(57)【要約】【課題】不揮発性記憶回路の出力として「未破壊」を示す第１の論理レベルが期待される場面で、第１及び第２の不揮発性記憶素子の一方に干渉破壊が発生したとしても、第３の不揮発性記憶素子に干渉破壊が生じない限り、不揮発性記憶回路に正しく第１の論理レベルを出力させる。【解決手段】半導体装置は、第１及び第２の不揮発性記憶素子３１，３２と、少なくとも１つの第３の不揮発性記憶素子３３と、少なくとも１つの第３の不揮発性記憶素子３３すべてと、第１及び第２の不揮発性記憶素子３１，３２のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第１の論理レベルを出力する論理演算回路２とを有する不揮発性記憶回路１を備える。【選択図】図１
2013105510.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の不揮発性記憶素子と、
少なくとも１つの第３の不揮発性記憶素子と、
前記少なくとも１つの第３の不揮発性記憶素子すべてと、前記第１及び第２の不揮発性記憶素子のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第１の論理レベルを出力する論理演算回路とを有する不揮発性記憶回路を備える、
半導体装置。
【請求項２】
前記論理演算回路は、前記第１及び第２の不揮発性記憶素子並びに前記少なくとも１つの第３の不揮発性記憶素子のうち未破壊状態であるものが１つ以下である場合に、破壊を示す第２の論理レベルを出力する、
請求項１に記載の半導体装置。
【請求項３】
前記論理演算回路は、
前記少なくとも１つの第３の不揮発性記憶素子のうちのひとつと、前記第１の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第１のケースと、両方が未破壊状態である第２のケースとで異なる論理レベルを出力する第１の論理回路と、
前記少なくとも１つの第３の不揮発性記憶素子のうちのひとつと、前記第２の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第１のケースと、両方が未破壊状態である第２のケースとで異なる論理レベルを出力する第２の論理回路と、を有し、
前記論理演算回路は、前記第１及び第２の論理回路のいずれか少なくとも一方の出力が第２のケースを示している場合に、前記第１の論理レベルを出力する、
請求項１又は２に記載の半導体装置。
【請求項４】
前記不揮発性記憶回路は２つの前記第３の不揮発性記憶素子を有し、
前記第１の論理回路は、前記２つの第３の不揮発性記憶素子のうちの一方と、前記第１の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第１のケースと、両方が未破壊状態である第２のケースとで異なる論理レベルを出力し、
前記第２の論理回路は、前記２つの第３の不揮発性記憶素子のうちの他方と、前記第２の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第１のケースと、両方が未破壊状態である第２のケースとで異なる論理レベルを出力する、
請求項３に記載の半導体装置。
【請求項５】
前記第１乃至第３の不揮発性記憶素子はそれぞれ、破壊状態である場合に前記第１の論理レベルとは異なる第２の論理レベルを出力し、未破壊状態である場合に前記第１の論理レベルを出力するよう構成されたヒューズ素子であり、
前記第１の論理回路は、前記２つの第３の不揮発性記憶素子のうちの一方の出力と、前記第１の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第２の論理レベルである第１のケースで前記第２の論理レベルを出力する一方、両方が前記第１の論理レベルである第２のケースで前記第１の論理レベルを出力し、
前記第２の論理回路は、前記２つの第３の不揮発性記憶素子のうちの他方の出力と、前記第２の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第２の論理レベルである第１のケースで前記第２の論理レベルを出力する一方、両方が前記第１の論理レベルである第２のケースで前記第１の論理レベルを出力し、
前記論理演算回路は、前記第１及び第２の論理回路のいずれか少なくとも一方の出力が前記第１の論理レベルである場合に、前記第１の論理レベルを出力する、
請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２の論理レベルはそれぞれ偽及び真に対応し、
前記第１の論理回路は、前記２つの第３の不揮発性記憶素子のうちの一方の出力と、前記第１の不揮発性記憶素子の出力との論理和を出力する回路であり、
前記第２の論理回路は、前記２つの第３の不揮発性記憶素子のうちの他方の出力と、前記第２の不揮発性記憶素子の出力との論理和を出力する回路であり、
前記論理演算回路は、前記第１及び第２の論理回路の出力の論理積を出力する第３の論理回路を有し、
該第３の論理回路の出力が前記論理演算回路の出力となる、
請求項５に記載の半導体装置。
【請求項７】
前記第１乃至第３の不揮発性記憶素子はそれぞれ、破壊状態である場合に前記第１の論理レベルを出力し、未破壊状態である場合に前記第２の論理レベルを出力するよう構成されたアンチヒューズ素子であり、
前記第１の論理回路は、前記２つの第３の不揮発性記憶素子のうちの一方の出力と、前記第１の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第１の論理レベルである第１のケースで前記第１の論理レベルを出力する一方、両方が前記第２の論理レベルである第２のケースで前記第２の論理レベルを出力し、
前記第２の論理回路は、前記２つの第３の不揮発性記憶素子のうちの他方の出力と、前記第２の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第１の論理レベルである第１のケースで前記第１の論理レベルを出力する一方、両方が前記第２の論理レベルである第２のケースで前記第２の論理レベルを出力し、
前記論理演算回路は、前記第１及び第２の論理回路のいずれか少なくとも一方の出力が前記第２の論理レベルである場合に、前記第１の論理レベルを出力する、
請求項４に記載の半導体装置。
【請求項８】
前記第１及び第２の論理レベルはそれぞれ偽及び真に対応し、
前記第１の論理回路は、前記２つの第３の不揮発性記憶素子のうちの一方の出力と、前記第１の不揮発性記憶素子の出力との論理積を出力する回路であり、
前記第２の論理回路は、前記２つの第３の不揮発性記憶素子のうちの他方の出力と、前記第２の不揮発性記憶素子の出力との論理積を出力する回路であり、
前記論理演算回路は、前記第１及び第２の論理回路の出力の否定論理和を出力する第３の論理回路を有し、
該第３の論理回路の出力が前記論理演算回路の出力となる、
請求項７に記載の半導体装置。
【請求項９】
前記第１乃至第３の不揮発性記憶素子はそれぞれ、破壊状態である場合に前記第１の論理レベルを出力し、未破壊状態である場合に前記第２の論理レベルを出力するよう構成されたアンチヒューズ素子であり、
前記第１の論理回路は、前記２つの第３の不揮発性記憶素子のうちの一方の出力と、前記第１の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第１の論理レベルである第１のケースで前記第２の論理レベルを出力する一方、両方が前記第２の論理レベルである第２のケースで前記第１の論理レベルを出力し、
前記第２の論理回路は、前記２つの第３の不揮発性記憶素子のうちの他方の出力と、前記第２の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第１の論理レベルである第１のケースで前記第２の論理レベルを出力する一方、両方が前記第２の論理レベルである第２のケースで前記第１の論理レベルを出力し、
前記論理演算回路は、前記第１及び第２の論理回路のいずれか少なくとも一方の出力が前記第１の論理レベルである場合に、前記第１の論理レベルを出力する、
請求項４に記載の半導体装置。
【請求項１０】
前記第１及び第２の論理レベルはそれぞれ偽及び真に対応し、
前記第１の論理回路は、前記２つの第３の不揮発性記憶素子のうちの一方の出力と、前記第１の不揮発性記憶素子の出力との否定論理積を出力する回路であり、
前記第２の論理回路は、前記２つの第３の不揮発性記憶素子のうちの他方の出力と、前記第２の不揮発性記憶素子の出力との否定論理積を出力する回路であり、
前記論理演算回路は、前記第１及び第２の論理回路の出力の論理積を出力する第３の論理回路を有し、
該第３の論理回路の出力が前記論理演算回路の出力となる、
請求項９に記載の半導体装置。
【請求項１１】
前記不揮発性記憶回路は１つの前記第３の不揮発性記憶素子を有し、
前記第１の論理回路は、前記１つの第３の不揮発性記憶素子と、前記第１の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第１のケースと、両方が未破壊状態である第２のケースとで異なる論理レベルを出力し、
前記第２の論理回路は、前記１つの第３の不揮発性記憶素子と、前記第２の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第１のケースと、両方が未破壊状態である第２のケースとで異なる論理レベルを出力する、
請求項３に記載の半導体装置。
【請求項１２】
前記第１乃至第３の不揮発性記憶素子はそれぞれ、破壊状態である場合に前記第１の論理レベルとは異なる第２の論理レベルを出力し、未破壊状態である場合に前記第１の論理レベルを出力するよう構成されたヒューズ素子であり、
前記第１の論理回路は、前記１つの第３の不揮発性記憶素子の出力と、前記第１の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第２の論理レベルである第１のケースで前記第２の論理レベルを出力する一方、両方が前記第１の論理レベルである第２のケースで前記第１の論理レベルを出力し、
前記第２の論理回路は、前記１つの第３の不揮発性記憶素子の出力と、前記第２の不揮発性記憶素子の出力とのいずれか少なくとも一方が前記第２の論理レベルである第１のケースで前記第２の論理レベルを出力する一方、両方が前記第１の論理レベルである第２のケースで前記第１の論理レベルを出力し、
前記論理演算回路は、前記第１及び第２の論理回路のいずれか少なくとも一方の出力が前記第１の論理レベルである場合に、前記第１の論理レベルを出力する、
請求項１１に記載の半導体装置。
【請求項１３】
前記第１及び第２の論理レベルはそれぞれ偽及び真に対応し、
前記第１の論理回路は、前記１つの第３の不揮発性記憶素子の出力と、前記第１の不揮発性記憶素子の出力との論理和を出力する回路であり、
前記第２の論理回路は、前記１つの第３の不揮発性記憶素子の出力と、前記第２の不揮発性記憶素子の出力との論理和を出力する回路であり、
前記論理演算回路は、前記第１及び第２の論理回路の出力の論理積を出力する第３の論理回路を有し、
該第３の論理回路の出力が前記論理演算回路の出力となる、
請求項１２に記載の半導体装置。
【請求項１４】
前記不揮発性記憶回路は２つ以上の前記第３の不揮発性記憶素子を有し、
前記論理演算回路は、
それぞれ、前記２つ以上の第３の不揮発性記憶素子のうちのふたつのうちいずれか少なくとも一方が破壊状態である第１のケースと、両方が未破壊状態である第２のケースとで異なる論理レベルを出力する少なくとも１つの第４の論理回路、を有し、
前記論理演算回路は、前記少なくとも１つの第４の論理回路の出力がいずれも第２のケースを示している場合に、前記第１の論理レベルを出力する、
請求項１又は２に記載の半導体装置。
【請求項１５】
前記少なくとも１つの第３の不揮発性記憶素子は、前記第１及び第２の不揮発性記憶素子の間に配置される
請求項１乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記第１乃至第３の不揮発性記憶素子を含む複数の不揮発性記憶素子を備え、
前記複数の不揮発性記憶素子は一列に並べて配置され、
前記少なくとも１つの第３の不揮発性記憶素子はそれぞれ、同一列内に配置された他の複数の前記不揮発性記憶素子のうち、同じ前記不揮発性記憶回路を構成しない前記不揮発性記憶素子とは隣接しない
請求項１５に記載の半導体装置。
【請求項１７】
複数の前記不揮発性記憶回路を備え、
前記複数の不揮発性記憶回路は所定の方向に沿って一列に並べて配置され、
前記複数の不揮発性記憶回路それぞれの内部では、前記第１の不揮発性記憶素子、前記少なくとも１つの第３の不揮発性記憶素子、及び前記第２の不揮発性記憶素子が、この順で前記所定の方向に沿って一列に並べて配置される
請求項１乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
所定の方向に沿って一列に並べて配置された複数の不揮発性記憶回路を備え、
前記複数の不揮発性記憶回路はそれぞれ、第１及び第２の不揮発性記憶素子と、少なくとも１つの第３の不揮発性記憶素子と、該第１及び第２の不揮発性記憶素子並びに該少なくとも１つの第３の不揮発性記憶素子の状態に基づいて論理演算を行う論理演算回路とを有し、
前記複数の不揮発性記憶回路それぞれの内部では、前記第１の不揮発性記憶素子、前記少なくとも１つの第３の不揮発性記憶素子、及び前記第２の不揮発性記憶素子が、この順で前記所定の方向に沿って一列に並べて配置される、
半導体装置。
【請求項１９】
前記複数の不揮発性記憶回路は、互いに隣接する第１及び第２の不揮発性記憶回路を含み、
前記第１の不揮発性記憶回路に含まれる前記第２の不揮発性記憶素子と、前記第２の不揮発性記憶回路に含まれる前記第１の不揮発性記憶素子とは、前記所定の方向に隣接して配置される、
請求項１８に記載の半導体装置。
【請求項２０】
前記論理演算回路は、前記少なくとも１つの第３の不揮発性記憶素子すべてと、前記第１及び第２の不揮発性記憶素子のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第１の論理レベルを出力し、前記第１及び第２の不揮発性記憶素子並びに前記少なくとも１つの第３の不揮発性記憶素子のうち未破壊状態であるものが１つ以下である場合に、破壊を示す第２の論理レベルを出力する、
請求項１８又は１９に記載の半導体装置。
【請求項２１】
前記論理演算回路は、
前記少なくとも１つの第３の不揮発性記憶素子のうちのひとつと、前記第１の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第１のケースと、両方が未破壊状態である第２のケースとで異なる論理レベルを出力する第１の論理回路と、
前記少なくとも１つの第３の不揮発性記憶素子のうちのひとつと、前記第２の不揮発性記憶素子とのいずれか少なくとも一方が破壊状態である第１のケースと、両方が未破壊状態である第２のケースとで異なる論理レベルを出力する第２の論理回路と、を有し、
前記論理演算回路は、前記第１及び第２の論理回路のいずれか少なくとも一方の出力が第２のケースを示している場合に、前記第１の論理レベルを出力する、
請求項２０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に不良アドレスを不揮発性記憶素子に記憶させる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置の記憶容量は、微細加工技術の進歩により年々増大しているが、微細化が進むに連れ、１チップ当たりに含まれる欠陥メモリセルの数もますます増大しているというのが実情である。このような欠陥メモリセルは、通常、冗長メモリセルに置き換えられ、これによって欠陥のあるアドレス（不良アドレス）が救済される。
【０００３】
不良アドレスの記憶には、ヒューズ素子やアンチヒューズ素子といった不揮発性の記憶素子が用いられる。ヒューズ素子は、初期状態では電気的に導通状態であり、レーザービームの照射による切断などにより電気的に非導通状態に遷移可能に構成された素子である。一方、アンチヒューズ素子は、初期状態では電気的に非導通状態であり、高電圧の印加による絶縁破壊により電気的に導通状態に遷移可能に構成された素子である。
【０００４】
ここで、以下の説明では、ヒューズ素子とアンチヒューズ素子を特に区別する必要がない場合には、これらをまとめて「不揮発性記憶素子」と称する場合がある。また、ヒューズ素子の切断とアンチヒューズ素子の絶縁破壊とを、まとめて不揮発性記憶素子の「破壊」と称する場合がある。また、破壊前の不揮発性記憶素子の状態を「未破壊状態」、破壊後の不揮発性記憶素子の状態を「破壊状態」と称する場合がある。
【０００５】
このように、不揮発性記憶素子は「未破壊状態」及び「破壊状態」という２つの電気的に区別可能な状態を取り得、これにより１ビットの情報を記憶することができる。したがって、不良アドレスのビットごとに不揮発性記憶素子を用意することで、半導体装置の内部に不揮発的に不良アドレスを記憶することが可能になる。
【０００６】
しかしながら、不揮発性記憶素子の破壊は必ずしも完全なものではなく、不揮発性記憶素子は、破壊処理の後にも「未破壊状態」を呈する場合がある。例えばヒューズ素子に関して言えば、レーザビームによる切断に失敗する場合があり、その場合、切断されたはずの不揮発性記憶素子が導通状態を呈することになる。また、アンチヒューズ素子は、一旦絶縁破壊されたにも関わらず、経時劣化により非導通状態に戻ってしまう場合がある。
【０００７】
このような不揮発性記憶素子の破壊の不完全性を補完するため、不揮発性記憶素子を２つ組み合わせて１つの記憶回路を構成し、この記憶回路により１ビットの情報を記憶する技術が開発されている。以下では、このような記憶回路を「不揮発性記憶回路」と称する。この技術では、２つの不揮発性記憶素子がともに「未破壊状態」である場合に「未破壊」を示す第１の論理レベルを出力し、２つの不揮発性記憶素子のいずれか一方が「破壊状態」である場合に「破壊済」を示す第２の論理レベルを出力する論理回路を、不揮発性記憶回路内に設ける。そして、この論理回路の出力を、不揮発性記憶回路の出力とする。こうすることで、不揮発性記憶回路の出力として「破壊状態」に対応する第１の論理レベルが期待される場合（すなわち、破壊処理を行った場合）に、仮に一方の不揮発性記憶素子が「未破壊状態」であったとしても、「破壊済」を示す第２の論理レベルを得ることが可能になる。特許文献１には、アンチヒューズ素子に関して、このような技術の例が開示されている。
【０００８】
また、特許文献２の図１には、４つのヒューズ素子と排他的論理和回路とを用いて、プログラマブルなメモリを構成した例が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−２７７６６２号公報
【特許文献２】特開２００６−１７９１７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、上述したように、欠陥メモリセルの数が近年ますます増大していることから、半導体装置の内部に、上記のような不良アドレス記憶用の不揮発性記憶回路を大量に設ける必要が生じている。一方で、半導体装置には小型化が厳しく要求されることから、不揮発性記憶素子を狭い間隔で隣接して配置する必要が生じている。
【００１１】
不揮発性記憶素子間の距離が短いと、不揮発性記憶素子を破壊する際に、隣接する他の不揮発性記憶素子も破壊してしまうという事象が発生し得る。以下、このような破壊を「干渉破壊」と称する。上述した不揮発性記憶回路において干渉破壊が発生すると、不揮発性記憶回路の出力として「未破壊」を示す第１の論理レベルが期待される場合であっても、「破壊済」を示す第２の論理レベルが出力されてしまうことになる。これは、不揮発性記憶回路内の論理回路の出力が第２の論理レベルになってしまうことによるものである。
【００１２】
このように、従来の不揮発性記憶回路には、出力として「未破壊」を示す第１の論理レベルが期待される場面で干渉破壊が発生すると、正しい出力が得られなくなるという現象があった。
【課題を解決するための手段】
【００１３】
本発明による半導体装置は、第１及び第２の不揮発性記憶素子と、少なくとも１つの第３の不揮発性記憶素子と、前記少なくとも１つの第３の不揮発性記憶素子すべてと、前記第１及び第２の不揮発性記憶素子のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第１の論理レベルを出力する論理演算回路とを有する不揮発性記憶回路を備える、半導体装置である。
【００１４】
本発明の他の一側面による半導体装置は、所定の方向に沿って一列に並べて配置された複数の不揮発性記憶回路を備え、前記複数の不揮発性記憶回路はそれぞれ、第１及び第２の不揮発性記憶素子と、少なくとも１つの第３の不揮発性記憶素子と、該第１及び第２の不揮発性記憶素子並びに該少なくとも１つの第３の不揮発性記憶素子の状態に基づいて論理演算を行う論理演算回路とを有し、前記複数の不揮発性記憶回路それぞれの内部では、前記第１の不揮発性記憶素子、前記少なくとも１つの第３の不揮発性記憶素子、及び前記第２の不揮発性記憶素子が、この順で前記所定の方向に沿って一列に並べて配置される、半導体装置である。
【発明の効果】
【００１５】
本発明によれば、不揮発性記憶回路の出力として「未破壊」を示す第１の論理レベルが期待される場面で、第１及び第２の不揮発性記憶素子の一方に干渉破壊が発生したとしても、第３の不揮発性記憶素子に干渉破壊が生じない限り、不揮発性記憶回路に正しく第１の論理レベルを出力させることが可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明の原理を説明するための模式図である。
【図２】本発明の好ましい第１の実施の形態による半導体装置の構成を示すブロック図である。
【図３】本発明の好ましい第１の実施の形態による１つの判定回路の内部構成を示す図である。
【図４】本発明の好ましい第１の実施の形態による複数の不揮発性記憶回路の配置及びこれらの内部の回路構成を示す図である。
【図５】本発明の好ましい第２の実施の形態による複数の不揮発性記憶回路の配置及びこれらの内部の回路構成を示す図である。
【図６】本発明の好ましい第２の実施の形態の変形例による複数の不揮発性記憶回路の配置及びこれらの内部の回路構成を示す図である。
【図７】本発明の好ましい第３の実施の形態による複数の不揮発性記憶回路の配置及びこれらの内部の回路構成を示す図である。
【図８】本発明の好ましい第４の実施の形態による複数の不揮発性記憶回路の配置及びこれらの内部の回路構成を示す図である。
【発明を実施するための形態】
【００１７】
本発明の実施例の一つは、以下に示される。但し、本願の請求内容はこの実施例に限定されない。すなわち、本発明による半導体装置は不揮発性記憶回路を備え、この不揮発性記憶回路は、第１及び第２の不揮発性記憶素子と、少なくとも１つの第３の不揮発性記憶素子と、これら不揮発性記憶素子の状態（未破壊状態又は破壊状態）に基づく論理演算を行う論理演算回路とを有する。論理演算回路は、少なくとも１つの第３の不揮発性記憶素子すべてと、第１及び第２の不揮発性記憶素子のうちの少なくともいずれか一方とが未破壊状態である場合に、「未破壊」を示す第１の論理レベル（ロウレベル）を出力するよう構成される。これにより、不揮発性記憶回路の出力として「未破壊」を示す第１の論理レベルが期待される場面で、第１及び第２の不揮発性記憶素子の一方に干渉破壊が発生したとしても、第３の不揮発性記憶素子に干渉破壊が生じない限り、不揮発性記憶回路に正しく第２の論理レベルを出力させることが可能になる。
【００１８】
また、本発明は、次のように構成してもよい。すなわち、本発明の他の一側面による半導体装置は複数の不揮発性記憶回路を備え、これらが所定の方向に沿って一列に並べて配置された構成を有している。複数の不揮発性記憶回路はそれぞれ、第１及び第２の不揮発性記憶素子と、少なくとも１つの第３の不揮発性記憶素子と、これらの不揮発性記憶素子の状態に基づいて論理演算を行う論理演算回路とを有している。複数の不揮発性記憶回路それぞれの内部では、第１の不揮発性記憶素子、少なくとも１つの第３の不揮発性記憶素子、及び第２の不揮発性記憶素子が、この順で上記所定の方向に沿って一列に並べて配置される。これにより、第３の不揮発性記憶素子が干渉破壊から守られるので、第１及び第２の不揮発性記憶素子の一方に干渉破壊が発生したとしても、不揮発性記憶回路に正しい論理レベルを出力させることが可能になる。
【００１９】
図１は、本発明の原理を説明するための模式図である。
【００２０】
本発明による半導体装置は、図１に示すように、ｘ方向に沿って一列に並べて配置された複数の不揮発性記憶回路１を備えており、これら複数の不揮発性記憶回路１はそれぞれ、第１の不揮発性記憶素子３１と、第２の不揮発性記憶素子３２と、少なくとも１つの第３の不揮発性記憶素子３３と、これらの不揮発性記憶素子の状態に基づいて論理演算を行う論理演算回路２とを有している。
【００２１】
第１乃至第３の不揮発性記憶素子３１〜３３は、ヒューズ素子であってもよいし、アンチヒューズ素子であってもよい。なお、ヒューズ素子には、レーザビームの照射により切断を行うレーザーヒューズ素子、高電流を流すことによって切断を行う電気ヒューズ素子などの種類がある。
【００２２】
複数の不揮発性記憶素子を並べて配置する際には、上述した干渉破壊を防止するため、隣接素子間の間隔をある程度以上空ける必要がある。干渉破壊は、レーザーヒューズ素子ではジュール熱干渉、電気ヒューズ素子では熱干渉又は電界干渉、アンチヒューズ素子では電圧（電界）干渉によって発生する。しかし、微細化の進展に伴って欠陥メモリセルの数が増加している近年では、隣接素子間の間隔に余裕を持つことが難しくなっており、ある程度の確率で干渉破壊が発生してしまうのが現実である。本発明は、このような干渉破壊が起きたとしても、不揮発性記憶回路１に正しい論理レベルを出力させるための発明である。
【００２３】
さて、図１に示すように、複数の不揮発性記憶回路１それぞれの内部では、第１の不揮発性記憶素子３１、少なくとも１つの第３の不揮発性記憶素子３３、及び第２の不揮発性記憶素子３２が、この順でｘ方向に沿って一列に並べて配置される。このような配置を採用することで、少なくとも１つの第３の不揮発性記憶素子３３を干渉破壊から守ることが可能になっている。つまり、いずれの第３の不揮発性記憶素子３３も、隣接する不揮発性記憶回路１から離れた位置に配置されることになるので、この隣接する不揮発性記憶回路１内の不揮発性記憶素子を破壊する際に干渉破壊を受けることがない。したがって、不揮発性記憶回路１において干渉破壊が発生し得るのは、第１及び第２の不揮発性記憶素子３１，３２のみである。
【００２４】
論理演算回路２は、少なくとも１つの第３の不揮発性記憶素子３３すべてと、第１及び第２の不揮発性記憶素子３１，３２のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第１の論理レベル（ロウレベル）を出力するよう構成される。これにより、不揮発性記憶回路１内の不揮発性記憶素子の破壊処理を行っていない場合、つまり不揮発性記憶回路１の出力ＦＯＵＴとしてロウレベルが期待される場面で、第１及び第２の不揮発性記憶素子３１，３２のうちの一方が干渉破壊により破壊されてしまったとしても、干渉破壊を受けない少なくとも１つの第３の不揮発性記憶素子３３はすべて未破壊状態であることから、論理演算回路２に未破壊を示すロウレベルを出力させることができるようになる。
【００２５】
なお、論理演算回路２はさらに、第１及び第２の不揮発性記憶素子３１，３２並びに少なくとも１つの第３の不揮発性記憶素子３３のうち未破壊状態であるものが１つ以下である場合に、破壊済を示す第２の論理レベル（ハイレベル）を出力するように構成することが好ましい。不揮発性記憶素子の破壊が必ずしも完全なものではないことは上述したとおりであるが、このようにすることで、不揮発性記憶回路１内の不揮発性記憶素子の破壊処理を行った場合、つまり不揮発性記憶回路１の出力ＦＯＵＴとしてハイレベルが期待される場面で、不揮発性記憶回路１に含まれる複数の不揮発性記憶素子のうちのひとつが仮に未破壊状態であったとしても、論理演算回路２に破壊済を示すハイレベルを出力させることができるようになる。
【００２６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２７】
図２は、本発明の好ましい第１の実施の形態による半導体装置１０の構成を示すブロック図である。
【００２８】
本実施の形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１、コマンド端子群１２、アドレス端子群１３及びデータ入出力端子群１４を備えている。実際には、他にも電源端子、データストローブ端子などを備えているが、これらについては図示を省略してある。
【００２９】
クロック端子１１は外部クロック信号ＣＫが供給される端子であり、供給された外部クロック信号ＣＫはクロック生成回路２１に供給される。クロック生成回路２１は、外部クロック信号ＣＫに基づいて内部クロック信号ＩＣＬＫを生成し、これをヒューズ制御回路２７やデータ入出力回路２４などの各種内部回路に供給する。
【００３０】
コマンド端子群１２は、各種の外部コマンド信号ＣＭＤが供給される端子群である。コマンド端子群１２に供給された外部コマンドＣＭＤはコマンドデコーダ２２に入力され、コマンドデコーダ２２によって各種内部コマンド信号が生成される。内部コマンド信号としては、不良アドレスの書込動作を開始するための不良アドレス設定コマンドＴＭＲＳ、アンチヒューズ素子の絶縁破壊を開始する書き込み開始コマンドＣＯＮＳＴ、アンチヒューズ素子の絶縁破壊を終了する書き込み終了コマンドＣＯＮＥＤが含まれる。これら内部コマンドＴＭＲＳ，ＣＯＮＳＴ，ＣＯＮＥＤは、後述する判定回路３０，３１がアンチヒューズ素子を含む場合にのみ必要となる。
【００３１】
アドレス端子群１３は、アドレスビットＡ０〜Ａ１２からなるアドレス信号ＡＤＤが供給される端子群であり、供給されたアドレス信号ＡＤＤは、アドレスラッチ回路２３に供給される。アドレスラッチ回路２３にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスＸＡについてはロウ系救済回路２５に供給され、カラムアドレスＹＡについてはカラム系救済回路２６に供給される。
【００３２】
ロウ系救済回路２５はロウアドレスをロウデコーダ７１に供給する回路であり、冗長ワード線ごとに設けられる複数の判定回路３０を含んで構成される。詳しくは後述するが、各判定回路３０は、それぞれ複数の不揮発性記憶素子を含む所定数の不揮発性記憶回路を有しており、これにより不良ワード線に対応するロウアドレス（不良アドレス）を記憶可能に構成される。各判定回路３０は、こうして記憶している不良アドレスと、アドレスラッチ回路２３から供給されるロウアドレスＸＡとを比較する機能を有する。ロウ系救済回路２５は、供給されたロウアドレスＸＡと一致する不良アドレスを記憶している判定回路３０があった場合、供給されたロウアドレスＸＡに代え、その判定回路３０に対応する冗長ワード線を示すロウアドレスをロウデコーダ７１に供給する。一方、供給されたロウアドレスＸＡと一致する不良アドレスを記憶している判定回路３０がなかった場合には、供給されたロウアドレスＸＡをそのままロウデコーダ７１に供給する。
【００３３】
カラム系救済回路２６は、カラムアドレスをカラムデコーダ７２に供給する回路であり、冗長ビット線ごとに設けられる複数の判定回路３１を含んで構成される。詳しくは後述するが、各判定回路３１は、それぞれ複数の不揮発性記憶素子を含む所定数の不揮発性記憶回路を有しており、これにより不良ビット線に対応するカラムアドレス（不良アドレス）を記憶可能に構成される。各判定回路３０は、こうして記憶している不良アドレスと、アドレスラッチ回路２３から供給されるカラムアドレスＹＡとを比較する機能を有する。カラム系救済回路２６は、供給されたカラムアドレスＹＡと一致する不良アドレスを記憶している判定回路３１があった場合、供給されたカラムアドレスＹＡに代え、その判定回路３１に対応する冗長ビット線を示すカラムアドレスをカラムデコーダ７２に供給する。一方、供給されたカラムアドレスＹＡと一致する不良アドレスを記憶している判定回路３１がなかった場合には、供給されたカラムアドレスＹＡをそのままカラムデコーダ７２に供給する。
【００３４】
なお、判定回路３０，３１に含まれる不揮発性記憶素子は、ヒューズ素子であってもよいし、アンチヒューズ素子であってもよい。ヒューズ素子である場合には、レーザーヒューズ素子であってもよいし、電気ヒューズ素子であってもよい。図２に示すヒューズ制御回路２７は、判定回路３０，３１がアンチヒューズ素子又は電気ヒューズ素子を含む場合にのみ必要な回路であり、ウェハ状態又はパッケージング後において、アンチヒューズ素子又は電気ヒューズ素子に不良アドレスを書き込む機能を有する。ヒューズ制御回路２７の動作は、上述した内部コマンドＴＭＲＳ，ＣＯＮＳＴ，ＣＯＮＥＤ及び内部クロック信号ＩＣＬＫによって制御される。判定回路３０，３１に含まれる不揮発性記憶素子がレーザーヒューズ素子である場合の不良アドレスの書き込み（レーザーヒューズ素子の切断）は、ウェハ状態において、各レーザーヒューズ素子にレーザビームを直接照射することにより行われる。
【００３５】
ロウデコーダ７１は、メモリセルアレイ７０に含まれる複数のワード線（又は冗長ワード線）ＷＬのうち、ロウ系救済回路２５から供給されるロウアドレスによって示されるものを選択する回路である。この選択は、該当するワード線（又は冗長ワード線）ＷＬを活性化することにより行われる。
【００３６】
ここで、半導体装置１０はメモリセルアレイ７０及びセンス回路７３を有している。メモリセルアレイ７０は、互いに平行に延伸する複数のワード線（又は冗長ワード線）ＷＬと、これらワード線の延伸方向と直交する方向にそれぞれ延伸する複数のビット線（又は冗長ビット線）ＢＬとを有している。ワード線（又は冗長ワード線）ＷＬとビット線（又は冗長ビット線）ＢＬの交点には、メモリセルＭＣが配置される。なお、図２には、１本のワード線ＷＬ、１本のビット線ＢＬ、及び１個のメモリセルＭＣのみを示している。センス回路７３は、ビット線（又は冗長ビット線）ＢＬごとのセンスアンプＳＡを有しており、各センスアンプＳＡは、対応するビット線（又は冗長ビット線）ＢＬと接続されている。
【００３７】
カラムデコーダ７２は、センス回路７３に含まれる複数のセンスアンプＳＡのうち、カラム系救済回路２６から供給されるカラムアドレスによって示されるものを選択する回路である。この選択は、該当するセンスアンプＳＡをデータ入出力回路２４に接続することにより行われる。
【００３８】
データ入出力端子群１４は、複数のデータビットからなるデータＤＱが入出力される端子群であり、データ入出力回路２４に接続されている。リード動作時においては、センス回路７３及びデータ入出力回路２４を介してメモリセルアレイ７０から読み出されたリードデータが、データ入出力端子群１４から出力される。一方、ライト動作時においては、データ入出力端子群１４に入力されたライトデータがデータ入出力回路２４及びセンス回路７３を介してメモリセルアレイ７０に書き込まれる。データ入出力回路２４の動作は、内部クロック信号ＩＣＬＫに同期して行われる。
【００３９】
以上が本実施形態による半導体装置１０の全体構成である。次に、判定回路３０，３１の構成について詳細に説明する。判定回路３０，３１の構成は、供給されるアドレスのビット数が異なる点を除けば同様であるので、以下では判定回路３０のみに着目して説明する。
【００４０】
図３は、１つの判定回路３０の内部構成を示す図である。同図では、アドレスラッチ回路２３（図２）から供給されるロウアドレスのビット数をｎ＋１とし、各ビットをアドレスビットＡＤＤ０〜ＡＤＤｎと表している。同図に示すように、判定回路３０は、不揮発性記憶回路４０，４１０〜４１ｎと、否定排他的論理和回路４２０〜４２ｎと、論理積回路４３とを有している。
【００４１】
不揮発性記憶回路４０，４１０〜４１ｎはそれぞれ複数の不揮発性記憶素子を有し、これらによって１ビットの情報を記憶する回路である。不揮発性記憶回路４０の出力信号Ｅｎ及び不揮発性記憶回路４１０〜４１ｎそれぞれの出力信号ＦＯＵＴは、それぞれが記憶しているビットの値を示している。不揮発性記憶回路４０は、当該判定回路３０が不良アドレスを記憶しているか否かを記憶するために設けられているもので、出力信号Ｅｎがハイレベルであることが、当該判定回路３０が不良アドレスを記憶していることを示している。また、不揮発性記憶回路４１０〜４１ｎはそれぞれ不良アドレスの０〜ｎビット目を記憶するために設けられているもので、それぞれ出力信号ＦＯＵＴが不良アドレスの対応するビットの値を示している。不揮発性記憶回路４０，４１０〜４１ｎの詳しい構成（配置及び回路構成）については後述する。
【００４２】
否定排他的論理和回路４２０〜４２ｎはそれぞれ２つずつの入力端子を有しており、一方の入力端子には不揮発性記憶回路４１０〜４１ｎの出力信号ＦＯＵＴがそれぞれ供給され、他方の入力端子にはアドレスビットＡＤＤ０〜ＡＤＤｎがそれぞれ供給される。そして、否定排他的論理和回路４２０〜４２ｎはそれぞれ、入力された出力信号ＦＯＵＴと、入力されたアドレスビットとの否定排他的論理和を算出して、その結果をヒット信号Ｈｉｔ０〜Ｈｉｔｎとして出力する。したがって、ヒット信号Ｈｉｔ０〜Ｈｉｔｎは、アドレスビットＡＤＤ０〜ＡＤＤｎのうちの対応するものと、対応する出力ＦＯＵＴとが等しい場合にハイレベルとなり、等しくない場合にロウレベルとなる信号である。
【００４３】
論理積回路４３は不揮発性記憶回路４０の出力信号Ｅｎ及びヒット信号Ｈｉｔ０〜Ｈｉｔｎがそれぞれ供給されるｎ＋２個の入力端子を有しており、これらｎ＋２個の信号の論理積を算出して、その結果をヒット信号Ｈｉｔとして出力する回路である。したがって、ヒット信号Ｈｉｔは、当該判定回路３０が不良アドレスを記憶しており、かつ記憶している不良アドレスが入力されたアドレスと等しい場合にハイレベルとなり、それ以外の場合にロウレベルとなる信号である。図２に示したロウ系救済回路２５は、各判定回路３０から出力されるこのヒット信号Ｈｉｔを参照することにより、供給されたロウアドレスＸＡと一致する不良アドレスを記憶している判定回路３０を取得する。
【００４４】
次に、不揮発性記憶回路４０，４１０〜４１ｎの詳しい構成について説明する。なお、不揮発性記憶回路４０，４１０〜４１ｎの内部構成はいずれも同一であるので、以下の説明では、これらをまとめて不揮発性記憶回路４１と称して説明する。
【００４５】
図４は、複数の不揮発性記憶回路４１の配置及びこれらの内部の回路構成を示す図である。同図に示すように、複数の不揮発性記憶回路４１は、ｘ方向に沿って一列に並べて配置される。同図には３つの不揮発性記憶回路４１のみを示しているが、実際にはより多くの不揮発性記憶回路４１が一列に並べて配置される。
【００４６】
本実施の形態による不揮発性記憶回路４１は、４つのヒューズ素子５０１，５０２，５０３Ａ，５０３Ｂと、論理和回路６０１，６０２（第１及び第２の論理回路）と、論理積回路６１（第３の論理回路）とを有して構成される。ヒューズ素子５０１，５０２はそれぞれ、図１に示した第１及び第２の不揮発性記憶素子３１，３２に相当する。また、ヒューズ素子５０３Ａ，５０３Ｂは、図１に示した第３の不揮発性記憶素子３３に相当する。つまり、本実施の形態による不揮発性記憶回路４１は、２つの第３の不揮発性記憶素子３３を有している。論理和回路６０１，６０２及び論理積回路６１は、図１に示した論理演算回路２を構成する。
【００４７】
ヒューズ素子５０１，５０２，５０３Ａ，５０３Ｂはそれぞれ２つの端部を有しており、このうちの一方の端部に、破壊状態である場合にハイレベルを出力し、未破壊状態である場合にロウレベルを出力するよう構成される（正論理）。他方の端部は接地される。不揮発性記憶回路４１の内部では、図４に示すように、ｘ方向に沿ってヒューズ素子５０１，５０３Ａ，５０３Ｂ，５０２の順で、各ヒューズ素子が一列に並んで配置される。他の不揮発性記憶回路４１も含めて見れば、図４に示すように、ヒューズ素子５０１，５０３Ａ，５０３Ｂ，５０２の配置が繰り返される。ヒューズ素子間の距離は一定であり、この一定の距離は干渉破壊がほとんど起きないように設定される。ただし、干渉破壊が絶対起きないほどに離して配置することはスペースの制約上不可能であり、まれにではあるものの、干渉破壊は発生する。そこで、本実施の形態による論理演算回路２（論理和回路６０１，６０２及び論理積回路６１）は、ヒューズ素子５０１，５０２の一方に干渉破壊が起きたとしても、正しい出力信号ＦＯＵＴを出力できるように構成される。また、ヒューズ素子の切断は、上述したように、まれに失敗する場合がある。本実施の形態による論理演算回路２は、このような場合も考慮し、４つのヒューズ素子５０１，５０２，５０３Ａ，５０３Ｂのうちのひとつについて切断が失敗したとしても、正しい出力信号ＦＯＵＴを出力できるように構成される。以下、詳しく説明する。
【００４８】
論理和回路６０１は２つの入力端子を有し、一方の入力端子にはヒューズ素子５０１の出力信号が供給され、他方の入力端子にはヒューズ素子５０３Ａの出力信号が供給される。論理和回路６０１は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理和を出力する回路である。したがって、論理和回路６０１から出力される信号の論理レベルは、ヒューズ素子５０１とヒューズ素子５０３Ａとのいずれか少なくとも一方が破壊状態（出力がハイレベル）である第１のケースと、両方が未破壊状態（出力がロウレベル）である第２のケースとで異なることになる。具体的には、第１のケースではハイレベル、第２のケースではロウレベルとなる。
【００４９】
論理和回路６０２は、一方の入力端子にヒューズ素子５０２の出力信号が供給され、他方の入力端子にはヒューズ素子５０３Ｂの出力信号が供給される点を除き、論理和回路６０１と同様である。
【００５０】
論理積回路６１は２つの入力端子を有し、一方の入力端子には論理和回路６０１の出力信号が供給され、他方の入力端子には論理和回路６０２の出力信号が供給される。論理積回路６１は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理積を出力する回路である。したがって、論理積回路６１から出力される信号の論理レベルは、論理和回路６０１，６０２のいずれか少なくとも一方の出力信号が第２のケースを示している場合に、ロウレベルとなる。論理積回路６１の出力信号は、不揮発性記憶回路４１の出力信号ＦＯＵＴとなる。
【００５１】
表１は、ヒューズ素子５０１，５０２，５０３Ａ，５０３Ｂの状態と、論理和回路６０１，６０２の出力信号と、出力信号ＦＯＵＴとの関係をまとめたものである。同図において「Ｎ」「Ｃ」はそれぞれ「未破壊状態」「破壊状態」に対応し、「Ｆ」「Ｔ」はそれぞれ偽（ロウレベル）、真（ハイレベル）に対応している。また、「Ｎ→Ｆ」という表記は、未破壊状態（Ｎ）のヒューズ素子がロウレベル（Ｆ）を出力することを示している。「Ｃ→Ｔ」などの表記についても同様である。さらに、同図には、破壊処理を行う前（出力信号ＦＯＵＴとしてロウレベル（Ｆ）が期待される場面）と、破壊処理を行った後（出力信号ＦＯＵＴとしてハイレベル（Ｔ）が期待される場面）とのそれぞれについて、誤った状態にあるヒューズ素子の数（「不良数」欄）と、期待される出力信号ＦＯＵＴの論理レベルと実際の出力信号ＦＯＵＴの論理レベルとを比較した結果（「結果」欄）とを示している。「結果」欄に示した「ＯＫ」の表記は、実際の出力信号ＦＯＵＴの論理レベルが期待される論理レベルに等しくなっていることを示し、「ＮＧ」の表記は、実際の出力信号ＦＯＵＴの論理レベルが期待される論理レベルと等しくないことを示している。また、同図において網掛けした部分は、実際にはほとんど発生しないため、無視してよいケースである。破壊処理前に関して言えば、他の不揮発性記憶回路４１内のヒューズ素子と隣接していないヒューズ素子５０３Ａ，５０３Ｂが破壊状態となることはほぼないため、無視してよい。また、ヒューズ素子５０１，５０２の両方が破壊状態となることもほぼないため、無視してよい。一方、破壊処理後に関して言えば、１つの不揮発性記憶回路４１内で２つ以上のヒューズ素子が未破壊状態となることはほぼないため、無視してよい。
【００５２】
【表１】
2013105510.tif 000003
【００５３】
初めに破壊処理前に着目すると、無視できない３つのケースではいずれも、表１に示すように、出力信号ＦＯＵＴの論理レベルが正しくロウレベル（Ｆ）となっている。このうち、表１に２番と９番で示した２つのケースでは、それぞれヒューズ素子５０２とヒューズ素子５０１が破壊状態となってしまっているが、出力信号ＦＯＵＴの論理レベルは正しくロウレベル（Ｆ）となっている。つまり、不揮発性記憶回路４１は、ヒューズ素子５０１，５０２の一方に干渉破壊が起きたとしても、正しい出力信号ＦＯＵＴを出力できる。
【００５４】
次に破壊処理後に着目すると、無視できない５つのケースではいずれも、表１に示すように、出力信号ＦＯＵＴの論理レベルが正しくハイレベル（Ｔ）となっている。つまり、不揮発性記憶回路４１は、４つのヒューズ素子５０１，５０２，５０３Ａ，５０３Ｂのうちのひとつについて切断が失敗したとしても、正しい出力信号ＦＯＵＴを出力できる。
【００５５】
このように、本実施の形態による半導体装置１０の構成によれば、不揮発性記憶素子として正論理のヒューズ素子を用いた場合に、破壊処理前に関しては干渉破壊が発生したとしても、破壊処理後に関しては切断の失敗が発生したとしても、実際上、不揮発性記憶回路４１に正しい出力信号ＦＯＵＴを出力させることが可能になっている。
【００５６】
次に、本発明の第２の実施の形態による半導体装置について説明する。本実施の形態による半導体装置は、不揮発性記憶回路４１の内部構成以外の点では第１の実施の形態による半導体装置１０と同様であるので、以下では、不揮発性記憶回路４１の内部構成に着目して説明する。
【００５７】
図５は、本実施の形態による複数の不揮発性記憶回路４１の配置及びこれらの内部の回路構成を示す図である。同図に示すように、本実施の形態による不揮発性記憶回路４１は、４つのアンチヒューズ素子５１１，５１２，５１３Ａ，５１３Ｂと、論理積回路６２１，６２２（第１及び第２の論理回路）と、否定論理和回路６３（第３の論理回路）とを有して構成される。
【００５８】
アンチヒューズ素子５１１，５１２はそれぞれ、図１に示した第１及び第２の不揮発性記憶素子３１，３２に相当する。また、アンチヒューズ素子５１３Ａ，５１３Ｂは、図１に示した第３の不揮発性記憶素子３３に相当する。つまり、本実施の形態による不揮発性記憶回路４１も、２つの第３の不揮発性記憶素子３３を有している。論理積回路６２１，６２２及び否定論理和回路６３は、図１に示した論理演算回路２を構成する。
【００５９】
アンチヒューズ素子５１１，５１２，５１３Ａ，５１３Ｂはそれぞれ２つの端部を有しており、このうちの一方の端部に、破壊状態である場合にロウレベルを出力し、未破壊状態である場合にハイレベルを出力するよう構成される（負論理）。他方の端部は接地される。不揮発性記憶回路４１の内部では、図５に示すように、ｘ方向に沿ってアンチヒューズ素子５１１，５１３Ａ，５１３Ｂ，５１２の順で、各アンチヒューズ素子が一列に並んで配置される。他の不揮発性記憶回路４１も含めて見れば、図５に示すように、アンチヒューズ素子５１１，５１３Ａ，５１３Ｂ，５１２の配置が繰り返される。アンチヒューズ素子間の距離は一定であり、この一定の距離は干渉破壊がほとんど起きないように設定される。ただし、干渉破壊が絶対起きないほどに離して配置することはスペースの制約上不可能であり、まれにではあるものの、干渉破壊は発生する。そこで、本実施の形態による論理演算回路２（論理積回路６２１，６２２及び否定論理和回路６３）は、アンチヒューズ素子５１１，５１２の一方に干渉破壊が起きたとしても、正しい出力信号ＦＯＵＴを出力できるように構成される。また、アンチヒューズ素子は、上述したように、一旦絶縁破壊されたとしても、まれに導通状態に戻ってしまう場合がある。本実施の形態による論理演算回路２は、このような場合も考慮し、４つのアンチヒューズ素子５１１，５１２，５１３Ａ，５１３Ｂのうちのひとつが導通状態（未破壊状態）に戻ってしまったとしても、正しい出力信号ＦＯＵＴを出力できるように構成される。以下、詳しく説明する。
【００６０】
論理積回路６２１は２つの入力端子を有し、一方の入力端子にはアンチヒューズ素子５１１の出力信号が供給され、他方の入力端子にはアンチヒューズ素子５１３Ａの出力信号が供給される。論理積回路６２１は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理積を出力する回路である。したがって、論理積回路６２１から出力される信号の論理レベルは、アンチヒューズ素子５１１とアンチヒューズ素子５１３Ａとのいずれか少なくとも一方が破壊状態（出力がロウレベル）である第１のケースと、両方が未破壊状態（出力がハイレベル）である第２のケースとで異なることになる。具体的には、第１のケースではロウレベル、第２のケースではハイレベルとなる。
【００６１】
論理積回路６２２は、一方の入力端子にアンチヒューズ素子５１２の出力信号が供給され、他方の入力端子にはアンチヒューズ素子５１３Ｂの出力信号が供給される点を除き、論理積回路６２１と同様である。
【００６２】
否定論理和回路６３は２つの入力端子を有し、一方の入力端子には論理積回路６２１の出力信号が供給され、他方の入力端子には論理積回路６２２の出力信号が供給される。否定論理和回路６３は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の否定論理和を出力する回路である。したがって、否定論理和回路６３から出力される信号の論理レベルは、論理積回路６２１，６２２のいずれか少なくとも一方の出力信号が第２のケースを示している場合に、ロウレベルとなる。否定論理和回路６３の出力信号は、不揮発性記憶回路４１の出力信号ＦＯＵＴとなる。
【００６３】
表２は、アンチヒューズ素子５１１，５１２，５１３Ａ，５１３Ｂの状態と、論理積回路６２１，６２２の出力信号と、出力信号ＦＯＵＴとの関係をまとめたものである。同表中の各表記の意味等は、上述した表１のものと同様である。
【００６４】
【表２】
2013105510.tif 000004
【００６５】
まず破壊処理前に着目すると、無視できない３つのケースではいずれも、表２に示すように、出力信号ＦＯＵＴの論理レベルが正しくロウレベル（Ｆ）となっている。このうち、表１に２番と９番で示した２つのケースでは、それぞれアンチヒューズ素子５１２とアンチヒューズ素子５１１が破壊状態となってしまっているが、出力信号ＦＯＵＴの論理レベルは正しくロウレベル（Ｆ）となっている。つまり、不揮発性記憶回路４１は、アンチヒューズ素子５１１，５１２の一方に干渉破壊が起きたとしても、正しい出力信号ＦＯＵＴを出力できる。
【００６６】
次に破壊処理後に着目すると、無視できない５つのケースではいずれも、表２に示すように、出力信号ＦＯＵＴの論理レベルが正しくハイレベル（Ｔ）となっている。つまり、不揮発性記憶回路４１は、４つのアンチヒューズ素子５１１，５１２，５１３Ａ，５１３Ｂのうちのひとつが導通状態に戻ってしまったとしても、正しい出力信号ＦＯＵＴを出力できる。
【００６７】
このように、本実施の形態による半導体装置１０の構成によれば、不揮発性記憶素子として負論理のアンチヒューズ素子を用いた場合に、破壊処理前に関しては干渉破壊が発生したとしても、破壊処理後に関しては導通状態に戻ってしまったアンチヒューズ素子が発生したとしても、実際上、不揮発性記憶回路４１に正しい出力信号ＦＯＵＴを出力させることが可能になっている。
【００６８】
なお、不揮発性記憶素子として４つのアンチヒューズ素子を用いた場合の論理演算回路２（図１）は、論理積回路６２１，６２２に代えて否定論理積回路を用い、否定論理和回路６３に代えて論理積回路を用いても構成できる。以下、この変形例について、詳しく説明する。
【００６９】
図６は、第２の実施の形態の変形例による複数の不揮発性記憶回路４１の配置及びこれらの内部の回路構成を示す図である。同図に示すように、本実施の形態による不揮発性記憶回路４１は、図５に示した不揮発性記憶回路４１と比べると、論理積回路６２１，６２２に代えて否定論理積回路６４１，６４２（第１及び第２の論理回路）を有し、否定論理和回路６３に代えて論理積回路６５（第３の論理回路）を有している。
【００７０】
否定論理積回路６４１は２つの入力端子を有し、一方の入力端子にはアンチヒューズ素子５１１の出力信号が供給され、他方の入力端子にはアンチヒューズ素子５１３Ａの出力信号が供給される。否定論理積回路６４１は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の否定論理積を出力する回路である。したがって、否定論理積回路６４１から出力される信号の論理レベルは、アンチヒューズ素子５１１とアンチヒューズ素子５１３Ａとのいずれか少なくとも一方が破壊状態（出力がロウレベル）である第１のケースと、両方が未破壊状態（出力がハイレベル）である第２のケースとで異なることになる。具体的には、第１のケースではハイレベル、第２のケースではロウレベルとなる。
【００７１】
否定論理積回路６４２は、一方の入力端子にアンチヒューズ素子５１２の出力信号が供給され、他方の入力端子にはアンチヒューズ素子５１３Ｂの出力信号が供給される点を除き、否定論理積回路６４１と同様である。
【００７２】
論理積回路６５は２つの入力端子を有し、一方の入力端子には否定論理積回路６４１の出力信号が供給され、他方の入力端子には否定論理積回路６４２の出力信号が供給される。論理積回路６５は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理積を出力する回路である。したがって、論理積回路６５から出力される信号の論理レベルは、否定論理積回路６４１，６４２のいずれか少なくとも一方の出力信号が第２のケースを示している場合に、ロウレベルとなる。論理積回路６５の出力信号は、不揮発性記憶回路４１の出力信号ＦＯＵＴとなる。
【００７３】
表３は、アンチヒューズ素子５１１，５１２，５１３Ａ，５１３Ｂの状態と、否定論理積回路６４１，６４２の出力信号と、出力信号ＦＯＵＴとの関係をまとめたものである。同表中の各表記の意味等は、上述した表１のものと同様である。
【００７４】
【表３】
2013105510.tif 000005
【００７５】
表３から明らかなように、本変形例における出力信号ＦＯＵＴの論理レベルは、表２に示した第２の実施の形態における出力信号ＦＯＵＴのものと、すべてのケースにおいて同じである。つまり、本変形例による半導体装置１０の構成によっても、不揮発性記憶素子として負論理のアンチヒューズ素子を用いた場合に、破壊処理前に関しては干渉破壊が発生したとしても、破壊処理後に関しては導通状態に戻ってしまったアンチヒューズ素子が発生したとしても、実際上、不揮発性記憶回路４１に正しい出力信号ＦＯＵＴを出力させることが可能になっている。
【００７６】
次に、本発明の第３の実施の形態による半導体装置について説明する。本実施の形態による半導体装置は、不揮発性記憶回路４１の内部構成以外の点では第１の実施の形態による半導体装置１０と同様であるので、以下では、不揮発性記憶回路４１の内部構成に着目して説明する。
【００７７】
図７は、本実施の形態による複数の不揮発性記憶回路４１の配置及びこれらの内部の回路構成を示す図である。同図に示すように、本実施の形態による不揮発性記憶回路４１は、８つのヒューズ素子５０１，５０２，５０３Ａ〜５０３Ｆと、論理和回路６０１，６０２（第１及び第２の論理回路）と、論理和回路６６１，６６２（２つの第４の論理回路）と、論理積回路６７１，６７２と、論理和回路６８とを有して構成される。
【００７８】
ヒューズ素子５０１，５０２，５０３Ａ〜５０３Ｆそれぞれの構成は、第１の実施の形態で説明したヒューズ素子５０１，５０２，５０３Ａ，５０３Ｂそれぞれの構成と同様である。不揮発性記憶回路４１の内部では、図７に示すように、ｘ方向に沿ってヒューズ素子５０１，５０３Ａ〜５０３Ｆ，５０２の順で、各ヒューズ素子が一列に並んで配置される。本実施の形態による論理演算回路２（論理和回路６０１，６０２，６６１，６６２，６８及び論理積回路６７１，６７２）は、ヒューズ素子５０１，５０２の両方に干渉破壊が起きたとしても、正しい出力信号ＦＯＵＴを出力できるように構成される。この「両方に干渉破壊が起きたとしても」という点は、第１の実施の形態と異なる点である。一方、本実施の形態による論理演算回路２は、４つのヒューズ素子５０１，５０２，５０３Ａ，５０３Ｂのうちのひとつについて切断が失敗したとしても、正しい出力信号ＦＯＵＴを出力できるように構成される。この点では、第１の実施の形態と同様である。以下、詳しく説明する。
【００７９】
論理和回路６０１は、第１の実施の形態で説明した論理和回路６０１と同様である。また、論理和回路６０２は、他方の入力端子にアンチヒューズ素子５１３Ｆの出力信号が供給される点を除き、第１の実施の形態で説明した論理和回路６０２と同様である。
【００８０】
論理和回路６６１は２つの入力端子を有し、一方の入力端子にはヒューズ素子５０３Ｂの出力信号が供給され、他方の入力端子にはヒューズ素子５０３Ｃの出力信号が供給される。論理和回路６６１は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理和を出力する回路である。したがって、論理和回路６６１から出力される信号の論理レベルは、ヒューズ素子５０３Ｂとヒューズ素子５０３Ｃとのいずれか少なくとも一方が破壊状態（出力がハイレベル）である第１のケースと、両方が未破壊状態（出力がロウレベル）である第２のケースとで異なることになる。具体的には、第１のケースではハイレベル、第２のケースではロウレベルとなる。
【００８１】
論理和回路６６２は、一方の入力端子にヒューズ素子５０３Ｄの出力信号が供給され、他方の入力端子にはヒューズ素子５０３Ｅの出力信号が供給される点を除き、論理和回路６６２と同様である。
【００８２】
論理積回路６７１は２つの入力端子を有し、一方の入力端子には論理和回路６０１の出力信号が供給され、他方の入力端子には論理和回路６６１の出力信号が供給される。論理積回路６７１は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理積を出力する回路である。したがって、論理積回路６７１から出力される信号の論理レベルは、論理和回路６０１，６６１のいずれか少なくとも一方の出力信号が第２のケースを示している場合に、ロウレベルとなる。
【００８３】
論理積回路６７２は、一方の入力端子に論理和回路６０２の出力信号が供給され、他方の入力端子には論理和回路６６２の出力信号が供給される点を除き、論理積回路６７１と同様である。
【００８４】
論理和回路６８は２つの入力端子を有し、一方の入力端子には論理積回路６７１の出力信号が供給され、他方の入力端子には論理積回路６７２の出力信号が供給される。論理和回路６８は、ハイレベルを真、ロウレベルを偽とし、これらの出力信号の論理和を出力する回路である。したがって、論理和回路６８から出力される信号の論理レベルは、論理和回路６７１，６７２のいずれか少なくとも一方の出力信号がハイレベルである場合に、ハイレベルとなる。論理和回路６８の出力信号は、不揮発性記憶回路４１の出力信号ＦＯＵＴとなる。
【００８５】
表４は、論理和回路６０１，６０２，６６１，６６２及び論理積回路６７１，６７２の出力信号と、出力信号ＦＯＵＴとの関係をまとめたものである。同表中の各表記の意味等は、上述した表１のものと同様である。ただし、表４では、一行の中に各ヒューズ素子の状態の複数の組み合わせが含まれるため、誤った状態にあるヒューズ素子の数を示す「不良数」の欄には、複数の場合をカンマで区切って併記している。また、本実施の形態による半導体装置１０は、上述したように、ヒューズ素子５０１，５０２の両方に干渉破壊が起きたとしても正しい出力信号ＦＯＵＴを出力できるように構成されている点に特徴を有することから、表４では、破壊処理前に関して、ヒューズ素子５０１，５０２の両方が破壊状態となっている可能性がある場合（表４に１０番で示したケース）についても、無視できないケースとしている。
【００８６】
【表４】
2013105510.tif 000006
【００８７】
まず破壊処理前に着目すると、無視できない４つのケースではいずれも、表１に示すように、出力信号ＦＯＵＴの論理レベルが正しくロウレベル（Ｆ）となっている。このうち、表１に１０番で示したケースは、ヒューズ素子５０１，５０２がともに破壊状態となった場合を含んでいる。しかし、論理和回路６６１，６６２の出力信号がロウレベル（Ｆ）であることから、結果として出力信号ＦＯＵＴもロウレベル（Ｆ）となっている。つまり、不揮発性記憶回路４１は、ヒューズ素子５０１，５０２の一方に干渉破壊が起きた場合はもちろん、両方に干渉破壊が起きたとしても、正しい出力信号ＦＯＵＴを出力できる。
【００８８】
次に破壊処理後に着目すると、無視できない５つのケースではいずれも、表１に示すように、出力信号ＦＯＵＴの論理レベルが正しくハイレベル（Ｔ）となっている。つまり、不揮発性記憶回路４１は、８つのヒューズ素子５０１，５０２，５０３Ａ〜５０３Ｆのうちのひとつについて切断が失敗したとしても、正しい出力信号ＦＯＵＴを出力できる。
【００８９】
このように、本実施の形態による半導体装置１０の構成によっても、不揮発性記憶素子として正論理のヒューズ素子を用いた場合に、破壊処理前に関しては干渉破壊が発生したとしても、破壊処理後に関しては切断の失敗が発生したとしても、実際上、不揮発性記憶回路４１に正しい出力信号ＦＯＵＴを出力させることが可能になっている。さらに、本実施の形態による半導体装置１０では、ヒューズ素子５０１，５０２の両方に干渉破壊が起きたとしても、不揮発性記憶回路４１に正しい出力信号ＦＯＵＴを出力させることが可能になっている。
【００９０】
次に、本発明の第４の実施の形態による半導体装置について説明する。本実施の形態による半導体装置も、不揮発性記憶回路４１の内部構成以外の点では第１の実施の形態による半導体装置１０と同様であるので、以下では、不揮発性記憶回路４１の内部構成に着目して説明する。
【００９１】
図８は、本実施の形態による複数の不揮発性記憶回路４１の配置及びこれらの内部の回路構成を示す図である。同図に示すように、本実施の形態による不揮発性記憶回路４１は、８つのヒューズ素子５０１，５０２，５０３と、論理和回路６０１，６０２（第１及び第２の論理回路）と、論理積回路６１（第３の論理回路）とを有して構成される。
【００９２】
本実施の形態では、図１に示した第３の不揮発性記憶素子３３に相当するヒューズ素子が、ヒューズ素子５０３１つしか設けられていない。これに伴い、論理和回路６０１，６０２それぞれの他方の入力端子には、同一のヒューズ素子５０３の出力信号が供給される。論理和回路６０１，６０２及び論理積回路６１は、その他の点では、第１の実施の形態で説明したものと同様である。
【００９３】
表５は、ヒューズ素子５０１，５０２，５０３の状態と、論理和回路６０１，６０２の出力信号と、出力信号ＦＯＵＴとの関係をまとめたものである。同表中の各表記の意味等は、上述した表１のものと同様である。
【００９４】
【表５】
2013105510.tif 000007
【００９５】
まず破壊処理前に着目すると、無視できない３つのケースではいずれも、表１に示すように、出力信号ＦＯＵＴの論理レベルが正しくロウレベル（Ｆ）となっている。このうち、表１に２番と５番で示した２つのケースでは、それぞれヒューズ素子５０２とヒューズ素子５０１が破壊状態となってしまっているが、出力信号ＦＯＵＴの論理レベルは正しくロウレベル（Ｆ）となっている。つまり、不揮発性記憶回路４１は、ヒューズ素子５０１，５０２の一方に干渉破壊が起きたとしても、正しい出力信号ＦＯＵＴを出力できる。
【００９６】
次に破壊処理後に着目すると、無視できない４つのケースではいずれも、表１に示すように、出力信号ＦＯＵＴの論理レベルが正しくハイレベル（Ｔ）となっている。つまり、不揮発性記憶回路４１は、４つのヒューズ素子５０１，５０２，５０３のうちのひとつについて切断が失敗したとしても、正しい出力信号ＦＯＵＴを出力できる。
【００９７】
このように、本実施の形態による半導体装置１０の構成によっても、不揮発性記憶素子として正論理のヒューズ素子を用いた場合に、破壊処理前に関しては干渉破壊が発生したとしても、破壊処理後に関しては切断の失敗が発生したとしても、実際上、不揮発性記憶回路４１に正しい出力信号ＦＯＵＴを出力させることが可能になっている。
【００９８】
また、本実施の形態では、１つの不揮発性記憶回路４１の中に含まれるヒューズ素子の数が３個で済むため、第１の実施の形態による半導体装置１０に比べ、不揮発性記憶回路４１の占有面積を小さくすることができる。なお、表５から理解されるように、本実施の形態では、破壊処理前に関して、無視できない３つのケース以外はすべて「ＮＧ」である。これに対し、表１では、無視できない３つのケース以外にも「ＯＫ」となっているケースが４つある。これは、ヒューズ素子の数を増やしたことで、より多くのケースで良好な結果が得られるようになったことを意味している。このことから、不揮発性記憶回路４１の占有面積を小さくしたい場合には本実施の形態を、破壊処理前に関して正しい出力信号ＦＯＵＴが得られるケースを増やしたい場合には第１の実施の形態を採用すればよいと言える。
【００９９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１００】
例えば、上記第１乃至第４の実施の形態では、図１に示した第３の不揮発性記憶素子３３の個数が１，２，６である場合について説明したが、第３の不揮発性記憶素子３３は、少なくとも１つ不揮発性記憶回路１内に含まれていればよい。また、不揮発性記憶回路１ごとに、第３の不揮発性記憶素子３３の個数が異なっていてもよい。この場合、論理演算回路２の構成も不揮発性記憶回路１ごとに異なることとなるのは当然である。
【０１０１】
また、上記第１乃至第４の実施の形態では論理演算回路２の具体的な例を挙げたが、図１を参照しながら説明したように、論理演算回路２は、少なくとも１つの第３の不揮発性記憶素子３３すべてと、第１及び第２の不揮発性記憶素子３１，３２のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第１の論理レベル（ロウレベル）を出力するよう構成されていればよく、その具体的な回路構成としては、上記第１乃至第４の実施の形態で挙げたもの以外にも種々の構成を取り得る。
【０１０２】
本願の技術思想は、様々な構成のＲＯＭ（Read Only Memory）を有する半導体装置に関して適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
【０１０３】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１０４】
また、論理回路を構成するトランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴが適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１０５】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１０６】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１０７】
１，４０，４１，４１０〜４１ｎ  不揮発性記憶回路
２            論理演算回路
３１〜３３    不揮発性記憶素子
１０          半導体装置
１１          クロック端子
１２          コマンド端子群
１３          アドレス端子群
１４          データ入出力端子群
２１          クロック生成回路
２２          コマンドデコーダ
２３          アドレスラッチ回路
２４          データ入出力回路
２５          ロウ系救済回路
２６          カラム系救済回路
２７          ヒューズ制御回路
３０，３１    判定回路
４２０〜４２ｎ  否定排他的論理和回路
４３          論理積回路
５０１，５０２，５０３Ａ〜５０３Ｆ  ヒューズ素子
５１１，５１２，５１３Ａ，５１３Ｂ  アンチヒューズ素子
６０１，６０２，６６１，６６２，６８  論理和回路
６１，６２１，６２２，６５，６７１，６７２  論理積回路
６３          否定論理和回路
６４１，６４２  否定論理積回路
７０          メモリセルアレイ
７１          ロウデコーダ
７２          カラムデコーダ
７３          センス回路
ＢＬ          ビット線
ＭＣ          メモリセル
ＳＡ          センスアンプ
ＷＬ          ワード線
【図１】
2013105510.tif 000008
【図２】
2013105510.tif 000009
【図３】
2013105510.tif 000010
【図４】
2013105510.tif 000011
【図５】
2013105510.tif 000012
【図６】
2013105510.tif 000013
【図７】
2013105510.tif 000014
【図８】
2013105510.tif 000015