(57)【要約】【課題】全てのデータ入出力端子にプローブカードのプローブを針当てすることなく、複数のデータ入出力端子のそれぞれに任意のテストデータを書き込む。【解決手段】ライトテスト動作時においては、コマンドアドレス信号ＣＡ８を用いてシリアルに供給されるライトテストデータをデータ入出力端子ＤＱ０〜ＤＱ１５に順次供給し、リードテスト動作時においては、データ入出力端子ＤＱ０〜ＤＱ１５にパラレルに供給されるリードテストデータを、コマンドアドレス端子から供給されるシフトクロック信号ＣＡ９に同期してデータマスク端子ＤＭ０からシリアルに出力する。これにより、使用する端子を減らした状態で、各端子に個別のテストデータを書き込むことができる。このため、ウェハ状態で出荷用最終テストを行う場合であっても、全てのデータ入出力端子にプローブカードのプローブを針当てする必要がなくなる。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数の第１の端子と、
複数の第２の端子と、
第３の端子と、
前記複数の第１の端子にそれぞれ対応する複数のバッファ回路と、
前記複数の第１の端子と前記複数のバッファ回路をそれぞれ接続する複数のデータ入出力配線と、
前記複数のデータ入出力配線にそれぞれ接続された複数のテスト回路部と、を備え、
前記複数のテスト回路部は縦続接続されており、
第１のテスト動作時においては、前記複数の第２の端子のいずれかからシリアルに供給される複数の第１のテストデータが前記複数のテスト回路部に順次供給され、前記複数のテスト回路部は前記複数の第１のテストデータを前記複数のデータ入出力配線にパラレルに供給し、
第２のテスト動作時においては、前記複数のバッファ回路からパラレルに供給される複数の第２のテストデータが前記複数のテスト回路部に供給され、前記複数のテスト回路部は前記複数の第２の端子のいずれかから供給されるシフトクロック信号に同期して前記複数の第２のテストデータを前記第３の端子からシリアルに出力することを特徴とする半導体装置。
【請求項２】
前記第１のテスト動作時においては、前記複数の第２の端子に含まれる第１のコマンドアドレス端子から前記複数の第１のテストデータがシリアルに供給され、前記複数の第２の端子に含まれる第２のコマンドアドレス端子に供給される前記シフトクロック信号に同期して、前記複数の第１のテストデータが前記複数のテスト回路部に順次供給されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のテスト動作時においては、前記第１のコマンドアドレス端子に供給されるフラグ信号が前記複数のテスト回路部のいずれかに保持され、前記第２のコマンドアドレス端子に供給される前記シフトクロック信号に同期して前記フラグ信号を前記複数のテスト回路部間においてシフトさせ、前記フラグ信号が保持されたテスト回路部は対応する前記第２のテストデータを前記第３の端子に供給することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の第１の端子は、複数の第１のデータ入出力端子と複数の第２のデータ入出力端子とを含み、
前記第２のテスト動作時においては、前記複数の第２の端子に含まれる第３のコマンドアドレス端子に供給される選択信号に基づいて、前記複数の第１のデータ入出力端子に対応する第２のテストデータ及び前記複数の第２のデータ入出力端子に対応する第２のテストデータのいずれか一方が前記第３の端子に供給されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
リークテスト動作時においては、前記第１のテスト動作を実行した後、前記複数のテスト回路部は前記複数の第２の端子のいずれかから供給されるシフトクロック信号に同期して前記複数の第１のテストデータを前記第３の端子からシリアルに出力することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
通常動作時においては、前記複数の第１の端子を介してパラレルに入力される第１のデータが前記複数のデータ入出力配線を介して前記複数のバッファ回路にパラレルに供給され、前記複数のデータ入出力配線を介して前記複数のバッファ回路からパラレルに出力される第２のデータが前記複数の第１の端子にパラレルに供給されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
クロック信号が供給される第４の端子と、
前記複数のデータ入出力配線上のパラレルな前記複数の第１のテストデータを前記クロック信号に同期してラッチするデータラッチ回路と、をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記複数の第１の端子は、複数のデータ入出力端子及びデータストローブ端子を含むことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第３の端子はデータマスク端子であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
複数の第１の端子と、
複数の第２の端子と、
第３の端子と、
前記複数の第１の端子にそれぞれ対応する複数のバッファ回路と、
前記複数の第１の端子と前記複数のバッファ回路をそれぞれ接続する複数のデータ入出力配線と、
前記複数のデータ入出力配線にそれぞれ接続された複数のテスト回路部と、を備え、
前記複数のテスト回路部は、前記複数のバッファ回路からパラレルに供給される複数のリードテストデータのいずれかを選択し、選択されたリードテストデータを前記第３の端子から出力することを特徴とする半導体装置。
【請求項１１】
前記複数の第２の端子を介して入力されるアドレス信号によってアクセスされるメモリセルアレイをさらに備え、
前記複数のテスト回路部は、前記複数の第２の端子を介して入力される選択信号に基づいて前記複数のテスト回路部のいずれかを選択することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
選択されるテスト回路部が前記アドレス信号によって切り替わることを防止するイネーブル回路をさらに備えることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
第１のテスト動作時においては、複数の第２の端子のいずれかからシリアルに供給される複数の第１のテストデータを複数の第１の端子に順次供給し、
第２のテスト動作時においては、前記複数の第１の端子にパラレルに供給される複数の第２のテストデータを、前記複数の第２の端子のいずれかから供給されるシフトクロック信号に同期して第３の端子からシリアルに出力することを特徴とする半導体装置のテスト方法。
【請求項１４】
前記複数の第１の端子はデータ入出力端子であり、前記複数の第２の端子はコマンドアドレス端子であり、前記第３の端子はデータマスク端子であることを特徴とする請求項１３に記載の半導体装置のテスト方法。
【請求項１５】
前記第１及び第２のテスト動作をウェハ状態で行うことを特徴とする請求項１３又は１４に記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びそのテスト方法に関し、特に、複数のデータ入出力端子を備えた半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程においては、各工程で種々の動作テストが行われる。例えば、特許文献１には、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリデバイスのスクリーニングテストをウェハ状態で行い、その後、パッケージングされた半導体メモリデバイスに対して出荷用最終テストを行うことが開示されている。ウェハ状態で行うスクリーニングテストは、多数の半導体メモリデバイスに対して並列に実行することが望ましいが、全てのデータ入出力端子をプローブカードに接続すると、並列にテスト可能な半導体メモリデバイスの数が少なくなることから、一部のデータ入出力端子を用いてテストを行う方法が提案されている（特許文献２参照）。
【０００３】
一方、パッケージング後の出荷用最終テストにおいては、スクリーニングテスト時よりも通常動作時に近い状態で半導体メモリデバイスを動作させる必要がある。このため、全てのデータ入出力端子をテスタに接続することによって、各データ入出力端子に個別のテストデータが書き込まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−７４８９８号公報
【特許文献２】特開２００１−５７１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、半導体メモリデバイスの出荷形態には、特許文献１に記載のように、パッケージングされた半導体メモリデバイスを出荷する形態以外に、ウェハ状態で出荷する形態が存在する。半導体メモリデバイスをウェハ状態で出荷する場合にも、製品の品質を担保するために、上述の出荷用最終テストを実施する必要がある。
【０００６】
しかしながら、ウェハ状態で出荷用最終テストを実施する場合、各データ入出力端子に個別のテストデータを書き込むためには、半導体メモリデバイスの全てのデータ入出力端子にプローブカードのプローブを針当てする必要がある。このため、同時にテストできる半導体メモリデバイスの数が減少してしまい、テスト時間が増加するという問題があった。これに対し、特許文献２に記載されたスクリーニングテストをウェハ状態での出荷用最終テストに適用した場合、テスタはリードデータを圧縮せずに受け取ることはできるが、複数のデータ入出力端子のそれぞれに任意のテストデータを書き込むことができないという問題が生じる。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、複数の第１の端子と、複数の第２の端子と、第３の端子と、前記複数の第１の端子にそれぞれ対応する複数のバッファ回路と、前記複数の第１の端子と前記複数のバッファ回路をそれぞれ接続する複数のデータ入出力配線と、前記複数のデータ入出力配線にそれぞれ接続された複数のテスト回路部と、を備え、前記複数のテスト回路部は縦続接続されており、第１のテスト動作時においては、前記複数の第２の端子のいずれかからシリアルに供給される複数の第１のテストデータが前記複数のテスト回路部に順次供給され、前記複数のテスト回路部は前記複数の第１のテストデータを前記複数のデータ入出力配線にパラレルに供給し、第２のテスト動作時においては、前記複数のバッファ回路からパラレルに供給される複数の第２のテストデータが前記複数のテスト回路部に供給され、前記複数のテスト回路部は前記複数の第２の端子のいずれかから供給されるシフトクロック信号に同期して前記複数の第２のテストデータを前記第３の端子からシリアルに出力することを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、複数の第１の端子と、複数の第２の端子と、第３の端子と、前記複数の第１の端子にそれぞれ対応する複数のバッファ回路と、前記複数の第１の端子と前記複数のバッファ回路をそれぞれ接続する複数のデータ入出力配線と、前記複数のデータ入出力配線にそれぞれ接続された複数のテスト回路部と、を備え、前記複数のテスト回路部は、前記複数のバッファ回路からパラレルに供給される複数のリードテストデータのいずれかを選択し、選択されたリードテストデータを前記第３の端子から出力することを特徴とする。
【０００９】
本発明による半導体装置のテスト方法は、第１のテスト動作時においては、複数の第２の端子のいずれかからシリアルに供給される複数の第１のテストデータを複数の第１の端子に順次供給し、第２のテスト動作時においては、前記複数の第１の端子にパラレルに供給される複数の第２のテストデータを、前記複数の第２の端子のいずれかから供給されるシフトクロック信号に同期して第３の端子からシリアルに出力することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、使用する端子を減らした状態で、各端子に個別のテストデータを書き込むことができる。このため、ウェハ状態で出荷用最終テストを行う場合であっても、全てのデータ入出力端子にプローブカードのプローブを針当てする必要がなくなる。その結果、ウェハ状態での出荷用最終テストにおいて、同時にテストできる半導体装置の数を、全てのデータ入出力端子に針当てする場合に比べて大幅に増やすことができる。
【図面の簡単な説明】
【００１１】
【図１】半導体装置の製造工程を説明するためのフローチャートである。
【図２】プローブカード３１の構成を説明するための模式図である。
【図３】本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【図４】テストモード信号ＴＭ１〜ＴＭ３の真理値表である。
【図５】内部テスト回路２３の構成を示すブロック図である。
【図６】テスト回路部ＴＣＵｍ０，ＴＣＵｍ１，ＴＣＵｓ０の回路図である。
【図７】テスト回路部ＴＣＵｑ７の回路図である。
【図８】半導体装置１０のライトテスト動作を説明するためのタイミング図である。
【図９】半導体装置１０のリードテスト動作を説明するためのタイミング図である。
【図１０】半導体装置１０のリークテスト動作を説明するためのタイミング図である。
【図１１】特定のリードテストデータＤＱｋを選択的にバースト出力する方法を説明するためのタイミング図である。
【図１２】本発明の好ましい第２の実施形態による半導体装置１０ａの構成を示すブロック図である。
【図１３】イネーブル回路５０の回路図である。
【図１４】ＢＳＴ回路４０の動作を説明するためのタイミング図である。
【図１５】半導体装置１０ａにおいて特定のリードテストデータＤＱｋを選択的にバースト出力する方法を説明するためのタイミング図である。
【図１６】本発明の実施形態が適用される半導体装置１０のレイアウトを説明するための略平面図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、半導体装置の製造工程を説明するためのフローチャートである。
【００１４】
まず、ウェハ上に多数の半導体装置を作製した後（ステップＳ１）、ウェハ状態でスクリーニングテストを行う（ステップＳ２）。半導体装置の作製は、シリコンからなるウェハに対してイオン注入や、導電膜及び絶縁膜の成膜、これらのパターニングなどを行うことによってデバイスを形成する工程である。特に限定されるものではないが、本実施形態において作製される半導体装置はＤＲＡＭであり、したがってウェハ上の各半導体装置内には多数のメモリセルが形成される。スクリーニングテストは、これらメモリセルに対して正しくリード動作及びライト動作を行うことができるか否かを判定する工程であり、スクリーニングテストにおいて発見された不良メモリセルはスペアのメモリセルに置換される。これにより、不良メモリセルに対応するアドレスが救済される（ステップＳ３）。
【００１５】
不良メモリセルに対応するアドレスを救済した後、出荷前最終テストを行う（ステップＳ４）。出荷前最終テストは、各データ入出力端子を介して個別のテストデータを入出力することによって、不良メモリセルが存在しないか最終確認する工程である。このため、出荷前最終テストにおいては、本来、各半導体装置が有する全てのデータ入出力端子にプローブカードのプローブを針当てする必要があるが、本実施形態においてはその必要はなく、各半導体装置が有するデータマスク端子に針当てすれば足りる。これにより、ウェハ上のより多数の半導体装置に対して、出荷前最終テストを並列に実行することができる。
【００１６】
具体的には、図２に示すように、半導体ウェハ３０に含まれる半導体装置のうち、ｉ×ｊ個の半導体装置に対して並列に出荷前最終テストが行われる。並列にテストされるｉ×ｊ個の半導体装置は、いわゆるＤＵＴ（Device Under Test）と呼ばれる。ＤＵＴの数は、テスタに設けられたプローブカード３１の構成に依存する。
【００１７】
プローブカード３１は、テスト対象となる半導体装置に設けられた各端子と接触するための多数のプローブを有しているが、図２に示すように、コマンドアドレス信号ＣＡを供給するためのプローブ３１ａ及び外部クロック信号ＣＬＫを供給するためのプローブ３１ｂについては、それぞれチップ間で共通接続されている。これは、出荷前最終テストにおいては、各半導体装置に個別のコマンドアドレス信号ＣＡや個別の外部クロック信号ＣＬＫを供給する必要がなく、全ての半導体装置に対してこれら信号を共通に与えればよいからである。
【００１８】
これに対し、少なくともリードテストデータに関してはチップごとに個別である必要があることから、データマスク端子ＤＭ０に接続するためのプローブ３１ｃについては共通接続されず、チップごとに個別接続される。本実施形態では、各半導体装置に複数のデータマスク端子ＤＭ０，ＤＭ１・・が設けられている場合であっても、そのうちの一つのデータマスク端子ＤＭ０を用いれば足りる。詳細については後述するが、本実施形態における出荷前最終テストでは、データマスク端子ＤＭ０をリードテストデータの出力端子として用いる。ライトテストデータの入力端子については、コマンドアドレス端子ＣＡｐを用いる。これは、各半導体装置に入力するライトテストデータについては各半導体装置間において共通とすることができる一方、各半導体装置から出力されるリードテストデータについては半導体装置ごとに個別である必要があるからである。
【００１９】
そして、出荷前最終テストをパスすれば良品としてウェハ状態で出荷される（ステップＳ５）。出荷前最終テストをパスしなかった半導体装置については、ウェハ上で例えばマーキングされ、ダイシング後に破棄される。以下、このような出荷前最終テストが可能な半導体装置について詳細に説明する。
【００２０】
図３は、本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【００２１】
本実施形態による半導体装置１０はＤＲＡＭであり、メモリセルアレイ１１を備えている。メモリセルアレイ１１内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、これらの交点にメモリセルＭＣが配置されている（図３においては１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを図示している）。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡに接続されており、カラムデコーダ１３によって選択されたビット線ＢＬは、データ入出力配線ＬＩＯを介してデータコントロール回路１５に接続される。
【００２２】
データコントロール回路１５は、データ入出力配線ＬＩＯを介して供給されたリードデータをパラレルシリアル変換してリードバスＲＢＵＳに供給するとともに、ライトバスＷＢＵＳを介して供給されたライトデータをシリアルパラレル変換してデータ入出力配線ＬＩＯに供給する役割を果たす。データコントロール回路１５には、これらの変換動作に必要なデータラッチ回路１５ａが含まれている。
【００２３】
リードバスＲＢＵＳ及びライトバスＷＢＵＳは、Ｉ／Ｏバッファユニット１６に接続されている。Ｉ／Ｏバッファユニット１６は、リードバスＲＢＵＳを介して供給されるリードデータをデータ入出力端子ＤＱ０〜ＤＱ１５に出力するとともに、データ入出力端子ＤＱ０〜ＤＱ１５を介して供給されるライトデータをライトバスＷＢＵＳに出力する役割を果たす。尚、本明細書においては、信号とこれを入出力するための端子に同じ符号を付すことがある。例えば、リードデータ及びライトデータについても符号ＤＱ０〜ＤＱ１５を付して「リードデータＤＱ０〜ＤＱ１５」又は「ライトデータＤＱ０〜ＤＱ１５」と称することがある。他の信号及び端子についても同様である。
【００２４】
さらに、Ｉ／Ｏバッファユニット１６には複数のデータストローブ端子ＤＱＳ及びデータマスク端子ＤＭも接続されており、リード動作時においてはデータストローブ信号ＤＱＳを出力するとともに、ライト動作時においてはデータストローブ信号ＤＱＳ及びデータマスク信号ＤＭが入力される。データストローブ信号ＤＱＳはリードデータ及びライトデータの入出力タイミングを規定する信号であり、データマスク信号ＤＭはライトデータをマスクするための信号である。後述するように、データストローブ端子ＤＱＳは４つの端子ＤＱＳ０，／ＤＱＳ０，ＤＱＳ１，／ＤＱＳ１からなり、データマスク端子ＤＭは２つの端子ＤＭ０，ＤＭ１からなる。尚、本発明においては、データ入出力端子ＤＱ０〜ＤＱ１５及びデータストローブ端子ＤＱＳを「第１の端子」と呼び、データマスク端子ＤＭ０を「第３の端子」と呼ぶことがある。
【００２５】
上述したロウデコーダ１２、カラムデコーダ１３、センス回路１４、データコントロール回路１５及びＩ／Ｏバッファユニット１６の動作は、コマンドアドレス信号ＣＡに基づき、リードライト制御ユニット２０によって制御される。コマンドアドレス信号ＣＡは外部から供給される制御信号であり、アドレスコマンドデコーダ２１によってデコードされる。デコードされた信号は、リードライト制御ユニット２０及びモードレジスタ２２に供給される。尚、本発明においては、コマンドアドレス信号ＣＡが供給されるコマンドアドレス端子を「第２の端子」と呼ぶことがある。
【００２６】
具体的には、コマンドアドレス信号ＣＡがロウアクセスを示している場合、コマンドアドレス信号ＣＡに含まれるロウアドレスがロウデコーダ１２に供給され、これによりメモリセルアレイ１１内のいずれかのワード線ＷＬが選択される。また、コマンドアドレス信号ＣＡがカラムアクセスを示している場合には、コマンドアドレス信号ＣＡに含まれるカラムアドレスがカラムデコーダ１３に供給され、これによりメモリセルアレイ１１内のいずれかのビット線ＢＬが選択される。したがって、当該カラムアクセスがリードアクセスである場合、選択されたメモリセルＭＣから読み出されたリードデータがデータ入出力端子ＤＱ０〜ＤＱ１５を介して出力される。また、当該カラムアクセスがライトアクセスである場合、データ入出力端子ＤＱ０〜ＤＱ１５を介して入力されたライトデータが選択されたメモリセルＭＣに書き込まれる。
【００２７】
一方、コマンドアドレス信号ＣＡがモードレジスタセットを示している場合には、モードレジスタ２２の設定値が書き換えられる。モードレジスタ２２は半導体装置１０の動作モードが設定されるレジスタであり、その設定値はリードライト制御ユニット２０などに供給される。また、モードレジスタ２２にテストモードが設定されている場合には、テストモード信号ＴＭ１〜ＴＭ３が生成される。テストモード信号ＴＭ１〜ＴＭ３は内部テスト回路２３に供給され、内部テスト回路２３はこれに基づいて後述する各種テスト動作を行う。詳細については後述するが、内部テスト回路２３はデータ入出力端子ＤＱ０〜ＤＱ１５、データストローブ端子ＤＱＳ及びデータマスク端子ＤＭと、Ｉ／Ｏバッファユニット１６とを接続するデータ入出力配線に接続されている。
【００２８】
図４は、テストモード信号ＴＭ１〜ＴＭ３の真理値表である。
【００２９】
図４に示すように、通常動作時においてはテストモード信号ＴＭ１〜ＴＭ３が全てローレベルとなる。これに対し、ライトテスト動作時及びリードテスト動作時においては、テストモード信号ＴＭ１，ＴＭ２がハイレベル、テストモード信号ＴＭ３がローレベルとなる。また、リークテスト動作時においてはテストモード信号ＴＭ１がハイレベル、テストモード信号ＴＭ２，ＴＭ３がローレベルとなる。さらに、データマスク端子ＤＭ１に対するリークテスト動作時においては、テストモード信号ＴＭ１，ＴＭ３がハイレベル、テストモード信号ＴＭ２がローレベルとなる。
【００３０】
テスト動作時には、コマンドアドレス信号ＣＡの一部である、コマンドアドレス信号ＣＡ７〜ＣＡ９も用いられる。コマンドアドレス信号ＣＡ７は、リードテスト動作時において後述する２つのグループの何れかを選択するために用いられる。コマンドアドレス信号ＣＡ８は、ライトテスト動作時においてライトテストデータとして用いられる。また、コマンドアドレス信号ＣＡ９は、リードテスト動作時及びライトテスト動作時においてシフトクロック信号として用いられる。
【００３１】
図３に戻って、半導体装置１０には外部クロック信号ＣＬＫが供給される。外部クロック信号ＣＬＫはクロックジェネレータ２４に供給され、クロックジェネレータ２４は外部クロック信号ＣＬＫに基づいて内部クロック信号ＣＬＫＩを生成する。生成された内部クロック信号ＣＬＫＩは、リードライト制御ユニット２０や内部テスト回路２３などの各種機能ブロックに供給される。
【００３２】
図５は、内部テスト回路２３の構成を示すブロック図である。
【００３３】
図５に示すように、内部テスト回路２３は、テスト制御部２３ａ及び複数のテスト回路部ＴＣＵを備えている。テスト制御部２３ａは、テストモード信号ＴＭ１よって活性化される回路であり、コマンドアドレス信号ＣＡ７〜ＣＡ９をテスト制御信号ｔＣＡ７〜ｔＣＡ９に変換する役割を果たす。テスト制御部２３ａの回路構成は図６に示されており、それぞれコマンドアドレス信号ＣＡ７〜ＣＡ９を受ける３つのＡＮＤゲート回路によって構成される。かかる回路構成により、テストモード信号ＴＭ１がハイレベルに活性化している場合、コマンドアドレス信号ＣＡ７〜ＣＡ９はそれままテスト制御信号ｔＣＡ７〜ｔＣＡ９として出力される。
【００３４】
複数のテスト回路部ＴＣＵは、それぞれ対応する端子に接続されている。さらに隣接するテスト回路部ＴＣＵは互いに接続されており、これにより複数のテスト回路部ＴＣＵが縦続接続された構成を有している。これら複数のテスト回路部ＴＣＵは、データ入出力端子ＤＱ０〜ＤＱ１５にそれぞれ割り当てられたテスト回路部ＴＣＵｑ０〜ＴＣＵｑ１５と、データストローブ端子ＤＱＳ０，／ＤＱＳ０，ＤＱＳ１，／ＤＱＳ１にそれぞれ割り当てられたテスト回路部ＴＣＵｓ０，ＴＣＵ／ｓ０，ＴＣＵｓ１，ＴＣＵ／ｓ１と、データマスク端子ＤＭ０，ＤＭ１にそれぞれ割り当てられたテスト回路部ＴＣＵｍ０，ＴＣＵｍ１とを含んでいる。
【００３５】
テスト回路部ＴＣＵｑ０〜ＴＣＵｑ１５は互いに同じ回路構成を有しており、それぞれ回路ＴＣｑｉ１〜ＴＣｑｉ３（ｉ＝０〜１５）を含んでいる。詳細については後述するが、回路ＴＣｑｉ１はラッチ回路であり、縦続接続されることによってシフトレジスタを構成する。このシフトレジスタは、ライトテスト動作時においてはライトテストデータのシフトに用いられ、リードテスト動作時においてはリードテストデータの選択に用いられる。また、回路ＴＣｑｉ２，ＴＣｑｉ３は論理ゲート回路であり、それぞれライトテスト動作時及びリードテスト動作時に使用される。
【００３６】
テスト回路部ＴＣＵｓ０，ＴＣＵ／ｓ０，ＴＣＵｓ１，ＴＣＵ／ｓ１も互いに同じ回路構成を有しており、それぞれテスト回路部ＴＣＵｑ０〜ＴＣＵｑ１５と類似の回路によって構成されている。また、テスト回路部ＴＣＵｍ０は論理ゲート回路からなる回路ＴＣｍ０１を含み、テスト回路部ＴＣＵｍ１は論理ゲート回路からなる回路ＴＣｍ１１，ＴＣｍ１２を含んでいる。
【００３７】
本実施形態による半導体装置１０では、テスト動作時に使用するデータ系の端子はデータマスク端子ＤＭ０のみであり、データ系の他の端子（ＤＱ，ＤＱＳ）は使用しない。本実施形態では、データマスク端子ＤＭ０から見て図５の左側に位置するテスト回路部ＴＣＵｑ０〜ＴＣＵｑ７，ＴＣＵｓ０，ＴＣＵ／ｓ０が一つのグループを構成し、右側に位置するテスト回路部ＴＣＵｑ８〜ＴＣＵｑ１５，ＴＣＵｓ１，ＴＣＵ／ｓ１，ＴＣＵｍ１が別のグループを構成している。これら２つのグループからシリアルに出力されるリードテストデータは、データマスク端子ＤＭ０に対応するテスト回路部ＴＣＵｍ０に集められる。また、シリアルに入力されるライトテストデータは、これら２つのグループに対して共通に供給される。
【００３８】
以下、テスト回路部ＴＣＵのより具体的な回路構成について、図６及び図７を参照しながら説明する。
【００３９】
図６は、テスト回路部ＴＣＵｍ０，ＴＣＵｍ１，ＴＣＵｓ０の回路図である。
【００４０】
図６に示すように、テスト回路部ＴＣＵｍ０に含まれる回路ＴＣｍ０１は、テスト制御信号ｔＣＡ７に基づいて、リードテストデータＤＱ０〜ＤＱ７及びリードテストデータＤＱ８〜ＤＱ１５の何れか一方を選択する複合ゲート回路Ｇ１を備えている。複合ゲート回路Ｇ１の出力信号及びテストモード信号ＴＭ１はＡＮＤゲート回路Ｇ２に供給され、その出力信号はトランスファゲート回路Ｔ１を介してデータマスク配線ＤＭ０Ｌに供給される。トランスファゲート回路Ｔ１は、リードイネーブル信号ＲＥに応答して導通する回路である。トランスファゲート回路Ｔ１を用いる代わりに、ＡＮＤゲート回路Ｇ２をリードイネーブル信号ＲＥに応じて活性化するトライステート型としても構わない。
【００４１】
リードイネーブル信号ＲＥは、コマンドアドレス信号ＣＡがリード動作を示している場合にリードライト制御ユニット２０によって生成される信号である。したがって、リードテスト動作時においては、リードテストデータＤＱ０〜ＤＱ１５がデータマスク配線ＤＭ０Ｌを介してデータマスク端子ＤＭ０に供給されることになる。また、ライトテスト動作時においては、データマスク端子ＤＭ０に供給されるデータマスク信号がＩ／Ｏバッファユニット１６内の入力バッファＩＢに供給される。
【００４２】
次に、テスト回路部ＴＣＵｍ１に含まれる回路ＴＣｍ１１は、一方の入力ノードがデータマスク配線ＤＭ０Ｌに接続され、他方の入力ノードにテストモード信号ＴＭ１が供給されるＡＮＤゲート回路Ｇ３と、ＡＮＤゲート回路Ｇ３の出力信号及びテストモード信号ＴＭ１を受けるＡＮＤゲート回路Ｇ４とを備えている。ＡＮＤゲート回路Ｇ４の出力信号はトランスファゲート回路Ｔ２を介してデータマスク配線ＤＭ１Ｌに供給される。トランスファゲート回路Ｔ２は、ライトイネーブル信号ＷＥに応答して導通する。トランスファゲート回路Ｔ２を用いる代わりに、ＡＮＤゲート回路Ｇ４をライトイネーブル信号ＷＥに応じて活性化するトライステート型としても構わない。
【００４３】
ライトイネーブル信号ＷＥは、コマンドアドレス信号ＣＡがライト動作を示している場合にリードライト制御ユニット２０によって生成される信号である。したがって、ライトテスト動作時においては、データマスク端子ＤＭ０に供給されるデータマスク信号がデータマスク配線ＤＭ１Ｌにも供給されることになる。
【００４４】
テスト回路部ＴＣＵｍ１に含まれる回路ＴＣｍ１２は、テストモード信号ＴＭ３に基づいて、リードテストデータＤＱ７〜ＤＱ１５及びデータマスク配線ＤＭ１Ｌ上の信号の何れか一方を選択する複合ゲート回路Ｇ５を備えている。複合ゲート回路Ｇ５の出力信号は、複合ゲート回路Ｇ１に入力される。かかる構成により、テストモード信号ＴＭ３がローレベルである場合には、前段のテスト回路部ＴＣＵから転送されるリードテストデータＤＱ７〜ＤＱ１５が、テスト回路部ＴＣＵｍ１を経由してそのままテスト回路部ＴＣＵｍ０に供給される。一方、テストモード信号ＴＭ３がハイレベルである場合には、データマスク配線ＤＭ１Ｌ上の信号がテスト回路部ＴＣＵｍ０に供給される。
【００４５】
次に、テスト回路部ＴＣＵｓ０に含まれる回路ＴＣｓ０１はラッチ回路であり、データ入力ノードＤ、データ出力ノードＱ、クロック入力ノードＣ、リセット入力ノードＲを有している。データ入力ノードＤにはテスト制御信号ｔＣＡ８が供給され、データ出力ノードＱは後段のテスト回路部ＴＣＵに含まれるラッチ回路のデータ入力ノードＤに接続される。また、クロック入力ノードＣには、テスト制御信号ｔＣＡ９が供給される。他のテスト回路部ＴＣＵに含まれるラッチ回路においても、クロック入力ノードＣにテスト制御信号ｔＣＡ９が供給され、これにより各テスト回路部ＴＣＵに含まれるラッチ回路はシフトレジスタを構成する。リセット入力ノードＲにはテストモード信号ＴＭ１が供給され、通常動作時においてはラッチ回路が全てリセットされる。
【００４６】
テスト回路部ＴＣＵｓ０に含まれる回路ＴＣｓ０２は、テストモード信号ＴＭ２に基づいて、内部クロック信号ＣＬＫＩ及びラッチ回路ＴＣｓ０１の出力信号の何れか一方を選択する複合ゲート回路Ｇ６を備えている。複合ゲート回路Ｇ６の出力信号及びテストモード信号ＴＭ１はＡＮＤゲート回路Ｇ７に供給され、その出力信号はトランスファゲート回路Ｔ３を介してデータストローブ配線ＤＱＳ０Ｌに供給される。トランスファゲート回路Ｔ３は、ライトイネーブル信号ＷＥに応答して導通する。トランスファゲート回路Ｔ３を用いる代わりに、ＡＮＤゲート回路Ｇ７をライトイネーブル信号ＷＥに応じて活性化するトライステート型としても構わない。かかる構成により、ライトテスト動作時においては、内部クロック信号ＣＬＫＩがＩ／Ｏバッファユニット１６内の入力バッファＩＢに供給される。これに対し、リークテスト動作時においては、ラッチ回路ＴＣｓ０１の出力信号がデータストローブ端子ＤＱＳ０に供給される。
【００４７】
テスト回路部ＴＣＵｓ０に含まれる回路ＴＣｓ０３は、ラッチ回路ＴＣｓ０１の出力信号に基づいて、データストローブ配線ＤＱＳ０Ｌ上のデータ及び前段のテスト回路部ＴＣＵから供給されるリードテストデータＤＱ０〜ＤＱ７の何れか一方を選択する複合ゲート回路Ｇ８を備えている。複合ゲート回路Ｇ８の出力信号は、複合ゲート回路Ｇ１に入力される。かかる構成により、ラッチ回路ＴＣｓ０１の出力信号がローレベルである場合、前段のテスト回路部ＴＣＵから転送されるリードテストデータＤＱ０〜ＤＱ７は、テスト回路部ＴＣＵｓ０を経由してそのままテスト回路部ＴＣＵｍ０に供給される。
【００４８】
テスト回路部ＴＣＵ／ｓ０，ＴＣＵｓ１，ＴＣＵ／ｓ１についても上記の同様の回路構成を有しているが、テスト回路部ＴＣＵ／ｓ０，ＴＣＵ／ｓ１については、反転された内部クロック信号ＣＬＫＩが供給される。このため、ライトテスト動作時においては、テスト回路部ＴＣＵｓ０，ＴＣＵ／ｓ０からＩ／Ｏバッファユニット１６に供給されるデータストローブ信号は相補の信号となり、同様に、テスト回路部ＴＣＵｓ１，ＴＣＵ／ｓ１からＩ／Ｏバッファユニット１６に供給されるデータストローブ信号も相補の信号となる。尚、テスト回路部ＴＣＵｓ０，ＴＣＵ／ｓ０から出力されるデータストローブ信号はライトテストデータＤＱ０〜ＤＱ７のラッチタイミングを規定する信号であり、テスト回路部ＴＣＵｓ１，ＴＣＵ／ｓ１から出力されるデータストローブ信号はライトテストデータＤＱ８〜ＤＱ１５のラッチタイミングを規定する信号である。
【００４９】
図７は、テスト回路部ＴＣＵｑ７の回路図である。
【００５０】
図７に示すように、テスト回路部ＴＣＵｑ７に含まれる回路ＴＣｑ７１は、図６に示したラッチ回路ＴＣｓ０１と同じ回路構成を有しており、他のテスト回路部ＴＣＵに含まれるラッチ回路と縦続接続されることよってシフトレジスタを構成している。すなわち、ラッチ回路ＴＣｑ７１のデータ入力ノードＤは、前段のテスト回路部ＴＣＵに含まれるラッチ回路のデータ出力ノードＱに接続され、データ出力ノードＱは後段のテスト回路部ＴＣＵに含まれるラッチ回路のデータ入力ノードＤに接続される。クロック入力ノードＣには、テスト制御信号ｔＣＡ９が供給される。
【００５１】
テスト回路部ＴＣＵｑ７に含まれる回路ＴＣｑ７２は、テストモード信号ＴＭ１及びラッチ回路ＴＣｑ７１の出力信号を受けるＡＮＤゲート回路Ｇ９を備えている。ＡＮＤゲート回路Ｇ９の出力信号は、トランスファゲート回路Ｔ４を介してデータ入出力配線ＤＱ７Ｌに供給される。トランスファゲート回路Ｔ４は、ライトイネーブル信号ＷＥに応答して導通する。トランスファゲート回路Ｔ４を用いる代わりに、ＡＮＤゲート回路Ｇ９をライトイネーブル信号ＷＥに応じて活性化するトライステート型としても構わない。かかる構成により、ライトテスト動作時においては、ラッチ回路ＴＣｑ７１の出力信号がＩ／Ｏバッファユニット１６内の入力バッファＩＢに供給される。
【００５２】
テスト回路部ＴＣＵｑ７に含まれる回路ＴＣｑ７３は、ラッチ回路ＴＣｑ７１の出力信号に基づいて、データ入出力配線ＤＱ７Ｌ上のデータ及び前段のテスト回路部ＴＣＵから供給されるリードテストデータＤＱ０〜ＤＱ６の何れか一方を選択する複合ゲート回路Ｇ１０を備えている。かかる構成により、ラッチ回路ＴＣｑ７１の出力信号がハイレベルである場合には、データ入出力配線ＤＱ７Ｌ上のデータがテスト回路部ＴＣＵｍ０に供給され、ラッチ回路ＴＣｑ７１の出力信号がローレベルである場合には、前段のテスト回路部ＴＣＵから転送されるリードテストデータＤＱ０〜ＤＱ６が、テスト回路部ＴＣＵｑ７を経由してそのままテスト回路部ＴＣＵｍ０に供給される。
【００５３】
他のテスト回路部ＴＣＵｑ０〜ＴＣＵｑ６，ＴＣＵｑ８〜ＴＣＵｑ１５についても、上記の同様の回路構成を有している。図５に関連して説明したとおり、テスト回路部ＴＣＵｑ０〜ＴＣＵｑ７，ＴＣＵ／ｓ０，ＴＣＵｓ０については、データマスク端子ＤＭ０から見て左側に位置するグループを構成し、これらに含まれるラッチ回路によってシフトレジスタが構成される。また、テスト回路部ＴＣＵｑ８〜ＴＣＵｑ１５，ＴＣＵ／ｓ１，ＴＣＵｓ１については、データマスク端子ＤＭ０から見て右側に位置するグループを構成し、これらに含まれるラッチ回路によってシフトレジスタが構成される。
【００５４】
尚、通常動作時においては、テストモード信号ＴＭ１〜ＴＭ３が全てローレベルとなることから、各テスト回路部ＴＣＵはそれぞれ対応する端子に何らの影響も与えない。このため、通常のライト動作時においてデータ入出力端子ＤＱ０〜ＤＱ１５に入力されるライトデータは、それぞれデータ入出力配線ＤＱ０Ｌ〜ＤＱ１５Ｌを経由して、Ｉ／Ｏバッファユニット１６に含まれる入力バッファＩＢに供給される。また、通常のリード動作時においては、Ｉ／Ｏバッファユニット１６に含まれる出力バッファＯＢから出力されるリードデータは、データ入出力配線ＤＱ０Ｌ〜ＤＱ１５Ｌを経由して、それぞれデータ入出力端子ＤＱ０〜ＤＱ１５に出力される。
【００５５】
次に、本実施形態による半導体装置１０の動作について説明する。
【００５６】
図８は、本実施形態による半導体装置１０のライトテスト動作を説明するためのタイミング図である。
【００５７】
図８に示す例では、時刻ｔ１０よりも以前にテストコマンドが入力され、これに応答してテストモード信号ＴＭ１，ＴＭ２がハイレベルに変化する。テストモード信号ＴＭ３についてはローレベルのままである。これによりテストモードにエントリする。テストモードにエントリした後、時刻ｔ１０においてライトコマンドＷＲＴとカラムアドレスが入力されるとライトテストが開始される。これらのコマンド及びアドレスは、コマンドアドレス信号ＣＡに含まれる。尚、時刻ｔ１０よりも以前にアクティブコマンドとロウアドレスがあらかじめ入力されているが、これについては図示が省略されている。時刻ｔ１０に供給されるコマンドアドレス信号ＣＡのうち、コマンドアドレス信号ＣＡ７〜ＣＡ９についてはバンクアドレスとして使用される。
【００５８】
ライトテストが開始されると、外部クロック信号ＣＬＫのクロッキングが停止され、外部クロック信号ＣＬＫはローレベルに固定される。また、ライトコマンドＷＲＴの発行から所定時間が経過すると、ライトイネーブル信号ＷＥが活性化する。
【００５９】
ライトテストにおいては、テスタからはコマンドアドレス端子ＣＡ８を介してライトテストデータＤＱ０（１５）〜ＤＱ７（８）がシリアルに供給されるとともに、これに同期してコマンドアドレス端子ＣＡ９を介してシフトクロック信号が供給される。尚、ライトテストデータＤＱ０〜ＤＱ７とライトテストデータＤＱ１５〜ＤＱ８は同じデータであり、データマスク端子ＤＭ０から見て左側に位置するグループ及び右側に位置するグループにそれぞれ供給される。尚、各グループにはデータストローブ端子ＤＱＳに割り当てられた２つのテスト回路部ＴＣＵが含まれているため、シフトクロック信号（ＣＡ９）は１０回（＝８＋２）クロッキングさせる必要がある。最後の２回のクロッキングに対応するコマンドアドレス信号ＣＡ８は、データストローブ端子ＤＱＳに割り当てられた２つのテスト回路部ＴＣＵにラッチされるため、無効なデータである。
【００６０】
このようにしてライトテストデータＤＱ０（１５）〜ＤＱ７（８）をシリアルに入力すると、これらライトテストデータＤＱ０〜ＤＱ１５は、それぞれ対応するテスト回路部ＴＣＵｑ０〜ＴＣＵｑ１５内のラッチ回路にラッチされる。この時、テストモード信号ＴＭ１及びライトイネーブル信号ＷＥがいずれもハイレベルに活性化していることから、テスト回路部ＴＣＵｑ０〜ＴＣＵｑ１５内のラッチ回路にラッチされたライトテストデータＤＱ０〜ＤＱ１５は、それぞれ対応するデータ入出力配線ＤＱ０Ｌ〜ＤＱ１５Ｌに供給される。したがって、ライトテストデータＤＱ０〜ＤＱ１５は、バッファユニット１６内のそれぞれ対応する入力バッファＩＢに供給され、バッファリングされたライトテストデータＤＱ０〜ＤＱ１５がライトバスＷＢＵＳを介してデータコントロール回路１５に供給される。
【００６１】
そして、時刻ｔ１１において外部クロック信号ＣＬＫをハイレベルに変化させると、データストローブ配線ＤＱＳ０Ｌ，ＤＱＳ／０Ｌ，ＤＱＳ１Ｌ，ＤＱＳ／１Ｌ上のストローブ信号が反転する。これに同期して、ライトバスＷＢＵＳ上のライトテストデータＤＱ０〜ＤＱ１５は、データコントロール回路１５内のデータラッチ回路１５ａにラッチされる。以上により、１バースト分のライトテストデータＤＱ０〜ＤＱ１５の入力が完了する。時刻ｔ１１においては、データマスク信号の入力も可能である（図８においてはＶと表記）。
【００６２】
その後は、同様の動作をバースト長分だけ繰り返すことにより、ライトテストデータＤＱ０〜ＤＱ１５が次々とデータコントロール回路１５に供給され、データコントロール回路１５によってシリアルパラレル変換が行われる。図８に示す例ではバースト長が４ビットであり、したがって合計で６４ビットのライトテストデータがデータ入出力配線ＬＩＯを介してメモリセルアレイ１１に供給される。以上により、ライトテスト動作が行われる。
【００６３】
このように、ライトテスト動作においてはデータ入出力端子ＤＱ０〜ＤＱ１５やデータストローブ端子ＤＱＳを使用することなく、コマンドアドレス端子ＣＡ８を介してライトテストデータをシリアルに入力していることから、データ入出力端子ＤＱ０〜ＤＱ１５及びデータストローブ端子ＤＱＳにプローブカードのプローブを針当てする必要がない。しかも、データ入出力端子ＤＱ０〜ＤＱ１５のそれぞれに任意のライトテストデータを供給することが可能である。
【００６４】
図９は、本実施形態による半導体装置１０のリードテスト動作を説明するためのタイミング図である。リードテスト動作は上述したライトテスト動作に続いて実行され、ライトテスト動作によってメモリセルアレイ１１に書き込んだライトテストデータを読み出す動作である。
【００６５】
図９に示す例では、時刻ｔ２０よりも以前にテストコマンドが入力され、これに応答してテストモード信号ＴＭ１，ＴＭ２がハイレベルに変化する。テストモード信号ＴＭ３についてはローレベルのままである。これによりテストモードにエントリする。テストモードにエントリした後、時刻ｔ２０においてリードコマンドＲＥＡＤとカラムアドレスが入力されるとリードテストが開始される。これらのコマンド及びアドレスは、コマンドアドレス信号ＣＡに含まれる。尚、時刻ｔ２０よりも以前にアクティブコマンドとロウアドレスがあらかじめ入力されているが、これについては図示が省略されている。
【００６６】
リードコマンドＲＥＡＤの発行から所定時間が経過すると、リードイネーブル信号ＲＥが活性化する。
【００６７】
リードテストにおいては、まず、リセットシーケンスを実行することによって、各テスト回路部ＴＣＵに含まれるラッチ回路をリセットする。リセットシーケンスは、コマンドアドレス信号ＣＡ８をローレベルに固定した状態で、コマンドアドレス信号ＣＡ９をクロッキングさせることにより行う。
【００６８】
リセットシーケンスが完了した後、時刻ｔ２１にてリードバスＲＢＵＳにリードテストデータＤＱ０〜ＤＱ１５が現れると、外部クロック信号ＣＬＫのクロッキングが停止され、外部クロック信号ＣＬＫがハイレベルに固定される。その後、コマンドアドレス信号ＣＡ９を１０回クロッキングさせる。この時、１回目のクロッキングに同期してコマンドアドレス信号ＣＡ８を一時的にハイレベルとする。これにより、テスト回路部ＴＣＵｓ０，ＴＣＵ／ｓ１内のラッチ回路にハイレベルのフラグ信号がラッチされるとともに、その後のコマンドアドレス信号ＣＡ９のクロッキングに同期して、フラグ信号がラッチされたラッチ回路が移動する。
【００６９】
ラッチ回路にフラグ信号がラッチされているテスト回路部ＴＣＵにおいては、データ入出力配線ＤＱ０Ｌ〜ＤＱ１５Ｌ上のデータがテスト回路部ＴＣＵｍ０に供給される。ここで、時刻ｔ２１から時刻ｔ２２の期間においてはコマンドアドレス信号ＣＡ７がローレベルであることから、データ入出力配線ＤＱ０Ｌ〜ＤＱ７Ｌ上のデータが選択され、これらがコマンドアドレス信号ＣＡ９のクロッキングに応答してデータマスク端子ＤＭ０からシリアルに出力される。そして、時刻ｔ２２においてはコマンドアドレス信号ＣＡ７がハイレベルに変化するため、今度はデータ入出力配線ＤＱ８Ｌ〜ＤＱ１５Ｌ上のデータが選択される。これらのデータについても、コマンドアドレス信号ＣＡ９のクロッキングに応答してデータマスク端子ＤＭ０からシリアルに出力される。以上により、１バースト分のリードテストデータＤＱ０〜ＤＱ１５の出力が完了する。
【００７０】
その後は、外部クロック信号ＣＬＫを反転させながら、同様の動作をバースト長分だけ繰り返せば、メモリセルアレイ１１から読み出されたリードテストデータが次々とデータマスク端子ＤＭ０から出力される。外部クロック信号ＣＬＫを反転させるのは、メモリセルアレイ１１から読み出されたパラレルなリードテストデータをデータコントロール回路１５内でシリアル変換するためである。以上により、リードテスト動作が行われる。
【００７１】
このように、リードテスト動作においてもデータ入出力端子ＤＱ０〜ＤＱ１５やデータストローブ端子ＤＱＳを使用することなく、データマスク端子ＤＭ０を用いてリードテストデータをシリアルに出力していることから、データ入出力端子ＤＱ０〜ＤＱ１５及びデータストローブ端子ＤＱＳにプローブカードのプローブを針当てする必要がない。しかも、リードテストデータは圧縮されていないことから、任意のメモリセルに書き込まれた任意のテストデータをそのまま読み出すことが可能となる。
【００７２】
図１０は、本実施形態による半導体装置１０のリークテスト動作を説明するためのタイミング図である。図１０に示すリークテスト動作は、データ入出力端子ＤＱ０〜ＤＱ１５及びデータストローブ端子ＤＱＳに関連するリークテスト動作である。データマスク端子ＤＭ０，ＤＭ１に関連するリークテスト動作については後述する。
【００７３】
リークテストとは、各端子及びこれに接続された配線に電流リークパスが存在しないか否かをテストするものであり、チャージ動作とディテクト動作がこの順に行われる。図１０に示すように、チャージ動作はライトテスト動作と基本的に同様であり、ディテクト動作はリードテスト動作と基本的に同様である。但し、リークテスト動作においてはテストモード信号ＴＭ２がローレベルに設定される点において、ライトテスト動作及びリードテスト動作と相違する。テストモード信号ＴＭ２がローレベルに設定されると、図６に示す複合ゲート回路Ｇ６はラッチ回路ＴＣＵｓ０１の出力信号を選択するため、データストローブ端子ＤＱＳに対してもライトテストデータを供給することができる。
【００７４】
チャージ動作が完了すると、ライトイネーブル信号ＷＥはローレベルに戻るため、各端子ＤＱ０〜ＤＱ１５，ＤＱＳは一旦フローティング状態になる。ここで、各端子ＤＱ０〜ＤＱ１５，ＤＱＳに電流リークパスが存在しない場合には、チャージ動作によって与えられた電位が維持されるため、その後ディテクト動作を行えば、チャージ動作で書き込んだテストデータと同じ論理レベルのテストデータが読み出されるはずである。これに対し、電流リークパスが存在する場合、チャージ動作によって与えられた電位がリークによって変化するため、その後ディテクト動作を行うと、チャージ動作で書き込んだテストデータとは異なる論理レベルのテストデータが読み出される。これにより、テスタは電流リークパスの有無を検知することができる。
【００７５】
チャージ動作とディテクト動作との間は、リークを顕在化させる程度に充分な間隔をおく必要がある。また、ディテクト動作に対応するリード動作を実行する際には、リードレイテンシを少なくともディテクト期間（リードコマンドの入力から、データ入出力端子ＤＱ１５のテスト結果が出力されるまでの間）の外部クロック信号ＣＬＫのクロック数よりも、長い値、例えばリードレイテンシを８に設定する必要がある。リードレイテンシを長く設定すれば、メモリセルアレイ１１から実際に読み出されるリードデータとチャージされた端子の電位とが衝突することを避けることができる。
【００７６】
このように、リークテスト動作においてもデータ入出力端子ＤＱ０〜ＤＱ１５やデータストローブ端子ＤＱＳを使用する必要がない。
【００７７】
図示しないが、データマスク端子ＤＭ０，ＤＭ１に関連するリークテスト動作は、上記とは異なるシーケンスで行う。まず、データマスク端子ＤＭ０のリークテストは、単純に、データマスク端子ＤＭ０に針当てしたプローブを介してチャージ動作を行い、一定期間が経過した後、データマスク端子ＤＭ０に針当てしたプローブを介してディテクト動作を行えばよい。
【００７８】
一方、データマスク端子ＤＭ１のリークテストは、テストモード信号ＴＭ１，ＴＭ３をハイレベルとした状態で、データマスク端子ＤＭ０に針当てしたプローブを介してチャージ動作を行う。データマスク端子ＤＭ０に与えられたデータは、ＡＮＤゲート回路Ｇ３，Ｇ４を介してデータマスク端子ＤＭ１に供給されるため、データマスク端子ＤＭ１には同じ論理レベルのデータが与えられることになる。その後、一定期間が経過したら、データマスク端子ＤＭ０に針当てしたプローブを介してディテクト動作を行う。つまり、データマスク端子ＤＭ１に与えられたデータは、複合ゲート回路Ｇ５，Ｇ１及びＡＮＤゲート回路Ｇ２を介してデータマスク端子ＤＭ０にフィードバックされるため、データマスク端子ＤＭ０を介してディテクト動作を行うことができる。この時、データマスク端子ＤＭ１からデータマスク端子ＤＭ０へのフィードバックを行うため、コマンドアドレス信号ＣＡ７をハイレベルに設定しておくとともに、リードイネーブル信号ＲＥを活性化させておく必要がある。
【００７９】
このように、本実施形態においては、データマスク端子ＤＭ０，ＤＭ１に対してもリークテスト動作を行うことができる。
【００８０】
次に、通常動作について簡単に説明する。
【００８１】
まず、通常のライト動作時においては、データ入出力端子ＤＱ０〜ＤＱ１５を介してライトデータがバースト入力される。また、これに同期してデータストローブ端子ＤＱＳにデータストローブ信号も供給される。バースト入力されたライトデータは、データコントロール回路１５にてシリアルパラレル変換された後、データ入出力配線ＬＩＯを介してメモリセルアレイ１１にパラレルに書き込まれる。通常のライト動作時においては、必要に応じてデータマスク端子ＤＭ０，ＤＭ１にデータマスク信号が供給される。テスト動作時とは異なり、供給されるデータマスク信号は、データマスク端子ＤＭ０，ＤＭ１ごとに独立に制御される信号である。
【００８２】
一方、通常のリード動作時においては、データ入出力配線ＬＩＯを介してメモリセルアレイ１１からバースト長分のリードデータがパラレルに出力される。これらのリードデータは、データコントロール回路１５にてパラレルシリアル変換された後、データ入出力端子ＤＱ０〜ＤＱ１５からバースト出力される。また、これに同期してデータストローブ端子ＤＱＳからデータストローブ信号も出力される。リード動作時には、データマスク信号は使用されない。
【００８３】
以上説明したように、本実施形態による半導体装置１０によれば、データ入出力端子ＤＱ０〜ＤＱ１５やデータストローブ端子ＤＱＳを使用することなく、ライトテスト動作及びリードテスト動作を行うことができることから、これらの端子にプローブカードのプローブを針当てする必要がない。このため、ウェハ状態で動作テストを実施する場合に、より多くの半導体装置を並列にテストすることが可能となる。しかも、複数のデータ入出力端子のそれぞれに任意のテストデータを書き込むことができることから、ウェハ状態で出荷用最終テストを実施することも可能となる。
【００８４】
尚、図９に示した例では、コマンドアドレス信号ＣＡ９をクロッキングさせることによって、１バースト分のリードテストデータＤＱ０〜ＤＱ１５をシリアルに出力しているが、本実施形態による半導体装置１０は、特定のリードテストデータＤＱｋ（ｋ＝０〜１５）を選択的にバースト出力することも可能である。
【００８５】
図１１は、特定のリードテストデータＤＱｋを選択的にバースト出力する方法を説明するためのタイミング図である。
【００８６】
図１１に示す例では、時刻ｔ３０よりも以前にテストコマンドが入力され、テストモード信号ＴＭ１，ＴＭ２がハイレベル、テストモード信号ＴＭ３がローレベルとなっている。この状態で時刻ｔ３０においてリードコマンドＲＥＡＤとカラムアドレスが入力されるとリードテストが開始される。尚、時刻ｔ３０よりも以前にアクティブコマンドとロウアドレスがあらかじめ入力されているが、これについては図示が省略されている。
【００８７】
本例においては、図示しないリセットシーケンスを実行した後、時刻ｔ３１〜ｔ３２の期間にクロック信号ＣＬＫのクロッキングを停止させる。そして、この期間にコマンドアドレス信号ＣＡ９をクロッキングさせるとともに、その途中において１回だけコマンドアドレス信号ＣＡ８をハイレベルとする。これにより、ラッチ回路ＴＣｑ０１〜ラッチ回路ＴＣｑ７１のいずれか一つ及びラッチ回路ＴＣｑ８１〜ラッチ回路ＴＣｑ１５１のいずれか一つ（ＴＣｑｋ１）にハイレベルのフラグ信号がラッチされる。どのラッチ回路にフラグ信号をラッチさせるかは、コマンドアドレス信号ＣＡ８をハイレベルとするタイミングによって任意に選択することが可能である。
【００８８】
そして、本例ではリードレイテンシが３クロックサイクルに設定されているため、時刻ｔ３３以降のクロック信号ＣＬＫの変化に同期して、リードテストデータＤＱｋがバースト出力される。グループの選択、つまりリードテストデータＤＱ０〜ＤＱ７のグループを選択するか、リードテストデータＤＱ８〜ＤＱ１５のグループを選択するかは、コマンドアドレス信号ＣＡ７を用いて制御すればよい。このような動作を繰り返し実行すれば、所望のリードテストデータＤＱｋをバースト出力することができる。尚、図１１においてｘと表記されているのは不定値、ｚと表記されているのはハイインピーダンス状態を意味する。この点は、後述する図１５においても同様である。
【００８９】
但し、本実施形態では、リードコマンドＲＥＡＤを発行する度に上述した処理を繰り返し実行する必要がある。したがって、時刻ｔ３０に発行するリードコマンドＲＥＡＤにてモニタしたいリードテストデータＤＱｋと、時刻ｔ３４に発行するリードコマンドＲＥＡＤにてモニタしたいリードテストデータＤＱｋとが同じデータ入出力端子に対応するものであっても、同じ操作、つまり、コマンドアドレス信号ＣＡ９をクロッキングしている間に１回だけコマンドアドレス信号ＣＡ８をハイレベルに設定するという操作を繰り返す必要がある。このため、テスト時間が長くなるという問題がある。次に説明する第２の実施形態はこのような問題を解決し、同じデータ入出力端子に対応するリードテストデータを繰り返しバースト出力する場合の操作を簡素化している。
【００９０】
図１２は、本発明の好ましい第２の実施形態による半導体装置１０ａの構成を示すブロック図である。
【００９１】
本実施形態による半導体装置１０ａは、ＢＳＴ（Burst Terminate）回路４０及びイネーブル回路５０が追加されている点において、第１の実施形態による半導体装置１０と相違する。その他の構成は第１の実施形態による半導体装置１０と同じであることから、同一の要素については同一の符号を付し、重複する説明は省略する。
【００９２】
ＢＳＴ回路４０はバースト動作を途中で停止させるための回路であり、本実施形態ではＢＳＴ回路４０の本来の機能を制御するために必要のないコマンドアドレス信号ＣＡ２を利用して、イネーブル信号ＥＮを生成する。具体的には、クロック信号のライズエッジに同期してＢＳＴコマンドが発行された後、クロック信号のフォールエッジに同期して入力されるコマンドアドレス信号ＣＡ２の論理レベルに基づいて、イネーブル信号ＥＮの論理レベルを制御する。尚、イネーブル信号ＥＮを生成するための回路としてはＢＳＴ回路４０に限定されるものではなく、クロック信号のフォールエッジに同期して入力されるコマンドアドレス信号ＣＡ２など、当該回路の本来の機能を制御するために必要でない信号を取得可能な回路であれば特に限定されない。
【００９３】
イネーブル回路５０は、イネーブル信号ＥＮ、テストモード信号ＴＭ４及びコマンドアドレス信号ＣＡ９を受け、内部コマンドアドレス信号ＥＣＡ９を生成する回路である。内部コマンドアドレス信号ＥＣＡ９は内部テスト回路２３に供給され、第１の実施形態において内部テスト回路２３に供給されるコマンドアドレス信号ＣＡ９と同じ機能を果たす。コマンドアドレス信号ＣＡ７，ＣＡ８については、第１の実施形態と同様、そのまま内部テスト回路２３に供給される。
【００９４】
図１３は、イネーブル回路５０の回路図である。
【００９５】
図１３に示すように、イネーブル回路５０は、テストモード信号ＴＭ４及びイネーブル信号ＥＮを受けるＡＮＤゲート回路５１と、コマンドアドレス信号ＣＡ９を反転させるインバータ５２と、ＡＮＤゲート回路５１及びインバータ５２の出力信号を受けるＮＯＲゲート回路５３とを備える。ＮＯＲゲート回路５３の出力は、内部コマンドアドレス信号ＥＣＡ９として用いられる。かかる構成により、テストモード信号ＴＭ４及びイネーブル信号ＥＮがいずれもハイレベルである場合には、内部コマンドアドレス信号ＥＣＡ９はローレベルに固定される。その他の場合には、コマンドアドレス信号ＣＡ９がそのまま内部コマンドアドレス信号ＥＣＡ９として出力される。
【００９６】
図１４は、ＢＳＴ回路４０の動作を説明するためのタイミング図である。
【００９７】
図１４に示す例では、時刻ｔ４０に発行されたＢＳＴコマンドの直後のクロック信号のフォールエッジに同期してハイレベルのコマンドアドレス信号ＣＡ２が入力され、時刻ｔ４１に発行されたＢＳＴコマンドの直後のクロック信号のフォールエッジに同期してローレベルのコマンドアドレス信号ＣＡ２が入力されている。これに応答して、時刻ｔ４０の直後にイネーブル信号ＥＮはローレベルに変化し、時刻ｔ４１の直後にイネーブル信号ＥＮはハイレベルに変化している。イネーブル信号ＥＮがローレベルである期間は、コマンドアドレス信号ＣＡ９の変化が内部コマンドアドレス信号ＥＣＡ９にそのまま反映されることから、コマンドアドレス信号ＣＡ９をクロッキングすると内部コマンドアドレス信号ＥＣＡ９もクロッキングする。これに対し、リードテスト時又はライトテスト時においてイネーブル信号ＥＮがハイレベルになると、内部コマンドアドレス信号ＥＣＡ９はローレベルに固定される。
【００９８】
図１４に示す例では、時刻ｔ４０〜ｔ４１の期間においてクロック信号ＣＬＫのクロッキングを停止させるとともに、この期間にコマンドアドレス信号ＣＡ９をクロッキングさせ、その途中において１回だけコマンドアドレス信号ＣＡ８をハイレベルとする。これにより、ラッチ回路ＴＣｑ０１〜ラッチ回路ＴＣｑ７１のいずれか一つ及びラッチ回路ＴＣｑ８１〜ラッチ回路ＴＣｑ１５１のいずれか一つ（ＴＣｑｋ１）にハイレベルのフラグ信号がラッチされる。どのラッチ回路にハイレベルのフラグ信号をラッチさせるかは、コマンドアドレス信号ＣＡ８をハイレベルとするタイミングによって任意に選択することが可能である。そして、時刻ｔ４１以降においては、イネーブル信号ＥＮはハイレベルに設定されることから、コマンドアドレス信号ＣＡ９を変化させても、フラグ信号がラッチされたラッチ回路はシフトしない。
【００９９】
図１５は、本実施形態による半導体装置１０ａにおいて、特定のリードテストデータＤＱｋを選択的にバースト出力する方法を説明するためのタイミング図である。
【０１００】
図１５に示す例では、時刻ｔ５０よりも以前に、図１４に示す動作によっていずれかのラッチ回路ＴＣｑｋ１にハイレベルのフラグ信号がラッチされている。この状態で時刻ｔ５０にリードコマンドＲＥＡＤとカラムアドレスが入力されると、リードレイテンシである３クロックサイクルが経過後、クロック信号ＣＬＫの変化に同期してリードテストデータＤＱｋがバースト出力される。グループの選択、つまりリードテストデータＤＱ０〜ＤＱ７のグループを選択するか、リードテストデータＤＱ８〜ＤＱ１５のグループを選択するかは、コマンドアドレス信号ＣＡ７を用いて制御すればよい。
【０１０１】
かかる動作は、選択するリードテストデータＤＱｋを変更しない限り、カラムアドレスを変えて何度でも繰り返し実行することができる。つまり、図１１を用いて説明した例とは異なり、コマンドアドレス信号ＣＡ９のクロッキングによるリードテストデータＤＱｋの選択動作を毎回行う必要がない。このような動作が可能であるのは、イネーブル信号ＥＮの活性化によって内部コマンドアドレス信号ＥＣＡ９の変化を禁止しているからである。つまり、第１の実施形態のように内部コマンドアドレス信号ＥＣＡ９の変化が禁止されない場合、リードコマンドＲＥＡＤの発行に伴ってコマンドアドレス信号ＣＡ９を入力すると、ハイレベルのフラグ信号がラッチされたラッチ回路がシフトしてしまうところ、本実施形態ではこのようなシフトが生じないからである。したがって、図１４に示した動作を再度実行することなく、時刻ｔ５１において異なるカラムアドレスを入力することによって、リードテストデータＤＱｋのバースト出力を直ちに実行することが可能となる。
【０１０２】
以上説明したように、本実施形態によれば、特定のリードテストデータＤＱｋを選択的にバースト出力する際のテスト時間を短縮することが可能となる。
【０１０３】
図１６は、本発明の実施形態が適用される半導体装置１０のレイアウトを説明するための略平面図である。図１６に示すように、本実施形態による半導体装置１０は１つのシリコンチップＣＰに集積されている。シリコンチップＣＰの主面は四角形であり、互いに平行な第１及び第２の辺Ｌ１，Ｌ２と、これらの辺Ｌ１，Ｌ２と直交し互いに平行な第３及び第４の辺Ｌ３，Ｌ４とを有している。本実施形態による半導体装置１０は、第１の辺Ｌ１に沿って設けられた第１の周辺回路領域Ｐ１と、第２の辺Ｌ２に沿って設けられた第２の周辺回路領域Ｐ２とを有している。メモリセルアレイＭＡは、第１の周辺回路領域Ｐ１と第２の周辺回路領域Ｐ２との間に配置されている。
【０１０４】
第１の周辺回路領域Ｐ１は、コマンドアドレス系の複数の外部端子及びこれに関連するアクセス制御回路が配置される領域である。第１の周辺回路領域Ｐ１に配置される外部端子としては、外部クロック信号ＣＫが入力されるクロック端子、コマンドアドレス信号ＣＡ０〜ＣＡ９が入力されるコマンドアドレス端子、チップセレクト信号ＣＳが入力されるチップセレクト端子、クロックイネーブル信号ＣＫＥが入力されるクロックイネーブル端子などが含まれる。また、アクセス制御回路には、アドレスラッチ回路、コマンドデコーダ、クロック生成回路などが含まれる。
【０１０５】
第２の周辺回路領域Ｐ２は、データ系の複数の外部端子及びこれに関連するデータ制御回路が配置される領域である。第２の周辺回路領域Ｐ２に配置される外部端子としては、リードデータの出力及びライトデータの入力を行うデータ端子ＤＱ０〜ＤＱ１５、ストローブ信号ＤＱＳ０，ＤＱＳ１の入出力を行うストローブ端子、ライトデータのマスクを行なうためのデータマスク端子ＤＭ０，ＤＭ１などが含まれる。また、データ制御回路には、データ出力回路、データ入力回路、ストローブ制御回路などが含まれる。このように、データマスク端子ＤＭ０，ＤＭとデータ端子ＤＱ０〜ＤＱ１５は、シリコンチップＣＰの同一辺Ｌ２に沿って設けられている。
【０１０６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０７】
例えば、上記実施形態では本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではない。したがって、ＳＲＡＭ、フラッシュメモリ、ＲｅＲＡＭなど、ＤＲＡＭ以外の他の種類の半導体メモリデバイスに本発明を適用することも可能であるし、ＣＰＵ、ＤＳＰなどのロジック系デバイスにメモリセルアレイが内蔵された複合型の半導体デバイスに本発明を適用することも可能である。
【０１０８】
また、上記実施形態においては、ライトテストデータをシリアルに入力するためにコマンドアドレス端子ＣＡ８を用いているが、これはあくまで一例であり、テスト時において複数の半導体デバイスに対して共通に接続される他の端子を用いても構わない。
【０１０９】
同様に、上記実施形態においては、データマスク端子ＤＭ０からリードテストデータをシリアルに出力しているが、これはあくまで一例であり、テスト時において複数の半導体デバイスに対して個別に接続可能な他の端子を用いても構わない。
【０１１０】
さらに、上記実施形態においては、データ入出力端子を１６個（ＤＱ０〜ＤＱ１５）備える半導体装置を例に説明したが、本発明がこれに限定されるものではなく、例えばデータ入出力端子を３２個備えていても構わない。この場合、相補のデータストローブ端子については４対（合計８個）、データマスク端子については４個設ければよい。
【符号の説明】
【０１１１】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      データコントロール回路
１５ａ    データラッチ回路
１６      Ｉ／Ｏバッファユニット
２０      リードライト制御ユニット
２１      アドレスコマンドデコーダ
２２      モードレジスタ
２３      内部テスト回路
２３ａ    テスト制御部
２４      クロックジェネレータ
３０      半導体ウェハ
３１      プローブカード
３１ａ〜３１ｃ    プローブ
４０      ＢＳＴ回路
５０      イネーブル回路
５１      ＡＮＤゲート回路
５２      インバータ
５３      ＮＯＲゲート回路
ＣＡ      コマンドアドレス信号／コマンドアドレス端子
ＣＬＫ    外部クロック信号
ＣＬＫＩ  内部クロック信号
ＤＭ，ＤＭ０，ＤＭ１    データマスク信号／データマスク端子
ＤＭ０Ｌ，ＤＭ１Ｌ    データマスク配線
ＤＱ０〜ＤＱ１５    ライトテストデータ／リードテストデータ／データ入出力端子
ＤＱ０Ｌ〜ＤＱ１５Ｌ    データ入出力配線
ＤＱＳ，ＤＱＳ０，／ＤＱＳ０，ＤＱＳ１，／ＤＱＳ１    データストローブ信号／データストローブ端子
ＤＱＳ０Ｌ，ＤＱＳ／０Ｌ，ＤＱＳ１Ｌ，ＤＱＳ／１Ｌ    データストローブ配線
ＩＢ      入力バッファ
ＬＩＯ    データ入出力配線
ＯＢ      出力バッファ
ＲＢＵＳ  リードバス
ＴＣＵ    テスト回路部
ＷＢＵＳ  ライトバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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