(57)【要約】【課題】  全て同じ導電型のトランジスタで構成された複数段のソースフォロア回路を備えた出力回路の低消費電力化を図る。【解決手段】  最終段のソースフォロア回路１３の駆動トランジスタＭＮ３１のソースに接続する電流源ＭＮ３３、ＭＮ３４が、リセット期間が開始してから、信号読み込み期間が終了して次のリセット期間が開始するまでの信号処理周期を通して、直流バイアス電流を流すとともに、信号処理周期の夫々において、リセット期間の終了直後の一定期間で信号読み込み期間の開始直前の一定期間を含まない第１期間、及び、信号読み込み期間の開始直後の一定期間で信号読み込み期間の終了直前の一定期間を含まない第２期間の少なくとも何れか一方の期間に、直流バイアス電流に重畳してパルス状の電流を流す。【選択図】  図１
2013187745.tif 000002
【特許請求の範囲】
【請求項１】
信号読み込み期間に外部から転送された信号電荷を一時的に蓄積して信号電圧に変換する変換部と、
リセット期間中にオン状態となり、前記変換部に蓄積されている電荷を引き抜き、前記リセット期間の終了後にオフ状態となり、前記信号読み込み期間が開始するまでに前記変換部の電圧状態を所定の基準電圧とするリセットトランジスタと、
前記変換部の電圧をバッファリングして出力する出力部と、を備え、
前記出力部は、複数段のソースフォロア回路で構成され、
前記ソースフォロア回路を構成するトランジスタが全て同じ導電型であり、
初段の前記ソースフォロア回路の駆動トランジスタのゲートが前記変換部と接続し、
最終段の前記ソースフォロア回路の駆動トランジスタのソースに接続する電流源が、
前記リセット期間が開始してから、前記信号読み込み期間が終了して次の前記リセット期間が開始するまでの信号処理周期を通して、直流バイアス電流を流すとともに、
前記信号処理周期の夫々において、前記リセット期間の終了直後の一定期間で前記信号読み込み期間の開始直前の一定期間を含まない第１期間、及び、前記信号読み込み期間の開始直後の一定期間で前記信号読み込み期間の終了直前の一定期間を含まない第２期間の少なくとも何れか一方の期間に、前記直流バイアス電流に重畳してパルス状の電流を流すことを特徴とする出力回路。
【請求項２】
最終段の前記ソースフォロア回路の前記電流源が、前記第１期間と前記第２期間の両期間において、前記パルス状の電流を流すことを特徴とする請求項１に記載の出力回路。
【請求項３】
前記電流源を構成する少なくとも１つの負荷トランジスタのゲートに入力し、パルス発生期間中に前記負荷トランジスタのドレイン・ソース間を流れる電流を増加させるパルス信号を発生するパルス発生回路を備え、
前記パルス発生回路が、前記第１期間の開始時に信号振幅が増加した後、減少する第１パルスと、前記第２期間の開始時に信号振幅が増加した後、減少する第２パルスの少なくとも何れか一方を、所定の直流バイアス電圧に重畳させて、前記パルス信号を生成することを特徴とする請求項１または２に記載の出力回路。
【請求項４】
前記パルス発生回路が、前記パルス信号が前記第１パルスを含む場合、前記第１期間の開始時に信号振幅が増加した後、減少する第１駆動パルスを、第１の容量素子を介して前記負荷トランジスタのゲートに印加し、前記パルス信号が前記第２パルスを含む場合、前記第２期間の開始時に信号振幅が増加した後、減少する第２駆動パルスを、第２の容量素子を介して前記負荷トランジスタのゲートに印加することを特徴とする請求項３に記載の出力回路。
【請求項５】
前記パルス発生回路が、前記パルス信号が前記第１パルスを含む場合、前記第１期間の開始時に信号振幅が増加し、その後減少する第１入力パルスを、第１の微分回路に印加して、前記第１駆動パルスを生成し、前記パルス信号が前記第２パルスを含む場合、前記第２期間の開始時に信号振幅が増加し、その後減少する第２入力パルスを、第２の微分回路に印加して、前記第２駆動パルスを生成することを特徴とする請求項４に記載の出力回路。
【請求項６】
前記第１の微分回路と前記第２の微分回路が互いに異なる回路定数を有することを特徴とする請求項５に記載の出力回路。
【請求項７】
前記第１入力パルスと前記第２入力パルスの少なくとも何れか一方は、信号振幅が増加する時の遷移時間が、信号振幅が減少する時の遷移時間より短いことを特徴とする請求項５または６に記載の出力回路。
【請求項８】
最終段の前記ソースフォロア回路の前記電流源が、複数のサブ電流源の並列回路で構成され、
前記複数のサブ電流源の１つが、前記信号処理周期を通して、前記直流バイアス電流を流す第１のサブ電流源であり、
前記第１のサブ電流源以外の前記サブ電流源が、前記第１期間と前記第２期間の少なくとも何れか一方の期間において前記パルス状の電流を流すことを特徴とする請求項１〜７の何れか１項に記載の出力回路。
【請求項９】
前記第１のサブ電流源以外の前記サブ電流源が１つで、前記第１期間と前記第２期間の両期間において前記パルス状の電流を流すことを特徴とする請求項８に記載の出力回路。
【請求項１０】
最終段の前記ソースフォロア回路の前記電流源が、複数のサブ電流源の並列回路で構成され、
前記複数のサブ電流源の少なくとも１つが、前記第１期間と前記第２期間の何れか一方の期間において前記パルス状の電流を流す第２のサブ電流源であり、
前記第２のサブ電流源以外の前記サブ電流源が、前記信号処理周期を通して、前記直流バイアス電流を流すことを特徴とする請求項１〜８の何れか１項に記載の出力回路。
【請求項１１】
前記複数のサブ電流源の内の２つが、前記第１期間において前記パルス状の電流を流す前記第２のサブ電流源と、前記第２期間において前記パルス状の電流を流す前記第２のサブ電流源であることを特徴とする請求項１０に記載の出力回路。
【請求項１２】
前記第２のサブ電流源以外の前記サブ電流源が、前記１信号処理周期を通して、前記直流バイアス電流を流すとともに、前記第１期間と前記第２期間の何れか他方の期間において前記パルス状の電流を流すことを特徴とする請求項１０に記載の出力回路。
【請求項１３】
前記複数のサブ電流源の内の前記第１期間と前記第２期間の少なくとも何れか一方の期間において前記パルス状の電流を流す前記サブ電流源が、前記変換部を有する半導体チップと同一チップ上に形成されていることを特徴とする請求項８〜１２の何れか１項に記載の出力回路。
【請求項１４】
前記複数のサブ電流源の内の少なくとも１つが、前記変換部を有する半導体チップ外に形成されていることを特徴とする請求項８〜１３の何れか１項に記載の出力回路。
【請求項１５】
各段の前記ソースフォロア回路の駆動トランジスタのソースに接続する電流源の夫々が、負荷トランジスタと他のトランジスタの直列回路で構成されていることを特徴とする請求項１〜１４の何れか１項に記載の出力回路。
【請求項１６】
請求項１〜１５の何れか１項に記載の出力回路を備えてなることを特徴とする固体撮像素子。
【請求項１７】
請求項１６に記載の固体撮像素子を備えてなる撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオカメラ等の撮像装置に使用されるＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサ等の固体撮像素子に関し、特に、固体撮像素子の画素部で光電変換により生成された電荷に応じた電圧信号をバッファリングして出力する複数段のソースフォロア回路で構成された出力回路に関し、更に詳細には、ソースフォロア回路を構成するトランジスタが全て同じ導電型である出力回路に関する。
【背景技術】
【０００２】
図１８に、従来の固体撮像素子に使用される出力回路の一回路構成例を示す。図１８に示す従来の出力回路１００は、３段のソースフォロワ回路１１，１２，１３によって構成されている。図１８の撮像部２０の画素部に配置されたフォトダイオード（図示せず）で光電変換によって生成された電荷が、撮像部２０内に設けられた転送手段（図示せず）により変換部１に転送され、変換部１によって電圧信号に変換された後、３段構成のソースフォロワ回路１１，１２，１３によってより大きな負荷に対しても信号劣化が小さくなるようにバッファリングされた後、チップ外部へ出力され、後段の信号処理回路へ伝送される。
【０００３】
出力回路１００の入力端子となる初段のソースフォロワ回路１１の駆動トランジスタＭＮ１１のゲートは、フローティングディフュージョンＦＤの接合容量等とともに信号電荷を一時的に蓄積して信号電圧に変換するための変換部１を形成し、変換部１の電圧を所定の周期で基準状態にリセットするためのリセットトランジスタＭＲ１が配置されている。リセットトランジスタＭＲ１のソースは変換部１と接続し、リセットトランジスタＭＲ１のドレインはリセットドレイン電圧を与える電圧源ＶＲＤに接続され、リセットトランジスタＭＲ１のゲートには、前記所定の周期で繰り返されるリセット期間中、リセットトランジスタＭＲ１をオン状態とするリセットパルスが印加される。
【０００４】
変換部１の電圧は、リセット期間中に、リセットトランジスタＭＲ１を介して電圧源ＶＲＤまで充電され、リセット期間終了後の基準期間において、リセットトランジスタＭＲ１がオフ状態となって、電圧源ＶＲＤから分離され、所定の基準電圧に遷移する。基準期間に引き続き、信号読み込み期間が開始すると、撮像部２０内に設けられた転送手段からフォトダイオードで光電変換によって生成された電荷（負電荷）が、変換部１に転送されるため、変換部１の電圧は、上記基準電圧より低下した信号電圧となる。通常、リセット期間と基準期間と信号読み込み期間の３つの期間を順次繰り返すことで、線状或いは面状に配列した画素部からの光電変換信号が、変換部１に順次読み込まれ、出力回路１００でバッファリングされ出力される。
【０００５】
以下、図１８に示す従来の出力回路１００の回路構成の詳細を説明する。各ソースフォロワ回路１１，１２，１３は、夫々、駆動トランジスタと負荷トランジスタで構成され、通常、これらは何れもＮＭＯＳトランジスタによって構成される。即ち、初段のソースフォロワ回路１１は、駆動トランジスタＭＮ１１と負荷トランジスタＭＮ１２とで構成され、２段目のソースフォロワ回路１２は、駆動トランジスタＭＮ２１と負荷トランジスタＭＮ２２とで構成され、３段目のソースフォロワ回路１３は、駆動トランジスタＭＮ３１と負荷トランジスタＭＮ３２とで構成される。ここで、各駆動トランジスタはゲートに印加される信号電圧に応じた電圧を出力（ソース）に伝達することを主機能とし、一方各負荷トランジスタは電流源として動作し、各段のソースフォロワ回路の電流設定を主機能としている。
【０００６】
初段のソースフォロワ回路１１では、駆動トランジスタＭＮ１１のドレインに第１の電源電圧ＶＤＤが供給され、駆動トランジスタＭＮ１１のソースと負荷トランジスタＭＮ１２のドレインが接続して初段の出力ノードＳＦＯ１が形成され、負荷トランジスタＭＮ１２のゲートに駆動トランジスタＭＮ１１に流す電流を設定するためのバイアス電圧ＶＧ１が供給される。負荷トランジスタＭＮ１２のソースには、第２の電源電圧ＶＳＳ（接地電圧）が供給される。
【０００７】
２段目のソースフォロワ回路１２では、駆動トランジスタＭＮ２１のゲートに前段のソースフォロワ回路１１の出力ノードＳＦＯ１からの信号が印加され、駆動トランジスタＭＮ２１のドレインに第１の電源電圧ＶＤＤが供給され、駆動トランジスタＭＮ２１のソースと負荷トランジスタＭＮ２２のドレインが接続して２段目の出力ノードＳＦＯ２が形成され、負荷トランジスタＭＮ２２のゲートに駆動トランジスタＭＮ２１に流す電流を設定するためのバイアス電圧ＶＧ１が供給される。負荷トランジスタＭＮ２２のソースには、第２の電源電圧ＶＳＳが供給される。
【０００８】
３段目のソースフォロワ回路１３では、駆動トランジスタＭＮ３１のゲートに前段のソースフォロワ回路１２の出力ノードＳＦＯ２からの信号が印加され、駆動トランジスタＭＮ３１のドレインに第１の電源電圧ＶＤＤが供給され、駆動トランジスタＭＮ３１のソースと負荷トランジスタＭＮ３２のドレインが接続して３段目の出力ノードＳＦＯ３が形成され、負荷トランジスタＭＮ３２のゲートに駆動トランジスタＭＮ３１に流す電流を設定するためのバイアス電圧ＶＧ１が供給される。負荷トランジスタＭＮ３２のソースには、第２の電源電圧ＶＳＳが供給される。
【０００９】
ここで、各段のソースフォロワ回路において、負荷トランジスタのゲートに供給されるバイアス電圧ＶＧ１によって、駆動トランジスタの電流が設定される。尚、バイアス電圧ＶＧ１は、図示されていないバイアス電圧発生回路によって生成される直流電圧が供給される。
【００１０】
以上の回路構成により、初段のソースフォロワ回路１１でバッファリングされた信号は、更に２段目のソースフォロワ回路１２でバッファリングされ、２段目のソースフォロワ回路１２でバッファリングされた信号は、更に３段目のソースフォロワ回路１３でバッファリングされ、３段目の出力ノードＳＦＯ３と接続する出力端子ＯＵＴから出力される。尚、本実施形態では、「バッファリング」という用語は、ソースフォロワ回路の出力に接続する負荷に対する電流供給能力を増大させるという意味で使用される。
【００１１】
当該３段のソースフォロワ回路で構成された出力回路１００において、初段のソースフォロワ回路１１は信号電荷をより大きな信号電圧に変換するために入力容量の小さいトランジスタとすることが要請され、よって大きな駆動トランジスタＭＮ１１を使用することは不可能であり、大きな負荷駆動のための大きな電流を流すこともできない。それに対して、最終段のソースフォロワ回路１３では変換効率の問題もなく、２段目のソースフォロワ回路１２のバッファリング効果によって大きなトランジスタを使用することが可能となっており、大きな負荷を駆動するために必要に応じた大きな電流を流すことが可能となっている。
【００１２】
上述のように、複数段のソースフォロワ回路で構成される出力回路は、初段のソースフォロワ回路は信号電荷をできるだけ大きな信号電圧に変換すべく小さい駆動トランジスタによって構成され、後段に行くに従い大きな負荷を駆動できるように大きな駆動トランジスタを用いるとともに、大きな電流を流す構成となっている。そして、各段のソースフォロワ回路では良好な出力特性を得るため夫々の負荷トランジスタに略一定の直流電流を流している。しかしながら、斯かる構成により、特に最終段のソースフォロワ回路では大きな直流電流が流れるため、出力回路の消費電流により当該出力回路を備えた固体撮像素子を使用した機器が電池駆動の装置である場合に電池寿命が短くなる等の問題があり、またその大きな消費電流によりチップ内に温度分布が発生して、固体撮像素子の特性の悪化を招く等の問題を招く虞もある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平１１−２３４５６７号公報
【特許文献２】特開２００６−１６５６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図１９に、図１８に示す出力回路１００の出力端子ＯＵＴにおける信号電圧波形（上段）と３段目のソースフォロワ回路１３の負荷容量を充放電する負荷電流の波形（下段）のシミュレーション結果を示す。図１９の下段に示す負荷電流の正電流が充電電流で、負電流が放電電流を示している。尚、信号電圧波形は、上記リセット期間Ｔ１と基準期間Ｔ２と信号読み込み期間Ｔ３の３つの期間における変換部１の電圧状態の変化に追従していることが分かる。また、当該当該シミュレーション結果より、３段目のソースフォロワ回路１３の負荷トランジスタＭＮ３２のゲートには略一定の直流電圧が印加され負荷トランジスタＭＮ３２には略一定の直流電流が流れるように設定されているが、負荷電流は出力信号変化に応じたパルス状の電流が流れることが分かる。より具体的には、出力信号電圧の変化速度の大きいところで、当該パルス状の電流の正負両方のピーク値が大きくなっている。従って、最終段のソースフォロワ回路１３では出力端子ＯＵＴに接続される大きな負荷容量を駆動するために大きな電流を流す必要がある。
【００１５】
上述のソースフォロワ回路の動作において、出力信号電位が上昇する際の負荷容量を充電するための負荷電流は、駆動トランジスタのサイズ或いはトランジスタ特性を調整することにより必要な電流量を確保することができる。また、当該充電電流は、フォースフォロワ回路の特性により、負荷容量が入力信号に応じた所定の電圧付近まで充電された後は減少していくため過剰な電流が流れることはない。
【００１６】
これに対し、出力信号電位が低下する際の負荷容量を放電するための負荷電流は、負荷トランジスタを介して接地電位に引き抜く電流によって生成されているが、従来の出力回路では、当該負荷トランジスタに略一定の直流電流が流れる構成となっており、負荷容量の放電が殆ど完了し信号変化が小さくなった状態においても、負荷からの電流は減るものの、残りの電流が駆動トランジスタ側から供給されることとなってトータルでは略一定の電流が流れるため、無駄な電流が流れる状態となっており大きな消費電流を発生する要因となっている。
【００１７】
そこで、上記出力回路１００の消費電流を低減する方策として、最終段のバッファ回路を上述のソースフォロワ回路に代えて、図２０に示すようなプッシュプル回路とする方法が提案されている（例えば、上記の特許文献１の図１、特許文献２の図６等参照）。当該構成では、出力回路の最終段となるプッシュプル回路部では、信号電圧が上昇するときには電源からＮＭＯＳトランジスタＭＮＡ１を経由して負荷容量に電荷が充電され、電圧が降下するときにはＰＭＯＳトランジスタＭＰＡ１を介して負荷容量の電荷が放電されるという動作をし、夫々において略信号強度の変化速度に応じた電流が流れる。つまり、常時略一定の大きな電流を流しておく必要がなくなるため、ソースフォロワ回路のように負荷を最大電位変動量に対して駆動可能な一定の電流を流しておく必要がなく、図１８に示す出力回路１００に比べ大幅な低電流化が期待できる。しかし、このプッシュプル回路において良好な周波数特性を確保するためにはプッシュプル回路に所定のアイドリング電流を流しておくことが必要であり、それが低電流化の妨げとある可能性がある。また、該プッシュプル回路では、図１８に示す従来のソースフォロワ回路で構成される出力回路では用いられていないＰＭＯＳトランジスタが必要となり、チップ上にＰＭＯＳトランジスタを作製するためには回路の製造工程が増え、製造コストの上昇を招くという問題がある。
【００１８】
また、出力回路の消費電流を低減するための別の方策として、図２１（Ａ），（Ｂ）に示すような回路構成が提案されている（例えば、下記の特許文献２等参照）。図２１（Ａ），（Ｂ）に示す回路構成（特許文献２の図１及び図３に相当）では、図１８に示した従来の出力回路１００と同様に３段のソースフォロワ回路を備えた回路構成となっているが、最終段のソースフォロワ回路を含む２段または３段のソースフォロワ回路について、駆動トランジスタに流れる電流を設定する負荷トランジスタの電流が信号の強度に応じて変化するように構成し、低電流化を図っている。具体的には、初段または２段目のゲートの信号レベルを反転増幅器ＩＮＶで反転させて、初段または２段目以降の負荷トランジスタのゲートに供給しているため、一種のプッシュプル回路構成となっている。しかし、当該回路構成で使用されているソースフォロワ回路においては、図１８に示す出力回路１００のシミュレーション結果から明らかなように、大きな負荷電流が必要となるのは信号変化速度が大きい所であるのに対して、図２１（Ａ），（Ｂ）に示す出力回路では、図２１（Ｃ）（特許文献２の図２に相当）に示されるように、反転増幅器ＩＮＶの出力が、信号読み込み期間のほぼ全期間を通して高レベルに遷移し、負荷トランジスタの電流が増大するため、十分な低電流化は困難である。また、大きな電流が必要な信号変化速度が大きい時点で大きな電流の確保が難しい等の問題も有している。更に、信号強度に対応して適切な電流制御を可能とする電圧信号を生成する回路が複雑になる可能性があるという問題も有している。
【００１９】
本発明は、上記の問題点に鑑みてなされたものであり、全て同じ導電型のトランジスタで構成された複数段のソースフォロア回路を備えた出力回路の低消費電力化を目的としており、特に、従来回路で大きな負荷駆動のために大きな電流を流している最終段のソースフォロワ回路の電流を小さくするのに有効な手段を提供するものである。
【課題を解決するための手段】
【００２０】
図１９の上段に示す出力回路１００の出力端子ＯＵＴにおける信号電圧波形を詳細に分析すると、基準期間の後半、及び、信号読み込み期間の後半では、出力信号の電圧変化は非常に小さく、殆どフラットな特性になっていることが分かる。これは、出力回路１００において、リセットトランジスタＭＲ１がオン状態からオフ状態への変化に伴うフィードスルーによって、変換部１に急峻な電圧変動が生じるが、当該電圧変動は短時間で完了し、基準電圧へ遷移し定常状態となることを示している。また、基準期間から信号読み込み期間への変化においても撮像部２０内に設けられた転送手段から変換部１への電荷移動も急速に行われ、変換部１の電圧状態がその後安定化することを示している。出力回路１００の後段の信号処理回路で行われる出力信号の読み取りでは、出力端子ＯＵＴにおける基準期間の安定状態における基準電圧と信号読み込み期間の安定状態における信号電圧との電圧差を読み取ることになるので、この２つの期間において良好な安定状態が確保できれば良好な信号読み取りが可能になると考えられる。よって、出力回路１００は、当該２つの期間において、上述の良好な安定状態が確保できるように動作すれば良い。
【００２１】
このような観点で、図１９に示すシミュレーション結果に着目すると、出力信号電圧が大きく急峻に変化する所では、負荷容量の充電或いは放電のために大きな負荷電流が流れ、それにより信号電圧が必要なレベル近くに遷移した後には電圧変化は小さくなり、充放電電流も小さくなっている。これより、最終段のソースフォロワ回路では出力信号の変化が大きい所では、大きな負荷の充放電のために大きな負荷電流が流れるが、出力信号の変化が小さい所は負荷の充放電に掛かる負荷電流は小さく、信号変化の大きい所で大きな負荷電流を流せる状態を確保しておけば、信号変化の小さい領域では小さい負荷電流であっても入力信号に対応した出力信号を出力できるものと考えられる。
【００２２】
図２０に例示したプッシュプル回路等はこれに対応する動作、つまり信号変化の大きいところで大きな電流を流し、信号変化の小さいところでは小さい電流を流すという動作を行う回路の１つであるが、上述したように、アイドリング電流問題や、ＰＭＯＳトランジスタ作製のために製造工程の増加を招き、製造コストが上昇してしまうという問題を有している。
【００２３】
ところで、上述のように、最終段のソースフォロワ回路において負荷容量を放電するために大きな負荷電流（つまり、負荷トランジスタに大きな電流を流すこと）が必要となるのは、リセット期間完了後と信号読み取り開始後の大きな信号変化のある時であり、このタイミングでパルス状に大きな電流を流すことができれば、それ以外の期間では回路動作上不都合を生じない程度の小さい電流を流しておくことにより、入力信号に応じた所定の出力信号変化を確保できると考えられる。
【００２４】
そこで、上記目的を達成するため、本願の発明者は、上記新知見に基づいて以下に示す出力回路、固体撮像素子、及び、撮像装置を発明するに至った。
【００２５】
本発明は、信号読み込み期間に外部から転送された信号電荷を一時的に蓄積して信号電圧に変換する変換部と、リセット期間中にオン状態となり、前記変換部に蓄積されている電荷を引き抜き、前記リセット期間の終了後にオフ状態となり、前記信号読み込み期間が開始するまでに前記変換部の電圧状態を所定の基準電圧とするリセットトランジスタと、前記変換部の電圧をバッファリングして出力する出力部を備え、前記出力部が、複数段のソースフォロア回路で構成され、前記ソースフォロア回路を構成するトランジスタが全て同じ導電型であり、初段の前記ソースフォロア回路の駆動トランジスタのゲートが前記変換部と接続し、最終段の前記ソースフォロア回路の駆動トランジスタのソースに接続する電流源が、前記リセット期間が開始してから、前記信号読み込み期間が終了して次の前記リセット期間が開始するまでの信号処理周期を通して、直流バイアス電流を流すとともに、前記信号処理周期の夫々において、前記リセット期間の終了直後の一定期間で前記信号読み込み期間の開始直前の一定期間を含まない第１期間、及び、前記信号読み込み期間の開始直後の一定期間で前記信号読み込み期間の終了直前の一定期間を含まない第２期間の少なくとも何れか一方の期間に、前記直流バイアス電流に重畳してパルス状の電流を流すことを第１の特徴とする出力回路を提供する。
【００２６】
更に、上記第１の特徴の出力回路は、最終段の前記ソースフォロア回路の前記電流源が、前記第１期間と前記第２期間の両期間において、前記パルス状の電流を流すことが好ましい。
【００２７】
更に、上記第１の特徴の出力回路において、前記電流源を構成する少なくとも１つの負荷トランジスタのゲートに入力し、パルス発生期間中に前記負荷トランジスタのドレイン・ソース間を流れる電流を増加させるパルス信号を発生するパルス発生回路を備え、前記パルス発生回路が、前記第１期間の開始時に信号振幅が増加した後、減少する第１パルスと、前記第２期間の開始時に信号振幅が増加した後、減少する第２パルスの少なくとも何れか一方を、所定の直流バイアス電圧に重畳させて、前記パルス信号を生成することを第２の特徴とする。
【００２８】
更に、上記第２の特徴の出力回路において、前記パルス発生回路が、前記パルス信号が前記第１パルスを含む場合、前記第１期間の開始時に信号振幅が増加した後、減少する第１駆動パルスを、第１の容量素子を介して前記負荷トランジスタのゲートに印加し、前記パルス信号が前記第２パルスを含む場合、前記第２期間の開始時に信号振幅が増加した後、減少する第２駆動パルスを、第２の容量素子を介して前記負荷トランジスタのゲートに印加することを第３の特徴とする。
【００２９】
更に、上記第３の特徴の出力回路において、前記パルス発生回路が、前記パルス信号が前記第１パルスを含む場合、前記第１期間の開始時に信号振幅が増加し、その後減少する第１入力パルスを、第１の微分回路に印加して、前記第１駆動パルスを生成し、前記パルス信号が前記第２パルスを含む場合、前記第２期間の開始時に信号振幅が増加し、その後減少する第２入力パルスを、第２の微分回路に印加して、前記第２駆動パルスを生成することを第４の特徴とする。
【００３０】
更に、上記第４の特徴の出力回路において、前記第１の微分回路と前記第２の微分回路が互いに異なる回路定数を有することが好ましい。また、前記第１入力パルスと前記第２入力パルスの少なくとも何れか一方は、信号振幅が増加する時の遷移時間が、信号振幅が減少する時の遷移時間より短いことが好ましい。
【００３１】
更に、上記何れかの特徴の出力回路は、最終段の前記ソースフォロア回路の前記電流源が、複数のサブ電流源の並列回路で構成され、前記複数のサブ電流源の１つが、前記信号処理周期を通して、前記直流バイアス電流を流す第１のサブ電流源であり、前記第１のサブ電流源以外の前記サブ電流源が、前記第１期間と前記第２期間の少なくとも何れか一方の期間において前記パルス状の電流を流すことを第５の特徴とする。
【００３２】
更に、上記第５の特徴の出力回路は、前記第１のサブ電流源以外の前記サブ電流源が１つで、前記第１期間と前記第２期間の両期間において前記パルス状の電流を流すことが好ましい。
【００３３】
更に、上記何れかの特徴の出力回路は、最終段の前記ソースフォロア回路の前記電流源が、複数のサブ電流源の並列回路で構成され、前記複数のサブ電流源の少なくとも１つが、前記第１期間と前記第２期間の何れか一方の期間において前記パルス状の電流を流す第２のサブ電流源であり、前記第２のサブ電流源以外の前記サブ電流源が、前記１信号処理周期を通して、前記直流バイアス電流を流すことを第６の特徴とする。
【００３４】
更に、上記第６の特徴の出力回路は、前記複数のサブ電流源の内の２つが、前記第１期間において前記パルス状の電流を流す前記第２のサブ電流源と、前記第２期間において前記パルス状の電流を流す前記第２のサブ電流源であること、或いは、前記第２のサブ電流源以外の前記サブ電流源が、前記信号処理周期を通して、前記直流バイアス電流を流すとともに、前記第１期間と前記第２期間の何れか他方の期間において前記パルス状の電流を流すことが好ましい。
【００３５】
更に、上記第５または第６の特徴の出力回路は、前記複数のサブ電流源の内の前記第１期間と前記第２期間の少なくとも何れか一方の期間において前記パルス状の電流を流す前記サブ電流源が、前記変換部を有する半導体チップと同一チップ上に形成されていることが好ましい。
【００３６】
更に、上記第５または第６の特徴の出力回路は、前記複数のサブ電流源の内の少なくとも１つが、前記変換部を有する半導体チップ外に形成されていることが好ましい。
【００３７】
更に、上記何れかの特徴の出力回路は、各段の前記ソースフォロア回路の駆動トランジスタのソースに接続する電流源の夫々が、負荷トランジスタと他のトランジスタの直列回路で構成されていることが好ましい。
【００３８】
更に、本発明は、上記何れかの特徴の出力回路を備えてなることを特徴とする固体撮像素子を提供し、また、当該固体撮像素子を備えてなる撮像装置を提供する。
【発明の効果】
【００３９】
本発明の出力回路によれば、ＣＣＤイメージセンサ等の固体撮像素子の出力回路として、能動素子として単一の導電型のＭＯＳトランジスタ、例えばＮＭＯＳトランジスタのみからなる出力回路において、従来方式の出力回路に比べ低電流化が実現できる。また、本発明は、信号電圧の変化が大きく負荷容量の充放電のために大きな電流が流れるタイミングにおいて、従来方式に比べ負荷容量に対して効率的に充放電電流を流すことが可能となり出力回路の高速動作（高周波動作）にも寄与する。
【図面の簡単な説明】
【００４０】
【図１】本発明に係る出力回路の第１実施形態における回路構成を示す回路図
【図２】本発明に係る出力回路に接続する撮像部の概略構成を模式的に示すブロック図
【図３】図１に示す出力回路で使用されるパルス発生回路の回路構成の一例を示す回路図
【図４】図３に示すパルス発生回路に入力する第１入力パルスと第２入力パルスと、図１に示す出力回路の出力端子から出力される出力信号の各電圧波形を示す電圧波形図
【図５】図１に示す出力回路と図１８に示す従来方式の出力回路の各出力端子から出力される出力信号の各電圧波形、及び、最終段のソースフォロワ回路の駆動トランジスタに流れる各電流波形を示す図
【図６】本発明に係る出力回路の第２実施形態における回路構成を示す回路図
【図７】本発明に係る出力回路の第３実施形態における回路構成を示す回路図
【図８】図７に示す出力回路で使用されるパルス発生回路の回路構成の一例を示す回路図
【図９】図１に示す出力回路の別実施形態（第４実施形態）における回路構成を示す回路図
【図１０】図６に示す出力回路の別実施形態（第４実施形態）における回路構成を示す回路図
【図１１】図７に示す出力回路の別実施形態（第４実施形態）における回路構成を示す回路図
【図１２】本発明に係る出力回路の第５実施形態における回路構成を示す回路図
【図１３】図１に示す出力回路の別実施形態（第６実施形態）における回路構成を示す回路図
【図１４】図６に示す出力回路の別実施形態（第６実施形態）における回路構成を示す回路図
【図１５】図７に示す出力回路の別実施形態（第６実施形態）における回路構成を示す回路図
【図１６】図３に示すパルス発生回路に入力する第１入力パルスと第２入力パルスの各電圧波形の別実施例を示す電圧波形図
【図１７】図１６に示す第１入力パルスと第２入力パルスを使用した場合の図１に示す出力回路の出力端子から出力される出力信号の電圧波形を示す電圧波形図
【図１８】従来の固体撮像素子に使用される出力回路の一回路構成例を示す回路図
【図１９】図１８に示す出力回路の出力端子における信号電圧波形と最終段のソースフォロワ回路の負荷容量を充放電する負荷電流の電流波形を示す図
【図２０】従来の固体撮像素子に使用される出力回路の他の回路構成例を示す回路図
【図２１】従来の固体撮像素子に使用される出力回路の他の回路構成例を示す回路図及び信号波形図
【発明を実施するための形態】
【００４１】
以下、本発明に係る出力回路の実施形態につき、図面を参照して詳細に説明する。尚、以下に参照する図面では、図１８に示す従来方式の出力回路１００と共通する回路要素には、同じ符号を付して説明する。また、以下の説明では、本発明に係る出力回路を使用する固体撮像素子としてＣＣＤイメージセンサを想定する。
【００４２】
〈第１実施形態〉
図１に、本発明に係る出力回路（以下、単に出力回路と称す）の第１実施形態における回路構成を示す。
【００４３】
図１に示すように、出力回路１０１は、信号読み込み期間に撮像部２０から転送されてきた信号電荷を一時的に蓄積して信号電圧に変換する変換部１と、リセット期間中にオン状態となり、変換部１に蓄積されている電荷を引き抜き、リセット期間の終了後にオフ状態となり、信号読み込み期間が開始するまでの基準期間内に変換部１の電圧状態を所定の基準電圧とするリセットトランジスタＭＲ１と、変換部１の電圧をバッファリングして出力する出力部２と備えて構成される。出力回路１０１が、変換部１とリセットトランジスタＭＲ１と出力部２と備えて構成される点は、図１８に示す従来方式の出力回路１００と同じであるが、出力部２の回路構成が、従来方式の出力回路１００と異なる。
【００４４】
撮像部２０は、図２に示すように、フォトダイオード２１を複数配列してなる画素部と、垂直方向に配列したフォトダイオード２１に沿って各列に設けられ、各フォトダイオード２１で光電変換によって生成された電荷を垂直方向に転送する垂直ＣＣＤ部２２と、各列の垂直ＣＣＤ部２２から転送されてきた電荷を、水平方向に転送する水平ＣＣＤ部２３と、水平ＣＣＤ部２３の端部に転送された電荷を、出力回路１０１に出力する出力トランジスタ２４を備えて構成される。尚、図２に示す撮像部２０に、図１に示す出力回路１０１を接続することで、後述するように、低消費電力化等の性能向上が図れる固体撮像素子が実現できる。そして、当該固体撮像素子をビデオカメラ等の撮像装置に適用することで、撮像装置の低消費電力化が図られることになる。
【００４５】
変換部１は、撮像部２０の出力端である出力トランジスタ２４のドレインまたはソースの何れか一方と、リセットトランジスタＭＲ１のソースと、後述する出力部２を構成する３段のソースフォロア回路の内の初段のソースフォロア回路の駆動トランジスタＭＮ１１のゲートが相互に接続して形成される。変換部１では、主として、出力トランジスタ２４のドレインまたはソースの何れか一方及びリセットトランジスタＭＲ１のソースを形成する不純物拡散領域からなるフローティングディフュージョンＦＤの接合容量において、撮像部２０から転送されてきた電荷が蓄積され、信号電圧に変換される。尚、変換部１には、フローティングディフュージョンＦＤの接合容量以外にも、駆動トランジスタＭＮ１１のゲート容量や変換部１に接続する配線容量等も含まれる。
【００４６】
本実施形態では、出力部２は、３段のソースフォロア回路１１〜１３で構成される。各ソースフォロワ回路１１〜１３は、夫々、駆動トランジスタと負荷トランジスタで構成され、ＮＭＯＳトランジスタによって構成される。即ち、１段目（初段）のソースフォロワ回路１１は、駆動トランジスタＭＮ１１と負荷トランジスタＭＮ１２とで構成され、２段目のソースフォロワ回路１２は、駆動トランジスタＭＮ２１と負荷トランジスタＭＮ２２とで構成され、３段目（最終段）のソースフォロワ回路１３は、駆動トランジスタＭＮ３１と２つの負荷トランジスタＭＮ３３，３４とで構成される。ここで、各駆動トランジスタはゲートに印加される信号電圧に応じた電圧を出力（ソース）に伝達することを主機能とし、一方各負荷トランジスタは電流源として動作し、各段のソースフォロワ回路の電流設定を主機能としている。初段と２段目のソースフォロア回路１１，１２は、図１８に示す従来方式の出力回路１００の初段と２段目のソースフォロア回路１１，１２と同じである。
【００４７】
初段のソースフォロワ回路１１では、駆動トランジスタＭＮ１１のドレインに第１の電源電圧ＶＤＤが供給され、駆動トランジスタＭＮ１１のソースと負荷トランジスタＭＮ１２のドレインが接続して初段の出力ノードＳＦＯ１が形成され、負荷トランジスタＭＮ１２のゲートに駆動トランジスタＭＮ１１に流す電流を設定するためのバイアス電圧ＶＧ１が供給される。負荷トランジスタＭＮ１２のソースには、第２の電源電圧ＶＳＳ（接地電圧）が供給される。
【００４８】
２段目のソースフォロワ回路１２では、駆動トランジスタＭＮ２１のゲートに前段のソースフォロワ回路１１の出力ノードＳＦＯ１からの信号が印加され、駆動トランジスタＭＮ２１のドレインに第１の電源電圧ＶＤＤが供給され、駆動トランジスタＭＮ２１のソースと負荷トランジスタＭＮ２２のドレインが接続して２段目の出力ノードＳＦＯ２が形成され、負荷トランジスタＭＮ２２のゲートに駆動トランジスタＭＮ２１に流す電流を設定するためのバイアス電圧ＶＧ１が供給される。負荷トランジスタＭＮ２２のソースには、第２の電源電圧ＶＳＳが供給される。
【００４９】
３段目のソースフォロワ回路１３では、駆動トランジスタＭＮ３１のゲートに前段のソースフォロワ回路１２の出力ノードＳＦＯ２からの信号が印加され、駆動トランジスタＭＮ３１のドレインに第１の電源電圧ＶＤＤが供給され、駆動トランジスタＭＮ３１のソースと２つの負荷トランジスタＭＮ３３，ＭＮ３４の各ドレインが接続して３段目の出力ノードＳＦＯ３が形成され、負荷トランジスタＭＮ３３のゲートに電流源としての電流を設定するためのバイアス電圧ＶＧ１が供給される。更に、負荷トランジスタＭＮ３４のゲートに負荷から電荷を急速に引き抜くパルス電流を設定するため電流制御パルス電圧ＶＰ１が、後述するパルス発生回路３から供給される。２つの負荷トランジスタＭＮ３３，ＭＮ３４の各ソースには、第２の電源電圧ＶＳＳが供給される。
【００５０】
尚、バイアス電圧ＶＧ１は、図１８に示す従来方式の出力回路１００で使用される電圧と同じであり、図示されていないバイアス電圧発生回路によって生成される直流電圧が供給される。
【００５１】
本実施形態では、ゲートに電流制御パルス電圧ＶＰ１が供給される負荷トランジスタＭＮ３４が、出力端子ＯＵＴに接続する負荷容量の電荷を放電するための大きな放電電流を適時に供給し、ゲートにバイアス電圧ＶＧ１が供給される負荷トランジスタＭＮ３３は、当該負荷容量の電荷が放電された後の電圧状態を維持するのに必要な電流量の直流電流を供給する。従って、負荷トランジスタＭＮ３３のトランジスタサイズ（チャネル幅）は、図１８に示す従来方式の出力回路１００の３段目のソースフォロワ回路１３の負荷トランジスタＭＮ３２のトランジスタサイズ（チャネル幅）より小さく設定できる。
【００５２】
以上の回路構成により、初段のソースフォロワ回路１１でバッファリングされた信号は、更に２段目のソースフォロワ回路１２でバッファリングされ、２段目のソースフォロワ回路１２でバッファリングされた信号は、更に３段目のソースフォロワ回路１３でバッファリングされ、３段目の出力ノードＳＦＯ３と接続する出力端子ＯＵＴから出力される。
【００５３】
図３に、パルス発生回路３の回路構成の一例を示す。パルス発生回路３は、直流バイアス電圧Ｖｂを発生する直流電圧発生回路３０と、キャパシタＣ１１と抵抗Ｒ１１からなるＣＲ型の第１の微分回路３１と、キャパシタＣ２１と抵抗Ｒ２１からなるＣＲ型の第２の微分回路３２と、キャパシタＣ１２と、キャパシタＣ２２を備えて構成される。直流電圧発生回路３０は、第１の電源電圧ＶＤＤと第２の電源電圧ＶＳＳの間に介装された抵抗Ｒ１と抵抗Ｒ２の直列回路で構成される。
【００５４】
キャパシタＣ１１と抵抗Ｒ１１の接続ノードＮ１１が、第１の微分回路３１の出力端で、キャパシタＣ１１の抵抗Ｒ１１と接続していない側の一端Ｎ１２が、第１の微分回路３１の入力端である。抵抗Ｒ１１のキャパシタＣ１１と接続していない側の一端は第２の電源電圧ＶＳＳと接続している。また、キャパシタＣ２１と抵抗Ｒ２１の接続ノードＮ２１が、第２の微分回路３２の出力端で、キャパシタＣ２１の抵抗Ｒ２１と接続していない側の一端Ｎ２２が、第２の微分回路３２の入力端である。抵抗Ｒ２１のキャパシタＣ２１と接続していない側の一端は第２の電源電圧ＶＳＳと接続している。キャパシタＣ１２の一端が第１の微分回路３１の出力端Ｎ１１と接続し、キャパシタＣ２２の一端が第２の微分回路３２の出力端Ｎ２１と接続している。直流電圧発生回路３０の抵抗Ｒ１と抵抗Ｒ２の接続点とキャパシタＣ１２の他端とキャパシタＣ２２の他端が相互に結合して、パルス発生回路３の出力端子Ｎ３が形成されている。
【００５５】
図４に、第１の微分回路３１の入力端Ｎ１２に入力する第１入力パルスＶｉｐ１と、第２の微分回路３２の入力端Ｎ２２に入力する第２入力パルスＶｉｐ２と、出力回路１０１の出力端子ＯＵＴから出力される出力信号の各電圧波形を示す。尚、図４に示すリセット期間Ｔ１と基準期間Ｔ２と信号読み込み期間Ｔ３は順番に連続して発生し、順次繰り返される。当該繰り返し周期が、信号処理周期に相当する。
【００５６】
第１入力パルスＶｉｐ１は、リセット期間Ｔ１の終了直後（基準期間Ｔ２の開始直後）の立ち上り（信号振幅が増加し）、その後立ち下がる（信号振幅が減少する）パルス信号で、第２入力パルスＶｉｐ２は、基準期間Ｔ２の終了直後（信号読み込み期間Ｔ３の開始直後）の立ち上り（信号振幅が増加し）、その後立ち下がる（信号振幅が減少する）パルス信号である。
【００５７】
これにより、第１入力パルスＶｉｐ１の立ち上りのタイミングで急峻に立ち上がる第１駆動パルスＶｄｐ１が、第１の微分回路３１の出力端Ｎ１１に出現し、第２入力パルスＶｉｐ２の立ち上りのタイミングで急峻に立ち上がる第２駆動パルスＶｄｐ２が、第２の微分回路３２の出力端Ｎ２１に出現する。第１駆動パルスＶｄｐ１と第２駆動パルスＶｄｐ２の信号振幅は、夫々の立ち上りタイミング後に、急峻に増加した後、抵抗Ｒ１１と抵抗Ｒ２１を介して、第２の電源電圧ＶＳＳに向けて減衰する。つまり、第１駆動パルスＶｄｐ１と第２駆動パルスＶｄｐ２の信号波形は、第１入力パルスＶｉｐ１と第２入力パルスＶｉｐ２の微分波形となって出現する。
【００５８】
第１駆動パルスＶｄｐ１及び第２駆動パルスＶｄｐ２が出現していない状態では、パルス発生回路３の出力端子Ｎ３には、直流電圧発生回路３０から供給される直流バイアス電圧Ｖｂが印加されている。本実施形態では、直流バイアス電圧Ｖｂは、負荷トランジスタＭＮ３４の閾値電圧Ｖｔｈと略等しく設定されている。直流バイアス電圧Ｖｂを閾値電圧Ｖｔｈと略等しく設定する理由は、第１入力パルスＶｉｐ１及び第２入力パルスＶｉｐ２の入力に対する過渡応答性能を高め、高周波動作を可能とするためである。尚、直流バイアス電圧Ｖｂは、必ずしも、負荷トランジスタＭＮ３４の閾値電圧Ｖｔｈと略等しく設定される必要はない。例えば、直流バイアス電圧Ｖｂを閾値電圧Ｖｔｈより高めに設定して、定常時の電流量を増やし、その分、負荷トランジスタＭＮ３３での電流量を低減するようにしても良い。また、直流バイアス電圧Ｖｂを閾値電圧Ｖｔｈより低めに設定して、第１駆動パルスＶｄｐ１と第２駆動パルスＶｄｐ２に対する過渡応答性能を若干弱めて、逆にノイズ耐性を強化するようにしても良い。
【００５９】
リセット期間Ｔ１の終了（基準期間Ｔ２の開始）直後に、第１駆動パルスＶｄｐ１が正のパルスとして出力されると、キャパシタＣ１２を介して、当該正のパルスが容量結合により出力端子Ｎ３に伝達され、出力端子Ｎ３の電圧レベルは、直流バイアス電圧Ｖｂより高レベルに急峻に立ち上がり、その後、第１駆動パルスＶｄｐ１の電圧振幅が減衰するのに応じて、出力端子Ｎ３の電圧レベルは、直流バイアス電圧Ｖｂに向けて減衰する。出力端子Ｎ３の電圧レベルが、リセット期間Ｔ１の終了直後から、直流バイアス電圧Ｖｂより高い電圧状態が維持されている期間（第１期間）中、負荷トランジスタＭＮ３４のゲート・ソース間電圧が上昇し、ドレイン・ソース間に流れるドレイン電流が増大する。特に、負荷トランジスタＭＮ３４は、上記第１期間の開始直後に速やかにドレイン電流が増大することで、出力端子ＯＵＴに接続する負荷容量の電荷が放電される結果、出力端子ＯＵＴには、変換部１の基準電圧に相当する電圧状態が出現し、上記第１期間の終了後は、負荷トランジスタＭＮ３４はドレイン・ソース間に微小な電流が流れる程度の定常状態となるものの、負荷トランジスタＭＮ３３によって、当該電圧状態（基準電圧状態）が低電流で安定して維持される。
【００６０】
基準期間Ｔ２の終了（信号読み込み期間Ｔ３の開始）直後に、第２駆動パルスＶｄｐ２が正のパルスとして出力されると、キャパシタＣ２２を介して、当該正のパルスが容量結合により出力端子Ｎ３に伝達され、出力端子Ｎ３の電圧レベルは、直流バイアス電圧Ｖｂより高レベルに急峻に立ち上がり、その後、第２駆動パルスＶｄｐ２の電圧振幅が減衰するのに応じて、出力端子Ｎ３の電圧レベルは、直流バイアス電圧Ｖｂに向けて減衰する。出力端子Ｎ３の電圧レベルが、基準期間Ｔ２の終了直後から、直流バイアス電圧Ｖｂより高い電圧状態が維持されている期間（第２期間）中、負荷トランジスタＭＮ３４のゲート・ソース間電圧が上昇し、ドレイン・ソース間に流れるドレイン電流が増大する。特に、負荷トランジスタＭＮ３４は、上記第２期間の開始直後に速やかにドレイン電流が増大することで、出力端子ＯＵＴに接続する負荷容量の電荷が放電される結果、出力端子ＯＵＴには、変換部１の信号電圧に相当する電圧状態が出現し、上記第２期間の終了後は、負荷トランジスタＭＮ３４はドレイン・ソース間に微小な電流が流れる程度の定常状態となるものの、負荷トランジスタＭＮ３３によって、当該電圧状態（信号電圧状態）が低電流で安定して維持される。
【００６１】
以上、上記第１期間の終了後と上記第２期間の終了後の２つの電圧状態の安定した期間に、出力端子ＯＵＴに出力された２つの電圧状態（基準電圧状態と信号電圧状態）の電圧差を後段の回路で処理することで、撮像部２０で光電変換された電荷量に応じた光の強度を読み取ることが可能となる。
【００６２】
ところで、上記第１期間は、リセット期間Ｔ１の終了直後の一定期間で、基準期間Ｔ２の途中で、上記基準電圧状態が出現する時点あたりで終了するように調整される。また、上記第２期間は、信号読み込み期間Ｔ３の開始直後の一定期間で、上記信号電圧状態が出現する時点あたりで終了するように調整される。つまり、第１期間及び第２期間は、夫々、出力端子ＯＵＴに接続する負荷容量の電荷を負荷トランジスタＭＮ３４が放電するために大きな放電電流が必要となる期間と一致または略一致するように設定されている。
【００６３】
また、パルス発生回路３の第１の微分回路３１のキャパシタＣ１１と抵抗Ｒ１１と、第２の微分回路３２のキャパシタＣ２１と抵抗Ｒ２１の各回路定数（電気容量、抵抗値）は、２つの微分回路間で必ずしも同じである必要はない。同様に、キャパシタＣ１２とキャパシタＣ２２の電気容量も必ずしも同じである必要はない。
【００６４】
本実施形態では、図４に示すように、第１入力パルスＶｉｐ１の立ち下りのタイミングは、第２入力パルスＶｉｐ２の立ち上り後で、概ね第１期間の終了時点付近に設定されている。また、第２入力パルスＶｉｐ２の立ち下りのタイミングは、第１入力パルスＶｉｐ１の立ち下り後で、概ね信号読み込み期間Ｔ３の終了時点付近に設定されている。
【００６５】
第１入力パルスＶｉｐ１の立ち下りによって、第１駆動パルスＶｄｐ１に負のパルスが出力されることになるが、当該第１駆動パルスＶｄｐ１の負のパルスによって、出力端子Ｎ３の電圧レベルが直流バイアス電圧Ｖｂより低レベルに急峻に立ち下がると、負荷トランジスタＭＮ３４は上述の定常状態から、一旦更に電流が流れない状態になり、その後、元の定常状態に復帰する。しかし、当該タイミングと、基準期間Ｔ２の終了直後の第２駆動パルスＶｄｐ２が正のパルスとして出力されるタイミングが重なると、第２駆動パルスＶｄｐ２の正のパルスが、出力端子Ｎ３に伝達されるのが阻害されるため、当該状況を回避するため、本実施形態では、上述のように、第１入力パルスＶｉｐ１の立ち下りのタイミングは、第２入力パルスＶｉｐ２の立ち上りのタイミングを避けている。同様の理由から、第２入力パルスＶｉｐ２の立ち下りのタイミングも、第１入力パルスＶｉｐ１の立ち上りのタイミングを避けている。
【００６６】
図５に、本実施形態の出力回路１０１の出力端子ＯＵＴにおける信号電圧波形（上段）と３段目のソースフォロワ回路１３の駆動トランジスタＭＮ３１に流れる電流の波形（下段）のシミュレーション結果を示す。尚、図１８に示す従来方式の出力回路１００の出力端子ＯＵＴにおける信号電圧波形（破線で表示）と駆動トランジスタＭＮ３１に流れる電流の波形（破線で表示）を、比較のために並べて図示する。
【００６７】
図５より、本実施形態の出力回路１０１の回路構成により、つまり、３段目のソースフォロワ回路１３の負荷トランジスタＭＮ３４に、パルス状に放電電流を流すことにより、他方の負荷トランジスタＭＮ３３に流す電流を小さくし、低消費電流化を図った場合でも、良好な出力特性が得られることが分かる。消費電力は、図１８に示す従来方式の出力回路１００に比べて半分程度に低減することが可能となる。
【００６８】
また、本実施形態の出力回路１０１の回路構成によれば、基準期間Ｔ２及び信号読み込み期間Ｔ３の出力端子ＯＵＴにおける信号電圧の安定した状態（基準電圧状態と信号電圧状態）では、３段目のソースフォロワ回路１３の駆動トランジスタＭＮ３１に流れる電流が、従来方式の出力回路１００に比べて大幅に小さくなっているので、負荷トランジスタＭＮ３４に流すパルス状の放電電流による負荷容量の電荷の放電が効率的に行われ、低電流動作とともに、高速動作も同時に実現される。
【００６９】
〈第２実施形態〉
次に、上記第１実施形態の出力回路１０１の別実施形態（第２実施形態）について、図面を参照して説明する。図６に、第２実施形態の出力回路１０２の回路構成を示す。
【００７０】
図６に示すように、第２実施形態の出力回路１０２は、３段目のソースフォロワ回路１３の負荷トランジスタが、ゲートに電流制御パルス電圧ＶＰ２が供給される負荷トランジスタＭＮ３４の１つだけで、ゲートにバイアス電圧ＶＧ１が供給される負荷トランジスタＭＮ３３を備えていない点で、第１実施形態の出力回路１０１の回路構成と異なる。それ以外の回路構成は、第１実施形態の出力回路１０１と同じである。
【００７１】
パルス発生回路３の回路構成は、第１実施形態の出力回路１０１と同じであるが、直流電圧発生回路３０の抵抗Ｒ１と抵抗Ｒ２の抵抗比を変えて、直流バイアス電圧Ｖｂの電圧値を、第１実施形態の出力回路１０１の場合より高くし、第１実施形態において負荷トランジスタＭＮ３３が流していた直流バイアス電流が、第１駆動パルスＶｄｐ１及び第２駆動パルスＶｄｐ２が出現していない定常状態において、負荷トランジスタＭＮ３４に流れるように調整される。
【００７２】
第１駆動パルスＶｄｐ１及び第２駆動パルスＶｄｐ２に、夫々正のパルスが出力された場合に、パルス発生回路３の出力端子Ｎ３の電圧レベルがパルス状に上昇して、出力端子ＯＵＴに接続する負荷容量の電荷を放電する放電電流が一時的に上昇する点は、動作の詳細、及び、その効果についても、第１実施形態の出力回路１０１と同じであるので、重複する説明は割愛する。
【００７３】
第２実施形態の出力回路１０２によれば、負荷トランジスタＭＮ３３が不要となる分、回路構成が単純化され、回路面積の縮小化が図られる。
【００７４】
〈第３実施形態〉
次に、上記第１実施形態の出力回路１０１の別実施形態（第３実施形態）について、図面を参照して説明する。図７に、第３実施形態の出力回路１０３の回路構成を示す。
【００７５】
図７に示すように、第３実施形態の出力回路１０３は、３段目のソースフォロワ回路１３の負荷トランジスタが、ゲートにバイアス電圧ＶＧ１が供給される負荷トランジスタＭＮ３３と、ゲートに電流制御パルス電圧ＶＰ３が供給される負荷トランジスタＭＮ３５と、ゲートに電流制御パルス電圧ＶＰ４が供給される負荷トランジスタＭＮ３６の３つの負荷トランジスタＭＮ３３を並列に備えている点で、第１実施形態の出力回路１０１の回路構成と異なる。また、当該回路変更に伴い、使用するパルス発生回路４の回路構成も、第１実施形態のパルス発生回路３と異なる。それ以外の回路構成は、第１実施形態の出力回路１０１と同じである。
【００７６】
図８に、パルス発生回路４の回路構成を示す。図８において、図３に示すパルス発生回路３と同じ回路要素には、同じ符号を付している。図８に示すように、パルス発生回路４は、同じ回路構成の２つのパルス発生回路４ａ，４ｂを備える。パルス発生回路４ａは、直流バイアス電圧Ｖｂを発生する直流電圧発生回路３０ａと、キャパシタＣ１１と抵抗Ｒ１１からなるＣＲ型の第１の微分回路３１と，キャパシタＣ１２とを備えて構成される。パルス発生回路４ａは、直流バイアス電圧Ｖｂを発生する直流電圧発生回路３０ｂと、キャパシタＣ２１と抵抗Ｒ２１からなるＣＲ型の第２の微分回路３２と，キャパシタＣ２２とを備えて構成される。直流電圧発生回路３０ａの抵抗Ｒ１ａと抵抗Ｒ２ａの接続点とキャパシタＣ１２の他端が相互に結合して、パルス発生回路４ａの出力端子Ｎ４ａが形成されている。直流電圧発生回路３０ｂの抵抗Ｒ１ｂと抵抗Ｒ２ｂの接続点とキャパシタＣ２２の他端が相互に結合して、パルス発生回路４ｂの出力端子Ｎ４ｂが形成されている。本実施形態では、抵抗Ｒ１ａと抵抗Ｒ２ａの抵抗比、抵抗Ｒ１ｂと抵抗Ｒ２ｂの抵抗比は、直流電圧発生回路３０の抵抗Ｒ１と抵抗Ｒ２の抵抗比と同じ値に設定しているが、必ずしも同じ値にする必要はない。尚、夫々の抵抗値自体を直流電圧発生回路３０の抵抗Ｒ１と抵抗Ｒ２と同じにしても良い。
【００７７】
第３実施形態では、パルス発生回路４ａの第１の微分回路３１の入力端Ｎ１２に、第１実施形態と同じタイミングで、第１入力パルスＶｉｐ１が入力すると、第１実施形態と同様に、第１の微分回路３１の出力端Ｎ１１に、第１入力パルスＶｉｐ１の立ち上りのタイミングで急峻に立ち上がる第１駆動パルスＶｄｐ１の正のパルスが出現し、キャパシタＣ１２を介して、当該正のパルスが容量結合により出力端子Ｎ４ａに伝達され、出力端子Ｎ４ａの電圧レベルは、直流バイアス電圧Ｖｂより高レベルに急峻に立ち上がり、その後、第１駆動パルスＶｄｐ１の電圧振幅が減衰するのに応じて、出力端子Ｎ３の電圧レベルは、直流バイアス電圧Ｖｂに向けて減衰する。出力端子Ｎ４ａの電圧レベルが、リセット期間Ｔ１の終了直後から、直流バイアス電圧Ｖｂより高い電圧状態が維持されている期間（第１期間）中、負荷トランジスタＭＮ３５のゲート・ソース間電圧が上昇し、ドレイン・ソース間に流れるドレイン電流が増大する。特に、負荷トランジスタＭＮ３５は、上記第１期間の開始直後に速やかにドレイン電流が増大することで、出力端子ＯＵＴに接続する負荷容量の電荷が放電される結果、出力端子ＯＵＴには、変換部１の基準電圧に相当する電圧状態が出現し、上記第１期間の終了後は、負荷トランジスタＭＮ３５はドレイン・ソース間に微小な電流が流れる程度の定常状態となるものの、負荷トランジスタＭＮ３３によって、当該電圧状態（基準電圧状態）が低電流で安定して維持される。
【００７８】
更に、パルス発生回路４ｂの第２の微分回路３２の入力端Ｎ２２に、第１実施形態と同じタイミングで、第２入力パルスＶｉｐ２が入力すると、第１実施形態と同様に、第２の微分回路３２の出力端Ｎ２１に、第２入力パルスＶｉｐ２の立ち上りのタイミングで急峻に立ち上がる第２駆動パルスＶｄｐ２の正のパルスが出現し、キャパシタＣ２２を介して、当該正のパルスが容量結合により出力端子Ｎ４ｂに伝達され、出力端子Ｎ４ｂの電圧レベルは、直流バイアス電圧Ｖｂより高レベルに急峻に立ち上がり、その後、第２駆動パルスＶｄｐ２の電圧振幅が減衰するのに応じて、出力端子Ｎ３の電圧レベルは、直流バイアス電圧Ｖｂに向けて減衰する。出力端子Ｎ４ｂの電圧レベルが、基準期間Ｔ２の終了直後から、直流バイアス電圧Ｖｂより高い電圧状態が維持されている期間（第２期間）中、負荷トランジスタＭＮ３６のゲート・ソース間電圧が上昇し、ドレイン・ソース間に流れるドレイン電流が増大する。特に、負荷トランジスタＭＮ３６は、上記第２期間の開始直後に速やかにドレイン電流が増大することで、出力端子ＯＵＴに接続する負荷容量の電荷が放電される結果、出力端子ＯＵＴには、変換部１の信号電圧に相当する電圧状態が出現し、上記第２期間の終了後は、負荷トランジスタＭＮ３６はドレイン・ソース間に微小な電流が流れる程度の定常状態となるものの、負荷トランジスタＭＮ３３によって、当該電圧状態（信号電圧状態）が低電流で安定して維持される。
【００７９】
以上、第３実施形態においても、第１実施形態と同様に、上記第１期間の終了後と上記第２期間の終了後の２つの電圧状態の安定した期間に、出力端子ＯＵＴに出力された２つの電圧状態（基準電圧状態と信号電圧状態）の電圧差を後段の回路で処理することで、撮像部２０で光電変換された電荷量に応じた光の強度を読み取ることが可能となる。
【００８０】
尚、第３実施形態では、上記第１期間には、負荷トランジスタＭＮ３５によってパルス状の放電電流を流し、上記第２期間には、負荷トランジスタＭＮ３６によってパルス状の放電電流を流す構成となっており、各負荷トランジスタＭＮ３５，ＭＮ３６は、互いに独立して、他方のパルス発生回路４ｂ，４ａからの干渉を受けずにパルス状の放電電流を流すことができる。従って、第１入力パルスＶｉｐ１及び第２入力パルスＶｉｐ２の各立ち下り時に発生する第１駆動パルスＶｄｐ１及び第２駆動パルスＶｄｐ２の負のパルスの他方のパルス発生回路４ｂ，４ａへの影響を完全に排除できるため、第１入力パルスＶｉｐ１及び第２入力パルスＶｉｐ２の各立ち下りタイミングに対する制約は緩和される。
【００８１】
〈第４実施形態〉
次に、上記第１乃至第３実施形態の出力回路１０１〜１０３の別実施形態（第４実施形態）について、図面を参照して説明する。図９〜図１１に、第４実施形態の出力回路１０４〜１０６の回路構成を示す。出力回路１０４〜１０６は、夫々順番に、出力回路１０１〜１０３の別実施形態となっている。以下、図９に示す出力回路１０４を例に、第４実施形態について説明する。
【００８２】
図９に示すように、第４実施形態の出力回路１０４は、初段のソースフォロワ回路１１の駆動トランジスタＭＮ１１のソースと負荷トランジスタＭＮ１２のドレインの間にカスコードトランジスタＭＮ４２が介装され、２段目のソースフォロワ回路１２の駆動トランジスタＭＮ２１のソースと負荷トランジスタＭＮ２２のドレインの間にカスコードトランジスタＭＮ５２が介装され、３段目のソースフォロワ回路１３の駆動トランジスタＭＮ３１のソースと負荷トランジスタＭＮ３３のドレインの間にカスコードトランジスタＭＮ６３が介装され、駆動トランジスタＭＮ３１のソースと負荷トランジスタＭＮ３４のドレインの間にカスコードトランジスタＭＮ６４が介装されている。各段のカスコードトランジスタＭＮ４２、ＭＮ５２，ＭＮ６３，ＭＮ６４の各ゲートには、所定のバイアス電圧ＶＧ２が供給される。尚、バイアス電圧ＶＧ２は、図示されていないバイアス電圧発生回路によって生成される直流電圧が供給される。
【００８３】
第４実施形態では、各段のソースフォロワ回路１１〜１３において、カスコードトランジスタＭＮ４２，ＭＮ５２，ＭＮ６３，ＭＮ６４を夫々設けたことにより、対応する各負荷トランジスタＭＮ１２，ＭＮ２２，ＭＮ３３，ＭＮ３４のドレイン電圧を、各段の出力ノードＳＦＯ１〜ＳＦＯ３の電圧状態によらず略一定の値とすることができ、各負荷トランジスタＭＮ１２，ＭＮ２２，ＭＮ３３，ＭＮ３４に流れる電流が安定化される。
【００８４】
各段のソースフォロワ回路１１〜１３において、カスコードトランジスタＭＮ４２，ＭＮ５２，ＭＮ６３，ＭＮ６４を夫々設けた以外は、第１実施形態の出力回路１０１の回路構成と同じであり、重複する説明は割愛する。また、他の第４実施形態の出力回路１０５，１０６についても、上述した出力回路１０４と同様であり、重複する説明は割愛する。
【００８５】
尚、図９に示す出力回路１０４では、特に、３段目のソースフォロワ回路１３で、駆動トランジスタＭＮ３１に対して２つの負荷トランジスタＭＮ３３，ＭＮ３４が並列に設けられており、当該２つの負荷トランジスタＭＮ３３，ＭＮ３４には、大きく異なる電流が流れるが、カスコードトランジスタＭＮ６３，ＭＮ６４を夫々設けたことにより、互いの影響が軽減され、夫々の設定値に応じた安定した電流特性がより良く実現できる。この点に関しては、図１１に示す出力回路１０６についても同様である。
【００８６】
〈第５実施形態〉
次に、上記第１実施形態の出力回路１０１の別実施形態（第５実施形態）について、図面を参照して説明する。図１２に、第５実施形態の出力回路１０７の回路構成を示す。
【００８７】
図１に示す第１実施形態の出力回路１０１では、全ての回路要素が同じ半導体チップ上に形成されている場合を想定していたが、第５実施形態の出力回路１０７では、図１２に示すように、回路構成は、第１実施形態の出力回路１０１と全く同じであるが、３段目のソースフォロワ回路１３のゲートにバイアス電圧ＶＧ１が供給される負荷トランジスタＭＮ３３を、出力回路１０７の負荷トランジスタＭＮ３３以外の回路要素が形成されている半導体チップの外側に設けている。つまり、負荷トランジスタＭＮ３３を当該半導体チップに外付けした構成となっている。
【００８８】
斯かる負荷トランジスタＭＮ３３を半導体チップ外に配置する構成により、仮に、ゲートに電流制御パルス電圧ＶＰ２が供給される負荷トランジスタＭＮ３４が、予定していたパルス状の放電電流を十分に流せず、出力端子ＯＵＴにおける信号電圧波形がなまってしまう場合に、外部に配置した負荷トランジスタＭＮ３３に流れる電流を個別に調整することで、良好な所望の信号電圧波形に回復させることが可能となる。
【００８９】
尚、３段目のソースフォロワ回路１３の負荷トランジスタＭＮ３３、ＭＮ３４の内、半導体チップ外に配置する負荷トランジスタを、図１２に示す実施例とは逆に、ゲートに電流制御パルス電圧ＶＰ２が供給される負荷トランジスタＭＮ３４としても良い。また、負荷トランジスタＭＮ３３，ＭＮ３４の両方を半導体チップ外に配置することも可能である。但し、パルス発生回路３を半導体チップ内に形成している場合は、パルス発生回路３で生成される電流制御パルス電圧ＶＰ２を半導体チップ外に取り出して、負荷トランジスタＭＮ３４の入力する必要がある。更に、パルス発生回路３を半導体チップ外に設けるようにしても良い。また、半導体チップ外に設ける負荷トランジスタは、当該半導体チップの製造プロセス上の制限がないので、他のトランジスタに使用されるＮＭＯＳトランジスタと同じ構成のトランジスタを必ずしも使用しなくても良い。
【００９０】
また、３段目のソースフォロワ回路１３の負荷トランジスタＭＮ３３，ＭＮ３４の少なくとも一方を半導体チップ外に配置する構成は、第２実施形態の出力回路１０４、第３実施形態の出力回路１０３、及び、第４実施形態の出力回路１０４〜１０６にも適用することができる。
【００９１】
〈第６実施形態〉
次に、上記第１乃至第３実施形態の出力回路１０１〜１０３の別実施形態（第６実施形態）について、図面を参照して説明する。図１３〜図１５に、第６実施形態の出力回路１０８〜１１０の回路構成を示す。出力回路１０８〜１１０は、夫々順番に、出力回路１０１〜１０３の別実施形態となっている。
【００９２】
第６実施形態では、第１乃至第３実施形態の出力回路１０１〜１０３の各３段目のソースフォロワ回路１３において、負荷トランジスタＭＮ３４に供給する電流制御パルス電圧ＶＰ１，ＶＰ２を発生するパルス発生回路２，３、或いは、負荷トランジスタＭＮ３５，ＭＮ３６のゲートに供給する電流制御パルス電圧ＶＰ３，ＶＰ４を発生するパルス発生回路４（４ａ，４ｂ）を、出力回路１０１〜１０３を夫々形成していた半導体チップから除去し、当該半導体チップ外に、上記電流制御パルス電圧ＶＰ１、ＶＰ２、或いは、ＶＰ３及びＶＰ４を発生するパルス発生回路を設けて、当該半導体チップ内に供給する回路構成としている。各電流制御パルス電圧ＶＰ１、ＶＰ２、或いは、ＶＰ３及びＶＰ４は、上記第１乃至第３実施形態の出力回路１０１〜１０３と同様または類似の電圧波形を使用するので、各出力回路１０８〜１１０の動作は、第１乃至第３実施形態の出力回路１０１〜１０３と同様であり、重複する説明は割愛する。
【００９３】
第６実施形態の上記回路構成により、半導体チップ内においてパルス発生回路が不要となる分、半導体チップ内の回路構成が単純化され、回路面積の縮小化が図られる。
【００９４】
〈別実施形態〉
以下に別実施形態につき説明する。
【００９５】
〈１〉  上記第１乃至第５実施形態では、パルス発生回路２，３，４（４ａ，４ｂ）の第１の微分回路３１と第２の微分回路３２の各入力端Ｎ１２，Ｎ２２に入力する第１入力パルスＶｉｐ１と第２入力パルスＶｉｐ２の信号電圧波形の一例として、図４に例示するような、パルス信号の立ち上り時の遷移時間と立ち下り時の遷移時間が略同じ台形状の方形波を想定したが、図１６に示すように、第１入力パルスＶｉｐ１と第２入力パルスＶｉｐ２の立ち下り時の遷移時間を、立ち上り時の遷移時間と比較して大幅に長くして、第１入力パルスＶｉｐ１と第２入力パルスＶｉｐ２の立ち下り時に、第１駆動パルスＶｄｐ１と第２駆動パルスＶｄｐ２に夫々負のパルスが発生するのを抑制することができる。
【００９６】
図１７に、図１６に示す第１入力パルスＶｉｐ１と第２入力パルスＶｉｐ２を、図１に示す第１実施形態の出力回路１０１に適用した場合の出力端子ＯＵＴにおける信号電圧波形のシミュレーション結果を示す。図５の上段に示す信号電圧波形と比較して、信号読み込み期間Ｔ３の後半における信号電圧状態がより安定していることが分かる。
【００９７】
〈２〉  上記各実施形態では、３段目のソースフォロワ回路１３の１または２つの負荷トランジスタによって、上記第１期間と上記第２期間の夫々において、パルス状の放電電流を流して、負荷容量の電荷を効率的に放電して、低消費電力化を図ることを説明したが、上記第１期間と上記第２期間の内のより大きい放電電流が必要とされる方で、パルス状の放電電流を流す構成として、他方の期間については、従来方式と同様に、略一定の直流電流を流す構成としても良い。
【００９８】
具体的には、例えば、上記第２期間についてのみ、パルス状の放電電流を流す構成とする場合、第３実施形態の出力回路１０３において、パルス発生回路４のパルス発生回路４ｂはそのまま使用して、ゲートに電流制御パルス電圧ＶＰ４が供給される負荷トランジスタＭＮ３６によって、上記第２期間にパルス状の放電電流を流すようにする。一方、パルス発生回路４のパルス発生回路４ａについては、直流電圧発生回路３０ａだけを残して、直流バイアス電圧Ｖｂだけを発生する回路とし、当該直流バイアス電圧Ｖｂの電圧値を調整して、ゲートにバイアス電圧ＶＧ１が供給される負荷トランジスタＭＮ３３と負荷トランジスタＭＮ３５の放電電流の合計が、上記第１期間における放電電流を賄えるようにする。この場合、負荷トランジスタＭＮ３３と負荷トランジスタＭＮ３５を１つの負荷トランジスタに纏めても良い。
【００９９】
〈３〉  上記第１乃至第５実施形態では、パルス発生回路３，４（４ａ，４ｂ）は、第１の微分回路３１と第２の微分回路３２を備え、第１入力パルスＶｉｐ１と第２入力パルスＶｉｐ２から、第１駆動パルスＶｄｐ１と第２駆動パルスＶｄｐ２を生成する構成としていたが、第１の微分回路３１と第２の微分回路３２を備えない構成でも構わない。この場合、第１入力パルスＶｉｐ１と第２入力パルスＶｉｐ２を入力する代わりに、第１駆動パルスＶｄｐ１と第２駆動パルスＶｄｐ２の各正のパルスと同様の、リセット期間Ｔ１の終了直後に急峻に立ち上り、その後ゆっくりと信号振幅が減衰するパルス（第１駆動入力パルス）と、基準期間Ｔ２の終了直後に急峻に立ち上り、その後ゆっくりと信号振幅が減衰するパルス（第２駆動入力パルス）を、別途生成し、夫々を入力パルスとして、キャパシタＣ１２，Ｃ２２の夫々の一端に入力するようにしても良い。更に、上記第１及び第２実施形態並びにその別実施形態（第４及び第５実施形態）については、キャパシタＣ１２，Ｃ２２を１つのキャパシタとし、その一端に、上記第１駆動入力パルスと第２駆動入力パルスを合成した駆動入力パルスを入力するようにしても良い。
【０１００】
〈４〉  上記第３実施形態では、３段目のソースフォロワ回路１３の負荷トランジスタとして３つの負荷トランジスタＭＮ３３，ＭＮ３５，ＭＮ３６を設け、直流バイアス電流、上記第１期間のパルス状の放電電流、及び、上記第２期間のパルス状の放電電流を、夫々個別に流す回路構成としたが、直流バイアス電流を流す負荷トランジスタＭＮ３３を、負荷トランジスタＭＮ３５，ＭＮ３６の何れか一方と一体化して、当該何れか一方の負荷トランジスタＭＮ３５またはＭＮ３６で、直流バイアス電流を流すようにしても良い。この場合、当該何れか一方の負荷トランジスタＭＮ３５またはＭＮ３６に対応するパルス発生回路４ａ，４ｂの何れか一方の直流電圧発生回路３０ａ，３０ｂの発生する直流バイアス電圧Ｖｂを、第２実施形態の出力回路１０２のパルス発生回路３の直流電圧発生回路３０が発生する直流バイアス電圧Ｖｂの電圧値と同様に高く調整する。
【０１０１】
〈５〉  上記各実施形態において、３段目のソースフォロワ回路１３の１または２つの負荷トランジスタによって、上記第１期間と上記第２期間の夫々において、パルス状の放電電流を流して、負荷容量の電荷を効率的に放電して、低消費電力化を図ることを説明したが、同様の構成を、３段目のソースフォロワ回路１３に加えて、２段目のソースフォロワ回路１２に適用しても構わない。
【０１０２】
〈６〉  上記各実施形態において、出力部２は、３段のソースフォロア回路１１〜１３で構成される場合を説明したが、ソースフォロア回路の段数は、２段或いは４段以上であっても良い。
【０１０３】
〈７〉  上記各実施形態では、出力部２の各段のソースフォロア回路１１〜１３を構成するトランジスタが、ＮＭＯＳトランジスタの場合を想定して説明したが、当該トランジスタは、ＮＭＯＳトランジスタに限定されるものではなく、ＰＭＯＳトランジスタであっても構わない。この場合、第１の電源電圧ＶＤＤと第２の電源電圧ＶＳＳの大小関係は反転し、第１入力パルスＶｉｐ１と第２入力パルスＶｉｐ２の信号極性も反転する。
【符号の説明】
【０１０４】
１：  変換部
２：  出力部
３，４（４ａ，４ｂ）：  パルス発生回路
１１〜１３：  ソースフォロア回路
２０：  撮像部
２１：  フォトダイオード
２２：  垂直ＣＣＤ部
２３：  水平ＣＣＤ部
２４：  出力トランジスタ
３０，３０ａ，３０ｂ：  直流電圧発生回路
３１：  第１の微分回路
３２：  第２の微分回路
１００：  従来方式の出力回路
１０１〜１１０：  本発明に係る出力回路
Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２：  キャパシタ
ＦＤ：  フローティングディフュージョン
ＩＮＶ：  反転増幅器
ＭＲ１：  リセットトランジスタ
ＭＮ１１，ＭＮ２1，ＭＮ３１：  駆動トランジスタ
ＭＮ１２，ＭＮ２２，ＭＮ３２〜ＭＮ３６：  負荷トランジスタ
ＭＮ４２，ＭＮ５２，ＭＮ６３〜ＭＮ６６：  カスコードトランジスタ
ＭＮＡ１：  ＮＭＯＳトランジスタ
ＭＰＡ１：  ＰＭＯＳトランジスタ
Ｎ１１：  第１の微分回路の出力端
Ｎ１２：  第１の微分回路の入力端
Ｎ２１：  第２の微分回路の出力端
Ｎ２２：  第２の微分回路の入力端
Ｎ３，Ｎ４ａ，Ｎ４ｂ：  パルス発生回路の出力端子
ＯＵＴ：  出力端子
Ｒ１，Ｒ１ａ，Ｒ１ｂ，Ｒ２，Ｒ２ａ，Ｒ２ｂ，Ｒ１１，Ｒ２１：  抵抗
ＳＦＯ１〜ＳＦＯ３：  ソースフォロワ回路の出力ノード
Ｔ１：  リセット期間
Ｔ２：  基準期間
Ｔ３：  信号読み込み期間
Ｖｂ：  直流バイアス電圧
ＶＤＤ：  第１の電源電圧
Ｖｄｐ１：  第１駆動パルス
Ｖｄｐ２：  第２駆動パルス
ＶＧ１，ＶＧ２：  バイアス電圧
Ｖｉｐ１：  第１入力パルス
Ｖｉｐ２：  第２入力パルス
ＶＰ１〜ＶＰ４：  電流制御パルス電圧
ＶＲＤ：  リセット用電圧源
ＶＳＳ：  第２の電源電圧（接地電圧）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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