(57)【要約】【課題】メタルゲート電極とポリシリコン抵抗素子とを同じ半導体基板に混載するとともに、半導体装置の設計の自由度を向上し、また、半導体装置の小型化を図る。【解決手段】半導体基板１の主面上にゲート絶縁膜を介してＭＩＳＦＥＴ用のメタルゲート電極が形成され、また、半導体基板１の主面上に積層パターンＬＰを介してポリシリコン抵抗素子用のシリコン膜パターンＳＰが形成されている。メタルゲート電極は金属膜とその上のシリコン膜とを有し、積層パターンＬＰは絶縁膜３ａとその上の金属膜４ａとその上の絶縁膜５ａとを有し、絶縁膜３ａは、前記ゲート絶縁膜と同層の絶縁膜により形成され、金属膜４ａはメタルゲート電極の金属膜と同層の金属膜により形成され、シリコン膜パターンＳＰは、メタルゲート電極のシリコン膜と同層のシリコン膜により形成されている。シリコン膜パターンＳＰは、平面視で絶縁膜５ａに内包されている。【選択図】図２
2013004747.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴおよび抵抗素子を有する半導体装置であって、
半導体基板と、
前記半導体基板の主面上にゲート絶縁膜を介して形成された、前記ＭＩＳＦＥＴ用のメタルゲート電極と、
前記半導体基板の主面上に第１積層膜を介して形成された、前記抵抗素子用のシリコン膜パターンと、
を有し、
前記メタルゲート電極は、前記ゲート絶縁膜上の第１金属膜と前記第１金属膜上の第１シリコン膜とを有し、
前記第１積層膜は、第１絶縁膜と前記第１絶縁膜上の第２金属膜と前記第２金属膜上の第２絶縁膜とを有し、
前記ゲート絶縁膜と前記第１絶縁膜とは、同層の絶縁膜により形成され、
前記第１金属膜と前記第２金属膜とは、同層の金属膜により形成され、
前記第１シリコン膜と前記シリコン膜パターンとは、同層のシリコン膜により形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記シリコン膜パターンは、平面視で、前記第２絶縁膜に内包されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記シリコン膜パターンは、前記第２絶縁膜に接し、前記第２金属膜には接していないことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１積層膜は、前記半導体基板の活性領域上、前記半導体基板の素子分離領域上、あるいは、前記半導体基板の活性領域および素子分離領域上に形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ゲート絶縁膜および前記第１絶縁膜は、高誘電率膜であることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２絶縁膜の誘電率は、前記第１絶縁膜の誘電率よりも低いことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２絶縁膜は、前記第１絶縁膜よりも厚いことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２絶縁膜は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜、酸化炭化シリコン膜からなることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１金属膜および前記第２金属膜は、窒化チタン膜、窒化タンタル膜、窒化タングステン膜、炭化チタン膜、炭化タンタル膜、炭化タングステン膜または窒化炭化タンタル膜であることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第２絶縁膜は、酸化シリコン膜または窒化シリコン膜からなり、
前記第１金属膜および前記第２金属膜は、窒化チタン膜からなることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第２絶縁膜は、酸化シリコン膜からなることを特徴とする半導体装置。
【請求項１２】
ＭＩＳＦＥＴおよび抵抗素子を有する半導体装置の製造方法であって、
（ａ）半導体基板の主面上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜上に金属膜を形成する工程、
（ｃ）前記金属膜上に第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜をパターニングして、絶縁膜パターンを形成する工程、
（ｅ）前記金属膜上に、前記絶縁膜パターンを覆うように、シリコン膜を形成する工程、
（ｆ）前記シリコン膜上に第１レジストパターン部分および第２レジストパターン部分を有するレジストパターンを形成する工程、
（ｇ）前記レジストパターンをエッチングマスクとして、前記シリコン膜および前記金属膜をエッチングする工程、
を有し、
前記（ｇ）工程では、前記第１レジストパターン部分の下に残存する前記金属膜および前記金属膜上の前記シリコン膜により前記ＭＩＳＦＥＴ用のメタルゲート電極が形成され、前記第２レジストパターンの下に残存する前記シリコン膜により前記抵抗素子用のシリコン膜パターンが形成され、
前記（ｇ）工程で形成された前記シリコン膜パターンは、少なくとも一部が前記絶縁膜パターンと平面視で重なっていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記絶縁膜パターンはエッチングストッパ膜として機能して前記絶縁膜パターンの下に前記金属膜および前記第１絶縁膜が残存することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｇ）工程で形成された前記シリコン膜パターンは、平面視で、前記絶縁膜パターンに内包されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記メタルゲート電極の下の前記第１絶縁膜が、前記ＭＩＳＦＥＴ用のゲート絶縁膜となることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１絶縁膜は、高誘電率膜であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記第２絶縁膜は、酸化シリコン膜または窒化シリコン膜からなり、
前記金属膜は、窒化チタン膜からなり、
前記（ｄ）工程では、ウェットエッチングにより前記第２絶縁膜をパターニングして、前記絶縁膜パターンを形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ａ）工程前に、
（ａ１）前記半導体基板に素子分離領域を形成する工程、
を更に有し、
前記（ｄ）工程では、前記絶縁膜パターンは、前記半導体基板の活性領域上、前記半導体基板の前記素子分離領域上、あるいは、前記半導体基板の活性領域および前記素子分離領域上に位置するように形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＳＦＥＴおよび抵抗素子を有する半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成することができる。ゲート電極としては、ポリシリコン膜を使用することが一般的である。
【０００３】
しかしながら、近年、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００４】
また、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料（高誘電率材料）を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
【０００５】
特開２００１−１６８２９９号公報（特許文献１）には、Ｒｕなどの低抵抗率の導電性材料を上部電極に採用するＭＩＭまたはＭＩＳ構造のセルキャパシタと、ポリシリコンなどの高抵抗の導電性材料を利用する抵抗素子を実質的な工程の延長を伴わず作製可能とする半導体装置構造を提供する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１６８２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
ゲート電極としてメタルゲート電極を適用するに際して、ゲート電極全体を金属膜で形成すると、その金属膜の厚みが厚くなるため、金属膜が剥離しやすくなる問題や、あるいは金属膜をパターニングする（ゲート加工する）際のオーバーエッチングによる基板ダメージの問題が生じる可能性がある。このため、ゲート絶縁膜上の金属膜とその金属膜上のシリコン膜との積層膜によりメタルゲート電極を形成することが好ましい。その場合、金属膜のみでメタルゲート電極を形成する場合に比べて金属膜の厚みを薄くすることができるため、金属膜が剥離しやすくなる問題や金属膜をパターニングする際のオーバーエッチングによる基板ダメージの問題を改善することができる。また、これまでのポリシリコンゲート電極の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【０００９】
また、半導体基板にＭＩＳＦＥＴと他の素子、例えば抵抗素子とを混載することで、半導体基板に種々の回路を形成することができる。半導体基板に形成する抵抗素子としては、ポリシリコン抵抗素子がある。ポリシリコン抵抗素子は、半導体基板上に形成された、パターニングされたポリシリコン膜により形成することができる。
【００１０】
ゲート電極にポリシリコンゲート電極を用いた場合には、このポリシリコンゲート電極と同層のポリシリコン膜を用いてポリシリコン抵抗素子を形成することができる。
【００１１】
一方、ゲート電極に、ゲート絶縁膜上の金属膜とその金属膜上のポリシリコン膜との積層膜により形成したメタルゲート電極を用いた場合には、メタルゲート電極のポリシリコン膜と同層のポリシリコン膜を用いて抵抗素子を形成することが考えられる。しかしながら、低抵抗率の金属膜と高抵抗率のポリシリコン膜との積層膜で抵抗素子を形成すると、抵抗素子の抵抗値が低抵抗の金属膜によって規定されてしまい、抵抗素子をうまく形成することが困難である。このため、メタルゲート電極のポリシリコン膜と同層のポリシリコン膜を用い、かつ主としてこのポリシリコン膜により抵抗値を規定できるポリシリコン抵抗素子を形成することが望まれる。
【００１２】
また、メタルゲート電極のポリシリコン膜と同層のポリシリコン膜を用い、かつ主としてこのポリシリコン膜により抵抗値を規定できるポリシリコン抵抗素子を形成しようとすると、設計の自由度が低下したり、あるいは、半導体装置の大型化を招く虞がある。このため、メタルゲート電極とポリシリコン抵抗素子とを同じ半導体基板に混載する上で、半導体装置の設計の自由度を向上させ、また、半導体装置の小型化を図れるようにすることが望まれる。
【００１３】
本発明の目的は、メタルゲート電極と抵抗素子とを同じ半導体基板に形成する技術を提供することにある。
【００１４】
また、本発明の他の目的は、半導体装置の設計の自由度を向上することができる技術を提供することにある。
【００１５】
また、本発明の他の目的は、半導体装置の小型化を図ることができる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
代表的な実施の形態による半導体装置は、ＭＩＳＦＥＴおよび抵抗素子を有する半導体装置であり、半導体基板の主面上に、ゲート絶縁膜を介してＭＩＳＦＥＴ用のゲート電極が形成されるとともに、積層膜を介して抵抗素子用のシリコン膜パターンが形成されている。前記ゲート電極は、前記ゲート絶縁膜上の金属膜とその上に形成されたシリコン膜とを有している。前記積層膜は、前記ゲート絶縁膜と同層の絶縁膜と、その上に形成されかつ前記ゲート電極の金属膜と同層の金属膜と、その上に形成された他の絶縁膜とを有している。そして、シリコン膜パターンは、前記ゲート電極のシリコン膜と同層のシリコン膜により形成されている。
【００１９】
ここで、前記シリコン膜パターンが、前記他の絶縁膜に平面視で内包されていれば、より好ましい。
【００２０】
また、代表的な実施の形態による半導体装置の製造方法は、ＭＩＳＦＥＴおよび抵抗素子を有する半導体装置の製造方法である。まず、半導体基板の主面上にゲート絶縁膜用の第１絶縁膜を形成し、第１絶縁膜上にメタルゲート電極用の金属膜を形成し、金属膜上に第２絶縁膜を形成し、この第２絶縁膜をパターニングして、絶縁膜パターンを形成する。それから、金属膜上に絶縁膜パターンを覆うように、メタルゲート電極用と抵抗素子用を兼ねたシリコン膜を形成し、このシリコン膜上に第１レジストパターン部分および第２レジストパターン部分を有するレジストパターンを形成し、このレジストパターンをエッチングマスクとして、シリコン膜および金属膜をエッチングする。これにより、第１レジストパターン部分の下に残存する金属膜およびシリコン膜によりメタルゲート電極が形成され、第２レジストパターンの下に残存するシリコン膜により抵抗素子用のシリコン膜パターンが形成される。絶縁膜パターンは、平面視で、このシリコン膜パターンの少なくとも一部と重なっている。
【００２１】
ここで、前記シリコン膜パターンが、前記絶縁膜パターンに平面視で内包されていれば、より好ましい。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
代表的な実施の形態によれば、製造工程数を抑制しながらメタルゲート電極と抵抗素子とを同じ半導体基板に形成することができる。
【００２４】
また、半導体装置の設計の自由度を向上させることができる。
【００２５】
また、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の要部平面図である。
【図４】本発明の一実施の形態である半導体装置の要部平面図である。
【図５】第１の変形例の半導体装置の要部断面図である。
【図６】本発明の一実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図７】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図８】図７と同じ半導体装置の製造工程中の要部断面図である。
【図９】図７に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９と同じ半導体装置の製造工程中の要部断面図である。
【図１１】図９に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１と同じ半導体装置の製造工程中の要部断面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３と同じ半導体装置の製造工程中の要部断面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５と同じ半導体装置の製造工程中の要部断面図である。
【図１７】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７と同じ半導体装置の製造工程中の要部断面図である。
【図１９】図１７に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９と同じ半導体装置の製造工程中の要部断面図である。
【図２１】図１９と同じ半導体装置の製造工程中の要部平面図である。
【図２２】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２と同じ半導体装置の製造工程中の要部断面図である。
【図２４】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４と同じ半導体装置の製造工程中の要部断面図である。
【図２６】図２４と同じ半導体装置の製造工程中の要部平面図である。
【図２７】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７と同じ半導体装置の製造工程中の要部断面図である。
【図２９】図２７に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９と同じ半導体装置の製造工程中の要部断面図である。
【図３１】図２９と同じ半導体装置の製造工程中の要部平面図である。
【図３２】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２と同じ半導体装置の製造工程中の要部断面図である。
【図３４】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４と同じ半導体装置の製造工程中の要部断面図である。
【図３６】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６と同じ半導体装置の製造工程中の要部断面図である。
【図３８】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８と同じ半導体装置の製造工程中の要部断面図である。
【図４０】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０と同じ半導体装置の製造工程中の要部断面図である。
【図４２】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２と同じ半導体装置の製造工程中の要部断面図である。
【図４４】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４と同じ半導体装置の製造工程中の要部断面図である。
【図４６】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６と同じ半導体装置の製造工程中の要部断面図である。
【図４８】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８と同じ半導体装置の製造工程中の要部断面図である。
【図５０】第２の変形例の半導体装置の要部断面図である。
【図５１】第２の変形例の半導体装置の要部平面図である。
【図５２】第２の変形例の半導体装置の要部平面図である。
【図５３】第３の変形例の半導体装置の要部断面図である。
【図５４】第３の変形例の半導体装置の要部平面図である。
【図５５】第３の変形例の半導体装置の要部平面図である。
【図５６】検討例の半導体装置の製造工程中の要部断面図である。
【図５７】図５６と同じ半導体装置の製造工程中の要部断面図である。
【図５８】図５６に続く半導体装置の製造工程中の要部断面図である。
【図５９】図５８と同じ半導体装置の製造工程中の要部断面図である。
【図６０】図５８に続く半導体装置の製造工程中の要部断面図である。
【図６１】図６０と同じ半導体装置の製造工程中の要部断面図である。
【図６２】図６０に続く半導体装置の製造工程中の要部断面図である。
【図６３】図６２と同じ半導体装置の製造工程中の要部断面図である。
【図６４】図６２に続く半導体装置の製造工程中の要部断面図である。
【図６５】図６４と同じ半導体装置の製造工程中の要部断面図である。
【図６６】図６４に続く半導体装置の製造工程中の要部断面図である。
【図６７】図６６と同じ半導体装置の製造工程中の要部断面図である。
【図６８】図５６〜図６７に示される検討例の製造工程の場合の平面レイアウトを示す要部平面図である。
【図６９】図５６〜図６７に示される検討例の製造工程の場合の平面レイアウトを示す要部平面図である。
【発明を実施するための形態】
【００２７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００３０】
（実施の形態１）
本発明の一実施の形態である半導体装置を図面を参照して説明する。図１および図２は、本発明の一実施の形態である半導体装置の要部断面図である。図３および図４は、本発明の一実施の形態である半導体装置の要部平面図である。本実施の形態の半導体装置は、抵抗素子およびＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）素子を有する半導体装置である。図３および図４には、抵抗素子形成領域１Ｂの同じ領域が示されている。このうち、図３では、活性領域ＡＲ２、絶縁膜５ａ（積層パターンＬＰ）、シリコン膜パターンＳＰおよびコンタクトホールＣＮＴの平面レイアウトが示されており、他の構成は図示を省略し、一方、図４は、図３と同じ領域の平面図であるが、理解を簡単にするために、活性領域ＡＲ２にハッチングを付し、シリコン膜パターンＳＰおよび絶縁膜５ａ（積層パターンＬＰ）を点線で示したものである。図３のＡ−Ａ線の断面図が、図１の抵抗素子形成領域１Ｂの断面図に対応し、図３のＢ−Ｂ線の断面図が、図２の抵抗素子形成領域１Ｂの断面図に対応している。ＭＩＳＦＥＴ形成領域１Ａの平面図は、図示していない。
【００３１】
図１および図２に示されるように、本実施の形態の半導体装置を構成する半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。
【００３２】
半導体基板１は、ＭＩＳＦＥＴが形成された領域であるＭＩＳＦＥＴ形成領域１Ａと、抵抗素子が形成された領域である抵抗素子形成領域１Ｂとを有している。図１には、ＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂの要部断面図が示され、図２には、抵抗素子形成領域１Ｂの要部断面図が示されている。図１においては、理解を簡単にするために、ＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂを互いに隣接して示しているが、半導体基板１におけるＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂの実際の位置関係は、必要に応じて変更することができる。また、図１において、ＭＩＳＦＥＴ形成領域１Ａには、ｐチャネル型ＭＩＳＦＥＴが形成された領域が示されているが、実際には、ＭＩＳＦＥＴ形成領域１Ａには、ｐチャネル型ＭＩＳＦＥＴだけでなく、ｎチャネル型ＭＩＳＦＥＴも形成されている。図１のＭＩＳＦＥＴ形成領域１Ａの半導体基板１と図１の抵抗素子形成領域１Ｂの半導体基板１と図２の抵抗素子形成領域１Ｂの半導体基板１とは、同一の半導体基板１である。
【００３３】
図１に示されるように、半導体基板１の主面には素子分離領域２が形成されている。素子分離領域２は、半導体基板１の主面に形成された素子分離溝（溝）２ａに埋め込まれた絶縁体（絶縁膜、例えば酸化シリコンなど）からなり、ＳＴＩ（Shallow Trench Isolation）法により形成することができる。
【００３４】
半導体基板１においては、素子分離領域２によって活性領域が規定（画定）され、ＭＩＳＦＥＴ形成領域１Ａでは、その活性領域にＭＩＳＦＥＴＱ１が形成され、抵抗素子形成領域１Ｂでは、その活性領域上に積層パターンＬＰを介して抵抗素子ＲＳＴが形成されている。活性領域は、半導体基板１の主面において、素子分離領域２が形成されていない領域（基板領域）に対応している。
【００３５】
ＭＩＳＦＥＴ形成領域１Ａにおいては、半導体基板１の主面から所定の深さにわたってｎ型ウエル（ｎ型半導体領域）ＮＷが形成されている。図１において、抵抗素子形成領域１Ｂでは、ウエル領域は形成されていないが、他の形態として、抵抗素子形成領域１Ｂの半導体基板１にｐ型またはｎ型のウエル領域を形成することもできる。
【００３６】
ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板１の主面にＭＩＳＦＥＴＱ１が形成され、抵抗素子形成領域１Ｂにおいて、半導体基板１の主面に抵抗素子ＲＳＴが形成されている。
【００３７】
ＭＩＳＦＥＴ形成領域１Ａに形成されたＭＩＳＦＥＴＱ１の具体的な構成について説明する。
【００３８】
ＭＩＳＦＥＴＱ１のゲート電極ＧＥは、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｎ型ウエルＮＷの表面上（すなわち半導体基板１の主面上）にゲート絶縁膜ＧＩを介して形成されている。すなわち、ゲート電極ＧＥとｎ型ウエルＮＷとの間に、ゲート絶縁膜ＧＩが介在している。ゲート絶縁膜ＧＩは、ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴＱ１のゲート絶縁膜として機能する絶縁膜である。
【００３９】
ゲート絶縁膜ＧＩは、好ましくは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。ゲート絶縁膜ＧＩとしては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、この金属酸化物膜が、窒素またはケイ素の一方または両方を含有する場合もあり得る。
【００４０】
また、ゲート絶縁膜ＧＩを上記のような高誘電率ゲート絶縁膜とした場合、ゲート絶縁膜ＧＩを半導体基板１（ｎ型ウエルＮＷ）の表面（シリコン面）上に直接的に形成することもできるが、ゲート絶縁膜ＧＩと半導体基板１（ｎ型ウエルＮＷ）との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層（絶縁層、絶縁膜）を設けることもできる。酸化シリコンまたは酸窒化シリコンからなる界面層を設けた場合には、ゲート絶縁膜と半導体基板（のシリコン面）の界面をＳｉＯ２／Ｓｉ（またはＳｉＯＮ／Ｓｉ）構造にし、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【００４１】
ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成されてゲート絶縁膜ＧＩに接する金属膜（金属層）４ｂと、この金属膜４ｂ上のシリコン膜６ｂとの積層膜により形成されている。ゲート電極ＧＥは、ゲート絶縁膜ＧＩに接する金属膜４ｂを有しており、いわゆるメタルゲート電極（金属ゲート電極）である。
【００４２】
なお、本願において、金属膜（金属層）とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜４ｂおよび後述の金属膜４ａ，４は、金属伝導を示す導電膜であり、金属級に抵抗率が低い。金属膜４ｂとして特に好ましいのは、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜である。
【００４３】
シリコン膜６ｂは、具体的には多結晶シリコン膜（ポリシリコン膜）からなり、不純物が導入されて低抵抗率とされている。すなわち、シリコン膜６ｂは、ドープトポリシリコン膜からなる。金属膜４ｂは、シリコン膜６ｂよりも低抵抗率である。
【００４４】
ＭＩＳＦＥＴ形成領域１Ａのｎ型ウエルＮＷには、ｐチャネル型のＭＩＳＦＥＴＱ１のＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域として、ｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸとそれよりも高不純物濃度のｐ＋型半導体領域（ソース・ドレイン領域）ＳＤとが形成されている。ｐ＋型半導体領域ＳＤは、ｐ−型半導体領域ＥＸよりも不純物濃度が高くかつ接合深さが深い。
【００４５】
ゲート電極ＧＥの側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷ１が形成されている。ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐ−型半導体領域ＥＸはゲート電極ＧＥに整合して形成され、ｐ＋型半導体領域ＳＤはゲート電極ＧＥの側壁上に設けられたサイドウォールスペーサＳＷ１に整合して形成されている。すなわち、ｐ−型半導体領域ＥＸは、ゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷ１の下に位置して、ｐチャネル型のＭＩＳＦＥＴＱ１のチャネル領域とｐ＋型半導体領域ＳＤとの間に介在している。
【００４６】
ｐ＋型半導体領域ＳＤの表面上と、ゲート電極ＧＥを構成するシリコン膜６ｂの表面上とには、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層１３が形成されている。ゲート電極ＧＥを構成する金属膜４ｂおよびシリコン膜６ｂと、そのシリコン膜６ｂの上部の金属シリサイド層１３とを合わせたものを、ゲート電極ＧＥとみなすこともできる。
【００４７】
また、ここでは、ＭＩＳＦＥＴ形成領域１Ａにおいて形成されるＭＩＳＦＥＴＱ１がｐチャネル型のＭＩＳＦＥＴの場合を示しているが、各領域の導電型を反対にして、ＭＩＳＦＥＴ形成領域１Ａにおいて形成されるＭＩＳＦＥＴＱ１をｎチャネル型のＭＩＳＦＥＴとすることもできる。また、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐチャネル型のＭＩＳＦＥＴおよびｎチャネル型のＭＩＳＦＥＴの両方を形成する、すなわちＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を形成することもできる。
【００４８】
次に、抵抗素子形成領域１Ｂに形成されている抵抗素子ＲＳＴの具体的な構成について説明する。
【００４９】
抵抗素子（ポリシリコン抵抗素子）ＲＳＴは、シリコン膜パターン（パターニングされたシリコン膜）ＳＰにより形成されている。シリコン膜パターンＳＰは、具体的には多結晶シリコン膜（ポリシリコン膜）からなり、不純物が導入されて低抵抗率とされている。すなわち、シリコン膜パターンＳＰは、ドープトポリシリコン膜からなる。シリコン膜パターンＳＰは、ＭＩＳＦＥＴ形成領域１Ａのゲート電極ＧＥのシリコン膜６ｂと同層のシリコン膜からなり、同工程で形成されている。つまり、抵抗素子ＲＳＴを構成するシリコン膜パターンＳＰは、ゲート電極ＧＥのシリコン膜６ｂと同工程で形成された同層のシリコン膜からなる。
【００５０】
また、シリコン膜パターンＳＰとゲート電極ＧＥのシリコン膜６ｂとは、同層のシリコン膜からなるが、不純物濃度（場合によっては不純物の種類も）が相違していてもよい。シリコン膜パターンＳＰとゲート電極ＧＥのシリコン膜６ｂとで不純物濃度を相違させることで、ゲート電極ＧＥのシリコン膜６ｂの導電型および不純物濃度は、ＭＩＳＦＥＴを形成するのに相応しい導電型および不純物濃度とし、シリコン膜パターンＳＰの導電型および不純物濃度は、抵抗素子ＲＳＴを形成するのに相応しい導電型および不純物濃度とすることができる。
【００５１】
また、シリコン膜パターンＳＰの側壁上には、上記サイドウォールスペーサＳＷ１と同様のサイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷ２が形成されている。サイドウォールスペーサＳＷ２は、ＭＩＳＦＥＴ形成領域１ＡのサイドウォールスペーサＳＷ１と同工程で形成されている。
【００５２】
シリコン膜パターンＳＰは、半導体基板１の表面上に直接的に形成されているのではなく、半導体基板１の表面上に積層パターン（積層膜、第１積層膜）ＬＰが形成され、この積層パターンＬＰ上にシリコン膜パターンＳＰが形成されている。すなわち、シリコン膜パターンＳＰと半導体基板１との間に、積層パターンＬＰが介在しており、シリコン膜パターンＳＰは、半導体基板１上に、積層パターンＬＰを介して形成されている。
【００５３】
積層パターンＬＰは積層膜である。具体的には、積層パターンＬＰは、絶縁膜３ａと絶縁膜３ａ上の金属膜４ａと金属膜４ａ上の絶縁膜５ａとの積層膜により形成されている。積層パターンＬＰの絶縁膜３ａは、ＭＩＳＦＥＴ形成領域１Ａのゲート絶縁膜ＧＩと同層の絶縁膜からなり、同工程で形成されている。つまり、積層パターンＬＰの絶縁膜３ａは、ＭＩＳＦＥＴ形成領域１Ａのゲート絶縁膜ＧＩと同工程で形成された同層の絶縁膜からなる。このため、積層パターンＬＰの絶縁膜３ａは、ＭＩＳＦＥＴ形成領域１Ａのゲート絶縁膜ＧＩと同じ材料（絶縁材料）からなる。このため、ＭＩＳＦＥＴ形成領域１Ａのゲート絶縁膜ＧＩを上記のような高誘電率膜（Ｈｉｇｈ−ｋ膜）とした場合には、積層パターンＬＰの絶縁膜３ａも高誘電率膜（Ｈｉｇｈ−ｋ膜）となる。
【００５４】
また、積層パターンＬＰの金属膜４ａは、ＭＩＳＦＥＴ形成領域１Ａのゲート電極ＧＥの金属膜４ｂと同層の金属膜からなり、同工程で形成されている。つまり、積層パターンＬＰの金属膜４ａは、ＭＩＳＦＥＴ形成領域１Ａのゲート電極ＧＥの金属膜４ｂと同工程で形成された同層の金属膜からなる。このため、積層パターンＬＰの金属膜４ａは、ＭＩＳＦＥＴ形成領域１Ａのゲート電極ＧＥの金属膜４ｂと同じ材料（金属材料）からなる。積層パターンＬＰの金属膜４ａは、シリコン膜パターンＳＰよりも低抵抗率である。
【００５５】
また、積層パターンＬＰの側壁上には、上記サイドウォールスペーサＳＷ１，ＳＷ２と同様のサイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷ３が形成されている。サイドウォールスペーサＳＷ３は、サイドウォールスペーサＳＷ２やＭＩＳＦＥＴ形成領域１ＡのサイドウォールスペーサＳＷ１と同工程で形成されている。
【００５６】
また、ゲート絶縁膜ＧＩおよび絶縁膜３ａを上記のような高誘電率膜（Ｈｉｇｈ−ｋ膜）とした場合で、ゲート絶縁膜ＧＩを半導体基板１（ｎ型ウエルＮＷ）の表面（シリコン面）上に直接的に形成した場合には、積層パターンＬＰの絶縁膜３ａも、半導体基板１の表面（シリコン面）上に直接的に形成した状態となる。一方、ゲート絶縁膜ＧＩおよび絶縁膜３ａを上記のような高誘電率膜（Ｈｉｇｈ−ｋ膜）とした場合で、ゲート絶縁膜ＧＩと半導体基板１（ｎ型ウエルＮＷ）との界面に薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層を設けた場合には、積層パターンＬＰの絶縁膜３ａと半導体基板１との界面にも、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層が形成され得る。
【００５７】
図３からも分かるように、平面視で、シリコン膜パターンＳＰは絶縁膜５ａに内包されている。つまり、絶縁膜５ａは、シリコン膜パターンＳＰよりも大きな平面形状として形成されており、平面視で、シリコン膜パターンＳＰは積層パターンＬＰからはみ出していない。このため、シリコン膜パターンＳＰ全体が絶縁膜５ａ上にあり、シリコン膜パターンＳＰ（の下面）全体が絶縁膜５ａ（の上面）に接している。シリコン膜パターンＳＰは、平面視で絶縁膜５ａに内包されているため、シリコン膜パターンＳＰ全体が絶縁膜５ａ上に位置しており、シリコン膜パターンＳＰは絶縁膜５ａに接するが、金属膜４ａには接していない。なお、「平面視」または「平面的に見て」という場合、半導体基板１の主面に平行な平面で見たときのことを意味している。
【００５８】
また、積層パターンＬＰは、絶縁膜５ａと同じ平面形状である。このため、平面視で、シリコン膜パターンＳＰは積層パターンＬＰに内包されている。つまり、積層パターンＬＰは、シリコン膜パターンＳＰよりも大きな平面形状として形成されており、平面視で、シリコン膜パターンＳＰは積層パターンＬＰからはみ出していない。
【００５９】
また、抵抗素子形成領域１Ｂでは、半導体基板１の主面上にシリコン膜パターンＳＰ、積層パターンＬＰおよびサイドウォールスペーサＳＷ２，ＳＷ３を覆うように、酸化シリコン膜などからなる絶縁膜１１が形成されている。この絶縁膜１１は、サリサイドプロセスで金属シリサイド層１３が形成されるのを防止するために設けた絶縁膜である。ＭＩＳＦＥＴ形成領域１Ａでは、ｐ＋型半導体領域ＳＤの表面上とゲート電極ＧＥのシリコン膜６ｂの表面上とに金属シリサイド層１３を形成するために、絶縁膜１１は除去されており、一方、抵抗素子形成領域１Ｂでは、シリコン膜パターンＳＰが絶縁膜１１で覆われることで、シリコン膜パターンＳＰに対する金属シリサイド層１３の形成が防止されている。絶縁膜１１は、サイドウォールスペーサＳＷ２，ＳＷ３上に形成されていてもよく、また、シリコン膜パターンＳＰおよびサイドウォールスペーサＳＷ２で覆われていない部分の積層パターンＬＰ上に形成されていてもよい。
【００６０】
ここで、第１変形例として、図５に示されるように、シリコン膜パターンＳＰの上面のうち、プラグＰＧが接続される領域に、金属シリサイド層１３を形成することもできる。この第１変形例（図５）の場合、金属シリサイド層１３は、シリコン膜パターンＳＰの上面全体に形成されているのではなく、プラグＰＧが接続される部分（領域）のシリコン膜パターンＳＰの上面に形成されており、金属シリサイド層１３が形成されていない部分のシリコン膜パターンＳＰの上面上には、絶縁膜１１が形成された状態となっている。なお、図５は、本実施の形態の第１の変形例の半導体装置の要部断面図であり、上記図２に対応する断面図が示されている。また、後述の第２変形例や第３変形例において、第１変形例のように、シリコン膜パターンＳＰの上面のうち、プラグＰＧが接続される領域に、金属シリサイド層１３を形成することもできる。
【００６１】
このように、ＭＩＳＦＥＴ形成領域１ＡにＭＩＳＦＥＴＱ１が形成され、抵抗素子形成領域１Ｂにシリコン膜パターンＳＰからなる抵抗素子ＲＳＴが形成されている。
【００６２】
半導体基板１の主面全体上には、ゲート電極ＧＥおよびシリコン膜パターンＳＰを覆うように、層間絶縁膜（絶縁膜）１４が形成されている。層間絶縁膜１４は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側）などからなり、層間絶縁膜１４の上面は、ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとでその高さがほぼ一致するように、平坦化されている。
【００６３】
層間絶縁膜１４にはコンタクトホール（開口部、貫通孔、接続孔）ＣＮＴが形成されており、コンタクトホールＣＮＴ内には、導電性のプラグ（接続用導体部、導電性プラグ）ＰＧが形成されている。プラグＰＧは、コンタクトホールＣＮＴの底部および側壁上に形成された導電性バリア膜（例えばチタン膜、窒化チタン膜あるいはそれらの積層膜）と、導電性バリア膜上にコンタクトホールＣＮＴ内を埋め込むように形成されたタングステン（Ｗ）膜などからなる主導体膜とにより形成されているが、図面の簡略化のために、図１、図２および図５では、導電性バリア膜と主導体膜とを区別せずにプラグＰＧとして示してある。
【００６４】
コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧは、ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＳＤおよびゲート電極ＧＥ上、抵抗素子形成領域１Ｂのシリコン膜パターンＳＰ上などに形成されている。図１には、ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＳＤ上に形成されたプラグＰＧが図示されており、このプラグＰＧの底部は、ｐ型半導体領域ＳＤの表面（上面）に形成された金属シリサイド層１３に接して電気的に接続されている。また、図２には、抵抗素子形成領域１Ｂのシリコン膜パターンＳＰの端部上に形成されたプラグＰＧが図示されており、このプラグＰＧの底部は、シリコン膜パターンＳＰの端部の上面に接して電気的に接続されている。なお、図５の第１変形例の場合は、シリコン膜パターンＳＰの端部の上面に形成された金属シリサイド層１３にプラグＰＧの底部が接して電気的に接続されている。
【００６５】
プラグＰＧが埋め込まれた層間絶縁膜１４上には、例えば酸化シリコン膜などからなる絶縁膜１５が形成されており、絶縁膜１５に形成された配線溝（開口部）内に第１層配線としての配線（配線層、第１配線層）Ｍ１が形成されている。
【００６６】
配線Ｍ１は、絶縁膜１５に形成された配線溝の底部および側壁上に形成された導電性バリア膜（例えばチタン膜、窒化チタン膜あるいはそれらの積層膜）と、導電性バリア膜上に配線溝内を埋め込むように形成された銅の主導体膜とにより形成されているが、図面の簡略化のために、図１、図２および図５では、導電性バリア膜と主導体膜とを区別せずに配線Ｍ１として示してある。配線Ｍ１は、プラグＰＧを介して、ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＳＤ、ゲート電極ＧＥ、抵抗素子形成領域１Ｂのシリコン膜パターンＳＰなどと電気的に接続されている。
【００６７】
配線Ｍ１は、ダマシン技術（ここではシングルダマシン技術）により形成されているが、他の形態として、パターニングされた導体膜（例えばタングステン配線またはアルミニウム配線）により形成することもできる。
【００６８】
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。
【００６９】
図６は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図７〜図４９は、本実施の形態の半導体装置の製造工程中の要部断面図または要部平面図である。図７〜図４９のうち、図７〜図２０、図２２〜図２５、図２７〜図３０および図３２〜図４９が要部断面図であり、図２１、図２６および図３１が要部平面図である。このうち、図７、図９、図１１、図１３、図１５、図１７、図１９、図２２、図２４、図２７、図２９、図３２、図３４、図３６、図３８、図４０、図４２、図４４、図４６および図４８は、上記図１に対応する領域の断面が示されている。また、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２３、図２５、図２８、図３０、図３３、図３５、図３７、図３９、図４１、図４３、図４５、図４７および図４９は、上記図２に対応する領域の断面が示されている。また、図２１、図２６および図３１は、上記図３に対応する平面領域が示されている。なお、図２１のＢ−Ｂ線の断面図が図２０に対応し、図２６のＢ−Ｂ線の断面図が図２５に対応し、図３１のＢ−Ｂ線の断面図が図３０に対応している。
【００７０】
まず、図７および図８に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する（図６のステップＳ１）。本実施の形態の半導体装置が形成される半導体基板１は、上述のように、ＭＩＳＦＥＴが形成される領域であるＭＩＳＦＥＴ形成領域１Ａと、抵抗素子（抵抗素子ＲＳＴ）が形成される領域である抵抗素子形成領域１Ｂとを有している。そして、半導体基板１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより、絶縁体（溝に埋め込まれた絶縁体）からなる素子分離領域２を形成する（図６のステップＳ２）。
【００７１】
すなわち、エッチングなどにより半導体基板１の主面に素子分離溝（溝）２ａを形成してから、酸化シリコン（例えばオゾンＴＥＯＳ（Tetraethoxysilane）酸化膜）などからなる絶縁膜を素子分離溝２ａを埋めるように半導体基板１上に形成する。それから、この絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨することで、素子分離溝２ａの外部の不要な絶縁膜を除去し、かつ素子分離溝２ａ内に絶縁膜を残すことにより、素子分離溝２ａを埋める絶縁膜（絶縁体）からなる素子分離領域２を形成することができる。
【００７２】
素子分離領域２によって、半導体基板１の活性領域が規定される。ＭＩＳＦＥＴ形成領域１Ａにおける素子分離領域２で規定された活性領域ＡＲ１に、後述するようにしてＭＩＳＦＥＴＱ１が形成される。また、抵抗素子形成領域１における素子分離領域２で規定された活性領域ＡＲ２に、後述するようにして抵抗素子ＲＳＴが形成される。
【００７３】
次に、半導体基板１の主面から所定の深さにわたってｎ型ウエル（ｎ型半導体領域）ＮＷを形成する（図６のステップＳ３）。ｎ型ウエルＮＷは、ＭＩＳＦＥＴ形成領域１Ａの半導体基板１に形成され、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。また、図７および図８には、抵抗素子形成領域１Ｂにはウエル領域を形成しない場合が示されているが、他の形態として、抵抗素子形成領域１Ｂの半導体基板１にｐ型またはｎ型のウエル領域を形成することもできる。
【００７４】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去することによって、半導体基板１の表面を清浄化（洗浄）する。これにより、半導体基板１（ＭＩＳＦＥＴ形成領域１Ａではｎ型ウエルＮＷ）の表面（シリコン面）が露出される。
【００７５】
次に、図９および図１０に示されるように、半導体基板１の主面上に、絶縁膜３を形成する（図６のステップＳ４）。絶縁膜３は、ＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂの両方に形成されるが、ＭＩＳＦＥＴ形成領域１Ａの絶縁膜３は、後で上記ゲート絶縁膜ＧＩとなり、抵抗素子形成領域１Ｂの絶縁膜３は、後で上記絶縁膜３ａとなる。絶縁膜３は、高誘電率膜（Ｈｉｇｈ−ｋ膜）であり、使用可能な材料例はゲート絶縁膜ＧＩについて上述した通りである。絶縁膜３は、スパッタリング法、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。絶縁膜３の膜厚は、例えば０．７〜２．５ｎｍ程度とすることができる。
【００７６】
また、絶縁膜３を形成する前に、半導体基板１の表面上に、酸化シリコン膜または酸窒化シリコン膜からなる界面層を熱酸化法などを用いて形成してから、この界面層上に絶縁膜３を形成することもできる（図９および図１０では界面層は図示されていない）。この界面層を形成した場合、絶縁膜３はこの界面層上に形成されるが、素子分離領域２上にはこの界面層が形成されないので、素子分離領域２上には直接、絶縁膜３が形成される。界面層を形成してから、この界面層上に絶縁膜３を形成すれば、トラップなどの欠陥数を減らして、後で形成されるＭＩＳＦＥＴＱ１の駆動能力や信頼性を向上させることができる。
【００７７】
次に、図１１および図１２に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３上に、メタルゲート（金属ゲート電極）用の金属膜（金属層）４を形成（堆積）する（図６のステップＳ５）。金属膜４として好適な材料例は、ゲート電極ＧＥの金属膜４ｂに好適な材料として上述したのと同じである。金属膜４は、例えばスパッタリング法などにより形成することができ、金属膜４の膜厚（形成膜厚）は、例えば５〜２０ｎｍ程度とすることができる。
【００７８】
次に、図１３および図１４に示されるように、半導体基板１の主面（主面全面）上に、すなわち金属膜４上に、絶縁膜５を形成（堆積）する（図６のステップＳ６）。
【００７９】
絶縁膜５は（絶縁膜５から形成される絶縁膜５ａも）、例えば、酸化シリコン膜（代表的にはＳｉＯ２膜）、窒化シリコン膜（ＳｉＮ膜）、酸窒化シリコン膜（ＳｉＯＮ膜）、炭化シリコン膜（ＳｉＣ膜）、炭窒化シリコン膜（ＳｉＣＮ膜）、または酸化炭化シリコン膜（ＳｉＣＯ膜）からなる。このうち、酸化シリコン膜と窒化シリコン膜は、絶縁膜５として、より好ましい。これは、酸化シリコン膜と窒化シリコン膜はウェットエッチング（酸化シリコン膜の場合はフッ酸によるウェットエッチング、窒化シリコン膜の場合は熱リン酸によるウェットエッチング）で除去しやすいため、後述のステップＳ７で金属膜４に悪影響を与えずに絶縁膜５を除去しやすいからであり、この場合、金属膜４としては窒化チタン（ＴｉＮ）膜がより好ましい。また、絶縁膜５として（絶縁膜５から形成される絶縁膜５ａとしても）、酸化シリコン膜は更に好ましく、これは、酸化シリコン膜は誘電率が低いため、上記シリコン膜パターンＳＰ、絶縁膜５ａおよび金属膜４ａで形成される寄生容量を抑えることができるからである。
【００８０】
絶縁膜５は、ＣＶＤ法などを用いて形成することができる。絶縁膜５の膜厚（堆積膜厚）は、例えば１０〜３０ｎｍ程度とすることができる。
【００８１】
次に、図１５および図１６に示されるように、レジストパターン(エッチングマスク層)として、フォトレジストパターン（レジストパターン）ＰＲ１を絶縁膜５上にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンＰＲ１は、抵抗素子形成領域１Ｂの一部（積層パターンＬＰ形成予定領域）に形成される。このフォトレジストパターンＰＲ１の下地に反射防止膜（ＢＡＲＣ膜）を形成することもできる。それから、図１７および図１８に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、絶縁膜５をエッチングしてパターニングする（図６のステップＳ７）。ステップＳ７のエッチングの際には、フォトレジストパターンＰＲ１に覆われた部分の絶縁膜５が残存し、他の領域の絶縁膜５が除去される。その後、図１９および図２０に示されるように、フォトレジストパターンＰＲ１を除去する。
【００８２】
このステップＳ７により、絶縁膜５は、パターニングされて絶縁膜（絶縁膜パターン）５ａとなる。すなわち、絶縁膜５ａは、パターニングされた絶縁膜５（すなわち絶縁膜パターン）からなる。ステップＳ６で絶縁膜５を形成した時点では、ＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂの両方の全域に絶縁膜５が形成されていたが、ステップＳ７で絶縁膜５をパターニングして絶縁膜５ａとする際に、抵抗素子形成領域１Ｂの一部（積層パターンＬＰ形成予定領域）に絶縁膜５ａが残され、他の領域（ＭＩＳＦＥＴ形成領域１Ａを含む）の絶縁膜５は除去される。図２１は、図１９および図２０と同じ段階の抵抗素子形成領域１Ｂの平面図であり、絶縁膜５ａの平面レイアウトが示されている。図２１のＢ−Ｂ線の断面図が、図２０に対応している。
【００８３】
ステップＳ７は、金属膜４に悪影響を与えずに絶縁膜５をエッチングすることが好ましい。これは、後で金属膜４をゲート電極用に使用するためである。この観点から、ステップＳ７で行うエッチングは、ウェットエッチングが好ましい。ステップＳ７において、絶縁膜５が酸化シリコン膜の場合は、フッ酸によるウェットエッチングを行い、絶縁膜５が窒化シリコン膜の場合は、熱リン酸によるウェットエッチングを行えば、絶縁膜５を選択的にエッチングすることができる。
【００８４】
次に、図２２および図２３に示されるように、半導体基板１の主面（主面全面）上に、すなわち金属膜４上に、シリコン膜６を形成（堆積）する（図６のステップＳ８）。なお、ＭＩＳＦＥＴ形成領域１Ａでは、金属膜４上にシリコン膜６が直接的に形成されるが、抵抗素子形成領域１Ｂでは、絶縁膜５ａを覆うように、金属膜４上にシリコン膜６が形成される。
【００８５】
シリコン膜６は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜６の膜厚（堆積膜厚）は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜６をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８６】
シリコン膜６は、不純物（例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物またはホウ素（Ｂ）などのｐ型不純物）を導入して低抵抗率とされる。不純物は、シリコン膜６の成膜時または成膜後に導入することができる。シリコン膜の成膜時に不純物を導入する場合には、シリコン膜６の成膜用のガスにドーピングガス（不純物添加用のガス）を含ませることで、不純物が導入されたシリコン膜６を成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することで、不純物が導入されたシリコン膜６を形成することができる。また、シリコン膜の成膜後に不純物を導入する場合には、ＭＩＳＦＥＴ形成領域１Ａをフォトレジストパターン（図示せず）で覆った状態で抵抗素子形成領域１Ｂのシリコン膜に不純物をイオン注入し、また、抵抗素子形成領域１Ｂをフォトレジストパターン（図示せず）で覆った状態でＭＩＳＦＥＴ形成領域１Ａのシリコン膜に不純物をイオン注入することができる。この場合、シリコン膜６の不純物濃度は、ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとで相違し、ＭＩＳＦＥＴ形成領域１Ａにおけるシリコン膜６の導電型および不純物濃度を後で形成されるゲート電極ＧＥに相応しいものとし、また、抵抗素子形成領域１Ｂにおけるシリコン膜の導電型および不純物濃度を後で形成される抵抗素子ＲＳＴ用のシリコン膜パターンＳＰに相応しいものとすることができる。この場合、製造された半導体装置において、シリコン膜パターンＳＰとゲート電極ＧＥのシリコン膜６ｂとで、不純物濃度は相違したものとなる。
【００８７】
次に、図２４および図２５に示されるように、レジストパターン(エッチングマスク層)として、フォトレジストパターン（レジストパターン）ＰＲ２をシリコン膜６上にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンＰＲ２は、ＭＩＳＦＥＴ形成領域１Ａにおけるゲート電極ＧＥ形成予定領域と、抵抗素子形成領域１Ｂにおけるシリコン膜パターンＳＰ形成予定領域とに形成される。ここで、フォトレジストパターンＰＲ２のうち、ＭＩＳＦＥＴ形成領域１Ａにおけるゲート電極ＧＥ形成予定領域に形成されたフォトレジストパターンＰＲ２を、符号ＰＲ２ａを付してフォトレジストパターンＰＲ２ａと称し、抵抗素子形成領域１Ｂにおけるシリコン膜パターンＳＰ形成予定領域に形成されたフォトレジストパターンＰＲ２を、符号ＰＲ２ｂを付してフォトレジストパターンＰＲ２ｂと称することとする。従って、フォトレジストパターンＰＲ２は、フォトレジストパターン（第１レジストパターン部分）ＰＲ２ａおよびフォトレジストパターン（第２レジストパターン部分）ＰＲ２ｂを有している（含んでいる）。図２６は、図２４および図２５と同じ段階の抵抗素子形成領域１Ｂの平面図であり、フォトレジストパターンＰＲ２ａの平面レイアウトが示され、シリコン膜６の下に位置する絶縁膜５ａを点線で示してある。図２６のＢ−Ｂ線の断面図が、図２５に対応している。
【００８８】
図２６からも分かるように、抵抗素子形成領域１Ｂにおいて、フォトレジストパターンＰＲ２ｂは、平面視で絶縁膜５ａに内包される（絶縁膜５ａからはみ出さない）ように形成される。これは、後述する図３１のように、後で形成されるシリコン膜パターンＳＰが平面視で絶縁膜５ａに内包されるようにするためである。
【００８９】
次に、図２７および図２８に示されるように、フォトレジストパターンＰＲ２をエッチングマスクとして用いて、シリコン膜６および金属膜４を順にエッチング（好ましくはドライエッチング）する（図６のステップＳ９）。このステップＳ９のエッチング工程において、シリコン膜６のエッチングには、例えばフッ素系のガスなどを用いたドライエッチングを用いることができ、金属膜４のエッチングには、金属膜４の材料にもよるが、例えば金属膜４が窒化チタン膜の場合には、Ｃｌ２ガスおよびＨＢｒガスなどを用いたドライエッチングを用いることができる。
【００９０】
ステップＳ９のエッチング工程においては、ＭＩＳＦＥＴ形成領域１Ａでは、フォトレジストパターンＰＲ２ａをエッチングマスクとして、シリコン膜６および金属膜４の積層膜がエッチングされてパターニングされることで、金属膜４と金属膜４上のシリコン膜６とからなるゲート電極ＧＥが形成される。ゲート電極ＧＥは、金属膜４とシリコン膜６との積層膜がパターニングされたものであり、フォトレジストパターンＰＲ２ａと同様の平面パターン（平面形状）を有している。すなわち、ステップＳ９のエッチング工程を行うと、ＭＩＳＦＥＴ形成領域１Ａでは、フォトレジストパターンＰＲ２ａで覆われていない部分のシリコン膜６および金属膜４が除去され、フォトレジストパターンＰＲ２ａの下にシリコン膜６および金属膜４が残存してゲート電極ＧＥが形成される。フォトレジストパターンＰＲ２ａの下に残存してゲート電極ＧＥを形成するシリコン膜６および金属膜４が、それぞれシリコン膜６ｂおよび金属膜４ｂとなる。すなわち、ゲート電極ＧＥは、金属膜４ｂおよび金属膜４ｂ上のシリコン膜６ｂとからなり、金属膜４ｂおよびシリコン膜６ｂは、パターニングされた金属膜４およびシリコン膜６である。
【００９１】
抵抗素子形成領域１Ｂでは、ステップＳ９のエッチング工程において、フォトレジストパターンＰＲ２ｂで覆われていない部分のシリコン膜６がエッチングされて除去され、続いて、シリコン膜６を除去したことで露出された金属膜４がエッチングされて除去されるが、絶縁膜５ａがエッチングストッパ膜（エッチングマスク層）として機能するため、絶縁膜５ａの下に位置する部分の金属膜４と絶縁膜３はエッチングされずに残存する。つまり、ステップＳ９のエッチング工程では、まず絶縁膜５ａよりもシリコン膜６がエッチングされやすいエッチング条件でシリコン膜６をエッチングして金属膜４の表面を露出させてから、絶縁膜５ａよりも金属膜４がエッチングされやすいエッチング条件で金属膜４をエッチングする。このため、ステップＳ９のエッチング工程を行うと、抵抗素子形成領域１Ｂでは、フォトレジストパターンＰＲ２ｂで覆われていない部分のシリコン膜６が除去され、フォトレジストパターンＰＲ２ｂの下にシリコン膜６が残存してシリコン膜パターンＳＰが形成されるとともに、絶縁膜５ａで覆われていない部分の金属膜４が除去され、絶縁膜５ａで覆われている部分の金属膜４は除去されずに残存して、積層パターンＬＰが形成される。抵抗素子形成領域１Ｂにおいて、絶縁膜５ａの下に残存する金属膜４が、金属膜４ａとなる。すなわち、金属膜４ａは、絶縁膜５ａの下部に残存する金属膜４からなる。シリコン膜パターンＳＰは、シリコン膜６がパターニングされたものであり、フォトレジストパターンＰＲ２ｂの下に残存するシリコン膜６からなり、フォトレジストパターンＰＲ２ａと同様の平面パターン（平面形状）を有している。
【００９２】
ＭＩＳＦＥＴ形成領域１Ａにおいて、ゲート電極ＧＥで覆われない部分の絶縁膜３は、ステップＳ９で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。ゲート電極ＧＥの下部に位置する絶縁膜３は、ステップＳ９のドライエッチングや、その後のウェットエッチングで除去されずに残存する。ＭＩＳＦＥＴ形成領域１Ａにおいて、ゲート電極ＧＥの下に残存する絶縁膜３が、ゲート絶縁膜ＧＩとなる。従って、金属膜４ｂと金属膜４ｂ上のシリコン膜６ｂとからなるゲート電極ＧＥは、半導体基板１（ｎ型ウエルＮＷ）上にゲート絶縁膜ＧＩ（すなわち絶縁膜３）を介して形成された状態となる。
【００９３】
抵抗素子形成領域１Ｂにおいて、絶縁膜５ａで覆われない部分の絶縁膜３は、ステップＳ９で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。絶縁膜５ａの下部（従って金属膜４ａの下部）に位置する絶縁膜３は、ステップＳ９のドライエッチングや、その後のウェットエッチングで除去されずに残存して、絶縁膜３ａとなる。すなわち、絶縁膜３ａは、絶縁膜５ａの下部（従って金属膜４ａの下部）に残存する絶縁膜３からなる。これにより、抵抗素子形成領域１Ｂにおいて、絶縁膜５ａと、絶縁膜５ａの下に残存する金属膜４ａおよび絶縁膜３ａとにより、積層パターンＬＰが形成される。すなわち、積層パターンＬＰは、絶縁膜３ａと絶縁膜３ａ上の金属膜４ａと金属膜４ａ上の絶縁膜５ａとの積層膜からなる。
【００９４】
抵抗素子形成領域１Ｂにおいて、フォトレジストパターンＰＲ２ｂは、平面視で絶縁膜５ａに内包されるように形成されていたため、フォトレジストパターンＰＲ２ｂの下に残存したシリコン膜６により形成されたシリコン膜パターンＳＰは、平面視で絶縁膜５ａに内包されたものとなる。また、積層パターンＬＰは、絶縁膜５ａと、その絶縁膜５ａ下に残存した金属膜４および絶縁膜３ａとにより形成されるため、積層パターンＬＰは、絶縁膜５ａと同様の平面形状（および平面寸法）を有している。このため、シリコン膜パターンＳＰは、半導体基板１上に積層パターンＬＰを介して形成された状態となる。
【００９５】
ＭＩＳＦＥＴ形成領域１Ａのゲート絶縁膜ＧＩと抵抗素子形成領域１Ｂの絶縁膜３ａ（すなわち積層パターンＬＰの絶縁膜３ａ）とは、同層の絶縁膜３により形成されている。また、ＭＩＳＦＥＴ形成領域１Ａの金属膜４ｂ（すなわちゲート電極ＧＥの金属膜４ｂ）と抵抗素子形成領域１Ｂの金属膜４ａ（すなわち積層パターンＬＰの金属膜４ａ）とは、同層の金属膜４により形成されている。また、ＭＩＳＦＥＴ形成領域１Ａのシリコン膜６ｂ（すなわちゲート電極ＧＥのシリコン膜６ｂ）と抵抗素子形成領域１Ｂのシリコン膜パターンＳＰとは、同層のシリコン膜６により形成されている。
【００９６】
ステップＳ９のエッチング工程の後、図２９および図３０に示されるように、フォトレジストパターンＰＲ２を除去する。図３１は、図２９および図３０と同じ段階の抵抗素子形成領域１Ｂの平面図であり、シリコン膜パターンＳＰの平面レイアウトと絶縁膜５ａの平面レイアウト（すなわち積層パターンＬＰの平面レイアウト）が示されている。図３１のＢ−Ｂ線の断面図が、図３０に対応している。
【００９７】
次に、図３２および図３３に示されるように、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｎ型ウエルＮＷのゲート電極ＧＥの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域（不純物拡散層）ＥＸを形成する（図６のステップＳ１０）。このｐ−型半導体領域ＥＸ形成用のイオン注入時には、ＭＩＳＦＥＴ形成領域１Ａにおける半導体基板１（ｎ型ウエルＮＷ）にゲート電極ＧＥをマスク（イオン注入阻止マスク）としてイオン注入する。ｐ−型半導体領域ＥＸ形成用のイオン注入では、ｎ型ウエルＮＷにおけるゲート電極ＧＥの直下の領域には、ゲート電極ＧＥに遮蔽されることでイオン注入されない。また、抵抗素子形成領域１Ｂにフォトレジストパターン（図示せず）を形成した状態でｐ−型半導体領域ＥＸ形成用のイオン注入を行うことにより、ｐ−型半導体領域ＥＸ形成用のイオン注入時に抵抗素子形成領域１Ｂの半導体基板１やシリコン膜パターンＳＰにイオン注入されるのを防止することができる。
【００９８】
次に、図３４および図３５に示されるように、ゲート電極ＧＥの側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサＳＷを形成する（図６のステップＳ１１）。サイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上だけでなく、シリコン膜パターンＳＰの側壁上と積層パターンＬＰの側壁上とにも形成され得る。ゲート電極ＧＥの側壁上に形成されるサイドウォールスペーサＳＷをサイドウォールスペーサＳＷ１と称し、シリコン膜パターンＳＰの側壁上に形成されるサイドウォールスペーサＳＷをサイドウォールスペーサＳＷ２と称し、積層パターンＬＰの側壁上に形成されるサイドウォールスペーサＳＷをサイドウォールスペーサＳＷ３と称することとする。
【００９９】
例えば、半導体基板１上に、ゲート電極ＧＥ、シリコン膜パターンＳＰおよびシリコン膜パターンＳＰを覆うように、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって、サイドウォールスペーサＳＷを形成することができる。この場合、サイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上とシリコン膜パターンＳＰの側壁上とに残存する酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる。
【０１００】
次に、図３６および図３７に示されるように、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｎ型ウエルＮＷのゲート電極ＧＥおよびサイドウォールスペーサＳＷ１の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域ＳＤ（ソース、ドレイン）を形成する（図６のステップＳ１２）。このｐ＋型半導体領域ＳＤ形成用のイオン注入時には、ＭＩＳＦＥＴ形成領域１Ａにおける半導体基板１（ｎ型ウエルＮＷ）に、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷ１をマスク（イオン注入阻止マスク）としてイオン注入する。このため、ｐ−型半導体領域ＥＸは、ゲート電極ＧＥに整合（自己整合）して形成され、ｐ＋型半導体領域ＳＤは、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ１に整合（自己整合）して形成される。ｐ＋型半導体領域ＳＤ形成用のイオン注入では、ｎ型ウエルＮＷにおけるゲート電極ＧＥとその側壁上のサイドウォールスペーサＳＷ１との直下の領域には、ゲート電極ＧＥとその側壁上のサイドウォールスペーサＳＷ１とに遮蔽されることで、イオン注入されない。また、抵抗素子形成領域１Ｂにフォトレジストパターン（図示せず）を形成した状態でｐ＋型半導体領域ＳＤ形成用のイオン注入を行うことにより、ｐ＋型半導体領域ＳＤ形成用のイオン注入時に抵抗素子形成領域１Ｂの半導体基板１やシリコン膜パターンＳＰにイオン注入されるのを防止することができる。
【０１０１】
イオン注入後、導入された不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う（図６のステップＳ１３）。これにより、ｐ−型半導体領域ＥＸ、ｐ＋型半導体領域ＳＤ、シリコン膜パターンＳＰおよびゲート電極ＧＥのシリコン膜６ｂなどに導入された不純物を活性化することができる。
【０１０２】
このようにして、図３６および図３７に示されるような構造が得られ、ＭＩＳＦＥＴ形成領域１Ａに電界効果トランジスタとしてｐチャネル型のＭＩＳＦＥＴＱ１が形成され、抵抗素子形成領域１Ｂに、シリコン膜パターンＳＰからなる抵抗素子ＲＳＴが形成される。
【０１０３】
ｐ＋型半導体領域ＳＤは、ｐ−型半導体領域ＥＸよりも不純物濃度が高くかつ接合深さが深い。これにより、ｐチャネル型のＭＩＳＦＥＴＱ１のソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域ＳＤおよびｐ−型半導体領域ＥＸにより形成される。従って、ｐチャネル型のＭＩＳＦＥＴＱ１のソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｐ＋型半導体領域ＳＤは、ｐチャネル型ＭＩＳＦＥＴＱ１のソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができる。ゲート電極ＧＥは、ＭＩＳＦＥＴＱ１のゲート電極として機能する。
【０１０４】
また、ここでは、ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴＱ１がｐチャネル型のＭＩＳＦＥＴの場合について説明したが、各領域の導電型を反対にして、ＭＩＳＦＥＴ形成領域１Ａにおいて形成されるＭＩＳＦＥＴＱ１をｎチャネル型のＭＩＳＦＥＴとすることもできる。また、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐチャネル型のＭＩＳＦＥＴおよびｎチャネル型のＭＩＳＦＥＴの両方を形成する、すなわちＣＭＩＳＦＥＴを形成することもできる。
【０１０５】
次に、半導体基板１の主面全面上に酸化シリコン膜などからなる絶縁膜１１を形成してから、この絶縁膜１１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、図３８および図３９に示されるように、金属シリサイド層１３形成予定領域のシリコン面を露出し、金属シリサイド層１３を形成すべきでないシリコン面を覆うようなパターンの絶縁膜１１が形成される。具体的には、ＭＩＳＦＥＴ形成領域１Ａにおけるｐ＋型半導体領域ＳＤの上面とゲート電極ＧＥ（のシリコン膜６ｂ）の上面とは、絶縁膜１１で覆われずに露出され、一方、抵抗素子形成領域１Ｂにおけるシリコン膜パターンＳＰの上面は、絶縁膜１１で覆われる。
【０１０６】
ここで、図３８および図３９は、ＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂの両領域に絶縁膜１１を形成してから、ＭＩＳＦＥＴ形成領域１Ａの絶縁膜１１を除去し、抵抗素子形成領域１Ｂの絶縁膜１１が残された場合が示され、この場合、シリコン膜パターンＳＰ全体が絶縁膜１１で覆われるため、後述のサリサイドプロセスを行ってもシリコン膜パターンＳＰの上面に金属シリサイド層１３は形成されない。
【０１０７】
一方、上記図５のようにシリコン膜パターンＳＰの上面のうち、プラグＰＧが接続される領域に金属シリサイド層１３を形成したい場合は、ＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂの両領域に絶縁膜１１を形成してから、ＭＩＳＦＥＴ形成領域１Ａの絶縁膜１１だけでなく、抵抗素子形成領域１Ｂのシリコン膜パターンＳＰの両端部近傍上の絶縁膜１１も除去する。これにより、ＭＩＳＦＥＴ形成領域１Ａにおけるｐ＋型半導体領域ＳＤの上面とゲート電極ＧＥ（のシリコン膜６ｂ）の上面とに加えて、し、抵抗素子形成領域１Ｂのシリコン膜パターンＳＰの両端部近傍の上面も露出されるため、その露出面に後述のサリサイドプロセスで金属シリサイド層１３を形成することができる。なお、この場合、シリコン膜パターンＳＰの上面のうち、後でプラグＰＧが接続される領域以外は、絶縁膜１１で覆っておくことで、後述のサリサイドプロセスで金属シリサイド層１３が形成されるのを防止する。
【０１０８】
次に、サリサイドプロセスにより、低抵抗の金属シリサイド層１３を形成する。具体的には、図４０および図４１に示されるように、半導体基板１の主面（全面）上に、ゲート電極ＧＥ、ｐ＋型半導体領域ＳＤおよびシリコン膜パターンＳＰを覆うように、コバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などの金属膜１２をスパッタリング法などを用いて形成（堆積）する。それから、熱処理を行うことによって、金属膜１２とゲート電極ＧＥのシリコン膜６ｂおよびｐ＋型半導体領域ＳＤの各上層部分と金属膜１２とを反応させる。これにより、ゲート電極ＧＥのシリコン膜６ｂおよびｐ＋型半導体領域ＳＤの表面（上面）に、それぞれ金属シリサイド層１３が形成される。金属膜１２がコバルト膜の場合は、金属シリサイド層１３はコバルトシリサイド層であり、金属膜１２がニッケル膜の場合は、金属シリサイド層１３はニッケルシリサイド層である。金属膜１２にニッケル白金合金膜を用いれば、金属シリサイド層１３はニッケル白金シリサイド層となる。その後、未反応の金属膜１２は除去する。図４２および図４３には、未反応の金属膜１２を除去した段階が示されている。金属シリサイド層１３を形成したことで、ゲート電極ＧＥ（のシリコン膜６ｂ）およびｐ＋型半導体領域ＳＤの拡散抵抗やコンタクト抵抗を、低抵抗化することができる。
【０１０９】
また、抵抗素子形成領域１Ｂのシリコン膜パターンＳＰの両端部近傍上の絶縁膜１１も除去していた場合には、シリコン膜パターンＳＰの両端部近傍の上面にも金属シリサイド層１３が形成され、この場合が上記図５に対応する。この場合、シリコン膜パターンＳＰのコンタクト抵抗を、低抵抗化することができる。なお、シリコン膜パターンＳＰの上面（表面）のうち、絶縁膜１１で覆われていた部分は、金属膜１２に接しないため、金属シリサイド層１３が形成されない。
【０１１０】
次に、図４４および図４５に示されるように、半導体基板１上に層間絶縁膜１４を形成する。すなわち、ゲート電極ＧＥ、シリコン膜パターンＳＰおよびサイドウォールスペーサＳＷを覆うように、半導体基板１上に層間絶縁膜１４を形成する。層間絶縁膜１４は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側）などからなる。層間絶縁膜１４の形成後、ＣＭＰ処理などにより層間絶縁膜１４の上面を平坦化する。
【０１１１】
次に、フォトリソグラフィ法を用いて層間絶縁膜１４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜１４をドライエッチングすることにより、図４６および図４７に示されるように、層間絶縁膜１４にコンタクトホール（開口部、貫通孔、接続孔）ＣＮＴを形成する。この際、絶縁膜１１が形成されている領域にコンタクトホールＣＮＴを形成する場合には、層間絶縁膜１４および絶縁膜１１にコンタクトホールＣＮＴが形成される。
【０１１２】
次に、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１１３】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む層間絶縁膜１４上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜１４上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図４６および図４７では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１１４】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｐ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコン膜パターンＳＰの上部などに形成される。コンタクトホールＣＮＴの底部では、例えば、ｐ型半導体領域ＳＤ（の表面上の金属シリサイド層１３）の一部、ゲート電極ＧＥ（の表面上の金属シリサイド層１３）の一部、およびシリコン膜パターンＳＰ（その表面に金属シリサイド層１３を形成している場合にはその金属シリサイド層１３の）の一部などが露出される。
【０１１５】
次に、プラグＰＧが埋め込まれた層間絶縁膜１４上に配線（配線層）Ｍ１を形成する。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【０１１６】
図４８および図４９に示されるように、まず、プラグＰＧが埋め込まれた層間絶縁膜１４上に絶縁膜（層間絶縁膜）１５を形成してから、この絶縁膜１５に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝（絶縁膜１５において配線Ｍ１が埋め込まれる溝）を形成する。それから、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜１５上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成し、続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。配線Ｍ１は、絶縁膜１５の配線溝に埋め込まれた状態となっている。なお、図面の簡略化のために、図４８および図４９では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。配線Ｍ１は、プラグＰＧを介して、ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＳＤ、ゲート電極ＧＥ、抵抗素子形成領域１Ｂのシリコン膜パターンＳＰなどと電気的に接続される。
【０１１７】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１１８】
次に、本実施の形態の主要な特徴および効果について、より詳細に説明する。
【０１１９】
本実施の形態の半導体装置は、ゲート電極としてメタルゲート電極を適用したＭＩＳＦＥＴを有する半導体装置である。すなわち、本実施の形態の半導体装置は、半導体基板１の主面上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥを有しており、このゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に位置する金属膜４ｂを有し、いわゆるメタルゲート電極（金属ゲート電極）である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【０１２０】
また、本実施の形態では、ＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩとして、高誘電率ゲート絶縁膜を用いている。このため、ゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜ＧＩの物理的膜厚を増加させることができるため、リーク電流を低減することができる。
【０１２１】
また、本実施の形態では、ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上の金属膜４ｂと、金属膜４ｂ上のシリコン膜６ｂとを有している。本実施の形態とは異なり、ゲート電極ＧＥ全体を金属膜で形成した場合には、その金属膜の厚みが厚くなるため、金属膜が剥離しやすくなる問題や、あるいは金属膜をパターニングする（ゲート加工する）際のオーバーエッチングによる基板ダメージの問題が生じる可能性がある。それに対して、本実施の形態では、金属膜４ｂとシリコン膜６ｂとの積層膜でゲート電極ＧＥを形成することで、金属膜４ｂのみでゲート電極を形成する場合に比べて金属膜４ｂの厚みを薄くすることができるため、上記問題（金属膜が剥離しやすくなる問題や金属膜をパターニングする際のオーバーエッチングによる基板ダメージの問題）を改善することができる。また、ゲート電極ＧＥを金属膜４ｂと金属膜４ｂ上のシリコン膜６ｂで形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【０１２２】
そして、本実施の形態の半導体装置は、ＭＩＳＦＥＴおよび抵抗素子を有する半導体装置であり、金属膜４ｂおよびシリコン膜６ｂの積層構造のゲート電極ＧＥを有するＭＩＳＦＥＴと、抵抗素子ＲＳＴとを、同じ半導体基板１に形成（混載）している。
【０１２３】
しかしながら、本実施の形態とは異なり、ゲート電極ＧＥだけでなく抵抗素子についても金属膜４およびシリコン膜６の積層膜をパターニングして形成した場合、ゲート電極ＧＥおよび抵抗素子の両者が金属膜４およびシリコン膜６の積層膜で形成されることになり、抵抗素子については、シリコン膜６ではなく低抵抗率の金属膜４の抵抗値で抵抗素子の抵抗値が規定されるため、所望の抵抗値の抵抗素子を上手く形成することが困難である。すなわち、抵抗素子全体が金属膜４およびシリコン膜６の積層膜で形成された場合には、ポリシリコン抵抗素子とはならない。
【０１２４】
それに対して、本実施の形態では、ゲート電極ＧＥを金属膜４ｂおよびシリコン膜６ｂの積層構造としているが、抵抗素子ＲＳＴは、シリコン膜パターンＳＰ（パターニングされたシリコン膜）で形成された抵抗素子（いわゆるポリシリコン抵抗素子）とされている。抵抗素子ＲＳＴを、シリコン膜パターンＳＰで形成することにより、抵抗素子ＲＳＴの抵抗値は、シリコン膜パターンＳＰの不純物濃度およびパターン形状により、所望の値に容易かつ的確に制御することができ、所望の抵抗値を有する抵抗素子ＲＳＴを的確に形成することができるようになる。
【０１２５】
また、本実施の形態では、抵抗素子ＲＳＴを構成するシリコン膜パターンＳＰは、ゲート電極ＧＥのシリコン膜６ｂと同層のシリコン膜により形成している。このため、半導体装置の製造工程数を抑制しながら、シリコン膜パターンＳＰからなる抵抗素子ＲＳＴ（ポリシリコン抵抗素子）を形成することができる。
【０１２６】
また、本実施の形態では、金属膜４ｂおよびシリコン膜６ｂの積層構造のゲート電極ＧＥを有するＭＩＳＦＥＴと、ゲート電極ＧＥのシリコン膜６ｂと同層のシリコン膜により形成されたシリコン膜パターンＳＰからなる抵抗素子ＲＳＴ（ポリシリコン抵抗素子）とを、同じ半導体基板１に混載（形成）するために、シリコン膜パターンＳＰを積層パターンＬＰ上に配置している。すなわち、抵抗素子ＲＳＴ用のシリコン膜パターンＳＰは、半導体基板１の主面上に積層パターンＬＰを介して形成されている。この積層パターンＬＰは絶縁膜３ａと絶縁膜３ａ上の金属膜４ａと金属膜４ａ上の絶縁膜５ａとを有している。このため、シリコン膜パターンＳＰ（の下面）は、積層パターンＬＰの絶縁膜５ａ（の上面）と接している。シリコン膜パターンＳＰ（の下面）は、積層パターンＬＰの絶縁膜５ａ（の上面）と接しており、積層パターンＬＰの金属膜４ａとシリコン膜パターンＳＰとの間には絶縁膜５ａが介在し、シリコン膜パターンＳＰは金属膜４ａと接触していないため、金属膜４ａは抵抗素子ＲＳＴの抵抗値には寄与せず、抵抗素子ＲＳＴを、シリコン膜パターンＳＰで形成された抵抗素子（いわゆるポリシリコン抵抗素子）とすることができる。抵抗素子ＲＳＴの抵抗値は、金属膜４ａの抵抗ではなく、シリコン膜パターンＳＰの抵抗により規定されるため、シリコン膜パターンＳＰの不純物濃度やパターン形状を調整することにより抵抗素子ＲＳＴの抵抗値を所望の値に容易かつ的確に制御することができ、所望の抵抗値を有する抵抗素子ＲＳＴを的確に形成することができる。
【０１２７】
積層パターンＬＰの金属膜４ａとゲート電極ＧＥの金属膜４ｂとは同層の金属膜（４）により形成されているが、この金属膜４ａとシリコン膜パターンＳＰとの間に絶縁膜５ａが介在することにより、金属膜４ａとシリコン膜パターンＳＰとの接触を防止することができる。一方、ゲート電極ＧＥにおいては、金属膜４ｂとシリコン膜６ｂとの間に絶縁膜５ａを介在させないことで、金属膜４ｂ（の上面）とシリコン膜６ｂ（の下面）とを接触させ、ゲート電極ＧＥを金属膜４ｂと金属膜４ｂ上のシリコン膜６ｂとの積層構造とすることができる。
【０１２８】
つまり、ゲート電極ＧＥにおいては、シリコン膜６ｂとその下の金属膜４ｂとの間に絶縁膜が介在しないことで、金属膜４ｂおよびシリコン膜６ｂの積層構造のゲート電極ＧＥを形成し、一方、抵抗素子ＲＳＴにおいては、シリコン膜パターンＳＰとその下の金属膜４ａとの間に絶縁膜５ａが介在することで、シリコン膜パターンＳＰからなる抵抗素子ＲＳＴ（ポリシリコン抵抗素子）を形成することができる。
【０１２９】
積層パターンＬＰの絶縁膜３ａは、ゲート絶縁膜ＧＩと同層の絶縁膜により形成され、積層パターンＬＰの金属膜４ａは、ゲート電極ＧＥの金属膜４ｂと同層の金属膜により形成され、シリコン膜パターンＳＰは、ゲート電極ＧＥのシリコン膜６ｂと同層のシリコン膜により形成され、積層パターンＬＰの最上層の絶縁膜５ａにより金属膜４ａとシリコン膜パターンＳＰとを電気的に絶縁している。このため、半導体装置の製造工程数を抑制しながら、金属膜４ｂおよびシリコン膜６ｂの積層構造のゲート電極ＧＥ（を有するＭＩＳＦＥＴ）とシリコン膜パターンＳＰからなる抵抗素子ＲＳＴ（ポリシリコン抵抗素子）とを、同じ半導体基板１に形成（混載）することができる。
【０１３０】
このように、本実施の形態では、製造工程数を抑制しながらメタルゲート電極とポリシリコン抵抗素子とを同じ半導体基板に容易かつ的確に形成することができる。
【０１３１】
また、本実施の形態では、シリコン膜パターンＳＰは、平面視で絶縁膜５ａに内包されている。すなわち、平面視でシリコン膜パターンＳＰは絶縁膜５ａからはみ出していない。このため、絶縁膜５ａの下方（すなわち積層パターンＬＰの下地）は、活性領域であっても、素子分離領域であってもよく、半導体装置の設計の自由度を向上させることができる。上記図２〜図４には、積層パターンＬＰが半導体基板１の活性領域ＡＲ２上に形成された場合が示され、図５０〜図５２には、積層パターンＬＰが素子分離領域２上に形成された場合が示され、図５３〜図５５には、積層パターンＬＰが活性領域ＡＲ２および素子分離領域２上に形成された場合（すなわち積層パターンＬＰが活性領域ＡＲ２および素子分離領域２の両領域上に跨って形成された場合）が示されている。
【０１３２】
ここで、図５０〜図５２は、本実施の形態の第２変形例の半導体装置の要部断面図（図５０）または要部平面図（図５１および図５２）であり、図５３〜図５５は、本実施の形態の第３変形例の半導体装置の要部断面図（図５３）または要部平面図（図５４および図５５）である。ＭＩＳＦＥＴ形成領域１Ａの構成については、第２変形例および第３変形例においても、上記図１で示したものと同じであるので、ここではその図示は省略している。なお、図５０および図５３は上記図２に対応するものであり、図５１および図５４は上記図３に対応するものであり、図５２および図５５は上記図４に対応するものである。図５１および図５４には、抵抗素子形成領域１Ｂにおける素子分離領域２、活性領域ＡＲ２、絶縁膜５ａ（積層パターンＬＰ）、シリコン膜パターンＳＰおよびコンタクトホールＣＮＴの平面レイアウトが示されている。図５２および図５５は、それぞれ図５１および図５４と同じ領域の平面図であるが、理解を簡単にするために、素子分離領域２および活性領域ＡＲ２にハッチングを付し、シリコン膜パターンＳＰおよび絶縁膜５ａ（積層パターンＬＰ）を点線で示したものである。なお、図５１のＢ１−Ｂ１線の断面図が、図５０の抵抗素子形成領域１Ｂの断面図に対応し、図５４のＢ２−Ｂ２線の断面図が、図５４の抵抗素子形成領域１Ｂの断面図に対応している。
【０１３３】
本実施の形態では、シリコン膜パターンＳＰが平面視で絶縁膜５ａに内包されているため、シリコン膜パターンＳＰの下地は絶縁膜５ａであり、積層パターンＬＰの下地は、シリコン膜パターンＳＰからなる抵抗素子ＲＳＴの特性に影響を与えない。このため、本実施の形態では、積層パターンＬＰの下方（下地）が、上記図２〜図４のように活性領域ＡＲ２であっても、図５０〜図５２のように素子分離領域２であっても、あるいは、図５３〜図５５のように活性領域ＡＲ２および素子分離領域２の両者であってもよい。すなわち、本実施の形態では、積層パターンＬＰの下方（下地）は、素子分離領域２か活性領域（ＡＲ２）かを問わない。このため、半導体装置の設計の自由度を向上させることができる。
【０１３４】
また、設計の都合などで素子分離領域を形成したくない領域があって、その領域にポリシリコン抵抗素子を配置したい場合でも、本実施の形態では、その領域上に積層パターンＬＰを介してシリコン膜パターンＳＰを形成すればよい（素子分離領域の有無を気にしなくとも良い）。このため、素子分離領域２が無い領域（すなわち活性領域）上にポリシリコン抵抗素子（シリコン膜パターンＳＰ）を形成する場合（上記図２〜図４の場合または上記図５３〜図５５の場合に対応）に本実施の形態を適用すれば、その効果は大きい。
【０１３５】
また、本実施の形態では、半導体装置の設計の自由度を向上させることができるだけでなく、半導体装置の小型化（小面積化）を図ることもでき、その理由を図５６〜図６９を参照しながら説明する。
【０１３６】
図５６〜図６７は、本発明者が検討した検討例の半導体装置の製造工程中の要部断面図であり、金属膜１０４と金属膜１０４上のシリコン膜１０６との積層構造のゲート電極ＧＥ１０１を有するＭＩＳＦＥＴとポリシリコン抵抗素子ＲＳＴ１０１とを同じ半導体基板１０１に混載する製造工程が示されている。以下、図５６〜図６７を参照して、検討例の半導体装置の製造工程について説明する。
【０１３７】
まず、図５６および図５７に示されるように、上記半導体基板１に相当する半導体基板１０１を準備し、半導体基板１０１の主面に、上記素子分離領域２と同様の手法で素子分離領域１０２を形成する。半導体基板１０１は、上記ＭＩＳＦＥＴ形成領域１Ａに相当するＭＩＳＦＥＴ形成領域１０１Ａと、上記抵抗素子形成領域１Ｂに相当する抵抗素子形成領域１０１Ｂとを有しており、抵抗素子形成領域１０１Ｂにおけるポリシリコン抵抗素子ＲＳＴ１０１形成予定領域にも素子分離領域１０２が形成される。
【０１３８】
それから、ＭＩＳＦＥＴ形成領域１０１Ａに上記ｎ型ウエルＮＷに相当するｎ型ウエルＮＷ１０１を形成し、図５８および図５９に示されるように、半導体基板１０１の主面上に上記絶縁膜３に相当する絶縁膜１０３を形成し、半導体基板１０１の主面上に（すなわち絶縁膜１０３上に）上記金属膜４に相当する金属膜１０４を形成する。
【０１３９】
それから、金属膜１０４上にフォトリソグラフィ技術を用いてフォトレジストパターンＰＲ１を形成する。このフォトレジストパターンＰＲ１０１は、ＭＩＳＦＥＴ形成領域１０１Ａの金属膜１０４を覆い、抵抗素子形成領域１０１Ｂにおけるポリシリコン抵抗素子ＲＳＴ１０１形成予定領域の金属膜１０４を露出するようなパターン形状を有している。
【０１４０】
それから、図６０および図６１に示されるように、フォトレジストパターンＰＲ１０１をエッチングマスクとして用いて、金属膜１０４をエッチング（好ましくはウェットエッチング）する。このエッチングにより、抵抗素子形成領域１０１Ｂにおけるポリシリコン抵抗素子ＲＳＴ１０１形成予定領域の金属膜１０４は除去され、一方、ＭＩＳＦＥＴ形成領域１０１Ａの金属膜１０４は、フォトレジストパターンＰＲ１０１で覆われていたため、除去されずに残存する。その後、フォトレジストパターンＰＲ１０１を除去する。
【０１４１】
それから、図６２および図６３に示されるように、半導体基板１の主面（主面全面）上に上記シリコン膜６に相当するシリコン膜１０６を形成する。これにより、ＭＩＳＦＥＴ形成領域１０１Ａでは、半導体基板１０１（ｎ型ウエルＮＷ１０１）上に、絶縁膜１０３、金属膜１０４およびシリコン膜１０６が下から順に積層された状態となり、抵抗素子形成領域１０１Ｂにおけるポリシリコン抵抗素子ＲＳＴ１０１形成予定領域では、素子分離領域１０２上に絶縁膜１０３およびシリコン膜１０６が下から順に形成された状態となる。
【０１４２】
それから、シリコン膜１０６上にフォトリソグラフィ技術を用いて上記フォトレジストパターンＰＲ２に相当するフォトレジストパターンＰＲ１０２を形成する。このフォトレジストパターンＰＲ１０２は、ＭＩＳＦＥＴ形成領域１０１Ａにおけるゲート電極ＧＥ１０１形成予定領域と、抵抗素子形成領域１０１Ｂにおけるシリコン膜パターンＳＰ１０１形成予定領域とに形成される。ここで、フォトレジストパターンＰＲ１０２のうち、ＭＩＳＦＥＴ形成領域１０１Ａにおけるゲート電極ＧＥ１０１形成予定領域に形成されたフォトレジストパターンＰＲ１０２を、フォトレジストパターンＰＲ１０２ａと称し、抵抗素子形成領域１０１Ｂにおけるシリコン膜パターンＳＰ１０１形成予定領域に形成されたフォトレジストパターンＰＲ１０２を、フォトレジストパターンＰＲ１０２ｂと称することとする。
【０１４３】
それから、図６４および図６５に示されるように、フォトレジストパターンＰＲ１０２をエッチングマスクとして用いて、シリコン膜１０６および金属膜１０４を順にエッチングし、フォトレジストパターンＰＲ１０２で覆われていない領域のシリコン膜１０６および金属膜１０４を除去する。このエッチング工程においては、ＭＩＳＦＥＴ形成領域１０１Ａでは、フォトレジストパターンＰＲ１０２ａをエッチングマスクとして、シリコン膜１０６および金属膜１０４の積層膜がエッチングされてパターニングされることで、金属膜１０４と金属膜１０４上のシリコン膜１０６とからなるゲート電極ＧＥ１０１が形成される。このゲート電極ＧＥ１０１は、上記ゲート電極ＧＥに相当するものである。一方、抵抗素子形成領域１Ｂでは、このエッチング工程において、フォトレジストパターンＰＲ１０２ｂをエッチングマスクとして、シリコン膜１０６がエッチングされてパターニングされることで、パターニングされたシリコン膜１０６からなるシリコン膜パターンＳＰ１０１が形成される。このシリコン膜パターンＳＰ１０１は、上記シリコン膜パターンＳＰに相当するものである。シリコン膜パターンＳＰ１０１の下には金属膜１０４が存在しないが、これは、上記フォトレジストパターンＰＲ１０１を用いたエッチング工程で金属膜１０４を除去した領域に、シリコン膜パターンＳＰ１０１を形成したためである。その後、図６６および図６７に示されるように、フォトレジストパターンＰＲ１０２を除去する。
【０１４４】
ＭＩＳＦＥＴ形成領域１０１Ａにおいて、ゲート電極ＧＥ１０１で覆われない部分の絶縁膜１０３は、フォトレジストパターンＰＲ１０２を用いたドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され、ゲート電極ＧＥ１０１の下部に位置する絶縁膜１０３は、除去されずに残存して上記ゲート絶縁膜ＧＩに相当するゲート絶縁膜ＧＩ１０１となる。抵抗素子形成領域１０１Ｂにおいて、シリコン膜パターンＳＰ１０１によりポリシリコン抵抗素子ＲＳＴ１０１が形成される。
【０１４５】
以降の工程は、上記ステップＳ１０（ｐ−型半導体領域ＥＸ形成工程）およびそれ以降の工程と基本的には同じであるので、ここではその図示および説明は省略する。
【０１４６】
図６８および図６９は、図５６〜図６７に示される検討例の製造工程でシリコン膜パターンＳＰ１０１を形成した場合の、抵抗素子形成領域１０１Ｂにおける素子分離領域１０２、活性領域ＡＲ１０２、シリコン膜パターンＳＰ１０１およびコンタクトホールＣＮＴの平面レイアウトが示されている。なお、図６８は、上記図３、図５１および図５４に対応するものであり、図６９は、上記図４、図５２および図５５に対応するものである。図６９は、図６８と同じ領域の平面図であるが、理解を簡単にするために、素子分離領域１０２および活性領域ＡＲ１０２にハッチングを付し、シリコン膜パターンＳＰ１０１を点線で示してある。また、図６８および図６９では、上記図６０および図６１の工程で金属膜１０４を除去した領域１３０（以下金属膜除去領域１３０と称する）を、二点鎖線で示してある。金属膜除去領域１３０の平面レイアウトは、上記フォトレジストパターンＰＲ１０１の開口部とほぼ同じであり、金属膜１０４のうち、フォトレジストパターンＰＲ１０１の開口部から露出された部分が上記図６０および図６１の工程で除去されて、金属膜除去領域１３０となる。なお、図５６〜図６７に示されている断面は、図６８のＢ３−Ｂ３線の位置での断面に対応している。
【０１４７】
図５６〜図６７に示される検討例の製造工程により、金属膜１０４および金属膜１０４上のシリコン膜１０６の積層構造のゲート電極ＧＥ１０１と、ポリシリコン抵抗素子ＲＳＴ１０１を構成するシリコン膜パターンＳＰ１０１とを、同じ半導体基板１０１に形成することができる。しかしながら、図５６〜図６７に示される検討例の製造工程の場合、半導体装置の設計の自由度が低下する可能性があり、また、半導体装置の小型化（小面積化）が阻害される可能性がある。
【０１４８】
すなわち、図５６〜図６７に示される検討例の製造工程の場合、シリコン膜パターンＳＰ１０１は、素子分離領域１０２上に配置する。もし半導体基板１０１の活性領域上にシリコン膜パターンＳＰ１０１を配置しようとすると、半導体基板１０１とシリコン膜パターンＳＰ１０１との間を絶縁膜１０３で絶縁する必要がある。しかしながら、この絶縁膜１０３はゲート絶縁膜用であるため、その厚みは薄く、上記図６０および図６１の工程で金属膜１０４をエッチングした際に絶縁膜１０３がオーバーエッチングされると、半導体基板１０１が露出してしまい、その露出部が、後で形成されるシリコン膜パターンＳＰ１０１に接触し、シリコン膜パターンＳＰ１０１と半導体基板１０１とが短絡してしまう虞がある。これを防ぐために、シリコン膜パターンＳＰ１０１は素子分離領域１０２上に配置する。また、半導体基板１０１の活性領域上にシリコン膜パターンＳＰ１０１を配置した場合に、半導体基板１０１とシリコン膜パターンＳＰ１０１との間を絶縁膜１０３で絶縁できたとしても、シリコン膜パターンＳＰ１０１と半導体基板１０１（の活性領域）との間に、絶縁膜１０３を容量絶縁膜（誘電体膜）とした寄生容量が形成されてしまう。この絶縁膜１０３はゲート絶縁膜ＧＩ１０１と同層の絶縁膜であるため、その厚みは薄く、また、絶縁膜１０３が高誘電率膜であることで、この寄生容量はますます大きくなってしまう。この観点からも、シリコン膜パターンＳＰ１０１は素子分離領域１０２上に配置する。
【０１４９】
しかしながら、図５６〜図６７に示される検討例の製造工程の場合、図６８および図６９に示されるように、平面視で素子分離領域１０２に内包されるように金属膜除去領域１３０を形成し、更にこの金属膜除去領域１３０に平面視で内包されるようにシリコン膜パターンＳＰ１０１を形成することになる。このため、ポリシリコン抵抗素子ＲＳＴ１０１を設計するには、素子分離領域１０２形成時に素子分離溝を形成するためのフォトレジストパターン（図示せず）と、金属膜除去領域１３０形成用の上記フォトレジストパターンＰＲ１０１と、シリコン膜パターンＳＰ１０１形成用の上記フォトレジストパターンＰＲ１０２とをそれぞれ形成する３つのフォトリソグラフィ工程について、合わせずれのマージンを確保することが要求される。従って、ある程度余裕を持ったレイアウトが、抵抗素子形成領域１０１Ｂの素子分離領域１０２、金属膜除去領域１３０およびシリコン膜パターンＳＰ１０１の３者に対して必要となり、これは、半導体基板１０１においてポリシリコン抵抗素子ＲＳＴ１０１を配置するのに必要な面積を増大させ、半導体装置の小型化（小面積化）を阻害するように作用する。
【０１５０】
それに対して、本実施の形態では、シリコン膜パターンＳＰを平面視で絶縁膜５ａに内包させればよく、積層パターンＬＰの下地は、活性領域であっても、素子分離領域２であっても、あるいは、活性領域および素子分離領域２の両者に跨っていてもよい。このため、素子分離領域２形成時に上記素子分離溝２ａを形成するためのフォトレジストパターン（図示せず）の合わせずれ（位置合わせのずれ）は、抵抗素子ＲＳＴの形成に影響しない。このため、抵抗素子ＲＳＴを設計するには、上記ステップＳ７で上記絶縁膜５ａを形成するための上記フォトレジストパターンＰＲ１と、上記ステップＳ９でシリコン膜パターンＳＰを形成するための上記フォトレジストパターンＰＲ２とをそれぞれ形成するための２つのフォトリソグラフィ工程について、合わせずれ（位置合わせのずれ）のマージンを確保すればよい。このため、図５６〜図６７に示される検討例の製造工程に比べて、本実施の形態の方が、抵抗素子を設計するときのレイアウトのマージンを少なくすることができ、半導体基板１において抵抗素子ＲＳＴを配置するのに必要な面積を縮小させ、半導体装置の小型化（小面積化）を図ることができるようになる。
【０１５１】
また、図５６〜図６７に示される検討例の製造工程の場合、シリコン膜パターンＳＰ１０１を素子分離領域１０２上に配置するため、半導体装置の設計の自由度が低下するが、本実施の形態では、シリコン膜パターンＳＰの下方は、活性領域であっても、素子分離領域２であっても、あるいは、活性領域および素子分離領域２の両者に跨っていてもよい。たとえシリコン膜パターンＳＰの下方に活性領域が存在している場合であっても、シリコン膜パターンＳＰと半導体基板１との間の短絡は、絶縁膜５ａによって的確に防止することができる。このため、半導体装置の設計の自由度を向上させることができる。
【０１５２】
また、本実施の形態では、シリコン膜パターンＳＰと積層パターンＬＰの金属膜４ａとの間に積層パターンＬＰの絶縁膜５ａが介在している。このため、シリコン膜パターンＳＰと積層パターンＬＰの金属膜４ａとの間に、積層パターンＬＰの絶縁膜５ａを容量絶縁膜（誘電体膜）とした寄生容量が形成されてしまう可能性がある。この寄生容量の抑制または防止の観点から、積層パターンＬＰの絶縁膜５ａの誘電率は、積層パターンＬＰの絶縁膜３ａ（この絶縁膜３ａは、ゲート絶縁膜ＧＩと同層の絶縁膜であるため、ゲート絶縁膜ＧＩと同様の誘電率を有している）の誘電率よりも低い（小さい）方が、より好ましい。絶縁膜５として、酸化シリコン膜を用いれば、酸化シリコン膜は他の絶縁膜に比べて誘電率が低いため、シリコン膜パターンＳＰ、絶縁膜５ａおよび金属膜４ａで形成される寄生容量を、より的確に抑えることができる。
【０１５３】
また、絶縁膜５ａはゲート絶縁膜と同層の絶縁膜ではなく、ＭＩＳＦＥＴの特性を考慮せずに任意の厚みで形成することができるため、絶縁膜５ａの厚みは所望の厚みに制御することが可能である。但し、シリコン膜パターンＳＰ、絶縁膜５ａおよび金属膜４ａで形成される寄生容量の抑制の観点から、積層パターンＬＰの絶縁膜５ａの厚みは、積層パターンＬＰの絶縁膜３ａ（この絶縁膜３ａは、ゲート絶縁膜ＧＩと同層の絶縁膜であるため、ゲート絶縁膜ＧＩと同様の厚みを有している）の厚みよりも厚い方が、より好ましい。一方、ゲート絶縁膜ＧＩの厚みは、ＭＩＳＦＥＴＱ１のゲート絶縁膜として相応しい厚みとすることが好ましい。
【０１５４】
また、絶縁膜５ａを厚くすると、上記寄生容量を抑制できる一方で、絶縁膜５ａが厚すぎると、積層パターンＬＰの側壁上に形成されるサイドウォールスペーサＳＷ３の高さが高くなり、このサイドウォールスペーサＳＷ３が剥がれて異物となる可能性が高くなる。この観点で、絶縁膜５ａの厚みは、１０〜３０ｎｍ程度が、より好ましい。
【０１５５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１５６】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０１５７】
１  半導体基板
１Ａ  ＭＩＳＦＥＴ形成領域
１Ｂ  抵抗素子形成領域
２  素子分離領域
２ａ  素子分離溝
３，３ａ  絶縁膜
４，４ａ，４ｂ  金属膜
５，５ａ  絶縁膜
６，６ｂ  シリコン膜
１１  絶縁膜
１２  金属膜
１３  金属シリサイド層
１４  層間絶縁膜
１５  絶縁膜
１０１  半導体基板
１０１Ａ  ＭＩＳＦＥＴ形成領域
１０１Ｂ  抵抗素子形成領域
１０２  素子分離領域
１０３  絶縁膜
１０４  金属膜
１０６  シリコン膜
１３０  領域
ＡＲ１，ＡＲ２，ＡＲ１０２  活性領域
ＣＮＴ  コンタクトホール
ＥＸ  ｐ−型半導体領域
ＧＥ，ＧＥ１０１  ゲート電極
ＧＩ，ＧＩ１０１  ゲート絶縁膜
ＬＰ  積層パターン
Ｍ１  配線
ＮＷ，ＮＷ１０１  ｎ型ウエル
ＰＧ  プラグ
ＰＲ１，ＰＲ２，ＰＲ２ａ，ＰＲ２ｂ  フォトレジストパターン
ＰＲ１０１，ＰＲ１０２  フォトレジストパターン
Ｑ１  ｐチャネル型ＭＩＳＦＥＴ
ＲＳＴ，ＲＳＴ１０１  抵抗素子
ＳＤ  ｐ＋型半導体領域
ＳＰ，ＳＰ１０１  シリコン膜パターン
ＳＷ，ＳＷ１，ＳＷ２，ＳＷ３  サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2013004747.tif 000012
【図１１】
2013004747.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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