(57)【要約】【課題】性能の劣化を抑制することができる半導体装置を提供すること。【解決手段】実施形態に係る半導体装置１０は、半導体層１２、絶縁膜１７、ゲート電極２２、ドレイン電極１９およびソース電極２０、を具備する。半導体層１２は、半絶縁性半導体基板１１上に形成され、表面に、側壁が傾いたテーパ状のリセス領域１８を有する。半導体層１２は、活性層１４を含む。絶縁膜１７は、半導体層１２上に形成されたものであり、リセス領域１８を全て露出する貫通孔２１を有する。貫通孔２１は、側壁がリセス領域１８の側壁の傾き角θ１より小さい角度θ２で傾いたテーパ状である。ゲート電極２２は、リセス領域１８および貫通孔２１を埋めるように形成されたものである。ドレイン電極１９およびソース電極２０は、半導体層１２上のうち、リセス領域１８を挟む位置に形成されたものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半絶縁性半導体基板上に形成され、表面に、側壁が傾いたテーパ状のリセス領域を有する、活性層を含む半導体層と、
この半導体層上に形成され、側壁が前記リセス領域の側壁の傾き角より小さい角度で傾いたテーパ状でありかつ前記リセス領域を全て露出させる貫通孔を有する絶縁膜と、
前記リセス領域および前記貫通孔を埋めるように形成されたゲート電極と、
前記半導体層上のうち、前記リセス領域を挟む位置に形成されたドレイン電極およびソース電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記リセス領域および前記貫通孔は、前記リセス領域の上端と前記貫通孔の下端とが互いに離間するように形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記リセス領域および前記貫通孔は、前記リセス領域の上端と前記貫通孔の下端とが一致するように形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記リセス領域の側壁の傾き角は、２０°〜８５°の範囲であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記貫通孔の側壁の傾き角は、１０°〜８０°の範囲であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート電極は、前記絶縁膜の表面上に形成されるように、前記貫通孔から上方に突出して形成されたことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記ゲート電極を覆うように前記絶縁膜上に形成され、前記絶縁膜と同一材料からなる表面保護層をさらに具備することを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
半絶縁性半導体基板上に形成された、活性層を含む半導体層上に、絶縁膜を形成する工程と、
この絶縁膜の表面上に、第１の開口部を有する第１のレジスト膜を形成する工程と、
この第１のレジスト膜をマスクとして用いて前記絶縁膜を除去した後、前記半導体層の表面に、側壁が傾いたテーパ状のリセス領域を形成する工程と、
前記第１のレジスト膜をマスクとして用いて、前記絶縁膜に、側壁が前記リセス領域の側壁の傾き角より小さい角度で傾いたテーパ状でありかつ前記リセス領域を全て露出させる貫通孔を形成する工程と、
前記絶縁膜の表面上に、前記貫通孔を全て露出する第２の開口部を有する第２のレジスト層を形成する工程と、
この第２のレジスト膜をマスクとして用いて、前記リセス領域および前記貫通孔を埋めるように金属を蒸着する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記貫通孔を形成する工程は、前記貫通孔を、前記リセス領域の上端と前記貫通孔の下端とが互いに離間するように形成する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記貫通孔を形成する工程は、前記貫通孔を、前記リセス領域の上端と前記貫通孔の下端とが一致するように形成する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記リセス領域を形成する工程は、ウェットエッチングによって前記半導体層の表面に前記リセス領域を形成する工程であり、かつ前記半導体層の結晶方位若しくは前記ウェットエッチングに用いられるエッチング液の組成を制御することにより、前記リセス領域の側壁の傾き角が２０°〜８５°の範囲になるように制御して形成する工程であることを特徴とする請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記貫通孔を形成する工程は、バッファードフッ酸を用いたウェットエッチングによって前記絶縁膜に前記貫通孔を形成する工程であり、かつ前記バッファードフッ酸の濃度若しくは、前記第１のレジスト膜と前記絶縁膜との密着強度を制御することにより、前記貫通孔の側壁の傾き角が１０°〜８０°の範囲になるように制御して形成する工程であることを特徴とする請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記絶縁膜を形成する工程は、前記半導体層上の互いに離間した位置にドレイン電極およびソース電極を形成した後に、前記半導体層上のうち、前記ドレイン電極と前記ソース電極との間に前記絶縁膜を形成する工程であり、
前記金属を蒸着する工程は、ゲート電極を形成する工程であることを特徴とする請求項８乃至１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記第２のレジスト層を形成する工程は、前記貫通孔およびこの貫通孔の周囲の前記絶縁膜を露出する第２の開口部を有する第２のレジスト層を形成する工程であり、
前記ゲート電極を形成する工程は、前記貫通孔およびこの貫通孔の周囲の前記絶縁膜を露出する第２の開口部を有する前記第２のレジスト層をマスクとして用いて、前記リセス領域および前記貫通孔を埋め、かつ前記絶縁膜の表面上に形成されるように前記貫通孔から上方に突出するようにゲート電極を形成する工程であることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
さらに、前記ゲート電極を覆うように前記絶縁膜上に、前記絶縁膜と同一材料からなる表面保護層を形成する工程を具備することを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓなどの化合物半導体を用いた半導体装置、例えば電界効果型トランジスタ（以下ＦＥＴという）は高周波特性に優れ、マイクロ波帯で動作する半導体装置として数多く使用されている。この種の半導体装置は、半導体層の表面に、側壁が垂直なリセス領域を有するとともに、半導体層上に、リセス領域が露出する、側壁が垂直な貫通孔を有する絶縁膜が形成されており、リセス領域および貫通孔内に、ゲート電極が形成されたものである。
【０００３】
しかし、近年の半導体装置の微細化に伴って、リセス領域のアスペクト比が大きくなってきている。アスペクト比の大きなリセス領域内にゲート電極を蒸着によって形成する場合、蒸着される金属は、リセス領域の垂直な側壁に形成され難いため、リセス領域を埋めるようにゲート電極を形成することは困難であった。リセス領域がゲート電極で埋まらない場合、リセス領域の側壁が露出することになるため、後の各製造工程において表面が汚染される。このことが半導体装置の性能を劣化させる要因の一つになっていた。
【０００４】
また、ゲート電極を蒸着によって形成する工程において、絶縁膜の貫通孔の側壁にも金属は蒸着されず、絶縁膜の表面のうち、貫通孔の周囲に乗り上げるように金属が蒸着される。従って、ゲート電極と貫通孔の側壁との間に空間（ボイド）が生ずる。このようにボイドが生ずると、ゲート電極を形成する工程においてゲート電極に亀裂が生じる。亀裂が生じたゲート電極は、所望の値より抵抗値が上昇し、このことも、半導体装置の性能を劣化させる要因の一つになっていた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１３５４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、性能の劣化を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、半導体層、絶縁膜、ゲート電極、ドレイン電極およびソース電極、を具備する。前記半導体層は、半絶縁性半導体基板上に形成され、表面に、側壁が傾いたテーパ状のリセス領域を有する。この半導体層は、活性層を含む。前記絶縁膜は、前記半導体層上に形成されたものであり、前記リセス領域を全て露出する貫通孔を有する。この貫通孔は、側壁が前記リセス領域の側壁の傾き角より小さい角度で傾いたテーパ状である。前記ゲート電極は、前記リセス領域および前記貫通孔を埋めるように形成されたものである。前記ドレイン電極およびソース電極は、前記半導体層上のうち、前記リセス領域を挟む位置に形成されたものである。
【０００８】
また、実施形態に係る半導体装置の製造方法は、絶縁膜を形成する工程、第１のレジスト膜を形成する工程、リセス領域を形成する工程、貫通孔を形成する工程、第２のレジスト膜を形成する工程、および金属を蒸着する工程、を具備する。前記絶縁膜を形成する工程は、半絶縁性半導体基板上に形成された、活性層を含む半導体層上に、絶縁膜を形成する工程である。前記第１のレジスト膜を形成する工程は、前記絶縁膜の表面上に、第１の開口部を有する第１のレジスト膜を形成する工程である。前記リセス領域を形成する工程は、前記第１のレジスト膜をマスクとして用いて前記絶縁膜を除去した後、前記半導体層の表面に、側壁が傾いたテーパ状のリセス領域を形成する工程である。前記貫通孔を形成する工程は、前記第１のレジスト膜をマスクとして用いて、前記絶縁膜に、側壁が前記リセス領域の側壁の傾き角より小さい角度で傾いたテーパ状でありかつ前記リセス領域を全て露出させる貫通孔を形成する工程である。前記第２のレジスト膜を形成する工程は、前記絶縁膜の表面上に、前記貫通孔を全て露出する第２の開口部を有する第２のレジスト層を形成する工程である。前記金属を蒸着する工程は、前記第２のレジスト膜をマスクとして用いて、前記リセス領域および前記貫通孔を埋めるように金属を蒸着する工程である。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を模式的に示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、絶縁膜を形成する工程を示す。
【図３】同じく第１の実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、第１のレジスト膜を形成する工程を示す。
【図４】同じく第１の実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、リセス領域を形成する工程を示す。
【図５】同じく第１の実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、絶縁膜に貫通孔を形成する工程を示す。
【図６】同じく第１の実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、第２のレジスト膜を形成する工程を示す。
【図７】同じく第１の実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、ゲート電極を形成する工程を示す。
【図８】第１の実施形態の変形例に係る半導体装置を模式的に示す断面図である。
【図９】第１の実施形態の変形例に係る半導体装置の製造方法を説明するための図８に相当する断面図であって、リセス領域を形成する工程を示す。
【図１０】同じく、第１の実施形態の変形例に係る半導体装置の製造方法を説明するための図８に相当する断面図であって、リセス領域を形成する工程を示す。
【図１１】第２の実施形態に係る半導体装置を模式的に示す断面図である。
【図１２】第２の実施形態に係る半導体装置の製造方法を説明するための図１１に相当する断面図であって、絶縁膜に貫通孔を形成する工程を示す。
【発明を実施するための形態】
【００１０】
以下に、実施形態に係る半導体装置および半導体装置の製造方法について、図面を参照して詳細に説明する。以下に示す実施形態に係る半導体装置は、ＧａＡｓを用いた電界効果型トランジスタ（以下、ＦＥＴと称する）である。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１０を模式的に示す断面図である。なお、説明の都合上、図１に示す半導体装置１０は、実際の寸法とは異なっている。実際の半導体装置１０の寸法の一例については、後述する。
【００１２】
図１に示すように、第１の実施形態に係る半導体装置１０において、半絶縁性半導体基板１１の表面上には、半導体層１２が形成されている。半導体層１２は、少なくとも電子が流れる活性層１４を含んでおり、下から順に、バッファ層１３、活性層１４、ショットキ接合層１５、およびオーミック接触層１６ａ、１６ｂからなる。半絶縁性半導体基板１１は、例えばＧａＡｓ基板からなり、半導体層１２は、ＧａＡｓをベースとする材料からなる。
【００１３】
バッファ層１３は、半絶縁性半導体基板１１の表面上に形成されている。バッファ層１３は、例えばＧａＡｓとＡｌＧａＡｓとを積層したものである。
【００１４】
活性層１４は、バッファ層１３の表面上に形成されている。活性層１４は、電子走行層であり、この層の表面付近には、２次元電子ガス層が形成される。このガス層内の電子が移動することにより、ドレインとソースとの間が導通状態になる。この活性層１４は、例えばｎ型のＧａＡｓからなる。
【００１５】
ショットキ接合層１５は、活性層１４の表面上に形成されている。ショットキ接合層１５は、活性層１４、すなわち電子走行層に電子を供給するための電子供給層である。ショットキ接合層１５は、例えばＡｌＧａＡｓからなる。
【００１６】
このショットキ接合層１５は、この層１５上に形成される後述の絶縁膜１７との境界部分に発生する界面準位が、活性層１４の表面付近に発生する２次元電子ガス層に影響することを抑制するために、厚く形成される。
【００１７】
このショットキ接合層１５は、表面に、凹状のリセス領域１８を有する。リセス領域１８の断面形状は、側壁が傾いた、いわゆるテーパ状である。ここで、リセス領域１８の側壁の傾き角θ１を、図示するようにリセス領域１８の底面と側壁とのなす角θ１と定義すると、この角度θ１は、小さい方が好ましく、２０°〜８５°の範囲であることが好ましい。
【００１８】
オーミック接触層１６ａ、１６ｂは、ショットキ接合層１５の表面上において、互いに離間した位置に形成されている。これらのオーミック接触層１６ａ、１６ｂは、ショットキ接合層１５の表面上であって、リセス領域１８を挟む位置に形成されている。本実施形態において、これらのオーミック接触層１６ａ、１６ｂは、例えば、リセス領域１８がこれらのオーミック接触層１６の中間位置より一方に寄った位置（図において左に寄った位置）に配置されるように、形成されている。それぞれ例えばｎ＋型のＧａＡｓからなる。
【００１９】
一方のオーミック接触層１６ａ（図における右側のオーミック接触層１６ａ）の表面上には、この層１６ａとオーミック接触するドレイン電極１９が形成されており、他方のオーミック接触層１６ｂ（図における左側のオーミック接触層１６ｂ）の表面上には、この層１６ｂとオーミック接触するソース電極２０が形成されている。これらの電極１９、２０は、例えば、ＡｕＧｅ、Ｎｉがこの順で積層されたものである。
【００２０】
なお、上述のオーミック接触層１６ａ、１６ｂは、リセス領域１８が上述のオーミック接触層１６ａ、１６ｂの間に形成されていればよく、例えばリセス領域１８が、上述のオーミック接触層１６ａ、１６ｂの中間位置に形成されるように、上述のオーミック接触層１６ａ、１６ｂを形成してもよい。
【００２１】
ドレイン電極１９とソース電極２０との間には、絶縁膜１７が形成されている。すなわち、絶縁膜１７は、オーミック接触層１６ａ、１６ｂの表面上の一部を含むショットキ接合層１５の表面上に形成されている。絶縁膜１７は、例えばＳｉＮからなる。
【００２２】
なお、ショットキ接合層１５は例えばＡｌＧａＡｓからなるのに対し、絶縁膜１７は例えばＳｉＮからなり、両者の材料が異なるため、これらの境界面に、上述した界面準位が発生する。
【００２３】
この絶縁膜１７は、貫通孔２１を有する。貫通孔２１は、リセス領域１８が貫通孔２１から露出する位置に形成されている。本実施形態において、貫通孔２１は、リセス領域１８の位置に対応するように、例えば絶縁膜１７の中央部分から僅かにソース電極２０側に寄った位置に形成されている。また、本実施形態において、貫通孔２１は、リセス領域２１の上端Ｐｒを露出するとともに、このリセス領域２１の周囲のショットキ接合層１５の表面を露出する位置に形成されている。従って、貫通孔２１は、貫通孔２１の下端Ｐｏとリセス領域の上端Ｐｒとが互いに離間する位置に形成されている。
【００２４】
この貫通孔２１の断面形状は、側壁が傾いた、いわゆるテーパ状である。ここで、貫通孔２１の側壁の傾き角θ２を、図示するようにショットキ接合層１５の表面と貫通孔２１の側壁とのなす角θ２と定義すると、この角度θ２は、少なくともリセス領域１８の側壁の傾き角θ１より小さい。なお、貫通孔２１の側壁の傾き角θ２は、θ１より小さい条件の下、小さい方が好ましく、１０°〜８０°の範囲であることが好ましい。
【００２５】
リセス領域１８および貫通孔２１の内部を含み、これらの間から露出するショットキ接合層１５の表面上および絶縁膜１７の表面上の一部には、ゲート電極２２が形成される。ゲート電極２２は、リセス領域１８および貫通孔２１を埋めるとともに、貫通孔２１から上方に突出し、一部が絶縁膜１７の表面上に乗り上げるように形成されている。ゲート電極２２のうち、貫通孔２１から上方に突出した部分の断面形状は、台形状であって、その上辺中央部分は、下に凹状になっている。すなわち、ゲート電極２２の断面形状は、略Ｙ字状である。このゲート電極２２は、例えばＴｉ、Ｐｔ、Ａｕをこの順で積層したものである。
【００２６】
ゲート電極２２は、リセス領域１８および貫通孔２１を埋めるように形成されるため、リセス領域１８の上端Ｐｒと貫通孔の下端Ｐｏとの間のショットキ接合層１５に接触している。このゲート電極２２のうち、ショットキ接合層１５に接触する部分は、ゲートフィールドプレート電極と同等の機能を有する。従って、ゲート電極２２がリセス領域１８の上端Ｐｒと貫通孔２１の下端Ｐｏとの間のショットキ接合層１５に接触することにより、半導体装置１０の耐圧が向上する。
【００２７】
ゲート電極２２および絶縁膜１７を含むドレイン電極１９とソース電極２０との間には、表面保護層２３が形成されている。すなわち、表面保護層２３は、絶縁膜１７の表面上に、ゲート電極２２を覆うように形成されている。表面保護層は２３、例えばＳｉＮからなる。なお、表面保護層２３は、絶縁膜１７に接するため、同じ材料によって形成されることが好ましいが、異なる材料によって形成されてもよい。
【００２８】
このような半導体装置１０において、バッファ層１３、活性層１４、ショットキ接合層１５、オーミック接触層１６の厚さは、例えばこの順に、１μｍ、０．０５μｍ、０．１μｍ、０．０２μｍ程度である。また、ドレイン電極１９とソース電極２０との間の距離は、例えば１０μｍ程度、ゲート電極２２のうち絶縁膜１７の貫通孔２１から上方に突出した部分の幅は、例えば１μｍ程度、リセス領域１８の上端Ｐｒの幅は、例えば０．５μｍ程度である。
【００２９】
さらに、例えばこのような寸法の半導体装置１０において、絶縁膜１７の貫通孔２１の下端Ｐｏと、リセス領域１８の上端Ｐｒと、の距離Ｌは、例えば０．０１μｍから０．５０μｍ程度である。なお、この距離Ｌが長いほど、リセス領域１８と絶縁膜１７の貫通孔２１との相対的な位置精度の点において製造が容易になるが、その半面、ゲート電極２２とショットキ接合層１５との接触面積が増加するため、寄生容量が増加する。本実施形態に係る半導体装置１０が、マイクロ波帯で使用されるＦＥＴである場合、製造の容易性と、寄生容量の増加による装置１０の性能の劣化を考慮すると、貫通孔２１の下端Ｐｏとリセス領域１８の上端Ｐｒとの距離Ｌは、０．１μｍ程度であることが好ましい。
【００３０】
次に、本実施形態に係る半導体装置１０の製造方法を、図２乃至図７を参照して説明する。図２乃至図７はそれぞれ、図１に示す半導体装置１０の製造方法を説明するための、図１に相当する断面図である。
【００３１】
まず図２に示すように、半絶縁性半導体基板１１の表面上に、バッファ層１３、活性層１４、ショットキ接合層１５、およびオーミック接触層１６ａ、１６ｂをこの順に形成する。さらに、オーミック接触層１６ａ、１６ｂの表面上にドレイン電極１９およびソース電極２０を形成するとともに、これらの電極１９、２０の間に、絶縁膜１７を形成する。
【００３２】
バッファ層１３、活性層１４、ショットキ接合層１５、およびオーミック接触層１６ａ、１６ｂは、それぞれ例えばエピタキシャル成長させる等して形成し、ドレイン電極１９およびソース電極２０は、例えばリフトオフ法により形成し、絶縁膜１７は、例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成する。
【００３３】
次に、図３に示すように、ドレイン電極１９およびソース電極２０を含む絶縁膜１７の表面上に第１のレジスト膜２４を塗布し、この第１のレジスト膜２４の所定位置に第１の開口部２５を形成する。第１の開口部２５は、後の工程において、ショットキ接合層１５にリセス領域１８（図１）を形成するとともに、絶縁膜１７に貫通孔２１（図１）を形成するためのものである。第１の開口部２５は、例えば第１のレジスト膜２４をパターニングすることにより形成する。なお、第１の開口部２５の幅Ｗｏは、後のリセス領域１８（図１）を形成するためのエッチング工程におけるエッチングレートを考慮して、少なくともゲート電極２２（図１）のゲート長より長くなるように形成される。
【００３４】
次に、図４に示すように、第１のレジスト膜２４の第１の開口部２５から露出する絶縁膜１７を除去する。絶縁膜の除去は、例えばＲＩＥを用いたエッチングにより行われる。
【００３５】
この絶縁膜１７を除去する工程においてＲＩＥエッチングを採用することにより、第１のレジスト膜２４の第１の開口部２５を、精度良く絶縁膜１７に転写することができる。従って、後の工程により形成されるゲート電極２２（図１）は、所望のゲート長からずれて形成されることが抑制される。この結果、ゲート長が微細であっても、製造された半導体装置１０は、所望の特性からずれることが抑制される。
【００３６】
続いて、図４に示すように、第１の開口部２５を有する第１のレジスト膜２４をマスクとして用いて、ショットキ接合層１５の表面の一部を除去することにより、リセス領域１８を形成する。リセス領域１８は、例えばウェットエッチングによって、側壁が所望の傾き角θ１を有するように形成する。さらにリセス領域１８は、所望の深さを有するように形成する。
【００３７】
この工程において採用されるウェットエッチングは、ショットキ接合層１５の下方に向かってエッチングが進行するとともに、ショットキ接合層１５に対して平行な方向に向かってエッチングが進行する。従って、ウェットエッチングが行われると、エッチング時間長くなるほど、リセス領域１８は深くなるとともに、リセス領域１８の幅Ｗｒは広がる。従って、形成されるリセス領域１８は、この上端Ｐｒが絶縁膜１７の下に回り込むようにテーパ状に形成される。
【００３８】
このリセス領域１８を形成する工程において、形成されるリセス領域１８の側壁の傾き角θ１は、ショットキ接合層１５の結晶方位、エッチング液の組成を制御することにより制御可能である。ショットキ接合層１５の結晶方位、エッチング液の組成を制御し、下方に進行するエッチングレートを遅く、かつ平行方向に進行するエッチングレートを速くするほど、リセス領域１８の側壁の傾き角θ１は小さくなる。他方、下方に進行するエッチングレートを速く、かつ平行方向に進行するエッチングレートを遅くするほど、リセス領域１８の底面の幅を、第１のレジスト膜の第１の開口部の幅Ｗｏに一致する。
【００３９】
さらに、このリセス領域１８を形成する工程において、形成されるリセス領域１８の深さは、上述のエッチングレートの制御とともに、エッチング時間を調整することにより制御可能である。エッチング時間を長くするほど、リセス領域１８の深さは深くなる。
【００４０】
すなわち、リセス領域１８は、所望の深さを有するとともに、側壁が所望の傾き角θ１を有し、かつリセス領域１８の底面の幅が所望の幅（＝ゲート電極２２（図１）のゲート長）になるように、エッチングレートおよびエッチング時間を制御して形成する。
【００４１】
次に、図５に示すように、第１の開口部２５を有する第１のレジスト膜２４をマスクとして用いて絶縁膜１７をさらに除去することにより、絶縁膜１７にテーパ状の貫通孔２１を形成する。貫通孔２１は、例えばバッファードフッ酸を用いた所定の時間後退エッチングによって、側壁が所望の傾き角θ２（＜θ１）を有するように形成する。さらに貫通孔２１は、この下端Ｐｏと、リセス領域１８の上端Ｐｒとが、所望の距離Ｌだけ離間するように形成する。
【００４２】
この工程において採用される時間後退エッチングは、いわゆるウェットエッチングであって、ウェットエッチングと同様に、絶縁膜１７の下方に向かってエッチングが進行するとともに、絶縁膜１７に対して平行な方向に向かってエッチングが進行する。従って、形成される貫通孔２１は、テーパ状に形成される。
【００４３】
この貫通孔２１を形成する工程において、形成される貫通孔２１の側壁の傾き角θ２は、第１のレジスト膜２４と絶縁膜１７との密着強度、バッファードフッ酸の濃度を調整することにより制御可能である。第１のレジスト膜２４と絶縁膜１７との密着強度、バッファードフッ酸の濃度を制御し、下方に進行するエッチングレートを遅く、かつ平行方向に進行するエッチングレートを速くするほど、貫通孔２１の側壁の傾き角θ２は小さくなる。
【００４４】
さらに、この貫通孔２１を形成する工程において、貫通孔２１の下端Ｐｏとリセス領域１８の上端Ｐｒとの距離Ｌは、上述のエッチングレートの制御とともに、エッチング時間を調整することにより制御可能である。エッチング時間を長くするほど、貫通孔２１の下端Ｐｏとリセス領域の上端Ｐｒとの距離Ｌは長くなる。
【００４５】
すなわち、貫通孔２１は、側壁が所望の傾き角θ２を有し、かつ貫通孔の下端Ｐｏとリセス領域の上端Ｐｒとの距離Ｌが所望の距離を有するように、エッチングレートおよびエッチング時間を制御して形成する。
【００４６】
次に、第１のレジスト膜２４を除去した後、図６に示すように、ドレイン電極１９およびソース電極２０を含む絶縁膜１７の表面上に第２のレジスト膜２６を塗布し、この第２のレジスト膜２６の所定位置に第２の開口部２７を形成する。第２の開口部２７は、後の工程において、リセス領域１８および絶縁膜１７の貫通孔２１を埋めるようにゲート電極２２（図１）を形成するためのものである。従って、第２の開口部２７は、貫通孔２１が露出するように、貫通孔２１上に形成される。この第２の開口部２７は、例えば第２のレジスト膜２６をパターニングすることにより形成する。
【００４７】
次に、図７に示すように、第２の開口部２７を有する第２のレジスト膜２６をマスクとして用いて、ゲート電極２２となる複数の金属膜２８、例えばＴｉ、Ｐｔ、Ａｕをこの順で蒸着する。これにより、ゲート電極２２を形成する。
【００４８】
この蒸着工程において、リセス領域１８の側壁および絶縁膜１７の貫通孔２１の側壁が共に傾いているため、各金属膜２８は、これらの側壁上に蒸着される。従って、ゲート電極２２は、リセス領域１８および絶縁膜１７の貫通孔２１を埋めるように形成される。
【００４９】
さらに、この蒸着工程において、第２のレジスト膜２６の第２の開口部２７の側壁がほぼ垂直であるため、各金属膜２８は、この側壁上には蒸着され難い。従って、ゲート電極２２のうち、貫通孔２１から上方に突出した部分の断面形状は、台形状になる。
【００５０】
以上に説明したゲート電極２２の形成工程前に、ショットキ接合層１５の表面の大部分は絶縁膜１７で覆われている。従って、ゲート電極２２の形成工程、およびこの後の各製造工程において、ショットキ接合層１５の表面が汚染されることは、抑制される。
【００５１】
なお、この工程において、仮にリセス領域１８の側壁が垂直、すなわち、この側壁の傾き角θ１が９０°であった場合、各金属膜２８は、リセス領域１８の側壁上に蒸着されない。従って、ゲート電極２２は、リセス領域１８を埋めるように形成されず、この側壁から離間するように形成される。この結果、リセス領域１８の側壁とゲート電極２２との間には隙間が形成され、リセス領域１８内においてショットキ接合層１５が露出する。この露出部分が、後の各製造工程において汚染される。
【００５２】
また、上述の蒸着工程において、仮に絶縁膜１７の貫通孔２１の側壁が垂直、すなわち、この側壁の傾き角θ２が９０°であった場合、各金属膜２８は、貫通孔２１の側壁上には蒸着されず、貫通孔２１の周囲の絶縁膜１７上に乗り上げるように形成される。従って、ゲート電極２２は、貫通孔２１を埋めるように形成されず、貫通孔２１の側壁とゲート電極２２との間に空間（ボイド）が生ずる。
【００５３】
最後に、リフトオフ法を用いて、第２のレジスト膜２６およびこのレジスト膜２６上の各金属膜２８を除去する。この後、ゲート電極２２含む絶縁膜１７の表面上に、表面保護層２３を形成する。表面保護層２３は、例えばＣＶＤ法により形成する。以上の各工程を経て、図１に示す半導体装置１０を製造することができる。
【００５４】
以上に説明した本実施形態に係る半導体装置１０および半導体装置１０の製造方法によれば、リセス領域１８を、この側壁が傾くように形成される。これにより、リセス領域１８に、ゲート電極２２を隙間なく埋め込むように形成することができる。従って、ゲート電極２２が形成された後に、リセス領域１８内においてショットキ接合層１５が露出することを抑制することができる。この結果、この後に第２のレジスト膜２６を除去し、表面保護層２３を形成する工程において、ショットキ接合層１５が汚染されることを抑制することができる。
【００５５】
さらに、本実施形態に係る半導体装置１０および半導体装置１０の製造方法によれば、絶縁膜１７の貫通孔２１を、この側壁が傾くように形成される。これにより、絶縁膜１７の貫通孔２１に、ゲート電極２２を隙間なく埋め込むように形成することができる。従って、ゲート電極２２と絶縁膜１７の貫通孔２１との間に空間（ボイド）が生ずることを抑制することができる。この結果、空間（ボイド）に起因してゲート電極２２に亀裂が発生することを抑制することができる。
【００５６】
すなわち、本実施形態に係る半導体装置１０および半導体装置１０の製造方法によれば、ショットキ接合層１５が汚染されることを抑制することができ、さらにゲート電極２２に亀裂が発生することを抑制することができる。従って、半導体装置１０の特性劣化を抑制することができる。
【００５７】
また、本実施形態に係る半導体装置１０および半導体装置１０の製造方法によれば、リセス領域１８および絶縁膜１７の貫通孔２１に、ゲート電極２２を隙間なく埋め込むように形成することができる。従って、リセス領域および絶縁膜の貫通孔とゲート電極との間に隙間を有する従来の半導体装置と比較して、ゲート長を保ったまま、ゲート電極２２の断面積を広げることができる。この結果、ゲート電極２２の低抵抗化が図れ、半導体装置１０を高性能化することができる。
【００５８】
さらに、本実施形態に係る半導体装置１０および半導体装置１０の製造方法によれば、ゲート電極２２と絶縁膜１７の貫通孔２１との間に空間（ボイド）が形成されない。従って、空間（ボイド）内における空気等の気体が装置１０の温度上昇に伴って膨張し、これによるゲート電極２２の破損、若しくは剥がれを抑制することができる。
【００５９】
すなわち、従来の半導体装置および半導体装置の製造方法によれば、絶縁膜の貫通孔の側壁が垂直であるため、貫通孔とゲート電極との間に空間（ボイド）が形成される。この空間（ボイド）は、装置の製造後であっても残る。従って、装置が動作する際に発生する熱によって、空間（ボイド）内の空気等の気体は膨張する。従って、ゲート電極が破損したり、若しくはショットキ接合層から剥がれたりする可能性がある。しかし、本実施形態に係る半導体装置１０および半導体装置１０の製造方法によれば、空間（ボイド）が形成されないため、ゲート電極２２の破損、若しくは剥がれを抑制することができる。
【００６０】
（第１の実施形態の変形例）
図８は、第１の実施形態の変形例に係る半導体装置１０´を模式的に示す断面図である。この半導体装置１０´は、第１の実施形態に係る半導体装置１０と比較して、耐圧をより向上させるために、ショットキ接合層１５に、２段状のリセス領域１８´を設けている点が異なる。
【００６１】
すなわち、図８に示すように、第１の実施形態の変形例に係る半導体装置３０において、ショットキ接合層１５は、表面に、第１のリセス領域１８ａ、および第２のリセス領域１８ｂを有する。第１のリセス領域１８ａの幅Ｗｒａは、第２のリセス領域１８ｂの幅Ｗｒｂより広く形成されており、このような第１のリセス領域１８ａは、第２のリセス領域１８ｂ上に形成されている。
【００６２】
第１のリセス領域１８ａおよび第２のリセス領域１８ｂの断面形状はそれぞれ、側壁が傾いた、いわゆるテーパ状である。ここで、第１のリセス領域の傾き角θ１ａ、および第２のリセス領域の傾き角θ１ｂは、共に小さいことが好ましく、これらの角度θ１ａ、θ１ｂは、それぞれ２０°〜８５°の範囲であることが好ましい。
【００６３】
ゲート電極２２´は、このような２段状のリセス領域１８´および絶縁膜１７の貫通孔２１を埋めるとともに、貫通孔２１から上方に突出し、一部が絶縁膜１７の表面上に乗り上げるように形成されている。
【００６４】
このような半導体装置１０´の製造方法は、２段状のリセス領域１８´を形成する工程以外は、第１の実施形態に係る半導体装置１０の製造方法と同様に製造することができる。そこで、以下に、２段状のリセス領域１８´の形成工程について、図９および図１０を参照して説明する。図９および図１０は、変形例に係る半導体装置１０´の製造方法を説明するための図であって、図８に相当する断面図である。
【００６５】
まず図９に示すように、第１のレジスト膜２４´の第１の開口部２５´から露出する絶縁膜１７を、例えばＲＩＥを用いたエッチングにより除去する。この工程は、図４に示す工程と同様である。
【００６６】
続いて、図９に示すように、第１の開口部２５´を有する第１のレジスト膜２４´をマスクとして用いて、ショットキ接合層１５の表面の一部を除去することにより、第１のリセス領域１８ａを形成する。この第１のリセス領域１８ａは、図４に示す工程と同様に例えばウェットエッチングによって、側壁が所望の傾き角θ１ａを有するように形成するが、この際、図４に示すウェットエッチングと比較して、水平方向に進行するエッチングのエッチングレートを速く、垂直方向に進行するエッチングのエッチングレートを遅くする。これにより、第１の実施形態に係る半導体装置１０が有するリセス領域１８（図１）と比較して、リセス幅Ｗｒａが広く、かつ深さ方向に浅い第１のリセス領域１８ａが形成される。
【００６７】
次に、第１のレジスト膜２４´を除去した後、図１０に示すように、第１の開口部２５´´を有する第１のレジスト膜２４´´を形成し、これをマスクとして用いて、第１のリセス領域１８ａの底面の一部を除去することにより、第２のリセス領域１８ｂを形成する。この第２のリセス領域１８ｂも、例えばウェットエッチングによって、側壁が所望の傾き角θ１ｂを有するように形成するが、この際、図９に示すウェットエッチングと比較して、水平方向に進行するエッチングのエッチングレートを遅くする。これにより、第１のリセス領域１８ａと比較して、リセス幅Ｗｒｂが狭い第２のリセス領域１８ｂが形成される。
【００６８】
このように第１のリセス領域１８ａおよび第２のリセス領域１８ｂからなる２段状のリセス領域１８´を形成した後の各工程は、第１の実施形態に係る半導体装置１０の製造方法と同様である。従って、説明を省略する。
【００６９】
以上に説明した変形例に係る半導体装置１０´および半導体装置１０´の製造方法であっても、第１、第２のリセス領域１８ａ、１８ｂ、および絶縁膜１７の貫通孔２１を、これらの側壁が傾くように形成される。従って、第１の実施形態に係る半導体装置１０および半導体装置１０の製造方法と同様の理由により、リセス領域１８´内のショットキ接合層１５が汚染されることを抑制することができ、さらに、ゲート電極２２´に亀裂が発生することを抑制することができる。従って、半導体装置１０´の特性劣化を抑制することができる。
【００７０】
また、変形例に係る半導体装置１０´および半導体装置１０´の製造方法であっても、第１、第２のリセス領域１８ａ、１８ｂおよび絶縁膜１７の貫通孔２１に、ゲート電極２２´を隙間なく埋め込むように形成することができる。従って、第１の実施形態に係る半導体装置１０および半導体装置１０の製造方法と同様の理由により、ゲート電極２２´の低抵抗化が図れ、半導体装置１０´を高性能化することができ、さらに、ゲート電極２２´の破損若しくはゲート電極２２´がショットキ接合層１５から剥がれることを抑制することができる。
【００７１】
（第２の実施形態）
図１１は、第２の実施形態に係る半導体装置３０を模式的に示す断面図である。この半導体装置３０は、第１の実施形態に係る半導体装置１０と比較して、リセス領域１８の上端Ｐｒと、絶縁膜１７の貫通孔３１の下端Ｐｏとが一致するように、貫通孔３１が設けられている点が異なる。
【００７２】
すなわち、図１１に示すように、第２の実施形態に係る半導体装置３０において、絶縁膜１７の貫通孔３１は、リセス領域１８が貫通孔３１から露出する位置に形成されている。本実施形態において、この貫通孔３１は、この下端Ｐｏが、リセス領域１８の上端Ｐｒに一致するように形成されている。
【００７３】
この貫通孔３１の断面形状は、側壁が傾いた形状であり、側壁の傾き角θ２´は、少なくともリセス領域１８の側壁の傾き角θ１より小さい。なお、貫通孔３１の側壁の傾き角θ２´は、θ１より小さい条件の下、小さい方が好ましく、１０°〜８０°の範囲であることが好ましい。この点は、第１の実施形態に係る半導体装置１０に設けられた貫通孔２１（図１）とほぼ同様である。
【００７４】
ゲート電極３２は、このようなリセス領域１８および貫通孔３１を埋めるとともに、貫通孔３１から上方に突出し、一部が絶縁膜１７の表面上に乗り上げるように形成されている。なお、リセス領域１８の上端Ｐｒと、絶縁膜１７の貫通孔３１の下端Ｐｏとが一致するため、ゲート電極３２は、リセス領域１８内のみにおいてショットキ接合層１５に接触し、それ以外の領域では、ショットキ接合層１５に接触しない。
【００７５】
このような半導体装置３０の製造方法は、絶縁膜１７に貫通孔３１を形成する工程以外は、第１の実施形態に係る半導体装置１０の製造方法と同様に製造することができる。そこで、以下に、絶縁膜１７に貫通孔３１を形成する工程について、図１２を参照して説明する。図１２は、第２の実施形態に係る半導体装置３０の製造方法を説明するための図であって、図１１に相当する断面図である。
【００７６】
まず、図４に示す工程と同様に、ショットキ接合層１５にリセス領域１８を形成する。この後、図１２に示すように、第１の開口部２５を有する第１のレジスト膜２４をマスクとして用いて絶縁膜１７を除去することにより、絶縁膜１７に貫通孔３１を形成する。貫通孔３１は、例えばバッファードフッ酸を用い所定の時間後退エッチングによって、側壁が所望の傾き角θ２´（＜θ１）を有するように形成する。この点は、図５に示す工程とほぼ同様である。
【００７７】
しかし、本実施形態に係る半導体装置３０の製造方法において、貫通孔３１は、この下端Ｐｏと、リセス領域１８の上端Ｐｒとが、一致するように形成する。具体的には、第１のレジスト膜２４と絶縁膜１７との密着強度、バッファードフッ酸の濃度を調整することにより、第１の実施形態に係る半導体装置１０の製造方法と比較して、例えば水平方向に進行するエッチングのエッチングレートを遅くする。これにより、貫通孔３１の下端Ｐｏとリセス領域１８の上端Ｐｒとが一致するように、貫通孔３１を形成すればよい。
【００７８】
なお、貫通孔３１を形成する工程において、第１の実施形態に係る半導体装置１０の製造方法と比較して、エッチングレートはそのままに、エッチング時間を短くし、これによって貫通孔３１の下端Ｐｏとリセス領域１８の上端Ｐｒとを一致させてもよい。
【００７９】
このように絶縁膜１７に貫通孔３１を形成した後の各工程は、第１の実施形態に係る半導体装置１０の製造方法と同様である。従って、説明を省略する。
【００８０】
以上に説明した第２の実施形態に係る半導体装置３０および半導体装置３０の製造方法であっても、リセス領域１８、および絶縁膜１７の貫通孔３１を、これらの側壁が傾くように形成される。従って、第１の実施形態に係る半導体装置１０および半導体装置１０の製造方法と同様の理由により、リセス領域１８内のショットキ接合層１５が汚染されることを抑制することができ、さらに、ゲート電極３２に亀裂が発生することを抑制することができる。従って、半導体装置３０の特性劣化を抑制することができる。
【００８１】
また、第２の実施形態に係る半導体装置３０および半導体装置３０の製造方法であっても、リセス領域１８および絶縁膜１７の貫通孔３１に、ゲート電極３２を隙間なく埋め込むように形成することができる。従って、第１の実施形態に係る半導体装置１０および半導体装置１０の製造方法と同様の理由により、ゲート電極３２の低抵抗化が図れ、半導体装置３０を高性能化することができ、さらに、ゲート電極３２の破損若しくはゲート電極３２がショットキ接合層１５から剥がれることを抑制することができる。
【００８２】
さらに、第２の実施形態に係る半導体装置３０および半導体装置３０の製造方法によれば、貫通孔３１の下端Ｐｏとリセス領域１８の上端Ｐｒとが一致するため、リセス領域１８の内部を除いて、ショットキ接合層１５の表面は全て絶縁膜１７に覆われている。従って、ゲート電極３２の形成工程、およびこの後の各製造工程において、ショットキ接合層１５の表面が汚染されることは、さらに抑制され、半導体装置３０の性能の劣化をさらに抑制することができる。
【００８３】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８４】
１０、１０´、３０・・・半導体装置
１１・・・半絶縁性半導体基板
１２・・・半導体層
１３・・・バッファ層
１４・・・活性層
１５・・・ショットキ接合層
１６ａ、１６ｂ・・・オーミック接触層
１７・・・絶縁膜
１８、１８´・・・リセス領域
１８ａ・・・第１のリセス領域
１８ｂ・・・第２のリセス領域
１９・・・ドレイン電極
２０・・・ソース電極
２１、３１・・・貫通孔
２２、２２´、３２・・・ゲート電極
２３・・・表面保護層
２４、２４´、２４´´・・・第１のレジスト膜
２５、２５´、２５´´・・・第１の開口部
２６・・・第２のレジスト膜
２７・・・第２の開口部
【図１】
2013089673.tif 000003
【図２】
2013089673.tif 000004
【図３】
2013089673.tif 000005
【図４】
2013089673.tif 000006
【図５】
2013089673.tif 000007
【図６】
2013089673.tif 000008
【図７】
2013089673.tif 000009
【図８】
2013089673.tif 000010
【図９】
2013089673.tif 000011
【図１０】
2013089673.tif 000012
【図１１】
2013089673.tif 000013
【図１２】
2013089673.tif 000014