(57)【要約】【課題】チャネルの高密度化によるチャネル抵抗の低減に加えて、さらにチャネル抵抗を低減させることができるＭＯＳ型半導体装置を提供すること。【解決手段】第１導電型シリコン半導体基板１００の一方の主面側の表層に設けられる第２導電型ベース領域２と、該領域の表層に設けられる第１導電型半導体領域５と、該半導体領域５と前記ベース領域２と前記半導体基板１００とにゲート絶縁膜３ａを介して接するゲート電極４ａを有するＭＯＳゲート構造を備え、前記一方の主面と他方の主面間に主電流を流すＭＯＳ型半導体装置において、前記第１導電型半導体領域５がシリコンに炭素がドーピングされた領域であるＭＯＳ型半導体装置とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型シリコン半導体基板の一方の主面側の表層に設けられる第２導電型ベース領域と、該領域の表層に設けられる第１導電型半導体領域と、該半導体領域と前記半導体基板との間の前記ベース領域表面にゲート絶縁膜を介して接するゲート電極を有するＭＯＳゲート構造を備えるＭＯＳ型半導体装置において、前記第１導電型半導体領域はシリコンに炭素がドーピングされた領域であることを特徴とするＭＯＳ型半導体装置。    
【請求項２】
前記ゲート絶縁膜がシリコン窒化膜を有することを特徴とする請求項１記載のＭＯＳ型半導体装置。
【請求項３】
前記第１導電型半導体領域において置換されている炭素原子のシリコン原子に対する比率が０．１％〜５％であることを特徴とする請求項１または２記載のＭＯＳ型半導体装置。
【請求項４】
前記ゲート電極が前記第１導電型シリコン半導体基板の一方の主面に沿って平行に設けられるプレーナゲート構造を有することを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置。
【請求項５】
前記ゲート電極が前記第１導電型シリコン半導体基板の一方の主面に垂直に設けられるトレンチ内に充填されるトレンチゲート構造を有することを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置。
【請求項６】
請求項１に記載のＭＯＳ型半導体装置の製造方法において、前記第１導電型半導体領域を設ける工程が第１導電型のイオン注入工程と炭素のイオン注入工程とを有することを特徴とするＭＯＳ型半導体装置の製造方法。
【請求項７】
前記ＭＯＳゲート構造がプレーナゲート構造であることを特徴とする請求項６記載のＭＯＳ型半導体装置の製造方法。
【請求項８】
前記ＭＯＳゲート構造がトレンチゲート構造であることを特徴とする請求項６記載のＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用ＭＯＳ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般的に、電力用ＭＯＳ型半導体装置は、オフ電圧（耐圧）を高信頼性に保持し、オンしたときの抵抗（オン抵抗）が低い特性が求められる。プレーナゲート型の電力用ＭＯＳＦＥＴのオン抵抗は、図３に示すように、主としてチャネル抵抗ＲＣＨと寄生ＪＦＥＴ抵抗ＲＪＦＥＴとドリフト抵抗ＲＤＲＩＦＴとによって決まる。このプレーナゲート型ＭＯＳＦＥＴの全体から見たチャネル抵抗ＲＣＨの低減はセルピッチを微細化して単位面積当たりのチャネルの電流路断面積を大きくすることにより得られる。しかし、このセルピッチの微細化はゲート電極下のｐベース領域間のドリフト層を狭くして寄生ＪＦＥＴの抵抗ＲＪＦＥＴの上昇を伴うというトレードオフ関係があり、またプロセス技術面からの制約もあるため、セルピッチの微細化には限界がある。
【０００３】
図４のトレンチゲート型ＭＯＳＦＥＴでは構造的に前記寄生ＪＦＥＴの抵抗ＲＪＦＥＴが無い。よって、オン抵抗はチャネル抵抗ＲＣＨとドリフト抵抗ＲＤＲＩＦＴとによって決まる。従って、セルピッチの微細化によるオン抵抗の低減についてはプレーナゲート型よりトレンチゲート型の方が、前記限界が遠く、好ましい。そのため、電力用ＭＯＳ型半導体装置では、単位面積当たりのチャネル密度を高くしても寄生ＪＦＥＴ抵抗ＲＪＦＥＴの上昇を伴わないトレンチゲート型ＭＯＳＦＥＴが採用されることが多い。しかし、低耐圧ＭＯＳＦＥＴではドリフト抵抗ＲＤＲＩＦＴが小さくなるので、相対的にオン抵抗におけるチャネル抵抗ＲＣＨの比率が高まる。
【０００４】
また、公開された文献に「ｎ型ソース領域にＳｉＧｅを使用すると前記ｎ型ソース領域へのホールの流れを許し、ｐ型ベース領域内のホール電流を減少させる。特に、ＳｉＧｅ中のゲルマニウムの存在はエネルギーギャップ（Ｅｇ）を狭める。エネルギーギャップの狭まりはゲルマニウムのモル比率とおおよそ比例する。バンドオフセットの大部分は価電子帯で起こる。これは前記ソース領域にホールが容易に流れることを許し、ホール除去のための通路を形成するので前記ｎｐｎ増幅率を減少させる」という記述がある（特許文献１）。
【０００５】
さらにトランジスタ特性は、トランジスタチャネルに応力を与えることによって向上可能である。たとえばｎＭＯＳ（ｎチャネル金属−酸化物−半導体）トランジスタの性能は、ｎＭＯＳトランジスタのチャネルが横方向の引っ張り応力下にあるときに、向上可能である。ｎＭＯＳチャネルでの横方向引っ張り応力は、チャネル内のシリコン格子を伸張し、かつソースからドレインへの電子の移動をより容易にすることを可能にする。それにより、ｎＭＯＳトランジスタ中の駆動電流が改善されるという記載が見られる（特許文献２）。
【０００６】
トレンチゲート型ＭＯＳＦＥＴについては、既にその製造方法が周知となっている（特許文献３）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−５１６４５４号公報（段落００１６）
【特許文献２】特開２００８−５２４８５８号公報（要約）
【特許文献２】特開２０１１−１３４０９５号公報（段落００２１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述したセルピッチの高密度化によるチャネル抵抗の低減について、デバイスの耐圧の観点からは、ドリフト層が厚くドリフト抵抗ＲＤＲＩＦＴ成分比率が高い高耐圧デバイスよりも、ドリフト抵抗ＲＤＲＩＦＴ成分比率が低い低耐圧デバイスの方が相対的にチャネル抵抗ＲＣＨの低減効果が大きくなる。例えば、耐圧が数十ボルトの低耐圧のＭＯＳＦＥＴではドリフト層が薄くドリフト抵抗ＲＤＲＩＦＴが小さいので、オン抵抗のうち、チャネル抵抗が占める比率が相対的に高くなる。従って、低耐圧になるほど、ＭＯＳＦＥＴでは、チャネルの高密度化を限界までしてオン抵抗を低減しても、なお他の抵抗成分が小さいので、相対的にはさらにチャネル抵抗を低減することの意義が大きくなる。しかし、チャネルが形成される領域に通常のシリコン半導体を用いる限り、単位電流路断面積当たりのチャネル抵抗はシリコンの電子移動度で決まる抵抗以下には通常できないので、チャネルの高密度化によるチャネル抵抗を前述の高密度化の限界以上に低減させることは通常困難と考えられる。
【０００９】
本発明は、以上説明した点を考慮してなされたものであり、本発明の目的は、チャネルの高密度化によるチャネル抵抗の低減に加えて、さらにチャネル抵抗を低減させることができるＭＯＳ型半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明は前記発明の目的を達成するために、第１導電型シリコン半導体基板の一方の主面側の表層に設けられる第２導電型ベース領域と、該領域の表層に設けられる第１導電型半導体領域と、該半導体領域と前記半導体基板との間の前記ベース領域表面にゲート絶縁膜を介して接するゲート電極を有するＭＯＳゲート構造を備えるＭＯＳ型半導体装置において、前記第１導電型半導体領域はシリコンに炭素がドーピングされた領域であるＭＯＳ型半導体装置とする。このＭＯＳ型半導体装置では前記ゲート絶縁膜がシリコンのチャネル形成部に引張り歪みを印加することができる内在応力を持つシリコン窒化膜を有することが好ましい。また、Ｃ濃度が高すぎるとＳｉとＳｉ１−ＸＣＸの接合界面において良好な接合界面が得られないため、前記第１導電型半導体領域の置換されている炭素原子のシリコン原子に対する比率が０．１％〜５％であることがより好ましい。前記ゲート電極が前記第１導電型シリコン半導体基板の一方の主面に沿って平行に設けられるプレーナゲート構造を有することも好適である。さらに、前記ゲート電極が前記第１導電型シリコン半導体基板の一方の主面に垂直に設けられるトレンチ内に充填されてなるトレンチゲート構造を有することもできる。  また、本発明は、前記ＭＯＳ型半導体装置の製造方法において、前記第１導電型半導体領域を設ける工程が第１導電型のイオン注入工程と炭素のイオン注入工程とを有するＭＯＳ型半導体装置の製造方法とすることによっても達成することができる。
【発明の効果】
【００１１】
本発明によれば、チャネルの高密度化によるチャネル抵抗の低減に加えて、さらにチャネル抵抗を低減させることができるＭＯＳ型半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図である。
【図２】本発明にかかるプレーナゲート型ＭＯＳＦＥＴの要部断面図である。
【図３】プレーナゲート型ＭＯＳＦＥＴのオン抵抗を構成する各部分の抵抗成分を示す要部断面図である。
【図４】トレンチゲート型ＭＯＳＦＥＴのオン抵抗を構成する各部分の抵抗成分を示す要部断面図である。
【図５】トレンチゲート型ＭＯＳＦＥＴのチャネル領域に発生する歪の方向を示す要部断面図である。
【図６】格子定数の異なる結晶を接触させた場合の歪の発生を説明する結晶格子図である。
【図７】本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造工程フロー図（その１）である。
【図８】本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造工程フロー図（その２）である。
【発明を実施するための形態】
【００１３】
以下、本発明のＭＯＳ型半導体装置およびその製造方法にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、第１導電型をｎ型、第２導電型をｐ型とした場合について説明する。同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。さらに、本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１４】
以下、本発明のＭＯＳ型半導体装置として、基板の厚さ方向に電流の流れる縦型トレンチゲート型ＭＯＳＦＥＴを採りあげ、図１〜図６を参照して説明する。しかしながら、横型ＭＯＳＦＥＴなどの横型のＭＯＳ型半導体装置に適用することも勿論可能である。
【００１５】
本発明にかかるトレンチゲート型ＭＯＳＦＥＴについて、その層構成を図２の要部断面図に示す。層構成としては、図４に示す従来のトレンチゲート型ＭＯＳＦＥＴと同じである。異なる点は、本発明にかかるトレンチゲート型ＭＯＳＦＥＴではｎ型ソース領域のシリコン半導体に炭素をドーピングすることにより結晶格子のシリコン原子が所定の比率で炭素原子に置き換えられていることである。炭素濃度が高すぎるとＳｉとＳｉ１-ＸＣＸの接合界面において良好な接合界面が得られないため、シリコン原子が炭素原子に置き換えられている比率が０．１％〜５．０％程度が好ましいということである。さらに、ゲート酸化膜が二酸化シリコン膜だけでなく、さらにシリコンのチャネル形成部に引張り歪みを印加することができる内在応力を持つシリコン窒化膜をゲート絶縁膜とする構成が好ましいことである。
【００１６】
次に、前述の本発明にかかるトレンチゲート型ＭＯＳＦＥＴの構成がなぜよいのかについて説明する。シリコン（Ｓｉ）の単結晶と炭素（Ｃ）の単結晶の格子定数はそれぞれ、０．４５３１ｎｍと０．３５７ｎｍである。シリコン結晶のシリコン原子の数％（例えばＸ％とする）を炭素原子に置き換えるとシリコン結晶よりも格子定数が小さいＳｉ１−ＸＣＸ結晶ができる。この格子定数が小さいＳｉ１−ＸＣＸ結晶をシリコン結晶に接触させると、図６に示すように、Ｓｉ１−ＸＣＸ結晶からシリコン結晶に向かう電子の流れとは逆方向（シリコン結晶からＳｉ１−ＸＣＸ結晶に向かう方向）に引っ張り歪が生じる。従って、ＭＯＳＦＥＴでは、ソース領域に用いたＳｉ１−ＸＣＸ結晶隣接するシリコン結晶のｐベース領域、特にこのｐベース領域の内でも、ソース領域に近いチャネル領域に図５の矢印に示す方向に引っ張り歪を発生させる。その結果、よく知られているように、歪んだチャネル領域はそのひずみ量に比例して電子移動度が増加する。電子移動度が増加すれば、チャネル領域の抵抗を低減させることができる。例えば、歪の比率はシリコン原子と置き換えられる炭素原子の比率（炭素濃度）によって制御することができるので、チャネル領域の抵抗はシリコン原子に置き換えられる炭素濃度によって制御できることになる。従って、例えば、１％の引っ張り歪を発生させると、電子移動度が２倍になることが知られているので、チャネル領域の抵抗を２分の１に低減させることができるのである。このことはトレンチゲート型ＭＯＳＦＥＴだけでなく、図１に示すプレーナゲート型ＭＯＳＦＥＴおよびＭＯＳＦＥＴをＩＧＢＴ（図示せず）とした構造でも、そのソース領域（ＩＧＢＴではｎ型エミッタ領域）のシリコン原子の数％を炭素原子に置き換えた構造にすることで、前述と同様にチャネル抵抗の低減効果が得られる。
【００１７】
次に、本発明のＭＯＳ型半導体装置の製造方法にかかるトレンチゲート型ＭＯＳＦＥＴの製造方法について図７、図８を参照して説明する。まず、低抵抗のｎ型シリコン基板１００上に高抵抗の同導電型シリコンエピタキシャル層１を成長させる（図７（ａ））。
【００１８】
このエピタキシャル層１上に１μｍ程度の初期熱酸化膜３ｃを形成し、中央部の活性領域３ｄ上の酸化膜３ｃを除去し、後述するポリシリコンゲートランナーの絶縁用酸化膜と周辺部のフィールド酸化膜等を残す。前記酸化膜３ｃを選択除去した活性領域３ｄ内の前記シリコンエピタキシャル層１の表面にｐ型のドーパント（ボロン）を矢印のようにイオン注入８し（図７（ｂ））、熱拡散させることにより２．８μｍ程度の深さのｐベース領域２を選択形成する。トレンチエッチング用のマスク酸化膜３ｅを形成し（図７（ｃ））、ストライプ状の表面パターンにマスク酸化膜３ｅを窓明けし、トレンチ形成用のマスク酸化膜とする。前記ｐベース領域２を貫通して、前記エピタキシャル層１に達する深さ３μｍ程度のストライプ表面形状のトレンチ４をＲＩＥ等の異方性エッチングにより形成する（図７（ｄ））。
【００１９】
前記トレンチ内表面のエッチングダメージ層を除去するためにＣＦ４系エッチングを行い、さらに犠牲酸化をした後、この犠牲酸化膜と前記トレンチ用マスク酸化膜とを共に一旦除去し、厚さ１０００オングストローム程度のゲート酸化膜３ａを形成する（図７（ｅ））。
【００２０】
前記基板表面にポリシリコンを堆積させることにより、トレンチ内にポリシリコン４ａを埋め込み、さらに、基板表面のポリシリコンをポリシリコンゲートランナー４ｂとして配線されるようにパターンエッチングする（図７（ｆ））。
【００２１】
ｎ型のドーパント（ひ素）をストライプ状トレンチ間の長手方向に接する前記ｐベース領域２表面にイオン注入してソース領域５を選択形成する。続いて、このソース領域内に炭素のイオン注入を行う。炭素のイオン注入は、加速電圧１２ｋｅＶのエネルギーで行った。また、炭素のドーズ量は、約１×１０１４ｃｍ−２から１×１０１６ｃｍ−２の範囲で行った。そして活性化温度を９００℃で３０分熱処理を加えた。さらに、前記トレンチ間のｐウェル領域２内で、ソース領域５に挟まれる表面領域には図示しないが、さらにｐ型の高濃度ドーパント（ボロン）をイオン注入して次工程で付着されるソース電極６ａとのオーム接触性を均一にすることが好ましい（図８（ａ））。
【００２２】
次に前記ポリシリコンゲート電極４ａとソース電極６ａとを絶縁するための層間絶縁膜３ｂを被着し（図８（ｂ））、パターニング後、ゲート金属電極６ｂとソース電極６ａとをアルミニウムを主成分とする金属膜により被着し、それぞれパターニングして形成する（図８（ｃ））。
【００２３】
前記ｎソース領域５は、その結晶格子中で、シリコン原子が炭素原子に置き換えられている。結晶格子中の炭素原子は、格子中のシリコン原子よりも短い格子定数を有している。その結果、ｎソース領域５は、炭素原子の無いｐベース領域２に対して引張応力を及ぼすと考えられる。
【００２４】
ｐベース領域２内の特にソース領域５に近いチャネル領域に働く引っ張り応力は、ｐベース領域２内のシリコン格子を伸張することにより、ｐベース領域２内の電子の移動度及び駆動電流を増大させる。この結果、トレンチゲート型ＭＯＳＦＥＴのオン抵抗を低減させることができる。一般的には、ｐベース領域２内炭素の割合が増すほど、ｐベース領域２に働く引張応力は増大することが知られている。例えば、ソース領域５での炭素の割合は、約０．１％から５．０％であってよい。
【００２５】
以上説明した実施例のトレンチゲート型ＭＯＳＦＥＴによれば、チャネルの高密度化によるチャネル抵抗の低減に加えて、またはチャネルの高密度化によらず、チャネル抵抗を低減させることができ、オン抵抗を低減することができる。
【符号の説明】
【００２６】
１        ｎ型シリコンエピタキシャル層
２        ｐベース領域
３ａ      ゲート酸化膜
３ｂ      層間絶縁膜
３ｃ      マスク酸化膜
３ｄ      活性領域
３ｅ      マスク酸化膜
４ａ      ポリシリコンゲート電極
４ｂ      ポリシリコンゲートランナー
５        ソース領域
６ａ      ソース電極
６ｂ      Ａｌゲート電極パッド
７        トレンチ
８        イオン注入
１００    高濃度シリコン基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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