(57)【要約】【課題】電気的特性に優れた半導体装置を提供する。【解決手段】基板上に第１方向に沿った所定の距離内で、前記第１方向に延長され、第１導電型を有する第１半導体層と、前記第１半導体層上に前記第１方向に互いに離隔して、第２導電型を有する複数の第２半導体層と、前記第１半導体層と前記複数の第２半導体層との側壁を取り囲む絶縁層構造物とを備える。【選択図】      図２
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【特許請求の範囲】
【請求項１】
基板上に第１方向に沿った所定の距離内で、前記第１方向に延長され、第１導電型を有する第１半導体層と、
前記第１半導体層上に前記第１方向に互いに離隔して、第２導電型を有する複数の第２半導体層と、
前記第１半導体層と前記複数の第２半導体層の側壁を取り囲む絶縁層構造物とを備えることを特徴とする半導体装置。
【請求項２】
前記第１半導体層及び前記複数の第２半導体層は、前記基板と同じ結晶方向を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体層の側壁は、所定の勾配を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１半導体層の上部の前記第１方向と直交する第２方向の幅は、３０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２半導体層の前記第１方向と直交する前記第２方向の幅は、３０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１半導体層の下部幅は、前記第１半導体層の上部幅より広いことを特徴とする請求項１に記載の半導体装置。
【請求項７】
上部に前記第２半導体層が形成される前記第１半導体層の部分の上面は、上部に前記第２半導体層が形成されていない前記第１半導体層の部分の上面より高く形成されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
上部に前記第２半導体層が形成される前記第１半導体層の部分の高さは、上部に前記第２半導体層が形成されていない前記第１半導体層の部分の高さより低く形成されることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第２半導体層は、前記第１半導体層と接する一端に、前記第１半導体層の上面から所定の角度傾いたファセット（ｆａｃｅｔ）を少なくとも一つ備えることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第２半導体層と前記絶縁層構造物との界面に形成される界面膜をさらに備えることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にダイオードを含む半導体装置に関する。
【背景技術】
【０００２】
半導体装置の集積度が高くなるにつれて、小さい面積内に複数個のダイオードを形成する方法が要求されている。
【０００３】
しかしながら、ダイオードのサイズが小さくなるほど、オフ・リーク電流の増加などのダイオードを含む半導体装置の電気的特性が低下するという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は上記従来の半導体装置における問題点に鑑みてなされたものであって、本発明の目的は、電気的特性に優れた半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明による半導体装置は、基板上に第１方向に沿った所定の距離内で、前記第１方向に延長され、第１導電型を有する第１半導体層と、前記第１半導体層上に前記第１方向に互いに離隔して、第２導電型を有する複数の第２半導体層と、前記第１半導体層と前記複数の第２半導体層の側壁を取り囲む絶縁層構造物とを備えることを特徴とする。
【０００６】
前記第１半導体層及び前記複数の第２半導体層は、前記基板と同じ結晶方向を有することが好ましい。
前記第１半導体層の側壁は、所定の勾配を有することが好ましい。
前記第１半導体層の前記第１方向と垂直な第２方向の幅は、３０ｎｍ以下であることが好ましい。
前記第２半導体層の前記第１方向と垂直な前記第２方向の幅は、３０ｎｍ以下であることが好ましい。
前記第１半導体層の下部幅は、前記第１半導体層の上部幅より広いことが好ましい。
上部に前記第２半導体層が形成される前記第１半導体層の部分の上面は、上部に前記第２半導体層が形成されていない前記第１半導体層の部分の上面より高く形成されることが好ましい。
上部に前記第２半導体層が形成される前記第１半導体層の部分の高さは、上部に前記第２半導体層が形成されていない前記第１半導体層の部分の高さより低く形成されることが好ましい。
前記第２半導体層は、前記第１半導体層と接する一端に、前記第１半導体層の上面から所定の角度ほど傾いたファセット（ｆａｃｅｔ）を少なくとも一つ備えることが好ましい。
前記第２半導体層と前記絶縁層構造物との界面に形成される界面膜をさらに備えることが好ましい。
【発明の効果】
【０００７】
本発明に係る半導体装置によれば、基板の全面上に選択的エピタキシャル成長工程を行って、予備半導体層を形成した後、予備半導体層をパターニングして、第２半導体層及び第３半導体層を形成するので、予備半導体層が結晶性に優れるので、半導体装置は、電気的特性に優れるという効果がある。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態による半導体装置を概略的に示す回路図である。
【図２】本発明の一実施形態による半導体装置を示す斜視図である。
【図３】図２のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に沿って切断した断面図である。
【図４Ａ】本発明の第１の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図４Ｂ】本発明の第１の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図４Ｃ】本発明の第１の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図４Ｄ】本発明の第１の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図４Ｅ】本発明の第１の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図４Ｆ】本発明の第１の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図４Ｇ】本発明の第１の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図５Ａ】本発明の第２の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図５Ｂ】本発明の第２の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図５Ｃ】本発明の第２の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図５Ｄ】本発明の第２の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図５Ｅ】本発明の第２の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図５Ｆ】本発明の第２の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図６Ａ】本発明の第３の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図６Ｂ】本発明の第３の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図６Ｃ】本発明の第３の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図６Ｄ】本発明の第３の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図６Ｅ】本発明の第３の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図７Ａ】本発明の第４の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図７Ｂ】本発明の第４の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図７Ｃ】本発明の第４の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図７Ｄ】本発明の第４の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図７Ｅ】本発明の第４の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図７Ｆ】本発明の第４の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図８Ａ】本発明の第５の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図８Ｂ】本発明の第５の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図８Ｃ】本発明の第５の実施形態による半導体装置の製造方法を説明するための斜視図である。
【図８Ｄ】本発明の第５の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図８Ｅ】本発明の第５の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図８Ｆ】本発明の第５の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図８Ｇ】本発明の第５の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図８Ｈ】本発明の第５の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図９Ａ】本発明の第６の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図９Ｂ】本発明の第６の実施形態による半導体装置の製造方法を説明するための斜視図である。
【図９Ｃ】本発明の第６の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図９Ｄ】本発明の第６の実施形態による半導体装置の製造方法を説明するための斜視図である。
【図９Ｅ】本発明の第６の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図９Ｆ】本発明の第６の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図１０Ａ】本発明の第７の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図１０Ｂ】本発明の第７の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図１０Ｃ】本発明の第７の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図１０Ｄ】本発明の第７の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図１０Ｅ】本発明の第７の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図１０Ｆ】本発明の第７の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図１０Ｇ】本発明の第７の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図１１Ａ】本発明の第８の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図１１Ｂ】本発明の第８の実施形態による半導体装置の製造方法を説明するための斜視図である。
【図１１Ｃ】本発明の第８の実施形態による半導体装置の製造方法を説明するための概略斜視図である。
【図１２Ａ】本発明の第９の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１２Ｂ】本発明の第９の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１２Ｃ】本発明の第９の実施形態による半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【０００９】
次に、本発明に係る半導体装置を実施するための形態の具体例を図面を参照しながら説明する。
【００１０】
本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものであり、下記実施形態は、色々な形態に変形可能であり、本発明の範囲が、下記実施形態に限定されるものではない。
従って、以下の実施形態は、本開示をさらに充実かつ完全にし、当業者に本発明の思想を完全に伝達するために提供されるものである。
また、図面で、各層の厚さやサイズは、説明の便宜及び明確性のために誇張されたものである。
【００１１】
図１は、本発明の一実施形態による半導体装置１００を概略的に示す回路図である。
図１を参照すると、半導体装置１００は、マトリックス形態に配列された複数のメモリ素子の単位セルＵを含む。
複数のメモリ素子の単位セルＵは、アクセス領域Ｃとメモリ領域Ｍとを含む。複数のメモリ素子の単位セルＵは、ワードラインＷＬとビットラインＢＬに電気的に接続される。
【００１２】
ワードラインＷＬとビットラインＢＬは、所定の角度で交差し、例えば、直交して二次元的に配列される。
アクセス領域Ｃは、ワードラインＷＬに印加される電圧によって、メモリ領域Ｍへの電流供給を制御する。アクセス領域Ｃは、ｐｎ接合ダイオードである。
メモリ領域Ｍは、相変化メモリユニットを含む。その他にも、メモリ領域Ｍは、磁気メモリ素子又は抵抗メモリ素子などの不揮発性メモリ素子を含んでもよい。
【００１３】
図２は、本発明の一実施形態による半導体装置を示す斜視図であり、図３は、図２のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に沿って切断した断面図である。
図２及び図３を参照すると、半導体装置１００は、基板１１０上に形成された複数の導電性構造物１２０、複数の相変化メモリユニット１４０、及び絶縁層構造物１３０を備える。
【００１４】
例示的な実施形態によれば、導電性構造物１２０は、ｐ型半導体層及びｎ型半導体層を備えるｐｎ接合ダイオードである。
導電性構造物１２０は、ｎ型半導体層が、複数の単位セルで連結されるように形成され、ｎ型半導体層が、ワードラインＷＬ（図１）として作用する。
【００１５】
基板１１０は、シリコン基板、シリコン・ゲルマニウム基板、ゲルマニウム基板などの半導体基板を含む。
以下、説明の便宜上、基板１１０が単結晶シリコン基板である場合について説明する。
基板１１０上に不純物がドーピングされたウェル領域がさらに形成されてもよい。
図２には、基板１１０のセル領域を示したが、その他にも、基板１１０上に、周辺回路、トランジスタ、配線などが形成された周辺領域がさらに形成されてもよい。
【００１６】
基板１１０上に、第１方向（図２のｙ方向）に延長し、第１方向と所定の角度（例示的な実施形態において、例えば９０度）を有する第２方向（図２のｘ方向）に離隔して複数の素子分離膜１１５が形成される。
素子分離膜１１５により、基板１１０に複数のアクティブ領域が定義される。
【００１７】
導電性構造物１２０は、アクティブ領域で、基板１１０の内部から垂直方向に延びて、基板１１０の上面から所定の高さを有するように形成される。
導電性構造物１２０は、素子分離膜１１５及び絶縁層構造物１３０により、隣接した導電性構造物１２０から分離される。導電性構造物１２０は、順次に積層された第１半導体層１１８、第２半導体層１２２及び複数の第３半導体層１２３を備える。
【００１８】
第１半導体層１１８は、隣接した素子分離膜１１５間の基板１１０の内部に形成され、第１方向（ｙ方向）に延長される。第１半導体層１１８の下面は、基板１１０の上面と実質的に同一平面上に形成される。
第１半導体層１１８の底面は、素子分離膜１１５の底面より高い位置を有するように形成される。これによって、第１半導体層１１８を備える導電性構造物１２０が、基板１１０内で、素子分離膜１１５により、隣接した導電性構造物１２０と電気的に分離される。
【００１９】
第１半導体層１１８は、第１導電型を有する第１不純物を含む単結晶半導体層である。
例示的な実施形態において、第１不純物は、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）などのｎ型不純物である。
例えば、第１半導体層１１８は、リンがドーピングされた単結晶シリコン層を含む。
図２及び図３では、第１半導体層１１８が単結晶シリコン基板（基板１１０）の内部に形成されることを示したが、それと異なり、単結晶シリコン基板上に、所定の高さを有する単結晶シリコン層を形成した後、単結晶シリコン層内に、第１半導体層１１８を形成してもよい。
【００２０】
第２半導体層１２２は、第１半導体層１１８上に形成され、第１方向（ｙ方向）に延長される。第２半導体層１２２の上部に、第２方向（ｘ方向）に延長される第２トレンチ１３５が形成されて、第２半導体層１２２の上部は、第１方向（ｙ方向）及び第２方向（ｘ方向）に離隔される。
第２半導体層１２２は、ワードラインの延長方向に沿って延長され、ワードラインと交差する方向に互いに分離される。
【００２１】
一方、第２トレンチ１３５の底面は、第２半導体層１２２の上面から、所定の深さを有するように形成される。これにより上部に第３半導体層１２３が形成される第２半導体層１２２の部分の高さは、上部に第３半導体層１２３が形成されていない第２半導体層１２２の部分の高さより高く形成される。これによって、上部に第３半導体層１２３が形成される第２半導体層１２２の部分の上面は、上部に第３半導体層１２３が形成されていない第２半導体層１２２の部分の上面より高く形成される。
【００２２】
例示的な実施形態において、第２半導体層１２２は、第１半導体層１１８と結晶方向が同じ半導体層を含む。
例えば、第１半導体層１１８が、シリコンの結晶学的な（００１）面に平行な結晶方向を有する場合、第２半導体層１２２も、シリコンの結晶学的な（００１）面に平行な結晶方向を有する。
第２半導体層１２２は、第１導電型を有する第２不純物を含む単結晶半導体層である。
例示的な実施形態において、第２不純物は、第１半導体層１１８の第１不純物と同じ導電型を有し、第１不純物の濃度より低い濃度を有する。例えば、第２半導体層１２２は、リンがドーピングされた単結晶シリコン層を含む。
【００２３】
例示的な実施形態において、第２半導体層１２２は、第２方向（ｘ方向）の幅が約３０ｎｍ以下である。また、第２半導体層１２２の下部幅は、第２半導体層１２２の上部幅より広く形成される。
これによって、第２半導体層１２２の第２方向（ｘ方向）の幅が、下部に行くほどさらに広くなるように、第２半導体層１２２の側壁は、所定の勾配を有する。
【００２４】
複数の第３半導体層１２３は、第２半導体層１２２上で、第１方向（ｙ方向）に離隔されて形成される。
第３半導体層１２３の底面は、第２トレンチ１３５の底面より高い位置上に形成される。
第３半導体層１２３は、第１半導体層１１８と結晶方向が同じ半導体層を含む。
第３半導体層１２３は、第１導電型と異なる第２導電型を有する第２不純物を含む単結晶半導体層である。例示的な実施形態において、第２不純物は、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などのｐ型不純物である。例えば、第３半導体層１２３は、ボロンがドーピングされた単結晶シリコン層を含む。
【００２５】
例示的な実施形態において、第３半導体層１２３は、第２方向（ｘ方向）の幅が約３０ｎｍ以下である。
また、第３半導体層１２３の下部幅は、第３半導体層１２３の上部幅より広く形成される。これによって、第３半導体層１２３の第２方向（ｘ方向）の幅が、下部に行くほどさらに広くなるように、第３半導体層１２３の側壁は、所定の勾配を有する。
【００２６】
絶縁層構造物１３０は、素子分離膜１１５と連結され、第２及び第３半導体層１２２、１２３の側壁を取り囲む。
絶縁層構造物１３０は、それぞれ第１トレンチ１３１及び第２トレンチ１３５の内部に形成される第１絶縁層１３２及び第２絶縁層１３６を備える。
【００２７】
第１絶縁層１３２は、第１深さＤ１を有する第１トレンチ１３１の内部に形成され、第１方向（ｙ方向）に延長される。
第１トレンチ１３１は、素子分離膜１１５の上面、第２及び第３半導体層１２２、１２３の側壁により定義され、第１方向（ｙ方向）に延長される。
一方、第１絶縁層１３２の上部は、第２方向（ｘ方向）に延長される第２トレンチ１３５により、第１絶縁層１３２の上部が分離され、第１絶縁層１３２の上部は、第１方向（ｙ方向）に離隔される。
【００２８】
例示的な実施形態において、第１絶縁層１３２の上面は、導電性構造物１２０の上面と同一平面上に位置する。第１絶縁層１３２の底面は、基板１１０の上面と実質的に同一平面上に位置する。
第１絶縁層１３２は、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含む。
【００２９】
第２絶縁層１３６は、第２深さＤ２を有する第２トレンチ１３５の内部に形成され、第２方向（ｘ方向）に延長される。
第２トレンチ１３５は、上部に第３半導体層１２３が形成されていない第２半導体層１２２の部分の上面及び側壁、第３半導体層１２３の側壁により定義され、第２方向（ｘ方向）に延長される。
第２絶縁層１３６の上面は、導電性構造物１２０の上面と同一平面上に位置する。
【００３０】
第２絶縁層１３６の底面は、第３半導体層１２３の底面より低い位置に形成される。
例示的な実施形態によれば、第１トレンチ１３１の第１深さＤ１は、第２トレンチ１３５の第２深さＤ２より深い。
第１トレンチ１３１と第２トレンチ１３５とが交差する第１部分に、第２絶縁層１３６が満たされる。これによって、第１絶縁層１３２は、第１部分を除いた第１トレンチ１３１の内部に形成され、第２絶縁層１３６と交差する形状を有する。
例示的な実施形態において、第２絶縁層１３６は、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含む。例えば、第２絶縁層１３６は、第１絶縁層１３２と実質的に同じ物質を含む。
【００３１】
絶縁層構造物１３０は、第１及び第２トレンチ１３１、１３５の内部にそれぞれ形成される第１及び第２絶縁層１３２、１３６を備え、第１トレンチ１３１及び第２トレンチ１３５は互いに交差する。
これによって、絶縁層構造物１３０の下部は、隣接した第２半導体層１２２の間で第１方向（ｙ方向）に延長し、絶縁層構造物１３０の上部は、第２方向（ｘ方向）及び第１方向（ｙ方向）に延長して連結されるメッシュ形状を有する。
【００３２】
絶縁層構造物１３０の第１方向（ｙ方向）に延長される部分の第１高さＨ１は、第１トレンチ１３１の第１深さＤ１と実質的に同じであり、絶縁層構造物１３０の第２方向（ｘ方向）に延長される部分の第２高さＨ２は、第２トレンチ１３５の第２深さＤ２と実質的に同じである。したがって、絶縁層構造物１３０の第１高さＨ１は、絶縁層構造物１３０の第２高さＨ２より高い。
【００３３】
導電性構造物１２０の第３半導体層１２３は、第１方向（ｙ方向）に対して離隔して、それぞれｐｎ接合ダイオードの第１電極として機能する。
第１方向（ｙ方向）に延長される第１半導体層１１８は、ｐｎ接合ダイオードの第２電極として機能する。
第２半導体層１２２は、第１半導体層１１８と第３半導体層１２３との間で、空乏領域として機能する。また、第１半導体層１１８は、第１方向（ｙ方向）に延長されるワードラインＷＬ（図１）として機能する。
【００３４】
それぞれの第３半導体層１２３上に、オーミック層パターン１４２、下部電極１４４、及び相変化物質層パターン１４６が順次に積層される。
オーミック層パターン１４２、下部電極１４４、及び相変化物質層パターン１４６の側壁を取り囲む第３絶縁層１５０は、第１及び第２絶縁層１３２１３６上に形成される。
相変化物質層パターン１４６及び第３絶縁層１５０上に、第２方向（ｘ方向）に延長される上部電極１４８及びビットライン１５２が順次に積層される。
オーミック層パターン１４２、下部電極１４４、相変化物質層パターン１４６、及び上部電極１４８は、相変化メモリユニット１４０を構成し、相変化メモリユニット１４０は、図１に示したメモリ領域Ｕに対応する。
【００３５】
半導体装置１００は、基板１１０上に配列された複数の導電性構造物１２０を備え、複数の導電性構造物１２０は、それぞれ単結晶半導体層を含む第１半導体層１１８、第２半導体層１２２及び複数の第３半導体層１２３を備える。
第１半導体層１１８及び第２半導体層１２２は、第１方向（ｙ方向）に延長し、第３半導体層１２３は、第１方向（ｙ方向）に離隔されることによって、第１半導体層１１８をワードラインとして共有する複数のｐｎ接合ダイオードを構成する。
半導体装置は、単結晶半導体層を含む導電性構造物１２０を備えるので、優秀な電気的特性を有する。
【００３６】
図４Ａ〜図４Ｇは、本発明の第１の実施形態による半導体装置１００の製造方法を説明するための概略斜視図である。
図４Ａを参照すると、基板１１０上に、第１方向（図４Ａのｙ方向）に延長され、アクティブ領域を定義する複数の素子分離膜１１５を形成する。
【００３７】
素子分離膜１１５は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程を使用して形成される。素子分離膜１１５は、シリコン酸化物を使用して形成される。アクティブ領域は、第１方向（ｙ方向）に延長される。素子分離膜１１５の上面は、基板１１０の上面と同一平面上に位置するか、それとは異なり、基板１１０の上面より低く形成されてもよい。
【００３８】
次いで、基板１１０のアクティブ領域に、第１半導体層１１８を形成する。
第１半導体層１１８は、素子分離膜１１５により分離され、第１方向（ｙ方向）に延長される。第１半導体層１１８の底面は、素子分離膜１１５の底面より高く形成して、素子分離膜１１５が隣接した第１半導体層１１０を分離させる。
例示的な実施形態において、第１半導体層１１８は、基板１１０のアクティブ領域内に、第１導電型を有する第１不純物を注入することによって形成される。例えば、第１不純物は、Ｐ，Ａｓ，Ｓｂ，Ｂｉなどのｎ型不純物である。例示的な実施形態において、第１半導体層１１８の不純物濃度は、１×１０２０〜１×１０２２イオン／ｃｍ３である。
【００３９】
図４Ｂを参照すると、第１半導体層１１８の上面をシード層として利用して、選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ：ＳＥＧ）工程を行うことによって、露出した第１半導体層１１８の上面から、予備半導体層１２１を成長させる。
予備半導体層１２１は、素子分離膜１１５の上面を覆って延びて、基板１１０の上面（＝第１半導体層１１８の上面）から所定の高さまで形成される。
【００４０】
予備半導体層１２１は、シリコン、ゲルマニウム又はシリコン・ゲルマニウムなどの半導体層として形成される。例えば、基板１１０が単結晶シリコンを含む時、予備半導体層１２１は、シリコン、ゲルマニウム又はシリコン・ゲルマニウムのエピタキシャル層として成長させる。
予備半導体層１２１は、第１半導体層１１８の結晶方向と同じ結晶方向を有するように形成される。
例えば、第１半導体層１１８が、シリコンの結晶学的な（００１）方向と平行な結晶方向を有する場合、予備半導体層１２１も、シリコンの前記（００１）方向と平行な結晶方向を有する。
【００４１】
上記ＳＥＧ工程は、化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：  ＣＶＤ）工程を使用して行われる。例えば、ＳＥＧ工程は、約７００℃〜約９００℃の温度、及び約１０ｔｏｒｒ〜約５０ｔｏｒｒの圧力下で行われる。
ＣＶＤ工程は、減圧化学気相蒸着（Ｒｅｄｕｃｅｄ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ：ＲＰＣＶＤ）工程、低圧化学気相蒸着（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ：ＬＰＣＶＤ）工程、超高真空化学気相蒸着（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ  ＣＶＤ：ＵＨＶ−ＣＶＤ）工程、及び金属有機化学気相蒸着（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ：ＭＯＣＶＤ）工程などを含む。
以下、説明の便宜上、基板１１０が単結晶シリコンを含み、基板１１０上に単結晶シリコンエピタキシャル層を成長させる場合について説明する。
【００４２】
第１半導体層１１８は、基板１１０の内部に形成され、第１半導体層１１８の上面は、基板１１０の上面と同じレベル（同一平面）に形成されることによって、予備半導体層１２１は、基板１１０の上面から所定の高さに形成される。
一方、基板１１０の表面から三次元的にエピタキシャル層を成長させることによって、素子分離膜１１５により分離される隣接したアクティブ領域から成長したエピタキシャル層が、素子分離膜１１５の上部で互いに連結する。
これによって、予備半導体層１２１は、素子分離膜１１５の上部を覆い、基板１１０の上面の全体上で、基板１１０の上面に垂直な第３方向（図４Ｂのｚ方向）に成長する。
【００４３】
基板１１０の上面の全体上で、エピタキシャル層が成長するので、予備半導体層１２１の成長速度が速く、相対的に低温で予備半導体層１２１を成長させることができる。また、絶縁層の開口部内でエピタキシャル層が形成される場合に発生する、エピタキシャル層と絶縁層との界面での積層欠陥などのディフェクトを防止でき、予備半導体層１２１の結晶性が向上する。
【００４４】
次に、予備半導体層１２１内に、第２不純物を注入する工程をさらに行う。
第２不純物は、第１不純物の導電型と同じ第１導電型を有する。予備半導体層１２１の不純物濃度は、第１半導体層１１８の不純物濃度より低い。例えば、第２不純物は、Ｐ，Ａｓ，Ｓｂ，Ｂｉなどのｎ型不純物である。
【００４５】
図４Ｃを参照すると、予備半導体層１２１（図４Ｂ）に、複数の第１トレンチ１３１を形成して、素子分離膜１１５を露出させる。
第１トレンチ１３１は、素子分離膜１１５の延長方向に沿って、第１方向（ｙ方向）に延長される。第１トレンチ１３１は、第１深さＤ１を有し、第１深さＤ１は、予備半導体層１２１の高さと実質的に同じであるか、又は予備半導体層１２１の高さより深い。第１トレンチ１３１により、予備半導体層１２１は、第１方向（ｙ方向）に延長される複数の半導体層パターン１２１ａに分離する。
【００４６】
例示的な実施形態によれば、予備半導体層１２１に、第１方向（ｙ方向）に延長されるマスクパターン（図示せず）を形成した後、マスクパターンをエッチングマスクとして使用して、素子分離膜１１５の上面が露出するまで、予備半導体層１２１を異方性エッチングする。
【００４７】
図４Ｄを参照すると、素子分離膜１１５上及び半導体層パターン１２１ａの側壁上に、第１トレンチ１３１を満たす第１絶縁層１３２を形成する。
例示的な実施形態において、半導体層パターン１２１ａの側壁上に、第１トレンチ１３１を満たす第１絶縁層１３２を形成した後、半導体層パターン１２１ａの上面が露出するまで、第１絶縁層１３２を平坦化する。
【００４８】
例示的な実施形態において、第１絶縁層１３２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はそれらの組み合わせを使用して、ＣＶＤ工程又は原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）工程により形成される。
平坦化工程は、化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：  ＣＭＰ）工程、又はエッチバック工程を使用して行われる。
【００４９】
第１絶縁層１３２は、隣接した半導体層パターン１２１ａ間で、第１方向（ｙ方向）に延び、第１絶縁層１３２の上面は、半導体層パターン１２１ａの上面と同一平面上に形成される。第１絶縁層１３２の第１高さＨ１は、第１トレンチの第１深さＤ１と実質的に同じである。
【００５０】
図４Ｅを参照すると、半導体層パターン１２１ａ及び第１絶縁層１３２とに第１方向と所定の角度を有する第２方向（図４Ｅのｘ方向）に延長される複数の第２トレンチ１３５を形成する。
例示的な実施形態によれば、半導体層パターン１２１ａ及び第１絶縁層１３２上に、第２方向（ｘ方向）に延長するマスクパターン（図示せず）を形成した後、マスクパターンをエッチングマスクとして使用して、半導体層パターン１２１ａ及び第１絶縁層１３２を異方性エッチングする。
第２トレンチ１３５は、第２深さＤ２を有し、第２深さＤ２は、第１トレンチ１３１の第１深さＤ１より浅い。これによって、第２トレンチ１３５は、素子分離膜１１５の上面を露出させない。
【００５１】
第２トレンチ１３５は、半導体層パターン１２１ａの上面から、第２深さＤ２を有するように形成されるので、半導体層パターン１２１ａの上部は、第１方向（ｙ方向）に離隔し、半導体層パターン１２１ａの下部は、第１方向（ｙ方向）に延長する。また、第１絶縁層１３２の上面は、半導体層パターン１２１ａの上面と実質的に同じレベルに形成されるので、第１絶縁層１３２の上面から、第２深さＤ２と実質的に同じ深さを有するように、第２トレンチ１３５が形成される。
したがって、第１絶縁層１３２の上部は、第１方向（ｙ方向）に離隔され、第１絶縁層１３２の下部は、第１方向（ｙ方向）に延長するように形成される。例えば、第１絶縁層１３２は、隣接した半導体層パターン１２１ａ間で、半導体層パターン１２１ａと実質的に同じ形状に形成される。
【００５２】
図４Ｆを参照すると、第２トレンチ１３５により露出した、半導体層パターン１２１ａ（図４Ｅ）及び第１絶縁層１３２の側壁及び底面上に、第２方向（ｘ方向）に延長される第２絶縁層１３６を形成する。
例示的な実施形態によれば、半導体層パターン１２１ａ及び第１絶縁層１３２上に、第２トレンチ１３５を満たす第２絶縁層１３６を形成した後、半導体層パターン１２１ａの上面が露出するまで、第２絶縁層１３６の上部を平坦化する。
例示的な実施形態において、第２絶縁層１３６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はそれらの組み合わせを使用して、ＣＶＤ工程又はＡＬＤ工程により形成する。
【００５３】
例示的な実施形態によれば、第２絶縁層１３６の上面は、半導体層パターン１２１ａの上面と実質的に同じレベルに形成される。第２絶縁層１３６の第２高さＨ２は、第１絶縁層１３２の第１高さＨ１より低い。
これによって、第２絶縁層１３６は、第１絶縁層１３２と交差する形状に形成される。
また、第１トレンチ１３１及び第２トレンチ１３５が交差する部分に、第２絶縁層１３６が形成される。第１及び第２絶縁層１３２、１３６は、絶縁層構造物１３０として定義する。
【００５４】
次いで、第２トレンチ１３５により離隔される半導体層パターン１２１ａの上部に、イオン注入工程を行って、半導体層パターン１２１ａの上部に、第３不純物を含む第３半導体層１２３を形成する。
第３半導体層１２３の底面は、第２トレンチ１３５の底面より高い位置を有するように形成される。したがって、複数の第３半導体層１２３は、第１方向（ｙ方向）及び第２方向（ｘ方向）に離隔して形成される。第３不純物は、第２導電型を有し、第３不純物は、Ｂ，Ｇａ，Ｉｎなどのｐ型不純物である。
【００５５】
この時、半導体層パターン１２１ａ内で、第３半導体層１２３の下部の領域は、第２半導体層１２２として定義する。
これによって、それぞれ基板１１０の上部から順次に積層された第１半導体層１１８、第２半導体層１２２、及び複数の第３半導体層１２３で構成された複数の導電性構造物１２０が形成される。
【００５６】
第１半導体層１１８は、第１方向（ｙ方向）に延び、素子分離膜１１５により分離される。
第３半導体層１２３は、第１及び第２絶縁層１３２、１３６により、第１方向（ｙ方向）及び第２方向（ｘ方向）に離隔される。
それぞれの第２半導体層１２２は、第１半導体層１１８と複数の第３半導体層１２３との間に形成される。第２半導体層１２２の下部は、第１絶縁層１３２間で第１方向（ｙ方向）に延長し、第２半導体層１２２の上部は、第１及び第２絶縁層１３２、１３６により、第１方向（ｙ方向）及び第２方向（ｘ方向）に離隔される。
第１半導体層１１８は、ｎ型半導体層として機能し、第３半導体層１２３は、ｐ型半導体層として機能し、第２半導体層１２２は、空乏領域として機能し、導電性構造物１２０は、ｐｎ接合ダイオードとして機能する。
【００５７】
図４Ｇを参照すると、第３半導体層１２３、第１及び第２絶縁層１３２、１３６上に、オーミック層（図示せず）、下部電極層（図示せず）、及び相変化物質層（図示せず）を順次に形成した後、相変化物質層、下部電極層、及びオーミック層をパターニングして、それぞれ第３半導体層１２３上に順次に積層されるオーミック層パターン１４２、下部電極１４４及び相変化物質層パターン１４６を形成する。
【００５８】
オーミック層は、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドなどの金属シリサイドなどを使用して形成される。下部電極層は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＴａＮ、ＷＳｉ、ＷＮ、ＴｉＷ、ＭｏＮ、ＮｂＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＡｌＮ、ＴｉＡｌ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮ、又はこれらの組み合わせのような高融点金属、あるいはこれら窒化物を使用して形成される。相変化物質層は、ＧｅＳｂＴｅ、ＧｅＴｅＡｓ、ＧｅＢｉＴｅ、ＧｅＴｅＴｉ、ＧｅＴｅＳｅ、ＡｓＳｂＴｅ、ＡｓＧｅＳｂＴｅ、ＳｎＳｂＴｅ、ＳｅＴｅＳｎ、ＳｎＳｂＢｉ、ＧａＴｅＳｅ、ＩｎＳｂＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＩｎＳｎＳｂＴｅ、ＡｇＩｎＳｂＴｅなどのカルコゲン化合物、又は以上に列挙したカルコゲン化合物に不純物がドーピングされたカルコゲン化合物で形成する。カルコゲン化合物にドーピングされる不純物は、窒素（Ｎ）、酸素（Ｏ）、シリコン（Ｓｉ）、炭素（Ｃ）、ホウ素（Ｂ）、ジスプロシウム（Ｄｙ）、又はそれらの組み合わせを含む。
【００５９】
図に示していないが、オーミック層を形成した後に、バリヤー層（図示せず）をさらに形成してもよい。バリヤー層は、タングステン、タングステンチタンなどを使用して形成する。
バリヤー層は、オーミック層と下部電極層との界面で生成する下部電極層のシリサイド化などの所望しない反応を防止できる。
【００６０】
オーミック層パターン１４２、下部電極１４４及び相変化物質層パターン１４６の側壁を取り囲む第３絶縁層１５０を、第１及び第２絶縁層１３２１３６上に形成する。
例示的な実施形態において、オーミック層パターン１４２、下部電極１４４、及び相変化物質層パターン１４６を覆う第３絶縁層１５０を、第１及び第２絶縁層１３２、１３６上に形成した後、相変化物質層パターン１４６の上面が露出するまで、第３絶縁層１５０の上部を平坦化する。
相変化物質層パターン１４６及び第３絶縁層１５０上に、第２方向（ｘ方向）に延長する上部電極１４８を形成する。
【００６１】
図４Ｇには、上部電極１４８が第２方向（ｘ方向）に離隔されるそれぞれの相変化物質層パターン１４６と連結されつつ、第２方向（ｘ方向）に延長するところを示したが、それとは異なり、上部電極１４８は、それぞれの相変化物質層パターン１４６上に形成され、第２方向（ｘ方向）に離隔して形成してもよい。
【００６２】
上部電極１４８は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＴａＮ、ＷＳｉ、ＷＮ、ＴｉＷ、ＭｏＮ、ＮｂＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＡｌＮ、ＴｉＡｌ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮ、又はそれらの組み合わせのような高融点金属、あるいはこれら窒化物を使用して形成される。
これによって、オーミック層パターン１４２、下部電極１４４、相変化物質層パターン１４６及び上部電極１４８を備える相変化メモリユニット１４０が形成される。
次いで、上部電極１４８上に、第２方向（ｘ方向）に延長するビットライン１５２を形成する。
上述した工程を行うことによって、半導体装置１００が完成される。
【００６３】
半導体装置は、ＳＥＧ工程を行って、単結晶シリコンエピタキシャル層を備える予備半導体層１２１を形成し、予備半導体層１２１を第２方向（ｘ方向）及び第１方向（ｙ方向）にエッチングして、導電性構造物１２０を形成する。
導電性構造物１２０は、ディフェクトの発生を防止でき、結晶性に優れる。
したがって、導電性構造物１２０を含む半導体装置は、電気的特性に優れる。
【００６４】
図５Ａ〜図５Ｆは、本発明の第２の実施形態による半導体装置２００の製造方法を説明するための概略斜視図である。
図５Ａを参照すると、基板２１０上に、第１方向（図５Ａのｙ方向）に延長し、アクティブ領域を定義する複数の素子分離膜２１５を形成する。
次いで、アクティブ領域の基板２１０の上部に、第１半導体層２１８を形成する。
例示的な実施形態において、第１半導体層２１８は、アクティブ領域の基板２１０に、第１導電型を有する第１不純物を注入することによって形成する。
【００６５】
次いで、第１半導体層２１８の上面をシード層として、ＳＥＧ工程を行うことによって、露出した第１半導体層２１８の上面から、予備半導体層２２１を成長させる。
基板２１０の表面から、三次元的にエピタキシャル層が成長することによって、素子分離膜２１５により分離され隣接したアクティブ領域から成長したエピタキシャル層が、素子分離膜２１５の上部で互いに連結する。これによって、基板２１０及び素子分離膜２１５上に、予備半導体層２２１が形成される。
次いで、予備半導体層２２１に、第１導電型を有する第２不純物を注入する工程をさらに行う。
【００６６】
図５Ｂを参照すると、予備半導体層２２１に、第１方向と所定の角度を有する第２方向（図５Ｂのｘ方向）に延びる複数の第１トレンチ２３１を形成する。第１トレンチ２３１は、第１深さＤ１を有し、第１トレンチ２３１の第１深さＤ１は、予備半導体層２２１より浅く形成され、基板２１０の上面及び素子分離膜２１５の上面は、依然として露出しない。
【００６７】
図５Ｃを参照すると、第１トレンチ２３１により露出した予備半導体層２２１の側壁上に、第１絶縁層２３２を形成する。
例示的な実施形態において、予備半導体層２２１の側壁上に、第１トレンチ２３１を満たす第１絶縁層２３２を形成した後、予備半導体層２２１の上面が露出するまで、第１絶縁層２３２を平坦化する。
例示的な実施形態において、第１絶縁層２３２の上面は、予備半導体層２２１の上面と実質的に同じレベルにあり、第１トレンチ２３１の内部に形成されるので、第１絶縁層２３２は、第１トレンチの第１深さＤ１と近似した高さを有する。第１絶縁層２３２は、第２方向（ｘ方向）に延長する。
【００６８】
図５Ｄを参照すると、予備半導体層２２１及び第１絶縁層２３２上に、第１方向（ｙ方向）に延長する複数の第２トレンチ２３５を形成して、素子分離膜２１５を露出させる。
第２トレンチ２３５は、第２深さＤ２を有し、第２深さＤ２は、予備半導体層２２１の高さと同じであるか、又は予備半導体層２２１の高さより深い。
したがって、第２トレンチ２３５は、素子分離膜２１５の上面を露出させ、予備半導体層２２１を複数の半導体層パターン２２１ａに分離させる。
半導体層パターン２２１ａは、第１方向（ｙ方向）に延長し、第２方向（ｘ方向）に離隔する。第２方向（ｘ方向）に延長する第１絶縁層２３２は、第２トレンチ２３５により分離され、複数個のアイランド状に形成される。
【００６９】
一方、予備半導体層２２１の高さが高い場合、予備半導体層２２１をエッチングして、半導体層パターン２２１ａのように分離する工程においては、半導体層パターン２２１ａが傾いたり、倒れる不良が発生するが、第１トレンチ２３１を満たす第１絶縁層２３２が形成された後、予備半導体層２２１をエッチングして、半導体層パターン２２１ａに分離する場合、第１絶縁層２３２により構造的な安定性が向上して、半導体層パターン２２１ａが傾いたり、倒れることを防止できる。
【００７０】
図５Ｅを参照すると、第２トレンチ２３５（図５Ｄ）により露出した半導体層パターン２２１ａ（図５Ｄ）と第１絶縁層２３２との側壁、及び素子分離膜２１５上に、第２絶縁層２３６を形成する。
第２絶縁層２３６の上面は、半導体層パターン２２１ａの上面と実質的に同じレベルに形成される。第２絶縁層２３６の高さは、第１絶縁層２３２の高さより高い。第２絶縁層２３６は、第１絶縁層２３２と交差する形状に形成される。第１トレンチ２３１（図５Ｄ）と第２トレンチ２３５とが交差する部分に、第２絶縁層２３２が形成される。第１及び第２絶縁層２３２、２３６は、絶縁層構造物２３０として定義する。
【００７１】
次いで、半導体層パターン２２１ａの上部に、イオン注入工程を行うことによって、第３不純物を含む第３半導体層２２３を形成する。
第３不純物は、第１導電型と異なる第２導電型を有する。第３半導体層２２３は、第１及び第２絶縁層２３２、２３６により、それぞれ第１方向（ｙ方向）及び第２方向（ｘ方向）に離隔される。
【００７２】
第３半導体層２２３の下部の半導体層パターン２２１ａの部分は、第２半導体層２２２として定義する。
基板２１０に順次に形成された第１半導体層２１８、第２半導体層２２２、及び第３半導体層２２３は、導電性構造物２２０を構成する。
【００７３】
図５Ｆを参照すると、第３半導体層２２３、第１及び第２絶縁層２３２、２３６上に、オーミック層（図示せず）、下部電極層（図示せず）、及び相変化物質層（図示せず）を順次に形成した後、相変化物質層、下部電極層、及びオーミック層をパターニングして、それぞれの第３半導体層２２３上に順次に積層されたオーミック層パターン２４２、下部電極２４４、及び相変化物質層パターン２４６を形成する。
【００７４】
オーミック層パターン２４２、下部電極２４４、及び相変化物質層パターン２４６の側壁を取り囲む第３絶縁層２５０を、第１及び第２絶縁層２３２、２３６上に形成する。相変化物質層パターン２４６及び第３絶縁層２５０上に、第２方向（ｘ方向）に延びる上部電極２４８及びビットライン２５２を順次に形成する。これによって、オーミック層パターン２４２、下部電極２４４、相変化物質層パターン２４６、及び上部電極２４８を備える相変化メモリユニット２４０が複数の導電性構造物２２０上に形成される。
上述した工程を行って、半導体装置２００が完成される。
【００７５】
図６Ａ〜図６Ｆは、本発明の第３の実施形態による半導体装置３００の製造方法を説明するための概略斜視図である。
図６Ａを参照すると、基板３１０上に、第１方向（図６Ａのｙ方向）に延び、アクティブ領域を定義する複数の素子分離膜３１５を形成する。
次いで、アクティブ領域の基板３１０の上部に、第１半導体層３１８を形成する。
例示的な実施形態において、第１半導体層３１８は、アクティブ領域内の基板３１０に、第１導電型を有する第１不純物を注入することによって形成する。
【００７６】
次いで、第１半導体層３１８の上面をシード層として、ＳＥＧ工程を行うことによって、露出した第１半導体層３１８の上面から、予備半導体層３２１を成長させる。
基板３１０の表面から、三次元的にエピタキシャル層が成長することによって、素子分離膜３１５により分離される隣接したアクティブ領域から成長したエピタキシャル層が、素子分離膜３１５の上部で互いに連結する。これによって、基板３１０及び素子分離膜３１５上に、予備半導体層３２１が形成される。
次いで、予備半導体層３２１に、第１導電型を有する第２不純物を注入する工程をさらに行う。
【００７７】
図６Ｂを参照すれば、予備半導体層３２１（図６Ａ）に、第１方向（ｙ方向）に延長する複数の第１トレンチ３３１を形成する。
第１トレンチ３３１は、第１深さＤ１を有し、第１トレンチ３３１の第１深さＤ１は、予備半導体層３２１の高さより深く形成され、第１トレンチ３３１により、予備半導体層３２１は、複数の半導体層パターン３２１ａに分離され、素子分離膜３１５の上面が露出する。
【００７８】
次いで、第１トレンチ３３１により露出した予備半導体層３２１の側壁及び素子分離膜３１５上に、第１絶縁層３３２を形成する。
例示的な実施形態において、予備半導体層３２１の側壁上に、第１トレンチ３３１を満たす第１絶縁層３３２を形成した後、予備半導体層３２１の上面が露出するまで、第１絶縁層３３２を平坦化する。
例示的な実施形態において、第１絶縁層３３２の上面は、予備半導体層３２１の上面と実質的に同じレベルにあり、第１トレンチ３３１の内部に形成されるので、第１絶縁層３３２は、第１トレンチの第１深さＤ１と近似した高さを有する。第１絶縁層３３２は、第１方向（ｙ方向）に延長する。
【００７９】
図６Ｃを参照すると、半導体層パターン３２１ａ及び第１絶縁層３３２上に、第１方向と所定の角度を有する第２方向（図６Ｃのｘ方向）に延長するハードマスクパターンＭを形成する。
ハードマスクパターンＭは、シリコン酸化物、シリコン窒化物、シリコン炭化物、シリコン酸窒化物、又はそれらの組み合わせを使用して形成する。
次いで、ハードマスクパターンＭ及び第１絶縁層３３２をエッチングマスクとして使用して、ハードマスクパターンＭによりカバーされていない半導体層パターン３２１ａの上部を選択的に除去する。これによって、半導体層パターン３２１ａの上部に、開口部３３５が形成される。
【００８０】
ハードマスクパターンＭ及び第１絶縁層３３２が交差することによって、複数の開口部３３５は、第２方向（ｘ方向）及び第１方向（ｙ方向）に離隔されて形成される。
開口部３３５の第２深さＤ２は、第１トレンチ３３１の第１深さＤ１（図６Ｂ）より浅く形成する。したがって、半導体層パターン３２１ａの上部は、開口部３３５により第１方向（ｙ方向）に離隔され、半導体層パターン３２１ａの下部は、第１方向（ｙ方向）に延長する。
【００８１】
例示的な実施形態において、半導体層パターン３２１ａの選択的な除去工程は、半導体層パターン３２１ａの物質に対するエッチング選択比を有するエッチャントを使用した選択的なエッチング工程を使用して行われる。
予備半導体層３２１の高さが高い場合、選択的なエッチング工程を使用して、トレンチ形成工程で発生する半導体層パターン３２１ａが傾いたり、倒れることを防止できる。
次いで、ハードマスクパターンＭを除去する。
【００８２】
図６Ｄを参照すると、半導体層パターン３２１ａ（図６Ｃ）及び第１絶縁層３３２の側壁上に、開口部３３５（図６Ｃ）を満たす第２絶縁層３３６を形成する。
第２絶縁層３３６の上面は、半導体層パターン３２１ａの上面と実質的に同じレベルに形成される。
第２絶縁層３３６は、第１絶縁層３３２と交差する形状に形成される。第１及び第２絶縁層３３２、３３６は、絶縁層構造物３３０として定義する。
【００８３】
次いで、半導体層パターン３２１ａの上部に、イオン注入工程を行うことによって、第３不純物を含む第３半導体層３２３を形成する。
第３不純物は、第１導電型と異なる第２導電型を有する。
第３半導体層３２３は、第１及び第２絶縁層３３２、３３６により、それぞれ第１方向（ｙ方向）及び第２方向（ｘ方向）に離隔される。
第３半導体層３２３の下部の半導体層パターン３２１ａの部分は、第２半導体層３２２として定義する。
基板３１０に順次に形成された第１半導体層３１８、第２半導体層３２２、及び第３半導体層３２３は、導電性構造物３２０を構成する。
【００８４】
図６Ｅを参照すると、第３半導体層３２３、第１及び第２絶縁層３３２、３３６上に、オーミック層（図示せず）、下部電極層（図示せず）、及び相変化物質層（図示せず）を順次に形成した後、相変化物質層、下部電極層、及びオーミック層をパターニングして、それぞれの第３半導体層３２３上に順次に積層されたオーミック層パターン３４２、下部電極３４４、及び相変化物質層パターン３４６を形成する。
【００８５】
オーミック層パターン３４２、下部電極３４４、及び相変化物質層パターン３４６の側壁を取り囲む第３絶縁層３５０を、第１及び第２絶縁層３３２、３３６上に形成する。
相変化物質層パターン３４６及び第３絶縁層３５０上に、第２方向（ｘ方向）に延長する上部電極３４８及びビットライン３５２を順次に形成する。
これによって、オーミック層パターン３４２、下部電極３４４、相変化物質層パターン３４６及び上部電極３４８を備える相変化メモリユニット３４０が、複数の導電性構造物３２０上に形成される。
上述した工程を行って、半導体装置３００が完成される。
【００８６】
図７Ａ〜図７Ｆは、本発明の第４の実施形態による半導体装置４００の製造方法を説明するための概略斜視図である。
図７Ａを参照すると、基板４１０上に、第１方向（図７Ａのｙ方向）に延長し、アクティブ領域を定義する複数の素子分離膜４１５を形成する。
次いで、アクティブ領域の基板４１０の上部に、第１半導体層４１８を形成する。
例示的な実施形態において、第１半導体層４１８は、アクティブ領域内の基板４１０に、第１導電型を有する第１不純物を注入することによって形成する。
【００８７】
図７Ｂを参照すると、第１半導体層４１８の上面をシード層として使用して、ＳＥＧ工程を行うことによって、露出した第１半導体層４１８の上面から、予備半導体層４２１を成長させる。
ＳＥＧ工程を行う場合、第１半導体層４１８（基板４１０）の表面をシード層として、三次元的にエピタキシャル層が成長し、シード層の結晶学的な面の原子密度によって、エピタキシャル層の成長速度が変わる。
【００８８】
例えば、シリコンの結晶学的な（００１）面の原子密度が低いので、（００１）面に垂直な方向に、エピタキシャル層の成長速度が相対的に速く、結晶学的な（１１１）面の原子密度が高いので、（１１１）面に垂直な方向に、エピタキシャル層の成長速度が相対的に遅い。
これによって、素子分離膜４１５に隣接した第１半導体層４１８（基板４１０）の表面で形成されるエピタキシャル層には、ファセット４２０ａが形成される。
【００８９】
第１半導体層４１８（基板４１０）の上面が、シリコンの結晶学的な（００１）面に平行である場合、ファセット４２０ａは、シリコンの結晶学的な（１１１）面に平行な方向に形成される。
例えば、第１半導体層４１８（基板４１０）の上面と約５４．７゜の角度を有するファセット４２０ａが形成される。
素子分離膜４１５により分離された第１半導体層４１８（基板４１０）の上面から成長したファセット４２０ａが、素子分離膜４１５の上部で互いに連結する。したがって、素子分離膜４１５の上部に、ボイド４２０ｂが形成され、素子分離膜４１５の上面の一部は、予備半導体層４２１によりカバーされない。
次いで、予備半導体層４２１に、第１導電型を有する第２不純物を注入する工程をさらに行う。
【００９０】
図７Ｃを参照すると、予備半導体層４２１（図７Ｂ）に、第１方向（ｙ方向）に延長する複数の第１トレンチ４３１を形成する。
第１トレンチ４３１により、予備半導体層４２１は、複数の半導体層パターン４２１ａに分離され、素子分離膜４１５の上面が露出する。
一方、半導体層パターン４２１ａの下部に、ファセット４２０ａが形成され、素子分離膜４１５の上面の一部がカバーされないことによって、第１トレンチ４３１を形成するために、予備半導体層４２１をエッチングする工程で、第１トレンチ４３１がファセット４２０ａと出合う地点で、エッチングが止まる。これによって、第１トレンチ４３１の底部には、ファセット４２０ａの一部が残留する。
【００９１】
一方、第１トレンチ４３１を形成するエッチング工程で、素子分離膜４１５の上部に形成される予備半導体層４２１を完全に分離できない場合、隣接した半導体層パターン４２１ａが素子分離膜４１５の上部で互いに連結して、隣接したセル間の電気的短絡が発生する。
予備半導体層４２１の高さが高い場合、第１トレンチ４３１の縦横比が高くなるので、第１トレンチ４３１の底部での、エッチング工程が容易ではない。しかし、図７Ｃのように、予備半導体層４２１に、ファセット４２０ａが形成されていると、予備半導体層４２１は、素子分離膜４１５の上部で、複数の半導体層パターン４２１ａに容易に分離することができる。
【００９２】
図７Ｄを参照すると、第１トレンチ４３１により露出した半導体層パターン４２１ａの側壁及び素子分離膜４１５上に、第１絶縁層４３２を形成する。
例示的な実施形態において、半導体層パターン４２１ａの側壁上に、第１トレンチ４３１を満たす第１絶縁層４３２を形成した後、半導体層パターン４２１ａの上面が露出するまで、第１絶縁層４３２を平坦化する。第１絶縁層４３２は、第１方向（ｙ方向）に延長する。
【００９３】
図７Ｅを参照すると、半導体層パターン４２１ａ（図７Ｄ）及び第１絶縁層４３２に、第１方向と所定の角度を有する第２方向（図７Ｅのｘ方向）に延長する複数の第２トレンチ４３５を形成する。
次いで、第２トレンチ４３５により露出した半導体層パターン４２１ａと第１絶縁層４３２との側壁及び底面上に、第２方向（ｘ方向）に延長する第２絶縁層４３６を形成する。
第２絶縁層４３６は、第１絶縁層４３２と交差する形状に形成される。第１トレンチ４３１及び第２トレンチ４３５が交差する部分に、第２絶縁層４３６が形成される。第１及び第２絶縁層４３２、４３６は、絶縁層構造物４３０として定義する。
【００９４】
次いで、半導体層パターン４２１ａの上部に、イオン注入工程を行うことによって、第３不純物を含む第３半導体層４２３を形成する。
第３不純物は、第１導電型と異なる第２導電型を有する。
第３半導体層４２３は、第１及び第２絶縁層４３２、４３６により、それぞれ第１方向（ｙ方向）及び第２方向（ｘ方向）に離隔される。
第３半導体層４２３の下部の半導体層パターン４２１ａの部分は、第２半導体層４２２として定義する。
基板４１０に順次に形成された第１半導体層４１８、第２半導体層４２２、及び第３半導体層４２３は、導電性構造物４２０を構成する。
【００９５】
図７Ｆを参照すると、第３半導体層４２３、第１及び第２絶縁層４３２、４３６上に、オーミック層（図示せず）、下部電極層（図示せず）、及び相変化物質層（図示せず）を順次に形成した後、相変化物質層、下部電極層、及びオーミック層をパターニングして、それぞれの第３半導体層４２３上に順次に積層されたオーミック層パターン４４２、下部電極４４４、及び相変化物質層パターン４４６を形成する。
【００９６】
オーミック層パターン４４２、下部電極４４４、及び相変化物質層パターン４４６の側壁を取り囲む第３絶縁層４５０を、第１及び第２絶縁層４３２、４３６上に形成する。
相変化物質層パターン４４６及び第３絶縁層４５０上に、第２方向（ｘ方向）に延長する上部電極４４８及びビットライン４５２を順次に形成する。
これによって、オーミック層パターン４４２、下部電極４４４、相変化物質層パターン４４６、及び上部電極４４８を備える相変化メモリユニット４４０が、複数の導電性構造物４２０上に形成される。
上述した工程を行って、半導体装置４００が完成される。
【００９７】
図８Ａ〜図８Ｆは、本発明の第５の実施形態による半導体装置５００の製造方法を説明するための概略斜視図である。
図８Ａを参照すると、基板５１０上に、第１方向（図８Ａのｙ方向）に延長し、アクティブ領域を定義する複数の素子分離膜５１５を形成する。
次いで、アクティブ領域の基板５１０の上部に、第１半導体層５１８を形成する。
例示的な実施形態において、第１半導体層５１８は、アクティブ領域内の基板５１０に、第１導電型を有する第１不純物を注入することによって形成する。
【００９８】
次いで、第１半導体層５１８の上面をシード層として使用して、ＳＥＧ工程を行うことによって、露出した第１半導体層５１８の上面から、予備半導体層５２１を成長させる。
基板５１０の表面から、三次元的にエピタキシャル層が成長することによって、素子分離膜５１５により分離される隣接したアクティブ領域から成長したエピタキシャル層が、素子分離膜５１５の上部で互いに連結する。これによって、基板５１０及び素子分離膜５１５上に、予備半導体層５２１が形成される。
次いで、予備半導体層５２１に、第１導電型を有する第２不純物を注入する工程をさらに行う。
【００９９】
図８Ｂを参照すると、予備半導体層５２１に、第１方向（ｙ方向）に延長する複数の第１トレンチ５３１を形成する。
第１トレンチ５３１により、予備半導体層５２１は、複数の半導体層パターン５２１ａに分離され、素子分離膜５１５の上面が露出する。
【０１００】
図８Ｃを参照すると、基板５１０に熱酸化工程を行うことによって、第１トレンチ５３１により露出した半導体層パターン５２１ａの側壁及び上面上に、第１界面膜５２４を形成する。
例示的な実施形態において、熱酸化工程は、約８００℃〜１０００℃の温度で行われる。第１界面膜５２４は、熱酸化工程により形成されたシリコン酸化物を含む。
熱酸化工程を行うことによって、第１トレンチ５３１を形成する時に予備半導体層５２１に発生するディフェクトを防止でき、これによって、半導体層パターン５２１ａの結晶性が向上する。
一方、熱酸化工程の代わりに、基板５１０に熱窒化工程を行い、第１界面膜５２４は、熱窒化工程により形成されたシリコン窒化物を含むこともできる。
【０１０１】
図８Ｄを参照すると、素子分離膜５１５及び第１界面膜５２４の側壁上に、第１トレンチ５３１の内部を満たす第１絶縁層５３２を形成する。第１絶縁層５３２は、シリコン酸化物、シリコン酸窒化物、シリコン窒化物、又はそれらの組み合わせを使用して形成する。
例示的な実施形態において、素子分離膜５１５及び第１界面膜５２４の側壁上に、第１トレンチ５３１の内部を満たす第１絶縁層５３２を形成した後、半導体層パターン５２１ａの最上面が露出するまで、第１絶縁層５３２の上部を平坦化する。この時、半導体層パターン５２１ａの最上面上に形成される第１界面膜５２４の部分も、共に除去される。
【０１０２】
図８Ｅを参照すると、第１界面膜５２４、半導体層パターン５２１ａ及び第１絶縁層５３２に、第１方向と所定の角度を有する第２方向（図８Ｅのｘ方向）に延びる複数の第２トレンチ５３５を形成する。
【０１０３】
図８Ｆを参照すると、基板５１０に熱酸化工程を行うことによって、露出した半導体層パターン５２１ａの側壁及び上面上に、第２界面膜５２５を形成する。
熱酸化工程は、約８００℃〜１０００℃の温度で行われる。
第２界面膜５２５は、熱酸化工程により形成されたシリコン酸化物を含む。熱酸化工程を行うことによって、第２トレンチ５３５を形成する時に半導体層パターン５２１ａに発生するディフェクトを防止でき、半導体層パターン５２１ａの結晶性が向上する。
一方、熱酸化工程の代わりに、基板５１０に熱窒化工程を行い、第２界面膜５２５は、熱窒化工程により形成されたシリコン窒化物を含むこともできる。
【０１０４】
図８Ｇを参照すると、第２界面膜５２５及び第１絶縁層５３２上に、第２トレンチ５３５の内部を満たす第２絶縁層５３６を形成する。
第２絶縁層５３６は、シリコン酸化物、シリコン酸窒化物、シリコン窒化物、又はそれらの組み合わせを使用して形成する。
【０１０５】
例示的な実施形態において、第２界面膜５２５及び第１絶縁層５３２上に、第２トレンチ５３５の内部を満たす第２絶縁層５３６を形成した後、半導体層パターン５２１ａの最上面が露出するまで、第２絶縁層５３６の上部を平坦化する。この時、半導体層パターン５２１ａの最上面上に形成される第２界面膜５２５の部分も、共に除去される。
第２絶縁層５３６は、第１絶縁層５３２と交差する形状に形成される。
第１トレンチ５３１（図８Ｃ）と第２トレンチ５３５（図８Ｆ）とが交差する部分に、第２絶縁層５３６が形成される。第１及び第２絶縁層５３２、５３６は、絶縁層構造物５３０として定義する。
【０１０６】
次いで、半導体層パターン５２１ａの上部に、イオン注入工程を行うことによって、第３不純物を含む第３半導体層５２３を形成する。
第３不純物は、第１導電型と異なる第２導電型を有する。第３半導体層５２３は、第１及び第２界面膜５２４、５２５、並びに第１及び第２絶縁層５３２、５３６により、それぞれ第１方向（ｙ方向）及び第２方向（ｘ方向）に離隔される。
第３半導体層５２３の下部の半導体層パターン５２１ａの部分は、第２半導体層５２２として定義する。
基板５１０に順次に形成された第１半導体層５１８、第２半導体層５２２、及び第３半導体層５２３は、導電性構造物５２０を構成する。
【０１０７】
図８Ｈを参照すると、第３半導体層５２３、第１及び第２絶縁層５３２、５３６上に、オーミック層（図示せず）、下部電極層（図示せず）、及び相変化物質層（図示せず）を順次に形成した後、相変化物質層、下部電極層、及びオーミック層をパターニングして、それぞれの第３半導体層５２３上に順次に積層されたオーミック層パターン５４２、下部電極５４４、及び相変化物質層パターン５４６を形成する。
【０１０８】
オーミック層パターン５４２、下部電極５４４及び相変化物質層パターン５４６の側壁を取り囲む第３絶縁層５５０を、第１及び第２絶縁層５３２、５３６上に形成する。
相変化物質層パターン５４６及び第３絶縁層５５０上に、第２方向（ｘ方向）に延長する上部電極５４８及びビットライン５５２を順次に形成する。
これによって、オーミック層パターン５４２、下部電極５４４、相変化物質層パターン５４６及び上部電極５４８を備える相変化メモリユニット５４０が、複数の導電性構造物５２０上に形成される。
上述した工程を行って、半導体装置５００が完成される。
【０１０９】
図９Ａ〜図９Ｆは、本発明の第６の実施形態による半導体装置６００の製造方法を説明するための概略斜視図である。
図９Ａを参照すると、基板６１０上に、第１方向（図９Ａのｙ方向）に延長し、アクティブ領域を定義する複数の素子分離膜６１５を形成する。
次いで、アクティブ領域の基板６１０の上部に、第１半導体層６１８を形成する。
例示的な実施形態において、第１半導体層６１８は、アクティブ領域内の基板６１０に、第１導電型を有する第１不純物を注入することによって形成する。
【０１１０】
次いで、第１半導体層６１８の上面をシード層として使用して、ＳＥＧ工程を行うことによって、露出した第１半導体層６１８の上面から、予備半導体層６２１を成長させる。
基板６１０の表面から、三次元的にエピタキシャル層が成長することによって、素子分離膜６１５により分離される隣接したアクティブ領域から成長したエピタキシャル層が、素子分離膜６１５の上部で互いに連結する。これによって、基板６１０及び素子分離膜６１５上に、予備半導体層６２１が形成される。
次いで、予備半導体層６２１に、第１導電型を有する第２不純物を注入する工程をさらに行う。
【０１１１】
図９Ｂを参照すると、予備半導体層６２１に、第１方向（ｙ方向）に延びる複数の第１トレンチ６３１を形成する。
第１トレンチ６３１は、第１深さＤ１を有し、第１深さＤ１は、予備半導体層６２１（図９Ａ）の高さより深い。したがって、第１トレンチ６３１により、予備半導体層６２１は、複数の半導体層パターン６２１ａに分離され、素子分離膜６１５の上面が露出する。
【０１１２】
図９Ｃを参照すると、素子分離膜６１５及び半導体層パターン６２１ａの側壁上に、第１トレンチ６３１の内部を満たす第１絶縁層６３２を形成する。
第１絶縁層６３２は、シリコン酸化物、シリコン酸窒化物、シリコン窒化物、又はそれらの組み合わせを使用して形成する。
【０１１３】
図９Ｄを参照すると、半導体層パターン６２１ａ及び第１絶縁層６３２に、第１方向と所定の角度を有する第２方向（図９Ｅのｘ方向）に延長する複数の第２トレンチ６３５を形成する。
第２トレンチ６３５は、第２深さＤ２を有し、第２深さＤ２は、予備半導体層６２１（図９Ａ）の高さと実質的に同じであるか、又は予備半導体層６２１の高さより深い。
したがって、第２トレンチ６３５により、素子分離膜６１５及び第１半導体層６１８の上面が露出する。
また、第１絶縁層６３２は、第２トレンチ６３５により分離されて、第２方向（ｘ方向）及び第１方向（ｙ方向）に離隔される複数のアイランド状に形成される。半導体層パターン６２１ａは、第２トレンチ６３５により分離されて、第２方向（ｘ方向）及び第１方向（ｙ方向）に離隔される複数のアイランド状に形成される。
【０１１４】
図９Ｅを参照すると、半導体層パターン６２１ａ（図９Ａ）及び第１絶縁層６３２の側壁、素子分離膜６１５、及び第１半導体層６１８上に、第２トレンチ６３５の内部を満たす第２絶縁層６３６を形成する。
第２絶縁層６３６は、シリコン酸化物、シリコン酸窒化物、シリコン窒化物、又はそれらの組み合わせを使用して形成する。
第２絶縁層６３６は、第１絶縁層６３２と交差する形状に形成され、第１トレンチ６３１と第２トレンチ６３５とが交差する部分には、第２絶縁層６３６が形成される。
第１及び第２絶縁層６３２、６３６は、絶縁層構造物６３０として定義する。
【０１１５】
次いで、半導体層パターン６２１ａの上部に、イオン注入工程を行うことによって、第３不純物を含む第３半導体層６２３を形成する。
第３不純物は、第１導電型と異なる第２導電型を有する。
第３半導体層６２３は、第１及び第２絶縁層６３２、６３６により、それぞれ第１方向（ｙ方向）及び第２方向（ｘ方向）に離隔される。
【０１１６】
第３半導体層６２３の下部の半導体層パターン６２１ａの部分は、第２半導体層６２２として定義する。
基板６１０に順次に形成された第１半導体層６１８、第２半導体層６２２、及び第３半導体層６２３は、導電性構造物６２０を構成する。
導電性構造物６２０の上部、すなわち、第２半導体層６２２及び第３半導体層６２３が形成された部分は、第２方向（ｘ方向）及び第１方向（ｙ方向）に離隔され、導電性構造物６２０の下部、すなわち、第１半導体層６１８が形成された部分は、第１方向（ｙ方向）に延長する。
【０１１７】
図９Ｆを参照すると、第３半導体層６２３、第１及び第２絶縁層６３２、６３６上に、オーミック層（図示せず）、下部電極層（図示せず）、及び相変化物質層（図示せず）を順次に形成した後、相変化物質層、下部電極層、及びオーミック層をパターニングして、それぞれの第３半導体層６２３上に順次に積層されたオーミック層パターン６４２、下部電極６４４、及び相変化物質層パターン６４６を形成する。
【０１１８】
オーミック層パターン６４２、下部電極６４４、及び相変化物質層パターン６４６の側壁を取り囲む第３絶縁層６５０を、第１及び第２絶縁層６３２、６３６上に形成する。
相変化物質層パターン６４６及び第３絶縁層６５０上に、第２方向（ｘ方向）に延長する上部電極６４８及びビットライン６５２を順次に形成する。
これによって、オーミック層パターン６４２、下部電極６４４、相変化物質層パターン６４６及び上部電極６４８を備える相変化メモリユニット６４０が、複数の導電性構造物６２０上に形成される。
上述した工程を行って、半導体装置６００が完成される。
【０１１９】
図１０Ａ〜図１０Ｇは、本発明の第７の実施形態による半導体装置７００の製造方法を説明するための概略斜視図である。
図１０Ａを参照すると、まず、図４Ａ〜図４Ｆを参照して説明した工程を行って、基板７１０上に、第１〜第３半導体層７１８、７２２、７２３を備える導電性構造物７２０、第１及び第２絶縁層７３２、７３６を形成する。
【０１２０】
次いで、第３半導体層７２３の上部の一部をエッチングして、第１リセス７３７を形成する。
次いで、第１リセス７３７により露出した第３半導体層７２３の上面に、シリサイド工程を行って、第３半導体層７２３上に、オーミック層パターン７６２を形成する。
オーミック層パターン７６２は、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドなどの金属シリサイドなどを含む。オーミック層パターン７６２は、所定の厚さに形成され、第１リセス７３７の一部を満たす。
【０１２１】
次いで、オーミック層パターン７６２上に、第１リセス７３７の残りの部分を満たすバリヤー層７６３を形成する。
バリヤー層７６３は、タングステン、タングステン窒化物などを使用して形成する。バリヤー層７６３は、後続工程で形成される下部電極７６４ｂ（図１０Ｆ）とオーミック層パターン７６２の反応を防止できる。
【０１２２】
図１０Ｂを参照すると、オーミック層パターン７６２、第１及び第２絶縁層７３２、７３６上に、第１方向（ｙ方向）に延長する第３絶縁層７５１を形成する。
第３絶縁層７５１は、バリヤー層７６３の上面の一部を露出させるように配列される。
図１０Ｂでは、第２方向（ｘ方向）に隣接した二つのアイランド状のバリヤー層７６３を同時に露出させる第３絶縁層７５１を示した。しかし、それとは異なり、それぞれのバリヤー層７６３の一つのみを露出させるように、第３絶縁層７５１を形成してもよい。
例示的な実施形態において、第３絶縁層７５１は、バリヤー層７６３、第１及び第２絶縁層７３２、７３６を覆う絶縁層（図示せず）を形成した後、バリヤー層７６３の一部を露出させるように、前記絶縁層をパターニングすることによって形成する。第３絶縁層７５１は、下部電極の形成のためのモールド層として機能する。
【０１２３】
図１０Ｃを参照すると、バリヤー層７６３、第１及び第２絶縁層７３２、７３６、及び第３絶縁層７５１上に、共形的に下部電極層７６４を形成する。
第３絶縁層７５１の側壁上の下部電極層７６４の厚さは、バリヤー層７６３上の下部電極層７６４の厚さと近似して形成する。
【０１２４】
図１０Ｄを参照すると、下部電極層７６４を第１方向（ｙ方向）に沿ってパターニングして、複数のライン状を有するように分離させる。
例示的な実施形態において、第１絶縁層７３２の上部に形成された下部電極層７６４が除去され、第３絶縁層７５１の上面及び側壁上に共形的に形成された複数のライン状に延長する。
残留する下部電極層７６４及び露出した第１及び第２絶縁層７３２、７３６上に、第４絶縁層７５３を形成する。
次いで、第３絶縁層７５１の上面が露出するまで、第４絶縁層７５３の上部を平坦化する。図１０Ｄには、下部電極層７６４は、第３絶縁層７５１の側壁及びバリヤー層７６３上に形成され、第１方向（ｙ方向）の断面が「Ｌ」字形状を有するように示したが、それとは異なり、第３絶縁層７５１の側壁及びバリヤー層７６３上に形成され、第１方向（ｙ方向）の断面が長方形を有してもよい。
【０１２５】
図１０Ｅを参照すると、下部電極層７６４を第２方向（ｘ方向）にパターニングして、第２絶縁層７３６の上部の下部電極層７６４の部分を除去し、第２絶縁層７３６上に、第５絶縁層７５５を形成する。
これによって、下部電極層７６４は、バリヤー層７６３上に、第２方向（ｘ方向）及び第１方向（ｙ方向）に離隔された複数のアイランド状に形成される。
【０１２６】
図１０Ｆを参照すると、下部電極層７６４（図１０Ｅ）の上部の一部を除去して、下部電極７６４ａを形成し、下部電極７６４ａの上部に、第２リセス７６５を形成する。
第２リセス７６５を満たす相変化物質層パターン７６６を、下部電極７６４ａ上に形成する。
【０１２７】
図１０Ｇを参照すると、相変化物質層パターン７６６、第３絶縁層７５１、及び第５絶縁層７５５上に、第２方向（ｘ方向）に延長する上部電極７６８を形成する。
図１０Ｇには、上部電極７６８が第２方向（ｘ方向）に離隔されるそれぞれの相変化物質層パターン７６６と連結されつつ、第２方向（ｘ方向）に延長するところを示したが、それとは異なり、上部電極７６８は、それぞれの第２リセス７６５の内部で、相変化物質層パターン７６６上に形成され、第２方向（ｘ方向）に離隔されて形成されてもよい。
次いで、上部電極７６８上に、第２方向（ｘ方向）に延びるビットライン７７２を形成する。
上述した工程を行って、半導体装置７００が完成される。
【０１２８】
図１１Ａ〜図１１Ｃは、本発明の第８の実施形態による半導体装置８００の製造方法を示す概略斜視図である。
図１１Ａを参照すると、複数の素子分離膜８１５及び第１半導体層８１８が形成された基板８１０上（図４Ａを参照して説明した工程を行う）に、第１予備半導体層８２２ａが形成する。
【０１２９】
例示的な実施形態において、第１半導体層８１８の上面をシード層として、ＳＥＧ工程を行うことによって、露出した第１半導体層８１８の上面から、第１予備半導体層８２２ａを成長させる。
例えば、第１予備半導体層８２２ａは、不純物がドーピングされていない単結晶半導体層である。それとは異なり、第１半導体層８１８に含まれた第１不純物と同じ導電型を有する第２不純物が少量ドーピングされた単結晶半導体層であってもよい。
【０１３０】
次いで、第１予備半導体層８２２ａ上に、第２予備半導体層８２３ａを形成する。
例示的な実施形態において、第２予備半導体層８２３ａは、第１予備半導体層８２２ａの上面をシード層として、ＳＥＧ工程を行うことによって形成する。
一方、ＳＥＧ工程を行いつつ、不純物イオンをインシチュ（ｉｎ  ｓｉｔｕ）でドーピングする。
例えば、第１不純物と異なる導電型を有する第３不純物をインシチュでドーピングして、第２予備半導体層８２３ａを形成する。
【０１３１】
これによって、第２予備半導体層８２３ａは、第３不純物がドーピングされた単結晶半導体層である。
第３不純物は、ボロン、ガリウム、インジウムなどのｐ型不純物である。
これによって、第１予備半導体層８２２ａ及び第２予備半導体層８２３ａを、予備半導体層８２１とする。
第１予備半導体層８２２ａ及び第２予備半導体層８２３ａを、それぞれＳＥＧ工程により形成する場合、後続の不純物注入工程を省略する。
【０１３２】
図１１Ｂを参照すると、図４Ｃ〜図４Ｆを参照して説明した工程を行うことによって、導電性構造物８２０及び絶縁層構造物８３０を形成する。
導電性構造物８２０は、第１半導体層８１８、第２半導体層８２２、及び第３半導体層８２３を備え、絶縁層構造物８３０は、第１絶縁層８３２及び第２絶縁層８３６を備える。
例示的な実施形態において、予備半導体層８２１をパターニングして、第１方向（図１１Ｂのｙ方向）に沿って延長するように、予備半導体層８２１を複数に分離させ、素子分離膜８１５の上面を露出させる。これによって、第１予備半導体層８２２ａ及び第２予備半導体層８２３ａは、いずれも第１方向（ｙ方向）に沿って延長する。
【０１３３】
次いで、露出した素子分離膜８１５の上面、及び予備半導体層８２１の側壁上に、第１絶縁層８３２を形成する。
第１予備半導体層８２２ａ、第２予備半導体層８２３ａ、及び第１絶縁層８３２を、第１方向と直交する第２方向（図１１Ｂのｘ方向）に沿って、所定の深さほどパターニングして、第２半導体層８２２及び第３半導体層８２３を形成する。
この時、第２予備半導体層８２３ａの厚さより深くエッチングして、第２予備半導体層８２３ａを、第１方向（ｙ方向）に対し分離する。これによって、第２方向（ｘ方向）及び第１方向（ｙ方向）に離隔された複数の第３半導体層８２３が形成される。
また、第２半導体層８２２の上部の一部がエッチングされ、依然として第１方向（ｙ方向）に延長する。
次いで、パターニングにより露出した第２及び第３半導体層８２２、８２３の側壁、及び第１絶縁層８３２の側壁上に、第２絶縁層８３６を形成する。
【０１３４】
図１１Ｃを参照すると、図４Ｇを参照して説明した工程を行って、オーミック層パターン８４２、下部電極８４４、相変化物質層パターン８４６及び上部電極８４８を備える相変化メモリユニット８４０を形成する。
上述した工程を行って、半導体装置８００が完成される。
【０１３５】
図１２Ａ〜図１２Ｃは、本発明の第９の実施形態による半導体装置９００の製造方法を説明するための断面図である。
図１２Ａを参照すると、セル領域Ｉ及び周辺回路領域ＩＩに区分される基板９１０に、素子分離膜９１５を形成する。
【０１３６】
次いで、基板９１０の周辺回路領域ＩＩ上に、ゲート絶縁膜９７２、ゲート電極９７４、ハードマスク９７６及びスペーサ９７８を備えるゲート構造物９７０を形成する。
例示的な実施形態において、ゲート電極９７４は、ドーピングされたポリシリコン、金属、金属窒化物などの導電性物質を使用して形成する。
ゲート電極９７４は、単層膜又は多層膜の構造で形成する。例えば、ゲート電極９７４は、ドーピングされたポリシリコン層と金属層の多層構造で形成し、かかる場合、ポリシリコン層と金属層との間に、拡散防止膜（図示せず）がさらに形成される。ゲート絶縁膜９７２は、シリコン酸化物、シリコン窒化物、金属酸化物などの高誘電物質などを使用して形成する。
ハードマスク９７６は、シリコン窒化物などを使用して形成する。
【０１３７】
次いで、ゲート構造物９７０をイオン注入マスクとして使用して、ゲート構造物９７０に隣接した基板９１０の上部に、不純物領域９１２を形成する。
次いで、周辺回路領域ＩＩに形成されたゲート構造物９７０をカバーするブロッキング絶縁膜９８０を、基板９１０の周辺回路領域ＩＩ上に形成する。
ブロッキング絶縁膜９８０は、シリコン窒化物などを使用して形成される。
例えば、ブロッキング絶縁膜９８０は、セル領域Ｉに、後続工程で形成される絶縁層（図示せず）とエッチング選択比を有する物質を使用して形成する。
【０１３８】
図１２Ｂを参照すると、セル領域Ｉの基板９１０の上部に、イオン注入工程を行って、第１半導体層９１８を形成する。
図１２Ｂでは、周辺回路領域ＩＩの不純物領域９１２と、第１半導体層９１８とを別途の工程で形成することを示したが、それとは異なり、第１半導体層９１８の不純物濃度と種類によって、周辺回路領域ＩＩの不純物領域９１２と同時に形成してもよい。
【０１３９】
次いで、露出した基板９１０の上面をシード層として使用して、選択的なエピタキシャル工程を行うことによって、予備半導体層９２１を形成する。図１２Ｂには、基板９１０と接する予備半導体層９２１の部分に、ファセット９２１ｆが形成されたところを示したが、それとは異なり、ファセット９２１ｆが形成されず、予備半導体層９２１が、素子分離膜９１５の上面を全体的にカバーするように形成してもよい。
予備半導体層９２１は、ブロッキング絶縁膜９８０の高さと近似した高さに形成する。
これによって、後続工程で、絶縁層（図示せず）を平坦化する工程を行いやすい。
【０１４０】
図１２Ｃを参照すると、図４Ｃ〜図４Ｆを参照して説明した工程を行って、導電性構造物９２０及び絶縁層構造物９３０を形成する。
導電性構造物９２０は、第１半導体層９１８、第２半導体層９２２及び第３半導体層９２３を備える。絶縁層構造物９３０は、図４Ｆに示したように、交差する方向に形成された第１絶縁層（図示せず）及び第２絶縁層（図示せず）を備える。
【０１４１】
次いで、図１０Ａ〜図１０Ｇを参照して説明した工程を行って、導電性構造物９２０及び絶縁層構造物９３０上に、相変化メモリユニット９６０及びビットライン９５２を形成する。
相変化メモリユニット９６０は、第３半導体層９２３上に順次に形成されたオーミック層パターン９６２、バリヤー層９６３、下部電極９６４ａ、相変化物質層パターン９６６及び上部電極９６８を備える。
上述した工程を行って、半導体装置９００が完成される。
【０１４２】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【０１４３】
本発明は、例えば、複数個のダイオードを含む半導体装置に好適に使用される。
【符号の説明】
【０１４４】
１００    半導体装置
１１０    基板
１１５    素子分離膜
１１８    第１半導体層
１２０    導電性構造物
１２１    予備半導体層
１２１ａ    半導体層パターン
１２２    第２半導体層
１２３    第３半導体層
１３０    絶縁層構造物
１３１    第１トレンチ
１３２    第１絶縁層
１３５    第２トレンチ
１３６    第２絶縁層
１４０    相変化メモリユニット
１４２    オーミック層パターン
１４４    下部電極
１４６    相変化物質層パターン
１４８    上部電極
１５０    第３絶縁層
１５２    ビットライン
【図１】
2013187549.tif 000003
【図２】
2013187549.tif 000004
【図３】
2013187549.tif 000005
【図４Ａ】
2013187549.tif 000006
【図４Ｂ】
2013187549.tif 000007
【図４Ｃ】
2013187549.tif 000008
【図４Ｄ】
2013187549.tif 000009
【図４Ｅ】
2013187549.tif 000010
【図４Ｆ】
2013187549.tif 000011
【図４Ｇ】
2013187549.tif 000012
【図５Ａ】
2013187549.tif 000013
【図５Ｂ】
2013187549.tif 000014
【図５Ｃ】
2013187549.tif 000015
【図５Ｄ】
2013187549.tif 000016
【図５Ｅ】
2013187549.tif 000017
【図５Ｆ】
2013187549.tif 000018
【図６Ａ】
2013187549.tif 000019
【図６Ｂ】
2013187549.tif 000020
【図６Ｃ】
2013187549.tif 000021
【図６Ｄ】
2013187549.tif 000022
【図６Ｅ】
2013187549.tif 000023
【図７Ａ】
2013187549.tif 000024
【図７Ｂ】
2013187549.tif 000025
【図７Ｃ】
2013187549.tif 000026
【図７Ｄ】
2013187549.tif 000027
【図７Ｅ】
2013187549.tif 000028
【図７Ｆ】
2013187549.tif 000029
【図８Ａ】
2013187549.tif 000030
【図８Ｂ】
2013187549.tif 000031
【図８Ｃ】
2013187549.tif 000032
【図８Ｄ】
2013187549.tif 000033
【図８Ｅ】
2013187549.tif 000034
【図８Ｆ】
2013187549.tif 000035
【図８Ｇ】
2013187549.tif 000036
【図８Ｈ】
2013187549.tif 000037
【図９Ａ】
2013187549.tif 000038
【図９Ｂ】
2013187549.tif 000039
【図９Ｃ】
2013187549.tif 000040
【図９Ｄ】
2013187549.tif 000041
【図９Ｅ】
2013187549.tif 000042
【図９Ｆ】
2013187549.tif 000043
【図１０Ａ】
2013187549.tif 000044
【図１０Ｂ】
2013187549.tif 000045
【図１０Ｃ】
2013187549.tif 000046
【図１０Ｄ】
2013187549.tif 000047
【図１０Ｅ】
2013187549.tif 000048
【図１０Ｆ】
2013187549.tif 000049
【図１０Ｇ】
2013187549.tif 000050
【図１１Ａ】
2013187549.tif 000051
【図１１Ｂ】
2013187549.tif 000052
【図１１Ｃ】
2013187549.tif 000053
【図１２Ａ】
2013187549.tif 000054
【図１２Ｂ】
2013187549.tif 000055
【図１２Ｃ】
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