(57)【要約】【課題】異なるプロトコルのシリアル通信に対応可能であって、より回路規模を抑制したシリアル同期検出回路及び同期検出方法を提供する。【解決手段】本実施の形態にかかるシリアル同期検出回路１０は、それぞれ異なるビット長の同期コードを有する複数のプロトコルに対応可能なシリアル同期検出回路である。シリアル同期検出回路１は、同期コードを含むシリアル信号を所定ビット数単位のパラレル信号に変換するシリアルパラレル変換回路１０１と、変換されたパラレル信号と、複数のプロトロコルに含まれる任意のプロトコルの同期コードを前記所定ビット数に分割した同期期待値とを、所定ビット数単位で順に繰り返し比較して、同期コード全体を比較することにより、同期を検出する同期検出回路１１０〜１４０とを備えている。【選択図】図１
2013070184.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ異なるビット長の同期コードを有する複数のプロトコルに対応可能なシリアル同期検出回路であって、
前記同期コードを含むシリアル信号を所定ビット数単位のパラレル信号に変換するシリアルパラレル変換回路と、
前記シリアルパラレル変換回路によって変換されたパラレル信号と、前記複数のプロトロコルに含まれる任意のプロトコルの同期コードを前記所定ビット数に分割した同期期待値とを、当該所定ビット数単位で順に繰り返し比較して、前記同期コード全体を比較することにより、同期を検出する同期検出回路とを備えたシリアル同期検出回路。
【請求項２】
前記同期検出回路は、前記所定ビット数内でスタート位置が異なる複数の同期期待値のそれぞれと、前記シリアルパラレル変換回路によって変換されたパラレル信号とを当該所定ビット単位で比較することにより、スタート位置を検出することを特徴とする請求項１記載のシリアル同期検出回路。
【請求項３】
前記同期検出回路の検出結果に基づき、前記スタート位置をラッチし、前記パラレル信号を、同期コードを構成する同期ワードのビット数からなるパラレル信号にして出力する出力部をさらに有することを特徴とする請求項２記載のシリアル同期検出回路。
【請求項４】
前記同期検出回路は、
プロトコル毎に異なるモードに応じて設定され、前記所定ビット数からなり、スタート位置が異なる複数のスタート期待値を生成するスタート期待値生成部と、
プロトコル毎に異なるモードに応じて設定され、前記スタート期待値を除く同期コードについて、前記所定ビット数単位からなる複数の同期コード期待値を生成する期待値生成部と、
前記シリアルパラレル変換回路から出力されたパラレル信号を、前記スタート期待値と比較し、一致した場合に一致信号を出力すると共に、一致したパラレルデータ信号の次のタイミング以降で出力された前記パラレル信号を、前記同期コード期待値と比較し、一致した場合に一致信号を出力する一致判定部と、
前記一致判定部から出力された一致信号をカウントする同期検出カウンタと、
前記同期コードのビット数と前記所定ビット数とに基づき決定される最大カウント値に基づいて、前記同期検出カウンタの値を判定することにより、同期判定を実行する同期判定回路とを有する請求項１記載のシリアル同期検出回路。
【請求項５】
それぞれ異なるビット長の同期コードを有する複数のプロトコルに対応可能な同期検出方法であって、
前記同期コードを含むシリアル信号を所定ビット数単位のパラレル信号に変換し、
変換されたパラレル信号と、前記所定ビット数に分割された同期期待値とを、当該所定ビット数単位で順に繰り返し比較して、同期コード全体を比較することにより、同期を検出する同期検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル同期検出回路及び同期検出方法に関し、特に複数のプロトコルに対応するシリアル同期検出回路及び同期検出方法に関する。
【背景技術】
【０００２】
近年、デジタルスチールカメラ（Digital Still Camera：以下、ＤＳＣと言う。）等に実装されたイメージセンサのインタフェースには、セットの小型化の要求からＬＶＤＳ（Low Voltage Differential Signaling）等のシリアルインターフェースが採用されている。
【０００３】
また、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ、及びＣＣＤ（Charge Coupled Device）センサ等のイメージセンサ用の半導体集積回路（以下、センサデバイスと言う。）は、製品の機能及び価格等の仕様により、異なる種類のものが使い分けられている。ここで、各種センサデバイスは、種類毎に画像のフォーマット（画素単位、同期コード長等）が異なる。
【０００４】
よって、ＤＳＣや携帯電話に搭載されたカメラ等を用途とする画像処理用半導体装置では、各種センサデバイス毎に異なる画像のフォーマットの仕様に対応可能な、シリアルインターフェース転送の同期検出回路（以下、シリアル同期検出回路とも言う。）が求められている。
【０００５】
特許文献１に記載の技術は、高速のシリアル信号を、直並列変換後の低ビットレートで同期検出するものである。図１４は、特許文献１に記載のシリアルパラレル変換回路１０００を示すブロック図である。
【０００６】
シリアルパラレル変換回路１０００は、１０ビットシフトレジスタ回路１００３、１０ビットラッチ回路１００５、同期検出回路１００７、同期有効判定回路１００９、クロック制御データ出力回路１０１１、及び１／１０分周カウンタ回路１０１３を備えている。
【０００７】
送信側（不図示）から送信されたシリアルデータ信号１００１は、１０ビットシフトレジスタ回路１００３に入力される。シリアルデータ信号１００１のビットタイミングを表すシリアルクロック信号１００２は、送信側（図示せず）から送信され、１０ビットシフトレジスタ回路１００３及び１／１０分周カウンタ回路１０１３に入力される。
【０００８】
シリアルデータ信号１００１の中には、例えば、３ＦＦＨ、０００Ｈ、０００Ｈのように、オール１とオール０の組み合わせからなる連続した３ワードの同期コードが付加されている。なお、シリアルデータ信号１００１のデータ部分（同期コード以外の部分）には、ワード単位にオール１またはオール０となる信号が出現しないよう、あらかじめ送信側に禁止手段が設けられている。
【０００９】
１０ビットシフトレジスタ回路１００３は、シリアルクロック信号１００２により特定されるタイミングに応じて、シリアルデータ信号１００１を１ビットずつシフトする。そして、１ワード分のパラレルデータ信号１００４−１〜１００４−１０を、１０ビットラッチ回路１００５に出力する。
【００１０】
１０ビットラッチ回路１００５は、１／１０分周カウンタ回路１０１３からのパラレルクロック信号１０１４を入力する。そして、パラレルクロック信号１０１４をトリガとして、１０ビットシフトレジスタ回路１００３からのパラレルデータ信号１００４−１〜１００４−１０をラッチする。１０ビットラッチ回路１００５は、ラッチ後の１０ビットパラレルデータ信号１００６−１〜１００６−１０を後段（図示せず）に出力するとともに、同期検出回路１００７に出力する。
【００１１】
同期検出回路１００７では、入力したパラレルデータ信号１００６−１〜１００６−１０が、送信側でシリアルデータ信号１００１に含まれる３ワードの同期コードと同じか否かを１ワードずつ検出する。そして、例えば連続して３ワードの３ＦＦＨ、０００Ｈ、０００Ｈが検出されれば、同期検出パルス信号１００８を、クロック制御データ出力回路１０１１及び同期有効判定回路１００９に出力する。
【００１２】
図１５は、同期検出パルス信号１００８、同期有効判定回路１００９及び有効判定信号１０１０の動作タイミングを示す図である。
【００１３】
図１５（ａ）は、同期検出回路１００７がシリアルデータ信号１００１に含まれる同期コードを毎回検出した場合の信号波形を示す図である。同期検出パルス信号１００８のパルス信号は、連続して３ワードの３ＦＦＨ、０００Ｈ、０００Ｈが検出される度に出力される。よって、同期検出回路１００７が、送信側において所定の間隔である、１Ｈの間隔でシリアルデータ信号１００１に付加された同期コードを毎回検出した場合は、同期検出パルス信号１００８のパルス信号の出力間隔も、１Ｈとなる。
【００１４】
同期有効判定回路１００９は、同期検出パルス信号１００８が入力されると、そのパルス信号をトリガにして、例えば３Ｈの幅の、有効判定信号１０１０を出力する。同期有効判定回路１００９は、同期検出パルス信号１００８が入力する度にリトリガ動作する。よって、最初の同期検出パルスが同期有効判定回路１００９に入力された以降は、同期検出パルス信号１００８のパルス間隔が例えば３Ｈ未満であれば、有効判定信号１０１０の幅は途切れることなく出力され続ける。このような波形の有効判定信号１０１０が出力されているときは、同期が有効な期間が続いていることを示している。
【００１５】
クロック制御データ出力回路１０１１は、同期検出パルス信号１００８および有効判定信号１０１０を入力する。クロック制御データ出力回路１０１１は、有効判定信号１０１０が出力されておらず、同期が有効でないと判定される期間に、例えば３．５Ｈを周期とするクロック制御パルス信号１０１２を出力する。
【００１６】
クロック制御データ出力回路１０１１から出力されたクロック制御パルス信号１０１２は、１／１０分周カウンタ回路１０１３に入力される。１／１０分周カウンタ回路１０１３は、クロック制御パルス信号１０１２が入力される度に、パラレルクロック信号１０１４の出力タイミングを、シリアルクロック信号１００２の１クロック分ずつ余分にずらせて出力するシフト動作を行う。
【００１７】
クロック制御データ出力回路１０１１は、入力された同期検出パルス信号１００８の発生周期が３．５Ｈ未満の場合は、クロック制御パルス信号１０１２の出力をリセットする。よって、同期検出パルス信号１００８の周期が１Ｈの場合は、クロック制御パルス信号１０１２は出力されない。
【００１８】
次に、同期検出パルス信号１００８の検出失敗が発生した場合等、同期検出パルス間隔が部分的に１Ｈ以上の周期、例えば２Ｈや３Ｈの周期になった場合の動作について説明する。図１５（ｂ）は、同期検出パルス信号１００８が部分的に１Ｈ以上の周期となった場合の信号波形を示している。
【００１９】
点線で示した同期検出パルス信号１００８のパルスは、出力されていないパルスであることを示している。このとき、クロック制御データ出力回路１０１１は、上述のとおり、同期検出パルス信号１００８の入力時から３．５Ｈ経過するまでは、クロック制御パルス信号１０１２を出力しない。ここで、同期検出パルス信号１００８のパルスの間隔は、２Ｈや３Ｈの周期であるので、クロック制御パルス信号１０１２は出力されない。
【００２０】
一方、動作の初期状態で、１０ビットパラレルデータ信号１００６−１〜１００６−１０がワードごとに、正しくＭＳＢ（最上位ビット：Most Significant Bit）〜ＬＳＢ（最下位ビット：Least Significant Bit）の組合せに一致しない場合、同期検出回路１００７は同期検出パルス信号１００８を出力しない。図１５（ｃ）は、同期検出パルス信号１００８が３．５Ｈ以上出力されなかった場合の信号波形を示している。このとき、クロック制御データ出力回路１０１１は、３．５Ｈ周期でクロック制御パルス信号１０１２を出力する。
【００２１】
１／１０分周カウンタ回路１０１３は、クロック制御パルス信号１０１２が入力される度に、パラレルクロック信号１０１４の出力タイミングでシフト動作を行う。このシフト動作を繰り返すことによって、１０ビットパラレルデータ信号１００６−１〜１００６−１０が正しくＭＳＢ〜ＬＳＢの組合せに一致する。すると、同期検出回路１００７により同期コードが検出されるので、初めて有効判定信号１０１０が出力される。ここで、１０ビットパラレルデータ信号１００６−１〜１００６−１０が正しくＭＳＢ〜ＬＳＢの組み合せと一致した状態が続けば、以降は図１５（ａ）で述べた動作と同じになる。
【００２２】
図１５（ｄ）は、同期コードの誤検出が発生した場合の信号を示す図である。１０ビットパラレルデータ信号１００６−１〜１００６−１０が、正しくＭＳＢ〜ＬＳＢの組み合せと一致するまでの間に、同期コードの誤検出が発生している。しかし、誤検出した場合であっても、クロック制御パルス信号１０１２の発生が停止するため、タイミング期間が増加するのみであり、大きな障害とはならない。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開平７−２２１７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかしながら、特許文献１に記載の技術では、シリアルパラレル変換回路１０００が複数の接続されたセンサデバイスに対応するように構成すると、接続されたセンサデバイスのプロトコルのうち、最大のワード数に対応できるようにしなければならない。特許文献１に記載の技術では、ワード数単位でシフト動作とラッチ動作を行うため、シフトレジスタ回路及びラッチ回路は、ワードの最大数分のＦ／Ｆ（Flip Flop）が必要となる。したがって、特許文献１に記載の技術では、回路に含まれるＦ／Ｆ数が多くなるという問題があった。
【課題を解決するための手段】
【００２５】
本発明は、それぞれ異なるビット長の同期コードを有する複数のプロトコルに対応可能なシリアル同期検出回路であって、前記同期コードを含むシリアル信号を所定ビット数単位のパラレル信号に変換するシリアルパラレル変換回路と、前記シリアルパラレル変換回路によって変換されたパラレル信号と、前記複数のプロトロコルに含まれる任意のプロトコルの同期コードを前記所定ビット数に分割した同期期待値とを、当該所定ビット数単位で順に繰り返し比較して、同期コード全体を比較することにより、同期を検出する同期検出回路とを備えたものである。
【００２６】
本発明にかかる同期検出方法は、それぞれ異なるビット長の同期コードを有する複数のプロトコルに対応可能な同期検出方法であって、前記同期コードを含むシリアル信号を所定ビット数単位のパラレル信号に変換し、変換されたパラレル信号と、前記所定ビット数に分割された同期期待値とを、当該所定ビット数単位で順に繰り返し比較して、同期コード全体を比較することにより、同期を検出するものである。
【００２７】
これにより、本発明にかかるシリアル同期検出回路及び同期検出方法は、同期コードを所定のビット数に分割して、所定ビット数単位で同期検出を行う。同期コードを所定ビット数に分割するため、ビット長が最大の同期コードを有するプロトコルに対応する場合と、ビット長が最小の同期コードを有するプロトコルに対応する場合とで、回路規模の相違を小さくでき、より回路規模を抑制することができる。
【発明の効果】
【００２８】
本発明にかかる技術によれば、異なるプロトコルのシリアル通信に対応可能であって、より回路規模を抑制したシリアル同期検出回路及び同期検出方法を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本実施の形態にかかるシリアル同期検出回路を示すブロック図である。
【図２】本実施の形態にかかる、モード１乃至４の条件を示す図である。
【図３】本実施の形態にかかるシリアル同期検出回路のフローチャートである。
【図４】本実施の形態にかかる同期検出回路１１０で、シリアルパラレル変換の同期が検出された場合に各構成が生成する信号を示す図である。シリアル同期検出回路の動作例である。
【図５】本実施の形態にかかる同期検出回路１２０で、シリアルパラレル変換の同期が検出された場合に各構成が生成する信号を示す図である。
【図６】本実施の形態にかかる同期検出回路１３０で、シリアルパラレル変換の同期が検出された場合に各構成が生成する信号を示す図である。
【図７】本実施の形態にかかる同期検出回路１４０で、シリアルパラレル変換の同期が検出された場合に各構成が生成する信号を示す図である。
【図８】本実施の形態にかかる同期検出回路１１０生成する信号を示す図である。
【図９】本実施の形態にかかる同期検出回路１２０生成する信号を示す図である。
【図１０】本実施の形態にかかる同期検出回路１３０生成する信号を示す図である。
【図１１】本実施の形態にかかる同期検出回路１４０生成する信号を示す図である。
【図１２】本実施の形態にかかるシリアル同期検出回路のＦ／Ｆ数を示す表である。
【図１３】従来のシリアルパラレル変換回路の必要な回路量（Ｆ／Ｆ数）の一例を示す図である。
【図１４】従来のシリアルパラレル変換回路のブロック図である。
【図１５】従来のシリアルパラレル変換回路の動作タイミングを説明する図である。
【発明を実施するための形態】
【００３０】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００３１】
図１は、本実施の形態にかかるシリアル同期検出回路１０を示す図である。シリアル同期検出回路１０は、Ｓ／Ｐ変換部１０１と、分周回路１０２と、同期検出回路１１０乃至１４０と、同期位置ラッチ回路１０３と、シフトレジスタ回路１０８と、同期データ選択回路１０９とを有する。ここで、同期位置ラッチ回路１０３と、シフトレジスタ回路１０８と、同期データ選択回路１０９は、出力部として機能する。本実施の形態にかかるシリアル同期検出回路１０は、任意のビット数を４ビットとして、シリアルデータ信号１５１を４ビットに分割して、同期検出を行っている。
【００３２】
シリアル同期検出回路１０は、外部からの入力、又はＣＰＵ等から出力されたモード切替信号１５２に応じて、モードを切り替える。モード切替信号１５２は、同期データ選択回路１０９、同期検出回路１１０、同期検出回路１２０、同期検出回路１３０、同期検出回路１４０のそれぞれに対して入力される。
【００３３】
Ｓ／Ｐ変換部１０１は、４ビットＦ／Ｆで構成され、シリアルクロック信号１５０とシリアルデータ信号１５１とを入力し、シリアルデータ信号１５１を４ビットのパラレルデータ信号１５４に変換して出力するシリアルパラレル変換回路である。そして、４ビットパラレルデータ信号１５４を、同期検出回路１１０乃至１４０と、シフトレジスタ回路１０８とに出力する。
【００３４】
分周回路１０２は、４分周クロック１５３及び１６分周クロック１５９を生成する。４分周クロック１５３は、同期検出回路１１０乃至１４０及び同期位置ラッチ回路１０３に供給される。分周回路１０２は、１６分周クロック１５９を同期検出後のパラレルデータを処理する回路の動作クロックとして外部に出力する。
【００３５】
シフトレジスタ回路１０８は、４ビットＦ／Ｆ１０４〜１０７を有し、４ビットパラレルデータ信号１５４を入力し、４ビット単位でシフト動作を行う。
【００３６】
同期検出回路１１０乃至１４０は、分周回路１０２から４分周クロック１５３を、Ｓ／Ｐ変換部１０１から４ビットパラレルデータ信号１５４をそれぞれ入力する。同期検出回路１１０乃至１４０は、４ビットパラレルデータ信号１５４を４分周クロック１５３のサイクルで入力して処理を行う。同期検出回路１１０乃至１４０は、４ビットパラレルデータ信号１５４を、４ビットのスタート期待値信号２１２乃至２４２と比較して、同期コードのスタート位置を検出する。同期検出回路１１０乃至１４０は、４ビットパラレルデータ信号１５４と、スタート期待値信号２１２乃至２４２とが一致した場合、同期位置信号１５５を同期位置ラッチ回路１０３に出力する。
【００３７】
同期位置ラッチ回路１０３は、同期検出回路１１０乃至１４０から出力される同期位置信号１５５と、４分周クロック１５３に基づき、スタート位置の情報を含む４ビットの同期検出信号１５６をラッチする。
【００３８】
同期データ選択回路１０９は、同期検出信号１５６に基づき、シフトレジスタ回路１０８の出力データのワード単位パラレルデータ１５７を選択して、１６分周クロック１５９のクロックタイミングで同期検出後パラレルデータ１５８を生成する。
【００３９】
本実施の形態にかかるシリアル同期検出回路１０は、ワードを４ビットに分割して、４ビット単位でスタート位置の検出を行う。そのため、ワード数が例えば１６ビットであっても、Ｓ／Ｐ変換部１０１は、４ビットＦ／Ｆで構成することができる。また、同期位置ラッチ回路１０３は、４ビットのラッチ信号を出力するため、４ビットＦ／Ｆにより構成することができる。すなわち、従来では、ワードのビット数分のＦ／Ｆで構成していたＳ／Ｐ変換部１０１及び同期位置ラッチ回路１０３を、本実施の形態では、より少ないＦ／Ｆ数により構成することが可能である。したがって、本実施の形態にかかるシリアル同期検出回路１０は、従来よりもＦ／Ｆ数を少なくすることができる。言い換えれば、同期コードの総ビット数が大きい場合でも、回路規模が抑制でき、従って、冗長回路を削減することができるという効果がある。更に、本実施の形態にかかるシリアル同期検出回路１０においては、従来は１ワード単位で、同期コードの一致を検出していたものを、任意のビット数で分割して一致を検出する。そのため、従来は、１ワードのビット数が大きくなれば、ビット数に応じて回路規模が大きくなっていたが、本願においては、１ワードのビット数が大きくなっても、回路規模が大きくなることを抑制することができる。そのため、シリアル同期検出回路１０では、より１ワード当たりのビット数が大きいものの方が、削減効果が大きい。
【００４０】
本実施の形態にかかるシリアル同期検出回路１０について、さらに詳細に説明する。シリアル同期検出回路１０は、シリアルデータ信号１５１のプロトコルが異なる場合、すなわち、１ワードのビット数、同期コードのワード数、及び同期コードの総ビット数の条件に応じたモードで処理を実行する。
【００４１】
本実施の形態では、シリアル同期検出回路１０は、モード１乃至４を有する。図２は、モード１乃至４の条件を示す表である。１ワードのビット数が１６、同期コードのワード数が３、及び同期コードの総ビット数が４８のプロトコルに対応する場合には、モード１が設定される。同様に、１ワードのビット数が１４、同期コードのワード数が３、及び同期コードの総ビット数は４２の場合には、モード２が設定される。１ワードのビット数が１２、同期コードのワード数が３、及び同期コードの総ビット数が３６の場合には、モード３が設定される。１ワードのビット数が８、同期コードのワード数が３、及び同期コードの総ビット数が２４の場合には、モード４が設定される。
【００４２】
ここでは、シリアル同期検出回路１０が、１ワードのビット数は８ビット、同期コードのワード長は３、同期コードの総ビット数は２４のプロトコルに対応するために、モード４で動作する例について説明する。
【００４３】
図１に示されるように、同期検出回路１１０は、期待値生成部１１１と、スタート期待値生成部１１２と、一致判定部１１３と、同期検出カウンタ１１４と、同期検出判定部１１５を備えている。なお、同期検出回路１１０、１２０、１３０及び１４０は、構成が同じであるため、適宜説明を省略する。
【００４４】
期待値生成部１１１は、モード切替信号１５２及び同期検出カウンタ信号２１５を入力し、モードに応じた同期コード期待値信号２１１を生成して、一致判定部１１３に出力する。スタート期待値生成部１１２は、モード切替信号１５２を入力して、モードに応じた同期コードの先頭位置を検出するための信号であるスタート期待値信号２１２を生成し、一致判定部１１３に出力する。同期コード期待値信号及びスタート期待値信号については後述する。
【００４５】
一致判定部１１３は、期待値生成部１１１から同期コード期待値信号２１１、スタート期待値生成部１１２からスタート期待値信号２１２、Ｓ／Ｐ変換部１０１から４ビットパラレルデータ信号１５４を入力する。
【００４６】
一致判定部１１３は、４ビットパラレルデータ信号１５４と、同期コード期待値信号２１１とが一致した場合、同期コード期待値一致信号２１３として、「１」を同期検出カウンタ１１４に出力する。
【００４７】
一致判定部１１３は、４ビットパラレルデータ信号１５４と、同期コード期待値信号２１１とが一致しなかった場合、同期コード期待値一致信号２１３として、「０」を同期検出カウンタ１１４に出力する。
【００４８】
一致判定部１１３は、４ビットパラレルデータ信号１５４と、スタート期待値信号２１２とが一致した場合、スタート期待値一致信号２１４として「１」を同期検出カウンタ１１４に出力する。
【００４９】
一致判定部１１３は、４ビットパラレルデータ信号１５４と、スタート期待値信号２１２とが一致しなかった場合、スタート期待値一致信号２１４として「０」を同期検出カウンタ１１４に出力する。
【００５０】
同期検出カウンタ１１４は、モード切替信号１５２と、一致判定部１１３から出力された同期コード期待値一致信号２１３及びスタート期待値一致信号２１４とを入力する。同期検出カウンタ１１４は、同期コード期待値一致信号２１３及びスタート期待値一致信号２１４として「１」が入力されると、カウント値を１インクリメントする。同期検出カウンタ１１４は、同期コード期待値一致信号２１３及びスタート期待値一致信号２１４として「０」が入力されると、カウント値をクリアする。そして、同期検出カウンタ１１４は、カウント値を同期検出カウンタ信号２１５として、同期検出判定部１１５及び期待値生成部１１１に出力する。
【００５１】
同期検出カウンタ１１４乃至１４４は、各モードの１ワードのビット数、同期コードのワード数に応じて、カウント値の最大値を切り替える。１ワードのビット数が最大となるモード１においては、同期コードの総ビット数が４８ビットであるため、４ビット単位でカウント処理をするカウンタ値の最大値は、４８ビットを４ビットで割った値に１を加えた値である１３となる。１ワードのビット数が最小となるモード４においては、同期コードの総ビット数が２４ビットであるため、４ビット単位でカウント処理するカウンタ値の最大値は、２４ビットを４ビットで割った値に１を加えた値である７となる。
【００５２】
同期コード期待値信号２１１乃至２４１とスタート期待値信号２１２乃至２４２について説明する。スタート期待値信号２１２乃至２４２は、４ビットパラレルデータ信号１５４の、いずれの位置のビットが同期コードの先頭であるか検出するための信号である。本実施の形態では、スタート期待値信号２１２乃至２４２は、同期コードの先頭の位置を１ビットずつずらすことにより生成される。
【００５３】
例えば、同期コードが１１１１１１１１＿００００００００＿１０１０１０１０（２進数で表記）であるとし、同期検出回路１１０乃至同期検出回路１４０が４ビット単位で同期検出を行う場合について説明する。また以降の説明で、「＊」は該当する数値がドントケアであることを示す。
【００５４】
同期検出回路１１０のスタート期待値生成部１１２は、４番目のビットが同期コードの先頭であるスタート期待値信号２１２として、スタート期待値１である｛＊＊０１｝を生成する。
【００５５】
同期検出回路１２０のスタート期待値生成部１２２は、３番目のビットが同期コードの先頭であるスタート期待値信号２２２として、スタート期待値２である｛＊０１１｝を生成する。
【００５６】
同期検出回路１３０のスタート期待値生成部１３２は、２番目のビットが同期コードの先頭であるスタート期待値信号２３２として、スタート期待値３である｛０１１１｝を生成する。
【００５７】
同期検出回路１４０のスタート期待値生成部１４２は、１番目のビットが同期コードの先頭であるスタート期待値信号２４２として、スタート期待値４である｛１１１１｝を生成する。
【００５８】
ここでは、同期コードは４ビットに分割されているので、同期コードの先頭が現在、同期検出回路１１０乃至１４０に入力されている４ビットパラレルデータ信号１５４に含まれる場合は、スタート期待値信号２１２乃至２４２のいずれかと一致する。したがって、スタート期待値信号２１２乃至２４２と４ビットパラレルデータ信号１５４の一致を検出することにより、同期コードの先頭位置が検出できる。
【００５９】
同期コード期待値信号２１１乃至２４１は、それぞれスタート期待値信号２１２乃至２４２と対応し、スタート期待値を除いた、残りの同期コードを、４ビットずつに分割したものである。
【００６０】
すなわち、期待値生成部１１１は、同期コードから先頭ビット{１}を除いた、残りの同期コードを４ビットずつに分割して、期待値１を生成する。同期検出カウンタ１１４が、スタート期待値一致信号２１４を入力して、同期検出カウンタ信号２１５を出力した場合、期待値生成部１１１は、同期コード期待値信号２１１として、｛１１１１｝を出力する。以降、同期検出カウンタ信号２１５が入力される度に｛１１１０｝、｛００００｝、｛０００１｝、｛０１０１｝、｛０１０＊｝を同期コード期待値信号２１１として出力する。
【００６１】
期待値生成部１２１は、同期コードから先頭ビット{１１}を除いた、残りの同期コードを４ビットずつに分割して、期待値２を生成する。同期検出カウンタ１２４が、スタート期待値一致信号２２４を入力して、同期検出カウンタ信号２２５を出力した場合、期待値生成部１２１は、同期コード期待値信号２２１として、｛１１１１｝を出力する。以降、同期検出カウンタ信号２２５が入力される度に｛１１００｝、｛００００｝、｛００１０｝、｛１０１０｝、｛１０＊＊｝を同期コード期待値信号２２１として出力する。
【００６２】
期待値生成部１３１は、同期コードから先頭ビット{１１１}を除いた、残りの同期コードを４ビットずつに分割して、期待値３を生成する。同期検出カウンタ１３４が、スタート期待値一致信号２３４を入力して、同期検出カウンタ信号２３５を出力した場合、期待値生成部１３１は、同期コード期待値信号２３１として、｛１１１１｝を出力する。以降、同期検出カウンタ信号２３５が入力される度に｛１０００｝、｛００００｝、｛０１０１｝、｛０１０１｝、｛０＊＊＊｝を同期コード期待値信号２３１として出力する。
【００６３】
期待値生成部１４１は、同期コードから先頭ビット{１１１１}を除いた、残りの同期コードを４ビットずつに分割して、期待値４を生成する。同期検出カウンタ１４４が、スタート期待値一致信号２４４を入力して、同期検出カウンタ信号２４５を出力した場合、期待値生成部１４１は、同期コード期待値信号２４１として、｛１１１１｝を出力する。以降、同期検出カウンタ信号２４５が入力される度に｛００００｝、｛００００｝、｛１０１０｝、｛１０１０｝を同期コード期待値信号２４１として出力する。
【００６４】
同期検出判定部１１５は、モード切替信号１５２及び同期検出カウンタ信号２１５を入力し、同期検出カウンタ信号２１５が、現在のモードにおける同期検出判定値である場合、同期位置ラッチ回路１０３に同期位置信号１５５を出力する。同期検出判定値ではない場合、同期位置信号１５５は出力しない。同期検出判定部１１５乃至１４５は、モード切替信号１５２に応じ、各モードの１ワードのビット数、同期コードのワード数に応じて、同期検出判定値の切り替えを行う。
【００６５】
同期検出判定部１１５、１２５及び１３５は、同期コードの総ビット数を、任意のビット数である４ビットで割った値に１を加えた値を同期検出判定値とする。例えば、１ワードのビット数が１６、ワード数が３、総ビット数が４８となるモード１においては、同期検出判定値は、４８ビットを４ビットで割った値である１２に１を加えた値である１３となる。同期検出判定部１１５、１２５、１３５は、同期検出カウンタ信号２１５、２２５及び２３５が、１３に達した場合に同期検出と判断する。
【００６６】
同期検出判定部１４５は、同期コードの総ビット数を任意のビット数である４ビットで割った値を同期検出判定値とする。例えば、１ワードのビット数が１６、ワード数が３、総ビット数が４８となるモード１においては、８ビットを４ビットで割った値である１２となる。同期検出判定部１４５は、同期検出カウンタ信号２４５が１２に達した場合に同期検出する。
【００６７】
同期検出判定部１１５乃至１４５は、同期検出と判断した場合は、それぞれ「１」を出力する。同期検出判定部１１５乃至１４５のうち、いずれか１の回路が同期検出するので、同期位置信号１５５として｛０００１｝、｛００１０｝、｛０１００｝、｛１０００｝上記の４つの信号のうち、いずれか１が同期位置信号１５５として出力される。
【００６８】
同期位置ラッチ回路１０３は、同期検出回路１１０乃至同期検出回路１４０のいずれかから出力される同期位置信号１５５と、分周回路１０２から出力される４分周クロック１５３を入力し、同期データ選択回路１０９へ同期検出信号１５６を出力する。
【００６９】
シフトレジスタ回路１０８は、４ビットパラレルデータ信号１５４を４ビットＦ／Ｆ１０４に入力し、４ビットＦ／Ｆ１０４の出力を４ビットＦ／Ｆ１０５に入力し、４ビットＦ／Ｆ１０５の出力を４ビットＦ／Ｆ１０６に入力し、４ビットＦ／Ｆ１０６の出力を４ビットＦ／Ｆ１０７に入力する。
【００７０】
同期データ選択回路１０９は、ワード単位パラレルデータ１５７、同期位置ラッチ回路１０３から出力された同期検出信号１５６をそれぞれ入力し、同期検出後パラレルデータ１５８を同期データ処理回路（不図示）に出力する。
【００７１】
ワード単位パラレルデータ１５７は、例えばモード１の場合、シフトレジスタ回路１０８に入力される４ビットパラレルデータ信号１５４と、４ビットＦ／Ｆ１０４〜１０７の出力を束ねた合計２０ビットの信号である。
【００７２】
ワード単位パラレルデータ１５７は、例えばモード４の場合、シフトレジスタ回路１０８に入力される４ビットパラレルデータ信号１５４と、４ビットＦ／Ｆ１０６及び１０７の出力を束ねた合計１２ビットの信号である。
【００７３】
モード１の場合、同期データ選択回路１０９は、ワード数が１６であるため、ワード単位パラレルデータ１５７より、１６ビットの同期検出後の同期検出後パラレルデータ１５８を選択して出力する。具体的には、同期検出信号１５６が｛００１０｝である場合、ワード単位パラレルデータ１５７の３番目のビット以降の１６ビットを選択する。
【００７４】
また、モード４の場合、同期データ選択回路１０９は、ワード数が８であるため、ワード単位パラレルデータ１５７より、８ビットの同期検出後の同期検出後パラレルデータ１５８を選択して出力する。具体的には、同期検出信号１５６が｛００１０｝である場合、ワード単位パラレルデータ１５７の３番目のビット以降の８ビットを選択する。
【００７５】
本実施の形態にかかるシリアル同期検出回路１０は、複数のスタート期待値信号を生成することにより、同期コードのスタート位置を検出する。それにより、シリアルパラレル変換の同期を検出することができる。
【００７６】
また、本実施の形態にかかるシリアル同期検出回路１０は、スタート期待値に応じた同期コード期待値信号を生成することにより、４ビットパラレルデータ信号１５４と同期コードのすべてが一致することを検出した場合、同期位置信号１５５を出力する。これにより、より正確にシリアルパラレル変換の同期を検出することができる。
【００７７】
また更に、本実施の形態にかかるシリアル同期検出回路１０は、Ｓ／Ｐ変換部１０１が任意のビット数である４ビットに分割した４ビットパラレルデータ信号１５４を、シフトレジスタ回路１０８の有する４ビットＦ／Ｆ１０４乃至１０７に入力する。同期データ選択回路１０９は、シフトレジスタ回路１０８の出力から、現在のモードにおけるワードのビット数分の信号を選択して出力する。これにより、Ｓ／Ｐ変換部１０１が任意のビット数に分割した４ビットパラレルデータ信号１５４を、現在のモードにおけるワードのビット数の同期検出後パラレルデータ１５８として出力することができる。
【００７８】
次に、本実施の形態にかかるシリアル同期検出回路１０の動作について、さらに詳細に説明する。図３は、本実施の形態にかかるシリアル同期検出回路１０の動作を示すフローチャートである。図４乃至図７は、それぞれ同期検出回路１１０乃至同期検出回路１４０で、シリアルパラレル変換の同期が検出された場合に各構成が生成する信号を示す図である。（）の記載は、信号に対応する図３のステップを示す。
【００７９】
同期検出回路１１０は、４ビットパラレルデータ信号１５４において、４ビットパラレルデータ信号１５４の値が、スタート期待値１である｛＊，＊，０，１｝に一致し、同期コードの先頭ビットがビット０の位置（Ｐ１Ｔｏｐ）にある場合に同期検出する。
【００８０】
同期検出回路１２０は、４ビットパラレルデータ信号１５４において、４ビットパラレルデータ信号１５４の値が、スタート期待値２である｛＊，０，１，１｝に一致し、同期コードの先頭ビットがビット１の位置（Ｐ２Ｔｏｐ）にある場合に同期検出する。
【００８１】
同期検出回路１３０は、４ビットパラレルデータ信号１５４において、４ビットパラレルデータ信号１５４の値が、スタート期待値３である｛０，１，１，１｝に一致し、同期コードの先頭ビットがビット２の位置（Ｐ３Ｔｏｐ）にある場合に同期検出する。
【００８２】
同期検出回路１４０は、４ビットパラレルデータ信号１５４において、４ビットパラレルデータ信号１５４の値が、スタート期待値４である｛１，１，１，１｝に一致し、同期コードの先頭ビットがビット３の位置（Ｐ４Ｔｏｐ）にある場合に同期検出する。
【００８３】
まず、Ｓ／Ｐ変換部１０１は、シリアルデータ信号１５１を４ビットのパラレルデータ信号１５４に変換する（ステップＳ１０）。
【００８４】
シリアル同期検出回路１０は、同期検出回路１１０、１２０、１３０及び１４０が並列に処理を行うため、適宜説明を省略する。
【００８５】
次に、一致判定部１１３乃至１４３は、４ビットパラレルデータ信号１５４の中から同期コードの先頭位置を検索するために、それぞれ同期検出回路１１０乃至１４０のスタート期待値信号２１２乃至２４２すなわちスタート期待値１乃至４と４ビットパラレルデータ信号１５４の一致判定を行う（ステップＳ２１〜２４）。
【００８６】
スタート期待値が一致しなかった場合（ステップＳ２１〜Ｓ２４：Ｎｏ）、一致しない場合はＳ／Ｐ変換処理（ステップＳ１０）に戻り、次の４分周サイクルで取り込まれる４ビットパラレルデータ信号１５４に対して一致判定処理を行う。
【００８７】
スタート期待値信号２１２乃至２４２が一致した場合、一致判定部１１３乃至１４３はそれぞれスタート期待値一致信号２１４乃至２４４を出力し、同期検出カウンタ１１４乃至１４４は、同期検出カウンタ１１４乃至１４４をインクリメントし、同期検出カウンタ信号２１５乃至２４５を出力する（ステップＳ３１〜３４）。
【００８８】
期待値生成部１１１乃至１４１は、同期検出カウンタ１１４乃至１４４から出力された同期検出カウンタ信号２１５乃至２４５を入力すると、次の４分周サイクルで処理する同期コード期待値信号２１１乃至２４１を生成する（ステップＳ４１〜４４）。
【００８９】
一致判定部１１３乃至１４３は、次の４分周サイクルで処理する４ビットパラレルデータ信号１５４を、Ｓ／Ｐ変換部１０１から入力する（ステップＳ５１〜５５）。次に、一致判定部１１３乃至１４３は、同期コード期待値信号２１１乃至２４１すなわち期待値１乃至４と４ビットパラレルデータ信号１５４の一致を判定する（ステップＳ６１〜６４）。一致した場合（ステップＳ６１〜６４：Ｙｅｓ）、同期コード期待値一致信号２１３乃至２４３を出力する。同期検出カウンタ１１４乃至１４４は、同期コード期待値一致信号２１３乃至２４３が入力されると、カウンタを１インクリメントすると共に、同期検出カウンタ信号２１５乃至２４５を出力する。同期検出カウンタ信号２１５乃至２４５が入力される度に、期待値生成部１１１乃至１４１は同期コード期待値信号２１１乃至２４１の生成を繰り返す。
【００９０】
４ビットパラレルデータ信号１５４が、同期コード期待値信号２１１乃至２４１と一致しない場合、同期検出カウンタ１１４乃至１４４は、カウント値をクリアし（ステップＳ８１）、ステップＳ２１〜２４に戻り、同期コードの先頭位置の検出処理を行う。
【００９１】
同期検出判定部１１５乃至１４５は、同期検出カウンタ１１４乃至１４４から出力される同期検出カウンタ信号２１５乃至２４５から、全ての同期コードが一致したか否か判断する（ステップＳ７１〜７４）。ここでは、同期検出判定部１１５、１２５及び１３５は、同期検出カウンタ信号２１５、２２５及び２３５が７の場合、また同期検出判定部１４５は、同期検出カウンタ信号２４５が６の場合、一致を判定する。
【００９２】
すべての同期コードについて、一致が検出された場合（ステップＳ７１〜７４：Ｙｅｓ）、同期位置信号１５５を出力する（ステップＳ１００）。この際、同期位置信号１５５が同期検出回路１１０から出力された場合は｛０００１｝、同期検出回路１２０から出力された場合は｛００１０｝、同期検出回路１３０から出力された場合は｛０１００｝、同期検出回路１４０から出力された場合は｛１０００｝となる。
【００９３】
全ての同期コードの一致が検出されていない場合（ステップＳ７１〜７４：Ｎｏ）、同期位置信号１５５は出力されず、ステップＳ４１〜４４に戻り、同期コード期待値信号２１１乃至２４１と４ビットパラレルデータ信号１５４との一致判定を繰り返す。
【００９４】
同期位置ラッチ回路１０３は、同期位置信号１５５を入力されると、同期位置信号１５５をラッチして同期検出信号１５６として同期データ選択回路１０９に出力し、同期データ選択回路１０９は、同期検出後パラレルデータ１５８を出力する（ステップＳ１１０）。
【００９５】
同期検出処理について、更に説明する。図８乃至図１１は、同期検出回路１１０乃至１４０の生成する信号を示す図である。（）内の記載は、図３のステップを示す。ここでは、同期コードの先頭ビットは、４ビットパラレルデータ信号１５４のビット４の位置（Ｐ５Ｔｏｐ）にある場合について説明する。
【００９６】
同期検出回路１１０は、４分周クロック１５３の１クロック目に入力された４ビットパラレルデータ信号１５４と、スタート期待値信号２１２との一致を検出する（ステップＳ２１）。次に、４ビットパラレルデータ信号１５４と同期コード期待値信号２１１である｛１１１１｝との一致を検出して（ステップＳ６１）、同期検出カウンタ信号２１５を２までインクリメントする（ステップＳ３１）。しかし、次の４分周クロック１５３のサイクルで入力される、４ビットパラレルデータ信号１５４である｛１０１１｝は、同期コード期待値信号２１１である｛１１１０｝と不一致である。そのため、同期検出カウンタ信号２１５をクリアする（ステップＳ８１）。
【００９７】
同期検出回路１２０は、４分周クロック１５３の３クロック目に入力された４ビットパラレルデータ信号１５４と、スタート期待値信号２２２の一致を検出する（ステップＳ２２）。次に、４ビットパラレルデータ信号１５４と同期コード期待値信号２２１である｛１１１１｝との一致を検出して（ステップＳ６２）、同期検出カウンタ信号２２５が２となるまで同期コードの一致を検出しインクリメントする（ステップＳ３２）。しかし、次の４分周クロック１５３サイクルで入力される、４ビットパラレルデータ信号１５４である｛０１１１｝は、同期コード期待値信号２２１である｛１１００｝と不一致である。そのため、同期検出カウンタ信号２２５をクリアする（ステップＳ８１）。
【００９８】
同期検出回路１３０は、４分周クロック１５３の５クロック目に入力された４ビットパラレルデータ信号１５４と、スタート期待値信号２３２の一致を検出する（ステップＳ２３）。次に、４ビットパラレルデータ信号１５４と同期コード期待値信号２３１である｛１１１１｝との一致を検出して（ステップＳ６３）、同期検出カウンタ信号２３５を２までインクリメントする（ステップＳ３３）。しかし、次の４分周クロック１５３サイクルで入力される、４ビットパラレルデータ信号１５４である｛１１１１｝は、同期コード期待値信号２３１である｛１０００｝と不一致である（ステップＳ６３）。そのため、同期検出カウンタ信号２３５をクリアする（ステップＳ８１）。
【００９９】
同期検出回路１４０は、４分周クロック１５３の２クロック目に入力された４ビットパラレルデータ信号１５４と、スタート期待値信号２４２との一致を検出する（ステップＳ２４）。しかし、次の４分周クロック１５３の３クロック目に入力される、４ビットパラレルデータ信号１５４である｛１０１１｝と、同期コード期待値信号２４１である｛１１１１｝とを比較し、不一致を検出するので（ステップＳ６４）、同期検出カウンタ信号２４５をクリアする（ステップＳ８１）。
【０１００】
次に、４分周クロック１５３の４クロック目に入力された４ビットパラレルデータ信号１５４と、スタート期待値信号２４２との一致を検出する（ステップＳ２４）。そして、次の４分周クロック１５３の５クロック目に入力される、４ビットパラレルデータ信号１５４である｛０１１１｝と、同期コード期待値信号２４１である｛１１１１｝とを比較し、不一致を検出する（ステップＳ６４）。そして、同期検出カウンタ信号２４５をクリアする（ステップＳ８１）。
【０１０１】
次に、４分周クロック１５３の６クロック目に入力された４ビットパラレルデータ信号１５４と、スタート期待値信号２４２との一致を検出する（ステップＳ２４）。そして、次の４分周クロック１５３サイクルで入力される、４ビットパラレルデータ信号１５４である｛１１１１｝と、同期コード期待値信号２４１である｛１１１１｝とを比較し、一致を検出して（ステップＳ６４）、同期検出カウンタ信号２４５をインクリメントする（ステップＳ３４）。次に、４分周クロック１５３の８クロック目に入力された４ビットパラレルデータ信号１５４である｛１１１１｝と、同期コード期待値信号２４１である｛００００｝とを比較し、不一致を検出する（ステップＳ６４）。そして、同期検出カウンタ信号２４５をクリア（ステップＳ８１）するのと共に、４分周クロック１５３の８クロック目に入力された４ビットパラレルデータ信号１５４である｛１１１１｝と、スタート期待値信号２４２との一致を検出する（ステップＳ２４）。そして、４分周クロック１５３の８クロック目以降のクロックで入力された４ビットパラレルデータ信号１５４と、同期コード期待値信号２４１である、｛１１１１｝、｛００００｝、｛００００｝、｛１０１０｝、｛１０１０｝が全て一致する。そのため、同期検出カウンタ１４４がインクリメントされ、６となる。よって同期検出カウンタ信号２４５が６となり、同期検出判定部１４５は、全ての同期コードが一致したと判断する。そして、同期位置ラッチ回路１０３が同期位置信号１５５を出力する（ステップＳ１００）。４ビットの同期位置信号１５５の値｛１，０，０，０｝を、同期位置ラッチ回路１０３でラッチした同期検出信号１５６に基づいて、同期データ選択回路１０９がデータを選択する。
【０１０２】
次に、本実施の形態にかかるシリアル同期検出回路１０において、モード１〜４の切り替え動作について説明する。シリアル同期検出回路１０は、モード１〜４を、モード切替信号１５２に応じて切り替える。
【０１０３】
分周回路１０２は、各モードの１ワードのビット数に応じて、分周比率を切り替える。例えば、１ワードのビット数が１６であるモード１においては、同期検出後の１６ビットパラレル信号を処理する１６分周クロック１５９を生成し、１ワードのビット数が８であるモード４においては、８ビットパラレル信号を処理する８分周クロックを生成する。
【０１０４】
期待値生成部１１１乃至１４１は、各モードの１ワードのビット数、同期コードに応じて、同期コード期待値信号２１１乃至２４１を切り替える。即ち、期待値生成部１１１乃至１４１は、各モードの同期コード全体が比較処理されるように、同期コード期待値信号２１１乃至２４１を生成する。スタート期待値生成部１１２乃至１４２は、各モードの１ワードのビット数、同期コードに応じて、それぞれスタート期待値を切り替える。即ち、スタート期待値生成部１１２乃至１４２は、各モードの同期コードの最初の部分が比較処理されるように、スタート期待値信号２１２乃至２４２を生成する。
【０１０５】
同期検出カウンタ１１４乃至１４４は、カウント値の最大値を、各モードの同期コードの総ビット数を４ビットで割った値に１を加えたものに切り替える。ワードのビット数が１６であるモード１においては、同期コードの総ビット数が４８ビットである。そのため、４ビット単位でカウント処理をするカウンタ値の最大値は、４８ビットを４ビットで割った値に１を加えた値である１３となる。１ワードのビット数が８であるモード４では、同期コードの総ビット数が２４ビットとなる。そのため、４ビット単位でカウント処理するカウンタ値の最大値は、２４ビットを４ビットで割った値に１を加えた値である７となる。
【０１０６】
同期検出判定部１１５乃至１４５は、各モードの１ワードのビット数、及び同期コードのワード数に応じて、それぞれ同期検出判定値を切り替える。モード１において、同期検出判定部１１５、１２５及び１３５は、それぞれ同期検出カウンタ信号２１５、２２５及び２３５が、同期コードの総ビット数（４８ビット）を４ビットで割った値に１を加えた値である１３とする。同期検出判定部１４５は、同期検出カウンタ信号２４５が、同期コードの総ビット数（４８ビット）を４ビットで割った値である１２とする。
【０１０７】
モード４においては、同期検出判定部１１５、１２５及び１３５は、同期検出カウンタ信号２１５、２２５、及び２３５が、同期コードの総ビット数（２４ビット）を４ビットで割った値に１を加えた値である７に達した時に同期検出と判断する。同期検出判定部１４５は、同期検出カウンタ信号２４５が、同期コードの総ビット数（２４ビット）を４ビットで割った値である６に達した時に同期検出と判断する。
【０１０８】
同期データ選択回路１０９は、各モードの１ワードのビット数、同期コードのワード数に応じて、ワード単位パラレルデータ１５７の選択を切り替える。１ワードのビット数が１６となるモード１では、４ビットパラレルデータ信号１５４と４ビットＦ／Ｆ１０４〜１０７の出力の計２０ビットのワード単位パラレルデータ１５７より、同期コードの先頭位置を示す同期検出信号１５６に応じて、１６ビットの同期検出後の同期検出後パラレルデータ１５８を選択する。
【０１０９】
１ワードのビット数が８となるモード４では、４ビットパラレルデータ信号１５４と４ビットＦ／Ｆ１０４及び１０５の出力、計１２ビットのワード単位パラレルデータ１５７より、同期コードの先頭位置を示す同期検出信号１５６に応じて、８ビットの同期検出後の同期検出後パラレルデータ１５８を選択する。
【０１１０】
上記のようにして、モードが切り替わる際には、モードに応じた値とすることにより、適正に同期検出することができる。
【０１１１】
図１２は、本実施の形態にかかるシリアル同期検出回路１０がモード１とモード４とにおいて、必要となる回路量（Ｆ／Ｆ数）を示す図である。１ワードのビット数が１６となるモード１では、必要な回路量（Ｆ／Ｆ数）は４４個となる。１ワードのビット数が最小となるモード４では、必要な回路量（Ｆ／Ｆ数）は３１個となる。
【０１１２】
図１３は、図１４のシリアル同期検出回路の必要な回路量（Ｆ／Ｆ数）の一例を示す図である。図１４では、モード１〜４に切り替えた場合のＦ／Ｆ数を、図１４の１／１０分周カウンタ回路１０１３、１０ビットシフトレジスタ回路１００３、１０ビットラッチ回路１００５、及び同期検出回路１００７から計算した一例を示す。
【０１１３】
特許文献１に記載の技術では、１ワードのビット数が１６ビットである場合、１６ビットのシフトレジスタ回路とラッチ回路を具備する必要がある。そのため、モード１では必要な回路量（Ｆ／Ｆの数）が５４、モード４では必要な回路量（Ｆ／Ｆの数）が２５個となり、１ワードのビット数が長くなると、回路量が増大してしまう。
【０１１４】
これに対し、本実施の形態にかかるシリアル同期検出回路１０では、同期コードを構成する１ワードを複数に分割し、分割した同期コード単位で一致検出を行う。そして、検出結果を次の４分周クロック１５３のサイクルにフィードバックし、期待値とパラレルデータとの一致検出を繰り返す。このような構成とすることにより、１ワードのビット数が多くなった場合にも、必要な回路量（Ｆ／Ｆ数）を抑えることができる。
【０１１５】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、本実施の形態においては、４ビット単位でシリアルデータ信号をパラレル変換していたが、８ビット単位でパラレル変換することも可能である。８ビット単位でパラレル処理する場合には、１ワードが８ビット以上であれば、本実施の形態にかかるシリアル同期検出回路を用いることにより、回路規模を削減する効果がある。この場合、１ワードが８ビット以下のプロトコルに対応する場合には、不足のビットをスタート期待値生成部、期待値生成部でマスク処理することにより適用可能である。
【符号の説明】
【０１１６】
１０  シリアル同期検出回路
１０１  Ｓ／Ｐ変換部
１０２  分周回路
１０３  同期位置ラッチ回路
１０４  ４ビットＦ／Ｆ
１０５  ４ビットＦ／Ｆ
１０６  ４ビットＦ／Ｆ
１０７  ４ビットＦ／Ｆ
１０８  シフトレジスタ回路
１０９  同期データ選択回路
１１０  同期検出回路
１２０  同期検出回路
１３０  同期検出回路
１４０  同期検出回路
１１１  期待値生成部
１２１  期待値生成部
１３１  期待値生成部
１４１  期待値生成部
１１２  スタート期待値生成部
１２２  スタート期待値生成部
１３２  スタート期待値生成部
１４２  スタート期待値生成部
１１３  一致判定部
１２３  一致判定部
１３３  一致判定部
１４３  一致判定部
１１４  同期検出カウンタ
１２４  同期検出カウンタ
１３４  同期検出カウンタ
１４４  同期検出カウンタ
１１５  同期検出判定部
１２５  同期検出判定部
１３５  同期検出判定部
１４５  同期検出判定部
１５０  シリアルクロック信号
１５１  シリアルデータ信号
１５２  モード切替信号
１５３  ４分周クロック
１５４  ４ビットパラレルデータ信号
１５５  同期位置信号
１５６  同期検出信号
１５７  ワード単位パラレルデータ
１５８  同期検出後パラレルデータ
１５９  １６分周クロック
２１１  同期コード期待値信号
２２１  同期コード期待値信号
２３１  同期コード期待値信号
２４１  同期コード期待値信号
２１２  スタート期待値信号
２２２  スタート期待値信号
２３２  スタート期待値信号
２４２  スタート期待値信号
２１３  同期コード期待値一致信号
２２３  同期コード期待値一致信号
２３３  同期コード期待値一致信号
２４３  同期コード期待値一致信号
２１４  スタート期待値一致信号
２２４  スタート期待値一致信号
２３４  スタート期待値一致信号
２４４  スタート期待値一致信号
２１５  同期検出カウンタ信号
２２５  同期検出カウンタ信号
２３５  同期検出カウンタ信号
２４５  同期検出カウンタ信号
１０００  シリアルパラレル変換回路
１００１  シリアルデータ信号
１００２  シリアルクロック信号
１００３  １０ビットシフトレジスタ回路
１００４−１〜１００４−１０  １０ビットパラレルデータ信号
１００５  １０ビットラッチ回路
１００６−１〜１００６−１０  １０ビットパラレルデータ信号
１００７  同期検出回路
１００８  同期検出パルス信号
１００９  同期有効判定回路
１０１０  有効判定信号
１０１１  クロック制御データ出力回路
１０１２  クロック制御パルス信号
１０１３  １/１０分周カウンタ回路
１０１４  パラレルクロック信号
【図１】
2013070184.tif 000003
【図２】
2013070184.tif 000004
【図３】
2013070184.tif 000005
【図４】
2013070184.tif 000006
【図５】
2013070184.tif 000007
【図６】
2013070184.tif 000008
【図７】
2013070184.tif 000009
【図８】
2013070184.tif 000010
【図９】
2013070184.tif 000011
【図１０】
2013070184.tif 000012
【図１１】
2013070184.tif 000013
【図１２】
2013070184.tif 000014
【図１３】
2013070184.tif 000015
【図１４】
2013070184.tif 000016
【図１５】
2013070184.tif 000017