(57)【要約】【課題】インパルス／ステップ応答の優れた微分器を用いてパルスの立ち上がり精度を良好にしたパルス生成回路を提供すること。【解決手段】微分器１は、第１の入力信号１０１を微分してパルスの立ち上がりを捉える。積分器２は、微分器１に入力される第１の入力信号１０１と逆位相の第２の入力信号１０２を積分する。第１のハイパスフィルタ３は、積分器２からの信号１０４を基準信号レベル１０８によって帯域制限する。加減算器４は、微分器１からの信号１０３と第１のハイパスフィルタ３からの信号１０６とを加減算して短パルス信号１０７を出力する。パルス発生回路を構成する微分器と積分器とハイパスフィルタと加減算器とのすべてを受動素子で構成することで、消費電流や歪の発生を最小限にすることができる。【選択図】図３
2013187771.tif 000002
【特許請求の範囲】
【請求項１】
制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路において、
第１の入力信号を微分してパルスの立ち上がりを捉える微分器と、
該微分器に入力される前記第１の入力信号と逆位相の第２の入力信号を積分する積分器と、
該積分器からの信号を基準信号レベルによって帯域制限する第１のハイパスフィルタと、
前記微分器からの信号と前記第１のハイパスフィルタからの信号とを加減算して短パルス信号を出力する加減算器と
を備えていることを特徴とするパルス生成回路。
【請求項２】
前記微分器は、可変位相微分器であることを特徴とする請求項１に記載のパルス生成回路。
【請求項３】
前記微分器は、ＲＣ微分器であることを特徴とする請求項１に記載のパルス生成回路。
【請求項４】
前記微分器は、ＬＣ微分器であることを特徴とする請求項１に記載のパルス生成回路。
【請求項５】
前記積分器は、可変位相積分器であることを特徴とする請求項１乃至４のいずれかに記載のパルス生成回路。
【請求項６】
前記積分器は、抵抗素子と容量素子を含む積分器の構成であることを特徴とする請求項１乃至４のいずれかに記載のパルス生成回路。
【請求項７】
前記第１のハイパスフィルタは、プログラマブル積分器であることを特徴とする請求項１乃至６のいずれかに記載のパルス生成回路。
【請求項８】
前記第１のハイパスフィルタは、抵抗素子と容量素子を含む構成であることを特徴とする請求項１乃至６のいずれかに記載のパルス生成回路。
【請求項９】
前記加減算器は、方向性結合器またはハイブリッドリングの構成であることを特徴とする請求項１乃至８のいずれかに記載のパルス生成回路。
【請求項１０】
前記微分器と前記加減算器との間に前記微分器からの信号を帯域制限する第２のハイパスフィルタをさらに備えていることを特徴とする請求項１乃至９のいずれかに記載のパルス生成回路。
【請求項１１】
前記積分器と前記第１のハイパスフィルタとの間に前記積分器からの信号の振幅を調整する減衰器をさらに備えていることを特徴とする請求項１乃至１０のいずれかに記載のパルス生成回路。
【請求項１２】
前記減衰器は、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成であることを特徴とする請求項１１に記載のパルス生成回路。
【請求項１３】
前記加減算器は、コモンモード抽出回路の構成であることを特徴とする請求項１１又は１２に記載のパルス生成回路。
【請求項１４】
前記コモンモード抽出回路は、複数の抵抗素子を含む抵抗分割の構成であることを特徴とする請求項１３に記載のパルス生成回路。
【請求項１５】
前記微分器と前記積分器と前記第１のハイパスフィルタの少なくとも１つは受動素子からなることを特徴とする請求項１乃至１４のいずれかに記載のパルス生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス生成回路に関し、より詳細には、逓倍回路を間欠的に動作させる間欠逓倍回路を用いた短パルス生成技術を改良して更なる短パルス発生を可能にしたパルス生成回路に関する。
【背景技術】
【０００２】
従来から短パルス生成技術として、ＵＷＢ（Ｕｌｔｒａ  Ｗｉｄｅ  Ｂａｎｄ：超広帯域無線）技術の短パルス信号を用いた通信やレーダの開発が行なわれている。この超広帯域無線は、無線通信方式の一つで、近距離で高速通信が可能な無線技術で、データを１ＧＨｚ程度の極めて広い周波数帯に拡散して送受信を行うものである。それぞれの周波数帯に送信されるデータは、ノイズ程度の強さしかないため、同じ周波数帯を使う無線機器と混信することがなく、消費電力も少ないという利点があり、位置測定、レーダ、無線通信の３つの機能を合わせ持っており、極めて独特な無線応用技術である。
【０００３】
短パルス信号を所望の周波数帯域の成分のみを持つ信号とするには、パルス信号をフィルタによって周波数帯域制限して特定の周波数成分のみを抜き出す方法、パルス状の制御信号により発振回路を間欠的に動作させる方法、パルス状の制御信号をミキサに入力してキャリア信号を窓掛けすることで短パルス信号を生成する方法などがある。
これらの短パルス生成回路は、要求される性能として低消費電力動作、高いオン／オフ比がある。また、低消費電力動作は、如何なる機器に搭載する際にも重要な性能となる。このため、高いオン／オフ比は、短パルス信号を用いた通信において通信品質を向上させるために重要な性能である。
【０００４】
しかしながら、従来の短パルス生成回路では、高いオン／オフ比を実現するために増幅回路を用いているため、消費電力が増大するという課題を有し、また、回路規模が大きくなるという課題を有している。また、出力信号波形が歪むという課題も有している。
これらの問題を解決するために、例えば、特許文献１に記載のものは、逓倍回路を間欠的に動作させる間欠逓倍回路を用い、低消費電力で動作し、非常に高いオン／オフ比を実現する短パルス生成回路を提案したものである。
【０００５】
図１は、従来のパルス発生回路を説明するための回路構成図で、上述した特許文献１に記載のものである。図中符号１０１は発振回路、１０２は制御信号発生回路、１０３は間欠逓倍回路、１０４はフィルタ、１０５は出力端子、２０１〜２０４は信号波形を示している。発振回路１０１及び間欠逓倍回路１０３は、能動素子で構成されるアクティブ回路である。発振回路１０１は、連続信号を出力し、間欠逓倍回路１０３に入力する。間欠逓倍回路１０３が、制御信号発生回路１０２から出力される制御信号によって、間欠的に動作することで短パルス信号を生成する。フィルタ１０４は、短パルス信号のスプリアス成分を除去する。
【０００６】
図２（ａ）乃至（ｄ）は、図１に示したブロック構成図における信号及び制御信号のタイミングチャートを示す図である。縦軸は全て電圧、横軸は全て時間である。発振回路１０１は、連続信号２０１を出力し、間欠逓倍回路１０３に入力する。制御信号発生回路１０２は、制御信号２０２を出力し、間欠逓倍回路１０３に入力する。制御信号２０２は、間欠逓倍回路１０３を構成する能動素子に作用する。間欠逓倍回路１０３を構成するＦＥＴは、制御信号２０２の電圧値によって動作点が制御される。ＦＥＴの動作点を制御することで、制御信号２０２の電圧値が高い区間（以下、オン区間）における変換利得を高く、電圧値が低い区間（以下、オフ区間）における変換利得を低くできる。そのため、信号２０３におけるオフ区間での主成分は周波数ｆ０／２の信号となり、間欠逓倍回路１０３から出力される周波数ｆ０の成分はオン区間とオフ区間で振幅値が大きく異なり、その差がオン／オフ比（単位：ｄＢ）となる。
【０００７】
間欠逓倍回路１０３から出力された信号２０３は、フィルタ１０４に入力される。フィルタ１０４は、周波数ｆ０帯の信号を通過させ、他の周波数帯成分を抑圧するスプリアス抑圧フィルタであり、例えば、ＢＰＦ（バンドパスフィルタ）、ＢＥＦ（バンドエリミネーションフィルタ）である。また、フィルタ１０４の帯域は、信号２０３のＯｎ区間のパルス幅の逆数の二倍以上の帯域を確保することが望ましく、これによりフィルタ１０４から信号２０４が出力される際の波形なまりを防止できる。フィルタ１０４は、信号２０３の、周波数ｆ０帯の信号を通過させ、周波数ｆ０／２帯の信号を抑圧する。これにより、出力端１０５は、周波数ｆ０帯の周波数成分を有したオン／オフ比の高い短パルス信号２０４を出力することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−３５４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した特許文献１に記載のパルス発生回路は、間欠逓倍回路や能動増幅素子の利用に起因する問題が生じる。つまり、入出力間の遅延や増幅器（トランジスタ）の回復時間の影響での短パルス発生が困難であるという問題や、発生するアプリアスを抑圧するためのフィルタ回路を必要とするため回路規模の簡素化が図れないといった問題がある。
【００１０】
本発明は、先願（整理番号；Ｘ１１２０１６６）において必要としていた位相シフタを無くすことにより回路を高集積回路に適した小型化を図ったものである。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、インパルス／ステップ応答の優れた微分器を用いてパルスの立ち上がり精度を良好にしたパルス生成回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路において、第１の入力信号を微分してパルスの立ち上がりを捉える微分器と、該微分器に入力される前記第１の入力信号と逆位相の第２の入力信号を積分する積分器と、該積分器からの信号を基準信号レベルによって帯域制限する第１のハイパスフィルタと、前記微分器からの信号と前記第１のハイパスフィルタからの信号とを加減算して短パルス信号を出力する加減算器とを備えていることを特徴とする。
【００１２】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記微分器は、可変位相微分器であることを特徴とする。
また、請求項３に記載の発明は、請求項１に記載の発明において、前記微分器は、ＲＣ微分器であることを特徴とする。
また、請求項４に記載の発明は、請求項１に記載の発明において、前記微分器は、ＬＣ微分器であることを特徴とする。
【００１３】
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記積分器は、可変位相積分器であることを特徴とする。
また、請求項６に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記積分器は、抵抗素子と容量素子を含む積分器の構成であることを特徴とする。
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記第１のハイパスフィルタは、プログラマブル積分器であることを特徴とする。
【００１４】
また、請求項８に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記第１のハイパスフィルタは、抵抗素子と容量素子を含む構成であることを特徴とする。
また、請求項９に記載の発明は、請求項１乃至８のいずれかに記載の発明において、前記加減算器は、方向性結合器またはハイブリッドリングの構成であることを特徴とする。
また、請求項１０に記載の発明は、請求項１乃至９のいずれかに記載の発明において、前記微分器と前記加減算器との間に前記微分器からの信号を帯域制限する第２のハイパスフィルタをさらに備えていることを特徴とする。
【００１５】
また、請求項１１に記載の発明は、請求項１乃至１０のいずれかに記載の発明において、前記積分器と前記第１のハイパスフィルタとの間に前記積分器からの信号の振幅を調整する減衰器をさらに備えていることを特徴とする。
また、請求項１２に記載の発明は、請求項１１に記載の発明において、前記減衰器は、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成であることを特徴とする。
【００１６】
また、請求項１３に記載の発明は、請求項１１又は１２に記載の発明において、前記加減算器は、コモンモード抽出回路の構成であることを特徴とする。
また、請求項１４に記載の発明は、請求項１３に記載の発明において、前記コモンモード抽出回路は、複数の抵抗素子を含む抵抗分割の構成であることを特徴とする。
また、請求項１５に記載の発明は、請求項１乃至１４のいずれかに記載の発明において、前記微分器と前記積分器と前記第１のハイパスフィルタの少なくとも１つは受動素子からなることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、パルス発生回路を構成する微分器と積分器とハイパスフィルタと加減算器とのすべてを受動素子で構成することで、消費電流や歪の発生を最小限にすることができるとともに、入力信号を作動信号としたので、不用放射にも配慮した周辺環境にも優しいパルス発生回路を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】従来のパルス発生回路を説明するための回路構成図である。
【図２】（ａ）乃至（ｄ）は、図１に示したブロック構成図における信号及び制御信号のタイミングチャートを示す図である。
【図３】本発明に係るパルス生成回路の実施例１を説明するための回路構成図である。
【図４】（ａ）乃至（ｆ）は、図３に示した本発明に係るパルス生成回路の各部のノード電圧を示す図である。
【図５】図３に示した微分器の具体的な回路構成図である。
【図６】（ａ），（ｂ）は、図５に示した微分器のステップ応答を示す図である。
【図７】図３に示した積分器の具体的な回路構成図である。
【図８】（ａ），（ｂ）は、図７に示した積分器のステップ応答を示す図である。
【図９】（ａ），（ｂ）は、図３に示したハイパスフィルタの具体的な回路構成図である。
【図１０】（ａ），（ｂ）は、加減算器としてのハイブリッドリングの構成図である。
【図１１】（ａ），（ｂ）は、加減算器としてのハイブリッドリングの構成図である。
【図１２】（ａ），（ｂ）は、加減算器としての更に他のハイブリッドリングの構成図である。
【図１３】本発明に係るパルス生成回路の実施例２を説明するための回路構成図である。
【図１４】（ａ）乃至（ｇ）は、図１３に示した本発明に係るパルス生成回路の各部のノード電圧を示す図である。
【図１５】図１３に示した可変位相微分器の具体的な回路構成図である。
【図１６】図１３に示した積分器型可変位相回路の具体的な回路構成図である。
【図１７】図１３に示した減衰器の具体的な回路構成図である。
【図１８】図１３に示したプログラマブルハイパスフィルタの具体的な回路構成図である。
【図１９】図１３に示したコモンモード抽出回路の具体的な回路構成図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施例について説明する。  
【実施例１】
【００２０】
図３は、本発明に係るパルス生成回路の実施例１を説明するための回路構成図である。図中符号１は微分器、２は積分器、３は第１のハイパスフィルタ（ＨＰＦ）、４は加減算器を示している。
本発明のパルス生成回路は、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路である。微分器１は、第１の入力信号１０１を微分してパルスの立ち上がりを捉えるものである。また、積分器２は、微分器１に入力される第１の入力信号１０１と逆位相の第２の入力信号１０２を積分するものである。また、第１のハイパスフィルタ３は、積分器２からの信号１０４を基準信号レベル１０８によって帯域制限するものである。
【００２１】
また、加減算器４は、微分器１からの信号１０３（１０５）と第１のハイパスフィルタ３からの信号１０６とを加減算して短パルス信号１０７を出力するものである。なお、本実施例１においては、微分器１からの信号１０３は、第１のハイパスフィルタ３を介することなく信号１０５となって加減算器４に入力される。
また、微分器１は、ＲＣ微分器又はＬＣ微分器であってもよい。また、積分器２は、抵抗素子と容量素子を含む積分器の構成である。また、第１のハイパスフィルタ３は、プログラマブル積分器であってもよく、抵抗素子と容量素子を含む構成である。
【００２２】
また、加減算器４は、方向性結合器又はハイブリッドリングの構成である。また、微分器１と加減算器４との間に微分器１からの信号を帯域制限する第２のハイパスフィルタ（図示せず）をさらに備えてもよい。また、微分器１と積分器２と第１のハイパスフィルタ３の少なくとも１つは受動素子からなる。
このような構成により、パルス発生回路を構成する微分器と積分器とハイパスフィルタと加減算器とのすべてを受動素子で構成することで、消費電流や歪の発生を最小限にすることができるとともに、入力信号を作動信号としたので、不用放射にも配慮した周辺環境にも優しいパルス発生回路を実現することができる。
【００２３】
図４（ａ）乃至（ｆ）は、図３に示した本発明に係るパルス生成回路の各部のノード電圧を示す図で、図４（ａ）は第１の入力信号を示す図、図４（ｂ）は第２の入力信号を示す図、図４（ｃ）は微分器からの信号を示す図、図４（ｄ）は積分器からの信号を示す図、図４（ｅ）は第１のハイパスフィルタからの信号を示す図、図４（ｆ）は加減算器（本実施例１においては加算器）から出力される短パルス信号を示す図である。
【００２４】
図４（ａ）に示した第１の入力信号１０１の振幅は＋Ａである。図４（ｂ）に示した第２の入力信号１０２の振幅は−Ａである。図４（ｃ）に示した微分器１からの信号１０３の最大値は＋Ａで、その時定数τ１＝Ｒ１Ｃ１で、０に漸近する。また、ｔ＝ｔ１での振幅はＥとする。また、微分器１からの信号１０３の第１のハイパスフィルタ３を通過後の信号１０５は、影響がないので信号１０３と同じである。
【００２５】
また、図４（ｄ）に示した積分器２からの信号１０４は、ｔ＝０で０、時定数τ２＝Ｒ２Ｃ２で、−Ａに漸近する。Ｒ２Ｃ２の値は、ｔ＝ｔ１での振幅が−Ｅとなるように設計する。また、図４（ｅ）に示した第１のハイパスフィルタ３からの信号１０６は、積分器２からの信号１０４の第１のハイパスフィルタ３を通過した後の信号で、その出力１０６が０に向かって漸近し始める時刻をｔ２とする。
【００２６】
また、図４（ｆ）に示した加減算器４からの信号１０７は、微分器１からの信号１０３の第１のハイパスフィルタ３を通過後の信号１０５と、積分器２からの信号１０４の第１のハイパスフィルタ３を通過した後の信号１０６との加算した出力信号である。ｔ＝ｔ１での振幅が、信号１０５では＋Ｅで、信号１０６では−Ｅなので、出力信号１０７では０になる。これによって、微分器１の信号１０３より、本発明の出力信号１０７はパルスの幅を短くできる。
【００２７】
入力信号１０１に繰り返し信号を用いる場合には、立ち上がり又は立ち下がりの一方をマスクする回路を前置する必要がある。マスク回路は、通常、信号パスに直列に挿入されたスイッチとそれをオン／オフする制御信号とからなる。
図５は、図３に示した微分器の具体的な回路構成図である。図中符号Ｖｉ（ｔ）は入力電圧、ｉ（ｔ）は入力電流、Ｖｃ（ｔ）はコンデンサ端子電圧、ＶＲ（ｔ）は抵抗端子電圧、ｑ（ｔ）はコンデンサの電荷を示している。
【００２８】
図５においては、ＲとＣとによる１次の微分器を示したが、ＬとＣとによる２次の微分器でも、更に高次の微分器も用いることができる。つまり、微分器１は、ＲＣ微分器であってもＬＣ微分器であってもかまわない。この種の微分器を用いることの最大の利点は、エッジの強調機能である。これによって、スイッチング素子などを用いた一般的な短パルス発生器に比べて精度の良好な立ち上がりエッジを発生させることが可能になる。
【００２９】
図５に示した微分器の時間応答は、ＶＲ（ｔ）＝Ｖｉ（ｔ）−Ｖｃ（ｔ）となり、ｑ（ｔ）＝０であるので、ＶＲ（ｔ）＝０（ｔ＜０）、Ｅｅｘｐ（−ｔ／Ｒ１Ｃ１）（ｔ≧０）で示される。
図６（ａ），（ｂ）は、図５に示した微分器のステップ応答を示す図で、図６（ａ）は微分器のステップ入力信号、図６（ｂ）はそのステップ入力信号に対応する応答信号を示している。この図６（ａ），（ｂ）によると、ステップ応答は、入力の微係数に比例して立ち上がり、時定数Ｒ１Ｃ１を持ったエクスポネンシャル関数にしたがって減衰して０に漸近することがわかる。
【００３０】
図７は、図３に示した積分器の具体的な回路構成図である。この積分器も上述した微分器と同様に、ＲとＣによる１次の微分器を示したが、ＬとＣとによる２次の積分器でも、更に高次の積分器も用いることができる。また、図７に示した積分器の時間応答は、ＶＣ（ｔ）＝０（ｔ＜０）、Ｅ（１−ｅｘｐ（−ｔ／Ｒ２Ｃ２））（ｔ≧０）で示される。
図８（ａ），（ｂ）は、図７に示した積分器のステップ応答を示す図で、図８（ａ）はステップ入力、図８（ｂ）はステップ応答を示している。積分器の過渡状態における時定数は、微分器の時定数と同じく、ＲとＣとの積で表わすことが確認できた。
【００３１】
図９（ａ），（ｂ）は、図３に示したハイパスフィルタ（ＨＰＦ）の具体的な回路構成図で、図９（ａ）はハイパスフィルタの具体的な回路例、図９（ｂ）はハイパスフィルタのＤＣでの等価回路を示している。
このハイパスフィルタでは、ｆ＝１／２πＲＣより高い周波数が通過して、ｆ＝１／２πＲＣより低い周波数は遮断される。このハイパスフィルタに期待される機能は、積分器の出力に現われるＤＣ成分の除去であるため、トランスで代用することも可能である。図９（ｂ）における伝達関数はＨ（ｓ）＝Ｖｃ／Ｖｉ＝０（ＤＣカット）である。
【００３２】
図１０（ａ），（ｂ）は、加減算器として用いられるラットレースハイブリッドリングの構成図で、加減算器のポートＡが入力の時の各ポートの状態を示す図である。図１０（ａ）はポートＣとＡとが絶縁されている図で、図１０（ｂ）にはポートＢとDにはポートＡ入力の−３ｄＢされた信号が出力されている図である。
図１１（ａ），（ｂ）は、加減算器として用いられるラットレースハイブリッドリングの構成図で、加減算器のポートＣが入力の時の各ポートの状態を示す図で、図１１（ａ）はポートＣとＡとが絶縁されている図で、図１１（ｂ）はポートＢとDにはポートＣ入力の−３ｄＢされた信号が出力されている図である。
上述した図１０（ａ），（ｂ）及び図１１（ａ），（ｂ）のいずれにおいても、絶縁を取るためには０（又は３６０°）位相の信号と１８０°位相の信号とを距離の関数として実現することで達成し、−３ｄＢ信号はλ／４×ｎ（ｎ＝１、３、５・・・奇数）を同じく距離の関数として実現していることがわかる。
【００３３】
ラットレースハイブリッドリングは、高周波回路においては一般的に知られた回路である。ポートＡ−Ｂ，Ｂ−Ｃ，Ｃ−Ｄ間はλ／４だけ離れて配置され、ポートＡ−Ｄ間は３λ／４離れて配置されている。この配置によって各ポート間の入出力関係は、以下の通りである。まず、ポートＣに信号を入力した場合、ポートＢには、ポートＣから時計回りに５λ／４だけリングを進んだ波と、ポートＣから反時計回りにλ／４進んだ波が到達する。これらの２波は同相になるので、足し合わされたものがポートＢに出力される。ポートＤもＢも同様に、時計回りと反時計回りの波が足し合わされて出力される。ポートＡには、ポートＣから時計回りにλ進んだ波と、ポートＣから反時計回りにλ／２進んだ波が到達する。これらの２波は逆相になるので打ち消され、ポートＡはポートＣからＩｓｏｌａｔｅされた形になる。したがって、ポートＡは全く関係なくなり、ポートＣから見るとポートＢとＤの２つのポートが対称に配置された回路のようになる。つまり、ポートＣからの入力は、ポートＢとＤに等分配されて出力される。この時、ポートＢとＤからの出力は同相になる。次に、ポートＡに信号を入力した場合、同様にして、ポートＣは全く関係なくなり、ポートＡから見るとポートＢとＤの２つのポートが配置された回路のようになる。つまり、ポートＡからの入力は、ポートＢとＤに分配されて出力される。この時、ポートＢとＤからの出力の位相は逆相（１８０°位相が異なる）になる。
【００３４】
図１２（ａ），（ｂ）は、加減算器として用いられる更に他のラットレースハイブリッドリングの構成図で、図１２（ａ）は出力ポートＢの振る舞いを示す図で、図１２（ｂ）は出力ポートＤの振る舞いを示す図である。
ポートＡを入力１、ポートＣを入力２、ポートＢを加算ポート、ポートＤを減算ポートとして実現したものを加減算器として示している。ポートＡ，Ｃから同距離のポートＢを位相の基準とすると、ポートＣからの信号はポートＢとＤとで同位相となり、ポートＡからの信号はポートＢとＤとで逆位相となっていることから、ポートＢは加算、ポートＤは減算であることがわかる。つまり、図１３（ａ）において、ポートＡから、微分器１を介したハイパスフィルタ３からの信号１０５が入力され、ポートＣから、積分器２を介したハイパスフィルタ３からの信号１０６が入力されると、ポートＢから加算器４の加算出力１０７が出力される。また、図１２（ｂ）において、ポートＡから、微分器１を介したハイパスフィルタ３からの信号１０５が入力され、ポートＣから、積分器２を介したハイパスフィルタ３からの信号１０６が入力されると、ポートＤから減算器４の減算出力１０７が出力される。
【実施例２】
【００３５】
図１３は、本発明に係るパルス生成回路の実施例２を説明するための回路構成図である。図中符号１１は微分器形可変位相回路（可変位相微分器）、１２は積分器形可変位相回路（可変位相積分器）、１３は減衰器（Ａｔｔｅｎｕａｔｏｒ；アッテネータ）、１４はプログラマブルハイパスフィルタ（ＨＰＦ）、１５はコモンモ−ド抽出回路を示している。つまり、図１４に示したパルス生成回路は、微分器形可変位相回路１１と積分器形可変位相回路１２と減衰器１３とプログラマブルハイパスフィルタ１４とコモンモ−ド抽出回路１５で構成されている。
【００３６】
本実施例２のパルス生成回路においては、図３に示した実施例１における微分器１及び積分器２にそれぞれ位相可変機能を持たせて微分器形可変位相回路１１及び積分器形可変位相回路１２とするとともに、積分器形可変位相回路１２の出力に減衰器１３による利得調整機能をもたせ、さらに加減算器４の代わりにコモンモ−ド抽出回路１５を用いたものである。
【００３７】
本実施例２のパルス生成回路は、上述した実施例１と同様に、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路である。
微分器形可変位相回路１１は、位相変化量制御信号２０９によって位相可変され、第１の入力信号２０１を微分してパルスの立ち上がりを捉えるものである。また、積分器形可変位相回路１２は、位相変化量制御信号２０９によって位相可変され、微分器形可変位相回路１１に入力される第１の入力信号２０１と逆位相の第２の入力信号２０２を積分するものである。また、減衰器１３は、積分器形可変位相回路１２からの信号２０４の振幅を利得調整信号２１０によって調整するもので、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成である。
【００３８】
また、プログラマブルハイパスフィルタ１４は、減衰器１３からの信号２０５を基準信号レベル２１１によって帯域制限するものである。また、コモンモード抽出回路１５は、微分器形可変位相回路１１からの信号２０３とプログラマブルハイパスフィルタ１４からの信号２０７を入力として加減算して短パルス信号２０８を出力するもので、このコモンモード抽出回路１５は、複数の抵抗素子を含む抵抗分割の構成である。
【００３９】
このように、実施例２におけるパルス生成回路は、位相可変機能と減衰器とを組み合わせることで得られるパルスの幅を任意に選べるようになる。さらに、コモンモード抽出回路を用いることで、信号の周波数によらない信号処理が行えるようになり、回路の広帯域化が達成できる。
図１４（ａ）乃至（ｇ）は、図１３に示した本発明に係るパルス生成回路の各部のノード電圧を示す図で、図１４（ａ）は第１の入力信号を示す図、図１４（ｂ）は第２の入力信号を示す図、図１４（ｃ）は微分器形可変位相回路からの信号を示す図、図１４（ｄ）は積分器形可変位相回路からの信号を示す図、図１４（ｅ）は減衰器からの信号を示す図、図１４（ｆ）はプログラマブルハイパスフィルタからの信号を示す図、図１４（ｇ）はコモンモード抽出回路（本実施例２においては加算器）から出力される短パルス信号を示す図である。本実施例２では、上述した実施例１における加減算器４からの出力信号１０７のｔ＝ｔ２の近傍で発生している余剰の信号を最小化することが目的である。
【００４０】
図１４（ａ）に示した第１の入力信号２０１の振幅は＋Ａである。図１４（ｂ）に示した第２の入力信号２０２の振幅は−Ａである。この第１の入力信号２０１と第２の入力信号２０２とで差動入力を構成している。
また、図１４（ｃ）に示した微分器形可変位相回路１１からの信号２０３の最大値は＋Ａで、その時定数で０に漸近する。また、ｔ＝ｔ１での振幅はＡ／２とする。また、図１４（ｄ）に示した積分器形可変位相回路１２からの信号２０４は、ｔ＝０で０、その時定数で−Ａに漸近する。微分器形可変位相回路１１の振幅がＡ／２の時刻と積分器形可変位相回路１２の振幅が最大になる時刻とが同じになるように積分器形可変位相回路１２の位相を位相変化量制御信号２０９で調整する。つまり、ｔ＝ｔ１において信号２０４の振幅がおおよそ−Ａとなるように位相変化量制御信号２０９を用いて積分器形可変位相回路１２の時定数を調整する。
【００４１】
また、図１４（ｅ）に示した減衰器１３からの信号２０５は、時刻ｔ１における振幅が−Ａ／２となる。つまり、利得調整信号２１０を用いて積分器形可変位相回路１２の振幅が半分になるように調整する。また、図１４（ｆ）に示したプログラマブルハイパスフィルタ１４からの信号２０７は、このプログラマブルハイパスフィルタ１４のＲの大きさを、位相変化量制御信号２０９を用いて増減させることで、信号２０７のｔａｉｌの長さを増減させる。この波形において０に漸近していく部分（尾の部分）を“ｔａｉｌ”という。また、図１４（ｇ）に示したコモンモード抽出回路１５から出力される短パルス信号２０８は、プログラマブルハイパスフィルタ１４の時定数を調整してｔａｉｌを打ち消す。つまり、位相変化量制御信号２０９を用いてｔａｉｌを調整し、短パルス信号２０８のｔ＞ｔ１以降の成分が０になるように調整する。したがって、コモンモード抽出回路１５から出力される短パルス信号２０８は、微分器形可変位相回路１１からの信号２０３のパルス幅よりも短くなっている。
【００４２】
入力信号２０１，２０２に繰り返し信号を用いる場合には、立ち上がり又は立ち下がりの一方をマスクする回路を前置する必要がある。マスク回路は、通常、信号パスに直列に挿入されたスイッチとそれをオン／オフする制御信号とからなる。
図１５は、図１３に示した微分器形可変位相回路の具体的な回路構成図である。この第１及び第２の可変位相微分器の時定数を位相変化量制御信号Ｃｎｔ１Ａにしたがって、直列容量の値を切り替えることで位相変化量を変化させている。例えば、Ｓ１Ａがオンし、微分器の容量がＣ１＋Ｃ１Ａになった時に、微分器の減衰は容量がＣ１のみの時よりなだらかになる。ここでは“位相”を基準に時刻から一定時間経過した点にあける振幅及び振幅の集合体とする。これにより、時定数の大きい系は、位相が遅れることが理解できる。
微分器形可変位相回路の動作真理値及び直列容量の値を以下の表１に示す。
【００４３】
【表１】
2013187771.tif 000003
【００４４】
なお、実施例２においても、上述した実施例１と同様な効果を奏することも明らかである。
図１６は、図１３に示した積分器型可変位相回路の具体的な回路構成図である。この積分器型可変位相回路（可変位相積分器）の時定数を位相変化量制御信号Ｃｎｔ２Ａにしたがって並列容量の値を切り替えることで位相変化量を変化させている。Ｃを切り替える代わりにＲを切り替えることでも等価な回路状態の変化が得られる。表２に可変位相積分器の動作真理値及び並列容量を示している。
【００４５】
【表２】
2013187771.tif 000004
【００４６】
図１７は、図１３に示した本発明に係るパルス生成回路の減衰器の一例を示す具体的な回路構成図である。この減衰器１３は、利得調整信号２１０（Ｃａ，Ｃｂ，Ｃｃ）の状態によって入出力間の減衰量を変化させる回路である。複数の抵抗素子Ｒａ，Ｒｂ，Ｒｃと複数のスイッチＳａ，Ｓｂ，Ｓｃを含む抵抗タップの構成である。
【００４７】
この減衰器１３の減衰量を遅延パルスの立ち上がりタイミングでの加減算器の入力の振幅が同じとなるように調整することで立ち下がりの鋭いパルスが得られる。このことは図１４（ｇ）に示されている。
この場合の伝達関数は、
Ｈ（ｓ）＝Ｖ２／Ｖ１＝１（Ｓａ；閉時）＝（Ｒｃ＋Ｒｂ）／（Ｒａ＋Ｒｂ＋Ｒｃ）（Ｓｂ；閉時）
で表される。
減衰器の利得調整信号Ｃａ，Ｃｂ，ＣｃとスイッチＳａ，Ｓｂ，Ｓｃの状態間の真理値表とそれに対応した伝達関数を以下の表３に示す。
【００４８】
【表３】
2013187771.tif 000005
【００４９】
図１８は、図１３に示したプログラマブルハイパスフィルタの具体的な回路構成図で、プログラマブルハイパスフィルタのＲの大きさを位相変化量制御信号を用いて増減させることで、本実施例２における信号２０７のｔａｉｌの長さを増減させる。この調整はＲの代わりにＣを増減させることでも実現できる。もちろんＲとＣの両方を用いて調整してもかまわない。
【００５０】
図１９は、図１３に示した本発明に係るパルス生成回路のコモンモード抽出回路の具体的な回路構成図である。このコモンモード抽出回路１５の伝達関数は、Ｖｃｏｍ＝（Ｖ１＋Ｖ２）／２で表わされる。この伝達関数と利得が加算回路の半分になってしまうという欠点を有するものの、広帯域である点や小型化が可能である点、高精度が得られるという多くの利点を有している。
【符号の説明】
【００５１】
１  微分器
２  積分器
３  第１のハイパスフィルタ（ＨＰＦ）
４  加減算器
１１  微分器形可変位相回路（可変位相微分器）
１２  積分器形可変位相回路（可変位相積分器）
１３  減衰器（Ａｔｔｅｎｕａｔｏｒ；アッテネータ）
１４  プログラマブルハイパスフィルタ（ＨＰＦ）
１５  コモンモ−ド抽出回路
１０１  発振回路
１０２  制御信号発生回路
１０３  間欠逓倍回路
１０４  フィルタ
１０５  出力端子
２０１〜２０４  信号波形
【図１】
2013187771.tif 000006
【図２】
2013187771.tif 000007
【図３】
2013187771.tif 000008
【図４】
2013187771.tif 000009
【図５】
2013187771.tif 000010
【図６】
2013187771.tif 000011
【図７】
2013187771.tif 000012
【図８】
2013187771.tif 000013
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2013187771.tif 000020
【図１６】
2013187771.tif 000021
【図１７】
2013187771.tif 000022
【図１８】
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【図１９】
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