(57)【要約】【課題】電力変換回路において、ノーマリオン型トランジスタを利用したスイッチング素子への貫通電流を抑制する。【解決手段】本発明による電力変換回路は、相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ１１及びローサイドトランジスタ１２と、ハイサイドトランジスタ１１及びローサイドトランジスタ１２のゲートを相補に駆動する２つの駆動回路２１、２２とを具備する。ハイサイドトランジスタ１１はノーマリオフ型トランジスタであり、ローサイドトランジスタ１２は、ノーマリオン型トランジスタである。【選択図】図３
2013070263.tif 000002
【特許請求の範囲】
【請求項１】
相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ及びローサイドトランジスタと、
前記ハイサイドトランジスタ及び前記ローサイドトランジスタのゲートを相補に駆動する２つの駆動回路と
を具備し、
前記ハイサイドトランジスタはノーマリオフ型トランジスタであり、前記ローサイドトランジスタは、ノーマリオン型トランジスタである
電力変換回路。
【請求項２】
請求項１に記載の電力変換回路において、
前記２つの駆動回路は、
前記ハイサイドトランジスタのゲートを駆動する第１駆動回路と、
前記ローサイドトランジスタのゲートを駆動する第２駆動回路と
を備え、
前記第１駆動回路は、前記第１駆動回路と前記第２駆動回路の少なくとも一方の電源電圧が予め設定された値から外れた場合、前記ハイサイドトランジスタをオフ状態とし、前記電源電圧が予め設定された値となる場合、入力されたＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）信号に従って前記ハイサイドトランジスタのスイッチング動作を制御する
電力変換回路。
【請求項３】
請求項２に記載の電力変換回路において、
前記第２駆動回路は、低電位側の電源電圧として供給される第１電源電圧に応じた駆動信号を、前記ローサイドトランジスタのゲートに出力し、
前記第１駆動回路は、前記第１電源電圧が第１基準電圧よりも高い場合、前記ハイサイドトランジスタをオフ状態とする
電力変換回路。
【請求項４】
請求項３に記載の電力変換回路において、
第２電源電圧と接地電圧とに応じて前記第１電源電圧を生成する負電圧源を更に具備する
電力変換回路。
【請求項５】
請求項３又は４に記載の電力変換回路において、
制御回路を更に具備し、
前記制御回路は、前記第１電源電圧が第１基準電圧よりも低い場合、第１論理レベルの信号を出力し、前記第１電源電圧が前記第１基準電圧よりも高い場合、第２論理レベルの信号を出力し、
前記第１駆動回路は、前記制御回路から出力される前記第２論理レベルの信号に応じた駆動信号を前記ハイサイドトランジスタのゲートに供給し、前記ハイサイドトランジスタをオフ状態とする
電力変換回路。
【請求項６】
請求項２から４のいずれか１項に記載の電力変換回路において、
前記第１駆動回路は、高電位側の電源電圧として供給される第２電源電圧に応じた駆動信号を、前記ハイサイドトランジスタのゲートに出力し、
前記第１駆動回路は、前記第２電源電圧が第２基準電圧よりも低い場合、前記ハイサイドトランジスタをオフ状態とする
電力変換回路。
【請求項７】
請求項６に記載の電力変換回路において、
制御回路を更に具備し、
前記制御回路は、前記第２電源電圧が第２基準電圧よりも高い場合、第１論理レベルの信号を出力し、前記第１電源電圧が前記第２基準電圧よりも高い場合、第２論理レベルの信号を出力し、
前記第１駆動回路は、前記制御回路から出力される前記第２論理レベルの前記信号に応じた駆動信号を前記ハイサイドトランジスタのゲートに供給し、前記ハイサイドトランジスタをオフ状態とする
電力変換回路。
【請求項８】
請求項２に記載の電力変換回路において、
前記第２駆動回路は、前記第１駆動回路と前記第２駆動回路の少なくとも一方の電源電圧が予め設定された値から外れた場合、前記ローサイドトランジスタをオフ状態とし、前記電源電圧が予め設定された値となる場合、入力されたＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）信号に従って前記ローサイドトランジスタのスイッチング動作を制御する
電力変換回路。
【請求項９】
請求項８に記載の電力変換回路において、
前記第２駆動回路は、低電位側の電源電圧として供給される第１電源電圧に応じた駆動信号を、前記ローサイドトランジスタのゲートに出力し、
前記第１駆動回路は、前記第１電源電圧が第１基準電圧よりも高い場合、前記ハイサイドトランジスタをオフ状態とし、
前記第２駆動回路は、前記第１電源電圧が第１基準電圧よりも高い場合、前記ローサイドトランジスタをオフ状態とする
電力変換回路。
【請求項１０】
請求項９に記載の電力変換回路において、
制御回路を更に具備し、
前記制御回路は、前記第１電源電圧が第１基準電圧よりも低い場合、第１論理レベルの信号を出力し、前記第１電源電圧が前記第１基準電圧よりも高い場合、第２論理レベルの信号を出力し、
前記第１駆動回路は、前記制御回路から出力される前記第２論理レベルの信号に応じた駆動信号を前記ハイサイドトランジスタのゲートに供給し、前記ハイサイドトランジスタをオフ状態とし、
前記第２駆動回路は、前記制御回路から出力される前記第２論理レベルの信号に応じた駆動信号を前記ローサイドトランジスタのゲートに供給し、前記ローサイドトランジスタをオフ状態とする
電力変換回路。
【請求項１１】
請求項８又は９に記載の電力変換回路において、
前記第１駆動回路は、高電位側の電源電圧として供給される第２電源電圧に応じた駆動信号を、前記ハイサイドトランジスタのゲートに出力し、
前記第１駆動回路は、前記第２電源電圧が第２基準電圧よりも低い場合、前記ハイサイドトランジスタをオフ状態とし、
前記第２駆動回路は、前記第２電源電圧が第２基準電圧よりも低い場合、前記ローサイドトランジスタをオフ状態とする
電力変換回路。
【請求項１２】
請求項１１に記載の電力変換回路において、
制御回路を更に具備し、
前記制御回路は、前記第２電源電圧が第２基準電圧よりも高い場合、第１論理レベルの信号を出力し、前記第１電源電圧が前記第２基準電圧よりも高い場合、第２論理レベルの信号を出力し、
前記第１駆動回路は、前記制御回路から出力される前記第２論理レベルの前記信号に応じた駆動信号を前記ハイサイドトランジスタのゲートに供給し、前記ハイサイドトランジスタをオフ状態とし、
前記第２駆動回路は、前記制御回路から出力される前記第２論理レベルの前記信号に応じた駆動信号を前記ローサイドトランジスタのゲートに供給し、前記ローサイドトランジスタをオフ状態とする
電力変換回路。
【請求項１３】
請求項１２に記載の電力変換回路において、
前記制御回路は、前記第２駆動回路の動作電圧範囲にレベルシフトした信号により、前記第２駆動回路の動作を制御する
電力変換回路。
【請求項１４】
請求項１から１３のいずれか１項に記載の電力変換回路において、
前記ハイサイドトランジスタ及び前記ローサイドトランジスタは、Ｎチャネル型のＧａＮパワートランジスタである
電力変換回路。
【請求項１５】
請求項１から１４のいずれか１項に記載の電力変換回路において、
前記ハイサイドトランジスタ、前記ローサイドトランジスタ、及び前記２つの駆動回路は、樹脂により封止されることで１つ半導体装置を構成する
電力変換回路。
【請求項１６】
請求項１から１５のいずれか１項に記載の電力変換回路が複数設けられ、
前記複数の電力変換回路に複数のＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）信号を出力する電源コントローラを備え、
前記複数の電力変換回路は、複数の出力コイルを介して負荷に対し並列接続される
多相ボルテージレギュレータ。
【請求項１７】
相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ及びローサイドトランジスタのゲートを相補に駆動する２つの駆動回路を具備する電力変換回路の電力変換方法において、
２つの前記駆動回路の少なくとも一方の電源電圧が予め設定された値から外れた場合、２つの前記駆動回路の一方が、前記ハイサイドトランジスタをオフ状態とするステップと、
前記電源電圧が予め設定された値となる場合、前記２つの前記駆動回路が、入力されたＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）信号に従って前記ハイサイドトランジスタ及びローサイドトランジスタのスイッチング動作を制御するステップと
を具備する電力変換方法。
【請求項１８】
請求項１７に記載の電力変換方法において、
２つの前記駆動回路の少なくとも一方の電源電圧が予め設定された値から外れた場合、２つの前記駆動回路の他方が、前記ローサイドトランジスタをオフ状態とするステップを更に具備する
電力変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換回路に関し、特にスイッチング素子として機能するトランジスタのゲートを駆動するゲート駆動回路を備え、半導体装置によって構成された電力変換回路、及び、これを備える多相ボルテージレギュレータ及び電力変換方法に関する。
【背景技術】
【０００２】
従来の電力制御回路では、電力変換を制御するスイッチング素子として、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が用いられている。一方、近年スイッチング速度が高速なことから窒化ガリウム（ＧａＮ）を用いたパワーＭＯＳＦＥＴ（以下、ＧａＮトランジスタと称す）が注目されている。ＧａＮトランジスタは、閾値電圧Ｖｔｈの大きさに応じてノーマリオン型とノーマリオフ型の２種類がある。詳細には、ノーマリオン型トランジスタの閾値電圧Ｖｔｈは０より低く、ゲート電圧とソース電圧が同電位の場合にオン状態となる。ノーマリオフ型トランジスタの閾値電圧Ｖｔｈは０より高く、ゲート電圧とソース電圧が同電位の場合にオフ状態になる。
【０００３】
ノーマリオン型トランジスタは、ノーマリオフ型トランジスタに比べてスイッチング性能に優れる。例えば、ノーマリオン型トランジスタは、ノーマリオフ型トランジスタよりも少ないゲート容量であるとともにオン抵抗を低くすることができ、高速スイッチング動作を実現できる。ただし、ノーマリオン型トランジスタをオフ状態にするためには、ゲートに接地電位（０Ｖ）よりも低い負電圧を供給する必要がある。このため、ノーマリオン型トランジスタを駆動する場合、チャージポンプなどを用いて負電圧を生成する回路（以下、負電圧源と称す）を用意する必要がある。
【０００４】
ノーマリオン型トランジスタをスイッチング素子として利用した半導体装置の一例が、特開２０１１−１０１２１７に記載されている（特許文献１参照）。特許文献１には、負電圧源に応じてノーマリオン型ＧａＮトランジスタのゲートを駆動するハイサイド駆動部を備える半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１０１２１７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ノーマリオン型トランジスタはスイッチング性能に優れるが、ゲートに供給される負電圧が不安定な場合、オン状態となることがある。
【０００７】
図１は、発明者によって想定された電力変換回路の構成を示す図である。ここで発明者は、ハイサイドトランジスタ及びローサイドトランジスタとしてノーマリオン型のＮ型パワートランジスタを利用することを想定した。図１に示す電力変換回路は、ゲート駆動回路９１、９２、ハーフブリッジ回路のスイッチング素子として機能するハイサイドトランジスタ９５及びローサイドトランジスタ９６、負電圧源９３、９４を具備する。
【０００８】
ゲート駆動回路９１は、入力信号（ＰＷＭ信号：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）を増幅した出力信号によりハイサイドトランジスタ９５のゲートを駆動する。ゲート駆動回路９１は、例えば接地電圧ＧＮＤを高電位側の電源電圧とし、負電圧源から供給される第１電源電圧ＮＶＳＳを低電位側の電源電圧として動作するトーテムポール回路を備え、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）バッファが好適である。ゲート駆動回路９２は、入力信号（ＰＷＭ信号）を増幅した出力信号によりローサイドトランジスタ９６のゲートを駆動する。ゲート駆動回路９２は、例えば接地電圧ＧＮＤを高電位側の電源電圧とし、負電圧源から供給される第１電源電圧ＮＶＳＳを低電位側の電源電圧として動作するトーテムポール回路を備え、例えばＣＭＯＳバッファが好適である。
【０００９】
ハイサイドトランジスタ９５のドレインには、図示しない電源から第３電源電圧ＶＩＮが供給され、ソースは出力端子を介してローサイドトランジスタ９６のドレインに接続される。ローサイドトランジスタ９６のソースは接地され、ドレインは出力端子を介してハイサイドトランジスタ９５のソースに接続される。又、この出力端子は、インダクタＬを介して負荷９０に接続される。
【００１０】
以上のような構成から、ハイサイドトランジスタ９５及びローサイドトランジスタ９６は、ゲートに供給される電圧に応じたスイッチング動作により、第３電源電圧ＶＩＮと接地電圧ＧＮＤに応じた電圧を負荷９０に出力する。
【００１１】
図１に示す電力変換回路では、ノーマリオン型のハイサイドトランジスタ９５を駆動するため、負電圧源９３からゲート駆動回路９１に対し接地電位よりも低い負電圧（第１電源電圧ＮＶＳＳ）が供給される。同様にノーマリオン型のローサイドトランジスタ９６を駆動するため、負電圧源９４からゲート駆動回路９２に対し負電圧（第１電源電圧ＮＶＳＳ）が供給される。例えば、第１電源電圧ＮＶＳＳは、負電圧源９３、９４において、第２電源電圧ＶＤＤに応じて生成されるため、第２電源電圧ＶＤＤが不安定な期間中、第１電源電圧ＮＶＳＳも不安定な値を示す。例えば、電源を投入した直後や、制御回路の電源を遮断したとき等、第１電源電圧ＮＶＳＳは安定して生成されない。
【００１２】
図２は、図１に示す電力変換回路における電源投入時の第２電源電圧ＶＤＤ、第１電源電圧ＮＶＳＳ、及びスイッチング素子（ハイサイドトランジスタ９５及びローサイドトランジスタ９６）に流れる貫通電流Ｉの関係を示すタイミングチャートである。図２を参照して、時刻Ｔ１に電源が投入されてから時刻Ｔ２までの間、第２電源電圧ＶＤＤは不安定な値を示しながら所定の値となるまで上昇する。この間、負電圧源９３、９４は、第２電源電圧ＶＤＤが所定のレベルに達していないため動作せず、第１電源電圧ＮＶＳＳは０Ｖを示す。このため、ノーマリオン型のハイサイドトランジスタ９５、ローサイドトランジスタ９６はともにオン状態となる。時刻Ｔ１から時刻Ｔ２までの間、ハイサイドトランジスタ９５に供給される第３電源電圧ＶＩＮは、第２電源電圧ＶＤＤの上昇に伴い増加するため、第３電源電圧ＶＩＮによる貫通電流Ｉが、オン状態のハイサイドトランジスタ９５及びローサイドトランジスタ９６を介して流れ始める。
【００１３】
時刻Ｔ２において、第２電源電圧ＶＤＤが所定の値に安定すると、負電圧源９３、９４は動作を開始し、第１電源電圧ＮＶＳＳ（負電圧）は低下し始める。しかし、第１電源電圧ＮＶＳＳが、所定の値に安定する時刻Ｔ３までの間、ノーマリオン型のハイサイドトランジスタ９５及びローサイドトランジスタ９６がともにオン状態となる場合がある。この場合、第３電源電圧ＶＩＮによる貫通電流Ｉが、ハイサイドトランジスタ９５及びローサイドトランジスタ９６を介して流れてしまう。
【００１４】
以上のように、図１に示す電力変換回路において、第１電源電圧ＮＶＳＳ（負電圧）が十分に生成されていないタイミングでは、ハイサイドトランジスタ９５とローサイドトランジスタ９６の両方がオン状態になってしまい、大きな貫通電流が流れる場合がある。この貫通電流によって、電力変換回路の出力電圧Ｖｏｕｔは不定になるため、負荷９０が破壊される恐れがある。又、パワートランジスタ９５、９６も巨大な貫通電流による発熱で破壊する恐れがある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１６】
本発明による電力変換回路は、相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ（１１）及びローサイドトランジスタ（１２）と、ハイサイドトランジスタ（１１）及びローサイドトランジスタ（１２）のゲートを相補に駆動する２つの駆動回路（２１、２２）とを具備する。ハイサイドトランジスタ（１１）はノーマリオフ型トランジスタであり、ローサイドトランジスタ（１２）は、ノーマリオン型トランジスタである。本発明による電力変換装置（１００、１００’）は、ハイサイドトランジスタ（１１）及びローサイドトランジスタ（１２）と、駆動回路（２１、２２）を含むゲート駆動回路（２００、３００）とを1つのパッケージとして樹脂により封止した半導体装置として構成されることが好ましい。
【００１７】
他の観点において、本発明による電力変換方法は、相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ（１１）及びローサイドトランジスタ（１２）のゲートを相補に駆動する２つの駆動回路（２１、２２）を具備する電力変換回路の電力変換方法である。本発明による電力変換方法は、２つの駆動回路（２１、２２）の少なくとも一方の電源電圧（ＶＤＤ、ＮＶＳＳ）が予め設定された値から外れた場合、２つの駆動回路の一方（２１）が、ハイサイドトランジスタ（１１）をオフ状態とするステップと、電源電圧が予め設定された値となる場合、２つの前記駆動回路（２１、２２）が、入力されたＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）信号に従ってハイサイドトランジスタ（１１）及びローサイドトランジスタ（１２）のスイッチング動作を制御するステップとを具備する。
【発明の効果】
【００１８】
本発明によれば、電力変換回路において、ノーマリオン型トランジスタを利用したスイッチング素子への貫通電流を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、発明者が想定した電力変換回路の構成を示す図である。
【図２】図２は、図１に示す電力変換回路における電源投入時の電源電圧、負電圧、及びスイッチング素子に流れる貫通電流の関係を示すタイミングチャートである。
【図３】図３は、本発明による電力変換回路の第１の実施の形態における構成を示す図である。
【図４】図４は、本発明に係るハイサイドトランジスタとして利用されるノーマリオフ型ＧａＮトランジスタの構造の一例を示す断面図である。
【図５】図５は、本発明に係るローサイドトランジスタとして利用されるノーマリオン型ＧａＮトランジスタの構造の一例を示す断面図である。
【図６】図６は、本発明に係るスイッチング素子に利用されるＧａＮトランジスタと、Ｓｉデバイスとの電源効率の比較を示す図である。
【図７】図７は、本発明に係る負電源の構成の一例を示す図である。
【図８】図８は、本発明による電力変換回路の第１の実施の形態における構成の具体例を示す図である。
【図９】図９は、本発明に係る負電圧監視回路の構成の一例を示す図である。
【図１０】図１０は、本発明に係る負電圧監視回路の電源投入時の動作を示すタイミングチャートである。
【図１１】図１１は、本発明に係るレベルシフタの一例を示す図である。
【図１２】図１２は、本発明に係るレベルシフタの他の一例を示す図である。
【図１３】図１３は、第１の実施の形態における電力変換回路を搭載したスイッチングレギュレータの構成の一例を示す図である。
【図１４】図１４は、本発明による電力変換回路の第２の実施の形態における構成を示す図である。
【発明を実施するための形態】
【００２０】
本発明による電力変換回路は、ハーフブリッジ回路のスイッチング素子を構成するハイサイドトランジスタとしてノーマリオフ型のＧａＮトランジスタを利用する。これにより、ハイサイドトランジスタは、負電圧（第１電源電圧ＮＶＳＳ）が不安定な時期にもオフ状態となるため、ハイサイドトランジスタに対する貫通電流を遮断することができる。本発明では、ローサイドトランジスタにＦｉｇｕｒｅ  Ｏｆ  Ｍｅｒｉｔ（ＦＯＭ）の優れたノーマリオン型のＧａＮトランジスタを利用しつつ、ハイサイドトランジスタとしてノーマリオフ型のＧａＮトランジスタを利用している。このため、本発明による電力変換回路は、高速動作に対応したスイッチング特性を実現しながら、負電圧（第１電源電圧ＮＶＳＳ）が不安定な時期に発生する貫通電流を防止することができる。
【００２１】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２２】
１．第１の実施の形態
図３から図１１を参照して、第１の実施の形態における電力変換回路を説明する。
【００２３】
以下、図３から図１１を参照して、第１の実施の形態における電力変換回路１００の詳細を説明する。図３は、本発明による電力変換回路の第１の実施の形態における構成を示す図である。図３を参照して、第１の実施の形態における電力変換回路１００は、ゲート駆動回路２００（ドライバＩＣ）と、ハーフブリッジ回路のスイッチング素子として機能するハイサイドトランジスタ１１及びローサイドトランジスタ１２を具備する。すなわち、ハイサイドトランジスタ１１のソース・ドレイン経路は、ローサイドトランジスタ１２のソース・ドレイン経路と、直列に接続されている。第１の実施の形態におけるゲート駆動回路２００は、駆動回路２１、２２、負電圧発生ブロック（以下、負電圧源３０と称す）、ドライバ制御ブロック（以下、ドライバ制御回路４０と称す）を具備し、ハイサイドトランジスタ１１及びローサイドトランジスタ１２を駆動する。本実施の形態では、ゲート駆動回路２００、ハイサイドトランジスタ１１、及びローサイドトランジスタ１２のそれぞれは、例えば、1つの半導体基板（チップ）に形成されて、１チップ化されていることが好ましい。１チップ化されたゲート駆動回路２００、１チップ化されたハイサイドトランジスタ１１、及び１チップ化されたローサイドトランジスタ１２のそれぞれは、同一のリードフレームに設けられた３つのチップ搭載領域（タブ）上に搭載され、樹脂により封止されることにより、1つの半導体装置として構成されることが好ましい。すなわち、本発明による電力変換回路１００は、３つの半導体チップを含むＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）構成の半導体装置として１モジュール化されていることが好ましい。なお、図３の電力変換回路１００、図８の電力変換回路１００、図１４の電力変換回路１００’も、同様に、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）構成の半導体装置として１モジュール化されている。
【００２４】
本発明によるハイサイドトランジスタ１１は、負電圧が不安定な期間においても強制的にオフ状態とすることが可能なためノーマリオフ型のＮチャネル型ＧａＮトランジスタが好適に利用される。又、スイッチング性能の観点からローサイドトランジスタ１２としてノーマリオン型のＮチャネル型ＧａＮトランジスタが好適に利用される。
【００２５】
ハイサイドトランジスタ１１のドレインには、入力電源端子１０１（ＶＩＮ）を介して第３電源電圧ＶＩＮが供給され、ソースは出力端子１２０（ＳＷ）を介してローサイドトランジスタ１２のドレインに接続される。ローサイドトランジスタ１２のソースはパワー接地端子１０２（ＰＧＮＤ）を介して接地され、ドレインは出力端子１２０（ＳＷ）及び出力ノード１０４を介してハイサイドトランジスタ１１のソースに接続される。出力端子１２０（ＳＷ）は、出力コイル６１を介して負荷６０（例えばＣＰＵ）に接続される。出力コイル６１には、出力容量６２が負荷６０に対して並列に接続される。
【００２６】
駆動回路２１は、ドライバ制御回路４０から出力された信号に応じて、ハイサイドトランジスタ１１のゲートを駆動する。駆動回路２１は、ダイオード１５４を介してドライバ電源端子１０３（ＶＤＤ）から供給される第２電源電圧ＶＤＤ、又はブート端子１０９（ＢＯＯＴ）から供給される電圧を高電位側の電源電圧とし、出力ノード１０４から供給される出力電圧ＳＷを低電位側の電源電圧として動作するトーテムポール回路を備える。図３に示す駆動回路２１は、一例としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）バッファであり、入力される信号をゲート駆動信号ＧＨとして、出力ノード２１０を介してハイサイドトランジスタ１１のゲートに出力する。駆動回路２２は、ドライバ制御回路４０から出力された信号に応じて、ローサイドトランジスタ１２のゲートを駆動する。駆動回路２２は、コントロール接地端子１０５から供給される接地電圧ＣＧＮＤを高電位側の電源電圧とし、負電圧源３０から供給される負電圧（第１電源電圧ＮＶＳＳを低電位側の電源電圧として動作するトーテムポール回路を備える。図３に示す駆動回路２２は、一例としてＣＭＯＳバッファであり、入力される信号をゲート駆動信号ＧＬとして、出力ノード２２０を介してローサイドトランジスタ１２のゲートに出力する。尚、駆動回路２２に供給される高電位側の電源電圧は接地電圧ＧＮＤに限らず、ノーマリオフ型トランジスタをオン状態とできる電圧であれば任意に設定できる。
【００２７】
通常ＧａＮトランジスタは、ノーマリオン型の方がノーマリオフ型よりも性能が良くかつ構造が比較的単純であるため、ノーマリオン型が多く採用されている。しかし、例えば図４に示すようにリセスゲート構造にすることで、ノーマリオフ型でもＧａＮトランジスタを構成できる。本発明では、このようなノーマリオフ型ＧａＮトランジスタをハイサイドトランジスタ１１として使用する。
【００２８】
図４は、ハイサイドトランジスタ１１として利用されるノーマリオフ型ＧａＮトランジスタの構造の一例を示す断面図である。ここでは、リセスゲート構造のノーマリオフ型ＧａＮトランジスタを一例として、その構造を説明する。図４を参照して、ハイサイドトランジスタ１１は、シリコン基板５１０上に下層から順に形成されたＡｌＮ層５１１、ＧａＮ層５１２を備える。ＧａＮ層５１２上には、ＡｌＧａＮ層５１３、ソース電極５１４、ドレイン電極５１５が設けられる。ここで、ＡｌＧａＮ層５１３にはリセス部５１６が形成される。ゲート電極５１７は、リセス部５１６においてＳｉＮ膜５１８を介してＧａＮ層５１２上に形成される。すなわち、ＡｌＧａＮ／ＧａＮの積層構造におけるゲート部のみがリセスエッチされることにより、ハイサイドトランジスタ１１は、メタル（ゲート電極５１７）／ゲート絶縁膜（ＳｉＮ膜５１８）／ＧａＮ（ＧａＮ層５１２）のＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造を形成している。
【００２９】
ＡｌＮ層５１１はバッファ層であり、その厚さは例えば０．１μｍである。ＧａＮ層５１２は電子走行層であり、その厚さは例えば１μｍである。ＡｌＧａＮ層５１３は、ＧａＮ層５１２よりも大きいバンドギャップエネルギーを持つ電子供給層である。ＡｌＧａＮ層５１３の組成は、例えばＡｌ：２２％、Ｇａ：７８％で形成される。ＧａＮ層５１２とＡｌＧａＮ層５１３との界面において２次元電子ガス（２ＤＥＧ：２Ｄｉｍｅｎｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ）が生成され、キャリアとしてＧａＮ層５１２内を移動する。ＳｉＮ膜５１８は、ＧａＮ層５１２及びＡｌＧａＮ層５１３を覆うキャップ層として機能する。
【００３０】
リセスゲート構造により、ゲート電極５１７近傍におけるＧａＮ層５１２上のＡｌＧａＮ層５１３の厚さが薄くなる（ここでは０）。ＧａＮ層５１２は通常、真性半導体に近い状態で設計されているため、ゲート電圧が印加されない場合（ＶＨ＝０Ｖ）、空乏層がゲート電極５１７直下のＧａＮ層５１２まで広がってチャネルが形成されず、オフ状態となる。一方、ゲート電極５１７に十分な正電圧を印加すると、ゲート直下に蓄積層チャネルが形成されソース−ゲート間およびゲート−ドレイン間の電子蓄積層が接続され、オン状態となる。このようにリセスゲート構造では、ノーマリオフ特性となる。図４では、一例としてゲート直下のＡｌＧａＮ層５１３の厚さを０としたがこれに限らず、ノーマリオフを実現できれば、任意の厚さに設定できる。
【００３１】
図５は、ローサイドトランジスタ１２として利用されるノーマリオン型ＧａＮトランジスタの構造の一例を示す断面図である。ここでは、プレーナゲート構造のＧａＮ  ＨＦＥＴ（Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を一例として、その構造を説明する。図５を参照して、ローサイドトランジスタ１２は、シリコン基板５２０上に下層から順に形成されたＡｌＮ層５２１、ＧａＮ層５２２を備える。ＧａＮ層５２２上には、ＡｌＧａＮ層５２３、ソース電極５２５、ドレイン電極５２６が設けられる。又、ＡｌＧａＮ層５２３上には、ＳｉＮ膜５２７を介してゲート電極５２４が形成される。
【００３２】
ＡｌＮ層５２１はバッファ層であり、その厚さは例えば０．１μｍである。ＧａＮ層５２２は電子走行層であり、その厚さは例えば１μｍである。ＡｌＧａＮ層５２３は、ＧａＮ層５２２よりも大きいバンドギャップエネルギーを持つ電子供給層である。ＡｌＧａＮ層５２３の組成は、例えばＡｌ：２２％、Ｇａ：７８％で形成される。ＧａＮ層５２２とＡｌＧａＮ層５１３との界面において２次元電子ガス（２ＤＥＧ）が生成されキャリアとしてＧａＮ層５２２内を移動する。ＳｉＮ膜５２７は、ＧａＮ層５２２及びＡｌＧａＮ層５２３を覆うキャップ層として機能する。
【００３３】
プレーナゲート構造では、ＡｌＧａＮ／ＧａＮ積層構造のヘテロ界面に誘起される高移動度かつ高密度の２次元電子ガスを利用して、ＧａＮトランジスタ特有の低オン抵抗が実現される。一方、この半導体界面にはキャリア電子が蓄積し易い傾向が強いため、ゲートに電圧を印加しない状態（ＶＨ＝０Ｖ）ではゲート電極５２４直下にキャリア電子が蓄積してオン状態となっている。しかし、ゲート電極５２４に負バイアスを印加することで、ゲート電極５２４直下にあるヘテロ界面のキャリア電子を枯渇させ、オフ状態にすることができる。  このようにプレーナ構造のトランジスタは、ノーマリオン特性となる。従って、ノーマリオン型トランジスタのローサイドトランジスタ１２をオフ状態とするためには、接地電圧（ＧＮＤ）よりも低い負電圧がゲートに供給される必要がある。
【００３４】
ハイサイドトランジスタ１１、ローサイドトランジスタ１２の構造やＡｌＧａＮ層の組成は、上述に限らず、他の構造や組成のＧａＮトランジスタを利用できることは言うまでもない。例えば、ＡｌＧａＮ層のＡｌ組成や厚さや、  ゲート絶縁膜厚を制御することにより、閾値が−５Ｖ以上になるように設計することが可能である。あるいは、窒化物半導体の結晶成長方向に分極電界が生じないように、サファイア基板の（１０−１２）面上にＦＥＴを設けることでノーマリオン型トランジスタを実現してもよい。更に、ゲート直下にｐ型ＧａＮ層を形成した接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をハイサイドトランジスタ１１として利用しても良い。
【００３５】
本発明では、ハイサイドトランジスタ１１及びローサイドトランジスタ１２としてＧａＮトランジスタを用いることにより、通常のＳｉトランジスタに比べて低損失かつ低容量なスイッチが構成できる。これにより、電力変換回路１００（例えば、ＤＣ／ＤＣコンバータ）のスイッチング損失が大幅に低減され、スイッチング周波数が高まるとともに、装置を小型化することが可能となる。又、本発明では、ゲート駆動回路２００（ドライバＩＣ）とスイッチング素子（ハイサイドトランジスタ１１及びローサイドトランジスタ１２）がモジュール化されて一体となっている。この場合、各スイッチの距離が短く寄生インダクタンスが小さくなるため、スイッチング周波数が高まり更なる高速動作が可能となる。
【００３６】
図６は、本発明に係るスイッチング素子に利用されるＧａＮトランジスタとＳｉデバイスとの電源効率の比較を示す図である。ここでは一例として、２ＭＨｚ程度の高いスイッチング周波数で電力変換回路１００を動作させたときの効果を示す図である。実線１は、ハイサイドトランジスタ１１及びローサイドトランジスタ１２としてＧａＮトランジスタを用いたときの負荷電流に対する電源効率を示す。実線２は、ハイサイドトランジスタ１１及びローサイドトランジスタ１２としてＳｉデバイスを用いたときの負荷電流に対する電源効率を示す。図６に示すように、ＧａＮトランジスタの低容量性が顕著に現れ、従来のＳｉトランジスタに比べて電源効率が大幅に向上する。
【００３７】
一般的にノーマリオフ型ＧａＮトランジスタは、ノーマリオン型ＧａＮトランジスタと比べて構造が複雑になり、素子の抵抗値が高い。しかしながら、電力変換回路１００全体の損失に占めるハイサイドトランジスタ１１の抵抗損失分の割合は、ローサイドトランジスタ１２の抵抗損失成分に比べて低い。このため、ハイサイドトランジスタ１１として比較的抵抗値の高いノーマリオフ型ＧａＮトランジスタを用いても、電力変換回路１００全体における損失の増加分はごくわずかとなる。又、ノーマリオフ型トランジスタに比べて低抵抗なノーマリオン型トランジスタをローサイドトランジスタ１２として利用することで、電力変換回路１００における損失の主要因となる抵抗損失を低減できる。
【００３８】
本発明によるハイサイドトランジスタ１１は、ノーマリオフ型トランジスタであるため、第２電源電圧ＶＤＤが不確定な場合でも、オフ状態となり、第３電源電圧ＶＩＮによる貫通電流を防ぐ効果がある。
【００３９】
一方  ローサイドトランジスタ１２はパワー接地端子１０２（ＰＧＮＤ）と出力端子１２０（負荷６０側）との接続されているため、ローサイドトランジスタ１２がオンしていてもハイサイドトランジスタ１１がオフ状態であれば、パワー接地端子１０２（ＰＧＮＤ）と負荷６０側と間で還流電流が流れるだけである。還流電流は素子破壊を引き起こす程の大きさはない。従って、ハイサイドトランジスタ１１にノーマリオフ型トランジスタを利用することで、ローサイドトランジスタ１２としてＧａＮトランジスタの特徴である低抵抗性能を有するノーマリオン型ＧａＮトランジスタを使用することが可能となる。
【００４０】
更に、本実施の形態では、ハイサイドトランジスタ１１及びローサイドトランジスタ１２としてＧａＮトランジスタに例示されるＩＩＩ族窒化物半導体を利用しているが、これに限らず、ＳｉＣなどの他の化合物半導体でも同様の組み合わせ（ハイサイドトランジスタ１１がノーマリオフ型、ローサイドトランジスタがノーマリオン型）が適用できる。
【００４１】
図２に示すように、負電圧源３０は、接地電圧ＣＧＮＤ（０Ｖ）よりも低い負電圧（第１電源電圧ＮＶＳＳ、例えば−５Ｖ）を生成する。負電圧源３０は、端子１０７（ＣＰ＋）、端子１０８（ＣＰ−）を介して容量２０４（Ｃｎ）に接続されるとともに、端子１０６を介して容量２０５（Ｃｓ）に接続される。図７は、負電圧源３０の構成の一例を示す図である。負電圧源３０は、例えば、図７に示す降圧型チャージポンプによって構成され、スイッチ３０１〜３０４を備える。スイッチ３０１は、ドライバ電源２０１（第２電源電圧ＶＤＤ、例えば＋５Ｖ）と端子１０７（ＣＰ＋）と間に接続され、ドライバ電源２０１と容量２０４（Ｃｎ）の一端との接続を制御する。スイッチ３０２は、端子１０８（ＣＰ−）と接地端子（接地電圧ＧＮＤ）との間に接続され、容量２０４（Ｃｎ）の他端と接地端子との接続を制御する。スイッチ３０３は、端子１０７（ＣＰ＋）と接地端子（接地電圧ＧＮＤ）との間に接続され、容量２０４（Ｃｎ）の一端と接地端子との接続を制御する。スイッチ３０４は、容量２０５（Ｃｓ）が接続された電源端子１０６と端子１０７（ＣＰ＋）と間に接続され、容量２０４（Ｃｎ）の他端と容量２０５（Ｃｓ）の一端との接続を制御する。
【００４２】
図７を参照して、負電圧源３０には、相互に相補なクロックパルス信号φ１、φ２が入力される。クロックパルス信号φ１がハイレベル、クロックパルス信号φ２がローレベルの期間、スイッチ３０１、３０２はオン、スイッチ３０３、３０４はオフとなる。これにより容量２０４（Ｃｎ）に電荷がチャージされる。クロックパルス信号φ１がローレベル、クロックパルスφ２がハイレベルの期間、スイッチ３０１、３０２はオフ、スイッチ３０３、３０４はオンとなる。この際、容量２０４、２０５にチャージされた電荷が、容量２０５（Ｃｓ）にチャージさる。これにより容量２０５（Ｃｓ）とスイッチ３０４との接続ノード（電源端子１０６）の電圧が、接地電圧ＣＧＮＤよりも低い負電圧（第１電源電圧ＮＶＳＳ）となる。例えば、スイッチ３０１が＋５Ｖのドライバ電源２０１（第２電源電圧ＶＤＤ）に接続されている場合、負電圧源３０は、−５Ｖの第１電源電圧ＮＶＳＳを発生する。負電圧源３０の構成は、安定的な第１電源電圧ＮＶＳＳが供給できれば、チャージポンプに限らず、降圧型コンバータ等の他の構成によって実現されても構わない。
【００４３】
図３を参照して、ドライバ制御回路４０は、ドライバ電源端子１０３とコントロール接地端子１０５に接続され、入力端子１１０から入力されるＰＷＭ信号に応じた論理レベルの出力信号を駆動回路２１、２２に出力する。ドライバ制御回路４０は、第１電源電圧ＮＶＳＳが所定の電圧よりも高い場合（予め設定された値から外れた場合）、ＰＷＭに関わらずローレベル“０”の出力信号を駆動回路２１、２２に出力してハイサイドトランジスタ１１及びローサイドトランジスタ１２を強制的にオフ状態とする。一方、第１電源電圧ＮＶＳＳが所定の電圧よりも低い場合（予め設定された値の場合）、ＰＷＭ信号に応じた論理レベルの出力信号を駆動回路２１、２２に出力する。
【００４４】
次に、図８から図１１を参照して、本発明による電力変換回路１００の第１の実施の形態における構成の具体例を説明する。図８は、図３に示す電力変換回路１００の構成の具体例を示す図である。図８は、電力変換回路１００としてＤＣ／ＤＣコンバータを一例とした構成を示す。
【００４５】
図８を参照して、ドライバ制御回路４０は、入力回路４１、選択演算回路４２、４４、５２、レベルシフタ４３、４５、４６、オーバラッププロテクション回路４７、負電圧監視回路５０、反転バッファ５１、スーパバイザ回路５３、ブートスイッチ５４を備える。
【００４６】
負電圧源３０はチャージポンプに例示され、図示しない発振回路（ＣＳＣ）から出力されるクロックパルス信号φ１、φ２に応じて容量２０４（Ｃｎ）及び容量２０５（Ｃｓ）をチャージすることで、電源端子１０６に負電圧（第１電源電圧ＮＶＳＳ）を供給する。
【００４７】
負電圧監視回路５０は、電源端子１０６の第１電源電圧ＮＶＳＳの大きさを監視し、監視結果に応じた論理レベルの駆動制御信号ＲＤＹを出力する。例えば、負電圧監視回路５０は、第１電源電圧ＮＶＳＳが所定の電圧（基準電圧Ｖｔ）より高い場合、ローレベル“０”の駆動制御信号ＲＤＹを出力し、第１電源電圧ＮＶＳＳが所定の電圧（基準電圧Ｖｔ）より低い場合、ハイレベル“１”の駆動制御信号ＲＤＹを出力する。
【００４８】
図９は、本発明に係る負電圧監視回路５０の構成の一例を示す図である。図９に示す負電圧監視回路５０は、抵抗５０１（Ｒａ）、５０２（Ｒｂ）、コンパレータ５０３、低電圧検出回路５０４、論理演算回路５０５を具備する。抵抗５０１の一端には第２電源電圧ＶＤＤ（例えば＋５Ｖ）が供給され、他端はノード５０６（コンパレータ５０３の反転入力端子）に接続される。抵抗５０２の一端には第１電源電圧ＮＶＳＳが供給され、他端はノード５０６（コンパレータ５０３の反転入力端子）に接続される。コンパレータ５０３の非反転入力端子は基準電圧源５０７（基準電圧Ｖｒｅｆ）に接続され、出力は論理回路５０５の入力に接続される。低電圧検出回路５０４は、ＵＶＬ（Ｕｎｄｅｒ  Ｖｏｌｔａｇｅ  Ｌｏｃｋｏｕｔ）に例示され、第２電源電圧ＶＤＤの低下を検出し、検出結果に応じた論理レベルの信号を論理演算回路５０５に出力する。例えば、低電圧検出回路５０４は、第２電源電圧ＶＤＤが所定の電圧より高い場合（予め設定された値の場合）、ハイレベル“１”の信号を出力し、第２電源電圧ＶＤＤが所定の電圧より低い場合（予め設定された値からはずれた場合）、ローレベル“０”の信号を出力する。論理演算回路５０５は、コンパレータ５０３からの出力信号と低電圧検出回路５０４からの出力信号の論理演算結果を駆動制御信号ＲＤＹとして出力する。ここでは、選択演算回路５０５はＡＮＤゲートが好適に利用され、入力信号の論理積を駆動制御信号ＲＤＹとして出力する。
【００４９】
図９のような構成により、負電圧監視回路５０では、第２電源電圧ＶＤＤ（例えば＋５Ｖ）と第１電源電圧ＮＶＳＳ（例えば−５Ｖ）との電位差が抵抗５０１（Ｒａ）と抵抗５０２（Ｒｂ）によって分圧され、コンパレータ５０３において分圧電圧Ｖｃｏｍｐと基準電圧Ｖｒｅｆとが比較される。コンパレータ５０３は、第２電源電圧ＶＤＤと第１電源電圧ＮＶＳＳとの電位差と、抵抗５０１（Ｒａ）と抵抗５０２（Ｒｂ）の比とによって決まる分圧電圧Ｖｃｏｍｐが、基準電圧Ｖｒｅｆより低い場合、ハイレベル“１”の信号を出力し、分圧電圧Ｖｃｏｍｐが基準電圧Ｖｒｅｆよりも高い場合、ローレベル“０”の信号を出力する。すなわち、第１電源電圧ＮＶＳＳが所定の電圧（電圧Ｖｔ）より高い場合、ハイレベル“１”の信号が論理演算回路５０５に入力され、第１電源電圧ＮＶＳＳが所定の電圧（電圧Ｖｔ）より低い場合、ローレベル“０”の信号が論理演算回路５０５に入力される。この結果、論理演算回路５０５、すなわち負電圧監視回路５０は、第１電源電圧ＮＶＳＳが所定の電圧（電圧Ｖｔ）より高い場合、ローレベル“０”の駆動制御信号ＲＤＹを出力し、第１電源電圧ＮＶＳＳが所定の電圧（電圧Ｖｔ）より低い場合、ハイレベル“１”の駆動制御信号ＲＤＹを出力することとなる。
【００５０】
負電圧監視回路５０は、第１電源電圧ＮＶＳＳが所定の値（電圧Ｖｔ以下）に確定していないとき、スイッチング動作を許可しない信号レベル（ここでは一例としてローレベル“０”）の駆動制御信号ＲＤＹを出力する（フェールセーフ機能）。一方、第１電源電圧ＮＶＳＳが所定の値（電圧Ｖｔ以下）に確定すると、負電圧監視回路５０は、スイッチング動作を許可する信号レベル（ここでは一例としてローレベル“１”）の駆動制御信号ＲＤＹを出力する。
【００５１】
第１電源電圧ＮＶＳＳは、第２電源電圧ＶＤＤの投入時や遮断時、あるいは負電圧源３０に異常が発生した時等、不安定な値を示し予め決められた値（電圧Ｖｔ）よりも大きくなる場合がある。図１０を参照して、第１電源電圧ＮＶＳＳが不安定な状態から所定の値に安定するまでの負電圧監視回路５０の動作の一例を説明する。図１０は、本発明に係る負電圧監視回路の電源投入時の動作を示すタイミングチャートである。
【００５２】
図１０を参照して、時刻Ｔ１に電力変換回路１００のドライバ電源（第２電源電圧ＶＤＤ）が投入されてから時刻Ｔ２までの間、第２電源電圧ＶＤＤは不安定な値を示しながら所定の値となるまで上昇する。この間、負電圧源３０は、第２電源電圧ＶＤＤが所定のレベルに達していないため動作せず、第１電源電圧ＮＶＳＳは０Ｖを示す。負電圧監視回路５０は、分圧電圧Ｖｃｏｍｐが基準電圧Ｖｒｅｆよりも高いため、ローレベル“０”の駆動制御信号ＲＤＹを出力する。これにより、駆動回路２１は、ＰＷＭ信号の値に関わらずローレベル“０”のゲート駆動信号ＧＨを出力ノード２１０（ハイサイドトランジスタ１１のゲート）に供給し、ハイサイドトランジスタ１１を強制的にオフ状態とする。又、駆動回路２２は、ＰＷＭ信号の値に関わらずローレベル“０”のゲート駆動信号ＧＬを出力ノード２２０（ローサイドトランジスタ１２のゲート）に供給し、ローサイドトランジスタ１２を強制的にオフ状態とする。尚、第２電源電圧ＶＤＤの値が所定のレベルに確定する前は、基準電圧Ｖｒｅｆ等が安定していないため、コンパレータ５０３の出力がハイレベル“１”になることがある。しかし、この期間、低電圧検出回路５０４の出力信号はローレベル“０”を示すため、負電圧監視回路５０は、ローレベル“０”の駆動制御信号ＲＤＹを出力することとなる。
【００５３】
時刻Ｔ２において、第２電源電圧ＶＤＤが所定の値に安定すると、負電圧源３０は動作を開始し、第１電源電圧ＮＶＳＳは低下し始める。時刻Ｔ２から、分圧電圧Ｖｃｏｍｐが基準電圧Ｖｒｅｆよりも低くなる時刻Ｔ３までの間、負電圧監視回路５０は、ローレベル“０”の駆動制御信号ＲＤＹを出力する。これにより、駆動回路２１は、ＰＷＭ信号の値に関わらず、出力ノード２１０（ハイサイドトランジスタ１１のゲート）にローレベル“０”のゲート駆動信号ＧＨを供給し、ハイサイドトランジスタ１１を強制的にオフ状態とする。又、又、駆動回路２２は、ＰＷＭ信号の値に関わらずローレベル“０”のゲート駆動信号ＧＬを出力ノード２２０（ローサイドトランジスタ１２のゲート）に供給し、ローサイドトランジスタ１２を強制的にオフ状態とする。
【００５４】
本実施の形態におけるゲート駆動回路２００では、ドライバ電源（第２電源電圧ＶＤＤ）が投入される時刻Ｔ１から、第１電源電圧ＮＶＳＳが基準電圧Ｖｒｅｆを下回る時刻Ｔ３までの期間、ドライバ制御回路４０によってハイサイドトランジスタ１１及びローサイドトランジスタ１２を強制的にオフ状態としている。この結果、第３電源電圧ＶＩＮに起因したハーフブリッジ回路におけるスイッチング素子（ハイサイドトランジスタ１１、ローサイドトランジスタ１２）への貫通電流が阻止される。
【００５５】
時刻Ｔ３以降、第１電源電圧ＮＶＳＳが電圧Ｖｔ以下に安定すると分圧電圧Ｖｃｏｍｐが基準電圧Ｖｒｅｆを下回るため、負電圧監視回路５０は、ハイレベル“１”の駆動制御信号ＲＤＹを出力する。これにより、駆動回路２１、２２は、ＰＷＭ信号の信号レベルに応じた信号レベルのゲート駆動信号ＧＨ、ＧＬを出力する通常動作モードに移行し、スイッチング動作による電力変換が行われる。
【００５６】
負電圧監視回路５０は、図９の様に構成できるが、第１電源電圧ＮＶＳＳが所定のレベルに達したか否かを検出しその検出結果を駆動制御信号ＲＤＹとして出力できれば、その構成はこれに限らない。
【００５７】
負電圧監視回路５０からの駆動制御信号ＲＤＹは、選択演算回路やレベルシフタを介して駆動回路２１、２２に入力される。図８を参照して、駆動制御信号ＲＤＹは選択演算回路５２に入力される。選択演算回路５２には、駆動制御信号ＲＤＹの反転信号と、反転バッファ５１から出力されたディセーブル信号と、スーパバイザ回路５３からの出力信号とが入力される。詳細には、反転バッファ５１は、ドライバ電源２０１に接続されたディセーブル端子１１３に供給される電圧（第２電源電圧ＶＤＤ）の示す論理値を反転し、ディセーブル信号として選択演算回路５２に出力する。スーパバイザ回路５３は、ＵＶＬに例示され、ドライバ電源端子１０３に供給される電圧（第２電源電圧ＶＤＤ）が所定の値（規定値）か否かを示す信号を選択演算回路５２に出力する。例えば、スーパバイザ回路５３は、第２電源電圧ＶＤＤが所定の値を越える場合（規定の値に達していた場合）、ローレベル“０”の信号を出力し、所定のレベル以下の場合、ハイレベル“１”を出力する。選択演算回路５２は、入力信号の論理演算結果を選択演算回路４２、４４に出力する。ここでは、選択演算回路５２は、ＮＯＲゲートが好適に利用され、入力信号の否定論理和を選択演算回路４２、４４に出力する。
【００５８】
第２電源電圧ＶＤＤが規定レベル以下の場合（予め設定された値から外れた場合）、反転バッファ５１又はスーパバイザ回路５３からハイレベル“１”の信号が選択演算回路５２に入力される。この場合、選択演算回路５２は、駆動制御信号ＲＤＹに関わらずローレベル“０”の出力信号を選択回路４２、４４に出力する。一方、第２電源電圧ＶＤＤが規定レベルで安定して供給されている場合（予め設定された値の場合）、反転バッファ５１やスーパバイザ回路５３からローレベル“０”の信号が選択演算回路５２に入力される。この場合、選択演算回路５２は、駆動制御信号ＲＤＹが示す論理値の反転値に応じた演算結果を選択演算回路４２、４４に出力する。例えば、選択演算回路５２は、ハイレベル“１”の駆動制御信号ＲＤＹに応じてハイレベル“１”の信号を出力し、ローレベル“０”の駆動制御信号ＲＤＹに応じてローレベル“０”の信号を出力する。従って、選択演算回路５２は、第１電源電圧ＮＶＳＳが規定の電圧Ｖｔよりも高いとき、これを示すローレベル“０”の信号を選択演算回路４２、４４に出力し、第１電源電圧ＮＶＳＳが規定の電圧Ｖｔより低いとき、これを示すハイレベル“１”の信号を選択演算回路４２、４４に出力する。
【００５９】
入力回路４１は、入力端子１１０から入力されるＰＷＭ信号をＴＴＬレベルの信号に変換し、選択演算回路４２、４４に出力する。オーバラッププロテクション回路４７は、駆動回路２１から出力される駆動信号ＧＨをレベルシフトした後に選択演算回路４４に出力する。この際、駆動信号ＧＨは、その論理レベルが反転されて選択演算回路４４に入力される。又、オーバラッププロテクション回路４７は、駆動回路２２から出力される駆動信号ＧＬをレベルシフトした後に選択演算回路４２に出力する。この際、駆動信号ＧＬは、その論理レベルが反転されて選択演算回路４２に入力される。これにより、ハイサイドトランジスタ１１及びローサイドトランジスタ１２のオン期間及びオフ期間のオーバラップが解消される。
【００６０】
選択演算回路４２は、入力回路４１からのＰＷＭ信号、選択演算回路５２からの出力信号、オーバラッププロテクション回路４７からの出力信号の反転信号を入力とし、その論理演算結果をレベルシフタ４３に出力する。ここでは、選択演算回路４２は、ＡＮＤゲートが好適に利用され、入力信号の論理積を出力する。例えば、選択演算回路５２からの出力信号がローレベル“０”である場合、すなわち、第１電源電圧ＮＶＳＳが規定の電圧Ｖｔよりも高い場合や第２電源電圧ＶＤＤが規定レベルに達していない場合、選択演算回路４２は、他の入力信号に関わらずローレベル“０”の出力信号をレベルシフタ４３に出力する。一方、選択演算回路５２からの出力信号がハイレベル“１”である場合、すなわち、第２電源電圧ＶＤＤが規定レベルに達し、第１電源電圧ＮＶＳＳが規定の電圧Ｖｔよりも低い場合、選択演算回路４２は、オーバラッププロテクション回路４７からの出力信号の反転信号とＰＷＭ信号との論理積をレベルシフタ４３に出力する。
【００６１】
選択演算回路４４は、入力回路４１からのＰＷＭ信号の反転信号、選択演算回路５２からの出力信号、オーバラッププロテクション回路４７からの出力信号の反転信号を入力とし、その論理演算結果をレベルシフタ４５に出力する。ここでは、選択演算回路４４は、ＡＮＤゲートが好適に利用され、入力信号の論理積を出力する。例えば、選択演算回路５２からの出力信号がローレベル“０”である場合、すなわち、第１電源電圧ＮＶＳＳが規定の電圧Ｖｔよりも高い場合や第２電源電圧ＶＤＤが規定レベルに達していない場合、選択演算回路４４は、他の入力信号に関わらずローレベル“０”の出力信号をレベルシフタ４５に出力する。一方、選択演算回路５２からの出力信号がハイレベル“１”である場合、すなわち、第２電源電圧ＶＤＤが規定レベルに達し、第１電源電圧ＮＶＳＳが規定の電圧Ｖｔよりも低い場合、選択演算回路４４は、オーバラッププロテクション回路４７からの出力信号の反転信号とＰＷＭ信号との論理積をレベルシフタ４５に出力する。
【００６２】
レベルシフタ４３は、電圧範囲が第２電源電圧ＶＤＤレベルから接地電圧ＣＧＮＤレベルの論理信号を、ブート端子１０９から供給される電圧レベルから、出力ノード電圧ＳＷレベルの電圧範囲の論理信号に変換する。
【００６３】
ゲート駆動回路２００には、外部のブートストラップ容量２０３を介して出力ノード１０４（ＳＷ）に接続されたブート端子１０９（ＢＯＯＴ）が設けられる。駆動回路１２及びレベルシフタ４３は、ブートスイッチ５４を介してドライバ電源端子１０３（ＶＤＤ）に接続されるとともにブート端子１０９（ＢＯＯＴ）に共通接続される。ブートスイッチ５４のオン・オフは、オーバラッププロテクション回路４６によって制御される。尚、ブートスイッチ５４は、図３に示すダイオード１５４に置換され得る。
【００６４】
出力ノード１０４に供給される出力電圧ＳＷがローレベル“０”になると、オーバラッププロテクション回路４７は、ブートスイッチ５４をオン状態に制御する。これにより、ブートストラップ容量２０３は、ドライバ電源２０１により充電される。一方、出力電圧ＳＷがハイレベル“１”になると、オーバラッププロテクション回路４７は、ブートスイッチ５４をオフ状態に制御する。このとき、ブートストラップ容量２０３の負側端子（出力ノード１０４）は、ハイレベル、すなわち第３電源電圧ＶＩＮとなっているため、ブートストラップ容量２０３の正側端子（ブート端子１０９）の電位は、第３電源電圧ＶＩＮ以上に上昇する。駆動回路２１は、ブート端子１０９から供給される電圧と、出力ノード１０４に供給される出力電圧ＳＷとを電源電圧として動作し、ハイサイドトランジスタ１１のゲートを駆動するため、駆動回路２１には、ハイサイドトランジスタ１１がオンのときもオフのときも安定した電源電圧が供給されることとなる。
【００６５】
レベルシフタ４５は、電圧範囲が第２電源電圧ＶＤＤレベルから接地電圧ＣＧＮＤレベルの論理信号を、接地電圧ＣＧＮＤレベルから第１電源電圧ＮＶＳＳレベルの論理信号に変換する。図１１は、本発明に係るレベルシフタ４５の構成の一例を示す図である。図１１を参照して、レベルシフタ４５は、反転バッファ４５１、Ｐチャネル型ＭＯＳトランジスタ４５２、バッファ４５３を備える。反転バッファ４５１は、高位側電源電圧として供給される第２電源電圧ＶＤＤと、低位側電源電圧として供給される接地電圧ＣＧＮＤとに応じて動作し、入力信号の論理レベルを反転してＰチャネル型ＭＯＳトランジスタ４５２のゲートに出力する。Ｐチャネル型ＭＯＳトランジスタ４５２は、ドレインがバッファ４５３の入力端子及び電源端子１０６（ＮＶＳＳ）に接続され、ソースがドライバ電源端子１０３（ＶＤＤ）に接続される。Ｐチャネル型ＭＯＳトランジスタ４５２は、ゲートに入力される信号レベルに応じてドライバ電源端子１０３及び電源端子１０６の一方と、バッファ４５３の入力端子との接続を制御する。バッファ４５３は、高位側電源電圧として供給される接地電圧ＣＧＮＤ（０Ｖ）と、低位側電源電圧として供給される第１電源電圧ＮＶＳＳとに応じて動作し、入力信号に応じた信号レベルの信号を駆動回路２２に出力する。このような構成により、レベルシフタ４５は、選択演算回路４４から入力された論理信号の電圧範囲を、駆動回路２２の動作電圧範囲に変換する。尚、Ｐチャネル型ＭＯＳトランジスタ４５２は第２電源電圧ＶＶＳＳと第２電源電圧ＶＤＤとの電圧耐圧を満たす素子である。
【００６６】
駆動回路２１は、レベルシフタ４３から出力された信号をゲート駆動信号ＧＨとして、出力ノード２１０（ハイサイドトランジスタ１１のゲート）及び、オーバラッププロテクション回路４７に出力する。駆動回路２２は、レベルシフタ４５から出力された信号をゲート駆動信号ＧＬとして、出力ノード２２０（ハイサイドトランジスタ１１のゲート）に出力する。又、ゲート駆動信号ＧＬは、レベルシフタ４６を介してオーバラッププロテクション回路４７に入力される。
【００６７】
レベルシフタ４６は、電圧範囲が接地電圧ＣＧＮＤレベルから第１電源電圧ＮＶＳＳレベルの論理信号を、第２電源電圧ＶＤＤレベルから接地電圧ＣＧＮＤレベルの論理信号に変換する。図１２は、本発明に係るレベルシフタ４６の構成の一例を示す図である。図１２を参照して、レベルシフタ４６は、反転バッファ４６１、Ｎチャネル型ＭＯＳトランジスタ４６２、バッファ４６３を備える。反転バッファ４６１は、高位側電源電圧として供給される接地電圧ＣＧＮＤと、低位側電源電圧として供給される第１電源電圧ＮＶＳＳとに応じて動作し、入力信号の論理レベルを反転してＮチャネル型ＭＯＳトランジスタ４６２のゲートに出力する。Ｎチャネル型ＭＯＳトランジスタ４６２は、ドレインがバッファ４６３の入力端子及びドライバ電源端子１０３（ＶＤＤ）に接続され、ソースが電源端子１０６（ＮＶＳＳ）に接続される。Ｎチャネル型ＭＯＳトランジスタ４６２は、ゲートに入力される信号レベルに応じてドライバ電源端子１０３及び電源端子１０６の一方と、バッファ４６３の入力端子との接続を制御する。バッファ４６３は、高位側電源電圧として供給される第２電源電圧ＶＤＤと、低位側電源電圧として供給される接地電圧ＣＧＮＤとに応じて動作し、入力信号に応じた信号レベルの信号をオーバラッププロテクション回路４７に出力する。このような構成により、レベルシフタ４３は、ゲート駆動信号ＧＬの電圧範囲を、オーバラッププロテクション回路４７及び選択演算回路４２、４４の動作電圧範囲に変換する。尚、Ｎチャネル型ＭＯＳトランジスタ４３２は第２電源電圧ＶＤＤと第１電源電圧ＮＶＳＳの電圧耐圧を満たす素子である。
【００６８】
以上のような構成により、本発明によるゲート駆動回路２００は、第２電源電圧ＶＤＤが規定レベルで安定し、且つ第１電源電圧ＮＶＳＳが所定の電圧Ｖｔ以下である場合、すなわち、第２電源電圧ＶＤＤ及び第１電源電圧ＮＶＳＳが予め設定された値である場合、ＰＷＭ信号に応じた信号レベルのゲート駆動信号ＧＨ、ＧＬを出力することで、ハイサイドトランジスタ１１及びローサイドトランジスタ１２のスイッチング動作を制御する。一方、第２電源電圧ＶＤＤが規定レベルに達しない場合（予め設定された値から外れた場合）、あるいは第１電源電圧ＮＶＳＳが所定の電圧Ｖｔより高い不安定な値を示す場合（予め設定された値から外れた場合）、ゲート駆動回路２００は、ハイサイドトランジスタ１１及びローサイドトランジスタ１２を強制的にオフ状態とし、第３電源電圧ＶＩＮに起因する貫通電流を防止する。
【００６９】
（第１の実施の形態における電力変換回路の適用例）
図１３は、第１の実施の形態における電力変換を利用した多相式ボルテージレギュレータ（以下ＶＲと称す）の構成の一例を示す図である。ＶＲは、複数の電源変換回路１００−１〜１００−ｎ（ｎは２以上の整数）と、電源コントローラ４００を具備する。複数の電源変換回路１００−１〜１００−ｎは、ＣＰＵやＭＰＵに例示される負荷６０に対し、複数の出力コイル６１−１〜６１−ｎを介して並列に接続される。複数の電源変換回路１００−１〜１００−ｎの構成は、図８に示すとおりであり、第２電源電圧ＶＤＤ（ドライバ電源電圧）として−５Ｖが供給され、第３電源電圧ＶＩＮ（入力電圧）として＋１２Ｖが供給される。複数の電源変換回路１００−１〜１００−ｎのそれぞれは、例えばＤＣ／ＤＣコンバータとして機能し、＋１２Ｖの入力電圧を＋１．０Ｖの出力電圧Ｖｏｕｔとして負荷６０に出力する。
【００７０】
電源コントローラ４００は、電源変換回路１００−１〜１００−ｎに対応するＰＷＭ信号ＰＷＭ１〜ＰＷＭｎを出力する。電源コントローラ４００は、異なる位相のＰＷＭ信号ＰＷＭ１〜ＰＷＭｎを出力することで電源変換回路１００−１〜１００−ｎのスイッチング動作を制御する。
【００７１】
このように、複数の電力変換回路１００を並列接続し、異なる位相で動作させることで、電力変換回路１００に流れる電流を分散することができるため、大電流出力と高負荷応答特性を実現できる。
【００７２】
近年、ＭＰＵの動作電圧は低下し、その消費電流は増大している。又、ＭＰＵでは高速な電流変動が起こるため、大電流出力と高負荷応答特性を有するＭＰＵ電源が必要とされている。本発明によれば、ＧａＮトランジスタをスイッチング素子として利用しているため、このような要求に対応するＭＰＵ電源を提供できるとともに、電源電圧ＶＤＤや負電圧が不確定なときの貫通電流を阻止できるため、ＭＰＵに対して安定した電源供給が可能となる。
【００７３】
２．第２の実施の形態
第１の実施の形態における電力変換回路１００は、ハイサイドトランジスタ１１、ローサイドトランジスタ１２、ゲート駆動回路２００（ドライバＩＣ）を一体化したモジュール構成で示したが、それぞれ個別素子で構成しても良い。又、ＰＷＭ信号を生成し、電力変換のためのスイッチング動作を制御するコントローラ機能をドライバ制御回路４０とともに専用ＩＣとしても良い。
【００７４】
図１４は、本発明による電力変換回路の第２の実施の形態における構成を示す図である。図１４を参照して、第２の実施の形態における電力変換回路１００’は、ゲート駆動回路３００（コントローラＩＣ）と、ハーフブリッジ回路のスイッチング素子として機能するハイサイドトランジスタ１１及びローサイドトランジスタ１２を具備する。第２の実施の形態におけるゲート駆動回路３００は、駆動回路２１、２２、負電圧源３０、ドライバ制御回路４０、電源制御ブロック５００（以下、電源制御回路５００と称す）を具備し、ハイサイドトランジスタ１１及びローサイドトランジスタ１２を駆動する。本実施の形態では、ゲート駆動回路３００、ハイサイドトランジスタ１１及びローサイドトランジスタ１２のそれぞれは、例えば、1つの半導体基板（チップ）に形成されて、１チップ化されていることが好ましい。又、１チップ化されたゲート駆動回路２００、１チップ化されたハイサイドトランジスタ１１、及び１チップ化されたローサイドトランジスタ１２のそれぞれは、同一のリードフレームに設けられた３つのチップ搭載領域（タブ）上に搭載され、樹脂により封止されることにより、1つの半導体装置として構成されることが好ましい。すなわち、本発明による電力変換回路１００’は、３つの半導体チップを含むＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）構成の半導体装置として１モジュール化されていることが好ましい。
【００７５】
駆動回路２１、２２、負電圧源３０、ドライバ制御回路４０の構成は、第１の実施の形態と同様であるため、その説明は省略する。電源制御回路５００は、電源端子１１４からの電源電圧ＶＣＣと接地端子１１５からの接地電圧ＧＮＤに応じて動作し、ドライバ制御回路４０に対しＰＷＭ信号を出力する。ドライバ制御回路４０は、ＰＷＭ信号に応じた論理レベルの出力信号を駆動回路２１、２２に出力する。又、出力コイル６１と出力容量６２との接続ノードに抵抗６３、６４が直列に接続され、抵抗６３、６４の接続ノードは、電源制御回路５００に接続する。これにより、電力変換回路１００’から負荷６０に出力される出力電圧ＶＯＵＴが抵抗６３、６４によって分圧されて電源制御ブロックに帰還する。電源制御回路５００は、帰還電圧と図示しない入力信号に応じたＰＷＭ信号を生成し、ドライバ制御回路４０に出力する。
【００７６】
以上のように本発明による電力変換回路１００、１００’は、電源投入時やシステム電源の遮断時、あるいは負電圧源の故障等によって第２電源電圧ＶＤＤや第１電源電圧ＮＶＳＳが規定のレベルに達してない場合、ハイサイドトランジスタ１１及びローサイドトランジスタ１２を強制的にオフ状態とする。これにより、第３電源電圧ＶＩＮに起因する貫通電流を防止し、負荷６０やハイサイドトランジスタ１１及びローサイドトランジスタ１２の破壊を防ぐことが可能となる。本発明によれば、負電圧（第１電源電圧ＮＶＳＳ）が不安定なときでも貫通電流を防止できるため、電力変換回路として機能するブリッジ回路のスイッチ素子として、ノーマリオン型のパワートランジスタ、特にＦｉｇｕｒｅ  Ｏｆ  Ｍｅｒｉｔ（ＦＯＭ）の優れたノーマリオン型のＧａＮトランジスタを利用することが可能となる。
【００７７】
又、ノーマリオン型デバイスは、通常ゲートに負電圧を印加しなければならないが、この負圧作成回路（ここでは負電圧源３０）を専用のドライバＩＣ内に搭載することで、システムの煩雑さを軽減できる。
【００７８】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【００７９】
第１及び第２の実施の形態では、キャリアの移動度が高く低抵抗で電力損失が小さいことから、ハイサイドトランジスタ１１及びローサイドトランジスタ１２としてＮチャネル型トランジスタを好適に利用している。しかし、ハイサイドトランジスタ１１及びローサイドトランジスタ１２の少なくとも一方にＰチャネル型トランジスタを利用しても構わない。ハイサイドトランジスタ１１にＰチャネル型トランジスタを利用する場合、貫通電流を遮断するために出力される駆動制御信号ＧＨの信号レベルは、上述の実施の形態に対し反転することは言うまでもない。
【００８０】
上述の実施の形態では、第２電源電圧ＶＤＤ又は第１電源電圧ＮＶＳＳに応じてハイサイドトランジスタ１１及びローサイドトランジスタ１２の両方を強制的にオフ状態としているが、少なくともハイサイドトランジスタ１１が強制的にオフ状態とできれば、ローサイドトランジスタ１２をオフ状態としなくても良い。この場合、ローサイドトランジスタをオフ状態とする構成は不要となる。又、ハイサイドトランジスタ１１及びローサイドトランジスタ１２は、1つチップ半導体基板上に形成されてもよい。
【符号の説明】
【００８１】
１１：ハイサイドトランジスタ
１２：ローサイドトランジスタ
２１、２２：駆動回路
３０：負電圧源
４０：ドライバ制御回路
４１：入力回路
４２、４４、５２：選択演算回路
４３、４５、４６：レベルシフタ
４７：オーバラッププロテクション回路
５０：負電圧監視回路
５１：反転バッファ
５３：スーパバイザ回路
５４：スイッチ
６０：負荷
６１、６１−１〜６１−ｎ：複数の出力コイル
６２：出力容量
６３、６４：抵抗
１００、１００−１〜１００−ｎ：電源変換回路
１０１：入力電源端子（ＶＩＮ）
１０２：パワー接地端子（ＰＧＮＤ）
１０３：ドライバ電源端子（ＶＤＤ）
１０４：出力ノード
１０５：接地端子（ＣＧＮＤ）
１０６：電源端子（ＮＶＳＳ）
１０７：端子（ＣＰ＋）
１０８：端子（ＣＰ−）
１０９：ブート端子（ＢＯＯＴ）
１１０：入力端子（ＰＷＭ）
１１３：ディセーブル端子
１１４：電源端子
１１５：接地端子
１２０：出力端子（ＳＷ）
２００、３００：ゲート駆動回路
２０１：ドライバ電源
２０３：ブートストラップ容量
２０４：容量（Ｃｎ）
２０５：介して容量（Ｃｓ）
２１０、２２０：出力ノード
３００：ゲート駆動回路
３０１〜３０４：スイッチ
４００：電源コントローラ
４３１、４５１、４６１：反転バッファ
４３２、６２：Ｎチャネル型ＭＯＳトランジスタ
４３３、４５３、４６３：バッファ
４５２、：Ｐチャネル型ＭＯＳトランジスタ
５００：電源制御回路
５０１：抵抗（Ｒａ）
５０２：抵抗（Ｒｂ）
５０３：コンパレータ
５０４：低電圧検出回路
５０５：論理演算回路
５０６（コンパレータ５０３の反転入力端子）：他端はノード
５０７：基準電圧源
５１０、５２０：シリコン基板
５１１、５２１：ＡｌＮ層５１１
５１２、５２２：ＧａＮ層
５１３、５２３：ＡｌＧａＮ層
５１４、５２５：ソース電極
５１５、５２６：ドレイン電極５１５
５１６：リセス部５１６
５１７、５２４：ゲート電極５１７
５１８、５２７：ＳｉＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2013070263.tif 000014
【図１３】
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【図１４】
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