(57)【要約】【課題】動作時の耐圧が大きく、信頼性が高い窒化物系半導体素子を提供する。【解決手段】窒化物系半導体素子１０は、基板１２のカソード電極２４とアノード電極２６との間の領域に対応する領域を部分的に除去し、除去した部分に熱伝導率が高いｐ型半導体１４を埋め込んでいる。ｐ型半導体１４は、ダイヤモンドや、ＷＢＧ酸化物半導体を用いる。より効果的には、ｐ型半導体１４は、ＧａＮと同程度のバンドギャップ(ΔＥｇ＝３〜４ｅＶ）以上とすることが好ましい。【選択図】図１ａ
2013229449.tif 000002
【特許請求の範囲】
【請求項１】
導電性の基板と、
前記導電性の基板の一部の領域に設けられた、ｐ型電気伝導材料と、
前記基板及び前記ｐ型電気伝導材料の上に形成された、電子走行層及び電子供給層を有する窒化物系半導体層と、
前記窒化物系半導体層上に形成された第１電極と、
前記窒化物系半導体層上に前記第１電極と離間して形成された第２電極と、
を備え、前記ｐ型電気伝導材料は、前記窒化物系半導体層上の前記第１電極の前記第２電極側の端部と前記第２電極の前記第１電極側の端部との間の領域に対応する前記基板の領域内に設けられている、窒化物系半導体素子。
【請求項２】
前記ｐ型電気伝導材料は、前記窒化物系半導体層の最下層との間に反転層が形成されない材料からなる、請求項１に記載の窒化物系半導体素子。
【請求項３】
前記ｐ型電気伝導材料は、該ｐ型電気伝導材料の伝導帯端のエネルギーが前記窒化物系半導体層の最下層のフェルミエネルギーから０．１ｅＶ以上高い準位である、請求項１または請求項２に記載の窒化物系半導体素子。
【請求項４】
前記ｐ型電気伝導材料のバンドギャップが２ｅＶ以上である、請求項１から請求項３のいずれか１項に記載の窒化物系半導体素子。
【請求項５】
前記ｐ型電気伝導材料は、ｐ型ダイヤモンドからなる、請求項１から請求項４のいずれか１項に記載の窒化物系半導体素子。
【請求項６】
前記ｐ型電気伝導材料は、ｐ型酸化物半導体からなる、請求項１から請求項４のいずれか１項に記載の窒化物系半導体素子。
【請求項７】
前記ｐ型酸化物半導体は、Ｃｕ２Ｏ、ＣｕＡｌＯ２、ＺｎＲｈ２Ｏ４、及びＮｉＯｘ、ＧａＮのいずれかからなる、請求項６に記載の窒化物系半導体素子。
【請求項８】
前記基板は、Ｓｉ基板、ＳｉＣ基板、及びｉ型またはｎ型導電性酸化物基板のいずれかである、請求項１から請求項７のいずれか１項に記載の窒化物系半導体素子。
【請求項９】
前記窒化物系半導体素子は、ダイオードである、請求項１から請求項８のいずれか１項に記載の窒化物系半導体素子。
【請求項１０】
前記窒化物系半導体素子は、トランジスタである、請求項１から請求項８のいずれか１項に記載の窒化物系半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系半導体素子、特にＧａＮ系デ電子バイスである窒化物系半導体素子に関するものである。
【背景技術】
【０００２】
窒化物系半導体素子であるＧａＮ系電子デバイスは、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、しかも耐熱度が高く高温動作に優れているので、これらの材料、とくにＧａＮ／ＡｌＧａＮ系半導体を用いたヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−ｓｔｒｕｃｔｕｒｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）の開発が進められている。Ｓｉ基板は安価で大口径化が期待できるため、ＧａＮ系電子デバイスの有望な基板の一つである。一方、高耐圧素子を実現するためにはＳｉ基板上のエピ層は厚くする必要がある。これは、横方向の電界強度を緩和するだけでなく、縦方向にも電界強度の緩和が必要であるからである。従来の窒化物系半導体素子の一例のバンド構造図を図１０に示す。ＳｉとＧａの反応を避けるため、Ｓｉ基板上にはＡｌＮ層が形成されることが多いが、図９に示すように、Ｓｉ基板とバッファ層のＡｌＮ層との界面には、反転層が形成されることが指摘されている。当該反転層がリークパスになり、ひいては耐圧を劣化させる原因になっていると推定されている。
【０００３】
そのため、窒化物系半導体素子の基板の一部をエッチングしてリークパスを断ち切り、より薄層でも耐圧がでる技術が示されている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】P.Srivastava and et al.,“Si Trench Around Drain(STAD)Technology GaN-DHFETs on Si Substrate for Boosting Power Performance,”IEEE  IEDM2011.473-476
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、従来、非特許文献１に記載の素子のように、横型素子において、基板の一部をエッチングすることで耐圧を改善させる提案がされている。このような従来の窒化物系半導体素子の一例の概略構成を示す断面図を図１０に示す。
【０００６】
しかしながら、図１０に示した窒化物系半導体素子の構造には問題がある。すなわち、裏面はＡｌＮがむき出しでパシベーションがないため強度の低下、また信頼性の問題が懸念される。また、電極間（アノード電極とカソード電極との間）、特にアノード端部において（横型のＦＥＴの場合はソース・ドレイン間の特にゲート電極の下部において）、駆動時に発生する熱を吸収しきれず、熱抵抗のためにオン特性が劣化する。そのため、オン抵抗の悪化や信頼性の悪化の問題があり、改善する必要がある。
【０００７】
本発明は、上記に鑑みてなされたものであり、動作時の耐圧が大きく、信頼性が高い窒化物系半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の窒化物系化合物半導体素子は、導電性の基板と、前記導電性の基板の一部の領域に設けられた、ｐ型電気伝導材料と、前記基板及び前記ｐ型電気伝導材料の上に形成された、電子走行層及び電子供給層を有する窒化物系半導体層と、前記窒化物系半導体層上に形成された第１電極と、前記窒化物系半導体層上に前記第１電極と離間して形成された第２電極と、を備え、前記ｐ型電気伝導材料は、前記窒化物系半導体層上の前記第１電極の前記第２電極側の端部と前記第２電極の前記第１電極側の端部との間の領域に対応する前記基板の領域内に設けられている。
【０００９】
また、本発明の窒化物系半導体素子の前記ｐ型電気伝導材料は、前記窒化物系半導体層の最下層との間に反転層が形成されない材料からなる。
【００１０】
また、本発明の窒化物系半導体素子の前記ｐ型電気伝導材料は、該ｐ型電気伝導材料の伝導帯端のエネルギーが前記窒化物系半導体層の最下層のフェルミエネルギーから０．１ｅＶ以上高い準位である。
【００１１】
また、本発明の窒化物系半導体素子は、前記ｐ型電気伝導材料のバンドギャップが２ｅＶ以上である。
【００１２】
また、本発明の窒化物系半導体素子の前記ｐ型電気伝導材料は、ｐ型ダイヤモンドからなる。
【００１３】
また、本発明の窒化物系半導体素子の前記ｐ型電気伝導材料は、ｐ型酸化物半導体からなる。
【００１４】
また、本発明の窒化物系半導体素子の前記ｐ型酸化物半導体は、Ｃｕ２Ｏ、ＣｕＡｌＯ２、ＺｎＲｈ２Ｏ４、ＮｉＯｘ、及びＧａＮのいずれかからなる。
【００１５】
また、本発明の窒化物系半導体素子の前記基板は、Ｓｉ基板、ＳｉＣ基板、及びｉ型またはｎ型導電性酸化物基板のいずれかである。
【００１６】
また、本発明の前記窒化物系半導体素子は、ダイオードである。
【００１７】
また、本発明の前記窒化物系半導体素子は、トランジスタである。
【発明の効果】
【００１８】
本発明の窒化物系半導体素子によれば、動作時の耐圧が大きく、高い信頼性を得ることができる、という効果を奏する。
【図面の簡単な説明】
【００１９】
【図１ａ】第１の実施例の窒化物系半導体素子の概略構成の一例を示す断面図である。
【図１ｂ】第１の実施例の窒化物系半導体素子の概略構成の一例を示す上視図である。
【図２】第１の実施例の窒化物系半導体素子のオン状態を示す概略構成の一例を示す断面図である。
【図３】第１の実施例の窒化物系半導体素子のオフ状態を示す概略構成の一例を示す断面図である。
【図４】第１の実施例の窒化物系半導体素子の一例のバンド構造を示す説明図である。
【図５】酸化物半導体及び半導体のバンド構造図である。
【図６】第１の実施例の窒化物系半導体素子の製造方法における第１工程を説明するための説明図である。
【図７】第１の実施例の窒化物系半導体素子の製造方法における第２工程を説明するための説明図である。
【図８ａ】第２の実施例の窒化物系半導体素子の概略構成の一例を示す断面図である。
【図８ｂ】第２の実施例の窒化物系半導体素子の概略構成の一例を示す上視図である。
【図９】従来の窒化物系半導体素子の一例のバンド構造を示す説明図である。
【図１０】従来の窒化物系半導体素子の概略構成の一例を示す断面図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本実施の形態の窒化物系半導体素子について詳細に説明する。なお、本実施の形態は、本発明の窒化物系半導体素子の一例であり、本実施の形態により本発明が限定されるものではない。
【００２１】
［第１の実施例］
【００２２】
第１の実施例として、本発明の窒化物系半導体素子をダイオードとして構成した場合について説明する。
【００２３】
まず、本発明に係るＧａＮ系ダイオードの構成について説明する。図１（ａ）に、本実施例のＧａＮ系ダイオードの概略構成の断面図、図１（ｂ）に上視図を示す。
【００２４】
図１に示した、窒化物系半導体素子１０は、基板１２、ｐ型半導体１４、バッファ層１６、高抵抗層１８、チャネル層２０、バリア層２２、カソード電極２４、アノード電極２６、及び絶縁膜２８を備えている。
【００２５】
基板１２は、（１１１）面を主表面とするシリコン（Ｓｉ）からなる導電性の基板である。本実施例の基板１２は、アノード電極２６の端部に相当する位置に沿ってエッチングされ、そこにワイドバンドギャップ（ＷＢＧ）のｐ型半導体（ｐ型半導体１４）が埋め込まれている。本実施例のｐ型半導体１４は、窒化物系半導体素子１０がオフ状態におけるリーク電流（バッファリーク）のリークパスを断ち切る機能を有する。また、ｐ型半導体１４は、素子の駆動時に、カソード電極２４及びアノード電極２６間で発生する熱を吸収（伝導）する機能を有している。ｐ型半導体１４の材料としては、両機能を両立する材料を用いることが好ましい。特に、詳細は後述するが、ｐ型半導体１４とバッファ層１６の最下層のＡｌＮ層との間に反転層が形成されないようなバンド構造を示す材料であることが好ましい。このような材料として、熱伝導率が非常に高いため、ダイヤモンドを用いることが特に好ましい。なお、ダイヤモンドは、ＣＶＤ法やスパッタにより形成しやすいため、製造上の観点からも好ましい。また、ｐ型半導体１４の材料としては、ＷＢＧの半導体であれば、酸化物でもよく、例えば、Ｃｕ２Ｏ、ＣｕＡｌＯ２、ＺｎＲｈ２Ｏ４、 ＮｉＯｘ等のｐ型になる酸化物であってもよい。
【００２６】
基板１２及びｐ型半導体１４の上に形成されたバッファ層１６は、例えばＡｌＮ層１６−１とＧａＮ層１６−２との積層構造からなるバッファ層である。バッファ層１６上に形成された高抵抗層１８は、チャネル層２０よりも電気抵抗が高く、例えば、Ｃが添加されたＧａＮ層（ＧａＮ：Ｃ層）である。
【００２７】
高抵抗層１８上に形成されたチャネル層２０は、電子走行層として機能する、アンドープＧａＮ(ｕｉｄ−ＧａＮ)層である。また、チャネル層２０上に形成されたバリア層２２は、電子供給層として機能する、アンドープＡｌＧａＮ層（バリア層）である。ここで、チャネルの長さＬに相当するアンドープＧａＮ層（チャネル層２０）の表面にはアンドープＡｌＧａＮ層（バリア層２２）がヘテロ接合しているため、接合している部分の界面には２次元電子ガス（２ＤＥＧ）が発生する。２次元電子ガスがアクセス抵抗を低減する役割を果たすため、低オン抵抗を示すようになる。
【００２８】
カソード電極２４は、バリア層２２のＡｌＧａＮ層に最も近接した領域からＴｉ、ＡｌとＳｉの合金、Ｗの順に形成されてなる。また、アノード電極２６は、バリア層２２のＡｌＧａＮ層に最も近接した領域からＮｉ、Ａｕの順に形成されてなる。
【００２９】
次に、本実施例の窒化物系半導体素子１０の電気特性を評価した場合の窒化物系半導体素子１０の動作状態を説明する。
【００３０】
図２に、窒化物系半導体素子１０のオン状態の概略構成の断面図を示す。図２に示すように、オン状態では、アノード電極２６からカソード電極２４に向かって、２ＤＥＧを通して電流が流れる。
【００３１】
一方、図３に、窒化物系半導体素子１０のオフ状態の概略構成の断面図を示す。オフ状態では、アノード電極２６に逆バイアス電圧が印加されているため、２ＤＥＧチャネルはピンチオフし、電流は流れない。しかし、高電圧印加時は、わずかにリーク電流（バッファリーク）がバッファ層１６の最下層であるＡｌＮ層１６−１と基板１２との界面を介して流れようとする。
【００３２】
しかしながら、基板１２中にｐ型半導体１４があるため、リーク電流は、基板１２とｐ型半導体１４との界面付近でストップする。この際の模式図を図４に示す。
【００３３】
図９にバンド構造図を示した、従来の、基板に加工が何も施されていない、窒化物系半導体素子の場合では、バッファ層の最下層のＡｌＮ層と基板との界面に反転層が形成されるため、当該反転層が導電層となってリークパスとなる。しかしながら、本実施例の窒化物系半導体素子１０では、図４に示したようにｐ型半導体１４を基板１２に埋め込んだ場合、バッファ層１６の最下層のＡｌＮ層と基板１２との界面に反転層が形成されないため、リークパスは形成されず、リーク電流は非常に小さくなる。
【００３４】
本実施例において、基板１２に埋め込むｐ型半導体１４については、反転層が形成されないようにするという観点から、以下のような理由により規定される。図５に各半導体材料及び誘電体材料のバンド図を示す。図５から分かるようにＡｌＮ（バッファ層１６のＡｌＮ層）の真空準位からの伝導帯端までの距離は、約１ｅＶである。一方、ＡｌＮの真空準位からのエネルギー差は、フェルミ面を横切るのが約４ｅＶであることから、ＡｌＮの伝導帯端とｐ型半導体（ｐ型半導体１４）の伝導帯端との間は、差し引き（４ｅＶ−１ｅＶ＝）３ｅＶ以下であれば良い。なお、熱励起等を考慮すると、２．９ｅＶ以下であることが望ましい。よって、ｐ型半導体の真空準位から伝導帯端までのエネルギーは、１ｅＶ＋２．９ｅＶ＝３．９ｅＶ以下であれば、反転層はほぼ形成されない。つまり、反転層が形成されないようにするには、ｐ型半導体の伝導帯端のエネルギーが基板上の半導体層の最下層を構成する材料のフェルミエネルギーから０．１ｅＶ以上高い準位（真空準位に近づく方向）にあれば良く、ｐ型半導体の伝導帯端のエネルギーが基板上の半導体層の愛下層を構成する材料のフェルミエネルギーから０．２ｅＶ以上高い準位にあればより確実に反転層の形成を防ぐことができるためさらに好ましい。
【００３５】
また、ｐ型半導体のバンドギャップが２ｅＶ以上あれば、電界集中が緩和されることで素子が破壊されることを防ぐことができる。
【００３６】
またリーク電流は、通常、基板１２に加工を施さない場合は、バッファ層１６の膜厚によって異なっている。バッファ層１６の膜厚（総膜厚）と、リーク電流との関係を表１に示す。
【００３７】
【表１】
2013229449.tif 000003
表１に示すように、基板１２の裏面加工を施さない場合は、バッファ層１６の膜厚が厚くなるとともにリーク電流が桁違いに下がっている。このことは、電界強度が緩和することによって、窒化物系半導体素子１０の縦方向のリーク電流が抑制されていることを表す。
【００３８】
一方、表１に示すように、基板１２の裏面加工をした場合（ｐ型半導体１４を埋め込んだ場合）、膜厚が２．５μｍと薄い場合でもリーク電流は１×１０−７と、裏面加工を施さない場合に比べて、十分に低く抑えられる。更に膜厚を厚くしていっても徐々にリーク電流が下がるものの、それほど劇的には下がらない傾向がある。このことは、基板１２の裏面加工を施すことによって、膜厚が薄くてもリーク電流を効果的に抑制することが出来ることをあらわしており、よりスループットが向上する。
【００３９】
また、基板１２に埋め込むｐ型半導体１４については、素子の駆動時に発生した熱、特にカソード電極２４とアノード電極２６との間に発生する熱を吸収（伝導）するため、熱伝導率の観点から規定される。
【００４０】
例えば、従来の図１０に示した窒化物系半導体素子の場合、本実施例のｐ型半導体１４に替わり、基板１２中に空気（空間）が設けられている。このような場合、空気は熱伝導率が高くなく、特にｐ型半導体１４に比べて低いため、カソード電極２４とアノード電極２６との間に発生する熱を十分に吸収（伝導）することができない懸念がある。また、本実施例のｐ型半導体１４に替わり、基板１２中にその他の一般的な絶縁体を設けた場合も考えられるが、一般的に絶縁体は、ｐ型半導体１４に比べて、熱伝導率が低いため、カソード電極２４とアノード電極２６との間に発生する熱を十分に吸収（伝導）することができない懸念がある。このように熱が十分に吸収（伝導）されない場合、熱抵抗が増大し、ジャンクション温度が高くなり、その結果信頼性が低下するという問題が生じる。
【００４１】
そのため、本実施例では、空気や絶縁体に比べて熱伝導率が高いｐ型半導体１４を用いることにより、カソード電極２４とアノード電極２６との間に発生する熱を十分に吸収（伝導）させて、熱抵抗を抑制して、ジャンクション温度が高くなるのを抑制し、その結果信頼性が向上するという効果が得られる。
【００４２】
さらに効果を得るために、より熱伝導率が高いｐ型半導体１４を用いることが好ましい。ダイヤモンドは熱伝導率が非常に高いため、熱抵抗を下げることが出来、オン特性も良好になる。また、ｐ型半導体は、ＷＢＧの半導体であれば、酸化物でもよく、Ｃｕ２Ｏ、ＣｕＡｌＯ２、ＺｎＲｈ２Ｏ４、ＮｉＯｘ、ＧａＮなどのｐ型になる酸化物であればより効果的にリーク電流を抑制することが可能である。好ましいｐ型半導体を選択する際には、図５にあるようなバンドのエネルギーを元に反転層が形成されないような材料を選択すればよく、熱抵抗の観点から熱伝導率が高い材料であればより好ましい。
【００４３】
次に、上述した本実施例の窒化物系半導体素子１０の製造方法の一例について説明する。なお、窒化物系半導体素子１０の製造にあたり、成長装置はＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ＤｅｐｏＳｉｔｉｏｎ）装置を用い、基板１２はシリコン（１１１）基板を用いた。
【００４４】
１）第１工程について図６を参照して説明する。
【００４５】
まず、シリコン（１１１）基板１２をＭＯＣＶＤ装置内に導入し、ターボポンプでＭＯＣＶＤ装置内の真空度を１×１０−６ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとし基板を１０５０℃に昇温する。温度が安定したところで、基板１２を９００ｒｐｍで回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を１００ｃｍ３／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で基板１２の表面に導入し、ＡｌＮ層１６−１から成るバッファ層１６をエピタキシャル成長させる。成長時間は、４ｍｉｎでバッファ層１６の膜厚は５０ｎｍ程度である。
【００４６】
その後、当該ＡｌＮ層１６−１上に、例えば、膜厚が５〜１００ｎｍのＧａＮ層１６−２と、膜厚が１〜１０ｎｍのＡｌＮ層１６−１と、からなる積層膜を、２０〜８０層重ねて、バッファ層１６を形成する。なお、バッファ層１６は、この構成に限定されず、チャネル層２０等の材料や、その他の条件によって種々変形されてよい。さらに、バッファ層１６上に、トリメチルガリウム（ＴＭＧ）を原料として、高抵抗層１８をエピタキシャル成長させ、Ｃをドープさせる。
【００４７】
次に、アンモニアを１２リットル／ｍｉｎの流量で流しながら、ＴＭＧを３００ｃｍ３／ｍｉｎの流量で高抵抗層１８２の上に導入して電子走行層として機能する、ＧａＮ層からなるチャネル層２０をエピタキシャル成長させる。成長時間は２００ｓｅｃで、チャネル層２０の膜厚は、３００ｎｍである。
【００４８】
次に、ＴＭＡを５０ｃｍ３／ｍｉｎ、トリメチルガリウム（ＴＭＧ）を１００ｃｍ３／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、電子供給層として機能するＡｌ０．３Ｇａ０．７Ｎ層からなるバリア層２２をエピタキシャル成長させる。成長時間は４０ｓｅｃで、バリア層の膜厚は３０ｎｍである。
【００４９】
２）第２工程について図７を参照して説明する。
【００５０】
次に、塩素ガス等を用いて素子分離のためのアイソレーションメサ形成を実施する。その後、レジスト等を用いてカソード電極２４を形成すべき箇所を開口してバリア層２２の表面を表出させ、そこに、Ｔｉ、ＡｌとＳｉの合金膜、Ｗを順次蒸着してカソード電極２４をリフトオフ法等により、形成した。
【００５１】
次にレジストなどによりパターニングを行って、アノード電極２６を形成すべき箇所に、レジスト等を用いアノード電極２６を形成すべき箇所に開口部を設けたパターニングをし、バリア層２２の表面を表出させ、そこにＮｉあるいはＡｕ等を蒸着してアノード電極２６を形成した。
【００５２】
その後、ポリイミドやＳｉＯ２等の絶縁膜２８を更に堆積させ、層間絶縁膜としてパターニングを行う。またカソード電極２４及びアノード電極２６上に金属抵抗を低減させるため、金メッキやＡｌの厚膜などを堆積させる（図示省略）。最後にポリイミドやＳｉＯ２などの絶縁膜を堆積させてパシベーション膜として形成する（図示省略）。手法はＰＥＣＶＤでもよいし、ＡＰＣＶＤ法でも良い。
【００５３】
３）第３工程について説明する。
【００５４】
第２工程後、素子表面をレジスト等で保護し、基板１２を両面マスクアライナー等を用いて、アノード電極２６の端部周囲を開口させるようなパターニングを行う。その後、フッ素系のガスやＨＦ系の溶液を用いて、開口された面を基板１２の裏面からエッチングし、メサを形成する。その際にＡｌＮはフッ素系のガスやＨＦ系の溶液には侵食されないため、選択的に基板１２だけをエッチングすることが可能である。エッチングにより形成される開口部分は、例えば、１μｍ以上の開口幅で形成して良い。その後、開口部分に選択的にｐ型半導体１４（ｐ型のダイヤモンド）をスパッタ法等を用いて堆積させる。こうして図１に示した、窒化物系半導体素子１０が完成する。
【００５５】
以上説明したように、本実施例の窒化物系半導体素子１０では、基板１２を部分的に除去し、除去した部分に熱伝導率が高いｐ型半導体１４を埋め込んでいる。ｐ型半導体１４は、ダイヤモンドや、ＷＢＧ酸化物半導体を用いる。より効果的には、ｐ型半導体１４は、ＧａＮと同程度のバンドギャップ(ΔＥｇ＝３〜４ｅＶ）以上とすることが好ましい。
【００５６】
このようにして得られた本実施例の窒化物系半導体素子１０であるＧａＮ系ダイオードは、４００ｍＡ／ｍｍを得るためのオン電圧が１．６Ｖの従来の窒化物系半導体素子において耐圧が４００Ｖだったものが、８００Ｖにまで向上した。また、基板１２にｐ型半導体１４を埋め込むことによって、熱抵抗の上昇はなく、従来と同じオン電圧である１．６Ｖが得られた。また、２００℃までの高温特性を評価した結果、従来リーク電流は２桁程度上昇していたのに対し、３倍程度の上昇に抑えることが出来た。
【００５７】
そのため、高耐圧のインバータやコンバータなどへの応用が可能になる。従って、高耐圧で、かつ高い信頼性をもつＧａＮ系パワーデバイスの実現が可能である。
【００５８】
特に上述したように、基板１２に何も加工を施さない場合、基板１２に空間（空気）が設けられている場合（図１１参照）、及び基板１２に絶縁体が埋め込まれている場合に比べて、より高い効果が得られることはいうまでもない。また、本実施例のように、ｐ型半導体１４を用いることにより、これらに比較して、電子と共にホールが形成された場合に、これを引き抜くことができるという効果が得られる。
【００５９】
なお、本実施例では、基板１２がシリコン基板である場合の例を示したが、シリコン基板以外のＳｉＣ基板、サファイア基板、ＧａＮ基板、ＭｇＯ基板、及びＺｎＯ基板等、ＧａＮが結晶成長可能なあらゆる基板を用いることができ、当該基板上に形成される窒化物系半導体素子１０についても本実施例が成り立つことは言うまでも無い。なお、基板１２がｎ型導電性酸化物基板である場合、リーク電流が発生しやすいため、ｎ型導電性酸化物基板に対して本実施例を適用する場合、より高い効果が得られる。
【００６０】
また、ｐ型半導体１４を設ける位置、大きさは、本実施例に限定されない。リークパスが形成される箇所、駆動時に発熱が大きい箇所等を考慮し、カソード電極２４のアノード電極２６側の端部２４ａとアノード電極２６のカソード電極２４側の端部２６ａとの間の領域を結晶成長方向に基板１２側に平行移動させた時に対応する位置を含むように設けられていれば、上述した本実施例の効果が得られることはいうまでもない。また、熱伝導の観点から、ｐ型半導体１４の大きさ（設けられた領域の大きさ）は大きい方が好ましいが、特に限定されず、本実施例に示した領域よりも狭い領域であっても、上述した本実施例の効果が得られることはいうまでもない。
【００６１】
［第２の実施例］
【００６２】
なお、上記第１の実施例に限らず、通常のノーマリオン型のＨＦＥＴ構造を持つ素子や、ノーマリオフ型の素子等、基板１２上に形成された横型素子のあらゆる形態においても成立することは言うまでもない。
【００６３】
その他の窒化物系半導体素子１０の一例として、ノーマリオフ型の電解効果トランジスタとして形成した一例の概略構成の断面図を図８（ａ）、上視図を図８（ｂ）に示す。
【００６４】
図６に示すように、電界効果トランジスタである本実施例の窒化物系半導体素子１０は、基板１２、ｐ型半導体１４、バッファ層１６、高抵抗層１８、チャネル層２０、バリア層２２、絶縁膜２８、ゲート電極３０、ゲート絶縁膜３１、ソース電極３２、及びドレイン電極３４を備えている。すなわち、第１の実施例のカソード電極２４及びアノード電極２６に替わり、ゲート絶縁膜３１上に形成されたゲート電極３０、ソース電極３２、及びドレイン電極３４を備えている。本実施例においても、ソース電極３２のドレイン電極３４側の端部３２ａとドレイン電極３４のソース電極３２側の端部３４ａとの間の領域を結晶成長方向に基板１２側に平行移動させた時対応する基板１２の領域にｐ型半導体１４が埋め込まれているため、第１の実施例と同様の効果を得られることはいうまでもない。なお、このように窒化物系半導体素子１０をトランジスタとした場合、ゲート電極３０の発熱が大きいため、ゲート電極３０の下部領域にｐ型半導体１４が埋め込まれていることが好ましい。
【符号の説明】
【００６５】
１０  窒化物系半導体素子
１２  基板
１４  ｐ型半導体
１６  バッファ層
１８  高抵抗層
２０  チャネル層
２２  バリア層
２４  カソード電極
２６  アノード電極
２８  絶縁膜
【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０】
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