(57)【要約】【課題】縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供する。【解決手段】本発明は表面が平坦なシリコン層からなる上部拡散層１１を形成しようとするものであり、具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜７表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。シリコン層の成長は、シリコン層を単結晶シリコンで選択的にエピタキシャル成長させる。この場合、ファセットが生じるので、最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる。【選択図】図９
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【特許請求の範囲】
【請求項１】
半導体基板に、パターン状に形成したマスク膜を用いて複数の半導体ピラーを形成する工程と、
隣り合う前記半導体ピラーで挟まれた溝の底部側の前記半導体基板に下部拡散層を形成する工程と、
前記溝の側面に酸化膜を介してゲート電極を形成した後、前記溝内から前記マスク膜と同じ高さまで層間絶縁膜を堆積させる工程と、
前記マスク膜を除去しそれにより形成された穴又は溝の側面にサイドウォールを形成した後、前記穴又は溝の底面で露出している前記半導体ピラーの上部側に上部拡散層を形成する工程と、を含み、
前記上部拡散層を形成する工程は、前記穴又は溝の底面に露出している前記半導体ピラー上に、単結晶シリコンを選択的に前記穴又は溝の外側まで過剰エピタキシャル成長させる工程と、
前記層間絶縁膜の上面より上方に形成された余分な単結晶シリコンを前記層間絶縁膜の上面と同じ高さまで擦り切る平坦化工程と、
前記穴又は溝内の前記単結晶シリコンに不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記単結晶シリコンを前記穴又は溝の外側まで過剰成長させる工程では、前記穴又は溝の外側においてファセットを有するようになるまで前記単結晶シリコンを過剰エピタキシャル成長させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記単結晶シリコンの過剰成長のための成長時間を、同一の構成からなる別の半導体基板を用いた予備成長試験に基づいて設定することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体基板に、パターン状に形成したマスク膜を用いて複数の半導体ピラーを形成する工程と、
隣り合う前記半導体ピラーで挟まれた溝の底部側の前記半導体基板に下部拡散層を形成する工程と、
前記溝の側面に酸化膜を介してゲート電極を形成した後、前記溝内から前記マスク膜と同じ高さまで層間絶縁膜を堆積させる工程と、
前記マスク膜を除去しそれにより形成された穴又は溝の側面にサイドウォールを形成した後、前記穴又は溝の底面で露出している前記半導体ピラーの上部側に上部拡散層を形成する工程と、を含み、
前記上部拡散層を形成する工程は、前記穴又は溝内で、該穴又は溝の底面に露出している前記半導体ピラー上にポリシリコンを選択的にエピタキシャル成長させる工程と、
前記穴又は溝内の前記ポリシリコンに不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記穴又は溝内で、前記ポリシリコンを選択的にエピタキシャル成長させる工程は、前記穴又は溝の底面に露出している前記半導体ピラーの上面の少なくとも一部をシリコンとは異なる材料による膜で被覆する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記シリコンとは異なる材料は、金属、金属シリサイド、金属化合物のいずれかによる導体材料である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記金属は、チタン、タングステン、ニッケル、コバルトのいずれかであることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記金属シリサイドの膜厚は１〜１０ｎｍの範囲であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記シリコンとは異なる材料による膜は絶縁膜であり、前記穴又は溝の底面に露出している前記半導体ピラーの上面の一部を前記絶縁膜で被覆することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜は、酸化シリコン、酸化ハフニウム、酸化ジルコニウムのいずれかであることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板に、パターン状に形成したマスク膜を用いて複数の半導体ピラーを形成する工程と、
隣り合う前記半導体ピラーで挟まれた溝の底部側の前記半導体基板に下部拡散層を形成する工程と、
前記溝の側面に酸化膜を介してゲート電極を形成した後、前記溝内から前記マスク膜と同じ高さまで層間絶縁膜を堆積させる工程と、
前記マスク膜を除去しそれにより形成された穴又は溝の側面にサイドウォールを形成した後、前記穴又は溝の底面で露出している前記半導体ピラーの上部側に上部拡散層を形成する工程と、を含み、
前記上部拡散層を形成する工程は、前記穴又は溝の底面に露出している前記半導体ピラー上に、前記穴又は溝から出ない程度の高さまで単結晶シリコンを選択的にエピタキシャル成長させる工程と、
前記穴又は溝内の前記単結晶シリコンを埋設すると共に前記層間絶縁膜を覆うようにポリシリコンを成長させる工程と、
前記層間絶縁膜の上面より上方に形成された余分なポリシリコンを前記層間絶縁膜の上面と同じ高さまで擦り切る平坦化工程と、
前記穴又は溝内の前記単結晶シリコンに不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、プレーナ型トランジスタを対象とした改良技術として、エピタキシャル成長法を利用して深さ方向に均一な濃度プロファイルの半導体層を形成する技術が提案されている。
【０００３】
しかしながら、微細化の進歩が著しい半導体装置では、半導体基板の主面上へトランジスタを構成するプレーナ型から、半導体基板に複数の柱状体（シリコンピラー）を形成してトランジスタを構成する縦型へ移行しつつある。縦型トランジスタは、シリコンピラーの上部側に設けられる上部拡散層と、隣り合うシリコンピラー間の溝の底部側に設けられる下部拡散層と、上部拡散層と下部拡散層で挟まれるシリコン基板からなるチャネル領域と、チャネル領域の周囲側面を覆うゲート絶縁膜と、ゲート絶縁膜の表面を覆うゲート電極と、を含んで構成される（特許文献２）。縦型トランジスタでは、下部拡散層がソース又はドレインとなる。
【０００４】
図１は縦型トランジスタの例として、４Ｆ２セルトランジスタの場合の構造を示す。このような構造において上部拡散層を形成するまでの製造過程を図２〜図６を参照して説明する。
【０００５】
先ず、図２を参照して、リソグラフィとエッチングによりパターンとして形成したパッド酸化膜１０１、マスク窒化膜６を用いシリコン基板１をエッチングして複数の溝（穴）を形成し、隣り合う溝の間にシリコンピラー１aを形成する。溝の底部の下側に下部拡散層２を形成するための不純物注入を行った後、溝の底部及びシリコンピラー１ａの側面を酸化してゲート酸化膜（ゲート絶縁膜）３、４を形成する。ゲート酸化膜３、４の形成後、ゲート電極材料を堆積し、エッチバックによりシリコンピラー１ａ側面のゲート酸化膜４を覆うようにゲート電極５を形成する。
【０００６】
次に、図３において、隣り合うシリコンピラー１ａ間の溝を酸化膜（層間絶縁膜）７で埋設し、CMP（Chemical Mechanical Polishing）によりマスク窒化膜６の上面と同じ高さまで擦り切り平坦化する。
【０００７】
次に、図４を参照して、マスク窒化膜６及びパッド酸化膜１０１を除去し、シリコンピラー１ａ上部のシリコンを露出させる。この状態で、不純物注入を行い、上部拡散層のLDD(Lightly Doped Drain)８を形成する。続いて、側面のゲート電極５とのショート防止の為、窒化膜のような絶縁膜を堆積させエッチバックすることにより、窒化マスク膜６及びパッド酸化膜１０１の除去後の穴（溝）にサイドウォール９を形成する。
【０００８】
次に、図５に移行して、露出したピラーシリコン表面をシード層として選択的にエピタキシャル成長させることで上部拡散層となる低抵抗なシリコン層１０を形成する。
【０００９】
続いて、図６では、このエピタキシャル成長シリコン層（以下、エピＳｉ層と呼ぶことがある）１０に不純物注入を行うことで上部拡散層１１を形成する。
【００１０】
図１に戻って、１４はコンタクト底金属シリサイド層、１５は容量シリンダコンタクトプラグ、１６は層間酸化膜、１７は窒化膜によるシリンダストッパ、１８は容量誘電膜、１９は容量下部電極、２０は容量シリンダ層間絶縁膜、２１は容量上部電極である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−１９６５７３号公報
【特許文献２】特開２００８−３１１６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、図５の選択エピタキシャル成長では、絶縁膜表面での成長速度がシリコン表面での成長速度より遅れるため、絶縁膜表面には図５に示すようなファセットと呼ばれる傾斜面が発生する。これにより、エピＳｉ層１０表面には凹凸が生じてしまう。その結果、図６におけるイオン注入により形成される上部拡散層１１もエピＳｉ層１０表面の凹凸の影響を受けて深さ（高さ）にばらつきが生じてしまう。しかも、一つの上部拡散層１１内において深さにばらつきを生じるばかりでなく、異なる位置に形成される上部拡散層１１間でも深さがばらつくことになる。上記のような深さのばらつきは、縦型トランジスタのチャネル長が局所的に変化することとなり、所望のトランジスタ特性を得ることが困難となる。
【００１３】
本発明の課題は、縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１４】
本発明による半導体装置の製造方法は、半導体基板に、パターン状に形成したマスク膜を用いて複数の半導体ピラーを形成する工程と、
隣り合う前記半導体ピラーで挟まれた溝の底部側の前記半導体基板に下部拡散層を形成する工程と、
前記溝の側面に酸化膜を介してゲート電極を形成した後、前記溝内から前記マスク膜と同じ高さまで層間絶縁膜を堆積させる工程と、
前記マスク膜を除去しそれにより形成された穴又は溝の側面にサイドウォールを形成した後、前記穴又は溝の底面で露出している前記半導体ピラーの上部側に上部拡散層を形成する工程と、を含む。
【００１５】
本発明の第１の態様によれば、前記上部拡散層を形成する工程は、前記穴又は溝の底面に露出している前記半導体ピラー上に、単結晶シリコンを選択的に前記穴又は溝の外側まで過剰エピタキシャル成長させる工程と、前記層間絶縁膜の上面より上方に形成された余分な単結晶シリコンを前記層間絶縁膜の上面と同じ高さまで擦り切る平坦化工程と、前記穴又は溝内の前記単結晶シリコンに不純物を注入する工程と、を含む。
【００１６】
本発明の第２の態様によれば、前記上部拡散層を形成する工程は、前記穴又は溝内で、該穴又は溝の底面に露出している前記半導体ピラー上にポリシリコンを選択的にエピタキシャル成長させる工程と、前記穴又は溝内の前記ポリシリコンに不純物を注入する工程と、を含む。
【００１７】
本発明の第３の態様によれば、前記上部拡散層を形成する工程は、前記穴又は溝の底面に露出している前記半導体ピラー上に、前記穴又は溝から出ない程度の高さまで単結晶シリコンを選択的にエピタキシャル成長させる工程と、前記穴又は溝内の前記単結晶シリコンを埋設すると共に前記層間絶縁膜を覆うようにポリシリコンを成長させる工程と、前記層間絶縁膜の上面より上方に形成された余分なポリシリコンを前記層間絶縁膜の上面と同じ高さまで擦り切る平坦化工程と、前記穴又は溝内の前記単結晶シリコンに不純物を注入する工程と、を含む。
【発明の効果】
【００１８】
上記第１〜第３の態様のいずれの場合も、マスク膜を除去することにより形成された穴又は溝には表面が平坦なシリコンプラグが得られるので、不純物注入で形成する上部拡散層を、その深さ方向のばらつきを低減して安定して形成することができる。これにより、チャネル長の違いによる縦型トランジスタの特性ばらつきを無くすことができる。
【図面の簡単な説明】
【００１９】
【図１】本発明が適用され得る縦型トランジスタの一例として、４Ｆ２セルトランジスタの構造例を示した断面図である。
【図２】これまでの製造方法により、図１に示した縦型トランジスタの上部拡散層を形成するまでの製造過程を説明するための断面図である。
【図３】図２に続く製造過程を説明するための断面図である。
【図４】図３に続く製造過程を説明するための断面図である。
【図５】図４に続く製造過程を説明するための断面図である。
【図６】図５に続く製造過程で生じる問題点を説明するための断面図である。
【図７】本発明の実施例１による製造方法を説明するための図であって、図４に続く製造過程を説明するための断面図である。
【図８】図７に続く製造過程を説明するための断面図である。
【図９】図８に続く製造過程を説明するための断面図である。
【図１０】本発明の実施例２による製造方法を説明するための図であって、図４に続く製造過程を説明するための断面図である。
【図１１】図１０に続く製造過程を説明するための断面図である。
【図１２】本発明の実施例３による製造方法を説明するための図であって、図４に続く製造過程を説明するための断面図である。
【図１３】図１２に続く製造過程を説明するための断面図である。
【図１４】図１３に続く製造過程を説明するための断面図である。
【図１５】図１４に続く製造過程を説明するための断面図である。
【発明を実施するための形態】
【００２０】
本発明は表面が平坦なシリコン層からなる上部拡散層を形成しようとするものである。具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。あるいはファセットが生じないポリシリコン層を成長させて平坦な表面を得る。この場合、シリコン層の成長には下記の方法の何れかを用いることができる。
【００２１】
（１）シリコン層を単結晶Ｓｉ（シリコン）で選択的にエピタキシャル成長させる。この場合、ファセットが生じるので最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる（実施例１）。
【００２２】
（２）シリコン層をポリシリコンで選択的に成長させる。この場合、ポリシリコンにはファセットが生じないので表面が平坦なシリコン層が得られる（実施例２）。
【００２３】
（３）シリコン層を、ファセットを有する単結晶Ｓｉとファセットを生じないポリシリコンとで積層形成する。この場合、ポリシリコンは選択成長、全面成長のいずれで形成されてもよい（実施例３）。
【００２４】
以下に、実施例１〜３について説明する。
【００２５】
［実施例１］
以下に本発明の実施例１を説明するが、図４で説明したマスク窒化膜６及びパッド酸化膜１０１（以下、マスク膜と総称する）の除去後、窒化膜によるサイドウォール９を形成するまでの工程は、前述した通りである。
【００２６】
図４で説明したサイドウォール９の形成の後、図７に移行して、マスク膜の除去により露出しているシリコンピラー１ａ表面をシード層として単結晶Ｓｉ１０ａを選択的にエピタキシャル成長させる。Ｓｉの選択成長装置に半導体基板をセットする前に、上記シリコンピラー表面をフッ酸含有溶液により洗浄し、自然酸化膜を除去する。次に、洗浄後の半導体基板をＳｉの選択成長装置にセットする。半導体基板を８００〜９００℃に加熱した後、水素雰囲気で１〜３分間熱処理する。この水素熱処理で上記シリコンピラー表面をさらに清浄化する。続いて、水素雰囲気を維持しながら、ジクロロシラン（ＳｉＨ２Ｃｌ２）を、例えば２００ｍｌ／ｍｉｎ、塩化水素（ＨＣｌ）を、例えば１００ｍｌ／ｍｉｎで導入し、５〜３０Ｔｏｒｒ（好ましくは１５Ｔｏｒｒ）の圧力条件に保持して単結晶Ｓｉ１０ａを選択エピタキシャル成長させる。選択エピタキシャル成長はマスク膜の除去により出来た穴（又は溝）が埋まり、半導体基板の中で最も成長の遅いファセットが層間絶縁膜７の上方に位置するまで層間絶縁膜７を十分覆うように過剰成長させる。
【００２７】
なお、半導体基板の中で最も遅いファセットは単結晶Ｓｉ１０ａの成長中に検知することはできないので、同一の構成からなる別の半導体基板を用いた予備成長試験に基づいて経験的に成長時間を制御（又は設定）する。
【００２８】
次に、図８に移行して、過剰成長して層間絶縁膜７上に形成されている単結晶Ｓｉ１０ａをCMPによって平坦化させ、層間絶縁膜７の表面が露出したところで止める。この状態で不純物注入によって上部拡散層１１を形成することにより、深さ方向に均一な上部拡散層が形成され、図９に示すように縦型トランジスタのチャネル長を一定に保つことが出来る。
【００２９】
［実施例２］
次に、本発明の実施例２について説明する。
【００３０】
図４で説明したマスク膜の除去後、窒化膜によるサイドウォール９を形成するまでの工程は、前述した通りである。図４で説明したサイドウォール９の形成の後、図１０を参照して、マスク膜の除去により露出しているシリコンピラー１ａ上部からエピ成長（エピタキシャル成長）させる際、ポリシリコン１２を選択的に成長させる。なお、図示を省略しているが、ポリシリコンが層間絶縁膜７の上面よりも上に形成された場合には、ポリシリコンをCMPにより平坦化させ、層間絶縁膜７の表面が露出したところで止める。実施例１のように単結晶シリコンをエピ成長させる場合は面方位に依存するファセットが形成され、高さ（深さ）ばらつきの要因となるが、ポリシリコンのエピ成長の場合は面方位依存が無いため、高さばらつきを抑制できる。この状態で上部拡散層１１を形成するための不純物注入を行えば、図１１に示すように、均一な上部拡散層１１が形成されるのでチャネル長の違いによる縦型トランジスタの特性ばらつきが生じない。
【００３１】
ポリシリコンをエピ成長させるためには下記のように、いくつかの方法を選択することができる。シリコン層を成長させるシリコンピラー１ａ表面をシリコンとは異なる材料で全面あるいは部分的に被覆すればよい。
【００３２】
（１）異なる材料が導体であれば全面被覆でも部分被覆でもよい。この導体には金属や金属シリサイドもしくは金属化合物を用いることができる。金属をＣＶＤ法やスパッタ法により全面に形成した後、６５０℃で熱処理しシリコンピラー１ａの表面に金属シリサイドを形成する。この場合、シリコンピラー１ａ表面は金属シリサイドで全面被覆される。その後、層間絶縁膜７上に形成されている未反応の金属を除去する。この状態にて実施例１で説明した条件でポリシリコンを選択成長させることにより、金属シリサイド上にのみ表面が平坦なポリシリコンを形成することができる。金属にはチタン、タングステン、ニッケル、コバルトなどを用いることができる。この場合、金属シリサイドの膜厚は１〜１０ｎｍとすることが好ましい。
【００３３】
（２）一方、異なる材料が絶縁膜の場合には、シリコンピラー１ａ表面を部分的に被覆する必要がある。これは、全面被覆してしまうとコンタクト抵抗が増大してしまう問題があるからである。逆に言えば、露出するシリコンピラー１ａ表面を分散させればよい。この絶縁膜には、酸化シリコンなどの酸化物が好ましい。例えば以下のようにしてシリコンピラー１ａ表面を部分的に酸化シリコンで被覆することができる。実施例１で説明したように、Ｓｉの選択成長装置に半導体基板をセットする前に、上記シリコンピラー表面をフッ酸含有溶液により洗浄し、自然酸化膜を除去する。その後、室温の空気中あるいは酸素雰囲気中に１〜３分放置して、シリコンピラー表面に新たな自然成長酸化シリコン膜を形成する。この状態で形成される酸化シリコン膜の厚さは０．２ｎｍ程度であり、表面の５０％程度が酸化シリコンで覆われた状態になっている。次に、半導体基板をＳｉの選択成長装置にセットする。水素雰囲気中で７００〜７５０℃に加熱した後、ジクロロシラン（ＳｉＨ２Ｃｌ２）を例えば２００ｍｌ／ｍｉｎ、塩化水素（ＨＣｌ）を例えば１００ｍｌ／ｍｉｎで導入し、５〜３０Ｔｏｒｒ（好ましくは１５Ｔｏｒｒ）の圧力条件に保持してシリコンを選択成長させる。この場合、成長温度は７００〜７５０℃で選択成長条件としては低い温度であり、水素雰囲気であっても酸化シリコンはほとんど還元されないため、そのままシリコンピラー表面に残存している。この状態では、シリコンピラー表面のうち、露出している５０％程度の分散された表面から各々独立してエピ成長が始まり、成長と共に各々の成長Ｓｉが接触して界面を形成し続けるのでシリコン層全体としては単結晶にはならず、多結晶シリコンとなる。したがってファセットを形成することなく表面が平坦なポリシリコン層として成長させることができる。
【００３４】
また、酸化シリコンからなる自然成長酸化膜以外にも以下のように分散する酸化膜を形成することができる。酸化ハフニウムや酸化ジルコニウムなどの比較的誘電率が高い絶縁膜は、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）を用いて形成することができる。例えば、酸化ジルコニウムの場合、半導体基板の温度を２５０℃に保持して、原料ガスとなるテトラキスエチルメチルアミノジルコニウム（ＴＥＭＡＺ）の導入、原料ガスのパージ、オゾンの導入、オゾンのパージからなる基本ステップを１サイクルとして複数サイクル繰り返すことにより所望の膜厚分を形成する。この時、１サイクルで形成される酸化ジルコニウム膜厚は０．１ｎｍ程度であり。表面の３０％程度が酸化ジルコニウムで被覆された状態に相当する。したがって、このようなＡＬＤ法で形成する酸化物でシリコンピラー表面を部分的に被覆することができ、表面が平坦なポリシリコン層として選択成長させることができる。
【００３５】
［実施例３］
次に、本発明の実施例３について説明する。
【００３６】
図４で説明したマスク膜の除去後、窒化膜によるサイドウォール９を形成するまでの工程は、前述した通りである。図４で説明したサイドウォール９の形成の後、図１２を参照して、単結晶Ｓｉ１０’をマスク膜除去後の穴（又は溝）から頭が出ない程度の高さにエピ成長させる。
【００３７】
続いて、図１３を参照して、単結晶Ｓｉ１０’をポリシリコン１３で埋設し、CMPにより層間絶縁膜７の上面と同じ高さ位置まで擦り切ることで上部拡散層の高さを揃えることが出来る(図１４)。この状態で不純物注入により上部拡散層を形成すると、高濃度注入層１１’は単結晶シリコンで形成されることになる(図１５)。その為、上部コンタクト底をシリサイド化する際にポリシリコンの粒界を伝っての異常成長が起きたとしても、高濃度注入層１１’に欠陥が生じることを防ぐことができる。なお、ポリシリコンは選択成長、全面成長のいずれで形成されてもよい。
【００３８】
［実施例の効果］
上記実施例１〜３によれば、表面が平坦なシリコン層を形成できることにより、上部拡散層となるシリコン層の高さ（深さ）を一定にして、縦型トランジスタの特性ばらつきを抑制することが出来る。
【００３９】
本発明を、複数の実施例を参照して説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。
【産業上の利用可能性】
【００４０】
本発明は、例えば４Ｆ２セルトランジスタへの適用に適しているが、これに限定されるものではなく、下部拡散層と上部拡散層を備える縦型トランジスタ全般に適用可能である。
【符号の説明】
【００４１】
１    シリコン基板
２    下部拡散層
３、４    ゲート酸化膜
５    ゲート電極
６    マスク窒化膜
７    層間絶縁膜
８    ＬＤＤ
９    サイドウォール
１０    エピタキシャル成長シリコン層（エピＳｉ層）
１０’、１０ａ    単結晶シリコン
１１    上部拡散層
１１’    高濃度注入層
１２、１３    ポリシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013105770.tif 000009
【図８】
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【図９】
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【図１０】
2013105770.tif 000012
【図１１】
2013105770.tif 000013
【図１２】
2013105770.tif 000014
【図１３】
2013105770.tif 000015
【図１４】
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【図１５】
2013105770.tif 000017