(57)【要約】【課題】高性能なＩＩＩ−Ｖ族ＭＩＳＦＥＴの実現を可能にする、より効果的なＩＩＩ−Ｖ族化合物半導体表面のパッシベーション技術を提供する。【解決手段】エピタキシャル成長により化合物半導体層をベース基板上に形成するステップと、前記化合物半導体層の表面をセレン化合物を含む洗浄液で洗浄するステップと、前記化合物半導体層の上に絶縁層を形成するステップと、を有する半導体基板の製造方法を提供する。前記セレン化合物として、セレン酸化物が挙げられる。前記セレン酸化物として、Ｈ２ＳｅＯ３が挙げられる。前記洗浄液が、水、アンモニアおよびエタノールからなる群から選択された１以上の物質をさらに含んでもよい。前記化合物半導体層の表面がＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）からなる場合、前記絶縁層がＡｌ２Ｏ３からなるものであることが好ましく、Ａｌ２Ｏ３は、ＡＬＤ法により形成されることが好ましい。【選択図】図１
2013004545.tif 000002
【特許請求の範囲】
【請求項１】
エピタキシャル成長により化合物半導体層をベース基板上に形成するステップと、
前記化合物半導体層の表面をセレン化合物を含む洗浄液で洗浄するステップと、
前記化合物半導体層の上に絶縁層を形成するステップと、を有する
半導体基板の製造方法。
【請求項２】
前記セレン化合物が、セレン酸化物である
請求項１に記載の半導体基板の製造方法。
【請求項３】
前記セレン酸化物が、Ｈ２ＳｅＯ３である
請求項２に記載の半導体基板の製造方法。
【請求項４】
前記洗浄液が、水、アンモニアおよびエタノールからなる群から選択された１以上の物質をさらに含む
請求項１から請求項３の何れか一項に記載の半導体基板の製造方法。
【請求項５】
前記洗浄液中のセレン化合物のモル濃度が、７×１０―３ｍｏｌ／ｌ以上７×１０―１ｍｏｌ／ｌ以下である
請求項１から請求項４の何れか一項に記載の半導体基板の製造方法。
【請求項６】
前記化合物半導体層の表面がＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）からなり、
前記絶縁層がＡｌ２Ｏ３からなる
請求項１から請求項５の何れか一項に記載の半導体基板の製造方法。
【請求項７】
前記絶縁層を形成するステップが、ＡＬＤ法により前記絶縁層を形成するステップである
請求項１から請求項６の何れか一項に記載の半導体基板の製造方法。
【請求項８】
化合物半導体層と、
前記化合物半導体層に接する絶縁層と、を有し、
前記化合物半導体層と前記絶縁層との界面にセレン原子を有する
半導体基板。
【請求項９】
前記化合物半導体層と前記絶縁層との界面における前記セレン原子の面密度が、１×１０１４ａｔｏｍｓ／ｃｍ２以下である
請求項８に記載の半導体基板。
【請求項１０】
前記化合物半導体層の表面がＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）からなり、
前記絶縁層がＡｌ２Ｏ３からなる
請求項８または請求項９に記載の半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法および半導体基板に関する。
【背景技術】
【０００２】
非特許文献１〜３には、（ＮＨ４）２Ｓ、ＨＢｒあるいは窒化リンを用いて、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）に用いるＩＩＩ−Ｖ族化合物半導体の表面を不動態化するパッシベーション技術が記載されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｙ．Ｘｕａｎ  ｅｔ  ａｌ．，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔ．，２８，９３５（２００７）
【非特許文献２】Ｙ．Ｑ．Ｗｕ  ｅｔ  ａｌ．，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，３２３（２００９）
【非特許文献３】Ｈ．Ｊ．Ｏｈ  ｅｔ  ａｌ．，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，３３９（２００９）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記したパッシベーション技術により、ＩＩＩ−Ｖ族化合物半導体と絶縁層との界面における欠陥密度が低減され、ＩＩＩ−Ｖ族化合物半導体層をチャネル層に用いるＩＩＩ−Ｖ族ＭＩＳＦＥＴの性能が向上すると期待される。
【０００５】
しかし、より効果的にＩＩＩ−Ｖ族化合物半導体の表面を不動態化するパッシベーション技術が望まれる。より効果的なパッシベーション技術を適用して、ＩＩＩ−Ｖ族ＭＩＳＦＥＴの性能を向上することが期待される。
【０００６】
本発明の目的は、高性能なＩＩＩ−Ｖ族ＭＩＳＦＥＴの実現を可能にする、より効果的なＩＩＩ−Ｖ族化合物半導体表面のパッシベーション技術を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の態様においては、エピタキシャル成長により化合物半導体層をベース基板上に形成するステップと、前記化合物半導体層の表面をセレン化合物を含む洗浄液で洗浄するステップと、前記化合物半導体層の上に絶縁層を形成するステップと、を有する半導体基板の製造方法が提供される。
【０００８】
前記セレン化合物として、セレン酸化物が挙げられる。前記セレン酸化物として、Ｈ２ＳｅＯ３が挙げられる。前記洗浄液が、水、アンモニアおよびエタノールからなる群から選択された１以上の物質をさらに含んでもよい。前記洗浄液中のセレン化合物のモル濃度が、７×１０―３ｍｏｌ／ｌ以上７×１０―１ｍｏｌ／ｌ以下であることが好ましい。前記化合物半導体層の表面がＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）からなる場合、前記絶縁層がＡｌ２Ｏ３からなるものであることが好ましい。前記絶縁層を形成するステップとして、ＡＬＤ（atomic layer deposition）法（原子層堆積法）により前記絶縁層を形成するステップが挙げられる。
【０００９】
本発明の第２の態様においては、化合物半導体層と、前記化合物半導体層に接する絶縁層と、を有し、前記化合物半導体層と前記絶縁層との界面にセレン原子を有する半導体基板が提供される。前記化合物半導体層と前記絶縁層との界面における前記セレン原子の面密度は、１×１０１４ａｔｏｍｓ／ｃｍ２以下であることが好ましい。前記化合物半導体層の表面がＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）からなる場合、前記絶縁層がＡｌ２Ｏ３からなるものであることが好ましい。
【図面の簡単な説明】
【００１０】
【図１】半導体基板１００の断面を示す。
【図２】半導体基板１００の製造過程における断面を示す。
【図３】半導体基板１００の製造過程における断面を示す。
【図４】電界効果トランジスタ２００の断面を示す。
【図５】電界効果トランジスタ２００の製造過程における断面を示す。
【図６】ＩｎＰ（１００）基板上に製造した電界効果トランジスタのドレイン電流―ゲート電圧（Ｉｄ−Ｖｇ）特性を示す。
【図７】ＩｎＰ（１１１）Ａ基板上に製造した電界効果トランジスタのＩｄ−Ｖｇ特性を示す。
【図８】ＩｎＰ（１００）基板上に製造した電界効果トランジスタの移動度を示す。
【図９】ＩｎＰ（１１１）Ａ基板上に製造した電界効果トランジスタの移動度を示す。
【図１０】ＩｎＰ（１００）基板およびＩｎＰ（１１１）Ａ基板上に製造した電界効果トランジスタの移動度の温度依存性を示す。
【図１１】ＩｎＰ（１００）基板およびＩｎＰ（１１１）Ａ基板上に製造した電界効果トランジスタの高電界域における移動度としきい値電圧との関係を示す。
【図１２】ＩｎＰ（１００）基板およびＩｎＰ（１１１）Ａ基板上に製造した電界効果トランジスタの電流オンオフ比とＳ値から推計した界面準位密度との関係を示す。
【図１３】Ａｌ２Ｏ３／ＩｎＧａＡｓ層の二次イオン質量分析（ＳＩＭＳ）による深さプロファイルを示す。
【図１４】ＩｎＰ基板上のＩｎＧａＡｓ表面をＮＨ４ＯＨ処理した場合、Ｓｅ洗浄液処理した場合、Ｓｅ洗浄液処理した後ＡＬＤ層を形成した場合の三通りの場合について、ＸＰＳ法による表面元素分析を行った結果であって、Ｓｅ３ｄピークの近傍を示したものである。
【図１５】ＩｎＰ基板上のＩｎＧａＡｓ表面をＮＨ４ＯＨ処理した場合、イオウ洗浄液処理した場合、イオウ洗浄液処理した後ＡＬＤ層を形成した場合の三通りの場合について、ＸＰＳ法による表面元素分析を行った結果であって、Ｓ２ｐピークの近傍を示したものである。
【発明を実施するための形態】
【００１１】
図１は、半導体基板１００の断面を示す。半導体基板１００は、ベース基板１０２と、化合物半導体層１０４と、絶縁層１０６とを有する。ベース基板１０２、化合物半導体層１０４および絶縁層１０６は、ベース基板１０２、化合物半導体層１０４、絶縁層１０６の順に位置する。
【００１２】
ベース基板１０２として、ＩｎＰ基板が挙げられる。ＩｎＰ基板として、化合物半導体層１０４が形成される面が（１００）面であるＩｎＰ（１００）基板、化合物半導体層１０４が形成される面が（１１１）Ａ面であるＩｎＰ（１１１）Ａ基板が挙げられる。ベース基板１０２は、表面がシリコン結晶である基板であってもよい。表面がシリコン結晶である基板として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板が挙げられる。ベース基板１０２は、ガラス、セラミックス等の絶縁体基板、金属等の導電体基板、炭化シリコン等の半導体基板であってもよい。
【００１３】
化合物半導体層１０４は、エピタキシャル成長によりベース基板１０２上に形成される。化合物半導体層１０４として、ＩＩＩ−Ｖ族化合物半導体層が挙げられる。化合物半導体層１０４をＩＩＩ−Ｖ族化合物半導体からなるものとすることで、移動度の大きい高性能なＭＩＳＦＥＴを形成できる。化合物半導体層１０４として、ＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）が挙げられる。
【００１４】
絶縁層１０６は、化合物半導体層１０４に接して形成される。絶縁層１０６は、ＭＩＳＦＥＴのゲート絶縁層として機能するものであり、たとえばＡＬＤ法によるＡｌ２Ｏ３層が挙げられる。なお、化合物半導体層１０４の表面がＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）からなる場合、絶縁層１０６はＡｌ２Ｏ３であることが好ましい。化合物半導体層１０４が複数の化合物半導体層からなる場合においても、その最も上の化合物半導体層の表面がＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）からなるとき、絶縁層１０６はＡｌ２Ｏ３であることが好ましい。
【００１５】
化合物半導体層１０４と絶縁層１０６との界面にセレン原子を有する。「界面にセレン原子を有する」とは、厳密に界面にのみセレン原子が存在することを意味するのではなく、界面近傍、主に絶縁層１０６の界面側に存在することを意味する。セレン原子の存在位置をたとえばＳＩＭＳ（二次イオン質量分析）による深さプロファイルで分析すれば、界面近傍を中心にある程度の幅を持って観測される。化合物半導体層１０４と絶縁層１０６との界面におけるセレン原子の面密度は、１×１０１４ａｔｏｍｓ／ｃｍ２以下であることが好ましい。
【００１６】
図２および図３は、半導体基板１００の製造過程における断面を示す。図２に示すように、ベース基板１０２を用意し、エピタキシャル成長により化合物半導体層１０４をベース基板１０２上に形成する。化合物半導体層１０４のエピタキシャル成長には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用することができる。ＭＯＣＶＤ法において、ＩｎソースにはＴＭＩｎ（トリメチルインジウム）を、ＧａソースにはＴＭＧａ（トリメチルガリウム）を、ＡｓソースにはＡｓＨ３（アルシン）を用いることができる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０〜７５０℃の範囲で適宜選択できる。反応時間を適宜選択することでエピタキシャル成長層の厚さを制御することができる。
【００１７】
図３に示すように、化合物半導体層１０４の表面をセレン化合物を含む洗浄液で洗浄する。セレン化合物として、セレン酸化物が挙げられる。セレン酸化物として、Ｈ２ＳｅＯ３が挙げられる。また、洗浄液には、水、アンモニアおよびエタノールからなる群から選択された１以上の物質をさらに含んでもよい。洗浄液中のセレン化合物のモル濃度は、７×１０―３ｍｏｌ／ｌ以上７×１０―１ｍｏｌ／ｌ以下とすることができる。そして、化合物半導体層１０４の上に絶縁層１０６を形成し、図１に示す半導体基板１００が製造できる。
【００１８】
なお、化合物半導体層１０４の表面がＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）からなる場合、絶縁層１０６は、Ａｌ２Ｏ３からなることが望ましい。この場合、Ａｌ２Ｏ３からなる絶縁層１０６は、ＡＬＤ法により形成することが好ましい。ＡＬＤ法によるＡｌ２Ｏ３層の形成では、層形成の最初のステップにおいて、Ａｌ原料であるＴＭＡ（トリメチルアルミニウム）のみを供給する。このＴＭＡのみを供給するステップにおいて、先の洗浄処理で化合物半導体層１０４の表面に残留し、同表面に強く結合していないＳｅ原子が除去されると考えられる。この結果、化合物半導体層１０４と絶縁層１０６との間に形成される欠陥が減少し、ＦＥＴの性能が向上することが期待できる。
【００１９】
以上説明した半導体基板１００によれば、化合物半導体層１０４の表面をセレン化合物を含む洗浄液で洗浄するため、絶縁層１０６との界面における欠陥密度が低減でき、ＭＩＳＦＥＴの性能が向上する。
【００２０】
図４は、電界効果トランジスタ２００の断面を示し、図５は、電界効果トランジスタ２００の製造過程における断面を示す。電界効果トランジスタ２００は、半導体基板１００の表面に形成され、ゲート電極２０２、ソース電極２０４、ドレイン電極２０６を有する。半導体基板１００の化合物半導体層１０４とゲート電極２０２との間には絶縁層１０６が位置し、絶縁層１０６はゲート絶縁層として機能する。化合物半導体層１０４の一部はチャネルとして機能する。ゲート電極２０２の上にはゲート金属２０８が形成されても良い。ゲート電極２０２として、ＴａＮが挙げられる。ソース電極２０４、ドレイン電極２０６およびゲート金属２０８は、たとえばＴｉ／Ａｕの積層膜である。
【００２１】
図５に示すように、半導体基板１００を製造した後、ゲート電極２０２を、スパッタ法によるＴａＮ膜の堆積およびリソグラフィによるＴａＮ膜のパターニングにより形成する。ＴａＮ膜のパターニングと同時に、ソース電極２０４およびドレイン電極２０６が形成される領域の絶縁層１０６もエッチングして除去する。
【００２２】
次に、たとえばスパッタ法によるＴｉ／Ａｕ積層膜の膜堆積およびリフトオフ法によるパターニングにより、ソース電極２０４、ドレイン電極２０６およびゲート金属２０８を同時に形成する。以上のようにして、電界効果トランジスタ２００が製造できる。
【００２３】
なお、ここでは、半導体基板１００を用いる電子デバイスとして電界効果トランジスタ２００を例示しているが、キャパシタ等他の電子デバイスも例示できる。すなわち、絶縁層１０６の一部上に電極を有し、当該電極と化合物半導体層１０４が平行平板キャパシタの電極として機能し、電極と化合物半導体層１０４で挟まれた絶縁層１０６の一部がキャパシタ絶縁体として機能するような電子デバイスであっても良い。
【００２４】
（実施例）
前記した電界効果トランジスタ２００と同様な電界効果トランジスタを実際に製造し、各種の分析と性能評価を実施した。ベース基板１０２として、ＩｎＰ（１００）基板とＩｎＰ（１１１）Ａ基板の二種類の基板を用いた。各々のＩｎＰ基板上に、化合物半導体層１０４としてｐ形ＩｎＧａＡｓ層をエピタキシャル成長した。ｐ型ＩｎＧａＡｓ層は、厚さを０．５μｍとし、ｐ型不純物原子の濃度を３×１０１６ａｔｏｍｓ／ｃｍ３とした。ＡＬＤ法により厚さ６ｎｍのＡｌ２Ｏ３保護層を形成した後、ソース・ドレイン領域にｎ型不純物原子としてＳｉをイオン注入した。Ｓｉのイオン注入量が２×１０１４ａｔｏｍｓ／ｃｍ２となるようにイオン電流を調整した。窒素雰囲気での６００℃、１０秒の加熱により不純物原子を活性化し、Ａｌ２Ｏ３保護層を緩衝フッ酸によるエッチングにより除去した。
【００２５】
次にｐ型ＩｎＧａＡｓ層の表面を洗浄処理した。洗浄処理は、ｐ型ＩｎＧａＡｓ層を形成したＩｎＰ基板をＳｅ洗浄液に浸漬することで実施した。Ｓｅ洗浄液として、Ｈ２ＳｅＯ３を４×１０−２ｍｏｌ／ｌの濃度で含有するＮＨ４ＯＨ水溶液を用いた。なお比較例として、Ｈ２ＳｅＯ３を（ＮＨ４）２Ｓに代えたイオウ洗浄液を用いた場合のサンプル（比較例１）と、ＮＨ４ＯＨ水溶液のみを洗浄液として用いた場合のサンプル（比較例２）も作成した。
【００２６】
洗浄処理の後、絶縁層１０６としてＡｌ２Ｏ３層をＡＬＤ法により形成した。Ａｌ２Ｏ３層の厚さは１２ｎｍとし、堆積温度は２５０℃とした。スパッタ法によりＴａＮからなるゲート電極を形成し、Ｔｉ／Ａｕからなるソース・ドレイン電極を形成した。窒素雰囲気、３５０℃、９０秒のポストメタルアニールを行い、実施例および比較例の電界効果トランジスタを製造した。以下製造した電界効果トランジスタの性能を比較例の結果と比較しながら説明する。
【００２７】
図６は、ＩｎＰ（１００）基板上に製造した電界効果トランジスタのＩｄ−Ｖｇ特性を示し、図７は、ＩｎＰ（１１１）Ａ基板上に製造した電界効果トランジスタのＩｄ−Ｖｇ特性を示す。なお、図６、図７において、電界効果トランジスタのゲート長（Ｌ）およびゲート幅（Ｗ）はそれぞれ１μｍおよび１００μｍである。図６および図７から、イオウ洗浄液の場合に比較して、Ｓｅ洗浄液を用いた場合には顕著なオフ電流の低減が観察された。特にＩｎＰ（１００）基板においてオフ電流低減の効果が大きい。
【００２８】
図８は、ＩｎＰ（１００）基板上に製造した電界効果トランジスタの移動度を示し、図９は、ＩｎＰ（１１１）Ａ基板上に製造した電界効果トランジスタの移動度を示す。なお、図８、図９において、電界効果トランジスタのゲート長およびゲート幅はそれぞれ１００μｍおよび１００μｍである。図８および図９から、ＮＨ４ＯＨ洗浄液の場合と比較したイオウ洗浄液の移動度向上効果が確認できる。さらに、Ｓｅ洗浄液の場合、イオウ洗浄液の効果を上回る移動度向上の効果が観察できた。Ｓｅ洗浄液の場合の０．６ＭＶ／ｃｍの電界強度における実効移動度は、ＩｎＰ（１１１）Ａ基板の場合で１０３４ｃｍ２／Ｖｓ、ＩｎＰ（１００）基板の場合で８３７ｃｍ２／Ｖｓであった。前者の実効移動度の値は、シリコンを活性層とする場合と比較して２．７倍の値である。
【００２９】
図１０は、ＩｎＰ（１００）基板およびＩｎＰ（１１１）Ａ基板上に製造した電界効果トランジスタの移動度の温度依存性を示す。図１１は、ＩｎＰ（１００）基板およびＩｎＰ（１１１）Ａ基板上に製造した電界効果トランジスタの高電界域における移動度としきい値電圧との関係を示す。図１０から、温度依存性は大きくないことが観察された。この結果は、チャネルを移動するキャリアの散乱は、主に絶縁層との界面におけるラフネスと双極子ゆらぎに起因するという、本発明者らが既に得ている知見と整合する。また、本発明者らは、双極子ゆらぎが小さい界面でＭＩＳＦＥＴを構成した場合、しきい値電圧が負電圧側にシフトするという知見も得ている。図１１から、しきい値電圧が負電圧側にシフトするほど移動度が改善することが分かり、Ｓｅ洗浄液処理によってＭＩＳ界面における欠陥の形態の一つである双極子ゆらぎが抑制されていることが示唆される。
【００３０】
図１２は、ＩｎＰ（１００）基板およびＩｎＰ（１１１）Ａ基板上に製造した電界効果トランジスタの電流オンオフ比とＳ値から推計した界面準位密度との関係を示す。ここで、Ｓ値とはしきい値電圧以下の領域でのゲート電圧に対するドレイン電流の変化率を指し、この値から界面準位密度を計算することができる。界面準位密度が大きくなると電流オンオフ比が低下する傾向を確認し、ＩｎＰ（１００）基板およびＩｎＰ（１１１）Ａ基板のそれぞれにおいて、Ｓｅ洗浄液処理の場合が最も良好な結果を示した。
【００３１】
図１３は、Ａｌ２Ｏ３／ＩｎＧａＡｓ層の二次イオン質量分析（ＳＩＭＳ）による深さプロファイルを示す。Ａｌ２Ｏ３／ＩｎＧａＡｓ層は、ＩｎＰ（１００）基板上にＩｎＧａＡｓ層を形成し、Ｓｅ洗浄液による洗浄後にＡｌ２Ｏ３層を形成した。図１３に示す深さプロファイルから、Ａｌ２Ｏ３層とＩｎＧａＡｓ層との界面にＳｅ原子が残留していることが分かった。
【００３２】
図１４は、ＩｎＰ基板上のＩｎＧａＡｓ表面をＮＨ４ＯＨ処理した場合、Ｓｅ洗浄液処理した場合、Ｓｅ洗浄液処理した後ＡＬＤ層を形成した場合の三通りの場合について、ＸＰＳ法による表面元素分析を行った結果であって、Ｓｅ３ｄピークの近傍を示したものである。図１５は、ＩｎＰ基板上のＩｎＧａＡｓ表面をＮＨ４ＯＨ処理した場合、イオウ洗浄液処理した場合、イオウ洗浄液処理した後ＡＬＤ層を形成した場合の三通りの場合について、ＸＰＳ法による表面元素分析を行った結果であって、Ｓ２ｐピークの近傍を示したものである。
【００３３】
図１４に示すＸＰＳ強度から推計された界面におけるＳｅ原子の濃度は、約０．２モノレイヤー（面密度約１×１０１４ａｔｏｍｓ／ｃｍ２）に相当するという結果であった。一方、図１５のＸＰＳ強度から推計された界面におけるイオウ原子の濃度は、約０．６モノレイヤーに相当するという結果であった。この点からＳｅ洗浄液の場合に界面に含まれるＳｅ原子の量は、イオウ洗浄液の場合に界面に含まれるイオウ原子の量より少ないと推察でき、これがイオウ洗浄液に比較してＳｅ洗浄液を用いた場合に電界効果トランジスタの性能向上が達成される一因と考えられる。
【００３４】
また、Ｓｅ洗浄液中のＨ２ＳｅＯ３の濃度を１×１０−１ｍｏｌ／ｌ、および３×１０−１ｍｏｌ／ｌとした場合について同様にサンプルを作成し、製造した電界効果トランジスタの性能を確認した。その結果、いずれの場合においてもＨ２ＳｅＯ３濃度が４×１０−２ｍｏｌ／ｌの場合と同様の性能が得られた。
【００３５】
本発明の半導体基板の製造方法によれば、ＭＩＳ界面の洗浄をＳｅ洗浄液を用いて行うので、電界効果トランジスタの移動度を高くし、電流オンオフ比を高くすることができる。
【符号の説明】
【００３６】
１００  半導体基板、１０２  ベース基板、１０４  化合物半導体層、１０６  絶縁層、２００  電界効果トランジスタ、２０２  ゲート電極、２０４  ソース電極、２０６  ドレイン電極、２０８  ゲート金属。
【図１】
2013004545.tif 000003
【図２】
2013004545.tif 000004
【図３】
2013004545.tif 000005
【図４】
2013004545.tif 000006
【図５】
2013004545.tif 000007
【図６】
2013004545.tif 000008
【図７】
2013004545.tif 000009
【図８】
2013004545.tif 000010
【図９】
2013004545.tif 000011
【図１０】
2013004545.tif 000012
【図１１】
2013004545.tif 000013
【図１２】
2013004545.tif 000014
【図１３】
2013004545.tif 000015
【図１４】
2013004545.tif 000016
【図１５】
2013004545.tif 000017