(57)【要約】【課題】半導体集積回路において消費電力を低減するとともに、ノイズの発生を低減する。【解決手段】半導体集積回路は、複数のＤＦＦを有し、その少なくとも１つが冗長回路とされる。半導体集積回路が通常動作モードである際に、ＡＮＤゲート１によって冗長回路であるＤＦＦ３−３に印加されるクロック信号を停止する。冗長回路へのクロック信号が停止されると、当該冗長回路においてクロック信号が停止された状態における冗長回路のドレイン−グランド間容量よりもその容量を増加させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のフリップフロップ回路を備える半導体集積回路であって、
前記半導体集積回路が通常動作モードである際に、前記複数のフリップフロップ回路の少なくとも１つを別フリップフロップ回路として当該別フリップフロップ回路に印加されるクロック信号を停止するクロック停止手段と、
前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、前記クロック信号が停止された状態における前記別フリップフロップ回路のドレイン−グランド間容量よりもその容量を増加させる容量増加手段とを有することを特徴とする半導体集積回路。
【請求項２】
複数のフリップフロップ回路を備え、該フリップフロップ回路がＰＭＯＳおよびＮＭＯＳで構成された半導体集積回路であって、
前記半導体集積回路が通常動作モードである際に、前記複数のフリップフロップ回路の少なくとも１つを別フリップフロップ回路として当該別フリップフロップ回路に印加されるクロック信号を停止するクロック停止手段と、
前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、オンさせるＰＭＯＳの数を、前記別フリップフロップ回路が備えるＮＭＯＳの数よりも多くする制御手段とを有することを特徴とする半導体集積回路。
【請求項３】
前記別フリップフロップ回路は、ＰＭＯＳおよびＮＭＯＳで構成され、前記クロック信号に応じてオン又はオフするアナログスイッチを有し、前記制御手段は前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、前記アナログスイッチのＰＭＯＳの全てをオンとすることを特徴とする請求項２に記載の半導体集積回路
【請求項４】
複数のフリップフロップ回路を備え、前記フリップフロップ回路が第１の出力端子と前記第１の出力端子から出力される信号が反転された信号を出力する第２の出力端子とを備えるとともに、前記第１および前記第２の出力端子の前段にそれぞれＰＭＯＳおよびＮＭＯＳで構成されたインバータが配置された半導体集積回路であって、
前記インバータではＰＭＯＳにドレイン電圧が印加され、ＮＭＯＳにソース電圧が印加されており、
前記半導体集積回路が通常動作モードである際に、前記複数のフリップフロップ回路の少なくとも１つを別フリップフロップ回路として当該別フリップフロップ回路に印加されるクロック信号を停止するクロック停止手段と、
前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、前記第１および前記第２の出力端子の前段に備えられたインバータにおいてＰＭＯＳを同時にオンする制御手段を有することを特徴とする半導体集積回路。
【請求項５】
前記フリップフロップ回路はＰＭＯＳおよびＮＭＯＳで構成されており、
前記制御手段は、前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、オンさせるＰＭＯＳの数を、前記別フリップフロップ回路が備えるＮＭＯＳの数よりも多くすることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記別フリップフロップ回路は、ＰＭＯＳおよびＮＭＯＳで構成され、前記クロック信号に応じてオン又はオフするアナログスイッチを有し、前記制御手段は前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、前記アナログスイッチのＰＭＯＳの全てをオンとすることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記別フリップフロップ回路は通常動作モードの際に使用されない冗長回路であることを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記クロック停止手段は前記冗長回路も含めて前記フリップフロップ回路をテストするスキャンテストの際、前記冗長回路に前記クロック信号を供給することを特徴とする請求項７に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長回路（例えば、ＥＣＯセル）又はクロックドゲートで制御する半導体集積回路に関し、特に、ノイズの低減が必要な複写機又はプリンタで用いられる大規模ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）又はＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）などの半導体集積回路に関する。
【背景技術】
【０００２】
一般に、ＡＳＩＣなどの半導体集積回路では、所謂不良セルを救済するための冗長回路が搭載されている。例えば、半導体集積回路において、メモリセルに不良が発見された場合には、当該不良セルを予備メモリセル（冗長回路）で置き換えることによって、不良セルの救済を行う。不良セルを置き換える際には、メモリセルの集合（スペア）単位で行われる。
【０００３】
つまり、ＡＳＩＣの設計を行う際には、設計上のリスクを軽減するため、回路仕様修正又は誤回路（不良セル）の修正を行うため、余分なＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｈａｎｇｅ  Ｏｒｄｅｒ）セルを冗長回路としてＡＳＩＣに予め搭載して、当該冗長回路を用いて回路の修正を行っている（例えば、特許文献１又は２参照）。
【０００４】
ところで、一般的なカスタムＡＳＩＣ、特に、スタンダードセル方式のＡＳＩＣでは、そのチップサイズを必要最小限のサイズとする必要がある。このため、回路仕様修正および誤回路の修正の際に用いられるＥＣＯセルの数を必要最小限に抑える必要がある。さらに、ＡＳＩＣを修正する際に、誤回路（不良セル）などとＥＣＯセルとの動作タイミングをとるため、できる限りＥＣＯセルはＡＳＩＣの修正箇所に近い位置に配置することが望ましい。
【０００５】
図１４は、半導体集積回路におけるＥＣＯセルのレイアウトの一例を示す図である。
【０００６】
ところで、実際上、ＡＳＩＣにおいていずれの箇所に仕様変更などが生じるかについて事前に把握することは困難である。このため、通常設計においては、ＡＳＩＣ１４ａにおいてレイアウト領域１４ｂに均等にＥＣＯセル１４ｃが配置されるように、レイアウトが行われる（図１４参照）。
【０００７】
加えて、ＡＳＩＣの仕様変更を行ってＥＣＯセルを組み込む場合、ＥＣＯセルのテストを行う必要がある。このテストのためには、ＳＣＡＮ回路（ＡＳＩＣ用テスト回路）を予めＡＳＩＣに備える必要がある。
【０００８】
図１５は、ＥＣＯセルおよびＳＣＡＮ回路の一例を示す図である。
【０００９】
図１５において、ＦＦ（フリップフロップ）３−３がＥＣＯセルであるとする。ＦＦ３−３は使用されないとしても、フルＳＣＡＮ（ＡＳＩＣ全体でテストする構造）テストを行うことできるように、ＳＣＡＮ回路に予め組み込む必要がある。一般に、ＡＳＩＣにおいては、ＳＣＡＮ回路にＥＣＯセルを組み込むことによって、クロックのタイミング制約を満足するテストを実行することが可能となる。これによって、ＥＣＯセルを用いて仕様変更を行った後においてもクロックのタイミング制約を満足させることができる。
【００１０】
図１５を参照すると、図示のＳＣＡＮ回路は、Ｄ（ディレイ）タイプフリップフロップ（ＤＦＦ）３−１、３−２、および３−３、およびセレクタ３−４〜３−６を有している。ＤＦＦ３−１のＤ入力端子は、セレクタ３−４の出力端子に接続され、ＤＦＦ３−１のＱ出力端子はセレクタ３−５の一方の入力端子に接続されている。
【００１１】
同様に、ＤＦＦ３−２のＤ入力端子は、セレクタ３−５の出力端子に接続され、ＤＦＦ３−２のＱ出力端子はセレクタ３−６の一方の入力端子に接続されている。また、ＤＦＦ３−３のＤ入力端子は、セレクタ３−６の出力端子に接続され、ＤＦＦ３−３のＱ出力端子は他のセレクタ（図示せず）の一方の入力端子に接続されている。
【００１２】
ＤＦＦ３−１〜３−３のクロック端子は、ＣＬＫ端子３−１１に接続されている。セレクタ３−６の他方の入力端子は接地され（ＧＮＤ）、セレクタ３−５の他方の入力端子は入力端子３−８に接続されている。
【００１３】
セレクタ３−４の一方の入力端子はＳＣＡＮ＿ＩＮ入力端子３−９に接続され、セレクタ３−４の他方の入力端子はＩＮ１入力端子３−１０に接続されている。また、ＤＦＦ３−２のＱ出力端子は他のマクロモジュール（図示せず）の入力端子に備えられたＳＣＡＮ用セレクタの一方の入力端子に接続されている。ＤＦＦ３−１のＱ出力端子には、他の回路（図示せず）の入力に備えられたセレクタの一方の入力端子が接続されている。
【００１４】
いま、ＳＣＡＮ＿ＴＥＳＴ端子３−１２にローベル（Ｌ）の信号が入力されると、ＳＣＡＮ回路は通常動作モードとなって、ＩＮ１入力端子３−１０がＤＦＦ３−１のＤ入力端子に接続される。さらに、マクロスタート（ｍａｃｒｏ＿ｓｔａｒｔ）入力端子３−８がＤＦＦ３−２のＤＦＦの入力端子に接続され、ＤＦＦ３−３の入力端子はＧＮＤ（グランド）３−７に接続される。その結果、ＥＣＯセルであるＤＦＦ３−３は動作しない。また、ＤＦＦ３−１のＱ出力端子から他の回路（図示せず）入力に制御信号が送出される。
【００１５】
図示のＳＣＡＮ回路では、ＩＮ１入力端子３−１０に与える入力信号がハイレベル（Ｈ）となると、上記の他の回路（図示せず）が起動される。また、ｍａｃｒｏ＿ｓｔａｒｔ入力端子がＨとなると、他のマクロ制御回路（図示せず）が起動される。さらに、ＤＦＦ３−３はそのＤ入力端子がＧＮＤに接続されて、ＳＣＡＮ回路の動作に寄与しない冗長回路となる。
【００１６】
一方、ＳＣＡＮテストの際には、ＳＣＡＮ＿ＴＥＳＴ端子３−１２がＨとされて、セレクタ３−４〜３−６の接続が切り換えられる。これによって、ＳＣＡＮ＿ＩＮ入力端子３−９がＤＦＦ３−１の入力端子に接続され、ＤＦＦ３−１のＱ出力端子がＤＦＦ３−２のＤ入力端子に接続される。また、ＤＦＦ３−２のＱ出力端子がＤＦＦ３−３のＤ入力端子に接続される。そして、ＤＦＦ３−３のＱ出力端子は、他のＤＦＦ（図示せず）の入力端子に接続される。これによって、ＤＦＦ３−１〜３−３がシフトレジスタのように直列に接続されてテスト回路が構成される。
【００１７】
図１５には示されていないが、最後段に位置するＤＦＦのＱ出力端子はＳＣＡＮＯＵＴ（テスト信号の出力端子）出力端子に接続されており、ＳＣＡＮ＿ＩＮ入力端子３−９に入力されるデータはＣＬＫ端子３−１１から与えられるクロックでシフトされる。そして、ＳＣＡＮＯＵＴ出力端子からデータ（マクロ制御信号）を予め定められた期待値と比較してＤＦＦのＳＣＡＮテストが行われる。なお、図１５において、破線矢印はマクロ制御信号の流れを示す。
【００１８】
図１５に示すような回路構造を用いてＡＳＩＣをレイアウトしてその動作を評価した際に動作結果に不具合が発生した場合には、不具合の箇所に近接するＥＣＯセルを用いて修正を行えれば、動作タイミング等のトラブルが発生することがない。しかも、容易に回路の修正を行うことができるばかりでなく、修正に要するコストも低減することができる。
【００１９】
例えば、図１５において、論理的にｍａｃｒｏ＿ｓｔａｒｔ入力端子３−８とＤＦＦ３−２のＤ入力端子との間に、ＤＦＦを一段挿入する修正が生じたとする。このような修正は、ｍａｃｒｏ＿ｓｔａｒｔ入力端子３−８に関する入力回路のクロック系統がＣＬＫ端子３−１１と異なっている場合に、２段のＤＦＦにおける非同期対策が必要であるため生じる。図１５に示すＳＣＡＮ回路では、前述したように、ＥＣＯセルだあるＤＦＦ３−３が用いられる。
【００２０】
図１６は、図１５に示す回路を修正した回路を示す図である。
【００２１】
図１６に示すように、ｍａｃｒｏ＿ｓｔａｒｔ入力端子３−８とセレクタ３−５とを接続した配線を切断して（図中Ａの部分のカット）、ＧＮＤ３−７とセレクタ３−６との接続配線（図中Ｂの部分）もカットする。そして、ＧＮＤ３−７に接続されたセレクタ３−６の入力端子に符号４−１で示すショートカット配線によってｍａｃｒｏ＿ｓｔａｒｔ入力端子３−８とセレクタ３−６の入力端子とを新たに接続する。さらに、ＤＦＦ３−３のＱ出力端子を、ｍａｃｒｏ＿ｓｔａｒｔ入力端子３−８との接続が切断されたセレクタ３−５の入力端子に信号線で接続変更する。
【００２２】
上記の修正において回路は修正されているものの、テストの際、つまり、ＳＣＡＮ＿ＴＥＳＴ端子３−９がＨである場合には、回路変更前と同一の接続でＤＦＦが接続されているので、回路修正によってテスト仕様を変更する必要はない。
【００２３】
続いて、ＡＳＩＣにおける内部ノイズ（以下単にノイズという）に関して説明する。
【００２４】
ＡＳＩＣにおけるノイズは、ＡＳＩＣの電流立ち上がり時間ｔｒおよび立下り時間ｔｆと電流の流れる線路長との関数で示される。
【００２５】
例えば、非特許文献１には、次の式（１）が示されている。
【００２６】
ｔｒ＝Ｌ（εｒ）１／２／Ｃ０      （１）
ここで、Ｌは配線長、Ｃ０は光速、εｒは媒質の比誘電率である。
【００２７】
一般に、電流立ち上がり時間ｔｒが急峻であると、回路を分布定数で扱う必要がある。つまり、電流立ち上がり時間が急峻であると、電磁波の輻射が発生して、ノイズの１つの原因となる。ＡＳＩＣにおいて急峻な電流の立ち上がりを生じさせる原因の１つとして、クロックがある。クロックを設計する際には、ＣＬＫ入力端子からＤＦＦの入力端子までの遅延時間をできるだけ同一に揃える必要がある。特に、１００ＭＨＺ以上の高速クロックの場合には遅延時間を揃える必要がある。そして、ＤＦＦの数が多いほど、クロックの立ち上がりおよび立ち下りでノイズの原因になる急峻な電流の変化が生じる。
【００２８】
このようなノイズを低減するための対策として容量を付加することが考えられるが、容量が集中定数であると、かえって急峻な電流の変化をもたらす原因にもなる。従って、できる限り分散された容量を電源間に付加させることが好ましい（例えば、特許文献３参照）。さらに、これらの分散された容量を大きくすることが望ましい。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開２００３―１９６３３３号公報
【特許文献２】特開２００４―１３３９７０号公報
【特許文献３】特開２００６―１６５０９９号公報
【非特許文献】
【００３０】
【非特許文献１】Ｄｅｓｉｇｎ  Ｗａｖｅ  ｍａｇａｚｉｎｅ  ２００２年１１月号  Ｐ１４３
【非特許文献２】超高速ＭＯＳデバイス  培風館  菅野卓雄監修  香山  晋  編  Ｐ２１０
【非特許文献３】ＣＭＯＳの応用技法  産報出版    鈴木八十ニ著
【発明の概要】
【発明が解決しようとする課題】
【００３１】
ところで、上述のような回路修正を、ＡＳＩＣのレイアウト上で実現するためには、マスクの設計変更が必要となる。そして、上述のように、冗長回路を用いて回路修正を行う場合には、接続の変更のみで回路修正を実現できるため、配線層で必要となる最小限のフォトマスクの修正のみを行えばよい。
【００３２】
この場合、修正箇所に近接する冗長回路を用いて回路修正を行えば、動作タイミングの問題が生じない。しかしながら、ＥＣＯセルとして使用されるＤＦＦが修正箇所に近接した位置になく、しかも必要とする個数のＤＦＦが存在しない場合には、回路修正に制限が生じるばかりでなく、所要の動作タイミングが満たせなくなる。加えて、ＡＳＩＣの製造プロセスに用いるプロセス用露光マスクの数が増加してコストが増加してしまう。
【００３３】
この点をなるべく改善するため、図１４で説明したように、ＡＳＩＣの設計に当たっては、多数のＥＣＯセルをレイアウト領域に均等に配置するようにしている。
【００３４】
一方、多数のＥＣＯセルをレイアウト領域に均等に配置すれば、上述のようなリスクは低減できるものの、新たに次のような問題が生じる。
【００３５】
例えば、図１６で説明したように、回路修正（仕様修正）が行われる場合には均等配置は都合がよいものの、回路修正が行われなければ、ＥＣＯセルがＡＩＳＣ上に配置された状態となる。この場合に、例えば、図１５に示す回路構成であると、ＥＣＯセルであるＤＦＦ３−３にもクロックが供給されて、消費電力が増大するばかりでなく、ノイズが増大等の問題が生じる。
【００３６】
このような不具合は、クロックを使用しない場合にクロックゲートでクロックを切断し、クロックを使用するときにクロックをイネーブルとする回路にも共通に生じる。
【００３７】
つまり、大規模ＡＳＩＣでは、発熱を押さえるため動作状態における消費電力を低減する必要がある。さらに、ノイズがＡＳＩＣで発生することを極力押さえる必要がある。
【００３８】
従って、本発明の目的は、消費電力を低減するとともに、ノイズの発生を低減することのできる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００３９】
上記の目的を達成するため、本発明による半導体集積回路は、複数のフリップフロップ回路を備える半導体集積回路であって、前記半導体集積回路が通常動作モードである際に、前記複数のフリップフロップ回路の少なくとも１つを別フリップフロップ回路として当該別フリップフロップ回路に印加されるクロック信号を停止するクロック停止手段と、前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、前記クロック信号が停止された状態における前記別フリップフロップ回路のドレイン−グランド間容量よりもその容量を増加させる容量増加手段とを有することを特徴とする。
【００４０】
本発明による半導体集積回路は、複数のフリップフロップ回路を備え、該フリップフロップ回路がＰＭＯＳおよびＮＭＯＳで構成された半導体集積回路であって、前記半導体集積回路が通常動作モードである際に、前記複数のフリップフロップ回路の少なくとも１つを別フリップフロップ回路として当該別フリップフロップ回路に印加されるクロック信号を停止するクロック停止手段と、前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、オンさせるＰＭＯＳの数を、前記別フリップフロップ回路が備えるＮＭＯＳの数よりも多くする制御手段とを有することを特徴とする。
【００４１】
また、本発明による半導体集積回路は、複数のフリップフロップ回路を備え、前記フリップフロップ回路が第１の出力端子と前記第１の出力端子から出力される信号が反転された信号を出力する第２の出力端子とを備えるとともに、前記第１および前記第２の出力端子の前段にそれぞれＰＭＯＳおよびＮＭＯＳで構成されたインバータが配置された半導体集積回路であって、前記インバータではＰＭＯＳにドレイン電圧が印加され、ＮＭＯＳにソース電圧が印加されており、前記半導体集積回路が通常動作モードである際に、前記複数のフリップフロップ回路の少なくとも１つを別フリップフロップ回路として当該別フリップフロップ回路に印加されるクロック信号を停止するクロック停止手段と、前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、前記第１および前記第２の出力端子の前段に備えられたインバータにおいてＰＭＯＳを同時にオンする制御手段を有することを特徴とする。
【発明の効果】
【００４２】
本発明によれば、フリップフロップ回路を備える半導体集積回路において、消費電力を低減するとともにノイズの発生を低減することができるという効果がある。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態による半導体集積回路の一例を示す図である。
【図２】図１に示す半導体集積回路においてＥＣＯセルであるＤＦＦを用いた修正回路の一例を示す図である。
【図３】図１に示すＥＣＯセルであるＤＦＦの一例を示す図である。
【図４】図３に示すインバータの構造の一例を示す平面図である。
【図５】図３に示すインバータにおける容量を説明するための断面図である。
【図６】図３に示すＮＯＲゲートおよび電送ゲートの等価回路を示す図であり、（ａ）はＮＯＲゲートを示す図、（ｂ）は電送ゲートを示す図である。
【図７】図３に示すＮＡＮＤゲートおよびインバータの等価回路を示す図であり、（ａ）はＮＡＮＤゲートを示す図、（ｂ）はインバータを示す図である。
【図８】図６および図７に各ゲートを図３に示すＤＦＦに適用した回路を示す図である。
【図９】セットおよびリセット機能を備えないＤＦＦの一例を示す図である。
【図１０】本発明の実施の形態による半導体集積回路の他の例を示す図である。
【図１１】図１０に示すモジュールの一方に備えられたＤＦＦの一例を示す図である。
【図１２】図１０に示すモジュールの他方に備えられたＤＦＦの一例を示す図である。
【図１３】図１２に示す３入力ＮＡＮＤゲートの構造を示す図である。
【図１４】半導体集積回路におけるＥＣＯセルのレイアウトの一例を示す図である。
【図１５】ＥＣＯセルおよびＳＣＡＮ回路の一例を示す図である。
【図１６】図１５に示す回路を修正した回路を示す図である。
【発明を実施するための形態】
【００４４】
以下、本発明の実施の形態による半導体集積回路の一例について図面を参照して説明する。
【００４５】
図１は、本発明の実施の形態による半導体集積回路の一例を示す図である。
【００４６】
図１において、前述の図１５で説明した半導体集積回路（ここでは、ＡＳＩＣ）と同一の構成要素については同一の参照番号を付し説明を省略する。
【００４７】
図１に示す半導体集積回路は、複数のＤＦＦ（フリップフロップ回路）を有している。新たに２入力ＡＮＤゲート１が備えられるとともに、ＤＦＦ（フリップフロップ回路）３−３に容量増加制御端子１０が備えられている。そして、容量増加制御端子１０はＳＣＡＮ＿ＴＥＳＴ端子３−１２に接続されている。また、ＡＮＤゲート１の入力端子はそれぞれＳＣＡＮ＿ＴＥＳＴ入力端子３−１２およびＣＬＫ端子３−１１に接続されている。ＡＮＤゲート１の出力端子はＤＦＦ３−３のクロック入力端子に接続されている。
【００４８】
図１において、通常動作モードにおいては、ＳＣＡＮ＿ＴＥＳＴ入力端子３−１２はＬ（ローレベル）となる。この結果、ＡＮＤゲート１の入力端子の一方はＬとなって、ＡＮＤゲート１の出力はＬとなる。よって、ＥＣＯセル（別フリップフロップ回路又は冗長回路）であるＤＦＦ３−３に対するクロック供給は停止することになる。
【００４９】
スキャンテストの際には、ＳＣＡＮ＿ＴＥＳＴ入力端子３−１２がＨとなる。この結果、ＡＮＤゲート１に入力されるクロック信号がＤＦＦ３−３のクロック入力端子に供給されることになる。これによって、ＤＦＦ３−３はスキャンテストを実行可能な状態となる。
【００５０】
図２は、図１に示す半導体集積回路においてＥＣＯセルであるＤＦＦ３−３を用いた修正回路の一例を示す図である。
【００５１】
ここで、ＥＣＯセルとして使用されるＤＦＦ３−３を用いて回路修正を行ったとする。この場合、ＡＮＤゲート１および容量増加制御端子１０以外については、図１６で説明した修正と同様であるので説明を省略する。
【００５２】
回路修正の際には、ＳＣＡＮ＿ＴＥＳＴ端子３−１２とＡＮＤゲート１の一方の入力端子とを接続する配線を、符号”２”で示す部分で切断する。そして、この一方の入力端子を、符号”３”の部分で電源電圧ＶＤＤ（ドレイン電圧：Ｄｒａｉｎ  Ｖｏｌｔａｇｅ）に接続する。これによって、ＡＮＤゲート１はＡＮＤ回路として機能しなくなる。その結果、ＤＦＦ３−３のクロック入力端子には、常にＣＬＫ入力端子３−１１からクロック信号が入力される。この際、容量増加制御端子１０にはＨが印加されて、ＤＦＦ３−３は正常動作が可能となる。
【００５３】
図２に示すように、符号”２”で示す部分においてＡＮＤゲート１の入力端子を切断して、当該入力端子に電源電圧ＶＤＤを印加する配線変更は、マスクの最小限の変更で行うことができる。
【００５４】
ところで、通常、上述のようにＥＣＯセルを修正に用いる確率は非常に小さく、ＡＳＩＣが回路修正を行うことなく動作する場合には，ＥＣＯセルは不要となって、そのままＡＳＩＣ上に残される。この場合には、常にＳＣＡＮ＿ＴＥＳＴ端子はＬに固定される。これによって、ＡＮＤゲート１からクロック信号がＤＦＦ３−３のクロック端子に供給されることがない。
【００５５】
さらに、ＳＣＡＮ＿ＴＥＳＴ入力端子３−１２から容量増加制御端子１０に対してＬが印加されるため、ＤＦＦ３−１は単にクロックが停止されたＤＦＦ３−３に比べて電源電圧ＶＤＤとＧＮＤとの間の容量（ドレイン−グランド間容量）が増加した状態となる。
【００５６】
図３は、図１に示すＥＣＯセルであるＤＦＦ３−３の一例を示す図である。
【００５７】
図３において、ＣＭＯＳで構成されたＤＦＦについては、前掲の非特許文献３のＰ７２〜Ｐ７８に記載されているので、ここでは、詳細な動作説明は省略する。
【００５８】
図示の電送ゲート１、４、５、および８の各々はアナログスイッチである。ＤＦＦ３−３は２入力端子のＮＡＮＤゲート２、３、６、および７、インバータ９および１２〜１５、そして、ＮＯＲゲート１０及び１１を備えている。電送ゲート１および４とＮＡＮＤゲート２および３とによって前段のラッチ（マスター部のラッチ）が構成される。また、電送ゲート５および８とＮＡＮＤゲート６および７とから後段のラッチ（スレーブ分周回路のラッチ）が構成される。
【００５９】
電送ゲート１、４、５、８の各々の第１のクロック入力端子ＣＫはＮＯＲ１１の出力端子が接続され、その第２のクロック入力端子ＣＫＢはＮＯＲ１０の出力端子に接続されている。
【００６０】
クロック入力端子ＣＬＫはＮＯＲ１０の一方の入力端子に接続され、テスト入力端子Ｘ＿ＴＥＳＴはインバータ９の入力端子とＮＡＮＤゲート２、３、６、および７の一方の入力端子とに接続される。そして、インバータ９の出力端子はＮＯＲゲート１０の一方の入力端子に接続されるとともに、ＮＯＲゲート１１の一方の入力端子に接続される。
【００６１】
ＮＯＲゲート１０の出力端子は、ＮＯＲゲート１１の他方の入力端子に接続されている。電送デート１の入力端子は、ＤＦＦ３−３のデータ反転信号の入力端子に接続され（ＤＢ端子）、電送ゲート１の出力端子はＮＡＮＤゲート２の一方の入力端子と電送ゲート４の入出力端子に接続される。ＮＡＮＤゲート２の出力端子は、ＮＡＮＤゲート３の他方の入力端子と電送ゲート５の入出力端子に接続され、ＮＡＮＤゲート３の出力端子が４の入出力端子に接続される。
【００６２】
電送ゲート５の他方の入出力端子はＮＡＮＤゲート６の一方の入力端子に接続されるとともに、電送ゲート８の一方の入出力端子に接続される。ＮＡＮＤゲート６の出力端子はＮＡＮＤゲート７の一方の入力端子とインバータ１２の入力端子に接続される。ＮＡＮＤゲート７の出力端子は電送ゲート８の入出力端子とインバータ１４の入力端子に接続される。
【００６３】
インバータ１４の出力端子はインバータ１５の入力端子に接続され、インバータ１２の出力端子はインバータ１３の入力端子に接続される。そして、インバータ１３の出力端子はＱＢ端子（第２の出力端子）に接続され、インバータ１５の出力端子はＱ出力端子（第１の出力端子）に接続される。
【００６４】
図３に示すＤＦＦ３−３では、テスト端子Ｘ＿ＴＥＳＴがＨの場合に、ＤＦＦとして動作する。そして、クロック信号の立ち上がりでＤＢ端子に入力された信号がＮＡＮＤゲート２、３、および４で構成されるラッチ回路にラッチされる。
【００６５】
この状態では、電送ゲート４および５がオンとなっているので、マスター部でラッチされたデータがＱ端子およびＱＢ端子に出力される。
【００６６】
テスト端子Ｘ＿ＴＥＳＴがＨとなってクロック信号が立ち下がると、電送ゲート１および８がオンとなって、電送ゲート４および５がオフとなる。このため、前回のクロック信号の立ち上がりにおいてマスター部でラッチされたデータが、ＮＡＮＤゲート６および７と電送ゲート８で構成されるスレーブ部でラッチされてＤＦＦとして動作する。
【００６７】
次に、テスト端子Ｘ＿ＴＥＳＴがＬで、かつ回路修正にＤＦＦ３−３セルを用いない場合のＤＦＦ３−３の動作について説明する。
【００６８】
いま、テスト端子Ｘ＿ＴＥＳＴがＬになると、ＤＦＦ３−３はセットリセット信号が同時に入力された状態になり、かつＣＫ端子およびＣＫＢ端子がＬとなるので、電送ゲート１、４、５、および８のＰＣＨ（Ｐチャネル）が全てがオンとなる状態に設定される．この際、ＤＦＦ３−３のＱ端子およびＱＢ端子の出力は”１”に設定されるように制御されて、インバータ１３および１５はＰＣＨがオンの状態となる。
【００６９】
シリコン基板（Ｓｉ）上におけるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の設計において、ＰＭＯＳ（ｐｏｓｉｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のホール移動度とＮＭＯＳ（ｎｅｇａｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の電子移動度と比較すると、ＮＭＯＳの電子移動度μｎ＝５００ｃｍ２／Ｖ・Ｓ以上であるのに対して、ＰＭＯＳのホール移動度μｐ＝２００ｃｍ２／Ｖ・Ｓ程度の表面移動度である。従って、同一の大きさのデメンジョンでＣＭＯＳを構成すると、ＰＭＯＳの方がＮＭＯＳよりもオン抵抗が大きくなって、ドライブ能力のバランスが取れなくなる場合が増加する。
【００７０】
このため、インバータ１２〜１５の各々はＰＭＯＳおよびＮＭＯＳによる出力のドライブ能力を合わせるため、ＰＭＯＳのゲート幅ＷをＮＭＯＳのゲート幅Ｗの３倍程度大きくする。
【００７１】
図４は、図３に示すインバータ１２〜１５の各々の構造の一例を示す平面図である。また、図５は図３に示すインバータ１２〜１５における容量を説明するための断面図である。
【００７２】
図４及び図５において、ゲートに電源電圧ＶＤＤが印加されている場合、ＮＭＯＳがオンとなってＰＭＯＳはオフとなる。そして、インバータにおいてＮＭＯＳのゲート−ソース容量が等価的にＣＭＯＳの電源電圧ＶＤＤおよびＧＮＤ間の等価容量となる。
【００７３】
ゲートに電源電圧ＶＳＳ（ソース電圧：Ｓｏｕｒｃｅ  Ｖｏｌｔａｇｅ）が印加されている場合、ＮＭＯＳがオフとなって、ＰＭＯＳはオンとなる。そして、インバータにおいてＰＭＯＳのゲート−ソース間容量が等価的にＣＭＯＳの電源電圧ＶＤＤおよびＧＮＤ間の等価容量となる。
【００７４】
前掲の非特許文献２によれば、ドレイン−ソース間電圧＝ＶＤＳ＝０Ｖで、ＶＧＳ（ゲート−ソース間電圧）が閾値電圧ＶＴＨ（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）より十分大である場合に、ゲート−ソース容量ＣＧＳおよびゲート−ドレイン容量ＣＧＤｓはそれぞれ近似的に式（２）および（３）で表される。
【００７５】
ＣＧＳ＝１／２・Ｃ０  （Ｃ０＝Ｃｏｘ・Ｗ・Ｌ）      （２）
ＣＧＤ＝１／２・Ｃ０      （３）
なお、Ｃｏｘは酸化膜容量を表す。
【００７６】
ＣＭＯＳの場合、その容量は、ゲートのチャンネル長Ｌとゲート幅Ｗとの積に比例するので、ＰＭＯＳのゲート幅ＷをＮＭＯＳのゲート幅Ｗの３倍程度に、デメンジョン設計するＣＭＯＳインバータにおいては、ドレイン−ソース間電圧＝ＶＤＳ＝０Ｖで、ゲート−ソース間電圧ＶＧＳが閾値電圧ＶＴＨより十分大の場合、ＰＭＯＳがオンとなれば、ＮＭＯＳがオンした場合よりも３倍ＶＤＤ−ＧＮＤ間容量が増加する。
【００７７】
このようなインバータをＤＦＦ３−１の動作に用いず、スタンバイ状態に保ちたい場合には（ゲート入力をＶＤＤ又はＧＮＤに固定したい場合）、ＰＭＯＳがオンした場合の方がＶＤＤ−ＧＮＤ間容量が増加する。
【００７８】
図６は、図３に示すＮＯＲゲートおよび電送ゲートの等価回路を示す図である。そして、図６（ａ）はＮＯＲゲートを示す図であり、図６（ｂ）は電送ゲートを示す図である。また、図７は、図３に示すＮＡＮＤゲートおよびインバータの等価回路を示す図である。そして、図７（ａ）はＮＡＮＤゲートを示す図であり、図７（ｂ）はインバータを示す図である。
【００７９】
図６（ａ）に示すＮＯＲゲートはＮＭＯＳ８―１０および８−１１とＰＭＯＳ８−１２および８−１３とを有している。そして、ＮＭＯＳ８−１０および８−１１は並列に接続され、そのソースはＧＮＤに接続され、ドレインは出力端子ＯＵＴに接続される。
【００８０】
一方、ＰＭＯＳ８−１２および８−１３は直列に接続され、ＰＭＯＳ８−１３のソースが電源電圧ＶＤＤに接続され、ＰＭＯＳ８−１３のドレインがＰＭＯＳ８−１２のソースに接続される。また、ＰＭＯＳ８−１２のドレインは出力端子ＯＵＴに接続される。ＰＭＯＳ８−１３およびＮＭＯＳ８−１１のゲートは入力端子ＩＮ１に接続され、ＰＭＯＳ８−１２およびＮＭＯＳ８−１０のゲートは入力端子ＩＮ２に接続される。
【００８１】
図示の例では、ＮＭＯＳ８−１０および８−１１において、ゲートのチャンネル長Ｌおよびゲート幅Ｗはそれぞれ０．２μｍおよび０．３μｍである。また、ＰＭＯＳ８−１２および８−１３においては、Ｌ＝０．２μｍ、Ｗ＝１．０μｍである。
【００８２】
図６（ｂ）に示す電送ゲート（アナログスイッチ）は、ＮＭＯＳ８―１５およびＰＭＯＳ８−１４を有している。そして、ＮＭＯＳ８―１５およびＰＭＯＳ８−１４のソースおよびドレインに相当する端子が並列に接続され、その一方は入力端子ＩＮ１に接続され、他方は出力端子ＯＵＴに接続される。
【００８３】
ＰＭＯＳ８−１４のサブストレート（基板）は電源電圧ＶＤＤに接続され、ＮＭＯＳ８−１５のサブストレートは電源電圧ＶＳＳに接続されている。ＰＭＯＳ８−１４のゲートはクロック信号ＣＫＢが入力され、ＮＭＯＳ８−１５のゲートにはクロック信号ＣＫＢと逆相のクロック信号ＣＫが入力される。
【００８４】
なお、図６（ｂ）に示す例では、ＰＭＯＳ８−１４において、Ｗ＝１μｍ、Ｌ＝０．２μｍである。また、ＮＭＯＳ８−１５においては、Ｗ＝０．３μｍ、Ｌ＝０．２μｍである。
【００８５】
図７（ａ）に示すＮＡＮＤゲートはＮＭＯＳ８―１６および８−１７とＰＭＯＳ８−１８および８−１９とを有している。ＰＭＯＳ８−１８および８−１９は並列に接続され、そのソースは電源電圧ＶＤＤに接続される。また、ＰＭＯＳ８−１８および８−１９のドレインは出力端子ＯＵＴに接続される。
【００８６】
ＮＭＯＳ８−１６および８−１７は直列に接続され、ＮＭＯＳ８−１６のソースがＧＮＤに接続される。ＮＭＯＳ８−１６のドレインはＮＭＯＳ８−１７のソースに接続され、ＮＭＯＳ８−１７のドレインが出力端子ＯＵＴに接続される。ＰＭＯＳ８−１８およびＮＭＯＳ８−１７のゲートは入力端子ＩＮ１に接続され、ＰＭＯＳ８−１９およびＮＭＯＳ８−１６のゲートが入力端子ＩＮ２に接続される。
【００８７】
なお、図７（ａ）に示す例では、ＰＭＯＳ８−１８および８−１９の各々において、Ｗ＝１μｍ、Ｌ＝０．２μｍである。また、ＮＭＯＳ８―１６および８−１７の各々においては、Ｗ＝１μｍ、Ｌ＝０．２μｍである。
【００８８】
図７（ｂ）に示すインバータは、ＮＭＯＳ８―２０およびＰＭＯＳ８−２１を有している。ＮＭＯＳ８―２０およびＰＭＯＳ８−２１は直列に接続され、ＮＭＯＳ８―２０のソースは電源電圧ＶＳＳに接続され、そのドレインは出力端子ＯＵＴに接続される。ＰＭＯＳ８―２１のソースは電源電圧ＶＤＤに接続され、そのドレインは出力端子ＯＵＴに接続される。さらに、ＮＭＯＳ８―２０およびＰＭＯＳ８−２１のゲートは入力端子ＩＮに接続される。
【００８９】
なお、図７（ｂ）に示す例では、ＮＭＯＳ８−２０において、Ｗ＝０．３μｍ、Ｌ＝０．２μｍである。また、ＰＭＯＳ８−２１においては、Ｗ＝１．０μｍ、Ｌ＝０．２μｍである。
【００９０】
例えば、図６（ａ）に示すＮＯＲゲートにおいて、ＰＭＯＳ８−１２および８−１３は直列に接続されるが、直列接続であると当該パスの抵抗成分からなるインピーダンスが増大する。このため、抵抗成分を小さくするために、ゲート幅Ｗを大きくするように設計する必要がある。つまり、ＰＭＯＳ８−１２および８−１３の直列接続に起因する遅延が増大しないようにするため、ＰＭＯＳ８−１２および８−１３のゲート幅ＷをＮＭＯＳ８−１０および８−１１のゲート幅Ｗよりも大きくする必要がある。
【００９１】
一方、図７（ａ）に示すＮＡＮＤゲートでは、ＮＭＯＳ８−１６および８−１７が直列に接続されており、同一のチャンネル長およびゲート幅Ｗであれば、ＮＭＯＳ８−１６および８−１７の方がＰＭＯＳ８−１８および８−１９よりもドライブ能力が３倍程度大きい。このため、ＮＭＯＳ８−１６および８−１７とＰＭＯＳ８−１８および８−１９を同一の値で設計しても問題は生じない。
【００９２】
図６（ｂ）に示す電送ゲートでは、そのオン抵抗の電圧依存性を小さくするため、ＰＭＯＳ８−１４のゲート幅ＷをＮＭＯＳ８−１５のゲートＷよりも３倍程度に大きく設定する。同様に、図７（ｂ）に示すインバータでは、ドライブ能力を合わせるため、ＰＭＯＳ８−２１のゲート幅ＷをＮＭＯＳ８−２０のゲート幅Ｗよりも３倍程度大きく設定する。
【００９３】
これらのデメンジョンはＤＦＦ等の小さなセルであれば同一の値が用いられるが、ＥＣＯセルのように修正用のセルであれば、当該ＥＣＯセルの出力先は離れた箇所に位置することもある。この場合、ＥＣＯセルであるＤＦＦの出力端子ＱおよびＱＢ側に備えられたインバータ（出力インバータ）のドライブ能力を他の素子よりも大きくする。例えば、出力インバータにおいては、ＰＭＯＳについてゲート幅Ｗを３．０μｍ、チャンネル長Ｌを０．２μｍとし、ＮＭＯＳについてゲート幅を１．０μｍ、チャンネル長Ｌを０．２μｍとすれば、ドライブ能力を３倍にすることができる。
【００９４】
なお、ＮＡＮＤゲートを除いて、他のゲートにおいてはＰＭＯＳをオンとすれば他のゲートにおけるＶＤＤおよびＶＳＳ間の容量を増やすことができる。
【００９５】
図８は、図６および図７に各ゲートを図３に示すＤＦＦ３−３に適用した回路を示す図である。
【００９６】
図８において、電送ゲート（アナログスイッチ）１、４、５、および８の各々には図６（ｂ）に示すアナログスイッチが用いられる。ＮＡＮＤゲート２、３、６、および７の各々には図７（ａ）に示すＮＡＮＤゲートが用いられる。ＮＯＲゲート１０および１１の各々には図６（ａ）に示すＮＯＲゲートが用いられる。インバータ９、１２、１３、１４、および１５の各々には、図７（ｂ）に示すインバータが用いられる。
【００９７】
図８に示すように、テスト端子Ｘ＿ＴＥＳＴから順次ＮＡＮＤゲート２、３、６、および７に接続する際には、図７（ａ）に示す入力端子ＩＮ１が用いられる。さらに、インバータ９の出力端子とＮＯＲゲート１０および１１とを接続する際には、図６（ａ）に示す入力端子ＩＮ１が用いられる。チャンネル長Ｌおよびゲート幅Ｗに関しては、インバータ１３および１５を除いて、図６および図７で説明したチャンネル長Ｌおよびゲート幅Ｗが設定される。
【００９８】
テスト端子Ｘ＿ＴＥＳＴがＨであると、図８に示す回路はＤＦＦとして動作することは明らかであるので説明を省略する。ここでは、テスト端子Ｘ＿ＴＥＳＴがＬである場合のＶＳＳとＶＤＤとの間の容量について説明する。
【００９９】
前述したように、電送ゲート（アナログスイッチ）１、４、５、および８においてはＰＭＯＳがオンとなる。つまり、ＤＢ端子の入力信号がＨであると、電送ゲート１、４、５、および８においてその入出力端子はＨとなり、ＰＭＯＳのゲートがＬとなってＰＭＯＳはオンとなる。
【０１００】
ＮＡＮＤゲート２、３、６、および７においては、ＰＭＯＳの１つがオンとなって、当該オンしたＰＭＯＳと同一のデメンジョンであるＮＭＯＳもオンとなる。ＮＯＲゲート１０および１１ではその入力端子ＩＮ２にＨが印加されるので、ＮＭＯＳがオンとなる。さらに、ＮＯＲゲート１０および１１のいずれかのＰＭＯＳがオンとなる。このことはＮＡＮＤゲートのＰＭＯＳがすべてオンと等価である。また、インバータ９のＰＭＯＳもオンとなる。
【０１０１】
図９は、セットおよびリセット機能を備えないＤＦＦの一例を示す図である。
【０１０２】
ところで、上述のような制御を行わず、セットおよびリセット機能を備えないＤＦＦでは、図３に示すＮＡＮＤゲート２、３、６、および７とＮＯＲゲート１０および１１は、図９に示すように全てインバータ１１−２、１１−３、１１−６、１１−７、１１−１０、および１１−１１となって、クロック信号ＣＬＫが停止している場合、電源間に付加されてオンとなっているＭＯＳ（ＰＭＯＳ又はＮＭＯＳ）の電源間容量は１／２以下となってしまう。
【０１０３】
続いて、出力端子であるＱ端子およびＱＢ端子について説明する。ＤＦＦ３−３がＥＣＯセルであると、Ｑ端子およびＱＢ端子について配線の接続変更が長距離であると配線の接続変更によるドライブ能力が必要となる場合が生じる。このため，配線の接続変更が短距離である場合にＥＣＯセルのドライブに備えられたＰＭＯＳおよびＮＭＯＳのデメンジョンに対して、２倍以上にドライブ能力を増やす必要がある。
【０１０４】
このため、インバータ１３および１５では、ＰＭＯＳ８−２１においてゲート幅Ｗ／Ｌ＝２．０μ／０．２μとして、ゲート幅Ｗを２μｍ以上とすることが望ましい。
【０１０５】
いま、テスト端子Ｘ＿ＴＥＳＴがＬであると、インバータ１２および１４の入力端子はＨレベルとなる。その結果、インバータ１３および１５の入力端子はともにＬレベルとなる。これによって、ＰＭＯＳのゲート幅Ｗが大きいインバータ１３および１５をともにオンとする状態に設定できることが分かる。
【０１０６】
このように、ＤＦＦの電源間の容量を増やすためには、非同期のセットおよびリセット機能を有するＤＦＦを用いて、かつＱ端子およびＱＢ端子のセットおよびリセット優先機能を備えないようにすることが望ましい。
【０１０７】
図１０は、本発明の実施の形態による半導体集積回路の他の例を示す図である。
【０１０８】
図１０に示す例は、ＥＣＯセルの代わりにクロックドゲートを用いて制御を行うブロックを有するＡＳＩＣである。
【０１０９】
一般に、クロックドゲートを含む回路においては、回路を停止する際にはクロック端子に供給するクロックを停止して回路の停止を行う。但し、電源間の容量の増大を制御する必要がある。
【０１１０】
図１０において、図示のＡＳＩＣは２つのモジュール１２−１および１２−２を有している。なお、モジュール１２−１および１２−２は互いに異なるモジュールである。モジュール１２−１および１２−２の各々はクロックが入力されるクロック端子ＣＬＫを有している。リセット端子ＲＳＴＸはモジュールをイニシャライズするための端子であり、入力端子ＩＮには信号が入力される。また、出力端子ＯＵＴからは信号が出力される。なお、モジュール１２−２には、制御信号が入力される制御入力端子ＣＴＲＬが備えられている。
【０１１１】
モジュール１２−１のクロック端子ＣＬＫはＣＬＫ入力端子１２−８に接続され、リセット端子ＲＳＴＸはＲＳＴＸ入力端子１２−６に接続される。また、出力端子ＯＵＴはＯＵＴ＿ＣＮＴ１出力端子１２−４に接続され、入力端子ＩＮはＩＮ１入力端子１２−９に接続される。
【０１１２】
モジュール１２−２のクロックＣＬＫは２入力ＡＮＤゲート１２−３の出力端子に接続され、リセット端子ＲＳＴＸはＲＳＴＸ入力端子１２−６に接続される。また、出力端子ＯＵＴはＯＵＴ＿ＣＮＴ１出力端子１２−４に接続され、入力端子ＩＮはＩＮ２入力端子１２−１０に接続される。制御入力端子ＣＴＲＬはＣＬＫ＿ＣＴＲＬ入力端子１２−７に接続されるとともに、ＡＮＤゲート１２−３の一方の入力端子に接続され、ＡＮＤゲート１２−３の他方の入力端子はＣＬＫ入力端子１２−８に接続される。
【０１１３】
図１０には示されていないが、モジュール１２−１および１２−２の各々にはＤＦＦが備えられている。
【０１１４】
図１１は、図１０に示すモジュール１２−１に備えられたＤＦＦの一例を示す図である。また、図１２は、図１０に示すモジュール１２−２に備えられたＤＦＦの一例を示す図である。
【０１１５】
図１１に示すＤＦＦは制御用ＤＦＦであって非同期リセット機能付きのＤＦＦである。なお、図１１において、図３および図９に示すＤＦＦと同一の構成要素については同一の参照番号が付されている。図１１に示すＤＦＦでは、図３に示すＮＡＮＤゲート２および７が、図９に示すインバータ１１−２および１１−７で置き換えられている。また、インバータ９、１２、および１３は存在しない。そして、ＮＯＲゲート１０および１１はインバータ１１−１０および１１−１１で置き換えられている。
【０１１６】
ここで、図１２に示すＤＦＦについては説明する。なお、図１２において図３に示すＤＦＦと同一の構成要素については同一の参照番号を付して説明を省略する。図１２に示すＤＦＦでは、テスト端子Ｘ＿ＴＥＳＴの代わりにクロック制御端子ＣＬＫ＿ＣＴＬが用いられる。また、２入力ＮＡＮＤゲート３および６の代わりに、３入力ＮＡＮＤゲート１３−３および１３−６が用いられる。そして、ＮＡＮＤゲート１３−３および１３−６の入力端子にはリセット端子ＲＳＴＸからリセット信号が与えられる。
【０１１７】
いま、クロック制御端子ＣＬＫ＿ＣＴＲＬがＬであると、図１０に示すモジュール１２−１のみが動作するモードとなる。そして、リセット端子ＲＳＴＸがＬであると、モジュール１２−１はリセット状態となって、リセット端子ＲＳＴＸがＨになった後、クロック端子ＣＬＫから与えられるクロック信号に同期してモジュール１２−１が動作する。
【０１１８】
この場合、リセット端子ＲＳＴＸがＬであってもＨであっても、クロック信号が入力される都度、モジュール１２−１を構成するＤＦＦのクロック入力端子にはクロック信号が入力されて、クロック信号の立ちあがりの都度スイッチング電流が流れる。
【０１１９】
一方、モジュール１２−２は、待機の際にはクロック制御端子ＣＬＫ＿ＣＴＲＬをＬにすれば、モジュール１２−２に与えられたクロック信号がＮＡＮＤゲート１２−３で遮断される。これによって、モジュール１２−２にクロック信号が印加されないように制御するととともに、モジュール１２−２の制御入力ＣＴＲＬに、クロック制御端子ＣＬＫ＿ＣＴＲＬから直接入力されるＬの信号によってＤＦＦのクロック制御端子ＣＬＫ＿ＣＴＬを制御する。
【０１２０】
クロック制御端子ＣＬＫ＿ＣＴＲＬがＬであると、ＤＦＦのクロック制御端子ＣＬＫ＿ＣＴＬはＬの信号が入力されるので、リセットＲＳＴＸがＬであってもＨであっても、電送ゲート（アナログスイッチ）１、４、５、および８のＰＭＯＳがオンとなる。
【０１２１】
図１３は、図１２に示す３入力ＮＡＮＤゲート１３−３および１３−６の構造を示す図である。
【０１２２】
図１３に示すＰＭＯＳおよびＮＭＯＳの各々は、Ｗ／Ｌ＝１．２μ／０．２μであり、クロック制御端子ＣＬＫ＿ＣＴＲＬがＬである際、ＮＡＮＤゲート２および７を構成ＭＯＳ（ＰＭＯＳ又はＮＭＯＳ）が多くオンするように、Ｈレベルとなるアナログスイッチが接続される入力端子を、最もＧＮＤ側に配置されるＮＭＯＳに接続するように、入力端子ＩＮ３に接続する。
【０１２３】
これによって、クロック制御ＣＬＫ＿ＣＴＲＬがＬのとき、モジュール１２−２はクロック信号が停止すると、ＶＤＤおよびＧＮＤ間の静電容量が大きくなる。
【０１２４】
上述のように、本発明の実施の形態では、通常動作モードにおけるＤＦＦのＶＤＤ−ＧＮＤ間の容量よりも、クロック信号を停止した際のＶＤＤ−ＧＮＤ間の容量を増加するようにしたので、ＡＳＩＣにおける不要電力を削減して、さらにノイズの発生も低減することができる。
【０１２５】
また、上述の実施の形態では、ＤＦＦに印加されるクロック信号を停止した際には、当該ＤＦＦにおいて、オンするＰＭＯＳの数をＮＭＯＳの数より多くするようにしたので、さらにノイズを低減することができる。加えて、クロック信号が停止されたＤＦＦでは、ＱおよびＱバー出力の前段に位置するインバータにおいてＰＭＯＳを同時にオンするようにしたので、これによっても、ノイズをさらに低減することができる。
【０１２６】
さらに、本発明の実施の形態では、クロック信号を停止したＤＦＦにおいて、オンするＰＭＯＳの数をＮＭＯＳの数より多くするようにしたので、電源間容量を増大することができる。また、上述の実施の形態では、クロック信号が停止されたＤＦＦにおいて、アナログスイッチを構成するＰＭＯＳの全てをオンとするようにしたので、これによっても電源間容量を増大することができる。
【０１２７】
なお、上述の説明から明らかなように、本発明の実施の形態による半導体集積回路はクロック停止手段、容量増加手段、および制御手段を備えることになる。
【０１２８】
以上、本発明について実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。
【符号の説明】
【０１２９】
３−１〜３−３  ＤＦＦ
３−４〜３−６  セレクタ
１，４，５，８  電送ゲート（アナログスイッチ）
２，３，６，７  ＮＡＮＤゲート
９，１２，１３，１４，１５  インバータ
１０，１１  ＮＯＲゲート
８−１１  ＮＭＯＳ
８−１２，８−１３  ＰＭＯＳ
１２−１，１２−２  モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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