(57)【要約】【課題】メモリ・アレイの細粒度パワー・ゲーティングを設けるためのアプローチを提供する。【解決手段】一つの実施形態において、電力供給ラインは、メモリ・アレイの横軸方向に、該アレイの行と列とに配列されたセルにアクセスするワード・ラインと並列に配置され、これら供給ラインの各々はメモリ中の隣接するセルに共用される。ワード・ラインの一つに選択された行を活性化する電力供給ラインは全出力電圧値を供給され、選択された行に隣接する行を活性化する電力供給ラインは半分出力電圧値を供給され、一方、メモリ中の残りの行の電力供給ラインはパワー・ゲート電圧値を供給される。【選択図】図４
2013122808.tif 000002
【特許請求の範囲】
【請求項１】
行と列とに配列された複数のセルを含むメモリ・アレイと、各々が前記メモリ・アレイの列に接続された複数のトルー・ビット・ラインおよび各々が前記複数のトルー・ビット・ラインの一つと同じ列中でそれと差動対を形成する複数のコンプリメント・ビット・ラインと、各々が前記メモリ・アレイの行に接続された複数のワード・ラインと、前記メモリ・アレイの横軸方向に、前記複数のワード・ラインと並列に配置された複数の電力供給ラインであって、前記複数の電力供給ラインの各々は前記メモリ・アレイ中の隣接するセルに共用される、前記複数の電力供給ラインと、を含むデバイスであって、前記複数のワード・ラインの一つによって選択された行を活性化する電力供給ラインは全出力電圧値にあり、前記選択された行に隣接する行を活性化する電力供給ラインは半分出力電圧状態にあり、前記メモリ・アレイ中の他の行および列中のセルは、パワー・ゲート電圧値にある、
前記デバイス。
【請求項２】
前記メモリ・アレイは、前記メモリ・アレイの縦軸方向に、前記複数のトルー・ビット・ラインおよび前記複数のコンプリメント・ビット・ラインと並列に配置された複数の接地ラインを含む、請求項１に記載のデバイス。
【請求項３】
前記メモリ・アレイ中の行の選択のため、各々が前記複数のワード・ラインの一つに接続された複数のワード・ライン・デコーダをさらに含む、請求項１に記載のデバイス。
【請求項４】
前記複数のワード・ライン・デコーダを、前記複数の電力供給ラインの一端に連結する複数の近端電力供給ライン・ドライバをさらに含み、前記メモリ・アレイ中の行に対する各近端電力供給ライン・ドライバは、その行を選択するよう構成されたワード・ライン・デコーダと、隣接するワード・ライン・デコーダとによって選択が可能である、請求項３に記載のデバイス。
【請求項５】
各近端電力供給ライン・ドライバは、前記複数の電力供給ラインの一つに連結されたＰ型電界効果トランジスタ（ＰＦＥＴ）および前記ＰＦＥＴのゲートに連結されたＮ型電界効果トランジスタ（ＮＦＥＴ）の対を含み、第一ＮＦＥＴは前記電力供給ラインにより電力供給される行を活性化するワード・ライン・デコーダに連結し、第二ＮＦＥＴは隣接するワード・ライン・デコーダに連結される、請求項４に記載のデバイス。
【請求項６】
各々が、前記複数の近端電力供給ライン・ドライバが前記複数の電力供給ラインに前記連結されているのと反対の端で前記複数の電力供給ラインの一つに連結する、複数の遠端電力供給ライン・ドライバをさらに含む、請求項４に記載のデバイス。
【請求項７】
各々が、前記メモリ・アレイ中の少なくとも一対の行の選択のため少なくとも一対のワード・ラインと、前記少なくとも一対のワード・ラインに関連付けられた電力供給ラインとに接続された、複数のワード・ライン対プリデコーダをさらに含む、請求項１に記載のデバイス。
【請求項８】
前記メモリ・アレイ中の奇数番号および偶数番号の行に対応する前記少なくとも一対のワード・ラインに関連付けられた前記電力供給ラインは、前記少なくとも一対のワード・ラインに関連付けられたそれぞれのワード・ライン対プリデコーダによって選択が可能であり、前記偶数番号の電力供給ラインは、隣接するワード・ライン対プリデコーダによってもさらに選択が可能である、請求項７に記載のデバイス・
【請求項９】
前記複数のワード・ライン対プリデコーダの各々を、前記少なくとも一対のワード・ラインに関連付けられた前記電力供給ラインに連結する複数の電力供給ライン・ドライバをさらに含み、各ワード・ライン対プリデコーダは、前記少なくとも一対のワード・ラインに関連付けられた前記電力供給ラインに電力を供給する電力供給ライン・ドライバと、前記少なくとも一対のワード・ラインに隣接するワード・ラインに関連付けられた電力供給ラインに電力を供給する電力供給ライン・ドライバとを選択するよう構成される、請求項７に記載のデバイス。
【請求項１０】
前記複数の電力供給ライン・ドライバの各々は、前記複数の電力供給ラインの一つに連結されたＰＦＥＴおよび前記ＰＦＥＴのゲートに連結された少なくとも一つのＮＦＥＴを含み、前記ＰＦＥＴが活性化されるのに応じて前記全出力電圧値を供給する電力供給ラインが選択され、選択されない電力供給ラインは、前記少なくとも一つのＮＦＥＴが活性化されるのに応じて前記半分出力電圧状態を供給し、前記活性化された少なくとも一つのＮＦＥＴは、前記ＰＦＥＴの前記ゲートを前記ＰＦＥＴのドレインに短絡させ、前記ＰＦＥＴにバイアスを加えダイオード接続構成にする、請求項９に記載のデバイス。
【請求項１１】
前記ＰＦＥＴは、前記ＰＦＥＴの完全なシャットオフを有効にするディープ・スリープ信号の発信に応じ、前記電力供給ラインに供給されている電力を停止するよう構成される、請求項１０に記載のデバイス。
【請求項１２】
前記ＰＦＥＴおよび前記少なくとも一つのＮＦＥＴは、前記電力供給ラインのパワー・ゲーティングを有効にするパワー・ゲート信号の発信に応じ、前記電力供給ラインに前記パワー・ゲート電圧値を供給するよう構成される、請求項１０に記載のデバイス。
【請求項１３】
行と列とに配列された複数のセルを含むメモリ・アレイと、各々が前記メモリ・アレイの列に接続された複数のトルー・ビット・ラインおよび各々が前記複数のトルー・ビット・ラインの一つと同じ列中でそれと差動対を形成する複数のコンプリメント・ビット・ラインと、各々が前記メモリ・アレイの行に接続された複数のワード・ラインと、前記メモリ・アレイの横軸方向に前記複数のワード・ラインと並列に配置された複数の電力供給ラインであって、前記複数の電力供給ラインの各々は前記メモリ・アレイ中の隣接するセルに共用される、前記複数の電力供給ラインと、を含む回路であって、
前記メモリ・アレイ中に配置された前記複数の電力供給ラインに供給される電力供給を制御する細粒度パワー・ゲーティング・デバイスを含み、前記細粒度パワー・ゲーティング・デバイスは、前記複数のワード・ラインの一つによって選択された行を活性化するために電力供給ラインに全出力電圧値を供給し、前記選択された行に隣接する行に対する電力供給ラインに半分出力電圧を供給し、前記メモリ・アレイ中のその他の行に関連付けられた電力供給ラインにパワー・ゲート電圧値を供給する、前記回路。
【請求項１４】
各々が、前記メモリ・アレイ中の行の選択のため前記複数のワード・ラインの一つに接続されている、複数のワード・ライン・デコーダをさらに含む、請求項１３に記載の回路。
【請求項１５】
前記細粒度パワー・ゲーティング・デバイスは、前記複数のワード・ライン・デコーダを前記複数の電力供給ラインの一端に連結する複数の電力供給ライン・ドライバを含み、前記メモリ・アレイ中の行に対する各電力供給ライン・ドライバは、当該行を選択するよう構成されたワード・ライン・デコーダと、隣接するワード・ライン・デコーダとによって選択が可能である、請求項１４に記載の回路。
【請求項１６】
各電力供給ライン・ドライバは、前記複数の電力供給ラインの一つに連結されたＰ型電界効果トランジスタ（ＰＦＥＴ）および前記ＰＦＥＴのゲートに連結されたＮ型電界効果トランジスタ（ＮＦＥＴ）の対を含み、第一ＮＦＥＴは前記電力供給ラインにより電力供給される行を活性化するワード・ライン・デコーダに連結し、第二ＮＦＥＴは隣接するワード・ライン・デコーダに連結される、請求項１５に記載の回路。
【請求項１７】
各々が、前記メモリ・アレイ中の少なくとも一対の行の選択のため少なくとも一対のワード・ラインと、前記少なくとも一対のワード・ラインに関連付けられた電力供給ラインとに接続された、複数のワード・ライン対プリデコーダをさらに含む、請求項１３に記載の回路。
【請求項１８】
前記細粒度パワー・ゲーティング・デバイスは、前記複数のワード・ライン対プリデコーダの各々を、前記少なくとも一対のワード・ラインに関連付けられた前記電力供給ラインに連結する複数の電力供給ライン・ドライバを含み、各ワード・ライン対プリデコーダは、前記少なくとも一対のワード・ラインに関連付けられた前記電力供給ラインに電力を供給する電力供給ライン・ドライバと、前記少なくとも一対のワード・ラインに隣接するワード・ラインに関連付けられた電力供給ラインに電力を供給する電力供給ライン・ドライバと、を選択するよう構成される、請求項１７に記載の回路。
【請求項１９】
前記メモリ・アレイ中の奇数番号および偶数番号の行に対応する前記少なくとも一対のワード・ラインに関連付けられた前記電力供給ラインは、前記少なくとも一対のワード・ラインに関連付けられたそれぞれのワード・ライン対プリデコーダによって選択が可能であり、前記偶数番号の電力供給ラインは、隣接するワード・ライン対プリデコーダによってもさらに選択が可能である、請求項１８に記載の回路。
【請求項２０】
前記複数の電力供給ライン・ドライバの各々は、前記複数の電力供給ラインの一つに連結されたＰＦＥＴおよび前記ＰＦＥＴのゲートに連結された少なくとも一つのＮＦＥＴを含み、前記ＰＦＥＴが活性化されるのに応じて前記全出力電圧値を供給する電力供給ラインが選択され、選択されない電力供給ラインは、前記少なくとも一つのＮＦＥＴが活性化されるのに応じて前記半分出力電圧を供給し、前記活性化された少なくとも一つのＮＦＥＴは、前記ＰＦＥＴの前記ゲートを前記ＰＦＥＴのドレインに短絡させ、前記ＰＦＥＴにバイアスを加えダイオード接続構成にする、請求項１８に記載の回路。
【請求項２１】
前記ＰＦＥＴは、前記ＰＦＥＴの完全なシャットオフを有効にするディープ・スリープ信号の発信に応じ、前記電力供給ラインに供給されている電力を停止するよう構成される、請求項２０に記載の回路。
【請求項２２】
前記ＰＦＥＴおよび前記少なくとも一つのＮＦＥＴは、前記電力供給ラインのパワー・ゲーティングを有効にするパワー・ゲート信号の発信に応じ、前記電力供給ラインに前記パワー・ゲート電圧値を供給するよう構成される、請求項２０に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路メモリ・デバイスに関し、さらに具体的には、メモリ・デバイスの細粒度パワー・ゲーティングを提供することに関する。
【背景技術】
【０００２】
集積回路メモリ・デバイスをパワー・ゲーティングすることは、一般に作動中のメモリ・デバイスの漏れ電力を低減することに関する。スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）は、漏れ電力を低減するためにパワー・ゲーティングが使われる集積回路メモリ・デバイスの一例である。典型的ＳＲＡＭデバイスは、各々が、論理データ・ビット（例、「０」または「１」）を表すバイナリ電圧値を格納できる、個別のＳＲＡＭセルのアレイを含む。ＳＲＡＭデバイスのパワー・ゲーティングは、一般に、アレイ中の使われていないセル・ブロックを一時的にオフにして、集積回路の全体的漏れ電力を低減することを伴う。メモリ・アレイ中のＳＲＡＭセルのブロックの一時的シャットダウンの間、これらのブロックは、データを保持するのに足る程度の低減された電圧供給を受電し、低電力モードまたはパワー・ゲート・モードで動作する。これらＳＲＡＭセルのブロックは、それらの作動が必要となったとき活性化され、全電圧供給を受電し、全出力モードまたは活性モードで動作する。これらの２つのモード（すなわち、活性モードおよびパワー・ゲート・モード）は、適切な時間に妥当な仕方で切り替えられ、電力パフォーマンスを最大化しながら性能への影響を最小化する。このような仕方の、ＳＲＡＭデバイス中のセル・ブロックのパワー・ゲーティングは、活性モードにある必要がない選択されたブロックを一時的にパワー・オフすることによって、漏れ電力を最小化する目的を促進する。
【０００３】
前述のように、例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）などの、集積回路メモリ・デバイスのパワー・ゲーティングは、一般に、アレイ中の使われていないセル・ブロックを一時的にオフにして、集積回路の全体的漏れ電力を低減することを伴う。ＳＲＡＭの一般的なパワー・ゲーティングは、メモリのバンク・レベルで行われる。例えば、各々が、計６４Ｋビット（Ｋｂ）を格納する１２８行×５１２ビット／行を有する、小型バンクのアレイで構成される５１２ＫｂのＳＲＡＭに対し、パワー・ゲーティングは、８つのバンク全体を通して区分化され、一つのバンクが全出力値を受電する一方、他のバンクは低出力電圧値またはパワー・ゲート電圧値を受電するようにされる。かかるパワー・ゲーティング動作において、デコード・アドレスが、バンク・アドレスを介して、データの読み取りまたは書き込みのため、これら８つのバンクのいずれか一つを活性化することになる。選択されたバンクのワード・ラインを活性化する前に、そのバンクに対する電力供給がその全電位（例、１．０ボルト）に荷電され、これにより選択されたバンクが活性モードとなる。残りの他の７つの非選択のバンクに対する電力供給ラインは、パワー・ゲート電圧（例、０．７ボルト）に留まり、これらのバンクを、データを保持するに足る程度のパワー・ゲート・モードにする。別のデコード・アドレスが着信され他のバンクの一つが活性化されると、このとき、先に選択されていたバンクの電力供給の電圧は例えば０．７ボルトに低減され、そのバンクはパワー・ゲート・モードに入り、一方、新しく選択されたバンクへの電力供給は、例えば１．０ボルトに増加されそのバンクを活性モードにする。このようにＳＲＡＭデバイスのパワー・ゲーティングをすることで、２５％までの漏れ電力節減を得ることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２５％の漏れ電力節減にかかわらず、このパワー・ゲーティング・アプローチに関するいくつかの技術的問題がある。例えば、活性化のために新しいバンクを選択するデコード・アドレスの着信のたびに、電力供給ラインの電圧を０．７ボルトから１．０ボルトに上昇させることによって対象バンクを起動することに関連し、いくらかの交流（ＡＣ：ａｌｔｅｒｎａｔｉｎｇ  ｃｕｒｒｅｎｔ）電力損失がある。バンクを起動し、パワー・ゲート・モードから活性モードに荷電することに関連するこのＡＣ電力は、２５％の漏れ電力節減はあっても、無視できない。さらに、新しく選択されたバンクを荷電するのに必要な時間も些末ではなく、その電力供給ラインから与えられる電圧供給を０．７ボルトから１．０ボルトに立ち上げる時間がかかる。具体的には、選択されたバンクはトランジスタを介して荷電され、トランジスタはバンクを０．７ボルトから１．０ボルトにチャージ・アップする必要があり、バンクを荷電するのに必要な電流は瞬間的に生成はされない。メモリ・デバイスの外部の電力デバイスから電流を移送し、トランジスタを介して選択されたバンクを荷電するのには時間がかかる。また、活性化のため新しいバンクを選択する新規のデコード・アドレスが着信したとき、何時でもＳＲＡＭセルのバンクを荷電するため使うことのできる電荷貯留部を形成するため、メモリ・デバイスと共にデカップリング・コンデンサがしばしば使われる。より高速なバンク起動を得るためのデカップリング・コンデンサの使用は、これらメモリ・デバイスを組み込んだ、かかるどのような集積回路に対しても面積負担をもたらすので、望ましいものではない。
【課題を解決するための手段】
【０００５】
一つの実施形態において、行（ｒｏｗ）と列（ｃｏｌｕｍｎ）とに配列された複数のセルを含むメモリ・アレイと、各々がメモリ・アレイの列に接続された複数のトルー・ビット・ラインおよび各々が複数のトルー・ビット・ラインの一つと同じ列中でそれと差動対を形成する複数のコンプリメント・ビット・ラインと、を含むデバイスがある。このデバイスは、各々がメモリ・アレイの行に接続された複数のワード・ラインと、メモリ・アレイの横軸方向に、複数のワード・ラインと並列に配置された複数の電力供給ラインとをさらに含む。複数の電力供給ラインの各々は、メモリ・アレイ中の隣接するセルに共用されており、複数のワード・ラインの一つによって選択された行を活性化する電力供給ラインは全出力電圧値にあり、選択された行に隣接する行を活性化する電力供給ラインは半分出力電圧状態にある。メモリ・アレイ中の他の行および列中のセルは、パワー・ゲート電圧値にある。
【０００６】
第二の実施形態において、行および列に配列された複数のセルを含むメモリ・アレイと、各々がメモリ・アレイの列に接続された複数のトルー・ビット・ラインおよび各々が複数のトルー・ビット・ラインの一つと同じ列中でそれと差動対を形成する複数のコンプリメント・ビット・ラインと、を含む回路がある。このメモリ・アレイは、各々がメモリ・アレイの行に接続された複数のワード・ラインと、メモリ・アレイの横軸方向に、複数のワード・ラインと並列に配置された複数の電力供給ラインとをさらに含む。複数の電力供給ラインの各々は、メモリ・アレイ中の隣接するセルに共用される。この回路は、メモリ・アレイ中に配置された複数の電力供給ラインに与えられる電力供給を制御する、細粒度パワー・ゲーティング・デバイスを含む。本細粒度パワー・ゲーティング・デバイスは、複数のワード・ラインの一つによって選択された行を活性化するために全出力電圧値を供給し、選択された行に隣接する行に対する電力供給ラインには半分出力電圧を供給し、メモリ・アレイ中の他の行に関連付けられた電力供給ラインにはパワー・ゲート電圧値を供給する。
【図面の簡単な説明】
【０００７】
【図１】本発明の一つの実施形態による、アレイのバンク中のセルに関連付けられた電力供給ラインが横軸方向に配置され、接地電力ラインが縦軸方向に配置された、メモリ・アレイの概略図を示す。
【図２】本発明のある実施形態による、アレイのバンク中の隣接セルが図１に示した仕方で構成されてパワー・ゲートされる、メモリ・アレイの概略図を示す。
【図３】本発明の各種実施形態の一つによって示されたパワー・ゲーティング・アプローチを用いて実現される、メモリ・アレイのバンクにおける漏れ電力節減を表した概略図を示す。
【図４】本発明の一つの実施形態による、メモリ・アレイのパワー・ゲーティングのための、単一行のデコーディング・スキームを表した概略図を示す。
【図５】本発明の一つの実施形態による、図４に描かれた電力供給ラインの遠端にある遠端電力供給ドライバを備える、電力供給ライン・バッファリング・スキームを示す。
【図６】本発明の一つの実施形態による、メモリ・アレイ中の行の対をパワー・ゲーティングするためのデコーディング・スキームを表した概略図を示す。
【図７】本発明の一つの実施形態による、図６に描かれた電力供給ライン・ドライバの回路レベルの図である。
【発明を実施するための形態】
【０００８】
本発明の各種の実施形態は、前述の技術的問題を回避し５５％までの漏れ電力節減を提供する、パワー・ゲーティングに対する細粒度のアプローチを示し、この節減は、前述のパワー・ゲーティング・アプローチでは達成できないさらなる漏れ電力の節減を意味する。本発明の各種の実施形態は、バンク中のビットセル（セル）の各々に関連付けられた電力供給ラインを、バンクのメモリ・アレイの横軸方向に、これらの電力供給ラインがセルを選択するのに使われるワード・ラインと並列になるように配置することによって、前述の技術的問題を回避し、５５％までの漏れ電力節減を提供することができる。さらに、セルの各々に関連付けられた接地ラインは、メモリ・アレイの縦軸方向に、各々がアレイの列の接続されたトルー・ビット・ラインおよびコンプリメント・ビット・ラインと並列に配置される。当該技術分野ではＶＣＳラインとしても知られる電力供給ラインを、メモリ・アレイ・バンクの横軸方向に、ワード・ラインと並列に配置することによって、これら電力供給ラインの各々がメモリ中の隣接するセルによって共用されるようになる。結果として、ワード・ラインの一つによって選択された行を活性化する電力供給ラインは全出力電圧値になり、選択された行の隣の行を活性化する電力供給ラインは半分出力電圧値になり、一方、メモリ・アレイの他の行および列中の他のセルはパワー・ゲート電圧値になる。
【０００９】
本発明の各種の実施形態が改良しようとする従前のパワー・ゲーティング・アプローチでは、メモリ・アレイのセルの各々に関連付けられたＶＣＳ電力供給ラインは、縦軸方向に配置され、一方、当該技術分野でＶＳＳ接地電力ラインとして知られるセルの接地電力ラインは、メモリ・アレイの横軸方向に、ワード・ラインと並列に配置される。さらに、ＶＳＳ接地電力ラインは、メモリ・アレイ中の隣接するセルに共用される。この構成では、ワード・ラインが選択される都度、メモリ・アレイのバンク中のワード・ラインに接続されているセルの行全体（例えば、５１２セル）が活性化される。活性化された結果として、その行中のセル群に関連付けられたＶＣＳ電力供給ラインのどれもが、メモリ・アレイの該バンク中のセルに対し全出力電圧値を供給する。ＶＣＳ電力供給ラインが、これらのセルに全出力電圧値を供給しなかった場合、これらのセルは不安定となり読み取りができないことになろう。これらセルに関連付けられたＶＣＳ電力供給ラインは、メモリ・アレイのバンク全体を通して縦軸方向に配置されているので、このバンク中の他の行の他のセルの全てが、全出力電圧値を受電することになる。その結果、メモリ・アレイのこのバンクまたはサブアレイは、ワード・ラインが一つの行を選択したとしても、その全体がパワー・アップされることになる（このメモリ・アレイ中の他のバンクはパワー・ゲートされているであろうことに留意）。前述したように、このようなパワー・ゲーティングによって、２５％までの漏れ電力節減を得ることができる。
【００１０】
本発明の各種の実施形態は、セルに関連付けられたＶＣＳ電力供給ラインを横軸方向に、ＶＳＳ接地電力ラインを縦軸方向に配置することによって、メモリ・アレイのバンクまたはサブアレイ内の選択された行にだけ全出力を供給し、バンク全体の中の行の全部には供給しない、細粒度のパワー・ゲーティング・アプローチを提供することができる。図１は、セルに関連付けられたＶＣＳ電力供給ラインが横軸方向に、ＶＳＳ接地電力ラインが縦軸方向に配置された、メモリ・アレイ１００の概略図を示す。具体的には、図１は、メモリ・アレイ１００のバンク内のセル１０５を示す。本発明の実施形態の説明をしやすくするために、メモリ・アレイ１００のバンク内の一つだけのセル１０５が示されている。当業者は、図１に表現されたメモリ・アレイ１００は、アレイの各バンク中の行および列の各々に配置されたもっと多くのセル１０５を有するであろうことに気付いていよう。この図および本明細書で開示する他の図面に対して以下で行う説明は、ＳＲＡＭセルで形成されたメモリ・アレイを対象としているが、当業者は、以下に説明する実施形態が、他のスタティック・メモリ・デバイスに用いるのにも適していることを認識していよう。
【００１１】
典型的なＳＲＡＭセルなどの、各セル１０５は、単一データ・ビットを格納する、交差結合インバータの平衡対を含む。この交差結合インバータの平衡対が、プルアップ・トランジスタＰＵ１およびＰＵ２、並びにプルダウン・トランジスタＰＤ１およびＰＤ２として、図１に示されている。セル１０５は、プルアップ・トランジスタＰＵ１およびＰＵ２とプルダウン・トランジスタＰＤ１およびＰＤ２とから形成される交差結合インバータのコンプリメンタリ出力端（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｏｕｔｐｕｔｓ）を、対応するビット・ラインのコンプリメンタリ対または差動対（すなわち、ビット・ライン・トルー（ＢＬＴ：ｂｉｔ  ｌｉｎｅ  ｔｒｕｅ）およびビット・ライン・コンプリメント（ＢＬＣ：ｂｉｔ  ｌｉｎｅ  ｃｏｍｐｌｅｍｅｎｔ））に選択的に接続する、パス・ゲート・トランジスタの対ＰＧ１およびＰＧ２をさらに含む。パス・ゲート・トランジスタＰＧ１およびＰＧ２のゲートに接続されたワード・ラインＷＬは、読み取りまたは書き込みを含み得るオペレーションを遂行するため、対応するビット・ライン（ＢＬＴおよびＢＬＣ）のコンプリメンタリ対に対しセル１０５を選択する。ＶＣＳ電力供給ラインは、横軸方向にワード・ラインＷＬと並列にその両側に配置される。図１に示されるように、ワード・ラインＷＬは、コンタクト１１０を介してパス・ゲート・トランジスタＰＧ１およびＰＧ２に接続し、上側のＶＣＳ電力供給ラインはコンタクト１１０を介してプルアップ・トランジスタＰＵ２に接続し、下側のＶＣＳ電力供給ラインは別のコンタクト１１０を介してプルアップ・トランジスタＰＵ１に接続している。図１は、ＶＳＳ接地電力ラインが、縦軸方向にビット・ラインＢＬＴおよびＢＬＣの対と並列に配置されているのをさらに示している。また、ビット・ラインＢＬＴおよびＢＬＣも、コンタクト１１０を介してパス・ゲート・トランジスタＰＧ１およびＰＧ２に接続している。なお、例えば、図１に示された実施形態中のＶＣＳ電力供給ラインおよびワード・ラインＷＬは、メモリ・アレイの金属レベル３（Ｍ３）に配置され、一方、ＶＳＳ接地電力ラインとビット・ラインＢＬＴおよびＢＬＣの対とは、アレイの金属レベル２（Ｍ２）に配置される。
【００１２】
当業者は、セル１０５には、図１に示されたもの以外のエレメントを含めることが可能なのを認識していよう。例えば、セル１０５には、読み取りオペレーションを容易化するためのセンス・アンプおよび書き込みオペレーションを容易化するための書き込みドライバを含めることができる。
【００１３】
図２は、本発明のある実施形態による、アレイのバンク中の隣接するセルが図１に示された仕方で構成されパワー・ゲートされている、メモリ・アレイ２００の概略図を示す。図２の右側は、メモリ・アレイ２００のバンク中の３つのセル２０５を示す。各セル２０５は、プルアップ・トランジスタＰＵ１およびＰＵ２とプルダウン・トランジスタＰＤ１およびＰＤ２とで形成された交差結合インバータの平衡対を備えて示されている。各セル２０５は、プルアップ・トランジスタＰＵ１およびＰＵ２とプルダウン・トランジスタＰＤ１およびＰＤ２とで形成された交差結合インバータのコンプリメンタリ出力端に選択的に接続するパス・ゲート・トランジスタＰＧ１およびＰＧ２の対をさらに含む。ワード・ラインＷＬは、各セル２０５のパス・ゲート・トランジスタＰＧ１およびＰＧ２のゲートに接続されている。図２に示されるように、ワード・ラインＷＬ０は、アレイの当該行中の最下部セル２０５を活性化のため選択するのに使われ、ワード・ラインＷＬ１は、アレイのその行の中間部セル２０５を活性化のため選択するのに使われ、ワード・ラインＷＬ２は、アレイのその行の最上部セル２０５を活性化のため選択するのに使われる。
【００１４】
各セル２０５に対するＶＣＳ電力供給ラインは横軸方向にワード・ラインと並列に配置されている。図２に示されるように、ＶＣＳ０電力供給ラインは最下部セル２０５に電力を供給し、ＶＣＳ１電力供給ラインは中間部セル２０５に電力を供給し、ＶＣＳ２電力供給ラインは最上部セル２０５に電力を供給し、ＶＣＳ３電力供給ラインは、最上部セル２０５に隣接する別のセル（図２には示されていない）に電力を供給する。図２は、所与のセル２０５に対する電力供給ラインの各々は、メモリ中の隣接するセル２０５に共用されていることを示す。具体的には、ＶＣＳ０電力供給ラインは、最下部セル２０５と最下部セルの下側に隣り合う別のセル（図２には示されていない）とに共用され、ＶＣＳ１電力供給ラインは、中間部セル２０５と最下部セル２０５とに共用され、ＶＣＳ２電力供給ラインは、最上部セル２０５と中間部セル２０５とに共用され、ＶＣＳ３電力供給ラインは、最上部セル２０５と最上部セルの上側に隣り合う別のセル（図２には示されていない）とに共用される。
【００１５】
図２の右側は、ワード・ラインＷＬ１に向けた矢印で表されているように、メモリ・アレイ２００のバンク中の中間部セル２０５が選択されていることが示されている。電力供給ラインＶＣＳ１およびＶＣＳ２は、これらのラインが選択された中間部セル２０５に電力を供給するため使われるので、これらに向けた矢印で表されているように活性化されている。結果として、電力供給ラインＶＣＳ１およびＶＣＳ２は、ワード・ラインＷＬ１に対応する、メモリのバンク中の行に対し全出力電圧値を供給する。ワード・ラインＷＬ０およびＷＬ２は選択されていないが、これらに対する電力供給ラインの一つは、ワード・ラインＷＬ１に選択された隣接のセルを活性化するため使われるラインによって共用されるので、ワード・ラインＷＬ０およびＷＬ２それぞれに対応するセルは、半分出力電圧状態を受電することになる。具体的には、電力供給ラインＶＣＳ１とＶＣＳ０とがワード・ラインＷＬ０に対応しており、電力供給ラインＶＣＳ３とＶＣＳ２とがワード・ラインＷＬ２に対応している。電力供給ラインＶＣＳ１およびＶＣＳ２は活性で全出力電圧を供給し、一方、電力供給ラインＶＣＳ０およびＶＣＳ３は供給していないので、これらの隣接するセルを包含する行は、半分出力電圧状態を受電することになる。なお、このシナリオにおいて、最上部セル２０５の上側のセルを包含する行、および最下部セル２０５の下側のセルを包含する行は、パワー・ゲートされパワー・ゲート電圧を受電することになろう。
【００１６】
図２の左側の上部図および下部図には、この図の右側に示されたセルの回路レベルで生じることが示されている。具体的には、図２の左側の上部図は、中間部セル２０５が選択されたときのこのセルの回路レベルでのオペレーションを示す。図２の左側の上部図に示されるように、ワード・ラインＷＬ１が選択されたとき、ＷＬ１は電圧ＶＣＳに等しい全出力電圧値を受電する。また、電力供給ラインＶＣＳ１およびＶＣＳ２も、それらのワード・ラインＷＬ１との関連性から、電圧ＶＣＳと等しく示されている。作動において、ＷＬ１は、パス・ゲート・トランジスタＰＧ１およびＰＧ２に印加され、電力供給ラインＶＣＳ１およびＶＣＳ２に接続されたプルアップ・トランジスタＰＵ１およびＰＵ２と、接地電力ラインＶＳＳに接続されたプルダウン・トランジスタＰＤ１およびＰＤ２とにより形成される交差結合インバータのコンプリメンタリ出力端に選択的に接続する。
【００１７】
図２の左側の下部図は、中間部セル２０５が選択されたときの最下部セル２０５の回路レベルでのオペレーションを示す。図２に示されたシナリオにおいて、ワード・ラインＷＬ０は選択されていないが、これは選択された中間部セル２０５に隣接しているので、半分出力電圧状態を受電する。ワード・ラインＷＬ０は選択されていないので、これは接地電力ラインから電圧ＶＳＳを供給される。図２の左側の下部図に示されるように、電力供給ラインＶＣＳ１は、それがワード・ラインＷＬ１に選択された隣接のセルを活性化するため電力供給されているので、電圧ＶＣＳに等しい。電力供給ラインＶＣＳ０は、電圧ＶＣＳマイナスＸに等しく、これは、パワー・ゲート・モードにあるので、パワー・ゲート電圧（例、０．７ボルト）に等しい。図示していないが、最上部セル２０５の回路図も、このシナリオで、中間部セル２０５が活性化されたときの最下部セルに対して示されたものと同様になろう。
【００１８】
図３は、図２に示されたパワー・ゲーティング・アプローチを使って実現される、メモリ・アレイのバンク３００における漏れ電力節減を表した概略図を示す。具体的には、図３は、バンク中の一つだけの行３０５だけが全出力で、バンク中の残りの他の行の全ては全出力でなくパワー・ゲート電圧にあることを示す。なお、簡明化のため、明瞭に図示されているバンク３００中の行は行３０５だけで、それが全出力にあるのがその理由である。この図には、バンク３００中の残りのスペースを占める他の行は示されていない。図３では、バンク３００は、合計３２Ｋｂを格納する、１２８行×２５６ビット／行を含むとして示されている。当業者は、合計６４Ｋｂを格納する、１２８行×５１２ビット／行を含むバンクに対して、図３に示されたバンクが、半分バンクとして部分的にだけ表現されていることに気付くであろう。実際には、バンク３００の左側から延びるバンクのミラーがあることになろう。いずれにせよ、図３に示されたこの例では、行３０５だけが全出力にあるとしてハイライトされている。他の残りの行のうち１２５の行については、パワー・ゲート電圧状態であり、行３０５に隣接する２つの行は半分出力電圧状態にあることになろう。
【００１９】
前述したように、これらのセルに関連するＶＣＳ電力供給ラインが、本発明の各種の実施形態が改良しようとするアプローチにおけるように、バンク全体を通して縦軸方向に配置されていたならば、その場合は、このバンクの列の全てが、全出力電圧を受電するものとしてハイライトされることになったであろう。バンク中の列の全ての列への供給とは対照的に、バンク内のある選択された列にだけ全出力を供給する本発明の各種の実施形態により提供される細粒度パワー・ゲーティング・アプローチは、前述した、本発明の実施形態が改良しようとするパワー・ゲーティング・アプローチに比べて３０％を上回るまでの漏れ電力の節減の改善を提供することができる。
【００２０】
図４は、本発明の一つの実施形態による、メモリ・アレイ４００をパワー・ゲーティングするための単一行のデコーディング・スキームを示す概略図である。簡明化のため、メモリ・アレイ４００は、アレイ中のあるバンクの一部だけを表している。当業者は、バンクが、図４に示されたものよりも多くのセルを有し得、この図に表されたよりも多くのバンクを有し得ることをよく理解していよう。図４に示されるように、メモリ・アレイ４００は、バンクの相異なる行に配置された５つのセル４０５、４１０、４１５、４２０、および４２５を含む。各セルは、それぞれのワード・ラインによって、活性化のため選択される。具体的には、ワード・ラインＷＬ０はセル４２５を活性化のため選択し、ワード・ラインＷＬ１はセル４２０を活性化のため選択し、ワード・ラインＷＬ２はセル４１５を活性化のため選択し、ワード・ラインＷＬ３はセル４１０を活性化のため選択し、ワード・ラインＷＬ４はセル４０５を活性化のため選択する。各セルは、それぞれの行に電力を供給するためのＶＣＳ電力供給ラインを含む。具体的には、ＶＣＳ０およびＶＣＳ１電力供給ラインはセル４２５に電力を供給し、ＶＣＳ１およびＶＣＳ２電力供給ラインはセル４２０に電力を供給し、ＶＣＳ２およびＶＣＳ３電力供給ラインはセル４１５に電力を供給し、ＶＣＳ３およびＶＣＳ４電力供給ラインはセル４１０に電力を供給し、ＶＣＳ４およびＶＣＳ５電力供給ラインはセル４０５に電力を供給する。
【００２１】
図４に示されるようにセル４１０は、ワード・ラインＷＬ３によって選択され活性化されている。これにより、ＶＣＳ３およびＶＣＳ４電力供給ラインは、セル４１０に全出力電圧値を供給する。セル４０５および４１５は、セル４１０に隣接しているので、これらのセルは、各々が、一つの活性電力供給ライン（すなわち、ＶＣＳ３およびＶＣＳ４電力供給ライン）と一つの非活性電力供給ライン（すなわち、ＶＣＳ２およびＶＣＳ５電力供給ライン）を有していることにより、半分出力電圧状態を受電することになる。この例では、セル４２０およびセル４２５に対する電力供給ラインは、これらセルそれぞれのワード・ラインＷＬ０およびＷＬ１が選択されていないので、これらのセルにパワー・ゲート電圧を供給することになろう。
【００２２】
図４において、ワード・ライン・デコーダ（ＷＬデコーダ）４３０が、ワード・ライン・ドライバ（ＷＬドライバ）４３５を介してワード・ラインの各々（すなわち、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、およびＷＬ５）に接続されている。ワード・ライン・デコーダ４３０は、メモリ・アレイ４００中の行の特定のワード・ラインを活性化のため選択するのに使われるロジックを表す。図４に示されるように、一つだけのワード・ライン・デコーダ４３０とワード・ライン・ドライバ４３５とが、セル（すなわち、セル４１０）を活性化する選択状態（「１」で表現される）にある。他のワード・ライン・デコーダ４３０およびワード・ライン・ドライバ４３５は、非活性状態（「０」で表現される）にあり、しかして他のセル（すなわち、セル４０５、４１５、４２０、および４２５）のいずれをも選択していない。
【００２３】
ワード・ライン・デコーダ４３０は、ワード・ラインを選択するのに加えて、電力供給ライン・ドライバ（ＶＣＳドライバ）４４０を介して、さまざまな電力供給ライン（すなわち、ＶＣＳ０、ＶＣＳ１、ＶＣＳ２、ＶＣＳ３、ＶＣＳ４、およびＶＣＳ５）を活性化するロジックを含む。図４に示されるように、各電力供給ライン・ドライバ４４０は、電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）から形成されるヘッダ・デバイスを含む。一つの実施形態において、各ヘッダ・デバイスには、ＶＣＳ電力供給ラインの一つに連結された、Ｐ型電界効果トランジスタ（ＰＦＥＴ：Ｐ−ｔｙｐｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）ヘッダ（ＰＨ）、およびＰＨのゲートに連結された、Ｎ型電界効果トランジスタ（ＮＦＥＴ：Ｎ−ｔｙｐｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）選択ヘッダ（ＮＳ）の対を含めることができる。この構成において、ＮＳ中の第一ＮＦＥＴは、電力供給ラインによって電力供給される行を活性化するワード・ライン・デコーダ４３０に連結され、ＮＳ中の第二ＮＦＥＴは、隣接するワード・ライン・デコーダに連結されている。例えば、ワード・ラインＷＬ３に関連付けられた電力供給ライン（すなわち、ＶＣＳ３およびＶＣＳ４電力供給ライン）に電力供給する電力供給ライン・ドライバ４４０を考えてみる。ワード・ラインＷＬ３を活性化のため選択するために、ＰＨのゲートが接地されてこのトランジスタが活性化される。ＰＨのゲートは、ワード・ラインＷＬ３を選択するワード・ライン・デコーダ４３０、もしくは隣接のワード・ライン・デコーダ（例えば、ワード・ラインＷＬ２を、活性化のため選択するデコーダ）によって接地することができる。しかして、図４の構成は、所与の行に対するそれぞれの電力供給ラインに関連付けられたワード・ライン・デコーダ４３０による、各ＶＣＳ電力供給ラインの選択、および隣接の行に関連付けられた隣接のワード・ライン・デコーダによる選択を、容易化する構造を提供する。結果として、ある行の選択が所望されるとき常に、当該行に対するワード・ライン・デコーダ４３０が、その行に対するＰＨと、隣り合う隣接セルに対するＰＨとを選択することになる。
【００２４】
この実施形態において、ワード・ライン・デコーダ４３０、ワード・ライン・ドライバ４３５、および電力供給ライン・ドライバ４４０は、集合的に作動し、５５％の漏れ電力節減を提供することが可能な細粒度パワー・ゲーティング・デバイスを提供する。
【００２５】
図３で指摘したように、メモリのバンク中の所与の行の長さは相当に長くすることができる。結果として、所与の行の長さのため、ＶＣＳ電力供給ラインを荷電する際に伝搬遅延を発生させることがある。図４に示された電力供給ライン・ドライバ４４０は、ＶＣＳ電力供給ラインの近端部に配置されており、これらラインの抵抗的性質により、その遠端部ではラインが十分に荷電されないことがあり得る。ＶＣＳ電力供給ラインの抵抗的性質は、ラインの遠端部では相当な電圧垂下を引き起こし得るセル・ノードの荷電をもたらす可能性がある。その結果、図４で説明したパワー・ゲーティングの過程で起こる半分出力付与のセルがこの垂下によって阻害される可能性がある。図５は、ＶＣＳ電力供給ラインの遠端部に、ラインの荷電を助力する遠端電力供給ドライバ（遠端ＶＣＳドライバ）５００を備える、ＶＣＳ電力供給ライン・バッファリング・スキームを表す。図５に示されるように、各遠端電力供給ドライバ５００は、電力供給ライン・ドライバ（近端ＶＣＳドライバ）４４０へのラインの連結部とは反対の端部で電力供給ラインに連結されている。一つの実施形態において、図５に示されるように、各遠端電力供給ドライバ５００は、電力供給ラインの近端部に配置されたＰＨトランジスタに酷似したＰＨトランジスタを含む。簡明化のため、図５には、選択されたセル４１０および半分出力電力付与されたセル４１５の一つに関連付けられたＰＨトランジスタだけが示されている。当業者は、図５には示されていないが、図４に示された他のセルも、遠端電力供給ドライバ５００と類似のＰＨトランジスタを有するであろうことはよく分かっていよう。
【００２６】
図６は、本発明の一つの実施形態による、メモリ・アレイ６００中の行の対をパワー・ゲーティングするためのデコーディング・スキームを表した概略図を示す。簡明化のため、メモリ・アレイ６００は、アレイのバンクの一部だけを表している。当業者は、バンクが、図６に示されたものよりも多くのセルを有するであろうこと、およびこの図に表されたよりも多くのバンクがあろうことをよく理解していよう。図６に示されるように、メモリ・アレイ６００は、バンクの相異なる行に配置された５つのセル６０５、６１０、６１５、６２０、および６２５を含む。各セルは、それぞれのワード・ラインによって、活性化のため選択される。具体的には、ワード・ラインＷＬ０はセル６２５を活性化のため選択し、ワード・ラインＷＬ１はセル６２０を活性化のため選択し、ワード・ラインＷＬ２はセル６１５を活性化のため選択し、ワード・ラインＷＬ３はセル６１０を活性化のため選択し、ワード・ラインＷＬ４はセル６０５を活性化のため選択する。各セルは、それぞれの行に電力を供給するためのＶＣＳ電力供給ラインを含む。具体的には、ＶＣＳ０およびＶＣＳ１電力供給ラインはセル６２５に電力を供給し、ＶＣＳ１およびＶＣＳ２電力供給ラインはセル６２０に電力を供給し、ＶＣＳ２およびＶＣＳ３電力供給ラインはセル６１５に電力を供給し、ＶＣＳ３およびＶＣＳ４電力供給ラインはセル６１０に電力を供給し、ＶＣＳ４およびＶＣＳ５電力供給ラインはセル６０５に電力を供給する。
【００２７】
図６では、ワード・ライン対プリデコーダ（ｗｏｒｄ  ｌｉｎｅ  ｐａｉｒ  ｐｒｅ−ｄｅｃｏｄｅｒ）６３０が、メモリ・アレイ６００の行中のセルの対の選択のため、ワード・ラインの対に接続されている。また、選択の可能なワード・ラインの各対に対し、ワード・ライン対プリデコーダ６３０は、これらワード・ラインの対に関連付けられた電力供給ラインにも接続されている。図６において、最下部ワード・ライン対プリデコーダ６３０は、セル６２５のワード・ラインＷＬ０およびセル６２０のワード・ラインＷＬ１に接続し、中間部ワード・ライン対プリデコーダ６３０は、セル６１０のワード・ラインＷＬ３およびセル６１５のワード・ラインＷＬ２に接続し、最上部ワード・ライン対プリデコーダ６３０は、セル６０５のワード・ラインＷＬ４およびセル６０５に隣接しこの図には示されていない別のセルのワード・ラインＷＬ５に接続している。
【００２８】
ワード・ライン対プリデコーダ６３０は、それが選択する各ワード・ラインの対に関連付けられたＶＣＳ電力供給ラインに接続するためのロジックをさらに含む。図６において、最下部ワード・ライン対プリデコーダ６３０は、ＶＣＳ０、ＶＣＳ１、およびＶＣＳ２電力供給ラインに接続し、中間部ワード・ライン対プリデコーダ６３０は、ＶＣＳ２、ＶＣＳ３、およびＶＣＳ４電力供給ラインに接続し、最上部ワード・ライン対プリデコーダ６３０は、ＶＣＳ４、ＶＣＳ５電力供給ライン、および、ワード・ラインＷＬ５の選択時に選択された、セル６０５の上側に隣接する別の関連ＶＣＳ電力供給ラインに接続する。この構成において、各ワード・ライン対プリデコーダ６３０は、そのプリデコーダに選択されたワード・ラインの対に電力を供給する電力供給ラインを選択するよう構成されている。さらに、各ワード・ライン対プリデコーダ６３０は、隣り合うプリデコーダによって選択されるワード・ラインの対の一つに隣接するワード・ラインに関連付けられた電力供給ラインを選択するようにも構成されている。具体的には、最下部ワード・ライン対プリデコーダ６３０は、セル６２０、および中間部ワード・ライン対プリデコーダ６３０に選択されるセル６１５に電力供給するＶＣＳ２に接続している。中間部ワード・ライン対プリデコーダ６３０は、セル６１０、および最上部ワード・ライン対プリデコーダ６３０に選択されるセル６０５に電力供給するＶＣＳ４に接続している。
【００２９】
各ワード・ライン対プリデコーダ６３０は、ワード・ライン・ドライバ（ＷＬドライバ）６３５の対を介する選択および活性化のため、ワード・ラインの対に接続されている。図６に示されるように、一つだけのワード・ライン対プリデコーダ６３０（すなわち、中間部ワード・ライン対プリデコーダ）とワード・ライン・ドライバ６３５とが、セル（すなわちセル６１５）を活性化する選択状態（「１」で表現される）にある。他のワード・ライン対プリデコーダ６３０およびワード・ライン・ドライバ６３５は、非活性状態（「０」で表現される）にあり、しかして他のセル（すなわち、セル６０５、６１０、６２０、および６２５）のいずれをも選択していない。
【００３０】
ワード・ライン対プリデコーダ６３０は、ワード・ラインを選択するためのロジックを含むのに加え、電力供給ライン・ドライバ（ＶＣＳドライバ）６４０を介してさまざまな電力供給ライン（すなわち、ＶＣＳ０、ＶＣＳ１、ＶＣＳ２、ＶＣＳ３、ＶＣＳ４、およびＶＣＳ５）を活性化するロジックも含む。各電力供給ライン・ドライバ６４０は、ワード・ライン対プリデコーダ６３０がそのそれぞれのＶＣＳ電力供給ラインを前述したやり方で選択することを可能にする。具体的には、最下部ワード・ライン対プリデコーダ６３０は、電力供給ライン・ドライバ６４０を介し、ＶＣＳ０、ＶＣＳ１、およびＶＣＳ２電力供給ラインに接続し、中間部ワード・ライン対プリデコーダ６３０は、電力供給ライン・ドライバ６４０を介し、ＶＣＳ２、ＶＣＳ３、およびＶＣＳ４電力供給ラインに接続し、最上部ワード・ライン対プリデコーダ６３０は、電力供給ライン・ドライバ６４０を介し、ＶＣＳ４、ＶＣＳ５、およびワード・ラインＷＬ５の選択時に選択される、セル６０５の上側に隣接する別の関連ＶＣＳ電力供給ラインと接続する。
【００３１】
図６に示された実施形態において、セル６１５は、電力供給ライン・ドライバ６４０を介した中間部ワード・ライン対プリデコーダ６３０による活性化のため、ワード・ラインＷＬ２によって選択されている。これにより、ＶＣＳ２およびＶＣＳ３電力供給ラインが選択され、全出力電圧値をセル６１５に供給する。各ワード・ライン対プリデコーダは、ワード・ラインの対を選択するよう構成されているので、中間部ワード・ライン対プリデコーダ６３０は、ワード・ラインＷＬ３が選択されていなかったとしてもセル６１０に関連付けられた電力供給ライン（すなわち、ＶＣＳ３およびＶＣＳ４電力供給ライン）を選択することになる。セル６１０と６２０とは、セル６１５に隣接しているので、これらのセルは、各々が一つの活性な電力供給ライン（すなわち、ＶＣＳ２およびＶＣＳ３電力供給ライン）と一つの非活性な電力供給ライン（すなわち、ＶＣＳ１およびＶＣＳ４電力供給ライン）とを有することにより、半分出力電圧を受電することになる。セル６２５およびセル６０５の上側に隣接するセルに対する電力供給ラインは、これらそれぞれのワード・ラインＷＬ０およびＷＬ５が選択されていないので、これらのセルにパワー・ゲート電圧を供給することになろう。
【００３２】
ワード・ラインの対およびこれらそれぞれのＶＣＳ電力供給ラインを接続するのに各ワード・ライン対プリデコーダ６３０を使うことによって、この実施形態では、図４に示された実施形態よりも高い面積効率を得ることができる。具体的には、図４に示された電力供給ライン・ドライバ４４０と対照して、図６に示された電力供給ライン・ドライバ６４０に関連する部品が少ない。図６に示されるように、各電力供給ライン・ドライバ６４０は、ＦＥＴで形成されるヘッダ・デバイスを含む。一つの実施形態において、各ヘッダ・デバイスには、ＶＣＳ電力供給ラインの一つに連結されたＰＦＥＴヘッダ（ＰＨ）およびＰＨのゲートに連結された少なくとも一つのＮＦＥＴヘッダ（ＮＳ）を含めることができる。図６に示された一つの実施形態において、偶数番号のＶＣＳ電力供給ライン（すなわち、ＶＣＳ０、ＶＣＳ２、ＶＣＳ４）に関連付けられた電力供給ライン・ドライバ６４０は、奇数番号のＶＣＳ電力供給ライン（すなわち、ＶＣＳ１、ＶＣＳ３、ＶＣＳ５）に関連付けられた電力供給ライン・ドライバ６４０よりも多くのＮＳトランジスタを含む。
【００３３】
図６に示されるように、偶数番号のＶＣＳ電力供給ライン（すなわち、ＶＣＳ０、ＶＣＳ２、ＶＣＳ４）に関連付けられた電力供給ライン・ドライバ６４０は、２つのＮＦＥＴを含む。ＮＳ中の第一ＮＦＥＴは、当該偶数番号電力供給ラインによって電力供給される行を活性化するため使われるワード・ライン対プリデコーダ６３０に連結し、ＮＳ中の第二ＮＦＥＴは、隣接するワード・ライン対プリデコーダに連結されている。例えば、ワード・ラインＷＬ２に関連付けられたＶＣＳ２電力供給ラインに電力供給する電力供給ライン・ドライバ６４０を考えてみる。この電力供給ライン・ドライバ６４０中のＮＦＥＴの一つは、中間部ワード・ライン対プリデコーダ６３０からの命令の受信に応じて、ＶＣＳ２電力供給ラインを活性化のため選択するのに、当該ドライバ中のＰＨと連動して使用される。当該電力供給ライン・ドライバ６４０中の他方のＮＦＥＴは、最下部ワード・ライン対プリデコーダ６３０からの命令の受信に応じて、ＶＣＳ２電力供給ラインを活性化のため選択するのに、当該ドライバ中のＰＨと連動して使用される。
【００３４】
奇数番号のＶＣＳ電力供給ライン（すなわち、ＶＣＳ１、ＶＣＳ３、およびＶＣＳ５）に関連付けられた電力供給ライン・ドライバ６４０は一つのＮＦＥＴを含む。このＮＦＥＴは、奇数番号のＶＣＳ電力供給ラインによって電力供給される行を活性化するために使われるワード・ライン対プリデコーダ６３０に連結している。例えば、ワード・ラインＷＬ２およびＷＬ３に関連付けられたＶＣＳ３電力供給ラインに電力供給する電力供給ライン・ドライバ６４０を考えてみる。当該電力供給ライン・ドライバ６４０中のこのＮＦＥＴは、他のデコーダではなく中間部ワード・ライン対プリデコーダ６３０だけからの命令の受信に応じて、ＶＣＳ３電力供給ラインを活性化のため選択するために、当該ドライバ中のＰＨと連動して使用される。しかして、この構成を使って、奇数および偶数番号のＶＣＳ電力供給ラインは、当該ワード・ラインの対に関連付けられたそれぞれのワード・ライン対プリデコーダ６３０によって選択が可能であり、偶数番号ＶＣＳ電力供給ラインは、隣接するワード・ライン対プリデコーダによってもさらに選択が可能となる。
【００３５】
図６に示された回路図のオペレーションを示す一例として、ワード・ラインＷＬ２に関連付けられた電力供給ライン（ＶＣＳ２およびＶＣＳ３電力供給ライン）に電力供給する電力供給ライン・ドライバ６４０を考えてみる。ワード・ラインＷＬ２を活性化のため選択するために、これらの電力供給ライン・ドライバに対するＰＨトランジスタのゲートが、これらのトランジスタの活性化のため接地されることになる。偶数番号のＶＣＳ電力供給ライン（ＶＣＳ２電力供給ライン）に対するＰＨトランジスタのゲートは、ワード・ラインＷＬ２を選択するワード・ライン対プリデコーダ６３０、または隣接するワード・ライン対プリデコーダ（すなわち、ワード・ラインＷＬ１を活性化のため選択する最下部ワード・ライン対プリデコーダ）のいずれかによって接地することができる。一方、奇数番号のＶＣＳ電力供給ライン（ＶＣＳ３電力供給ライン）に対するＰＨトランジスタのゲートは、ワード・ラインＷＬ２を活性化のため選択するワード・ライン対プリデコーダ６３０（すなわち、中間部ワード・ライン対プリデコーダ）によって接地することができる。
【００３６】
中間部ワード・ライン対プリデコーダ６３０によって選択される他のワード・ライン（すなわち、ワード・ラインＷＬ３）およびそのそれぞれのＶＣＳ電力供給ライン（ＶＣＳ３およびＶＣＳ４）も、同様な仕方で、だが、最上部ワード・ライン対プリデコーダ６３０によって活性化されることになろう。具体的には、ワード・ラインＷＬ３を活性化のため選択するために、これらの電力供給ライン・ドライバに対するＰＨトランジスタのゲートが、これらのトランジスタの活性化のため接地されることになる。偶数番号のＶＣＳ電力供給ライン（ＶＣＳ４電力供給ライン）に対するＰＨトランジスタのゲートは、ワード・ラインＷＬ３を選択する中間部ワード・ライン対プリデコーダ６３０、または隣接のワード・ライン対プリデコーダ（すなわち、ワード・ラインＷＬ４を活性化のため選択する最上部ワード・ライン対プリデコーダ）のいずれかによって接地することができる。一方、奇数番号のＶＣＳ電力供給ライン（ＶＣＳ３電力供給ライン）に対するＰＨトランジスタのゲートは、ワード・ラインＷＬ２を活性化のため選択するワード・ライン対プリデコーダ６３０（すなわち、中間部ワード・ライン対プリデコーダ）によって接地することができる。
【００３７】
当業者は、偶数番号のＶＣＳ電力供給ラインに対する２つにＮＦＥＴの使用および奇数番号のＶＣＳ電力供給ラインに対する１つのＮＦＥＴの使用が、電力供給ライン・ドライバ６４０中で使用されるトランジスタの数をどのように低減できるかの一例を示すものであって、限定を意味するものでないことを認識していよう。例えば、奇数番号のＶＣＳ電力供給ラインに対する電力供給ライン・ドライバ６４０に、偶数番号のＶＣＳ電力供給ラインに関連付けられた電力供給ライン・ドライバに対するよりも多くのトランジスタを持たせることも可能であろう。さらに、偶数および奇数番号のＶＣＳ電力供給ライン両方に対する電力供給ライン・ドライバ６４０の各々に使われているトランジスタの数は単なる例であって、限定を意味するものではない。
【００３８】
加えて、当業者は、ワード・ライン対プリデコーダ６３０が、図６に示されるようにワード・ラインの一対だけを選択、活性化するための使用に限定されないことを認識しているであろう。代わりに、ワード・ライン対プリデコーダ６３０は、一対よりも多いワード・ラインを選択、活性化するように構成することもできる。例えば、ワード・ライン対プリデコーダ６３０は、４行、８行などを活性化する対を選択するために用いることができる。ワード・ライン対プリデコーダ６３０によってより多くの行が選択され活性化されれば、より少ない使用トランジスタ（例、ＰＦＥＴヘッダへのより少ないＮＦＥＴの接続）を有する電力供給ライン・ドライバ６４０が得られることになり、このことはさらなる面積の低減を意味する。
【００３９】
この実施形態において、ワード・ライン対プリデコーダ６３０、ワード・ライン・ドライバ６３５、および電力供給ライン・ドライバ６４０は、集合的に作動し、５５％の漏れ電力節減を提供可能な細粒度パワー・ゲーティング・デバイスを提供する。
【００４０】
図７は、本発明の一つの実施形態による、図６に示された電力供給ライン・ドライバ６４０の回路レベルでのさらに詳細な図である。具体的には、図７は、本発明の各種の実施形態による、図６に示されたＶＣＳ２およびＶＣＳ３電力供給ラインに電力供給する電力供給ライン・ドライバに関連付けられた、ヘッダ（ＰＨおよびＰＳ）、並びにワード・ラインＷＬ２およびＷＬ３の選択に使用される他のＦＥＴの回路図を示す。ＰＦＥＴ  Ｔ３０は、ＶＣＳ３電力供給ラインを選択するのに使われるＰＨであり、ＰＦＥＴ  Ｔ０は、ＶＣＳ２電力供給ラインを選択するのに使われるＰＨである。ＮＦＥＴ  Ｔ２０は、ＰＦＥＴ  Ｔ３０を選択するのに使われるＮＳであり、ＮＦＥＴ  Ｔ１０およびＴ１５は、ＰＦＥＴ  Ｔ０を選択するのに使われるＮＳである。説明を容易にするため、これらのコンポーネントは、図６の関連する電力供給ライン・ドライバ６４０中の参照記号を挿入して標識している。
【００４１】
作動において、ＶＣＳ３電力供給ラインに電力を供給するためＴ３０を活性化することが望まれる場合、ワード・ライン・デコード信号ＷＬＤＥＣおよびパワー・ゲートなし信号ＰＧＮ（すなわち、パワー・ゲーティングを無効にする信号）によって、ゲート電圧ＧＶＣＳ＜３＞を接地レベルにする必要がある。これにより、ＶＣＳ＿ＲＯＷ＜３＞ラインが、全出力電圧（例、１．０ボルト）に立ち上がることが可能になる。ＶＣＳ３電力供給ラインを活性化することが望まれない場合、Ｔ２０は、ＧＮＤ電位のＷＬＤＥＣ信号、ＶＣＳ電位のＰＧ、およびＧＮＤ電位のＰＧＮによって非活性化される。Ｔ２０が不活性化されると、このときＴ３０のドレインはそのゲートに接続し、それらの間に短絡が生じる。ゲートへのドレインの短絡は、ダイオード接続を構成しＴ３０にバイアスを加える。例えば、ＶＣＳ＿ＲＯＷ＜３＞ラインが全出力電圧（例、１．０Ｖ）にあってＴ２０が活性化されている場合、このときＴ３０のゲートはＧＮＤになることになる。ＶＣＳ＿ＲＯＷ＜３＞ラインがパワー・ゲート電圧（例、０．７ボルト）に低下するためには、Ｔ２８が活性化され、Ｔ３０のドレインとゲートとの間に短絡が生じることになる。また、ＰＦＥＴ  Ｔ２１、ＮＦＥＴ  Ｔ１６、およびＰＦＥＴ  Ｔ２５も、パワー・ゲーティングを有効または無効にするため、Ｔ３０の活性化および非活性化を助力していることにも留意する。
【００４２】
図７の回路図は、行をパワー・ゲーティングするのに加え、電力供給ライン・ドライバ６４０によって、どのように他のオペレーションが遂行できるかをさらに示す。例えば、各電力供給ライン・ドライバ６４０を使ってディープ・スリープ・モードを有効にすることができ、該モードは、最大のパワー・ゲーティングを得るためにヘッダ・デバイスを完全にシャットオフする（この場合データが失われることに留意）。具体的には、ＰＨ  Ｔ３０およびＴ０と連動させて、ディープ・スリープ信号ＤＳ（すなわち、ディープ・スリープ・モードを有効にする信号）またはディープ・スリープなし信号ＤＳＮ（すなわち、ディープ・スリープ・モードを無効にする信号）を使うことができる。図７に示されるように、ディープ・スリープ信号ＤＳを、パワー・ゲーティングのために、Ｔ２０、およびＴ１０、Ｔ１５にそれぞれ連結し、Ｔ３０およびＴ０と連結して機能させることができる。ディープ・スリープなし信号ＤＳＮによって、ディープ・スリープ・モードにあることが望まれない場合、それぞれＰＦＥＴ  Ｔ２７およびＰＦＥＴ  Ｔ２６を使って、ＰＨ  Ｔ３０およびＴ０がディープ・スリープに入るのが阻止される。
【００４３】
作動において、活性モード、パワー・ゲート・モード、またはディープ・スリープ・モードで作動することが望まれる場合、パワー・ゲート信号ＰＧ、パワー・ゲートなし信号ＰＧＮ、ディープ・スリープ信号ＤＳ、およびディープ・スリープなし信号ＤＳＮのさまざまな設定を使って、所望のモードを得ることができよう。例えば、一つの実施形態において、電力供給ライン・ドライバを活性モードからパワー・ゲート・モードで駆動させたい場合、このとき、パワー・ゲート信号ＰＧはＶＣＳにあるべきで、パワー・ゲートなし信号ＰＧＮは接地レベル（ＶＳＳ）にあるべきであり、一方、ディープ・スリープ信号ＤＳは接地レベル（ＶＳＳ）にあるべきで、ディープ・スリープなし信号ＤＳＮはＶＣＳにあるべきである。ディープ・スリープ・モードにあることが望まれる場合、このとき、パワー・ゲート信号ＰＧは接地レベル（ＶＳＳ）にあるべきで、パワー・ゲートなし信号ＰＧＮはＶＣＳにあるべきであり、一方、ディープ・スリープ信号ＤＳはＶＣＳにあるべきで、ディープ・スリープなし信号ＤＳＮは接地レベル（ＶＳＳ）にあるべきである。
【００４４】
いくつかの事例において、パワー・ゲーティング機能の使用を無効にすることが望まれることがある。例えば、メモリ・アレイに対し遂行する必要のある特別な試験があり、しかして、本明細書で説明したパワー・ゲーティング機能によって得られる漏れ電力節減が不必要なことがある。この場合、パワー・ゲート信号ＰＧは接地レベル（ＶＳＳ）にあるべきで、パワー・ゲートなし信号ＰＧＮはＶＣＳにあるべきであり、一方、ディープ・スリープ信号ＤＳは接地レベル（ＶＳＳ）あるべきで、ディープ・スリープなし信号ＤＳＮはＶＣＳにあるべきである。
【００４５】
本開示を具体的に示し、その好適な実施形態とともに説明してきたが、当業者は、変形および修改を加えられることができるのを十分理解していよう。従って、添付された請求項は、本発明の真の精神内に含まれるかかる全ての修改および変更を網羅することが意図されている。
【符号の説明】
【００４６】
６００    メモリ・アレイ
６０５    セル
６１０    セル
６１５    セル
６２０    セル
６２５    セル
６３０    ワード・ライン対プリデコーダ
６３５    ＷＬドライバ
６４０    ＶＣＳドライバ
【図１】
2013122808.tif 000003
【図２】
2013122808.tif 000004
【図３】
2013122808.tif 000005
【図４】
2013122808.tif 000006
【図５】
2013122808.tif 000007
【図６】
2013122808.tif 000008
【図７】
2013122808.tif 000009