(57)【要約】【課題】低消費電力駆動の可能なソレノイド駆動回路を提供する。【解決手段】電源ラインと接地ラインＧＮＤとの間に接続され、入力オン電圧ＶONを供給する遅延回路１２と、遅延回路１２に接続され、遅延回路１２の出力電圧を分圧する分圧回路と、電源ラインと接地ラインＧＮＤとの間に接続され、分圧回路により分圧された電圧が供給されるレギュレータ回路１４と、レギュレータ回路１４に接続され、出力電圧ＶOUTを出力するドライバ回路１６とを備える。出力電圧ＶOUTは、任意の電圧波形に波形整形可能である。【選択図】図１
2013232797.tif 000002
【特許請求の範囲】
【請求項１】
電源ラインと接地ラインとの間に接続され、入力オン電圧を供給する遅延回路と、
前記遅延回路に接続され、前記遅延回路の出力電圧を分圧する分圧回路と、
前記電源ラインと前記接地ラインとの間に接続され、前記分圧回路により分圧された電圧が供給されるレギュレータ回路と、
前記レギュレータ回路に接続され、出力電圧を出力するドライバ回路と
を備え、
前記出力電圧は、任意の電圧波形に波形整形可能であることを特徴とするソレノイド駆動回路。
【請求項２】
前記出力電圧は、前記入力オン電圧が入力された後、前記遅延回路における遅延時間が経過する間は、前記電源ラインの電圧に等しいハイレベル電圧パルスを供給し、前記遅延時間の経過後、前記入力オン電圧がオフになるまでの間は、前記ハイレベル電圧パルスよりも低いローレベル電圧パルスを供給することを特徴とする請求項１に記載のソレノイド駆動回路。
【請求項３】
前記レギュレータ回路は、シャントレギュレータ回路であることを特徴とする請求項１に記載のソレノイド駆動回路。
【請求項４】
前記レギュレータ回路は、ＬＤＯレギュレータ回路であることを特徴とする請求項１に記載のソレノイド駆動回路。
【請求項５】
ソレノイドコイルと、
前記ソレノイドコイルを駆動する請求項１〜４のいずれか１項に記載のソレノイド駆動回路と
を備えるアミューズメント機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソレノイド駆動回路に関する。
【背景技術】
【０００２】
従来のソレノイド駆動回路には、パルス幅変調（ＰＷＭ：Pulse Width Modulation）方式を用いるものがある。すなわち、ＰＷＭ方式を用いてソレノイドコイルに供給される電流をパルス幅変調により駆動する技術はあった（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２８８０３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＰＷＭ方式では、ソレノイドインダクタンスを駆動する際に、パルスの立ち上がり部分のみが有効に作用し、パルスの平坦部およびパルスの立下り部分近傍のパルスは、ソレノイドインダクタンスの駆動には、実効的には寄与しない。これは、ソレノイドコイルのインダクタンス駆動では、電流の時間微分が主として作用するためである。したがって、ＰＷＭ方式のソレノイド駆動回路は、消費電力が相対的に大きい。
【０００５】
本発明の目的は、低消費電力駆動の可能なソレノイド駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、電源ラインと接地ラインとの間に接続され、入力オン電圧を供給する遅延回路と、前記遅延回路に接続され、前記遅延回路の出力電圧を分圧する分圧回路と、前記電源ラインと前記接地ラインとの間に接続され、前記分圧回路により分圧された電圧が供給されるレギュレータ回路と、前記レギュレータ回路に接続され、出力電圧を出力するドライバ回路とを備え、前記出力電圧は、任意の電圧波形に波形整形可能である。
【発明の効果】
【０００７】
本発明によれば、低消費電力駆動の可能なソレノイド駆動回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係るソレノイド駆動回路の模式的ブロック構成図。
【図２】第１の実施の形態に係るソレノイド駆動回路のタイミングチャートであって、（ａ）入力電圧ＶONの波形、（ｂ）出力電圧ＶOUTの波形。
【図３】第１の実施の形態に係るソレノイド駆動回路の模式的回路構成図。
【図４】第１の実施の形態に係るソレノイド駆動回路のタイミングチャートであって、（ａ）電圧ＶIN(ＶCC)の波形、（ｂ）入力電圧ＶON（Ｖ1）の波形、（ｃ）遅延電圧ＶDL(Ｖ3)の波形、（ｄ）駆動電圧ＶDR(Ｖ4)の波形、（ｅ）出力電圧ＶOUTの波形。
【図５】第１の実施の形態に係るソレノイド駆動回路の応用例を示す模式的ブロック構成図。
【図６】第２の実施の形態に係るソレノイド駆動回路の模式的回路構成図。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。
【００１０】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
［第１の実施の形態］
（ブロック構成例）
第１の実施の形態に係るソレノイド駆動回路の模式的ブロック構成は、図１に示すように表される。
【００１２】
第１の実施の形態に係るソレノイド駆動回路１０は、図１に示すように、電圧ＶINが供給される電源ラインと接地電位が供給される接地ラインＧＮＤとの間に接続され、入力オン電圧ＶONを供給する遅延回路１２と、遅延回路１２に接続され、遅延回路１２の出力電圧を分圧する分圧回路（Ｒ・Ｑ）と、電圧ＶINが供給される電源ラインと接地電位が供給される接地ラインＧＮＤとの間に接続され、分圧回路（Ｒ・Ｑ）により分圧された電圧が供給されるレギュレータ回路１４と、レギュレータ回路１４に接続され、出力電圧ＶOUTを出力するドライバ回路１６とを備える。ここで、出力電圧ＶOUTは、任意の電圧波形に波形整形可能である。
【００１３】
分圧回路（Ｒ・Ｑ）は、ＭＯＳトランジスタＱと抵抗Ｒの直列回路を備える。
【００１４】
（動作波形）
第１の実施の形態に係るソレノイド駆動回路１０のタイミングチャートであって、入力電圧ＶONの波形は、図２（ａ）に示すように表され、出力電圧ＶOUTは、図２（ｂ）に示すように表される。
【００１５】
第１の実施の形態に係るソレノイド駆動回路１０において、出力電圧ＶOUTは、図２（ａ）および図２（ｂ）に示すように、時刻ｔ１において、パルス高さＶAの入力オン電圧ＶONが入力された後、遅延回路１２における遅延時間Δｔ（＝ｔ２−ｔ１）が経過する間は、電源ラインの電圧ＶINに等しいハイレベル電圧パルスを供給し、時刻ｔ２から時刻ｔ３において、入力オン電圧ＶONがオフになるまでの時間（ｔ３−ｔ２）は、ハイレベル電圧パルスよりも低いローレベル電圧パルスＶBを供給する。ここで、入力オン電圧ＶONのパルス高さＶAは、ローレベル電圧パルスＶBの値に等しく設定されていても良い。
【００１６】
（ａ）まず、時刻ｔ１において、外部のマイクロコンピュータ（図示省略）の制御によって、図２（ａ）に示すように、例えば、ＶA＝５Ｖの入力オン電圧ＶONが、遅延回路１２に供給される。このとき、遅延回路１２は動作しない。そのため、図１の回路上、このときは、ＶA＝５Ｖの入力オン電圧ＶONの波形がそのままドライバ回路１６を介して出力電圧ＶOUTとして出力される。
【００１７】
（ｂ）ここで、さらに、時刻ｔ１〜時刻ｔ２において、外部のマイクロコンピュータ（図示省略）の制御によって、電源ラインの電圧ＶINに等しいハイレベル電圧パルスが遅延回路１２に供給されると、遅延回路１２が動作を開始する。遅延回路１２における遅延時間Δｔ（＝ｔ２−ｔ１）が経過する間は、図２（ｂ）に示すように、遅延回路１２の出力電圧は、分圧回路（Ｒ・Ｑ）によって分圧され、レギュレータ回路１４に分圧された電圧が入力される。その結果、レギュレータ回路１４の動作によって、電源ラインの電圧ＶINに等しいハイレベル電圧パルスが、レギュレータ回路１４・ドライバ回路１６を介して、入力オン電圧ＶONに重畳した形で、出力電圧ＶOUTとして出力される。
【００１８】
（ｃ）次に、時刻ｔ２において、電源ラインの電圧ＶINに等しいハイレベル電圧パルスがオフにされると、遅延回路１２は遮断され、入力オン電圧ＶONがオフになるまでの時間（ｔ３−ｔ２）は、ハイレベル電圧パルスよりも低いローレベル電圧パルスＶBがドライバ回路１６を介して、出力電圧ＶOUTとして出力される。ここで、ローレベル電圧パルスＶBの値は、入力オン電圧ＶONのパルス高さＶAに等しく設定される。
【００１９】
結果として、図２（ｂ）に示すように、階段状の出力電圧ＶOUTの波形が出力される。
【００２０】
（回路構成例）
第１の実施の形態に係るソレノイド駆動回路１０の模式的回路構成は、図３に示すように表され、シャントレギュレータ回路２６を使った場合を例示している。
【００２１】
第１の実施の形態に係るソレノイド駆動回路１０は、図３に示すように、遅延回路（ＩＣ１）１２と、シャントレギュレータ回路（ＩＣ２）２６と、ドライバ回路１６とを備える。ここで、出力電圧ＶOUTは、任意の電圧波形に波形整形可能である。
【００２２】
遅延回路（ＩＣ１）１２は、電圧ＶINが供給される電源ラインと接地電位が供給される接地ラインＧＮＤとの間に接続され、入力オン電圧ＶONを入力し、遅延電圧ＶDLを出力する。
【００２３】
シャントレギュレータ回路２６は、遅延回路１２に接続され、遅延回路１２の出力電圧である遅延電圧ＶDLを抵抗分割によって分圧する。
【００２４】
ドライバ回路１６は、シャントレギュレータ回路２６に接続され、出力電圧ＶOUTを出力するドライバ回路１６とを備える。
【００２５】
遅延回路（ＩＣ１）１２の出力電圧（遅延電圧ＶDL）は、抵抗Ｒ２を介して、抵抗Ｒ３・Ｒ４の接続点に接続される。
【００２６】
第１の実施の形態に係るソレノイド駆動回路１０において、シャントレギュレータ回路２６は、電源ラインと接地ラインＧＮＤとの間を抵抗Ｒ３・Ｒ４により分圧して得られた外部基準電圧の変化をレギュレータ内の固定基準電圧回路とエアーアンプで比較検出して、その出力で負荷と並列に接続されたトランジスタ（シャントトランジスタ＝短絡トランジスタ）を制御して電流を加減し、電圧ＶINが供給される電源ラインに直列に接続した抵抗Ｒ１で電圧降下を起こすことで出力電圧（ここでは、ドライバ電圧ＶDR）を安定化する。ここで、レギュレータ内の固定基準電圧回路とエアーアンプ、およびシャントトランジスタは、ＩＣ２で表されている。
【００２７】
第１の実施の形態に係るソレノイド駆動回路１０において、ドライバ回路１６は、ＣＭＯＳインバータ（Ｑ２・Ｑ３）と、抵抗Ｒ５・Ｒ６・Ｒ７と、トランジスタＱ１とを備える。トランジスタＱ１のゲートには、入力オン電圧ＶONが入力される。また、ＣＭＯＳインバータ（Ｑ２・Ｑ３）の電源ライン側には、ドライバ電圧ＶDRが供給される。
【００２８】
尚、電圧ＶINが供給される電源ラインと接地ラインＧＮＤとの間には、過電流保護のためのツェナーダイオードＺＤ１と電源ラインのリップル吸収のためのキャパシタＣ１が並列接続されている。
【００２９】
また、遅延回路（ＩＣ１）１２の入力オン電圧ＶONの供給される入力ラインと接地ラインＧＮＤとの間には、過電流保護のためのツェナーダイオードＺＤ２と入力ラインのリップル吸収のためのキャパシタＣ２が並列接続されている。
【００３０】
さらに、ドライバ回路１６の出力であって、出力電圧ＶOUTを得る出力ラインと接地ラインＧＮＤとの間には、過電流保護のためのツェナーダイオードＺＤ３と出力ラインのリップル吸収のためのキャパシタＣ３が並列接続されている。
【００３１】
（動作波形）
第１の実施の形態に係るソレノイド駆動回路１０のタイミングチャートであって、電源ラインに供給される電圧ＶINは図４（ａ）に示すように表され、入力電圧ＶONは図４（ｂ）に示すように表され、遅延電圧ＶDLは図４（ｃ）に示すように表され、駆動電圧ＶDRは図４（ｄ）に示すように表され、出力電圧ＶOUTは図４（ｅ）に示すように表される。
【００３２】
第１の実施の形態に係るソレノイド駆動回路１０において、出力電圧ＶOUTは、図４（ｅ）に示すように、時刻ｔ１において、パルス高さＶ1の入力オン電圧ＶONが入力された後、遅延回路１２における遅延時間Δｔ（＝ｔ２−ｔ１）が経過する間は、電源ラインの電圧ＶCCに等しいハイレベル電圧パルスを供給し、時刻ｔ２から時刻ｔ３において、入力オン電圧ＶONがオフになるまでの時間（ｔ３−ｔ２）は、ハイレベル電圧パルスよりも低いローレベル電圧パルスＶ4を供給する。ここで、入力オン電圧ＶONのパルス高さＶ1は、ローレベル電圧パルスＶ4の値に等しく設定されていても良い。
【００３３】
(ａ)まず、時刻ｔ０において、外部のマイクロコンピュータ（図示省略）の制御によって、図４（ａ）に示すように、電源ライン上に電源電圧ＶCCのパルス電圧が供給される。このとき、入力オン電圧ＶONは、ゼロレベルである。一方、遅延回路１２の遅延電圧ＶDLは、電圧Ｖ3まで立ち上がり、駆動電圧ＶDRは、電圧Ｖ4まで立ち上がる。
【００３４】
（ｂ）次に、時刻ｔ１において、外部のマイクロコンピュータ（図示省略）の制御によって、図４（ｂ）に示すように、例えば、Ｖ1＝５Ｖの入力オン電圧ＶONが、遅延回路１２に供給される。ここで、電源電圧ＶCCのレベルが低い場合には、遅延回路１２を駆動することができないため、入力オン電圧ＶONの波形がそのままドライバ回路１６を介して出力電圧ＶOUTとして出力される。
【００３５】
（ｃ）次に、時刻ｔ１〜時刻ｔ２において、外部のマイクロコンピュータ（図示省略）の制御によって、電源ライン上に遅延回路１２を駆動可能なレベルの電源電圧ＶCCのパルス電圧が供給されると、遅延回路１２が動作を開始する。遅延回路１２における遅延時間Δｔ（＝ｔ２−ｔ１）が経過する間は、図４（ｂ）に示すように、遅延回路１２の出力電圧ＶDLは、シャントレギュレータ回路２６内の抵抗分圧（Ｒ３・Ｒ４）によって分圧され、レギュレータＩＣ２に分圧された電圧が入力される。その結果、シャントレギュレータ回路２６の動作によって、電源ラインの電圧ＶCCに等しいハイレベル電圧パルスが、シャントレギュレータ回路２６・ドライバ回路１６を介して、入力オン電圧ＶONに重畳した形で、出力電圧ＶOUTとして出力される(図４（ｅ）参照。)。
【００３６】
（ｄ）次に、時刻ｔ２において、遅延回路１２がオフになりと、入力オン電圧ＶONがオフになるまでの時間（ｔ３−ｔ２）は、ハイレベル電圧パルスよりも低いローレベル電圧パルスＶ4がドライバ回路１６を介して、出力電圧ＶOUTとして出力される。ここで、ローレベル電圧パルスＶ4の値は、駆動電圧ＶDRのパルス高さＶ4に等しく設定される。
【００３７】
結果として、図４（ｅ）に示すように、階段状の出力電圧ＶOUTの波形が出力される。
【００３８】
第１の実施の形態に係るソレノイド駆動回路１０においては、出力電圧ＶOUTは、外部のマイクロコンピュータから電源電圧ＶCCのハイレベル電圧パルスが入力されたとき、ＶCCまで上がるが、その後、一定の遅延時間Δｔが経過した後、任意のローレベル電圧パルスＶ4まで下げることができる。これにより、出力電圧ＶOUTには、階段状のパルス信号を得ることができる。
【００３９】
第１の実施の形態に係るソレノイド駆動回路１０においては、シャントレギュレータ回路２６内の抵抗分圧回路（Ｒ３・Ｒ４）の抵抗比を切り替えることによって、階段状の電圧レベルをコントロールして出力することができる。
【００４０】
第１の実施の形態に係るソレノイド駆動回路１０においては、入力オン電圧ＶONが入力された後、遅延回路１２において、遅延時間Δｔの遅れをもって、遅延電圧ＶDLが出力される。
【００４１】
第１の実施の形態に係るソレノイド駆動回路１０においては、外部のマイクロコンピュータから電源電圧ＶCCのハイレベル電圧パルスが入力されたとき、出力電圧ＶOUTはＶCCまで上がるが、その後、一定の遅延時間Δｔが経過して、遅延回路１２の遅延電圧ＶDLがローレベルになったときに、シャントレギュレータ回路２６は抵抗分割の状態になる。その結果、時刻ｔ２において、出力電圧ＶOUTの設定が変わる。その瞬間に、出力電圧ＶOUTは、ハイレベル電圧パルスから低下する。この結果、出力電圧ＶOUTは、ローレベル電圧Ｖ4に落ち着く。
【００４２】
第１の実施の形態に係るソレノイド駆動回路１０においては、遅延時間Δｔの値とローレベル電圧Ｖ4の値を任意に変更可能である。また、、出力電圧ＶOUTのＶCCは、電源電圧ＶCCの値を変えることによって、任意に変更可能である。
【００４３】
第１の実施の形態によれば、低消費電力駆動の可能なソレノイド駆動回路を提供することができる。
【００４４】
（応用例）
第１の実施の形態に係るソレノイド駆動回路１０のアミューズメント機器への応用例を示す模式的ブロック構成は、図５に示すように表される。アミューズメント機器としては、例えば、電磁駆動方式によるパチンコへの適用が可能である。
【００４５】
第１の実施の形態に係るソレノイド駆動回路１０は、図５に示すように、ソレノイドコイルＬと、ソレノイドコイルＬを駆動するソレノイド駆動回路１０とを備えるアミューズメント機器に適用可能である。図５において、ソレノイド駆動回路１０には、電源ラインＶＣＣ１が接続されている。ソレノイド駆動回路１０の動作制御は、ソレノイド駆動回路１０に接続された制御回路１８によって実施可能である。制御回路１８は、第１の実施の形態に係るソレノイド駆動回路１０の動作制御のための各種の動作パルスなどを供給可能である。
【００４６】
また、ソレノイド駆動回路１０の出力は、入力抵抗Ｒｉを接続された駆動回路２０を介して、ソレノイドコイルＬに接続される。ソレノイドコイルＬの一端は、ダイオードＤを介して電源ラインＶＣＣ２に接続され、ソレノイドコイルＬの他端は、電源ラインＶＣＣ２に直接接続されている。
【００４７】
第１の実施の形態に係るソレノイド駆動回路１０のアミューズメント機器への応用例においては、上記の階段状の出力電圧ＶOUTの波形をソレノイドコイルＬに供給することによって、ソレノイドコイルの消費電力を抑えることができ、効率の良いソレノイドコイル駆動を実現可能である。
【００４８】
［第２の実施の形態］
第２の実施の形態に係るソレノイド駆動回路１０の模式的回路構成は、図６に示すように表され、ＬＤＯ（Low DropOut）レギュレータ回路２４を使った場合を例示している。
【００４９】
ＬＤＯは、電圧制御電流を使用して一定の出力電圧を生成する。ＬＤＯは、バンドギャップリファレンス回路、パストランジスタＱd、フィードバックネットワークで構成可能である。図６においては、バンドギャップリファレンス回路をＲＥＦ２２で表している。
【００５０】
図６においては、第１の実施の形態におけるシャントレギュレータ回路２６をＬＤＯレギュレータ回路２４に置換している。分圧抵抗Ｒ３・Ｒ４の制御をＲＥＦ２２およびパストランジスタＱdで行う。同時に、遅延回路１２で抵抗分割の抵抗を変えるタイミングを制御可能である。その他の構成・動作は第１の実施の形態と同様であるため、重複説明は省略する。
【００５１】
第２の実施の形態によれば、低消費電力駆動の可能なソレノイド駆動回路を提供することができる。
【００５２】
以上説明したように、本実施の形態によれば、低消費電力駆動の可能なソレノイド駆動回路を提供することができる。
【００５３】
[その他の実施の形態]
上記のように、本発明は第１〜第２の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００５４】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００５５】
本発明に係るソレノイド駆動回路は、パチンコ等のアミューズメント機器に利用することが可能である。
【符号の説明】
【００５６】
１０…ソレノイド駆動回路
１２…遅延回路（ＩＣ１）
１４…レギュレータ回路
１６…ドライバ回路
１８…制御回路
２０…駆動回路
２２…バンドギャップリファレンス回路
２４…ＬＤＯレギュレータ回路
２６…シャントレギュレータ回路
Ｑd…パストランジスタ
【図１】
2013232797.tif 000003
【図２】
2013232797.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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