(57)【要約】【課題】半導体基板をエッチングする際、ハードマスクの肩落ちによるエッチング深さの基板面内での粗密差を低減する。【解決手段】半導体基板１上に、絶縁層（１０，１１）とアッシング除去可能な材料層を形成する工程と、材料層をパターニングする工程と、パターニングされた材料層をマスクに、絶縁層を貫通し、少なくとも半導体基板の一部をエッチングする第１のエッチング工程と、材料層がなくなる前にエッチングを一旦停止し、残存する材料層（１２）をアッシング除去する工程と、絶縁層をマスクに半導体基板を所定の深さにエッチングする第２のエッチング工程とを含む。【選択図】図４
2013089801.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、絶縁層とアッシング除去可能な材料層を形成する工程と、
前記材料層をパターニングする工程と、
パターニングされた前記材料層をマスクに、前記絶縁層を貫通し、少なくとも前記半導体基板の一部をエッチングする第１のエッチング工程と、
前記材料層がなくなる前にエッチングを一旦停止し、残存する前記材料層をアッシング除去する工程と、
前記絶縁層をマスクに前記半導体基板を所定の深さにエッチングする第２のエッチング工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記材料層は、反射防止膜であり、前記材料層をパターニングする工程は、フォトリソグラフィ技術を用いてフォトレジスト膜パターンを形成した後、該フォトレジスト膜パターンをマスクに、前記反射防止膜をドライエッチングする工程を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記反射防止膜は、前記絶縁層上に形成されるノボラック系ポリフェノール樹脂である第１の反射防止膜と、該第１の反射防止膜上に形成されるシリコン含有ノボラック系ポリフェノール樹脂である第２の反射防止膜の積層膜である請求項２に記載の半導体装置の製造方法
【請求項４】
前記絶縁層は、半導体基板上に形成される保護膜としてのシリコン酸化膜と、マスク膜としてのシリコン窒化膜の積層膜である請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１のエッチング工程後であって、残存する前記材料層をアッシング除去する工程の前に、半導体基板の構成原子とエッチングガス中の成分との化合物による堆積膜を除去する工程を有する請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
残存する前記材料層をアッシング除去する工程の後であって、前記第２のエッチング工程の前に、前記アッシングにより生成した酸化膜を除去する工程を有する請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１のエッチング工程から第２のエッチング工程までを、同一の装置内で実施する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２のエッチング工程は、前記半導体基板に素子分離用の溝を形成する工程である請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記形成された前記素子分離用の溝内に絶縁膜を埋め込み、素子分離領域を形成する工程をさらに有する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記素子分離領域を形成する工程は、ラジカル酸化法によりシリコン酸化膜である保護膜を形成する工程と、該保護膜上に、シリコン窒化膜である第１の絶縁膜を形成する工程とを含む請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記シリコン窒化膜は、前記溝内に空洞を有して形成され、前記空洞上部のシリコン窒化膜を除去して前記空洞を露出させた後、該空洞内に別の絶縁膜を埋込み、前記溝内を絶縁膜で充填する工程を有する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記溝内を絶縁膜で充填する工程は、第２の絶縁膜を成膜して前記空洞を充填した後、該第２の絶縁膜の一部を除去し、続いて、第３の絶縁膜を成膜して前記溝内を充填する工程を有する請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくは、半導体基板をエッチングして浅溝素子分離（Shallow Trench Isolation:ＳＴＩ）の溝等を形成する方法に関する。
【背景技術】
【０００２】
従来、ＳＴＩの溝等を半導体基板に形成するには、半導体基板表面に窒化シリコン膜などでハードマスク層を形成し、その上にフォトレジストパターンを形成して、まず、フォトレジストパターンをマスクにハードマスク層のエッチングを行い、続いて、パターニングされたハードマスク層をマスクとして半導体基板のエッチングを行う方法が通常行われている。この際、エッチングはそれぞれ別個に行っても良いが、窒化シリコン膜のエッチングと半導体基板（シリコン基板）のエッチングは連続して行われる。
【０００３】
この時、レジストマスクで所望の深さの溝を最後までエッチングしようとすると、レジストが途中でなくなり、ハードマスク層が露出するため、ハードマスク層の角部がエッチングされる、いわゆる肩落ちが発生してしまう。このような肩落ちが発生すると、溝の開口幅が所望する幅よりも広くなってしまう場合がある。
【０００４】
ハードマスク層の肩落ちによる溝幅の拡大を防止しようとすると、ハードマスク層の膜厚を厚くする必要があるが、ハードマスク層の厚膜化はハードマスク層のエッチング加工を困難にしてしまう。一方、ハードマスク層を厚膜化せずに半導体基板のエッチング選択比を高く設定してエッチングすると、半導体基板に形成する溝の形状が中間部で膨らんだ、いわゆるボーイング形状となりやすい。
【０００５】
ハードマスク層として、厚膜のエッチングが困難な窒化シリコン膜に代えて、酸素プラズマなどでエッチングできる有機膜やアモルファスカーボン膜（ａ−Ｃ膜）を用いる方法が知られている。但し、これらの膜は、フォトレジストで直接パターン化できないため、酸化シリコン膜や窒化シリコン膜など酸素プラズマに安定な膜を表面に形成して、これをパターン化した後、有機膜やａ−Ｃ膜をエッチングしている。
【０００６】
ａ−Ｃ膜などの酸素プラズマでのエッチングが可能な膜は、厚膜化しても容易に加工することができる。しかしながら、ウエハ状態で加工される半導体基板の周縁部では厚膜化が困難であるため、ウエハ有効領域が狭くなるという問題がある。また、現状のプロセスでは、厚膜化できない周縁部にａ−Ｃ膜等が残存していると欠陥を発生しやすいことから、周縁部のａ−Ｃ膜等を選択的にエッチングするベベルエッチング装置が必要となる。さらにａ−Ｃ膜をハードマスクとして使用したシリコンエッチングではフルオロカーボン系などの堆積物（デポ物）が発生しやすい。ＳＴＩの形成は半導体基板上で一定のピッチのみで形成されるものではなく、疎なピッチで形成される部分と密なピッチで形成される部分がある。デポ物の発生は、エッチング深さの粗密差を大きくしてしまうという問題もある。
【０００７】
半導体装置の微細化が進むと、ＳＴＩ用の溝幅も狭くする必要がある。そのため、ハードマスク層のパターニングに使用するフォトレジストも高解像度のパターニングに適したレジスト材料が必要となる。このような高解像度用のレジストを露光するための露光波長は焦点深度が浅いため、レジスト層を厚膜化できない。また、ハードマスク層での反射によるパターンボケを防止するために、フォトレジストとハードマスク層との間に反射防止膜を設ける必要がある。このような反射防止膜としては、ノボラック系樹脂などの有機膜が用いられている。
【０００８】
このような反射防止膜は、上記のカーボン系のハードマスクと同様にデポ物が発生しやすい。デポ物の発生は同様にエッチング深さの粗密差を大きくしてしまう。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、エッチング深さの粗密差を低減するエッチング方法が求められている。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によれば、
半導体基板上に、絶縁層とアッシング除去可能な材料層を形成する工程と、
前記材料層をパターニングする工程と、
パターニングされた前記材料層をマスクに、前記絶縁層を貫通し、少なくとも前記半導体基板の一部をエッチングする第１のエッチング工程と、
前記材料層がなくなる前にエッチングを一旦停止し、残存する前記材料層をアッシング除去する工程と、
前記絶縁層をマスクに前記半導体基板を所定の深さにエッチングする第２のエッチング工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、ハードマスクの肩落ちがなくなるため、エッチング深さの粗密差を低減することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい実施形態による半導体デバイス１００の素子分離構造を示す図面であり、（ａ）は略平面図、（ｂ）は（ａ）のＡＡ部における略断面図である。
【図２】半導体デバイス１００の素子分離構造の製造工程を説明する図面であり、（ａ）は略平面図、（ｂ）は（ａ）のＡＡ部における略断面図である。
【図３】半導体デバイス１００の素子分離構造の製造工程を説明するもので、図２（ａ）のＡＡ部に相当する略断面図である。
【図４】半導体デバイス１００の素子分離構造の製造工程を説明するもので、図２（ａ）のＡＡ部に相当する略断面図である。
【図５】半導体デバイス１００の素子分離構造の製造工程を説明するもので、図２（ａ）のＡＡ部に相当する略断面図である。
【図６】半導体デバイス１００の素子分離構造の製造工程を説明するもので、図２（ａ）のＡＡ部に相当する略断面図である。
【図７】半導体デバイス１００の素子分離構造の製造工程を説明する図面であり、（ａ）は略平面図、（ｂ）は（ａ）のＡＡ部における略断面図である。
【図８】半導体デバイス１００の素子分離構造の製造工程を説明する図面であり、（ａ）は略平面図、（ｂ）は（ａ）のＡＡ部における略断面図である。
【図９】半導体デバイス１００の素子分離構造の製造工程を説明するもので、図８（ａ）のＡＡ部に相当する略断面図である。
【図１０】半導体デバイス１００の素子分離構造の製造工程を説明するもので、図８（ａ）のＡＡ部に相当する略断面図である。
【図１１】半導体デバイス１００の素子分離構造の製造工程を説明するもので、図８（ａ）のＡＡ部に相当する略断面図である。
【図１２】半導体デバイス１００の素子分離構造の製造工程を説明する図面であり、（ａ）は略平面図、（ｂ）は（ａ）のＡＡ部における略断面図である。
【図１３】半導体デバイス１００の素子分離構造の製造工程を説明するもので、図１２（ａ）のＡＡ部に相当する略断面図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施形態について、詳細に説明する。
【００１４】
（図１）
図１（ａ）及び（ｂ）は、本発明の好ましい実施形態による半導体デバイス１００の素子分離構造を示す図面であり、（ａ）は略平面図、（ｂ）は（ａ）のＡＡ部における略断面図である。
【００１５】
図１（ａ）及び（ｂ）に示すように、本実施形態による半導体デバイス１００は、シリコン等の半導体基板１に素子分離領域２が設けられており、素子分離領域２に取り囲まれるようにして、トランジスタの活性領域３が設けられている。
【００１６】
素子分離領域２には、ＳＴＩ（Shallow Trench Isolation）構造のトレンチ４が設けられており、トレンチ４の内壁はシリコン酸化膜である保護膜５で覆われている。保護膜５で覆われたトレンチ４の下部を埋め込むように、シリコン窒化膜である第１の絶縁膜６が設けられている。さらに詳細に述べると、第１の絶縁膜６の上面は活性領域３となる半導体基板１の表面よりも下方に位置しており、さらに第１の絶縁膜６の上面には、凹部７がトレンチ４の幅の中心線上に位置している。凹部７を埋め込むようにシリコン酸化膜である題意２の絶縁膜８が設けられており、さらにトレンチ４の上部となっている第２の絶縁膜８の上方には、シリコン酸化膜である第３の絶縁膜９が設けられている。なお、第２の絶縁膜８は凹部７の内部に位置すると共に、トレンチ４の上部において保護膜５と第３の絶縁膜９の間に介在している。さらに、第２及び第３の絶縁膜８と９の上面は、活性領域３となる半導体基板１の上面で構成される仮想平面内に位置している。
【００１７】
以上のような構造を有する半導体デバイス１００では、第１〜第３の絶縁膜６と８と９が夫々素子分離絶縁膜の一部として機能している。特に、第１の絶縁膜６における凹部７の内部にも第２の絶縁膜８を位置させることで、第１の絶縁膜６と第２の絶縁膜８が一体化して、トレンチ４の内部に空洞（ボイド）が存在することなく、素子分離絶縁膜を設けている。従って、後続工程で用いるゲート電極あるいは配線材料が、ボイド内に残留して生じる電気的な短絡（ショート）を防止することができる。
【００１８】
次に、本実施形態による半導体デバイス１００の製造方法について、詳細に説明する。なお図２〜図１３は、本実施形態による半導体デバイス１００の製造方法を説明するための工程図であり、（ａ）は略平面図、（ｂ）は（ａ）のＡＡ部における略断面図である。図３〜６、９〜１１、１３はＡＡ部における略断面図を示す。
【００１９】
（図２）
半導体デバイス１００の製造では、まずシリコンである半導体基板１を用意し、この半導体基板1上に熱酸化法によって、シリコン酸化膜である保護膜（パッド酸化膜）１０を形成した。さらに保護膜１０の全面を覆うように、ＣＶＤ（Chemical Vapor Deposition）法によって、シリコン窒化膜であるマスク膜１１を形成した。この時、保護膜１０の厚さは９ｎｍとし、マスク膜１１の厚さは１００ｎｍとした。
【００２０】
次に、マスク膜１１上に、アッシング除去可能な材料層を形成する。本実施例では、アッシング除去可能な材料層としてノボラック系ポリフェノール樹脂である第１の反射防止膜１２と、シリコン（Ｓｉ）を含有させたノボラック系ポリフェノール樹脂である第２の反射防止膜１３を夫々塗布し、最後にフォトレジスト１４を塗布した。この時、第１の反射防止膜１２の厚さは２６０ｎｍとし、第２の反射防止膜１３の厚さは３５ｎｍとし、フォトレジスト１４の厚さは１５０ｎｍとした。
【００２１】
次に、フォトリソグラフィによって、フォトレジスト１４に幅Ｘ１を４２ｎｍとした開口部１５を形成した。この時、フォトレジスト１４は、活性領域３となる半導体基板１上に残留させており、開口部１５の底部には、第２の反射防止膜１３の一部が露出している。
【００２２】
（図３）
次に、フォトレジスト１４をエッチングマスクとしたドライエッチングによって、開口部１５の底面を構成している第２の反射防止膜１３を除去して、第１の反射防止膜１２の一部を露出させた。この時のドライエッチング条件は、ジフルオロメタン（ＣＨ２Ｆ２）と六フッ化硫黄（ＳＦ６）と窒素（Ｎ２）を原料ガスとし、流量を５０ｓｃｃｍ（ＣＨ２Ｆ２）と２０ｓｃｃｍ（ＳＦ６）と４５ｓｃｃｍ（Ｎ２）、ソースパワーを４５０Ｗ、バイアスパワーを１００Ｗ、ステージ温度を２０℃、圧力を０．６７Ｐａ（５ｍＴｏｒｒ）とした。ここでは、キャリアガスとして、ヘリウム（Ｈｅ）を２００ｓｃｃｍ供給した。
【００２３】
次に、ドライエッチングによって、露出させた第１の反射防止膜１２を除去して、マスク膜１１の一部を露出させた。この時のドライエッチング条件は、塩素（Ｃｌ２）と臭化水素（ＨＢｒ）と酸素（Ｏ２）を原料ガスとし、流量を１０ｓｃｃｍ（Ｃｌ２）と２０ｓｃｃｍ（ＨＢｒ）と５０ｓｃｃｍ（Ｏ２）、ソースパワーを５００Ｗ、バイアスパワーを１１５Ｗ、ステージ温度を２０℃、圧力を１．３Ｐａ（１０ｍＴｏｒｒ）とした。
【００２４】
次に、ドライエッチングによって、露出させたマスク膜１１と保護膜１０を除去して、半導体基板１の一部を露出させた。この時のドライエッチング条件は、トリフルオロメタン（ＣＨＦ３）とテトラフルオロメタン（ＣＦ４）と酸素（Ｏ２）を原料ガスとし、流量を８０ｓｃｃｍ（ＣＨＦ３）と１１０ｓｃｃｍ（ＣＦ４）と２ｓｃｃｍ（Ｏ２）、ソースパワーを５００Ｗ、バイアスパワーを２００Ｗ、ステージ温度を２０℃、圧力を０．６７Ｐａ（５ｍＴｏｒｒ）とした。
【００２５】
以上のドライエッチングによって、開口部１５は新たな開口部１６となる。ここで、開口部１６の位置は、素子分離領域２を形成する位置と一致させており、２００ｎｍ厚となって残留した第１の反射防止膜１２とマスク膜１１と保護膜１０の位置は、活性領域３を形成する位置と一致させている。なお実際の半導体基板１では、多数の活性領域を形成するが、（ｂ）図ではその一部となる３つの活性領域を形成している。
【００２６】
（図４）
次に、第１の反射防止膜１２とマスク膜１１をエッチングマスクとしたドライエッチング（第１のエッチング工程）によって、露出している半導体基板１をその主面に対して垂直な方向（Ｚ方向）に除去して、活性領域３となる半導体基板１が残留するように、トレンチ４Ａを形成した。この時のドライエッチング条件は、臭化水素（ＨＢｒ）と酸素（Ｏ２）を原料ガスとし、流量を４００ｓｃｃｍ（ＨＢｒ）と４ｓｃｃｍ（Ｏ２）、ソースパワーを７５０Ｗ、バイアスパワーを２００Ｗ、ステージ温度を２０℃、圧力を２．７Ｐａ（２０ｍＴｏｒｒ）とした。この時、トレンチ４Ａの深さＺ１は１５０ｎｍとしており、残留した第１の反射防止膜１２の厚さＺ２は、１００ｎｍとなっている。またトレンチ４Ａの幅は、開口部１５の幅と同じくＸ１が４２ｎｍとなっており、トレンチ４Ａにおける深さＺ１と幅Ｘ１の比であるアスペクト比（＝Ｚ１／Ｘ１）は、約３．６となっている。ここで、トレンチ４Ａの側壁には、半導体基板１のエッチング残渣であるシリコン（Ｓｉ）が原料ガスに含まれる臭素（Ｂｒ）と化合して堆積した堆積膜１７が形成されている。なおトレンチ４Ａの深さＺ１は、素子分離領域２に対する所望の深さとはなっていない。これは、エッチングマスクとなるフォトレジスト１４と第１の反射防止膜１２と第２の反射防止膜１３を厚く形成すると、開口部１５の幅Ｘ１の寸法が拡大することに起因しており、許容される膜厚でエッチングすることができる深さに留めることによって、第２の反射防止膜１３と第１の反射防止膜１２を残留させて、マスク膜１１とトレンチ４Ａの幅Ｘ１が拡大しないようにしている。
【００２７】
（図５）
次に、ドライエッチングによって、トレンチ４Ａの側壁における堆積膜１７を除去した。この時のドライエッチング条件は、テトラフルオロメタン（ＣＦ４）と酸素（Ｏ２）を原料ガスとし、流量を１８０ｓｃｃｍ（ＣＦ４）と４０ｓｃｃｍ（Ｏ２）、ソースパワーを１２００Ｗ、ステージ温度を２０℃、圧力を１．３Ｐａ（１０ｍＴｏｒｒ）とした。ここでは、キャリアガスとして、アルゴン（Ａｒ）を２００ｓｃｃｍ供給した。
【００２８】
次に、アッシングによって、残留している第１の反射防止膜１２を除去して、マスク膜１１を露出させた。この時のアッシング条件は、酸素（Ｏ２）を原料ガスとし、流量を１００ｓｃｃｍ、ソースパワーを１５００Ｗ、バイアスパワーを５０Ｗ、ステージ温度を２０℃、圧力を１．３Ｐａ（１０ｍＴｏｒｒ）とした。このアッシングでは、第１の反射防止膜１２だけを除去するように条件設定しているので、トレンチ４Ａと同じく、深さＺ１が１５０ｎｍであり幅Ｘ１が４２ｎｍとなっている新たなトレンチ４Ｂの底面には、半導体基板１の一部が露出している。ここでは、堆積膜１７を除去してからアッシングを行っているので、第１の反射防止膜１２が、堆積膜１７で保護されて残留することはない。しかしながら、トレンチ４Ｂの側壁には、トレンチ４Ｂを構成している半導体基板１と保護膜１０とマスク膜１１に含まれるシリコンが、原料ガスの酸素と化合したシリコン酸化膜である絶縁膜１８が形成されている。
【００２９】
（図６）
次に、ドライエッチングによって、半導体基板１のエッチングを阻害する絶縁膜１８を除去した。この時のドライエッチング条件は、テトラフルオロメタン（ＣＦ４）を原料ガスとし、流量を１００ｓｃｃｍ、ソースパワーを３００Ｗ、バイアスパワーを１００Ｗ、ステージ温度を２０℃、圧力を０．５３Ｐａ（４ｍＴｏｒｒ）とした。このように、絶縁膜１８を除去することによって、後続の半導体基板１のエッチングを円滑に行うことができる。
【００３０】
次に、露出させたマスク膜１１をエッチングマスクとしたドライエッチング（第２のエッチング工程）によって、露出している半導体基板１をその主面に対して垂直な方向（Ｚ方向）に除去して、活性領域３となる半導体基板１が残留するように、トレンチ４を形成した。この時のドライエッチング条件は、塩素（Ｃｌ２）と窒素（Ｎ２）と酸素（Ｏ２）を原料ガスとし、流量を１８０ｓｃｃｍ（Ｃｌ２）と２０ｓｃｃｍ（Ｎ２）と８ｓｃｃｍ（Ｏ２）、ソースパワーを７５０Ｗ、バイアスパワーを３００Ｗ、ステージ温度を２０℃、圧力を２．７Ｐａ（２０ｍＴｏｒｒ）とした。この時、トレンチ４の深さＺ３は２７０ｎｍとしており、残留したマスク膜１１の厚さＺ４は８０ｎｍとなっている。なおトレンチ４の幅は、開口部１５の幅と同じくＸ１が４２ｎｍとなっている。従って、トレンチ４における深さＺ３と幅Ｘ１の比であるアスペクト比（＝Ｚ３／Ｘ１）は、約６．４となっている。このようにトレンチ４の形成では、後退して先端部が丸くなった第１の反射防止膜１２を事前に除去して、開口部の幅Ｘ１が４２ｎｍとなっているマスク膜１１をエッチングマスクとしている。しかし、トレンチ４Ａの形成時からマスク膜１１をエッチングマスクとするためには、マスク膜１１を厚く形成しなければならないので、マスク膜１１の開口部を寸法精度良く形成するのが困難となる。このため、トレンチ４の形成を２ステップに分けて、第１ステップでは、第２の反射防止膜１３などの積層膜をエッチングマスクとしてトレンチ４の一部を構成するトレンチ４Ａまで形成し、第１のステップで残留した第１の反射防止膜１２を除去してから、続く第２のステップで、マスク膜１１をエッチングマスクとしたドライエッチングを行うことで、トレンチ４を精度良く形成することができる。
【００３１】
（図７）
次に、半導体基板１に形成されたトレンチ４の内壁を覆うように、ＩＳＳＧ（In-Situ Steam Generation）などのラジカル酸化法によって、シリコン酸化膜である保護膜５を形成した。この保護膜５は、後続工程で、トレンチ４に絶縁膜を埋め込む際に生じる半導体基板１の損傷を防ぐ役割を果すものである。さらに保護膜５は、トレンチ４の表面に生じたドライエッチングによる結晶欠陥を除去する犠牲膜にもなる。なお保護膜５は、トレンチ４の内壁だけでなく、保護膜１０の側面並びにマスク膜１１の上面と側面にも形成されており、その膜厚は４ｎｍとした。なおラジカル酸化法によるシリコン酸化膜は、膜厚の５０％がシリコンである半導体基板１中に形成されるので、膜厚を４ｎｍとしても実質的な膜厚増加分は２ｎｍとなる。従って、トレンチ４の幅Ｘ２は、その両側面で増加した膜厚の合計値である４ｎｍだけ低減して、３８ｎｍとなっている。
【００３２】
次に、保護膜５で覆われたトレンチ４内を埋め込むように、半導体基板１の全面にＣＶＤ法によってシリコン窒化膜である第１の絶縁膜６を形成した。特に限定されるものではないが、トレンチ４内を十分に埋め込むためには、第１の絶縁膜６の膜厚を５０ｎｍにすることが好ましい。このとき、トレンチ４に対する第１の絶縁膜６の被覆性が悪いので、第１の絶縁膜６の内部に空洞（以降、ボイドと称する）１９が生ずる。このボイド１９は、トレンチ４内の対向する内壁に成膜された第１の絶縁膜６が、徐々にその厚みを増していく途中で、トレンチ４の上方が第１の絶縁膜６によって閉鎖されて生じるので、必然的にトレンチ４の幅の中心線上に位置している。
【００３３】
（図８）
次に、燐酸（Ｈ３ＰＯ４）を薬液に用いたウェットエッチングにより、半導体基板1の表面に形成した第１の絶縁膜６を除去した。このとき、シリコン窒化膜である第１の絶縁膜６だけが等方的かつ選択的に除去されるので、ボイド１９に達した薬液によってボイド１９の上部を構成するシリコン窒化膜が除去されて、ボイド１９の上部が開口された凹部７となる。ここでトレンチ４の上部には、溝２０が形成されている。さらにウェットエッチングを継続すると、最終的に凹部７は消滅するが、第１の絶縁膜６の高さも低くなってしまうので、第１の絶縁膜６だけでトレンチ４内を埋め込むことは困難となる。
【００３４】
（図９）
次に、凹部７を含めた溝２０の内壁を覆うように、半導体基板１の全面にＣＶＤ法によって、６０ｎｍ厚のシリコン酸化膜である第２の絶縁膜８を成膜した。この成膜処理によれば、溝２０の内壁を第２の絶縁膜８で覆うことができるものの、溝２０を完全に埋め込むことは出来ず、トレンチ４の上部においてボイド２１が残留している。
【００３５】
（図１０）
次に、ボイド２１の上部を拡大するため、ドライエッチングによって第２の絶縁膜８を除去した。このドライエッチングによって、トレンチ４の上部における第２の絶縁膜８を除去して、ボイド２１の上部を拡大して、開放することができる。このドライエッチング処理によって、トレンチ４の上部の内壁を覆っていた第２の絶縁膜８は、ほぼ除去されるが、それ以外の第２の絶縁膜８は、ほぼそのまま残留して、新たな溝２２が形成される。
【００３６】
（図１１）
次に、溝２２を埋め込むように、半導体基板１の全面にＣＶＤ法によって、１５０ｎｍ厚のシリコン酸化膜である第３の絶縁膜９を成膜した。この成膜は、溝２２の内壁だけを埋め込むようにしているので、トレンチ４の上部に生じていた溝２２は消滅する。さらに、第３の絶縁膜９の表面を覆うように、半導体基板１の全面にＣＶＤ法によって、２８０ｎｍ厚のシリコン酸化膜である第４の絶縁膜２３を成膜した。ここで第４の絶縁膜２３は、マスク膜１１の表面に生じていた第２の絶縁膜８の凹凸を低減させる目的で成膜している。
【００３７】
（図１２）
次に、マスク膜１１をストッパーとしたＣＭＰ（Chemical Mechanical Polishing）によって、マスク膜１１上の第２の絶縁膜８と第４の絶縁膜２３を除去し、マスク膜１１の上面を基準面として第４の絶縁膜２３を平坦化した。この処理により、素子分離領域２におけるトレンチ４が絶縁膜で完全に埋め込まれる。
【００３８】
（図１３）
次に、フッ酸（ＨＦ）を薬液に用いたウェットエッチングによって、ＣＭＰで除去できずにマスク膜１１の上面に薄く残留していたシリコン酸化膜である保護膜５を完全に除去した。さらに、燐酸（Ｈ３ＰＯ４）を薬液に用いたウェットエッチングによって、マスク膜１１を除去した。これらの処理によって、半導体基板１の表面は、活性領域３における保護膜１０と、素子分離領域２において一部が突出した保護膜５と絶縁膜８と９と２３で覆われた状態となっている。ここで、保護膜１０及び突出した保護膜５と絶縁膜８と９と２３は、いずれもシリコン酸化膜で構成されている。
【００３９】
最後に、フッ酸（ＨＦ）を薬液に用いたウェットエッチングによって、保護膜１０と絶縁膜２３を完全に除去するとともに、保護膜５と絶縁膜８と９の一部を除去すると、図１に示す半導体デバイス１００となり、素子分離領域２におけるトレンチ４が保護膜５と絶縁膜６、８及び９で埋め込まれたＳＴＩ構造が完成する。なお保護膜５と絶縁膜８と９の一部を除去して半導体基板１の表面に合わせるには、ウェットエッチングの処理時間を制御することで行うことができる。
【００４０】
以上説明したように、本実施形態の半導体デバイス１００の製法によれば、素子分離領域２におけるトレンチ４を２ステップに分けたドライエッチングで形成している。すなわち、第１ステップにおいて、第１の反射防止膜１２をエッチングマスクに用いて、所望のトレンチ４の一部となるトレンチ４Ａを形成し、残留した第１の反射防止膜１２を除去してから、第２ステップにおいて、マスク膜１１をエッチングマスクとして、トレンチ４を形成している。このような製法とすると、各ステップのエッチングマスクの寸法バラツキを低減させることができるため、トレンチ４の寸法ばらつきを制御して、絶縁膜中にボイドを残存させることなく、ＳＴＩを形成することができる。そのため、ボイドに起因した電気的な短絡（ショート）を防止して、半導体デバイスの動作を安定させることができる。
【００４１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００４２】
１  半導体基板
２  素子分離領域
３  活性領域
４  トレンチ
５  保護膜
６  第１の絶縁膜
７  凹部
８  第２の絶縁膜
９  第３の絶縁膜
１０  保護膜
１１  マスク膜
１２  第１の反射防止膜
１３  第２の反射防止膜
１４  フォトレジスト
１５  開口部
１６  開口部
１７  堆積膜
１８  絶縁膜
【図３】
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【図４】
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【図５】
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【図６】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１】
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【図２】
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【図７】
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【図８】
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【図１２】
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