(57)【要約】【課題】書き込み電流を低減する。【解決手段】磁気記憶素子１０は、膜面に垂直方向の磁気異方性を有し、かつ磁化方向が可変である記憶層１２と、記憶層１２上に設けられた非磁性層１３と、非磁性層１３上に設けられ、かつ膜面に垂直方向の磁気異方性を有し、かつ磁化方向が不変である参照層１４とを含む。記憶層１２の面積は、参照層１４の面積より大きく、記憶層１２の端部の磁化は、記憶層１２の中央部の磁化より小さい。【選択図】      図１
2013093349.tif 000002
【特許請求の範囲】
【請求項１】
膜面に垂直方向の磁気異方性を有し、かつ磁化方向が可変である記憶層と、
前記記憶層上に設けられた第１の非磁性層と、
前記第１の非磁性層上に設けられ、かつ膜面に垂直方向の磁気異方性を有し、かつ磁化方向が不変である参照層と、
を具備し、
前記記憶層の面積は、前記参照層の面積より大きく、
前記記憶層の端部の磁化は、前記記憶層の中央部の磁化より小さいことを特徴とする磁気記憶素子。
【請求項２】
前記記憶層の端部は、前記記憶層の中央部の材料に不純物が添加された材料からなることを特徴とする請求項１に記載の磁気記憶素子。
【請求項３】
前記記憶層の端部は、磁化を持たないことを特徴とする請求項１又は２に記載の磁気記憶素子。
【請求項４】
前記参照層上に設けられた第２の非磁性層と、
前記第２の非磁性層上に設けられ、かつ前記参照層からの漏れ磁界を低減する第１の調整層とをさらに具備することを特徴とする請求項１乃至３のいずれかに記載の磁気記憶素子。
【請求項５】
前記記憶層の下に設けられた第３の非磁性層と、
前記第３の非磁性層の下に設けられ、かつ前記参照層からの漏れ磁界を低減する第２の調整層とをさらに具備することを特徴とする請求項１乃至４のいずれかに記載の磁気記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気記憶素子に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、磁化の方向により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。ＭＴＪ素子は、参照層と、記憶層と、参照層及び記憶層に挟まれ、トンネル障壁を作る絶縁層との３層構造を持つ。参照層の磁化は一方向に固着されており、書き込み動作を行っても反転しない。一方、記憶層の磁化は書き込み動作によって外部から与えられるトルクによって磁化が反転する。
【０００３】
ＭＴＪ素子に直接に電流を流して書き込みを行うスピン注入書き込み方式を用いたＭＲＡＭが知られている。ＭＴＪ素子に書き込み電流を流した場合、ＭＴＪ素子の抵抗値は２つの磁性層の相対的な方向に依存して変化する。つまり、ＭＴＪ素子の抵抗値は、記憶層と参照層との磁化の方向が平行の場合に低抵抗になり、反平行の場合に高抵抗になる。ＭＴＪ素子の低抵抗状態と高抵抗状態とを２値データに対応付けることで、ＭＴＪ素子を記憶素子として用いることができる。
【０００４】
一般的に、参照層には、記憶層よりも磁気異方性エネルギーが大きい磁性層が用いられるので、参照層から発生する漏れ磁界が大きい。このため、参照層の漏れ磁界が記憶層に作用し、記憶層の磁化が不均一になったり、記憶層の保磁力がシフトしてしまう。これにより、記憶層の磁化を反転させる書き込み電流が増加したり、ＭＴＪ素子の熱安定性が低下してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−４０５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、書き込み電流を低減することが可能な磁気記憶素子を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る磁気記憶素子は、膜面に垂直方向の磁気異方性を有し、かつ磁化方向が可変である記憶層と、前記記憶層上に設けられた第１の非磁性層と、前記第１の非磁性層上に設けられ、かつ膜面に垂直方向の磁気異方性を有し、かつ磁化方向が不変である参照層とを具備する。前記記憶層の面積は、前記参照層の面積より大きく、前記記憶層の端部の磁化は、前記記憶層の中央部の磁化より小さい。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るＭＴＪ素子の構成を示す断面図。
【図２】ＭＴＪ素子の平面図。
【図３】記憶層に印加される参照層からの漏れ磁界の影響を説明する図。
【図４】比較例に係るＭＴＪ素子の磁化状態を説明する図。
【図５】第１の実施形態に係るＭＴＪ素子の磁化状態を説明する図。
【図６】第２の実施形態に係るＭＴＪ素子の構成を示す断面図。
【図７】第３の実施形態に係るＭＲＡＭの構成を示す回路図。
【図８】ＭＲＡＭの構成を示す断面図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［第１の実施形態］
図１は、第１の実施形態に係る磁気記憶素子であるＭＴＪ素子１０の構成を示す断面図である。ＭＴＪ素子１０は、下から順に、下地層１１、記憶層１２、非磁性層（トンネルバリア層）１３、参照層１４、非磁性層（スペーサ層）１５、調整層１６、ハードマスク層１７が積層されて構成されている。図中の矢印は、磁化の様子を表している。ＭＴＪ素子１０の平面形状については特に制限はなく、例えば円や楕円である。
【００１１】
記憶層１２及び参照層１４はそれぞれ、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、ＭＴＪ素子１０は、記憶層１２及び参照層１４の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化ＭＴＪ素子である。
【００１２】
記憶層１２は、磁化方向が可変である（反転する）。参照層１４は、磁化方向が不変である（固着している）。参照層１４は、記憶層１２よりも十分大きな垂直磁気異方性エネルギーを持つように設定される。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記憶層１２の磁化反転電流を小さくし、参照層１４の磁化反転電流を記憶層１２のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記憶層１２と磁化方向が不変の参照層１４とを備えたＭＴＪ素子１０を実現できる。
【００１３】
非磁性層１３は、非磁性金属、非磁性半導体、絶縁体などを用いることができる。非磁性層１３として絶縁体を用いた場合はトンネルバリア層と呼ばれる。トンネルバリア層１３としては、酸化マグネシウム（ＭｇＯ）などが用いられる。
【００１４】
調整層１６は、参照層１４からの漏れ磁界を低減し、この漏れ磁界が記憶層１２に印加されて記憶層１２の保磁力（或いは磁化曲線）がシフトするのを抑制する機能を有する。ＭＴＪ素子１０を構成する記憶層１２及び参照層１４は磁性材料から構成されているため、外部に対して磁界を発生している。一般に、垂直磁化ＭＴＪ素子では、参照層１４から発生する漏れ磁界が面内磁化ＭＴＪ素子のそれに比べて大きい。また、参照層１４に比べて保磁力の小さい記憶層１２は、参照層１４からの漏れ磁界の影響を強く受ける。具体的には、参照層１４からの漏れ磁界の影響により、記憶層１２の保磁力（或いは磁化曲線）がシフトし、磁化反転電流の増加や、熱安定性の低下を引き起こす。このため、本実施形態のＭＴＪ素子１０は、参照層１４から記憶層１２に印加される漏れ磁界を低減する調整層１６を備えている。
【００１５】
調整層１６は、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、その容易磁化方向は膜面に対して垂直である。調整層１６は、参照層１４と同様に、磁化方向が不変である。調整層１６と参照層１４との磁化方向は反平行に設定される。
【００１６】
スペーサ層１５は、調整層１６と参照層１４の磁化方向を反平行に設定するために設けられている。また、スペーサ層１５は、調整層１６と参照層１４とが熱工程によって混ざらないための耐熱性を有し、かつ調整層１６を形成する際の結晶配向を制御する機能も有している。スペーサ層１５としては、ルテニウム（Ｒｕ）、銀（Ａｇ）、或いは銅（Ｃｕ）などの非磁性金属を用いることができる。
【００１７】
下地層１１は、非磁性材料からなり、記憶層１２の結晶配向を制御するために設けられている。ハードマスク層１７は、例えば金属からなり、参照層１４、スペーサ層１５、及び調整層１６を加工する際のマスクとして用いられる。ハードマスク層１７は、上部電極としての役割も果たす。ハードマスク層１７としては、タンタル（Ｔａ）などを用いることができる。
【００１８】
参照層１４、スペーサ層１５、調整層１６、及びハードマスク層１７の周囲には、これらの積層膜を囲むようにして側壁１８が設けられている。側壁１８としては、例えばシリコン窒化物が用いられる。
【００１９】
記憶層１２、参照層１４、及び調整層１６の各々の磁性材料としては、例えばコバルト（Ｃｏ）、鉄（Ｆｅ）の群から選択される少なくとも１つの元素を含む強磁性を示す合金が用いられる。或いは、記憶層１２、参照層１４、及び調整層１６の各々の磁性材料としては、コバルト（Ｃｏ）、鉄（Ｆｅ）の群から選択される少なくとも１つの元素と、白金（Ｐｔ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）の群から選択される少なくとも１つの元素とを含む合金が用いられる。或いは、記憶層１２、参照層１４、及び調整層１６の各々の磁性材料としては、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）の群から選択される少なくとも１つの元素を含む合金と、白金（Ｐｔ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）の群から選択される少なくとも１つの元素を含む合金とが交互に積層された積層膜が用いられる。
【００２０】
記憶層１２の面積は、参照層１４の面積より大きい。上から投影した場合に、記憶層１２のうち参照層１４と重なる部分を中央部１２Ａと呼び、記憶層１２のうち参照層１４より大きい部分を端部１２Ｂと呼ぶ。図２は、記憶層１２及び参照層１４の平面形状を説明する平面図である。なお、トンネルバリア層１３及び下地層１１の平面形状は、記憶層１２の平面形状とほぼ同じである。本実施形態では、ハードマスク層１７をマスクとし、かつトンネルバリア層１３をエッチングストッパーとして、まず、参照層１４、スペーサ層１５、及び調整層１６を加工する。続いて、参照層１４、スペーサ層１５、調整層１６、及びハードマスク層１７の周囲に側壁１８を形成した後、この側壁１８をマスクとして、下地層１１、記憶層１２、及びトンネルバリア層１３を加工する。
【００２１】
本実施形態では、ＭＴＪ素子１０に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子１０の磁化状態を制御するスピン注入書き込み方式を採用する。ＭＴＪ素子１０は、記憶層１２と参照層１４との磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。
【００２２】
ＭＴＪ素子１０に対して、記憶層１２から参照層１４へ向かう書き込み電流を流すと、記憶層１２と参照層１４との磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子１０の抵抗値は最も低くなり、ＭＴＪ素子１０は低抵抗状態に設定される。ＭＴＪ素子１０の低抵抗状態を、例えばデータ“０”と規定する。
【００２３】
一方、ＭＴＪ素子１０に対して、参照層１４から記憶層１２へ向かう書き込み電流を流すと、記憶層１２と参照層１４との磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子１０の抵抗値は最も高くなり、ＭＴＪ素子１０は高抵抗状態に設定される。ＭＴＪ素子１０の高抵抗状態を、例えばデータ“１”と規定する。
【００２４】
これにより、ＭＴＪ素子１０を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。ＭＴＪ素子１０の抵抗状態とデータとの割り当ては任意に設定可能である。
【００２５】
ＭＴＪ素子１０からデータを読み出す場合は、ＭＴＪ素子１０に読み出し電圧を印加し、この時にＭＴＪ素子１０に流れる読み出し電流に基づいてＭＴＪ素子１０の抵抗値を検知する。この読み出し電圧は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。
【００２６】
図３は、記憶層に印加される参照層からの漏れ磁界の影響を説明する図である。図３には、２つの実施例（実施例１及び実施例２）のグラフを載せている。図３の縦軸はＪｃ／Ｈｃを表し、図３の縦軸はＨｅ／Ｈｋを表している。Ｊｃは反転電流密度であり、Ｈｃは記憶層の保磁力である。すなわち、図３の縦軸の数値は、保磁力Ｈｃで正視化（normalize）を行ったものである。Ｈｅは記憶層の端部に印加される参照層の漏れ磁界の面内方向成分であり、Ｈｋは記憶層の異方性磁界である。
【００２７】
小さい書き込み電流で書き込みを行うことができ、かつ情報を長期間保持できる磁気記憶素子を実現するには、反転電流密度Ｊｃを小さくし、かつ記憶層の保磁力Ｈｃを大きくすることが必要である。よって、Ｊｃ／Ｈｃが大きくなることは望ましくない。図３から理解できるように、記憶層の端部に印加される参照層の漏れ磁界の面内方向成分が大きくなると、Ｊｃ／Ｈｃが大きくなる。よって、図３から、参照層の漏れ磁界の面内方向成分Ｈｅを低減する必要があることが理解できる。
【００２８】
図４は、比較例に係るＭＴＪ素子１０´の磁化状態を説明する図である。図４の細い矢印は磁化を表し、太い矢印は参照層１４の漏れ磁界を表している。ＭＴＪ素子１０´の記憶層１２は、全体が強磁性材料で構成されている。参照層１４の中央部の漏れ磁界は、膜面に垂直方向に向いており、均一になっている。これに対して、参照層１４の端部の漏れ磁界は、膜面に垂直方向に対して斜め方向に向いており、不均一になっている。すなわち、参照層１４の端部の漏れ磁界は、垂直方向成分に加えて面内方向成分も含んでいる。
【００２９】
参照層１４の端部の漏れ磁界は、記憶層１２の端部の磁化を外側（面内方向）に傾かせる。これは、記憶層１２の面積が参照層１４の面積より大きいことに起因している。このため、記憶層１２の磁化が不均一になる。記憶層１２の磁化が不均一になると、記憶層１２のコヒーレントな磁化反転が阻害され、結果として、記憶層１２を磁化反転するための書き込み電流が大きくなり、さらに記憶層１２の熱安定性が劣化する。
【００３０】
そこで、本実施形態では、記憶層１２の端部１２Ｂの磁化を中央部１２Ａの磁化より小さくする。望ましくは、記憶層１２の端部１２Ｂが磁化を持たないようにする、すなわち記憶層１２の端部１２Ｂを非磁性化する。図５は、本実施形態に係るＭＴＪ素子１０の磁化状態を説明する図である。記憶層１２の端部１２Ｂが磁化を持たないので、記憶層１２の磁化は、中央部１２Ａの磁化が主成分となる。比較例と同様に、参照層１４の端部の漏れ磁界は、記憶層１２の端部１２Ｂに印加されるが、記憶層１２の端部１２Ｂが磁化を持たないため、記憶層１２全体の磁化への影響はない。これにより、記憶層１２の磁化（具体的には中央部１２Ａの磁化）が不均一になるのを抑制することができるため、記憶層１２のコヒーレントな磁化反転が実現でき、結果として、記憶層１２を磁化反転するための書き込み電流を低減することができる。
【００３１】
なお、非磁性化される端部１２Ｂの内周は、参照層１４の外周と同じ位置でなくてもよく、参照層１４の外周より内側であってもよい。非磁性化される端部１２Ｂの内周を参照層１４の外周より内側にすることで、参照層１４の端部の不均一な漏れ磁界が記憶層１２の中央部１２Ａに印加されるのをより抑制することができる。
【００３２】
記憶層１２の端部１２Ｂの磁化を小さくする、或いは消失するための手法としては、（１）記憶層１２の端部１２Ｂに砒素（Ａｓ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）などの不純物を添加（注入）すること、（２）記憶層１２の端部１２Ｂを酸化、又は窒化させることが挙げられる。すなわち、記憶層１２の端部１２Ｂは、中央部１２Ａと同じ材料に不純物が添加されて構成される。
【００３３】
（効果）
以上詳述したように第１の実施形態では、記憶層１２、トンネルバリア層１３、参照層１４、スペーサ層１５、及び調整層１６が順に積層されたＭＴＪ素子１０において、記憶層１２の面積は、参照層１４の面積より大きく設定される。そして、記憶層１２の端部１２Ｂの磁化は、記憶層１２の中央部１２Ａの磁化より小さく設定される。
【００３４】
従って第１の実施形態によれば、参照層１４の端部の漏れ磁界（面内方向成分を含む）が記憶層１２の端部１２Ｂに印加された場合でも、記憶層１２の磁化が不均一になるのを抑制することができる。これにより、記憶層１２のコヒーレントな磁化反転が実現でき、記憶層１２を磁化反転するための書き込み電流を低減することが可能となる。また、ＭＴＪ素子１０の熱安定性を向上させることができるため、データ保持特性を向上させることができる。
【００３５】
また、記憶層１２の磁化としては、中央部１２Ａの磁化が主成分となるため、記憶層１２を精度よく加工する必要がない。このため、側壁１８をマスクとして用いた下地層１１、記憶層１２、及びトンネルバリア層１３の加工が容易となり、ＭＴＪ素子１０の製造コストを低減することができる。
【００３６】
また、ＭＴＪ素子１０は、参照層１４の漏れ磁界が記憶層１２に作用するのを抑制する調整層１６を備えている。これにより、記憶層１２の磁化が不均一になるのを抑制することができ、また、記憶層１２の保磁力がシフトするのを抑制することができる。
【００３７】
なお、調整層１６は必ずしも必要でなく、調整層１６を省いてＭＴＪ素子１０を構成してもよい。すなわち、図１において、参照層１４上には、ハードマスク層１７が設けられる。このような構成を有するＭＴＪ素子１０でも、記憶層１２のコヒーレントな磁化反転を実現できる。
【００３８】
［第２の実施形態］
第２の実施形態は、参照層の漏れ磁界を低減するために２つの調整層を用意し、２つの調整層で参照層及び記憶層を挟むようにしてＭＴＪ素子１０を構成するようにしている。図６は、第２の実施形態に係るＭＴＪ素子１０の構成を示す断面図である。
【００３９】
図１の積層構造に加えて、下地層１１の下には、参照層１４の漏れ磁界を低減する調整層２０が設けられている。調整層２０は、調整層１６と同じ強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、その容易磁化方向は膜面に対して垂直である。調整層２０は、参照層１４と同様に、磁化方向が不変である。調整層２０の磁化方向は、参照層１４の磁化方向と反平行に設定される。すなわち、参照層１４と調整層２０とは、下地層（非磁性層）１１を介して反強磁性結合している。
【００４０】
調整層２０の面積は、記憶層１２の面積とほぼ同じである。すなわち、調整層２０は、側壁１８をマスクとして記憶層１２と共に一括加工される。記憶層１２の中央部１２Ａは、調整層２０の外周より内側に配置されている。このため、調整層２０の漏れ磁界は、記憶層１２の中央部１２Ａに均一に印加される。すなわち、調整層２０の端部から発生する不均一な漏れ磁界は、記憶層１２の中央部１２Ａに印加されない。よって、調整層２０の漏れ磁界によって、記憶層１２の中央部１２Ａの磁化が不均一になることはない。
【００４１】
このように構成されたＭＴＪ素子１０は、参照層１４の漏れ磁界が記憶層１２に作用するのをより低減することができる。これにより、記憶層１２の磁化が不均一になるのを抑制することができ、また、記憶層１２の保磁力がシフトするのを抑制することができる。その他の効果は、第１の実施形態と同じである。
【００４２】
なお、ＭＴＪ素子１０が記憶層１２の下側の調整層２０のみを備えるように構成してもよい。すなわち、図６において、調整層１６を省いてＭＴＪ素子１０を構成してもよい。このような構成を有するＭＴＪ素子１０でも、記憶層１２の保磁力がシフトするのを抑制することができる。
【００４３】
［第３の実施形態］
第３の実施形態は、前述したＭＴＪ素子１０を用いてＭＲＡＭ（磁気メモリ）を構成した場合の構成例である。ＭＴＪ素子１０としては、第１及び第２の実施形態で説明したいずれかのＭＴＪ素子を用いることができる。
【００４４】
図７は、第３の実施形態に係るＭＲＡＭ３０の構成を示す回路図である。ＭＲＡＭ３０は、マトリクス状に配列された複数のメモリセルＭＣを有するメモリセルアレイ３２を備えている。なお、図７には、（２×２）個のメモリセルＭＣを一例として示している。メモリセルアレイ３２には、それぞれが列（カラム）方向に延在するように、複数のビット線対ＢＬ，／ＢＬが配設されている。また、メモリセルアレイ３２には、それぞれが行（ロウ）方向に延在するように、複数のワード線ＷＬが配設されている。
【００４５】
ビット線とワード線との交差領域には、メモリセルＭＣが配置されている。各メモリセルＭＣは、ＭＴＪ素子１０、及び選択トランジスタ３１を備えている。選択トランジスタ３１としては、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。ＭＴＪ素子１０の一端は、ビット線ＢＬに接続されている。ＭＴＪ素子１０の他端は、選択トランジスタ３１のドレインに接続されている。選択トランジスタ３１のゲートは、ワード線ＷＬに接続されている。選択トランジスタ３１のソースは、ビット線／ＢＬに接続されている。
【００４６】
ワード線ＷＬには、ロウデコーダ３３が接続されている。ロウデコーダ３３は、ロウアドレスに基づいて、複数のワード線ＷＬのいずれか１本を選択する。
【００４７】
ビット線対ＢＬ，／ＢＬには、カラム選択回路３５を介して、書き込み回路３６及び読み出し回路３７が接続されている。カラム選択回路３５は、例えば、全ビット線に対応する数のＮチャネルＭＯＳＦＥＴを備えており、カラムデコーダ３４の指示に応じて、動作に必要なビット線対ＢＬ，／ＢＬを選択する。カラムデコーダ３４は、カラムアドレスをデコードし、このデコード信号をカラム選択回路３５に送る。
【００４８】
書き込み回路３６は、外部から書き込みデータを受ける。書き込み回路３６は、書き込み対象である選択メモリセルに接続されたビット線対ＢＬ，／ＢＬに書き込み電圧を印加する。そして、選択メモリセルに書き込み電流を流すことで、選択メモリセルにデータを書き込む。
【００４９】
読み出し回路３７は、読み出し対象である選択メモリセルに読み出し電圧を印加する。そして、選択メモリセルに流れる読み出し電流に基づいて、選択メモリセルに記憶されたデータを検知する。読み出し回路３７によって読み出されたデータは、外部に出力される。
【００５０】
メモリセルＭＣへのデータの書き込みは、以下のように行われる。まず、データ書き込みを行うメモリセルＭＣを選択するために、この選択メモリセルＭＣに接続されたワード線ＷＬがロウデコーダ３３によって活性化される。これにより、選択トランジスタ３１がオンする。さらに、選択メモリセルＭＣに接続されたビット線対ＢＬ，／ＢＬがカラムデコーダ３４によって選択される。
【００５１】
ここで、ＭＴＪ素子１０には、書き込みデータに応じて、双方向の書き込み電流のうち一方が供給される。具体的には、ＭＴＪ素子１０に図面の左から右へ書き込み電流を供給する場合、書き込み回路３６は、ビット線ＢＬに正の電圧を印加し、ビット線／ＢＬに接地電圧を印加する。また、ＭＴＪ素子１０に図面の右から左へ書き込み電流を供給する場合、書き込み回路３６は、ビット線／ＢＬに正の電圧を印加し、ビット線ＢＬに接地電圧を印加する。このようにして、メモリセルＭＣにデータ“０”、或いはデータ“１”を書き込むことができる。
【００５２】
次に、メモリセルＭＣからのデータ読み出しは、以下のように行われる。まず、書き込みの場合と同様に、選択メモリセルＭＣの選択トランジスタ３１がオンする。読み出し回路３７は、ＭＴＪ素子１０に、例えば図面の右から左へ流れる読み出し電流を供給する。この読み出し電流は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。そして、読み出し回路３７は、読み出し電流に基づいて、ＭＴＪ素子１０の抵抗値を検出する。このようにして、ＭＴＪ素子１０に記憶されたデータを読み出すことができる。
【００５３】
次に、ＭＲＡＭ３０の構造例について説明する。図８は、ＭＲＡＭ３０の構成を示す断面図である。Ｐ型半導体基板４１内には、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層４２が設けられている。素子分離絶縁層４２に囲まれた素子領域（活性領域）には、選択トランジスタ３１としてのＮチャネルＭＯＳＦＥＴが設けられている。選択トランジスタ３１は、素子領域内に離間して形成されたソース領域４３及びドレイン領域４４と、ソース領域４３及びドレイン領域４４間のチャネル領域上に設けられたゲート絶縁膜４５と、ゲート絶縁膜４５上に設けられたゲート電極４６とを備えている。ゲート電極４６は、図７のワード線ＷＬに相当する。ソース領域４３及びドレイン領域４４はそれぞれ、Ｎ型拡散領域から構成される。
【００５４】
ソース領域４３上には、コンタクトプラグ４７が設けられている。コンタクトプラグ４７上には、ビット線／ＢＬが設けられている。ドレイン領域４４上には、コンタクトプラグ４８が設けられている。コンタクトプラグ４８上には、引き出し電極４９が設けられている。引き出し電極４９上には、ＭＴＪ素子１０が設けられている。ＭＴＪ素子１０上には、ビット線ＢＬが設けられている。半導体基板４１とビット線ＢＬとの間は、層間絶縁層５０で満たされている。
【００５５】
以上詳述したように第３の実施形態によれば、第１及び第２の実施形態で説明したいずれかのＭＴＪ素子１０を用いてＭＲＡＭ３０を構成することができる。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１０…ＭＴＪ素子、１１…下地層、１２…記憶層、１３…トンネルバリア層、１４…参照層、１５…スペーサ層、１６…調整層、１７…ハードマスク層、１８…側壁、２０…調整層、３０…ＭＲＡＭ、３１…選択トランジスタ、３２…メモリセルアレイ、３３…ロウデコーダ、３４…カラムデコーダ、３５…カラム選択回路、３６…書き込み回路、３７…読み出し回路、４１…半導体基板、４２…素子分離絶縁層、４３…ソース領域、４４…ドレイン領域、４５…ゲート絶縁膜、４６…ゲート電極、４７，４８…コンタクトプラグ、４９…引き出し電極、５０…層間絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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