(57)【要約】 【課題】製造プロセスが容易であり、かつ、Ｆｉｎ型ＦＥＴおよび従来型トランジスタを混載した半導体記憶装置を提供することである。【解決手段】半導体記憶装置は第１の領域および第２の領域を備える。メモリ部のトランジスタは第１導電型のＦｉｎ型半導体層を備える。第１導電型の第１のソース層および第１のドレイン層はＦｉｎ型半導体層の両端に設けられる。第１のゲート電極はＦｉｎ型半導体層の両側面に設けられる。第２導電型のパンチスルーストッパ層は第１のゲート電極およびＦｉｎ型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は第１のソース層および第１のドレイン層の下の不純物濃度よりも高い。周辺回路部のトランジスタは、第２のゲートトレンチを備える。第１導電型の第２のソース層および第１導電型の第２のドレイン層は、第２のゲートトレンチの両側に設けられる。第２のゲート電極は、第２のゲートトレンチ内に充填される。【選択図】図１
2013105890.tif 000002
【特許請求の範囲】
【請求項１】
メモリ部および周辺回路部を含む半導体記憶装置であって、
前記メモリ部のトランジスタは、半導体基板と、前記半導体基板上に形成された第１導電型のＦｉｎ型半導体層と、前記Ｆｉｎ型半導体層の長手方向の両端に設けられた第１導電型の第１のソース層および第１導電型の第１のドレイン層と、前記Ｆｉｎ型半導体層の両側面に設けられた第１のゲート絶縁膜と、前記Ｆｉｎ型半導体層の両側面に前記第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第１のゲート電極および前記Ｆｉｎ型半導体層の下に設けられた第２導電型のパンチスルーストッパ層と、前記第１のソース層と前記第１のドレイン層との間に設けられ前記Ｆｉｎ型半導体層を規定する第１のゲートトレンチとを備え、
前記第１のゲート電極は、前記ゲートトレンチ内に埋め込まれており、
前記パンチスルーストッパ層は、前記第１のゲートトレンチの底部の前記半導体基板に設けられており、
前記パンチスルーストッパ層の不純物濃度は、前記第１のソース層および前記第１のドレイン層の下にある前記半導体基板の不純物濃度よりも高く、
前記周辺回路部のトランジスタは、第２導電型の前記半導体基板または第２導電型のウェルに形成された第２のゲートトレンチと、前記第２のゲートトレンチの両側に設けられた第１導電型の第２のソース層および第１導電型の第２のドレイン層と、前記第２のゲートトレンチの内面に設けられた第２のゲート絶縁膜と、前記第２のゲートトレンチ内に充填された第２のゲート電極とを備えた半導体記憶装置。
【請求項２】
第１の領域および第２の領域を含む半導体記憶装置であって、
前記半導体記憶装置の第１の領域のトランジスタは、半導体基板と、前記半導体基板上に形成された第１導電型のＦｉｎ型半導体層と、前記Ｆｉｎ型半導体層の長手方向の両端に設けられた第１導電型の第１のソース層および第１導電型の第１のドレイン層と、前記Ｆｉｎ型半導体層の両側面に設けられた第１のゲート絶縁膜と、前記Ｆｉｎ型半導体層の両側面に前記第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第１のゲート電極および前記Ｆｉｎ型半導体層の下に設けられた第２導電型のパンチスルーストッパ層とを備え、
前記パンチスルーストッパ層の不純物濃度は、前記第１のソース層および前記第１のドレイン層の下にある前記半導体基板の不純物濃度よりも高く、
前記半導体記憶装置の第２の領域のトランジスタは、第２導電型の前記半導体基板または第２導電型のウェルに形成された第２のゲートトレンチと、前記第２のゲートトレンチの両側に設けられた第１導電型の第２のソース層および第１導電型の第２のドレイン層と、前記第２のゲートトレンチの内面に設けられた第２のゲート絶縁膜と、前記第２のゲートトレンチ内に設けられた第２のゲート電極とを備えた半導体記憶装置。
【請求項３】
前記第１のソース層と前記第１のドレイン層との間に設けられ前記Ｆｉｎ型半導体層を規定する第１のゲートトレンチをさらに備え、
前記第１のゲート電極は、前記第１のゲートトレンチ内に埋め込まれており、
前記パンチスルーストッパ層は、前記第１のゲートトレンチの底部の前記半導体基板に設けられていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の領域のトランジスタは、前記Ｆｉｎ型半導体層にチャネル部を備え、
前記第２の領域のトランジスタは、前記第２のゲートトレンチの下の前記半導体基板にチャネル部を備えていることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【請求項５】
前記第２の領域のトランジスタは、チャネル幅方向において前記第２のソース層および前記第２のドレイン層よりも幅の広い第２のゲート電極を備え、
前記第２のゲート電極は、前記第２のゲートトレンチの底面よりも低い位置まで延伸していることを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記Ｆｉｎ型半導体層の不純物濃度は、前記第１のソース層および前記第１のドレイン層の不純物濃度よりも低いことを特徴とする請求項２から請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
前記第１の領域は、メモリ部の形成領域であり、
前記第２の領域は、周辺回路部の形成領域であることを特徴とする請求項１から請求項６のいずれかに記載の半導体記憶装置。
【請求項８】
半導体基板の表面に第１導電型の不純物を導入し、
前記半導体基板の表面上にアクティブエリアを被覆する第１のマスクを形成し、
前記第１のマスクをマスクとして用いて素子分離領域に分離トレンチを形成し、
前記分離トレンチに絶縁材料を充填して素子分離を形成し、
前記半導体基板の第１の領域において、前記第１のマスクをエッチングバックすることによって、該第１の領域の前記アクティブエリア上に該第１のマスクの一部を残置させ、
前記半導体基板の第２の領域において、前記第１のマスクをエッチングすることによって前記第１のマスクを除去し、
前記第１および前記第２の領域においてソース層およびドレイン層を被覆するように第２のマスクを形成し、
前記第１および前記第２のマスクをマスクとして用いて前記半導体基板をエッチングすることによって、前記第１の領域において前記第１のマスクの下にＦｉｎ型半導体層を形成し、並びに、前記第１および前記第２の領域において前記第２のマスクの下に前記ソース層および前記ドレイン層を形成するように前記第１および前記第２の領域に第１および第２のゲートトレンチをそれぞれ形成し、
前記第１の領域において、前記第１および前記第２のマスクをマスクとして用いて前記第１のゲートトレンチの底部および前記Ｆｉｎ型半導体層の下に第２導電型の不純物を注入してパンチスルーストッパ層を形成し、
前記第１および前記第２のゲートトレンチの内壁にゲート絶縁膜を形成し、
前記第１および前記第２のゲートトレンチ内にゲート電極を充填することを具備し、
前記パンチスルーストッパ層の不純物濃度は、前記ソース層および前記ドレイン層の下にある前記半導体基板の不純物濃度よりも高いことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
従来からジャンクションレストランジスタ（Junctionless-Transistor）が開発されている。ジャンクションレストランジスタは、電流駆動能力において優れているが、チャネル部の不純物濃度のばらつき（Ｒａｎｄｏｍ−Ｄｏｐａｎｔ  Ｆｌｕｃｔｉｏｎ(ＲＤＦ)）、あるいは、ボディ部の厚みのばらつき（ＬＥＦ）によって、特性が素子間においてばらつくという問題がある。
【０００３】
ＤＲＡＭのセルトランジスタ等に用いられるＳａｄｄｌｅ−ＦｉｎＦＥＴ（Field-Effect Transistor）は、通常のＦｉｎＦＥＴに比べて製造プロセスが容易である。しかし、Ｓａｄｄｌｅ−ＦｉｎＦＥＴは、Ｆｉｎチャネルの上部のみが電導に寄与するため、実効チャネル幅が狭く、電流駆動能力において不利であるという問題がある。
【０００４】
Ｌｏｇｉｃ−ＬＳＩに用いられるＳｔａｎｄａｒｄ−ＦｉｎＦＥＴは、高い電流駆動能力を得ることができるが、製造プロセスが非常に複雑であるという問題がある。
【０００５】
このように、従来のトランジスタには、様々な問題点があり、高性能と製造プロセスの容易化とはトレードオフの関係にあった。
【０００６】
このような状況のもと、ＤＲＡＭ、ＭＲＡＭまたはＳＲＡＭ等の半導体記憶装置では、Ｓｔａｎｄａｒｄ−Ｆｉｎ型ＦＥＴおよびＰｌａｎｅｒ型ＦＥＴを混載する装置が提案されている。Ｓｔａｎｄａｒｄ−Ｆｉｎ型ＦＥＴは、微細化および高い電流駆動能力のために、メモリセルを構成するトランジスタに用いられる。Ｐｌａｎｅｒ型ＦＥＴは、従来の回路設計資産を有効活用し信頼性を維持するために、周辺回路部を構成するトランジスタに用いられる。しかし、Ｓｔａｎｄａｒｄ−Ｆｉｎ型ＦＥＴおよびＰｌａｎｅｒ型ＦＥＴを混載すると、やはり製造プロセスが非常に複雑になるという問題が生じる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】J.P.Colinge,“SOI gated resistor: CMOS without junctions”, SOI conference 2009
【非特許文献２】Makoto Yoshida,“Recessed Channel Fin Field Effect Transistor Cell technology for future generation dynamic random access memories”, Japanese Journal of Applied Physics 2008, pp. 2672-2675
【非特許文献３】A, Kaneko et. al. “High-Performance FinFET with Dopant-Segregated Schottky Source/Drain” International Electron Devices Meeting, 2006. IEDM '06. Page(s):893 - 896
【非特許文献４】H.Kawasaki、“FinFET Process and Integration Technology for High Performance LSI in 22 nm node and beyond”、2007 International Workshop on Junction Technology, IWJT, Pps: 3-8
【発明の概要】
【発明が解決しようとする課題】
【０００８】
製造プロセスが容易であり、かつ、Ｆｉｎ型ＦＥＴおよび従来型トランジスタを混載した半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
本実施形態による半導体記憶装置は、第１の領域および第２の領域を含む。半導体記憶装置の第１の領域のトランジスタは、半導体基板を備える。第１導電型のＦｉｎ型半導体層が、半導体基板上に形成されている。第１導電型の第１のソース層および第１導電型の第１のドレイン層は、Ｆｉｎ型半導体層の長手方向の両端に設けられている。第１のゲート絶縁膜は、Ｆｉｎ型半導体層の両側面に設けられている。第１のゲート電極は、Ｆｉｎ型半導体層の両側面に第１のゲート絶縁膜を介して設けられている。第２導電型のパンチスルーストッパ層は、第１のゲート電極およびＦｉｎ型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は、第１のソース層および第１のドレイン層の下にある半導体基板の不純物濃度よりも高い。
【００１０】
半導体記憶装置の第２の領域のトランジスタは、第２導電型の前記半導体基板または第２導電型のウェルに形成された第２のゲートトレンチを備える。第１導電型の第２のソース層および第１導電型の第２のドレイン層は、第２のゲートトレンチの両側に設けられている。第２のゲート絶縁膜は、第２のゲートトレンチの内面に設けられている。第２のゲート電極は、第２のゲートトレンチ内に設けられている。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に従ったメモリ部のＦｉｎ型ＦＥＴおよび周辺回路部のＲＣＡＴの構成を示す断面斜視図。
【図２】第１の実施形態に従ったメモリ部のＦｉｎ型ＦＥＴおよび周辺回路部のＲＣＡＴの構成を示す断面斜視図。
【図３】第１の実施形態によるＦｉｎＦＥＴおよびＲＣＡＴの製造方法を示す断面斜視図。
【図４】図３に続く、ＦｉｎＦＥＴおよびＲＣＡＴの製造方法を示す断面斜視図。
【図５】図４に続く、ＦｉｎＦＥＴおよびＲＣＡＴの製造方法を示す断面斜視図。
【図６】図５に続く、ＦｉｎＦＥＴおよびＲＣＡＴの製造方法を示す断面斜視図。
【図７】図６に続く、ＦｉｎＦＥＴおよびＲＣＡＴの製造方法を示す断面斜視図。
【図８】図７に続く、ＦｉｎＦＥＴおよびＲＣＡＴの製造方法を示す断面斜視図。
【図９】第２の実施形態に従った周辺回路部のＳｕｄｄｌｅ−Ｆｉｎ型ＦＥＴの構成を示す断面斜視図。
【図１０】第３の実施形態に従ったメモリ部のＦｉｎ型ＦＥＴの構成を示す断面斜視図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１３】
本実施形態による半導体記憶装置は、例えば、ＤＲＡＭ、ＭＲＡＭ等のメモリに適用される。また、本実施形態による半導体記憶装置は、ＳＲＡＭ等のメモリを含むＬｏｇｉｃ−ＬＳＩにも適用可能である。
【００１４】
本実施形態による半導体記憶装置は、ジャンクションレスＦｉｎ型ＦＥＴで構成された第１の領域としてのメモリ部と、ＲＣＡＴまたはＳａｄｄｌｅ−Ｆｉｎ型ＦＥＴのような従来型トランジスタで構成された第２の領域としての周辺回路部とを備えている。メモリ部および周辺回路部は、同一チップ上に混載されている。
【００１５】
（第１の実施形態）
図１（Ａ）および図１（Ｂ）は、第１の実施形態に従ったメモリ部のＦｉｎ型ＦＥＴおよび周辺回路部のＲＣＡＴ（Recess channel array transistor）の構成を示す断面斜視図である。図２（Ａ）および図２（Ｂ）も、第１の実施形態に従ったメモリ部のＦｉｎ型ＦＥＴおよび周辺回路部のＲＣＡＴの構成を示す断面斜視図である。ただし、図２（Ａ）および図２（Ｂ）では、第１および第２のゲートトレンチＴＲｇ１、ＴＲｇ２の内部を示すために半導体基板１０上の構造を省略している。
【００１６】
まず、図１（Ａ）および図２（Ａ）を参照して、メモリセルのセルトランジスタを構成するジャンクションレスＦｉｎ型ＦＥＴ（以下、単にＦｉｎＦＥＴともいう）の構成を説明する。本実施形態によるＦｉｎＦＥＴは、半導体基板１０と、ｎ型（第１導電型）のＦｉｎ型半導体層２１と、ｎ型の第１のソース層Ｓ１と、ｎ型の第１のドレイン層Ｄ１と、第１のゲート絶縁膜３１と、第１のゲート電極Ｇ１と、ｐ型（第２導電型）のパンチスルーストッパ層５０とを備えている。
【００１７】
半導体基板１０は、ｐ型であり、あるいは、ｐ型ウェルを有する。半導体基板１０には、素子分離ＳＴＩ（Shallow Trench Isolation）が設けられており、その素子分離ＳＴＩ間にアクティブエリアＡＡが設けられている。アクティブエリアＡＡの表面には、ｎ型不純物が注入されている。従って、図２（Ａ）に示すように、ｎ型不純物は、ソース層Ｓ１、ドレイン層Ｄ１およびＦｉｎ型半導体層２１に同様に導入されている。
【００１８】
図２（Ａ）に示すＦｉｎ型半導体層２１は、アクティブエリアＡＡに形成された第１のゲートトレンチＴＲｇ１間に挟まれており、ゲートトレンチＴＲｇ１によって規定されている。Ｆｉｎ型半導体層２１は、ソース層Ｓ１とドレイン層Ｄ１との間に設けられ半導体基板１０上に設けられている。Ｆｉｎ型半導体層２１は、本実施形態によるトランジスタのチャネル部として機能する。ソース層Ｓ１およびドレイン層Ｄ１は、Ｆｉｎ型半導体層２１の長手方向（チャネル長方向）の両端に設けられており、Ｆｉｎ型半導体層２１と一体形成されている。これにより、Ｆｉｎ型半導体層２１の機械的強度が補強される。
【００１９】
図１（Ａ）に示す第１のゲート絶縁膜３１は、Ｆｉｎ型半導体層２１の両側面を含むゲートトレンチＴＲｇ１の内面に設けられている。ゲート電極Ｇ１は、ゲートトレンチＴＲｇ１内に埋め込まれており、Ｆｉｎ型半導体層２１の両側面にゲート絶縁膜３１を介して設けられている。ゲート電極Ｇ１は、Ｆｉｎ型半導体層２１の幅方向（チャネル幅方向）に延伸しており、配線またはコンタクト（図示せず）と電気的に接続されている。
【００２０】
パンチスルーストッパ層５０は、ゲートトレンチＴＲｇ１の底部（ゲート電極Ｇ１の下）およびＦｉｎ型半導体層２１の下に設けられている。パンチスルーストッパ層５０のｐ型不純物の濃度は、ソース層Ｓ１およびドレイン層Ｄ１の下にある半導体基板１０（あるいはウェル）のｐ型不純物の濃度よりも高い。換言すると、パンチスルーストッパ層５０は、ゲート電極Ｇ１およびＦｉｎ型半導体層２１の下に局所的に設けられているが、ソース層Ｓ１およびドレイン層Ｄ１の下には設けられていない。これにより、パンチスルーストッパ層５０は、ソース層Ｓ１とドレイン層Ｄ１との間のパンチスルーを抑制することができる。また、パンチスルーストッパ層５０はソース層Ｓ１およびドレイン層Ｄ１の下には設けられていないので、ドレイン層Ｄ１（またはソース層Ｓ１）と半導体基板１０との間の接合容量（寄生容量）が小さくなる。
【００２１】
本実施形態によるＦｉｎＦＥＴは、さらに、ゲート電極Ｇ１上に設けられたＳｉＮハードマスク６１と、層間絶縁膜ＩＬＤ１、ＩＬＤ２と、層間絶縁膜ＩＬＤ１、ＩＬＤ２内に埋め込まれたコンタクトプラグＰＬＧとを備えている。コンタクトプラグＰＬＧは、層間絶縁膜ＩＬＤ１、ＩＬＤ２を貫通してソース層Ｓ１またはドレイン層Ｄ１に接続されている。
【００２２】
次に、図１（Ｂ）および図２（Ｂ）を参照して、周辺回路部のトランジスタを構成するＲＣＡＴの構成を説明する。本実施形態によるＲＣＡＴは、ｐ型の半導体基板１０またはｐ型のウェルに形成された第２のゲートトレンチＴＲｇ２と、第２のゲートトレンチＴＲｇ２の両側に設けられたｎ型の第２のソース層Ｓ２およびｎ型の第２のドレイン層Ｄ２と、第２のゲートトレンチＴＲｇ２の内面に設けられた第２のゲート絶縁膜３２と、第２のゲートトレンチＴＲｇ２内に充填された第２のゲート電極Ｇ２とを備えている。
【００２３】
図２（Ａ）と図２（Ｂ）とを比較して分かるように、周辺回路部のＲＣＡＴは、Ｆｉｎ型半導体層およびパンチスルーストッパを有しないが、周辺回路部のＲＣＡＴのその他の構成は、メモリ部のＦｉｎＦＥＴの構成と同様でよい。
【００２４】
従って、図１（Ｂ）に示す第２のゲート絶縁膜３２は、ゲートトレンチＴＲｇ２の内面に設けられており、ゲートトレンチＴＲｇ２内に埋め込まれている。さらに、ゲート電極Ｇ２は、チャネル幅方向に延伸している。これにより、ゲート電極Ｇ２は、配線またはコンタクト（図示せず）と電気的に接続され得る。
【００２５】
本実施形態によるトランジスタは、さらに、ゲート電極Ｇ２上に設けられたＳｉＮハードマスク６２と、層間絶縁膜ＩＬＤ１、ＩＬＤ２と、層間絶縁膜ＩＬＤ１、ＩＬＤ２内に埋め込まれたコンタクトプラグＰＬＧとを備えている。コンタクトプラグＰＬＧは、層間絶縁膜ＩＬＤ１、ＩＬＤ２を貫通してソース層Ｓ２またはドレイン層Ｄ２に接続されている。
【００２６】
周辺回路部のＲＣＡＴは、第２のゲートトレンチＴＲｇ２（ゲート電極Ｇ２）の下の半導体基板１０にチャネル部を備えている。即ち、周辺回路部のＲＣＡＴは、ゲート電極Ｇ２の下にある半導体基板１０またはウェルを介してスイッチングする。ＲＣＡＴは、ゲートトレンチＴＲｇ２の底部全体がチャネルとなっているので、チャネル幅が広く、ＲＤＦを低減することができる。
【００２７】
一方、上述したメモリ部のＦｉｎＦＥＴは、Ｆｉｎ型半導体層２１にチャネル部を備えている。即ち、メモリ部のＦｉｎＦＥＴは、Ｆｉｎ型半導体層２１を介してスイッチングする。パンチスルーストッパ５０は、ソース−ドレイン間のパンチスルーを抑制し、かつ、ゲートトレンチＴＲｇ１（ゲート電極Ｇ２）の下にある半導体基板１０またはウェルのスイッチングを抑制している。
【００２８】
このように、本実施形態では、メモリ部においてジャンクションレスＦｉｎＦＥＴを備え、周辺回路部においてＲＣＡＴを備えている。
【００２９】
上述のように、本実施形態によるメモリ部のＦｉｎＦＥＴは、ドレイン層Ｄ１（またはソース層Ｓ１）と半導体基板１０との間の接合容量が小さいので、パンチスルーストッパ層５０がソース層Ｓ１およびドレイン層Ｄ１の下に設けられたトランジスタに比較して、スイッチング速度が速い。
【００３０】
本実施形態によるメモリ部のＦｉｎＦＥＴは、ソース層Ｓ１とチャネル部としてのＦｉｎ型半導体層２１との間、および、ドレイン層Ｄ１とＦｉｎ型半導体層２１との間にｐｎ接合を有しない。即ち、本実施形態によるセルトランジスタは、ジャンクションレスＦｉｎ型ＦＥＴである。また、Ｆｉｎ型半導体層２１の側面全体にゲート電極Ｇ１が設けられている。従って、ジャンクションレスでありかつＦｉｎ型半導体層２１の全体がチャネル部となるので、バルクコンダクションが実現され、高い電流駆動能力を得ることができる。
【００３１】
Ｆｉｎ型半導体層２１の幅は、ソース層Ｓ１やドレイン層Ｄ１の比べて非常に狭いので、短チャネル効果を抑制できる。また、ソース層Ｓ１およびドレイン層Ｄ１の幅は、Ｆｉｎ型半導体層２１の幅よりも広いので、ソースおよびドレインのコンタクト抵抗を低減することができる。
【００３２】
本実施形態において、図２（Ａ）に示すように、Ｆｉｎ型半導体層２１の上面は、ソース層Ｓ１およびドレイン層Ｄ１の上面とほぼ面一である。これにより、後述するように、製造方法が簡単になる。
【００３３】
一方、周辺回路部は、ＲＣＡＴで構成されているので、過去の回路設計資産（ＩＰ）または回路設計データベースを利用することができる。ＥＳＤ（Electrostatic Discharge）回路およびアナログ回路等のようにＦｉｎ型ＦＥＴで構成した実績の少ない回路であってもＲＣＡＴならば適用することができる。これにより、ＥＳＤ回路およびアナログ回路等のような回路を上記メモリに容易に搭載することができる。周辺回路部にＲＣＡＴを用いることによって、ジャンクションレスＦｉｎ型ＦＥＴの問題を回避できる。例えば、ＲＣＡＴのチャネルイオン注入を調節することによって、閾値電圧を部分的に変更することができる。ＦｉｎＦＥＴで問題となるチャネル幅量子化問題を回避できる。ジャンクションレストランジスタで問題となるＲＤＦを回避できる。
【００３４】
図２（Ａ）と図２（Ｂ）とを比較して分かるように、本実施形態によるメモリ部のＦｉｎＦＥＴと周辺回路部のＲＣＡＴとは、Ｆｉｎ型半導体層およびパンチスルーストッパの有無において異なるものの、その他の構成は同様でよい。これにより、後述するように、製造方法が簡単になる。
【００３５】
図３〜図８は、第１の実施形態によるＦｉｎＦＥＴおよびＲＣＡＴの製造方法を示す断面斜視図である。図３および図４に示す工程は、ＦｉｎＦＥＴおよびＲＣＡＴの製造方法において共通である。尚、ここでは、ｎ型ＦＥＴのみについて説明するが、ｐ型ＦＥＴについても不純物の導電型を変更することによって容易に製造することができる。従って、周辺回路部は、ｎ型ＲＣＡＴおよびｐ型ＲＣＡＴの混載回路でもよい。
【００３６】
まず、図３に示すように、半導体基板１０の表面にｎ型不純物を導入し、ｎ型半導体層１１を形成する。半導体基板１０は、例えば、バルクシリコン基板である。
【００３７】
次に、半導体基板１０の表面上にアクティブエリアＡＡを被覆するように第１のマスク１３を形成する。第１のマスク１３は、例えば、約７０ｎｍの厚みを有するシリコン窒化膜を用いて形成される。第１のマスク１３をマスクとして用いて、半導体基板１０をＲＩＥ（Reactive Ion Etching）でエッチングする。これにより、素子分離領域にＳＴＩ用の分離トレンチＴＲｓｔｉを形成する。次に、分離トレンチＴＲｓｔｉに絶縁材料（例えば、シリコン酸化膜）を充填することによって素子分離ＳＴＩを形成する。これにより、図４に示す構造が得られる。素子分離ＳＴＩに囲まれたアクティブエリアＡＡの幅は、例えば、約４０ｎｍである。
【００３８】
ｎ型不純物は、例えば、燐または砒素である。ｎ型半導体層１１の不純物濃度は、例えば、１Ｅ２０ｃｍ−３である。尚、ｎ型半導体層１１は、素子分離ＳＴＩの形成後に形成してもよい。ｐ型ＲＣＡＴの形成領域には、ｐ型の不純物（例えば、約１Ｅ２０ｃｍ−３の濃度のボロン）を導入する。
【００３９】
次に、図５（Ａ）に示すように、メモリ部においては、熱燐酸を用いて第１のマスク１３を等方的に約１５ｎｍエッチングバックすることによって、アクティブエリアＡＡの中心部に第１のマスク１３の一部を残置させる。以下、残置された第１のマスク１３の一部を、便宜的に、第１のマスク１４とする。尚、第１のマスク１３のエッチング時にリソグラフィ技術およびＲＩＥを用いても構わない。エッチング後の第１のマスク１４の幅（チャネル幅方向の幅）は、Ｆｉｎ型半導体層２１の幅（チャネル幅）にほぼ等しい。また、第１のマスク１４の長さ（チャネル長方向の長さ）は、ソース層Ｓ１とドレイン層Ｄ１との間の長さ（チャネル長）よりも長い。
【００４０】
一方、図５（Ｂ）に示すように、周辺回路部においては、熱燐酸を用いて第１のマスク１３を全て除去する。このとき、メモリ部の第１のマスク１４は、リソグラフィ技術、薄いハードマスクを用いて保護すればよい。
【００４１】
次に、図６（Ａ）に示すように、メモリ部において、第２のマスク１５が、第１のマスク１４の長手方向の両側にあるソース層Ｓ１およびドレイン層Ｄ１の領域を被覆するように形成される。ソース層Ｓ１とドレイン層Ｄ１との間の間隔は、例えば、約３０ｎｍである。第２のマスク１５は、第１のマスク１４および半導体基板１０に対して選択的にエッチング可能な材料で形成されている。第２のマスク１５は、例えば、シリコン酸化膜を用いて形成されている。これにより、第１のマスク１４を維持したまま、第２のマスク１５を加工することができる。尚、第２のマスク１５は、完成後、層間絶縁膜ＩＬＤ１として残置される。
【００４２】
このとき、図６（Ｂ）に示すように、周辺回路部においても、第２のマスク１５が、ソース層Ｓ２およびドレイン層Ｄ２の領域を被覆するように形成される。ソース層Ｓ２とドレイン層Ｄ２との間の間隔は、例えば、約３０ｎｍである。
【００４３】
次に、図７（Ａ）に示すように、メモリ部において、第１および第２のマスク１４，１５をマスクとして用いて、半導体基板１０をＲＩＥでエッチングしてゲートトレンチＴＲｇ１を形成する。ゲートトレンチＴＲｇ１の半導体基板１０の表面からの深さは、例えば、約２００ｎｍであり、その幅は、例えば、約３０ｎｍである。これによって、第１のマスク１４の下にＦｉｎ型半導体層２１を形成し、並びに、第２のマスク１５の下にソース層Ｓ１およびドレイン層Ｄ１を形成することができる。このとき、Ｆｉｎ型半導体層２１、ソース層Ｓ１およびドレイン層Ｄ１は、同一のエッチング工程で同時に形成される。従って、Ｆｉｎ型半導体層２１、ソース層Ｓ１およびドレイン層Ｄ１は、容易に一体形成され得る。即ち、Ｆｉｎ型半導体層２１、ソース層Ｓ１およびドレイン層Ｄ１は、同一のｎ型半導体層で一体形成されるので、Ｆｉｎ型半導体層２１の上面は、ソース層Ｓ１およびドレイン層Ｄ１の上面と面一になる。Ｆｉｎ型半導体層２１の高さは、例えば、約２００ｎｍであり、その幅は、約１０〜１５ｎｍである。
【００４４】
このとき、周辺回路部においては、図７（Ｂ）に示すように、第２のマスク１５のみをマスクとして用いて、半導体基板１０をＲＩＥでエッチングしてゲートトレンチＴＲｇ２を形成する。ゲートトレンチＴＲｇ２の半導体基板１０の表面からの深さは、例えば、約２００ｎｍであり、その幅は、例えば、約３０ｎｍである。これによって、第２のマスク１５の下にソース層Ｓ２およびドレイン層Ｄ２を形成することができる。このとき、Ｆｉｎ型半導体層２１は形成されない。
【００４５】
ソース層Ｓ２およびドレイン層Ｄ２は、ソース層Ｓ１およびドレイン層Ｄ１と同一のエッチング工程で同時に形成される。従って、メモリ部のＦｉｎ型半導体層２１、ソース層Ｓ１、ドレイン層Ｄ１および周辺回路部のソース層Ｓ２、ドレイン層Ｄ２も、容易に同時形成することができる。
【００４６】
次に、リソグラフィ技術を用いて、周辺回路部をフォトレジストで被覆した後、第１および第２のマスク１４、１５をそのままマスクとして用いてゲートトレンチＴＲｇ１の底部およびＦｉｎ型半導体層２１の下にｐ型不純物を注入する。ｐ型不純物は、例えば、ボロンであり、その濃度は、例えば、約５Ｅ１３ｃｍ−２である。これにより、パンチスルーストッパ層５０は、ソース層Ｓ１およびドレイン層Ｄ１の下に形成されず、ゲートトレンチＴＲｇ１の底部およびＦｉｎ型半導体層２１の下に局所的に形成され得る。尚、不純物イオンの一部は、ゲートトレンチＴＲｇ１の底部からの横反跳および熱拡散によってＦｉｎ型半導体層２１の下にも拡散する。このため、Ｆｉｎ型半導体層２１の下にもパンチスルーストッパ層５０が形成される。
【００４７】
周辺回路部はフォトレジストで被覆されているため、パンチスルーストッパ層５０はゲートトレンチＴＲｇ２の底部には形成されない。尚、周辺回路部のフォトレジストを除去後、リソグラフィ技術を用いてメモリ部をフォトレジストで被覆し、周辺回路部のＲＣＡＴにチャネルイオン注入を行なってもよい。
【００４８】
次に、図８（Ａ）および図８（Ｂ）に示すように、ゲートトレンチＴＲｇ１、ＴＲｇ２の内壁にゲート絶縁膜３１、３２を同時に形成する。ゲート絶縁膜３１、３２は、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも誘電率の高い高誘電体材料を用いて形成される。ゲート絶縁膜３１、３２の膜厚（ＥＯＴ（Equivalent Oxide Thickness）は、例えば、約２ｎｍである。
【００４９】
次に、ゲート電極Ｇ１、Ｇ２の材料をゲートトレンチＴＲｇ１、ＴＲｇ２内に充填する。ゲート電極Ｇ１、Ｇ２の材料は、例えば、タングステンおよびＴｉＮの積層膜等である。そして、ゲート電極Ｇ１、Ｇ２の材料をエッチングバックし、ゲート電極Ｇ１、Ｇ２の上面の高さを第２のマスク１５の上面よりも例えば、約３０ｎｍほど低くする。
【００５０】
次に、ハードマスク６１、６２の材料を堆積し、ＣＭＰ（Chemical Mechanical Polishing）を用いて、第２のマスク１５が露出されるまでハードマスク６１、６２の材料を研磨する。ハードマスク６１、６２の材料は、例えば、シリコン窒化膜を用いて形成される。これにより、ゲート電極Ｇ１、Ｇ２を保護するハードマスク６１、６２が自己整合的に形成される。ハードマスク６１、６２は、コンタクトプラグＰＬＧを形成する際に、ゲート電極Ｇ１、Ｇ２を保護し、ゲート電極Ｇ１、Ｇ２とソース層Ｓ１、Ｓ２（またはドレイン層Ｄ１、Ｄ２）やコンタクトプラグとの間の短絡を防止する。
【００５１】
その後、層間絶縁膜ＩＬＤ２を堆積する。ソース層Ｓ１、Ｓ２およびドレイン層Ｄ１、Ｄ２に達するコンタクトホールを層間絶縁膜ＩＬＤ２に形成し、コンタクトプラグＰＬＧを充填する。さらに、層間絶縁膜および配線等（図示せず）を形成することによって、本実施形態によるＦｉｎＦＥＴおよびＲＣＡＴが完成する。
【００５２】
本実施形態によるメモリ部のＦｉｎＦＥＴは、ジャンクションレストランジスタであり、ソース層Ｓ１とＦｉｎ型半導体層２１との間、および、ドレイン層Ｄ１とＦｉｎ型半導体層２１との間に不純物濃度差が無い。従って、ソース層Ｓ１、ドレイン層Ｄ１およびＦｉｎ型半導体層２１の各不純物濃度は、同一の不純物注入工程で決定され得る。
【００５３】
また、周辺回路部のＲＣＡＴは、ソース層Ｓ２とｐ型半導体基板１０（またはｐ型ウェル）との間、および、ドレイン層Ｄ２とｐ型半導体基板１０（またはｐ型ウェル）との間にｐｎ接合を有する。ソース層Ｓ２およびドレイン層Ｄ２は、ソース層Ｓ１およびドレイン層Ｄ１と同一不純物濃度でよいので、ソース層Ｓ１およびドレイン層Ｄ１と同一の不純物注入工程で決定され得る。
【００５４】
本実施形態によるメモリ部のＦｉｎＦＥＴにおいて、ソース層Ｓ１、ドレイン層Ｄ１およびＦｉｎ型半導体層２１は、一体形成されており、それらの上面は面一に形成されている。従って、ソース層Ｓ１、ドレイン層Ｄ１およびＦｉｎ型半導体層２１は、ゲートトレンチＴＲｇ１の形成工程によって同時に形成され得る。さらに、ゲートトレンチＴＲｇ１およびマスク１４、１５を利用して、ゲートトレンチＴＲｇ１の底部およびＦｉｎ型半導体層２１の下にパンチスルーストッパ層５０を局所的に形成することができる。つまり、ゲートトレンチＴＲｇ１は、ソース層Ｓ１、ドレイン層Ｄ１およびＦｉｎ型半導体層２１の加工だけでなく、パンチスルーストッパ層５０の形成にも利用されている。これにより、電流駆動能力の高く、かつ、スイッチング速度の速いジャンクションレスＦｉｎ型ＦＥＴを容易に製造することができる。
【００５５】
パンチスルーストッパ層５０は、ゲートトレンチＴＲｇ１の底部およびＦｉｎ型半導体層２１の下に局所的に形成され、ソース層Ｓ１およびドレイン層Ｄ１の下には形成されていない。よって、ドレイン層Ｄ１（またはソース層Ｓ１）と半導体基板１０との間の接合容量が小さい。
【００５６】
周辺回路部のＲＣＡＴは、Ｆｉｎ型半導体層２１およびパンチスルーストッパ層５０を有しないが、その他の構成において、メモリ部のＦｉｎＦＥＴの構成と同じである。従って、周辺回路部のＲＣＡＴの製造プロセスの多くの工程は、メモリ部のＦｉｎＦＥＴの製造プロセスの対応する工程と共通化することができる。即ち、周辺回路部のＲＣＡＴおよびメモリ部のＦｉｎＦＥＴは、ほぼ同一の製造プロセス経て同時に形成可能であるので、ジャンクションレスＦｉｎ型ＦＥＴおよび従来型のＲＣＡＴを混載したメモリを容易に製造することができる。
【００５７】
本実施形態によるメモリ部のＦｉｎＦＥＴにおいて、ソース層Ｓ１、ドレイン層Ｄ１およびＦｉｎ型半導体層２１は、一体形成されているので、高アスペクト比を有するＦｉｎ型半導体層２１の機械的強度を維持しながら、ＦｉｎＦＥＴを製造することができる。ソース層Ｓ１およびドレイン層Ｄ１の幅は、Ｆｉｎ型半導体層２１の幅よりも広いので、製造が容易になる。
【００５８】
本実施形態による半導体記憶装置は、バルク基板を用いて製造可能であり、かつ、ＳＴＩのリセス工程、ソース・ドレイン形成のための“エピタキシャル工程、斜めイオン注入およびプラズマドーピング”等の工程を用いる必要がない。従って、製造プロセスが簡単であり、かつ、製造コストが低廉である。
【００５９】
（第２の実施形態）
図９は、第２の実施形態に従った周辺回路部のＳｕｄｄｌｅ−Ｆｉｎ型ＦＥＴ（以下、Ｓｕｄｄｌｅ−ＦｉｎＦＥＴという）の構成を示す断面斜視図である。図９では、ゲートトレンチＴＲｇ２の内部およびゲート電極Ｇ２を示すためにゲート電極Ｇ２よりも上の構造を省略している。第２の実施形態におけるメモリ部の構成は、第１の実施形態におけるメモリ部の構成と同様でよい。また、第２の実施形態のゲート電極Ｇ２よりも上の構造は、図１（Ｂ）に示す半導体基板１０上の構造と同様でよい。従って、ここではメモリ部の構成およびゲート電極Ｇ２よりも上の構造の図示を省略する。
【００６０】
周辺回路部のトランジスタは、Ｓｕｄｄｌｅ−ＦｉｎＦＥＴで構成されている。Ｓｕｄｄｌｅ−ＦｉｎＦＥＴは、Ｓａｄｄｌｅ型にチャネル部（ゲートトレンチＴＲｇ２の底部）を跨ぐように形成されたゲート電極Ｇ２を備えている。Ｓｕｄｄｌｅ−ＦｉｎＦＥＴのその他の構成は、第１の実施形態におけるＲＣＡＴの構成と同様でよい。
【００６１】
第２の実施形態によるメモリの製造方法を説明する。図３〜図６に示す工程を経た後、図７（Ａ）および図７（Ｂ）に示すように、ゲートトレンチＴＲｇ１、ＴＲｇ２が形成される。このとき、図７（Ｂ）に示すチャネル幅方向において露出されたＳＴＩの部分を同時にエッチングする。このときエッチングされるＳＴＩは、アクティブエリアＡＡのチャネル幅方向の両側にあるＳＴＩであり、ゲートトレンチＴＲｇ２の底面よりも低い位置までエッチングされる。
【００６２】
その後、図７（Ａ）および図７（Ｂ）を参照して説明したように、パンチスルーストッパ層５０を形成する。次に、図８（Ａ）および図８（Ｂ）を参照して説明したように、ゲート絶縁膜３１、３２およびゲート電極Ｇ１、Ｇ２を形成する。
【００６３】
このとき、ゲート電極Ｇ２は、ゲートトレンチＴＲｇ２の形状に従って埋め込まれる。従って、ゲート電極Ｇ２は、チャネル幅方向においてアクティブエリアＡＡよりも広く形成され、かつ、アクティブエリアＡＡのチャネル幅方向の両側においてゲートトレンチＴＲｇ２の底面よりも低い位置まで形成される。即ち、ゲート電極Ｇ２は、Ｓａｄｄｌｅ状に形成される。
【００６４】
その後、第１の実施形態による製造方法と同様に、ハードマスク６１、６２、層間絶縁膜ＩＬＤ２、コンタクトプラグＰＬＧ等を形成することによって、第２の実施形態によるメモリが完成する。
【００６５】
第２の実施形態によれば、ゲート電極Ｇ２は、チャネル幅方向におけるソース層Ｓ２およびドレイン層Ｄ２（アクティブエリアＡＡ）の幅よりも広く形成されており、ゲートトレンチＴＲｇ２の底面よりも低い位置まで設けられている。従って、Ｓａｄｄｌｅ−ＦｉｎＦＥＴは、ＲＣＡＴよりもチャネル幅が実質的に広くなるので、ＲＤＦ等の特性ばらつきをより効果的に低減させることができる。
【００６６】
第２の実施形態は、ゲート電極Ｇ２の形状において第１の実施形態と異なるが、その他の構成において第１の実施形態と同様である。よって、第２の実施形態は、第１の実施形態の効果をも得ることができる。
【００６７】
（第３の実施形態）
図１０は、第３の実施形態に従ったメモリ部のＦｉｎ型ＦＥＴの構成を示す断面斜視図である。第３の実施形態では、Ｆｉｎ型半導体層２１の不純物濃度が、ソース層Ｓ１およびドレイン層Ｄ１の不純物濃度よりも低い。Ｆｉｎ型半導体層２１のｎ型不純物濃度は、例えば、２Ｅ１９ｃｍ−３〜５Ｅ１９ｃｍ−３である。従って、Ｆｉｎ型半導体層２１のｎ型不純物濃度は、ソース層Ｓ１およびドレイン層Ｄ１のｎ型不純物濃度（例えば、１Ｅ２０ｃｍ−３）よりも低い。
【００６８】
第３の実施形態によるトランジスタのその他の構成は、第１の実施形態における対応する構成と同様でよい。
【００６９】
第３の実施形態によるトランジスタの製造方法を説明する。図３〜図６に示す工程を経た後、図７（Ａ）および図７（Ｂ）に示すように、ゲートトレンチＴＲｇ１，ＴＲｇ２およびパンチスルーストッパ層５０を形成する。
【００７０】
次に、Ｆｉｎ型半導体層２１にｐ型の不純物を斜め方向から注入する。これにより、Ｆｉｎ型半導体層２１のｎ型不純物濃度は、ソース層Ｓ１およびドレイン層Ｄ１のｎ型不純物濃度よりも低くなる。その後の製造工程は、第１の実施形態による製造工程と同様でよい。
【００７１】
第３の実施形態では、Ｆｉｎ型半導体層２１の不純物濃度が、ソース層Ｓ１およびドレイン層Ｄ１の不純物濃度よりも低い。これにより、チャネル部の不純物濃度のばらつき（ＲＤＦ）を抑制することができる。さらに、第３の実施形態は、第１の実施形態の効果も得ることができる。
【００７２】
第３の実施形態は、第２の実施形態にも組み合わせることができる。
【００７３】
第１から第３の実施形態のＦｉｎＦＥＴは、ＳＲＡＭのメモリ部を構成するトランジスタ、ＤＲＡＭのセルトランジスタ、ＭＲＡＭのセルトランジスタ等に適用することができる。ＤＲＡＭのセルトランジスタに上記ＦｉｎＦＥＴを適用する場合、ＦｉｎＦＥＴの上にキャパシタを形成すれば、メモリセルが完成する。ＭＲＡＭのセルトランジスタに上記ＦｉｎＦＥＴを適用する場合、ＦｉｎＦＥＴの上にＭＴＪ（Magnetic Tunnel Junction）素子を形成すれば、メモリセルが完成する。
【００７４】
第１から第３の実施形態において、メモリの周辺回路部は、ＲＣＡＴまたはＳｕｄｄｌｅ−ＦｉｎＦＥＴで構成するが、セルトランジスタ以外のセンスアンプを構成するトランジスタもＲＣＡＴまたはＳｕｄｄｌｅ−ＦｉｎＦＥＴで構成してもよい。センスアンプのトランジスタは、その閾値電圧のばらつきを小さくする必要がある。チャネル濃度の比較的薄いＲＣＡＴまたはＳｕｄｄｌｅ−ＦｉｎＦＥＴをセンスアンプのトランジスタに適用することにより、センスアンプのトランジスタのＲＤＦを低減し、そのトランジスタの閾値電圧のばらつきを抑制することができる。
【００７５】
上記実施形態において、ｎ型とｐ型とは互いに入れ替えてもよい。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７７】
１０・・・半導体基板、１３，１４・・・第１のマスク、１５・・・第２のマスク、２１・・・Ｆｉｎ型半導体層、３１，３２・・・ゲート絶縁膜、５０・・・パンチスルーストッパ層、６１，６２・・・ハードマスク、ＳＴＩ・・・素子分離、ＡＡ・・・アクティブエリア、Ｓ１，Ｓ２・・・ソース層、Ｄ１、Ｄ２・・・ドレイン層、Ｇ１，Ｇ２・・・ゲート電極、ＩＬＤ１、ＩＬＤ２・・・層間絶縁膜、ＰＬＧ・・・コンタクトプラグ、ＴＲｇ１，ＴＲｇ２・・・ゲートトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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