(57)【要約】【課題】本発明は、実効セル面積の低下を抑えつつ、積層欠陥拡張を抑制できる炭化珪素半導体装置の提供を目的とする。【解決手段】本発明は、オフ角を有する第１導電型のＳｉＣ基板８上に形成された第１導電型のエピタキシャル層９と、エピタキシャル層９表面に互いに離間して形成された第２導電型の複数のウェル領域１０と、各ウェル領域１０表面に部分的に形成された第１導電型のソース領域１１と、ゲート絶縁膜７を介し、ウェル領域１０上からエピタキシャル層９上に亘って形成されたゲート電極６と、エピタキシャル層９におけるウェル領域１０に挟まれる領域において、エピタキシャル層９のステップフロー成長方向に沿って形成された電流制限領域４とを備える。【選択図】図１
2013232574.tif 000002
【特許請求の範囲】
【請求項１】
オフ角を有する第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板上に形成された第１導電型のエピタキシャル層と、
前記エピタキシャル層表面に互いに離間して形成された第２導電型の複数のウェル領域と、
各前記ウェル領域表面に部分的に形成された第１導電型のソース領域と、
ゲート絶縁膜を介し、前記ウェル領域上から前記エピタキシャル層上に亘って形成されたゲート電極と、
前記ソース領域上に形成されたソース電極と、
前記炭化珪素半導体基板裏面に形成されたドレイン電極と、
前記エピタキシャル層における前記ウェル領域に挟まれる領域において、前記エピタキシャル層のステップフロー成長方向に沿って形成された電流制限領域とを備えることを特徴とする、
炭化珪素半導体装置。
【請求項２】
前記炭化珪素半導体基板は、基板表面に（０００１）面が現れており、
前記電流制限領域が、＜１１−２０＞方向に沿って形成されていることを特徴とする、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記電流制限領域が、前記エピタキシャル層上に形成された絶縁膜を備えることを特徴とする、
請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記電流制限領域が、前記エピタキシャル層に埋め込まれた絶縁層を備えることを特徴とする、
請求項１〜３のいずれかに記載の炭化珪素半導体装置。
【請求項５】
前記電流制限領域が、前記ソース領域がその表面に形成されていない前記ウェル領域を備えることを特徴とする、
請求項１〜４のいずれかに記載の炭化珪素半導体装置。
【請求項６】
前記電流制限領域に備えられた前記ウェル領域が、前記電流制限領域外に形成された前記ウェル領域とともに、等間隔で配列されていることを特徴とする、
請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記電流制限領域に備えられた前記ウェル領域の前記ステップフロー成長方向に直交する方向の左右幅が、
前記電流制限領域下における前記炭化珪素半導体基板と前記エピタキシャル層との界面における電流密度が、前記電流制限領域外に形成された前記ウェル領域下における前記炭化珪素半導体基板と前記エピタキシャル層との界面における電流密度の１／１０以下となるように調整されていることを特徴とする、
請求項５または６に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を用いた半導体装置に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）などのワイドギャップ半導体材料は、シリコン（Ｓｉ）と比較して絶縁破壊耐量が高いため、Ｓｉを用いた半導体基板における場合よりも半導体基板に形成する不純物領域の不純物濃度を高めることができる。ＳｉＣを用いた半導体基板では、不純物領域の不純物濃度を高めることができるため、半導体基板の電気的抵抗を低減することがである。この低抵抗化により、当該半導体基板を用いたパワーデバイスのスイッチング動作における損失を低減できる。
【０００３】
またＳｉＣを用いた半導体基板は、熱伝導度が高く、機械的強度にも優れている。よってＳｉＣを用いた半導体基板を用いれば、小型で低損失、かつ、高効率なパワーデバイスが実現できると期待されている。
【０００４】
このような観点から、ＳｉＣ基板を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が製造されている。
【０００５】
一方で、半導体材料としてＳｉＣを用いたＰＩＮダイオード構造に順方向電流を流し続けると、順方向電圧（Ｖｆ）がシフトするという信頼性上の問題がよく知られている。
【０００６】
これは、ＰＩＮダイオード構造に少数キャリアが注入されると多数キャリアと再結合し、その再結合エネルギーが、ＳｉＣ基板に存在する基底面転位などを起点として、面欠陥である積層欠陥に拡張させてしまうことによるものである。このように形成された積層欠陥が、ＰＩＮダイオード構造における電流の流れを阻害するため、流れる電流が減少し、順方向電圧をシフトさせ、信頼性劣化を引き起こす。
【０００７】
この積層欠陥は、基底面転位などが起点となり、三角形状に拡張したり、くさび状に拡張するものも報告されており、エピタキシャル成長方向であるステップフロー成長方向（非特許文献１）に対して直交する方向に長く拡張する。
【０００８】
ＰＩＮダイオード構造におけるこのような順方向電圧のシフトは、ＳｉＣ基板を用いたＭＯＳＦＥＴでも同様に発生する（非特許文献２）との報告がある。
【０００９】
これはＭＯＳＦＥＴ構造が、ソースドレイン間に寄生ダイオード（ボディーダイオード）を有しているため、順方向電流がこのボディダイオードに流れると、ＰＩＮダイオードと同様の劣化、すなわち、エピタキシャル成長方向であるステップフロー成長方向に対して直交する方向に拡張していく積層欠陥による素子特性（順方向電圧）が変動、信頼性劣化を引き起こすからである。
【００１０】
一般にスイッチング回路における還流ダイオードとしてＶｆの低いショットキーバリアダイオードが用いられるが、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードを還流ダイオードとして用いた場合には、ＭＯＳＦＥＴ特性（順方向電圧）のシフトが生じ信頼性上の大きな問題となる。
【００１１】
この問題に対し特許文献１では、エピタキシャル層に絶縁膜を埋め込まれ、エピタキシャル層が島状に分離されることで、積層欠陥の拡張を抑制することができる構造が開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第４１００６８０号公報
【非特許文献】
【００１３】
【非特許文献１】半導体ＳｉＣ技術と応用（日刊工業新聞社）  Ｐ．３５
【非特許文献２】ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ  Ｖｏｌ．２８  Ｎｏ．７，  “Ａ  Ｎｅｗ  Ｄｅｇｒａｄａｔｉｏｎ  Ｍｅｃｈａｎｉｓｍ  ｉｎ  Ｈｉｇｈ−Ｖｏｌｔａｇｅ  ＳｉＣ  Ｐｏｗｅｒ  ＭＯＳＦＥＴｓ”  ＪＵＬＹ  ２００７
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかし特許文献１のような構造では、エピタキシャル層に格子状に埋め込まれた絶縁膜によって実効セル面積が過度に小さくなってしまい、装置のＯＮ抵抗が増加するという問題があった。
【００１５】
本発明は、上記のような問題を解決するためになされたものであり、実効セル面積の低下を抑えつつ、積層欠陥の拡張を抑制できる炭化珪素半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１６】
本発明の一態様に関する炭化珪素半導体装置は、オフ角を有する第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された第１導電型のエピタキシャル層と、前記エピタキシャル層表面に互いに離間して形成された第２導電型の複数のウェル領域と、各前記ウェル領域表面に部分的に形成された第１導電型のソース領域と、ゲート絶縁膜を介し、前記ウェル領域上から前記エピタキシャル層上に亘って形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記炭化珪素半導体基板裏面に形成されたドレイン電極と、前記エピタキシャル層における前記ウェル領域に挟まれる領域において、前記エピタキシャル層のステップフロー成長方向に沿って形成された電流制限領域とを備えることを特徴とする。
【発明の効果】
【００１７】
本発明の上記態様によれば、前記エピタキシャル層における前記ウェル領域に挟まれる領域において、前記エピタキシャル層のステップフロー成長方向に沿って形成された電流制限領域を備えることにより、エピタキシャル層のステップフロー成長方向と直交する方向への積層欠陥の拡張を効果的に抑制することができる。よって、積層欠陥の拡張によって引き起こされる素子特性（順方向電圧）の変動を抑制することができる。また、電流制限領域を容易に形成でき、実効セル面積の減少を抑えることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態に関する炭化珪素半導体装置を示す平面図である。
【図２】本発明の第１実施形態に関する炭化珪素半導体装置を示す断面図である。
【図３】本発明の第２実施形態に関する炭化珪素半導体装置を示す断面図である。
【図４】本発明の第３実施形態に関する炭化珪素半導体装置を示す断面図である。
【図５】本発明の第３実施形態に関する注入領域の透視図である。
【図６】本発明の第４実施形態に関する炭化珪素半導体装置を示す断面図である。
【図７】本発明の第４実施形態に関する注入領域の透視図である。
【図８】本発明の第４実施形態に関する炭化珪素半導体装置の変形例を示す断面図である。
【図９】本発明の第５実施形態に関する炭化珪素半導体装置を示す断面図である。
【図１０】本発明の前提技術としての炭化珪素半導体装置を示す概観図である。
【図１１】本発明の前提技術としての炭化珪素半導体装置を示す断面図である。
【図１２】本発明の前提技術としての炭化珪素半導体装置のレイアウトを示す図である。
【発明を実施するための形態】
【００１９】
以下、添付の図面を参照しながら、本発明の実施形態について説明する。
【００２０】
まず、本発明の前提技術となる炭化珪素半導体装置の構成について説明する。
【００２１】
図１０は、本発明の前提技術としての炭化珪素半導体装置の構成を示す概観図である。
【００２２】
図１０に示されるように炭化珪素半導体装置は、オフ角を有する第１導電型のＳｉＣ基板８上にソースパッド２を備え、さらにソースパッド２をＳｉＣ基板８上で囲んで形成されたゲートパッド１を備えるＭＯＳＦＥＴである。なお図示しないが、ＳｉＣ基板８裏面側は、ドレイン端子として用いられる。
【００２３】
図１１は、図１０に示したソースパッド２において均一に敷き詰められている、トランジスタアレイ構造を示す断面図である。
【００２４】
図１１に示されるようにトランジスタアレイ構造は、オフ角を有する第１導電型のＳｉＣ基板８上に形成された第１導電型のエピタキシャル層９（ドリフト領域）と、エピタキシャル層９表面に互いに離間して形成された第２導電型のウェル領域１０とを備える。
【００２５】
各ウェル領域１０表面には第１導電型のソース領域１１が形成され、ソース領域１１表面には、金属電極（ソース電極）とのコンタクト抵抗を低減するための、第２導電型のウェルコンタクト領域１２（高濃度）が中央部に部分的に形成されている。
【００２６】
また炭化珪素半導体装置は、各ウェル領域１０におけるソース領域１１上から、他のウェル領域１０におけるソース領域１１上に亘って（オーバーラップして）形成されたゲート絶縁膜７と、ゲート絶縁膜７を介し、ウェル領域１０上から他のウェル領域１０上に亘って形成されたゲート電極６と、ゲート絶縁膜７とゲート電極６とを覆って形成された層間絶縁膜５と、層間絶縁膜５上に形成され、各コンタクトホールにおいてソース領域１１と接続されたソース電極１３とを備える。
【００２７】
図１１に示す矢印１０１は、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードに流れる電流の向きを示している。電流は、アノードであるソースとカソードであるドレインとの間に流れる。
【００２８】
図１２は、図１１を上方から見た図であり、トランジスタセルの注入領域を示す平面図である。単位トランジスタセルが均一に並んでソースパッドにおいて敷き詰められている。
【００２９】
図１２に示されるように単位トランジスタセルは、ウェル領域１０とソース領域１１とウェルコンタクト領域１２とから形成され、上方から見ればウェルコンタクト領域１２をソース領域１１が囲み、さらにソース領域１１をウェル領域１０が囲む構造となっている。また図１２に示されるように単位トランジスタセルは、エピタキシャル層９表面において互いに離間して配列されている。
【００３０】
上記のような構造を前提として、エピタキシャル層９のステップフロー成長方向と直交する方向への積層欠陥の拡張を抑制し、また、実効セル面積の減少も抑えることができる炭化珪素半導体装置について、以下の実施形態において説明する。
【００３１】
＜第１実施形態＞
＜構成＞
図１は、本発明の第１実施形態に関する炭化珪素半導体装置を示す平面図である。図１０と同じ構成については同じ符号を付して図示し、詳細な説明については省略する。図１０と異なる構成については、以下に説明する。
【００３２】
図１に示された炭化珪素半導体装置は、図１０に示された構造に加えて、図示するステップフロー成長方向（図１における左右方向）に沿って形成された電流制限領域４を備える。なお、図１に示されたステップフロー成長方向は、エピタキシャル層９のステップフロー成長方向であり、例えば、オフ角を持った４Ｈ型ＳｉＣの（０００１）面が表面に現れた半導体基板の場合、ステップフロー成長方向である＜１１−２０＞方向を示している。
【００３３】
積層欠陥拡張は、ＰＮダイオード構造に電流が流れることで、少数キャリアと多数キャリア（電子正孔対）の再結合エネルギーによって拡張する。よって、流れる電流値を積層欠陥が拡張しない電流値までに制限する領域である電流制限領域４が備えられることによって、積層欠陥拡張が抑制される。
【００３４】
図２は、図１に示されたソースパッド２において敷き詰められている、トランジスタアレイ構造を示す断面図である。図２は、エピタキシャル層９のステップフロー成長方向から見た図である。図１１と同じ構成については、同じ符号を付して図示し詳細な説明については省略する。図１１と異なる構成については、以下に説明する。
【００３５】
図２に示された炭化珪素半導体装置は、各トランジスタセルに挟まれた位置に形成された電流制限領域４を備える。電流制限領域４はエピタキシャル層９に埋め込まれた絶縁層４０を備えており、当該領域においては電流値が制限される。
【００３６】
絶縁層４０が形成された領域の上方にはゲート絶縁膜７が形成され、さらにゲート絶縁膜７上に層間絶縁膜５が形成されている。ゲート電極６は、絶縁層４０の上方周辺、すなわち、電流制限領域４においては形成されない。
【００３７】
このような構成によれば、順方向電流ストレスによる積層欠陥がステップフロー成長方向に直交する方向に拡張していく際、電流制限領域４に到達したところで積層欠陥の進行が止まり、それ以上積層欠陥が拡張することを抑制できる。
【００３８】
このように、電流制限領域４をステップフロー成長方向に対して平行に形成することで、ステップフロー成長方向に直交する方向に積層欠陥が拡張することを効率的に抑制することができる。よって、積層欠陥の拡張によるＭＯＳＦＥＴ特性（順方向電圧）のシフトを抑制することができる。
【００３９】
また、実効セル面積の低下を抑え、装置のＯＮ抵抗が増加することを防ぐことができる。
【００４０】
＜効果＞
本発明に関する実施形態によれば、炭化珪素半導体装置は、オフ角を有する第１導電型のＳｉＣ基板８と、ＳｉＣ基板８上に形成された第１導電型のエピタキシャル層９と、エピタキシャル層９表面に互いに離間して形成された第２導電型の複数のウェル領域１０と、各ウェル領域１０表面に部分的に形成された第１導電型のソース領域１１と、ゲート絶縁膜７を介し、ウェル領域１０上からエピタキシャル層９上に亘って形成されたゲート電極６と、ソース領域１１上に形成されたソース電極１３と、ＳｉＣ基板８裏面に形成されたドレイン電極と、エピタキシャル層９におけるウェル領域１０に挟まれる領域において、エピタキシャル層９のステップフロー成長方向に沿って形成された電流制限領域４とを備える。
【００４１】
このような炭化珪素半導体装置によれば、電流制限領域４をエピタキシャル層９のステップフロー成長方向に対して平行に形成することで、エピタキシャル層９のステップフロー成長方向と直交する方向への積層欠陥の拡張を効果的に抑制することができる。よって、積層欠陥の拡張によって引き起こされる素子特性（順方向電圧）の変動を抑制することができる。
【００４２】
また、電流制限領域４をエピタキシャル層９のステップフロー成長方向に形成することで、例えば格子状に電流制限領域を形成する場合に比べて実効セル面積の減少も抑えることができる。さらに、装置のオフ耐圧を維持することができる。
【００４３】
また、本発明に関する実施形態によれば、電流制限領域４が、エピタキシャル層９に埋め込まれた絶縁層４０を備える。
【００４４】
このような炭化珪素半導体装置によれば、電流制限領域４において流れる電流をより効果的に制限できる。
【００４５】
＜第２実施形態＞
＜構成＞
図３は、本発明の本実施形態に関する炭化珪素半導体装置の構造を示す断面図である。図３は、エピタキシャル層９のステップフロー成長方向から見た図である。図２と同じ構成については、同じ符号を付して図示し詳細な説明については省略する。図２と異なる構成については、以下に説明する。
【００４６】
図３に示された炭化珪素半導体装置は、各トランジスタセルに挟まれた位置に形成された電流制限領域４Ａを備える。電流制限領域４Ａは、ゲート電極６が形成されていない領域におけるエピタキシャル層９、ゲート絶縁膜７、層間絶縁膜５を備える領域である。すなわち図３に示された炭化珪素半導体装置は、図２における絶縁層４０が除外された構成となっている。
【００４７】
電流制限領域４Ａは絶縁性の領域を含んでおり、当該領域においては電流が流れることが抑制される。この電流制限領域４Ａは、エピタキシャル層９のステップフロー成長方向に沿って形成されている。
【００４８】
ここで電流制限領域４Ａは、エピタキシャル層９および層間絶縁膜５からなる構成であってもよい。すなわち、電流制限領域４Ａにおいて、エピタキシャル層９上に層間絶縁膜５が直接形成されていてもよい。
【００４９】
＜効果＞
本発明に関する実施形態によれば、電流制限領域４Ａが、エピタキシャル層９上に形成された絶縁膜として、ゲート絶縁膜７および層間絶縁膜５を備える。
【００５０】
このような炭化珪素半導体装置によれば、順方向電流ストレスによる積層欠陥がステップフロー成長方向に直交する方向に拡張していく際、電流制限領域４Ａに到達したところで積層欠陥の進行が止まり、それ以上積層欠陥が拡張することを抑制できる。
【００５１】
＜第３実施形態＞
＜構成＞
図４は、本発明の本実施形態に関する炭化珪素半導体装置の構造を示す断面図である。図４は、エピタキシャル層９のステップフロー成長方向から見た図である。図３と同じ構成については、同じ符号を付して図示し詳細な説明については省略する。図３と異なる構成については、以下に説明する。
【００５２】
図４に示された炭化珪素半導体装置は、各トランジスタセルに挟まれた位置に形成された電流制限領域４Ｂを備える。電流制限領域４Ｂは、ゲート電極６が形成されていない領域におけるエピタキシャル層９、第２導電型のウェル領域１０、ゲート絶縁膜７、層間絶縁膜５を備える領域である。
【００５３】
電流制限領域４Ｂは絶縁性の領域を含んでおり、当該領域においては電流が流れることが抑制される。この電流制限領域４Ｂは、エピタキシャル層９のステップフロー成長方向に沿って形成されている。
【００５４】
図３に示された構成と比較すると、電流制限領域４Ｂのエピタキシャル層９表面の左右端部にはウェル領域１０が形成されていることが異なっている。また、電流制限領域４Ｂが備えるゲート絶縁膜７および層間絶縁膜５が、電流制限領域４Ｂの左右端部に形成されたウェル領域１０にソース電極１３が接触する部分においてコンタクトホールが形成されていることが異なっている。
【００５５】
ここで電流制限領域４Ｂは、エピタキシャル層９、ウェル領域１０、層間絶縁膜５からなる構成であってもよい。すなわち、電流制限領域４Ｂにおいて、エピタキシャル層９上に層間絶縁膜５が直接形成されていてもよい。
【００５６】
図５は、図４を上方から見た透視図であり、トランジスタセルの注入領域を示す図である。図５に示されるように、電流制限領域４Ｂは、エピタキシャル層９のステップフロー成長方向（例えば＜１１−２０＞方向）に沿って形成されている。
【００５７】
図５に示されるように、単位トランジスタセルは互いに離間して配列されているが、電流制限領域４Ｂによってさらに離間されることになる。
【００５８】
＜効果＞
本発明に関する実施形態によれば、電流制限領域４Ｂが、ソース領域１１がその表面に形成されていないウェル領域１０を備える。
【００５９】
このような炭化珪素半導体装置によれば、ウェル領域１０によって電流制限領域４Ｂにおける電界緩和を行うことができ、耐圧向上を実現しながら積層欠陥の拡張を抑制することができる。
【００６０】
＜第４実施形態＞
＜構成＞
図６は、本発明の本実施形態に関する炭化珪素半導体装置の構造を示す断面図である。図６は、エピタキシャル層９のステップフロー成長方向から見た図である。図４と同じ構成については、同じ符号を付して図示し詳細な説明については省略する。図４と異なる構成については、以下に説明する。
【００６１】
図６に示された炭化珪素半導体装置は、各トランジスタセルに挟まれた位置に形成された電流制限領域４Ｃを備える。電流制限領域４Ｃは、均一に配列されたトランジスタセルのうちの一部のトランジスタセルについて、ソース領域１１およびウェルコンタクト領域１２を注入しないことで実現される領域である。すなわち、ソース領域１１およびウェルコンタクト領域１２を注入しない一部のトランジスタセルが、トランジスタアレイ構造における均一な離間間隔を維持して、エピタキシャル層９のステップフロー成長方向に沿って配列されている。
【００６２】
図７は、図６を上方から見た透視図であり、トランジスタセルの注入領域を示す図である。図７に示されるように、電流制限領域４Ｃは、エピタキシャル層９のステップフロー成長方向（例えば＜１１−２０＞方向）に沿って形成されている。
【００６３】
電流制限領域４Ｃにおけるウェル領域１０には、ソース領域１１およびウェルコンタクト領域１２が形成されていない。またこれらの電流制限領域４Ｃにおけるウェル領域１０は、電流制限領域４Ｃ外のウェル領域１０と同様に、互いに離間して均一に配列されている。当該構成である場合には、電流制限領域４Ｃとなるウェル領域１０と電流制限領域４Ｃ外となるウェル領域１０とを同じ工程で形成することができ、形成が容易である。
【００６４】
通常動作では、ウェル領域１０とソース電極１３とのコンタクト抵抗が大きいため、電流制限領域４Ｃにおいて電流が流れることは抑制される。
【００６５】
なお、電流制限領域４Ｃにおけるウェル領域１０の数は、図６および図７に示される場合に限られず、以下のような場合であってもよい。
【００６６】
図８は、本実施形態に関する炭化珪素半導体装置の構造の変形例を示す断面図である。
【００６７】
図８は、エピタキシャル層９のステップフロー成長方向から見た図である。図６と同じ構成については、同じ符号を付して図示し詳細な説明については省略する。図６と異なる構成については、以下に説明する。
【００６８】
図８に示された炭化珪素半導体装置は、各トランジスタセルに挟まれた位置に形成された電流制限領域４Ｄを備える。電流制限領域４Ｄは、均一に配列されたトランジスタセルのうちの一部のトランジスタセルについて、ソース領域１１およびウェルコンタクト領域１２を注入しないことで実現される領域であるが、電流制限領域４Ｃとは異なり、ステップフロー成長方向と直交する方向に並ぶウェル領域１０の数は１つである。当該構成である場合にも、電流制限領域４Ｄとなるウェル領域１０と電流制限領域４Ｄ外となるウェル領域１０とを同じ工程で形成することができ、形成が容易である。
【００６９】
＜効果＞
本発明に関する実施形態によれば、電流制限領域４Ｃおよび電流制限領域４Ｄに備えられたウェル領域１０が、電流制限領域外に形成されたウェル領域１０とともに、等間隔で配列されている。
【００７０】
このような炭化珪素半導体装置によれば、トランジスタアレイ構造の均一な配置間隔を維持することで、耐圧低下を抑制しつつ、積層欠陥の拡張を抑制することができる。また、電流制限領域内外のウェル領域１０を同一工程で形成することができ、形成が容易である。
【００７１】
＜第５実施形態＞
＜構成＞
図９は、本発明の本実施形態に関する炭化珪素半導体装置の構造を示す断面図である。図９は、エピタキシャル層９のステップフロー成長方向から見た図である。図８と同じ構成については、同じ符号を付して図示し詳細な説明については省略する。図８と異なる構成については、以下に説明する。
【００７２】
図９に示された炭化珪素半導体装置は、各トランジスタセルに挟まれた位置に形成された電流制限領域４Ｅを備える。電流制限領域４Ｅは、ソース領域１１およびウェルコンタクト領域１２が注入されないウェル領域１０Ａによって実現される領域であるが、電流制限領域４Ｄとは異なり、電流制限領域４Ｅにおけるステップフロー成長方向と直交する方向のウェル領域１０Ａの幅（図９における左右幅）が、以下のように決定される。
【００７３】
すなわちウェル領域１０Ａの左右幅は、電流制限領域４Ｅ下におけるＳｉＣ基板８とエピタキシャル層９との界面１０２における電流密度が、トランジスタセル下におけるＳｉＣ基板８とエピタキシャル層９との界面１０３における電流密度の１／１０以下になるように調整される。望ましくは、電流制限領域４Ｅ下の界面１０２における電流密度が、トランジスタセル下の界面１０３における電流密度の１／１００以下になるように調整される。
【００７４】
なお、ウェル領域１０Ａとウェル領域１０との間の配列間隔は、等間隔であってもよいし、異なる間隔であってもよい。
【００７５】
＜効果＞
本発明に関する実施形態によれば、電流制限領域４Ｅに備えられたウェル領域１０Ａのステップフロー成長方向に直交する方向の左右幅が、電流制限領域４Ｅ下におけるＳｉＣ基板８とエピタキシャル層９との界面における電流密度が、電流制限領域４Ｅ外に形成されたウェル領域１０下におけるＳｉＣ基板８とエピタキシャル層９との界面における電流密度の１／１０以下となるように調整されている。
【００７６】
このような炭化珪素半導体装置によれば、ウェル領域１０Ａ下の界面における電流密度を、ウェル領域１０下の界面における電流密度の少なくとも１／１０以下とすることによって電流制限領域４Ｅにおいて流れる電流を効果的に抑制することができる。
【００７７】
電流制限領域４Ｅ下における電流密度が、トランジスタセル下における電流密度の１／１０以下となれば、電流制限領域４Ｅにおいて十分に電流値が低く制限されることとなり、必要以上に電流制限領域４Ｅを大きく形成することを避けることができる。
【００７８】
さらに、装置のＯＮ抵抗増加や損失増加等を抑制しつつ、積層欠陥拡張を抑制することができる。
【００７９】
本発明の実施形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【００８０】
なお本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略がである。
【符号の説明】
【００８１】
１  ゲートパッド、２  ソースパッド、４，４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ  電流制限領域、５  層間絶縁膜、６  ゲート電極、７  ゲート絶縁膜、８  ＳｉＣ基板、９  エピタキシャル層、１０，１０Ａ  ウェル領域、１１  ソース領域、１２  ウェルコンタクト領域、１３  ソース電極、４０  絶縁層、１０１  矢印、１０２，１０３  界面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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