(57)【要約】【課題】ビアヒューズ素子の径を小さくし、ビアヒューズ素子を低電流で溶断することが可能な半導体回路装置およびその製造方法を提供する。【解決手段】一方向に配置された複数の配線層と、前記複数の配線層のうちの少なくとも２つの前記配線層の間に設けられたビアヒューズ素子と、前記複数の配線層の配置方向に直交する平面内において前記ビアヒューズ素子に隣接する穴と、前記穴内に設けられた貫通ビアとを備えた半導体回路装置。【選択図】図１
2013105987.tif 000002
【特許請求の範囲】
【請求項１】
一方向に配置された複数の配線層と、
前記複数の配線層のうちの少なくとも２つの前記配線層の間に設けられたビアヒューズ素子と、
前記複数の配線層の配置方向に直交する平面内において前記ビアヒューズ素子に隣接する穴と、
前記穴内に設けられた貫通ビアと
を備えた半導体回路装置。
【請求項２】
前記ビアヒューズ素子の前記平面内における断面積は、デザインルールで規定される最小ビア断面積よりも小さい
請求項１記載の半導体回路装置。
【請求項３】
前記複数の配線層の間に接続ビアを備え、
前記ビアヒューズ素子の前記平面内における断面積は、前記接続ビアのそれよりも小さい
請求項１記載の半導体回路装置。
【請求項４】
前記ビアヒューズ素子は、前記貫通ビアの径方向の両側または片側に設けられている
請求項１記載の半導体回路装置。
【請求項５】
前記ビアヒューズ素子の上下の配線層は、前記貫通ビアを迂回する回り込み配線を有する
請求項４記載の半導体回路装置。
【請求項６】
前記ビアヒューズ素子は金属により構成されている
請求項１記載の半導体回路装置。
【請求項７】
前記貫通ビアは、導電材料により構成されていると共に側面を絶縁膜で覆われている
請求項１記載の半導体回路装置。
【請求項８】
複数の配線層を一方向に配置すると共に前記複数の配線層のうちの少なくとも２つの前記配線層の間にビアヒューズ素子材料層を形成し、前記ビアヒューズ素子材料層を、前記複数の配線層の配置方向に直交する平面内において穴形成領域に部分的に重なる位置に配置する工程と、
前記穴形成領域の加工により穴を設けると共に、前記ビアヒューズ素子材料層のうち前記穴形成領域と重なる部分を除去してビアヒューズ素子を形成する工程と、
前記穴内に貫通ビアを形成する工程と
を含む半導体回路装置の製造方法。
【請求項９】
前記ビアヒューズ素子材料層のうち前記穴形成領域の外に出る部分の径を、デザインルールで規定される最小ビア径よりも小さくする
請求項８記載の半導体回路装置の製造方法。
【請求項１０】
前記ビアヒューズ素子材料層の平面形状を矩形とし、前記ビアヒューズ素子材料層を、前記穴形成領域の径方向に横断して配置する
請求項８記載の半導体回路装置の製造方法。
【請求項１１】
前記ビアヒューズ素子材料層のうち前記穴形成領域の外に出る部分の片側の径と、前記穴形成領域の加工のためのマスク位置合わせずれ量との和を、デザインルールで規定される最小ビア径よりも小さくする
請求項１０記載の半導体回路装置の製造方法。
【請求項１２】
前記ビアヒューズ素子材料層の上下の配線層に、前記穴形成領域を迂回する回り込み配線を形成する
請求項１０記載の半導体回路装置の製造方法。
【請求項１３】
前記ビアヒューズ素子材料層のうち前記穴形成領域と重なる部分と、前記ビアヒューズ素子材料層の上下の配線層のうち前記穴形成領域と重なる部分とを、同時に加工によって打ち抜く
請求項８記載の半導体回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、不揮発性半導体記憶装置などとして用いられる半導体回路装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ｅｆｕｓｅ素子などの半導体素子を記憶素子として用いてなる不揮発性半導体記憶装置が提案されている。ｅｆｕｓｅ素子は、ＭＯＳ（Metal Oxide Semiconductor）構造の半導体素子に対して、最大定格を越える高電圧を印加して、サリサイドポリシリコン（Salicide poly Si）のＥＭ（Electro Migration）を引き起こし、抵抗値を変化させることによってデータを不揮発に記憶するようにしたものである。この不揮発性半導体記憶装置は、ｅｆｕｓｅ素子の素子特性を不可逆的に変化させることによってデータを記憶するものであり、その性質上、データを一度しかプログラムできないことから、ＯＴＰ（One Time Programmable）メモリと呼ばれている。ＯＴＰメモリでは、通常は、ＥＭ前の低抵抗値ｅｆｕｓｅ素子には「０」というデータが蓄えられ、ＥＭ後の高抵抗ｅｆｕｓｅ素子には「１」というデータが蓄えられているものとして利用される。
【０００３】
ＯＴＰメモリに使用されている記憶素子は、サリサイドＥＭを利用したｅｆｕｓｅ素子以外に、特許文献１で提案されているような、導電材料をジュール発熱により溶解させて、配線や配線間を接続するビアを電気的に切断することによりデータを不揮発に記憶する電流切断型ヒューズ素子（以後、金属ヒューズ素子、メタルヒューズ素子、ビアヒューズ素子）が知られている。金属ヒューズ素子はプロセスの工程変更の影響を受けにくいため、素子特性が安定し、且つＯＴＰメモリ特有のプロセス工程追加が不要という利点がある。しかしながら、金属ヒューズ素子をジュール発熱で溶断させるには非常に高い電流が必要になるという問題がある。
【０００４】
この問題を解決するための様々な方法が既に提案されており、例えば、ビアヒューズ素子を低電流で溶断させるために、ビア径をデザインルールで規定される最小寸法よりもシュリンクさせて、メタル配線との接触面積を減らす方法がある。
【０００５】
また、特許文献２では、ヒューズ素子となるコンタクトパターンをメタル配線から意図的に踏み外し、メタル配線とコンタクトパターンとの接触面積をデザインルールに従った寸法よりも小さくすることで、界面電流密度を高め、メタル配線とコンタクトパターンとの界面を溶断する方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０６−００５７０７号公報
【特許文献２】特開２００３−１６３２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のようなビア径やメタル配線幅のシュリンクには、リソグラフィの露光波長短波長化やダブルパターンニング等の超解像技術の適用が必須となっていた。露光の短波長化は技術的な面での課題の困難さやコスト増加、ダブルパターンニングはリソグラフィ工程数追加によるコスト増加の問題があった。また、特許文献２のコンタクトパターンをメタル配線から意図的に踏み外して接触面積を減らし、界面電流密度を高める手法も、最終的にはコンタクトパターンの寸法もしくはメタル配線の線幅をシュリンクしてより接触面積を減らすことになるため、同様の問題が発生していた。
【０００８】
本開示の目的は、ビアヒューズ素子を低電流で溶断することが可能な半導体回路装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本開示による半導体回路装置は、以下の（Ａ）〜（Ｄ）の構成要素を備えたものである。
（Ａ）一方向に配置された複数の配線層
（Ｂ）複数の配線層の間に設けられたビアヒューズ素子
（Ｃ）複数の配線層の配置方向に直交する平面内においてビアヒューズ素子に隣接する穴
（Ｄ）穴内に設けられた貫通ビア
【００１０】
本開示の半導体回路装置では、複数の配線層を介してビアヒューズ素子に電流が流れ、ジュール発熱によりビアヒューズ素子が溶断される。
【００１１】
本開示による半導体回路装置の製造方法は、以下の（Ａ）〜（Ｃ）の工程を含むものである。
（Ａ）複数の配線層を一方向に配置すると共に複数の配線層の間にビアヒューズ素子材料層を形成し、ビアヒューズ素子材料層を、複数の配線層の配置方向に直交する平面内において穴形成領域に部分的に重なる位置に配置する工程
（Ｂ）穴形成領域の加工により穴を設けると共に、ビアヒューズ素子材料層のうち穴形成領域と重なる部分を除去してビアヒューズ素子を形成する工程
（Ｃ）穴内に貫通ビアを形成する工程
【発明の効果】
【００１２】
本開示の半導体回路装置によれば、貫通ビアを、ビアヒューズ素子に隣接する穴内に設けるようにしている。よって、穴の加工の際にビアヒューズ素子の一部を削除することによりビアヒューズ素子の断面積を小さくすることが可能となり、ビアヒューズ素子を低電流で溶断することが可能となる。
【００１３】
本開示の半導体回路装置の製造方法によれば、ビアヒューズ素子材料層を穴形成領域に部分的に重なる位置に配置し、穴形成領域の加工により、ビアヒューズ素子材料層のうち穴形成領域と重なる部分を除去してビアヒューズ素子を形成するようにしている。よって、従来のような露光の短波長化や超解像技術を不要とし、簡素な工程でビアヒューズ素子の断面積を小さくし、上記本開示の半導体回路装置を容易に製造することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本開示の第１の実施の形態に係る半導体回路装置の構成を表す断面図である。
【図２】図１に示した半導体回路装置を表す斜視図である。
【図３】図１に示したビアヒューズ素子，貫通ビアおよび穴の位置関係を表す平面図である。
【図４】図１に示した半導体回路装置の製造方法を工程順に表す断面図である。
【図５】図４に示した半導体回路装置を表す斜視図である。
【図６】図４に示したビアヒューズ素子材料層および穴形成予定領域の位置関係を表す平面図である。
【図７】図４に続く工程を表す断面図である。
【図８】本開示の第２の実施の形態に係る半導体回路装置の構成を表す断面図である。
【図９】図８に示した半導体回路装置を表す斜視図である。
【図１０】図８に示したビアヒューズ素子，貫通ビアおよび穴の位置関係を表す平面図である。
【図１１】図８に示した半導体回路装置の製造方法を表す断面図である。
【図１２】図１１に示した半導体回路装置を表す斜視図である。
【図１３】図１１に示したビアヒューズ素子材料層および穴形成領域の位置関係を表す平面図である。
【図１４】図１１に続く工程を表す断面図である。
【図１５】図８に示した半導体回路装置において穴の位置ずれが発生した場合を表す断面図である。
【図１６】図１５に示した穴内に貫通ビアを形成した状態を表す断面図である。
【図１７】図３において穴および貫通ビアの平面形状を円形とした場合を表す平面図である。
【図１８】図１０において穴および貫通ビアの平面形状を円形とした場合を表す平面図である。
【発明を実施するための形態】
【００１５】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（ビアヒューズ素子材料層を、穴形成領域に部分的に重なる位置に配置する例）
２．第２の実施の形態（ビアヒューズ素子材料層の平面形状を矩形とし、ビアヒューズ素子材料層を、穴形成領域の径方向に横断して配置する例）
３．変形例１（第２の実施の形態において穴の位置ずれが発生した場合の例）
【００１６】
（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る半導体回路装置の断面構成を表し、図２は、図１に示した半導体回路装置を上空から見た構成を表したものである。この半導体回路装置１は、例えば、第１配線層１１と第２配線層１２との間にビアヒューズ素子２１を有するＯＴＰメモリ回路である。ビアヒューズ素子２１は、ジュール発熱により溶解・溶断し、第１配線層１１と第２配線層１２との間に流れる電流を電気的に切断することにより、データを不揮発に記憶する電流切断型ヒューズ素子（金属ヒューズ素子、メタルヒューズ素子）である。第２配線層１２は、ビアヒューズ素子として使用しない通常の接続ビア３１を介して、第３配線層１３に接続されている。
【００１７】
第１配線層１１ないし第３配線層１３は、例えば、銅（Ｃｕ）などの金属により構成されている。ビアヒューズ素子２１および接続ビア３１は、例えば、銅（Ｃｕ）などの金属により構成されている。
【００１８】
第３配線層１３の下方には、例えば、第４配線層１４が設けられている。この第４配線層１４には、貫通ビア４１が接続されている。貫通ビア４１は、穴４２内に埋め込まれている。貫通ビア４１は、側面を絶縁膜４３（図２には図示せず、図１参照。）で覆われており、第１配線層１１ないし第３配線層１３およびビアヒューズ素子２１とは電気的に絶縁されている。
【００１９】
貫通ビア４１は、例えば、銅（Ｃｕ）などの導電材料により構成されている。絶縁膜４３は、例えば、二酸化ケイ素（ＳｉＯ2）により構成されている。
【００２０】
第１配線層１１ないし第３配線層１３，ビアヒューズ素子２１および接続ビア３１は、例えば、基板５１内に設けられている。第４配線層１４は、別の基板５２内に設けられている。貫通ビア４１および穴４２は、基板５１の上面から第４配線層１４まで達している。基板５１，５２は、それぞれ、シリコン基板（図示せず）に半導体回路（図示せず）および上述した第１配線層１１ないし第４配線層１４等の積層配線が設けられたものであるが、半導体回路および積層配線の構成は特に限定されない。
【００２１】
なお、図面では、第１配線層１１ないし第４配線層１４が配置されている方向すなわち積層方向（図１の紙面において上下方向）をｚ方向、第１配線層１１ないし第４配線層１４の延長方向（図１の紙面において左右方向）をｘ方向、第１配線層１１ないし第４配線層１４の幅方向（図１の紙面に対して直交する方向）をｙ方向とする。
【００２２】
図３は、図１および図２に示したビアヒューズ素子２１，貫通ビア４１および穴４２の平面的な位置関係を表したものである。貫通ビア４１は、上述したように、穴４２内に設けられている。この穴４２は、第１配線層１１ないし第４配線層１４の配置方向ｚに直交するｘｙ平面内において、ビアヒューズ素子２１に隣接している。すなわち、穴４２とビアヒューズ素子２１とが隣接している部分（図３において太実線で表した部分）では、穴４２の外形線４２Ａとビアヒューズ素子２１の外形線２１Ａとが一致している。これにより、この半導体回路装置１では、ビアヒューズ素子２１のｘｙ平面内における断面積を小さくし、ビアヒューズ素子２１を低電流で溶断することが可能となっている。
【００２３】
ビアヒューズ素子２１のｘｙ平面内における断面積は、デザインルールで規定される最小ビア断面積よりも小さいことが好ましい。より詳細には、例えば、ビアヒューズ素子２１の長辺方向（ｙ方向）の径は、デザインルールで規定される最小ビア径と同じであるが、短辺方向（ｘ方向；ビアヒューズ素子２１と貫通ビア４１とが並んでいる方向）の径φ２１は、デザインルールで規定される最小ビア径よりも小さいことが好ましい。これにより、ビアヒューズ素子２１の溶断に必要な電流を更に低減することが可能となる。
【００２４】
また、ビアヒューズ素子２１のｘｙ平面内における断面積は、接続ビア３１のそれよりも小さいことが好ましい。より詳細には、例えば、ビアヒューズ素子２１の長辺方向（ｙ方向）の径は、接続ビア３１の径φ３１と同じであるが、短辺方向（ｘ方向）の径φ２１は、接続ビア３１の径φ３１よりも小さいことが好ましい。なお、接続ビア３１の径φ３１は、ｘ方向とｙ方向とで同じであるが、図３ではｘ方向の径を表している。
【００２５】
具体的には、例えば６５ｎｍ世代の場合、デザインルールで規定される最小ビア径は、例えば１００ｎｍである。接続ビア３１は、例えば、ビアヒューズ素子２１と同じデザインルールで設計されており、その径φ３１は、例えば１００ｎｍである。ビアヒューズ素子２１の短辺方向の径φ２１は例えば４０ｎｍ以上６０ｎｍ以下である。４０ｎｍよりも小さいと、プロセスばらつきによりビアヒューズ素子２１の基となるビアパターンが貫通ビア形成領域（穴４２）内に完全に入りこんでしまい、貫通ビア４１形成後パターン消失となるおそれがある。また、６０ｎｍよりも大きいと、プロセスばらつきによって、その他の接続ビア３１の径φ３１よりもビアヒューズ素子２１の径φ２１のほうが大きくなるおそれがある。
【００２６】
このようなビアヒューズ素子２１は、後述するように、ビアヒューズ素子材料層２１Ｂを穴形成領域４２Ｂに部分的に重なるように配置し、穴形成領域４２Ｂの加工によりビアヒューズ素子材料層２１Ｂの一部を削除することにより形成されたものである。
【００２７】
この半導体回路装置１は、例えば、次のようにして製造することができる。
【００２８】
まず、図４および図５に示したように、基板５１に第１配線層１１ないし第３配線層１３をｚ方向に積層して配置する。第１配線層１１と第２配線層１２との間には、ビアヒューズ素子材料層２１Ｂを形成する。第２配線層１２と第３配線層との間には、接続ビア３１を形成する。
【００２９】
また、同じく図４および図５に示したように、基板５１の下に、第４配線層１４を有する基板５２を配置する。この第４配線層１４上の空間領域が、穴形成領域４２Ｂとなる。図４および図５では、穴形成領域４２Ｂを点線で表している。
【００３０】
図６は、図４および図５に示したビアヒューズ素子材料層２１Ｂおよび穴形成領域４２Ｂの平面的な位置関係を表したものである。ビアヒューズ素子材料層２１Ｂは、ｘｙ平面内において穴形成領域４２Ｂに部分的に重なる位置に配置する。換言すれば、ビアヒューズ素子材料層２１Ｂ，第１配線層１１および第２配線層１２を、穴形成領域４２Ｂと交差するように配置する。
【００３１】
その際、穴形成領域４２Ｂとビアヒューズ素子材料層２１ＢとのカバレッジＣ２１を、デザインルールで規定される最小ビア径よりも小さくすることが好ましい。ここにいうカバレッジＣ２１とは、ビアヒューズ素子材料層２１Ｂのうち穴形成領域４２Ｂの外に出る部分の、短辺方向（ｘ方向）における径である。
【００３２】
次いで、図７に示したように、穴形成領域４２Ｂを加工によって打ち抜くことにより、穴４２を設ける。加工方法としては例えばドライエッチングが挙げられる。これにより、ビアヒューズ素子材料層２１Ｂのうち穴形成領域４２Ｂと重なる部分（図６において斜線を付した部分）が除去されて、ビアヒューズ素子２１が形成される。ビアヒューズ素子２１の短辺方向のビア径φ２１は、図４ないし図６に示したカバレッジＣ２１と同じ寸法となるので、デザインルールで規定される最小ビア径よりも小さくなる。よって、ビアヒューズ素子２１のｘｙ平面内における断面積は、デザインルールで規定される最小ビア断面積よりも小さくなる。
【００３３】
このとき、ビアヒューズ素子材料層２１Ｂのうち穴形成領域４２Ｂと重なる部分（図６において斜線を付した部分）が加工によって打ち抜かれ、除去されると同時に、ビアヒューズ素子材料層２１Ｂの上下の第１配線層１１および第２配線層１２のうち穴形成領域４２Ｂと重なる部分も、ともに加工によって打ち抜かれ、除去されることになる。
【００３４】
続いて、図１および図３に示したように、穴４２の側面に、上述した材料よりなる絶縁膜４３を形成する。そののち、図１ないし図３に示したように、穴４２内に上述した導電材料を埋め込むことにより、穴４２内に貫通ビア４１を形成する。貫通ビア４１は、側面を絶縁膜４３で覆われているので、第１配線層１１ないし第３配線層１３およびビアヒューズ素子２１とは電気的に繋がっていない。以上により、図１ないし図３に示した半導体回路装置１が完成する。
【００３５】
この半導体回路装置１では、第１配線層１１および第２配線層１２を介してビアヒューズ素子２１に電流が流れ、ジュール発熱によりビアヒューズ素子２１が溶解・溶断される。これにより、第１配線層１１と第２配線層１２との間に流れる電流が電気的に切断され、データが不揮発に記憶される。
【００３６】
ここでは、貫通ビア４１が、ｘｙ平面内においてビアヒューズ素子２１に隣接する穴４２内に設けられている。よって、ビアヒューズ素子２１は穴４２の加工時に部分的に削除されており、ビアヒューズ素子２１の短辺方向の径φ２１が小さくなっている。これにより、ビアヒューズ素子２１のｘｙ平面内における断面積が、デザインルールで規定される最小ビア断面積よりも小さくなる。あるいは、ビアヒューズ素子２１のｘｙ平面内における断面積が、接続ビア３１のそれよりも小さくなる。よって、ビアヒューズ素子２１と第１配線層１１および第２配線層１２との接触面積が減少し、界面電流密度が高まり、デザインルールに準拠して形成された通常のビアヒューズ素子よりも低電流でビアヒューズ素子２１が溶断される。
【００３７】
このように本実施の形態の半導体回路装置１では、貫通ビア４１を、ｘｙ平面内においてビアヒューズ素子２１に隣接する穴４２内に設けるようにしている。よって、ビアヒューズ素子２１のｘｙ平面内における断面積を小さくし、ビアヒューズ素子２１を低電流で溶断することが可能となる。
【００３８】
本実施の形態の半導体回路装置１の製造方法では、ビアヒューズ素子材料層２１Ｂを、ｘｙ平面内において穴形成領域４２Ｂに部分的に重なる位置に配置している。そののち、穴形成領域４２Ｂの加工により穴４２を設けると共に、ビアヒューズ素子材料層２１Ｂのうち穴形成領域４２Ｂと重なる部分を除去してビアヒューズ素子２１を形成するようにしている。よって、通常のリソグラフィ等では実現が困難な微小なビア径φ２１のビアヒューズ素子２１を形成することが可能となる。また、穴４２の加工プロセスを利用して微小な径φ２１のビアヒューズ素子２１を形成するので、追加工程は不要であり、コストの増加もなくなる。更に、従来のようなリソグラフィ工程の露光の短波長化や、ダブルパターンニングなど超解像技術といった技術的に困難でコスト増加を伴う技術も必要とせず、既存の技術を用いて、微小な径φ２１のビアヒューズ素子２１を形成することが可能となる。
【００３９】
（第２の実施の形態）
図８は、本開示の第２の実施の形態に係る半導体回路装置の断面構成を表し、図９は、図８に示した半導体回路装置を上空から見た構成を表したものである。この半導体回路装置１Ａは、ビアヒューズ素子２２Ａ〜２２Ｄを貫通ビア４１の径方向の両側に設けるようにしたものである。このことを除いては、本実施の形態の半導体回路装置１Ａは、第１の実施の形態の半導体回路装置１と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
【００４０】
この半導体回路装置１Ａは、例えば、第１配線層１５Ａと第２配線層１６Ａとの間にビアヒューズ素子２２Ａ、第１配線層１５Ｂと第２配線層１６Ｂとの間にビアヒューズ素子２２Ｂ、第２配線層１６Ａと第３配線層１７Ａとの間にビアヒューズ素子２２Ｃ、および第２配線層１６Ｂと第３配線層１７Ｂとの間にビアヒューズ素子２２Ｄを有するＯＴＰメモリ回路である。第３配線層１７Ａは、ビアヒューズ素子として使用しない通常の接続ビア３１を介して、第４配線層１８に接続されている。
【００４１】
第１配線層１５Ａ，１５Ｂ、第２配線層１６Ａ，１６Ｂ、第３配線層１７Ａ，１７Ｂおよび第４配線層１８の構成材料は、例えば、第１の実施の形態の第１配線層１１ないし第４配線層１４と同様である。ビアヒューズ素子２２Ａ〜２２Ｄおよび接続ビア３１の構成材料は、例えば、第１の実施の形態のビアヒューズ素子２１および接続ビア３１と同様である。
【００４２】
第４配線層１８の下方には、例えば、第５配線層１９が設けられている。この第５配線層１９には、貫通ビア４１が接続されている。貫通ビア４１は、穴４２内に埋め込まれている。貫通ビア４１は、側面を絶縁膜４３（図９には図示せず、図８参照。）で覆われており、第１配線層１５Ａ，１５Ｂないし第４配線層１８およびビアヒューズ素子２２Ａ〜２２Ｄとは電気的に絶縁されている。
【００４３】
貫通ビア４１および絶縁膜４３の構成材料は、例えば、第１の実施の形態と同様である。
【００４４】
第１配線層１５Ａ，１５Ｂないし第４配線層１８，ビアヒューズ素子２２Ａ〜２２Ｄおよび接続ビア３１は、例えば、基板５１内に設けられている。第５配線層１９は、別の基板５２内に設けられている。貫通ビア４１および穴４２は、基板５１の上面から第５配線層１９まで達している。基板５１，５２は、それぞれ、第１の実施の形態と同様に、シリコン基板（図示せず）に半導体回路（図示せず）および上述した第１配線層１５Ａ，１５Ｂないし第５配線層１９等の積層配線が設けられたものであるが、半導体回路および積層配線の構成は特に限定されない。
【００４５】
なお、図面では、第１の実施の形態と同様に、第１配線層１５Ａ，１５Ｂないし第５配線層１９が配置されている方向すなわち積層方向（図８の紙面において上下方向）をｚ方向、第１配線層１５Ａ，１５Ｂないし第５配線層１９の延長方向（図８の紙面において左右方向）をｘ方向、第１配線層１５Ａ，１５Ｂないし第５配線層１９の幅方向（図８の紙面に対して直交する方向）をｙ方向とする。
【００４６】
図１０は、図８および図９に示したビアヒューズ素子２２Ａ〜２２Ｄ、貫通ビア４１および穴４２の平面的な位置関係を表したものである。貫通ビア４１は、第１の実施の形態と同様に、ｘｙ平面内においてビアヒューズ素子２２Ａ〜２２Ｄに隣接する穴４２内に設けられている。すなわち、穴４２とビアヒューズ素子２２Ａ〜２２Ｄとが隣接している部分（図１０において太実線で表した部分）では、穴４２の外形線４２Ａとビアヒューズ素子２２Ａ〜２２Ｄの外形線２３Ａ〜２３Ｄとが一致している。これにより、この半導体回路装置１では、第１の実施の形態と同様に、ビアヒューズ素子２２Ａ〜２２Ｄのｘｙ平面内における断面積を小さくし、ビアヒューズ素子２２Ａ〜２２Ｄを低電流で溶断することが可能となっている。
【００４７】
また、本実施の形態では、上述したように、ビアヒューズ素子２２Ａ〜２２Ｄが、貫通ビア４１の径方向の両側に設けられている。これにより、製造工程において穴４２の位置ずれが生じた場合にも、ビアヒューズ素子２２Ａ〜２２Ｄを貫通ビア４１の径方向のどちらか片側に形成することが可能となる。詳細は変形例１において後述する。
【００４８】
ビアヒューズ素子２２Ａ〜２２Ｄの上下の第１配線層１５Ａ，１５Ｂ、第２配線層１６Ａ，１６Ｂおよび第３配線層１７Ａ，１７Ｂは、図９に示したように、貫通ビア４１を迂回する回り込み配線１５Ｃ，１６Ｃ，１７Ｃを有していることが好ましい。第１配線層１５Ａ，１５Ｂないし第３配線層１７Ａ，１７Ｂは貫通ビア４１により切断され、貫通ビア４１の側面は絶縁膜４３で覆われているので、回り込み配線１５Ｃ〜１７Ｃを設けることにより貫通ビア４１の両側の第１配線層１５Ａ，１５Ｂないし第３配線層１７Ａ，１７Ｂを電気的に繋げることが可能となる。
【００４９】
ビアヒューズ素子２２Ａ〜２２Ｄのｘｙ平面内における断面積は、第１の実施の形態と同様に、デザインルールで規定される最小ビア断面積よりも小さいことが好ましい。より詳細には、例えば、ビアヒューズ素子２２Ａ〜２２Ｄの長辺方向（ｙ方向）の径は、デザインルールで規定される最小ビア径と同じであるが、短辺方向（ｘ方向）の径φ２２Ａ〜φ２２Ｄは、第１の実施の形態と同様に、デザインルールで規定される最小ビア径よりも小さいことが好ましい。これにより、ビアヒューズ素子２２Ａ〜２２Ｄの溶断に必要な電流を低減することが可能となる。
【００５０】
また、ビアヒューズ素子２２Ａ〜２２Ｄのｘｙ平面内における断面積は、第１の実施の形態と同様に、接続ビア３１のそれよりも小さいことが好ましい。より詳細には、例えば、ビアヒューズ素子２２Ａ〜２２Ｄの長辺方向（ｙ方向）の径は、接続ビア３１の径φ３１と同じであるが、短辺方向（ｘ方向）の径φ２２Ａ〜φ２２Ｄは、第１の実施の形態と同様に、接続ビア３１の径φ３１よりも小さいことが好ましい。なお、接続ビア３１の径φ３１は、ｘ方向とｙ方向とで同じであるが、図１０ではｘ方向の径を表している。
【００５１】
具体的には、例えば６５ｎｍ世代の場合、デザインルールで規定される最小ビア径は、例えば１００ｎｍである。接続ビア３１は、例えば、ビアヒューズ素子２２Ａ〜２２Ｄと同じデザインルールで設計されており、その径φ３１は、例えば１００ｎｍである。一方、ビアヒューズ素子２２Ａ〜２２Ｄの短辺方向の径φ２２Ａ〜φ２２Ｄは、例えば１ｎｍ以上６０ｎｍ以下である。１ｎｍよりも小さいと、プロセスばらつきによりビアヒューズ素子２１の基となるビアパターンが貫通ビア形成領域（穴４２）内に完全に入りこんでしまい、貫通ビア４１形成後パターン消失となるおそれがある。また、６０ｎｍよりも大きいと、プロセスばらつきによって、その他の接続ビア３１の径φ３１よりもビアヒューズ素子２１の径φ２１のほうが大きくなるおそれがある。
【００５２】
このようなビアヒューズ素子２２Ａ〜２２Ｄは、後述するように、ビアヒューズ素子材料層２４Ａ，２４Ｂの平面形状を矩形とし、ビアヒューズ素子材料層２４Ａ，２４Ｂを、穴形成領域４２Ｂの径方向に横断して配置し、穴形成領域４２Ｂの加工によりビアヒューズ素子材料層２４Ａ，２４Ｂの一部を削除することにより形成されたものである。
【００５３】
この半導体回路装置１Ａは、例えば、次のようにして製造することができる。
【００５４】
まず、図１１および図１２に示したように、基板５１に第１配線層１５Ｄ，第２配線層１６Ｄ，第３配線層１７Ｄおよび第４配線層１８をｚ方向に積層して配置する。第１配線層１５Ｄないし第３配線層１７Ｄには、回り込み配線１５Ｃ〜１７Ｃをそれぞれ接続する。第１配線層１５Ｄと第２配線層１６Ｄとの間にはビアヒューズ素子材料層２４Ａを形成し、第２配線層１６Ｄと第３配線層１７Ｄとの間には、ビアヒューズ素子材料層２４Ｂを形成する。第３配線層１７Ｄと第４配線層１８との間には、接続ビア３１を形成する。
【００５５】
また、同じく図１１および図１２に示したように、基板５１の下に、第５配線層１９を有する基板５２を配置する。この第５配線層１９上の空間領域が、穴形成領域４２Ｂとなる。図１１および図１２では、穴形成領域４２Ｂを点線で表している。
【００５６】
図１３は、図１１および図１２に示したビアヒューズ素子材料層２４Ａ，２４Ｂおよび穴形成領域４２Ｂの平面的な位置関係を表したものである。本実施の形態では、ビアヒューズ素子材料層２４Ａ，２４Ｂを、矩形（一方向に長い四角形、すなわち長方形）の平面形状とし、ｘｙ平面内において穴形成領域４２Ｂの径方向に横断して配置する。その際、ビアヒューズ素子材料層２４Ａ，２４Ｂの矩形の長辺の寸法を穴形成領域４２Ｂの寸法よりも長くすると共に、矩形の長辺を第１配線層１５Ｄないし第３配線層１７Ｄの延在方向に合わせることは言うまでもない。これにより、ビアヒューズ素子材料層２４Ａ，２４Ｂは、穴形成領域４２Ｂの径方向の両側にはみ出すことになる。
【００５７】
その際、穴形成領域４２Ｂとビアヒューズ素子材料層２４Ａ，２４ＢとのカバレッジＣ２２Ａ〜Ｃ２２Ｄを、デザインルールで規定される最小ビア径よりも小さくすることが好ましい。ここにいうカバレッジＣ２２Ａ〜Ｃ２２Ｄとは、ビアヒューズ素子材料層２４Ａ，２４Ｂのうち穴形成領域４２Ｂの外に出る部分の、短辺方向（ｘ方向）における径である。
【００５８】
次いで、図１４に示したように、穴形成領域４２Ｂを加工によって打ち抜くことにより、穴４２を設ける。加工方法は、第１の実施の形態と同様である。これにより、ビアヒューズ素子材料層２４Ａ，２４Ｂのうち穴形成領域４２Ｂと重なる部分（図１３において斜線を付した部分）が除去されて、ビアヒューズ素子２２Ａ〜２２Ｄが形成される。ビアヒューズ素子２２Ａ〜２２Ｄの短辺方向のビア径φ２２Ａ〜φ２２Ｄは、図１１ないし図１３に示したカバレッジＣ２２Ａ〜Ｃ２２Ｄと同じ寸法となるので、デザインルールで規定される最小ビア径よりも小さくなる。よって、ビアヒューズ素子２２Ａ〜２２Ｄのｘｙ平面内における断面積は、デザインルールで規定される最小ビア断面積よりも小さくなる。
【００５９】
このとき、ビアヒューズ素子材料層２４Ａ，２４Ｂのうち穴形成領域４２Ｂと重なる部分（図１３において斜線を付した部分）が加工によって打ち抜かれ、除去されると同時に、ビアヒューズ素子材料層２４Ａ，２４Ｂの上下の第１配線層１５Ｄないし第３配線層１７Ｄのうち穴形成領域４２Ｂと重なる部分も、ともに加工によって打ち抜かれ、除去されることになる。従って、第１配線層１５Ｄないし第３配線層１７Ｄは、穴４２によって切断され、第１配線層１５Ａ，１５Ｂないし第３配線層１７Ａ，１７Ｂが形成される。
【００６０】
続いて、図８および図１０に示したように、穴４２の側面に上述した材料よりなる絶縁膜４３を形成する。そののち、図８ないし図１０に示したように、穴４２内に上述した導電材料を埋め込むことにより、穴４２内に貫通ビア４１を形成する。貫通ビア４１は、側面を絶縁膜４３で覆われているので、第１配線層１５Ａ，１５Ｂないし第４配線層１８およびビアヒューズ素子２２Ａ〜２２Ｄとは電気的に繋がっていない。また、貫通ビア４１の両側の第１配線層１５Ａ，１５Ｂないし第３配線層１７Ａ，１７Ｂは、貫通ビア４１により切断されるが、回り込み配線１５Ｃ〜１７Ｃにより電気的に接続される。以上により、図８ないし図１０に示した半導体回路装置１Ａが完成する。
【００６１】
この半導体回路装置１Ａでは、第１配線層１５Ａおよび第２配線層１６Ａを介してビアヒューズ素子２２Ａに電流が流れ、ジュール発熱によりビアヒューズ素子２２Ａが溶解・溶断される。または、第１配線層１５Ｂおよび第２配線層１６Ｂを介してビアヒューズ素子２２Ｂに電流が流れ、ジュール発熱によりビアヒューズ素子２２Ｂが溶解・溶断される。あるいは、第２配線層１６Ａおよび第３配線層１７Ａを介してビアヒューズ素子２２Ｃに電流が流れ、ジュール発熱によりビアヒューズ素子２２Ｃが溶解・溶断される。または、第２配線層１６Ｂおよび第３配線層１７Ｂを介してビアヒューズ素子２２Ｄに電流が流れ、ジュール発熱によりビアヒューズ素子２２Ｄが溶解・溶断される。このように、第１配線層１５Ａと第２配線層１６Ａとの間、第１配線層１５Ｂと第２配線層１６Ｂとの間、第２配線層１６Ａと第３配線層１７Ａとの間、または第２配線層１６Ｂと第３配線層１７Ｂとの間に流れる電流が電気的に切断され、データが不揮発に記憶される。
【００６２】
ここでは、貫通ビア４１が、第１の実施の形態と同様に、ｘｙ平面内においてビアヒューズ素子２２Ａ〜２２Ｄに隣接する穴４２内に設けられている。よって、ビアヒューズ素子２２Ａ〜２２Ｄは穴４２の加工時に部分的に削除されており、ビアヒューズ素子２２Ａ〜２２Ｄの短辺方向の径φ２２Ａ〜φ２２Ｄが小さくなっている。これにより、ビアヒューズ素子２２Ａ〜２２Ｄのｘｙ平面内における断面積が、デザインルールで規定される最小ビア断面積よりも小さくなる。換言すれば、ビアヒューズ素子２２Ａ〜２２Ｄのｘｙ平面内における断面積が、接続ビア３１のそれよりも小さくなる。よって、ビアヒューズ素子２２Ａ〜２２Ｄと第１配線層１５Ａ，１５Ｂないし第３配線層１７Ａ，１７Ｂとの接触面積が減少し、界面電流密度が高まり、デザインルールに準拠して形成された通常のビアヒューズ素子よりも低電流でビアヒューズ素子２２Ａ〜２２Ｄが溶断される。
【００６３】
このように本実施の形態の半導体回路装置１では、第１の実施の形態と同様に、貫通ビア４１を、ｘｙ平面内においてビアヒューズ素子２２Ａ〜２２Ｄに隣接する穴４２内に設けるようにしたので、ビアヒューズ素子２２Ａ〜２２Ｄのｘｙ平面内における断面積を小さくし、ビアヒューズ素子２２Ａ〜２２Ｄを低電流で溶断することが可能となる。
【００６４】
また、ビアヒューズ素子２２Ａ〜２２Ｄを、貫通ビア４１の径方向の両側に設けるようにしたので、以下の変形例１で説明するように、製造工程において穴４２の位置ずれが生じた場合にも、ビアヒューズ素子２２Ａ〜２２Ｄを貫通ビア４１の径方向のどちらか片側に形成することが可能となる。
【００６５】
本実施の形態の半導体回路装置１の製造方法では、ビアヒューズ素子材料層２４Ａ，２４Ｂの平面形状を矩形とし、ｘｙ平面内において穴形成領域４２Ｂの径方向に横断して配置している。そののち、穴形成領域４２Ｂの加工により穴４２を設けると共に、ビアヒューズ素子材料層２４Ａ，２４Ｂのうち穴形成領域４２Ｂと重なる部分を除去してビアヒューズ素子２２Ａ〜２２Ｄを形成するようにしている。よって、通常のリソグラフィ等では実現が困難な微小なビア径φ２２Ａ〜φ２２Ｄのビアヒューズ素子２２Ａ〜２２Ｄを形成することが可能となる。また、穴４２の加工プロセスを利用して微小な径φ２２Ａ〜２２Ｄのビアヒューズ素子２２Ａ〜２２Ｄを形成するので、追加工程は不要であり、コストの増加もなくなる。更に、従来のようなリソグラフィ工程の露光の短波長化や、ダブルパターンニングなど超解像技術といった技術的に困難でコスト増加を伴う技術も必要とせず、既存の技術を用いて、微小な径φ２２Ａ〜φ２２Ｄのビアヒューズ素子２２Ａ〜２２Ｄを形成することが可能となる。
【００６６】
（変形例１）
図１５は、図８に示した半導体回路装置１Ａにおいて穴４２の位置ずれが発生した場合を表したものである。より詳細には、図１５は、穴形成領域４２Ｂの加工工程においてマスク位置合わせずれが発生し、穴４２がｘ方向左側にずれた場合を表している。左側のビアヒューズ素子２２Ａ，２２Ｃは穴形成領域４２Ｂの加工時に打ち抜かれて消滅しているが、右側のビアヒューズ素子２２Ｂ，２２Ｄは形成されている。
【００６７】
図１６は、図１５に示した穴４２内に絶縁膜４３および貫通ビア４１を形成した状態を表したものである。ビアヒューズ素子２２Ｂ，２２Ｄは、貫通ビア４１の径方向の片側（図１６では例えば右側）のみに設けられていることになる。
【００６８】
右側のビアヒューズ素子２２Ｂ，２２Ｄの短辺方向の径φ２２Ｂ１，φ２２Ｄ１は、図１５に示したように、穴形成領域４２Ｂとビアヒューズ素子材料層２４Ａ，２４ＢとのカバレッジＣ２２Ｂ，Ｃ２２Ｄ（ビアヒューズ素子材料層２４Ａ，２４Ｂのうち穴形成領域４２Ｂの外に出る部分の片側の径、図１１参照。）に、マスク位置合わせずれ量Δ４２を加えた寸法となる。従って、カバレッジＣ２２Ｂ，Ｃ２２Ｄとマスク位置合わせずれ量Δ４２との和を、デザインルールで規定される最小ビア径よりも小さくしておくことが好ましい。このようにすることにより、マスク位置合わせずれが生じた場合にも、残存するビアヒューズ素子２２Ｂ，２２Ｄの短辺方向の径φ２２Ｂ，φ２２Ｄを、デザインルールで規定される最小ビア径よりも小さくすることが可能となる。
【００６９】
また、第２の実施の形態と同様に、ビアヒューズ素子２２Ａ〜２２Ｄの上下の第１配線層１５Ａ，１５Ｂ、第２配線層１６Ａ，１６Ｂおよび第３配線層１７Ａ，１７Ｂは、貫通ビア４１を迂回する回り込み配線１５Ｃ，１６Ｃ，１７Ｃを有していることが好ましい。左側のビアヒューズ素子２２Ａ，２２Ｃが消滅した場合にも、回り込み配線１５Ｃ〜１７Ｃにより貫通ビア４１の両側の第１配線層１５Ａ，１５Ｂないし第３配線層１７Ａ，１７Ｂを電気的に繋げることが可能となり、ＯＴＰメモリとしての動作が可能となる。
【００７０】
なお、本変形例では、第２の実施の形態において穴４２の位置ずれが生じた場合について説明したが、本変形例は第１の実施の形態において穴４２の位置ずれが生じた場合にも適用可能であることは言うまでもない。
【００７１】
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では穴４２および貫通ビア４１の平面形状が矩形である場合について説明したが、穴４２および貫通ビア４１の平面形状は、図１７および図１８に示したような円形とすることも可能であり、更に、正方形など他の形状とすることも可能である。また、穴４２および貫通ビア４１の平面形状は、設計データでは矩形とされている場合も、リソグラフィによる加工後は丸くなる。
【００７２】
また、例えば、例えば上記第１の実施の形態において、基板５１には、第１配線層１１ないし第３配線層１３以外の他の配線層（図示せず）、ビアヒューズ素子２１以外の他のビアヒューズ素子（図示せず）、接続ビア３１および貫通ビア４１以外の他のビア（図示せず）が設けられていてもよい。また、基板５２には、第４配線層１４以外の他の配線層（図示せず），他のビアヒューズ素子または他のビアが設けられていてもよい。第２の実施の形態でも同様である。
【００７３】
更に、上記第１の実施の形態では、ビアヒューズ素子材料層２１Ｂおよび接続ビア３１の中心を、第１配線層１１ないし第３配線層１３の中心線上においた場合について説明したが、意図的にビアヒューズ素子材料層２１Ｂの位置をずらして第１配線層１１および第２配線層１２との接触面積を更に減少させることも可能である。第２の実施の形態でも同様である。
【００７４】
上記実施の形態で説明した半導体回路装置１（ＯＴＰメモリ）は、例えば、ＳＲＡＭ（Static Random Access Memory）などの大容量メモリの冗長用途、アナログ回路のチューニング用途、暗号キーなどのコード格納用途、または、チップの識別情報を記憶するためのチップＩＤ（Identification Data）用途など、広い分野に応用可能である。
【００７５】
なお、本技術は以下のような構成を取ることも可能である。
（１）
一方向に配置された複数の配線層と、
前記複数の配線層のうちの少なくとも２つの前記配線層の間に設けられたビアヒューズ素子と、
前記複数の配線層の配置方向に直交する平面内において前記ビアヒューズ素子に隣接する穴と、
前記穴内に設けられた貫通ビアと
を備えた半導体回路装置。
（２）
前記ビアヒューズ素子の前記平面内における断面積は、デザインルールで規定される最小ビア断面積よりも小さい
前記（１）記載の半導体回路装置。
（３）
前記複数の配線層の間に接続ビアを備え、
前記ビアヒューズ素子の前記平面内における断面積は、前記接続ビアのそれよりも小さい
前記（１）または（２）記載の半導体回路装置。
（４）
前記ビアヒューズ素子は、前記貫通ビアの径方向の両側または片側に設けられている
前記（１）ないし（３）のいずれか１項に記載の半導体回路装置。
（５）
前記ビアヒューズ素子の上下の配線層は、前記貫通ビアを迂回する回り込み配線を有する
前記（４）記載の半導体回路装置。
（６）
前記ビアヒューズ素子は金属により構成されている
前記（１）ないし（５）のいずれか１項に記載の半導体回路装置。
（７）
前記貫通ビアは、導電材料により構成されていると共に側面を絶縁膜で覆われている
前記（１）ないし（６）のいずれか１項に記載の半導体回路装置。
（８）
複数の配線層を一方向に配置すると共に前記複数の配線層のうちの少なくとも２つの前記配線層の間にビアヒューズ素子材料層を形成し、前記ビアヒューズ素子材料層を、前記複数の配線層の配置方向に直交する平面内において穴形成領域に部分的に重なる位置に配置する工程と、
前記穴形成領域の加工により穴を設けると共に、前記ビアヒューズ素子材料層のうち前記穴形成領域と重なる部分を除去してビアヒューズ素子を形成する工程と、
前記穴内に貫通ビアを形成する工程と
を含む半導体回路装置の製造方法。
（９）
前記ビアヒューズ素子材料層のうち前記穴形成領域の外に出る部分の径を、デザインルールで規定される最小ビア径よりも小さくする
前記（８）記載の半導体回路装置の製造方法。
（１０）
前記ビアヒューズ素子材料層の平面形状を矩形とし、前記ビアヒューズ素子材料層を、前記穴形成領域の径方向に横断して配置する
前記（８）または（９）記載の半導体回路装置の製造方法。
（１１）
前記ビアヒューズ素子材料層のうち前記穴形成領域の外に出る部分の片側の径と、前記穴形成領域の加工のためのマスク位置合わせずれ量との和を、デザインルールで規定される最小ビア径よりも小さくする
前記（１０）記載の半導体回路装置の製造方法。
（１２）
前記ビアヒューズ素子材料層の上下の配線層に、前記穴形成領域を迂回する回り込み配線を形成する
前記（１０）または（１１）記載の半導体回路装置の製造方法。
（１３）
前記ビアヒューズ素子材料層のうち前記穴形成領域と重なる部分と、前記ビアヒューズ素子材料層の上下の配線層のうち前記穴形成領域と重なる部分とを、同時に加工によって打ち抜く
前記（８）ないし（１２）のいずれか１項に記載の半導体回路装置の製造方法。
【符号の説明】
【００７６】
１，１Ａ…半導体回路装置、１１，１５，１５Ａ，１５Ｂ…第１配線層、１２，１６，１６Ａ，１６Ｂ…第２配線層、１３，１７，１７Ａ，１７Ｂ…第３配線層、１４，１８…第４配線層、１５Ｃ〜１７Ｃ…回り込み配線、１９…第５配線層、２１，２２Ａ〜２２Ｄ…ビアヒューズ素子、２１Ａ，４２Ａ，２３Ａ〜２３Ｄ…外形線、２１Ｂ，２４Ａ，２４Ｂ…ビアヒューズ素子材料層、３１…接続ビア、４１…貫通ビア、４２…穴、４２Ｂ…穴形成領域、４３…絶縁膜、５１，５２…基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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