(57)【要約】【課題】回路規模の増大を抑制することが可能な半導体装置を提供すること。【解決手段】本発明にかかる半導体装置は、直列接続され、電気的に切断可能な電気ヒューズＦ１，Ｆ２と、電気ヒューズＦ１，Ｆ２が切断対象として選択された場合に、電気ヒューズＦ１，Ｆ２のそれぞれに個別に電流を流して切断する切断回路１１と、電気ヒューズＦ１，Ｆ２の切断状態に基づいて、制御対象を制御するための切替信号を生成する読出回路１２と、を備えた半導体装置。【選択図】図１
2013232267.tif 000002
【特許請求の範囲】
【請求項１】
直列接続され、電気的に切断可能な複数の電気ヒューズと、
前記複数の電気ヒューズが切断対象として選択された場合に、当該複数の電気ヒューズのそれぞれに個別に電流を流して切断する切断回路と、
前記複数の電気ヒューズの切断状態に基づいて、制御対象を制御するための制御信号を生成する制御信号生成回路と、を備えた半導体装置。
【請求項２】
直列接続され、電気的に切断可能な複数の第１電気ヒューズと、
直列接続され、電気的に切断可能な複数の第２電気ヒューズと、
前記複数の第１電気ヒューズが切断対象として選択された場合に、当該複数の第１電気ヒューズのそれぞれに個別に電流を流して切断する第１切断回路と、
前記複数の第２電気ヒューズが切断対象として選択された場合に、当該複数の第２電気ヒューズのそれぞれに個別に電流を流して切断する第２切断回路と、
前記複数の第１電気ヒューズ及び前記複数の第２電気ヒューズのうち選択信号に基づいて選択された何れか一方の複数の電気ヒューズの切断状態に基づいて、制御対象を制御するための制御信号を生成する制御信号生成回路と、を備えた半導体装置。
【請求項３】
前記制御信号生成回路は、
直列接続された前記複数の電気ヒューズに電流が流れるか否かに基づいて、前記制御信号を生成することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の電気ヒューズの何れか一つでも切断されている場合、切断されていることを示す前記制御信号を生成することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記複数の電気ヒューズが何れも切断されていない場合にのみ、切断されていないことを示す前記制御信号を生成することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電気ヒューズを用いた記憶回路に適した半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置では、電源を切っても記憶された情報を保持できる不揮発性の記憶手段が不可欠な要素となっている。例えば、不揮発性の記憶手段として、素子を切断することで不可逆的に情報を記憶するヒューズが知られている。
【０００３】
このヒューズは、半導体記憶装置における不良メモリセルの救済などに利用されている。半導体記憶装置では、歩留まりを向上させチップコストを低減するため、製造工程で発生したメモリセルの不良を救済する冗長メモリセル（冗長回路）を有しており、テスト工程において、この不良メモリセルを冗長メモリセルに置き換えることで、メモリセルの不良を救済している。この不良メモリセルを特定するアドレス等の情報を記憶するために、ヒューズが利用されている。
【０００４】
ヒューズはその切断状態によって情報を記憶するため、切断不十分や、一度切断したヒューズが実動作中に再癒着してしまう、などの切断不良が発生した場合、記憶された情報が誤認識され、回路が誤動作する可能性がある。ヒューズの切断不良により冗長メモリセルへの切り替えが行われないと、不良メモリセルを救済することができず、歩留まりが低下してしまう。
【０００５】
このような問題に対する解決策が特許文献１に開示されている。図６は、特許文献１に開示されたヒューズ切断・読出回路の構成図である。図６に示すヒューズ切断・読出回路は、電気的に切断可能な複数の電気ヒューズ１００ａ，１００ｂと、選択信号に応じて複数の電気ヒューズ１００ａ，１００ｂを選択するセレクタ１０１と、選択された複数の電気ヒューズ１００ａ，１００ｂに電流を流して切断する切断回路１０２と、複数の電気ヒューズ１００ａ，１００ｂの切断状態に基づいて切替信号を生成する切替信号生成回路１０３と、を備える。
【０００６】
それにより、図６に示すヒューズ切断・読出回路は、ヒューズの切断不良による誤動作を防止している、と特許文献１には記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１７２７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、図６に示す関連する技術のヒューズ切断・読出回路では、並列接続された電気ヒューズ１００ａ，１００ｂの各々に対してラッチ回路及び２つのトランジスタが設けられる必要がある。より具体的には、電気ヒューズ１００ａに対してトランジスタＮ３，Ｎ５及びラッチ回路１０４ａが設けられ、電気ヒューズ１００ｂに対してトランジスタＮ４，Ｎ６及びラッチ回路１０４ｂが設けられる必要がある。そのため、関連する技術のヒューズ切断・読出回路では、回路規模が増大してしまうという問題があった。
【課題を解決するための手段】
【０００９】
本発明の一態様にかかる半導体装置は、直列接続され、電気的に切断可能な複数の電気ヒューズと、前記複数の電気ヒューズが切断対象として選択された場合に、当該複数の電気ヒューズのそれぞれに個別に電流を流して切断する切断回路と、前記複数の電気ヒューズの切断状態に基づいて、制御対象を制御するための制御信号を生成する制御信号生成回路と、を備える。
【００１０】
また、本発明の一態様にかかる半導体装置は、直列接続され、電気的に切断可能な複数の第１電気ヒューズと、直列接続され、電気的に切断可能な複数の第２電気ヒューズと、前記複数の第１電気ヒューズが切断対象として選択された場合に、当該複数の第１電気ヒューズのそれぞれに個別に電流を流して切断する第１切断回路と、前記複数の第２電気ヒューズが切断対象として選択された場合に、当該複数の第２電気ヒューズのそれぞれに個別に電流を流して切断する第２切断回路と、前記複数の第１電気ヒューズ及び前記複数の第２電気ヒューズのうち選択信号に基づいて選択された何れか一方の複数の電気ヒューズの切断状態に基づいて、制御対象を制御するための制御信号を生成する制御信号生成回路と、を備える。
【００１１】
上述のような回路構成により、回路規模の増大を抑制することができる。
【発明の効果】
【００１２】
本発明により、回路規模の増大を抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１にかかる半導体装置の構成例を示す図である。
【図２】本発明の実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。
【図３】本発明の実施の形態２にかかる半導体装置の構成例を示す図である。
【図４】本発明の実施の形態２にかかる半導体装置のレイアウト構成を示す図である。
【図５】本発明の実施の形態３にかかる半導体装置の構成例を示す図である。
【図６】関連する技術のヒューズ切断・読出回路の構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１７】
実施の形態１
図１は、本発明の実施の形態１にかかるヒューズ切断・読出回路（半導体装置）１の構成例を示す図である。本実施の形態にかかるヒューズ切断・読出回路１は、直列に接続された２つの電気ヒューズ（ｅＦＵＳＥ）を有し、この２つの電気ヒューズのうち何れか一つでも切断されている場合に、切断されていることを示す切替信号（制御信号）を出力することを特徴とする。本実施の形態にかかるヒューズ切断・読出回路１は、２つの電気ヒューズのそれぞれに対して共通のラッチ回路及びトランジスタを一組備えるだけで良いため、回路規模の増大を抑制することができる。以下、具体的に説明する。
【００１８】
図１に示すヒューズ切断・読出回路１は、例えば、メモリセルに所望の情報を記憶する半導体記憶装置の一部として設けられる。半導体記憶装置は、複数のメモリセルが格子状に配置されたメモリセルアレイと、切替回路と、をさらに備えている。メモリセルアレイは、行方向に並ぶ複数のワード線と、列方向に並ぶ複数のビット線とを有し、ワード線とビット線とが交差する位置にメモリセルが配置されている。例えば、複数のワード線の中から選択されたワード線と、複数のビット線の中から選択されたビット線と、に所定の電位が印加されることにより、所望の情報の書き込み・読み出しが行われる。
【００１９】
また、メモリセルアレイは、通常セル領域と冗長セル領域とを有している。通常セル領域は、不良の無いメモリセルによって情報を記憶する領域であり、冗長セル領域は、通常セル領域の不良セル（不良メモリセル）を置き換えて救済するための領域である。通常セル領域内のメモリセルを通常セル（通常メモリセル）といい、冗長セル領域内のメモリセルを冗長セル（冗長メモリセル）という。例えば、通常セル領域に不良セルが検出されると、ビット線単位で冗長セルに置き換えられる。
【００２０】
切替回路は、ヒューズ切断・読出回路１からの切替信号に基づいて、通常セル領域の不良セルを冗長セル領域の冗長セルに切り替える。例えば、切替回路は、書き込み・読み出しを行う駆動回路とメモリセルアレイのビット線との接続を切り替えることにより、不良セルを冗長セルに置き換え、不良セルを救済する。すなわち、切替回路は、切替信号が示すアドレスのビット線を冗長セルのビット線に切り替える。
【００２１】
ヒューズ切断・読出回路１は、後述するように、不可逆的な記憶素子として直列接続された複数の電気ヒューズを有しており、複数の電気ヒューズの切断及びその切断状況の読み出しを行い切替信号を生成する。電気ヒューズは、電圧を印加し電流を流すことにより電気的に切断可能なヒューズであり、例えば、ＡｌやＣｕなどの金属で形成されている。複数の電気ヒューズは、その切断状態によって、不良セルを冗長セルに置き換えるための切替信号（不良セル情報）を記憶する不揮発性記憶部でもある。例えば、切替情報は、不良セルのアドレス（不良アドレス）である。
【００２２】
即ち、ヒューズ切断・読出回路１は、入力されるデータ信号に応じて直列接続された複数の電気ヒューズを個別に切断して切替情報を記憶し、電気ヒューズの切断状態によって切替情報を読み出してラッチし、切替信号として切替回路に出力する。切替信号は、不良メモリセルを特定し冗長セルに切り替えるための信号であり、制御対象である切替回路及びメモリセルアレイを制御するための制御信号でもある。
【００２３】
続いて、図１に示すヒューズ切断・読出回路１の構成及び動作について詳細に説明する。ヒューズ切断・読出回路１は、電気ヒューズＦ１，Ｆ２と、切断回路１１と、読出回路（制御信号生成回路）１２と、を備える。
【００２４】
電気ヒューズＦ１，Ｆ２は、不良セルを冗長セルに切り替えるか否かを記憶する記憶素子である。電気ヒューズＦ１，Ｆ２は、救済単位ごとに設けられている。即ち、電気ヒューズＦ１，Ｆ２は、不良セルを救済する冗長セルごとに設けられている。例えば、電気ヒューズＦ１，Ｆ２は、メモリセルアレイの１本のビット線（１ビット）ごとに設けられている。そして、図示しないセレクタが、外部から供給されたデータ信号（選択信号）に基づいて、複数の電気ヒューズＦ１，Ｆ２のうち、不良セルに対応する電気ヒューズＦ１，Ｆ２を切断対象として選択する。例えば、データ信号は、不良セルのアドレスである。以下では、複数の電気ヒューズＦ１，Ｆ２のうち、ある一つの不良セルに対応する一組の電気ヒューズＦ１，Ｆ２のみを図示して説明する。
【００２５】
切断回路１１は、切断対象として選択された電気ヒューズＦ１，Ｆ２に電流を流して切断する回路である。切断回路１１は、トランジスタＴＲ３，ＴＲ４，ＴＲ５を有する。本実施の形態では、トランジスタＴＲ３，ＴＲ５がＮチャネルＭＯＳトランジスタであって、トランジスタＴＲ４がＰチャネルＭＯＳトランジスタである場合を例に説明する。
【００２６】
トランジスタＴＲ３では、ソースが電源から接地電圧ＧＮＤの供給される接地電圧端子（以下、接地電圧端子ＧＮＤと称す）に接続され、ドレインがノードＮ１を介して電気ヒューズＦ１の一端に接続され、ゲートに上記したデータ信号が供給される。トランジスタＴＲ４では、ソースが電源から電源電圧ＶＤＤ１の供給される電源電圧端子（以下、電源電圧端子ＶＤＤ１と称す）に接続され、ドレインが電気ヒューズＦ１の他端及びヒューズＦ２の一端に接続され、ゲートにデータ信号が供給される。トランジスタＴＲ５では、ソースが接地電圧端子ＧＮＤに接続され、ドレインが電気ヒューズＦ２の他端に接続され、ゲートにデータ信号が供給される。
【００２７】
切断回路１１による電気ヒューズＦ１，Ｆ２の切断手順について、図２のタイミングチャートを用いて説明する。切断回路１１は、電気ヒューズＦ１，Ｆ２のそれぞれに個別に電流を流して切断する。なお、電気ヒューズ切断時では、後述する読出回路１２のトランジスタＴＲ１，ＴＲ２は何れもオフしている。また、電源電圧ＶＤＤ１は、電気ヒューズ切断時にのみ電源電圧端子ＶＤＤ１に供給されていれば良い。
【００２８】
まず、データ信号により、トランジスタＴＲ３のゲートにＬレベルの電圧が印加され、トランジスタＴＲ４のゲートにＬレベルの電圧が印加され、トランジスタＴＲ５のゲートにＨレベルの電圧が印加される。それにより、トランジスタＴＲ４，ＴＲ５がオンし、トランジスタＴＲ３がオフする。それにより、電源電圧端子ＶＤＤ１からトランジスタＴＲ４、電気ヒューズＦ２及びトランジスタＴＲ５を介して接地電圧端子ＧＮＤに向けて電流が流れるため、電気ヒューズＦ２が切断される。
【００２９】
次に、データ信号により、トランジスタＴＲ３のゲートにＨレベルの電圧が印加され、トランジスタＴＲ４のゲートにＬレベルの電圧が印加され、トランジスタＴＲ５のゲートにＬレベルの電圧が印加される。それにより、トランジスタＴＲ３，ＴＲ４がオンし、トランジスタＴＲ５がオフする。それにより、電源電圧端子ＶＤＤ１からトランジスタＴＲ４、電気ヒューズＦ１及びトランジスタＴＲ３を介して接地電圧端子ＧＮＤに向けて電流が流れるため、電気ヒューズＦ１が切断される。
【００３０】
このようにして、直列接続された電気ヒューズＦ１，Ｆ２が切断される。なお、クロック信号（ＣＬＯＣＫ）の立ち上がりに同期して１回目の電気ヒューズ（Ｆ２）の切断を行い、クロック信号の立ち下がりに同期して２回目の電気ヒューズ（Ｆ１）の切断を行うように構成されることにより、クロック信号の１サイクルのみを用いて全ての電気ヒューズ（Ｆ１，Ｆ２）の切断が可能になる。それにより、使用者は、複数の電気ヒューズのそれぞれを切断するということを意識することなく、ヒューズ切断・読出回路１を一つのマクロとして使用することができる。
【００３１】
読出回路１２は、電気ヒューズＦ１，Ｆ２の切断状態に基づいて切替信号を出力する。即ち、読出回路１２は、電気ヒューズＦ１，Ｆ２の切断状態を読み出してラッチし、ラッチした状態を切替信号として出力する。読出回路１２は、トランジスタＴＲ１，ＴＲ２と、インバータＩＮＶ１，ＩＮＶ２と、ラッチ回路ＬＡＴ１と、を有する。本実施の形態では、トランジスタＴＲ１，ＴＲ２がＰチャネルＭＯＳトランジスタである場合を例に説明する。
【００３２】
トランジスタＴＲ１では、ソースが電源から電源電圧ＶＤＤ２の供給される電源電圧端子（以下、電源電圧端子ＶＤＤ２と称す）に接続され、ドレインがインバータＩＮＶ１の入力端子に接続され、ゲートに上記したデータ信号が供給される。トランジスタＴＲ２では、ドレインがノードＮ１に接続され、ソースがインバータＩＮＶ１の入力端子に接続され、ゲートにデータ信号が供給される。インバータＩＮＶ１の出力端子は、ラッチ回路ＬＡＴ１のデータ入力端子に接続される。ラッチ回路ＬＡＴ１のデータ出力端子は、インバータＩＮＶ２の入力端子に接続される。そして、インバータＩＮＶ２の出力は、切替信号として、図示しない切替回路に供給される。
【００３３】
読出回路１２が電気ヒューズＦ１，Ｆ２の切断状態を読み出す場合、データ信号により、トランジスタＴＲ１，ＴＲ２，ＴＲ３のそれぞれのゲートにＬレベルの電圧が印加され、トランジスタＴＲ４，ＴＲ５のそれぞれのゲートにＨレベルの電圧が印加される。それにより、トランジスタＴＲ１，ＴＲ２，ＴＲ５がオンし、トランジスタＴＲ３，ＴＲ４がオフする。
【００３４】
例えば、通常セルに不良が発生していない場合、電気ヒューズＦ１，Ｆ２は何れも切断されない。そのため、電源電圧端子ＶＤＤ２からトランジスタＴＲ１，ＴＲ２、電気ヒューズＦ１，Ｆ２及びトランジスタＴＲ５を介して接地電圧端子ＧＮＤに向けて電流が流れる。それにより、インバータＩＮＶ１の入力端子の電圧レベルはＬレベルとなる。ラッチ回路ＬＡＴ１は、その反転信号をラッチし、ラッチした状態（Ｈレベル）を出力する。そのため、インバータＩＮＶ２の出力、即ち、切替信号はＬレベルとなる。
【００３５】
一方、通常セルに不良が発生した場合、電気ヒューズＦ１，Ｆ２は何れも切断される。そのため、電源電圧端子ＶＤＤ２からトランジスタＴＲ１，ＴＲ２、電気ヒューズＦ１，Ｆ２及びトランジスタＴＲ５を介して接地電圧端子ＧＮＤには電流は流れない。それにより、インバータＩＮＶ１の入力端子の電圧はＨレベルとなる。ラッチ回路ＬＡＴ１は、その反転信号をラッチし、ラッチした状態（Ｌレベル）を出力する。そのため、インバータＩＮＶ２の出力、即ち、切替信号はＨレベルとなる。
【００３６】
このように、通常セルに不良が発生していない場合、切替信号はＬレベルを示し、通常セルに不良が発生している場合、切替信号はＨレベルを示す。
【００３７】
なお、通常セルに不良が発生した場合に電気ヒューズＦ１，Ｆ２が何れも切断されたとしても、何らかの原因で一方が再癒着してしまうことがある。あるいは、通常セルに不良が発生した場合において、切断されるはずの電気ヒューズＦ１，Ｆ２のうち一方が何らかの原因で切断されないことがある。そのような場合でも、何れか一つでも切断されていれば、電源電圧端子ＶＤＤ２からトランジスタＴＲ１，ＴＲ２、電気ヒューズＦ１，Ｆ２及びトランジスタＴＲ５を介して接地電圧端子ＧＮＤに電流は流れない。それにより、インバータＩＮＶ１の入力端子の電圧はＨレベルとなる。ラッチ回路ＬＡＴ１は、その反転信号をラッチし、ラッチした状態（Ｌレベル）を出力する。そのため、インバータＩＮＶ２の出力、即ち、切替信号はＨレベルとなる。このように、電気ヒューズＦ１，Ｆ２の一方に切断不良があった場合でも、正常に動作し続けることができるため、信頼性が向上する。
【００３８】
このように、本実施の形態にかかるヒューズ切断・読出回路１は、直列に接続された２つの電気ヒューズＦ１，Ｆ２を有し、この２つの電気ヒューズＦ１，Ｆ２のうち何れか一つでも切断されている場合に、切断されていることを示す切替信号を出力する。本実施の形態にかかるヒューズ切断・読出回路１は、２つの電気ヒューズＦ１，Ｆ２のそれぞれに対して共通のラッチ回路及びトランジスタを一組備えるだけで良いため、信頼性を維持しつつ、回路規模の増大を抑制することができる。
【００３９】
実施の形態２
図３は、本発明の実施の形態２にかかるヒューズ切断・読出回路（半導体装置）２の構成例を示す図である。図３に示すヒューズ切断・読出回路２は、図１に示すヒューズ切断・読出回路１と比較して、直列接続される電気ヒューズの数と、これら電気ヒューズを切断する切断回路の構成が異なる。以下、具体的に説明する。
【００４０】
図３に示すヒューズ切断・読出回路２は、電気ヒューズＦ１〜Ｆ３と、読出回路１２と、切断回路２１と、を備える。
【００４１】
切断回路２１は、トランジスタＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６を有する。本実施の形態では、トランジスタＴＲ３，ＴＲ５がＮチャネルＭＯＳトランジスタであって、トランジスタＴＲ４，ＴＲ６がＰチャネルＭＯＳトランジスタである場合を例に説明する。
【００４２】
トランジスタＴＲ３では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮ１を介して電気ヒューズＦ１の一端に接続され、ゲートにデータ信号が供給される。トランジスタＴＲ４では、ソースが電源電圧端子ＶＤＤ１に接続され、ドレインが電気ヒューズＦ１の他端及びヒューズＦ２の一端に接続され、ゲートにデータ信号が供給される。トランジスタＴＲ５では、ソースが接地電圧端子ＧＮＤに接続され、ドレインが電気ヒューズＦ２の他端及びヒューズＦ３の一端に接続され、ゲートにデータ信号が供給される。トランジスタＴＲ６では、ソースが電源電圧端子ＶＤＤ１に接続され、ドレインが電気ヒューズＦ３の他端に接続され、ゲートにデータ信号が供給される。
【００４３】
切断回路２１による電気ヒューズＦ１，Ｆ２，Ｆ３の切断手順について説明する。切断回路２１は、電気ヒューズＦ１，Ｆ２，Ｆ３のそれぞれに個別に電流を流して切断する。なお、電気ヒューズ切断時では、読出回路１２のトランジスタＴＲ１，ＴＲ２は何れもオフしている。また、電源電圧ＶＤＤ１は、電気ヒューズ切断時にのみ電源電圧端子ＶＤＤ１に供給されていれば良い。
【００４４】
まず、データ信号により、トランジスタＴＲ３，ＴＲ６のそれぞれのゲートにＬレベルの電圧が印加され、トランジスタＴＲ４，ＴＲ５のそれぞれのゲートにＨレベルの電圧が印加される。それにより、トランジスタＴＲ５，ＴＲ６がオンし、トランジスタＴＲ３，ＴＲ４がオフする。それにより、電源電圧端子ＶＤＤ１からトランジスタＴＲ６、電気ヒューズＦ３及びトランジスタＴＲ５を介して接地電圧端子ＧＮＤに向けて電流が流れるため、電気ヒューズＦ３が切断される。
【００４５】
次に、データ信号により、トランジスタＴＲ３，ＴＲ４のそれぞれのゲートにＬレベルの電圧が印加され、トランジスタＴＲ５，ＴＲ６のそれぞれのゲートにＨレベルの電圧が印加される。それにより、トランジスタＴＲ４，ＴＲ５がオンし、トランジスタＴＲ３，ＴＲ６がオフする。それにより、電源電圧端子ＶＤＤ１からトランジスタＴＲ４、電気ヒューズＦ２及びトランジスタＴＲ５を介して接地電圧端子ＧＮＤに向けて電流が流れるため、電気ヒューズＦ２が切断される。
【００４６】
次に、データ信号により、トランジスタＴＲ３，ＴＲ６のそれぞれのゲートにＨレベルの電圧が印加され、トランジスタＴＲ４，ＴＲ５のそれぞれのゲートにＬレベルの電圧が印加される。それにより、トランジスタＴＲ３，ＴＲ４がオンし、トランジスタＴＲ５，ＴＲ６がオフする。それにより、電源電圧端子ＶＤＤ１からトランジスタＴＲ４、電気ヒューズＦ１及びトランジスタＴＲ３を介して接地電圧端子ＧＮＤに向けて電流が流れるため、電気ヒューズＦ１が切断される。
【００４７】
このようにして、直列接続された３つの電気ヒューズＦ１，Ｆ２，Ｆ３が切断される。
【００４８】
読出回路１２の構成については、実施の形態１の場合と同様であるため、その説明を省略する。ここで、読出回路１２が電気ヒューズＦ１，Ｆ２，Ｆ３の切断状態を読み出す場合、データ信号により、トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ５，ＴＲ６のそれぞれのゲートにＬレベルの電圧が印加され、トランジスタＴＲ４のゲートにＨレベルの電圧が印加される。それにより、トランジスタＴＲ１，ＴＲ２，ＴＲ６がオンし、トランジスタＴＲ３，ＴＲ４，ＴＲ５がオフする。
【００４９】
例えば、通常セルに不良が発生していない場合、電気ヒューズＦ１，Ｆ２，Ｆ３は何れも切断されない。そのため、電源電圧端子ＶＤＤ２からトランジスタＴＲ１，ＴＲ２、電気ヒューズＦ１，Ｆ２，Ｆ３及びトランジスタＴＲ６を介して接地電圧端子ＧＮＤに向けて電流が流れる。それにより、インバータＩＮＶ１の入力端子の電圧レベルはＬレベルとなる。ラッチ回路ＬＡＴ１は、その反転信号をラッチし、ラッチした状態（Ｈレベル）を出力する。そのため、インバータＩＮＶ２の出力、即ち、切替信号はＬレベルとなる。
【００５０】
一方、通常セルに不良が発生した場合、電気ヒューズＦ１，Ｆ２，Ｆ３は何れも切断される。そのため、電源電圧端子ＶＤＤ２からトランジスタＴＲ１，ＴＲ２、電気ヒューズＦ１，Ｆ２，Ｆ３及びトランジスタＴＲ６を介して接地電圧端子ＧＮＤに電流は流れない。それにより、インバータＩＮＶ１の入力端子の電圧はＨレベルとなる。ラッチ回路ＬＡＴ１は、その反転信号をラッチし、ラッチした状態（Ｌレベル）を出力する。そのため、インバータＩＮＶ２の出力、即ち、切替信号はＨレベルとなる。
【００５１】
このように、通常セルに不良が発生していない場合、切替信号はＬレベルを示し、通常セルに不良が発生している場合、切替信号はＨレベルを示す。
【００５２】
なお、通常セルに不良が発生した場合に電気ヒューズＦ１，Ｆ２，Ｆ３が何れも切断されたとしても、何らかの原因で何れかが再癒着してしまうことがある。あるいは、通常セルに不良が発生した場合において、切断されるはずの電気ヒューズＦ１，Ｆ２，Ｆ３のうち何れかが何らかの原因で切断されないことがある。そのような場合でも、何れか一つでも切断されていれば、電源電圧端子ＶＤＤ２からトランジスタＴＲ１，ＴＲ２、電気ヒューズＦ１，Ｆ２，Ｆ３及びトランジスタＴＲ６を介して接地電圧端子ＧＮＤに電流は流れない。それにより、インバータＩＮＶ１の入力端子の電圧はＨレベルとなる。ラッチ回路ＬＡＴ１は、その反転信号をラッチし、ラッチした状態（Ｌレベル）を出力する。そのため、インバータＩＮＶ２の出力、即ち、切替信号はＨレベルとなる。このように、電気ヒューズＦ１，Ｆ２，Ｆ３の何れかに切断不良があった場合でも、正常に動作し続けることができるため、信頼性が向上する。
【００５３】
図４は、図３に示すヒューズ切断・読出回路２のレイアウト構成を示す図である。なお、図４では、２つのヒューズ切断・読出回路２が図示されている。以下では、代表して一方（紙面の左側）のヒューズ切断・読出回路２について説明する。
【００５４】
図４に示すように、紙面の上方に位置するＮウェル上には、紙面の横方向に隣り合ってトランジスタＴＲ６，ＴＲ４が配置される。また、紙面の下方に位置するＰウェル上には、紙面の横方向に隣り合ってトランジスタＴＲ５，ＴＲ３が配置される。なお、トランジスタＴＲ３〜ＴＲ６は、それぞれ、ゲート電極の長手方向を紙面の縦方向とするように配置されている。また、トランジスタＴＲ６，ＴＲ４と、トランジスタＴＲ５，ＴＲ３とは、紙面の横方向を軸として、対向配置されている。
【００５５】
なお、本実施の形態では、トランジスタＴＲ６及びトランジスタＴＲ４が、略同一のゲートサイズ、即ち、略同一のゲート幅及び略同一のゲート長である場合を例に説明する。また、本実施の形態では、トランジスタＴＲ５及びトランジスタＴＲ３が、略同一のゲートサイズ、即ち、略同一のゲート幅及び略同一のゲート長である場合を例に説明する。
【００５６】
電気ヒューズＦ１は、トランジスタＴＲ３のドレインとトランジスタＴＲ４のドレインとの間に配置される。電気ヒューズＦ２は、トランジスタＴＲ４のドレインとトランジスタＴＲ５のドレインとの間に配置される。電気ヒューズＦ３は、トランジスタＴＲ５のドレインとトランジスタＴＲ６のドレインとの間に配置される。
【００５７】
ここで、トランジスタＴＲ３〜ＴＲ６と、電気ヒューズＦ１〜Ｆ３と、をつなぐ配線の配線長は、抵抗値を同じにするため、何れも略同一となるように調整されることが好ましい。また、これらの配線は、できるだけ太くして抵抗値を小さくすることが好ましい。それにより、電気ヒューズＦ１〜Ｆ３切断時において、それぞれの電気ヒューズに略同一の電圧を印加して略同一の電流を流すことができるようになるため、切断後の電気ヒューズの抵抗値、切断箇所、切断形状のばらつきを抑制することができる。
【００５８】
実施の形態３
図５は、本発明の実施の形態３にかかるヒューズ切断・読出回路３の構成例を示す図である。図５に示すヒューズ切断・読出回路３では、図１に示すヒューズ切断・読出回路１と比較して、読出回路１２が３組の切断回路及び電気ヒューズの組によって共用されている。
【００５９】
なお、電気ヒューズＦ１１，Ｆ２１，Ｆ３１は、図１の電気ヒューズＦ１に対応し、電気ヒューズＦ１２，Ｆ２２，Ｆ３２は、図１の電気ヒューズＦ２に対応する。トランジスタＴＲ１３，ＴＲ２３，ＴＲ３３は、図１のトランジスタＴＲ３に対応し、トランジスタＴＲ１４，ＴＲ２４，ＴＲ３４は、図１のトランジスタＴＲ４に対応し、トランジスタＴＲ１５，ＴＲ２５，ＴＲ３５は、図１のトランジスタＴＲ５に対応する。各回路の構成及び動作については、図１に示すものと同様であるため、その説明を省略する。
【００６０】
なお、トランジスタＴＲ１５，ＴＲ２５，ＴＲ３５の何れかを選択的にオンすることにより、電気ヒューズ（第１電気ヒューズ）Ｆ１１，Ｆ１２と、電気ヒューズ（第２電気ヒューズ）Ｆ２１，Ｆ２２と、電気ヒューズＦ３１，Ｆ３２と、のうち選択された何れか電気ヒューズの切断状態を読み出すことが可能である。なお、トランジスタＴＲ１３，ＴＲ１４，ＴＲ１５により、第１切断回路とも称する。トランジスタＴＲ２３，ＴＲ２４，ＴＲ２５により、第２切断回路とも称する。
【００６１】
このような回路構成により、読出回路１２が共用化されるため、回路規模の増大が抑制される。
【００６２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、直列接続される電気ヒューズの数は、２つや３つに限られず、４つ以上であっても良い。
【符号の説明】
【００６３】
１，２，３  ヒューズ切断・読出回路
１１，２１  切断回路
１２  読出回路
Ｆ１〜Ｆ３  電気ヒューズ
Ｆ１１，Ｆ１２，Ｆ２１，Ｆ２２，Ｆ３１，Ｆ３２  電気ヒューズ
ＩＮＶ１，ＩＮＶ２  インバータ
ＬＡＴ１  ラッチ回路
ＴＲ１〜ＴＲ６  トランジスタ
ＴＲ１３〜ＴＲ１５，ＴＲ２３〜ＴＲ２５，ＴＲ３３〜ＴＲ３５  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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