(57)【要約】【課題】半導体基板における外周領域と内部領域との段差が軽減される半導体装置の製造方法と、半導体装置とを提供する。【解決手段】被加工膜としての導電膜上に塗布形成されたポジ型フォトレジストに対して所定のパターン露光が行われ、現像処理を施すことによって、ポジ型フォトレジストパターンが形成される。次に、ポジ型フォトレジストパターンを覆うように塗布形成されたネガ型フォトレジストに対して周辺露光が行われ、現像処理を施すことによって、ネガ型フォトレジスト外周パターンが形成される。次に、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、導電膜にエッチング処理を施すことによって、導電膜の所定のパターンが形成される。【選択図】図１
2013232576.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面を覆うように被加工膜を形成する工程と、
前記被加工膜を覆うようにポジ型フォトレジストを塗布形成し、前記ポジ型フォトレジストに露光処理および現像処理を施すことにより、ポジ型フォトレジストパターンを形成する工程と、
前記被加工膜および前記ポジ型フォトレジストパターンを覆うようにネガ型フォトレジストを塗布形成し、前記ネガ型フォトレジストに露光処理および現像処理を施すことにより、前記半導体基板の外縁に沿って位置する外周領域を覆うネガ型フォトレジスト外周パターンを形成する工程と、
前記ポジ型フォトレジストパターンおよび前記ネガ型フォトレジスト外周パターンから露出する前記被加工膜に加工を施す工程と
を備えた、半導体装置の製造方法。
【請求項２】
前記ポジ型フォトレジストに前記現像処理を施す前に、前記ポジ型フォトレジストの周辺に露光処理を施す工程を備えた、請求項１記載の半導体装置の製造方法。
【請求項３】
前記被加工膜を形成する工程は、導電膜を形成する工程を含み、
前記被加工膜に加工を施す工程は、配線パターンを形成する工程を含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ポジ型フォトレジストパターンを形成する工程は、前記ポジ型フォトレジストパターンが形成された後、前記ネガ型フォトレジストを塗布形成する前に、前記ポジ型フォトレジストパターンに硬化処理を行う工程を含む、請求項１記載の半導体装置の製造方法。
【請求項５】
半導体基板の主表面を覆うように、ネガ型フォトレジストを塗布形成して、前記ネガ型フォトレジストに露光処理および現像処理を施すことにより、ネガ型フォトレジスト外周パターンを形成し、さらに、前記ネガ型フォトレジスト外周パターンを覆うように、ポジ型フォトレジストを塗布形成して、前記ポジ型フォトレジストに周辺への露光を含む露光処理および現像処理を施すことにより、ポジ型フォトレジストパターンを形成する工程と、
前記ポジ型フォトレジストパターンおよび前記ネガ型フォトレジスト外周パターンから露出する所定の被加工膜に加工を施す工程と
を有し、
前記ポジ型フォトレジストパターンおよび前記ネガ型フォトレジスト外周パターンを形成する工程と前記所定の被加工膜に加工を施す工程とをそれぞれ複数備えた、半導体装置の製造方法。
【請求項６】
前記ポジ型フォトレジストパターンおよび前記ネガ型フォトレジスト外周パターンを形成する工程は、
第１ポジ型フォトレジストパターンおよび第１ネガ型フォトレジスト外周パターンを形成する工程と、
第２ポジ型フォトレジストパターンおよび第２ネガ型フォトレジスト外周パターンを形成する工程と
を含み、
前記所定の被加工膜に加工を施す工程は、
前記所定の被加工膜として一の導電膜に対し、前記第１ポジ型フォトレジストパターンおよび前記第１ネガ型フォトレジスト外周パターンから露出する前記所定の被加工膜に加工を施すことによって、配線を形成する工程と、
前記配線に対し、第２ポジ型フォトレジストパターンおよび第２ネガ型フォトレジスト外周パターンから露出する前記配線に加工を施すことによって、前記配線を所定の長さに形成する工程と
を含む、請求項５記載の半導体装置の製造方法。
【請求項７】
前記ポジ型フォトレジストパターンおよび前記ネガ型フォトレジスト外周パターンを形成する工程は、
第１ポジ型フォトレジストパターンおよび第１ネガ型フォトレジスト外周パターンを形成する工程と、
第２ポジ型フォトレジストパターンおよび第２ネガ型フォトレジスト外周パターンを形成する工程と
を含み、
前記所定の被加工膜に加工を施す工程は、
前記所定の被加工膜として一の導電膜に対し、前記第１ポジ型フォトレジストパターンおよび前記第１ネガ型フォトレジスト外周パターンから露出する前記所定の被加工膜に加工を施すことによって、一の配線を形成する工程と、
前記所定の被加工膜として、前記一の配線の両側壁上のそれぞれに形成された他の導電膜に対し、前記第２ポジ型フォトレジストパターンおよび前記第２ネガ型フォトレジスト外周パターンから露出する前記他の導電膜に加工を施すことによって、前記一の配線の前記両側壁上のうち一方の側壁上に位置する前記他の導電膜の部分を除去するとともに、他方の側壁上に位置する前記他の導電膜の部分を残して、前記他の側壁上に側壁配線を形成する工程と
を含む、請求項５記載の半導体装置の製造方法。
【請求項８】
前記ポジ型フォトレジストパターンおよび前記ネガ型フォトレジスト外周パターンを形成する工程は、第３ポジ型フォトレジストパターンおよび第３ネガ型フォトレジスト外周パターンを形成する工程を含み、
前記所定の被加工膜に加工を施す工程は、前記所定の被加工膜として前記一の導電膜に対し、前記第３ポジ型フォトレジストパターンおよび前記第３ネガ型フォトレジスト外周パターンから露出する前記一の導電膜に加工を施すことによって、他の配線を形成する工程を含む、請求項７記載の半導体装置の製造方法。
【請求項９】
半導体チップが形成されたウェハ状態の半導体装置であって、
前記ウェハの外縁から所定の幅をもって前記外縁に沿って位置する外周領域に、前記半導体チップを構成する所定の膜と同じ層からなる膜が環状に残された、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置に関し、特に、写真製版処理とエッチング処理が繰り返して施されるパターニングに好適な半導体装置の製造方法と、そのようなパターニングによって形成されたウェハ状態の半導体装置とに関するものである。
【背景技術】
【０００２】
半導体集積回路を備えた半導体装置の製造を行う場合には、半導体基板等における所定の領域へのイオン注入処理や、半導体基板の表面に形成された被加工膜へのエッチング処理等のように、選択的な処理（加工）が施される。このような処理では、被加工膜等を選択的に保護する目的で、紫外線、Ｘ線、電子線等の活性光線に感光する組成物、いわゆる感光性フォトレジスト（フォトレジスト）のパターンを被加工膜上に形成するリソグラフィが行われる。このリソグラフィでは、とりわけ、紫外線を利用したフォトレジストによるパターン形成が最も広く用いられている。
【０００３】
この手法では、ステッパーやスキャナーと呼ばれる縮小投影露光装置を用い、所定のパターンが描画されたフォトマスクを介して、所定の露光光を被加工膜上に塗布形成されたフォトレジストに照射することによって、パターン露光が行われる（露光処理）。パターン露光は、工程ごとに行われることになる。通常、フォトマスクには複数個のチップのパターンが配置されており、１度の露光によって同時に複数個分のチップのパターン露光が行われる。１枚のウェハからできるだけ多くのチップを得るために、ウェハの外縁からはみ出てしまうようなショットにおいても露光処理が行われる。
【０００４】
ところが、ウェハの外縁から幅約１〜３ｍｍ程度の幅をもって外縁に沿って位置する外周領域では、フォトレジストの塗布膜厚が不均一であり、厚く盛り上がる部分や薄くなる部分が発生する。そのため、ウェハの外縁またはその近傍を含むように露光処理されたパターンでは、フォトレジストの膜厚が変動した部分において、解像不良、寸法変動、形状劣化などが発生する。そして、配線パターンの寸法が細い場合には、フォトレジストパターンが倒れたり、また、フォトレジストパターンが剥がれたりすることによって、異物が発生し、これが歩留り低下やデバイス不良の原因となる。
【０００５】
また、ウェハの外周領域の所定の箇所には、ウェハを識別するための記号や番号がレーザ加工（レーザ印字）によって形成される。このレーザ印字による記号や番号は、自動読み取り装置により読み取ることによってウェハが識別される。ところが、レーザ印字による記号や番号の上にチップのパターンが形成されてしまうと、自動読み取り装置が記号や番号を誤って認識してしまうことがある。
【０００６】
そこで、このような問題が発生しないように、通常では、フォトレジストに周辺露光が行われて、現像処理によってウェハの外周領域に位置するフォトレジストの部分が溶解されて除去される。
【０００７】
一般的に、フォトマスクを用いたパターン露光に続いて、ウェハの外縁から２〜３ｍｍ程度の幅をもって周辺露光が行われる。その後、露光後ベーク（ＰＥＢ：Post Exposure Bake）が行われ、そして、現像処理が行われて、フォトレジストパターンが形成されることになる。次に、そのフォトレジストパターンをマスクとして、被加工膜にエッチング処理が施されて被加工膜のパターンが形成されることになる。なお、本技術分野を示す特許文献の例として、特許文献１および特許文献２がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−３１１５０７号公報
【特許文献２】特開２００９−２９５６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の手法では、次のような問題点があった。フォトレジストパターンをマスクとして、被加工膜にエッチング処理を施す際に、ウェハの外周領域では、周辺露光と現像処理によってフォトレジストが除去されており、被加工膜が露出した状態にある。このため、エッチング処理が施された後では、ウェハの外周領域に位置していた被加工膜が除去されて、ウェハの外周領域とその外周領域の内側に位置する内部領域とでは、被加工膜の膜厚に相当する段差が生じることになる。つまり、外周領域が、内部領域に対して被加工膜の膜厚に相当する高さ分低くなる。
【００１０】
特に、被加工膜として、ゲート配線のポリシリコン膜等をパターニングする場合には、フォトレジストパターンの開口部に起因して、被加工膜とゲート酸化膜とのエッチング選択性が低下し、外周領域と内部領域との段差がさらに大きくなってしまうことがある。その結果、後の写真製版工程においては、この段差に伴うデフォーカス等によって、所望のフォトレジストパターンを形成することが困難になることがある。
【００１１】
さらに、アルミニウム配線または銅配線等が積層される多層配線構造では、上層になるにしたがい、外周領域では周辺露光によって配線となる膜が除去されて、ウェハの外周領域と内部領域との段差が次第に大きくなる。その結果、後の写真製版工程において、所望のフォトレジストパターンを形成することがますます困難になることがある。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態に係る半導体装置の製造方法では、被加工膜を覆うポジ型フォトレジストパターンを形成した後、半導体基板の外縁に沿って位置する外周領域を覆うネガ型フォトレジスト外周パターンを形成し、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンから露出する被加工膜に加工を施す。
【００１４】
他の実施の形態に係る半導体装置の製造方法では、半導体基板の外縁に沿って位置する外周領域を覆うネガ型フォトレジスト外周パターンを形成した後、被加工膜を覆うポジ型フォトレジストパターンを形成し、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンから露出する被加工膜に加工を施す。
【００１５】
さらに他の実施の形態に係る半導体装置は、半導体チップが形成されたウェハ状態の半導体装置であって、ウェハの外周領域に、半導体チップを構成する所定の膜と同じ層からなる膜が環状に残されている。
【発明の効果】
【００１６】
一実施の形態に係る半導体装置の製造方法によれば、半導体基板の外周領域とその内側に位置する内部領域との段差が軽減されて、所望のフォトレジストパターンを精度よく形成することができる。
【００１７】
他の実施の形態に係る半導体装置の製造方法によれば、半導体基板の外周領域とその内側に位置する内部領域との段差が軽減されて、所望のフォトレジストパターンを精度よく形成することができる。
【００１８】
さらに他の実施の形態に係る半導体装置では、半導体チップのパターンが精度よく形成されている。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１に係る半導体装置の製造方法の基本プロセスのフローチャートを示す図である。
【図２】同実施の形態において、基本プロセスにしたがった製造方法の一例の一工程を示す部分断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す部分断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す部分断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す部分断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す部分断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す部分断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す部分断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す部分断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す部分断面図である。
【図１１】比較例に係る半導体装置の製造方法の一工程を示す部分断面図である。
【図１２】図１１に示す工程の後に行われる工程を示す部分断面図である。
【図１３】図１２に示す工程の後に行われる工程を示す部分断面図である。
【図１４】図１３に示す工程の後に行われる工程を示す部分断面図である。
【図１５】図１４に示す工程の後に行われる工程を示す部分断面図である。
【図１６】図１５に示す工程の後に行われる工程を示す部分断面図である。
【図１７】比較例に係る半導体装置の製造方法の問題点を説明するための部分断面図である。
【図１８】同実施の形態において、基本プロセスにしたがった製造方法の他の例の一工程を示す部分断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す部分断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す部分断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す部分断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す部分断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す部分断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す部分断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す部分断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す平面図である。
【図２７】同実施の形態において、図２６に示す断面線ＸＸＶＩＩ−ＸＸＶＩＩにおける部分断面図である。
【図２８】他の比較例に係る半導体装置の製造方法の一工程を示す部分断面図である。
【図２９】図２８に示す工程の後に行われる工程を示す部分断面図である。
【図３０】図２９に示す工程の後に行われる工程を示す部分断面図である。
【図３１】図３０に示す工程の後に行われる工程を示す部分断面図である。
【図３２】図３１に示す工程の後に行われる工程を示す部分断面図である。
【図３３】図３２に示す工程の後に行われる工程を示す部分断面図である。
【図３４】図３３に示す工程の後に行われる工程を示す部分断面図である。
【図３５】図３４に示す工程の後に行われる工程を示す平面図である。
【図３６】図３５に示す断面線ＸＸＸＶＩ−ＸＸＸＶＩにおける部分断面図である。
【図３７】実施の形態２に係る半導体装置の製造方法の基本プロセスのフローチャートを示す図である。
【図３８】同実施の形態において、基本プロセスにしたがった製造方法の一例の一工程を示す部分断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行われる工程を示す部分断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行われる工程を示す部分断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行われる工程を示す部分断面図である。
【図４２】同実施の形態において、図４１に示す工程の後に行われる工程を示す部分断面図である。
【図４３】同実施の形態において、図４２に示す工程の後に行われる工程を示す部分断面図である。
【図４４】同実施の形態において、図４３に示す工程の後に行われる工程を示す部分断面図である。
【図４５】同実施の形態において、図４４に示す工程の後に行われる工程を示す部分断面図である。
【図４６】同実施の形態において、図４５に示す工程の後に行われる工程を示す部分断面図である。
【図４７】同実施の形態において、図４６に示す工程の後に行われる工程を示す部分断面図である。
【図４８】同実施の形態において、基本プロセスにしたがった製造方法の他の例の一工程を示す部分断面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行われる工程を示す部分断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す部分断面図である。
【図５１】同実施の形態において、図５０に示す工程の後に行われる工程を示す部分断面図である。
【図５２】同実施の形態において、図５１に示す工程の後に行われる工程を示す部分断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行われる工程を示す部分断面図である。
【図５４】同実施の形態において、図５３に示す工程の後に行われる工程を示す部分断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行われる工程を示す部分断面図である。
【図５６】実施の形態３に係る半導体装置の製造方法の基本プロセスのフローチャートを示す図である。
【図５７】同実施の形態において、基本プロセスにしたがった製造方法の一例の一工程を示す部分断面図である。
【図５８】同実施の形態において、図５７に示す工程の後に行われる工程を示す部分断面図である。
【図５９】同実施の形態において、図５８に示す工程の後に行われる工程を示す部分断面図である。
【図６０】同実施の形態において、図５９に示す工程の後に行われる工程を示す部分断面図である。
【図６１】同実施の形態において、図６０に示す工程の後に行われる工程を示す部分断面図である。
【図６２】同実施の形態において、図６１に示す工程の後に行われる工程を示す部分断面図である。
【図６３】同実施の形態において、図６２に示す工程の後に行われる工程を示す部分断面図である。
【図６４】同実施の形態において、図６３に示す工程の後に行われる工程を示す部分断面図である。
【図６５】同実施の形態において、図６４に示す工程の後に行われる工程を示す部分断面図である。
【図６６】同実施の形態において、図６５に示す工程の後に行われる工程を示す部分断面図である。
【図６７】同実施の形態において、基本プロセスにしたがったラインエンドカットのフローチャートを示す図である。
【図６８】同実施の形態において、ラインエンドカットのプロセスを概略的に示す図であり、（Ａ）は、ラインエンドカットの工程を示す第１の部分平面図であり、（Ｂ）は、ラインエンドカットの工程を示す第２の部分平面図であり、（Ｃ）は、ラインエンドカットの工程を示す第３の部分平面図である。
【図６９】同実施の形態において、ラインエンドカットの一工程を示す部分断面図である。
【図７０】同実施の形態において、図６９に示す工程の後に行われる工程を示す部分断面図である。
【図７１】同実施の形態において、図７０に示す工程の後に行われる工程を示す部分断面図である。
【図７２】同実施の形態において、図７１に示す工程の後に行われる工程を示す部分断面図である。
【図７３】比較例に係るラインエンドカットの一工程を示す部分断面図である。
【図７４】図７３に示す工程の後に行われる工程を示す部分断面図である。
【図７５】図７４に示す工程の後に行われる工程を示す部分断面図である。
【図７６】図７５に示す工程の後に行われる工程を示す部分断面図である。
【図７７】同実施の形態において、基本プロセスにしたがった不揮発性半導体記憶装置等のフローチャートを示す図である。
【図７８】同実施の形態において、不揮発性半導体記憶装置等の製造方法の一工程を示す部分断面図である。
【図７９】同実施の形態において、図７８に示す工程の後に行われる工程を示す部分断面図である。
【図８０】同実施の形態において、図７９に示す工程の後に行われる工程を示す部分断面図である。
【図８１】同実施の形態において、図８０に示す工程の後に行われる工程を示す部分断面図である。
【図８２】同実施の形態において、図８１に示す工程の後に行われる工程を示す部分断面図である。
【図８３】同実施の形態において、図８２に示す工程の後に行われる工程を示す部分断面図である。
【図８４】同実施の形態において、図８３に示す工程の後に行われる工程を示す部分断面図である。
【図８５】同実施の形態において、図８４に示す工程の後に行われる工程を示す部分断面図である。
【図８６】比較例に係る不揮発性半導体記憶装置等の製造方法の一工程を示す部分断面図である。
【図８７】図８６に示す工程の後に行われる工程を示す部分断面図である。
【図８８】図８７に示す工程の後に行われる工程を示す部分断面図である。
【図８９】図８８に示す工程の後に行われる工程を示す部分断面図である。
【図９０】図８９に示す工程の後に行われる工程を示す部分断面図である。
【図９１】図９０に示す工程の後に行われる工程を示す部分断面図である。
【図９２】図９１に示す工程の後に行われる工程を示す部分断面図である。
【図９３】図９２に示す工程の後に行われる工程を示す部分断面図である。
【図９４】同実施の形態において、基本プロセスにしたがった製造方法の他の例の一工程を示す部分断面図である。
【図９５】同実施の形態において、図９４に示す工程の後に行われる工程を示す部分断面図である。
【図９６】同実施の形態において、図９５に示す工程の後に行われる工程を示す部分断面図である。
【図９７】同実施の形態において、図９６に示す工程の後に行われる工程を示す部分断面図である。
【図９８】同実施の形態において、図９７に示す工程の後に行われる工程を示す部分断面図である。
【図９９】同実施の形態において、図９８に示す工程の後に行われる工程を示す部分断面図である。
【図１００】同実施の形態において、図９９に示す工程の後に行われる工程を示す部分断面図である。
【図１０１】同実施の形態において、図１００に示す工程の後に行われる工程を示す部分断面図である。
【発明を実施するための形態】
【００２０】
実施の形態１
まず、実施の形態１に係る半導体装置の製造方法の概要（基本プロセス）について、フローチャートにしたがって説明する。
【００２１】
図１に示すように、まず、ステップＳ１では、被加工膜として所定の導電膜が半導体基板の表面を覆うように形成される。次に、ステップＳ２では、導電膜上にポジ型フォトレジストが塗布され、そのポジ型フォトレジストに対して所定のパターン露光が行われる。次に、ステップＳ３では、パターン露光が行われたポジ型フォトレジストに現像処理を施すことによって、ポジ型フォトレジストパターンが形成される。次に、ステップＳ４では、ポジ型フォトレジストパターンを覆うようにネガ型フォトレジストが塗布され、そのネガ型フォトレジストに対して周辺露光が行われる。
【００２２】
次に、ステップＳ５では、周辺露光が行われたネガ型フォトレジストに現像処理を施すことによって、ネガ型フォトレジスト外周パターンが形成される。次に、ステップＳ６では、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、導電膜にエッチング処理を施すことによって、導電膜の所定のパターンが形成される。その後、ステップＳ７では、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンが除去されて、導電膜のパターニング工程が完了する。
【００２３】
（第１例）
次に、半導体装置の基本的な製造方法の一例として、ポリシリコン膜のパターニングについて、具体的に説明する。まず、図２に示すように、熱酸化法等により、シリコン基板ＳＢの表面を覆うように、膜厚約２ｎｍ程度のゲート酸化膜ＧＳが形成される。次に、化学気相成長法等により、そのゲート酸化膜ＧＳを覆うように、膜厚約２５０ｎｍ程度のポリシリコン膜ＴＳが形成される。
【００２４】
次に、図３に示すように、ポリシリコン膜ＴＳを覆うように、膜厚約８０ｎｍ程度の有機反射防止膜（有機ＢＡＲＣ）ＨＢ１が形成される。次に、有機反射防止膜ＨＢ１を覆うように、ＫｒＦ用のポジ型フォトレジストＰ１が、膜厚４００ｎｍ程度になるように塗布形成される。
【００２５】
次に、図４に示すように、所定のパターンが描画されたフォトマスクＭＡを用い、所定の露光光ＥＬを、フォトマスクＭＡを介してポジ型フォトレジストＰ１に照射することによって、ポジ型フォトレジストに対してパターン露光が行われる。次に、所定の条件のもとでＰＥＢ処理が施される。次に、アルカリ現像液を用いた現像処理を施すことによって、図５に示すように、シリコン基板ＳＢの表面（有機反射防止膜ＨＢ１の表面）にポジ型フォトレジストパターンＰ１Ｐが形成される。
【００２６】
次に、図６に示すように、シリコン基板ＳＢの全面にＤＵＶ（Deep UltraViolet）光ＣＬを照射することによって、ポジ型フォトレジストパターンＰ１Ｐに硬化処理が施される。これにより、ポジ型フォトレジストパターンＰ１Ｐが、次の工程において塗布されるフォトレジスト（ネガ型フォトレジスト）の溶媒に不溶になって、ネガ型フォトレジストとのインターミキシングが防止されることになる。なお、ＤＵＶ光の照射による硬化処理に替えて、電子線キュア、アルゴンなどの不活性元素のイオン注入によるキュア処理、または、１８０℃以上の高温下におけるベーク処理によって、硬化処理を行ってもよい。
【００２７】
次に、図７に示すように、ポジ型フォトレジストパターンＰ１Ｐを覆うように、ＫｒＦ用のネガ型フォトレジストＮ１が、膜厚３００ｎｍ程度になるように塗布形成される。次に、周辺露光装置を用いて、図８に示すように、所定の周辺露光光ＳＥＬを、シリコン基板ＳＢの外縁から、たとえば３ｍｍ程度の幅の領域（外周領域）に位置するネガ型フォトレジストＮ１に照射することによって、ネガ型フォトレジストＮ１に対して周辺露光が行われる。
【００２８】
次に、所定の条件のもとでＰＥＢ処理が施される。次に、アルカリ現像液を用いた現像処理を施すことによって、図９に示すように、シリコン基板ＳＢの外周領域の内側の内部領域では、ネガ型フォトレジストが除去されてポジ型フォトレジストパターンＰ１Ｐが露出する。一方、シリコン基板ＳＢの外周領域では、ポジ型フォトレジストパターンＰ１Ｐを覆うように、ネガ型フォトレジスト外周パターンＮ１ＰＰが形成される。
【００２９】
次に、ポジ型フォトレジストパターンＰ１Ｐおよびネガ型フォトレジスト外周パターンＮ１ＰＰをマスクとして、有機反射防止膜ＨＢ１にエッチングが施される。引き続いて、Ｃｌ2またはＨＢｒ等のハロゲンガスを用いて、ポリシリコン膜ＴＳにエッチングを施すことにより、ポリシリコン膜ＴＳがパターニングされる。
【００３０】
その後、酸素プラズマによるアッシング処理を施すことにより、ポジ型フォトレジストパターンＰ１Ｐ、ネガ型フォトレジスト外周パターンＮ１ＰＰおよび有機反射防止膜ＨＢ１が除去されて、図１０に示すように、パターニングされたポリシリコンパターンＴＳＰが露出する。こうして、ポリシリコンパターンＴＳＰが形成される。
【００３１】
上述したポリシリコン膜のパターニングでは、ポリシリコン膜ＴＳにエッチング処理を施す際に、シリコン基板ＳＢの外周領域が、ネガ型フォトレジスト外周パターンＮ１ＰＰによって覆われている。これにより、シリコン基板ＳＢにおける外周領域と内部領域とで大きな段差が生じることがなくなる。これについて、比較例との関係で説明する。
【００３２】
比較例に係るポリシリコン膜のパターニングでは、まず、図１１に示すように、シリコン基板ＳＢの表面を覆うように、ゲート酸化膜ＧＳが形成される。次に、そのゲート酸化膜ＧＳを覆うように、ポリシリコン膜ＴＳが形成される。次に、図１２に示すように、ポリシリコン膜ＴＳを覆うように、有機反射防止膜ＨＢ１が形成され、次に、有機反射防止膜ＨＢ１を覆うように、ＫｒＦ用のポジ型フォトレジストＰ１が塗布形成される。
【００３３】
次に、図１３に示すように、所定の露光光ＥＬを、所定のパターンが描画されたフォトマスクＭＡを介してポジ型フォトレジストＰ１に照射することによって、ポジ型フォトレジストＰ１に対してパターン露光が行われる。次に、図１４に示すように、シリコン基板ＳＢの外周領域に位置するポジ型フォトレジストＰ１に周辺露光光ＳＥＬを照射することによって、ポジ型フォトレジストＰ１に対して周辺露光が行われる。
【００３４】
次に、所定の条件のもとでＰＥＢ処理が施され、次に、アルカリ現像液を用いた現像処理を施すことによって、図１５に示すように、シリコン基板ＳＢにおける内部領域では、ポジ型フォトレジストパターンＰ１Ｐが形成される。一方、外周領域では、周辺露光によって外縁から所定の長さにわたり、ポジ型フォトレジストＰ１が除去される。
【００３５】
次に、ポジ型フォトレジストパターンＰ１Ｐをマスクとして、有機反射防止膜ＨＢ１にエッチングが施される。次に、ポリシリコン膜ＴＳにエッチングを施すことにより、ポリシリコン膜ＴＳがパターニングされる。その後、ポジ型フォトレジストパターンＰ１Ｐおよび有機反射防止膜ＨＢ１が除去されて、図１６に示すように、パターニングされたポリシリコンパターンＴＳＰが露出する。
【００３６】
比較例では、ポリシリコン膜ＴＳにエッチング処理を施す際に、シリコン基板ＳＢの外周領域では、周辺露光によってポジ型フォトレジストＰ１が除去されてポリシリコン膜ＴＳが露出した状態にあるため、エッチング処理によって、外周領域に位置しているポリシリコン膜ＴＳは除去されることになる。そのため、図１６に示すように、シリコン基板ＳＢの外周領域が、内部領域に対してポリシリコン膜ＴＳ等の膜厚に相当する高さ分低くなる。
【００３７】
特に、ポリシリコン膜ＴＳを、ゲート配線としてパターニングする場合には、開口パターンに起因してポリシリコン膜ＴＳとゲート酸化膜ＧＳとのエッチング選択性（選択比）が低下しやすい。このため、図１７に示すように、シリコン基板ＳＢの外周領域では、ポリシリコン膜ＴＳにエッチング処理を施している間に、ゲート酸化膜ＧＳもエッチングされてしまい、ゲート酸化膜ＧＳの下に位置するシリコン基板ＳＢの部分までエッチングが進むことがある。これにより、シリコン基板ＳＢに削れＳＫができてしまい、シリコン基板ＳＢの外周領域と内部領域との段差がさらに大きくなって、その後の写真製版処理工程において、デフォーカスが発生して所望のパターニングを行うことが困難になる。
【００３８】
これに対して、上述したポリシリコン膜のパターニングでは、ポリシリコン膜ＴＳにエッチング処理を施す際に、シリコン基板ＳＢの外周領域がネガ型フォトレジスト外周パターンＮ１ＰＰによって覆われている。これにより、ポリシリコン膜ＴＳにエッチング処理を施す際に、比較例に見られるような、シリコン基板ＳＢの外周領域に位置するポリシリコン膜ＴＳの部分がエッチングされることはなくなり、シリコン基板ＳＢにおける外周領域と内部領域とで大きな段差が生じることがなくなる。その結果、後の写真製版処理工程において、デフォーカスが発生するのを防止して所望のパターニングを確実に行うことができる。
【００３９】
（第２例）
次に、上述した基本のパターニングを適用した、トランジスタのゲート電極（配線）を含む半導体装置の製造方法について、具体的に説明する。
【００４０】
まず、図１８に示すように、熱酸化法等により、シリコン基板ＳＢの表面を覆うように、所定の膜厚の絶縁膜ＺＦが形成される。次に、化学気相成長法等により、その絶縁膜ＺＦを覆うように、所定の膜厚の導電膜Ｃ１が形成される。なお、内部領域ＲＵは、シリコン基板ＳＢにおいて、実質的に半導体チップが形成される領域を示し、外周領域ＲＰはシリコン基板ＳＢの外縁〜３ｍｍ程度の幅を外縁に沿って位置する領域を示す。
【００４１】
次に、図１９に示すように、導電膜Ｃ１を覆うように、有機反射防止膜ＨＢ１が形成される。次に、有機反射防止膜ＨＢ１を覆うようにポジ型フォトレジスト（図示せず）が塗布形成される。次に、ゲート電極（配線）等の所定のパターンが描画されたフォトマスクを用い、図４に示す工程と同様に、ポジ型フォトレジストに対してパターン露光が行われる。その後、ＰＥＢ処理および現像処理を施すことによって、図２０に示すように、有機反射防止膜ＨＢ１の表面にポジ型フォトレジストパターンＰ１Ｐが形成される。
【００４２】
次に、図６に示す工程と同様に、ポジ型フォトレジストパターンＰ１Ｐに硬化処理が施される。次に、ポジ型フォトレジストパターンＰ１Ｐを覆うように、ネガ型フォトレジスト（図示せず）が塗布形成される。次に、図８に示す工程と同様に、ネガ型フォトレジストに対して周辺露光が行われる。その後、ＰＥＢ処理および現像処理を施すことによって、図２１に示すように、外周領域ＲＰでは、ポジ型フォトレジストパターンＰ１Ｐを覆うように、ネガ型フォトレジスト外周パターンＮ１ＰＰが形成される。内部領域ＲＵでは、ポジ型フォトレジストパターンＰ１Ｐが露出する。
【００４３】
次に、ポジ型フォトレジストパターンＰ１Ｐおよびネガ型フォトレジスト外周パターンＮ１ＰＰをマスクとして、有機反射防止膜ＨＢ１と導電膜Ｃ１にエッチングを施すことにより、導電膜Ｃ１がパターニングされる。その後、ポジ型フォトレジストパターンＰ１Ｐおよびネガ型フォトレジスト外周パターンＮ１ＰＰ等を除去することにより、図２２に示すように、パターニングされた導電膜パターンＣ１Ｐが露出する。内部領域ＲＵでは、導電膜パターンＣ１Ｐによってゲート電極ＧＥが形成される。一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁に沿って、環状の導電膜パターンＣ１Ｐが形成される。
【００４４】
次に、ゲート電極ＧＥをマスクとして、たとえば、ｎ型の不純物を注入することにより、ｎ型低濃度不純物領域ＬＲ（図２３参照）が形成される。次に、ゲート電極ＧＥを覆うように、所定の膜厚の絶縁膜（図示せず）が形成され、その絶縁膜に異方性エッチングを施すことによって、ゲート電極ＧＥの側壁上にサイドウォール絶縁膜ＳＷが形成される。
【００４５】
次に、サイドウォール絶縁膜ＳＷおよびゲート電極ＧＥをマスクとして、ｎ型の不純物を注入することにより、ｎ型高濃度不純物領域ＨＲ（図２３参照）が形成される。こうして、図２３に示すように、内部領域ＲＵでは、ゲート電極ＧＥ、ｎ型低濃度不純物領域ＬＲ、ｎ型高濃度不純物領域ＨＲを含むトランジスタが形成される。
【００４６】
次に、ゲート電極ＧＥ等を覆うように、所定の膜厚の層間絶縁膜ＳＺ１（図２４参照）が形成される。次に、層間絶縁膜ＳＺ１にコンタクトホールを形成するための写真製版処理が施される。図３〜図９に示す工程と同様の工程（または、ステップＳ２〜ステップＳ５）を経て、図２４に示すように、内部領域ＲＵでは、コンタクトホールを形成するためのポジ型フォトレジストパターンＰ２Ｐが形成され、外周領域ＲＰでは、ネガ型フォトレジスト外周パターンＮ２ＰＰが形成される。
【００４７】
次に、ポジ型フォトレジストパターンＰ２Ｐおよびネガ型フォトレジスト外周パターンＮ２ＰＰをマスクとして、有機反射防止膜ＨＢ２と層間絶縁膜ＳＺ１にエッチングを施すことにより、層間絶縁膜ＳＺ１に、ｎ型高濃度不純物領域ＨＲを露出するコンタクトホールＣＨ（図２５参照）が形成される。その後、ポジ型フォトレジストパターンＰ２Ｐおよびネガ型フォトレジスト外周パターンＮ２ＰＰ等が除去される。
【００４８】
次に、コンタクトホールを充填するように、層間絶縁膜ＳＺ１の表面に、第１配線となる所定の導電膜（図示せず）が形成される。次に、その導電膜を第１配線としてパターニングするための写真製版処理が施される。図３〜図９に示す工程と同様の工程（または、ステップＳ２〜ステップＳ５）を経て、内部領域ＲＵでは、第１配線をパターニングするためのポジ型フォトレジストパターン（図示せず）が形成され、外周領域ＲＰでは、ネガ型フォトレジスト外周パターン（図示せず）が形成される。
【００４９】
次に、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、導電膜にエッチングを施すことにより、導電膜がパターニングされる。その後、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターン等を除去することにより、図２５に示すように、内部領域ＲＵでは、導電膜パターンＣ２Ｐによって第１配線Ｍ１が形成される。一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁に沿って、環状の導電膜パターンＣ２Ｐが形成される。
【００５０】
次に、第１配線Ｍ１等を覆うように、所定の膜厚の層間絶縁膜ＳＺ２（図２７参照）が形成される。次に、その層間絶縁膜の表面に、第２配線となる所定の導電膜（図示せず）が形成される。次に、その導電膜を第２配線としてパターニングするための写真製版処理が施される。図３〜図９に示す工程と同様の工程（または、ステップＳ２〜ステップＳ５）を経て、内部領域ＲＵでは、配線をパターニングするためのポジ型フォトレジストパターン（図示せず）が形成され、外周領域ＲＰでは、ネガ型フォトレジスト外周パターン（図示せず）が形成される。
【００５１】
次に、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、導電膜にエッチングを施すことにより、導電膜がパターニングされる。その後、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターン等を除去することにより、図２６および図２７に示すように、ウェハＷ（シリコン基板ＳＢ）における内部領域ＲＵでは、導電膜パターンＣ３Ｐによって第２配線Ｍ２が形成される。
【００５２】
一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁に沿って、環状の導電膜パターンＣ３Ｐが形成される。次に、その第２配線Ｍ２等を覆うように、所定の膜厚の層間絶縁膜ＳＺ３が形成される。以下、必要に応じて、第１配線Ｍ１等と同様にして、上層の配線と層間絶縁膜が形成されることになる。こうして、半導体装置の主要部分が形成される。
【００５３】
上述した半導体装置の製造方法では、導電膜等のパターニングの際に、シリコン基板ＳＢの外周領域が、ネガ型フォトレジスト外周パターンＮ１ＰＰ、Ｎ２ＰＰによって覆われている。これにより、シリコン基板ＳＢにおける外周領域と内部領域とで大きな段差が生じることがなくなる。これについて、比較例との関係で説明する。
【００５４】
比較例に係る半導体装置の製造方法では、まず、図２８に示すように、シリコン基板ＳＢの表面を覆うように絶縁膜ＺＦが形成され、次に、その絶縁膜ＺＦを覆うように導電膜Ｃ１が形成される。次に、図２９に示すように、導電膜Ｃ１を覆うように、有機反射防止膜ＨＢ１が形成され、次に、その有機反射防止膜ＨＢ１を覆うように、ポジ型フォトレジストＰ１が塗布形成される。
【００５５】
次に、ゲート配線をパターニングするための写真製版処理が施される。図１２〜図１５（第１例の比較例）に示す工程と同様の工程を経て、図３０に示すように、シリコン基板ＳＢにおける内部領域ＲＵでは、ポジ型フォトレジストパターンＰ１Ｐが形成される。一方、外周領域ＲＰでは、周辺露光によってポジ型フォトレジストＰ１が除去される。
【００５６】
次に、ポジ型フォトレジストパターンＰ１Ｐをマスクとして、有機反射防止膜ＨＢ１と導電膜Ｃ１にエッチングを施すことにより、導電膜Ｃ１がパターニングされる。その後、ポジ型フォトレジストパターンＰ１Ｐおよび有機反射防止膜ＨＢ１を除去することにより、図３１に示すように、内部領域ＲＵでは、パターニングされた導電膜パターンＣ１Ｐが露出し、その導電膜パターンＣ１Ｐによってゲート電極ＧＥが形成される。
【００５７】
一方、外周領域ＲＰでは、前述したように、開口パターンに起因して、エッチング選択性が低下し、絶縁膜ＺＦもエッチングされてしまい、絶縁膜ＺＦの下に位置するシリコン基板ＳＢの部分までエッチングが進むことがある。このため、シリコン基板ＳＢに削れＳＫができてしまい、シリコン基板ＳＢの外周領域ＲＰと内部領域ＲＵとの段差が大きくなってしまう。
【００５８】
次に、ゲート電極ＧＥをマスクとして、ｎ型の不純物を注入することにより、ｎ型低濃度不純物領域ＬＲ（図３２参照）が形成され、次に、ゲート電極ＧＥの側壁上にサイドウォール絶縁膜ＳＷ（図３２参照）が形成される。次に、図３２に示すように、サイドウォール絶縁膜ＳＷおよびゲート電極ＧＥをマスクとして、ｎ型の不純物を注入することにより、ｎ型高濃度不純物領域ＨＲが形成される。
【００５９】
次に、図３３に示すように、ゲート電極ＧＥを覆うように、層間絶縁膜ＳＺ１が形成され、その層間絶縁膜ＳＺ１にコンタクトホールを形成するための写真製版処理が施されて、内部領域ＲＵでは、コンタクトホールを形成するためのポジ型フォトレジストパターンＰ２Ｐが形成される。
【００６０】
次に、ポジ型フォトレジストパターンＰ２Ｐをマスクとして、層間絶縁膜ＳＺ１等にエッチングを施すことにより、層間絶縁膜ＳＺ１にコンタクトホールＣＨ（図３４参照）が形成される。その後、ポジ型フォトレジストパターンＰ２Ｐ等が除去される。次に、層間絶縁膜ＳＺ１の表面に、第１配線となる所定の導電膜（図示せず）が形成される。次に、その導電膜を第１配線としてパターニングするための写真製版処理が施されて、内部領域ＲＵでは、第１配線をパターニングするためのポジ型フォトレジストパターン（図示せず）が形成される。
【００６１】
次に、そのポジ型フォトレジストパターンをマスクとして、導電膜にエッチングを施すことにより、導電膜がパターニングされる。その後、ポジ型フォトレジストパターン等を除去することにより、図３４に示すように、内部領域ＲＵでは、導電膜パターンＣ２Ｐによって第１配線Ｍ１が形成される。
【００６２】
次に、図３５および図３６に示すように、第１配線Ｍ１等を覆うように層間絶縁膜ＳＺ２が形成され、次に、その層間絶縁膜ＳＺ２の表面に、第２配線となる所定の導電膜（図示せず）が形成される。次に、その導電膜を第２配線としてパターニングするための写真製版処理が施され、次に、その導電膜にエッチング処理を施すことにより、内部領域ＲＵでは、導電膜パターンＣ３Ｐによって第２配線Ｍ２が形成される。その後、その第２配線Ｍ２等を覆うように、層間絶縁膜ＳＺ３等が形成される。
【００６３】
比較例では、導電膜Ｃ１にエッチング処理を施す際に、シリコン基板ＳＢの外周領域は、ポジ型フォトレジストに対する周辺露光によって導電膜Ｃ１が露出した状態にある。このため、前述したように、導電膜Ｃ１を、ゲート配線としてパターニングする場合には、開口パターンに起因して導電膜と絶縁膜ＺＦとのエッチング選択性（選択比）が低下しやすい。
【００６４】
このため、図３１に示すように、シリコン基板ＳＢの外周領域では、導電膜Ｃ１にエッチング処理を施している間に、絶縁膜ＺＦもエッチングされてしまい、絶縁膜ＺＦの下に位置するシリコン基板ＳＢの部分までエッチングが進むことがある。これにより、シリコン基板ＳＢに削れＳＫができてしまい、シリコン基板ＳＢの外周領域ＲＰと内部領域ＲＵとの段差が大きくなってしまうことがある。その結果、後の第１配線、第２配線等を形成する際の写真製版処理工程において、デフォーカスが発生して所望のパターニングを行うことが困難になることがある。
【００６５】
なお、この比較例では、導電膜Ｃ１の加工のみ、外周領域のポジ型フォトレジストに周辺露光を行っているが、さらに、他の導電膜や絶縁膜についても周辺露光を行うと、工程ごとに外周領域ＲＰと内部領域ＲＵとの段差が大きくなる。
【００６６】
これに対して、上述した半導体装置の製造方法では、導電膜Ｃ１にエッチング処理を施す際に、シリコン基板ＳＢの外周領域が、ネガ型フォトレジスト外周パターンＮ１ＰＰによって覆われている。これにより、導電膜Ｃ１にエッチング処理を施す際に、比較例に見られるような、シリコン基板ＳＢの外周領域に位置する導電膜Ｃ１の部分がエッチングされることはなくなり、シリコン基板ＳＢにおける外周領域ＲＰと内部領域ＲＵとで大きな段差が生じることがなくなる。その結果、後の第１配線、第２配線等を形成する際の写真製版処理工程において、デフォーカスが発生するのを防止して所望のパターニングを確実に行うことができる。
【００６７】
また、上述した半導体装置の製造方法では、ポジ型フォトレジストに対して周辺露光処理が施されないため、後述する実施の形態２における半導体装置の製造方法と比較すると、工程を削減することができる。
【００６８】
なお、上述した半導体装置の製造方法では、シリコン基板ＳＢの外周領域ＲＰを覆うネガ型フォトレジスト外周パターンによって、導電膜Ｃ１等の被加工膜が外周領域ＲＰに環状に残されることになる。このため、図２６に示す、ウェハプロセスが完了したウェハ状態（ウェハＷ）の半導体装置は、外周領域ＲＰにおいて、図２７に示すように、そのような第１配線等をなす導電膜Ｃ１Ｐ等が積層された構造を有している。
【００６９】
このように、外周領域ＲＰでは、環状に導電膜Ｃ１Ｐ等が残されることで、外周領域ＲＰにレーザ印字された記号や番号等（図２６における５つの＊印を参照）が、読取装置によって識別されなくなるのを防止することができる。
【００７０】
実施の形態２
まず、実施の形態２に係る半導体装置の製造方法の概要（基本プロセス）について、フローチャートにしたがって説明する。
【００７１】
図３７に示すように、まず、ステップＴ１では、被加工膜として所定の導電膜が半導体基板の表面を覆うように形成される。次に、ステップＴ２では、導電膜上にポジ型フォトレジストが塗布され、そのポジ型フォトレジストに対して所定のパターン露光が行われる。次に、ステップＴ３では、そのポジ型フォトレジストに対して周辺露光が行われる。
【００７２】
次に、ステップＴ４では、パターン露光および周辺露光が行われたポジ型フォトレジストに現像処理を施すことによって、ポジ型フォトレジストパターンが形成される。次に、ステップＴ５では、ポジ型フォトレジストパターンを覆うようにネガ型フォトレジストが塗布され、そのネガ型フォトレジストに対して周辺露光が行われる。
【００７３】
次に、ステップＴ６では、周辺露光が行われたネガ型フォトレジストに現像処理を施すことによって、ネガ型フォトレジスト外周パターンが形成される。次に、ステップＴ７では、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、導電膜にエッチング処理を施すことによって、導電膜の所定のパターンが形成される。その後、ステップＴ８では、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンが除去されて、導電膜のパターニング工程が完了する。
【００７４】
（第１例）
次に、半導体装置の基本的な製造方法の一例として、ポリシリコン膜のパターニングについて、具体的に説明する。まず、図３８に示すように、熱酸化法等により、シリコン基板ＳＢの表面を覆うように、膜厚約２ｎｍ程度のゲート酸化膜ＧＳが形成される。次に、化学気相成長法等により、そのゲート酸化膜ＧＳを覆うように、膜厚約２５０ｎｍ程度のポリシリコン膜ＴＳが形成される。
【００７５】
次に、図３９に示すように、ポリシリコン膜ＴＳを覆うように、膜厚約８０ｎｍ程度の有機反射防止膜ＨＢ１が形成される。次に、有機反射防止膜ＨＢ１を覆うように、ＫｒＦ用のポジ型フォトレジストＰ１が、膜厚４００ｎｍ程度になるように塗布形成される。次に、図４０に示すように、所定のパターンが描画されたフォトマスクＭＡを用い、所定の露光光ＥＬを、フォトマスクＭＡを介してポジ型フォトレジストＰ１に照射することによって、ポジ型フォトレジストに対してパターン露光が行われる。
【００７６】
次に、周辺露光装置を用いて、図４１に示すように、所定の周辺露光光ＳＥＬを、シリコン基板ＳＢの外縁から、たとえば３ｍｍ程度の幅の領域（外周領域）に位置するポジ型フォトレジストＰ１に照射することによって、ポジ型フォトレジストＰ１に対して周辺露光が行われる。次に、所定の条件のもとでＰＥＢ処理が施される。次に、アルカリ現像液を用いた現像処理を施すことによって、図４２に示すように、外周領域の内側の内部領域において、シリコン基板ＳＢの表面（有機反射防止膜ＨＢ１の表面）に、ポジ型フォトレジストパターンＰ１Ｐが形成される。
【００７７】
次に、図４３に示すように、シリコン基板ＳＢの全面にＤＵＶ光ＣＬを照射することによって、ポジ型フォトレジストパターンＰ１Ｐに硬化処理が施される。これにより、ポジ型フォトレジストパターンＰ１Ｐが、次の工程において塗布されるフォトレジスト（ネガ型フォトレジスト）の溶媒に不溶になって、ネガ型フォトレジストとのインターミキシングが防止されることになる。なお、ＤＵＶ光の照射による硬化処理に替えて、電子線キュア、アルゴンなどの不活性元素のイオン注入によるキュア処理、または、１８０℃以上の高温下におけるベーク処理によって、硬化処理を行ってもよい。
【００７８】
次に、図４４に示すように、ポジ型フォトレジストパターンＰ１Ｐを覆うように、ＫｒＦ用のネガ型フォトレジストＮ１が、膜厚３００ｎｍ程度になるように塗布形成される。次に、周辺露光装置を用いて、図４５に示すように、所定の周辺露光光ＳＥＬを、シリコン基板ＳＢの外縁から、たとえば３ｍｍ程度の幅の領域（外周領域）に位置するネガ型フォトレジストＮ１に照射することによって、ネガ型フォトレジストＮ１に対して周辺露光が行われる。
【００７９】
次に、所定の条件のもとでＰＥＢ処理が施される。次に、アルカリ現像液を用いた現像処理を施すことによって、図４６に示すように、シリコン基板ＳＢの外周領域の内側の内部領域では、ネガ型フォトレジストが除去されてポジ型フォトレジストパターンＰ１Ｐが露出する。一方、シリコン基板ＳＢの外周領域では、ネガ型フォトレジスト外周パターンＮ１ＰＰが形成される。
【００８０】
次に、ポジ型フォトレジストパターンＰ１Ｐおよびネガ型フォトレジスト外周パターンＮ１ＰＰをマスクとして、有機反射防止膜ＨＢ１にエッチングが施される。引き続いて、Ｃｌ2またはＨＢｒ等のハロゲンガスを用いて、ポリシリコン膜ＴＳにエッチングを施すことにより、ポリシリコン膜ＴＳがパターニングされる。
【００８１】
その後、酸素プラズマによるアッシング処理を施すことにより、ポジ型フォトレジストパターンＰ１Ｐ、ネガ型フォトレジスト外周パターンＮ１ＰＰおよび有機反射防止膜ＨＢ１が除去されて、図４７に示すように、パターニングされたポリシリコンパターンＴＳＰが露出する。こうして、ポリシリコンパターンＴＳＰが形成される。
【００８２】
上述したポリシリコン膜のパターニングでは、実施の形態１においてポリシリコン膜のパターニングとその比較例について説明したのと同様に、ポリシリコン膜ＴＳにエッチング処理を施す際に、シリコン基板ＳＢの外周領域が、ネガ型フォトレジスト外周パターンＮ１ＰＰによって覆われている。これにより、ポリシリコン膜ＴＳにエッチング処理を施す際に、シリコン基板ＳＢの外周領域に位置するポリシリコン膜ＴＳの部分がエッチングされることはなくなり、シリコン基板ＳＢにおける外周領域と内部領域とで大きな段差が生じることがなくなる。その結果、後の写真製版処理工程において、デフォーカスが発生するのを防止して所望のパターニングを確実に行うことができる。
【００８３】
（第２例）
次に、上述した基本のパターニングを適用した、トランジスタのゲート電極（配線）を含む半導体装置の製造方法について、具体的に説明する。
【００８４】
まず、図４８に示すように、熱酸化法等により、シリコン基板ＳＢの表面を覆うように、所定の膜厚の絶縁膜ＺＦが形成される。次に、化学気相成長法等により、その絶縁膜ＺＦを覆うように、所定の膜厚の導電膜Ｃ１が形成される。
【００８５】
次に、図４９に示すように、導電膜Ｃ１を覆うように、有機反射防止膜ＨＢ１が形成される。次に、有機反射防止膜ＨＢ１を覆うようにポジ型フォトレジスト（図示せず）が塗布形成される。次に、ゲート電極（配線）等の所定のパターンが描画されたフォトマスクを用い、図４０に示す工程と同様に、ポジ型フォトレジストに対してパターン露光が行われる。次に、図４１に示す工程と同様に、ポジ型フォトレジストに対して周辺露光が行われる。その後、ＰＥＢ処理および現像処理を施すことによって、内部領域に位置する有機反射防止膜ＨＢ１の表面にポジ型フォトレジストパターンＰ１Ｐ（図５０参照）が形成される。
【００８６】
次に、図４３に示す工程と同様に、ポジ型フォトレジストパターンＰ１Ｐに硬化処理が施される。次に、ポジ型フォトレジストパターンＰ１Ｐを覆うように、ネガ型フォトレジスト（図示せず）が塗布形成される。次に、図４５に示す工程と同様に、ネガ型フォトレジストに対して周辺露光が行われる。その後、ＰＥＢ処理および現像処理を施すことによって、図５０に示すように、外周領域ＲＰでは、ネガ型フォトレジスト外周パターンＮ１ＰＰが形成され、内部領域ＲＵでは、ポジ型フォトレジストパターンＰ１Ｐが露出する。
【００８７】
次に、ポジ型フォトレジストパターンＰ１Ｐおよびネガ型フォトレジスト外周パターンＮ１ＰＰをマスクとして、有機反射防止膜ＨＢ１と導電膜Ｃ１にエッチングを施すことにより、導電膜Ｃ１がパターニングされる。その後、ポジ型フォトレジストパターンＰ１Ｐおよびネガ型フォトレジスト外周パターンＮ１ＰＰ等を除去することにより、図５１に示すように、パターニングされた導電膜パターンＣ１Ｐが露出する。内部領域ＲＵでは、導電膜パターンＣ１Ｐによってゲート電極ＧＥが形成される。一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁に沿って、環状の導電膜パターンＣ１Ｐが形成される。
【００８８】
次に、ゲート電極ＧＥをマスクとして、たとえば、ｎ型の不純物を注入することにより、ｎ型低濃度不純物領域ＬＲ（図５２参照）が形成される。次に、ゲート電極ＧＥの側壁上にサイドウォール絶縁膜ＳＷが形成される。次に、サイドウォール絶縁膜ＳＷおよびゲート電極ＧＥをマスクとして、ｎ型の不純物を注入することにより、ｎ型高濃度不純物領域ＨＲ（図５２参照）が形成される。こうして、図５２に示すように、内部領域ＲＵでは、ゲート電極ＧＥ、ｎ型低濃度不純物領域ＬＲ、ｎ型高濃度不純物領域ＨＲを含むトランジスタが形成される。
【００８９】
次に、ゲート電極ＧＥ等を覆うように、所定の膜厚の層間絶縁膜ＳＺ１（図５３参照）が形成される。次に、層間絶縁膜ＳＺ１にコンタクトホールを形成するための写真製版処理が施される。図３９〜図４６に示す工程と同様の工程（または、ステップＴ２〜ステップＴ６）を経て、図５３に示すように、内部領域ＲＵでは、コンタクトホールを形成するためのポジ型フォトレジストパターンＰ２Ｐが形成され、外周領域ＲＰでは、ネガ型フォトレジスト外周パターンＮ２ＰＰが形成される。
【００９０】
次に、ポジ型フォトレジストパターンＰ２Ｐおよびネガ型フォトレジスト外周パターンＮ２ＰＰをマスクとして、有機反射防止膜ＨＢ２と層間絶縁膜ＳＺ１にエッチングを施すことにより、層間絶縁膜ＳＺ１に、ｎ型高濃度不純物領域ＨＲを露出するコンタクトホールＣＨ（図５４参照）が形成される。その後、ポジ型フォトレジストパターンＰ２Ｐおよびネガ型フォトレジスト外周パターンＮ２ＰＰ等が除去される。
【００９１】
次に、コンタクトホールを充填するように、層間絶縁膜ＳＺ１の表面に、第１配線となる所定の導電膜（図示せず）が形成される。次に、その導電膜を第１配線としてパターニングするための写真製版処理が施される。図３９〜図４６に示す工程と同様の工程（または、ステップＴ２〜ステップＴ６）を経て、内部領域ＲＵでは、第１配線をパターニングするためのポジ型フォトレジストパターン（図示せず）が形成され、外周領域ＲＰでは、ネガ型フォトレジスト外周パターン（図示せず）が形成される。
【００９２】
次に、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、導電膜にエッチングを施すことにより、導電膜がパターニングされる。その後、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターン等を除去することにより、図５４に示すように、内部領域ＲＵでは、導電膜パターンＣ２Ｐによって第１配線Ｍ１が形成される。一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁に沿って、環状の導電膜パターンＣ２Ｐが形成される。
【００９３】
次に、第１配線Ｍ１等を覆うように、所定の膜厚の層間絶縁膜ＳＺ２（図５５参照）が形成される。次に、その層間絶縁膜の表面に、第２配線となる所定の導電膜（図示せず）が形成される。次に、その導電膜を第２配線としてパターニングするための写真製版処理が施される。図３９〜図４６に示す工程と同様の工程（または、ステップＴ２〜ステップＴ６）を経て、内部領域ＲＵでは、配線をパターニングするためのポジ型フォトレジストパターン（図示せず）が形成され、外周領域ＲＰでは、ネガ型フォトレジスト外周パターン（図示せず）が形成される。
【００９４】
次に、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、導電膜にエッチングを施すことにより、導電膜がパターニングされる。その後、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターン等を除去することにより、図５５に示すように、内部領域ＲＵでは、導電膜パターンＣ３Ｐによって第２配線Ｍ２が形成される。
【００９５】
一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁に沿って、環状の導電膜パターンＣ３Ｐが形成される。次に、その第２配線Ｍ２等を覆うように、所定の膜厚の層間絶縁膜ＳＺ３が形成される。以下、必要に応じて、第１配線Ｍ１等と同様にして、上層の配線と層間絶縁膜が形成されることになる。こうして、半導体装置の主要部分が形成される。
【００９６】
上述した半導体装置の製造方法では、導電膜Ｃ１にエッチング処理を施す際に、シリコン基板ＳＢの外周領域が、ネガ型フォトレジスト外周パターンＮ１ＰＰによって覆われている。これにより、導電膜Ｃ１にエッチング処理を施す際に、前述した比較例（実施の形態１の第２例）に見られるような、シリコン基板ＳＢの外周領域に位置する導電膜Ｃ１の部分がエッチングされることはなくなり、シリコン基板ＳＢにおける外周領域ＲＰと内部領域ＲＵとで大きな段差が生じることがなくなる。その結果、後の第１配線、第２配線等を形成する際の写真製版処理工程において、デフォーカスが発生するのを防止して所望のパターニングを確実に行うことができる。
【００９７】
また、上述した半導体装置の製造方法では、ポジ型フォトレジストに対して周辺露光処理が施される。これにより、外周領域においてポジ型フォトレジストのパターンが倒れてしまったり、異物の発生源等になるのを防止することができる。
【００９８】
また、上述した半導体装置の製造方法では、シリコン基板ＳＢの外周領域ＲＰを覆うネガ型フォトレジスト外周パターンによって、導電膜Ｃ１等の被加工膜が外周領域ＲＰに残されることになる。このため、実施の形態１の第２例と同様に、ウェハプロセスが完了したウェハ状態の半導体装置は、外周領域ＲＰにおいて、図５５に示すように、第１配線等をなす導電膜Ｃ１Ｐ等が積層された構造を有している。これにより、実施の形態１において説明したように、外周領域ＲＰにレーザ印字された記号や番号等（図２６における５つの＊印を参照）が、読取装置によって識別されなくなるのを防止することができる。
【００９９】
実施の形態３
まず、実施の形態３に係る半導体装置の製造方法の概要（基本プロセス）について、フローチャートにしたがって説明する。
【０１００】
図５６に示すように、まず、ステップＦ１では、被加工膜として所定の導電膜が半導体基板の表面を覆うように形成される。次に、ステップＦ２では、導電膜上にネガ型フォトレジストが塗布され、そのネガ型フォトレジストに対して周辺露光が行われる。次に、ステップＦ３では、周辺露光が行われたネガ型フォトレジストに対して現像処理を施すことによって、ネガ型フォトレジスト外周パターンが形成される。
【０１０１】
次に、ステップＦ４では、ネガ型フォトレジスト外周パターンを覆うようにポジ型フォトレジストが塗布され、そのポジ型フォトレジストに対して所定のパターン露光が行われる。次に、ステップＦ５では、そのポジ型フォトレジストに対して周辺露光が行われる。次に、ステップＦ６では、パターン露光および周辺露光が行われたポジ型フォトレジストに現像処理を施すことによって、ポジ型フォトレジストパターンが形成される。
【０１０２】
次に、ステップＦ７では、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、導電膜にエッチング処理を施すことによって、導電膜の所定のパターンが形成される。その後、ステップＦ８では、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンが除去されて、導電膜のパターニング工程が完了する。
【０１０３】
（第１例）
次に、半導体装置の基本的な製造方法の一例として、ポリシリコン膜のパターニングについて、具体的に説明する。まず、図５７に示すように、熱酸化法等により、シリコン基板ＳＢの表面を覆うように、膜厚約２ｎｍ程度のゲート酸化膜ＧＳが形成される。次に、化学気相成長法等により、そのゲート酸化膜ＧＳを覆うように、膜厚約２５０ｎｍ程度のポリシリコン膜ＴＳが形成される。
【０１０４】
次に、図５８に示すように、ポリシリコン膜ＴＳを覆うように、膜厚約８０ｎｍ程度の有機反射防止膜ＨＢ１が形成される。次に、有機反射防止膜ＨＢ１を覆うように、ＫｒＦ用のネガ型フォトレジストＮ１が、膜厚３００ｎｍ程度になるように塗布形成される。次に、図５９に示すように、所定の周辺露光光ＳＥＬを、シリコン基板ＳＢの外縁から、たとえば３ｍｍ程度の幅の領域（外周領域）に位置するネガ型フォトレジストＮ１に照射することによって、ネガ型フォトレジストＮ１に対して周辺露光が行われる。
【０１０５】
次に、所定の条件のもとでＰＥＢ処理が施される。次に、アルカリ現像液を用いた現像処理を施すことによって、図６０に示すように、シリコン基板ＳＢの外周領域において、ネガ型フォトレジスト外周パターンＮ１ＰＰが形成される。次に、図６１に示すように、所定の条件のもとで加熱処理（熱ＨＥ）を施すことにより、ネガ型フォトレジスト外周パターンＮ１ＰＰを多少流れさせてエッジに丸みをもたせる。また、この加熱処理によって、ネガ型フォトレジストの架橋反応が進み、次に塗布形成されるポジ型フォトレジストの溶媒に不溶になって、ポジ型フォトレジストとのインターミキシングが防止されることになる。
【０１０６】
次に、図６２に示すように、ネガ型フォトレジスト外周パターンＮ１ＰＰを覆うように、ＫｒＦ用のポジ型フォトレジストＰ１が、膜厚４００ｎｍ程度になるように塗布形成される。次に、図６３に示すように、所定のパターンが描画されたフォトマスクＭＡを用い、所定の露光光ＥＬを、フォトマスクＭＡを介してポジ型フォトレジストＰ１に照射することによって、ポジ型フォトレジストに対してパターン露光が行われる。
【０１０７】
次に、周辺露光装置を用いて、図６４に示すように、所定の周辺露光光ＳＥＬを、シリコン基板ＳＢの外縁から、たとえば３ｍｍ程度の幅の領域（外周領域）に位置するポジ型フォトレジストＰ１に照射することによって、ポジ型フォトレジストＰ１に対して周辺露光が行われる。次に、所定の条件のもとでＰＥＢ処理が施される。次に、アルカリ現像液を用いた現像処理を施すことによって、図６５に示すように、外周領域の内側の内部領域では、シリコン基板ＳＢの表面（有機反射防止膜ＨＢ１の表面）に、ポジ型フォトレジストパターンＰ１Ｐが形成される。一方、シリコン基板ＳＢの外周領域では、ネガ型フォトレジスト外周パターンＮ１ＰＰが露出する。
【０１０８】
次に、ポジ型フォトレジストパターンＰ１Ｐおよびネガ型フォトレジスト外周パターンＮ１ＰＰをマスクとして、有機反射防止膜ＨＢ１にエッチングが施される。引き続いて、Ｃｌ2またはＨＢｒ等のハロゲンガスを用いて、ポリシリコン膜ＴＳにエッチングを施すことにより、ポリシリコン膜ＴＳがパターニングされる。
【０１０９】
その後、酸素プラズマによるアッシング処理を施すことにより、ポジ型フォトレジストパターンＰ１Ｐ、ネガ型フォトレジスト外周パターンＮ１ＰＰおよび有機反射防止膜ＨＢ１が除去されて、図６６に示すように、パターニングされたポリシリコンパターンＴＳＰが露出する。こうして、ポリシリコンパターンＴＳＰが形成される。
【０１１０】
上述したポリシリコン膜のパターニングでは、実施の形態１においてポリシリコン膜のパターニングとその比較例について説明したのと同様に、シリコン基板ＳＢの外周領域が、ネガ型フォトレジスト外周パターンＮ１ＰＰによって覆われている。これにより、ポリシリコン膜ＴＳにエッチング処理を施す際に、シリコン基板ＳＢの外周領域に位置するポリシリコン膜ＴＳの部分がエッチングされることはなくなり、シリコン基板ＳＢにおける外周領域と内部領域とで大きな段差が生じることがなくなる。その結果、後の写真製版処理工程において、デフォーカスが発生するのを防止して所望のパターニングを確実に行うことができる。
【０１１１】
また、一般的に、ポジ型フォトレジストは、ネガ型フォトレジストに比べて、解像度が高く、また、熱処理や周囲の環境に対してプロセスが安定しているため、通常、配線やホール等のパターニングにはポジ型フォトレジストが使用される。上述したパターニングでは、ネガ型フォトレジスト外周パターンが形成された後に、ポジ型フォトレジストパターンが形成される。これにより、ポジ型フォトレジストが現像液に晒される回数が１回で済み、ポジ型フォトレジストパターンに対する現像液の影響が少なく、より精度の高いパターニングが可能になる。
【０１１２】
（第２例）
上述したように、基本のパターニングは、被加工膜にエッチング処理を施す際に、シリコン基板における外周領域と内部領域とで大きな段差が生じることはなく、後の写真製版処理工程において、デフォーカスが発生するのを防止して所望のパターニングを確実に行うことができる。また、ポジ型フォトレジストに対して現像液の影響が少ない。
【０１１３】
このため、パターニングとしては、写真製版処理とエッチング処理が繰り返されるパターニングに好適である。そこで、その一例として、所定の長さの配線をパターニング（ラインエンドカット）する製造方法について説明する。
【０１１４】
まず、その製造方法について、フローチャートにしたがって説明する。図６７に示すように、ステップＪ１では、半導体基板の表面を覆うようにポリシリコン膜が形成される。次に、ステップＪ２では、ポリシリコン膜上にネガ型フォトレジストが塗布され、そのネガ型フォトレジストに対して周辺露光を行い、現像処理を施すことによって、ネガ型フォトレジスト外周パターンが形成される。
【０１１５】
次に、ステップＪ３では、ネガ型フォトレジスト外周パターンを覆うように塗布形成されたポジ型フォトレジストに対して所定のパターン露光と周辺露光を行い、現像処理を施すことによって、ライン状のポジ型フォトレジストパターンが形成される。ステップＪ４では、ライン状のポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、ポリシリコン膜にエッチング処理を施すことによって、図６８（Ａ）に示すように、ライン状のポリシリコン膜のパターンＬＰが形成される。
【０１１６】
ステップＪ５では、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンが除去される。次に、ステップＪ６では、新たにネガ型フォトレジストが塗布され、そのネガ型フォトレジストに対して周辺露光を行い、現像処理を施すことによって、ネガ型フォトレジスト外周パターンが形成される。
【０１１７】
次に、ステップＪ７では、ネガ型フォトレジスト外周パターンを覆うように新たに塗布形成されたポジ型フォトレジストに対して所定のパターン露光と周辺露光を行い、現像処理を施すことによって、図６８（Ｂ）に示すように、スリット状の開口部ＰＳを有するポジ型フォトレジストパターンＰ１Ｐが形成される。
【０１１８】
次に、ステップＪ８では、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、ライン状のポリシリコン膜にエッチング処理を施すことによって、図６８（Ｃ）に示すように、ライン状のポリシリコン膜がカット（切断部ＬＣ）されて、所定の長さの配線パターンＬＣＰが形成される。
【０１１９】
その後、ステップＪ９では、スリット状のポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンが除去されて、配線のパターニング工程が完了する。この製造方法では、一方向に延在する一の配線と他の配線との延在方向の間隔を縮めることができ、半導体装置の微細化に貢献することができる。
【０１２０】
次に、上述したラインエンドカットについて、さらに具体的に説明する。まず、図５７〜図６５に示す工程と実質的に同じ工程を経たのち、図６９に示すように、シリコン基板ＳＢの内部領域ＲＵでは、ポジ型フォトレジストパターンＰ１Ｐが形成され、外周領域ＲＰでは、ネガ型フォトレジスト外周パターンＮ１ＰＰが形成される。なお、図６９等において、内部領域ＲＵでは、配線の延在する方向と交差する方向ＲＸの断面構造と、配線の延在する方向ＲＹの断面構造とを示す。
【０１２１】
次に、ポジ型フォトレジストパターンＰ１Ｐおよびネガ型フォトレジスト外周パターンＮ１ＰＰをマスクとして、有機反射防止膜ＨＢ１およびポリシリコン膜ＴＳにエッチングを施すことにより、ポリシリコン膜ＴＳがパターニングされる。その後、ポジ型フォトレジストパターンＰ１Ｐ、ネガ型フォトレジスト外周パターンＮ１ＰＰおよび有機反射防止膜ＨＢ１が除去されて、図７０に示すように、パターニングされたポリシリコンパターンＴＳＰが露出する。
【０１２２】
次に、図５７〜図６５に示す工程と実質的に同じ工程を経た後、図７１に示すように、シリコン基板ＳＢの内部領域ＲＵでは、ポジ型フォトレジストパターンＰ２Ｐが形成され、外周領域ＲＰでは、ネガ型フォトレジスト外周パターンＮ２ＰＰが形成される。次に、ポジ型フォトレジストパターンＰ２Ｐおよびネガ型フォトレジスト外周パターンＮ２ＰＰをマスクとして、有機反射防止膜ＨＢ２およびポリシリコンパターンＴＳＰにエッチングを施すことにより、ポリシリコンパターンＴＳＰに切断部ＬＣ（図７２参照）が形成されて、所定の長さにカットされた配線パターンＬＣＰが形成される。
【０１２３】
その後、ポジ型フォトレジストパターンＰ２Ｐ、ネガ型フォトレジスト外周パターンＮ２ＰＰおよび有機反射防止膜ＨＢ２が除去されて、図７２に示すように、所定の長さにパターニングされた配線パターンＬＣＰが露出する。
【０１２４】
上述したラインエンドカットでは、所定の長さの配線パターンを形成するために、写真製版処理とエッチング処理がそれぞれ２回行われる。それぞれのエッチング処理では、シリコン基板ＳＢの外周領域ＲＰが、ネガ型フォトレジスト外周パターンＮ１ＰＰまたはネガ型フォトレジスト外周パターンＮ２ＰＰによって覆われている、これにより、シリコン基板ＳＢにおける外周領域ＲＰと内部領域ＲＵとで大きな段差が生じることがなくなる。これについて、比較例との関係で説明する。
【０１２５】
比較例に係る配線のパターニングでは、実施の形態１において説明した比較例（図１１〜図１６）と実質的に同じ工程を経て配線パターンが形成される。まず、図１１〜図１５に示す工程と実質的に同じ工程を経て、図７３に示すように、シリコン基板ＳＢにおける内部領域ＲＵでは、ポジ型フォトレジストパターンＰ１Ｐが形成される。一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁から所定の長さにわたり、ポジ型フォトレジストが除去される。
【０１２６】
次に、ポジ型フォトレジストパターンＰ１Ｐをマスクとして、有機反射防止膜ＨＢ１およびポリシリコン膜ＴＳにエッチングを施すことにより、ポリシリコン膜ＴＳがパターニングされる。その後、ポジ型フォトレジストパターンＰ１Ｐおよび有機反射防止膜ＨＢ１が除去されて、図７４に示すように、パターニングされたポリシリコンパターンＴＳＰが露出する。このとき、ポジ型フォトレジストＰ１が除去された外周領域ＲＰでは、ゲート酸化膜ＧＳが除去されて、シリコン基板ＳＢの表面が露出する。また、エッチングが進行すると、シリコン基板ＳＢが削られることがある。
【０１２７】
次に、図１１〜図１５に示す工程と実質的に同じ工程を経て、図７５に示すように、シリコン基板ＳＢにおける内部領域ＲＵでは、ポジ型フォトレジストパターンＰ２Ｐが形成される。一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁から所定の長さにわたり、ポジ型フォトレジストが除去される。
【０１２８】
次に、ポジ型フォトレジストパターンＰ２Ｐをマスクとして、有機反射防止膜ＨＢ２およびポリシリコンパターンＴＳＰにエッチングを施すことによって、ポリシリコンパターンＴＳＰに切断部ＬＣ（図７６参照）が形成されて、所定の長さにカットされた配線パターンＬＣＰが形成される。その後、ポジ型フォトレジストパターンＰ２Ｐおよび有機反射防止膜ＨＢ２が除去されて、図７６に示すように、所定の長さにパターニングされた配線パターンＬＣＰが露出する。
【０１２９】
比較例では、ポリシリコン膜に１回目のエッチング処理を施す際に、シリコン基板ＳＢの外周領域は、ポジ型フォトレジストに対する周辺露光によってポリシリコン膜が露出した状態にある。また、実施の形態１において説明したように、ポリシリコン膜とゲート酸化膜とのエッチング選択性（選択比）が低下しやすい。このため、シリコン基板ＳＢの外周領域では、ポリシリコン膜ＴＳのエッチング処理中に、シリコン基板ＳＢの表面が露出したり、シリコン基板の一部がエッチングされることがある。
【０１３０】
そうすると、ポリシリコン膜（ポリシリコンパターン）に２回目のエッチング処理を施す際に、外周領域では、シリコン基板の表面が露出した状態からエッチング処理が施されることになり、図７６に示すように、シリコン基板ＳＢが削られることになる。その結果、その後の写真製版処理工程において、デフォーカスが発生して所望のパターニングを行うことが困難になってしまう。
【０１３１】
これに対して、上述したラインエンドカットでは、ポリシリコン膜に１回目のエッチング処理を施す際に、シリコン基板ＳＢの外周領域ＲＰが、ネガ型フォトレジスト外周パターンＮ１ＰＰによって覆われている。また、２回目のエッチング処理を施す際にも、シリコン基板ＳＢの外周領域ＲＰが、ネガ型フォトレジスト外周パターンＮ２ＰＰによって覆われている。
【０１３２】
これにより、それぞれのエッチング処理において、外周領域ＲＰに位置するポリシリコン膜ＴＳ（またはポリシリコンパターンＴＳＰ）がエッチングされることはなくなり、外周領域ＲＰと内部領域ＲＵとで大きな段差が生じることがなくなる。その結果、後の写真製版処理工程において、デフォーカスが発生するのを防止して所望のパターニングを確実に行うことができる。
【０１３３】
また、すでに説明したように、それぞれの写真製版処理において、ポジ型フォトレジストが現像液に晒される回数が１回で済み、ポジ型フォトレジストパターンに対する現像液の影響が少ない。その結果、より精度の高いパターニングが可能になる。
【０１３４】
（第３例）
ここでは、写真製版処理とエッチング処理が繰り返されるパターニングの他の例として、ＭＯＮＯＳ型の不揮発性半導体記憶装置のゲート配線のパターニングについて説明する。この不揮発性半導体記憶装置は、大別すると、メモリセル領域と周辺回路領域とからなる。メモリセル領域には、コントロールゲート電極とサイドウォールゲート電極が形成される。周辺回路領域には、周辺回路トランジスタのゲート電極が形成される。
【０１３５】
まず、その製造方法について、フローチャートにしたがって説明する。図７７に示すように、ステップＫ１では、半導体基板の表面を覆うようにポリシリコン膜が形成される。次に、ステップＫ２では、ポリシリコン膜上にネガ型フォトレジストが塗布され、そのネガ型フォトレジストに対して周辺露光を行い、現像処理を施すことによって、ネガ型フォトレジスト外周パターンが形成される。
【０１３６】
次に、ステップＫ３では、ネガ型フォトレジスト外周パターンを覆うように塗布形成されたポジ型フォトレジストに対して所定のパターン露光と周辺露光を行い、現像処理を施すことによって、コントロールゲートをパターニングするためのポジ型フォトレジストパターンが形成される。ステップＫ４では、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、ポリシリコン膜にエッチング処理を施すことによって、コントロールゲート配線が形成される。
【０１３７】
ステップＫ５では、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンが除去される。次に、ステップＫ６では、コントロールゲート配線を覆うように、薄い絶縁膜とポリシリコン膜が形成される。ステップＫ７では、ポリシリコン膜の全面にエッチングを施すことにより、コントロールゲートの両側壁上にそれぞれ位置するポリシリコン膜の部分を残して、他のポリシリコン膜の部分とその下に位置する薄い絶縁膜が除去される。
【０１３８】
ステップＫ８では、新たにネガ型フォトレジストが塗布され、そのネガ型フォトレジストに対して周辺露光を行い、現像処理を施すことによって、ネガ型フォトレジスト外周パターンが形成される。次に、ステップＫ９では、ネガ型フォトレジスト外周パターンを覆うように新たに塗布形成されたポジ型フォトレジストに対して所定のパターン露光と周辺露光を行い、現像処理を施すことによって、コントロールゲートの両側壁上にそれぞれ残されたポリシリコン膜のうち、一方の側壁上に位置するポリシリコン膜を露出するポジ型フォトレジストパターンが形成される。
【０１３９】
ステップＫ１０では、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、露出しているポリシリコン膜にエッチング処理を施すことによって、一方の側壁上に位置するポリシリコン膜が除去される。ステップＫ１１では、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンが除去される。
【０１４０】
ステップＫ１２では、新たにネガ型フォトレジストが塗布され、そのネガ型フォトレジストに対して周辺露光を行い、現像処理を施すことによって、ネガ型フォトレジスト外周パターンが形成される。ステップＫ１３では、ネガ型フォトレジスト外周パターンを覆うように新たに塗布形成されたポジ型フォトレジストに対して所定のパターン露光と周辺露光を行い、現像処理を施すことによって、周辺回路ゲート配線をパターニングするためのポジ型フォトレジストパターンが形成される。
【０１４１】
ステップＫ１４では、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、露出しているポリシリコン膜にエッチング処理を施すことによって、周辺回路ゲート配線が形成される。ステップＫ１５では、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンが除去される。こうして、ＭＯＮＯＳ型の不揮発性半導体記憶装置のコントロールゲート配線とサイドウォールゲート配線を含むゲート配線と、周辺回路ゲート配線のパターニング工程が完了する。
【０１４２】
次に、上述したＭＯＮＯＳ型の不揮発性半導体記憶装置のゲート配線のパターニングについて、さらに具体的に説明する。
【０１４３】
まず、図５７〜図６５に示す工程と実質的に同じ工程を経たのち、図７８に示すように、シリコン基板ＳＢの内部領域ＲＵにおける領域ＲＬでは、有機反射防止膜ＨＢ１を覆い、領域ＭＲでは、コントロールゲート配線をパターニングするためのポジ型フォトレジストパターンＰ１Ｐが形成される。外周領域ＲＰでは、ネガ型フォトレジスト外周パターンＮ１ＰＰが形成される。なお、図７８等において、内部領域ＲＵでは、メモリセルが形成される領域ＲＭの断面構造と、周辺回路が形成される領域ＲＬの断面構造とを示す。
【０１４４】
次に、ポジ型フォトレジストパターンＰ１Ｐおよびネガ型フォトレジスト外周パターンＮ１ＰＰをマスクとして、有機反射防止膜ＨＢ１およびポリシリコン膜ＴＳにエッチングを施すことにより、ポリシリコン膜ＴＳがパターニングされる。その後、ポジ型フォトレジストパターンＰ１Ｐ、ネガ型フォトレジスト外周パターンＮ１ＰＰおよび有機反射防止膜ＨＢ１が除去されて、図７９に示すように、領域ＲＭでは、パターニングされたコントロールゲート配線ＣＧ（ポリシリコンパターンＴＳＰ）が露出する。
【０１４５】
次に、そのコントロールゲート配線ＣＧを覆うように所定の絶縁膜（図示せず）が形成され、さらに、図８０に示すように、ポリシリコン膜ＴＳＳが形成される。次に、そのポリシリコン膜ＴＳＳの全面に異方性エッチングを施すことにより、図８１に示すように、コントロールゲート配線ＣＧの両側壁上にポリシリコンサイドウォール膜ＴＳＳＷが形成される。
【０１４６】
次に、図５７〜図６５に示す工程と実質的に同じ工程を経たのち、図８２に示すように、シリコン基板ＳＢの内部領域ＲＵにおける領域ＲＬでは、有機反射防止膜ＨＢ２を覆い、領域ＲＭでは、所定のポリシリコンサイドウォール膜ＴＳＳＷを除去するためのポジ型フォトレジストパターンＰ２Ｐが形成される。外周領域ＲＰでは、ネガ型フォトレジスト外周パターンＮ２ＰＰが形成される。
【０１４７】
次に、ポジ型フォトレジストパターンＰ２Ｐおよびネガ型フォトレジスト外周パターンＮ２ＰＰをマスクとして、有機反射防止膜ＨＢ２およびポリシリコンサイドウォール膜ＴＳＳＷにエッチングを施すことにより、コントロールゲート配線ＣＧの両側壁上のそれぞれに位置するポリシリコンサイドウォール膜ＴＳＳＷのうち、一方の側壁上に位置するポリシリコンサイドウォール膜ＴＳＳＷが除去される。その後、ポジ型フォトレジストパターンＰ２Ｐ、ネガ型フォトレジスト外周パターンＮ２ＰＰおよび有機反射防止膜ＨＢ２が除去されて、図８３に示すように、ポリシリコンパターンＴＳＰの他方の側壁上に残されたサイドウォールゲート配線ＳＷＧ（ポリシリコンサイドウォール膜ＴＳＳＷ）が露出する。
【０１４８】
次に、図５７〜図６５に示す工程と実質的に同じ工程を経たのち、図８４に示すように、シリコン基板ＳＢの内部領域ＲＵにおける領域ＲＭでは、コントロールゲート配線ＣＧおよび有機反射防止膜ＨＢ３を覆い、領域ＲＬでは、周辺回路ゲート配線をパターニングするためのポジ型フォトレジストパターンＰ３Ｐが形成される。外周領域ＲＰでは、ネガ型フォトレジスト外周パターンＮ３ＰＰが形成される。
【０１４９】
次に、ポジ型フォトレジストパターンＰ３Ｐおよびネガ型フォトレジスト外周パターンＮ３ＰＰをマスクとして、有機反射防止膜ＨＢ３およびポリシリコン膜ＴＳＳにエッチングを施すことにより、ポリシリコン膜ＴＳがパターニングされる。その後、ポジ型フォトレジストパターンＰ３Ｐ、ネガ型フォトレジスト外周パターンＮ３ＰＰおよび有機反射防止膜ＨＢ３が除去されて、図８５に示すように、領域ＲＬでは、パターニングされた周辺回路ゲート配線ＬＧ（ポリシリコンパターンＴＳＰ）が露出する。こうして、領域ＲＭでは、コントロールゲート配線ＣＧおよびサイドウォールゲート配線ＳＷＧを含むメモリセル領域のゲート配線が形成される。また、領域ＲＬでは、周辺回路ゲート配線ＬＧが形成される。
【０１５０】
上述したメモリセル領域のゲート配線および周辺回路領域の周辺回路ゲート配線のパターニングでは、メモリセル領域のゲート配線を形成するために、２回の写真製版処理と３回のエッチング処理が行われる。さらに、周辺回路領域の周辺回路ゲート配線を形成するために、写真製版処理とエッチング処理がそれぞれ１回行われる。
【０１５１】
合計４回のエッチング処理のうち、３回のエッチング処理では、シリコン基板ＳＢの外周領域ＲＰが、ネガ型フォトレジスト外周パターンＮ１ＰＰ、ネガ型フォトレジスト外周パターンＮ２ＰＰまたはネガ型フォトレジスト外周パターンＮ３ＰＰによって覆われている。これにより、シリコン基板ＳＢにおける外周領域ＲＰと内部領域ＲＵとで大きな段差が生じることがなくなる。これについて、比較例との関係で説明する。
【０１５２】
比較例に係るメモリセル領域のゲート配線および周辺回路領域の周辺回路ゲート配線のパターニングでは、実施の形態１において説明した比較例（図１１〜図１６）と実質的に同じ工程を繰り返すことによって形成される。まず、図１１〜図１５に示す工程と実質的に同じ工程を経て、図８６に示すように、シリコン基板ＳＢの内部領域ＲＵでは、コントロールゲート配線をパターニングするためのポジ型フォトレジストパターンＰ１Ｐが形成される。一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁から所定の長さにわたり、ポジ型フォトレジストが除去される。
【０１５３】
次に、ポジ型フォトレジストパターンＰ１Ｐをマスクとして、有機反射防止膜ＨＢ１およびポリシリコン膜ＴＳにエッチングを施すことにより、ポリシリコン膜ＴＳがパターニングされる。その後、ポジ型フォトレジストパターンＰ１Ｐおよび有機反射防止膜ＨＢ１が除去されて、図８７に示すように、領域ＲＭでは、パターニングされたコントロールゲート配線ＣＧ（ポリシリコンパターンＴＳＰ）が露出する。このとき、ポジ型フォトレジストが除去された外周領域ＲＰでは、ゲート酸化膜ＧＳが除去されて、シリコン基板ＳＢの表面が露出する。
【０１５４】
次に、図８８に示すように、コントロールゲート配線ＣＧを覆うように、所定の絶縁膜（図示せず）が形成され、さらに、ポリシリコン膜ＴＳＳが形成される。次に、そのポリシリコン膜ＴＳＳの全面に異方性エッチングを施すことにより、図８９に示すように、コントロールゲート配線ＣＧの両側壁上のそれぞれにポリシリコンサイドウォール膜ＴＳＳＷが形成される。このとき、シリコン基板ＳＢの外周領域ＲＰでは、エッチング処理によって、シリコン基板ＳＢの一部がエッチングされてしまい、削れＳＫが生じる。
【０１５５】
次に、図１１〜図１５に示す工程と実質的に同じ工程を経た後、図９０に示すように、内部領域ＲＵでは、所定のポリシリコンサイドウォール膜ＴＳＳＷを除去するためのポジ型フォトレジストパターンＰ２Ｐが形成される。一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁から所定の長さにわたり、ポジ型フォトレジストが除去される。
【０１５６】
次に、ポジ型フォトレジストパターンＰ２Ｐをマスクとして、有機反射防止膜ＨＢ２およびポリシリコンサイドウォール膜ＴＳＳＷにエッチングを施すことにより、コントロールゲート配線ＣＧの両側壁上のそれぞれに位置するポリシリコンサイドウォール膜ＴＳＳＷのうち、一方の側壁上に位置するポリシリコンサイドウォール膜ＴＳＳＷが除去される。その後、ポジ型フォトレジストパターンＰ２Ｐおよび有機反射防止膜ＨＢ２が除去されて、図９１に示すように、ポリシリコンパターンＴＳＰの他方の側壁上に残されたサイドウォールゲート配線ＳＷＧ（ポリシリコンサイドウォール膜ＴＳＳＷ）が露出する。このとき、シリコン基板ＳＢの表面が露出している外周領域ＲＰでは、さらにエッチングが進み、削れＳＫが深くなる。
【０１５７】
次に、図１１〜図１５に示す工程と実質的に同じ工程を経た後、図９２に示すように、内部領域ＲＵでは、周辺回路ゲート配線をパターニングするためのポジ型フォトレジストパターンＰ３Ｐが形成される。一方、シリコン基板ＳＢの外縁から所定の長さにわたり、ポジ型フォトレジストが除去されて、有機反射防止膜ＨＢ３が露出する。
【０１５８】
次に、ポジ型フォトレジストパターンＰ３Ｐをマスクとして、有機反射防止膜ＨＢ３およびポリシリコン膜ＴＳにエッチングを施すことにより、ポリシリコン膜ＴＳがパターニングされる。このとき、有機反射防止膜ＨＢ３の表面が露出している外周領域ＲＰでは、さらにエッチングが進み、削れＳＫ（図９３参照）がさらに深くなる。
【０１５９】
その後、ポジ型フォトレジストパターンＰ３Ｐおよび有機反射防止膜ＨＢ３が除去されて、図９３に示すように、領域ＲＬでは、パターニングされた周辺回路ゲート配線ＬＧ（ポリシリコンパターンＴＳＰ）が露出する。こうして、内部領域ＲＵでは、コントロールゲート配線ＣＧおよびサイドウォールゲート配線ＳＷＧを含むメモリセル領域のゲート配線と、周辺回路領域の周辺回路ゲート配線ＬＧが形成される。
【０１６０】
比較例では、１回目のエッチング処理（コントロールゲート配線のパターニング）を施す際に、シリコン基板ＳＢの外周領域は、ポジ型フォトレジストに対する周辺露光によって有機反射防止膜ＨＢ１が露出した状態にある。また、実施の形態１において説明したように、ポリシリコン膜とゲート酸化膜とのエッチング選択性（選択比）が低下しやすい。このため、シリコン基板ＳＢの外周領域では、エッチング処理によって、シリコン基板ＳＢの表面が露出したり、シリコン基板の一部がエッチングされることがある。
【０１６１】
そうすると、２回目のエッチング処理（ポリシリコンサイドウォール膜の形成）を施す際に、外周領域ではシリコン基板の表面が露出しているため、シリコン基板ＳＢが削られることになる。
【０１６２】
さらに、３回目のエッチング処理（サイドウォールゲート配線の形成）を施す際には、シリコン基板ＳＢの外周領域は、有機反射防止膜ＨＢ２が露出した状態にある。このため、エッチング処理によって有機反射防止膜ＨＢ２が除去され、シリコン基板ＳＢが削られる。
【０１６３】
そして、４回目のエッチング処理（周辺回路ゲート配線のパターニング）を施す際には、シリコン基板ＳＢの外周領域は、有機反射防止膜ＨＢ３が露出した状態にある。このため、エッチング処理によって有機反射防止膜ＨＢ３が除去され、シリコン基板ＳＢがさらに削られる。その結果、その後の写真製版処理工程において、デフォーカスが発生して所望のパターニングを行うことが困難になってしまう。
【０１６４】
これに対して、上述したメモリセル領域のゲート配線および周辺回路領域の周辺回路ゲート配線のパターニングでは、１回目のエッチング処理（コントロールゲート配線のパターニング）の際には、ネガ型フォトレジスト外周パターンＮ１ＮＮが形成されている。２回目のエッチング処理の際に、外周領域ＲＰにネガ型フォトレジスト外周パターンが形成されていないものの、ポリシリコン膜によって覆われている。また、３回目のエッチング処理（サイドウォールゲート配線の形成）の際には、ネガ型フォトレジスト外周パターンＮ２ＮＮが形成され、４回目のエッチング処理（周辺回路ゲート配線のパターニング）の際には、ネガ型フォトレジスト外周パターンＮ３ＮＮが形成されている。
【０１６５】
これにより、それぞれのエッチング処理によって、外周領域ＲＰに位置するシリコン基板ＳＢの部分がエッチングされることはなくなり、外周領域ＲＰと内部領域ＲＵとで大きな段差が生じることがなくなる。その結果、後の写真製版処理工程において、デフォーカスが発生するのを防止して所望のパターニングを確実に行うことができる。
【０１６６】
（第４例）
次に、第１例において説明した基本のパターニングを適用した、トランジスタのゲート電極を含む半導体装置の製造方法について、具体的に説明する。
【０１６７】
まず、図９４に示すように、熱酸化法等により、シリコン基板ＳＢの表面を覆うように、所定の膜厚の絶縁膜ＺＦが形成される。次に、化学気相成長法等により、その絶縁膜ＺＦを覆うように、所定の膜厚の導電膜Ｃ１が形成される。次に、図５８に示す工程と同様の工程を経て、図９５に示すように、導電膜Ｃ１を覆うように、有機反射防止膜ＨＢ１が形成され、その有機反射防止膜ＨＢ１を覆うようにネガ型フォトレジストＮ１が塗布形成される。
【０１６８】
次に、図５９〜図６５に示す工程と実質的に同じ工程を経て、図９６に示すように、内部領域ＲＵでは、ポジ型フォトレジストパターンＰ１Ｐが形成され、外周領域ＲＰでは、ネガ型フォトレジスト外周パターンＮ１ＰＰが露出する。次に、ポジ型フォトレジストパターンＰ１Ｐおよびネガ型フォトレジスト外周パターンＮ１ＰＰをマスクとして、有機反射防止膜ＨＢ１および導電膜Ｃ１にエッチングを施すことにより、導電膜Ｃ１がパターニングされる。
【０１６９】
その後、ポジ型フォトレジストパターンＰ１Ｐおよびネガ型フォトレジスト外周パターンＮ１ＰＰ等を除去することにより、図９７に示すように、パターニングされた導電膜パターンＣ１Ｐが露出する。内部領域ＲＵでは、導電膜パターンＣ１Ｐによってゲート電極ＧＥが形成される。一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁に沿って、環状の導電膜パターンＣ１Ｐが形成される。次に、ゲート電極ＧＥをマスクとして、たとえば、ｎ型の不純物を注入することにより、ｎ型低濃度不純物領域ＬＲが形成される。
【０１７０】
次に、図９８に示すように、ゲート電極ＧＥの側壁上にサイドウォール絶縁膜ＳＷが形成される。次に、サイドウォール絶縁膜ＳＷおよびゲート電極ＧＥをマスクとして、ｎ型の不純物を注入することにより、ｎ型高濃度不純物領域ＨＲが形成される。こうして、図９８に示すように、内部領域ＲＵでは、ゲート電極ＧＥ、ｎ型低濃度不純物領域ＬＲ、ｎ型高濃度不純物領域ＨＲを含むトランジスタが形成される。
【０１７１】
次に、ゲート電極ＧＥ等を覆うように、所定の膜厚の層間絶縁膜ＳＺ１（図９９参照）が形成される。次に、層間絶縁膜ＳＺ１にコンタクトホールを形成するための写真製版処理が施される。図５８〜図６５に示す工程と同様の工程（または、ステップＦ２〜ステップＦ６）を経て、図９９に示すように、内部領域ＲＵでは、コンタクトホールを形成するためのポジ型フォトレジストパターンＰ２Ｐが形成され、外周領域ＲＰでは、ネガ型フォトレジスト外周パターンＮ２ＰＰが形成される。
【０１７２】
次に、ポジ型フォトレジストパターンＰ２Ｐおよびネガ型フォトレジスト外周パターンＮ２ＰＰをマスクとして、有機反射防止膜ＨＢ２と層間絶縁膜ＳＺ１にエッチングを施すことにより、層間絶縁膜ＳＺ１に、ｎ型高濃度不純物領域ＨＲを露出するコンタクトホールＣＨ（図１００参照）が形成される。その後、ポジ型フォトレジストパターンＰ２Ｐおよびネガ型フォトレジスト外周パターンＮ２ＰＰ等が除去される。
【０１７３】
次に、コンタクトホールＣＨを充填するように、層間絶縁膜ＳＺ１の表面に、第１配線となる所定の導電膜（図示せず）が形成される。次に、その導電膜を第１配線としてパターニングするための写真製版処理が施される。図５８〜図６５に示す工程と同様の工程（または、ステップＦ２〜ステップＦ６）を経て、内部領域ＲＵでは、第１配線をパターニングするためのポジ型フォトレジストパターン（図示せず）が形成され、外周領域ＲＰでは、ネガ型フォトレジスト外周パターン（図示せず）が形成される。
【０１７４】
次に、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、導電膜にエッチングを施すことにより、導電膜がパターニングされる。その後、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターン等を除去することにより、図１００に示すように、内部領域ＲＵでは、導電膜パターンＣ２Ｐによって第１配線Ｍ１が形成される。一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁に沿って、環状の導電膜パターンＣ２Ｐが形成される。
【０１７５】
次に、第１配線Ｍ１等を覆うように、所定の膜厚の層間絶縁膜ＳＺ２（図１０１参照）が形成される。次に、その層間絶縁膜の表面に、第２配線となる所定の導電膜（図示せず）が形成される。次に、その導電膜を第２配線としてパターニングするための写真製版処理が施される。図５８〜図６５に示す工程と同様の工程（または、ステップＦ２〜ステップＦ６）を経て、内部領域ＲＵでは、第２配線をパターニングするためのポジ型フォトレジストパターン（図示せず）が形成され、外周領域ＲＰでは、ネガ型フォトレジスト外周パターン（図示せず）が形成される。
【０１７６】
次に、そのポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターンをマスクとして、導電膜にエッチングを施すことにより、導電膜がパターニングされる。その後、ポジ型フォトレジストパターンおよびネガ型フォトレジスト外周パターン等を除去することにより、図１０１に示すように、内部領域ＲＵでは、導電膜パターンＣ３Ｐによって第２配線Ｍ２が形成される。
【０１７７】
一方、外周領域ＲＰでは、シリコン基板ＳＢの外縁に沿って、環状の導電膜パターンＣ３Ｐが形成される。次に、その第２配線Ｍ２等を覆うように、所定の膜厚の層間絶縁膜ＳＺ３が形成される。以下、必要に応じて、第１配線Ｍ１等と同様にして、上層の配線と層間絶縁膜が形成されることになる。こうして、半導体装置の主要部分が形成される。
【０１７８】
上述した半導体装置の製造方法では、シリコン基板ＳＢの外周領域が、ネガ型フォトレジスト外周パターンＮ１ＰＰによって覆われている。これにより、導電膜Ｃ１にエッチング処理を施す際に、シリコン基板ＳＢの外周領域に位置する導電膜Ｃ１の部分がエッチングされることはなくなり、シリコン基板ＳＢにおける外周領域ＲＰと内部領域ＲＵとで大きな段差が生じることがなくなる。その結果、後の第１配線、第２配線等を形成する際の写真製版処理工程において、デフォーカスが発生するのを防止して所望のパターニングを確実に行うことができる。
【０１７９】
また、上述した半導体装置の製造方法では、シリコン基板ＳＢの外周領域ＲＰを覆うネガ型フォトレジスト外周パターンによって、導電膜Ｃ１等の被加工膜が外周領域ＲＰに残されることになる。このため、実施の形態１の第２例と同様に、ウェハプロセスが完了したウェハ状態の半導体装置は、外周領域ＲＰにおいて、図１０１に示すように、第１配線等をなす導電膜Ｃ１Ｐ等が積層された構造を有している。これにより、実施の形態１において説明したように、外周領域ＲＰにレーザ印字された記号や番号等（図２６における５つの＊印を参照）が、読取装置によって識別されなくなるのを防止することができる。
【０１８０】
なお、上述した実施の形態１および実施の形態２では、ポジ型フォトレジストパターンが形成された後、ネガ型フォトレジストが塗布形成される前に、ネガ型フォトレジストとのインターミキシングを防止するために、ポジ型フォトレジストパターンに対して硬化処理を施す場合を例に挙げて説明した。ネガ型フォトレジストの溶媒がポジ型フォトレジストパターンを溶解させない溶媒であれば、硬化処理は必ずしも必要でない。たとえば、水を溶媒とするネガ型フォトレジスト（特許第２９３６４３８号）を適用することで、ポジ型フォトレジストパターンに対する硬化処理は不要になる。
【０１８１】
一方、実施の形態３において説明したように、ネガ型フォトレジスト外周パターンが形成された後に、ポジ型フォトレジストパターンが形成される場合では、ネガ型フォトレジスト外周パターンに対して硬化処理を行うことは必ずしも必要ではない。
【０１８２】
また、半導体装置の製造においては、実施の形態１において説明した基本の製造方法（図１〜図１０参照）、実施の形態２において説明した基本の製造方法（図３７〜図４７参照）および実施の形態３において説明した基本の製造方法（図５６〜図６６参照）を、適宜組み合わせてもよい。
【０１８３】
また、上述した各実施の形態では、ゲート配線材料として、ポリシリコン膜を例に挙げてそのパターニングについて説明した。ゲート配線材料としては、ポリシリコン膜に限られるものではなく、ポリシリコン膜とタングステンシリサイド（ＷＳｉ2）膜との積層膜、または、ポリシリコン膜、チタンナイトライド（ＴｉＮ）膜およびタングステン（Ｗ）膜の積層膜等についても適用することができる。また、チタンナイトライド膜、アルミニウムルテニウム（ＡｌＲｕ）膜、タングステン膜、タンタル窒化シリコン（ＴａＳｉＮ）膜等についても適用することができる。
【０１８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１８５】
ＳＢ  シリコン基板、ＧＳ  ゲート酸化膜、ＴＳ  ポリシリコン膜、ＨＢ１  有機反射防止膜、Ｐ１  ポジ型フォトレジスト、Ｐ１Ｐ  ポジ型フォトレジストパターン、Ｎ１  ネガ型フォトレジスト、Ｎ１ＰＰ  ネガ型フォトレジスト外周パターン、ＴＳＰ  ポリシリコンパターン、ＭＡ  フォトマスク、ＥＬ  露光光、ＳＥＬ  周辺露光光、ＣＬ  ＤＵＶ光、ＲＵ  内部領域、ＲＰ  外周領域、ＳＫ  削れ、ＺＦ  絶縁膜、ＧＺＦ  ゲート絶縁膜、Ｃ１  導電膜、Ｃ１Ｐ  導電膜パターン、ＧＥ  ゲート電極、ＳＷ  サイドウォール絶縁膜、ＬＲ  ｎ型低濃度不純物領域、ＨＲ  ｎ型高濃度不純物領域、ＳＺ１  層間絶縁膜、ＣＨ  コンタクトホール、ＨＢ２  有機反射防止膜、Ｐ２Ｐ  ポジ型フォトレジストパターン、Ｎ２ＰＰ  ネガ型フォトレジスト外周パターン、Ｃ２  導電膜、Ｃ２Ｐ  導電膜パターン、Ｍ１  第１配線、ＳＺ２  層間絶縁膜、Ｃ３Ｐ  導電膜パターン、Ｍ２  第２配線、ＳＺ３  層間絶縁膜、Ｗ  シリコンウェハ、ＬＰ  ラインパターン、ＰＳ  スリット、ＲＸ  Ｘ方向、ＲＹ  Ｙ方向、ＬＣ  切断部、ＬＣＰ  配線パターン、ＲＭ  メモリ領域、ＲＬ  ロジック領域、ＴＳＳ  ポリシリコン膜、ＴＳＳＷ  ポリシリコンサイドウォール膜、Ｐ３Ｐ  ポジ型フォトレジストパターン、Ｎ３ＰＰ  ネガ型フォトレジスト外周パターン、ＨＢ３  有機反射防止膜、ＣＧ  コントロールゲート配線、ＳＷＧ  サイドウォールゲート配線、ＬＧ  周辺回路ゲート配線。
【図１】
2013232576.tif 000003
【図２】
2013232576.tif 000004
【図３】
2013232576.tif 000005
【図４】
2013232576.tif 000006
【図５】
2013232576.tif 000007
【図６】
2013232576.tif 000008
【図７】
2013232576.tif 000009
【図８】
2013232576.tif 000010
【図９】
2013232576.tif 000011
【図１０】
2013232576.tif 000012
【図１１】
2013232576.tif 000013
【図１２】
2013232576.tif 000014
【図１３】
2013232576.tif 000015
【図１４】
2013232576.tif 000016
【図１５】
2013232576.tif 000017
【図１６】
2013232576.tif 000018
【図１７】
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【図１８】
2013232576.tif 000020
【図１９】
2013232576.tif 000021
【図２０】
2013232576.tif 000022
【図２１】
2013232576.tif 000023
【図２２】
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【図２３】
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【図２４】
2013232576.tif 000026
【図２５】
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【図２６】
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【図２７】
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【図２８】
2013232576.tif 000030
【図２９】
2013232576.tif 000031
【図３０】
2013232576.tif 000032
【図３１】
2013232576.tif 000033
【図３２】
2013232576.tif 000034
【図３３】
2013232576.tif 000035
【図３４】
2013232576.tif 000036
【図３５】
2013232576.tif 000037
【図３６】
2013232576.tif 000038
【図３７】
2013232576.tif 000039
【図３８】
2013232576.tif 000040
【図３９】
2013232576.tif 000041
【図４０】
2013232576.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
2013232576.tif 000072
【図７１】
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【図７２】
2013232576.tif 000074
【図７３】
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【図７４】
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【図７５】
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【図７６】
2013232576.tif 000078
【図７７】
2013232576.tif 000079
【図７８】
2013232576.tif 000080
【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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