(57)【要約】【課題】チップ面積の縮小を可能とする半導体記憶装置を提供する。【解決手段】実施形態によれば、制御回路は、メモリセルに対するデータ書き込み時には、トランジスタ４０のゲート電極４５に第１の電圧を与え、メモリセルに対するデータ読み出し時には、データ読み出し対象のメモリセルと接続されたビット線と接続されたトランジスタ４０のゲート電極４５に、第１の電圧とは異なる第２の電圧を与える。【選択図】図１
2013229071.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリストリングと、前記メモリストリングの一端に接続されたビット線とを有するメモリセルアレイと、
前記メモリセルアレイを制御する制御回路と、
前記ビット線と接続された第１導電形の第１の半導体領域と、前記制御回路と接続された第１導電形の第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間に設けられた第２導電形のチャネル領域と、前記チャネル領域上に設けられたゲート電極とを有するトランジスタと、
を備え、
前記制御回路は、
前記メモリセルに対するデータ書き込み時には、前記トランジスタの前記ゲート電極に第１の電圧を与え、
前記メモリセルに対するデータ読み出し時には、データ読み出し対象の前記メモリセルと接続されたビット線と接続された前記トランジスタの前記ゲート電極に、前記第１の電圧とは異なる第２の電圧を与える半導体記憶装置。
【請求項２】
前記第２の電圧は、前記第１の電圧よりも大きい請求項１記載の半導体記憶装置。
【請求項３】
前記第１の電圧と前記第２の電圧との複数通りの組み合わせを保持する記憶部をさらに備え、
前記制御回路は、前記複数の組み合わせの中から前記第１の電圧及び前記第２の電圧の組み合わせを選択可能である請求項１または２に記載の半導体記憶装置。
【請求項４】
前記トランジスタは、
前記第１の半導体領域と前記チャネル領域との間に設けられ、前記第１の半導体領域よりも第１導電形不純物濃度が低い第１導電形の第３の半導体領域をさらに有する請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
第１方向において、前記トランジスタは素子分離層を挟んで複数個形成され、
前記トランジスタの前記ゲート電極は前記第１方向に延び、
前記トランジスタの前記ゲート電極はそれぞれの前記トランジスタにおいて共通接続されている請求項１〜４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置において、ビット線とセンスアンプとの間にはビット線フックアップトランジスタと称されるスイッチング素子が接続され、データ消去時にウェル電位（基板電位）の影響で高電位にされたビット線に対して、センスアンプを電気的に切り離すことが可能になっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１５１１５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、チップ面積の縮小を可能とする半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置は、複数のメモリセルを含むメモリストリングと、前記メモリストリングの一端に接続されたビット線とを有するメモリセルアレイと、前記メモリセルアレイを制御する制御回路と、トランジスタと、を備えている。前記トランジスタは、前記ビット線と接続された第１導電形の第１の半導体領域と、前記制御回路と接続された第１導電形の第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間に設けられた第２導電形のチャネル領域と、前記チャネル領域上に設けられたゲート電極とを有する。前記制御回路は、前記メモリセルに対するデータ書き込み時には、前記トランジスタの前記ゲート電極に第１の電圧を与え、前記メモリセルに対するデータ読み出し時には、データ読み出し対象の前記メモリセルと接続されたビット線と接続された前記トランジスタの前記ゲート電極に、前記第１の電圧とは異なる第２の電圧を与える。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体記憶装置の構成を示すブロック図。
【図２】実施形態の半導体記憶装置の模式断面図。
【図３】実施形態の半導体記憶装置の模式平面図。
【図４】図３におけるＡ−Ａ断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。また、以下の実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形がｐ形、第２導電形がｎ形であってもよい。
【０００８】
図１は、実施形態の半導体記憶装置１の構成を示すブロック図である。
【０００９】
半導体記憶装置１は、メモリセルアレイ１０と、メモリセルアレイ１０の動作を制御する制御回路（周辺回路）とを有する。
【００１０】
メモリセルアレイ１０は、データを記憶する複数のメモリセル（以下、単にセルとも称する）を含む。制御回路は、電圧発生回路１１、制御部１３、ロウデコーダ１５、データ入出力バッファ１４、センスアンプ１６などを含み、外部回路からの要求に基づき、メモリセルに対するデータの書き込み、消去、読み出しを行う。
【００１１】
さらに、半導体記憶装置１は、例えば読み出し専用の記憶部１２を有する。メモリセルアレイ１０、制御回路および記憶部１２は、同じ基板上（１つのチップ）に集積形成されている。
【００１２】
図２は、半導体記憶装置１における基板２１の表面付近の断面を表す。
【００１３】
メモリセルアレイ１０における、半導体基板２１の表面もしくは半導体基板２１の表面に形成されたｐ形ウェル層の表面には、アクティブ領域（またはチャネル領域）２１ａが形成されている。アクティブ領域２１ａは第１の方向Ｌに延びている。
【００１４】
図２には第１の方向Ｌに延びる１つのアクティブ領域２１ａの断面しか表されないが、複数のアクティブ領域２１ａが、第１の方向Ｌに対して交差（例えば直交）する第２の方向（図２における紙面を貫く方向であって、図１における方向Ｗ）に、素子分離層を介して並んでいる。
【００１５】
アクティブ領域２１ａ上には絶縁膜２２が設けられている。絶縁膜２２は、第１の方向Ｌに延び、第２の方向Ｗには複数に分断されている。
【００１６】
メモリセルアレイ１０における絶縁膜２２上には、複数の電荷蓄積層ＦＧが設けられている。電荷蓄積層は、例えば、浮遊ゲート電極、トラップ絶縁膜、または、これらの積層膜である。複数の電荷蓄積層ＦＧは第１の方向Ｌに分断されている。また、複数の電荷蓄積層ＦＧは、第２の方向Ｗにも分断されている。
【００１７】
電荷蓄積層ＦＧの上には、中間絶縁膜２３が設けられている。中間絶縁膜２３は、第１の方向Ｌに複数に分断されている。中間絶縁膜２３は、第２の方向Ｗには分断されずに連続して延びている。
【００１８】
中間絶縁膜２３上には、制御ゲートＣＧが設けられている。制御ゲートＣＧは、第１の方向Ｌに複数に分断されている。制御ゲートＣＧは、第２の方向Ｗには分断されずに連続して延びている。
【００１９】
基板２１を図２における上方から見た平面視にて、電荷蓄積層ＦＧは、第２の方向Ｗに延びる制御ゲートＣＧと、第１の方向Ｌに延びるアクティブ領域２１ａとの交差部に位置する。すなわち、基板２１上に、複数のメモリセルＭＣがマトリクス状にレイアウトされている。１つのメモリセルＭＣは、そのまわりを絶縁体で囲まれた１つの電荷蓄積層ＦＧを含む。
【００２０】
電荷蓄積層ＦＧは、絶縁体で覆われ、電気的にどこにも接続されていない。そのため、電源を切っても、電荷蓄積層ＦＧ内に蓄積された電子は電荷蓄積層ＦＧから漏れ出さず、また新たに入ることもない。すなわち、実施形態の半導体記憶装置１は、電源を供給することなくデータを保持することができる不揮発性半導体記憶装置である。
【００２１】
複数（例えば１６〜６６個）のメモリセルＭＣが、第１の方向Ｌに直列接続され、セル列を構成する。第１の方向Ｌで隣り合うメモリセルＭＣどうしは、アクティブ領域２１ａに形成されたｎ形半導体領域（図示せず）を共有している。さらに、セル列の第１の方向Ｌの一端にはビット線側選択トランジスタＳＴＤが接続され、他端にはソース線側選択トランジスタＳＴＳが接続されている。セル列、選択トランジスタＳＴＤおよびＳＴＳは、ビット線ＢＬとソース線ＳＬとの間に直列接続され、メモリストリングＭＳを構成する。
【００２２】
ソース線ＳＬは、ソース線コンタクト３１及びｎ形半導体領域２７を介して、アクティブ領域２１ａに接続されている。ｎ形半導体領域２７は、メモリストリングＭＳの一方の端における基板２１の表面に形成されている。ソース線コンタクト３１は、ｎ形半導体領域２７上に設けられ、ｎ形半導体領域２７にオーミック接触している。
【００２３】
セル列とｎ形半導体領域２７との間に、ソース線側選択トランジスタＳＴＳが設けられている。ソース線側選択トランジスタＳＴＳは、ソース線側選択ゲートＳＧＳを有する。ソース線側選択ゲートＳＧＳは、セル列とｎ形半導体領域２７との間のアクティブ領域２１ａ上に絶縁膜２２を介して設けられている。また、セル列とソース線側選択ゲートＳＧＳとの間の部分の絶縁膜２２の下の基板２１表面には、図示しないｎ形半導体領域が形成されている。
【００２４】
ｎ形半導体領域２７を第１の方向Ｌに挟んで一対のソース線側選択ゲートＳＧＳが設けられ、それぞれのソース線側選択ゲートＳＧＳは、それぞれ異なるセル列を共通のソース線ＳＬと接続可能にする。すなわち、第１の方向Ｌで直列接続された複数のメモリストリングＭＳ間でソース線ＳＬを共有している。
【００２５】
ビット線ＢＬは、ビット線コンタクト３２及び３３、およびｎ形半導体領域２６を介して、アクティブ領域２１ａに接続されている。ｎ形半導体領域２６は、メモリストリングＭＳの他方の端の基板２１の表面に形成されている。ビット線コンタクト３２はｎ形半導体領域２６上に設けられ、ｎ形半導体領域２６にオーミック接触している。ビット線コンタクト３２上にはビット線コンタクト３３が設けられ、ビット線コンタクト３３は、ビット線ＢＬとビット線コンタクト３２とを接続している。
【００２６】
セル列とｎ形半導体領域２６との間に、ビット線側選択トランジスタＳＴＤが設けられている。ビット線側選択トランジスタＳＴＤは、ビット線側選択ゲートＳＧＤを有する。ビット線側選択ゲートＳＧＤは、セル列とｎ形半導体領域２６との間のアクティブ領域２１ａ上に絶縁膜２２を介して設けられている。また、セル列とビット線側選択ゲートＳＧＤとの間の部分の絶縁膜２２の下の基板２１表面には、図示しないｎ形半導体領域が形成されている。
【００２７】
ｎ形半導体領域２６を第１の方向Ｌに挟んで一対のビット線側選択ゲートＳＧＤが設けられ、それぞれのビット線側選択ゲートＳＧＤは、それぞれ異なるセル列を１本の同じビット線ＢＬと接続可能にする。すなわち、第１の方向Ｌで直列接続された複数のメモリストリングＭＳは、１本の同じビット線ＢＬに接続されている。
【００２８】
ソース線側選択ゲートＳＧＳ、ビット線側選択ゲートＳＧＤ、およびソース線ＳＬは、第２の方向Ｗ（図２において紙面を貫く方向）に延びている。ソース線ＳＬは、第２の方向Ｗに並ぶ複数のアクティブ領域２１ａを横切ってレイアウトされ、複数のアクティブ領域２１ａは共通のソース線ＳＬに接続されている。第２の方向Ｗに並ぶ複数のアクティブ領域２１ａの数に対応して、複数のビット線ＢＬが第２の方向Ｗに並んで設けられている。各々のビット線ＢＬは第１の方向Ｌに延びている。
【００２９】
制御ゲートＣＧ上、ソース線側選択ゲートＳＧＳ上およびビット線側選択ゲートＳＧＤ上には、層間絶縁膜２４が設けられ、その層間絶縁膜２４上にビット線ＢＬが設けられている。
【００３０】
また、メモリセルＭＣ間、メモリセルＭＣとビット線側選択ゲートＳＧＤとの間、およびメモリセルＭＣとソース線側選択ゲートＳＧＳとの間にも、層間絶縁膜２４が設けられている。
【００３１】
メモリセルＭＣの制御ゲートＣＧに所望の制御電圧が与えられると、中間絶縁膜２３を介して制御ゲートＣＧと容量結合している電荷蓄積層ＦＧにも制御電圧が与えられる。この電荷蓄積層ＦＧの電圧により、絶縁膜２２を介して電荷蓄積層ＦＧの下に存在するアクティブ領域２１ａに反転層（ｎ形チャネル）が形成される。
【００３２】
ビット線側選択ゲートＳＧＤに所望の制御電圧が与えられると、絶縁膜２２を介してビット線側選択ゲートＳＧＤの下に存在するアクティブ領域２１ａに反転層（ｎ形チャネル）が形成される。同様に、ソース線側選択ゲートＳＧＳに所望の制御電圧が与えられると、絶縁膜２２を介してソース線側選択ゲートＳＧＳの下に存在するアクティブ領域２１ａに反転層（ｎ形チャネル）が形成される。
【００３３】
次に、図１を参照して、制御回路について説明する。
【００３４】
前述したように、メモリセルアレイ１０は、複数のメモリセルＭＣと、第１の方向Ｌに延びる複数のビット線ＢＬと、第２の方向Ｗに延びる複数のワード線ＷＬとを含む。ワード線ＷＬは、図２に示す制御ゲートＣＧ、選択ゲートＳＧＤ、ＳＧＳに対応する。
【００３５】
ビット線ＢＬは、後述するトランジスタ（ビット線フックアップトランジスタまたは転送トランジスタ）４０を介して、センスアンプ１６に接続されている。センスアンプ１６は、読み出しデータをセンスし、書き込みデータを保持するためのページバッファを構成する。
【００３６】
ワード線ＷＬはロウデコーダ１５に接続され、ロウデコーダ１５は、ワード線ＷＬを選択して駆動する。
【００３７】
データ入出力バッファ１４は、センスアンプ１６と外部入出力端子との間でデータ授受を行い、コマンドデータやアドレスデータを受け取る。
【００３８】
制御部１３は、書き込みイネーブル信号、読み出しイネーブル信号、アドレスラッチイネーブル信号、コマンドラッチイネーブル信号等の外部制御信号をホスト、またはメモリコントローラＨＭから受けて、データの読み出し、書き込み、消去のシーケンス制御、印加電圧の制御など、メモリセルアレイ１０の動作全般の制御を行う。
【００３９】
例えば、制御部１３は、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ１６に転送され、アドレスデータはロウデコーダ１５やセンスアンプ１６に転送される。
【００４０】
電圧発生回路１１は、複数の昇圧回路（図示せず）と、パルス発生回路（図示せず）とを有し、制御部１３からの制御信号に基づいて、駆動する昇圧回路の数を切り替え、さらにパルス発生回路を制御して、ロウデコーダ１５に供給するパルス電圧のパルス幅やパルス高さを調整する。
【００４１】
なお、書き込み動作や消去動作のパルス電圧のパルス幅やパルス高さは、例えば読み出し専用メモリである記憶部１２に、電圧設定データとして格納しておくことができる。また、書き込み回数、消去回数なども記憶部１２に電圧設定データとして格納しておくことができる。制御部１３は、記憶部１２に格納された電圧設定データに従って、駆動すべき昇圧回路の数を設定することができる。
【００４２】
ビット線ＢＬは、トランジスタ４０を介して、センスアンプ１６と接続されている。トランジスタ４０も、メモリセルアレイ１０や他の制御回路とともに、図２に示すように基板２１上に形成されている。
【００４３】
図３は、基板２１上におけるトランジスタ４０が形成された領域の模式平面図であり、図４は、図３におけるＡ−Ａ断面図である。
【００４４】
トランジスタ４０は、例えばｎ形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であり、第１〜第３の半導体領域４１〜４３、チャネル領域４４およびゲート電極４５を含む。
【００４５】
第１〜第３の半導体領域４１〜４３は、いずれもｎ形であり、ｐ形の基板２１の表面、または基板２１の表面に形成されたｐ形ウェル層の表面に形成されている。第１の半導体領域４１と、第２の半導体領域４２とは互いに離間している。第３の半導体領域４３は、第１の半導体領域４１と第２の半導体領域４２との間で、第１の半導体領域４１に隣接して形成されている。第３の半導体領域４３のｎ形不純物濃度は、第１の半導体領域４１のｎ形不純物濃度及び第２の半導体領域４２のｎ形不純物濃度よりも低い。
【００４６】
第２の半導体領域４２と第３の半導体領域４３との間における基板２１またはｐ形ウェル層の表面にｐ形のチャネル領域４４が形成されている。チャネル領域４４上には、絶縁膜２２を介してゲート電極４５が設けられている。
【００４７】
第１の半導体領域４１上には、第１の半導体領域４１にオーミック接触したコンタクト３４が設けられ、さらにコンタクト３４上にコンタクト３５が設けられている。コンタクト３５は、ビット線ＢＬと接続されている。したがって、コンタクト３４及び３５によって、第１の半導体領域４１はビット線ＢＬと電気的に接続されている。
【００４８】
第２の半導体領域４２上には、第２の半導体領域４２にオーミック接触したコンタクト３６が設けられ、このコンタクト３６によって、第２の半導体領域４２は配線Ｍ０と電気的に接続されている。配線Ｍ０は、センスアンプ１６と接続されている。したがって、第２の半導体領域４２は、センスアンプ１６と電気的に接続されている。
【００４９】
後述するように、センスアンプ１６に接続された第２の半導体領域４２には、例えば０〜３Ｖ程度の電圧しかかからないが、ビット線ＢＬと接続された第１の半導体領域４１には、最大で例えば１６〜２０Ｖの電圧がかかる。したがって、トランジスタ４０において、第１の半導体領域４１側には、第２の半導体領域４２側よりも高耐圧が求められる。
【００５０】
そのため、第１の半導体領域４１とゲート電極４５との間の基板２１の表面には、第１の半導体領域４１よりもｎ形不純物濃度が低い第３の半導体領域４３を設けている。図３に示すように、平面視で第３の半導体領域４３内に第１の半導体領域４１が形成されている。
【００５１】
また、第１の半導体領域４１とコンタクト３４とのコンタクト部６２（図３に示す）と、ゲート電極４５との間の距離Ｌ１は、第２の半導体領域４２とコンタクト３６とのコンタクト部６１（図３に示す）と、ゲート電極４５との間の距離Ｌ２よりも長い。
【００５２】
第２の半導体領域４２のｎ形不純物濃度は、例えば１×１０２０〜１×１０２１（ｃｍ−３）であり、上記距離Ｌ２は、例えば５０〜３００ｎｍである。
【００５３】
第１の半導体領域４１のｎ形不純物濃度は、例えば１×１０２０〜１×１０２１（ｃｍ−３）であり、その周囲１００〜２００ｎｍの範囲にｎ形不純物濃度が１×１０２０（ｃｍ−３）以下の第３の半導体領域４３が形成されている。また、上記距離Ｌ１は、例えば４００ｎｍ〜１μｍである。
【００５４】
センスアンプ側の領域に比べて、低不純物濃度（高抵抗）の領域をビット線側に形成し、また、ゲート電極４５とコンタクト部６２との間の距離Ｌ１を長くすることで、コンタクト３４を通じてビット線ＢＬから供給される高電圧をゲート電極４５近傍で低下させることができる。
【００５５】
なお、例えば、チャネル領域４４のｐ形不純物濃度は５×１０１８（ｃｍ−３）以下であり、チャネル長は７００ｎｍ〜２μｍであり、チャネル幅は３００〜６００ｎｍである。
【００５６】
図３に示すように、ゲート電極４５を共有する複数のトランジスタ４０は、第２の方向Ｗに一定間隔で周期的に形成されている。
【００５７】
１本のビット線ＢＬにつき１つのトランジスタ４０が接続されている。ビット線ＢＬの幅に比べて、トランジスタ４０の幅（第２の方向Ｗのサイズ）は非常に大きい。そのため、ゲート電極４５を共有しない関係にある複数のトランジスタ４０は、第１の方向Ｌで一直線状に整列せず、第２の方向Ｗに少しずつずれてレイアウトされている。
【００５８】
第１の方向Ｌで隣り合うトランジスタ４０間には、素子分離層５１が設けられている。素子分離層５１は、例えば、図２に示すように、基板２１の表面に形成されたトレンチ内に絶縁膜が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造を有する。
【００５９】
第２の方向Ｗで隣り合うトランジスタ４０間にも、図４に示すように、基板２１の表面に形成されたトレンチ内に絶縁膜が埋め込まれたＳＴＩ構造の素子分離層５２が設けられている。
【００６０】
第１の方向Ｌで隣り合うトランジスタ４０間において、第１の半導体領域４１どうし、または第２の半導体領域４２どうしが向き合うようにレイアウトされる。すなわち、第１の方向Ｌで隣り合うトランジスタ４０間で、第１の半導体領域４１と第２の半導体領域４２とは向き合わない。これにより、メモリセルＭＣの消去動作時に、隣り合うトランジスタ４０における一方のトランジスタ４０の第１の半導体領域４１と、他方のトランジスタ４０の第２の半導体領域４２との間に強い電界がかかるのを抑制することができ、リーク電流を抑制し、絶縁破壊を防ぐことができる。
【００６１】
次に、実施形態の半導体記憶装置１の動作について説明する。
【００６２】
実施形態の半導体記憶装置１では、メモリセルＭＣの閾値（電圧）の高低で、２進数データを区別する。閾値の制御は、電荷蓄積層ＦＧ中の電荷量を制御することで行われる。
【００６３】
以下の説明では、例えば、１つのメモリセルＭＣが２値（“０”、“１”）を区別して記憶する場合を例に挙げて説明するが、１つのメモリセルＭＣが３値以上の多値を区別して記憶する場合にも、実施形態は適用可能である。
【００６４】
メモリセルＭＣを、閾値が例えば０Ｖ以下の“１”状態から、“１”状態よりも閾値が高い“０”状態にすることをデータの書き込みと呼び、“０”状態から“１”状態にすることをデータの消去と呼ぶ。
【００６５】
書き込み時、メモリセルＭＣの制御ゲートＣＧに正の電圧を与え、絶縁膜（トンネル絶縁膜）２２を通じて、基板２１表面から電荷蓄積層ＦＧに電子を注入する。消去時、制御ゲートＣＧの電圧を０Ｖにして、基板２１に正の電圧を与え、電荷蓄積層ＦＧから基板２１に電子を引き抜く。
【００６６】
書き込みは、同じ制御ゲートＣＧに接続された複数のメモリセルＭＣの集合であるページごとに行われる。つまり、同じ制御ゲートＣＧに接続された複数のメモリセルＭＣを同時に書き込む。
【００６７】
書き込み時、ビット線側選択ゲートＳＧＤには２〜３Ｖの電圧が与えられ、ビット線側選択トランジスタＳＴＤはオン状態になる。書き込み対象ページの制御ゲートＣＧには、書き込み電圧（１６〜２３Ｖ）が与えられ、それ以外の制御ゲートＣＧには、中間電位（６〜１３Ｖ）が与えられる。 ソース線側選択ゲートＳＧＳには０Ｖが与えられ、ソース線側選択トランジスタＳＴＳはオフ状態にされる。“０”状態に書き込むメモリセル（書き込み対象セル）が接続されたビット線ＢＬの電位は０Ｖにされ、“１”状態を保持するセルが接続されたビット線ＢＬの電位は約２〜２．５Ｖにされる。
【００６８】
これにより、書き込み対象セルを含むメモリストリングＭＳのビット線側選択トランジスタＳＴＤはオンのままとなるが、書き込み対象セルを含まないメモリストリングＭＳのビット線側選択トランジスタＳＴＤはオフとなる。書き込み対象セルを含むメモリストリングＭＳでは、ビット線ＢＬの０Ｖがセルのチャネル領域（アクティブ領域２１ａ）に転送され、セルのチャネル領域と、書き込み電圧を与えられた制御ゲートＣＧとの電位差が大きくなり、電荷蓄積層ＦＧに電子が注入される。
【００６９】
書き込み対象セルを含まないメモリストリングＭＳでは、ビット線側選択トランジスタＳＴＤとソース線側選択トランジスタＳＴＳとがともにオフのため、各制御ゲートＣＧに加えられた電圧によりセルのチャネル領域の電位が持ち上がり、セルのチャネル領域と、制御ゲートＣＧとの電位差は小さくなる。そのため電荷蓄積層ＦＧには電子が注入されない。
【００７０】
第２の方向Ｗに並んだ複数のメモリストリングＭＳ群は、消去の単位となるブロックを構成する。そして、消去動作時、消去対象ブロックのセルの制御ゲートＣＧのすべてに０Ｖを与え、それ以外の制御ゲートＣＧ、選択ゲートＳＧＤ、ＳＧＳ、ビット線ＢＬ、ソース線ＳＬをフローティングにした状態で、基板２１もしくは基板表面のｐ形ウェルに１６〜２０Ｖの電圧を印加する。消去対象ブロックの制御ゲートＣＧと、ｐ形ウェルとの電位差で、消去対象ブロックの電荷蓄積層ＦＧ中の電子はｐ形ウェルに引き抜かれる。
【００７１】
データの読み出しは、ビット線ＢＬに接続されたセンスアンプ１６により行う。読み出しも、書き込みと同様、ページ単位で行われる。
【００７２】
読み出し時、読み出し対象ページの制御ゲートＣＧには、“１”と“０”との境界と定義されるメモリセルＭＣの閾値電圧と同じ電圧（ここでは例えば０Ｖ）が印加される。それ以外のページの制御ゲートＣＧには、すべてのメモリセルＭＣの閾値電圧よりも大きい電圧（例えば６Ｖ）を印加する。
【００７３】
選択ゲートＳＧＤ及びＳＧＳには２〜３Ｖが印加され、選択トランジスタＳＴＤ及びＳＴＳはオン状態にされる。ビット線ＢＬには０．５〜１．０Ｖ程度の電圧が与えられ、ソース線ＳＬには０Ｖが与えられる。
【００７４】
読み出し対象セルの閾値が０Ｖ以下であれば、読み出し対象セルはオン状態となり、ビット線ＢＬからソース線ＳＬへと電流が流れる。読み出し対象セルの閾値が０Ｖ以上であれば、読み出し対象セルはオフ状態となり、ビット線ＢＬからソース線ＳＬへは電流は流れない。その電流をセンスアンプ１６がセンスし、電流が流れれば読み出し対象セルは“１”状態で、流れなければ“０”状態と判断する。
【００７５】
前述したように、データ消去時、ビット線ＢＬ及びソース線ＳＬはフローティングであるため、いわゆるカップリングによりビット線ＢＬ及びソース線ＳＬは基板２１またはｐ形ウェルに与えられた消去電圧（１６〜２０Ｖ）とほぼ同じ電圧になる。
【００７６】
ビット線ＢＬはセンスアンプ１６に接続されるが、一般にセンスアンプ１６は高電圧に耐える構造をもっていない。そこで、ビット線ＢＬとセンスアンプ１６との間には、消去電圧をカットオフするためのトランジスタ４０が接続されている。このトランジスタ４０は、ビット線フックアップトランジスタ、転送トランジスタなどと称されることがある。
【００７７】
次に、そのトランジスタ４０の動作について説明する。
【００７８】
まず、メモリセルＭＣの消去時におけるトランジスタ４０の動作について説明する。
【００７９】
データ消去時、トランジスタ４０のゲート電極４５および第２の半導体領域４２には例えば１．５Ｖの電圧が印加される。ビット線ＢＬと接続されている第１の半導体領域４１には、消去電圧（１６〜２０Ｖ）が加わる。ゲート電極４５に１．５Ｖの電圧を印加しているのは、第１の半導体領域４１とゲート電極４５との電位差を小さくするためである。いずれにしても、トランジスタ４０のゲートはオフとなり、第１の半導体領域４１の電位は第２の半導体領域４２に転送されない。したがって、消去時、センスアンプ１６はビット線ＢＬの高電位に対して遮断される。
【００８０】
次に、メモリセルＭＣの読み出し時におけるトランジスタ４０の動作について説明する。
【００８１】
データの読み出し時には、トランジスタ４０をオンにして、センスアンプ１６とビット線ＢＬとの間に電流を流す。その電流は大きい方が誤判定しにくい。したがって、トランジスタ４０の駆動電流を大きくするため、ゲート電極４５にはなるべく高い電圧を印加することが求められる。トランジスタ４０の閾値電圧は、例えば０．３〜１．０Ｖ程度であり、読み出し時には、例えば８Ｖ程度の電圧がゲート電極４５に印加される。
【００８２】
次に、メモリセルＭＣの書き込み時におけるトランジスタ４０の動作について説明する。
【００８３】
書き込み時には、センスアンプ１６から供給される電圧を低損失でビット線ＢＬに転送することが求められる。
【００８４】
前述したように、書き込み対象セルと接続されたビット線ＢＬには０Ｖ、書き込み対象セルと接続されていない書き込み非選択のビット線ＢＬには２〜２．５Ｖの電圧が与えられる。これらの電圧はセンスアンプ１６から供給される。センスアンプ１６から供給された電圧はトランジスタ４０の第２の半導体領域４２に与えられる。
【００８５】
トランジスタ４０のゲート電極４５に、電圧転送に十分なゲート電圧を印加することで、第２の半導体領域４２の電圧（２〜２．５Ｖ）が、第１の半導体領域４１を介して、書き込み非選択のビット線ＢＬに転送される。
【００８６】
センスアンプ１６からの電圧を低損失でビット線ＢＬに転送するためには、トランジスタ４０のゲート電極４５に印加する電圧は、トランジスタ４０の閾値と、第２の半導体領域４２に加えられる電圧とを加算した電圧以上であることが求められる。
【００８７】
チップ面積縮小の観点から、トランジスタ４０の形成領域はなるべく小さい方が望ましい。トランジスタ４０の形成領域を小さくする方法の一つとして、素子分離領域を小さくすることが考えられるが、一般に素子分離領域を狭めるとリーク電流が増える。
【００８８】
トランジスタ４０のリーク電流は、書き込み時においては、非選択ビット線電位を低下させ誤書き込みの原因になり得る。また、電流センス方式の読み出し時においては、リーク電流はセンス電流（読み出し電流）を減少させ、電圧センス方式の読み出し時においては、読み出し対象ビット線の電位を低下させる。いずれにしても、リーク電流は誤読み出しの原因になり得る。特に電圧センス方式の場合にリーク電流の影響は大きい。したがって、書き込み時および読み出し時それぞれにリークスペックが設定されており、そのリークスペックを超えないように素子分離領域の幅は決められる。
【００８９】
また、書き込み方式によっては、一度ビット線ＢＬを充電した後にビット線ＢＬをフローティングとする場合がある。この場合、トランジスタ４０のリーク電流が大きいと、ビット線電位が時間とともに低下してしまう。この電位低下は、書き込み非選択のメモリストリングＭＳのビット線側選択ゲートＳＧＤのオフを不完全にし、誤書き込みを生じさせるおそれがある。このような理由からトランジスタ４０のリーク電流にはスペックが設定されている。
【００９０】
例えば、図３に示される９つのトランジスタ４０のうち真ん中のトランジスタ４０の第１の半導体領域４１及び第２の半導体領域４２に正電圧がかかり、その真ん中のトランジスタ４０の周囲のすべてのトランジスタ４０の第１の半導体領域４１及び第２の半導体領域４２の電位が０Ｖとされる書き込み時または読み出し時に、真ん中のトランジスタ４０のリーク電流がもっとも大きくなる。
【００９１】
トランジスタ４０のリーク電流は、第２の半導体領域４２側のパンチスルー成分と、第１の半導体領域４１側のパンチスルー成分と、フィールド反転リーク成分との３つに分類される。
【００９２】
この中でも特にフィールド反転リーク成分が大きい傾向がある。図４に示す、ゲート電極４５が延びる第２の方向Ｗに沿った断面において、ゲート電極４５に正電圧が印加されると、素子分離層５２の下のｐ形層（基板２１またはウェル層）の表面１００にもｎ形の反転層が形成される。その反転層を通じて第２の方向Ｗで隣り合うトランジスタ４０間を流れる電流がフィールド反転リークである。
【００９３】
一般に、フィールド反転リークは、トランジスタ４０のゲート電極４５に印加するゲート電圧に依存し、ゲート電圧が大きいほど多くなる。逆に言えば、ゲート電圧を小さくすることで、フィールド反転リークを抑えることができる。また、素子分離層５２の幅（第２の方向Ｗの幅）を広げれば、隣のトランジスタ４０に電流がリークしにくくなる。しかし、素子分離層５２の幅拡張は、チップ面積の増大をまねく。
【００９４】
ここで、比較例について説明する。比較例では、読み出し時も書き込み時も、トランジスタ４０のゲート電極４５には、同じ電圧（例えば８Ｖ）を印加している。読み出し時には、前述したように、読み出し電流を大きくするため、ゲート電極４５に印加するゲート電圧として例えば８Ｖが設定されている。
【００９５】
しかし、書き込み時のみに着目すれば、ゲート電極４５に印加するゲート電圧は読み出し時ほど高い必要はなく、センスアンプ１６の電圧（例えば２．０〜２．５Ｖ）を、書き込み非選択のビット線ＢＬに転送できればよい。トランジスタ４０としては一般的なｎ形ＭＯＳＦＥＴを用いることができ、その閾値が例えば０．３〜１．０Ｖの場合、トランジスタ４０をオンにするためのゲート電圧は、閾値にセンスアンプ１６の電圧を足した値、すなわち４Ｖ程度で十分である。
【００９６】
そこで、実施形態によれば、トランジスタ４０のゲート電極４５に印加するゲート電圧を読み出し時と書き込み時とで同じにするのではなく、異ならせ、読み出し時と書き込み時にそれぞれに適した電圧をゲート電極４５に印加する。
【００９７】
読み出し時には、誤判定を防ぐのに十分な読み出し電流が得られるように、ゲート電極４５に例えば８Ｖ（第２の電圧）を印加する。
【００９８】
一方、書き込み時には、センスアンプ１６の電圧をビット線ＢＬに転送するのに十分な電圧として例えば４Ｖ程度（第１の電圧）をトランジスタ４０のゲート電極４５に印加する。すなわち、書き込み時のゲート電圧（第１の電圧）は、読み出し時のゲート電圧（第２の電圧）よりも低い。ゲート電極４５に与えられるゲート電圧が低くなることで、書き込み時には、図４において破線で表される領域１００の反転を抑制でき、フィールド反転リークを抑えることができる。この結果、素子分離層５２の幅の増大を抑え、トランジスタ４０の面積縮小、ひいていはチップ面積の縮小を図れる。なお、ゲート電極４５は方向Ｗに延び、それぞれのトランジスタ４０において共通接続されている。そのため、この４Ｖ程度の電圧は、方向Ｗに隣接するトランジスタ４０のゲート電極４５に共通に与えられる。
【００９９】
すなわち、読み出し時における十分な読み出し電流を確保しつつ、書き込み時のリークを抑えることが可能となる。上記例では、読み出し時のリークよりも書き込み時のリークのほうが求められるスペックに対し厳しく、書き込み時のリークにより素子分離層５２の幅が決まっている場合に、トランジスタ４０間距離を狭めることが可能となり、チップ面積を縮小することができる。
【０１００】
読み出し時のゲート電極４５のゲート電圧は、読み出し電流を増やすためには高くしたいが、そのゲート電圧を高くするとフィールド反転リークが増加する。したがって、書き込み時よりも読み出し時のほうがリークスペックが厳しい場合には、書き込み時のゲート電極４５のゲート電圧よりも、読み出し時のゲート電極４５のゲート電圧のほうを低くすることも可能である。例えば、書き込み時のゲート電圧を４Ｖ、読み出し時のゲート電圧を３Ｖとすることも可能である。
【０１０１】
すなわち、ゲート電極４５のゲート電圧を高くすることによる、読み出し電流の増加分と、フィールド反転リークによる読み出し電流の減少分との大小関係によっては、読み出し時のゲート電圧を書き込み時のゲート電圧よりも小さくする場合もあり得る。
【０１０２】
なお、消去時には、前述したように、ゲート電極４５に例えば１．５Ｖのゲート電圧が印加され、トランジスタ４０はオフにされる。
【０１０３】
図１に示す制御部１３の制御にしたがって、書き込み時、読み出し時および消去時に、トランジスタ４０のゲート電極４５に与えるゲート電圧が制御される。
【０１０４】
また、書き込み時と読み出し時にそれぞれゲート電極４５に印加するゲート電圧は、予め複数通りの組み合わせを設定しておいて、その中から適切な組み合わせを選択できるようにすることもできる。
【０１０５】
書き込み時のゲート電圧（第１の電圧）と、読み出し時のゲート電圧（第２の電圧）との組み合わせとして、（第１の電圧、第２の電圧）＝（４Ｖ、８Ｖ）、（第１の電圧、第２の電圧）＝（４Ｖ、６Ｖ）、（第１の電圧、第２の電圧）＝（４Ｖ、４Ｖ）、（第１の電圧、第２の電圧）＝（４Ｖ、３Ｖ）、などの組み合わせを一例として挙げることができる。
【０１０６】
それら第１の電圧と第２の電圧との複数通りの組み合わせを電圧セットデータとして、予め記憶部１２に格納保持しておく。第１の電圧と第２の電圧とをどの組み合わせで動作させるかは、使用時にホスト、またはメモリコントローラＨＭなどからコマンドにより指定する。そして、制御部１３は、指定された電圧セットを記憶部１２から選択して、トランジスタ４０のゲート電極４５に与える。また、ダイソートテストの結果により、第１の電圧と第２の電圧の組み合わせを予め指定しておくこともできる。
【０１０７】
これにより、製造されたチップの特性にあわせて、柔軟に適切なゲート電圧の組み合わせを選択可能となる。また、製造時のプロセスばらつきに起因してリーク特性が変動した場合に、柔軟に適切なゲート電圧の組み合わせを選択可能となり、歩留まりを向上させることが可能となる。
【０１０８】
例えば、読み出し時のリークがマージナルな製品において、製造時のプロセスばらつきに起因して、読み出し時のリークが想定以上に大きくなってしまった場合に、読み出し時のゲート電圧（第２の電圧）を下げて、リークを抑えるなどの対応が可能となる。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１…半導体記憶装置、１０…メモリセルアレイ、１１…電圧発生回路、１２…記憶部、１３…制御部、１４…データ入出力バッファ、１５…ロウデコーダ、１６…センスアンプ、４０…トランジスタ、４１…第１の半導体領域、４２…第２の半導体領域、４３…第３の半導体領域、４４…チャネル領域、４５…ゲート電極、ＭＣ…メモリセル、ＭＳ…メモリストリング、ＢＬ…ビット線
【図１】
2013229071.tif 000003
【図２】
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【図３】
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【図４】
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