(57)【要約】【課題】スタンバイ状態時における第１導電型のトランジスタでの劣化を抑制可能な半導体装置を提供する。【解決手段】半導体装置は、第１導電型のトランジスタを含み縦列接続された複数の回路と、複数の回路の其々の入力端子のうち他の回路と接続された接続入力端子と接続し接続入力端子の電圧を制御するための制御信号の活性化に応じて、接続入力端子に、該接続入力端子から電圧を受け付ける回路内の第１導電型のトランジスタを非導通状態とする第１の電圧を供給する制御回路と、を備える。【選択図】図２
2013093513.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のトランジスタを含み縦列接続された複数の回路と、
前記複数の回路の其々の入力端子のうち、他の前記回路と接続された接続入力端子と接続し、前記接続入力端子の電圧を制御するための制御信号の活性化に応じて、前記接続入力端子に、当該接続入力端子から電圧を受け付ける前記回路内の第１導電型のトランジスタを非導通状態とする第１の電圧を供給する制御回路と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１導電型のトランジスタは、ＰチャネルＭＯＳトランジスタである、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記複数の回路の其々は、インバータ回路であり、
前記インバータ回路は、前記第１導電型のトランジスタと第２導電型のトランジスタとを含み、前記第１導電型のトランジスタと前記第２導電型のトランジスタとは、ゲート同士が接続し、ドレイン同士が直接的または間接的に接続している、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記制御回路は、前記制御信号の活性化に応じて、前記第２導電型のトランジスタを流れる電流を抑制する、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記制御回路は、前記第２導電型のトランジスタの其々のソースと接続された電流制御用トランジスタを含み、
前記電流制御用トランジスタは、前記制御信号の活性化に応じて非導通状態となる、半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記制御回路は、前記インバータ回路ごとに、当該インバータ回路内の前記第１導電型のトランジスタのドレインと前記第２導電型のトランジスタのドレインとの間に設けられた複数の電流制御用トランジスタを含み、
前記複数の電流制御用トランジスタの其々は、前記制御信号の活性化に応じて非導通状態となる、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記制御回路は、
前記接続入力端子と接続し、前記制御信号の活性化に応じて、前記接続入力端子に前記第１の電圧を供給する電圧供給用トランジスタを含み、
前記第１導電型のトランジスタは、ＰチャネルＭＯＳトランジスタであり、
前記第２導電型のトランジスタと前記電圧供給用トランジスタと前記複数の電流制御用トランジスタは、ＮチャネルＭＯＳトランジスタである、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特には、トランジスタの劣化を抑制可能な半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置においてＭＯＳトランジスタのゲート酸化膜の薄膜化が進んでいる。
【０００３】
しかしながら、ゲート酸化膜の薄膜化は、ＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳトランジスタ」と称する）においてＮＢＴＩ（Negative Bias Temperature Instability）劣化を引き起こす。
【０００４】
ＮＢＴＩ劣化は、特許文献１に記載されているように、ＰＭＯＳトランジスタのゲートにオン電圧“Ｌ”が継続して印加されることで生じる。ＰＭＯＳトランジスタでは、ＮＢＴＩ劣化によってしきい値電圧が変動する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１４０２８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＯＳトランジスタを有する回路では、スタンバイ状態時に、劣化（例えば、ＮＢＴＩ劣化）が進行するという問題を本発明者は明らかにした。
【０００７】
ここで、スタンバイ状態とは、電源はオン状態であり、ＭＯＳトランジスタを有する回路の入力および出力が、それぞれ、“Ｈ”と“Ｌ”とのいずれか一方に固定された状態のことである。
【０００８】
以下、スタンバイ状態時に劣化が進行するという問題について説明する。
【０００９】
ＰＭＯＳトランジスタを有する回路がスタンバイ状態になると、その回路内の様々なノードのレベルは、“Ｈ”と“Ｌ”とのいずれか一方に固定された状態となる。
【００１０】
ここで、ＰＭＯＳトランジスタのゲートと接続するノードのレベルが“Ｌ”に固定された状況でスタンバイ状態が継続する場合は、ＰＭＯＳトランジスタでＮＢＴＩ劣化が進行する。
【００１１】
スタンバイ状態時におけるＮＢＴＩ劣化を防止するためには、スタンバイ状態時にＰＭＯＳトランジスタのゲートのレベルをオフ電圧“Ｈ”にすればよい。
【００１２】
しかしながら、例えば、ＰＭＯＳトランジスタを有する複数の回路が縦列接続された回路、例えば、ＰＭＯＳトランジスタを有する５つのインバータ回路が縦列接続された遅延回路では、遅延回路内のインバータ回路間の各ノードのレベルは、“Ｈ”→“Ｌ”→“Ｈ”→“Ｌ”となるか、“Ｌ”→“Ｈ”→“Ｌ”→“Ｈ”となるかのいずれかとなる。
【００１３】
このため、この遅延回路において、先頭のインバータ回路内のＰＭＯＳトランジスタでのＮＢＴＩ劣化を防ぐために、先頭のインバータ回路の入力端子のレベルを“Ｈ”に設定しても、後段のインバータ回路の中に、入力端子のレベルが“Ｌ”となるインバータ回路が存在してしまい、ＮＢＴＩ劣化が進行してしまう。
【００１４】
このように、スタンバイ状態時にオン状態が継続するＭＯＳトランジスタでは劣化が進行するという問題が生じていた。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、
第１導電型のトランジスタを含み縦列接続された複数の回路と、
前記複数の回路の其々の入力端子のうち、他の前記回路と接続された接続入力端子と接続し、前記接続入力端子の電圧を制御するための制御信号の活性化に応じて、前記接続入力端子に、当該接続入力端子から電圧を受け付ける前記回路内の第１導電型のトランジスタを非導通状態とする第１の電圧を供給する制御回路と、
を備える。
【００１６】
制御回路は、制御信号の活性化に応じて、接続入力端子から電圧を受け付ける回路内の第１導電型のトランジスタを非導通状態とする。このため、例えば、スタンバイ状態時に、縦列接続された複数の回路のうちの先頭の回路の入力端子に第１の電圧を供給し、かつ、制御信号を活性化することで、スタンバイ状態時に、複数の回路の其々に含まれる第１導電型のトランジスタを非導通状態にすることができる。
【発明の効果】
【００１７】
本発明によれば、スタンバイ状態時に、複数の回路の其々に含まれる第１導電型のトランジスタを非導通状態にすることが可能となり、よって、スタンバイ状態時における第１導電型のトランジスタでの劣化を抑制することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態の半導体装置１００を示したブロック図である。
【図２】劣化防止回路の第１実施形態を示した回路図である。
【図３】劣化防止回路１の動作を説明するためのタイミングチャートである。
【図４】劣化防止回路の第２実施形態を示した回路図である。
【図５】劣化防止回路１Ｙの動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１９】
以下、本発明の一実施形態について図面を参照して説明する。
【００２０】
図１は、本発明の一実施形態の半導体装置１００を示したブロック図である。本実施形態では、半導体装置１００としてDRAMが用いられる。
【００２１】
半導体装置１００は、外部端子として、クロック端子１１ａおよび１１ｂと、複数のコマンド端子１２と、複数のアドレス端子１３と、複数のデータ入出力端子１４と、電源端子１５ａおよび１５ｂと、を含む。
【００２２】
また、半導体装置１００は、クロック入力回路２１と、ヒューズ（ＦＵＳＥ）２２と、タイミングジェネレータ２３と、ＤＬＬ回路２４と、劣化防止回路２５と、コマンド入力回路３１と、コマンドデコード回路３２と、リフレッシュ制御回路３３と、アドレス入力回路４１と、アドレスラッチ回路４２と、モードレジスタ４３と、劣化防止回路４４と、メモリセルアレイ５０と、ロウデコーダ５１と、カラムデコーダ５２と、ＦＩＦＯ回路５３と、入出力回路５４と、内部電源発生回路６１と、を含む。
【００２３】
クロック端子１１ａは、外部クロック信号ＣＫを受け付ける。クロック端子１１ｂは、外部クロック信号／ＣＫを受け付ける。クロック端子１１ａが受け付けた外部クロック信号ＣＫと、クロック端子１１ｂが受け付けた外部クロック信号／ＣＫとは、クロック入力回路２１に供給される。
【００２４】
なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号またはローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫと外部クロック信号／ＣＫとは互いに相補の信号である。
【００２５】
クロック入力回路２１は、外部クロック信号ＣＫおよび／ＣＫを受け付け、外部クロック信号ＣＫおよび／ＣＫを用いて、内部クロック信号ＩＣＬＫを生成する。クロック入力回路２１は、内部クロック信号ＩＣＬＫを、タイミングジェネレータ２３およびＤＬＬ回路２４に供給する。
【００２６】
タイミングジェネレータ２３は、内部クロック信号ＩＣＬＫを受け付け、内部クロック信号ＩＣＬＫを用いて、半導体装置１００の種々の動作タイミングを特定するためのタイミング信号を生成する。
【００２７】
ヒューズ（ＦＵＳＥ）２２には、内部クロック信号ＩＣＬＫの位相の調整量を表す位相調整情報が設定される。位相調整情報は、ＤＬＬ回路２４に供給される。
【００２８】
ＤＬＬ回路２４は、内部クロック信号ＩＣＬＫの位相を、位相調整情報が表す調整量ずらすことによって、入出力用クロック信号ＬＣＬＫを生成する。ＤＬＬ回路２４は、入出力用クロック信号ＬＣＬＫを、劣化防止回路２５に出力する。
【００２９】
劣化防止回路２５は、入出力用クロック信号ＬＣＬＫを受け付ける回路であり、劣化防止回路２５でのＮＢＴＩ劣化を抑制する機能を有する。本実施形態では、劣化防止回路２５は、バッファ回路の機能を有する。劣化防止回路２５の出力、つまり、入出力用クロック信号ＬＣＬＫは、ＦＩＦＯ回路５３および入出力回路５４に供給される。ＦＩＦＯ回路５３および入出力回路５４については後述する。
【００３０】
コマンド端子１２は、コマンド信号を受け付ける。コマンド信号は、例えば、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、および、リセット信号／ＲＥＳＥＴなどである。
【００３１】
コマンド入力回路３１は、コマンド端子１２からコマンド信号を受け付け、コマンド信号をコマンドデコード回路３２に供給する。
【００３２】
コマンドデコード回路３２は、コマンド信号を受け付ける。コマンドデコード回路３２は、コマンド信号の保持、コマンド信号のデコード、および、コマンド信号のカウントなどを行うことによって、内部コマンド信号を生成する。コマンドデコード回路３２は、内部コマンド信号として、例えば、リフレッシュコマンド、書込みコマンド、読出しコマンド、および、ＳＴＡＴＥ（ステート）信号等を生成する。なお、ＳＴＡＴＥ信号は、制御信号の一例である。
【００３３】
リフレッシュ制御回路３３は、コマンドデコード回路３２からリフレッシュコマンドを受け付ける。リフレッシュ制御回路３３は、リフレッシュコマンドを受け付けると、ロウデコーダ５１にリフレッシュ信号を供給する。
【００３４】
アドレス端子１３は、アドレス信号を受け付ける。
【００３５】
アドレス入力回路４１は、アドレス端子１３からアドレス信号を受け付け、アドレス信号をアドレスラッチ回路４２に供給する。
【００３６】
アドレスラッチ回路４２は、アドレス入力回路４１からアドレス信号を受け付ける。アドレスラッチ回路４２は、モードレジスタ４３をセットする場合には、アドレス信号を、モードレジスタ４３に供給する。また、アドレスラッチ回路４２は、アドレス信号のうちロウアドレスをロウデコーダ５１に供給し、アドレス信号のうちカラムアドレスを劣化防止回路４４に供給する。
【００３７】
モードレジスタ４３は、半導体装置１００の動作パラメータ（例えば、バースト長またはＣＡＳレイテンシ）が設定されるレジスタである。モードレジスタ４３は、コマンドデコード回路３２からの内部コマンド信号と、アドレスラッチ回路４２からのアドレス信号と、を受け付け、内部コマンド信号とアドレス信号とに基づいて特定される動作パラメータを設定する。
【００３８】
劣化防止回路４４は、アドレスラッチ回路４２からカラムアドレスを受け付け、カラムアドレスの出力タイミングを調整することによって、カラムアドレスと内部コマンド信号との出力タイミングの差を調整する。劣化防止回路４４は、出力タイミングの差が調整されたカラムアドレスをカラムデコーダ５２に出力する。また、劣化防止回路４４は、劣化防止回路４４でのＮＢＴＩ劣化を抑制する機能を有する。
【００３９】
メモリセルアレイ５０は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、を含む。各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬにて特定される。
【００４０】
ロウデコーダ５１は、アドレスラッチ回路４２からのロウアドレスと、コマンドデコード回路３２からの書込みコマンドまたは読出しコマンドと、を受け付ける。また、ロウデコーダ５１は、リフレッシュ制御回路３３から、リフレッシュ信号を受け付ける。
【００４１】
ロウデコーダ５１は、書込みコマンドまたは読出しコマンドを受け付けると、メモリセルアレイ５０内の複数のワード線ＷＬの中から、アドレス信号に応じたワード線ＷＬを選択する。
【００４２】
メモリセルアレイ５０内では、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点には、メモリセルＭＣが配置されている。なお、図１では、説明の簡略化のため、１本のワード線ＷＬと１本のビット線ＢＬと１個のメモリセルＭＣのみが示されている。ビット線ＢＬは、それぞれ、自ビット線ＢＬに対応するセンスアンプ（不図示）に接続されている。
【００４３】
また、ロウデコーダ５１は、リフレッシュ信号を受け付けると、複数のワード線ＷＬの中から、ロウアドレスに応じたワード線ＷＬを選択し、選択されたワード線ＷＬに対応するメモリセルＭＣをリフレッシュするセルフリフレッシュを実行する。
【００４４】
カラムデコーダ５２は、劣化防止回路４４からのカラムアドレスと、コマンドデコード回路３２からの書込みコマンドまたは読出しコマンドと、を受け付ける。
【００４５】
カラムデコーダ５２は、カラムアドレスと、書込みコマンドまたは読出しコマンドと、を受け付けると、複数のセンスアンプの中から、カラムアドレスに応じたセンスアンプを選択する。
【００４６】
読出し動作時（読出しコマンド発生時）には、カラムデコーダ５２にて選択されたセンスアンプと接続するビット線ＢＬと、ロウデコーダ５１にて選択されたワード線ＷＬと、の交点に存在するメモリセルＭＣ（以下「選択メモリセル」と称する）内のデータ（リードデータ）は、カラムデコーダ５２にて選択されたセンスアンプにて増幅され、ＦＩＦＯ回路５３に供給され、その後、入出力回路５４に供給される。一方、書込み動作時（書込みコマンド発生時）には、カラムデコーダ５２にて選択されたセンスアンプは、ＦＩＦＯ回路５３からのライトデータを選択メモリセルに書き込む。
【００４７】
ＦＩＦＯ回路５３は、劣化防止回路２５から入出力用クロック信号ＬＣＬＫを受け付け、入出力用クロック信号ＬＣＬＫに同期して、メモリセルアレイ５０と入出力回路５４との間で、リードデータとライトデータのやり取りを行う。
【００４８】
データ入出力端子１４は、リードデータの出力と、ライトデータの入力と、を行う。データ入出力端子１４は、入出力回路５４に接続されている。
【００４９】
入出力回路５４は、劣化防止回路２５から入出力用クロック信号ＬＣＬＫを受け付け、リード動作時においては入出力用クロック信号ＬＣＬＫに同期してリードデータをデータ入出力端子１４に出力する。
【００５０】
電源端子１５ａは、電源電圧の高電位側の電圧ＶＤＤを受け付ける。電源端子１５ｂは、電源電圧の低電位側の電圧ＶＳＳを受け付ける。
【００５１】
内部電源発生回路６１は、電源端子１５ａから電圧ＶＤＤを受け付け、電源端子１５ｂから電圧ＶＳＳを受け付け、電圧ＶＰＰ、電圧ＶＲＥＲＤおよび電圧ＶＰＥＲＩ等の内部電源電圧を発生する。
【００５２】
図１に示した半導体装置１００では、スタンバイ状態が存在する。
【００５３】
本実施形態において、スタンバイ状態時とは、アクティブコマンド（行選択）からリード／ライトコマンド（列選択）が入力されるまでのいわゆるアクティブスタンバイ状態であってもよいし、コマンドが入力されていないアイドル状態やセルフリフレッシュ状態などの特定の回路が待機状態であるような状態を指す。
【００５４】
図１に示した半導体装置１００では、スタンバイ状態時に待機状態となる、入出力用クロック信号ＬＣＬＫ用のバッファ回路の機能を有する劣化防止回路２５と、内部コマンド信号とアドレス信号（ロウアドレスやカラムアドレス）との出力タイミングの差の調整を行うための遅延回路の機能を有する劣化防止回路４４とを、それぞれ、スタンバイ状態時にＮＢＴＩ劣化を防止するための機能を有する回路の一例として挙げている。
【００５５】
これらの回路におけるＮＢＴＩ劣化は、半導体装置１００の制御に大きな影響を及ぼす。
【００５６】
例えば、入出力用クロック信号ＬＣＬＫ用のバッファ回路部分、つまり、劣化防止回路２５で、ＮＢＴＩ劣化が起こると、そのバッファ回路内の第１導電型トランジスタ（ここでは「ＰＭＯＳトランジスタ」）の動作は遅く、そのバッファ回路内の第２導電型トランジスタ（ここでは「ＮＭＯＳトランジスタ」）は相対的に早く動作する。このため、入出力用クロック信号ＬＣＬＫのデューティが５０：５０からずれてしまい、入出力回路５４でのデータ出力に支障をもたらす。
【００５７】
また、内部コマンド信号とアドレス信号との出力タイミングの差の調整を行うための遅延回路、つまり、劣化防止回路４４で、ＮＢＴＩ劣化が起こると、内部コマンド信号とアドレス信号との間の出力タイミングの差量が大きくなってしまい、内部コマンド信号とアドレス信号との間で論理を正確に取れなくなる可能性がある。
【００５８】
図２は、劣化防止回路２５や劣化防止回路４４として使用可能な劣化防止回路の第１実施形態を示した回路図である。
【００５９】
図２において、劣化防止回路１は、制御対象回路１ａと制御回路１ｂとを含む。
【００６０】
制御対象回路１ａは、縦列接続された３つのインバータ回路１ａ１〜１ａ３を含む。３つのインバータ回路１ａ１〜１ａ３は、縦列接続された複数の回路の一例である。
【００６１】
インバータ回路１ａ１は、ＰＭＯＳトランジスタ１ａ１１と、ＮＭＯＳトランジスタ１ａ１２と、を含む。ＰＭＯＳトランジスタは、第１導電型のトランジスタの一例であり、ＮＭＯＳトランジスタは、第２導電型のトランジスタの一例である。
【００６２】
ＰＭＯＳトランジスタ１ａ１１のゲートと、ＮＭＯＳトランジスタ１ａ１２のゲートは、端子１ａ１３と接続する。端子１ａ１３は、制御対象回路１ａの入力端子およびインバータ回路１ａ１の入力端子である。
【００６３】
インバータ回路１ａ２は、ＰＭＯＳトランジスタ１ａ２１と、ＮＭＯＳトランジスタ１ａ２２と、を含む。ＰＭＯＳトランジスタ１ａ２１のゲートと、ＮＭＯＳトランジスタ１ａ２２のゲートは、端子１ａ２３と接続する。端子１ａ２３は、インバータ回路１ａ２の入力端子であり、接続入力端子の一例である。
【００６４】
インバータ回路１ａ３は、ＰＭＯＳトランジスタ１ａ３１と、ＮＭＯＳトランジスタ１ａ３２と、を含む。ＰＭＯＳトランジスタ１ａ３１のゲートと、ＮＭＯＳトランジスタ１ａ３２のゲートは、端子１ａ３３と接続する。端子１ａ３３は、インバータ回路１ａ３の入力端子であり、接続入力端子の一例である。
【００６５】
制御回路１ｂは、ＮＭＯＳトランジスタ（ソーストランジスタ）ｍ０と、ＰＭＯＳトランジスタｍ１〜ｍ３と、を含む。
【００６６】
ＮＭＯＳトランジスタｍ０は、電流制御用トランジスタの一例である。
【００６７】
ＮＭＯＳトランジスタｍ０のゲートと、ＰＭＯＳトランジスタｍ１〜ｍ３の各ゲートは、互いに接続され、ＳＴＡＴＥ信号が供給される。
【００６８】
ＰＭＯＳトランジスタ１ａ１１、１ａ２１、１ａ３１、ｍ１、ｍ２およびｍ３の各ソースは、電源電圧の高電位側または内部電源電圧の高電位側と接続されている。
【００６９】
ＮＭＯＳトランジスタ１ａ１２、１ａ２２および１ａ３２の各ソースは、ＮＭＯＳトランジスタｍ０のドレインと接続されている。
【００７０】
ＮＭＯＳトランジスタｍ０のソースは、電源電圧の低電位側または内部電源電圧の低電位側と接続されている。
【００７１】
ＰＭＯＳトランジスタ１ａ１１のドレインと、ＰＭＯＳトランジスタｍ１のドレインと、ＮＭＯＳトランジスタ１ａ１２のドレインと、端子１ａ２３とは、配線Ｌ１によって互いに接続されている。
【００７２】
ＰＭＯＳトランジスタ１ａ２１のドレインと、ＰＭＯＳトランジスタｍ２のドレインと、ＮＭＯＳトランジスタ１ａ２２のドレインと、端子１ａ３３とは、配線Ｌ２によって互いに接続されている。
【００７３】
ＰＭＯＳトランジスタ１ａ３１のドレインと、ＰＭＯＳトランジスタｍ３のドレインと、ＮＭＯＳトランジスタ１ａ３２のドレインは、互いに接続され、制御対象回路１ａの出力端子として機能する。
【００７４】
本実施形態では、制御対象回路１ａ内の各トランジスタとして、ＭＯＳトランジスタのしきい値電圧（Ｖｔ）が標準よりも低く設定されたＭＯＳトランジスタ（以下「低Ｖｔ（ＬＶ）ＭＯＳトランジスタ」と称する）が用いられる。
【００７５】
具体的には、ＰＭＯＳトランジスタ１ａ１１、１ａ２１および１ａ３１として、それぞれ、低Ｖｔ（ＬＶ）ＰＭＯＳトランジスタが用いられ、ＮＭＯＳトランジスタ１ａ１２、１ａ２２および１ａ３２として、それぞれ、低Ｖｔ（ＬＶ）ＮＭＯＳトランジスタが用いられる。
【００７６】
また、本実施形態では、ＮＭＯＳトランジスタｍ０として、ＭＯＳトランジスタのしきい値電圧（Ｖｔ）が標準に設定された通常ＶｔＮＭＯＳトランジスタが用いられる。
【００７７】
また、本実施形態では、ＰＭＯＳトランジスタｍ１〜ｍ３として、ＭＯＳトランジスタのしきい値電圧（Ｖｔ）が標準に設定された通常ＶｔＰＭＯＳトランジスタが用いられる。
【００７８】
このように、本実施形態による半導体装置１００は、第１導電型のトランジスタ１ａ１１、１ａ２１および１ａ３１を含み縦列接続された複数の回路１ａ１〜１ａ３と、複数の回路１ａ１〜１ａ３の其々の入力端子１ａ１３、１ａ２３および１ａ３３のうち他の回路１ａ１または１ａ２と接続された接続入力端子１ａ２３および１ａ３３と接続し、接続入力端子１ａ２３および１ａ３３の電圧を制御するための制御信号（ＳＴＡＴＥ信号）の活性化に応じて、接続入力端子１ａ２３および１ａ３３に、接続入力端子１ａ２３から電圧を受け付ける回路１ａ２内の第１導電型のトランジスタ１ａ２１および接続入力端子１ａ３３から電圧を受け付ける回路１ａ３内の第１導電型のトランジスタ１ａ３１を非導通状態とする第１の電圧（“Ｈ”）を供給する制御回路１ｂと、を備える。
【００７９】
また、本実施形態による半導体装置１００では、第１導電型のトランジスタ１ａ１１、１ａ２１および１ａ３１は、ＰＭＯＳトランジスタである。
【００８０】
また、本実施形態による半導体装置１００では、複数の回路１ａ１〜１ａ３の其々は、インバータ回路であり、インバータ回路１ａ１〜１ａ３の其々は、第１導電型のトランジスタ１ａ１１、１ａ２１または１ａ３１と、第２導電型のトランジスタ１ａ１２、１ａ２２または１ａ３２と、を含み、第１導電型のトランジスタと第２導電型のトランジスタとは、ゲート同士が接続し、ドレイン同士が直接的または間接的に接続している。
【００８１】
また、本実施形態による半導体装置１００では、制御信号（ＳＴＡＴＥ信号）の活性化に応じて、第２導電型のトランジスタ１ａ１２、１ａ２２および１ａ３２を流れる電流を抑制する。
【００８２】
また、本実施形態による半導体装置１００では、制御回路１ｂは、第２導電型のトランジスタ１ａ１２、１ａ２２および１ａ３２の其々のソースと接続された電流制御用トランジスタｍ０を含み、電流制御用トランジスタｍ０は、制御信号（ＳＴＡＴＥ信号）の活性化に応じて非導通状態となる。
【００８３】
次に、劣化防止回路１の動作を説明する。
【００８４】
図３は、劣化防止回路１の動作を説明するためのタイミングチャートである。
【００８５】
コマンドデコード回路３２は、読出しコマンド（ＲＥＡＤ）等の、非スタンバイ状態を表す内部コマンド信号を出力する際に、ＳＴＡＴＥ信号のレベルを“Ｈ”（非活性状態）にする。
【００８６】
ＳＴＡＴＥ信号のレベルが“Ｈ”のときには、ＮＭＯＳトランジスタｍ０がオン状態となり、ＰＭＯＳトランジスタｍ１〜ｍ３はオフ状態となる。このため、ＳＴＡＴＥ信号のレベルが“Ｈ”のときには、制御対象回路１ａは、３つのインバータ回路が直列接続された回路として動作する。
【００８７】
図３に示した例では、ＳＴＡＴＥ信号のレベルが“Ｈ”である状況下で、インバータ回路１ａ１の入力端子１ａ１３に入出力用クロック信号ＬＣＬＫ１が入力すると、入出力用クロック信号ＬＣＬＫ１は、インバータ回路１ａ１、１ａ２および１ａ３にてそれぞれ反転および遅延される。
【００８８】
図３では、インバータ回路１ａ１からの出力信号を入出力用クロック信号ＬＣＬＫ２として示し、インバータ回路１ａ２からの出力信号を入出力用クロック信号ＬＣＬＫ３として示し、インバータ回路１ａ３からの出力信号を入出力用クロック信号ＬＣＬＫ４として示している。入出力用クロック信号ＬＣＬＫ４は、制御対象回路１ａの出力信号として用いられる。
【００８９】
また、コマンドデコード回路３２は、セルフリフレッシュコマンドＳＲＥＦまたはパワーダウン信号ＰＷＤＮ等の、スタンバイ状態に切り替わる内部コマンド信号を出力する際に、ＳＴＡＴＥ信号のレベルを“Ｌ”（活性状態）にする。
【００９０】
ＳＴＡＴＥ信号のレベルが“Ｌ”のときには、ＰＭＯＳトランジスタｍ１〜ｍ３はオン状態となり、ＮＭＯＳトランジスタｍ０はオフ状態となる。本実施形態では、ＳＴＡＴＥ信号のレベルが“Ｌ”のときには、制御対象回路１ａの入力端子、つまり、インバータ回路１ａ１の入力端子１ａ１３には、“Ｈ”が印加される。
【００９１】
このため、ＳＴＡＴＥ信号のレベルが“Ｌ” であり入力端子１ａ１３に“Ｈ”が印加されるときには、入力端子１ａ１３、１ａ２３および１ａ３３には“Ｈ”（第１の電圧）が供給される（図３の矢印Ａ１参照）。よって、ＰＭＯＳトランジスタ１ａ１１、１ａ２１および１ａ３１がオフ状態となり、スタンバイ状態時におけるＰＭＯＳトランジスタ１ａ１１、１ａ２１および１ａ３１でのＮＢＴＩ劣化を防止できる。
【００９２】
また、ＳＴＡＴＥ信号のレベルが“Ｌ”であり入力端子１ａ１３に“Ｈ”が印加されるときには、ＮＭＯＳトランジスタ１ａ１２、１ａ２２および１ａ３２がオン状態となるが、ＮＭＯＳトランジスタｍ０がオフ状態であるため、ＮＭＯＳトランジスタ１ａ１２、１ａ２２および１ａ３２を貫通電流が流れることを抑制でき、スタンバイ状態時の消費電流を少なくすることが可能になる。
【００９３】
なお、本実施形態では、スタンバイ状態時にＮＭＯＳトランジスタ１ａ１２、１ａ２２および１ａ３２を流れる電流を抑えるべく、ＮＭＯＳトランジスタｍ０として、低Ｖｔ（ＬＶ）ＮＭＯＳトランジスタではなく、ＭＯＳトランジスタのしきい値電圧（Ｖｔ）が標準に設定された通常ＶｔＮＭＯＳトランジスタが用いられている。
【００９４】
また、コマンドデコード回路３２は、セルフリフレッシュ動作やパワーダウン動作を終了するためのＥＸＩＴ信号（内部コマンド信号）を出力する際には、ＳＴＡＴＥ信号のレベルを“Ｈ”（非活性状態）にする。このため、ＮＭＯＳトランジスタｍ０がオン状態となり、ＰＭＯＳトランジスタｍ１〜ｍ３はオフ状態となり、制御対象回路１ａは、３つのインバータ回路が直列接続された回路として動作する（図３の矢印Ａ２参照）。
【００９５】
次に、本実施形態の効果を説明する。
【００９６】
制御回路１ｂは、複数のインバータ回路１ａ１、１ａ２および１ａ３の其々の入力端子１ａ１３、１ａ２３および１ａ３３のうち、他のインバータ回路と接続された接続入力端子１ａ２３および１ａ３３と接続し、接続入力端子１ａ２３および１ａ３３の電圧を制御するための制御信号（ＳＴＡＴＥ信号）の活性化に応じて、接続入力端子１ａ２３および１ａ３３に、第１導電型のトランジスタ１ａ２１および１ａ３１を非導通状態とする第１の電圧を供給する。
【００９７】
このため、例えば、スタンバイ状態時に、縦列接続された複数のインバータ回路１ａ１〜１ａ３のうちの先頭のインバータ回路１ａ１の入力端子１ａ１３に第１の電圧を供給し、かつ、制御信号を活性化することで、スタンバイ状態時に、複数のインバータ回路１ａ１、１ａ２および１ａ３の其々に含まれる第１導電型のトランジスタ１ａ１１、１ａ２１および１ａ３１を非導通状態にすることができる。よって、スタンバイ状態時における第１導電型のトランジスタ１ａ１１、１ａ２１および１ａ３１での劣化を抑制することが可能になる。
【００９８】
本実施形態では、第１導電型のトランジスタとして、ＰＭＯＳトランジスタが使用される。
【００９９】
このため、スタンバイ状態時におけるＰＭＯＳトランジスタでのＮＢＴＩ劣化を抑制することが可能になる。
【０１００】
本実施形態では、各インバータ回路は、第１導電型のトランジスタと第２導電型のトランジスタとを含み、第１導電型のトランジスタと第２導電型のトランジスタとのゲート同士が接続し、第１導電型のトランジスタと第２導電型のトランジスタとのドレイン同士が直接的に接続している。
【０１０１】
このため、スタンバイ状態時におけるインバータ回路内の第１導電型のトランジスタでの劣化を抑制することが可能になる。
【０１０２】
本実施形態では、制御回路１ｂは、制御信号の活性化に応じて、第２導電型のトランジスタを流れる電流を抑制する。
【０１０３】
このため、第１導電型のトランジスタを非導通状態にしているときに、第２導電型のトランジスタを流れる電流を抑制でき、消費電流を少なくすることが可能になる。
【０１０４】
本実施形態では、制御回路１ｂは、第２導電型のトランジスタの其々のソースと接続された電流制御用トランジスタｍ０を含み、電流制御用トランジスタｍ０は、制御信号の活性化に応じて非導通状態となる。
【０１０５】
このため、１つの電流制御用トランジスタｍ０を非導通状態とすることにより、各インバータ回路内の第２導電型のトランジスタを流れる電流を抑制できる。よって、第２導電型のトランジスタを流れる電流を抑制するための構成を小さくでき、半導体装置１００の小型化を図ることが可能になる。
【０１０６】
本実施形態では、電流制御用トランジスタｍ０として、低Ｖｔ（ＬＶ）ＭＯＳトランジスタではなく、通常ＶｔＮＭＯＳトランジスタが用いられる。
【０１０７】
このため、電流制御用トランジスタｍ０を非導通状態にするための電圧として電圧ＶＳＳが用いられた状況下において、電流制御用トランジスタｍ０にて生じるリーク電流を、電流制御用トランジスタｍ０として低Ｖｔ（ＬＶ）ＭＯＳトランジスタが用いられた場合に生じるリーク電流よりも少なくすることが可能になる。
【０１０８】
図４は、劣化防止回路の第２実施形態を示した回路図である。なお、図４において、図２に示したものと同一構成のものには同一符号を付してある。
【０１０９】
図４において、劣化防止回路１Ｙは、制御対象回路１ａＹと制御回路１ｂＹとを含む。
【０１１０】
制御対象回路１ａＹは、ＰＭＯＳトランジスタ１ａ１１、１ａ２１および１ａ３１と、ＮＭＯＳトランジスタ１ａ１２、１ａ２２および１ａ３２と、を含む。
【０１１１】
ＰＭＯＳトランジスタ１ａ１１とＮＭＯＳトランジスタ１ａ１２とでインバータ１ａ１を構成し、ＰＭＯＳトランジスタ１ａ２１とＮＭＯＳトランジスタ１ａ２２とでインバータ１ａ２を構成し、ＰＭＯＳトランジスタ１ａ３１とＮＭＯＳトランジスタ１ａ３２とでインバータ１ａ３を構成する。
【０１１２】
制御回路１ｂＹは、ＮＭＯＳトランジスタ（ソーストランジスタ）ｍ０Ｙ〜ｍ２Ｙと、ＮＭＯＳトランジスタｍ３Ｙ〜ｍ５Ｙと、を含む。
【０１１３】
本実施形態では、ＮＭＯＳトランジスタｍ０Ｙ〜ｍ５Ｙとして、低Ｖｔ（ＬＶ）ＮＭＯＳトランジスタが用いられる。
【０１１４】
ＮＭＯＳトランジスタｍ０Ｙ〜ｍ２Ｙは、電流制御用トランジスタの一例である。ＮＭＯＳトランジスタｍ０Ｙ〜ｍ２Ｙの其々のゲートには、ＳＴＡＴＥ＿Ａ信号が供給される。ＳＴＡＴＥ＿Ａ信号は、制御信号の一例である。
【０１１５】
ＮＭＯＳトランジスタｍ０Ｙは、ＰＭＯＳトランジスタ１ａ１１のドレインとＮＭＯＳトランジスタ１ａ１２のドレインとの間に設けられている。
【０１１６】
ＮＭＯＳトランジスタｍ１Ｙは、ＰＭＯＳトランジスタ１ａ２１のドレインとＮＭＯＳトランジスタ１ａ２２のドレインとの間に設けられている。
【０１１７】
ＮＭＯＳトランジスタｍ２Ｙは、ＰＭＯＳトランジスタ１ａ３１のドレインとＮＭＯＳトランジスタ１ａ３２のドレインとの間に設けられている。
【０１１８】
ＮＭＯＳトランジスタｍ３Ｙ〜ｍ４Ｙは、電圧供給用トランジスタの一例である。
【０１１９】
ＮＭＯＳトランジスタｍ３Ｙ〜ｍ５Ｙの其々のゲートには、ＳＴＡＴＥ＿Ｂ信号が供給される。ＳＴＡＴＥ＿Ｂ信号は、ＳＴＡＴＥ＿Ａ信号の反転信号である。ＳＴＡＴＥ＿Ａ信号とＳＴＡＴＥ＿Ｂ信号とは、コマンドデコード回路３２から供給される。
【０１２０】
ＮＭＯＳトランジスタｍ３Ｙ、ｍ４Ｙおよびｍ５Ｙの各ソースは、電源電圧の高電位側または内部電源電圧の高電位側と接続されている。ＮＭＯＳトランジスタｍ３Ｙ、ｍ４Ｙおよびｍ５Ｙの各ドレインは、それぞれ、端子Ｎ１、Ｎ２およびＮ３と接続されている。
【０１２１】
このように、本実施形態による半導体装置１００では、制御回路１ｂＹは、インバータ回路１ａ１、１ａ２および１ａ３ごとに、インバータ回路内の第１導電型のトランジスタ１ａ１１、１ａ２１または１ａ３１のドレインと第２導電型のトランジスタ１ａ１２、１ａ２２または１ａ３２のドレインとの間に設けられた複数の電流制御用トランジスタｍ０Ｙ〜ｍ２Ｙを含み、複数の電流制御用トランジスタｍ０Ｙ〜ｍ２Ｙの其々は、制御信号（ＳＴＡＴＥ＿Ａ信号）の活性化に応じて非導通状態となる。
【０１２２】
また、本実施形態による半導体装置１００では、制御回路１ｂＹは、接続入力端子１ａ２３または１ａ３３と接続し、制御信号（ＳＴＡＴＥ＿Ａ信号）の活性化に応じて、接続入力端子１ａ２３または１ａ３３に第１の電圧（“Ｈ”）を供給する電圧供給用トランジスタｍ３Ｙおよびｍ４Ｙを含み、第１導電型のトランジスタは、ＰＭＯＳトランジスタであり、第２導電型のトランジスタと電圧供給用トランジスタと複数の電流制御用トランジスタは、ＮＭＯＳトランジスタである。
【０１２３】
次に、劣化防止回路１Ｙの動作を説明する。
【０１２４】
図５は、劣化防止回路１Ｙの動作を説明するためのタイミングチャートである。
【０１２５】
コマンドデコード回路３２は、読出しコマンド（ＲＥＡＤ）等の、非スタンバイ状態を表す内部コマンド信号を出力する際には、ＳＴＡＴＥ＿Ａ信号のレベルを“Ｈ”（非活性状態）にし、ＳＴＡＴＥ＿Ａ信号の反転信号であるＳＴＡＴＥ＿Ｂ信号のレベルを“Ｌ”にする。
【０１２６】
ＳＴＡＴＥ＿Ａ信号のレベルが“Ｈ”のときには、ＮＭＯＳトランジスタｍ０Ｙ〜ｍ２Ｙがオン状態となり、ＳＴＡＴＥ＿Ａ信号のレベルが“Ｈ”のときにＳＴＡＴＥ＿Ｂ信号のレベルが“Ｌ”となるため、ＮＭＯＳトランジスタｍ３Ｙ〜ｍ５Ｙはオフ状態となる。
【０１２７】
このため、ＳＴＡＴＥ＿Ａ信号が“Ｈ”のときには、制御対象回路１ａＹは、３つのインバータ回路が直列接続された回路として動作する。
【０１２８】
図５に示した例では、ＳＴＡＴＥ＿Ａ信号のレベルが“Ｈ”でありＳＴＡＴＥ＿Ｂ信号のレベルが“Ｌ”である状況下で、入力端子１ａ１３に入出力用クロック信号ＬＣＬＫ５が入力すると、入出力用クロック信号ＬＣＬＫ５は、インバータ回路１ａ１、１ａ２および１ａ３にてそれぞれ反転および遅延される。
【０１２９】
図５では、インバータ回路１ａ１からの出力信号を入出力用クロック信号ＬＣＬＫ６として示し、インバータ回路１ａ２からの出力信号を入出力用クロック信号ＬＣＬＫ７として示し、インバータ回路１ａ３からの出力信号を入出力用クロック信号ＬＣＬＫ８として示している。入出力用クロック信号ＬＣＬＫ８は、制御対象回路１ａＹの出力信号として用いられる。
【０１３０】
また、コマンドデコード回路３２は、セルフリフレッシュコマンドＳＲＥＦまたはパワーダウン信号ＰＷＤＮ等の、スタンバイ状態に切り替わる内部コマンド信号を出力する際に、ＳＴＡＴＥ＿Ａ信号のレベルを“Ｌ”（活性状態）にし、ＳＴＡＴＥ＿Ｂ信号のレベルを“Ｈ”にする。
【０１３１】
ＳＴＡＴＥ＿Ａ信号のレベルが“Ｌ”でありＳＴＡＴＥ＿Ｂ信号のレベルが“Ｈ”であるときには、ＮＭＯＳトランジスタｍ３Ｙ〜ｍ５Ｙはオン状態となり、ＮＭＯＳトランジスタｍ０Ｙ〜ｍ２Ｙはオフ状態となる。本実施形態では、ＳＴＡＴＥ＿Ａ信号のレベルが“Ｌ”のときには、制御対象回路１ａＹの入力端子、つまり、インバータ回路１ａ１の入力端子１ａ１３には、“Ｈ”が印加される。
【０１３２】
このため、ＳＴＡＴＥ＿Ａ信号のレベルが“Ｌ”でありＳＴＡＴＥ＿Ｂ信号のレベルが“Ｈ”であり力端子１ａ１３に“Ｈ”が印加されているときには、入力端子１ａ１３、１ａ２３および１ａ３３には“Ｈ”（第１の電圧）が供給される（図５の矢印Ｂ１参照）。よって、ＰＭＯＳトランジスタ１ａ１１、１ａ２１および１ａ３１がオフ状態となり、スタンバイ状態時におけるＰＭＯＳトランジスタ１ａ１１、１ａ２１および１ａ３１でのＮＢＴＩ劣化を防止できる。
【０１３３】
また、ＳＴＡＴＥ＿Ａ信号のレベルが“Ｌ”でありＳＴＡＴＥ＿Ｂ信号のレベルが“Ｈ”であり入力端子１ａ１３に“Ｈ”が印加されるときには、ＮＭＯＳトランジスタ１ａ１２、１ａ２２および１ａ３２がオン状態となるが、このとき、ＮＭＯＳトランジスタｍ０Ｙ〜ｍ２Ｙがオフ状態であるため、ＮＭＯＳトランジスタ１ａ１２、１ａ２２および１ａ３２を貫通電流が流れることを抑制でき、スタンバイ状態時の消費電流を少なくすることが可能になる。
【０１３４】
なお、図４に示した劣化防止回路１Ｙでは、ＮＭＯＳトランジスタ（ソーストランジスタ）ｍ０Ｙ〜ｍ２Ｙとして、低Ｖｔ（ＬＶ）ＮＭＯＳトランジスタが用いられている。
【０１３５】
このため、本実施形態では、図５に示したように、ＳＴＡＴＥ＿Ａ信号のロー（“Ｌ”）側の電圧として、ネガティブレベル電圧ＶＫＫ（ＶＫＫ＜ＶＳＳ）が用いられる。よって、ＮＭＯＳトランジスタｍ０Ｙ〜ｍ２Ｙにおけるリーク電流を抑えることが可能となる。なお、ネガティブレベル電圧ＶＫＫは、内部電源発生回路６１にて生成される。また、ＮＭＯＳトランジスタｍ０Ｙ〜ｍ２Ｙのいずれかに直列接続されている第２導電型のトランジスタ（ＮＭＯＳトランジスタ１ａ１２〜１ａ３２）のＶｄｓ（ソース−ドレイン間電圧）も、ＮＭＯＳトランジスタｍ０Ｙ〜ｍ２Ｙにより抑えられる。よって、総じてスタンバイ状態時の消費電流を抑えることができる。
【０１３６】
また、図４に示した劣化防止回路１Ｙでは、図２に示した制御回路１ｂにて用いられていた第１導電型のトランジスタ（ＰＭＯＳトランジスタｍ１〜ｍ３）が、第２導電型のトランジスタ（ＮＭＯＳトランジスタｍ３Ｙ〜ｍ５Ｙ）に置き換えられている。このため、ＳＴＡＴＥ＿Ａ信号のレベルが“Ｌ”のとき、つまり、ＳＴＡＴＥ＿Ｂ信号のレベルが“Ｈ”のときの端子Ｎ１、Ｎ２およびＮ３のレベルは、ＶＤＤ−Ｖｔとなるが（なお、Ｖｔは、ＮＭＯＳトランジスタｍ３Ｙ〜ｍ５Ｙの其々のしきい値電圧である）、この場合にも、十分にＮＢＴＩ劣化を防止することができる。
【０１３７】
図４に示した劣化防止回路１Ｙでは、制御回路１ｂＹは、インバータ回路１ａ１、１ａ２および１ａ３ごとに、インバータ回路内の第１導電型のトランジスタ１ａ１１、１ａ２１または１ａ３１のドレインと第２導電型のトランジスタ１ａ１２、１ａ２２または１ａ３２のドレインとの間に設けられた複数の電流制御用トランジスタｍ０Ｙ〜ｍ２Ｙを含み、複数の電流制御用トランジスタｍ０Ｙ〜ｍ２Ｙの其々は、制御信号（ＳＴＡＴＥ＿Ａ信号）の活性化に応じて非導通状態となる。
【０１３８】
このため、第１導電型のトランジスタを非導通状態にしているときに、第２導電型のトランジスタを流れる電流を抑制でき、消費電流を少なくすることが可能になる。
【０１３９】
また、図４に示した劣化防止回路１Ｙでは、制御回路１ｂＹは、接続入力端子１ａ２３または１ａ３３と接続し、制御信号（ＳＴＡＴＥ＿Ａ信号）の活性化に応じて、接続入力端子１ａ２３または１ａ３３に第１の電圧（“Ｈ”）を供給する電圧供給用トランジスタｍ３Ｙおよびｍ４Ｙを含み、第１導電型のトランジスタは、ＰＭＯＳトランジスタであり、第２導電型のトランジスタと電圧供給用トランジスタと複数の電流制御用トランジスタは、ＮＭＯＳトランジスタである。
【０１４０】
このため、劣化防止回路１Ｙ内の全てのトランジスタを、低Ｖｔ（ＬＶ）ＭＯＳトランジスタとすることが可能になる。
【０１４１】
なお、上記各実施形態では、縦列接続されたインバータ回路の数を３としたが、縦列接続されたインバータ回路の数は２以上の整数であればよい。
【０１４２】
また、上記各実施形態では、縦列接続された複数の回路として、複数のインバータ回路が用いられたが、縦列接続された複数の回路は、複数のインバータ回路に限らず、各々が第１導電型のトランジスタを含む複数の回路であればよい。
【０１４３】
また、上記各実施形態では、第１導電型のトランジスタとして、ＰＭＯＳトランジスタが用いられたが、第１導電型のトランジスタとしてＮＭＯＳトランジスタが用いられてもよい。なお、この場合、制御回路が接続入力端子に供給する第１の電圧は“Ｌ”となる。この場合、ＮＭＯＳトランジスタでのＰＢＴＩ劣化を抑制することが可能になる。また、この場合、第２導電型のトランジスタは、ＰＭＯＳトランジスタとなる。
【０１４４】
また、上記各実施形態において、半導体装置１００は、DRAMに限らず適宜変更可能である。
【０１４５】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【０１４６】
１００      半導体装置
１１ａ、１１ｂ  クロック端子
１２      コマンド端子
１３      アドレス端子
１４      データ入出力端子
１５ａ、１５ｂ  電源端子
２１      クロック入力回路
２２      ＦＵＳＥ
２３      タイミングジェネレータ
２４      ＤＬＬ回路
２５      劣化防止回路
３１      コマンド入力回路
３２      コマンドデコード回路
３３      リフレッシュ制御回路
４１      アドレス入力回路
４２      アドレスラッチ回路
４３      モードレジスタ
４４      劣化防止回路
５０      メモリセルアレイ
５１      ロウデコーダ
５２      カラムデコーダ
５３      ＦＩＦＯ回路
５４      入出力回路
６１      内部電源発生回路
ＢＬ      ビット線
ＷＬ      ワード線
ＭＣ      メモリセル
１、１Ｙ  劣化防止回路
１ａ、１ａＹ  制御対象回路
１ａ１〜１ａ３  インバータ回路
１ａ１１、１ａ２１、１ａ３１、ｍ１〜ｍ３  ＰＭＯＳトランジスタ
１ａ１２、１ａ２２、１ａ３２、ｍ０、ｍ０Ｙ〜ｍ５Ｙ  ＮＭＯＳトランジスタ
【図１】
2013093513.tif 000003
【図２】
2013093513.tif 000004
【図３】
2013093513.tif 000005
【図４】
2013093513.tif 000006
【図５】
2013093513.tif 000007