(57)【要約】      （修正有）【課題】電圧制御発振回路の発振周波数レンジを広く保持しつつ、出力クロックのジッターを低減することが可能なＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路は、基準クロックと出比較回路チャージポンプ回路を備え、チャージポンプ回路の出力に一端が接続された抵抗素子と、抵抗素子の他端に一端が接続され且つ接地に他端が接続された容量素子とを有し、チャージポンプ回路が出力した電流を変換して、抵抗素子の一端から第１の制御電圧信号を出力し且つ容量素子の一端から第２の制御電圧信号を出力する第１の低域通過フィルタを備える。ＰＬＬ回路は、抵抗素子の一端に第１の非反転入力端子が接続され、容量素子の一端に第２の非反転入力端子が接続され、出力端子と反転入力端子とが接続され、出力端子から第３の制御電圧信号を出力するアンプ回路を備える。ＰＬＬ回路は、第３の制御電圧信号に応じた周波数の出力クロックを出力するＶＣＯ回路とを備える。【選択図】図４
2013070345.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックと、出力クロックから生成されたフィードバッククロックと、の位相周波数差に応じた位相周波数差信号を出力する比較回路と、
前記位相周波数差信号に応じた電流を出力するチャージポンプ回路と、
前記チャージポンプ回路の出力に一端が接続された抵抗素子と、前記抵抗素子の他端に一端が接続され且つ接地に他端が接続された容量素子と、を有し、前記チャージポンプ回路が出力した電流を変換して、前記抵抗素子の一端から第１の制御電圧信号を出力し且つ前記容量素子の一端から第２の制御電圧信号を出力する第１の低域通過フィルタと、
前記抵抗素子の一端に第１の非反転入力端子が接続され、前記容量素子の一端に第２の非反転入力端子が接続され、出力端子と反転入力端子とが接続され、前記出力端子から第３の制御電圧信号を出力するアンプ回路と、
前記第３の制御電圧信号が制御端子に入力され、前記第３の制御電圧信号に応じた周波数の出力クロックを出力するＶＣＯ回路と、を備え、
前記アンプ回路は、
第１の電位に一端が接続された第１導電型の第１のトランジスタと、
前記第１のトランジスタの他端に一端が接続され、第２の電位に他端が接続され、ダイオード接続された第２導電型の第２のトランジスタと、
前記第１の電位に一端が接続され、前記第１のトランジスタのゲートにゲートが接続され、ダイオード接続された第１導電型の第３のトランジスタと、
前記第３のトランジスタの他端に一端が接続され、前記反転入力端子がゲートに接続された第２導電型の第４のトランジスタと、
前記第４のトランジスタの他端と前記第２の電位との間に接続され、電流が流れるようにゲートに電圧が印加された第２導電型の第５のトランジスタと、
前記第１の電位に一端が接続され、ダイオード接続された第１導電型の第６のトランジスタと、
前記第６のトランジスタの他端に一端が接続され、前記第１の非反転入力端子にゲートが接続された第２導電型の第７のトランジスタと、
前記第７のトランジスタの一端に一端が接続され、前記第７のトランジスタの他端に他端が接続され、前記第２の非反転入力端子にゲートが接続された第２導電型の第８のトランジスタと、
前記第１の電位に一端が接続され、前記アンプ回路の出力端子に他端が接続され、前記第６のトランジスタのゲートにゲートが接続された第１導電型の第９のトランジスタと、
前記アンプ回路の出力端子に一端が接続され、前記第２の電位に他端が接続され、前記第２のトランジスタのゲートにゲートが接続された第２導電型の第１０のトランジスタと、を有し、
前記第３の制御電圧信号の電圧ｖ（ＶＣ）、前記第１の制御電圧信号の電圧ｖ（ＶＬＰＦ）、および第２の制御電圧信号の電圧ｖ（ＬＦＣ）の関係は、前記第４のトランジスタの第１のサイズ、前記第７のトランジスタの第２のサイズ、および、前記第８のトランジスタの第３のサイズの比が、ｌ：ｍ：ｎである場合、以下の式で表される（なお、式において、Ｃｏｎｓｔ．、ｌ、ｍ、およびｎは、定数である）
【数１】
2013070345.tif 000010
ことを特徴とするＰＬＬ回路。
【請求項２】
基準クロックと、出力クロックから生成されたフィードバッククロックと、の位相周波数差に応じた位相周波数差信号を出力する比較回路と、
前記位相周波数差信号に応じた電流を出力するチャージポンプ回路と、
前記チャージポンプ回路の出力に一端が接続された抵抗素子と、前記抵抗素子の他端に一端が接続され且つ接地に他端が接続された容量素子と、を有し、前記チャージポンプ回路が出力した電流を変換して、前記抵抗素子の一端から第１の制御電圧信号を出力し且つ前記容量素子の一端から第２の制御電圧信号を出力する第１の低域通過フィルタと、
前記抵抗素子の一端に第１の非反転入力端子が接続され、前記容量素子の一端に第２の非反転入力端子が接続され、出力端子と反転入力端子とが接続され、前記出力端子から第３の制御電圧信号を出力するアンプ回路と、
前記第３の制御電圧信号が制御端子に入力され、前記第３の制御電圧信号に応じた周波数の出力クロックを出力するＶＣＯ回路と、を備え、
前記第３の制御電圧信号の電圧ｖ（ＶＣ）、前記第１の制御電圧信号の電圧ｖ（ＶＬＰＦ）、および第２の制御電圧信号の電圧ｖ（ＬＦＣ）の関係は、以下の式で表される（なお、式において、Ｃｏｎｓｔ．、ｌ、ｍ、およびｎは、定数である）
【数２】
2013070345.tif 000011
ことを特徴とするＰＬＬ回路。
【請求項３】
前記ＶＣＯ回路は、前記第３の制御電圧信号に応じて遅延時間が変化する複数の遅延回路を環状に接続したリングオシレータを有する
ことを特徴とする請求項１又は２に記載のＰＬＬ回路。
【請求項４】
前記容量素子の一端と前記第２の非反転入力端子との間に接続された第２の低域通過フィルタをさらに備える
ことを特徴とする請求項１ないし３のいずれか一項に記載のＰＬＬ回路。
【請求項５】
基準クロックと、出力クロックから生成されたフィードバッククロックと、の位相周波数差に応じた位相周波数差信号を出力する比較回路と、
前記位相周波数差信号に応じた電流を出力するチャージポンプ回路と、
前記チャージポンプ回路の出力に一端が接続された抵抗素子と、前記抵抗素子の他端に一端が接続され且つ接地に他端が接続された容量素子と、を有し、前記チャージポンプ回路が出力した電流を変換して、前記抵抗素子の一端から第１の制御電圧信号を出力し且つ前記容量素子の一端から第２の制御電圧信号を出力する第１の低域通過フィルタと、
前記抵抗素子の一端に第１の非反転入力端子が接続され、前記容量素子の一端に第２の非反転入力端子が接続され、前記出力端子から制御電流信号を出力するアンプ回路と、
前記制御電流信号が制御端子に入力され、前記制御電流信号に応じた周波数の出力クロックを出力するＩＣＯ回路と、を備え、
前記制御電流信号の電流ｉ（ＶＣ）、前記第１の制御電圧信号の電圧ｖ（ＶＬＰＦ）、および第２の制御電圧信号の電圧ｖ（ＬＦＣ）の関係は、以下の式で表される（なお、式において、Ｃｏｎｓｔ．、Ｒ１０、Ｒ２０、Ｍ、およびＮは、定数である）
【数３】
2013070345.tif 000012
ことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
ＰＬＬ回路に関する。
【背景技術】
【０００２】
一般的に、ＰＬＬ回路では、電圧制御発振回路（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ回路）が、前段の第１の低域通過フィルタからの制御電圧信号に基づき所望周波数のクロックを出力する。
【０００３】
そして、ＶＣＯ回路の発振周波数レンジは、ＶＣＯゲイン（ＶＣＯ回路の発振周波数変化率対制御電圧信号の電圧変化率）に比例し、ＶＣＯゲインが大きいときは大きくなり、小さいときは小さくなる。
【０００４】
また、ＰＬＬ回路では、前段の第１の低域通過フィルタからの制御電圧信号に熱雑音等のノイズが発生している場合、出力クロックにジッターが現れる。すなわち、制御電圧信号にノイズが発生すると、ＶＣＯ回路の発振周波数にもＶＣＯゲインに比例してノイズが載るので、制御電圧信号のノイズに起因する出力クロックのジッターは、ＶＣＯゲインが大きい場合は大きくなり、小さい場合は小さくなる。
【０００５】
そして、ＰＬＬ回路の出力クロックを内部回路のクロックに用いる装置では、内部回路を高速、高精度で動作させる場合や外部からの高速信号を高精度で受信する場合、外部に高精度（低ジッタ）の信号を出力させる場合などに、ＰＬＬ回路の出力クロックのジッターを小さくする必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−４１２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電圧制御発振回路の発振周波数レンジを広く保持しつつ、出力クロックのジッターを低減することが可能なＰＬＬ回路を提供する。
【課題を解決するための手段】
【０００８】
実施例に従ったＰＬＬ回路は、基準クロックと、出力クロックから生成されたフィードバッククロックと、の位相周波数差に応じた位相周波数差信号を出力する位相周波数比較回路を備える。ＰＬＬ回路は、前記位相周波数差信号に応じた電流を出力するチャージポンプ回路を備える。ＰＬＬ回路は、前記チャージポンプ回路の出力に一端が接続された抵抗素子と、前記抵抗素子の他端に一端が接続され且つ接地に他端が接続された容量素子と、を有し、前記チャージポンプ回路が出力した電流を変換して、前記抵抗素子の一端から第１の制御電圧信号を出力し且つ前記容量素子の一端から第２の制御電圧信号を出力する第１の低域通過フィルタを備える。ＰＬＬ回路は、前記抵抗素子の一端に第１の非反転入力端子が接続され、前記容量素子の一端に第２の非反転入力端子が接続され、出力端子と反転入力端子とが接続され、前記出力端子から第３の制御電圧信号を出力するアンプ回路を備える。ＰＬＬ回路は、前記第３の制御電圧信号が制御端子に入力され、前記第３の制御電圧信号に応じた周波数の出力クロックを出力するＶＣＯ回路と、を備える。
【０００９】
前記第３の制御電圧信号の電圧ｖ（ＶＣ）、前記第１の制御電圧信号の電圧ｖ（ＶＬＰＦ）、および第２の制御電圧信号の電圧ｖ（ＬＦＣ）の関係は、以下の式で表される（なお、式において、Ｃｏｎｎｓｔ．、ｌ、ｍ、およびｎは、定数である）。
【数１】
2013070345.tif 000003
【図面の簡単な説明】
【００１０】
【図１】図１は、比較例に係るＰＬＬ回路１００Ｘの構成を示すブロック図である。
【図２】図２は、図１に示すＰＬＬ回路１００Ｘのアンプ回路４ＸとＶＣＯ回路５に注目した回路図である。
【図３】図３は、図１に示すＶＣＯ回路５のＩ−Ｖ特性を示す図である。
【図４】図４は、実施例１に係るＰＬＬ回路１００の構成の一例を示す図である。
【図５】図５は、図４に示すＰＬＬ回路１００のアンプ回路４とＶＣＯ回路５に注目した回路図である。
【図６】図６は、図４、図５に示すＶＣＯ回路５の動作特性を示す特性図である。
【図７】図７は、実施例２に係るＰＬＬ回路２００の構成の一例を示す図である。
【図８】図８は、実施例３に係るＰＬＬ回路３００の構成の一例を示す図である。
【図９】図９は、図８に示すＰＬＬ回路１００のアンプ回路３０４とＩＣＯ回路３０５に注目した回路図である。
【発明を実施するための形態】
【００１１】
（比較例）
先ず、実施形態の比較対象となる比較例について説明する。
【００１２】
図１は、比較例に係るＰＬＬ回路１００Ｘの構成を示すブロック図である。また、図２は、図１に示すＰＬＬ回路１００Ｘのアンプ回路４ＸとＶＣＯ回路５に注目した回路図である。また、図３は、図１に示すＶＣＯ回路５のＩ−Ｖ特性を示す図である。
【００１３】
図１に示すように、ＰＬＬ回路１００Ｘは、比較回路１と、チャージポンプ回路２と、フィードバックループの安定性のための位相補償用の第１の低域通過フィルタ（ＬＰＦ）３と、アンプ回路４Ｘと、電圧制御発振回路（ＶＣＯ回路）５と、分周回路６と、を備える。
【００１４】
図２に示すように、アンプ回路４Ｘは、トランジスタ４Ｘ１〜４Ｘ９を備える。これらのトランジスタ４Ｘ１、４Ｘ３、４Ｘ６、４Ｘ８、４Ｘ２、４Ｘ９は、図２に示すように、それぞれサイズＷｐ１〜Ｗｐ４、Ｗｎ１、Ｗｎ２を有する。また、アンプ回路４Ｘの出力信号ＶＣがゲートに入力されるトランジスタ４Ｘ４と、信号ＶＬＰＦがゲートに入力されるトランジスタ４Ｘ７とは、サイズｍを有する。なお、トランジスタ４Ｘ４、４Ｘ７は、複数のトランジスタで構成されていてもよい。
【００１５】
ここで、トランジスタ４Ｘ４、４Ｘ７に流れる電流ｉ１、ｉ２の差は、以下の式（１）のように表される。なお、式（１）において、Ａ０は、信号ＶＣ、ＶＬＰＦが入力されるトランジスタ４Ｘ４、４Ｘ７の特性、サイズ、およびトランジスタ４Ｘ５に流れる電流ｉ０で決まる値である。
【数２】
2013070345.tif 000004
【００１６】
したがって、アンプ回路４Ｘの出力電流、すなわち、ＶＣＯ回路５に流れる電流ｉ（ＶＣ）は、以下の式（２）のように表される。なお、式（２）において、Ａ１、Ａ２、Ｂ１、Ｂ２は、定数である。
【数３】
2013070345.tif 000005
【００１７】
ここで、図３のように、ＶＣＯ回路５のＩ−Ｖ特性を定義すると、電流ｉ（ＶＣ）および電圧ｖ（ＶＣ）は、以下の式（３）、（４）のように表される。なお、式（３）、（４）において、基本的に、Ｂ１Ｒ０＞＞１である。
【数４】
2013070345.tif 000006
【００１８】
このように、従来の回路では、ＶＣＯ回路５を動作させる電圧（制御電圧信号）ｖ（ＶＣ）は、アンプ回路４Ｘに入力される電圧ｖ（ＶＬＰＦ）に比例する。
【００１９】
したがって、LPFの出力（アンプ回路への入力）信号v(VLPF)に抵抗の熱雑音によるノイズや他の信号からのクロストークによるノイズが発生すると、ＶＣＯ回路の発振周波数にもＶＣＯゲインに比例したノイズが載るので、出力クロックのジッターは、ＶＣＯゲインが大きい場合は大きくなり、小さい場合は小さくなる。
【００２０】
そこで、以下の実施例では、電圧制御発振回路の発振周波数レンジを広く保持しつつ、出力クロックのジッターを低減することが可能なＰＬＬ回路を提案する。以下、実施例について図面に基づいて説明する。
【実施例１】
【００２１】
図４は、実施例１に係るＰＬＬ回路１００の構成の一例を示す図である。
【００２２】
図４に示すように、ＰＬＬ回路１００は、比較回路１と、チャージポンプ回路２と、フィードバックループの安定性のための位相補償用の第１の低域通過フィルタ（ＬＰＦ）３と、アンプ回路４と、ＶＣＯ回路５と、分周回路６と、を備える。
【００２３】
比較回路１は、一方の入力端子に、外部から基準クロックＲＥＦＣＬＫが入力され、他方の入力端子に、分周回路５からフィードバッククロックＦＢＣＬＫが入力される。なお、フィードバッククロックＦＢＣＬＫは、ＶＣＯ回路５が生成する出力クロックＣＬＫＯＵＴをＮ分周したクロック信号である。
【００２４】
この比較回路１は、基準クロックＲＥＦＣＬＫと、出力クロックＣＬＫＯＵＴから生成されたフィードバッククロックＦＢＣＬＫと、の位相周波数差に応じたパルス幅を有する位相周波数差信号（アップ信号ＵＰ、ダウン信号ＤＮ）を出力するようになっている。
【００２５】
例えば、比較回路１は、基準クロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの間の位相及び周波数を比較する。比較の結果、基準クロックＲＥＦＣＬＫの位相がＦＢＣＬＫに対して進んでいる場合と、基準クロックＲＥＦＣＬＫの周波数が高い場合とに、チャージポンプ回路２に対して位相差に応じたパルス幅を持つアップ信号ＵＰを出力する。一方、基準クロックＲＥＦＣＬＫの位相がＦＢＣＬＫに対して遅れている場合と、基準クロックＲＥＦＣＬＫの周波数が低い場合とに、チャージポンプ回路２に対して位相差に応じたパルス幅を持つダウン信号ＤＮを出力する。
【００２６】
チャージポンプ回路２は、該位相周波数差信号のパルス幅に応じた電流を出力するようになっている。
【００２７】
例えば、チャージポンプ回路２は、アップ信号ＵＰがアクティブである（例えば、アップ信号ＵＰが“Ｈｉｇｈ”レベルである）期間内、第１の低域通過フィルタ３の容量素子Ｃ０を充電する。これにより、第１、第２の制御電圧信号ＶＬＰＦ、ＬＦＣの電圧が上昇する。
【００２８】
一方、チャージポンプ回路２は、ダウン信号ＤＮがアクティブ（例えば、ダウン信号ＤＮが“Ｈｉｇｈ”レベル）である期間内、第１の低域通過フィルタ３の容量素子Ｃ０を放電する。これにより、第１、第２の制御電圧信号ＶＬＰＦ、ＬＦＣの電圧が降下する。
【００２９】
第１の低域通過フィルタ３は、チャージポンプ回路２の出力に一端が接続された抵抗素子Ｒと、この抵抗素子Ｒの他端に一端が接続され且つ接地に他端が接続された容量素子Ｃ０と、を有する。
【００３０】
この第１の低域通過フィルタ３は、チャージポンプ回路２が出力した信号に含まれる高周波成分を除去する。そして、第１の低域通過フィルタ３は、チャージポンプ回路２が出力した電流を変換して、抵抗素子Ｒの一端から第１の制御電圧信号ＶＬＰＦを出力し且つ容量素子Ｃ０の一端から第２の制御電圧信号ＬＦＣを出力する。
【００３１】
アンプ回路４は、抵抗素子Ｒの一端に第１の非反転入力端子４１が接続され、容量素子Ｃ０の一端に第２の非反転入力端子４２が接続され、出力端子４４と反転入力端子４３とが接続されている。このアンプ回路４は、出力端子４４から第３の制御電圧信号ＶＣを出力するようになっている。
【００３２】
ＶＣＯ回路５は、第３の制御電圧信号ＶＣが制御端子に入力され、第３の制御電圧信号ＶＣに応じた周波数の出力クロックＣＬＫＯＵＴを出力するようになっている。すなわち、ＶＣＯ回路５は、第３の制御電圧信号ＶＣの電圧が高いときには高い周波数で発振し、第３の制御電圧信号ＶＣの電圧が低いときには低い周波数で発振する。
【００３３】
このＶＣＯ回路５は、例えば、第３の制御電圧信号ＶＣに応じて遅延時間が変化する複数の遅延回路５ａ〜５ｃを環状に接続したリングオシレータを有する。遅延回路５ａ〜５ｃは、例えば、インバータである。
【００３４】
上述のようにＶＣＯ回路５が第３の制御電圧信号ＶＣの電圧に応じて生成する或る周波数の出力クロックＣＬＫＯＵＴが、分周回路６にてＮ分周され、フィードバッククロックＦＢＣＬＫとして比較回路１に与えられる。
【００３５】
このフィードバックループによって、適度な電圧値の第３の制御電圧信号ＶＣがＶＣＯ回路５に入力され、ＶＣＯ回路５が所望周波数のクロックＣＬＫＯＵＴを出力する。
【００３６】
比較回路１における基準クロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの間の位相及び周波数の比較の結果、安定的に一致した状態になるロック時における出力クロックＣＬＫＯＵＴは、ほぼ一定の周波数（基準クロックＲＥＦＣＬＫのＮ倍）になる。
【００３７】
ここで、図５は、図４に示すＰＬＬ回路１００のアンプ回路４とＶＣＯ回路５に注目した回路図である。なお、図５の例では、第１の電位は、電源電位であり、第２の電位は、接地電位であり、第１導電型のトランジスタは、ｐＭＯＳトランジスタであり、第２導電型のトランジスタは、ｎＭＯＳトランジスタである場合について示している。しかし、回路の極性を逆にしてもよい。この場合、第１の電位は、接地電位であり、第２の電位は、電源電位であり、第１導電型のトランジスタは、ｎＭＯＳトランジスタであり、第２導電型のトランジスタは、ｐＭＯＳトランジスタになる。
【００３８】
図５に示すように、アンプ回路４は、第１導電型の第１のトランジスタ（ｐＭＯＳトランジスタ）４ａと、第２導電型の第２のトランジスタ（ｎＭＯＳトランジスタ）４ｂと、第１導電型の第３のトランジスタ（ｐＭＯＳトランジスタ）４ｃと、第２導電型の第４のトランジスタ（ｎＭＯＳトランジスタ）４ｄと、第２導電型の第５のトランジスタ（ｎＭＯＳトランジスタ）４ｅと、第１導電型の第６のトランジスタ（ｐＭＯＳトランジスタ）４ｆと、第２導電型の第７のトランジスタ（ｎＭＯＳトランジスタ）４ｇと、第２導電型の第８のトランジスタ（ｎＭＯＳトランジスタ）４ｈと、第１導電型の第９のトランジスタ（ｐＭＯＳトランジスタ）４ｉと、第２導電型の第１０のトランジスタ（ｎＭＯＳトランジスタ）４ｊと、を有する。
【００３９】
第１のトランジスタ４ａは、電源電位（第１の電位）に一端（ソース）が接続されている。
【００４０】
第２のトランジスタ４ｂは、第１のトランジスタ４ａの他端（ドレイン）に一端（ドレイン）が接続され、接地電位（第２の電位）に他端（ソース）が接続され、ダイオード接続されている。
【００４１】
第３のトランジスタ４ｃは、電源電位に一端（ソース）が接続され、第１のトランジスタ４ａのゲートにゲートが接続され、ダイオード接続されている。
【００４２】
第４のトランジスタ４ｄは、第３のトランジスタ４ｃの他端（ドレイン）に一端（ドレイン）が接続され、反転入力端子４３（出力端子４４）がゲートに接続されている。
【００４３】
第５のトランジスタ４ｅは、第４のトランジスタ４ｄの他端（ドレイン）と接地電位との間に接続され、電流ｉ０が流れるようにゲートに電圧が印加されている。
【００４４】
第６のトランジスタ４ｆは、電源電位に一端（ソース）が接続され、ダイオード接続されている。
【００４５】
第７のトランジスタ４ｇは、第６のトランジスタ４ｆの他端（ドレイン）に一端（ドレイン）が接続され、第１の非反転入力端子４１にゲートが接続されている。
【００４６】
第８のトランジスタ４ｈは、第７のトランジスタ４ｇの一端（ドレイン）に一端（ドレイン）が接続され、第７のトランジスタ４ｇの他端（ソース）に他端（ソース）が接続され、第２の非反転入力端子４２にゲートが接続されている。
【００４７】
第９のトランジスタ４ｉは、電源電位に一端（ソース）が接続され、アンプ回路４の出力端子４４に他端（ドレイン）が接続され、第６のトランジスタ４ｆのゲートにゲートが接続されている。
【００４８】
第１０のトランジスタ４ｊは、アンプ回路４の出力端子４４に一端（ドレイン）が接続され、接地電位に他端（ソース）が接続され、第２のトランジスタ４ｂのゲートにゲートが接続されている。
【００４９】
なお、第４のトランジスタ４ｄの第１のサイズ（図５においては“ｌ”と表記）、第７のトランジスタ４ｇの第２のサイズ（図５においては“ｍ”と表記）、および、第８のトランジスタ４ｈの第３のサイズ（図５においては“ｎ”と表記）の比は、ｌ：ｍ：ｎである。
【００５０】
また、第１のサイズｌは、例えば、第２のサイズｍと第３のサイズｎとの和と等しい。
【００５１】
なお、これらの第４のトランジスタ４ｄ、第７のトランジスタ４ｇ、および、第８のトランジスタ４ｈは、それぞれ、複数のトランジスタで構成されていてもよい。
【００５２】
次に、以上のような構成を有するＰＬＬ回路１００の特性について説明する。
【００５３】
既述の比較例で説明したようにして同様の計算を実行すると、第３の制御電圧信号ＶＣの電圧ｖ（ＶＣ）、第１の制御電圧信号ＶＬＰＦの電圧ｖ（ＶＬＰＦ）、および第２の制御電圧信号ＬＦＣの電圧ｖ（ＬＦＣ）の関係は、以下の式（５）のように表される。なお、式（５）において、Ｃｏｎｎｓｔ．、ｌ、ｍ、およびｎは、定数である。
【数５】
2013070345.tif 000007
【００５４】
この式（５）において、例えば、ｌ＝ｍ＋ｎの関係が成立する場合、電圧ｖ（ＶＬＰＦ）に対するアンプ回路４のゲインは、ｍ／（ｍ＋ｎ）に抑えられることになる。
【００５５】
ここで、図６は、図４、図５に示すＶＣＯ回路５の動作特性を示す特性図である。なお、図６では、縦軸は、ゲインＫｖｃｏ（Ｈｚ／Ｖ）であり、Ｋｖｃｏ＿ＤＣとそのｍ／（ｍ＋ｎ）であるＫｖｃｏ＿ＤＣ×ｍ／（ｍ＋ｎ）とが示されている。横軸は制御電圧信号に含まれる周波数成分（Ｈｚ）であり、第１の低域通過フィルタ３の帯域ｆ＿ＢＷが示されている。
【００５６】
図６に示すように、制御電圧信号VLPFに含まれる周波数成分が、第１の低域通過フィルタ３の帯域ｆ＿ＢＷよりも低い周波数で変化するときのＶＣＯゲインは、Ｋｖｃｏ＿ＤＣとなる。このＫｖｃｏ＿ＤＣは、一般的なリングオシレータ構成のＶＣＯ回路で得られるＶＣＯゲインである。
【００５７】
また、制御電圧信号に含まれる周波数成分が、第１の低域通過フィルタ３の帯域ｆ＿ＢＷよりも高い周波数で変化するときのＶＣＯゲインは、図５に示す構成では、Ｋｖｃｏ＿ＤＣ×ｍ／（ｍ＋ｎ）となる。
【００５８】
このように、高い周波数域でＶＣＯゲインを低下させる特性は、一般的なリングオシレータ構成のＶＣＯ回路では得られない特性である。
【００５９】
したがって、ＶＣＯ回路５では、制御電圧信号VLPFにノイズが載っても、第１の低域通過フィルタ３の帯域よりも高い周波数側では、ＶＣＯゲインが小さくなる。これにより、出力クロックＣＬＫＯＵＴに現れる高周波のジッターを小さくすることができる。
【００６０】
また、第４、第７、第８のトランジスタ４ｄ、４ｇ、４ｈのサイズｌ、ｍ、ｎを調整することにより、低域と高域においてＶＣＯゲインの比を任意の値に設定することもできる。
【００６１】
以上のように、本実施例に係るＰＬＬ回路によれば、電圧制御発振回路の発振周波数レンジを広く保持しつつ、出力クロックのジッターを低減することができる。
【実施例２】
【００６２】
図７は、実施例２に係るＰＬＬ回路２００の構成の一例を示す図である。なお、図７において、図４と同じ符号は、実施例１と同様の構成を示す。
【００６３】
図７に示すように、ＰＬＬ回路２００は、実施例１と比較して、容量素子Ｃ０の一端と第２の非反転入力端子４２との間に接続された第２の低域通過フィルタをさらに備える。
【００６４】
この第２の低域通過フィルタ７は、第２の制御電圧信号の電圧ｖ（ＬＦＣ）をフィルタリングして、第２の非反転入力端子４２に出力するようになっている。
【００６５】
これにより、第１の低域通過フィルタ３が出力する第２の制御電圧信号の電圧ｖ（ＬＦＣ）に対して、フィルタリングを実行し、所定の帯域を通過した第２の制御電圧信号の電圧ｖ（ＬＦＣ）を第２の非反転入力端子４２に供給することができる。
【００６６】
なお、ＰＬＬ回路２００のその他の構成および機能は、実施例１のＰＬＬ回路１００と同様である。
【００６７】
すなわち、本実施例に係るＰＬＬ回路によれば、実施例１と同様に、電圧制御発振回路の発振周波数レンジを広く保持しつつ、出力クロックのジッターを低減することができる。
【実施例３】
【００６８】
図８は、実施例３に係るＰＬＬ回路３００の構成の一例を示す図である。なお、図８において、図４と同じ符号は、実施例１と同様の構成を示す。
【００６９】
図８に示すように、ＰＬＬ回路３００は、比較回路１と、チャージポンプ回路２と、フィードバックループの安定性のための位相補償用の第１の低域通過フィルタ（ＬＰＦ）３と、アンプ回路３０４と、ＩＣＯ回路３０５と、分周回路６と、を備える。
【００７０】
アンプ回路３０４は、抵抗素子Ｒの一端に第１の非反転入力端子４１が接続され、容量素子Ｃ０の一端に第２の非反転入力端子４２が接続されている。このアンプ回路４は、出力端子４４から制御電流信号ｉ（ＶＣ）を出力するようになっている。
【００７１】
ＩＣＯ回路３０５は、制御電流信号ｉ（ＶＣ）が制御端子に入力され、制御電流信号ｉ（ＶＣ）に応じた周波数の出力クロックＣＬＫＯＵＴを出力するようになっている。すなわち、ＩＣＯ回路３０５は、制御電流信号ｉ（ＶＣ）の電流が大きいときには高い周波数で発振し、制御電流信号ｉ（ＶＣ）の電流が小さいときには低い周波数で発振する。
【００７２】
このＩＣＯ回路３０５は、実施例１の既述のＶＣＯ回路５と同様の回路構成を有し、制御電流信号ｉ（ＶＣ）に応じて遅延時間が変化する複数の遅延回路５ａ〜５ｃを環状に接続したリングオシレータを有する。遅延回路５ａ〜５ｃは、例えば、インバータである。
【００７３】
上述のようにＩＣＯ回路３０５が制御電流信号ｉ（ＶＣ）の電流に応じて生成する或る周波数の出力クロックＣＬＫＯＵＴが、分周回路６にてＮ分周され、フィードバッククロックＦＢＣＬＫとして比較回路１に与えられる。なお、ＩＣＯ回路３０５は実施例１のＶＯＣ回路５と異なる回路構成としてもよい。
【００７４】
このフィードバックループによって、適度な電流値の制御電流信号ｉ（ＶＣ）がＩＣＯ回路３０５に入力され、ＩＣＯ回路３０５が所望周波数のクロックＣＬＫＯＵＴを出力する。
【００７５】
ここで、図９は、図８に示すＰＬＬ回路１００のアンプ回路３０４とＩＣＯ回路３０５に注目した回路図である。なお、図９の例では、第１の電位は、電源電位であり、第２の電位は、接地電位であり、第１導電型のトランジスタは、ｐＭＯＳトランジスタであり、第２導電型のトランジスタは、ｎＭＯＳトランジスタである場合について示している。しかし、回路の極性を逆にしてもよい。この場合、第１の電位は、接地電位であり、第２の電位は、電源電位であり、第１導電型のトランジスタは、ｎＭＯＳトランジスタであり、第２導電型のトランジスタは、ｐＭＯＳトランジスタになる。
【００７６】
図９に示すように、アンプ回路３０４は、第１導電型の第１のトランジスタ（ｐＭＯＳトランジスタ）３０４ａと、第２導電型の第２のトランジスタ（ｎＭＯＳトランジスタ）３０４ｂと、第１導電型の第３のトランジスタ３０４ｃと、第１導電型の第４のトランジスタ（ｐＭＯＳトランジスタ）３０４ｄと、第２導電型の第５のトランジスタ（ｎＭＯＳトランジスタ）３０４ｅと、第１導電型の第６のトランジスタ３０４ｆと、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、を有する。
【００７７】
第１のトランジスタ３０４ａは、電源電位（第１の電位）に一端（ソース）が接続され、ダイオード接続されている。
【００７８】
第２のトランジスタ３０４ｂは、第１のトランジスタ３０４ａの他端（ドレイン）に一端（ソース）が接続され、第１の非反転入力端子４１にゲートが接続されている。
【００７９】
第１の抵抗Ｒ１は、第２のトランジスタ３０４ｂの他端と接地電位（第２の電位）との間に接続されている。
【００８０】
第３のトランジスタ３０４ｃは、電源電位に一端（ソース）が接続され、アンプ回路３０４の出力端子４４に他端（ドレイン）が接続され、第１のトランジスタ３０４ａのゲートにゲートが接続されている。
【００８１】
第４のトランジスタ３０４ｄは、電源電位に一端（ソース）が接続され、ダイオード接続されている。
【００８２】
第５のトランジスタ３０４ｅは、第４のトランジスタ３０４ｄの他端（ドレイン）に一端（ドレイン）が接続され、第２の非反転入力端子４２にゲートが接続されている。
【００８３】
第２の抵抗Ｒ２は、第５のトランジスタ３０４ｅの他端（ソース）と接地電位との間に接続されている。
【００８４】
第６のトランジスタ３０４ｆは、電源電位に一端（ソース）が接続され、アンプ回路３０４の出力端子４４に他端が接続され、第４のトランジスタ３０４ｄのゲートにゲートが接続されている。
【００８５】
なお、ＰＬＬ回路３００のその他の構成および機能は、実施例１のＰＬＬ回路１００と同様である。
【００８６】
次に、以上のような構成を有するＰＬＬ回路３００の特性について説明する。
【００８７】
実施例１と同様にして計算を実行すると、制御電流信号の電流ｉ（ＶＣ）、第１の制御電圧信号ＶＬＰＦの電圧ｖ（ＶＬＰＦ）、および第２の制御電圧信号ＬＦＣの電圧ｖ（ＬＦＣ）の関係は、以下の式（６）のように表される。なお、式（６）において、第１のトランジスタ３０４ａの第１のサイズをＷｐ００とし、第３のトランジスタ３０４ｃの第２のサイズをＷｐ０１とし、第４のトランジスタ３０４ｄの第３のサイズをＷｐ１０とし、第６のトランジスタの第４のサイズをＷｐ１１とする。また、第１の抵抗Ｒ１の抵抗値がＲ１０であり、第２の抵抗Ｒ２の抵抗値がＲ２０である。
【数６】
2013070345.tif 000008
【００８８】
ここで、第１のトランジスタ３０４ａの第１のサイズＷｐ００と第３のトランジスタ３０４ｃの第２のサイズＷｐ０１の比が１：Ｍであり、第４のトランジスタ３０４ｄの第３のサイズＷｐ１０と第６のトランジスタの第４のサイズＷｐ１１の比が１：Ｎであるとすると、式（６）は、式（７）のように表される。
【数７】
2013070345.tif 000009
【００８９】
この式（７）は、実施例１の式（５）の電圧を電流に置き換えたものと同様の特性を表す。すなわち、この実施例３に示すＰＬＬ回路３００は、電圧に代えて電流でＩＣＯ回路３０５を制御する点以外は、実施例１に示すＰＬＬ回路１００と同様の特性を有する。
【００９０】
以上のように、本実施例に係るＰＬＬ回路によれば、実施例１と同様に、電圧制御発振回路の発振周波数レンジを広く保持しつつ、出力クロックのジッターを低減することができる。
【００９１】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【００９２】
１  比較回路
２  チャージポンプ回路
３  第１の低域通過フィルタ（ＬＰＦ）
４、３０４  アンプ回路
５  電圧制御発振回路（ＶＣＯ回路）
６  分周回路
７  第２の低域通過フィルタ（ＬＰＦ）
１００、２００、３００  ＰＬＬ回路
【図１】
2013070345.tif 000013
【図２】
2013070345.tif 000014
【図３】
2013070345.tif 000015
【図４】
2013070345.tif 000016
【図５】
2013070345.tif 000017
【図６】
2013070345.tif 000018
【図７】
2013070345.tif 000019
【図８】
2013070345.tif 000020
【図９】
2013070345.tif 000021