(57)【要約】【課題】接続信頼性が高く、デバイス（半導体チップや基板等）の多ピン化に対応可能な突起電極の製造方法を提供すること。【解決手段】本突起電極の製造方法は、電極パッド上に柱状電極を形成する第１工程と、前記柱状電極の上面にマスク層を形成する第２工程と、前記マスク層をマスクとするウェットエッチングにより前記柱状電極の側壁の一部を除去し、前記マスク層側が前記電極パッド側よりも細くなった形状の突起電極を形成する第３工程と、前記マスク層を除去する第４工程と、を有する。【選択図】図１３
2013004921.tif 000002
【特許請求の範囲】
【請求項１】
電極パッド上に柱状電極を形成する第１工程と、
前記柱状電極の上面にマスク層を形成する第２工程と、
前記マスク層をマスクとするウェットエッチングにより前記柱状電極の側壁の一部を除去し、前記マスク層側が前記電極パッド側よりも細くなった形状の突起電極を形成する第３工程と、
前記マスク層を除去する第４工程と、を有する突起電極の製造方法。
【請求項２】
前記第１工程は、前記電極パッド上に導電層を形成する工程と、
前記電極パッド上の前記導電層の少なくとも一部を露出する開口部を有するレジスト層を形成する工程と、
前記開口部の底部に露出する前記導電層上に、前記導電層を給電層とする電解めっき法により前記柱状電極を形成する工程と、を含む請求項１記載の突起電極の製造方法。
【請求項３】
前記導電層は、前記電極パッド上に形成された第１導電層と、前記第１導電層上に形成された第２導電層と、を含み、
前記第２導電層は、前記柱状電極と同一材料からなり、  
前記第２工程では、前記開口部から露出する前記柱状電極の上面にマスク層を形成した後、前記レジスト層を除去し、
前記第３工程では、ウェットエッチングにより前記柱状電極の側壁の一部を除去すると共に、前記柱状電極に覆われていない部分の前記第２導電層を除去する請求項２記載の突起電極の製造方法。
【請求項４】
前記電極パッドは半導体チップに形成されている請求項１乃至３の何れか一項記載の突起電極の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ等に形成される突起電極の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置を基板にフリップチップ実装するに際し、金ワイヤバンプを用いた接続が広く採用されている。図１は、従来の半導体装置を例示する断面図である。図１を参照するに、半導体装置１００は、半導体チップ１１０の電極パッド（図示せず）上に金ワイヤバンプ１２０が形成された半導体装置である。半導体チップ１１０は、半導体集積回路（図示せず）を有し、半導体集積回路（図示せず）は電極パッド（図示せず）を介して金ワイヤバンプ１２０と電気的に接続されている。
【０００３】
図２は、従来の半導体装置を基板に実装した状態を例示する断面図である。図２を参照するに、半導体装置１００は、基板２００にフリップチップ実装されている。より詳しくは、半導体装置１００の金ワイヤバンプ１２０は、はんだ２９０を介して、基板２００の基板本体２１０上に形成された電極パッド２２０と電気的に接続されている。
【０００４】
金ワイヤバンプ１２０は、尖鋭形状（先端部が半導体チップ１１０側よりも細くなった形状）であるから、はんだ２９０は金ワイヤバンプ１２０の傾斜面（側壁）に濡れ上がり易く、はんだ２９０と広い面積で接触している。そのため、金ワイヤバンプ１２０と電極パッド２２０とは、はんだ２９０を介して、接続信頼性が高い状態で接続されている。
【０００５】
このように、尖鋭形状の金ワイヤバンプを用いることにより、半導体装置を接続信頼性が高い状態で基板にフリップチップ実装することができる。ところが金ワイヤバンプは、電極パッド上に一括で形成できないため、半導体チップの更なる多ピン化に対応することが困難である。
【０００６】
そこで、図３に示すように、柱状バンプを用いることが提案されている。図３を参照するに、半導体装置３００は、半導体チップ１１０の電極パッド（図示せず）上に柱状バンプ３２０が形成された半導体装置である。半導体チップ１１０の有する半導体集積回路（図示せず）は電極パッド（図示せず）を介して柱状バンプ３２０（例えば、略円柱状）と電気的に接続されている。
【０００７】
柱状バンプ３２０は、例えば銅を用いた電解めっき法等により複数の電極パッド上に一括で形成できるため、半導体チップの更なる多ピン化に対応することが容易である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−２１８１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図４に示すように、柱状バンプ３２０は金ワイヤバンプ１２０のような尖鋭形状ではないため、はんだ２９０は柱状バンプ３２０の先端面にしか濡れず、側面には濡れ上がり難い。従って、柱状バンプ３２０は、はんだ２９０と広い面積で接触することができない。そのため、柱状バンプ３２０と電極パッド２２０との接続信頼性が低下する虞がある。又、はんだ２９０の余剰な部分が柱状バンプ３２０の側面からはみ出すため、柱状バンプ３２０のピッチが狭くなると、隣接する柱状バンプ３２０間で短絡する虞がある。
【００１０】
以上、半導体チップに柱状バンプ（柱状突起電極）を形成した半導体装置の問題点について説明したが、ガラスや樹脂からなる基板等に柱状バンプ（柱状突起電極）を形成した場合も同様の問題が生じる。
【００１１】
本発明は、上記の点に鑑みてなされたものであり、接続信頼性が高く、デバイス（半導体チップや基板等）の多ピン化に対応可能な突起電極の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１２】
本突起電極の製造方法は、電極パッド上に柱状電極を形成する第１工程と、前記柱状電極の上面にマスク層を形成する第２工程と、前記マスク層をマスクとするウェットエッチングにより前記柱状電極の側壁の一部を除去し、前記マスク層側が前記電極パッド側よりも細くなった形状の突起電極を形成する第３工程と、前記マスク層を除去する第４工程と、を有することを要件とする。
【発明の効果】
【００１３】
開示の技術によれば、接続信頼性が高く、デバイス（半導体チップや基板等）の多ピン化に対応可能な突起電極の製造方法を提供できる。
【図面の簡単な説明】
【００１４】
【図１】従来の半導体装置を例示する断面図（その１）である。
【図２】従来の半導体装置を基板に実装した状態を例示する断面図（その１）である。
【図３】従来の半導体装置を例示する断面図（その２）である。
【図４】従来の半導体装置を基板に実装した状態を例示する断面図（その２）である。
【図５】本実施の形態に係る半導体装置を例示する断面図である。
【図６】本実施の形態に係る突起電極の製造工程を例示する図（その１）である。
【図７】本実施の形態に係る突起電極の製造工程を例示する図（その２）である。
【図８】本実施の形態に係る突起電極の製造工程を例示する図（その３）である。
【図９】本実施の形態に係る突起電極の製造工程を例示する図（その４）である。
【図１０】本実施の形態に係る突起電極の製造工程を例示する図（その５）である。
【図１１】本実施の形態に係る突起電極の製造工程を例示する図（その６）である。
【図１２】本実施の形態に係る突起電極の製造工程を例示する図（その７）である。
【図１３】本実施の形態に係る突起電極の製造工程を例示する図（その８）である。
【図１４】本実施の形態に係る突起電極の製造工程を例示する図（その９）である。
【図１５】本実施の形態に係る突起電極の製造工程を例示する図（その１０）である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
【００１６】
［本実施の形態に係る突起電極の構造］
まず、半導体装置を例にとり、本実施の形態に係る突起電極の構造について説明する。図５は、本実施の形態に係る半導体装置を例示する断面図である。図５を参照するに、半導体装置１０は、大略すると、半導体チップ２０と、第１導電層３０と、第２導電層４０と、突起電極５０とを有する。
【００１７】
半導体チップ２０は、半導体基板２１と、配線層２２と、電極パッド２３と、保護膜２４とを有する。半導体チップ２０は、薄型化されたシリコン（Ｓｉ）等からなる半導体基板２１に半導体集積回路（図示せず）が形成されたものである。半導体基板２１の厚さは、例えば、５０μｍ〜５００μｍ程度とすることができる。半導体集積回路（図示せず）は、半導体基板２１の電極パッド２３側に設けられている。
【００１８】
電極パッド２３は、配線層２２上に設けられている。電極パッド２３の材料としては、例えば、アルミニウム（Ａｌ）等を用いることができる。電極パッド２３の材料として、Ａｌ／Ｃｕ合金（例えば、Ａｌ／０．５％Ｃｕ）やＡｌ／Ｓｉ／Ｃｕ合金（例えば、Ａｌ／１０％Ｓｉ／０．５％Ｃｕ）等を用いても構わない。
【００１９】
保護膜２４は、半導体集積回路（図示せず）上に設けられている。保護膜２４は、半導体集積回路（図示せず）を保護するための膜であり、パッシベーション膜と呼ばれる場合もある。保護膜２４としては、例えば、ＳｉＮ膜、ＰＳＧ膜等を用いることができる。又、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層しても構わない。
【００２０】
突起電極５０は、第１導電層３０及び第２導電層４０を介して、半導体チップ２０の電極パッド２３上に設けられている。突起電極５０は、半導体装置１０を基板等と電気的に接続するための電極である。突起電極５０は、尖鋭形状（先端部が電極パッド２３側よりも細くなった形状）とされている。突起電極５０は、例えば、略円錐台形状とすることができる。但し、突起電極５０の側壁の断面形状は直線状であっても、曲線状の部分を含んでもよい。なお、本願において、尖鋭形状とは、先端部が電極パッド２３側よりも細くなった形状を総称するものであり、必ずしも先端部が針のように尖ったものを指すものではない。
【００２１】
突起電極５０の高さＨ１は、例えば、２０μｍ〜５０μｍ程度とすることができる。突起電極５０の先端部の径φ１と、第２導電層４０と接する部分の径φ２との比は、例えば、１：１．５程度とすることができる。突起電極５０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。
【００２２】
第１導電層３０及び第２導電層４０は、電極パッド２３上に電解めっき法により突起電極５０を形成する過程で形成される給電層である。第１導電層３０としては、例えば、チタン（Ｔｉ）膜を用いることができる。第１導電層３０の厚さは、例えば、０．１μｍ程度とすることができる。第２導電層４０としては、例えば、銅（Ｃｕ）膜を用いることができる。第２導電層４０の厚さは、例えば、０．２μｍ程度とすることができる。
【００２３】
［本実施の形態に係る突起電極の製造方法］
次に、半導体装置を例にとり、本実施の形態に係る突起電極の製造方法について説明する。図６〜図１５は、本実施の形態に係る突起電極の製造工程を例示する図である。まず、図６及び図７に示す工程では、半導体ウェハ３１を準備する。なお、図６は平面図、図７は部分断面図である。半導体ウェハ３１は、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等のシリコンウェハ等である。シリコンウェハの厚さは、例えば０．６２５ｍｍ（６インチの場合）、０．７２５ｍｍ（８インチの場合）、０．７７５ｍｍ（１２インチの場合）等であるが、バックサイドグラインダー等で適宜薄型化することができる。
【００２４】
半導体ウェハ３１には、複数の半導体チップ２０が形成されている。各半導体チップ２０の構造については、前述の通りである。なお、半導体ウェハ３１において、Ｂは隣接する半導体チップ２０を分離するスクライブ領域（以下、スクライブ領域Ｂとする）、Ｃはスクライブ領域Ｂ内にある半導体ウェハ３１を切断する位置（以下、切断位置Ｃとする）を示している。
【００２５】
次に、図８に示す工程では、電極パッド２３上及び保護膜２４上に第１導電層３０Ａ及び第２導電層４０Ａを積層形成する。第１導電層３０Ａ及び第２導電層４０Ａは、最終的には、第１導電層３０及び第２導電層４０となる層である。第１導電層３０Ａとしては、例えば、チタン（Ｔｉ）膜を用いることができる。第２導電層４０Ａとしては、例えば、銅（Ｃｕ）膜を用いることができる。
【００２６】
第１導電層３０Ａとしてチタン（Ｔｉ）膜を用い、第２導電層４０Ａとして銅（Ｃｕ）膜を用いる場合には、まず、電極パッド２３上及び保護膜２４上に、チタン（Ｔｉ）をターゲットとしてスパッタリングを行ってチタン（Ｔｉ）膜を形成し、次に、銅（Ｃｕ）をターゲットとしてスパッタリングを行って銅（Ｃｕ）膜を形成する。
【００２７】
なお、電極パッド２３上及び保護膜２４上へチタン（Ｔｉ）のスパッタリングを行う前に、保護膜２４とチタン（Ｔｉ）との密着性を高めるため、窒素（Ｎ２）逆スパッタリング又はアルゴン（Ａｒ）逆スパッタリングを行ってもよい。逆スパッタリング並びにチタン（Ｔｉ）及び銅（Ｃｕ）のスパッタリングは、同一のスパッタ装置を用いて連続的に行うことが可能である。
【００２８】
チタン（Ｔｉ）膜の厚さは、例えば、０．１μｍ程度とすることができる。銅（Ｃｕ）膜の厚さは、例えば、０．２μｍ程度とすることができる。チタン（Ｔｉ）膜及び銅（Ｃｕ）膜をそれぞれこの程度の厚さとすることにより、電極パッド２３及び保護膜２４とチタン（Ｔｉ）膜、チタン（Ｔｉ）膜と銅（Ｃｕ）膜、銅（Ｃｕ）膜と柱状電極５０Ａ（後述の図１０に示す工程で形成される）との密着性を向上することができ、柱状電極５０Ａを形成する際の電解めっき性も良好に保つことができる。
【００２９】
但し、保護膜２４の材料の種類によっては、チタン（Ｔｉ）を形成せずに電極パッド２３上及び保護膜２４上に直接銅（Ｃｕ）膜を形成しても、保護膜２４と銅（Ｃｕ）膜との間に高い密着性が得られる。保護膜２４の材料としてこのような材料を使用する場合には、保護膜２４にＯ２プラズマアッシング等のアッシング処理を施して保護膜２４を粗面化及び表面改質処理をした後、銅（Ｃｕ）をターゲットとしてスパッタリングを行って保護膜２４上に直接銅（Ｃｕ）膜を形成することができる。又、保護膜２４にアッシング処理を施した後に、窒素（Ｎ２）逆スパッタリング又はアルゴン（Ａｒ）逆スパッタリングを行ってから銅（Ｃｕ）をターゲットとしてスパッタリングを行って銅（Ｃｕ）膜を形成しても構わない。
【００３０】
すなわち、保護膜２４の材料の種類によっては、銅（Ｃｕ）膜を形成する前に保護膜２４上にチタン（Ｔｉ）をターゲットとしてスパッタリングを行ってチタン（Ｔｉ）膜を形成する工程や、保護膜２４上へチタン（Ｔｉ）のスパッタリングを行う前に保護膜２４とチタン（Ｔｉ）との密着性を高めるため、窒素（Ｎ２）逆スパッタリング又はアルゴン（Ａｒ）逆スパッタリングを行う工程を削除することができる。なお、第１導電層３０Ａとしてクロム（Ｃｒ）膜を用い、第２導電層４０Ａとして銅（Ｃｕ）膜を用いても構わない。
【００３１】
次に、図９に示す工程では、第２導電層４０Ａ上に、電極パッド２３上の第２導電層４０Ａの一部を露出する開口部６０ｘを有するレジスト層６０を形成する。具体的には、第２導電層４０Ａ上に、例えばエポキシ系樹脂やアクリル系樹脂等を含む樹脂組成物からなるフィルム状のレジスト層６０（例えば、ドライフィルムレジスト等）をラミネートする。そしてフィルム状のレジスト層６０にドライエッチングにより開口部６０ｘを形成する。
【００３２】
又は、第２導電層４０Ａ上に、例えばエポキシ系樹脂やアクリル系樹脂等を含む感光性の樹脂組成物からなるフィルム状のレジスト層６０（例えば、ドライフィルムレジスト等）をラミネートして、レジスト層６０を露光及び現像することにより開口部６０ｘを形成してもよい。或いは、第２導電層４０Ａ上に、例えばエポキシ系樹脂やアクリル系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布して、レジスト層６０を露光及び現像することにより開口部６０ｘを形成してもよい。更に、予め開口部６０ｘを形成したフィルム状のレジスト層６０を第２導電層４０Ａ上にラミネートしてもよい。
【００３３】
開口部６０ｘは、後述の図１０に示す工程で形成される柱状電極５０Ａに対応する位置に形成されるが、その配設ピッチは、例えば２０〜１００μｍ程度とすることができる。開口部６０ｘの平面形状は、例えば円形であり、その直径は例えば１０〜５０μｍ程度とすることができる。開口部６０ｘの平面形状は、例えば、長軸３０〜２００μｍ程度、短軸１０〜５０μｍ程度の楕円形としてもよい。レジスト層６０の厚さは、例えば３５〜９０μｍ程度とすることができる。
【００３４】
次に、図１０に示す工程では、レジスト層６０の開口部６０ｘの底部に露出する第２導電層４０Ａ上に、第１導電層３０Ａ及び第２導電層４０Ａをめっき給電層に利用する電解めっき法により柱状電極５０Ａを形成する。柱状電極５０Ａは、最終的には、突起電極５０となるものである。柱状電極５０Ａは、例えば円柱状に形成することができる。柱状電極５０Ａの径は、例えば１０〜５０μｍ程度とすることができる。柱状電極５０Ａの厚さ（高さ）は、例えば３０〜８０μｍ程度とすることができる。柱状電極５０Ａの材料としては、例えば銅（Ｃｕ）等を用いることができる。柱状電極５０Ａは、例えば、長軸３０〜２００μｍ程度、短軸１０〜５０μｍ程度の楕円柱状としてもよい。
【００３５】
なお、柱状電極５０Ａを形成する前に、開口部６０ｘ内の表面清浄化のため、プラズマクリーニング処理を行ってもよい。プラズマクリーニング処理としては、例えば、Ｏ２プラズマアッシング等を用いることができる。Ｏ２プラズマアッシングは、真空雰囲気中において、対象物を酸素ガスがプラズマ励起された酸素ラジカル及び酸素イオンにより酸化させ、ＣＯやＣＯ２等の気体状反応生成物として除去するものである。供給される酸素ガスには必要に応じて種々の不活性ガスを添加しても構わない。不活性ガスとしては、例えば、アルゴン系ガス、水素系ガス、窒素系ガス、ＣＦ４、Ｃ２Ｆ６等のＣＦ系ガス等を用いることができる。
【００３６】
次に、図１１に示す工程では、第１導電層３０Ａ及び第２導電層４０Ａをめっき給電層に利用する電解めっき法により、レジスト層６０の開口部６０ｘ内に露出する柱状電極５０Ａの上面にマスク層６５を形成する。マスク層６５は、後述の図１３に示す工程で柱状電極５０Ａの一部をエッチングするエッチング液で除去されない材料であれば、どのような材料を用いても構わない。柱状電極５０Ａの材料が銅（Ｃｕ）等である場合には、マスク層６５の材料としては、例えばニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、Ｉｎ（インジウム）等を用いることができる。マスク層６５の厚さは、例えば０．５〜３μｍ程度とすることができる。
【００３７】
次に、図１２に示す工程では、レジスト層６０を除去する。次に、図１３に示す工程では、マスク層６５をマスクとするウェットエッチングにより柱状電極５０Ａの側壁の一部を除去し、突起電極５０を形成する。なお、柱状電極５０Ａの材料が銅（Ｃｕ）であり、第２導電層４０Ａが銅（Ｃｕ）膜である場合には、柱状電極５０Ａに覆われていない部分の第２導電層４０Ａは柱状電極５０Ａの一部と共に除去され、第２導電層４０が形成される。柱状電極５０Ａの材料が銅（Ｃｕ）であり、マスク層６５の材料がニッケル（Ｎｉ）である場合には、エッチング液として、例えば過硫酸アンモニウム水溶液、過酸化水素水と硫酸との混合液等を用いることにより、ニッケル（Ｎｉ）からなるマスク層６５はエッチングされず、銅（Ｃｕ）からなる柱状電極５０Ａのみを選択的にエッチングできる。
【００３８】
マスク層６５をマスクとするウェットエッチングにより、柱状電極５０Ａの側壁のエッチング（サイドエッチング）が進行するため、尖鋭形状（先端部（マスク層６５側）が電極パッド２３側よりも細くなった形状）の突起電極５０が形成される。突起電極５０の高さＨ１は、例えば、２０μｍ〜５０μｍ程度とすることができる。突起電極５０の先端部の径φ１と、第２導電層４０と接する部分の径φ２との比は、例えば、１：１．５程度とすることができる。なお、ウェットエッチングの際のスプレー圧、スプレーの吐出形状、エッチング液の温度、エッチング時間等を調整することにより、突起電極５０を所望の尖鋭形状とすることができる。
【００３９】
次に、図１４に示す工程では、マスク層６５を、例えばウェットエッチングにより除去する。突起電極５０の材料が銅（Ｃｕ）であり、マスク層６５の材料がニッケル（Ｎｉ）である場合には、エッチング液として、例えば硫酸又は硝酸をベースとしたニッケル選択エッチング液等を用いることにより、銅（Ｃｕ）からなる突起電極５０はエッチングされず、ニッケル（Ｎｉ）からなるマスク層６５のみを選択的にエッチングできる。
【００４０】
次に、図１５に示す工程では、第２導電層４０に覆われていない部分の第１導電層３０Ａ（図１４参照）を、例えばウェットエッチングにより除去し、第１導電層３０を形成する。突起電極５０の材料が銅（Ｃｕ）であり、第１導電層３０Ａがチタン（Ｔｉ）である場合には、エッチング液として、例えば過酸化水素水とリン酸との混合液或いはフッ酸等を用いることにより、銅（Ｃｕ）からなる突起電極５０はエッチングされず、チタン（Ｔｉ）からなる第１導電層３０Ａのみを選択的にエッチングできる。なお、第１導電層３０を形成後、突起電極５０の表面清浄化のため、前述と同様のプラズマクリーニング処理を行ってもよい。
【００４１】
図１５に示す工程の後、図１５に示す構造体をスクライブ領域Ｂ内の切断位置Ｃに沿って切断することで、個片化された複数の半導体装置１０が製造される。図１５に示す構造体の切断は、例えば、スクライブ領域Ｂの幅よりも幅の狭いダイシングブレードを用いたダイシング等によって行うことができる。
【００４２】
以上のように、本実施の形態に係る半導体装置の製造方法によれば、電極パッド２３上に例えば円柱状の柱状電極５０Ａを形成し、更に柱状電極５０Ａの先端部にマスク層６５を形成する。そして、マスク層６５をエッチングせず柱状電極５０Ａをエッチングするエッチング液を用いて、柱状電極５０Ａをウェットエッチングする。これにより、柱状電極５０Ａのサイドエッチングが進行するため、尖鋭形状（先端部（マスク層６５側）が電極パッド２３側よりも細くなった形状）の突起電極５０が形成される。その結果、半導体装置１０を基板等にはんだで接続する際に、従来の金ワイヤバンプと同様に（図２と同様に）、尖鋭形状の突起電極５０の傾斜面（側壁）にはんだが濡れ上がり易く、突起電極５０ははんだと広い面積で接触できる。そのため、突起電極５０と基板等の電極パッドとは、はんだを介して、接続信頼性が高い状態で接続される。又、図４のようにはんだの余剰な部分が突起電極５０の側面からはみ出すことがないため、突起電極５０をピッチ化することができる。又、突起電極５０は電解めっき法により複数の電極パッド２３上に一括で形成できるため、半導体チップ２０の更なる多ピン化に対応することができる。
【００４３】
なお、本実施の形態では、セミアディティブ法で柱状電極５０Ａを形成した後、図１１〜図１５に示す工程を実行して突起電極５０を形成した。しかし、図６及び図７に示す工程の後、電極パッド２３上及び保護膜２４上の全体に銅（Ｃｕ）等の金属層を形成し、更に図１１〜図１５に示す工程を実行して突起電極５０を形成することも可能である。しかしながら、後者の所謂サブトラクティブ法では突起電極５０を狭ピッチで形成することが困難であるため、セミアディティブ法で柱状電極５０Ａを形成する工程を設けることが好ましい。
【００４４】
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００４５】
例えば、本実施の形態では、本発明に係る突起電極の製造方法を、半導体チップの電極パッド上に突起電極を形成する工程に適用する例を示した。しかしながら、本発明に係る突起電極の製造方法は、半導体チップを有さない基板に形成された電極パッド上に突起電極を形成する工程に適用してもよい。その際に用いる基板は、シリコン基板、ガラス基板、セラミック基板、樹脂基板等の様々な基板であってよい。
【００４６】
又、突起電極５０として金（Ａｕ）を用いても構わない。突起電極５０として金（Ａｕ）を用いる場合には、例えば、第１導電層３０Ａとしてチタン・タングステン合金（ＴｉＷ）膜を用い、第２導電層４０Ａとして金（Ａｕ）膜を用いた電解めっき法により柱状電極５０Ａを形成することができる。突起電極５０として金（Ａｕ）を用いた場合には、マスク層６５としては例えばニッケル（Ｎｉ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）等を用いることができ、その場合、エッチング液としては例えば硫酸又は硝酸をベースとした選択エッチング液を用いることができる。
【符号の説明】
【００４７】
１０  半導体装置
２０  半導体チップ
２１  半導体基板
２２  配線層
２３  電極パッド
２４  保護膜
３０、３０Ａ  第１導電層
３１  半導体ウェハ
４０、４０Ａ  第２導電層
５０  突起電極
５０Ａ  柱状電極
６０  レジスト
６０ｘ  開口部
６５  マスク層
Ｂ  スクライブ領域
Ｃ  切断位置
Ｈ１  高さ
φ１、φ２  径
【図１】
2013004921.tif 000003
【図２】
2013004921.tif 000004
【図３】
2013004921.tif 000005
【図４】
2013004921.tif 000006
【図５】
2013004921.tif 000007
【図６】
2013004921.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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