(57)【要約】【課題】メモリセルアレイに含まれる不良メモリセルの救済効率を向上させる。【解決手段】メモリセルアレイ１０１と、不良メモリセルのアドレスを記憶する光学ヒューズ回路１４１及び電気ヒューズ回路１４２と、不良メモリセルのロウアドレス又はカラムアドレスを電気ヒューズ回路１４２に書き込む置換アドレス解析回路１４６とを備える。置換アドレス解析回路１４６は、第１の動作モードが選択されている場合には、電気ヒューズ回路１４２へのロウアドレス及びカラムアドレスの書き込みの両方が許可され、第２の動作モードが選択されている場合には、電気ヒューズ回路１４２へのロウアドレス及びカラムアドレスの書き込みの一方が許可され、他方が禁止される。これにより、冗長ワード線及び冗長ビット線の一方を使い切っている場合であっても、正しく救済することが可能となる。【選択図】図１
2013196711.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線、複数のビット線及びこれらによって選択される複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルのうち所定の不良メモリセルに対応するワード線のロウアドレスと、前記複数のメモリセルのうち別の不良メモリセルに対応するビット線のカラムアドレスとを記憶するヒューズ回路と、
前記ヒューズ回路に記憶された前記ロウアドレスによって特定されるワード線を置換するための複数の冗長ワード線と、
前記ヒューズ回路に記憶された前記カラムアドレスによって特定されるビット線を置換するための複数の冗長ビット線と、
前記ロウアドレス及び前記カラムアドレスを前記ヒューズ回路に書き込む置換アドレス解析回路と、を備え、
前記ヒューズ回路は、光学ヒューズ回路及び電気ヒューズ回路を含み、
前記置換アドレス解析回路は、第１の動作モードが選択されている場合には、前記電気ヒューズ回路への前記ロウアドレスの書き込み及び前記カラムアドレスの書き込みの両方が許可され、第２の動作モードが選択されている場合には、前記電気ヒューズ回路への前記ロウアドレスの書き込み及び前記カラムアドレスの書き込みの一方が許可され、他方が禁止されることを特徴とする半導体装置。
【請求項２】
前記置換アドレス解析回路は、第３の動作モードが選択されている場合には、前記電気ヒューズ回路への前記ロウアドレスの書き込み及び前記カラムアドレスの書き込みの前記一方が禁止され、他方が許可されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記置換アドレス解析回路は、前記光学ヒューズ回路に所定のロウアドレス及び所定のカラムアドレスが書き込まれた状態で、別のロウアドレス又は別のカラムアドレスを前記電気ヒューズ回路に書き込むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記不良メモリセルのアドレスを解析することによって、１又は２以上の不良メモリセルのレイアウトを示すエラーパターン情報を含む不良解析データを生成する不良アドレス解析回路をさらに備え、
前記置換アドレス解析回路は、前記不良解析データに基づいて、前記ロウアドレス又は前記カラムアドレスを前記電気ヒューズ回路に書き込むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記複数の冗長ワード線は、前記光学ヒューズ回路及び前記電気ヒューズ回路の両方に割り当てられ、これにより前記光学ヒューズ回路及び前記電気ヒューズ回路のいずれか一方に書き込まれた前記ロウアドレスに対応するワード線を置換可能な第１の冗長ワード線と、前記電気ヒューズ回路に割り当てられることなく前記光学ヒューズ回路に割り当てられ、これにより前記光学ヒューズ回路に書き込まれた前記ロウアドレスに対応するワード線を置換可能な第２の冗長ワード線とを含み、
前記複数の冗長ビット線は、前記光学ヒューズ回路及び前記電気ヒューズ回路の両方に割り当てられ、これにより前記光学ヒューズ回路及び前記電気ヒューズ回路のいずれか一方に書き込まれた前記カラムアドレスに対応するビット線を置換可能な第１の冗長ビット線と、前記電気ヒューズ回路に割り当てられることなく前記光学ヒューズ回路に割り当てられ、これにより前記光学ヒューズ回路に書き込まれた前記カラムアドレスに対応するビット線を置換可能な第２の冗長ビット線とを含む、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記メモリセルアレイ、前記冗長ワード線、前記冗長ビット線、前記置換アドレス解析回路、前記不良アドレス解析回路、前記光学ヒューズ回路及び前記電気ヒューズ回路が同一のパッケージ内にパッケージングされていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記メモリセルアレイ、前記冗長ワード線、前記冗長ビット線及び前記光学ヒューズ回路が第１の半導体チップに集積され、
前記置換アドレス解析回路、前記不良アドレス解析回路及び前記電気ヒューズ回路が第２の半導体チップに集積され、
前記第１及び第２の半導体チップが前記パッケージ内にパッケージングされていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１及び第２の半導体チップの少なくとも一方を貫通して設けられた貫通電極をさらに備え、
前記電気ヒューズ回路に書き込まれた前記ロウアドレス及び前記カラムアドレスは、前記貫通電極を介して前記第２の半導体チップから前記第１の半導体チップに転送されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
ウェハ状態のメモリデバイスに対して第１の動作テストを行う工程と、
前記第１の動作テストによって検出された第１の不良メモリセルのアドレスを解析することによって第１の不良ワード線及び第１の不良ビット線を特定する工程と、
前記第１の不良ワード線及び前記第１の不良ビット線を前記ウェハ状態でそれぞれ第１の冗長ワード線及び第１の冗長ビット線に置換する工程と、
前記ウェハを切断することによって前記メモリデバイスが個片化されたメモリチップを取り出す工程と、
少なくとも前記メモリチップを含む１又は２以上の半導体チップをパッケージングする工程と、
パッケージングされた半導体装置に対して第２の動作テストを行う工程と、
前記第２の動作テストによって検出された第２の不良メモリセルのアドレスを解析することによって不良解析データを生成する工程と、
前記不良解析データに基づいて、前記第２の不良メモリセルに対応する第２の不良ワード線を第２の冗長ワード線に置換するか、前記第２の不良メモリセルに対応する第２の不良ビット線を第２の冗長ビット線に置換するかを選択する工程と、
前記第２の不良ワード線又は前記第２の不良ビット線をそれぞれ第２の冗長ワード線又は第２の冗長ビット線に置換する工程と、を備え、
前記選択する工程においては、第１の動作モードが選択されている場合には、前記第２の冗長ワード線による置換及び前記第２の冗長ビット線による置換の両方を有効とし、第２の動作モードが選択されている場合には、前記第２の冗長ワード線による置換及び前記第２の冗長ビット線による置換の一方を有効とし、他方を無効とすることを特徴とする半導体装置の製造方法。
【請求項１０】
前記メモリチップには、少なくとも前記第１の冗長ワード線として使用可能な複数の冗長ワード線と、少なくとも前記第１の冗長ビット線として使用可能な複数の冗長ビット線が含まれており、
前記複数の冗長ワード線にはそれぞれ異なる番号が割り当てられており、
前記複数の冗長ビット線にはそれぞれ異なる番号が割り当てられており、
前記第１の不良ワード線及び前記第１の不良ビット線をそれぞれ前記第１の冗長ワード線及び前記第１の冗長ビット線に置換する工程においては、割り当てられた番号の小さい冗長ワード線及び割り当てられた番号の小さい冗長ビット線を優先的に使用し、
前記第２の不良ワード線又は前記第２の不良ビット線をそれぞれ前記第２の冗長ワード線又は前記第２の冗長ビット線に置換する工程においては、割り当てられた番号の大きい冗長ワード線又は割り当てられた番号の大きい冗長ビット線を優先的に使用する、ことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２の動作テストによって検出された前記第２の不良メモリセルのアドレス解析を前記半導体装置に設けられた不良アドレス解析回路によって行うことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、不良のあるメモリセルを冗長セルによって置換可能な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスには多数のメモリセルが含まれているが、製造条件などの影響により、一部のメモリセルが不良となることは避けられない。このような半導体メモリデバイスであっても良品として出荷するために、不良のあるメモリセルを冗長セルによって置換する冗長救済技術が必須である。
【０００３】
冗長救済技術においては、まずウェハ状態の半導体メモリデバイスに対して動作試験を行い、不良のあるメモリセルのアドレス（欠陥アドレス）が検出される。そして、検出されたアドレスを当該半導体メモリデバイスに設けられた光学ヒューズにプログラムする。光学ヒューズとは、例えばレーザービームなどの照射によって切断可能なヒューズであり、一旦切断すると再び導通状態に戻すことはできないため、情報を不揮発的かつ不可逆的に記憶することが可能である。そして、光学ヒューズにプログラムされたアドレスに対してアクセスが要求されると、不良のあるメモリセルの代わりに冗長セル（代替セル）に対して代替アクセスが行われ、これにより当該アドレスが救済されることになる。
【０００４】
メモリセルの不良は主にウェハ段階（ウェハに複数の回路を形成する製造工程であり、所謂、前工程）で発生するため、光学ヒューズを用いた置換によってほとんどの不良が救済される。しかしながら、光学ヒューズを用いて置換を行った後に、パッケージング時の熱負荷などによって、後工程において新たな不良が発生することがある。このような不良はもはや光学ヒューズを用いて救済することができない。
【０００５】
この問題を解決する方法として、特許文献１乃至３に記載された方法が提案されている。特に、特許文献２及び３には、光学ヒューズを用いた置換と電気ヒューズを用いた置換を併用可能な半導体装置が提案されている。
【０００６】
しかしながら、後工程で使用するテスタには高速動作が要求されることから、ウェハ段階で使用する低速なテスタのように、大容量の解析用メモリを搭載することは現実的でない。このため、後工程において発生した不良をテスタ側で解析するためには、同時にテスト可能な半導体装置の数を減らすなどの必要が生じ、生産効率が大幅に低下するという問題があった。
【０００７】
一方、特許文献４には、検出された複数の不良メモリセルが同じラインに位置している場合、個々のビット不良ではなくライン不良と判定することによって、不良メモリセルに関する情報量を圧縮する方法が記載されている。しかしながら、特許文献４に記載の方法では、複数のビット不良をライン不良として取り扱うだけであることから、最終的に得られる情報量については削減できるものの、アドレスの解析時に必要となる作業領域、すなわち、解析用メモリの記憶容量についてはほとんど削減することができない。なぜならば、検出される不良メモリセルの順番によってはライン不良と判定されるまでに多くのビット不良に関する情報を保持しておく必要があるからである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−１６３８５号公報
【特許文献２】特開２００２−２５２８９号公報
【特許文献３】特開２００７−３２８９１４号公報
【特許文献４】特開２００１−５２４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
これら特許文献１〜４に記載された技術の課題を解決するために、後工程において発生した不良を解析するための解析回路及び解析用メモリを搭載した半導体メモリデバイスが考案されている。このような半導体メモリデバイスにおいては、後工程において発生した不良を内部で解析することができることから、テスタに大容量の解析用メモリを搭載する必要がない。後工程において発生した不良メモリセルは、対応するワード線を冗長ワード線に置換するか、或いは、対応するビット線を冗長ビット線に置換することによって救済することができる。前者の救済方法は「ロウ救済」と呼ばれ、後者の救済方法は「カラム救済」と呼ばれる。
【００１０】
ロウ救済及びカラム救済のいずれを選択するかは解析回路のアルゴリズムによって決まり、例えば、同じワード線上に複数の不良メモリセルが存在している場合にはロウ救済が選択され、同じビット線上に複数の不良メモリセルが存在している場合にはカラム救済が選択される。このようなアルゴリズムにおいては、冗長ワード線を全て使い切っている場合であってもロウ救済が選択されたり、冗長ビット線を全て使い切っている場合であってもカラム救済が選択されたりケースが発生するため、実際には救済可能であるにもかかわらず、救済不能となる可能性があった。
【００１１】
特に、同じ冗長ワード線を前工程及び後工程のいずれのロウ救済においても使用可能であり、且つ、同じ冗長ビット線を前工程及び後工程のいずれのカラム救済においても使用可能である構成においては、前工程での１次救済によって冗長ワード線又は冗長ビット線を使い切っていたり、残数がほとんど無いケースが考えられるため、上記のアルゴリズムでは後工程において２次救済できない可能性が高くなる。このため、後工程において発生した不良を救済可能な半導体メモリデバイスにおいては、救済効率をさらに向上させる余地があった。この点は、ＤＲＡＭなどの半導体メモリデバイスのみならず、メモリセルアレイを内蔵する全ての半導体装置に対して当てはまる。
【課題を解決するための手段】
【００１２】
本発明による半導体装置は、複数のワード線、複数のビット線及びこれらによって選択される複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルのうち所定の不良メモリセルに対応するワード線のロウアドレスと、前記複数のメモリセルのうち別の不良メモリセルに対応するビット線のカラムアドレスとを記憶するヒューズ回路と、前記ヒューズ回路に記憶された前記ロウアドレスによって特定されるワード線を置換するための複数の冗長ワード線と、前記ヒューズ回路に記憶された前記カラムアドレスによって特定されるビット線を置換するための複数の冗長ビット線と、前記ロウアドレス及び前記カラムアドレスを前記ヒューズ回路に書き込む置換アドレス解析回路と、を備え、前記ヒューズ回路は、光学ヒューズ回路及び電気ヒューズ回路を含み、前記置換アドレス解析回路は、第１の動作モードが選択されている場合には、前記電気ヒューズ回路への前記ロウアドレスの書き込み及び前記カラムアドレスの書き込みの両方が許可され、第２の動作モードが選択されている場合には、前記電気ヒューズ回路への前記ロウアドレスの書き込み及び前記カラムアドレスの書き込みの一方が許可され、他方が禁止されることを特徴とする。
【００１３】
本発明による半導体装置の製造方法は、ウェハ状態のメモリデバイスに対して第１の動作テストを行う工程と、前記第１の動作テストによって検出された第１の不良メモリセルのアドレスを解析することによって第１の不良ワード線及び第１の不良ビット線を特定する工程と、前記第１の不良ワード線及び前記第１の不良ビット線を前記ウェハ状態でそれぞれ第１の冗長ワード線及び第１の冗長ビット線に置換する工程と、前記ウェハを切断することによって前記メモリデバイスが個片化されたメモリチップを取り出す工程と、少なくとも前記メモリチップを含む１又は２以上の半導体チップをパッケージングする工程と、パッケージングされた半導体装置に対して第２の動作テストを行う工程と、前記第２の動作テストによって検出された第２の不良メモリセルのアドレスを解析することによって不良解析データを生成する工程と、前記不良解析データに基づいて、前記第２の不良メモリセルに対応する第２の不良ワード線を第２の冗長ワード線に置換するか、前記第２の不良メモリセルに対応する第２の不良ビット線を第２の冗長ビット線に置換するかを選択する工程と、前記第２の不良ワード線又は前記第２の不良ビット線をそれぞれ第２の冗長ワード線又は第２の冗長ビット線に置換する工程と、を備え、前記選択する工程においては、第１の動作モードが選択されている場合には、前記第２の冗長ワード線による置換及び前記第２の冗長ビット線による置換の両方を有効とし、第２の動作モードが選択されている場合には、前記第２の冗長ワード線による置換及び前記第２の冗長ビット線による置換の一方を有効とし、他方を無効とすることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、動作モードを選択することによってロウ救済及びカラム救済の一方を無効とすることができることから、冗長ワード線及び冗長ビット線の一方を使い切っていたり、残数がほとんど無いケースであっても、冗長ワード線及び冗長ビット線の他方を用いた置換を行うことにより、正しく救済することが可能となる。これにより、後工程において発生した不良の救済効率を高めることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の好ましい第１の実施形態による半導体装置１００の構成を示すブロック図である。
【図２】ロウ救済について説明するための図である。
【図３】カラム救済について説明するための図である。
【図４】半導体装置１００の製造工程を大まかに示すフローチャートである。
【図５】置換アドレス解析回路１４６の構成を示すブロック図である。
【図６】置換アドレス解析回路１４６の動作を説明するためのフローチャートである。
【図７】救済アドレスＲＡＤＤの選択方法を説明するための図である。
【図８】変形例による置換アドレス解析回路１４６ａの構成を示すブロック図である。
【図９】本発明の好ましい第２の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図１０】半導体装置１０の主要部の回路構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい第１の実施形態による半導体装置１００の構成を示すブロック図である。
【００１８】
尚、図１に示す構成要素のうち、ＤＦＴ回路１４５及び置換アドレス解析回路１４６を除く各構成要素は、本書に引用をもって取り込む米国特許出願13/200,649のFig. 1に記載の構成要素と実質的に同一の構成を有するものとする。
【００１９】
図２は、ロウ救済について説明するための図である。
【００２０】
図２に示すように、光学ヒューズ回路１４１にはロウ救済用の光学ヒューズセットＬＦＲ（０）〜ＬＦＲ（Ｎ）が用意されている。これらＮ＋１個の光学ヒューズセットＬＦＲ（０）〜ＬＦＲ（Ｎ）は、ロウ冗長回路１０２内の冗長ワード線ＲＷＬ（０）〜ＲＷＬ（Ｎ）にそれぞれ対応している。このことは、光学ヒューズ回路１４１を用いたロウ救済によって、Ｎ＋１本の不良ワード線を冗長ワード線に置換可能であることを意味する。一方、電気ヒューズ回路１４２にはロウ救済用の電気ヒューズセットＡＦＲ（Ｎ−ｘ）〜ＡＦＲ（Ｎ）が用意されている。これらｘ＋１個の電気ヒューズセットＡＦＲ（Ｎ−ｘ）〜ＡＦＲ（Ｎ）は、ロウ冗長回路１０２内の冗長ワード線ＲＷＬ（Ｎ−ｘ）〜ＲＷＬ（Ｎ）にそれぞれ対応している。このことは、電気ヒューズ回路１４２を用いたロウ救済によって、ｘ＋１本の不良ワード線を冗長ワード線に置換可能であることを意味する。
【００２１】
光学ヒューズセットＬＦＲ（０）〜ＬＦＲ（Ｎ）に記憶された不良アドレスは、救済制御回路１４０に含まれるラッチ回路１５１に転送される。また、電気ヒューズセットＡＦＲ（Ｎ−ｘ）〜ＡＦＲ（Ｎ）に記憶された不良アドレスは、救済制御回路１４０に含まれるラッチ回路１５２に転送される。このうち、光学ヒューズセットＬＦＲ（０）〜ＬＦＲ（Ｎ−１−ｘ）に対応するラッチ回路１５１の出力については、ロウデコーダ１０４内の対応する判定回路１０４ａにそのまま供給される。これに対し、光学ヒューズセットＬＦＲ（Ｎ−ｘ）〜ＬＦＲ（Ｎ）に対応するラッチ回路１５１の出力については、電気ヒューズセットＡＦＲ（Ｎ−ｘ）〜ＡＦＲ（Ｎ）に対応するラッチ回路１５２の出力とともに対応する選択回路１５３に供給される。選択回路１５３は、ラッチ回路１５１の出力とラッチ回路１５２の出力のいずれか一方を選択し、選択したラッチ回路の出力をロウデコーダ１０４内の対応する判定回路１０４ａに供給する。判定回路１０４ａの機能については後述する。
【００２２】
このように、冗長ワード線ＲＷＬ（０）〜ＲＷＬ（Ｎ−１−ｘ）は光学ヒューズセットＬＦＲにのみ対応しているのに対し、冗長ワード線ＲＷＬ（Ｎ−ｘ）〜ＲＷＬ（Ｎ）は、光学ヒューズセットＬＦＲ及び電気ヒューズセットＡＦＲの両方に対応している。したがって、冗長ワード線ＲＷＬ（Ｎ−ｘ）〜ＲＷＬ（Ｎ）のうち、光学ヒューズセットＬＦＲを用いた置換によって既に使用済みであるものは、電気ヒューズセットＡＦＲを用いた置換に使用することはできない。
【００２３】
本実施形態では、光学ヒューズセットＬＦＲ（Ｎ−ｘ）〜ＬＦＲ（Ｎ）と電気ヒューズセットＡＦＲ（Ｎ−ｘ）〜ＡＦＲ（Ｎ）ができるだけ競合しないよう、光学ヒューズセットＬＦＲ（０）〜ＬＦＲ（Ｎ）の使用順序と電気ヒューズセットＡＦＲ（Ｎ−ｘ）〜ＡＦＲ（Ｎ）の使用順序を逆転させている。具体的には、光学ヒューズセットＬＦＲ（０）〜ＬＦＲ（Ｎ）については、割り当てられた番号の小さい冗長ワード線ＲＷＬに対応するものから優先的に使用する。つまり光学ヒューズセットＬＦＲ（０）から順に使用する。光学ヒューズセットＬＦＲ（０）〜ＬＦＲ（Ｎ）の使用順序は、図２において矢印ＬＦで示されている。これに対し、電気ヒューズセットＡＦＲ（Ｎ−ｘ）〜ＡＦＲ（Ｎ）については、割り当てられた番号の大きい冗長ワード線ＲＷＬに対応するものから優先的に使用する。つまり電気ヒューズセットＡＦＲ（Ｎ）から順に使用する。電気ヒューズセットＡＦＲ（Ｎ−ｘ）〜ＡＦＲ（Ｎ）の使用順序は、図２において矢印ＡＦで示されている。これにより、光学ヒューズセットＬＦＲ（Ｎ−ｘ）〜ＬＦＲ（Ｎ）と電気ヒューズセットＡＦＲ（Ｎ−ｘ）〜ＡＦＲ（Ｎ）の競合が最小限に抑えられる。
【００２４】
しかしながら、光学ヒューズセットＬＦＲを用いた置換によってＮ−ｘ個を超える冗長ワード線を使用した場合、Ｎ−ｘ個を超えた分だけ、電気ヒューズセットＡＦＲを用いた置換によって使用できる冗長ワード線の数が減少する。極端なケースでは、光学ヒューズセットＬＦＲを用いた置換によってＮ＋１の冗長ワード線を全て使用した場合、もはや電気ヒューズセットＡＦＲを用いたロウ救済を行うことはできなくなる。
【００２５】
図３は、カラム救済について説明するための図である。
【００２６】
図３に示すように、光学ヒューズ回路１４１にはカラム救済用の光学ヒューズセットＬＦＣ（０）〜ＬＦＣ（Ｍ）が用意されている。これらＭ＋１個の光学ヒューズセットＬＦＣ（０）〜ＬＦＣ（Ｍ）は、カラム制御回路１０７内の冗長カラム選択線ＲＹＳ（０）〜ＲＹＳ（Ｍ）にそれぞれ対応している。冗長カラム選択線ＲＹＳ（０）〜ＲＹＳ（Ｍ）は、それぞれカラム冗長回路１０３内の冗長ビット線ＲＢＬ（０）〜ＲＢＬ（Ｍ）を選択するための信号線である。
【００２７】
このことは、光学ヒューズ回路１４１を用いたカラム救済によって、Ｍ＋１本の不良ビット線を冗長ビット線に置換可能であることを意味する。一方、電気ヒューズ回路１４２にはカラム救済用の電気ヒューズセットＡＦＣ（Ｍ−ｙ）〜ＡＦＣ（Ｍ）が用意されている。これらｙ＋１個の電気ヒューズセットＡＦＣ（Ｍ−ｙ）〜ＡＦＣ（Ｍ）は、カラム冗長回路１０３内の冗長ビット線ＲＢＬ（Ｍ−ｙ）〜ＲＢＬ（Ｍ）にそれぞれ対応している。このことは、電気ヒューズ回路１４２を用いたカラム救済によって、ｙ＋１本の不良ビット線を冗長ビット線に置換可能であることを意味する。
【００２８】
光学ヒューズセットＬＦＣ（０）〜ＬＦＣ（Ｍ）に記憶された不良アドレスは、救済制御回路１４０に含まれるラッチ回路１５４に転送される。また、電気ヒューズセットＡＦＣ（Ｍ−ｙ）〜ＡＦＣ（Ｍ）に記憶された不良アドレスは、救済制御回路１４０に含まれるラッチ回路１５５に転送される。このうち、光学ヒューズセットＬＦＣ（０）〜ＬＦＣ（Ｍ−１−ｙ）に対応するラッチ回路１５４の出力については、カラムデコーダ１０５内の対応する判定回路１０５ａにそのまま供給される。これに対し、光学ヒューズセットＬＦＣ（Ｍ−ｙ）〜ＬＦＣ（Ｍ）に対応するラッチ回路１５４の出力については、電気ヒューズセットＡＦＣ（Ｍ−ｙ）〜ＡＦＣ（Ｍ）に対応するラッチ回路１５５の出力とともに対応する選択回路１５６に供給される。選択回路１５６は、ラッチ回路１５４の出力とラッチ回路１５５の出力のいずれか一方を選択し、選択したラッチ回路の出力をカラムデコーダ１０５内の対応する判定回路１０５ａに供給する。判定回路１０５ａの機能については後述する。
【００２９】
このように、冗長ビット線ＲＢＬ（０）〜ＲＢＬ（Ｍ−１−ｙ）は光学ヒューズセットＬＦＣにのみ対応しているのに対し、冗長ビット線ＲＢＬ（Ｍ−ｙ）〜ＲＢＬ（Ｍ）は、光学ヒューズセットＬＦＣ及び電気ヒューズセットＡＦＣの両方に対応している。したがって、冗長ビット線ＲＢＬ（Ｍ−ｙ）〜ＲＢＬ（Ｍ）のうち、光学ヒューズセットＬＦＣを用いた置換によって既に使用済みであるものは、電気ヒューズセットＡＦＣを用いた置換に使用することはできない。
【００３０】
カラム救済においても、光学ヒューズセットＬＦＣ（Ｍ−ｙ）〜ＬＦＣ（Ｍ）と電気ヒューズセットＡＦＣ（Ｍ−ｙ）〜ＡＦＣ（Ｍ）ができるだけ競合しないよう、光学ヒューズセットＬＦＣ（０）〜ＬＦＣ（Ｍ）の使用順序と電気ヒューズセットＡＦＣ（Ｍ−ｙ）〜ＡＦＣ（Ｍ）の使用順序を逆転させている。具体的には、光学ヒューズセットＬＦＣ（０）〜ＬＦＣ（Ｍ）については、割り当てられた番号の小さい冗長ビット線ＲＢＬに対応するものから優先的に使用する。つまり光学ヒューズセットＬＦＣ（０）から順に使用する。光学ヒューズセットＬＦＣ（０）〜ＬＦＣ（Ｍ）の使用順序は、図３において矢印ＬＦで示されている。これに対し、電気ヒューズセットＡＦＣ（Ｍ−ｙ）〜ＡＦＣ（Ｍ）については、割り当てられた番号の大きい冗長ビット線ＲＢＬに対応するものから優先的に使用する。つまり電気ヒューズセットＡＦＣ（Ｍ）から順に使用する。電気ヒューズセットＡＦＣ（Ｍ−ｙ）〜ＡＦＣ（Ｍ）の使用順序は、図３において矢印ＡＦで示されている。これにより、光学ヒューズセットＬＦＣ（Ｍ−ｙ）〜ＬＦＣ（Ｍ）と電気ヒューズセットＡＦＣ（Ｍ−ｙ）〜ＡＦＣ（Ｍ）の競合が最小限に抑えられる。
【００３１】
しかしながら、光学ヒューズセットＬＦＣを用いた置換によってＭ−ｙ個を超える冗長ビット線を使用した場合、Ｍ−ｙ個を超えた分だけ、電気ヒューズセットＡＦＣを用いた置換によって使用できる冗長ビット線の数が減少する。極端なケースでは、光学ヒューズセットＬＦＣを用いた置換によってＭ＋１の冗長ビット線を全て使用した場合、もはや電気ヒューズセットＡＦＣを用いたカラム救済を行うことはできなくなる。
【００３２】
図１に示すように、置換アドレス解析回路１４６には、ＤＦＴ回路１４５からモード信号ＲＭＯＤＥ，ＣＭＯＤＥが供給される。モード信号ＲＭＯＤＥはロウ救済モードを選択する場合に活性化される信号であり、ロウ救済モードが選択されると置換アドレス解析回路１４６に対してはロウ救済のみが許可され、カラム救済が禁止される。ロウ救済モードは、図２に示した光学ヒューズセットＬＦＣによって冗長ビット線ＲＢＬを全て使い切っているか、若しくは、冗長ビット線ＲＢＬの残数がほとんど無い場合に選択される。
【００３３】
また、モード信号ＣＭＯＤＥはカラム救済モードを選択する場合に活性化される信号であり、カラム救済モードが選択されると置換アドレス解析回路１４６に対してはカラム救済のみが許可され、ロウ救済が禁止される。カラム救済モードは、図３に示した光学ヒューズセットＬＦＲによって冗長ワード線ＲＷＬを全て使い切っているか、若しくは、冗長ワード線ＲＷＬの残数がほとんど無い場合に選択される。
【００３４】
これらに対し、モード信号ＲＭＯＤＥ，ＣＭＯＤＥのいずれも活性化していない場合は通常モードであり、置換アドレス解析回路１４６に対してはロウ救済及びカラム救済のいずれも許可される。
【００３５】
実際にモードを選択する方法としては特に限定されず、光学ヒューズ回路１４１の使用状況から自動的に選択しても構わないし、当該ロットのプロセス成熟度から光学ヒューズ回路１４１の使用状況を推定することによりオペレータが選択しても構わない。
【００３６】
図４は、本実施形態による半導体装置１００の製造工程を大まかに示すフローチャートである。
【００３７】
まず、前工程（拡散工程）によってウェハ状態のメモリデバイスを作製し（ステップＳ１）、ウェハ状態のメモリデバイスに対して動作テストを行う（ステップＳ２）。ステップＳ２の動作テストは、ウェハ状態で不良メモリセルのアドレスを検出するテストであり、大容量の解析用メモリを搭載した低速なテスタを用いて複数のメモリデバイスに対して並列に実行される。これによって検出された不良メモリセルのアドレスはテスタ内で解析され、これによって不良ワード線及び不良ビット線が特定される（ステップＳ３）。そして、レーザトリマーを用いて不良ワード線のアドレス及び不良ビット線のアドレスを光学ヒューズ回路１４１に書き込む。これによって、不良ワード線及び不良ビット線が冗長ワード線及び冗長ビット線に置換される（ステップＳ４）。以上により、１次救済がなされたウェハ状態のメモリデバイスが完成する。
【００３８】
次に、ウェハをダイシングすることによってメモリデバイスが個片化されたメモリチップを取り出し（ステップＳ５）、これをパッケージングすることによって半導体装置１００を得る（ステップＳ６）。ステップＳ５，Ｓ６はいわゆる後工程に属する工程であり、パッケージング時の熱負荷などによって、新たな不良メモリセルが発生することがある。パッケージング後であるため、このような不良はもはや光学ヒューズ回路１４１を用いて救済することはできない。パッケージング後の不良は、次のように電気ヒューズ回路１４２を用いて救済される。
【００３９】
まず、パッケージングされた半導体装置１００に対して動作テストを行い、不良メモリセルのアドレスを検出する（ステップＳ７）。かかるテストは、モードレジスタ１２５にテストモードを設定した状態でテストデータの書き込み及び読み出しを行い、得られる判定信号Ｐ／Ｆを解析回路１４３に出力することにより行う。具体的には、判定信号Ｐ／Ｆがフェイルを示している場合、アクセスされたアドレスを参照することによって、不良ワード線及び不良ビット線を特定する（ステップＳ８）。このとき、解析回路１４３は、不良メモリセルが検出されるたびに、エラーパターン情報及びエラーアドレス情報を更新する。エラーパターン情報及びエラーアドレス情報は、解析用メモリ１４４に格納される。
【００４０】
そして、最終的に得られたエラーパターン情報及びエラーアドレス情報を置換アドレス解析回路１４６によって解析することにより、置換すべき不良ワード線のアドレス及び不良ビット線のアドレスを特定する（ステップＳ９）。そして、特定されたアドレスを電気ヒューズ回路１４２に書き込むことにより、不良ワード線及び不良ビット線が冗長ワード線及び冗長ビット線に置換される（ステップＳ１０）。以上により、２次救済が完了した半導体装置１００が完成する。
【００４１】
このように、本実施形態においては、ウェハ状態で１次救済を行うとともに、パッケージング後に２次救済を行っている。そして、半導体装置１００に設けられた冗長ワード線及び冗長ビット線は、１次救済でも２次救済でも使用できることから、２次救済専用の冗長回路を設ける必要がない。しかも、２次救済においては、不良メモリセルのアドレス解析を半導体装置１００の内部に設けられた解析回路１４３及び解析用メモリ１４４を用いて行っていることから、外部テスタなどにこれらの機能を持たせる必要がない。
【００４２】
さらに、２次救済においては、不良メモリセルが検出されるたびに、エラーパターン情報及びエラーアドレス情報を更新していることから、その都度不良メモリセルのアドレスをそのまま記録する方法と比べて解析用メモリ１４４に必要な記憶容量が大幅に減少する。しかも、仮に１次救済によって冗長ワード線を全て使い切っているか、若しくは、冗長ワード線の残数がほとんど無い場合には、２次救済時においてカラム救済モードを選択すれば正しく救済を行うことができる。一方、仮に１次救済によって冗長ビット線を全て使い切っているか、若しくは、冗長ビット線の残数がほとんど無い場合には、２次救済時においてロウ救済モードを選択すれば正しく救済を行うことができる。
【００４３】
次に、置換アドレス解析回路１４６について説明する。
【００４４】
図５は、置換アドレス解析回路１４６の構成を示すブロック図である。
【００４５】
図５に示すように、置換アドレス解析回路１４６は、解析用メモリ１４４に記憶された不良解析データＦＭＩ＜０＞〜ＦＭＩ＜Ｐ＞を読み出し、これに基づいて不良アドレスを特定する救済アドレス演算回路１６１を備えている。尚、不良解析データＦＮＩ＜０＞〜ＦＭＩ＜Ｐ＞は、本書に引用をもって取り込む米国特許出願13/200,649のFig. ４に記載のＦＭＩ＜０＞〜ＦＭＩ＜Ｎ＞と実質的に同一のものとする。不良解析データＦＭＩ＜０＞〜ＦＭＩ＜Ｐ＞の読み出しは、読み出し信号ＦＭｒｅａｄを活性化させることによって行い、救済アドレス演算回路１６１は読み出された不良解析データＦＭＩ＜ｊ＞のエラーパターン情報Ｄを参照することにより、ロウ救済を行うかカラム救済を行うかを決定する。ロウ救済及びカラム救済のいずれを行うかは、救済アドレス演算回路１６１から選択回路１６２に選択信号Ｘ／Ｙを供給することにより行う。
【００４６】
選択回路１６２は、選択信号Ｘ／Ｙがロウ救済を示している場合にはロウ救済ストローブ信号ＸＳＴＢを活性化させ、選択信号Ｘ／Ｙがカラム救済を示している場合にはカラム救済ストローブ信号ＹＳＴＢを活性化させる。ロウ救済ストローブ信号ＸＳＴＢ及びカラム救済ストローブ信号ＹＳＴＢは、電気ヒューズ回路１４２に供給されるとともに、ロウ救済残数カウンタ１６３及びカラム救済残数カウンタ１６４にそれぞれ供給される。ロウ救済残数カウンタ１６３は、電気ヒューズ回路１４２に含まれる電気ヒューズセットＡＦＲの残数を示すカウンタである。また、カラム救済残数カウンタ１６４は、電気ヒューズ回路１４２に含まれる電気ヒューズセットＡＦＣの残数を示すカウンタである。
【００４７】
ロウ救済残数カウンタ１６３のカウント値は、ロウ救済ストローブ信号ＸＳＴＢが活性化する度にデクリメントされ、カウント値がゼロになるとロウオーバーフロー信号ＲＯＶＦａがハイレベルに活性化する。同様に、カラム救済残数カウンタ１６４のカウント値は、カラム救済ストローブ信号ＹＳＴＢが活性化する度にデクリメントされ、カウント値がゼロになるとカラムオーバーフロー信号ＣＯＶＦａがハイレベルに活性化する。
【００４８】
ロウオーバーフロー信号ＲＯＶＦａ及びカラムオーバーフロー信号ＣＯＶＦａは、それぞれＯＲゲート回路Ｇ１，Ｇ２の一方の入力ノードに供給される。ＯＲゲート回路Ｇ１，Ｇ２の他方の入力ノードには、モード信号ＣＭＯＤＥ，ＲＭＯＤＥがそれぞれ供給される。
【００４９】
ＯＲゲート回路Ｇ１からはロウオーバーフロー信号ＲＯＶＦが出力され、これがハイレベルに活性化している場合、救済アドレス演算回路１６１は選択信号Ｘ／Ｙをカラム救済に固定する。これによりロウ救済が禁止され、全ての不良メモリセルは冗長ビット線を用いて救済される。したがって、モード信号ＣＭＯＤＥがハイレベルに活性化している場合、つまりカラム救済モードが選択されている場合は、ロウ救済残数カウンタ１６３のカウント値にかかわらずロウ救済が禁止され、カラム救済のみが有効となる。
【００５０】
一方、ＯＲゲート回路Ｇ２からはカラムオーバーフロー信号ＣＯＶＦが出力され、これがハイレベルに活性化している場合、救済アドレス演算回路１６１は選択信号Ｘ／Ｙをロウ救済に固定する。これによりカラム救済が禁止され、全ての不良メモリセルは冗長ワード線を用いて救済される。したがって、モード信号ＲＭＯＤＥがハイレベルに活性化している場合、つまりロウ救済モードが選択されている場合は、カラム救済残数カウンタ１６４のカウント値にかかわらずカラム救済が禁止され、ロウ救済のみが有効となる。
【００５１】
ロウオーバーフロー信号ＲＯＶＦ及びカラムオーバーフロー信号ＣＯＶＦがいずれもローレベルに非活性化している場合には、ロウ救済及びカラム救済の両方が許可されるため、救済アドレス演算回路１６１は、不良解析データＦＭＩ＜ｊ＞に含まれるエラーパターン情報Ｄに基づき、ロウ救済及びカラム救済のうち救済効率の高い方を選択する。
【００５２】
救済アドレス演算回路１６１によってロウ救済が選択された場合、不良解析データＦＭＩ＜ｊ＞から供給されるエラーアドレス情報の中から、救済アドレスセレクタ１６５によって必要な救済アドレスＲＡＤＤが選択され、これが電気ヒューズ回路１４２に供給される。救済アドレスＲＡＤＤの選択は、救済アドレス演算回路１６１から供給される選択信号ＳＥＬに基づいて行われる。
【００５３】
電気ヒューズ回路１４２に供給された救済アドレスＲＡＤＤは、ロウ救済ストローブ信号ＸＳＴＢが活性化している場合にはロウ救済用の電気ヒューズセットＡＦＲ（図２参照）に書き込まれ、カラム救済ストローブ信号ＹＳＴＢが活性化している場合にはカラム救済用の電気ヒューズセットＡＦＣ（図３参照）に書き込まれる。
【００５４】
図６は、置換アドレス解析回路１４６の動作を説明するためのフローチャートである。
【００５５】
まず、ＤＦＴ回路１４５を用いて動作モードの選択を行う（ステップＳ１１）。「通常モード」を選択する場合には、モード信号ＲＭＯＤＥ，ＣＭＯＤＥをいずれもローレベルに非活性化させる。これにより、以降の動作においてはロウ救済及びカラム救済の両方が許可される（ステップＳ１２）。また、「ロウ救済モード」を選択する場合には、モード信号ＲＭＯＤＥをハイレベルに活性化させる。これにより、カラムオーバーフロー信号ＣＯＶＦが強制的に活性化することから、以降の動作においてはロウ救済のみが許可され、カラム救済が禁止される（ステップＳ１３）。さらに、「カラム救済モード」を選択する場合には、モード信号ＣＭＯＤＥをハイレベルに活性化させる。これにより、ロウオーバーフロー信号ＲＯＶＦが強制的に活性化することから、以降の動作においてはカラム救済のみが許可され、ロウ救済が禁止される（ステップＳ１４）。
【００５６】
次に、電気ヒューズ回路１４２から未使用である電気ヒューズセットＡＦＲ，ＡＦＣの残数を取得し、それぞれロウ救済残数カウンタ１６３及びカラム救済残数カウンタ１６４にロードする（ステップＳ１５）。初めて２次救済を行う場合、電気ヒューズセットＡＦＲ，ＡＦＣの全数が未使用であるため、ロウ救済残数カウンタ１６３及びカラム救済残数カウンタ１６４にロードされる残数は、それぞれｘ＋１個及びｙ＋１個となる。但し、このことは、ｘ＋１本の不良ワード線を救済可能であることや、ｙ＋１本の不良ビット線を救済可能であることを意味しない。これは既に説明したとおり、電気ヒューズセットＡＦＲに割り当てられた冗長ワード線ＲＷＬは光学ヒューズセットＬＦＲにも割り当てられており、同様に、電気ヒューズセットＡＦＣに割り当てられた冗長ビット線ＲＢＬは光学ヒューズセットＬＦＣにも割り当てられているからである。つまり、１次救済において光学ヒューズセットＬＦＲ，ＬＦＣを用いた置換に使用している冗長ワード線ＲＷＬ及び冗長ビット線ＲＢＬは、２次救済において電気ヒューズセットＡＦＲ，ＡＦＣを用いた置換に使用することはできず、したがって１次救済で使用した分だけ残数が少なくなる。
【００５７】
しかしながら、１次救済において冗長ワード線ＲＷＬ及び冗長ビット線ＲＢＬを使用した数についての情報は、電気ヒューズ回路１４２には含まれないため、初めて２次救済を行う場合、ロウ救済残数カウンタ１６３及びカラム救済残数カウンタ１６４にロードされる値は、上述の通りいずれも満数となる。このため、実際に使用可能な残数が少ない場合には、置換アドレス解析回路１４６によって正しく解析を行っても、実際には救済エラーとなるケースが生じうる。このような問題は、あらかじめモード信号ＲＭＯＤＥ，ＣＭＯＤＥを用いて「ロウ救済モード」又は「カラム救済モード」に設定することによって回避することができる。例えば、量産初期のようにプロセス成熟度が低い場合、１次救済によって多くの冗長ビット線ＲＢＬを使用することがあり、このような場合にはモード信号ＲＭＯＤＥを活性化させることによって「ロウ救済モード」に設定すればよい。
【００５８】
次に、解析用メモリ１４４から１つ目の不良解析データＦＭＩ＜０＞を読み出し（ステップＳ１６）、救済アドレス演算回路１６１によってロウ救済を行うかカラム救済を行うかを選択する。もちろん、ロウ救済モードが選択されている場合は常にロウ救済が選択され、カラム救済モードが選択されている場合は常にカラム救済が選択される。選択の結果は、選択信号Ｘ／Ｙによって選択回路１６２に通知され、ロウ救済ストローブ信号ＸＳＴＢ及びカラム救済ストローブ信号ＹＳＴＢのいずれか一方が活性化される。また、これに同期して救済アドレスセレクタ１６５によって必要な救済アドレスＲＡＤＤが選択され、これが電気ヒューズ回路１４２に供給される（ステップＳ１７）。救済アドレスＲＡＤＤの具体的な選択方法については後述する。
【００５９】
これにより、電気ヒューズ回路１４２に救済アドレスＲＡＤＤがプログラムされる（ステップＳ１８）。つまり、ロウ救済ストローブ信号ＸＳＴＢが活性化している場合には、電気ヒューズセットＡＦＲ（図２参照）に救済アドレスＲＡＤＤがプログラムされ、カラム救済ストローブ信号ＹＳＴＢが活性化している場合には、電気ヒューズセットＡＦＣ（図３参照）に救済アドレスＲＡＤＤがプログラムされる。使用する電気ヒューズセットＡＦＲ，ＡＦＣの順序については既に説明したとおりであり、割り当てられた番号の大きいものから順に使用する。
【００６０】
このような処理を全ての不良解析データＦＭＩ＜０＞〜ＦＭＩ＜Ｐ＞に対して順次行い、全ての不良解析データＦＭＩ＜０＞〜ＦＭＩ＜Ｐ＞に対して処理を行うと、置換アドレス解析回路１４６を用いた一連の処理が完了する（ステップＳ１９：ＹＥＳ）。
【００６１】
図７は、救済アドレスＲＡＤＤの選択方法を説明するための図である。
【００６２】
図７（ａ）に示すように、エラーパターン情報Ｄが「Ｎｕｌｌ」パターンである場合には、対応するエラーアドレス情報が存在しないことから、救済アドレスＲＡＤＤは生成されない。これに対し、図７（ｂ）〜（ｆ）に示すように、エラーパターン情報Ｄが「Ｓｎ」パターン、「Ｂｙ」パターン、「Ｅｙ」パターン、「Ｃｘ」パターン及び「Ｃｙ」パターンのいずれかである場合には、ロウオーバーフロー信号ＲＯＶＦ又はカラムオーバーフロー信号ＣＯＶＦが活性化しているか否かによって、生成される救済アドレスＲＡＤＤが相違する。尚、ロウオーバーフロー信号ＲＯＶＦが活性化するのは、カラム救済モードが選択されている場合のみならず、通常モードが選択されているものの、置換アドレス解析回路１４６を用いた解析の途中でロウ救済残数カウンタ１６３のカウント値がゼロとなったケースも該当する。同様に、カラムオーバーフロー信号ＣＯＶＦが活性化するのは、ロウ救済モードが選択されている場合のみならず、通常モードが選択されているものの、置換アドレス解析回路１４６を用いた解析の途中でカラム救済残数カウンタ１６４のカウント値がゼロとなったケースも該当する。
【００６３】
まず、図７（ｂ）に示すように、エラーパターン情報Ｄが「Ｓｎ」パターンである場合、原則として、当該不良解析データＦＭＩ＜ｊ＞に含まれるエラーアドレス情報ｙ０が救済アドレスＲＡＤＤとして選択される。これにより、当該メモリセルはカラム救済によって置換される。しかしながら、カラムオーバーフロー信号ＣＯＶＦが活性化している場合には、当該不良解析データＦＭＩに含まれるエラーアドレス情報ｘ０が救済アドレスＲＡＤＤとして選択される。これにより、当該メモリセルはロウ救済によって置換される。もちろん、ロウオーバーフロー信号ＲＯＶＦが活性化している場合には、当該不良解析データＦＭＩ＜ｊ＞に含まれるエラーアドレス情報ｙ０が救済アドレスＲＡＤＤとして選択され、当該メモリセルはロウ救済によって置換される。尚、上記の例では、エラーパターン情報Ｄが「Ｓｎ」パターンである場合、原則としてカラム救済を行っているが、原則としてロウ救済を行っても構わない。
【００６４】
図７（ｃ）に示すように、エラーパターン情報Ｄが「Ｂｙ」パターンである場合、原則として、当該不良解析データＦＭＩ＜ｊ＞に含まれるエラーアドレス情報ｙ０が救済アドレスＲＡＤＤとして選択される。これにより、当該２つのメモリセルはカラム救済によって置換される。しかしながら、カラムオーバーフロー信号ＣＯＶＦが活性化している場合には、当該不良解析データＦＭＩ＜ｊ＞に含まれるエラーアドレス情報ｘ０，ｘ１が救済アドレスＲＡＤＤとして選択される。これにより、当該２つのメモリセルは２本の冗長ワード線ＲＷＬを用いてロウ救済される。ロウオーバーフロー信号ＲＯＶＦが活性化している場合には、上記の原則通りである。
【００６５】
図７（ｄ）に示すように、エラーパターン情報Ｄが「Ｅｙ」パターンである場合、原則として、当該不良解析データＦＭＩ＜ｊ＞に含まれるエラーアドレス情報ｙ０が救済アドレスＲＡＤＤとして選択される。これにより、当該２個以上のメモリセルはカラム救済によって置換される。しかしながら、カラムオーバーフロー信号ＣＯＶＦが活性化している場合には、当該不良解析データＦＭＩ＜ｊ＞に含まれるエラーアドレス情報ｘ０，ｘ１に対応するメインワード線のアドレスが救済アドレスＲＡＤＤとして選択される。メインワード線は、エラーアドレス情報ｘ０，ｘ１の例えば下位２ビットを削除したアドレスによって特定することができる。これにより、当該２個以上のメモリセルはメインワード線単位で４本のワード線を一度に置換することにより救済される。ロウオーバーフロー信号ＲＯＶＦが活性化している場合には、上記の原則通りである。
【００６６】
図７（ｅ）に示すように、エラーパターン情報Ｄが「Ｃｘ」パターンである場合、原則として、当該不良解析データＦＭＩ＜ｊ＞に含まれるエラーアドレス情報ｘ０が救済アドレスＲＡＤＤとして選択される。これにより、当該２個以上のメモリセルはロウ救済によって置換される。しかしながら、ロウオーバーフロー信号ＲＯＶＦが活性化している場合には、救済不能としてエラー処理される。これは、エラーパターン情報Ｄが「Ｃｘ」パターンである場合、エラーアドレス情報に全ての不良メモリセルのカラムアドレスが含まれているとは限らないため、カラム救済が不可能だからである。カラムオーバーフロー信号ＣＯＶＦが活性化している場合には、上記の原則通りである。
【００６７】
図７（ｆ）に示すように、エラーパターン情報Ｄが「Ｃｙ」パターンである場合、原則として、当該不良解析データＦＭＩ＜ｊ＞に含まれるエラーアドレス情報ｙ０が救済アドレスＲＡＤＤとして選択される。これにより、当該３個以上のメモリセルはカラム救済によって置換される。しかしながら、カラムオーバーフロー信号ＣＯＶＦが活性化している場合には、救済不能としてエラー処理される。これは、エラーパターン情報Ｄが「Ｃｙ」パターンである場合、エラーアドレス情報に一部の不良メモリセルのロウアドレスが含まれていないため、ロウ救済が不可能だからである。ロウオーバーフロー信号ＲＯＶＦが活性化している場合には、上記の原則通りである。
【００６８】
以上説明したように、本実施形態による半導体装置１００は、ロウ救済モード及びカラム救済モードを備えていることから、１次救済によって冗長ワード線ＲＷＬ又は冗長ビット線ＲＢＬを多く使用している場合であっても、正しく２次救済を行うことが可能となる。
【００６９】
図８は、変形例による置換アドレス解析回路１４６ａの構成を示すブロック図である。
【００７０】
図８に示す置換アドレス解析回路１４６ａは、ＤＦＴ回路１４５からモード信号ＲＭＯＤＥ，ＣＭＯＤＥが供給される代わりに、ロウ救済残数カウンタ１６３に電気ヒューズセットＡＦＲ（Ｎ−ｘ）〜ＡＦＲ（Ｎ）の残数のみならず光学ヒューズセットＬＦＲ（Ｎ−ｘ）〜ＬＦＲ（Ｎ）の残数もロードされ、同様に、カラム救済残数カウンタ１６４に電気ヒューズセットＡＦＣ（Ｍ−ｙ）〜ＡＦＣ（Ｍ）の残数のみならず光学ヒューズセットＬＦＣ（Ｍ−ｙ）〜ＬＦＣ（Ｍ）の残数もロードされる点において、図８に示した置換アドレス解析回路１４６と相違している。これにより、ロウ救済残数カウンタ１６３及びカラム救済残数カウンタ１６４には、電気ヒューズセットＡＦＲ，ＡＦＣの実際の残数がそれぞれロードされる。これにより、モード信号ＲＭＯＤＥ，ＣＭＯＤＥを用いてあらかじめモード設定しなくても、最適な２次救済を実行することが可能となる。
【００７１】
次に、本発明の好ましい第２の実施形態について説明する。本実施形態は、積層された複数の半導体チップが同じパッケージにパッケージングされた積層型の半導体装置に本発明を適用した例である。
【００７２】
図９は、本発明の好ましい第２の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００７３】
図９に示すように、本実施形態による半導体装置１０は、互いに同一の機能を有し、同一の製造マスクを用いて製作された４枚のコアチップＣＣ０〜ＣＣ３と、コアチップＣＣ０〜ＣＣ３とは異なる製造マスクを用いて製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、インターポーザＩＰ上にフェースダウン方式で積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がインターポーザＩＰ側を向くように半導体チップを搭載する方式を指す。
【００７４】
但し、本発明による半導体装置がこれに限定されるものではなく、各半導体チップをフェースアップ方式で積層しても構わない。フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がインターポーザＩＰとは反対側を向くように半導体チップを搭載する方式を指す。さらには、フェースダウン方式で積層された半導体チップとフェースアップ方式で積層された半導体チップが混在していても構わない。
【００７５】
これら半導体チップのうち、最上層に位置するコアチップＣＣ０を除く、コアチップＣＣ１〜ＣＣ３及びインターフェースチップＩＦには、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）が設けられている。積層方向から見た平面視で貫通電極ＴＳＶと重なる位置には、チップの主面側に表面バンプＦＢが設けられ、チップの裏面側には裏面バンプＢＢが設けられている。下層に位置する半導体チップの裏面バンプＢＢは、上層に位置する半導体チップの表面バンプＦＢに接合されており、これによって上下に隣接する半導体チップが電気的に接続されている。
【００７６】
本実施形態において最上層のコアチップＣＣ０に貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため、コアチップＣＣ０の裏面側にバンプ電極を形成する必要がないからである。このように最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けない場合、他のコアチップＣＣ１〜ＣＣ３よりも最上層のコアチップＣＣ０の厚みを厚くすることが可能となるため、コアチップＣＣ０の機械的強度を高めることが可能となる。但し、本発明において最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けても構わない。この場合、全てのコアチップＣＣ０〜ＣＣ３を同一の工程で作製することが可能となる。
【００７７】
コアチップＣＣ０〜ＣＣ３は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。
【００７８】
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、４枚のコアチップＣＣ０〜ＣＣ３に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
【００７９】
一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された基板電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。インターポーザＩＰの上面ＩＰａのうち、基板電極９１が形成されていない部分はレジスト９０ａによって覆われている。また、インターポーザＩＰの裏面ＩＰｂのうち、外部端子ＳＢが形成されていない部分はレジスト９０ｂによって覆われている。図９には、５個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
【００８０】
積層されたコアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦの隙間には、アンダーフィル９４が充填され、これによって機械的強度が確保されている。インターポーザＩＰとインターフェースチップＩＦとの隙間には、ＮＣＰ（Non-Conductive Paste）９５が充填される。パッケージ全体はモールドレジン９６によって被覆されている。これにより、各チップが物理的に保護される。
【００８１】
コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。
【００８２】
図１０は、本実施形態による半導体装置１０の主要部の回路構成を示すブロック図である。
【００８３】
図１０に示すように、インターポーザＩＰには外部端子として、アドレス端子１２、コマンド端子１３、データ端子１４が含まれている。これらの外部端子は、全てインターフェースチップＩＦに接続されており、コアチップＣＣ０〜ＣＣ３には直接接続されない。その他、クロック端子、データストローブ端子、キャリブレーション端子、電源端子なども含まれているが、これらについては図示を省略してある。
【００８４】
アドレス端子１２は、図１に示したアドレス端子１１２に対応する端子であり、アドレスＡ及びバンクアドレスＢＡからなるアドレス信号ＡＤＤが供給される。アドレス信号ＡＤＤは、インターフェースチップＩＦ内のアドレスラッチ回路２２にラッチされる。コマンド端子１３は、図１に示したコマンド端子１２０に対応する端子であり、コマンド信号ＣＭＤは、インターフェースチップＩＦ内のコマンドデコーダ２３によってデコードされる。データ端子１４は、図１に示したデータ系端子１３１に対応する端子であり、リードデータ又はライトデータＤＱ０の入出力を行う。データ端子１４は、インターフェースチップＩＦ内のデータ入出力回路２４に接続されている。これらアドレスラッチ回路２２、コマンドデコーダ２３及びデータ入出力回路２４は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ３に接続されている。
【００８５】
図１０に示すように、インターフェースチップＩＦには２次救済回路ブロック４０が設けられている。２次救済回路ブロック４０は、電気ヒューズ回路４２、不良アドレス解析回路４３、解析用メモリ４４、ＤＦＴ４５及び置換アドレス解析回路４６を含む回路ブロックであり、これらの各回路は、図１に示した電気ヒューズ回路１４２、不良アドレス解析回路１４３、解析用メモリ１４４、ＤＦＴ１４５及び置換アドレス解析回路１４６と同じ構成及び機能を有している。このため、モードレジスタ２５にテストモードが設定されると、２次救済回路ブロック４０による２次救済動作が行われる。電気ヒューズ回路４２は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ３に接続されている。
【００８６】
コアチップＣＣ０〜ＣＣ３は、メモリセルアレイ５０と、メモリセルアレイ５０に対してロウアクセスを行うためのロウデコーダ５１と、メモリセルアレイ５０に対してカラムアクセスを行うためのカラムデコーダ５２とを備えている。ロウデコーダ５１は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給されるアドレス信号ＡＤＤ（ロウアドレスＸＡＤＤ）に基づき、メモリセルアレイ５０に含まれるいずれかのワード線ＷＬを選択する。一方、カラムデコーダ５２は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給されるアドレス信号ＡＤＤ（カラムアドレスＹＡＤＤ）に基づき、カラム制御回路５３に含まれるいずれかのカラムスイッチを選択する。カラムスイッチは、センスアンプ列５４に含まれるいずれかのセンスアンプをカラム制御回路５３に接続するためのスイッチであり、いずれかのスイッチが導通状態になると、対応するセンスアンプを介して所定のビット線ＢＬとカラム制御回路５３とが接続される。カラム制御回路５３は、貫通電極ＴＳＶを介してインターフェースチップＩＦ内のデータ入出力回路２４に接続されている。
【００８７】
ロウデコーダ５１は、インターフェースチップＩＦから供給されるロウアドレスＸＡＤＤが救済制御回路６１に保持された不良アドレスと一致した場合、メモリセルアレイ５０に含まれる本来のワード線ＷＬの代わりに、冗長ワード線ＲＷＬに対して代替アクセスを行う。同様に、カラム制御回路５３は、インターフェースチップＩＦから供給されるカラムアドレスＹＡＤＤが救済制御回路６２に保持された不良アドレスと一致した場合、メモリセルアレイ５０に含まれる本来のビット線ＢＬの代わりに、冗長ビット線ＲＢＬに対して代替アクセスを行う。図１０には示されていないが、本実施形態ではこれら冗長ワード線ＲＷＬ及び冗長ビット線ＲＢＬはメモリセルアレイ５０に含まれている。
【００８８】
救済制御回路６１は、本書に引用をもって取り込む米国特許出願13/200,649のFig. ２（ａ）に記載された救済制御回路１４０に対応する回路であり、光学ヒューズ回路７１から供給される不良アドレスを保持するラッチ回路６１ａと、電気ヒューズ回路４２から供給される不良アドレスを保持するラッチ回路６１ｂとを含んでいる。
【００８９】
救済制御回路６２は、本書に引用をもって取り込む米国特許出願13/200,649のFig. ２（ａ）に記載された救済制御回路１４０に対応する回路であり、光学ヒューズ回路７２から供給される不良アドレスを保持するラッチ回路６２ａと、電気ヒューズ回路４２から供給される不良アドレスを保持するラッチ回路６２ｂとを含んでいる。
【００９０】
図１０に示すように、カラム制御回路５３にはデータ判定回路５３ａが含まれている。データ判定回路５３ａは、図１に示したデータ判定回路１０７ａに対応する回路である。したがって、２次救済時において判定の結果得られる判定信号Ｐ／Ｆは、貫通電極ＴＳＶを介してインターフェースチップＩＦ内の不良アドレス解析回路４３に供給される。
【００９１】
２次救済回路ブロック４０の動作は、第１の実施形態における対応する回路ブロックの動作と基本的に同じである。本実施形態では、２次救済時におけるテストデータの判定をコアチップＣＣ０〜ＣＣ３内のデータ判定回路５３ａを用いて行う一方、２次救済時における不良アドレスの解析、置換アドレスの解析、不良アドレスの保持をインターフェースチップＩＦ側で行う。そして、電源投入時にイニシャライズ動作が実行されると、インターフェースチップＩＦ内の電気ヒューズ回路４２から貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ３内の救済制御回路６１，６２に不良アドレスが転送される。この時、電気ヒューズ回路４２に書き込まれたロウアドレスについては救済制御回路６１内のラッチ回路６１ｂに書き込まれ、電気ヒューズ回路４２に書き込まれたカラムアドレスについては救済制御回路６２内のラッチ回路６２ｂに書き込まれる。
【００９２】
このように、本発明は、積層型の半導体装置に適用することも可能である。本実施形態においては、光学ヒューズ回路７１，７２をコアチップＣＣ０〜ＣＣ３に搭載し、電気ヒューズ回路４２をインターフェースチップＩＦに搭載していることから、コアチップＣＣ０〜ＣＣ３とインターフェースチップＩＦとの積層工程において発生した新たな不良メモリセルを２次救済することが可能となる。しかも、本実施形態では２次救済回路ブロック４０を全てインターフェースチップＩＦ内に配置していることから、インターフェースチップＩＦに比べて高い集積度が要求されるコアチップＣＣ０〜ＣＣ３のチップ面積を削減することが可能となる。
【００９３】
尚、第２の実施形態では、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ３を積層したタイプの半導体装置について説明したが、積層型の半導体装置がこれに限定されるものではない。したがって、積層する半導体チップの種類や枚数については特に限定されるものではない。
【００９４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９５】
尚、米国特許出願13/200,649の開示を本書に引用をもって取り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。
【符号の説明】
【００９６】
１０，１００    半導体装置
１２，１１２      アドレス端子
１３，１２０      コマンド端子
１４      データ端子
２２      アドレスラッチ回路
２３，１２４    コマンドデコーダ
２４      データ入出力回路
２５，１２５    モードレジスタ
４０      ２次救済回路ブロック
４２，１４２    電気ヒューズ回路
４３，１４３    不良アドレス解析回路
４４，１４４    解析用メモリ
４５，１４５    ＤＦＴ回路
４６，１４６，１４６ａ    置換アドレス解析回路
５０，１０１    メモリセルアレイ
５１，１０４    ロウデコーダ
５２，１０５    カラムデコーダ
５３，１０７    カラム制御回路
５３ａ，１０７ａ    データ判定回路
５４，１０６    センスアンプ列
６１，６２，１４０    救済制御回路
６１ａ，６１ｂ，６２ａ，６２ｂ，１５１，１５２，１５４，１５５    ラッチ回路
７１，７２，１４１    光学ヒューズ回路
９０ａ，９０ｂ    レジスト
９１      基板電極
９２      スルーホール電極
９３      再配線層
９４      アンダーフィル
９６      モールドレジン
１０２    ロウ冗長回路
１０３    カラム冗長回路
１０８    データコントロール回路
１０９    入出力バッファ
１１０    ロウアドレス制御回路
１１１    カラムアドレス制御回路
１１３    アドレスバッファ
１２１    コントロール端子
１２２    クロック端子
１２３    コマンドバッファ
１２６    コントロールバッファ
１２７    コントロールロジック
１２８    クロックバッファ
１２９    クロック生成回路
１３０    ＤＬＬ回路
１３１    データ系端子
１５３，１５６    選択回路
１６１    救済アドレス演算回路
１６２    選択回路
１６３    ロウ救済残数カウンタ
１６４    カラム救済残数カウンタ
１６５    救済アドレスセレクタ
ＡＦＲ，ＡＦＣ    電気ヒューズセット
ＣＣ０〜ＣＣ３    コアチップ
ＦＭＩ    不良解析データ
ＩＦ      インターフェースチップ
ＩＰ      インターポーザ
ＬＦＲ，ＬＦＣ    光学ヒューズセット
ＲＢＬ    冗長ビット線
ＲＷＬ    冗長ワード線
ＲＹＳ    冗長カラム選択線
ＴＳＶ    貫通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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