(57)【要約】      （修正有）【課題】回路面積を削減することのできる半導体装置を提供する。【解決手段】一の実施の形態に係る半導体装置１００は、第１ゲート電極、第１バックゲート電極、及び第１ソース電極が電源端子１に接続され、第１ドレイン電極が入出力端子に接続された第１導電型の第１トランジスタ１０と、第２ゲート電極、第２バックゲート電極、及び第２ソース電極が接地端子３に接続され、第２ドレイン電極が電源端子１に接続された第２導電型の第２トランジスタ２０と、アノードが接地端子３に接続され、カソードが入出力端子２に接続されたダイオード３０とを備える。【選択図】図１
2013187436.tif 000002
【特許請求の範囲】
【請求項１】
第１ゲート電極、第１バックゲート電極、及び第１ソース電極が電源端子に接続され、第１ドレイン電極が入出力端子に接続された第１導電型の第１トランジスタと、
第２ゲート電極、第２バックゲート電極、及び第２ソース電極が接地端子に接続され、第２ドレイン電極が前記電源端子に接続された第２導電型の第２トランジスタと、
アノードが前記接地端子に接続され、カソードが前記入出力端子に接続されたダイオードと、
前記電源端子と前記接地端子との間に設けられ、前記入出力端子から信号が入力されるインバータと、
前記入出力端子と前記インバータとの間に設けられた保護抵抗とを備えた半導体装置であって、
第１導電型の半導体基板を備え、
前記半導体基板に第２導電型の第１拡散層と、第２導電型の第２拡散層が形成され、
前記第２拡散層には、第１導電型の第３拡散層が形成され、
前記第１トランジスタは、前記第１拡散層内に第１チャネル領域を介して形成された第１導電型の第１ソース拡散層及び第１ドレイン拡散層、前記第１ソース拡散層及び前記第１ドレイン拡散層にそれぞれ接続された前記第１ソース電極及び前記第１ドレイン電極、前記第１拡散層に接続された前記第１バックゲート電極、及び前記第１チャネル領域の上に絶縁膜を介して設けられた前記第１ゲート電極を有するよう構成され、
前記第２トランジスタは、前記第３拡散層内に第２チャネル領域を介して形成された第２導電型の第２ソース拡散層及び第２ドレイン拡散層、前記第２ソース拡散層及び前記第２ドレイン拡散層にそれぞれ接続された前記第２ソース電極及び前記第２ドレイン電極、前記第３拡散層に接続された前記第２バックゲート電極、及び前記第２チャネル領域の上に絶縁膜を介して設けられた前記第２ゲート電極を有するよう構成され、
前記ダイオードは、前記第２拡散層に接続されたカソード電極及び前記第３拡散層に接続されたアノード電極を有するよう構成され、前記第２拡散層と前記第３拡散層との間に形成された寄生ダイオードであり、
前記第２バックゲート電極及び前記アノード電極は、共通の電極として形成されている
ことを特徴とする半導体装置。
【請求項２】
第１ゲート電極、第１バックゲート電極、及び第１ソース電極が電源端子に接続され、第１ドレイン電極が入出力端子に接続された第１導電型の第１トランジスタと、
第２ゲート電極、第２バックゲート電極、及び第２ソース電極が接地端子に接続され、第２ドレイン電極が前記電源端子に接続された第２導電型の第２トランジスタと、
アノードが前記接地端子に接続され、カソードが前記入出力端子に接続されたダイオードと
を備えることを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板を有し、
前記半導体基板に第２導電型の第１拡散層と、第２導電型の第２拡散層が形成され、
前記第２拡散層には、第１導電型の第３拡散層が形成され、
前記第１トランジスタは、前記第１拡散層内に第１チャネル領域を介して形成された第１導電型の第１ソース拡散層及び第１ドレイン拡散層、前記第１ソース拡散層及び前記第１ドレイン拡散層にそれぞれ接続された前記第１ソース電極及び前記第１ドレイン電極、前記第１拡散層に接続された前記第１バックゲート電極、及び前記第１チャネル領域の上に絶縁膜を介して設けられた前記第１ゲート電極を有するよう構成され、
前記第２トランジスタは、前記第３拡散層内に第２チャネル領域を介して形成された第２導電型の第２ソース拡散層及び第２ドレイン拡散層、前記第２ソース拡散層及び前記第２ドレイン拡散層にそれぞれ接続された前記第２ソース電極及び前記第２ドレイン電極、前記第３拡散層に接続された前記第２バックゲート電極、及び前記第２チャネル領域の上に絶縁膜を介して設けられた前記第２ゲート電極を有するよう構成され、
前記ダイオードは、前記第２拡散層に接続されたカソード電極及び前記第３拡散層に接続されたアノード電極を有するよう構成され、前記第２拡散層と前記第３拡散層との間に形成された寄生ダイオードである
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第２バックゲート電極及び前記アノード電極は、共通の電極として形成されている
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記電源端子と前記接地端子との間に設けられ、前記入出力端子から信号が入力されるインバータを更に備える
ことを特徴とする請求項２記載の半導体装置。
【請求項６】
前記入出力端子と前記インバータとの間に設けられた保護抵抗を更に備える
ことを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体装置に関する。
【背景技術】
【０００２】
従来、電子機器の電源端子と接地端子との間などに接続されてサージ電圧印加時の電子機器を保護する電源保護回路などに使用される半導体装置として、ＭＯＳトランジスタを使用したものが知られている。この種の半導体装置は、車載用などの用途に用いる際、耐圧が高いことが望ましい。そのため、高い耐圧の電源保護回路を、回路面積を大きくせずに形成することが求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２３２３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下に記載の実施の形態が解決しようとする課題は、回路面積を削減することのできる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
一の実施の形態に係る半導体装置は、第１ゲート電極、第１バックゲート電極、及び第１ソース電極が電源端子に接続され、第１ドレイン電極が入出力端子に接続された第１導電型の第１トランジスタと、第２ゲート電極、第２バックゲート電極、及び第２ソース電極が接地端子に接続され、第２ドレイン電極が電源端子に接続された第２導電型の第２トランジスタと、アノードが接地端子に接続され、カソードが入出力端子に接続されたダイオードとを備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の構成を示す回路図である。
【図２】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図３】比較例に係る半導体装置の構成を示す回路図である。
【図４】比較例に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【０００７】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００８】
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体装置１００の構成を示す回路図である。電子機器の入力用素子として、電源端子１と接地端子３との間に、Ｐ型ＭＯＳトランジスタ４及びＮ型ＭＯＳトランジスタ５からなるインバータが用いられることがある。Ｐ型ＭＯＳトランジスタ４及びＮ型ＭＯＳトランジスタ５のゲート電極は、保護抵抗６を介して入出力端子２に接続される。Ｐ型ＭＯＳトランジスタ４のソース電極は電源端子１に接続され、Ｎ型ＭＯＳトランジスタ５のソース電極は接地端子３に接続される。Ｐ型ＭＯＳトランジスタ４及びＮ型ＭＯＳトランジスタ５のドレイン電極は共通に接続され、電子機器の内部へと接続される。
【０００９】
本実施の形態に係る半導体装置１００は、Ｐ型ＭＯＳトランジスタ１０、Ｎ型ＭＯＳトランジスタ２０、及びダイオード３０を備える。半導体装置１００は、電源端子１と接地端子３との間に接続され、電子機器を保護する電源保護回路として使用される。Ｐ型ＭＯＳトランジスタ１０は、ゲート電極、ソース電極、及びバックゲート電極が電源端子１に接続される。また、Ｐ型ＭＯＳトランジスタ１０は、ドレイン電極が入出力端子２に接続される。Ｎ型ＭＯＳトランジスタ２０は、ゲート電極、ソース電極、及びバックゲート電極が接地端子３に接続される。また、Ｎ型ＭＯＳトランジスタ２０は、ドレイン電極が電源端子１に接続される。ダイオード３０は、アノードが接地端子３に接続され、カソードが入出力端子２に接続される。
【００１０】
図２は、第１の実施形態に係る半導体装置１００の構成を示す断面図である。なお、図２では、図１に示すＰ型ＭＯＳトランジスタ４、Ｎ型ＭＯＳトランジスタ５、保護抵抗６は省略し、半導体装置１００の構成のみを示している。
【００１１】
半導体装置１００は、Ｐ型の半導体基板Ｓ上に形成される。Ｐ型ＭＯＳトランジスタ１０は、半導体基板Ｓ上に形成されたＮ型の拡散層１１、拡散層１１内に形成されたＰ型のドレイン拡散層１２、Ｐ型のソース拡散層１３、及びバックゲート拡散層１４を備える。また、Ｐ型ＭＯＳトランジスタ１０は、ドレイン拡散層１２に接続されたドレイン電極１６、ソース拡散層１３に接続されたソース電極１７、及びバックゲート拡散層１４に接続されたバックゲート電極１８を備える。Ｐ型ＭＯＳトランジスタ１０は、ドレイン拡散層１２と、ソース拡散層１３との間の半導体基板Ｓ上に、絶縁膜を介して設けられたゲート電極１９を備える。ドレイン電極１６は、入出力端子２に接続され、ソース電極１７、バックゲート電極１８、及びゲート電極１９は、電源端子１に接続される。
【００１２】
Ｎ型ＭＯＳトランジスタ２０は、半導体基板Ｓ上に形成されたＮ型の拡散層２１、及び拡散層２１内に形成されたＰ型の拡散層２５を備える。Ｎ型ＭＯＳトランジスタ２０は、拡散層２５内に形成されたＮ型のドレイン拡散層２２、Ｎ型のソース拡散層２３、及びバックゲート拡散層２４を備える。また、Ｎ型ＭＯＳトランジスタ２０は、ドレイン拡散層２２に接続されたドレイン電極２６、ソース拡散層２３に接続されたソース電極２７、及びバックゲート拡散層２４に接続されたバックゲート電極２８を備える。Ｎ型ＭＯＳトランジスタ２０は、ドレイン拡散層２２と、ソース拡散層２３との間の半導体基板Ｓ上に、絶縁膜を介して設けられたゲート電極２９を備える。ドレイン電極２６は、電源端子１に接続され、ソース電極２７、バックゲート電極２８、及びゲート電極２９は、接地端子３に接続される。
【００１３】
ここで、拡散層２１内には、拡散層３１が形成され、この拡散層３１がカソード電極３２を介して入出力端子２に接続されている。接地端子３と入出力端子２とは、バックゲート電極２８、バックゲート拡散層２４、拡散層２５、拡散層２１、拡散層３１、及びカソード電極３２を介して接続される。この経路のうち、Ｐ型の拡散層２５とＮ型の拡散層２１との間にＰＮ接合が形成され、寄生ダイオードが形成される。このＰＮ接合部分がダイオード３０となる。この場合、拡散層２５に接続するように形成されたバックゲート電極２８は、ダイオード３０のアノード電極としても機能する共通の電極として設けられている。
【００１４】
［動作］
本実施の形態に係る半導体装置１００において、電源端子１に正極性のサージ電圧が印加された場合は、Ｎ型のドレイン拡散層２２とＰ型の拡散層２５との間にブレークダウン電圧を超える電圧が印加され、Ｐ型の拡散層２５の電位が上昇してＰ型の拡散層２５からＮ型のソース拡散層２３に電流が流れる。これにより、拡散層２２、２５及び２３で形成されるＮＰＮの寄生バイポーラトランジスタがオンする。これにより、Ｎ型ＭＯＳトランジスタ２０を介して電源端子１から接地端子３に電流が流れる。
【００１５】
一方、電源端子１に負極性のサージ電圧が印加された場合には、Ｎ型ＭＯＳトランジスタ２０が通常のスイッチング動作によりオン状態になり、更にＮＰＮの寄生バイポーラトランジスタがオンする。これにより、Ｎ型ＭＯＳトランジスタ２０を介して接地端子３から電源端子１に電流が流れる。
【００１６】
入出力端子２に正極性のサージ電圧が印加された場合は、Ｐ型ＭＯＳトランジスタ１０がオンすると共に、上述した電源端子１に正極性のサージが印加された場合と同様にＮ型ＭＯＳトランジスタ２０がオンする。これにより、Ｐ型ＭＯＳトランジスタ１０及びＮ型ＭＯＳトランジスタ２０を介して電流が流れ、電荷は電源端子１と接地端子３に分配される。
【００１７】
入出力端子２に負極性のサージ電圧が印加された場合は、ダイオード３０を介して接地端子１から入出力端子２に電流が流れ、更に上述した電源端子１に正極性のサージが印加された場合と同様にＮ型ＭＯＳトランジスタ２０がオンする。これにより、ダイオード３０及びＮ型ＭＯＳトランジスタ２０を介して電流が流れ、電荷は電源端子１と接地端子３に分配される。
【００１８】
また、接地端子３に正極性のサージ電圧が印加された場合は、ダイオード３０を介して入出力端子２に電流が流れ、入出力端子２の電位上昇によりＰ型ＭＯＳトランジスタ１０がオンする。更にＮ型ＭＯＳトランジスタ２０もオン状態となる。これにより、電荷は電源端子１と接地端子３とに分配される。
【００１９】
接地端子３に負極性のサージ電圧が印加された場合には、電源端子１に正極性のサージが入力された場合と同様に、Ｎ型ＭＯＳトランジスタ２０の寄生バイポーラトランジスタがオン状態となり、Ｎ型ＭＯＳトランジスタ２０を介して電源端子１から接地端子３に電流が流れる。
【００２０】
以上の動作により、半導体装置１００は、サージ電圧がＰ型ＭＯＳトランジスタ４及びＮ型ＭＯＳトランジスタ５より先の電子機器に及ぼす影響を低減する。
【００２１】
［効果］
次に、本実施の形態に係る半導体装置１００の効果を、比較例を参照して説明する。図３は、比較例に係る半導体装置２００の構成を示す回路図である。図３の比較例の構成において、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００２２】
比較例に係る半導体装置２００は、接地端子３と入出力端子２との間に接続されるダイオード３０を有していない点において、第１の実施の形態に係る半導体装置１００と異なる。また、比較例に係る半導体装置２００は、接地端子３と入出力端子２との間にＮ型ＭＯＳトランジスタ４０を有する点において、第１の実施の形態に係る半導体装置１００と異なる。比較例に係る半導体装置２００のＮ型ＭＯＳトランジスタ４０は、ゲート電極、ソース電極、及びバックゲート電極が接地端子３に接続される。また、Ｎ型ＭＯＳトランジスタ２０は、ドレイン電極が入出力端子２に接続される。
【００２３】
図４は、比較例に係る半導体装置２００の構成を示す断面図である。図４の比較例の構成においても、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。なお、図４でも、図３に示すＰ型ＭＯＳトランジスタ４、Ｎ型ＭＯＳトランジスタ５、保護抵抗６は省略し、半導体装置２００の構成のみを示している。
【００２４】
半導体装置２００は、Ｐ型の半導体基板Ｓ上に形成される。また、Ｐ型ＭＯＳトランジスタ１０の構成は、図２に示す第１の実施の形態と同様である。
【００２５】
Ｎ型ＭＯＳトランジスタ２０は、半導体基板Ｓ上に形成されたＮ型のドレイン拡散層２２及びＮ型のソース拡散層２３を備える。また、Ｎ型ＭＯＳトランジスタ２０は、ドレイン拡散層２２に接続されたドレイン電極２６及びソース拡散層２３に接続されたソース電極２７を備える。Ｎ型ＭＯＳトランジスタ２０は、ドレイン拡散層２２と、ソース拡散層２３との間の半導体基板Ｓ上に、絶縁膜を介して設けられたゲート電極２９を備える。ドレイン電極２６は、電源端子１に接続され、ソース電極２７及びゲート電極２９は、接地端子３に接続される。
【００２６】
Ｎ型ＭＯＳトランジスタ４０は、半導体基板Ｓ上に形成されたＮ型のドレイン拡散層４２、Ｎ型のソース拡散層４３、及びバックゲート拡散層４４を備える。また、Ｎ型ＭＯＳトランジスタ４０は、ドレイン拡散層４２に接続されたドレイン電極４６、ソース拡散層４３に接続されたソース電極４７、及びバックゲート拡散層４４に接続されたバックゲート電極４８を備える。Ｎ型ＭＯＳトランジスタ４０は、ドレイン拡散層４２と、ソース拡散層４３との間の半導体基板Ｓ上に、絶縁膜を介して設けられたゲート電極４９を備える。ドレイン電極４６は、入出力端子２に接続され、ソース電極４７、バックゲート電極４８、及びゲート電極４９は、接地端子３に接続される。なお、バックゲート拡散層４４及びバックゲート電極４８は、Ｎ型ＭＯＳトランジスタ２０のバックゲート拡散層及びバックゲート電極としても機能する。
【００２７】
比較例に係る半導体装置２００は、Ｎ型ＭＯＳトランジスタ４０が第１の実施の形態に係る半導体装置１００のダイオード３０と同様の役割を果たすことにより、サージ電圧がＰ型ＭＯＳトランジスタ４及びＮ型ＭＯＳトランジスタ５より先の電子機器に及ぼす影響を低減する。
【００２８】
比較例に係る半導体装置２００のように１つのＰ型ＭＯＳトランジスタ１０と２つのＮ型ＭＯＳトランジスタ２０、４０との合計３つの素子によってもサージ電圧から電子機器の内部を保護することは可能である。しかし、高耐圧の半導体装置を形成するためには素子のサイズを大きくする必要があり、３つの素子により半導体装置を形成すると半導体装置の面積が大きくなるという問題がある。
【００２９】
これに対し、上述の実施の形態に係る半導体装置１００では、１つのＰ型ＭＯＳトランジスタ１０と１つのＮ型ＭＯＳトランジスタ２０との合計２つの素子により半導体装置１００を形成している。ここで、半導体装置１００のダイオード３０は、図２に示されるように、半導体基板Ｓ上に形成され、ダイオード３０のカソード電極３２が接続された拡散層２１と、拡散層２１内に形成され、Ｎ型ＭＯＳトランジスタ２０のチャネルとなる拡散層２５との間に寄生ダイオードとして形成される。そのため、実施の形態に係る半導体装置１００は、図４に示す素子を３つ形成する比較例の半導体装置２００よりも、半導体装置の面積を削減することができる。
【００３０】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３１】
１・・・電源端子、  ２・・・入出力端子、  ３・・・接地端子、  ４・・・Ｐ型ＭＯＳトランジスタ、  ５・・・Ｎ型ＭＯＳトランジスタ、  ６・・・保護抵抗、  １０・・・Ｐ型ＭＯＳトランジスタ、  ２０・・・Ｎ型ＭＯＳトランジスタ、  ３０・・・ダイオード、  ４０・・・Ｎ型ＭＯＳトランジスタ、  １００、２００・・・半導体装置。
【図１】
2013187436.tif 000003
【図２】
2013187436.tif 000004
【図３】
2013187436.tif 000005
【図４】
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