(57)【要約】【課題】データ処理装置を有する電源制御装置の構成において、利便性を損なうことなく、データ処理装置での待機電力の低減を図る。【解決手段】メインスイッチにより外部装置に電源の供給を行う電源制御装置の構成において、電源制御装置内にデータ処理装置を設けてメインスイッチの制御を行う構成に加えて、データ処理装置に電源を供給するサブスイッチを設け、該データ処理装置に揮発性記憶部及び不揮発性記憶部を設ける構成とする。そしてデータ処理装置の不揮発性記憶部でデータを記憶する期間でサブスイッチをオフにし、データ処理装置への電源の供給を間欠的に停止する制御を行う構成とする。【選択図】図１
2013229014.tif 000002
【特許請求の範囲】
【請求項１】
揮発性記憶部、及び不揮発性記憶部を有するデータ処理装置と、
前記データ処理装置の制御に応じて外部装置への電源の供給を行う第１のスイッチと、
前記データ処理装置の制御に応じてデータ処理装置への電源の供給を行う第２のスイッチと、を有し、
前記データ処理装置は、前記外部装置の使用状況に応じた前記第１のスイッチの制御を行うとともに、前記揮発性記憶部にデータを記憶する期間において、前記第２のスイッチをオンにし、前記不揮発性記憶部にデータを記憶する期間において、前記第２のスイッチをオフにする装置である、電源制御装置。
【請求項２】
揮発性記憶部、不揮発性記憶部、及びタイマー回路と、を有するデータ処理装置と、
前記データ処理装置の制御に応じて外部装置への電源の供給を行う第１のスイッチと、
前記データ処理装置の制御に応じてデータ処理装置への電源の供給を行う第２のスイッチと、を有し、
前記データ処理装置は、前記外部装置の使用状況に応じた前記第１のスイッチの制御を行うとともに、前記揮発性記憶部にデータを記憶する期間において、前記第２のスイッチをオンにし、前記不揮発性記憶部にデータを記憶する期間において前記第２のスイッチをオフにし、前記タイマー回路からの信号に応じて前記第２のスイッチをオンにする装置である、電源制御装置。
【請求項３】
揮発性記憶部、不揮発性記憶部、及びタイマー回路と、を有するデータ処理装置と、
外部装置からの信号を検出する信号検出回路と、
人感センサ回路と、
前記外部装置の情報を記憶するための不揮発性メモリと、
前記データ処理装置の制御に応じて外部装置への電源の供給を行う第１のスイッチと、
前記データ処理装置の制御に応じてデータ処理装置への電源の供給を行う第２のスイッチと、を有し、
前記不揮発性メモリは、前記信号検出回路で検出する前記外部装置からの信号を記憶する回路であり、
前記データ処理装置は、前記外部装置の使用状況に応じた前記第１のスイッチの制御を行うとともに、前記揮発性記憶部にデータを記憶する期間において、前記第２のスイッチをオンにし、前記不揮発性記憶部にデータを記憶する期間において前記第２のスイッチをオフにし、前記信号検出回路または人感センサ回路からの信号、若しくは前記タイマー回路からの信号に応じて前記第２のスイッチをオンにする電源制御装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、前記第２のスイッチと前記データ処理装置との間には、整流回路、ＡＣ／ＤＣコンバータ、及びＤＣ／ＤＣコンバータが設けられている電源制御装置。
【請求項５】
請求項４において、前記データ処理装置は、前記不揮発性記憶部にデータを記憶する期間において前記第２のスイッチをオフにするとともに、前記ＡＣ／ＤＣコンバータ及び前記ＤＣ／ＤＣコンバータの動作を停止する制御を行う装置である電源制御装置。
【請求項６】
請求項４または請求項５において、前記ＤＣ／ＤＣコンバータと前記データ処理装置との間の配線には、容量素子が電気的に接続されており、
前記データ処理装置は、前記容量素子が接続された配線の電位を検出する電圧モニター回路を有し、前記電圧モニター回路は検出する電位に応じて前記第２のスイッチをオンにする装置である電源制御装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、前記不揮発性記憶部は、酸化物半導体層を有するトランジスタを用いた電荷の保持により前記データの保持を行う回路を有する電源制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理機能を有する電源制御装置に関する。具体的には、電源の供給を停止してもデータの保持が可能なデータ処理装置を備えた電源制御装置に関する。
【０００２】
なお本明細書において電源制御装置は、電子機器等の外部装置への電源の供給を制御可能な装置をいう。例えば、マルチタップ（テーブルタップともいう）、ＡＣアダプタ、商用電源のコンセント口、または外部装置内の電源回路に電源を供給するために外部装置内部に設けられた装置も、電源制御装置である。
【背景技術】
【０００３】
近年、地球温暖化やエネルギー問題に対する関心が高まり、低消費電力化技術に対するニーズが大きくなっている。日常で用いられる電子機器において、利便性を損なうことなく低消費電力化が図られた製品の開発が活発である。
【０００４】
電子機器の低消費電力化は、電子機器を動作させる期間において重要であるが、電子機器が非動作の期間においても重要である。すなわち、待機時の消費電力（以下、待機電力）の削減が重要となってくる。
【０００５】
この待機電力の削減の問題に対し特許文献１は、電源制御装置であるマルチタップに着目し、該マルチタップにデータ処理装置であるＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を設ける構成について開示している。特許文献１では、マルチタップに設けられたＣＰＵを用いて、電子機器の使用状況に応じて電源の供給を制御する構成を開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１７２７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
データ処理装置であるＣＰＵを電源制御装置であるマルチタップに設けた特許文献１の構成では、電子機器での待機電力を削減できるものの、電源制御装置に設けられたデータ処理装置であるＣＰＵの待機電力を削減することができない。
【０００８】
そこで本発明の一態様は、データ処理装置を有する電源制御装置の構成において、利便性を損なうことなく、データ処理装置での待機電力の低減を図ることを課題の一とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明の一態様では、メインスイッチ（第１のスイッチ）により外部装置に電源の供給を行う電源制御装置の構成において、電源制御装置内にデータ処理装置を設けてメインスイッチの制御を行う構成に加えて、データ処理装置に電源を供給するサブスイッチ（第２のスイッチ）を設け、該データ処理装置に揮発性記憶部及び不揮発性記憶部を設ける構成とする。そして本発明の一態様では、データ処理装置の不揮発性記憶部でデータを記憶する期間にサブスイッチをオフにし、データ処理装置への電源の供給を間欠的に停止する制御を行う構成とする。
【００１０】
本発明の一態様は、揮発性記憶部、及び不揮発性記憶部を有するデータ処理装置と、データ処理装置の制御に応じて外部装置への電源の供給を行う第１のスイッチと、データ処理装置の制御に応じてデータ処理装置への電源の供給を行う第２のスイッチと、を有し、データ処理装置は、外部装置の使用状況に応じた第１のスイッチの制御を行うとともに、揮発性記憶部にデータを記憶する期間において、第２のスイッチをオンにし、不揮発性記憶部にデータを記憶する期間において、第２のスイッチをオフにする装置である、電源制御装置である。
【００１１】
本発明の一態様は、揮発性記憶部、不揮発性記憶部、及びタイマー回路と、を有するデータ処理装置と、データ処理装置の制御に応じて外部装置への電源の供給を行う第１のスイッチと、データ処理装置の制御に応じてデータ処理装置への電源の供給を行う第２のスイッチと、を有し、データ処理装置は、外部装置の使用状況に応じた第１のスイッチの制御を行うとともに、揮発性記憶部にデータを記憶する期間において、第２のスイッチをオンにし、不揮発性記憶部にデータを記憶する期間において第２のスイッチをオフにし、タイマー回路からの信号に応じて第２のスイッチをオンにする装置である、電源制御装置である。
【００１２】
本発明の一態様は、揮発性記憶部、不揮発性記憶部、及びタイマー回路と、を有するデータ処理装置と、外部装置からの信号を検出する信号検出回路と、人感センサ回路と、外部装置の情報を記憶するための不揮発性メモリと、データ処理装置の制御に応じて外部装置への電源の供給を行う第１のスイッチと、データ処理装置の制御に応じてデータ処理装置への電源の供給を行う第２のスイッチと、を有し、不揮発性メモリは、信号検出回路で検出する外部装置からの信号を記憶する回路であり、データ処理装置は、外部装置の使用状況に応じた第１のスイッチの制御を行うとともに、揮発性記憶部にデータを記憶する期間において、第２のスイッチをオンにし、不揮発性記憶部にデータを記憶する期間において第２のスイッチをオフにし、信号検出回路または人感センサ回路からの信号、若しくはタイマー回路からの信号に応じて第２のスイッチをオンにする電源制御装置である。
【００１３】
本発明の一態様において、第２のスイッチとデータ処理装置との間には、整流回路、ＡＣ／ＤＣコンバータ、及びＤＣ／ＤＣコンバータが設けられている電源制御装置が好ましい。
【００１４】
本発明の一態様において、データ処理装置は、不揮発性記憶部にデータを記憶する期間において第２のスイッチをオフにするとともに、ＡＣ／ＤＣコンバータ及びＤＣ／ＤＣコンバータの動作を停止する制御を行う装置である電源制御装置が好ましい。
【００１５】
本発明の一態様において、ＤＣ／ＤＣコンバータとデータ処理装置との間の配線には、容量素子が電気的に接続されており、データ処理装置は、容量素子が接続された配線の電位を検出する電圧モニター回路を有し、電圧モニター回路は検出する電位に応じて第２のスイッチをオンにする装置である電源制御装置が好ましい。
【００１６】
本発明の一態様において、不揮発性記憶部は、酸化物半導体層を有するトランジスタを用いた電荷の保持によりデータの保持を行う回路を有する電源制御装置が好ましい。
【発明の効果】
【００１７】
本発明の一態様の電源制御装置は、データ処理装置に電源の供給を行うサブスイッチと、サブスイッチを制御するデータ処理装置とを有することで、データ処理装置への電源の供給を間欠的に停止させ、低消費電力化を図ることができる。また本発明の一態様の電源制御装置は、サブスイッチの制御を行うデータ処理装置において揮発性記憶部及び不揮発性記憶部を有し、サブスイッチをオフにする際にデータを揮発性記憶部から不揮発性記憶部に退避させることができるため、データ処理装置の性能を低下させることなくデータ処理装置への電源の供給を停止することができる。
【００１８】
本発明の一態様の電源制御装置は、外部装置からの信号を検出する信号検出回路、及び人感センサ回路を有し、外部装置への電源の供給が必要なときにメインスイッチ及びサブスイッチをオンにすることができる。そのためデータ処理装置は、外部装置への電源の供給、及びデータ処理装置への電源の供給といった動作を必要に応じて行うことができ、外部装置の待機電力の削減及びデータ処理装置での間欠的な電源の供給の停止による低消費電力化を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】電源制御装置の構成を示すブロック図。
【図２】電源制御装置の構成を示すブロック図。
【図３】データ処理装置の構成を示すブロック図。
【図４】データ処理装置が有する揮発性記憶部及び不揮発性記憶部の構成を示すブロック図。
【図５】揮発性記憶部及び不揮発性記憶部の動作を説明するタイミングチャート図。
【図６】不揮発性記憶部の構成例を説明する回路図。
【図７】電源制御装置の動作を説明するためのフローチャート図。
【図８】電源制御装置の動作を説明するためのフローチャート図。
【図９】電源制御装置の動作を説明するためのフローチャート図。
【図１０】オフ電流を説明するためのアレニウスプロット図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２１】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２２】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２３】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００２４】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２５】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２６】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、本明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２７】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２８】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００２９】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３０】
（実施の形態１）
図１に、電源制御装置の構成を示すブロック図の一例を示す。図１に示す電源制御装置１００は、端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を端子ＡＣ＿ＯＵＴ及び端子ＡＣ＿ＯＵＴＢより出力することで外部装置への電源の供給を行うものである。
【００３１】
電源制御装置１００は、メインスイッチ１０１（第１のスイッチともいう）、サブスイッチ１０２（第２のスイッチともいう）、及びデータ処理装置１０３を有する。電源制御装置１００は、他にも、整流回路１０４、ＡＣ／ＤＣコンバータ１０５、ＤＣ／ＤＣコンバータ１０６、容量素子１０７及び不揮発性メモリ１０８を有する。データ処理装置１０３は、揮発性記憶部１０９及び不揮発性記憶部１１０を有する。
【００３２】
メインスイッチ１０１は、オンになることで端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、端子ＡＣ＿ＯＵＴ及び端子ＡＣ＿ＯＵＴＢより外部装置に出力する。またメインスイッチ１０１は、オフになることで端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、端子ＡＣ＿ＯＵＴ及び端子ＡＣ＿ＯＵＴＢより外部装置に出力することを停止する。メインスイッチ１０１は、データ処理装置１０３の制御で、外部装置の使用状況に応じたオンまたはオフが切り替えられる。メインスイッチ１０１をオフにすることで、外部装置の待機電力を削減することができる。
【００３３】
サブスイッチ１０２は、オンになることで端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、整流回路１０４に出力する。またサブスイッチ１０２は、オフになることで端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、整流回路１０４に出力することを停止する。サブスイッチ１０２は、データ処理装置１０３の制御でオンまたはオフが切り替えられる。
【００３４】
なお本明細書で説明するメインスイッチ及びサブスイッチとしては、リレー回路のように機械的に動作可能なスイッチや、サイリスタまたはパワートランジスタのように電気的に動作可能なスイッチを用いることができる。
【００３５】
整流回路１０４は、入力される交流信号を整流化するための回路である。
【００３６】
ＡＣ／ＤＣコンバータ１０５は、整流回路１０４で整流化されたリップルを含む電流を平滑化して直流電流にし、力率を調整するための回路である。
【００３７】
ＤＣ／ＤＣコンバータ１０６は、ＡＣ／ＤＣコンバータ１０５で変換された直流電流を、データ処理装置１０３が動作可能な電圧の直流電流にするための回路である。
【００３８】
容量素子１０７は、ＤＣ／ＤＣコンバータ１０６で得られるデータ処理装置１０３が動作可能な電圧を保持するために設けられる。
【００３９】
不揮発性メモリ１０８は、データ処理装置１０３で処理するデータまたはプログラムを記憶するための回路である。なお不揮発性メモリ１０８が有するメモリ素子としては、フラッシュメモリの他、強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、電界誘起巨大抵抗変化を利用した抵抗変化型メモリ（ＲｅＲＡＭ）を用いればよい。または電源の供給が停止してもデータの保持が可能なメモリ素子であれば、他のメモリ素子でもよい。
【００４０】
データ処理装置１０３が有する揮発性記憶部１０９は、電源の供給が行われている際にデータ処理装置１０３で演算を行い、該演算の結果または演算に用いるデータ、もしくはプログラムを記憶する記憶回路である。該記憶回路は、データ処理装置１０３内の一時的なデータを記憶する機能を有するレジスタに相当する回路である。揮発性記憶部１０９は、一例としては、フリップフロップで構成することができる。揮発性記憶部１０９での記憶は、不揮発性記憶部１１０でのデータの記憶よりも高速に行う構成とすることが好ましい。揮発性記憶部１０９でのデータの記憶を高速で行わせることで、データ処理装置１０３の性能を向上させることができる。
【００４１】
データ処理装置１０３が有する不揮発性記憶部１１０は、電源の供給が行われない際にデータ処理装置１０３内に記憶された、演算の結果または演算に用いるデータ、もしくはプログラムを記憶するための回路である。不揮発性記憶部１１０は、一例としては、不揮発性を有するメモリ素子を用いて構成することができる。
【００４２】
データ処理装置１０３は、メインスイッチ１０１のオンまたはオフの制御、サブスイッチ１０２のオンまたはオフの制御、及び電源制御装置１００内に設けられる装置を動作させる際に必要な演算処理を行う。
【００４３】
例えばデータ処理装置１０３は、一定期間毎に演算処理中のデータを揮発性記憶部１０９から不揮発性記憶部１１０に退避させて、サブスイッチ１０２をオフにする動作を行う。またデータ処理装置１０３は、サブスイッチ１０２をオンにし、不揮発性記憶部１１０に退避させたデータを揮発性記憶部１０９に復帰させて再び演算処理を行う動作を行う。
【００４４】
またデータ処理装置１０３は、電源制御装置１００内にセンサや信号検出回路を設け、外部装置からの信号やセンサからの信号をもとに演算処理を行い、必要に応じてメインスイッチ１０１のオンまたはオフの制御を行う構成とすることもできる。
【００４５】
以上の本実施の形態で示した構成により、不揮発性記憶部でデータを記憶する期間にサブスイッチをオフにし、その間演算処理中のデータを不揮発性記憶部に退避させることができる。そして再度演算処理を進める場合には、サブスイッチをオンにして退避させたデータを復帰させることで、中断した演算処理を再開することができる。そのため、データ処理装置の性能を低下させることなく、データ処理装置への電源の供給を間欠的に停止する制御を行う構成とすることができる。そして本発明の一態様によれば、データ処理装置への電源の供給を間欠的に停止することができるため、低消費電力化を図ることができる。
【００４６】
（実施の形態２）
本実施の形態では、実施の形態１で説明した電源制御装置において、外部装置で消費する電力をモニターし、データ処理装置を停止した期間に節電した電力を表示部に表示するといった具体的な機能を付与した構成を示し、その動作について詳述する。
【００４７】
＜電源制御装置の構成＞
図２に、図１の電源制御装置１００に複数の構成を追加した、電源制御装置２００の構成を示すブロック図の一例を示す。図２に示す電源制御装置２００は、端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を端子ＡＣ＿ＯＵＴ及び端子ＡＣ＿ＯＵＴＢより出力することで外部装置への電源の供給を行うものである。
【００４８】
電源制御装置２００は、メインスイッチ２０１、サブスイッチ２０２、及びデータ処理装置２０３を有する。電源制御装置２００は、他にも、整流回路２０４、ＡＣ／ＤＣコンバータ２０５、ＤＣ／ＤＣコンバータ２０６、容量素子２０７、不揮発性メモリ２０８、電流検出回路２１２、信号検出回路２１３、人感センサ回路２１４及び表示部２１５を有する。データ処理装置２０３は、揮発性記憶部２０９、不揮発性記憶部２１０及びタイマー回路２１１を有する。また図２において電源制御装置２００は、外部に設けられた外部装置２１６に電源の供給を行う構成について示している。
【００４９】
メインスイッチ２０１は、オンになることで端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、端子ＡＣ＿ＯＵＴ及び端子ＡＣ＿ＯＵＴＢより外部装置に出力する。またメインスイッチ２０１は、オフになることで端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、端子ＡＣ＿ＯＵＴ及び端子ＡＣ＿ＯＵＴＢより外部装置に出力することを停止する。メインスイッチ２０１は、データ処理装置２０３の制御で、外部装置の使用状況に応じたオンまたはオフが切り替えられる。
【００５０】
サブスイッチ２０２は、オンになることで端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、整流回路２０４に出力する。またサブスイッチ２０２は、オフになることで端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、整流回路２０４に出力することを停止する。サブスイッチ２０２は、データ処理装置２０３の制御でオンまたはオフが切り替えられる。
【００５１】
整流回路２０４は、入力される交流信号を整流化するための回路である。
【００５２】
ＡＣ／ＤＣコンバータ２０５は、整流回路２０４で整流化されたリップルを含む電流を平滑化して、直流電流にするための回路である。
【００５３】
ＤＣ／ＤＣコンバータ２０６は、ＡＣ／ＤＣコンバータ２０５で変換された直流電流を、データ処理装置２０３が動作可能な電圧の直流電流にするための回路である。
【００５４】
容量素子２０７は、ＤＣ／ＤＣコンバータ２０６で得られるデータ処理装置２０３が動作可能な電圧を保持するために設けられる。なお図２では容量素子２０７の一方の電極に接続される配線の電位を高電源電位ＶＤＤとし、他方の電極に接続される配線の電位をグラウンド電位ＧＮＤとして図示している。
【００５５】
不揮発性メモリ２０８は、データ処理装置２０３で処理するデータまたはプログラムを記憶するための回路である。なお不揮発性メモリ２０８が有するメモリ素子としては、フラッシュメモリの他、ＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭを用いればよい。または電源の供給が停止してもデータの保持が可能なメモリ素子であれば、他のメモリ素子でもよい。
【００５６】
電流検出回路２１２は、データ処理装置２０３の指令により、外部装置２１６で消費される電流値を検出する回路である。検出された外部装置２１６で消費される電流値は、データ処理装置２０３に出力され、演算処理により電力値に変換されて不揮発性メモリ２０８に記憶される。なお本実施の形態で示す電流検出回路２１２は、電源制御装置で演算するためのデータを取得するために設ける検出回路の一例であり、別の物理量を取得するための回路に置き換えることができる。
【００５７】
信号検出回路２１３は、外部装置２１６からの信号を受信し、受信した信号をデータ処理装置２０３に出力するか、または不揮発性メモリ２０８に記憶する回路である。例えば外部装置２１６から受信する信号が、該外部装置２１６のＩＤ情報の場合は、ＩＤ情報に関するデータを不揮発性メモリ２０８に記憶する。また、外部装置２１６で消費される電力量の表示を要求するための信号であれば、該信号をデータ処理装置２０３に出力し、データ処理装置２０３で電力量の演算を行う。なお、外部装置２１６からの信号検出回路２１３への信号は、電磁波や赤外線を用いた無線による送受信が好適である。
【００５８】
人感センサ回路２１４は、周囲の人の動きや、電源制御装置周辺での動きを検出し、電気信号として出力するための回路である。具体的には、振動センサ、温度センサ、カメラ等を設け、周囲の人の動きや、電源制御装置周辺での動きを検出した際に、電気信号をデータ処理装置２０３に出力する。
【００５９】
表示部２１５は、データ処理装置２０３の演算処理によって得られる外部装置２１６での消費電力量を表示するものである。表示部２１５は、液晶表示装置やＥＬ表示装置のほか、ＬＥＤの点灯による表示であってもよい。なお本実施の形態で示す表示部２１５は、データ処理装置２０３の演算処理によって得られるデータを出力するための装置の一例であり、演算処理によって得られるデータを用いる装置に置き換えることができる。
【００６０】
データ処理装置２０３が有する揮発性記憶部２０９は、電源の供給が行われている際にデータ処理装置２０３で演算を行い、該演算の結果または演算に用いるデータ、もしくはプログラムを記憶する記憶回路である。該記憶回路は、データ処理装置２０３内の一時的なデータを記憶する機能を有するレジスタに相当する回路である。揮発性記憶部２０９は、一例としては、フリップフロップで構成することができる。揮発性記憶部２０９での記憶は、不揮発性記憶部２１０でのデータの記憶よりも高速に行う構成とすることが好ましい。揮発性記憶部２０９でのデータの記憶を高速で行わせることで、データ処理装置２０３の性能を向上させることができる。
【００６１】
データ処理装置２０３が有する不揮発性記憶部２１０は、電源の供給が行われない際にデータ処理装置２０３内に記憶された、演算の結果または演算に用いるデータ、もしくはプログラムを記憶するための回路である。不揮発性記憶部２１０は、一例としては、不揮発性を有するメモリ素子を用いて構成することができる。
【００６２】
データ処理装置２０３が有するタイマー回路２１１は、データ処理装置２０３によりサブスイッチ２０２をオンにする動作を行わせるための信号を生成する回路である。タイマー回路２１１は、ウオッチドッグ回路を用いて構成することができる。
【００６３】
なおタイマー回路２１１への電源の供給は、前述の揮発性記憶部２０９及び不揮発性記憶部２１０とは別に行われる。すなわち、タイマー回路２１１は、揮発性記憶部２０９及び不揮発性記憶部２１０への電源の供給が停止しても、動作することができる。タイマー回路２１１は、容量素子２０７によって保持される高電源電位ＶＤＤ及びグラウンド電位ＧＮＤを電源電圧として動作することができる。従って、演算処理とは別にして、一定期間毎にサブスイッチ２０２のオンまたはオフの制御を行うことができる。
【００６４】
＜データ処理装置の構成＞
次いで、データ処理装置２０３について、ブロック図を用いて説明する。
【００６５】
図３には、データ処理装置２０３のブロック図の一例を示す。図３に示すブロック図でデータ処理装置２０３は、大きく分けてデータ処理部４００、ウオッチドッグ回路４１０、電圧モニター回路４１３及びパワートランジスタ４１４を有する。データ処理部４００は、アドレス管理部４０１、プログラムメモリ４０２、命令レジスタ４０３、命令デコーダ４０４、制御部４０５、レジスタ群４０６、及び演算器に相当するＡＬＵ４０７（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）、演算レジスタ４０８を有する。またウオッチドッグ回路４１０は、カウンター回路４１１及び制御回路４１２を有する。
【００６６】
なお図２に示した揮発性記憶部２０９及び不揮発性記憶部２１０は、データ処理部４００が有する命令レジスタ４０３、レジスタ群４０６、及び演算レジスタ４０８の各レジスタに用いる回路に対応するが、ここでは対応関係の図示を省略している。
【００６７】
データ処理部４００が有するアドレス管理部４０１は、制御部４０５の制御により、プログラムメモリ４０２から命令を読み出すためのアドレスを指定して、命令レジスタ４０３に命令を取り込む。またアドレス管理部４０１は、レジスタ群４０６のアドレスを管理する。
【００６８】
データ処理部４００が有するプログラムメモリ４０２は、命令レジスタ４０３に取り込む複数の命令が記憶されている。命令は、アドレスが指定されることでデータバスを介して命令レジスタに取り込まれる。
【００６９】
データ処理部４００が有する命令レジスタ４０３は、プログラムメモリ４０２より取り込んだ命令を受け取り、命令デコーダ４０４に出力する。
【００７０】
データ処理部４００が有する命令デコーダ４０４は、命令レジスタ４０３より受け取った命令をデコードし、制御部４０５に処理を行わせる。
【００７１】
データ処理部４００が有する制御部４０５は、デコードされた命令に応じてレジスタ群４０６または演算レジスタ４０８に記憶されたデータをＡＬＵ４０７に読み出すよう制御し、命令に基づく演算処理をＡＬＵ４０７に実行させる。なお図２に示すブロック図において演算処理を行うデータの例としては、電流検出回路２１２で検出する電流値に基づく信号、不揮発性メモリ２０８に記憶された外部装置２１６のＩＤ情報、表示部２１５に表示を行うための表示用のプログラム等を挙げることができる。
【００７２】
データ処理部４００が有するレジスタ群４０６は、命令に用いるデータ、及び演算結果を一時的に記憶する。
【００７３】
データ処理部４００が有するＡＬＵ４０７は、レジスタ群４０６または演算レジスタ４０８より入力されるデータを演算処理し、再度レジスタ群４０６または演算レジスタ４０８に記憶する。
【００７４】
データ処理部４００が有する演算レジスタ４０８は、レジスタ群４０６またはプログラムメモリ４０２よりデータを取り込み、ＡＬＵ４０７に出力する。
【００７５】
以上説明したデータ処理部４００の動作は、フェッチ、デコード、実行、ライトバックといった動作に大別することができる。具体的には、フェッチ処理により、プログラムメモリ４０２のアドレスを指定し、命令を命令レジスタ４０３に取り込む。またデコード処理により、命令レジスタ４０３に取り込まれた命令を命令デコーダ４０４で翻訳する。制御部４０５は、翻訳された命令に従って、レジスタ群４０６に記憶されたデータ及びＡＬＵ４０７を制御して演算処理を行う。ライトバック処理は、ＡＬＵ４０７で演算された結果をレジスタ群４０６に書き込む、そして書き込んだデータを再度演算レジスタ４０８に戻すといった処理を行う。
【００７６】
なおデータ処理部４００が演算処理を行う際、データを書き込む命令レジスタ４０３、レジスタ群４０６、及び演算レジスタ４０８の各レジスタでは、該レジスタの揮発性記憶部にデータを一時的に記憶する構成となる。またデータ処理部４００への電源の供給を停止する際、命令レジスタ４０３、レジスタ群４０６、及び演算レジスタ４０８の各レジスタでは、該レジスタの揮発性記憶部のデータを不揮発性記憶部に退避して記憶する構成となる。
【００７７】
ウオッチドッグ回路４１０が有するカウンター回路４１１は、水晶発振器等からの基準クロック信号をもとにして一定期間毎に、制御回路４１２に信号を出力するための回路である。
【００７８】
ウオッチドッグ回路４１０が有する制御回路４１２は、信号検出回路２１３または人感センサ回路２１４から受信する信号、カウンター回路４１１からの信号、または電圧モニター回路４１３からの信号に応じて、パワートランジスタ４１４の導通状態の制御、メインスイッチ２０１及びサブスイッチ２０２のオンまたはオフの制御、及びデータ処理部４００が有する各レジスタでの揮発性記憶部のデータを不揮発性記憶部に退避させる信号を出力する制御、を行う回路である。
【００７９】
電圧モニター回路４１３は、高電源電位ＶＤＤが供給される配線の電位をモニターしておき、当該電位がデータ処理装置２０３の駆動電圧を下回らないように制御するための回路である。具体的には、駆動電圧よりも少し高いリファレンスの電位と高電源電位ＶＤＤとをコンパレータを用いて比較し、高電源電位ＶＤＤがリファレンスの電位を下回った場合に、制御回路４１２に信号を出力する構成とすればよい。
【００８０】
パワートランジスタ４１４は、制御回路４１２からの信号に応じて導通状態と非導通状態を切り替え、データ処理部４００の電源の供給を停止するか否かを制御するトランジスタである。なお図３ではパワートランジスタ４１４をグラウンド電位ＧＮＤ側に設ける構成としているが、高電源電位ＶＤＤ側に設ける構成としてもよい。
【００８１】
なおウオッチドッグ回路４１０及び電圧モニター回路４１３への電源の供給は、データ処理部４００とは別に行われる。すなわち、ウオッチドッグ回路４１０及び電圧モニター回路４１３は、パワートランジスタ４１４を非導通状態とすることでデータ処理部４００への電源の供給が停止しても、動作することができる。ウオッチドッグ回路４１０及び電圧モニター回路４１３は、容量素子２０７によって保持される高電源電位ＶＤＤ及びグラウンド電位ＧＮＤを電源電圧として動作することができる。従って、データ処理部４００での演算処理とは別にして、ウオッチドッグ回路４１０で設定した期間または電圧モニター回路４１３での電位の変化に応じて、サブスイッチ２０２のオンまたはオフの制御を行うことができる。
【００８２】
以上説明したデータ処理装置２０３は、高電源電位ＶＤＤが供給される配線の電位を常時モニターする電圧モニター回路４１３を有することで、高電源電位ＶＤＤの電位降下に伴う動作不良前にサブスイッチをオンにする動作を可能にすることができる。またデータ処理装置２０３は、一定期間毎に信号を出力できるウオッチドッグ回路４１０を有することで、高電源電位ＶＤＤの電位降下に伴う動作不良前にサブスイッチをオンにする動作を可能にすることができる。またデータ処理装置２０３は、信号検出回路２１３または人感センサ回路２１４から受信する信号、タイマー回路２１１からの信号、または電圧モニター回路４１３からの信号に応じて、パワートランジスタ４１４の導通状態を制御することで、使用状況に応じたサブスイッチをオンにするといった動作を可能にすることができる。
【００８３】
＜揮発性記憶部及び不揮発性記憶部の構成＞
次いで、データ処理部４００が有する命令レジスタ４０３、レジスタ群４０６、及び演算レジスタ４０８の各レジスタに用いることができる揮発性記憶部及び不揮発性記憶部の構成について説明する。図４には、揮発性記憶部及び不揮発性記憶部を有するレジスタのブロック図の一例を示す。
【００８４】
レジスタ５００は、揮発性記憶部と、不揮発性記憶部とを一組として構成される。当該揮発性記憶部と不揮発性記憶部とを一組とした単位記憶部で１ビットまたは複数ビットのデータを記憶することができる。図４（Ａ）ではｎビット（ｎは自然数）のデータを保持するレジスタとして説明を行い、次いで図４（Ｂ）では１ビットのデータを保持する単位記憶部の構成について説明していく。
【００８５】
図４（Ａ）に、揮発性記憶部及び不揮発性記憶部を有するレジスタのブロック図の一例を示す。図４（Ａ）に示すレジスタ５００は、ｎ個の単位記憶部５０１を有する。
【００８６】
単位記憶部５０１は、揮発性記憶部５０２及び不揮発性記憶部５０３を有する。
【００８７】
揮発性記憶部５０２は、一例としては、フリップフロップで構成することができる。図４（Ａ）では、フリップフロップとしてＤ−フリップフロップを示している。揮発性記憶部５０２は、高電源電位ＶＤＤ及びグラウンド電位ＧＮＤによる電源の供給がされ、クロック信号ＣＬＫ、及びデータＤ＿１乃至Ｄ＿ｎが入力される。他にも、揮発性記憶部５０２の回路構成に応じて、制御を行うための信号を入力する構成としてもよい。揮発性記憶部５０２は、端子Ｄに入力されるデータＤ＿１乃至Ｄ＿ｎの保持と、出力端子ＱからのデータＱ＿１乃至Ｑ＿ｎの出力とをクロック信号に同期して行う。
【００８８】
不揮発性記憶部５０３は、高電源電位ＶＤＤ及び低電源電位ＶＳＳによる電源の供給がされ、書き込み制御信号ＥＮ＿Ｗ、読み出し制御信号ＥＮ＿Ｒ、揮発性記憶部５０２に記憶されたデータが入力される。他にも、不揮発性記憶部５０３の回路構成に応じて、制御を行うための信号を入力する構成としてもよい。不揮発性記憶部５０３は、データの書き込み及び読み出しを、書き込み制御信号ＥＮ＿Ｗ及び読み出し制御信号ＥＮ＿Ｒの制御により行う。
【００８９】
不揮発性記憶部５０３が有する不揮発性記憶素子としては、フラッシュメモリの他、ＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭを用いることができる。
【００９０】
なお特に不揮発性記憶部５０３に用いる不揮発性記憶素子としては、酸化物半導体層を有するトランジスタを用いた電荷の保持によりデータの保持を行う回路で構成される不揮発性記憶素子とすることが好適である。酸化物半導体層を有するトランジスタを用いて不揮発性記憶部５０３を形成することで、トランジスタの作製工程と同様にして不揮発性記憶部５０３を作製することができ、記憶回路の作製における低コスト化を図ることができる。
【００９１】
書き込み制御信号ＥＮ＿Ｗ及び読み出し制御信号ＥＮ＿Ｒは、不揮発性記憶部５０３の不揮発性記憶素子へのデータの書き込み及び読み出しを制御するための信号である。具体的に書き込み制御信号ＥＮ＿Ｗ及び読み出し制御信号ＥＮ＿Ｒは、不揮発性記憶部５０３が有する各スイッチまたはトランジスタのオンとオフを切り替えて、不揮発性記憶素子に印加する電気信号の切り替えを行うことでデータの書き込みまたは読み出しを行う。
【００９２】
なお書き込み制御信号ＥＮ＿Ｗ及び読み出し制御信号ＥＮ＿Ｒは、ウオッチドッグ回路４１０の制御回路４１２より出力される信号をもとにして生成される信号である。そのため、サブスイッチ２０２のオンまたはオフの制御に応じて、揮発性記憶部５０２から不揮発性記憶部５０３へのデータの退避、及び不揮発性記憶部５０３から揮発性記憶部５０２へのデータの復帰を制御することができる。
【００９３】
次いで、図４（Ａ）に示した単位記憶部５０１が有する揮発性記憶部５０２及び不揮発性記憶部５０３の具体的な回路の構成について図４（Ｂ）に示す。
【００９４】
図４（Ｂ）では、揮発性記憶部５０２の具体的な回路構成として、インバータ及びクロックドインバータを組み合わせたフリップフロップを示している。なお図４（Ｂ）において、クロック信号ＣＬＫは、インバータＩＮＶに入力し、反転クロック信号を生成する構成としている。反転クロック信号は、外部より入力する構成としてもよい。
【００９５】
なお図４（Ｂ）において、レジスタ５００への電源供給を停止するために揮発性記憶部５０２に記憶されたデータを不揮発性記憶部５０３に書き込む場合、ノードＳｉｇの電位をデータとしてサンプリングするものとする。また、レジスタ５００への電源の供給を再開するために不揮発性記憶部５０３に記憶されたデータを揮発性記憶部５０２に読み出す場合、ノードＯｕｔにデータに応じた電位を出力するものとする。
【００９６】
また図４（Ｂ）に示す不揮発性記憶部５０３は、書き込み制御回路５１１、不揮発性記憶素子５１２、及び読み出し制御回路５１３を有する。
【００９７】
書き込み制御回路５１１は、揮発性記憶部５０２に記憶されたデータに応じて、不揮発性記憶素子５１２に出力する信号の切り替えを行うための回路である。具体的には、例えば不揮発性記憶素子５１２がＲｅＲＡＭの場合、ＲｅＲＡＭの両端に印加する書き込み電圧の極性をデータに応じて切り替えるための回路である。書き込み制御回路５１１の制御は、書き込み制御信号ＥＮ＿Ｗ及びデータにより行われる。
【００９８】
不揮発性記憶素子５１２は、フラッシュメモリの他、ＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭを用いればよい。または、酸化物半導体層を有するトランジスタを用いた電荷の保持によりデータの保持を行う回路で構成される不揮発性記憶素子を用いればよい。
【００９９】
読み出し制御回路５１３は、不揮発性記憶素子５１２に記憶されたデータに応じて、揮発性記憶部５０２に出力する信号の切り替えを行うための回路である。具体的には、例えば不揮発性記憶素子５１２がＲｅＲＡＭの場合、書き込まれたデータに応じて、高抵抗状態または低抵抗状態に切り替わっている。読み出し制御回路５１３は、読み出し制御信号ＥＮ＿Ｒにより、ＲｅＲＡＭの抵抗値の高低として記憶されたデータを、定電流源または抵抗素子を用いた抵抗分割等により、電圧値として取り出すための回路である。
【０１００】
なお図４（Ａ）で説明したレジスタ５００は、電源供給を停止してもデータの保持を行うことができる。そのため、図３で説明したデータ処理部４００における命令レジスタ４０３、レジスタ群４０６、及び演算レジスタ４０８はデータを消失することなく、間欠的に電源供給の停止を行なうことができる。従って、データ処理に必要な期間だけ電源供給を行い、使用状況に応じて適宜電源供給を停止することができる。そしてデータ処理能力を維持しつつ、図３で説明したパワートランジスタ４１４によるパワー・ゲーティングが可能なデータ処理部４００とすることができる。
【０１０１】
＜不揮発性記憶部の動作について＞
次いで、図４（Ｂ）で示した単位記憶部５０１が有する不揮発性記憶部５０３の回路動作についてタイミングチャート図を示し説明する。
【０１０２】
図５に示すタイミングチャート図では、図４（Ｂ）で示した揮発性記憶部５０２のノードＳｉｇの電位、書き込み制御信号ＥＮ＿Ｗの電位、読み出し制御信号ＥＮ＿Ｒの電位、電源電圧の供給または停止の状態、及び不揮発性記憶素子の状態を表すものである。
【０１０３】
なお図５において、各信号の電位は、ＨレベルまたはＬレベルの２値で説明するものとする。また図５において、ノードＳｉｇのデータの電位は、揮発性記憶部５０２が動作している期間においてＨレベルまたはＬレベルのいずれかの値が保持されていることを「Ｈ／Ｌ」としてあらわし、揮発性記憶部５０２への電源の供給が停止することで記憶しているデータがない状態を「ＯＦＦ」として表している。
【０１０４】
また図５において、書き込み制御信号ＥＮ＿Ｗ、及び読み出し制御信号ＥＮ＿Ｒは、Ｈレベルで読み出し制御回路５１３及び書き込み制御回路５１１が動作状態となり、Ｌレベルで読み出し制御回路５１３及び書き込み制御回路５１１が非動作状態となることを表している。
【０１０５】
また図５において、電源の供給の有無については、電源が供給される期間を「供給」、供給が停止している期間を「停止」として表している。また、不揮発性記憶素子のデータの保持、書き込み、または読み出しは、それぞれ「保持」、「書込」、「読出」と表すものとして説明する。
【０１０６】
期間Ｔ０は、レジスタ５００に電源の供給が行われ、揮発性記憶部５０２が動作してデータを保持する期間を表している。期間Ｔ０では、書き込み制御信号ＥＮ＿ＷをＬレベル、読み出し制御信号ＥＮ＿ＲをＬレベルとし、電源の供給を行う。なお不揮発性記憶素子には、前の期間で書き込まれたデータが保持されており、期間Ｔ０では「保持」と表している。
【０１０７】
期間Ｔ１は、レジスタ５００に電源の供給が行われ、揮発性記憶部５０２に保持されたＨレベルまたはＬレベルのデータ（Ｈ／Ｌ）を不揮発性記憶素子に書き込む期間を表している。期間Ｔ１では、書き込み制御信号ＥＮ＿ＷをＨレベル、読み出し制御信号ＥＮ＿ＲをＬレベルとし、電源の供給を行う。なお不揮発性記憶素子は、期間Ｔ１では揮発性記憶部５０２に保持されたデータに応じた書き込みが行われる。
【０１０８】
期間Ｔ２は、不揮発性記憶素子５１２が期間Ｔ１で書き込まれたデータを保持することにより、レジスタ５００への電源の供給を停止してもデータを失わない期間を表している。期間Ｔ２では、揮発性記憶部５０２からのデータの入力はなく（ＯＦＦ）、書き込み制御信号ＥＮ＿ＷをＬレベル、読み出し制御信号ＥＮ＿ＲをＬレベルとし、電源の供給を停止する。なお不揮発性記憶素子には、期間Ｔ１で書き込まれたデータが保持されており、期間Ｔ２では「保持」と表している。
【０１０９】
期間Ｔ３は、レジスタ５００への電源の供給を再開し、不揮発性記憶素子に書き込まれたＨレベルまたはＬレベルのデータ（Ｈ／Ｌ）を再度、揮発性記憶部５０２に読み出す期間を表している。期間Ｔ３では、揮発性記憶部５０２には不揮発性記憶部５０３から読み出したデータ（Ｈ／Ｌ）が保持され、書き込み制御信号ＥＮ＿ＷはＬレベル、読み出し制御信号ＥＮ＿ＲはＨレベル、電源の供給が行われるとする。なお不揮発性記憶素子は、期間Ｔ２で不揮発性記憶部５０３に保持されたデータに応じた読み出しが行われる。
【０１１０】
以上が、図４（Ｂ）で示した単位記憶部５０１が有する不揮発性記憶部５０３の具体的な回路動作についてタイミングチャート図の説明である。
【０１１１】
＜不揮発性記憶素子の回路構成＞
次いで、図４（Ｂ）で示した不揮発性記憶素子５１２が取り得る回路構成の一例を図６（Ａ）、（Ｂ）を示し説明する。
【０１１２】
図６（Ａ）では、不揮発性記憶素子として、可変抵抗記憶素子６０２を用いた場合を表している。書き込み制御回路６０１には、書き込み制御信号ＥＮ＿Ｗ及び揮発性記憶部５０２のデータであるノードＳｉｇの電位が入力される。また、読み出し制御回路６０３には、読み出し制御信号ＥＮ＿Ｒが入力され、可変抵抗記憶素子６０２の抵抗値の高低に応じたデータをノードＯｕｔに出力する。
【０１１３】
書き込み制御回路６０１は、ノードＳｉｇの電位に応じて、可変抵抗記憶素子６０２に出力する信号の切り替えを行うための回路である。具体的には、可変抵抗記憶素子６０２がＲｅＲＡＭの場合、両端に印加する書き込み電圧の極性をデータに応じて切り替える。なお可変抵抗記憶素子６０２がＭＲＡＭの場合は、両端に流れる電流の向きをデータに応じて切り替える。
【０１１４】
また読み出し制御回路６０３は、可変抵抗記憶素子６０２に記憶されたデータに応じて、揮発性記憶部５０２に出力する信号の切り替えを行うための回路である。具体的には、可変抵抗記憶素子６０２の抵抗値の高低として記憶されたデータを、定電流源または抵抗素子を用いた抵抗分割等により、電圧値として取り出す。
【０１１５】
また図６（Ｂ）は、酸化物半導体層を有するトランジスタを用いた電荷の保持によりデータの保持を行う回路の一例である。図６（Ｂ）に示す回路は、酸化物半導体層を有するトランジスタ（以下、ＯＳトランジスタ６１１）、ｐチャネル型トランジスタ６１２、ｎチャネル型トランジスタ６１３、ｎチャネル型トランジスタ６１４及びインバータ６１５で構成される。図６（Ｂ）において、ＯＳトランジスタ６１１は、酸化物半導体層を有することを明示するために、ＯＳの符号を合わせて付している。
【０１１６】
ここでＯＳトランジスタ６１１の半導体層に用いる酸化物半導体について詳述する。
【０１１７】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１１８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【０１１９】
例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料、Ｉｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いることができる。
【０１２０】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを主成分として有する酸化物という意味であり、Ｉｎ、Ｇａ及びＺｎの比率は問わない。
【０１２１】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【０１２２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１２３】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、式（１）を満たすことをいう。
【０１２４】
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２      （１）
【０１２５】
ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１２６】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１２７】
また、酸化物半導体を半導体層中のチャネル形成領域に用いたトランジスタは、酸化物半導体を高純度化することにより、オフ電流（ここでは、オフ状態のとき、たとえばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする）を十分に低くすることが可能である。例えば、加熱成膜により水素や水酸基を酸化物半導体中に含ませないようにし、または成膜後の加熱により膜中から除去し、高純度化を図ることができる。高純度化されることにより、チャネル形成領域にＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタで、チャネル長が１０μｍ、半導体膜の膜厚が３０ｎｍ、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０−１３Ａ以下とすることが可能である。またチャネル幅あたりのオフ電流（オフ電流をトランジスタのチャネル幅で除した値）を１×１０−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。
【０１２８】
なお酸化物半導体を高純度化して極小となるオフ電流を検出するためには、比較的サイズの大きいトランジスタを作製し、オフ電流を測定することで、実際に流れるオフ電流を見積もることができる。図１０にはサイズの大きいトランジスタとして、チャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌを３μｍとした際に、温度を１５０℃、１２５℃、８５℃、２７℃と変化させた際のチャネル幅Ｗ１μｍあたりのオフ電流をアレニウスプロットした図を示す。図１０からもわかるように、オフ電流は３×１０−２６Ａ／μｍと極めて小さいことがわかる。なお、昇温してオフ電流を測定したのは、室温では電流が極めて小さいため、測定が困難だったためである。
【０１２９】
また、成膜される酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１３０】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１３１】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１３２】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０１３３】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１３４】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１３５】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１３６】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１３７】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１３８】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１３９】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１４０】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１４１】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１４２】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＺｎＧａ２Ｏ４の結晶の（３１１）面に帰属されることから、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜中の一部に、ＺｎＧａ２Ｏ４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１４３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１４４】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１４５】
以上がＯＳトランジスタ６１１の半導体層に用いる酸化物半導体についての説明である。
【０１４６】
図６（Ｂ）に示す回路では、ＯＳトランジスタ６１１は、ソースまたはドレインとなる一方が、揮発性記憶部５０２のデータであるノードＳｉｇの電位が供給される配線に接続される。ＯＳトランジスタ６１１は、ゲートが、書き込み制御信号ＥＮ＿Ｗが入力される配線に接続される。ＯＳトランジスタ６１１は、ソースまたはドレインとなる他方が、ｎチャネル型トランジスタ６１４のゲートに接続される。
【０１４７】
なおＯＳトランジスタ６１１のソースまたはドレインとなる他方と、ｎチャネル型トランジスタ６１４のゲートとが接続されるノードをＮｏｄｅ＿Ｍとする。該Ｎｏｄｅ＿Ｍでは、ＯＳトランジスタ６１１をオフ状態にすることで、揮発性記憶部５０２のデータに応じた電荷の保持ができる。
【０１４８】
なおＯＳトランジスタ６１１は、ゲート電圧が０Ｖのときのドレイン電流が小さいことが望ましく、このときのドレイン電流は、上述したオフ電流と同様に、１×１０−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが望ましい。従って、ＯＳトランジスタ６１１のしきい値電圧をプラスシフトさせておく構成とすることが好適である。具体的には、ＯＳトランジスタにバックゲート電極を設け、チャネル形成領域に負バイアスを印加することでしきい値電圧をプラスシフトすることができる。
【０１４９】
図６（Ｂ）に示す回路では、ｐチャネル型トランジスタ６１２は、ソースまたはドレインとなる一方が、高電源電位ＶＤＤを供給する配線に接続される。ｐチャネル型トランジスタ６１２は、ゲートが、読み出し制御信号ＥＮ＿Ｒが入力される配線に接続される。ｐチャネル型トランジスタ６１２は、ソースまたはドレインとなる他方が、ｎチャネル型トランジスタ６１３のソースまたはドレインとなる一方に接続される。
【０１５０】
図６（Ｂ）に示す回路では、ｎチャネル型トランジスタ６１３は、ゲートが、読み出し制御信号ＥＮ＿Ｒが入力される配線に接続される。ｎチャネル型トランジスタ６１３は、ソースまたはドレインとなる他方が、ｎチャネル型トランジスタ６１４のソースまたはドレインとなる一方に接続される。
【０１５１】
図６（Ｂ）に示す回路では、ｎチャネル型トランジスタ６１４は、ソースまたはドレインとなる他方が、グラウンド線に接続される。
【０１５２】
図６（Ｂ）に示す回路では、インバータ６１５は、入力端子が、ｐチャネル型トランジスタ６１２のソースまたはドレインとなる他方及びｎチャネル型トランジスタ６１３のソースまたはドレインとなる一方に接続される。インバータ６１５は、出力端子が、ノードＯｕｔに接続される。
【０１５３】
図６（Ｂ）に示す回路は、ＯＳトランジスタ６１１が書き込み制御回路６２１、Ｎｏｄｅ＿Ｍが不揮発性記憶素子６２２、ｐチャネル型トランジスタ６１２、ｎチャネル型トランジスタ６１３、ｎチャネル型トランジスタ６１４及びインバータ６１５が読み出し制御回路６２３である。すなわち、書き込み制御信号ＥＮ＿Ｗに応じて書き込み制御回路６２１は、不揮発性記憶素子６２２であるＮｏｄｅ＿Ｍに電荷を保持する。不揮発性記憶素子６２２に保持された電荷に応じて、読み出し制御回路６２３では、ノードＯｕｔにデータに応じた信号を出力することができる。
【０１５４】
＜電源制御装置の動作について＞
次いで図７に、図２に示す電源制御装置２００の動作の一例についてのフローチャート図を示す。
【０１５５】
まずステップ７０１では、電源制御装置２００のメインスイッチ２０１及びサブスイッチ２０２がともにオンにする処理を行う。従って外部装置２１６に電源が供給され、容量素子２０７の一方の電極の電位（図２中、ＶＤＤ側）が上昇する。
【０１５６】
ステップ７０２では、容量素子２０７の一方の電極の電位が、データ処理装置２０３を駆動可能な電圧（駆動電圧）まで上昇したか否かの判断を行う。容量素子２０７の一方の電極の電位がデータ処理装置２０３の駆動電圧まで上昇している場合は次のステップ７０３に進み、上昇していなければステップ７０１を繰り返す。
【０１５７】
ステップ７０３では、外部装置２１６に電源の供給が行われることで、外部装置２１６から信号検出回路２１３に信号の応答があったか否かの判断を行う。なお信号検出回路２１３で受信する外部装置２１６からの信号は、外部装置２１６の識別データ（ＩＤ）等である。外部装置２１６から信号検出回路２１３に信号の応答があった場合は次のステップ７０４に進み、応答がない場合は次のステップ７０４をスキップして、ステップ７０５に進む。
【０１５８】
ステップ７０４では、信号検出回路２１３で受信する外部装置２１６からの信号が、外部装置２１６の識別データの場合、該識別データを不揮発性メモリ２０８に記憶する処理を行う。なお信号検出回路２１３で受信する外部装置２１６からの信号が新規の識別データの場合、データの書き込みを行い、既に記憶済みの識別データの場合、データの書き込みをせず、信号検出回路２１３への信号の応答が不要であることを示す信号などを外部装置２１６に送信する処理を行っても良い。
【０１５９】
ステップ７０５では、データ処理装置２０３を停止する。この処理により、データ処理装置２０３へのサブスイッチ２０２を介した電源の供給が停止される。従って、データ処理装置２０３が動作しない場合の待機電力をなくすことができる。なおサブスイッチ２０２をオフにする処理の前には、データ処理装置２０３において、上述した様に揮発性記憶部２０９のデータを不揮発性記憶部２１０に退避させておくことで、データを消失することなく電源の供給の停止を行なうことができる。従ってデータ処理装置２０３の機能を低下させることなく、間欠的な電源の供給を行うことで、低消費電力化を図ることができる。
【０１６０】
ステップ７０６では、ＡＣ／ＤＣコンバータ２０５、ＤＣ／ＤＣコンバータ２０６、不揮発性メモリ２０８及び電流検出回路２１２を停止する。具体的には、各回路へのパワー・ゲーティング制御によりパワートランジスタをオフにする処理を行えばよい。
【０１６１】
ステップ７０７では、サブスイッチ２０２をオフにする処理を行う。
【０１６２】
サブスイッチ２０２がオフになることで、容量素子２０７の一方の電極の電位が低下し始める。ステップ７０８では、サブスイッチ２０２をオフにした後での、容量素子２０７の一方の電極の電位が駆動電圧未満まで低下したか否かの判断を行う。容量素子２０７の一方の電極の電位が駆動電圧未満まで低下している場合は次のステップ７０９に進み、低下していなければステップ７１０に進む。
【０１６３】
ステップ７０９では、サブスイッチ２０２をオンにする処理を行う。サブスイッチ２０２をオンにすることで、容量素子２０７の一方の電極の電位が、データ処理装置２０３を駆動可能な電圧（駆動電圧）まで上昇する。
【０１６４】
ステップ７１０では、タイマー回路２１１であるウオッチドッグ回路での規定時間のカウントを行う。そして規定時間の経過を経たのち、ステップ７０９に進む。
【０１６５】
ステップ７１１では、ＡＣ／ＤＣコンバータ２０５、ＤＣ／ＤＣコンバータ２０６、不揮発性メモリ２０８及び電流検出回路２１２を稼動する。具体的には、各回路へのパワー・ゲーティング制御によりパワートランジスタをオンにする処理を行えばよい。
【０１６６】
ステップ７１２では、データ処理装置２０３を稼動する。この処理により、データ処理装置２０３において、上述した様に、不揮発性記憶部２１０のデータを揮発性記憶部２０９に復帰させることで、データを消失することなく演算処理の再開を行なうことができる。
【０１６７】
ステップ７１２以降は再度演算処理の後、ステップ７０６に戻り、上述のステップのループ処理を行う。
【０１６８】
次いで、信号検出回路２１３、人感センサ回路２１４によるステップ７０６乃至ステップ７１２の間への割り込みフローについて、図８及び図９にフローチャート図を示し説明する。
【０１６９】
図８には、人感センサ回路２１４で得られる信号により割り込み処理が発生する場合のフローチャート図について示したものである。図８に示すフローチャート図は、図７で説明したステップ７０６乃至ステップ７１２のいずれかの処理の間で発生するフローとなる。なお図８に示すフローチャート図の終了に達した後は、図７に示すステップ７０５に戻り、ステップ７０５を起点として各ステップをループする処理が行う。
【０１７０】
まずステップ８０１では、人感センサ回路２１４が周囲の動きの有無を判断する処理を行う。人感センサ回路２１４が周囲の動きを検出する場合は次のステップ８０２に進み、検出しない場合は終了に進む。なお周囲の動きの検出は、人感センサ回路２１４が有するセンサによって異なるが、具体的な例を挙げれば、センサとして振動センサを用いる場合には、人の動作による振動を電気信号として検出する処理を行うものである。
【０１７１】
ステップ８０２では、サブスイッチ２０２がオンであるか否かの判断を行う。サブスイッチ２０２がオンである場合は次のステップ８０６に進み、オフである場合は、ステップ８０３に進む。
【０１７２】
ステップ８０３では、サブスイッチ２０２をオンにする処理を行う。
【０１７３】
ステップ８０４では、ＡＣ／ＤＣコンバータ２０５、ＤＣ／ＤＣコンバータ２０６、不揮発性メモリ２０８及び電流検出回路２１２を稼動する。具体的には、各回路へのパワー・ゲーティング制御によりパワートランジスタをオンにする処理を行えばよい。
【０１７４】
ステップ８０５では、データ処理装置２０３を稼動する。この処理により、データ処理装置２０３において、上述したように、不揮発性記憶部２１０のデータを揮発性記憶部２０９に復帰させることで、データを消失することなく演算処理の再開を行なうことができる。
【０１７５】
ステップ８０６では、データ処理装置２０３は、電流検出回路２１２で検出した電流値をもとに電圧値及び時間を乗算し、外部装置２１６での消費電力を演算する処理を行う。また、データ処理装置２０３において、前の期間の消費電力が記憶された状態の場合には、消費電力の変化分を演算する処理を行うことができる。なおステップ８０６で、メインスイッチ２０１がオンである場合、演算により得られる外部装置２１６の消費電力は、電流検出回路２１２で検出される電流値を元に演算処理をして見積もられ、メインスイッチ２０１がオフである場合、消費電力はほとんどゼロであると見積もられることとなる。
【０１７６】
ステップ８０７では、ステップ８０６で演算する処理により得られた消費電力のデータをデータ処理装置２０３の揮発性記憶部２０９に記憶する処理を行う。
【０１７７】
ステップ８０８では、ステップ８０７で記憶した消費電力のデータを表示部２１５において表示する処理を行う。
【０１７８】
ステップ８０９では、人感センサ回路２１４が周囲の動きを検出したことにより、メインスイッチ２０１をオンにするか否かの判断を行う。メインスイッチ２０１をオンとする場合は次のステップ８１０に進み、メインスイッチ２０１をオンとしない場合は、図７のステップ７０５に進む。
【０１７９】
ステップ８１０では、メインスイッチ２０１をオンにする処理を行う。ステップ８１０の処理の後、終了に進み、図７のステップ７０５に戻る。
【０１８０】
以上が、人感センサ回路２１４で得られる信号により割り込み処理が発生する場合のフローチャート図である。
【０１８１】
次いで図９には、信号検出回路２１３で得られる信号により割り込み処理が発生する場合のフローチャート図について示したものである。図９に示すフローチャート図は、図７で説明したステップ７０６乃至ステップ７１２のいずれかの処理の間で発生するフローとなる。なお図９に示すフローチャート図の終了に達した後は、図７に示すステップ７０５に戻り、ステップ７０５を起点として各ステップをループする処理が行う。
【０１８２】
まずステップ９０１では、信号検出回路２１３が外部装置２１６からの信号を受信したか否かの判断を行う。信号検出回路２１３が外部装置２１６からの信号を受信する場合は次のステップ９０２に進み、受信しない場合は終了に進む。なお外部装置２１６からの信号は、例えば一定期間に外部装置２１６の利用がない場合に信号検出回路２１３に送信されるものであればよい。
【０１８３】
ステップ９０２では、サブスイッチ２０２をオンにする処理を行う。
【０１８４】
ステップ９０３では、ＡＣ／ＤＣコンバータ２０５、ＤＣ／ＤＣコンバータ２０６、不揮発性メモリ２０８及び電流検出回路２１２を稼動する。具体的には、各回路へのパワー・ゲーティング制御によりパワートランジスタをオンにする処理を行えばよい。
【０１８５】
ステップ９０４では、データ処理装置２０３を稼動する。この処理により、データ処理装置２０３において、上述した様に、不揮発性記憶部２１０のデータを揮発性記憶部２０９に復帰させることで、データを消失することなく演算処理の再開を行なうことができる。
【０１８６】
ステップ９０５では、信号検出回路２１３で外部装置２１６から受信した信号に対応する識別データが不揮発性メモリ２０８に記憶されているか否かの判断を行う。識別データが不揮発性メモリ２０８に記憶されていない場合は次のステップ９０６に進み、記憶されている場合はステップ９０６をスキップしてステップ９０７に進む。
【０１８７】
ステップ９０６では、信号検出回路２１３で受信する外部装置２１６からの信号が、不揮発性メモリ２０８に記憶されていない識別データの場合、該識別データを不揮発性メモリ２０８に記憶する処理を行う。
【０１８８】
ステップ９０７では、メインスイッチ２０１をオフにするか否かの判断を行う。該判断は、一定期間に外部装置２１６の利用がない場合に信号検出回路２１３に外部装置２１６から信号が送信される場合に行われる。メインスイッチ２０１をオフにする場合は次のステップ９０８に進み、オフにしない場合は終了に進み、図７のステップ７０５に戻る。
【０１８９】
ステップ９０８では、メインスイッチ２０１をオフにする処理を行う。ステップ９０８の処理の後、終了に進み、図７のステップ７０５に戻る。
【０１９０】
以上が、信号検出回路２１３で得られる信号により割り込み処理が発生する場合のフローチャート図である。
【０１９１】
以上説明した、本発明の一態様の電源制御装置は、外部装置からの信号を検出する信号検出回路、及び人感センサ回路を有し、外部装置への電源の供給が必要なときにメインスイッチ及びサブスイッチをオンにすることができる。そのためデータ処理装置は、外部装置への電源の供給、及びデータ処理装置への電源の供給といった動作を必要に応じて行うことができ、外部装置の待機電力の削減及びデータ処理装置での間欠的な電源の供給の停止による低消費電力化を図ることができる。
【０１９２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０１９３】
Ｄ＿ｎ    データ
Ｄ＿１    データ
Ｑ＿ｎ    データ
Ｑ＿１    データ
Ｔ０    期間
Ｔ１    期間
Ｔ２    期間
Ｔ３    期間
Ｗ１    チャネル幅
ＩＮＶ    インバータ
１００    電源制御装置
１０１    メインスイッチ
１０２    サブスイッチ
１０３    データ処理装置
１０４    整流回路
１０５    ＡＣ／ＤＣコンバータ
１０６    ＤＣ／ＤＣコンバータ
１０７    容量素子
１０８    不揮発性メモリ
１０９    揮発性記憶部
１１０    不揮発性記憶部
２００    電源制御装置
２０１    メインスイッチ
２０２    サブスイッチ
２０３    データ処理装置
２０４    整流回路
２０５    ＡＣ／ＤＣコンバータ
２０６    ＤＣ／ＤＣコンバータ
２０７    容量素子
２０８    不揮発性メモリ
２０９    揮発性記憶部
２１０    不揮発性記憶部
２１１    タイマー回路
２１２    電流検出回路
２１３    信号検出回路
２１４    人感センサ回路
２１５    表示部
２１６    外部装置
４００    データ処理部
４０１    アドレス管理部
４０２    プログラムメモリ
４０３    命令レジスタ
４０４    命令デコーダ
４０５    制御部
４０６    レジスタ群
４０７    ＡＬＵ
４０８    演算レジスタ
４１０    ウオッチドッグ回路
４１１    カウンター回路
４１２    制御回路
４１３    電圧モニター回路
４１４    パワートランジスタ
５００    レジスタ
５０１    単位記憶部
５０２    揮発性記憶部
５０３    不揮発性記憶部
５１１    制御回路
５１２    不揮発性記憶素子
５１３    制御回路
６０１    制御回路
６０２    可変抵抗記憶素子
６０３    制御回路
６１１    ＯＳトランジスタ
６１２    ｐチャネル型トランジスタ
６１３    ｎチャネル型トランジスタ
６１４    ｎチャネル型トランジスタ
６１５    インバータ
６２１    制御回路
６２２    不揮発性記憶素子
６２３    制御回路
【図１】
2013229014.tif 000003
【図２】
2013229014.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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