(57)【要約】【課題】断線等の問題を抑制しつつ逆メサの段差に配線を設けることができる半導体装置の製造方法を提供する。【解決手段】エッチングにより半導体基板に逆メサ段差部を形成する。逆メサ段差部の下段における半導体基板の表面に、電極を設ける。逆メサ段差部内を埋めるように当該逆メサ段差部の高さよりも厚い絶縁膜を設ける。逆メサ段差部内に絶縁膜を残すように、絶縁膜積層工程で積層した絶縁膜に対してエッチバックを行う。電極に接続する配線を、逆メサ段差部に残された絶縁膜の上方に設ける。このとき、電極とのコンタクトをとる部分を対象にして、層間絶縁膜に対し開口を形成する。開口形成後、配線を、層間絶縁膜上であって逆メサ段差部の上方の領域に蒸着する。コンタクト開口を介して、配線が電極と接続する。【選択図】図５
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【特許請求の範囲】
【請求項１】
エッチングにより半導体基板に逆メサ段差部を形成する段差部形成工程と、
前記逆メサ段差部の下段における前記半導体基板の表面に、半導体素子の電極を設ける工程と、
前記逆メサ段差部内を埋めるように当該逆メサ段差部の高さよりも厚い絶縁膜を設ける絶縁膜積層工程と、
前記逆メサ段差部内に前記絶縁膜を残すように、前記絶縁膜積層工程で積層した前記絶縁膜に対してエッチバックを行うエッチバック工程と、
前記逆メサ段差部に残された前記絶縁膜の上方を延びて前記電極に接続する配線を設ける配線工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板は、第１半導体層と第２半導体層とを含み、
前記段差部形成工程は、前記第１半導体層と前記第２半導体層の界面が露出する深さの溝を形成して前記逆メサ段差部を形成し、
前記エッチバック工程により前記逆メサ段差部に前記絶縁膜が残された状態で、当該絶縁膜を被覆するように層間絶縁膜を積層する工程と、
前記層間絶縁膜に、前記逆メサ段差部の下段における前記半導体基板の前記表面に形成した前記電極の少なくとも一部を露出させるコンタクトホールを形成する工程と、
を更に備え、
前記配線工程は、前記コンタクトホールに配線材料を埋め込みつつ前記配線を設けることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板は、複数の化合物半導体エピタキシャル層を有し、
前記半導体素子は、前記複数の化合物半導体エピタキシャル層のうち第１の層に設けたオーミック電極であるエミッタ電極と、前記複数の化合物半導体エピタキシャル層のうち第２の層に設けたオーミック電極であるベース電極と、前記複数の化合物半導体エピタキシャル層のうち第３の層に設けたオーミック電極であるコレクタ電極と、を有するヘテロ接合バイポーラトランジスタであり、
前記複数の化合物半導体エピタキシャル層をウェットエッチングで掘り込み、当該掘り込みで露出した前記第１、２、３の層の表面に、前記エミッタ電極、前記ベース電極および前記コレクタ電極が形成され、
前記逆メサ段差部は、前記第２の層と前記第３の層との間に設けられていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
エッチングにより半導体基板に逆メサ段差部を形成する段差部形成工程と、
前記逆メサ段差部の下段における前記半導体基板の表面に、半導体素子の電極を設ける工程と、
前記逆メサ段差部の上端部が露出するように前記逆メサ段差部にレジストを設ける第１レジスト工程と、
前記逆メサ段差部における前記レジストから露出した前記上端部に対し、ウェットエッチングを行う第１エッチング工程と、
前記第１エッチング工程により前記逆メサ段差部に形成された凸部の先端を露出させるように、レジストを設ける第２レジスト工程と、
前記第２レジスト工程により前記レジストから露出した前記先端に対し、ウェットエッチングを行う第２エッチング工程と、
前記第２エッチング工程後に前記第２レジスト工程で設けた前記レジストを除去する工程と、
前記第２エッチング工程のエッチングがされた部位の上方を延びて前記電極に接続する配線を設ける配線工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の表面に設けられた、逆メサの段差である逆メサ段差部と、
前記半導体基板における前記逆メサ段差部の下段の面に設けられた電極を有する半導体素子と、
前記逆メサ段差部に埋め込まれた埋め込み絶縁膜と、
前記電極と接続し、前記埋め込み絶縁膜上を延びて前記逆メサ段差部の上段の面に至る配線と、
を備えることを特徴とする半導体装置。
【請求項６】
半導体基板と、
前記半導体基板の表面に設けられた、逆メサの段差である逆メサ段差部と、
前記半導体基板における前記逆メサ段差部の上段の面に設けられた第１電極と前記逆メサ段差部の下段の面に設けられた第２電極とを有する半導体素子と、
前記逆メサ段差部に埋め込まれ、前記第１電極と前記第２電極との間に位置する埋め込み絶縁膜と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
従来、例えば、特開平９−１２９９７２号公報に開示されているように、逆メサ構造を有する半導体装置が知られている。この特開平９−１２９９７２号公報には、具体的には、逆メサ構造を有するＲＷＧ（ridge wavegide）レーザ・ダイオードが記載されている。当該公報にかかるＲＷＧレーザ・ダイオードは、リッジ部を備えており、このリッジ部上に、コンタクト層、接触金属、および金めっき層が設けられている。当該公報では、逆メサＲＷＧの逆メサ両側で接触金属が切断されることを防止するため、逆メサ構造の下部の隅部だけにポリイミドが残るようにしている。その結果、接触金属が逆メサで切断されるのを防止することができるとされる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１２９９７２号公報
【特許文献２】特開昭６３−２８８０８２号公報
【特許文献３】特開平１０−０２６７１０号公報
【特許文献４】特開２００２−１６４６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
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【０００５】
断線が生じてしまうと、回路やトランジスタがオープン状態となり半導体装置の動作に支障をきたす。また、断線しなくとも、配線に亀裂が生じれば、部分的に配線の断面積が不足することになる。そうすると、必要な電流密度が確保されず、焼損やマイグレーションを起こしやすくなる。このような事態は、歩留まりという面でも、信頼性という面でも、好ましくない。このような事態を避けるべく、配線の引き出しを順メサ方向に限定したり、別配線（メッキなど）を使ってのエアーブリッジ構造を使ったりすることも考えられる。
【０００６】
しかしながら、配線引出が順メサ方向へと制限されたり、エアーブリッジ構造を使わざるを得なくなったりすると、次のような点で好ましくない。まず順メサ方向引き出しの制約がある場合は、常に逆メサの段差を迂回して配線パターンを設けなければならなくなる。また、エアーブリッジ構造を用いる場合は、メッキなどの別メタル層を使うため、コンタクト部分形成のために工程数が増えたり、半導体基板上において配線構造形成用に確保すべき領域の面積が増えたりしてしまう。その結果、チップサイズの増大を招き、チップシュリンクが阻害されてしまう。
【０００７】
また、従来、上記のような事情から逆メサ方向への配線引出を行わないので、逆メサの段差部分に対する配慮は特にされてこなかった。しかしながら、本願発明者の鋭意研究の結果、このような逆メサの段差部分はリーク電流が発生しやすい部分であり、逆メサの段差に起因して半導体素子の特性低下が生じうることも見出された。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、断線等の問題を抑制しつつ逆メサの段差に配線を設けることができる半導体装置の製造方法を提供することを目的とする。また、本発明の他の目的は、逆メサの段差における断線等の問題が抑制された半導体装置を提供することである。
また、本発明の他の目的は、逆メサ段差部における半導体層表面の露出に起因する半導体素子の特性低下を、抑制することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
第１の発明は、上記の目的を達成するため、半導体装置の製造方法であって、
エッチングにより半導体基板に逆メサ段差部を形成する段差部形成工程と、
前記逆メサ段差部の下段における前記半導体基板の表面に、半導体素子の電極を設ける工程と、
前記逆メサ段差部内を埋めるように当該逆メサ段差部の高さよりも厚い絶縁膜を設ける絶縁膜積層工程と、
前記逆メサ段差部内に前記絶縁膜を残すように、前記絶縁膜積層工程で積層した前記絶縁膜に対してエッチバックを行うエッチバック工程と、
前記逆メサ段差部に残された前記絶縁膜の上方を延びて前記電極と接続する配線を設ける配線工程と、
を備えることを特徴とする。
【００１０】
第２の発明は、上記の目的を達成するため、半導体装置の製造方法であって、
エッチングにより半導体基板に逆メサ段差部を形成する段差部形成工程と、
前記逆メサ段差部の下段における前記半導体基板の表面に、半導体素子の電極を設ける工程と、
前記逆メサ段差部の上端部が露出するように前記逆メサ段差部にレジストを設ける第１レジスト工程と、
前記逆メサ段差部における前記レジストから露出した前記上端部に対し、ウェットエッチングを行う第１エッチング工程と、
前記第１エッチング工程により前記逆メサ段差部に形成された凸部の先端を露出させるように、レジストを設ける第２レジスト工程と、
前記第２レジスト工程により前記レジストから露出した前記先端に対し、ウェットエッチングを行う第２エッチング工程と、
前記第２エッチング工程後に前記第２レジスト工程で設けた前記レジストを除去する工程と、
前記第２エッチング工程のエッチングがされた部位の上方を延びて前記電極と接続する配線を設ける配線工程と、
を備えることを特徴とする。
【００１１】
第３の発明は、上記の目的を達成するため、半導体装置であって、
半導体基板と、
前記半導体基板の表面に設けられた、逆メサの段差である逆メサ段差部と、
前記半導体基板における前記逆メサ段差部の下段の面に設けられた電極を有する半導体素子と、
前記逆メサ段差部に埋め込まれた埋め込み絶縁膜と、
前記電極と接続し、前記埋め込み絶縁膜上を延びて前記逆メサ段差部の上段の面に至る配線と、
を備えることを特徴とする。
【００１２】
第４の発明は、上記の目的を達成するため、半導体装置であって、
半導体基板と、
前記半導体基板の表面に設けられた、逆メサの段差である逆メサ段差部と、
前記半導体基板における前記逆メサ段差部の上段の面に設けられた第１電極と前記逆メサ段差部の下段の面に設けられた第２電極とを有する半導体素子と、
前記逆メサ段差部に埋め込まれ、前記第１電極と前記第２電極との間に位置する埋め込み絶縁膜と、
を備えることを特徴とする。
【発明の効果】
【００１３】
第１乃至第３の発明によれば、逆メサの段差による断線の弊害を抑制しつつ、逆メサ方向へ配線を設けることができる。
【００１４】
第４の発明によれば、逆メサ段差部における半導体層表面の露出に起因する半導体素子の特性低下を、抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための図である。
【図６】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための図である。
【図７】本発明の実施の形態１にかかる半導体装置の断面図である。
【図８】本発明の実施の形態１にかかる半導体装置の他の実施例の断面図である。
【図９】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための図である。
【図１０】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための図である。
【図１１】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための図である。
【図１２】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための図である。
【図１３】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための図である。
【図１４】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための図である。
【図１５】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための図である。
【図１６】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための図である。
【図１７】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための図である。
【図１８】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための図である。
【図１９】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための図である。
【図２０】本発明の実施の形態２にかかる半導体装置の断面図である。
【図２１】本発明にかかる実施の形態２の効果の説明のために低い段差でのカバレッジの良好さを説明するための図である。
【図２２】逆メサ形状による断線等の問題を説明するための図である。
【図２３】逆メサ形状による断線等の問題を説明するための図である。
【図２４】逆メサ形状による断線等の問題を説明するための図である。
【図２５】逆メサ形状による断線等の問題を説明するための図である。
【発明を実施するための形態】
【００１６】
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【００１７】
化合物半導体における代表的なトランジスタとして、ＨＢＴ（Heterojunction Bipolar Transistor、ヘテロ接合バイポーラトランジスタ）がある。図２３は、ＨＢＴの構造を示す平面図である。エミッタ電極１０の脇に、ベース電極１２が設けられ、更にその外側にコレクタ電極１４が設けられている。ＨＢＴの場合、エミッタ電極１０、ベース電極１２、コレクタ電極１４それぞれにオーミック特性を要するため、エッチングで掘り込みながら各エピタキシャル層に各電極が形成される。具体的には、μｍ単位の深さでエピタキシャル層を掘り込んで溝を形成し、この溝内にコレクタ電極１４が設けられる。この掘り込みは、ウェットエッチングで行う。その結果、コレクタ電極１４が配置される溝部分が、オリエンテーションフラットの平行方向に順メサ形状の段差を有し、オリエンテーションフラットの垂直方向には逆メサ形状の段差を有するものとなる。
【００１８】
上述のように各電極を形成した後は、回路を形成すべく、各電極から配線を引き出す。つまり、電極や配線間の絶縁を得るために層間絶縁膜を形成し、繋ぎたい電極の上部にコンタクトホールを形成したのち、蒸着等により配線を形成することになる。
【００１９】
以下、配線１６の断面Ａ−Ａおよび配線１８の断面Ｂ−Ｂについて、図を用いて、断面拡大部分の説明を行う。図２４は、図２３におけるＡ−Ａ線位置の、配線１６の断面拡大部分２０である。配線１６は、順メサ方向に引き出した配線である。図２５は、図２３におけるＢ−Ｂ線位置の、配線１８の断面拡大部分２１である。配線１８は、逆メサ方向に引き出した配線である。図２４の断面拡大部分２０では、順メサ方向に掘り込まれた半導体基板２６上の層間絶縁膜２４に、配線２２が蒸着により設けられている。このような場合は、順メサ段差２８部分に、層間絶縁膜２４も配線２２も共に問題なく形成される。しかしながら、図２５において断面拡大部分２０（Ｂ−Ｂ）に示すように、仮に逆メサ方向に配線２２を引き出してしまうと、空隙３２の形成が懸念されたり、亀裂又は断線３４の発生が懸念されたりする。空隙３２は、逆メサ段差部３０において、層間絶縁膜２４と配線２２との間に形成された空隙である。亀裂又は断線３４は、蒸着膜のカバーリング不足によって配線２２に発生したものである。
【００２０】
実施の形態１．
［実施の形態１にかかる半導体装置の製造方法］
図１は、本発明の実施の形態１にかかる半導体装置の製造方法を説明するための図である。まず、段差部形成工程を行う。段差部形成工程は、図１に示すように、基板（ウエハ／エピタキシャル結晶）２６に対して、エッチング段差３６を形成するものである。エッチング段差３６は、半導体素子の電極（図示しないが、例えばＨＢＴのコレクタ電極１４）の形成等のための掘り込み（溝）の縁に生ずる段差である。図１に示すように、このエッチング段差３６により、半導体基板２６に逆メサ段差部３０が形成される。半導体基板２６は、化合物半導体材層を有する半導体ウェハである。半導体基板２６の表面には、半導体ウエハ上に化合物半導体材料ＧａＡｓをエピタキシャル成長させた半導体結晶層が形成されている。エッチング段差３６は、ウェットエッチングにより半導体エピタキシャル結晶層に逆メサ段差部を形成したものである。
【００２１】
次に、絶縁膜積層工程を行う。この工程では、逆メサ段差部内を埋めるように当該逆メサ段差部の高さよりも厚い絶縁膜を設ける。図２に示すように、絶縁膜３８を、厚さＤとなるように形成する。この絶縁膜３８の製膜は、ＣＶＤ（化学気相成長 (Chemical Vapor Deposition)で行う。絶縁膜３８の厚さＤは、エッチング段差３６よりも十分に厚く形成するものとする。これにより、逆メサ段差部３０の内部が絶縁膜３８で埋まる。この絶縁膜積層工程は、半導体基板２６に形成すべき半導体素子の電極の形成前に行ってもよく、あるいは当該電極形成の後に行っても良い。
【００２２】
次に、エッチバック工程を行う。エッチバック工程は、逆メサ段差部３０内に絶縁膜３８を残すように異方性のエッチングによるエッチバックを行う工程である。図３に示すように、異方性の高いエッチングにてエッチバック（図３の矢印４２）を実施する。図４に示すようにエッチバック４２を継続していき、最終的には、半導体基板２６が表出するまでエッチバック４２を行う。そうすると、逆メサ段差部３０の内部のみに絶縁膜３８が残る。このように逆メサ段差部３０内部に残った絶縁膜３８が、「段差埋め込み絶縁膜」である。
【００２３】
図５は、エッチバック工程後に、層間絶縁膜２４を設ける工程と、配線２２を設ける配線工程と、を行った後の状態を示す図である。図５は、段差埋め込み絶縁膜（図５における絶縁膜３８）にさらに層間絶縁膜２４および配線２２を積層し、配線を形成した状態を示す断面図である。エッチバック工程で半導体基板２６が表出するまでエッチバック４２を行った後、段差埋め込み絶縁膜３８を残したまま、層間絶縁膜２４を逆メサ段差部３０を覆うように設ける。電極とのコンタクトをとる部分を対象にして、層間絶縁膜２４に対し開口を形成する。開口形成後、配線２２を、層間絶縁膜２４上であって逆メサ段差部３０の上方の領域に蒸着する。コンタクト開口を介して、配線２２が電極と接続する。
【００２４】
図６は、実施の形態１の変形例を示す図である。半導体基板２６が表出しなくとも、絶縁膜３８を半導体基板２６表面全体に残したままで（つまり、半導体基板２６表面における、逆メサ段差部３０以外の位置に、絶縁膜３８を残したままで）、層間絶縁膜２４を設ける工程と配線２２を設ける工程とを行ってもよい。この場合、層間絶縁膜２４形成後に、絶縁膜３８およびこれに積層された層間絶縁膜２４に対して、同時にコンタクト部分の開口を行う。その後、さらに配線２２を積層（蒸着）する。
【００２５】
以上説明した実施の形態１にかかる半導体装置の製造方法によれば、逆メサ段差部３０に絶縁膜３８を埋め込むことで、当初は逆メサが形成された部分に、順テーパーのなだらかな面を形成することができる。これにより、半導体基板２６へのエッチングで逆メサの溝（段差）をまたぐ方向（逆メサ方向）へと配線２２を引き出したとしても、順メサ方向への引き出しと同様のレベルに、配線２２の亀裂または断線を抑制することができる。
【００２６】
［実施の形態１にかかる半導体装置］
図７は、本発明の実施の形態１にかかる半導体装置の断面図である。実施の形態１にかかる半導体装置は、半導体素子としてＨＢＴ（Heterojunction Bipolar Transistor、ヘテロ接合バイポーラトランジスタ）を備えている。なお、実施の形態１にかかる半導体装置の平面図上のレイアウトは、図２３に示した平面図で表したレイアウトと同様であるため、図示を省略する。
実施の形態１では、ＨＢＴが、エミッタ電極１０、ベース電極１２、およびコレクタ電極１４を備えている。半導体基板２６はエミッタ／ゲート／コレクタを形成するための複数のエピタキシャル層（図では纏めて半導体基板２６としている）を備えており、この各層に設けられたオーミック電極がエミッタ電極１０、ベース電極１２、およびコレクタ電極１４である。実施の形態１にかかる半導体装置は、半導体基板２６を備えている。半導体基板２６の表面には、逆メサの段差である逆メサ段差部３０が設けられている。逆メサ段差部３０の上段の面には、ＨＢＴのベース電極１２が設けられている。逆メサ段差部３０の下段の面には、ＨＢＴのコレクタ電極１４が設けられている。逆メサ段差部３０には絶縁膜３８が埋め込まれており、この埋め込み絶縁膜は、ベース電極１２とコレクタ電極１４との間に位置している。図７には、ＨＢＴのコレクタ電極１４から配線２２を引き出す部分が示されている。図７に示す半導体装置では、絶縁膜３８がコレクタ電極１４の両脇の逆メサ段差部３０に埋め込まれている。また、絶縁膜３８は、埋め込み部（逆メサ段差部３０）以外は、全てエッチング除去されている。
【００２７】
上記のように、ＨＢＴでは、複数のエピタキシャル層（図では纏めて半導体基板２６としている）にそれぞれオーミック電極が設けられる。この電極は、半導体基板２６を掘り込みながら、各層に形成する。電極の厚さが５００ｎｍ以下であるのに対し、エピタキシャル層の掘り込み量（深さ）は１μｍ程度あるいはそれ以上の量である。その掘り込みの段差部分を一度に埋めることができれば製造工程上も便利であり、順メサ方向、逆メサ方向問わずに任意の方向に配線を引き出すことができるのでレイアウトの自由度も格段に大きくなる。
【００２８】
図７に示すように、実施の形態１にかかる半導体装置では、絶縁膜３８が、コレクタ電極１４の側面と半導体基板２６の側面との間に介在する。そして、コレクタ電極１４とベース電極１２との間の逆メサ段差部３０に、絶縁膜３８が埋め込まれている。コレクタ電極１４とベース電極１２との間の逆メサ段差部３０は、リーク電流が発生しやすい部分である。実施の形態１にかかる半導体装置によれば、そのような部位にあたる逆メサ段差部３０に絶縁膜３８を埋め込むことで、カバレッジ不足等に起因する歩留まり低下を抑制できる。実施の形態１にかかるＨＢＴでは、半導体基板２６におけるベース層とコレクタ層の界面が、逆メサ段差部３０に表出している。仮に逆メサ段差部３０の側面を被覆するように薄い膜を形成しても、この側面部分の膜の密度が不十分となる可能性もある。逆メサ段差部３０のエピタキシャル層界面が以降の工程で曝されたりすると、リーク電流を発生させる原因になるおそれがある。この点、実施の形態１によれば、逆メサ段差部３０に表出したベース層とコレクタ層の界面を、逆メサ段差部３０に絶縁膜３８を埋め込むことによりカバーすることができる。その結果、デバイスの安定性確保等（デバイス特性や信頼性など）の面でメリットが得られる。
【００２９】
図８は、本発明の実施の形態１にかかる半導体装置の他の実施例の断面図である。図８に示す半導体装置もＨＢＴ（Heterojunction Bipolar Transistor、ヘテロ接合バイポーラトランジスタ）であり、絶縁膜３８が逆メサ段差部３０の内部以外にも残っている（図６参照）。従って、絶縁膜３８がコレクタ電極１４の側面に接するのみならず、絶縁膜３８がコレクタ電極１４の両脇の上面部分も覆っている。
【００３０】
実施の形態２．
［実施の形態２にかかる半導体装置の製造方法］
図９乃至図１９は、本発明の実施の形態２にかかる半導体装置の製造方法を説明するための図である。図９は、２つの逆メサ段差部３０の断面を示している。まず、実施の形態１にかかる半導体装置の製造方法と同様に、段差部形成工程を行う。段差部形成工程は、ウェットエッチングにより図９に示すように半導体基板２６にエッチング段差３６を形成し、このエッチング段差３６の両脇に逆メサ段差部３０を形成するものである。
【００３１】
次に、第１レジスト工程を行う。この工程は、逆メサ段差部３０の上端部（便宜上、「逆メサトップ部」とも称す）が露出するように逆メサ段差部にレジストを設けるものである。まず、図１０に示すように、段差部形成工程で形成された溝（窪み）を覆い隠すように第１レジスト４４を塗布する。図１０に示すように、エッチング段差３６の中央部分で凹むように第１レジスト４４が塗布形成される。さらに、図１１に示すように、第１レジスト４４に対して、異方性をもつアッシングによるエッチバック（便宜上、図１１に矢印４６で示す）が行われる。このエッチバック（アッシング）４６を実施することで、半導体基板２６の逆メサトップ部４８のみが表出する。
【００３２】
次に、第１エッチング工程を行う。この工程は、逆メサ段差部におけるレジストから露出した上端部に対し、ウェットエッチングを行うものである。図１２は、図１１において楕円を付した位置の拡大図である。表出した逆メサトップ部４８をウェットエッチング５０でエッチングすることで、図１３に示すように、当初（図９の時点）の逆メサよりも小さな逆メサ段差部５２が、二つ形成される。
【００３３】
次に、第２レジスト工程を行う。この工程は、第１エッチング工程により逆メサ段差部に形成された凸部の先端を露出させるように、レジストを設けるものである。次にウェットエッチング時にマスクになっていた第１レジスト４４を除去する。更に、図１４に示すように、再度、第２レジスト５４で半導体基板２６表面を覆う。続いて、今度は更に精度をあげて、再度、異方性をもつ高精度なアッシングによるエッチバック（高精度アッシング）５６を行う。これにより、図１５に示すように二つの逆メサトップ部５８を表出させる。
【００３４】
次に、第２エッチング工程を行う。この工程は、第２レジスト工程によりレジストから露出した逆メサトップ部５８に対し、ウェットエッチングを行うものである。図１６に示すように、再度、ウェットエッチング５０を精度よく施す。
【００３５】
続いて、第２エッチング工程後に、第２レジスト工程で設けた第２レジスト５４を除去する。その結果、図１７に示すように、当初は大きな逆メサであった部分（図９の逆メサ段差部３０）に、当初の逆メサよりもサイズの小さい逆テーパ段差６０が二段形成される。
上記のレジスト塗布、エッチング、レジスト塗布、エッチングという一連の工程を、精度よく繰り返すことにより、逆メサ部分を可能な限り順メサに近づけていくことができる。逆テーパ段差６０が十分小さいのであれば、通常厚さの層間絶縁膜２４を施しても、層間絶縁膜２４に空隙が形成されるのを抑制できる。なお、層間絶縁膜２４の成膜レートは、空隙の抑制が十分に可能となる程度のレートに設定すべき点に留意する。空隙の抑制は、正確には成膜レートにも依存するからである。図１８にあるように、微小な逆テーパー部分について、問題なく層間絶縁膜２４が埋め込まれる。
【００３６】
次に、配線工程を行う。この工程は、第２エッチング工程のエッチングがされた部位の上方に、配線を設けるものである。もともと逆メサであった部分が順メサと同様の傾斜を持つ段差となるため、図１９に示すように、層間絶縁膜２４および配線２２を順テーパ状に積層させることができる。よって、亀裂あるいは断線を抑制しつつ、配線２２を形成することができる。なお、図１９には示していないが、各レイヤを繋ぐコンタクト開口を形成し、その上に蒸着により配線２２を形成する。
【００３７】
以上説明した実施の形態２にかかる半導体装置の製造方法によれば、逆メサ段差部３０を複数の小さな逆メサに分割していくことで、当初は逆メサが形成された部分を順テーパに近づけることができる。これにより、半導体基板２６へのエッチングで逆メサの溝（段差）をまたぐ方向（逆メサ方向）へと配線２２を引き出したとしても、配線２２の亀裂または断線を抑制することができる。
【００３８】
図２１は、本発明にかかる実施の形態２の効果の説明のために低い段差でのカバレッジの良好さを説明するための図である。図２１は、実際は上記実施の形態２にかかる製造方法で作成したものではないが、実施の形態２によれば、低段差でのカバレッジの良好さという観点では類似的に図２１のような効果が得られる。図２１は、逆メサ部分へ絶縁膜を積層したときのカバレッジ状態を撮影したＳＥＭ写真に基づいて作成した図である。図２１（ａ）のＳＥＭ像は、半導体基板１２６に施された約１μｍ深さほどの逆メサのエッチング段差１３６に対し、３００ｎｍ程度の層間絶縁膜１２４を積層した部分の断面を示している。エッチング段差１３６の高さが層間絶縁膜１２４の厚さよりも大きいため、空隙１３２ができてしまう。図２１（ｂ）のＳＥＭ像は、半導体基板１２６に施された約５０ｎｍほどの逆テーパ段差１６０に対し、３００ｎｍほどの層間絶縁膜１２４が形成されている部分の断面を示している。逆テーパ段差１６０が層間絶縁膜１２４より十分小さいため空隙などがまったく見られず、良好にカバレッジされている。
このように、逆メサの段差がある程度小さければ、良好なカバレッジが確保されることがわかり、実施の形態２のように複数の小さな逆メサに対して層間絶縁膜２４を積層しても十分に実用的なカバレッジが得られることがわかる。
【００３９】
［実施の形態２にかかる半導体装置］
図２０は、本発明の実施の形態２にかかる半導体装置の断面図である。実施の形態２にかかる半導体装置も、実施の形態１にかかる半導体装置と同様に、半導体素子としてＨＢＴを備えている。各エピタキシャル層にオーミック電極が形成される点や、平面図上のレイアウトが図２３に示す平面図と同様である点も、実施の形態１と同様である。その他、実施の形態１と同様の構成には同じ符号を付し、説明を省略する。図２０は、図１９に示した順メサ形状に近づけたエッチング段差３６に対して配線２２を形成した半導体装置の断面図である。ＨＢＴのコレクタ電極１４から配線２２を引き出している。
【００４０】
なお、ドライエッチであっても、結晶面が出るようなケミカルライクのエッチングであれば逆メサ形状になる場合も想定される。このような結果生じた逆メサの段差に対しても、本発明を適用することができる。
【００４１】
尚、実施の形態１、２では半導体基板２６をＧａＡｓとしたが、本発明はこれに限られない。Ｓｉや化合物半導体その他の各種半導体材料からなる半導体基板に適用することができる。更に、本発明は、ＨＢＴのみならず他の半導体トランジスタ素子、ダイオード素子を含めた各種の半導体素子に対して適用することができる。また、絶縁膜３８も、ＣＶＤ膜に限らず、塗布膜などでもよい。
【符号の説明】
【００４２】
２  ウエハ基板
４  オリエンテーションフラット
６  順メサ方向
８  逆メサ方向
１０  エミッタ電極
１２  ベース電極
１４  コレクタ電極
１６  配線
１８  配線
２０  断面拡大部分
２１  断面拡大部分
２２  配線
２４  層間絶縁膜
２６  半導体基板
２８  順メサ段差
３０  逆メサ段差部
３２  空隙
３４  断線
３６  エッチング段差
３８  絶縁膜
４２  エッチバック
４４  第１レジスト
４６  エッチバック
４８  逆メサトップ部
５０  ウェットエッチング
５２  逆メサ段差部
５４  第２レジスト
５８  逆メサトップ部
６０  逆テーパ段差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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