(57)【要約】【目的】情報データを誤り訂正符号化して書き込む際のノイズ発生を抑制させることが可能な半導体メモリ装置を提供することを目的とする。【構成】書込対象となる情報データに対してＮビット毎に誤り訂正符号化処理を施して得られたパリティデータを付加したものを、以下の如く一旦、ラッチ部に取り込むことにより同期化してメモリアレイに書き込むようにしている。つまり、かかるラッチ部にて、パリティデータを取り込んで出力させつつ、Ｎビット分の情報データを、夫々がＮビットよりも小なるビット数からなるビット群毎に時分割にて取り込んで順次出力させる。そして、かかるラッチ部から出力されたパリティデータ及び情報データの各ビットに対応した書込バイアス電圧を生成してメモリアレイに印加する。【選択図】図１
2013196721.tif 000002
【特許請求の範囲】
【請求項１】
書込対象となる情報データをＮ（Ｎは正の整数）ビット単位にて誤り訂正符号化して書き込むメモリアレイを備えた半導体メモリ装置であって、
前記Ｎビット分の情報データを取り込んで記憶しつつ出力する誤り符号化ラッチ部と、
前記誤り符号化ラッチ部から出力された前記Ｎビットの情報データに対して誤り訂正符号処理を施してパリティデータを生成する誤り訂正符号回路と、
前記パリティデータを取り込んで記憶しつつ出力する第１書込ラッチ部と、
前記Ｎビット分の情報データを、夫々が前記Ｎビットよりも小なるビット数からなるビット群毎に時分割にて取り込んで記憶しつつ順次出力する第２書込ラッチ部と、
前記第１書込ラッチ部から出力された前記パリティデータ及び前記第２書込ラッチ部から出力された前記情報データの各ビット毎にそのビットの論理レベルに対応した書込バイアス電圧を生成して前記メモリアレイに印加する書込バイアス回路と、を有することを特徴とする半導体メモリ装置。
【請求項２】
前記第２書込ラッチ部は、夫々に前記ビット群の記憶を為す複数のラッチ群と、前記ラッチ群の各々の内から前記ビット群の取り込み対象となるべき前記ラッチ群の１を順次選択するラッチ選択信号を生成するラッチセレクタと、を含むことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記ラッチセレクタは、アドレスデータに基づいて前記ラッチ選択信号を生成することを特徴とする請求項２記載の半導体メモリ装置。
【請求項４】
書込対象となる情報データをＮ（Ｎは正の整数）ビット単位にて誤り訂正符号化して書き込むメモリアレイを備えた半導体メモリ装置であって、
前記Ｎビットの情報データを、夫々が前記Ｎビットよりも小なるビット数からなるビット群毎に時分割にて取り込んで記憶しつつ順次出力する誤り符号化ラッチ部と、
前記誤り符号化ラッチ部から出力された前記Ｎビットの情報データに対して誤り訂正符号処理を施してパリティデータを生成する誤り訂正符号回路と、
前記パリティデータを取り込んで記憶しつつ出力する書込ラッチ部と、
前記書込ラッチ部から出力された前記パリティデータ及び前記誤り符号化ラッチ部から出力された前記情報データの各ビット毎にそのビットの論理レベルに対応した書込バイアス電圧を生成して前記メモリアレイに印加する書込バイアス回路と、を有することを特徴とする半導体メモリ装置。
【請求項５】
前記誤り符号化ラッチ部は、夫々に前記ビット群の記憶を為す複数のラッチ群と、前記ラッチ群の各々の内から前記ビット群の取り込み対象となるべき前記ラッチ群の１を順次選択するラッチ選択信号を生成するラッチセレクタと、を含むことを特徴とする請求項４記載の半導体メモリ装置。
【請求項６】
前記ラッチセレクタは、アドレスデータに基づいて前記ラッチ選択信号を生成することを特徴とする請求項５記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置、特に誤り訂正符号を付加したデータが書き込まれる不揮発性の半導体メモリ装置に関する。
【背景技術】
【０００２】
現在、読出専用の記憶装置、いわゆるＲＯＭ（Read-Only Memory）として、電気的にデータの書き込みが行え、紫外線等で消去可能なＥＰ（Erasable Programmable）ＲＯＭ、書き込み出荷型のプロダクション・プログラムドＲＯＭ、電気的消去が可能で随時書き替え可能なＥＥＰ（Electrically Erasable & Programmable）ＲＯＭ等が知られている。しかしながら、このようなデータの書き換えが可能なＲＯＭでは、そのデータ書き込み時において誤ったデータが書き込まれる場合があった。
【０００３】
そこで、例え誤ったデータが書き込まれても、読み出し時においてその誤ったデータを修正できるようにすべく、書き込み対象となる情報データにパリティビットと称される誤り訂正符号（ＥＣＣ；Error Correct Code）を付加したものを書き込むようにした半導体メモリ装置が提案された（例えば、特許文献１の図１参照）。この半導体メモリ装置には、書き込み対象となる情報データに基づき上記パリティビットを発生するパリティビット発生回路、並びに読み出された情報データに生じている誤りを訂正する誤り訂正回路が設けられている。また、この半導体メモリ装置には、書き込み対象となる情報データにパリティビットを付加したものを１つの書込用の符号ブロックとして形成させるべく、これら情報データ及びパリティビットを同期したタイミングで取り込むラッチ（バッファ）が設けられている。
【０００４】
また、近年、このような半導体メモリ装置として、大量のデータを高速に読み出す為に、書込又は読出のアクセス単位となる符号ブロック長が例えば１２８ビット（又は２５６ビット）の如く長大となるものが製品化されている。ところが、１回分の書込アクセスの単位となる符号ブロック長が長大となると、上記した如きラッチへの取り込み時にその符号ブロックのビット数分のデータのレベルが一斉に反転した場合に、電源又は接地ラインに一時的に大電流が流れ込み、それに伴う急峻な電圧降下によってノイズが発生するという問題が生じた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３４８４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、情報データを誤り訂正符号化して書き込む際のノイズ発生を抑制させることが可能な半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体メモリ装置は、書込対象となる情報データをＮ（Ｎは正の整数）ビット単位にて誤り訂正符号化して書き込むメモリアレイを備えた半導体メモリ装置であって、前記Ｎビットの情報データを取り込んで記憶しつつ出力する誤り符号化ラッチ部と、前記誤り符号化ラッチ部から出力された前記Ｎビットの情報データに対して誤り訂正符号処理を施してパリティデータを生成する誤り訂正符号回路と、前記パリティデータを取り込んで記憶しつつ出力する第１書込ラッチ部と、前記Ｎビット分の情報データを、夫々が前記Ｎビットよりも小なるビット数からなるビット群毎に時分割にて取り込んで記憶しつつ順次出力する第２書込ラッチ部と、前記第１書込ラッチ部から出力された前記パリティデータ及び前記第２書込ラッチ部から出力された前記情報データの各ビット毎にそのビットの論理レベルに対応した書込バイアス電圧を生成して前記メモリアレイに印加する書込バイアス回路と、を有する。
【０００８】
又、本発明に係る半導体メモリ装置は、書込対象となる情報データをＮ（Ｎは正の整数）ビット単位にて誤り訂正符号化して書き込むメモリアレイを備えた半導体メモリ装置であって、前記Ｎビットの情報データを、夫々が前記Ｎビットよりも小なるビット数からなるビット群毎に時分割にて取り込んで記憶しつつ順次出力する誤り符号化ラッチ部と、前記誤り符号化ラッチ部から出力された前記Ｎビットの情報データに対して誤り訂正符号処理を施してパリティデータを生成する誤り訂正符号回路と、前記パリティデータを取り込んで記憶しつつ出力する書込ラッチ部と、前記書込ラッチ部から出力された前記パリティデータ及び前記誤り符号化ラッチ部から出力された前記情報データの各ビット毎にそのビットの論理レベルに対応した書込バイアス電圧を生成して前記メモリアレイに印加する書込バイアス回路と、を有する。
【発明の効果】
【０００９】
本発明においては、書込対象となる情報データに対してＮビット毎に誤り訂正符号化処理を施して得られたパリティデータを付加したものを、以下の如く一旦、ラッチ部に取り込むことにより同期化してメモリアレイに書き込むようにしている。つまり、かかるラッチ部にて、パリティデータを取り込んで出力させつつ、Ｎビット分の情報データを、夫々がＮビットよりも小なるビット数からなるビット群毎に時分割にて取り込んで順次出力させる。そして、かかるラッチ部から出力されたパリティデータ及び情報データの各ビットに対応した書込バイアス電圧を生成してメモリアレイに印加するのである。
【００１０】
かかる構成によれば、ラッチ部に取り込まれて同時に出力される１回分のデータのビット数は、１回分の書込アクセスの単位となる情報データのビット長であるＮビットよりも小となる。これにより、ラッチ部から出力されたデータの論理レベルが一斉に反転した場合であっても、電源又は接地ラインに一時的に流れ込む電流量が少なくなる。よって、電源又は接地ラインに流れ込む電流量が急峻に増加することに起因する急峻な電圧降下が生じにくくなり、この急峻な電圧降下に伴って発生するノイズが抑制される。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る半導体メモリ装置としてのＲＯＭ１００の内部構成を示すブロック図である。
【図２】ＥＣＣラッチ７の内部構成の一例を示す図である。
【図３】書込ラッチ８の内部構成の一例を示す図である。
【図４】図１に示されるＲＯＭ１００におけるデータ書き込み時の動作を示すタイムチャートである。
【図５】ＲＯＭ１００にデータを書き込む際のシステム構成を示す図である。
【図６】ＲＯＭ１００の変形例を示すブロック図である。
【図７】図６に示されるＲＯＭ１００におけるデータ書き込み時の動作を示すタイムチャートである。
【発明を実施するための形態】
【００１２】
本発明に係る半導体メモリ装置は、Ｎビット分の情報データを取り込んで記憶しつつ出力する誤り符号化ラッチ部（７）と、この誤り符号化ラッチ部から出力されたＮビットの情報データ（ＬＤ）に対して誤り訂正符号処理を施してパリティデータ（ＤＰ）を生成する誤り訂正符号回路（９）と、このパリティデータを取り込んで記憶しつつ出力する第１書込ラッチ部（１０）と、Ｎビット分の情報データを、夫々がＮビットよりも小なるビット数からなるビット群毎に時分割にて取り込んで記憶しつつ順次出力する第２書込ラッチ部（８）と、第１書込ラッチ部（１０）から出力されたパリティデータ（ＷＤＰ）及び第２書込ラッチ部（８）から出力された情報データ（ＷＤ）の各ビット毎にそのビットの論理レベルに対応した書込バイアス電圧を生成してメモリアレイ（１４）に印加する書込バイアス回路（１１、１２）と、を有する。
【００１３】
又、本発明に係る半導体メモリ装置は、Ｎビット分の情報データを、夫々がＮビットよりも小なるビット数からなるビット群毎に時分割にて取り込んで記憶しつつ順次出力する誤り符号化ラッチ部（７）と、この誤り符号化ラッチ部から出力されたＮビットの情報データ（ＬＤ）に対して誤り訂正符号処理を施してパリティデータを生成する誤り訂正符号回路（９）と、このパリティデータを取り込んで記憶しつつ出力する書込ラッチ部（１０）から出力されたパリティデータ（ＷＤＰ）及び誤り符号化ラッチ部（７）から出力された情報データ（ＬＤ）の各ビット毎にそのビットの論理レベルに対応した書込バイアス電圧を生成してメモリアレイ（１４）に印加する書込バイアス回路（１１、１２）と、を有する。
【実施例】
【００１４】
図１は、本発明に係る半導体メモリ装置としてのデータ書込可能なＲＯＭ１００の内部構成を示すブロック図である。
【００１５】
図１において、アドレスバッファ１は、書込制御部２（後述する）から論理レベル１の書込バイアス指令信号ＣＥＢが供給されている間に亘り、ＲＯＭ１００の外部端子ＰＡ0-22を介して供給された２３ビットのアドレスデータＡＤ［０：２２］を取り込んで記憶する。そして、アドレスバッファ１は、取り込んだアドレスデータＡＤ［０：２２］の内の第３ビットをアドレスデータＡ［２］として書込制御部２に供給すると共に、第１〜第３ビットをアドレスデータＡ［０：２］としてラッチセレクタ３に供給する。更に、アドレスバッファ１は、かかるアドレスデータＡＤ［０：２２］の内の第４〜第２３ビットをアドレスデータＡ［３：２２］としてＹデコーダ（カラムデコーダ）４及びＸデコーダ（ローデコーダ）５に夫々供給する。
【００１６】
ラッチセレクタ３は、書込制御部２から書込モードを示す論理レベル０の書込モード信号ＰＧＭＢが供給されている間に亘り活性状態となる。この活性状態時においてラッチセレクタ３は、上記ＡＤ［０：２］に基づき、ＥＣＣラッチ７の第１〜第８ラッチ群（後述する）の内の１つを選択させるべき８ビットのラッチ選択信号ＬＥ［０：７］を生成し、これをＥＣＣラッチ７及び書込ラッチ８に供給する。ラッチ選択信号ＬＥ［０：７］の各ビット、つまりＬＥ［０］、ＬＥ［１］、ＬＥ［２］、・・・、ＬＥ［６］、ＬＥ［７］は、以下の如き対応関係にて各ラッチ群毎にそのラッチ群を活性化させるか否かを示す論理レベルを有する。
【００１７】
ＬＥ［０］：第１ラッチ群
ＬＥ［１］：第２ラッチ群
ＬＥ［２］：第３ラッチ群
ＬＥ［３］：第４ラッチ群
ＬＥ［４］：第５ラッチ群
ＬＥ［５］：第６ラッチ群
ＬＥ［６］：第７ラッチ群
ＬＥ［７］：第８ラッチ群
【００１８】
入力バッファ６は、論理レベル１の書込バイアス指令信号ＣＥＢが供給されている間に亘り、外部端子ＰＤ0-15を介して供給された１６ビットの情報データＤＡ［０：１５］を取り込んで記憶する。そして、入力バッファ６は、取り込んだ情報データＤＡ［０：１５］を情報データＤ［０：１５］としてＥＣＣラッチ７及び書込ラッチ８に供給すると共に、かかる情報データＤ［０：１５］の内の第１〜第８ビットのＤ［０：７］を書込制御部２に供給する。
【００１９】
ＥＣＣラッチ７は、誤り訂正符号化用に設けられた誤り訂正符号ラッチであり、例えば１２８ビット分のデータが格納される１２８個の第１〜第１２８ラッチを備える。
【００２０】
図２は、ＥＣＣラッチ７の内部構成の一例を示す図である。
【００２１】
上記した１２８個の第１〜第１２８ラッチは、図２に示す如き、夫々が１６ビット分からなる８つの第１〜第８ラッチ群Ｅ１〜Ｅ８に区分けされている。
【００２２】
第１ラッチ群Ｅ１：（８ｎ−７）番目のラッチ
第２ラッチ群Ｅ２：（８ｎ−６）番目のラッチ
第３ラッチ群Ｅ３：（８ｎ−５）番目のラッチ
第４ラッチ群Ｅ４：（８ｎ−４）番目のラッチ
第５ラッチ群Ｅ５：（８ｎ−３）番目のラッチ
第６ラッチ群Ｅ６：（８ｎ−２）番目のラッチ
第７ラッチ群Ｅ７：（８ｎ−１）番目のラッチ
第８ラッチ群Ｅ８：（８ｎ）番目のラッチ
ｎ：１〜１６の整数
【００２３】
この際、第１ラッチ群Ｅ１は、書込制御部２から論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［０］が供給された場合に、入力バッファ６から供給された１６ビットの情報データＤ［０：１５］を取り込んでこれを記憶する。更に、第１ラッチ群Ｅ１は、この取り込んだ情報データＤ［０：１５］をデータＬＤ［０：１５］としてＥＣＣ回路９に供給する。第２ラッチ群Ｅ２は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［１］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］をデータＬＤ［１６：３１］としてＥＣＣ回路９に供給する。第３ラッチ群Ｅ３は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［２］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］をデータＬＤ［３２：４７］としてＥＣＣ回路９に供給する。第４ラッチ群Ｅ４は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［３］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］をデータＬＤ［４８：６３］としてＥＣＣ回路９に供給する。第５ラッチ群Ｅ５は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［４］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］をデータＬＤ［６４：７９］としてＥＣＣ回路９に供給する。第６ラッチ群Ｅ６は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［５］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］をデータＬＤ［８０：９５］としてＥＣＣ回路９に供給する。第７ラッチ群Ｅ７は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［６］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］をデータＬＤ［９６：１１１］としてＥＣＣ回路９に供給する。第８ラッチ群Ｅ８は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［７］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］をデータＬＤ［１１２：１２７］としてＥＣＣ回路９に供給する。
【００２４】
つまり、ＥＣＣラッチ７は、第１〜第８ラッチ群Ｅ１〜Ｅ８の内で、上記したラッチ選択信号ＬＥ［０：７］にて選択された１のラッチ群Ｅに、入力バッファ６から供給された１６ビットの情報データＤ［０：１５］を取り込んでこれを記憶しつつ出力する。そして、ＥＣＣラッチ７は、これら第１〜第８ラッチ群Ｅ１〜Ｅ８に順に記憶された、合計１２８ビット分のデータをデータＬＤ［０：１２７］としてＥＣＣ回路９に供給するのである。
【００２５】
ＥＣＣ回路９は、論理レベル１の書込バイアス指令信号ＣＥＢが供給されている間に亘り活性状態となり、１２８ビットのデータＬＤ［０：１２７］に対して誤り訂正符号化処理を施す誤り訂正符号回路である。ＥＣＣ回路９は、かかる誤り訂正符号化処理によって、データＬＤ［０：１２７］に対応した８ビットのパリティデータＤＰ［０：７］を生成し、これを書込ラッチ１０に供給する。
【００２６】
書込ラッチ１０は、書込制御部２から論理レベル０の書込モード信号ＰＧＭＢが供給されている間に亘り活性状態となる。この活性状態時において書込ラッチ１０は、書込制御部２から供給された論理レベル１のパリティデータラッチ信号ＰＧＭＡＴＤに応じて、上記したパリティデータＤＰ［０：７］を取り込んで記憶し、これを書込パリティデータＷＤＰ［０：７］として書込バイアス回路１１に供給する。
【００２７】
書込バイアス回路１１は、書込バイアスの印加を促す論理レベル０の書込バイアス印加信号ＰＧＭＤＢが書込制御部２から供給されている間に亘り、８ビットのパリティデータＤＰ［０：７］の各ビット毎にそのビットの論理レベルに対応した書込バイアス電圧を生成し、マルチプレクサ１３に供給する。
【００２８】
書込ラッチ８は、ＥＣＣラッチ７と同様に、１２８ビット分のデータが格納される１２８個の第１〜第１２８ラッチを備える。
【００２９】
図３は、書込ラッチ８の内部構成の一例を示す図である。
【００３０】
上記した１２８個の第１〜第１２８ラッチは、図３に示す如き、夫々が１６ビット分からなる８つの第１〜第８ラッチ群Ｗ１〜Ｗ８に区分けされている。
【００３１】
第１ラッチ群Ｗ１：（８ｎ−７）番目のラッチ
第２ラッチ群Ｗ２：（８ｎ−６）番目のラッチ
第３ラッチ群Ｗ３：（８ｎ−５）番目のラッチ
第４ラッチ群Ｗ４：（８ｎ−４）番目のラッチ
第５ラッチ群Ｗ５：（８ｎ−３）番目のラッチ
第６ラッチ群Ｗ６：（８ｎ−２）番目のラッチ
第７ラッチ群Ｗ７：（８ｎ−１）番目のラッチ
第８ラッチ群Ｗ８：（８ｎ）番目のラッチ
ｎ：１〜１６の整数
【００３２】
この際、第１ラッチ群Ｗ１は、書込制御部２から論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［０］が供給された場合に、入力バッファ６から供給された１６ビットの情報データＤ［０：１５］を取り込んでこれを記憶する。更に、第１ラッチ群Ｗ１は、この取り込んだ情報データＤ［０：１５］を書込情報データＷＤ［０：１５］として書込バイアス回路１２に供給する。第２ラッチ群Ｗ２は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［１］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］を書込情報データＷＤ［１６：３１］として書込バイアス回路１２に供給する。第３ラッチ群Ｗ３は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［２］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］を書込情報データＷＤ［３２：４７］として書込バイアス回路１２に供給する。第４ラッチ群Ｗ４は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［３］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］を書込情報データＷＤ［４８：６３］として書込バイアス回路１２に供給する。第５ラッチ群Ｗ５は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［４］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］を書込情報データＷＤ［６４：７９］として書込バイアス回路１２に供給する。第６ラッチ群Ｗ６は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［５］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］を書込情報データＷＤ［８０：９５］として書込バイアス回路１２に供給する。第７ラッチ群Ｗ７は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［６］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］を書込情報データＷＤ［９６：１１１］として書込バイアス回路１２に供給する。第８ラッチ群Ｗ８は、論理レベル０の書込モード信号ＰＧＭＢが供給されており、且つ論理レベル１のラッチ選択信号ＬＥ［７］が供給された場合に、上記した情報データＤ［０：１５］を取り込んでこれを記憶しつつ、この取り込んだ１６ビットの情報データＤ［０：１５］を書込情報データＷＤ［１１２：１２７］として書込バイアス回路１２に供給する。
【００３３】
つまり、書込ラッチ８は、第１〜第８ラッチ群Ｗ１〜Ｗ８の内で、上記したラッチ選択信号ＬＥ［０：７］にて選択された１のラッチ群Ｗに、入力バッファ６から供給された１６ビットの情報データＤ［０：１５］を取り込んでこれを記憶しつつ出力する。そして、書込ラッチ８は、これら第１〜第８ラッチ群Ｗ１〜Ｗ８に記憶された、合計１２８ビット分のデータを書込情報データＷＤ［０：１２７］として書込バイアス回路１２に供給するのである。
【００３４】
書込バイアス回路１２は、書込バイアスの印加を促す論理レベル０の書込バイアス印加信号ＰＧＭＤＢが書込制御部２から供給されている間に亘り、１２７ビットの書込情報データＷＤ［０：１２７］の各ビット毎にそのビットの論理レベルに対応した書込バイアス電圧を生成し、マルチプレクサ１３に供給する。
【００３５】
Ｙデコーダ４は、論理レベル１の書込バイアス指令信号ＣＥＢが供給されている間に亘り活性状態となり、アドレスラッチ１から供給されたアドレスデータＡ［３：２２］にて示されるアドレスに対応したビット線をアクセス対象とすべきビット線選択信号をマルチプレクサ１３に供給する。
【００３６】
Ｘデコーダ５は、論理レベル１の書込バイアス指令信号ＣＥＢが供給されている間に亘り活性状態となり、アドレスラッチ１から供給されたアドレスデータＡ［３：２２］にて示されるアドレスに対応した、メモリアレイ１４のワード線に対して、読出、書込、消去に必要な各種電圧を印加する。尚、Ｘデコーダ５は、書込に必要な電圧を、外部供給された書込用電源電圧ＶＰＰに基づいて生成する。
【００３７】
マルチプレクサ１３は、書込バイアス回路１１及び１２から供給された書込バイアス電圧を、上記ビット線選択信号によって選択されたメモリアレイ１４のビット線に印加する。また、マルチプレクサ１３は、読出処理部１５から供給された読出バイアス電圧を上記ビット線選択信号によって選択されたメモリアレイ１４のビット線に印加しつつ、このビット線に送出された電流を読出処理部１５に供給する。
【００３８】
メモリアレイ１４は、複数のビット線及び複数のワード線が交差して配設され、その各交叉部に浮遊ゲートを有する不揮発性のメモリセルトランジスタを配置して構成される。
【００３９】
読出処理部１５は、ＲＯＭ１００の外部端子Ｐ１を介して供給されたアウトプットイネーブル信号ＯＥ、及び外部端子Ｐ２を介して供給されたチップイネーブル信号ＣＥに応じて、先ず、読出バイアス電圧をマルチプレクサ１３に供給しつつ、メモリアレイ１５のビット線各々に送出された電流をこのマルチプレクサ１３を介して個別に取り込む。次に、読出処理部１５は、各ビット線上に送出された電流の値に基づいて、８ワード分（１２８ビット）の情報データ及びそれに付随する８ビットのパリティデータからなる読出データにおける各ビット毎の論理レベルを判定する。次に、読出処理部１５は、かかる読出データ（１３６ビット）に誤り検出処理を施しつつ、誤りが生じているビットに対してはその誤りを訂正することにより１２８ビットの訂正読出データを生成する。そして、読出処理部１５は、かかる訂正読出データを１６ビット分ずつ、情報データＤＡ［０：１５］として外部出力する。
【００４０】
書込制御部２は、書込電圧検知回路２１、書込コマンド検知回路２２、制御回路２３、書込バイアス印加制御回路２４、及びパリティデータラッチ制御回路２５を含む。
【００４１】
書込電圧検知回路２１は、このＲＯＭ１００の外部端子ＰＶに書込用電源電圧ＶＰＰが印加された場合にこれを検知して、論理レベル１の状態から論理レベル０の状態に遷移する書込電圧検知信号ＶＰＰＨＢを書込コマンド検知回路２２に供給する。
【００４２】
制御回路２３は、上記した外部端子Ｐ１を介して書込開始信号ＷＳが供給された場合、これに応じて、図４に示す如き所定期間Ｔ１の間だけ、書込対象データの取込を開始させるべき論理レベル０の書込データ取込開始信号ＯＥＢを書込コマンド検知回路２２に供給する。また、制御回路２３は、上記外部端子Ｐ２を介して書込終了信号ＷＥが供給された場合、これに応じて、図４に示す所定期間Ｔ２の間だけ、書込バイアス電圧の印加を促す論理レベル０の書込バイアス指令信号ＣＥＢを、アドレスバッファ１、Ｙデコーダ４、Ｘデコーダ５、入力バッファ６、ＥＣＣ回路９及び書込バイアス印加制御回路２４に供給する。
【００４３】
書込コマンド検知回路２２は、外部端子ＰＶに書込用電源電圧ＶＰＰが印加されていることを示す論理レベル０の書込電圧検知信号ＶＰＰＨＢが供給され、且つ論理レベル０の書込データ取込開始信号ＯＥＢが供給された場合に、先ず、入力バッファ６から供給された情報データＤ[０：７]が所定の書込コマンドを示すか否かを判定する。ここで、情報データＤ[０：７]が所定の書込コマンドを示すと判定された場合、書込コマンド検知回路２２は、図４に示す如く所定期間Ｔ３の間に亘り書込モードを示す論理レベル０の書込モード信号ＰＧＭＢを生成し、これをラッチセレクタ３、ＥＣＣラッチ７、書込ラッチ８及び１０、並びに書込バイアス印加制御回路２４に供給する。
【００４４】
書込バイアス印加制御回路２４は、書込モードを示す論理レベル０の書込モード信号ＰＧＭＢ、及び書込バイアス電圧の印加を促す論理レベル０の書込バイアス指令信号ＣＥＢが共に供給されている場合に、書込バイアスを印加させるべき論理レベル０の書込バイアス印加信号ＰＧＭＤＢを生成し、これを書込バイアス回路１１及び１２に供給する。
【００４５】
パリティデータラッチ制御回路２５は、アドレスデータＡ［０：２２］の内の第３ビットであるＡ［２］が論理レベル１の状態から論理レベル０の状態に遷移した時に、図４に示す如きパルス状のパリティデータラッチ信号ＰＧＭＡＴＤを生成し、これを書込ラッチ１０に供給する。
【００４６】
次に、図１に示す構成を有するＲＯＭ１００に対するデータの書き込み動作について説明する。
【００４７】
図５は、かかるＲＯＭ１００にデータを書き込む際のシステム構成を示す図である。
【００４８】
図５に示すように、ＲＯＭ１００の外部端子ＰＶには書込用電源電圧ＶＰＰが固定供給されており、更にその外部端子Ｐ１、Ｐ２、ＰＡ0-22、ＰＤ0-15はＲＯＭライタ２００に接続されている。
【００４９】
ＲＯＭライタ２００には、ＲＯＭ１００に書き込むべき情報データが予め記憶されており、使用者からの書込開始指令に応じて、以下の如き手順でＲＯＭ１００に対してデータの書き込みを行う。
【００５０】
先ず、ＲＯＭライタ２００は、図４に示す如く、初期値「０」（１０進数表現）を示す３ビットのアドレスデータＡＤ［０：２］、及び書込対象となる１２８ビットの情報データが書き込まれるべき番地を２０ビットで示すアドレスデータＡＤ［３：２２］をＲＯＭ１００の外部端子ＡＤ［０：２２］に供給する。更に、ＲＯＭライタ２００は、所定の書込コマンドを示す情報データＤ[０：７]をＲＯＭ１００の外部端子ＰＤ0-7に供給しつつ、データ書込を開始させるべき書込開始信号ＷＳをＲＯＭ１００の外部端子Ｐ１に供給する。これにより、ＲＯＭ１００の書込コマンド検知回路２２は、図４に示す如き論理レベル０の書込モード信号ＰＧＭＢを、ラッチセレクタ３、ＥＣＣラッチ７、書込ラッチ８及び１０、並びに書込バイアス印加制御回路２４に供給する。
【００５１】
次に、ＲＯＭライタ２００は、図４に示す如く、書き込むべき１２８ビットの情報データの内の第０〜第１５ビットを情報データＤＡ［０：１５］としてＲＯＭ１００の外部端子ＰＤ0-15に供給する。この際、ラッチセレクタ３は、上記した初期値「０」を示すアドレスデータＡ［０：２］に応じて、第１〜第８ラッチ群の内の第１ラッチ群を選択させるべきラッチ選択信号ＬＥ［０］をＥＣＣラッチ７及び書込ラッチ８に供給する。これにより、ＥＣＣラッチ７の第１ラッチ群は、図４に示す如く、１２８ビットデータの内の第０〜第１５ビットをデータＬＤ［０：１５］として取り込んで記憶し、これをＥＣＣ回路９に供給する。これと同時に、書込ラッチ８の第１ラッチ群は、図４に示す如く、１２８ビットデータの内の第０〜第１５ビットをデータＷＤ［０：１５］として取り込んで記憶し、これを書込バイアス回路１２に供給する。
【００５２】
次に、ＲＯＭライタ２００は、図４に示す如く、書き込むべき１２８ビットデータの内の第１６〜第３１ビットを情報データＤＡ［０：１５］としてＲＯＭ１００の外部端子ＰＤ0-15に供給すると共に、「１」（十進数表現）を示す３ビットのアドレスデータＡ［０：２］をＲＯＭ１００の外部端子ＰＡ0-2に供給する。この際、ラッチセレクタ３は、上記した「１」を示すアドレスデータＡ［０：２］に応じて、第１〜第８ラッチ群の内の第２ラッチ群を選択させるべきラッチ選択信号ＬＥ［１］をＥＣＣラッチ７及び書込ラッチ８に供給する。これにより、ＥＣＣラッチ７の第２ラッチ群は、図４に示す如く、上記した如き１２８ビットデータの内の第１６〜第３１ビットをデータＬＤ［１６：３１］として取り込んで記憶し、これをＥＣＣ回路９に供給する。これと同時に、書込ラッチ８の第１ラッチ群は、図４に示す如く、１２８ビットデータの内の第１６〜第３１ビットをデータＷＤ［１６：３１］として取り込んで記憶し、これを書込バイアス回路１２に供給する。
【００５３】
次に、ＲＯＭライタ２００は、図４に示す如く、書き込むべき１２８ビットデータの内の第３２〜第４７ビットを情報データＤＡ［０：１５］としてＲＯＭ１００の外部端子ＰＤ0-15に供給すると共に、「２」（十進数表現）を示す３ビットのアドレスデータＡ［０：２］をＲＯＭ１００の外部端子ＰＡ0-2に供給する。この際、ラッチセレクタ３は、上記した「２」を示すアドレスデータＡ［０：２］に応じて、第１〜第８ラッチ群の内の第３ラッチ群を選択させるべきラッチ選択信号ＬＥ［２］をＥＣＣラッチ７及び書込ラッチ８に供給する。これにより、ＥＣＣラッチ７の第３ラッチ群は、図４に示す如く、上記した如き１２８ビットデータの内の第３２〜第４７ビットをデータＬＤ［３２：４７］として取り込んで記憶し、これをＥＣＣ回路９に供給する。これと同時に、書込ラッチ８の第３ラッチ群は、図４に示す如く、１２８ビットデータの内の第３２〜第４７ビットをデータＷＤ［３２：４７］として取り込んで記憶し、これを書込バイアス回路１２に供給する。
【００５４】
次に、ＲＯＭライタ２００は、書き込むべき１２８ビットデータの内の第４８〜第６３ビットを情報データＤＡ［０：１５］としてＲＯＭ１００の外部端子ＰＤ0-15に供給すると共に、「３」（十進数表現）を示す３ビットのアドレスデータＡ［０：２］をＲＯＭ１００の外部端子ＰＡ0-2に供給する。この際、ラッチセレクタ３は、上記した「３」を示すアドレスデータＡ［０：２］に応じて、第１〜第８ラッチ群の内の第４ラッチ群を選択させるべきラッチ選択信号ＬＥ［３］をＥＣＣラッチ７及び書込ラッチ８に供給する。これにより、ＥＣＣラッチ７の第４ラッチ群は、上記した如き１２８ビットデータの内の第４８〜第６３ビットをデータＬＤ［４８：６３］として取り込んで記憶し、これをＥＣＣ回路９に供給する。これと同時に、書込ラッチ８の第４ラッチ群は、１２８ビットデータの内の第４８〜第６３ビットをデータＷＤ［４８：６３］として取り込んで記憶し、これを書込バイアス回路１２に供給する。
【００５５】
次に、ＲＯＭライタ２００は、書き込むべき１２８ビットデータの内の第６４〜第７９ビットを情報データＤＡ［０：１５］としてＲＯＭ１００の外部端子ＰＤ0-15に供給すると共に、「４」（十進数表現）を示す３ビットのアドレスデータＡ［０：２］をＲＯＭ１００の外部端子ＰＡ0-2に供給する。この際、ラッチセレクタ３は、上記した「４」を示すアドレスデータＡ［０：２］に応じて、第１〜第８ラッチ群の内の第５ラッチ群を選択させるべきラッチ選択信号ＬＥ［４］をＥＣＣラッチ７及び書込ラッチ８に供給する。これにより、ＥＣＣラッチ７の第５ラッチ群は、上記した如き１２８ビットデータの内の第６４〜第７９ビットをデータＬＤ［６４：７９］として取り込んで記憶し、これをＥＣＣ回路９に供給する。これと同時に、書込ラッチ８の第５ラッチ群は、１２８ビットデータの内の第６４〜第７９ビットをデータＷＤ［６４：７９］として取り込んで記憶し、これを書込バイアス回路１２に供給する。
【００５６】
次に、ＲＯＭライタ２００は、書き込むべき１２８ビットデータの内の第８０〜第９５ビットを情報データＤＡ［０：１５］としてＲＯＭ１００の外部端子ＰＤ0-15に供給すると共に、「５」（十進数表現）を示す３ビットのアドレスデータＡ［０：２］をＲＯＭ１００の外部端子ＰＡ0-2に供給する。この際、ラッチセレクタ３は、上記した「５」を示すアドレスデータＡ［０：２］に応じて、第１〜第８ラッチ群の内の第６ラッチ群を選択させるべきラッチ選択信号ＬＥ［５］をＥＣＣラッチ７及び書込ラッチ８に供給する。これにより、ＥＣＣラッチ７の第６ラッチ群は、上記した如き１２８ビットデータの内の第８０〜第９５ビットをデータＬＤ［８０：９５］として取り込んで記憶し、これをＥＣＣ回路９に供給する。これと同時に、書込ラッチ８の第６ラッチ群は、１２８ビットデータの内の第８０〜第９５ビットをデータＷＤ［８０：９５］として取り込んで記憶し、これを書込バイアス回路１２に供給する。
【００５７】
次に、ＲＯＭライタ２００は、書き込むべき１２８ビットデータの内の第９６〜第１１１ビットを情報データＤＡ［０：１５］としてＲＯＭ１００の外部端子ＰＤ0-15に供給すると共に、「６」（十進数表現）を示す３ビットのアドレスデータＡ［０：２］をＲＯＭ１００の外部端子ＰＡ0-2に供給する。この際、ラッチセレクタ３は、上記した「６」を示すアドレスデータＡ［０：２］に応じて、第１〜第８ラッチ群の内の第７ラッチ群を選択させるべきラッチ選択信号ＬＥ［６］をＥＣＣラッチ７及び書込ラッチ８に供給する。これにより、ＥＣＣラッチ７の第７ラッチ群は、上記した如き１２８ビットデータの内の第９６〜第１１１ビットをデータＬＤ［９６：１１１］として取り込んで記憶し、これをＥＣＣ回路９に供給する。これと同時に、書込ラッチ８の第７ラッチ群は、１２８ビットデータの内の第９６〜第１１１ビットをデータＷＤ［９６：１１１］として取り込んで記憶し、これを書込バイアス回路１２に供給する。
【００５８】
次に、ＲＯＭライタ２００は、書き込むべき１２８ビットデータの内の第１１２〜第１２７ビットを情報データＤＡ［０：１５］としてＲＯＭ１００の外部端子ＰＤ0-15に供給すると共に、「７」（十進数表現）を示す３ビットのアドレスデータＡ［０：２］をＲＯＭ１００の外部端子ＰＡ0-2に供給する。この際、ラッチセレクタ３は、上記した「７」を示すアドレスデータＡ［０：２］に応じて、第１〜第８ラッチ群の内の第８ラッチ群を選択させるべきラッチ選択信号ＬＥ［７］をＥＣＣラッチ７及び書込ラッチ８に供給する。これにより、ＥＣＣラッチ７の第８ラッチ群は、上記した如き１２８ビットデータの内の第１１２〜第１２７ビットをデータＬＤ［１１２：１２７］として取り込んで記憶し、これをＥＣＣ回路９に供給する。これと同時に、書込ラッチ８の第８ラッチ群は、１２８ビットデータの内の第１１２〜第１２７ビットをデータＷＤ［１１２：１２７］として取り込んで記憶し、これを書込バイアス回路１２に供給する。
【００５９】
上記した如き一連の動作により、書き込み対象となる１２８ビットの情報データは、１６ビット分ずつ８回に分けて順次、ＲＯＭ１００のＥＣＣラッチ７及び書込ラッチ８に取り込まれ、ＥＣＣ回路９及び書込バイアス回路１２に送出される。この際、ＥＣＣ回路９は、第８回目の取り込みによって最終的に得られた１２８ビットの情報データに対して誤り訂正符号化処理を施し、この際得られた８ビットのパリティデータＤＰ［０：７］を書込ラッチ１０に供給する。
【００６０】
次に、ＲＯＭライタ２００は、アドレスデータＡ［０：２］によって示される値を図４に示すように「７」から「０」に切り替える。この際、アドレスデータＡ［２］が論理レベル１の状態から０の状態に遷移するので、パリティデータラッチ制御回路２５は、図４に示す如きパルス状のパリティデータラッチ信号ＰＧＭＡＴＤを書込ラッチ１０に供給する。かかるパリティデータラッチ信号ＰＧＭＡＴＤに応じて、書込ラッチ１０は、ＥＣＣ回路９から供給されたパリティデータＤＰ［０：７］を取り込んで記憶し、これを書込バイアス回路１１に送出する。
【００６１】
よって、上記した如き一連の処理により、書込対象となる１２８ビットの情報データが書込ラッチ８に取り込まれ、これが書込バイアス回路１２に供給される。更に、この書込対象となる１２８ビットの情報データに対応した８ビットのパリティデータＤＰ［０：７］が書込ラッチ１１に取り込まれ、これが書込バイアス回路１２に供給されるのである。
【００６２】
次に、ＲＯＭライタ２００は、図４に示す如くデータ書込を終了させるべき書込終了信号ＷＥをＲＯＭ１００の外部端子Ｐ２に供給する。かかる書込終了信号ＷＥに応じて、ＲＯＭ１００の制御回路２３は、図４に示す如く所定期間Ｔ２の間だけ論理レベル０の状態となる書込バイアス指令信号ＣＥＢを書込バイアス印加制御回路２４に供給する。書込バイアス印加制御回路２４は、かかる論理レベル０の書込バイアス指令信号ＣＥＢに応じて、図４に示す如く、書込バイアスを印加させるべき論理レベル０の書込バイアス印加信号ＰＧＭＤＢを書込バイアス回路１１及び１２に供給する。書込バイアス回路１１及び１２は、かかる論理レベル０の書込バイアス印加信号ＰＧＭＤＢに応じて、書込対象となる１２８ビットの情報データ及び８ビットのパリティデータの各ビット毎にそのビットの論理レベルに対応した書込バイアス電圧を生成し、マルチプレクサ１３に供給する。これにより、各ビットの論理レベルに対応した書込バイアス電圧がメモリアレイ１４に印加され、上記した１２８ビットの情報データ及び８ビットのパリティデータからなる合計１３６ビット長の符号ブロックがメモリアレイ１４に書き込まれる。その後、書込バイアス指令信号ＣＥＢが論理レベル０から１へ遷移すると、これに応じてＥＣＣラッチ７、書込ラッチ８及び１０内の全てのラッチがリセットされる。
【００６３】
以上の如く、図１に示されるＲＯＭ１００では、先ず、書込対象となる情報データを１２８ビット単位で誤り訂正符号化して得られた８ビットのパリティデータを第１の書込ラッチ８、１２８ビットの情報データを第２の書込ラッチ１０に取り込む。そして、書込バイアス回路（１１、１２）によって、これら書込ラッチに取り込まれて出力されたデータ（ＷＤ、ＷＤＰ）の各ビットの論理レベルに対応した電圧値を有する書込バイアス電圧をメモリアレイ１４に印加することにより、合計１３６ビットのデータ（パリティデータ、情報データ）を一度にメモリアレイに書き込む。
【００６４】
ここで、１２８ビット分の情報データ（ＷＤ）を取り込むにあたり、書込ラッチ８では、かかる１２８ビット分の情報データを図４に示すように１６ビット分ずつ時分割で取り込みつつ、順次、書込バイアス回路１２に送出するようにしている。また、８ビットのパリティデータ（ＷＤＰ）を取り込むにあたり、書込ラッチ１０では、書込ラッチ８において１２８ビット分の情報データの取り込みが全て終了した後に、かかる８ビットのパリティデータを取り込み、書込バイアス回路１１に送出するようにしている。この際、書込バイアス回路（１１、１２）は、書込ラッチ（８、１０）にて１２８ビットの情報データ及び８ビットのパリティデータの取り込みが全て終了した後のタイミング（ＰＧＭＤＢ）で、メモリアレイ１４に対して書込バイアス電圧の印加を開始する。
【００６５】
従って、図１に示すＲＯＭ１００によれば、１回分の書込アクセスの単位となる情報データのビット数が１２８ビットの如く長大であっても、書込ラッチ８から出力される合計１２８ビット分のデータの内でその論理レベルが同時に反転するビットの数は最大でも１６個となる。要するに、書込ラッチ８に取り込まれて出力される１回分のデータのビット数は、１回分の書込アクセスの単位となる情報データのビット数よりも小となる。これにより、書込ラッチ８から出力されたデータの論理レベルが一斉に反転した場合であっても、電源又は接地ラインに一時的に流れ込む電流量が少なくなる。よって、電源又は接地ラインに流れ込む電流量が急峻に増加することに起因する急峻な電圧降下が生じにくくなり、この急峻な電圧降下に伴って発生するノイズが抑制される。
【００６６】
尚、上記ＥＣＣ回路９では、書込対象となる情報データを１２８ビット単位で誤り訂正符号化して８ビットのパリティデータを得るようにしているが、誤り訂正符号化の対象となるビット数は１２８ビットに限定されるものではなく、また、パリティデータのビット数も８ビットに限定されるものではない。また、上記実施例において、書込ラッチ８は、１２８ビット分の情報データを１６ビット分ずつ８回に分けて時分割で取り込むようにしているが、１回あたりの取り込みビット数は１６ビットに限定されない。
【００６７】
要するに、ＥＣＣ回路９は、情報データをＮビット（Ｎは正の整数）単位で誤り訂正符号化してＭビット（Ｍは正の整数）のパリティデータを生成し、書込ラッチ８は、Ｎビットの情報データをＮビットよりも小なるビット数からなるビット群毎に時分割で取り込んで記憶しつつ、順次、書込バイアス回路１２に送出するようにすれば良いのである。この際、書込ラッチ８としては、夫々に上記したビット群の記憶が為される複数のラッチ群を含むものを採用し、ラッチセレクタ３としては、アドレスデータに基づいて上記ビット群の取り込み対象となるべきラッチ群の１つを選択させるべきラッチ選択信号を生成するものを採用する。
【００６８】
図６は、図１に示されるＲＯＭ１００の変形例を示す図であり、図７は、図６に示すＲＯＭ１００にデータを書き込む際の動作を示すタイムチャートである。
【００６９】
尚、図６に示す構成では、図１に示される書込ラッチ８を省き、ＥＣＣラッチ７の第１〜第８ラッチ群から送出されたデータＬＤ［０：１２７］を直接、書込バイアス回路１２に供給するようにした点を除く他の構成は、図１に示すものと同一である。
【００７０】
また、図６に示すＲＯＭ１００にデータを書き込む際のシステム構成についても、図１に示されるＲＯＭ１００にデータを書き込む場合と同様に図５に示すシステム構成を採用する。
【００７１】
すなわち、情報データの書き込みを行うにあたり、先ず、ＲＯＭライタ２００は、図７に示す如く、初期値「０」（１０進数表現）から「１」づつ順にインクリメントする３ビットのアドレスデータＡＤ［０：２］、及び書込対象となる１２８ビットのデータが書き込まれるべき番地を２０ビットで示すアドレスデータＡＤ［３：２２］をＲＯＭ１００の外部端子ＡＤ［０：２２］に供給する。更に、ＲＯＭライタ２００は、所定の書込コマンドを示す情報データＤ[０：７]をＲＯＭ１００の外部端子ＰＤ0-7に供給しつつ、データ書込を開始させるべき書込開始信号ＷＳをＲＯＭ１００の外部端子Ｐ１に供給する。これにより、ＲＯＭ１００の書込コマンド検知回路２２は、図７に示す如き論理レベル０の書込モード信号ＰＧＭＢを、ラッチセレクタ３、ＥＣＣラッチ７、書込ラッチ１０、並びに書込バイアス印加制御回路２４に供給する。
【００７２】
ここで、ＲＯＭライタ２００は、図７に示す如く、書き込むべき１２８ビットのデータを１６ビットずつの情報データＤＡ［０：１５］として、順次ＲＯＭ１００の外部端子ＰＤ0-15に供給する。この際、ラッチセレクタ３は、図７に示すように初期値「０」、「１」、「２」、・・・、「６」、「７」の如く順次インクリメントされるアドレスデータＡＤ［０：２］に応じて、第１〜第８ラッチ群の内の１つを順次選択させるべきラッチ選択信号ＬＥ［０：７］をＥＣＣラッチ７に供給する。これにより、先ず、ＥＣＣラッチ７の第１ラッチ群が、図７に示す如く、１２８ビットデータの内の第０〜第１５ビットをデータＬＤ［０：１５］として取り込んでＥＣＣ回路９及び書込バイアス回路１２に供給する。次に、ＥＣＣラッチ７の第２ラッチ群が、図７に示す如く、１２８ビットデータの内の第１６〜第３１ビットをデータＬＤ［１６：３１］として取り込んでＥＣＣ回路９及び書込バイアス回路１２に供給する。次に、ＥＣＣラッチ７の第３ラッチ群が、図７に示す如く、１２８ビットデータの内の第３２〜第４７ビットをデータＬＤ［３２：４７］として取り込んでＥＣＣ回路９及び書込バイアス回路１２に供給する。
【００７３】
以下、同様にして、ＥＣＣラッチ７の第４〜第８ラッチ群が、１２８ビットデータの内の第４８〜第６３ビット、第６４〜第７９ビット、第８０〜第９５ビット、第９６〜第１１１ビット、第１１２〜第１２７ビットを順次取り込み、夫々をＬＤ［４８：６３］〜ＬＤ［１１２：１２７］としてＥＣＣ回路９及び書込バイアス回路１２に供給して行く。
【００７４】
以上の如く、図６に示されるＲＯＭ１００では、誤り符号化ラッチ部としてのＥＣＣラッチ７により、１２８ビット分の情報データを、夫々が１６ビットからなるビット群毎に時分割にて取り込んで記憶しつつ順次、書込バイアス回路１２に直接供給するようにしている。
【００７５】
よって、図６に示される構成を採用した場合にも、図１に示される構成を採用した場合と同様に、１回分の書込アクセスの単位となる情報データのビット数が１２８ビットの如く長大であっても、書込バイアス回路１２に供給される１２８ビット分のデータの内でその論理レベルが同時に反転するビットの数は最大でも１６個となる。要するに、ＥＣＣラッチ７に取り込まれて出力される１回分のデータのビット数は、１回分の書込アクセスの単位となる情報データのビット数よりも小となる。これにより、ＥＣＣラッチ７から出力されたデータの論理レベルが一斉に反転した場合であっても、電源又は接地ラインに一時的に流れ込む電流量が少なくなる。よって、電源又は接地ラインに流れ込む電流量が急峻に増加することに起因する急峻な電圧降下が生じにくくなり、この急峻な電圧降下に伴って発生するノイズが抑制される。更に、図６に示される構成を採用した場合、図１に示される構成で用いられていた書込ラッチ８が不要となるので、その分だけ装置規模を小規模化することが可能となる
尚、上記した誤り符号化ラッチ部としてのＥＣＣラッチ７では、１２８ビット分の情報データを１６ビット分ずつ時分割で取り込むようにしているが、１回あたりの取り込みビット数は１６ビットに限定されない。
【００７６】
要するに、ＥＣＣラッチ７としては、Ｎビット（Ｎは正の整数）単位で誤り訂正符号化される情報データを、Ｎビットよりも小なるビット数からなるビット群毎に時分割で取り込んで記憶しつつ、順次、書込バイアス回路１２に直接送出するようにすれば良いのである。この際、ラッチセレクタ３としては、アドレスデータに基づいて上記ビット群の取り込み対象となるべきラッチ群の１つを選択させるべきラッチ選択信号を生成するものを採用する。
【符号の説明】
【００７７】
７          ＥＣＣラッチ
８、１０    書込ラッチ
９          ＥＣＣ回路
１１、１２  書込バイアス回路
１４        メモリアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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