(57)【要約】      （修正有）【課題】一旦記憶情報「０」が書込まれた記憶素子に対する再書込を防止して、読出動作における誤読出を防止する手段を提供する。【解決手段】ソース領域とドレイン領域との間の半導体基板上に形成されたゲート電極と、電荷蓄積層と、を備え、ゲート電極に複数回に分けて書込電圧を印加して電荷蓄積層に電荷を注入することによってデータを書込むと共に、電荷の注入に応じてゲート電極に読出電圧を印加してソース領域とドレイン領域との間に流れるセル電流が目標電流に達したか否かを確認することを繰り返して所望のデータを書込む不揮発性半導体記憶装置であって、目標電流は、電荷蓄積層における電荷の保持状態の変化によりセル電流が増加する傾きより大きい傾きで、書込電圧をゲート電極に印加する度に増加するように設定されており、その目標電流は、所定の電流値を超えた場合に一定に保たれるようにする。【選択図】図１
2013232278.tif 000002
【特許請求の範囲】
【請求項１】
互いに離間して形成されたソース領域とドレイン領域とを備えた半導体基板と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成されたゲート電極と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された電荷蓄積層と、を備え、
前記ゲート電極に複数回に分けて書込電圧を印加して前記電荷蓄積層に電荷を注入することによってデータを書込むと共に、前記電荷の注入に応じて前記ゲート電極に読出電圧を印加して前記ソース領域と前記ドレイン領域との間に流れるセル電流が目標電流に達したか否かを確認することを繰り返して所望のデータを書込む不揮発性半導体記憶装置であって、
前記目標電流は、前記電荷蓄積層における前記電荷の保持状態の変化により前記セル電流が増加する傾きより大きい傾きで、前記書込電圧を前記ゲート電極に印加する度に増加するように設定されており、
前記目標電流は、所定の電流値を超えた場合に一定に保たれることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板は、
前記ソース領域と前記ドレイン領域との間にて前記ソース領域に密着し且つ前記ドレイン領域と離間し、前記ソース領域に用いられる不純物と同一の導電型で前記ソース領域よりも低濃度に形成された第１のＬＤＤ層と、
前記ソース領域と前記ドレイン領域との間にて前記ドレイン領域に密着し且つ前記ソース領域と離間し、前記ドレイン領域に用いられる不純物と同一の導電型で前記ドレイン領域よりも低濃度に形成された第２のＬＤＤ層と、を備え、
前記電荷蓄積層は、
前記ゲート電極の一端側に接続され、且つ前記第１のＬＤＤ層上に形成された第１の電荷蓄積層と、
前記ゲート電極の他端側に接続され、且つ前記第２のＬＤＤ層上に形成された第２の電荷蓄積層と、を備え、
前記データの書込みは、前記第１または第２の電荷蓄積層の少なくともいずれかに電荷を注入することによって行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
互いに離間して形成されたソース領域とドレイン領域とを備えた半導体基板と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成されたゲート電極と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された電荷蓄積層と、を備え、
前記ゲート電極に複数回に分けて書込電圧を印加して前記電荷蓄積層に電荷を注入することによってデータを書込むと共に、前記電荷の注入に応じて前記ゲート電極に読出電圧を印加して前記ソース領域と前記ドレイン領域との間に流れるセル電流が目標電流に達したか否かを確認することを繰り返して所望のデータを書込む不揮発性半導体記憶装置であって、
前記読出電圧は、前記電荷蓄積層における前記電荷の保持状態の変化により前記セル電流が増加する傾きを打ち消す傾きで、前記書込電圧を前記ゲート電極に印加する度に減少するように設定されており、
前記読出電圧は、所定の電圧値を超えた場合に一定に保たれることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記半導体基板は、
前記ソース領域と前記ドレイン領域との間にて前記ソース領域に密着し且つ前記ドレイン領域と離間し、前記ソース領域に用いられる不純物と同一の導電型で前記ソース領域よりも低濃度に形成された第１のＬＤＤ層と、
前記ソース領域と前記ドレイン領域との間にて前記ドレイン領域に密着し且つ前記ソース領域と離間し、前記ドレイン領域に用いられる不純物と同一の導電型で前記ドレイン領域よりも低濃度に形成された第２のＬＤＤ層と、を備え、
前記電荷蓄積層は、
前記ゲート電極の一端側に接続され、且つ前記第１のＬＤＤ層上に形成された第１の電荷蓄積層と、
前記ゲート電極の他端側に接続され、且つ前記第２のＬＤＤ層上に形成された第２の電荷蓄積層と、を備え、
前記データの書込みは、前記第１または第２の電荷蓄積層の少なくともいずれかに電荷を注入することによって行うことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の両側に、電荷蓄積窒化膜を用いた記憶素子を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置としてのＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｕｂｓｔｒａｔｅ）型のメモリセルは、Ｐ型の半導体基板上に形成されたゲート絶縁膜を挟んで半導体基板に対向配置されたゲート電極と、ゲート電極の両側面に、第１のシリコン酸化膜と、電荷蓄積窒化膜と、第２のシリコン酸化膜とを積層して形成された２つの記憶素子と、これら２つの記憶素子下の半導体基板に、それぞれ形成されたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層と、ＬＤＤ層のゲート電極と反対側の半導体基板にそれぞれ形成されたＮ型の高濃度拡散層であるソース層とドレイン層とを備え、記憶素子、例えばドレイン側の記憶素子に記憶情報「０」を書込む場合は、ゲート電極およびドレイン層に正電圧を印加すると共にソース層を接地電圧とし、ドレイン側のＬＤＤ層に発生したホットエレクトロンをドレイン側の記憶素子の電荷蓄積窒化膜に注入してドレイン側の記憶素子への書込みを行い、ドレイン側の記憶素子の記憶情報を読出す場合には、ゲート電極およびソース層に正電圧を印加すると共にドレイン層を接地電圧とし、記憶素子の電荷蓄積窒化膜に保持された電子による記憶素子下のＬＤＤ層の抵抗増加を利用して、記憶情報が「１」のときは、ソース−ドレイン間を流れるセル電流が比較的高いこと、記憶情報が「０」のときはセル電流が比較的低いことを利用して、ドレイン側の記憶素子へ書込まれた記憶情報を読出している（例えば、特許文献１参照。）。
【０００３】
また、フローティングゲート電極型のメモリセルにおいて、メモリセルに書込む４値データの一つ、例えば"１０"を書込む場合に、メモリセルの内で書込み易いメモリセルが１度の書込みで"１０"の目標閾値電圧になるような初期ゲート電圧で書込み、書込後に書込まれたメモリセルの電圧を確認してメモリセルの電圧が目標閾値電圧に達していない場合は、ゲート電圧を一定値だけ増加させて書込みを行い、確認したメモリセルの電圧が目標閾値電圧に達した場合に書込を終了するベリファイ書込を行っているものがある（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−６４２９５号公報（段落００１９−００２２、段落００２９−００３７、第１図）
【特許文献２】特開２００６−１７２６８１号公報（主に、段落００３１−００３２、第４図、第５図）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した、ＭＯＮＯＳ型のメモリセルにおいては、例えばドレイン側の記憶素子に記憶情報「０」が書込まれている場合、つまり電荷蓄積窒化膜に電子が注入されている場合に、理論的にはゲート電極を挟んで反対側に位置するソース側の記憶素子に対する影響はないはずであるが、実際にはソース側の記憶素子の記憶情報が「１」、つまり電荷蓄積窒化膜に電子が注入されていない場合（以下、この状態を未書込とも称する。）に、ドレイン側の記憶素子に注入された電子の影響を受けてソース側の記憶素子の電荷蓄積窒化膜に電子が存在するようになり、ソース側の記憶素子の記憶情報を読出すときのセル電流が減少してしまい、結果として分離幅Ｗが狭くなってしまうという現象がある。
【０００６】
しかしながら、特許文献１の技術においては、ドレイン側の記憶素子に記憶情報「０」を書込む場合に、ゲート電極およびドレイン層に正電圧を印加し、ソース層を接地電圧して、一度の注入でドレイン側の記憶素子の電荷蓄積窒化膜に電子を注入して書込む１ビット完結型の書込処理を行っているため、製造バラツキによって電子を注入する記憶素子が書込み易い記憶素子の場合には、相対的に書込ゲート電圧が過大になり、反対側に位置する未書込の記憶素子に電子が多めに存在するようになり、図１１にハッチングを付した棒グラフとして示すように、記憶情報が「０」の書込側のセル電流の分布と、記憶情報が「１」の未書込側のセル電流の分布との間の分離幅Ｗが狭くなって、記憶情報の読出時に誤読出が生ずる場合があるという問題がある。
【０００７】
ここに、図１１に白抜きの棒グラフとして示した未書込側初期状態の分布は、書込処理を行っていない場合（製造直後、または全てのメモリセルの記憶素子の消去状態）における、製造バラツキによって生ずる各記憶素子のセル電流の分布を示したものである。
また、分離幅Ｗは、書込側および未書込側のそれぞれの分布形を正規分布と仮定し、図中の表に示す平均値に、所定の倍率を乗じた標準偏差を加減したときの、未書込側のセル電流の下限値と書込側のセル電流の上限値との差の電流値をいう。
【０００８】
なお、フローティングゲート電極型のメモリセルにおいては、１つのメモリセルに対して、４つの記憶状態の内の１つを示すスレッショルド電圧（しきい電圧）とするための電子が注入されるだけであるので、特許文献２に示されたように、１つの記憶状態を示すスレッショルド電圧にメモリセル間でバラツキが生ずることはあっても、ＭＯＮＯＳ型のメモリセルのような、一の側の記憶素子へ注入される電子が、他の側の記憶素子に影響を及ぼすような現象が生じることはない。
【０００９】
上記の記憶情報が「０」の書込側と、記憶情報が「１」の未書込側とのセル電流の分布間の分離幅Ｗの減少を防止するために、現在では、特許文献２に示されたフローティングゲート電極型のメモリセルの場合と同様のベリファイ書込が、ＭＯＮＯＳ型のメモリセルにおいても行われている。
以下に、ＭＯＮＯＳ型のメモリセルについて説明する。
【００１０】
図１２は従来のＭＯＮＯＳ型のメモリセルの断面を示す説明図、図１３は従来のメモリセルアレイを示す回路図、図１４は従来の制御系統を示すブロック図、図１５は従来のメモリセルの等価回路を示す回路図である。
図１２において、１は不揮発性半導体記憶装置としてのＭＯＮＯＳ型のメモリセル（以下、単にメモリセルという。）であり、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）型のメモリセルであって、本説明ではｎＭＯＳ（ｎ−ｃｈａｎｎｅｌ ＭＯＳ）型である。
【００１１】
２は半導体基板であり、比較的低濃度のＰ型不純物を拡散させた単結晶シリコン（Ｓｉ）からなる基板である。
３はゲート電極であり、半導体基板２上に形成された酸化シリコン（ＳｉＯ2）からなるゲート絶縁膜４上にポリシリコンを積層して形成された電極であって、ゲート絶縁膜４を挟んで半導体基板２に対向配置されている。
【００１２】
５、６は高濃度拡散層であり、ゲート電極３の両側のゲート電極３から離間した半導体基板２の表層に比較的高濃度のＮ型不純物を拡散させて形成された拡散層であって、そのゲート電極３との間の半導体基板２には、比較的低濃度にＮ型不純物を拡散させた低濃度拡散層としてのＬＤＤ層がそれぞれ形成されている。
なお、以下の説明においては、区別のために、図１２において左側の高濃度拡散層をソース層５、その低濃度拡散層をＬＤＤ層５ａといい、ゲート電極３を挟んだ反対側、つまり右側の高濃度拡散層をドレイン層６、その低濃度拡散層をＬＤＤ層６ａという。
【００１３】
７はチャネル領域であり、ＭＯＳＦＥＴのチャネルが形成される領域であって、ソース層５とドレイン層６との間のＰ型の半導体基板２のゲート電極３側の領域である。
８は第１のシリコン酸化膜であり、ゲート電極３の側面およびＬＤＤ層５ａ、６ａ上をＬ字状断面形状で覆い、ソース層５およびドレイン層６の端部上に達する酸化シリコンからなる膜厚の薄い薄膜の絶縁膜である。
【００１４】
９は電荷蓄積窒化膜（図１２に網掛けで示す。他の図においても同じ。）であり、第１のシリコン酸化膜８上に積層されたＬ字状の窒化シリコン（Ｓｉ3Ｎ4）からなる絶縁性および誘電性を有する薄膜であって、注入された電荷（本説明では、電子）を蓄積して保持する機能を有している。
１０は第２のシリコン酸化膜であり、電荷蓄積窒化膜９上に積層されたサイドウォール形状の酸化シリコンからなる絶縁膜であって、電荷蓄積窒化膜９に保持された電子の移動を抑制する機能を有している。
【００１５】
ここに、サイドウォール形状とは、本来、矩形にされるべき第２のシリコン酸化膜１０の断面形状が、ゲート電極３の上面を露出させる工程における異方性エッチング等のときに、ゲート電極３の反対側の上方の角部が削り取られて矩形の一の角部が円弧状または放物線状になった断面形状をいう。
１２ａ、１２ｂは記憶素子であり、上記の第１のシリコン酸化膜８、電荷蓄積窒化膜９、第２のシリコン酸化膜１０を順に積層して形成されたＳｉＯ2・Ｓｉ3Ｎ4・ＳｉＯ2構造（ＯＮＯ構造という。）を有するサイドウォール形状の素子であって、記憶素子１２ａはソース層５のＬＤＤ層５ａ上に、記憶素子１２ｂはドレイン層６のＬＤＤ層６ａ上にそれぞれ形成されている。
【００１６】
１４は中間絶縁膜であり、ゲート電極３上や記憶素子１２ａ、１２ｂ上等を覆う半導体基板２上に形成された酸化シリコンからなる厚膜の絶縁膜である。
１５はコンタクトプラグであり、中間絶縁膜１４の上面からソース層５およびドレイン層６に達する貫通穴として形成されたコンタクトホールに、アルミニウム（Ａｌ）やタングステン（Ｗ）等の導電材料を埋め込んで形成された導電性プラグであって、ソース層５およびドレイン層６と中間絶縁膜１４上に形成された配線であるビット線ＢＬとを電気的に接続する機能を有している。
【００１７】
なお、図１２においては、コンタクトプラグ１５は、１つのメモリセル１のソース層５およびドレイン層６に対してそれぞれ形成するように図示しているが、実際には、ソース層５およびドレイン層６は、それぞれ隣接する他のメモリセル１のドレイン層６およびソース層５と共通に形成されており、ドレイン層６のコンタクトプラグ１５は、隣接する他のメモリセル１（図１２において右側）のソース層５のコンタクトプラグとしても、ソース層５のコンタクトプラグ１５は、隣接する他のメモリセル１（図１２において左側）のドレイン層６のコンタクトプラグとしても機能する。
【００１８】
１７はゲートコンタクトであり、中間絶縁膜１４の上面からゲート電極３に達する貫通穴として形成されたコンタクトホールに、コンタクトプラグ１５と同様の導電材料を埋め込んで形成された導電プラグであって、ゲート電極３と中間絶縁膜１４上に形成された配線であるワード線ＷＬとを電気的に接続する機能を有している。
上記のメモリセル１は、以下のようにして製造される。
【００１９】
すなわち、半導体基板２上のアクティブ領域に熱酸化法等によりゲート絶縁膜４を形成し、その上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりゲート電極３を形成するためのポリシリコン膜を堆積して、フォトリソグラフィ、エッチングによりゲート酸化膜４を挟んで半導体基板２に対向するゲート電極３を形成し、ゲート電極３上等に熱酸化法またはＣＶＤ法により第１のシリコン酸化膜８を形成し、その後に隣り合うゲート電極３間に露出している半導体基板２の上面に、低濃度のＮ型不純物を注入してゲート電極３の両側の半導体基板２にＬＤＤ層５ａ、６ａを形成する。
【００２０】
次いで、第１のシリコン酸化膜８上にＣＶＤ法により電荷蓄積窒化膜９を形成し、その上にＣＶＤ法により第２のシリコン酸化膜１０を形成し、エッチングにより第２のシリコン酸化膜１０をサイドウォール形状にした後に、ゲート電極３の両側の第２のシリコン酸化膜１０の外側の半導体基板２に、高濃度のＮ型不純物を注入してＬＤＤ層５ａ、６ａに接続するソース層５、ドレイン層６を形成する。
【００２１】
そして、ソース層５およびドレイン層６の形成後に、ゲート電極３および記憶素子１２ａ、１２ｂを含む半導体基板２上にＣＶＤ法により酸化シリコンからなる中間絶縁膜１４を形成し、フォトリソグラフィ、エッチングにより、中間絶縁膜１４上にソース層５、ドレイン層６にコンタクトプラグ１５を介して接続するビット線ＢＬ、およびゲート電極３にゲートコンタクト１７を介して接続するワード線ＷＬを形成する。
【００２２】
このようにして、メモリセル１が複数製造される。
図１３において、２０はメモリセルアレイであり、複数のメモリセル１を、マトリックス状にＭ行、Ｎ列（Ｍ、Ｎはいずれも２以上の整数）に並べて形成されおり、各行のメモリセル１のそれぞれのゲート電極３は１本のワード線ＷＬに接続され、各列のソース層５および隣接するメモリセル１のドレイン層６はそれぞれ１本のビット線ＢＬに接続されている。
【００２３】
図１３に示すメモリセルアレイ２０は、総行数Ｍ＝２５６、総列数Ｎ＝１６のマトリックスであり、ワード線はＷＬ０〜ＷＬ２５５の２５６本、ビット線はＢＬ１〜ＢＬ１６の１６本が形成されている。
２２は列選択回路であり、各ビット線ＢＬを選択するための選択回路であって、ビット線ＢＬ毎に１つの選択トランジスタ２３が設けられており、複数の選択トランジスタ２３のゲートには、セレクタゲートＳＧが接続している。
【００２４】
図１３に示すセレクタゲートＳＧは４本設けられており、それぞれ４本毎のビット線ＢＬに設けられた選択トランジスタ２３のゲートに接続しており、ＳＧ１〜ＳＧ４の４本が形成されている。
図１４において、２４は行選択回路であり、各ワード線ＷＬを選択するための選択回路であって、列選択回路と同様に構成されている。
【００２５】
２５はビット線電源回路であり、メモリセルアレイ２０の各ビット線ＢＬに供給する電圧を発生する回路である。
２６は読出回路であり、各メモリセル１の記憶素子１２ａ、１２ｂに書込まれた記憶情報を判定するために、各メモリセル１のソース層５−ドレイン層６間を流れる電流（セル電流Ｉｃという。）を検出して読出す回路である。
【００２６】
２７は比較回路であり、メモリセルアレイ２０に記憶情報「０」を書込むときに、読出回路２６で読出したセル電流Ｉｃと、目標電流発生回路２８で発生させた目標電流Ｉｒｅｆとを比較して、セル電流Ｉｃが目標電流Ｉｒｅｆ以下であるか、目標電流Ｉｒｅｆ超であるかを示す判定信号を、ＯＮ、ＯＦＦ的に発生させて制御部２９へ送出する機能を有している。
【００２７】
目標電流発生回路２８は、比較回路２７において、読出回路２６で読出したセル電流Ｉｃと比較する目標電流Ｉｒｅｆを発生させる回路であって、本説明においては、目標電流Ｉｒｅｆ＝１４μＡとした一定電流を発生する。
制御部２９は、マイクロプロセッサ等で形成され、その内蔵メモリに格納されたプログラムにより、上記各部を制御してメモリセルアレイ２０の各メモリセル１の記憶素子１２ａ、１２ｂに対する記憶情報の書込動作、読出動作、消去動作等を実行する機能を有している。
【００２８】
上記のメモリセルアレイ２０、列選択回路２２、行選択回路２４、ビット線電源回路２５、読出回路２６、比較回路２７、目標電流発生回路２８、制御部２９を有する構成の不揮発性半導体記憶装置は、他の同様な構成からなる不揮発性半導体記憶装置とともに半導体ウェハ上にそれぞれダイシングにて個片化される前のチップとして形成され、各メモリセル１への記憶情報の書込動作等の処理は、半導体ウェハに形成された各不揮発性半導体装置のチップの端子（電極パッド）にプローブ等で接続する外部制御装置としての記憶情報書込装置３０と連携して行われる。
【００２９】
３１は記憶情報書込装置３０の主制御部であり、記憶情報書込装置３０の各部を制御しながら、制御部２９と連携して書込処理等を実行する機能を備えている。
３２は記憶情報書込装置３０の記憶部であり、主制御部３１が実行するプログラムやそれに用いる記憶情報テーブル（後述）等の各種のデータおよび主制御部３１による処理結果等が格納される。
【００３０】
３４は可変書込電圧発生部であり、主制御部３１から設定電圧を記した書込電圧発生指令により書込動作のときにメモリセル１のゲート電極３に印加する書込電圧としての書込ゲート電圧Ｖｇｗを、書込回数ｋに応じて段階的に変化させて発生させる機能を有している。
３６は読出電圧発生部であり、読出動作のときにメモリセル１のゲート電極３に供給する読出電圧としての読出ゲート電圧Ｖｇｒを発生させる。
【００３１】
なお、図１４に示す実線は内部接続を示し、破線は外部接続を示す。
上記したメモリセル１は、図１５に示す等価回路のように、それぞれのＬＤＤ層５ａ、６ａが、記憶素子１２ａ、１２ｂの電荷蓄積窒化膜９に注入された電子の保持状態に応じて抵抗値が変化する抵抗変化部として機能し、その抵抗変化部の抵抗値の変化（電子の保持量が多いと抵抗値が上昇）により、ソース層５−ドレイン層６の間を流れるセル電流Ｉｃが増減する。
【００３２】
この電子の保持状態に応じた抵抗値の変化によるセル電流Ｉｃの増減を利用して、記憶素子１２ａ、１２ｂの記憶情報「０」（電荷蓄積窒化膜９に所定の量の電子を保持させた保持状態）、または記憶情報「１」（電荷蓄積窒化膜９に電子が保持されていない空状態）を読出すことが可能になる。
また、記憶素子１２ａ、１２ｂを有する２ビットのメモリセル１は、１つのメモリセル１で、図１６に示すように、これらを組合せた「１、１」（図１６（ａ））、「１、０」（図１６（ｂ））、「０、１」（図１６（ｃ））「０、０」（図１６（ｄ））の４つの記憶状態を表すことができる。
【００３３】
このような記憶素子１２ａまたは１２ｂに記憶情報「０」を書込む書込動作において、ドレイン層６側の記憶素子１２ｂへ記憶情報「０」を書込む場合は、図１７（ａ）に示すように、ゲート電極３に接続するワード線ＷＬに書込ゲート電圧Ｖｇｗ（＝１０Ｖ）を印加し、ソース層５に接続するビット線ＢＬを０Ｖとし、ドレイン層６に接続するビット線ＢＬに６Ｖを印加して、ＬＤＤ層６ａに発生させたホットエレクトロン（電子）を、ドレイン層６側の記憶素子１２ｂの電荷蓄積窒化膜９に注入してドレイン層６側の記憶素子１２ｂへ記憶情報「０」を書込む。
【００３４】
ソース層５側の記憶素子１２ａへ記憶情報「０」を書込む場合は、図１７（ｂ）に示すように、ゲート電極３に接続するワード線ＷＬに書込ゲート電圧Ｖｇｗ（＝１０Ｖ）を印加し、ドレイン層６に接続するビット線ＢＬを０Ｖとし、ソース層５に接続するビット線ＢＬに６Ｖを印加して、ＬＤＤ層５ａに発生させたホットエレクトロン（電子）を、ソース層５側の記憶素子１２ａの電荷蓄積窒化膜９に注入してソース層５側の記憶素子１２ａへ記憶情報「０」を書込む。
【００３５】
また、記憶素子１２ａまたは１２ｂから記憶情報を読出す読出動作において、ドレイン層６側の記憶素子１２ｂから記憶情報を読出す場合は、図１８（ａ）に示すように、ゲート電極３に接続するワード線ＷＬに読出ゲート電圧Ｖｇｒ（＝３Ｖ）を印加し、ドレイン層６に接続するビット線ＢＬを０Ｖとし、ソース層５に接続するビット線ＢＬに１．７Ｖを印加してセル電流Ｉｃを検出し、そのセル電流Ｉｃが、分離幅Ｗの中央値等として設定した判定電流を超えるときはドレイン層６側の記憶素子１２ｂの記憶情報は「１」と判定し、判定電流以下のときは記憶情報は「０」と判定してドレイン層６側の記憶素子１２ｂの記憶情報を読出す。
【００３６】
ソース層５側の記憶素子１２ａから記憶情報を読出す場合は、図１８（ｂ）に示すように、ゲート電極３に接続するワード線ＷＬに読出ゲート電圧Ｖｇｒ（＝３Ｖ）を印加し、ソース層５に接続するビット線ＢＬを０Ｖとし、ドレイン層６に接続するビット線ＢＬに１．７Ｖを印加してセル電流Ｉｃを検出し、そのセル電流Ｉｃが、判定電流を超えるときはソース層５側の記憶素子１２ａの記憶情報は「１」と判定し、判定電流以下のときは記憶情報は「０」と判定してソース層５側の記憶素子１２ａの記憶情報を読出す。
【００３７】
更に、記憶素子１２ａおよび１２の記憶情報「０」を消去する消去動作においては、図１９に示すように、ゲート電極３に接続するワード線ＷＬに消去ゲート電圧Ｖｇ（＝−６Ｖ）を印加し、ソース層５およびドレイン層６に接続するビット線ＢＬにそれぞれ６Ｖを印加して、それぞれのＬＤＤ層５ａ、６ａに発生させたホットホール（正孔）を、それぞれの記憶素子１２ａ、１２ｂの電荷蓄積窒化膜９に注入して、記憶素子１２ａ、１２ｂの電荷蓄積窒化膜９に保持された電子を中和し、それぞれの記憶素子１２ａ、１２ｂに書込まれた記憶情報を消去、つまり記憶素子１２ａ、１２ｂの記憶情報を「１」にする。
【００３８】
ウェハレベルで全てのチップの記憶素子１２ａ、１２ｂを消去状態とする場合、上記消去動作後に、複数の不揮発性半導体記憶装置のチップが形成された半導体ウェハに対して、３５０℃、４時間の熱処理を施せば、記憶素子１２ａ、１２ｂに書込まれた記憶情報の消去をより良好なものとすることができる。
また、記憶素子１２ａおよび１２ｂのいずれか一方の記憶情報「０」を消去する場合は、ゲート電極３に接続するワード線ＷＬに消去ゲート電圧Ｖｇ（＝−６Ｖ）を印加し、消去する側のビット線ＢＬに６Ｖを印加し、他の側のビット線ＢＬをフローティング状態にして、消去動作を行えばよい。
【００３９】
以下に、ＭＯＮＯＳ型のメモリセルにおける従来のベリファイ書込について説明する。
従来のベリファイ書込処理は、図２０に示すように、書込対象となるメモリセル１の記憶素子１２に記憶情報「０」を書込むときに、読出動作によって読出した当該記憶素子１２を有するメモリセル１のセル電流Ｉｃによって、当該記憶素子１２に記憶情報「０」が書込まれていること、つまり当該記憶素子１２に保持された電子の保持状態を確認するための目標電流Ｉｒｅｆを一定値として設定すると共に、当該記憶素子１２の電荷蓄積窒化膜９に電子を注入するときの、当該メモリセル１のゲート電極３に印加する書込ゲート電圧Ｖｇｗを、初回の電子の注入時の電圧である初期書込電圧Ｖｇｗｓから、書込み難い記憶素子１２であっても、その記憶素子１２のセル電流Ｉｃを確実に目標電流Ｉｒｅｆとすることが可能な設定書込電圧Ｖｇｗｓｅｔまで、複数の回数に分割して、書込電圧幅ΔＶｗで段階的に増加するように設定しておき、複数回に分けて電子を注入する場合に、当該記憶素子１２のセル電流Ｉｃを確認したときに、そのセル電流Ｉｃが目標電流Ｉｒｅｆを超えているときは、書込回数ｋに応じて段階的に設定されたその回の書込ゲート電圧Ｖｇｗで当該記憶素子１２に電子を注入し、セル電流Ｉｃが目標電流Ｉｒｅｆ以下のときは電子を注入しないことによって実行される。
【００４０】
本説明における初期書込電圧Ｖｇｗｓは７．９Ｖ、設定書込電圧Ｖｇｗｓｅｔは１０Ｖ、書込電圧幅ΔＶｗは０．３Ｖに設定され、初期書込電圧Ｖｇｗｓから設定書込電圧Ｖｇｗｓｅｔまで、書込ゲート電圧Ｖｇｗが８段階で増加するよう設定されている。
このようなベリファイ書込処理は、記憶情報書込装置３０の主制御部３１と制御部２９との連携により実行され、主制御部３１は、主に書込回数ｋ（ｋ≧０）の計数と、書込ゲート電圧Ｖｇｗの供給およびＭ行、Ｎ列のメモリセルアレイ２０の、行番地ｍ、列番地ｎ（ｍ、ｎ≧０）の記憶素子１２に書込むべき記憶情報の内容（「１」または「０」）を制御部２９に対して通知する処理を担当し、他の処理は主に制御部２９によって担当され、これら処理を実行するためのプログラムが記憶部３２および制御部２９の内蔵メモリに予め格納されており、主制御部３１および制御部２９が実行するプログラムのステップにより、ベリファイ書込処理におけるハードウェアとしての各機能手段が形成される。
【００４１】
このため、記憶情報書込装置３０の記憶部３２には、各（ｍ，ｎ）番地の記憶素子１２に書込むべき記憶情報を記した記憶情報テーブル、および総書込回数Ｋが格納されると共に、書込回数ｋをカウントするための回数カウントエリアが確保されている。
また、制御部２９の内蔵メモリには、行番地ｎ、列番地ｍをカウントするための行カウントエリア、列カウントエリアが確保されている。
【００４２】
以下に、図２１に示す流れ図を用い、従来のベリファイ書込処理について説明する。
なお、ステップ名は記憶情報書込装置３０の主制御部３１の場合をＳＳＺで、制御部２９の場合をＳＺで表す。
（ＳＳＺ１）記憶情報書込装置３０の主制御部３１は、ベリファイ書込処理を開始すると、書込ゲート電圧Ｖｇｗを、初期書込電圧Ｖｇｗｓとして、初回の書込ゲート電圧Ｖｇｗを設定する。
【００４３】
（ＳＳＺ２）書込ゲート電圧Ｖｇｗを設定した主制御部３１は、記憶部３２の回数カウントエリアの書込回数ｋを"１"として初期化する。
（ＳＳＺ３）主制御部３１は、設定された書込ゲート電圧Ｖｇｗを可変書込電圧発生部３４で発生させて行選択回路２４へ供給すると共に、読出ゲート電圧Ｖｇｒ（本説明では３Ｖ一定）を読出電圧発生部３６で発生させて行選択回路２４へ供給する。
【００４４】
（ＳＳＺ４）これと並行して主制御部３１は、ベリファイ書込処理の開始を通知する書込開始通知を、制御部２９（ステップＳＺ１）へ送信する。
（ＳＺ１）一方、主制御部３１からの書込開始通知の着信を待って待機していた制御部２９は、書込開始通知を受信したときにステップＳＺ２へ移行する。書込開始通知を受信しない場合は前記の待機を継続する。
【００４５】
（ＳＺ２）書込開始通知を受信した制御部２９は、内蔵メモリの行カウントエリアの行番地ｍを"０"として初期化する。
（ＳＺ３）行番地ｍを初期化した制御部２９は、内蔵メモリの列カウントエリアの列番地ｎを"１"として初期化する。
（ＳＺ４）初期化を終えた制御部２９は、書込動作を実行する（ｍ，ｎ）番地（本ステップでは（０，１）番地）に書込む記憶情報を取得するために、書込動作を実行する番地を記した記憶情報送信依頼を、主制御部３１（ステップＳＳＺ５）へ送信する。
【００４６】
（ＳＳＺ５）書込開始通知の送信後に、主制御部３１は、制御部２９からの記憶情報送信依頼の着信を待って待機し、記憶情報送信依頼を受信したときに、記憶部３２の記憶情報テーブルから（ｍ，ｎ）番地に書込むべき記憶情報を読出し、読出した記憶情報を制御部２９（ステップＳＺ５）へ送信する。
（ＳＺ５）記憶情報送信依頼の送信後に、制御部２９は、主制御部３１からの記憶情報の着信を待って待機し、記憶情報を受信したときに、受信した記憶情報が記憶情報「１」を示すものである場合は、当該番地の記憶素子１２への電子の注入を不要と判定してステップＳＺ９へ移行する。
【００４７】
受信した記憶情報が記憶情報「０」を示すものである場合は、当該番地の記憶素子１２への電子の注入を必要と判定してステップＳＺ６へ移行する。
（ＳＺ６）当該番地の記憶素子１２（本ステップからステップＳＺ８までは、記憶素子１２ｂとして説明する。）への電子の注入を必要と判定した制御部２９は、記憶情報書込装置３０の読出電圧発生部３６から供給されている読出ゲート電圧Ｖｇｒを選択して行選択回路２４により、当該番地の記憶素子１２ｂを有するメモリセル１のゲート電極３に接続するワード線ＷＬを選択し、そのワード線ＷＬに読出ゲート電圧Ｖｇｒを供給すると共に、列選択回路２２により当該メモリセル１のドレイン層６に接続するビット線ＢＬに、ビット線電源回路２５で発生させた０Ｖを、ソース層５に接続するビット線ＢＬに１．７Ｖを供給して、そのときのセル電流Ｉｃを読出回路２６により読出し、読出されたセル電流Ｉｃを、目標電流発生回路２８で発生させた目標電流Ｉｒｅｆ（＝１４μＡ）と比較回路２７で比較し、その比較結果の判定信号を受取る。
【００４８】
（ＳＺ７）比較回路２７からの判定信号を受取った制御部２９は、その判定信号が、読出したセル電流Ｉｃが、目標電流Ｉｒｅｆ超を示すものである場合は、当該記憶素子１２ｂへの電子の注入を必要と判定してステップＳＺ８へ移行する。
読出したセル電流Ｉｃが、目標電流Ｉｒｅｆ以下を示すものである場合は、当該記憶素子１２ｂへは電子が十分注入されており、新たな電子の注入は不要と判定してステップＳＺ９へ移行する。
【００４９】
（ＳＺ８）当該記憶素子１２ｂへの電子の注入を必要と判定した制御部２９は、記憶情報書込装置３０の可変書込電圧発生部３４から供給されている書込ゲート電圧Ｖｇｗを選択して行選択回路２４により、当該記憶素子１２ｂを有するメモリセル１のゲート電極３に接続するワード線ＷＬを選択し、そのワード線ＷＬに書込ゲート電圧Ｖｇｗを供給すると共に、列選択回路２２により当該メモリセル１のドレイン層６に接続するビット線ＢＬに、ビット線電源回路２５で発生させた６Ｖを、ソース層５に接続するビット線ＢＬに０Ｖを供給し、他のビット線ＢＬをフローティング状態にして、当該記憶素子１２ｂの電荷蓄積窒化膜９へ電子を注入してステップＳＺ９へ移行する。
【００５０】
（ＳＺ９）制御部２９は、内臓メモリの列カウントエリアの列番地ｎが、総列数Ｎ未満のときは、次の列番号ｎの書込動作を行うことを判定してステップＳＺ１０へ移行する。
列番地ｎが、総列数Ｎ以上のときはステップＳＺ１１へ移行する。
（ＳＺ１０）次の列番号ｎの書込動作を行うことを判定した制御部２９は、列カウントエリアの列番地ｎに"１"を加えて列番号ｎを更新し、ステップＳＺ４へ戻って同じ行の新たな列への書込動作を繰返す。
【００５１】
（ＳＺ１１）制御部２９は、内臓メモリの行カウントエリアの行番地ｍが、総行数Ｍ未満のときは、次の行番号ｍの書込動作を行うことを判定してステップＳＺ１２へ移行する。
行番地ｍが、総行数Ｍ以上のときは、書込回数ｋ（本ステップでは、ｋ＝１）における書込動作の終了を判定してステップＳＺ１３へ移行する。
【００５２】
（ＳＺ１２）次の行番号ｍの書込動作を行うことを判定した制御部２９は、行カウントエリアの行番地ｍに"１"を加えて行番号ｍを更新し、ステップＳＺ３へ戻って新たな行の各列への書込動作を繰返す。
（ＳＺ１３）書込回数ｋにおける書込動作の終了を判定した制御部２９は、今回の書込動作の終了を通知する書込動作終了通知を、主制御部３１（ステップＳＳＺ６）へ送信し、接続子Ｚを介してステップＳＺ１へ戻り、主制御部３１からの次の書込開始通知の着信を待って待機する。
【００５３】
（ＳＳＺ６）記憶情報の送信後に、主制御部３１は、制御部２９からの書込動作終了通知の着信を待って待機しており、書込動作終了通知を受信したときにステップＳＳＺ７へ移行する。書込動作終了通知を受信しない場合は、前記の待機を継続する。
（ＳＳＺ７）書込動作終了通知を受信した主制御部３１は、記憶部３２の回数カウントエリアの書込回数ｋが、総書込回数Ｋ未満のときは、次の回のベリファイ書込処理を行うことを判定してステップＳＳＺ８へ移行する。
【００５４】
書込回数ｋが、総書込回数Ｋ以上のときは、一連のベリファイ書込処理を終了させる。
（ＳＳＺ８）次の回のベリファイ書込処理を行うことを判定した制御部２９は、回数カウントエリアの書込回数ｋに"１"を加え、書込回数ｋを更新してステップＳＳＺ９へ移行する。
（ＳＳＺ９）書込回数ｋを更新した主制御部３１は、書込回数ｋ（本ステップではｋ＝２）における現在書込ゲート電圧Ｖｇｗを設定するために、書込ゲート電圧Ｖｇｗに書込電圧幅ΔＶｗを加えて、新たな書込ゲート電圧Ｖｇｗを設定する。
【００５５】
（ＳＳＺ１０）新たな書込ゲート電圧Ｖｇｗを設定した主制御部３１は、設定された書込ゲート電圧Ｖｇｗが設定書込電圧Ｖｇｗｓｅｔ超のときは、ステップＳＳＺ１１へ移行する。
設定された書込ゲート電圧Ｖｇｗが設定書込電圧Ｖｇｗｓｅｔ以下のときは、ステップＳＳＺ３へ戻って、新たに設定された書込ゲート電圧Ｖｇｗを用いたベリファイ書込処理を繰返す。
【００５６】
（ＳＳＺ１１）設定された書込ゲート電圧Ｖｇｗが設定書込電圧Ｖｇｗｓｅｔ超であることを判定した主制御部３１は、設定された書込ゲート電圧Ｖｇｗを、設定書込電圧Ｖｇｗｓｅｔで一定に保つために、設定された書込ゲート電圧Ｖｇｗを設定書込電圧Ｖｇｗｓｅｔに書直し、ステップＳＳＺ３へ戻って、新たに設定された書込ゲート電圧Ｖｇｗを用いたベリファイ書込処理を繰返す。
【００５７】
上記説明では、ウェハ状態での書込みや消去等を例とした記載としたが、半導体ウェハをダイシングして、不揮発性半導体記憶装置を各々チップに個片化した後に各チップのメモリセルに対して書込み等の処理を行う場合においても、上記と同様に行うことで、記憶素子への所望の記憶情報の書込み、消去等が実行できる。
ここで、従来のベリファイ書込処理における当該記憶素子１２を有するメモリセル１のセル電流Ｉｃの変化の様子を、図２０、図２２を用いて説明する。
【００５８】
図２０に示すように、初回（ｋ＝１）の書込動作時に供給される書込ゲート電圧Ｖｇｗは７．９Ｖであり、その現在書込ゲート電圧Ｖｇｗで電子を注入された記憶素子１２を有するメモリセル１のセル電流Ｉｃは、図２２に示すように、１９μＡ程度に減少するが、目標電流Ｉｒｅｆ（＝１４μＡ）を超えているので、メモリセルアレイ２０の記憶情報「０」を書込む各記憶素子１２への一連の書込動作の終了後に、次の回（ｋ＝２）の書込ゲート電圧Ｖｇｗ＝８．１Ｖのときに、上記ステップＳＺ７で、再注入が必要と判定されて再度電子が注入され、そのセル電流Ｉｃは目標電流Ｉｒｅｆ以下になる。
【００５９】
また、当該メモリセル１の反対側の未書込側の記憶素子１２の記憶情報が「１」の場合には、その記憶素子１２にも僅かに電子が注入され、未書込側の記憶素子１２のセル電流Ｉｃも僅かながら減少する。
その後の書込動作においては、書込回数ｋの経過に伴ってリテンション（記憶素子１２から第１および第２のシリコン酸化膜８、１０を経由して電子が自然に漏れ、電荷蓄積窒化膜９における電子の保持量が減少することをいう。）や、ゲートディスターブ（選択されたメモリセル１の記憶素子１２に電子を注入するときに、ワード線ＷＬを共通にする他の非選択メモリセル１が影響を受けて非選択メモリセル１の記憶素子１２に保持された電子が抜けたり、入ったりすることをいう。）等により、当該記憶素子１２の電子の保持量が減少して、セル電流Ｉｃが徐々に増加する。
【００６０】
このセル電流Ｉｃの増加により、ステップＳＺ６における読出動作で目標電流Ｉｒｅｆ超のセル電流Ｉｃが読出されると、図２２に示す１０回目（ｋ＝１０）のステップＳＺ７における判定で、再び再注入が必要と判定され、この間に書込回数ｋが進行して、図２０に示す１０回目の現在書込ゲート電圧Ｖｇｗが、設定書込電圧Ｖｇｗｓｅｔと同じ１０Ｖになっているので、ステップＳＺ８において、低い書込ゲート電圧Ｖｇｗ（＝８．１Ｖ）で記憶情報「０」の書込みが可能な書込み易い記憶素子１２に対して、高い現在書込ゲート電圧Ｖｇｗ（＝１０Ｖ）で書込動作が行われ、その後のセル電流Ｉｃが２μＡ程度となって大幅に減少する、
このとき、図２２に示すように、当該メモリセル１の反対側の記憶素子１２の記憶情報が「１」（未書込側）の場合には、その記憶素子１２に、高い現在書込ゲート電圧Ｖｇｗの影響により、より多くの電子が注入され、３３μＡ程度のセル電流Ｉｃが流れるようになる。
【００６１】
上記した従来のベリファイ書込処理において、記憶情報［０］が一旦書込まれた記憶素子１２に対する再書込が行われなかった、理想的な場合には、図２３に示すように、書込側のバラツキが減少し、図中に示す非書込側の標準偏差が、図１１の図中に示した非書込側の標準偏差と同等であるのに対して、書込側の標準偏差は、図１１の書込側の標準偏差の１／４程度に減少し、分離幅Ｗが拡大して各記憶素子１２の記憶情報の読出時に誤読出が生ずることが低減できる。
【００６２】
しかしながら、従来のベリファイ書込処理においては、図２２等を用いて説明したように、書込み易い記憶素子１２に、低い書込ゲート電圧Ｖｇｗで記憶情報「０」を書込んだ後に、ゲートディスターブ等によってセル電流Ｉｃが徐々に増加して、セル電流Ｉｃが目標電流Ｉｒｅｆを超えてしまうと、書込回数ｋの経過に伴って高められた書込ゲート電圧Ｖｇｗによって再書込みが行われてしまうため、書込み過ぎとなって書込側の記憶素子に保持される電子が過大になる結果、セル電流Ｉｃが大幅に少なくなることから書込側のバラツキが増加して標準偏差が大きくなり、図２４の図中に示す表のように、書込側の標準偏差が、理想的な場合として示した図２３の図中に示す表の書込側の標準偏差の４倍弱となって、図１１に示した１ビット完結型の場合の標準偏差に近くなり、結果として分離幅Ｗが狭くなってしまうという問題がある。
【００６３】
本発明は、上記の問題点を解決するためになされたもので、一旦記憶情報「０」が書込まれた記憶素子に対する再書込を防止して、読出動作における誤読出を防止する手段を提供することを目的とする。
【課題を解決するための手段】
【００６４】
本発明は、上記課題を解決するために、互いに離間して形成されたソース領域およびドレイン領域とを備えた半導体基板と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成されたゲート電極と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された電荷蓄積層と、を備え、前記ゲート電極に複数回に分けて書込電圧を印加して前記電荷蓄積層に電荷を注入することによってデータを書込むと共に、前記電荷の注入に応じて前記ゲート電極に読出電圧を印加して前記ソース領域と前記ドレイン領域との間に流れるセル電流が目標電流に達したか否かを確認することを繰り返して所望のデータを書込む不揮発性半導体記憶装置であって、前記目標電流は、前記電荷蓄積層における前記電荷の保持状態の変化により前記セル電流が増加する傾きより大きい傾きで、前記書込電圧を前記ゲート電極に印加する度に増加するように設定されており、前記目標電流は、所定の電流値を超えた場合に一定に保たれることを特徴とする。
【発明の効果】
【００６５】
これにより、本発明は、一旦目標電流以下になるように電子が注入された記憶素子に対して、ゲートディスターブ等により当該記憶素子の電子の保持量が減少してセル電流が徐々に増加したとしても、再書込みが行われることを防ぎ、書込側と非書込側の分離幅Ｗを拡大させて、読出動作における誤読出を防止することができるという効果が得られる。
【図面の簡単な説明】
【００６６】
【図１】実施例１の制御系統を示すブロック図
【図２】実施例１の書込処理を示す流れ図
【図３】実施例１の書込処理の書込ゲート電圧および目標電流の変化を示すグラフ
【図４】実施例１の書込処理時のセル電流の変化を示すグラフ
【図５】図４のＡ部拡大図
【図６】実施例１の書込処理後のセル電流の分布を示す説明図
【図７】実施例２の制御系統を示すブロック図
【図８】実施例２の書込処理を示す流れ図
【図９】実施例２の書込処理の書込ゲート電圧および読出ゲート電圧の変化を示すグラフ
【図１０】実施例２の書込処理後のセル電流の分布を示す説明図
【図１１】従来の１ビット完結型書込処理後のセル電流の分布を示す説明図
【図１２】従来のＭＯＮＯＳ型のメモリセルの断面を示す説明図
【図１３】従来のメモリセルアレイを示す回路図
【図１４】従来の制御系統を示すブロック図
【図１５】従来のメモリセルの等価回路を示す回路図
【図１６】ＭＯＮＯＳ型のメモリセルの４つの記憶状態を示す説明図
【図１７】ＭＯＮＯＳ型のメモリセルの書込動作を示す説明図
【図１８】ＭＯＮＯＳ型のメモリセルの読出動作を示す説明図
【図１９】ＭＯＮＯＳ型のメモリセルの消去動作を示す説明図
【図２０】従来のベリファイ書込処理の書込ゲート電圧の変化を示すグラフ
【図２１】従来のベリファイ書込処理を示す流れ図
【図２２】従来のベリファイ書込処理時のセル電流の変化を示すグラフ
【図２３】従来の理想的なベリファイ書込処理後のセル電流の分布を示す説明図
【図２４】従来のベリファイ書込処理後のセル電流の分布を示す説明図
【発明を実施するための形態】
【００６７】
以下に、図面を参照して本発明による不揮発性半導体記憶装置の実施例について説明する。
【実施例１】
【００６８】
図１は実施例１の制御系統を示すブロック図、図２は実施例１の書込処理を示す流れ図である。
なお、上記従来技術と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の不揮発性半導体記憶装置としてのメモリセル１およびメモリセルアレイ２０等の構成は、図１２および図１３に示したメモリセル１およびメモリセルアレイ２０等と同様である。
【００６９】
図１において、４１は可変目標電流発生回路であり、制御部２９からの制御信号により各種の設定を変更して、読出回路２６で読出したセル電流Ｉｃと比較する目標電流Ｉｒｅｆを発生させる回路であって、書込回数ｋに応じて段階的に変化させた目標電流Ｉｒｅｆを発生させる。
その他の制御系統の構成は、図１４の場合と同様である。
【００７０】
本実施例の書込処理は、図２１を用いて説明した従来のベリファイ書込処理と同様であるが、書込対象となるメモリセル１の記憶素子１２に記憶情報「０」を書込むときに、読出動作によって読出した当該記憶素子１２を有するメモリセル１のセル電流Ｉｃによって、当該記憶素子１２に記憶情報「０」が書込まれていること、つまり当該記憶素子１２に保持された電子の保持状態を確認するときの目標電流Ｉｒｅｆの設定が異なっている。
【００７１】
すなわち、本実施例の目標電流Ｉｒｅｆは、初回のセル電流Ｉｃの読出時における目標電流Ｉｒｅｆである初期目標電流Ｉｒｅｆｓから、書込み難い記憶素子１２であっても設定書込電圧Ｖｇｗｓｅｔで書込めば確実に書込むことが可能なセル電流Ｉｃを確認することができる設定目標電流Ｉｒｅｆｓｅｔまで、複数の回数に分割して、電流幅ΔＩで段階的に増加するように設定される。
【００７２】
本実施例では、図３に示すように、初期目標電流Ｉｒｅｆｓは１２．１μＡ、設定目標電流Ｉｒｅｆｓｅｔは１４μＡ、電流幅ΔＩは０．１μＡに設定され、初期目標電流Ｉｒｅｆｓから設定目標電流Ｉｒｅｆｓｅｔまで、目標電流Ｉｒｅｆが２０段階で増加するよう設定されている。
また、本実施例の書込ゲート電圧Ｖｇｗは、従来と同様に初期書込電圧Ｖｇｗｓから設定書込電圧Ｖｇｗｓｅｔまで、９段階で増加するよう設定されている。
【００７３】
上記の電流幅ΔＩは、０．１μＡ以上、０．２μＡ以下の範囲で、増加するように設定することが望ましい。
電流幅ΔＩを、０．２μＡより大きく設定すると、初期目標電流Ｉｒｅｆｓを設定目標電流Ｉｒｅｆｓｅｔに対して、４μＡより多く減少させることになり、１つの記憶素子１２に対して高められていく書込ゲート電圧Ｖｇｗで何回も書込動作が行われることになる結果、当該記憶素子１２の電荷蓄積窒化膜９に過大な電子が蓄積され、電流幅ΔＩを、０．１μＡ未満に設定すると、ゲートディスターブ等により当該記憶素子１２の電荷蓄積窒化膜９に保持された電子が減少してセル電流Ｉｃが増加していく傾きより小さくなって、読出されたセル電流Ｉｃが目標電流Ｉｒｅｆを上回ってしまい、再書込みが行われてしまうからである。
【００７４】
このため、目標電流Ｉｒｅｆの増加の傾き（１回の書込回数当りの電流幅ΔＩに相当する。）は、記憶素子１２における電子の保持状態の変化によりセル電流Ｉｃが増加する傾きより大きい傾きで、できるだけ小さくなるよう、つまりセル電流Ｉｃの電流増加がぎりぎり追い付かないよう設定することが望ましい。
本実施例の書込処理は、書込対象となる記憶素子１２に記憶情報「０」を書込むときに、メモリセル１のセル電流Ｉｃによって、当該記憶素子１２に記憶情報「０」が書込まれていることを確認するための目標電流Ｉｒｅｆを、上記で説明した図３に示す段階的に増加する目標電流Ｉｒｅｆに設定すると共に、従来と同様に、書込ゲート電圧Ｖｇｗを段階的に増加するように設定しておき、複数回に分けて電子を注入する場合に、当該記憶素子１２のセル電流Ｉｃを確認したときに、そのセル電流Ｉｃがその回の目標電流Ｉｒｅｆを超えているときは、書込回数ｋに応じて段階的に設定されたその回の書込ゲート電圧Ｖｇｗで、当該記憶素子１２に電子を注入し、セル電流Ｉｃが目標電流Ｉｒｅｆ以下のときは電子を注入しないことによって実行される。
【００７５】
このような書込処理は、記憶情報書込装置３０の主制御部３１と制御部２９との連携により実行され、主制御部３１は、従来と同様の処理に加えて、目標電流Ｉｒｅｆの変化の設定処理を担当し、可変目標電流発生回路４１による目標電流Ｉｒｅｆの電流値の設定処理を含む他の処理は主に制御部２９によって担当され、これら処理を実行するためのプログラムが記憶部３２および制御部２９の内蔵メモリに予め格納されており、主制御部３１および制御部２９が実行するプログラムのステップにより、本実施例の書込処理におけるハードウェアとしての各機能手段が形成される。
【００７６】
また、記憶情報書込装置３０の記憶部３２には、従来と同様の記憶情報テーブルおよび総書込回数Ｋが格納されると共に、回数カウントエリアが確保されている。
更に、制御部２９の内蔵メモリには、従来と同様の行カウントエリア、列カウントエリアが確保されている。
以下に、図２に示す流れ図を用い、本実施例の書込処理について説明する。
【００７７】
なお、ステップ名は記憶情報書込装置３０の主制御部３１の場合をＳＳＡで、制御部２９の場合をＳＡで表す。
（ＳＳＡ１）記憶情報書込装置３０の主制御部３１は、書込処理を開始すると、目標電流Ｉｒｅｆを、初期目標電流Ｉｒｅｆｓとして、初回の目標電流Ｉｒｅｆを設定する。
（ＳＳＡ２）目標電流Ｉｒｅｆを設定した主制御部３１は、従来のステップＳＳＺ１と同様にして、書込ゲート電圧Ｖｇｗを初回の書込ゲート電圧Ｖｇｗに設定する。
【００７８】
その後の主制御部３１のステップＳＳＡ３、ＳＳＡ４の作動は、上記した従来の主制御部３１のステップＳＳＺ２、ＳＳＺ３の作動と同様であるので、その説明を省略する。
（ＳＳＡ５）書込ゲート電圧Ｖｇｗおよび読出ゲート電圧Ｖｇｒ（本実施例では３Ｖ一定）の供給と並行して主制御部３１は、設定された目標電流Ｉｒｅｆを添付した、書込処理の開始を通知する書込開始通知を、制御部２９（ステップＳＡ１）へ送信する。
【００７９】
（ＳＡ１）一方、主制御部３１からの書込開始通知の着信を待って待機していた制御部２９は、書込開始通知を受信したときにステップＳＡ２へ移行する。書込開始通知を受信しない場合は、前記の待機を継続する。
（ＳＡ２）書込開始通知を受信した制御部２９は、書込開始通知に添付された目標電流Ｉｒｅｆを基に、可変目標電流発生回路４１の設定を制御して、今回の書込動作に設定された目標電流Ｉｒｅｆを発生させる。
【００８０】
（ＳＡ３）目標電流Ｉｒｅｆを発生させた制御部２９は、従来のステップＳＺ２と同様にして、行番地ｍを初期化する。
その後の制御部２９のステップＳＡ４〜ＳＡ１３、および主制御部３１のステップＳＳＡ６の作動は、上記した従来の制御部２９のステップＳＺ３〜ＳＺ１２、および主制御部３１のステップＳＳＺ５の作動と同様であるので、その説明を省略する。
【００８１】
この場合に、ステップＳＡ７において、比較回路２７によって読出されたセル電流Ｉｃと比較する目標電流Ｉｒｅｆは、可変目標電流発生回路４１で発生させた目標電流Ｉｒｅｆが用いられる。
（ＳＡ１４）書込回数ｋにおける書込動作の終了を判定した制御部２９は、今回の書込動作の終了を通知する書込動作終了通知を、主制御部３１（ステップＳＳＡ７）へ送信し、接続子Ａを介してステップＳＡ１へ戻り、主制御部３１からの次の書込開始通知の着信を待って待機する。
【００８２】
（ＳＳＡ７）記憶情報の送信後に、主制御部３１は、制御部２９からの書込動作終了通知の着信を待って待機しており、書込動作終了通知を受信したときにステップＳＳＡ８へ移行する。書込動作終了通知を受信しない場合は、前記の待機を継続する。
（ＳＳＡ８）書込動作終了通知を受信した主制御部３１は、記憶部３２の回数カウントエリアの書込回数ｋが、総書込回数Ｋ未満のときは、次の回の書込処理を行うことを判定してステップＳＳＡ９へ移行する。
【００８３】
書込回数ｋが、総書込回数Ｋ以上のときは、本実施例の一連の書込処理を終了させる。
（ＳＳＡ９）次の回の書込処理を行うことを判定した制御部２９は、従来のステップＳＳＺ８と同様にして、書込回数ｋを更新し、ステップＳＳＡ１０へ移行する。
（ＳＳＡ１０）書込回数ｋを更新した主制御部３１は、書込回数ｋ（本ステップではｋ＝２）における目標電流Ｉｒｅｆを設定するために、目標電流Ｉｒｅｆに電流幅ΔＩを加えて、新たな目標電流Ｉｒｅｆを設定する。
【００８４】
（ＳＳＡ１１）新たな目標電流Ｉｒｅｆを設定した主制御部３１は、設定された目標電流Ｉｒｅｆが設定目標電流Ｉｒｅｆｓｅｔ超のときはステップＳＳＡ１２へ移行する。
設定された目標電流Ｉｒｅｆが設定目標電流Ｉｒｅｆｓｅｔ以下のときはステップＳＳＡ１３へ移行する。
（ＳＳＡ１２）設定された目標電流Ｉｒｅｆが目標電流Ｉｒｅｆｓｅｔ超であることを判定した主制御部３１は、設定された目標電流Ｉｒｅｆを、設定目標電流Ｉｒｅｆｓｅｔで一定に保つために、設定された目標電流Ｉｒｅｆを設定目標電流Ｉｒｅｆｓｅｔに書直して、ステップＳＳＡ１３へ移行する。
【００８５】
なお、本実施例では、図３に示すように、総書込回数Ｋまでの間に目標電流Ｉｒｅｆを一定に保つ設定はなされていないので、本ステップが実行されることはない。
（ＳＳＡ１３）新たな目標電流Ｉｒｅｆを設定した主制御部３１は、従来のステップＳＳＺ９と同様にして、新たな書込ゲート電圧Ｖｇｗを設定する。
（ＳＳＡ１４）新たな書込ゲート電圧Ｖｇｗを設定した主制御部３１は、設定された書込ゲート電圧Ｖｇｗが設定書込電圧Ｖｇｗｓｅｔ超のときは、ステップＳＳＡ１５へ移行する。
【００８６】
設定された書込ゲート電圧Ｖｇｗが設定書込電圧Ｖｇｗｓｅｔ以下のときは、ステップＳＳＡ４へ戻って、新たに設定された目標電流Ｉｒｅｆおよび書込ゲート電圧Ｖｇｗを用いた本実施例の書込処理を繰返す。
（ＳＳＡ１５）設定された書込ゲート電圧Ｖｇｗが設定書込電圧Ｖｇｗｓｅｔ超であることを判定した主制御部３１は、従来のステップＳＳＺ１１と同様にして、設定された書込ゲート電圧Ｖｇｗを設定書込電圧Ｖｇｗｓｅｔに書直し、ステップＳＳＡ４へ戻って、新たに設定された目標電流Ｉｒｅｆおよび書込ゲート電圧Ｖｇｗを用いた本実施例の書込処理を繰返す。
【００８７】
このような、本実施例の書込処理における当該記憶素子１２を有するメモリセル１のセル電流Ｉｃの変化の様子を、図３、図４、図５を用いて説明する。
図３に示すように、初回（ｋ＝１）の書込動作時に供給される書込ゲート電圧Ｖｇｗは７．９Ｖであり、その現在書込ゲート電圧Ｖｇｗで電子を注入された記憶素子１２を有するメモリセル１のセル電流Ｉｃは、図４に示すように、２５μＡ程度に減少するが、目標電流Ｉｒｅｆ（＝１２．２μＡ）を超えているので、メモリセルアレイ２０の記憶情報「０」を書込む各記憶素子１２への一連の書込動作の終了後に、次の回（ｋ＝２）の書込ゲート電圧Ｖｇｗ＝８．１Ｖのときに、上記ステップＳＡ８で、再注入が必要と判定されて再度電子が注入され、そのセル電流Ｉｃは電荷蓄積窒化膜９に蓄積された電子の保持状態に応じて減少し、図４の例では、５回目（ｋ＝５）の再注入によって段階的に増加する目標電流Ｉｒｅｆ以下になる。
【００８８】
その後の書込動作においては、書込回数ｋの経過に伴ってゲートディスターブ等により当該記憶素子１２の電子の保持量が減少してセル電流Ｉｃが徐々に増加したとしても、図５に示すように、本実施例の目標電流Ｉｒｅｆは、セル電流Ｉｃの増加の傾きより大きい傾きに設定されているので、一旦目標電流Ｉｒｅｆ以下になるように電子が注入された記憶素子１２に対して再書込みが行われることを防ぎ、過大な書込ゲート電圧Ｖｇｗによるセル電流Ｉｃの大幅な減少が生じないため、図６に示すように、図中に示した非書込側の標準偏差が、従来のベリファイ書込処理の場合の図２４の図中に示した非書込側の標準偏差とほぼ同等であるのに対して、書込側の標準偏差は、図２４の書込側の標準偏差の６５％程度に減少しており、分離幅Ｗが拡大して、各記憶素子１２からの記憶情報の読出時に誤読出が生ずることが低減できる。
【００８９】
このように、本実施例の書込処理においては、ゲートディスターブ等によるセル電流Ｉｃの増加の傾きより大きい傾きに設定された目標電流Ｉｒｅｆを用いて、書込対象の記憶素子１２の電子の保持状態を確認しながら書込動作を行うので、一旦記憶情報「０」が書込まれた記憶素子１２に対して再書込みが行われることを防ぎ、書込側と非書込側の分離幅Ｗを拡大させて、読出動作における誤読出を防止することができる。
【００９０】
以上説明したように、本実施例では、ゲート絶縁膜を挟んで半導体基板に対向配置されたゲート電極の両側に形成された電子蓄積窒化膜を有する２つの記憶素子を備えたメモリセルにおいて、記憶素子の電子蓄積窒化膜に複数の回数に分割して電子を注入する場合におけるゲート電極に印加する書込電圧を初期書込電圧から設定書込電圧までの間を段階的に増加するよう設定すると共に、ソース層とドレイン層との間を流れるセル電流を用いて書込電圧で注入した電子の保持状態を確認するための目標電流を、記憶素子の電子の保持状態の変化によりセル電流が増加する傾きより大きい傾きで、初期目標電流から設定目標電流までの間を段階的に増加するよう設定しておき、記憶素子に電子を注入する場合に、セル電流が目標電流を超えているときは、当該書込電圧で当該記憶素子に電子を注入し、セル電流が目標電流以下のときは当該記憶素子へ電子を注入しないようにしたことによって、一旦目標電流以下になるように電子が注入された記憶素子に対して、ゲートディスターブ等により当該記憶素子の電子の保持量が減少してセル電流が徐々に増加したとしても、再書込みが行われることを防ぎ、書込側と非書込側の分離幅Ｗを拡大させて、読出動作における誤読出を防止することができる。
【実施例２】
【００９１】
図７は実施例２の制御系統を示すブロック図、図８は実施例２の書込処理を示す流れ図である。
なお、上記従来技術と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のメモリセル１およびメモリセルアレイ２０等の構成は、図１２および図１３に示したメモリセル１およびメモリセルアレイ２０等と同様である。
【００９２】
図７において、４５は可変読出電圧発生部であり、主制御部３１から設定電圧を記した読出電圧発生指令により読出動作のときにメモリセル１のゲート電極３に印加する読出ゲート電圧Ｖｇｒを、書込回数ｋに応じて段階的に変化させて発生させる機能を有している。
その他の制御系統の構成は、図１４の場合と同様である。
【００９３】
本実施例の書込処理は、図２１を用いて説明した従来のベリファイ書込処理と同様であるが、書込対象となるメモリセル１の記憶素子１２に記憶情報「０」を書込むときの読出動作において、当該記憶素子１２に記憶情報「０」が書込まれていること、つまり当該記憶素子１２に保持された電子の保持状態を確認するために当該記憶素子１２を有するメモリセル１のセル電流Ｉｃを読出すときの読出ゲート電圧Ｖｇｒの設定が異なっている。
【００９４】
すなわち、本実施例の読出ゲート電圧Ｖｇｒは、初回のセル電流Ｉｃの読出時における読出ゲート電圧Ｖｇｒである初期読出電圧Ｖｇｒｓから設定読出電圧Ｖｇｒｓｅｔまで、複数の回数に分割して段階的に減少するように設定される。
本実施例では、図９に示すように、初期読出電圧Ｖｇｒｓは３．６２Ｖ、設定読出電圧Ｖｇｒｓｅｔは３．５Ｖ、読出電圧幅ΔＶｒは０．０３Ｖに設定され、初期読出電圧Ｖｇｒｓから設定読出電圧Ｖｇｒｓｅｔまで、読出ゲート電圧Ｖｇｒが１段階を２回として５段階で減少するよう設定されている。
【００９５】
また、本実施例の書込ゲート電圧Ｖｇｗは、初期書込電圧Ｖｇｗｓ＝７．９Ｖから設定書込電圧Ｖｇｗｓｅｔ＝１０．６Ｖまで、書込電圧幅ΔＶｗを０．３Ｖとして１０段階で増加するよう設定されている。
なお、本実施例の目標電流Ｉｒｅｆは、１４μＡで一定値に設定されている。
上記した読出動作における読出ゲート電圧Ｖｇｒを減少させると、同じメモリセル１から読出されるセル電流Ｉｃが減少し、読出ゲート電圧Ｖｇｒ０．１Ｖ当りで、セル電流Ｉｃが２μＡ減少する。
【００９６】
従って、読出電圧幅ΔＶｒは、０．０１Ｖ以上、０．０２Ｖ以下の範囲で、減少するように設定することが望ましい。
読出電圧幅ΔＶｒを、０．０１Ｖ以上、０．０２Ｖ以下の範囲で減少するように設定すれば、読出されるセル電流Ｉｃが、０．１μＡ以上、０．２μＡ以下の範囲で減少し、上記実施例１で目標電流Ｉｒｅｆを０．１μＡ以上、０．２μＡ以下の範囲で増加させた場合と相対的に等価になり、実施例１で説明したのと同様に、当該記憶素子１２の電荷蓄積窒化膜９に過大な電子が蓄積されることがなく、ゲートディスターブ等により当該記憶素子１２の電荷蓄積窒化膜９に保持された電子の減少によるセル電流Ｉｃの増加を打消すことができ、目標電流Ｉｒｅｆを一定値にしても、結果として当該メモリセル１から読出されたセル電流Ｉｃが目標電流Ｉｒｅｆを上回ることはなく、再書込みが行われてしまうことを防止することができるからである。
【００９７】
このため、読出ゲート電圧Ｖｇｒの減少の傾き（１回の書込回数当りの読出電圧幅ΔＶｒに相当する。）は、記憶素子１２における電子の保持状態の変化によりセル電流Ｉｃが増加する傾きを打消す傾きで、できるだけ小さくなるよう、つまり読出されるセル電流Ｉｃが増加しないぎりぎりの状態に設定することが望ましい。
なお、本実施例の読出電圧幅ΔＶｒは２回当りで０．０３Ｖ減少するように、つまり１回当りで平均０．０１５Ｖ減少するように設定されており、上記した読出電圧幅ΔＶｒの設定範囲で、記憶素子１２における電子の保持状態の変化によりセル電流Ｉｃが増加する傾きを打消す傾きに設定されている。
【００９８】
本実施例の書込処理は、書込対象となる記憶素子１２に記憶情報「０」を書込むときに、当該記憶素子１２に記憶情報「０」が書込まれていることを確認するためのメモリセル１のセル電流Ｉｃを読出すときの読出ゲート電圧Ｖｇｒを、上記で説明した図９に示す段階的に減少する読出ゲート電圧Ｖｇｒに設定すると共に、従来と同様に、目標電流Ｉｒｅｆを一定にし、書込ゲート電圧Ｖｇｗを段階的に増加するように設定しておき、複数回に分けて電子を注入する場合に、設定されたその回の読出ゲート電圧Ｖｇｒで読出した当該記憶素子１２のセル電流Ｉｃを確認したときに、そのセル電流Ｉｃが目標電流Ｉｒｅｆを超えているときは、書込回数ｋに応じて段階的に設定されたその回の書込ゲート電圧Ｖｇｗで、当該記憶素子１２に電子を注入し、セル電流Ｉｃが目標電流Ｉｒｅｆ以下のときは電子を注入しないことによって実行される。
【００９９】
このような書込処理は、記憶情報書込装置３０の主制御部３１と制御部２９との連携により実行され、主制御部３１は、従来と同様の処理に加えて、可変読出電圧発生部４５による読出ゲート電圧Ｖｇｒの設定処理を担当し、他の処理は主に制御部２９によって担当され、これら処理を実行するためのプログラムが記憶部３２および制御部２９の内蔵メモリに予め格納されており、主制御部３１および制御部２９が実行するプログラムのステップにより、本実施例の書込処理におけるハードウェアとしての各機能手段が形成される。
【０１００】
また、記憶情報書込装置３０の記憶部３２には、従来と同様の記憶情報テーブルおよび総書込回数Ｋが格納されると共に、回数カウントエリアが確保されている。
更に、制御部２９の内蔵メモリには、従来と同様の行カウントエリア、列カウントエリアが確保されている。
以下に、図８に示す流れ図を用い、本実施例の書込処理について説明する。
【０１０１】
なお、ステップ名は記憶情報書込装置３０の主制御部３１の場合をＳＳＢで、制御部２９の場合をＳＢで表す。
（ＳＳＢ１）記憶情報書込装置３０の主制御部３１は、書込処理を開始すると、読出ゲート電圧Ｖｇｒを、初期読出電圧Ｖｇｒｓとして、初回の読出ゲート電圧Ｖｇｒを設定する。
【０１０２】
（ＳＳＢ２）読出ゲート電圧Ｖｇｒを設定した主制御部３１は、従来のステップＳＳＺ１と同様にして、書込ゲート電圧Ｖｇｗを初回の書込ゲート電圧Ｖｇｗに設定する。
（ＳＳＢ３）書込ゲート電圧Ｖｇｗを設定した主制御部３１は、従来のステップＳＳＺ２と同様にして、書込回数ｋを初期化する。
（ＳＳＢ４）主制御部３１は、設定された書込ゲート電圧Ｖｇｗを可変書込電圧発生部３４で発生させて行選択回路２４へ供給すると共に、設定された読取ゲート電圧Ｖｇｒを可変読出電圧発生部４５で発生させて行選択回路２４へ供給する。
【０１０３】
（ＳＳＢ５）これと並行して主制御部３１は、書込処理の開始を通知する書込開始通知を、制御部２９（ステップＳＢ１）へ送信する。
その後の制御部２９のステップＳＢ１〜ＳＢ１２、および主制御部３１のステップＳＳＢ６の作動は、上記した従来の制御部２９のステップＳＺ１〜ＳＺ１２、および主制御部３１のステップＳＳＺ５の作動と同様であるので、その説明を省略する。
【０１０４】
この場合に、ステップＳＢ６における読出動作おいては、記憶情報書込装置３０の可変読出電圧発生部４５から供給されている読出ゲート電圧Ｖｇｒが用いられる。
（ＳＢ１３）書込回数ｋにおける書込動作の終了を判定した制御部２９は、今回の書込動作の終了を通知する書込動作終了通知を、主制御部３１（ステップＳＳＢ７）へ送信し、接続子Ｂを介してステップＳＢ１へ戻り、主制御部３１からの次の書込開始通知の着信を待って待機する。
【０１０５】
（ＳＳＢ７）記憶情報の送信後に、主制御部３１は、制御部２９からの書込動作終了通知の着信を待って待機しており、書込動作終了通知を受信したときに、ステップＳＳＢ８へ移行する。書込動作終了通知を受信しない場合は、前記の待機を継続する。
（ＳＳＢ８）書込動作終了通知を受信した主制御部３１は、記憶部３２の回数カウントエリアの書込回数ｋが、総書込回数Ｋ未満のときは、次の回の書込処理を行うことを判定してステップＳＳＢ９へ移行する。
【０１０６】
書込回数ｋが、総書込回数Ｋ以上のときは、本実施例の一連の書込処理を終了させる。
（ＳＳＢ９）次の回の書込処理を行うことを判定した制御部２９は、従来のステップＳＳＺ８と同様にして、書込回数ｋを更新し、ステップＳＳＢ１０へ移行する。
（ＳＳＢ１０）書込回数ｋを更新した主制御部３１は、書込回数ｋ（本ステップではｋ＝２）における読出ゲート電圧Ｖｇｒを設定するために、読出電圧幅ΔＶｒに乗ずる係数Ｐを次式で算出する。
【０１０７】
Ｐ＝ＩＮＴ（（ｋ−１）／２） ・・・・・・・・・・・・・（１）
この場合の演算記号ＩＮＴ（）は、括弧内の数の小数点以下を切捨て、残った整数のみを出力することを示す。本ステップではｋ＝２であるので、Ｐ＝ＩＮＴ（０．５）＝０が係数Ｐとして算出される。
これにより、１段階を２回として段階的に減少する読出ゲート電圧Ｖｇｒが設定される。
【０１０８】
（  ＳＳＢ１１）係数Ｐを算出した主制御部３１は、読出ゲート電圧Ｖｇｒに、読出電圧幅ΔＶｒに係数Ｐを乗じた値を減じて、書込回数ｋにおける新たな読出ゲート電圧Ｖｇｒを設定する。
（ＳＳＢ１２）新たな読出ゲート電圧Ｖｇｒを設定した主制御部３１は、設定された読出ゲート電圧Ｖｇｒが設定読出電圧Ｖｇｒｓｅｔ未満のときはステップＳＳＢ１３へ移行する。
【０１０９】
設定された読出ゲート電圧Ｖｇｒが設定読出電圧Ｖｇｒｓｅｔ以上のときはステップＳＳＢ１４へ移行する。
（ＳＳＢ１３）設定された読出ゲート電圧Ｖｇｒが読出ゲート電圧Ｖｇｒｓｅｔ未満であることを判定した主制御部３１は、設定された読出ゲート電圧Ｖｇｒを、設定読出電圧Ｖｇｒｓｅｔで一定に保つために、設定された読出ゲート電圧Ｖｇｒを設定読出電圧Ｖｇｒｓｅｔに書直して、ステップＳＳＢ１４へ移行する。
【０１１０】
（ＳＳＢ１４）新たな読出ゲート電圧Ｖｇｒを設定した主制御部３１は、従来のステップＳＳＺ９と同様にして、新たな書込ゲート電圧Ｖｇｗを設定する。
（ＳＳＢ１５）新たな書込ゲート電圧Ｖｇｗを設定した主制御部３１は、設定された書込ゲート電圧Ｖｇｗが設定書込電圧Ｖｇｗｓｅｔ超のときは、ステップＳＳＢ１６へ移行する。
【０１１１】
設定された書込ゲート電圧Ｖｇｗが設定書込電圧Ｖｇｗｓｅｔ以下のときは、ステップＳＳＢ４へ戻って、新たに設定された読出ゲート電圧Ｖｇｒおよび書込ゲート電圧Ｖｇｗを用いた本実施例の書込処理を繰返す。
（ＳＳＢ１６）設定された書込ゲート電圧Ｖｇｗが設定書込電圧Ｖｇｗｓｅｔ超であることを判定した主制御部３１は、従来のステップＳＳＺ１１と同様にして、設定された書込ゲート電圧Ｖｇｗを設定書込電圧Ｖｇｗｓｅｔに書直し、ステップＳＳＢ４へ戻って、新たに設定された読出ゲート電圧Ｖｇｒおよび書込ゲート電圧Ｖｇｗを用いた本実施例の書込処理を繰返す。
【０１１２】
このような、本実施例の書込処理における当該記憶素子１２を有するメモリセル１のセル電流Ｉｃは、読出ゲート電圧Ｖｇｒを一定とすれば、実施例１の図５に示したように、書込回数ｋの経過に伴ってゲートディスターブ等により当該記憶素子１２の電子の保持量が減少してセル電流Ｉｃが徐々に増加するが、本実施例では、段階的に減少させる読出ゲート電圧Ｖｇｒの傾きを、セル電流Ｉｃの増加の傾きを打消す傾きに設定して、記憶素子１２から読出されるセル電流Ｉｃの増加を抑制するので、一旦目標電流Ｉｒｅｆ以下になるように電子が注入された記憶素子１２に対して再書込みが行われることを防ぎ、過大な書込ゲート電圧Ｖｇｗによるセル電流Ｉｃの大幅な減少が生じないので、図１０に示すように、図中に示した非書込側の標準偏差が、従来のベリファイ書込処理の場合の図２４の図中に示した非書込側の標準偏差とほぼ同等であるのに対して、書込側の標準偏差は、図２４の書込側の標準偏差の７０％程度に減少しており、分離幅Ｗが拡大して、各記憶素子１２からの記憶情報の読出時に誤読出が生ずることが低減できる。
【０１１３】
このように、本実施例の書込処理においては、ゲートディスターブ等によるセル電流Ｉｃの増加の傾きを打消す傾きに設定された読出ゲート電圧Ｖｇｒを用いて、書込対象の記憶素子１２の電子の保持状態を確認しながら書込動作を行うので、一旦記憶情報「０」が書込まれた記憶素子１２に対して再書込みが行われることを防ぎ、書込側と非書込側の分離幅Ｗを拡大させて、読出動作における誤読出を防止することができる。
【０１１４】
以上説明したように、本実施例では、ゲート絶縁膜を挟んで半導体基板に対向配置されたゲート電極の両側に形成された電子蓄積窒化膜を有する２つの記憶素子を備えたメモリセルにおいて、記憶素子の電子蓄積窒化膜に複数の回数に分割して電子を注入する場合におけるゲート電極に印加する書込電圧を初期書込電圧から設定書込電圧までの間を段階的に増加するよう設定すると共に、ソース層とドレイン層との間を流れるセル電流を用いて書込電圧で注入した電子の保持状態を確認するときのゲート電極に印加する読出電圧を、記憶素子の電子の保持状態の変化によりセル電流が増加する傾きを打消す傾きで、初期読出電圧から設定読出電圧までの間を、段階的に減少するよう設定しておき、記憶素子に電子を注入する場合に、設定された読出電圧で読出したセル電流が、記憶素子に注入された電子の保持状態を確認するための目標電流を超えているときは、当該書込電圧で当該記憶素子に電子を注入し、セル電流が目標電流以下のときは、当該記憶素子へ電子を注入しないようにしたことによって、一旦目標電流以下になるように電子が注入された記憶素子に対して、ゲートディスターブ等により当該記憶素子の電子の保持量が減少してセル電流が徐々に増加したとしても、再書込みが行われることを防ぎ、書込側と非書込側の分離幅Ｗを拡大させて、読出動作における誤読出を防止することができる。
【０１１５】
なお、上記各実施例においては、不揮発性半導体記憶装置としてのＭＯＮＯＳ型のメモリセルは、ｎＭＯＳ型であるとして説明したが、ｐＭＯＳ型であっても同様の効果を得ることができる。この場合に記憶素子の電荷蓄積窒化膜には正孔が注入される。
【符号の説明】
【０１１６】
１ メモリセル
２ 半導体基板
３ ゲート電極
４ ゲート絶縁膜
５ 高濃度拡散層（ソース層）
５ａ、６ａ ＬＤＤ層
６ 高濃度拡散層（ドレイン層）
７ チャネル領域
８ 第１のシリコン酸化膜
９ 電荷蓄積窒化膜
１０ 第２のシリコン酸化膜
１２、１２ａ、１２ｂ 記憶素子
１４ 中間絶縁膜
１５ コンタクトプラグ
１７ ゲートコンタクト
２０ メモリセルアレイ
２２ 列選択回路
２３ 選択トランジスタ
２４ 行選択回路
２５ ビット線電源回路
２６ 読出回路
２７ 比較回路
２８ 目標電流発生回路
２９ 制御部
３０ 記憶情報書込装置
３１ 主制御部
３２ 記憶部
３４ 可変書込電圧発生部
３６ 読出電圧発生部
４１ 可変目標電流発生回路
４５ 可変読出電圧発生部
【図１】
2013232278.tif 000003
【図２】
2013232278.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013232278.tif 000009
【図８】
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【図９】
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【図１０】
2013232278.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2013232278.tif 000016
【図１５】
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【図１６】
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【図１７】
2013232278.tif 000019
【図１８】
2013232278.tif 000020
【図１９】
2013232278.tif 000021
【図２０】
2013232278.tif 000022
【図２１】
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【図２２】
2013232278.tif 000024
【図２３】
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【図２４】
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