(57)【要約】【課題】半導体装置の信頼性を向上させることができる技術を提供する。特に、ゲート電極をメタル材料で構成する電界効果トランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。【解決手段】レジストパターン１２をマスクとしたドライエッチングにより、ゲート電極１３ｎまたはゲート電極１３ｐを形成した後、酸素および水素を含むプラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン１２を除去し、ゲート電極１３ｎまたはゲート電極１３ｐの側面に付着した反応生成物１４を酸化する。その後、洗浄処理を施して、反応生成物１４を除去する。【選択図】図７
2013093438.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法： 
（ａ）半導体基板の主面上に第１絶縁膜を形成する工程；
（ｂ）前記第１絶縁膜上に金属膜を形成する工程；
（ｃ）第１レジストパターンをマスクとしたドライエッチングにより、前記金属膜を加工して、前記金属膜からなるゲート電極を形成する工程；
（ｄ）前記（ｃ）工程の後、酸素および水素を含む第１プラズマ雰囲気中においてアッシング処理を行い、前記第１レジストパターンを除去する工程；
（ｅ）前記（ｄ）工程の後、前記ゲート電極が形成された前記半導体基板に対して洗浄処理を施す工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の前記第１プラズマ雰囲気中において、酸素濃度が水素濃度の０．７〜４．０倍であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の前記第１プラズマ雰囲気中において、酸素濃度が水素濃度の１．０〜２．５倍であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記金属膜は窒化チタンを含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記（ｂ）工程と前記（ｃ）工程との間に、さらに、
（ｆ）前記金属膜上に多結晶シリコン膜を形成する工程；
を含み、
前記（ｃ）工程では、前記第１レジストパターンをマスクとしたドライエッチングにより、前記多結晶シリコン膜および前記金属膜を加工することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の前記第１プラズマ雰囲気中に、さらに窒素またはアルゴンが含まれることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記（ｅ）工程の後に、さらに、
（ｇ）第２レジストパターンをマスクとした不純物のイオン注入により、前記ゲート電極の両側の前記半導体基板に半導体領域を形成する工程； 
（ｈ）前記（ｇ）工程の後、第２プラズマ雰囲気中においてアッシング処理を行い、前記第２レジストパターンを除去する工程；
を含み、
前記（ｈ）工程の前記第２プラズマ雰囲気中に含まれる水素濃度は、前記（ｄ）工程の前記第１プラズマ雰囲気中に含まれる水素濃度よりも低いことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、前記（ｅ）工程の後であって前記（ｇ）工程の前に、さらに、
（ｉ）前記ゲート電極の側面に第２絶縁膜を形成する工程；
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、前記第２絶縁膜は窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、前記（ｈ）工程の後に、さらに、
（ｊ）前記ゲート電極および前記半導体領域を覆うように、前記半導体基板上に層間絶縁膜を形成する工程；
（ｋ）第３レジストパターンをマスクとして、前記層間絶縁膜に前記半導体領域に達する接続孔を形成する工程；
（ｌ）前記（ｋ）工程の後、第３プラズマ雰囲気中においてアッシング処理を行い、前記第３レジストパターンを除去する工程；
を含み、
前記（ｌ）工程の前記第３プラズマ雰囲気中に含まれる水素濃度は、前記（ｄ）工程の前記第１プラズマ雰囲気中に含まれる水素濃度よりも低いことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、前記第１絶縁膜は、ランタンまたはアルミニウムを含むハフニウム系の誘電体膜であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記ハフニウム系の誘電体膜は、酸窒化ハフニウムシリコン、酸化ハフニウムシリコン、酸窒化ハフニウム、または酸化ハフニウムであることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、前記第１絶縁膜は、界面層と、ランタンまたはアルミニウムを含むハフニウム系の誘電体膜との積層膜であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記ハフニウム系の誘電体膜は、酸窒化ハフニウムシリコン、酸化ハフニウムシリコン、酸窒化ハフニウム、または酸化ハフニウムであることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置の製造方法において、前記（ａ）工程と前記（ｂ）工程との間に、さらに
（ｍ）ランタンまたはアルミニウムを含むキャッピング層を形成する工程；
（ｎ）前記半導体基板に熱処理を施して、前記ランタンまたは前記アルミニウムを前記第１絶縁膜へ拡散させる工程；
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程の後には、前記ゲート電極の側面にポリマーが付着しており、
前記ポリマーは、前記（ｄ）工程の前記アッシング処理に曝されており、前記（ｅ）工程の前記洗浄処理にて除去されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。特に、ゲート電極をメタル材料で構成する電界効果トランジスタを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２０１０−１６１３５０号公報（特許文献１）には、アッシング装置で用いられる基板処理方法が記載されており、ドーパントが混入されたレジストの塗布された基板を加熱した後、少なくとも酸素成分と水素成分とを含み、水素成分の濃度が６０％以上７０％以下である反応ガスを処理室に供給し、この反応ガスをプラズマ状態として基板を処理する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１６１３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電界効果トランジスタの微細化に伴い、ゲート絶縁膜に、従来の酸化シリコン（ＳｉＯ２）または酸窒化シリコン（ＳｉＯＮ）に代わり、Ｈｉｇｈ−ｋ材料を採用する技術が検討されている。これは、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を薄くしてゲート容量の向上を図ることにより、電界効果トランジスタの駆動能力を上げるためである。
【０００５】
ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ（High-k）／ＭＧ（Metal Gate）トランジスタ（以下、ＨＫ／ＭＧトランジスタと記す）の製造方法には、ゲートファースト（Gate First）プロセスとゲートラスト（Gate Last）プロセスとがある。
【０００６】
ゲートファーストプロセスは、ゲート絶縁膜およびゲート電極を形成した後に、不純物のイオン注入とそれに続く高温の活性化アニールを行ってソース／ドレイン拡散層を形成する方法であり、従来の製造プロセスとの整合性が高い方法である。一方、ゲートラストプロセスは、不純物のイオン注入とそれに続く高温の活性化アニールを行ってソース／ドレイン拡散層を形成した後に、ゲート絶縁膜およびゲート電極を形成する方法である。
【０００７】
ゲートラストプロセスは、ゲート電極を形成する際に、Ｈｉｇｈ−ｋ材料およびメタル材料は様々な反応ガスに曝されることがなく、また、高温の活性化アニールも施されないので、これらの性質の変化を回避することができる。しかし、ゲートラストプロセスは、ゲートファーストプロセスと比較して複雑なプロセスとなることから製造歩留りの低下が懸念された。
【０００８】
そこで、本発明者らは、ＨＫ／ＭＧトランジスタの製造方法としてゲートファーストプロセスの適用を検討した。しかし、ゲート電極を形成する際には、メタル材料が様々な反応ガスに曝されることにより、ゲート電極の性質および形状が変化して、ＨＫ／ＭＧトランジスタの動作特性が変動することが明らかとなった。そのため、ゲート電極を形成する際に、如何にメタル材料の性質および形状の変化を抑制するかが解決すべき重要な課題となっている。
【０００９】
本発明の目的は、半導体装置の信頼性を向上させることである。
【００１０】
特に、ゲート電極をメタル材料で構成する電界効果トランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１３】
この実施の形態は、半導体基板の主面上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、レジストパターンをマスクとしたドライエッチングにより、金属膜およびゲート絶縁膜を順次加工して、金属膜からなるゲート電極を形成する工程と、酸素および水素を含むプラズマ雰囲気中においてアッシング処理を行い、レジストパターンを除去する工程と、ゲート絶縁膜およびゲート電極が形成された半導体基板に対して洗浄処理を施して、ゲート絶縁膜およびゲート電極の側面に形成された反応生成物を除去する工程と、を有するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
すなわち、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態による半導体装置の製造工程を示すｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタの要部断面図である。
【図２】図１に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図３】図２に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図４】図３に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図５】図４に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図６】図５に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図７】図６に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図８】図７に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図９】図８に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中の図１と同じ個所の要部断面図である。
【図１５】本発明者らが、本発明に先駆けて検討した半導体装置の製造工程を示すｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタの要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の図１５と同じ個所の要部断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、シリコン（Ｓｉ）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２０】
また、以下の実施の形態において、ゲートまたはゲート構造と記す場合は、ゲート絶縁膜とゲート電極との積層膜を言い、ゲート電極とは区別する。
【００２１】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
ここで説明するｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、界面層（例えば酸化シリコン膜）とランタン（Ｌａ）を含む高誘電体膜（例えばランタンを含む酸窒化ハフニウム（ＨｆＬａＯＮ）膜））との積層膜からなるゲート絶縁膜と、その上に形成された金属膜（例えば窒化チタン（ＴｉＮ）膜）と多結晶シリコン膜との積層膜からなるゲート電極とから構成されている。
【００２３】
また、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、界面層（例えば酸化シリコン膜）とアルミニウム（Ａｌ）を含む高誘電体膜（例えばアルミニウムを含む酸窒化ハフニウム（ＨｆＡｌＯＮ）膜））との積層膜からなるゲート絶縁膜と、その上に形成された金属膜（例えば窒化チタン（ＴｉＮ）膜）と多結晶シリコン膜との積層膜からなるゲート電極とから構成されている。
【００２４】
従って、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＮｃｈ用ゲートスタック構造、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＰｃｈ用ゲートスタック構造と記して、両者の構造を区別する。また、Ｎｃｈ用ゲートスタック構造またはＰｃｈ用ゲートスタック構造と言うときは、ゲート絶縁膜の下層を構成する界面層が有る構造および無い構造の両者を言う。
【００２５】
まず、本実施の形態によるＨＫ／ＭＧトランジスタの製造方法がより明確となると思われるため、本発明者らが見出したＨＫ／ＭＧトランジスタにおける動作特性の変動の原因について、図１５および図１６を用いて以下に説明する。
【００２６】
図１５に示すように、単結晶Ｓｉからなる半導体基板５１の主面上にＨＫ／ＭＧトランジスタのゲートを形成する。ゲートは、界面層（Inter Layer）５２、所定の誘電率を有する高誘電体膜（酸化シリコンまたは酸窒化シリコンよりも誘電率が高い誘電体膜）５３、所定の仕事関数を有する金属膜５４、および多結晶シリコン膜５５を積層させたスタック構造を有している。
【００２７】
ここで、界面層５２としては、例えば酸化シリコンまたは酸窒化シリコン等の絶縁膜が適用される。
【００２８】
また、ｎチャネル型ＨＫ／ＭＧトランジスタの場合、高誘電体膜５３としては、ランタンを含むハフニウム系の誘電体膜（例えば酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸窒化ハフニウム（ＨｆＯＮ）、または酸化ハフニウム（ＨｆＯ2）等）が適用される。ランタンを含めることにより、ｎチャネル型ＨＫ／ＭＧトランジスタの閾値電圧（ハフニウム系の誘電体膜の閾値電圧）を調整する。また、ｐチャネル型ＨＫ／ＭＧトランジスタの場合、高誘電体膜５３としては、アルミニウムを含むハフニウム系の誘電体膜（例えば酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸窒化ハフニウム（ＨｆＯＮ）、または酸化ハフニウム（ＨｆＯ2）等）が適用される。アルミニウムを含めることにより、ｐチャネル型ＨＫ／ＭＧトランジスタの閾値電圧（ハフニウム系の誘電体膜の閾値電圧）を調整する。
【００２９】
また、金属膜５４としては、例えばチタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、またはタングステン（Ｗ）等の遷移金属、あるいは窒化チタン（ＴｉＮ）等の窒化金属が適用される。
【００３０】
スタック構造のゲートを形成した直後には、スタック構造のゲートの上面に、ゲートをパターニングする際にマスクとして用いたレジストパターン５６が残り、また、スタック構造のゲートの側面に、反応生成物（ポリマー）５７が付着している。
【００３１】
次に、酸素プラズマ雰囲気中においてアッシング処理を施して、レジストパターン５６を除去し、反応生成物５７を酸化させる。続いて、酸化した反応生成物５７をフッ化水素（ＨＦ）の水溶液などを用いた洗浄処理によって除去する。反応生成物５７は、アッシング処理のみ、または洗浄処理のみでは完全に除去することが難しいため、一旦アッシング処理において酸化した後、洗浄処理によって除去する。
【００３２】
しかし、酸素プラズマ雰囲気中においてアッシング処理を施すと、反応生成物５７は酸化されるが、さらにその内側の金属膜５４も酸化されてしまう。金属膜５４が酸化されると、金属膜５４の仕事関数が変動する。例えばｎチャネル型ＨＫ／ＭＧトランジスタの場合は、金属膜５４が酸化されると閾値電圧が高くなる。
【００３３】
また、図１６に示すように、金属膜５４の側面には金属酸化物５８が形成される。この金属酸化物５８は、その後の洗浄処理によって除去されるため、金属膜５４のゲート長方向の幅が短くなる。その結果、ＨＫ／ＭＧトランジスタのゲート長が設計寸法よりも短くなり、所望する閾値電圧が得られないという問題が生じる。さらに、上面視においてソース／ドレイン領域と金属膜５４との重なる領域が小さくなることにより寄生抵抗が増加して、オン電流が減少するという問題も生じる。ＨＫ／ＭＧトランジスタのゲート長が短くなるに従い、上記問題はますます深刻となっている。
【００３４】
（実施の形態）
本実施の形態によるｎチャネル型ＨＫ／ＭＧトランジスタ（以後、ｎＭＩＳと記す）およびｐチャネル型ＨＫ／ＭＧトランジスタ（以後、ｐＭＩＳと記す）から構成されるＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイスの製造方法について図１〜図１４を用いて工程順に説明する。図１〜図１４はｎＭＩＳおよびｐＭＩＳのチャネル長方向に沿った要部断面図である。
【００３５】
まず、図１に示すように、例えば単結晶シリコンに、例えばｐ型不純物（例えばボロン（Ｂ）等）を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の所定の領域に素子分離部２を形成し、この素子分離部２によってｎＭＩＳが形成される活性領域およびｐＭＩＳが形成される活性領域をそれぞれ分離する。
【００３６】
次に、ｎＭＩＳ領域の半導体基板１に、イオン注入法を用いてｐ型不純物（例えばボロン等）を選択的に導入することによりｐ型ウェル３を形成する。例えばボロンをイオン注入する場合の条件としては、注入エネルギー１５０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２を例示することができる。さらに、イオン注入法を用いてｐ型不純物（例えばボロン等）をチャネル領域に選択的に導入する。例えばボロンをイオン注入する場合の条件としては、注入エネルギー５ｋｅＶ、ドーズ量２×１０１２ｃｍ−２を例示することができる。
【００３７】
同様に、ｐＭＩＳ領域の半導体基板１に、イオン注入法を用いてｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）等）を選択的に導入することにより、ｎ型ウェル４を形成する。例えばリンをイオン注入する場合の条件としては、注入エネルギー２５０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２を例示することができる。さらに、イオン注入法を用いてｎ型不純物（例えばヒ素またはリン等）をチャネル領域に選択的に導入する。例えばヒ素をイオン注入する場合の条件としては、注入エネルギー５０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２を例示することができる。
【００３８】
次に、図２に示すように、半導体基板１の主面上に界面層５を形成する。界面層５は、例えば酸化シリコンまたは酸窒化シリコン等の絶縁膜が適用され、その厚さは、例えば１ｎｍ程度である。続いて、半導体基板１の主面上に、所定の誘電率を有するＨｉｇｈ−ｋ膜（酸化シリコンまたは酸窒化シリコンよりも誘電率が高い誘電体膜）６を形成する。Ｈｉｇｈ−ｋ膜６としては、例えば酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸窒化ハフニウム（ＨｆＯＮ）、または酸化ハフニウム（ＨｆＯ2）等のハフニウム系の誘電体膜が適用される。また、Ｈｉｇｈ−ｋ膜６は、例えばＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）等を用いて形成され、その実効換算膜厚は、例えば１．５ｎｍ程度である。
【００３９】
続いて、窒化処理を施した後、Ｈｉｇｈ−ｋ膜６上に、ｐＭＩＳのしきい値電圧を調整するためのキャッピング層７ｐを堆積する。キャッピング層７ｐは、金属膜または金属酸化膜で形成されている。このような金属膜または金属酸化膜としては、例えば酸化アルミニウム（Ａｌ２Ｏ３）またはアルミニウム等が適用される。また、キャッピング層７ｐは、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．５〜１ｎｍ程度である。続いて、キャッピング層７ｐ上に金属膜８を堆積する。金属膜８としては、例えばチタン、タンタル、ニッケル、ジルコニウム、ルテニウム、コバルト、またはタングステン等の遷移金属、あるいは窒化チタン等の窒化金属が適用される。金属膜８は、例えばスパッタリング法を用いて形成され、その厚さは、例えば１０ｎｍ程度である。
【００４０】
次に、図３に示すように、フォトリソグラフィ法を用いてｐＭＩＳ形成領域を覆うレジストパターン（図示は省略）を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出している金属膜８およびキャッピング層７ｐを除去した後、レジストパターンを除去する。
【００４１】
次に、図４に示すように、半導体基板１の主面上に、ｎＭＩＳの閾値電圧を調整するためのキャッピング層７ｎを堆積する。キャッピング層７ｎは、上記のキャッピング層７ｐとは異なる材料の金属膜または金属酸化膜で形成されている。このような金属膜または金属酸化膜としては、例えば酸化ランタン（ＬａＯ）またはランタン等が適用される。また、キャッピング層７ｎは、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．５〜１ｎｍ程度である。
【００４２】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。この熱処理により、キャッピング層７ｐからアルミニウムがＨｉｇｈ−ｋ膜６へ熱拡散して、ｐＭＩＳ形成領域のＨｉｇｈ−ｋ膜６は高誘電体膜（例えばアルミニウムを含む酸窒化ハフニウム（ＨｆＡｌＯＮ）膜等）６ｐとなる。さらに、この熱処理により、キャッピング層７ｎからランタンがＨｉｇｈ−ｋ膜６へ熱拡散して、ｎＭＩＳ形成領域のＨｉｇｈ−ｋ膜６は高誘電体膜（例えばランタンを含む酸窒化ハフニウム（ＨｆＬａＯＮ）膜等）６ｎとなる。
【００４３】
次に、図５に示すように、金属膜８、キャッピング層７ｎ，７ｐを除去する。なお、キャッピング層７ｎ，７ｐはすべて除去してもよく、またはすべて除去せずに部分的に残してもよい。図５では、キャッピング層７ｎ，７ｐを部分的に残した態様を示している。
【００４４】
これにより、ｎＭＩＳ形成領域には、界面層５および高誘電体膜６ｎからなるゲート絶縁膜９ｎが形成され、ｐＭＩＳ形成領域には、界面層５および高誘電体膜６ｐからなるゲート絶縁膜９ｐが形成される。
【００４５】
次に、図６示すように、半導体基板１の主面上に金属膜１０を堆積する。金属膜１０としては、例えばチタン、タンタル、ニッケル、ジルコニウム、ルテニウム、コバルト、またはタングステン等の遷移金属、あるいは窒化チタン等の窒化金属が適用される。金属膜１０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば１０ｎｍ程度である。続いて、金属膜１０上に多結晶シリコン膜１１を堆積する。多結晶シリコン膜１１は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば１００ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。
【００４６】
次に、図７に示すように、フォトリソグラフィ法を用いてｎＭＩＳ形成領域およびｐＭＩＳ形成領域にそれぞれゲートを形成するためのレジストパターン１２を形成する。続いて、このレジストパターン１２をマスクとして、レジストパターン１２から露出している多結晶シリコン膜１１、金属膜１０、キャッピング層７ｎ，７ｐ、高誘電体膜６ｎ，６ｐ、および界面層５を加工する。金属膜１０が露出するまで多結晶シリコン膜１１の加工に用いるエッチングガスは、例えば六フッ化硫黄（ＳＦ６）、四フッ化メタン（ＣＦ４）、トリフルオロメタン（ＣＨＦ３）、および窒素（Ｎ２）の混合ガス、金属膜１０が露出した後の多結晶シリコン膜１１の加工に用いるエッチングガスは、例えば臭化水素（ＨＢｒ）、酸素（Ｏ２）、およびヘリウム（Ｈｅ）の混合ガスである。また、金属膜１０の加工に用いるエッチングガスは、例えば臭化水素（ＨＢｒ）、塩素（Ｃｌ２）、窒素（Ｎ２）、およびアルゴン（Ａｒ）の混合ガスである。また、高誘電体膜６ｎ，６ｐの加工に用いるエッチングガスは、例えば三塩化ホウ素（ＢＣｌ３）および塩素（Ｃｌ２）の混合ガスである。
【００４７】
これにより、ｎＭＩＳ形成領域に、界面層５と高誘電体膜６ｎとの積層膜からなるゲート絶縁膜９ｎ、キャッピング層７ｎ、および金属膜１０と多結晶シリコン膜１１との積層膜からなるゲート電極１３ｎにより構成されるＮｃｈ用スタックゲート構造のゲートが形成される。
【００４８】
また、ｐＭＩＳ形成領域に、界面層５と高誘電体膜６ｐとの積層膜からなるゲート絶縁膜９ｐ、キャッピング層７ｐ、および金属膜１０と多結晶シリコン膜１１との積層膜からなるゲート電極１３ｐにより構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
【００４９】
ｎＭＩＳのＮｃｈ用スタックゲート構造のゲート（以後、ｎＭＩＳのゲートと記す）の側面およびｐＭＩＳのＰｃｈ用スタックゲート構造のゲート（以後、ｐＭＩＳのゲートと記す）の側面には、反応生成物（ポリマー）１４が付着している。反応生成物１４は、例えばシリコン、チタン、ハフニウム、ランタン、アルミニウム、臭素、または塩素等からなる化合物である。ハフニウムおよびアルミニウムは高誘電体膜６ｎ，６ｐおよびキャッピング層７ｎ，７ｐに含まれていたものであり、臭素および塩素はエッチングガスに含まれていたものである。
【００５０】
次に、図８に示すように、酸素および水素を含むプラズマ雰囲気中においてアッシング処理を施すことにより、ｎＭＩＳのゲートおよびｐＭＩＳのゲートをパターニングする際にマスクとして用いたレジストパターン１２を除去する。
【００５１】
ところで、ｎＭＩＳのゲートの側面およびｐＭＩＳのゲートの側面には、反応生成物１４が付着している。この反応生成物１４はフッ化水素の水溶液などを用いた洗浄処理によって除去することができるが、アッシング処理により反応生成物１４を酸化させておく必要がある。
【００５２】
しかし、酸素プラズマ雰囲気（酸素のみ、または窒素などにより希釈された希釈酸素）中においてアッシング処理を施すと、反応生成物１４は酸化されるが、さらにその内側の金属膜１０も酸化されてしまう。これにより、ｎＭＩＳのゲートおよびｐＭＩＳのゲートの一部を構成する金属膜１０の仕事関数が変動して、ｎＭＩＳおよびｐＭＩＳの所望する閾値電圧が得られないという問題が生じる。
【００５３】
さらに、金属膜１０の側面に金属酸化物が形成されると、後の工程でこの金属酸化物が除去されて、金属膜１０のゲート長方向の幅が短くなる。これにより、ｎＭＩＳのゲート長およびｐＭＩＳのゲート長が設計寸法よりも短くなり、ｎＭＩＳおよびｐＭＩＳの所望する閾値電圧が得られない、また、上面視においてソース／ドレイン領域と金属膜１０との重なる領域が小さくなることにより寄生抵抗が増加して、オン電流が減少するという問題も生じる。
【００５４】
一方、水素プラズマ雰囲気（水素のみ、または窒素などにより希釈された希釈水素）中においてアッシング処理を施すと、レジストパターン１２は除去されるが、反応生成物１４が酸化されない。そのため、フッ化水素の水溶液などを用いた洗浄処理によって反応生成物１４を除去することができない。
【００５５】
そこで、本実施の形態では、アッシング処理を酸素および水素を含むプラズマ雰囲気中において行う。水素は還元性があるので、プラズマ雰囲気中における酸素濃度と水素濃度との比を制御することにより、反応生成物１４は酸化するが、その内側の金属膜１０は酸化しない状態を実現することができる。プラズマ雰囲気中における酸素濃度と水素濃度との関係としては、例えば酸素濃度が水素濃度の０．７〜４．０倍の範囲が適切であると考えられるが、さらに１．０〜２．５倍の範囲が最も好適と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。酸素濃度が水素濃度の０．７倍よりも低いと反応生成物１４が酸化されず、酸素濃度が水素濃度の４．０倍よりも高いと反応生成物１４の内側の金属膜１０が酸化される。
【００５６】
また、酸素および水素を含むプラズマ雰囲気中に不活性ガス、例えば窒素またはアルゴンを添加してもよい。例えば窒素を添加することにより、酸素の乖離が促進されてプラズマが発生しやすくなる。具体的には、窒素、水素、および酸素の混合比をＮ２：Ｈ２：Ｏ２＝２４：１：１とする。この場合、酸素濃度は水素濃度の１．０倍である。アッシング処理の他の条件としては、パワー１０００〜３０００Ｗ、圧力５００〜３０００ｍＴ、温度１００〜２５０℃を例示することができる。
【００５７】
次に、フッ化水素の水溶液などを用いた洗浄処理によって反応生成物１４を除去する。反応生成物１４は酸化されているので、この洗浄処理によって容易に除去することができる。
【００５８】
このように、レジストパターン１２を除去するアッシング処理において、酸素および水素を含むプラズマ雰囲気を用いることにより、ｎＭＩＳのゲートの側面およびｐＭＩＳのゲートの側面に付着した反応生成物１４を酸化させることができるので、その後の工程において、反応生成物１４はフッ化水素の水溶液などを用いた洗浄処理によって除去することができる。
【００５９】
一方、ｎＭＩＳのゲートおよびｐＭＩＳのゲートの一部を構成する金属膜１０の酸化を抑制することができる。これにより、ｎＭＩＳのゲートおよびｐＭＩＳのゲートの一部を構成する金属膜１０の仕事関数の変化を抑えることができるので、ｎＭＩＳおよびｐＭＩＳの所望する閾値電圧を得ることができる。さらに、金属膜１０の側面に金属酸化物が形成されないので、金属膜１０のゲート長方向の幅が短くなる現象を防ぐことができる。これにより、ｎＭＩＳおよびｐＭＩＳの所望する閾値電圧を得ることができる。また、上面視においてｎＭＩＳおよびｐＭＩＳのソース／ドレイン領域と金属膜１０との重なる領域を確保することができるので、寄生抵抗の増加を防いで、ｎＭＩＳおよびｐＭＩＳの所望するオン電流を得ることができる。
【００６０】
次に、図９に示すように、ｎＭＩＳのゲートおよびｐＭＩＳのゲートの一部を構成する金属膜１０は、露出していると酸化その他の変性を受けやすいので、洗浄処理後、速やかにｎＭＩＳのゲートの側面およびｐＭＩＳのゲートの側面に、絶縁膜からなるオフセットサイドウォール１５を形成する。オフセットサイドウォール１５は、半導体基板１の主面上に、例えばＣＶＤ法を用いて、例えば５ｎｍ程度の厚さの絶縁膜を形成した後、ドライエッチング法を用いて、絶縁膜を異方性エッチングすることにより形成される。上記絶縁膜には、例えば窒化シリコン（Ｓｉ３Ｎ４）膜を用いる。窒化シリコン膜は酸化シリコン膜よりも酸素を通し難いため、酸化防止の観点から酸化シリコン膜よりも窒化シリコン膜の方が好ましい。
【００６１】
続いて、ｐＭＩＳ形成領域をレジストパターンで覆い、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ゲートおよびオフセットサイドウォール１５に対して自己整合的にｎ型拡散領域１６を形成する。ｎ型拡散領域１６は半導体領域であり、半導体基板１にリンまたはヒ素などのｎ型不純物を導入することにより形成される。その後、上記レジストパターンを酸素プラズマ雰囲気中のアッシング処理により除去する。酸素および水素を含むプラズマ雰囲気中でアッシング処理を行ってもよいが、このプラズマ雰囲気中に含まれる水素濃度は、前述したレジストパターン１２（ｎＭＩＳのゲートおよびｐＭＩＳのゲートをパターニングする際にマスクとして用いたレジストパターン）を除去するアッシング処理のプラズマ雰囲気中に含まれる水素濃度よりは低いことが好ましい。その理由は、この工程においては、金属膜１０はオフセットサイドウォール１５に覆われており、酸化する可能性が低い。そのため、水素濃度を低くしてアッシング処理を行った方が、この工程で発生しているポリマーをより確実に酸化させることができる。よって、その後の洗浄工程において、ポリマーをより確実に除去することができる。
【００６２】
同様に、ｎＭＩＳ形成領域をレジストパターンで覆い、イオン注入法を用いて、ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）に、ゲートおよびオフセットサイドウォール１５に対して自己整合的にｐ型拡散領域１７を形成する。ｐ型拡散領域１７は半導体領域であり、半導体基板１にボロンなどのｐ型不純物を導入することにより形成される。その後、上記レジストパターンを酸素プラズマ雰囲気中のアッシング処理により除去する。酸素および水素を含むプラズマ雰囲気中でアッシング処理を行ってもよいが、このプラズマ雰囲気中に含まれる水素濃度は、前述したレジストパターン１２を除去するアッシング処理のプラズマ雰囲気中に含まれる水素濃度よりは低いことが好ましい。その理由は、前述したｎ型拡散領域１６を形成する工程の場合と同様である。
【００６３】
次に、図１０に示すように、半導体基板１の主面上に、窒化シリコン膜および酸化シリコン膜を順次堆積した後、ドライエッチング法を用いて、これら窒化シリコン膜および酸化シリコン膜を異方性エッチングする。これにより、ｎＭＩＳのゲートの側面およびｐＭＩＳのゲートの側面にオフセットサイドウォール１５を介してサイドウォール１８を形成する。
【００６４】
続いて、ｐＭＩＳ形成領域をレジストパターンで覆い、イオン注入法を用いて、ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）に、ゲートおよびサイドウォール１８に対して自己整合的にｎ型拡散領域１９を形成する。ｎ型拡散領域１９は半導体領域であり、半導体基板１にリンまたはヒ素などのｎ型不純物を導入することにより形成される。その後、上記レジストパターンを酸素プラズマ雰囲気中のアッシング処理により除去する。酸素および水素を含むプラズマ雰囲気中でアッシング処理を行ってもよいが、このプラズマ雰囲気中に含まれる水素濃度は、前述したレジストパターン１２を除去するアッシング処理のプラズマ雰囲気中に含まれる水素濃度よりは低いことが好ましい。その理由は、この工程においては、金属膜１０はオフセットサイドウォール１５やサイドウォール１８に覆われており、酸化する可能性が低い。そのため、水素濃度を低くしてアッシング処理を行った方が、この工程で発生しているポリマーをより確実に酸化させることができる。よって、その後の洗浄工程において、ポリマーをより確実に除去することができる。
【００６５】
同様に、ｎＭＩＳ形成領域をレジストパターンで覆い、イオン注入法を用いて、ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）に、ゲートおよびサイドウォール１８に対して自己整合的にｐ型拡散領域２０を形成する。ｐ型拡散領域２０は半導体領域であり、半導体基板１にボロンなどのｐ型不純物を導入することにより形成される。その後、上記レジストパターンを酸素プラズマ雰囲気中のアッシング処理により除去する。酸素および水素を含むプラズマ雰囲気中でアッシング処理を行ってもよいが、このプラズマ雰囲気中に含まれる水素濃度は、前述したレジストパターン１２を除去するアッシング処理のプラズマ雰囲気中に含まれる水素濃度よりは低いことが好ましい。その理由は、前述したｎ型拡散領域１９を形成する工程の場合と同様である。
【００６６】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ミリ秒実施される。この熱処理によって、ｎＭＩＳ形成領域のｎ型拡散領域１６およびｎ型拡散領域１９に導入されたｎ型不純物を活性化し、ｐＭＩＳ形成領域のｐ型拡散領域１７およびｐ型拡散領域２０に導入されたｐ型不純物を活性化させて、それぞれのソース／ドレイン領域を形成する。
【００６７】
次に、図１１に示すように、半導体基板１の主面上にニッケル膜を形成し、続いて、熱処理を行う。この熱処理は、例えば４５０℃で実施される。この熱処理によって、半導体基板１を構成するシリコンとニッケル、および多結晶シリコン膜１１を構成するシリコンとニッケルとを固相反応させてニッケルシリサイド（ＮｉＳｉ）を形成する。続いて、硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）との混合溶液を用いて未反応のニッケルを除去することにより、ｎＭＩＳのソース／ドレイン領域の表面およびゲート電極１３ｎの上面にニッケルシリサイド膜２１を形成する。同様に、ｐＭＩＳのソース／ドレイン領域の表面およびゲート電極１３ｐの上面にニッケルシリサイド膜２１を形成する。ニッケルシリサイド膜２１に代えて、例えば白金シリサイド（ＰｔＳｉ）膜、コバルトシリサイド（ＣｏＳｉ２）膜などを使用することもできる。
【００６８】
次に、図１２に示すように、半導体基板１の主面上に、ストッパ絶縁膜２２を堆積する。ストッパ絶縁膜２２は、例えばＣＶＤ法を用いて形成される窒化シリコン膜であり、その厚さは、例えば３０ｎｍ程度である。
【００６９】
続いて、半導体基板１の主面上に、層間絶縁膜２３を形成する。層間絶縁膜２３は、例えばプラズマＣＶＤ法を用いて形成される、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。続いて、層間絶縁膜２３の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化した後、フォトリソグラフィ法およびドライエッチング法を用いて、ストッパ絶縁膜２２および層間絶縁膜２３に接続孔２４を形成する。
【００７０】
次に、図１３に示すように、接続孔２４の底面および側面を含む層間絶縁膜２３上に、例えばスパッタリング法を用いてバリアメタル膜２５ａを形成する。バリアメタル膜２５ａは、例えば窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、または窒化タンタル（ＴａＮ）膜等であり、後の工程で接続孔２４の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板１の主面上に、接続孔２４の内部を埋め込むようにタングステン膜２５ｂを形成する。このタングステン膜２５ｂは、例えばＣＶＤ法またはスパッタリング法を用いて形成される。続いて、タングステン膜２５ｂおよびバリアメタル膜２５ａを、例えばＣＭＰ法を用いて研磨することにより、接続孔２４の内部にバリアメタル膜２５ａとタングステン膜２５ｂとからなるプラグ２５を形成する。
【００７１】
次に、図１４に示すように、半導体基板１の主面上に、配線用絶縁膜２６を形成する。配線用絶縁膜２６は、例えばＴＥＯＳ膜である。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、配線用絶縁膜２６に配線溝２７を形成する。
【００７２】
続いて、配線溝２７の底面および側面を含む配線用絶縁膜２６上に、例えばスパッタリング法を用いてバリアメタル膜２８ａを形成する。バリアメタル膜２８ａは、例えば窒化チタン膜、タンタル膜、または窒化タンタル膜等である。続いて、バリアメタル膜２８ａ上に、例えばスパッタリング法を用いて銅（Ｃｕ）シード層を形成した後、めっき法により配線溝２７の内部を埋め込むように銅膜２８ｂを形成する。続いて、熱処理を行った後、銅膜２８ｂ、銅シード層、およびバリアメタル膜２８ａを、例えばＣＭＰ法を用いて研磨することにより、配線溝２７の内部に銅膜２８ｂを主導体とする配線２８を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
【００７３】
なお、接続孔２４および配線溝２７を形成する際に使用されるレジストパターンを除去する工程においても、前述したｎ型拡散領域１６、ｐ型拡散領域１７、ｎ型拡散領域１９およびｐ型拡散領域２０を形成する際に使用されるレジストパターンを除去する工程と同様に、水素濃度の低いアッシング処理を行うことが好ましい。また、その理由についても同様である。
【００７４】
以上の製造工程により、本実施の形態によるＣＭＩＳデバイス（ｎＭＩＳおよびｐＭＩＳ）が略完成する。
【００７５】
このように、本実施の形態によれば、ｎＭＩＳのゲートおよびｐＭＩＳのゲートを形成する工程において、ｎＭＩＳのゲートおよびｐＭＩＳのゲートの一部を構成する金属膜１０の仕事関数の変化およびゲート長方向の短縮を抑えることができる。これにより、ｎＭＩＳおよびｐＭＩＳの所望する閾値電圧を得ることができる。また、寄生抵抗の増加を防いで、ｎＭＩＳおよびｐＭＩＳの所望するオン電流を得ることができる。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７７】
本発明は、ゲート電極をメタル材料で構成する電界効果トランジスタを有する半導体装置の製造に適用することができる。
【符号の説明】
【００７８】
１  半導体基板
２  素子分離部
３  ｐ型ウェル
４  ｎ型ウェル
５  界面層
６  Ｈｉｇｈ−ｋ膜
６ｎ，６ｐ  高誘電体膜
７ｎ，７ｐ  キャッピング層
８  金属膜
９ｎ，９ｐ  ゲート絶縁膜
１０  金属膜
１１  多結晶シリコン膜
１２  レジストパターン
１３ｎ，１３ｐ  ゲート電極
１４  反応生成物（ポリマー）
１５  オフセットサイドウォール
１６  ｎ型拡散領域
１７  ｐ型拡散領域
１８  サイドウォール
１９  ｎ型拡散領域
２０  ｐ型拡散領域
２１  ニッケルシリサイド膜
２２  ストッパ絶縁膜
２３  層間絶縁膜
２４  接続孔
２５  プラグ
２５ａ  バリアメタル膜
２５ｂ  タングステン膜
２６  配線用絶縁膜
２７  配線溝
２８  配線
２８ａ  バリアメタル膜
２８ｂ  銅膜
５１  半導体基板
５２  界面層
５３  高誘電体膜
５４  金属膜
５５  多結晶シリコン膜
５６  レジストパターン
５７  反応生成物
５８  金属酸化物
【図１】
2013093438.tif 000003
【図２】
2013093438.tif 000004
【図３】
2013093438.tif 000005
【図４】
2013093438.tif 000006
【図５】
2013093438.tif 000007
【図６】
2013093438.tif 000008
【図７】
2013093438.tif 000009
【図８】
2013093438.tif 000010
【図９】
2013093438.tif 000011
【図１０】
2013093438.tif 000012
【図１１】
2013093438.tif 000013
【図１２】
2013093438.tif 000014
【図１３】
2013093438.tif 000015
【図１４】
2013093438.tif 000016
【図１５】
2013093438.tif 000017
【図１６】
2013093438.tif 000018