(57)【要約】【課題】Ｈｉｇｈ−ｋ絶縁膜を用い、かつ、微細化された半導体装置を製造する際に、レジストを除去するＳＰＭ（硫酸と、過酸化水素水との混合液）で窒化チタンが溶解するため、その上に積層されたポリシリコン層に変形や剥がれが発生し、歩留まり低下につながる。【解決手段】ゲート絶縁膜と、ポリシリコン層との間に積層される窒化チタン層を、レジストを除去する前にダミーゲートの領域から除去することで、半導体装置の歩留まりの低下を防ぐ。【選択図】図７Ｊ
2013229497.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板に形成された拡散層と、
前記シリコン基板に形成されて、前記拡散層を分離するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：シャロートレンチアイソレーション）領域と、
前記シリコン基板上に、かつ、前記拡散層および前記ＳＴＩ領域にまたがって積層された第１層と、
前記第１層の直上に積層された後に一部が除去された窒化チタン（ＴｉＮ）層と、
前記第１層または前記窒化チタン層の直上に積層された第２層と、
前記拡散層の上に形成されて、前記第１層と、前記窒化チタン層と、前記第２層とを有するゲートと、
前記ＳＴＩ領域の上に形成されて、前記第１層と、前記第１層の直上に積層された前記第２層とを有するダミーゲートと
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ダミーゲートは、
前記ゲートに許可された最小ピッチより狭いピッチ
を具備する
半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１層は、
酸化シリコン膜と、
前記酸化シリコン膜の上に積層された金属層と
を具備し、
前記第２層は、
ポリシリコン層
を具備する
半導体装置。
【請求項４】
シリコン基板に拡散層およびＳＴＩ領域を形成することと、
前記シリコン基板上に、かつ、前記拡散層および前記ＳＴＩ領域にまたがって第１層を積層することと、
前記第１層の直上に窒化チタン層を積層することと、
前記窒化チタン層の一部を除去することと、
前記第１層または前記窒化チタン層の直上に第２層を積層することと、
前記拡散層の上に、前記第１層と、前記窒化チタン層と、前記第２層とを有するゲートを形成することと、
前記ＳＴＩ領域の上に、前記第１層と、前記第１層の直上に積層された前記第２層とを有するダミーゲートを形成することと
を具備する
半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記ダミーゲートを形成することは、
前記ゲートに許可された最小ピッチより狭いピッチで前記ダミーゲートを形成すること
を具備する
半導体装置の製造方法。
【請求項６】
請求項４または５に記載の半導体装置の製造方法において、
前記第１層を積層することは、
酸化シリコン膜を形成することと、
前記酸化シリコン膜の上に金属層を積層することと
を具備し、
前記第２層を積層することは、
ポリシリコン層を積層すること
を具備する
半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板中に配置されたＳＴＩ領域と、
前記半導体基板中に配置された拡散層と、
前記拡散層上に配置されたゲート電極と、
前記ＳＴＩ領域上に配置された第１ダミーゲート電極と、
前記ＳＴＩ領域上に配置され、前記第１ダミーゲートと隣り合う第２ダミーゲート電極とを有する半導体装置であって、
前記ゲート電極は金属層を有し、前記第１ダミーゲートと前記第２ダミーゲート電極は前記金属層を有さない半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、例えば、窒化チタン（ＴｉＮ）を含む電極材を有する半導体装置およびその製造方法に好適に利用出来るものである。
【背景技術】
【０００２】
ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）には、ソース、ゲートおよびドレインとそれぞれ呼ばれる３つの端子がある。ここで、ゲート端子に電圧を印加することによって、ソースと、ドレインとの間に流れる電流を制御することが出来る。このように、ＦＥＴのゲートは、その電流を制御するために重要な部分である。
【０００３】
ゲートは、シリコン（Ｓｉ）原子を用いて形成されている。ゲートの下には、ゲート絶縁膜と呼ばれる層が配置されている。半導体集積回路の集積密度が向上するに伴い、極薄なゲート絶縁膜の開発が進み、厚さが原子５個分（およそ１．２ナノメートル）のものまで登場した。しかし、ゲート絶縁膜が薄くなるにつれて、量子トンネル効果によるリーク電流が増大してしまう、という悩ましい問題が知られている。
【０００４】
そこで、ゲート絶縁膜の素材として、過去３０年間にわたって使用され続けた二酸化ケイ素に代わって、高誘電率の素材を用いた絶縁膜、いわゆる「Ｈｉｇｈ−ｋ絶縁膜」、が開発された。Ｈｉｇｈ−ｋ絶縁膜は、当初、それまで使用されていたシリコン原子のゲートと組み合わせても上手く動作しなかった。しかし、Ｈｉｇｈ−ｋ絶縁膜は、金属製のゲート、いわゆるメタルゲート、と組み合わせることで上手く動作することが分かった。その結果、リーク電流や発熱などを抑えつつ、トランジスタの性能を高水準で維持することが可能となった。
【０００５】
その一方で、半導体集積回路の微細化が進むに伴い、ゲート間隔が狭い領域にダミーゲートを形成するニーズが顕著になった。その結果、ゲート側壁を保護する窒化シリコン（ＳｉＮ）層の形成過程で異常が発生したり、さらにはゲート電極のショーと不良や消失まで発生したりして、半導体装置としての歩留まりが低下する問題が生じる原因となっている。
【０００６】
上記に関連して、特許文献１（特開２００４−０１４９５４号公報）には、半導体装置に関わる記載が開示されている。この半導体装置は、半導体基板と、ゲート電極と、サイドウォールと、層間絶縁膜と、配線とを備えている。ここで、半導体基板は、素子分離領域と素子分離領域に囲まれた主表面が形成されている。ゲート電極は、主表面上に形成されている。サイドウォールは、電極側面に形成されている。層間絶縁膜は、ゲート電極を含む主表面に堆積されゲート電極の上部端より上方に端面を形成している。配線は、層間絶縁膜上に形成されている。この半導体装置は、基板に対するゲート電極の位置する高さの領域に位置し、主表面上に形成された突起を有し、ゲート電極は配線と電気的に連絡され、突起は配線と電気的に非連絡になるように構成されていることを特徴とする。
【０００７】
また、特許文献２（特開２００４−２８９１３８号公報）には、半導体装置に関わる記載が開示されている。この半導体装置は、ゲート電極を有するＭＯＳトランジスタを備えている。この半導体装置において、ゲート電極の両側には、ダミーパターンが離間して配置されている。ゲート電極の上部には、第１のシリサイド層が形成されている。ゲート電極とダミーパターンとの間に位置する領域には、第２のシリサイド層が形成されている。第１のシリサイド層の厚さは、第２のシリサイド層の厚さよりも厚い。
【０００８】
また、特許文献３（特開２００５−０２６５８６号公報）には、半導体装置に関わる記載が開示されている。この半導体装置は、ダマシン型ゲート構造或いはリプレース型ゲート構造の半導体素子を複数設けてなる。この半導体装置は、半導体素子間の素子形成領域以外の領域に、ダミーパターンを設けたことを特徴とする。
【０００９】
また、特許文献４（特開２０１０−００３８１２号公報）には、半導体装置に関わる記載が開示されている。この半導体装置は、半導体基板と、素子分離領域と、ゲート電極構造と、他のゲート電極構造と、リセスと、半導体層とを有し、以下のことを特徴とする。半導体基板は、第１の格子定数を有する第１の半導体で形成されている。素子分離領域は、半導体基板に形成され、活性領域を画定する。ゲート電極構造は、活性領域上方に形成されている。他のゲート電極構造は、ゲート電極構造両側の活性領域と素子分離領域との境界の一部を覆って半導体基板の表面上方に配置されている。リセスは、ゲート電極構造と他のゲート電極構造の間の活性領域をエッチして形成されている。半導体層は、リセスを埋めてエピタキシャル成長され、第１の格子定数と異なる第２の格子定数を有する第２の半導体で形成されている。
【００１０】
また、特許文献５（特開２０１０−０４０９０９号公報）には、半導体装置の製造方法に関わる記載が開示されている。この半導体装置の製造方法は、（ａ）半導体基板の主面上に高誘電率膜を含むゲート絶縁膜を形成する工程と、（ｂ）ゲート絶縁膜上にゲート電極材料として第１のＴｉＮ膜を形成する工程と、（ｃ）第１のＴｉＮ膜上に加工用マスクとしてＳｉＮ膜を形成する工程と、（ｄ）ＳｉＮ膜上に加工用マスクとして第２のＴｉＮ膜を形成する工程と、（ｅ）第２のＴｉＮ膜上に形成したフォトレジスト膜をマスクにして第２のＴｉＮ膜をパターニングする工程と、（ｆ）フォトレジスト膜を除去した後、パターニングされた第２のＴｉＮ膜をマスクとしてＳｉＮ膜をパターニングする工程と、（ｇ）パターニングされたＳｉＮ膜をマスクにして第１のＴｉＮ膜をパターニングするとともに、第２のＴｉＮ膜を除去することによって、ＳｉＮ膜を露出する工程と、（ｈ）ＳｉＮ膜の一部もしくは全部を除去する工程と、（ｉ）（ｇ）工程においてパターニングされた第１のＴｉＮ膜の一部もしくは全部が、ＭＩＳＦＥＴのメタルゲート電極の部分を形成する工程とを有する。この半導体装置の製造方法は、（ｆ）工程では、ＨＦを用いたウェットエッチングによってＳｉＮ膜をパターニングし、（ｇ）工程では、過酸化水素水を用いたウェットエッチングによって第１のＴｉＮ膜をパターニングし、（ｈ）工程では、ＨＦを用いたウェットエッチングによってＳｉＮ膜を除去することを特徴とする。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−０１４９５４号公報
【特許文献２】特開２００４−２８９１３８号公報
【特許文献３】特開２００５−０２６５８６号公報
【特許文献４】特開２０１０−００３８１２号公報
【特許文献５】特開２０１０−０４０９０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
Ｈｉｇｈ−ｋ絶縁膜を用い、かつ、微細化された半導体装置の歩留まり低下を防ぐ。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
一実施の形態によれば、ゲート絶縁膜（Ｌ１）と、ポリシリコン層（Ｌ５）との間に積層される窒化チタン層（Ｌ４）を、レジストを除去する前にダミーゲートの領域から除去することで、半導体装置の歩留まりの低下を防ぐ。
【発明の効果】
【００１５】
前記一実施の形態によれば、半導体装置の歩留まりの低下を防ぐことが出来る。
【図面の簡単な説明】
【００１６】
【図１】図１は、一般的な半導体装置の構成例を示す平面図である。
【図２Ａ】図２Ａは、一般的な半導体におけるシングルメタルゲート構造を示す断面図である。
【図２Ｂ】図２Ｂは、一般的な半導体におけるデュアルメタルゲート構造を示す断面図である。
【図３】図３は、従来技術による半導体装置の、特にダミーゲートに係る構成例を示す断面図である。
【図４Ａ】図４Ａは、従来技術による半導体装置製造方法の第１の状態を示す断面図である。
【図４Ｂ】図４Ｂは、従来技術による半導体装置製造方法の第２の状態を示す断面図である。
【図４Ｃ】図４Ｃは、従来技術による半導体装置製造方法の第３の状態を示す断面図である。
【図４Ｄ】図４Ｄは、従来技術による半導体装置製造方法の第４の状態を示す断面図である。
【図４Ｅ】図４Ｅは、従来技術による半導体装置製造方法の第５の状態を示す断面図である。
【図４Ｆ】図４Ｆは、従来技術による半導体装置製造方法の第６の状態を示す断面図である。
【図４Ｇ】図４Ｇは、従来技術による半導体装置製造方法の第７の状態を示す断面図である。
【図４Ｈ】図４Ｈは、従来技術による半導体装置製造方法の第８の状態を示す断面図である。
【図４Ｉ】図４Ｉは、従来技術による半導体装置製造方法の第９の状態を示す断面図である。
【図４Ｊ】図４Ｊは、従来技術による半導体装置製造方法の第１０の状態を示す断面図である。
【図５Ａ】図５Ａは、ゲート側壁保護膜厚と、窒化シリコン膜厚と、ゲートピッチとの関係を示すグラフである。
【図５Ｂ】図５Ｂは、保護用窒化シリコン膜厚と、オン電流との関係を示すグラフである。
【図６】図６は、第１の実施形態による半導体装置の、特にダミーゲートに係る構成例を示す断面図である。
【図７Ａ】図７Ａは、第１の実施形態による半導体装置製造方法の第１の状態を示す断面図である。
【図７Ｂ】図７Ｂは、第１の実施形態による半導体装置製造方法の第２の状態を示す断面図である。
【図７Ｃ】図７Ｃは、第１の実施形態による半導体装置製造方法の第３の状態を示す断面図である。
【図７Ｄ】図７Ｄは、第１の実施形態による半導体装置製造方法の第４の状態を示す断面図である。
【図７Ｅ】図７Ｅは、第１の実施形態による半導体装置製造方法の第５の状態を示す断面図である。
【図７Ｆ】図７Ｆは、第１の実施形態による半導体装置製造方法の第６の状態を示す断面図である。
【図７Ｇ】図７Ｇは、第１の実施形態による半導体装置製造方法の第７の状態を示す断面図である。
【図７Ｈ】図７Ｈは、第１の実施形態による半導体装置製造方法の第８の状態を示す断面図である。
【図７Ｉ】図７Ｉは、第１の実施形態による半導体装置製造方法の第９の状態を示す断面図である。
【図７Ｊ】図７Ｊは、第１の実施形態による半導体装置製造方法の第１０の状態を示す断面図である。
【図８Ａ】図８Ａは、第２の実施形態による半導体装置製造方法の第１の状態を示す断面図である。
【図８Ｂ】図８Ｂは、第２の実施形態による半導体装置製造方法の第２の状態を示す断面図である。
【図８Ｃ】図８Ｃは、第２の実施形態による半導体装置製造方法の第３の状態を示す断面図である。
【図８Ｄ】図８Ｄは、第２の実施形態による半導体装置製造方法の第４の状態を示す断面図である。
【図８Ｅ】図８Ｅは、第２の実施形態による半導体装置製造方法の第５の状態を示す断面図である。
【図８Ｆ】図８Ｆは、第２の実施形態による半導体装置製造方法の第６の状態を示す断面図である。
【図８Ｇ】図８Ｇは、第２の実施形態による半導体装置製造方法の第７の状態を示す断面図である。
【図８Ｈ】図８Ｈは、第２の実施形態による半導体装置製造方法の第８の状態を示す断面図である。
【図８Ｉ】図８Ｉは、第２の実施形態による半導体装置製造方法の第９の状態を示す断面図である。
【図８Ｊ】図８Ｊは、第２の実施形態による半導体装置製造方法の第１０の状態を示す断面図である。
【図８Ｋ】図８Ｋは、第２の実施形態による半導体装置製造方法の第１１の状態を示す断面図である。
【図８Ｌ】図８Ｌは、第２の実施形態による半導体装置製造方法の第１２の状態を示す断面図である。
【図８Ｍ】図８Ｍは、第２の実施形態による半導体装置製造方法の第１３の状態を示す断面図である。
【図８Ｎ】図８Ｎは、第２の実施形態による半導体装置製造方法の第１４の状態を示す断面図である。
【図８Ｏ】図８Ｏは、第２の実施形態による半導体装置製造方法の第１５の状態を示す断面図である。
【図８Ｐ】図８Ｐは、第２の実施形態による半導体装置製造方法の第１６の状態を示す断面図である。
【発明を実施するための形態】
【００１７】
添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。
【００１８】
まず、本発明による半導体装置との比較対象として、従来技術による半導体装置の歩留まりが低下する理由について詳細に説明する。
【００１９】
図１は、一般的な半導体装置の構成例を示す平面図である。図１に示した半導体装置は、分離用ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：シャロートレンチアイソレーション）領域Ｓと、拡散層Ｗと、窒化シリコン膜Ｎと、コンタクトＣと、ゲートポリシリコンＧＰと、コンタクテッドゲートＣＧと、セル境界ゲートＣＢＧと、セル境界ＣＢとを有している。
【００２０】
複数の拡散層Ｗは、分離用ＳＴＩ領域Ｓによって分離されている。拡散層Ｗと、分離用ＳＴＩ領域Ｓとを跨いで、ゲートポリシリコンＧＰが配置されている。ゲートポリシリコンＧＰの周囲には、窒化シリコン膜Ｎが形成されている。拡散層Ｗには、コンタクトＣやコンタクテッドゲートＣＧが形成されている。セル境界ＣＢを挟んで、２本のセル境界ゲートＣＢＧが配置されている。
【００２１】
図２Ａは、一般的な半導体装置におけるシングルメタルゲート構造を示す断面図である。図２Ａに示したシングルメタルゲート構造は、Ｎチャネル型拡散層ＮＷと、Ｐチャネル型拡散層ＰＷと、絶縁膜Ｉと、２つの金属層Ｍ１と、２つのゲートＧとを有している。
【００２２】
図２Ａに示したシングルメタル方式のゲート構造では、Ｎチャネル型拡散層ＮＷと、Ｐチャネル型拡散層ＰＷとが、隣接している。これらＮチャネル型拡散層ＮＷと、Ｐチャネル型拡散層ＰＷとの上に、絶縁膜Ｉが積層されている。Ｎチャネル型拡散層ＮＷと、絶縁膜Ｉとの上には、一方の金属層Ｍ１と、一方のゲートＧとが、下からこの順番に積層されている。Ｐチャネル型拡散層ＰＷと、絶縁膜Ｉとの上には、他方の金属層Ｍ１と、他方のゲートＧとが、下からこの順番に積層されている。
【００２３】
図２Ｂは、一般的な半導体におけるデュアルメタルゲート構造を示す断面図である。図２Ｂに示したデュアルメタルゲート構造は、図２Ａに示したシングルメタルゲート構造に、以下の変更を加えたものに等しい。すなわち、Ｐチャネル型拡散層ＰＷの上に形成された金属層Ｍ１を、Ｎチャネル型拡散層ＮＷの上にも形成されている第１の金属層Ｍ１から、第２の金属層Ｍ２に置き換える。図２Ｂに示したデュアルメタルゲート構造の、その他の構成は、図２Ａに示したシングルメタルゲート構造の場合と同様であるので、更なる詳細な説明を省略する。
【００２４】
図３は、従来技術による半導体装置の、特にダミーゲートに係る構成例を示す断面図である。図３に示した半導体装置は、分離用ＳＴＩ領域Ｓと、拡散層Ｗと、絶縁膜Ｉと、金属層Ｍと、ワークファンクションメタルＷＦと、ゲートＧと、ダミーゲートＤＧと、コンタクトＣとを有している。ここで、絶縁膜Ｉは、Ｈｉｇｈ−ｋ絶縁膜と、酸化シリコン（ＳｉＯ２）とを含んでいる。金属層Ｍは、窒化チタンを用いて形成されている。
【００２５】
図３の断面図において、分離用ＳＴＩ領域Ｓと、拡散層Ｗとは、隣接している。分離用ＳＴＩ領域Ｓの上には、絶縁膜Ｉと、金属層Ｍと、ダミーゲートＤＧとが、下からこの順番に、２つずつ積層されている。拡散層Ｗの上には、絶縁膜Ｉと、ワークファンクションメタルＷＦと、ゲートＧとが、下からこの順番に積層されている。拡散層Ｗの上の、ゲートＧの両側には、２つのコンタクトＣが形成されている。
【００２６】
図３に示したような従来技術による半導体装置を生成する方法について説明する。まず、半導体基板にＳＴＩ用のリソグラフィーを行い、シリコン基板をエッチングする。パターニングの後、酸化シリコンを用いた絶縁膜を、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）技術などを用いて、基板全面に形成する。ここで、酸化シリコンの形成を、熱酸化技術を併用して行っても良い。
【００２７】
続いて、酸化シリコン膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）技術で平坦化することによって、ＳＴＩ領域を形成する。
【００２８】
その後、Ｐチャネル型領域と、Ｎチャネル型領域とに、それぞれ拡散層注入を行う。続いて、窒化シリコンと、酸化ハフニウム（ＨｆＯｘ）とを全面に積層する。その後、ランタン（Ｌａ）層を全面に積層し、ＮＭＯＳ（Ｎチャネル型金属酸化膜半導体）領域のみに残すようなパターニングを行う。続いて、全面にアルミニウム層を積層する。この状態を、第１の状態と呼ぶ。
【００２９】
図４Ａは、従来技術による半導体装置製造方法の第１の状態を示す断面図である。図４Ａに示した断面図には、シリコン基板Ｂ１と、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ（Ｐチャネル型金属酸化膜半導体）領域Ｄ２と、ＳＴＩ領域Ｄ３と、酸化シリコン膜Ｌ１と、ランタン層Ｌ２と、アルミニウム層Ｌ３とが含まれている。
【００３０】
図４Ａに示された断面図において、シリコン基板Ｂ１の上には、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２と、ＳＴＩ領域Ｄ３とが形成されている。ここで、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２とは、ＳＴＩ領域Ｄ３によって分離されている。
【００３１】
ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２と、ＳＴＩ領域Ｄ３とを含む層の上には、酸化シリコン膜Ｌ１が積層されている。酸化シリコン膜Ｌ１の上の、ＮＭＯＳ領域Ｄ１側には、ランタン層Ｌ２が積層されている。ＮＭＯＳ領域Ｄ１側のランタン層Ｌ２と、ＰＭＯＳ領域Ｄ２側の酸化シリコン膜Ｌ１との上には、アルミニウム層Ｌ３が積層されている。
【００３２】
図４Ａに示した第１の状態に続いて、窒化チタン層を１０ｎｍ程度の膜厚で全面に積層する。続いて、ポリシリコンを５０ｎｍ程度の膜厚で前面に積層する。この状態を第２の状態と呼ぶ。
【００３３】
図４Ｂは、従来技術による半導体装置製造方法の第２の状態を示す断面図である。図４Ｂに示した断面図には、図４Ａに示した構成要素に加えて、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５とが含まれている。
【００３４】
図４Ｂの断面図において、アルミニウム層Ｌ３の上には、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５とが、下からこの順番に積層されている。
【００３５】
図４Ｂに示した第２の状態に続いて、リソグラフィーと、エッチング装置とを用いて、ゲートのパターニングを行う。この状態を、第３の状態と呼ぶ。
【００３６】
図４Ｃは、従来技術による半導体装置製造方法の第３の状態を示す断面図である。図４Ｃに示した断面図は、図４Ｂに示した断面図に含まれる酸化シリコン膜Ｌ１と、ランタン層Ｌ２と、アルミニウム層Ｌ３と、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５とから、一部を取り除いたものに等しい。
【００３７】
ここで、酸化シリコン膜Ｌ１と、ランタン層Ｌ２と、アルミニウム層Ｌ３と、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５との積層物が、ＮＭＯＳ領域Ｄ１の上には１つ、ＳＴＩ領域Ｄ３の上には２つ、それぞれ残っている。また、酸化シリコン膜Ｌ１と、アルミニウム層Ｌ３と、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５との積層物が、ＰＭＯＳ領域Ｄ２の上に１つ残っている。
【００３８】
図４Ｃに示した第３の状態に続いて、エクステンション用の窒化シリコン膜を全面に形成する。ただし、ＳＴＩ領域Ｄ３の上に形成された２つの積層物は接近しすぎているため、窒化シリコン膜のカバレッジが悪く、結果的に、両者の間の空間にはボイドが出来ている。この状態を、第４の状態と呼ぶ。
【００３９】
図４Ｄは、従来技術による半導体装置製造方法の第４の状態を示す断面図である。図４Ｄに示した断面図は、図４Ｃに示した断面図に、窒化シリコン膜Ｌ６を追加したものに等しい。ここで、窒化シリコン膜Ｌ６は、ＮＭＯＳ領域Ｄ１の上面と、ＰＭＯＳ領域Ｄ２の上面と、ＳＴＩ領域Ｄ３の上面と、４つの積層物の上面および側面とに形成されている。ただし、ＳＴＩ領域Ｄ３の上に形成された２つの積層物が向かい合う側面には、不良形成の窒化シリコン膜Ｌ６ａがあり、また、窒化シリコン膜が形成されていないボイドＤ４が、両積層物の間に残っている。
【００４０】
図４Ｄに示した第４の状態に続いて、窒化シリコン膜をエッチバックし、エクステンションの注入を、リソグラフィーを行ってＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２とで打ち分けて行う。このとき、ＳＰＭ（Ｓｕｌｆｕｒｉｃ−Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ：硫酸と、過酸化水素水との混合液、Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１）を用いてレジストを除去する工程で、窒化チタンの、窒化シリコンの皮膜が悪い箇所もエッチングされてしまう。その結果、窒化チタンが消失し、ポリシリコンの下の層がなくなる場合がある。このような場合には、ポリシリコン層Ｌ５がリフトオフして倒れたり、除去されたりする。また、除去されたポリシリコン層Ｌ５がゴミとなって、ショート不良の原因となることもある。さらに、ポリシリコン層Ｌ５が倒れることによって、基板のソース・ドレイン領域においてエクステンション注入が出来ない領域が生まれることがある。これがコンタクト不良の原因となることもある。この状態を、第５の状態と呼ぶ。
【００４１】
図４Ｅは、従来技術による半導体装置製造方法の第５の状態を示す断面図である。図４Ｅに示した断面図において、ＮＭＯＳ領域Ｄ１の上に形成された積層物と、ＰＭＯＳ領域Ｄ２の上に形成された積層物とは、正常に形成されている。すなわち、ＮＭＯＳ領域Ｄ１の上に形成された積層物には、酸化シリコン膜Ｌ１と、ランタン層Ｌ２と、アルミニウム層Ｌ３と、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５とが、下からこの順番に積層されており、さらに、側面には窒化シリコン膜Ｌ６が残っている。また、ＰＭＯＳ領域Ｄ２の上に形成された積層物には、酸化シリコン膜Ｌ１と、アルミニウム層Ｌ３と、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５とが、下からこの順番に積層されており、さらに、側面には窒化シリコン膜Ｌ６が残っている。
【００４２】
しかし、ＳＴＩ領域Ｄ３の上に形成された２つの積層物のうち、一方については、倒れたポリシリコン層Ｌ５ａがＮＭＯＳ領域Ｄ１およびＳＴＩ領域Ｄ３の上面に落下しており、その側面に窒化シリコン膜Ｌ６は残っていない。また、ＳＴＩ領域Ｄ３の上に形成された２つの積層物のうち、他方については、酸化シリコン膜Ｌ１と、ランタン層Ｌ２と、アルミニウム層Ｌ３と、エッチングされた窒化チタン層Ｌ４ａと、ポリシリコン層Ｌ５とが、下からこの順番に辛うじて積層されているものの、窒化チタン層Ｌ４がエッチングされた部分にはボイドＤ４ａが空いており、ボイドＤ４ａ側には窒化シリコン膜Ｌ６が無い。
【００４３】
図４Ｅに示した第５の状態に続いて、すなわち上記の不良形成を無視して半導体装置の製造を継続して、酸化シリコン膜を形成し、エッチバックして、サイドウォールを形成する。続いて、リソグラフィー技術を用いてソース・ドレイン注入を行うことで、トランジスタの構造が出来上がる。この状態を、第６の状態と呼ぶ。
【００４４】
図４Ｆは、従来技術による半導体装置製造方法の第６の状態を示す断面図である。図４Ｆに示した断面図手は、図４Ｅに示した断面図に、以下の変更を加えたものに等しい。すなわち、４つの積層物の側面に、サイドウォールＬ７を追加する。また、ＮＭＯＳ領域Ｄ１およびＰＭＯＳ領域Ｄ２の上面にソース・ドレイン領域Ｄ６を形成する。
【００４５】
図４Ｆに示した第６の状態に続いて、全面にニッケルをスパッタし、活性化アニールを行う。ここで、活性化アニールとは、４００°Ｃ程度の熱処理である。その結果、ニッケルシリコン（ＮｉＳｉ）層が形成されて、寄生抵抗を低減する構造が得られる。この状態を、第７の状態と呼ぶ。
【００４６】
図４Ｇは、従来技術による半導体装置製造方法の第７の状態を示す断面図である。図４Ｇに示した断面図は、図４Ｆに示した断面図に、以下の変更を加えたものに等しい。すなわち、４つの積層物のそれぞれにおけるポリシリコン層Ｌ５または倒れたポリシリコン層Ｌ５ａの上面と、ソース・ドレイン領域Ｄ６の上面とに、ニッケルシリコン層Ｌ８が形成されている。
【００４７】
しかし、図４Ｇに示した第７の状態に続いて、半導体装置の製造工程を続けても、倒れたポリシリコン層Ｌ５ａの存在が主な原因となって、正常なトランジスタは得られない。
【００４８】
ここで、図４Ｄに示した第４の状態に続く工程で、窒化チタンの消失が軽度であった場合を考える。すなわち、ＳＴＩ領域Ｄ３の上に形成された２つの積層物において、窒化チタン層Ｌ４は多少の消失が発生したものの、その上に積層されているポリシリコン層Ｌ５が倒れたり剥がれたりしていない場合を考える。この状態を、第８の状態と呼ぶ。
【００４９】
図４Ｈは、従来技術による半導体装置製造方法の第８の状態を示す断面図である。図４Ｈに示した断面図は、図４Ｄに示した断面図から、窒化シリコン膜Ｌ６の一部を除去したものに等しい。ここで、窒化シリコン膜Ｌ６は、４つの積層物の側面に残っている。また、ＳＴＩ領域Ｄ３の上に形成された２つの積層物の向かい合う側面に不良形成された窒化シリコン膜Ｌ６ａも残っている。
【００５０】
図４Ｈに示した第８の状態に続いて、エクステンション注入を行い、リソグラフィー技術を用いてソース・ドレイン注入を行うことで、トランジスタの構造が出来上がる。全面にニッケルをスパッタし、４００°Ｃ程度の熱処理、すなわち活性化アニールを行う。その結果、ニッケルシリコン層が形成されて、寄生抵抗を低減する構造が得られる。その後、窒化シリコン膜を形成し、さらに続いて、酸化シリコンによる層間膜を形成する。この状態を、第９の状態と呼ぶ。
【００５１】
図４Ｉは、従来技術による半導体装置製造方法の第９の状態を示す断面図である。図４Ｉに示した断面図は、図４Ｈに示した断面図に、エクステンション注入領域Ｄ５と、ソース・ドレイン領域Ｄ６と、ニッケルシリコン層Ｌ８と、窒化シリコン膜Ｌ９と、層間膜Ｌ１０とを加えたものに等しい。
【００５２】
図４Ｉに示した第９の状態に続いて、リソグラフィーと、エッチングとによって、コンタクトを形成する。その後、タングステンの全面成長を行い、ＣＭＰ技術による研磨を行い、タングステンプラグを形成する。続いて、リソグラフィーと、エッチングとによって、配線用の溝を形成し、バリアメタルとしてのタンタルと、銅とを前面成長させた後、ＣＭＰで研磨することで、第１配線層を形成出来る。この状態を、第１０の状態と呼ぶ。
【００５３】
図４Ｊは、従来技術による半導体装置製造方法の第１０の状態を示す断面図である。図４Ｊに示した断面図は、図４Ｉに示した断面図に、タングステンプラグＣ１と、バリアメタル層Ｃ２と、銅配線層Ｃ３とを加えたものに等しい。ここで、タングステンプラグＣ１は、その下面がニッケルシリコン層Ｌ８の上面に接して形成されている。銅配線層Ｃ３は、タングステンプラグＣ１の上方に形成されている。バリアメタル層Ｃ２は、タングステンプラグＣ１と、銅配線層Ｃ３との間に形成されており、かつ、銅配線層Ｃ３の側面をも包んでいる。
【００５４】
図４Ｊに示した従来技術による半導体装置の構成についてさらに詳細に説明する。まず、シリコン基板Ｂ１上に、ＳＴＩ領域Ｄ３を挟んで、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２とが存在する。
【００５５】
ＮＭＯＳ領域Ｄ１の上には、酸化ハフニウムを含むゲート用酸化シリコン膜Ｌ１と、ランタン層Ｌ２と、アルミニウム層Ｌ３と、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５と、シリサイドとをスタック積層構造にしたゲート電極が形成されている。
【００５６】
一方、ＰＭＯＳ領域Ｄ２の上には、酸化ハフニウムを含むゲート用酸化シリコン膜Ｌ１と、アルミニウム層Ｌ３と、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５と、シリサイドとをスタック積層構造にしたゲート電極が形成されている。
【００５７】
ＮＭＯＳ領域Ｄ１にはヒ素（Ａｓ）が注入され、ＰＭＯＳ領域Ｄ２にはホウ素（Ｂ）が注入され、ソース・ドレイン領域Ｄ６が形成されている。この注入としては、エクステンションと呼ばれる浅い注入をゲート近傍に行い、エクステンションよりも狭い領域に深い注入を行うのが一般的である。拡散層は、タングステンプラグＣ１で作られるコンタクトを介して第１配線層としての銅配線層Ｃ３に接続されてバイアスがトランジスタに供給される構成になっている。
【００５８】
さらに、スタックゲートの側壁には、窒化チタン保護膜としての窒化シリコン膜Ｌ６と、酸化シリコン膜であるサイドウォールＬ７とが形成されており、配線材料は窒化シリコン膜Ｌ９と、酸化シリコン膜との積層膜に埋没していることが一般的である。
【００５９】
ゲート電極には、ワークファンクションメタルとして、ＮＭＯＳ領域Ｄ１用にはタンタル・シリコン窒化物（ＴａＳｉＮ）を用い、ＰＭＯＳ領域Ｄ２用には窒化チタンを用いる場合もある。
【００６０】
ＳＴＩ領域Ｄ３には、ゲートパターニングの制御性を確保するために、ダミーのパターンが形成されている。その理由としては、ゲートが孤立するパターンでは、光の強度が減少して、プロセスマージンが減少するからである。
【００６１】
この問題を解決するために、ＳＴＩ領域Ｄ３の上にも拡散層領域と同じ構図のダミーゲートパターンを、ＳＴＩ領域Ｄ３の反転データで作る手法が知られている。このように、ゲートパターンを増加させることで、リソグラフィーにおける光の強度を増加させて、プロセスマージンを確保する方法が一般的である。
【００６２】
したがって、図１の平面図に示したように、コンタクトがゲート間に存在するようなコンタクテッドゲートＣＧが、アクティブデバイスの分野では一般的になっている。また、最小ゲートピッチ８０ｎｍ程度で隣接するセル境界ＣＢにダミーゲートが存在することも一般的になっている。
【００６３】
従来技術による半導体装置の構成において、コンタクトをゲート間に配置して形成されるコンタクテッドゲートの場合は、保護用の窒化シリコンがレジスト剥離工程でのＳＰＭから窒化チタンを保護することによって、窒化チタンの溶解が起きなかった。しかしながら、微小化のニーズが進み、ゲート間隔が狭い領域にダミーゲートを配置するニーズが顕著になった。その結果、窒化シリコンを形成出来ないような領域が発生するほどにダミーゲートを接近させるパターンが必要となり、保護用の窒化シリコンを形成出来ないケースが増加した。この現象を、図５Ａおよび図５Ｂを参照して説明する。
【００６４】
図５Ａは、ゲート側壁保護膜厚と、窒化シリコン膜厚と、ゲートピッチとの関係を示すグラフである。図５Ａは、２本のグラフ５Ａ１と、５Ａ２とを含んでいる。第１のグラフ５Ａ１は、ゲートピッチが８０ｎｍである場合を示す。第２のグラフ５Ａ２は、ゲートピッチが１μｍである場合を示す。
【００６５】
第１のグラフ５Ａ１が示す、ゲートピッチが８０ｎｍである場合には、ゲート側壁に窒化シリコンが付きにくく、窒化シリコン膜厚が５ｎｍ程度では連続的な膜を側壁に形成出来ない。窒化シリコン膜厚が１０ｎｍ程度以上であれば、連続的な膜を側壁に形成出来た。なお、第２のグラフ５Ａ２が示す、ゲートピッチが１μｍである場合には、窒化シリコン膜厚が５ｎｍ以下であっても、連続的な膜を側壁に形成出来た。
【００６６】
図５Ｂは、保護用窒化シリコン膜厚と、オン電流との関係を示すグラフである。図５Ｂから、窒化シリコン膜の増加にしたがって、オフセットが強くなり、オン電流が減少することが読み取れる。言い換えれば、トランジスタエクステンション注入領域の幅が見かけ上広くなることによって、オン電流が減少する。一方、保護用窒化シリコン膜厚が５ｎｍ以下である場合は、レジスト剥離工程に用いるＳＰＭによって窒化チタンが消失する。窒化チタンが消失すると、上部のゲートポリシリコンが変形し、剥がれが起きて、剥がれ落ちたポリシリコンがパーティクルとなり、ゲートショート不良を発生させるばかりでなく、ゲート電極が消失することから、トランジスタとして正常な回路動作が出来なくなり、半導体装置全体としての歩留まりが低下する問題が生じる原因になる。
【００６７】
したがって、窒化シリコン膜のカバレッジが確保出来るだけのゲートピッチを拡げる必要性が生じ、セル境界を微細化出来ない問題が生じている。
【００６８】
（第１の実施形態）
第１の実施形態として、いわゆるゲートファースト方式による半導体装置の製造過程について説明する。ゲートファースト方式では、ゲートを形成した後に活性化アニールを行う。
【００６９】
本実施形態による半導体装置は、窒化チタンを用いたメタルゲートを有しながら、ダミーゲートには窒化チタンが存在しないことを特徴とする。
【００７０】
図６は、第１の実施形態による半導体装置の、特にダミーゲートに係る構成例を示す断面図である。図６に示した半導体装置は、分離用ＳＴＩ領域Ｓと、拡散層Ｗと、絶縁膜Ｉと、ワークファンクションメタルＷＦと、ゲートＧと、ダミーゲートＤＧと、コンタクトＣとを有している。ここで、絶縁膜Ｉは、Ｈｉｇｈ−ｋ絶縁膜と、酸化シリコンとを含んでいる。金属層ワークファンクションメタルＷＦは、窒化チタンを用いて形成されている。
【００７１】
図６の断面図において、分離用ＳＴＩ領域Ｓと、拡散層Ｗとは、隣接している。分離用ＳＴＩ領域Ｓの上には、絶縁膜Ｉと、ダミーゲートＤＧとが、下からこの順番に、２つずつ積層されている。拡散層Ｗの上には、絶縁膜Ｉと、ワークファンクションメタルＷＦと、ゲートＧとが、下からこの順番に積層されている。拡散層Ｗの上の、ゲートＧの両側には、２つのコンタクトＣが形成されている。
【００７２】
本実施形態による半導体装置の製造方法について説明する。まず、半導体基板にＳＴＩ用のリソグラフィーを行い、シリコン基板をエッチングする。パターニングの後、酸化シリコンを用いた絶縁膜を、ＣＶＤ技術などを用いて、基板全面に形成する。ここで、酸化シリコンの形成を、熱酸化技術を併用して行っても良い。
【００７３】
続いて、酸化シリコン膜をＣＭＰ技術で平坦化することによって、ＳＴＩ領域を形成する。その後、Ｐチャネル型領域と、Ｎチャネル型領域とに、それぞれ拡散層注入を行う。続いて、窒化シリコンと、酸化ハフニウムとを全面に積層する。その後、ランタン層を全面に積層し、ＮＭＯＳ領域のみに残すようなパターニングを行う。続いて、全面にアルミニウム層を積層する。この状態を、第１の状態と呼ぶ。
【００７４】
図７Ａは、第１の実施形態による半導体装置製造方法の第１の状態を示す断面図である。図７Ａに示した断面図には、シリコン基板Ｂ１と、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２と、ＳＴＩ領域Ｄ３と、酸化シリコン膜Ｌ１と、ランタン層Ｌ２と、アルミニウム層Ｌ３とが含まれている。
【００７５】
図７Ａに示された断面図において、シリコン基板Ｂ１の上には、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２と、ＳＴＩ領域Ｄ３とが形成されている。ここで、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２とは、ＳＴＩ領域Ｄ３によって分離されている。
【００７６】
ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２と、ＳＴＩ領域Ｄ３とを含む層の上には、酸化シリコン膜Ｌ１が積層されている。酸化シリコン膜Ｌ１の上の、ＮＭＯＳ領域Ｄ１側には、ランタン層Ｌ２が積層されている。ＮＭＯＳ領域Ｄ１側のランタン層Ｌ２と、ＰＭＯＳ領域Ｄ２側の酸化シリコン膜Ｌ１との上には、アルミニウム層Ｌ３が積層されている。
【００７７】
図７Ａに示した第１の状態に続いて、窒化チタン層を１０ｎｍ程度の膜厚で全面に積層する。続いて、ポリシリコンを５０ｎｍ程度の膜厚で前面に積層する。この状態を第２の状態と呼ぶ。
【００７８】
図７Ｂは、第１の実施形態による半導体装置製造方法の第２の状態を示す断面図である。図７Ｂに示した断面図には、図７Ａに示した構成要素に加えて、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５とが、下からこの順番に積層されている。窒化チタン層Ｌ４は、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２との上に形成されており、ＳＴＩ領域Ｄ３の上からは除去されている。ポリシリコン層Ｌ５は、全面に形成されている。
【００７９】
図７Ｂに示した第２の状態に続いて、リソグラフィーと、エッチング装置とを用いて、ゲートのパターニングを行う。この状態を、第３の状態と呼ぶ。
【００８０】
図７Ｃは、第１の実施形態による半導体装置製造方法の第３の状態を示す断面図である。図７Ｃに示した断面図は、図７Ｂに示した断面図から、酸化シリコン膜Ｌ１と、ランタン層Ｌ２と、アルミニウム層Ｌ３と、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５とのうち一部を取り除いたものに等しい。
【００８１】
ここで、酸化シリコン膜Ｌ１と、ランタン層Ｌ２と、アルミニウム層Ｌ３と、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５との積層物が、ＮＭＯＳ領域Ｄ１の上に１つ残っている。同様に、酸化シリコン膜Ｌ１と、ランタン層Ｌ２と、アルミニウム層Ｌ３と、ポリシリコン層Ｌ５との積層物が、ＳＴＩ領域Ｄ３の上には２つ残っている。また、酸化シリコン膜Ｌ１と、アルミニウム層Ｌ３と、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５との積層物が、ＰＭＯＳ領域Ｄ２の上に１つ残っている。
【００８２】
図７Ｃに示した第３の状態に続いて、エクステンション用の窒化シリコン膜を全面に形成する。ただし、ＳＴＩ領域Ｄ３の上に形成された２つの積層物は接近しすぎているため、窒化シリコン膜のカバレッジが悪く、結果的に、両者の間の空間にはボイドが出来ている。この状態を、第４の状態と呼ぶ。
【００８３】
図７Ｄは、第１の実施形態による半導体装置製造方法の第４の状態を示す断面図である。図７Ｄに示した断面図は、図７Ｃに示した断面図に、窒化シリコン膜Ｌ６を追加したものに等しい。ここで、窒化シリコン膜Ｌ６は、ＮＭＯＳ領域Ｄ１の上面と、ＰＭＯＳ領域Ｄ２の上面と、ＳＴＩ領域Ｄ３の上面と、４つの積層物の上面および側面とに形成されている。ただし、ＳＴＩ領域Ｄ３の上に形成された２つの積層物が向かい合う側面には、不良形成の窒化シリコン膜Ｌ６ａがあり、また、窒化シリコン膜が形成されていないボイドＤ４が、両積層物の間に残っている。
【００８４】
図７Ｄに示した第４の状態に続いて、窒化シリコン膜をエッチバックし、エクステンションの注入を、リソグラフィーを行ってＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２とで打ち分けて行う。このとき、上記に説明した従来技術の場合には、ＳＰＭを用いてレジストを除去する工程で、窒化チタンの、窒化シリコンの皮膜が悪い箇所もエッチングされてしまい、種々の形成不良が引き起こされていた。しかし、本実施形態では、不良形成の窒化シリコン膜Ｌ６ａ付近の、ボイドＤ４に面する部分からは、窒化チタン層Ｌ４を予め除去してあるので、従来技術のような問題を回避出来ている。この状態を、第５の状態と呼ぶ。
【００８５】
図７Ｅは、第１の実施形態による半導体装置製造方法の第５の状態を示す断面図である。図７Ｅに示した断面図は、図７Ｄに示した断面図から、窒化シリコン膜Ｌ６の一部を除去したものに等しい。ここで、窒化シリコン膜Ｌ６は、４つの積層物の側面に残っている。なお、ＳＴＩ領域Ｄ３の上に形成された２つの積層物の向かい合う側面に不良形成された窒化シリコン膜Ｌ６ａも残っている。
【００８６】
図７Ｅに示した第５の状態に続いて、酸化シリコン膜を形成し、エッチバックして、サイドウォールを形成する。さらに、エクステンション注入を行う。この状態を、第６の状態と呼ぶ。
【００８７】
図７Ｆは、第１の実施形態による半導体装置製造方法の第６の状態を示す断面図である。図７Ｆに示した断面図は、図７Ｅに示した断面図に、以下の変更を加えたものに等しい。すなわち、４つの積層物の側面に、サイドウォールＬ７を追加する。ただし、ＳＴＩ領域Ｄ３の上に形成された２つの積層物の向かい合う側面には、不良形成の窒化シリコン膜Ｌ６ａの間に不良形成のサイドウォールＬ７ａが追加され、ボイドＤ４が残っている。また、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２との上面に、エクステンション注入領域Ｄ５が形成されている。
【００８８】
図７Ｆに示した第６の状態に続いて、リソグラフィー技術を用いてソース・ドレイン注入を行うことで、トランジスタの構造が出来上がる。この状態を、第７の状態と呼ぶ。
【００８９】
図７Ｇは、第１の実施形態による半導体装置製造方法の第７の状態を示す断面図である。図７Ｇに示した断面図は、図７Ｆに示した断面図に、ソース・ドレイン領域Ｄ６を追加したものに等しい。ここで、ソース・ドレイン領域Ｄ６は、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２との上面に形成されている。
【００９０】
図７Ｇに示した第７の状態に続いて、全面にニッケルをスパッタし、４００°Ｃ程度の熱処理、すなわち活性化アニールを行う。その結果、ニッケルシリコン層が形成されて、寄生抵抗を低減する構造が得られる。この状態を、第８の状態と呼ぶ。
【００９１】
図７Ｈは、第１の実施形態による半導体装置製造方法の第８の状態を示す断面図である。図７Ｈに示した断面図は、図７Ｇに示した断面図に、ニッケルシリコン層Ｌ８を加えたものに等しい。ここで、ニッケルシリコン層Ｌ８は、４つの積層物の上面と、ソース・ドレイン領域Ｄ６の上面とに形成されている。
【００９２】
図７Ｈに示した第８の状態に続いて、窒化シリコン膜を形成し、さらに続いて、酸化シリコンによる第１の層間膜を形成する。この状態を、第９の状態と呼ぶ。
【００９３】
図７Ｉは、第１の実施形態による半導体装置製造方法の第９の状態を示す断面図である。図７Ｉに示した断面図は、図８Ｈに示した断面図に、窒化シリコン膜Ｌ９と、第１の層間膜Ｌ１０とを追加したものに等しい。ここで、窒化シリコン膜Ｌ９と、第１の層間膜Ｌ１０とは、下からこの順番に、全面に積層されている。
【００９４】
図７Ｉに示した第９の状態に続いて、リソグラフィーと、エッチングとによって、コンタクトを形成する。その後、タングステンの全面成長を行い、ＣＭＰ技術による研磨を行い、タングステンプラグを形成する。続いて、第２の層間膜を積層し、ここに、リソグラフィーと、エッチングとによって、配線用の溝を形成し、バリアメタルとしてのタンタルと、銅とを前面成長させた後、ＣＭＰで研磨することで、第１配線層を形成出来る。この状態を、第１０の状態と呼ぶ。
【００９５】
図７Ｊは、第１の実施形態による半導体装置製造方法の第１０の状態を示す断面図である。図７Ｊに示した断面図は、図７Ｉに示した断面図に、タングステンプラグＣ１と、第２の層間膜Ｌ１０ａと、バリアメタル層Ｃ２と、銅配線層Ｃ３とを加えたものに等しい。ここで、タングステンプラグＣ１は、その下面がニッケルシリコン層Ｌ８の上面に接し、かつ、上面が第１および第２の層間膜Ｌ１０およびＬ１０ａの境界面に合わせて形成されている。銅配線層Ｃ３は、タングステンプラグＣ１の上方に形成されている。バリアメタル層Ｃ２は、タングステンプラグＣ１と、銅配線層Ｃ３との間に形成されており、かつ、銅配線層Ｃ３の側面をも包んでおり、その下面が第１および第２の層間膜Ｌ１０およびＬ１０ａの境界面に合わせて配置されている。
【００９６】
図７Ｊに示した本実施形態による半導体装置についてさらに詳細に説明する。本実施形態による半導体装置は、窒化チタン層Ｌ４を含むメタルゲートを有しながら、ダミーゲートには窒化チタンが存在しないことを特徴としている。
【００９７】
本実施形態による半導体装置の構成について説明する。まず、シリコン基板Ｂ１上に、ＳＴＩ領域Ｄ３を挟んで、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２とが存在する。
【００９８】
ＮＭＯＳ領域Ｄ１の上には、酸化ハフニウムを含むゲート用酸化シリコン膜Ｌ１と、ランタン層Ｌ２と、アルミニウム層Ｌ３と、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５と、シリサイドとをスタック積層構造にしたゲート電極が形成されている。
【００９９】
一方、ＰＭＯＳ領域Ｄ２の上には、酸化ハフニウムを含むゲート用酸化シリコン膜Ｌ１と、アルミニウム層Ｌ３と、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５と、シリサイドとをスタック積層構造にしたゲート電極が形成されている。
【０１００】
ＮＭＯＳ領域Ｄ１にはヒ素が注入され、ＰＭＯＳ領域Ｄ２にはホウ素が注入され、ソース・ドレイン領域Ｄ６が形成されている。この注入としては、エクステンションよりも狭い領域に深い注入を行うのが一般的である。拡散層は、タングステンプラグＣ１で作られるコンタクトを介して第１配線層としての銅配線層Ｃ３に接続されている。
【０１０１】
さらに、スタックゲートの側壁には、窒化チタン保護膜としての窒化シリコン膜Ｌ６と、酸化シリコン膜であるサイドウォールＬ７とが形成されており、配線材料は窒化シリコン膜Ｌ９と、酸化シリコン膜との積層膜に埋没している。
【０１０２】
素子分離用のＳＴＩ領域Ｄ３の上には、窒化チタンが存在しないことを特徴とするダミーパターンが形成されている。
【０１０３】
上記に説明した製造方法の工程によって、ロジック領域の素子分離用のＳＴＩ領域Ｄ３と、ポリシリコン層Ｌ５との間に、窒化チタン層Ｌ４を形成しない、または一度形成したとしても除去する構成が実現される。その結果、ＳＴＩ領域Ｄ３の反転パターンを用いて８０ｎｍピッチで形成されるダミーゲートのパターンにおいても、従来技術の例として説明した窒化チタンの倒れや剥がれが発生しない構成が本実施形態によって実現出来る。
【０１０４】
さらに、従来技術による構成では、ゲートピッチが８０ｎｍの場合にオン電流が１０％程度低下するトランジスタしか実現出来なかったのに対して、本実施形態による構成では、ゲートピッチによる窒化シリコン膜カバレッジで窒化シリコン膜の保護が律則していた現象を独立出来る効果が得られる。したがって、保護膜の影響が除外出来ることによって、ゲートポリシリコンの間隔で決まるダミーポリシリコンの間隔も接近させることが出来、セル境界をさらに微細化した構成を実現出来る効果も得られる。
【０１０５】
（第２の実施形態）
第２の実施形態として、いわゆるゲートラスト方式による半導体装置の製造過程について説明する。ゲートラスト方式では、活性化アニールの後にゲートの形成を行う。
【０１０６】
本実施形態による半導体装置の製造方法について説明する。まず、半導体基板にＳＴＩ用のリソグラフィーを行い、シリコン基板をエッチングする。パターニングの後、酸化シリコンを用いた絶縁膜を、ＣＶＤ技術などを用いて、基板全面に形成する。ここで、酸化シリコンの形成を、熱酸化技術を併用して行っても良い。
【０１０７】
続いて、酸化シリコン膜をＣＭＰ技術で平坦化することによって、ＳＴＩ領域を形成する。その後、Ｐチャネル型領域と、Ｎチャネル型領域とに、それぞれ拡散層注入を行う。続いて、窒化シリコンと、酸化ハフニウムと、窒化チタンとを全面に順次積層する。この状態を、第１の状態と呼ぶ。
【０１０８】
図８Ａは、第２の実施形態による半導体装置製造方法の第１の状態を示す断面図である。図８Ａに示した断面図には、シリコン基板Ｂ１と、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２と、ＳＴＩ領域Ｄ３と、酸化シリコン膜Ｌ１と、酸化ハフニウム層Ｌ３ａと、窒化チタン層Ｌ４とが含まれている。
【０１０９】
図８Ａに示された断面図において、シリコン基板Ｂ１の上には、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２と、ＳＴＩ領域Ｄ３とが形成されている。ここで、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２とは、ＳＴＩ領域Ｄ３によって分離されている。
【０１１０】
ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２と、ＳＴＩ領域Ｄ３とを含む層の上には、酸化シリコン膜Ｌ１が積層されている。酸化シリコン膜Ｌ１の上には、酸化ハフニウム層Ｌ３ａが積層されている。酸化ハフニウム層Ｌ３ａの上には、窒化チタン層Ｌ４が積層されている。
【０１１１】
図８Ａに示した第１の状態に続いて、窒化チタン層Ｌ４のうち、ＳＴＩ領域Ｄ３の上にある部分だけを除去する。続いて、ポリシリコン層を５０ｎｍ程度の膜厚で形成する。この状態を、第２の状態と呼ぶ。
【０１１２】
図８Ｂは、第２の実施形態による半導体装置製造方法の第２の状態を示す断面図である。図８Ｂに示した断面図は、図８Ａに示した断面図に、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５とを追加したものに等しい。ここで、窒化チタン層Ｌ４は、ＮＭＯＳ領域Ｄ１の上と、ＰＭＯＳ領域Ｄ２の上とには残っているが、ＳＴＩ領域Ｄ３の上からは除去されている。
【０１１３】
図８Ｂに示した第２の状態に続いて、リソグラフィーと、エッチング装置とを用いて、ゲートのパターニングを行う。この状態を、第３の状態と呼ぶ。
【０１１４】
図８Ｃは、第２の実施形態による半導体装置製造方法の第３の状態を示す断面図である。図８Ｃに示した断面図は、図８Ｂに示した断面図から、酸化シリコン膜Ｌ１と、酸化ハフニウム層Ｌ３ａと、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５とのうち一部を取り除いたものに等しい。
【０１１５】
ここで、酸化シリコン膜Ｌ１と、酸化ハフニウム層Ｌ３ａと、窒化チタン層Ｌ４と、ポリシリコン層Ｌ５との積層物が、ＮＭＯＳ領域Ｄ１の上と、ＰＭＯＳ領域Ｄ２の上とに、１つずつ残っている。同様に、酸化シリコン膜Ｌ１と、酸化ハフニウム層Ｌ３ａと、ポリシリコン層Ｌ５との積層物が、ＳＴＩ領域Ｄ３の上には２つ残っている。
【０１１６】
図８Ｃに示した第３の状態に続いて、エクステンション用の窒化シリコン膜を全面に形成する。ただし、ＳＴＩ領域Ｄ３の上に形成された２つの積層物は接近しすぎているため、窒化シリコン膜のカバレッジが悪く、結果的に、両者の間の空間にはボイドが出来ている。この状態を、第４の状態と呼ぶ。
【０１１７】
図８Ｄは、第２の実施形態による半導体装置製造方法の第４の状態を示す断面図である。図８Ｄに示した断面図は、図８Ｃに示した断面図に、窒化シリコン膜Ｌ６を追加したものに等しい。ここで、窒化シリコン膜Ｌ６は、ＮＭＯＳ領域Ｄ１の上面と、ＰＭＯＳ領域Ｄ２の上面と、ＳＴＩ領域Ｄ３の上面と、４つの積層物の上面および側面とに形成されている。ただし、ＳＴＩ領域Ｄ３の上に形成された２つの積層物が向かい合う側面には、不良形成の窒化シリコン膜Ｌ６ａがあり、また、窒化シリコン膜が形成されていないボイドＤ４が、両積層物の間に残っている。
【０１１８】
図８Ｄに示した第４の状態に続いて、窒化シリコン膜をエッチバックする。この状態を、第５の状態と呼ぶ。
【０１１９】
図８Ｅは、第２の実施形態による半導体装置製造方法の第５の状態を示す断面図である。図８Ｅに示した断面図は、図８Ｄに示した断面図から、窒化シリコン膜Ｌ６の一部を除去したものに等しい。ここで、窒化シリコン膜Ｌ６は、４つの積層物の側面に残っている。なお、ＳＴＩ領域Ｄ３の上に形成された２つの積層物の向かい合う側面に不良形成された窒化シリコン膜Ｌ６ａも残っている。
【０１２０】
図８Ｅに示した第５の状態に続いて、エクステンションの注入を、リソグラフィーを行ってＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２とで打ち分けて行う。本実施形態でも、第１の実施形態の場合と同様に、不良形成の窒化シリコン膜Ｌ６ａ付近の、ボイドＤ４に面する部分からは、窒化チタン層Ｌ４を予め除去してあるので、従来技術のような問題を回避出来ている。
【０１２１】
続いて、酸化シリコン膜を形成し、エッチバックして、サイドウォールを形成する。この状態を、第６の状態と呼ぶ。
【０１２２】
図８Ｆは、第２の実施形態による半導体装置製造方法の第６の状態を示す断面図である。図８Ｆに示した断面図は、図８Ｅに示した断面図に、エクステンション注入領域Ｄ５と、サイドウォールＬ７と、不良形成のサイドウォールＬ７ａとを追加したものに等しい。ここで、エクステンション注入領域Ｄ５は、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２との上面に形成されている。また、サイドウォールＬ７は、４つの積層物の側面に形成されている。ただし、ＳＴＩ領域Ｄ３の上に形成された２つの積層物の向かい合う側面には、不良形成の窒化シリコン膜Ｌ６ａの間に不良形成のサイドウォールＬ７ａが形成されており、ボイドＤ４が残っている。
【０１２３】
図８Ｆに示した第６の状態に続いて、リソグラフィー技術を用いてソース・ドレイン注入を行うことで、トランジスタの構造が出来上がる。この状態を、第７の状態と呼ぶ。
【０１２４】
図８Ｇは、第２の実施形態による半導体装置製造方法の第７の状態を示す断面図である。図８Ｇに示した断面図は、図８Ｆに示した断面図に、ソース・ドレイン領域Ｄ６を追加したものに等しい。ここで、ソース・ドレイン領域Ｄ６は、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２との上面に形成されている。
【０１２５】
図８Ｇに示した第７の状態に続いて、窒化シリコン膜を形成し、さらに続いて、酸化シリコンによる層間膜を形成する。この状態を、第８の状態と呼ぶ。
【０１２６】
図８Ｈは、第２の実施形態による半導体装置製造方法の第８の状態を示す断面図である。図８Ｈに示した断面図は、図８Ｇに示した断面図に、窒化シリコン膜Ｌ９と、層間膜Ｌ１０とを追加したものに等しい。ここで、窒化シリコン膜Ｌ９と、層間膜Ｌ１０とは、下からこの順番に、全面に積層されている。
【０１２７】
図８Ｈに示した第８の状態に続いて、酸化膜ＣＭＰを行う。ここで、ゲートポリシリコンが露出するまで研磨を行う。この状態を、第９の状態と呼ぶ。
【０１２８】
図８Ｉは、第２の実施形態による半導体装置製造方法の第９の状態を示す断面図である。図８Ｉに示した断面図は、図８Ｈの断面図から、ＳＴＩ領域Ｄ３の上に形成されたポリシリコン層Ｌ５の上面より上の部分を除去したものに等しい。
【０１２９】
図８Ｉに示した第９の状態に続いて、ポリシリコン層Ｌ５の除去を行う。このとき、ＳＴＩ領域Ｄ３の上に形成された２つの積層物の間に跨っていた不良形成の窒化シリコン膜Ｌ６ａと、不良形成のサイドウォールＬ７ａとも、同時に除去される。この状態を、第１０の状態と呼ぶ。
【０１３０】
図８Ｊは、第２の実施形態による半導体装置製造方法の第１０の状態を示す断面図である。図８Ｊに示した断面図は、図８Ｉに示した断面図から、ポリシリコン層Ｌ５と、不良形成の窒化シリコン膜Ｌ６ａと、不良形成のサイドウォールＬ７ａとを除去したものに等しい。
【０１３１】
図８Ｊに示した第１０の状態に続いて、ＰＭＯＳ領域Ｄ２のワークファンクションメタル層として用いるための窒化チタンを全面に形成する。この状態を、第１１の状態と呼ぶ。
【０１３２】
図８Ｋは、第２の実施形態による半導体装置製造方法の第１１の状態を示す断面図である。図８Ｋに示した断面図は、図８Ｊに示した断面図に、ワークファンクションメタル層Ｌ１１を追加したものに等しい。
【０１３３】
図８Ｋに示した第１１の状態に続いて、ワークファンクションメタル層Ｌ１１のうち、ＮＭＯＳ領域Ｄ１の上に位置する部分を除去する。この状態を、第１２の状態と呼ぶ。
【０１３４】
図８Ｌは、第２の実施形態による半導体装置製造方法の第１２の状態を示す断面図である。図８Ｌに示した断面図は、図８Ｋに示した断面図から、ワークファンクションメタル層Ｌ１１のうち、ＮＭＯＳ領域Ｄ１の上に位置する部分を除去したものに等しい。
【０１３５】
図８Ｌに示した第１２の状態に続いて、チタン（Ｔｉ）を全面に形成する。この状態を、第１３の状態と呼ぶ。
【０１３６】
図８Ｍは、第２の実施形態による半導体装置製造方法の第１３の状態を示す断面図である。図８Ｍに示した断面図は、図８Ｌに示した断面図に、チタン層Ｌ１２を追加したものに等しい。
【０１３７】
図８Ｍに示した第１３の状態に続いて、アルミニウム（Ａｌ）を全面に形成する。その結果、ＮＭＯＳ領域Ｄ１のワークファンクションメタル層として用いられるチタン層およびアルミニウム層が形成される。この状態を、第１４の状態と呼ぶ。
【０１３８】
図８Ｎは、第２の実施形態による半導体装置製造方法の第１４の状態を示す断面図である。図８Ｎに示した断面図は、図８Ｍに示した断面図に、アルミニウム層Ｌ１３を追加したものに等しい。
【０１３９】
図８Ｎに示した第１４の状態に続いて、ＣＭＰを行ってアルミニウムを除去する。ここで、層間膜Ｌ１０の上面まで、すなわち図８Ｉに示した第９の状態と同様の高さまで、研磨を行う。したがって、この高さより下に位置するアルミニウムは、研磨後も残る。この状態を、第１５の状態と呼ぶ。
【０１４０】
図８Ｏは、第２の実施形態による半導体装置製造方法の第１５の状態を示す断面図である。図８Ｏに示した断面図は、図８Ｎに示した断面図から、層間膜Ｌ１０より上の部分を除去したものに等しい。
【０１４１】
図８Ｏに示した第１５の状態に続いて、シリコン酸化膜による第１の層間膜を形成し、その後、リソグラフィーと、エッチングとによって、コンタクトを形成する。その後、タングステンの全面成長を行い、ＣＭＰ技術による研磨を行い、タングステンプラグを形成する。続いて、第２の層間膜を積層し、ここに、リソグラフィーと、エッチングとによって、配線用の溝を形成し、バリアメタルとしてのタンタルと、銅とを前面成長させた後、ＣＭＰで研磨することで、第１配線層を形成出来る。この状態を、第１６の状態と呼ぶ。
【０１４２】
図８Ｐは、第２の実施形態による半導体装置製造方法の第１６の状態を示す断面図である。図８Ｐに示す断面図は、図８Ｏに示した断面図に、第１および第２の層間膜Ｌ１４およびＬ１４ａと、タングステンプラグＣ１と、バリアメタル層Ｃ２と、銅配線層Ｃ３とを加えたものに等しい。ここで、タングステンプラグＣ１は、その下面がＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２との上にそれぞれ形成された積層物の上面に接し、かつ、その上面が第１および第２の層間膜Ｌ１４およびＬ１４ａの境界面に合わせて形成されている。銅配線層Ｃ３は、タングステンプラグＣ１の上方に形成されている。バリアメタル層Ｃ２は、タングステンプラグＣ１と、銅配線層Ｃ３との間に形成されており、かつ、銅配線層Ｃ３の側面をも包んでおり、その下面が第１および第２の層間膜Ｌ１４およびＬ１４ａの境界面に合わせて配置されている。第１の層間膜Ｌ１４は、タングステンプラグＣ１の下面から、バリアメタル層Ｃ２の下面までの領域を占めており、第２の層間膜Ｌ１４ａは、バリアメタル層Ｃ２の下面から、銅配線層Ｃ３の上面までの残る全域を占めている。
【０１４３】
図８Ｐに示した本実施形態による半導体装置について、さらに詳細に説明する。本実施形態による半導体装置は、窒化チタン層Ｌ４を含むメタルゲートを有しながら、ダミーゲートには窒化チタンが存在しないことを特徴としている。
【０１４４】
本実施形態による半導体装置の構成について説明する。まず、シリコン基板Ｂ１上に、ＳＴＩ領域Ｄ３を挟んで、ＮＭＯＳ領域Ｄ１と、ＰＭＯＳ領域Ｄ２とが存在する。
【０１４５】
ＮＭＯＳ領域Ｄ１の上には、酸化シリコン膜Ｌ１と、酸化ハフニウム層Ｌ３ａと、窒化チタン層Ｌ４と、ワークファンクションを決定するチタン層Ｌ１２およびアルミニウム層Ｌ１３とをスタック積層構造にしたゲート電極が形成されている。
【０１４６】
一方、ＰＭＯＳ領域Ｄ２の上には、酸化シリコン膜Ｌ１と、酸化ハフニウム層Ｌ３ａと、窒化チタン層Ｌ４と、ワークファンクションを決定する窒化チタン層としてのワークファンクションメタル層Ｌ１１と、チタン層Ｌ１２と、アルミニウム層Ｌ１３とをスタック積層構造にしたゲート電極が形成されている。
【０１４７】
ＮＭＯＳ領域Ｄ１にはヒ素が注入され、ＰＭＯＳ領域Ｄ２にはホウ素が注入され、ソース・ドレイン領域Ｄ６が形成されている。この注入としては、エクステンションよりも狭い領域に深い注入を行うのが一般的である。拡散層もしくはゲート電極は、タングステンプラグＣ１で作られるコンタクトを介して第１配線層としての銅配線層Ｃ３に接続されている。
【０１４８】
さらに、ゲート電極の側壁には、窒化チタン保護膜としての窒化シリコン膜Ｌ６と、酸化シリコン膜であるサイドウォールＬ７とが形成されており、配線材料は窒化シリコン膜Ｌ９と、酸化シリコンを用いた層間膜Ｌ１４との積層膜に埋没している。
【０１４９】
素子分離用のＳＴＩ領域Ｄ３の上には、窒化チタンが存在しないことを特徴とするダミーパターンが形成されている。
【０１５０】
本実施形態でも、第１の実施形態の場合と同様に、窒化チタンの倒れや剥がれが発生しない構成が実現出来、また、オン電流の低下を無くす効果が得られる。
【０１５１】
以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態に説明したそれぞれの特徴は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。
【符号の説明】
【０１５２】
Ｂ１  シリコン基板
Ｃ  コンタクト
Ｃ１  タングステンプラグ
Ｃ２  バリアメタル層
Ｃ３  銅配線層
ＣＢ  セル境界
ＣＧ  コンタクテッドゲート
Ｄ１  ＮＭＯＳ領域
Ｄ２  ＰＭＯＳ領域
Ｄ３  ＳＴＩ領域
Ｄ４  ボイド
Ｄ５  エクステンション注入領域
Ｄ５ａ  エクステンション未注入領域
Ｄ６  ソース・ドレイン領域
ＤＧ  ダミーゲート
Ｇ  ゲート
ＧＰ  ゲートポリシリコン
Ｉ  絶縁膜
Ｌ１  ゲート酸化シリコン膜
Ｌ２  ランタン層
Ｌ３  アルミニウム層
Ｌ３ａ  酸化ハフニウム層
Ｌ４  窒化チタン層
Ｌ５  ポリシリコン層
Ｌ５ａ  倒れたポリシリコン層
Ｌ６  窒化シリコン膜
Ｌ６ａ  不良形成の窒化シリコン膜
Ｌ７  サイドウォール
Ｌ７ａ  不良形成のサイドウォール
Ｌ８  ニッケルシリコン層
Ｌ９  窒化シリコン膜
Ｌ１０  層間膜
Ｌ１０ａ  層間膜
Ｌ１１  ワークファンクションメタル層
Ｌ１２  チタン層
Ｌ１３  チタンアルミ層
Ｌ１４  層間膜
Ｌ１４ａ  層間膜
Ｍ１  第１の金属層
Ｍ２  第２の金属層
Ｎ  窒化シリコン膜
ＮＷ  Ｎチャネル型拡散層
ＰＷ  Ｐチャネル型拡散層
Ｓ  分離用ＳＴＩ領域
Ｗ  拡散層
ＷＦ  ワークファンクションメタル
【図１】
2013229497.tif 000003
【図２Ａ】
2013229497.tif 000004
【図２Ｂ】
2013229497.tif 000005
【図３】
2013229497.tif 000006
【図４Ａ】
2013229497.tif 000007
【図４Ｂ】
2013229497.tif 000008
【図４Ｃ】
2013229497.tif 000009
【図４Ｄ】
2013229497.tif 000010
【図４Ｅ】
2013229497.tif 000011
【図４Ｆ】
2013229497.tif 000012
【図４Ｇ】
2013229497.tif 000013
【図４Ｈ】
2013229497.tif 000014
【図４Ｉ】
2013229497.tif 000015
【図４Ｊ】
2013229497.tif 000016
【図５Ａ】
2013229497.tif 000017
【図５Ｂ】
2013229497.tif 000018
【図６】
2013229497.tif 000019
【図７Ａ】
2013229497.tif 000020
【図７Ｂ】
2013229497.tif 000021
【図７Ｃ】
2013229497.tif 000022
【図７Ｄ】
2013229497.tif 000023
【図７Ｅ】
2013229497.tif 000024
【図７Ｆ】
2013229497.tif 000025
【図７Ｇ】
2013229497.tif 000026
【図７Ｈ】
2013229497.tif 000027
【図７Ｉ】
2013229497.tif 000028
【図７Ｊ】
2013229497.tif 000029
【図８Ａ】
2013229497.tif 000030
【図８Ｂ】
2013229497.tif 000031
【図８Ｃ】
2013229497.tif 000032
【図８Ｄ】
2013229497.tif 000033
【図８Ｅ】
2013229497.tif 000034
【図８Ｆ】
2013229497.tif 000035
【図８Ｇ】
2013229497.tif 000036
【図８Ｈ】
2013229497.tif 000037
【図８Ｉ】
2013229497.tif 000038
【図８Ｊ】
2013229497.tif 000039
【図８Ｋ】
2013229497.tif 000040
【図８Ｌ】
2013229497.tif 000041
【図８Ｍ】
2013229497.tif 000042
【図８Ｎ】
2013229497.tif 000043
【図８Ｏ】
2013229497.tif 000044
【図８Ｐ】
2013229497.tif 000045