(57)【要約】【課題】パターンが形成されたフォトレジスト膜に対する酸素プラズマ処理におけるアッシング効率を向上させ、かつ、そのパターンの孔に形成される電極群を均一に形成する。【解決手段】例えばＨ２（３％）／Ｎ２（９７％）混合ガスを使用して、まず、水素（Ｈ２）プラズマの還元性水素ラジカルにより、フォトレジストＰＲの表面と、孔内の還元除去を行う。これにより次のＯ２プラズマアッシング効率を向上させることができる状態となる。そして、Ｏ２プラズマアッシングにより、フォトレジストＰＲの表面の親水化と、孔内の残渣の除去を行う。詳細には、例えば、Ｈ２プラズマ処理の後、短時間のＯ２プラズマアッシング処理と、短時間の冷却処理とを交互に連続処理することにより、ウエハの高温化を抑制する。具体例としては、例えば、１ウエハ当たり、１５秒のＯ２プラズマ処理と、２００秒の冷却を、それぞれ３回経るようにする。【選択図】図３
2013251436.tif 000002
【特許請求の範囲】
【請求項１】
主面に回路素子を備えた半導体基板の主面側および裏面側の少なくとも一方にフォトレジスト膜を形成する工程と、
形成されるべき電極群の各々の位置に対応して、前記フォトレジスト膜をフォトリソグラフィ法によりパターニングする工程と、
前記パターニングによりパターンが形成された前記フォトレジスト膜に対し、水素プラズマ処理を施す工程と、
前記水素プラズマ処理が施されたフォトレジスト膜に対し、酸素プラズマアッシングを施す工程と、
前記酸素プラズマアッシングが施されたフォトレジスト膜の前記パターンの孔内に、前記電極群を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記酸素プラズマアッシングを施す工程においては、酸素プラズマアッシングの処理と、冷却処理とを交互に任意の回数繰り返すことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
１５秒の酸素プラズマアッシングの処理と、２００秒の冷却処理を交互にそれぞれ３回繰り返すことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記フォトレジスト膜を形成する工程においては、前記半導体基板の主面側および裏面側の双方に前記フォトレジスト膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記電極群が形成された前記半導体装置を複数積層する工程を更に備えることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１は、半導体基板上に付され、フォトリソグラフィによりパターンが形成されたフォトレジストを除去するに際して、酸素プラズマでそのフォトレジストをアッシングし、イオン注入により生成された酸化物等の残渣を水素プラズマでアッシングすることが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１６００２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、複数の半導体チップ（半導体装置）を積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ）と、バンプ電極とによって上下の半導体チップを電気的に接続する構造がある。従って、形成されるバンプ電極の高さの均一性は重要である。
【０００５】
半導体チップにかかるバンプ電極を形成する際には、フォトレジストにパターンを形成し、その開口部分に電気めっきにより施すことにより行うが、上記特許文献１には、かかる構成または工程は開示されておらず、従って、そのときに生じ得る課題についての認識はない。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、主面に回路素子を備えた半導体基板の主面側および裏面側の少なくとも一方にフォトレジスト膜を形成する工程と、形成されるべき電極群の各々の位置に対応して、前記フォトレジスト膜をフォトリソグラフィ法によりパターニングする工程と、前記パターニングによりパターンが形成された前記フォトレジスト膜に対し、水素プラズマ処理を施す工程と、前記水素プラズマ処理が施されたフォトレジスト膜に対し、酸素プラズマアッシングを施す工程と、前記酸素プラズマアッシングが施されたフォトレジスト膜の前記パターンの孔内に、前記電極群を形成する工程と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明の半導体装置の製造方法によれば、酸素プラズマアッシングを施す前に、水素プラズマ処理を行っているので、パターンが形成されたフォトレジスト膜に対する酸素プラズマ処理におけるアッシング効率を向上させ、かつ、そのパターンの孔に形成される電極群を均一に形成することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態における半導体装置の製造方法について説明するための図である。
【図２】本発明の一実施形態における半導体装置の製造方法について説明するための図である。
【図３】本発明の一実施形態における半導体装置の製造方法について説明するための図である。
【図４】本発明の一実施形態における半導体装置の製造方法について説明するための図である。
【図５】本発明の一実施形態における半導体装置の製造方法について説明するための図である。
【図６】本発明の一実施形態における半導体装置の製造方法について説明するための図である。
【図７】本発明の一実施形態における半導体装置の製造方法について説明するための図である。
【図８】本発明の一実施形態における半導体装置の製造方法について説明するための図である。
【図９】本発明の一実施形態における半導体装置の製造方法について説明するための図である。
【図１０】本発明の一実施形態における半導体装置の製造方法について説明するための図である。
【図１１】図１０に示した半導体装置を複数積層した場合の積層構造を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明を適用した半導体装置の製造方法の一例について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１０】
図１〜図１０は、本発明の半導体装置の製造方法の一実施形態を説明するための図である。なお、図１（ａ）は、同図（ｂ）のＡ１−Ａ１部分における断面図である。また、図２〜図１０も同様部分における断面図である。
【００１１】
そこで、まず、図１に示された状態にまで製造するためには、半導体基板１の主面１ｆ、つまり回路形成面側に、ゲート電極／ゲート絶縁膜、ソース／ドレイン（Ｓ／Ｄ）領域等からなる回路素子２１を形成しつつ、その主面１ｆに第１層間絶縁膜２ａを積層する。次に、第１層間絶縁膜２ａ上には、フォトレジスト（ＰＲ）をマスクとしたドライエッチングにより、アルミニウム等の配線層２３ａが形成される。
【００１２】
次に、第１層間絶縁膜２ａに、更に第２〜第５層間絶縁膜２ｂ〜２ｅを積層する。各第２〜第５層間絶縁膜２ｂ〜２ｅには、それぞれ上層配線（例えば、アルミニウム、銅等）２３ｂが形成されており、それらと配線層２３ａとは、ビアプラグ２４により電気的に導通している。次に、第５層間絶縁膜２ｅ上に、樹脂層であるパッシベーション膜（ポリイミド）４を形成する。また、第５層間絶縁膜２ｅにパッド開口を形成する。
【００１３】
図２を参照して、次に、第５層間絶縁膜２ｅ上と、その開口の上層配線２３ｂ上、およびパッシベーション膜４上に、スパッタリングによりシード層３２を形成する。次に、そのシード層３２上にフォトレジスト膜ＰＲを形成する。次に、フォトリソグラフィ法により、パターンＰＴを形成する。
【００１４】
次に、そのように形成したパターンＰＴを構成する孔内におもて面バンプ電極を形成するのであるが、通常その前に、めっき液に対する孔内の濡れ性の向上（親水化）や、フォトレジスト、炭素性堆積物、および有機物などの除去のために、プラズマ処理が行われる。しかしながら、本発明者は、以下のことを認識するに至った。すなわち、従来の「Ｏ２プラズマアッシング」では上記有機物除去能が低く、特性上十分に除去するためには処理時間を長くする必要があった。これにより、ウエハ温度が高温化（７０℃以上）し、ひいてはフォトレジストＰＲのパターンＰＴが変形してしまい、それによりバンプ電極の高さにばらつきが生じ、結果、歩留まりを低下させることとなっていた。バンプ電極の高さがばらつくと、例えば積層チップタイプ（ＣｏＣタイプ）の半導体装置では、上下チップの導通不良や、過剰押圧によるクラックなどの不良の原因になり得る。また、パターンＰＴの変形を元に戻すためにウエハを冷却するには時間がかかり、生産効率を低下させる原因になっていた。
【００１５】
従って、本発明の半導体装置の製造方法の一実施形態においては、以下に示すような追加処理を行っている。
【００１６】
図３（ａ）に示すように、例えばＨ２（３％）／Ｎ２（９７％）混合ガスを使用して、まず、水素（Ｈ２）プラズマの還元性水素ラジカルにより、フォトレジストＰＲの表面と、孔内の還元除去を行う。これにより次のＯ２プラズマアッシング効率を向上させることができる状態となる。そして、図３（ｂ）に示すように、Ｏ２プラズマアッシングにより、フォトレジストＰＲの表面の親水化と、孔内の残渣の除去を行う。詳細には、例えば、Ｈ２プラズマ処理の後、短時間のＯ２プラズマアッシング処理と、短時間の冷却処理とを交互に連続処理することにより、ウエハの高温化を抑制する。具体例としては、例えば、１ウエハ当たり、１５秒のＯ２プラズマ処理と、２００秒の冷却を、それぞれ３回経るようにする。かかる処理により、レジスト残差を十分除去できると共に、ウエハの高温化が抑制されることから、フォトレジストＰＲのパターンＰＴの変形が抑制されることとなる。
【００１７】
図４を参照して、次に、電気めっきなどの公知の方法により、シード層３２を介して第５層間絶縁膜２ｅ内に形成された上層配線２３ｂと接続されるおもて面バンプ電極（例えば銅製）３を形成する。このとき、前段の工程によりパターンＰＴの変形が抑制されているので、開孔の寸法の変化なく、めっきによる安定成膜が可能となり、従って、この工程において、おもて面バンプ電極３の高さにばらつきが生じることはない。なお、おもて面バンプ電極３の上面には、その酸化を防止するため、金膜等の保護膜３１を形成する。
【００１８】
図５を参照して、次に、フォトレジストＰＲを除去し、更に、ウェットエッチングにより、露出しているシード層３２を除去する。なお、このときおもて面バンプ電極３にもサイドエッチが入ることとなる。
【００１９】
図６を参照して、次に、半導体基板１の裏面１ｒを研削（Ｂａｃｋ  Ｇｒｉｎｄ）することにより、半導体基板１の厚さを、例えば約４０μｍにする。次に、半導体基板１の裏面１ｒ上に、例えば窒化シリコン等の裏面保護膜５を形成し、更に、その上に、後述のＴＳＶ用貫通孔ＴＨの形成用パターンを有するフォトレジスト（後に除去されるため図示せず）を形成する。そして、当該フォトレジストをマスクとして、ドライエッチングにより、複数のＴＳＶ用貫通孔ＴＨを形成する。
【００２０】
次に、当該フォトレジストを除去した後、残存した裏面保護膜５の表面と、ＴＳＶ用貫通孔ＴＨに渡って、絶縁膜を形成する。なお、この絶縁膜は、例えば、酸化シリコン膜、窒化シリコン膜、またはそれらの積層膜で構成できる。このとき、ＴＳＶ用貫通孔ＴＨについては、その側面と底面とが覆われるように形成する。
【００２１】
次に、異方性エッチングにより、裏面保護膜５上とＴＳＶ用貫通孔ＴＨの底面の絶縁膜を除去する（エッチバック）。これにより、ＴＳＶ用貫通孔ＴＨの側面にＴＳＶ側壁絶縁リング６１が形成される。
【００２２】
次に、シード層７１の薄膜を形成した後に、電気めっきによりＴＳＶ用導電膜（銅）を形成し、そしてそのＴＳＶ用導電膜を化学機械研磨（ＣＭＰ）またはエッチバックすることにより、ＴＳＶ７を形成する。なお、シード層７１は、チタン、窒化チタン、タンタル、窒化タンタル、またはそれらの積層膜で構成されるが、必ずしも必要なものではない。
【００２３】
図７〜図１０を参照しての説明は、主面側について図２〜図６を参照しての説明とほぼ同様である。
【００２４】
すなわち、図７を参照して、まず、各ＴＳＶ７の露出部分も覆うように、スパッタリングにより、シード層７１の薄膜を形成する。次に、シード層７１上にフォトレジスト膜ＰＲを形成する。次に、フォトリソグラフィ法により、パターンＰＴを形成する。
【００２５】
次に、図８（ａ）に示すように、例えばＨ２（３％）／Ｎ２（９７％）混合ガスを使用して、まず、水素プラズマの還元性水素ラジカルによる、フォトレジストＰＲの表面と、孔内の還元除去を行う。これにより次のＯ２プラズマアッシング効率が向上する。そして、図８（ｂ）に示すように、Ｏ２プラズマアッシングにより、フォトレジストＰＲの表面の親水化と、孔内の残渣の除去を行う。
【００２６】
このように、水素ラジカルによる還元処理でアッシング効率を向上させた上で、短時間のＯ２プラズマアッシング処理と、短時間の冷却処理とを交互に連続処理することにより、ウエハの高温化を抑制することができる。なお、例えば、１ウエハ当たり、１５秒のＯ２プラズマ処理と、２００秒の冷却を、それぞれ３回経るようにする。このようにウエハの高温化が抑制されることから、フォトレジストＰＲのパターンＰＴの変形が抑制されることとなる。
【００２７】
図９を参照して、次に、電気めっきなどの公知の方法により、シード層７１を介してＴＳＶ７と接続される裏面バンプ電極（例えば銅製）８を形成する。なお、裏面バンプ電極８の上面には、その酸化を防止するため、金膜等の保護膜８１を形成する。
【００２８】
図１０を参照して、次に、フォトレジストＰＲを除去し、更に、ウェットエッチングにより、露出しているシード層７１を除去する。なお、このとき裏面バンプ電極８にもサイドエッチが入ることとなる。
【００２９】
以上のように、本発明の半導体装置の製造方法の一実施形態によれば、還元性水素ラジカルにより有機物除去の効率が向上し、かつ、後のＯ２プラズマ処理時間を短時間化できる。結果として、ウエハの温度上昇が抑えられ、フォトレジストＰＲの開口パターンＰＴの変形を抑えられることから、おもて面および裏面のバンプ電極３，８の高さのばらつきが低減され、歩留まりが向上する効果が得られる。また、プラズマ処理後のウエハの冷却時間を短縮できることから、生産効率を向上する効果が得られる。
【００３０】
なお、上述の製造工程においては、上述の各実施形態においては、回路素子〜多層配線〜おもて面バンプ形成後に基板裏面からＴＳＶを形成する工程（ビアラスト工程）を前提として説明しているが、回路素子形成前にＴＳＶを形成しておくビアファースト工程であっても適用可能であり、また、回路素子形成後、おもて面バンプ形成前まで（例えば、多層配線形成工程時）にＴＳＶを形成するビアミドル工程であっても適用できる。つまり、バンプ電極を形成する工程を有していれば、ＴＳＶ形成のタイミングによらずに効果的である。
【００３１】
また、上述の各実施形態においては、ＴＳＶを有する半導体装置を前提としているが、バンプ電極を形成する工程を有していれば、ＴＳＶを有していなくてもよい。
【００３２】
次に、図１０に示した半導体装置５００に対して、公知のダイシング、チップマウント、組み立て等の工程を経て、図１１に示す構造となる。すなわち、図１１は、図１０に示した半導体装置を複数積層した場合の積層構造を示す図である。
【００３３】
同図を参照すると、パッケージ基板５０１の一方の面上に複数の半導体装置５００ａ〜５００ｅが積層された構造となっている。ここで、半導体装置５００ａ〜５００ｄがコアチップとして機能し、半導体装置５００ｅがインターフェースチップとして機能している。各半導体装置５００ａ〜５００ｅは、上下のそれらと、おもて面バンプ電極３および裏面バンプ電極８を介して電気的に接続されて積層構造となっている。
【００３４】
また、各半導体装置５００ａ〜５００ｅは、モールドレジン５０２に覆われ、内部の空隙がアンダーフィル５０３で満たされることにより、モールドレジン５０２内に封入されている。また、パッケージ基板５０１の他方の面には、複数のはんだボール５０４が形成されており、スルーホール５０５および再配線５０６を介して、半導体装置５００ｅのおもて面バンプ電極３に電気的に接続されている。
【００３５】
かかる構成の半導体装置５００の積層構造においては、前述のように各半導体装置５００のおもて面バンプ電極３および裏面バンプ電極８は安定的に形成されて高さが均一であるので、相対する半導体装置５００の各バンプ電極は、確実に接触し、導電率を高い値で安定させることができる。
【００３６】
なお、半導体装置５００ａは、積層構造の最上段の半導体装置であるため、半導体装置５００ｂの端子から供給される信号や電源を自装置の端子を介して自装置の内部に取り込むことができればよく、半導体装置５００ｂの端子から供給された信号を、更に他の半導体装置に供給する必要がない。従って、最上段の半導体装置５００ａはＴＳＶ７を有していなくても良い。このように、半導体装置５００ａにＴＳＶ７を形成しない場合、ＴＳＶ７を形成し易くするためのチップ薄板化が必要なくなるため、半導体装置５００ａは、半導体装置５００ｂ〜５００ｄに比べ厚くすることができる。その結果、積層構造の製造時において、例えば半導体装置を積層するときの熱応力による半導体装置の変形を抑制することができるなど、歩留まりを更に向上させることができる。
【００３７】
また、図１１においては、４枚の半導体装置５００ａ〜５００ｄを積層した構造を例に挙げたが、本発明は、半導体装置の積層枚数が２枚以上の積層構造に適用できるものであり、このように半導体装置の積層枚数が４枚以外の積層構造においても、上記の構成を適用することができる。即ち、このような積層構造において、最上段に積層された半導体装置に貫通電極および端子を形成せず、最上段に積層された半導体装置の厚さを、積層構造を構成する他の半導体装置よりも厚くするという構成を適用することができる。
【００３８】
また、同種の半導体装置は全て同様の構成にするという観点では、最上段の半導体装置も下段のものと同様に貫通電極および端子を有していても良く、このような積層構造に本願発明を適用しても、同様に効果的である。
【００３９】
なお、図１１に示した複数の半導体装置の積層構造において、基板の主面および裏面にバンプ電極を有する構造であれば、本願発明を適用して効果的であり、コアチップを構成する半導体装置の積層の向き（フェースダウンかフェースアップか）、また、最上の半導体装置のＴＳＶ有無などの点で、同図の構造に限定されない。
【産業上の利用可能性】
【００４０】
本発明の製造方法は、フォトリソグラフィ法によりパターニングしたフォトレジスト膜開口パターン内に形成されたバンプ電極を有する半導体装置に適用可能である。
【符号の説明】
【００４１】
１・・・半導体基板
２・・・層間絶縁膜
２１・・・回路素子
３・・・おもて面バンプ電極
３１・・・保護膜
３２・・・シード層
４・・・パッシベーション膜
５・・・裏面保護膜
６１・・・ＴＳＶ側壁絶縁リング
７・・・貫通電極
７１・・・シード層
８・・・裏面バンプ電極
５００・・・半導体装置
ＰＴ・・・パターン
ＰＲ・・・フォトレジスト
ＴＨ・・・ＴＳＶ用貫通孔
【図１】
2013251436.tif 000003
【図２】
2013251436.tif 000004
【図３】
2013251436.tif 000005
【図４】
2013251436.tif 000006
【図５】
2013251436.tif 000007
【図６】
2013251436.tif 000008
【図７】
2013251436.tif 000009
【図８】
2013251436.tif 000010
【図９】
2013251436.tif 000011
【図１０】
2013251436.tif 000012
【図１１】
2013251436.tif 000013