(57)【要約】      （修正有）【課題】ヒューズにエラーが発生しても、較正して正常にプログラミングされたヒューズ信号を生成することにより、集積回路の動作エラー発生を防止する。【解決手段】ヒューズ回路は、プログラミングイネーブル信号がイネーブルされた状態で、複数のアドレスの中から選択されたアドレスによって論理レベルが決定されるパリティ信号を生成し、前記プログラミングイネーブル信号、前記複数のアドレスおよび前記パリティ信号に応答して、プログラミングされるプログラミングヒューズ信号を生成するプログラミングヒューズ信号生成部１と、前記プログラミングヒューズ信号に含まれたエラーを較正して較正パルスを生成する較正パルス生成部２と、前記較正パルスに応答して、再プログラミングされるヒューズ信号を生成するヒューズ部３とを含む。【選択図】図２
2013122807.tif 000002
【特許請求の範囲】
【請求項１】
プログラミングイネーブル信号がイネーブルされた状態で、複数のアドレスの中から選択されたアドレスによって論理レベルが決定されるパリティ信号を生成し、前記プログラミングイネーブル信号、前記複数のアドレスおよび前記パリティ信号に応答して、プログラミングされるプログラミングヒューズ信号を生成するプログラミングヒューズ信号生成部と、
前記プログラミングヒューズ信号に含まれたエラーを較正して、較正パルスを生成する較正パルス生成部と、
前記較正パルスに応答して、再プログラミングされるヒューズ信号を生成するヒューズ部と、を含むことを特徴とするヒューズ回路。
【請求項２】
前記プログラミングヒューズ信号生成部は、
前記プログラミングイネーブル信号および前記複数のアドレスに応答して、前記パリティ信号を生成するパリティ信号生成部と、
前記プログラミングイネーブル信号、前記複数のアドレスおよび前記パリティ信号に応答して、パルスを生成するパルス生成部と、
前記パルスに応答して、電気的接続状態が変化するヒューズを備え、前記プログラミングヒューズ信号を生成する前置ヒューズ部と、を含むことを特徴とする請求項１に記載のヒューズ回路。
【請求項３】
前記較正パルス生成部は、
前記プログラミングヒューズ信号に含まれたエラーに関する情報を含む情報信号を生成する情報信号生成部と、
前記情報信号に応答して、較正信号を生成する較正信号生成部と、
前記較正信号に応答して、前記プログラミングヒューズ信号に含まれたエラーを較正して前記較正パルスを生成する較正部と、を含むことを特徴とする請求項２に記載のヒューズ回路。
【請求項４】
前記パリティ信号生成部は、前記プログラミングイネーブル信号、第１アドレス、第３アドレス、第４アドレスおよび第６アドレスによって論理レベルが決定される第１パリティ信号を生成し、前記プログラミングイネーブル信号、第２アドレス、前記第３アドレス、第５アドレスおよび前記第６アドレスによって論理レベルが決定される第２パリティ信号を生成し、前記第１アドレス、前記第２アドレス、前記第３アドレスおよび第７アドレスによって論理レベルが決定される第３パリティ信号を生成し、前記第４アドレス、前記第５アドレス、前記第６アドレスおよび前記第７アドレスによって論理レベルが決定される第４パリティ信号を生成することを特徴とする請求項３に記載のヒューズ回路。
【請求項５】
前記パルス生成部は、前記プログラミングイネーブル信号、前記第１〜第７アドレスおよび前記第１〜第４パリティ信号を、順次発生するシフト信号に同期させてバッファリングし、第１〜第１２パルスとして出力することを特徴とする請求項４に記載のヒューズ回路。
【請求項６】
前記パルス生成部は、
前記プログラミングイネーブル信号およびクロック信号に応答して、順次イネーブルされる第１〜第６シフト信号を生成するシフト信号生成部と、
前記クロック信号および前記第１〜第６シフト信号に応答して、前記プログラミングイネーブル信号、前記第１〜第７アドレスおよび前記第１〜第４パリティ信号をバッファリングし、前記第１〜第１２パルスを生成するバッファ部と、を含むことを特徴とする請求項５に記載のヒューズ回路。
【請求項７】
前記前置ヒューズ部は、それぞれヒューズを備える第１〜第１２前置ヒューズ部を含み、
前記第１〜第１２前置ヒューズ部は、前記第１〜第１２パルスに応答して、第１〜第１２プログラミングヒューズ信号を生成することを特徴とする請求項５に記載のヒューズ回路。
【請求項８】
前記情報信号生成部は、前記第１プログラミングヒューズ信号、前記第２プログラミングヒューズ信号、前記第４プログラミングヒューズ信号、前記第５プログラミングヒューズ信号、前記第７プログラミングヒューズ信号および前記第９プログラミングヒューズ信号によって論理レベルが決定される第１情報信号を生成し、前記第１プログラミングヒューズ信号、前記第３プログラミングヒューズ信号、前記第４プログラミングヒューズ信号、前記第６プログラミングヒューズ信号、前記第７プログラミングヒューズ信号および前記第１０プログラミングヒューズ信号によって論理レベルが決定される第２情報信号を生成し、前記第２プログラミングヒューズ信号、前記第３プログラミングヒューズ信号、前記第４プログラミングヒューズ信号、前記第８プログラミングヒューズ信号および前記第１１プログラミングヒューズ信号によって論理レベルが決定される第３情報信号を生成し、前記第５プログラミングヒューズ信号、前記第６プログラミングヒューズ信号、前記第７プログラミングヒューズ信号、前記第８プログラミングヒューズ信号および前記第１２プログラミングヒューズ信号によって論理レベルが決定される第４情報信号を生成することを特徴とする請求項７に記載のヒューズ回路。
【請求項９】
前記較正信号生成部は、前記第１〜第４情報信号をデコーディングし、第１〜第８較正信号を生成することを特徴とする請求項８に記載のヒューズ回路。
【請求項１０】
前記較正部は、前記第１〜第８較正信号に応答して、前記第１〜第８プログラミングヒューズ信号をバッファリングまたは反転バッファリングし、第１〜第８較正パルスとして伝達することを特徴とする請求項９に記載のヒューズ回路。
【請求項１１】
前記ヒューズ部は、それぞれヒューズを備える第１〜第８ヒューズ部を含み、
前記第１〜第８ヒューズ部は、前記第１〜第８較正パルスに応答して、第１〜第８ヒューズ信号を生成することを特徴とする請求項１０に記載のヒューズ回路。
【請求項１２】
プログラミングイネーブル信号および複数のアドレスに応答して、パリティ信号を生成するパリティ信号生成部と、
前記プログラミングイネーブル信号、前記複数のアドレスおよび前記パリティ信号に応答して、パルスを生成するパルス生成部と、
前記パルスに応答して、電気的接続状態が変化するヒューズを備え、前記プログラミングヒューズ信号を生成する前置ヒューズ部と、
前記プログラミングヒューズ信号に含まれたエラーを較正して較正パルスを生成する較正パルス生成部と、
前記較正パルスに応答して、再プログラミングされるヒューズ信号を生成するヒューズ部と、を含むことを特徴とするヒューズ回路。
【請求項１３】
前記パリティ信号生成部は、前記プログラミングイネーブル信号、第１アドレス、第３アドレス、第４アドレスおよび第６アドレスによって論理レベルが決定される第１パリティ信号を生成し、前記プログラミングイネーブル信号、第２アドレス、前記第３アドレス、第５アドレスおよび前記第６アドレスによって論理レベルが決定される第２パリティ信号を生成し、前記第１アドレス、前記第２アドレス、前記第３アドレスおよび第７アドレスによって論理レベルが決定される第３パリティ信号を生成し、前記第４アドレス、前記第５アドレス、前記第６アドレスおよび前記第７アドレスによって論理レベルが決定される第４パリティ信号を生成することを特徴とする請求項１２に記載のヒューズ回路。
【請求項１４】
前記パルス生成部は、前記プログラミングイネーブル信号、前記第１〜第７アドレスおよび前記第１〜第４パリティ信号を、順次発生するシフト信号に同期させてバッファリングし、第１〜第１２パルスとして出力することを特徴とする請求項１３に記載のヒューズ回路。
【請求項１５】
前記パルス生成部は、
前記プログラミングイネーブル信号およびクロック信号に応答して、順次イネーブルされる第１〜第６シフト信号を生成するシフト信号生成部と、
前記クロック信号および前記第１〜第６シフト信号に応答して、前記プログラミングイネーブル信号、前記第１〜第７アドレスおよび前記第１〜第４パリティ信号をバッファリングし、前記第１〜第１２パルスを生成するバッファ部と、を含むことを特徴とする請求項１４に記載のヒューズ回路。
【請求項１６】
前記前置ヒューズ部は、それぞれヒューズを備える第１〜第１２前置ヒューズ部を含み、前記第１〜第１２前置ヒューズ部は、前記第１〜第１２パルスに応答して、第１〜第１２プログラミングヒューズ信号を生成することを特徴とする請求項１４に記載のヒューズ回路。
【請求項１７】
前記較正パルス生成部は、
前記第１〜第１２プログラミングヒューズ信号に含まれたエラーに関する情報を含む第１〜第４情報信号を生成する情報信号生成部と、
前記第１〜第４情報信号に応答して、第１〜第８較正信号を生成する較正信号生成部と、
前記第１〜第８較正信号に応答して、前記第１〜第８プログラミングヒューズ信号に含まれたエラーを較正し、第１〜第８較正パルスを生成する較正部と、を含むことを特徴とする請求項１６に記載のヒューズ回路。
【請求項１８】
前記情報信号生成部は、前記第１プログラミングヒューズ信号、前記第２プログラミングヒューズ信号、前記第４プログラミングヒューズ信号、前記第５プログラミングヒューズ信号、前記第７プログラミングヒューズ信号および前記第９プログラミングヒューズ信号によって論理レベルが決定される第１情報信号を生成し、前記第１プログラミングヒューズ信号、前記第３プログラミングヒューズ信号、前記第４プログラミングヒューズ信号、前記第６プログラミングヒューズ信号、前記第７プログラミングヒューズ信号および前記第１０プログラミングヒューズ信号によって論理レベルが決定される第２情報信号を生成し、前記第２プログラミングヒューズ信号、前記第３プログラミングヒューズ信号、前記第４プログラミングヒューズ信号、前記第８プログラミングヒューズ信号および前記第１１プログラミングヒューズ信号によって論理レベルが決定される第３情報信号を生成し、前記第５プログラミングヒューズ信号、前記第６プログラミングヒューズ信号、前記第７プログラミングヒューズ信号、前記第８プログラミングヒューズ信号および第１２プログラミングヒューズ信号によって論理レベルが決定される第４情報信号を生成することを特徴とする請求項１７に記載のヒューズ回路。
【請求項１９】
前記較正信号生成部は、前記第１〜第４情報信号をデコーディングし、第１〜第８較正信号を生成することを特徴とする請求項１８に記載のヒューズ回路。
【請求項２０】
前記較正部は、前記第１〜第８較正信号に応答して、前記第１〜第８プログラミングヒューズ信号をバッファリングまたは反転バッファリングし、第１〜第８較正パルスとして伝達することを特徴とする請求項１９に記載のヒューズ回路。
【発明の詳細な説明】
【背景技術】
【０００１】
近年、集積回路は、設計の変更なく内部の設定を変更させるために、プログラミング可能なヒューズを含むヒューズ回路を備えている。ヒューズ回路に用いられるヒューズは、レーザビーム（Ｌａｓｅｒ  ｂｅａｍ）または電気的ストレスが印加された場合に電気的接続特性が変化し、このようなヒューズの電気的接続状態の変化を利用して集積回路の内部設定に関する情報をプログラミングする。
【０００２】
ヒューズのプログラミングは、レーザビームを用いてヒューズの接続状態を切断する方式や、電気的ストレスを印加してヒューズの電気的接続状態を変化させる方式などが利用される。電気的方式でプログラミングされるヒューズは、電気的接続状態をオープン状態（ｏｐｅｎ）からショート状態（ｓｈｏｒｔ）に変化させるアンチタイプのヒューズ（Ａｎｔｉ−ｔｙｐｅ  ｆｕｓｅ）と、ショート状態からオープン状態に変化させるブローイングタイプのヒューズ（Ｂｌｏｗｉｎｇ−ｔｙｐｅ  ｆｕｓｅ）に再分類することができる。
【０００３】
図１は、従来技術にかかるヒューズ回路の構成を示すブロック図である。
【０００４】
図１に示すように、従来技術のヒューズ回路は、プログラミングイネーブル信号ＰＧＭＥＮと第１〜第７アドレスＡＤＤ＜１：７＞とが入力され、第１〜第８パルスＰ＜１：８＞を生成するプログラミングパルス生成部８と、第１〜第８パルスＰ＜１：８＞に応答してプログラミングされ、第１〜第８ヒューズ信号ＦＵＳＥ＜１：８＞を生成する第１〜第８ヒューズ部９（１：８）から構成されたヒューズ部９とを含む。ここで、第１〜第８ヒューズ部９（１：８）は、第１〜第８パルスＰ＜１：８＞に応答して電気的方式でプログラミングされるヒューズで実現される。
【０００５】
このように構成されたヒューズ回路の第１〜第８ヒューズ部９（１：８）は、プログラミングイネーブル信号ＰＧＭＥＮと第１〜第７アドレスＡＤＤ＜１：７＞とによってプログラミングされ、第１〜第８ヒューズ信号ＦＵＳＥ＜１：８＞を生成する。例えば、プログラミングイネーブル信号ＰＧＭＥＮが論理ハイレベルにイネーブルされた状態で、第１〜第３アドレスＡＤＤ＜１：３＞が論理ハイレベル、かつ、第４〜第８アドレスＡＤＤ＜４：８＞が論理ローレベルで入力される場合を想定すると、プログラミングパルス生成部８は、論理ハイレベルの第１〜第４パルスＰ＜１：４＞と論理ローレベルの第５〜第８パルスＰ＜５：８＞とを生成する。このとき、第１〜第４ヒューズ部９（１：４）は、論理ハイレベルのプログラミングイネーブル信号ＰＧＭＥＮおよび第１〜第３アドレスＡＤＤ＜１：３＞によって電気的接続状態が変化し、論理ハイレベルの第１〜第４ヒューズ信号ＦＵＳＥ＜１：４＞を生成し、第５〜第８ヒューズ部９（５：８）は、論理ローレベルの第５〜第８ヒューズ信号ＦＵＳＥ＜５：８＞を生成する。
【０００６】
しかしながら、ヒューズ部９に備えられた第５ヒューズ部９（５）が不良の場合、例えば、第５ヒューズ部９（５）のゲート絶縁膜に故障が発生した場合、第５ヒューズ部９（５）は、第５ヒューズ信号ＦＵＳＥ＜５＞を、論理ローレベルではない、論理ハイレベルに誤って生成し、集積回路の動作にエラーを発生させることがあった。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、ヒューズにエラーが発生しても、較正して正常にプログラミングされたヒューズ信号を生成することにより、集積回路の動作エラーが発生することを防止できるヒューズ回路を提供する。
【課題を解決するための手段】
【０００８】
このために、本発明は、プログラミングイネーブル信号がイネーブルされた状態で、複数のアドレスの中から選択されたアドレスによって論理レベルが決定されるパリティ信号を生成し、前記プログラミングイネーブル信号、前記複数のアドレスおよび前記パリティ信号に応答して、プログラミングされるプログラミングヒューズ信号を生成するプログラミングヒューズ信号生成部と、前記プログラミングヒューズ信号に含まれたエラーを較正して較正パルスを生成する較正パルス生成部と、前記較正パルスに応答して、再プログラミングされるヒューズ信号を生成するヒューズ部とを含むヒューズ回路を提供する。
【０００９】
また、本発明は、プログラミングイネーブル信号および複数のアドレスに応答して、パリティ信号を生成するパリティ信号生成部と、前記プログラミングイネーブル信号、前記複数のアドレスおよび前記パリティ信号に応答して、パルスを生成するパルス生成部と、前記パルスに応答して、電気的接続状態が変化するヒューズを備え、前記プログラミングヒューズ信号を生成する前置ヒューズ部と、前記プログラミングヒューズ信号に含まれたエラーを較正して較正パルスを生成する較正パルス生成部と、前記較正パルスに応答して、再プログラミングされるヒューズ信号を生成するヒューズ部とを含むヒューズ回路を提供する。
【図面の簡単な説明】
【００１０】
【図１】従来技術にかかるヒューズ回路の構成を示すブロック図である。
【図２】本発明の一実施形態にかかるヒューズ回路の構成を示すブロック図である。
【図３】図２に示すヒューズ回路に備えられたパリティ信号生成部の一実施形態にかかる回路図である。
【図４】図２に示すヒューズ回路に備えられたパルス生成部の一実施形態にかかる回路図である。
【図５】図４に示すパルス生成部の動作を説明するためのタイミング図である。
【図６】図２に示すヒューズ回路に備えられた情報信号生成部の一実施形態にかかる回路図である。
【図７】図２に示すヒューズ回路に備えられた較正信号生成部の一実施形態にかかる回路図である。
【図８】図２に示すヒューズ回路に備えられた較正部の一実施形態にかかる回路図である。
【図９】図２に示すヒューズ回路の動作を説明するための表である。
【発明を実施するための形態】
【００１１】
図２は、本発明の一実施形態にかかるヒューズ回路の構成を示すブロック図である。
【００１２】
図２に示すように、本実施形態にかかるヒューズ回路は、プログラミングヒューズ信号生成部１と、較正パルス生成部２と、ヒューズ部３とを含む。プログラミングヒューズ信号生成部１は、パリティ信号生成部１１と、パルス生成部１２と、前置ヒューズ部１３とから構成される。較正パルス生成部２は、情報信号生成部２１と、較正信号生成部２２と、較正部２３とから構成される。
【００１３】
パリティ信号生成部１１は、プログラミングイネーブル信号ＰＧＭＥＮが論理ハイレベルにイネーブルされた状態で、第１〜第７アドレスＡＤＤ＜１：７＞の中から選択されたアドレスによって論理レベルが決定される第１〜第４パリティ信号ＰＡ＜１：４＞を生成する。パリティ信号生成部１１のより詳細な構成および動作は、図３を参照して後述する。
【００１４】
パルス生成部１２は、プログラミングイネーブル信号ＰＧＭＥＮ、第１〜第７アドレスＡＤＤ＜１：７＞および第１〜第４パリティ信号ＰＡ＜１：４＞に応答して、順次に発生する第１〜第１２パルスＰＵＬ＜１：１２＞を生成する。パルス生成部１２のより詳細な構成および動作は、図４および図５を参照して後述する。
【００１５】
前置ヒューズ部１３は、それぞれに対して電気的ストレスが入力されたとき、電気的接続状態が変化するヒューズを備える第１〜第１２前置ヒューズ部１３（１：１２）を含む。第１〜第１２前置ヒューズ部１３（１：１２）は、第１〜第１２パルスＰＵＬ＜１：１２＞に応答して、プログラミングされる第１〜第１２プログラミングヒューズ信号ＰＦＵＳＥ＜１：１２＞を生成する。例えば、第１〜第１２パルスＰＵＬ＜１：１２＞のうち、第１〜第４パルスＰＵＬ＜１：４＞のみがイネーブルされて入力されると、第１〜第４前置ヒューズ部１３（１：４）に備えられたヒューズの接続状態が変化し、第１〜第４プログラミングヒューズ信号ＰＦＵＳＥ＜１：４＞は論理ハイレベルにプログラミングされる。このとき、第５〜第１２プログラミングヒューズ信号ＰＦＵＳＥ＜５：１２＞は論理ローレベルにプログラミングされる。
【００１６】
情報信号生成部２１は、第１〜第１２プログラミングヒューズ信号ＰＦＵＳＥ＜１：１２＞のレベルに応じて第１〜第４情報信号ＩＰ＜１：４＞を生成する。第１〜第４情報信号ＩＰ＜１：４＞は、第１〜第１２プログラミングヒューズ信号ＰＦＵＳＥ＜１：１２＞のうち、エラーが発生した信号に関する情報を含む。情報信号生成部２１のより詳細な構成および動作は、図６を参照して後述する。
【００１７】
較正信号生成部２２は、第１〜第４情報信号ＩＰ＜１：４＞をデコーディングして、第１〜第８プログラミングヒューズ信号ＰＦＵＳＥ＜１：８＞に発生したエラーを較正するための第１〜第８較正信号ＣＲ＜１：８＞を生成する。較正信号生成部２２のより詳細な構成および動作は、図７および図８を参照して後述する。
【００１８】
較正部２３は、第１〜第８較正信号ＣＲ＜１：８＞に応答して、第１〜第８プログラミングヒューズ信号ＰＦＵＳＥ＜１：８＞をバッファリングまたは反転バッファリングして第１〜第８較正パルスＰＮ＜１：８＞として出力する。較正部２３のより詳細な構成および動作は、図９を参照して後述する。
【００１９】
ヒューズ部３は、それぞれ電気的ストレスが入力されたとき、電気的接続状態が変化するヒューズを備える第１〜第８ヒューズ部３（１：８）を含む。第１〜第８ヒューズ部３（１：８）は、第１〜第８較正パルスＰＮ＜１：８＞に応答して、プログラミングされる第１〜第８ヒューズ信号ＦＵＳＥＮ＜１：８＞を生成する。例えば、第１〜第８較正パルスＰＮ＜１：８＞のうち、第１〜第４較正パルスＰＮ＜１：４＞のみがイネーブルされて入力されると、第１〜第４ヒューズ部３（１：４）に備えられたヒューズの接続状態が変化し、第１〜第４ヒューズ信号ＦＵＳＥＮ＜１：４＞は論理ハイレベルにプログラミングされる。このとき、第５〜第８ヒューズ信号ＦＵＳＥＮ＜５：８＞は論理ローレベルにプログラミングされる。
【００２０】
図３は、パリティ信号生成部１１の一実施形態にかかる回路図である。
【００２１】
図３に示すように、パリティ信号生成部１１は、第１〜第４パリティ信号生成部１１１〜１１４から構成される。第１パリティ信号生成部１１１は、プログラミングイネーブル信号ＰＧＭＥＮ、第１アドレスＡＤＤ＜１＞、第３アドレスＡＤＤ＜３＞、第４アドレスＡＤＤ＜４＞および第６アドレスＡＤＤ＜６＞のうち、論理ハイレベルの信号の数が奇数個の場合、論理ハイレベルの第１パリティ信号ＰＡ＜１＞を生成し、偶数個の場合、論理ローレベルの第１パリティ信号ＰＡ＜１＞を生成する。第２パリティ信号生成部１１２は、プログラミングイネーブル信号ＰＧＭＥＮ、第２アドレスＡＤＤ＜２＞、第３アドレスＡＤＤ＜３＞、第５アドレスＡＤＤ＜５＞および第６アドレスＡＤＤ＜６＞のうち、論理ハイレベルの信号の数が奇数個の場合、論理ハイレベルの第２パリティ信号ＰＡ＜２＞を生成し、偶数個の場合、論理ローレベルの第２パリティ信号ＰＡ＜２＞を生成する。第３パリティ信号生成部１１３は、第１アドレスＡＤＤ＜１＞、第２アドレスＡＤＤ＜２＞、第３アドレスＡＤＤ＜３＞および第７アドレスＡＤＤ＜７＞のうち、論理ハイレベルの信号の数が奇数個の場合、論理ハイレベルの第３パリティ信号ＰＡ＜３＞を生成し、偶数個の場合、論理ローレベルの第３パリティ信号ＰＡ＜３＞を生成する。第４パリティ信号生成部１１４は、第４アドレスＡＤＤ＜４＞、第５アドレスＡＤＤ＜５＞、第６アドレスＡＤＤ＜６＞および第７アドレスＡＤＤ＜７＞のうち、論理ハイレベルの信号の数が奇数個の場合、論理ハイレベルの第４パリティ信号ＰＡ＜４＞を生成し、偶数個の場合、論理ローレベルの第４パリティ信号ＰＡ＜４＞を生成する。第１〜第４パリティ信号ＰＡ＜１：４＞の論理レベルは、実施形態によって多様に設定することができる。
【００２２】
図４は、パルス生成部１２の一実施形態にかかる回路図であり、図５は、パルス生成部１２の動作を説明するためのタイミング図である。
【００２３】
図４に示すように、パルス生成部１２は、インバータＩＶ１と、内部クロック生成部１２０と、シフト信号生成部１２１と、バッファ部１２２とを含む。インバータＩＶ１は、プログラミングイネーブル信号ＰＧＭＥＮを反転バッファリングし、リセット信号ＲＥＳＥＴを生成する。内部クロック生成部１２０は、プログラミングイネーブル信号ＰＧＭＥＮに応答して、クロック信号ＣＬＫをバッファリングし、内部クロックＩＣＬＫおよび反転内部クロックＩＣＬＫＢを生成する。シフト信号生成部１２１は、内部クロックＩＣＬＫおよび反転内部クロックＩＣＬＫＢによって順次イネーブルされる第１〜第６シフト信号ＳＦＴ＜１：６＞を生成する。バッファ部１２２は、第１〜第６シフト信号ＳＦＴ＜１：６＞がイネーブルされる期間において、内部クロックＩＣＬＫおよび反転内部クロックＩＣＬＫＢに同期して、プログラミングイネーブル信号ＰＧＭＥＮ、第１〜第７アドレスＡＤＤ＜１：７＞および第１〜第４パリティ信号ＰＡ＜１：４＞をバッファリングし、第１〜第１２パルスＰＵＬ＜１：１２＞を生成する。シフト信号生成部１２１は、論理ハイレベルのリセット信号ＲＥＳＥＴが入力されたときにリセットされ、プログラミングイネーブル信号ＰＧＭＥＮが論理ハイレベルの期間において、クロック信号ＣＬＫの１周期の期間だけシフトされて順次イネーブルされる第１〜第６シフト信号ＳＦＴ＜１：６＞を生成する第１〜第６シフトレジスタ１２３〜１２８を含む。
【００２４】
図５を参照すると、ｔ１時点にプログラミングイネーブル信号ＰＧＭＥＮが論理ハイレベルにイネーブルされると、第１シフト信号ＳＦＴ＜１＞はｔ１〜ｔ２の期間に論理ハイレベルにイネーブルされ、第２シフト信号ＳＦＴ＜２＞はｔ２〜ｔ３の期間に論理ハイレベルにイネーブルされ、第３シフト信号ＳＦＴ＜３＞はｔ３〜ｔ４の期間に論理ハイレベルにイネーブルされ、第４シフト信号ＳＦＴ＜４＞はｔ４〜ｔ５の期間に論理ハイレベルにイネーブルされ、第５シフト信号ＳＦＴ＜５＞はｔ５〜ｔ６の期間に論理ハイレベルにイネーブルされ、第６シフト信号ＳＦＴ＜６＞はｔ６〜ｔ７の期間に論理ハイレベルにイネーブルされる。第１シフト信号ＳＦＴ＜１＞がイネーブルされるｔ１〜ｔ２の期間においては、内部クロックＩＣＬＫの立ち上がりエッジに同期して、プログラミングイネーブル信号ＰＧＭＥＮがバッファリングされて第１パルスＰＵＬ＜１＞として出力され、内部クロックＩＣＬＫの立ち下がりエッジに同期して、第１アドレスＡＤＤ＜１＞がバッファリングされて第２パルスＰＵＬ＜２＞として出力される。ｔ２〜ｔ３の期間においては、第２アドレスＡＤＤ＜２＞がバッファリングされて第３パルスＰＵＬ＜３＞として出力され、第３アドレスＡＤＤ＜３＞がバッファリングされて第４パルスＰＵＬ＜４＞として出力される。ｔ３〜ｔ４の期間においては、第４アドレスＡＤＤ＜４＞がバッファリングされて第５パルスＰＵＬ＜５＞として出力され、第５アドレスＡＤＤ＜５＞がバッファリングされて第６パルスＰＵＬ＜６＞として出力される。ｔ４〜ｔ５の期間においては、第６アドレスＡＤＤ＜６＞がバッファリングされて第７パルスＰＵＬ＜７＞として出力され、第７アドレスＡＤＤ＜７＞がバッファリングされて第８パルスＰＵＬ＜８＞として出力される。ｔ５〜ｔ６の期間においては、第１パリティ信号ＰＡ＜１＞がバッファリングされて第９パルスＰＵＬ＜９＞として出力され、第２パリティ信号ＰＡ＜２＞がバッファリングされて第１０パルスＰＵＬ＜１０＞として出力される。ｔ６〜ｔ７の期間においては、第３パリティ信号ＰＡ＜３＞がバッファリングされて第１１パルスＰＵＬ＜１１＞として出力され、第４パリティ信号ＰＡ＜４＞がバッファリングされて第１２パルスＰＵＬ＜１２＞として出力される。
【００２５】
図６は、情報信号生成部２１の一実施形態にかかる回路図である。
【００２６】
図６に示すように、情報信号生成部２１は、第１〜第４情報信号生成部２１１〜２１４から構成される。第１情報信号生成部２１１は、第１プログラミングヒューズ信号ＰＦＵＳＥ＜１＞、第２プログラミングヒューズ信号ＰＦＵＳＥ＜２＞、第４プログラミングヒューズ信号ＰＦＵＳＥ＜４＞、第５プログラミングヒューズ信号ＰＦＵＳＥ＜５＞、第７プログラミングヒューズ信号ＰＦＵＳＥ＜７＞および第９プログラミングヒューズ信号ＰＦＵＳＥ＜９＞のうち、論理ハイレベルの信号の数が奇数個の場合、論理ハイレベルの第１情報信号ＩＰ＜１＞を生成し、偶数個の場合、論理ローレベルの第１情報信号ＩＰ＜１＞を生成する。第２情報信号生成部２１２は、第１プログラミングヒューズ信号ＰＦＵＳＥ＜１＞、第３プログラミングヒューズ信号ＰＦＵＳＥ＜３＞、第４プログラミングヒューズ信号ＰＦＵＳＥ＜４＞、第６プログラミングヒューズ信号ＰＦＵＳＥ＜６＞、第７プログラミングヒューズ信号ＰＦＵＳＥ＜７＞および第１０プログラミングヒューズ信号ＰＦＵＳＥ＜１０＞のうち、論理ハイレベルの信号の数が奇数個の場合、論理ハイレベルの第２情報信号ＩＰ＜２＞を生成し、偶数個の場合、論理ローレベルの第２情報信号ＩＰ＜２＞を生成する。第３情報信号生成部２１３は、第２プログラミングヒューズ信号ＰＦＵＳＥ＜２＞、第３プログラミングヒューズ信号ＰＦＵＳＥ＜３＞、第４プログラミングヒューズ信号ＰＦＵＳＥ＜４＞、第８プログラミングヒューズ信号ＰＦＵＳＥ＜８＞および第１１プログラミングヒューズ信号ＰＦＵＳＥ＜１１＞のうち、論理ハイレベルの信号の数が奇数個の場合、論理ハイレベルの第３情報信号ＩＰ＜３＞を生成し、偶数個の場合、論理ローレベルの第３情報信号ＩＰ＜３＞を生成する。第４情報信号生成部２１４は、第５プログラミングヒューズ信号ＰＦＵＳＥ＜５＞、第６プログラミングヒューズ信号ＰＦＵＳＥ＜６＞、第７プログラミングヒューズ信号ＰＦＵＳＥ＜７＞、第８プログラミングヒューズ信号ＰＦＵＳＥ＜８＞および第１２プログラミングヒューズ信号ＰＦＵＳＥ＜１２＞のうち、論理ハイレベルの信号の数が奇数個の場合、論理ハイレベルの第４情報信号ＩＰ＜４＞を生成し、偶数個の場合、論理ローレベルの第４情報信号ＩＰ＜４＞を生成する。第１〜第４情報信号ＩＰ＜１：４＞の論理レベルは、実施形態によって多様に設定することができる。
【００２７】
図７は、較正信号生成部２２の一実施形態にかかる回路図である。図８は、較正部２３の一実施形態にかかる回路図である。
【００２８】
図７に示すように、較正信号生成部２２は、第１〜第８較正信号生成部２２１〜２２８を含み、第１〜第４情報信号ＩＰ＜１：４＞をデコーディングして選択的に論理ハイレベルにイネーブルされる第１〜第８較正信号ＣＲ＜１：８＞を生成する。例えば、第１情報信号ＩＰ＜１＞および第３情報信号ＩＰ＜３＞が論理ハイレベル、かつ、第２情報信号ＩＰ＜２＞および第４情報信号ＩＰ＜４＞が論理ローレベルの場合、第１〜第８較正信号ＣＲ＜１：８＞のうち、第２較正信号ＣＲ＜２＞のみが論理ハイレベルに生成される。
【００２９】
図８は、較正部２３の一実施形態にかかる回路図である。
【００３０】
図８に示すように、較正部２３は、第１〜第８較正信号ＣＲ＜１：８＞が論理ハイレベルの場合、第１〜第８プログラミングヒューズ信号ＰＦＵＳＥ＜１：８＞を反転バッファリングして第１〜第８較正パルスＰＮ＜１：８＞として出力し、第１〜第８較正信号ＣＲ＜１：８＞が論理ローレベルの場合、第１〜第８プログラミングヒューズ信号ＰＦＵＳＥ＜１：８＞をバッファリングして第１〜第８較正パルスＰＮ＜１：８＞として出力する。例えば、第１〜第８較正信号ＣＲ＜１：８＞のうち、第２較正信号ＣＲ＜２＞のみが論理ハイレベルの場合、第２プログラミングヒューズ信号ＰＦＵＳＥ＜２＞を反転バッファリングして第２較正パルスＰＮ＜２＞として出力し、第１プログラミングヒューズ信号ＰＦＵＳＥ＜１＞および第３〜第８プログラミングヒューズ信号ＰＦＵＳＥ＜３：８＞をバッファリングして第３ないし第８較正パルスＰＮ＜３：８＞として出力する。
【００３１】
以上のように構成されたヒューズ回路は、ハミングコード（Ｈａｍｍｉｎｇ  Ｃｏｄｅ）を用いて、第１〜第８プログラミングヒューズ信号ＰＦＵＳＥ＜１：８＞に発生したエラーを追跡して較正する。図９を参照すると、第１〜第４パリティ信号ＰＡ＜１：４＞、プログラミングイネーブル信号ＰＧＭＥＮおよび第１〜第７アドレスＡＤＤ＜１：７＞の間のビットフォーマットと、第１〜第４情報信号ＩＰ＜１：４＞の論理レベルの組合せによる第１〜第８プログラミングヒューズ信号ＰＦＵＳＥ＜１：８＞のエラー較正動作方法を確認することができる。つまり、第１〜第８前置ヒューズ部１３（１：８）のうち、第４前置ヒューズ部１３（４）に故障が発生し、第４プログラミングヒューズ信号ＰＦＵＳＥ＜４＞が、論理ハイレベルではない、論理ローレベルに生成された場合、第１〜第４情報信号ＩＰ＜１：４＞は「０、１、１、１」として生成される。「０、１、１、１」は、第４情報信号ＩＰ＜４＞が論理ローレベルであり、第１〜第３情報信号ＩＰ＜１：３＞は論理ハイレベルであることを意味する。較正信号生成部２２は、「０、１、１、１」として生成された第１〜第４情報信号ＩＰ＜１：４＞によって第４較正信号ＣＲ＜４＞を論理ハイレベルに生成し、較正部２３は、第４プログラミングヒューズ信号ＰＦＵＳＥ＜４＞を反転バッファリングして論理ハイレベルの第４較正パルスＰＮ＜４＞を生成する。したがって、ヒューズ部３は、論理ハイレベルの第４較正パルスＰＮ＜４＞が入力され、第４ヒューズ信号ＦＵＳＥＮ＜４＞を論理ハイレベルに再プログラミングする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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