(57)【要約】【課題】圧着によってマイクロバンプ同士を接合すると、圧着時のストレスによって裏面照射型撮像チップの基板が歪む場合がある。裏面照射型撮像チップの基板の歪みが、画素領域に相当する領域で生じると、画素領域において暗電流が発生し易くなる。【解決手段】本発明の一態様における撮像素子は、受光した被写体像を光電変換する複数の画素と、複数の画素からの画素信号を出力する出力電極とを有する画素チップと、出力電極からの画素信号を入力する入力電極と、入力電極から入力された画素信号の信号処理を行う処理回路とを有する回路チップと、出力電極と入力電極との間に配置された誘電体層とを備える。【選択図】図１
2013232473.tif 000002
【特許請求の範囲】
【請求項１】
受光した被写体像を光電変換する複数の画素と、前記複数の画素からの画素信号を出力する出力電極とを有する画素チップと、
前記出力電極からの前記画素信号を入力する入力電極と、前記入力電極から入力された前記画素信号の信号処理を行う処理回路とを有する回路チップと、
前記出力電極と前記入力電極との間に配置された誘電体層と
を備える撮像素子。
【請求項２】
前記画素チップは、前記画素信号を前記出力電極に伝送する配線を含む配線層をさらに有し、前記複数の画素は、前記配線層より前記被写体像の入射側に配置されている請求項１に記載の撮像素子。
【請求項３】
前記回路チップは、前記処理回路として相関二重サンプリング処理回路を有する請求項１または２に記載の撮像素子。
【請求項４】
前記画素チップは、前記出力電極とは異なる第１電極を有し、
前記回路チップは、前記入力電極とは異なる第２電極を有し、
前記第１電極と前記第２電極は、前記誘電体層を介することなく電気的に接続された請求項１から３のいずれか１項に記載の撮像素子。
【請求項５】
前記第１電極は、前記複数の画素が配列された画素領域より外側の周辺領域に配置された請求項４に記載の撮像素子。
【請求項６】
前記出力電極は、前記画素領域に配置された請求項５に記載の撮像素子。
【請求項７】
前記出力電極の面積は、前記複数の画素のそれぞれの面積よりも大きい請求項１から６のいずれか１項に記載の撮像素子。
【請求項８】
前記画素信号を記憶するメモリチップをさらに備える請求項１から７のいずれか１項に記載の撮像素子。
【請求項９】
信号を出力する出力電極を有する第１チップと、
前記出力電極からの前記信号を入力する入力電極と、前記入力電極から入力された前記信号の信号処理を行う処理回路とを有する第２チップと、
前記出力電極と前記入力電極との間に配置された誘電体層と
を備えるチップ積層構造。
【請求項１０】
前記第１チップおよび前記第２チップの何れかは、相関二重サンプリング処理回路を有する請求項９に記載のチップ積層構造。
【請求項１１】
前記第１チップは、前記出力電極とは異なる第１電極を有し、
前記第２チップは、前記入力電極とは異なる第２電極を有し、
前記第１電極と前記第２電極は、前記誘電体層を介することなく電気的に接続された請求項９または１０に記載のチップ積層構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子およびチップ積層構造に関する。
【背景技術】
【０００２】
裏面照射型撮像チップと信号処理チップが、各々に形成されたマイクロバンプを接合することによって電気的に接続された撮像素子が知られている。
［先行技術文献］
［特許文献］
［特許文献１］  特開２００６−４９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
マイクロバンプ同士を接合する手段として、圧着が用いられる場合がある。圧着によってマイクロバンプ同士を接合すると、圧着時のストレスによって裏面照射型撮像チップの基板が歪む場合がある。裏面照射型撮像チップの基板の歪みが、画素領域に相当する領域に生じると、画素領域において暗電流が発生し易くなる。
【課題を解決するための手段】
【０００４】
本発明の第１の態様における撮像素子は、受光した被写体像を光電変換する複数の画素と複数の画素からの画素信号を出力する出力電極とを有する画素チップと、出力電極からの画素信号を入力する入力電極と、入力電極から入力された画素信号の信号処理を行う処理回路とを有する回路チップと、出力電極と入力電極との間に配置された誘電体層とを備える。
【０００５】
本発明の第２の態様におけるチップ積層構造は、信号を出力する出力電極を有する第１チップと、出力電極からの信号を入力する入力電極と、入力電極から入力された信号の信号処理を行う処理回路とを有する第２チップと、出力電極と入力電極との間に配置された誘電体層とを備える。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る裏面照射型のＭＯＳ型撮像素子の断面図である。
【図２】撮像素子の機能的構成を示すブロック図である。
【図３】画素の等価回路図である。
【図４】撮像素子の製造方法を説明する図である。
【図５】撮像素子の製造方法を説明する図である。
【図６】他の裏面照射型のＭＯＳ型撮像素子の断面図である。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本実施形態に係る裏面照射型の撮像素子１００の断面図である。撮像素子１００は、入射光に対応した画素信号を出力する撮像チップ１１３と、画素信号を処理する処理回路を有する信号処理チップ１１１とを備える。撮像チップ１１３と信号処理チップ１１１は積層されている。また、撮像素子１００は、複数の画素が配列された画素領域１１４と、画素領域１１４より外側の周辺領域１１５とを有する。
【００１０】
なお、図示するように、入射光は主に白抜き矢印で示すＺ軸プラス方向へ向かって入射する。本実施形態においては、撮像チップ１１３において、入射光が入射する側の面を裏面と称する。また、座標軸に示すように、Ｚ軸に直交する紙面左方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。以降のいくつかの図においては、図１の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。
【００１１】
撮像チップ１１３の一例は、裏面照射型のＭＯＳイメージセンサである。ＰＤ層１０６は、配線層１０８の裏面側に配されている。ＰＤ層１０６は、二次元的に配された複数のＰＤ（フォトダイオード）１０４、および、ＰＤ１０４に対応して設けられたトランジスタ１０５を有する。
【００１２】
ＰＤ層１０６における入射光の入射側にはパッシベーション膜１０３を介してカラーフィルタ１０２が設けられる。カラーフィルタ１０２は、互いに異なる波長領域を透過する複数の種類を有しており、ＰＤ１０４のそれぞれに対応して特定の配列を有している。カラーフィルタ１０２、ＰＤ１０４およびトランジスタ１０５の組が一つの画素を形成する。
【００１３】
カラーフィルタ１０２における入射光の入射側には、それぞれの画素に対応して、マイクロレンズ１０１が設けられる。マイクロレンズ１０１は、対応するＰＤ１０４へ向けて入射光を集光する。
【００１４】
配線層１０８は、ＰＤ層１０６からの画素信号を信号処理チップ１１１に伝送する配線１０７を有する。配線１０７は多層であってもよく、また、受動素子および能動素子が設けられてもよい。
【００１５】
配線層１０８の表面には、Ｃｕ等の導電性を有するバンプ１０９が配される。具体的には、複数の画素からの画素信号を出力する出力電極であるバンプ１０９ａは、画素領域１１４に形成され、出力電極とは異なる第１電極であるバンプ１０９ｂは、周辺領域１１５に形成される。バンプ１０９ｂと後述するバンプ１１６ｂは、主に制御配線用の電極である。バンプ１０９ｂと後述するバンプ１１６ｂは、電源用の電極として用いることもできる。
【００１６】
信号処理チップ１１１の裏面にも同様に、Ｃｕ等の導電性を有するバンプ１１６が配される。具体的には、バンプ１０９ａからの画素信号を入力する入力電極であるバンプ１１６ａは、バンプ１０９ａに対向する位置に形成され、入力電極とは異なる第２電極であるバンプ１１６ｂは、バンプ１１６ｂに対向する位置に形成される。
【００１７】
バンプ１０９ａとバンプ１１６ａの間には、チタン酸バリウム、チタン酸鉛等の誘電体層１１７が配置される。すなわち、バンプ１０９ａ、バンプ１１６ａおよび誘電体層１１７は、容量を形成する。形成された容量は、画素信号の伝達に用いられる。撮像チップ１１３は、形成された容量によって非接触で画素信号を信号処理チップ１１１へ伝達できる。撮像チップ１１３と信号処理チップ１１１の接合面に形成される容量の例として、後述するクランプ容量を挙げることができる。撮像チップ１１３と信号処理チップ１１１の接合面にクランプ容量を形成することによって、クランプ容量部分で撮像チップ１１３と信号処理チップ１１１を切り分けることができる。
【００１８】
このように、バンプ１０９ａとバンプ１１６ａは、誘電体層１１７を介して電気的に接続されることになる。具体的には、バンプ１０９ａとバンプ１１６ａが位置合わせされ、かつ、これらの間に誘電体層１１７が配置された状態で、撮像チップ１１３と信号処理チップ１１１が加圧等されることにより、位置合わせされたバンプ１０９ａとバンプ１１６ａが、誘電体層１１７を挟持した状態で電気的に接続される。
【００１９】
バンプ１０９ａとバンプ１１６ａの間に誘電体層１１７が介在されているので、バンプ１０９ａとバンプ１１６ａが直接加圧される場合に比べて、撮像チップ１１３の基板へのストレスを低減できる。したがって、画素領域１１４に相当する領域での撮像チップ１１３の基板の歪みが抑制されるので、画素領域１１４において暗電流が発生し難くなる。
【００２０】
一方、バンプ１０９ｂとバンプ１１６ｂは、誘電体層を介することなく電気的に接続される。具体的には、バンプ１０９ｂとバンプ１１６ｂが互いに位置合わせされた状態で、撮像チップ１１３と信号処理チップ１１１が加圧等されることにより、位置合わせされたバンプ１０９ｂとバンプ１１６ｂが接合されて、電気的に接続される。なお、バンプ１０９ｂとバンプ１１６ｂの接合には、固相拡散によるＣｕバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用してもよい。
【００２１】
バンプ１０９ａとバンプ１１６ａの大きさは、略同一である。同様に、バンプ１０９ｂとバンプ１１６ｂの大きさも、略同一である。したがって、以降の説明では、バンプ１０９ａとバンプ１１６ａの大きさについて主に説明し、バンプ１０９ｂとバンプ１１６ｂの大きさについては説明を一部省略する。
【００２２】
バンプ１０９ａのＸ軸方向の幅Ｄ１は、バンプ１０９ｂのＸ軸方向の幅ｄ１より広い。ここで、バンプ１０９ａおよびバンプ１０９ｂの形状は、正方形である。したがって、バンプ１０９ａの面積Ｄ１２は、バンプ１０９ｂの面積ｄ１２より大きい。また、バンプ１０９ａのＸ軸方向の幅Ｄ１は、画素ピッチＰよりも広い。画素ピッチＰは、例えば３μｍである。ここで、画素の形状は、正方形である。したがって、バンプ１０９ａの面積Ｄ１２は、画素の面積Ｐ２より大きい。
【００２３】
以上のように、バンプ１０９ａの面積Ｄ１２は、バンプ１０９ｂの面積ｄ１２および画素の面積Ｐ２より大きい。バンプ１０９ａは、例えば複数の画素に対して一つ程度設ければよい。この場合、バンプ１０９ａを例えば複数の画素に跨って形成するとよい。これにより、バンプ１０９ａの面積Ｄ１２をバンプ１０９ｂの面積ｄ１２または画素の面積Ｐ２とした場合に比べて、容量を大きくできる。バンプ１０９ａのＸ軸方向の幅Ｄ１を例えば４μｍとすると、０．５ｐＦ程度の容量を形成できる。なお、バンプ１０９ａに接続される配線は、バンプ１０９ａの幅Ｄ１と同一である必要はない。すなわち、容量を形成する部分であるバンプ１０９ａの面積Ｄ１２が確保されていればよい。
【００２４】
また、バンプ１０９ｂの厚みｈ１とバンプ１１６ｂの厚みｈ２の和は、バンプ１０９ａの厚みＨ１とバンプ１１６ａの厚みＨ２の和より大きい。（ｈ１＋ｈ２）と（Ｈ１＋Ｈ２）の差は、誘電体層１１７の厚みＴに相当する。つまり、（ｈ１＋ｈ２＋Ｔ）と（Ｈ１＋Ｈ２）は、略同一である。これにより、撮像チップ１１３と信号処理チップ１１１を積層した場合に、撮像チップ１１３と信号処理チップ１１１を略平行に保つことができる。撮像素子１００は、例えばデジタルカメラに適用される場合が想定されるが、撮像素子１００を取付部に固定した場合に、撮像チップ１１３の撮像面を入射光に対して垂直に配置し易い。なお、誘電体層１１７の厚みＴは、撮像チップ１１３と信号処理チップ１１１によって挟持されることにより、挟持される前の厚みより薄くなっている。
【００２５】
図２は、撮像素子１００の機能構成を模式的に示すブロック図である。上述したように、撮像素子１００は画素領域１１４を有する。画素領域１１４は、受光した被写体像を光電変換する複数の画素１５０を含む。撮像素子１００はさらに、列アンプ群２０１、クランプ容量群２０３、処理回路群２０５、マルチプレクサ２０７、出力アンプ２０９、負荷電流源群２１０、垂直走査回路２１１、水平走査回路２１２、タイミング制御回路２１３、電圧発生回路２１４を有する。
【００２６】
撮像チップ１１３は、上述の構成要素のうち、画素領域１１４、列アンプ群２０１、負荷電流源群２１０を有する。信号処理チップ１１１は、処理回路群２０５、マルチプレクサ２０７、出力アンプ２０９、垂直走査回路２１１、水平走査回路２１２、タイミング制御回路２１３、電圧発生回路２１４を有する。撮像チップ１１３と信号処理チップ１１１は、クランプ容量群２０３によって切り分けられる。なお、撮像チップ１１３と信号処理チップ１１１の構成要素の切り分けは一例であり、撮像チップ１１３は、例えば垂直走査回路２１１および水平走査回路２１２を有してもよいし、信号処理チップ１１１は、負荷電流源群２１０を有してもよい。
【００２７】
列アンプ２０２、クランプ容量２０４、処理回路２０６、スイッチ素子２０８および負荷電流源３０９は、画素領域１１４の各画素列に対応して配設されている。ここで、クランプ容量２０４は、図１に示したバンプ１０９ａ、バンプ１１６ａおよび誘電体層１１７によって形成される容量に相当する。また、垂直走査回路２１１と画素領域１１４を繋ぐ制御配線の接合部分は、図１で示したバンプ１０９ｂと１１６ｂの接合部分に相当する。
【００２８】
画素領域１１４に含まれる画素１５０は、垂直走査回路２１１の動作によって、行単位でリセット、電化蓄積および画素信号の読み出しが行われる。行単位で読み出された画素信号は、各列の列アンプ２０２により増幅される。増幅された各画素信号は、各列のクランプ容量２０４によって直流分がカットされる。
【００２９】
各列の処理回路２０６は、クランプ容量２０４によって直流分がカットされた画素信号に対し、ＣＤＳ（相関二重サンプリング）、ＡＤ変換等の処理を行う。水平走査回路２１２は、処理回路２０６によって処理された画素信号を順次、マルチプレクサ２０７を介して出力アンプ２０９に出力する。
【００３０】
タイミング制御回路２１３は、動作の基準となるタイミング信号、制御信号を垂直走査回路２１１、水平走査回路２１２等に供給する。電圧発生回路２１４は、撮像素子１００内の各回路に必要な各種電圧を発生させる。
【００３１】
図３は、画素１５０の等価回路図を示す。上記複数の画素１５０の各々は、上記ＰＤ１０４、転送トランジスタ１５２、リセットトランジスタ１５４、増幅トランジスタ１５６および選択トランジスタ１５８を有する。これらのトランジスタの少なくとも一部は図１のトランジスタ１０５に対応する。さらに、画素１５０には、リセットトランジスタ１５４のオン信号が供給されるリセット配線３００、転送トランジスタ１５２のオン信号が供給される転送配線３０２、電源Ｖｄｄから電力の供給を受ける電源配線３０４、選択トランジスタ１５８のオン信号が供給される選択配線３０６、および、画素信号を出力する出力配線３０８が配される。リセット配線３００は、画素を跨いで複数のリセットトランジスタ１５４に対して共通に接続するとよい。同様に、転送配線３０２は、画素を跨いで複数の転送トランジスタ１５２に対して共通に接続するとよい。これにより、画素領域において画素ピッチよりも幅広のバンプを形成することができる。
【００３２】
転送トランジスタ１５２のソース、ゲート、ドレインはそれぞれ、ＰＤ１０４の一端、転送配線３０２、増幅トランジスタ１５６のゲートに接続される。また、リセットトランジスタ１５４のドレインは電源配線３０４に接続され、ソースは増幅トランジスタ１５６のゲートに接続される。増幅トランジスタ１５６のドレインは電源配線３０４に接続され、ソースは選択トランジスタ１５８のドレインに接続される。選択トランジスタ１５８のゲートは選択配線３０６に接続され、ソースは出力配線３０８に接続されている。負荷電流源３０９は、出力配線３０８に電流を供給する。すなわち、選択トランジスタ１５８に対する出力配線３０８は、ソースフォロアにより形成される。
【００３３】
以上の説明では、撮像チップ１１３と信号処理チップ１１１が積層された撮像素子１００について説明したが、撮像素子は、画素信号を記憶するメモリチップをさらに備えてもよい。図４は、他の裏面照射型の撮像素子２００の断面図である。図４において、図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。撮像素子２００は、主にメモリチップ１１２を有する点で撮像素子１００と異なる。撮像素子２００における撮像チップ１１３と信号処理チップ１１１の積層構造は、撮像素子１００と同一である。したがって、ここでは説明を省略する。
【００３４】
図４に示すように、撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されている。信号処理チップ１１１は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）１１０を有する。ＴＳＶ１１０は、周辺領域１１５に設けられることが好ましい。また、ＴＳＶ１１０は、撮像チップ１１３の周辺領域１１５、メモリチップ１１２にも設けられてよい。
【００３５】
信号処理チップ１１１の表面には、Ｃｕ等の導電性を有するバンプ１１８が配される。具体的には、バンプ１１８ａは画素領域１１４に形成され、バンプ１１８ｂは周辺領域１１５に形成される。
【００３６】
メモリチップ１１２の裏面にも同様に、Ｃｕ等の導電性を有するバンプ１１９が配される。具体的には、バンプ１１９ａは、バンプ１１８ａに対向する位置に形成され、バンプ１１９ｂは、バンプ１１８ｂに対向する位置に形成される。
【００３７】
バンプ１１８ａとバンプ１１９ａは、誘電体層を介することなく電気的に接続される。具体的には、バンプ１１８ａとバンプ１１９ａが互いに位置合わせされた状態で、信号処理チップ１１１とメモリチップ１１２が加圧等されることにより、位置合わせされたバンプ１１８ａとバンプ１１９ａが接合されて、電気的に接続される。
【００３８】
同様に、バンプ１１８ｂとバンプ１１９ｂは、誘電体層を介することなく電気的に接続される。具体的には、バンプ１１８ｂとバンプ１１９ｂが互いに位置合わせされた状態で、信号処理チップ１１１とメモリチップ１１２が加圧等されることにより、位置合わせされたバンプ１１８ｂとバンプ１１９ｂが接合されて、電気的に接続される。
【００３９】
以上のように、信号処理チップ１１１とメモリチップ１１２の間では、誘電体層を介することなく、バンプ同士が直接接合されることによって電気的に接続される。なお、信号処理チップ１１１とメモリチップ１１２の間に、誘電体層を介した積層構造を採用することもできる。信号の性質によって、どちらの積層構造を採用するかを適宜決定するとよい。
【００４０】
図５は、図４で示した撮像素子２００の製造方法を説明する図である。図５は、撮像素子２００のうち特に信号処理チップ１１１とメモリチップ１１２を接合する工程を示す。
【００４１】
図５（ａ）に示すように、バンプ１１９ａおよびバンプ１１９ｂが形成されたメモリチップ１１２を準備する。次に、図５（ｂ）に示すように、バンプ１１８ａおよびバンプ１１８ｂが形成された信号処理チップ１１１を準備し、バンプ１１９ａとバンプ１１８ａの位置合わせ、およびバンプ１１９ｂとバンプ１１８ｂの位置合わせを行う。その後、固相拡散によるＣｕバンプ接合によって、バンプ１１９ａとバンプ１１８ａ、バンプ１１９ｂとバンプ１１８ｂをそれぞれ接合する。具体的には、信号処理チップ１１１とメモリチップ１１２を加熱状態で加圧する。これにより、図５（ｃ）に示すように、バンプ１１８ａがバンプ１１９ａに接合されることによって電気的に接続されるとともに、バンプ１１８ｂがバンプ１１９ｂに接合されることによって電気的に接続される。
【００４２】
図６は、図４で示した撮像素子２００の製造方法を説明する図である。図６は、撮像素子２００のうち特に撮像チップ１４１と信号処理チップ１１１を接合する工程を示す。
【００４３】
図６（ａ）に示すように、バンプ１１６ａ上に誘電体層１１７を形成する。誘電体層１１７は、信号処理チップ１１１上に誘電体材料を均一にＣＶＤ等により形成した後、パターニングすることによって形成される。また、画素領域と略同一の面積の誘電体シートを、信号処理チップ１１１における画素領域に相当する領域に配置することによって形成してもよい。
【００４４】
次に、配線層１０８からカラーフィルタ１０２まで形成された撮像チップ１４１を準備する。撮像チップ１４１には、バンプ１０９ａおよびバンプ１０９ｂが形成されている。バンプ１０９ａと信号処理チップ１１１のバンプ１１６ａの位置合わせ、およびバンプ１０９ｂとバンプ１１６ｂの位置合わせを行った後、撮像チップ１４１と信号処理チップ１１１を加熱状態で加圧する。これにより、図６（ｂ）に示すように、バンプ１０９ａが誘電体層１１７を介してバンプ１１６ａに電気的に接続されるとともに、バンプ１０９ｂがバンプ１１６ｂに固相拡散によるＣｕバンプ接合されることによって電気的に接続される。なお、図６（ｂ）に示すように、誘電体層１１７の厚みは、撮像チップ１４１と信号処理チップ１１１が加圧されることによって薄くなる。
【００４５】
次に、図６（ｃ）に示すように、カラーフィルタ１０２上にマイクロレンズ１０１を形成する。これにより、撮像チップ１１３が形成され、撮像素子２００が完成する。
【００４６】
以上の説明では、撮像素子は、裏面照射型の撮像素子１００、２００として説明したが、配線層１０８がＰＤ層１０６より入射光の入射側に配置された表面照射型の撮像素子であってもよい。また、以上の説明では、撮像チップ１１３と信号処理チップ１１１の接合面に容量を形成したが、チップ間の接合面に容量を形成できるのであれば、チップの組み合わせは撮像チップ１１３と信号処理チップ１１１に限らない。チップの組み合わせは、例えば、信号処理チップ１１１とメモリチップ１１２であってもよい。
【００４７】
さらに、接合面に容量を形成するチップの積層構造は、撮像素子以外にも適用できる。この場合、チップ積層構造は、信号を出力する出力電極を有する第１チップと、出力電極からの信号を入力する入力電極と、入力電極から入力された信号の信号処理を行う処理回路とを有する第２チップと、出力電極と入力電極との間に配置された誘電体層とを備えていればよい。
【００４８】
第１チップおよび第２チップの何れかは、相関二重サンプリング処理回路を有することが好ましい。この構成の一例は、信号処理チップ１１１とメモリチップ１１２の積層構造に相当する。また、第１チップは、出力電極とは異なる第１電極を有し、第２チップは、入力電極とは異なる第２電極を有し、第１電極と第２電極は、誘電体層を介することなく電気的に接続されていてもよい。この構成では、信号の性質によってどちらの積層構造を採用するかを選択できる。
【００４９】
以上の説明では、クランプ容量群２０３で撮像チップ１１３と信号処理チップ１１１を切り分けたが、他の容量部分で切り分けてもよい。例えば、相関二重サンプリング処理回路内のサンプルホールド容量部分で撮像チップ１１３と信号処理チップ１１１を切り分けることもできる。また、例えば逐次比較型のＡＤ変換を行う場合には、ある程度の容量が必要になる。この容量を撮像チップ１１３と信号処理チップ１１１の接合面に形成することができる。
【００５０】
以上の説明では、バンプ１０９ａおよびバンプ１０９ｂの形状は正方形であるとして説明したが、他の形状であってもよい。他の形状の例として、正方形以外の矩形、円形等を挙げることができる。このような形状であっても画素１５０の面積より大きくすることにより、容量を大きくできる。また、画素１５０の形状も正方形に限らない。
【００５１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５２】
特許請求の範囲、明細書、および図面中の製造工程の手順に関して、便宜上「まず、」、「次に、」等を用いて説明しているが、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００５３】
１００  撮像素子、２００  撮像素子、１０１  マイクロレンズ、１０２  カラーフィルタ、１０３  パッシベーション膜、１０４  ＰＤ、１０５  トランジスタ、１０６  ＰＤ層、１０７  配線、１０８  配線層、１０９  バンプ、１０９ａ  バンプ、１０９ｂ  バンプ、１１０  ＴＳＶ、１１１  信号処理チップ、１１２  メモリチップ、１１３  撮像チップ、１４１  撮像チップ、１１４  画素領域、１１５  周辺領域、１１６  バンプ、１１６ａ  バンプ、１１６ｂ  バンプ、１１７  誘電体層、１１８  バンプ、１１８ａ  バンプ、１１８ｂ  バンプ、１１９  バンプ、１１９ａ  バンプ、１１９ｂ  バンプ、１５０  画素、１５２  転送トランジスタ、１５４  リセットトランジスタ、１５６  増幅トランジスタ、１５８  選択トランジスタ、２０１  列アンプ群、２０２  列アンプ、２０３  クランプ容量群、２０４  クランプ容量、２０５  処理回路群、２０６  処理回路、２０７  マルチプレクサ、２０８  スイッチ素子、２０９  出力アンプ、２１０  負荷電流源群、３０９  負荷電流源、２１１  垂直走査回路、２１２  水平走査回路、２１３  タイミング制御回路、２１４  電圧発生回路、３００  リセット配線、３０２  転送配線、３０４  電源配線、３０６  選択配線、３０８  出力配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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