(57)【要約】【課題】値が変化しないレジスタがスタートポイントとなるタイミング例外パスを自動抽出することができ、ＳＤＣファイルの作成にかかる時間と手間を軽減することができる半導体集積回路の設計支援装置および半導体集積回路のフォルスパス抽出方法を提供する。【解決手段】トグル判定部１５が、ＲＴＬソース２１とテストパタン２２に基づいて、レジスタの値の変化の有無を判定し、カバレッジ解析部１４が、ＲＴＬソース２１とテストパタン２２に基づいて、ブロックカバレッジを算出して、フォルスパス決定部１８が、トグル判定部１５で値の変化が無いレジスタを選別し、ロジックコーン抽出部１６で前記選別されたレジスタの前段に位置する（設けられている）レジスタであって、かつ、カバレッジ判定部１７でカバレッジ解析部１４がブロックカバレッジ１００％と算出したレジスタを始点とする経路をフォルスパスと判定し、ＳＤＣファイルとして出力する。【選択図】図２
2013196132.tif 000002
【特許請求の範囲】
【請求項１】
ハードウェア記述言語により記述された回路記述ファイルを読み込む回路記述ファイル読み込み手段と、前記回路記述ファイルに記述されている回路のテストを行うためのテストパタンファイルを読み込むテストパタンファイル読み込み手段と、前記回路記述ファイル読み込み手段が読み込んだ前記回路記述ファイルと前記テストパタンファイル読み込み手段が読み込んだ前記テストパタンファイルから、前記回路のタイミング解析時に例外経路とするフォルスパスを抽出するフォルスパス抽出手段と、を備えた半導体集積回路の設計支援装置であって、
前記フォルスパス抽出手段が、
前記回路記述ファイルと前記テストパタンファイルに基づいて、前記回路記述ファイル中のレジスタの値の変化の有無を判定するレジスタトグル判定手段と、
前記回路記述ファイルと前記テストパタンファイルに基づいて、前記回路記述ファイルの活性化率を示すブロックカバレッジを算出するブロックカバレッジ算出手段と、
前記レジスタトグル判定手段で値の変化が無いと判定されたレジスタの前段に設けられ、かつ、前記ブロックカバレッジ算出手段で前記ブロックカバレッジが１００％と算出されたレジスタを始点とする経路を前記フォルスパスとするフォルスパス決定手段と、
を備えていることを特徴とする半導体集積回路の設計支援装置。
【請求項２】
前記フォルスパス判定手段が、前記レジスタトグル判定手段で値の変化が無いと判定された前記レジスタのロジックコーンを抽出することで、前段に設けられるレジスタを検出することを特徴とする請求項１に記載の半導体集積回路の設計支援装置。
【請求項３】
前記フォルスパス抽出手段が抽出した前記フォルスパスを予め指定された所定のフォーマットで出力する出力手段を備えていることを特徴とする請求項１または２に記載の半導体集積回路の設計支援装置。
【請求項４】
ハードウェア記述言語により記述された回路記述ファイルを読み込む回路記述ファイル読み込みステップと、前記回路記述ファイルに記述されている回路のテストを行うためのテストパタンファイルを読み込むテストパタンファイル読み込みステップと、前記回路記述ファイル読み込み手段が読み込んだ前記回路記述ファイルと前記テストパタンファイル読み込み手段が読み込んだ前記テストパタンファイルから、前記回路のタイミング解析時に例外経路とするフォルスパスを抽出するフォルスパス抽出ステップと、を半導体集積回路の設計支援装置で実行する半導体集積回路のフォルスパス抽出方法であって、
前記フォルスパス抽出ステップが、
前記回路記述ファイルと前記テストパタンファイルに基づいて、前記回路記述ファイル中のレジスタの値の変化の有無を判定するレジスタトグル判定ステップと、
前記回路記述ファイルと前記テストパタンファイルに基づいて、前記回路記述ファイルの活性化率を示すブロックカバレッジを算出するブロックカバレッジ算出ステップと、
前記レジスタトグル判定ステップで値の変化が無いと判定されたレジスタの前段に設けられ、かつ、前記ブロックカバレッジ算出ステップで前記ブロックカバレッジが１００％と算出されたレジスタを始点とする経路を前記フォルスパスと判定するフォルスパス判定ステップと、
を含むことを特徴とする半導体集積回路のフォルスパス抽出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のタイミング解析時の例外経路とするフォルスパスを抽出する半導体集積回路の設計支援装置および半導体集積回路のフォルスパス抽出方法に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）等の半導体集積回路の設計において、回路のタイミングが制約を満たしているか否かを検証する手段としては、ＳＴＡ（Static Timing Analysis：静的タイミング解析）ツールを用いるのが一般的である。ＳＴＡツールは入力情報として回路のネットリストやライブラリやタイミング例外パス（タイミング解析の例外とする経路）の情報などを必要とし、出力情報としてパスのタイミングレポートを出力する（例えば、特許文献１を参照）。
【０００３】
ここで必要になるタイミング例外パスの情報は、例えばＳＤＣ（Synopsys Design Constraints）と呼ばれる言語形式で記述され、タイミング例外パスの情報を記載したファイルはＳＤＣファイルと呼ばれる。
【０００４】
従来、ＳＤＣファイルはユーザーがタイミング仕様を元に人手で記述して作成していた。また最近ではハードウェア記述言語で記述された回路記述ファイルであるＲＴＬ（Register Transfer Level）ソースファイルを入力することにより、実際のＬＳＩ上では活性化されないフォルスパスや２クロック以上で動作するマルチサイクルパスを自動的に発見するＣＡＤ（Computer Aided Design）ツールが提案されており、この種のＣＡＤツールを利用することも多くなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＤＣファイルの作成において、従来の人手による場合は、人手ゆえにミスが発生する可能性がある。また、タイミング仕様を確認しながらタイミング例外パスを記述していく作業を、ＳＤＣファイルに記載が必要なパスの数だけ繰り返す必要があるため、非常に時間と手間がかかるといった問題があった。
【０００６】
一方、ＣＡＤツールを利用する場合は、回路構成に起因し論理的に活性化されないタイミング例外パスを自動的に発見することは可能ではあるが、例えばコンフィギュレーションレジスタのように、一度値を設定したらその後は値が変化しないレジスタがスタートポイントとなるパスは、タイミングをケアする必要が無いためフォルスパスと考えることができるが、このようなパスは発見できないという問題があった。
【０００７】
本発明はかかる問題を解決することを目的としている。
【０００８】
すなわち、本発明は、値が変化しないレジスタがスタートポイントとなるタイミング例外パスを自動抽出することができ、ＳＤＣファイルの作成にかかる時間と手間を軽減することができる半導体集積回路の設計支援装置および半導体集積回路のフォルスパス抽出方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記に記載された課題を解決するために請求項１に記載された発明は、ハードウェア記述言語により記述された回路記述ファイルを読み込む回路記述ファイル読み込み手段と、前記回路記述ファイルに記述されている回路のテストを行うためのテストパタンファイルを読み込むテストパタンファイル読み込み手段と、前記回路記述ファイル読み込み手段が読み込んだ前記回路記述ファイルと前記テストパタンファイル読み込み手段が読み込んだ前記テストパタンファイルから、前記回路のタイミング解析時に例外経路とするフォルスパスを抽出するフォルスパス抽出手段と、を備えた半導体集積回路の設計支援装置であって、前記フォルスパス抽出手段が、前記回路記述ファイルと前記テストパタンファイルに基づいて、前記回路記述ファイル中のレジスタの値の変化の有無を判定するレジスタトグル判定手段と、前記回路記述ファイルと前記テストパタンファイルに基づいて、前記回路記述ファイルの活性化率を示すブロックカバレッジを算出するブロックカバレッジ算出手段と、前記レジスタトグル判定手段で値の変化が無いと判定された前記レジスタの前段に設けられ、かつ、前記ブロックカバレッジ算出手段で前記ブロックカバレッジが１００％と算出された前記レジスタを始点とする経路を前記フォルスパスと判定するフォルスパス判定手段と、を備えていることを特徴とする半導体集積回路の設計支援装置である。
【発明の効果】
【００１０】
請求項１に記載の発明によれば、レジスタトグル判定手段が、回路記述ファイルとテストパタンファイルに基づいて、回路記述ファイル中のレジスタの値の変化の有無を判定し、ブロックカバレッジ算出手段が、回路記述ファイルとテストパタンファイルに基づいて、回路記述ファイルの活性化率を示すブロックカバレッジを算出して、フォルスパス判定手段が、レジスタトグル判定手段で値の変化が無いと判定されたレジスタの前段に設けられ、かつ、ブロックカバレッジ算出手段でブロックカバレッジが１００％と算出されたレジスタを始点とする経路をフォルスパスと判定するので、値の変化の無いレジスタを抽出し、そのレジスタからのパスをフォルスパスとするＳＤＣファイルを人手を介することなく自動的に作成できるようになる。したがって、ＳＤＣファイルの作成に人手によるミスが介在することを防止すると共に、ＳＤＣファイルの作成にかかる時間と手間を軽減することが可能となり、結果的に半導体集積回路の開発ＴＡＴを短縮することになる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態にかかる半導体集積回路の設計支援装置の構成図である。
【図２】図１に示された半導体集積回路の設計支援装置の機能的な構成を示した構成図である。
【図３】トグルカバレッジの説明図である。
【図４】ブロックカバレッジの説明図である。
【図５】ロジックコーンの説明図である。
【図６】ＳＤＣファイルの例を示した説明図である。
【図７】図１に示された半導体集積回路の設計支援装置の動作を示したフローチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明の一実施形態を、図１乃至図７を参照して説明する。図１は、本発明の一実施形態にかかる半導体集積回路の設計支援装置の構成図である。図２は、図１に示された半導体集積回路の設計支援装置の機能的な構成を示した構成図である。図３は、トグルカバレッジの説明図である。図４は、ブロックカバレッジの説明図である。図５は、ロジックコーンの説明図である。図６は、ＳＤＣファイルの例を示した説明図である。図７は、図１に示された半導体集積回路の設計支援装置の動作を示したフローチャートである。
【００１３】
図１に、本発明の一実施形態にかかる半導体集積回路の設計支援装置１０を示す。図１に示された半導体集積回路の設計支援装置１０はコンピュータで構成されている。即ち、入力装置１、表示装置２、ＣＰＵ（Central Processing Unit；中央処理ユニット）３、メモリ４、記憶装置５を備え、これらがシステムバス６で接続されている。
【００１４】
入力装置１は、キーボード、マウスまたはタッチパネル等により構成され、ハードウェア記述言語により記述された回路記述ファイルの入力・編集などを対話的に行うことに使用される。
【００１５】
表示装置２は、液晶ディスプレイ装置等により構成され、回路記述ファイルの内容表示や入力装置１に入力された情報、実行経過や実行結果などを表示するためのデータ等を表示する。
【００１６】
ＣＰＵ３は、例えば記憶装置５などに記憶されている種々のプログラムを読み込んで実行する。
【００１７】
メモリ４は、プログラムやプログラムによって読み込まれたファイルやデータ等或いはプログラムの実行によって一時的に作成されるデータ等を保持する。
【００１８】
記憶装置５は、回路記述ファイル、データおよび、以下に説明するフォルスパスを抽出するプログラムや、このプログラム実行時の一時的な情報や処理結果をファイルへ出力を指示した場合の処理結果等を保持する。
【００１９】
図２に半導体集積回路の設計支援装置１０の機能的構成を示す。半導体集積回路の設計支援装置１０は、ＲＴＬソース読み込み部１１と、テストパタン読み込み部１２と、シミュレーション実行／カバレッジ計測部１３と、カバレッジ解析部１４と、トグル判定部１５と、ロジックコーン抽出部１６と、カバレッジ判定部１７と、フォルスパス決定部１８と、フォルスパス出力部１９と、を備えている。
【００２０】
回路記述ファイル読み込み手段としてのＲＴＬソース読み込み部１１は、ＲＴＬソース２１を読み込んでシミュレーション実行／カバレッジ計測部１３およびロジックコーン抽出部１６に出力する。ＲＴＬソース２１は、上述したように予め記憶装置５に格納されており、ＶｅｒｉｌｏｇＨＤＬやＶＨＤＬなどのハードウェア記述言語による回路記述ファイルである。
【００２１】
テストパタンファイル読み込み手段としてのテストパタン読み込み部１２は、テストパタン２２を読み込んでシミュレーション実行／カバレッジ計測部１３およびロジックコーン抽出部１６に出力する。テストパタン２２は、上述したように予め記憶装置５に格納されており、ＲＴＬソース２１をテストするためのテストパタンが記述されたテストパタンファイルである。
【００２２】
なお、ＲＴＬソース２１とテストパタン２２は、１ファイルに限らず、複数ファイルであってもよい。つまり、複数の回路ブロックを読み込んで複数のテストパタンにより以降の処理を行ってもよい。
【００２３】
シミュレーション実行／カバレッジ計測部１３は、読み込まれたＲＴＬソース２１とテストパタン２２を用いてシミュレーションを実行すると同時に、ＲＴＬソース２１のコードカバレッジを計測する。コードカバレッジとは、読み込まれたＲＴＬソース２１においてテストパタン２２により活性化されたコードの割合を示すものである。
【００２４】
カバレッジ解析部１４は、シミュレーション実行／カバレッジ計測部１３におけるコードカバレッジの計測結果に基づいて、ＲＴＬソース２１に含まれる各レジスタのトグルカバレッジやブロックカバレッジを解析する。
【００２５】
トグルカバレッジについて、図３を参照して説明する。図３（ａ）は、レジスタ（フリップフロップ）の例である。図３（ｂ）は、図３（ａ）に示したレジスタの値の変化がある場合の波形図の例である。図３（ｃ）は、図３（ａ）に示したレジスタの値の変化がない場合の波形図の例である。なお、図３では、理解を容易にする為にゲートレベルのネットリストのイメージで説明を行うが、実際にはＲＴＬレベルにおいて同様の評価が行われる。
【００２６】
図３（ａ）に示したように、各レジスタはデータ入力（Ｄ）、クロック入力（ＣＫ）、リセット入力（ＲＢ）のような入力端子とデータ出力（Ｑ）のような出力端子とを備えている。このとき、読み込んだテストパタンのシミュレーション波形が、図３（ｂ）のようにデータ出力の波形が０→１→０の遷移があった場合と、逆に１→０→１の遷移があった場合に、そのレジスタは値の変化があったこととなる。一方、図２（ｃ）のように０→１の遷移後はふたたび１から変化しない場合や、逆に１→０の遷移後はふたたび０から変化しない場合や、その他、０→Ｚ（シミュレーション上ハイインピーダンス状態を示す値）、Ｚ→０、１→Ｚ、Ｚ→１、０→Ｘ（シミュレーション上不定状態を示す値）、Ｘ→０、１→Ｘ、Ｘ→１の遷移後は再び値が変化しない場合に、そのレジスタは値の変化が無かったこととなる。
【００２７】
トグルカバレッジは、上述した値の変化のあったレジスタの割合を示すものであり、割合とともにどのレジスタが値の変化があったのかを示す情報も出力される。
【００２８】
ブロックカバレッジについて、図４を参照して説明する。図４（ａ）は、ブロックカバレッジを計測する対象のＲＴＬソース例である。図４（ｂ）は、図４（ａ）のＲＴＬソースのシミュレーション波形の例である。図４（ａ）の例ではｂｌｏｃｋ１〜ｂｌｏｃｋ３の３つのブロックが存在する。
【００２９】
図４（ｂ）のシミュレーション波形によると、時刻（１）にてｂｌｏｃｋ１が、時刻（２）にてｂｌｏｃｋ２が、時刻（３）にてｂｌｏｃｋ３が、それぞれ実行されている。ブロックカバレッジは、ＲＴＬ記述における各ブロックの実行割合（活性化率）を示すものであり、図４（ａ）に示したでは、ＲＴＬソースにおける全てのブロックが実行されているのでブロックカバレッジが１００％となる。即ち、カバレッジ解析部１７が、回路記述ファイルとテストパタンファイルに基づいて、回路記述ファイルの活性化率を示すブロックカバレッジを算出するブロックカバレッジ算出手段として機能している。
【００３０】
トグル判定部１５は、カバレッジ解析部１４で得られた各レジスタのトグルカバレッジを元に、値の変化の無かったレジスタを選別する。即ち、回路記述ファイルとテストパタンファイルに基づいて、回路記述ファイル中のレジスタの値の変化の有無を判定するレジスタトグル判定手段として機能している。
【００３１】
ロジックコーン抽出部１６は、トグル判定部１６で選別した値の変化の無かったレジスタの前段のロジックコーンを抽出する。ロジックコーンについて図５を用いて説明する。図５（ａ）は、レジスタｆｕｎｃＡ／ｒｅｇＡの前段部分の論理回路例である。図５（ｂ）は、図５（ａ）に示した回路のＲＴＬ記述である。即ち、レジスタトグル判定手段で値の変化が無いと判定されたレジスタのロジックコーンを抽出することで、前段に設けられるレジスタを検出するフォルスパス判定手段として機能している。
【００３２】
このレジスタｆｕｎｃＡ／ｒｅｇＡの前段のロジックコーンとは、当該レジスタの全入力端子（Ｄ、ＣＫ、ＲＢが該当）のネット接続を遡っていき、他のレジスタや外部入力端子に辿りつくまでトレースし、その間の回路部分のことである。つまり図３（ａ）に示した外部入力端子（ＩＮ、ＳＥＬ、ＣＬＫ、ＲＢ）と対象とするレジスタｆｕｎｃＡ／ｒｅｇＡで囲まれた三角形の回路の部分ＬＣが相当する。ここでは理解を容易にする為にゲートレベルのネットリストのイメージで説明したが、実際にはＲＴＬソースでの抽出になるので、図５（ｂ）の記述が抽出されたロジックコーンに相当する部分となる。なお、このようなロジックコーン抽出の技術についてはフォーマルベリフィケーションツールなどで広く用いられており周知技術である。
【００３３】
カバレッジ判定部１７は、カバレッジ解析部１４で得られたブロックカバレッジを元に、ブロックカバレッジが１００％であるレジスタを選別する。つまり、テストパタン２２で活性化が行われているレジスタを選別している。
【００３４】
フォルスパス決定部１８は、回路中の全てのレジスタから、ロジックコーン抽出部１６でロジックコーン抽出の始点となったレジスタの前段に位置するレジスタであって、かつ、カバレッジ判定部１４でブロックカバレッジが１００％であるレジスタとしてみなされたものだけを選別し、該当レジスタを始点するパスをフォルスパスとして決定する。これは、テストパタン２２で全てのブロックが活性化されているにもかかわらず、値が変化しないレジスタが選別されることを意味する。即ち、カバレッジ判定部１７とフォルスパス決定部１８は、レジスタトグル判定手段で値の変化が無いと判定されたレジスタの前段に設けられ、かつ、ブロックカバレッジ算出手段でブロックカバレッジが１００％と算出されたレジスタを始点とする経路をフォルスパスと判定するフォルスパス決定手段として機能している。
【００３５】
フォルスパス出力部１９は、フォルスパス決定部１８で決定されたフォルスパスをフォルスパス情報２３として出力する。このフォルスパス情報２３のフォーマットは、例えば、上述したＳＤＣファイルを出力すればよい。図６にＳＤＣファイルの例を示す。即ち、フォルスパス抽出手段が抽出したフォルスパスを予め指定された所定のフォーマットで出力する出力手段として機能している。
【００３６】
上述した半導体集積回路の設計支援装置１０の動作を図７のフローチャートにまとめる。まず、ＲＴＬソース読み込み部１１が読み込み（ステップＳ１）、テストパタン読み込み部１２がテストパタンを読み込む（ステップＳ２）。ステップＳ１とＳ２は順序が逆でも良い。即ち、ステップＳ１とＳ２が、回路記述ファイル読み込みステップと、テストパタンファイル読み込みステップとして機能している。
【００３７】
次に、シミュレーション実行／カバレッジ計測部１３で、ステップＳ１とＳ２で読み込んだＲＴＬソースをテストパタンでシミュレーションしてコードカバレッジを計測し、カバレッジ解析部１４で各レジスタのトグルカバレッジやブロックカバレッジを解析する（ステップＳ３）。即ち、ブロックカバレッジ算出ステップとして機能している。
【００３８】
次に、トグル判定部１５で、値の変化の無かったレジスタを選別し、（ステップＳ４）。即ち、レジスタトグル判定ステップとして機能している。
【００３９】
次に、ステップＳ４で選別されたレジスタのロジックコーンを抽出し（ステップＳ５）、カバレッジ判定部１７で、ブロックカバレッジが１００％であるレジスタを選別し（ステップＳ６）。フォルスパス決定部１８で、ロジックコーン抽出部１６でロジックコーン抽出の始点となったレジスタの前段に位置する（設けられている）レジスタであって、かつ、カバレッジ判定部１４でブロックカバレッジが１００％であるレジスタとしてみなされたものだけを選別し、該当レジスタからのパスをフォルスパスとして決定する（ステップＳ７）、即ち、ステップＳ５〜Ｓ７がフォルスパス判定ステップとして機能している。
【００４０】
そして、フォルスパス出力部１９で、決定されたフォルスパスをＳＤＣファイル（フォルスパス情報２３）として出力する（ステップＳ７）。
【００４１】
本実施形態によれば、トグル判定部１５が、ＲＴＬソース２１とテストパタン２２に基づいて、レジスタの値の変化の有無を判定し、カバレッジ解析部１４が、ＲＴＬソース２１とテストパタン２２に基づいてブロックカバレッジを算出して、トグル判定部１５で値の変化が無いレジスタを選別し、ロジックコーン抽出部１６でトグル判定部１５で値の変化が無いレジスタを始点とするロジックコーンを抽出し、カバレッジ判定部１７でカバレッジ解析部１４がブロックカバレッジ１００％と算出したレジスタを選別し、フォルスパス決定部１８が、ロジックコーン抽出部１６でロジックコーン抽出の始点となったレジスタの前段に位置するレジスタであって、かつ、カバレッジ判定部１７でカバレッジ解析部１４がブロックカバレッジ１００％と算出したレジスタを始点とする経路をフォルスパスと判定し、フォルスパス出力部１９でＳＤＣファイルとして出力するので、値の変化の無いレジスタを抽出し、そのレジスタからのパスをフォルスパスとするＳＤＣファイルを人手を介することなく自動的に作成できるようになる。したがって、ＳＤＣファイルの作成に人手によるミスが介在することを防止すると共に、ＳＤＣファイルの作成にかかる時間と手間を軽減することが可能となり、結果的に半導体集積回路の開発ＴＡＴ（Turn Around Time）を短縮することになる。
【００４２】
なお、上述した半導体集積回路の設計支援装置１０では、カバレッジ判定部１７がロジックコーン抽出部１６の結果も入力されるように構成されているが、カバレッジ判定部１７ではロジックコーン抽出部１６の結果を直接利用しないので、ロジックコーン抽出部１６の出力がフォルスパス決定部１８に直接入力されるようにしてもよい。
【００４３】
また、半導体集積回路の設計支援装置１０をコンピュータで読み込み動作可能なプログラムとして構成してもよい。この場合図２に示した、ＲＴＬソース読み込み部１１と、テストパタン読み込み部１２と、シミュレーション実行／カバレッジ計測部１３と、カバレッジ解析部１４と、トグル判定部１５と、ロジックコーン抽出部１６と、カバレッジ判定部１７と、フォルスパス決定部１８と、フォルスパス出力部１９と、をコンピュータが機能するプログラムとして構成される。
【００４４】
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００４５】
１０        半導体集積回路の設計支援装置
１１        ＲＴＬソース読み込み部（回路記述ファイル読み込み手段）
１２        テストパタン読み込み部（テストパタンファイル読み込み手段）
１３        シミュレーション実行／カバレッジ計測部
１４        カバレッジ解析部（ブロックカバレッジ算出手段、フォルスパス抽出手段）
１５        トグル判定部（レジスタトグル判定手段、フォルスパス抽出手段）
１６        ロジックコーン抽出部（フォルスパス判定手段、フォルスパス抽出手段）
１７        カバレッジ判定部（フォルスパス判定手段、フォルスパス抽出手段）
１８        フォルスパス決定部（フォルスパス判定手段、フォルスパス抽出手段）
１９        フォルスパス出力部（出力手段）
２１        ＲＴＬソース（回路記述ファイル）
２２        テストパタン（テストパタンファイル）
２３        フォルスパス情報
【先行技術文献】
【特許文献】
【００４６】
【特許文献１】特開２００８−１２３０５６号公報
【図１】
2013196132.tif 000003
【図２】
2013196132.tif 000004
【図３】
2013196132.tif 000005
【図４】
2013196132.tif 000006
【図５】
2013196132.tif 000007
【図６】
2013196132.tif 000008
【図７】
2013196132.tif 000009