(57)【要約】【課題】異なる特性を持つ画素が混在する画素部を備えた固体撮像素子において、高感度、高ダイナミックレンジを実現すること。【解決手段】ランプ波生成回路は、水平同期信号が出力される度に波形Ｒｅｆ→波形Ｓｉｇｎａｌ→波形Ｒｅｆの順番で電位が変化する信号をランプ信号ＲＡＭＰとして出力する。そして、前の２つの波形（波形Ｒｅｆ→波形Ｓｉｇｎａｌ）の発生タイミングに合わせて、ローデコーダは第１画素に画素制御信号を出力し、カラムＡＤＣは第１画素からノイズ成分信号→ノイズ・シグナル成分信号の順番で信号を読み出してＡＤ変換する。続いて、後ろの２つの波形（波形Ｓｉｇｎａｌ→波形Ｒｅｆ）の発生タイミングに合わせて、ローデコーダは第２画素に画素制御信号を出力し、カラムＡＤＣは第２画素からノイズ・シグナル成分信号→ノイズ成分信号の順番で信号を読み出してＡＤ変換する。【選択図】図１０
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【特許請求の範囲】
【請求項１】
ノイズ成分を示す基準電位を出力した後にノイズ成分とシグナル成分とを示す信号電位を出力する第１画素と、前記信号電位を出力した後に前記基準電位を出力する第２画素とがマトリクス状に配列された画素部と、
前記画素部の列毎に設けられ、第１参照波形を用いて前記基準電位をアナログ／デジタル変換し、第２参照波形を用いて前記信号電位をアナログ／デジタル変換するＡＤ変換部と、
前記第１参照波形及び前記第２参照波形を組み合わせた基準信号を生成して出力する基準信号生成部と、
前記基準信号における前記第１参照波形の後に前記第２参照波形が来る期間に前記第１画素に対して前記基準電位及び前記信号電位を出力させ、前記基準信号における前記第２参照波形の後に前記第１参照波形が来る期間に前記第２画素に対して前記信号電位及び前記基準電位を出力させるタイミング制御部と、
を備える固体撮像装置。
【請求項２】
前記基準信号生成部は、前記画素部の各行を順次選択する垂直走査回路が１行走査する毎に、前記第１参照波形、前記第２参照波形、前記第１参照波形の順番で構成された基準信号を生成して出力する請求項１に記載の固体撮像装置。
【請求項３】
前記基準信号生成部は、前記画素部の各行を順次選択する垂直走査回路が１行走査する毎に、前記第２参照波形、前記第１参照波形、前記第２参照波形の順番で構成された基準信号を生成して出力する請求項１に記載の固体撮像装置。
【請求項４】
前記第１画素は埋め込み型のフォトダイオードを有し、前記第２画素は表面型のフォトダイオードを有する請求項１〜３の何れか一項に記載の固体撮像装置。
【請求項５】
前記第１画素及び前記第２画素は、埋め込み型のフォトダイオードを有する請求項１〜３の何れか一項に記載の固体撮像装置。
【請求項６】
前記ＡＤ変換部は、シングルスロープ型であり、
前記基準信号生成部は、前記第１参照波形及び前記第２参照波形をランプ波形として前記基準信号を生成して出力する請求項１〜５の何れか一項に記載の固体撮像装置。
【請求項７】
前記第１画素はリニア特性を有し、前記第２画素はログ特性を有する請求項１〜６の何れか一項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる特性を持つ２種類の画素が混在した画素部を備える固体撮像装置に関するものである。
【背景技術】
【０００２】
近年、画素部を複数の領域に区分する、又は異なる特性の画素を混在させることで様々な効果を上げる固体撮像装置が知られている。特許文献１には、画素アレイ部を第１画素群と第２画素群とに区画し、第１画素群からは低フレームレートでリニア特性の画像信号を読み出し、第２画素群からは高フレームレートでリニアログ特性の画像信号を読み出す固体撮像装置が開示されている。
【０００３】
特許文献２には、偽信号や飽和むらの発生を抑制することを目的とし、大サイズで高感度の第１の受光素子と、小サイズで低感度の第２の受光素子とをハニカム状に配置し、第１の受光素子の飽和レベルを調整し、第２の受光素子と合成するＣＣＤの固体撮像装置が開示されている。
【０００４】
また、特許文献３には、画素回路を構成する受光素子をゼロバイアスモード（太陽電池モード）で駆動させることで、バラツキレスな対数特性出力を得ることができる撮像素子が開示されている。
【０００５】
そして、非特許文献１には、シングルスロープ型のＡＤ変換器を備え、ランプ波形の電圧振幅を画素のＣＦ毎に切り替える固体撮像装置について記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２７２８２０号公報
【特許文献２】特開２０００−１２５２０９号公報
【特許文献３】ＥＰ１３５４３６０号公報
【非特許文献１】杉木忠、外５名、「コラム間ＦＰＮのないコラム型ＡＤ変換器を搭載したＣＭＯＳイメージセンサ」、映像情報メディア学会、２０００年６月２３日、Vol.24、No.37、p79−84
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１では、第２画素群は各画素の受光素子が固体撮像装置において一般的に用いられている駆動方式である逆バイアスモードで駆動されているため、ログ特性にバラツキが発生するという問題がある。特許文献２は、ＣＣＤに関するものであり、また、リニアログ特性の光電変換特性を持たせることが行われていない。
【０００８】
特許文献３は、ダイナミックレンジは確保できるが、入射光量に対して高感度な画像信号を出力することができないという問題がある。
【０００９】
本発明の目的は、異なる特性を持つ画素が混在する画素部を備え、高感度、高ダイナミックレンジを実現し、ばらつきの少ない固体撮像装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明による固体撮像装置は、ノイズ成分を示す基準電位を出力した後にノイズ成分とシグナル成分とを示す信号電位を出力する第１画素と、前記信号電位を出力した後に前記基準電位を出力する第２画素とがマトリクス状に配列された画素部と、前記画素部の列毎に設けられ、第１参照波形を用いて前記基準電位をアナログ／デジタル変換し、第２参照波形を用いて前記信号電位をアナログ／デジタル変換するＡＤ変換部と、前記第１参照波形及び前記第２参照波形を組み合わせた基準信号を生成して出力する基準信号生成部と、前記基準信号における前記第１参照波形の後に前記第２参照波形が来る期間に前記第１画素に対して前記基準電位及び前記信号電位を出力させ、前記基準信号における前記第２参照波形の後に前記第１参照波形が来る期間に前記第２画素に対して前記信号電位及び前記基準電位を出力させるタイミング制御部と、を備える。
【００１１】
基準信号生成部は、基準電位をＡＤ変換する際に用いる第１参照波形と、信号電位をＡＤ変換する際に用いる第２参照波形とを組み合わせた１つの基準信号を生成して出力する。従って、基準電位の後に信号電位を出力する第１画素、信号電位の後に基準電位を出力する第２画素のように、特性の異なる画素が混在した画素部であっても、タイミング制御部が各画素の基準電位及び信号電位の出力タイミングを基準信号の第１参照波形及び第２参照波形の出現に合わせて制御することで、適切なＡＤ変換を行うことができる。
【００１２】
また、各画素の特性に応じた基準信号を複数生成する場合に比べて、消費電力やチップ面積の増大を防ぐことができる。
【００１３】
また、上記構成において、前記基準信号生成部は、前記画素部の各行を順次選択する垂直走査回路が１行走査する毎に、前記第１参照波形、前記第２参照波形、前記第１参照波形の順番で構成された基準信号を生成して出力することが好ましい。または、前記基準信号生成部は、前記画素部の各行を順次選択する垂直走査回路が１行走査する毎に、前記第２参照波形、前記第１参照波形、前記第２参照波形の順番で構成された基準信号を生成して出力することが好ましい。
【００１４】
これらの構成によれば、特性の異なる画素が混在した画素部であっても、適切なＡＤ変換を行うことができる。
【００１５】
また、上記構成において、前記第１画素は埋め込み型のフォトダイオードを有し、前記第２画素は表面型のフォトダイオードを有することが好ましい。
【００１６】
この構成によれば、埋め込み型フォトダイオードである第１画素からは暗電流の影響の少ない画素信号が得られ、表面型フォトダイオードである第２画素からはＳ／Ｎ比の高い高感度な画素信号を得ることができる。
【００１７】
また、上記構成において、前記第１画素及び前記第２画素は、埋め込み型のフォトダイオードを有することが好ましい。
【００１８】
この構成によれば、画素部から暗電流の影響の少ない高画質の画像信号を得ることができる。
【００１９】
また、上記構成において、前記ＡＤ変換部は、シングルスロープ型であり、前記基準信号生成部は、前記第１参照波形及び前記第２参照波形をランプ波形として前記基準信号を生成することが好ましい。
【００２０】
この構成によれば、ＡＤ変換部をシングルスロープ型とすることで、回路を簡素化できると共にノイズの影響を受けにくいＡＤ変換を行うことができる。
【００２１】
また、上記構成において、前記第１画素はリニア特性を有し、前記第２画素はログ特性を有することが好ましい。
【００２２】
この構成によれば、リニア特性である第１画素からは高感度なリニア特性を持つ画素信号を得ることができ、ログ特性を持つ第２画素からはばらつきの少ない画素信号を得ることができる。
【発明の効果】
【００２３】
本発明によれば、基準電位の後に信号電位を出力する第１画素、信号電位の後に基準電位を出力する第２画素のように、特性の異なる画素が混在した画素部であっても、基準信号生成部が基準電位をＡＤ変換する際に用いる第１参照波形と、信号電位をＡＤ変換する際に用いる第２参照波形とを組み合わせた１つの基準信号を生成して出力し、タイミング制御部が各画素の基準電位及び信号電位の出力タイミングを基準信号の第１参照波形及び第２参照波形の出現に合わせて制御することで、適切なＡＤ変換を行うことができる。
【図面の簡単な説明】
【００２４】
【図１】固体撮像装置と外部装置の構成を示すブロック図。
【図２】固体撮像素子の構成を示すブロック図。
【図３】第１画素の画素回路の回路図。
【図４】第１画素の光電変換特性を示したグラフ。
【図５】第１画素のタイミングチャート。
【図６】第２画素の画素回路の回路図。
【図７】第２画素の光電変換特性を示したグラフ。
【図８】第２画素のタイミングチャート。
【図９】画素アレイ部における第１画素及び第２画素の配置の一例を示した図。
【図１０】第１画素、第２画素のタイミングチャートとランプ信号の波形を示した図。
【図１１】水平同期信号とランプ信号の波形を示した図。
【発明を実施するための形態】
【００２５】
図１は、本発明の実施の形態による固体撮像装置１の全体構成を示すブロック図である。固体撮像装置１は、撮像素子１１０及び画像処理部１２０を備えている。撮像素子１１０及び画像処理部１２０は１つのＩＣチップ内に構成されていても良いし、別のＩＣチップとして構成されても良い。
【００２６】
画像処理部１２０は、画像信号処理部１２１及び撮像素子制御部１２２を備えている。撮像素子制御部１２２は、ＳＹＳＣＬＫとレジスタ制御信号とを撮像素子１１０に出力し、撮像素子１１０を制御する。ＳＹＳＣＬＫは例えば図略の発振回路により生成される所定の周波数（例えば５４ＭＨｚ）を持つクロック信号である。レジスタ制御信号は、図２に示すタイミング制御部２２が備えている各種のレジスタにデータを書き込むための信号である。
【００２７】
撮像素子１１０は、画像信号を画像信号処理部１２１に出力する。画像信号処理部１２１は、画像信号に対して種々の画像処理を施し、画像出力信号として外部装置に出力する。ここで、外部装置としては、液晶パネルや有機ＥＬパネル等の表示装置や、画像出力信号を保持するメモリ等が該当する。
【００２８】
図２は、図１に示す撮像素子１１０の詳細な構成を示すブロック図である。撮像素子１１０は、画素アレイ部２１（画素部）、タイミング制御部２２、ローデコーダ２３、カラムＡＤＣアレイ部２４、カラムデコーダ２５、センスアンプ２６、ＬＶＤＳシリアライザ２７、出力端子２８、ランプ波生成回路２９（基準信号生成部）及び入力端子２１０と２１１を備えている。
【００２９】
画素アレイ部２１は、Ｍ（２以上の整数）行×Ｎ（２以上の整数）列でマトリックス状に配列された複数の画素により構成されており、特性の異なる第１画素と第２画素とが混在している。第１画素は、完全転送型のフォトダイオード（ＰＤ）を有し、リニア特性を持った画素である。第２画素は、表面型のＰＤを有し、ログ特性を持った画素である。また、第２画素は太陽電池モードで駆動する。各画素については後ほど詳しく説明する。
【００３０】
タイミング制御部２２は、ＰＬＬ、タイミングジェネレータ（ＴＧ）及びレジスタを備え、ローデコーダ２３、カラムＡＤＣアレイ部２４、カラムデコーダ２５、センスアンプ２６、ＬＶＤＳシリアライザ２７及びランプ波生成回路２９を制御する。ＰＬＬは、必要に応じてＳＹＳＣＬＫを逓倍（例えば２逓倍）してＴＧに供給する。ＴＧはＰＬＬから供給された信号に従って、水平同期信号及び垂直同期信号等のタイミング信号を生成し、ローデコーダ２３、カラムＡＤＣアレイ部２４、カラムデコーダ２５、センスアンプ２６、ＬＶＤＳシリアライザ２７及びランプ波生成回路２９に供給し、これらの動作を同期させる。
【００３１】
レジスタは、例えばローデコーダ２３が各画素に出力する各種の画素制御信号の波形を規定するためのデータを保持している。ここで、レジスタが保持するデータは、撮像素子制御部１２２から出力されるレジスタ制御信号によって書き込まれている。
【００３２】
ローデコーダ２３は、例えば、垂直走査回路とドライバ回路とを備えている。垂直走査回路は、例えば、シフトレジスタにより構成され、タイミング制御部２２のＴＧから出力される垂直同期信号をトリガーとして、画素アレイ部２１の各行をサイクリックに選択し、画素アレイ部２１を垂直走査する。ドライバ回路は、タイミング制御部２２のレジスタに書き込まれたデータに従って画素制御信号を生成し、各画素に供給することで各画素を駆動させる。尚、タイミング制御部２２とローデコーダ２３は、本発明におけるタイミング制御部として機能する。
【００３３】
カラムＡＤＣアレイ部２４は、画素アレイ部２１の各列に対応するＮ個のカラムＡＤＣ２１２（ＡＤ変換部）を備えている。カラムＡＤＣ２１２は、画素アレイ部２１の各列に対応する垂直信号線Ｌ＿１を介して各列の画素と接続され、垂直走査回路により選択された行の画素から画素信号を読み出す。
【００３４】
画素アレイ部２１の各画素は、１水平期間において、ノイズ成分のみからなる画素信号と、ノイズ成分にシグナル成分が加算された画素信号とを出力する。ここで、ノイズ成分のみからなる画素信号をノイズ成分信号と記述し、ノイズ成分にシグナル成分が加算された画素信号をノイズ・シグナル成分信号と記述する。
【００３５】
カラムＡＤＣ２１２は、画素からアナログの画素信号が入力されると、ランプ波生成回路２９が出力したランプ信号のレベルが画素信号のレベルを超えるまでの時間をカウントすることでＡＤ変換を行う、所謂シングルスロープ型のＡＤ変換器である。
【００３６】
カラムデコーダ２５は、例えばシフトレジスタにより構成され、水平同期信号に同期した列選択信号を出力することで、１水平走査期間において、各列のカラムＡＤＣ２１２をサイクリックに選択する。これにより、カラムＡＤＣアレイ部２４は水平走査され、各列のカラムＡＤＣ２１２が保持するデジタルの画像信号をセンスアンプ２６に順次に出力する。
【００３７】
センスアンプ２６は、カラムＡＤＣアレイ部２４から水平信号線Ｌ＿２を介して出力されるデジタルの画像信号を増幅し、ＬＶＤＳシリアライザ２７に出力する。
【００３８】
ＬＶＤＳシリアライザ２７は、ＬＶＤＳ（Low Voltage differential signaling）規格に準拠したシリアライザであり、センスアンプ２６から水平信号線Ｌ＿２を介してパラレルで出力される信号を差動増幅して所定ビットの信号とし、シリアルに変換して出力端子２８に出力する。
【００３９】
出力端子２８は、ＬＶＤＳシリアライザ２７からの画像信号を画像信号処理部１２１に出力する。
【００４０】
ランプ波生成回路２９は、一定の傾きを持って直線状に変化するランプ信号を生成し、カラムＡＤＣ２１２に出力する。このランプ信号については後ほど詳しく説明する。
【００４１】
入力端子２１０は、撮像素子制御部１２２から供給されるＳＹＳＣＬＫが入力され、タイミング制御部２２に出力する。入力端子２１１は、撮像素子制御部１２２から供給されるレジスタ制御信号が入力され、タイミング制御部２２に出力する。
【００４２】
図３は、第１画素の画素回路の回路図である。図３に示す画素回路は、受光素子（以下“ＰＤ”と記述する。）、転送トランジスタＴＸ（以下“ＴＸ”と記述する。）、リセットトランジスタＲＳＴ（以下“ＲＳＴ”と記述する。）、増幅トランジスタＳＦ（以下“ＳＦ”と記述する。）、行選択トランジスタＳＥＬ（以下“ＳＥＬ”と記述する。）、及び浮遊拡散層ＦＤ（以下“ＦＤ”と記述する。ＦＤ：Floating Diffusion）を備えている。
【００４３】
ＰＤは埋め込み型（完全転送型）のフォトダイオードにより構成され、アノードに駆動電圧ＰＶＳＳ（以下“ＰＶＳＳ”と記述する）が印加され、カソードに駆動電圧ＰＶＤＤ（以下“ＰＶＤＤ”と記述する）が印加される。
【００４４】
ＴＸは、例えばｎＭＯＳ（negative channel Metal Oxide Semiconductor）により構成され、ＰＤにより蓄積された信号電荷をＦＤに転送する。ＴＸのゲートには、ＴＸをオン、オフするための転送制御信号φＴＸ１（画素制御信号の一例、以下“φＴＸ１”と記述する。）が入力される。ＴＸのドレインは、ＦＤを介してＲＳＴに接続されている。φＴＸ１がローレベル（以下“Ｌｏ”と記述する。）になるとＴＸのゲートが閉じてＴＸがオフし、φＴＸ１がハイレベル（以下“Ｈｉ”と記述する。）になると、ＴＸのゲートが開いてＴＸがオンする。尚、φＴＸ１は、ローデコーダ２３から出力される。
【００４５】
ＦＤは、ＰＤから転送された信号電荷を蓄積する。これにより、ＦＤには信号電荷に応じた電圧が現れる。
【００４６】
ＲＳＴは、例えばｎＭＯＳにより構成され、ＦＤをリセットし、ＦＤに蓄積された信号電荷をＦＤの外部に排出する。ＲＳＴのゲートには、ＲＳＴをオン、オフするためのリセット信号φＲＳＴ１（画素制御信号の一例、以下“φＲＳＴ１”と記述する。）が入力され、ドレインにＰＶＤＤが入力され、ソースがＦＤを介してＳＦのゲートに接続されている。そして、ＲＳＴは、φＲＳＴ１＝Ｈｉになると、オンしてＦＤをリセットし、φＲＳＴ１＝Ｌｏになるとオフする。
【００４７】
尚、ＰＶＤＤ、ＰＶＳＳは図略の電圧源から出力され、φＲＳＴ１は、ローデコーダ２３から出力される。
【００４８】
ＳＦは、例えばｎＭＯＳにより構成され、ゲートがＦＤを介してＴＸ及びＲＳＴに接続され、ドレインにＰＶＤＤが入力され、ソースがＳＥＬに接続されている。そして、ＳＦはＦＤに現れる電圧を電流増幅してＳＥＬに出力する。
【００４９】
ＳＥＬは、例えばｎＭＯＳにより構成され、ゲートに行選択信号φＶＳＥＮ１（画素制御信号の一例、以下“φＶＳＥＮ１”と記述する。）が入力され、ドレインがＳＦに接続され、ソースが垂直信号線Ｌ＿１を介して対応する列のカラムＡＤＣ２１２に接続されている。そして、ＳＥＬは、ＳＦにより電流増幅された電圧を画像信号として、垂直信号線Ｌ＿１を介して対応する列のカラムＡＤＣ２１２に出力する。ここで、φＶＳＥＮ１はローデコーダ２３から出力される。
【００５０】
図４は、第１画素の光電変換特性の一例を示したグラフであり、縦軸（線形軸）はシグナル成分信号を示し、横軸（対数軸）は入射光強度を示している。図４に示すように、第１画素は、入射光強度が増大するにつれて、シグナル成分信号が線形に増大するリニア特性の光電変換特性を持っていることが分かる。更に、所定の入射光強度を超えると、シグナル成分信号が飽和していることが分かる。尚、図４に示すグラフは横軸が対数軸であるため、図４に示すような曲線が入射光強度に対して線形な出力となる。従って、リニア特性は、ダイナミックレンジは小さいが、感度が高いという特性を持っていることが分かる。
【００５１】
従来の固体撮像装置では、図３に示す第１画素において、ＴＸのゲートにＨｉとＬｏとの中間のレベルを持つ中間電圧を印加した状態で第１画素を露光させて、リニアログ特性を実現していた。ＴＸのゲートに中間電圧を印加し、ＴＸのゲートを半開状態にすると、ＰＤに蓄積される信号電荷は一定の量を超えるまでは、ＴＸのエネルギー障壁を越えることができず、リニア特性で蓄積される。
【００５２】
一方、ＰＤに蓄積される信号電荷が一定の量を超えると、信号電荷の一部がＴＸのエネルギー障壁を越えてＴＸ側に漏れ出るため、ＰＤは信号電荷を漏らしつつ蓄積し、ログ特性で信号電荷を蓄積する。これにより、第１画素は、低輝度がリニア特性、高輝度側がログ特性のリニアログ特性を持つことになる。
【００５３】
図５は、第１画素のタイミングチャートである。時刻ｔ０は、露光期間中である。φＲＳＴ＝Ｈｉとしているので、ＦＤは常にＰＶＤＤにリセットされている。
【００５４】
そして、φＲＳＴ１がＬｏになったとき、ＦＤの電圧がリセットレベルＶ＿ＰＶＤＤからノイズレベルＶ＿ｎまで低下している。これは、φＲＳＴ１をＨｉからＬｏに変化させたことによるＦＤとＲＳＴとの間の寄生容量やＦＤのｋｔｃノイズ等の影響により、ＦＤに信号電荷が発生するからである。このような、ＦＤとＲＳＴとの間の寄生容量やｋｔｃノイズは画素毎にばらついているため、ノイズレベルＶ＿ｎは画素毎にばらついている。また、リセットレベルＶ＿ＰＶＤＤはＰＶＤＤのレベルを示す。
【００５５】
時刻ｔ１では、φＶＳＥＮ１＝Ｈｉにされ、ＦＤに発生しているノイズレベルＶ＿ｎの電圧がノイズ成分信号としてカラムＡＤＣ２１２に読み出される。カラムＡＤＣ２１２は、信号ＲＡＭＰ１のレベルがノイズ成分信号のレベルを超えるまでの時間をカウントすることで、アナログのノイズ成分信号をＡＤ変換する。尚、このときの信号ＲＡＭＰ１は、所定電位から第１参照電位Ｖｒ１まで予め定められた傾きを持って電位が下がる波形（波形Ｒｅｆ）となっている。
【００５６】
ここで、第１参照電位Ｖｒ１は、ノイズ成分信号の想定値よりも所定電圧だけ低い電位であることが好ましい。このように第１参照電位Ｖｒ１を設定することで、ノイズ成分信号のＡＤ変換の高速化を図ることができる。
【００５７】
時刻ｔ２では、φＴＸ１＝Ｈｉにされ、ＰＤに蓄積された信号電荷がＦＤに転送される。そのため、時刻ｔ２では、ＦＤの電圧はＰＤから転送された信号電荷量に応じてノイズレベルＶ＿ｎからシグナルレベルＶ＿ｓまで低下する。
【００５８】
時刻ｔ３では、φＴＸ１＝Ｌｏにされ、ＦＤに発生しているシグナルレベルＶ＿ｓの電圧がノイズ・シグナル成分信号としてカラムＡＤＣ２１２に読み出される。カラムＡＤＣ２１２は、ランプ波生成回路２９から出力される信号ＲＡＭＰ１のレベルがノイズ・シグナル成分信号のレベルを超えるまでの時間をカウントすることで、アナログのノイズ・シグナル成分信号をＡＤ変換する。尚、このときの信号ＲＡＭＰ１は、所定電位から第２参照電位Ｖｒ２まで予め定められた傾きを持って電位が下がる波形（波形Ｓｉｇｎａｌ）となっている。
【００５９】
そして、カラムＡＤＣ２１２は、デジタルのノイズ・シグナル成分信号からデジタルのノイズ成分信号を除去し、デジタルのシグナル成分信号を画像信号として出力する。
【００６０】
時刻ｔ４では、φＲＳＴ１＝Ｈｉとされ、ＦＤがリセットされる。以後、時刻ｔ０〜ｔ４で示す駆動シーケンスが１水平期間に実行され、この駆動シーケンスが繰り返され、１行ずつ画像信号が得られる。
【００６１】
図６は、第２画素の画素回路の回路図である。第２画素は、ＰＤ、ＲＳＴ、２個の増幅トランジスタＳＦ１、ＳＦ２（以下“ＳＦ１”、“ＳＦ２”と記述する。）及びＳＥＬを備えている。
【００６２】
ＰＤは表面型のフォトダイオードにより構成され、アノードにＰＶＳＳが入力され、カソードにＲＳＴが接続されている。ここで、ＰＤはリセット時において、ＲＳＴがオンされ、カソードとアノードとには共にＰＶＳＳが印加される。これにより、ＰＤはゼロバイアス状態でリセットされ、露光時において入射光強度に応じた電流を流す。この電流によってＰＤのアノード及びカソード間の電圧が変化する。
【００６３】
ＲＳＴは、ｎＭＯＳにより構成され、ゲートにリセット信号φＲＳＴ２が印加され、ＰＤと並列接続されている。そして、ＲＳＴはφＲＳＴ２＝ＨｉになるとオンしてＰＤをゼロバイアス状態でリセットする。
【００６４】
ＳＦ１はｐＭＯＳにより構成され、ゲートがＰＤのカソードに接続され、一方の端子にＰＶＳＳが入力され、他方の端子がＳＥＬを介して垂直信号線Ｌ＿１に接続されている。ＳＦ２はｐＭＯＳにより構成され、ゲートにバイアス電圧Ｂｉａｓ（以下“Ｂｉａｓ”と記述する。）が印加され、一方の端子にＳＦ１が接続され、他方の端子にＰＶＤＤが入力されている。そして、ＳＦ１及びＳＦ２は、ＰＤのアノード及びカソード間の電圧を電流増幅して、ＳＥＬに供給する。
【００６５】
ＳＥＬは、ｎＭＯＳにより構成され、ゲートにφＶＳＥＮ２が印加され、一方の端子がＳＦ１及びＳＦ２の接続点に接続され、他方の端子が垂直信号線Ｌ＿１に接続されている。そして、ＳＥＬは、φＶＳＥＮ２＝Ｈｉとなるとオンし、ＳＦ１及びＳＦ２により電流増幅されたＰＤの電圧を画像信号として、垂直信号線Ｌ＿１に出力する。
【００６６】
図７は、第２画素の光電変換特性を示したグラフであり、縦軸（線形軸）はシグナル成分信号を示し、横軸（対数軸）は入射光強度を示している。図７に示すように、第２画素は、入射光強度が増大するにつれて、シグナル成分信号が対数的に増大するログ特性の光電変換特性を持っていることが分かる。尚、図７では、横軸が対数軸であるため、対数的な変化が直線で表されている。
【００６７】
図８は、第２画素のタイミングチャートである。時刻ｔ０は、露光期間中で、ＰＤが露光され、ＰＤのカソードには入射光強度に応じた電圧が現れる。これにより、ＰＤのカソードの電圧はリセットレベルＶ＿ＰＶＳＳからシグナルレベルＶ＿ｓまで低下する。
【００６８】
時刻ｔ１では、φＶＳＥＮ２＝Ｈｉとされ、ＰＤのカソードに発生しているシグナルレベルＶ＿ｓの電圧がノイズ・シグナル成分信号としてカラムＡＤＣ２１２に読み出される。カラムＡＤＣ２１２は、信号ＲＡＭＰ２のレベルがノイズ・シグナル成分信号のレベルを超えるまでの時間をカウントすることで、アナログのノイズ・シグナル成分信号をＡＤ変換する。尚、このときの信号ＲＡＭＰ２は、所定電位からＶｒ２まで予め定められた傾きを持って電位が下がる波形（波形Ｓｉｇｎａｌ）となっている。
【００６９】
時刻ｔ２では、φＲＳＴ２＝Ｈｉとされ、ＲＳＴ及びＳＥＬがオンされ、ＰＤのカソードの電圧がシグナルレベルＶ＿ｓからリセットレベルＶ＿ＰＶＳＳまで上昇し、リセットレベルＶ＿ＰＶＳＳがノイズ成分信号として、カラムＡＤＣ２１２に読み出される。カラムＡＤＣ２１２は、ランプ波生成回路２９から出力される信号ＲＡＭＰ２のレベルがノイズ成分信号のレベルを超えるまでの時間をカウントすることで、アナログのノイズ成分信号をＡＤ変換する。尚、このときの信号ＲＡＭＰ２は、所定電位からＶｒ１まで予め定められた傾きを持って電位が下がる波形（波形Ｒｅｆ）となっている。
【００７０】
そして、カラムＡＤＣ２１２は、デジタルのノイズ・シグナル成分信号からデジタルのノイズ成分信号を除去し、デジタルのシグナル成分信号を画像信号として出力する。
【００７１】
時刻ｔ３では、φＲＳＴ２＝Ｌｏ、φＶＳＥＮ２＝Ｌｏにされ、ＲＳＴ及びＳＥＬがオフされる。
【００７２】
以後、時刻ｔ０〜ｔ４で示す駆動シーケンスが１水平期間で行われ、この駆動シーケンスが繰り返され、１行ずつ画像信号が順次に得られる。
【００７３】
図９は、画素アレイ部２１における第１画素及び第２画素の配置の一例を示している。尚、図９においてＰＤは第１画素、ＳＣは第２画素を示している。リニア特性を有する第１画素とログ特性を有する第２画素とを混在させる場合、図９に示すように３つの第１画素と１つの第２画素とで構成された４画素をタイル状に配置するパターンが考えられる。以下、図９に示す配置パターンを用いて説明するが、他の配置パターンでも構わない。
【００７４】
上記したように、カラムＡＤＣ２１２が第１画素から読み出したノイズ・シグナル信号及びノイズ信号をＡＤ変換する際は波形Ｒｅｆから波形Ｓｉｇｎａｌに変化する信号ＲＡＭＰ１を用い、第２画素から読み出したノイズ・シグナル信号及びノイズ信号をＡＤ変換する際は波形Ｓｉｇｎａｌから波形Ｒｅｆに変化する信号ＲＡＭＰ２を用いる。
【００７５】
しかし、各画素に合わせて２種類のランプ信号を用意するとなると、両者のランプ信号のゲイン誤差やオフセット誤差を考慮する必要があるため、ランプ波生成回路２９の回路が複雑化する。更に、２種類のランプ信号を出力することによる消費電力の増加、信号線の増加によるチップ面積が増大等の問題が発生する。
【００７６】
そこで、ランプ波生成回路２９は波形Ｒｅｆと波形Ｓｉｇｎａｌの両方が所定の順番で組み込まれた１つのランプ信号を生成し、そのランプ信号を用いてカラムＡＤＣ２１２が第１画素及び第２画素のＡＤ変換を行う。ランプ信号を１種類とすることで、上記した消費電力やチップ面積の増大といった問題を回避できる。
【００７７】
図１０は、図５及び図８で示した第１画素、第２画素のタイミングチャートとランプ信号ＲＡＭＰの波形を示した図である。また、図１１は、水平同期信号とランプ信号ＲＡＭＰの波形を示した図である。図１１に示すように、ランプ波生成回路２９は、水平同期信号Ｈｓｙｎｃが出力される度に波形Ｒｅｆ→波形Ｓｉｇｎａｌ→波形Ｒｅｆの順番で電位が変化する信号波形をランプ信号ＲＡＭＰとして出力する。
【００７８】
図１０に戻る。上記したように信号ＲＡＭＰは波形Ｒｅｆ→波形Ｓｉｇｎａｌ→波形Ｒｅｆの順番で変化するため、まず、水平同期信号Ｈｓｙｎｃが出力された直後の２つの波形（波形Ｒｅｆ→波形Ｓｉｇｎａｌ）の発生タイミングに合わせて、ローデコーダ２３は第１画素に対する画素制御信号（φＲＳＴ１、φＶＳＥＮ１及びφＴＸ１）を出力する。これにより、カラムＡＤＣ２１２は、波形Ｒｅｆの後に波形Ｓｉｇｎａｌが来る期間に第１画素からノイズ成分信号→ノイズ・シグナル成分信号の順番で各信号を読み出すことができる。
【００７９】
具体的に説明すると、時刻ｔ０は、露光期間中である。φＲＳＴ＝Ｈｉとしているので、ＦＤは常にＰＶＤＤにリセットされている。そして、φＲＳＴ１がＬｏになると、ＦＤの電圧がリセットレベルからノイズレベルＶ＿ｎまで低下する。
【００８０】
時刻ｔ１では、φＶＳＥＮ１＝Ｈｉにされ、ＦＤに発生しているノイズレベルＶ＿ｎの電圧がノイズ成分信号としてカラムＡＤＣ２１２に読み出される。カラムＡＤＣ２１２は、信号ＲＡＭＰの波形Ｒｅｆを用いてアナログのノイズ成分信号をＡＤ変換する。
【００８１】
時刻ｔ２では、φＴＸ１＝Ｈｉにされ、ＰＤに蓄積された信号電荷がＦＤに転送されるため、ＦＤの電圧はＰＤから転送された信号電荷量に応じてノイズレベルＶ＿ｎからシグナルレベルＶ＿ｓまで低下する。
【００８２】
時刻ｔ３では、φＴｘ１＝Ｌｏにされ、ＦＤに発生しているシグナルレベルＶ＿ｓの電圧がノイズ・シグナル成分信号としてカラムＡＤＣ２１２に読み出される。カラムＡＤＣ２１２は、信号ＲＡＭＰの波形Ｓｉｇｎａｌを用いてアナログのノイズ・シグナル成分信号をＡＤ変換する。そして、時刻ｔ４では、φＲＳＴ１＝Ｈｉとされ、ＦＤがリセットされる。
【００８３】
次に、第２画素について説明する。上記したように、まず前の２つの波形（波形Ｒｅｆ→波形Ｓｉｇｎａｌ）の発生タイミングに合わせて、ローデコーダ２３は第１画素に対する画素制御信号（φＲＳＴ１、φＶＳＥＮ１及びφＴＸ１）を出力する。続いて、後ろの２つの波形（波形Ｓｉｇｎａｌ→波形Ｒｅｆ）の発生タイミングに合わせて、ローデコーダ２３は第２画素に対する画素制御信号（φＲＳＴ２及びφＶＳＥＮ２）を出力する。これにより、カラムＡＤＣ２１２は、波形Ｓｉｇｎａｌの後に波形Ｒｅｆが来る期間に第２画素からノイズ・シグナル成分信号→ノイズ成分信号の順番で各信号を読み出すことができる。
【００８４】
具体的に説明する。時刻ｔ２は、露光期間中で、ＰＤのカソードには入射光強度に応じた電圧が現れる。これにより、ＰＤのカソードの電圧はリセットレベルＶ＿ＰＶＳＳからシグナルレベルＶ＿ｓまで低下する。
【００８５】
時刻ｔ３では、φＶＳＥＮ２＝Ｈｉとされ、ＰＤのカソードに発生しているシグナルレベルＶ＿ｓの電圧がノイズ・シグナル成分信号としてカラムＡＤＣ２１２に読み出される。カラムＡＤＣ２１２は、信号ＲＡＭＰの波形Ｓｉｇｎａｌを用いてアナログのノイズ・シグナル成分信号をＡＤ変換する。
【００８６】
時刻ｔ４では、φＲＳＴ２＝Ｈｉとされ、ＲＳＴ及びＳＥＬがオンされ、ＰＤのカソードの電圧がシグナルレベルＶ＿ｓからリセットレベルＶ＿ＰＶＳＳまで上昇し、リセットレベルＶ＿ＰＶＳＳがノイズ成分信号として、カラムＡＤＣ２１２に読み出される。カラムＡＤＣ２１２は、信号ＲＡＭＰの波形Ｒｅｆを用いてアナログのノイズ成分信号をＡＤ変換する。そして、時刻ｔ５では、φＲＳＴ２＝Ｌｏ、φＶＳＥＮ２＝Ｌｏにされ、ＲＳＴ及びＳＥＬがオフされる。
【００８７】
水平同期信号Ｈｓｙｎｃ及び画素制御信号を出力するローデコーダ２３、信号ＲＡＭＰを出力するランプ波生成回路２９は、タイミング制御部２２によって制御されている。つまり、タイミング制御部２２は、ローデコーダ２３による１走査の間にランプ波生成回路２９に対して波形Ｒｅｆ→波形Ｓｉｇｎａｌ→波形Ｒｅｆの順番で信号ＲＡＭＰを出力させると共に、波形Ｒｅｆ→波形Ｓｉｇｎａｌの期間にローデコーダ２３に対して第１画素用の画素制御信号を出力させ、波形Ｓｉｇｎａｌ→波形Ｒｅｆの期間にローデコーダ２３に対して第２画素用の画素制御信号を出力させる制御を行う。
【００８８】
以上、説明したように、ノイズ成分信号の後にノイズ・シグナル成分信号を出力する第１画素、ノイズ・シグナル成分信号の後にノイズ成分信号を出力する第２画素のように、特性の異なる画素が混在した画素部であっても、ランプ波生成回路２９が波形Ｒｅｆ→波形Ｓｉｇｎａｌ→波形Ｒｅｆの順番で信号ＲＡＭＰを生成し、タイミング制御部２２が各画素のノイズ成分信号及びノイズ・シグナル成分信号の出力タイミングを波形Ｒｅｆ及び波形Ｓｉｇｎａｌの出現に合わせて制御することで、適切なＡＤ変換を行うことができる。そして、高感度、高いダイナミックレンジ、低ばらつきな画像信号を高速、高分解能、低いノイズで出力する固体撮像素子を実現することができる。
【００８９】
尚、本実施の形態では、信号ＲＡＭＰが波形Ｒｅｆ→波形Ｓｉｇｎａｌ→波形Ｒｅｆの順番で変化する場合について説明したが、波形Ｓｉｇｎａｌ→波形Ｒｅｆ→波形Ｓｉｇｎａｌの順番であってもよい。
【００９０】
更に、本実施の形態では、第１画素を埋め込み型のＰＤを有し、第２画素を表面型のＰＤを有することとして説明したが、これに限定されず、第１画素及び第２画素を共に、埋め込み型のＰＤで構成してもよい。埋め込み型のＰＤは暗電流の影響を受けにくいため、第１画素及び第２画素を埋め込み型のＰＤで構成した場合、高品質の画像信号を得ることができる。尚、第２画素を埋め込み型のＰＤで構成する場合、図６においてＰＤのカソードとＳＦ１のゲートの間に転送トランジスタを挿入することで実現可能である。
【００９１】
また、図１３のタイミングチャートでは、１回の水平走査期間（１Ｈ期間）で１行分の画素のＡＤ変換が行われる場合について説明したが、２行同時読み出しセンサのように、１画素のＡＤ変換に２Ｈ期間を要する場合でも本実施の形態を適用することができる。
【符号の説明】
【００９２】
１      固体撮像素子
１１０  撮像素子
１２０  画像処理部
１２１  画像信号処理部
１２２  撮像素子制御部
２１    画素アレイ部
２２    タイミング制御部
２４    カラムＡＤＣアレイ部
２１２  カラムＡＤＣ
２９    ランプ波生成回路
【図１】
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【図２】
2013187728.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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