(57)【要約】【課題】低電圧化を可能にする。【解決手段】実施形態は、第１の配線と、その上に積層されたメモリセルと、その上に第１の配線と交差するように形成された第２の配線とを有するセルアレイ層を備え、メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる。電流制御素子は、ｉ型半導体とその両側に接する第１及び第２導電型半導体とを有する。第２導電型半導体中の第２の不純物の拡散長は第１導電型半導体中の第１の不純物の拡散長より長く、第１導電型半導体とｉ型半導体との接合部に、第２導電型半導体とｉ型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成される。【選択図】図４
2013004541.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に前記第１の配線と交差するように形成された第２の配線とを有するセルアレイ層を備え、前記メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び前記可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる半導体記憶装置において、
前記電流制御素子は、
第１の不純物をドープされた第１導電型半導体と、
前記第１導電型半導体と接するｉ型半導体と、
第２の不純物をドープされ、前記第１導電型半導体と対向するように前記ｉ型半導体に接する第２導電型半導体と
を有し、
前記第２導電型半導体中の前記第２の不純物の拡散長は前記第１導電型半導体中の前記第１の不純物の拡散長より長く、
前記第１導電型半導体と前記ｉ型半導体との接合部に、前記第２導電型半導体と前記ｉ型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成され、
前記インパクトイオン化促進部は、前記第２導電型半導体と前記ｉ型半導体との接合面積よりも接合面積が大きい前記第１導電型半導体と前記ｉ型半導体との接合部である
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、前記第１の配線に沿って前記第１の配線上に複数配列され、
前記電流制御素子は、前記第１導電型半導体側を前記第１の配線側として配置され、前記第２導電型半導体から前記第１導電型半導体にかけて、前記第１の配線の延びる方向の幅が幅広になるテーパ状に形成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記セルアレイ層は前記第１の配線と前記第２の配線に直交する方向に積層されて複数層設けられ、
奇数番目の前記セルアレイ層においては、前記第１導電型半導体がｐ型半導体及びｎ型半導体の一方、前記第２導電型半導体がｐ型半導体及びｎ型半導体の他方であり、偶数番目の前記セルアレイ層においては、前記第１導電型半導体が前記奇数番目の前記セルアレイ層の第２導電型半導体と同一導電型、前記第２導電型半導体が前記奇数番目の前記セルアレイ層の第１導電型半導体と同一導電型である
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記インパクトイオン促進部は、奇数層目の前記セルアレイ層又は偶数層目の前記セルアレイ層に設けられている
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に前記第１の配線と交差するように形成された第２の配線とを有するセルアレイ層を備え、前記メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び前記可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる半導体記憶装置において、
前記電流制御素子は、
第１の不純物をドープされた第１導電型半導体と、
前記第１導電型半導体と接するｉ型半導体と、
第２の不純物をドープされ、前記第１導電型半導体と対向するように前記ｉ型半導体に接する第２導電型半導体と
を有し、
前記第２導電型半導体中の前記第２の不純物の拡散長は前記第１導電型半導体中の前記第１の不純物の拡散長より長く、
前記第１導電型半導体と前記ｉ型半導体との接合部に、前記第２導電型半導体と前記ｉ型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成され、
前記インパクトイオン化促進部は、前記第１導電型半導体と前記ｉ型半導体との間に、前記第１導電型半導体、前記第２導電型半導体、及び前記ｉ型半導体よりもバンドギャップが狭い材料からなる層を有する
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載された実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００４】
これらの抵抗変化型メモリに使用される可変抵抗素子には、２種類の動作モードがある。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態との設定を可能とするもので、これはユニポーラ型といわれる。
【０００５】
バイポーラ型の場合、可変抵抗素子に順方向電流と逆方向電流を流す必要がある。このような両方向電流を流すための素子として、ＭＩＭダイオード、ＰＩＮダイオード等が知られている。この種のダイオードでは、順方向電流に加え、トンネル電流や降伏電流等を逆方向電流として利用している。このような半導体記憶装置では、十分な逆方向電流の生成に必要な電圧の低電圧化が望まれる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−３４６３７号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、低電圧化が可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態に係る半導体記憶装置は、第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に第１の配線と交差するように形成された第２の配線とを有するセルアレイ層を備え、メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる半導体記憶装置において、電流制御素子は、第１の不純物をドープされた第１導電型半導体と、第１導電型半導体と接するｉ型半導体と、第２の不純物をドープされ、第１導電型半導体と対向するようにｉ型半導体に接する第２導電型半導体とを有し、第２導電型半導体中の第２の不純物の拡散長は第１導電型半導体中の第１の不純物の拡散長より長く、第１導電型半導体とｉ型半導体との接合部に、第２導電型半導体とｉ型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成され、インパクトイオン化促進部は、第２導電型半導体とｉ型半導体との接合面積よりも接合面積が大きい第１導電型半導体とｉ型半導体との接合部である。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図３】同実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。
【図４】同実施形態に係る半導体記憶装置の電流制御素子の電流電圧特性である。
【図５】二通りのＰＩＮダイオードにおける不純物濃度、電位、及びインパクトイオン化率の分布を示したグラフである。
【図６】極性及び形状の異なる４種類のＰＩＮダイオードにおいて不純物濃度を変化させた際のＶｓｅｔ、Ｉｏｆｆ及びＩｆｏｒの特性を示した表である。
【図７】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面図である。
【図８】本発明の第１の実施形態に係る半導体記憶装置の作成方法を説明する為の平面図、正面図、及び側面図である。
【図９】同半導体記憶装置の作成方法を説明する為の平面図、正面図、及び側面図である。
【図１０】同半導体記憶装置の作成方法を説明する為の平面図、正面図、及び側面図である。
【図１１】同半導体記憶装置の作成方法を説明する為の平面図、正面図、及び側面図である。
【図１２】同半導体記憶装置の作成方法を説明する為の平面図、正面図、及び側面図である。
【図１３】同半導体記憶装置の作成方法を説明する為の平面図、正面図、及び側面図である。
【図１４】同半導体記憶装置の作成方法を説明する為の平面図、正面図、及び側面図である。
【図１５】同半導体記憶装置の作成方法を説明する為の平面図、正面図、及び側面図である。
【図１６】同半導体記憶装置の作成方法を説明する為の正面図、及び側面図である。
【図１７】同半導体記憶装置の作成方法を説明する為の正面図、及び側面図である。
【図１８】同半導体記憶装置の作成方法を説明する為の正面図、及び側面図である。
【図１９】同半導体記憶装置の作成方法を説明する為の正面図、及び側面図である。
【図２０】同半導体記憶装置の作成方法を説明する為の正面図、及び側面図である。
【図２１】同半導体記憶装置の作成方法を説明する為の正面図、及び側面図である。
【図２２】同半導体記憶装置の作成方法を説明する為の正面図、及び側面図である。
【図２３】同半導体記憶装置の作成方法を説明する為の正面図、及び側面図である。
【図２４】本発明の第２の実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。
【図２５】本発明の第３の実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。
【図２６】本発明の第４の実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。
【図２７】本発明の第５の実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。
【発明を実施するための形態】
【００１０】
［第１の実施の形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、後述する可変抵抗素子と電流制御素子を具備するメモリセルＭＣをマトリクス状に配置したメモリセルアレイ１を備える。
【００１１】
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするロウ制御回路３が電気的に接続されている。
【００１２】
［メモリセルアレイ］
図２は、メモリセルアレイ１の一部の斜視図である。メモリセルアレイ１は、クロスポイント型のメモリセルアレイで、複数本のワード線ＷＬが平行に配設され、これと交差して複数本のビット線ＢＬが平行に配設される。ワード線ＷＬとビット線ＢＬとの各交差部に両配線に挟まれるように後述のメモリセルＭＣが配置される。このようなメモリセルアレイ１が、隣接するワード線ＷＬ及びビット線ＢＬを共有して多層に形成される。なお、ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等を用いることができる。
【００１３】
［メモリセルＭＣ］
図３は、メモリセルＭＣ１及びＭＣ２の、ビット線ＢＬ方向（図２のｚｘ平面）及びワード線ＷＬ方向（図２のｚｙ平面）の断面図である。メモリセルアレイＭＡは複数のメモリセルＭＣを有しており、メモリセルＭＣは、ワード線ＷＬまたはビット線ＢＬ上に形成された電極ＥＬ１、テーパ形状の電流制御素子ＤＩ、電流制御素子ＤＩ上に形成された電極ＥＬ２、電極ＥＬ２上に形成された可変抵抗素子ＶＲ、可変抵抗素子ＶＲ上に形成された電極ＥＬ３、及びトップ電極ＴＥを備えて構成されている。
【００１４】
［可変抵抗素子ＶＲ］
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、例えば二酸化チタン（ＴｉＯ２）、酸化ニッケル（ＮｉＯ）、金属酸化膜（ＭｅＯｘ）、酸化ハフニウム（ＨｆＯ）、カーボン等により形成されている。可変抵抗素子ＶＲの上下には、バリアメタル及び接着層として機能する電極ＥＬ２、ＥＬ３が配置される。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００１５】
本実施形態においては、可変抵抗素子ＶＲとしてバイポーラ型のものを用いる。可変抵抗素子ＶＲは、抵抗値をデータとして記憶する。バイポーラ型の可変抵抗素子ＶＲは、逆方向の電圧印加によって抵抗値を減少させ、順方向の電流供給によって抵抗値を増加させる。以下、バイポーラ型の可変抵抗素子ＶＲに対して、逆方向の電圧印加を行い、抵抗値を減少させる動作をセット動作、順方向の電流供給によって抵抗値を増加させる動作をリセット動作と呼ぶ。
【００１６】
［電流制御素子ＤＩ］
本実施形態において、電流制御素子ＤＩはｐ型半導体、ｉ型半導体、ｎ型半導体を積層したＰＩＮダイオード又はＮＩＰダイオードを採用しており、奇数層のメモリセルアレイにおいては、下からｎ型半導体、ｉ型半導体、ｐ型半導体の順に配置されたＮＩＰダイオード、偶数層のメモリセルアレイにおいては、下からｐ型半導体、ｉ型半導体、ｎ型半導体の順に配置されたＰＩＮダイオードが採用されている。電流制御素子ＤＩは、下端に接続されるビット線ＢＬまたはワード線ＷＬの延びる方向の幅が、上端から下端に向けて徐々に増加するテーパ状になっている。そして、幅の太い部分である、奇数層におけるｎ型半導体とｉ型半導体の界面、及び偶数層におけるｐ型半導体とｉ型半導体の界面が、後述するインパクトイオン化促進部ＩＡとなる。
【００１７】
［電流制御素子ＤＩの動作特性］
図４は、本実施形態に係る電流制御素子ＤＩの電流−電圧特性を表すグラフである。横軸は電流制御素子ＤＩに対する印加電圧Ｖを、縦軸は電流制御素子ＤＩに流れる電流Ｉの絶対値を表している。
【００１８】
電流制御素子ＤＩの逆方向電圧領域における電流に着目すると、電圧が低い領域ではバンド間トンネリング、トラップアシストトンネリングによって生じる電流が支配的であるので、電流は比較的抑制されている。これに対し、電圧が高い領域ではインパクトイオン化によるアバランシェ降伏に伴う電流が支配的になり、電流制御素子ＤＩに対する印加電圧Ｖの増加に応じて、電流Ｉが急激に増加する。
【００１９】
前述の通り、本実施形態における半導体記憶装置においては、可変抵抗素子ＶＲに逆方向電圧を印加することによってセット動作を行っている。ここでセット動作に必要な逆方向電圧をセット電圧Ｖｓｅｔとすると、セット電圧Ｖｓｅｔにより、ある程度の大きさの電流Ｉｏｆｆを供給する必要がある。可変抵抗素子ＶＲに所定の電流Ｉｏｆｆを供給する為には、電流制御素子ＤＩにアバランシェ降伏を誘起する程度のセット電圧Ｖｓｅｔを印加する必要がある。しかしながら、セット電圧Ｖｓｅｔが大きいと、セット動作に関連するトランジスタの耐圧等を上げなければならないという問題が生じる。したがって、このセット電圧Ｖｓｅｔを如何に低減させるかが課題となる。尚、本実施形態においては可変抵抗素子ＶＲに逆方向電圧を印加することによってセット動作を行っているが、順方向電圧の印加によってセット動作を行うことも可能である。
【００２０】
上述のように、セット電圧Ｖｓｅｔは、アバランシェ降伏が生じる電圧に対応し、アバランシェ降伏は、電流制御素子ＤＩ内のインパクトイオン発生量と関連している。図５は、二通りのＰＩＮダイオードにおける不純物濃度、電位、及びインパクトイオン化率の分布を示したグラフである。ＰＩＮダイオードのｐ層とｎ層には、それぞれ拡散長の異なる２種類の不純物が注入されている。図５中のグラフにおいて、プロファイルＡについては実線で、プロファイルＢについては点線で示している。プロファイルＡにおいては、ｐ層に注入された不純物（例えばボロン（Ｂ））の拡散長がｎ層に注入された不純物（例えばリン（Ｐ））の拡散長よりも長く、プロファイルＢにおいては、ｎ層に注入された不純物の拡散長がｐ層に注入された不純物の拡散長よりも長い。
【００２１】
プロファイルＡにおいては、ｐ層に注入された不純物の拡散長がｉ層の膜厚よりも長い為、ｐ層の不純物がｉ層に拡散し、ｎ層の不純物の拡散が抑制される。従って、プロファイルＡにおけるＰＩＮダイオードでは、ｉ層とｎ層との接合界面において電位が急峻に変化し、インパクトイオンが生成されやすくなる。一方、プロファイルＢにおいては、ｎ層に注入された不純物の拡散長がｉ層の膜厚よりも長い為、ｎ層の不純物がｉ層に拡散し、ｐ層の不純物の拡散が抑制される。従って、プロファイルＢにおけるＰＩＮダイオードでは、ｉ層とｐ層との接合界面において電位が急峻に変化し、インパクトイオンが生成されやすくなる。
【００２２】
図６は、極性及び形状の異なる４種類のＰＩＮダイオードに、プロファイルＡ及びプロファイルＢを適用した際のＶｓｅｔ、Ｉｏｆｆ及びＩｆｏｒの特性を示した表である。尚、４種類のＰＩＮダイオードのうち、ＰＩＮ構造（下側からの配置）でテーパ型のものを構成ａ、逆テーパ型のものを構成ｂとし、ＮＩＰ構造（下側からの配置）でテーパ型のものを構成ｃ、逆テーパ型のものを構成ｄとする。
【００２３】
まず、セット電圧Ｖｓｅｔに着目すると、プロファイルＡにおいては、ｉ層とｎ層の界面でのインパクトイオン化率が高いので、この部分が広く形成されている構成ｂ及び構成ｃにおいて、セット電圧Ｖｓｅｔが低下している。一方、プロファイルＢにおいては、ｉ層とｐ層の界面でのインパクトイオン化率が高いので、この部分が広く形成されている構成ａ及び構成ｄにおいて、セット電圧Ｖｓｅｔが低下している。なお、リーク電流Ｉｏｆｆは構成によらず、ほぼ一定となる。リセット電流Ｉｒｅｓｅｔに関係するフォワード電流Ｉｆｏｒに着目すると、テーパ形状である構成ａ及び構成ｃにおいては一定の電流量が確保出来ているのに対し、逆テーパ形状である構成ｂ及び構成ｄにおいてはフォワード電流Ｉｆｏｒが低くなる。従って、プロファイルＢの構成ａ及びプロファイルＡの構成ｃによって、セット電圧Ｖｓｅｔの低減が可能な電流制御素子ＤＩを供給することが可能となる。又、構成ａ及び構成ｃはテーパ形状であるため、逆テーパ形状である構成ｂ及びｄと比較して容易に製造可能である。従って、ＰＩＮ構造のダイオードとしてはプロファイルＢの構成ａ、ＮＩＰ構造のダイオードとしてはプロファイルＡの構成ｃを、セット電圧Ｖｓｅｔの低減、及び一定のリセット電流Ｉｒｅｓｅｔの確保が可能な電流制御素子ＤＩとして使用可能である。
【００２４】
本実施形態においては、以上のような観点から、図３における奇数層のメモリセルＭＣ１の電流制御素子ＤＩをプロファイルＡで形成すると共に、幅の太い部分であるｎ型半導体とｉ型半導体の界面をインパクトイオン化促進部ＩＡとしている。また、図３における偶数層のメモリセルセルＭＣ２の電流制御素子ＤＩをプロファイルＢで形成すると共に、幅の太い部分であるｐ型半導体とｉ型半導体の界面をインパクトイオン化促進部ＩＡとしている。
【００２５】
［メモリセルアレイの具体例］
図７は、本実施形態に係る半導体記憶装置のメモリセルアレイの一部をより詳細に表した断面図である。本実施形態に係るメモリセルアレイＭＡは、ビット線１０３（ＢＬ１）の埋め込まれた層間絶縁体１０１上に、複数層のメモリセルアレイＭＡがビット線ＢＬ及びワード線ＷＬを介して積層されて構成しており、１段目にはメモリセルＭＣ１、２段目にはメモリセルＭＣ２、３段目にはメモリセルＭＣ３が形成されている。メモリセルＭＣ１は、電極１０４（ＥＬ１）、半導体１０５〜１０７（ＤＩ）、電極１０８（ＥＬ２）、可変抵抗素子ＶＲ（１０９）、電極１１０（ＥＬ３）、及びトップ電極１１１（ＴＥ）を積層して構成されている。メモリセルＭＣ１において、半導体１０５〜１０７から構成される１層目の電流制御素子ＤＩはビット線ＢＬ方向の断面がテーパ形状であり、ビット線１０３上に所定間隔で形成されている。尚、隣接するメモリセルＭＣ１の、ｎ型半導体層１０５とｉ型半導体層１０６の界面部分が接触していなければ、ｎ型半導体層１０５同士は、接触していても、ビット線１０３は共通電極のため動作上問題はない。メモリセルＭＣ同士の間隔等を考慮すると、テーパ角は７８°程度まで下げることが可能である。尚、メモリセルＭＣ２は、メモリセルＭＣ１に対して９０°回転し、メモリセルＭＣ３は、メモリセルＭＣ２に対して９０°回転している。また、メモリセルＭＣ１，ＭＣ３の電流制御素子ＤＩは、下からＮＩＰ構造でプロファイルＡ（構成ｃ）、メモリセルＭＣ２の電流制御素子ＤＩは、下からＰＩＮ構造でプロファイルＢ（構成ａ）にて形成されている。それ以外については、メモリセルＭＣ２及びＭＣ３もメモリセルＭＣ１とほぼ同様に構成されている。
【００２６】
この様な構成によれば、Ｖｓｅｔの低減によってＣＭＯＳトランジスタの耐圧を下げることが可能となる。又、Ｖｓｅｔが低減されると非選択電圧Ｖｏｆｆの低減も可能となることから、リーク電流Ｉｏｆｆも低減され、低消費電力化が実現される。又、リーク電流Ｉｏｆｆの低減に伴い、ＩＲＤｒｏｐによるスイッチング確率やスイッチング速度への影響を改善できる。
【００２７】
［半導体記憶装置の製造方法］
次に、図８〜図２３を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００２８】
まず、図８に示す通り、層間絶縁層１０１と、バリア層１０２で側壁を覆われたビット線１０３を、埋め込み方式又はＲＩＥにより形成する。バリア層１０２としては、ＳｉＮ等の絶縁体が適用可能である。又、ビット線１０３はｙ方向に伸びており、ｘ方向に配列されている。
【００２９】
次に、図９に示す通り、層間絶縁層１０１上に、電極１０４となる導電層１０４Ａ、ｎ型半導体層１０５Ａ、ｉ型半導体層１０６Ａ、ｐ型半導体層１０７Ａ、電極１０８となる導電層１０８Ａ、可変抵抗素子１０９となる可変抵抗層１０９Ａ、及び電極１１０となる導電層１１０Ａが堆積される。導電層１０４Ａ及び１１０ＡとしてはＴｉＮ等の導電体が、導電層１０８ＡとしてはＴｉＮやＴｉ等の導電体が適用可能である。又、可変抵抗層１０９Ａとしては、ＴｉＯ２，ＮｉＯ，ＭｅＯｘ，ＨｆＯ，Ｃａｒｂｏｎ等が適用可能である。又、半導体層１０５Ａ〜１０７Ａは下からＮＩＰ型のダイオードなので、ダイオード層はプロファイルＡになるようにする。即ち、半導体層１０５Ａ〜１０７Ａを堆積する際、ｎ型半導体層１０５Ａからの不純物の拡散が、ｐ型半導体層１０７Ａからの不純物の拡散に比べて抑制されるようにする。具体的には、次のような方法を用いることにより、プロファイルＡを形成することができる。
【００３０】
（１）ｎ型半導体層１０５Ａに不純物としてリン（Ｐ）よりも拡散長が短いヒ素（Ａｓ）を用いる。
【００３１】
（２）ｎ型半導体層１０５Ａに不純物としてリン（Ｐ）を注入した後にｉ型半導体層１０６Ａを、モノシラン（ＳｉＨ４）ガスよりも成長速度が速いジシラン（Ｓｉ２Ｈ６）ガスを用いて製膜することにより、ｉ型半導体層１０６Ａの製膜中の不純物（Ｐ）の拡散を抑制する。
【００３２】
（３）ｎ型半導体層１０５Ａを形成する際の不純物（Ｐ）の濃度を１〜２桁低い濃度とすることにより、不純物（Ｐ）の拡散を抑制する。
【００３３】
次に、図１０に示す通り、導電層１１０Ａ上にトップ電極１１１となる導電層１１１Ａ及びＨＭ（ハードマスク）層１１２を堆積し、その上にラインアンドスペースのレジストパターン１１３を形成する。導電層１１１ＡとしてはＷ等の導電体が、ＨＭ層１１２としてはＳｉＯ２，ＳｉＮ，Ｃ等が適用可能である。レジストパターン１１３のパターニングには側壁転写方式、液侵ＡｒＦパターニング手法等が適用可能である。レジストパターン１１３は、ｘｙ平面内においてビット線１０３と重なるように形成されている。
【００３４】
次に、図１１に示す通り、レジストパターン１１３をマスクとして、エッチングによりＨＭ層１１２及び導電層１１１Ａを加工する。その後、加工されたＨＭ層１１２をマスクとして導電層１０４Ａから導電層１１０Ａまでの範囲にエッチングを行い、電極１０４、ｎ型半導体層１０５Ｂ、ｉ型半導体層１０６Ｂ、ｐ型半導体層１０７Ｂ、導電層１０８Ｂ、可変抵抗層１０９Ｂ、導電層１１０Ｂ、及び導電層１１１Ｂが積層された構造を、ビット線１０３に沿って形成する。この際、電極１０４から導電層１１１Ｂまでの側壁は、層間絶縁層１０１表面に対して略垂直となるように形成する。
【００３５】
次に、図１２に示す通り、層間絶縁層１０１表面及び導電層１０４から導電層１１１Ｂまでの側壁、及び導電層１１１Ｂの上面を覆うように絶縁層１１４Ａを形成する。絶縁層１１４Ａとしては、ＡＬＤ−ＳｉＮ，ＰｅＣＶＤ−ＳｉＮ等が適用可能である。
【００３６】
次に、図１３に示す通り、層間絶縁層１１５Ａを堆積し、水蒸気酸化を行う。ただし、層間絶縁層１１５Ａが塗布性の層でなければ水蒸気酸化処理は必要ない。その後、図１４に示す通り層間絶縁層１１５Ａに対して、絶間層１１４Ａが露出するまでＣＭＰを行い、層間絶縁層１１５Ｂを形成する。次に、図１５に示す通り、露出させた絶縁層１１４Ａを、層間絶縁層１１５Ｂと共にＣＭＰによって導電壁１１１Ｂが露出するまで除去し、絶縁層１１４Ｂ及び層間絶縁層１１５Ｃを形成する。
【００３７】
次に、図１６に示す通り、図９及び図１０に示した工程とほぼ同様の工程によって、ワード線ＷＬ１となる導電層１２３Ａ、導電層１２４Ａ、ｐ型半導体層１２５Ａ、ｉ型半導体層１２６Ａ、ｎ型半導体層１２７Ａ、導電層１２８Ａ、可変抵抗層１２９Ａ、導電層１３０Ａ、導電層１３１Ａ、ＨＭ層１３２、レジストパターン１３３を形成する。導電層１２４ＡからＨＭ層１３２Ａまでの材料としては、導電層１０４ＡからＨＭ層１１２Ａまでの各層に対応する層の材料が適用可能である。又、図９と同様に、半導体層１２５Ａ〜１２７Ａは、下からＰＩＮ型のダイオードなので、プロファイルＢになるようにする。即ち、半導体層１２５Ａ〜１２７Ａを堆積する際、ｐ型半導体層１２５Ａからの不純物の拡散が、ｎ型半導体層１２７Ａからの不純物の拡散に比べて抑制されるようにする。ｎ型半導体層の不純物としてＰ（リン）、ｐ型半導体の不純物としてＢ（ボロン）を用いた場合、一般にＰ（リン）の方が長い拡散長を有するので、半導体層１２５Ａ〜１２７Ａを堆積した後に適切な熱工程を行えば、プロファイルＢは実現できる。更に、レジストパターン１３３はｘｙ平面内においてビット線ＢＬに対して直交する様に形成されたラインアンドスペースである。尚、図９においては、層間絶縁層１０１表面の導電層１０４Ａに近い方からｎ型半導体層１０５Ａ、ｉ型半導体層１０６Ａ、ｐ型半導体層１０７Ａの順に堆積したのに対し、図１６においては導電体１２４Ａに近い方からｐ型半導体層１２５Ａ、ｉ型半導体層１２６Ａ、ｎ型半導体層１２７Ａの順に堆積している。これは、本実施形態に係る半導体記憶装置では、ビット線ＢＬからメモリセルＭＣを介してワード線ＷＬへの方向を電流の順方向とするためである。
【００３８】
次に、図１７に示すように、図１１とほぼ同様の工程によって、エッチングを行う。ワード線１２３、電極１２４、ｐ型半導体層１２５Ｂ、ｉ型半導体壁１２６Ｂ、ｎ型半導体層１２７Ｂ、導電層１２８Ｂ、可変抵抗層１２９Ｂ、導電層１３０Ｂ、及び導電層１３１Ｂからなる積層構造が、ｘｙ平面内においてビット線１０３と直交するライン状に形成される。導電層１０４、ｎ型半導体１０５、ｉ型半導体１０６、ｐ型半導体１０７、電極１０８、可変抵抗素子１０９、電極１１０、及びトップ電極１１１、の積層構造により、メモリセルＭＣが形成される。尚、ｐ型半導体１０５、ｉ型半導体１０６、ｎ型半導体１０７はテーパ型のダイオードＤＩとなるように形成される。この時、ダイオードＤＩの下層が、隣接するダイオードＤＩと接触していても良い。テーパ形状を形成する方法としては、エッチングガスのパワーを下げる、塩素系のガスを少なくする、等の方法が考えられる。
【００３９】
次に、図１８に示す通り、ビット線１０３の上面、ｎ型半導体１０５から導電壁１３１Ｂまでの側壁、及び導電壁１３１Ｂの上面を覆うように、絶縁層１３４Ａを形成する。絶縁層１３４Ａの材料としては、絶縁層１１４の材料と同様の材料を使用することが可能である。
【００４０】
次に、図１９に示す通り、層間絶縁層１３５Ａを堆積し、水蒸気酸化を行う。ただし、層間絶縁層１３５Ａが塗布性の層でなければ水蒸気酸化処理は必要ない。その後、図２０に示す通り層間絶縁層１３５Ａに対してＣＭＰを行い、絶間層１３４Ａを露出させ、層間絶縁層１３５Ｂを形成する。次に、図２１に示す通り、露出させた絶縁層１３４Ａを、層間絶縁層１３５Ｂと共にＣＭＰによって導電壁１３１Ｂが露出するまで除去し、絶縁層１３４Ｂ及び層間絶縁層１３５Ｃを形成し、更にその上にビット線となる半導体層１４３Ａ、導電層１４４Ａ、ｎ型半導体層１４５Ａ、ｉ型半導体層１４６Ａ、ｐ型半導体層１４７Ａ、電極１４８となる導電層１４８Ａ、可変抵抗素子１４９となる可変抵抗層１４９Ａ、電極１５０となる導電層１５０Ａ、及び導電層１５１Ａが堆積される。導電層１４４Ａから導電層１５１Ａまでの材料としては、導電層１４４Ａから導電層１５１Ａまでの各層に対応する層の材料が適用可能である。
【００４１】
その後、図２２に示すように、ＨＭ層１５２及びレジストパターン１５３を堆積する。レジストパターン１５３はビット線ＢＬと平行に形成されたラインアンドスペースである。ＨＭ層１５２の材料としては、ＨＭ層１３２の材料と同様のものを適用可能である。
【００４２】
その後、図２３に示すように、図１１から図１５において説明した工程とほぼ同様の工程によってエッチングを行い、絶縁層及び層間絶縁層を堆積し、ＣＭＰによって絶縁層１５４Ｂ及び層間絶縁層１５５Ｃの形成を行う。この際、ｐ型半導体１２５、ｉ型半導体１２６、ｎ型半導体１２７はテーパ型のダイオードＤＩとなるように形成される。この時、ダイオードＤＩの下層が、隣接するダイオードＤＩと接触しても構わない。以下図１６から図２３までにおいて説明した工程と同様の工程に基づき、積層構造のメモリセルアレイ１を形成する。
【００４３】
なお、上記の第１の実施の形態においては、第１層目のＭＣ１のダイオードＤＩが下からＮＩＰ型、第２層目のＭＣ２のダイオードＤＩが下からＰＩＮ型となっていたが、逆になってもよい。この場合は、ＭＣ１の下の配線はワード線ＷＬとなる。
【００４４】
［第２の実施の形態］
次に、図２４を参照して、本発明の第２の実施形態について説明する。本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、以下の点において異なる。即ち、本実施形態においては全ての電流制御素子ＤＩのｐ層及びｎ層の不純物濃度を、共にプロファイルＡ又はプロファイルＢとなるように構成する。又、全ての電流制御素子ＤＩのｐ層及びｎ層の不純物濃度を共にプロファイルＡにする場合にはＮＩＰ構造の電流制御素子ＤＩ、プロファイルＢにする場合にはＰＩＮ構造の電流制御素子ＤＩのみテーパ型に形成する。
【００４５】
図２４には、奇数層及び偶数層のメモリセルＭＣを、共にプロファイルＡによって構成した場合の例について示している。この場合、メモリセルアレイＭＣ１はテーパ型、メモリセルアレイＭＣ０は四角柱状に形成される。
【００４６】
本実施形態に係る半導体記憶装置によれば、奇数層又は偶数層のメモリセルアレイに含まれるメモリセルＭＣのＶｓｅｔ低減が可能である。又、メモリセルアレイ１の各層におけるダイオードＤＩのｐ層及びｎ層を同様の不純物拡散濃度プロファイルによって形成している為、製造プロセスの簡略化が実現する。
【００４７】
尚、本実施形態においては、メモリセルアレイ１の奇数層におけるメモリセルＭＣと偶数層におけるメモリセルＭＣの間で抵抗値が変化する為、カラム制御回路２等の周辺回路によって調整を行う必要がある。
【００４８】
［第３の実施の形態］
次に、図２５を参照して、本発明の第３の実施形態について説明する。本実施形態に係る半導体記憶装置は、第２の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、テーパ形状でない電流制御素子ＤＩを有するメモリセルＭＣを、テーパ形状の電流制御素子ＤＩを有するメモリセルＭＣと比較して太く形成する点において異なっている。図２５には、四角柱状に形成されたメモリセルＭＣ０を太く形成した例を示している。
【００４９】
本実施形態に係る半導体記憶装置によれば、実施形態２の効果に加え、テーパ形状でない電流制御素子ＤＩにおいてもＶｓｅｔの低減を図ることが可能となる。
【００５０】
尚、本実施形態においても第２の実施形態と同様に、メモリセルアレイ１の奇数層におけるメモリセルと偶数層におけるメモリセルの間で抵抗値が変化する為、カラム制御回路２等の周辺回路によって調整を行う必要がある。
【００５１】
［第４の実施の形態］
次に、図２６を参照して、本発明の第４の実施形態について説明する。本実施形態に係る半導体記憶装置は、第３の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、以下の点において異なっている。即ち、四角柱状の電流制御素子ＤＩを有するメモリセルＭＣにおいて、ダイオードＤＩ、可変抵抗素子ＶＲ、及びトップ電極ＴＥは太く形成され、電極ＥＬ２及び電極ＥＬ１は細く形成される。この様な構成は、ＲＩＥやウェットエッチング等を組み合わせることによって実現可能である。図２６には、四角柱状に形成されたメモリセルＭＣ０のダイオードＤＩ、可変抵抗素子ＶＲ、及びトップ電極ＴＥを太く形成し、電極ＥＬ２及び電極ＥＬ１を細く形成した例を示している。
【００５２】
この様に構成されたメモリセルアレイ１は、二つの特徴を有している。一つ目の特徴は、偶数層及び奇数層の電流制御素子ＤＩにおいて、インパクトイオンの発生しやすい面（プロファイルＡにおいてはｉ層とｎ層、プロファイルＢにおいてはｉ層とｐ層との界面）の面積が等しいことである。この様な特徴によって、偶数層及び奇数層のＶｓｅｔを低減することが可能となる。二つ目の特徴は、偶数層及び奇数層において、可変抵抗素子ＶＲと、電極ＥＬ２及び電極ＥＬ３との接触面積が等しくなる点である。この様な特徴によって、偶数層のメモリセルＭＣ及び奇数層メモリセルＭＣの抵抗値を揃えることが可能となる。この様な構成によれば、第３の実施形態の効果に加え、奇数層及び偶数層における電気的特性のバラつきを低減することが可能となる。
【００５３】
又、本実施形態に係るメモリセルアレイ１の構成は図２６に示した構成に限定されず、上記の二つの特徴を有していればよい。例えば、図２６においては、メモリセルＭＣ０において可変抵抗素子ＶＲを太く、電極ＥＬ２及びＥＬ３を細く構成したが、可変抵抗素子ＶＲを細く、電極ＥＬ２及びＥＬ３を太く構成しても良い。
【００５４】
［第５の実施の形態］
次に、図２７を参照して、本発明の第５の実施形態について説明する。本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、電流制御素子ＤＩ中のｐ層及びｎ層の不純物濃度を、共にプロファイルＢとなるように構成している点、ダイオードＤＩを、層間絶縁層１０１表面に対して垂直に形成する点、及び、ダイオードＤＩのｐ層とｉ層の間にＳｉＧｅ層が形成されている点において異なっている。尚、本実施形態においてはｐ層及びｎ層の不純物濃度を、共にプロファイルＢとなるように構成しているが、プロファイルＡとなるように構成しても良い。この場合、ＳｉＧｅは、ダイオードＤＩのｎ層とｉ層の間に形成される。
【００５５】
ＳｉＧｅはＳｉ等の半導体と比較してバンドギャップ幅が狭い為、インパクトイオンの発生しやすいｐ層とｉ層との界面に形成することにより、Ｖｓｅｔの低減を図ることが可能となる。従って、ｐ層とｉ層との界面に形成される層は、ｐ層及びｉ層を構成している半導体よりも相対的にバンドギャップ幅の狭い材料から形成されていれば良く、必ずしもＳｉＧｅである必要は無い。
【００５６】
本実施形態に係る半導体記憶装置によれば、テーパ形状の形成及び不純物拡散濃度の調整を行うことなく、Ｖｓｅｔの低減を図ることが可能となる。
【００５７】
尚、本実施形態においてはダイオードＤＩを層間絶縁層１０１表面に対して垂直に形成しているが、その他の実施形態に示すようにテーパ形状に形成することも可能である。又、電流制御素子ＤＩ中のｐ層及びｎ層の不純物濃度を実施形態１と同様にすることも可能である。この様なダイオードＤＩの形状や、ｐ層及びｎ層の不純物濃度の調整によって、更なるＶｓｅｔの低減を図ることが可能となる。
【００５８】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、本明細書に記載した説明においては、ビット線１０３とメモリセルアレイ１を別々に形成していたが、エッチングによって同時に形成しても良い。この場合、ビット線１０３とメモリセルアレイ１がセルフアライメントになり、メモリセルアレイ１とビット線の位置合わせが容易となる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５９】
１…メモリセルアレイ、２…検出ヘッド、３…ケーブル、１０１…層間絶縁層、１０２…バリア層、１１４、１３４、１５４…絶縁層、１０３、１４３、ＢＬ…ビット線、１０４、１０８、１１０、１２４、１２８、１３０、１４４、１４８、１５０、ＥＬ１、ＥＬ２、ＥＬ３…電極、１０５、１２７、１４５…ｎ型半導体、１０６、１２６、１４６…ｉ型半導体、１０７、１２５、１４７…ｐ型半導体、１０９、１２９、１４９、ＶＲ…可変抵抗素子、１１１、１３１、１５１、ＴＥ…トップ電極、１２３、ＷＬ…ワード線、１１２、１３２、１５２…ＭＡ層、１１３、１３３、１５３…レジストパターン、１１５、１３５、１５５…層間絶縁層、ＤＩ…電流制御素子、ＭＣ…メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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