(57)【要約】【課題】本発明は、シュミット回路の誤動作を防止できる半導体デバイス駆動装置を提供することを目的とする。【解決手段】半導体デバイスの入力信号が入力される入力端子と、シュミット回路と、第１導電型の基板、該基板の上に形成された第２導電型のエピタキシャル領域、該エピタキシャル領域に囲まれるように形成された第１導電型の拡散抵抗領域とを有し、該拡散抵抗領域を介して該入力端子と該シュミット回路の入力を接続する保護抵抗素子と、一端が該シュミット回路の入力に接続され他端が電源に接続される、ポリシリコンで形成したプルアップ抵抗素子と、を備えたことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体デバイスの入力信号が入力される入力端子と、
シュミット回路と、
第１導電型の基板、前記基板の上に形成された第２導電型のエピタキシャル領域、前記エピタキシャル領域に囲まれるように形成された第１導電型の拡散抵抗領域とを有し、前記拡散抵抗領域を介して前記入力端子と前記シュミット回路の入力を接続する保護抵抗素子と、
一端が前記シュミット回路の入力に接続され他端が電源に接続される、ポリシリコンで形成したプルアップ抵抗素子と、を備えたことを特徴とする半導体デバイス駆動装置。
【請求項２】
半導体デバイスの入力信号が入力される入力端子と、
シュミット回路と、
第１導電型の基板、前記基板の上に形成された第２導電型のエピタキシャル領域、前記エピタキシャル領域に囲まれるように形成された第１導電型の拡散抵抗領域とを有し、前記拡散抵抗領域を介して前記入力端子と前記シュミット回路の入力を接続する保護抵抗素子と、
第１端子、第２端子、第１制御端子を有し、前記第１端子が電源に接続され、前記第２端子が前記拡散抵抗領域に接続された第１トランジスタと、
第３端子、第４端子、第２制御端子を有し、前記第３端子が前記電源に接続され、前記第２制御端子は前記第４端子及び前記第１制御端子に接続された第２トランジスタと、
一端が前記第４端子と接続され他端が接地された抵抗素子と、を備えたことを特徴とする半導体デバイス駆動装置。
【請求項３】
半導体デバイスの入力信号が入力される入力端子と、
シュミット回路と、
第１導電型の基板、前記基板の上に形成された第２導電型のエピタキシャル領域、前記エピタキシャル領域に囲まれるように形成された第１導電型の拡散抵抗領域とを有し、前記拡散抵抗領域を介して前記入力端子と前記シュミット回路の入力を接続する保護抵抗素子と、
第１端子、第２端子、第１制御端子を有し、前記第１端子が電源に接続され、前記第２端子が前記拡散抵抗領域に接続された第１トランジスタと、
第３端子、第４端子、第２制御端子を有し、前記第３端子が前記電源に接続され、前記第２制御端子は前記第４端子及び前記第１制御端子に接続された第２トランジスタと、
一端が前記シュミット回路の入力に接続され他端が前記電源に接続されたプルアップ抵抗素子と、を備え、
前記第４端子は前記拡散抵抗領域に接続されたことを特徴とする半導体デバイス駆動装置。
【請求項４】
前記第１トランジスタと前記第２トランジスタの電流供給能力を、前記保護抵抗素子に寄生バイポーラトランジスタが形成されたときのリーク電流よりも大きくしたことを特徴とする請求項２又は３に記載の半導体デバイス駆動装置。
【請求項５】
前記第１トランジスタと前記第２トランジスタはＭＯＳトランジスタで形成されたことを特徴とする請求項２乃至４のいずれか１項に記載の半導体デバイス駆動装置。
【請求項６】
前記抵抗素子は、ポリシリコンで形成されたことを特徴とする請求項２に記載の半導体デバイス駆動装置。
【請求項７】
前記第４端子は前記拡散抵抗領域に接続されたことを特徴とする請求項２に記載の半導体デバイス駆動装置。
【請求項８】
前記プルアップ抵抗素子は、ポリシリコンで形成されたことを特徴とする請求項３に記載の半導体デバイス駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＭＯＳＦＥＴやＩＧＢＴなどの半導体デバイスの駆動に用いられる半導体デバイス駆動装置に関する。
【背景技術】
【０００２】
特許文献１には、半導体デバイス駆動装置内の回路素子を、静電気や外来サージ等の過電圧から保護するために保護抵抗素子を形成することが開示されている。保護抵抗素子は、Ｐ型基板、Ｐ型基板上のＮ型エピタキシャル領域、及びＮ型エピタキシャル領域の一部に不純物を拡散して形成したＰ型拡散抵抗領域を有する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−１８１５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
シュミット回路を用いた半導体デバイス駆動装置において、シュミット回路の入力を外来サージ等から保護するために、シュミット回路の入力に保護抵抗素子を接続することがある。保護抵抗素子はＰ型基板、Ｎ型エピタキシャル領域、Ｐ型拡散抵抗領域を有する。さらに、電源とシュミット回路の入力をプルアップ抵抗素子で接続する。
【０００５】
このような半導体デバイス駆動装置において、保護抵抗素子のＰ型シリコン基板、Ｎ型エピタキシャル領域、及びＰ型拡散抵抗領域からなる寄生トランジスタが生じることがあった。寄生トランジスタのリーク電流はプルアップ抵抗素子を経由して流れる。このリーク電流によりプルアップ抵抗素子の両端間電圧が高まり、シュミット回路の入出力が論理反転するという誤動作が生じることがあった。
【０００６】
寄生トランジスタのリーク電流は高温下において増加する傾向があるため、特に高温下においてプルアップ抵抗素子の両端間電圧が高まりシュミット回路の入出力が論理反転する問題があった。この誤動作による論理反転を防止するために、プルアップ抵抗素子の抵抗値を小さくすることが考えられるが、その場合プルアップ抵抗素子の面積を大きくする必要があった。また、プルアップ抵抗素子の抵抗値を下げ過ぎるとプルアップ抵抗としての機能が得られない。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、シュミット回路の誤動作を防止できる半導体デバイス駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願の発明に係る半導体デバイス駆動装置は、半導体デバイスの入力信号が入力される入力端子と、シュミット回路と、第１導電型の基板、該基板の上に形成された第２導電型のエピタキシャル領域、該エピタキシャル領域に囲まれるように形成された第１導電型の拡散抵抗領域とを有し、該拡散抵抗領域を介して該入力端子と該シュミット回路の入力を接続する保護抵抗素子と、一端が該シュミット回路の入力に接続され他端が電源に接続される、ポリシリコンで形成したプルアップ抵抗素子と、を備えたことを特徴とする。
【０００９】
本願の発明に係る他の半導体デバイス駆動装置は、半導体デバイスの入力信号が入力される入力端子と、シュミット回路と、第１導電型の基板、該基板の上に形成された第２導電型のエピタキシャル領域、該エピタキシャル領域に囲まれるように形成された第１導電型の拡散抵抗領域とを有し、該拡散抵抗領域を介して該入力端子と該シュミット回路の入力を接続する保護抵抗素子と、第１端子、第２端子、第１制御端子を有し、該第１端子が電源に接続され、該第２端子が該拡散抵抗領域に接続された第１トランジスタと、第３端子、第４端子、第２制御端子を有し、該第３端子が該電源に接続され、該第２制御端子は該第４端子及び該第１制御端子に接続された第２トランジスタと、一端が該第４端子と接続され他端が接地された抵抗素子と、を備えたことを特徴とする。
【００１０】
本願の発明に係る他の半導体デバイス駆動装置は、半導体デバイスの入力信号が入力される入力端子と、シュミット回路と、第１導電型の基板、該基板の上に形成された第２導電型のエピタキシャル領域、該エピタキシャル領域に囲まれるように形成された第１導電型の拡散抵抗領域とを有し、該拡散抵抗領域を介して該入力端子と該シュミット回路の入力を接続する保護抵抗素子と、第１端子、第２端子、第１制御端子を有し、該第１端子が電源に接続され、該第２端子が該拡散抵抗領域に接続された第１トランジスタと、第３端子、第４端子、第２制御端子を有し、該第３端子が該電源に接続され、該第２制御端子は該第４端子及び該第１制御端子に接続された第２トランジスタと、一端が該シュミット回路の入力に接続され他端が該電源に接続されたプルアップ抵抗素子と、を備え、該第４端子は該拡散抵抗領域に接続されたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、寄生トランジスタのリーク電流を十分に流しシュミット回路の入力端電圧の変化を抑制することで、シュミット回路の誤動作を防止できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係る半導体デバイス駆動装置の回路図である。
【図２】保護抵抗素子の断面図である。
【図３】ポリシリコンで形成されたプルアップ抵抗素子の抵抗値の温度依存を示すグラフである。
【図４】寄生ＰＮＰバイポーラトランジスタによるリーク電流を示す図である。
【図５】リーク電流の温度依存性を示すグラフである。
【図６】入力端子電圧の温度依存性を示すグラフである。
【図７】本発明の実施の形態２に係る半導体デバイス駆動装置の回路図である。
【図８】第１トランジスタの断面図である。
【図９】本発明の実施の形態３に係る半導体デバイス駆動装置の回路図である。
【図１０】図１０Ａは、本発明の実施の形態３に係る第１トランジスタの断面図である。図１０Ｂは、ＰＮＰバイポーラトランジスタでカレントミラー回路を形成したときにリーク電流が生じることを示す断面図である。
【図１１】本発明の実施の形態４に係る半導体デバイス駆動装置の回路図である。
【図１２】本発明の実施の形態５に係る半導体デバイス駆動装置の回路図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体デバイス駆動装置を示す回路図である。本発明の実施の形態１に係る半導体デバイス駆動装置は、入力端子１０を備えている。入力端子１０には入力信号生成器から半導体デバイスの入力信号が入力される。入力端子１０には保護抵抗素子１４の一端が接続されている。保護抵抗素子１４の他端にはシュミット回路１２の入力が接続されている。保護抵抗素子１４は、シュミット回路１２を外来サージ等から保護するために形成されている。
【００１４】
図２を参照して保護抵抗素子１４の構造を説明する。図２は、保護抵抗素子の断面図である。保護抵抗素子１４は、Ｐ型基板５０を有している。Ｐ型基板５０の上にはＮ型エピタキシャル領域５２が形成されている。Ｎ型エピタキシャル領域５２に囲まれるようにＰ型拡散抵抗領域５４が形成されている。Ｎ型エピタキシャル領域５２の電位はフローティングとなっている。入力端子１０とシュミット回路１２の入力はＰ型拡散抵抗領域５４を介して接続されている。
【００１５】
図１の説明に戻る。保護抵抗素子１４の一端には負側サージ保護ダイオード１６のカソードが接続されている。負側サージ保護ダイオード１６の他端は接地されている。負側サージ保護ダイオード１６は負電圧の外乱サージ電流をＧＮＤから供給するために形成されている。
【００１６】
保護抵抗素子１４の他端には正側サージ保護ダイオード１８のアノードが接続されている。正側サージ保護ダイオード１８のカソードは外部電源２０に接続されている。正側サージ保護ダイオード１８は正電圧の外乱サージ電流を外部電源２０へ流入させるために形成されている。
【００１７】
シュミット回路１２の電源として内部電源２２が設けられている。シュミット回路１２の入力には、プルアップ抵抗素子２４が接続されている。プルアップ抵抗素子２４は、一端がシュミット回路１２の入力に接続され、他端が内部電源２２に接続されている。プルアップ抵抗素子２４はポリシリコンで形成されている。図３は、ポリシリコンで形成されたプルアップ抵抗素子２４の抵抗値の温度依存を示すグラフである。プルアップ抵抗素子２４は、負の抵抗温度係数を有するので、温度が高いほど抵抗値が低くなる。
【００１８】
ところで、保護抵抗素子１４にはＰ型拡散抵抗領域５４、Ｎ型エピタキシャル領域５２、及びＰ型基板５０を要素とする寄生ＰＮＰバイポーラトランジスタが存在する。図４は、寄生ＰＮＰバイポーラトランジスタによるリーク電流を示す図である。寄生ＰＮＰバイポーラトランジスタ５６は、内部電源２２からプルアップ抵抗素子２４を経由して流れるリーク電流（Ｉ１）を発生させる。
【００１９】
リーク電流（Ｉ１）は高温下（概ね１２５℃以上）において特に大きな値となる。図５は、リーク電流の温度依存性を示すグラフである。図５から、高温下においてリーク電流が大きくなることが分かる。高温下でリーク電流が増加すると、入力端子１０の電圧が低下する。図６は、入力端子電圧の温度依存性を示すグラフである。高温下において入力端子の電圧が低下する。なお、特に温度が高くない領域において温度増加に伴って入力端子電圧が上昇するのは入力回路自体の温度特性によるものである。
【００２０】
リーク電流（Ｉ１）が流れるとプルアップ抵抗素子２４の両端間電圧（Ｖｉｎ）が生じる。このＶｉｎが生じると、外部入力が印加されていないにも関わらず、シュミット回路１２の入力端電位が降下する。プルアップ抵抗素子２４の抵抗値をＲｕｐとすると、リーク電流（Ｉ１）が流れたことによるシュミット回路１２の入力端電圧の降下分（ΔＶｉｎ）は、
ΔＶｉｎ＝Ｒｕｐ×Ｉ１
となる。
【００２１】
半導体デバイス駆動装置は通常、外部入力がない場合に出力がＬＯＷ（非アクティブ)となるように設計されている。しかし、内部電源２２の電圧をＶＲＥＧ、シュミット回路１２の論理反転閾値電圧をＶｔｈとして、
ＶＲＥＧ−Ｖｔｈ＜ΔＶｉｎ
が成立する場合には、シュミット回路１２の入出力の論理反転誤動作が発生する問題があった。特に高温下ではリーク電流（Ｉ１）が急激に増加し、論理反転動作が発生しやすい。
【００２２】
しかしながら、本発明の実施の形態１に係る半導体デバイス駆動装置によればこの問題を解消できる。すなわち、プルアップ抵抗素子２４をポリシリコンで形成したので、高温下でプルアップ抵抗素子２４の抵抗値Ｒｕｐを低くできる。Ｒｕｐを低くするとΔＶｉｎを抑制できるので、シュミット回路１２の入出力が論理反転誤動作しにくい信頼性の高い半導体デバイス駆動装置を実現できる。
【００２３】
プルアップ抵抗素子２４の抵抗値（Ｒｕｐ）の選定の仕方としては、安全係数を考慮して、
ＶＲＥＧ−Ｖｔｈ＞ΔＶｉｎ÷２（安全係数）
を満足する抵抗値となるものを選ぶことが望ましい。
【００２４】
また、シュミット回路が応答しなくなることを避けるために、入力信号生成器の入力電流をＩｓｉｎｋとして、
Ｉｓｉｎｋ×Ｒｕｐ×２（安全係数）＞ＶＲＥＧ−Ｖｔｈ
を満足するようにする。
【００２５】
本発明の実施の形態１に係る半導体デバイス駆動装置は、高温下で抵抗値が低下するプルアップ抵抗素子２４を用いる限り様々な変形が可能である。例えば、Ｐ型基板５０、Ｎ型エピタキシャル領域５２、Ｐ型拡散抵抗領域５４の導電型は反転させてもよい。
【００２６】
実施の形態２．
図７は、本発明の実施の形態２に係る半導体デバイス駆動装置の回路図である。実施の形態１との相違点を中心に説明する。本発明の実施の形態２に係る半導体デバイス駆動装置はカレントミラー回路を有する。カレントミラー回路は第１トランジスタＴｒ１と第２トランジスタＴｒ２を有する。第１トランジスタＴｒ１と第２トランジスタＴｒ２はＰＮＰバイポーラトランジスタである。
【００２７】
説明の便宜上、第１トランジスタＴｒ１のエミッタを第１端子Ｅ１、コレクタを第２端子Ｃ１、ベースを第１制御端子Ｂ１と称する。第１端子Ｅ１が内部電源２２に接続され、第２端子Ｃ１が保護抵抗素子１４のＰ型拡散抵抗領域５４に接続されている。
【００２８】
また、第２トランジスタＴｒ２のエミッタを第３端子Ｅ２、コレクタを第４端子Ｃ２、ベースを第２制御端子Ｂ２と称する。第３端子Ｅ２が内部電源２２に接続され、第２制御端子Ｂ２は第４端子Ｃ２及び第１制御端子Ｂ１に接続されている。図８は、第１トランジスタＴｒ１の断面図である。複数のＰ型拡散抵抗領域６０に前述の各端子が接続されている。第２トランジスタＴｒ２も第１トランジスタＴｒ１と同じ構成である。
【００２９】
図７の説明に戻る。第４端子Ｃ２には、抵抗素子１００が接続されている。抵抗素子１００の一端は第４端子Ｃ２と接続され、他端は接地されている。第１トランジスタＴｒ１と第２トランジスタＴｒ２の電流供給能力は、保護抵抗素子１４に寄生ＰＮＰバイポーラトランジスタが形成されたときのリーク電流よりも大きくする。
【００３０】
本発明の実施形態２に係る半導体デバイス駆動装置では、第１トランジスタＴｒ１と第２トランジスタＴｒ２の電流供給能力が十分高いので、シュミット回路１２の入力端での電圧降下を抑制できる。前述の電流供給能力は、カレントミラー回路の回路定数を変更するだけで容易に所望の能力とすることができる。
【００３１】
ところで、本発明の実施の形態１に係る半導体デバイス駆動装置では、ポリシリコンで形成したプルアップ抵抗を用いて高温時におけるシュミット回路１２の誤動作を抑制した。しかしながら、高温下で所望の抵抗値となるようにプルアップ抵抗素子の負の温度特性を定めることは、製造上困難であった。本発明の実施の形態２に係る半導体デバイス駆動装置は、カレントミラー回路を用いて容易に所望の電流供給能力を実現し、前述の製造上の困難を解消するものである。
【００３２】
抵抗素子１００の抵抗値をＲｒｅｆ、カレントミラー回路を構成する第１トランジスタＴｒ１と第２トランジスタＴｒ２の順方向電圧をＶＦｐとすると、
リーク電流（Ｉ１）＜(ＶＲＥＧ−ＶＦｐ)÷Ｒｒｅｆ×２(安全係数)
となるように抵抗値Ｒｒｅｆを設定する。つまり、カレントミラー回路の電流に安全係数２を乗じた値がリーク電流（Ｉ１）よりも大きくなるように抵抗値Ｒｒｅｆを設定する。
【００３３】
これにより、ΔＶｉｎを抑制して、シュミット回路の入出力が論理反転誤動作しない信頼性の高い半導体デバイス駆動装置を実現できる。なお、リーク電流（Ｉ１）が発生していない状況下では、抵抗素子１００がプルアップ抵抗素子として機能する。
【００３４】
抵抗素子１００は、図３の温度特性（負の抵抗温度特性）を有するポリシリコンで形成してもよい。これにより高温下でリーク電流が生じたときに、カレントミラー回路の供給電流を増加させることができる。また、常温下や低温下では抵抗素子１００の抵抗値が高くなり、回路電流を低減することができる。
【００３５】
実施の形態３．
図９は、本発明の実施の形態３に係る半導体デバイス駆動装置の回路図である。実施の形態２との相違点を中心に説明する。本発明の実施の形態３に係るカレントミラー回路を構成する第１トランジスタＴｒ１と第２トランジスタＴｒ２はＭＯＳトランジスタで形成されている。第１トランジスタＴｒ１は、第１端子Ｓ１、第２端子Ｄ１、第１制御端子Ｇ１を有する。第２トランジスタＴｒ２は、第３端子Ｓ２、第４端子Ｄ２、第２制御端子Ｇ２を有する。
【００３６】
図１０Ａは、本発明の実施の形態３に係る第１トランジスタＴｒ１を示す断面図である。第１トランジスタＴｒ１はＰ型拡散領域１０２を有している。第２トランジスタＴｒ２も同様である。図１０Ｂは、ＰＮＰバイポーラトランジスタでカレントミラー回路を形成したときにリーク電流が生じることを示す断面図である。ＰＮＰバイポーラトランジスタのコレクタ電位はベース電位より高くなり、Ｐ型基板５０をコレクタとする寄生ＰＮＰバイポーラトランジスタが動作し、リーク電流が発生することで回路電流が増加してしまう。
【００３７】
ところが、本発明の実施の形態３に係るカレントミラー回路を構成する第１トランジスタＴｒ１は、バッグゲート（ＢＧ）と第１端子Ｓ１がともに内部電源２２に接続される。そのため、保護抵抗素子１４に電流を供給する第１トランジスタＴｒ１の第１端子Ｓ１はバックゲート（ＢＧ）となるＮ型エピタキシャル領域５２の電位と同電位であるため、リーク電流は発生せず半導体デバイス駆動装置内の回路電流が増加することはない。なお、第２トランジスタＴｒ２も第１トランジスタＴｒ１と同様の構成を有する。
【００３８】
抵抗素子１００の抵抗値をＲｒｅｆ２とし、第１トランジスタＴｒ１と第２トランジスタＴｒ２のドレイン−ソース間電圧をＶｄｓｐとすると、
リーク電流（Ｉ１）＜(ＶＲＥＧ−Ｖｄｓｐ)÷Ｒｒｅｆ２×２（安全係数)
となるように抵抗値Ｒｒｅｆ２を設定すればよい。これにより、ΔＶｉｎを抑制して、シュミット回路の入出力が論理反転誤動作しない信頼性の高い半導体デバイス駆動装置を実現できる。
【００３９】
実施の形態４．
図１１は、本発明の実施の形態４に係る半導体デバイス駆動装置の回路図である。実施の形態３との相違点を中心に説明する。第４端子Ｄ２は抵抗素子２００に接続されている。抵抗素子２００は第４端子Ｄ２をＰ型拡散抵抗領域５４に接続したことで生じるものである。第４端子Ｄ２の一端はＰ型拡散抵抗領域５４に接続され、他端は開放となっている。
【００４０】
第１トランジスタＴｒ１の第２端子Ｄ１と第２トランジスタＴｒ２の第４端子Ｄ２をＰ型拡散抵抗領域５４に接続し、第４端子Ｄ２に抵抗素子１００を接続することで、カレントミラー回路はリーク電流Ｉ１よりも抵抗素子１００で負担する電流分だけ多くの電流を供給することが可能となる。よって、ΔＶｉｎを抑制してシュミット回路１２の入出力が論理反転誤動作しない信頼性の高い半導体デバイス駆動装置を実現できる。
【００４１】
抵抗素子１００と抵抗素子２００の合成抵抗の抵抗値をＲｒｅｆ３とすると、シュミット回路が応答しなくなることを避けるために、
Ｉｓｉｎｋ×Ｒｒｅｆ３×２（安全係数）＞ＶＲＥＧ−Ｖｔｈ
を満足するようＲｒｅｆ３を設定する。
【００４２】
実施の形態５．
図１２は、本発明の実施の形態５に係る半導体デバイス駆動装置の回路図である。実施の形態４との相違点を中心に説明する。本発明の実施の形態５に係る半導体デバイス駆動装置は、一端がシュミット回路１２の入力に接続され他端が内部電源２２に接続されたプルアップ抵抗素子２０２を有している。そして、第４端子Ｄ２はＰ型拡散抵抗領域５４に接続されている。なお、実施の形態４と異なり、第４端子Ｄ２には一端が接地された抵抗素子１００は接続されていない。
【００４３】
このように、実施の形態４の抵抗素子１００を、本発明の実施の形態５に係るプルアップ抵抗素子２０２に置き換えてもよい。また、プルアップ抵抗素子２０２をポリシリコンで形成すれば、常温下や低温下でプルアップ抵抗素子２０２の抵抗値が高くなり、回路電流を低減することができる。
【符号の説明】
【００４４】
１０  入力端子、  １２  シュミット回路、  １４  保護抵抗素子、  １６  負側サージ保護ダイオード、  １８  正側サージ保護ダイオード、  ２０  外部電源、  ２２  内部電源、  ２４  プルアップ抵抗素子、  ５０  Ｐ型基板、  ５２  Ｎ型エピタキシャル領域、  ５４  Ｐ型拡散抵抗領域、  ５６  寄生ＰＮＰバイポーラトランジスタ、  ６０  Ｐ型拡散抵抗領域、  １００  抵抗素子、  １０２  Ｐ型拡散抵抗領域、  ２００  抵抗素子、  ２０２  プルアップ抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013187469.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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