(57)【要約】【課題】半導体装置の高速化に伴うセンスアンプの設計を容易にする半導体装置を提供する。【解決手段】複数の第１のメモリセルを有する第１のメモリマット（ｓｕｂ−ＭＡＴ＿１０）と、複数の第２のメモリセルを有し、第１のメモリマットに隣接する第２のメモリマット（ｓｕｂ−ＭＡＴ＿１１）と、第１のメモリマット及び第２のメモリマット上を延在し、複数の第１のメモリセル及び複数の第２のメモリセルのうち選択された１つに接続されるグローバルビット線ＧＢＬ００と、下層配線層、上層配線層及びこれらの間に介在する層間絶縁膜を有する多層配線構造と、を備え、グローバルビット線は、第１のメモリマット上を延在する第１の部分ＧＢＬ（Ｗ２）及び第２のメモリマット上を延在する第２の部分ＧＢＬ（Ｗ１）を含み、第１の部分は、下層配線層及び上層配線層の一方として形成され、第２の部分は、下層配線層及び上層配線層の他方として形成される。【選択図】図３
2013187223.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１のメモリセルを有する第１のメモリマットと、
複数の第２のメモリセルを有し、前記第１のメモリマットに隣接する第２のメモリマットと、
前記第１のメモリマット及び前記第２のメモリマット上を延在し、前記複数の第１のメモリセル及び前記複数の第２のメモリセルのうち選択された１つに接続されるグローバルビット線と、
下層配線層、上層配線層及びこれらの間に介在する層間絶縁膜を有する多層配線構造と、を備え、
前記グローバルビット線は、前記第１のメモリマット上を延在する第１の部分及び前記第２のメモリマット上を延在する第２の部分を含み、前記第１の部分は、前記下層配線層及び前記上層配線層の一方として形成され、前記第２の部分は、前記下層配線層及び前記上層配線層の他方として形成される半導体装置。
【請求項２】
前記第１のメモリマットは、前記複数の第１のメモリセルに接続される第１のローカルビット線と、前記第１のローカルビット線及び前記グローバルビット線の間に接続される第１のスイッチ素子とを更に有し、
前記第２のメモリマットは、前記複数の第２のメモリセルに接続される第２のローカルビット線と、前記第２のローカルビット線及び前記グローバルビット線の間に接続される第２のスイッチ素子とを更に有する請求項１に記載の半導体装置。
【請求項３】
前記グローバルビット線は、前記第１のメモリマット及び前記第２のメモリマットの間の領域に前記第１の部分及び前記第２の部分を接続するコンタクトプラグを更に含む請求項１または請求項２いずれか一項に記載の半導体装置。
【請求項４】
前記第１のメモリマットは複数の第３のメモリセルを更に有し、前記第２のメモリマットは複数の第４のメモリセルを更に有し、前記半導体装置は、前記グローバルビット線に隣接して前記第１のメモリマット及び前記第２のメモリマット上を延在し、前記複数の第３のメモリセル及び前記複数の第４のメモリセルのうち選択された１つのメモリセルと接続される他のグローバルビット線を更に備え、
前記他のグローバルビット線は、前記第１のメモリマット上を延在する第３の部分及び前記第２のメモリマット上を延在する第４の部分を含み、前記第３の部分は、前記下層配線層及び前記上層配線層の一方として形成され、前記第４の部分は、前記下層配線層及び前記上層配線層の他方として形成される請求項１から請求項３いずれか一項に記載の半導体装置。
【請求項５】
前記第１のメモリマットは、前記複数の第３のメモリセルに接続される第３のローカルビット線と、前記第３のローカルビット線及び前記他のグローバルビット線の間に接続される第３のスイッチ素子とを更に有し、
前記第２のメモリマットは、前記複数の第４のメモリセルに接続される第４のローカルビット線と、前記第４のローカルビット線及び前記他のグローバルビット線の間に接続される第４のスイッチ素子とを更に有する請求項４に記載の半導体装置。
【請求項６】
前記他のグローバルビット線は前記第１のメモリマット及び前記第２のメモリマットの間の領域に前記第３の部分及び前記第４の部分を接続するコンタクトプラグを更に含む請求項４または請求項５いずれか一項に記載の半導体装置。
【請求項７】
前記グローバルビット線の前記第１の部分及び前記他のグローバルビット線の前記第４の部分は前記下層配線層として形成され、前記グローバルビット線の前記第２の部分及び前記他のグローバルビット線の前記第３の部分は前記上層配線層として形成される請求項５または請求項６に記載の半導体装置。
【請求項８】
前記第１のメモリマットは、前記第１及び第２のローカルビット線を予め設定されたプリチャージ電位に其々プリチャージする第１及び第２のプリチャージ回路を有し、前記第２のメモリマットは、前記第３及び第４のローカルビット線を前記プリチャージ電位に其々プリチャージする第３及び第４のプリチャージ回路を有し、
前記第１、第２、第３及び第４のプリチャージ回路のうち、選択されるメモリセルが接続されるローカルビット線に対応するプリチャージ回路は、ローカルビット線のプリチャージを停止し、選択されるメモリセルが接続されないローカルビット線に対応するプリチャージ回路は、ローカルビット線のプリチャージを継続し、
前記第１、第２、第３及び第４のスイッチ素子のうち、選択されるメモリセルが接続されるローカルビット線に接続されるスイッチ素子は導通状態となり、選択されるメモリセルが接続されないローカルビット線に接続されるスイッチ素子は非導通状態となる請求項５から請求項７いずれか一項に記載の半導体装置。
【請求項９】
前記グローバルビット線が含む前記第１の部分及び前記第２の部分の長さと前記他のグローバルビット線が含む前記第３の部分及び前記第４の部分の長さは、実質的に等しい請求項４から請求項７いずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来のＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、主ビット線に対して、複数の副ビット線が設けられた、いわゆる階層ビット線構造の半導体装置が知られている（例えば、特許文献１参照。）。
【０００３】
特許文献１記載の半導体装置では、配線ピッチ（配線層のライン幅とスペース幅の合計）の微細化に伴って、隣接する主ビット線間のサイドカップリング容量が増大することによるセンスアンプへ入力する初期差電位の低下を防ぐため、隣接する主ビット線において、一方の主ビット線ＭＢＬ０〜ＭＢＬｎが第２金属配線層に設けられ、他方の主ビット線／ＭＢＬ０〜／ＭＢＬｎが第３金属配線層に設けられる階層ビット線構造を開示している。つまり、特許文献１に記載の半導体装置は、平面からみて互いに隣接する主ビット線同士を其々異なる層に設けることによって、主ビット線間の再度カップリング容量の増大を防いでいる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−３３０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の半導体装置は、第２金属配線層に設けられた主ビット線ＭＢＬ０〜ＭＢＬｎの容量と、第３金属配線層に設けられた主ビット線／ＭＢＬ０〜／ＭＢＬｎの容量との間に差分が発生してしまうという問題がある。例えば、特許文献１の図４に示すように、第２金属配線層に設けられた主ビット線ＭＢＬ０〜ＭＢＬｎ各々は、主ビット線ＭＢＬ線間のサイドカップリング容量Ｃｃ２ａと、第２金属配線層の下層の第１金属配線層に設けられた配線（副ビット線ＳＢＬ）との間の容量と、を有する。
【０００６】
一方、第３金属配線層に設けられた主ビット線／ＭＢＬ０〜／ＭＢＬｎ各々は、／ＭＢＬ線間のサイドカップリング容量Ｃｃ３ａと、第３金属配線層の上層の第４金属配線層に設けられた配線（ワード線ＷＬ）との間の容量と、を有する。従って、第２金属配線層に設けられた主ビット線の容量と、第３金属配線層に設けられた主ビット線の容量とが異なる値となり、主ビット線の容量に差分が発生してしまう。
【０００７】
主ビット線の容量に差分が生じる結果、半導体装置でのデータ読み出しの際、第２金属配線層に設けられた主ビット線と第３金属配線層に設けられた主ビット線との間で、メモリセルから読み出されたデータにより主ビット線に生じる初期電位にばらつきが生じる。初期電位にばらつきが生じることにより、第２金属配線層に設けられた主ビット線に接続されるセンスアンプの動作マージンと、第３金属配線層に設けられた主ビット線に接続されるセンスアンプの動作マージンとを合わせることが難しくなる。そのため、半導体装置の動作の高速化に伴って、センスアンプの設計がより難しくなるという問題が発生する。
【課題を解決するための手段】
【０００８】
本発明は、複数の第１のメモリセルを有する第１のメモリマットと、複数の第２のメモリセルを有し、前記第１のメモリマットに隣接する第２のメモリマットと、前記第１のメモリマット及び前記第２のメモリマット上を延在し、前記複数の第１のメモリセル及び前記複数の第２のメモリセルのうち選択された１つに接続されるグローバルビット線と、下層配線層、上層配線層及びこれらの間に介在する層間絶縁膜を有する多層配線構造と、を備え、前記グローバルビット線は、前記第１のメモリマット上を延在する第１の部分及び前記第２のメモリマット上を延在する第２の部分を含み、前記第１の部分は、前記下層配線層及び前記上層配線層の一方として形成され、前記第２の部分は、前記下層配線層及び前記上層配線層の他方として形成される半導体装置である。
【発明の効果】
【０００９】
本発明は、１本の主ビット線（グローバルビット線）を、下層配線層と上層配線層との２層に分けて設けることによって、各グローバルビット線の容量を調整して均一化することができる。そのため、隣接するグローバルビット線において、メモリセルから読み出されたデータによりグローバルビット線に生じる初期電位にばらつきが生じることはなくなる。初期電位にばらつきがなくなることにより、隣接するグローバルビット線のうちの一方のグローバルビット線に接続されるセンスアンプの動作マージンと、他方のグローバルビット線に接続されるセンスアンプの動作マージンとを合わせることが容易になる。これにより、半導体装置の動作の高速化に伴うセンスアンプの設計を容易にすることができる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置１０の概略構成を示すブロック図である。
【図２】図１に示すメモリセルアレイ７ａの模式的なレイアウトを示す図である。
【図３】図２に示すメモリマットＭｅｍｏｒｙ ＭＡＴ１の一例を示す、詳細な回路図である。
【図４】サブメモリマット領域ｓｕｂ−ＭＡＴ０４の平面拡大図である。
【図５】図４に示すサブメモリマット領域ｓｕｂ−ＭＡＴ０４のＡ―Ａ’線方向（Ｙ方向）の断面図である。
【図６】図４に示す領域Ｚ内におけるコンタクトプラグＷ１―Ｗ２ ＣＴのＹ方向の断面図である。
【図７】サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０におけるグローバルビット線の容量を説明するための図である。
【図８】サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１におけるグローバルビット線の容量を説明するための図である。
【図９】図２に示すメモリマットＭｅｍｏｒｙ ＭＡＴ１の他の一例を示す、詳細な回路図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、半導体装置１０の概略構成を示すブロック図である。なお、図１に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。
【００１２】
半導体装置１０は、コマンドデコーダ５、アドレス入力回路６、メモリセルアレイ領域７、データ入出力回路８、及び内部電圧発生回路９を含んで構成される。メモリセルアレイ領域７は、メモリセルアレイ７ａ、Ｘデコーダ７ｂ、及びＹデコーダ７ｃを含んで構成される。本発明の半導体装置１０の特徴部分となるメモリセルアレイ７ａに関する詳細については後述することとし、まず以下に、半導体装置１０の概略について説明する。
【００１３】
半導体装置１０は、外部端子として、コマンド端子１ａ〜１ｄ、アドレス端子２、データ入出力端子３及び電源端子４ａ，４ｂを備えている。その他、クロック端子、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。本明細書において、信号名の末尾に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。
【００１４】
コマンド端子１ａ〜１ｄは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、チップセレクト信号／ＣＳ、及びライトイネーブル信号／ＷＥＮが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号ＣＭＤが構成される。このコマンド信号ＣＭＤは、コマンドデコーダ５に入力される。コマンドデコーダ５は、コマンド信号ＣＭＤの保持、デコードなどを行うことによって、各種内部コマンド信号ＩＣＭＤを生成する。生成された内部コマンド信号ＩＣＭＤは、ロウ系制御回路の一つであるＸデコーダ７ｂ、カラム系制御回路であるＹデコーダ７ｃに供給される。
【００１５】
アドレス端子２は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路６に入力される。アドレス入力回路６はアドレス信号ＡＤＤをラッチし、コマンドデコーダ５のデコード結果に応じて内部アドレス信号ＩＡＤＤを出力する、内部アドレス信号ＩＡＤＤのうち、ロウアドレスについてはＸデコーダ７ｂに入力され、カラムアドレスについてはＹデコーダ７ｃに入力される。
【００１６】
Ｘデコーダ７ｂは、メモリセルアレイ７ａに含まれるいずれかのワード線を選択する回路である。また、Ｙデコーダ７ｃは、メモリセルアレイ７ａにおけるセンスアンプに含まれるいずれかのセンスアンプを選択する回路である。Ｙデコーダ７ｃによって選択されたセンスアンプは、例えば不図示のデータアンプに接続される。このデータアンプは、リード動作時においてはセンスアンプによって増幅されたリードデータをさらに増幅し、リードライトバスを介してリードデータをデータ入出力回路８に出力する。一方、ライト動作時においては、リードライトバスを介してデータ入出力回路８から入力されるライトデータを増幅し、これをセンスアンプに出力する。
【００１７】
データ入出力端子３は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路８に接続されている。データ入出力回路８は、リード動作時において、メモリセルアレイ７ａからのリードデータをデータ入出力端子３へリードデータＤＱとして並列出力する。また、データ入出力回路８は、ライト動作時において、データ入出力端子３からのライトデータＤＱを、メモリセルアレイ７ａへ直列出力する。なお、データ入出力端子３の数は、図１に示すように複数あるが、４，８，１６などであってもよい。
【００１８】
電源端子４ａ，４ｂは、それぞれ外部電圧ＶＤＤ及び接地電圧ＶＳＳが供給される端子である。本明細書においては、外部電圧ＶＤＤ及び接地電圧ＶＳＳ間の電圧を単に「外部電圧ＶＤＤ」と呼ぶことがある。電源端子４ａ，４ｂは、それぞれ内部電圧発生回路９に接続されている。外部電圧ＶＤＤは、内部電圧発生回路９に供給される。内部電圧発生回路９は、内部回路の役割に応じた複数の内部電圧として、例えば第１内部電圧ＶＯＤＰＰ（例えば１．６Ｖ）、第２内部電圧ＶＰＥＲＩ（例えば１．２Ｖ）等を発生する。これらの各内部電圧は、それぞれ対応する内部回路に供給される。
【００１９】
続いて、本発明の半導体装置１０の特徴部分となるメモリセルアレイ７ａについて詳細に説明する。図２は、図１に示すメモリセルアレイ７ａの模式的なレイアウトを示す図である。
メモリセルアレイ７ａは、複数のメモリマットＭｅｍｏｒｙ ＭＡＴを有する。各メモリマットＭｅｍｏｒｙ ＭＡＴは、複数のサブメモリマット領域ｓｕｂ−ＭＡＴ００〜ｓｕｂ−ＭＡＴ０７を含んで構成される。また、各メモリマットＭｅｍｏｒｙ ＭＡＴは、各サブメモリマット領域ｓｕｂ−ＭＡＴに其々対応する、複数のサブワードドライバ領域ＳＷＤ、スイッチドライバ領域ＨＳＷドライバ、及びスイッチ回路領域ＨＢＬ Ｃｏｎｔ． Ａｒｅａを含んで構成される。
また、メモリマットＭｅｍｏｒｙ ＭＡＴと隣接するメモリマットＭｅｍｏｒｙ ＭＡＴとの間の領域には、センスアンプ領域ＳＡＭＰが設けられる。各センスアンプ領域ＳＡＭＰは、複数のセンスアンプ回路ＳＡを含んで構成される。
【００２０】
また、各メモリマットＭｅｍｏｒｙ ＭＡＴ上には、Ｘ方向に延在する複数のグローバルビット線ＧＢＬが設けられており、互い違いに両側のセンスアンプ回路ＳＡに接続されている。例えばグローバルビット線ＧＢＬ００，グローバルビット線ＧＢＬ０２は、センスアンプ領域ＳＡＭＰ（ＥＶＥＮ）に設けられたセンスアンプ回路ＳＡに接続される。また、グローバルビット線ＧＢＬ０１，グローバルビット線ＧＢＬ０３は、センスアンプ領域ＳＡＭＰ（ＯＤＤ）に設けられたセンスアンプ回路ＳＡに接続される。
このメモリマットＭｅｍｏｒｙ ＭＡＴ上を延在する各グローバルビット線は、２層に分けて設けられている。例えば、グローバルビット線ＧＢＬ００は、サブメモリマット領域ｓｕｂ−ＭＡＴ００〜サブメモリマット領域ｓｕｂ−ＭＡＴ０３領域上を延在する部分が、第２の配線層Ｗ２であるグローバルビット線ＧＢＬ（Ｗ２）として設けられる。一方、サブメモリマット領域ｓｕｂ−ＭＡＴ０４〜サブメモリマット領域ｓｕｂ−ＭＡＴ０７上を延在する部分は、第１の配線層Ｗ１であるグローバルビット線ＧＢＬ（Ｗ１）として設けられている。
このように、一本のグローバルビット線が、第１の配線層Ｗ１と、第２の配線層Ｗ２との２層に分けて延在する。つまり、各グローバルビット線が、第１の配線層Ｗ１として延在する部分及び、第２の配線層Ｗ２として延在する部分を有することによって各グローバルビット線の容量を調整することができる。（詳細は、図７、図８を参照して後述）。
以下、サブメモリマット領域ｓｕｂ−ＭＡＴ００〜サブメモリマット領域ｓｕｂ−ＭＡＴ０３領域をサブメモリマット領域ｓｕｂ−ＭＡＴ＿１０とし、サブメモリマット領域ｓｕｂ−ＭＡＴ０４〜サブメモリマット領域ｓｕｂ−ＭＡＴ０７領域をサブメモリマット領域ｓｕｂ−ＭＡＴ＿１１と呼ぶものとする。なお、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０、及びサブメモリマット領域ｓｕｂ−ＭＡＴ＿１１は、それぞれ４つのサブメモリマット領域を有するが、４つに限るものではない。Ｍを１以上の奇数として、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０、及びサブメモリマット領域ｓｕｂ−ＭＡＴ＿１１は、それぞれ（Ｍ＋１）／２個のサブメモリマット領域を有する。以下、本実施形態ではＭ＝７であるとして、説明する。
【００２１】
さらに、各グローバルビット線における、第１の配線層Ｗ１として延在する部分の長さ、及び第２の配線層Ｗ２として延在する部分の長さをなるべく等しくすることによって（例えば、半分ずつ）、実質的に容量のばらつきをより抑えることができる。このため、本実施形態では、例えばサブメモリマット領域ｓｕｂ−ＭＡＴ＿１０、及びサブメモリマット領域ｓｕｂ−ＭＡＴ＿１１の境界領域に位置するスイッチ回路領域ＨＢＬ Ｃｏｎｔ． Ａｒｅａに、コンタクトプラグＷ１−Ｗ２ ＣＴを設けている。このコンタクトプラグＷ１−Ｗ２ ＣＴは、第１の配線層Ｗ１と、第２の配線層Ｗ２とを接続するコンタクトである。なお、このコンタクトプラグＷ１−Ｗ２ ＣＴは、図２に示す領域にあってもよく、或いは、後述する専用の領域にあってもよい。
【００２２】
また、グローバルビット線ＧＢＬ００に隣接するグローバルビット線ＧＢＬ０１は、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０を延在する部分が第１の配線層Ｗ１であるグローバルビット線ＧＢＬ（Ｗ１）として設けられる。一方、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１上を延在する部分は、第２の配線層Ｗ２であるグローバルビット線ＧＢＬ（Ｗ２）として設けられている。これは、隣接するグローバルビット線同士が同層に並走しないように設けることによって、グローバルビット線の容量値が減少され、よりセンスアンプＳＡの高速動作が可能となるものである。つまり、グローバルビット線ＧＢＬ００と、これに隣接するグローバルビット線ＧＢＬ０１とは、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０（第１の部分）では、それぞれ、第２の配線層Ｗ２、第１の配線層Ｗ１で形成され、同じ高さに位置しないように設けられる。これにより、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０において、グローバルビット線ＧＢＬ００とグローバルビット線ＧＢＬ０１との間のサイドカップリング容量が低減される。また、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１（第２の部分）では、それぞれ、第１の配線層Ｗ１、第２の配線層Ｗ２で形成され、同じ高さに位置しないように設けられる。これにより、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１において、グローバルビット線ＧＢＬ００とグローバルビット線ＧＢＬ０１との間のサイドカップリング容量が低減される。このように、隣接するグローバルビット線同士が同層に並走しないように設けることによって、各グローバルビット線の容量値が減少され、よりセンスアンプＳＡの高速動作が可能となる。
【００２３】
続いて、メモリマットＭｅｍｏｒｙ ＭＡＴの詳細な回路構成について説明する。図３は、図２に示すメモリマットＭｅｍｏｒｙ ＭＡＴ１の一例を示す、詳細な回路図である。
メモリマットＭｅｍｏｒｙ ＭＡＴの各サブメモリマット領域ｓｕｂ−ＭＡＴは、複数のサブワード線ＳＷＬ、複数のローカルビット線ＬＢＬ、サブワード線ＳＷＬ及びローカルビット線ＬＢＬの交点にある複数のメモリセルＭＣを有する。サブワードドライバ領域ＳＷＤ（図２参照）には、これらのサブワード線ＳＷＬに其々対応する複数のサブワードドライバが設けられており、サブワードドライバは内部アドレス信号ＩＡＤＤ及び内部コマンド信号ＩＣＭＤに応じてサブワード線ＳＷＬを選択する。メモリセルＭＣは、それぞれＭＯＳトランジスタと、ストレージキャパシタＳＮ（ＳＮ００、ＳＮ０１等）から構成される。例えばサブワード線ＳＷＬ００が選択されると、サブワード線ＳＷＬ００に接続されるメモリセルにおけるＭＯＳトランジスタがオン（導通）し、ストレージキャパシタＳＮ００が記憶するデータが、ＭＯＳトランジスタに対応して設けられたローカルビット線ＬＢＬ（選択されるメモリセルが接続されるローカルビット線）へ読み出される。
【００２４】
スイッチ回路領域ＨＢＬ Ｃｏｎｔ． Ａｒｅａには、グローバルビット線ＧＢＬと対応するローカルビット線ＬＢＬ同士を接続するスイッチ回路ＬＳＷ（第１のスイッチ素子〜第４のスイッチ素子）が設けられる。また、スイッチ回路領域ＨＢＬ Ｃｏｎｔ． Ａｒｅａには、ローカルビット線ＬＢＬにビット線プリチャージ電圧ＶＰＬＰ（予め設定されたプリチャージ電位）を与えるスイッチ回路ＬＰＣ（第１のプリチャージ回路〜第４のプリチャージ回路）が設けられる。スイッチドライバ領域ＨＳＷドライバ（図２参照）には、内部アドレス信号ＩＡＤＤ及び内部コマンド信号ＩＣＭＤに応じてスイッチ回路ＬＳＷを制御するスイッチドライバ回路が設けられている。このスイッチドライバ回路は、いかなる論理構成を採用してもよい。このスイッチドライバ回路は、例えばサブワード線ＳＷＬ００が選択される場合、制御信号ＬＰＣＣ０をＨレベル（ハイレベル）からＬレベル（ロウレベル）にして、ローカルビット線ＬＢＬ０００〜ローカルビット線ＬＢＬ０３０にそれぞれ設けられたスイッチ回路ＬＰＣを、オン（導通）状態からオフ（非導通）状態とする。これにより、スイッチ回路ＬＰＣ（選択されるメモリセルが接続されるローカルビット線に設けられるプリチャージ回路）は、ローカルビット線ＬＢＬ００〜ＬＢＬ０３０（第１のローカルビット線、及び第３のローカルビット線のうち、選択されるメモリセルが接続されるローカルビット線）と、ビット線プリチャージ電圧ＶＰＬＰを与える配線とを電気的に非接続とし、これらのローカルビット線のプリチャージを停止する。また、このとき、スイッチドライバ回路は、制御信号ＬＰＣＣ０以外の制御信号ＬＰＣＣをＨレベルに維持して、スイッチ回路ＬＰＣ（選択されるメモリセルが接続されないローカルビット線に設けられるプリチャージ回路）のオン状態を維持する。これにより、スイッチ回路ＬＰＣは、ローカルビット線ＬＢＬ００ｉ〜ＬＢＬ０３ｉ等（第１のローカルビット線、及び第３のローカルビット線のうち選択されるメモリセルが接続されないローカルビット線、第２のローカルビット線、及び第４のローカルビット線）と、ビット線プリチャージ電圧ＶＰＬＰを与える配線との電気的接続を維持し、これらのローカルビット線のプリチャージを継続する。
【００２５】
また、スイッチドライバ回路は、制御信号ＬＳＷＣ０Ｅ、及び制御信号ＬＳＷＣ０Ｏ以外の制御信号ＬＳＷＣ（ＬＳＷＣｉＥ、及びＬＳＷＣｉＯ等）をＨレベルからＬレベルに変化させ、スイッチ回路ＬＳＷ（選択されるメモリセルが接続されないローカルビット線に設けられるスイッチ素子）をオフ状態とする。これにより、ローカルビット線ＬＢＬ００ｉ〜ＬＢＬ０３ｉ等は、それぞれグローバルビット線ＧＢＬ００〜ＧＢＬ０３等と電気的に非接続となる。
また、スイッチドライバ回路は、制御信号ＬＳＷＣ０Ｅ、及び制御信号ＬＳＷＣ０ＯをＨレベルに維持し、スイッチ回路ＬＳＷ（選択されるメモリセルが接続されるローカルビット線に設けられるスイッチ素子）のオン状態を維持する。これにより、サブワード線ＳＷＬ００が選択される場合、ローカルビット線ＬＢＬ０００〜ＬＢＬ０３０等が、それぞれグローバルビット線ＧＢＬ００〜ＧＢＬ０３等と電気的に接続され、メモリセルのデータが各グローバルビット線へと読み出される。
なお、メモリマットＭｅｍｏｒｙ ＭＡＴ１に隣接するメモリマットＭｅｍｏｒｙ ＭＡＴ０、及びメモリマットＭｅｍｏｒｙ ＭＡＴ２は、メモリマットＭｅｍｏｒｙ ＭＡＴ１と同じ構成を備える。メモリマットＭｅｍｏｒｙ ＭＡＴ１におけるサブワード線ＳＷＬ００が選択される場合、隣接するメモリマットＭｅｍｏｒｙ ＭＡＴ０、及びメモリマットＭｅｍｏｒｙ ＭＡＴ２における各グローバルビット線ＧＢＬは、固定電位に維持される。すなわち、これらのグローバルビット線ＧＢＬは、それぞれのメモリマットに対応して設けられたスイッチドライバ回路により、制御信号ＬＳＷＣ、及び制御信号ＬＰＣＣがＨレベルに維持される。これにより、これらのグローバルビット線ＧＢＬは、それぞれのメモリマットに設けられたスイッチ回路ＬＰＣにより、それぞれローカルビット線を介してビット線プリチャージ電圧ＶＰＬＰに維持される。
【００２６】
続いて、例えばサブメモリマット領域ｓｕｂ−ＭＡＴ００のサブワード線ＳＷＬ００が選択される場合の動作について説明する。サブメモリマット領域ｓｕｂ−ＭＡＴ００のサブワード線ＳＷＬ００が選択されると、サブワード線ＳＷＬ００がゲート電極に接続されるメモリセルＭＣ内のメモリセルトランジスタがオン状態となる。これにより、各ストレージキャパシタＳＮ００からローカルビット線ＬＢＬ００〜３０に其々データが読み出される。このとき、スイッチドライバ回路（図示せず）から出力される制御信号ＬＳＷＣ０Ｅ、ＬＳＷＣ０Ｏは其々活性状態（Ｈレベル）であるため、スイッチ回路ＬＳＷもオン状態である。そのため、各ストレージキャパシタＳＮ００から読み出されたデータは、スイッチ回路ＬＳＷを介してローカルビット線ＬＢＬ００〜３０からグローバルビット線ＧＢＬ００〜０３へと伝送される。
【００２７】
一方、メモリマットＭｅｍｏｒｙ ＭＡＴ２を延在する、グローバルビット線ＧＢＬ００と対をなすグローバルグローバルビット線ＧＢＬ１０、及びグローバルビット線ＧＢＬ０２と対をなすグローバルグローバルビット線ＧＢＬ１２は、プリチャージ電圧ＶＢＬＰに維持されている。また、メモリマットＭｅｍｏｒｙ ＭＡＴ０を延在する、グローバルビット線ＧＢＬ０１と対をなすグローバルグローバルビット線、及びグローバルビット線ＧＢＬ０３と対をなすグローバルグローバルビット線は、プリチャージ電圧ＶＢＬＰに維持されている。
図３に示すセンスアンプＳＡ０Ｅ、ＳＡ１Ｏ、ＳＡ２Ｅ、ＳＡ３Ｏは、それぞれグローバルビット線ＧＢＬ００〜ＧＢＬ０３に読み出されたデータに基づく初期差電位と、対をなすグローバルビット線の電位との間の電圧差を増幅することによりリードデータを生成し、データアンプ（不図示）に対して出力する。データアンプは、このセンスアンプによって増幅されたリードデータをさらに増幅し、リードライトバス（不図示）を介してリードデータをデータ入出力回路８（図１参照）に出力する。
【００２８】
続いて、本実施形態の半導体装置が備える多層配線構造について、図４〜図６を参照しつつ詳述する。図４は、サブメモリマット領域ｓｕｂ−ＭＡＴ０４の平面拡大図である。すなわち、図４は、図２に示すサブメモリマット領域ｓｕｂ−ＭＡＴ０４と、これに隣接するサブメモリマット領域ｓｕｂ−ＭＡＴ０３とを示している。図５は、図４に示すサブメモリマット領域ｓｕｂ−ＭＡＴ０４のＡ―Ａ’線方向（Ｙ方向）の断面図である。また、図６は、図４に示す領域Ｚ内におけるコンタクトプラグＷ１―Ｗ２ ＣＴのＹ方向の断面図である。
図４に示すように、サブメモリマット領域ｓｕｂ−ＭＡＴ０４には、複数のストレージキャパシタＳＮが設けられている。各ストレージキャパシタＳＮは、後述する半導体基板を掘り込んで形成したシリコンピラーと呼ばれる柱（後述）の上に形成される。このシリコンピラーを取り囲むように、各々異なる高さで、かつ、互いに垂直に、トランジスタのゲート電極を構成するサブワード線ＳＷＬと、ローカルビット線ＬＢＬとが延在して形成されている。すなわち、サブワード線ＳＷＬ各々は、Ｙ方向に延在している。また、ローカルビット線ＬＢＬ各々は、サブワード線ＳＷＬより低い位置で、Ｙ方向に垂直なＸ方向に延在している。
【００２９】
また、ストレージキャパシタＳＮとともにメモリセルＭＣを構成するトランジスタは、一本のローカルビット線ＬＢＬと、２本のサブワード線ＳＷＬと、から構成される。つまり、１つのメモリセルＭＣにおいて、サブワード線ＳＷＬは、２本のサブワード線ＳＷＬがゲート酸化膜を介してシリコンピラーに電気的に接続されたダブルゲート（対ＳＷＬ）となって、ゲート電極を構成する。一方、１つのメモリセルＭＣにおいて、ローカルビット線ＬＢＬは、片側のシリコンピラーとだけビットコンタクト（図において不図示）を介して電気的に接続され、他方のシリコンピラーとは絶縁膜（図において不図示）によって、未接続とされる（詳細後述）。
【００３０】
グローバルビット線ＧＢＬ各々は、サブワード線ＳＷＬより高い位置で、複数のサブメモリマット領域ｓｕｂ−ＭＡＴ上を、対応するローカルビット線ＬＢＬと同じＸ方向に延在している。例えば、グローバルビット線ＧＢＬ００は、図４に示すように、サブメモリマット領域ｓｕｂ−ＭＡＴ０３とサブメモリマット領域ｓｕｂ−ＭＡＴ０４の上をＸ方向に延在している。また、グローバルビット線ＧＢＬ００は、サブメモリマット領域ｓｕｂ−ＭＡＴ０４上を延在する部分が第１の配線層Ｗ１であるグローバルビット線ＧＢＬ００（Ｗ１）として形成され、サブメモリマット領域ｓｕｂ−ＭＡＴ０３上を延在する部分が第２の配線層Ｗ２であるグローバルビット線ＧＢＬ００（Ｗ２）として形成される。
【００３１】
また、グローバルビット線ＧＷＬ各々においては、第１の配線層Ｗ１と第２の配線層Ｗ２とが、サブメモリマット領域ｓｕｂ−ＭＡＴ０３とサブメモリマット領域ｓｕｂ−ＭＡＴ０４との間に設けられた領域におけるコンタクトプラグＷ１―Ｗ２ ＣＴを介して接続される。例えば、グローバルビット線ＧＢＬ００では、サブメモリマット領域ｓｕｂ−ＭＡＴ０４上を延在するグローバルビット線ＧＢＬ００（Ｗ１）と、サブメモリマット領域ｓｕｂ−ＭＡＴ０３上を延在するグローバルビット線ＧＢＬ００（Ｗ２）とが、図４に領域Ｚで示す領域内のコンタクトプラグＷ１―Ｗ２ ＣＴを介して接続される。半導体装置１０におけるコンタクトプラグＷ１―Ｗ２ ＣＴの構造、グローバルビット線の構造、及びその効果については、次に説明する半導体装置１０の多層配線構造に関する説明の中で詳述する。
【００３２】
まず、図５を参照して、半導体装置１０が有するメモリセルＭＣの構造について説明する。本実施形態では、メモリセルＭＣは、いわゆる４Ｆ２構造のメモリセル（Ｆは露光装置の性能により決まる最小寸法）であって、ローカルビット線ＬＢＬと、２本のサブワード線ＳＷＬとを、半導体基板１３内に埋め込んだ構造をしている。
図５を参照して、ビット線形成用溝１５は、半導体基板１３内に形成されている。ビット線形成用溝１５は、Ｘ方向に延在しており（図４参照）、Ｙ方向に複数配置されている。絶縁膜１６は、ビット線形成用溝１５の内面のうち、ローカルビット線ＬＢＬの形成領域に対応する面、すなわち、ビット線形成用溝１５の側面の一部、及び底面に設けられている。
絶縁膜１６が有する開口部は、ピラーの側面の一部を露出するように形成されており、この開口部にはビットコンタクトＢＣが形成されている。なお、ビットコンタクトＢＣの材料としては、例えばｎ型不純物を含有した多結晶シリコン膜を使用することができる。
下部不純物拡散領域１９は、ピラー２６のうち、ビットコンタクトＢＣと接触している部分に形成されている。下部不純物拡散領域１９は、例えばｎ型不純物を含む不純物拡散領域であり、ドレイン領域として機能する。
【００３３】
ローカルビット線ＬＢＬは、絶縁膜１６を介して、ビット線形成用溝１５の底部に形成されている。ローカルビット線ＬＢＬは、Ｘ方向に延在しており（図４参照）、Ｙ方向に複数配置されている。ローカルビット線ＬＢＬは、導電膜により形成されている。ローカルビット線ＬＢＬは、ビットコンタクトＢＣと接触しており、このビットコンタクトＢＣを介して下部不純物拡散領域１９と電気的に接続されている。
【００３４】
絶縁膜２３は、ローカルビット線ＬＢＬの上面、及びローカルビット線ＬＢＬよりも上方に位置するビット線形成用溝１５の側面を覆うように形成されている。埋め込み酸化膜３１ａは、ビット線形成用溝１５を埋め込むように充填されている。この埋め込み酸化膜３１ａの上部には、ワード線形成溝（不図示）が、ビット線形成用溝１５と交差するように形成される。すなわち、ワード線形成溝は、Ｙ方向に延在するように形成され、Ｘ方向に対して複数配置される。
このワード線形成溝には、次の部材が配置される。すなわち、２本のサブワード線ＳＷＬ（以下ダブルゲートとする）のうち一方のワード線に接続されるトランジスタのゲート酸化膜、当該トランジスタのゲート電極と、ダブルゲートに隣接するダブルゲートのうちの一方のワード線に接続されるトランジスタのゲート電極、当該トランジスタのゲート電極が順番に配置される。また、これら２つのトランジスタのゲート電極の間には、２つのトランジスタを電気的に分離するための溝（ワード線分離溝とする）がさらに設けられる。このワード線分離溝は、ビット線形成用溝１５より深い位置まで設けられ、接続部３０の上側と同じ位置までが、埋め込み酸化膜３１ａと同様の材質である埋め込み絶縁膜により充填される。また、ビット線形成用溝１５も、接続部３０の上側と同じ位置までが、埋め込み酸化膜３１ａと同様の材質である埋め込み絶縁膜により充填される。
【００３５】
そして、ビット線形成用溝１５においては、ダブルゲートは短絡される。すなわち、ダブルゲートの接続部である接続部３０は、ビット線形成用溝１５の内に、ダブルゲートの間に位置するように設けられる。この接続部３０のＸ方向の一方の端部は、ダブルゲートのうちの一方と一体に形成され、接続部３０のＸ方向の他方の端部は、ダブルゲートのうちの他方と一体に形成されている（図５において不図示）。なお、接続部３０は、ダブルゲートのＹ方向における電気抵抗の差を低減するために設けられている。
【００３６】
一方、ビット線形成用溝１５以外の部分、すなわちピラー２６内においては、Ｘ方向に位置する２つのワード線分離溝の間で、次のように各部材が配置される。すなわち、ダブルゲートのうちの一方のワード線に接続されるトランジスタのゲート電極、当該トランジスタのゲート酸化膜、ピラー２６、ダブルゲートのうちの他方のワード線に接続されるトランジスタのゲート酸化膜、当該トランジスタのゲート酸化膜の順番に配置される。
【００３７】
埋め込み酸化膜３１ｂは、接続部３０より上部に位置するビット線形成用溝１５を充填するために設けられる。また、ワード線分離溝においても、接続部３０より上部に位置する部分のうち、ダブルゲートとワード線分離溝との上部が埋め込み酸化膜３１ｂにより充填される。埋め込み酸化膜３１ｂの上面は、平坦な面とされており、半導体基板１３の主面１３ａに対して面一とされている。
【００３８】
以上のように、半導体基板１３の主面１３ａに対して、ビット線形成用溝１５、及びワード線形成溝が形成されることにより、これらの溝に囲まれた柱状形状のピラー２６が形成される。ピラー２６の上端には、上部不純物拡散領域３６が形成されている。ピラー２６のうち、上部不純物拡散領域３６と下部不純物拡散領域１９との間に位置する部分は、チャネル領域３２として機能する。
このように、ピラー２６に、上部不純物拡散領域３６、下部不純物拡散領域１９、及び上述したゲート酸化膜、ダブルゲートの２つのゲート電極が形成されることにより、３次元トランジスタである縦型ＭＯＳトランジスタが形成される。この縦型ＭＯＳトランジスタは、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、各サブメモリマットでは、上記縦型ＭＯＳトランジスタを複数備えることにより、４Ｆ２の最密レイアウトが実現可能である。
【００３９】
図５に戻って、シリコン酸化膜３８は、上部不純物拡散領域３６が形成されていない半導体基板１３の主面１３ａの上面を覆うように設けられている。シリコン窒化膜３９は、このシリコン酸化膜３８上に設けられている。
また、シリコン膜４２が、上部不純物拡散領域３６上に設けられている。シリコン膜４２は、導電性を有した膜であり、例えば、上方側にシリサイド層が形成されている膜である。このシリサイド層は、ストレージキャパシタＳＮを構成する下部電極５７の下方側においても形成されている。例えば、下部電極５７がチタン（Ｔｉ）層と、窒化チタン（ＴｉＮ）層とが順次積層された積層膜である場合、シリサイド層としてチタンシリサイド層が形成される。
【００４０】
ストレージキャパシタＳＮは、例えばＭＩＭ（Metal Insulation Metal）キャパシタであり、シリコン膜４２の上部に設けられる。ストレージキャパシタＳＮは、複数のピラー２６各々に対して１つずつ設けられる。ストレージキャパシタＳＮは、１つの下部電極５７と、容量絶縁膜５８と、複数のストレージキャパシタＳＮの容量絶縁膜５８の表面を覆う上部電極５９を含んで構成される。
下部電極５７は、底部を有する筒形状とされており、筒形状の底部を下に、開口側を上にして、筒形状の底部が上部不純物拡散領域３６上に配置されている。
容量絶縁膜５８は、下部電極５７の内面、及び外面全てを、ただし筒形状の底部のうち上部不純物拡散領域３６と接する面を除いて覆うように設けられている。
【００４１】
上部電極５９は、容量絶縁膜５８を介して、下部電極５７の内面、及び外面、シリコン窒化膜３９の上面を充填するように設けられている。上部電極５９の上面５０ａは平坦な面とされている。このように、上部電極５９は、容量絶縁膜を間に介在させて、下部電極５７（ストレージノード）の上に設けられたセルプレート電極ＣＰを構成する。このセルプレート電極ＣＰには，周辺回路に設けられた基準電圧発生回路（不図示）から電圧が供給される。そして、このストレージノードに、半導体装置１０の書き込み動作において、縦型ＭＯＳトランジスタを介して電圧が書き込まれる。これにより、ストレージキャパシタＳＮは、書き込まれた電圧とセルプレート電極ＣＰの電圧との差電圧に、ストレージキャパシタＳＮの容量値を乗じた電荷を記憶する。
【００４２】
シリコン窒化膜４４は、上部電極５９の上面５９ａに、すなわちセルプレート電極ＣＰの上部に平坦に設けられている。層間絶縁膜４６は、シリコン窒化膜４４の上に設けられている。
グローバルビット線ＧＢＬ００（Ｗ１）、グローバルビット線ＧＢＬ０２（Ｗ１）は、この層間絶縁膜４６の上部に設けられている。グローバルビット線ＧＢＬ００（Ｗ１）は、対応するローカルビット線ＬＢＬと平行に、Ｘ方向に延在している。また、グローバルビット線ＧＢＬ０２（Ｗ１）は、対応するローカルビット線ＬＢＬと平行に、Ｘ方向に延在している。これらのグローバルビット線は、例えば、導電層であるタングステン層Ｗ１（下層配線層）で形成される。
シリコン窒化膜４８は、タングステン層Ｗ１と層間絶縁膜４６との上部に、平坦に設けられている。層間絶縁膜５０は、シリコン窒化膜４８の上に設けられている。
【００４３】
グローバルビット線ＧＢＬ０１（Ｗ２）は、この層間絶縁膜５０の上部に設けられている。グローバルビット線ＧＢＬ０１（Ｗ２）は、対応するローカルビット線ＬＢＬと平行に、Ｘ方向に延在している。このグローバルビット線は、例えば、タングステン層Ｗ１（下層配線層）と同様に、導電層であるタングステン層Ｗ２（上層配線層）で形成される。
シリコン窒化膜５２は、タングステン層Ｗ２と層間絶縁膜５０との上部に、平坦に設けられている。層間絶縁膜５４は、シリコン窒化膜５２の上に設けられている。
【００４４】
配線５５は、この層間絶縁膜５４の下部に設けられている。この配線５５は、例えば、導電層であるアルミニウム層で形成される。配線５５は、グローバルビット線と垂直な方向、すなわち、図４に示すＹ方向に延在している。配線５５は、例えば、各サブワードドライバ領域ＳＷＤ（図２参照）においてサブワードドライバに入力する、デコード前のメインワード信号を伝送するために用いられる。
また、配線５６は、この層間絶縁膜５４の上部に設けられている。この配線５６は、例えば、配線５５と同様に導電層であるアルミニウム層で形成される。配線５６は、グローバルビット線と平行な方向、すなわち、図４に示すＸ方向に延在している。配線５６は、例えば、Ｙデコーダ７ｃ（図１参照）の出力信号（カラム選択信号）を伝送するために用いられる。なお、カラム選択信号は、センスアンプＳＡの増幅結果をデータアンプに伝送するＩＯ線（不図示）と、グローバルビット線とを接続または非接続とするカラムスイッチ（不図示）を開閉するための信号である。カラム選択信号は、Ｙデコーダ７ｃがカラムアドレスに応じて生成し、カラムスイッチに対して出力する。
【００４５】
次に、図６を参照して、グローバルビット線の構造について説明する。図６は、図４に示す領域Ｚ内におけるコンタクトプラグＷ１―Ｗ２ ＣＴのＹ方向の断面図である。なお、図６において、図５と同じ部分については同じ符号を付し、その説明を省略する。
図６に示すように、コンタクトプラグＷ１−Ｗ２ ＣＴは、シリコン窒化膜４８と、層間絶縁膜５０とを貫通するように設けられ、グローバルビット線ＧＢＬ００（Ｗ２）とグローバルビット線ＧＢＬ０１（Ｗ１）とを接続する。
図４に戻って、他のグローバルビット線についても、サブメモリマット領域ｓｕｂ−ＭＡＴ０３とサブメモリマット領域ｓｕｂ−ＭＡＴ０４との間に設けられた専用の領域において、コンタクトプラグＷ１−Ｗ２ ＣＴにより、タングステン層Ｗ１からタングステン層Ｗ２への接続が行われている。すなわち、グローバルビット線ＧＢＬ００に隣接するグローバルビット線ＧＢＬ０１は、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０においては、タングステン層Ｗ１により形成され、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１においては、タングステン層Ｗ２により形成される。このタングステン層Ｗ１からタングステン層Ｗ２への接続が、コンタクトプラグＷ１−Ｗ２ ＣＴにより行なわれている。
また、グローバルビット線ＧＢＬ０１に隣接するグローバルビット線ＧＢＬ０２は、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０においては、タングステン層Ｗ２により形成され、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１においては、タングステン層Ｗ１により形成される。このタングステン層Ｗ２からタングステン層Ｗ１への接続が、コンタクトプラグＷ１−Ｗ２ ＣＴにより行なわれている。
【００４６】
以下、同様に、グロールビット線ＧＢＬ００を１番目として、隣接する各グローバルビット線において、コンタクトプラグＷ１−Ｗ２ ＣＴによるタングステン層Ｗ１からタングステン層Ｗ２への接続が行われている。すなわち、奇数番目のグローバルビット線は、サブメモリマット領域ｓｕｂ−ＭＡＴ００＿１０においては、タングステン層Ｗ２により形成され、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１においては、タングステン層Ｗ１により形成される。このタングステン層Ｗ２からタングステン層Ｗ１への接続が、コンタクトプラグＷ１−Ｗ２ ＣＴにより行なわれる。また、偶数番目のグローバルビット線は、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０においては、タングステン層Ｗ１により形成され、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１においては、タングステン層Ｗ２により形成される。このタングステン層Ｗ１からタングステン層Ｗ２への接続が、コンタクトプラグＷ１−Ｗ２ ＣＴにより行なわれる。ここで、グローバルビット線ＧＢＬが形成される配線層はこれに限るものではなく、例えば図５及び図６に示す配線５５や配線５６が形成されている配線層として設けられても良いものである。
【００４７】
次に、グローバルビット線の容量について、図７、及び図８を参照しつつ説明する。図７は、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０におけるグローバルビット線の容量を説明するための図である。また、図８は、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１におけるグローバルビット線の容量を説明するための図である。なお、図７、及び図８は、図２に示すメモリマットＭｅｍｏｒｙ ＭＡＴ１のＹ方向の断面図であり、セルプレートＣＰの上部から配線５５（図５参照）までの断面構造を示している。また、図７、及び図８において、図面右側に、高さ方向の絶縁膜、及び配線層の厚さをｎｍ（ナノメートル）単位で示している。また、図中、Ｌ／Ｓ（ライン＆スペース）として、半導体装置１０の製造後における導電層の出来上がりの幅と間隔を、ｎｍ単位で示している。
【００４８】
図７、及び図８において、グローバルビット線の各容量を次に説明するように示している。すなわち、容量Ｃｃ１＿１、及び容量Ｃｃ１＿２は、グローバルビット線のうち下層配線層と、この下層配線層と隣接する下層配線層との間の容量、すなわち、サイドカップリング容量を示している。また、容量Ｃｏ１＿１、及び容量Ｃｏ１＿２は、グローバルビット線のうち下層配線層と、セルプレートＣＰとの間の容量、すなわち、オーバーラップ容量を示している。また、容量Ｃｃ２＿１、及び容量Ｃｃ２＿２は、グローバルビット線のうち上層配線層と、この上層配線層と隣接する上層配線層との間のサイドカップリング容量を示している。また、容量Ｃｏ２＿１、及び容量Ｃｏ１＿２は、グローバルビット線のうち上層配線層と、配線５５との間のオーバーラップ容量を示している。また、容量Ｃｆ＿１、及び容量Ｃｆ＿２は、グローバルビット線のうち上層配線層と、この上層配線層の下方に位置する下層配線層との間のフリンジ容量を示している。
なお、図７、及び図８において、グローバルビット線ＧＢＬ００、及びグローバルビット線ＧＢＬ０１の右方向に、サイドカップリング容量、及びフリンジ容量がない。しかしながら、これらの容量が存在するように、例えば、膜厚、及びＬ／Ｓがグローバルビット線と同じダミー配線を設けて、グローバルビット線ＧＢＬ００、及びグローバルビット線ＧＢＬ０１の容量が、内側のグローバルビット線の容量と同じになるようにしてもよい。
【００４９】
例えば、グローバルビット線ＧＢＬ０２に着目すると、グローバルビット線ＧＢＬ０２の容量は、次のようになる。すなわち、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０におけるグローバルビット線ＧＢＬ０２（Ｗ２）の容量は、図７に示すように、容量Ｃｏ２＿１と、２つの容量Ｃｃ２＿１、及び２つの容量Ｃｆ＿１の合計となる。また、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１におけるグローバルビット線ＧＢＬ０２（Ｗ１）の容量は、図８に示すように、容量Ｃｏ１＿２と、２つの容量Ｃｃ１＿２、及び２つの容量Ｃｆ＿２の合計となる。
【００５０】
また、グローバルビット線ＧＢＬ０２に隣接するグローバルビット線ＧＢＬ０３に着目すると、グローバルビット線ＧＢＬ０３の容量は、次のようになる。すなわち、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０におけるグローバルビット線ＧＢＬ０３（Ｗ１）の容量は、図７に示すように、容量Ｃｏ１＿１と、２つの容量Ｃｃ１＿１、及び２つの容量Ｃｆ＿１の合計となる。また、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１におけるグローバルビット線ＧＢＬ０３（Ｗ２）の容量は、図８に示すように、容量Ｃｏ２＿２と、２つの容量Ｃｃ２＿２、及び２つの容量Ｃｆ＿２の合計となる。
【００５１】
これらの容量のうち、サイドカップリング容量である容量Ｃｃ１＿１、容量Ｃｃ２＿１、容量Ｃｃ１＿２、及び容量Ｃｃ２＿２は、グローバルビット線のＬ／Ｓが等しいため、グローバルビット線方向の単位長さ当たりの容量値は、互いに等しい。また、フリンジ容量である容量Ｃｆ＿１、及び容量Ｃｆ＿２は、グローバルビット線の上層配線層と下層配線層との間の絶縁膜の膜厚が等しいため、グローバルビット線方向の単位長さ当たりの容量値は、互いに等しい。
【００５２】
一方、オーバーラップ容量である容量Ｃｏ１＿１、及び容量Ｃｏ１＿２と、オーバーラップ容量である容量Ｃｏ２＿１、及び容量Ｃｏ２＿２とは、それぞれ下層配線層（セルプレートＣＰ）、上層配線層（配線５５）に対する絶縁膜の膜厚が７００ｎｍ、２００ｎｍと異なるため、グローバルビット線方向の単位長さ当たりの容量値は等しくない。しかしながら、これらのオーバーラップ容量は、対極間の距離（絶縁膜の膜厚）が、上記サイドカップリング容量、及びフリンジ容量の対極間の距離（配線スペース、或いは絶縁膜の膜厚）に比べて短い。そのため、各領域におけるグローバルビット線の容量の容量値に占める割合は低い。従って、グローバルビット線を、上層配線層と下層配線層との２層に分けて延在することにより、オーバーラップ容量の容量値を等しくすることはできないものの、サイドカップリング容量、及びフリンジ容量の容量値を等しくすることができるので、隣接するグローバルビット線の間において、グローバルビット線の容量値を均一化することができる。
【００５３】
また、例えば、上記説明の様にコンタクトプラグＷ１−Ｗ２ ＣＴを設ける位置を、グローバルビット線が延在する方向の中間の距離におき、上層配線層と下層配線層との２層の距離を等しくすれば、隣接するグローバルビット線の間において、オーバーラップ容量の容量値を等しくすることができる。これにより、隣接するグローバルビット線の間において、容量のばらつきをより抑えることができる。
【００５４】
また、隣接するグローバルビット線を、上層配線層と下層配線層との２層に分けて延在することにより、同じ配線層で並走しないようにしている。隣接するグローバルビット線が同じ配線層で並走する場合、図７、及び図８に示すような１２０ｎｍより距離が短いスペースで並走することになる。そのため、グローバルビット線の容量のうちサイドカップリング容量値が増大してしまい、センスアンプＳＡの入力差電位が減少して高速動作を行うことができなくなる。これに対して、本発明では、隣接するグローバルビット線を、上層配線層と下層配線層との２層に分けて延在することにより、グローバルビット線の容量のうちサイドカップリング容量値を減少し、センスアンプＳＡの高速動作を可能としている。
【００５５】
このように、半導体装置１０は、複数の第１のメモリセルを有する第１のメモリマット（サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０）と、複数の第２のメモリセルを有し、前記第１のメモリマットに隣接する第２のメモリマット（サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１）と、を備える。また、半導体装置１０は、第１のメモリマット及び第２のメモリマット上を延在し、複数の第１のメモリセル及び複数の第２のメモリセルのうち選択された１つに接続されるグローバルビット線（グローバルビット線ＧＢＬ００）を備える。また、半導体装置１０は、下層配線層（第１の配線層Ｗ１）、上層配線層（第２の配線層Ｗ２）及びこれらの間に介在する層間絶縁膜（層間絶縁膜５０、シリコン窒化膜４８）を有する多層配線構造を備える。ここで、グローバルビット線（例えばグローバルビット線ＧＢＬ００）は、第１のメモリマット上を延在する第１の部分（グローバルビット線ＧＢＬ００（Ｗ２））及び第２のメモリマット上を延在する第２の部分（グローバルビット線ＧＢＬ００（Ｗ１））を含む。また、第１の部分は、下層配線層及び上層配線層の一方（第２の配線層Ｗ２）として形成され、第２の部分は、下層配線層及び上層配線層の他方（第１の配線層Ｗ１）として形成される。
【００５６】
これにより、本発明は主ビット線（グローバルビット線ＧＢＬ００）を、下層配線層と上層配線層との２層に分けて設けることによって、グローバルビット線の容量を均一化することができる。そのため、隣接する２本のグローバルビット線において、メモリセルから読み出されたデータによりグローバルビット線に生じる初期電位にばらつきが生じることはなくなる。初期電位にばらつきがなくなることにより、隣接する２本のグローバルビット線のうちの一方のグローバルビット線に接続されるセンスアンプの動作マージンと、他方のグローバルビット線に接続されるセンスアンプの動作マージンとを合わせることが容易になる。これにより、半導体装置の動作の高速化に伴うセンスアンプの設計を容易にすることができる。
【００５７】
また、半導体装置１０において、第１のメモリマットは複数の第３のメモリセルを更に有し、第２のメモリマットは複数の第４のメモリセルを更に有する。半導体装置１０は、グローバルビット線（グローバルビット線ＧＢＬ００）に隣接して第１のメモリマット及び第２のメモリマット上を延在し、複数の第３のメモリセル及び複数の第４のメモリセルのうち選択された１つのメモリセルと接続される他のグローバルビット線（例えばグローバルビット線ＧＢＬ０１）を更に備える。他のグローバルビット線は、第１のメモリマット上を延在する第３の部分（グローバルビット線ＧＢＬ０１（Ｗ１））及び前記第２のメモリマット上を延在する第４の部分（グローバルビット線ＧＢＬ０１（Ｗ２））を含み、第３の部分は、下層配線層及び上層配線層の一方（第１の配線層Ｗ１）として形成され、第４の部分は、下層配線層及び上層配線層の他方（第２の配線層Ｗ２）として形成される。
【００５８】
これにより、隣接するグローバルビット線を、それぞれ上層配線層と下層配線層との２層に分けて延在することにより、グローバルビット線の容量のうちサイドカップリング容量値を減少し、センスアンプＳＡの高速動作を可能とすることができる。
【００５９】
本願の技術思想は、メモリ機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
例えば、メモリマットの個数や、グローバルビット線の本数は、特定の数に限定されるものではない。また、サブメモリマット領域ｓｕｂ−ＭＡＴ内のサブワード線の本数、すなわちローカルビット線ＬＢＬにおけるメモリセルの個数を、図２では１２８個にしているが、勿論この個数の限定されるものではない。
【００６０】
また、実施形態の説明では、コンタクトプラグＷ１−Ｗ２ ＣＴを、サブメモリマット領域ｓｕｂ−ＭＡＴ０３とサブメモリマット領域ｓｕｂ−ＭＡＴ０４との間に設けられた専用の領域に設けている（図３参照）。しかしながら、専用の領域を設けず、以下に説明する構成としてもよい。図９は、図２に示すメモリマットＭｅｍｏｒｙ ＭＡＴ１の他の一例を示す、詳細な回路図である。図９においては、グロールビット線ＧＢＬ００を１番目として、隣接する各グローバルビット線において、コンタクトプラグＷ１−Ｗ２ ＣＴによるタングステン層Ｗ１からタングステン層Ｗ２への接続が、次に説明するように行われている。すなわち、奇数番目のグローバルビット線については、コンタクトプラグＷ１−Ｗ２ ＣＴが、サブメモリマット領域ｓｕｂ−ＭＡＴ０３のスイッチ回路領域ＨＢＬ Ｃｏｎｔ． Ａｒｅａに設けられている。奇数番目のグローバルビット線は、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０においては、タングステン層Ｗ２により形成され、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１においては、タングステン層Ｗ１により形成される。このタングステン層Ｗ２からタングステン層Ｗ１への接続が、コンタクトプラグＷ１−Ｗ２ ＣＴにより行なわれる。また、偶数番目のグローバルビット線については、コンタクトプラグＷ１−Ｗ２ ＣＴが、サブメモリマット領域ｓｕｂ−ＭＡＴ０４のスイッチ回路領域ＨＢＬ Ｃｏｎｔ． Ａｒｅａに設けられる（図２参照）。偶数番目のグローバルビット線は、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１０においては、タングステン層Ｗ１により形成され、サブメモリマット領域ｓｕｂ−ＭＡＴ＿１１においては、タングステン層Ｗ２により形成される。このタングステン層Ｗ１からタングステン層Ｗ２への接続が、コンタクトプラグＷ１−Ｗ２ ＣＴにより行なわれている。このように、専用の領域を設けない構成とすることにより、メモリマットＭｅｍｏｒｙ ＭＡＴの面積を小さくすることができる。
【００６１】
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
【符号の説明】
【００６２】
１０…半導体装置、５…コマンドデコーダ、６…アドレス入力回路、７…メモリセルアレイ領域、７ａ…メモリセルアレイ、７ｂ…Ｘデコーダ、７ｃ…Ｙデコーダ、８…データ入出力回路、９…内部電圧発生回路、１ａ…コマンド端子、２…アドレス端子、３…データ入出力端子、４ａ…電源端子、ｓｕｂ＿ＭＡＴ＿１０，ｓｕｂ＿ＭＡＴ＿１１…サブマット領域、ＳＮ…ストレージキャパシタ、ＧＢＬ，ＧＢＬ００，ＧＢＬ０１，ＧＢＬ０２，ＧＢＬ０３…グローバルビット線、ＬＢＬ…ローカルビット線、ＳＡ…センスアンプ、ＳＡＭＰ…センスアンプ領域、ＣＴ…Ｗ１−Ｗ２コンタクトプラグ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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