(57)【要約】【課題】変換速度の高速化および変換精度の高精度化を図ることが可能なアナログ−ディジタル変換装置を提供する。【解決手段】アナログ−ディジタル変換装置２０は、制御回路９が、両積分器６，６の一方の積分器６の第２積分期間と他方の積分器６の第１積分期間とが重なるように第２切替部５，５を制御する。そして、第２積分期間は、第１積分期間と同程度の時間幅に設定してある。第２積分期間の時間幅Ｔ２は、クロックパルスの周期をＴclk〔sec〕、アナログ−ディジタル変換の所望の分解能をｎビット（ｎは自然数）とするとき、Ｔ２＝Ｔclk・２nの関係が成り立つようにしてある。基準電圧Ｖref〔Ｖ〕は、演算増幅器ＯＰの入力フルスケール電圧をＶFS〔Ｖ〕、抵抗Ｒの抵抗値をＲint〔Ω〕、コンデンサＣの容量値をＣint〔Ｆ〕とするとき、Ｖref＝−（Ｒint・Ｃint／Ｔ２）・ＶFSの関係を満たすように設定してある。【選択図】図１
2013187784.tif 000002
【特許請求の範囲】
【請求項１】
２つの積分器と、前記各積分器の各々の前段側に設けられた２つのアナログスイッチを有する第１切替部と、前記各積分器にアナログの入力電圧とアナロググラウンド電圧に対して前記入力電圧とは逆極性の基準電圧との一方を択一的に入力させる第２切替部と、前記各積分器の出力電圧を前記アナロググラウンド電圧と比較する１つのコンパレータと、２つの前記積分器のうちの１つを前記コンパレータに択一的に接続する第３切替部と、前記各積分器それぞれにおいて前記入力電圧を第１積分期間だけ積分した後に前記基準電圧を第２積分期間だけ積分する二重積分が行われるように前記第２切替部を制御する機能を有する制御手段と、前記第２積分期間毎に前記コンパレータの出力が反転するまでクロックパルスをカウントするカウンタとを備え、前記各積分器の各々は、演算増幅器と、前記第２切替部と前記演算増幅器の反転入力端子との間に設けられた抵抗と、前記演算増幅器の前記反転入力端子と前記演算増幅器の出力端子との間に接続されたコンデンサと、前記コンデンサに並列接続されたリセット用のアナログスイッチとを備え、前記制御手段は、前記第２切替部を制御するにあたって、前記両積分器の一方の前記積分器の前記第２積分期間と他方の前記積分器の前記第１積分期間とが重なるように前記第２切替部を制御するものであり、前記各積分器の各々のリセット期間、第１積分期間、第２積分期間それぞれの時間幅をＴ０〔sec〕、Ｔ１〔sec〕およびＴ２〔sec〕とするとき、
【数１】
2013187784.tif 000016
の関係が成り立つようにし、クロックパルスの周期をＴclk〔sec〕、アナログ−ディジタル変換の所望の分解能をｎビット（ｎは自然数）とするとき、
【数２】
2013187784.tif 000017
の関係が成り立つようにし、前記基準電圧をＶref〔Ｖ〕、前記演算増幅器の入力フルスケール電圧をＶFS〔Ｖ〕、前記抵抗の抵抗値をＲint〔Ω〕、前記コンデンサの容量値をＣint〔Ｆ〕とするとき、
【数３】
2013187784.tif 000018
の関係を満たすことを特徴とするアナログ−ディジタル変換装置。
【請求項２】
前記第１切替部の前段側に設けられたアンプと、前記アンプの一対の入力端子間が非接続状態にある第１状態と接続状態にある第２状態と切り替える入力切替部と、前記第１状態のときに前記第１積分期間が設定された前記積分器の前記第２積分期間に対応した前記カウント値と前記第２状態のときに前記第１積分期間が設定された前記積分器の前記第２積分期間に対応した前記カウント値との差分値をディジタル値として出力するディジタル回路とを備え、前記制御手段は、前記入力切替部を制御することによって前記第１状態と前記第２状態とを交互に切り替えさせ、前記第１状態のときに前記二重積分が開始される前記積分器と前記第２状態のときに前記二重積分が開始される前記積分器とが異なるように前記第２切替部を制御することを特徴とする請求項１記載のアナログ−ディジタル変換装置。
【請求項３】
前記第１切替部の前段側に設けられたアンプと、前記アンプの一対の入力端子間が非接続状態にある第１状態と接続状態にある第２状態と切り替える入力切替部と、前記第１状態のときに前記第１積分期間が設定された前記積分器の前記第２積分期間に対応した前記カウント値と前記第２状態のときに前記第１積分期間が設定された前記積分器の前記第２積分期間に対応した前記カウント値との差分値をディジタル値として出力するディジタル回路とを備え、前記制御手段は、前記入力切替部を制御することによって前記第１状態と前記第２状態とを交互に切り替えさせ、時系列的に連続して現われる前記第１状態と前記第２状態との組み合わせごとに、前記第１状態のときに前記二重積分が開始される前記積分器と前記第２状態のときに前記二重積分が開始される前記積分器とが同一となるように前記第２切替部を制御することを特徴とする請求項１記載のアナログ−ディジタル変換装置。
【請求項４】
前記第１切替部の前段側に設けられたアンプと、前記アンプの一対の入力端子間が非接続状態にある第１状態と接続状態にある第２状態と切り替える入力切替部と、前記カウンタのカウント値を記憶可能な第１メモリと、前記カウンタの後段に設けられた第１演算器と、前記第１演算器の出力値を記憶可能な第２メモリと、前記第１演算器の後段に設けられた第２演算器とを備え、前記前記制御手段は、前記第１状態と前記第２の状態とが交互に現われるように前記入力切替部を制御し、前記第１状態、前記第２状態それぞれのときにおいて、前記一方の前記積分器の二重積分と前記他方の前記積分器の二重積分とが順次開始されるように前記第２切替部を制御し、前記第１状態で二重積分が開始された前記一方の積分器の前記第２積分期間に対応した前記カウント値と前記第１状態で二重積分が開始された前記他方の積分器の前記第２積分期間に対応した前記カウント値とを前記第１演算器により加算させ、前記第２状態で二重積分が開始された前記一方の積分器の前記第２積分期間に対応した前記カウント値と前記第２状態で二重積分が開始された前記他方の積分器の前記第２積分期間に対応した前記カウント値とを前記第１演算器により加算させ、前記第２状態のときの２つの前記カウント値の和から前記第１状態のときの２つの前記カウント値の和を前記第２演算器により減算させることを特徴とする請求項１記載のアナログ−ディジタル変換装置。
【請求項５】
前記カウンタの後段に設けられたディジタル回路を備え、前記制御手段は、前記第１積分期間、前記第２積分期間の時間幅を、それぞれ前記Ｔ１、前記Ｔ２のＮ（Ｎは２以上の整数）分の１とし、前記Ｔ１、前記Ｔ２それぞれを１フレームとして前記１フレームごとに二重積分がＮ回ずつ行われて前記カウンタのカウント値が前記ディジタル回路において加算されるように前記第１切替部、前記第２切替部、前記第３切替部および前記ディジタル回路を制御することを特徴とする請求項１記載のアナログ−ディジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ−ディジタル変換装置に関するものである。
【背景技術】
【０００２】
従来から、アナログ−ディジタル変換回路を備えたセンサ装置の一例としては、図１３に示す構成のセンサ装置１００が提案されている（特許文献１）。
【０００３】
このセンサ装置１００は、物理量を電圧値に変換し、当該電圧値を表す電圧信号を出力する電圧検出型のセンサ部１２０、チョッパアンプ部１１０およびアナログ−ディジタル変換回路１１２を備えている。また、センサ装置１００は、チョッパアンプ部１１０、ＡＤ変換回路１１２などを統括的に制御するコントローラ（制御部）１１１を備えている。
【０００４】
ＡＤ変換回路１１２は、いわゆる二重積分型Ａ／Ｄコンバータで構成されている。ＡＤ変換回路１１２は、積分器（積分部）１１３、比較器１１５、ＣＲ発振回路（発振部）１１６およびカウンタ１１７を備えている。
【０００５】
ＡＤ変換回路１１２は、チョッパアンプ１１０から出力された電圧信号が積分器１１３において積分され、その積分値に応じた値のディジタル信号が出力される。
【０００６】
また、従来から、二重積分方式によるアナログ−ディジタル変換器として２つの積分器を備えたものが知られている（例えば、特許文献２）。
【０００７】
特許文献２には、１つのチャネルの被変換入力に対する基準電圧を一方の積分器で積分している期間内において他方の積分器により次のチャネルの被変換入力の積分を行うように構成し、これを交互に行うようにしたアナログ−ディジタル変換器が記載されている。そして、特許文献２には、このアナログ−ディジタル変換器によれば、積分器が１つの従来のアナログ−ディジタル変換器に比べて、多チャネルの被変換入力を高速でディジタル信号に変換できる旨が記載されている。
【０００８】
特許文献２には、上述のように２つの積分器を備えたアナログ−ディジタル変換器が、データロガーのように多チャンネルの入力を取り扱う機器に用いて好適である旨が記載されている。また、特許文献２には、２つの積分器のオフセットによるカウント差はディジタル変換の前にキャリブレーテッドゼロを行うようにすれば補償することができる旨が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−４７７７５号公報
【特許文献２】特開昭５８−１０７７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述のように２つの積分器を備えたアナログ−ディジタル変換器では、変換速度の高速化を図ることが可能となる。
【００１１】
しかしながら、特許文献２には、基準電圧をどのように決めるかについて記載されていない。この点については、特許文献１も同様である。また、特許文献１や特許文献２に記載されたアナログ−ディジタル変換器のように二重積分を行うアナログ−ディジタル変換器では、基準電圧が大きくなるほど、第２積分期間（放電期間）の電圧変化の傾きが大きくなって、変換精度が低下する傾向にある。
【００１２】
本発明は上記事由に鑑みて為されたものであり、その目的は、変換速度の高速化および変換精度の高精度化を図ることが可能なアナログ−ディジタル変換装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明のアナログ−ディジタル変換装置は、２つの積分器と、前記各積分器の各々の前段側に設けられた２つのアナログスイッチを有する第１切替部と、前記各積分器にアナログの入力電圧とアナロググラウンド電圧に対して前記入力電圧とは逆極性の基準電圧との一方を択一的に入力させる第２切替部と、前記各積分器の出力電圧を前記アナロググラウンド電圧と比較する１つのコンパレータと、２つの前記積分器のうちの１つを前記コンパレータに択一的に接続する第３切替部と、前記各積分器それぞれにおいて前記入力電圧を第１積分期間だけ積分した後に前記基準電圧を第２積分期間だけ積分する二重積分が行われるように前記第２切替部を制御する機能を有する制御手段と、前記第２積分期間毎に前記コンパレータの出力が反転するまでクロックパルスをカウントするカウンタとを備え、前記各積分器の各々は、演算増幅器と、前記第２切替部と前記演算増幅器の反転入力端子との間に設けられた抵抗と、前記演算増幅器の前記反転入力端子と前記演算増幅器の出力端子との間に接続されたコンデンサと、前記コンデンサに並列接続されたリセット用のアナログスイッチとを備え、前記制御手段は、前記第２切替部を制御するにあたって、前記両積分器の一方の前記積分器の前記第２積分期間と他方の前記積分器の前記第１積分期間とが重なるように前記第２切替部を制御するものであり、前記各積分器の各々のリセット期間、第１積分期間、第２積分期間それぞれの時間幅をＴ０〔sec〕、Ｔ１〔sec〕およびＴ２〔sec〕とするとき、
【００１４】
【数１】
2013187784.tif 000003
【００１５】
の関係が成り立つようにし、クロックパルスの周期をＴclk〔sec〕、アナログ−ディジタル変換の所望の分解能をｎビット（ｎは自然数）とするとき、
【００１６】
【数２】
2013187784.tif 000004
【００１７】
の関係が成り立つようにし、前記基準電圧をＶref〔Ｖ〕、前記演算増幅器の入力フルスケール電圧をＶFS〔Ｖ〕、前記抵抗の抵抗値をＲint〔Ω〕、前記コンデンサの容量値をＣint〔Ｆ〕とするとき、
【００１８】
【数３】
2013187784.tif 000005
【００１９】
の関係を満たすことを特徴とする。
【００２０】
このアナログ−ディジタル変換装置において、前記第１切替部の前段側に設けられたアンプと、前記アンプの一対の入力端子間が非接続状態にある第１状態と接続状態にある第２状態と切り替える入力切替部と、前記第１状態のときに前記第１積分期間が設定された前記積分器の前記第２積分期間に対応した前記カウント値と前記第２状態のときに前記第１積分期間が設定された前記積分器の前記第２積分期間に対応した前記カウント値との差分値をディジタル値として出力するディジタル回路とを備え、前記制御手段は、前記入力切替部を制御することによって前記第１状態と前記第２状態とを交互に切り替えさせ、前記第１状態のときに前記二重積分が開始される前記積分器と前記第２状態のときに前記二重積分が開始される前記積分器とが異なるように前記第２切替部を制御することが好ましい。
【００２１】
このアナログ−ディジタル変換装置において、前記第１切替部の前段側に設けられたアンプと、前記アンプの一対の入力端子間が非接続状態にある第１状態と接続状態にある第２状態と切り替える入力切替部と、前記第１状態のときに前記第１積分期間が設定された前記積分器の前記第２積分期間に対応した前記カウント値と前記第２状態のときに前記第１積分期間が設定された前記積分器の前記第２積分期間に対応した前記カウント値との差分値をディジタル値として出力するディジタル回路とを備え、前記制御手段は、前記入力切替部を制御することによって前記第１状態と前記第２状態とを交互に切り替えさせ、時系列的に連続して現われる前記第１状態と前記第２状態との組み合わせごとに、前記第１状態のときに前記二重積分が開始される前記積分器と前記第２状態のときに前記二重積分が開始される前記積分器とが同一となるように前記第２切替部を制御することが好ましい。
【００２２】
このアナログ−ディジタル変換装置において、前記第１切替部の前段側に設けられたアンプと、前記アンプの一対の入力端子間が非接続状態にある第１状態と接続状態にある第２状態と切り替える入力切替部と、前記カウンタのカウント値を記憶可能な第１メモリと、前記カウンタの後段に設けられた第１演算器と、前記第１演算器の出力値を記憶可能な第２メモリと、前記第１演算器の後段に設けられた第２演算器とを備え、前記前記制御手段は、前記第１状態と前記第２の状態とが交互に現われるように前記入力切替部を制御し、前記第１状態、前記第２状態それぞれのときにおいて、前記一方の前記積分器の二重積分と前記他方の前記積分器の二重積分とが順次開始されるように前記第２切替部を制御し、前記第１状態で二重積分が開始された前記一方の積分器の前記第２積分期間に対応した前記カウント値と前記第１状態で二重積分が開始された前記他方の積分器の前記第２積分期間に対応した前記カウント値とを前記第１演算器により加算させ、前記第２状態で二重積分が開始された前記一方の積分器の前記第２積分期間に対応した前記カウント値と前記第２状態で二重積分が開始された前記他方の積分器の前記第２積分期間に対応した前記カウント値とを前記第１演算器により加算させ、前記第２状態のときの２つの前記カウント値の和から前記第１状態のときの２つの前記カウント値の和を前記第２演算器により減算させることが好ましい。
【００２３】
このアナログ−ディジタル変換装置において、前記カウンタの後段に設けられたディジタル回路を備え、前記制御手段は、前記第１積分期間、前記第２積分期間の時間幅を、それぞれ前記Ｔ１、前記Ｔ２のＮ（Ｎは２以上の整数）分の１とし、前記Ｔ１、前記Ｔ２それぞれを１フレームとして前記１フレームごとに二重積分がＮ回ずつ行われて前記カウンタのカウント値が前記ディジタル回路において加算されるように前記第１切替部、前記第２切替部、前記第３切替部および前記ディジタル回路を制御することが好ましい。
【発明の効果】
【００２４】
本発明のアナログ−ディジタル変換装置においては、変換速度の高速化および変換精度の高精度化を図ることが可能となる。
【図面の簡単な説明】
【００２５】
【図１】（ａ）は実施形態１のアナログ−ディジタル変換装置の回路図、（ｂ）は実施形態１のアナログ−ディジタル変換装置の動作説明図である。
【図２】同上のアナログ−ディジタル変換装置の基本動作説明図である。
【図３】同上のアナログ−ディジタル変換装置の動作説明図である。
【図４】実施形態２のアナログ−ディジタル変換装置の回路図である。
【図５】同上のアナログ−ディジタル変換装置の動作説明図である。
【図６】比較例のアナログ−ディジタル変換装置の動作説明図である。
【図７】実施形態３のアナログ−ディジタル変換装置の回路図である。
【図８】同上のアナログ−ディジタル変換装置の動作説明図である。
【図９】実施形態４のアナログ−ディジタル変換装置の回路図である。
【図１０】同上のアナログ−ディジタル変換装置の動作説明図である。
【図１１】実施形態５のアナログ−ディジタル変換装置の回路図である。
【図１２】同上のアナログ−ディジタル変換装置の動作説明図である。
【図１３】従来のセンサ装置の一例の構成図である。
【発明を実施するための形態】
【００２６】
（実施形態１）
以下では、本実施形態のアナログ−ディジタル変換装置（Ａ−Ｄ変換装置と略称する）２０について図１〜図３に基づいて説明する。
【００２７】
Ａ−Ｄ変換装置２０は、２つの積分器６，６と、各積分器６，６の各々の前段側に設けられた２つのアナログスイッチ４１，４１を有する第１切替部４とを備えている。
【００２８】
また、Ａ−Ｄ変換装置２０は、各積分器６，６にアナログの入力電圧Ｖinとアナロググラウンド電圧ＶAGNDに対して入力電圧Ｖinとは逆極性の基準電圧Ｖrefとの一方を択一的に入力させる第２切替部５，５を備えている。
【００２９】
また、Ａ−Ｄ変換装置２０は、各積分器６，６の出力電圧Ｖout，Ｖoutをアナロググラウンド電圧ＶAGNDと比較する１つのコンパレータ８と、２つの積分器６，６のうちの１つをコンパレータ８に択一的に接続する第３切替部７とを備えている。
【００３０】
また、Ａ−Ｄ変換装置２０は、第１切替部４、第２切替部５，５および第３切替部７を制御する制御回路９を備えている。制御回路９は、各積分器６，６それぞれにおいて入力電圧Ｖinを第１積分期間だけ積分した後に基準電圧Ｖrefを第２積分期間だけ積分する二重積分が行われるように第２切替部５，５を制御する機能を有する制御手段を構成している。図１（ｂ）、図２および図３の各々では、第１積分期間の時間幅をＴ１、第２積分期間の時間幅をＴ２としてある。なお、Ｔ１、Ｔ２それぞれの単位は、〔sec〕である。
【００３１】
また、Ａ−Ｄ変換装置２０は、第２積分期間毎にコンパレータ８の出力が反転するまでクロックパルスをカウントするカウンタ１１を備えている。
【００３２】
以下、本実施形態のＡ−Ｄ変換装置２０の各構成要素について詳細に説明する。
【００３３】
上述の２つの積分器６，６は、同じ構成を有している。以下では、説明の便宜上、図１（ａ）における上側の積分器６を積分器６ａ、下側の積分器６を積分器６ｂと称することもある。また、以下では、各積分器６，６の出力電圧Ｖout，Ｖoutに関して、積分器６ａの出力電圧Ｖoutを出力電圧Ｖoutaと称し、積分器６ｂの出力電圧Ｖoutを出力電圧Ｖoutbと称することもある。
【００３４】
各積分器６，６の各々は、演算増幅器ＯＰ１と、第２切替部４と演算増幅器ＯＰ１の反転入力端子との間に設けられた抵抗Ｒと、演算増幅器ＯＰの反転入力端子と演算増幅器ＯＰの出力端子との間に接続されたコンデンサＣとを備えている。ここで、積分器６は、演算増幅器ＯＰ１の非反転入力端子の電位が、アナロググラウンド電圧ＶAGNDに設定されるように構成されている。要するに、積分器６は、演算増幅器ＯＰ１と抵抗ＲとコンデンサＣとを用いた反転積分器の構成となっており、抵抗ＲとコンデンサＣとの直列回路を有している。
【００３５】
第１切替部４は、各積分器６，６それぞれの前段側に設けられた２つのアナログスイッチ４１，４１を備えている。各アナログスイッチ４１，４１の状態は、制御回路９によって制御される。なお、以下では、説明の便宜上、図１（ａ）における上側のアナログスイッチ４１をアナログスイッチ４１ａ、下側のアナログスイッチ４１をアナログスイッチ４１ｂと称することがある。各アナログスイッチ４１，４１の各々は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００３６】
第２切替部５は、積分器６に入力電圧Ｖinとアナロググラウンド電圧ＶAGNDに対して入力電圧Ｖinとは逆極性の基準電圧Ｖrefとのいずれかを択一的に入力させることができる構成となっている。アナロググラウンド電圧ＶAGNDは、Ａ−Ｄ変換装置２０の電源電圧ＶDDとグランド電圧（０Ｖ）との間に設定してある（図３参照）。アナロググラウンド電圧ＶAGNDは、例えば、バンドギャップリファレンス回路（図示せず）の出力から生成することが好ましい。基準電圧Ｖrefは、アナロググラウンド電圧ＶAGNDから生成されていることが好ましい。
【００３７】
各第２切替部５の各々は、第１切替部４のアナログスイッチ４１と積分器６との間に設けられたアナログスイッチ５１と、基準電圧Ｖrefを出力する基準電圧発生回路（図示せず）と積分器６との間に設けられたアナログスイッチ５２とを備えている。要するに、第２切替部５は、２つのアナログスイッチ５１，５２を備えている。各アナログスイッチ５１，５２の状態は、制御回路９によって制御される。各アナログスイッチ５１，５２の各々は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。以下では、説明の便宜上、図１（ａ）における上側の第２切替部５を第２切替部５ａ、下側の第２切替部５を第２切替部５ｂと称することもある。
【００３８】
第３切替部７は、各積分器６，６それぞれとコンパレータ８との間に設けられた２つのアナログスイッチ７１，７１を備えている。各アナログスイッチ７１，７１の状態は、制御回路９によって制御される。各アナログスイッチ７１，７１の各々は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。以下では、説明の便宜上、図１（ａ）における上側のアナログスイッチ７１をアナログスイッチ７１ａ、下側のアナログスイッチ７１をアナログスイッチ７１ｂと称することもある。
【００３９】
上述の積分器６は、入力電圧Ｖinを第１積分期間だけ積分した後に、アナロググラウンド電圧ＶAGNDに対して入力電圧Ｖinとは逆極性の基準電圧Ｖrefを積分する。ここで、積分器６は、基準電圧Ｖrefを積分する第２積分期間に、コンデンサＣの電荷が放電される。なお、図１（ｂ）、図２および図３それぞれでは、アナロググラウンド電圧ＶAGNDに対する入力電圧Ｖinの極性がマイナスの場合について、積分器６の出力電圧Ｖoutの経時変化を示してある。
【００４０】
また、積分器６は、コンデンサＣに、リセット用のアナログスイッチ６１が並列接続されている。したがって、積分器６は、リセット用のアナログスイッチ６１をオンさせることにより、コンデンサＣの残留電荷を放電させるリセット期間を設けることができる。図１（ｂ）、図２および図３では、リセット期間の時間幅をＴ０としてある。Ｔ０の単位は、〔sec〕である。このアナログスイッチ６１の状態は、制御回路９によって制御される。アナログスイッチ６１は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００４１】
制御回路９は、積分器６ごとに、リセット期間、第１積分期間、第２積分期間がサイクリックに繰り返されるように、各アナログスイッチ５１〜５３，６１のオンオフのタイミングを制御する。また、制御回路９は、カウンタ１１のカウント値が第２積分期間の終了直後に出力され、カウンタ１１のカウント値がリセットされるように、カウンタ１１を制御する。
【００４２】
上述のカウンタ１１は、一定周期のクロックパルスを出力するクロックパルス発生部１０からのクロックパルスをカウントする。このカウンタ１１は、積分器６のリセット期間に、制御回路９からのリセット信号によってリセットされ、制御回路９からのカウント開始信号によって積分器６の第２積分期間の開始と同時に動作（カウント動作）が開始され、その後にコンパレータ８の出力Ｖout2が変化（反転）したときに制御回路９からの停止信号によって動作（カウント動作）が終了される。要するに、制御回路９は、第２積分期間にカウンタ１１のカウント動作を開始させ第２積分期間においてコンパレータ８の出力Ｖout2が反転したときにカウンタ１１のカウント動作を停止させる機能を有している。したがって、カウンタ１１は、第２積分期間において積分器６の出力電圧Ｖoutがアナロググラウンド電圧ＶAGNDに戻るまでの放電期間Ｔ４（図１（ｂ）、図３参照）のみクロックパルスをカウントする。図１（ｂ）および図２では、放電期間の時間幅をＴ４としてある。Ｔ４の単位は、〔sec〕である。
【００４３】
ところで、積分器６の出力電圧Ｖoutの絶対値は、第１積分期間においては入力電圧Ｖinの値（平均値）に比例した傾きで増加し、第２積分期間においては一定の傾きで減少するので、放電期間の時間幅Ｔ４は、入力電圧Ｖinに比例する。さらに説明すれば、抵抗Ｒの抵抗値をＲint〔Ω〕、コンデンサの容量値をＣint〔Ｆ〕、入力電圧Ｖinの単位を〔Ｖ〕、第１積分期間の終了時における積分器６の出力電圧ＶoutをＶａ〔Ｖ〕とすると、Ｖａは下記（１）式により表される。
【００４４】
【数４】
2013187784.tif 000006
【００４５】
また、第１積分期間の時間幅Ｔ１は、下記（２）式により表される。
【００４６】
【数５】
2013187784.tif 000007
【００４７】
また、放電期間の時間幅Ｔ４は、下記（３）式により表される。
【００４８】
【数６】
2013187784.tif 000008
【００４９】
そして、（２）式および（３）式から、入力電圧Ｖinは、下記（４）式により表される。
【００５０】
【数７】
2013187784.tif 000009
【００５１】
したがって、カウンタ１１のカウント値は、入力電圧Ｖinに比例した値となる。
【００５２】
カウンタ１１としては、１２ビットのカウンタを用いている。カウンタ１１は、１２ビットのカウンタに限らず、例えば、８ビットのカウンタや１６ビットのカウンタなどを用いてもよい。また、クロックパルス発生部１０は、例えば、ＣＲ発振回路などにより構成すればよい。また、クロックパルス発生部１０は、制御回路９に設けてもよい。
【００５３】
本実施形態では、アナロググラウンド電圧ＶAGNDを１．２Ｖに設定してあるが、これに限らず、例えば、０．６Ｖなどでもよい。
【００５４】
また、本実施形態では、リセット期間の時間幅Ｔ０、第１積分期間の時間幅Ｔ１、第２積分期間の時間幅Ｔ２について、Ｔ０＋Ｔ１＝Ｔ２の関係が成り立つように設定してある。ここにおいて、第２積分期間の時間幅Ｔ２は、第１積分期間の時間幅Ｔ１と同程度の時間幅に設定することが好ましい。言い換えれば、リセット期間の時間幅Ｔ０は、第１積分期間の時間幅Ｔ１に比べて無視できる程度に短いことが好ましい。そして、制御回路９は、一方の積分器６のリセット期間の開始時点と他方の積分器６の第２積分期間の開始時点とが一致するように第２切替部５，５などを制御する。つまり、制御回路９は、第２切替部５，５を制御するにあたって、両積分器６，６の一方の積分器６（積分器６ａあるいは積分器６ｂ）の第２積分期間と他方の積分器６（積分器６ｂあるいは積分器６ａ）の第１積分期間とが重なるように第２切替部５，５を制御する。図３には、積分器６ａ，６ｂの出力電圧Ｖouta，Ｖoutbそれぞれを例示してある。図３中の黒三角と“データ確定”の表記との組み合せは、黒三角の頂点で指している時刻が、カウンタ１１のカウント値からなるデータが確定するタイミングであることを説明するためのものである。
【００５５】
制御回路９は、適宜のプログラムを搭載したマイクロコンピュータなどにより構成してもよいし、タイミングコントロール回路や、それぞれ所望の機能を実現するように設計した複数の回路などの組み合わせにより構成してもよい。
【００５６】
ところで、第２積分期間の時間幅Ｔ２については、クロックパルスの周期をＴclk〔sec〕、アナログ−ディジタル変換の所望の分解能をｎビット（ｎは自然数）とするとき、下記（５）式が成り立つように設定してある。
【００５７】
【数８】
2013187784.tif 000010
【００５８】
本実施形態のＡ−Ｄ変換装置２０では、クロックパルスの周期Ｔclk〔sec〕を２５×１０−６〔sec〕、上述の分解能を１０ビット（ｎ＝１０）にそれぞれ設定してあるが、これらの値は特に限定するものではない。
【００５９】
また、本実施形態のＡ−Ｄ変換装置２０では、第１積分期間の終了時点での積分器６の出力電圧Ｖoutの最大値が演算増幅器ＯＰ１の入力フルスケール電圧をＶFS〔Ｖ〕であるとしたとき、この最大値が第２積分期間の時間幅Ｔ２丁度で放電されるように基準電圧Ｖrefを設定してある。積分器６の出力電圧Ｖoutは、下記（６）式で表すことができる。
【００６０】
【数９】
2013187784.tif 000011
【００６１】
ここで、第２積分期間に積分器６に入力される電圧が基準電圧Ｖrefであること、第２積分期間の時間幅がＴ２であること、第１積分期間の終了時点での出力電圧Ｖoutが入力フルスケール電圧ＶFS〔Ｖ〕であることを考慮すると、（６）式を下記（７）式のように変更することができる。
【００６２】
【数１０】
2013187784.tif 000012
【００６３】
（７）式から、基準電圧Ｖrefの単位を〔Ｖ〕、演算増幅器ＯＰ１の入力フルスケール電圧をＶFS〔Ｖ〕、クロックパルスの周期をＴclk〔sec〕、抵抗Ｒの抵抗値をＲint〔Ω〕、コンデンサＣの容量値をＣint〔Ｆ〕、第２積分期間の時間幅をＴ２〔sec〕とするとき、基準電圧Ｖrefは、下記（８）式で表すことができる。
【００６４】
【数１１】
2013187784.tif 000013
【００６５】
本実施形態のＡ−Ｄ変換装置２０では、基準電圧Ｖrefを、（８）式の関係を満たすように設定してある。
【００６６】
一方、第２積分期間における積分器６の出力電圧Ｖoutの傾きは、−Ｖref／（Ｒint・Ｃint）で決まる。したがって、積分器６は、基準電圧Ｖrefを小さくすれば、第２積分期間の出力電圧Ｖoutの傾きの絶対値が小さくなり、放電期間の時間幅Ｔ４が長くなる。これにより、カウンタ１１は、カウント値が大きくなる。
【００６７】
以上説明したＡ−Ｄ変換装置２０は、制御回路９が、両積分器６，６の一方の積分器６の第２積分期間と他方の積分器６の第１積分期間とが重なるように第２切替部５，５を制御する。そして、第２積分期間の時間幅Ｔ２は、第１積分期間の時間幅Ｔ１と同程度に設定してある。これにより、Ａ−Ｄ変換装置２０は、積分器６を２つ備えていない場合（つまり、積分器６が１つの場合）に比べて、変換速度の高速化を図ることが可能となる。
【００６８】
また、Ａ−Ｄ変換装置２０は、各積分器６，６の各々の基準電圧Ｖrefを上述の（８）式で決まる値に設定してあるので、変換速度の高速化を図りながらも、変換精度の高精度化を図ることが可能となる。また、Ａ−Ｄ変換装置２０は、第２積分期間の時間幅Ｔ２を第１積分期間の時間幅Ｔ１と同程度に設定してあるので、特許文献１に記載された１つの積分器１１３を利用したＡＤ変換回路１１２（図１３参照）と同じＡ／Ｄ変換の分解能を実現する場合、第２積分期間の時間幅Ｔ２を長くすることが可能となる。このため、Ａ−Ｄ変換装置２０は、コンパレータ８の動作速度が遅くてもよいので、コンパレータ８として上述のＡＤ変換回路１１２の比較器１１５（図１３参照）よりも動作速度の遅いものを採用すれば、低消費電力化を図ることが可能となる。
【００６９】
ところで、図２に示した、第１積分期間および第２積分期間における積分器６の出力電圧Ｖoutの変化のパターンＡ１は、アナロググラウンド電圧ＶAGNDに対して入力電圧Ｖinの極性（入力電圧Ｖinの平均値の極性）がマイナスの場合である。そして、Ａ−Ｄ変換装置２０は、単極性（モノポーラ）の入力電圧Ｖinを入力対象としている。
【００７０】
ただし、Ａ−Ｄ変換装置２０は、アナロググラウンド電圧ＶAGNDに対して入力電圧Ｖinの極性（入力電圧Ｖinの平均値の極性）がプラスとなるようにアナロググラウンド電圧ＶAGNDを設定し、単極性（モノポーラ）の入力電圧Ｖinを入力対象とするようにしてもよい。
【００７１】
また、Ａ−Ｄ変換装置２０は、アナロググラウンド電圧ＶAGNDに対して入力電圧Ｖinの極性（入力電圧Ｖinの平均値の極性）がプラスとマイナスとのいずれにもなりうるようにアナロググラウンド電圧を設定し、両極性（バイポーラ）の入力電圧Ｖinを入力対象とするようにしてもよい。両極性の入力電圧Ｖinを入力対象する場合には、アナロググラウンド電圧ＶAGNDを基準として極性の異なる２種類の基準電圧Ｖref，−Ｖrefを各積分器６の各々に入力可能となるように第２切替部５を構成する必要がある。このような第２切替部５は、例えば、基準電圧Ｖrefを出力する上述の基準電圧発生回路（第１基準電圧発生回路）と積分器６との間に設けられたアナログスイッチ５２の他に、基準電圧−Ｖrefを出力する基準電圧発生回路（第２基準電圧発生回路）と積分器６との間に設けられたアナログスイッチを追加すればよい。
【００７２】
また、制御回路９には、積分器６の出力電圧Ｖoutのアナロググラウンド電圧ＶAGNDに対する大／小に基づくプラス／マイナスの極性を“Ｈ”／“Ｌ”として判定して出力する機能と、極性判定結果に基づいて第２切替部５を制御する機能とを付加すればよい。この場合、制御回路９は、第１積分期間Ｔ１の終了時におけるコンパレータ８の出力Ｖout2に基づいて極性を判定することが好ましい。この制御回路９は、コンパレータ８の出力Ｖout2がＨレベルの場合には積分器６の出力電圧Ｖoutの極性を“Ｈ”（プラス）として判定し、コンパレータ８の出力Ｖout2がＬレベルの場合には積分器６の出力電圧Ｖoutの極性を“Ｌ”（マイナス）と判定することが好ましい。また、制御回路９は、積分器６の出力電圧Ｖoutについての極性判定結果に基づいて、積分器６に基準電圧Ｖrefと基準電圧−Ｖrefとのいずれか一方が入力されるように第２切替部５を制御することが好ましい。
【００７３】
また、カウンタ１１の後段には、例えば、制御回路９での極性判定結果の極性とは逆の極性を表す符号をカウンタ１１のカウント値に付加したディジタル値として出力させる符号付加回路を設ければよい。
【００７４】
（実施形態２）
以下では、本実施形態のＡ−Ｄ変換装置２０について、図４に基づいて説明する。
【００７５】
本実施形態のＡ−Ｄ変換装置２０は、アンプ３、入力切替部２およびディジタル回路１２を備えている点などが実施形態１のＡ−Ｄ変換装置２０と相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を適宜省略する。
【００７６】
アンプ３は、第１切替部４の前段側に設けられている。アンプ３は、センサ部１とＡ−Ｄ変換装置２０とで構成されるセンサ装置におけるセンサ部１の出力電圧を増幅するものである。
【００７７】
センサ部１は、検出対象の物理量や化学量などに応じたアナログの出力電圧（アナログ電圧）を発生するものであればよい。
【００７８】
センサ部１としては、例えば、サーモパイル型の赤外線センサを用いることができる。サーモパイル型の赤外線センサとしては、サーモパイルからなる感温部および当該感温部の出力電圧を取り出すためのＭＯＳトランジスタを具備する複数の画素部が、半導体基板の一表面側において２次元アレイ状に配置された赤外線アレイセンサを用いてもよい。この場合には、センサ部１の各画素部それぞれがセンサ素子部を構成するので、各センサ素子部１の出力電圧をアンプ３へ順次入力させるマルチプレクサを、センサ部１と入力切替部２との間に備えた構成とすればよい。そして、マルチプレクサは、第１状態の場合には１つの入力端と出力端との間が接続され、第２状態の場合には全ての入力端と出力端との間が未接続となるように、制御回路９によって制御すればよい。
【００７９】
なお、この赤外線アレイセンサを温度センサとして用いる場合には、半導体基板の温度を一定に保つことで感温部におけるサーモパイルの冷接点の温度を一定温度に保つペルチェ素子を用いるか、あるいは、冷接点の温度を検出するサーミスタを設けることが好ましい。サーミスタを設ける場合には、このサーミスタも、センサ部１のセンサ素子部として扱うことができる。
【００８０】
Ａ−Ｄ変換装置２０によるアナログ−ディジタル変換の対象となるアナログ電圧の出力源は、センサ部１に限定するものではない。また、センサ部１の出力が電流の場合には、センサ部１とＡ−Ｄ変換装置２０との間に電流−電圧変換回路を設ければよい。
【００８１】
アンプ３としては、例えば、チョッパアンプを用いることができる。本実施形態のＡ−Ｄ変換装置２０は、この１つのアンプ３と各積分器６，６の各々との間に、第１切替部４の各アナログスイッチ４１，４１が１つずつ設けられている。
【００８２】
入力切替部２は、アンプ３の一対の入力端子間が非接続状態にある第１状態と接続状態にある第２状態と切り替えるためのものである。
【００８３】
入力切替部２は、アンプ３の一対の入力端子間に接続されたアナログスイッチ２１により構成されている。アナログスイッチ２１は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。アナログスイッチ２１は、制御回路９によって制御される。入力切替部２は、アンプ３が備えたものでもよい。
【００８４】
本実施形態のＡ−Ｄ変換装置２０では、アナログスイッチ２１がオフの場合にはアンプ３の一対の入力端子間が非接続状態、つまり、第１状態となる。一方、Ａ−Ｄ変換装置２０は、アナログスイッチ２１がオンの場合にはアンプ３の一対の入力端子間が接続状態、つまり、第２状態となる。
【００８５】
第１状態において積分器６による二重積分を行う場合、カウンタ１１からは、センサ部１の出力電圧をアンプ３により増幅することで得られた入力電圧Ｖinに応じたカウント値が出力される。
【００８６】
一方、第２状態において積分器６による二重積分を行う場合、カウンタ１１からは、アンプ３の両入力端子間を短絡したときのアンプ３の出力電圧（オフセット電圧）からなる入力電圧Ｖinに応じたカウント値が出力される。
【００８７】
制御回路９は、入力切替部２を制御することによって第１状態と第２状態とを交互に切り替えさせ、第１状態のときに二重積分が開始される積分器６と第２状態のときに二重積分が開始される積分器６とが異なるように第２切替部５，５を制御する。Ａ−Ｄ変換装置２０は、２つの積分器６，６を備えているので、センサ部１とアンプ３とが接続された第１状態のときに、制御回路９によって択一的に選択された積分器６により二重積分を行うことができる。また、Ａ−Ｄ変換装置２０は、センサ部１とアンプ３とが未接続でアンプ３の両入力端子間が短絡された第２状態のときも、制御回路９によって択一的に選択された積分器６により二重積分を行うことができる。より具体的には、制御回路９は、第１状態のときに積分器６ａで二重積分が開始され、第２状態のときに積分器６ｂで二重積分が開始されるように、第２切替部５ａ，５ｂを制御する。
【００８８】
第１状態において積分器６ａによる二重積分を行う場合、制御回路９は、第１切替部４のアナログスイッチ４１ａをオン、アナログスイッチ４１ｂをオフ、第３切替部７のアナログスイッチ７１ａをオン、アナログスイッチ７１ｂをオフに制御する。また、制御回路９は、第２切替部５ａのアナログスイッチ５１をオンに制御することによって、積分器６ａに、第１積分期間の間、入力電圧Ｖinの積分を行わせ、その後、第２切替部５ａのアナログスイッチ５２をオンに制御することによって、積分器６ａに、第２積分期間の間、基準電圧Ｖrefの積分を行わせる。したがって、カウンタ１１からディジタル回路１２には、センサ部１の出力電圧をアンプ３により増幅することで得られた入力電圧Ｖinに応じたカウント値が入力される。
【００８９】
第２状態において積分器６ａによる二重積分を行う場合、制御回路９は、入力切替部２以外、第１状態の場合と同様の制御を行う。したがって、カウンタ１１からディジタル回路１２には、アンプ３の両入力端子間を短絡したときのアンプ３の出力電圧（オフセット電圧）からなる入力電圧Ｖinに応じたカウント値が入力される。
【００９０】
また、第１状態において積分器６ｂによる二重積分を行う場合、制御回路９は、第１切替部４のアナログスイッチ４１ａをオフ、アナログスイッチ４１ｂをオン、第３切替部７のアナログスイッチ７１ａをオフ、アナログスイッチ７１ｂをオンに制御する。また、制御回路９は、第２切替部５ｂのアナログスイッチ５１をオンに制御することによって、積分器６ｂに、第１積分期間の間、入力電圧Ｖinの積分を行わせ、その後、第２切替部５ｂのアナログスイッチ５２をオンに制御することによって、積分器６ｂに、第２積分期間の間、基準電圧Ｖrefの積分を行わせる。したがって、カウンタ１１からディジタル回路１２には、センサ部１の出力電圧をアンプ３により増幅することで得られた入力電圧Ｖinに応じたカウント値が入力される。
【００９１】
第２状態において積分器６ｂによる二重積分を行う場合、制御回路９は、入力切替部２以外、第１状態の場合と同様の制御を行う。したがって、カウンタ１１からディジタル回路１２には、アンプ３の両入力端子間を短絡したときのアンプ３の出力電圧（オフセット電圧）からなる入力電圧Ｖinに応じたカウント値が入力される。
【００９２】
ディジタル回路１２は、第１状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間Ｔ２に対応したカウント値と第２状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間Ｔ２に対応したカウント値との差分値をディジタル値として出力するものである。ディジタル回路１２は、制御回路９からの読み出しタイミング信号が入力される度に、上述のディジタル値を出力する。
【００９３】
ディジタル回路１２は、カウンタ１１から入力されたカウント値などを記憶するメモリ１２ａと、メモリ１２ａに記憶されたカウント値を用いて適宜の演算を行う演算器１２ｂとを備えている。
【００９４】
ここにおいて、ディジタル回路１２は、制御回路９からの読み出しタイミング信号が入力される度に、演算部１２ｂが、第１状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間に対応したカウント値（以下、第１のカウント値とも称する）と第２状態のときに第１積分期間が設定された積分器６の第２積分期間に対応したカウント値（以下、第２のカウント値）との差分値を求める機能を有している。なお、制御回路９が極性判定機能を有している場合には、制御回路９が極性判定結果の極性をメモリ１２ａに記憶させておき、演算部１２ｂで求められた差分値に極性とは逆の極性を表す符号を付加させてディジタル値として出力させるようにしてもよい。ディジタル回路１２において、符号を付加させる機能は、例えば、符号付加回路などによって実現すればよい。第１のカウント値、第２のカウント値は、適宜、メモリ１２ａに記憶され、演算器１２ｂにおいて差分値を求める際にメモリ１２ａから読み出される。
【００９５】
本実施形態のＡ−Ｄ変換装置２０の動作をまとめると、図５のようになる。図５において、（ａ）は積分器６ａの出力電圧Ｖouta、（ｂ）は積分器６ｂの出力電圧Ｖoutb、（ｃ）は積分器６ａの動作期間、（ｄ）は積分器６ｂの動作期間をそれぞれ示している。
【００９６】
図５（ａ），（ｂ）それぞれにおける黒三角と“データ確定”の表記との組み合せは、黒三角の頂点で指している時刻が、カウンタ１１のカウント値からなるデータが確定するタイミングであることを説明するためのものである。
【００９７】
図５（ｃ），（ｄ）それぞれにおいて、各積分器６ａ，６ｂの各々の動作期間は、１連のリセット期間と第１積分期間と第２積分期間との組み合せを１つの四角で示してある。また、図５（ｃ）において、四角の中の“入力ショート”の表記は、アンプ３の両入力端子間を短絡した第１状態のときの動作期間であることを示している。また、図５（ｄ）において、四角の中の“入力信号”の表記は、アンプ３の両入力端子間が開放された第２状態のときの動作期間であることを示している。
【００９８】
また、図５（ｄ）における白三角と“ＣＤＳ動作”の表記との組み合わせは、白三角の頂点で指している時刻が、１回の相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）が終了するタイミングであることを説明するためのものである。
【００９９】
本実施形態のＡ−Ｄ変換装置２０は、ディジタル回路１２から出力されるディジタル値が、第１状態のときに第１積分期間が設定された積分器６の第２積分期間に対応したカウント値と第２状態のときに第１積分期間が設定された積分器６の第２積分期間に対応したカウント値との差分値である。しかして、本実施形態のＡ−Ｄ変換装置２０では、アンプ３や演算増幅器ＯＰ１などのオフセット電圧の影響を低減することが可能となり、高精度化を図れる。
【０１００】
また、積分器６と同じ構成の積分器を１つだけしか備えていない比較例のＡ−Ｄ変換装置では、その動作をまとめると図６のようになる。図５と図６とを比較すれば、本実施形態のＡ−Ｄ変換装置２０では、比較例のＡ−Ｄ変換装置に比べて、ＣＤＳを２倍の速度で行えることが分かる
（実施形態３）
以下では、本実施形態のＡ−Ｄ変換装置２０について、図７に基づいて説明する。
【０１０１】
本実施形態のＡ−Ｄ変換装置２０は、実施形態２のＡ−Ｄ変換装置２０と同じ構成であり、制御回路９の動作や、ディジタル回路１２の構成などが相違する。なお、実施形態２と同様の構成要素には同一の符号を付して説明を適宜省略する。
【０１０２】
制御回路９は、第１切替部２を制御することによって第１状態と第２状態とを交互に切り替えさせる。そして、制御回路９は、時系列的に連続して現われる第１状態と第２状態との組み合わせごとに、第１状態のときに二重積分が開始される積分器６と第２状態のときに二重積分が開始される積分器６とが同一となるように第３切替部５，５を制御する。
【０１０３】
ディジタル回路１２は、積分器６ａの第２積分期間の放電期間の時間幅Ｔ４に応じたカウンタ１１のカウント値などを記憶する第１メモリ１２ａ１と、第１メモリ１２ａ１に記憶されたカウント値を用いて適宜の演算を行う第１演算器１２ｂ１とを備えている。また、ディジタル回路１２は、積分器６ａの第２積分期間の放電期間の時間幅Ｔ４に応じたカウンタ１１のカウント値などを記憶する第２メモリ１２ａ２と、第２メモリ１２ａ２に記憶されたカウント値を用いて適宜の演算を行う第２演算器１２ｂ２とを備えている。
【０１０４】
ディジタル回路１２は、制御回路９からの読み出しタイミング信号が入力される度に、第１演算部１２ｂ１または第２演算部１２ｂ２が、第１状態のときに第１積分期間が設定された積分器６の第２積分期間に対応したカウント値と第２状態のときに第１積分期間が設定された積分器６の第２積分期間に対応したカウント値との差分値を求める。
【０１０５】
本実施形態のＡ−Ｄ変換装置２０の動作をまとめると、図８のようになる。図８において、（ａ）は積分器６ａの出力電圧Ｖouta、（ｂ）は積分器６ｂの出力電圧Ｖoutb、（ｃ）は積分器６ａの動作期間、（ｄ）は積分器６ｂの動作期間をそれぞれ示している。
【０１０６】
図８（ａ），（ｂ）それぞれにおける黒三角と“データ確定”の表記との組み合せは、黒三角の頂点で指している時刻が、カウンタ１１のカウント値からなるデータが確定するタイミングであることを説明するためのものである。
【０１０７】
図８（ｃ），（ｄ）それぞれにおいて、各積分器６ａ，６ｂの各々の動作期間は、１連のリセット期間と第１積分期間と第２積分期間との組み合せを１つの四角で示してある。また、図８（ｃ）において、四角の中の“入力ショート”の表記は、アンプ３の両入力端子間を短絡した第１状態のときの動作期間であることを示している。また、図８（ｄ）において、四角の中の“入力信号”の表記は、アンプ３の両入力端子間が開放された第２状態のときの動作期間であることを示している。また、“入力ショート”および“入力信号”それぞれに付した数字は、それぞれの動作期間の順番を示している。
【０１０８】
また、図８（ｄ）における白三角と“ＣＤＳ動作”の表記との組み合わせは、白三角の頂点で指している時刻が、１回のＣＤＳが終了するタイミングであることを説明するためのものである。
【０１０９】
以上説明した本実施形態のＡ−Ｄ変換装置２０では、同一（１つ）の演算増幅器ＯＰ１を利用しての連続した２回のサンプリング動作で演算増幅器ＯＰ１のオフセット電圧をキャンセルするＣＤＳが可能となり、実施形態２に比べて、低雑音化を図れる。
【０１１０】
（実施形態４）
以下では、本実施形態のＡ−Ｄ変換装置２０について、図９に基づいて説明する。
【０１１１】
本実施形態のＡ−Ｄ変換装置２０は、実施形態３のＡ−Ｄ変換装置２０と同じ構成であり、制御回路９の動作や、ディジタル回路１２の構成などが相違する。なお、実施形態３と同様の構成要素には同一の符号を付して説明を適宜省略する。
【０１１２】
ディジタル回路１２は、カウンタ１１のカウント値を記憶可能な第１メモリ１２ｃと、カウンタ１１の後段に設けられた第１演算器１２ｄと、第１演算器１２ｄの出力値を記憶可能な第２メモリ１２ｅと、第１演算器１２ｄの後段に設けられた第２演算器１２ｆとを備えている。
【０１１３】
制御回路９は、第１状態と前記第２の状態とが交互に現われるように入力切替部２を制御する。
【０１１４】
制御回路９は、第１状態、第２状態それぞれのときにおいて、一方の積分器６の二重積分と他方の積分器６の二重積分とが順次開始されるように第２切替部５，５を制御する。
【０１１５】
制御回路９は、第１状態で二重積分が開始された一方の積分器６の第２積分期間に対応したカウント値と第１状態で二重積分が開始された他方の積分器６の第２積分期間に対応したカウント値とを第１演算器１２ｄにより加算させる。そして、制御回路９は、第２状態で二重積分が開始された一方の積分器６の第２積分期間に対応したカウント値と第２状態で二重積分が開始された他方の積分器６の第２積分期間に対応したカウント値とを第１演算器１２ｄにより加算させる。そして、制御回路９は、第２状態のときの２つのカウント値の和から第１状態のときの２つのカウント値の和を第２演算器１２ｆにより減算させる。
【０１１６】
本実施形態のＡ−Ｄ変換装置２０の動作をまとめると、図１０のようになる。図１０において、（ａ）は積分器６ａの出力電圧Ｖouta、（ｂ）は積分器６ｂの出力電圧Ｖoutb、（ｃ）は積分器６ａの動作期間、（ｄ）は積分器６ｂの動作期間をそれぞれ示している。
【０１１７】
図１０（ａ），（ｂ）それぞれにおける黒三角と“データ確定”の表記との組み合せは、黒三角の頂点で指している時刻が、カウンタ１１のカウント値からなるデータが確定するタイミングであることを説明するためのものである。
【０１１８】
図１０（ｃ），（ｄ）それぞれにおいて、各積分器６ａ，６ｂの各々の動作期間は、１連のリセット期間と第１積分期間と第２積分期間との組み合せを１つの四角で示してある。また、図１０（ｃ）において、四角の中の“入力ショート”の表記は、アンプ３の両入力端子間を短絡した第１状態のときの動作期間であることを示している。また、図１０（ｄ）において、四角の中の“入力信号”の表記は、アンプ３の両入力端子間が開放された第２状態のときの動作期間であることを示している。また、“入力ショート”および“入力信号”それぞれに付した数字は、それぞれの動作期間の順番を示している。
【０１１９】
また、図１０（ｄ）における白三角と“演算”の表記との組み合わせは、白三角の頂点で指している時刻が、第２演算器１２ｆでの演算（減算）が行われるタイミングであることを説明するためのものである。
【０１２０】
以上説明した本実施形態のＡ−Ｄ変換装置２０では、実施形態３に比べて、ＣＤＳ動作を半分の時間で行うことが可能となり、変換速度の高速化を図ることが可能となる。
【０１２１】
（実施形態５）
以下では、本実施形態のＡ−Ｄ変換装置２０について、図１１に基づいて説明する。
【０１２２】
本実施形態のＡ−Ｄ変換装置２０は、実施形態１のＡ−Ｄ変換装置２０と同じ構成であり、制御回路９の動作が相違し、また、カウンタ１１の後段にディジタル回路１２が付加されている点などが相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を適宜省略する。
【０１２３】
ディジタル回路１２は、積分器６の第２積分期間の放電期間の時間幅Ｔ４に応じたカウンタ１１のカウント値などを記憶するメモリ（図示せず）と、当該メモリに記憶されたカウント値を用いて適宜の演算を行う演算器（図示せず）とを備えている。
【０１２４】
制御回路９は、第１積分期間、第２積分期間の時間幅を、それぞれＴ１、Ｔ２のＮ（Ｎは２以上の整数）分の１とする。また、制御回路９は、Ｔ１、Ｔ２それぞれを１フレームとして当該１フレームごとに二重積分がＮ回ずつ行われてカウンタ１１のカウント値がディジタル回路１２において加算されるように第１切替部４、第２切替部５，５、第３切替部７およびディジタル回路１２を制御する。
【０１２５】
ここで、Ｎ回のサンプリングが行われＮ回の加算が行われたときにディジタル回路１２から出力されるディジタル値Ｄout〔ＬＳＢ〕は、下記（１０）式で表すことができる。
【０１２６】
【数１２】
2013187784.tif 000014
【０１２７】
ところで、積分器６の第１積分期間における出力電圧Ｖoutの傾きは、入力電圧Ｖinと抵抗Ｒの抵抗値ＲintとコンデンサＣの容量値Ｃintとにより決まる。
【０１２８】
積分器６のゲインＧは、下記（１１）式で表すことができる。
【０１２９】
【数１３】
2013187784.tif 000015
【０１３０】
積分器６のゲインＧを大きくするには、第１積分期間の時間幅Ｔ１を長くすることも考えられるが、Ｒint・Ｃintを小さくすることでもゲインＧを大きくすることが可能である。
【０１３１】
そこで、本実施形態のＡ−Ｄ変換装置２０では、Ｒint・Ｃintを小さくすることで、センサ部１などの出力電圧に応じた所望のゲインＧを確保するようにしている。これにより、Ａ−Ｄ変換装置２０は、例えば、このＡ−Ｄ変換装置２０を１チップに集積化した場合に、抵抗Ｒ、コンデンサＣそれぞれの面積を小さくすることが可能となり、回路面積の低減が可能となる。ここで、本実施形態のＡ−Ｄ変換装置２０では、第１積分期間、第２積分期間それぞれの時間幅がＮ分の１になるため、１回の第２積分期間に対応するカウント値がＮ分の１に減ってしまう。しかしながら、本実施形態のＡ−Ｄ変換装置２０では、Ｎ回の第２積分期間それぞれに対応するカウント値がメモリに適宜記憶されて演算部にてディジタル的に加算処理されるので、Ａ／Ｄ変換の精度劣化を抑制することが可能となる。
【０１３２】
なお、実施形態２〜４においても、制御回路９が、第１積分期間、第２積分期間の時間幅を、それぞれＴ１、Ｔ２のＮ（Ｎは２以上の整数）分の１としてもよい。これらの場合、制御回路９は、Ｔ１、Ｔ２それぞれを１フレームとして当該１フレームごとに二重積分がＮ回ずつ行われてカウンタ１１のカウント値がディジタル回路１２において加算されるように第１切替部４、第２切替部５，５、第３切替部７およびディジタル回路１２を制御するようにすればよい。
【符号の説明】
【０１３３】
２  入力切替部
３  アンプ
４  第１切替部
５  第２切替部
６  積分器
７  第３切替部
８  コンパレータ
９  制御回路（制御手段）
１０  クロックパルス発生部
１１  カウンタ
１２  ディジタル回路
１２ａ  メモリ
１２ａ１  第１メモリ
１２ａ２  第２メモリ
１２ｂ  演算器
１２ｂ１  第１演算器
１２ｂ２  第２演算器
１２ｃ  第１メモリ
１２ｄ  第１演算器
１２ｅ  第２メモリ
１２ｆ  第２演算器
２０  アナログ−ディジタル変換装置
Ｔ０  リセット期間
Ｔ１  時間幅
Ｔ２  時間幅
Ｖin  入力電圧
Ｖout  出力電圧
ＶAGND  アナロググラウンド電圧
Ｖref  基準電圧
【図１】
2013187784.tif 000019
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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