(57)【要約】      （修正有）【課題】温度補償回路などの制御電圧生成回路を有する発振回路において、従来回路はフィルタの入力側がＩＣの内部である為、フィルタの検査を行なう場合フィルタの入力側を端子に接続する必要があるなど検査が困難であった点を改善し、フィルタの検査を容易にした回路の提供。【解決手段】ＣＬＫ端子より入力されるクロックから生成したテスト信号で内部のフィルタ入力切り換えスイッチ１６を制御する事でＲＣフィルタ１５の入力に所望のタイミング及び電圧レベルを入力する事が可能になり、ＲＣフィルタ１５を容易に検査することが可能になる。【選択図】図２
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【特許請求の範囲】
【請求項１】
発振部と、前記発振部に周波数制御用の制御電圧を与える制御電圧生成回路と、前記発振部と前記制御電圧生成回路との間に接続され前記制御電圧に重畳されているノイズを除去するローパスフィルタと、テストモード時に前記ローパスフィルタの入力部にＶＤＤレベルの入力信号又はＶＳＳレベルの入力信号を入力できるスイッチとを具備したことを特徴とする発振回路。
【請求項２】
前記制御電圧生成回路は、温度補償回路又はｆ０調整回路であることを特徴とする請求項１に記載の発振回路。
【請求項３】
前記フィルタに入力される信号は、テストモード時は、前記ＶＤＤレベルおよびＶＳＳレベルの信号であり、通常動作時は、前記制御電圧生成回路の出力電圧であることを特徴とする請求項１又は請求項２に記載の発振回路。
【請求項４】
バリキャップダイオードを有する発振部を用いた場合において、前記テストモード時に、当該バリキャップダイオードの検査を行うことを特徴とする請求項１乃至請求項３のいずれか１項記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関し、とくに周波数温度補償回路やｆ０調整回路などの制御電圧生成回路を備えた発振回路に関するものである。
【背景技術】
【０００２】
温度補償回路などの制御電圧生成回路を有する発振回路において、例えば、温度補償回路から出力されるノイズによる出力周波数の変動を防止する為、温度補償回路などの制御電圧生成回路の出力と発振部のバリキャップダイオードとの間にフィルタを入れる場合がある。
【０００３】
特許文献１にはデジタル信号による温度補償回路型発振器のＦＭノイズ防止回路として遅延回路と遅延回路搭載時の課題である電源投入時の不定周波数を防止する為の遅延停止回路による解決方法が開示されている。 水晶発振回路と、温度情報を第１のデジタル信号として出力する温度検出回路と、第１のデジタル信号を基に第２のデジタル信号を出力するメモリ回路と、第２のデジタル信号を基にアナログ直流電圧を出力するデジタル−アナログ変換回路と、可変容量ダイオードと、パワーオンリセット回路と、遅延回路と、パワーオンリセット回路からの信号により遅延回路の動作を停止させるための遅延停止回路とから構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】実開平６−３４３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の発振回路はフィルタの入力側がＩＣチップの内部にあるため、フィルタの検査を行なう場合フィルタの入力側を端子に接続する必要があるなど検査が困難であるという課題があった。
本発明は、このような事情によりなされたものでフィルタの検査を容易にする回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の発振回路は、発振部と、前記発振部に周波数制御用の制御電圧を与える制御電圧生成回路と、前記発振部と前記制御電圧生成回路との間に接続され前記制御電圧に重畳されているノイズを除去するローパスフィルタと、テストモード時に前記ローパスフィルタの入力部にＶＤＤレベルの入力信号又はＶＳＳレベルの入力信号を入力できるスイッチを有することを特徴としている。前記制御電圧生成回路は、温度補償回路又はｆ０調整回路であっても良い。前記フィルタに入力される信号は、テストモード時は、前記ＶＤＤレベルおよびＶＳＳレベルの信号であり、通常動作時は、前記制御電圧生成回路の出力電圧であるようにしても良い。バリキャップダイオードを有する発振部を用いた場合において、前記テストモード時に、当該バリキャップダイオードの検査を行うようにしても良い。
【発明の効果】
【０００７】
本発明では、外部から入力されるクロックを元に生成したテスト信号で内部スイッチを制御することによって、フィルタの入力に所望のタイミング及び電圧レベルを入力する事が可能になり、フィルタを容易に検査することができる。また、
このようなテスト信号を使用することで、バリキャップダイオードの最大容量値と最小容量値の検査も可能になる。
【図面の簡単な説明】
【０００８】
【図１】実施例１に係るＲＣフィルタが用いられている発振回路を示す回路ブロック図。
【図２】図１に記載された発振回路のフィルタブロックと発振部を示す回路図。
【図３】図１に記載された発振回路の信号の流れを説明するタイミングチャート。
【図４】実施例１に係る発振回路のテストを説明するフローチャート。
【図５】実施例２に係る発振回路のテストを説明するフローチャート。
【図６】実施例１に係る発振回路とテスタとの関わりを説明する接続図およびタイミングチャート。
【図７】実施例２に係る発振回路とテスタとの関わりを説明する接続図およびタイミングチャート。
【発明を実施するための形態】
【０００９】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１０】
本発明の温度補償型発振器の全体構成を図１に示す。
発振回路１は、発振部２、出力回路３、温度補償回路４、フィルタブロック５、メモリ６、ロジック回路７で構成されている。
発振部２は、第１の直流カット容量の一端が発振インバータ２５の入力側に接続され、第２の直流カット容量の一端が発振インバータ２５の出力側に接続され、第１の直流カット容量の他端が水晶振動子の第１の端子(ＸＴ）に接続され、第２の直流カット容量の他端が水晶振動子の第２の端子（ＸＴＮ）に接続されている。第１の可変容量(バリキャップダイオード)２３の一端は、水晶振動子の第１の端子（ＸＴ）に接続され、第２の可変容量(バリキャップダイオード)２４の一端は、水晶振動子の第２の端子（ＸＴＮ）に接続されている。第１および第２の可変容量２３，２４の他端は、接地されている。また、第１の可変容量２３の前記一端と第２の可変容量２４の前記一端との間には抵抗２１，２２が接続され、抵抗２３，２４間にＲＣフィルタ１５の出力信号ＶＣが入力される。発振インバータ２５の両端には帰還抵抗Ｒｆが接続されている。
【００１１】
ロジック回路７はデコーダ８、カウンタ９、モード判別用ラッチ回路１０、信号ＴＥＳＴ０を生成する第１のＡＮＤ回路、信号ＭＥＭ＿ＳＴＢを生成する第２のＡＮＤ回路および信号ＴＥＳＴ４を生成するＯＲ回路で構成されている。前記温度補償回路はｆ０調整回路であっても良い。
ＣＬＫ端子より入力されるクロックを基にしてロジック回路７内のカウンタ９でカウントアップし、カウンタ９からの出力をデコーダ８で変換することにより各テスト信号（ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３、ＲＥＳＥＴ）を生成する。
ＣＬＫ端子より入力されるクロックの上位２ビットの論理から、メモリアクセスモード（通常動作状態）とテストモードの判別をラッチ回路１０で行ない、判別結果からフィルタブロック５への出力信号ＴＥＳＴ０とメモリ６への出力信号ＭＥＭ_ＳＴＢを出力する。
上位２ビットの論理が“１１”の場合はテストモードとなる。その際のＴＥＳＴ０信号はＨレベルとなる。上位２ビットが“１０”の場合はメモリアクセスモードとなる。その際のＴＥＳＴ０信号はＬレベルとなり同時にＭＥＭ_ＥＮＢ信号をＨレベルとしメモリアクセスモードとする。
【００１２】
ＴＥＳＴ１は、フィルタブロック５内のＮＭＯＳスイッチ１８を制御しＲＣフィルタ１５にＶＳＳレベルを入力する信号である。ＴＥＳＴ４は、フィルタブロック５内のＰＭＯＳスイッチ１７を制御し、ＲＣフィルタ１５にＶＤＤレベルを入力する為の信号である。ＴＥＳＴ２は発振動作を停止する為の制御信号であり、発振部２の発振インバータ２５に入力して制御する。ＴＥＳＴ４は、ＴＥＳＴ２およびＴＥＳＴ３がそれぞれＯＲ回路に入力して生成される。
ＲＣフィルタ１５は受動型であるが、能動型のフィルタを用いても良い。
【００１３】
図２に、ＲＣフィルタ１５が接続されているフィルタブロック５および発振部２からなる回路構成を示す。ＲＣフィルタ１５に入力される信号は、テストモード時はＶＤＤレベルまたはＶＳＳレベルの電圧であり、通常動作時は温度補償回路４から出力される電圧となっている。
このように、テストモード時は温度補償回路４と切り離しているので、温度補償回路４との干渉はない。
ロジック回路７で生成された信号ＴＥＳＴ０、ＴＥＳＴ１、ＴＥＳＴ４は、フィルタブロック５に入力され、ＴＥＳＴ２は発振部に入力される。
【００１４】
ＲＣフィルタ１５の入力部にはフィルタ入力切替えスイッチ１６が設けられており、ＲＣフィルタ１５の出力はバッファ１９を経由し、出力信号ＶＣとして発振部２へ入力される。
発振部２へ入力されるＲＣフィルタ１５の出力信号ＶＣは抵抗２１、２２を経由し可変容量（バリキャップダイオード）へ制御電圧を印加し容量値を変化させて発振周波数を制御する。
フィルタ入力切替えスイッチ１６の制御はロジック回路７から出力されるＴＥＳＴ０で制御される。ＴＥＳＴ０がＨレベルの場合はスイッチのＡ側に接続され、テスト用信号の入力になり、ＴＥＳＴ０がＬレベルの場合はスイッチＢ側に接続され温度補償回路４からの出力信号が入力となる。
【００１５】
ＴＥＳＴ４は、ＰＭＯＳスイッチ１７の制御信号であり、インバータを介してゲートに入力される。ＴＥＳＴ４がＨレベルの場合にＰＭＯＳスイッチ１７がＯＮとなり、フィルタ入力切換えスイッチ１６のＡ側にＨレベルが入力される。ＴＥＳＴ４がＬレベルの場合はＰＭＯＳスイッチ１７がＯＦＦ状態となる。
ＴＥＳＴ１は、ＮＭＯＳスイッチ１８の制御信号であり、ゲートに入力される。ＴＥＳＴ１がＨレベルの場合にＮＭＯＳスイッチ１８がＯＮとなり、フィルタ入力切替えスイッチ１６のＡ側にＬレベルが入力される。ＴＥＳＴ１がＬレベルの場合はＮＭＯＳスイッチ１８がＯＦＦ状態となる。ＴＥＳＴ２は発振インバータ２５の制御信号であり、ＴＥＳＴ２がＨレベルの場合に発振停止状態となり、Ｌレベルの場合は通常動作状態となる。
【００１６】
次に、各信号のタイミングチャートを図３に示す。
図１、図２、図３を参照してタイミングチャートを説明する。
始めに、クロックが入力され上位２ビットの論理が“１１”の場合、３ビット目のクロックの立ち上りのタイミングにてＴＥＳＴ０がＨレベルとなり、同時にＴＥＳＴ１もＨレベルとなる。ＴＥＳＴ０がＨレベルの場合、フィルタ切換えスイッチ１６がＡ側になりテスト信号入力状態となる。且つＴＥＳＴ１がＨレベルになるためＮＭＯＳスイッチ１８がＯＮし、ＲＣフィルタ１５の出力信号ＶＣはＶＳＳレベルとなる
【００１７】
次に、４ビット目のクロックの立ち上りのタイミングにてＴＥＳＴ１はＬレベルとなり、ＴＥＳＴ２はＨレベルとなる。同時にＴＥＳＴ４もＨレベルとなる。
ＴＥＳＴ２がＨレベルの場合、発振インバータ２５が発振停止状態となり、発振が止まる。且つＴＥＳＴ４がＨレベルになるためＰＭＯＳスイッチ１７がＯＮしＲＣフィルタ１５の出力信号ＶＣはＨレベルとなる。
次に５ビット目のクロックの立ち上りにてＴＥＳＴ２はＬレベルとなり、ＴＥＳＴ３はＨレベルとなる。ＴＥＳＴ２がＬレベルに戻ることで発振停止状態から発振状態へ移行する。ＴＥＳＴ４はＯＲ回路の出力であり、ＯＲ回路の入力はＴＥＳＴ２とＴＥＳＴ３であるので、ＴＥＳＴ２がＬレベルになってもＴＥＳＴ３がＨレベルであるためＴＥＳＴ４はＨレベルを保持する。
【００１８】
次に、６ビット目のクロックの立ち上りのタイミングにてＴＥＳＴ０はＬレベルとなり、同時にＴＥＳＴ３、ＴＥＳＴ４もＬレベルとなるため通常動作状態になる。
ＴＥＳＴ０がＬレベルになる事でフィルタ切換えスイッチ１６はＢ側になり、ＲＣフィルタ１５の出力信号ＶＣは、温度補償回路４からの出力電圧となる。
【００１９】
図４に実施例１のフローチャートを示し、図６にＲＣフィルタの検査をする為のテスタとの接続及び測定ポイントを示す。
図４と図６を参照し検査手順について説明する。
始めにＣＬＫ端子からクロックが入力され上位２ビットの論理にてメモリアクセスモードとテストモードの判別が行なわれる。上位２ビットの論理が“１０”の場合は各テスト信号がＬレベルでありメモリアクセスモード（通常動作）となる。
上位２ビットの論理が“１１”の場合は３ビット目のクロックの立ち上りのタイミングにてＴＥＳＴ０がＨレベル、ＴＥＳＴ１がＨレベルとなり、テストモード状態、且つＲＣフィルタ１５の出力信号ＶＣがＬレベルとなる。
【００２０】
次に、４ビット目のクロックの立ち上りのタイミングでＴＥＳＴ２とＴＥＳＴ４がＨレベルとなり発振停止状態且つＲＣフィルタ１５の出力信号ＶＣがＨレベルとなる。ＶＣがＬレベルからＨレベルに変化するタイミングはＲＣフィルタ１５を経由するためフィルタの時定数により４ビット目のクロックの立ち上りから前記フィルタの時定数分ディレイしたタイミングでＨレベルに移行する。ＲＣフィルタ１５の後段のバッファ１９とその出力の寄生容量による遅延時間はＲＣフィルタ１５の遅延時間に比べ十分小さいので無視できる。
【００２１】
４ビット目のクロックの立ち上りのタイミング以降は発振停止状態となっているのでＶＣの電圧値はＸＴＮ端子で確認することができる。上記状態を利用し、４ビット目のクロックの立ち上りタイミングでのＸＴＮ端子の電圧と一定期間後のＸＴＮ端子の電圧を判定することで前記フィルタの時定数を判定することができてＲＣフィルタの検査が可能となる。
次に５ビット目と６ビット目のクロックが入力され、テストモードが解除され通常動作状態となる。
テスタ（検査装置）との接続は電源配線（ＶＤＤ、ＶＳＳ）以外に、ＣＬＫ端子とＸＴＮ端子の２本の接続でＲＣフィルタの検査が可能である。
【実施例２】
【００２２】
図５に実施例２のフローチャートを示し、図７に可変容量の最大／最小容量値の検査を行なう場合の接続図及び測定ポイントを示す。
図５と図７を参照し実施例２の検査手順について説明する。
始めにＣＬＫ端子からクロックが入力され上位２ビットの論理にてメモリアクセスモードとテストモードの判別が行なわれる。上位２ビットの論理が“１０”の場合は各テスト信号がＬレベルでありメモリアクセスモード（通常動作）となる。上位２ビット論理が“１１”の場合は３ビット目のクロックの立ち上りのタイミングにてＴＥＳＴ０がＨレベル、ＴＥＳＴ１がＨレベルとなり、テストモード状態、且つＲＣフィルタ１５の出力信号ＶＣがＶＳＳレベルとなる。ＲＣフィルタ１５の出力信号ＶＣがＶＳＳレベルのため可変容量２３、２４にはＶＳＳレベルが印加されており、可変容量２３、２４の容量値が最大値となっている。且つ発振状態である為、ＯＵＴ端子には最大容量値に応じた周波数が出力されている。上記状態にて周波数を測定する事で可変容量の最大容量値を検査する事が可能である。
【００２３】
次に４ビット目の立ち上りのタイミングにてＲＣフィルタ１５の出力信号ＶＣはＶＤＤレベルとなる。次に５ビット目の立ち上がりのタイミングにてＶＣがＶＤＤレベル且つ発振状態となる。可変容量２３、２４にはＶＤＤレベルが印加されており、可変容量２３、２４の容量値が最小値となっている。且つ発振状態である為、ＯＵＴ端子には最小容量値に応じた周波数が出力されている。
上記状態にて周波数を測定する事で可変容量の最小容量値を検査する事が可能である。
テスタ（検査装置）との接続は電源配線（ＶＤＤ、ＶＳＳ）以外に、ＣＬＫ端子とＯＵＴ端子の２本を接続する事で可変容量の最小容量値と最大容量値の検査が可能である。
【符号の説明】
【００２４】
１・・・発振回路
２・・・発振部
３・・・出力回路
４・・・温度補償回路
５・・・フィルタブロック
６・・・メモリ
７・・・ロジック回路
８・・・デコーダ
９・・・カウンタ
１０・・モード判別用ラッチ回路
１１・・水晶振動子
１５・・ＲＣフィルタ
１６・・フィルタ入力切替えスイッチ
１７・・ＰＭＯＳスイッチ
１８・・ＮＭＯＳスイッチ
１９・・バッファ
２０・・テスト信号入力用スイッチ
２１、２２・・抵抗
２３、２４・・可変容量（バリキャップダイオード）
２５・・発振インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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