(57)【要約】【課題】  外部メモリを用いてインタリーブ処理を行う際の速度低下を防ぐことのできるインタリーブ装置およびインタリーブ手法を提供することを目的とする。【解決手段】    本発明のインタリーブ装置は、データを一時的に格納するメモリと、前記メモリへ前記データを書き込む書込手段と、前記メモリに格納された前記データを読み出す読出手段と、を有し、前記書込手段は、前記データを前記メモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予め前記データを並べ替え、前記読出手段は、アドレスが連続して格納された前記個数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のインタリーブ処理された順序となるように前記データを並べ替える。【選択図】      図１
2013070259.tif 000002
【特許請求の範囲】
【請求項１】
データを一時的に格納するメモリと、
前記メモリへ前記データを書き込む書込手段と、
前記メモリに格納された前記データを読み出す読出手段と、
を有し、
前記書込手段は、前記データを前記メモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予め前記データを並べ替え、
前記読出手段は、アドレスが連続して格納された前記個数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のインタリーブ処理された順序となるように前記データを並べ替える、
ことを特徴とするインタリーブ装置。
【請求項２】
前記メモリは、前記書き込みを行うタイミングと前記読み出しを行うタイミングを前記グループ毎に異なるものとすることによって前記遅延時間に対応する深さを有する前記個数のシフトレジスタとして動作する
ことを特徴とする請求項１に記載のインタリーブ装置。
【請求項３】
前記メモリに前記書き込み及び前記読み出しを行う際に、バースト転送を行うバースト転送制御手段を更に有し、
前記メモリに前記書き込み及び前記読み出しを行う際に、前記バースト転送を行う
ことを特徴とする請求項１または請求項２に記載のインタリーブ装置。
【請求項４】
前記メモリは外部メモリであることを特徴とする請求項１乃至請求項３の何れかに記載のインタリーブ装置。
【請求項５】
データを一時的に格納するメモリと、
前記メモリへ前記データを書き込む書込手段と、
前記メモリに格納された前記データを読み出す読出手段と、
を有し、
前記書込手段は、前記データを前記メモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予め前記データを並べ替え、
前記読出手段は、アドレスが連続して格納された前記個数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のデインタリーブ処理された順序となるように前記データを並べ替える、
ことを特徴とするデインタリーブ装置。
【請求項６】
データをメモリに書き込む際に、所定の個数の前記データをグループ分けし、
同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予めデータを並べ替え、
アドレスが連続して格納された複数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のインタリーブ処理された順序となるように前記データを並べ替える、
ことを特徴とするインタリーブ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，インタリーブを行うインタリーブ処理装置、インタリーブ処理方法及びデインタリーブを行うデインタリーブ処理装置に関する。
【背景技術】
【０００２】
ディジタル通信において，信号の伝送中に車のエンジンや電気製品の電気回路などの影響でインパルス状の雑音が加わったり，移動しながら受信した場合に信号の大きさが変動することで，伝送されてきたデータがバースト状に時間的に連続して誤ってしまうことがある。このような誤りを回避するために使われるのがインタリーブと呼ばれる技術である。
【０００３】
この技術は複数の符号語を並べてそのシンボルの並び方を変えることにより，時間軸上に連続したデータの誤り（バースト誤り）を分散させる。そのため，バースト誤りをより誤り訂正しやすいランダム誤りに変換できるため，ブロック符号でも符号化率を変えずにバースト誤りに対する訂正能力を高めることができるようになる。
【０００４】
インタリーブは，その並べ替えの方法により，ブロックインタリーブや畳み込みインタリーブなど，いくつかの方式に分類できる。非特許文献１の時間インタリーブ処理などは，畳み込みインタリーブをベースとしている。また非特許文献１の時間インタリーブ処理において，基本的なインタリーブの処理の単位を単位インタリーブ処理と呼ぶ。非特許文献１の時間インタリーブ回路では，この単位インタリーブ処理を行う単位インタリーブ回路が複数個並列に組み合わされて全体のインタリーブ回路を構成する。
【０００５】
ここで，非特許文献１で採用されているインタリーブ回路の特徴と動作について，図６と図７とを用いて説明する。
【０００６】
図６はインタリーブ回路の構成図、図７は前記インタリーブ回路を構成する単位インタリーブ回路の構成図である。
【０００７】
インタリーブ処理するデータの基本単位を（Ｎ×Ｍ）としたとき，図６のインタリーブ回路４００は，単位インタリーブ回路５００―０〜５００−（Ｍ−１）が並列に接続されていることによって規定される。
【０００８】
単位インタリーブ回路において、一本のシフトレジスタで構成される経路をパスと呼ぶ。以下では，インタリーブ回路４００において，ｍ番目の単位インタリーブのｋ番目のパスは，パスＰ（ｍ，ｋ）と称する。単位インタリーブ回路５００はＮ本のパスを有し，ｋ＝０，１，２，・・・，Ｎ−１としたとき，ｋ番目のパスにはＬ（ｋ）段のシフトレジスタが設けられている。これにより，インタリーブ回路４００は（Ｎ×Ｍ）本のパスを有する。
【０００９】
前記インタリーブ回路４００において，入力データが１ワードずつ入力端子４１０から入力され，入力端子４１０は，０番目のデータをパスＰ（０，０）へ，１番目のデータをパスＰ（０，１）へ，（Ｎ×Ｍ−１）番目のデータをパスＰ（Ｍ−１，Ｎ−１）へ送る。さらに入力端子４１０は，（Ｎ×Ｍ）番目のワードを再びパスＰ（０，０）へ，（Ｎ×Ｍ＋１）番目のデータを再びパスＰ（０，１）へ送る。出力端子４３０は，入力端子４１０に同期してパスＰ（０，０），パスＰ（０，１），・・・，パスＰ（Ｍ−１，Ｎ−１）に順次切り替え，出力データを取り出す。
【００１０】
単位インタリーブ回路５００内のシフトレジスタ５１０は，対応するパスに入力端子４１０と出力端子４３０が接続された時に１ワードシフトする。つまり，データ入力（Ｎ×Ｍ）回毎に１度シフトする。したがって，段数の異なるシフトレジスタ５１０を経由した出力データの遅延量はパス毎に異なるので，時間的にデータが分散することになる。これによってインタリーブが実現される。
【００１１】
ここで，入力データに遅延を与える際に，シフトレジスタの代わりにメモリを使用する技術が種々提案されている（例えば特許文献１）。この場合，メモリにシフトレジスタと同量の領域を用意する。メモリに対し、読み出しアクセス、書き込みアクセスの順で同じメモリアドレスへアクセスする。アクセスするアドレスを順次巡回させることによって，入力データに対してシフトレジスタと同様の遅延を与えている。
【００１２】
特許文献１に記載された関連技術について説明する。これはメモリを用いたインタリーブ手法である。
【００１３】
図８はインタリーブ回路の構成である。図８のインタリーブ回路の構成はパラメータとして、パス数Ｎ＝３，ｋ番目のパスのシフトレジスタの段数（Ｌ（ｋ））をＬ（０）＝０，Ｌ（１）＝１，Ｌ（２）＝２，、単位インタリーブ回路の個数Ｍ＝４を適用した場合である。ここではＬ（０）＝０、即ち遅延無しとしているが，１以上の遅延有りでも構わない。
【００１４】
図９は特許文献１に記載された関連技術のインタリーブ手法に於けるメモリ領域を示す図である。
【００１５】
図１０Ａ及び図１０Ｂは特許文献１に記載された関連技術のインタリーブ手法に於ける主要ブロック間でのデータフローである。
【００１６】
図８において、インタリーブ回路６００は、データ入力端子６１０、メモリによって構成されたシフトレジスタ６２０、データ出力端子６３０、単位インタリーブ回路６４０を有している。
【００１７】
図９において，メモリの０行目がパスＰ（０，１）に，メモリの１行目と２行目がパスＰ（０，２）に，メモリの３行目がパスＰ（１，１）に，メモリの４行目と５行目がパスＰ（１，２）に割り当てられている。更に，メモリの６行目がパス（２，１）に，メモリの７行目と８行目がパスＰ（２，２）に，メモリの９行目がパスＰ（３，１）に，メモリの１０行目と１１行目がパスＰ（３，２）に割り当てられている。なおパスＰ（０，０）、パスＰ（１，０）、パスＰ（２，０）、パスＰ（３，０）については遅延がないのでシフトレジスタは不要である。従って、図９には図示されていない。
【００１８】
ここで，図９において斜線の入った領域は新たに書き込まれたデータを表し，×印の入った領域は，データが書き込まれていないか，もしくは意味を持たないデータが入っている状況を表す。
【００１９】
図９（ａ）はデータを書き込む前のメモリ領域を表している。
【００２０】
図９（ｂ）において，インタリーブ回路は，最初の１２ワードのデータ（Ａ０〜Ａ１１）のうち，８ワードのデータをメモリ領域に書き込む。パスＰ（０，０），Ｐ（１，０），Ｐ（２，０），Ｐ（３，０）は遅延させないので，Ａ０，Ａ３，Ａ６，Ａ９はメモリに書き込まずにそのまま出力される。Ａ１，Ａ２，Ａ４，Ａ５，Ａ７，Ａ８，Ａ１０，Ａ１１のデータはそれぞれ，アドレス０，１，３，４，６，７，９，１０の順にメモリ領域に書き込む。これにより図９（ｂ）の状態になる。
【００２１】
その後，インタリーブ回路は，Ｂ０〜Ｂ１１のデータを順に書き込み（図９（ｂ）〜図９（ｃ）），Ｂ１１が書き込まれた時，すべてのメモリ領域にデータが書き込まれる（図９（ｃ））。
【００２２】
そして，次の１２ワード（Ｃ０〜Ｃ１１）が書き込まれた時（図９（ｄ）），インタリーブ回路から，Ｃ０，Ｂ１，Ａ２，Ｃ３，Ｂ４，Ａ５，Ｃ６，Ｂ７，Ａ８，Ｃ９，Ｂ１０，Ａ１１のデータが出力される。
【００２３】
図８に示すインタリーブ回路において、シフトレジスタを図９に示す外部メモリにて構成した場合の動作を図１０Ａ及び図１０Ｂを用いて説明する。
【００２４】
インタリーブ回路６００においては，パスＰ（０，０）は遅延させないので入力データＡ０は出力側へそのまま転送する。一方，パスＰ（０，１）に入ってきたデータは遅延させるので，まずアドレス０が外部メモリに供給され，外部メモリアドレス０からデータが読み出される（図９（ａ））。なお、この時最初に入っているデータは意味をもたない。その後，入力データＡ１が外部メモリのアドレス０に書き込まれる。
【００２５】
またパスＰ（０，２）に入ってきたデータは遅延させるので，まずアドレス１が外部メモリに供給され，外部メモリアドレス１からデータが読み出される。その後入力データＡ２が外部メモリのアドレス１に書き込まれる。
【００２６】
図１０Ａでは，同様にして，入力データＡ３〜Ａ１１，Ｂ０〜Ｂ１１を外部メモリに書き出すか，もしくは，出力していく。図１０Ｂは上記Ａ３〜Ａ１１，Ｂ０〜Ｂ１１の入力が完了し、その後Ｃ０，Ｃ１が入力された後にＣ２が入力されるタイミングに於ける動作を示している。Ｃ２のデータはパスＰ（０，２）に入力されるものであるので，外部メモリ用には，以前Ａ２にて供給したアドレス１が再び供給される。Ｃ２が外部メモリに書き込まれる前に，外部メモリに以前書き込まれたＡ２が読み出され，その後同じアドレス１にデータＣ２が書き込まれる。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２００３−６０６１０号公報
【非特許文献】
【００２８】
【非特許文献１】規格番号「ＡＲＩＢ  ＳＴＤ−Ｂ３１」，標準規格名「地上デジタルテレビジョン放送の伝送方式」，社団法人電波産業会（ＡＲＩＢ），第１．９版（改定日：平成２２年７月１５日），策定年月日：平成１３年５月３１日
【発明の概要】
【発明が解決しようとする課題】
【００２９】
地上デジタルテレビジョン放送などの送受信装置において，メモリを用いて前記のようなインタリーブを行う場合，必要となるメモリ容量が数Ｍバイトに達するので，外部メモリを使用して実現することになる。
【００３０】
しかし特許文献１のインタリーブ手法を適用する場合，内部メモリから外部メモリへ１ワード転送する度に，アドレスやコマンドなどの制御信号を生成する。また外部メモリから内部メモリに１ワード転送する度にも，アドレスやコマンドなどの制御信号を生成する。そのため外部メモリへのアクセス毎にアドレスやコマンドなどの制御信号を生成しているので転送時間全体に占めるレイテンシの割合が大きく，データ転送速度が低下してしまう。そのため外部メモリを用いてインタリーブ処理を行う際にインタリーブ処理速度の低下を招くという問題点がある。
【００３１】
メモリへのアクセスを高速化する方法の１つにバースト転送技術がある。これは、メモリのアクセスにおいて、1つのアドレス情報を基に複数のデータを連続して転送することにより一度に複数データを転送し、メモリへの読み書きの高速化を図る技術である。
【００３２】
バースト転送では、まず最初に特定のアクセス個所の起点を表すアドレスが、メモリに対して1回だけ送信される。その際、バースト転送で一度に転送するデータ量に関する情報も送信される場合がある。その後、送信されたアドレスに続くアドレスのデータが連続して転送される。
【００３３】
先に説明した様な１ワード転送する度にも，アドレスやコマンドなどの制御信号を生成する方法と比べると、バースト転送ではアドレス情報の送信にかかる時間を大幅に省けるため、高速なメモリアクセスが実現できる。しかし、バースト転送の性質上、連続したアドレスのデータを転送する際にはバースト転送は効果を発揮するが、連続していないアドレスに対しては転送時間全体に占めるレイテンシの割合の大きさがオーバヘッドになることがある。従ってかえってメモリアクセスが遅くなってしまう。例えば図９の例の場合、最初のデータはＡ０から順にＡ１，Ａ２と、順番に並んでいるが、パス毎の長さ（シフトレジスタの長さ）が異なるのでインタリーブ後の順番は入れ替わってしまう。従って、仮にメモリへの書込時にバースト転送を用いて書込を行ったとしても、読み出し時にはインタリーブ後のデータの順番が入れ替わるので、メモリ上のアドレス配置は連続しない。従って、読み出し時にバースト転送技術を適用するとオーバヘッドが増加して却ってメモリアクセスが遅くなるという問題が生ずる。
【００３４】
本発明は上記の問題に鑑みてなされたものである。即ち，メモリを用いてインタリーブ処理を行う際の速度低下を防ぐことのできるインタリーブ装置およびインタリーブ手法を提供することを目的とする。
【課題を解決するための手段】
【００３５】
本発明のインタリーブ装置は、データを一時的に格納するメモリと、前記メモリへ前記データを書き込む書込手段と、前記メモリに格納された前記データを読み出す読出手段と、を有し、前記書込手段は、前記データを前記メモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予め前記データを並べ替え、前記読出手段は、アドレスが連続して格納された前記個数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のインタリーブ処理された順序となるように前記データを並べ替える。
【００３６】
本発明のデインタリーブ装置は、データを一時的に格納するメモリと、前記メモリへ前記データを書き込む書込手段と、前記メモリに格納された前記データを読み出す読出手段と、を有し、前記書込手段は、前記データを前記メモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予め前記データを並べ替え、前記読出手段は、アドレスが連続して格納された前記個数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のデインタリーブ処理された順序となるように前記データを並べ替える。
【００３７】
本発明のインタリーブ処理方法は、データをメモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予めデータを並べ替え、アドレスが連続して格納された複数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のインタリーブ処理された順序となるように前記データを並べ替える。
【発明の効果】
【００３８】
本発明によれば、メモリを用いてインタリーブを行う際の速度低下を防ぐことのできるインタリーブ装置およびインタリーブ手法を提供することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係るインタリーブ装置１０のブロック構成図である。
【図２】本発明の第１の実施形態に係る第３のメモリ９０のメモリ領域の使用法の一例である。
【図３】本発明の第２の実施形態に係るインタリーブ回路２００のブロック構成図の一例である。
【図４】本発明の第２の実施形態に係る第３のメモリ９０のメモリ領域の使用法の一例である。
【図５Ａ】本発明の第２の実施形態に係るインタリーブ装置１０の主要ブロック間のデータフローの一例である。
【図５Ｂ】本発明の第２の実施形態に係るインタリーブ装置１０の主要ブロック間のデータフローの一例（図５Ａの続き）である。
【図６】本発明の実施形態において処理しようとするインタリーブの構成図である。
【図７】本発明の実施形態において処理しようとする単位インタリーブの構成図である。
【図８】本発明の実施形態において処理しようとするインタリーブの一例である。
【図９】特許文献１のインタリーブ装置のメモリ領域の使用法である。
【図１０Ａ】特許文献１のインタリーブ装置の主要ブロック間のデータフローの一例である。
【図１０Ｂ】特許文献１のインタリーブ装置の主要ブロック間のデータフローの一例（図１０Ａの続き）である。
【図１１】本発明の第３の実施形態に係るインタリーブ装置の構成図である。
【発明を実施するための形態】
【００４０】
（第１の実施形態）
（構成）
第１の実施形態のインタリーブ装置の構成について説明する。
【００４１】
図１は本発明の第１の実施形態の構成を示すブロック図である。インタリーブ装置１０は，データ入力端子１００，第１のメモリ２０，第１のメモリ制御手段３０，第１のバッファ４０を有する。更に、インタリーブ装置１０は，第２のメモリ５０，第２のメモリ制御手段６０，第２のバッファ７０，バースト転送制御手段８０，第３のメモリ９０およびデータ出力端子１１０を有する。
【００４２】
なお、本実施形態に係るインタリーブ装置１０は，１インタリーブ処理するデータの長さを（Ｎ×Ｍ），所定のバースト長をＢＬと想定している。更に、本実施形態に係るインタリーブ装置１０は，全Ｎ本のパスのうちｋ番目（ｋ＝０，１，２，・・・，Ｎ−１）のパスが深さＬ（ｋ）のシフトレジスタを持つことで規定される単位インタリーブ回路を想定している。更に本実施形態に係るインタリーブ装置１０は，その単位インタリーブがＭ個並列に接続されているインタリーブ処理を行うことを想定している。
（動作）
データ入力端子１００にはインタリーブすべきデータが入力され，入力したデータは第１のメモリ２０へと出力される。
【００４３】
第１のメモリ２０は（Ｎ×Ｍ）の領域を持ち，データ入力端子１００から入力したデータを，１インタリーブ処理が終わるまで保管する。また，第１のメモリ２０は第１のメモリ制御手段３０の生成する制御信号に従い，制御信号により指定されたアドレスから長さ１のデータを読み出し，第１のバッファ４０に出力する。
【００４４】
第１のメモリ制御手段３０は，同じ深さのシフトレジスタを持つパスに入力されるデータが連続したアドレスとなるように，読み出しアクセスする順番を入れ替えるような制御信号を生成し，前記第１のメモリ２０へ出力する。アドレスが連続となることにより、バースト転送を可能とするためである。
【００４５】
同じ深さのシフトレジスタを持つパスとは、ここではＭ並列ある単位インタリーブそれぞれのｋ番目のパスに相当する。
【００４６】
第１のバッファ４０はＭの領域を持ち，第１のメモリ２０から入力したデータを一時的に保管し，長さ１のデータがＢＬ回入力される毎に，長さＢＬの１データとして第３のメモリ９０へ複数回に分けて出力する。
【００４７】
第１のメモリ制御手段３０は、第１のメモリ２０から第１のバッファ４０への長さ１のデータ転送を行ったとき、その旨をバースト転送制御手段８０に通知する。
【００４８】
バースト転送制御手段８０は，第１のメモリ２０から第１のバッファ４０へ長さ１のデータがＢＬ個転送される毎に，第３のメモリ９０へデータをバースト読み出しするバースト転送制御信号を供給する。またバースト転送制御手段８０は，同じアドレスへデータをバースト書き込みするバースト転送制御信号を供給する。
【００４９】
第３のメモリ９０は，バースト転送制御手段８０から出力される制御信号によって制御され，制御信号によって指定された連続したメモリアドレスにある長さＢＬのデータを読み出す。読み出されたデータは第２のバッファ７０へ出力される。ただし，第３のメモリ９０内の当該領域に対する最初のアクセス時は、まだ何も書き込まれていない。従って最初のアクセスにて読み出されたデータは意味を持たないので，出力されるデータは空ということになる。
【００５０】
その後，前記の連続したメモリアドレスへ第１のバッファ４０から入力した長さＢＬのデータを保管する。
【００５１】
第２のバッファ７０はＭの領域を持ち，第３のメモリ９０から入力された長さＢＬのデータを一時的に保管し，前記のデータの合計が長さＭ個分蓄積される毎に，長さ１のデータをＮ回に分けて第２のメモリ５０に出力する。
【００５２】
第２のメモリ５０は（Ｎ×Ｍ）の領域を持ち，第２のメモリ制御手段６０の生成する制御信号に従い，制御信号により指定されたアドレスに第２のバッファ７０から入力したデータを保管する。また，第２のメモリ５０は，１インタリーブ処理が終了した後，保管しているデータをデータ出力端子１１０へ出力する。
【００５３】
第２のメモリ制御手段６０は，同じ深さのシフトレジスタを持つパスに入力されるデータが連続したアドレスとなっていたものを，本来の順序に戻るように，書き込みアクセスする順番を入れ替えるような制御信号を生成し，前記第２のメモリ５０へ出力する。これにより実際にインタリーブされたデータが生成されることになる。
【００５４】
データ出力端子１１０は，第２のメモリから入力したデータを出力する。ここで，データ出力端子１１０からは，インタリーブされたデータが出力される。
【００５５】
図２に本実施形態に係る第３のメモリ９０のメモリ領域の一例を示す。
【００５６】
図２において，第３のメモリ９０は，Ｍ列，（Ｌ（０）＋Ｌ（１）＋Ｌ（２）＋・・・＋Ｌ（Ｎ−１））行からなる方形のメモリ領域を有する。そしてこれらのメモリ領域はＮ個の領域Ｚ（０）〜Ｚ（Ｎ−１）に分割されている。
領域Ｚ（０）には０〜（Ｌ（０）−１）のＬ（０）行が，領域Ｚ（１）にはＬ（０）〜（Ｌ（０）＋Ｌ（１）−１）のＬ（１）行が，領域Ｚ（２）には（Ｌ（０）＋Ｌ（１））〜（Ｌ（０）＋Ｌ（１）＋Ｌ（２）−１）のＬ（２）行が割り当てられる。同様にして，領域Ｚ（ｋ）（ｋは３以上Ｎ−１の自然数）には（Ｌ（０）＋Ｌ（１）＋・・・＋Ｌ（ｋ−１））〜（Ｌ（０）＋Ｌ（１）＋・・・＋Ｌ（ｋ）−１）のＬ（ｋ）行が割り当てられる。
【００５７】
また，領域Ｚ（０）にはパスＰ（０，０），Ｐ（１，０），・・・，Ｐ（Ｍ−１，０）に入力されるデータが保管され，領域Ｚ（１）にはパスＰ（０，１），Ｐ（１，１），・・・，Ｐ（Ｍ−１，１）に入力されるデータが保管される。同様にして領域Ｚ（ｋ）にはパスＰ（０，ｋ），Ｐ（１，ｋ），・・・，Ｐ（Ｍ−１，ｋ）に入力されるデータが保管される。
【００５８】
このようにメモリ領域を構成したとき，いずれの領域Ｚ（ｋ）においてもメモリの同一の行に格納されるデータは，同じ深さのシフトレジスタを持ったパスの同じ位置に入力されるデータが格納されることになる。したがって，それらは同一の遅延を有するデータである。そのため，データをまとめて扱うことができるようになる。
【００５９】
本実施形態に係るバースト転送制御手段８０から出力される制御信号により指定される列アドレス（０〜Ｍ−１）として，１インタリーブ基本単位入力毎に，各領域の列アドレスの初期値（＝０）が指示される。
【００６０】
先ず第３のメモリ９０から連続したメモリアドレスにある長さＢＬのデータが読み出される。
【００６１】
次に前記の連続したメモリアドレスへ次の長さＢＬの入力データが書き込まれる。
【００６２】
その後、バースト転送制御手段８０から出力される制御信号により指定される列アドレス番号をＢＬ分増加（インクリメント）させる。アドレス番号の増加の結果Ｍ−１に達したら，再び列アドレスの初期値（＝０）に戻る。
【００６３】
また，前記バースト転送制御手段８０から出力される制御信号により指定される行アドレスは，１インタリーブ基本単位入力毎に，各領域の行アドレス番号を増加する。行アドレス番号の増加の結果，行アドレス番号が各領域に対する行アドレス値の上限値に達したら行アドレスを初期値に戻す。
【００６４】
なお，領域Ｚ（ｋ）は１インタリーブ処理がＬ（ｋ）回終了すると，その領域に含まれるメモリがすべて書き換えられる。
【００６５】
なお，本実施形態において，上述のインタリーブ装置１０はインタリーブ処理に適用する場合について説明した。上述のインタリーブ装置１０はデインタリーブ処理に適用することもできる。デインタリーブ処理に適用する場合，第１のメモリ制御手段３０，第２のメモリ制御手段６０，バースト転送制御手段８０のそれぞれ動作や，第３のメモリ９０のメモリ領域の使用方法をインタリーブ処理とは逆の処理を行うように変更することによって実現できる。インタリーブ処理とは逆の処理とは、インタリーブによって並び順の変更されたデータを、インタリーブ前の並び順となるように並び替える処理、即ちデインタリーブ処理のことを言う。
【００６６】
以上のように，本実施形態に係るインタリーブ装置は，インタリーブの特徴を利用してバースト長ＢＬ分のデータをまとめて扱うことにより，外部メモリへの書き込みや外部メモリからの読み出しを行う際にバースト転送ができる。従って，インタリーブ処理に於けるデータ転送速度低下を防ぐことができ、処理の高速化を図ることができる。
（第２の実施形態）
次に、本発明を実施するための第２の実施形態について説明する。
【００６７】
本実施形態は，特許文献１の説明で用いたインタリーブ処理を，第１の実施形態のインタリーブ装置およびインタリーブ方法を用いて具体的に実現したものである。
【００６８】
インタリーブ処理する単位データ長はＮ×Ｍ＝１２（Ｎ＝３，Ｍ＝４）シンボルであり，３本のパスの深さはそれぞれＬ（０）＝０，Ｌ（１）＝１，Ｌ（２）＝２であり，バースト長ＢＬ＝４とした。なお，本実施形態では説明を簡単化するためにＬ（０）＝０としているが，Ｌ（０）が１段以上でも構わない。
【００６９】
まず，本実施形態に係るインタリーブ回路およびその動作の概念図を図３に示す。図３のインタリーブ回路２００は，パス入れ換え部２１０と，データ連結部２２０と，シフトレジスタ２３０と，データ分解部２４０，パス入れ換え部２５０とを備える。
【００７０】
パス入れ換え部２１０は，入力されたデータを同じ深さのシフトレジスタを持つパスに入力されるデータのアドレスが連続するように，パスの順番を入れ替えた後出力する。これによってバースト転送が可能になる。
【００７１】
パス入れ換え部２１０の入力側では，パスＰ（０，０），Ｐ（０，１），Ｐ（０，２），Ｐ（１，０），・・・，Ｐ（３，２）の順にデータが入力される。出力側ではＰ（０，０），Ｐ（１，０），Ｐ（２，０），Ｐ（３，０），Ｐ（０，１），Ｐ（１，１），Ｐ（２，１），Ｐ（３，１），Ｐ（０，２），Ｐ（１，２），Ｐ（２，２），Ｐ（３，２）の順にデータが出力される。パス入れ換え部２１０のこの動作は，第１のメモリ制御手段３０の動作に対応する。
【００７２】
データ連結部２２０は，パス入れ換え部２１０から１シンボルずつ入力されたデータ４シンボル分を、アドレスが連続するように連結して出力する。データ連結部２２０の入力側では，パスＰ（０，１），Ｐ（１，１），Ｐ（２，１），Ｐ（３，１），Ｐ（０，２），Ｐ（１，２），Ｐ（２，２），Ｐ（３，２）から入力されたそれぞれ４シンボル分が連結される。出力側ではアドレスが連続したデータになって出力される。データ連結部２２０のこの動作は，第１のバッファ４０の動作に対応する。なお，パスＰ（０，０），Ｐ（１，０），Ｐ（２，０），Ｐ（３，０）に関しては，本実施形態ではＬ（０）＝０としているため，シフトレジスタによる遅延はなく，データ連結部２２０は不要である。
【００７３】
シフトレジスタ２３０は，データ連結部２２０から入力されたデータを遅延させた後，データ分解部２４０へと出力する。シフトレジスタ２３０のこの動作は，バースト転送制御手段８０および第３のメモリ９０の動作に対応する。
【００７４】
データ分解部２４０は，シフトレジスタ２３０からアドレスが連続していることにより連結されて読み出されたデータを，１シンボル単位に分解し，パス入れ換え部２５０へ出力する。データ分解部２４０の入力側では連結して読み出されたデータが，パスＰ（０，１），Ｐ（１，１），Ｐ（２，１），Ｐ（３，１），Ｐ（０，２），Ｐ（１，２），Ｐ（２，２），Ｐ（３，２）のように分解され出力される，データ分解部２４０のこの動作は，第２のバッファ７０の動作に対応する。
【００７５】
パス入れ換え部２５０は，データ分解部２４０から入力されたデータが、同じ深さのシフトレジスタを持つパスに入力されていることによりアドレスが連続していた順序を，本来の順序に戻るように順番を入れ替え出力する。これによってインタリーブ処理が実現される。
【００７６】
パス入れ換え部２５０の入力側では，パスＰ（０，０），Ｐ（１，０）Ｐ（２，０），Ｐ（３，０）のパス順で入力され，出力側ではパスＰ（０，０），Ｐ（０，１），Ｐ（０，２），Ｐ（１，０），・・・，Ｐ（３，２）のように出力される。パス入れ換え部２５０のこの動作は，第２のメモリ制御手段６０の動作に対応する。
【００７７】
次に，本実施形態に係るシフトレジスタ２３０を外部メモリで構成した場合のメモリ領域の使用状態の一例を図４に，タイミングチャートを図５Ａ及び図５Ｂに示す。図４（ａ）〜（ｄ）は入力データＡ０〜Ａ１１，Ｂ０〜Ｂ１１，Ｃ０〜Ｃ１１の順に計３６シンボル入ってきた場合のメモリ領域の状況を示している。また図５Ａ及び図５Ｂは入力データＡ０〜Ａ１１，Ｂ０〜Ｂ１１が入力された後，Ｃ１，Ｃ４，Ｃ７，Ｃ１０とＣ２，Ｃ５，Ｃ８，Ｃ１１とが外部メモリへ入力された時の状況を示している。
【００７８】
図４において，シフトレジスタ２３０は領域Ｚ（１）およびＺ（２）を有し，シフトレジスタ２３０のメモリ所要量は１２シンボルである。領域Ｚ（１）にはアドレス（０，０）〜（３，０）が割り当てられ，パスＰ（０，１），Ｐ（１，１），Ｐ（２，１），Ｐ（３，１）から入力されたデータが一時的に保管される。
【００７９】
また，領域Ｚ（２）にはアドレス（０，１）〜（３，１），（０，２）〜（３，２）が割り当てられ，パスＰ（０，２），Ｐ（１，２），Ｐ（２，２），Ｐ（３，２）から入力されたデータが一時的に保管される。
【００８０】
なお，本実施形態においては，単位インタリーブの全３本のパスのうち０番目のパスの深さはＬ（０）＝０より，パスＰ（０，０），Ｐ（１，０），Ｐ（２，０），Ｐ（３，０）から入力されたデータは，メモリに一時保管されずにそのまま出力される。そのため，対応するメモリ領域Ｚ（０）はシフトレジスタ２３０上には確保されない。
【００８１】
ここで、斜線の入った領域は新たに書き込まれたデータを表し，×印の領域は、データが書き込まれていないか，もしくは意味を持たないデータが入っている状況を表す。
【００８２】
また，図５Ａ及び図５Ｂにおいて縦方向は時間方向を表し，横方向はデータの移動方向を表している。例えば，パス入れ換え部２１０からデータ連結部２２０へ引かれている細線４本は，パス入れ換え部２１０からデータ連結部２２０へのワード単位のデータ転送が４回行われていることを表し，一方，データ連結部２２０からシフトレジスタ２３０へ引かれている太線は，データ連結部２２０からシフトレジスタ２３０へバースト単位のデータ転送が行われていることを表している。
【００８３】
図４と図５Ａ及び図５Ｂを用いて，各データが入力された時のシフトレジスタ２３０の状態およびその時のタイミングチャート上での位置について説明する。
【００８４】
まず，パス入れ換え部２１０に１インタリーブ処理分のデータＡ０〜Ａ１１が入力される。
【００８５】
次に，データＡ０，Ａ３，Ａ６，Ａ９は，図５Ａに示すように順にパス入れ換え部２１０から読み出され，そのままパス入れ換え部２５０へと直接データが転送されるので，シフトレジスタ２３０には書き込まれず，図４（ｂ）には表れない。
【００８６】
次に，Ａ１，Ａ４，Ａ７，Ａ１０がパス入れ換え部２１０から図５Ａに示すようにデータ連結部２２０へ順に転送され，一旦データ連結部２２０で保管される。その時，アドレス（０，０）を開始とする４シンボル分のデータが，シフトレジスタ２３０からデータ分解部２４０へ連続的に出力される。ただし，この時シフトレジスタ２３０内の当該の領域には意味を持たないデータが入っているので，出力されたデータは空である。
【００８７】
その後，シフトレジスタ２３０のアドレス（０，０）を開始とする４シンボル分のデータ領域が空いているので，その領域へデータ連結部２２０に保管されていたデータＡ１，Ａ４，Ａ７，Ａ１０を連続的に出力する。その時，データ分解部２４０からパス入れ換え部２５０へ１シンボルずつ４回，所定の位置へデータを出力する。
【００８８】
同様に，Ａ２，Ａ５，Ａ８，Ａ１１が順にパス入れ換え部２１０から読み出された時，図５Ａに示すようにデータ連結部２２０へ転送され，一旦データ連結部２２０で保管される。その時，アドレス（０，１）を開始とする４シンボル分のデータが，シフトレジスタ２３０からデータ分解部２４０へ連続的に出力する。ただし，上記と同様にこのときシフトレジスタ２３０内の当該の領域には意味のないデータが入っているので，出力されたデータは空である。
【００８９】
その後，シフトレジスタ２３０のアドレス（０，１）を開始とする４シンボル分のデータ領域が空いているので，その領域へデータ連結部２２０に保管されていたデータＡ２，Ａ５，Ａ８，Ａ１１を連続的に出力し，図４（ｂ）の状態になる。その時，データ分解部２４０からパス入れ換え部２５０へ１ワードずつ４回所定の位置へデータを出力する。
【００９０】
同様に，図４（ｃ）はデータＢ０，Ｂ１，・・・，Ｂ１１がインタリーブ装置１０へ入力された後の状態を表している。
【００９１】
ここで，Ｃ２，Ｃ５，Ｃ８，Ｃ１１が順にパス入れ換え部２１０から読み出された時，図５Ｂに示すようにデータ連結部２２０へ出力され，一旦データ連結部２２０で保管される。その時，アドレス（０，０）を開始とする４シンボル分のデータ（前記で第３のメモリに保管したＡ２，Ａ５，Ａ８，Ａ１１）が，第３のメモリから第２のバッファへ転送される。
【００９２】
その後，シフトレジスタ２３０のアドレス（０，１）を開始とする４シンボル分のデータ領域が空いているので，その領域へデータ連結部２２０に保管されていたデータＣ２，Ｃ５，Ｃ８，Ｃ１１を連続的に転送する。その時，データ分解部２４０からパス入れ換え部２５０へ１ワードずつ４回所定の位置へデータ転送を行う。
【００９３】
図４（ｄ）はデータＣ０，Ｃ１，・・・，Ｃ１１がインタリーブ装置１０へ入力された後の状態を表している。この最後の１２シンボルのデータが入力された時，インタリーブ装置１０から読み出されるデータは，特許文献１に記載された関連技術で説明したようにＣ０，Ｂ１，Ａ２，Ｃ３，Ｂ４，Ａ５，Ｃ６，Ｂ７，Ａ８，Ｃ９，Ｂ１０，Ａ１１という並び順になる。即ち，特許文献１で説明した通りにインタリーブされた出力系列と同じ出力系列になる。
【００９４】
以上のように，本実施形態に係るインタリーブ装置１０は，インタリーブの特徴を利用してメモリの格納アドレスを連続させているので、バースト長分のデータをまとめて扱うことができる。これにより，外部メモリへの書き込みアクセスや読出しアクセスを行う際に，バースト転送ができるので，データ転送の高速化が実現できる。
【００９５】
また，副次的な効果として，インタリーブ装置と他のモジュールが，外部メモリのインターフェースを共有している場合，上述のインタリーブ装置１０がデータ転送をバースト的に行うことで，インターフェースを占有する時間が短くなる。そのため，上述の他のモジュールが外部メモリのインターフェースへアクセスしやすくなるという効果もある。
【００９６】
なお，本実施形態に係る上述のインタリーブ装置１０は，インタリーブ処理に適用する場合について説明した。
【００９７】
上述のインタリーブ装置１０はデインタリーブ処理に適用することもできる。デインタリーブ処理に適用する場合，第１のメモリ制御手段３０と，第２のメモリ制御手段６０と，バースト転送制御手段８０と，のそれぞれ動作や，第３のメモリ９０のメモリ領域の使用方法をインタリーブ処理とは逆の処理を行うように変更することによって実現できる。
【００９８】
なお，本実施形態に係るインタリーブ装置は，上述のパラメータ（Ｎ＝３，Ｍ＝４，Ｌ（０）＝０，Ｌ（１）＝１，Ｌ（２）＝２））のみに適用されるものではない。即ち非特許文献１の地上デジタルテレビジョン放送の時間インタリーブ処理や時間デインタリーブ処理，また，他の同様のインタリーブ処理やデインタリーブ処理を必要とするディジタル通信にも応用することができる。
【００９９】
以上のように，本実施形態に係るインタリーブ装置は，インタリーブの特徴を利用してバースト長ＢＬ分のデータをまとめて扱うことにより，外部メモリへの書き込みや外部メモリからの読み出しを行う際にバースト転送ができる。従って，インタリーブ処理に於けるデータ転送速度低下を防ぐことができ、処理の高速化を図ることができる。
（第３の実施形態）
次に、本発明を実施するための第３の実施形態について説明する。
【０１００】
図１１は第３の実施形態に係るインタリーブ装置の構成図である。
【０１０１】
本実施形態のインタリーブ装置１１００は、データを一時的に格納するメモリ１１０１と、前記メモリへデータを書き込む書込手段１１０２と、前記メモリに格納されたデータを読み出す読出手段１１０３と、を有する。
【０１０２】
本実施形態のインタリーブ装置１１００の前記書込手段は、データをメモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予め前記データを並べ替える。
【０１０３】
更に前記読出手段は、アドレスが連続して格納された前記個数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のインタリーブ処理されたデータの順序となるように前記データを並べ替える。
【０１０４】
本実施形態によれば、以下の効果を奏する。即ちメモリを用いてインタリーブを行う際の速度低下を防ぐことのできるインタリーブ装置およびインタリーブ手法を提供することができる。
【符号の説明】
【０１０５】
１０    インタリーブ装置
２０    第１のメモリ
３０    第１のメモリ制御手段
４０    第１のバッファ
５０    第２のメモリ
６０    第２のメモリ制御手段
７０    第２のバッファ
８０    バースト転送制御手段
９０    第３のメモリ
２００、４００、６００    インタリーブ回路
２１０、２５０    パス入れ換え部
２２０    データ連結部
２３０    シフトレジスタ
２４０    データ分解部
６１０    データ入力端子
６３０    データ出力端子
５００、６４０    単位インタリーブ回路
５１０、６２０    シフトレジスタ
１１００    インタリーブ装置
１１０１    メモリ
１１０２    書込手段
１１０３    読出手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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