(57)【要約】【課題】消費電力を抑制し、かつ、動作速度を向上させた半導体記憶装置を提供する。【解決手段】本実施形態による半導体記憶装置は、不揮発性の複数のメモリセルを含む複数のメモリバンクを備える。共通データバスは、複数のメモリバンクに共有され、メモリセルのデータを伝送する。複数のスイッチは、電源と複数のメモリバンクとの間にそれぞれ設けられている。コントローラは、複数のスイッチを制御する。コントローラは、データ読出し動作またはデータ書込み動作において、アクセスされる少なくとも１つのメモリバンクに対応する少なくとも１つのスイッチを導通状態とし、その他のスイッチを非導通状態とする。【選択図】図４
2013196740.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性の複数のメモリセルを含む複数のメモリバンクと、
前記複数のメモリバンクに共有され、前記メモリセルのデータを伝送する共通データバスと、
電源と前記複数のメモリバンクとの間にそれぞれ設けられた複数のスイッチと、
前記複数のスイッチを制御するコントローラと、
前記複数のメモリバンクと前記共通データバスとの間にそれぞれ設けられた複数の分離素子とを備え、
前記コントローラは、アクセスを待機している待機状態において前記複数のスイッチを非導通状態にし、
前記コントローラは、データ読出し動作またはデータ書込み動作においてアクセスされる少なくとも１つの前記メモリバンクに対応する少なくとも１つの前記スイッチを導通状態とし、その他の前記スイッチを非導通状態とし、
前記コントローラは、データ読出し動作またはデータ書込み動作において、アクセスされる少なくとも１つの前記メモリバンクに対応する少なくとも１つの前記分離素子を導通状態とし、その他の前記分離素子を非導通状態とすることを特徴とする半導体記憶装置。
【請求項２】
不揮発性の複数のメモリセルを含む複数のメモリバンクと、
前記複数のメモリバンクに共有され、前記メモリセルのデータを伝送する共通データバスと、
電源と前記複数のメモリバンクとの間にそれぞれ設けられた複数のスイッチと、
前記複数のスイッチを制御するコントローラとを備え、
前記コントローラは、データ読出し動作またはデータ書込み動作において、アクセスされる少なくとも１つの前記メモリバンクに対応する少なくとも１つの前記スイッチを導通状態とし、その他の前記スイッチを非導通状態とすることを特徴とする半導体記憶装置。
【請求項３】
前記コントローラは、アクセスを待機している待機状態において、前記複数のスイッチを非導通状態にしていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記コントローラは、前記待機状態において、前記複数のメモリバンクをＬＰＤＤＲ２の規格のディープパワーダウン状態に維持することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記待機状態において前記複数のメモリバンクのうち第１のメモリバンクにアクセスする第１のコマンドを受けた場合、前記コントローラは、前記第１のメモリバンクに対応する第１のスイッチを導通状態とし、該第１のスイッチ以外の前記スイッチを非導通状態に維持することを特徴とする請求項３または請求項４に記載の半導体記憶装置。
【請求項６】
前記コントローラは、前記待機状態において、ＬＰＤＤＲ２の規格のＰＡＳＲコマンドを受けた場合、該ＰＡＳＲコマンドで指定された第１のメモリバンクに対応する第１のスイッチを導通状態とし、該第１のスイッチ以外の前記スイッチを非導通状態に維持することを特徴とする請求項３から請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
前記複数のメモリバンクと前記共通データバスとの間にそれぞれ設けられた複数の分離素子をさらに備え、
前記コントローラは、データ読出し動作またはデータ書込み動作において、アクセスされる少なくとも１つの前記メモリバンクに対応する少なくとも１つの前記分離素子を導通状態とし、その他の前記分離素子を非導通状態とすることを特徴とする請求項２から請求項６のいずれかに記載の半導体記憶装置。
【請求項８】
前記半導体記憶装置の動作を決定し該半導体記憶装置の状態を示す内部設定値を保持するモードレジスタと、
前記モードレジスタのデータを格納する不揮発性レジスタとをさらに備え、
前記モードレジスタへの電力供給が遮断された後、該モードレジスタへの電力供給を復帰させた場合、前記不揮発性レジスタのデータを前記モードレジスタへロードすることを特徴とする請求項２に記載の半導体記憶装置。
【請求項９】
前記半導体記憶装置の動作を決定し該半導体記憶装置の状態を示す内部設定値を保持するモードレジスタをさらに備え、
前記待機状態において前記モードレジスタは、前記内部設定値を保持しており、
当該半導体記憶装置を制御するチップコントローラへの電力供給が遮断された場合、前記モードレジスタは、前記チップコントローラへの電力供給が復帰した後に、前記チップコントローラへ前記内部設定値を出力することを特徴とする請求項３から請求項８のいずれかに記載の半導体記憶装置。
【請求項１０】
不揮発性の複数のメモリセルを含む複数のメモリバンクと、前記複数のメモリバンクに共有され、前記メモリセルのデータを伝送する共通データバスと、電源と前記複数のメモリバンクとの間にそれぞれ設けられた複数のスイッチとを備えた半導体記憶装置の駆動方法であって、
データ読出し動作またはデータ書込み動作において、アクセスされる少なくとも１つの前記メモリバンクに対応する少なくとも１つの前記スイッチを導通状態とし、その他の前記スイッチを非導通状態とすることを具備した半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置およびその駆動方法に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリは、ＪＥＤＥＣのＬＰＤＤＲ２（Low Power Double Data Rate 2）の規格に準拠し得る。ＬＰＤＤＲ２にはＤＰＤ (Deep Power Down) 状態が規定されている。ＤＰＤ状態は、待機状態における消費電力削減のために、ＤＲＡＭの素子を外部電源から遮断した状態である。
【０００３】
しかし、ＤＰＤ状態に移行すると、メモリ内のデータが消失する。従って、通電状態（アイドル状態）に復帰する場合に、データをメモリに再度書き込む動作（イニシャライズ）が必要である。このため、ＤＰＤ状態からの復帰には、長時間かかり、かつ、大きな消費電力が必要である。従って、ＤＲＡＭ等の揮発性メモリを用いたシステムでは、待機中、ＤＰＤ状態よりも復帰時間の短いアイドル状態に維持されることが多い。アイドル状態では、メモリ内のデータを保持するためにリフレッシュ動作を定期的に実行する必要がある。従って、アイドル状態であってもやはり或る程度の電力を必要とする。また、アイドル状態から内部電源遮断であるＤＰＤ状態へ遷移し、ＤＰＤ状態からアイドル状態へ復帰する際、電源を遮断していた部分に電力を供給するために、かなりの電力が消費される。従って、短い時間間隔でＤＰＤ状態とアイドル状態への復帰とを繰り返すと、復帰時の電力が無駄に消費される。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】JEDEC STANDARD Low Power Double Data Rate 2 (LPDDR2) JESD209-2A (Revision of JESD209-2, March 2009) JEDEC SOLID STATE TECHNOLOGY ASSOCIATION
【発明の概要】
【発明が解決しようとする課題】
【０００５】
消費電力を抑制し、かつ、動作速度を向上させた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置は、不揮発性の複数のメモリセルを含む複数のメモリバンクを備える。共通データバスは、複数のメモリバンクに共有され、メモリセルのデータを伝送する。複数のスイッチは、電源と複数のメモリバンクとの間にそれぞれ設けられている。コントローラは、複数のスイッチを制御する。コントローラは、データ読出し動作またはデータ書込み動作において、アクセスされる少なくとも１つのメモリバンクに対応する少なくとも１つのスイッチを導通状態とし、その他のスイッチを非導通状態とする。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるＭＲＡＭおよびチップコントローラＣＣを示すブロック図。
【図２】第１の実施形態によるＭＲＡＭの構成を示すブロック図。
【図３】単一のメモリセルＭＣの構成を示す説明図。
【図４】第１の実施形態によるＭＲＡＭの構成の概略を示すブロック図。
【図５】第１の実施形態によるＭＲＡＭのスイッチＳＷ０〜ＳＷ３の状態を示す表。
【図６】第１の実施形態によるＭＲＡＭの動作を示すフロー図。
【図７】第１の実施形態の変形例を示すブロック図。
【図８】第２の実施形態に従ったＭＲＡＭの構成を示すブロック図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
以下の実施形態は、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）、強誘電体メモリ（ＦｅＲＡＭ：ferroelectoric random access memory）など様々な種類の不揮発性メモリに適用することができる。以下の実施形態では、ＭＲＡＭを抵抗変化型メモリの一例として説明する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態によるＭＲＡＭおよびチップコントローラＣＣを示すブロック図である。チップコントローラＣＣは、ＣＰＵ(Central Processing Unit)、ＲＯＭ（Read Only Memory）、ＳＲＡＭ(Static Random Access Memory）、ＬＰＤＤＲ２コントローラを備えている。ＬＰＤＤＲ２コントローラは、チップ選択信号ＣＳ、クロックイネーブル信号ＣＫＥ、コマンド・アドレス信号ＣＡ、クロック信号ＣＫ、データＤＱ、ストローブ信号ＤＱＳ、マスクデータＤＭ等をＭＲＡＭに出力する。ＬＰＤＤＲ２コントローラはこれらの信号によってＭＲＡＭを制御する。
【００１１】
一般に、ＪＥＤＥＣのＬＰＤＤＲ２の規格は、ＤＲＡＭ等の揮発性メモリに適用されるが、本実施形態では、ＬＰＤＤＲ２は不揮発性メモリであるＭＲＡＭに応用されている。
【００１２】
ＣＰＵは、チップコントローラＣＣ全体を制御する。ＣＰＵは、モードレジスタ１０およびＳＲＡＭ１２を含む。モードレジスタ１０およびＳＲＡＭ１２については、後述する。
【００１３】
図２は、第１の実施形態によるＭＲＡＭの構成を示すブロック図である。本実施形態によるＭＲＡＭのチップ１は、メモリセルアレイＭＣＡと、パワージェネレータＰＧと、ロジック回路ＬＣと、クロックイネーブルレシーバＲＣＫＥと、コマンド・アドレスレシーバＲＣＡと、データバッファＤＱＢと、入出力部Ｉ／Ｏとを備えている。
【００１４】
メモリセルアレイＭＣＡは、例えば、マトリクス状に二次元配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、不揮発性のメモリセルであり、例えば、ＭＴＪ素子を含む。各メモリセルＭＣはビット線対（例えば図２に示すようにビット線ＢＬ１とビット線ＢＬ２）とワード線ＷＬに接続される。すなわち、メモリセルＭＣの一端は、ビット線対の一方のビット線ＢＬ１に接続され、他端はビット線対の他方のビット線ＢＬ２に接続される。ビット線対ＢＬ１、ＢＬ２は、ワード線ＷＬに対して直交する方向に延伸している。
【００１５】
メモリセルアレイＭＣＡは、さらに、センスアンプ部ＳＡと、ライトドライバＷＤと、アドレスデコーダＡＤ１、ＡＤ２と、メインコントローラＭＣＮＴと、ライトリードバッファＷＲＢとを備えている。
【００１６】
センスアンプ部ＳＡは、例えばビット線ＢＬ１を介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出する機能を有する。ライトドライバＷＤは、例えばビット線ＢＬ１、ＢＬ２を介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込む機能を有する。
【００１７】
メインコントローラＭＣＮＴは、ＤＱバッファＤＱＢから受け取ったデータを、所望のメモリセルＭＣに書き込むようにライトドライバＷＤへ転送し、あるいは、所望のメモリセルＭＣから読み出したデータをＤＱバッファＤＱＢへ転送する。
【００１８】
アドレスデコーダＡＤ１は、コマンド・アドレスレシーバＲＣＡからのアドレスに従って或るビット線対を選択するように構成されている。アドレスデコーダＡＤ２は、コマンド・アドレスレシーバＲＣＡからのアドレスに従って或るワード線ＷＬを選択するように構成されている。
【００１９】
ライトリードバッファＷＲＢは、入出力部Ｉ／ＯおよびデータバッファＤＱＢを介して入力した書込みデータを一時的に格納し、あるいは、メモリセルＭＣからの読出しデータを一時的に格納する。
【００２０】
データバッファＤＱＢは、入出力部Ｉ／Ｏを介して読出しデータを外部へ出力し、あるいは、入出力部Ｉ／Ｏを介して外部から取り込んだ書込みデータを内部へ転送するために、それらのデータを一時的に保持する。
【００２１】
クロックイネーブルレシーバＲＣＫＥは、クロック信号の受信の可否を決定するクロックイネーブル信号ＣＫＥを受け取り、クロックイネーブル信号ＣＫＥが活性化されている場合に、クロック信号を有効に通過させる。
【００２２】
パワージェネレータＰＧは、メモリセルアレイＭＣＡを駆動するための電源電圧を生成する。例えば、パワージェネレータＰＧは、外部からの電源電圧を昇圧あるいは降圧して電源電圧ＶＤＤまたは基準電圧ＶＳＳを生成する。
【００２３】
チップ１は、パワーコントローラＰＣと、コマンドコントローラＣＯＭＣＮＴと、アレイコントローラＡＲＹＣＮＴ等を備えている。パワーコントローラＰＣは、パワージェネレータＰＧ、メインコントローラＭＣＮＴおよびコマンド・アドレスレシーバＲＣＡを制御する。パワーコントローラＰＣは、パワージェネレータＰＧ、メインコントローラＭＣＮＴおよびコマンド・アドレスレシーバＲＣＡを選択的に起動状態（オン状態）または休止状態（オフ状態）にすることができる。
【００２４】
コマンドコントローラＣＯＭＣＮＴは、コマンド・アドレスレシーバＲＣＡから読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってメインコントローラＭＣＮＴを制御する。
【００２５】
コマンド・アドレスレシーバＲＣＡは、メモリセルアレイＭＣＡの動作を決定するコマンドおよびアドレスを受け取る。コマンド・アドレスレシーバＲＣＡは、アドレスとして、例えば、ロウアドレス、ページアドレス等を受け取る。コマンド・アドレスレシーバＲＣＡは、コマンドとして、例えば、アクティブコマンドＡＣＴ、パワーダウンコマンドＰＤ、ディープパワーダウンコマンドＤＰＤ、ＭＲライトコマンドＭＲＷ、ＭＲリードコマンドＭＲＲ、リセットコマンドＲＳＴ等を受け取る。これらのコマンドによって、メモリセルアレイＭＣＡは、様々な動作を実行することができる。
【００２６】
コマンドコントローラＣＯＭＣＮＴは、外部からのコマンドに従ってアレイコントローラＡＲＹＣＮＴ等を制御する。アレイコントローラＡＲＹＣＮＴは、コマンドに従ってモードレジスタＭＲから得たデータに基づいてメモリバンクＢＮＫ０〜ＢＮＫ３、スイッチＳＷ０〜ＳＷ３等のＭＲＡＭ内部を制御する。
【００２７】
図３は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子は、ＳＴＴ（Spin Transfer Torque）−ＭＴＪ素子である。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とビット線ＢＬ２との間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ２側に配置され、ＭＴＪ素子がビット線ＢＬ１側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。
【００２８】
ＴＭＲ（tunneling magnetoresistive）効果を利用したＳＴＴ−ＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、図３に示すように、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して構成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００２９】
書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００３０】
図４は、第１の実施形態によるＭＲＡＭの構成の概略を示すブロック図である。図４では、複数のメモリセルＭＣを含む４つのメモリバンクＢＮＫ０〜ＢＮＫ３が示されている。メモリバンクＢＮＫ０〜ＢＮＫ３は、共通データバスＤＢを共有している。共通データバスＤＢは、メモリバンクＢＮＫ０〜ＢＮＫ３内のメモリセルのデータをロジック回路ＬＣおよびインタフェースＩＦへ伝送する。
【００３１】
メモリバンクＢＮＫ０〜ＢＮＫ３は、それぞれスイッチＳＷ０〜ＳＷ３を介して電源ＶＤＤに接続されている。スイッチＳＷ０〜ＳＷ３がオンまたはオフになることによって、メモリバンクＢＮＫ０〜ＢＮＫ３は、電源ＶＤＤからの電力を受け、あるいは、電源ＶＤＤから切断される。スイッチＳＷ０〜ＳＷ３は、ＦＥＴ（Field Effect Transistor）を用いて形成され得る。
【００３２】
ロジック回路ＬＣは、メモリバンクＢＮＫ０〜ＢＮＫ３、スイッチＳＷ０〜ＳＷ３等を制御する。インタフェースＩＦは、共通データバスＤＢからのデータをメモリチップ１の外部へ出力し、あるいは、メモリチップ１の外部からのデータを共通データバスＤＢに転送するＩ／Ｏ回路を含む。
【００３３】
モードレジスタＭＲは、ＭＲＡＭの動作状態等を格納している。例えば、モードレジスタＭＲは、ＤＰＤコマンドに対応する内部コマンド、ＰＡＳＲ（ＰＡＵ（Partial Array Usage））コマンドに対応する内部コマンド、アクティブコマンド、バーストの種類、バースト長、レイテンシ期間等のＭＲＡＭ動作を決定し、または、ＭＲＡＭの状態を示す内部設定値を格納する。
【００３４】
モードレジスタＭＲは、ＰＡＳＲ（ＰＡＵ）コマンドによって活性化されるメモリサイズをも予め格納している。例えば、モードレジスタＭＲにおいて、ＰＡＵコマンドのメモリサイズをメモリバンクＭＢに設定した場合、ＰＡＵコマンドによってメモリバンクごとに活性化が可能になる。
【００３５】
メモリバンクＢＮＫ０〜ＢＮＫ３、インタフェースＩＦ、ロジック回路ＬＣおよびモードレジスタＭＲ等を含むメモリチップは、メインスイッチＭＳＷを介して電源ＶＤＤと接続されている。メインスイッチＭＳＷは、メモリチップ全体への電力供給を遮断することができる。
【００３６】
図１のチップコントローラＣＣのＣＰＵ内にあるモードレジスタ１０は、メモリチップ１内のモードレジスタＭＲと同様に、ＭＲＡＭの動作状態等を格納している。メモリバンクＢＮＫ０〜ＢＮＫ３のいずれかにアクセスするときに、ＭＲＷ（Mode Register Write）−ＰＡＵコマンドが発行される。ＭＲＷ−ＰＡＵコマンドは、ＰＡＵモードにおけるモードレジスタＭＲの設定値をモードレジスタＭＲに書き込むコマンドである。ＭＲＷ−ＰＡＵコマンドによって、モードレジスタ１０のＰＡＵコマンドがＭＲＡＭ側のモードレジスタＭＲへ書き込まれる。ＭＲＡＭは、モードレジスタＭＲに書き込まれたＰＡＵコマンドに従ってメモリバンクＢＮＫ０〜ＢＮＫ３のいずれかにアクセスする。また、このとき、図１のチップコントローラＣＣのＣＰＵ内にあるＳＲＡＭ１２は、スイッチがオン状態でありアクセスされているメモリバンク、および、スイッチがオフ状態でありアクセスされていないメモリバンクのアドレス情報を格納する。
【００３７】
ＭＲＡＭがＤＰＤ状態からアイドル状態またはアクティブ状態へ復帰するとき、ＭＲＲ（Mode Register Read）−ＰＡＵコマンドが発行される。ＤＰＤ状態では、電力は、図１に示すモードレジスタ１０およびＳＲＡＭ１２に供給されていない。このため、モードレジスタ１０およびＳＲＡＭ１２に格納されていたＰＡＵコマンド等のデータは消えている。一方、ＭＲＡＭ側のモードレジスタＭＲは、ＰＡＵコマンド等を保持している。従って、ＭＲＡＭがＤＰＤ状態からアイドル状態またはアクティブ状態へ復帰するときには、ＭＲＲ−ＰＡＵコマンドによって、ＭＲＡＭ側のモードレジスタＭＲのデータがＣＰＵ側のモードレジスタ１０およびＳＲＡＭ１２へ読み出され得る。
【００３８】
尚、アイドル状態は、選択されたメモリバンクＢＮＫ０へ電力を供給しており、データ読出しおよびデータ書込みのコマンドを受け取り可能な状態である。アイドル状態は、全メモリバンクの電力供給を遮断しアクセスを待機している待機状態（ＤＰＤ状態）とは異なる。アイドル状態においてメモリバンクＢＮＫ０は、コマンド待ち状態となっており、アクティブコマンドを受け取ると、メモリバンクＢＮＫ０は、アクティブ状態となる。
【００３９】
図５（Ａ）および図５（Ｂ）は、第１の実施形態によるＭＲＡＭのスイッチＳＷ０〜ＳＷ３の状態を示す表である。図５（Ａ）は、ディープパワーダウン状態（ＤＰＤ状態）におけるスイッチＳＷ０〜ＳＷ３のオン／オフの状態を示す。図５（Ｂ）は、メモリバンクＢＮＫ０へアクセスするときのアイドル状態またはアクティブ状態におけるスイッチＳＷ０〜ＳＷ３のオン／オフの状態を示す。尚、アイドル状態、アクティブ状態およびＤＰＤ状態において、メインスイッチＭＳＷはオン状態であり、メモリチップは、電源から電力の供給を受けている。
【００４０】
図５（Ａ）に示すように、本実施形態によるＭＲＡＭでは、ＤＰＤ状態において、スイッチＳＷ０〜ＳＷ３は、オフ状態（非導通状態）である。従って、メモリバンクＢＮＫ０〜ＢＮＫ３は、電源ＶＤＤから電力供給を受けていない。メモリバンクＢＮＫ０〜ＢＮＫ３は、不揮発性であるため、リフレッシュ動作を実行することなくデータを保持することができるからである。このように、本実施形態によるＭＲＡＭは、ＤＰＤ状態で待機することができるので、ＬＰＤＤＲ２の規格（従来のＤＲＡＭ）のＤＰＤ状態と同程度に消費電力を低くすることができる。
【００４１】
次に、図５（Ｂ）に示すように、データ読出しまたはデータ書込み動作において、メモリバンクＢＮＫ０にアクセスするものとする。この場合、ロジック回路ＬＣは、スイッチＳＷ０をオン状態（導通状態）とし、その他のスイッチＳＷ１〜ＳＷ３をオフ状態（非導通状態）に維持する。即ち、ロジック回路ＬＣは、データ読出しまたはデータ書込み動作において選択されたメモリバンクＢＮＫ０をアクティブ状態として、その他の非選択メモリバンクＢＮＫ１〜ＢＮＫ３をＤＰＤ状態のままとする。
【００４２】
このようにスイッチＳＷ０〜ＳＷ３を動作させるために、本実施形態では、ＬＰＤＤＲ２の規格のＰＡＳＲ（Partial Array Self Refresh）コマンドを部分活性化信号として用いる。ＰＡＳＲコマンドは、本来、ＤＲＡＭの部分的なセルフリフレッシュ動作のために用いられる。
【００４３】
しかし、本実施形態では、ＭＲＡＭの一部のメモリバンクを活性化させる部分活性化信号としてＰＡＳＲコマンドを使用する。例えば、ＰＡＳＲコマンドは、メモリバンクＢＮＫ０〜ＢＮＫ３のうち単一または複数のメモリバンクを任意に選択可能なように設定され得る。また、ＰＡＳＲコマンドは、デフォルト値においてメモリバンクＢＮＫ０〜ＢＮＫ３の全てを選択することもできる。ここでは、ＰＡＳＲコマンドを部分活性化信号として使用するので、ＰＡＳＲコマンドをＰＡＵコマンドとも呼ぶ。ＰＡＵコマンドは、メモリチップの外部のコントローラで発行され、モードレジスタＭＲがＰＡＵコマンドに基づいてＭＲＡＭの内部状態または動作を決定するためにＰＡＵコマンドに基づいて内部コマンドを発行する。
【００４４】
例えば、メモリバンクＢＮＫ０にアクセスする場合、ＭＲＡＭは、ＤＰＤ状態から抜けるためのＤＰＤイグジットコマンドＤＰＤＸおよびメモリバンクＢＮＫ０を選択するＰＡＵコマンドを受ける。ロジック回路ＬＣは、ＤＰＤＸコマンドおよびＰＡＵコマンドに基づいて、スイッチＳＷ１〜ＳＷ３の非導通状態を維持したまま、選択メモリバンクＢＮＫ０に対応するスイッチＳＷ０を導通状態に切り替える。選択メモリバンクＢＮＫ０は、電源ＶＤＤからの電力供給を受けるので、ＭＲＡＭは、選択メモリバンクＢＮＫ０からデータを読み出し、あるいは、選択メモリバンクＢＮＫ０へデータを書き込むことができる。データ読出し動作およびデータ書込み動作自体は、公知の動作と同様でよい。
【００４５】
例えば、携帯機器においてＤＲＡＭに代えて本実施形態によるＭＲＡＭを用いてもよい。この場合、待機期間中において、本実施形態によるＭＲＡＭは、図５（Ｂ）に示すアイドル状態ではなく、図５（Ａ）に示すＤＰＤ状態を維持する(ノーマリオフ）。これにより、待機期間中におけるＭＲＡＭの消費電力は、ＤＲＡＭのＤＰＤ状態と同程度に抑制される。一般に、携帯機器のユーザは、携帯機器を待機状態で持ち歩くことが多く、待機状態の期間が非常に長い。従って、待機状態における消費電力を抑制することは、携帯機器のバッテリの電力消費を抑制し、充電の頻度を低減することに繋がる。
【００４６】
さらに、本実施形態によるＭＲＡＭは、データ読出し動作またはデータ書込み動作において、ＤＰＤＸコマンドおよびＰＡＵコマンドを用いてアクセスの必要な一部のメモリバンクＢＮＫ０を活性化させ、アクセス不要なメモリバンクＢＮＫ１〜ＢＮＫ３をＤＰＤ状態のままとする。これにより、本実施形態よるＭＲＡＭは、アイドル状態またはアクティブ状態へ復帰する場合においても、無駄な消費電力を削減することができる。従って、本実施形態によるＭＲＡＭを携帯機器に採用した場合、携帯機器のバッテリの電力消費をさらに抑制し、充電の頻度をさらに低減させることができる。
【００４７】
勿論、メモリチップ内のメモリバンクＢＮＫ０〜ＢＮＫ３の全てにアクセスする必要がある場合には、ロジック回路ＬＣは、スイッチＳＷ０〜ＳＷ３を全て導通状態にし、メモリバンクＢＮＫ０〜ＢＮＫ３を全てアクティブ状態にすればよい。この場合、ＭＲＡＭは、ＰＡＵコマンドをデフォルト値にすればよい。
【００４８】
本実施形態では、モードレジスタＭＲは、メインスイッチＭＳＷが非導通状態にならない限り、電源ＶＤＤから電力の供給を受ける。従って、モードレジスタＭＲは、ＤＰＤ状態において電源ＶＤＤから電力供給を受けている。これにより、本実施形態のモードレジスタＭＲは、揮発性であっても、内部データを保持している。尚、メインスイッチＭＳＷが非導通状態になった後、導通状態に復帰した場合、モードレジスタＭＲ内のデータは消失するので、必要なデータの初期値が、ＭＲＡＭの外部からモードレジスタＭＲへリロードされる。このとき、ＰＡＵコマンドのレジスタ値は、初期状態（デフォルト値）に戻る。
【００４９】
図６は、第１の実施形態によるＭＲＡＭの動作を示すフロー図である。図６では、メモリバンクＢＮＫ０へのアクセス中にＤＰＤコマンドが発行されたときのＭＲＡＭの動作を示す。
【００５０】
まず、ＭＲＡＭは、アクティブ状態において、メモリバンクＢＮＫ０にアクセスするものとする。この場合、メモリバンクＢＮＫ０を指定するＭＲＷ−ＰＡＵコマンドが発行される（Ｓ１０）。これにより、ＰＡＵモードにおけるモードレジスタＭＲの設定値がモードレジスタＭＲに書き込まれる。ここで、ＭＲＷ−ＰＡＵコマンドは、メモリバンクＢＮＫ０のアドレスを含み、メモリバンクＢＮＫ０に選択的にアクセスすることを示す。これにより、ロジック回路ＬＣは、メモリバンクＢＮＫ１〜ＢＮＫ３をＤＰＤ状態に維持したまま、メモリバンクＢＮＫ０をＤＰＤ状態からアクティブ状態へ遷移させる。より詳細には、ロジック回路ＬＣは、スイッチＳＷ１〜ＳＷ３のオフ状態を維持したまま、スイッチＳＷ０をオン状態に切り替える（Ｓ４０、Ｓ４２）。これにより、電源ＶＤＤは、メモリバンクＢＮＫ１〜ＢＮＫ３から遮断されたまま、メモリバンクＢＮＫ０に電力を供給する。
【００５１】
そして、ＭＲＡＭは、共通データバスＤＢを介して選択メモリバンクＢＮＫ０にアクセスし、データを読み出し、あるいは、データを書き込む（Ｓ５０）。このとき、非選択メモリバンクＢＮＫ１〜ＢＮＫ３は、ＤＰＤ状態を維持している。
【００５２】
上記実施形態では、データ読出し動作またはデータ書込み動作において、メモリバンクＢＮＫ０が選択的にアクセスされている。しかし、メモリバンクＢＮＫ０〜ＢＮＫ３のうちいずれの単数または複数のメモリバンクがアクセスされてもよい。この場合、ステップＳ１０のＭＲＷ−ＰＡＵコマンドにおいて指定するメモリバンクを変更すればよい。
【００５３】
ＤＰＤコマンドが発行されていない場合（Ｓ６０のＮＯ）、ＭＲＡＭは、ステップＳ１０〜Ｓ５２を繰り返し受け付ける。ただし、ステップＳ１０において発行されるＭＲＷ−ＰＡＵコマンドは、それぞれ異なるメモリバンクＢＮＫ０〜ＢＮＫ３を指定することができる。
【００５４】
アクティブ状態においてメモリバンクＢＮＫ０にアクセスしているときにＤＰＤコマンドが発行された場合（Ｓ６０のＹＥＳ）、ＭＲＡＭは、アクティブ状態からＤＰＤ状態へ遷移する（Ｓ７０）。ＤＰＤ状態は図５（Ａ）を参照して説明した通りである。このとき、ＣＰＵ側のモードレジスタ１０およびＳＲＡＭ１２のデータは消失している。
【００５５】
次に、ＤＰＤＸコマンドが発行されると（Ｓ８０）、ＭＲＲ−ＰＡＵコマンドが発行される（Ｓ９０）。このとき、ＭＲＡＭ側のモードレジスタＭＲは、ＰＡＵコマンド等のレジスタの設定値を保持している。従って、ＭＲＲ−ＰＡＵコマンドによって、ＭＲＡＭ側のモードレジスタＭＲの設定値がＣＰＵ側のモードレジスタ１０およびＳＲＡＭ１２へ読み出される。これにより、メモリバンクＢＮＫ０へのアクセスが可能になる（Ｓ１００）。
【００５６】
本実施形態によるＭＲＡＭは、待機期間中においてスイッチＳＷ０〜ＳＷ３をオフ状態にすることによって、メモリバンクＢＮＫ０〜ＢＮＫ３を実質的にＤＰＤ状態にする。さらに、本実施形態によるＭＲＡＭは、データ読出し動作またはデータ書込み動作において、ＤＰＤＸコマンドおよびＰＡＵコマンドを用いてアクセスされる一部の選択メモリバンクＢＮＫ０に対応するスイッチＳＷ０をオン状態にし、アクセス不要な他の非選択メモリバンクＢＮＫ１〜ＢＮＫ３に対応するスイッチＳＷ１〜ＳＷ３をオフ状態のままとする。これにより、本実施形態よるＭＲＡＭは、待機時およびアクティブ状態への復帰時の両方において、消費電力を削減することができる。
【００５７】
（変形例１）
図７は、第１の実施形態の変形例を示すブロック図である。本変形例では、メモリバンクＢＮＫ０〜ＢＮＫ３と共通データバスＤＢとの間にそれぞれ設けられたトライステートバッファ（以下、単にバッファとも言う）ＴＳＢ０〜ＴＳＢ３を備えている。分離素子としてのトライステートバッファＴＳＢ０〜ＴＳＢ３は、論理ハイ、論理ロウおよびハイインピーダンス状態（Ｈｉｚ状態）の３つの状態になり得る。
【００５８】
メモリバンクＢＮＫ０〜ＢＮＫ３は、共通データバスＤＢを共有している。従って、メモリバンクＢＮＫ０にアクセスがあった場合に、メモリバンクＢＮＫ１〜ＢＮＫ３は、ＤＰＤ状態であるため共通データバスＤＢに不定の信号を出力してしまう。このようなＤＰＤ状態の非選択メモリバンクＢＮＫ１〜ＢＮＫ３からの不定信号を抑制するために、バッファＴＳＢ０〜ＴＳＢ３が設けられている。
【００５９】
バッファＴＳＢ０〜ＴＳＢ３は、データ読出し動作またはデータ書込み動作においてアクセスされる選択メモリバンクＢＮＫ０と共通データバスＤＢとの間を導通状態とし、その他のメモリバンクＢＮＫ１〜ＢＮＫ３と共通データバスＤＢとの間を非導通状態とする。これにより、共通データバスＤＢを伝搬するデータが非選択メモリバンクに悪影響を与えない。
【００６０】
ロジック回路ＬＣは、上述の通り、コマンドコントローラＣＯＭＣＮＴと、アレイコントローラＡＲＹＣＮＴと、マルチプレクサＭＵＸとを備えている。
【００６１】
マルチプレクサＭＵＸは、コマンドコントローラＣＯＭＣＮＴまたはアレイコントローラＡＲＹＣＮＴに従ってバッファＴＳＢ０〜ＴＳＢ３の状態を制御する。メモリバンクＢＮＫ０が選択された場合、マルチプレクサＭＵＸは、バッファＴＳＢ０を導通状態（ロウインピーダンス状態）とし、他のバッファＴＳＢ１〜ＴＳＢ３を非導通状態（ハイインピーダンス状態）にする。
【００６２】
これにより、非選択メモリバンクＢＮＫ１〜ＢＮＫ３からの共通データバスＤＢへの不定信号を遮断し、選択メモリバンクＢＮＫ０と共通データバスＤＢとの間においてデータをやり取りすることができる。
【００６３】
（第２の実施形態）
図８は、第２の実施形態に従ったＭＲＡＭの構成を示すブロック図である。第２の実施形態によるＭＲＡＭは、モードレジスタＭＲの内部データをバックアップする不揮発性レジスタＭＲ−ＮＶをさらに備えている。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００６４】
不揮発性レジスタＭＲ−ＮＶは、ＭＲＡＭ等の不揮発性メモリで構成してよい。不揮発性レジスタＭＲ−ＮＶは、モードレジスタＭＲのデータをバックアップしている。従って、メインスイッチＭＳＷが非導通状態になっても、モードレジスタＭＲの内部データは、ＭＲＡＭ内部の不揮発性レジスタＭＲ−ＮＶに保持されている。メインスイッチＭＳＷが導通状態に復帰してから短時間で、不揮発性レジスタＭＲ−ＮＶは、内部データをモードレジスタＭＲへリロードすることができる。また、不揮発性レジスタＭＲ−ＮＶの内部データをモードレジスタＭＲへリロードすることによって、モードレジスタＭＲは、デフォルト値にイニシャライズされることなく、既に設定された値を再度保持することができる。
【００６５】
よって、第２の実施形態によるＭＲＡＭは、待機期間中において、メインスイッチＭＳＷを非導通状態にしてもよい。待機期間中に或るメモリバンクにアクセスがあった場合、ＭＲＡＭは、不揮発性レジスタＭＲ−ＮＶの内部データをモードレジスタＭＲへリロードした後に、選択メモリバンクにアクセスする。選択メモリバンクへのアクセスは、第１の実施形態と同様に実行すればよい。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６６】
さらに、第２の実施形態によるＭＲＡＭは、待機状態において、メインスイッチＭＳＷを非導通状態にすることができるので、さらに消費電力を削減することができる。
【００６７】
尚、第１の実施形態と同様にＤＰＤ状態になると、ＣＰＵ側のモードレジスタ１０およびＳＲＡＭ１２のデータは消失している。従って、図６のステップＳ９０、Ｓ１００を参照して説明したように、ＤＰＤＸコマンドの発行後、ＭＲＲ−ＰＡＵコマンドが発行される。ＭＲＲ−ＰＡＵコマンドの発行によって、ＭＲＡＭ側のモードレジスタＭＲの設定値がＣＰＵ側のモードレジスタ１０およびＳＲＡＭ１２へ読み出される。これにより、メモリバンクＢＮＫ０へのアクセスが可能になる。
【００６８】
このような第１および第２の実施形態によるＭＲＡＭは、既存の不揮発性ＲＯＭおよび揮発性のワーキングメモリ（ＤＲＡＭ）の両方に代わって用いることができる。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７０】
１・・・メモリチップ、ＭＣＡ・・・メモリセルアレイ、ＬＣ・・・ロジック回路、ＣＯＭＣＮＴ・・・コマンドコントローラ、ＡＲＹＣＮＴ・・・アレイコントローラ、ＭＵＸ・・・マルチプレクサ、ＢＮＫ０〜ＢＮＫ３・・・メモリバンク、ＶＤＤ・・・電源、ＳＷ０〜ＳＷ３・・・スイッチ、ＩＦ・・・インタフェース、ＭＲ・・・モードレジスタ、ＤＢ・・・共通データバス、ＴＳＢ０〜ＴＳＢ３・・・トライステートバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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