(57)【要約】【課題】特性の良好な半導体装置を製造する。【解決手段】本発明は、ＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板の上方に、シリコン膜と絶縁膜ＣＰとの積層膜を形成する工程と、（ｂ）積層膜をパターニングすることによりゲート電極ＧＥ１とその上部に配置された絶縁膜ＣＰとの積層体を形成する工程と、（ｃ）積層体の側壁にサイドウォール膜ＳＷを形成する工程と、（ｄ）絶縁膜ＣＰを除去する工程と、（ｅ）サイドウォール膜ＳＷおよびゲート電極ＧＥ１の合成体の両側の半導体基板中および前記ゲート電極ＧＥ１中にヒ素（Ａｓ）を注入する工程と、を有する。かかる製法によれば、ヒ素（Ａｓ）のイオン注入によるゲート電極ＧＥ１の体積膨張、特に、横方向への膨らみを低減することができ、ゲート電極とコンタクトプラグとの短絡を低減できる。【選択図】図１９
2013093501.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板の上方に、導電性膜と前記導電性膜上の絶縁膜との積層膜を形成する工程と、
（ｂ）前記積層膜をパターニングすることにより前記導電性膜を有するゲート電極と前記ゲート電極の上部に配置され前記絶縁膜よりなる上部絶縁膜との積層体を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記積層体の側壁に側壁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記上部絶縁膜を除去する工程と、
（ｅ）前記（ｄ）工程の後、前記側壁膜および前記ゲート電極の合成体の両側の前記半導体基板中および前記ゲート電極中にヒ素（Ａｓ）を注入する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ヒ素は、前記ＭＩＳＦＥＴのｎ型の第１半導体領域を構成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｅ）工程において、前記ヒ素以外のｎ型の不純物を注入することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記（ｃ）工程の前に、前記ゲート電極の両側の前記半導体基板中にｎ型の不純物を注入することにより、前記第１半導体領域よりも浅く形成され、前記第１半導体領域よりも前記ｎ型の不純物の濃度が低い第２半導体領域を形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記導電性膜はシリコン膜であり、
（ｆ）前記（ｅ）工程の後、前記ゲート電極上に金属膜を形成し、前記ゲート電極を構成する前記シリコン膜と前記金属膜との反応層であるシリサイド層を形成する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板の上方にゲート電極を形成する工程と、
（ｂ）前記（ａ）工程の後、前記ゲート電極の側壁に側壁膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記ゲート電極および前記側壁膜上に絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記側壁膜および前記ゲート電極の合成体の両側の前記半導体基板中および前記ゲート電極中に、前記絶縁膜を介して、ヒ素（Ａｓ）を注入する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ヒ素は、前記ＭＩＳＦＥＴのｎ型の第１半導体領域を構成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記（ｄ）工程において、前記ヒ素以外のｎ型の不純物を注入することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記（ｂ）工程の前に、前記ゲート電極の両側の前記半導体基板中にｎ型の不純物を注入することにより、前記第１半導体領域よりも浅く形成され、前記第１半導体領域よりも前記ｎ型の不純物の濃度が低い第２半導体領域を形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極はシリコン膜であり、
（ｅ）前記（ｄ）工程の後、前記絶縁膜を除去する工程と、
（ｆ）前記（ｅ）工程の後、前記ゲート電極上に金属膜を形成し、前記ゲート電極を構成する前記シリコン膜と前記金属膜との反応層であるシリサイド層を形成する工程を有することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１１】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板の上方にゲート電極を形成する工程と、
（ｂ）前記（ａ）工程の後、前記ゲート電極の側壁に側壁膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記側壁膜および前記ゲート電極の合成体の両側の前記半導体基板中および前記ゲート電極中に、絶縁膜を介して、ヒ素（Ａｓ）を注入する工程と、
（ｄ）前記（ｃ）工程の後、前記ゲート電極の上部をエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記ヒ素は、前記ＭＩＳＦＥＴのｎ型の第１半導体領域を構成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記（ｃ）工程において、前記ヒ素以外のｎ型の不純物を注入することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記（ｂ）工程の前に、前記ゲート電極の両側の前記半導体基板中にｎ型の不純物を注入することにより、前記第１半導体領域よりも浅く形成され、前記第１半導体領域よりも前記ｎ型の不純物の濃度が低い第２半導体領域を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記ゲート電極はシリコン膜であり、
（ｅ）前記（ｄ）工程の後、前記ゲート電極上に金属膜を形成し、前記ゲート電極を構成する前記シリコン膜と前記金属膜との反応層であるシリサイド層を形成する工程を有することを特徴とする請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴなどの半導体素子を半導体基板に形成し、更に半導体基板上の配線とコンタクトプラグなどを介して半導体素子との間を結線することで、半導体装置が製造される。
【０００３】
素子の微細化に伴い、ＭＩＳＦＥＴとコンタクトプラグとの間の距離も小さくなり、ＭＩＳＦＥＴを構成するゲート電極とコンタクトプラグとの間の短絡を回避する技術が重要となる。
【０００４】
例えば、特開２００２−３１９５９２号公報（特許文献１）には、ゲート電極とコンタクト部材との短絡のない、かつ、微細化にも対応しうる半導体装置の製造方法が開示されている。例えば、Ｓｉ基板（１）上に、ゲート絶縁膜（２）、ゲート電極（３ａ）、ゲート上保護層（４ａ）を形成した後、低濃度ソース・ドレイン領域（６）を形成する。ゲート電極（３ａ）の側面上に第１サイドウォール（１５ａ）と、第２サイドウォールとを形成した後、これをマスクとして用いるイオン注入により、高濃度ソース・ドレイン領域（９）を形成する。第２サイドウォール（１６ａ）を選択的に除去した後、ポケット注入領域（Ｒpo）を形成し、全面保護膜（１２）を堆積する。その後、層間絶縁膜（１０）の堆積と、高濃度ソース・ドレイン領域（９）に到達するコンタクトホール（Ｈct）の形成と、プラグ電極（１１）の形成とを行うという工程が開示されている。
【０００５】
また、特開２０００−３０６８６０号公報（特許文献２）には、コンタクトホールでの素子コンタクト面の洗浄を行った場合でも、コンタクトホール内におけるゲート電極やソース・ドレイン領域等の短絡を確実に防止して、素子不良が発生することがない半導体装置の製造方法が開示されている。例えば、シリコン基板（１０１）上に素子を形成し、前記素子を覆う層間絶縁膜（１１１）を形成し、さらに前記層間絶縁膜（１１１）に前記素子を露呈するコンタクトホール（１１３）を開口する。次いで、コンタクトホール（１１３）の内底面に露呈される素子のコンタクト面を洗浄し、しかる上で前記コンタクトホール（１１３）内に導電材を埋め込んでコンタクトプラグ（１１５）を形成する。このような工程を含む半導体装置の製造方法において、前記コンタクトホール（１１３）を開口した後、前記素子のコンタクト面を洗浄する工程の間に、前記洗浄剤に対して耐性のあるストッパ膜（１１４）を前記コンタクトホール（１１３）の内側面に形成する工程が開示されている。なお、（かっこ）内は当該文献に記載の符号である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３１９５９２号公報
【特許文献２】特開２０００−３０６８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、ＭＩＳＦＥＴを有する半導体装置の研究開発に従事し、当該半導体装置の特性向上について検討している。
【０００８】
前述したように、素子の微細化に伴い、ＭＩＳＦＥＴを構成するゲート電極とコンタクトプラグとの距離が小さくなり、これらの短絡を回避する技術が望まれる。追って詳細に説明するように、本発明者の検討によれば、上記短絡の一要因として、ゲート電極の上部に形成されるシリサイド膜の横方向（ゲート長方向）への張り出しが挙げられることが判明した。
【０００９】
そこで、本発明の目的は、特性の良好な半導体装置を製造するための半導体装置の製造方法を提供することにある。特に、ゲート電極とコンタクトプラグとの短絡を低減できる半導体装置の製造方法を提供することにある。
【００１０】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板の上方に、半導体膜と上記半導体膜上の絶縁膜との積層膜を形成する工程と、（ｂ）上記積層膜をパターニングすることによりゲート電極と上記ゲート電極の上部に配置され上記絶縁膜よりなる上部絶縁膜との積層体を形成する工程と、を有する。そして、さらに、（ｃ）上記（ｂ）工程の後、上記積層体の側壁に側壁膜を形成する工程と、（ｄ）上記（ｃ）工程の後、上記上部絶縁膜を除去する工程と、（ｅ）上記（ｄ）工程の後、上記側壁膜および上記ゲート電極の合成体の両側の半導体基板中および上記ゲート電極中にヒ素（Ａｓ）を注入する工程と、を有する。
【００１３】
代表的な実施の形態による半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板の上方にゲート電極を形成する工程と、（ｂ）上記（ａ）工程の後、上記ゲート電極の側壁に側壁膜を形成する工程と、を有する。そして、さらに、（ｃ）上記（ｂ）工程の後、上記ゲート電極および上記側壁膜上に絶縁膜を形成する工程と、（ｄ）上記（ｃ）工程の後、上記側壁膜および上記ゲート電極の合成体の両側の半導体基板中および上記ゲート電極中に、上記絶縁膜を介して、ヒ素（Ａｓ）を注入する工程と、を有する。
【００１４】
代表的な実施の形態による半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板の上方にゲート電極を形成する工程と、（ｂ）上記（ａ）工程の後、上記ゲート電極の側壁に側壁膜を形成する工程と、を有する。そして、さらに、（ｃ）上記（ｂ）工程の後、上記側壁膜および上記ゲート電極の合成体の両側の半導体基板中および上記ゲート電極中に、上記絶縁膜を介して、ヒ素（Ａｓ）を注入する工程と、（ｄ）上記（ｃ）工程の後、上記ゲート電極の上部をエッチングする工程と、を有する。
【発明の効果】
【００１５】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。特に、ゲート電極とコンタクトプラグとの短絡を低減し、半導体装置の性能を向上することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１に続く半導体装置の製造工程を示す要部断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２に続く半導体装置の製造工程を示す要部断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く半導体装置の製造工程を示す要部断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程を示す要部断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図５に続く半導体装置の製造工程を示す要部断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程を示す要部断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く半導体装置の製造工程を示す要部断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程を示す要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く半導体装置の製造工程を示す要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程を示す要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程を示す要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程を示す要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程を示す要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程を示す要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１５に続く半導体装置の製造工程を示す要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１６に続く半導体装置の製造工程を示す要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１７に続く半導体装置の製造工程を示す要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、ｎＭＩＳ形成領域１Ａの部分拡大図である。
【図２０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、ｎＭＩＳ形成領域１Ａの部分拡大図である。
【図２１】実施の形態１の半導体装置の製造工程を示す要部断面図であって、ｎＭＩＳ形成領域１Ａの部分拡大図である。
【図２２】実施の形態１の比較例の半導体装置の製造工程を示す要部断面図であって、ｎＭＩＳ形成領域１Ａの部分拡大図である。
【図２３】実施の形態１の比較例の半導体装置の製造工程を示す要部断面図であって、ｎＭＩＳ形成領域１Ａの部分拡大図である。
【図２４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、ｎＭＩＳ形成領域１Ａの部分拡大図である。
【図２５】ｎチャネル型ＭＩＳＦＥＴの断面写真である。
【図２６】ｐチャネル型ＭＩＳＦＥＴの断面写真である。
【図２７】ｎチャネル型ＭＩＳＦＥＴのゲート電極にリン（Ｐ）を打ち込んだ場合の断面写真（左）およびその模写図（右）である。
【図２８】ｎチャネル型ＭＩＳＦＥＴのゲート電極にヒ素（Ａｓ）およびリン（Ｐ）を打ち込んだ場合の断面写真（左）およびその模写図（右）である。
【図２９】実施の形態１の半導体装置のｎチャネル型ＭＩＳＦＥＴの断面図である。
【図３０】実施の形態１の半導体装置のｎチャネル型ＭＩＳＦＥＴの断面図である。
【図３１】実施の形態１の半導体装置のｐチャネル型ＭＩＳＦＥＴの断面図である。
【図３２】実施の形態１の半導体装置のｐチャネル型ＭＩＳＦＥＴの断面図である。
【図３３】実施の形態２の半導体装置の製造工程を示す要部断面図である。
【図３４】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３３に続く半導体装置の製造工程を示す要部断面図である。
【図３５】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３４に続く半導体装置の製造工程を示す要部断面図である。
【図３６】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３５に続く半導体装置の製造工程を示す要部断面図である。
【図３７】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３６に続く半導体装置の製造工程を示す要部断面図である。
【図３８】実施の形態２の半導体装置の製造工程を示す要部断面図であって、ｎＭＩＳ形成領域１Ａの部分拡大図である。
【図３９】実施の形態２の半導体装置の製造工程を示す要部断面図であって、ｎＭＩＳ形成領域１Ａの部分拡大図である。
【図４０】実施の形態２の半導体装置の製造工程を示す要部断面図であって、ｎＭＩＳ形成領域１Ａの部分拡大図である。
【図４１】実施の形態３の半導体装置の製造工程を示す要部断面図である。
【図４２】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４１に続く半導体装置の製造工程を示す要部断面図である。
【図４３】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４２に続く半導体装置の製造工程を示す要部断面図である。
【図４４】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４３に続く半導体装置の製造工程を示す要部断面図である。
【図４５】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４４に続く半導体装置の製造工程を示す要部断面図である。
【図４６】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４５に続く半導体装置の製造工程を示す要部断面図である。
【図４７】実施の形態３の半導体装置の製造工程を示す要部断面図であって、ｎＭＩＳ形成領域１Ａの部分拡大図である。
【図４８】実施の形態３の半導体装置の製造工程を示す要部断面図であって、ｎＭＩＳ形成領域１Ａの部分拡大図である。
【図４９】実施の形態３の半導体装置の製造工程を示す要部断面図であって、ｎＭＩＳ形成領域１Ａの部分拡大図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
（実施の形態１）
図面を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成を明確にする。図１〜図２１は、本実施の形態の半導体装置の製造工程を示す要部断面図である。本実施の形態の半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有し、ここでは、ＣＭＩＳ（ComplementaryＭＩＳ）構成の２つのトランジスタ（Ｑｎ、Ｑｐ）を有する（図１８等参照）。
【００２２】
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。次いで、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコン膜などの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に溝（素子分離溝）を形成し、この溝の内部に絶縁膜を埋め込むことにより、素子分離領域２を形成することができる。素子分離領域２によって、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳ型電界効果トランジスタ）Ｑｎが形成される領域（活性領域）であるｎＭＩＳ形成領域１Ａと、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される領域（活性領域）であるｐＭＩＳ形成領域１Ｂとが規定される。
【００２３】
次いで、半導体基板１の表面の汚染防止のための薄い絶縁膜（スルー膜）３を半導体基板１の表面（主面）に形成した後、図２に示すように、ｐＭＩＳ形成領域１Ｂ上に、フォトレジスト膜（フォトレジストパターン）ＰＲ１ａを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳ形成領域１Ａは、このフォトレジスト膜ＰＲ１ａでは覆われずに露出している。以後、このようなフォトレジスト膜を、ｎＭＩＳ形成領域１Ａを開口したフォトレジスト膜ということがある。このフォトレジスト膜ＰＲ１ａは、ｐＭＩＳ形成領域１Ｂへのイオン注入阻止マスクとして機能する。
【００２４】
次いで、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１の上層部分に、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値調整用のイオン注入（インプラ）を行なう。ＭＩＦＥＴのしきい値調整用のイオン注入は、チャネルドープイオン注入と呼ばれることもあり、このイオン注入（しきい値調整用のイオン注入）によって、ＭＩＳＦＥＴのチャネル領域に不純物が導入（ドープ）され、半導体基板１の表面にチャネルドープ層（図示せず）が形成される。導入される不純物は、例えばホウ素（Ｂ）などのｐ型の不純物を用いることができる。
【００２５】
次いで、ｎＭＩＳ形成領域１Ａの半導体基板１中にｐ型ウエル（ｐ型半導体領域）ＰＷを形成する。ｐ型ウエルＰＷは、例えば、ｐＭＩＳ形成領域１Ｂを覆う上記フォトレジスト膜ＰＲ１ａをイオン注入阻止マスクとして、ｎＭＩＳ形成領域１Ａの半導体基板１にホウ素（Ｂ）などのｐ型の不純物をイオン注入ＩＭ１ａすることによって形成する。なお、このｐ型ウエルＰＷは、半導体基板１の深くまで延在し、例えば、素子分離領域２の底部より深い位置まで延在している。また、他の形態として、先にｐ型ウエルＰＷをイオン注入で形成した後、チャネルドープイオン注入によってチャネルドープ層を形成してもよい。
【００２６】
次いで、図３に示すように、アッシングなどによりフォトレジスト膜ＰＲ１ａを除去した後、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ１ｂを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳ形成領域１Ｂは、このフォトレジスト膜ＰＲ１ｂでは覆われずに露出している。以後、このようなフォトレジスト膜を、ｐＭＩＳ形成領域１Ｂを開口したフォトレジスト膜ということがある。このフォトレジスト膜ＰＲ１ｂは、ｎＭＩＳ形成領域１Ａへのイオン注入阻止マスクとして機能する。
【００２７】
次いで、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の上層部分に、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値調整用のイオン注入を行なう。このイオン注入（しきい値調整用のイオン注入）によって、ＭＩＳＦＥＴのチャネル領域に不純物が導入（ドープ）され、半導体基板１の表面にチャネルドープ層（図示せず）が形成される。導入される不純物としては、例えばリン（Ｐ）などのｎ型の不純物を用いることができる。
【００２８】
次いで、ｐＭＩＳ形成領域１Ｂの半導体基板１中にｎ型ウエル（ｎ型半導体領域）ＮＷを形成する。ｎ型ウエルＮＷは、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜ＰＲ１ｂをイオン注入阻止マスクとして、ｐＭＩＳ形成領域１Ｂの半導体基板１にリン（Ｐ）などのｎ型の不純物をイオン注入ＩＭ１ｂすることによって形成する。なお、このｎ型ウエルＮＷは、半導体基板１の深くまで延在し、例えば、素子分離領域２の底部より深い位置まで延在している。また、他の形態として、先にｎ型ウエルＮＷをイオン注入で形成した後、チャネルドープイオン注入によってチャネルドープ層を形成してもよい。更に他の形態として、先にｐＭＩＳ形成領域１Ｂにチャネルドープ層およびｎ型ウエルＮＷを形成した後で、ｎＭＩＳ形成領域１Ａにチャネルドープ層およびｐ型ウエルＰＷを形成してもよい。
【００２９】
次いで、図４に示すように、アッシングなどによりフォトレジスト膜ＰＲ１ｂを除去した後、例えばフッ酸（ＨＦ）水溶液を用いたウエットエッチングなどにより上記絶縁膜３を除去する。次いで、半導体基板１の表面を清浄化（洗浄）した後、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体基板１の表面（主面、ここではｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜用の絶縁膜５を形成する。この絶縁膜５は、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜となる。絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成する。
【００３０】
次いで、半導体基板１の主面全面上（すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの絶縁膜５上を含む）に、導電性膜として、シリコン膜６を形成する。例えば、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用い多結晶シリコン膜を堆積し、シリコン膜６とする。例えば、アモルファスシリコン膜を堆積し、その後の熱処理により多結晶化してもよい。
【００３１】
次いで、ｎＭＩＳ形成領域１Ａを開口したフォトレジスト膜（図示せず）をマスクとして用いて、シリコン膜６（後述するゲート電極ＧＥ１となる領域）中に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。これにより、ｎＭＩＳ形成領域１Ａのシリコン膜６を低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とする。
【００３２】
次いで、上記フォトレジスト膜を除去した後、ｐＭＩＳ形成領域１Ｂを開口したフォトレジスト膜（図示せず）を用いて、シリコン膜６（後述するゲート電極ＧＥ２となる領域）中に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入する。これにより、ｐＭＩＳ形成領域１Ｂのシリコン膜を低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とする。次いで、シリコン膜６上に、絶縁膜（キャップ絶縁膜、上部絶縁膜、ハードマスク）ＣＰとして例えば窒化シリコン膜をＣＶＤ法などを用いて堆積する。これにより、シリコン膜（導電性膜）６と絶縁膜（キャップ絶縁膜、上部絶縁膜）ＣＰとの積層膜が半導体基板１の上方に配置される（図４）。
【００３３】
次いで、図５に示すように、シリコン膜６およびその上部の絶縁膜ＣＰをフォトリソグラフィ法およびドライエッチング法を用いてパターニングする。これにより、ゲート電極ＧＥ１、ＧＥ２が形成される。このゲート電極ＧＥ１、ＧＥ２の上部には、絶縁膜（キャップ絶縁膜、上部絶縁膜）ＣＰが配置される。言い換えれば、ゲート電極ＧＥ１、ＧＥ２その上部に配置された絶縁膜（キャップ絶縁膜、上部絶縁膜）ＣＰとの積層体が形成される。
【００３４】
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極となるゲート電極ＧＥ１は、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷ上に絶縁膜５を介して形成される。ゲート電極ＧＥ１の下に残存する絶縁膜５が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜５となる。また、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極となるゲート電極ＧＥ２は、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷ上に絶縁膜５を介して形成される。ゲート電極ＧＥ２の下に残存する絶縁膜５が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜５となる。このように、ｐチャネル型ＭＩＳＦＥＴＱｐにおいては、ｐ型の不純物注入したｐ型ゲートを、ｎチャネル型ＭＩＳＦＥＴＱｎにおいては、ｎ型の不純物領域を注入したｎ型ゲートを採用した構成を、デュアルゲート構造と呼ぶことがある。このデュアルゲート構造によれば、各ゲート電極（ＧＥ１、ＧＥ２）を低抵抗化できる。また、短チャネル効果を抑制でき、漏れ電流を低減するなど、トランジスタ特性を向上させることができる。
【００３５】
次いで、ゲート電極ＧＥ１、ＧＥ２と絶縁膜（キャップ絶縁膜、上部絶縁膜）ＣＰとの積層体の側壁上に、例えば、酸化シリコン膜などからなるオフセットスペーサ（側壁膜、側壁スペーサ）ＯＦＳを形成する。オフセットスペーサＯＦＳは、例えば、半導体基板１（の主面全面）上に酸化シリコン膜７をＣＶＤ法などを用いて堆積し、この酸化シリコン膜をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法などにより異方性エッチングすることによって形成する（図６）。
【００３６】
次いで、図６に示すように、ｎＭＩＳ形成領域１Ａを開口したフォトレジスト膜ＰＲ２ａを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入ＩＭ２ａすることにより、（一対の）エクステンション領域（第１半導体領域、ソース・ドレインエクステンション領域、ｎ−型半導体領域）ＥＸ１を形成する。
【００３７】
エクステンション領域ＥＸ１はｎ型の半導体領域であり、後で形成するｎ＋型半導体領域ＳＤ１よりも不純物濃度が低い。エクステンション領域ＥＸ１の深さ（接合深さ）は、後で形成されるｎ＋型半導体領域ＳＤ１の深さ（接合深さ）よりも浅い。
【００３８】
次いで、図７に示すように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｐ型不純物のイオン注入（ハローイオン注入）ＩＭ３ａを行ってハロー領域（ｐ型半導体領域）ＨＡ１を形成する。
【００３９】
ハロー領域ＨＡ１は、エクステンション領域ＥＸ１とは逆の導電型で、かつｐ型ウエルＰＷとは同じ導電型であり、ここではｐ型（ｐ型の半導体領域）である。ハロー領域ＨＡ１は、短チャネル特性（パンチスルー）抑制のために形成される。ハロー領域ＨＡ１は、エクステンション領域ＥＸ１を包み込む（覆う）ように形成され、ｐ型ウエルＰＷよりも不純物濃度（ｐ型不純物濃度）が高い。ハロー領域ＨＡ１を形成するためのイオン注入ＩＭ３ａは、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域ＥＸ１を包み込む（覆う）ようにハロー領域ＨＡ１を的確に形成することができる。斜めイオン注入では、半導体基板１の主面に対して垂直な方向から所定の角度（傾斜角）傾斜した方向に不純物イオンを加速して打ち込む。
【００４０】
次いで、図８に示すように、アッシングなどによりフォトレジスト膜ＰＲ２ａを除去してから、ｐＭＩＳ形成領域１Ｂを開口したフォトレジスト膜ＰＲ２ｂを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入ＩＭ２ｂすることにより、（一対の）エクステンション領域（第１半導体領域、ソース・ドレインエクステンション領域、ｐ−型半導体領域）ＥＸ２を形成する。
【００４１】
エクステンション領域ＥＸ２はｐ型の半導体領域であり、後で形成するｐ＋型半導体領域ＳＤ２よりも不純物濃度が低い。エクステンション領域ＥＸ２の深さ（接合深さ）は、後で形成されるｐ＋型半導体領域ＳＤ２の深さ（接合深さ）よりも浅い。
【００４２】
次いで、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｎ型不純物のイオン注入（ハローイオン注入：ＩＭ３ｂ）を行ってハロー領域（ｎ型半導体領域）ＨＡ２を形成する。ハロー領域ＨＡ２は、エクステンション領域ＥＸ２とは逆の導電型で、かつｎ型ウエルＮＷとは同じ導電型であり、ここではｎ型（ｎ型の半導体領域）である。ハロー領域ＨＡ２は、短チャネル特性（パンチスルー）抑制のために形成される。ハロー領域ＨＡ２は、エクステンション領域ＥＸ２を包み込む（覆う）ように形成され、ｎ型ウエルＮＷよりも不純物濃度（ｎ型不純物濃度）が高い。ハロー領域ＨＡ２を形成するためのイオン注入は、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域ＥＸ２を包み込む（覆う）ようにハロー領域ＨＡ２を的確に形成することができる。
【００４３】
また、他の形態として、先にｐＭＩＳ形成領域１Ｂにエクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成してから、ｎＭＩＳ形成領域１Ａにエクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成してもよい。
【００４４】
また、ハロー領域ＨＡ１，ＨＡ２は、短チャネル特性抑制のために形成することが好ましいが、不要であればその形成を省略することもできる。
【００４５】
次いで、図９に示すように、アッシングなどによりフォトレジスト膜ＰＲ２ｂを除去した後、ゲート電極ＧＥ１、ＧＥ２と絶縁膜（キャップ絶縁膜、上部絶縁膜）ＣＰとの積層体上を含む半導体基板１上に、絶縁膜Ｓ（側壁絶縁膜）として、例えば酸化シリコン膜（Ｏ）とその上部の窒化シリコン膜（Ｎ）との積層膜をＣＶＤ法などにより形成する。次いで、図１０に示すように、上記積層膜をＲＩＥ法などにより異方性エッチングすることによってサイドウォール膜（側壁膜、側壁絶縁膜、サイドウォールスペーサ）ＳＷを形成する。このサイドウォール膜ＳＷは、下層の酸化シリコン膜よりなる第１側壁膜ＳＷａと、その上部の窒化シリコン膜よりなる第２側壁膜ＳＷｂとを有する。なお、ここでは、サイドウォール膜ＳＷを、下層に位置する酸化シリコン膜（Ｏ）とその上層の窒化シリコン膜（Ｎ）との積層膜で構成したが、いずれかの絶縁膜よりなる単層膜でサイドウォール膜ＳＷを構成してもよい。また、ここでは、このサイドウォール膜ＳＷを、下層に位置する酸化シリコン膜（Ｏ）とその上層の窒化シリコン膜（Ｎ）との積層膜、即ち、ＯＮ構成としたが、さらに、酸化シリコン膜（Ｏ）を積層し、ＯＮＯ構成としてもよい。この他、ＯＮＯＮ構成やＯＮＯＮＯＮ構成としてもよい。このように、酸化膜と窒化膜の積層膜をサイドウォール膜ＳＷとして用いることで、酸化シリコン膜（Ｏ）の下層にある窒化シリコン膜（Ｎ）を酸化シリコン膜のエッチングストッパとして用いることができ、基板へのダメージを最小限にして、サイドウォール膜ＳＷを加工することができる。
【００４６】
次いで、図１１に示すように、ゲート電極ＧＥ１、ＧＥ２上の絶縁膜（窒化シリコン膜）ＣＰをエッチングにより除去する。これにより、ゲート電極（シリコン膜６）ＧＥ１、ＧＥ２の表面が露出する。また、ゲート電極（シリコン膜６）ＧＥ１、ＧＥ２の表面の両側にはサイドウォール膜ＳＷの壁が延在する。別の言い方をすれば、ゲート電極（シリコン膜６）ＧＥ１、ＧＥ２上には凹部が形成され、凹部の側壁は、サイドウォール膜ＳＷで構成されている。
【００４７】
次いで、図１２に示すように、ｎＭＩＳ形成領域１Ａを開口したフォトレジスト膜ＰＲ３ａを、フォトリソグラフィ技術を用いて形成する。次いで、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１およびサイドウォール膜ＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ＋型半導体領域ＳＤ１（ソース、ドレイン）を形成する。
【００４８】
例えば、ゲート電極ＧＥ１およびサイドウォール膜ＳＷの両側の領域に、ヒ素（Ａｓ）をイオン注入した後、リン（Ｐ）をイオン注入する。ヒ素（Ａｓ）は、例えば、１０ｋｅＶのエネルギー、４．０×１０１５／ｃｍ２の条件でイオン注入する。また、リン（Ｐ）は、例えば、１０ｋｅＶのエネルギー、５．０×１０１３／ｃｍ２の条件でイオン注入する。このイオン注入ＩＭ４ａの際、ゲート電極ＧＥ１およびその側壁上のサイドウォール膜ＳＷもマスク（イオン注入阻止マスク）として機能するので、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１の側壁上のサイドウォール膜ＳＷ（の側壁）に整合して形成される。ｎ＋型半導体領域ＳＤ１の深さ（接合深さ）は、エクステンション領域ＥＸ１の深さ（接合深さ）よりも深い。また、ｎ＋型半導体領域（第２半導体領域）ＳＤ１とエクステンション領域（第１半導体領域）ＥＸ１とは同じ導電型であるが、ｎ＋型半導体領域ＳＤ１は、エクステンション領域ＥＸ１よりも、不純物濃度（ｎ型不純物濃度）が高い。
【００４９】
また、このイオン注入ＩＭ４ａにより、ゲート電極ＧＥ１中にもｎ型の不純物（リンおよびヒ素）が注入される。前述したように、ｎＭＩＳ形成領域１Ａのシリコン膜６には、ｎ型の不純物が注入されているが、その後の処理（特に、熱処理）などにより、不純物の揮発・拡散などによる不純物濃度の低下が生じ得る。そこで、上記イオン注入ＩＭ４ａにより、再度、ゲート電極ＧＥ１中にｎ型の不純物（リンおよびヒ素）を注入することで、ゲート電極ＧＥ１中のｎ型の不純物を補償することができる。
【００５０】
次いで、図１３に示すように、アッシングなどによりフォトレジスト膜ＰＲ３ａを除去した後、ｐＭＩＳ形成領域１Ｂを開口したフォトレジスト膜ＰＲ３ｂを、フォトリソグラフィ技術を用いて形成する。次いで、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２およびサイドウォール膜ＳＷの両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を形成する。例えば、１０ｋｅＶのエネルギー、１．０×１０１５／ｃｍ２の条件でＧｅをイオン注入した後、例えば、１．４ｋｅＶのエネルギー、４．０×１０１５／ｃｍ２の条件でＢをイオン注入する。Ｇｅは、半導体基板１の表面をアモルファス状に変質させ、Ｂを注入する際のチャネリングを抑制し、浅い接合を形成するためにイオン注入する。このｐ＋型半導体領域ＳＤ２は、ゲート電極ＧＥ２の側壁上のサイドウォール膜ＳＷ（の側壁）に整合して形成される。ｐ＋型半導体領域ＳＤ２の深さ（接合深さ）は、エクステンション領域ＥＸ２の深さ（接合深さ）よりも深い。また、ｐ＋型半導体領域（第２半導体領域）ＳＤ２とエクステンション領域（第１半導体領域）ＥＸ２とは同じ導電型であるが、ｐ＋型半導体領域ＳＤ２は、エクステンション領域ＥＸ２よりも、不純物濃度（ｐ型不純物濃度）が高い。
【００５１】
また、このイオン注入ＩＭ４ｂにより、ゲート電極ＧＥ２中にもｐ型の不純物が注入され、ゲート電極ＧＥ２中のｐ型の不純物を補償することができる。
【００５２】
なお、他の形態として、先にｐＭＩＳ形成領域１Ｂにｐ＋型半導体領域ＳＤ２を形成してから、ｎＭＩＳ形成領域１Ａにｎ＋型半導体領域ＳＤ１を形成してもよい。
【００５３】
以上の工程により、ｎチャネル型ＭＩＳＦＥＴＱｎのＬＤＤ構造のソース、ドレイン領域が形成される。このＬＤＤ構造のソース、ドレイン領域は、ｎ＋型半導体領域（不純物拡散層）ＳＤ１およびエクステンション領域（ｎ−型半導体領域）ＥＸ１よりなる。また、ｐチャネル型ＭＩＳＦＥＴＱｐのＬＤＤ構造のソース、ドレイン領域が形成される。このＬＤＤ構造のソース、ドレイン領域は、ｐ＋型半導体領域（不純物拡散層）ＳＤ２およびエクステンション領域（ｐ−型半導体領域）ＥＸ２よりなる。
【００５４】
次いで、図１４に示すように、アッシングなどによりフォトレジスト膜ＰＲ３ｂを除去する。次いで、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。このアニール処理は、例えば１０５０℃程度のフラッシュランプアニール処理にて行うことができる。
【００５５】
次いで、いわゆる歪み印加技術（ストレスメモライゼーション技術；ＳＭＴ）を用いてＭＩＳＦＥＴの特性を向上させる。ｎチャネル型ＭＩＳＦＥＴＱｎの上部に、例えば、窒化膜を堆積し、熱処理を施した後、この窒化膜を除去する。この際、ゲート電極からチャネル領域に応力（引っ張り応力）が加わり、チャネル領域の結晶を歪ませる。この結果、チャネル領域中のキャリア移動度が増加し、オン電流が増加し、また、動作速度を向上させることができる。
【００５６】
例えば、図１５に示すように、ゲート電極ＧＥ１、ＧＥ２およびサイドウォール膜ＳＷ上を含む半導体基板１上に、下地絶縁膜９として、例えば薄い酸化シリコン膜（例えば、５ｎｍ程度）をＣＶＤ法などで堆積した後、その上部に、応力印加膜１０として、窒化シリコン膜をＣＶＤ法などで例えば２０ｎｍ程度堆積する。次いで、熱処理として、例えば、１０００℃のスパイクアニールの後、１２３０℃のレーザーアニールを施す。次いで、例えば、熱燐酸などを用いたウエットエッチングにより、応力印加膜（窒化シリコン膜）１０を除去する。次いで、残存する下地絶縁膜（酸化シリコン膜）９をドライエッチングまたはウエットエッチングで除去する。これにより、ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面が露出する。この後、これらの表面に、シリサイド層（金属シリサイド層、シリサイド膜）１１を形成するのであるが、このシリサイド層１１を形成する必要がない箇所（例えば、高抵抗素子など）には、上記下地絶縁膜９をマスク（シリサイド化阻止マスク）として残存させてもよい。
【００５７】
次いで、図１６に示すように、ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の露出面を必要に応じて洗浄した後、これらの上部に、例えばニッケル（Ｎｉ）のような金属膜１１ａを例えば２５ｎｍ程度堆積して熱処理（第１アニール）を施す。これにより、ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面（シリコン表面）と金属膜１１ａとの界面においてシリサイド化反応が生じ、シリサイド層（金属シリサイド層、シリコンと金属膜との反応層）１１が形成される（図１７）。このシリサイド層１１により、ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。その後、未反応の金属膜１１ａを除去し、さらに、熱処理（第２アニール）を施す。なお、このシリサイド層１１の形成を省略することもできる。
【００５８】
次いで、半導体基板１の主面上に絶縁膜（層間絶縁膜）１２を形成する。例えば、ゲート電極ＧＥ１、ＧＥ２およびサイドウォール膜ＳＷ上に、窒化シリコン膜１２ａを形成し、さらにその上部に、より膜厚の大きい酸化シリコン膜１２ｂを形成し、これらの膜の積層膜よりなる絶縁膜１２を形成する。この窒化シリコン膜１２ａおよび酸化シリコン膜１２ｂは、ＣＶＤ法などで形成することができる。なお、絶縁膜１２として、例えば、酸化シリコン膜の単体膜を用いてもよい。
【００５９】
その後、絶縁膜１２の表面（上面）をＣＭＰ（ＣＭＰ：Chemical Mechanical Polishing、化学機械研磨）法により研磨するなどして、絶縁膜１２の上面を平坦化する。下地段差に起因して絶縁膜１２の表面に凹凸形状が形成されていても、絶縁膜１２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された絶縁膜１２を得ることができる。
【００６０】
次いで、絶縁膜１２をパターニングすることにより、絶縁膜１２中にコンタクトホール（接続孔、貫通孔、孔）１３を形成する。コンタクトホール１３の底部においては、半導体基板１の主面の一部、例えばｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面上のシリサイド層１１の一部が露出している。
【００６１】
次いで、コンタクトホール１３内に、タングステン（Ｗ）などからなる導電性のプラグ（コンタクトプラグ、接続用導体部）１４を形成する。例えば、コンタクトホール１３の内部（底部および側壁上）を含む絶縁膜１２上に、プラズマＣＶＤ法によりバリア膜（図示せず）として、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜を形成した後、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホール１３を埋めるように形成する。次いで、絶縁膜１２上の不要な主導体膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ（コンタクトプラグ、接続部）１４を形成する。プラグ１４は、その底部で、ｎ＋型半導体領域ＳＤ１またはｐ＋型半導体領域ＳＤ２の表面上のシリサイド層１１と接して、電気的に接続される。なお、図１７においては、ｎ＋型半導体領域ＳＤ１またはｐ＋型半導体領域ＳＤ２上のプラグ１４しか表示していないが、ゲート電極ＧＥ１、ＧＥ２上にもプラグ１４が形成される。
【００６２】
次いで、図１８に示すように、プラグ１４が埋め込まれた絶縁膜１２上に、配線溝用の絶縁膜１５を形成する。絶縁膜１５は、例えば、窒化シリコン膜とその上部の酸化シリコン膜との積層膜で構成する。なお、絶縁膜１５を単層膜で構成してもよい。
【００６３】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、絶縁膜１５をパターニングすることにより、所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１５上にバリア膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。次いで、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリアメタル膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図１８においては、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【００６４】
配線Ｍ１は、プラグ１４を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２と電気的に接続されている。また、配線Ｍ１は、プラグ１４を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ１、ＧＥ２と電気的に接続されている。
【００６５】
その後、デュアルダマシン法などにより２層目の配線を形成するが、ここでは、２層目以降の配線およびその形成工程の説明は省略する。
【００６６】
以上のようにして、本実施の形態の半導体装置が製造される。
【００６７】
ここで、本実施の形態においては、ゲート電極ＧＥ１上にあらかじめ絶縁膜（キャップ絶縁膜、上部絶縁膜）ＣＰを形成し、この絶縁膜ＣＰを除去した後、ヒ素（Ａｓ）をイオン注入したので、ヒ素（Ａｓ）のイオン注入によるゲート電極ＧＥ１の体積膨張、特に、横方向への膨らみを低減することができる。
【００６８】
図１９〜図２１に、本実施の形態の半導体装置の製造工程におけるｎＭＩＳ形成領域１Ａの部分拡大図を示す。また、図２２〜図２４には、比較例の半導体装置の製造工程におけるｎＭＩＳ形成領域１Ａの部分拡大図を示す。
【００６９】
図１９〜図２１に示すように、本実施の形態においては、ゲート電極ＧＥ１上にあらかじめ絶縁膜（キャップ絶縁膜、上部絶縁膜）ＣＰを形成し、サイドウォール膜ＳＷを形成した後（図１９）、絶縁膜ＣＰをエッチバック（エッチング）により除去し（図２０）、ヒ素（Ａｓ）をイオン注入している（図２１）。
【００７０】
一方、絶縁膜ＣＰの形成およびエッチバックを行わない比較例においては、図２２に示すように、ゲート電極ＧＥの高さとサイドウォール膜ＳＷの高さとがほぼ同じであるため、図２３に示すように、ゲート電極ＧＥの上部がヒ素（Ａｓ）のイオン注入により横方向に膨張する。その結果、図２４に示すように、シリサイド層１１またはゲート電極ＧＥとプラグ１４との距離（白抜き矢印部参照）が小さくなり、ゲート電極ＧＥとプラグ１４間での短絡（ショート）の要因となる。なお、前述の図１７等においては、図面を見やすくするためゲート電極ＧＥとプラグ１４との間を大きく表示してあるが、素子の微細化に伴い、ゲート電極ＧＥとプラグ１４が小さくなる傾向にあり、実際には、図２４に示すように、サイドウォール膜ＳＷとプラグ１４とが近接し、また、平面パターンが重なるような配置となることが多い。
【００７１】
本発明者の検討によれば、かかる課題（ゲート電極とプラグ間のショートマージンの低下）は、ｎチャネル型ＭＩＳＦＥＴで顕著に確認された。
【００７２】
図２５は、ｎチャネル型ＭＩＳＦＥＴの断面写真である。図２６は、ｐチャネル型ＭＩＳＦＥＴの断面写真である。図２５のｎチャネル型ＭＩＳＦＥＴにおいては、ゲート電極上のシリサイド層が横方向に張り出している。これに対し、図２６のｐチャネル型ＭＩＳＦＥＴにおいては、シリサイド層の横方向の張り出し（突き出し）は少ない。
【００７３】
上記現象について、発明者がさらに検討したところ、ｎチャネル型ＭＩＳＦＥＴのゲート電極（ソース、ドレイン領域）に打ち込まれるイオン種が要因ではないかとの結論に到った。
【００７４】
図２７は、ｎチャネル型ＭＩＳＦＥＴのゲート電極にリン（Ｐ）を打ち込んだ場合の断面写真（左）およびその模写図（右）である。図２８は、ｎチャネル型ＭＩＳＦＥＴのゲート電極にヒ素（Ａｓ）およびリン（Ｐ）を打ち込んだ場合の断面写真（左）およびその模写図（右）である。イオン注入条件としては、図２７は、リン（Ｐ）を８ｋｅＶのエネルギー、４．０×１０１５／ｃｍ２の条件でイオン注入した場合を示し、また、図２８は、ヒ素（Ａｓ）を１０ｋｅＶのエネルギー、８．０×１０１５／ｃｍ２の条件で、リン（Ｐ）を１０ｋｅＶのエネルギー、５．０×１０１３／ｃｍ２の条件でイオン注入した場合を示す。
【００７５】
図２７に示すように、ゲート電極にリン（Ｐ）のみを打ち込んだ場合は、シリサイド層の横方向の張り出しは少ない。図２８に示すように、ゲート電極にヒ素（Ａｓ）およびリン（Ｐ）を打ち込んだ場合は、シリサイド層の横方向の張り出しが大きいことが分かった（矢印部参照）。これは、比較的原子量が大きいヒ素（Ａｓ）の注入ダメージによるものではないかと考察される。
【００７６】
これにより、ヒ素（Ａｓ）のイオン注入により、ゲート電極の上部が、横方向に張り出すようにゲート電極形状が変形し、さらに、この後のシリサイド化反応に伴う堆積膨張により、ゲート電極の上部のシリサイド層がさらに横方向に張り出すことが分かった。
【００７７】
このように、ゲート電極の上部およびシリサイド層の横方向の張り出しが大きくなると、ゲート電極（シリサイド層含む）とプラグとの距離が小さくなり、耐圧の劣化や短絡が生じ不良の要因となる（図２４参照）。さらに、素子の微細化に伴い、ゲート電極（シリサイド層含む）とプラグとの距離は縮小傾向にあり、素子の微細化が進むほど、上記横方向の張り出しの問題解決が重要となる。
【００７８】
これに対し、本実施の形態においては、前述したように、ゲート電極ＧＥ１上にあらかじめ絶縁膜（キャップ絶縁膜、上部絶縁膜）ＣＰを形成し、この絶縁膜ＣＰを除去することにより、ゲート電極ＧＥ１上に、凹部を形成し、この凹部の側壁にサイドウォール膜ＳＷを配置したので、ヒ素（Ａｓ）のイオン注入により、ゲート電極ＧＥ１の上部が張り出す領域をこの凹部内に確保し、さらに、サイドウォール膜ＳＷよりなる凹部の側壁で、ゲート電極ＧＥ１の上部の横方向への張り出しを抑制することができる。よって、ゲート電極ＧＥ１とプラグ１４との距離（ショートマージン）を確保することができ、耐圧の向上や短絡の低減などを図ることができ、装置特性を向上させることができる。さらに、ゲート電極ＧＥ１の上部にシリサイド層１１を形成した場合においても、このシリサイド層１１とプラグ１４との距離を確保することができる。また、素子の微細化により、ゲート電極（シリサイド層１１含む）ＧＥ１とプラグ１４との距離が小さくなっても、これらの距離を確保することが容易となる。
【００７９】
なお、本実施の形態においては、ｐＭＩＳ形成領域１Ｂのゲート電極ＧＥ２上にも絶縁膜ＣＰを形成し、この絶縁膜ＣＰを除去することにより、ゲート電極ＧＥ２上にも凹部を形成した。しかしながら、前述したとおり、ゲート電極とプラグ間のショートマージンの低下は、ｎチャネル型ＭＩＳＦＥＴで顕著であるため、ｐＭＩＳ形成領域１Ｂの絶縁膜ＣＰをあらかじめ除去しておいてもよい。但し、この除去工程を省くことで、工程の短縮化やマスク（露光原版）数の低減を図ることができる。
【００８０】
次いで、本実施の形態の半導体装置の構造的特徴の一例について説明する。
【００８１】
図２９および図３０は、本実施の形態のｎチャネル型ＭＩＳＦＥＴＱｎの断面図である。図３１および図３２は、ｐチャネル型ＭＩＳＦＥＴＱｐの断面図である。図２９および図３１は、それぞれ、シリサイド層１１の形成後の断面図であり、図３０および図３２は、それぞれ、窒化シリコン膜１２ａ形成後の断面図である。
【００８２】
前述したように、ゲート電極ＧＥ１、ＧＥ２上にあらかじめ絶縁膜（キャップ絶縁膜、上部絶縁膜）ＣＰを形成し、絶縁膜ＣＰを除去する際、サイドウォール膜ＳＷ中の絶縁膜ＣＰと同じ膜種（この場合、窒化シリコン膜）よりなる第２側壁膜ＳＷｂもエッチングされる（図２９、図３０参照）。よって、第２側壁膜（窒化シリコン膜）ＳＷｂの高さ（ＨＳＷｂ）は、第１側壁膜（酸化シリコン膜）ＳＷａの高さ（ＨＳＷａ）よりも低くなる（ＨＳＷｂ＜ＨＳＷａ）。
【００８３】
また、ｎチャネル型ＭＩＳＦＥＴＱｎ（図２９）において、絶縁膜（キャップ絶縁膜、上部絶縁膜）ＣＰを除去した際のゲート電極ＧＥ１上の凹部内においては、ゲート電極（シリコン膜）ＧＥ１が膨張して充填され、さらに、その後のシリサイド化によりシリサイド層１１が充填される。一方、ｐチャネル型ＭＩＳＦＥＴＱｐ（図３１）においては、横方向の張り出しが少ない分だけ、ゲート電極（シリコン膜）ＧＥ２の膨張量が少なく、その後、シリサイド化しても、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（シリサイド層１１含む）ＧＥ１の高さＨＱｎよりも、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極（シリサイド層１１含む）ＧＥ２の高さＨＱｐが小さくなることが考え得る（ＨＱｎ＞ＨＱｐ、図２９、図３０参照）。
【００８４】
但し、上記高さの関係はあくまで一例にすぎない。即ち、絶縁膜ＣＰ除去後にも、種々の洗浄やエッチングの処理があり、これらの処理により第１側壁膜ＳＷａ、第２側壁膜ＳＷｂがそれぞれ個別にエッチングされ得る。よって、その後の工程によっては、第１側壁膜ＳＷａと第２側壁膜ＳＷｂとの高さの関係が逆になるということも考えられる。また、シリサイド化の条件などにより、ゲート電極（シリサイド層１１含む）ＧＥ１、ＧＥ２の高さも変わり得るので、上記高さの関係が、最終的なＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）の断面形状として必ず表れるわけではない。
【００８５】
（実施の形態２）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図３３〜図４０は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【００８６】
まず、上記実施の形態１と同様に、ｎＭＩＳ形成領域１Ａの半導体基板１中にチャネルドープ層（図示せず）を形成し、さらに、ｐ型ウエル（ｐ型半導体領域）ＰＷを形成する。また、ｐＭＩＳ形成領域１Ｂの半導体基板１中にチャネルドープ層（図示せず）を形成し、さらに、ｎ型ウエル（ｎ型半導体領域）ＮＷを形成する。これまでの工程については、実施の形態の図１〜図３が参照される。
【００８７】
次いで、半導体基板１の表面を清浄化（洗浄）した後、実施の形態１と同様に、ゲート絶縁膜用の絶縁膜５を形成し、半導体基板１の主面全面上（すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの絶縁膜５上を含む）に、導電性膜として、シリコン膜６を形成する。次いで、ｎＭＩＳ形成領域１Ａのシリコン膜６を低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とし、ｐＭＩＳ形成領域１Ｂのシリコン膜を低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とする（図４参照）。但し、本実施の形態においては、シリコン膜６上に、絶縁膜（キャップ絶縁膜、上部絶縁膜、窒化シリコン膜）ＣＰを形成せず、図３３に示すように、シリコン膜６のパターニングにより、ゲート電極ＧＥ１、ＧＥ２を形成する。
【００８８】
次いで、ゲート電極ＧＥ１、ＧＥ２の側壁上に、例えば、酸化シリコン膜などからなるオフセットスペーサ（側壁膜、側壁スペーサ）ＯＦＳを形成する。オフセットスペーサＯＦＳは、実施の形態１と同様に形成することができる。
【００８９】
次いで、実施の形態１と同様に、ｎＭＩＳ形成領域１Ａを開口したフォトレジスト膜をマスクにゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）エクステンション領域（第１半導体領域、ソース・ドレインエクステンション領域、ｎ−型半導体領域）ＥＸ１を形成する。
【００９０】
また、実施の形態１と同様に、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｐ型不純物を傾斜イオン注入することにより、ハロー領域（ｐ型半導体領域）ＨＡ１を形成する。
【００９１】
次いで、実施の形態１と同様に、ｐＭＩＳ形成領域１Ｂを開口したフォトレジスト膜をマスクにゲート電極ＧＥ２の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）エクステンション領域（第１半導体領域、ソース・ドレインエクステンション領域、ｐ−型半導体領域）ＥＸ２を形成する。
【００９２】
また、実施の形態１と同様に、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｎ型不純物を傾斜イオン注入することにより、ハロー領域（ｎ型半導体領域）ＨＡ２を形成する。
【００９３】
次いで、アッシングなどにより上記フォトレジスト膜を除去した後、ゲート電極ＧＥ１、ＧＥ２上を含む半導体基板１上に、絶縁膜（側壁絶縁膜）として、例えば酸化シリコン膜とその上部の窒化シリコン膜との積層膜をＣＶＤ法などにより形成する。次いで、図３４に示すように、上記積層膜をＲＩＥ法などにより異方性エッチングすることによってサイドウォール膜（側壁膜、側壁絶縁膜、サイドウォールスペーサ）ＳＷを形成する。このサイドウォール膜ＳＷは、下層の酸化シリコン膜よりなる第１側壁膜ＳＷａと、窒化シリコン膜よりなる第２側壁膜ＳＷｂとを有する。なお、ここでは、のサイドウォール膜ＳＷを、下層に位置する酸化シリコン膜とその上層の窒化シリコン膜との積層膜で構成したが、いずれかの絶縁膜よりなる単層膜でサイドウォール膜ＳＷを構成してもよい。また、ここでは、のサイドウォール膜ＳＷを、下層に位置する酸化シリコン膜（Ｏ）とその上層の窒化シリコン膜（Ｎ）との積層膜、即ち、ＯＮ構成としたが、さらに、酸化シリコン膜（Ｏ）を積層し、ＯＮＯ構成としてもよい。この他、ＯＮＯＮ構成やＯＮＯＮＯＮ構成としてもよい。
【００９４】
次いで、図３５に示すように、ゲート電極ＧＥ１、ＧＥ２およびサイドウォール膜ＳＷ上を含む半導体基板１上に、スルー絶縁膜Ｆ５として、例えば、酸化シリコン膜をＣＶＤ法などで堆積する。なお、酸化シリコン膜に代えて窒化シリコン膜を用いてもよい。また、これらの絶縁膜の積層膜をスルー絶縁膜Ｆ５として用いてもよい。
【００９５】
次いで、ｎＭＩＳ形成領域１Ａを開口したフォトレジスト膜ＰＲ３ａを形成し、これをマスクに、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１およびサイドウォール膜ＳＷの両側の領域に、スルー絶縁膜Ｆ５を介して、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入（ＩＭ４ａ）することにより、（一対の）ｎ＋型半導体領域ＳＤ１（ソース、ドレイン）を形成する。
【００９６】
例えば、ゲート電極ＧＥ１およびサイドウォール膜ＳＷの両側の領域に、ヒ素（Ａｓ）をイオン注入した後、リン（Ｐ）をイオン注入する。ヒ素（Ａｓ）は、例えば、２０ｋｅＶのエネルギー、４．０×１０１５／ｃｍ２の条件でイオン注入する。また、リン（Ｐ）は、例えば、２０ｋｅＶのエネルギー、５．０×１０１３／ｃｍ２の条件でイオン注入する。なお、本実施の形態においては、スルー絶縁膜Ｆ５を介して、イオン注入を行っているため、注入エネルギーを実施の形態１の場合（１０ｋｅＶ）より大きく（例えば、２０ｋｅＶと）してある。
【００９７】
このｎ＋型半導体領域ＳＤ１の深さ（接合深さ）は、エクステンション領域ＥＸ１の深さ（接合深さ）よりも深い。また、ｎ＋型半導体領域（第２半導体領域）ＳＤ１とエクステンション領域（第１半導体領域）ＥＸ１とは同じ導電型であるが、ｎ＋型半導体領域ＳＤ１は、エクステンション領域ＥＸ１よりも、不純物濃度（ｎ型不純物濃度）が高い。
【００９８】
また、このイオン注入ＩＭ４ａにより、ゲート電極ＧＥ１中にもｎ型の不純物（リンおよびヒ素）が注入される。前述したように、ｎＭＩＳ形成領域１Ａのシリコン膜６には、ｎ型の不純物が注入されているが、その後の処理（特に、熱処理）などにより、不純物の揮発・拡散などによる不純物濃度の低下が生じ得る。そこで、上記イオン注入ＩＭ４ａにより、再度、ゲート電極ＧＥ１中にｎ型の不純物（リンおよびヒ素）を注入することで、ゲート電極ＧＥ１中のｎ型の不純物を補償することができる。
【００９９】
次いで、アッシングなどにより上記フォトレジスト膜ＰＲ３ａを除去した後、図３６に示すように、ｐＭＩＳ形成領域１Ｂを開口したフォトレジスト膜ＰＲ３ｂを形成し、これをマスクに、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２およびサイドウォール膜ＳＷの両側の領域に、スルー絶縁膜Ｆ５を介して、ホウ素（Ｂ）などのｐ型の不純物をイオン注入（ＩＭ４ｂ）することにより、（一対の）ｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を形成する。例えば、２０ｋｅＶのエネルギー、１．０×１０１５／ｃｍ２の条件でＧｅをイオン注入した後、例えば、１．４ｋｅＶのエネルギー、４．０×１０１５／ｃｍ２の条件でＢをイオン注入する。
【０１００】
このｐ＋型半導体領域ＳＤ２の深さ（接合深さ）は、エクステンション領域ＥＸ２の深さ（接合深さ）よりも深い。また、ｐ＋型半導体領域（第２半導体領域）ＳＤ２とエクステンション領域（第１半導体領域）ＥＸ２とは同じ導電型であるが、ｐ＋型半導体領域ＳＤ２は、エクステンション領域ＥＸ２よりも、不純物濃度（ｐ型不純物濃度）が高い。
【０１０１】
また、このイオン注入ＩＭ４ｂにより、ゲート電極ＧＥ２中にもｐ型の不純物が注入され、ゲート電極ＧＥ２中のｐ型の不純物を補償することができる。
【０１０２】
なお、他の形態として、先にｐＭＩＳ形成領域１Ｂにｐ＋型半導体領域ＳＤ２を形成してから、ｎＭＩＳ形成領域１Ａにｎ＋型半導体領域ＳＤ１を形成してもよい。
【０１０３】
以上の工程により、ｎチャネル型ＭＩＳＦＥＴＱｎのＬＤＤ構造のソース、ドレイン領域が形成される。このＬＤＤ構造のソース、ドレイン領域は、ｎ＋型半導体領域（不純物拡散層）ＳＤ１およびエクステンション領域（ｎ−型半導体領域）ＥＸ１よりなる。また、ｐチャネル型ＭＩＳＦＥＴＱｐのＬＤＤ構造のソース、ドレイン領域が形成される。このＬＤＤ構造のソース、ドレイン領域は、ｐ＋型半導体領域（不純物拡散層）ＳＤ２およびエクステンション領域（ｐ−型半導体領域）ＥＸ２よりなる。
【０１０４】
次いで、アッシングなどにより上記フォトレジスト膜ＰＲ３ｂを除去し、例えば、熱燐酸などを用いたウエットエッチングによりスルー絶縁膜Ｆ５も除去する。次いで、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。このアニール処理は、例えば１０５０℃程度のフラッシュランプアニール処理にて行うことができる。
【０１０５】
次いで、実施の形態１と同様に、歪み印加技術（ストレスメモライゼーション技術；ＳＭＴ）を用いてＭＩＳＦＥＴの特性を向上させた後（図１５参照）、ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の露出面上に、シリサイド層１１を形成する（図１６、図１７参照）。さらに、この後、実施の形態１と同様に、絶縁膜（層間絶縁膜）１２を形成し、その内部のコンタクトホール１３内にプラグ１４を形成した後、その上部の配線溝用の絶縁膜１５中に配線Ｍ１を形成する（図３７）。その後、デュアルダマシン法などにより２層目の配線を形成するが、ここでは、２層目以降の配線およびその形成工程の説明は省略する。
【０１０６】
また、他の形態として、このスルー絶縁膜Ｆ５を残存させ、歪み印加技術用の絶縁膜（窒化シリコン膜）として用いてもよい。即ち、スルー絶縁膜Ｆ５を残存させた状態で、応力印加膜として利用し、実施の形態１で説明したように、熱処理を施す。例えば、１０００℃のスパイクアニールの後、１２３０℃のレーザーアニールを施す。次いで、例えば、熱燐酸などを用いたウエットエッチングにより、スルー絶縁膜Ｆ５を除去するが、この際、その後のシリサイド化工程において、このシリサイド層１１を形成する必要がない箇所（例えば、高抵抗素子など）には、上記スルー絶縁膜Ｆ５をマスク（シリサイド化阻止マスク）として残存させてもよい。
【０１０７】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１０８】
ここで、本実施の形態においては、ゲート電極ＧＥ１上にスルー絶縁膜Ｆ５を形成し、このスルー絶縁膜Ｆ５を介して、ヒ素（Ａｓ）をイオン注入したので、実施の形態１において詳細に説明したヒ素（Ａｓ）のイオン注入によるゲート電極ＧＥ１の体積膨張、特に、横方向への膨らみを低減することができる。その結果、ヒ素（Ａｓ）のイオン注入によるゲート電極ＧＥ１の上部の横方向への膨らみを低減でき、ゲート電極（シリサイド層１１含む）ＧＥ１とプラグ１４との距離を確保することができる。
【０１０９】
図３８〜図４０に、本実施の形態の半導体装置の製造工程におけるｎＭＩＳ形成領域１Ａの部分拡大図を示す。
【０１１０】
図３８〜図４０に示すように、本実施の形態においては、本実施の形態においては、ゲート電極ＧＥ１の側壁にＳＷを形成した後（図３８）、図３９に示すように、ゲート電極のＧＥ１上部にスルー絶縁膜Ｆ５を形成し、このスルー絶縁膜Ｆ５を介してヒ素（Ａｓ）をイオン注入している（図４０）。よって、打ち込まれるイオン、特に、ヒ素（Ａｓ）のイオン注入により、ゲート電極ＧＥ１の上部が横方向に張り出すことを、このスルー絶縁膜Ｆ５の応力により抑制することができる。よって、ゲート電極ＧＥ１とプラグ１４との距離（ショートマージン）を確保することができ、耐圧の向上や短絡の低減などを図ることができ、装置特性を向上させることができる。さらに、ゲート電極ＧＥ１の上部にシリサイド層１１を形成した場合においても、このシリサイド層１１とプラグ１４との距離を確保することができる。また、素子の微細化により、ゲート電極（シリサイド層１１含む）ＧＥ１とプラグ１４との距離が小さくなっても、これらの距離を確保することが容易となる。
【０１１１】
なお、本実施の形態においては、スルー絶縁膜Ｆ５をｐＭＩＳ形成領域１Ｂにも形成し、スルー絶縁膜Ｆ５を介して、ｐ型の不純物をイオン注入（ＩＭ４ｂ）したが、前述したとおり、ゲート電極とプラグ間のショートマージンの低下は、ｎチャネル型ＭＩＳＦＥＴで顕著であるため、ｐＭＩＳ形成領域１Ｂのスルー絶縁膜Ｆ５を除去してもよい。但し、この除去工程を省くことで、工程の短縮化やマスク（露光原版）数の低減を図ることができる。
【０１１２】
（実施の形態３）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図４１〜図４９は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【０１１３】
まず、上記実施の形態１と同様に、ｎＭＩＳ形成領域１Ａの半導体基板１中にチャネルドープ層（図示せず）を形成し、さらに、ｐ型ウエル（ｐ型半導体領域）ＰＷを形成する。また、ｐＭＩＳ形成領域１Ｂの半導体基板１中にチャネルドープ層（図示せず）を形成し、さらに、ｎ型ウエル（ｎ型半導体領域）ＮＷを形成する。これまでの工程については、実施の形態の図１〜図３が参照される。
【０１１４】
次いで、半導体基板１の表面を清浄化（洗浄）した後、実施の形態１と同様に、ゲート絶縁膜用の絶縁膜５を形成し、半導体基板１の主面全面上（すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの絶縁膜５上を含む）に、導電性膜として、シリコン膜６を形成する。次いで、ｎＭＩＳ形成領域１Ａのシリコン膜６を低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とし、ｐＭＩＳ形成領域１Ｂのシリコン膜を低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とする（図４参照）。但し、本実施の形態においては、シリコン膜６上に、絶縁膜（キャップ絶縁膜、上部絶縁膜、窒化シリコン膜）ＣＰを形成せず、図４１に示すように、シリコン膜６のパターニングにより、ゲート電極ＧＥ１、ＧＥ２を形成する。
【０１１５】
次いで、ゲート電極ＧＥ１、ＧＥ２の側壁上に、例えば、酸化シリコン膜などからなるオフセットスペーサ（側壁膜、側壁スペーサ）ＯＦＳを形成する。オフセットスペーサＯＦＳは、実施の形態１と同様に形成することができる。
【０１１６】
次いで、実施の形態１と同様に、ｎＭＩＳ形成領域１Ａを開口したフォトレジスト膜をマスクにゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）エクステンション領域（第１半導体領域、ソース・ドレインエクステンション領域、ｎ−型半導体領域）ＥＸ１を形成する。
【０１１７】
また、実施の形態１と同様に、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｐ型不純物を傾斜イオン注入することにより、ハロー領域（ｐ型半導体領域）ＨＡ１を形成する。
【０１１８】
次いで、実施の形態１と同様に、ｐＭＩＳ形成領域１Ｂを開口したフォトレジスト膜をマスクにゲート電極ＧＥ２の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）エクステンション領域（第１半導体領域、ソース・ドレインエクステンション領域、ｐ−型半導体領域）ＥＸ２を形成する。
【０１１９】
また、実施の形態１と同様に、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｎ型不純物を傾斜イオン注入することにより、ハロー領域（ｎ型半導体領域）ＨＡ２を形成する。
【０１２０】
次いで、アッシングなどにより上記フォトレジスト膜を除去した後、ゲート電極ＧＥ１、ＧＥ２上を含む半導体基板１上に、絶縁膜（側壁絶縁膜）として、例えば酸化シリコン膜とその上部の窒化シリコン膜との積層膜をＣＶＤ法などにより形成する。次いで、図４２に示すように、上記積層膜をＲＩＥ法などにより異方性エッチングすることによってサイドウォール膜（側壁膜、側壁絶縁膜、サイドウォールスペーサ）ＳＷを形成する。このサイドウォール膜ＳＷは、下層の酸化シリコン膜よりなる第１側壁膜ＳＷａと、窒化シリコン膜よりなる第２側壁膜ＳＷｂとを有する。なお、ここでは、のサイドウォール膜ＳＷを、下層に位置する酸化シリコン膜とその上層の窒化シリコン膜との積層膜で構成したが、いずれかの絶縁膜よりなる単層膜でサイドウォール膜ＳＷを構成してもよい。また、ここでは、のサイドウォール膜ＳＷを、下層に位置する酸化シリコン膜（Ｏ）とその上層の窒化シリコン膜（Ｎ）との積層膜、即ち、ＯＮ構成としたが、さらに、酸化シリコン膜（Ｏ）を積層し、ＯＮＯ構成としてもよい。この他、ＯＮＯＮ構成やＯＮＯＮＯＮ構成としてもよい。
【０１２１】
次いで、図４３に示すように、ｎＭＩＳ形成領域１Ａを開口したフォトレジスト膜ＰＲ３ａを形成し、これをマスクに、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１およびサイドウォール膜ＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入（ＩＭ４ａ）することにより、（一対の）ｎ＋型半導体領域ＳＤ１（ソース、ドレイン）を形成する。
【０１２２】
例えば、ゲート電極ＧＥ１およびサイドウォール膜ＳＷの両側の領域に、ヒ素（Ａｓ）をイオン注入した後、リン（Ｐ）をイオン注入する。ヒ素（Ａｓ）は、例えば、１０ｋｅＶのエネルギー、４．０×１０１５／ｃｍ２の条件でイオン注入する。また、リン（Ｐ）は、例えば、１０ｋｅＶのエネルギー、５．０×１０１３／ｃｍ２の条件でイオン注入する。このイオン注入ＩＭ４ａの際、ゲート電極ＧＥ１およびその側壁上のサイドウォール膜ＳＷもマスク（イオン注入阻止マスク）として機能するので、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１の側壁上のサイドウォール膜ＳＷ（の側壁）に整合して形成される。ｎ＋型半導体領域ＳＤ１の深さ（接合深さ）は、エクステンション領域ＥＸ１の深さ（接合深さ）よりも深い。また、ｎ＋型半導体領域（第２半導体領域）ＳＤ１とエクステンション領域（第１半導体領域）ＥＸ１とは同じ導電型であるが、ｎ＋型半導体領域ＳＤ１は、エクステンション領域ＥＸ１よりも、不純物濃度（ｎ型不純物濃度）が高い。
【０１２３】
また、このイオン注入ＩＭ４ａにより、ゲート電極ＧＥ１中にもｎ型の不純物（リンおよびヒ素）が注入される。前述したように、ｎＭＩＳ形成領域１Ａのシリコン膜６には、ｎ型の不純物が注入されているが、その後の処理（特に、熱処理）などにより、不純物の揮発・拡散などによる不純物濃度の低下が生じ得る。そこで、上記イオン注入ＩＭ４ａにより、再度、ゲート電極ＧＥ１中にｎ型の不純物（リンおよびヒ素）を注入することで、ゲート電極ＧＥ１中のｎ型の不純物を補償することができる。
【０１２４】
ここで、実施の形態１で詳細に説明したように、ゲート電極にヒ素（Ａｓ）を打ち込んだ場合は、ゲート電極の上部が、縦方向および横方向に張り出す（図２７等参照）。
【０１２５】
そこで、本実施の形態においては、図４４に示すように、ｎＭＩＳ形成領域１Ａのゲート電極（シリコン膜６）ＧＥ１の上部をエッチバックすることにより、縦方向および横方向の張り出したゲート電極（シリコン膜６）の部分を除去する。具体的には、ｎＭＩＳ形成領域１Ａを開口したフォトレジスト膜ＰＲ３ａをマスクに、ゲート電極（シリコン膜６）ＧＥ１の上部を、ドライエッチング（スライトエッチング）する。これにより、ゲート電極の上部の、縦方向および横方向の張り出しがエッチングにより除去される（図４５）。エッチバック量は、例えば、５〜１５ｎｍ程度である。また、不純物が注入されたシリコン膜は、半導体基板に対してエッチングレートが大きいため、半導体基板に対するダメージが少なく、ゲート電極の上部の張り出し領域をドライエッチングすることができる。
【０１２６】
次いで、アッシングなどにより上記フォトレジスト膜ＰＲ３ａを除去した後、図４５に示すように、ｐＭＩＳ形成領域１Ｂを開口したフォトレジスト膜ＰＲ３ｂを形成し、これをマスクに、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２およびサイドウォール膜ＳＷの両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入（ＩＭ４ｂ）することにより、（一対の）ｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を形成する。例えば、１０ｋｅＶのエネルギー、１．０×１０１５／ｃｍ２の条件でＧｅをイオン注入した後、例えば、１．４ｋｅＶのエネルギー、４．０×１０１５／ｃｍ２の条件でＢをイオン注入する。このｐ＋型半導体領域ＳＤ２は、ゲート電極ＧＥ２の側壁上のサイドウォール膜ＳＷ（の側壁）に整合して形成される。ｐ＋型半導体領域ＳＤ２の深さ（接合深さ）は、エクステンション領域ＥＸ２の深さ（接合深さ）よりも深い。また、ｐ＋型半導体領域（第２半導体領域）ＳＤ２とエクステンション領域（第１半導体領域）ＥＸ２とは同じ導電型であるが、ｐ＋型半導体領域ＳＤ２は、エクステンション領域ＥＸ２よりも、不純物濃度（ｐ型不純物濃度）が高い。
【０１２７】
また、このイオン注入ＩＭ４ｂにより、ゲート電極ＧＥ２中にもｐ型の不純物が注入され、ゲート電極ＧＥ２中のｐ型の不純物を補償することができる。
【０１２８】
なお、他の形態として、先にｐＭＩＳ形成領域１Ｂにｐ＋型半導体領域ＳＤ２を形成してから、ｎＭＩＳ形成領域１Ａにｎ＋型半導体領域ＳＤ１を形成してもよい。
【０１２９】
以上の工程により、ｎチャネル型ＭＩＳＦＥＴＱｎのＬＤＤ構造のソース、ドレイン領域が形成される。このＬＤＤ構造のソース、ドレイン領域は、ｎ＋型半導体領域（不純物拡散層）ＳＤ１およびエクステンション領域（ｎ−型半導体領域）ＥＸ１よりなる。また、ｐチャネル型ＭＩＳＦＥＴＱｐのＬＤＤ構造のソース、ドレイン領域が形成される。このＬＤＤ構造のソース、ドレイン領域は、ｐ＋型半導体領域（不純物拡散層）ＳＤ２およびエクステンション領域（ｐ−型半導体領域）ＥＸ２よりなる。
【０１３０】
次いで、アッシングなどにより上記フォトレジスト膜ＰＲ３ｂを除去する。次いで、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。このアニール処理は、例えば１０５０℃程度のフラッシュランプアニール処理にて行うことができる。
【０１３１】
次いで、実施の形態１と同様に、歪み印加技術（ストレスメモライゼーション技術；ＳＭＴ）を用いてＭＩＳＦＥＴの特性を向上させた後（図１５参照）、ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の露出面上に、シリサイド層１１を形成する（図１６、図１７参照）。さらに、この後、実施の形態１と同様に、絶縁膜（層間絶縁膜）１２を形成し、その内部のコンタクトホール１３内にプラグ１４を形成した後、その上部の配線溝用の絶縁膜１５中に配線Ｍ１を形成する（図４６）。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
【０１３２】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１３３】
図４７〜図４９に、本実施の形態の半導体装置の製造工程におけるｎＭＩＳ形成領域１Ａの部分拡大図を示す。
【０１３４】
図４７〜図４９に示すように、本実施の形態においては、ゲート電極ＧＥ１の側壁にＳＷを形成した後（図４７）、図４８に示すように、ゲート電極ＧＥ１およびサイドウォール膜ＳＷの両側の領域に、ヒ素（Ａｓ）等をイオン注入し、ｎＭＩＳ形成領域１Ａのゲート電極（シリコン膜６）ＧＥ１の上部をエッチバックする（図４９）。これにより、ゲート電極ＧＥ１とプラグ１４との距離（ショートマージン）を確保することができ、耐圧の向上や短絡の低減などを図ることができ、装置特性を向上させることができる。さらに、ゲート電極ＧＥ１の上部にシリサイド層１１を形成した場合においても、このシリサイド層１１とプラグ１４との距離を確保することができる。また、素子の微細化により、ゲート電極（シリサイド層１１含む）ＧＥ１とプラグ１４との距離が小さくなっても、これらの距離を確保することが容易となる。
【０１３５】
なお、本実施の形態においては、ｎＭＩＳ形成領域１Ａにおいて、ヒ素（Ａｓ）をイオン注入した直後に、ゲート電極（シリコン膜６）ＧＥ１の上部のエッチバックを行ったが、エッチバック工程は、このタイミングに限られるものではない。例えば、ｐＭＩＳ形成領域１Ｂに、ｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を形成した後、ｎＭＩＳ形成領域１Ａのゲート電極（シリコン膜６）ＧＥ１の上部のみのエッチバックを行ってもよい。但し、この場合、エッチバック用のフォトレジスト膜を再度形成する必要がある。即ち、本実施の形態においては、ｎ＋型半導体領域ＳＤ１（ソース、ドレイン）の形成用のフォトレジスト膜ＰＲ３ａを利用してエッチバックを行うことができ（図４３、図４４参照）、工程の短縮化やマスク（露光原版）数の低減を図ることができる。
【０１３６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１３７】
本発明は、半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置の製造に適用することができる。
【符号の説明】
【０１３８】
１    半導体基板
１Ａ    ｎＭＩＳ形成領域
１Ｂ    ｐＭＩＳ形成領域
２    素子分離領域
３    絶縁膜
５    ゲート絶縁膜（絶縁膜）
６    シリコン膜
７    酸化シリコン膜
９    下地絶縁膜
１０    応力印加膜
１１    シリサイド層
１１ａ    金属膜
１２    絶縁膜
１２ａ    窒化シリコン膜
１２ｂ    酸化シリコン膜
１３    コンタクトホール
１４    プラグ
１５    絶縁膜
ＣＰ    絶縁膜
ＥＸ１    エクステンション領域
ＥＸ２    エクステンション領域
Ｆ５    スルー絶縁膜
ＧＥ    ゲート電極
ＧＥ１    ゲート電極
ＧＥ２    ゲート電極
ＨＡ１    ハロー領域
ＨＡ２    ハロー領域
ＩＭ１ａ    イオン注入
ＩＭ１ｂ    イオン注入
ＩＭ２ａ    イオン注入
ＩＭ２ｂ    イオン注入
ＩＭ３ａ    イオン注入
ＩＭ３ｂ    イオン注入
ＩＭ４ａ    イオン注入
ＩＭ４ｂ    イオン注入
Ｍ１    配線
ＮＷ    ｎ型ウエル
ＯＦＳ    オフセットスペーサ
ＰＲ１ａ    フォトレジスト膜
ＰＲ１ｂ    フォトレジスト膜
ＰＲ２ａ    フォトレジスト膜
ＰＲ２ｂ    フォトレジスト膜
ＰＲ３ａ    フォトレジスト膜
ＰＲ３ｂ    フォトレジスト膜
ＰＷ    ｐ型ウエル
Ｑｎ    ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ    ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１    ｎ＋型半導体領域
ＳＤ２    ｐ＋型半導体領域
ＳＷ    サイドウォール膜
ＳＷａ    第１側壁膜
ＳＷｂ    第２側壁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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