(57)【要約】【目的】配線間のコンタクト配置において配線間距離をより小さく形成する。【構成】実施形態の半導体装置は、第１と第２の配線と、第１の絶縁膜と、第２の絶縁膜と、第１のコンタクトと、第２のコンタクトと、を備えている。第１と第２の配線は、基板上に互いに並行するように形成される。第１の絶縁膜は、第１と第２の配線を覆うように形成される。第２の絶縁膜は、第１と第２の制御ゲート線間の所定位置で第１と第２の配線と並行して延びるように形成され、第１の絶縁膜と材料が異なる。第１のコンタクトは、第１と第２の配線間で、前記第２の絶縁膜に対して前記第１の配線側に位置する前記第１の絶縁膜を通して形成される。第２のコンタクトは、前記第１と第２の配線間で、前記第１と第２の配線が延びる方向に沿って前記第１のコンタクトと互いに位置をずらしつつ、前記第２の絶縁膜に対して前記第２の配線側に位置する前記第１の絶縁膜を通して形成される。【選択図】図９
2013105988.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、互いに並行する第１と第２の配線を形成する工程と、
前記第１と第２の配線を覆うように、第１の絶縁膜をコンフォーマルに形成する工程と、
前記第１の絶縁膜をコンフォーマルに形成することによって生じた前記第１と第２の配線間のくぼみ部分を埋め込むように、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜が露出するまで前記第２の絶縁膜の上面を後退させる工程と、
前記第１の絶縁膜に、前記第１と第２の配線が延びる方向に沿って互いに位置をずらしつつ、前記くぼみ部分に残った前記第２の絶縁膜に対して前記第１の配線側に位置する第１のホールと、前記くぼみ部分に残った前記第２の絶縁膜に対して前記第２の配線側に位置する第２のホールと、を形成する工程と、
前記第１のホールと前記第２のホールとに導電性材料膜を埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に、互いに並行する第１と第２の配線を形成する工程と、
前記第１と第２の配線を覆うように、第１の絶縁膜を形成する工程と、
前記第１と第２の配線間の位置で前記第１の絶縁膜に溝を形成する工程と、
前記溝内に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記第１と第２の配線が延びる方向に沿って互いに位置をずらしつつ、前記溝内に形成された前記第２の絶縁膜に対して前記第１の配線側に位置する第１のホールと、前記溝内に形成された前記第２の絶縁膜に対して前記第２の配線側に位置する第２のホールと、を形成する工程と、
前記第１のホールと前記第２のホールとに導電性材料膜を埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の配線は、ＮＡＮＤ型フラッシュメモリ装置内で隣り合う２つのブロックのうちの一方のセレクトゲート線であり、
前記第２の配線は、前記２つのブロックのうちの他方のセレクトゲート線であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
基板上に互いに並行するように形成された第１と第２の配線と、
前記第１と第２の配線を覆うように形成された第１の絶縁膜と、
前記第１と第２の配線間の所定位置で前記第１と第２の配線と並行して延びるように形成された、前記第１の絶縁膜と材料の異なる第２の絶縁膜と、
前記第１と第２の配線間で、前記第２の絶縁膜に対して前記第１の配線側に位置する前記第１の絶縁膜を通して形成された第１のコンタクトと、
前記第１と第２の配線間で、前記第１と第２の配線が延びる方向に沿って前記第１のコンタクトと互いに位置をずらしつつ、前記第２の絶縁膜に対して前記第２の配線側に位置する前記第１の絶縁膜を通して形成された第２のコンタクトと、
を備えたことを特徴とする半導体装置。
【請求項５】
前記第２の絶縁膜は、前記第１と第２の配線間の前記所定位置で前記第１の絶縁膜に形成されたくぼみ部分を埋め込むように配置されたことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置、特に、半導体記憶装置の開発において、大容量化等を達成すべく、チップサイズの縮小化が進められている。例えば、ＮＡＮＤ型フラッシュメモリ装置等のフローティングゲート構造を搭載した半導体記憶装置において、メモリセル部のピッチサイズの縮小化が進められてきた。従来、チップサイズ縮小のために、かかるメモリセル部のピッチサイズの縮小を重要視していたが、昨今のさらなる縮小の要望に対して、これを実現するためには今後は隣り合うブロック同士で向かい合うセレクトゲート（配線）間の縮小も欠かすことのできない項目となってくる。よって、セレクトゲート間に配置されるビットラインコンタクトに関して、隣り合うセレクトゲート間のピッチサイズの縮小が望まれている。ビットライン間のピッチの縮小については、例えば、ビットラインコンタクト形成用のホールをセレクトゲートに沿って千鳥状に交互に配置することでビットライン間のピッチの縮小を図る方法が検討されている。
【０００３】
しかしながら、千鳥配置のようにセレクトゲート間の幅寸法方向にずらして配置するビットラインコンタクトでは、セレクトゲート間の幅サイズ方向に対して実質的にホールが複数配置されることになる。そのため、セレクトゲート間の幅が拡大してしまう。例えば、千鳥配置のビットラインコンタクトにおいて、セレクトゲート間を縮小させる為には、コンタクトホール径の縮小或いはコンタクトホール間（背合わせ）距離の縮小が必要となる。
【０００４】
しかしながら、コンタクトホール径の縮小及びコンタクトホール間の縮小はリソグラフィにとって非常に困難になる。なぜなら、ホール径を小さくしすぎると未開口のホールが発生し、コンタクトできないといった問題が発生するからである。また、ホール間距離を縮小させるとホール同士が近づきすぎて開口部の位置が重なってしまい、コンタクト同士がショートしてしまうといった問題が発生してしまう。上述したように、チップサイズ縮小にはホール径縮小又はホール間距離を縮小させることが重要であるが、すでに解像限界ギリギリでパターニングしているため、上記記載のように未開口や開口部の重なりなどの問題点を考えると、リソグラフィ技術でこれ以上のサイズ縮小は非常に困難になっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３１３９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、上述した問題点を克服し、配線間のコンタクト配置において配線間距離をより小さく形成することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１と第２の配線と、第１の絶縁膜と、第２の絶縁膜と、第１のコンタクトと、第２のコンタクトと、を備えている。第１と第２の配線は、基板上に互いに並行するように形成される。第１の絶縁膜は、前記第１と第２の配線を覆うように形成される。第２の絶縁膜は、前記第１と第２の制御ゲート線間の所定位置で前記第１と第２の配線と並行して延びるように形成され、第１の絶縁膜と材料が異なる。第１のコンタクトは、前記第１と第２の配線間で、前記第２の絶縁膜に対して前記第１の配線側に位置する前記第１の絶縁膜を通して形成される。第２のコンタクトは、前記第１と第２の配線間で、前記第１と第２の配線が延びる方向に沿って前記第１のコンタクトと互いに位置をずらしつつ、前記第２の絶縁膜に対して前記第２の配線側に位置する前記第１の絶縁膜を通して形成される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図２】第１の実施形態における半導体装置の製造方法を示す工程断面図である。
【図３】第１の実施形態におけるゲートとアクティブエリアの配置構成の一例を示す上面図である。
【図４】第１の実施形態における半導体装置の製造方法を示す工程断面図である。
【図５】第１の実施形態における半導体装置の製造方法を示す工程断面図である。
【図６】第１の実施形態における半導体装置の製造方法を示す上面図および工程断面図である。
【図７】第１の実施形態における半導体装置の製造方法を示す工程断面図である。
【図８】第１の実施形態における半導体装置の製造方法を示す工程断面図である。
【図９】第１の実施形態におけるビットラインコンタクトが形成された半導体装置の一例とその比較例とを示す上面図である。
【図１０】第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図１１】第２の実施形態における半導体装置の製造方法を示す工程断面図である。
【図１２】第２の実施形態における半導体装置の製造方法を示す工程断面図である。
【図１３】第３の実施形態における半導体装置の製造方法の一工程断面を示す図である。
【図１４】第３の実施形態におけるビットラインコンタクトが形成された半導体装置の一例を示す上面図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
第１の実施形態では、半導体装置の一例として、不揮発性のＮＡＮＤ型フラッシュメモリ装置の製造方法について説明する。第１の実施形態について、以下、図面を用いて説明する。
【００１０】
図１は、第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャートである。図１において、第１の実施形態における半導体装置の製造方法では、素子分離工程を含むゲート形成工程（Ｓ１０２）と、イオン注入工程（Ｓ１０４）と、コンフォーマル絶縁膜Ａ形成工程（Ｓ１０６）と、絶縁膜Ｂ形成工程（Ｓ１１２）と、研磨工程（Ｓ１１４）と、アモルファスシリコン（ａ−Ｓｉ）膜形成工程（Ｓ１１６）と、レジストパターン形成工程（Ｓ１１８）と、ハードマスク形成工程（Ｓ１２０）と、ホール形成工程（Ｓ１２２）と、導電性材料埋め込み工程（Ｓ１２４）と、研磨工程（Ｓ１２６）といった一連の工程を実施する。
【００１１】
図２では、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図２では、図１のゲート形成工程（Ｓ１０２）からイオン注入工程（Ｓ１０４）までを示している。それ以降の工程は後述する。
【００１２】
図２（ａ）において、ゲート形成工程（Ｓ１０２）として、半導体基板２００上に、まず、絶縁膜２１０を例えば２〜２０ｎｍの膜厚で形成する。絶縁膜２１０は、トンネル絶縁膜として機能する。形成方法は、例えば、酸素雰囲気中での加熱処理（熱酸化処理）により形成すると好適である。絶縁膜２１０として、例えば、酸化シリコン（ＳｉＯ２）膜が用いられる。また、半導体基板２００として、例えば、直径３００ミリのシリコンウェハからなるｐ型シリコン基板が用いられる。
【００１３】
そして、絶縁膜２１０上に、例えば、ＣＶＤ法を用いて、ポリシリコン膜２２０を例えば５０ｎｍの膜厚で形成する。ポリシリコン膜２２０は、電荷蓄積層（ＦＧ：フローティングゲート）として機能する。そして、その後、ポリシリコン膜２２０上から半導体基板２００の途中まで溝状の複数の開口部を形成し、かかる開口部を絶縁膜で埋め込むことで図示しない素子分離を行う。
【００１４】
次に、ポリシリコン膜２２０上に、例えば、ＣＶＤ法を用いて、絶縁膜２３０を例えば２〜２０ｎｍの膜厚で形成する。絶縁膜２３０は、電極間絶縁膜として機能する。
【００１５】
そして、絶縁膜２３０上に、例えば、ＣＶＤ法を用いて、ポリシリコン膜２４０を例えば５０ｎｍの膜厚で形成する。ポリシリコン膜２４０は、制御電極（ＧＣ：制御ゲート）の一部として機能する。また、ポリシリコン膜２４０上に、例えば、ＣＶＤ法を用いて、金属膜２５０を例えば５０ｎｍの膜厚で形成する。金属膜２５０は、制御電極（ＧＣ：制御ゲート）の残りの一部として機能する。すなわち、制御電極は、ポリシリコン膜２４０と金属膜２５０とが積層されてなる積層構造を有する。ポリシリコン膜２４０と金属膜２５０との積層膜は、ＮＡＮＤ型フラッシュメモリ装置におけるメモリ素子においてはワード線（配線の一例）として、セレクトゲートにおいてはセレクトゲート線（配線の一例）として機能する。
【００１６】
図２（ｂ）において、図示しないリソグラフィ工程とドライエッチング工程でゲート部分の両側に溝構造である開口部１６０，１６２，１６４を金属膜２５０とポリシリコン膜２４０と絶縁膜２３０とポリシリコン膜２２０内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て金属膜２５０の上にレジスト膜が形成された半導体基板２００に対し、露出した金属膜２５０とその下層に位置するポリシリコン膜２４０と絶縁膜２３０とポリシリコン膜２２０を異方性エッチング法により除去することで、半導体基板２００の表面に対し、略垂直に開口部１６０，１６２，１６４を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１６０，１６２，１６４を形成すればよい。言い換えれば、ゲート領域に金属膜２５０とポリシリコン膜２４０と絶縁膜２３０とポリシリコン膜２２０とが残る（存在する）ように、エッチングにより、金属膜２５０とポリシリコン膜２４０と絶縁膜２３０とポリシリコン膜２２０とを貫通する開口部１６０，１６２，１６４を形成する。開口部１６４を介して並ぶ金属膜２５０とポリシリコン膜２４０と絶縁膜２３０とポリシリコン膜２２０との積層膜の１つずつがＮＡＮＤ型フラッシュメモリの各セルと対応する。例えば、幅２５ｎｍの開口部１５４をピッチ５０ｎｍで形成する。その結果、ゲート部分と開口部１６４との幅寸法が共に２５ｎｍずつとなる１：１のゲート１１ａ，１１ｂ・・・を形成できる。また、１つのブロックを構成するゲート１１ａ，１１ｂ・・・の端部には、セレクトゲート２１を形成できる。また、隣り合うブロックにも、同様に、１：１のゲート１３ａ，１３ｂ・・・を形成できる。また、かかるブロックを構成するゲート１３ａ，１３ｂ・・・の端部には、セレクトゲート２３を形成できる。ブロック間では、開口部１６０の間隔を有しながらセレクトゲート２１，２３が互いに並行するように形成される。
【００１７】
次に、イオン注入工程（Ｓ１０４）として、各ゲート部分の両側の領域であって、ｐ型の半導体基板２００表面にｎ型不純物をイオン注入して、ｎ型半導体領域を形成する。かかるｎ型半導体領域は、ソース・ドレイン領域として機能する。また、ｎ型半導体領域に挟まれたｐ型半導体領域は、上部にゲート領域が形成されるチャネル領域として機能する。よって、開口部１６０，１６２，１６４の底面の絶縁膜２１０が露出した領域が、ソース部分或いはドレイン部分となる。ここでは、隣り合うセルの一方のソース部分と他方のドレイン部分とを共有する複数のセルが直列接続されたＮＡＮＤストリング構造が形成される。
【００１８】
図３は、第１の実施の形態におけるゲートとアクティブエリアの配置構成の一例を示す上面図である。図３では、セレクトゲート２１のセレクトゲート線２０（第１の配線）より左側にブロックＡが、セレクトゲート２３のセレクトゲート線２２（第２の配線）より右側にブロックＢが形成される。このように、基板上には、セレクトゲート線２０，２２が互いに並行するように形成される。
【００１９】
ブロックＡには、各ページのワード線１０ａ，１０ｂ・・・が形成される。同様に、ブロックＢには、各ページのワード線１２ａ，１２ｂ・・・が形成される。なお、１つのブロック内で同じワード線に接続される複数のメモリセルにより１つのページが構成される。すなわち、ワード線１０ａには、図面の奥側に向かって複数のゲート１１ａが接続され、ワード線１０ｂには、図面の奥側に向かって複数のゲート１１ｂが接続される。ワード線１２ａには、図面の奥側に向かって複数のゲート１３ａが接続され、ワード線１２ｂには、図面の奥側に向かって複数のゲート１３ｂが接続される。そして、ワード線に直交する方向に複数のアクティブエリア３０（活性領域）がそれぞれ素子分離領域３２を挟んで形成される。アクティブエリア３０は、各メモリセルのソース部分或いはドレイン部分となる。
【００２０】
また、セレクトゲート線２０の長手方向には、素子分離領域３２を挟んで複数のセレクトゲート２１が配置される。同様に、セレクトゲート線２２の長手方向には、素子分離領域３２を挟んで複数のセレクトゲート２３が配置される。そして、セレクトゲート線２０，２２間に位置する各アクティブエリア３０上に例えば１つのビットラインコンタクトが形成されることになる。以下、ビットラインコンタクトの形成プロセスについて説明する。
【００２１】
図４には、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図４では、図１のコンフォーマル絶縁膜Ａ形成工程（Ｓ１０６）から研磨工程（Ｓ１１４）までを示している。それ以降の工程は後述する。
【００２２】
図４（ａ）において、コンフォーマル絶縁膜Ａ形成工程（Ｓ１０６）として、トンネル絶縁膜を含む半導体基板２０２上に、ゲートを含む各ワード線１０とセレクトゲートを含むセレクトゲート線２０，２２とを覆うように、絶縁膜２６０（絶縁膜Ａ：第１の絶縁膜）をコンフォーマルに形成する。例えば、化学気相成長（ＣＶＤ）法で形成すればよい。ここでは、セレクトゲート線２０とセレクトゲート線２２との間の空間が完全に埋め込まれることなく、セレクトゲート線２０，２２間にスペース１５１（くぼみ部分）が残るようにコンフォーマルに形成する。スペース１５１を形成するためには、絶縁膜２６０の膜厚をセレクトゲート線２０，２２間距離（開口部１６０の溝幅）の２分の１以下の膜厚にすることで達成できる。これにより、セレクトゲート線２０，２２の側面と平行する方向（セレクトゲート線２０，２２が延びる長手方向）に沿って、溝状のスペース１５１が形成される。絶縁膜２６０としては、例えば、ＳｉＯ２膜が好適である。スペース１５１の幅としては、例えば、１０ｎｍ〜１００ｎｍが好適である。
【００２３】
図４（ｂ）において、絶縁膜Ｂ形成工程（Ｓ１１２）として、絶縁膜２６０をコンフォーマルに形成することによって生じたセレクトゲート線２０，２２間のスペース１５１を埋め込むように、絶縁膜２６０上に絶縁膜２６０と材料の異なる絶縁膜２６２（絶縁膜Ｂ：第２の絶縁膜）を形成する。例えば、ＣＶＤ法で形成すればよい。絶縁膜２６２の材料としては、絶縁膜２６０の材料に対してエッチング耐性が高い材料を用いるとよい。言い換えれば、絶縁膜２６０の材料としては、絶縁膜２６２の材料よりもエッチング加工の選択比が高い材料を用いるとよい。絶縁膜２６２の材料として、例えば、窒化シリコン窒化（ＳｉＮ）、或いはアモルファスシリコン（ａ−Ｓｉ）等が好適である。ここでは、例えば、ＳｉＮ膜を形成する。
【００２４】
図４（ｃ）において、研磨工程（Ｓ１１４）として、化学機械研磨（ＣＭＰ）法を用いて、絶縁膜２６０が露出するまで絶縁膜２６２を研磨除去する。言い換えれば、スペース１５１からはみ出た余分な絶縁膜２６２が研磨除去されるまで絶縁膜２６２の上面を後退させて、絶縁膜２６０を露出させる。その際、ゲート上の絶縁層として所望の膜厚に調整すればよい。なお、絶縁膜２６２の上面を後退させるに当って、ドライエッチング法を用いたエッチバックを行ってもよい。
【００２５】
図５には、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図５では、図１のアモルファスシリコン（ａ−Ｓｉ）膜形成工程（Ｓ１１６）を示している。それ以降の工程は後述する。
【００２６】
図５において、アモルファスシリコン（ａ−Ｓｉ）膜形成工程（Ｓ１１６）として、露出した絶縁膜２６０上およびスペース１５１に埋め込まれた絶縁膜２６２上に、コンタクトホール形成のためのハードマスク材となるａ−Ｓｉ膜２７０を形成する。
【００２７】
ここで、絶縁膜２６２の材料をａ−Ｓｉにした場合には、ａ−Ｓｉ膜２７０の代わりに、ＳｉＮ膜とすればよい。
【００２８】
図６には、第１の実施形態における半導体装置の製造方法の上面図および工程断面図が示されている。図６では、図１のレジストパターン形成工程（Ｓ１１８）を示している。それ以降の工程は後述する。
【００２９】
図６（ｂ）において、レジストパターン形成工程（Ｓ１１８）として、まず、ａ−Ｓｉ膜２７０上にレジスト膜２８０を形成後、リソグラフィ技術を用いて、セレクトゲート線２０，２２間に配置されるビットラインコンタクト用の複数のコンタクトホールパターン１５２，１５４が開口したレジストパターンを形成する。図６（ａ）に示すように、ここでは、セレクトゲート線２０，２２の長手方向に沿って並ぶ複数のアクティブエリア上に千鳥状に複数のコンタクトホールパターン１５２ａ，１５２ｂ，１５２ｃ，１５２ｄ，１５２ｅ，１５２ｆ，・・・，１５４ａ，１５４ｂ，１５４ｃ，１５４ｄ，１５４ｅ，１５４ｆ，・・・を形成する。コンタクトホールパターン１５２は、セレクトゲート線２０，２２に沿ってかつセレクトゲート線２０側に寄せて、アクティブエリアを１つずつ飛ばしながらアクティブエリア上に形成され、コンタクトホールパターン１５４は、セレクトゲート線２０，２２に沿ってかつセレクトゲート線２２側に寄せて、コンタクトホールパターン１５２が飛ばしたアクティブエリア上に形成される。すなわち、コンタクトホールパターン１５２，１５４は、アクティブエリアを１つおき互いにずらしながらセレクトゲート線２０，２２に沿ってそれぞれ形成されることで、千鳥配置に形成される。さらに言い換えれば、コンタクトホールパターン１５２，１５４は、複数のコンタクトホールパターン１５４の隣り合う２つのホールパターン間にコンタクトホールパターン１５２のうちの１つが位置し、複数のコンタクトホールパターン１５２の隣り合う２つのホールパターン間にコンタクトホールパターン１５４のうちの１つが位置するように、セレクトゲート線２０，２２の延びる方向に沿って互いに位置をずらして形成される。
【００３０】
なお、コンタクトホールパターン１５２は、上方から見てコンタクトホールパターン１５２の一部（ここでは左側の一部）に絶縁膜２６２が重なる位置にパターニングされる。一方、コンタクトホールパターン１５４は、上方から見てコンタクトホールパターン１５４の一部（ここでは右側の一部）に絶縁膜２６２が重なる位置にパターニングされる。
【００３１】
また、ここでは、コンタクトホールパターン１５２，１５４として、楕円形のパターンを示しているが、これに限るものではなく、円形でも正方形や長方形といった矩形等でも構わない。もちろん、その他の多角形でもよい。
【００３２】
図７には、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図７では、図１のハードマスク形成工程（Ｓ１２０）を示している。それ以降の工程は後述する。
【００３３】
図７において、ハードマスク形成工程（Ｓ１２０）として、形成されたレジストパターンをマスクとしてａ−Ｓｉ膜２７０をエッチングして、ａ−Ｓｉ膜２７０にコンタクトホールパターン１５２，１５４を形成する。かかるエッチングによって、ａ−Ｓｉ膜２７０のハードマスクが形成され、このハードマスクに開口したコンタクトホールパターン１５２，１５４は底部の径が上面の径よりも細くなるため、コンタクトホール径を小さくできる。よって、リソグラフィの解像限界のパターン径で露光した場合でも、ハードマスクに開口されたコンタクトホール底の径を解像限界の径寸法よりも小さく形成できる。例えば、露光時のパターン径が５０〜６０ｎｍの場合に、ハードマスクに開口されたコンタクトホール底の径を２０ｎｍ程度に小さくできる。
【００３４】
図８には、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図８では、図１のホール形成工程（Ｓ１２２）から研磨工程（Ｓ１２６）までを示している。
【００３５】
図８（ａ）において、ホール形成工程（Ｓ１２２）として、コンタクトホールパターン１５２，１５４が開口したａ−Ｓｉ膜２７０をハードマスクとして用いたエッチングにより、絶縁膜２６０に、絶縁膜２６２におけるセレクトゲート線２０側の一方の側面が側壁の一部に含まれるコンタクトホール１５３（第１のホール）と、絶縁膜２６２におけるセレクトゲート線２２側の他方の側面が側壁の一部に含まれるコンタクトホール１５５（第２のホール）と、を形成する。ここでは、１つおきのアクティブエリアと対応するようにセレクトゲート線２０，２２の延びる方向に沿って互いに位置をずらしつつ、複数のコンタクトホール１５３（第１のホール）と複数のコンタクトホール１５５（第２のホール）とが、それぞれスペースに残った絶縁膜２６２に対してセレクトゲート線２０（第１の配線）およびセレクトゲート線２２（第２の配線）側に形成される。
【００３６】
次に、導電性材料埋め込み工程（Ｓ１２４）として、複数のコンタクトホール１５３と複数のコンタクトホール１５５とが埋め込まれるように導電性材料を堆積させる。導電性材料として、例えば、ポリシリコン、アルミニウム（Ａｌ）、タングステン（Ｗ）、或いは銅（Ｃｕ）等が好適である。
【００３７】
そして、図８（ｂ）に示すように、研磨工程（Ｓ１２６）として、各コンタクトホール１５３，１５５からはみ出た余分な導電性材料をＣＭＰ法により研磨除去することで、千鳥配置されたビットラインコンタクト４０（第１のコンタクト）とビットラインコンタクト４２（第２のコンタクト）が形成される。また、絶縁膜２６２は、ビットラインコンタクト４０，４２と接触する箇所以外の箇所で底面と両側面で絶縁膜２６０と接触することになる。そして、以降の図示しないプロセスにおいて、各ビットラインコンタクト４０，４２上にそれぞれ図示しないビットラインを形成すればよい。
【００３８】
図９は、第１の実施形態におけるビットラインコンタクトが形成された半導体装置の一例とその比較例とを示す上面図である。図９（ｂ）では、第１の実施形態におけるビットラインコンタクトを形成した場合を示している。第１の実施形態では、セレクトゲート線２０，２２間における絶縁膜を通して貫通するように形成されたビットラインコンタクト４０が、絶縁膜２６２の両側面のうちの一方（ここでは、右側面）に接触する。また、セレクトゲート線２０，２２間における絶縁膜を通して貫通するように形成されたビットラインコンタクト４２が、絶縁膜２６２の両側面のうちの他方（ここでは、左側面）に接触する。さらに、セレクトゲート線２０，２２の延びる方向に沿ってビットラインコンタクト４０，４２間で互いに位置をずらして配置される。
【００３９】
一方、図９（ａ）では、絶縁膜２６２を間に挟まずに、千鳥配置でビットラインコンタクト用のコンタクトホールのパターニングを行ってビットラインコンタクトを形成した場合を示している。絶縁膜２６２を間に挟まずに、千鳥配置でコンタクトホールのパターニングを行う場合、実際背合わせの距離を近づけすぎると背合わせ距離のバラツキや、コンタクトホール間の重なりが発生してリソマージンの低下が起こる。そのため、図９（ａ）に示すように、隣り合うビットラインコンタクト４４，４６間距離Ｄ（背合わせ距離）を大きくしなければならない。例えば、かかる問題を回避する為６０ｎｍ程度の背合わせ距離が必要となってくる。また、ビットラインコンタクト４４，４６間距離Ｄを小さくするためホール径を小さくすると未開口のホールが形成されコンタクトができなくなってしまう場合もある。その結果、セレクトゲート線間距離Ｌ１が大きくなってしまう。
【００４０】
これに対して、第１の実施形態では、図９（ｂ）に示すように、セレクトゲート線２０，２２間の所定位置に配置された絶縁膜２６２を間に挟んで、その両側にそれぞれ絶縁膜２６２と一部が重なるようにコンタクトホールのパターニングを行うことで、開口されない絶縁膜２６２がホールの分離膜として機能し、コンタクトホール同士を限りなく近づけても隣り合うコンタクトホール同士の重なりを防止できる。各コンタクトホールが絶縁膜２６２の両側にはみ出すようにパターニングされなければよい。これにより、ビットラインコンタクト４０，４２間距離を小さくできる。よって、最終的に形成されるビットラインコンタクト４０，４２間距離は絶縁膜２６２の幅まで小さくできる。例えば、１０ｎｍ程度にすることができる。また、絶縁膜２６２によって、コンタクトホールパターンの開口面積の一部が塞がれるため、実際に形成されるホール径を小さくすることもできる。その結果、セレクトゲート線２０，２２間距離Ｌ２を小さくできる。すなわち、セレクトゲート間幅を狭くできる。
なお、ここでは、絶縁膜２６２の両側でビットラインコンタクト４０，４２ともに絶縁膜２６２と接触する場合を示したが、例えばコンタクトホールのパターニングの際の合わせずれなどにより、ビットラインコンタクト４０，４２の少なくとも一方が絶縁膜２６２とは離隔して形成されてもよい。すなわち、セレクトゲート線２０，２２間において絶縁膜を通して形成されるビットラインコンタクト４０，４２は、絶縁膜２６２の両側にはみ出すことなく絶縁膜２６２に対してそれぞれセレクトゲート線２０，２２側にセレクトゲート線２０，２２と接触しないように位置させればよく、絶縁膜２６２とは接触してもしなくてもよい。
【００４１】
以上のように、第１の実施形態によれば、ゲート間のコンタクト配置においてゲート間距離をより小さく形成できる。よって、チップサイズの縮小化ができる。その結果、解像限界以下のパターンのビットラインコンタクトが望まれる場合でもホール径やホール間の距離を広げることなく、パターンを形成することが可能である。
【００４２】
（第２の実施形態）
第１の実施形態では、コンフォーマルに絶縁膜２６０を形成することで、セレクトゲート線２０，２２間にスペース１５１を形成したが、スペースの形成の手法はこれに限るものではない。
【００４３】
図１０は、第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャートである。図１０において、第２の実施形態における半導体装置の製造方法では、コンフォーマル絶縁膜Ａ形成工程（Ｓ１０６）の代わりに、絶縁膜Ａ形成工程（Ｓ１０８）と開口部形成工程（Ｓ１１０）とを追加した点以外は、図１と同様である。また、以下、特に説明する点以外の内容は、第１の実施形態と同様である。
【００４４】
素子分離工程を含むゲート形成工程（Ｓ１０２）からイオン注入工程（Ｓ１０４）までは、第１の実施形態と同様である。
【００４５】
図１１には、第２の実施形態における半導体装置の製造方法の工程断面図が示されている。図１１では、図１０の絶縁膜Ａ形成工程（Ｓ１０８）から絶縁膜Ｂ形成工程（Ｓ１１２）までを示している。
【００４６】
図１１（ａ）において、絶縁膜Ａ形成工程（Ｓ１０８）として、トンネル絶縁膜を含む半導体基板２０２上に、ゲートを含む各ワード線１０とセレクトゲートを含むセレクトゲート線２０，２２とを覆うように、絶縁膜２６０（第１の絶縁膜）を形成する。例えば、化学気相成長（ＣＶＤ）法で形成すればよい。ここでは、セレクトゲート線２０とセレクトゲート線２２との間が埋め込まれるように絶縁膜２６０を形成する。絶縁膜２６０としては、例えば、ＳｉＯ２膜が好適である。
【００４７】
図１１（ｂ）において、開口部形成工程（Ｓ１１０）として、図示しないリソグラフィ法とエッチング法により、セレクトゲート線２０，２２間の位置で絶縁膜２６０に溝状のスペース１６１（溝、或いは開口部の一例）を形成する。ここでは、セレクトゲート線２０，２２の延びる方向（長手方向）と並行する溝を開口する。ここでは、絶縁膜２６０を貫通しているが、貫通させずに途中までに留めておいても構わない。スペース１６１の幅としては、例えば、１０ｎｍ〜１００ｎｍが好適である。
【００４８】
図１１（ｃ）において、絶縁膜Ｂ形成工程（Ｓ１１２）として、絶縁膜２６０のスペース１６１を埋め込むように、絶縁膜２６０上に絶縁膜２６２（第２の絶縁膜）を形成する。
【００４９】
図１２には、第２の実施形態における半導体装置の製造方法の工程断面図が示されている。図１２では、図１０の研磨工程（Ｓ１１４）から研磨工程（Ｓ１２６）までを示している。
【００５０】
そして、第１の実施形態と同様、図１２（ａ）に示すように、研磨工程（Ｓ１１４）として絶縁膜２６０が露出するまで絶縁膜２６２を研磨除去し、以下、第１の実施形態と同様の各工程を行って、図１２（ｂ）に示すように、千鳥配置されたビットラインコンタクト４０（第１のコンタクト）とビットラインコンタクト４２（第２のコンタクト）が形成される。
【００５１】
以上のように、第２の実施形態のように、エッチングにより絶縁膜２６２を埋め込むためのスペース１６１を形成しても、第１の実施形態と同様の効果を発揮できる。また、リソグラフィ法とエッチング法を用いることで、スペース１６１の幅を調整し易くできる。
【００５２】
（第３の実施形態）
上述した実施形態では、ビットライン方向に対して２か所の配置位置をアクティブエリア毎に順に交互に配置する２段の千鳥配置でコンタクトホールを形成したが、これに限るものではない。ビットライン方向に対してｎか所（ｎ＞２）の配置位置をアクティブエリア毎に順にずらしながら配置することを繰り返してコンタクトホールを形成してもよい。第３の実施形態における半導体装置の製造方法は、以下の点を除いて上述した第２の実施形態と同様である。
【００５３】
図１３は、第３の実施形態における半導体装置の製造方法の一工程断面を示す図１２（ａ）相当図である。図１３において、セレクトゲート線２０，２２間には、絶縁膜２６２がセレクトゲート線２０，２２の延びる方向（長手方向）に並行して複数箇所に配置される。これを実現するために、開口部形成工程（Ｓ１１０）において、セレクトゲート線２０，２２間の絶縁膜２６０にスペース１６１を形成する際に、複数のスペースを形成する。そして、絶縁膜Ｂ形成工程（Ｓ１１２）において、絶縁膜２６０の各スペース１６１を埋め込むように、絶縁膜２６０上に絶縁膜２６２を形成する。
【００５４】
図１４は、第３の実施形態におけるビットラインコンタクトが形成された半導体装置の一例を示す上面図である。図１４では、一例として、３段の配置位置をアクティブエリア毎に順にずらしながら配置することを繰り返す複数のコンタクトホールを開口して、ビットラインコンタクト４０，４２，４４を形成した例を示している。ｎか所（ｎ＞２）の配置位置にずらす場合には、配置位置数よりも１つ少ない数の分離膜を形成すればよく、ここでは、分離膜として、絶縁膜２６２ａ，２６２ｂを形成している。
【００５５】
以上のように、ビットライン方向に対してｎか所（ｎ＞２）の配置位置をアクティブエリア毎に順にずらしながら配置することを繰り返して複数のコンタクトホールを形成する場合でも、第３の実施形態によれば、ゲート間のコンタクト配置においてコンタクト間距離を小さくでき、その結果、ゲート間距離をより小さく形成できる。よって、チップサイズの縮小化ができる。
【００５６】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００５７】
また、各膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００５８】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置および半導体装置の製造方法は、本発明の範囲に包含される。
【００５９】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【００６０】
２０，２２  セレクトゲート線、２１，２３  セレクトゲート、４０，４２，４４  ビットラインコンタクト、１５１，１６１  スペース、１５３，１５５  コンタクトホール、２６０，２６２  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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