(57)【要約】【課題】任意の電源特性をエミュレートするために必要な補償電流の波形を計算する。【解決手段】電源装置は、メイン電源および補償回路を含む。補償電流波形算出部１００は、補償回路１２が生成すべき補償電流の波形を算出する。負荷モデリング部１６０は、回路シミュレータ上で、負荷をモデリングしたコンポーネントである負荷コンポーネントを取得する。メイン電源モデリング部１６２は、回路シミュレータ上で、メイン電源をモデリングしたコンポーネントであるメイン電源コンポーネントを取得する。レイアウト部１６４は、回路シミュレータ上において、負荷コンポーネントの電源端子に、メイン電源コンポーネントの出力端子および理想電源コンポーネントの出力端子を接続する。補償電流取得部１６６は、理想電源コンポーネントの出力電流の波形を、電源電圧を任意の目標波形に制御するときに補償回路が生成すべき補償電流の波形として取得する。【選択図】図３
2013196324.tif 000002
【特許請求の範囲】
【請求項１】
所定のインピーダンス変動が生ずる負荷に電源電圧を供給し、前記電源電圧を任意の目標波形に制御する電源装置であって、
その出力端子が電源ラインを介して前記負荷の電源端子に接続されており、前記電源端子の電源電圧に応じた検出値が所定の目標値に近づくように、前記出力端子から出力する出力電圧をフィードバック制御するメイン電源と、
前記電源電圧を任意の目標波形に制御するときに、（i）補償電流を前記メイン電源とは別経路から前記電源端子に注入し、および／または、（ii）前記メイン電源から前記負荷へ流れる電源電流から、補償電流を前記負荷とは別経路に引きこむように構成された補償回路と、
前記補償回路が生成すべき前記補償電流の波形を算出する補償電流波形算出部と、
を備え、
前記補償電流波形算出部は、
回路シミュレータ上で、前記負荷をモデリングしたコンポーネントである負荷コンポーネントを取得する負荷モデリング部と、
回路シミュレータ上で、前記メイン電源をモデリングしたコンポーネントであるメイン電源コンポーネントを取得するメイン電源モデリング部と、
回路シミュレータ上において、前記負荷コンポーネントの電源端子に、前記メイン電源コンポーネントの出力端子および理想電源のコンポーネントである理想電源コンポーネントの出力端子を接続するレイアウト部と、
前記負荷コンポーネントに所定のインピーダンス変動が生じ、かつ前記理想電源コンポーネントの出力電圧を前記電源電圧の目標波形にしたがって変動させたときの、前記理想電源コンポーネントの出力電流の波形を、前記補償電流の波形として取得する補償電流取得部と、
を備えることを特徴とする電源装置。
【請求項２】
負荷である被試験デバイスに電源電圧を供給する請求項１に記載の電源装置を備えることを特徴とする試験装置。
【請求項３】
電源装置によって、所定のインピーダンス変動が生ずる負荷に電源電圧を供給し、前記電源電圧を任意の目標波形に制御する方法であって、
前記電源装置は、
その出力端子が電源ラインを介して前記負荷の電源端子に接続されており、前記電源端子の電源電圧に応じた検出値が所定の目標値に近づくように、前記出力端子から出力する出力電圧をフィードバック制御するメイン電源と、
前記電源電圧を任意の目標波形に制御するときに、（i）補償電流を前記メイン電源とは別経路から前記電源端子に注入し、および／または、（ii）前記メイン電源から前記負荷へ流れる電源電流から、補償電流を前記負荷とは別経路に引きこむように構成された補償回路と、
を備え、
前記方法は、
回路シミュレータ上で、前記負荷をモデリングしたコンポーネントである負荷コンポーネントを取得するステップと、
回路シミュレータ上で、前記メイン電源をモデリングしたコンポーネントであるメイン電源コンポーネントを取得するステップと、
回路シミュレータ上において、前記負荷コンポーネントの電源端子に、前記メイン電源コンポーネントの出力端子および理想電源のコンポーネントである理想電源コンポーネントの出力端子を接続した状態で、前記負荷コンポーネントに所定のインピーダンス変動が生じ、かつ前記理想電源コンポーネントの出力電圧を前記電源電圧の目標波形にしたがって変動させたときの、前記理想電源コンポーネントの出力電流の波形を、前記補償電流の波形として取得するステップと、
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。
【０００３】
ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
【０００４】
電源電圧の変動は、ＤＵＴの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。
【０００５】
特許文献２に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。補償回路は、スイッチ素子のオン状態において、メイン電源とは別の経路から被試験デバイスの電源端子にパルス状の補償電流を注入（ソース）し、および／または、パルス状の補償電流を被試験デバイスとは別の経路に引き込む（シンク）よう構成される。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、補償回路のスイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチ素子を制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０５８１３号公報
【特許文献２】国際公開第１０／０２９７０９Ａ１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２に記載の技術では、スイッチ素子に対する制御パターンを適切に定義し、補償電流の波形を制御することにより、電源電圧を所望の波形とすることが可能である。
【０００８】
本発明は係る状況においてなされたものであり、任意の電源特性をエミュレートするために必要な補償電流の波形を計算する技術の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、所定のインピーダンス変動が生ずる負荷に電源電圧を供給し、電源電圧を任意の目標波形に制御する電源装置に関する。電源装置は、メイン電源、補償回路および補償電流波形算出部を備える。メイン電源は、その出力端子が電源ラインを介して負荷の電源端子に接続されており、電源端子の電源電圧に応じた検出値が所定の目標値に近づくように、出力端子から出力する出力電圧をフィードバック制御する。補償回路は、電源電圧を任意の目標波形に制御するときに、（i）補償電流をメイン電源とは別経路から電源端子に注入し、および／または、（ii）メイン電源から負荷へ流れる電源電流から、補償電流を負荷とは別経路に引きこむように構成される。
補償電流波形算出部は、負荷モデリング部、メイン電源モデリング部、理想電源コンポーネント、レイアウト部、補償電流取得部を備える。負荷モデリング部は、回路シミュレータ上で、負荷をモデリングしたコンポーネントである負荷コンポーネントを取得する。メイン電源モデリング部は、回路シミュレータ上で、メイン電源をモデリングしたコンポーネントであるメイン電源コンポーネントを取得する。レイアウト部は、回路シミュレータ上において、負荷コンポーネントの電源端子に、メイン電源コンポーネントの出力端子および理想電源のコンポーネントである理想電源コンポーネントの出力端子を接続する。補償電流取得部は、負荷コンポーネントに所定のインピーダンス変動が生じ、かつ理想電源コンポーネントの出力電圧を電源電圧の目標波形にしたがって変動させたときの、理想電源コンポーネントの出力電流の波形を、補償電流の波形として取得する。
【００１０】
回路シミュレータには、出力インピーダンスがゼロであり、かつ無限大の応答速度を有する、すなわち遅延ゼロの理想電源のコンポーネントが用意される。また負荷およびメイン電源それぞれは、回路図およびそれを構成する素子のモデル、および／またはそれらの特性の実測値にもとづいてモデリングすることが可能である。この態様によれば、回路シミュレータ上で得られた理想電源コンポーネントの出力電流を、実回路において、補償回路によって生成することにより、電源電圧波形を目標波形に近づけることができる。
【００１１】
本発明の別の態様は試験装置に関する。試験装置は、負荷である被試験デバイスに電源電圧を供給する上述の電源装置を備える。
【００１２】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明のある態様によれば、任意の電源特性をエミュレートするために必要な補償電流の波形を計算できる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態に係る試験装置の構成を示す回路図である。
【図２】負荷電流ｉＤＵＴ、電源電流ｉＤＤ、補償電流ｉＣＭＰおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。
【図３】補償電流ＩＣＭＰ（ｔ）を計算する補償電流波形算出部の構成を示すブロック図である。
【図４】レイアウト部によって生成される回路図である。
【図５】図１の電源装置において、ＤＵＴに対してメイン電源から電源電圧ＶＤＤを供給したときの波形図である。
【図６】補償電流波形算出部が補償電流ｉＣＭＰ（ｔ）の計算するときの波形図である。
【図７】図１の電源装置による任意の電源電圧波形のエミュレート時の波形図である。
【発明を実施するための形態】
【００１５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１６】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１７】
図１は、実施の形態に係る試験装置２の構成を示す回路図である。図１には、試験装置２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。
【００１８】
ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧ＶＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）ＳＴＥＳＴを受け、あるいは試験信号ＳＴＥＳＴに応じたデータを試験装置２に対して出力する。図１には、試験装置２の構成のうち、ＤＵＴ１に対して試験信号を与える構成が示されており、ＤＵＴ１からの信号を評価するための構成は省略されている。
【００１９】
試験装置２は、電源装置８、パターン発生器ＰＧ、複数のタイミング発生器ＴＧおよび波形整形器ＦＣ、複数のドライバＤＲを備える。
【００２０】
試験装置２は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。図１では、ｎ＝６の場合が示されるが、実際の試験装置２のチャンネル数は、数百〜数千のオーダーである。
【００２１】
電源装置８は、メイン電源１０、補償回路１２およびパターン発生器ＰＧの一部、ドライバＤＲ５，６、インタフェース回路４５，６を含んでもよい。
【００２２】
メイン電源１０は、その出力端子が電源ラインを介して負荷であるＤＵＴ１の電源端子Ｐ１に接続されており、電源端子Ｐ１の電源電圧ＶＤＤに応じた検出値が目標値に近づくように、出力端子から出力する出力電圧ＶＯＵＴをフィードバック制御する。たとえばメイン電源１０は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子Ｐ１に供給される電源電圧ＶＤＤを、目標値ＶＲＥＦと一致するようにフィードバック制御する。キャパシタＣｓは、電源電圧ＶＤＤを平滑化するために設けられる。メイン電源１０は、ＤＵＴ１に対する電源電圧の他、試験装置２内部のその他のブロックに対する電源電圧も生成する。メイン電源１０からＤＵＴ１の電源端子Ｐ１への出力電流を、電源電流ｉＤＤと称する。
【００２３】
メイン電源１０は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりＤＵＴ１の負荷電流ｉＤＵＴの急峻な変化に追従できない場合がある。たとえば負荷電流ｉＤＵＴがステップ状に変化するとき、電源電圧ＶＤＤはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧ＶＤＤの変動は、ＤＵＴ１の正確な試験を妨げる。なぜならＤＵＴ１にエラーが検出されたとき、それがＤＵＴ１の製造不良によるものなのか、電源電圧ＶＤＤの変動によるものなのかを区別することができないからである。
【００２４】
補償回路１２は、メイン電源１０の応答速度を補うために設けられる。ＤＵＴ１の設計者は、ある既知の試験信号ＳＴＥＳＴ（テストパターンＳＰＴＮ）が供給された状態において、ＤＵＴ１の内部回路の動作率などの時間推移を推定可能であるから、ＤＵＴ１の負荷電流ｉＤＵＴの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。
【００２５】
一方、メイン電源１０の応答速度（利得、フィードバック帯域）が既知であれば、予測される負荷電流ｉＤＵＴに応答してメイン電源１０が生成する電源電流ｉＤＤ、あるいは電源電圧ＶＤＤもまた予測することができる。そうすると、予測される負荷電流ｉＤＵＴとエミュレート対象の電源から供給される電源電流ｉＤＤの差分を、補償回路１２によって補うことにより、任意の電源電圧波形をエミュレートできる。
【００２６】
なお電源電圧ＶＤＤと電源電流ｉＤＤの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源１０ならびにメイン電源１０から電源端子Ｐ１までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。
【００２７】
補償回路１２は、ソース電流源１２ｂ、シンク電流源１２ｃを備える。ソース電流源１２ｂ、シンク電流源１２ｃはそれぞれ、たとえばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を利用したスイッチを含み、それぞれが制御信号ＳＣＮＴ１、ＳＣＮＴ２に応じて制御される。
【００２８】
ソース電流源１２ｂが制御信号ＳＣＮＴ１に応じてオンすると、補償パルス電流（ソースパルス電流ともいう）ＩＳＲＣが生成される。補償回路１２は、ソースパルス電流ＩＳＲＣをメイン電源１０とは別経路から電源端子Ｐ１に注入する。シンク電流源１２ｃは、別の固定電圧端子（たとえば接地端子）とＤＵＴ１の電源端子Ｐ１の間に設けられる。シンク電流源１２ｃが制御信号ＳＣＮＴ２に応じてオンすると、補償パルス電流ＩＳＩＮＫ（シンクパルス電流ともいう）が生成される。補償回路１２は、電源端子Ｐ１に流れ込む電源電流ｉＤＤから、シンクパルス電流ＩＳＩＮＫを、ＤＵＴ１とは別経路に引きこむ。
【００２９】
ＤＵＴ１の電源端子Ｐ１に流れ込む負荷電流ｉＤＵＴ、メイン電源１０が出力する電源電流ｉＤＤ、および補償回路１２が出力する補償電流ｉＣＭＰの間には、電流保存則から以下の式が成り立つ。
ｉＤＵＴ＝ｉＤＤ＋ｉＣＭＰ
ｉＣＭＰ＝ＩＳＲＣ−ＩＳＩＮＫ
つまり、補償電流ｉＣＭＰの正の成分が、ソースパルス電流ＩＳＲＣとしてソース電流源１２ｂから供給され、補償電流ｉＣＭＰの負の成分が、シンクパルス電流ＩＳＩＮＫとしてシンク電流源１２ｃから供給される。
【００３０】
ドライバＤＲ１〜ＤＲ６のうち、ドライバＤＲ６は、ソース電流源１２ｂに割り当てられ、ドライバＤＲ５はシンク電流源１２ｃに割り当てられる。別の少なくともひとつのドライバＤＲ１〜ＤＲ４は、それぞれ、ＤＵＴ１の少なくともひとつのＩ／Ｏ端子Ｐ３に割り当てられる。
【００３１】
波形整形器ＦＣおよびタイミング発生器ＴＧをインタフェース回路４と総称する。複数の４１〜４６は、チャンネルＣＨ１〜ＣＨ６ごと、言い換えればドライバＤＲ１〜ＤＲ６ごとに設けられる。ｉ番目（１≦ｉ≦６）のインタフェース回路４ｉは、入力されたパターン信号ＳＰＴＮｉをドライバＤＲに適した信号形式に整形し、対応するドライバＤＲｉへと出力する。
【００３２】
パターン発生器ＰＧは、テストプログラムにもとづき、インタフェース回路４１〜４６に対するパターン信号ＳＰＴＮを生成する。具体的にパターン発生器ＰＧは、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられたドライバＤＲ１〜ＤＲ４に対しては、各ドライバＤＲｉが生成すべき試験信号ＳＴＥＳＴを記述するテストパターンＳＰＴＮｉを、そのドライバＤＲｉに対応するインタフェース回路４ｉに対して出力する。テストパターンＳＰＴＮｉは、試験信号ＳＴＥＳＴの各サイクル（ユニットインターバル）におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。
【００３３】
またパターン発生器ＰＧは、必要な補償電流ｉＣＭＰに応じて定められた補償用の制御パターンＳＰＴＮ＿ＣＭＰを生成する。制御パターンＳＰＴＮ＿ＣＭＰは、ソース電流源１２ｂに割り当てられたドライバＤＲ６が生成すべき制御信号ＳＣＮＴ１を記述する制御パターンＳＰＴＮ＿ＣＭＰ１と、シンク電流源１２ｃに割り当てられたドライバＤＲ５が生成すべき制御信号ＳＣＮＴ２を記述する制御パターンＳＰＴＮ＿ＣＭＰ２を含む。制御パターンＳＰＴＮ＿ＣＭＰ１、ＳＰＴＮ＿ＣＭＰ２はそれぞれ、各サイクルにおけるソース電流源１２ｂ、シンク電流源１２ｃのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。
【００３４】
パターン発生器ＰＧは、テストパターンＳＰＴＮ１〜ＳＰＴＮ４にもとづいて、つまりＤＵＴ１の負荷電流の変動に応じて、それを補償しうる制御パターンＳＰＴＮ＿ＣＭＰ１、ＳＰＴＮ＿ＣＭＰ２を生成し、対応するインタフェース回路４６、４５に出力する。
【００３５】
上述のように、テストパターンＳＰＴＮ１〜ＳＰＴＮ４が既知であれば、ＤＵＴ１の負荷電流ｉＤＵＴの時間波形が予測でき、電源電圧ＶＤＤを一定に保つために発生すべき補償電流ｉＣＭＰ、すなわちＩＳＲＣ、ＩＳＩＮＫの時間波形を計算することができる。
予測される負荷電流ｉＤＵＴが電源電流ｉＤＤより大きい場合、補償回路１２はソース補償電流ＩＳＲＣを発生して不足する電流を補う。ソース補償電流ＩＳＲＣに必要な電流波形は予測可能であるから、それが適切に得られるようにソース電流源１２ｂを制御する。たとえばソース電流源１２ｂを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
【００３６】
図２は、負荷電流ｉＤＵＴ、電源電流ｉＤＤ、補償電流ｉＣＭＰおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。ある試験信号ＳＴＥＳＴが供給されたＤＵＴ１の負荷電流ｉＤＵＴがステップ状に増加したとする。これに応答して、メイン電源１０から電源電流ｉＤＤが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、ＤＵＴ１に供給すべき電流が不足する。その結果、補償電流ＩＳＲＣを供給しなければ、電源電圧ＶＤＤは破線で示すように低下する。
【００３７】
補償回路１２は、負荷電流ｉＤＵＴと電源電流ｉＤＤの差分に対応するソース補償電流ｉＣＭＰを生成する。ソース補償電流ｉＣＭＰは、制御信号ＳＣＮＴ１に応じて生成されるソースパルス電流ＩＳＲＣで与えられる。ソース補償電流ｉＣＭＰは、負荷電流ｉＤＵＴの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばＰＷＭ（パルス幅変調）を用いてソース電流源１２ｂのオン時間（デューティ比）を、時間とともに低下させることにより、必要なソース補償電流ｉＣＭＰを生成できる。
【００３８】
試験装置２のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号ＳＣＮＴ１の周期は、ＤＵＴ１に供給されるデータの周期（ユニットインターバル）、もしくはその整数倍、あるいは整数分の１に相当する。たとえばユニットインターバルが４ｎｓのシステムにおいて、制御信号ＳＣＮＴ１の周期が４ｎｓであれば、制御信号ＳＣＮＴ１に含まれる各パルスのオン期間ＴＯＮが、０〜４ｎｓの間で調節されうる。メイン電源１０の応答速度は数百ｎｓ〜数μｓのオーダーであるため、補償電流ｉＣＭＰの波形は、制御信号ＳＣＮＴ１に含まれる数百個のパルスによって制御できる。ソース補償電流ＩＳＲＣの波形から、それを生成するために必要な制御信号ＳＣＮＴ１を導出する方法については後述する。
【００３９】
反対に負荷電流ｉＤＵＴが電源電流ｉＤＤより小さい場合、補償回路１２はシンク補償電流ｉＣＭＰが得られるように、シンクパルス電流ＩＳＩＮＫを発生して、過剰な電流を引き抜く。
【００４０】
補償回路１２を設けることにより、メイン電源１０の応答速度の不足を補い、図２に実線で示すように、電源電圧ＶＤＤを一定に保つことができる。あるいは、以下で説明するように、任意の電源特性をエミュレートし、任意の電源電圧波形を得ることができる。
【００４１】
以上が試験装置２の基本的な構成である。続いて、任意の電源特性のエミュレートについて説明する。以下では、エミュレート対象である任意の特性を有する仮想的な電源を、ターゲット電源と称する。
【００４２】
以下では、任意の電源特性をエミュレートするために必要とされる補償電流ｉＣＭＰの波形を導出する技術を説明する。
【００４３】
図３は、補償電流ＩＣＭＰ（ｔ）を計算する補償電流波形算出部１００の構成を示すブロック図である。補償電流波形算出部１００は、図１のパターン発生器ＰＧの一部として構成される。なお、補償電流波形算出部１００は、パーソナルコンピュータやワークステーションなどの電子計算機で構成してもよい。この場合、補償電流波形算出部１００である電子計算機は、エミュレーション動作時に、補償電流ｉＣＭＰ（ｔ）を計算する処理の一部をリアルタイムで行ってもよい。あるいは、エミュレーション動作に先立ち、あらかじめ補償電流ｉＣＭＰ（ｔ）を計算しておき、補償電流ｉＣＭＰ（ｔ）の波形を示すデータあるいは制御パターンＳＰＴＮ＿ＣＭＰを、パターン発生器ＰＧに設けられたパターンメモリに格納しておいてもよい。
【００４４】
パターン発生器ＰＧは、補償電流波形算出部１００と、パルス変調器１１０を備える。補償電流波形算出部１００は、補償電流ｉＣＭＰ（ｔ）を計算する。パルス変調器１１０は、補償回路１２が生成すべき補償電流ｉＣＭＰ（ｔ）を記述するデータを受け、それをパルス変調することにより、制御パターンＳＰＴＮ＿ＣＭＰ１，２を生成する。ここで、パルス変調は、パルス振幅変調、パルス幅変調、パルス密度変調、その他のパルス変調、およびそれらの組み合わせを含んでもよい。
【００４５】
補償電流波形算出部１００は、負荷モデリング部１６０、メイン電源モデリング部１６２、レイアウト部１６４、補償電流取得部１６６を備える。
負荷モデリング部１６０は、回路シミュレータ上で、負荷であるＤＵＴ１をモデリングしたコンポーネントである負荷コンポーネント１７０を取得する。ＤＵＴ１の設計者は、ＤＵＴ１の内部構成を知っているため、その回路図およびそれを構成する素子のモデル、および／または実際のそれらの特性の実測値にもとづいて、ＤＵＴ１を正確にモデリングすることが可能である。本明細書における「コンポーネントを取得」とは、回路シミュレーションにより生成すること、実際のデバイスを実測すること、それらの組み合わせを含む。
【００４６】
メイン電源モデリング部１６２は、回路シミュレータ上で、メイン電源１０をモデリングしたコンポーネントであるメイン電源コンポーネント１７２を取得する。試験装置２の設計者は、メイン電源１０の内部構成を知っているため、その回路図およびそれを構成する素子のモデル、および／または実際のそれらの特性の実測値にもとづいて、メイン電源１０を正確にモデリングすることが可能である。
【００４７】
レイアウト部１６４は、回路シミュレータ上において、負荷コンポーネント１７０の電源端子に、メイン電源コンポーネント１７２の出力端子および理想電源（理想電圧源）のコンポーネントである理想電源コンポーネント１７４の出力端子を接続する。図４は、レイアウト部１６４によって生成される回路図である。
【００４８】
図４の回路において、メイン電源コンポーネント１７２は、電源電圧ＶＤＤが目標値ＶＲＥＦと一致するようにフィードバック制御を行う。
補償電流取得部１６６は、図４の回路において、負荷コンポーネント１７０に所定のインピーダンス変動を発生させ、かつ理想電源コンポーネント１７４の出力電圧を電源電圧ＶＤＤの目標波形ｖＴ（ｔ）にしたがって変動させる。補償電流取得部１６６は、このときに理想電源コンポーネント１７４の出力から負荷コンポーネント１７０の電源端子Ｐ１に流れる出力電流ｉＯＵＴ（ｔ）を、補償回路１２が生成すべき補償電流ｉＣＭＰ（ｔ）の波形として取得する。
【００４９】
以上が補償電流波形算出部１００の構成である。続いて、実施の形態に係る電源装置８の動作を説明する。
【００５０】
図５は、図１の電源装置８において、ＤＵＴ１に対してメイン電源１０から電源電圧ＶＤＤを供給したときの波形図である。補償回路１２は停止しており、補償電流ｉＣＭＰ（ｔ）はゼロである。ＤＵＴ１のインピーダンスｚＤＵＴ（ｔ）は、時刻ｔ１以前に初期値をとり、時刻ｔ１に低下し、ｔ２に増大するものとする。インピーダンス変動にともない、負荷電流ｉＤＵＴ（ｔ）も変化する。
【００５１】
時刻ｔ１以前の初期状態においては、電源電圧ＶＤＤは目標値ＶＲＥＦ（＝１Ｖ）に安定化されている。メイン電源１０は、その応答遅れによって時刻ｔ１、ｔ２のインピーダンス変動に追従できず、電源電圧ＶＤＤは実線（i）ｖＡ（ｔ）で示すように目標値ＶＲＥＦから逸脱し、変動する。実施の形態に係る電源装置８は、このような系において、電源電圧ＶＤＤを破線（ii）で示すような任意の目標波形ｖＴ（ｔ）と一致させる。補償電流波形算出部１００は、そのために必要な補償電流ｉＣＭＰ（ｔ）を計算する。
【００５２】
図６は、補償電流波形算出部１００が補償電流ｉＣＭＰ（ｔ）の計算するときの波形図である。図４の回路図において、負荷コンポーネント１７０のインピーダンスは、図５と同様に変動する。このときメイン電源コンポーネント１７２も動作しており、電源電圧ＶＤＤを目標値ＶＲＥＦに近づけるように動作している。この状態で、理想電源コンポーネント１７４の出力電圧を目標電圧ｖＴ（ｔ）にしたがって変化させる。メイン電源コンポーネント１７２の出力インピーダンスよりも、理想電源コンポーネント１７４の出力インピーダンスの方が低いため、電源電圧ＶＤＤは、波形ｖＡ（ｔ）ではなく、目標波形ｖＴ（ｔ）にしたがって変動する。このとき、理想電源コンポーネント１７４からは出力電流ｉＯＵＴ（ｔ）が出力される。補償電流波形算出部１００の補償電流取得部１６６は、理想電源コンポーネント１７４の出力電流ｉＯＵＴ（ｔ）を、補償電流ｉＣＭＰ（ｔ）として取得する。
【００５３】
このように、実施の形態に係る補償電流波形算出部１００によれば、補償回路１２が生成すべき補償電流ｉＣＭＰ（ｔ）を計算することが可能となる。
【００５４】
図７は、図１の電源装置８による任意の電源電圧波形のエミュレート時の波形図である。補償回路１２から補償電流ｉＣＭＰ（ｔ）を供給しない場合に、ＤＵＴ１のインピーダンスが変動したときの電源電圧ＶＤＤの波形（i）ｖＡ（ｔ）は、図５の（i）と同様である。
【００５５】
電源波形のエミュレーション時に、補償回路１２は、補償電流波形算出部１００により取得された出力電流ｉＯＵＴ（ｔ）に応じた補償電流ｉＣＭＰ（ｔ）を生成する。このとき電源電圧ＶＤＤは、（i）ｖＡ（ｔ）ではなく、（iii）ｖＥ（ｔ）に示すように変動する。（iii）で示す電源電圧波形ｖＥ（ｔ）は、（ii）の目標波形ｖＴ（ｔ）とほぼ一致する。
このように、補償電流波形算出部１００によって計算された補償電流ｉＣＭＰ（ｔ）を生成することにより、任意の電源波形ｖＴ（ｔ）をエミュレートできる。
【００５６】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【００５７】
（変形例１）
実施の形態では、補償回路１２がソース電流源１２ｂとシンク電流源１２ｃを含む場合を説明したが本発明はそれには限定されず、いずれか一方のみの構成としてもよい。ソース電流源１２ｂのみ設ける場合、ソース電流源１２ｂに定常的な電流ＩＤＣを発生させる。そして、電源電流ｉＤＤが負荷電流ｉＤＵＴに対して不足するときは、ソース電流源１２ｂが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に増加させる。反対に、電源電流ｉＤＤが負荷電流ｉＤＵＴに対して過剰なときは、ソース電流源１２ｂが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に減少させる。
シンク電流源１２ｃのみ設ける場合、シンク電流源１２ｃに定常的な電流ＩＤＣを発生させる。そして、電源電流ｉＤＤが負荷電流ｉＤＵＴに対して不足するときは、シンク電流源１２ｃが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に減少させる。反対に、電源電流ｉＤＤが負荷電流ｉＤＵＴに対して過剰なときは、シンク電流源１２ｃが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に増加させる。
これにより、試験装置全体の消費電流は、定常的な電流ＩＤＣ分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ＩＳＲＣ、ＩＳＩＮＫを発生させることができる。
【００５８】
（変形例２）
実施の形態では、メイン電源１０、補償回路１２および補償電流波形算出部１００を含む電源装置８を、試験装置に利用する場合を説明したが、本発明はそれには限定されず、任意の装置に用いることができる。たとえばＤＵＴ１の実使用状態において使用される電源装置に、実施の形態に係る電源装置８を利用してもよい。
【００５９】
（変形例３）
実施の形態では、補償回路１２が、補償電流ｉＣＭＰをパルス電流として生成する場合を説明したが、補償電流ｉＣＭＰは連続的な電流であってもよい。
【符号の説明】
【００６０】
１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、４…インタフェース回路、ＤＲ…ドライバ、８…電源装置、１０…メイン電源、１２…補償回路、２０…電圧測定部、２２…制御パターン生成部、１２ａ…補助電源、１２ｂ…ソーススイッチ、１２ｃ…シンクスイッチ、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子、１００…補償電流波形算出部、１１０…パルス変調器、１６０…負荷モデリング部、１６２…メイン電源モデリング部、１６４…レイアウト部、１６６…補償電流取得部、１７０…負荷コンポーネント、１７２…メイン電源コンポーネント、１７４…理想電源コンポーネント。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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