(57)【要約】      （修正有）【課題】ＴＳＶ接続用ＳｎＡｇ半田の庇解消時のリフローによるＳｎＡｇ半田内へのＣｕ拡散を防止しつつ、半導体チップを積層（接続）する際はＳｎＡｇ半田内へのＣｕ拡散により融点上昇を図ることができる、ＴＳＶ接続用ＳｎＡｇ半田バンプを有する半導体チップ及びその製造方法を提供する。【解決手段】シリコン貫通ビア（ＴＳＶ）技術による接続のための半田バンプ１６を有する半導体チップ１０であって、半田バンプ１６は、半導体チップ１０表面のＴＳＶ上の銅バンプ１３の上に形成され、錫、銀及び亜鉛を含む合金層で構成される。【選択図】図１
2013187423.tif 000002
【特許請求の範囲】
【請求項１】
シリコン貫通ビア（ＴＳＶ）技術による接続のための半田バンプを有する半導体チップであって、
該半田バンプは、半導体チップ表面のＴＳＶ上の銅バンプの上に形成され、錫、銀及び亜鉛を含む合金層で構成されることを特徴とする、半導体チップ。
【請求項２】
前記錫、銀及び亜鉛を含む合金層の亜鉛の含有率が、１〜５重量％であることを特徴とする、請求項１に記載の半導体チップ。
【請求項３】
前記錫、銀及び亜鉛を含む合金層が、さらにビスマスを含む合金層であることを特徴とする、請求項１又は２に記載の半導体チップ。
【請求項４】
前記錫、銀及び亜鉛を含む合金層が、さらに銅を含む合金層であることを特徴とする、請求項１〜３のいずれか一に記載の半導体チップ。
【請求項５】
シリコン貫通ビア（ＴＳＶ）技術による接続のための、半導体チップ上の半田バンプの製造方法であって、
半導体チップ表面のシリコン貫通ビアの上に銅バンプを製造する工程と、
該銅バンプの上に錫／亜鉛合金の層を形成する工程と、
該錫／亜鉛合金の層の上に錫／銀合金の層を形成する工程と、
該錫／亜鉛合金の層及び錫／銀合金の層を加熱してリフローする工程と、
を含むことを特徴とする、半田バンプの製造方法。
【請求項６】
前記錫／亜鉛合金の亜鉛の含有率が、１〜５重量％であることを特徴とする、請求項５に記載の製造方法。
【請求項７】
前記錫／亜鉛合金の層及び／又は前記錫／銀合金の層が、さらにビスマスを含む合金層であることを特徴とする、請求項５又は６に記載の製造方法。
【請求項８】
前記錫／亜鉛合金の層及び／又は前記錫／銀合金の層が、さらに銅を含む合金層であることを特徴とする、請求項５〜７のいずれか一に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ、特にＴＳＶ技術による積層パッケージに用いる半導体チップ及びその製造方法に関する。
【背景技術】
【０００２】
積層メモリチップ（チップオンチップ、ＣＯＣ）では、ウエハ工程を経てチップ単位に切り出された製品を積層する。この積層方法において、シリコン貫通ビア、即ちＴＳＶ（Through Silicon Via）技術を用いる方法がある。ＴＳＶ技術とは、複数の半導体チップを積層するにあたり、チップ内部を垂直に（即ち積層する方向と同じ方向に）貫通するビアを形成したチップを積層して、積層したチップ同士をＴＳＶ上に形成したバンプを介して接続する方法である。この方法では、ボンディングワイヤで接続する方法に比べて、積層パッケージを小型化することができる。
【０００３】
ＴＳＶ技術による積層方法として、例えば半導体チップのＴＳＶ表面側に形成されたＳｎＡｇ（錫及び銀を含む合金、以下「錫／銀を含む合金」又は「錫／銀合金」ともいう。以下同様である。）半田バンプを溶融させ、隣接するチップのＴＳＶ裏面に形成されたＡｕ／Ｎｉ電極に接着させる方法がある。このようなチップ表面（下地）の上にはＣｕ（銅）シード膜が形成され、さらにレジストを用いてＣｕバンプが所定の位置（ＴＳＶの位置）に形成されている。ＳｎＡｇ半田バンプは、そのＣｕバンプの上に配置されている。例えば特許文献１には、Ｃｕバンプの上にＳｎＡｇ半田を配置した半導体チップが開示されている。
【０００４】
半導体チップ表面側のＳｎＡｇ半田バンプ形成後には、Ｃｕシード膜（とレジスト）を除去するが、このＣｕシード膜除去工程において、ＳｎＡｇ下層のＣｕバンプも同時に削られて後退し、その結果ＳｎＡｇが庇状に突出した形状（以下この部分を「庇」という。）を形成する。この庇はそのままでは支持体剥離性に悪影響を与える（支持体を剥離する際に庇が引っかかって剥離不良が生じる）ので、ＳｎＡｇ半田バンプをリフローし庇の除去（突出した形状を溶融平滑化して解消する）を行う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−８６８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のとおり、積層チップ製造工程において、ＳｎＡｇ半田の庇を解消して支持体剥離性改善を目的としたＳｎＡｇ半田バンプリフロー工程がある。このＳｎＡｇリフロー時に、下層のＣｕバンプよりＣｕがＳｎＡｇ内に拡散し、ＳｎＡｇＣｕ合金となり融点が上がってしまう。そのため、その後のチップ積層（接続）時の熱処理時にＳｎＡｇ半田が溶融不足となり接着力が低下する問題がある。
【０００７】
上記問題を考慮して、Ｃｕ拡散防止対策としてＣｕバンプ上部にニッケル、パラジウム等を重ねて配置する方法が考えられる。しかし、ＳｎＡｇ半田の庇解消時のリフローによるＳｎＡｇ半田内へのＣｕ拡散は、ＳｎＡｇＣｕ合金となり融点が上がり、チップ積層時に溶融不足となるという点で問題となるが、いったんチップを積層した後は逆で、積層（接続）済みの下層チップのＳｎＡｇ半田が、その上に新たなチップを積層する時の熱処理で再溶融しないように、接着（接続）時の熱処理時にＣｕをＳｎＡｇ内に拡散させ、よりＣｕ濃度の高いＳｎＡｇＣｕ合金として融点を上げるほうが好都合である。よって、チップ接続時にはＣｕ拡散を防止するような膜が存在してはならないという、相反する要求を満たす必要がある。
【０００８】
本発明は、ＴＳＶ接続用ＳｎＡｇ半田の庇解消時のリフローによるＳｎＡｇ半田内へのＣｕ拡散を防止しつつ、半導体チップを積層（接続）する際はＳｎＡｇ半田内へのＣｕ拡散により融点上昇を図ることができる、ＴＳＶ接続用ＳｎＡｇ半田バンプを有する半導体チップを提供する。
【課題を解決するための手段】
【０００９】
第１の視点において、本発明に係る半導体チップは、シリコン貫通ビア（ＴＳＶ）技術による接続のための半田バンプを有する半導体チップであって、半田バンプは、半導体チップ表面のＴＳＶ上の銅バンプの上に形成され、錫、銀及び亜鉛を含む合金層で構成されることを特徴とする。
【００１０】
第２の視点において、本発明に係る半田バンプの製造方法は、シリコン貫通ビア（ＴＳＶ）技術による接続のための、半導体チップ上の半田バンプの製造方法であって、半導体チップ表面のシリコン貫通ビアの上に銅バンプを製造する工程と、銅バンプの上に錫／亜鉛合金の層を形成する工程と、錫／亜鉛合金の層の上に錫／銀合金の層を形成する工程と、錫／亜鉛合金の層及び錫／銀合金の層を加熱してリフローする工程と、を含むことを特徴とする。
【００１１】
このような構成の半田バンプを有する半導体チップにより、ＴＳＶ接続用ＳｎＡｇ半田の庇解消時のリフローによるＳｎＡｇ半田内へのＣｕ拡散を防止しつつ、半導体チップを積層（接続）する際はＳｎＡｇ半田内へのＣｕ拡散により融点上昇を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例に係る半導体チップの半田の製造方法を示す概略工程フロー断面図である。
【図２】従来技術による半導体チップの半田の製造方法と本発明の実施例に係る半田の製造方法を比較して説明する概略工程フロー断面図である。
【図３】本発明の実施例に係る半導体チップの変形例を示す断面図である。
【図４】本発明の実施例に係る半導体チップを複数搭載した半導体パッケージの断面図である。
【発明を実施するための形態】
【００１３】
第１の視点において、錫、銀及び亜鉛を含む合金層の亜鉛の含有率が、１〜５重量％であることが好ましい。
【００１４】
上記のように、錫、銀及び亜鉛を含む合金層が、さらにビスマスを含む合金層であってもよい。
【００１５】
また、錫、銀及び亜鉛を含む合金層が、さらに銅を含む合金層であってもよい。
【００１６】
第２の視点において、錫／亜鉛合金の亜鉛の含有率が、１〜５重量％であることが好ましい。
【００１７】
また、錫／亜鉛合金の層及び／又は前記錫／銀合金の層が、さらにビスマスを含む合金層であることが好ましい。
【００１８】
また、錫／亜鉛合金の層及び／又は錫／銀合金の層が、さらに銅を含む合金層であることが好ましい。
【００１９】
本発明では、ＳｎＡｇ半田を形成する際に、まずＣｕバンプ上に２層のＳｎ合金を積層する。即ちＣｕバンプに直接接する層はＣｕと反応しづらいＺｎ（亜鉛）を含むＳｎＺｎ（錫／亜鉛合金）としてＣｕ拡散を抑制し、さらのその上にＳｎＡｇ（錫／銀合金）層を積層する。この構成によって、ＳｎＡｇ層内に銅が混入して融点が上昇することが低減され、チップ積層時の半田の溶融が十分行われて接着力が安定するとともに、チップ積層不良が低減できる。錫／亜鉛合金の組成としては、亜鉛として１〜１０％程度が好ましく、１〜５％程度がさらに好ましい。また、錫／銀合金の組成としては、銀として１〜１０％程度が好ましく、１〜５％程度がさらに好ましい。
【００２０】
また、熱負荷を低減するとＣｕ拡散も低減されるため、上層半田の材質を融点の低い例えばＢｉを添加したＳｎＡｇＢｉ（錫／銀／ビスマス合金）、ＳｎＡｇＢｉＣｕ（錫／銀／ビスマス／銅合金）等を使用すると、更に効果的である。Ｃｕ拡散抑制膜によるチップ積層熱処理時のＳｎＡｇ半田内へのＣｕ拡散を阻害する問題は、チップ積層時熱処理で上層のＳｎＡｇと一緒にＣｕ拡散抑制膜のＳｎＺｎも溶かしＳｎＡｇ半田内に取り込むことで解決される。なお、ビスマスの含有量としては１〜１０％程度が好ましく、１〜５％程度がさらに好ましい。
【実施例】
【００２１】
（実施例１）
図１に、ＴＳＶを形成した半導体チップの表面側バンプ作製工程フローを示す。工程１として、表面側（図１の工程１の上側）の半田バンプ１６を形成するために、下地となる半導体チップ１０の上の全面にシード１１（例えば、Ｃｕシード）を成膜し、シード１１上にバンプパターン（開口部）を有するレジスト１２を形成する。
【００２２】
次に、工程２では、レジスト１２の開口部から露出したシード１１上に、めっきにより表面バンプ１３（例えば、Ｃｕ）を形成する。
【００２３】
次に、工程３では、レジスト１２の開口部から露出した表面バンプ１３上に互いに異なる種類の半田（例えば、Ｓｎを主成分とする合金）を２層積層する。つまり、最初に、表面バンプ１３上にＣｕの拡散を抑制するＳｎＺｎ合金層１４を形成し、次いで、ＳｎＺｎ合金層１４上にＳｎＡｇ合金層１５を積層する。なお、ＳｎＺｎ合金層１４とＳｎＡｇ合金層１５とを合わせてＳｎ合金積層半田層ともいう。
【００２４】
次に、工程４では、レジスト１２を除去し、さらにシード１１の除去を行う。
【００２５】
次に、工程５では、工程４のシード１１の除去時に、Ｓｎ合金積層半田層（１４、１５）の下層に配された表面バンプ１３の側壁がＳｎ合金積層半田層（１４、１５）の側壁面よりも後退することにより形成される、Ｓｎ合金積層半田層（１４、１５）の庇（Ａ部）を除去するためにリフロー処理を行う。これにより、庇部分Ａが丸く平滑化された半田バンプ１６（Ｓｎ合金積層半田層（１４、１５）由来）ができる。
【００２６】
その後、半導体チップ１０の裏面（図１の工程５の下側の面）に裏面バンプ（工程６の１０ｇに相当）を形成し、その後、裏面バンプ１０ｇの表面にパッド１７（例えば、ＡｕＮｉ）を形成し、その後、ウェハから半導体チップ１０単位に切り出す。
【００２７】
次に、工程６では、第１半導体チップ１０の表面側の半田バンプ１６が溶ける温度で溶融し、第１半導体チップ１０の表面バンプ１３を、半田バンプ１６を介して、第２半導体チップ２０（第１半導体チップ１０と同様なもの）の裏面側のパッド２７に接着させる。
【００２８】
ここで、半導体チップ１０（２０）は、半導体基板１０ａ（２０ａ；例えばシリコン基板）に形成された貫通穴に絶縁リング１０ｂ（２０ｂ；例えば、シリコン酸化膜）を介してＴＳＶ１０ｅ（２０ｅ；例えば、Ｃｕ）が埋め込まれている。半導体基板１０ａ（２０ａ）の表面（図１の工程６の下側の面）に層間絶縁膜１０ｃ（２０ｃ；例えば、シリコン酸化膜）が形成されており、層間絶縁膜１０ｃ（２０ｃ）においてＴＳＶ１０ｅ（２０ｅに通ずる下穴に金属層１０ｆ（２０ｆ；例えば、Ｃｕ）が埋め込まれており、金属層１０ｆ（２０ｆ）上にシード１１（２１；例えば、Ｃｕ）を介して表面バンプ１３（２３；例えば、Ｃｕ）が形成されている。半導体基板１０ａ（２０ａ）の裏面（図１の工程６の上側の面）に層間絶縁膜１０ｄ（２０ｄ；例えば、シリコン酸化膜）が形成されており、層間絶縁膜１０ｄ（２０ｄ）上の所定の位置に、層間絶縁膜１０ｄ（２０ｄ）において形成された下穴を通じてＴＳＶ１０ｅ（２０ｅ）と接続される裏面バンプ１０ｇ（２０ｇ；例えばＣｕ）が形成されており、裏面バンプ１０ｇ（２０ｇ）上にパッド１７（２７；例えば、ＡｕＮｉ）が形成されている。
【００２９】
また、半田バンプ１６は、加熱源からの熱を第１半導体チップ１０のパッド１７、裏面バンプ１０ｇ、ＴＳＶ１０ｅ、金属層１０ｆ、シード１１、及び、表面バンプ１３を介して半田バンプ１６に伝達されることで溶融する。
【００３０】
以上により、工程３で形成したＳｎＺｎ合金層１４により、半田バンプ１６へのＣｕ拡散が抑制され、ＳｎＡｇ合金層１５内のＣｕ濃度が低減し、チップ積層時の半田溶融も安定し、チップ積層不良低減が可能となる。
【００３１】
なお、錫、銀及び亜鉛を含む合金層には、若干の他元素を含んでもよい。例えば５％以下のゲルマニウムやアンチモン等を含んでもよい。
【００３２】
本実施例の第１の効果は、溶融する半田をＣｕ拡散の抑制が可能な膜（ＳｎＺｎ合金層１４）と通常の半田合金（ＳｎＡｇ合金層１５）の２層にすることにより、Ｃｕ拡散の抑制膜のＣｕ拡散抑制効果により、半田内のＣｕ濃度が低減され、チップ積層時の半田溶融が安定し、接着力が安定することである。
【００３３】
Ｃｕ拡散防止膜がチップ積層時に存在する半田内へのＣｕ拡散を阻害し問題となるが、Ｃｕ拡散の抑制膜をチップ積層時の熱処理で半田内に取り込み無くすため問題とならない。よって、第２の効果として、ＣｕがＳｎＡｇＺｎ合金中へ拡散することにより溶融温度が上昇し、チップ積層時の半田再溶融が抑制され、積層不良が低減出来る。
【００３４】
図２の工程フロー図を用いて、従来技術と本発明の実施例１を比較しつつ説明をする。工程１で、表面側の半田バンプ１６（１６´）を形成するために下地となる半導体チップ１０の上の全面にシード１１（例えば、Ｃｕシード）を成膜し、シード１１上にバンプパターン（開口部）を有するレジスト１２を形成し、その後、工程２で、レジスト１２の開口部から露出したシード１１上に、表面バンプ１３をめっきにて形成する。ここまでは従来技術も本発明の実施例も同じである。
【００３５】
本発明の実施例では、工程３として表面バンプ１３上にＳｎＺｎ合金層１４を形成する点で、従来技術と異なる。従来例では、表面バンプ１３上にＳｎＡｇ合金層１５のみ１層形成しているが、本発明の実施例では、ＺｎがＣｕ拡散抑制することを利用し、表面バンプ１３（Ｃｕ）上にＳｎＺｎ合金層１４を形成し、ＳｎＺｎ合金層１４の上にＳｎＡｇ合金層１５を形成する。また、Ｃｕ拡散を抑制には処理温度低減が有効であるため、ＳｎＺｎ合金層１４には、例えば、融点を下げるＢｉを添加したＳｎＺｎＢｉ、ＳｎＡｇＣｕＢｉ等を使用することも効果的である。
【００３６】
以降、工程４としてレジスト１２の除去と、不要なシード１１の除去を行う。次に、工程５としてシード１１の除去時に形成されるＳｎ合金積層半田層（１４、１５）の庇Ａ部をリフローにより除去するが、本発明の実施例では、この庇除去と同時に、Ｃｕ拡散抑制として形成したＳｎＺｎ合金層１４を除去する必要がある。
【００３７】
まず、ＳｎＡｇ合金層１５の表面にＨ２プラズマ処理を施し、ＳｎＡｇ合金層１５の表面の酸化膜を還元除去する。次に、温度を半田の融点まで上げリフローするが、Ｓｎ合金積層半田層（１４、１５）は積層であるため、融点の高い方の合金に合わせて温度を上昇させ、２層同時に溶融し、リフロー処理と同時にＣｕ拡散抑制膜のＳｎＺｎ合金層１４の除去（溶融混合）を行う。この時、ＳｎＺｎ合金層１４が溶融された時点でＳｎＡｇ合金層１５内へのＣｕ拡散が激しくなるため、短時間で処理を行う。また、処理雰囲気は、Ｚｎの酸化を防止するために、酸素を除外した雰囲気で行う。
【００３８】
上記のリフロー処理はできるだけ短時間で行うとともに、温度管理として、まず融点の低いほうの合金の溶融温度（例えばＢｉ合金の２１０℃）に設定してその融点の低いほうの合金を溶融させ、その後融点の高いほうの合金の溶融温度（例えばＳｎ−３．５Ａｇの２２１℃）に達した段階ですぐに加熱を停止して温度を下げる。こうしてＳｎＺｎ層とＳｎＡｇ層を溶融させ庇を除去するとともに、ＣｕバンプからのＣｕの拡散をできるだけ増加させないようにすることが好ましい。
【００３９】
その後、工程６として、裏面バンプ（工程６の１０ｇに相当）の形成までを行い、ダイシングにてチップ単位に切り分け、チップ積層に入る。表面側の溶融させるＳｎＡｇ（Ｚｎ）合金の半田バンプ１６にＨ２プラズマ処理を施し酸化膜を還元除去する。次に、積層する第２半導体チップ２０のパッド２７と、もう一方の第１半導体チップ１０の半田バンプ１６との位置合わせを行い、一定の圧力で押し付ける。その後、第１半導体チップ１０のパッド１７を加熱することで、裏面バンプ１０ｇ、ＴＳＶ１０ｅ、金属層１０ｆ、シード１１、及び、表面バンプ１３を介して半田バンプ１６を加熱し、半田バンプ１６を融点まで上昇させることにより、第２半導体チップ２０のパッド２７と第１半導体チップ１０の表面バンプ１３とが半田バンプ１６を介して接続される。半田バンプ１６の表面の酸化膜除去、リフロー、接続までの作業は連続作業で行い、また、半田バンプ１６の表面の再酸化及び汚染の無い雰囲気で行う。
【００４０】
図１の半導体チップ１０の変形例として、図３のような構造の半導体チップとすることができる。図３の半導体チップでは、半導体基板３１（例えば、シリコン基板）上に層間絶縁膜３３（例えば、シリコン酸化膜）が形成されており、半導体基板３１及び層間絶縁膜３３を貫通する穴にＴＳＶ３４（例えば、Ｃｕ）が形成されている。半導体基板３１においては、ＴＳＶ３４の周囲に絶縁リング３２（例えば、シリコン酸化膜）が形成されている。ＴＳＶ３４を含む層間絶縁膜３３上の所定の位置には、ＴＳＶ３４と接続された配線３５（例えば、Ｃｕ）が形成されており、配線３５を含む層間絶縁膜３３上には、層間絶縁膜３６（例えば、シリコン酸化膜）が形成されており、層間絶縁膜３６において配線３５に通ずる下穴が形成されており、当該下穴にビア３７（例えば、Ｃｕ）が埋め込まれている。ビア３７を含む層間絶縁膜３６上の所定の位置には、ビア３７と接続された配線３８（例えば、Ｃｕ）が形成されており、配線３８を含む層間絶縁膜３６上には、層間絶縁膜３９（例えば、シリコン酸化膜）が形成されており、層間絶縁膜３９において配線３８に通ずる下穴が形成されており、当該下穴にビア４０が埋め込まれている。ビア４０を含む層間絶縁膜３９上の所定の位置には、ビア４０と接続された配線４１（例えば、Ｃｕ）が形成されており、配線４１を含む層間絶縁膜３９上には、層間絶縁膜４２（例えば、シリコン酸化膜）が形成されており、層間絶縁膜４２において配線４１に通ずる下穴が形成されており、当該下穴にビア４３が埋め込まれている。ビア４３を含む層間絶縁膜４２上の所定の位置には、ビア４３と接続された配線４４（例えば、Ｃｕ）が形成されており、配線４４を含む層間絶縁膜４２上には、層間絶縁膜４５（例えば、シリコン酸化膜）が形成されており、層間絶縁膜４５において配線４４に通ずる下穴が形成されており、配線４４を含む層間絶縁膜４５上の所定の位置にシード１１（例えば、Ｃｕシード）が形成されており、シード１１上に表面バンプ１３が形成されており、表面バンプ１３上に半田バンプ１６（ＳｎＺｎ合金、ＳｎＡｇ合金をリフローしたもの）が形成されている。
【００４１】
また、実施例の半導体チップ１０は、図４のように積層（スタック）した半導体パッケージ５０として用いられる。図４の半導体パッケージ５０では、図１のような工程により半導体チップ１０Ａ〜１０Ｉ（図１の半導体チップと同様なもの）がスタックした積層体が、インタフェースチップ５３を介してインターポーザ５２上に実装されている。最上部の半導体チップ１０Ｉ上には絶縁フィルム５４を介してリードフレーム５５が実装されている。インターポーザ５２とリードフレーム５５との間の隙間（半導体チップ１０Ａ〜１０Ｉ及び絶縁フィルム５４間の隙間）にアンダーフィル５６が充填されており、インターポーザ５２とリードフレーム５５との間におけるアンダーフィル５６の周囲に封止樹脂５７が形成されている。
【００４２】
なお、インターポーザ５２は、絶縁基板５２ａにおいて貫通したスルーホール５２ｂが形成されており、絶縁基板５２ａの半田ボール５１側の面の所定の位置にスルーホール５２ｂと接続されたパッド５２ｃが形成されており、パッド５２ｃを含む絶縁基板５２ａ上に絶縁層５２ｄが形成されており、絶縁層５２ｄにおいてパッド５２ｃに通ずる開口部が形成されており、当該開口部におけるパッド５２ｃ上に半田ボール５１が形成されている。インターポーザ５２は、インタフェースチップ５３側の面の所定の位置にスルーホール５２ｂと接続されたパッド５２ｅが形成されており、パッド５２ｅを含む絶縁基板５２ａ上に絶縁層５２ｆが形成されており、絶縁層５２ｆにおいてパッド５２ｅに通ずる開口部が形成されており、当該開口部においてインタフェースチップ５３のパッド５３ｄと接合される。
【００４３】
また、インタフェースチップ５３は、半導体基板５３ａにおいて形成された貫通穴に絶縁リング５３ｂを介してＴＳＶ５３ｃが埋め込まれており、半導体基板５３ａの半田ボール５１側の面の所定の位置にＴＳＶ５３ｃと接続されたパッド５３ｄが形成されており、パッド５３ｄがインターポーザ５２のパッド５２ｅと接合されている。インタフェースチップ５３は、半導体チップ１０Ａ側の面の所定の位置にＴＳＶ５３ｃと接続されたパッド５３ｅが形成されており、パッド５３ｅが半田バンプ１６を介して半導体チップ１０ＡのＴＳＶ１０ｅ（厳密には図１の表面バンプ１３）と接続される。
【００４４】
以上、実施例に基づいて本発明を説明したが、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４５】
１０、１０Ａ〜１０Ｉ、２０  半導体チップ
１０ａ、２０ａ  半導体基板
１０ｂ、２０ｂ  絶縁リング
１０ｃ、２０ｃ  層間絶縁膜
１０ｄ、２０ｄ  層間絶縁膜
１０ｅ、２０ｅ  ＴＳＶ（Ｃｕ）
１０ｆ、２０ｆ  金属層
１０ｇ、２０ｇ  裏面バンプ（Ｃｕ）
１１、２１  シード（Ｃｕ）
１２  レジスト
１３、２３  表面バンプ（Ｃｕ）
１４  ＳｎＺｎ合金層
１５  ＳｎＡｇ合金層
１６、１６´、２６  半田バンプ
１７、２７  パッド（ＡｕＮｉ）
３１  半導体基板
３２  絶縁リング
３３  層間絶縁膜
３４  ＴＳＶ（Ｃｕ）
３５  配線
３６  層間絶縁膜
３７  ビア
３８  配線
３９  層間絶縁膜
４０  ビア
４１  配線
４２  層間絶縁膜
４３  ビア
４４  配線
４５  層間絶縁膜
５０  半導体パッケージ
５１半田ボール
５２  インターポーザ
５２ａ  絶縁基板
５２ｂ  スルーホール
５２ｃ  パッド
５２ｄ  絶縁層
５２ｅ  パッド
５２ｆ  絶縁層
５３  インタフェースチップ
５３ａ  半導体基板
５３ｂ  絶縁リング
５３ｃ  ＴＳＶ
５３ｄ  パッド
５３ｅ  パッド
５４  絶縁フィルム
５５  リードフレーム
５６  アンダーフィル
５７  封止樹脂
【図１】
2013187423.tif 000003
【図２】
2013187423.tif 000004
【図３】
2013187423.tif 000005
【図４】
2013187423.tif 000006