(57)【要約】【課題】従来に比べて大きなオン電流を有するセルトランジスタを提供する。【解決手段】半導体装置１は、半導体基板２の表面に設けられるゲートトレンチＧＴと、ゲート絶縁膜８を介してそれぞれゲートトレンチＧＴの第１及び第２の内側面ＧＴｓ１，ＧＴｓ２を覆う第１及び第２のワード線ＷＬ１，ＷＬ２と、第１の内側面ＧＴｓ１の上端部に接して半導体基板２の表面に形成される上部拡散層５と、第２の内側面ＧＴｓ２の上端部に接して前記半導体基板の前記表面に形成される上部拡散層５と、第１の内側面ＧＴｓ１の下端部から第２の内側面ＧＴｓ２の下端部にかけてゲートトレンチＧＴの底面ＧＴｂに接して半導体基板２の内部に設けられる下部拡散層７とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に設けられ、延伸方向に平行な第１の内側面、前記第１の内側面と向かい合う第２の内側面、及び底面を有するゲートトレンチと、
ゲート絶縁膜を介してそれぞれ前記第１及び第２の内側面を覆う第１及び第２のゲート電極と、
前記第１の内側面の上端部に接して前記半導体基板の前記表面に形成される第１の上部拡散層と、
前記第２の内側面の上端部に接して前記半導体基板の前記表面に形成される第２の上部拡散層と、
前記第１の内側面の下端部から前記第２の内側面の下端部にかけて前記底面に接して前記半導体基板の内部に設けられる下部拡散層と
を備えることを特徴とする半導体装置。
【請求項２】
前記下部拡散層は、前記第１及び第２の内側面に接しないよう形成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記表面に埋設された素子分離用絶縁膜をさらに備え、
前記下部拡散層は、前記素子分離用絶縁膜に比べて浅く形成される
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜は、前記第１及び第２の内側面並びに前記底面のそれぞれに形成され、
前記ゲート絶縁膜のうち前記底面に形成される部分は、前記第１及び第２の内側面に形成される部分に比べて厚く形成される
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体基板の前記表面に埋設された素子分離用絶縁膜と、
前記素子分離用絶縁膜によって区画され、かつ前記ゲートトレンチの延伸方向に沿って並べられた複数の活性領域とをさらに備え、
前記第１及び第２の上部拡散層並びに前記下部拡散層は、前記活性領域ごとに設けられる
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記複数の活性領域はそれぞれ、前記ゲートトレンチの前記第１の内側面を一側面とする第１の半導体ピラーと、前記ゲートトレンチの前記第２の内側面を一側面とする第２の半導体ピラーとを有し、
前記第１及び第２の上部拡散層はそれぞれ、前記第１及び第２の半導体ピラーの上面に設けられる
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
底面で前記第１のゲート電極に接触する第１のゲートコンタクトプラグと、
底面で前記第２のゲート電極に接触する第２のゲートコンタクトプラグとをさらに備え、
平面的に見て、前記第１のゲートコンタクトプラグの中心と前記第２のゲートコンタクトプラグの中心とを結ぶ線分は前記ゲートコンタクトプラグの前記延伸方向と垂直な第１の方向に延伸し、
前記第１及び第２のゲート電極の前記第１の方向の中心間距離は、前記線分の長さより短い
ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体基板の前記表面は、前記第１及び第２の上部拡散層並びに前記下部拡散層が形成されるメモリセル領域と、前記メモリセル領域の外側に設けられる周辺回路領域とに区画され、
前記ゲートトレンチ並びに前記第１及び第２のゲート電極は、前記メモリセル領域から前記周辺回路領域にかけて形成され、
前記第１及び第２のゲートコンタクトプラグは、前記周辺回路領域内に形成される
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
半導体基板と、
前記半導体基板の表面に設けられ、延伸方向に平行な第１の内側面、前記第１の内側面と向かい合う第２の内側面、及び底面を有するゲートトレンチと、
ゲート絶縁膜を介してそれぞれ前記第１及び第２の内側面を覆う第１及び第２のワード線と、
前記第１の内側面の上端部に接して前記半導体基板の前記表面に形成される第１の上部拡散層と、
前記第２の内側面の上端部に接して前記半導体基板の前記表面に形成される第２の上部拡散層と、
前記第１の内側面の下端部から前記第２の内側面の下端部にかけて前記底面に接して前記半導体基板の内部に設けられる下部拡散層と、
前記第１及び第２のワード線の間に絶縁膜を介して形成され、前記ゲートトレンチの前記底面で前記下部拡散層に接するビット線コンタクトプラグと、
前記ビット線コンタクトプラグの上面に接するビット線と
を備えることを特徴とする半導体装置。
【請求項１０】
前記第１及び第２のワード線はそれぞれ、バリア膜と低抵抗金属膜の積層膜によって構成され、
前記バリア膜は、前記絶縁膜と第１及び第２のワード線それぞれとの間には形成されない
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記絶縁膜は、前記ゲート絶縁膜のうち前記第１及び第２の内側面に形成される部分より厚い膜厚で形成される
ことを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
半導体基板の表面に素子分離用絶縁膜を埋設することにより、少なくとも１つの活性領域を区画するステップと、
前記活性領域の表面に上部拡散層を形成するステップと、
前記少なくとも１つの活性領域を通過し、かつ延伸方向に平行な第１の内側面、該第１の内側面と向かい合う第２の内側面、及び底面を有するゲートトレンチを形成するステップと、
前記少なくとも１つの活性領域内に位置する前記ゲートトレンチの前記底面の全域に下部拡散層を形成するステップと、
前記第１及び第２の内側面並びに前記底面にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜を介してそれぞれ前記第１及び第２の内側面を覆う第１及び第２のゲート電極を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項１３】
前記下部拡散層を形成するステップは、
前記少なくとも１つの活性領域内に位置する前記ゲートトレンチの前記底面の全域に不純物をイオン注入するステップと、
前記半導体装置に熱処理を加えるステップとを有し、
前記熱処理は、イオン注入された前記不純物が前記第１及び第２の内側面まで実質的に拡散する前に終了する
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記下部拡散層を形成するステップは、
少なくとも前記第１及び第２の内側面を覆う犠牲膜を形成するステップをさらに有し、
前記底面への前記不純物のイオン注入は、前記犠牲膜の形成後に行われる
ことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記犠牲膜は、前記底面も覆うように形成される
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記下部拡散層を形成するステップは、前記下部拡散層の底面が前記素子分離用絶縁膜の底面よりも浅い場所に位置するように行う
ことを特徴とする請求項１２乃至１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記ゲート絶縁膜を形成するステップは、
５００℃以下の高濃度酸素ラジカル雰囲気中で行う第１の熱酸化によって前記第１及び第２の内側面並びに前記底面にシリコン酸化膜を形成するステップを有する
ことを特徴とする請求項１２乃至１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記ゲート絶縁膜を形成するステップは、
前記第１の熱酸化を行った後、該第１の熱酸化より高温の酸化性雰囲気中で行う第２の熱酸化によって前記第１及び第２の内側面並びに前記底面にさらにシリコン酸化膜を形成するステップをさらに有する
ことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第２の熱酸化は、水蒸気を含む７５０℃〜８００℃の酸化性雰囲気中で行う
ことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記ゲートトレンチを形成するステップでは、前記素子分離用絶縁膜をエッチングし、その後、前記活性領域内に位置する前記半導体基板の表面をエッチングする
ことを特徴とする請求項１２乃至１９のいずれか一項に記載の半導体装置の製造方法。
【請求項２１】
前記第１のゲート電極と前記第２のゲート電極の間の領域にビット線コンタクトプラグを形成するステップをさらに備え、
前記ビット線コンタクトプラグは、不純物を含む非晶質シリコンに熱処理を加えることによって得られる多結晶シリコン膜によって構成される
ことを特徴とする請求項１２乃至２０のいずれか一項に記載の半導体装置の製造方法。
【請求項２２】
前記第１のゲート電極と前記第２のゲート電極の間の領域にビット線コンタクトプラグを形成するとともに、該ビット線コンタクトプラグと接触する下面を有するビット線を形成するステップをさらに備え、
前記ビット線コンタクトプラグ及び前記ビット線を形成するステップは、
シリコンと反応してチタンシリサイドに変化するチタン膜を成膜するステップと、
前記チタン膜の表面に窒化チタン膜を成膜するステップと、
前記窒化チタン膜の表面にタングステンシリサイド膜及びタングステン膜を順次形成するステップとを有する
ことを特徴とする請求項１２乃至２０のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に縦型トランジスタを用いる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置で使用されるセルトランジスタの構造として、ワード線方向に延在するワードトレンチを設け、このワードトレンチの延在方向の両側面のそれぞれにセルトランジスタのゲート電極（ワード線）を形成するものが知られている。特許文献１，２には、このような構造を有する半導体装置の例が開示されている。
【０００３】
上記構造について詳しく説明する。ワードトレンチは、活性領域の中央部を貫いて設けられる。ワードトレンチの延在方向の両側面はそれぞれ半導体ピラーを構成する。これらの半導体ピラーはそれぞれセルトランジスタのチャネル領域を構成し、セルトランジスタのソース／ドレインの一方を構成する上部拡散層は半導体ピラーの上面に接して設けられ、他方を構成する下部拡散層はワードトレンチの底部中央付近に設けられる。これにより、あるゲート電極（ワード線）が活性化されると、そのゲート電極に対応する半導体ピラーの内部にチャネルが生じ、対応する上部拡散層と下部拡散層とが導通する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１９３２６号公報
【特許文献２】特開２０１２−０３９０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したセルトランジスタの構造には、チャネル領域がワードトレンチの底部中央付近から側面全体にわたるため、ゲート長が長くなり、オン電流が小さくなるという問題がある。また、サブスレッショルド係数が大きくなるため、スイッチング特性が良くないという問題もある。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、半導体基板と、前記半導体基板の表面に設けられ、延伸方向に平行な第１の内側面、前記第１の内側面と向かい合う第２の内側面、及び底面を有するゲートトレンチと、ゲート絶縁膜を介して前記第１の内側面を覆う第１のゲート電極と、ゲート絶縁膜を介して前記第２の内側面を覆う第２のゲート電極と、前記第１の内側面の上端部に接して前記半導体基板の前記表面に形成される第１の上部拡散層と、前記第２の内側面の上端部に接して前記半導体基板の前記表面に形成される第２の上部拡散層と、前記第１の内側面の下端部から前記第２の内側面の下端部にかけて前記底面に接して前記半導体基板の内部に設けられる下部拡散層とを備えることを特徴とする。
【０００７】
本発明の他の一側面による半導体装置は、半導体基板と、前記半導体基板の表面に設けられ、延伸方向に平行な第１の内側面、前記第１の内側面と向かい合う第２の内側面、及び底面を有するゲートトレンチと、ゲート絶縁膜を介して前記第１の内側面を覆う第１のワード線と、ゲート絶縁膜を介して前記第２の内側面を覆う第２のワード線と、前記第１の内側面の上端部に接して前記半導体基板の前記表面に形成される第１の上部拡散層と、前記第２の内側面の上端部に接して前記半導体基板の前記表面に形成される第２の上部拡散層と、前記第１の内側面の下端部から前記第２の内側面の下端部にかけて前記底面に接して前記半導体基板の内部に設けられる下部拡散層と、前記第１及び第２のワード線の間に絶縁膜を介して形成され、前記ゲートトレンチの前記底面で前記下部拡散層に接するビット線コンタクトプラグと、前記ビット線コンタクトプラグの上面に接するビット線とを備えることを特徴とする
【０００８】
本発明による半導体装置の製造方法は、半導体基板の表面に素子分離用絶縁膜を埋設することにより、少なくとも１つの活性領域を区画するステップと、前記活性領域の表面に上部拡散層を形成するステップと、前記少なくとも１つの活性領域を通過し、かつ延伸方向に平行な第１の内側面、該第１の内側面と向かい合う第２の内側面、及び底面を有するゲートトレンチを形成するステップと、前記少なくとも１つの活性領域内に位置する前記ゲートトレンチの前記底面の全域に下部拡散層を形成するステップと、前記第１及び第２の内側面並びに前記底面にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜を介してそれぞれ前記第１及び第２の内側面を覆う第１及び第２のゲート電極を形成するステップとを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、第１の内側面の下端部から第２の内側面の下端部にかけて底面に接して下部拡散層が設けられていることから、ゲートトレンチの底面部分にはチャネルが形成されない。したがって、ゲートトレンチの底面部分にもチャネルが形成される従来に比べてゲート長が短くなり、オン電流が増加する。また、第１及び第２の内側面それぞれに形成されるトランジスタがＳＯＩ(Silicon on Insulator)構造となって完全空乏化が実現されることから、従来に比べて小さなサブスレッショルド係数を得ることができ、スイッチング特性が改善される。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい第１の実施の形態による半導体装置１の平面図である。
【図２】（ａ）〜（ｃ）はそれぞれ、図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。
【図３】（ａ）（ｂ）は、本発明の好ましい第１の実施の形態によるセルトランジスタＴｒ１，Ｔｒ２と、底面および２つの側面をチャネルとして用いる従来のトレンチゲート型トランジスタとのそれぞれについて、電流ー電圧特性を測定した結果を示す図である。
【図４】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図５】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図６】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図７】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図８】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図９】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図１０】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図１１】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図１２】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図１３】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図１４】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図１５】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図１６】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図１７】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図１８】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図１９】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図２０】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図２１】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図２２】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図２３】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図２４】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図２５】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図２６】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図２７】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図２８】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図２９】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図３０】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図３１】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図３２】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図３３】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図３４】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図３５】本発明の第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図３６】本発明の第１の実施の形態の変形例による半導体装置１の製造方法を説明するための工程図である。
【図３７】本発明の第１の実施の形態の変形例による半導体装置１の製造方法を説明するための工程図である。
【図３８】本発明の第１の実施の形態の他の変形例による半導体装置１の製造方法を説明するための工程図である。
【図３９】本発明の第２の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図４０】本発明の第２の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図４１】本発明の第２の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図４２】本発明の第２の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図４３】本発明の第２の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図４４】本発明の第２の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図４５】本発明の第２の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図４６】本発明の第２の実施の形態による半導体装置１の製造方法を説明するための工程図である。
【図４７】本発明の第２の実施の形態の変形例による半導体装置１の製造方法を説明するための工程図である。
【図４８】本発明の第２の実施の形態の変形例による半導体装置１の製造方法を説明するための工程図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の第１の実施の形態による半導体装置１の平面図である。できるだけ分かり易い図面とするため、同図には、半導体装置１の全体構成を理解するために有用であると考えられる構成のみを抜き出して示してある。また、図２（ａ）〜（ｃ）はそれぞれ、図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。図１に示すＸ方向（第１の方向）、Ｙ方向はそれぞれ、ビット線方向、ワード線方向である。また、Ｘ'方向はＸ方向に対して９０度未満の所定角度だけ傾斜する方向であり、Ａ−Ａ線の延伸方向を示している。
【００１３】
図１及び図２（ａ）〜（ｃ）に示すように、本実施の形態による半導体装置１は半導体（シリコン）基板２を有しており、その主面には、ＤＲＡＭのメモリセルアレイが形成されるメモリセル領域ＭＣＡと、ＤＲＡＭの周辺回路が形成される周辺回路領域ＰＦＡとが設けられる。周辺回路領域ＰＦＡは、メモリセル領域ＭＣＡを取り囲むように配置される。半導体基板２の主面にはＳＴＩ(Shallow Trench Isolation)法による素子分離領域を構成する素子分離用絶縁膜３（分離ライナー絶縁膜及び分離埋設絶縁膜の積層膜）が埋設されており、これにより、メモリセル領域ＭＣＡにはそれぞれ２つのセルトランジスタＴｒ１，Ｔｒ２を含む複数の活性領域Ｋｍが、周辺回路領域ＰＦＡにはそれぞれ１つの周辺トランジスタＴｒ３を含む複数の活性領域Ｋｐが、それぞれ区画される。なお、本実施の形態では半導体基板２がｐ型のシリコン単結晶であるとして説明するが、本発明は、半導体基板２をｎ型のシリコン単結晶又は化合物半導体とする場合にも適用可能である。
【００１４】
メモリセル領域ＭＣＡ内の各活性領域Ｋｍは、図１に示すように、素子分離用絶縁膜３によって区画され、互いに電気的に分離される。活性領域Ｋｍを区画する素子分離用絶縁膜３には、Ｘ方向に対して９０度未満の所定角度だけ傾斜して延在する素子分離用絶縁膜３ａと、Ｙ方向に延在する素子分離用絶縁膜３ｂとが含まれる。したがって、各活性領域Ｋｍの平面的な形状は、図１に示すように、底辺及びその対辺がＹ方向に平行であり、その他の２辺が素子分離用絶縁膜３ａの延在方向に平行である平行四辺形となる。ただし、本発明は、例えば平行四辺形の４つの角が丸まった形状の略長楕円形状など、他の形状の活性領域Ｋｍを有する半導体装置にも適用可能である。
【００１５】
各活性領域Ｋｍの大きさ（Ｘ方向の幅及びＹ方向の幅）は互いに同一である。また、各活性領域Ｋｍはマトリクス状に配置され、Ｘ方向及びＹ方向のピッチはそれぞれ一定となっている。Ｙ方向に隣接する活性領域Ｋｍ間の間隙の幅は、各活性領域ＫｍのＹ方向の幅と同じとしてもよいし、図１に例示するように、各活性領域ＫｍのＹ方向の幅より小さいこととしてもよい。
【００１６】
半導体基板２の主面には、それぞれＹ方向に延伸する直線状の溝である複数のゲートトレンチＧＴが、Ｘ方向に等間隔で設けられる。各ゲートトレンチＧＴはそれぞれ、図１に示すようにメモリセル領域ＭＣＡから周辺回路領域ＰＦＡにかけて形成されており、メモリセル領域ＭＣＡ内では、Ｙ方向に隣接する複数の活性領域Ｋｍを通過するように配置される。各ゲートトレンチＧＴの一端及び他端は、一端について図１に示しているように、それぞれ周辺回路領域ＰＦＡ内に位置している。また、各ゲートトレンチＧＴはそれぞれ、図２（ａ）に示すように、延伸方向（Ｙ方向）に平行な第１の内側面ＧＴｓ１、第１の内側面ＧＴｓ１と向かい合う第２の内側面ＧＴｓ２、及び底面ＧＴｂを有している。
【００１７】
ゲートトレンチＧＴの第１の内側面ＧＴｓ１は、ゲート絶縁膜８を介して第１のワード線ＷＬ１によって覆われている。この第１のワード線ＷＬ１は、Ｙ方向に隣接する複数の活性領域Ｋｍを通過しており、これらの内部に設けられる一方のセルトランジスタＴｒ１のゲート電極（第１のゲート電極）を構成している。同様に、ゲートトレンチＧＴの第２の内側面ＧＴｓ２は、ゲート絶縁膜８を介して第２のワード線ＷＬ２によって覆われている。この第２のワード線ＷＬ２も、Ｙ方向に隣接する複数の活性領域Ｋｍを通過しており、これらの内部に設けられる他方のセルトランジスタＴｒ２のゲート電極（第２のゲート電極）を構成している。
【００１８】
第１及び第２のワード線ＷＬ１，ＷＬ２は、図１、図２（ａ）、及び図２（ｃ）に示すように、それぞれゲートトレンチＧＴの内表面とサイドウォール絶縁膜１２との間に形成される。また、第１及び第２のワード線ＷＬ１，ＷＬ２それぞれの上面は、キャップ絶縁膜１１で覆われている。サイドウォール絶縁膜１２は、後述するビット線コンタクトプラグＢＣと第１及び第２のワード線ＷＬ１，ＷＬ２とを絶縁する役割を担うとともに、第１及び第２のワード線ＷＬ１，ＷＬ２とを互いに絶縁する役割も担うシリコン窒化膜である。前者の役割については、後ほどするビット線コンタクトプラグＢＣを説明する際に併せて説明する。また、後者の役割については、後ほど半導体装置１の製造方法を説明する際に併せて説明する。
【００１９】
ゲート絶縁膜８は、シリコン表面を熱酸化することにより形成される熱酸化膜であり、図２（ａ）に示すように、底面ＧＴｂに形成される部分の膜厚が、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成される部分の膜厚に比べて１．５倍〜３倍となるように形成される。これは、高濃度不純物（１０２０〜１０２１ａｔｏｍｓ／ｃｍ３）を含有するシリコン基板の表面に位置する熱酸化膜は、低濃度不純物（１０１５〜１０１６ａｔｏｍｓ／ｃｍ３）を含有するシリコン基板の表面に位置する熱酸化膜に比べて絶縁耐圧が低下しやすいという問題に対応するもので、ゲート絶縁膜８の膜厚を上記のように設定することで、ゲート絶縁膜８のうち、高濃度不純物を含有する下部拡散層７の表面に位置する部分の絶縁耐圧を十分に確保することが可能になっている。なお、後述するように、半導体装置１では底面ＧＴｂにチャネルが形成されないので、ゲート絶縁膜８の膜厚を上記のように設定しても、チャネルの形成には特に影響しない。
【００２０】
第１及び第２のワード線ＷＬ１，ＷＬ２はそれぞれ、図２（ａ）に示すように、バリア膜９と低抵抗金属膜１０の積層膜によって構成される。バリア膜９は、例えば窒化チタンなどの金属窒化膜で構成される。一方、低抵抗金属膜１０は、例えばタングステンで構成される。
【００２１】
図２（ａ）に示すように、バリア膜９は、低抵抗金属膜１０とゲート絶縁膜８との間に設けられ、他の部分（低抵抗金属膜１０とキャップ絶縁膜１１及びサイドウォール絶縁膜１２との間）には設けられない。これは、バリア膜９は、低抵抗金属膜１０を構成する金属材料がシリコン基板を汚染することを防止するために設けられるものなので、キャップ絶縁膜１１及びサイドウォール絶縁膜１２との間にバリア膜９を設ける必要はないからである。別の言い方をすれば、半導体装置１では、第１及び第２のワード線ＷＬ１，ＷＬ２それぞれの一方側面をサイドウォール絶縁膜１２で覆っているので、該一方側面にバリア膜９を設ける必要がない。したがって、その分低抵抗金属膜１０の体積を増やすことができ、第１及び第２のワード線ＷＬ１，ＷＬ２の抵抗を低減することが可能になっている。
【００２２】
第１及び第２のワード線ＷＬ１，ＷＬ２それぞれの両端は、いずれも周辺回路領域ＰＦＡ内に位置している。第２のワード線ＷＬ２の端部は、図１及び図２（ｃ）に示すように、第２のワードコンタクトプラグＷＣ２（第２のゲートコンタクトプラグ）によって、上層配線３８と接続される。第１のワード線ＷＬ１の端部についても同様であり、図１に示す第１のワードコンタクトプラグＷＣ１（第１のゲートコンタクトプラグ）によって、図示しない上層配線と接続される。
【００２３】
第１及び第２のワードコンタクトプラグＷＣ１，ＷＣ２は、図１に示すように、これらの中心を結ぶ線分がＸ方向と平行になるように配置される。この配置は、周辺回路領域ＰＦＡ内における第１及び第２のワード線ＷＬ１，ＷＬ２の形状及び上層配線の形状などによる制約を受けて決定されているものである。第１及び第２のワードコンタクトプラグＷＣ１，ＷＣ２がこのように配置されているため、第１及び第２のワード線ＷＬ１，ＷＬ２のＸ方向の中心間距離（図１に示した距離Ｌ１）が微細化によって小さくなると、第１及び第２のワードコンタクトプラグＷＣ１，ＷＣ２間で短絡が発生するおそれが大きくなる。そこで半導体装置１では、上記線分の距離（図１に示した距離Ｌ２）が、距離Ｌ１より長くなるようにしている。つまり、第１及び第２のワードコンタクトプラグＷＣ１，ＷＣ２それぞれの中心位置を、対応するワード線のＸ方向の中心位置に対し、互いに離れる方向へオフセットさせている。こうすることで、第１及び第２のワードコンタクトプラグＷＣ１，ＷＣ２間で短絡が発生する可能性を低減できる。
【００２４】
各活性領域Ｋｍ内には、図２（ａ）に示すように、ゲートトレンチＧＴの第１の内側面ＧＴｓ１を一側面とする第１の半導体ピラーＰ１と、ゲートトレンチＧＴの第２の内側面ＧＴｓ２を一側面とする第２の半導体ピラーＰ２とが配置される。これら第１及び第２の半導体ピラーＰ１，Ｐ２の上面には、それぞれセルトランジスタＴｒ１，Ｔｒ２に対応する上部拡散層５が設けられる。別の言い方をすれば、各上部拡散層５は、対応する内側面の上端部に接して半導体基板２の表面に形成されている。各上部拡散層５は、図２（ａ）に示すように、その下面が第１及び第２のワード線ＷＬ１，ＷＬ２の各上面よりも上に位置するよう配置される。
【００２５】
各上部拡散層５の上面は、図２（ａ）に示すように、マスク絶縁膜１４によって覆われている。また、マスク絶縁膜１４の上面には、ライナー絶縁膜１６、４層の層間絶縁膜１７〜２０、及び保護絶縁膜２１が下から順に積層されている。これらのうち、ライナー絶縁膜１６はシリコン窒化膜であり、他はいずれもシリコン酸化膜である。第１の半導体ピラーＰ１の上面に配置される上部拡散層５は、マスク絶縁膜１４、ライナー絶縁膜１６、及び層間絶縁膜１７を貫通する第１のストレージノードコンタクトプラグＳＣ１により、上層のセルキャパシタＣ１の下部電極２２に接続される。同様に、第２の半導体ピラーＰ２の上面に配置される上部拡散層５は、マスク絶縁膜１４、ライナー絶縁膜１６、及び層間絶縁膜１７を貫通する第２のストレージノードコンタクトプラグＳＣ２により、上層のセルキャパシタＣ２の下部電極２２に接続される。
【００２６】
セルキャパシタＣ１，Ｃ２はいわゆるシリンダ型のキャパシタであり、層間絶縁膜１８，１９を貫通する有底筒型の下部電極２２と、下部電極２２の内部を埋める上部電極２４とを含んで構成される。下部電極２２と上部電極２４の間には容量絶縁膜２３が設けられる。下部電極２２はセルキャパシタごとに設けられ、上部電極２４及び容量絶縁膜２３は各セルキャパシタに共通に設けられる。上部電極２４は、図２（ａ）に示すように、層間絶縁膜２０を貫通する配線コンタクトプラグ２５によって、上層配線２６に接続される。上層配線２６は、保護絶縁膜２１によって覆われている。なお、セルキャパシタＣ１，Ｃ２は、いわゆる王冠型又はピラー型としてもよい。また、セルキャパシタＣ１，Ｃ２の倒壊や変形を防止するために、複数のキャパシタ間を連結するサポート膜を設けてもよい。
【００２７】
半導体基板２の内部のうちゲートトレンチＧＴの底面ＧＴｂに接する部分には、セルトランジスタＴｒ１，Ｔｒ２に共通する下部拡散層７が設けられる。下部拡散層７は、第１の内側面ＧＴｓ１の下端部から第２の内側面ＧＴｓ２の下端部にかけて底面ＧＴｂに接するように配置される。つまり、各活性領域Ｋｍ内においては、底面ＧＴｂの全域に下部拡散層７が広がっている。一方、下部拡散層７は、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２には接していない。また、下部拡散層７は、素子分離用絶縁膜３に比べて浅く形成される。つまり、下部拡散層７の底面は、素子分離用絶縁膜３の底面よりも浅い場所（半導体基板２の表面、すなわちゲートトレンチＧＴの上端に近い場所）に位置している。
【００２８】
以上のような下部拡散層７の構成は、本発明の特徴のひとつである。すなわち、下部拡散層７が活性領域Ｋｍ内の底面ＧＴｂの全域に広がっていることにより、オン電流の増加やスイッチング特性の改善といった効果が得られる。詳しくは後述する。
【００２９】
下部拡散層７は、ビット線コンタクトプラグＢＣにより、Ｘ方向に延在するビット線ＢＬの下面と接続される。ビット線コンタクトプラグＢＣと第１及び第２のワード線ＷＬ１，ＷＬ２との間は、上述したサイドウォール絶縁膜１２によって絶縁される。別の言い方をすれば、ビット線コンタクトプラグＢＣは、第１及び第２のワード線ＷＬ１，ＷＬ２の間にサイドウォール絶縁膜１２を介して形成され、ゲートトレンチＧＴの底面ＧＴｂで、下部拡散層７に接している。ビット線コンタクトプラグＢＣの構成材料としては、不純物含有シリコンの単層膜、金属膜、あるいは不純物含有シリコン膜と金属膜の積層膜などを用いればよい。
【００３０】
サイドウォール絶縁膜１２は、ゲート絶縁膜８のうち第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成される部分より厚い膜厚で形成される。こうすることで、ビット線コンタクトプラグＢＣと第１及び第２のワード線ＷＬ１，ＷＬ２との間に生ずる寄生容量を低減できるので、ＤＲＡＭである半導体装置１の情報保持特性を向上させることができる。
【００３１】
ビット線ＢＬは、Ｘ方向に隣接する複数の活性領域Ｋｍに跨って設けられており、これら複数の活性領域Ｋｍそれぞれの下部拡散層７と、ビット線コンタクトプラグＢＣによって電気的に接続される。ビット線ＢＬは第１及び第２のワード線ＷＬ１，ＷＬ２の上方にも延在しているが、これらの間はキャップ絶縁膜１１によって絶縁されている。ビット線ＢＬの上面は、ビット線ＢＬと同じ平面形状を有するカバー絶縁膜１５によって覆われている。カバー絶縁膜１５は、シリコン窒化膜によって構成される。ビット線ＢＬ及びカバー絶縁膜１５は、ビット線コンタクトプラグＢＣの上端とライナー絶縁膜１６との間に配置される。
【００３２】
周辺回路領域ＰＦＡ内の各活性領域Ｋｐは、メモリセル領域ＭＣＡ内の活性領域Ｋｍ同様、素子分離用絶縁膜３によって区画され、互いに電気的に分離される。各活性領域Ｋｐの平面的な形状は、図１に示すように、長辺がＸ方向に平行であり、短辺がＹ方向に平行な長方形である。なお、図１には２つの活性領域Ｋｐを例示しているが、実際にはより多くの活性領域Ｋｐが設けられる。また、各活性領域Ｋｐの平面的な形状は上述した長方形に限られるものではなく、他の平面的な形状を有する活性領域Ｋｐを用いてもよい。
【００３３】
活性領域ＫｐのＸ方向の中央には、図２（ｂ）に示すように、ゲート絶縁膜３２を介して半導体基板２の主面を覆うゲート電極ＧＥが配置される。ゲート絶縁膜３２は、シリコン酸化膜又は高誘電率膜、或いはこれらの積層膜によって構成される。ゲート電極ＧＥの構造については、後ほど半導体装置１の製造方法を説明する際に詳述する。なお、図１には、Ｙ方向に並ぶ複数の活性領域Ｋｐの中央を貫くゲート電極ＧＥを例示しているが、ゲート電極ＧＥ及び複数の活性領域Ｋｐの配置が実際にこのようになっていなければならないわけではない。ゲート電極ＧＥの上面は、上述したビット線ＢＬ同様、ゲート電極ＧＥと同じ平面形状を有するカバー絶縁膜１５によって覆われている。ゲート電極ＧＥ及びカバー絶縁膜１５は、ゲート絶縁膜３２とライナー絶縁膜１６との間に配置される。
【００３４】
ゲート電極ＧＥのＸ方向両側には、図２（ｂ）に示すように、それぞれ周辺トランジスタＴｒ３のソース／ドレインの一方又は他方を構成する拡散層３０，３１が設けられる。拡散層３０は、上述したライナー絶縁膜１６及び層間絶縁膜１７を貫通する配線コンタクトプラグＬＣ１によって、上層配線３８に接続される。拡散層３１も同様であり、上述したライナー絶縁膜１６及び層間絶縁膜１７を貫通する配線コンタクトプラグＬＣ２によって、上層配線３８に接続される。これらの上層配線３８は、保護絶縁膜としての層間絶縁膜１８によって覆われている。層間絶縁膜１８の上面には上述した層間絶縁膜１９が成膜されており、その上面に上層配線４１が形成される。上層配線３８と上層配線４１とは、層間絶縁膜１８，１９を貫通する配線コンタクトプラグ４０によって、互いに接続される。上層配線４１は、保護絶縁膜２１によって覆われている。
【００３５】
次に、以上説明した半導体装置１の動作について説明する。
【００３６】
まず、活性領域Ｋｍ内に形成されるセルトランジスタＴｒ１，Ｔｒ２の動作について説明する。例えば第１のワード線ＷＬ１が活性化されると、ゲートトレンチＧＴの第１の内側面ＧＴｓ１に沿って、第１の半導体ピラーＰ１内にチャネルＣＨ１（図１）が形成される。これにより、第１の半導体ピラーＰ１の上面に形成された上部拡散層５と、下部拡散層７とが導通し、セルトランジスタＴｒ１がオン状態となるので、ビット線ＢＬを通じてセルキャパシタＣ１にアクセスすることが可能になる。一方、例えば第１のワード線ＷＬ１が非活性状態である場合には、上記のようなチャネルは形成されない。したがって、第１の半導体ピラーＰ１の上面に形成された上部拡散層５と、下部拡散層７とが電気的に切り離され、セルトランジスタＴｒ１がオフ状態となる。この場合、ビット線ＢＬを通じてセルキャパシタＣ１にアクセスすることはできない。
【００３７】
セルトランジスタＴｒ１，Ｔｒ２のそれぞれに関して形成されるチャネルＣＨ１，ＣＨ２は、図１に示すように、それぞれゲートトレンチＧＴの第１及び第２の内側面ＧＴｓ１，ＧＴｓ２にのみ形成され、底面ＧＴｂには形成されない。これは上述したように、下部拡散層７を、第１の内側面ＧＴｓ１の下端部から第２の内側面ＧＴｓ２の下端部にかけて底面ＧＴｂに接するように配置しているためである。つまり、底面ＧＴｂがすべて下部拡散層７で占められているので、底面ＧＴｂにはチャネルを形成する余地が残されておらず、したがって、底面ＧＴｂにはチャネルＣＨ１，ＣＨ２が形成されない。
【００３８】
こうして形成されるチャネルＣＨ１，ＣＨ２の長さ（＝ゲート長）は、ゲートトレンチの底面にも形成される従来型の縦型セルトランジスタのチャネルに比べ、短くなっている。したがって、チャネル抵抗が従来に比べて小さくなるので、半導体装置１によれば、従来より大きなオン電流を得ることが可能になる。
【００３９】
また、図２（ａ）から理解されるように、セルトランジスタＴｒ１，Ｔｒ２はそれぞれ、いわゆるＳＯＩ構造を有している。つまり、例えば第１の半導体ピラーＰ１について見ると、図面左側から順に、素子分離用絶縁膜３、半導体基板２、ゲート絶縁膜８、第１のワード線ＷＬ１（第１のゲート電極）が配置され、第１のワード線ＷＬ１の両側に上部拡散層５と下部拡散層７とが配置された構造となっている。これはＳＯＩ構造に他ならず、これによって、セルトランジスタＴｒ１，Ｔｒ２では完全空乏化が実現されている。したがって、従来に比べて小さなサブスレッショルド係数を得ることができ、スイッチング特性が改善される。
【００４０】
図３（ａ）（ｂ）は、セルトランジスタＴｒ１，Ｔｒ２と、底面および２つの側面をチャネルとして用いる従来のトレンチゲート型トランジスタとのそれぞれについて、電流−電圧特性を測定した結果を示す図である。各図の縦軸はドレイン電流ＩＤを示し、横軸はゲート電圧ＶＧを示している。両図には同じ特性を示しているが、図３（ａ）では縦軸を対数軸とし、図３（ｂ）では縦軸を線形軸としている。また、各図においては、実線がセルトランジスタＴｒ１，Ｔｒ２の特性を示し、破線が従来のトレンチゲート型トランジスタの特性を示している。
【００４１】
ＤＲＡＭにおけるセルトランジスタの動作領域は、ＶＧ＝０．５Ｖ〜１．２Ｖの範囲である。この範囲におけるセルトランジスタＴｒ１，Ｔｒ２のドレイン電流ＩＤは、図３（ａ）及び図３（ｂ）に示すように、従来のトレンチゲート型トランジスタのドレイン電流ＩＤより大きくなっている。これは、セルトランジスタＴｒ１，Ｔｒ２によれば、従来より大きなオン電流が得られることを示している。また、上記範囲における特性の傾き（ドレイン電流ＩＤのＶＧ依存性）は、セルトランジスタＴｒ１，Ｔｒ２の方が、従来のトレンチゲート型トランジスタに比べて大きくなっている。これは、セルトランジスタＴｒ１，Ｔｒ２によれば、従来より小さなサブスレッショルド係数が得られることを示している。
【００４２】
次に、活性領域Ｋｐ内に形成される周辺トランジスタＴｒ３の動作について説明する。ゲート電極ＧＥが活性化されると、拡散層３０，３１の間にチャネルが形成される。これにより、拡散層３０，３１が互いに導通し、周辺トランジスタＴｒ３がオン状態となる。一方、ゲート電極ＧＥが非活性状態である場合には、上記のようなチャネルは形成されない。これにより、拡散層３０，３１が電気的に切り離され、周辺トランジスタＴｒ３がオフ状態となる。
【００４３】
以上説明したように、本実施の形態による半導体装置１によれば、下部拡散層７が活性領域Ｋｍ内の底面ＧＴｂの全域に広がっていることから、底面ＧＴｂにはチャネルが形成されない。したがって、底面ＧＴｂにもチャネルが形成される従来に比べてゲート長が短くなり、オン電流が増加する。
【００４４】
また、セルトランジスタＴｒ１，Ｔｒ２がＳＯＩ構造となって完全空乏化が実現されるので、従来に比べて小さなサブスレッショルド係数を得ることができ、スイッチング特性が改善される。また、低消費電力化にも有利な構成となっている。
【００４５】
さらに、第１及び第２のワード線ＷＬ１，ＷＬ２それぞれの一方側面にバリア膜９を設ける必要がないので、第１及び第２のワード線ＷＬ１，ＷＬ２の抵抗を低減することが可能になる。
【００４６】
また、第１及び第２のワードコンタクトプラグＷＣ１，ＷＣ２それぞれの中心位置を、対応するワード線のＸ方向の中心位置に対し、互いに離れる方向へオフセットさせているので、第１及び第２のワードコンタクトプラグＷＣ１，ＷＣ２間で短絡が発生する可能性を低減できる。
【００４７】
また、ゲート絶縁膜８のうち底面ＧＴｂに形成される部分の膜厚を、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成される部分の膜厚より厚くしているので、ゲート絶縁膜８のうち、高濃度不純物を含有する下部拡散層７の表面に位置する部分の絶縁耐圧を十分に確保することが実現される。
【００４８】
また、サイドウォール絶縁膜１２を、ゲート絶縁膜８のうち第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成される部分より厚い膜厚で形成していることにより、ＤＲＡＭである半導体装置１の情報保持特性を向上させることが可能になっている。
【００４９】
次に、本実施の形態による半導体装置１の製造方法について説明する。
【００５０】
図４から図３５までの各図は、半導体装置１の製造方法を説明するための工程図である。これらの図面のうち、図５、図７、図９〜図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３１、図３３、及び図３５の（ａ）〜（ｃ）は、それぞれ図２（ａ）〜（ｃ）に対応する半導体装置１の断面図である。また、図４、図６、図８、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３２、及び図３４は、それぞれ図５、図７、図９、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３３、及び図３５に示す工程に対応する半導体装置１の平面図である。以下、これらの図を参照しながら、半導体装置１の製造方法について詳しく説明する。
【００５１】
まず初めに、図４及び図５（ａ）〜（ｃ）に示すように、ｐ型単結晶シリコン基板である半導体基板２の主面に素子分離用絶縁膜３を埋設することにより、活性領域Ｋｍ，Ｋｐを区画する。素子分離用絶縁膜３の埋設は、半導体基板２の主面に深さが例えば２８０ｎｍの溝を形成し、その内部に分離ライナー絶縁膜及び分離埋設絶縁膜を順次成膜することにより行う。活性領域ＫｍのＸ方向の幅は、図４に示すように４Ｆとする。ただし、Ｆは、本製造方法において使用するリソグラフィ技術で規定される最小加工寸法であり、以下では３０ｎｍであるとする。この４Ｆという値は、従来のトレンチゲート型トランジスタを用いる場合の値（５Ｆ）に比べて小さい値である。半導体装置１では、１つのゲートトレンチＧＴ内に２つのワード線を形成する、いわゆるダブルゲート構造を採用していることから、活性領域ＫｍのＸ方向の幅を４Ｆとすることができる。
【００５２】
素子分離用絶縁膜３を埋設した後、全面にシリコン窒化膜からなる厚さ３０ｎｍのマスク絶縁膜１４を形成する。なお、図４ではこのマスク絶縁膜１４の描画を省略している。マスク絶縁膜１４は、シリコン酸化膜によって形成してもよい。マスク絶縁膜１４を形成した後、周辺回路領域ＰＦＡを覆うマスク膜（不図示）をさらに形成し、そのマスク膜をマスクとするイオン注入により、ｎ型の不純物、例えばリン又は砒素を、活性領域Ｋｍの表面に注入する。このイオン注入は、注入層の不純物濃度が１０１９〜１０２０ａｔｏｍｓ／ｃｍ３となるように行うことが好適である。イオン注入が終了したら、周辺回路領域ＰＦＡを覆うマスク膜（不図示）を除去し、１０００℃、１０秒の熱処理を施す。これにより、活性領域Ｋｍの表面に、ｎ型不純物を有する上部拡散層５が形成される。なお、上記の熱処理は、下部拡散層７形成時の熱処理（後述）と併せて行ってもよい。
【００５３】
次に、図６及び図７（ａ）〜（ｃ）に示すように、全面に多層マスク膜５１を形成する。多層マスク膜５１は、最上層にホトレジストを有し、下層に非晶質カーボン膜などの各種の膜を有する多層膜である。そして、リソグラフィ及び異方性ドライエッチング法により、多層マスク膜５１に、ゲートトレンチＧＴの形状を有する開口５１ａを形成する。開口５１ａのＸ方向の幅は、図６に示すように２Ｆとする。具体的には、例えばＦ＝３０ｎｍの場合には、開口５１ａのＸ方向の幅を６０ｎｍとする。その後、多層マスク膜５１をマスクとして用いる異方性ドライエッチングによってマスク絶縁膜１４をエッチングすることにより、開口５１ａの底面に、活性領域Ｋｍ（上部拡散層５）及び素子分離用絶縁膜３を露出させる。
【００５４】
次に、多層マスク膜５１をマスクとして用いる異方性ドライエッチングにより、まず素子分離用絶縁膜３を異方性エッチングする。そしてその後、多層マスク膜５１をマスクとして用いる異方性ドライエッチングにより、活性領域Ｋｍを異方性エッチングする。これにより、図８及び図９（ａ）〜（ｃ）に示すように、第１乃至第３の内側面ＧＴｓ１〜ＧＴｓ３並びに底面ＧＴｂを有するゲートトレンチＧＴと、第１及び第２の半導体ピラーＰ１，Ｐ２とが完成する。ただし、第３の内側面ＧＴｓ３は、周辺回路領域ＰＦＡ内に位置するゲートトレンチＧＴのＹ方向の終端面である。活性領域ＫｍのＸ方向の幅が４Ｆであり、ゲートトレンチＧＴのＸ方向の幅が２Ｆであることから、第１及び第２の半導体ピラーＰ１，Ｐ２のＸ方向の幅はそれぞれＦとなる。多層マスク膜５１は、ゲートトレンチＧＴの完成後に除去される。図８及び図９（ａ）〜（ｃ）には、多層マスク膜５１を除去した後の状態を示している。
【００５５】
なお、上記工程において素子分離用絶縁膜３を活性領域Ｋｍより先にエッチングするのは、ゲートトレンチＧＴ内にシリコンのバリが残存することを防止するためである。すなわち、素子分離用絶縁膜３は、図９（ａ）（ｂ）にも示されるように、下端から上端にかけて活性領域Ｋｍ側に傾いている。したがって、仮に活性領域Ｋｍを先にエッチングしたとすると、素子分離用絶縁膜３がマスクとなってエッチングされない部分が発生する。こうしてエッチングされなかった部分は、バリとしてゲートトレンチＧＴ内に残存することになる。素子分離用絶縁膜３を先にエッチングすることで、このようなバリの発生が防止される。
【００５６】
次に、ＣＶＤ(Chemical Vapor Deposition)法により、図１０（ａ）〜（ｃ）に示すように、シリコン窒化膜からなる厚さが例えば５ｎｍの犠牲膜５２を全面に形成する。その後、イオン注入法によりｎ型不純物として例えばリン又は砒素を、犠牲膜５２を通して、ゲートトレンチＧＴの底面ＧＴｂを構成する活性領域Ｋｍの表面に注入する。例えばリンを注入する場合、イオン注入の条件として、注入エネルギーを３０ｋｅＶ、ドーズ量を４×１０１５ａｔｏｍｓ／ｃｍ２とする。注入後、例えば１０００℃、１０秒の熱処理を施すことによって注入不純物を活性化させる。これにより、図１１（ａ）に示すように、活性領域Ｋｍ内に位置するゲートトレンチＧＴの底面ＧＴｂの全域に接する下部拡散層７が形成される。なお、ここで長時間の熱処理を行うと、注入不純物が第１及び第２の内側面ＧＴｓ１，ＧＴｓ２まで拡散し、下部拡散層７が第１及び第２の内側面ＧＴｓ１，ＧＴｓ２にも形成されてしまうことになるが、本実施の形態では、熱処理を１０秒間という短時間に留めることにより、注入不純物が第１及び第２の内側面ＧＴｓ１，ＧＴｓ２まで実質的に拡散する前に熱処理を終了するようにしている。なお、ここでいう「実質的に拡散する」とは、注入不純物の拡散量が、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２を下部拡散層７の一部として機能させる程度にまで達することを意味する。
【００５７】
下部拡散層７は、上述したように、その底面が素子分離用絶縁膜３の底面よりも浅い場所（半導体基板２の表面、すなわちゲートトレンチＧＴの上端に近い場所）に位置するよう形成される。具体的には、素子分離用絶縁膜３を、上述したように膜厚２８０ｎｍで形成し、下部拡散層７を、その底面が半導体基板２の表面（ゲートトレンチＧＴの上端）から１８０ｎｍの場所に位置するように形成することが好ましい。
【００５８】
ここで、上記工程においてイオン注入前に犠牲膜５２を形成するのは、不純物が第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に注入されないようにするためである。仮に犠牲膜５２を形成しないでイオン注入を行ったとすると、不純物が第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に注入されることになるが、こうして内側面に注入される不純物の濃度は制御できないので、これによりセルトランジスタＴｒ１，Ｔｒ２の閾値電圧がばらつくことになる。犠牲膜５２を形成して第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に不純物が注入されないようにすることで、このような問題を回避できる。
【００５９】
また、本実施の形態では全面に犠牲膜５２を形成した状態でイオン注入工程を実施しているが、本発明はこれに限られるものではない。例えば、全面に犠牲膜５２を形成した後、異方性ドライエッチング法による全面エッチバックによってゲートトレンチＧＴの第１乃至第３の内側面ＧＴｓ１〜ＧＴｓ３のみに犠牲膜５２を残し、その状態（底面ＧＴｂが露出した状態）でイオン注入を実施してもよい。
【００６０】
次に、熱リン酸溶液を用いたウェットエッチングにより、図１２（ａ）〜（ｃ）に示すように、シリコン窒化膜からなる犠牲膜５２を選択的に除去する。このときのエッチング量は、マスク絶縁膜１４がエッチングされない程度とする。これにより、ゲートトレンチＧＴ内では、第１乃至第３の内側面ＧＴｓ１〜ＧＴｓ３並びに底面ＧＴｂが露出する。
【００６１】
次に、図１３（ａ）に示すように、活性領域Ｋｍを構成する第１及び第２の内側面ＧＴｓ１，ＧＴｓ２並びに底面ＧＴｂに、ゲート絶縁膜８を形成する。具体的には、相対的に低温の高濃度酸素ラジカル雰囲気中で熱酸化（第１の熱酸化）を行う第１の酸化工程と、相対的に高温の酸化性雰囲気中で熱酸化（第２の熱酸化）を行う第２の酸化工程とを順次実施することにより、ゲート絶縁膜８を形成する。この方法により形成されたゲート絶縁膜８は、底面ＧＴｂに形成される部分が、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成される部分に比べて１．５倍〜３倍の膜厚を有するシリコン酸化膜となる。以下、工程ごとに詳しく説明する。
【００６２】
第１の酸化工程にかかる熱酸化は、いわゆる「低温高速ラジカル酸化法」による熱酸化である。これは、５００℃以下の高濃度酸素ラジカル雰囲気中で行う熱酸化によってシリコンの表面にシリコン酸化膜を形成する方法であり、ＳＰＡ(Slot Plane Antena)を装備するマイクロ波表面波プラズマ処理装置により実現される。この種の装置としては、例えば東京エレクトロン株式会社の「Ｔｒｉａｓ（登録商標）  ＳＰＡ」が知られており、これを用いて上記雰囲気中で熱酸化を行うことで、高品質のシリコン酸化膜を得ることができる。
【００６３】
本願発明の発明者らは、幾多の実験を繰り返した結果、低温高速ラジカル酸化法によってゲートトレンチＧＴ内にシリコン酸化膜を形成した場合、底面ＧＴｂに形成される部分の膜厚が、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成される部分の膜厚に比べて厚くなるという知見を得た。具体的な例を挙げると、例えば４００℃以下の高濃度酸素ラジカル雰囲気中での熱酸化により第１乃至第３の内側面ＧＴｓ１〜ＧＴｓ３に膜厚３ｎｍのシリコン酸化膜を形成した場合、底面ＧＴｂには膜厚６ｎｍのシリコン酸化膜が形成される。したがって、本実施の形態では、まず第１の酸化工程により、底面ＧＴｂに形成される部分の膜厚が第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成される部分の膜厚の２倍程度であるシリコン酸化膜を形成する。
【００６４】
なお、５００℃以下の「低温」で熱酸化を行うことで、熱酸化がセルトランジスタＴｒ１，Ｔｒ２のしきい値電圧に影響を与えてしまうことも防止できる。すなわち、仮に例えば７００℃以上の「高温」の雰囲気中で熱酸化を行ったとすると、底面ＧＴｂに露出している下部拡散層７からｎ型不純物が外方拡散し、第１乃至第３の内側面ＧＴｓ１〜ＧＴｓ３に付着する。この付着物は、チャネル部分の不純物濃度を変化させ、その結果としてセルトランジスタＴｒ１，Ｔｒ２のしきい値電圧が変化してしまう。５００℃以下の「低温」で熱酸化を行うようにすれば、下部拡散層７からのｎ型不純物の外方拡散が起きないので、このようなしきい値電圧の変化は発生しない。ところで、一旦「低温」での熱酸化によりシリコン酸化膜を形成した後は、このシリコン酸化膜がバリアとして機能するので、「高温」で熱酸化を行ったとしても、下部拡散層７からのｎ型不純物の外方拡散は発生しない。以下に説明する第２の酸化工程はこの性質を利用するもので、第１の酸化工程によるシリコン酸化膜が形成された後に、７００℃以上の「高温」で熱酸化を行う。以下、詳しく説明する。
【００６５】
第２の酸化工程は、具体的には、水蒸気（Ｈ２Ｏ）を含む７５０℃〜８００℃の酸化性雰囲気中で熱酸化を行う工程である。第２の酸化工程により形成されるシリコン酸化膜の膜厚は、半導体基板２の表面中の不純物濃度によって異なる。具体的に説明すると、半導体基板２のうち第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に露出している部分は、１０１５〜１０１６ａｔｏｍｓ／ｃｍ３の低濃度ｐ型不純物（ボロンなど）を含有している。一方、半導体基板２のうち底面ＧＴｂに露出している部分（下部拡散層７）は、１０２０〜１０２１ａｔｏｍｓ／ｃｍ３の高濃度ｎ型不純物を含有している。この条件の下で、水蒸気（Ｈ２Ｏ）を含む７５０℃〜８００℃の酸化性雰囲気中での熱酸化を行うと、底面ＧＴｂに形成されるシリコン酸化膜の膜厚は、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成されるシリコン酸化膜の膜厚に比べ、１．５倍〜３倍の範囲で厚くなる。これは、不純物の増速酸化現象によるものである。このように、第２の酸化工程においても、底面ＧＴｂに形成されるシリコン酸化膜の膜厚が、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成されるシリコン酸化膜の膜厚に比べて厚くなる。
【００６６】
具体的な膜厚の数値を挙げる。本実施の形態では、まず第１の酸化工程によって、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に厚さが例えば１ｎｍのシリコン酸化膜を形成すると同時に、底面ＧＴｂに厚さが例えば２ｎｍのシリコン酸化膜を形成する。次いで第２の酸化工程によって、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成されているシリコン酸化膜の厚さを例えば２ｎｍ増加させ、底面ＧＴｂに形成されているシリコン酸化膜の厚さを例えば６ｎｍ増加させる。こうすることで、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成される部分の膜厚が３ｎｍであり、底面ＧＴｂに形成される部分の膜厚が８ｎｍであるゲート絶縁膜８が形成される。
【００６７】
なお、第１の酸化工程だけでも最終的に上記の膜厚を有するゲート絶縁膜８を形成することは可能であるが、上述したマイクロ波表面波プラズマ処理装置は枚葉処理装置であるため、生産性に難がある。一方、第２の酸化工程は、炉体を用いて複数の半導体基板を同時に処理するバッチ処理装置で実施できるので、上記のように第１の酸化工程と第２の酸化工程とを組み合わせてゲート絶縁膜８を形成することが好ましい。
【００６８】
次に、図１４（ａ）〜（ｃ）に示すように、全面に厚さが例えば３．５ｎｍのバリア膜９を形成する。これによりゲートトレンチＧＴの内表面をバリア膜９で覆った後、ゲートトレンチＧＴを埋設する膜厚の低抵抗金属膜１０を成膜する。バリア膜９は、窒化チタンなどの金属窒化膜からなる金属膜であり、四塩化チタンとアンモニアを原料ガスとするＣＶＤ法で形成することが好適である。低抵抗金属膜１０は、バリア膜９より抵抗率の小さいタングステンなどの金属材料からなり、六フッ化タングステンを原料ガスとし、モノシラン（ＳｉＨ４）もしくは水素を還元ガスとするＣＶＤ法で形成することが好適である。
【００６９】
次に、異方性ドライエッチング法を用いるエッチバックにより、図１５（ａ）（ｃ）に示すように、それぞれの上面がゲートトレンチＧＴ内に位置する程度まで、低抵抗金属膜１０及びバリア膜９をエッチングする。より詳しくは、これらの上面が上部拡散層５の下面より下に位置する程度まで、低抵抗金属膜１０及びバリア膜９をエッチングする。別の言い方をすれば、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２において、ゲート絶縁膜８を介してＸ方向に上部拡散層５と重ならない位置まで、低抵抗金属膜１０及びバリア膜９を掘り下げる。また、低抵抗金属膜１０及びバリア膜９の上面の活性領域Ｋｍの上面（ゲートトレンチＧＴの上端）からの深さが、上部拡散層５の下面の活性領域Ｋｍの上面からの深さよりも深くなるように、低抵抗金属膜１０及びバリア膜９を形成すると言ってもよい。
【００７０】
なお、この工程におけるエッチバックを実施する前に、低抵抗金属膜１０の上面をＣＭＰ法により平坦化しておくことが好ましい。この平坦化を実施しない場合、図１４（ａ）に示した低抵抗金属膜１０の上面の楔状の凹部が、エッチバック後の上面の形状に反映される。その結果、図１５に示すエッチバック後の低抵抗金属膜１０の平坦性が損なわれ、その後の加工が難しくなる。
【００７１】
この工程におけるエッチバックを実施した後、低抵抗金属膜１０及びバリア膜９の上面と、マスク絶縁膜１４の上面との間には、図１５（ａ）に示す段差Ｓが発生する。上述したように、本実施の形態ではマスク絶縁膜１４の厚さを３０ｎｍとしているので、段差Ｓは８０ｎｍ程度となる。
【００７２】
次に、ＣＶＤ法により、図１６（ａ）〜（ｃ）に示すように、厚さ１５ｎｍのシリコン窒化膜からなるキャップ絶縁膜１１を全面に形成する。このシリコン窒化膜は、ジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料ガスとし、温度６７０℃、圧力１Ｔｏｒｒの低圧雰囲気で形成する。キャップ絶縁膜１１を形成したら、異方性ドライエッチング法により、これをエッチバックする。これにより、キャップ絶縁膜１１は、図１８（ａ）に示すように、ゲートトレンチＧＴの第１乃至第３の内側面ＧＴｓ１〜ＧＴｓ３に形成されたサイドウォール形状の絶縁膜となる。また、ゲートトレンチＧＴ以外の部分は、マスク絶縁膜１４に覆われた状態となる。キャップ絶縁膜１１のＸ方向の幅は、約１５ｎｍ（＝Ｆ／２）とすることが好ましい。
【００７３】
次に、図１９及び図２０（ａ）〜（ｃ）に示すように、マスク膜５５を全面に形成する。そして、図１９及び図２０（ｃ）に示すように、このマスク膜５５に、キャップ絶縁膜１１のうちゲートトレンチＧＴの第３の内側面ＧＴｓ３に接する部分を露出させる開口５５ａを形成する。開口５５ａのＹ方向の幅は３０ｎｍとする。その後、マスク膜５５をマスクとする異方性ドライエッチング法を行うことにより、開口５５ａ内に露出しているキャップ絶縁膜１１をエッチングし、バリア膜９及び低抵抗金属膜１０の上面の一部を露出させる。図示していないが、この工程は、ゲートトレンチＧＴのＹ方向の反対側の端部についても同時に実施する。
【００７４】
次に、図２１及び図２２（ａ）〜（ｃ）に示すように、マスク膜５５をアッシング等により除去する。そして、キャップ絶縁膜１１及びマスク絶縁膜１４をマスクとする異方性ドライエッチングにより、低抵抗金属膜１０、バリア膜９，及び活性領域Ｋｍの底面に形成されているゲート絶縁膜８をエッチングする。この異方性ドライエッチングには、六フッ化硫黄（ＳＦ６）、塩素（Ｃｌ２）を主成分とする混合ガスプラズマを用いることが好適である。これにより、ゲートトレンチＧＴ内に埋設されていた低抵抗金属膜１０及びバリア膜９は、ゲートトレンチＧＴのＸ方向の中央で、２つの部分に分離される。この２つの部分の一方は第１のワード線ＷＬ１となり、他方は第２のワード線ＷＬ２となる。こうして形成される第１及び第２のワード線ＷＬ１，ＷＬ２それぞれのＸ方向の幅は、約１０ｎｍ（＝Ｆ／３）となる。
【００７５】
また、図２２（ｃ）に示すように、ゲートトレンチＧＴのＹ方向端部に形成されていたバリア膜９及び低抵抗金属膜１０がエッチングされ、その結果、ゲートトレンチＧＴのＹ方向端部に、素子分離用絶縁膜３の上面を露出させる空間Ｒが形成される。この空間Ｒが形成されたことにより、第１及び第２のワード線ＷＬ１，ＷＬ２が完全に分離される。
【００７６】
ここまでの工程により、ゲートトレンチＧＴ内には、第１及び第２のワード線ＷＬ１，ＷＬ２を側面とする新たなゲートトレンチＧＴ２が形成される。このゲートトレンチＧＴ２の底面には、図２１及び図２２（ａ）（ｂ）に示すように、下部拡散層７及び素子分離用絶縁膜３が露出する。第１及び第２のワード線ＷＬ１，ＷＬ２及びゲートトレンチＧＴ２が以上のような工程で形成されることから、第１及び第２のワード線ＷＬ１，ＷＬ２は、ゲートトレンチＧＴ２側の側面にバリア膜９を有していない。したがって、その分低抵抗金属膜１０の体積が大きくなっており、第１及び第２のワード線ＷＬ１，ＷＬ２の抵抗が低減されている。
【００７７】
次に、ＣＶＤ法により、ゲートトレンチＧＴ２の内表面を含む半導体基板２の全面に、厚さ１０ｎｍのシリコン窒化膜を形成する。そして、異方性ドライエッチング法によりシリコン窒化膜をエッチバックすることにより、図２３及び図２４（ａ）〜（ｃ）に示すように、ゲートトレンチＧＴ２の内側面を覆うサイドウォール絶縁膜１２を形成する。サイドウォール絶縁膜１２は、図２１等に示した空間Ｒ内にも形成される。
【００７８】
サイドウォール絶縁膜１２を形成したことにより、ゲートトレンチＧＴ２内には、サイドウォール絶縁膜１２を側面とする新たなゲートトレンチＧＴ３が形成される。こうして形成されるゲートトレンチＧＴ３のＸ方向の幅は、約１０ｎｍ（＝Ｆ／３）となる。なお、サイドウォール絶縁膜１２は、ゲート絶縁膜８とは異なる工程で形成している。したがって、その膜厚をゲート絶縁膜８よりも厚く形成することができる。具体的には、ゲート絶縁膜８のうち第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成される部分より厚い膜厚で、サイドウォール絶縁膜１２を形成することが好ましい。こうすることで、上述したように、後の工程で形成されるビット線コンタクトプラグＢＣと第１及び第２のワード線ＷＬ１，ＷＬ２との間に生ずる寄生容量を低減できる。また、絶縁耐圧を向上させることも可能になる。
【００７９】
次に、図２５及び図２６（ａ）に示すように、ゲートトレンチＧＴ３の内部を埋める埋設絶縁膜５７を形成する。この埋設絶縁膜５７は、ＣＶＤ法又は回転塗布法によって全面にシリコン酸化膜を成膜した後、キャップ絶縁膜１１、マスク絶縁膜１４、及びサイドウォール絶縁膜１２の表面に形成された部分をＣＭＰ法により除去することによって形成することが好適である。この工程の終了後、図２６（ａ）〜（ｃ）に示すように、半導体装置１の表面は面一の状態となる。
【００８０】
なお、埋設絶縁膜５７としてシリコン酸化膜を用いるのは、後述するビット線コンタクトホールＢＣａを形成する工程で、埋設絶縁膜５７をエッチングしつつキャップ絶縁膜１１、マスク絶縁膜１４、及びサイドウォール絶縁膜１２を残す必要があるからである。したがって、埋設絶縁膜５７の構成材料としては、シリコン酸化膜に限らず、キャップ絶縁膜１１、マスク絶縁膜１４、及びサイドウォール絶縁膜１２の構成材料とドライエッチング特性が異なる絶縁材料を用いればよい。
【００８１】
次に、リソグラフィにより周辺回路領域ＰＦＡの一部（活性領域Ｋｐを含む部分。以下、図２７に示すように「周辺回路領域ＰＦＡ１」という。）を露出させるマスク膜（不図示）を形成し、これをマスクとして用いるドライエッチングにより、周辺回路領域ＰＦＡ１を覆っているマスク絶縁膜１４を除去する。これにより、活性領域Ｋｐの上面が露出する。次いで、マスク膜を除去した後、図２８（ｂ）に示すように、露出した活性領域Ｋｐの上面にゲート絶縁膜３２を形成する。このゲート絶縁膜３２は、厚さ２〜５ｎｍのシリコン酸化膜又はＨｉｇｈ−Ｋ膜（高誘電率ゲート絶縁膜）、或いはこれらの積層膜によって形成することが好適である。
【００８２】
ゲート絶縁膜３２を形成したら、次に厚さ１０ｎｍの導体膜３５を全面に成膜し、リソグラフィとドライエッチング法を用いて、周辺回路領域ＰＦＡ１のみに残存させる。導体膜３５は、１０２０〜１０２１ａｔｏｍｓ／ｃｍ３のｎ型不純物を含有するシリコン膜で形成することが好ましい。ここで、導体膜３５の厚さを１０ｎｍとしていることから、メモリセル領域に形成されている厚さ３０ｎｍのマスク絶縁膜１４の上面と導体膜３５の上面との間には１５ｎｍ程度の段差が生じている。すなわち、導体膜３５の上面は、マスク絶縁膜１４の上面より１５ｎｍ低い位置となっている。
【００８３】
なお、周辺回路領域ＰＦＡ１におけるゲート絶縁膜３２及び導体膜３５の形成は、この段階ではなく、製造工程の最初に行ってもよい。具体的には、図４及び図５（ａ）〜（ｃ）に示した状態において、リソグラフィとドライエッチング法によりメモリセル領域ＭＣＡと周辺回路領域ＰＦＡ１を除く周辺回路領域ＰＦＡとのみにマスク絶縁膜１４を残存させ、露出した半導体基板２の表面に、上記と同様の方法によりゲート絶縁膜３２及び導体膜３５を形成することとしてもよい。
【００８４】
次に、リソグラフィにより、図２９及び図３０（ａ）〜（ｃ）に示すように、ビット線コンタクトプラグＢＣの形成位置に円形の開口５８ａを有するマスク膜５８を形成する。このマスク膜５８は、最下層に非晶質カーボン膜などのハードマスク材料を含む積層膜とすることが好適である。開口５８ａは、１つの活性領域Ｋｍあたり１個形成される。個々の開口５８ａの直径は、Ｆ値（３０ｎｍ）に等しい値とすることが好ましい。この場合、向かい合うサイドウォール絶縁膜１２間の距離が１０ｎｍ（＝Ｆ／３）となっていることから、開口５８ａの底面には、埋設絶縁膜５７だけでなくサイドウォール絶縁膜１２も露出する。この状態で、シリコン窒化膜のエッチング速度よりもシリコン酸化膜のエッチング速度が速い条件の下で異方性ドライエッチングを行うことにより、埋設絶縁膜５７を貫通するビット線コンタクトホールＢＣａを自己整合的に形成する。ビット線コンタクトホールＢＣａのＸ方向の最大幅は、向かい合うサイドウォール絶縁膜１２の間の距離によって規定され、１０ｎｍ（＝Ｆ／３）となる。ビット線コンタクトホールＢＣａの底面には、下部拡散層７が露出する。なお、埋設絶縁膜５７の選択エッチングには、例えば、オクタフロロシクロブタン（Ｃ４Ｆ８）などの高次フロロカーボンガスとアルゴンと酸素の混合ガスプラズマを用いることが好適である。
【００８５】
次に、マスク膜５８を除去した後、図３１（ａ）〜（ｃ）に示すように、厚さが例えば４０ｎｍの導体膜３６を全面に成膜する。導体膜３６の成膜量は、ビット線コンタクトホールＢＣａが導体膜３６で埋め尽くされる程度以上とする。その後、ＣＭＰ法を用い、メモリセル領域ＭＣＡに形成されているキャップ絶縁膜１１の上面が露出するまで、導体膜３６を平坦化エッチバックする。これにより、ビット線コンタクトホールＢＣａの内部が導体膜３６で満たされ、下部拡散層７に接続するビット線コンタクトプラグＢＣが形成される。一方、周辺回路領域ＰＦＡ１（図２７）に関しては、導体膜３６の平坦化により導体膜３６の上面とマスク絶縁膜１４の上面とが面一になることから、厚さ１５ｎｍの導体膜３６が残存する。なお、導体膜３６は、１０２０〜１０２１ａｔｏｍｓ／ｃｍ３のｎ型不純物を含有するシリコン膜で形成することが好適である。より低抵抗の金属膜で導体膜３６を形成してもよい。
【００８６】
なお、導体膜３６の成膜方法としては、初めに不純物を含む非晶質シリコン膜を成膜し、熱処理によって多結晶シリコン膜に変化させる方法を用いてもよい。この方法については、後ほど第２の実施の形態で詳しく説明する。
【００８７】
導体膜３６の平坦化が完了したら、次に、全面に導体膜３７を形成し、さらに、シリコン窒化膜であるカバー絶縁膜１５を積層形成する。導体膜３７は、下から順に、チタンシリサイドなどの金属シリサイド膜、窒化チタンなどの金属窒化膜、タングステンシリサイド膜、タングステン膜からなる積層金属で形成することが好適である。このうち、少なくともタングステン膜は、スパッタ法を用いて形成することが好適である。また、カバー絶縁膜１５は、ＣＶＤ法によって形成することが好適である。
【００８８】
次に、リソグラフィと異方性ドライエッチング法により、カバー絶縁膜１５、導体膜３７，３６，３５を順次エッチングする。これにより、図３２及び図３３（ａ）〜（ｃ）に示すように、メモリセル領域ＭＣＡに、ビット線コンタクトプラグＢＣの上面に接続され、かつＸ方向に延伸する直線状のビット線ＢＬが形成される。ビット線ＢＬは、導体膜３７によって構成される。また、周辺回路領域ＰＦＡに、Ｙ方向に延伸する直線状のゲート電極ＧＥが形成される。ゲート電極ＧＥは、導体膜３５，３６からなる多結晶シリコン電極と、この多結晶シリコン電極の上面に形成されたメタル電極である導体膜３７とからなるポリメタル構造となる。
【００８９】
ビット線ＢＬ及びゲート電極ＧＥの構造について、より詳しく説明する。以下で挙げる膜厚の数値はすべて例示であり、各膜の膜厚がここで挙げた数字に限定されるものではない。まずビット線ＢＬのうちビット線コンタクトプラグＢＣの上面に接触する部分は、下から順に、２ｎｍ厚の金属シリサイド膜、５ｎｍ厚の窒化チタン膜、２ｎｍ厚のタングステンシリサイド膜、及び３０ｎｍ厚のタングステン膜が積層された積層膜となる。金属シリサイド膜は、具体的にはチタンシリサイド膜であってもよいし、コバルトシリサイド膜やニッケルシリサイド膜であってもよい。一方、ビット線コンタクトプラグＢＣの上面に接触しない部分は、下層にシリコン膜を有していない積層金属膜（導体膜３７）のみによって構成される。
【００９０】
ゲート電極ＧＥは、１０ｎｍ厚の導体膜３５と１５ｎｍ厚の導体膜３６からなる多結晶シリコン電極と、２ｎｍ厚の金属シリサイド膜、５ｎｍ厚の窒化チタン膜、２ｎｍ厚のタングステンシリサイド膜、及び３０ｎｍ厚のタングステン膜からなる積層メタル電極である導体膜３７とが、下から順に積層された構成となる。
【００９１】
次に、リソグラフィにより、メモリセル領域ＭＣＡを覆うホトレジスト（不図示）を形成する。そして、活性領域Ｋｐの表面に、イオン注入法を用いて、ｎ型不純物、例えばリン又は砒素をゲート絶縁膜３２を通して注入する。これにより、図３３（ｂ）に示すように、周辺回路領域ＰＦＡの拡散層３０，３１が形成される。
【００９２】
次に、図３４及び図３５（ａ）〜（ｃ）に示すように、シリコン窒化膜であるライナー絶縁膜１６を１０ｎｍ程度の厚さで全面に成膜する。これにより、ビット線ＢＬ及びゲート電極ＧＥ及びこれらの上面に形成されているカバー絶縁膜１５の全体が、ライナー絶縁膜１６に覆われる。その後、ビット線ＢＬ及びゲート電極ＧＥに対応する凸部を埋設する膜厚で、ポリシラザンを含有する塗布膜（不図示）を全面に成膜する。そして、酸化性雰囲気での熱処理を行うことによりポリシラザンを層間絶縁膜１７に改質させ、さらにＣＭＰ法により、この層間絶縁膜１７の表面を平坦化する。
【００９３】
次に、リソグラフィにより、図１に示した第１及び第２のストレージノードコンタクトプラグＳＣ１，ＳＣ２、配線コンタクトプラグＬＣ１，ＬＣ２、並びに第１及び第２のワードコンタクトプラグＷＣ１，ＷＣ２のそれぞれに対応する位置に開口部を有するマスク膜（不図示）を形成する。そして、このマスク膜を用いて下層の絶縁膜を順次エッチングすることにより、図３４及び図３５（ａ）〜（ｃ）に示すように、上部拡散層５を露出させるコンタクトホール６０、拡散層３０，３１を露出させるコンタクトホール６１、及び第１及び第２のワード線ＷＬ１，ＷＬ２を露出させるコンタクトホール６２を形成する。そして、これらコンタクトホール６０〜６２の内部を埋める金属導体を形成し、ＣＭＰ法によって平坦化を行うことで、図１に示した第１及び第２のストレージノードコンタクトプラグＳＣ１，ＳＣ２、配線コンタクトプラグＬＣ１，ＬＣ２、並びに第１及び第２のワードコンタクトプラグＷＣ１，ＷＣ２を形成する。その後は、上層配線３８、層間絶縁膜１８，１９、セルキャパシタＣ１，Ｃ２、層間絶縁膜２０、配線コンタクトプラグ２５，４０、上層配線２６，４１、保護絶縁膜２１を順次形成することにより、図１及び図２（ａ）〜（ｃ）に示した半導体装置１が完成する。
【００９４】
以上説明したように、本実施の形態による半導体装置１の製造方法によれば、ゲートトレンチＧＴの底面ＧＴｂにチャネルを有しない、ＳＯＩ構造のセルトランジスタを備える半導体装置を製造できる。
【００９５】
また、ゲート絶縁膜８のうち底面ＧＴｂに形成される部分の膜厚を、第１及び第２の内側面ＧＴｓ１，ＧＴｓ２に形成される部分の膜厚より厚くできるので、ゲート絶縁膜８のうち、高濃度不純物を含有する下部拡散層７の表面に位置する部分の絶縁耐圧を十分に確保できる。
【００９６】
また、少なくともゲートトレンチＧＴの第１乃至第３の内側面ＧＴｓ１〜ＧＴｓ３を覆う犠牲膜５２を形成してから、下部拡散層７を形成するためのイオン注入を行うので、第１乃至第３の内側面ＧＴｓ１〜ＧＴｓ３に不純物が注入されてしまうことを防止できる。
【００９７】
また、ゲートトレンチＧＴを形成する際、素子分離用絶縁膜３を活性領域Ｋｍより先にエッチングしているので、ゲートトレンチＧＴ内にシリコンのバリが残存することを防止できる。
【００９８】
なお、上記実施の形態では、ビット線コンタクトホールＢＣａを形成する際、図２９に示したように、円形の開口５８ａを有するマスク膜５８を用いたが、例えば直線状の開口を有するマスク膜５８を用いてビット線コンタクトホールＢＣａを形成することも可能である。
【００９９】
図３６及び図３７（ａ）〜（ｃ）は、このような変形例によるマスク膜５８を示す工程図である。これらの図は、上記実施の形態で説明した製造方法において、図２９及び図３０（ａ）〜（ｃ）を置き換えるものである。
【０１００】
本変形例では、図３６及び図３７（ａ）〜（ｃ）に示すように、マスク膜５８が、Ｘ方向に長い直線状のトレンチパターンである開口５８ｂを有している。開口５８ｂは、円形の開口５８ａと同様のリソグラフィによって形成すればよい。開口５８ｂの底面には、埋設絶縁膜５７及びサイドウォール絶縁膜１２に加え、キャップ絶縁膜１１及びマスク絶縁膜１４も露出する。したがって、この場合には、キャップ絶縁膜１１及びマスク絶縁膜１４をシリコン窒化膜で構成する必要がある。こうすることで、キャップ絶縁膜１１、マスク絶縁膜１４、及びサイドウォール絶縁膜１２がいずれもシリコン窒化膜となるから、この場合においても、上述したものと同じ条件（シリコン窒化膜のエッチング速度よりもシリコン酸化膜のエッチング速度が速い条件）で異方性ドライエッチングを行うことにより、埋設絶縁膜５７を貫通するビット線コンタクトホールＢＣａを形成することができる。ビット線コンタクトホールＢＣａを形成した後の工程は、上述したものと同一である。
【０１０１】
また、上記実施の形態で説明した半導体装置１の製造方法は、ビット線コンタクトプラグＢＣ（導体膜３６）をｎ型不純物を含有するシリコン膜で形成することを前提としていた。上述したように、ビット線コンタクトプラグＢＣは金属膜で形成してもよく、以下、この場合の製造方法について説明する。
【０１０２】
図３８（ａ）〜（ｃ）は、本実施の形態によるビット線コンタクトプラグＢＣを金属膜で形成する場合の工程図である。これらの図は、上述した製造方法において、図３１（ａ）〜（ｃ）を置き換えるものである。
【０１０３】
この場合、図３８（ａ）〜（ｃ）に示すように、導体膜３６の成膜をスキップし、導体膜３７を、キャップ絶縁膜１１、マスク絶縁膜１４、及び導体膜３５の各上面に直接形成する。具体的には、マスク膜５８（図２９）を除去した後、ビット線コンタクトホールＢＣａの内側を含む半導体基板２の全面に、厚さが例えば２ｎｍのチタン（Ｔｉ）膜を成膜する。このチタン膜の形成には、四塩化チタン（ＴｉＣｌ４）を原料ガスとする、温度６５０℃のプラズマＣＶＤ法を用いる。この方法で形成したチタン膜は、シリコンと接する部分でシリコンと反応し、成膜と同時にチタンシリサイドに変化する。これにより、ビット線コンタクトホールＢＣａの底面に露出している下部拡散層７の上面に堆積するチタン膜は、堆積と同時にチタンシリサイドとなる。一方、絶縁膜上ではシリサイド反応が生じないので、サイドウォール絶縁膜１２、キャップ絶縁膜１１、マスク絶縁膜１４、及び埋設絶縁膜５７の表面には、チタン膜が形成される。その後、同一成膜装置内で、プラズマを停止し、四塩化チタンに加えてアンモニアを同時に供給することにより、厚さが例えば５ｎｍの窒化チタン膜を連続して形成する。この時、絶縁膜上に形成されていたチタン膜は、窒化されて窒化チタン膜に変化する。つまり、下部拡散層７上面にはチタンシリサイド膜と窒化チタン膜との積層膜が形成される一方、絶縁膜上には窒化チタン単層膜が形成される。ビット線コンタクトホールＢＣａのＸ方向の幅が上述のように１０ｎｍとなっているので、厚さが５ｎｍの窒化チタン膜を形成すると、ビット線コンタクトホールＢＣａは窒化チタン膜で埋められた状態となる。次に、窒化チタン膜の上面に、厚さが例えば２ｎｍのタングステンシリサイド膜と、厚さが例えば３０ｎｍのタングステン膜とを、スパッタ法を用いて順次形成する。こうして、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜、タングステン膜からなる導体膜３７が、ビット線コンタクトホールＢＣａ内と、キャップ絶縁膜１１、マスク絶縁膜１４、及び導体膜３５の各上面に同時に形成される。ビット線コンタクトホールＢＣａに形成された導体膜３７は、ビット線コンタクトプラグＢＣとなる。その後の工程は、上述したものと同一である。
【０１０４】
本変形例では、導体膜３７を各所に同時に形成しているにも関わらず、上述したように、ビット線コンタクトプラグＢＣを構成する部分はチタンシリサイド膜と窒化チタン膜の積層膜で構成され、その他の部分（ビット線ＢＬ及びゲート電極ＧＥを構成する部分）は、窒化チタン膜、タングステンシリサイド膜、及びタングステン膜の積層膜で構成される。これにより、ビット線コンタクトプラグＢＣを、抵抗の低い金属膜で形成することが実現される。
【０１０５】
図３９から図４６までの各図は、本発明の第２の実施の形態による半導体装置１の製造方法を説明するための工程図である。これらの図面のうち、図４１及び図４４は、半導体装置１の平面図である。図３９、図４０、及び図４２の（ａ）〜（ｃ）は、それぞれ図４１及び図４４に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。また、図４３、図４５、及び図４６の（ａ）〜（ｄ）は、それぞれ図４１及び図４４に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１の断面図である。図４１及び図４４の平面図は、それぞれ図４２及び図４５の断面図に対応している。
【０１０６】
本実施の形態と第１の実施の形態との違いは、半導体装置１の製造方法にある。具体的には、第１の実施の形態では、ゲートトレンチＧＴ３内を埋設絶縁膜５７で埋めてからビット線コンタクトホールＢＣａを開け、その中に導体膜３６を埋めることによってビット線コンタクトプラグＢＣを形成していた。そして、ビット線ＢＬ及びゲート電極ＧＥは、その後に形成していた。これに対して本実施の形態では、ゲートトレンチＧＴ３内を後述する導体膜７１で埋め、さらにビット線ＢＬを構成するための導体膜３７及びカバー絶縁膜１５を成膜した後、これらをビット線ＢＬ及びゲート電極ＧＥの形状にパターニングする。このとき、ゲートトレンチＧＴ３の導体膜７１も同時にパターニングすることにより、ビット線コンタクトプラグＢＣを形成する。導体膜７１のパターニングによってゲートトレンチＧＴ３内にできた間隙は、その後に成膜するライナー絶縁膜１６によって埋める。以下、図面を参照しながら、第１の実施の形態との相違点を中心に詳しく説明する。
【０１０７】
本実施の形態では、図４及び図５（ａ）〜（ｃ）に示した工程のすぐ後に、上述した周辺回路領域ＰＦＡ１にゲート絶縁膜３２及び導体膜３５を形成する（図２７及び図２８（ａ）〜（ｃ）を参照）。具体的には、上述したように、図４及び図５（ａ）〜（ｃ）に示した状態において、リソグラフィとドライエッチング法によりメモリセル領域ＭＣＡと周辺回路領域ＰＦＡ１を除く周辺回路領域ＰＦＡとのみにマスク絶縁膜１４を残存させ、露出した半導体基板２の表面に、ゲート絶縁膜３２及び導体膜３５を形成する。そして、その状態で、図６〜図２６を参照して説明した工程を進めることにより、図３９（ａ）〜（ｃ）に示した中間品が得られる。この中間品は、図２８に示した中間品から埋設絶縁膜５７を除去し、かつ導体膜３５の上面にもマスク絶縁膜１４が形成されたものとなっている。
【０１０８】
次に、周辺回路領域ＰＦＡ１以外の領域を覆うマスク膜７０を形成し、これをマスクとするエッチングを行うことにより、図４０（ａ）〜（ｃ）に示すように、マスク絶縁膜１４のうち導体膜３５の上面に形成された部分を除去する。これにより、周辺回路領域ＰＦＡ１は、導体膜３５が露出した状態となる。その後、マスク膜７０を除去し、ゲートトレンチＧＴ３の底面に下部拡散層７を露出させる。
【０１０９】
次に、ＣＶＤ法により、１０２０〜１０２１ａｔｏｍｓ／ｃｍ３のリンを含有する非晶質シリコン膜を全面に形成する。プラズマを用いない熱ＣＶＤ法で、例えばモノシラン（ＳｉＨ４）を原料ガスとする場合、シリコンを５８０℃以上の温度で成膜すると多結晶状態となり、５４０℃以下の温度で成膜すると非晶質状態となる。したがって、ここでは５４０℃以下の温度で成膜することになる。非晶質シリコン膜の成膜量は、ゲートトレンチＧＴ３内が完全に埋まる程度以上とする。具体的には、ゲートトレンチＧＴ３のＸ方向の幅は１０ｎｍであることから、３０ｎｍ程度成膜すればよい。
【０１１０】
非晶質シリコン膜の成膜後には、７５０℃、１０秒の熱処理を行う。これにより、非晶質シリコン膜が多結晶シリコン膜に変化するとともに、非晶質シリコン膜内の不純物が活性化され、図４１及び図４２（ａ）〜（ｃ）に示すである導体膜７１が形成される。なお、この熱処理はこの段階で行なわなければならないわけではなく、後の工程で実施してもよい。この方法により得られる多結晶シリコン膜（導体膜７１）は、成膜時に多結晶状態で成膜した多結晶シリコン膜に比べ、個々の結晶粒が大きくなり抵抗が低くなるという利点を有している。
【０１１１】
また、初めに非晶質シリコン膜を成膜していることにより、導体膜７１と下部拡散層７の間の接触抵抗の低下という効果も得られる。すなわち、導体膜７１となる非晶質シリコン膜は、ゲートトレンチＧＴ３の底面において、下部拡散層７を構成する半導体基板２と接触している。この状態で、上記の７５０℃、１０秒の熱処理が施されると、単結晶からなる半導体基板２を種とするシリコンの固相エピタキシャル成長が生じ、少なくとも接触部から２０ｎｍ程度の領域は、非晶質シリコン膜が単結晶シリコンに変化し、接触界面が消滅する。これにより、多結晶シリコン膜を直接形成した場合に比べ、導体膜７１と下部拡散層７の間の接触抵抗が低下することになる。
【０１１２】
導体膜７１（又は非晶質シリコン膜）を形成した後には、キャップ絶縁膜１１及びマスク絶縁膜１４の各上面が露出するまで、導体膜７１をＣＭＰ法により除去する。これにより、メモリセル領域ＭＣＡでは、ゲートトレンチＧＴ３内にのみ導体膜７１が残り、他の部分ではキャップ絶縁膜１１、マスク絶縁膜１４、及びサイドウォール絶縁膜１２が露出する。これは、周辺回路領域ＰＦＡ１以外の周辺回路領域ＰＦＡにおいても同様である。一方、周辺回路領域ＰＦＡ１には、導体膜７１が残存する。残存した導体膜７１の上面は、メモリセル領域ＭＣＡ等に露出したキャップ絶縁膜１１、マスク絶縁膜１４、及びサイドウォール絶縁膜１２の上面と面一の状態となる。
【０１１３】
次に、図４３（ａ）〜（ｄ）に示すように、全面に導体膜３７を形成し、さらに窒化シリコン膜からなるカバー絶縁膜１５を形成する。これらは、第１の実施の形態で説明したものと同じものである。
【０１１４】
次に、第１の実施の形態で図３２及び図３３（ａ）〜（ｃ）を参照しながら説明した手順と同様の手順で、ビット線ＢＬ及びゲート電極ＧＥを形成する。これにより、ゲートトレンチＧＴ３内のビット線ＢＬと平面的に見て重ならない領域には、導体膜７１が露出する。この状態で、カバー絶縁膜１５をマスクとする異方性ドライエッチングにより、露出している導体膜７１を選択的に除去する。その結果、図４４及び図４５（ｄ）に示すように、ゲートトレンチＧＴ３の底面に素子分離用絶縁膜３及び下部拡散層７の各上面が露出する。導体膜７１のエッチングは、これらの上面が露出した時点で停止する。ここまでの工程により、ゲートトレンチＧＴ３の内部には、Ｙ方向の幅がビット線ＢＬのＹ方向の幅に等しいビット線コンタクトプラグＢＣが形成される。この段階では、ゲートトレンチＧＴ３内でビット線コンタクトプラグＢＣが位置する以外の領域は空隙となっている。
【０１１５】
次に、第１の実施の形態で図３３（ｂ）を参照しながら説明した手順と同様の手順で、活性領域Ｋｐに拡散層３０，３１を形成する。そしてその後、第１の実施の形態と同様に、厚さ１０ｎｍのシリコン窒化膜からなるライナー絶縁膜１６を全面に形成する。これにより、ゲートトレンチＧＴ内の空隙がこのライナー絶縁膜１６で満たされるとともに、ビット線ＢＬ及びゲート電極ＧＥに起因する凸部を含む全面が、ライナー絶縁膜１６で覆われる。なお、ゲートトレンチＧＴのＸ方向の幅を１０ｎｍとしているので、ライナー絶縁膜１６の厚さを５ｎｍ以上とすれば、ゲートトレンチＧＴ内の空隙をライナー絶縁膜１６で埋めることができる。言い換えれば、ライナー絶縁膜１６でゲートトレンチＧＴ内の空隙が満たされるように、サイドウォール絶縁膜１２の厚さを調整してゲートトレンチＧＴのＸ方向の幅を制御すればよい。ライナー絶縁膜１６を形成した後は、第１の実施の形態の同様の工程を実施することにより、本実施の形態による半導体装置１が完成する。
【０１１６】
以上説明したように、本実施の形態による半導体装置１の製造方法によっても、ゲートトレンチＧＴの底面ＧＴｂにチャネルを有しない、ＳＯＩ構造のセルトランジスタを備える半導体装置を製造できる。
【０１１７】
また、不純物を含有する非晶質シリコン膜に熱処理を加えることによって導体膜７１を形成しているので、ビット線コンタクトプラグＢＣの抵抗の低下及びビット線コンタクトプラグＢＣと下部拡散層７の間の接触抵抗の低下という効果が得られる。
【０１１８】
ところで、本実施の形態で説明した半導体装置１の製造方法においても、図３８（ａ）〜（ｃ）に示した第１の実施の形態の変形例と同様、ビット線コンタクトプラグＢＣを金属膜で形成してもよい。以下、この場合の製造方法について説明する。
【０１１９】
図４７及び図４８は、本実施の形態によるビット線コンタクトプラグＢＣを金属膜で形成する場合の工程図である。図４７は、上述した製造方法において、図４２及び図４３を置き換えるものである。また、図４８は、上述した製造方法において、図４５を置き換えるものである。
【０１２０】
この場合、図４７（ａ）〜（ｄ）に示すように、導体膜７１の成膜をスキップし、導体膜８０をキャップ絶縁膜１１、マスク絶縁膜１４、及び導体膜３５の各上面に直接形成する。具体的な形成方法は、図３８（ａ）〜（ｃ）に示した第１の実施の形態の変形例と同様であるので、重複する説明は省略する。これにより、ビット線コンタクトプラグＢＣを、抵抗の低い金属膜で形成することが実現される。
【０１２１】
導体膜８０の上面にカバー絶縁膜１５を形成したら、図４８（ａ）〜（ｄ）に示すように、ビット線ＢＬ及びゲート電極ＧＥを形成し、さらにゲートトレンチＧＴ３内に露出している導体膜８０を選択的に除去する。以降の工程は、第２の実施の形態で説明したものと同一である。これにより、上述したように、ビット線コンタクトプラグＢＣを抵抗の低い金属膜で形成することが実現される。
【０１２２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１２３】
１                半導体装置
２                半導体基板
３，３ａ，３ｂ    素子分離用絶縁膜
５                上部拡散層
７                下部拡散層
８                ゲート絶縁膜
９                バリア膜
１０              低抵抗金属膜
１１              キャップ絶縁膜
１２              サイドウォール絶縁膜
１４              マスク絶縁膜
１５              カバー絶縁膜
１６              ライナー絶縁膜
１７〜２０        層間絶縁膜
２１              保護絶縁膜
２２              下部電極
２３              容量絶縁膜
２４              上部電極
２５，４０，ＬＣ１，ＬＣ２  配線コンタクトプラグ
２６，３８，４１  上層配線
３０，３１        拡散層
３２              ゲート絶縁膜
３５〜３７，７１，８０  導体膜
５１              多層マスク膜
５１ａ，５５ａ，５８ａ，５８ｂ  開口
５２              犠牲膜
５５，５８，７０  マスク膜
５７              埋設絶縁膜
６０〜６２        コンタクトホール
ＢＣ              ビット線コンタクトプラグ
ＢＣａ            ビット線コンタクトホール
ＢＬ              ビット線
Ｃ１，Ｃ２        セルキャパシタ
ＣＨ１，ＣＨ２    チャネル
ＧＥ              ゲート電極
ＧＴ，ＧＴ２，ＧＴ３  ゲートトレンチ
ＧＴｂ            ゲートトレンチＧＴの底面
ＧＴｓ１〜ＧＴｓ３  ゲートトレンチＧＴの内側面
Ｋｍ，Ｋｐ        活性領域
ＭＣＡ            メモリセル領域
Ｐ１，Ｐ２        半導体ピラー
ＰＦＡ，ＰＦＡ１  周辺回路領域
Ｒ                空間
ＳＣ１，ＳＣ２    ストレージノードコンタクトプラグ
Ｔｒ１，Ｔｒ２    セルトランジスタ
Ｔｒ３            周辺トランジスタ
ＷＣ１，ＷＣ２    ワードコンタクトプラグ
ＷＬ１，ＷＬ２    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013232447.tif 000009
【図８】
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【図９】
2013232447.tif 000011
【図１０】
2013232447.tif 000012
【図１１】
2013232447.tif 000013
【図１２】
2013232447.tif 000014
【図１３】
2013232447.tif 000015
【図１４】
2013232447.tif 000016
【図１５】
2013232447.tif 000017
【図１６】
2013232447.tif 000018
【図１７】
2013232447.tif 000019
【図１８】
2013232447.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2013232447.tif 000030
【図２９】
2013232447.tif 000031
【図３０】
2013232447.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
2013232447.tif 000040
【図３９】
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【図４０】
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【図４１】
2013232447.tif 000043
【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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