(57)【要約】【課題】低周波のシステムクロックを用いてＬＲＣＬＫとＢＣＬＫとの同期関係を保ち、消費電力を抑制する。【解決手段】システムクロックから第１クロックを生成する第１クロック生成手段と、前記システムクロックから、前記第１クロックの周波数よりも高い周波数の第２クロックを生成する第２クロック生成手段と、前記第１クロックの周期内に含まれる第２クロック数をカウントするカウント手段と、前記カウント手段により得られるカウント数が所定値になったときに出力されるアサート信号に基づいて、前記第２クロックの立下りエッジ又は立ち上がりエッジを、前記第１クロックの立下りエッジ又は立ち上がりエッジに同期するよう調整する調整手段とを有することにより上記課題を解決する。【選択図】図２
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【特許請求の範囲】
【請求項１】
システムクロックから第１クロックを生成する第１クロック生成手段と、
前記システムクロックから、前記第１クロックの周波数よりも高い周波数の第２クロックを生成する第２クロック生成手段と、
前記第１クロックの周期内に含まれる第２クロック数をカウントするカウント手段と、
前記カウント手段により得られるカウント数が所定値になったときに出力されるアサート信号に基づいて、前記第２クロックの立下りエッジ又は立ち上がりエッジを、前記第１クロックの立下りエッジ又は立ち上がりエッジに同期するよう調整する調整手段とを有することを特徴とするクロック生成装置。
【請求項２】
前記第２クロックに含まれるシステムクロック数をカウントするシステムクロックカウント手段を有し、
前記調整手段は、
前記第２クロックが、前記第１クロックの立下りエッジ又は立ち上がりエッジ直前に生成される最終クロックである場合に、前記システムクロックカウント手段により、前記システムクロック数をカウントしない期間を有するように制御することを特徴とする請求項１に記載のクロック生成装置。
【請求項３】
前記調整手段は、
前記第２クロックが前記最終クロックである場合に、前記第１クロックの変化点に同期するよう前記第２クロックのオン期間又はオフ期間の継続期間を制御することを特徴とする請求項２に記載のクロック生成装置。
【請求項４】
前記カウント手段は、
前記第１クロックの周期内に含まれる第２クロック数を所定値までカウントすることを特徴とする請求項１乃至３のいずれか一項に記載のクロック生成装置。
【請求項５】
前記調整手段は、
前記第２クロックの前記最終クロックの立下りエッジ又は立ち上がりエッジを、前記第１クロックの半周期ごとに前記第１クロックの立下りエッジ又は立ち上がりエッジに同期するよう調整することを特徴とする請求項２乃至４のいずれか一項に記載のクロック生成装置。
【請求項６】
前記第１のクロック半周期内に、前記第２のクロックの前記最終クロックが存在しない場合にエラーを検出するエラー検出手段を有する請求項５に記載のクロック生成装置。
【請求項７】
前記システムクロックの周波数は、
記憶手段にオーディオデータを送受信するときに使用するクロックの周波数に基づき設定されることを特徴とする請求項１乃至６のいずれか一項に記載のクロック生成装置。
【請求項８】
請求項１乃至７のいずれか一項に記載のクロック生成装置を有する情報処理装置。
【請求項９】
前記記憶手段に記憶されたオーディオデータを、前記調整手段により調整された第２クロックに同期して出力する出力手段を有する請求項８に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成装置、及び情報処理装置に関する。
【背景技術】
【０００２】
例えば、ＭＦＰ（Ｍｕｌｔｉｆｕｎｃｔｉｏｎ  Ｐｅｒｉｐｈｅｒａｌ）やプリンタ等における音声操作ガイダンスや、異常発生時のアラーム音発信、マイク入力による印刷動作の開始や停止、又はプロジェクタ等における音声付き動画の再生等、音声情報がデジタル化されたオーディオデータの需要がますます増えることが予想されている。上述した機器では、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に、オーディオデータの送受信を行うオーディオコントローラを搭載し、ＡＤ／ＤＡ変換を行うＣｏｄｅｃデバイスと接続することで、スピーカ出力やマイク入力を実現する。
【０００３】
ここで、図１は、従来のデジタル伝送フォーマットを説明する図である。上述したオーディオコントローラとＣｏｄｅｃデバイス間のオーディオデータを伝送する標準的なデジタル伝送フォーマットとしては、Ｉ２Ｓ（Ｔｈｅ  Ｉｎｔｅｒ−ＩＣ  Ｓｏｕｎｄ  Ｂｕｓ）等の方式が知られている。
【０００４】
図１に示すように、Ｉ２Ｓは、ＬＲＣＬＫ、ＢＣＬＫ（Ｂｉｔ  Ｃｌｏｃｋ）、Ｄａｔａ（Ｓｅｒｉａｌ  Ｄａｔａ）の３本の信号線で構成されている。ＬＲＣＬＫは、サンプリング周波数で動作するクロック信号で、例えばＬｅｆｔチャネルとＲｉｇｈｔチャネルを識別する。また、ＢＣＬＫは、各ビットの識別、抽出に用いられる信号である。また、Ｄａｔａは、オーディオデータをシリアル転送する信号である。
【０００５】
図１に示すＬＲＣＬＫ、ＢＣＬＫ、Ｄａｔａ（データ）の各信号は、相互に同期をとって動作させる必要がある。すなわち、有効データの開始位置（ＭＳＢ：Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）は、ＬＲＣＬＫの変化点からのＢＬＣＫのカウント数によって決定される。したがって、ＬＲＣＬＫの立ち上がりエッジ及び立下りエッジは、ＢＣＬＫの立下りエッジと同期しなければならない。なお、図１の例では、Ｄａｔａの有効ビット幅（ＭＳＢからＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ））の一例として１６ｂｉｔが示されている。
【０００６】
また、ＬＲＣＬＫは、サンプリング周波数で動作し、標本化（サンプリング）レートを決定するクロック信号である。したがって、ＬＲＣＬＫは、例えばＣＤなら４４．１ｋＨｚ、ＤＶＤやブルーレイディスクなら４８ｋＨｚや９６ｋＨｚ等、各種規格で定められた周波数で動作する必要がある。
【０００７】
なお、オーディオコントローラでは、ＬＲＣＬＫやＢＣＬＫを生成するときに、サンプリング周波数の２ｎ逓倍のクロックを用いることが知られている。例えば、ＬＲＣＬＫを４４．１ｋＨｚで生成するとき、その５１２逓倍の原振クロック（２２．５７９ＭＨｚ）を用いてＢＣＬＫを生成することにより、規格で定められたサンプリング周波数を用いて、ＬＲＣＬＫとＢＣＬＫとを所定の同期関係に保つ。
【０００８】
しかしながら、例えば４４．１ｋＨｚと４８ｋＨｚの両方のサンプリング周波数に対応するオーディオコントローラでは、それぞれのサンプリング周波数に応じた複数の原振クロックを入力しなければならない。したがって、原振クロックを生成する水晶発振器を複数搭載しなければならず、原価高騰につながるというデメリットがある。
【０００９】
そこで、例えば１ＧＨｚのクロック（サンプリング周波数のｎ逓倍関係でなくても良い）等、高周波の原振クロックを入力して、原振クロックのカウント値に基づいて、ＬＲＣＬＫやＢＣＬＫをオン／オフさせることによりクロックを生成することが知られている。この方法では、原振クロックのカウント値をレジスタ設定値と比較して、ＬＲＣＬＫやＢＣＬＫを生成するため、任意のサンプリング周波数に対応することができる。
【００１０】
なお、従来では、任意のサンプリングレートに対応するシステムクロックを生成するため、ＬＲＣＬＫ１周期のシステムクロックのカウント値に応じて、システムクロックを間引くマスク信号を用いる方法が知られている（例えば、特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した従来の手法では、高周波の原振クロックを入力してＬＲＣＬＫ及びＢＣＬＫを生成しなければならないため、消費電力が増大してしまった。そこで、上述した１ＧＨｚのような高周波ではなく、それよりも低い周波数となる低周波を用いることが望まれるが、例えば低周波の原振クロックを用いたカウンタ方式では、以下のような問題が生じる。
【００１２】
図２は、従来の低周波の原振クロックを用いたカウント方式を説明する図である。なお、図２の例では、ＬＲＣＬＫ半周期をＬＲクロック分周値レジスタ等で７５６原振ＣＬＫとしてカウントし、ＢＣＬＫ周期をＢクロック分周値レジスタ等で１０原振ＣＬＫとしてカウントした例が示されている。
【００１３】
ここで、ＬＲＣＬＫを各種規格のサンプリング周波数で動作させ、図２の矢印（１）に示すように、ＬＲＣＬＫの立ち上がりエッジとＢＣＬＫの立下りエッジとを同期させたとしても、図２の矢印（２）に示すように、ＬＲＣＬＫの立下りエッジとＢＣＬＫの立下りエッジとを同期させることができない。
【００１４】
一方、ＢＣＬＫをカウント方式によりクロック生成し、ＢＣＬＫの１／ｎ分周でＬＲＣＬＫを生成する方法では、ＬＲＣＬＫとＢＣＬＫとの同期を保つことができても、ＬＲＣＬＫを各種規格で定められたサンプリング周波数で動作させることができない。
【００１５】
本発明は、上記の課題に鑑みてなされたものであり、低周波のシステムクロックを用いてＬＲＣＬＫとＢＣＬＫとの同期関係を保ち、消費電力を抑制するクロック生成装置、及び情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明のクロック生成装置は、システムクロックから第１クロックを生成する第１クロック生成手段と、前記システムクロックから、前記第１クロックの周波数よりも高い周波数の第２クロックを生成する第２クロック生成手段と、前記第１クロックの周期内に含まれる第２クロック数をカウントするカウント手段と、前記カウント手段により得られるカウント数が所定値になったときに出力されるアサート信号に基づいて、前記第２クロックの立下りエッジ又は立ち上がりエッジを、前記第１クロックの立下りエッジ又は立ち上がりエッジに同期するよう調整する調整手段とを有することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、低周波のシステムクロックを用いてＬＲＣＬＫとＢＣＬＫとの同期関係を保ち、消費電力を抑制することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】従来のデジタル伝送フォーマットを説明する図である。
【図２】従来の低周波の原振クロックを用いたカウント方式を説明する図である。
【図３】本実施形態に係るオーディオコントローラの回路構成の一例を示す図である。
【図４】ＬＲＣＬＫの生成動作を示すタイミングチャートである。
【図５】ＬＲＣＬＫの生成動作の流れを示すフローチャートである。
【図６】ＢＣＬＫ生成動作を示すタイミングチャートである。
【図７】ＢＣＬＫ個数カウンタの動作を示すタイミングチャートである。
【図８】ＢＣＬＫの最終クロックの生成動作を示すタイミングチャートである。
【図９】ＢＣＬＫ生成動作の流れを示すフローチャートである。
【図１０】ＣＬＫ全体の生成動作を示すタイミングチャートである。
【図１１】Ｉ２Ｓフォーマットでのオーディオデータ伝送波形を示す図である。
【図１２】Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄフォーマットでのオーディオデータ伝送波形を示す図である。
【図１３】Ｒｉｇｈｔ−Ｊｕｓｔｉｆｉｅｄフォーマットでのオーディオデータ伝送波形を示す図である。
【図１４】ＢＣＬＫのクロック数を少なくしたときのオーディオデータ伝送波形を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について詳細に説明する。
【００２０】
＜オーディオコントローラの回路構成＞
図３は、本実施形態に係るオーディオコントローラの回路構成の一例を示す図である。図３に示すように、オーディオコントローラ１０は、ＬＲＣＬＫ周期カウンタ１１と、ＢＣＬＫ周期カウンタ１２と、ＢＣＬＫ個数カウンタ１３と、レジスタ１４−１〜１４−３と、比較器１５−１〜１５−３と、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６と、オーディデータ入出力回路１７とを有するように構成される。なお、各構成は、例えばＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ：ハードウェア記述言語）等によって実現される。
【００２１】
ＬＲＣＬＫ周期カウンタ１１には、システムＣＬＫ２１が入力され、システムＣＬＫ２１のクロック数をカウントする。
【００２２】
レジスタ１４−１には、レジスタ情報２２により、第１クロックとしてのＬＲＣＬＫ２８の周期を決定するためのパラメータ（第１レジスタ値）が格納されている。
【００２３】
比較器１５−１は、ＬＲＣＬＫ周期カウンタ１１から出力されるカウンタ値と、レジスタ１４−１から得られる第１レジスタ値とを比較する。比較器１５−１は、カウンタ値と第１レジスタ値とが一致する場合に、一致信号２４をアサートして、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６に出力する。
【００２４】
ＢＣＬＫ周期カウンタ１２（システムクロックカウント手段）には、システムＣＬＫ２１が入力され、システムＣＬＫ２１のクロック数をカウントする。
【００２５】
レジスタ１４−２には、レジスタ情報２２により、第２クロックとしてのＢＣＬＫ２９の周期を決定するためのパラメータ（第２レジスタ値）が格納されている。
【００２６】
比較器１５−２は、ＢＣＬＫ周期カウンタ１２から出力されるカウンタ値と、レジスタ１４−２から得られる第２レジスタ値とを比較する。比較器１５−２は、カウンタ値と第２レジスタ値とが一致する場合に、一致信号２５をアサートして、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６と、ＢＣＬＫ個数カウンタ１３とに出力する。
【００２７】
なお、上述したシステムＣＬＫ２１は、例えば６６．６６ＭＨｚや１３３．３３ＭＨｚの周波数のクロックであり、オーディオデータ入出力回路１７に接続されている記憶手段とオーディオデータ入出力回路１７との間でオーディオデータ３０を送受信するときに使用するクロックと共用しても良い。
【００２８】
ＢＣＬＫ個数カウンタ１３（カウント手段）には、一致信号２５が入力される。ＢＣＬＫ個数カウンタ１３は、ＢＣＬＫ２９がオン（Ｈｉｇｈ状態）のときの一致信号２５をカウントすることにより、ＢＣＬＫ２９のクロック数（個数）をカウントする。
【００２９】
レジスタ１４−３には、レジスタ情報２２により、ＢＣＬＫ２９のクロック数を決定するための個数パラメータ（第３レジスタ値）が格納されている。この個数パラメータは、例えば、ＬＲＣＬＫ２８の半周期（すなわちサンプリング周期の１／２周期）におけるＢＣＬＫ２９のクロック数を示す。
【００３０】
比較器１５−３は、ＢＣＬＫ個数カウンタ１３から出力されるカウンタ値と、レジスタ１４−３から得られる第３レジスタ値とを比較する。比較器１５−３は、カウンタ値と第３レジスタ値とが一致する場合に、一致信号２６をアサートしてＬＲＣＬＫ／ＢＣＬＫ生成回路１６に出力する。
【００３１】
ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、入力される一致信号２４に基づいてＬＲＣＬＫ２８を生成して出力する。ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＬＲＣＬＫ２８を、一致信号２４のアサートタイミングに基づき、オン（Ｈｉｇｈ状態）又はオフ（Ｌｏｗ状態）を繰り返すクロック信号として生成する。このようにして、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、レジスタ１４−１に設定された第１レジスタ値に基づく周期のＬＲＣＬＫ２８を生成する。
【００３２】
また、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、入力される一致信号２５に基づいてＢＣＬＫ２９を生成して出力する。ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＢＣＬＫ２９を、一致信号２５のアサートタイミングに基づいて、オン（Ｈｉｇｈ状態）又はオフ（Ｌｏｗ状態）を繰り返すクロック信号として生成する。このようにして、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、レジスタ１４−２に設定された第２レジスタ値に基づく周期のＢＣＬＫ２９を生成する。なお、ＢＣＬＫ２９は、ＬＲＣＬＫ２８の周波数よりも高い周波数として生成される。
【００３３】
ここで、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、一致信号２６が入力されると、ＢＣＬＫ２９の立下りエッジ又は立ち上がりエッジを、ＬＲＣＬＫ２８の立下りエッジ又は立下りエッジに同期するように調整する。なお、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６による具体的な調整方法については後述する。
【００３４】
オーディオデータ入出力回路１７（出力手段）は、オーディオデータ入出力回路１７に接続されている記憶手段からオーディオデータ３０を読み出し、後述するＩ２Ｓフォーマット、Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄフォーマット、Ｒｉｇｈｔ−Ｊｕｓｔｉｆｉｅｄフォーマット等のデータ伝送フォーマットに応じて、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６から得られるＢＣＬＫ２９に同期させてデータ３１を出力する。
【００３５】
また、オーディオデータ入出力回路１７は、Ｉ２Ｓフォーマット、Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄフォーマット、Ｒｉｇｈｔ−Ｊｕｓｔｉｆｉｅｄフォーマット等のデータ伝送フォーマットで入力され、ＢＣＬＫ２９に同期されたデータ３１を、オーディオデータ３０として、オーディオデータ入出力回路１７に接続されている記憶手段へ書き込む。
【００３６】
なお、ＬＲＣＬＫ周期カウンタ１１と、ＢＣＬＫ周期カウンタ１２と、ＢＣＬＫ個数カウンタ１３と、レジスタ１４−１〜１４−３と、比較器１５−１〜１５−３と、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６とは、クロック生成装置に対応する。
【００３７】
また、ＬＲＣＬＫ周期カウンタ１１と、レジスタ１４−１と、比較器１５−１と、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６の一部とは、第１クロック生成手段に対応し、ＢＣＬＫ周期カウンタ１２と、レジスタ１４−２と、比較器１５−２と、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６の一部とは、第２クロック生成手段に対応する。また、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、調整手段に対応する。
【００３８】
本実施形態では、上述した構成により、システムＣＬＫ２１のクロック数に基づいて所定の周波数を有するＬＲＣＬＫ２８、ＢＣＬＫ２９を生成することが可能となる。また、例えば、ＢＣＬＫ２９の所定クロックのパルスの立下りエッジを、ＬＲＣＬＫ２８の立ち上がりエッジ又は立下りエッジに同期するように調整することが可能となる。
【００３９】
＜ＬＲＣＬＫ２８の生成動作例＞
次に、上述したＬＲＣＬＫ２８の生成動作の一例について説明する。図４は、ＬＲＣＬＫの生成動作を示すタイミングチャートである。また、図５は、ＬＲＣＬＫの生成動作の流れを示すフローチャートである。
【００４０】
なお、本実施形態では、一例として、ＬＲＣＬＫ２８の周波数（サンプリング周波数）を「４４．１ｋＨｚ」で生成し、システムＣＬＫ２１の入力信号周波数に「６６．６６６ＭＨｚ」を用いる例で説明するが、本実施形態においてはこれに限定されるものではない。例えば、ＬＲＣＬＫ２８の周波数は、ＤＶＤやブルーレイディスク等の音源に応じて設定することが可能である。
【００４１】
上述の場合には、ＬＲＣＬＫ２８の半周期分に相当するシステムＣＬＫ２１のクロック数は、「７５６」となる。したがって、例えば「０」から開始するＬＲＣＬＫ周期カウンタ１１の場合、カウンタ値が「７５５」となると、一致信号２４がＬＲＣＬＫ／ＢＣＬＫ生成回路１６に入力される。
【００４２】
図４のタイミングチャートに示すように、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＬＲＣＬＫ２８を生成するときに、システムＣＬＫ２１の立ち上がりに同期して、ＬＲＣＬＫ２８をオン（Ｈｉｇｈ状態）にするとともに、ＬＲＣＬＫ周期カウンタ１１のカウンタ値を０リセットする。
【００４３】
また、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＬＲＣＬＫ周期カウンタ１１のカウンタ値に応じて一致信号２４が入力されると、ＬＲＣＬＫ２８をオフ（Ｌｏｗ状態）とし、ＬＬＲＣＬＫ周期カウンタ１１のカウンタ値に応じて、次の一致信号２４が入力されると、ＬＲＣＬＫ２８をオンにする。
【００４４】
具体的には、図５に示すように、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＬＲＣＬＫ２８の生成を開始するときに、システムＣＬＫ２１の立ち上がりに同期して、ＬＲＣＬＫ２８を１セット（Ｈｉｇｈ状態）とする（Ｓ１０）。
【００４５】
また同時に、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、制御信号２７を出力することにより、ＬＲＣＬＫ周期カウンタ１１を０リセットして初期化する（Ｓ１１）。
【００４６】
ＬＲＣＬＫ周期カウンタ１１が、システムＣＬＫ２１の立ち上がりごとに、インクリメントされると（Ｓ１２）、比較器１５−１は、ＬＲＣＬＫ周期カウンタ１１のカウンタ値とレジスタ１４−１のレジスタ値（第１レジスタ値）とが一致するか否か判定する（Ｓ１３）。
【００４７】
本実施形態では、上述したように、ＬＲＣＬＫ２８の周波数を「４４．１ｋＨｚ」で生成し、システムＣＬＫの周波数に「６６．６６６ＭＨｚ」を用いるため、ＬＲＣＬＫの半周期分に相当するシステムＣＬＫ２１のクロック数は、「６６．６６６ＭＨｚ／（４４．１ｋＨｚ×２）≒７５６」となる。また、ＬＲＣＬＫ周期カウンタ１１は「０」からカウントを開始するため、「７５６−１＝７５５」となる。そこで、レジスタ１４−１には、比較対象パラメータとして、第１レジスタ値「７５５」を予め設定しておく。
【００４８】
比較器１５−１は、ＬＲＣＬＫ周期カウンタ１１のカウンタ値と第１レジスタ値とが一致したと判定すると（Ｓ１３において、Ｙｅｓ）、一致信号２４をアサートし、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６には、一致信号２４が入力される。なお、比較器１５−１は、ＬＲＣＬＫ周期カウンタ１１のカウンタ値と第１レジスタ値とが一致していないと判定すると（Ｓ１３において、Ｎｏ）、Ｓ１２の処理に戻る。
【００４９】
ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、一致信号２４が入力されると、ＬＲＣＬＫ２８を０リセット（Ｌｏｗ状態）とする（Ｓ１４）。また、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、制御信号２７を出力することにより、ＬＲＣＬＫ周期カウンタ１１を０リセットして初期化する（Ｓ１５）。
【００５０】
また、ＬＲＣＬＫ周期カウンタ１１が、システムＣＬＫ２１の立ち上がりごとに、インクリメントされると（Ｓ１６）、比較器１５−１は、ＬＲＣＬＫ周期カウンタ１１のカウンタ値と第１レジスタ値とが一致するか否か判定する（Ｓ１７）。
【００５１】
比較器１５−１は、ＬＲＣＬＫ周期カウンタ１１のカウンタ値と第１レジスタ値とが一致したと判定すると（Ｓ１７において、Ｙｅｓ）、一致信号２４をアサートし、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６には、一致信号２４が入力される。なお、比較器１５−１は、ＬＲＣＬＫ周期カウンタ１１のカウンタ値と第１レジスタ値とが一致していないと判定すると（Ｓ１７において、Ｎｏ）、Ｓ１６の処理に戻る。上述した処理により、ＬＲＣＬＫ２８の１周期の信号が生成される。
【００５２】
ここで、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＬＲＣＬＫ２８の生成を終了するか否か判定し（Ｓ１８）、ＬＲＣＬＫ２８の生成を終了しないと判定すると（Ｓ１８において、Ｎｏ）、Ｓ１０の処理に戻る。また、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＬＲＣＬＫ２８の生成を終了すると判定すると（Ｓ１８において、Ｙｅｓ）、処理を終了する。
【００５３】
上述したように、ＬＲＣＬＫ２８は、システムＣＬＫ２１のクロック数に基づいて所定の周波数により生成される。
【００５４】
＜ＢＣＬＫ２９の生成動作例＞
次に、上述したＢＣＬＫ２９の生成動作の一例について説明する。図６は、ＢＣＬＫ生成動作を示すタイミングチャートである。
【００５５】
なお、本実施形態では、一例として、ＬＲＣＬＫ２８の周波数を「４４．１ｋＨｚ」で生成し、システムＣＬＫ２１の入力信号周波数に「６６．６６６ＭＨｚ」を用いて、ＬＲＣＬＫ２８の半周期におけるＢＣＬＫ２９のクロック数を「３２」とする例で説明するが、本実施形態においてはこれに限定されるものではない。
【００５６】
上述の場合には、ＢＣＬＫ２９の周波数が「３．０３ＭＨｚ」となり、ＢＣＬＫ２９の半周期分に相当するシステムＣＬＫ２１のクロック数は、「１１」となる。したがって、例えば、「０」から開始するＢＣＬＫ周期カウンタ１２の場合、カウンタ値が「１０」となると、一致信号２５がＬＲＣＬＫ／ＢＣＬＫ生成回路１６に入力される。
【００５７】
図６のタイミングチャートに示すように、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＢＣＬＫ２９を生成するときに、システムＣＬＫ２１の立ち上がりに同期して、ＢＣＬＫ２９をオフ（Ｌｏｗ状態）にするとともに、ＢＣＬＫ周期カウンタ１２のカウンタ値を０リセットする。
【００５８】
また、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＢＣＬＫ周期カウンタ１２のカウンタ値に応じて一致信号２５が入力されると、ＢＣＬＫ２９をオン（Ｈｉｇｈ状態）にして、ＢＣＬＫ周期カウンタ１２のカウンタ値に応じて、次の一致信号２５が入力されると、ＢＣＬＫ２９をオフする。なお、このとき、一致信号２６はオフ（Ｌｏｗ状態）のままである。
【００５９】
上述したように、ＢＣＬＫ２９は、システムＣＬＫ２１のクロック数に基づいて所定の周波数により生成される。
【００６０】
次に、ＬＲＣＬＫ２８の半周期におけるＢＣＬＫ２９のクロック数について説明する。図７は、ＢＣＬＫ個数カウンタの動作を示すタイミングチャートである。
【００６１】
本実施形態では、一例として、ＬＲＣＬＫ２８の半周期におけるＢＣＬＫのクロック数を「３２」とする例で説明するが、本実施形態においてはこれに限定されるものではない。例えば、ＬＲＣＬＫ２８の半周期におけるＢＣＬＫ２９のクロック数は、「４８」、「６４」等、ＢＣＬＫ２９を入力する相手デバイスに対応して設定される。なお、このＬＲＣＬＫ２８の半周期におけるＢＣＬＫ２９のクロック数に応じて、上述したＢＣＬＫ２９の周波数も変更される。
【００６２】
上述の場合、図７のタイミングチャートに示すように、ＬＲＣＬＫ２８の半周期内で、例えば「０」から開始するＢＣＬＫ個数カウンタ１３のカウンタ値が「３１」となると、一致信号２６がＬＲＣＬＫ／ＢＣＬＫ生成回路１６に入力される。すなわち、ＬＲＣＬＫ２８の立下りエッジ又は立ち上がりエッジ直前に生成されるＢＣＬＫ２９の最終クロックがカウントされると、一致信号２６がＬＲＣＬＫ／ＢＣＬＫ生成１６に入力される。
【００６３】
次に、ＢＣＬＫ２９の最終クロックの生成動作についてタイミングチャートを用いて説明する。図８は、ＢＣＬＫの最終クロックの生成動作を示すタイミングチャートである。
【００６４】
図８に示すように、一致信号２５に応じてＢＣＬＫ２９が立下り、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６に、ＬＲＣＬＫ２８の半周期におけるＢＣＬＫ２９の最終クロックを示す一致信号２６が入力される。このとき、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、一致信号２６のアサート状態において、一回目の一致信号２５が入力されると、ＢＣＬＫ２９の最終クロックのエッジを立ち上げてオン（Ｈｉｇｈ状態）にし、２回目の一致信号２５が入力されても、オンのままとする。
【００６５】
ここで、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＬＲＣＬＫ２８の変化点（図８の例では立下り）を示す一致信号２４が入力されると、ＢＣＬＫ２９の最終クロックの立下りエッジを、ＬＲＣＬＫ２８の立下りエッジに同期させる。
【００６６】
このように、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＢＣＬＫ２９の最終クロックのパルス幅を調整することで、ＢＣＬＫ２９の最終クロックの立下りエッジをＬＲＣＬＫ２８の立下りエッジに同期させる。
【００６７】
上述したように、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＢＣＬＫ２９の最終クロックの立下りエッジ又は立ち上がりエッジをＬＲＣＬＫ２８の立ち上がり又は立下りエッジに同期させることが可能となる。
【００６８】
次に、上述したＢＣＬＫ２９の生成動作についてフローチャートを用いて説明する。図９は、ＢＣＬＫ生成動作の流れを示すフローチャートである。
【００６９】
図９に示すように、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＢＣＬＫ２９の生成を開始するときに、制御信号２７を出力することにより、ＢＣＬＫ個数カウンタ１３を０リセットし（Ｓ２１）、システムＣＬＫ２１の立ち上がりに同期して、ＢＣＬＫ２９を０リセット（Ｌｏｗ状態）とする（Ｓ２２）。なお、ＢＣＬＫ２９の生成開始時には、ＬＲＣＬＫ２８の生成開始時におけるＬＲＣＬＫ２８の立ち上がりに同期させてＢＣＬＫ２９を０リセットするものとする。
【００７０】
また同時に、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、制御信号２７を出力することにより、ＢＣＬＫ周期カウンタ１２を０リセットして初期化する（Ｓ２３）。
【００７１】
ＢＣＬＫ周期カウンタ１２が、システムＣＬＫ２１の立ち上がりごとに、インクリメントされると（Ｓ２４）、比較器１５−２は、ＢＣＬＫ周期カウンタ１２のカウンタ値とレジスタ１４−２のレジスタ値（第２レジスタ値）とが一致するか否か判定する（Ｓ２５）。
【００７２】
本実施形態では、上述したように、ＬＲＣＬＫ２８の周波数を「４４．１ｋＨｚ」とし、ＬＲＣＬＫ２８の半周期におけるＢＣＬＫ２９のクロック数を「３２」とし、ＣＬＫ２１の周波数に「６６．６６６ＭＨｚ」を用いるため、ＢＣＬＫ２９周波数は、「３．０３ＭＨｚ」となる。このとき、ＢＣＬＫ２９の半周期分に相当するシステムＣＬＫ２１のクロック数は、「６６．６６６ＭＨｚ／（３．０３ＭＨｚ×２）≒１１」となる。また、ＢＣＬＫ周期カウンタ１２は「０」からカウントを開始するため、「１１−１＝１０」となる。そこで、レジスタ１４−２には、比較対象パラメータとして、第２レジスタ値「１０」を予め設定しておく。
【００７３】
比較器１５−２は、ＢＣＬＫ周期カウンタ１２のカウンタ値と第２レジスタ値とが一致したと判定すると（Ｓ２５において、Ｙｅｓ）、一致信号２５をアサートし、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６には、一致信号２５が入力される。なお、比較器１５−２は、ＢＣＬＫ周期カウンタ１２のカウンタ値と第２レジスタ値とが一致していないと判定すると（Ｓ２５において、Ｎｏ）、Ｓ２４の処理に戻る。
【００７４】
ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、一致信号２５が入力されると、ＢＣＬＫ２９を１セット（Ｈｉｇｈ状態）とする（Ｓ２６）。また、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、制御信号２７を出力することにより、ＢＣＬＫ周期カウンタ１２を０リセットして初期化する（Ｓ２７）。
【００７５】
また、ＢＣＬＫ周期カウンタ１２が、システムＣＬＫ２１の立ち上がりごとに、インクリメントされると（Ｓ２８）、比較器１５−２は、ＢＣＬＫ周期カウンタ１２のカウンタ値と第２レジスタ値とが一致するか否か判定する（Ｓ２９）。
【００７６】
比較器１５−２は、ＢＣＬＫ周期カウンタ１２のカウンタ値とレジスタ１４−２のレジスタ値とが一致したと判定すると（Ｓ２９において、Ｙｅｓ）、一致信号２５をアサートし、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６には、一致信号２５が入力される。なお、比較器１５−２は、ＢＣＬＫ周期カウンタ１２のカウンタ値と第２レジスタ値とが一致していないと判定すると（Ｓ２９において、Ｎｏ）、Ｓ２８の処理に戻る。上述した処理により、ＢＣＬＫ２９の１周期の信号が生成される。
【００７７】
次に、比較器１５−３は、ＢＣＬＫ個数カウンタ１３のカウンタ値とレジスタ１４−３のレジスタ値（第３レジスタ値）とが一致するか否か判定する（Ｓ３０）。本実施形態では、上述したように、ＬＲＣＬＫ２８の半周期におけるＢＣＬＫ２９のクロック数を「３２」とし、ＢＣＬＫ個数カウンタ１３は「０」からカウントを開始するため、「３２−１＝３１」となる。そこで、レジスタ１４−３には、比較パラメータとして、第３レジスタ値「３１」を予め設定しておく。
【００７８】
比較器１５−３は、ＢＣＬＫ個数カウンタ１３のカウンタ値と第３レジスタ値とが一致していないと判定すると（Ｓ３０において、Ｎｏ）、ＢＣＬＫ個数カウンタ１３がインクリメントされて（Ｓ３１）、Ｓ２２の処理に戻る。
【００７９】
比較器１５−３は、ＢＣＬＫ個数カウンタ１３のカウンタ値と第３レジスタ値とが一致したと判定すると（Ｓ３０において、Ｙｅｓ）、一致信号２６をアサートする。
【００８０】
ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、一致信号２６が入力されると、上述したように一回目の一致信号２５が入力されたときに、ＢＣＬＫ２９の最終クロックのエッジを立ち上げてオン（Ｈｉｇｈ状態）にし、２回目の一致信号２５が入力されてもオンのままとし、制御信号２７を出力して、ＢＣＬＫ周期カウンタ１２を０リセットする（Ｓ３２）。このように、ＢＣＬＫ２９が最終クロックである場合には、ＢＣＬＫ周期カウンタ１２によりシステムＣＬＫ２１をカウントしない期間を設ける。
【００８１】
また、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＬＲＣＬＫ２９の変化点を示す一致信号２４が入力したか否か判定する（Ｓ３３）。
【００８２】
ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、一致信号２４が入力したと判定すると（Ｓ３３において、Ｙｅｓ）、ＢＣＬＫ２９の最終クロックの立下りエッジを、ＬＲＣＬＫ２８の立ち上がりエッジ又は立ち下がりエッジに同期させて、ＢＣＬＫ２９をＬｏｗ状態とする。なお、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、一致信号２４が入力していないと判定すると（Ｓ３３において、Ｎｏ）、Ｓ３３の処理を続ける。
【００８３】
次に、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＢＣＬＫ２９の生成を終了するか否か判定し（Ｓ３４）、ＢＣＬＫ２９の生成を終了しないと判定すると（Ｓ３４において、Ｎｏ）、Ｓ２１の処理に戻る。また、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＢＣＬＫ２９の生成を終了すると判定すると（Ｓ３４において、Ｙｅｓ）、処理を終了する。
【００８４】
上述したように、ＢＣＬＫ２９は、システムＣＬＫ２１のクロック数に基づいて所定の周波数により生成される。また、ＢＣＬＫ２９が最終クロックである場合に、システムＣＬＫ２１をカウントしない期間を設け、ＢＣＬＫ２９の最終クロックのパルス幅を調整し、ＢＣＬＫ２９の最終クロックの立下りエッジ又は立ち上がりエッジをＬＲＣＬＫ２８の立下りエッジ又は立ち上がりエッジに同期させる。
【００８５】
＜ＣＬＫ全体の生成動作例＞
次に、上述したオーディオコントローラ１０で発生するＣＬＫ全体の生成動作の一例についてタイミングチャートを用いて説明する。図１０は、ＣＬＫ全体の生成動作を示すタイミングチャートである。
【００８６】
図１０に示すように、オーディオコントローラ１０には、システムＣＬＫ２１が入力される。ＬＲＣＬＫ／ＢＣＬＫ生成回路１６には、ＬＲＣＬＫ周期カウンタ１１により、ＬＲＣＬＫ２８の半周期分に相当するシステムＣＬＫ２１のクロック数「７５５」がインクリメントされると、ＬＲＣＬＫ２８の変化点を示す一致信号２４が入力される。
【００８７】
ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、一致信号２４が入力すると、ＬＲＣＬＫ２８の信号をオン（Ｈｉｇｈ状態）又はオフ（Ｌｏｗ状態）とする。
【００８８】
また、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６には、ＢＣＬＫ周期カウンタ１２により、ＢＣＬＫ２９の半周期分に相当するシステムＣＬＫ２１のクロック数「１０」がインクリメントされると、一致信号２５が入力される。ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、一致信号２５が入力すると、ＢＣＬＫ２９の信号をオン又はオフする。
【００８９】
また、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６には、ＢＣＬＫ個数カウンタ１３により、ＢＣＬＫ２９のクロック数「３１」がインクリメントされると、ＬＲＣＬＫ２８の半周期におけるＢＣＬＫ２９の最終クロックを示す一致信号２６が入力される。
【００９０】
ここで、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、一致信号２６が入力されると、ＢＣＬＫ２９のオフ（Ｌｏｗ状態）の最終クロックを生成し、１回目の一致信号２５が入力されると、ＢＣＬＫ２９の最終クロックのエッジを立ち上げてオン（Ｈｉｇｈ状態）とする。ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、２回目の一致信号２５が入力されても、ＢＣＬＫ２９の最終クロックをオンのままとし、ＬＲＣＬＫ２８の変化点を示す一致信号２４を待つ。
【００９１】
ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、一致信号２４が入力されると、ＢＣＬＫ２９の最終クロックの立下りエッジを、ＬＲＣＬＫ２８の立下りエッジ又は立ち上がりエッジに同期させる。
【００９２】
上述したように、ＬＲＣＬＫ／ＢＣＬＫ生成回路１６は、ＢＣＬＫ２９が最終クロックである場合に、ＬＲＣＬＫ２８の変化点に同期するよう、ＢＣＬＫ２９のオン期間又はオフ期間の継続期間を制御することで、ＢＣＬＫ２９の最終クロックのパルス幅を調整する。
【００９３】
＜Ｉ２Ｓフォーマットでのオーディオデータ伝送波形＞
次に、上述したＬＲＣＬＫ２８及びＢＣＬＫ２９に基づき、Ｉ２Ｓフォーマットで伝送されるオーディオデータ伝送波形について説明する。図１１は、Ｉ２Ｓフォーマットでのオーディオデータ伝送波形を示す図である。
【００９４】
図１１に示すように、Ｉ２Ｓフォーマットでは、オーディオデータ入出力回路１７により出力されるデータ（Ｄａｔａ）が、ＬＲＣＬＫ２８の立ち上がりエッジ、立下りエッジとそれぞれ同期したＢＣＬＫ２９の１クロック後に、ＢＣＬＫ２９に同期して出力される必要がある。
【００９５】
本実施形態では、ＢＣＬＫ２９の最終クロックのパルス幅が調整されて、ＢＣＬＫ２９の最終クロックの立下りエッジが、ＬＲＣＬＫ２８の立ち上がりエッジ、立下りエッジといずれも同期しているため、データについてもＢＣＬＫ２９に同期して出力される。
【００９６】
＜Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄフォーマットでのオーディオデータ伝送波形＞
次に、上述したＬＲＣＬＫ２８及びＢＣＬＫ２９に基づき、Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄフォーマットで伝送されるオーディオデータ伝送波形について説明する。図１２は、Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄフォーマットでのオーディオデータ伝送波形を示す図である。
【００９７】
図１２に示すように、Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄフォーマットでは、オーディオデータ入出力回路１７により出力されるデータ（Ｄａｔａ）が、ＬＲＣＬＫ２８の立ち上がりエッジ、及び立下りエッジにいずれも同期して出力される必要がある。
【００９８】
本実施形態では、ＢＣＬＫ２９の最終クロックのパルス幅が調整されて、ＢＣＬＫ２９の最終クロックの立下りエッジが、ＬＲＣＬＫ２８の立ち上がりエッジ、立下りエッジといずれも同期しているため、データについてもＢＣＬＫ２９に同期して出力される。
【００９９】
＜Ｒｉｇｈｔ−Ｊｕｓｔｉｆｉｅｄフォーマットでのオーディオデータ伝送波形＞
次に、上述したＬＲＣＬＫ２８及びＢＣＬＫ２９に基づき、Ｒｉｇｈｔ−Ｊｕｓｔｉｆｉｅｄフォーマットで伝送されるオーディオデータ伝送波形について説明する。図１３は、Ｒｉｇｈｔ−Ｊｕｓｔｉｆｉｅｄフォーマットでのオーディオデータ伝送波形を示す図である。
【０１００】
図１３に示すように、Ｒｉｇｈｔ−Ｊｕｓｔｉｆｉｅｄフォーマットでは、オーディオデータ入出力回路１７により出力されるデータ（Ｄａｔａ）が、ＬＲＣＬＫ２８の立下りエッジ、立ち上がりエッジにいずれも同期して出力される必要がある。
【０１０１】
本実施形態では、ＢＣＬＫ２９の最終クロックのパルス幅が調整されて、ＢＣＬＫ２９の最終クロックの立下りエッジと、ＬＲＣＬＫ２８の立下りエッジ、立ち上がりエッジといずれも同期しているため、データについてもＢＣＬＫ２９に同期して出力される。なお、ＢＣＬＫ２９の最終クロックのパルス幅の調整により、オーディオデータの出力幅も調整されているが、同期関係を保っている。
【０１０２】
＜ＢＬＣＫ２９のクロック数を少なくした場合のオーディオデータ伝送波形例＞
次に、上述したＢＣＬＫ２９のクロック数を少なくしたときに伝送されるオーディオデータ伝送波形の一例について説明する。図１４は、ＢＣＬＫのクロック数を少なくしたときのオーディオデータ伝送波形を示す図である。
【０１０３】
上述した図１１〜図１３の例では、ＬＲＣＬＫ２８の半周期内（Ｌｅｆｔチャネル又はＲｉｇｈｔチャネル）のＢＣＬＫ２９のクロック数を、有効ビット幅を超えるビット数（例えば「３２」）に設定している。
【０１０４】
しかしながら、図１４に示すように、ＬＲＣＬＫ２８の半周期内の有効ビット幅が、例えば１６ビットの場合には、ＢＣＬＫ個数カウンタ１３によりカウントする値を例えば「２０〜３０」に減らし、出力するＢＣＬＫ２９のクロック数を減らすことが可能である。このように、一致信号２６を早く出力するよう制御し、ＢＣＬＫ２９の最終となるクロックのパルス幅を調整することで、データ転送を行っていないときのＢＣＬＫ２９のクロックを実質的に停止し、無駄な電力の消費を抑えることが可能となる。
【０１０５】
なお、ＬＲＣＬＫ２８の半周期内におけるＢＣＬＫ２９のクロック数の設定を誤ってしまった場合、ＢＣＬＫ２９の発振がサンプリング周期内に収まらないことも想定される。この場合には、ＬＲＣＬＫ２８の半周期内においてＢＣＬＫ２９の最終パルス幅を調整することができないため、結果としてＬＲＣＬＫ２８とＢＣＬＫ２９との同期が保てない。したがって、変化点を示す一致信号２４のアサート条件を、一致信号２６がアサートされていることを前提とし、一致信号２４が入力されたときに、一致信号２６がアサートされていない場合には、エラーとして検出するエラー検出機能を予め設けておくと良い。
【０１０６】
なお、上述したクロック生成装置は、ＭＦＰやプロジェクタ等の情報処理装置に適用することが可能である。また、例えば、情報処理装置の操作パネルを利用して、レジスタ１４−１〜１４−３に設定される各レジスタ値を、システムＣＬＫ、ＬＲＣＬＫ、ＢＣＬＫそれぞれに用いる値によって設定しても良く、上述したエラー検出機能により検出されたエラー結果を操作パネル上でユーザ等に通知しても良い。
【０１０７】
上述したように、本発明の実施形態によれば、低周波のシステムクロックを用いてＬＲＣＬＫとＢＣＬＫとの同期関係を保ち、消費電力を抑制することが可能となる。
【０１０８】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。
【符号の説明】
【０１０９】
１０  オーディオコントローラ
１１  ＬＲＣＬＫ周期カウンタ
１２  ＢＣＬＫ周期カウンタ
１３  ＢＣＬＫ個数カウンタ
１４  レジスタ
１５  比較器
１６  ＬＲＣＬＫ／ＢＣＬＫ生成回路
１７  オーディオデータ入出力回路
２１  システムＣＬＫ
２２  レジスタ情報
２４，２５，２６  一致信号
２７  制御信号
２８  ＬＲＣＬＫ
２９  ＢＣＬＫ
３０  オーディオデータ
３１  データ
【先行技術文献】
【特許文献】
【０１１０】
【特許文献１】特許第４１２８０６７号公報
【図１】
2013196380.tif 000003
【図２】
2013196380.tif 000004
【図３】
2013196380.tif 000005
【図４】
2013196380.tif 000006
【図５】
2013196380.tif 000007
【図６】
2013196380.tif 000008
【図７】
2013196380.tif 000009
【図８】
2013196380.tif 000010
【図９】
2013196380.tif 000011
【図１０】
2013196380.tif 000012
【図１１】
2013196380.tif 000013
【図１２】
2013196380.tif 000014
【図１３】
2013196380.tif 000015
【図１４】
2013196380.tif 000016