(57)【要約】【課題】本発明は、第１の活性領域に既に形成された第１のゲート構造への異常酸化を低減することの可能な半導体装置及びその製造方法を提供することを課題とする。【解決手段】第１の活性領域１７を横断して第１の活性領域１７の周囲の分離部１３に達する第１のゲート構造２３を有する複数のセルトランジスタ２８と、第２の活性領域１８，１９に形成され、ゲート絶縁膜の厚さまたは構成材料が第１のゲート構造２３とは異なる第２のゲート構造を有する複数の第１及び第２のプレーナ型トランジスタ４９，５１と、半導体基板の主面上に分離部１３により区画され、第１の活性領域１７と第２の活性領域１８，１９との間に配置され、かつ電気的に動作するトランジスタが設けられていない第３の活性領域２１と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面上に分離部により区画された第１の活性領域及び第２の活性領域と、
前記第１の活性領域を横断して該第１の活性領域の周囲の前記分離部に達するように配置された第１のゲート構造を有する複数の第１のトランジスタと、
前記第２の活性領域に設けられ、ゲート絶縁膜の厚さまたは構成材料が前記第１のゲート構造とは異なる第２のゲート構造を有する複数の第２のトランジスタと、
前記半導体基板の主面上に分離部により区画され、前記第１の活性領域と前記第２の活性領域との間に配置され、かつ電気的に動作するトランジスタが設けられていない第３の活性領域と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１のゲート構造は、前記第１の活性領域に対してゲート絶縁膜を介して形成された第１のゲート電極を有し、
前記第１のゲート電極は、窒化シリコンを主体とする絶縁膜によって覆われていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
１つの前記第１のトランジスタ及び１つの容量素子により構成されるメモリセルと、
複数の前記メモリセルが行列状に配置され、同一の列方向に沿って配置された前記複数のメモリセルの前記第１のトランジスタどうしは前記第１のゲート構造を共有し、同一の前記行方向に沿って配置された前記複数のメモリセルどうしが前記行方向に延在する導体膜によって接続されてなるメモリセルアレイと、
前記第２のトランジスタを含み、前記メモリセルアレイの動作を制御する周辺回路と、をさらに有し、
前記窒化シリコンを主体とする絶縁膜は、前記第１のゲート電極と前記行方向に延在する前記導体膜との間に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のゲート構造は、前記第１の活性領域における前記半導体基板の主面よりも深く配置されるように掘り下げて形成された埋め込み型ゲート電極を有し、
前記第２のゲート構造は、前記第２の活性領域における前記半導体基板の主面上に形成されたプレーナ型ゲート電極を有することを特徴とする請求項１ないし３のうち、いずれか１項
に記載の半導体装置。
【請求項５】
複数の前記第２のトランジスタは、第１のゲート絶縁膜を有する第１のプレーナ型トランジスタと、第２のゲート絶縁膜を有する第２のプレーナ型トランジスタと、を有し、
前記第２のゲート絶縁膜の厚さは、前記第１のゲート絶縁膜の厚さとは異なることを特徴とする請求項１ないし４のうち、いずれか１項に記載の半導体装置。
【請求項６】
前記第１及び第２のプレーナ型トランジスタは、同じ導電型のトランジスタであることを特徴とする請求項５記載の半導体装置。
【請求項７】
複数の前記第２のトランジスタは、第１のゲート絶縁膜を有する第１のプレーナ型トランジスタと、第２のゲート絶縁膜を有する第２のプレーナ型トランジスタとを有し、
前記第１及び第２のプレーナ型トランジスタは、異なる導電型のトランジスタであることを特徴とする請求項１ないし４のうち、いずれか１項に記載の半導体装置。
【請求項８】
前記第１の活性領域と前記第３の活性領域との間に配置され、前記第１の活性領域と同じ形状で、かつ一部が前記第３の活性領域と接触された構造である第４の活性領域と、
前記第１のゲート構造と同じ形状であって、前記第４の活性領域を横断して該第４の活性領域の周囲の前記分離部に達するように配置されたダミー用ゲート構造と、
をさらに有することを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置。
【請求項９】
前記第３の活性領域は、前記第１の活性領域の周囲を囲むように配置されていることを特徴とする請求項１ないし８のうち、いずれか１項に記載の半導体装置。
【請求項１０】
前記第３の活性領域は、不連続な活性領域であることを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置。
【請求項１１】
半導体基板の主面上に分離部を形成して、第１の活性領域、第２の活性領域、及び、第１の活性領域と第２の活性領域との間に配置された第３の活性領域を形成する工程と、
前記第１の活性領域を横断して該第１の活性領域の周囲の前記分離部に達し、第１のゲート絶縁膜及び第１のゲート電極の積層体からなる第１のゲート構造を形成する工程と、
前記第１のゲート構造を形成後、前記第１の活性領域、前記第１のゲート構造、及び、前記第３の活性領域を覆う、窒化シリコンを主体とする絶縁膜を形成する工程と、
前記窒化シリコンを主体とする絶縁膜から露出された前記第２の活性領域を熱酸化することで、第２のゲート絶縁膜を形成する工程と、
前記第１の活性領域に前記第１のゲート構造を含む第１のトランジスタを形成する工程と、
前記第２の活性領域に前記第２のゲート絶縁膜を含む第２のトランジスタを形成する工程と、
を有し、
前記第１のゲート構造を形成する工程の後、前記窒化シリコンを主体とする絶縁膜を形成する工程の前には、前記半導体基板の主面を熱酸化する工程を有さないことを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１のゲート構造を形成する工程は、
前記第１の活性領域を横断して該第１の活性領域の周囲の前記分離部に達する溝を形成する工程と、
前記溝の内面を覆う前記第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜を介して、前記溝内に前記第１のゲート電極を形成する工程と、
を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第２のトランジスタを形成する工程は、
前記第２の活性領域における前記半導体基板の主面を覆う前記第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程と、
を含むことを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２のトランジスタを形成する工程では、第１のプレーナ型トランジスタ及び第２のプレーナ型トランジスタを形成し、
前記第２の活性領域を熱酸化する工程では、少なくとも２回以上の前記熱酸化を行うことで、前記第１のプレーナ型トランジスタの前記第２のゲート絶縁膜、及び前記第２のプレーナ型トランジスタの前記第２のゲート絶縁膜を形成することを特徴とする請求項１１ないし１３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１５】
前記第２の活性領域を熱酸化する工程では、前記第１のプレーナ型トランジスタと前記第２のプレーナ型トランジスタとで厚さが異なるように前記第２のゲート絶縁膜を形成し、
前記第２のトランジスタを形成する工程では、同じ導電型とされた前記第１及び第２のプレーナ型トランジスタを形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記第２のトランジスタを形成する工程では、導電型が異なるように前記第１及び第２のプレーナ型トランジスタを形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１７】
１つの前記第１のトランジスタ及び１つのキャパシタにより構成されるメモリセルを形成する工程と、
前記メモリセルに電気的に接続された前記第２のトランジスタを含む周辺回路を形成する工程と、
をさらに有することを特徴とする請求項１１ないし１６のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板の主面上に前記分離部を形成して、前記第１の活性領域と前記第３の活性領域との間に配置され、前記第１の活性領域と同じ形状で、かつ一部が前記第３の活性領域と接触する第４の活性領域を形成する工程を有し、
前記第１のゲート構造を形成する工程では、前記第１のゲート構造と共に、前記第１のゲート構造と同じ形状であって、前記第４の活性領域を横断して該第４の活性領域の周囲の前記分離部に達するように配置されたダミー用ゲート構造を形成することを特徴とする請求項１１ないし１７のうち、いずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、ＤＲＡＭセル領域とＤＲＡＭ周辺回路領域とを備えた半導体装置が開示されている。それぞれの領域には、半導体基板上にゲート絶縁膜を介してゲート電極が配置された、所謂ＭＩＳゲート構造を用いたＭＩＳトランジスタが設けられている。
【０００３】
ＭＩＳトランジスタは、酸化シリコン膜を主体とする浅い溝型の分離部により半導体基板を区画することで規定された活性領域に形成される。
通常ＭＩＳトランジスタは、島状に区画された活性領域を横断するようにＭＩＳゲート電極を配置し、ＭＩＳゲート電極の横断により側方下部に生じた２つの活性領域を逆導電型にドープし、これをソース／ドレイン領域として使用する。
【０００４】
例えば、ＤＲＡＭセルのセルトランジスタ等は、同一構造のＭＩＳトランジスタがマトリクス状にアレイ配置され、同一列に配置されたトランジスタ間でゲート電極を共有することで、ワード線が構成されている。
この場合、各トランジスタが配置された活性領域間を、分離部を跨いでゲート電極が配置されることになる。
【０００５】
ところで、メモリセル領域のセルトランジスタと周辺回路領域の周辺トランジスタのように、要求されるトランジスタ特性が異なることがある。特に、ＭＩＳトランジスタの駆動能力は、活性領域とゲート構造とが重なる領域（チャネル領域）の寸法に加え、ゲート絶縁膜の厚さなどによって制御される。
したがって、駆動能力の異なるトランジスタを形成する場合、ゲート絶縁膜を異なる工程で形成する必要が生じる。
【０００６】
また、特許文献２には、ＤＲＡＭセルトランジスタとして、ゲート構造を半導体基板の主面より深い領域に形成した埋め込みゲート構造のトランジスタを適用した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２１２５４３号公報
【特許文献２】特開２０１１−１２９５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献２の半導体装置を製造する場合、埋め込みゲート電極とプレーナゲート電極との構造が異なるため、それぞれ別工程で形成することが好ましい。
異なる領域のゲート構造を別工程で形成する半導体装置の製造方法について、本発明者が検討したところ、以下のことが分かった。
【０００９】
例えば、メモリセル領域に先にセルトランジスタのゲート構造を形成し、後に周辺トランジスタのゲート構造を形成する場合、後者のゲート絶縁膜を形成するための熱酸化によって、前者のゲート構造が異常酸化されてしまう。
【００１０】
このとき、ゲート構造を既に形成したセル領域を窒化シリコン膜など酸素の拡散を止められる膜で覆っておくことは効果的であるが、熱酸化における酸素は、酸化シリコンを主体とする分離部を介して拡散すること分かった。
【００１１】
したがって、ゲート構造が分離部を跨いで配置される構造では、分離部中（分離部上）にゲート構造が形成されていることから、分離部を介した異常酸化が懸念される。ゲートが異常酸化された場合、所望の特性が得られなくなる、または、特性のばらつきが大きくなることなどを原因に、歩留まりの低下が懸念される。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、半導体基板の主面上に分離部により区画された第１の活性領域及び第２の活性領域と、前記第１の活性領域を横断して該第１の活性領域の周囲の前記分離部に達するように配置された第１のゲート構造を有する複数の第１のトランジスタと、前記第２の活性領域に設けられ、ゲート絶縁膜の厚さまたは構成材料が前記第１のゲート構造とは異なる第２のゲート構造を有する複数の第２のトランジスタと、前記半導体基板の主面上に分離部により区画され、前記第１の活性領域と前記第２の活性領域との間に配置され、かつ電気的に動作するトランジスタが設けられていない第３の活性領域と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１３】
本発明の半導体装置によれば、第１のゲート構造が配置される第１の活性領域と、第１のゲート構造を形成後に形成される第２のゲート構造が配置される第２の活性領域との間に、電気的に動作するトランジスタが設けられていない第３の活性領域を配置することで、第２の活性領域に熱酸化処理を行う際に、第２の活性領域と第１の活性領域との間に位置する分離部を介して第１の活性領域に侵入する酸化剤を第３の活性領域でゲッタリングすることが可能となる。これにより、第１の活性領域に既に形成された第１のゲート構造への異常酸化を低減できる。したがって、半導体装置の歩留まりを向上できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成を示す平面図である。
【図２】図１に示す半導体装置のＡ−Ａ線方向の断面図である。
【図３】本発明の第１の実施の形態の変形例に係る半導体装置の概略構成を示す平面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】本発明の第２の実施の形態に係る半導体装置の概略構成を示す平面図である。
【図１２】図１１に示す半導体装置のＧ−Ｇ線方向の断面図である。
【図１３】本発明の第２の実施の形態の変形例に係る半導体装置の概略構成を示す平面図である。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＧ−Ｇ線に対応する要部断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】本発明の第３の実施の形態に係る半導体装置の概略構成を示す平面図である。
【図２１】図２０に示す半導体装置のＪ−Ｊ線方向の断面図である。
【図２２】本発明の第３の実施の形態の変形例に係る半導体装置の概略構成を示す平面図である。
【図２３】本発明の第４の実施の形態に係る半導体装置の概略構成を示す平面図である。
【図２４】図２３に示す半導体装置のＫ−Ｋ線方向の断面図である。
【図２５】本発明の第４の実施の形態の変形例に係る半導体装置の概略構成を示す平面図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の概略構成を示す平面図であり、図２は、図１に示す半導体装置のＡ−Ａ線方向の断面図である。
図１は、主に、第１乃至第３の活性領域１７〜１９，２１、溝７５、埋め込み型ゲート電極７７、コンタクト部３８、ビット線３９の位置関係を説明するための平面図である。
そこで、図１では、説明の便宜上、第１の実施の形態の半導体装置１０を構成する構成要素のうち、一部の構成要素のみを図示し、他の構成要素の図示を省略する。
【００１７】
また、図１において、Ｘ方向はビット線３９の延在方向を示しており、Ｙ方向はＸ方向と直交する溝７５及び埋め込み型ゲート電極７７の延在方向を示している。
図１及び図２では、第１の実施の形態の半導体装置１０の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を図示する。
【００１８】
図１及び図２を参照するに、第１の実施の形態の半導体装置１０は、メモリセル領域Ｂと、メモリセル領域Ｂの周囲に配置された周辺回路領域Ｃと、を有しており、メモリセル領域Ｂ及び周辺回路領域Ｃを構成する要素として半導体装置１０は、半導体基板１１と、分離部１３（素子分離領域）と、Ｐｗｅｌｌ領域１４，１５と、第１の活性領域１７と、第２の活性領域１８，１９と、第３の活性領域２１と、酸化シリコン膜２２と、第１のゲート構造２３と、第１の不純物拡散領域２５、第２の不純物拡散領域２６と、第１のトランジスタであるセルトランジスタ２８と、ビットコン層間絶縁膜３２と、第２のゲート構造３５，３６と、ビットコンタクト３７と、コンタクト部３８と、ビット線３９と、キャップ絶縁膜４２と、ＬＤＤ領域４４と、サイドウォール４６と、不純物拡散領域４７と、第２のトランジスタである第１のプレーナ型トランジスタ４９と、第２のトランジスタである第２のプレーナ型トランジスタ５１と、第１のライナー膜５３と、第１の層間絶縁膜５４と、周辺コンタクトプラグ５６と、Ｐｗｅｌｌコンタクトプラグ５７と、容量コンタクトプラグ５８と、容量コンタクトパッド６１と、第１の配線６２，６３と、第２のライナー膜６５と、第２の層間絶縁膜６７と、シリンダ孔６９と、容量素子であるキャパシタ７１と、を有する。
【００１９】
また、図１に示すように、第１の実施の形態の半導体装置１０は、メモリセル領域Ｂに設けられたメモリセルＮ及びメモリセルアレイＭと、周辺回路領域Ｃに設けられた周辺回路Ｐと、有する。
メモリセルＮは、１つのセルトランジスタ２８及び１つのキャパシタ７１により構成されている。
【００２０】
メモリセルアレイＭは、複数のメモリセルＮが行列状に配置され、同一の列方向（図１に示すＹ方向）に沿って配置された複数のメモリセルＮのセルトランジスタ２８どうしは第１のゲート構造２３を共有し、同一の行方向（図１に示すＸ方向）に沿って配置された複数のメモリセルＮどうしが行方向に延在するビット線３９（導体膜）によって接続されることで構成されている。
【００２１】
周辺回路Ｐは、第１及び第２のプレーナ型トランジスタ４９，５１を含み、メモリセルアレイＭの動作を制御する。
【００２２】
半導体基板１１は、板状とされた基板であり、例えば、導電型がｐ型の単結晶シリコン基板を用いることができる。なお、第１の実施の形態では、半導体基板１１としてｐ型の単結晶シリコン基板を用いた場合を、一例に挙げて以下の説明をする。
【００２３】
分離部１３は、メモリセル領域Ｂ及び周辺回路領域Ｃに配置されており、半導体基板１１の主面１１ａ側に内設されている。分離部１３は、第１乃至第３の活性領域１７〜１９，２１を区画している。
分離部１３は、半導体基板１１に設けられた素子分離用溝と、該素子分離用溝を埋め込む絶縁膜（例えば、酸化シリコン膜（ＳｉＯ２膜）や窒化シリコン膜（ＳｉＮ膜）等）と、を有する。また、分離部１３は、平坦な面とされ、かつ半導体基板１１の主面１１ａに対して面一とされた上面１３ａを有する。
【００２４】
Ｐｗｅｌｌ領域１４は、メモリセル領域Ｂに位置する半導体基板１１に内設されている。Ｐｗｅｌｌ領域１４の深さは、分離部１３の深さよりも深くなるよう構成されている。
Ｐｗｅｌｌ領域１５は、周辺回路領域Ｃに位置する半導体基板１１に内設されている。Ｐｗｅｌｌ領域１５の深さは、Ｐｗｅｌｌ領域１４の深さと等しくなるよう構成されている。
【００２５】
第１の活性領域１７は、半導体基板１１の主面１１ａ上に分離部１３により区画された領域であり、メモリセル領域Ｂに配置されている。第１の活性領域１７は、第１のゲート構造２３が配置される活性領域である。第１の活性領域１７の上面１７ａは、半導体基板１１の主面１１ａと一致している。
第１の活性領域１７は、Ｘ方向に対して所定の角度傾斜した帯状の領域であり、Ｘ方向及びＹ方向に対して所定の間隔で複数配置されている。１つの第１の活性領域１７には、第１のゲート構造２３を有するセルトランジスタ２８（選択トランジスタ）が２つ設けられている。
【００２６】
第２の活性領域１８は、半導体基板１１の主面１１ａ上に分離部１３により区画された領域であり、周辺回路領域Ｃに配置されている。第２の活性領域１８の上面１８ａは、半導体基板１１の主面１１ａと一致している。第２の活性領域１８には、第２のゲート構造３５を有する第１のプレーナ型トランジスタ４９が設けられている。
【００２７】
第２の活性領域１９は、半導体基板１１の主面１１ａ上に分離部１３により区画された領域であり、周辺回路領域Ｃに配置されている。第２の活性領域１９の上面１９ａは、半導体基板１１の主面１１ａと一致している。第２の活性領域１９には、第２のゲート構造３６を有する第２のプレーナ型トランジスタ５１が設けられている。
なお、第２の電極構造３５，３６は、第１のゲート構造２３を形成後に形成される構造体である。
【００２８】
第３の活性領域２１は、半導体基板１１の主面１１ａ上に分離部１３により区画され、第１の活性領域１７と第２の活性領域１８との間に配置され、かつ電気的に動作するトランジスタ（具体的には、セルトランジスタ２８、第１のプレーナ型トランジスタ４９、及び第２のプレーナ型トランジスタ５１や図示していない他のトランジスタを含むトランジスタ）が設けられていない活性領域であり、メモリセル領域Ｂに設けられている。第３の活性領域２１の上面２１ａは、半導体基板１１の主面１１ａと一致している。
第３の活性領域２１は、複数の第１の活性領域１７の周囲を囲むように配置されている。第３の活性領域２１の形状は、枠形状とされている。
【００２９】
このように、第１のゲート構造２３が配置される第１の活性領域１７と、第１のゲート構造２３を形成後に第２のゲート構造３５，３６が形成される第２の活性領域１８，１９との間に、電気的に動作するトランジスタが設けられておらず、かつ複数の第１の活性領域１７の周囲を囲む第３の活性領域２１を設けることで、第２の活性領域１８，１９に熱酸化処理（後述する第２のゲート構造３５，３６を構成する第１及び第２のゲート絶縁膜８１，８９を形成するための熱酸化処理）を行う際に、第２の活性領域１８，１９と第１の活性領域１７との間に位置する分離部１３を介して第１の活性領域１７に侵入する酸化剤を第３の活性領域２１でゲッタリングすることが可能となる。
これにより、第１の活性領域１７に既に形成された第１のゲート構造２３の側壁（埋め込み型ゲート電極７７の側壁）の異常酸化を低減できる。
【００３０】
酸化シリコン膜２２は、第３の活性領域２１の上面２１ａに設けられている。
第１のゲート構造２３は、溝７５と、埋め込みゲート絶縁膜７６と、埋め込み型ゲート電極７７（第１の活性領域１７に対してゲート絶縁膜を介して形成された請求項２に記載の第１のゲート電極）と、を有する。
溝７５は、Ｙ方向に延在しており、第１の活性領域１７及びメモリセル領域Ｂに位置する分離部１３に設けられている。溝７５は、Ｙ方向に配列された複数の第１の活性領域１７に跨るように配置されている。また、溝７５は、１つの第１の活性領域１７に対して２つ設けられている。
【００３１】
埋め込みゲート絶縁膜７６は、溝７５の内面を覆うように設けられている。埋め込みゲート絶縁膜７６としては、例えば、単層の酸化シリコン膜（ＳｉＯ２膜）、酸化シリコン膜を窒化した膜（ＳｉＯＮ膜）、積層された酸化シリコン膜（ＳｉＯ２膜）、酸化シリコン膜（ＳｉＯ２膜）上に窒化シリコン膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００３２】
埋め込み型ゲート電極７７は、埋め込みゲート絶縁膜７６を介して、溝７５の下部を埋め込むように配置されている。つまり、埋め込み型ゲート電極７７は、第１の活性領域１７における半導体基板１１の主面１１ａよりも深く配置されるように掘り下げて形成されている。
第１のゲート構造２３は、第１の活性領域１７を横断して第１の活性領域１７の周囲に位置する分離部１３に達するように配置されている。
【００３３】
第１の不純物拡散領域２５は、２つの溝７５間に位置する第１の活性領域１７に配置されている。第１の不純物拡散領域２５は、その上面２５ａが第１の活性領域１７の上面１７ａに対して面一とされている。
第１の不純物拡散領域２５は、ソース／ドレイン領域として機能する領域である。半導体基板１１としてｐ型の単結晶シリコン基板を用いた場合、第１の不純物拡散領域２５としてｎ型不純物拡散領域を用いることができる。
【００３４】
第２の不純物拡散領域２６は、２つの溝７５を挟み込むように、第１の活性領域１７に２つ配置されている（図１参照）。第２の不純物拡散領域２６は、その上面が第１の活性領域１７の上面１７ａに対して面一とされている。
第２の不純物拡散領域２６は、ソース／ドレイン領域として機能する領域である。半導体基板１１としてｐ型の単結晶シリコン基板を用いた場合、第２の不純物拡散領域２６としてｎ型不純物拡散領域を用いることができる。
【００３５】
セルトランジスタ２８は、第１のゲート構造２３と、第１の不純物拡散領域２５と、第２の不純物拡散領域２６と、を有する。セルトランジスタ２８は、１つの第１の活性領域１７に対して２つ設けられている。
【００３６】
ビットコン層間絶縁膜３２は、窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）であり、溝７５の上部を埋め込むように、第３の活性領域２１よりも内側に配置された分離部１３の上面１３ａに設けられている。ビットコン層間絶縁膜３２のうち、溝７５の上部に配置された部分は、埋め込み型ゲート電極７７の上面を覆っている。
ビットコン層間絶縁膜３２は、埋め込み型ゲート電極７７と行方向（図１に示すＸ方向）に延在するビット線３９との間に配置されている。
ビットコン層間絶縁膜３２は、第１及び第２のゲート絶縁膜８１，８２を形成する前に埋め込み型ゲート電極７７の上面を覆うように形成される。
【００３７】
このように、第１及び第２のゲート絶縁膜８１，８２を形成する前に埋め込み型ゲート電極７７の上面を覆い、かつ窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）であるビットコン層間絶縁膜３２を設けることにより、第１及び第２のゲート絶縁膜８１，８９を形成するための熱酸化処理により、埋め込み型ゲート電極７７の上面（第１のゲート構造２３の上面）側が異常酸化されることを抑制できる。
ビットコン層間絶縁膜３２は、第１の不純物拡散領域２５の上面２５ａを露出するビットコン開口部３２Ａを有する。
【００３８】
第２のゲート構造３５は、第１のゲート絶縁膜８１と、プレーナ型ゲート電極８２と、を有する。第１のゲート絶縁膜８１は、第２の活性領域１８の上面１８ａに設けられている。第１のゲート絶縁膜８１は、厚さまたは構成材料が埋め込みゲート絶縁膜７６とは異なるゲート絶縁膜である。
第１のゲート絶縁膜８１としては、例えば、熱酸化法により形成された酸化シリコン膜（ＳｉＯ２膜）を用いることができる。また、第１のゲート絶縁膜８１は、第１のゲート構造２３を形成後に形成される絶縁膜である。
【００３９】
プレーナ型ゲート電極８２は、第２の活性領域１８における半導体基板１１の主面１１ａ上に形成されている。具体的には、プレーナ型ゲート電極８２は、第１のゲート絶縁膜８１上に設けられており、第１のポリシリコン膜８５と、第２のポリシリコン膜８６と、タングステン膜８７と、が順次積層された構成とされている。
上記第２のゲート構造３５は、第１のゲート構造２３を形成後に形成される構造体である。
【００４０】
第２のゲート構造３６は、第２のゲート絶縁膜８９と、プレーナ型ゲート電極９１と、を有する。第２のゲート絶縁膜８９は、第２の活性領域１９の上面１９ａに設けられている。第２のゲート絶縁膜８９は、厚さまたは構成材料が埋め込みゲート絶縁膜７６とは異なり、かつ第１のゲート絶縁膜８１とは異なる厚さとされたゲート絶縁膜である。
【００４１】
第１の実施の形態では、一例として、第２のゲート絶縁膜８９の厚さは、第１のゲート絶縁膜８１の厚さよりも厚くなるように構成されている。第２のゲート絶縁膜８９としては、例えば、熱酸化法により形成された酸化シリコン膜（ＳｉＯ２膜）を用いることができる。また、第２のゲート絶縁膜８９は、第１のゲート構造２３を形成後に形成される絶縁膜である。
【００４２】
プレーナ型ゲート電極９１は、プレーナ型ゲート電極８２と同じ構成（材料及び形状）とされており、第２の活性領域１９における半導体基板１１の主面１１ａ上に形成されている。具体的には、プレーナ型ゲート電極９１は、第２のゲート絶縁膜８９上に設けられている。
上記第２のゲート構造３６は、第１のゲート構造２３を形成後に形成される構造体である。
【００４３】
ビットコンタクト３７は、ビットコン開口部３２Ａを埋め込むように設けられている。ビットコンタクト３７の下端は、第１の不純物拡散領域２５の上面２５ａと接触している。ビットコンタクト３７は、第２のポリシリコン膜８６により構成されている。
コンタクト部３８は、ビット線３９の下方に設けられている（図１参照）。
【００４４】
ビット線３９は、Ｘ方向に延在しており、ビットコン層間絶縁膜３２の上面３２ａに設けられている。ビット線３９は、Ｘ方向に配置された複数のビットコンタクト３７の上端と一体とされている。これにより、ビット線３９は、ビットコンタクト３７を介して、第１の不純物拡散領域２５と電気的に接続されている。
ビット線３９は、第２のポリシリコン膜８６と、タングステン膜８７と、が順次積層された構成とされている。
【００４５】
キャップ絶縁膜４２は、ビット線３９の上面、及びプレーナ型ゲート電極８２，９１の上面を覆うように設けられている。キャップ絶縁膜４２は、ビット線３９及びプレーナ型ゲート電極８２，９１の母材となる膜（具体的には、第１のポリシリコン膜８５、第２のポリシリコン膜８６、及びタングステン膜８７）を異方性ドライエッチングによりパターニングする際のエッチングマスクとして機能する膜である。
キャップ絶縁膜４２としては、例えば、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００４６】
ＬＤＤ領域４４は、第２の活性領域１８のうち、プレーナ型ゲート電極８２の両側に位置する部分と、第２の活性領域１９のうち、プレーナ型ゲート電極９１の両側に位置する部分と、に設けられている。
つまり、第２の活性領域１８，１９には、それぞれ２つのＬＤＤ領域４４が設けられている。この場合、ＬＤＤ領域４４としては、低濃度ｎ型不純物拡散領域を用いる。
【００４７】
サイドウォール４６は、周辺回路領域Ｃにキャップ絶縁膜４２の側壁、及び第２のゲート構造３５，３６の側壁を覆うように配置されている。サイドウォール４６としては、例えば、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００４８】
不純物拡散領域４７は、第２の活性領域１８のうち、第２の活性領域１８を分離する分離部１３とＬＤＤ領域４４との間に位置する部分と、第２の活性領域１９のうち、第２の活性領域１９を分離する分離部１３とＬＤＤ領域４４との間に位置する部分と、に設けられている。
つまり、第２の活性領域１８，１９には、それぞれ２つの不純物拡散領域４７が設けられている。この場合、不純物拡散領域４７としては、ＬＤＤ領域４４よりも濃度の高い高濃度ｎ型不純物拡散領域を用いる。
【００４９】
第１のプレーナ型トランジスタ４９は、周辺回路用トランジスタであり、第２のゲート構造３５と、１対のＬＤＤ領域４４と、１対の不純物拡散領域４７と、を有する。第１のプレーナ型トランジスタ４９は、第２の活性領域１８に設けられたｎ型厚膜トランジスタである。
【００５０】
第２のプレーナ型トランジスタ５１は、周辺回路用トランジスタであり、第２のゲート構造３６と、１対のＬＤＤ領域４４と、１対の不純物拡散領域４７と、を有する。第２のプレーナ型トランジスタ５１は、第２の活性領域１９に設けられたｎ型薄膜トランジスタである。
つまり、第１及び第２のプレーナ型トランジスタ４９，５１は、ゲート絶縁膜の厚さの異なる同じ導電型のトランジスタである。
【００５１】
第１のライナー膜５３は、酸化シリコン膜２２の上面２２ａ、第３の活性領域２１よりも外側に位置する分離部１３の上面１３ａ、Ｐｗｅｌｌ領域１５の上面１５ａの一部、サイドウォール４６の側壁、及び不純物拡散領域４７の上面の一部を覆うように設けられている。第１のライナー膜５３としては、例えば、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００５２】
第１の層間絶縁膜５４は、第２のゲート構造３５，３６上に配置されたキャップ絶縁膜４２の上面を覆うように、第１のライナー膜５３上に設けられている。第１の層間絶縁膜５４は、第１及び第２のプレーナ型トランジスタ４９，５１を覆うと共に、ビット線３９間に形成された空間（図示せず）を埋め込むように配置されている。
第１の層間絶縁膜５４の上面５４ａは、ビット線３９上に配置されたキャップ絶縁膜４２の上面に対して面一とされている。第１の層間絶縁膜５４としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００５３】
周辺コンタクトプラグ５６は、不純物拡散領域４７上に位置する第１のライナー膜５３及び第１の層間絶縁膜５４を貫通するように設けられている。周辺コンタクトプラグ５６の下端は、不純物拡散領域４７の上面４７ａと接続されている。
【００５４】
Ｐｗｅｌｌコンタクトプラグ５７は、Ｐｗｅｌｌ領域１５上に位置する第１のライナー膜５３及び第１の層間絶縁膜５４を貫通するように設けられている。Ｐｗｅｌｌコンタクトプラグ５７の下端は、Ｐｗｅｌｌ領域１５の上面１５ａと接続されている。
【００５５】
容量コンタクトプラグ５８は、ビット線３９上に配置されたキャップ絶縁膜４２を貫通するように設けられている。容量コンタクトプラグ５８の下端は、ビット線３９の上面と接続されている。
【００５６】
容量コンタクトパッド６１は、ビット線３９上に配置されたキャップ絶縁膜４２の上面、及びメモリセル領域Ｂに配置された第１の層間絶縁膜５４の上面５４ａに複数設けられている。容量コンタクトパッド６１は、所定の方向に対して互い違いとなるように所定の間隔で配置されている。
また、各容量コンタクトパッド６１は、１つの容量コンタクトプラグ５８の上端と接続されている。容量コンタクトパッド６１の材料としては、例えば、タングステンを用いることができる。
【００５７】
第１の配線６２は、周辺回路領域Ｃに位置する第１の層間絶縁膜５４の上面５４ａに配置されている。第１の配線６２は、周辺コンタクトプラグ５６の上端と接続されている。
これにより、第１の配線６２は、周辺コンタクトプラグ５６を介して、不純物拡散領域４７と電気的に接続されている。
【００５８】
第１の配線６３は、周辺回路領域Ｃに位置する第１の層間絶縁膜５４の上面５４ａに配置されている。第１の配線６３は、Ｐｗｅｌｌコンタクトプラグ５７の上端と接続されている。これにより、第１の配線６３は、Ｐｗｅｌｌコンタクトプラグ５７を介して、Ｐｗｅｌｌ領域１５と電気的に接続されている。
【００５９】
第２のライナー膜６５は、容量コンタクトパッド６１及び第１の配線６２，６３を覆うように、ビット線３９上に配置されたキャップ絶縁膜４２の上面、及び第１の層間絶縁膜５４の上面５４ａに設けられている。つまり、第２のライナー膜６５は、メモリセル領域Ｂ及び周辺回路領域Ｃに配置されている。
第２のライナー膜６５としては、例えば、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００６０】
第２の層間絶縁膜６７は、メモリセル領域Ｂ及び周辺回路領域Ｃに配置された第２のライナー膜６５上に設けられている。第２の層間絶縁膜６７としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００６１】
シリンダ孔６９は、容量コンタクトパッド６１上に位置する第２のライナー膜６５及び
第２の層間絶縁膜６７を貫通するように設けられている。これにより、シリンダ孔６９は、容量コンタクトパッド６１の上面を露出している。
【００６２】
キャパシタ７１は、下部電極９５と、容量絶縁膜９６と、上部電極９７と、を有する。下部電極９５は、シリンダ孔６９の内面を覆うように設けられている。これにより、下部電極９５は、シリンダ孔６９が露出する容量コンタクトパッド６１の上面と接続される。
容量絶縁膜９６は、下部電極９５の表面を覆うように設けられている。上部電極９７は、容量絶縁膜９６の表面に設けられており、下部電極９５及び容量絶縁膜９６を介して、シリンダ孔６９を埋め込むように配置されている。
【００６３】
なお、図２には、図示していないが、図２に示す構造体上に、メモリセル領域Ｂに配置され、複数の上部電極９７と接続されたプレート電極、該プレート電極を覆う第３の層間絶縁膜、第３の層間絶縁膜を貫通し、下端がプレート電極と接続された第１のビアプラグ、周辺回路領域Ｃに位置する第３の層間絶縁膜を貫通し、第１の配線６２，６３のどちらか一方と接続された第２のビアプラグ、第３の層間絶縁膜上に配置され、第２のビアプラグと接続された第２の配線等を設けて、第１の実施の形態の半導体装置１０を構成してもよい。
【００６４】
第１の実施の形態の半導体装置によれば、第１のゲート構造２３が配置される第１の活性領域１７と、第１のゲート構造２３を形成後に第２のゲート構造３５，３６が形成される第２の活性領域１８，１９との間に、電気的に動作するトランジスタ（具体的には、セルトランジスタ２８、第１のプレーナ型トランジスタ４９、及び第２のプレーナ型トランジスタ５１や図示していない他のトランジスタを含むトランジスタ）が設けられておらず、かつ複数の第１の活性領域１７の周囲を囲む第３の活性領域２１を設けることで、第２の活性領域１８，１９に熱酸化処理（後述する第２のゲート構造３５，３６を構成する第１及び第２のゲート絶縁膜８１，８９を形成するための熱酸化処理）を行う際に、第２の活性領域１８，１９と第１の活性領域１７との間に位置する分離部１３を介して第１の活性領域１７に侵入する酸化剤を第３の活性領域２１でゲッタリングすることが可能となるので、第１の活性領域１７に既に形成された第１のゲート構造２３の側壁（埋め込み型ゲート電極７７の側壁）の異常酸化を低減できる。
【００６５】
また、第１及び第２のゲート絶縁膜８１，８２を形成する前に埋め込み型ゲート電極７７の上面を覆い、かつ窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）であるビットコン層間絶縁膜３２を設けることにより、第１及び第２のゲート絶縁膜８１，８９を形成するための熱酸化処理により、埋め込み型ゲート電極７７の上面（第１のゲート構造２３の上面）側の異常酸化を抑制できる。
【００６６】
つまり、第１のゲート構造２３が配置される第１の活性領域１７と、第１のゲート構造２３を形成後に第２のゲート構造３５，３６が形成される第２の活性領域１８，１９との間に、電気的に動作するトランジスタが設けられておらず、かつ複数の第１の活性領域１７の周囲を囲む第３の活性領域２１を設けると共に、第１及び第２のゲート絶縁膜８１，８２を形成する前に埋め込み型ゲート電極７７の上面を覆い、かつ窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）であるビットコン層間絶縁膜３２を設けることにより、第１のゲート構造２３（埋め込み型ゲート電極７７）の異常酸化が低減可能となるので、第１の実施の形態の半導体装置１０の歩留まりを向上できる。
【００６７】
図３は、本発明の第１の実施の形態の変形例に係る半導体装置の概略構成を示す平面図である。図３において、図１に示す第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００６８】
図３を参照するに、第１の実施の形態の変形例に係る半導体装置１００は、第１の実施の形態の半導体装置１０に設けられた第３の活性領域２１の替わりに、第３の活性領域１０１を設けた以外は、半導体装置１０と同様に構成される。
【００６９】
第３の活性領域１０１は、第３の活性領域２１のうち、コンタクト部３８の近傍に位置する部分を分離部１３にしたこと（言い換えれば、第３の活性領域２１を不連続にしたこと）以外は、第３の活性領域２１と同様に構成される。
【００７０】
このような不連続とされた第３の活性領域１０１を有した半導体装置１００においても、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
また、半導体装置１００において、第３の活性領域１０１が不連続とされた領域Ｄに、コンタクト部３８を配置してもよい。
【００７１】
図４〜図１０は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。図４〜図１０において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。なお、図４Ａでは、説明の便宜上、図４Ｂに示す酸化シリコン膜２２の図示を省略する。
【００７２】
図４〜図１０を参照して、第１の実施の形態に係る半導体装置１０の製造方法について説明する。
始めに、図４Ａ及び図４Ｂに示す工程では、半導体基板１１としてｐ型の単結晶シリコン基板を準備し、次いで、半導体基板１１の主面１１ａを覆う酸化シリコン膜２２を形成する。
次いで、周知の手法により、半導体基板１１の主面１１ａにＰｗｅｌｌ領域１４，１５及び分離部１３を形成する。
【００７３】
これにより、メモリセル領域Ｂには、分離部１３により区画された複数の第１の活性領域１７の周囲を囲む第３の活性領域２１が形成され、周辺回路領域Ｃには、分離部１３により区画された第２の活性領域１８，１９が形成される。
【００７４】
この段階では、Ｐｗｅｌｌ領域１５の上面１５ａ、及び第１乃至第３の活性領域１７〜１９，２１の上面１７ａ，１８ａ，１９ａ，２１ａが酸化シリコン膜２２で覆われている。
また、分離部１３は、その上面１３ａが酸化シリコン膜２２の上面２２ａに対して面一となるように形成する。
【００７５】
次いで、図示していないレジストマスクを介して、選択的に第１の活性領域１７にｎ型不純物をイオン注入することで、第１の活性領域１７の上面１７ａ側に不純物拡散層１０６を形成する。該レジストマスクは、不純物拡散層１０６を形成後に除去する。
不純物拡散層１０６は、後述する図５に示す工程で形成される溝７５で分離されて、第１及び第２の不純物拡散領域２５，２６（図１参照）となる。
【００７６】
次いで、図５に示す工程では、複数の第１の活性領域１７及び周囲の分離部１３を部分的にエッチングすることで、Ｙ方向に配置された複数の第１の活性領域１７を横断すると共に、周囲の分離部１３に達する溝７５を形成する（図１参照）。
このとき、１つの活性領域１７に対して２つの溝７５を形成することで、不純物拡散層１０６が形成された第１の活性領域１７を３つに分離する。
【００７７】
これにより、２つの溝７５間に位置する第１の活性領域１７に、第１の不純物拡散領域２５が形成されると共に、２つの溝７５及び第１の不純物拡散領域２５の外側に位置する第１の活性領域１７に、２つの第２の不純物拡散領域２６が形成される（図１参照）。
第１の不純物拡散領域２５の上面２５ａ、及び第２の不純物拡散領域２６の上面は、第１の活性領域１７の上面１７ａに対して面一となる。
【００７８】
次いで、周知の手法により、溝７５の内面を覆う埋め込みゲート絶縁膜７６（請求項１１に記載の第１のゲート絶縁膜）と、埋め込みゲート絶縁膜７６を介して、溝７５の下部を埋め込む埋め込み型ゲート電極７７（請求項１１に記載の第１のゲート電極）と、を順次形成する。
これにより、１つの第１の活性領域１７に、溝７５、埋め込みゲート絶縁膜７６、及び埋め込み型ゲート電極７７を有し、埋め込みゲート絶縁膜７６と埋め込み型ゲート電極７７との積層体よりなる第１のゲート構造２３と、第１の不純物拡散領域２５と、第２の不純物拡散領域２６と、を備えたセルトランジスタ２８（第１のトランジスタ）が２つ形成される。
【００７９】
次いで、周知の手法により、溝７５の上部を埋め込むように、分離部１３の上面１３ａ及び酸化シリコン膜２２の上面２２ａを覆うビットコン層間絶縁膜３２を形成する。このとき、ビットコン層間絶縁膜３２は、その上面３２ａが平坦な面となるように形成する。
具体的には、ビットコン層間絶縁膜３２は、窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜（ＳｉＮ膜））を成膜することで形成する。これにより、埋め込み型ゲート電極７７の上面（言い換えれば、第１のゲート構造２３の上面）が、窒化シリコンを主体とする絶縁膜で覆われる。
この段階では、メモリセル領域Ｂ及び周辺回路領域Ｃを覆うように、ビットコン層間絶縁膜３２が形成されている。
第１の実施の形態に係る半導体装置１０の製造工程において、第１のゲート構造２３を形成する工程後、ビットコン層間絶縁膜３２を形成する工程の前には、半導体基板１１の主面１１ａを熱酸化する工程を有していない。
【００８０】
次いで、図６に示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、図５に示す周辺回路領域Ｃに形成されたビットコン層間絶縁膜３２及び酸化シリコン膜２２を順次除去する。
これにより、周辺回路領域Ｃに形成された分離部１３の上面１３ａ、Ｐｗｅｌｌ領域１５の上面１５ａ、及び第２の活性領域１８，１９の上面１８ａ，１９ａが露出される。
この段階においても、埋め込み型ゲート電極７７の上面が、窒化シリコンを主体とする絶縁膜であるビットコン層間絶縁膜３２に覆われている。
【００８１】
次いで、窒化シリコンを主体とする絶縁膜（ビットコン層間絶縁膜３２）から露出された第２の活性領域１８，１９を熱酸化することで、第１及び第２のゲート絶縁膜８１，８９（請求項１１に記載の第２のゲート絶縁膜）を形成する。
言い換えれば、第２の活性領域１８，１９における半導体基板１１の主面１１ａを覆う第１及び第２のゲート絶縁膜８１，８９を形成する。
【００８２】
具体的には、厚膜形成領域Ｅに対応する分離部１３の上面１３ａ及び第２の活性領域１８の上面１８ａを覆う第１のゲート絶縁膜８１と、薄膜形成領域Ｆに対応する分離部１３の上面１３ａ、Ｐｗｅｌｌ領域１５の上面１５ａ、及び第２の活性領域１９の上面１９ａを覆うと共に、第１のゲート絶縁膜８１よりも厚さの薄い第２のゲート絶縁膜８９と、を熱酸化法により順次形成する。
【００８３】
具体的には、例えば、以下の方法により形成する。始めに、薄膜形成領域Ｆを図示していない窒化シリコン膜で覆い、次いで、熱酸化法により、該窒化シリコン膜から露出された厚膜形成領域Ｅに第１のゲート絶縁膜８１を形成する。次いで、該窒化シリコン膜を選択的に除去した後、熱酸化法により、薄膜形成領域Ｆに第１のゲート絶縁膜８１よりも厚さの薄い第２のゲート絶縁膜８９を形成する。
この段階では、第１及び第２のゲート絶縁膜８１，８９は、図２に示す第１及び第２のゲート絶縁膜８１，８９のようにパターニングはされていない。
【００８４】
先に説明したように、第１のゲート構造２３が形成される第１の活性領域１７と、第１のゲート構造２３を形成後に第２のゲート構造３５，３６が形成される第２の活性領域１８，１９との間には、複数の第１の活性領域１７の周囲を囲む第３の活性領域２１が形成されている。
【００８５】
このため、熱酸化法により、第１及び第２のゲート絶縁膜８１，８９を形成する際、第２の活性領域１８，１９と第１の活性領域１７との間に位置する分離部１３を介して第１の活性領域１７に侵入する酸化剤を第３の活性領域２１でゲッタリングすることが可能となるので、第１の活性領域１７に既に形成された第１のゲート構造２３の側壁における異常酸化を低減できる。
【００８６】
また、第１及び第２のゲート絶縁膜８１，８２を形成する前に、埋め込み型ゲート電極７７の上面を覆うように、窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）であるビットコン層間絶縁膜３２を形成することにより、第１及び第２のゲート絶縁膜８１，８９を形成するための熱酸化処理により、埋め込み型ゲート電極７７の上面（第１のゲート構造２３の上面）側の異常酸化を抑制可能となる。
【００８７】
つまり、第１のゲート構造２３が配置される第１の活性領域１７と、第１のゲート構造２３を形成後に第２のゲート構造３５，３６が形成される第２の活性領域１８，１９との間に、電気的に動作するトランジスタ（具体的には、セルトランジスタ２８、第１のプレーナ型トランジスタ４９、及び第２のプレーナ型トランジスタ５１や図示していない他のトランジスタを含むトランジスタ）が設けられておらず、かつ複数の第１の活性領域１７の周囲を囲む第３の活性領域２１を形成すると共に、第１及び第２のゲート絶縁膜８１，８２を形成する前に、埋め込み型ゲート電極７７の上面を覆うように、窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）よりなるビットコン層間絶縁膜３２を形成することにより、第１のゲート構造２３の異常酸化が低減可能となるので、第１の実施の形態の半導体装置１０の歩留まりを向上できる。
【００８８】
なお、図６に示す工程では、一例として、２回の熱酸化により、第１及び第２のゲート酸化膜８１，８９を形成する場合を例に挙げて説明したが、２回以上の熱酸化を行うことで、第１及び第２のゲート酸化膜８１，８９を形成してもよい。この場合も第１のゲート構造２３への異常酸化を低減できる。
【００８９】
次いで、図７に示す工程では、周知の手法により、第１及び第２のゲート絶縁膜８１，８９を覆う第１のポリシリコン膜８５を形成する。第１のポリシリコン膜８５は、周辺回路領域Ｃのみに形成する。
【００９０】
次いで、図８に示す工程では、周知の手法により、ビットコン層間絶縁膜３２の上面３２ａ、及び第１のポリシリコン膜８５を覆う第２のポリシリコン膜８６と、タングステン膜８７と、キャップ絶縁膜４２の母材となる窒化シリコン膜１０８と、を順次積層形成する。
【００９１】
次いで、図９に示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、窒化シリコン膜１０８をパターニングすることで、ビット線３９の形成領域に対応するタングステン膜８７の上面、及び第２のゲート構造３５，３６の形成領域に対応するタングステン膜８７の上面を覆うキャップ絶縁膜４２を一括形成する。
【００９２】
次いで、キャップ絶縁膜４２をマスクとする異方性エッチング（ドライエッチング）により、不要な第１のポリシリコン膜８５、第２のポリシリコン膜８６、及びタングステン膜８７を除去することで、第３の活性領域２１に形成された酸化シリコン膜２２の上面２２ａ、第３の活性領域２１の外側に位置する分離部１３の上面１３ａ、Ｐｗｅｌｌ領域１５の上面１５ａ、第２の活性領域１８の上面１８ａの一部、及び第２の活性領域１９の上面１９ａの一部を露出させる。
【００９３】
これにより、メモリセル領域Ｂには、ビットコン開口部３２Ａを埋め込む第２のポリシリコン膜８６よりなり、下端が第１の不純物活性領域２５の上面２５ａと接触するビットコンタクト３７と、第２のポリシリコン膜８６及びタングステン膜８７よりなり、ビットコン層間絶縁膜３２の上面３２ａに配置され、かつビットコンタクト３７の上端と一体とされたビット線３９が一括形成される。
【００９４】
また、上記異方性エッチングにより、周辺回路領域Ｃでは、第２の活性領域１８の上面１８ａの中央に、パターニングされた第１のゲート絶縁膜８１、及びプレーナ型ゲート電極８６（第１のポリシリコン膜８５、第２のポリシリコン膜８６、及びタングステン膜８７よりなる電極（請求項１３に記載の第２のゲート電極））よりなる第２のゲート構造３５が形成されると共に、第２の活性領域１９の上面１９ａの中央に、パターニングされた第２のゲート絶縁膜８９、及びプレーナ型ゲート電極９１（第１のポリシリコン膜８５、第２のポリシリコン膜８６、及びタングステン膜８７よりなる電極（請求項１３に記載の第２のゲート電極））よりなる第２のゲート構造３６が形成される。
【００９５】
次いで、図１０に示す工程では、第２の活性領域１８，１９に低濃度のｎ型不純物をイオン注入することで、１対のＬＤＤ領域４４を形成する。次いで、周知の手法により、周辺回路領域Ｃに配置されたキャップ絶縁膜４２の側壁、及び第２のゲート構造３５，３６の側壁を覆うように、窒化シリコン膜（ＳｉＮ膜）よりなるサイドウォール４６を形成する。
【００９６】
次いで、サイドウォール４６をマスクとして、第２の活性領域１８，１９に高濃度のｎ型不純物をイオン注入することで、第２の活性領域１８，１９にそれぞれ１対の不純物拡散領域４７を形成する。
【００９７】
これにより、第２の活性領域１８に、第２のゲート構造３５、１対のＬＤＤ領域４４、及び１対の不純物拡散領域４７を有する第１のプレーナ型トランジスタ４９（ｎ型厚膜トランジスタ）が形成されると共に、第２の活性領域１９に、第２のゲート構造３６、１対のＬＤＤ領域４４、及び１対の不純物拡散領域４７を有する第２のプレーナ型トランジスタ５１（ｎ型薄膜トランジスタ）が形成される。
つまり、ゲート絶縁膜の厚さの異なる同じ導電型の２つの周辺回路用トランジスタ（第１及び第２のプレーナ型トランジスタ４９，５１）が一括形成される。
【００９８】
次いで、周知の手法により、酸化シリコン膜２２の上面２２ａ、第３の活性領域２１よりも外側に位置する分離部１３の上面１３ａ、Ｐｗｅｌｌ領域１５の上面１５ａ、サイドウォール４６の側壁、及び不純物拡散領域４７の上面を覆う第１のライナー膜５３（例えば、窒化シリコン膜（ＳｉＮ膜））を形成する。
【００９９】
次いで、周知の手法により、第１のライナー膜５３上に、第２のゲート構造３５，３６上に配置されたキャップ絶縁膜４２の上面を覆う第１の層間絶縁膜５４（例えば、酸化シリコン膜（ＳｉＯ２膜））を形成する。
このとき、第１の層間絶縁膜５４は、その上面５４ａがビット線３９上に形成されたキャップ絶縁膜４２の上面に対して面一となるように形成する。これにより、第１の層間絶縁膜５４は、図示していないが、ビット線３９間の空間を埋め込む。
【０１００】
次いで、周知の手法により、容量コンタクトパッド６１の形成領域に対応するキャップ絶縁膜４２を貫通し、ビット線３９の上面と接続される容量コンタクトプラグ５８と、コンタクト部３８（図１参照）と、第１のライナー膜５３及び第１の層間絶縁膜５４を貫通し、不純物拡散領域４７の上面と接触する周辺コンタクトプラグ５６と、第１のライナー膜５３及び第１の層間絶縁膜５４を貫通し、Ｐｗｅｌｌ領域１５の上面１５ａと接続されるＰｗｅｌｌコンタクトプラグ５７と、を形成する。
【０１０１】
次いで、周知の手法により、キャップ絶縁膜４２の上面及び第１の層間絶縁膜５４の上面５４ａを覆う導電膜（例えば、タングステン膜）を成膜し、次いで、フォトリソグラフィ技術及びドライエッチング技術により、該導電膜をパターニングすることで、容量コンタクトプラグ５８の上端と接続された容量コンタクトパッド６１と、周辺コンタクトプラグ５６の上端と接続された第１の配線６２と、Ｐｗｅｌｌコンタクトプラグ５７の上端と接続された第１の配線６３と、を一括形成する。
これにより、周辺回路領域Ｃに、第１及び第２のプレーナ型トランジスタ４９，５１を含み、図１に示すメモリセルＮと電気的に接続された周辺回路Ｐ（図１参照）が形成される。
【０１０２】
次いで、周知の手法により、キャップ絶縁膜４２の上面、及び第１の層間絶縁膜５４の上面５４ａに、容量コンタクトパッド６１及び第１の配線６２，６３を覆う第２のライナー膜６５（例えば、窒化シリコン膜（ＳｉＮ膜））を形成する。
次いで、周知の手法により、第２のライナー膜６５の上面を覆う第２の層間絶縁膜６７（例えば、酸化シリコン膜（ＳｉＯ２膜））を形成する。
【０１０３】
次いで、フォトリソグラフィ技術及びドライエッチング技術により、第２のライナー膜６５及び第２の層間絶縁膜６７を貫通し、かつ容量コンタクトパッド６１の上面を露出するシリンダ孔６９を形成する。
【０１０４】
次いで、周知の手法により、シリンダ孔６９の内面（容量コンタクトパッド６１の上面を含む）を覆う王冠形状とされた下部電極９５と、下部電極９５の内面を覆う容量絶縁膜９６と、下部電極９５及び容量絶縁膜９６を介して、シリンダ孔６９を埋め込む上部電極９７と、を順次形成することで、容量コンタクトパッド６１上に、下部電極９５、容量絶縁膜９６、及び上部電極９７よりなるキャパシタ７１を形成する。
これにより、１つのセルトランジスタ２８及び１つのキャパシタ７１により構成されたメモリセルＮが形成されると共に、第１の実施の形態の半導体装置１０が製造される。
【０１０５】
なお、図１０には、図示していないが、図１０に示す構造体上に、メモリセル領域Ｂに配置され、複数の上部電極９７と接続されたプレート電極、該プレート電極を覆う第３の層間絶縁膜、第３の層間絶縁膜を貫通し、下端がプレート電極と接続された第１のビアプラグ、周辺回路領域Ｃに位置する第３の層間絶縁膜を貫通し、第１の配線６２，６３のどちらか一方と接続された第２のビアプラグ、第３の層間絶縁膜上に配置され、第２のビアプラグと接続された第２の配線等を形成することで、第１の実施の形態の半導体装置１０を製造してもよい。
【０１０６】
第１の実施の形態の半導体装置の製造方法によれば、第１のゲート構造２３が形成される第１の活性領域１７と、第１のゲート構造２３を形成後に第２のゲート構造３５，３６が形成される第２の活性領域１８，１９との間に、複数の第１の活性領域１７の周囲を囲む第３の活性領域２１を形成することにより、熱酸化法により、第１及び第２のゲート絶縁膜８１，８９を形成する際、第２の活性領域１８，１９と第１の活性領域１７との間に位置する分離部１３を介して第１の活性領域１７に侵入する酸化剤を第３の活性領域２１でゲッタリングすることが可能となるので、第１の活性領域１７に既に形成された第１のゲート構造２３の側壁（埋め込み型ゲート電極７７の側壁）における異常酸化を低減できる。
【０１０７】
また、第１及び第２のゲート絶縁膜８１，８２を形成する前に、埋め込み型ゲート電極７７の上面を覆うように、窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）であるビットコン層間絶縁膜３２を形成することにより、第１及び第２のゲート絶縁膜８１，８９を形成するための熱酸化処理により、埋め込み型ゲート電極７７の上面（第１のゲート構造２３の上面）側の異常酸化を抑制可能となる。
【０１０８】
つまり、第１のゲート構造２３が配置される第１の活性領域１７と、第１のゲート構造２３を形成後に第２のゲート構造３５，３６が形成される第２の活性領域１８，１９との間に、電気的に動作するトランジスタ（具体的には、セルトランジスタ２８、第１のプレーナ型トランジスタ４９、及び第２のプレーナ型トランジスタ５１や図示していない他のトランジスタを含むトランジスタ）が設けられておらず、かつ複数の第１の活性領域１７の周囲を囲む第３の活性領域２１を形成すると共に、第１及び第２のゲート絶縁膜８１，８２を形成する前に、埋め込み型ゲート電極７７の上面を覆うように、窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）よりなるビットコン層間絶縁膜３２を形成することにより、第１のゲート構造２３（埋め込み型ゲート電極７７）の異常酸化が低減可能となるので、第１の実施の形態の半導体装置１０の歩留まりを向上できる。
【０１０９】
なお、第１の実施の形態では、第３の活性領域２１に、不純物拡散層１０６を形成しない場合を例に挙げて説明したが、第３の活性領域２１に不純物拡散層１０６を形成してもよく、この場合も第１の実施の形態の半導体装置１０及びその製造方法と同様な効果を得ることができる。
【０１１０】
また、先に説明した第１の実施の形態の変形例に係る半導体装置１００は、第１の実施の形態の半導体装置１０と同様な手法により製造することができる。
【０１１１】
（第２の実施の形態）
図１１は、本発明の第２の実施の形態に係る半導体装置の概略構成を示す平面図であり、図１２は、図１１に示す半導体装置のＧ−Ｇ線方向の断面図である。
図１２は、主に、第１の活性領域１７、第２の活性領域１９，１２２、第３の活性領域２１、溝７５、埋め込み型ゲート電極７７、コンタクト部３８、ビット線３９の位置関係を説明するための平面図である。
そこで、図１２では、説明の便宜上、第２の実施の形態の半導体装置１２０を構成する構成要素のうち、一部の構成要素のみを図示し、他の構成要素の図示を省略する。
【０１１２】
また、図１１及び図１２において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。さらに、図１１及び図１２では、第２の実施の形態の半導体装置１２０の一例としてＤＲＡＭを図示する。
【０１１３】
図１１及び図１２を参照するに、第２の実施の形態の半導体装置１２０は、第１の実施の形態の半導体装置１０に設けられた第２の活性領域１８及び第１のプレーナ型トランジスタ４９の替わりに、Ｎｗｅｌｌ領域１２１、第２の活性領域１２２、及び第１のプレーナ型トランジスタ１２４を設け、半導体装置１０に設けられた周辺回路Ｐの替わりに、周辺回路Ｑを設け、さらに、Ｎｗｅｌｌコンタクトプラグ１２７及び第１の配線１２８を設けた以外は、半導体装置１０と同様に構成される。
【０１１４】
Ｎｗｅｌｌ領域１２１は、周辺回路領域Ｃ内に設けられている。Ｎｗｅｌｌ領域１２１の上面１２１ａは、半導体基板１１の主面１１ａと一致している。
第２の活性領域１２２は、Ｎｗｅｌｌ領域１２１内に位置する分離部１３により区画されている。
【０１１５】
第１のプレーナ型トランジスタ１２４は、第２の活性領域１２２に設けられている。第１のプレーナ型トランジスタ１２４は、第２のプレーナ型トランジスタ５１とは異なる導電型のトランジスタである。
第１のプレーナ型トランジスタ１２４は、周辺回路用トランジスタであり、第２のゲート構造１３１と、１対のＬＤＤ領域４４（この場合、低濃度ｐ型不純物拡散領域）と、１対の不純物拡散領域４７（この場合、高濃度ｐ型不純物拡散領域）と、を有する。
第２のゲート構造１３１は、第１のゲート絶縁膜１３３と、プレーナ型ゲート電極１３４と、を有する。第１のゲート絶縁膜１３３は、第２の活性領域１２２の上面１２２ａの中央に設けられている。
【０１１６】
第１のゲート絶縁膜１３３としては、厚さまたは構成材料が埋め込みゲート絶縁膜７６とは異なるゲート絶縁膜である。
第１のゲート絶縁膜１３３としては、第１のプレーナ型トランジスタ１２４に要求される特性に応じて、第２のゲート絶縁膜８９と同じ膜種でかつ同じ厚さ、第２のゲート絶縁膜８９と同じ膜種でかつ異なる厚さ、或いは第２のゲート絶縁膜８９とは異なる膜種のゲート絶縁膜を用いることができる。
【０１１７】
具体的には、第１のゲート絶縁膜８１としては、例えば、熱酸化法により形成された酸化シリコン膜（ＳｉＯ２膜）を用いることができる。また、第１のゲート絶縁膜１３３は、埋め込みゲート絶縁膜７６を形成後に形成される絶縁膜である。
【０１１８】
プレーナ型ゲート電極１３４は、第１のゲート絶縁膜１３３上に設けられており、第１のポリシリコン膜８５と、第２のポリシリコン膜８６と、タングステン膜８７と、が順次積層された構成とされている。第２のゲート構造１３１は、第１のゲート構造２３を形成後に形成される構造体である。
第１のプレーナ型トランジスタ１２４を構成する１対のＬＤＤ領域４４、及び１対の不純物拡散領域４７は、第１のゲート構造２３を挟み込むように、第２の活性領域１２２に配置されている。
【０１１９】
第２のゲート構造１３１の側壁、及び第２のゲート構造１３１上に配置されたキャップ絶縁膜４２の側壁には、サイドウォール４６が設けられている。
Ｎｗｅｌｌ領域１２１に配置された第１のライナー膜５３は、Ｎｗｅｌｌ領域１２１の上面１２１ａの一部、分離部１３の上面１３ａ、サイドウォール４６の側壁、及び不純物拡散領域４７の一部を覆うように配置されている。
【０１２０】
第１の層間絶縁膜５４は、第２のゲート構造１３１上に配置されたキャップ絶縁膜４２の上面を覆う厚さで、第１のライナー膜５３上に設けられている。
Ｎｗｅｌｌコンタクトプラグ１２７は、Ｎｗｅｌｌ領域１２１上に位置する第１のライナー膜５３及び第１の層間絶縁膜５４を貫通するように設けられている。Ｎｗｅｌｌコンタクトプラグ１２７の下端は、Ｎｗｅｌｌ領域１２１の上面１２１ａと接触している。
【０１２１】
第１の配線１２８は、周辺回路領域Ｃに位置する第１の層間絶縁膜５４の上面５４ａに配置されている。第１の配線１２８は、Ｎｗｅｌｌコンタクトプラグ１２７の上端と接続されている。これにより、第１の配線１２８は、Ｎｗｅｌｌコンタクトプラグ１２７を介して、Ｎｗｅｌｌ領域１２１と電気的に接続されている。
【０１２２】
周辺回路Ｑは、周辺回路領域Ｃに設けられており、第１及び第２のプレーナ型トランジスタ１２４，５１を含み、メモリセルアレイＭの動作を制御する。
【０１２３】
第２の実施の形態の半導体装置によれば、第１のゲート構造２３が配置される第１の活性領域１７と、第１のゲート構造２３を形成後に形成される第２のゲート構造３５，１３１が配置される第２の活性領域１８，１２２との間に、複数の第１の活性領域１７の周囲を囲む第３の活性領域２１を設けることで、第２の活性領域１８，１２２に熱酸化処理（第２のゲート構造３５，１３１を構成する第１及び第２のゲート絶縁膜１３３，８９を形成するための熱酸化処理）を行う際に、第２の活性領域１８，１２２と第１の活性領域１７との間に位置する分離部１３を介して第１の活性領域１７に侵入する酸化剤を第３の活性領域２１でゲッタリングすることが可能となるので、第１の活性領域１７に既に形成された第１のゲート構造２３の側壁（埋め込み型ゲート電極７７の側壁）の異常酸化を低減できる。
【０１２４】
また、第１及び第２のゲート絶縁膜１３３，８９を形成する前に、埋め込み型ゲート電極７７の上面を覆い、かつ窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）であるビットコン層間絶縁膜３２が設けられているため、第１及び第２のゲート絶縁膜１３３，８９を形成する際の熱酸化処理により、埋め込み型ゲート電極７７の上面（第１のゲート構造２３の上面）側の異常酸化を抑制可能となる。
つまり、第２の実施の形態の半導体装置１２０によれば、第１のゲート構造２３への異常酸化が低減可能であるため、半導体装置１２０の歩留まりを向上できる。
【０１２５】
図１３は、本発明の第２の実施の形態の変形例に係る半導体装置の概略構成を示す平面図である。図１３において、第２の実施の形態の半導体装置１２０と同一構成部分には同一符号を付す。
【０１２６】
図１３を参照するに、第２の実施の形態の変形例に係る半導体装置１４０は、第２の実施の形態の半導体装置１２０に設けられた第３の活性領域２１の替わりに、図３で説明した第３の活性領域１０１を設けた以外は、半導体装置１２０と同様に構成される。
【０１２７】
このような不連続とされた第３の活性領域１０１を有した半導体装置１４０においても、第２の実施の形態の半導体装置１２０と同様な効果を得ることができる。
また、半導体装置１４０において、第３の活性領域１０１が不連続とされた領域Ｄに、コンタクト部３８を配置してもよい。
【０１２８】
図１４〜図１９は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図である。図１４〜図１９において、第２の実施の形態の半導体装置１２０と同一構成部分には、同一符号を付す。なお、図１４Ａでは、説明の便宜上、図１４Ｂに示す酸化シリコン膜２２の図示を省略する。
【０１２９】
図１４〜図１９を参照して、第２の実施の形態に係る半導体装置１２０の製造方法について説明する。
始めに、図１４Ａ及び図１４Ｂに示す工程では、半導体基板１１としてｐ型の単結晶シリコン基板を準備し、次いで、半導体基板１１の主面１１ａを覆う酸化シリコン膜２２を形成する。
次いで、周知の手法により、半導体基板１１の主面１１ａに、Ｐｗｅｌｌ領域１４，１５、Ｎｗｅｌｌ領域１２２、及び分離部１３を形成する。
【０１３０】
これにより、メモリセル領域Ｂには、分離部１３により区画された複数の第１の活性領域１７の周囲を不連続に囲む第３の活性領域１０１が形成され、周辺回路領域Ｃには、分離部１３により区画された第２の活性領域１９，１２２が形成される。
この段階では、Ｐｗｅｌｌ領域１５の上面１５ａ、第１の活性領域１７の上面１７ａ、第２の活性領域１９，１２２の上面１９ａ，１２２ａ、第３の活性領域２１の上面２１ａ、及びＮｗｅｌｌ領域１２１の上面１２１ａが酸化シリコン膜２２で覆われている。
また、分離部１３は、その上面１３ａが酸化シリコン膜２２の上面２２ａに対して面一となるように形成する。
【０１３１】
次いで、周知の手法により、第１の活性領域１７の上面１７ａ側に不純物拡散層１０６を形成する。不純物拡散層１０６は、後述する図１５に示す工程で形成される溝７５で分離されることで、図１２に示す第１及び第２の不純物拡散領域２５，２６となる。
【０１３２】
次いで、図１５に示す工程では、第１の実施の形態の図５に示す工程と同様な手法により、１つの活性領域１７に対して２つの溝７５を形成する。
これにより、第１の活性領域１７に、１つの第１の不純物拡散領域２５、及び２つの第２の不純物拡散領域２６が形成される（図１１参照）。
【０１３３】
次いで、第１の実施の形態の図５に示す工程と同様な手法により、埋め込みゲート絶縁膜７６と、埋め込み型ゲート電極７７と、を順次形成する。これにより、１つの第１の活性領域１７に、２つのセルトランジスタ２８（第１のトランジスタ）が２つ形成される。
【０１３４】
次いで、周知の手法により、第１の実施の形態の図５に示す工程と同様な手法により、上面３２ａが平坦な面とされ、窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）よりなるビットコン層間絶縁膜３２を形成する。
これにより、窒化シリコンを主体とする絶縁膜により、埋め込み型ゲート電極７７の上面（第１のゲート構造２３の上面）が覆われる。
この段階では、メモリセル領域Ｂ及び周辺回路領域Ｃを覆うように、ビットコン層間絶縁膜３２が形成されている。
【０１３５】
次いで、図１６に示す工程では、周知の手法により、図１５に示す周辺回路領域Ｃに形成されたビットコン層間絶縁膜３２及び酸化シリコン膜２２を順次除去することで、周辺回路領域Ｃに形成された分離部１３の上面１３ａ、Ｐｗｅｌｌ領域１５の上面１５ａ、第２の活性領域１９，１２２の上面１９ａ，１２２ａ、及びＮｗｅｌｌ領域１２１の上面１２１ａを露出させる。
【０１３６】
次いで、窒化シリコンを主体とする絶縁膜（ビットコン層間絶縁膜３２）から露出された第２の活性領域１９，１２２を熱酸化することで、第１及び第２のゲート絶縁膜１３３，８９（請求項１１に記載の第２のゲート絶縁膜）を形成する。
言い換えれば、第２の活性領域１９，１２２における半導体基板１１の主面１１ａを覆う第１及び第２のゲート絶縁膜１３３，８９を形成する。
【０１３７】
具体的には、ｎ型Ｔｒ形成領域Ｈに対応する分離部１３の上面１３ａ及び第２の活性領域１９の上面１９ａを覆う第２のゲート絶縁膜８９と、ｐ型Ｔｒ形成領域Ｉに対応する分離部１３の上面１３ａ、Ｐｗｅｌｌ領域１５の上面１５ａ、Ｎｗｅｌｌ領域１２１の上面１２１ａ、及び第２の活性領域１２２の上面１２２ａを覆う第１のゲート絶縁膜１３３と、を熱酸化法により形成する。
【０１３８】
第１及び第２のゲート絶縁膜１３３，８９の厚さが異なる場合には、第１の実施の形態の図６に示す工程で説明した方法と同様な手法により、第１及び第２のゲート絶縁膜１３３，８９を形成する。つまり、２回以上の熱酸化により、第１及び第２のゲート絶縁膜１３３，８９を形成する。
【０１３９】
また、第１及び第２のゲート絶縁膜１３３，８９の膜種が同じで、かつ厚さが同じ場合には、１回の熱酸化で第１及び第２のゲート絶縁膜１３３，８９を形成してもよい。
この段階では、第１及び第２のゲート絶縁膜１３３，８９は、図１２に示す第１及び第２のゲート絶縁膜１３３，８９のようにパターニングはされていない。
【０１４０】
先に説明したように、第１のゲート構造２３が形成される第１の活性領域１７と、第１のゲート構造２３を形成後に第２のゲート構造３６，１３１が形成される第２の活性領域１９，１２２との間には、複数の第１の活性領域１７の周囲を囲む第３の活性領域２１が形成されている。
【０１４１】
このため、熱酸化法により、第１及び第２のゲート絶縁膜１３３，８９を形成する際、第２の活性領域１９，１２２と第１の活性領域１７との間に位置する分離部１３を介して第１の活性領域１７に侵入する酸化剤を第３の活性領域２１でゲッタリングすることが可能となるので、第１の活性領域１７に既に形成された第１のゲート構造２３の側壁（埋め込み型ゲート電極７７の側壁）の異常酸化を低減できる。
【０１４２】
また、第１及び第２のゲート絶縁膜１３３，８９を形成する前に、埋め込み型ゲート電極７７の上面を覆うように、窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）であるビットコン層間絶縁膜３２を形成することにより、第１及び第２のゲート絶縁膜１３３，８９を形成するための熱酸化処理により、埋め込み型ゲート電極７７の上面（第１のゲート構造２３の上面）側の異常酸化を抑制可能となる。
【０１４３】
つまり、第１のゲート構造２３が配置される第１の活性領域１７と、第１のゲート構造２３を形成後に第２のゲート構造３６，１３１が形成される第２の活性領域１９，１２２との間に、電気的に動作するトランジスタ（具体的には、セルトランジスタ２８、第１のプレーナ型トランジスタ１２４、及び第２のプレーナ型トランジスタ５１や図示していない他のトランジスタを含むトランジスタ）が設けられておらず、かつ複数の第１の活性領域１７の周囲を囲む第３の活性領域２１を形成すると共に、第１及び第２のゲート絶縁膜１３３，８９を形成する前に、埋め込み型ゲート電極７７の上面を覆うように、窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）よりなるビットコン層間絶縁膜３２を形成することにより、第１のゲート構造２３（埋め込み型ゲート電極７７）の異常酸化が低減可能となるので、第２の実施の形態の半導体装置１２０の歩留まりを向上できる。
【０１４４】
次いで、図１７に示す工程では、周知の手法により、第１及び第２のゲート絶縁膜１３３，８９の上面を覆う第１のポリシリコン膜８５と、ビットコン層間絶縁膜３２の上面３２ａ、及び第１のポリシリコン膜８５を覆う第２のポリシリコン膜８６と、タングステン膜８７と、キャップ絶縁膜４２の母材となる窒化シリコン膜１０８と、を順次積層形成する。
【０１４５】
次いで、図１８に示す工程では、第１の実施の形態の図９に示す工程と同様な処理を行うことで、キャップ絶縁膜４２と、ビットコンタクト３７と、ビット線３９と、第２のゲート構造３６，１３１と、を形成する。
この段階において、第３の活性領域２１に形成された酸化シリコン膜２２の上面２２ａ、第３の活性領域２１の外側に位置する分離部１３の上面１３ａ、Ｐｗｅｌｌ領域１５の上面１５ａ、第２の活性領域１９，１２２の上面１９ａ，１２２ａの一部、及びＮｗｅｌｌ領域１２１の上面１２１ａが露出される。
【０１４６】
次いで、図１９に示す工程では、第１の実施の形態で説明した図１０に示す工程と同様な手法により、ＬＤＤ領域４４と、サイドウォール４６と、不純物拡散領域４７と、を順次形成する。
【０１４７】
これにより、第２の活性領域１２２に、第２のゲート構造１３１、１対のＬＤＤ領域４４、及び１対の不純物拡散領域４７を有する第１のプレーナ型トランジスタ１２４（ｐ型トランジスタ）が形成されると共に、第２の活性領域１９に、第２のゲート構造３６、１対のＬＤＤ領域４４、及び１対の不純物拡散領域４７を有する第２のプレーナ型トランジスタ５１（ｎ型トランジスタ）が形成される。
つまり、異なる導電型の２つの周辺回路用トランジスタ（第１及び第２のプレーナ型トランジスタ１２４，５１）が形成される。
【０１４８】
次いで、第１の実施の形態で説明した図１０に示す工程と同様な手法により、第１のライナー膜５３、第１の層間絶縁膜５４、容量コンタクトプラグ５８、コンタクト部３８（図１１参照）、周辺コンタクトプラグ５６、Ｐｗｅｌｌコンタクトプラグ５７、Ｎｗｅｌｌコンタクトプラグ１２７、容量コンタクトパッド６１、第１の配線６２，６３，１２８、第２のライナー膜６５、第２の層間絶縁膜６７、及びシリンダ孔６９を形成する。
【０１４９】
次いで、周知の手法により、シリンダ孔６９の内面を覆う王冠形状とされた下部電極９５と、容量絶縁膜９６と、上部電極９７と、を順次形成することで、容量コンタクトパッド６１上に、下部電極９５、容量絶縁膜９６、及び上部電極９７よりなるキャパシタ７１を形成する。
これにより、１つのセルトランジスタ２８及び１つのキャパシタ７１により構成されたメモリセルＮが形成されると共に、第２の実施の形態の半導体装置１２０が製造される。
【０１５０】
なお、図１９には、図示していないが、図１９に示す構造体上に、メモリセル領域Ｂに配置され、複数の上部電極９７と接続されたプレート電極、該プレート電極を覆う第３の層間絶縁膜、第３の層間絶縁膜を貫通し、下端がプレート電極と接続された第１のビアプラグ、周辺回路領域Ｃに位置する第３の層間絶縁膜を貫通し、第１の配線６２，６３のどちらか一方と接続された第２のビアプラグ、第３の層間絶縁膜上に配置され、第２のビアプラグと接続された第２の配線等を形成することで、第２の実施の形態の半導体装置１２０を製造してもよい。
【０１５１】
第２の実施の形態の半導体装置の製造方法によれば、第２のゲート構造３６，１３１を形成する前に、第１のゲート構造２３が形成される第１の活性領域１７と、第１のゲート構造２３を形成後に第２のゲート構造３６，１３１が形成される第２の活性領域１９，１２２との間に、複数の第１の活性領域１７の周囲を囲む第３の活性領域２１を形成することで、熱酸化法により、第１及び第２のゲート絶縁膜１３３，８９を形成する際、第２の活性領域１９，１２２と第１の活性領域１７との間に位置する分離部１３を介して第１の活性領域１７に侵入する酸化剤を第３の活性領域２１でゲッタリングすることが可能となるので、第１の活性領域１７に既に形成された第１のゲート構造２３の側壁における異常酸化を低減できる。
【０１５２】
また、第１及び第２のゲート絶縁膜１３３，８９を形成する前に、埋め込み型ゲート電極７７の上面を覆い、かつ窒化シリコンを主体とする絶縁膜（例えば、窒化シリコン膜）であるビットコン層間絶縁膜３２を形成することにより、第１及び第２のゲート絶縁膜１３３，８９を形成する際の熱酸化処理により、埋め込み型ゲート電極７７の上面（第１のゲート構造２３の上面）側の異常酸化を抑制可能となる。
つまり、第２の実施の形態の半導体装置１２０の製造方法によれば、第１のゲート構造２３への異常酸化が低減可能であるため、半導体装置１２０の歩留まりを向上できる。
【０１５３】
なお、第２の実施の形態では、第３の活性領域２１に、不純物拡散層１０６を形成しない場合を例に挙げて説明したが、第３の活性領域２１に不純物拡散層１０６を形成してもよく、この場合も第２の実施の形態の半導体装置１２０の製造方法と同様な効果を得ることができる。
【０１５４】
また、第２の実施の形態の変形例に係る半導体装置１４０は、第２の実施の形態の半導体装置１２０と同様な手法により製造することができる。
【０１５５】
（第３の実施の形態）
図２０は、本発明の第３の実施の形態に係る半導体装置の概略構成を示す平面図であり、図２１は、図２０に示す半導体装置のＪ−Ｊ線方向の断面図である。
図２０は、主に、第１乃至第４の活性領域１７〜１９，２１，１５１、溝７５、埋め込み型ゲート電極７７、ダミーゲート電極１５５、コンタクト部３８、ビット線３９の位置関係を説明するための平面図である。
そこで、図２０では、説明の便宜上、第３の実施の形態の半導体装置１５０を構成する構成要素のうち、一部の構成要素のみを図示し、他の構成要素の図示を省略する。
【０１５６】
図２０及び図２１において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。また、図２０及び図２１では、第３の実施の形態の半導体装置１５０の一例としてＤＲＡＭを図示する。
【０１５７】
図２０及び図２１を参照するに、第３の実施の形態の半導体装置１５０は、第１の実施の形態の半導体装置１０の構成に、さらに、第４の活性領域１５１及びダミー用ゲート構造１５３を設けたこと以外は、半導体装置１０と同様に構成される。
【０１５８】
第４の活性領域１５１は、複数の第１の活性領域１７のうち、第３の活性領域２１の近傍に配置された第１の活性領域１７と第３の活性領域２１との間に位置する半導体基板１１の主面１１ａに設けられている。第４の活性領域１５１は、メモリセル領域Ｂに配置された分離部１３により区画されている。
【０１５９】
第４の活性領域１５１は、第１の活性領域１７と同じ形状（具体的には、図２０に示す第１の活性領域１７を上下反転させた形状）とされており、Ｙ方向に対して、所定の間隔で複数配列されている。
第４の活性領域１５１は、第３の活性領域２１側に位置する端（第４の活性領域１５１の一部）が第３の活性領域２１と接触している。
【０１６０】
ダミー用ゲート構造１５３は、メモリセル領域Ｂに設けられた第１のゲート構造２３と同じ形状であって、第４の活性領域１５１を横断して第４の活性領域１５１の周囲に位置する分離部１３に達するように配置されている。
ダミー用ゲート構造１５３は、溝７５と、埋め込みゲート絶縁膜７６と、ダミー用ゲート電極１５５と、を有する。
【０１６１】
溝７５は、Ｙ方向に延在しており、第４の活性領域１５１及びメモリセル領域Ｂに位置する分離部１３に設けられている。溝７５は、Ｙ方向に配列された複数の第４の活性領域１５１に跨るように配置されている。また、溝７５は、１つの第４の活性領域１５１に対して２つ設けられている。埋め込みゲート絶縁膜７６は、溝７５の内面を覆うように設けられている。
【０１６２】
ダミー用ゲート電極１５５は、埋め込みゲート絶縁膜７６を介して、溝７５の下部を埋め込むように設けられている。これにより、ダミー用ゲート電極１５５は、第４の活性領域１５１を横断して第４の活性領域１５１の周囲に位置する分離部１３に達するように配置されている。ダミー用ゲート電極１５５の電位は、ＶＫＫとされている。
ダミー用ゲート電極１５５は、埋め込み型ゲート電極７７と同じ材料で構成されており、埋め込み型ゲート電極７７を形成する工程において、埋め込み型ゲート電極７７と共に形成される。
【０１６３】
第３の実施の形態の半導体装置によれば、第１の活性領域１７と第３の活性領域２１との間に配置され、第１の活性領域１７と同じ形状で、かつその一部が第３の活性領域２１と接触する第４の活性領域１５１と、第４の活性領域１５１を横断して第４の活性領域１５１の周囲の分離部１３に達するように配置されたダミー用ゲート電極１５５を含み、かつ第１のゲート構造２３と同じ形状とされたダミー用ゲート構造１５３と、を有することにより、フォトリソグラフィ技術及びドライエッチング技術を用いて、第１のゲート構造２３及びダミー用ゲート構造１５３を一括形成する際、第１のゲート構造２３の形状ばらつき（形状変動）を抑制することが可能となる。
【０１６４】
これにより、第１のゲート構造２３の加工に起因するセルトランジスタ２８の特性ばらつきを抑制できる。したがって、第３の実施の形態の半導体装置１５０の歩留まりを向上できる。
【０１６５】
また、上記構成とされた第３の実施の形態の半導体装置１５０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
具体的には、第１の活性領域１７に既に形成された第１のゲート構造２３（埋め込み型ゲート電極７７）の異常酸化を低減可能であるため、第３の実施の形態の半導体装置１５０の歩留まりを向上できる。
【０１６６】
ここで、第３の実施の形態の半導体装置１５０を構成する第４の活性領域１５１及びダミー用ゲート構造１５３の形成工程について簡単に説明する。
第４の活性領域１５１は、第１の実施の形態の図４Ａ及び図４Ｂと同様な手法（半導体基板１１の主面１１ａ上に分離部１３を形成すること）により、第１の活性領域１７、第２の活性領域１８，１９、及び第３の活性領域２１を形成する際に、同時に形成する。
このとき、第４の活性領域１５１は、第１の活性領域１７と第３の活性領域２１との間に配置され、第１の活性領域１７と同じ形状で、かつ一部が第３の活性領域２１と接触するように形成する。
【０１６７】
第１のゲート構造２３と同じ形状とされたダミー用ゲート構造１５３は、第１のゲート構造２３を形成する工程において、第１のゲート構造２３と共に形成する。このとき、第４の活性領域１５１を横断して、第４の活性領域１５１の周囲の分離部１３に達するように形成する。
【０１６８】
図２２は、本発明の第３の実施の形態の変形例に係る半導体装置の概略構成を示す平面図である。図２２において、第３の実施の形態の半導体装置１５０と同一構成部分には同一符号を付す。
【０１６９】
図２２を参照するに、第３の実施の形態の変形例に係る半導体装置１６０は、第３の実施の形態の半導体装置１５０に設けられた第３の活性領域２１の替わりに、図３で説明した第３の活性領域１０１（不連続な活性領域）を設けた以外は、半導体装置１５０と同様に構成される。
【０１７０】
このような不連続とされた第３の活性領域１０１を有した半導体装置１６０においても、第３の実施の形態の半導体装置１５０と同様な効果を得ることができる。
また、半導体装置１６０において、第３の活性領域１０１が不連続とされた領域Ｄに、コンタクト部３８を配置してもよい。
【０１７１】
（第４の実施の形態）
図２３は、本発明の第４の実施の形態に係る半導体装置の概略構成を示す平面図であり、図２４は、図２３に示す半導体装置のＫ−Ｋ線方向の断面図である。
図２４は、主に、第１乃至第４の活性領域１７〜１９，２１，１５１、溝７５、埋め込み型ゲート電極７７、ダミーゲート電極１５５、コンタクト部３８、ビット線３９の位置関係を説明するための平面図である。
そこで、図２４では、説明の便宜上、第４の実施の形態の半導体装置１７０を構成する構成要素のうち、一部の構成要素のみを図示し、他の構成要素の図示を省略する。
【０１７２】
図２３及び図２４において、第２の実施の形態の半導体装置１２０と同一構成部分には、同一符号を付す。また、図２３及び図２４では、第４の実施の形態の半導体装置１７０の一例としてＤＲＡＭを図示する。
【０１７３】
図２３及び図２４を参照するに、第４の実施の形態の半導体装置１７０は、第２の実施の形態の半導体装置１２０の構成に、さらに、第３の実施の形態の図２０で説明した第４の活性領域１５１及びダミー用ゲート構造１５３を設けたこと以外は、半導体装置１２０と同様に構成される。
【０１７４】
このような構成とされた第４の実施の形態の半導体装置１７０は、第３の実施の形態の半導体装置１５０と同様な効果を得ることができる。
【０１７５】
図２５は、本発明の第４の実施の形態の変形例に係る半導体装置の概略構成を示す平面図である。図２５において、第４の実施の形態の半導体装置１７０と同一構成部分には同一符号を付す。
【０１７６】
図２５を参照するに、第４の実施の形態の変形例に係る半導体装置１８０は、第４の実施の形態の半導体装置１７０に設けられた第３の活性領域２１の替わりに、図３で説明した第３の活性領域１０１（不連続な活性領域）を設けた以外は、半導体装置１７０と同様に構成される。
【０１７７】
このような構成とされた第４の実施の形態の変形例に係る半導体装置１８０は、第４の実施の形態の半導体装置１７０と同様な効果を得ることができる。
また、半導体装置１８０において、第３の活性領域１０１が不連続とされた領域Ｄに、コンタクト部３８を配置してもよい。
【０１７８】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１７９】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１８０】
１０，１００，１２０，１４０，１５０，１６０，１７０，１８０…半導体装置、１１…半導体基板、１１ａ…主面、１３…分離部、１３ａ，１５ａ，１７ａ，１８ａ，１９ａ，２１ａ，２２ａ，２５ａ，３２ａ，４７ａ，５４ａ，１２１ａ…上面、１４，１５…Ｐｗｅｌｌ領域、１７…第１の活性領域、１８，１９，１２２…第２の活性領域、２１，１０１…第３の活性領域、２２…酸化シリコン膜、２３…第１のゲート構造、２５…第１の不純物拡散領域、２６…第２の不純物拡散領域、２８…セルトランジスタ、３２…ビットコン層間絶縁膜、３２Ａ…ビットコン開口部、３５，３６，１３１…第２のゲート構造、３７…ビットコンタクト、３８…コンタクト部、３９…ビット線、４２…キャップ絶縁膜、４４…ＬＤＤ領域、４６…サイドウォール、４７…不純物拡散領域、４９，１２４…第１のプレーナ型トランジスタ、５１…第２のプレーナ型トランジスタ、５３…第１のライナー膜、５４…第１の層間絶縁膜、５６…周辺コンタクトプラグ、５７…Ｐｗｅｌｌコンタクトプラグ、５８…容量コンタクトプラグ、６１…容量コンタクトパッド、６２，６３，１２８…第１の配線、６５…第２のライナー膜、６７…第２の層間絶縁膜、６９…シリンダ孔、７１…キャパシタ、７５…溝、７６…埋め込みゲート絶縁膜、７７…埋め込み型ゲート電極、８１，１３３…第１のゲート絶縁膜、８２，９１，１３４…プレーナ型ゲート電極、８５…第１のポリシリコン膜、８６…第２のポリシリコン膜、８７…タングステン膜、８９…第２のゲート絶縁膜、９５…下部電極、９６…容量絶縁膜、９７…上部電極、１０６…不純物拡散層、１０８…窒化シリコン膜、１２１…Ｎｗｅｌｌ領域、１２７…Ｎｗｅｌｌコンタクトプラグ、１５１…第４の活性領域、１５３…ダミー用ゲート構造、１５５…ダミー用ゲート電極、Ｂ…メモリセル領域、Ｃ…周辺回路領域、Ｄ…領域、Ｅ…厚膜形成領域、Ｆ…薄膜形成領域、Ｈ…ｎ型Ｔｒ形成領域、Ｉ…ｐ型Ｔｒ形成領域、Ｍ…メモリセルアレイ、Ｎ…メモリセル、Ｐ，Ｑ…周辺回路
【図１】
2013187364.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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