(57)【要約】【課題】記憶部と論理部とを有する半導体記憶装置において、電気的特性のばらつき及び信頼性の低下を回避できるようにする。【解決手段】半導体記憶装置の製造方法は、記憶部３００及び論理部３０１を有する基板１０１の上に、記憶部ゲート絶縁膜１０２及び第１の導電膜１４１を形成する工程よりも後に、第１の導電膜１４１及び記憶部ゲート絶縁膜１０２における論理部３０１の上に形成された部分を除去する。論理部ゲート絶縁膜１１１及び第２の導電膜１４７を形成する工程よりも後に記憶部３００において第１の導電膜１４１を露出する。【選択図】図１１
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【特許請求の範囲】
【請求項１】
記憶部及び論理部を有する基板の上に、記憶部ゲート絶縁膜を形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記基板の上に第１の導電膜を形成する工程（ｂ）と、
前記第１の導電膜及び記憶部ゲート絶縁膜における前記論理部の上に形成された部分を除去する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記基板の上に論理部ゲート絶縁膜を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記基板の上に第２の導電膜を形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記記憶部において前記第１の導電膜を露出する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第１の導電膜を選択的に除去して前記記憶部においてワード線を形成する工程（ｇ）と、
前記工程（ｆ）よりも後に、前記第２の導電膜を選択的に除去して前記論理部において論理部ゲート電極を形成する工程（ｈ）とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記論理部ゲート絶縁膜は、第１のゲート絶縁膜及び第２のゲート絶縁膜を含み、
前記論理部は、第１領域と第２領域とを含み、
前記論理部ゲート電極は、第１のゲート電極及び第２のゲート電極を含み、
前記工程（ｄ）は、
前記基板の上に第１のゲート絶縁膜を形成する工程（ｄ１）と、
前記第１のゲート絶縁膜における前記第１領域の上に形成された部分を残存させ、前記第２領域の上に形成された部分を選択的に除去する工程（ｄ２）と、
前記工程（ｄ２）よりも後に、前記第２領域の上に第２のゲート絶縁膜を形成する工程（ｄ３）とを含み、
前記工程（ｈ）において、前記第１領域の上に第１のゲート電極を形成し、前記第２領域の上に第２のゲート電極を形成することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記工程（ｂ）よりも前に、前記記憶部において前記ワード線と交差する方向に延びるビット線拡散層を形成する工程（ｉ）をさらに備えていることを特徴とする請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項４】
前記工程（ｉ）よりも後に且つ前記工程（ｂ）よりも前に、前記ビット線拡散層の上にビット線絶縁膜を形成する工程（ｊ）をさらに備えていることを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
前記工程（ｈ）よりも後に、前記論理部において前記論理部ゲート電極をマスクとして不純物注入を行い、前記論理部ゲート電極の両側方にソース拡散層及びドレイン拡散層を形成する工程（ｋ）をさらに備えていることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項６】
前記ワード線及び論理部ゲート電極は、多結晶シリコン膜からなり、
前記ワード線は、結晶粒塊のサイズが前記論理部ゲート電極よりも大きいことを特徴とする請求項１〜５のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項７】
前記記憶部ゲート絶縁膜は、ＯＮＯ膜からなることを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法に関し、特に半導体基板上に記憶部と論理部とを有する半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上に、シリコン酸化膜とシリコン窒化膜との積層膜（ＯＮＯ膜）を用いたメモリトランジスタが形成された記憶部と、相補型金属酸化膜半導体（ＣＭＯＳ）が形成された論理部とが混載された半導体記憶装置は、高密度、高信頼性のデバイスとして注目されている（例えば、特許文献１を参照。）。ＯＮＯ膜を用いたメモリトランジスタは、ＯＮＯ膜中の窒化シリコン膜に電荷をトラップする。窒化シリコン膜中にトラップした電荷はシリコン基板及びゲート電極に放出されないようにでき、メモリトランジスタの電荷保持特性を向上することができる。また、ソース側及びドレイン側の両方に電荷がトラップされるようにできるため、１素子に複数の情報を記憶でき、記憶装置を高密度化することが可能となる。
【０００３】
ＯＮＯ膜を用いたメモリトランジスタとＣＭＯＳとが混載された半導体記憶装置を形成する場合には、ＯＮＯ膜を選択的に除去する必要がある。例えば、まず基板上の全面にＯＮＯ膜を形成した後、論理部においてＯＮＯ膜を選択的に除去し、ＯＮＯ膜を除去した論理部の上にＣＭＯＳのゲート絶縁膜を形成する。論理部においてＯＮＯ膜を除去しゲート絶縁膜を形成する際には、記憶部において窒化膜を含む保護膜によりＯＮＯ膜を覆う。これにより、論理部においてＯＮＯ膜を選択的に除去でき、ＣＭＯＳのゲート絶縁膜を形成する際に記憶においてＯＮＯ膜が酸化されることを防ぐことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−７７２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の半導体記憶装置の製造方法には以下のような問題がある。ＯＮＯ膜の上に形成された窒化膜を含む保護膜は、熱燐酸により除去する。熱燐酸をエッチャントとして用いることにより、窒化膜と酸化膜との選択比を１０程度にまですることができるため、保護膜を選択的に除去することが期待される。しかし、熱燐酸の酸化膜に対するエッチングレートは、熱燐酸中に含まれるシリコンの濃度によって変動し、熱燐酸中に含まれるシリコンの濃度が低いほどエッチングレートが高くなる。従って、交換直後の新しいエッチャントと、累積エッチング時間が長く、酸化膜が溶け込みシリコンの濃度が高くなったエッチャントでは、酸化膜のエッチングレートが異なる。
【０００６】
保護膜を除去することにより、ＯＮＯ膜の上層の酸化膜が露出する。また、一般的に論理部には膜厚が異なる複数のゲート絶縁膜を形成するため、保護膜の除去はゲート絶縁膜が露出した状態で行われる。このため、保護膜を除去する際には、ＯＮＯ膜及びゲート絶縁膜のエッチングも生じてしまう。さらに、エッチャントの状態により酸化膜のエッチングレートが変動するため、ＯＮＯ膜の膜厚及びゲート絶縁膜の膜厚にばらつきが生じる。その結果、記憶部及び論理部においてトランジスタの閾値及び駆動電流が変動する等の、電気的特性のばらつき及び信頼性の低下が生じる。
【０００７】
本発明は、前記の問題を解決し、記憶部と論理部とを有する半導体記憶装置において、電気的特性のばらつき及び信頼性の低下を回避できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明は半導体記憶装置の製造方法を、記憶部の保護膜をコントロールゲート電極となる導電膜の上に形成し、記憶部の保護膜を除去する前に論理部のゲート電極となる導電膜を形成する構成とする。
【０００９】
本発明に係る半導体記憶装置の製造方法は、記憶部及び論理部を有する基板の上に、記憶部ゲート絶縁膜を形成する工程（ａ）と、工程（ａ）よりも後に、基板の上に第１の導電膜を形成する工程（ｂ）と、第１の導電膜及び記憶部ゲート絶縁膜における論理部の上に形成された部分を除去する工程（ｃ）と、工程（ｃ）よりも後に、基板の上に論理部ゲート絶縁膜を形成する工程（ｄ）と、工程（ｄ）よりも後に、基板の上に第２の導電膜を形成する工程（ｅ）と、工程（ｅ）よりも後に、記憶部において第１の導電膜を露出する工程（ｆ）と、工程（ｆ）よりも後に、第１の導電膜を選択的に除去して記憶部においてワード線を形成する工程（ｇ）と、工程（ｆ）よりも後に、第２の導電膜を選択的に除去して論理部において論理部ゲート電極を形成する工程（ｈ）とを備えている。
【００１０】
本発明の半導体記憶装置の製造方法は、第１の導電膜を形成する工程よりも後に論理部の上に形成された記憶部ゲート絶縁膜を除去する。このため、ウェットエッチングを用いる工程において、記憶部ゲート絶縁膜は第１の導電膜に覆われている。従って、記憶部ゲート絶縁膜の膜厚がウェットエッチングにより変動することはない。また、第２の導電膜を形成する工程よりも後に記憶部において第１の導電膜を露出する。このため、ウェットエッチングを用いる工程において論理部ゲート絶縁膜は第２の導電膜に覆われている。従って、論理部ゲート絶縁膜の膜厚がウェットエッチングにより変動することはない。その結果、記憶部及び論理部においてトランジスタの閾値及び駆動電流が変動する等の、電気的特性のばらつき及び信頼性の低下を抑えることができる。また、記憶部ゲート絶縁膜及び論理部ゲート絶縁膜に化学気相堆積法により堆積した酸化シリコン膜を用いることが可能となるので、微細化にも有用である。
【００１１】
本発明の半導体記憶装置の製造方法において、論理部ゲート絶縁膜は、第１のゲート絶縁膜及び第２のゲート絶縁膜を含み、論理部は、第１領域と第２領域とを含み、論理部ゲート電極は、第１のゲート電極及び第２のゲート電極を含み、工程（ｄ）は、基板の上に第１のゲート絶縁膜を形成する工程（ｄ１）と、第１のゲート絶縁膜における第１領域の上に形成された部分を残存させ、第２領域の上に形成された部分を選択的に除去する工程（ｄ２）と、工程（ｄ２）よりも後に、第２領域の上に第２のゲート絶縁膜を形成する工程（ｄ３）とを含み、工程（ｈ）において、第１領域の上に第１のゲート電極を形成し、第２領域の上に第２のゲート電極を形成してもよい。
【００１２】
本発明の半導体記憶装置の製造方法は、工程（ｂ）よりも前に、記憶部においてワード線と交差する方向に延びるビット線拡散層を形成する工程（ｉ）をさらに備えていてもよい。
【００１３】
本発明の半導体記憶装置の製造方法は、工程（ｉ）よりも後に且つ工程（ｂ）よりも前に、ビット線拡散層の上にビット線絶縁膜を形成する工程（ｊ）をさらに備えていてもよい。
【００１４】
本発明の半導体記憶装置の製造方法は、工程（ｈ）よりも後に、論理部において論理部ゲート電極をマスクとして不純物注入を行い、論理部ゲート電極の両側方にソース拡散層及びドレイン拡散層を形成する工程（ｋ）をさらに備えていてもよい。
【００１５】
本発明の半導体記憶装置の製造方法において、ワード線及び論理部ゲート電極は、多結晶シリコン膜からなり、ワード線は、結晶粒塊のサイズが論理部ゲート電極よりも大きい状態であってもよい。
【００１６】
本発明の半導体記憶装置の製造方法において、記憶部ゲート絶縁膜は、ＯＮＯ膜とすればよい。
【発明の効果】
【００１７】
本発明に係る半導体記憶装置の製造方法によれば、記憶部と論理部とを有する半導体記憶装置において、電気的特性のばらつき及び信頼性の低下を回避できる。
【図面の簡単な説明】
【００１８】
【図１】一実施形態に係る半導体記憶装置を示す平面図である。
【図２】一実施形態に係る半導体記憶装置を示す断面図である。
【図３】一実施形態に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図４】一実施形態に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図５】一実施形態に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図６】一実施形態に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図７】一実施形態に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図８】一実施形態に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図９】一実施形態に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図１０】一実施形態に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図１１】一実施形態に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図１２】一実施形態に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図１３】一実施形態に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図１４】一実施形態に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【発明を実施するための形態】
【００１９】
本実施形態の半導体記憶装置は、図１及び２に示すように、記憶部３００と論理部３０１とを有している。記憶部３００には、メモリ素子が形成されている。具体的には、シリコン等からなる半導体基板１０１の上部に、不純物拡散層であるビット線拡散層１０３が第１の方向に延びるように形成されている。半導体基板１０１の上には酸化シリコン（例えば、ＳｉＯ2）膜、窒化シリコン（例えば、Ｓｉ3Ｎ4）膜及び酸化シリコン膜が順次積層されたＯＮＯ膜１０２が形成されている。ＯＮＯ膜１０２の上には、コントロールゲート電極を含むワード線１０５が形成されている。ワード線１０５は、第１の方向と交差する第２の方向に延びる。ビット線拡散層１０３とワード線１０５とは、ビット線拡散層１０３の上に形成されたビット線絶縁膜１０４により絶縁されている。ＯＮＯ膜１０２は、電荷をトラップする記憶部ゲート絶縁膜である。
【００２０】
論理部３０１には、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が形成されている。論理部３０１の第１領域３０１Ａには、動作電圧が１２Ｖ程度であり、フラッシュメモリを動作させる昇圧回路等を構成する高耐圧ＭＯＳＦＥＴが形成されている。第２領域３０１Ｂには、動作電圧が５Ｖ程度であり、主に入出力（Ｉ／Ｏ）回路等を構成する中耐圧ＭＯＳＦＥＴが形成されている。第３領域３０１Ｃには、動作電圧が２Ｖ程度であり、中央制御ユニット（ＣＰＵ）等を構成する低耐圧ＭＯＳＦＥＴが形成されている。
【００２１】
高耐圧ＭＯＳＦＥＴは、半導体基板１０１の上に、第１のゲート絶縁膜１１１を介在させて形成された第１のゲート電極１２１と、半導体基板１０１における第１のゲート電極１２１の側方に形成された第１のソースドレイン拡散層１３１とを有している。
【００２２】
中耐圧ＭＯＳＦＥＴは、半導体基板１０１の上に、第２のゲート絶縁膜１１２を介在させて形成された第２のゲート電極１２２と、半導体基板１０１における第２のゲート電極１２２の側方に形成された第２のソースドレイン拡散層１３２とを有している。
【００２３】
低耐圧ＭＯＳＦＥＴは、半導体基板１０１の上に、第３のゲート絶縁膜１１３を介在させて形成された第３のゲート電極１２３と、半導体基板１０１における第３のゲート電極１２３の側方に形成された第３のソースドレイン拡散層１３３とを有している。
【００２４】
以下に、本実施形態の半導体記憶装置の製造方法について図面を参照して説明する。まず、図３に示すように、シリコン基板等からなる半導体基板１０１上の全面に記憶部ゲート絶縁膜となるＯＮＯ膜１０２を形成する。ＯＮＯ膜１０２の形成はまず、熱酸化法により膜厚が約４ｎｍの第１の酸化シリコン膜を形成した後、第１の酸化シリコン膜の上に化学気相堆積（ＣＶＤ）法により膜厚が約２０ｎｍの窒化シリコン膜を形成する。続いて、窒化シリコン膜の上に熱酸化法により膜厚が約２０ｎｍの第２の酸化シリコン膜を形成すればよい。第２の酸化シリコン膜を形成した後の窒化シリコン膜の膜厚は５ｎｍ程度となる。なお、第２の酸化シリコン膜は、熱酸化法による酸化シリコン膜とＣＶＤ法による酸化シリコン膜との積層構造としてもよい。続いて、記憶部３００において、ビット線拡散層を形成する領域の上に形成されたＯＮＯ膜１０２をドライエッチングにより除去する。この後、加速電圧が２０ｋｅＶでドーズ量が２．０×１０15／ｃｍ2である注入条件により、記憶部３００におけるＯＮＯ膜１０２を除去した領域に砒素（Ａｓ）イオンを注入して、ビット線拡散層１０３を形成する。続いて、熱酸化法によりビット線拡散層１０３の上面を酸化して膜厚が約３５ｎｍのビット線絶縁膜１０４を形成する
次に、図４に示すように記憶部３００及び論理部３０１の上に、ＣＶＤ法により膜厚が約２００ｎｍの多結晶シリコン膜からなる第１の導電膜１４１を堆積する。
【００２５】
次に、図５に示すように第１の導電膜１４１の上に、ＣＶＤ法により膜厚が約２０ｎｍの窒化シリコンからなる保護膜１４２を堆積する。続いて、フォトリソグラフィ法により、論理部３０１が開口するマスクパターン１４３を形成する。形成したマスクパターン１４３を用いて、論理部３０１において保護膜１４２及び第１の導電膜１４１を順次ドライエッチングにより除去する。
【００２６】
次に、図６に示すように、マスクパターン１４３を除去した後、記憶部３００における保護膜１４２をマスクとして、論理部３０１においてＯＮＯ膜１０２の第２の酸化シリコン膜をウェットエッチングにより除去する。続いて、膜厚が約５ｎｍの窒化シリコン膜を熱燐酸によるウェットエッチングにより除去する。このとき、オーバーエッチング量を調整し、記憶部３００において保護膜１４２を残存させる。続いて、露出した第１の酸化シリコン膜をウェットエッチングにより除去する。
【００２７】
次に、図７に示すように、論理部３０１において露出した半導体基板１０１上に膜厚が約１７ｎｍ〜２３ｎｍの第１のゲート絶縁膜１１１を熱酸化法により形成する。なお、第１のゲート絶縁膜１１１は、ＣＶＤ法により酸化シリコン膜を堆積した後、堆積した酸化シリコン膜の下側の半導体基板１０１に熱酸化膜を形成して積層構造としてもよい。また、熱酸化膜を形成した後、熱酸化膜の上にＣＶＤ法により酸化シリコン膜を堆積して積層構造としてもよい。第１のゲート絶縁膜１１１を形成する際に、記憶部３００において保護膜１４２の上部に第３の酸化シリコン膜１４４が形成される。
【００２８】
次に、図８に示すように、フォトリソグラフィ法により、論理部３０１の第２領域３０１Ｂが開口するマスクパターン１４５を形成し、形成したマスクパターン１４５を用いて、第２領域３０１Ｂにおいて第１のゲート絶縁膜１１１をウェットエッチングにより除去する。
【００２９】
次に、図９に示すように、マスクパターン１４５を除去した後、第２領域３０１Ｂの上に膜厚が約１３ｎｍ〜１７ｎｍの第２のゲート絶縁膜１１２を熱酸化法により形成する。なお、第２のゲート絶縁膜１１２は、ＣＶＤ法により酸化シリコン膜を堆積した後、酸化シリコン膜の下側の半導体基板１０１に熱酸化膜を形成して積層構造としてもよい。また、熱酸化膜を形成した後、熱酸化膜の上にＣＶＤ法により酸化シリコンを堆積して積層構造としてもよい。ＣＶＤ法により酸化シリコン膜を堆積する場合には、記憶部３００及び第１領域３０１Ａ及び第３領域３０１Ｃの上にも酸化シリコン膜が堆積する。
【００３０】
次に、図１０に示すように、フォトリソグラフィ法により、第３領域３０１Ｃが開口するマスクパターン１４６を形成し、形成したマスクパターン１４６を用いて、第３領域３０１Ｃの上に形成された第１のゲート絶縁膜１１１をウェットエッチングにより除去する。なお、第２のゲート絶縁膜１１２を形成する際に、ＣＶＤ法により酸化シリコン膜を堆積した場合には、第３領域３０１Ｃにおいて第１のゲート絶縁膜１１１の上に酸化シリコン膜が堆積している。このため、第１のゲート絶縁膜１１１と共に堆積した酸化シリコン膜も同時に除去する。
【００３１】
次に、図１１に示すように、マスクパターン１４６を除去した後、第３領域３０１Ｃの上に膜厚が約２ｎｍ〜５ｎｍの第３のゲート絶縁膜１１３を熱酸化法により形成する。続いて、半導体基板１０１上の全面に、ＣＶＤ法により膜厚が約２００ｎｍの多結晶シリコン膜からなる第２の導電膜１４７を堆積する。
【００３２】
次に、図１２に示すように、フォトリソグラフィ法により、記憶部３００が開口するマスクパターン１４８を形成し、形成したマスクパターン１４８を用いて、記憶部３００において第２の導電膜１４７をドライエッチングにより除去する。
【００３３】
次に、図１３に示すように、マスクパターン１４８を除去した後、記憶部３００において第３の酸化シリコン膜１４４をウェットエッチングにより除去する。続いて、保護膜１４２を熱燐酸によるウェットエッチングにより除去する。
【００３４】
次に、図１４に示すように、第１の導電膜１４１及び第２の導電膜１４７を選択的にエッチング除去することにより、メモリ素子のワード線１０５、高耐圧ＭＯＳＦＥＴ用の第１のゲート電極１２１、中耐圧ＭＯＳＦＥＴ用の第２のゲート電極１２２及び低耐圧ＭＯＳＦＥＴ用の第３のゲート電極１２３を形成する。高耐圧ＭＯＳＦＥＴのゲート長は約０．８μｍ、低耐圧ＭＯＳＦＥＴのゲート長は約０．２μｍ、中耐圧ＭＯＳＦＥＴのゲート長は約０．６μｍとなるように形成する。続いて、イオン注入を行い、高耐圧ＭＯＳＦＥＴ用の第１のソースドレイン拡散層１３１、中耐圧ＭＯＳＦＥＴ用の第２のソースドレイン拡散層１３２及び低耐圧ＭＯＳＦＥＴ用の第３のソースドレイン拡散層１３３を形成する。
【００３５】
この後、シリサイド層、金属配線、保護膜及びボンディングパッド等を形成することにより半導体記憶装置が完成する。
【００３６】
なお、記憶部３００に形成された第１の導電膜１４１には第１のゲート絶縁膜１１１、第２のゲート絶縁膜１１２及び第３のゲート絶縁膜１１３を形成する際に８５０℃〜１０００℃程度の熱が加わる。このため、ワード線１０５である多結晶シリコン膜の結晶粒塊（グレイン）の大きさは、第１のゲート電極１２１〜第３のゲート電極１２３である多結晶シリコン膜よりも大きい。
【００３７】
本実施形態の半導体記憶装置の製造方法は、ＯＮＯ膜１０２、第１のゲート絶縁膜１１１及び第２のゲート絶縁膜１１２が露出した状態で、熱燐酸によるウェットエッチング処理を行わない。このため、ＯＮＯ膜１０２、第１のゲート絶縁膜１１１及び第２のゲート絶縁膜１１２の膜厚のばらつきを０．５ｎｍ〜１．５ｎｍ（３％〜１０％）程度低減することができる。その結果、メモリ素子及びＭＯＳＦＥＴの閾値電圧及び駆動電流等の変動並びに各種膜における信頼性の変動を低減することができる。
【００３８】
素子の微細化に伴いシリコン基板中の応力が大きくなると結晶欠陥に起因したリークが誘発される。シリコン基板中の応力を低減するためには、ゲート絶縁膜をＣＶＤ法により堆積した酸化シリコン膜とすることが非常に有効である。しかし、ＣＶＤ法により堆積した酸化シリコン膜は熱酸化法により形成した酸化シリコン膜と比べて熱燐酸による膜減りが大きい。このため、従来はゲート絶縁膜材料として積極的に使用することができなかった。しかし、本実施形態の半導体記憶装置の製造方法は、ゲート絶縁膜が露出した状態で熱燐酸によるエッチングを行わない。このため、ＣＶＤ法により形成した酸化シリコン膜をゲート絶縁膜に用いても、膜減りの問題が発生しない。従って、本実施形態の半導体記憶装置の製造方法は、半導体記憶装置の微細化にも有用である。
【００３９】
なお、本実施形態では、論理部にゲート絶縁膜の膜厚が異なる３種類のＭＯＳＦＥＴが形成されている例について説明した。しかし、ＭＯＳＦＥＴの種類は１種類であっても、２種類以上であっても、同様の効果が得られる。
【産業上の利用可能性】
【００４０】
本発明に係る半導体記憶装置の製造方法は、半導体記憶装置の電気的特性のばらつき及び信頼性の低下を回避でき、特に半導体基板上に記憶部と論理部とを有する不揮発性半導体記憶装置の製造方法等として有用である。
【符号の説明】
【００４１】
１０１      半導体基板
１０２      ＯＮＯ膜
１０３      ビット線拡散層
１０４      ビット線絶縁膜
１０５      ワード線
１１１      第１のゲート絶縁膜
１１２      第２のゲート絶縁膜
１１３      第３のゲート絶縁膜
１２１      第１のゲート電極
１２２      第２のゲート電極
１２３      第３のゲート電極
１３１      第１のソースドレイン拡散層
１３２      第２のソースドレイン拡散層
１３３      第３のソースドレイン拡散層
１４１      第１の導電膜
１４２      保護膜
１４３      マスクパターン
１４４      酸化シリコン膜
１４５      マスクパターン
１４６      マスクパターン
１４７      第２の導電膜
１４８      マスクパターン
３００      記憶部
３０１      論理部
３０１Ａ    第１領域
３０１Ｂ    第２領域
３０１Ｃ    第３領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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