(57)【要約】【課題】アクティブマトリクス型の液晶表示装置の製造に係るフォトマスク数を削減した製造方法において、静電気からＴＦＴを保護するために適した、半導体装置の製造方法およびそのような製造方法によって製造される半導体装置を提供する。【解決手段】半導体装置１００は、複数のソース配線１６と、薄膜トランジスタ５０Ａと、複数のソース配線１６の内、２本のソース配線１６を互いに電気的に接続するダイオード素子１０Ａとを有する。ソース配線１６とダイオード素子１０Ａとの接続領域２６は、第１電極３と、第２電極６ａと、第３電極９ａおよび第４電極９ｂとを有する。ソース配線１６の一部が薄膜トランジスタ５０Ａのソース電極であって、第２電極６ａとソース配線１６とは、互いに分離して形成されている。【選択図】図２
2013251284.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に形成された複数のソース配線と、
前記複数のソース配線のそれぞれと電気的に接続された薄膜トランジスタと、
前記薄膜トランジスタと電気的に接続された画素電極と
前記複数のソース配線の内、２本の前記ソース配線を互いに電気的に接続するダイオード素子とを有する半導体装置であって、
前記ダイオード素子の半導体層は、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置するチャネル領域とを有し、
前記ソース配線と前記ダイオード素子との接続領域は、
前記薄膜トランジスタのゲート電極と同一の導電膜から形成された第１電極と、
前記ソース配線と同一の導電膜から形成された第２電極と、
前記画素電極と同一の導電膜から形成された第３電極および第４電極とを有し、
前記ソース配線の一部が前記薄膜トランジスタのソース電極であって、前記第２電極と前記ソース配線とは、互いに分離して形成されており、
前記第１電極と前記第２電極とが前記第３電極によって電気的に接続されており、
前記第１電極と前記ソース配線とが前記第４電極によって電気的に接続されている、半導体装置。
【請求項２】
前記第１領域は、前記複数のソース配線の内のいずれか１本の前記第２電極と電気的に接続され、
前記第２領域は、前記複数のソース配線の内の他の１本の前記第２電極と電気的に接続されている、請求項１に記載の半導体装置。
【請求項３】
複数の前記ダイオード素子が、互いに逆方向で並列に電気的に接続されている、請求項１または２に記載の半導体装置。
【請求項４】
カラーフィルターを備える、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
請求項１から４のいずれかに記載の半導体装置の製造方法であって、
前記絶縁基板上に前記第１電極を形成する工程（Ａ）と、
前記第１電極上に絶縁層を形成する工程（Ｂ）と、
前記絶縁層上に前記半導体層を形成する工程（Ｃ）と、
前記半導体層上に、金属層と前記ソース配線とが電気的に接続されないように前記金属層および前記ソース配線を形成する工程（Ｄ）と、
前記金属層の内、前記ダイオード素子の半導体層の前記チャネル領域となる領域と重なる部分を除去し、前記第２電極を形成する工程（Ｅ）と、
前記第１電極と前記第２電極とを電気的に接続する前記第３電極を形成し、かつ、前記第１電極と前記ソース配線とを電気的に接続する前記第４電極を形成する工程（Ｆ）とを包含する、半導体装置の製造方法。
【請求項６】
前記工程（Ｄ）において、前記金属層上にフォトレジスト層を形成し、前記フォトレジスト層の内、前記ダイオード素子の前記チャネル領域となる領域と重なる第１の部分の厚さは、前記フォトレジスト層の内、前記ダイオード素子の前記第１領域となる領域と重なる第２の部分の厚さより小さくなるように、前記フォトレジスト層を形成する工程（Ｄ１）を包含する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（Ｅ）において、前記第１の部分を除去する工程（Ｅ１）を包含する、請求項５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置は、画素毎にスイッチング素子を備えているため、高精細で高品位の表示が可能である。上記スイッチング素子としては、薄膜トランジスタ（以下、「ＴＦＴ」と称することがある）、ダイオード等の非線形素子が用いられる。中でも、アモルファスシリコンを用いたＴＦＴが普及している。また、アクティブマトリクス型の液晶表示装置を低コストで製造するために、フォトマスク数を削減した製造方法（例えば、４枚マスクプロセス）の開発も盛んに行なわれている（例えば、特許文献１）。
【０００３】
通常、アクティブマトリクス型の液晶表示装置の製造プロセスには、静電気を生じやすい工程（例えばラビング工程など）が多く含まれている。しかしながら、ＴＦＴを備える半導体装置は、静電気によるダメージを受けやすい。例えば、液晶表示装置の製造プロセスにおいて発生した静電気によって、ＴＦＴの特性が変化したり、静電破壊したりするので、製品の良品率を低下させるという問題があった。
【０００４】
そこで、液晶表示装置の製造プロセスにおいて生じた静電気によるダメージを防ぐための種々の手段を備えたアクティブマトリクス基板が提案、または採用されている（例えば特許文献２〜４）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３２４７２５号公報
【特許文献２】特開平１１−１０９４１６号公報
【特許文献３】特開２００５−４９７３８号公報
【特許文献４】特開２００４−２７３７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、アクティブマトリクス型の液晶表示装置を低コストで製造し得る、フォトマスク数を削減した製造方法においては、静電気によるダメージを防ぐ対策は十分になされていなかった。これは、絶縁基板上にＴＦＴを有する半導体装置の製造方法に共通の課題である。
【０００７】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、フォトマスク数を削減しても、静電気によるダメージを防ぐことができる半導体装置の製造方法およびそのような製造方法によって製造される半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、絶縁基板と、前記絶縁基板上に形成された複数のソース配線と、前記複数のソース配線のそれぞれと電気的に接続された薄膜トランジスタと、前記薄膜トランジスタと電気的に接続された画素電極と前記複数のソース配線の内、２本の前記ソース配線を互いに電気的に接続するダイオード素子とを有する半導体装置であって、前記ダイオード素子の半導体層は、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置するチャネル領域とを有し、前記ソース配線と前記ダイオード素子との接続領域は、前記薄膜トランジスタのゲート電極と同一の導電膜から形成された第１電極と、前記ソース配線と同一の導電膜から形成された第２電極と、前記画素電極と同一の導電膜から形成された第３電極および第４電極とを有し、前記ソース配線の一部が前記薄膜トランジスタのソース電極であって、前記第２電極と前記ソース配線とは、互いに分離して形成されており、前記第１電極と前記第２電極とが前記第３電極によって電気的に接続されており、前記第１電極と前記ソース配線とが前記第４電極によって電気的に接続されている。
【０００９】
ある実施形態において、前記第１領域は、前記複数のソース配線の内のいずれか１本の前記第２電極と電気的に接続され、前記第２領域は、前記複数のソース配線の内の他の１本の前記第２電極と電気的に接続されている。
【００１０】
ある実施形態において、複数の前記ダイオード素子が、互いに逆方向で並列に電気的に接続されている。
【００１１】
ある実施形態において、上述の半導体装置は、カラーフィルターを備える。
【００１２】
本発明による半導体装置の製造方法は、上述の半導体装置の製造方法であって、前記絶縁基板上に前記第１電極を形成する工程（Ａ）と、前記第１電極上に絶縁層を形成する工程（Ｂ）と、前記絶縁層上に前記半導体層を形成する工程（Ｃ）と、前記半導体層上に、金属層と前記ソース配線とが電気的に接続されないように前記金属層および前記ソース配線を形成する工程（Ｄ）と、前記金属層の内、前記ダイオード素子の半導体層の前記チャネル領域となる領域と重なる部分を除去し、前記第２電極を形成する工程（Ｅ）と、前記第１電極と前記第２電極とを電気的に接続する前記第３電極を形成し、かつ、前記第１電極と前記ソース配線とを電気的に接続する前記第４電極を形成する工程（Ｆ）とを包含する。
【００１３】
ある実施形態において、上述の半導体装置の製造方法は、前記工程（Ｄ）において、前記金属層上にフォトレジスト層を形成し、前記フォトレジスト層の内、前記ダイオード素子の前記チャネル領域となる領域と重なる第１の部分の厚さは、前記フォトレジスト層の内、前記ダイオード素子の前記第１領域となる領域と重なる第２の部分の厚さより小さくなるように、前記フォトレジスト層を形成する工程（Ｄ１）を包含する。
【００１４】
ある実施形態において、上述の半導体装置の製造方法は、前記工程（Ｅ）において、前記第１の部分を除去する工程（Ｅ１）を包含する。
【発明の効果】
【００１５】
本発明によると、フォトマスク数を削減しても、静電気によるダメージを防ぐことができる半導体装置の製造方法およびそのような製造方法によって製造される半導体装置が提供される。
【図面の簡単な説明】
【００１６】
【図１】（ａ）は、本発明による実施形態における半導体装置１００の等価回路図であり、（ｂ）は、ダイオード素子１０Ａの電圧−電流特性を表すグラフである。
【図２】（ａ）は、ダイオード素子１０、ソース配線１６および接続領域２６の模式的な平面図であり、（ｂ）は、（ａ）のＩ−Ｉ’線に沿った模式的な断面図であり、（ｃ）は、（ａ）のＩＩ−ＩＩ’線に沿った模式的な断面図である。
【図３】（ａ）および（ｂ）は、ダイオード素子１０Ａの製造工程を説明するための模式的な平面図である。
【図４】（ａ）および（ｂ）は、ダイオード素子１０Ａの製造工程を説明するための模式的な平面図である。
【図５】（ａ）および（ｂ）は、それぞれ、図３（ａ）および図３（ｂ）のＩ−Ｉ’線に沿った模式的な断面図であり、（ｃ）および（ｄ）は、それぞれ、図３（ａ）および図３（ｂ）のＩＩ−ＩＩ’線に沿った模式的な断面図である。
【図６】（ａ）および（ｂ）は、それぞれ、図４（ａ）および図４（ｂ）のＩ−Ｉ’線に沿った模式的な断面図であり、（ｃ）および（ｄ）は、それぞれ、図４（ａ）および図４（ｂ）のＩＩ−ＩＩ’線に沿った模式的な断面図である。
【図７】（ａ）〜（ｅ）は、半導体装置１００が有する薄膜トランジスタ５０Ａの製造工程を説明するための模式的な断面図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して、本発明による実施形態における半導体装置の製造方法およびそのような製造方法によって製造される半導体装置（ここではＴＦＴ基板）の構成を説明する。本実施形態におけるＴＦＴ基板は、各種表示装置（例えば、液晶表示装置やＥＬ表示装置）のＴＦＴ基板を含む。
【００１８】
ここでは、液晶表示装置のＴＦＴ基板およびその製造方法を例に説明する。
【００１９】
以下、図１および図２を参照しながら本発明による実施形態における半導体装置１００を説明する。
【００２０】
図１（ａ）は、半導体装置１００の等価回路図であり、図１（ｂ）は、ダイオード素子１０Ａ（および、ダイオード素子１０Ｂ）の電圧（Ｖ）−電流（Ｉ）特性を表すグラフである。半導体装置１００は、互いに平行に配列された複数のゲート配線１４と、ゲート配線１４と直交する複数のソース配線１６と、ゲート配線１４およびソース配線１６に囲まれた矩形の領域にそれぞれ設けられた画素電極（不図示）と、ゲート配線１４およびソース配線１６の交差部近傍に配置された薄膜トランジスタ５０Ａとを備える。ゲート配線１４およびソース配線１６は、それぞれ薄膜トランジスタ５０Ａに電気的に接続されている。ゲート配線１４は、ゲート端子１４ｔと電気的に接続され、ソース配線１６は、ソース端子１６ｔと電気的に接続されている。ゲート端子１４ｔおよびソース端子１６ｔは、それぞれ外部配線（不図示）と電気的に接続されている。薄膜トランジスタ５０Ａは、画素電極と電気的に接続され、各画素の液晶層４０に電圧を印加するスイッチング素子として機能する。
【００２１】
互いに隣接する２本のソース配線（例えばソース配線１６（ｍ）および１６（ｍ＋１））の間には、薄膜トランジスタ５０Ａの半導体層と同一の半導体膜から形成された半導体層を有するショートリング用のダイオード素子１０Ａおよび１０Ｂが形成されている。ソース配線１６とダイオード素子１０Ａおよび１０Ｂとが電気的に接続される領域を、接続領域２６と呼ぶ（図２参照）。ここで例示するダイオード素子１０Ａおよび１０Ｂは、ＴＦＴのソース電極とゲート電極をショートさせた構造を有し、「ＴＦＴ型ダイオード」とも呼ばれる。
【００２２】
ダイオード素子１０Ａとダイオード素子１０Ｂとは、電流が流れる方向が互いに逆である。例えば、ダイオード素子１０Ａ（ｍ）はソース配線１６（ｍ）からソース配線１６（ｍ＋１）へ電流を流し、ダイオード素子１０Ｂ（ｍ）はソース配線１６（ｍ＋１）からソース配線１６（ｍ）へ電流を流す。ここで例示するように、互いに隣接する２本のソース配線の全てに、ダイオード素子１０Ａおよび１０Ｂを並列に接続することによって、ダイオード素子１０Ａで構成されるショートリング２０Ａと、ダイオード素子１０Ｂで構成されるショートリング２０Ｂとが形成され、ショートリング２０Ａとショートリング２０Ｂとがショートリング２０を構成する。ショートリング２０は、双方に電流を流す（電荷を拡散する）ことができる。
【００２３】
図１（ｂ）に示すグラフは、ダイオード素子１０Ａ（および、ダイオード素子１０Ｂ）のチャネル長Ｌ＝３０μｍとし、チャネル幅Ｗ＝１０μｍとした場合における、ダイオード素子１０Ａ（および、ダイオード素子１０Ｂ）の電圧（Ｖ）−電流（Ｉ）特性を表すグラフである。ただし、ダイオード素子１０Ａ（および、ダイオード素子１０Ｂ）のチャネル長Ｌおよびチャネル幅Ｗは、これに限定されるものではなく、要求される特性に応じて適宜変更される。
【００２４】
図１（ｂ）に示すように、ダイオード素子１０Ａ（および、ダイオード素子１０Ｂ）のバリスタ電圧は７Ｖ以上１０Ｖ以下である。ダイオード素子１０Ａ（および、ダイオード素子１０Ｂ）の半導体層にバリスタ電圧以下の電圧が印加される場合、ダイオード素子１０Ａ（および、ダイオード素子１０Ｂ）に電流が流れないので、ソース配線１６（ｍ）とソース配線１６（ｍ＋１）との間は、絶縁される。ダイオード素子１０Ａ（および、ダイオード素子１０Ｂ）の半導体層にバリスタ電圧超の電圧を印加すると、ダイオード素子１０Ａ（および、ダイオード素子１０Ｂ）に電流が流れ、ソース配線１６（ｍ）とソース配線１６（ｍ＋１）とは電気的に接続される。
【００２５】
また、図示していないが、互いに隣接する２本のゲート配線（例えばゲート配線１４（ｎ）および１４（ｎ＋１））の間にショートリング用のダイオード素子を形成してもよい。さらに、ゲート配線１４とソース配線１６との間にショートリング用のダイオード素子を形成し、ソース配線用のショートリングとゲート配線用のショートリングとを互いに接続してもよい。
【００２６】
半導体装置１００では、外部からいずれかのソース配線１６（または／およびゲート配線１４）に静電気が入ると、ソース配線１６（または／およびゲート配線１４）に電気的に接続されたダイオード素子１０Ａおよび１０Ｂのゲートが開き、隣接するソース配線１６（または／およびゲート配線１４）に向かって順に電荷が拡散していく。その結果、全てのソース配線１６（または／およびゲート配線１４）が等電位となるので、静電気によって薄膜トランジスタ５０Ａがダメージを受けることを抑制できる。
【００２７】
図２は、ショートリング用のＴＦＴ型ダイオード素子１０Ａ、ソース配線１６および接続領域２６を説明するための模式的な図である。図２（ａ）は、ダイオード素子１０Ａ、ソース配線１６および接続領域２６を説明するための模式的な平面図であり、図２（ｂ）は、図２（ａ）のＩ−Ｉ’線に沿った模式的な断面図であり、図２（ｃ）は、図２（ａ）のＩＩ−ＩＩ’線に沿った模式的な断面図である。ダイオード素子１０Ｂについては、ダイオード素子１０Ａと同様の構造を有するので説明を省略する。
【００２８】
図２（ａ）〜図２（ｃ）に示すように、接続領域２６は、絶縁基板１上に形成された薄膜トランジスタ５０Ａ（不図示）のゲート電極と同一の導電膜から形成された第１電極３と、第１電極３上に形成された第１絶縁層４と、第１絶縁層４上に形成された、薄膜トランジスタ５０Ａの半導体層と同一の半導体膜から形成された半導体層５と、半導体層５上に形成された薄膜トランジスタ５０Ａのコンタクト層と同一のコンタクト膜から形成されたコンタクト層６ｎと、コンタクト層６ｎ上に形成され、薄膜トランジスタ５０Ａのソース電極と同一の導電膜から形成されたソース配線１６および第２電極６ａと、画素電極（不図示）と同一の導電膜（例えば、ＩＴＯ（Indium Tin Oxide）膜）から形成された第３電極９ａおよび第４電極９ｂとを有する。ソース配線１６の一部が薄膜トランジスタ５０Ａのソース電極であり、ソース配線１６と第２電極６ａとは分離して形成されている。また、第１電極３と第２電極６ａとが第３電極９ａによって電気的に接続されており、第１電極３とソース配線１６とが第４電極９ｂによって電気的に接続されている。なお、ここでは第３電極９ａと第４電極９ｂとを互いに分離した例を示したが、分離しなくてもよい。第３電極９ａと第４電極９ｂとが繋がっていると、配線の連結に冗長性が得られる。
【００２９】
図２（ａ）および図２（ｂ）に示すように、ダイオード素子１０Ａは、第１電極３と、第１電極３上に形成された第１絶縁層４と、第１絶縁層４上に形成された半導体層５と、半導体層５上に形成されたコンタクト層６ｎと、コンタクト層６ｎ上に形成された第２電極６ａと、第２電極上６ａに形成された第２絶縁層７とを有している。半導体層５は、第１領域ｓと、第２領域ｄと、第１領域ｓと第２領域ｄとの間に位置するチャネル領域ｃとを有する。第１領域ｓは、複数のソース配線１６の内のいずれか１本の第２電極６ａと電気的に接続され、第２領域ｄは、複数のソース配線１６の内の他の１本の第２電極６ａと電気的に接続されている。なお、第２絶縁層７上に例えば感光性の有機絶縁層を形成してもよい。
【００３０】
ダイオード素子１０Ａのチャネル長Ｌは例えば３０μｍであり、チャネル幅Ｗは例えば１０μｍである。また、チャネル長Ｌは例えば１０μｍ以上５０μｍ以下が好ましく、チャネル幅Ｗは例えば５μｍ以上２０μｍ以下が好ましい。このようなチャネル長Ｌおよびチャネル幅Ｗとすると、ダイオード素子１０Ａが、上述したような特性を有するショートリング用のダイオード素子として機能する。
【００３１】
半導体装置１００がこのような構造を有することにより、後述するフォトマスク数が削減された半導体装置１００の製造方法において、半導体装置１００が静電気によりダメージを受けることを防ぐことができる。また、後述する断線を検出する検査装置が誤認することを防ぐことができる。
【００３２】
第１電極３、ソース配線１６および第２電極６ａは、例えば下層３ａ、１６ａ、６ａ１をＴｉ（チタン）層、上層３ｂ、１６ｂ、６ａ２をＣｕ（銅）層とする積層構造を有する。下層３ａ、１６ａ、６ａ１の厚さは、例えば３０ｎｍ〜１５０ｎｍである。上層３ｂ、１６ｂ、６ａ２の厚さは、例えば２００ｎｍ〜５００ｎｍである。また、例えば上層３ｂ、１６ｂ、６ａ２は、Ｃｕ層の代わりにＡｌ（アルミニウム）層であってもよく、また、第１電極３、ソース配線１６および第２電極６ａは、例えばＴｉ層のみを有する単層構造を有してもよい。
【００３３】
第１絶縁層４および第２絶縁層７は、例えばＳｉＮx（窒化シリコン）を含有する単層構造を有する。第１絶縁層４および第２絶縁層７の厚さは、それぞれ、例えば１００ｎｍ〜５００ｎｍである。
【００３４】
半導体層５は、例えばアモルファスシリコン（ａ−Ｓｉ）層である。半導体層５の厚さは、例えば５０ｎｍ〜３００ｎｍである。半導体層５は、多結晶シリコン層または酸化物半導体層であってもよい。
【００３５】
コンタクト層６ｎは、高濃度（ｎ+）領域を有するａ−Ｓｉ層である。コンタクト層６ｎの厚さは、例えば１０ｎｍ〜１００ｎｍである。半導体層５が、多結晶シリコン層または酸化物半導体層の場合、コンタクト層６ｎを形成しなくてもよい場合もある。
【００３６】
画素電極、第３電極９ａおよび第４電極９ｂは、例えばＩＴＯから形成されている。画素電極、第３電極９ａおよび第４電極９ｂの厚さは、それぞれ、５０ｎｍ〜２００ｎｍである。
【００３７】
半導体装置１００は、例えば特開２００１−３３０８２１号公報に開示されている、ＴＦＴ基板にカラーフィルターが設けられた構造（「ＣＦオンアレイ構造」という）を有していてもよい。
【００３８】
次に、本発明による実施形態における半導体装置１００の製造方法を図３〜図７を参照しながら説明する。図３および図４は、本発明による実施形態におけるダイオード素子１０Ａの製造方法を説明するための模式的な平面図であり、図５および図６は、それぞれ、図３および図４のＩ−Ｉ’線およびＩＩ−ＩＩ’線に沿った模式的な断面図である。図７は、薄膜トランジスタ５０Ａの製造方法を説明するための模式的な断面図である。なお、ダイオード素子１０Ｂについては、ダイオード素子１０Ａと同様の製造方法で製造されるため説明を省略する。また、ここで説明するダイオード素子１０Ａおよび薄膜トランジスタ５０Ａは、一体的に形成される。
【００３９】
最初に、ダイオード素子１０Ａの製造方法について説明する。なお、ダイオード素子１０Ａおよび後述する薄膜トランジスタ５０Ａは、４枚フォトマスクプロセスで形成される。４枚フォトマスクプロセスでは、１枚のフォトマスクで、ソース配線、ソース・ドレイン電極および半導体層のパターニングを行なう。
【００４０】
図３（ａ）、図５（ａ）および図５（ｃ）に示すように、絶縁基板（例えばガラス基板）１上に、公知の方法で、下層３ａをＴｉ層、上層３ｂをＣｕ層とする積層構造を有する第１電極３を形成する。第１電極３は、後述する薄膜トランジスタ５０Ａのゲート電極５３と同じ導電膜から形成される。下層３ａの厚さは、例えば３０ｎｍ〜１５０ｎｍである。上層３ｂの厚さは、例えば２００ｎｍ〜５００ｎｍである。上層３ｂは、Ｃｕ層の代わりに例えばＡｌ層であってもよく、また、第１電極３は、例えばＴｉ層のみから形成された単層構造を有してもよい。
【００４１】
次に、図３（ｂ）、図５（ｂ）および図５（ｄ）に示すように、第１電極３上に、公知の方法で、例えばＳｉＮxを含有する第１絶縁層４を形成する。第１絶縁層４の厚さは、例えば１００ｎｍ〜５００ｎｍである。
【００４２】
次に、第１絶縁層４上に半導体膜５’、および、半導体膜５’上にコンタクト膜６ｎ’を公知の方法で形成する。半導体膜５’は、例えばａ−Ｓｉ膜から形成されている。コンタクト膜６ｎ’は、例えば高濃度（ｎ+）領域を有するａ−Ｓｉ膜から形成されている。半導体膜５’およびコンタクト膜６ｎ’は、それぞれ、薄膜トランジスタ５０Ａの半導体層およびコンタクト層と同一の半導体膜およびコンタクト膜から形成されている。半導体膜５’の厚さは、例えば５０ｎｍ〜３００ｎｍである。コンタクト膜６ｎ’の厚さは、例えば１０ｎｍ〜１００ｎｍである。
【００４３】
次に、半導体膜５’上に、下層６1をＴｉ層、上層６2をＣｕ層とする積層構造を有する導電膜６を公知の方法で形成する。導電膜６は、後述する薄膜トランジスタ５０Ａのソース電極５６と同じ導電膜から形成される。上層６2は、Ｃｕ層の代わりに例えばＡｌ層であってもよく、また、導電膜６は、例えばＴｉ層のみから形成された単層構造を有してもよい。下層の厚さは、例えば３０ｎｍ〜１５０ｎｍである。上層の厚さは、例えば２００ｎｍ〜５００ｎｍである。
【００４４】
次に、導電膜６上に、フォトレジスト層２１を１枚のフォトマスクでハーフトーン露光によって形成する。フォトレジスト層２１の第１の部分２１ａは、後述する第２電極６ａとなる領域と重なるように形成される。また、フォトレジスト層２１の第１の部分２１ａの一部は、半導体層５の第１領域となる領域と重なるように形成される。フォトレジスト層２１の第２の部分２１ｂは、ダイオード素子１０Ａの半導体層５のチャネル領域ｃとなる領域と重なるように形成される。フォトレジスト層２１の第３の部分２１ｃは、後述するソース配線１６となる領域と重なるように形成される。第１の部分２１ａは、第３の部分２１ｃと分離して形成される。また、第１の部分２１ａおよび第３の部分２１ｃの厚さは、第２の部分２１ｂの厚さより大きい。第１の部分２１ａおよび第３の部分２１ｃの厚さは、それぞれ例えば１．５μｍ〜２．５μｍである。第２の部分２１ｂの厚さは、０．５μｍ〜１．２μｍである。厚さの異なる部分を有するフォトレジスト層２１を１枚のフォトマスクで形成するので、製造コストが削減される。
【００４５】
次に、図４（ａ）、図６（ａ）および図６（ｃ）に示すように、導電膜６をウェットエッチングでパターニングする。その結果、ソース配線１６と金属層６ａ’とが分離して形成される。また、ソース配線１６と金属層６ａ’とは電気的に接続していない。
【００４６】
例えばドライエッチングにて半導体層のパターニングを行うと、ソース配線１６に帯電が生じ得る。ソース配線１６と金属層６ａ’とが接続されていると、１つのダイオードリング連結単位（以下、「ソース配線束」という）内の全てのソース配線１６が電気的に接続される。このようにソース配線束内の全てのソース配線１６が電気的に接続されていると帯電する面積が大きくなるので、電荷量が増大する。さらに、例えば隣接するソース配線束間で帯電による電荷量が異なると、その間で放電が生じやすくなる。隣接するソース配線束間の放電により、例えばソース配線１６自体が破壊され得る。これに対し、本実施形態では、ソース配線１６と金属層６ａ’とを分離して形成するので、そのような放電が生じにくく、ソース配線１６が破壊されにくい。
【００４７】
さらに、ソース配線１６と金属層６ａ’とが接続されていると、ソース配線束内のすべてのソース配線１６が電気的に接続されるので、隣接するソース配線１６のリークおよびソース配線１６の断線検査をすることができない。これに対し、本実施形態では、ソース配線１６と金属層６ａ’とを分離して形成しているので、その直後に、断線およびリーク検査を行うことができる。従って、ソース配線１６と金属層６ａ’とが電気的に接続している場合と比べて、早い段階でソース配線１６のリークおよび断線検査をすることができるので、ソース配線１６の不良を早く発見できる。
【００４８】
次に、ドライエッチングにより半導体膜５’およびコンタクト膜６ｎ’をパターニングし、半導体層５およびコンタクト層６ｎをそれぞれ形成する。
【００４９】
次に、アッシングにより、第２の部分２１ｂを除去する。また、第１の部分２１ａおよび第３の部分２１ｃの厚さは、小さくなる。
【００５０】
次に、図４（ｂ）、図６（ｂ）および図６（ｄ）に示すように金属層６ａ’の内、ダイオード素子１０Ａの半導体層５のチャネル領域ｃとなる領域と重なる部分をウェットエッチングにて除去し、第２電極６ａが形成される。その後、コンタクト層６ｎの内、半導体層５のチャネル領域ｃとなる領域と重なる部分、および、ダイオード素子１０Ａの半導体層５のチャネル領域ｃとなる領域の一部をパターニングする。その後、フォトレジスト層２１を除去する。
【００５１】
次に、ソース配線１６および第２電極６ａ上に、例えばＳｉＮxを含有する第２絶縁層７を公知の方法で形成する。第２絶縁層７の厚さは、例えば１００ｎｍ〜５００ｎｍである。
【００５２】
次に、図２（ａ）〜（ｃ）に示したように、第１電極３と第２電極６ａとを電気的に接続する第３電極９ａと、第１電極３とソース配線１６とを電気的に接続する第４電極９ｂとを公知の方法で形成する。第３電極９ａおよび第４電極９ｂは、後述する画素電極と同一の導電膜から形成され、例えばＩＴＯから形成されている。第３電極９ａおよび第４電極９ｂの厚さは、それぞれ、例えば５０ｎｍ〜２００ｎｍである。なお、ここでは第３電極９ａと第４電極９ｂとを互いに分離した例を示したが、分離しなくてもよい。第３電極９ａと第４電極９ｂとが繋がっていると、配線の連結に冗長性が得られる。
【００５３】
次に、図７（ａ）〜図７（ｅ）を参照して、半導体装置１００上に形成される薄膜トランジスタ５０Ａの製造方法を説明する。
【００５４】
図７（ａ）に示すように絶縁基板（例えばガラス基板）１上に、公知の方法で、下層５３ａをＴｉ層、上層５３ｂをＣｕ層とする積層構造を有するゲート電極５３を形成する。ゲート電極５３は、上述の第１電極３と同じ構造を有し、同じ厚さを有する。
【００５５】
次に、図７（ｂ）に示すように、ゲート電極５３上に、公知の方法で、例えばＳｉＮxを含有するゲート絶縁層５４を形成する。ゲート絶縁層５４は、上述の第１絶縁層４と同じ構造を有し、同じ厚さを有する。
【００５６】
次に、ゲート絶縁層５４上に半導体膜５５’、および、半導体膜５５’上にコンタクト膜５６ｎ’を公知の方法で形成する。半導体膜５５’は、上述の半導体膜５と同じ構造を有し、同じ厚さである。同様に、コンタクト膜５６ｎ’は、上述のコンタクト膜６ｎ’と同じ構造を有し、同じ厚さである。
【００５７】
次に、コンタクト膜５６ｎ’上に、下層５６ａ’をＴｉ層、上層５６ｂ’をＣｕ層とする積層構造を有する導電膜５６’を公知の方法で形成する。導電膜５６’は、上述の導電膜６と同じ構造を有し、同じ厚さを有する。
【００５８】
次に、導電膜５６’上に、フォトレジスト層５１を１枚のフォトマスクでハーフトーン露光によって形成する。フォトレジスト層５１の第１の部分５１ａは、薄膜トランジスタ５０Ａの半導体層のソース領域ｓ’およびドレイン領域ｄ’（図７（ｄ）参照）となる領域と重なるように形成される。フォトレジスト層５１の第２の部分５１ｂは、薄膜トランジスタ５０Ａの半導体層のチャネル領域ｃ’（図７（ｄ）参照）と重なるように形成される。また、第１の部分５１ａの厚さは、第２の部分５１ｂの厚さより大きい。第１の部分５１ａの厚さは、例えば１．５μｍ〜２．５μｍである。第２の部分５１ｂの厚さは、０．５μｍ〜１．２μｍである。厚さの異なる部分を有するフォトレジスト層５１を１枚のフォトマスクで形成できるので、製造コストが削減される。
【００５９】
次に、図７（ｃ）に示すように、導電膜５６’をウェットエッチングでパターニングする。その結果、金属層５６が形成される。
【００６０】
次に、ドライエッチングにより半導体膜５５’およびコンタクト膜５６ｎ’をパターニングし、半導体層５５およびコンタクト層５６ｎを形成する。
【００６１】
次に、アッシングにより、第２の部分５１ｂを除去する。また、第１の部分５１ａの厚さは、小さくなる。
【００６２】
次に、図７（ｄ）に示すように、金属層５６の内、薄膜トランジスタ５０Ａの半導体層のチャネル領域ｃ’となる領域と重なる部分をウェットエッチングにて除去し、ソース・ドレイン電極５６ａが形成される。その後、コンタクト層５６ｎの内、薄膜トランジスタ５０Ａの半導体層５５のチャネル領域ｃ’となる領域と重なる部分と、薄膜トランジスタ５０Ａの半導体層５５のチャネル領域ｃ’となる領域の一部をドライエッチングによりパターニングする。その後、フォトレジスト層５１を除去する。
【００６３】
次に、ソース・ドレイン電極５６ａ上に、例えばＳｉＮxを含有する絶縁層５７を公知の方法で形成する。絶縁層５７は、第２絶縁層７と同じ構造を有し、同じ厚さを有する。また、絶縁層５７上に感光性の有機絶縁層を形成してもよい。
【００６４】
次に、ドレイン電極と電気的に接続する画素電極（不図示）を公知の方法で形成する。画素電極は、例えばＩＴＯから形成されている。画素電極は、上述の第３電極９ａおよび第４電極９ｂと同じ構造を有し、同じ厚さを有する。
【００６５】
上述したように、本発明における実施形態による半導体装置の製造方法においては、金属層とソース配線とを分離して形成しているので、４枚のフォトマスクプロセスを用いた製造方法において、静電気によるダメージから半導体装置を防ぐことができる。
【産業上の利用可能性】
【００６６】
本発明は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の薄膜トランジスタを備えた半導体装置に広く適用できる。
【符号の説明】
【００６７】
１            絶縁基板
１０、１０Ａ、１０Ｂ        ダイオード素子
１４、１４（ｎ）、１４（ｎ＋１）        ゲート配線
１４ｔ        ゲート端子
１６、１６（ｍ）、１６（ｍ＋１）        ソース配線
１６ｔ        ソース端子
２０、２０Ａ、２０Ｂ        ショートリング
２６          接続領域
４０          液晶層
５０Ａ        薄膜トランジスタ
１００        半導体装置
【図１】
2013251284.tif 000003
【図２】
2013251284.tif 000004
【図３】
2013251284.tif 000005
【図４】
2013251284.tif 000006
【図５】
2013251284.tif 000007
【図６】
2013251284.tif 000008
【図７】
2013251284.tif 000009