(57)【要約】【課題】Ｇｅチャネルを用いたＣＭＯＳ構造を低温で且つローコストに実現することができ、高性能化及び低消費電力化をはかる。【解決手段】Ｇｅチャネルを用いた相補型半導体装置であって、下地絶縁膜１２上に形成された、Ｇｅを主成分とするｎ型の第１及び第２の半導体層２１と、第１の半導体層２１上にゲート絶縁膜２２を介してゲート電極２３が形成され、チャネル及びソース／ドレインを同じ極性の半導体層としたｎＭＯＳＦＥＴと、第２の半導体層２１上にゲート絶縁膜２２を介してゲート電極２３が形成され、且つソース／ドレイン領域が第２の半導体層２１と金属との合金層２５で形成されたｐＭＯＳＦＥＴと、を具備している。【選択図】図１
2013232471.tif 000002
【特許請求の範囲】
【請求項１】
下地絶縁膜上に形成され、Ｇｅを主成分とするｎ型の第１及び第２の半導体層と、
前記第１の半導体層上にゲート絶縁膜を介してゲート電極が形成され、チャネル及びソース／ドレインを同じ極性の半導体層としたｎＭＯＳＦＥＴと、
前記第２の半導体層上にゲート絶縁膜を介してゲート電極が形成され、且つソース／ドレイン領域が前記第２の半導体層と金属との合金層で形成されたｐＭＯＳＦＥＴと、
を具備したことを特徴とする相補型半導体装置。
【請求項２】
前記第１の半導体層の前記ゲート電極を挟むソース／ドレイン領域にコンタクト電極が接続され、該コンタクト電極と前記第１の半導体層が接触している領域にＳ，Ｓｅ，Ｔｅのうちの何れか一つ、或いはその組み合わせがドーピングされていることを特徴とする請求項１記載の相補型半導体装置。
【請求項３】
下地絶縁膜上に形成され、Ｇｅを主成分とするｎ型の第１及び第２の半導体層と、
前記第１の半導体層上にゲート絶縁膜を介してゲート電極が形成され、且つソース／ドレイン領域が前記第１の半導体層と金属との合金層で形成され、該合金層とチャネルとの間にＳ，Ｓｅ，Ｔｅのうちの何れか一つ、或いはその組み合わせがドーピングされたｎＭＯＳＦＥＴと、
前記第２の半導体層上にゲート絶縁膜を介してゲート電極が形成され、且つソース／ドレイン領域が前記第２の半導体層と金属との合金層で形成されたｐＭＯＳＦＥＴと、
を具備したことを特徴とする相補型半導体装置。
【請求項４】
前記下地絶縁膜が希土類酸化物を含むことを特徴とする請求項１〜３の何れかに記載の相補型半導体装置。
【請求項５】
前記下地絶縁膜の下部に、前記ｎＭＯＳＦＥＴと前記ｐＭＯＳＦＥＴ共通のバックバイアス印加用の電極が形成されていることを特徴とする請求項１〜４の何れかに記載の相補型半導体装置。
【請求項６】
前記ｎＭＯＳＦＥＴの少なくともチャネル部分の直下領域を含むように、前記下地絶縁膜の下部に形成された第１のバックバイアス印加用の電極と、前記ｐＭＯＳＦＥＴの少なくともチャネル部分の直下領域を含むように、前記下地絶縁膜の下部に形成された第２のバックバイアス印加用の電極とが形成され、これらの第１、第２のバックバイアス印加用の電極はそれぞれ独立に制御されていることを特徴とする請求項１〜４の何れかに記載の相補型半導体装置。
【請求項７】
半導体基板上にＣＭＯＳ回路が形成された第１の相補型半導体装置と、
前記第１の半導体装置上に積層された、請求項１〜６の何れかに記載の第２の相補型半導体装置と、
を具備し、
前記第１の相補型半導体装置と前記第２の相補型半導体装置がコンタクト電極により電気的に接続されていることを特徴とする積層型半導体装置。
【請求項８】
下地絶縁膜上にＧｅを主成分とするｎ型の半導体層を形成する工程と、
前記ｎ型の半導体層をｎＭＯＳＦＥＴ用の第１の半導体領域とｐＭＯＳＦＥＴ用の第２の半導体領域に素子分離する工程と、
前記第１の半導体領域上にゲート絶縁膜を介してゲート電極を形成し、チャネル及びソース／ドレインを同じ極性の半導体層としたｎＭＯＳＦＥＴを形成する工程と、
前記第２の半導体領域上にゲート絶縁膜を介してゲート電極を形成し、ソース／ドレイン領域を前記第２の半導体領域と金属との合金層としたｐＭＯＳＦＥＴを形成する工程と、
を含むことを特徴とする相補型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、Ｇｅチャネルを用いた相補型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化、低消費電力化において、配線長短縮による寄生容量及び寄生抵抗の低減のために、トランジスタの３次元積層が有効である。３次元化は既に、Ｓｉチップを積み上げてＴＳＶ（Through Silicon Via）で接続する技術が開発中であるが、ＴＳＶサイズが通常のＣＭＯＳプロセスの配線間隔に比べ２ケタ以上大きいため、接続密度を上げて配線の効率化をはかるのは限界がある。また、ＴＳＶのためのエリアペナルティーが無視できない程度に大きいため、回路設計に支障を来たしたり、コストの増大を招いたりするため、より高密度に配線接続が可能な技術が求められる。
【０００３】
その様な技術として、回路の一部を抜き出して、ＣＭＯＳの配線プロセス工程中、或いは工程後にａ−Ｓｉ−ＴＦＴとして積層する技術が報告されている（例えば、非特許文献１参照）。しかし、ａ−Ｓｉ−ＴＦＴの性能が通常Ｓｉ−ＣＭＯＳに比べ極端に悪いので、駆動電圧が高くなる、或いは十分な性能が出せない等種々の制限があり、３次元化のメリットを十分享受できない。
【０００４】
また、結晶ＳｉをＣＭＯＳの配線層の上に貼り合せた構造では、下地ＣＭＯＳに匹敵する性能が得られる（例えば、非特許文献２参照）。しかし、この場合、プロセス温度が６００度と高いため、下地ＣＭＯＳに使える材料・プロセスが限られる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】T. Naito et al., 2010 Symposium on VLSI Technology, Technical Digest Papers, p.219
【非特許文献２】P. Batude et al., IEDM Technical Digest, p.151
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発明が解決しようとする課題は、Ｇｅチャネルを用いたＣＭＯＳ構造を低温で且つローコストに実現することができ、高性能化及び低消費電力化をはかり得る相補型半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の相補型半導体装置は、下地絶縁膜上に形成された、Ｇｅを主成分とするｎ型の第１及び第２の半導体層と、前記第１の半導体層上にゲート絶縁膜を介してゲート電極が形成され、チャネル及びソース／ドレインを同じ極性の半導体層としたｎＭＯＳＦＥＴと、前記第２の半導体層上にゲート絶縁膜を介してゲート電極が形成され、且つソース／ドレイン領域が前記第２の半導体層と金属との合金層で形成されたｐＭＯＳＦＥＴと、を具備している。
【発明の効果】
【０００８】
本発明によれば、下地絶縁膜上のＧｅチャネルを用いることで、プロセス温度の低温化と、Ｓｉより高い移動度による高性能化（低電圧化）が可能となる。また、ｎ型ＧｅチャネルをｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴとで共通化することで、ＣＭＯＳプロセスのコストを低減することができる。さらに、ｎＭＯＳＦＥＴの抵抗低減に有利なｎ型Ｇｅチャネルを選択することで、Ｇｅ−ＣＭＯＳ固有の問題である、ｎＭＯＳＦＥＴ用Ｇｅ／金属コンタクトの低抵抗化が困難という問題が解決される。
【０００９】
以上のように、本構成のチャネル材料・極性、電極構造の選択の組み合わせによって、背景技術の問題点が総合的に解決され、３次元ＣＭＯＳの高性能化・低消費電力化・低コスト化に寄与することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係わる相補型半導体装置の素子構造を示す断面図。
【図２】第１の実施形態に係わる相補型半導体装置の製造工程を示す断面図。
【図３】第１の実施形態に係わる相補型半導体装置の製造工程を示す断面図。
【図４】第２の実施形態に係わる相補型半導体装置の素子構造を示す断面図。
【図５】第２の実施形態に係わる相補型半導体装置の製造工程を示す断面図。
【図６】第３の実施形態に係わる相補型半導体装置の素子構造を示す断面図。
【図７】第４の実施形態に係わる相補型半導体装置の素子構造を示す断面図。
【図８】第４の実施形態の効果を説明するためのもので、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴのしきい値特性を示す図。
【図９】第５の実施形態に係わる相補型半導体装置の素子構造を示す断面図。
【図１０】第６の実施形態に係わる相補型半導体装置の素子構造を示す断面図。
【図１１】第７の実施形態に係わる積層型半導体装置の素子構造を示す断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図面を参照して説明する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。
【００１３】
Ｓｉ支持基板上１１にＳｉＯ2 或いはＳｉＮ等の下地絶縁膜１２、チャネルとなるｎ型ポリＧｅ層２１（３０ｎｍ）が順次積層されている。Ｇｅ層２１は、高濃度にＰ（リン）がドーピングされてｎ+ 型となっている（濃度１．０×１０19ｃｍ-2）。また、Ｇｅ層２１は、ｎＭＯＳ領域１００とｐＭＯＳ領域２００とで島状に素子分離されており、ｎＭＯＳ領域１００ではｎＭＯＳＦＥＴのチャネルを構成し、ｐＭＯＳ領域２００ではｐＭＯＳＦＥＴのチャネルを構成するものとなっている。即ち、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ共にｎ型Ｇｅをチャネルに用いるものとなっている。従って、ｎＭＯＳＦＥＴは空乏型動作、ｐＭＯＳＦＥＴは反転型動作となる。
【００１４】
ｎＭＯＳ領域１００及びｐＭＯＳ領域２００のそれぞれにおいて、Ｇｅ層２１上にＡｌ2Ｏ3 （４ｎｍ）からなるゲート絶縁膜２２、ＴａＮ（３０ｎｍ）からなるゲート電極２３が順次積層されて、ゲートスタックが形成されている。ゲート電極２３の側面には、ＴａＮＯなどのゲート側壁絶縁膜２４が形成されている。また、ｐＭＯＳ領域２００では、ゲートスタックを挟んでＮｉＧｅ合金からなるソース／ドレイン領域（メタルＳ／Ｄ）２５が形成されている。
【００１５】
ゲートスタック及びメタルＳ／Ｄ２５が形成された基板上に、ＳｉＯ2 等からなる層間絶縁膜２６が形成されている。この層間絶縁膜２６にコンタクトホールが形成され、コンタクトホールを埋め込むように、Ｗ（タングステン）の電極プラグ２７が設けられている。ｐＭＯＳ領域２００では、電極プラグ２７がメタルＳ／Ｄ２５に接続され、ｎＭＯＳ領域１００では、電極プラグ２７がＧｅ層２１に接続されている。ここで、電極プラグ２７とメタルＳ／Ｄ２５又はＧｅ層２１との間には、ＴｉＮバリアメタル２８が挿入されている。そして、層間絶縁膜２６上には、電極プラグ２７に接続される配線２９が設けられている。
【００１６】
次に、本実施形態の製造方法を、図２及び図３を参照して説明する。
【００１７】
まず、図２（ａ）に示すように、Ｓｉ支持基板１１上の下地絶縁膜１２上に、ＰドープアモルファスＧｅ膜１３をＣＶＤ法やスパッタリングによって成長する。
【００１８】
次いで、３５０℃〜５００℃でアニールすることで、図２（ｂ）に示すように、ｎ型ポリＧｅ層２１を形成する。アニール前に、保護膜としてＳｉＯ2 等の絶縁膜をアモルファスＧｅ膜１３上に堆積してもよい。ここで、Ｇｅ層２１は多結晶であるが、素子が微細化されてチャネル長がグレインサイズに近くなると、多結晶であっても実質的に単結晶と同じにように見なすことが可能となる。
【００１９】
次いで、図２（ｃ）に示すように、Ｇｅ層２１をｎＭＯＳ領域１００とｐＭＯＳ領域２００とに島状に素子分離後、厚さ４ｎｍのＡｌ2Ｏ3 膜（ゲート絶縁膜）２２と、厚さ３０ｎｍのＴａＮ膜（ゲート電極）２３を順次積層する。
【００２０】
次いで、図２（ｄ）に示すように、リソグラフィーとＲＩＥによってゲートパターンを形成し、ゲート絶縁膜２２及びゲート電極２３をｐＭＯＳ，ｎＭＯＳ用にそれぞれ加工し、ソース／ドレイン部を露出させる。この際、ゲート電極２３の両脇が酸化されて側壁絶縁膜２４が形成される。
【００２１】
次いで、図３（ｅ）に示すように、ＳｉＯ2 保護絶縁膜３１をＣＶＤ法により堆積した後、リソグラフィーとウェットエッチングによってｐＭＯＳ領域２００のみを露出させ、ｎＭＯＳ領域１００に保護絶縁膜３１を残す。そして、全面にＮｉ膜３２をスパッタリング等で堆積する。
【００２２】
次いで、図３（ｆ）に示すように、２５０℃〜３５０℃で熱処理を施して、ｐＭＯＳ領域２００のソース／ドレイン部にＮｉＧｅ合金層２５を形成し、未反応のＮｉ膜３１を希塩酸等で除去する。ここで、ＮｉＧｅ合金層２５がｐＭＯＳＦＥＴ用のメタルＳ／Ｄとなる。一方、ｎＭＯＳ領域１００ではＮｉＧｅ合金は形成されない。
【００２３】
以上のようにして作製されたｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴは、共にチャネルはｎ+ 型ポリＧｅ層２１で、下地絶縁膜１２上に堆積され、ｎＭＯＳＦＥＴは空乏型、ｐＭＯＳＦＥＴは反転型動作となる。さらに、ｎＭＯＳＦＥＴはソースドレイン（Ｓ／Ｄ）とチャネルの間にｐｎ接合のない所謂ジャンクションレスのトランジスタとなり、ｐＭＯＳＦＥＴはｐ型不純物を用いないメタルＳ／Ｄを有するトランジスタとなっている。
【００２４】
次いで、図３（ｇ）に示すように、ＳｉＯ2 等の層間絶縁膜２６をプラズマＣＶＤ等で堆積してＣＭＰで平坦化し、リソグラフィーとＲＩＥでコンタクトホールを形成する。即ち、ｐＭＯＳ領域２００では、メタルＳ／Ｄ２５上にコンタクトホールを形成し、ｎＭＯＳ領域１００では、ゲートスタックを挟んでＧｅ層２１上にコンタクトホールを形成する。続いて、コンタクトホールの底部にＴｉＮバリアメタル２８を形成し、更にコンタクトホールをＷプラグ２７で埋め込む。
【００２５】
これ以降は、再びＣＭＰで表面のＷ，ＴｉＮ金属を除去したのち、Ａｌ配線２９を形成してＣＭＯＳ回路を形成することにより、前記図１に示す構造が完成する。
【００２６】
このように本実施形態によれば、ｐＭＯＳ，ｎＭＯＳ共に同じ材料であるｎ型ポリＧｅ層２１をチャネルとして用いるため、別々の半導体材料を用いる場合に比してプロセスが容易となる。即ち、ｐＭＯＳとｎＭＯＳでソース／ドレイン領域を形成する工程のみ異なるだけで、他のプロセスは共通であるため、全体のプロセスの簡略化をはかることが可能となる。
【００２７】
また、Ｓｉよりも移動度の高いＧｅを用いているので、より高速なデバイスを作製することができる。さらに、ＧｅはＳｉによりも低温で形成可能であるため、例えば本構造を３次元に積層した場合に、下地のデバイスに与える影響を少なくすることができる。
【００２８】
また、ｎＭＯＳＦＥＴの抵抗低減に有利なｎ型Ｇｅチャネルを選択することで、Ｇｅ−ＣＭＯＳ固有の問題である、ｎＭＯＳＦＥＴ用Ｇｅ／金属コンタクトの低抵抗化が困難という問題が解決される。
【００２９】
また、ｐＭＯＳでは、ソース／ドレインをＮｉＧｅ合金としているので、ソース／ドレインの低抵抗化をはかることができる。さらに、電極プラグ２７との接続抵抗をも小さくすることができる。また、ソース／ドレインと電極プラグとのコンタクトは、ｎ型Ｇｅとメタルのみであるため、コンタクトが容易になる利点もある。
【００３０】
（第２の実施形態）
図４は、第２の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３１】
本実施形態が先に説明した第１の実施形態と異なる点は、ｎＭＯＳ領域１００のソース／ドレインをＮｉＧｅ合金で形成し、該合金とＧｅチャネルの間にＳ（硫黄）の高濃度偏析領域４０を形成したことである。その他の構成は、第１の実施形態と共通である。
【００３２】
本実施形態の構成により、第１の実施形態よりもｎＭＯＳＦＥＴの寄生抵抗成分をより低減することができる。
【００３３】
次に、本実施形態の製造方法を、図５を参照して説明する。
【００３４】
まず、前記図２（ａ）〜（ｄ）に示すのと同様に、素子分離されたｎ型ポリＧｅ層２１上にゲートスタックパターンを形成する。
【００３５】
次いで、図５（ａ）に示すように、Ｎｉ膜３２をｎＭＯＳ領域１００及びｐＭＯＳ領域２００の双方の上に形成する。
【００３６】
次いで、図５（ｂ）に示すように、２５０℃〜３５０℃で熱処理を施して、ｎＭＯＳ領域１００及びｐＭＯＳ領域２００のソース／ドレイン部にＮｉＧｅ合金層２５を形成し、未反応のＮｉ膜を希塩酸等で除去する。続いて、ｐＭＯＳ領域２００上に保護絶縁膜３１を形成し、ｎＭＯＳ領域１００のＮｉＧｅ合金層２５に対してＳ（硫黄）イオン注入を行う。
【００３７】
次いで、図５（ｃ）に示すように、再度２５０℃〜３５０℃で熱処理を施すことにより、ｎＭＯＳ領域１００にイオン注入したＳをＮｉＧｅ層２５とチャネルＧｅ層２１との間に偏析させる。このＳの偏析により、ｎＭＯＳ領域１００におけるＮｉＧｅ層２５とｎ型Ｇｅ層２１とのショットキー障壁を制御し、寄生抵抗を下げて駆動電流を大きくすることができる。その後、保護絶縁膜３１をウェットエッチングにより除去する。
【００３８】
これ以降は、第１の実施形態と同様に、電極プラグ２７及び配線２９等の形成工程を経て、前記図４に示す構造が完成することになる。
【００３９】
このように本実施形態によれば、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴでチャネルに同じ材料のｎ型Ｇｅ層２１を用いることにより、先の第１の実施形態と同様の効果が得られるのは勿論のこと、ｎＭＯＳ領域１００でもソース／ドレインをＮｉＧｅ合金としているので、ｎＭＯＳＦＥＴのソース／ドレインの低抵抗化をはかることができる。さらに、ｎＭＯＳ領域１００でＳをＮｉＧｅ層２５とチャネルＧｅ層２１との間に偏析させることにより、ｎＭＯＳＦＥＴの寄生抵抗を下げて駆動電流を大きくする効果が得られる。
【００４０】
（第３の実施形態）
図６は、第３の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付してその詳しい説明は省略する。
【００４１】
本実施形態が先の第１の実施形態と異なる点は、ｎＭＯＳ領域１００において、ソース／ドレインと電極プラグとの接続領域にＳイオンが注入され、Ｓ偏析領域５０が形成されていることである。Ｓ偏析領域５０を形成するには、コンタクトホール形成後にｎＭＯＳ領域１００のコンタクトホールにＳイオン注入を行い、２５０℃〜３５０℃で熱処理を施し、Ｓ濃度が１×１０16ｃｍ-3となる領域を形成すればよい。
【００４２】
このような構成であれば、第１の実施形態よりもｎＭＯＳＦＥＴにおける電極プラグ２７の接触抵抗が低減される。従って、第１の実施形態と同様の効果が得られるのは勿論のこと、素子特性の更なる向上をはかることができる。また、第２の実施形態に比して、コンタクトホールを利用してイオン注入を行うため、保護膜３１のような厚い絶縁膜を必要とすることなく、プロセス的に簡単である利点もある。
【００４３】
以上で示した第１〜第３の実施形態においては、チャネル層としては、純粋なＧｅのみならず、ＧｅとＳｎ（錫）の混晶であるＧｅＳｎや、更にＳｉが混晶化したＳｉＧｅＳｎを用いることもできる。即ち、Ｇｅを主成分とする半導体層であればよい。この場合、プロセス温度を更に低減することが可能になる、ポリグレイン界面の結晶欠陥、或いはグレイン中の結晶欠陥をＳｎが不活性化してキャリア濃度の調整を容易化する、或いは移動度を向上させるなどの効果がある。
【００４４】
また、ゲート絶縁膜はＨｆＯ2 、或いはＡｌ2Ｏ3／ＨｆＯ2 積層膜など、他の絶縁膜も用いることができる。チャネル不純物はＰに限らず、Ａｓ（ヒ素），Ｓｂ（アンチモン）の何れか、或いはそれらの混合を用いてもよい。また、各層の膜厚や、不純物濃度などの値は一例であり、目的に応じて変更可能である。また、第２、第３の実施形態において、Ｓイオンの代わりに、他のカルコゲン元素、即ちＳｅやＴｅを用いてもよい。また、これらカルコゲン注入後の熱処理は、その後の層間絶縁膜の堆積温度が２５０℃以上であれば省略可能である。
【００４５】
（第４の実施形態）
図７は、第４の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。なお、図４と同一部分には同一符号を付してその詳しい説明は省略する。
【００４６】
本実施形態が先の第２の実施形態と異なる点は、下地絶縁膜６０として、特に希土類酸化物、例えばＹ2Ｏ3 やＬａ2Ｏ3 を用いたことである。
【００４７】
本実施形態の構造であれば、下地絶縁膜６０とチャネルとしてのｎ型Ｇｅ層２１との間にダイポールが発生し、ｐＭＯＳＦＥＴ、ｎＭＯＳＦＥＴのしきい値を適正方向（正側）に移動し、各ＦＥＴのしきい値調整を容易化することができる。これにより、次のような効果が得られる。
【００４８】
図８は、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの伝達特性（ドレイン電流（Id）−ゲート電圧（Vg）特性）を示す図であり、図中の点線はＳｉＯ2 等の通常の絶縁膜を用いた場合（制御無し）、破線は本実施形態の下地絶縁膜を用いた場合を示している。また、図中の実線は後述するように独立したバックゲートにより制御した場合の一例である。
【００４９】
ＳｉＯ2 などを下地絶縁膜及びゲート絶縁膜として用いた場合には、図８の点線に示すように、ｐＭＯＳＦＥＴは負側に深いしきい値、ｎＭＯＳＦＥＴも負のしきい値（ノーマリーオン）となり、そのままではＣＭＯＳ回路としては非常に使いにくい。そのため、第１〜第３の実施形態では、しきい値を正側に移動させる効果のあるＡｌ2Ｏ3 ゲート絶縁膜等を用いていた。
【００５０】
これに対し、本実施形態のように希土類酸化物からなる下地絶縁膜６０を用いた場合、図８の破線に示すように、両チャネルともしきい値電圧が正側にシフトする。このため、ゲート絶縁膜、或いはゲート電極によるしきい値調整の負担が減少し、ゲート絶縁膜及び電極の選択肢の幅が広がる。具体的には本実施形態では、比較的誘電率が高く、Ｇｅと良好な界面形成が可能なＺｒＯ2 ゲート絶縁膜とＴａＮゲート電極を用いることができる。
【００５１】
このように本実施形態によれば、下地絶縁膜６０として希土類酸化物からなるしきい値調整層を用いることにより、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴ共にしきい値電圧を正側にシフトさせることができる。従って、先の第４の実施形態と同様の効果が得られるのは勿論のこと、ゲート絶縁膜２２及びゲート電極２３の材料選択肢の幅が広がる利点がある。
【００５２】
なお、下地絶縁膜６０上のＣＭＯＳ構造は必ずしも第２の実施形態の構造に限らず、他の実施形態の構造にも適用可能である。
【００５３】
（第５の実施形態）
図９は、第５の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。なお、図４と同一部分には同一符号を付してその詳しい説明は省略する。
【００５４】
本実施形態が先の第２の実施形態と異なる点は、Ｓｉ支持基板１１と下地絶縁膜１２との間に、しきい値電圧を調整するためのバックゲート電極７０を設けたことにある。バックゲート電極７０としては、Ｓｉ支持基板１１の表面に高濃度に不純物（Ｐ，Ａｓ，Ｓｂが好ましい）をドーピングした拡散層、或いは不純物をドープしたポリＳｉ堆積膜、又はＡｌ，Ｃｕ，Ｗ，ＴａＮ，ＴｉＮ等の金属膜を用いることができる。ここで、Ｓｉ支持基板１１の表面の拡散層を用いる場合以外においては、バックゲート電極７０と支持基板１１の間に絶縁膜を形成してもよい。
【００５５】
このような構成であれば、先の第４の実施形態と同様に、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのしきい値電圧を正側にシフトして適正化することができる。しかも、バックゲート電圧を調整できるので、第４の実施形態よりも精密なしきい値電圧設定が可能である。
【００５６】
（第６の実施形態）
図１０は、第６の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。なお、図４と同一部分には同一符号を付してその詳しい説明は省略する。
【００５７】
本実施形態が先の第２の実施形態と異なる点は、支持基板１１と下地絶縁膜１２との間に、しきい値電圧を調整するためのバックゲート電極７１，７２を設けたことにある。即ち、ｐＭＯＳＦＥＴを制御する第１のバックゲート電極７１とｎＭＯＳＦＥＴを制御する第２のバックゲート電極７２が形成され、それぞれ独立に制御可能である点が第５の実施形態と異なっている。なお、図中の７３は、バックゲート電極７１，７２を分離するための絶縁膜を示している。
【００５８】
また、バックゲート電極７１，７２としては、ポリＳｉ堆積膜、又はＡｌ，Ｃｕ，Ｗ，ＴａＮ，ＴｉＮ等の金属膜を用いることができる。さらに、Ｓｉ支持基板１１の表面に高濃度に不純物（Ｐ，Ａｓ，Ｓｂが好ましい）をドーピングした拡散層を用いることも可能である。この場合は、絶縁膜７３を省略することができる。
【００５９】
このような構成であれば、先の第４の実施形態と同様の効果が得られるのは勿論のこと、バックゲート電圧を独立制御することができる。このため、前記図８中に実線で示すように、更に精密にしきい値電圧を設定することができる。
【００６０】
（第７の実施形態）
図１１は、第７の実施形態に係わる積層型半導体装置の素子構造を示す断面図である。なお、図４と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６１】
本実施形態は、下地がＳｉ−ＣＭＯＳ回路（第１の半導体装置）３００であり、その上部に第２の実施形態の相補型半導体装置（Ｇｅ−ＣＭＯＳ回路：第２の半導体装置）４００が積層されている。即ち、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴからなるＧｅ−ＣＭＯＳ回路４００がＳｉ−ＣＭＯＳ回路３００上に層間膜を介して形成され、ＣＭＯＳ回路として一体化されている。
【００６２】
下地Ｓｉ−ＣＭＯＳ回路３００において、３０１はＳｉ基板、３１１は素子分離絶縁膜、３２１はゲート電極、３３１は第１の電極プラグ、３３２は第２の電極プラグ、３３３は第３の電極プラグ、３３４は第４の電極プラグ、３３５は第５の電極プラグ、３４１は第１の配線、３４２は第２の配線、３５１は層間絶縁膜を示している。
【００６３】
Ｇｅ−ＣＭＯＳ回路４００の配線２９は、リソグラフィーにより作製されたコンタクトホール内に埋め込み形成された電極プラグ２７及び電極プラグ３３１〜３３５を介してＳｉ−ＣＭＯＳ回路３００と電気的に接続されている。
【００６４】
Ｇｅ−ＣＭＯＳ回路４００の製造に際しては、層間絶縁膜３５１上にＰドープアモルファスＧｅ膜１３をＣＶＤ法やスパッタリングによって成長した後、アニールすることでｎ型ポリＧｅ層２１を形成する。その後は、先の第２の実施形態と同様にして作製することができる。
【００６５】
このように本実施形態によれば、層間絶縁膜３５１上にｎ型ポリＧｅ層２１を島状に分離して形成し、各々にｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴを作製することにより、Ｓｉ−ＣＭＯＳ回路３００とＧｅ−ＣＭＯＳ回路４００が積層された３次元構造の半導体装置を実現することができる。そしてこの場合、層間絶縁膜３５１上に形成する半導体がＧｅ層であるため、アニール温度を低くできる。これは、下地Ｓｉ−ＣＭＯＳ回路３００に与える影響を少なくできる点で極めて有効である。また、基板の貼り合わせを用いた場合のようにＴＳＶを要することもなく、ローコストに実現することができる。
【００６６】
なお、本実施形態では、上部Ｇｅ−ＣＭＯＳ回路４００として第２の実施形態として示した構成を用いているが、第１、第３の実施形態の構成を用いることも可能である。また、第４の実施形態のように下地Ｓｉ−ＣＭＯＳ回路３００との間にしきい値調整絶縁膜６０を挟むことも可能である。さらには、第５、第６の実施形態で示したようなバックゲート電極７０，７１，７２を下地Ｓｉ−ＣＭＯＳ回路３００との間に挿入してもよい。
【００６７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００６８】
実施形態では、ｐＭＯＳ構造としてソース／ドレインをＮｉＧｅで形成したが、これに限らず他の金属、例えばＣｏ，Ｐｄ，ＰｔとＧｅとの合金を用いることができる。さらに、ソース／ドレインは必ずしも合金に限らず、ｐ型不純物ドープによる拡散層としても良い。
【００６９】
また、合金層とチャネルとの間に偏析される元素としてＳを用いたが、Ｓｅ，Ｔｅ等のカルコゲン元素を用いることも可能である。さらに、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）の組み合わせをドープするようにしても良い。
【００７０】
また、Ｇｅを主たる成分とするチャネル層は、ＣＶＤ法やズパッタリング等で堆積するのみならず、絶縁膜上に貼り合せる方法により形成してもよい。特に、貼り合せる場合には単結晶を用いることができ、より高性能化することができる。
【００７１】
また、積層型半導体装置を作製する場合の第１の半導体装置は必ずしもＳｉ基板を用いたものに限らず、他の半導体材料を用いたものであっても良い。
【００７２】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７３】
１１…Ｓｉ支持基板
１２…下地絶縁膜
１３…アモルファスＧｅ膜
２１…ｎ型ポリＧｅ層
２２…ゲート絶縁膜
２３…ゲート電極
２４…ゲート側壁絶縁膜
２５…金属ソース／ドレイン
２６…層間絶縁膜
２７…金属プラグ
２８…バリアメタル
２９…配線
３１…保護絶縁膜
３２…Ｎｉ膜
４０…高濃度偏析領域
５０…Ｓ偏析領域
６０…下地絶縁膜（しきい値調整層）
７０，７１，７２…バックゲート電極
７３…絶縁膜
１００…ｎＭＯＳ領域
２００…ｐＭＯＳ領域
３００…Ｓｉ−ＣＭＯＳ回路（第１の半導体装置）
４００…Ｇｅ−ＣＭＯＳ回路（第２の半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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