(57)【要約】      （修正有）【課題】フルコア品とハーフコア品を、共通のキャリア基板と共通のパッケージ基板とにより提供する。【解決手段】パッケージ基板４と、パッケージ基板上に配置され表面に一端が配置され裏面に他端が配置された複数の配線を有するキャリア基板６と、キャリア基板上に配置され複数の配線１０を介してパッケージ基板に電気的に接続された半導体チップ８とを有し、半導体チップはダミーバンプ１４ｄと第１電源電圧が印加される第１バンプ１４ａとを有し、キャリア基板はさらにダミーバンプに対応しかつ半導体チップに対してキャリア基板を回転させた場合に第１バンプに対応するノンコネクト部１６を有し、ノンコネクト部は回転をさせた場合に第１バンプへの第１電源電圧の印加を禁止すること。【選択図】図１
2013251437.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ基板と、
前記パッケージ基板上に配置され、表面に一端が配置され裏面に他端が配置された複数の配線を有するキャリア基板と、
前記キャリア基板上に配置され、前記複数の配線を介して前記パッケージ基板に電気的に接続された半導体チップとを有し、
前記半導体チップは、ダミーバンプと、第１電源電圧が印加される第１バンプとを有し、
前記キャリア基板は、さらに前記ダミーバンプに対応しかつ前記半導体チップに対して前記キャリア基板を回転させた場合に前記第１バンプに対応するノンコネクト部を有し、
前記ノンコネクト部は、前記回転をさせた場合に、前記第１バンプへの前記第１電源電圧の印加を禁止する
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体チップはさらに、第２電源電圧が印加される第２バンプを有し、
前記複数の配線のいずれかの配線は、前記回転をさせた場合に、前記第２バンプに対応し前記第２バンプへの前記第２電源電圧の印加を可能にする
ことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記半導体チップは、前記第１バンプを介して前記第１電源電圧が印加される第１コアと、前記第２バンプを介して前記第２電源電圧が印加される第２コアとを有することを
特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記半導体チップを回転した場合、前記半導体チップを回転する前の前記第１バンプの位置に前記ダミーバンプが重なる
ことを特徴とする半導体装置。
【請求項５】
パッケージ基板と、
前記パッケージ基板上に配置され、表面に一端が配置され裏面に他端が配置された複数の配線を有するキャリア基板と、
前記キャリア基板上に配置され、前記複数の配線を介して前記パッケージ基板に電気的に接続された半導体チップとを有し、
前記半導体チップは、第１バンプと、第２電源電圧が印加される第２バンプと、ダミーバンプとを有し、
前記キャリア基板はさらに、前記第１バンプに対応しかつ前記半導体チップに対して前記キャリア基板を回転させた場合に前記ダミーバンプに対応するノンコネクト部を有し、
前記複数の配線のうちのいずれかの配線は、前記回転をさせた場合に、前記第１バンプに対応し前記第１バンプへの前記第１電源電圧の印加を可能にし、
前記複数の配線のうちのいずれかの配線は、前記回転をさせた場合に、前記第２バンプに対応し前記第２バンプへの前記第２電源電圧の印加を可能にすることを
特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
大規模集積回路を有する半導体チップは、インターポーザを介してパッケージ基板に搭載される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２３５３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
大規模集積回路を有する半導体チップ（例えば、複数のコアを有するマルチコア・チップ）の端子間隔は、パッケージ基板の端子間隔より著しく狭い。したがって大規模集積回路を有する半導体チップを直接、パッケージ基板に搭載することは困難である。そこでマルチコア・チップのように大規模集積回路を有する半導体チップは、インターポーザを介してパッケージ基板に搭載される。
【０００５】
ところでマルチコア・チップは、全てのコアが動作する半導体装置（フルコア品）およびコアの半分だけが動作する半導体装置（ハーフコア品）の両方に搭載される。
【０００６】
マルチコア品は、マルチコア・チップと、マルチコア品専用のパッケージとを有している。マルチコア品専用のパッケージは、専用のインターポーザと専用のパッケージ基板とを有している。これら専用のインターポーザと専用のパッケージ基板とによって、全てのコアに電源電圧が供給され、全てのコアが動作する。
【０００７】
一方ハーフコア品は、マルチコア・チップ（マルチコア品と同じチップ）と、ハーフコア品専用のパッケージとを有している。ハーフコア品専用のパッケージは、フルコア品用とは異なる専用のインターポーザと専用のパッケージ基板とを有している。これら専用のインターポーザと専用のパッケージ基板とによって、半分のコアだけに電源電圧を供給され、半分のコアだけが動作する。
【０００８】
したがってマルチコア品とハーフコア品の２品種を提供する場合、インターポーザおよびパッケージ基板がそれぞれ２種類ずつ開発され製造される。このためインターポーザおよびパッケージ基板の開発および製造に、多くの時間が費やされるという問題がある。
【課題を解決するための手段】
【０００９】
上記の問題を解決するために、本製装置の一観点によれば、パッケージ基板と、前記パッケージ基板上に配置され表面に一端が配置され裏面に他端が配置された複数の配線を有するキャリア基板と、前記キャリア基板上に配置され前記複数の配線を介して前記パッケージ基板に電気的に接続された半導体チップとを有し、前記半導体チップはダミーバンプと第１電源電圧が印加される第１バンプとを有し、前記キャリア基板はさらに前記ダミーバンプに対応しかつ前記半導体チップに対して前記キャリア基板を回転させた場合に前記第１バンプに対応するノンコネクト部を有し、前記ノンコネクト部は前記回転をさせた場合に前記第１バンプへの前記第１電源電圧の印加を禁止することを特徴とする半導体装置が提供される。 
【発明の効果】
【００１０】
実施の形態によれば、全ての機能ブロック（例えば、コア）が動作する半導体装置（例えば、フルコア品）と一部の機能ブロックが動作する半導体装置（例えば、ハーフコア品）とが、共通のキャリア基板と共通のパッケージ基板から形成される。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体装置の断面図である。
【図２】キャリア基板を回転した半導体装置の断面図である。
【図３】半導体チップのバンプ配置を説明する図である。
【図４】図１の半導体装置とプリント基板とを有する電子装置の部分断面図です。
【図５】回転されたキャリア基板を有する半導体装置とプリント基板とを備えた電子装置の断面図である。
【図６】パッケージ基板、キャリア基板、および半導体チップ以外の部材を有する半導体装置の断面図の一例である。
【図７】実施の形態２の半導体装置の断面図である。
【図８】実施の形態１の仮想回転とは反対方向に同じ角度だけ実施の形態２の半導体装置のキャリア基板を回転した場合に得られる半導体装置の断面図である。
【図９】実施の形態３の半導体チップの表面側の図である。
【図１０】実施の形態３の半導体チップの裏面を表面側から透視した図である。
【図１１】図１０のXI‐XI線に沿った半導体チップの断面図である。
【図１２】キャリア基板の表面側の図である。
【図１３】図１２のXIII-XIII線に沿った断面図である。
【図１４】パッケージ基板の表面側の図である。
【図１５】図１４のXV-XV線に沿った断面図である。
【図１６】半導体チップを時計回りに９０°回転した場合の半導体チップの裏面を表面側から透視した図である。
【図１７】時計回りに９０°回転したキャリア基板の表面側の図である。
【発明を実施するための形態】
【００１２】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。
【００１３】
（実施の形態１）
（１）構成
図１は、実施の形態１の半導体装置２の断面図である。
【００１４】
図１に示すように、半導体装置２は、パッケージ基板４と、パッケージ基板４上に配置されキャリア基板６と、キャリア基板６上に配置された半導体チップ８とを有している。キャリア基板６は、表面に一端が配置され裏面に他端が配置された複数の配線１０を有している。半導体チップ８は、複数の配線１０を介してパッケージ基板４に電気的に接続されている。
【００１５】
―半導体チップ―
図１に示すように、半導体チップ８は、半導体基板９と半導体基板９の表面に形成された集積回路１１を有している。集積回路１１は、第１コア１２ａと第２コア１２ｂとを有している。第１コア１２ａと第２コア１２ｂは、例えばＣＰＵ（Central Processing Unit）である。
【００１６】
半導体チップ８はさらに、第１バンプ（例えば半田バンプ、以下同様）１４ａと、第２バンプ１４ｂと、第３バンプ１４ｃと、ダミーバンプ１４ｄとを有している。
【００１７】
第１バンプ１４ａには、第１電源電圧が印加される。第１バンプ１４ａは、例えばビアを介して、第１コア１２ａに接続されている。したがって第１コア１２ａには、第１バンプ１４ａを介して第１電源電圧が印加される。
【００１８】
第２バンプ１４ｂには、第２電源電圧が印加される。第２バンプ１４ｂは、例えばビアを介して、第２コア１２ｂに接続されている。したがって第２コア１２ｂは、第２バンプ１４ｂを介して第２電源電圧が印加される。第１電源電圧および第２電源電圧はそれぞれ、独立した電源で生成される電圧である。
【００１９】
第３バンプ１４ｃには、信号が入出力（入力または出力、或いは入力と出力の双方）される。第３バンプ１４ｃの一部は、例えばビアを介して、第１コア１２ａに接続されている。同様に第３バンプ１４ｃの一部は、例えばビアを介して、第２コア１２ｂに接続されている。したがって第３バンプ１４ｃに入出力される信号は、第１コア１２ａまたは第２コア１２ｂに入出力される。
【００２０】
ダミーバンプ１４ｄは、集積回路１１から絶縁されている。
【００２１】
―キャリア基板―
上記のように、キャリア基板６は、複数の配線１０を有している。キャリア基板６はさらに、図１に示すように、ノンコネクト部１６を有している。
【００２２】
ノンコネクト部１６は、キャリア基板６の表面に配置された未接続端子(例えば、孤立パッド)２６ａと、未接続端子２６ａから絶縁されキャリア基板６の裏面に配置された別の未接続端子(例えば、孤立パッド)２６ｂとを有している。
【００２３】
ノンコネクト部１６は、半導体チップ８のダミーバンプ１４ｄに接続されている。すなわちノンコネクト部１６は、ダミーバンプ１４ｄに対応している。
【００２４】
複数の配線１０は、第１配線１０ａと、第２配線１０ｂと、第３配線１０ｃとを含んでいる。複数の配線１０それぞれのキャリア基板裏面側の端部には、半田ボール２２が配置されている。
【００２５】
半導体チップ８の第１バンプ１４ａは、複数の配線１０のうちの第１配線１０ａに接続されている。半導体チップ８の第２バンプ１４ｂは、複数の配線１０のうちの第１配線１０ａとは異なる第２配線１０ｂに接続されている。半導体チップ８の第３バンプ１４ｃは、複数の配線１０のうちの第１配線１０ａおよび第２配線１０ｂとは異なる第３配線１０ｃに接続されている。
【００２６】
―パッケージ基板―
図１に示すように、パッケージ基板４は、空き端子部２０を有している。
【００２７】
空き端子部２０は、パッケージ基板４の表面に配置された空き端子２８ａと、パッケージ基板６の裏面に配置され空き端子２８ａから絶縁された別の空き端子２８ｂとを有している。空き端子２８ａ,２８ｂは、例えば孤立パッド（配線等の導電体から離隔されたパッド）である。
【００２８】
空き端子部２０は半田ボール２２により、キャリア基板６のノンコネクト部１６に接続されている。
【００２９】
さらにパッケージ基板４は、表面に一端が配置され裏面に他端が配置された複数の基板配線１８ａ〜１８ｃを有している。複数の基板配線１８ａ〜１８ｃは、第１基板配線１８ａと、第２基板配線１８ｂと、第３基板配線１８ｃとを含んでいる。
【００３０】
キャリア基板６の第１配線１０ａは、半田ボール２２により、パッケージ基板４の第１基板配線１８ａに接続されている。キャリア基板６の第２配線１０ｂは、半田ボール２２により、パッケージ基板４の第２基板配線１８ｂに接続されている。キャリア基板６の第３配線１０ｃは、半田ボール２２により、パッケージ基板４の第３基板配線１８ｃに接続されている。
【００３１】
第１基板配線１８ａの基板裏面側の端部には、第１基板ボール（半田ボール）２４ａが配置されている。第１基板ボール２４ａには、第１電源電圧が印加される。第１電源電圧は、第１基板配線１８ａおよび第１配線１０ａを介して、第１バンプ１４ａに印加される。
【００３２】
第２基板配線１８ｂの基板裏面側の端部には、第２基板ボール（半田ボール）２４ｂが配置されている。第２基板ボール２４ｂには、第２電源電圧が印加される。第２電源電圧は、第２基板配線１８ｂおよび第２配線１０ｂを介して、第２バンプ１４ｂに印加される。
【００３３】
第３基板配線１８ｃの基板裏面側の端部には、第３基板ボール（半田ボール）２４ｃが配置されている。第３基板ボール２４ｃには、信号が入出力される。信号は、第３基板配線１８ｃおよび第３配線１０ｃを介して、第３バンプ１４ｃに入出力する。
【００３４】
空き端子部２０の裏面側の空き端子２８ｂには、第４基板ボール（半田ボール）２４ｄが配置されている。第４基板ボール２４ｄは、例えばプリント基板の孤立パッドに接続される。
【００３５】
半導体チップ８のダミーバンプ１４ｄは、空き端子部２０およびノンコネクト部１６により、第４基板ボール２４ｄから絶縁されている。
【００３６】
以上のように半導体装置２では、第１コア１２ａおよび第２コア１２ｂに電源電圧が供給され、さらに信号が入出力する。すなわち半導体装置２は、全てのコアが動作するフルコア品である。
【００３７】
―キャリア基板の仮想回転―
図２は、キャリア基板６を回転した半導体装置２ａの断面図である。
【００３８】
今、図１の半導体装置２において、半導体チップ８とキャリア基板６の接続およびキャリア基板６とパッケージ基板４の接続を断ち、半導体チップ８とパッケージ基板４を元の位置に固定したままキャリア基板６を回転させた場合を想定する。
【００３９】
具体的にはまず、半導体チップ８のバンプ１４ａ〜１４ｄとキャリア基板６の接続（例えば、バンプと配線の金属間結合）を断ち、さらにキャリア基板６の半田ボール２２とパッケージ基板４の接続を断つ。その後、キャリア基板表面における複数の配線１０の端部および未接続端子２６ａの中心を通りキャリア基板６の表面に垂直な中心線を回転軸として、キャリア基板６を１８０°回転した場合を想定する。この間、半導体チップ８とパッケージ基板４は、最初の位置に固定されたままである。
【００４０】
図２は、このような仮想回転の後さらに回転終了時点で接触（対応）している部分を接続（以下、再接続と呼ぶ）した場合に得られる半導体装置２ａの断面図である。図２に示すように、キュアリア基板６のノンコネクト部１６は、上記仮想回転および再接続により、半導体チップ８の第１バンプ１４ａおよびパッケージ基板４の第１基板配線１８ａに接触し接続される。
【００４１】
なお仮想回転は、回転終了時点において、半導体チップ８のバンプ１４ａ〜１４ｄとキャリア基板６の配線１０等（ノンコネクト部１６を含む）の間に隙間が生じないように行われる（以下、同様）。仮想回転はさらに、回転終了時点において、キャリア基板６の半田ボール２２とパッケージ基板４の基板配線１８等（空き端子部２０を含む）の間に隙間が生じないように行われる（以下、同様）。
【００４２】
このため半導体チップ８の第１バンプ１４ａは、キャリア基板６のノンコネクト部１６により、パッケージ基板４の第１基板ボール２４ａから絶縁される。したがって第１バンプ１４ａには、第１電源電圧は供給されない。すなわちノンコネクト部１６は、上記仮想回転をさせた場合に、第１バンプ１４ａへの第１電源電圧の印加を禁止する。すなわち第１コア１２ａには、電源電圧は供給されない。
【００４３】
また上記仮想回転および再接続により、キャリア基板６の複数の配線１０のうちのいずれかの配線（図２では、第３配線１０ｃの一方）は、半導体チップ８の第２バンプ１４ｂおよびパッケージ基板４の第２基板配線１８ｂに接続される。これにより、第２バンプ１４ｂへの第２電源電圧の印加が可能になる。したがって、第２コア１２ｂに電源電圧が印加される。
【００４４】
また上記仮想回転および再接続により、キャリア基板６の複数の配線１０のうちのいずれかの配線（図２では、第２配線１０ｂまたは第３配線１０ｃ）は、半導体チップ８の第３バンプ１４ｃおよびパッケージ基板４の第３基板配線１８ｃに接続される。これにより、第３バンプ１４ｃへの信号の入出力が可能になる。したがって、第１コア１２ａおよび第２コア１２ｂに信号が入出力される。
【００４５】
また上記仮想回転および再接続により、キャリア基板６の複数の配線１０のうちのいずれかの配線（図２では、第１配線１０ａ）は、半導体チップ８のダミーバンプ１４ｄおよびパッケージ基板４の空き端子部２０に接続される。これにより、半導体チップ８のダミーバンプ１４ｄは第４基板ボール２４ｄから絶縁される。
【００４６】
以上のように、半導体装置２ａでは、第２コア１２ｂに電源電圧が供給され、信号が入出力される。一方、第１コア１２ａには信号は入出されるが、電源電圧は供給されない。すなわち半導体装置２ａは、半分のコアが動作するハーフコア品である。
【００４７】
―半導体チップのバンプ配置−
図３は、半導体チップ８のバンプ配置を説明する図である。
【００４８】
図３の上部は、半導体チップ８の断面図である。図３の下部は、中心線３０を回転軸として半導体チップ８を１８０°回転し、その後半導体チップ８を紙面下側に平行移動した状態を示している。中心線３０は、複数のバンプ（第１バンプ１４ａ〜第３バンプ１４ｃおよびダミーバンプ１４ｄ）の中心を通り半導体チップ８の裏面に垂直な直線である。
【００４９】
図３から明らかように、半導体チップ８を回転した場合、半導体チップ８を回転する前の第１バンプ１４ａの位置に、ダミーバンプ１４ｄが重なる。
【００５０】
図２を参照して説明したキャリア基板６の仮想回転の回転方向および回転角度は、半導体チップ８の回転と同じ方向および同じ大きさに設定される。
【００５１】
ところで半導体装置２では、図１に示すように、半導体チップ８のダミーバンプ１４ｄは、キャリア基板６のノンコネクト部１６に接続されている。したがってキャリア基板６の仮想回転によりノンコネクト部１６が接触するバンプは、半導体チップ８の上記回転によりダミーバンプ１４ｄが重なる第１バンプ１４ａである。
【００５２】
故に半導体チップ８を固定したままキャリア基板６を仮想回転させると、図２に示すように、ノンコネクト部１６が第１バンプ１４ａの真下に移動し、第１バンプ１４ａに接触する。
【００５３】
（２）プリント基板への実装
図４は、半導体装置２（図１参照）とプリント基板３２とを有する電子装置３４の部分断面図である。
【００５４】
プリント基板３２の表面には、第１電源線（図示せず）を介して第１電源電圧が印加される第１パッド３６ａと、第２電源線（図示せず）を介して第２電源電圧が印加される第２パッド３６ｂとが配置されている。さらにプリント基板３２の表面には、信号線（図示せず）を介して信号が入出力される複数の第３のパッド３６ｃが配置されている。さらにプリント基板３２の表面には、プリント基板の配線から絶縁された孤立パッド３６ｄが配置されている。
【００５５】
第１パッド３６ａには、パッケージ基板４の第１基板配線１８ａが接続されている。第２パッド３６ｂには、パッケージ基板４の第２基板配線１８ｂが接続されている。第３パッド３６ｃには、パッケージ基板４の第３基板配線１８ｃが接続されている。孤立パッド３６ｄには、パッケージ基板４の空き端子部２０が接続されている。
【００５６】
したがって図４に示すように、半導体チップ８の第１コア１２ａは、キャリア基板６の第１配線１０ａとパッケージ基板４の第１基板配線１８ａを介して、プリント基板３２の第１パッド３６ａに接続されている。したがって第１コア１２ａには、第１電源電圧が印加される。
【００５７】
さらに第１コア１２ａは、キャリア基板６に配置された複数の第３配線１０ｃの一部とパッケージ基板４に配置された複数の第３基板配線１８ｃの一部を介して、プリント基板３２に配置された複数の第３パッド３６ｃの一部に接続されている。したがって第１コア１２ａには、信号が入出力される。
【００５８】
第２コア１２ｂは、キャリア基板６の第２配線１０ｂとパッケージ基板４の第２基板配線１８ｂを介して、プリント基板３２の第２パッド３６ｂに接続される。したがって第２コア１２ｂには、第２電源電圧が印加される。
【００５９】
さらに第２コア１２ｂは、キャリア基板６に配置された複数の第３配線１０ｃの一部とパッケージ基板４に配置された複数の第３基板配線１８ｃの一部を介して、プリント基板３２に配置された複数の第３パッド３６ｃの一部に接続されている。したがって第２コア１２ｂには、信号が入出力される。
【００６０】
以上のように第１コア１２ａおよび第２コア１２ｂは、キャリア基板６とパッケージ基板４とにより、電源電圧が印加されると共に信号が入出力される。すなわち半導体装置２は、全てのコアが動作するフルコア品である。
【００６１】
図５は、仮想回転されたキャリア基板６を有する半導体装置２ａ（図２参照）とプリント基板３２とを備えた電子装置３４ａの断面図である。電子装置３４ａのプリント基板３２は、図４の電子装置３４のプリント基板と同じものである。
【００６２】
図５に示すように第１コア１２ａは、キャリア基板６のノンコネクト部１６により、プリント基板３２の第１パッド３６ａから絶縁されている。したがって第１コア１２ａは電源電圧が供給されず、動作しない。
【００６３】
一方、第２コア１２ｂは、キャリア基板６に配置された複数の配線１０の一部（図５では、第３配線１０ｃの一方）とパッケージ基板４の第２基板配線１８ｂを介して、プリント基板３２の第２パッド３６ｂに接続される。したがって第２コア１２ｂには、第２電源電圧が印加される。
【００６４】
さらに第２コア１２ｂは、キャリア基板６に配置された複数の配線１０の一部（図５では、第３配線１０ｃの一方）とパッケージ基板４に配置された複数の第３基板配線１８ｃの一部を介して、プリント基板３２の第３パッド３６ｃの一部に接続される。これにより、第２コア１２ｂには信号が入出力する。
【００６５】
したがって第２コア１２ｂは、キャリア基板６とパッケージ基板４とにより、電源電圧が印加されると共に信号が入出力されて動作する。
【００６６】
上述したように、第１コア１２ａは電源電圧が供給されず、動作しない。一方第２コア１２ｂは電源電圧が供給されると共に信号が入出力し、動作する。すなわち半導体装置２ａは、半分のコアが動作するハーフコア品である。
【００６７】
ところで、半導体装置２のキャリア基板６と半導体装置２ａのキャリア基板６は同じ構造を有している。さらに半導体装置２のパッケージ基板４と半導体装置２ａのパッケージ基板４も同じ構造を有している。
【００６８】
したがって実施の形態１によれば、共通のキャリア基板６と共通のパッケージ基板４により、フルコア品とハーフコア品とが提供される。
【００６９】
さらに電子装置３４のプリント基板３２と電子装置３４ａのプリント基板３２は、同じ構造を有している。したがってフルコア品とハーフコア品とを、同一構造のプリント基板に実装することができる。
【００７０】
（３）パッケージ
図１の半導体装置２は、パッケージ基板４、キャリア基板６、および半導体チップ８とを有していない。しかし半導体装置２はさらに、これら以外の部材を有してもよい。
【００７１】
図６は、パッケージ基板４、キャリア基板６、および半導体チップ８以外の部材を有する半導体装置２ｂの断面図の一例である。
【００７２】
半導体装置２ｂは、図６に示すように、接着シート４４によりパッケージ基板４に固定された放熱カバー３８と、放熱カバー３８と半導体チップ８との間に充填されたTIM(Thermal Interface Material)４０と、アンダーフィル４２とを有している。アンダーフィル４２は、半導体チップ８とキャリア基板６の間およびキャリア基板６とパッケージ基板４の間に充填されている。
【００７３】
放熱カバー３８は、半導体チップ８で発生する熱を放熱すると共に、半導体チップ８を保護する。
【００７４】
図１及び６に示すパッケージは、実施の形態１の半導体装置のパッケージの一例である。実施の形態１の半導体チップは、別のパッケージ（例えば、モールド樹脂により半導体チップを封止するパッケージ）に格納されてもよい。
【００７５】
（実施の形態２）
図７は、実施の形態２の半導体装置２ｃの断面図である。半導体装置２cは、図２を参照して説明した仮想回転と再接続により形成される仮想の半導体装置２ｂと同じ構造を有している。したがって半導体装置２ｃは、ハーフコア品である。なお半導体装置２ｂと共通する部分については、説明を省略し又は簡単にする。
【００７６】
図７に示すように、半導体装置２ｃは、パッケージ基板４と、パッケージ基板４上に配置されキャリア基板６と、キャリア基板６上に配置された半導体チップ８とを有している。パッケージ基板４、キャリア基板６、および半導体チップ８は、実施の形態１のパッケージ基板等（パッケージ基板、キャリア基板、および半導体チップ）と同じ構造を有している。
【００７７】
キャリア基板６は、表面に一端が配置され裏面に他端が配置された複数の配線１０を有している。半導体チップ８は第１のコア１２ａ及び第２のコア１２ｂを有し、複数の配線１０を介してパッケージ基板４に電気的に接続されている。
【００７８】
半導体チップ８はさらに、第１のコア１２ａに接続された第１バンプ１４ａと、第２コア１２ｂに接続された第２バンプ１４ｂと、複数の第３バンプ１４ｃと、ダミーバンプ１４ｄとを有している。
【００７９】
第２バンプ１４ｂには、複数の配線１０のいずれかを介して第２電源電圧が印加される。したがって第２コア１２ｂには、第２電源電圧が印加される。さらに第２コア１２ｂに接続された第３バンプ１４ｃには、複数の配線１０のいずれかを介して、信号が入出力する。したがって第２コア１２ｂは、動作可能である。
【００８０】
キャリア基板６は、第１バンプ１４ａに接続されたノンコネクト部１６を有している。このノンコネクト部１６により、第１バンプ１４ａはパッケージ基板４から絶縁されている。このため第１コア１２ａは電源電圧が印加させず、したがって動作しない。
【００８１】
図８は、実施の形態１の仮想回転とは反対方向に同じ角度（１８０°）だけ、半導体装置２ｃのキャリア基板６を回転（以下、逆回転と呼ぶ）した場合に得られる半導体装置２ｄの断面図である。この逆回転でも実施の形態１の仮想回転と同様まず、半導体チップ８とキャリア基板６の接続およびキャリア基板６とパッケージ基板４の接続を断ち、その後半導体チップ８とパッケージ基板４を元の位置に固定したままキャリ基板６を回転させることを想定する。
【００８２】
上記逆回転の後、逆回転終了時点で接触（対応）している部分を接続（再接続）すると図８の半導体装置２ｄが得られる。半導体装置２ｄは、図１を参照して説明した半導体装置２と同じ構造を有している。
【００８３】
図８に示すように、上記逆回転および再接続によりノンコネクト部１６は、ダミーバンプ１４ｄに接触し再接続される。
【００８４】
さらに上記逆回転および再接続により、複数の配線１０のうちのいずれかの配線（図７では、第１配線１０ａ）は、図８に示すように、第１バンプ１４ａに接続され、第１バンプ１４ａへの第１電源電圧の印加を可能にする。
【００８５】
さらに上記逆回転および再接続により、複数の配線１０のうちのいずれかの配線（図７では、第２配線１０ｂ）は、図８に示すように、第２バンプ１４ｂに接続され第２バンプ１４ｂへの第２電源電圧の印加を可能にする。
【００８６】
さらに上記逆回転および再接続により、複数の配線１０のうちのいずれかの配線（図７では、第３配線１０ｃの一方）は、図８に示すように、第１コア１２ａに接続された第３バンプ１４ｃに接続され、第１コア１２ａへの信号の入出力を可能にする。
【００８７】
同様に上記逆回転および再接続により、複数の配線１０のうちのいずれかの配線（図７では、第３配線１０ｃの一方）は、図８に示すように、第２コア１２ｂに接続された第３バンプ１４ｃに接続され、第２コア１２ｂへの信号の入出力を可能にする。
【００８８】
以上のように上記逆回転および再接続により、第１コア１２ａおよび第２コア１２ｂへの電源電圧の供給と信号の入出力が可能になる。
【００８９】
すなわち半導体装置２ｃは、上記逆回転および再接続により、フルコア品になる。したがって半導体装置２ｃ（ハーフコア品）は、フルコア品と共通のキャリア基板６およびパッケージ基板４により形成できる。
【００９０】
（実施の形態３）
実施の形態１の半導体装置２は、キャリ基板６を１８０°回転させるとハーフコア品になる半導体装置である。一方、実施の形態３の半導体装置はキャリ基板を９０°回転させるとハーフコア品になる半導体装置である。なお実施の形態１と共通する部分については、説明を省略しまたは簡単にする。
【００９１】
（１）半導体チップ
図９は、実施の形態３の半導体チップ８ａの表面側の図である。図９に示すように半導体チップ８ａの表面側には、第１コア１２ａおよび第２コア１２ｂが配置されている。第１コア１２ａおよび第２コア１２ｂの周囲には、共通回路４６（入出力セルや２次キャッシュメモリ等）が配置されている。
【００９２】
図１０は、実施の形態３の半導体チップ８ａの裏面を表面側から透視した図である。
半導体チップ８ａの裏面には、第１方向（例えば、半導体チップ８ａの一辺の沿った方向）および第１の方向に垂直な第２方向に沿って、第１ピッチで複数のバンプ１４ａ〜１４ｆが配置され、バンプの２次元アレイ（マトリックス）が形成されている。
【００９３】
複数のバンプ１４ａ〜１４ｆは、第１バンプ１４ａと第２バンプ１４ｂと第３バンプ１４ｃを含んでいる。図１０では、第３バンプ１４ｃのうちの一部のバンプだけに符号が付されている。図１３において符号が付されていないバンプは、第３バンプである。
【００９４】
第１バンプ１４ａには、第１電源電圧が印加される。第１電源電圧は、第１コア１２ａに供給される電圧である。第２バンプ１４ｂには、第２電源電圧が印加される。第２電源電圧は、第２コア１２ｂに供給される電圧である。
【００９５】
第３バンプ１４ｃには、信号が入出力する。第３バンプ１４ｃに入力した信号は、第１コア１２ａまたは第２コア１２ｂに入力される。第１コア１２ａおよび第２コア１２ｂから出力された信号は、複数の第３バンプ１４ｃのうちのいずれかから出力される。
【００９６】
複数のバンプ１４ａ〜１４ｆはさらに、ダミーバンプ１４ｄと、第４バンプ１４ｅと、第５バンプ１４ｆとを含んでいる。
【００９７】
ダミーバンプ１４ｄは、半導体チップ８ａの集積回路から絶縁されている。第４バンプ１４ｅには、第３電源電圧が印加される。第３電源電圧は、共通回路に供給される。第５バンプ１４ｆには、グランド電位が印加される。第５バンプ１４ｆに印加されたグランド電位は、半導体チップ８ａの集積回路に供給される。
【００９８】
第１電源電圧〜第３電源電圧はそれぞれ、別の電源により生成される。第１電源電圧および第２電源電圧は、例えば１Ｖである。第３電源電圧は、例えば２．５Ｖである。
【００９９】
図１１は、図１０のXI‐XI線に沿った半導体チップ８ａの断面図である。図１１に示すように、複数のバンプ１４ａ〜１４ｆ（図１１では、第３バンプ１４ｃおよびダミーバンプ１４ｄ）は、半導体チップ８ａの裏面に配置されたパッド４８に接続されている。パッド４８の周囲は、保護膜（例えば、ポリイミド膜）４７により覆われている。バンプ１４ａ〜１４ｃ，１４ｅ，１４ｆ（ダミーバンプ１４ｄ以外のバンプ）が接続されたパッド４８は、ビア（貫通電極）５０により集積回路１１に接続されている。集積回路１１は、第１コア１２ａと第２コア１２ｂと共通回路４６を有する回路である。
【０１００】
以上のように、第１コア１２ａおよび第２コア１２ｂには電源電圧が供給され、信号が入出力する。したがって半導体装置２は、全てのコアが動作するフルコア品である。
【０１０１】
（２）キャリア基板
図１２は、キャリア基板６ａの表面側の図である。半導体チップ８は、キャリア基板６ａの表面側に配置される。
【０１０２】
図１２に示すように、キャリア基板６ａの表面には、複数の配線１０ａ〜１０ｃ,１０ｅ，１０ｆの一端およびノンコネクト部１６の一端（未接続端子２６ａ）が配置されている。
【０１０３】
図１２に示すように、キャリア基板６ａの表面には、第１方向および第１方向に垂直な第２方向に沿って、複数の配線１０（図１参照）それぞれの一端およびノンコネクト部１６の一端が第１ピッチで配置され、２次元アレイが形成されている。第１方向、第２方向、および第１ピッチは、「（１）半導体チップ」で説明した方向およびピッチである。
【０１０４】
複数の配線１０ａ〜１０ｃ,１０ｅ，１０ｆは、第１バンプ１４ａが接続される第１配線１０ａと、第２バンプ１４ｂが接続される第２配線１０ｂと、第３バンプ１４ｃが接続される第３配線１０ｃとを含んでいる。図１２では、第３配線１０ｃのうちの一部の配線だけに符号が付されている。符号が付されていない配線は、第３配線１０ｃである。
【０１０５】
複数の配線１０ａ〜１０ｃ,１０ｅ，１０ｆはさらに、第４バンプ１４ｅが接続される第４配線１０ｅと、第５バンプ１４ｆが接続される第５配線１０ｆとを含んでいる。ノンコネクト部（未接続端子２６ａ）１６には、ダミーバンプ１４ｄが接続される。
【０１０６】
図１３は、図１２のXIII-XIII線に沿った断面図である。複数の配線１０ａ〜１０ｃ,１０ｅ，１０ｆ（図１３では、第３配線１０ｃ）の表面側の端部はパッド状に広がり、半導体チップ８ａのバンプ（第１バンプ１４ａ等）が接続される。同様に、ノンコネクト部１６の未接続端子２６ａには、半導体チップ８ａのバンプ（第４バンプ１４ｄ）が接続される。
【０１０７】
複数の配線１０ａ〜１０ｃ,１０ｅ，１０ｆ（図１３では、第３配線１０ｃ）の裏面側の端部もパッド状に広がり、半田ボール２２が配置される。同様に、ノンコネクト部１６の未接続端子２６ｂにも、半田ボール２２が配置される。この半田ボール２２により、キャリア基板６ａはパッケージ基板に接続される。
【０１０８】
複数の配線１０の裏面側の端部の間隔は、図１３に示すように、複数のキャリ配線１０の表面側の端部の間隔より広くなっている。
【０１０９】
図１３に示すように、キャリア基板６ａは複数の積層基板５２（例えば、Ｓｉ基板）を有している。各積層基板５２は、表面側パッドと、裏面側パッド、ビア（貫通電極）と、表面配線（基板表面に配置された配線）とを有している。
【０１１０】
図１３では、内側の積層基板５２ａのパッド（表面側パッドおよび裏面側パッド）は省略されている。また表面配線は、積層基板５２ａの表面ではなくその内側に描かれている。
【０１１１】
（３）パッケージ基板
図１４は、パッケージ基板４ａの表面側の図である。キャリア基板６ａは、パッケージ基板４ａの表面側に配置される。
【０１１２】
図１４に示すように、パッケージ基板４ａの表面には、複数の基板配線１８ａ〜１８ｃ,１８ｅ，１８ｆの一端および空き端子部２０の一端が配置されている。
【０１１３】
図１４に示すように、パッケージ基板４ａの表面には、第１方向および第２方向に沿って第１のピッチで、複数の基板配線１８ａ〜１８ｃ,１８ｅ，１８ｆそれぞれの一端および空き端子部２０の一端（空き端子２８ａ）が配置され、２次元アレイを形成している。第１方向、第２方向、および第１ピッチは、「（１）半導体チップ」で説明した方向およびピッチである。
【０１１４】
複数の基板配線１８ａ〜１８ｃ，１８ｅ，１８ｆは、キャリア基板６ａの第１配線１０ａが接続される第１基板配線１８ａと、第２配線１０ｂが接続される第２基板配線１８ｂと、第３配線１０ｃが接続される第３基板配線１８ｃとを含んでいる。図１４では、第３基板配線１８ｃのうちの一部だけに符号が付されている。符号が付されていない基板配線は、第３基板配線である。
【０１１５】
第１基板配線１８ａには、第１基板配線１８ａの裏面側の端部に配置された半田ボールを介して、第１電源電圧が印加される。第２基板配線１８ｂには、第２基板配線１８ｂの裏面側の端部に配置された半田ボールを介して、第２電源電圧が印加される。第３基板配線１８ｃには、第３基板配線１８ｃの裏面側の端部に配置された半田ボールを介して、信号が入出力される。
【０１１６】
複数の基板配線１８ａ〜１８ｃ，１８ｅ，１８ｆはさらに、キャリア基板６ａの第４配線１０ｅが接続される第４基板配線１８ｅと、第５配線１０ｆが接続される第５基板配線１８ｆと、ノンコネクト部１６の未接続端子２６ｂが接続される空き端子部２０を含んでいる。第４基板配線１８ｅには、第４板配線１８ｅ裏面側の端部に配置された半田ボールを介して、第３電源電圧が印加される。第５基板配線１８ｆには、第５基板配線１８ｆの裏面側の端部に配置された半田ボールを介して、グランド電位が印加される。
【０１１７】
図１５は、図１４のXV-XV線に沿った断面図である。図１５に示すように、パッケージ基板４ａの構造はキャリア基板６ａの構造に類似している。但し、パッケージ基板４ａのサイズは、キャリア基板６ａのサイズより大きい。
【０１１８】
図１５に示すように、複数の基板配線１８ａ〜１８ｃ，１８ｅ，１８ｆの端部は例えばパッド状に広がって端子になっている。複数の基板配線１８ａ〜１８ｃ，１８ｅ，１８ｆの表面側の端子（表面端子）には、半田ボール２２を介して、キャリア基板６の配線１０の裏面側端部が接続される。
【０１１９】
（４）半導体チップのバンプ配置
図１６は、時計回りに９０°回転した半導体チップ８ａの裏面を、表面側から透視した図である。回転方向（例えば、時計回り）は、半導体チップ８ａの表面側から見たものである。回転軸は、複数のバンプ１４ａ〜１４ｆの中心を通り半導体チップ８ａの裏面に垂直な直線である。
【０１２０】
図１０（回転前の半導体チップの裏面）と図１６を対比すると明らかのように、半導体チップ８ａを時計回りに９０°回転した場合、回転後のダミーバンプ１４ｄは、半導体チップ８ａを回転する前の第１バンプ１４ａの位置に重なる。換言するならば、半導体チップを９０°回転した場合のダミーバンプ１４ｄの位置に、第１バンプ１４ａが配置されている。
【０１２１】
（５）キャリア基板の仮想回転
図１７は、時計回りに９０°回転（仮想回転）したキャリア基板の表面側の図である。
【０１２２】
回転方向（例えば、時計回り）は、キャリア基板６ａの表面側から見たものである。回転軸は、複数の配線１０ａ〜１０ｃ，１０ｅ，１０ｆおよびノンコネクト部１６の表面側の端部（半導体チップ８ａのバンプが接続される部分）の中心を通りキャリア基板６ａの表面に垂直な直線である。キャリア基板６ａの回転方向（時計回り）および回転角度（９０°）は、上記半導体チップ６ａの回転方向および回転角度と同じである。
【０１２３】
図１０（半導体チップ８ａの裏面）と図１７を比較すると明らかように、上記仮想回転により、キャリア基板６ａのノンコネクト部１６は半導体チップ８ａの第１バンプ１４ａに接触し再接続される。したがって上記仮想回転により、第１バンプ１４ａへの第１電源電圧の印加が禁止される。すなわち第１コア１２ａには、電源電圧は供給されない。
【０１２４】
これは、半導体チップ８ａの第１バンプ１４ａ（図１０参照）が、半導体チップを９０°回転した場合（図１６参照）のダミーバンプ１４ｄの位置に配置されているからである。
【０１２５】
一方、複数の配線１０ａ〜１０ｃ，１０ｅ，１０ｆのうちのいずれかの配線（図１７では、第３配線１０ｃ）は、上記仮想回転を行った場合、半導体チップ８ａの第２バンプ１４ｂ（図１０参照）に接触する。その後接触部分を再接続すると、第２バンプ１４ｂへの第２電源電圧の印加が可能になる。したがって、第２コア１２ｂへの第２電源電圧の供給が可能になる。
【０１２６】
第３バンプ１４ｃ〜第５バンプ１４ｆも、上記仮想回転および再接続により、複数の配線１０ａ〜１０ｃ，１０ｅ，１０ｆのうちのいずれかに接続される。これにより第２コア１２ｂに信号が入出力すると共に、グランド電位が供給される。さらに周辺回路２６にも第３電源電圧およびグランド電位が供給されと共に、信号が入出力する。
【０１２７】
以上のようにキャリア基板６ａを仮想回転した場合、第１コア１２ａへの電源電圧の供給が禁止される。一方、第２コア１２ｂへの電源電圧の供給は可能である。
【０１２８】
したがって実施の形態３の半導体装置のキャリ基板を時計回りに９０°回転されると、ハーフコア品になる。すなわち実施の形態３の半導体装置（フルコア品）と共通のキャリア基板６およびパッケージ基板４により、ハーフコア品を形成できる。
【０１２９】
以上の例では、半導体チップ８,８ａは２つのコアを有している。しかし半導体チップ８,８ａは３つ以上のコアを有してもよい。
【０１３０】
また以上の例では、キャリア基板６,６ａの回転角度は９０°または１８０°である。しかし、キャリア基板の回転角度は２７０°であってもよい。
【０１３１】
また以上の例では、第１コア１２ａと第２コア１２ｂはＣＰＵである。しかし第１コア１２ａと第２コア１２ｂは、他の回路（例えば、論理回路）であってもよい。
【０１３２】
また以上の例では、半導体チップ８,８ａは、複数のコアを有している。しかし半導体チップ８,８ａは、コアとは異なる複数の機能ブロック（例えば、マクロ）を有してもよい。この場合、複数の機能ブロックそれぞれに、独立した電源から電源電圧が供給される。
【０１３３】
以上の実施の形態１〜３に関し、更に以下の付記を開示する。
【０１３４】
（付記１）
パッケージ基板と、
前記パッケージ基板上に配置され、表面に一端が配置され裏面に他端が配置された複数の配線を有するキャリア基板と、
前記キャリア基板上に配置され、前記複数の配線を介して前記パッケージ基板に電気的に接続された半導体チップとを有し、
前記半導体チップは、ダミーバンプと、第１電源電圧が印加される第１バンプとを有し、
前記キャリア基板は、さらに前記ダミーバンプに対応しかつ前記半導体チップに対して前記キャリア基板を回転させた場合に前記第１バンプに対応するノンコネクト部を有し、
前記ノンコネクト部は、前記回転をさせた場合に、前記第１バンプへの前記第１電源電圧の印加を禁止する
ことを特徴とする半導体装置。
【０１３５】
（付記２）  
付記１に記載の半導体装置において、
前記半導体チップはさらに、第２電源電圧が印加される第２バンプを有し、
前記複数の配線のいずれかの配線は、前記回転をさせた場合に、前記第２バンプに対応し前記第２バンプへの前記第２電源電圧の印加を可能にする
ことを特徴とする半導体装置。
【０１３６】
（付記３）
付記２に記載の半導体装置において、
前記半導体チップは、さらに信号が入出力される第３バンプを有し、
前記第１バンプは、前記複数の配線のうちの第１配線に対応し、
前記第２バンプは、前記複数の配線のうちの前記第１配線とは異なる第２配線に対応し、
前記第３バンプは、前記複数の配線のうちの前記第１配線および前記第２配線とは異なる第３配線に対応し、
前記複数の配線のうちのいずれかの配線は、前記回転をさせた場合に、前記第３バンプに対応し前記信号の入出力を可能にする
ことを特徴とする半導体装置。
【０１３７】
（付記４）
付記１乃至３のいずれか１項に記載の半導体装置において、
前記ノンコネクト部は、前記キャリア基板の表面に配置された未接続端子と、前記未接続端子から絶縁され前記キャリア基板の裏面に配置された別の未接続端子とを有する
ことを特徴とする半導体装置。
【０１３８】
（付記５）
付記１乃至４のいずれか１項に記載の半導体装置において、
前記複数の配線の前記一端は、前記半導体チップのバンプが接続され、
前記複数の配線の前記他端は、前記パッケージ基板の表面端子が接続され、
前記複数の配線の前記他端の間隔は、前記複数のキャリ配線の前記一端の間隔より広い
ことを特徴とする半導体装置。
【０１３９】
（付記６）
付記２乃至５のいずれか１項に記載の半導体装置において、
前記半導体チップは、前記第１バンプを介して前記第１電源電圧が印加される第１コアと、前記第２バンプを介して前記第２電源電圧が印加される第２コアとを有することを
特徴とする半導体装置。
【０１４０】
（付記７）
付記１乃至６のいずれか１項に記載の半導体装置において、
前記半導体チップを回転した場合、前記半導体チップを回転する前の前記第１バンプの位置に前記ダミーバンプが重なる
ことを特徴とする半導体装置。
【０１４１】
（付記８）
パッケージ基板と、
前記パッケージ基板上に配置され、表面に一端が配置され裏面に他端が配置された複数の配線を有するキャリア基板と、
前記キャリア基板上に配置され、前記複数の配線を介して前記パッケージ基板に電気的に接続された半導体チップとを有し、
前記半導体チップは、第１バンプと、第２電源電圧が印加される第２バンプと、ダミーバンプとを有し、
前記キャリア基板はさらに、前記第１バンプに対応しかつ前記半導体チップに対して前記キャリア基板を回転させた場合に前記ダミーバンプに対応するノンコネクト部を有し、
前記複数の配線のうちのいずれかの配線は、前記回転をさせた場合に、前記第１バンプに対応し前記第１バンプへの前記第１電源電圧の印加を可能にし、
前記複数の配線のうちのいずれかの配線は、前記回転をさせた場合に、前記第２バンプに対応し前記第２バンプへの前記第２電源電圧の印加を可能にする
ことを特徴とする半導体装置。
【符号の説明】
【０１４２】
２・・・半導体装置
４・・・パッケージ基板
６・・・キャリア基板
８・・・半導体チップ
１０・・・配線
１２ａ・・・第１コア
１２ｂ・・・第２コア
１４ａ・・・第１バンプ
１４ｂ・・・第２バンプ
１４ｃ・・・第３バンプ
１４ｄ・・・ダミーバンプ
１６・・・ノンコネクト部
１８・・・基板配線
２０・・・空き端子部
２６ａ、２６ｂ・・・未接続端子
【図１】
2013251437.tif 000003
【図２】
2013251437.tif 000004
【図３】
2013251437.tif 000005
【図４】
2013251437.tif 000006
【図５】
2013251437.tif 000007
【図６】
2013251437.tif 000008
【図７】
2013251437.tif 000009
【図８】
2013251437.tif 000010
【図９】
2013251437.tif 000011
【図１０】
2013251437.tif 000012
【図１１】
2013251437.tif 000013
【図１２】
2013251437.tif 000014
【図１３】
2013251437.tif 000015
【図１４】
2013251437.tif 000016
【図１５】
2013251437.tif 000017
【図１６】
2013251437.tif 000018
【図１７】
2013251437.tif 000019