(57)【要約】 【課題】各トランジスタのサイズ及び形状を従来と変更することなく、性能及び安定性を向上させることができるスタティックランダムアクセスメモリとその製造方法を提供する。【解決手段】２個のプルダウン電界効果トランジスタ、２個のパスゲート電界効果トランジスタ、および２個のプルアップ電界効果トランジスタを半導体基板上に形成し７００、複数の前記電界効果トランジスタのそれぞれは、チャネル幅とチャネル長の比率が同じであり、２個のプルダウン電界効果トランジスタ、または２個のパスゲート電界効果トランジスタ、または２個のプルアップ電界効果トランジスタのゲート容量を調整するプロセス７０２を具備する。【選択図】図８
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【特許請求の範囲】
【請求項１】
２個のプルダウン電界効果トランジスタと、２個のパスゲート電界効果トランジスタ、及び２個のプルアップ電界効果トランジスタを半導体基板上に形成し、
複数の前記電界効果トランジスタのそれぞれは、チャネル幅とチャネル長の比率が同じであり、前記２個のプルダウン電界効果トランジスタ、または前記２個のパスゲート電界効果トランジスタ、または前記２個のプルアップ電界効果トランジスタのゲート容量を調整するプロセスを具備することを特徴とするスタティックランダムアクセスメモリの製造方法。
【請求項２】
前記プロセスは、前記パスゲート電界効果トランジスタの領域に厚い膜厚のゲート酸化膜を形成することを特徴とする請求項１記載のスタティックランダムアクセスメモリの製造方法。
【請求項３】
前記プロセスは、ゲート酸化膜厚を調整するため、多重酸化物プロセスを用いることを含むことを特徴とする請求項２記載のスタティックランダムアクセスメモリの製造方法。
【請求項４】
前記プロセスは、ゲート酸化膜厚を調整するため、不純物注入を用いることを含むことを特徴とする請求項２記載のスタティックランダムアクセスメモリの製造方法。
【請求項５】
前記厚い膜厚のゲート酸化膜は、ウェット酸化法により形成されることを特徴とする請求項３記載のスタティックランダムアクセスメモリの製造方法。
【請求項６】
前記プロセスは、リンのプリドーピングが前記プルダウン電界効果トランジスタに行われることを特徴とする請求項４記載のスタティックランダムアクセスメモリの製造方法。
【請求項７】
前記プロセスは、フッ素のプリドーピングが前記パスゲート電界効果トランジスタに行われることを特徴とする請求項４記載のスタティックランダムアクセスメモリの製造方法。
【請求項８】
前記フッ素は、ゲート酸化膜厚を増加するため、ゲート電極として使用されるポリシリコンの堆積後、注入されることを特徴とする請求項７記載のスタティックランダムアクセスメモリの製造方法。
【請求項９】
前記プルダウン電界効果トランジスタは、ｎ型電界効果トランジスタであり、前記パスゲート電界効果トランジスタは、ｎ型電界効果トランジスタであり、前記プルアップ電界効果トランジスタは、ｐ型電界効果トランジスタであることを特徴とする請求項１記載のスタティックランダムアクセスメモリの製造方法。
【請求項１０】
２個のプルダウン電界効果トランジスタと、
２個のパスゲート電界効果トランジスタと、
２個のプルアップ電界効果トランジスタと
を具備し、
複数の前記電界効果トランジスタのそれぞれは、チャネル幅とチャネル長の比率が同じであり、前記２個のプルダウン電界効果トランジスタ、または前記２個のパスゲート電界効果トランジスタ、または前記２個のプルアップ電界効果トランジスタのゲート容量が調整されていることを特徴とするスタティックランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、互いに異なるチャネル型の電界効果トランジスタにより構成されるＣＭＯＳ型のスタティックランダムアクセスメモリとその製造方法に関する。
【背景技術】
【０００２】
より大容量化が求められるメモリとして、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルは、高集積（ＬＳＩ）デバイスチップマーケットの大きな部分を占めている。しかし、さらなるチップ開発がなされるに伴い、ＳＲＡＭセルの性能及び安定性の向上が重要なファクターとなっている。
【０００３】
ＳＲＡＭセルの性能及び安定性の向上を図るために、チャネル幅及びチャネル長が調節され、これにより高いＳＲＡＭ歩留まりが得られる。しかし、プルダウン（pull-down）電界効果トランジスタ（ＦＥＴ）のチャンネル幅を広げ、かつパスゲート（pass-gate）ＦＥＴのゲート長を広げることは、ＳＲＡＭアレイサイズを増加させるので、高密度のＳＲＡＭセルを製造する場合、この方法はそれほど有効ではなくなっている。さらに、ゲートピッチが一定でないとリソグラフィマージンが低下する。この結果、ゲート長のばらつきが大きくなり、ＳＲＡＭの安定性が低下する。さらに、常にチャンネル幅とチャンネル長さを調節することにより、チップ全体に渡ってセル設計が困難になる。また、ドーピングされる不純物の外方拡散やプロセスはストレスを引き起こし、ＳＲＡＭを構成するＦＥＴが予期しない電気的な振る舞いを引き起こす傾向がある。従って、実際のオン電流比が設計値からずれる恐れがあり、これにより回路設計が困難になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−０２７１９４号公報
【特許文献２】特開２００７−３１１７９６号公報
【特許文献３】特開２００８−５３５２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、各トランジスタのサイズ及び形状を従来と変更することなく、性能及び安定性を向上させることができるスタティックランダムアクセスメモリとその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明のスタティックランダムアクセスメモリの製造方法は、２個のプルダウン電界効果トランジスタ、２個のパスゲート電界効果トランジスタ、および２個のプルアップ電界効果トランジスタを半導体基板上に形成し、複数の前記電界効果トランジスタのそれぞれは、チャネル幅とチャネル長の比率が同じであり、前記２個のプルダウン電界効果トランジスタ、または前記２個のパスゲート電界効果トランジスタ、または前記２個のプルアップ電界効果トランジスタのゲート容量を調整するプロセスを具備することを特徴とする。
【０００７】
本発明の半導体装置は、２個のプルダウン電界効果トランジスタと、２個のパスゲート電界効果トランジスタと、２個のプルアップ電界効果トランジスタとを具備し、複数の前記電界効果トランジスタのそれぞれは、チャネル幅とチャネル長の比率が同じであり、前記２個のプルダウン電界効果トランジスタ、または前記２個のパスゲート電界効果トランジスタ、または前記２個のプルアップ電界効果トランジスタのゲート容量を調整されていることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】一般的なＳＲＡＭビットセルのパターン平面図。
【図２】本発明のスタティックランダムアクセスメモリの製造方法の第１の実施形態に係るフローチャート。
【図３】第１の実施形態の第１の実施例の方法によって製造されたＳＲＡＭビットセルの平面パターン図。
【図４Ａ】第１の実施形態の第２の実施例の方法によって製造されたＳＲＡＭビットセルの平面パターン図。
【図４Ｂ】第１の実施形態の第３の実施例の方法によって製造されたＳＲＡＭビットセルの断面図。
【図５】第１の実施形態の第４の実施例の方法によって製造されたＳＲＡＭビットセルの平面パターン図。
【図６】第１の実施形態の第５の実施例の方法によって製造されたＳＲＡＭビットセルの平面パターン図。
【図７】第１の実施形態の第６の実施例の方法によって製造されたＳＲＡＭビットセルの平面パターン図。
【図８】本発明のスタティックランダムアクセスメモリの製造方法の第２の実施形態に係るフローチャート。
【図９】第２の実施形態の第１の実施例の方法によって製造されたＳＲＡＭビットセルの平面パターン図。
【図１０】第２の実施形態の第２の実施例の方法によって製造されたＳＲＡＭビットセルの平面パターン図。
【図１１】第１の実施形態の第３の実施例の方法によって製造されたＳＲＡＭビットセルの平面パターン図。
【図１２】各実施形態の方法によって製造されたＳＲＡＭセルアレイのパターン平面図。
【発明を実施するための形態】
【０００９】
まず、本発明の実施形態の説明の前に、本発明の概要について説明する。
【００１０】
前述したように、従来では性能及び安定性を改善することができるＳＲＡＭビットセル構造が望まれている。本発明では、プロセス技術を変更してチャネル移動度を向上させる、もしくはゲート容量を調節して性能を向上させるが、各トランジスタのサイズ及び形状は従来と同様に維持される。本発明の少なくとも１つの態様では、標準のセルサイズはチップ設計を容易にする。
【００１１】
後述する一実施形態によれば、ＳＲＡＭビットセル内のトランジスタのチャネル移動度が調節され、安定性の改善が図られる。チャネル移動度を調節するために、ストレス暗記技術（stress memorization technique）がプルダウントランジスタには適用されるが、パスゲートトランジスタには適用されないことにより、チャネル移動度が改善される。
【００１２】
他の例によれば、広いスペーサがパスゲートトランジスタには適用されるが、プルダウントランジスタには適用されないことにより、チャネル移動度が改善される。
【００１３】
さらに、他の例によれば、パスゲートトランジスタの形成領域において伸張応力を与えるシリコン窒化膜に対してゲルマニウムが導入されることで、この領域における伸張応力効果が弱められる、もしくは除去され、チャネル移動度が改善される。
【００１４】
さらにまた、他の例によれば、プルアップトランジスタ及びパスゲートトランジスタの形成領域に圧縮ライナ（compressive liner）が適用され、他方、プルダウントランジスタの形成領域に伸張応力ライナ（tensile stress liner）が適用されることで、チャネル移動度が改善される。
【００１５】
さらに、プルアップトランジスタ及びパスゲートトランジスタの形成領域にシリコンゲルマニウムを埋め込むことにより、Ｓｉチャンネルの一軸に圧縮応力が生じ、チャネル移動度が改善される。
【００１６】
後述する他の実施形態によれば、ＳＲＡＭビットセル内の各トランジスタのゲート容量を調節することにより、ＳＲＡＭの高歩留まりが達成される。例えば、パスゲートトランジスタには厚いゲート酸化膜を採用し、プルダウントランジスタには採用しないことにより、ゲート容量が調節される。他の例では、プルダウントランジスタの形成領域にはリンのプリドープ（pre-doping）が行われ、パスゲートトランジスタの形成領域には行われないことにより、ゲート容量が調節される。さらに他の例では、パスゲートトランジスタの形成領域にはフッ素のプリドープ（pre-doping）が行われ、プルダウントランジスタの形成領域には行われないことにより、ゲート容量が調節される。
【００１７】
次に本発明の種々の実施形態を説明する。
【００１８】
図１は一般的なＳＲＡＭビットセルのパターン平面図である。このセル１００は、２個のパスゲート（pass-gate）ｎチャネル電界効果トランジスタ（ＰＧｎＦＥＴ）１０２、２個のプルダウン（pull-down）ｎチャネル電界効果トランジスタ（ＰＤｎＦＥＴ）１０４、２個のプルアップ（pull-up）ｐチャネル電界効果トランジスタ（ＰＵｐＦＥＴ）１０６からなる６個のトランジスタを有する。そして、これらのトランジスタの各々のベータ比は以下の通りである。
【数１】
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【００１９】
ただし、Ｉon(pd)、Ｉon(pg)、Ｉon(pu)はプルダウントランジスタ、パスゲートトランジスタ、及びプルアップトランジスタのドレイン電流、μ(pd)、μ(pg)、μ(pu)はそれぞれのトランジスタのチャネル移動度、Cox(pd)、Cox(pg)、Cox(pu)はそれぞれのトランジスタのゲート容量、Ｗ(pd)、Ｗ(pg)、Ｗ(pu)はそれぞれのトランジスタのチャネル幅、Ｌ(pd)、Ｌ(pg)、Ｌ(pu)はそれぞれのトランジスタのチャネル長、Vt(pd)、Vt(pg)、Vt(pu)はそれぞれのトランジスタのしきい電圧、Vgはゲート電圧である。
【００２０】
ＳＲＡＭセルの安定性を改善するためには、プルダウントランジスタのオン電流Ｉon(pd)とパスゲートトランジスタのオン電流Ｉon(pg)の比率が重要である。また、ＳＲＡＭの書き込みマージンを改善するためには、パスゲートトランジスタのオン電流Ｉon(pg)とプルアップトランジスタのオン電流Ｉon(pu)の比率が重要である。これらの比率は、低電圧動作時において高いＳＲＡＭ歩留まりを得るために重要なファクターとなる。
【００２１】
上述した各比率は、チャンネル幅Ｗ及びチャンネル長Ｌの調整により調節できる。しかし、これらを調整することについてはいくつかの問題点がある。本発明の実施形態で用いられる１つの例では、性能を所望するレベルに変更するために、ＷとＬの設計比率は同じであるが、ゲート容量の調整、もしくはチャネル移動度の調整のために異なるプロセス技術が使用される。
【００２２】
（第１の実施形態）
図２は、本発明のスタティックランダムアクセスメモリ（ＳＲＡＭ）の製造方法の第１の実施形態に係るフローチャートである。本実施形態の方法では、ＳＲＡＭを構成する各トランジスタのチャネル幅Ｗとチャネル長Ｌの設計比率は同じであるが、チャネル移動度が選択的に調整される。すなわち、ステップ２００では、２個のパスゲートトランジスタ、２個のプルダウントランジスタ、及び２個のプルアップトランジスタを有するＳＲＡＭビットセルが半導体基板上に形成される。ステップ２０２では、プロセスによって引き起こされたストレスが、プルダウン、パスゲート、及びプルアップトランジスタのためのチャネル移動度を調整するために変更される。ステップ２０４では、ＳＲＡＭビットセルが高歩留まりで製造される。
【００２３】
（第１の実施形態の第１の実施例）
例えば、図３は、図２に示される方法によって製造されたＳＲＡＭビットセル３００の平面パターン図を示している。本実施例では、２個のパスゲートトランジスタ３０２、２個のプルダウントランジスタ３０４、及び２個のプルアップトランジスタ３０６を有するＳＲＡＭビットセル３００が半導体基板上に形成され、ストレス暗記技術（stress memorization technique）がプルダウントランジスタ３０４で使用される。このストレス暗記技術は、プルアップトランジスタ３０６またはパスゲートトランジスタ３０２には使用されない。プルダウントランジスタ３０４に対してストレス暗記技術による処理を行い、プルアップトランジスタ３０６またはパスゲートトランジスタ３０２にはストレス暗記技術による処理を行わないことにより、プルダウントランジスタとパスゲートトランジスタとの間に大きなベータ比（ＰＤ／ＰＧ）を生成することができる。
【００２４】
図３のＳＲＡＭビットセルのパターン平面図に示すように、シリコン窒化膜３０８が全面に堆積され、その後、リソグラフィーまたはエッチング工程が行なわることにより、プルダウントランジスタ３０４上にシリコン窒化膜３０８が形成される。その後、高温アニール処理が行われることにより、シリコン窒化膜３０８によってカバーされた領域が再結晶化され、歪が導入される。一例では、高温アニール処理は１０００℃以上の熱処理を含む。その後、シリコン窒化膜３０８が除去されるが、歪はそのまま残る。ストレス暗記技術は、一軸の伸張応力を増強するためにｎチャネルトランジスタにおいて使用される。本実施例では、ストレス暗記技術は、大きなＰＤ／ＰＧベータ比を生成するために、パスゲートトランジスタ３０２ではなく、プルダウントランジスタ３０４で使用することができる。この高いベータ比によりＳＲＡＭの安定性が改善される。ストレス暗記技術を使用する代わりに、同様の結果を得るために他の方法を使用してもよい。
【００２５】
（第１の実施形態の第２の実施例）
図４Ａはチャネル移動度を調整する他の方法を説明するためのＳＲＡＭビットセルのパターン平面図である。狭いスペーサ（narrow spacer）を備えたｎチャネルトランジスタがコンタクトライナ（contact liner）からより高い伸張応力を受けることは一般に知られている。本例では、２個のパスゲートトランジスタ４０２、２個のプルダウントランジスタ４０４、及び２個のプルアップトランジスタ４０６を有するＳＲＡＭビットセル４００が半導体基板上に形成され、広いスペーサ（wide spacer）４０８が、ｎチャネルのプルダウントランジスタ４０４ではなくｎチャネルのパスゲートトランジスタ４０２に形成される。これらのスペーサは、従来から良く知られている種々の方法で形成することができる。本実施例により高いＰＤ／ＰＧベータ比を得ることができ、ＳＲＡＭの安定性を増加させることができる。
【００２６】
（第１の実施形態の第３の実施例）
図４Ｂはチャネル移動度を調整する他の方法を説明するための断面図である。本実施例では、高い伸張応力を与えるために、プルダウントランジスタ４０４に狭いスペーサ（narrow spacer）４１０が形成される。図４Ｂに示される構造において、狭いスペーサ４１０は、従来と同様に１０〜３０μｍである。さらに、パスゲートトランジスタ４０２には広いスペーサ（wide spacer）４１２が形成される。なお、パスゲートトランジスタ４０２及びプルダウントランジスタ４０４はシリコン窒化膜４１４でカバーされている。このような構成により、パスゲートトランジスタ４０２にはより小さな伸張応力が与えられ、ＰＤ／ＰＧベータ比を増加させることができる。なお、図４Ｂに示される構造において、広いスペーサ４１２は３０〜６０μｍである。
【００２７】
（第１の実施形態の第４の実施例）
図５はチャネル移動度を調整する他の方法を説明するためのＳＲＡＭビットセルのパターン平面図である。図５の方法では、２個のパスゲートトランジスタ５０２、２個のプルダウントランジスタ５０４、及び２個のプルアップトランジスタ５０６を有するＳＲＡＭビットセル５００が半導体基板上に形成され、伸張応力を与えるシリコン窒化膜５１０がＳＲＡＭビットセルの全面に形成され、パスゲートトランジスタ５０２の領域にシリコン窒化膜５１０にゲルマニウム５０８が導入される。プルダウントランジスタ５０４の領域のシリコン窒化膜５１０にはゲルマニウム５０８は導入されない。これにより、パスゲートトランジスタ５０２の領域における伸張応力が大幅に弱められるか、あるいは除去される。パスゲートトランジスタ５０２の領域におけるストレスと、プルダウントランジスタ５０４の領域のストレスの違いにより、高いＰＤ／ＰＧベータ比を得ることができ、ＳＲＡＭの安定性を増加させることができる。
【００２８】
（第１の実施形態の第５の実施例）
図６はチャネル移動度を調整するさらに他の方法を説明するためのＳＲＡＭビットセルのパターン平面図である。図６の方法では、２個のパスゲートトランジスタ６０２、２個のプルダウントランジスタ６０４、及び２個のプルアップトランジスタ６０６を有するＳＲＡＭビットセル６００が半導体基板上に形成され、圧縮応力を与えるストレスライナ（stress liner）６０８がプルアップトランジスタ６０６の領域及びパスゲートトランジスタ６０２の領域に形成され、伸張応力を与えるストレスライナ（stress liner）６１０がプルダウントランジスタ６０４の領域に形成される。圧縮応力はエレクトロンの移動度を下げ、ホールの移動度を上げることは良く知られている。従って、パスゲートトランジスタ６０２の領域に形成されたストレスライナ６０８により、高いＰＤ／ＰＧベータ比を得ることができ、ＳＲＡＭの安定性を増加させることができる。
【００２９】
（第１の実施形態の第６の実施例）
図７はチャネル移動度を調整するさらに他の方法を説明するためのＳＲＡＭビットセルのパターン平面図である。図７の方法では、２個のパスゲートトランジスタ７０２、２個のプルダウントランジスタ７０４、及び２個のプルアップトランジスタ７０６を有するＳＲＡＭビットセル７００が半導体基板上に形成され、シリコンゲルマニウム（ＳｉＧｅ）７０８が、プルアップトランジスタ７０６及びパスゲートトランジスタ７０２のソース／ドレイン領域内に埋め込まれる。この埋め込まれたＳｉＧｅ７０８は、Ｓｉチャンネル７１０内に一軸の圧縮応力を引き起こす。従って、パスゲートトランジスタ７０２の領域に高い圧縮応力が生成され、高いＰＤ／ＰＧベータ比を得ることができる。また、この高いベータ比により、ＳＲＡＭの安定性が改善される。
【００３０】
このように、本実施形態の方法によれば、ＳＲＡＭセルを構成するトランジスタのチャネル移動度を選択的に調整することにより、トランジスタのサイズ及び形状を従来と変更することなく、ＳＲＡＭの性能及び安定性を向上させることができる。
【００３１】
（第２の実施形態）
ＳＲＡＭの安定性を改善するために、第１の実施形態で説明したようにチャネル移動度を調整することに加えて、各素子のゲート容量を調整してＳＲＡＭの高い歩留まりを達成するようにしてもよい。図８は、本発明の半導体装置の製造方法の第２の実施形態に係るフローチャートである。本実施形態の方法では、各トランジスタのチャネル幅Ｗとチャネル長Ｌの設計比率は同じであるが、ゲート容量が選択的に調整される。すなわち、ステップ８００では、２個のパスゲートトランジスタ、２個のプルダウントランジスタ、及び２個のプルアップトランジスタを有するＳＲＡＭビットセルが半導体基板上に形成される。ステップ８０２では、パスゲートトランジスタ、プルダウントランジスタ、及びプルアップトランジスタのゲート容量が選択的に調整される。ステップ７０４では、ＳＲＡＭビットセルが高歩留まりで製造される。例えば、多重酸化物プロセス（multi-oxide process）あるいは種々のトランジスタに対する不純物インプラの使用により、ゲート酸化膜厚が調整され、ゲート容量が増加される。
【００３２】
（第２の実施形態の第１の実施例）
図９はゲート容量を調整してＳＲＡＭの高い歩留まりを達成する方法を説明するためのＳＲＡＭビットセルのパターン平面図である。図９の方法では、２個のパスゲートトランジスタ９０２、２個のプルダウントランジスタ９０４、及び２個のプルアップトランジスタ９０６を有するＳＲＡＭビットセル９００が半導体基板上に形成され、パスゲートトランジスタ９０２では厚い膜厚のゲート酸化膜９０８が使用される。この厚い膜厚のゲート酸化膜９０８は、プルアップトランジスタ９０６及びプルダウントランジスタ９０４では使用されない。この厚い膜厚のゲート酸化膜９０８は、従来から知られているウェット酸化法または他の方法により形成される。
【００３３】
（第２の実施形態の第２の実施例）
図１０はゲート容量を調整してＳＲＡＭの高い歩留まりを達成する他の方法を説明するためのＳＲＡＭビットセルのパターン平面図である。図１０の方法では、２個のパスゲートトランジスタ１００２、２個のプルダウントランジスタ１００４、及び２個のプルアップトランジスタ１００６を有するＳＲＡＭビットセル１０００が半導体基板上に形成され、リンのプリドーピング（pre-doping）１００８がプルダウントランジスタ１００４に行われ、パスゲートトランジスタ１００２及びプルアップトランジスタ１００６には行われない。リンのプリドーピングにより、高いゲート電圧でゲート容量が増加することが一般に知られている。このように、プルダウントランジスタ１００４にはリンのプリドーピングを行い、パスゲートトランジスタ及びプルアップトランジスタには行わないことにより、高いベータ比を生成することができる。従来のプロセスと比較した時、この高いベータ比により、ＳＲＡＭの高い歩留まりを達成することができる。
【００３４】
（第２の実施形態の第３の実施例）
図１１はゲート容量を調整してＳＲＡＭの高い歩留まりを達成するさらに他の方法を説明するためのＳＲＡＭビットセルのパターン平面図である。図１１の方法では、２個のパスゲートトランジスタ１１０２、２個のプルダウントランジスタ１１０４、及び２個のプルアップトランジスタ１１０６を有するＳＲＡＭビットセル１１００が半導体基板上に形成され、フッ素のプリドーピング（pre-doping）１１０８がパスゲートトランジスタ１１０２に行われ、プルアップトランジスタ１１０６及びプルダウントランジスタ１１０４には行われない。各トランジスタのゲート電極として使用されるポリシリコンの堆積後にフッ素をインプラすることにより、ゲート酸化膜厚が増加することは良く知られている。この方法では、パスゲートトランジスタ１１０２にはフッ素のプリドーピング１１０８が行われ、プルアップトランジスタ１１０６及びプルダウントランジスタ１１０４には行われない。これにより、プルアップトランジスタ１１０６及びプルダウントランジスタ１１０４では相対的にゲート容量が減少し、ＳＲＡＭの高い歩留まりを達成することができる。
【００３５】
図１２は、上記各実施形態の方法によって製造されたＳＲＡＭセルアレイのパターン平面図である。ＳＲＡＭビットセル１２００ａ、１２００ｂ、１２００ｃ内に含まれる各トランジスタ１２０２ａ、１２０２ｂ、１２０２ｃは、全ておなじサイズ及び形状を有する。すなわち、各トランジスタ１２０２ａ、１２０２ｂ、１２０２ｃに対し、セルの性能を変更するために、上記したような種々の処理技術が適用されて選択的にチャネル移動度あるいはゲート容量が変更されているが、トランジスタのサイズ及び形状は変更されない。
【００３６】
このように、本実施形態の方法によれば、ＳＲＡＭセルを構成するトランジスタのゲート容量を選択的に調整することにより、トランジスタのサイズ及び形状を従来と変更することなく、ＳＲＡＭの性能及び安定性を向上させることができる。
【００３７】
この発明は以下のような態様を取り得る。
【００３８】
第１の態様のスタティックランダムアクセスメモリの製造方法は、それぞれ２個のプルダウン電界効果トランジスタ、パスゲート電界効果トランジスタ及びプルアップ電界効果トランジスタを半導体基板上に形成し、前記２個のプルダウン電界効果トランジスタの領域に窒化膜を形成し、前記窒化膜により覆われた領域をアニールして前記２個のプルダウン電界効果トランジスタに歪を与えることにより、前記２個のプルダウン電界効果トランジスタのチャネル移動度を調整する。
【００３９】
第２の態様のスタティックランダムアクセスメモリの製造方法は、それぞれ２個のプルダウン電界効果トランジスタ、パスゲート電界効果トランジスタ及びプルアップ電界効果トランジスタを半導体基板上に形成し、前記２個のパスゲート電界効果トランジスタに広いスペーサを形成することにより、前記２個のプルダウン電界効果トランジスタのチャネル移動度を調整する。
【００４０】
第３の態様のスタティックランダムアクセスメモリの製造方法は、それぞれ２個のプルダウン電界効果トランジスタ、パスゲート電界効果トランジスタ及びプルアップ電界効果トランジスタを半導体基板上に形成し、全面に窒化膜を形成した後、前記２個のパスゲート電界効果トランジスタ上の前記窒化膜にゲルマニウムを導入することにより、前記２個のパスゲート電界効果トランジスタのチャネル移動度を調整する。
【００４１】
第４の態様のスタティックランダムアクセスメモリの製造方法は、それぞれ２個のプルダウン電界効果トランジスタ、パスゲート電界効果トランジスタ及びプルアップ電界効果トランジスタを半導体基板上に形成し、前記２個のプルアップ電界効果トランジスタ及び前記２個のパスゲート電界効果トランジスタには圧縮応力ライナを形成し、前記２個のプルダウン電界効果トランジスタには伸張応力ライナを形成することにより、前記各トランジスタのチャネル移動度を調整する。
【００４２】
第５の態様のスタティックランダムアクセスメモリの製造方法は、それぞれ２個のプルダウン電界効果トランジスタ、パスゲート電界効果トランジスタ及びプルアップ電界効果トランジスタを半導体基板上に形成し、前記２個のプルアップ電界効果トランジスタ及び前記２個のパスゲート電界効果トランジスタのソース、ドレイン領域にシリコンゲルマニウムを埋め込むことにより、前記各トランジスタのチャネル移動度を調整する。
【００４３】
第６の態様のスタティックランダムアクセスメモリの製造方法は、それぞれ２個のプルダウン電界効果トランジスタ、パスゲート電界効果トランジスタ及びプルアップ電界効果トランジスタを半導体基板上に形成し、前記２個のプルダウン電界効果トランジスタ、または前記２個のパスゲート電界効果トランジスタ、または前記２個のプルアップ電界効果トランジスタのゲート容量を調整する。
【符号の説明】
【００４４】
３００、４００、５００、６００、７００、９００、１０００、１１００…ＳＲＡＭビットセル、３０２、４０２、５０２、６０２、７０２、９０２、１００２、１１０２…パスゲートトランジスタ、３０４、４０４、５０４、６０４、７０４、９０４、１００４、１１０４…プルダウントランジスタ、３０６、４０６、５０６、６０６、７０６、９０６、１００６、１１０６…プルアップトランジスタ、３０８…シリコン窒化膜、４０８…広いスペーサ、４１０…狭いスペーサ、４１２…広いスペーサ、５０８…ゲルマニウムの導入領域、５１０…シリコン窒化膜、６０８…圧縮応力を与えるストレスライナ、６１０…伸張応力を与えるストレスライナ、７０８…シリコンゲルマニウム（ＳｉＧｅ）、７１０…Ｓｉチャンネル、９０８…厚い膜厚のゲート酸化膜、１００８…リンのプリドーピング領域、１１０８…フッ素のプリドーピング領域。
【図１】
2013232674.tif 000004
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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