(57)【要約】【課題】蓄電装置の交換が不要なキャッシュメモリ、消費電力が小さいキャッシュメモリ、及び書き換え回数に制限のないキャッシュメモリを有するストレージシステムを提供する。【解決手段】外部から入力されたデータを複数の記憶デバイスのいずれかに記憶させるためのアレイコントローラ、または当該アレイコントローラを有するストレージシステムであって、複数の記憶デバイスのうち、いずれかにデータを記憶させるかを指定するプロセッサと、データを記憶し、データを前記複数の記憶デバイスのいずれかに出力するキャッシュメモリと、を有し、キャッシュメモリは、酸化物半導体層を有するトランジスタを用いた記憶回路を有する。【選択図】図１
2013229013.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されたデータを複数の記憶デバイスのいずれかに記憶させるためのアレイコントローラであって、
前記複数の記憶デバイスのうち、いずれかに前記データを記憶させるかを指定するプロセッサと、
前記データを記憶し、前記データを前記複数の記憶デバイスのいずれかに出力するキャッシュメモリと、
を有し、
前記キャッシュメモリは、酸化物半導体層を有するトランジスタを用いた記憶回路を有することを特徴とするアレイコントローラ。
【請求項２】
請求項１において、
前記キャッシュメモリは、
前記酸化物半導体層を有する第１のトランジスタと、
前記酸化物半導体層とは異なる禁制帯幅を持つ半導体層を有する第２のトランジスタと、
前記第１のトランジスタ及び前記第２のトランジスタと電気的に接続された容量素子と、
を有することを特徴とするアレイコントローラ。
【請求項３】
複数の記憶デバイスと、
外部から入力されたデータを複数の記憶デバイスのいずれかに記憶させるためのアレイコントローラと、
を有するストレージシステムであって、
前記アレイコントローラは、
前記複数の記憶デバイスのうち、いずれかに前記データを記憶させるかを指定するプロセッサと、
前記データを記憶し、前記データを前記複数の記憶デバイスのいずれかに出力するキャッシュメモリと、
を有し、
前記キャッシュメモリは、酸化物半導体層を有するトランジスタを用いた記憶回路を有することを特徴とするストレージシステム。
【請求項４】
請求項３において、
前記キャッシュメモリは、
前記酸化物半導体層を有する第１のトランジスタと、
前記酸化物半導体層とは異なる禁制帯幅を持つ半導体層を有する第２のトランジスタと、
前記第１のトランジスタ及び前記第２のトランジスタと電気的に接続された容量素子と、
を有することを特徴とするストレージシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、それらの駆動方法、または、それらの作製方法に関する。特に、本発明は、アレイコントローラ及びストレージシステムに関する。
【背景技術】
【０００２】
近年、ハードディスク（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ（ＨＤＤ））などの大容量の記憶デバイスを複数用いたストレージシステムが広く使用されている。一般的に、ストレージシステムには、複数の記憶デバイスと、これらの記憶デバイスに対するアクセスを制御するアレイコントローラとが含まれる。
【０００３】
このような大容量の記憶デバイスを用いたストレージシステムとして、ＪＢＯＤ（Ｊｕｓｔ  Ａ  Ｂｕｎｃｈ  Ｏｆ  Ｄｉｓｋｓ）システムや、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ  Ａｒｒａｙ  Ｏｆ  Ｉｎｅｘｐｅｎｓｉｖｅ  Ｄｉｓｋｓ、又は、Ｒｅｄｕｎｄａｎｔ  Ａｒｒａｙ  Ｏｆ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｄｉｓｋｓ）システムが挙げられる。
【０００４】
高い信頼性を求められるストレージシステムは、停電等によるシステム停止の際のデータの整合性確保のため、キャッシュシステムを搭載している（特許文献１、特許文献２、特許文献３、及び特許文献４参照）。
【０００５】
停電等によるシステム停止の際のデータの整合性確保と保護は、ストレージの信頼性と可用性（アベイラビリティ（Ａｖａｉｌａｂｉｌｉｔｙ）ともいう。システムが継続して稼動できる能力）を高める重要な要素である。例えば、システム停止時に書き込み完了前のデータを、高速なキャッシュシステムに記憶（バックアップ）させることによって、システム回復時（システム再起動時）にキャッシュシステムに記憶させたデータを読み出し、システム停止時の不整合の状態を解消できる。
【０００６】
このようなキャッシュシステムの例として、具体的には、キャッシュメモリとしてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の揮発性メモリを用い、キャッシュメモリ用の蓄電装置を用いるシステムが挙げられる。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタ（容量素子）に電荷を蓄積することで、情報（データ）を記憶する。ＤＲＡＭでは、電力の供給がなくなると記憶内容が失われるので、停電時の電源確保のためキャッシュメモリ用の蓄電装置が必要となる。
【０００７】
また、ＤＲＡＭと蓄電装置を用いる代わりに、キャッシュシステムとしてフラッシュメモリ等の不揮発性メモリを用いて、停電時のデータの整合性確保及び保護を行うことも可能である。
【０００８】
フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性メモリで必要なリフレッシュ動作が不要であるという利点を有している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−３４４２２５号公報
【特許文献２】特開２０１１−１０３１０９号公報
【特許文献３】特開２０１１−１８２４１号公報
【特許文献４】特開２０１２−４８６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＤＲＡＭと蓄電装置を用いるキャッシュシステムでは、蓄電装置の交換のために、ストレージシステムの停止が必要である。そのため、このようなストレージシステムの停止を伴う蓄電装置の交換は、ストレージシステムの可用性を低下させる恐れがある。
【００１１】
また、ＤＲＡＭを用いたキャッシュシステムにおいては、記憶素子を構成するトランジスタにリーク電流が存在し、トランジスタが選択されていない状態（オフ状態ともいう）でもキャパシタから電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。
【００１２】
また、フラッシュメモリを用いたキャッシュシステムにおいては、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。つまり、フラッシュメモリの書き込み回数には上限値が存在する。
【００１３】
この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、ストレージシステムのような情報の書き換え頻度が高い用途には不向きである。
【００１４】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去の動作には比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【００１５】
以上を鑑みて、開示される発明の一態様では、蓄電装置の交換が不要なキャッシュメモリを有するストレージシステムを提供することを課題の一とする。
【００１６】
または、開示される発明の一態様では、消費電力が小さいキャッシュメモリを有するストレージシステムを提供することを課題の一とする。
【００１７】
または、開示される発明の一態様では、書き換え回数に制限のないキャッシュメモリを有するストレージシステムを提供することを課題の一とする。
【００１８】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１９】
開示される発明の一態様は、酸化物半導体を有するトランジスタ（以下「酸化物半導体トランジスタ」という）を用いた記憶装置をキャッシュメモリとして有するストレージシステムを提供する。
【００２０】
酸化物半導体トランジスタは、オフ状態のソース及びドレイン間のチャネル幅１μｍあたりのリーク電流（以下「オフ電流」という）が、使用時の温度（例えば、２５℃）で１００ｚＡ（１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは、１ｚＡ（１×１０−２１Ａ）以下である。なお、より具体的には、オフ電流とは、オフ状態のとき、たとえばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする。
【００２１】
上述のように、酸化物半導体トランジスタは、オフ電流が極めて小さいという特徴を有している。このため、酸化物半導体トランジスタをオフ状態とすることで、酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続されたノードの電荷を長時間にわたって保持することが可能となる。このようなオフ電流がきわめて小さい酸化物半導体トランジスタを用いた記憶回路が、ノードの電荷をデータとして保持すれば、当該記憶回路は当該データを長時間にわたって保持可能な記憶回路となる。別言すれば、このようなオフ電流がきわめて小さい酸化物半導体トランジスタを用いた記憶回路は、実用的には不揮発性の記憶装置（メモリ）であるといえる。
【００２２】
このような酸化物半導体トランジスタを有する記憶装置をキャッシュメモリとして用いると、酸化物半導体トランジスタがオフ状態では電力を供給する必要がないため、キャッシュメモリに常時電力を供給する必要がなくなる。これにより、蓄電装置の交換が不要なキャッシュメモリを有するストレージシステムを提供することができる。
【００２３】
また、上述のように、酸化物半導体トランジスタを有する記憶装置では、所定の周期での再度の書き込み動作（リフレッシュ動作）は通常のＤＲＡＭよりもはるかに長い周期でおこなえばよいか、場合によっては必要ではない。そのため、消費電力が小さいキャッシュメモリを有するストレージシステムを提供することができる。また、このようにリフレッシュ周期が長い（例えば、１時間以上）あるいはリフレッシュが不要な記憶装置であれば、予期しない停電や予期しないシステム停止が生じた場合であっても、データを一定時間（例えば、１時間以上）保持できる。そのため、酸化物半導体トランジスタを用いた記憶装置を有するキャッシュメモリを有するストレージシステムであれば、停電やシステム停止が復旧した後で、キャッシュメモリに保持されているデータを失わないように再起動し、保持されていたデータをハードディスク等に入力することで、停電やシステム停止前の動作を継続できる。
【００２４】
また、酸化物半導体トランジスタを用いたメモリは、フラッシュメモリのように記憶素子のゲート絶縁層が劣化することがないので、書き込み回数に上限値がない。よって、酸化物半導体トランジスタを用いたメモリをキャッシュメモリとして用いると、書き込み回数に制限がないストレージシステムを提供することができる。
【００２５】
開示される発明の一態様は、外部から入力されたデータを複数の記憶デバイスのいずれかに記憶させるためのアレイコントローラであって、複数の記憶デバイスのうち、いずれかにデータを記憶させるかを指定するプロセッサと、データを記憶し、データを複数の記憶デバイスのいずれかに出力するキャッシュメモリと、を有し、キャッシュメモリは、酸化物半導体層を有するトランジスタを用いた記憶回路を有することを特徴とするアレイコントローラに関する。
【００２６】
開示される発明の一態様は、複数の記憶デバイスと、外部から入力されたデータを複数の記憶デバイスのいずれかに記憶させるためのアレイコントローラと、を有するストレージシステムであって、アレイコントローラは、複数の記憶デバイスのうち、いずれかにデータを記憶させるかを指定するプロセッサと、データを記憶し、データを複数の記憶デバイスのいずれかに出力するキャッシュメモリと、を有し、キャッシュメモリは、酸化物半導体層を有するトランジスタを用いた記憶回路を有することを特徴とするストレージシステムに関する。
【００２７】
開示される発明の一態様において、当該キャッシュメモリは、当該酸化物半導体層を有する第１のトランジスタと、当該酸化物半導体層とは異なる禁制帯幅を持つ半導体層を有する第２のトランジスタと、当該第１のトランジスタ及び当該第２のトランジスタと電気的に接続された容量素子と、を有することを特徴とする。
【発明の効果】
【００２８】
開示される発明の一態様により、蓄電装置の交換が不要なキャッシュメモリを有するストレージシステムを提供することができる。
【００２９】
または、開示される発明の一態様により、消費電力が小さいキャッシュメモリを有するストレージシステムを提供することができる。
【００３０】
または、開示される発明の一態様により、書き換え回数に制限のないキャッシュメモリを有するストレージシステムを提供することができる。
【図面の簡単な説明】
【００３１】
【図１】ストレージシステムを説明する図。
【図２】ストレージシステムの動作を示すフローチャート。
【図３】酸化物半導体トランジスタの断面図及び平面図。
【図４】酸化物半導体トランジスタの作成工程を示す断面図。
【図５】酸化物半導体トランジスタの作成工程を示す断面図。
【図６】酸化物半導体トランジスタの断面図。
【図７】記憶装置の断面図、平面図、及び回路図。
【図８】記憶装置の断面図及び平面図。
【図９】酸化物半導体トランジスタの平面図及び断面図。
【図１０】酸化物半導体トランジスタの平面図及び断面図。
【図１１】酸化物半導体トランジスタの断面図。
【図１２】オフ電流を説明するためのアレニウスプロット図。
【発明を実施するための形態】
【００３２】
以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。また、同様のものを指す際には同じハッチパターンを使用し、特に符号を付さない場合がある。
【００３３】
なお、本明細書に開示された発明において、半導体装置とは、半導体を利用することで機能する素子及び装置全般を指し、電子回路、表示装置、発光装置、記憶装置等を含む電子装置およびその電子装置を搭載した電子機器をその範疇とする。
【００３４】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、説明を分かりやすくするために、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３５】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３６】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００３７】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３８】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００３９】
本明細書等において厚さに関する「略等しい」の用語は、完全に等しい場合のみでなく、実質的に等しい場合をも含む趣旨で用いる。例えば、「略等しい」には、完全に等しい場合と比較して半導体装置の特性に与える影響が無視できる程度の差（特性に与える影響が５％以下）である場合や、意図せずに僅かに研磨された場合（研磨量が５ｎｍ未満程度の場合）などが含まれる。
【００４０】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。
【００４１】
＜ストレージシステムの構成＞
本実施の形態のストレージシステムの構成を図１に示す。図１（Ａ）に示すストレージシステム１００は、アレイコントローラ１０２、大容量の記憶デバイスであるハードディスク１０４（ハードディスク１０４ａ、ハードディスク１０４ｂ、…）を有している。図１（Ａ）に示すストレージシステム１００において、アレイコントローラ１０２はホストコンピュータ（以下ホストという）１０１に電気的に接続されている。なお、本実施の形態のストレージシステムとして、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ  Ａｒｒａｙ  Ｏｆ  Ｉｎｅｘｐｅｎｓｉｖｅ  Ｄｉｓｋｓ、又は、Ｒｅｄｕｎｄａｎｔ  Ａｒｒａｙ  Ｏｆ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｄｉｓｋｓ）システムを用いる。ＲＡＩＤとは、複数のハードディスクを組み合わせて１台のハードディスクとして管理する技術である。
【００４２】
ホスト１０１は、プロセッサ１２１、メモリ１２２、インターフェース１２３を有している。ホスト１０１のプロセッサ１２１は、他の装置の制御やデータの演算を行う装置である。ホスト１０１のプロセッサ１２１は、メモリ１２２に記憶されたプログラムを実行する装置である。ホスト１０１のプロセッサ１２１は、当該他の装置からインターフェース１２３を介してデータを受け取り、当該データを演算する。当該演算されたデータは、インターフェース１２３を介して当該他の装置に出力される。なお、ホスト１０１は複数設けてもよい。
【００４３】
メモリ１２２は、プロセッサ１２１が実行するプログラムを記憶する機能や、プロセッサ１２１が演算を行う間データを格納する機能を有する。メモリ１２２として、上述の酸化物半導体トランジスタを用いた記憶装置（詳細は後述）、又は、酸化物半導体トランジスタを用いたメモリ及びＤＲＡＭを組み合わせた記憶装置を用いることができる。
【００４４】
当該演算されたデータは、ホスト１０１からアレイコントローラ１０２を介して、ハードディスク１０４に入力される。このとき、当該演算されたデータは、まずアレイコントローラ１０２のキャッシュメモリ１０３に記憶される。
【００４５】
アレイコントローラ１０２は、プロセッサ１３１、メモリ１３２、キャッシュメモリ１０３を有している。アレイコントローラ１０２は、複数の記憶デバイス（本実施の形態ではハードディスク１０４）を論理的に１つにまとめて制御し、ホスト１０１から入力されたデータが当該複数の記憶デバイスへどのように出力されるかを制御する。アレイコントローラ１０２として、例えばＲＡＩＤコントローラを用いることができる。なおアレイコントローラ１０２は複数設けてもよい。
【００４６】
アレイコントローラ１０２のプロセッサ１３１は、メモリ１３２に記憶されたプログラムに基づいて、ホスト１０１から入力されたデータを、複数のハードディスク１０４（ハードディスク１０４ａ、ハードディスク１０４ｂ、…）のうち、いずれかのハードディスクに記憶させるのかを指定する機能を有する。なお当該データが記憶されるハードディスクは、１つのハードディスクであってもよいし、複数のハードディスクであってもよい。
【００４７】
メモリ１３２は、プロセッサ１３１が実行するプログラムを記憶する機能や、プロセッサ１３１が処理（例えば、上述のデータが記憶されるハードディスクの指定）を行う間にデータを格納する機能を有する。メモリ１３２として、メモリ１２２と同様に、上述の酸化物半導体トランジスタを用いた記憶装置（構成の詳細は後述）、又は、酸化物半導体トランジスタを用いたメモリ及びＤＲＡＭを組み合わせた記憶装置を用いる。
【００４８】
アレイコントローラ１０２のキャッシュメモリ１０３に記憶されたデータは、プロセッサ１３１によって指定された、複数のハードディスク１０４のうちいずれかに記憶される。上述のように、当該データが記憶されるハードディスクは、１つのハードディスクであってもよいし、複数のハードディスクであってもよい。これにより、ホスト１０１から入力されたデータが、ハードディスク１０４へどのように出力されるか（どのハードディスクに出力されるか、１つのハードディスクなのか複数なのか等）が制御される。
【００４９】
なお、図１（Ａ）では、アレイコントローラ１０２の内部にキャッシュメモリ１０３を設けたが、図１（Ｂ）のようにアレイコントローラ１０２の外部にキャッシュメモリ１０３を設けてもよい。
【００５０】
キャッシュメモリ１０３は、酸化物半導体トランジスタを用いた記憶装置である。上述のように、酸化物半導体トランジスタは、オフ電流が極めて小さいため、酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続されたノードの電荷（データ）を長時間にわたって保持することが可能となる。このようなオフ電流がきわめて小さい酸化物半導体トランジスタを用いた記憶装置は、電力の供給がなくなっても記憶内容が失われない。そのため、停電時の電源確保のためキャッシュメモリ用の蓄電装置は不要である。
【００５１】
また、酸化物半導体トランジスタは、オフ電流が極めて小さいため、リフレッシュ動作が不要、又は、リフレッシュ動作の頻度を極めて低くすることが可能となるため、キャッシュメモリ１０３、さらにはストレージシステムの消費電力を十分に低減することができる。
【００５２】
また酸化物半導体トランジスタを用いた記憶装置は、フラッシュメモリのように記憶素子のゲート絶縁層が劣化することがないので、書き込み回数に上限値がない。よって、酸化物半導体トランジスタを用いた記憶装置をキャッシュメモリ１０３として用いると、書き込み回数に制限がないストレージシステムを提供することができる。
【００５３】
なお、酸化物半導体トランジスタ及びそれを用いた記憶装置の構成の詳細な説明は後述する。
【００５４】
＜ストレージシステムの動作＞
図２に本実施の形態のストレージシステムの動作を示す。ホスト１０１からストレージシステム１００へのデータの書き込み処理が開始されると（ステップＳ１０１）、キャッシュメモリ１０３に空き領域があるか確認が行われる。キャッシュメモリ１０３に空き領域が確保された場合（ステップＳ１０２）、キャッシュメモリ１０３の当該空き領域にデータが入力される（ステップＳ１０３）。
【００５５】
キャッシュメモリ１０３に空き領域がなかった場合（ステップＳ１０２）、キャッシュメモリ１０３のうち参照回数が最も小さいデータを検索する（ステップＳ１１１）。参照回数とは、そのデータが参照された（読み出された、又は、使用された）回数であり、参照回数が小さいということは、必要度の低いデータということである。
【００５６】
キャッシュメモリ１０３に空き領域がなかった場合は、新たに書き込まれるデータを、当該参照回数が最も小さいデータが記憶されている領域に入力される（ステップＳ１０３）。なお、キャッシュメモリ１０３に空き領域がなかった場合に新たなデータを書き込む領域は、あらかじめ決められた方法によって選択されたその他の領域でもよい。
【００５７】
キャッシュメモリ１０３へのデータの入力終了後、ホスト１０１へ入力処理終了の情報を送信する（ステップＳ１０４）。
【００５８】
ホスト１０１への入力処理終了の情報を送信後、キャッシュメモリ１０３に記憶されたデータが、ハードディスク１０４に出力される（ステップＳ１０５）。この際、キャッシュメモリ１０３に記憶されているデータには、ハードディスク１０４に出力されたことを識別できるフラグが立てられる。なお、次のデータがキャッシュメモリ１０３に入力される際には、すでにキャッシュメモリ１０３にあるデータとそのフラグは上書きされる。
【００５９】
以上で、データの書き込み処理を終了する（ステップＳ１０６）。
【００６０】
ただし、ステップＳ１０１乃至ステップＳ１０６の動作は、予期しない停電や予期しないシステム停止が起こらなかった場合の動作である。ホスト１０１からキャッシュメモリ１０３にデータが入力された後、ホスト１０１へ入力処理終了の情報を送信する（ステップＳ１０４）際、又は、キャッシュメモリ１０３に記憶されたデータが、ハードディスク１０４に出力される（ステップＳ１０５）際に、予期しない停電や予期しないシステム停止が起こった場合、以下に示す動作に移行する。
【００６１】
予期しない停電や予期しないシステム停止が起こった場合、直後にストレージシステム１００は動作を停止する。ただし、キャッシュメモリ１０３は、酸化物半導体を用いた記憶装置を有するので、外部から電源が供給されなくても一定時間（例えば、１０時間以上）データを保持できる。予期しない停電や予期しないシステム停止が復旧すると、まず、ストレージシステム１００のキャッシュメモリ１０３以外の部分（例えば、ハードディスク１０４等）を再起動する（部分再起動、ステップＳ１２０）。なお、この際、ホスト１０１その他も再起動してもよい。また、キャッシュメモリ１０３も、データを失わないのであれば、再起動してもよい。あるいは、ストレージシステム１００は電源が復旧したら、自動的にハードディスクにアクセスできるような構造（自動再起動する構造）で構成されてもよい。いずれにせよ、キャッシュメモリ１０３に保持されているデータは失われることがなく、そして、ハードディスクに入力できる状態とすることが求められる。
【００６２】
次に、キャッシュメモリ１０３に未出力のデータが存在するかどうかをホスト１０１またはストレージシステム１００が確認する（ステップＳ１２１）。この過程は、復帰後、自動的におこなわれるようにプログラムされていてもよい。キャッシュメモリ１０３にデータが存在する場合（ステップＳ１２１）、当該データがハードディスク１０４に出力される（ステップＳ１２２）。その後、動作を終了する（ステップＳ１２３）。
【００６３】
キャッシュメモリ１０３にデータが存在しない場合はそのまま、動作を終了する（ステップＳ１２３）。
【００６４】
以上で、予期しない停電や予期しないシステム停止が起こった場合のストレージシステムへの書き込み動作を終了する。必要に応じては、ステップＳ１２２とＳ１２３の間に、ストレージシステム１００およびホスト１０１の再起動を手動もしくは自動で行うように設定されていてもよい。再起動後は、インターフェース１２３に外部からデータが入力されると、再度ステップＳ１０１からの過程によって、データをハードディスク１０４に入力する。以上の操作は、ホスト１０１あるいはストレージシステム１００のいずれかに設けられた読み出し可能な記憶装置中にコンピュータプログラムとして格納され、ホスト１０１あるいはストレージシステム１００のいずれかにあるプロセッサにより実行される。なお、このプログラムはその他の記憶媒体中に保存されていてもよく、また、通信回線を通して、送信あるいは受信されることもある。また、第三者の要求に応じて、送信されることもある。さらには、何らかの中継地点（インターネットサーバ等）で中継されることもある。
【００６５】
＜酸化物半導体トランジスタを用いた記憶装置の構成＞
図１に示すキャッシュメモリ１０３の構成について以下に説明する。図１に示すキャッシュメモリ１０３は、酸化物半導体トランジスタを用いた記憶装置である。さらには、ホスト１０１に含まれるメモリ１２２、及びアレイコントローラ１０２に含まれるメモリ１３２についても、酸化物半導体トランジスタを用いた記憶装置を用いてもよい。
【００６６】
＜＜酸化物半導体トランジスタの構成＞＞
まず、図３に、本実施の形態の酸化物半導体トランジスタの構成を示す。図３（Ａ）乃至図３（Ｃ）に示すトランジスタ４４０ａは、トップゲート構造であり、酸化物半導体層を活性層として有する酸化物半導体トランジスタの一例である。図３（Ａ）は平面図であり、図３（Ａ）中の一点鎖線Ｘ１−Ｘ２で切断した断面が図３（Ｂ）に相当し、図３（Ａ）中の一点鎖線Ｙ１−Ｙ２で切断した断面が図３（Ｃ）に相当する。
【００６７】
チャネル長方向の断面図である図３（Ｂ）及びチャネル幅方向の断面図である図３（Ｃ）に示すように、トランジスタ４４０ａを含む半導体装置は、下地絶縁層４３６が設けられた絶縁表面を有する基板４００上に、酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁層４０２、ゲート電極層４０１、ゲート電極層４０１の側面に設けられた側壁絶縁層４１２、ゲート電極層４０１上に設けられた絶縁層４１３、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上に設けられた層間絶縁層４１７、層間絶縁層４１７上に設けられた層間絶縁層４１５、トランジスタ４４０ａを覆う絶縁層４０７を有する。なお、図面をわかりやすくするため、図３（Ａ）では一部の構成要素の記載を省略している。
【００６８】
また、本実施の形態に示す下地絶縁層４３６は、第１の下地絶縁層４３６ａ及び第２の下地絶縁層４３６ｂの積層により構成する例を示している。また、本実施の形態に示すゲート絶縁層４０２は、第１のゲート絶縁層４０２ａ及び第２のゲート絶縁層４０２ｂの積層により構成する例を示している。第１の下地絶縁層４３６ａ、第２のゲート絶縁層４０２ｂ、層間絶縁層４１７は、水素、水分、水素化物、または水酸化物などの不純物や、酸素に対するバリア性を有する材料を用いることが好ましい。上記絶縁層にバリア性を有する材料を適用することで、外部からの不純物の浸入を防ぐとともに、酸化物半導体層４０３、第２の下地絶縁層４３６ｂ、第１のゲート絶縁層４０２ａからの酸素の脱離を防ぐことができる。
【００６９】
層間絶縁層４１５はトランジスタ４４０ａによる凹凸を平坦化するように設けられており、該上面の高さ（基板４００表面からの垂直距離）は側壁絶縁層４１２、及び絶縁層４１３と概略同じである。また、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面の高さは、層間絶縁層４１５、側壁絶縁層４１２、及び絶縁層４１３の上面の高さより低く、ゲート電極層４０１の上面の高さより高い。
【００７０】
また、図３において、絶縁層４０７は、層間絶縁層４１５、層間絶縁層４１７、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、側壁絶縁層４１２、絶縁層４１３と接して設けられている。
【００７１】
なお、本明細書中において、酸化物半導体層４０３中のゲート電極層４０１と重畳する領域を、チャネル形成領域と言い、酸化物半導体層４０３中のソース電極層４０５ａと接する領域をソース領域と言い、酸化物半導体層４０３中のドレイン電極層４０５ｂと接する領域をドレイン領域と言う。また、酸化物半導体層４０３中のチャネル形成領域とソース領域の間の領域をオフセット領域４０６ａと言い、チャネル形成領域とドレイン領域の間の領域をオフセット領域４０６ｂと言う。オフセット領域４０６ａ、及びオフセット領域４０６ｂは、酸化物半導体層４０３中の側壁絶縁層４１２と重畳する位置に形成される。
【００７２】
すなわち、チャネル形成領域、ソース領域、ドレイン領域、オフセット領域４０６ａ、オフセット領域４０６ｂは、自己整合により形成される。なお、オフセット領域を設けることによりゲート電極層４０１とソース電極層４０５ａ間に生じる寄生容量を低減することができる。また、ゲート電極層４０１とドレイン電極層４０５ｂ間に生じる寄生容量を低減することができる。
【００７３】
また、自己整合によりチャネル形成領域が形成されるため、トランジスタの微細化が実現し易く、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作が可能となる。
【００７４】
一方、後述する作製工程において、酸化物半導体層４０３に、ゲート電極層４０１をマスクとして、酸化物半導体の導電性を変化させる不純物元素が添加される場合は、ソース領域及びチャネル形成領域との間、並びに、ドレイン領域及びチャネル形成領域との間に、自己整合的に低抵抗領域が形成される。当該低抵抗領域が形成されると、トランジスタ４４０ａのオン抵抗を低減し、動作速度を向上させることができる。
【００７５】
酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００７６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００７７】
例えば、酸化物半導体層４０３として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００７８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００７９】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【００８０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００８１】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００８２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【００８３】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００８４】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００８５】
また、酸化物半導体を半導体層中のチャネル形成領域に用いたトランジスタは、酸化物半導体を高純度化することにより、オフ電流（上述のように、オフ状態のとき、例えばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流）を十分に低くすることが可能である。例えば、加熱成膜により水素や水酸基を酸化物半導体中に含ませないようにし、または成膜後の加熱により膜中から除去し、高純度化を図ることができる。高純度化されることにより、チャネル形成領域にＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタで、チャネル長が１０μｍ、半導体膜の膜厚が３０ｎｍ、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０−１３Ａ以下とすることが可能である。またチャネル幅あたりのオフ電流（オフ電流をトランジスタのチャネル幅で除した値）を１×１０−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。
【００８６】
なお酸化物半導体を高純度化して極小となるオフ電流を検出するためには、比較的サイズの大きいトランジスタを作製し、オフ電流を測定することで、実際に流れるオフ電流を見積もることができる。図１２にはサイズの大きいトランジスタとして、チャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌを３μｍとした際に、温度を１５０℃、１２５℃、８５℃、２７℃と変化させた際のチャネル幅Ｗ１μｍあたりのオフ電流をアレニウスプロットした図を示す。図１２に示されるように、オフ電流は３×１０−２６Ａ／μｍと極めて小さいことがわかる。なお、昇温してオフ電流を測定したのは、室温では電流が極めて小さいため、測定が困難だったためである。
【００８７】
本実施の形態に開示する酸化物半導体膜は、例えば、非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【００８８】
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
【００８９】
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
【００９０】
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
【００９１】
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
【００９２】
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
【００９３】
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【００９４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００９５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【００９６】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
【００９７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
【００９８】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【００９９】
なお、酸化物半導体層を構成する酸素の一部は窒素で置換されてもよい。
【０１００】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば非晶質状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１０１】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている算術平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現できる。また、Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０１０２】
酸化物半導体層の厚さは、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１０３】
図４（Ａ）乃至図４（Ｄ）及び図５（Ａ）乃至図５（Ｄ）にトランジスタ４４０ａを有する半導体装置の作製方法の一例を示す。
【０１０４】
まず、基板４００上に、第１の下地絶縁層４３６ａ及び第２の下地絶縁層４３６ｂを有する下地絶縁層４３６を形成する（図４（Ａ）参照）。
【０１０５】
基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【０１０６】
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０３を含むトランジスタ４４０ａを直接作製してもよいし、他の作製基板に酸化物半導体層４０３を含むトランジスタ４４０ａを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ４４０ａとの間に剥離層を設けるとよい。
【０１０７】
下地絶縁層４３６としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多いものを指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多いものを指すものとする。ここで、酸素及び窒素の含有量は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）または水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  ｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定するものとする。
【０１０８】
また、下地絶縁層４３６として、熱酸化膜を用いてもよい。熱酸化膜は、基板を酸化性雰囲気中で熱処理することで、基板表面を酸化させて形成することができる。例えば、基板４００として単結晶シリコン基板を用いて、酸素を含む雰囲気や水蒸気を含む雰囲気中で、９００℃乃至１２００℃で数時間の熱処理を行うことで、基板４００の表面に熱酸化膜を形成することができる。
【０１０９】
また、下地絶縁層４３６は、単層でも積層でもよいが、後述する酸化物半導体層４０３に近い方から順に、層中（バルク中）に少なくとも化学量論比を超える量の酸素が存在する絶縁層、及び、水素、水分、水素化物、または水酸化物などの不純物や、酸素に対するバリア性を有する絶縁層の積層であると、酸化物半導体層４０３に酸素を供給、かつ、酸化物半導体層４０３からの酸素の脱離を抑制することができるので好適である。本実施の形態では、下地絶縁層４３６として、第１の下地絶縁層４３６ａと第２の下地絶縁層４３６ｂの積層を用いる。また、基板４００上に形成する第１の下地絶縁層４３６ａは、窒化シリコンや酸化アルミニウムなどの、水素、水分、水素化物、または水酸化物などの不純物や、酸素に対するバリア性を有する材料を用いることが好ましい。また、第１の下地絶縁層４３６ａ上に形成する第２の下地絶縁層４３６ｂは酸化物半導体層４０３と接するため、層中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましい。例えば、第２の下地絶縁層４３６ｂとして、酸化シリコンを用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このような第２の下地絶縁層４３６ｂを用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。酸化物半導体層４０３へ酸素を供給することにより、酸化物半導体層４０３中の酸素欠損を補填することができる。
【０１１０】
本実施の形態では、基板４００として単結晶シリコン基板を用い、第１の下地絶縁層４３６ａとして基板４００上にプラズマＣＶＤ法により厚さ５０ｎｍの窒化シリコンを形成し、第１の下地絶縁層４３６ａ上に第２の下地絶縁層４３６ｂとして厚さ３００ｎｍの酸化シリコンを形成する。
【０１１１】
下地絶縁層４３６形成時の温度は、基板４００が耐えうる温度以下で、より高いほうが好ましい。例えば、基板４００を３５０℃以上４５０℃以下の温度に加熱しながら下地絶縁層４３６を形成する。なお、下地絶縁層４３６形成時の温度は一定であることが好ましい。例えば、下地絶縁層４３６の形成を、基板４００を３５０℃に加熱して行う。
【０１１２】
また、下地絶縁層４３６の形成後、減圧下、窒素雰囲気下、希ガス雰囲気下、または超乾燥エア窒素雰囲気下において、加熱処理を行ってもよい。加熱処理により下地絶縁層４３６に含まれる水素、水分、水素化物、または水酸化物などの濃度を低減することができる。加熱処理温度は、基板４００が耐えうる温度以下で、より高い温度で行うことが好ましい。具体的には、下地絶縁層４３６の成膜温度以上、基板４００の歪点以下で行うことが好ましい。
【０１１３】
なお、下地絶縁層４３６の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
【０１１４】
第２の下地絶縁層４３６ｂの層中（バルク中）に少なくとも化学量論比を超える量の酸素が存在するためには、第２の下地絶縁層４３６ｂに酸素を供給してもよい。
【０１１５】
酸素の供給により、第２の下地絶縁層４３６ｂを構成する元素と水素の間の結合、或いは該元素と水酸基の間の結合を切断するとともに、これらの水素または水酸基が酸素と反応することで水を生成するため、酸素の供給後に加熱処理を行うと、不純物である水素または水酸基が、水として脱離しやすくなる。このため、第２の下地絶縁層４３６ｂへ酸素を供給した後に加熱処理を行ってもよい。その後、さらに第２の下地絶縁層４３６ｂに酸素を供給し、第２の下地絶縁層４３６ｂを酸素過剰な状態としてもよい。また、第２の下地絶縁層４３６ｂへの酸素の供給と加熱処理は、それぞれを交互に複数回行ってもよい。また、加熱処理と酸素の供給を同時に行ってもよい。
【０１１６】
次に、下地絶縁層４３６上に酸化物半導体層４０３をスパッタリング法により形成する（図４（Ｂ）参照）。
【０１１７】
酸化物半導体層４０３の形成工程において、酸化物半導体層４０３に水素、又は水がなるべく含まれないようにするために、酸化物半導体層４０３の成膜の前処理として、スパッタリング装置の予備加熱室で下地絶縁層４３６が形成された基板を予備加熱し、基板及び下地絶縁層４３６に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
【０１１８】
下地絶縁層４３６において酸化物半導体層４０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。
【０１１９】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、下地絶縁層４３６の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１２０】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、下地絶縁層４３６表面の凹凸状態に合わせて適宜設定すればよい。
【０１２１】
平坦化処理は、例えば、第２の下地絶縁層４３６ｂとして用いる酸化シリコン層表面に化学的機械研磨法により研磨処理（研磨条件：ポリウレタン系研磨布、シリカ系スラリー、スラリー温度室温、研磨圧０．００１ＭＰａ、研磨時回転数（テーブル／スピンドル）６０ｒｐｍ／５６ｒｐｍ、研磨時間０．５分）を行い、酸化シリコン層表面における平均面粗さ（Ｒａ）を約０．１５ｎｍとすればよい。
【０１２２】
なお、酸化物半導体層４０３を形成するためのスパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１２３】
なお、酸化物半導体層４０３は、酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で形成して、酸素を多く含むまたは酸素が過飽和な状態（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている状態）とすることが好ましい。
【０１２４】
例えば、スパッタリング法を用いて酸化物半導体層を形成する場合、スパッタリングガスの酸素の占める割合が多い条件で行うことが好ましく、スパッタリングガスを酸素ガス１００％として行うことが好ましい。スパッタリングガス中の酸素ガスの占める割合が多い条件、特に酸素ガス１００％で成膜すると、例えば形成温度を３００℃以上としても、酸化物半導体層中からのＺｎの放出が抑えられる。
【０１２５】
酸化物半導体層４０３は、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体層表面に付着する恐れのない工程を適宜選択することが好ましい。具体的には、酸化物半導体層４０３の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層４０３のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層４０３の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０１２６】
また、酸化物半導体層４０３中のナトリウム（Ｎａ）、リチウム（Ｌｉ）、カリウム（Ｋ）などのアルカリ金属の濃度は、Ｎａは５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉは５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋは５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とすることが好ましい。
【０１２７】
本実施の形態においては、酸化物半導体層４０３として、ＡＣ電源装置を有するスパッタリング装置を用いたスパッタリング法により、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ）を形成する。スパッタリング法で作製するためのターゲットとしては、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の金属酸化物ターゲットを用いる。
【０１２８】
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層４０３は緻密な膜とすることができる。
【０１２９】
酸化物半導体層４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１３０】
まず、減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体層４０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層４０３に含まれる不純物の濃度を低減できる。
【０１３１】
また、下地絶縁層４３６と酸化物半導体層４０３を大気に解放せずに連続的に形成してもよい。下地絶縁層４３６と酸化物半導体層４０３とを大気に曝露せずに連続して形成すると、下地絶縁層４３６表面に水素や水分などの不純物が付着することを防止することができる。
【０１３２】
また、酸化物半導体層４０３形成後に、酸化物半導体層４０３中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層４０３に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
【０１３３】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０１３４】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１３５】
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１３６】
また、加熱処理により酸化物半導体層４０３を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体内の酸素欠損が低減され、酸化物半導体層４０３をｉ型（真性）または実質的にｉ型化することができる。この点、シリコンなどのように不純物元素を添加してのｉ型化ではないため、酸化物半導体のｉ型化は従来にない技術思想を含むものといえる。
【０１３７】
脱水化又は脱水素化のための加熱処理は、酸化物半導体層の形成後であれば、島状の酸化物半導体層４０３の形成前に行ってもよく、形成後に行ってもよい。また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【０１３８】
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまう恐れがある。酸化物半導体層において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。
【０１３９】
このため、脱水化又は脱水素化処理を行った酸化物半導体層４０３に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を供給してもよい。
【０１４０】
脱水化又は脱水素化処理を行った酸化物半導体層４０３に、酸素を供給することによって、脱水化または脱水素化処理による不純物の排除工程によって生じた酸化物半導体内の酸素欠損を低減し、酸化物半導体層４０３をｉ型（真性）化することができる。ｉ型（真性）化した酸化物半導体層４０３を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【０１４１】
酸素の供給により、酸化物半導体層４０３を構成する元素と水素の間の結合、或いは該元素と水酸基の間の結合を切断するとともに、これらの水素または水酸基が酸素と反応することで水を生成するため、酸素の供給後に加熱処理を行うと、不純物である水素または水酸基が、水として脱離しやすくなる。このため、酸化物半導体層４０３へ酸素を供給した後に加熱処理を行ってもよい。その後、さらに酸化物半導体層４０３に酸素を供給し、酸化物半導体層４０３を酸素過剰な状態としてもよい。また、酸化物半導体層４０３への酸素の供給と加熱処理は、それぞれを交互に複数回行ってもよい。また、加熱処理と酸素の供給を同時に行ってもよい。
【０１４２】
このように、酸化物半導体層４０３は水素などの不純物が十分に除去されることにより高純度化され、また、十分な酸素が供給されて酸化物半導体層４０３中の酸素欠損が低減されることにより、ｉ型（真性）または実質的にｉ型（真性）化されたものであることが望ましい。
【０１４３】
電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）は、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりｉ型（真性）の酸化物半導体又はｉ型に限りなく近い（実質的にｉ型化した）酸化物半導体とすることができる。チャネルが形成される半導体層にｉ型または実質的にｉ型化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。
【０１４４】
具体的に、高純度化された酸化物半導体層の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層４０３に十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体層４０３を挟むように酸素を多く含む絶縁層（酸化シリコンなど）を接して設けることが好ましい。
【０１４５】
また、酸素を多く含む絶縁層の水素濃度もトランジスタの特性に影響を与えるため重要である。酸素を多く含む絶縁層の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、Ｌ長依存性の増大、さらにＢＴストレス試験において大きく劣化するため、酸素を多く含む絶縁層の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、且つ、酸素を多く含む絶縁層の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
【０１４６】
ここで、水素濃度のＳＩＭＳ分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、層中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる層が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【０１４７】
次いで、酸化物半導体層４０３を島状に加工し、当該島状の酸化物半導体層４０３を覆うゲート絶縁層４４２を形成する。
【０１４８】
なお、ゲート絶縁層４４２の被覆性を向上させるために、酸化物半導体層４０３表面にも上記平坦化処理を行ってもよい。特にゲート絶縁層４４２として膜厚の薄い絶縁層を用いる場合、酸化物半導体層４０３表面の平坦性が良好であることが好ましい。
【０１４９】
ゲート絶縁層４４２の厚さは、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層４４２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１５０】
なお、ゲート絶縁層４４２として、酸化シリコン膜または、酸化窒化シリコン膜をＣＶＤ法で形成する際、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行うことが好ましい。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行うこともできる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。１ＧＨｚ以上のマイクロ波を用いて形成した酸化シリコン膜または、酸化窒化シリコン膜は、ゲート絶縁層４４２の膜中および酸化物半導体層４０３との界面の固定電荷が、通常のプラズマＣＶＤで成膜した酸化シリコン膜、または酸化窒化シリコン膜より少ない。そのためトランジスタの閾値電圧等の電気特性の信頼性を高くすることができる。
【０１５１】
また、ゲート絶縁層４４２は、単層でも積層でもよいが、酸化物半導体層４０３に近い方から順に、層中（バルク中）に少なくとも化学量論比を超える量の酸素が存在する絶縁層、及び、水素、水分、水素化物、または水酸化物などの不純物や、酸素に対するバリア性を有する絶縁層の積層であると、酸化物半導体層４０３に酸素を供給、かつ、酸化物半導体層４０３からの酸素の脱離を抑制することができるので好適である。ゲート絶縁層４４２の材料としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。本実施の形態では、ゲート絶縁層４４２として、第１のゲート絶縁層４４２ａ及び第２のゲート絶縁層４４２ｂを積層する。
【０１５２】
また、一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の厚さが薄いほど（対向する二つの電極間距離が短いほど）、また、誘電体の誘電率が大きいほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くすると、二つの電極間に生じるリーク電流が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくなる。
【０１５３】
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、前述した容量素子として機能する（以下、「ゲート容量」ともいう）。なお、半導体層の、ゲート絶縁層を介してゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極と、チャネル形成領域が容量素子の二つの電極として機能し、ゲート絶縁層が容量素子の誘電体として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を増やすためにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といった問題が生じやすい。
【０１５４】
そこで、ゲート絶縁層４４２として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いると、ゲート絶縁層４４２を厚くしても、ゲート電極層４０１と酸化物半導体層４０３間の容量値を十分確保することが可能となる。
【０１５５】
例えば、ゲート絶縁層４４２として誘電率が大きいｈｉｇｈ−ｋ材料を用いると、ゲート絶縁層４４２を厚くしても、ゲート絶縁層４４２に酸化シリコンを用いた場合と同等の容量値を実現できるため、ゲート電極層４０１と酸化物半導体層４０３間に生じるリーク電流を低減できる。また、ゲート電極層４０１と同じ層を用いて形成された配線と、該配線と重畳する他の配線との間に生じるリーク電流を低減できる。なお、ゲート絶縁層４４２をｈｉｇｈ−ｋ材料と、上記材料との積層構造としてもよい。
【０１５６】
ゲート絶縁層４４２は、酸化物半導体層４０３と接する部分において酸素を含むことが好ましい。本実施の形態においては、酸化物半導体層４０３と接する第１のゲート絶縁層４４２ａは、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましい。例えば、第１のゲート絶縁層４４２ａとして、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、第１のゲート絶縁層４４２ａとして、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜を第１のゲート絶縁層４４２ａとして用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。さらに、第１のゲート絶縁層４４２ａは、作製するトランジスタのサイズや第１のゲート絶縁層４４２ａの段差被覆性を考慮して形成することが好ましい。
【０１５７】
第１のゲート絶縁層４４２ａの形成後、第１のゲート絶縁層４４２ａに酸素を供給して第１のゲート絶縁層４４２ａを酸素過剰な状態とすると、第１のゲート絶縁層４４２ａから酸化物半導体層４０３へ酸素を供給できるので好適である。
【０１５８】
酸素の供給により、第１のゲート絶縁層４４２ａを構成している元素と水素の間の結合、或いは該元素と水酸基の間の結合を切断するとともに、これら水素、または水酸基が、酸素と反応することで水を生成するため、酸素の供給後に加熱処理を行うことで、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。すなわち、第１のゲート絶縁層４４２ａ中の不純物濃度をさらに低減することができる。このため、第１のゲート絶縁層４４２ａへ酸素を供給した後に加熱処理を行ってもよい。その後、さらに第１のゲート絶縁層４４２ａに酸素を供給し、第１のゲート絶縁層４４２ａを酸素過剰な状態としてもよい。また、第１のゲート絶縁層４４２ａへの酸素の供給と加熱処理は、それぞれを交互に複数回行ってもよい。また、加熱処理と酸素の供給を同時に行ってもよい。
【０１５９】
次いで、第１のゲート絶縁層４４２ａ上に、第２のゲート絶縁層４４２ｂを形成する。これにより、酸化物半導体層４０３上に、第１のゲート絶縁層４４２ａ及び第２のゲート絶縁層４４２ｂの積層であるゲート絶縁層４４２が形成される。（図４（Ｃ）参照）。第２のゲート絶縁層４４２ｂは、窒化シリコンや酸化アルミニウムなどの、水素、水分、水素化物、または水酸化物などの不純物や、酸素に対するバリア性を有する材料を用いることが好ましい。
【０１６０】
また、ゲート絶縁層４４２を形成する前に、酸素、一酸化二窒素、もしくは希ガス（代表的にはアルゴン）などを用いたプラズマ処理により、酸化物半導体層４０３の表面に付着した水分や有機物などの不純物を除去することが好ましい。
【０１６１】
次に、ゲート絶縁層４４２上に、ゲート電極層４０１を形成するための導電層４０４（図示せず）、及び絶縁層４１３を形成するための絶縁層４０８（図示せず）の積層を形成し、第１のフォトリソグラフィ工程により導電層４０４及び絶縁層４０８の一部を選択的にエッチングして、ゲート電極層４０１及び絶縁層４１３の積層を形成する（図４（Ｄ）参照）。
【０１６２】
なお、特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。
【０１６３】
本実施の形態では、導電層４０４として、スパッタリング法によりゲート絶縁層４４２上に厚さ３０ｎｍの窒化タンタルを形成し、該窒化タンタル上に厚さ１３５ｎｍのタングステンを形成する。また、絶縁層４０８として、プラズマＣＶＤ法により厚さ２００ｎｍの酸化窒化シリコンを形成する。
【０１６４】
導電層４０４及び絶縁層４０８の一部を選択的にエッチングして、ゲート電極層４０１及び絶縁層４１３を形成するためのレジストマスクは、印刷法やインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１６５】
また、ゲート電極層４０１及び絶縁層４１３を形成するためのエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。なお、微細なパターンを形成するためには、異方性エッチングが可能なドライエッチング法を用いることが好ましい。
【０１６６】
導電層４０４及び絶縁層４０８のエッチングをドライエッチング法で行う場合は、エッチングガスとしてハロゲン元素を含むガスを用いることができる。ハロゲン元素を含むガスの一例としては、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩化炭素（ＣＣｌ４）などを代表とする塩素系ガス、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）もしくはトリフルオロメタン（ＣＨＦ３）などを代表とするフッ素系ガス、臭化水素（ＨＢｒ）または酸素を適宜用いることができる。また用いるエッチング用ガスに不活性ガスを添加してもよい。また、ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１６７】
後にゲート電極層４０１となる導電層４０４の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、導電層４０４としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。導電層４０４は、単層構造としてもよいし、積層構造としてもよい。
【０１６８】
また、導電層４０４の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１６９】
また、ゲート絶縁層４４２と接する導電層４０４の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物や、窒素を含むＩｎ−Ｓｎ系酸化物や、窒素を含むＩｎ−Ｇａ系酸化物や、窒素を含むＩｎ−Ｚｎ系酸化物や、窒素を含む酸化錫や、窒素を含む酸化インジウムや、金属窒化物（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの材料は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリオフのスイッチング素子を実現できる。
【０１７０】
絶縁層４１３の材料は、代表的には酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁材料を用いることができる。絶縁層４１３は、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。
【０１７１】
次に、ゲート電極層４０１及び絶縁層４１３上に絶縁層４１１（図示せず）を形成し、絶縁層４１１をエッチングして側壁絶縁層４１２を形成する。さらに、ゲート電極層４０１及び側壁絶縁層４１２をマスクとして、ゲート絶縁層４４２をエッチングし、ゲート絶縁層４０２（第１のゲート絶縁層４０２ａ及び第２のゲート絶縁層４０２ｂ）を形成する（図５（Ａ）参照）。
【０１７２】
絶縁層４１１は、絶縁層４１３と同様な材料及び方法を用いて形成することができる。本実施の形態では、ＣＶＤ法により形成した酸化窒化シリコン膜を用いる。
【０１７３】
次いで、酸化物半導体層４０３、ゲート絶縁層４０２、ゲート電極層４０１、側壁絶縁層４１２、及び絶縁層４１３上に、後にソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電層４４５を形成する（図５（Ｂ）参照）。
【０１７４】
導電層４４５は、後の加熱処理に耐えられる材料を用いる。例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等から選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム（Ａｌ）、銅（Ｃｕ）等の低抵抗な金属膜の下側又は上側の一方または双方にチタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）等の高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。低抵抗な金属膜の下側又は上側の一方または双方に、高融点金属膜またはそれらの金属窒化物膜を積層すると、低抵抗な金属膜の金属の移動（拡散）を阻害できるので好適である。すなわち、導電層４４５を、第１の導電層、第２の導電層である金属膜、及び第３の導電層の積層とし、第２の導電層として低抵抗な導電層を用いる。第１の導電層及び第３の導電層の少なくとも一方に、第２の導電層の金属の移動を阻害できる材料を用いる。また、第２の導電層上の第３の導電層は、当該第２の導電層の端部を覆う構成にすると、第２の導電層の端部からの金属の移動を抑制することができるので好適である。
【０１７５】
例えば導電層４４５として、タングステン（Ｗ）、銅（Ｃｕ）、窒化タンタルを積層したものを用い、低抵抗な銅（Ｃｕ）を、銅の移動を阻害するタングステン（Ｗ）及び窒化タンタルで挟めばよい。
【０１７６】
また、導電層４４５としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物に酸化シリコンを含ませたものを用いることができる。
【０１７７】
本実施の形態では、導電層４４５として、スパッタリング法により厚さ３０ｎｍのタングステンを形成する。
【０１７８】
導電層４４５は、第２のフォトリソグラフィ工程により形成する。具体的には、導電層４４５上にレジストマスクを形成し、導電層４４５の一部を選択的にエッチングした後、レジストマスクを除去して島状の導電層４４５を形成する。なお、該エッチング工程では、ゲート電極層４０１と重畳する部分の導電層４４５の除去は行わない。
【０１７９】
導電層４４５として厚さ３０ｎｍのタングステン層を用いる場合、該導電層のエッチングは、例えばドライエッチング法により、タングステン層の一部を選択的にエッチング（エッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、電源電力３０００Ｗ、バイアス電力１４０Ｗ、圧力０．６７Ｐａ）して、島状のタングステン層を形成すればよい。
【０１８０】
この時、導電層４４５の形成により露出した酸化物半導体層４０３の表面には、導電層４４５を構成する元素や、処理室内に存在する元素、エッチングに用いたエッチングガスを構成する元素が不純物として付着する場合がある。
【０１８１】
不純物が付着すると、トランジスタのオフ電流の増加、或いはトランジスタの電気的特性の劣化がもたらされやすい。また、酸化物半導体層４０３に寄生チャネルが生じやすくなり、電気的に分離されるべき電極や配線が酸化物半導体層４０３を介して電気的に接続されやすくなる。
【０１８２】
また、不純物によっては、酸化物半導体層４０３内（バルク内）の表面近傍に混入し、酸化物半導体層４０３中の酸素を引き抜いてしまい、酸化物半導体層４０３の表面及び表面近傍に酸素欠損が形成されることがある。例えば、上述したエッチングガスに含まれる塩素やボロンや、処理室の構成材料であるアルミニウムは、酸化物半導体層４０３が低抵抗化（ｎ型化）する要因の一つとなりうる。
【０１８３】
そこで、導電層４４５を形成するためのエッチングが終了した後、酸化物半導体層４０３の表面に付着した不純物を除去するための洗浄処理（不純物除去処理）を行うことが好ましい。
【０１８４】
不純物除去処理は、プラズマ処理、または溶液による処理によって行うことができる。プラズマ処理としては、酸素プラズマ処理または一酸化二窒素プラズマ処理などを用いることができる。また、プラズマ処理として希ガス（代表的にはアルゴン）を用いてもよい。
【０１８５】
また、溶液による洗浄処理としては、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、希フッ酸、シュウ酸などの酸性の溶液、水などを用いて行うことができる。例えば、希フッ酸を用いる場合、５０ｗｔ％フッ酸を、水で１／１０２乃至１／１０５程度、好ましくは１／１０３乃至１／１０５程度に希釈した希フッ酸を使用する。すなわち、濃度が０．５重量％乃至５×１０−４重量％の希フッ酸、好ましくは５×１０−２重量％乃至５×１０−４重量％の希フッ酸を洗浄処理に用いることが望ましい。洗浄処理により、酸化物半導体層４０３の表面に付着した上記不純物を除去することができる。
【０１８６】
また、希フッ酸溶液を用いて不純物除去処理を行うと、酸化物半導体層４０３の表面をエッチングすることができる。すなわち、酸化物半導体層４０３の表面に付着した不純物や、酸化物半導体層４０３内の表面近傍に混入した不純物を、酸化物半導体層４０３の一部とともに除去することができる。これにより、酸化物半導体層４０３の、導電層４４５と重畳する領域の膜厚が、重畳しない領域の膜厚より大きくなる場合がある。すなわち、酸化物半導体層４０３の、ソース電極層４０５ａ及びドレイン電極層４０５ｂと重畳する領域の膜厚が、重畳しない領域の膜厚より大きくなる場合がある。例えば、１／１０３希釈フッ酸（０．０５％フッ酸）で、ＩＧＺＯ膜を処理すると、１秒あたり１〜３ｎｍ膜厚が減少し、２／１０５希釈フッ酸（０．００２５％フッ酸）で、ＩＧＺＯ膜を処理すると、１秒あたり０．１ｎｍ程度膜厚が減少する。
【０１８７】
不純物除去処理を行うことで、ＳＩＭＳを用いた分析により得られる濃度のピーク値において、半導体層表面における塩素濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。また、半導体層表面におけるボロン濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。また、半導体層表面におけるアルミニウム濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。
【０１８８】
不純物除去処理を行うことで、安定した電気特性を有する信頼性の高いトランジスタを実現することができる。なお、ゲート絶縁層４０２形成後にも不純物除去処理を行っても構わない。
【０１８９】
次に、島状の導電層４４５上に絶縁層４４７を形成し、絶縁層４４７上に絶縁層４４６を形成する（図５（Ｃ）参照）。
【０１９０】
絶縁層４４７は、第２のゲート絶縁層４０２ｂ、第１の下地絶縁層４３６ａと同様の材料及び方法で形成することができる。絶縁層４４６は、絶縁層４１３と同様の材料及び方法を用いて形成することができる。絶縁層４４７は、窒化シリコンや酸化アルミニウムなどの、水素、水分、水素化物、または水酸化物などの不純物や、酸素に対するバリア性を有する材料を用いることが好ましい。本実施の形態では、絶縁層４４７としてスパッタリング法により酸化アルミニウムを１０ｎｍの厚さで形成する。酸化アルミニウムを高密度（密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４４０ａに安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
【０１９１】
また、絶縁層４４６は、これまで基板４００上に形成された層により生じる凹凸を平坦化できる厚さで形成する。本実施の形態では、絶縁層４４６としてＣＶＤ法により酸化窒化シリコンを３００ｎｍの厚さで形成する。
【０１９２】
絶縁層４４７の形成後、絶縁層４４７に酸素を供給して絶縁層４４７を酸素過剰な状態とすると、絶縁層４４７から酸化物半導体層４０３へ酸素を供給できるので好適である。
【０１９３】
酸素の供給により、絶縁層を構成している元素と水素の間の結合、或いは該元素と水酸基の間の結合を切断するとともに、これら水素、または水酸基が、酸素と反応することで水を生成するため、酸素の供給後に加熱処理を行うことで、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。すなわち、絶縁層４４７又は絶縁層４４６、あるいはその両方中の不純物濃度をさらに低減することができる。このため、絶縁層４４７又は絶縁層４４６、あるいはその両方へ酸素を供給した後に加熱処理を行ってもよい。その後、さらに絶縁層４４７又は絶縁層４４６、あるいはその両方に酸素を供給し、絶縁層４４７又は絶縁層４４６、あるいはその両方を酸素過剰な状態としてもよい。また、絶縁層４４７又は絶縁層４４６、あるいはその両方への酸素の供給と加熱処理は、それぞれを交互に複数回行ってもよい。また、加熱処理と酸素の供給を同時に行ってもよい。
【０１９４】
次に絶縁層４４７、絶縁層４４６及び導電層４４５に化学的機械研磨法により研磨処理を行い、絶縁層４１３が露出するよう絶縁層４４７、絶縁層４４６及び導電層４４５の一部を除去する。
【０１９５】
該研磨処理によって、絶縁層４４６を層間絶縁層４１５に加工し、絶縁層４４７を層間絶縁層４１７に加工し、ゲート電極層４０１上の導電層４４５を除去してソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する。
【０１９６】
本実施の形態では、絶縁層４４６、絶縁層４４７及び導電層４４５の除去に化学的機械研磨法を用いたが、他の切削（研削、研磨）方法を用いてもよい。また、ゲート電極層４０１上の導電層４４５を除去する工程において、化学的機械研磨法などの切削（研削、研磨）法の他、エッチング（ドライエッチング、ウェットエッチング）法や、プラズマ処理などを組み合わせてもよい。例えば、化学的機械研磨法による除去工程後、ドライエッチング法やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。切削（研削、研磨）方法に、エッチング法、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、絶縁層４４６、絶縁層４４７及び導電層４４５の材料、厚さ、及び表面の凹凸状態に合わせて適宜設定すればよい。
【０１９７】
なお、本実施の形態においては、ソース電極層４０５ａ、ドレイン電極層４０５ｂはゲート電極層４０１側面に設けられた側壁絶縁層４１２の側面に接するように設けられている。また、ソース電極層４０５ａ、及びドレイン電極層４０５ｂは、側壁絶縁層４１２を側壁絶縁層４１２の側面の上端部よりやや低い位置まで覆っている。ソース電極層４０５ａ、及びドレイン電極層４０５ｂの形状は導電層４４５を除去する研磨処理の条件によって異なり、本実施の形態に示すように、側壁絶縁層４１２、及び絶縁層４１３の研磨処理された表面より厚さ方向に後退した形状となる場合がある。しかし、研磨処理の条件によっては、ソース電極層４０５ａ、及びドレイン電極層４０５ｂの上端部と、側壁絶縁層４１２の上端部とは概略一致する場合もある。
【０１９８】
以上の工程で、本実施の形態のトランジスタ４４０ａが作製される（図５（Ｄ）参照）。
【０１９９】
トランジスタ４４０ａは作製工程において、ゲート電極層４０１、絶縁層４１３、及び側壁絶縁層４１２上に設けられた導電層４４５を化学機械研磨処理することによって除去し導電層４４５を分断することによって、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する。
【０２００】
また、ソース電極層４０５ａ、及びドレイン電極層４０５ｂは、露出した酸化物半導体層４０３上面、及び側壁絶縁層４１２と接して設けられている。よって、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体層４０３とが接する領域（ソース領域又はドレイン領域）と、ゲート電極層４０１との距離は、側壁絶縁層４１２のチャネル長方向の幅となり、より微細化が達成できる他、作製工程におけるばらつきをより少なくすることができる。
【０２０１】
また、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体層４０３とが接する領域（ソース領域又はドレイン領域）と、ゲート電極層４０１との距離を短くすることができるため、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体層４０３とが接する領域（ソース領域又はドレイン領域）、及びゲート電極層４０１間の抵抗が減少し、トランジスタ４４０ａのオン特性を向上させることが可能となる。
【０２０２】
また、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程におけるゲート電極層４０１上の導電層４４５を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきが少ない微細な構造を有するトランジスタ４４０ａを歩留まりよく作製することができる。
【０２０３】
なお、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程におけるゲート電極層４０１上の導電層４４５を除去する工程において、絶縁層４１３の一部、又は絶縁層４１３全部を除去してもよい。図６（Ｃ）に、絶縁層４１３を全部除去し、ゲート電極層４０１が露出しているトランジスタ４４０ｃの例を示す。また、ゲート電極層４０１も上方の一部が除去されてもよい。トランジスタ４４０ｃのようにゲート電極層４０１を露出する構造は、トランジスタ４４０ｃ上に他の配線や半導体素子を積層する集積回路において用いることができる。
【０２０４】
トランジスタ４４０ａ上に保護絶縁層となる緻密性の高い無機絶縁層（代表的には酸化アルミニウム層）を設けてもよい。
【０２０５】
本実施の形態では、絶縁層４１３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、側壁絶縁層４１２、層間絶縁層４１７、及び層間絶縁層４１５上に接して絶縁層４０７を形成する（図３（Ｂ）参照）。
【０２０６】
また、層間絶縁層４１７を形成せず、層間絶縁層４１５として保護絶縁層となる緻密性の高い無機絶縁層（代表的には酸化アルミニウム層）を設けてもよい。図６（Ｂ）にソース電極層４０５ａ及びドレイン電極層４０５ｂと層間絶縁層４１５との間に層間絶縁層４１７を形成しないトランジスタ４４０ｂの例を示す。
【０２０７】
また、絶縁層４０７は単層でも積層でもよく、少なくとも酸化アルミニウム層を含むことが好ましい。
【０２０８】
絶縁層４０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。
【０２０９】
酸化アルミニウム以外の絶縁層４０７に用いる材料としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ガリウムなどの無機絶縁材料などを用いることができる。また、酸化ハフニウム、酸化マグネシウム、酸化ジルコニウム、酸化ランタン、酸化バリウム、又は金属窒化物も用いることができる。
【０２１０】
本実施の形態では、絶縁層４０７としてスパッタリング法により酸化アルミニウムを形成する。酸化アルミニウムを高密度（密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４４０ａ、トランジスタ４４０ｂに安定な電気特性を付与することができる。
【０２１１】
酸化物半導体層４０３上に設けられる絶縁層４０７として用いることのできる酸化アルミニウムは、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
【０２１２】
従って、酸化アルミニウムで形成された絶縁層は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護層として機能する。
【０２１３】
絶縁層４０７は、絶縁層４０７に水、水素等の不純物を混入させない方法（好適にはスパッタリング法など）を適宜用いて形成することが好ましい。
【０２１４】
また、酸化物半導体層の形成時と同様に、成膜室内の残留水分を除去するために、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で形成した絶縁層４０７に含まれる不純物の濃度を低減できる。また、成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０２１５】
絶縁層４０７を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０２１６】
また、トランジスタ起因の表面凹凸を低減するために、トランジスタ上に平坦化絶縁層を形成してもよい。平坦化絶縁層としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、平坦化絶縁層を形成してもよい。
【０２１７】
また、図６（Ａ）に、絶縁層４０７、層間絶縁層４１５及び層間絶縁層４１７にソース電極層４０５ａ、及びドレイン電極層４０５ｂに達する開口４３３ａ、開口４３３ｂを形成し、絶縁層４０７上に、開口４３３ａを介してソース電極層４０５ａと電気的に接続する配線層４３５ａと、開口４３３ｂを介してドレイン電極層４０５ｂに電気的に接続する配線層４３５ｂを形成する例を示す。配線層４３５ａ、配線層４３５ｂを用いて他のトランジスタや素子と接続させ、様々な回路を構成することができる。
【０２１８】
開口４３３ａ、及び開口４３３ｂは、第３のフォトリソグラフィ工程により絶縁層４０７、層間絶縁層４１５及び層間絶縁層４１７の一部を選択的にエッチングして形成することができる。絶縁層４０７、層間絶縁層４１５及び層間絶縁層４１７のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。
【０２１９】
配線層４３５ａ及び配線層４３５ｂは、開口４３３ａ及び開口４３３ｂの形成後、絶縁層４０７上に配線層４３５ａ及び配線層４３５ｂを形成するための導電層を形成し、第４のフォトリソグラフィ工程により該導電層の一部を選択的にエッチングして形成することができる。
【０２２０】
配線層４３５ａ、及び配線層４３５ｂを形成するための導電層は、ゲート電極層４０１、ソース電極層４０５ａ、又はドレイン電極層４０５ｂと同様の材料を用いることができる。
【０２２１】
配線層４３５ａ、及び配線層４３５ｂを形成するための導電層は、後の加熱処理に耐えられる材料を用いる。例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等から選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム（Ａｌ）、銅（Ｃｕ）等の低抵抗な金属膜の下側又は上側の一方または双方にチタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）等の高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。低抵抗な金属膜の下側又は上側の一方または双方に、高融点金属膜またはそれらの金属窒化物膜を積層すると、低抵抗な金属膜の金属の移動（拡散）を阻害できるので好適である。すなわち、配線層４３５ａ、及び配線層４３５ｂを形成するための導電層を、第１の導電層、第２の導電層である金属膜、及び第３の導電層の積層とし、第２の導電層として低抵抗な導電層を用いる。第１の導電層及び第３の導電層の少なくとも一方に、第２の導電層の金属の移動を阻害できる材料を用いる。また、第２の導電層上の第３の導電層は、当該第２の導電層の端部を覆う構成にすると、第２の導電層の端部からの金属の移動を抑制することができるので好適である。
【０２２２】
例えば、配線層４３５ａ、及び配線層４３５ｂを形成するための導電層として、タングステン（Ｗ）、銅（Ｃｕ）、窒化タンタルを積層したものを用い、低抵抗な銅（Ｃｕ）を、銅の移動を阻害するタングステン（Ｗ）及び窒化タンタルで挟めばよい。
【０２２３】
また、配線層４３５ａ、配線層４３５ｂに用いる導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０２２４】
また、配線層４３５ａ及び配線層４３５ｂとして、モリブデンの単層、窒化タンタルと銅との積層、又は窒化タンタルとタングステンとの積層などを用いることができる。
【０２２５】
本実施の形態によれば、半導体装置において、形状や特性のばらつきを少ない微細な構造を有するオン特性の高いトランジスタ４４０ａ、トランジスタ４４０ｂ、トランジスタ４４０ｃを歩留まりよく提供することができる。
【０２２６】
従って、微細化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２２７】
なお、酸化物半導体層４０３を、複数の酸化物半導体層が積層された構造としてもよい。例えば、酸化物半導体層４０３を、第１の酸化物半導体層と第２の酸化物半導体層の積層として、第１の酸化物半導体層と第２の酸化物半導体層に異なる組成の金属酸化物を用いてもよい。
【０２２８】
また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
【０２２９】
この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
【０２３０】
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
【０２３１】
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度及び信頼性をさらに高めることが可能となる。
【０２３２】
また、第１の酸化物半導体層と第２の酸化物半導体層に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体層と第２の酸化物半導体層の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体層４０３の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
【０２３３】
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
【０２３４】
また、トランジスタとしてボトムゲート構造のチャネルエッチング型のトランジスタを用いる場合、バックチャネル側に非晶質酸化物半導体を用いると、ソース電極及びドレイン電極形成時のエッチング処理により酸素欠損が生じ、ｎ型化されやすい。このため、チャネルエッチング型のトランジスタを用いる場合は、バックチャネル側の酸化物半導体層に結晶性を有する酸化物半導体を適用することが好ましい。
【０２３５】
また、酸化物半導体層４０３を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。
【０２３６】
酸化物半導体層４０３を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
【０２３７】
また、酸化物半導体層４０３を複数層の積層構造とし、各酸化物半導体層の形成後に酸素を供給してもよい。酸素の供給は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
【０２３８】
なお本実施の形態に示す酸化物半導体トランジスタは、ゲート絶縁層４０２を介して酸化物半導体層４０３の片側にだけ存在するゲート電極層４０１を少なくとも有していればよいが、酸化物半導体層４０３を間に挟んで存在する一対のゲート電極層を有していてもよい。酸化物半導体トランジスタが、酸化物半導体層４０３を間に挟んで存在する一対のゲート電極層を有している場合、一方のゲート電極層には信号線が接続され、他方のゲート電極層（バックゲートともいう）は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対のゲート電極層に、同じ高さの電位が与えられていてもよいし、バックゲートにのみ接地電位などの固定の電位が与えられていてもよい。バックゲートに与える電位の高さを制御することで、酸化物半導体トランジスタの閾値電圧を制御することができる。酸化物半導体トランジスタの閾値電圧を制御することにより、酸化物半導体トランジスタをノーマリオフに維持することが容易となる。
【０２３９】
図３（Ｂ）に示すトランジスタ４４０ａに、酸化物半導体層４０３を挟んでゲート電極層４０１の反対側（基板４００側）に別のゲート電極層４２１を設けた例を図１１（Ａ）に示す。ゲート電極層４２１（バックゲート）を設けることにより、トランジスタ４４０ａの閾値電圧を制御することがより容易となる。またゲート電極層４２１（バックゲート）を設けた場合、下地絶縁層４３６（第１の下地絶縁層４３６ａ及び第２の下地絶縁層４３６ｂ）は、ゲート絶縁層としても機能する。
【０２４０】
＜＜酸化物半導体トランジスタの別の構成＞＞
図９（Ａ）及び図９（Ｂ）に、図３に示す酸化物半導体トランジスタとは別の構成を有する酸化物半導体トランジスタを示す。図９（Ａ）はトランジスタ３５０の平面図であり、図９（Ｂ）は、図９（Ａ）の一点鎖線Ｅ−Ｆ間の断面図である。なお、図９（Ａ）では、明瞭化のため、トランジスタ３５０の構成要素の一部（例えば、基板３０１、下地絶縁層３０３、及びゲート絶縁層３１３など）を省略している。
【０２４１】
図９（Ａ）及び図９（Ｂ）より、トランジスタ３５０は、基板３０１上に下地絶縁層３０３が設けられており、下地絶縁層３０３上に酸化物半導体層３０５が設けられている。酸化物半導体層３０５に接してソース電極層３３７ａ及びドレイン電極層３３７ｂが設けられており、酸化物半導体層３０５、ソース電極層３３７ａ及びドレイン電極層３３７ｂ上にゲート絶縁層３１３が設けられている。ゲート絶縁層３１３上にゲート電極層３１７が酸化物半導体層３０５の一部、ソース電極層３３７ａの一部及びドレイン電極層３３７ｂの一部に重畳して設けられており、ゲート絶縁層３１３及びゲート電極層３１７上に保護絶縁層３２１が設けられており、保護絶縁層３２１上に層間絶縁層３２３が設けられており、ゲート絶縁層３１３、保護絶縁層３２１及び層間絶縁層３２３に形成された開口３２５ａ及び開口３２５ｂを介して、ソース電極層３３７ａ及びドレイン電極層３３７ｂに接するソース配線３２７ａ及びドレイン配線３２７ｂが設けられている。なお、下地絶縁層３０３及び層間絶縁層３２３は、設けなくてもよい。
【０２４２】
トランジスタ３５０は、ゲート電極層３１７が酸化物半導体層３０５の上方に設けられており、トップゲート構造のトランジスタである。
【０２４３】
酸化物半導体層３０５はチャネル形成領域と、ソース領域及びドレイン領域とを有する。
【０２４４】
トランジスタ３５０において、ゲート絶縁層３１３は酸化物半導体層３０５に含まれる酸素が脱離しないように形成する。又は、ゲート絶縁層３１３は酸化物半導体層３０５に含まれる酸素が脱離する温度より低い温度で形成する。また、マイクロ波を用いたプラズマＣＶＤ法でゲート絶縁層３１３を形成できる。これにより、ゲート絶縁層３１３の形成工程で酸素欠損が生じることを抑制することができる。また、マイクロ波を用いたプラズマＣＶＤ法で形成した絶縁膜は緻密な膜となることから、ゲート絶縁層３１３は緻密な膜である。そのため、ゲート絶縁層３１３を形成した後のトランジスタ３５０の作製工程において、酸化物半導体層３０５に含まれる酸素がゲート絶縁層３１３を通過して外部に放出されることを抑制できる（酸素欠損の発生を抑制できる）。従って、トランジスタ３５０は良好な電気特性を有する。
【０２４５】
ゲート絶縁層３１３は、５ｎｍ以上３００ｎｍ以下とする。また、トランジスタの微細化、又はオン電流及び電界効果移動度を向上させるために、ゲート絶縁層３１３は薄く形成することが好ましい。例えば、５ｎｍ以上５０ｎｍ以下とすることが好ましく、１０ｎｍ以上３０ｎｍ以下とすることがさらに好ましい。
【０２４６】
また、トランジスタの微細化のため、又はトランジスタのオン電流特性を向上させるために、ゲート絶縁層３１３を薄く（例えば２０ｎｍ以下）する場合でも、ゲート絶縁層３１３は緻密な膜であるため、酸化物半導体層３０５に含まれる酸素が脱離してゲート絶縁層３１３を通過して外部に放出されることを抑制できる（酸素欠損の発生を抑制できる）。従って、トランジスタ３５０は微細化しても良好な電気特性を有する。
【０２４７】
なお、図９に示すトランジスタ３５０は、ゲート絶縁層３１３を介して酸化物半導体層３０５の片側にだけ存在するゲート電極層３１７を少なくとも有していればよいが、酸化物半導体層３０５を間に挟んで存在する一対のゲート電極層を有していてもよい。トランジスタ３５０が、酸化物半導体層３０５を間に挟んで存在する一対のゲート電極層を有している場合、一方のゲート電極層には信号線が接続され、他方のゲート電極層（バックゲートともいう）は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対のゲート電極層に、同じ高さの電位が与えられていてもよいし、バックゲートにのみ接地電位などの固定の電位が与えられていてもよい。バックゲートに与える電位の高さを制御することで、酸化物半導体トランジスタの閾値電圧を制御することができる。酸化物半導体トランジスタの閾値電圧を制御することにより、酸化物半導体トランジスタをノーマリオフに維持することが容易となる。
【０２４８】
図９（Ｂ）に示すトランジスタ３５０に、酸化物半導体層３０５を挟んでゲート電極層３１７の反対側（基板３０１側）に別のゲート電極層３３５を設けた例を図１１（Ｂ）に示す。ゲート電極層３３５（バックゲート）を設けることにより、トランジスタ３５０の閾値電圧を制御することがより容易となる。またゲート電極層３３５（バックゲート）を設けた場合、下地絶縁層３０３は、ゲート絶縁層としても機能する。
【０２４９】
ここで、トランジスタ３５０においてゲート電極層３１７が酸化物半導体層のみに重畳しており、当該酸化物半導体層の一部にドーパントが注入されているトランジスタ３６０について説明する。
【０２５０】
図１０（Ａ）及び図１０（Ｂ）に、トランジスタ３６０の平面図及び断面図を示す。図１０（Ａ）はトランジスタ３６０の平面図であり、図１０（Ｂ）は、図１０（Ａ）の一点鎖線Ｇ−Ｈ間の断面図である。なお、図１０（Ａ）では、明瞭化のため、トランジスタ３６０の構成要素の一部（例えば、基板３０１、下地絶縁層３０３、及びゲート絶縁層３１３など）を省略している。
【０２５１】
図１０（Ａ）及び図１０（Ｂ）より、トランジスタ３６０は、トランジスタ３５０の構成において酸化物半導体層３０５が酸化物半導体層３４０に置き換わった構成をしている。
【０２５２】
トランジスタ３６０は、ゲート電極層３１７が酸化物半導体層３４０の上方に設けられており、トップゲート構造のトランジスタである。
【０２５３】
酸化物半導体層３４０は、第１の領域３４２と、第１の領域３４２を介して対向する一対の第２の領域３４４ａ及び第２の領域３４４ｂと、第１の領域３４２、並びに、一対の第２の領域３４４ａ及び第２の領域３４４ｂの間にそれぞれ設けられた一対の第３の領域３４６ａ及び第３の領域３４６ｂとを有する。
【０２５４】
第１の領域３４２、並びに、一対の第２の領域３４４ａ及び第２の領域３４４ｂはドーパントを含まない領域である。一対の第３の領域３４６ａ及び第３の領域３４６ｂはドーパントを含む領域である。第１の領域３４２はチャネル形成領域として機能し、一対の第２の領域３４４ａ及び第２の領域３４４ｂはソース電極層３３７ａ及びドレイン電極層３３７ｂと接することから、少なからず一対の第２の領域３４４ａ及び第２の領域３４４ｂとソース電極層３３７ａ及びドレイン電極層３３７ｂとの界面近傍の領域は抵抗が低減されている。従って、一対の第２の領域３４４ａ及び第２の領域３４４ｂはソース領域及びドレイン領域として機能する。
【０２５５】
トランジスタ３６０は、一対の第３の領域３４６ａ及び第３の領域３４６ｂのようにドーパントが注入された低抵抗な領域を有している。つまり、酸化物半導体層３４０の一部の領域の抵抗が低減されているため、トランジスタ３６０のオン電流及び電界効果移動度を向上させることができる。従って、トランジスタ３６０は、高いオン電流特性及び高い電界効果移動度を有するトランジスタである。
【０２５６】
トランジスタ３６０において、ゲート絶縁層３１３はトランジスタ３５０のゲート絶縁層３１３と同様にして形成することができる。これにより、ゲート絶縁層３１３は緻密な膜となり、形成工程で酸素欠損が生じることを抑制することができる。また、ゲート絶縁層３１３を形成した後のトランジスタ３６０の作製工程において、酸化物半導体層に含まれる酸素がゲート絶縁層３１３を通過して外部に放出されることを抑制できる（酸素欠損の発生を抑制できる）。従って、トランジスタ３６０は良好な電気特性を有する。
【０２５７】
なお、図１０に示すトランジスタ３６０は、ゲート絶縁層３１３を介して酸化物半導体層３４０の片側にだけ存在するゲート電極層３１７を少なくとも有していればよいが、酸化物半導体層３４０を間に挟んで存在する一対のゲート電極層を有していてもよい。トランジスタ３６０が、酸化物半導体層３４０を間に挟んで存在する一対のゲート電極層を有している場合、一方のゲート電極層には信号線が接続され、他方のゲート電極層（バックゲートともいう）は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対のゲート電極層に、同じ高さの電位が与えられていてもよいし、バックゲートにのみ接地電位などの固定の電位が与えられていてもよい。バックゲートに与える電位の高さを制御することで、酸化物半導体トランジスタの閾値電圧を制御することができる。酸化物半導体トランジスタの閾値電圧を制御することにより、酸化物半導体トランジスタをノーマリオフに維持することが容易となる。
【０２５８】
図１０（Ｂ）に示すトランジスタ３６０に、酸化物半導体層３４０を挟んでゲート電極層３１７の反対側（基板３０１側）に別のゲート電極層３３５を設けた例を図１１（Ｃ）に示す。ゲート電極層３３５（バックゲート）を設けることにより、トランジスタ３６０の閾値電圧を制御することがより容易となる。またゲート電極層３３５（バックゲート）を設けた場合、下地絶縁層３０３は、ゲート絶縁層としても機能する。
【０２５９】
なお本実施の形態のトランジスタ４４０ａ、トランジスタ３５０、及びトランジスタ３６０は、それぞれトップゲート構造のトランジスタとしたが、本発明はこれに限られるものではなく、例えばボトムゲート構造としてもよい。
【０２６０】
＜＜記憶装置の構成＞＞
図７に上述の酸化物半導体トランジスタを用いた記憶装置の構成を示す。図７（Ａ）に、当該記憶装置の断面図を、図７（Ｂ）に当該記憶装置の平面図を、図７（Ｃ）に当該記憶装置の回路図をそれぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＡ−Ｂ、及びＣ−Ｄにおける断面に相当する。なお、図７（Ｂ）においては、図７（Ａ）に示す記憶装置の一部の構成要素の記載を省略している。当該酸化物半導体トランジスタを用いた記憶装置は、キャッシュメモリ１０３として用いられる。
【０２６１】
図７（Ａ）及び図７（Ｂ）に示す記憶装置は、下部に第１の半導体層を用いたトランジスタ６６０を有し、上部に第２の半導体層を用いたトランジスタ６６２を有するものである。図７（Ａ）及び図７（Ｂ）では、トランジスタ６６２としては、上述のトランジスタ４４０ａの構造を適用する。ただしトランジスタ６６２として、上述のトランジスタ３５０又はトランジスタ３６０を用いてもよいのは言うでもない。
【０２６２】
また図７（Ａ）及び図７（Ｂ）に示す記憶装置において、トランジスタ６６２はトップゲート構造のトランジスタとしたが、本発明はこれに限られるものではなく、例えばボトムゲート構造としてもよい。
【０２６３】
ここで、第１の半導体層と第２の半導体層は異なる禁制帯幅を持つ半導体材料で形成される層であることが望ましい。例えば、第１の半導体層を酸化物半導体以外の半導体層（シリコンなど）とし、第２の半導体層を酸化物半導体層とすることができる。酸化物半導体層以外の半導体層を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体層を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２６４】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、記憶装置に用いられる材料や記憶装置の構造など、記憶装置の具体的な構成をここで示すものに限定する必要はない。
【０２６５】
図７（Ａ）におけるトランジスタ６６０は、酸化物半導体層とは異なる禁制帯幅を持つ半導体層（例えば、シリコンなど）を含む基板６００に設けられたチャネル形成領域６１６と、チャネル形成領域６１６を挟むように設けられた不純物領域６２０と、不純物領域６２０に接する金属間化合物領域６２４と、チャネル形成領域６１６上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８上に設けられたゲート電極６１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０２６６】
基板６００上にはトランジスタ６６０を囲むように素子分離絶縁層６０６が設けられており、トランジスタ６６０を覆うように絶縁層６２８、及び絶縁層６３０が設けられている。なお、トランジスタ６６０において、ゲート電極６１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域６２０としてもよい。なお、素子分離絶縁層６０６は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）や、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。
【０２６７】
単結晶半導体基板を用いたトランジスタ６６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報（データ）の読み出しを高速に行うことができる。トランジスタ６６０を覆うように絶縁層を２層形成し、トランジスタ６６２及び容量素子６６４の形成前の処理として、該絶縁層２層にＣＭＰ処理を施して、平坦化した絶縁層６２８、絶縁層６３０を形成し、同時にゲート電極６１０の上面を露出させる。
【０２６８】
絶縁層６２８、絶縁層６３０は、代表的には酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁材料を用いることができる。絶縁層６２８、絶縁層６３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
【０２６９】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層６２８、絶縁層６３０を形成してもよい。
【０２７０】
なお、本実施の形態において、絶縁層６２８として窒化シリコン膜、絶縁層６３０として酸化シリコン膜を用いる。
【０２７１】
絶縁層６３０表面において、酸化物半導体層６４４形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁層６３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層６３０上に酸化物半導体層６４４を形成する。
【０２７２】
図７（Ａ）に示すトランジスタ６６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ６６２に含まれる酸化物半導体層６４４は、ｉ型化、または実質的にｉ型化された酸化物半導体を用いることが好ましい。ｉ型化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ６６２を得ることができる。
【０２７３】
トランジスタ６６２は作製工程において、ゲート電極６４８、絶縁層６３７、及び側壁絶縁層６３６上に設けられた導電層を化学機械研磨処理により除去する工程を用いて、ソース電極層及びドレイン電極層として機能する電極層６４２ａ、電極層６４２ｂを形成する。
【０２７４】
よって、トランジスタ６６２は、ソース電極層又はドレイン電極層として機能する電極層６４２ａ、電極層６４２ｂと酸化物半導体層６４４が接する領域（コンタクト領域）と、ゲート電極６４８との距離を短くすることができるため、電極層６４２ａ、電極層６４２ｂと酸化物半導体層６４４とが接する領域（コンタクト領域）、及びゲート電極６４８間の抵抗が減少し、トランジスタ６６２のオン特性を向上させることが可能となる。
【０２７５】
電極層６４２ａ、電極層６４２ｂの形成工程におけるゲート電極６４８上の導電層を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、記憶装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【０２７６】
トランジスタ６６２上には、層間絶縁層６３５、絶縁層６５０が単層または積層で設けられている。本実施の形態では、絶縁層６５０として、酸化アルミニウムを用いる。酸化アルミニウムを高密度（密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ６６２に安定な電気特性を付与することができる。
【０２７７】
また、層間絶縁層６３５及び絶縁層６５０を介して、トランジスタ６６２の電極層６４２ａと重畳する領域には、配線６５４が設けられており、電極層６４２ａと、層間絶縁層６３５と、絶縁層６５０と、配線６５４とによって、容量素子６６４が構成される。すなわち、トランジスタ６６２の電極層６４２ａは、容量素子６６４の一方の電極として機能し、配線６５４は、容量素子６６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子６６４を設けない構成とすることもできる。また、容量素子６６４は、別途、トランジスタ６６２の上方に設けてもよい。
【０２７８】
配線６５３、配線６５４、配線６５５は同一の工程において同時に形成することができる。また、電極層６４２ａとゲート電極６１０が配線６５３により電気的に接続されている。配線６５３は、絶縁層６５０、層間絶縁層６３５、絶縁層６３４、酸化物半導体層６４４、絶縁層６３２、及び絶縁層６３３に形成した開口を介して、電極層６４２ａとゲート電極６１０を電気的に接続する。また、配線６５５は、絶縁層６５０、層間絶縁層６３５、絶縁層６３４、酸化物半導体層６４４、絶縁層６３２、及び絶縁層６３３に形成した他の開口を介して、電極層６４２ｂと電気的に接続する。酸化物半導体層６４４に用いるｉ型または実質的にｉ型化された酸化物半導体は抵抗率が高く、ほぼ絶縁体と見なすことができる。このため、該開口において酸化物半導体層６４４の側面と配線６５３や配線６５５が接触しても、酸化物半導体層６４４を介して他の配線もしくは電極にリーク電流が流れる心配がない。
【０２７９】
なお、電極層６４２ａ及び電極層６４２ｂの形成前に、絶縁層６３３及び酸化物半導体層６４４に開口６６５を形成し、電極層６４２ａとゲート電極６１０が直接接続する構成としてもよい。図８（Ａ）に、電極層６４２ａとゲート電極６１０が直接接続する構成を有する半導体装置の断面図を示し、図８（Ｂ）に該半導体装置の平面図を示す。図８（Ａ）は、図８（Ｂ）のＡ１−Ｂ１、及びＣ１−Ｄ１における断面に相当する。なお、図８（Ｂ）においては、図８（Ａ）に示す半導体装置の一部の構成要素の記載を省略している。
【０２８０】
また、トランジスタ６６２及び容量素子６６４の上には絶縁層６５２が設けられている。また、絶縁層６５２上に必要に応じて配線６５６を設けてもよい。図７（Ａ）及び図８（Ａ）には図示しないが、配線６５６を、絶縁層６５２に設けた開口に形成された電極を介して配線６５３と電気的に接続してもよい。ここで、該電極は、少なくともトランジスタ６６２の酸化物半導体層６４４の一部と重畳するように設けられることが好ましい。
【０２８１】
また、配線６５６を、電極層６４２ａまたは電極層６４２ｂと電気的に接続する構成としてもよい。配線６５６と、電極層６４２ａまたは電極層６４２ｂの電気的接続は、電極層６４２ａまたは電極層６４２ｂと、配線６５６を直接接触させて行ってもよいし、電極層６４２ａまたは電極層６４２ｂと、配線６５６の間の絶縁層に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
【０２８２】
図７（Ａ）及び図７（Ｂ）において、トランジスタ６６０と、トランジスタ６６２とは、少なくとも一部が重畳するように設けられており、トランジスタ６６０のソース領域またはドレイン領域と酸化物半導体層６４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ６６２及び容量素子６６４が、トランジスタ６６０の少なくとも一部と重畳するように設けられている。例えば、容量素子６６４の配線６５４は、トランジスタ６６０のゲート電極６１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２８３】
次に、図７（Ａ）及び図７（Ｂ）に対応する回路構成の一例を図７（Ｃ）に示す。
【０２８４】
図７（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ６６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ６６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ６６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ６６２のゲート電極とは、電気的に接続されている。そして、トランジスタ６６０のゲート電極と、トランジスタ６６２のソース電極またはドレイン電極の他方は、容量素子６６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子６６４の電極の他方は電気的に接続されている。
【０２８５】
図７（Ｃ）に示す半導体装置では、トランジスタ６６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、データの書き込み、保持、読み出しが可能である。
【０２８６】
データの書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ６６２がオン状態となる電位にして、トランジスタ６６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ６６０のゲート電極、及び容量素子６６４に与えられる。すなわち、トランジスタ６６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ６６２がオフ状態となる電位にして、トランジスタ６６２をオフ状態とすることにより、トランジスタ６６０のゲート電極に与えられた電荷が保持される（保持）。なお、容量素子６６４の容量およびトランジスタ６６２のオフ状態での抵抗（オフ電流）は、電荷が保持される期間を決定する大きな要因となる。そのほかにも、トランジスタ６６０のゲートリーク等の意図しないリーク電流も電荷が保持される期間を決定する要因となる。たとえば、容量素子６６４の容量を１×１０−１５Ｆ、トランジスタ６６２のオフ状態での抵抗を１×１０２１Ωとすれば、容量素子には、１時間後であっても当初の９０％超の電荷が保持されている。
【０２８７】
トランジスタ６６２のオフ電流は極めて小さいため、トランジスタ６６０のゲート電極の電荷は長時間にわたって保持される。
【０２８８】
次にデータの読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ６６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ６６０をｎチャネル型とすると、トランジスタ６６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ６６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ６６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ６６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ６６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ６６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されているデータを読み出すことができる。
【０２８９】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルのデータのみを読み出せることが必要になる。このようにデータを読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ６６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ６６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２９０】
本実施の形態に示す記憶装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたりデータを保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたってデータを保持することが可能である。
【０２９１】
また、本実施の形態に示す記憶装置では、情報（データ）の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報（データ）の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２９２】
上述のように、酸化物半導体トランジスタは、オフ電流が極めて小さいという特徴を有している。このため、酸化物半導体トランジスタをオフ状態とすることで、酸化物半導体トランジスタのソースまたはドレインの一方と電気的に接続されたノードの電荷（データ）を長時間にわたって保持することが可能となる。
【０２９３】
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している強磁性体膜の磁化の向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたメモリとは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。
【０２９４】
【表１】
2013229013.tif 000003
【０２９５】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえ、メモリの大容量化によって消費電力が増大してしまうといった問題がある。
【０２９６】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【０２９７】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
【０２９８】
一方、上述の酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
【０２９９】
また、上述の酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化（３層以上の積層構造化）、磁界耐性、書き込み電力量等多くの点で有利である。なお、表１にあるオーバーヘッドの電力とは、プロセッサ内のメモリ部などに書き込む電力など、所謂オーバーヘッドに消費される電力のことである。
【０３００】
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、ストレージシステムの省電力化が実現可能となる。
【０３０１】
このような酸化物半導体トランジスタを有する記憶装置をキャッシュメモリとして用いると、酸化物半導体トランジスタがオフ状態では電力を供給する必要がないため、キャッシュメモリに常時電力を供給する必要がなくなる。これにより、蓄電装置の交換が不要なキャッシュメモリを有するストレージシステムを提供することができる。
【０３０２】
また上述のように、酸化物半導体トランジスタは、所定の周期での再度の書き込み動作（リフレッシュ動作）は必要ではない。そのため、消費電力が小さいキャッシュメモリを有するストレージシステムを提供することができる。
【０３０３】
また酸化物半導体トランジスタを用いたメモリは、フラッシュメモリのように記憶素子のゲート絶縁層が劣化することがないので、書き込み回数に上限値がない。よって、酸化物半導体トランジスタを用いたメモリをキャッシュメモリとして用いると、書き込み回数に制限がないストレージシステムを提供することができる。
【０３０４】
以上説明したように、本実施の形態では、酸化物半導体トランジスタを用いた記憶装置をキャッシュメモリとして用いることで、蓄電装置の交換が不要なキャッシュメモリを有するストレージシステムを提供することができる。
【０３０５】
また本実施の形態により、消費電力が小さいキャッシュメモリを有するストレージシステムを提供することができる。
【０３０６】
また本実施の形態により、書き換え回数に制限のないキャッシュメモリを有するストレージシステムを提供することができる。
【符号の説明】
【０３０７】
１００    ストレージシステム
１０１    ホスト
１０２    アレイコントローラ
１０３    キャッシュメモリ
１０４    ハードディスク
１０４ａ    ハードディスク
１０４ｂ    ハードディスク
１２１    プロセッサ
１２２    メモリ
１２３    インターフェース
１３１    プロセッサ
１３２    メモリ
３０１    基板
３０３    下地絶縁層
３０５    酸化物半導体層
３１３    ゲート絶縁層
３１７    ゲート電極層
３２１    保護絶縁層
３２３    層間絶縁層
３２５ａ    開口
３２５ｂ    開口
３２７ａ    ソース配線
３２７ｂ    ドレイン配線
３３５    ゲート電極層
３３７ａ    ソース電極層
３３７ｂ    ドレイン電極層
３４０    酸化物半導体層
３４２    第１の領域
３４４ａ    第２の領域
３４４ｂ    第２の領域
３４６ａ    第３の領域
３４６ｂ    第３の領域
３５０    トランジスタ
３６０    トランジスタ
４００    基板
４０１    ゲート電極層
４０２    ゲート絶縁層
４０２ａ    第１のゲート絶縁層
４０２ｂ    第２のゲート絶縁層
４０３    酸化物半導体層
４０４    導電層
４０５ａ    ソース電極層
４０５ｂ    ドレイン電極層
４０６ａ    オフセット領域
４０６ｂ    オフセット領域
４０７    絶縁層
４０８    絶縁層
４１１    絶縁層
４１２    側壁絶縁層
４１３    絶縁層
４１５    層間絶縁層
４１７    層間絶縁層
４２１    ゲート電極層
４３３ａ    開口
４３３ｂ    開口
４３５ａ    配線層
４３５ｂ    配線層
４３６    下地絶縁層
４３６ａ    第１の下地絶縁層
４３６ｂ    第２の下地絶縁層
４４０ａ    トランジスタ
４４０ｂ    トランジスタ
４４０ｃ    トランジスタ
４４２    ゲート絶縁層
４４２ａ    第１のゲート絶縁層
４４２ｂ    第２のゲート絶縁層
４４５    導電層
４４６    絶縁層
４４７    絶縁層
６００    基板
６０６    素子分離絶縁層
６０８    ゲート絶縁層
６１０    ゲート電極
６１６    チャネル形成領域
６２０    不純物領域
６２４    金属間化合物領域
６２８    絶縁層
６３０    絶縁層
６３２    絶縁層
６３３    絶縁層
６３４    絶縁層
６３５    層間絶縁層
６３６    側壁絶縁層
６３７    絶縁層
６４２ａ    電極層
６４２ｂ    電極層
６４４    酸化物半導体層
６４８    ゲート電極
６５０    絶縁層
６５２    絶縁層
６５３    配線
６５４    配線
６５５    配線
６５６    配線
６６０    トランジスタ
６６２    トランジスタ
６６４    容量素子
６６５    開口
【図１】
2013229013.tif 000004
【図２】
2013229013.tif 000005
【図３】
2013229013.tif 000006
【図４】
2013229013.tif 000007
【図５】
2013229013.tif 000008
【図６】
2013229013.tif 000009
【図７】
2013229013.tif 000010
【図８】
2013229013.tif 000011
【図９】
2013229013.tif 000012
【図１０】
2013229013.tif 000013
【図１１】
2013229013.tif 000014
【図１２】
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