(57)【要約】【課題】耐圧向上を図り、かつオン抵抗の低減化を図かったヘテロ接合電界効果トランジスタ及びその製造方法を得る。【解決手段】バリア層４上には、ＧａＮからなるキャップ層５が選択的に形成されている。すなわち、キャップ層５はゲート電極１０のＴ字のＩ部分に対しドレイン電極８側に隣接する位置（第１の位置）から、ドレイン電極８（及びドレイン電極下Ｓｉ注入領域６）の方向に、ドレイン電極８に到達しない位置（第２の位置；ドレイン電極８から所定の距離を隔てた位置）まで延びた領域であるドレイン方向ゲート電極近傍領域にのみ形成される。【選択図】図１
2013229486.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に形成される窒化物半導体かなるチャネル層と、
前記チャネル層上に形成される前記チャネル層と異なる窒化物半導体からなるバリア層と、
前記バリア層上に選択的に設けられるゲート電極と、
前記基板の上方に前記ゲート電極を挟みながら所定の距離を隔てて各々が独立して設けられるソース電極及びドレイン電極と、
前記ゲート電極と前記ドレイン電極との間における前記バリア層上に選択的に設けられる、窒化物半導体からなるキャップ層とを備え、
前記キャップ層は、前記ゲート電極の側面に隣接した第１の位置から前記ドレイン電極の方向に前記ドレイン電極に到達しない第２の位置まで延びる領域である、ドレイン方向ゲート電極近傍領域にのみ形成されることを特徴とする、
ヘテロ接合電界効果トランジスタ。
【請求項２】
請求項１記載のヘテロ接合電界効果トランジスタであって、
前記キャップ層は、
２８ｎｍ以上の厚さを有することを特徴とする、
ヘテロ接合電界効果トランジスタ。
【請求項３】
請求項１あるいは請求項２記載のヘテロ接合電界効果トランジスタであって、
前記キャップ層における前記ドレイン方向ゲート電極近傍領域は、前記チャネル層にかかる電界強度の最大値を基準として、当該最大値の１割の電界強度を超える前記チャネル層の領域に対応する領域を含む、
ヘテロ接合電界効果トランジスタ。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載のヘテロ接合電界効果トランジスタであって、
前記キャップ層は、
前記バリア層と接する面で最も幅が広く、前記バリア層から離れるに従いその幅を狭くなるバリア層幅広構造を有することを特徴とする、
ヘテロ接合電界効果トランジスタ。
【請求項５】
請求項１ないし請求項４のうち、いずれか１項に記載のヘテロ接合電界効果トランジスタであって、
前記ソース電極と前記ドレイン電極の間における前記バリア層及び前記キャップ層の表面及び側面を覆って形成され絶縁性を有する表面保護膜をさらに備える、
ヘテロ接合電界効果トランジスタ。
【請求項６】
(a) 基板の上方に窒化物半導体かなるチャネル層を形成するステップと、
(b) 前記チャネル層上に前記チャネル層と異なる窒化物半導体からなるバリア層を形成するステップと、
(c) 前記バリア層上に窒化半導体からなるキャップ層用形成層を形成するステップとを備え、前記キャップ層の中央部分がゲート形成予定領域として規定され、
(d) 前記ゲート形成予定領域を間に挟み所定の距離を隔てて前記基板の上方にソース電極及びドレイン電極を形成するステップと、
(e) 前記キャップ層用形成層における前記ゲート形成予定領域にゲート電極を形成するステップとを備え、前記ステップ(d) ，(e)の実行後、前記ソース電極、前記ドレイン電極及び前記ゲート電極は各々独立して形成され、
(f) 前記キャップ層用形成層に対し、前記ゲート電極形成予定領域あるいは前記ゲート電極に隣接した第１の位置から前記ドレイン電極の方向に前記ドレイン電極に到達しない第２の位置まで延びた領域である、ドレイン方向ゲート電極近傍領域以外の領域を除去するステップをさらに備え、前記ステップ(f) 実行後に残存した前記キャップ層用形成層の前記ドレイン方向ゲート電極近傍領域がキャップ層となる、
ヘテロ接合電界効果トランジスタの製造方法。
【請求項７】
請求項６記載のヘテロ接合電界効果トランジスタの製造方法であって、
前記ドレイン方向ゲート電極近傍領域は、前記チャネル層にかかる電界強度の最大値を基準として、当該最大値の１割の電界強度を超える前記チャネル層の領域に対応する領域を含む、
ヘテロ接合電界効果トランジスタの製造方法。
【請求項８】
請求項６記載のヘテロ接合電界効果トランジスタの製造方法であって、
前記キャップ層は、
前記バリア層と接する面で最も幅が広く、前記バリア層から離れるに従い、前記ドレイン電極から離れる方向へその幅を狭くしたバリア層幅広構造を呈する、
ヘテロ接合電界効果トランジスタの製造方法。
【請求項９】
請求項６ないし請求項８のうち、いずれか１項に記載のヘテロ接合電界効果トランジスタの製造方法であって、
(g) 前記ソース電極と前記ドレイン電極の間における前記バリア層及び前記キャップ層の表面及び側面を覆って絶縁性を有する表面保護膜を形成するステップをさらに備える、
ヘテロ接合電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタ（ヘテロ接合ＦＥＴ）及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体系、特に窒化ガリウム系半導体は高い絶縁破壊電界強度、高い電子飽和速度、高い熱伝導率を有していることから高周波帯域における高出力高電子移動度トランジスタの構成材料として有用である。更に、窒化アルミニウムガリウム（ＡｌＧａＮ）／窒化ガリウム（ＧａＮ）ヘテロ接合を利用した高電子移動度トランジスタ（AlGaN/GaN High Electron Mobility Transistors（ＨＥＭＴ））は、ヘテロ接合を形成する半導体のうちバンドギャップの小さい側のヘテロ接合界面近傍に高濃度に電子蓄積が起きる、いわゆる２次元電子ガスが形成されるが、２次元電子ガスはバンドギャップの大きい側に発生するイオン化不純物と空間的に分離された構造となるため電子散乱が軽減された結果、高い電子移動度が得られる点においても高周波動作に適している。
【０００３】
しかしながら、窒化物を含む半導体（窒化物半導体）からなるヘテロ接合電界効果型トランジスタにおいて、一般的には、前述した窒化ガリウム系半導体の物性値より推定される耐圧が得られていないのが現状である。この点に関しては、その他の材料系の半導体の場合に比較してゲートリーク電流量が理論値よりも大きいなど、窒化物半導体特有の課題が残っているためと言われており、対症的な対応策が考案されている。
【０００４】
従来の窒化物半導体を用いた高電子移動度トランジスタにおいては、例えば特許文献１の図１に示されるように、ソース／ゲート間及びゲート／ドレイン間にキャップ層を形成することにより耐圧を向上する手法が採られている。その他には、例えば、特許文献２の図４に示されるようにアクセス領域のバリア層（ゲート・ソース間領域及びゲート・ドレイン間領域の下方のバリア層の領域）を薄層化するようにリセス加工を施す手法や、特許文献３の図５に示されるようにゲート電極近傍に分布する電界を緩和するように階段状のゲート電極を形成する手法（この図に示した構造の場合には前述のリセス加工による薄層化の影響も重畳される）などが類似の技術背景として挙げられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−３２１０６０号公報（図１）
【特許文献２】特開２００５−２０３５４４号公報（図４）
【特許文献３】特開２００６−２８６７４０号公報（図５）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ヘテロ接合電界効果型トランジスタ（ヘテロ接合ＦＥＴ）において、耐圧の向上を目的としてバリア層上にキャップ層を設けた場合、アクセス領域中で唯一ゲート電極直下を除いた領域に亘ってキャリア濃度の低下の影響を受ける。すなわち、キャップ層の存在により、ゲート・ソース間領域及びゲート・ドレイン間領域下のチャネル層における２次元電子ガス濃度が低下の影響を受けてしまう。このため、ヘテロ接合ＦＥＴのドレイン電流は低減し、電力効率が低下してしまうという問題点が生じる。
【０００７】
この発明は上記問題点を解決するためになされたもので、耐圧向上を図り、かつオン抵抗の低減化を図かったヘテロ接合電界効果トランジスタ及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る請求項１記載のヘテロ接合電界効果トランジスタは、基板の上方に形成される窒化物半導体かなるチャネル層と、前記チャネル層上に形成される前記チャネル層と異なる窒化物半導体からなるバリア層と、前記バリア層上に選択的に設けられるゲート電極と、前記基板の上方に前記ゲート電極を挟みながら所定の距離を隔てて各々が独立して設けられるソース電極及びドレイン電極と、前記ゲート電極と前記ドレイン電極との間における前記バリア層上に選択的に設けられる、窒化物半導体からなるキャップ層とを備え、前記キャップ層は、前記ゲート電極の側面に隣接した第１の位置から前記ドレイン電極の方向に前記ドレイン電極に到達しない第２の位置まで延びる領域である、ドレイン方向ゲート電極近傍領域にのみ形成されることを特徴とする。
【発明の効果】
【０００９】
請求項１記載の本願発明におけるヘテロ接合電界効果トランジスタにおいて、上記キャップ層をドレイン方向ゲート電極近傍領域のみに形成することにより、チャネル層において２次元電子ガス濃度が低下する領域を上記ドレイン方向ゲート電極近傍領域下のチャネル層のみに抑えることができる。その結果、キャップ層を設けることにより耐圧を向上させつつ、オン抵抗を低減することが可能になるため、電力効率の向上が期待できる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１である窒化物半導体からなるヘテロ接合ＦＥＴの構造を示す断面図である。
【図２】実施の形態１のヘテロ接合ＦＥＴの変形例の構造を示す断面図である。
【図３】キャップ層を形成しない場合におけるヘテロ接合ＦＥＴの電界強度分布を計算により見積った結果を示すグラフである。
【図４】所定の形成幅のキャップ層を形成した場合におけるヘテロ接合ＦＥＴの電界強度分布を計算により見積った結果を示すグラフである。
【図５】キャップ層の形成幅が０．５μｍから１．４μｍの場合についての電界強度分布を示すグラフである。
【図６】実施の形態２におけるヘテロ接合ＦＥＴの第１の態様の構造を示す断面図である。
【図７】実施の形態２におけるヘテロ接合ＦＥＴの第２の態様の構造を示す断面図である。
【図８】実施の形態２におけるヘテロ接合ＦＥＴの第３の態様の構造を示す断面図である。
【図９】実施の形態２におけるヘテロ接合ＦＥＴの第４の態様の構造を示す断面図である。
【図１０】実施の形態２におけるヘテロ接合ＦＥＴの第５の態様の構造を示す断面図である。
【図１１】実施の形態２におけるヘテロ接合ＦＥＴの第６の態様の構造を示す断面図である。
【図１２】実施の形態２におけるヘテロ接合ＦＥＴの第７の態様の構造を示す断面図である。
【図１３】実施の形態２におけるヘテロ接合ＦＥＴの第８の態様の構造を示す断面図である。
【図１４】図１に示す構造のテロ接合ＦＥＴの製造方法を示す断面図である。
【図１５】図１に示す構造のテロ接合ＦＥＴの製造方法を示す断面図である。
【図１６】図１に示す構造のテロ接合ＦＥＴの製造方法を示す断面図である。
【図１７】図１に示す構造のテロ接合ＦＥＴの製造方法を示す断面図である。
【図１８】図１に示す構造のテロ接合ＦＥＴの製造方法を示す断面図である。
【図１９】図１に示す構造のテロ接合ＦＥＴの製造方法を示す断面図である。
【図２０】図１に示す構造のテロ接合ＦＥＴの製造方法を示す断面図である。
【発明を実施するための形態】
【００１１】
＜実施の形態１＞
図１は、この発明の実施の形態１である窒化物半導体からなるヘテロ接合ＦＥＴの基本構造を示す断面図である。
【００１２】
図１において、最下層は半絶縁性ＳｉＣ基板１であり、半絶縁性ＳｉＣ基板１上にバッファ層２を介して、ＧａＮからなるチャネル層３が形成されている。チャネル層３上には、Ａｌ０．２８Ｇａ０．７２Ｎからなるバリア層４が形成されている。
【００１３】
バリア層４の中央領域上に上部が傘部分を有し、断面形状がＴ字状となるリセスゲート構造のゲート電極１０が形成される。そして、ゲート電極１０を挟みながらそれぞれ距離を隔てて、チャネル層３の上層部からバリア層４を貫通してドレイン電極下Ｓｉ注入領域６及びソース電極下Ｓｉ注入領域７が選択的に形成されている。そして、ドレイン電極下Ｓｉ注入領域６及びソース電極下Ｓｉ注入領域７上にドレイン電極８及びソース電極９が形成される。
【００１４】
したがって、ドレイン電極８及びドレイン電極８はゲート電極１０からそれぞれ独立して形成される。なお、ドレイン電極８及びソース電極９はそれぞれＴｉ/Ｎｂ/Ｐｔからなり、ゲート電極１０はＮｉ/Ａｕからなる。
【００１５】
さらに、バリア層４上には、ＧａＮからなるキャップ層５が選択的に形成されている。すなわち、キャップ層５はゲート電極１０のＴ字のＩ部分に対しドレイン電極８側に隣接する位置（第１の位置）から、ドレイン電極８（及びドレイン電極下Ｓｉ注入領域６）の方向に、ドレイン電極８に到達しない位置（第２の位置；ドレイン電極８から所定の距離を隔てた位置）まで延びた領域であるドレイン方向ゲート電極近傍領域にのみ形成される。
【００１６】
そして、ドレイン電極８からソース電極９にかけて、ドレイン電極下Ｓｉ注入領域６の表面及び側面上、バリア層４の表面上、キャップ層５の側面及び表面上、ゲート電極１０の側面、表面及び裏面（ゲート傘部分の表面及び裏面）上、バリア層４の表面上、ソース電極下Ｓｉ注入領域７の側面及び表面上に保護絶縁膜となる誘電膜１１が形成される。
【００１７】
ドレイン電極下Ｓｉ注入領域６及びソース電極下Ｓｉ注入領域７は、ドレイン電極８及びソース電極９とオーミックコンタクトを得るべく、ｎ型不純物(Ｓｉ)がドーピングされて形成されている。
【００１８】
実施の形態１のヘテロ接合ＦＥＴは、上記のような構造に有することによって、以下の(1)及び(2)の効果を呈する。
【００１９】
(1) ゲート電極１０に隣接して残存するＧａＮにより構成されるキャップ層５の影響により当該キャップ層５が存在する領域（ドレイン方向ゲート電極近傍領域）下での、チャネル層３における２次元電子ガス濃度が抑制されるために耐圧が維持される。
【００２０】
(2) キャップ層５が存在しない領域下のチャネル層３では２次元電子ガス濃度が高くなるようにキャリア濃度が変調されるため、大きな飽和ドレイン電流が得られる。すなわち、窒化物半導体からなるヘテロ接合ＦＥＴの高出力化ならびに電力の高効率化といった効果が期待される。
【００２１】
また、キャップ層５の必要最小限のドレイン方向ゲート電極近傍領域のみ設けることにより、キャップ層５を介したゲートリーク電流量を最小限に抑えることができる。
【００２２】
このように、実施の形態１のヘテロ接合ＦＥＴでは、キャップ層５をドレイン方向ゲート電極近傍領域のみに形成することにより、チャネル層３において２次元電子ガス濃度が低下する領域を上記ドレイン方向ゲート電極近傍領域下のチャネル層３のみに抑えることができる。その結果、ヘテロ接合ＦＥＴの耐圧を向上させつつ、オン抵抗を低減することが可能になるため、大きな飽和ドレイン電流を得ることができ電力効率の向上を図ることができる効果を奏する。そして、電力効率の向上に伴い省エネルギー効果が期待できる。
【００２３】
図２は実施の形態１のヘテロ接合ＦＥＴの変形例の構造を示す断面図である。同図に示すように、誘電膜１１が形成されていない点のみ、図１の基本構造と異なる。
【００２４】
図２に示すように、トランジスタの表面を誘電膜１１で被覆する構造を採用せずとも、上述した効果(1)及び(2)を得ることができる。
【００２５】
但し、図１で示す誘電膜１１を有する基本構造は、バリア層４及びキャップ層６の表面及び側面の変成を予防し、長期的信頼性の高いヘテロ接合ＦＥＴを得ることができる点において優位性を有する。すなわち、図２で示す変形例では、バリア層４やキャップ層５やドレイン電極下Ｓｉ注入領域６及びソース電極下Ｓｉ注入領域７等の半導体表面が大気中に曝され続けることになるため、窒化物半導体の表面は大気中の酸素や水分によって自然酸化を受けたり、半導体中の窒素が脱離したりすることになる。この場合、表面形態の変化によるエネルギー準位の変動の影響を受けてゲートリーク電流が増大するなどの問題が発生することが認識されているため、図１で示す構造のように誘電膜１１による表面保護は少なくとも半導体表面を被覆するように形成されることがより望ましい。
【００２６】
＜実施の形態２＞
実施の形態２では、キャップ層５の残す長さ（形成幅）を変化させてゲート電極１０の近傍における電界強度分布の評価を行い、ゲート耐圧を改善しつつオン抵抗を低減し得るように、当該形成幅の寸法限定を行ったうえで、実施の形態１（図１，図２）に示したように、ドレイン方向ゲート電極近傍領域のみにキャップ層５が形成される構造のヘテロ接合電界効果型トランジスタについて述べている。
【００２７】
図３は、キャップ層５を全く形成しない場合におけるヘテロ接合ＦＥＴの電界強度分布を計算により見積った結果を示すグラフである。図４は、ゲート電極１０端部から１．５μｍの形成幅のキャップ層５をバリア層４上に形成した場合におけるヘテロ接合ＦＥＴの電界強度分布を計算により見積った結果を示すグラフである。但し、バリア層４におけるＡｌＧａＮのＡｌ組成と膜厚はそれぞれ０．２８、１５ｎｍであり、ゲート長、ゲート傘長、ゲート・ソース間距離、ゲート・ドレイン間距離、及びソース電極もしくはドレイン電極の端部からその下方の注入領域の端部との距離（図１の距離ｄ１，ｄ２に相当）はそれぞれ１．０μｍ、３．０μｍ、２．０μｍ、３．０μｍ、１．０μｍとした場合の結果を代表して記載している。
【００２８】
図５には、図３及び図４で示した構造のＡｌＧａＮ／ＧａＮへテロ界面（バリア層４とキャップ層５との界面）より下方５ｎｍでの断面における電界強度分布に加えて、キャップ層５の形成幅が０．５μｍから１．４μｍの場合についても同様の電界強度分布を示すグラフである。横軸についてはソース電極９端部からドレイン電極８端部に向けての距離を表している。なお、キャップ層５の形成幅が０．５μｍ〜１．０μｍにおける電界強度分布はほぼ等しいため図５では一括して示している。
【００２９】
図５から、ドレイン電極８側方向におけるゲート電極１０の端部領域（距離３μｍ近傍の領域）で最も大きな電界が集中的に発生している様子が伺える。また、キャップ層５の形成幅が１．０μｍを越えるとキャップ層５のドレイン電極８側端領域（距離４．５μｍ近傍領域）においても電界強度のピークが表れはじめており、それに伴い、ドレイン電極８側におけるゲート電極１０の端部領域での電界強度は低下する傾向を示す（図５ではピーク部分が重複しているため視認困難であるが、キャップ層５の形成幅が大きくなるに伴い、ゲート電極１０の端部領域のピーク値が低下している）。
【００３０】
したがって、窒化物半導体からなるヘテロ接合電界効果型トランジスタの耐圧を向上させるには、ドレイン電極８側におけるゲート電極１０の端部領域の電界強度を低減するか、端部領域近傍におけるキャリア濃度を抑制するかの対策が必要となる。図５を参照して明らかなように、当該領域における電界強度を低減するためには電界強度分布を複数箇所に分散する（図５において距離３μｍと４．５μｍ近傍の電界強度にピークを分散させる）ような、いわゆる電界緩和構造が有効である。
【００３１】
一方、電流コラプスの抑制と言う観点からは、例えば、関連文献（特開２０１１−１０３３７７号公報）にて記載されているように膜厚が２８ｎｍを越えるような窒化物のキャップ層５を設ける必要があるため、電界緩和構造を形成するためにキャップ層５の形成幅を広くする分、アクセス領域（チャネル層３におけるゲート・ドレイン間及びゲート・ソース間領域）における２次元電子ガス濃度が低下する範囲が増大するためオン抵抗の増加を招く結果となる。
【００３２】
そこで、実施の形態２においては、電界強度が大きくなる領域である、ドレイン電極８側のゲート電極１０の端部領域における２次元電子ガス１２の濃度を抑制することにより耐圧を向上することを特徴とする。すなわち、図５における電界強度ピーク（２００万Ｖ／ｃｍ程度）の１割（２０万程度）以下まで電界強度が下がるまでは、耐圧向上を最重要目的として２ＤＥＧ(2 Dimension Electron Gas)濃度（２次元電子ガス１２の濃度）を抑制する構造とすれば、キャップ層５の形成幅としては少なくとも０．８μｍ程度（距離が３．８μｍ程度）あれば良いと言える。
【００３３】
上記のように、電界強度ピーク（最大値）の１割以下まで電界強度が下がるまでの範囲のチャネル層３の領域に対応する領域を上記ドレイン方向ゲート電極近傍領域としてキャップ層５を形成することにより、耐圧を維持し、かつオン抵抗を可能な範囲で低減することができる効果を奏する。
【００３４】
さらに、上記関連文献に記載されているように、キャップ層５の膜厚については電流コラプスを抑制する観点から少なくとも２８ｎｍ以上である必要がある。
【００３５】
上記のように、キャップ層５の膜厚を２８ｎｍ以上の厚さに設定することにより、ヘテロ接合ＦＥＴの電流コラプスの発生も抑制することができる。
【００３６】
図６〜図１３は実施の形態２におけるヘテロ接合ＦＥＴの第１〜第８の態様の構造を示す断面図である。なお、実施の形態２の第１〜第８の態様の具体的構造については後述する。
【００３７】
実施の形態１では代表的な構造（図１，図２）についてのみ記述したが、上述の計算結果等を踏まえて、図６〜図１３で示した実施の形態２の第１〜第８の態様を含めて、下記に示すような条件の下、同様の効果が得られる。
【００３８】
（Ａ）図１、図２、図６〜図１３で示したヘテロ接合ＦＥＴにおいて、チャネル層３、バリア層４、及びキャップ層５のバンドギャップの大きさをＥ３、Ｅ４、及びＥ５とした場合に、Ｅ３＜Ｅ４かつＥ５＜Ｅ４という関係を満足すれば、ヘテロ接合電界効果型トランジスタを動作させるのに十分であるため、必ずしも図１、図２及び図６〜図１３で示し構造において、チャネル層３、バリア層４及びキャップ層５が、ＧａＮ、Ａｌ０．２８Ｇａ０．７２Ｎ、ＧａＮである必要はなく、構成する元素の組成が異なるＡｌとＧａとＮのうちＮを含む少なくとも２種類の元素からなる化合物で構成されていればよく、例えば、チャネル層３、バリア層４、キャップ層５を構成する化合物半導体をそれぞれＡｌｘＧａ１−ｘＮ、ＡｌｙＧａ１−ｙＮ、ＡｌｚＧａ１−ｚＮとすると、「０≦ｘ＜１」、「０＜ｙ＜１」、「０≦ｚ＜１」、「ｘ＜ｙ」、「ｚ＜ｙ」という関係を満足する化合物半導体で構成されていればよい。また。さらに必ずしもＡｌとＧａとＮの３元素のうちＮを含む少なくとも２元素からなる化合物半導体で構成される必要もなく、例えばＩｎを加えたＡｌとＧａのうちＮを含む少なくとも２種類からなる化合物半導体で構成されていてもかまわない。
【００３９】
（Ｂ）上記（Ａ）の構造において、チャネル層３、バリア層４、及びキャップ層５は、これらがＡｌとＧａとＮのうちＮを含む少なくとも２元素からなる化合物で構成される場合(図１、図２、図６〜図１１に示す構造はその一例)、バリア層４に大きな分極効果が発生するためチャネル層３のバリア層４側に高濃度の２次元電子ガスを発生させることができる。したがって、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造と言える。
【００４０】
（Ｃ）ヘテロ接合ＦＥＴは、チャネル層３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌＸＧａ１−ＸＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上記（Ｂ)の構造において、チャネル層３に用いるＡｌｘＧａ１−ｘＮはよりＡｌ組成が高い(ｘが“１”に近い)方が好ましい。また、バリア層４に用いる半導体材料のバンドギャップが大きいほど、バリア層４を介してゲート電極からヘテロ界面へ流れるゲートリーク電流が流れにくくなるため、バリア層４として用いるＡｌｙＧａ１−ｙＮも同様によりＡｌ組成がより高い方が好ましい。
【００４１】
（Ｄ）図１、図２、図６〜図１３に示すチャネル層３、バリア層４、キャップ層５は、必ずしも同一組成の１層からなる構造である必要はなく、上記（Ａ)に示すバンドギャップの大きさの条件を満たせば、Ｉｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても、あるいはこれらが異なる数層からなる多層膜であってもかまわない。また、これらの層には、上記窒化物半導体においてｎ型、ｐ型となる不純物が含まれていてもよい。
【００４２】
（Ｅ）図１、図２、図６〜図１３における半絶縁性ＳｉＣ基板１として、Ｓｉ、サファイア、ＧａＮ、ＡｌＮ等による基板を用いても良い。また、例えば基板１としてＧａＮを使用した場合には、必ずしも基板上のバッファ層２は形成しなくても、その上のチャネル層３、バリア層４等を形成することができる。したがって基板１の上に必ずしもバッファ層２を形成する必要はなく、形成しなくてもかまわない。
【００４３】
（Ｆ）図１、図２におけるキャップ層５の形成幅は、必ずしもゲート電極１０の傘部分より長くある必要はなく、少なくとも幅が０．８μｍ以上であれば図６に示す第１の態様のキャップ層５Ａのように、ゲート電極１０の傘部分の側面と面一であっても良いし、傘長よりも短く形成されても良い。なお、実施の形態２の第１の態様はキャップ層５Ａがゲート電極１０の傘部分と面一になっている点を除き、図１で示した実施の形態１の基本構成と同様である。
【００４４】
（Ｇ）図１、図２、図６、図９〜図１３におけるキャップ層５のドレイン電極８側の端部（側面部）は必ずしも鉛直に加工されなくても良く、例えば、図７に示す第２の態様のキャップ層５Ｂのように底部が幅広になるように斜面を形成しても良いし、図８に示す第３の態様のキャップ層５Ｃのように斜面部分が曲面テーパーを成しても良い。
【００４５】
上述のように、図７，図８に示すキャップ層５Ｂ，５Ｃの構成とすることにより、ゲート電極１０のドレイン電極８側端部に掛かる電界を分散する電解緩和の効果がより顕著に得られるためより好ましく、プロセス上の観点からも等方的な加工手法であるウェットエッチングを採用できるなどの利点がある。なお、実施の形態２の第２及び第３の態様はキャップ層５Ｂ及び５Ｃの構造を除き、図１で示した実施の形態１の基本構成と同様である。
【００４６】
実施の形態２の第２及び第３の態様におけるキャップ層５Ｂ及び５Ｃのように、バリア層４と接する面で最も幅が広く、バリア層４から離れるに従いその幅を狭くするように形成することにより、ゲート電極１０の近傍で発生する電界をドレイン電極８極側方向に分散することにより耐圧の向上を図ったヘテロ接合電界効果型トランジスタを実現できる。
【００４７】
（Ｈ）図１、図２、図６〜図８、図１２、及び図１３におけるドレイン電極８及びソース電極９は、必ずしもキャップ層５（正確には、キャップ層５を設けるためのキャップ層用形成層２５（後に詳述する）に選択的に形成されたドレイン電極下Ｓｉ注入領域６及びソース電極下Ｓｉ注入領域７）上に形成されていなくとも、チャネル層３のバリア層４側に発生する２次元電子ガス１２とオーミックコンタクトが形成されていれば良い。例えば、図９に示す第４の態様のように、バリア層４内に形成したドレイン電極下Ｓｉ注入領域６Ａ及びソース電極下Ｓｉ注入領域７Ａ上にコンタクトされるように、ドレイン電極８及びドレイン電極８を形成しても良い。なお、実施の形態２の第４の態様はドレイン電極８及びソース電極９の形成位置並びにドレイン電極下Ｓｉ注入領域６Ａ及びソース電極下Ｓｉ注入領域７Ａの構造を除き、図１で示した実施の形態１の基本構成と同様である。
【００４８】
但し、上記項目（Ａ)の記載内容によればバリア層４はキャップ層５に比較してＡｌ組成が高いという特徴を有するように構成されるため、キャップ層５上に形成した場合に比べてバリア層４上に形成した場合は金属と半導体間の障壁高さが高くなり、結果的にコンタクト抵抗が増大してしまう。したがって、選択したＡｌ組成の組合せによってはキャップ層５上に形成した方が低抵抗になる場合もあり得るので注意を要する。
【００４９】
（Ｉ）図９におけるドレイン電極８及びソース電極９は、チャネル層３のバリア層４側に発生する２次元電子ガス１２とオーミックコンタクトが形成されていれば、必ずしも電極下にＳｉ注入領域を設ける必要はなく、例えば、図１０に示す第５の態様のように、バリア層４の表面と直接、ドレイン電極８及びソース電極９が接触する構造や、図１１に示す第６の態様のように、チャネル層３の表面と直接、ドレイン電極８及びソース電極９が接触する構造でもよい。なお、実施の形態２の第５及び第６の態様はドレイン電極８及びソース電極９の形成位置並びにドレイン電極下Ｓｉ注入領域６及びソース電極下Ｓｉ注入領域７を設けない構造を除き、図１で示した実施の形態１の基本構成と同様である。
【００５０】
ただし、電極下にＳｉ注入領域が形成されていた方がチャネル層３のバリア層４側に発生する２次元電子ガス１２とソース・ドレイン電極９，８間の抵抗を低減することができるため、トランジスタの大電流化および高出力化に有利であり、より好ましい構造と言える。なお、Ｓｉ注入領域に必ずしもＳｉを注入する必要はなく、ｎ型不純物が高濃度にドーピングされていることが条件であり、窒化物半導体中でｎ型の不純物準位を形成する材料(例えばＯ、Ｃ、Ｎ空孔等)がドーピングされていれば良い。
【００５１】
（Ｊ）図１、図２、図６〜図１３におけるドレイン電極８及びソース電極９は、必ずしもＴｉ／Ｎｂ／Ｐｔである必要はなく、オーミック特性が得られれば、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属、もしくはこれらから構成される多層膜で形成されていてもかまわない。
【００５２】
（Ｋ）図１、図６〜図１１、図１３におけるゲート電極１０（１０Ａ）は、必ずしもこれらの図に示す通り直接バリア層４に接している必要は無く、例えば、図１２に示す第７の態様のように、誘電膜１１を介して接するＭＩＳ(Metal-Insulator-Semiconductor)構造としてもよい。このような構成とする事でゲートリーク電流を低減することが可能になる、閾値をシフトさせることが可能になるなどの利点がある。なお、実施の形態２の第７の態様は誘電膜１１によるＭＩＳＵ構造を除き、図１で示した実施の形態１の基本構成と同様である。
【００５３】
（Ｌ）図１、図２、図６〜図１２におけるゲート電極１０は、必ずしもこれらの図に示すように断面形状がＴ型を呈している必要はなく、例えば、図１３に示す第８の態様のように断面形状がΓ形のゲート電極１０Ａであっても、その他に長方形や台形、Ｙ型であってもかまわない。なお、実施の形態２の第８の態様はゲート電極１０Ａの構造を除き、図１で示した実施の形態１の基本構成と同様である。
【００５４】
（Ｍ）図１、図２、図６〜図１３におけるゲート電極１０は、必ずしもＮｉ／Ａｕである必要はなく、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ２等のシリサイド、或いはＴｉＮ、ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていてもかまわない。
【００５５】
（Ｎ）上述した構造はすべて個々に採用する必要はなく、それぞれを組み合わせた構造としても良い。
【００５６】
なお、以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線、バイアホール等の形成された構造においてデバイスとして用いられるものとする。
【００５７】
＜実施の形態３＞
図１４〜図２０は、図１に示す構造を持つ窒化物半導体からなるヘテロ接合ＦＥＴの製造方法の一例を示す断面図である。これらの図において、図１、図２、図６〜図１３と同一の符号を付したものは同一またはこれに相当するものである。以下、図１４〜図２０を実施の形態３によるヘテロ接合ＦＥＴの製造方法を説明する。
【００５８】
まず、図１４に示すように、半絶縁性ＳｉＣ基板１上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用することにより、バッファ層２、ＧａＮからなるチャネル層３、Ａｌ０．２８Ｇａ０．７２Ｎからなるバリア層４、ＧａＮからなるキャップ層用形成層２５（最終的な残存部分がキャップ層５となる層）をそれぞれ下から順にエピタキシャル成長させる。
【００５９】
次に、図１５に示すように、レジストパターン等のマスクパターン１３をマスクとして、ドレイン電極８及びソース電極９の直下に当たる領域にイオン注入法等を用いて、注入ドーズ量１×１０13〜１×１０17 (ｃｍ-2)、注入エネルギー１０〜１０００(ｋｅＶ)の条件で、Ｓｉ等の窒化物半導体においてｎ型となる不純物を所望の領域に導入する。その結果、チャネル層３の上層部からバリア層４及びキャップ層用形成層２５の領域にかけてドレイン電極下Ｓｉ注入領域６及びソース電極下Ｓｉ注入領域７が選択的に形成される。
【００６０】
そして、図１６に示すように、マスクパターン１３を除去した後、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｓｒ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属、もしくはこれらから構成される多層膜から成るドレイン電極８及びソース電極９を蒸着法やスパッタリング法を用いて堆積し、リフトオフ法などにより、ドレイン電極下Ｓｉ注入領域６及びソース電極下Ｓｉ注入領域７上に形成する。
【００６１】
その後、図１７に示すように、レジストパターンや絶縁膜等のマスクパターン１４をマスクとして、Ｃｌ２等を用いたドライエッチング法などによって、キャップ層５のゲート電極形成予定領域２０（ゲート電極１０を形成する領域）を除去してリセス開口部を形成する。キャップ層用形成層２５とバリア層４のＡｌ組成比が異なる場合には、エッチングの際にＣｌ２等の塩素系ガスに加えて、例えば酸素やＳＦ６等のフッ素系のガスを用いることによって、選択的にキャップ層用形成層２５のみをエッチングすることが可能となり、エッチング深さの制御性が向上する。
【００６２】
そして、図１８に示すように、図１７で示す工程でマスクとして用いたマスクパターン１４をウェットエッチング等にて除去する。その後、パターニングを行いＴｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、或いはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ２等のシリサイド、或いはＴｉＮ、ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極形成材料を蒸着法により堆積し、リフトオフ法などによりゲート電極１０を形成する。ゲート電極１０を形成する手法に関しては蒸着法に限定するものではなく、別にスパッタ法などの他の考え得る手段を用いて構わない。
【００６３】
次に、図１９に示すように、キャップ層５のうち残留させるべき領域（ドレイン方向ゲート電極近傍領域）にのみパターニングにより保護膜を形成し、当該保護膜及びゲート電極１０の傘部分をマスクとしてドライエッチング法もしくはウェットエッチング法により、ゲート電極１０のＩ部分側面に隣接した位置（第１の位置）から前記ドレイン電極の方向にドレイン電極８に到達しない位置（第２の位置；ドレイン電極８から所定の距離を隔てた位置）まで延びた領域であるドレイン方向ゲート電極近傍領域以外のキャップ層用形成層２５は除去する。その結果、残存したキャップ層用形成層２５により、所望の形成幅のキャップ層５を形成することができる。
【００６４】
この際、キャップ層５の形成領域であるドレイン方向ゲート電極近傍領域を、前述したようい、完成後のゲート電極１０のドレイン電極８側端部にてチャネル層３にて発生する電界強度ピークの１割を超える電界が掛かる領域に設定することにより、耐圧を維持したまま、オン抵抗を可能な範囲で低減することができるヘテロ接合ＦＥＴを得ることができる。
【００６５】
また、図７及び図８に示す実施の形態２の第２及び第３の態様のキャップ層５Ｂ及び５Ｃのように、バリア層４と接する面で最も幅が広く、バリア層４から離れるに従いその幅を狭くするように形成することにより、ゲート電極１０の近傍で発生する電界をドレイン電極８極側方向に分散することにより耐圧の向上を図ったヘテロ接合電界効果型トランジスタを実現できる。
【００６６】
最後に、図２０に示すように、ドレイン電極８、ソース電極９、ゲート電極１０のそれぞれの電極に対し配線を形成するために設けられたパッド電極など、絶縁するべきではない領域を除く全ての領域を例えばＡＬＤ(Atomic Layer Deposition)法などを用いて誘電膜１１にて被覆する。すなわち、ドレイン電極８からソース電極９にかけて、ドレイン電極下Ｓｉ注入領域６の表面及び側面上、バリア層４の表面上、キャップ層５の側面及び表面上、ゲート電極１０の側面、表面及び裏面（ゲート電極１０の傘部分の表面及び裏面）上、バリア層４の表面上、ソース電極下Ｓｉ注入領域７の側面及び表面上に誘電膜１１を形成する。
【００６７】
誘電膜１１を形成する主要な目的はデバイスの長期的な信頼性確保のため、大気中の酸素や水分による表面変成層の形成を予防することにある。したがって、誘電膜１１に求められる特性としては耐湿性及び耐酸化性に優れる絶縁膜である事が条件で、絶縁破壊電界が高く耐薬品性に優れていればなお良い。
【００６８】
以上の方法により、図１に示す構造を持った実施の形態１のヘテロ構造電界効果型トランジスタを製造することができる。また、図２０で示す工程を省略することにより図２で示す実施の形態１の変形例の構造を実現することができる。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線、バイアホール等の形成プロセスを経てデバイスとして用いられる。
【００６９】
なお、上記では、代表的な条件について述べたが、下記に示すような条件（イ）〜（ト）による変更を行っても、本発明の効果が得られる窒化物半導体からなるヘテロ接合電界効果型トランジスタを製造することができる。
【００７０】
（イ）図１６で示す工程においてオーミック電極（ドレイン電極８，ソース電極９）の形成を実施しない場合、図１９で示す工程でドレイン電極下Ｓｉ注入領域６及びソース電極下Ｓｉ注入領域７も併せて除去された後、図１６で示した方法によりドレイン電極８及びソース電極９を形成することにより、図９に示す第４の態様のようにバリア層４内に形成されたドレイン電極下Ｓｉ注入領域６Ａ及びソース電極下Ｓｉ注入領域７Ａ上にドレイン電極８及びソース電極９を形成したり、図１０に示す第５の態様のようにバリア層４上にドレイン電極８及びソース電極９を形成したりして、第４及び第５の態様の窒化物半導体によるヘテロ接合ＦＥＴを製造することができる。
【００７１】
（ロ）上記（イ）と同様にして図１９までの工程を完了した後、ドレイン電極８及びソース電極９が形成されるべき領域をパターニングしてバリア層４をエッチングにより除去した上で、露出したチャネル層３上に図１６に示す方法によりドレイン電極８及びソース電極９を形成することにより、図１１に示した第６の態様の構造（チャネル層３上にドレイン電極８及びソース電極９を形成した構造の）の窒化物半導体によるヘテロ接合ＦＥＴを製造することができる。
【００７２】
（ハ）図１４に示す工程において、チャネル層３、バリア層４、キャップ層５を成長する際に、窒化物半導体の原料ガスであるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは、ｎ型ドーパントの原料であるシラン等の圧力や流量、温度、導入時間を調整し、チャネル層３、バリア層４、キャップ層５が所望の組成、膜厚、ドーピング濃度となるように形成することにより、実施の形態１や実施の形態２に示した種々の窒化物半導体のヘテロ接合ＦＥＴを製造することができる。
【００７３】
（ニ）図１９に示すエッチングを行う際に、エッチング時間やガス流量を調整する、複数のエッチング手法を組合せることにより、加工後のキャップ層５の形状をある程度操作することができる。所望の形状を形成しておいた上で、その後、図２０に示す工程を実施することで実施の形態２の図６〜図８に示すような第１〜第３の態様の構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００７４】
（ホ）図１７までの工程を終えた後、図１８で示す工程を行うことなく、図１９に示す工程及び図２０に示す工程を実施した後に、最後に図１８に示す工程を実行してゲート電極１０を形成することにより、実施の形態２の図１２に示すような構造（ＭＩＳ構造）の第７の態様の窒化物半導体へテロ接合電界効果型トランジスタを製造することができる。
【００７５】
（ヘ）図１７までの工程を終えた後、図１８で示す工程を行うことなく、図１９に示す工程を実施した後に、図１８に示す方法によりゲート電極１０を形成し、最後に図２０に示す工程により誘電膜１１を形成することで、実施の形態２の図１３に示すような構造の第８の態様のゲート電極１０Ａを有する窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００７６】
この場合、図１９で示す工程は、キャップ層５のうち残留させるべき領域（ドレイン方向ゲート電極近傍領域）にのみパターニングにより保護膜を形成し、当該保護膜をマスクとしてドライエッチング法もしくはウェットエッチング法により、ゲート電極形成予定領域２０側面に隣接した位置（第１の位置）から前記ドレイン電極の方向にドレイン電極８に到達しない位置（第２の位置；ドレイン電極８から所定の距離を隔てた位置）まで延びた領域であるドレイン方向ゲート電極近傍領域以外のキャップ層用形成層２５を除去する工程となる。
【００７７】
（ト）上述したプロセスはすべて個々に採用する必要はなく、それぞれを適宜組み合わせたプロセスとしても良い。
【００７８】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００７９】
１  半絶縁性ＳｉＣ基板、２  バッファ層、３  チャネル層、４  バリア層、５，５Ａ〜５Ｃ  キャップ層、６，６Ａ  ドレイン電極下Ｓｉ注入領域、７，７Ａ  ソース電極下Ｓｉ注入領域、８  ドレイン電極、９  ソース電極、１０，１０Ａ  ゲート電極、１１  誘電膜、１２  ２次元電子ガス。
【図１】
2013229486.tif 000003
【図２】
2013229486.tif 000004
【図５】
2013229486.tif 000005
【図６】
2013229486.tif 000006
【図７】
2013229486.tif 000007
【図８】
2013229486.tif 000008
【図９】
2013229486.tif 000009
【図１０】
2013229486.tif 000010
【図１１】
2013229486.tif 000011
【図１２】
2013229486.tif 000012
【図１３】
2013229486.tif 000013
【図１４】
2013229486.tif 000014
【図１５】
2013229486.tif 000015
【図１６】
2013229486.tif 000016
【図１７】
2013229486.tif 000017
【図１８】
2013229486.tif 000018
【図１９】
2013229486.tif 000019
【図２０】
2013229486.tif 000020
【図３】
2013229486.tif 000021
【図４】
2013229486.tif 000022