(57)【要約】【課題】オン電圧を低減させ、かつオン時におけるコレクタ電流の時間変化率ｄｉ／ｄｔを低減することができる半導体装置を提供すること。【解決手段】ｎ-型ドリフト層１となる半導体基板の第１主面には、突起状半導体領域２が設けられている。突起状半導体領域２の内部には、ｐ型ベース層３およびｎ++型エミッタ層４が設けられている。ｐ型ベース層３は、突起状半導体領域２の側面において、ｎ++型エミッタ層４とｎ-型ドリフト層１とに挟まれている。第１ゲート電極７−１は、ゲート絶縁膜６を介して、ｐ型ベース層３の、ｎ++型エミッタ層４とｎ-型ドリフト層１とに挟まれた部分に対向する。第２ゲート電極７−２は、第１ゲート電極７−１と離れて設けられ、ゲート絶縁膜６を介してｎ-型ドリフト層１に対向する。第１ゲート電極７−１はゲート（Ｇ）端子に直接接続され、第２ゲート電極７−２は内部抵抗Ｒを介してゲート（Ｇ）端子に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１主面に設けられた突起状の第２導電型の第１半導体領域と、
前記第１半導体領域の内部に前記半導体基板の第１主面から離れて設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の、前記第２半導体領域と前記半導体基板とに挟まれた部分に絶縁膜を介して設けられ、制御信号が供給される第１制御電極と、
前記第１制御電極から離れて、前記半導体基板の第１主面に絶縁膜を介して設けられた、前記第１制御電極と同電位の第２制御電極と、
前記第１半導体領域および前記第２半導体領域に接する第１主電極と、
前記半導体基板の第２主面に設けられた第２導電型の第３半導体領域と、
前記第３半導体領域に接する第２主電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２制御電極は、抵抗を介して前記第１制御電極に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
活性領域を囲み、前記活性領域の周辺にまで延びるように設けられた前記第１制御電極に接する第１金属層と、
前記第１金属層を囲み、前記活性領域の周辺にまで延びるように設けられた前記第２制御電極の端部に接し、かつ金属膜でできた前記抵抗を介して前記第１金属層と電気的に接続された第２金属層と、
をさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１制御電極の、前記半導体基板の第１主面と対向する部分の面積は、前記第２制御電極の、前記半導体基板の第１主面と対向する部分の面積よりも小さいことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第２制御電極は、前記第１半導体領域から離れて設けられていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記第１半導体領域は、前記半導体基板の第１主面に複数設けられており、
前記第１制御電極および前記第２制御電極は、隣り合う前記第１半導体領域に挟まれていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、電力変換装置などに使用されるパワー半導体装置として、半導体基板の主面から突起した半導体領域（以下、突起状半導体領域とする）に１つのＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造が形成された凸状の断面構造（以下、凸型セル構造とする）を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が公知である。このような凸型セル構造を備えた半導体装置として、半導体基板における素子周辺部において、ガードリング部と連接部の境界部には段差が設けられ、素子部に対し周辺部は段差を境にしてウエハ基準面より一段低くなっている装置が提案されている（例えば、下記特許文献１参照。）。
【０００３】
このような凸型セル構造のＩＧＢＴとして、１つの突起状半導体領域に１つのＭＯＳ構造のエミッタの層構造のみを設けた構造（以下、凸型エミッタ構造とする）を設けたＩＧＢＴが公知である。図１３は、従来の半導体装置を示す断面図である。図１３に示す従来の凸型エミッタ構造のＩＧＢＴでは、ｎ-型ドリフト層１となる半導体基板の第１主面から突起した半導体領域（突起状半導体領域）２の内部に、ｐ型ベース層３、ｎ++型エミッタ層４およびｐ+型コンタクト層５のみが互いに接するように設けられている。
【０００４】
突起状半導体領域２の側面において、ｐ型ベース層３は、ｎ++型エミッタ層４とｎ-型ドリフト層１とに挟まれている。突起状半導体領域２の側面から当該側面に連続する半導体基板の第１主面にわたって、ｐ型ベース層３の、ｎ++型エミッタ層４とｎ-型ドリフト層１とに挟まれた部分を覆うようにデバイス表面の大部分に、ゲート絶縁膜１０６を介してゲート電極１０７が設けられている。エミッタ電極８は、ｎ++型エミッタ層４およびｐ+型コンタクト層５に接し、かつ層間絶縁膜９によってゲート電極１０７と電気的に絶縁されている。半導体基板の第２主面（不図示）には、コレクタ層およびコレクタ電極が設けられている。
【０００５】
凸型エミッタ構造とすることにより、エミッタ側の表面積に対するｐ型ベース層３の面積比率が小さくなるため、ＩＥ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ：注入促進）効果が向上し、オン電圧が低減する。また、ｐ型ベース層３の面積比率が小さくなるため、ｐ型ベース層３の面積比率を低く維持したままセルピッチが縮小される。これにより、チップ内に組み込まれるセル数を増やすことができるため、１セルあたりで負担すべき電流値が減少する。また、セルピッチが縮小されることにより、ｎ-型ドリフト層１の、ゲート電極１０７に対向する電子が蓄積される領域（以下、電子蓄積層とする）の幅が減少する。したがって、電子蓄積層内における電圧降下が減少し、電子蓄積層から電子が注入されやすくなる。
【０００６】
このような凸型エミッタ構造の半導体装置として、ｎ型半導体基板の表面に、複数の並行トレンチと、該並行トレンチ間に前記トレンチより幅の狭い突起状半導体領域を有し、該突起状半導体領域に、ｐ型ベース層と該ｐ型ベース層の表面側のｎ++領域を備え、前記突起状半導体領域の側壁にはゲート絶縁膜を介してゲート電極を有する装置が提案されている（例えば、下記特許文献２参照。）。
【０００７】
さらに、別の半導体装置として、半導体基板と、この半導体基板の主表面上に形成された高抵抗な第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に、該ベース領域よりも接合深さが浅く形成された第１導電型のソース領域と、前記ソース領域および前記半導体層に挟まれた前記ベース領域の上に、ゲート絶縁膜を介して形成されたゲート電極と、を備えた装置が提案されている（例えば、下記特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１６４５４１号公報
【特許文献２】特開２０１０−１４１３１０号公報
【特許文献３】特許３９８５３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した特許文献１〜３では、ＩＥ効果を向上させるためにデバイス表面の大部分がゲート電極１０７で覆われている。このため、オン時にｎ-型ドリフト層１へキャリアが注入され、ｎ-型ドリフト層１の、ゲート電極１０７に対向する部分の電位が上昇したときに、ｎ-型ドリフト層１内の空間電荷分布がゲート電極１０７による電界の影響を受けて変化する。そして、ゲート電極１０７の、ｎ-型ドリフト層１に対向する部分に変位電流が流れ込む。この変位電流は放電電流としてゲート駆動回路（不図示）へと流れるため、ゲート端子からゲート電極１０７までの直流抵抗であるゲート抵抗（不図示）に電圧降下が生じ、ゲート電圧が上昇する。
【００１０】
ゲート電圧が上昇することによりコレクタ電流が急上昇するため、コレクタ電流の時間変化率ｄｉ／ｄｔが増大する。それによって、例えばＩＧＢＴをブリッジ接続して構成したインバータ回路（不図示）において、対向アームに逆並列に接続され負荷電流を還流させる還流ダイオード（ＦＷＤ：Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）の電流減少率が大きくなり、還流ダイオードの逆回復ピーク電流が増大する。これにより、逆回復ピーク電流の時間変化率ｄｉ／ｄｔが増大し、還流ダイオードにかかるサージ電圧が上昇する。このため、還流ダイオードの逆回復波形の振動によりノイズが増大したり、過電圧により還流ダイオードが破壊に至るという問題がある。
【００１１】
ゲート抵抗を大きくしてＩＧＢＴのターンオン動作を遅くすることにより、ｎ-型ドリフト層１からゲート電極１０７を介してゲート駆動回路へと流れこむ変位電流を減少させることができる。しかしながら、変位電流が減少したとしても、ゲート抵抗が大きくなるため、変位電流によって生じるゲート抵抗の両端部間の電位差はあまり変化しない。したがって、ゲート抵抗を大きくしたとしても、ゲート抵抗に生じる電圧降下によるゲート電圧の上昇を防止することができず、コレクタ電流の時間変化率ｄｉ／ｄｔを減少させることはできない。
【００１２】
この発明は、上述した従来技術による問題点を解消するため、オン電圧を低減させることができる半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、オン時におけるコレクタ電流の時間変化率を低減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１主面に設けられた突起状の第２導電型の第１半導体領域と、前記第１半導体領域の内部に前記半導体基板の第１主面から離れて設けられた第１導電型の第２半導体領域と、前記第１半導体領域の、前記第２半導体領域と前記半導体基板とに挟まれた部分に絶縁膜を介して設けられ、制御信号が供給される第１制御電極と、前記第１制御電極から離れて、前記半導体基板の第１主面に絶縁膜を介して設けられた、前記第１制御電極と同電位の第２制御電極と、前記第１半導体領域および前記第２半導体領域に接する第１主電極と、前記半導体基板の第２主面に設けられた第２導電型の第３半導体領域と、前記第３半導体領域に接する第２主電極と、を備えることを特徴とする。
【００１４】
また、この発明にかかる半導体装置は、上述した発明において、前記第２制御電極は、抵抗を介して前記第１制御電極に電気的に接続されていることを特徴とする。
【００１５】
また、この発明にかかる半導体装置は、上述した発明において、活性領域を囲み、前記活性領域の周辺にまで延びるように設けられた前記第１制御電極に接する第１金属層と、前記第１金属層を囲み、前記活性領域の周辺にまで延びるように設けられた前記第２制御電極の端部に接し、かつ金属膜でできた前記抵抗を介して前記第１金属層と電気的に接続された第２金属層と、をさらに備えることを特徴とする。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記第１制御電極の、前記半導体基板の第１主面と対向する部分の面積は、前記第２制御電極の、前記半導体基板の第１主面と対向する部分の面積よりも小さいことを特徴とする。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記第２制御電極は、前記第１半導体領域から離れて設けられていることを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記半導体基板の第１主面に複数設けられており、前記第１制御電極および前記第２制御電極は、隣り合う前記第１半導体領域に挟まれていることを特徴とする。
【００１９】
上述した発明によれば、第１，２制御電極を互いに離して設けることにより、オン時にｎ-型ドリフト層の電位上昇により生じる変位電流を、主にｎ-型ドリフト層に対向する第２制御電極へと流すことができる。第１制御電極のｎ-型ドリフト層との対向面積が第２制御電極のｎ-型ドリフト層との対向面積よりも小さいため、変位電流は第１制御電極へはほぼ流れ込まない。これにより、ゲート端子から第１制御電極までの直流抵抗であるゲート抵抗に電圧降下が生じることを回避することができる。
【００２０】
さらに、上述した発明によれば、第２制御電極は抵抗を介してゲート端子に接続されているため、第２制御電極からゲート駆動回路へ向かう電流は流れにくい。これにより、オン時に第２制御電極からゲート駆動回路へ流れ込む変位電流を低減することができ、変位電流によって生じるゲート抵抗の両端部間の電位差を小さくすることができる。それによって、ゲート電圧の上昇が抑制され、コレクタ電流が上昇することを抑制することができる。
【００２１】
また、実施の形態によれば、１つの突起状半導体領域に１つのＭＯＳ構造のエミッタの層構造のみを設けた構造（凸型エミッタ構造）とすることにより、第１，２制御電極にそれぞれ対向する半導体領域に電子蓄積層が形成されるため、一般的なＩＧＢＴよりも電子蓄積層を大きくすることができる。これにより、ＩＥ効果を向上させることができる。
【発明の効果】
【００２２】
本発明にかかる半導体装置によれば、オン電圧を低減することができるという効果を奏する。また、本発明にかかる半導体装置によれば、オン時におけるコレクタ電流の時間変化率を低減することができるという効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】実施の形態にかかる半導体装置を示す断面図である。
【図２】図１の半導体装置のゲート配線構造を示す平面図である。
【図３】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図４】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図５】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図６】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図７】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図８】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図９】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図１０】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図１１】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図１２】実施の形態にかかる半導体装置のコレクタ電流の時間変化率を示す説明図である。
【図１３】従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００２４】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２５】
（実施の形態）
図１は、実施の形態にかかる半導体装置を示す断面図である。図１に示す実施の形態にかかる半導体装置は、ｎ-型ドリフト層１となる半導体基板の第１主面から突起した半導体領域（突起状半導体領域）２に１つのＭＯＳ構造のエミッタの層構造（凸型エミッタ構造）を設けたＩＧＢＴである。図１に示す実施の形態にかかる凸型エミッタ構造のＩＧＢＴにおいて、ｎ-型ドリフト層１となるｎ型の半導体基板の第１主面には、複数の突起状半導体領域２が互いに離れて設けられている。複数の突起状半導体領域２は、例えば、突起状半導体領域２が並ぶ方向と直交する方向に延びるストライプ状に配置されるのが好ましい。図１では、１つの突起状半導体領域２近傍の断面構造のみを示す。
【００２６】
突起状半導体領域２の頂点部は、平坦面となっている。突起状半導体領域２の側面は、隣り合う突起状半導体領域２の間における半導体基板の第１主面に対して斜度を有していてもよい。具体的には、例えば、突起状半導体領域２は、頂点部側から半導体基板側に向かって広がった台形状の断面形状を有していてもよい。突起状半導体領域２の側面と、隣り合う突起状半導体領域２の間における半導体基板の第１主面とのなす角度（劣角）θは、例えば１５０度以下が好ましく、さらに好適には９０度に近いほどよい。その理由は、次の通りである。
【００２７】
突起状半導体領域２の側面と、隣り合う突起状半導体領域２の間における半導体基板の第１主面とのなす角度θが１８０度に近づくほど、突起状半導体領域２の側面の頂点部平坦面に対する勾配が緩やかになるため、突起状半導体領域２の頂点部側に対する半導体基板側の面積比率が大きくなる。したがって、突起状半導体領域２の頂点部平坦面（エミッタ側）の面積が小さい場合でも、エミッタ側の表面積に対する後述するｐ型ベース層３の面積比率が大きくなる。これにより、コレクタ側（半導体基板の第２主面側）に比べてエミッタ側の平均キャリア濃度が減少し、ＩＥ効果が低減してしまうからである。
【００２８】
各突起状半導体領域２には、それぞれ１つのＭＯＳ構造のエミッタの層構造のみが設けられている。隣り合う突起状半導体領域２の間に１つのＭＯＳ構造（以下、単位セルとする）が構成される。具体的には、突起状半導体領域２の内部には、頂点部側の表面層にｐ型ベース層（第１半導体領域）３が設けられている。ｐ型ベース層３は、突起状半導体領域２のほぼ全体に、突起状半導体領域２の一方の側面から他方の側面にわたって設けられている。すなわち、突起状半導体領域２は、ｎ-型ドリフト層１に接する突起状のｐ型ベース層３で構成されている。
【００２９】
ｐ型ベース層３の内部には、突起状半導体領域２の頂点部側の表面層にｎ++型エミッタ層（第２半導体領域）４が設けられている。ｎ++型エミッタ層４の不純物濃度は、ｎ-型ドリフト層１の不純物濃度よりも高い。また、ｐ型ベース層３の内部には、ｎ++型エミッタ層４に接し、ｐ型ベース層３を貫通してｎ-型ドリフト層１に達するｐ+型コンタクト層５が設けられている。ｐ+型コンタクト層５の不純物濃度は、ｐ型ベース層３の不純物濃度よりも高い。
【００３０】
ｐ+型コンタクト層５は、ｐ型ベース層３と後述するエミッタ電極８とのコンタクト抵抗を低減する。また、ｐ+型コンタクト層５は、寄生サイリスタの動作によるラッチアップを防止する。各突起状半導体領域２の内部に設けられたｐ型ベース層３、ｎ++型エミッタ層４およびｐ+型コンタクト層５は、それぞれ、例えば突起状半導体領域２が並ぶ方向と直交する方向に延びるストライプ状に配置されるのが好ましい。
【００３１】
ｐ型ベース層３の、ｎ++型エミッタ層４とｎ-型ドリフト層１とに挟まれた部分には、ゲート絶縁膜６を介して第１ゲート電極７−１（第１制御電極）が設けられている。第１ゲート電極７−１は、突起状半導体領域２の側面から、隣り合う他の突起状半導体領域２との間における半導体基板の第１主面に跨って設けられている。そして、第１ゲート電極７−１は、ゲート（Ｇ）端子に直接接続されている。
【００３２】
隣り合う突起状半導体領域２の間において、半導体基板の第１主面には、ゲート絶縁膜６を介して第２ゲート電極７−２（第２制御電極）が設けられている。すなわち、第２ゲート電極７−２は、ゲート絶縁膜６を介してｎ-型ドリフト層１と対向する。第２ゲート電極７−２は、第１ゲート電極７−１と離れて設けられている。また、第２ゲート電極７−２は、ｐ型ベース層３と対向しないように、ｐ型ベース層３から離れて設けられている。第２ゲート電極７−２は、例えばポリシリコンでできた内部抵抗Ｒを介してゲート（Ｇ）端子に接続されており、第１ゲート電極７−１と同電位となっている。図１では、内部抵抗Ｒをエミッタ電極８に重なるように図示しているが、内部抵抗Ｒは例えば層間絶縁膜９によってエミッタ電極８と電気的に絶縁されている。第１，２ゲート電極７−１，７−２と内部抵抗Ｒとの配線構造については後述する。
【００３３】
第１ゲート電極７−１の、ｎ-型ドリフト層１と対向する部分の面積（以下、第１ゲート電極７−１のｎ-型ドリフト層１との対向面積とする）は、第２ゲート電極７−２の、ｎ-型ドリフト層１と対向する部分の面積（以下、第２ゲート電極７−２のｎ-型ドリフト層１との対向面積とする）よりも小さい。第１，２ゲート電極７−１，７−２は、例えば、突起状半導体領域２が並ぶ方向と直交する方向に延びるストライプ状に配置されるのが好ましい。
【００３４】
突起状半導体領域２の頂点部には、ｎ++型エミッタ層４を貫通してｐ+型コンタクト層５に達する溝１０が設けられている。溝１０の底面には、ｐ+型コンタクト層５が露出されている。エミッタ電極（第１主電極）８は、溝１０を介してｎ++型エミッタ層４およびｐ+型コンタクト層５に接し、ｐ+型コンタクト層５を介してｐ型ベース層３に電気的に接続されている。エミッタ電極８は、層間絶縁膜９によって第１，２ゲート電極７−１，７−２と電気的に絶縁されている。
【００３５】
ｎ-型ドリフト層１となる半導体基板の第２主面には、ｐ型コレクタ層（第３半導体領域）１２が設けられている。ｎ-型ドリフト層１とｐ型コレクタ層１２との間には、ｎ型バッファ層１１が設けられている。ｎ型バッファ層１１は、ｎ-型ドリフト層１およびｐ型コレクタ層１２に接する。ｎ型バッファ層１１の不純物濃度は、ｎ-型ドリフト層１の不純物濃度よりも高い。コレクタ電極（第２主電極）１３は、ｐ型コレクタ層１２に接する。
【００３６】
次に、第１，２ゲート電極７−１，７−２と内部抵抗Ｒとの配線構造について説明する。図２は、図１の半導体装置のゲート配線構造を示す平面図である。図２に示すように、ＩＧＢＴのＭＯＳ構造が形成される活性領域の周辺には、ゲート電極にゲート信号を供給するためのリング状の金属配線（以下、第１ゲートリングとする）１４−１が設けられている。すなわち、第１ゲートリング１４−１は、ゲート端子（不図示）に接続されたゲートパッドである。第１ゲートリング１４−１は、活性領域を囲む。活性領域とは、半導体装置のオン時に電流が流れる領域であり、単位セルごとに形成された各第１，２ゲート電極７−１，７−２がストライプ状に配置された領域である。第１ゲートリング１４−１を囲むように、リング状の金属配線（以下、第２ゲートリングとする）１４−２が設けられている。第１ゲートリング１４−１および第２ゲートリング１４−２は、例えば、アルミニウムシリコン（ＡｌＳｉ）でできている。
【００３７】
第１，２ゲート電極７−１，７−２となるポリシリコンでできている。そして、単位セルごとに形成された第１ゲート電極７−１の長手方向の各端部は、それぞれコンタクトホール１５−１を介して、第１ゲートリング１４−１に接続されている。単位セルごとに形成された第２ゲート電極７−２の長手方向の各端部は、それぞれコンタクトホール１５−２を介して、第２ゲートリング１４−２に接続されている。第１ゲートリング１４−１および第２ゲートリング１４−２には、コンタクトホール１５−３を介して、ポリシリコン（ｐｏｌｙ−Ｓｉ）でできた内部抵抗Ｒが接続されている。すなわち、第１ゲートリング１４−１および第２ゲートリング１４−２は、内部抵抗Ｒにより互いに連結されている。このため、第２ゲート電極７−２は、内部抵抗Ｒを介して第１ゲートリング１４−１に電気的に接続されている。
【００３８】
次に、図１に示す実施の形態にかかる半導体装置の動作について説明する。ＩＧＢＴのターンオン動作は、次の通りである。オフ状態において、第１ゲート電極７−１をエミッタ電極８に対して同電位にした状態で、コレクタ電極１３をエミッタ電極８に対して高電位にする。この状態では、ｎ-型ドリフト層１とｐ型ベース層３との間の逆バイアス接合により、その逆耐電圧以下ではｎ-型ドリフト層１とｐ型ベース層３とのｐｎ接合から空乏層が伸び、ＩＧＢＴは阻止状態となる。そして、この状態で、第１ゲート電極７−１をエミッタ電極８に対して高電位にすることにより、第１ゲート電極７−１に電荷が蓄積され始める。同時に、ｐ型ベース層３の、ゲート絶縁膜６に接する領域に、ｎ型に反転したｎチャネル領域（図示せず）が形成される。
【００３９】
ｎ++型エミッタ層４とｎ-型ドリフト層１の間にｎチャネル領域が形成されると、このｎチャネル領域を通る通路では、逆バイアス接合が消える。したがって、エミッタ電極８からｎ++型エミッタ層４およびｎチャネル領域を通ってｎ-型ドリフト層１に、電子が注入される。この電子の注入が起こると、コレクタ側のｐｎ接合が順バイアスされるので、ｐ型コレクタ層１２からｎ-型ドリフト層１に、少数キャリアである正孔が注入される。正孔がｎ-型ドリフト層１に注入されると、ｎ-型ドリフト層１においてキャリアについての中性条件を保つために多数キャリアである電子濃度が高くなり、ｎ-型ドリフト層１の抵抗が低くなる。いわゆる伝導度変調が起こる。このときにコレクタ電極１３とエミッタ電極８の間に流れる電流による電圧降下が、オン電圧である。
【００４０】
第２ゲート電極７−２は第１ゲート電極７−１と同電位となっているため、ターンオン時、第１ゲート電極７−１と第２ゲート電極７−２とはともにゲート電位となる。これにより、ｐ型ベース層３の第１ゲート電極７−１に対向する部分と、ｎ-型ドリフト層１の第２ゲート電極７−２に対向する部分とにそれぞれ電子蓄積層が形成され、オン電圧が低減される（ＩＥ効果）。
【００４１】
また、ターンオン時、ｎ-型ドリフト層１の第１主面側の電位の上昇により生じる変位電流は、主にｎ-型ドリフト層１と対向する第２ゲート電極７−２を介してゲート駆動回路（不図示）に流れ込む。その理由は、第１ゲート電極７−１のｎ-型ドリフト層１との対向面積が第２ゲート電極７−２のｎ-型ドリフト層１との対向面積よりも小さいからである。第２ゲート電極７−２は内部抵抗Ｒを介してゲート端子に接続されているため、第２ゲート電極７−２からゲート駆動回路へと流れ込む変位電流は、内部抵抗Ｒを通過することにより小さくなる。これにより、ゲート端子から第１ゲート電極７−１までの直流抵抗であるゲート抵抗の両端部間の電位差を小さくすることができ、ゲート電圧の上昇を抑制することができる。
【００４２】
一方、ＩＧＢＴのターンオフ動作は、次の通りである。オン状態において、エミッタ電極８と第１，２ゲート電極７−１，７−２の間の電圧が閾値以下になると、第１，２ゲート電極７−１，７−２に蓄積されていた電荷がゲート抵抗を介してゲート駆動回路へ放電される。それによって、ｐ型ベース層３においてｎ型に反転していたチャネル領域がｐ型に戻り、ｎチャネル領域がなくなる。したがって、エミッタ電極８からｎ-型ドリフト層１への電子の供給がなくなる。しかし、ｎ-型ドリフト層１内に蓄積されている電子および正孔がそれぞれコレクタ電極１３およびエミッタ電極８へ掃き出されるか、または、再結合して消滅するまで、電流が流れ続ける。そして、ｎ-型ドリフト層１内の電子と正孔が消滅した後に電流が流れなくなり、ＩＧＢＴがオフ状態となる。
【００４３】
次に、図１に示す実施の形態にかかる半導体装置の製造方法について説明する。図３〜１１は、実施の形態にかかる製造途中の半導体装置を示す断面図である。例えば、１２００Ｖ耐圧クラスのフィールドストップ（ＦＳ）型ＩＧＢＴを作製（製造）する場合を例に説明する。まず、例えば、（１００）面を第１主面とし、比抵抗６０Ωｃｍ程度のｎ-型のＦＺシリコン（ＦＺ−Ｓｉ）基板１−１を用意する。次に、図３に示すように、ＦＺシリコン基板１−１の第１主面に、例えば熱酸化法により熱酸化膜２１を３５０Å程度の厚さで成長させる。
【００４４】
次に、熱酸化膜２１を介して、ＦＺシリコン基板１−１の第１主面に例えばリン（Ｐ）イオンを注入する。このときのイオン注入条件は、例えば、ドーズ量１．０×１０13ｃｍ-2とし、加速エネルギー１００ＫｅＶとしてもよい。次に、熱処理によりＦＺシリコン基板１−１の第１主面に添加したリンを熱拡散（ドライブ・イン）させ、ＦＺシリコン基板１−１の第１主面の表面層に、ＦＺシリコン基板１−１よりも不純物濃度が高い表面ｎ層１−２を形成する。
【００４５】
次に、図４に示すように、熱酸化膜２１を介して、ＦＺシリコン基板１−１の第１主面に例えば砒素（Ａｓ）イオンを注入する。このときのイオン注入条件は、例えば、ドーズ量４．０×１０15ｃｍ-2とし、加速エネルギー１２０ＫｅＶとしてもよい。次に、熱アニール処理によりＦＺシリコン基板１−１の第１主面に導入した砒素を活性化し、表面ｎ層１−２の熱酸化膜２１側の表面層に、表面ｎ層１−２よりも不純物濃度が高いｎ++型エミッタ層４を０．２μｍ程度の厚さで形成する。
【００４６】
次に、図５に示すように、熱酸化膜２１を介して、ＦＺシリコン基板１−１の第１主面に例えばボロン（Ｂ）イオンを注入する。このときのイオン注入条件は、例えば、ドーズ量９．０×１０13ｃｍ-2とし、加速エネルギー１５０ＫｅＶとしてもよい。次に、熱アニール処理によりＦＺシリコン基板１−１の第１主面に導入したボロンを活性化し、表面ｎ層１−２とｎ++型エミッタ層４との間にｐ型ベース層３を形成する。ＦＺシリコン基板１−１の、ｐ型ベース層３およびｎ++型エミッタ層４を除く部分、すなわちＦＺシリコン基板１−１のｎ-層として残る部分および表面ｎ層１−２はｎ-型ドリフト層１である。
【００４７】
次に、図６に示すように、熱酸化膜２１の表面に、例えばストライプ状に開口する開口部２２を有するレジストマスク２３を形成する。レジストマスク２３の開口部２２には、ｐ+型コンタクト層５の形成領域上の熱酸化膜２１が露出する。次に、レジストマスク２３をマスクとして例えばドライエッチングにより熱酸化膜２１を選択的に除去し、ｎ++型エミッタ層４を選択的に露出させる。
【００４８】
さらに、レジストマスク２３および熱酸化膜２１をマスクとしてエッチングを行い、開口部２２に露出するシリコン半導体を０．３μｍ程度の深さｔ１まで除去する。上述したようにｎ++型エミッタ層４は０．２μｍ程度の厚さで形成されているため、ｎ++型エミッタ層４の、レジストマスク２３の開口部２２に露出されている部分は完全に除去される。これにより、ｎ++型エミッタ層４を貫通しｐ型ベース層３に達する溝（以下、第１溝とする）１０が形成される。第１溝１０の深さｔ１は、第１溝１０の底面にｐ型ベース層３が露出される深さであればよい。
【００４９】
次に、図７に示すように、残っているレジストマスク２３をマスクとして、第１溝１０の少なくとも底面にボロン（Ｂ）イオンを注入する。このときのイオン注入条件は、例えば、ドーズ量１．０×１０15ｃｍ-2とし、加速エネルギー８０ＫｅＶとしてもよい。次に、熱アニール処理により第１溝１０内に露出するシリコン半導体に導入したボロンを活性化し、ｐ型ベース層３を貫通し表面ｎ層１−２に達するｐ+型コンタクト層５を形成する。
【００５０】
ｐ+型コンタクト層５は、レジストマスク２３の開口部２２の平面形状と同様に、ｐ+型コンタクト層５が並ぶ方向と直交する方向に延びるストライプ状に配置される。図７では、ｐ+型コンタクト層５は、第１溝１０の側壁上端付近の部分がｎ++型エミッタ層４の端部に重なって形成されているが、ｎ++型エミッタ層４の、ｐ+型コンタクト層５が重なる部分の導電型はｎ型に維持される。その後、レジストマスク２３および熱酸化膜２１を完全に除去する。
【００５１】
次に、例えば等方性プラズマエッチャーを用いたエッチングにより、ＦＺシリコン基板１−１の第１主面側のシリコン半導体を選択的に例えば１．５μｍの深さｔ２まで除去し、ストライプ状に並ぶ複数の第２溝２４を形成する。図８に示すように、隣り合う第２溝２４の間に残るシリコン半導体が突起状半導体領域２となる。この第２溝２４を形成するためのエッチングにより、隣り合う突起状半導体領域２の間（第２溝２４部分）のｎ++型エミッタ層４およびｐ型ベース層３は完全に除去される。
【００５２】
エッチングにより除去されるシリコン半導体の深さ（第２溝２４の深さ）ｔ２は２μｍ以下であるのが好ましい。その理由は、エッチングにより除去されるシリコン半導体の深さが２μｍより大きくなった場合、その後のパターニング工程においてレジストむらが発生したり、パターニング精度が悪くなったりするからである。等方性エッチングによって第２溝２４を形成することにより、第２溝２４の側壁と、第２溝２４の底面とのなす角度（劣角）θは鈍角となる。第２溝２４の側壁と、第２溝２４の底面とのなす角度θは、ｐ型ベース層３を形成するためのボロンのドーズ量、このボロンを活性化させるためのアニール条件、および第２溝２４を形成するためのエッチング条件によって制御することができる。
【００５３】
次に、熱酸化処理により、ＦＺシリコン基板１−１の第１主面側全面、すなわち突起状半導体領域２の頂点部、突起状半導体領域２の側面（第２溝２４の側壁）および第２溝２４の底面に犠牲酸化膜として熱酸化膜（不図示）を１０００Åの厚さで成長させる。次に、犠牲酸化膜を除去し、エッチングによるシリコン半導体表面の加工ダメージを除去して平坦化する。次に、図９に示すように、例えば９００℃の熱酸化処理により、ＦＺシリコン基板１−１の第１主面側全面にゲート絶縁膜６を８００Åの厚さで成長させる。次に、ゲート絶縁膜６上に第１，２ゲート電極７−１，７−２となるポリシリコン膜を０．５μｍ程度の厚さで成長させる。
【００５４】
次に、フォトリソグラフィによりポリシリコン膜を選択的に除去し、第１，２ゲート電極７−１，７−２を形成する。ポリシリコン膜の除去は、例えば等方性プラズマエッチャーを用いたエッチングにより行ってもよい。これにより、単位セル内に互いに離れて第１，２ゲート電極７−１，７−２が形成される。このとき、ゲート絶縁膜６および第１，２ゲート電極７−１，７−２を形成するための熱処理により、例えば、突起状半導体領域２の内部に形成されたｐ型ベース層３、ｎ++型エミッタ層４およびｐ+型コンタクト層５は拡散され、その拡散深さが深くなる。
【００５５】
次に、図１０に示すように、第１，２ゲート電極７−１，７−２を覆うように、層間絶縁膜９としてＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜およびＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を順次堆積させる。そして、層間絶縁膜９およびゲート絶縁膜６を選択的に除去してコンタクトホールを形成し、ｎ++型エミッタ層４およびｐ+型コンタクト層５を選択的に露出させる。
【００５６】
次に、図１１に示すように、スパッタリングなどの物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＦＺシリコン基板１−１の第１主面側にエミッタ電極８としてアルミニウムシリコン電極膜を堆積する。そして、フォトリソグラフィによりエミッタ電極８をパターニングし、所望のエミッタ配線構造を形成する。
【００５７】
また、図２に示すように、活性領域の周辺に、ＭＯＳ構造が形成された領域を囲むように、アルミニウムシリコンでできた第１，２ゲートリング１４−１，１４−２を形成する。第１，２ゲートリング１４−１，１４−２は、例えば、エミッタ電極８と同時に形成されてもよい。第１ゲートリング１４−１（ゲート端子）は、例えば層間絶縁膜９に形成された複数のコンタクトホール１５−１を介して、ストライプ状に配置された各第１ゲート電極７−１の長手方向の端部に直接接続される。
【００５８】
第２ゲートリング１４−２は、例えば層間絶縁膜９に形成された複数のコンタクトホール１５−２を介して、ストライプ状に配置された各第２ゲート電極７−２の長手方向の端部に接続される。そして、第１，２ゲートリング１４−１，１４−２をポリシリコンでできた内部抵抗Ｒを介して連結する。これにより、各第２ゲート電極７−２は、内部抵抗Ｒを介して第１ゲートリング１４−１（ゲート端子）に電気的に接続される。
【００５９】
次に、スピンコーターを用いて、ＦＺシリコン基板１−１の第１主面側に表面保護膜としてポリイミド膜（不図示）を堆積しエミッタ電極８を覆う。そして、フォトリソグラフィによりポリイミド膜をパターニングし、ＦＺシリコン基板１−１の第１主面側の電極パッド構造を形成する。次に、ＦＺシリコン基板１−１の第２主面を研削し、ＦＺシリコン基板１−１の厚さを例えば１２０μｍまで薄くする。次に、ＦＺシリコン基板１−１の研削された第２主面に、例えばプロトン（Ｈ+）およびボロンイオンを順次注入する。
【００６０】
次に、４００℃の温度で熱アニール処理を行い、ＦＺシリコン基板１−１の第２主面に注入した不純物を活性化させる。これにより、図１に示すように、ＦＺシリコン基板１−１の第２主面の表面層にｎ型バッファ層１１が形成される。また、ＦＺシリコン基板１−１の第２主面の表面層のｎ型バッファ層１１よりも浅い部分に、ｎ型バッファ層１１に接するｐ型コレクタ層１２が形成される。その後、スパッタリングなどの物理気相成長法により、例えばアルミニウム−チタン（Ｔｉ）−ニッケル（Ｎｉ）−金（Ａｕ）の４層積層構造からなるコレクタ電極１３を形成する。ＦＺシリコン基板１−１をダイシングしチップ化することにより、図１に示す凸型セル構造を有する半導体装置が完成する。
【００６１】
次に、上述した図１に示す半導体装置において、コレクタ電流の時間変化率ｄｉ／ｄｔとゲート抵抗との関係について検証した。図１２は、実施の形態にかかる半導体装置のコレクタ電流の時間変化率を示す説明図である。まず、実施の形態に従い、図１に示すような、ゲート端子に直接接続された第１ゲート電極７−１と、内部抵抗Ｒを介してゲート端子に接続された第２ゲート電極７−２とを備えたＩＧＢＴを作製した（以下、実施例とする）。比較として、図１３に示すような、デバイス表面の大部分を覆う１つのゲート電極１０７を備えた従来のＩＧＢＴを作製した（以下、従来例とする）。
【００６２】
実施例および従来例ともに、ゲート抵抗の抵抗値を自由に変更できるように構成されている。そして、実施例および従来例のそれぞれにおいて、ゲート抵抗の抵抗値を種々変更し、オン時のコレクタ電流の時間変化率ｄｉ／ｄｔを測定した。コレクタ電流の時間変化率ｄｉ／ｄｔを測定する際の条件は、次の通りである。ＩＧＢＴの接合温度Ｔｊを１５０℃とした。ＩＧＢＴのコレクタ電流密度Ｊｃを１５０Ａ／ｃｍ2とした。ＩＧＢＴの飽和電流Ｉｓａｔを８００Ａ／ｃｍ2とした。
【００６３】
図１２に示す結果より、実施例は、従来例よりもオン時のコレクタ電流の時間変化率ｄｉ／ｄｔが小さいことが確認された。また、実施例は、従来例と同様に、ゲート抵抗の抵抗値を大きくすることにより、コレクタ電流の時間変化率ｄｉ／ｄｔをさらに小さくすることができることが確認された。したがって、第１ゲート電極７−１と第２ゲート電極７−２とを内部抵抗Ｒを介して接続することにより、コレクタ電流の時間変化率ｄｉ／ｄｔが小さくなることが確認された。
【００６４】
以上、説明したように、実施の形態によれば、第１，２ゲート電極を互いに離して設けることにより、オン時にｎ-型ドリフト層の電位上昇により生じる変位電流を、主にｎ-型ドリフト層に対向する第２ゲート電極へと流すことができる。第１ゲート電極のｎ-型ドリフト層との対向面積が第２ゲート電極のｎ-型ドリフト層との対向面積よりも小さいため、変位電流は第１ゲート電極へはほぼ流れ込まない。これにより、ゲート抵抗に電圧降下が生じることを回避することができる。これにより、コレクタ電流の時間変化率ｄｉ／ｄｔを小さくすることができる。
【００６５】
さらに、実施の形態によれば、第２ゲート電極は内部抵抗を介してゲート端子に接続されているため、第２ゲート電極からゲート駆動回路へ向かう電流は流れにくい。これにより、オン時に、第２ゲート電極を介してゲート駆動回路へ流れ込む変位電流を低減することができる。これにより、変位電流によって生じるゲート抵抗の両端部間の電位差を小さくすることができ、ゲート電圧の上昇を抑制することができる。したがって、コレクタ電流が上昇することを抑制することができ、コレクタ電流の時間変化率ｄｉ／ｄｔを小さくすることができる。また、ゲート抵抗両端部間の電位差を小さくすることによりコレクタ電流が上昇することを抑制することができるため、ゲート抵抗の抵抗値を変更することによりコレクタ電流の上昇率を制御することができる。
【００６６】
また、実施の形態によれば、コレクタ電流の時間変化率ｄｉ／ｄｔを小さくすることができるため、例えばＩＧＢＴをブリッジ接続して構成したインバータ回路（不図示）において、対向アームに逆並列に接続され負荷電流を還流させる還流ダイオードの逆回復動作を緩やかにすることができ、逆回復ピーク電流を減少させることができる。これにより、逆回復ピーク電流の時間変化率ｄｉ／ｄｔが減少し、還流ダイオードにかかるサージ電圧の上昇を抑制することができるため、還流ダイオードの逆回復時におけるノイズの発生を低減し、素子破壊を回避することができる。
【００６７】
また、実施の形態によれば、凸型エミッタ構造とすることにより第１，２ゲート電極にそれぞれ対向する半導体領域に電子蓄積層が形成されるため、一般的なＩＧＢＴよりも電子蓄積層を大きくすることができ、オン電圧を低減させることができる。したがって、オン電圧を低減させるとともに、第２ゲート電極とゲート端子との間に設けた内部抵抗により、コレクタ電流の時間変化率ｄｉ／ｄｔが小さくなるように制御することができる。
【００６８】
以上において本発明では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。この場合、ｐ-型ドリフト層の第２ゲート電極に対向する部分には、多数キャリアである正孔が蓄積される。また、本発明では、半導体基板の主面に設けた溝によって半導体基板の主面から突起した半導体領域（突起状半導体領域）を備えたＩＧＢＴを例に説明しているが、突起状半導体領域を備えないプレーナ構造のＩＧＢＴにも適用可能である。また、ＦＳ型ＩＧＢＴを例に説明しているが、ノンパンチスルー（ＮＰＴ）型やパンチスルー（ＰＴ）型のＩＧＢＴにも適用可能である。
【産業上の利用可能性】
【００６９】
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００７０】
１  ｎ-型ドリフト層（半導体基板）
２  突起状半導体領域
３  ｐ型ベース層（第１半導体領域）
４  ｎ++型エミッタ層（第２半導体領域）
５  ｐ+型コンタクト層
６  ゲート絶縁膜
７−１  第１ゲート電極（第１制御電極）
７−２  第２ゲート電極（第２制御電極）
８  エミッタ電極（第１主電極）
９  層間絶縁膜
１０  溝
１１  ｎ型バッファ層
１２  ｐ型コレクタ層（第３半導体領域）
１３  コレクタ電極（第２主電極）
Ｇ  ゲート端子
Ｒ  内部抵抗
【図１】
2013251464.tif 000003
【図２】
2013251464.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013251464.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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