(57)【要約】【課題】比較精度を劣化させる要因であるキックバックノイズを低減させることができ、ひいては消費電力を削減することが可能なコンパレータおよびＡＤ変換器を提供する。【解決手段】比較動作時にクロックに同期して、入力信号電圧と基準電圧との比較を行う少なくとも一つの入力差動対と、リセット動作時にクロックに同期して入力差動対の出力側端子をバイアス電源に接続するバイアス接続部と、を有し、入力差動対は、クロックが一方の相のときに比較動作を行い、他方の相のときにリセットを行い、バイアス接続部は、他方の相のクロックに同期して入力差動対の出力側端子をバイアス電源に接続し、一方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源から切り離し、バイアス電源によるバイアス電圧は、基準電圧の上限値と下限値との間の中間電圧に設定される。【選択図】図２
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【特許請求の範囲】
【請求項１】
比較動作時にクロックに同期して、入力信号電圧と基準電圧との比較を行う少なくとも一つの入力差動対と、
リセット動作時にクロックに同期して上記入力差動対の出力側端子をバイアス電源に接続するバイアス接続部と、を有し、
上記入力差動対は、
上記クロックが一方の相のときに比較動作を行い、他方の相のときにリセットを行い、
上記バイアス接続部は、
上記他方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源に接続し、上記一方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源から切り離し、
上記バイアス電源によるバイアス電圧は、
上記基準電圧の上限値と下限値との間の中間電圧に設定される
コンパレータ。
【請求項２】
第１の電源電位と上記入力差動対の上記出力側端子との間に接続され、比較動作時に当該出力側端子に出力される比較結果の信号電圧を波形整形して出力する波形整形部と、
上記入力差動対の上記出力側端子と上記波形整形部の入力側との間に接続され、上記一方の相のクロックに同期して上記入力差動対の出力側端子を上記波形整形部に接続し、上記他の相のクロックに同期して上記入力差動対の出力側端子と上記波形整形部とを切り離する接続切り離しスイッチ部と、を含む
請求項１記載のコンパレータ。
【請求項３】
第１の電源電位と、上記波形整形部と切り離する接続切り離しスイッチ部の接続ノードとの間に接続され、上記他方の相のクロックに同期して上記接続ノードを上記第１の電源電位に接続し、上記一方の相のクロックに同期して上記接続ノードを上記第１の電源電位から切り離す電源接続部と、を含む
請求項２記載のコンパレータ。
【請求項４】
上記入力差動対は、
ソース同士が接続され、各ゲートに入力される入力信号電圧と基準電圧との比較を行う２つのトランジスタにより形成される少なくとも一つの差動対トランジスタと、
上記差動対トランジスタの上記ソース同士の接続点と第２の電源電位との間に接続され、上記クロックが上記一方の相のクロックに同期して当該ソース同士の接続点と第１の電源電位とを接続して比較動作を可能とする比較スイッチ部と、を含み、
上記２つの差動対トランジスタの一方のトランジスタの出力側端子であるドレインが第１のノードに接続され、他方のトランジスタの出力側端子であるドレインが第２のノードに接続され、
上記バイアス接続部は、
上記バイアス電源と上記第１のノードおよび上記バイアス電源と上記第２のノードに接続され、上記他方の相のクロックに同期して上記第１のノードおよび第２のノードをバイアス電源に接続するスイッチ部を含む
請求項１記載のコンパレータ。
【請求項５】
上記入力信号電圧および上記基準電圧は、正相側と逆相側の電圧を含み、
上記入力差動対は、
正相側差動対トランジスタと、
逆相側差動対トランジスタと、を含み
上記正相側差動対トランジスタは、
一方のトランジスタのゲートに正相側入力信号電圧が供給され、他方のトランジスタのゲートに正相側基準電圧が供給され、当該一方のトランジスタのドレインが上記第１のノードに接続され、当該他方のトランジスタのドレインが上記第２のノードに接続され、
上記逆相側差動対トランジスタは、
一方のトランジスタのゲートに逆相側入力信号電圧が供給され、他方のトランジスタのゲートに逆相側基準電圧が供給され、当該一方のトランジスタのドレインが上記第２のノードに接続され、当該他方のトランジスタのドレインが上記第１のノードに接続されている
請求項４記載のコンパレータ。
【請求項６】
入力信号電圧と基準電圧との比較を行うコンパレータを少なくとも一つ含み、入力アナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換ブロックを有し、
上記コンパレータは、
比較動作時にクロックに同期して、入力信号電圧と基準電圧との比較を行う少なくとも一つの入力差動対と、
リセット動作時にクロックに同期して上記入力差動対の出力側端子をバイアス電源に接続するバイアス接続部と、を有し、
上記入力差動対は、
上記クロックが一方の相のときに比較動作を行い、他方の相のときにリセットを行い、
上記バイアス接続部は、
上記他方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源に接続し、上記一方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源から切り離し、
上記バイアス電源によるバイアス電圧は、
上記基準電圧の上限値と下限値との間の中間電圧に設定される
ＡＤ変換器。
【請求項７】
上記コンパレータは、
第１の電源電位と上記入力差動対の上記出力側端子との間に接続され、比較動作時に当該出力側端子に出力される比較結果の信号電圧を波形整形して出力する波形整形部と、
上記入力差動対の上記出力側端子と上記波形整形部の入力側との間に接続され、上記一方の相のクロックに同期して上記入力差動対の出力側端子を上記波形整形部に接続し、上記他の相のクロックに同期して上記入力差動対の出力側端子と上記波形整形部とを切り離する接続切り離しスイッチ部と、を含む
請求項６記載のＡＤ変換器。
【請求項８】
上記コンパレータは、
第１の電源電位と、上記波形整形部と切り離する接続切り離しスイッチ部の接続ノードとの間に接続され、上記他方の相のクロックに同期して上記接続ノードを上記第１の電源電位に接続し、上記一方の相のクロックに同期して上記接続ノードを上記第１の電源電位から切り離す電源接続部と、を含む
請求項７記載のＡＤ変換器。
【請求項９】
上記コンパレータの上記入力差動対は、
ソース同士が接続され、各ゲートに入力される入力信号電圧と基準電圧との比較を行う２つのトランジスタにより形成される少なくとも一つの差動対トランジスタと、
上記差動対トランジスタの上記ソース同士の接続点と第２の電源電位との間に接続され、上記クロックが上記一方の相のクロックに同期して当該ソース同士の接続点と第１の電源電位とを接続して比較動作を可能とする比較スイッチ部と、を含み、
上記２つの差動対トランジスタの一方のトランジスタの出力側端子であるドレインが第１のノードに接続され、他方のトランジスタの出力側端子であるドレインが第２のノードに接続され、
上記バイアス接続部は、
上記バイアス電源と上記第１のノードおよび上記バイアス電源と上記第２のノードに接続され、上記他方の相のクロックに同期して上記第１のノードおよび第２のノードをバイアス電源に接続するスイッチ部を含む
請求項６記載のＡＤ変換器。
【請求項１０】
上記入力信号電圧および上記基準電圧は、正相側と逆相側の電圧を含み、
上記コンパレータの上記入力差動対は、
正相側差動対トランジスタと、
逆相側差動対トランジスタと、を含み
上記正相側差動対トランジスタは、
一方のトランジスタのゲートに正相側入力信号電圧が供給され、他方のトランジスタのゲートに正相側基準電圧が供給され、当該一方のトランジスタのドレインが上記第１のノードに接続され、当該他方のトランジスタのドレインが上記第２のノードに接続され、
上記逆相側差動対トランジスタは、
一方のトランジスタのゲートに逆相側入力信号電圧が供給され、他方のトランジスタのゲートに逆相側基準電圧が供給され、当該一方のトランジスタのドレインが上記第２のノードに接続され、当該他方のトランジスタのドレインが上記第１のノードに接続されている
請求項９記載のＡＤ変換器。
【請求項１１】
上記ＡＤ変換ブロックは、
複数のコンパレータがｎ段に配置されたバイナリサーチ型ＡＤ変換構成を有し、
各段には２ｎ−1個のコンパレータが配置され、
前段のコンパレータの結果が次段のコンパレータ群のクロックとなる
請求項６記載のＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるクロック同期型のコンパレータおよびそれを用いたＡＤ変換器に関するものである。
【背景技術】
【０００２】
図１は、一般的なクロックに同期して動作し、定常電流を消費しないダイナミックコンパレータを示す回路図である。
【０００３】
図１のコンパレータ１は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭ１〜Ｍ５、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＭ６〜Ｍ１１、電圧入力端子ＴＶＩ１，ＴＶＩ２、およびクロック入力端子ＴＣＫ１〜ＴＣＫ３、出力端子ＴＶＯ１，ＴＶＯ２を有する。
【０００４】
トランジスタＭ２とＭ３のソース同士が接続され、その接続点がトランジスタＭ１のドレインに接続され、トランジスタＭ１のソースが基準電位ＶＳＳ（たとえば接地ＧＮＤ）に接続されている。
トランジスタＭ２のドレインがトランジスタＭ４のソースに接続され、その接続点によりノードＮＤ１が形成されている。トランジスタＭ３のドレインがトランジスタＭ５のソースに接続され、その接続点によりノードＮＤ２が形成されている。
トランジスタＭ１のゲートがクロック入力端子ＴＣＫ１に接続され、トランジスタＭ２のゲートが入力信号電圧Ｖｉｎの電圧入力端子ＴＶＩ１に接続され、トランジスタＭ３のゲートが基準電圧Ｖｒｅｆの電圧入力端子ＴＶＩ２に接続されている。
【０００５】
トランジスタＭ４のドレインがトランジスタＭ６のドレインに接続され、その接続点によりノードＮＤ３が形成されている。トランジスタＭ５のドレインがトランジスタＭＴ７のドレインに接続され、その接続点によりノードＮＤ４が形成されている。トランジスタＭ６とＭ７のソースは電源電圧ＶＤＤの供給ラインに接続されている。
トランジスタＭ４のゲートとトランジスタＭ６のゲートがノードＮＤ４に接続されている。トランジスタＭ５のゲートとトランジスタＭ７のゲートがノードＮＤ３に接続されている。
ノードＮＤ３が逆相側電圧Ｖｏｕｔｍの出力端子ＴＶＯ１に接続され、ノードＮＤ４が正相側電圧Ｖｏｕtｐの出力端子ＴＶＯ２に接続されている。
【０００６】
トランジスタＭ８のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがノードＮＤ３に接続されている。トランジスタＭ９のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがノードＮＤ４に接続されている。
トランジスタＭ１０のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがノードＮＤ１に接続されている。トランジスタＭ１１のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがノードＮＤ２に接続されている。
そして、トランジスタＭ８およびＭ１０のゲートがクロック入力端子ＴＣＫ２に接続され、トランジスタＭ９およびＭ１１のゲートがクロック入力端子ＴＣＫ３に接続されている。
【０００７】
このような構成を有するコンパレータ１は、２つの入力電圧である入力信号電圧Ｖｉｎと基準電圧Ｖｒｅｆを比較するための、トランジスタＭ２とＭ３を含む入力差動対ＤＦＰ１を有する。
さらに、コンパレータ１は、出力電圧をロジックレベルまで振り切るための、トランジスタＭ４〜Ｍ７により形成される波形整形部としてのラッチＬＴＣ１、およびトランジスタＭ１，Ｍ８〜Ｍ１１によるスイッチ群を含んで構成されている。
【０００８】
コンパレータ１の基本的な動作は２相のクロックＣＫに同期し、クロックＣＫがハイレベル（Ｈ）のとき、トランジスタＭ１がオンし、トランジスタＭ１０，Ｍ１１がオフし、比較動作を行う。
クロックＣＫがローレベル（Ｌ）のとき、トランジスタＭ１がオフし、トランジスタＭ１０，Ｍ１１がオンし、リセット動作を行う。
リセット時は前の比較結果が次の比較結果に影響を与えないように入力差動対のドレイン端子はいずれも電源電圧ＶＤＤの供給ラインに接続される。
【０００９】
この種のコンパレータはアナログデジタル（ＡＤ）変換器に適用される（たとえば特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−３１８４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところが、上記コンパレータは、以下の不利益がある。
比較動作とリセット動作を切り替える度に入力差動対を構成するトランジスタＭ２，Ｍ３のドレイン端子は大きく変動する。そして、その影響を受けてゲート・ドレイン間の寄生容量を通してチャージが２つの電圧入力端子ＴＶＩ１，ＴＶＩ２を介して入力信号電圧Ｖｉｎと基準電圧Ｖｒｅｆに放出される。
これがキックバックノイズであり、入力電圧が汚されるため比較結果に誤りを生じることがある。
【００１２】
入力信号電圧Ｖｉｎの電圧入力端子ＴＶＩ１に関して通常コンパレータの前段にはアンチエイリアスフィルタを兼ねたバッファが挿入されたり、十分に大きなサンプリング容量を用意するなどしてキックバックノイズの影響が低減される工夫がなされている。
一方で基準電圧Ｖｒｅｆの電圧入力端子ＴＶＩ２に関しては影響がより顕著であり、通常抵抗ラダーで基準電圧を生成するため、コンパレータの入力容量とラダーの抵抗値で時定数が制限されてしまうためキックバックノイズにより基準電圧に誤差が生じる。
仮にこの誤差を無くそうとするとラダーの抵抗値を下げる必要があり、結果的に消費電力の増加を招く。
【００１３】
コンパレータの応用例の１つとしてフラッシュ型のＡＤ変換器について述べる。
この場合、消費電力の８〜９割が抵抗ラダーを含む基準電圧Ｖｒｅｆの生成回路で消費されるため、キックバックノイズ対策としてラダー抵抗の値を小さくすることがそのままＡＤ変換器全体の消費電力を増加させてしまう。
【００１４】
本技術は、比較精度を劣化させる要因であるキックバックノイズを低減させることができ、ひいては消費電力を削減することが可能なコンパレータおよびＡＤ変換器を提供することにある。
【課題を解決するための手段】
【００１５】
本技術の第１の観点のコンパレータは、比較動作時にクロックに同期して、入力信号電圧と基準電圧との比較を行う少なくとも一つの入力差動対と、リセット動作時にクロックに同期して上記入力差動対の出力側端子をバイアス電源に接続するバイアス接続部と、を有し、上記入力差動対は、上記クロックが一方の相のときに比較動作を行い、他方の相のときにリセットを行い、上記バイアス接続部は、上記他方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源に接続し、上記一方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源から切り離し、上記バイアス電源によるバイアス電圧は、上記基準電圧の上限値と下限値との間の中間電圧に設定される。
【００１６】
本技術の第２の観点のＡＤ変換器は、入力信号電圧と基準電圧との比較を行うコンパレータを少なくとも一つ含み、入力アナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換ブロックを有し、上記コンパレータは、比較動作時にクロックに同期して、入力信号電圧と基準電圧との比較を行う少なくとも一つの入力差動対と、リセット動作時にクロックに同期して上記入力差動対の出力側端子をバイアス電源に接続するバイアス接続部と、を有し、上記入力差動対は、上記クロックが一方の相のときに比較動作を行い、他方の相のときにリセットを行い、上記バイアス接続部は、上記他方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源に接続し、上記一方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源から切り離し、上記バイアス電源によるバイアス電圧は、上記基準電圧の上限値と下限値との間の中間電圧に設定される。
【発明の効果】
【００１７】
本技術によれば、比較精度を劣化させる要因であるキックバックノイズを低減させることができ、ひいては消費電力を削減することができる。
【図面の簡単な説明】
【００１８】
【図１】一般的なクロックに同期して動作し、定常電流を消費しないダイナミックコンパレータを示す回路図である。
【図２】本実施形態に係るコンパレータの構成例を示す回路図である。
【図３】本実施形態に係るコンパレータと比較例である図１のコンパレータにおけるキックバック電流の影響を模式的に示す図である。
【図４】本実施形態に係るコンパレータが適用可能なＡＤ変換器の構成例を示す図である。
【図５】図４中の５ビットバイナリサーチ回路の構成例を示す回路図である。
【図６】図５中の４入力コンパレータの構成例を示す回路図である。
【図７】抵抗ラダーの構成例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．コンパレータの構成例
２．ＡＤ変換器の構成例
【００２０】
＜１．第１の実施形態＞
図２は、本実施形態に係るコンパレータの構成例を示す回路図である。
【００２１】
本実施形態に係るコンパレータ１００は、ＮＭＯＳのトランジスタＭ１０１〜Ｍ１０５，Ｍ１１０〜Ｍ１１３、ＰＭＯＳのトランジスタＭ１０６〜Ｍ１０９、および電圧入力端子ＴＶＩ１０１，ＴＶＩ１０２を有する。
コンパレータ１００は、クロック入力端子ＴＣＫ１０１〜ＴＣＫ１０４、逆相クロック入力端子ＴＸＣ１０１，ＴＸＣ１０２、および出力端子ＴＶＯ１０１，ＴＶＯ１０２を有する。コンパレータ１００は、中間電圧入力端子ＴＶｂ１０１，ＴＶｂ１０２、および第１〜第６のノードＮＤ１０１〜ＮＤ１０６を有する。
【００２２】
トランジスタＭ１０２とＭ１０３により入力差動対ＤＦＰ１０１の差動対トランジスタが形成され、トランジスタＭ１０１により比較スイッチ部が形成される。
また、トランジスタＭ１１２とＭ１１３によりバイアス接続部が形成される。
トランジスタＭ１１０とＭ１１１により接続切り離しスイッチ部が形成される。
トランジスタＭ１０４〜Ｍ１０７により波形整形部としてのラッチＬＴＣ１０１が形成される。
【００２３】
また、本実施形態では、電源電圧ＶＤＤの供給ラインが第１の電源電位、基準電位ＶＳＳが第２の電源電位に相当する。ただし、第１の電源電位と第２の電源電位は逆であってもよい。
本実施形態では、クロックＣＫが一方の相（立ち上がり、第１レベル、たとえばハイレベル）のとき比較動作が行われ、他方の相（立ち下がり、第２レベル、ローレベル）のときリセットが行われる。ただし、クロックＣＫの一方の相と他方の相は逆であってもよい。
【００２４】
差動対トランジスタを形成するトランジスタＭ１０２とＭ１０３のソース同士が接続され、その接続点がトランジスタＭ１０１のドレインに接続され、トランジスタＭ１０１のソースが基準電位ＶＳＳ（たとえば接地ＧＮＤ）に接続されている。
トランジスタＭ１０２のドレインがトランジスタＭ１１０のソースに接続され、その接続点により第１のノードＮＤ１０１が形成されている。トランジスタＭ１０３のドレインがトランジスタＭ１１１のソースに接続され、その接続点により第２のノードＮＤ１０２が形成されている。
トランジスタＭ１０１のゲートがクロック入力端子ＴＣＫ１０１に接続され、トランジスタＭ１０２のゲートが入力信号電圧Ｖｉｎの電圧入力端子ＴＶＩ１０１に接続されている。トランジスタＭ１０３のゲートが基準電圧Ｖｖｅｆの電圧入力端子ＴＶＩ１０２に接続されている。
【００２５】
トランジスタＭ１１０のドレインがトランジスタＭ１０４のソースと接続され、その接続点により第５のノードＮＤ１０５が形成されている。トランジスタＭ１１１のドレインがトランジスタＭ１０５のソースと接続され、その接続点により第６のノードＮＤ１０６が形成されている。
トランジスタＭ１１２のドレインが中間電圧であるバイアス電圧Ｖｂの入力端子ＴＶｂ１０１に接続され、ソースが第１のノードＮＤ１０１に接続されている。トランジスタＭ１１３のドレインがバイアス電圧Ｖｂの入力端子ＴＶｂ１０２に接続され、ソースが第２のノードＮＤ１０２に接続されている。
そして、トランジスタＭ１１０のゲートとトランジスタＭ１１１のゲートがクロック入力端子ＴＣＫ１０２に接続されている。
トランジスタＭ１１２のゲートがクロックＣＫの逆相クロックｘＣＫの入力端子ＴＸＣ１０１に接続され、トランジスタＭ１１３のゲートが逆相クロックｘＣＫの入力端子ＴＸＣ１０２に接続されている。
【００２６】
ここで、バイアス電圧Ｖｂを規定する中間電圧とは、電源または接地レベルではない、基準電圧Ｖｒｅｆの上限値Ｖrefpと下限値Ｖrefmとの間（中間の値）の電圧をいう。
【００２７】
トランジスタＭ１０４のドレインがトランジスタＭ１０６のドレインに接続され、その接続点により第３のノードＮＤ１０３が形成されている。トランジスタＭ１０５のドレインがトランジスタＭ１０７のドレインに接続され、その接続点により第４のノードＮＤ１０４が形成されている。トランジスタＭ１０６とＭ１０７のソースは電源電圧ＶＤＤの供給ラインに接続されている。
トランジスタＭ１０４のゲートとトランジスタＭ１０６のゲートが第４のノードＮＤ１０４に接続されている。トランジスタＭ１０５のゲートとトランジスタＭ１０７のゲートが第３のノードＮＤ１０３に接続されている。
第３のノードＮＤ１０３が逆相側電圧Ｖｏｕｔｍの出力端子ＴＶＯ１０１に接続され、第４のノードＮＤ１０４が正相側電圧Ｖｏｕｔｐの出力端子ＴＶＯ１０２に接続されている。
【００２８】
トランジスタＭ１０８のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインが第３のノードＮＤ１０３に接続されている。トランジスタＭ１０９のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインが第４のノードＮＤ１０４に接続されている。
そして、トランジスタＭ１０８のゲートがクロック入力端子ＴＣＫ１０３に接続され、トランジスタＭ１０９のゲートがクロック入力端子ＴＣＫ１０４に接続されている。
【００２９】
このような構成を有するコンパレータ１００は、２つの入力電圧である入力信号電圧Ｖｉｎと基準電圧Ｖｒｅｆを比較するための、トランジスタＭ１０２とＭ１０３による入力差動対ＤＦＰ１０１を有する。
さらに、コンパレータ１００は、出力電圧をロジックレベルまで振り切るための、トランジスタＭ１０４〜Ｍ１０７により形成されるラッチＬＴＣ１０１、およびトランジスタＭ１０１，Ｍ１０８〜Ｍ１１３によるスイッチ群を含んで構成されている。
【００３０】
コンパレータ１０１の基本的な動作は２相のクロックＣＫに同期して動作する。
ここでは、クロックＣＫの第１相がハイレベル（Ｈ）であり、第２相がローレベル（Ｌ）とする。
コンパレータ１００は、クロックＣＫがハイレベル（Ｈ）のとき、トランジスタＭ１０１，Ｍ１１０，Ｍ１１１がオンし、トランジスタＭ１０８，Ｍ１０９，Ｍ１１２，Ｍ１１３がオフし、比較動作を行う。
クロックＣＫがローレベル（Ｌ）のとき、トランジスタＭ１０１，Ｍ１１０，Ｍ１１１がオフし、トランジスタＭ１０８，Ｍ１０９，Ｍ１１２，Ｍ１１３がオンし、リセット動作を行う。
リセット時は前の比較結果が次の比較結果に影響を与えないように入力差動対のドレイン端子はいずれも中間電圧であるバイアス電圧Ｖｂの供給ラインに接続される。
【００３１】
ここで、本実施形態に係るコンパレータ１００の特徴を、図１のコンパレータ１を比較例として説明する。
図３は、本実施形態に係るコンパレータと比較例である図１のコンパレータにおけるキックバック電流の影響を模式的に示す図である。
図３において、本回路とは本実施形態に係るコンパレータ１００であり、比較回路とは図１のコンパレータ１である。
【００３２】
本技術のコンパレータ１００と図１のコンパレータ１との相違は、基本的にリセット時の入力差動対ＤＦＰのドレイン端子の保持電圧にある。
すなわち、本コンパレータ１００は、入力差動対ＤＦＰのドレイン端子を電源に接続するトランジスタ（図１中のＭ１０とＭ１１）を削除し、代わりに電源ではなく適切なバイアス電圧(Ｖｂ)に固定するスイッチ機構（図２中のＭ１１０〜Ｍ１１３)を追加している。
図１のコンパレータ１では入力差動対ＤＦＰのドレイン端子はリセット時において、電源電圧ＶＤＤに固定される。この場合、そこから通常動作に移行すると電源電位→グランド電位へと変化する。
本技術のコンパレータ１００では、その変化がバイアス電圧Ｖｂ→グランド電位へとゆるやかになるため、リセットから通常動作への変化で生じるキックバックノイズが低減される。
通常動作からリセットへ移行する際も同様に電圧の変化量が小さく抑えられるためキックバックノイズが低減される。
【００３３】
＜２．ＡＤ変換器の構成例＞
図４は、本実施形態に係るコンパレータが適用可能なＡＤ変換器の構成例を示す図である。
【００３４】
図４のＡＤ変換器２００は、差動入力電圧Ｖｉｎｐ，Ｖｉｎｍをサンプリングするためのトラックアンドホールド回路（Ｔ/Ｈ）２１０、および基準電圧生成回路（Bias）２２０を含む。
ＡＤ変換器２００は、実際のＡＤ変換ブロックである５ビットバイナリサーチ（5bit Binary Search）回路２３０を含む。
ＡＤ変換器２００は、入力アナログ信号を５ビットのデジタル値に変換する。
【００３５】
基準電圧生成回路２２０は、基準電圧Ｖref,1〜Ｖref,31を通常バンドギャップリファレンス回路とバッファ、抵抗ラダー等を用いて生成する。
【００３６】
図５は、図４中の５ビットバイナリサーチ回路の構成例を示す回路図である。
図６は、図５中の４入力コンパレータの構成例を示す回路図である。
【００３７】
図６のコンパレータ１００Ａは同相ノイズや電源電圧変動除去を考慮し４入力としているが、図２の２入力コンパレータ１００の場合とまったく同様に本技術を用いている。
図６においては、理解を容易にするために、図２と同一構成部分は同一符号をもって表している。
図６のコンパレータ１００Ａは、トランジスタＭ１０２ｐとＭ１０３ｐにより形成される正相側入力差動対ＤＦＰ１０１ｐ、およびトランジスタＭ１０２ｍとＭ１０３ｍにより形成される逆（負）相側入力差動対ＤＦＰ１０１ｍを有している。
また、コンパレータ１００Ａにおいては、図２の構成に対して、ＰＭＯＳトランジスタＭ１１４，Ｍ１１５，Ｍ１１６，Ｍ１１８、およびＮＭＯＳトランジスタＭ１１７，Ｍ１１９が付加されている。
【００３８】
正相側入力差動対ＤＦＰ１０１ｐにおいて、差動対トランジスタの一方のトランジスタＭ１０２ｐのゲートには正相側入力信号電圧Ｖｉｎｐが供給され、他方のトランジスタＭ１０３ｐのゲートに正相側基準電圧Ｖｒｅｆｐが供給される。
そして、Ｍトランジスタ１０２ｐのドレインが第１のノードＮＤ１０１に接続され、トランジスタＭ１０３ｐのドレインが第２のノードＮＤ１０２に接続されている。
【００３９】
逆側入力差動対ＤＦＰ１０１ｍにおいて、差動対トランジスタの一方のトランジスタＭ１０２ｍのゲートには逆相側入力信号電圧Ｖｉｎｍが供給され、他方のトランジスタＭ１０３ｍのゲートに逆相側基準電圧Ｖｒｅｆｍが供給される。
そして、トランジスタＭ１０２ｍのドレインが第２のノードＮＤ１０２に接続され、トランジスタＭ１０３ｍのドレインが第１のノードＮＤ１０１に接続されている。
【００４０】
トランジスタＭ１１４のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインが第５のノードＮＤ１０５に接続され、ゲートがクロック入力端子ＴＣＫ１０３に接続されている。
トランジスタＭ１１５のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインが第６のノードＮＤ１０６に接続され、ゲートがクロック入力端子ＴＣＫ１０４に接続されている。
トランジスタＭ１１４とＭ１１５により電源接続部が形成される。
このように、図６のコンパレータ１００Ａは、リセット時に第５のノードＮＤ１０５および第６のノードＮＤ１０６を、比較結果が次の比較結果に影響を与えないようにいずれも電源電圧ＶＤＤの供給ラインに接続される。
この場合、スイッチとしてのトランジスタＭ１１０とＭ１１１はオフしていることから、キックバックノイズを発現させることはない。
【００４１】
また、トランジスタＭ１１６のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがトランジスタＭ１１７のドレインに接続され、その接続点が出力端子ＶＴＯ１０２に接続されている。
そして、トランジスタＭ１１７のソースが基準電位ＶＳＳに接続され、トランジスタＭ１１６とＭ１１７のゲートが第３のノードＮＤ１０３に接続されている。
このように、トランジスタＭ１１６とＭ１１７により出力バッファＢＦ１０１が形成されている。
【００４２】
また、トランジスタＭ１１８のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがトランジスタＭ１１９のドレインに接続され、その接続点が出力端子ＶＴＯ１０１に接続されている。
そして、トランジスタＭ１１９のソースが基準電位ＶＳＳに接続され、トランジスタＭ１１８とＭ１１９のゲートが第４のノードＮＤ１０４に接続されている。
このように、トランジスタＭ１１８とＭ１１９により出力バッファＢＦ１０２が形成されている。
【００４３】
バイナリサーチ（Binary Search）型のＡＤ変換器では、フラッシュ型と同数（出力のビット数をＢとすると２Ｂ−１個）のコンパレータが必要である。
ただし、５ビットバイナリサーチ回路２３０では、前段のコンパレータの出力結果が次段のコンパレータ群のクロック信号となっているためＡＤ変換に必要最小限のコンパレータしか活性化されず低消費電力化が可能であるという特徴を持っている。
【００４４】
ｎビット（本実施形態ではｎ−５）のバイナリサーチ回路２３０では、ｎ段の各ステージには２ｎ−１個のコンパレータＣｏｍｐが配置される。
５ビットバイナリサーチ回路２３０では、初段には１つのコンパレータＣｏｍｐ1,1が配置される。このコンパレータＣｏｍｐ1,1には基準電圧Ｖref,16、Ｖref,16、Ｔ/Ｈ２１０の出力電圧Ｖｔｐ,Ｖｔｍ、およびクロックＣＫが供給される。コンパレータＣｏｍｐ1,1は電圧Ｖ11pおよびＶ11mを次段に出力する。
【００４５】
２段目には２つのコンパレータＣｏｍｐ2,1、Ｃｏｍｐ2,2が配置される。
コンパレータＣｏｍｐ2,1には基準電圧Ｖref,8、Ｖref,24、Ｔ/Ｈ２１０の出力電圧Ｖｔｐ,Ｖｔｍ、およびクロックとして、初段の出力電圧Ｖ11pが供給される。コンパレータＣｏｍｐ2,1は電圧Ｖ21pおよびＶ21mを次段に出力する。
コンパレータＣｏｍｐ2,2には基準電圧Ｖref,8、Ｖref,24、Ｔ/Ｈ２１０の出力電圧Ｖｔｐ,Ｖｔｍ、およびクロックとして、初段の出力電圧Ｖ11mが供給される。コンパレータＣｏｍｐ2,2は電圧Ｖ22pおよびＶ22mを次段に出力する。
【００４６】
３段目には４つのコンパレータＣｏｍｐ3,1、Ｃｏｍｐ3,2、Ｃｏｍｐ3,3、Ｃｏｍｐ3,4が配置される。
コンパレータＣｏｍｐ3,1には基準電圧Ｖref,4、Ｖref,28、Ｔ/Ｈ２１０の出力電圧Ｖｔｐ,Ｖｔｍ、およびクロックとして、前段の出力電圧Ｖ21pが供給される。コンパレータＣｏｍｐ3,1は電圧Ｖ31pおよびＶ31mを次段に出力する。
コンパレータＣｏｍｐ3,2には基準電圧Ｖref,12、Ｖref,20、Ｔ/Ｈ２１０の出力電圧Ｖｔｐ,Ｖｔｍ、およびクロックとして、前段の出力電圧Ｖ21mが供給される。コンパレータＣｏｍｐ3,2は電圧Ｖ32pおよびＶ32mを次段に出力する。
コンパレータＣｏｍｐ3,3には基準電圧Ｖref,12、Ｖref,20、Ｔ/Ｈ２１０の出力電圧Ｖｔｐ,Ｖｔｍ、およびクロックとして、前段の出力電圧Ｖ22pが供給される。コンパレータＣｏｍｐ3,3は電圧Ｖ33pおよびＶ33mを次段に出力する。
コンパレータＣｏｍｐ3,4には基準電圧Ｖref,4、Ｖref,28、Ｔ/Ｈ２１０の出力電圧Ｖｔｐ,Ｖｔｍ、およびクロックとして、前段の出力電圧Ｖ22mが供給される。コンパレータＣｏｍｐ3,4は電圧Ｖ34pおよびＶ34mを次段に出力する。
【００４７】
以下同様にして、４段目には８個のコンパレータＣｏｍｐ4,1、Ｃｏｍｐ4,2、Ｃｏｍｐ4,3、Ｃｏｍｐ4,4、Ｃｏｍｐ4,5、Ｃｏｍｐ4,6、Ｃｏｍｐ4,7、Ｃｏｍｐ4,8が配置される。
５段目には１６個のコンパレータＣｏｍｐ5,1、Ｃｏｍｐ5,2、Ｃｏｍｐ5,3、Ｃｏｍｐ5,4、Ｃｏｍｐ5,5、Ｃｏｍｐ5,6、Ｃｏｍｐ5,7、Ｃｏｍｐ5,8、Ｃｏｍｐ5,9、Ｃｏｍｐ5,10、Ｃｏｍｐ5,11、Ｃｏｍｐ5,12、Ｃｏｍｐ5,13、Ｃｏｍｐ5,14、Ｃｏｍｐ5,15、Ｃｏｍｐ5,16が配置される。
【００４８】
５ビットバイナリサーチ回路２３０では、動作としてＴ/Ｈ２１０の出力電圧ＶｔｐとＶｔｍは全コンパレータに供給されている。
クロックＣＫは最前列（初段）のコンパレータＣｏｍｐ1,1の１つにのみ入力されクロックが立ちあがることで最前列のコンパレータの出力結果が得られる。正相出力電圧であるＶ1pがＡＤ変換器２００に出力ＭＳＢとなる。
次にたとえば、電圧Ｖ11pがハイレベルのときはコンパレータＣｏｍp2,1が２ビット目の変換を行う。
このとき、コンパレータＣｏｍp1,1の逆相出力電圧Ｖ11mはローレベルであることから、コンパレータＣｏｍp2,2は動作せず電圧Ｖ22pとＶ22m共にローレベルに固定されている。
ＡＤ変換器２００の２ビット目の出力は、コンパレータＣｏｍp2,1とＣｏｍｐ2,2の正相出力電圧の論理和をとることで得られる。
以下、同様にして下位ビットの変換がクロックとは非同期に行われる。Ｉビット目のＡＤ変換結果も同様にＩ段目のコンパレータの正相出力電圧（ＶI1p,ＶI2p…ＶI2Ip）の論理和をとることで得られる。
【００４９】
バイナリサーチ型のＡＤ変換器２００ではＭＳＢを決定するための最初のコンパレータにクロックが供給されるとそこからはクロックとは非同期で続けざまにビットが確定していく。
前段のコンパレータの動作タイミングと次段のコンパレータの動作タイミングはコンパレータ１段分の遅延しかなくその間にリファレンスが十分に静定していないと比較結果に誤差を生じてしまうためキックバックノイズの影響を受けやすい構成となっている。
【００５０】
通常の設計においてはこの誤差を減らすために、バイアスＢｉａｓに多大な電流を流してＡＤ変換の基準電圧のインピーダンスを低く抑えておくが、本技術のコンパレータを用いることでキックバックノイズ自体を低減することができる。
したがって、Ｂｉａｓブロック（基準電圧生成回路）の消費電力を劇的に減らすことが可能となる。
また、本技術のコンパレータではリセット時に入力差動対を適切なバイアス電圧Ｖｂに接続することを特徴としているが、図７に示す通りこの電圧もＡＤ変換器の基準電圧を生成する抵抗ラダーから得ることができる。
ここでＶBGRはバンドギャップリファレンス回路の出力をバッファリングする等して得られる。このようにバイアス電圧Ｖｂを基準電圧と同一の抵抗ラダーで作る場合はコンパレータの動作状態の移り変わり時にＶｂに対してもキックバックノイズを生じる。
このキックバックノイズを図７中Ikickbackとすると基準電圧は、次式のように表すことができる。
【００５１】
【数１】
2013187695.tif 000003
【００５２】
つまり、Ｒ1=Ｒ2（Ｖｂを正相と逆相の基準電圧の中間電圧）とすることでバイアス電圧Ｖｂへのキックバックノイズの影響は完全にキャンセルできる。
【００５３】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるAD変換器に応用されるコンパレータ回路の比較精度を劣化させる要因であるキックバックノイズを低減させることで結果的にＡＤ変換器自体の消費電力を削減することができる。
【００５４】
なお、本技術は以下のような構成をとることができる。
（１）比較動作時にクロックに同期して、入力信号電圧と基準電圧との比較を行う少なくとも一つの入力差動対と、
リセット動作時にクロックに同期して上記入力差動対の出力側端子をバイアス電源に接続するバイアス接続部と、を有し、
上記入力差動対は、
上記クロックが一方の相のときに比較動作を行い、他方の相のときにリセットを行い、
上記バイアス接続部は、
上記他方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源に接続し、上記一方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源から切り離し、
上記バイアス電源によるバイアス電圧は、
上記基準電圧の上限値と下限値との間の中間電圧に設定される
コンパレータ。
（２）第１の電源電位と上記入力差動対の上記出力側端子との間に接続され、比較動作時に当該出力側端子に出力される比較結果の信号電圧を波形整形して出力する波形整形部と、
上記入力差動対の上記出力側端子と上記波形整形部の入力側との間に接続され、上記一方の相のクロックに同期して上記入力差動対の出力側端子を上記波形整形部に接続し、上記他の相のクロックに同期して上記入力差動対の出力側端子と上記波形整形部とを切り離する接続切り離しスイッチ部と、を含む
上記（１）記載のコンパレータ。
（３）第１の電源電位と、上記波形整形部と切り離する接続切り離しスイッチ部の接続ノードとの間に接続され、上記他方の相のクロックに同期して上記接続ノードを上記第１の電源電位に接続し、上記一方の相のクロックに同期して上記接続ノードを上記第１の電源電位から切り離す電源接続部と、を含む
上記（２）記載のコンパレータ。
（４）上記入力差動対は、
ソース同士が接続され、各ゲートに入力される入力信号電圧と基準電圧との比較を行う２つのトランジスタにより形成される少なくとも一つの差動対トランジスタと、
上記差動対トランジスタの上記ソース同士の接続点と第２の電源電位との間に接続され、上記クロックが上記一方の相のクロックに同期して当該ソース同士の接続点と第１の電源電位とを接続して比較動作を可能とする比較スイッチ部と、を含み、
上記２つの差動対トランジスタの一方のトランジスタの出力側端子であるドレインが第１のノードに接続され、他方のトランジスタの出力側端子であるドレインが第２のノードに接続され、
上記バイアス接続部は、
上記バイアス電源と上記第１のノードおよび上記バイアス電源と上記第２のノードに接続され、上記他方の相のクロックに同期して上記第１のノードおよび第２のノードをバイアス電源に接続するスイッチ部を含む
上記（１）から（３）のいずれか一に記載のコンパレータ。
（５）上記入力信号電圧および上記基準電圧は、正相側と逆相側の電圧を含み、
上記入力差動対は、
正相側差動対トランジスタと、
逆相側差動対トランジスタと、を含み
上記正相側差動対トランジスタは、
一方のトランジスタのゲートに正相側入力信号電圧が供給され、他方のトランジスタのゲートに正相側基準電圧が供給され、当該一方のトランジスタのドレインが上記第１のノードに接続され、当該他方のトランジスタのドレインが上記第２のノードに接続され、
上記逆相側差動対トランジスタは、
一方のトランジスタのゲートに逆相側入力信号電圧が供給され、他方のトランジスタのゲートに逆相側基準電圧が供給され、当該一方のトランジスタのドレインが上記第２のノードに接続され、当該他方のトランジスタのドレインが上記第１のノードに接続されている
上記（４）記載のコンパレータ。
（６）入力信号電圧と基準電圧との比較を行うコンパレータを少なくとも一つ含み、入力アナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換ブロックを有し、
上記コンパレータは、
比較動作時にクロックに同期して、入力信号電圧と基準電圧との比較を行う少なくとも一つの入力差動対と、
リセット動作時にクロックに同期して上記入力差動対の出力側端子をバイアス電源に接続するバイアス接続部と、を有し、
上記入力差動対は、
上記クロックが一方の相のときに比較動作を行い、他方の相のときにリセットを行い、
上記バイアス接続部は、
上記他方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源に接続し、上記一方の相のクロックに同期して上記入力差動対の出力側端子をバイアス電源から切り離し、
上記バイアス電源によるバイアス電圧は、
上記基準電圧の上限値と下限値との間の中間電圧に設定される
ＡＤ変換器。
（７）上記コンパレータは、
第１の電源電位と上記入力差動対の上記出力側端子との間に接続され、比較動作時に当該出力側端子に出力される比較結果の信号電圧を波形整形して出力する波形整形部と、
上記入力差動対の上記出力側端子と上記波形整形部の入力側との間に接続され、上記一方の相のクロックに同期して上記入力差動対の出力側端子を上記波形整形部に接続し、上記他の相のクロックに同期して上記入力差動対の出力側端子と上記波形整形部とを切り離する接続切り離しスイッチ部と、を含む
上記（６）記載のＡＤ変換器。
（８）上記コンパレータは、
第１の電源電位と、上記波形整形部と切り離する接続切り離しスイッチ部の接続ノードとの間に接続され、上記他方の相のクロックに同期して上記接続ノードを上記第１の電源電位に接続し、上記一方の相のクロックに同期して上記接続ノードを上記第１の電源電位から切り離す電源接続部と、を含む
上記（７）記載のＡＤ変換器。
（９）上記コンパレータの上記入力差動対は、
ソース同士が接続され、各ゲートに入力される入力信号電圧と基準電圧との比較を行う２つのトランジスタにより形成される少なくとも一つの差動対トランジスタと、
上記差動対トランジスタの上記ソース同士の接続点と第２の電源電位との間に接続され、上記クロックが上記一方の相のクロックに同期して当該ソース同士の接続点と第１の電源電位とを接続して比較動作を可能とする比較スイッチ部と、を含み、
上記２つの差動対トランジスタの一方のトランジスタの出力側端子であるドレインが第１のノードに接続され、他方のトランジスタの出力側端子であるドレインが第２のノードに接続され、
上記バイアス接続部は、
上記バイアス電源と上記第１のノードおよび上記バイアス電源と上記第２のノードに接続され、上記他方の相のクロックに同期して上記第１のノードおよび第２のノードをバイアス電源に接続するスイッチ部を含む
上記（６）から（８）のいずれか一に記載のＡＤ変換器。
（１０）上記入力信号電圧および上記基準電圧は、正相側と逆相側の電圧を含み、
上記コンパレータの上記入力差動対は、
正相側差動対トランジスタと、
逆相側差動対トランジスタと、を含み
上記正相側差動対トランジスタは、
一方のトランジスタのゲートに正相側入力信号電圧が供給され、他方のトランジスタのゲートに正相側基準電圧が供給され、当該一方のトランジスタのドレインが上記第１のノードに接続され、当該他方のトランジスタのドレインが上記第２のノードに接続され、
上記逆相側差動対トランジスタは、
一方のトランジスタのゲートに逆相側入力信号電圧が供給され、他方のトランジスタのゲートに逆相側基準電圧が供給され、当該一方のトランジスタのドレインが上記第２のノードに接続され、当該他方のトランジスタのドレインが上記第１のノードに接続されている
上記（９）記載のＡＤ変換器。
（１１）上記ＡＤ変換ブロックは、
複数のコンパレータがｎ段に配置されたバイナリサーチ型ＡＤ変換構成を有し、
各段には２ｎ−1個のコンパレータが配置され、
前段のコンパレータの結果が次段のコンパレータ群のクロックとなる
上記（６）から（１０）のいずれか一に記載のＡＤ変換器。
【符号の説明】
【００５５】
１００・・・コンパレータ、Ｍ１０１〜Ｍ１０５，Ｍ１１０〜Ｍ１１３・・・ＮＭＯＳトランジスタ、Ｍ１０６〜Ｍ１０９・・・ＰＭＯＳトランジスタ、ＤＦＰ１０１・・・入力差動対、Ｖｂ・・・バイアス電圧、２００・・・ＡＤ変換器、２１０・・・トラックアンドホールド回路（Ｔ/Ｈ）、２２０・・・基準電圧生成回路（Bias）、２３０・・・５ビットバイナリサーチ（5bit Binary Search）回路。
【図１】
2013187695.tif 000004
【図２】
2013187695.tif 000005
【図３】
2013187695.tif 000006
【図４】
2013187695.tif 000007
【図５】
2013187695.tif 000008
【図６】
2013187695.tif 000009
【図７】
2013187695.tif 000010