(57)【要約】【課題】高いキャリア移動度、高いしきい値電圧のＭＯＳ／ＭＩＳ型ＦＥＴあるいはＭＯＳ／ＭＩＳ型ＨＥＭＴを提供する。【解決手段】 基板２の上に少なくともＡｌを含む第３族窒化物からなる下地層（バッファー層）３を設けた上で、第３族窒化物、好ましくはＧａＮからなる第１の半導体層(チャネル層)４と、Ａｌを含む第３族窒化物、好ましくはＡｌＸＧａ１−ＸＮであってｘ≧０．２である第２の半導体層（電子供給層）１１が積層されてなる半導体層群からなる半導体積層構造の上に絶縁膜を作製する際に、絶縁膜と半導体層の間に吸着層を形成させて、高いキャリア移動度、高いしきい値電圧を有することを特徴する半導帯素子ならびにその製造方法。  【選択図】図２
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【特許請求の範囲】
【請求項１】
ＭＯＳ型あるいはＭＩＳ型のＦＥＴ半導体素子において、半導体積層構造の最上層であるチャネル層と、ゲート電極下の絶縁膜との間に吸着層を有するＦＥＴ素子。
【請求項２】
ＭＯＳ型あるいはＭＩＳ型の ＨＥＭＴ半導体素子において、半導体積層構造の最上層である電子供給層と、ゲート電極下の絶縁膜との間に吸着層を有するＨＥＭＴ素子。
【請求項３】
前記吸着層を構成する金属を吸着させる際に、当該金属の温度を半導体積層構造の温度より低くする請求項１または２に記載のＦＥＴ素子あるいはＨＥＭT素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第３族窒化物を用いたＭＯＳ型（Metal-Oxide-Semiconductor）あるいはＭＩＳ型（Metal-Insulator-Semiconductor）の構造を有するＦＥＴ素子またはＨＥＭＴ素子（High Electron Mobility Transistor：高電子移動度トランジスタ）に関する。
【背景技術】
【０００２】
ＧａＮをはじめとする第３族窒化物半導体は、バンドギャップが大きく、破壊電界強度が高く、かつ高融点であることから、ＧａＡｓ系材料に代わる、高出力、高周波、高温用の半導体デバイス材料として期待されており、そうした物性を活かすデバイスとしてＨＥＭＴ素子などが研究開発されている。例えば、サファイアやＳｉＣ等の基板上にチャネル層としてＧａＮを形成し、さらにその上に、いわゆる電子供給層としてＡｌＧａＮやＡｌＮを形成するヘテロ構造型のＨＥＭＴ素子などが研究開発されている。
【０００３】
上記のようなＨＥＭＴ素子においては、チャネル層と電子供給層との、ａ軸の格子定数差に起因して、表面から基板へと電界が生ずるピエゾ効果（圧電効果）ならびに自発分極効果により、チャネル層表面に２次元電子ガスを生成する。ＡｌＧａＮにおいてＡｌ濃度が高いほど、ＧａＮとの格子定数差も大きくなり、ピエゾ効果ならびに自発分極効果が増大する。
【０００４】
このＨＥＭＴ素子は、チャネル層表面において、高いキャリア濃度（シートキャリア濃度）を有し、また電子の移動度も大きいため、大電流のトランジスタとして鋭意研究開発がなされている。特に、第３族窒化物半導体はシリコンよりもバンドギャップが大きいため、その耐圧が大きく、また高温動作が可能であるため、パワーＭＯＳやＩＧＢＴなどのシリコンパワーデバイスに代わるパワーデバイスとして有望である。
【０００５】
しかし、このＨＥＭＴ素子は高いキャリア濃度のために通常はノーマリオンデバイスとなる。すなわち、ゲートに電圧を与えていない状態でソースとドレインの間に電流が流れるタイプの素子しかできていない。実際の応用においては、特にパワーデバイスなどでは安全上の観点から、ゲートに電圧を与えていない状態ではソースとドレインの間に電流が流れないノーマリーオフデバイスが望まれている。
【０００６】
実用化されているシリコンのパワーデバイス、パワーＭＯＳやＩＧＢＴはノーマリーオフデバイスである。このため、第３族窒化物半導体においても、ＭＩＳ型あるいはＭＯＳ型のＨＥＭＴ素子のようなノーマリーオフデバイスの実現が望まれ、様々な試みがなされている。その主なものとしては、（１）リセスゲート構造による方法（特許文献１、非特許文献１〜４参照）、（２）Ａｌを含む第３族窒化物のＡｌ量を低減してピエゾ効果（圧電効果）および自発分極効果抑える方法、あるいはフッ素イオンをＡｌ含有第３族窒化物に注入して自発分極効果を抑制する方法（非特許文献５〜１１参照）、（３）Ａｌを含むIII族窒化物からなる第２の半導体層（電子供給層）の厚さを極力薄くする方法（特許文献２、非特許文献１２〜１５）、（４）基板に非極性、反極性の基板を用いて、その上に成長したＡｌを含む第３族窒化物からなる第２の半導体層（電子供給層）の自発分極を少なくする方法（非特許文献１６〜１７）、（５）Ａｌを含む第３族窒化物からなる第２の半導体層（電子供給層）の上にｐ型のIII族窒化物からなる層を成長させて接合型のＨＥＭＴとする方法（特許文献３〜６、非特許文献１８〜２０）、（６）Ａｌを含む第３族窒化物からなる第２の半導体層（電子供給層）の上に、それよりもバンドギャップが小さい半導体層を設けて第２の半導体層（電子供給層）の伝導帯を持ちあげる方法（非特許文献２１）、があり、さらに（７）酸化膜あるいは絶縁膜をＡｌ含有第３族窒化物からなる第２の半導体層（電子供給層）の上に堆積させたＭＩＳ（ＭＯＳ）構造を用いる方法（特許文献７〜８、非特許文献２２〜３３）があるが、酸化膜あるいは絶縁膜をスパッタリングやプラズマＣＶＤやレーザーアブレーションや原子層エピタキシーなどで堆積させる、あるいは表面に形成した窒化物層をオゾンやプラズマラジカルで後から参加させるなど様々な方法が試みられているが、一般的にはしきい値電圧は小さく、また大きいしきい値電圧が得られても、界面準位が多く、電子の移動度が小さく、いわゆるチャネル移動度が非常に小さいため、正常に動作する半導体装置はできなかった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開2008-198789号公報
【特許文献２】特開2007-250950号公報
【特許文献３】特開2007-66979号公報
【特許文献４】特開2006-339561号公報
【特許文献５】特開2007-250950号公報
【特許文献６】特開2007-19309号公報
【特許文献７】特開2003-332356号公報
【特許文献８】特開2006-210518号公報
【非特許文献】
【０００８】
【非特許文献１】S. Maroldt et al., Jpn. J. Appl. Physics, 48(2009) 04C-83.
【非特許文献２】M. Kuraguchiet al., phys. stat. sol. (a), 204(2007), 2010.
【非特許文献３】T. Oka et al., IEEE Electron Device Lett., 29(2008), 668.
【非特許文献４】W. Saito et al., IEEE Trans. Electron Devices, 53(2006), 356.
【非特許文献５】W. Chen et al., Appl. Phys. Lett., 92(2008), 253501.
【非特許文献６】Y. Cai et al., IEEE Electron Device Lett., 26(2005), 435.
【非特許文献７】Y. Cai et al., IEEE Trans. Electron Devices,  53(2006), 2207.
【非特許文献８】D. Song et al., IEEE Electron Device Lett., 28(2007), 189.
【非特許文献９】T. Paiacioset al., IEEE Electron Device Lett., 27(2006), 428.
【非特許文献１０】C.S. Suh et al., IEEE IDEM Tech. Digest, 35.3(2006).
【非特許文献１１】A. Basu et al., Int. Conf. Compound Semiconductor MANTECH Tech Digest (2008), pp. 253.
【非特許文献１２】T.J. Anderson et al., IEEE Electron Device Lett., 30(2009), 1251.
【非特許文献１３】C. Ostermaieret al., IEEE Electron Device Lett., 30(2009), 1030.
【非特許文献１４】Y. Ohmakiet al., Jpn. J. Appl. Phys., 45(2006), L1168.
【非特許文献１５】A. Endoh et al., Jpn. J. Appl. Phys., 43(2004), 2255.
【非特許文献１８】T. Fujii et al., 46(2007), 115.
【非特許文献１９】Y. Uemoto et al., IEDM09 (2009), 165.
【非特許文献２０】Y. Uemoto et al., IEEE Trans. Electron Devices, 54(2007), 3393.
【非特許文献２１】T. Mizutani et al., IEEE Electron Device Lett., 28(2007), 549.
【非特許文献２２】Y. Niiyama et al, 47(2008), 5409, 7128.
【非特許文献２３】M. Tajima et al, Jpn. J. Appl. Phys., 48(2009) 020203.
【非特許文献２４】C.F. Lo et al., J. Vac. Sci. Technol. B, 8(2010), 52.
【非特許文献２５】S. Sugiura et al., Solid StateElectronics, 54(2010)79.
【非特許文献２６】M. Kuroda et al. IEEE Trans. Electron Devices, 57(2010) 368.
【非特許文献２７】H. Kambayashiet al., IEEE Electron Device Lett., 28(2007), 1077.
【非特許文献２８】K. Matochaet al., IEEE Electron Device Lett., 52(2005), 6.
【非特許文献２９】S.C. Binariet al., Proc. Electrochem. Soc., Vol.95-21. pp.136.
【非特許文献３０】R. Therrienet al., Microchem. Eng., 48(1999), 303.
【非特許文献３１】F. Ren et al., Solid-State Electron. 43(1999), 1817.
【非特許文献３２】P. Chen et al., Proc. Mater. Res. Soc., 622(2000), T.2.9.1.
【非特許文献３３】K.-W. Lee et al., Electron Lett., 38(2002), 829.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、ＭＯＳ型あるいはＭＩＳ型（以下ＭＯＳ／ＭＩＳ、と記載）のＦＥＴ素子、さらにはＭＯＳ／ＭＩＳ型のＨＥＭＴ素子において、界面準位を大幅に低減し、しきい値電圧を高くするとともに、電子移動度を大幅に改善して、ノーマリーオフでかつ正常に動作する半導体素子を提供することである。
【課題を解決するための手段】
【００１０】
上記の（１）〜（５）に記載されたノーマリーオフデバイスの方法は原理的に高いしきい値電圧は得られない。一方、（７）で述べたＭＯＳ型ないしはＭＩＳ型構造は高いしきい値電圧ノーマリーオフデバイスが可能であるが、多くの研究にも係らず、実際に実用に供することができる高いしきい値電圧のノーマリーオフデバイスは実現されていない。本発明者らは、その理由について鋭意検討した結果以下の結論に達した。
【００１１】
従来のＭＯＳ型ないしはＭＩＳ型構造では絶縁膜として、その下の半導体層と物理化学的に整合せず、界面の準位が多いため、ＭＯＳ型ないしはＭＩＳ型のデバイスの動作をすることができなかった。これまでの絶縁膜と異なり、絶縁膜の下の半導体層と物理化学的に整合し、かつ不必要な界面準位が少なくなる絶縁膜を形成する方法として、絶縁膜と半導体層の間に吸着層を形成させる方法に注目した。
【００１２】
本発明では、絶縁膜と半導体層の間に吸着層を形成させるため、絶縁膜と半導体層の間の界面準位を大幅に低減させ、また、絶縁膜と半導体層の間の平坦性が向上でき、大きな電子移動度を得られる。そして他の素子構造に不具合が生じないように、良好なオーミック電極を形成する。すなわち、以下の半導体素子およびその製造方法を提供する。
【００１３】
[１]  ＭＯＳ型あるいはＭＩＳ型のＦＥＴ素子において、半導体積層構造の最上層であるチャネル層と、ゲート電極下の絶縁膜との間に吸着層を有するＦＥＴ素子。
【００１４】
[２]  ＭＯＳ型あるいはＭＩＳ型の ＨＥＭＴ素子において、半導体積層構造の最上層である電子供給層と、ゲート電極下の絶縁膜との間に吸着層を有するＨＥＭＴ素子。
【００１５】
[３]  前記吸着層を構成する金属を吸着させる際に、当該金属の温度を半導体積層構造の温度より低くする請求項１または２に記載のＦＥＴ素子あるいはＨＥＭＴ素子の製造方法。
【図面の簡単な説明】
【００１６】
【図１】半導体積層構造１と吸着層６を用いて形成されたＭＯＳ／ＭＩＳ型ＦＥＴ素子の構成を示す概要図である。
【図２】半導体積層構造１と吸着層６を用いて形成されたＭＯＳ／ＭＩＳ型ＨＥＭＴ素子の構成を示す概要図である。
【図３】本発明による吸着層を形成する方法を示す概要図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しつつ本発明の実施の形態について説明する。本発明は、以下の実施形態に限定されるものではなく、発明の範囲を逸脱しない限りにおいて、変更、修正、改良を加え得るものである。
【００１８】
図１は、本発明の実施形態に係る半導体積層構造１を含むＭＯＳ／ＭＩＳ型ＦＥＴ素子の構成を示す概念図である。なお、図示の都合上、図１における各層の厚みの比率は、実際の比率を反映したものではない。
【００１９】
半導体積層構造１は、所定の基板２の上に、下地層（バッファー層）３と、第１の半導体層（チャネル層）４と備える。なお、第１の半導体層の表面近傍に２次元電子ガス層５が形成される。第２の半導体層（電子供給層）５とを備える。以下、第１の半導体層（チャネル層）４と、第２の半導体層（電子供給層）５とを総じて、単に半導体層もしくは半導体層群と称することがある。また、以下に示すように半導体積層構造１は基板２の上に、下地層（バッファー層）と半導体層をエピタキシャル成長させることで形成され、基板と同様の態様でその後の素子形成に供されることから、半導体積層構造１のことをエピタキシャル基板とも称する場合がある。
【００２０】
また、ＭＯＳ型ＦＥＴ素子は、係る半導体積層構造１に、ソース電極８、ドレイン電極９、ゲート電極１０を形成して構成される。
【００２１】
また、基板２は、その上に形成する下地層（バッファー層）３や半導体層の組成や構造、あるいは各層の形成手法に応じて適宜に選択される。基板２の厚みには特段の制限はないが、取り扱いの便宜上、数百μｍ〜数ｍｍの厚みのものが好適である。
【００２２】
また下地層（バッファー層）３は、その上に形成する半導体層の組成や構造、あるいは各層の形成手法に応じて、様々な第３族窒化物からなる単一層ないしは多重層から形成される。下地層（バッファー層）３は０．５μｍ〜５μｍの厚みに形成されるのが好ましく、歪や転位密度ができるだけ少ない構造とすることが好ましい。
【００２３】
また、このような、下地層（バッファー層）３は、例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成することができる。成膜条件を適宜に調整することにより、転位密度は１×１０１１／ｃｍ２以下、好ましくは５×１０１０／ｃｍ２以下、より好ましくは１×１０１０／ｃｍ２以下であるように形成される。
【００２４】
第１の半導体層（チャネル層）４は、好ましくは高抵抗の第３族窒化物にて形成される。より好ましくは、抵抗を低減する要因となる不純物を含まない、ＧａＮ（ｉ−ＧａＮ）にて形成される。図１においては、第１の半導体層（チャネル層）４をｉ−ＧａＮにて形成した場合を例示している。第１の半導体層（チャネル層）４も、例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成される。上記のように高い結晶性を有する下地層（バッファー層）３の上に形成することにより、第１の半導体層（チャネル層）４も良好な結晶品質を有する。
【００２５】
図２は、本発明の実施形態に係る半導体積層構造１を含むＭＯＳ／ＭＩＳ型 ＨＥＭＴ素子の構成を示す概念図である。なお、図示の都合上、図２における各層の厚みの比率は、実際の比率を反映したものではない。
【００２６】
第１の半導体層（チャネル層）４の上面近傍には、第２の半導体層（電子供給層）１１からキャリアとなる電子が供給されることにより、高濃度の２次元電子ガスが生成する２次元電子ガス領域５が形成されることになる。そのため、第１の半導体層（チャネル層）４は、この２次元電子ガス領域５を確保するだけの厚みが必要であるが、一方で、あまりに厚みが大きいとクラックが発生しやすくなることから、１〜３μｍの厚みに形成されるのが好適である。
【００２７】
第２の半導体層（電子供給層）１１は、少なくともＡｌを含む第３族窒化物にて形成される。好ましくは、第２の半導体層（電子供給層）１１のバンドギャップが第１の半導体層（チャネル層）４のバンドギャップよりも大きくなるようにＡｌｘＧａ１−ｘＮなる組成を有する第３族窒化物にて形成される。第２の半導体層（電子供給層）１１は、全体として、５ｎｍ〜６０ｎｍの厚みに形成されることが、２次元電子ガス領域５の形成ならびにデバイス動作の点（ゲート電圧印加に対する主電流の制御性）からは好ましい。
【００２８】
第２の半導体層（電子供給層）１１は、例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成される。第２の半導体層（電子供給層）１１をＡｌ過剰な第３族窒化物にて形成する（ＡｌｘＧａ１−ｘＮにおいて、Ｘが大）ほど、ピエゾ効果は増し、２次元電子ガス領域５におけるシートキャリア濃度は向上する。好ましくは、第２の半導体層（電子供給層）１１はｘ≧０．２をみたす範囲の第３族窒化物にて形成される。ただし、ｘが大きい場合はクラックが生じやすくなるため、クラックが生じない成長条件を選択することが必要である。また、２次元電子ガス領域５と第２の半導体層（電子供給層）１１の間に第２の半導体層（電子供給層）１１よりもバンドギャップが大きい半導体層を生成させて２次元電子ガス領域５の電子の移動度を高めることもできる。
【００２９】
第２の半導体層（電子供給層）１１の表面に形成させる絶縁膜７は、スパッタリング、プラズマＣＶＤ、蒸着法、レーザーアブレーション、ＡＬE(原子層エピタキシー)、ＡＬＤ（原子層堆積法）、ＭＯＣＶＤ(有機金属気相成長法)、ＭＢＥ(分子線エピタキシー)、などの様々な薄膜成長法を用いることが可能である。なお、図１の第１の半導体層（チャネル層）４の表面上の絶縁膜７も図２の場合と同様に形成される。
【００３０】
次に、ソース電極８およびドレイン電極９は、図1の半導体積層構造にあっては、  第１の半導体層（チャネル層）４の表面に、図２の半導体積層構造にあっては、第２の半導体層（電子供給層）１１の表面に、例えば、Ｔｉ／Ａｕ／Ｎｉ／Ａｕの構成にてオーミック接合により形成される。ソース電極８およびドレイン電極９の形成に際しては、半導体層の表面の電極形成部位に、所定のコンタクト処理がなされた上で行われてもよい。また、ゲート電極１０は、絶縁膜７の表面に、例えば、Ｐｄ／Ｔｉ／Ａｕの構成にてショットキー接合により形成される。
【００３１】
図１の積層構造を有するＭＯＳ／ＭＩＳ型のＦＥＴ素子においては、ゲート電極１０に正の電圧を印加すると、第１の半導体層（チャネル層）４のエネルギーバンドが下方に大きく曲がり、第１の半導体層（チャネル層）４の表面に２次元電子ガス層５が生成することになる。
【００３２】
また、図２の積層構造を有するＭＯＳ型あるいはＭＩＳ型の ＨＥＭＴ半導体素子においては、ゲート電極１０への電圧印加がゼロの状態であっても、第１の半導体層（チャネル層）４と第２の半導体層（電子供給層）１１との格子定数差に起因して、表面から基板へと電界が生ずるピエゾ効果ならびに自発分極効果により、第１の半導体層（チャネル層）４の表面に２次元電子ガス層５が生成することになる。
【００３３】
ＭＯＳ／ＭＩＳ型の ＨＥＭＴ素子においては、通常はこの二次元電子ガス領域によるシートキャリア濃度が大きいため、ノーマリーオンとなる。このようなＭＯＳ／ＭＩＳ型ＨＥＭＴ素子をノーマリーオフにするには、この二次元電子ガス領域におけるシートキャリア濃度を減少させるために、既に述べたように、（１）リセスゲート構造による方法、Ａｌを含む第３族窒化物からなる半導体層のＡｌ濃度を減らして、ピエゾ効果（圧電効果）、自発分極効果抑える方法、フッ素イオンをＡｌ含有の第３族窒化物からなる半導体層に注入して自発分極効果抑える方法、Ａｌを含む第３族窒化物からなる第２の半導体層（電子供給層）１１の厚さを極力薄くする方法、基板に非極性、反極性の基板を用いて、その上に成長したＡｌを含む第３族窒化物からなる第２の半導体層（電子供給層）１１の自発分極を少なくする方法、などが試みられてきたが、いずれの方法も２次元電子ガス層によるシートキャリア濃度を減少してしまうため、大電流が流せるというＭＯＳ型ＨＥＭＴ素子の特徴がなくなり、さらに仮にノーマリーオフができても、しきい値電圧が小さい、という欠点を有している。
【００３４】
また、大電流が流せるというＭＯＳ型ＨＥＭＴ素子の特徴を活かして、かつしきい値電圧を大きくするために、Ａｌを含む第３族窒化物からなる第２の半導体層（電子供給層）１１の上にｐ型の第３族窒化物からなる層を成長させて接合型のＨＥＭＴとする方法、Ａｌを含む第３族窒化物からなる第２の半導体層（電子供給層）１１の上に、それよりもバンドギャップが小さい半導体層を設けて第２の半導体層（電子供給層）１１の伝導帯を持ちあげる方法、なども試みられてきたが、しきい値電圧が十分大きくなく、またゲートのリーク電流も大きい、という欠点を有している。
【００３５】
また、酸化膜あるいは絶縁膜をＡｌ含有第３族窒化物からなる第２の半導体層（電子供給層）１１の上に堆積させたＭＯＳ／ＭＩＳ型構造を用いる方法は、シリコンのＭＯＳデバイスに類似した方法であり、最も有望ではあるが、これまで試みられてきたＭＯＳ／ＭＩＳ構造の絶縁膜７は、Ｓｉ３Ｎ４，ＳｉＯ２、Ｇａ２Ｏ３，Ｇｄ２Ｏ３、ポリシリコンなどであり、しきい値電圧が大きくても界面準位密度が大きく、良好な半導体素子ができなかった。
【００３６】
本発明では、図１、図２のように、絶縁膜７となる材料を堆積させる前に、電極材料の金属を一原子層レベルで半導体表面に整合性よく吸着させ、その上に絶縁膜７を堆積させるので、絶縁膜７と半導体層を物理化学的に整合させることができる。この吸着層６としては、絶縁膜７と物理化学的に整合する金属を用いると良い。
【００３７】
金属を整合性よく半導体表面に吸着させるためには、図３のように、当該金属を加熱する温度を半導体層表面よりΔＴ低くする。このような条件では、Langmuirの吸着等温線の条件が満足されるため、一原子層レベルで半導体表面に整合性よく当該金属元素を吸着させることができる。
【００３８】
上記の金属の吸着後にその吸着層を絶縁膜７と同じ材料にするため、酸素雰囲気、アンモニア雰囲気にして酸化物や窒化物の単原子吸着層とすることもできる。
【００３９】
本発明の方法を用いれば、半導体表面に一原子層レベルで当該金属を整合性よく配列でき、その上に絶縁膜７となる材料を堆積させることができる。本実施形態に係る半導体素子では、絶縁膜７を形成する前に、絶縁膜７と半導体積層構造１の間に半導体積層構造１の表面と物理化学的に整合する吸着層６が形成されているため、絶縁膜７と半導体積層構造１の間の格子不整合などによる界面準位が大幅に低減でき、かつ、半導体積層構造１と絶縁膜７との間の平坦性も良好となるため、しきい値電圧も高く、リーク電流も小さく、電子移動度が大きいＭＯＳ／ＭＩＳ型ＦＥＴ素子およびＭＯＳ／ＭＩＳ型ＨＥＭＴ素子が実現され、係る半導体素子は、従来開示された技術から容易に想到される値を遙かに上回るものである。
【実施例】
【００４０】
以下、本発明を実施例に基づいてさらに詳細に説明するが、本発明はこれら実施例に限定されるものではない。
【００４１】
（実施例１：ＭＯＳ型ＦＥＴ素子）
本実施例においては、上述の実施の形態に係る半導体積層構造１と、これを用いたＭＯＳ型ＦＥＴ素子とを作製した。まず、２インチ径の厚さ６００μｍのＣ面サファイア単結晶を用い、これを所定のＭＯＣＶＤ装置の反応菅内に設置した。ＭＯＣＶＤ装置は、反応ガスあるいはキャリアガスとして、少なくともＨ２、Ｎ２、ＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＮＨ３、およびシランガスが、反応管内に供給可能とされている。キャリアガスとして、水素を流速３．５ｍ／ｓｅｃで流しながら、反応管内の圧力を２５Ｔｏｒｒに保ちつつ、基板２を１２１０℃まで昇温した後、１０分間保持し、基板２のサーマルクリーニングを実施した。
【００４２】
その後、基板温度を１２１０℃に保ちつつ、ＴＭＡとそのキャリアガスである水素とを供給するとともに、ＮＨ３とそのキャリアガスである水素とを供給することにより、下地層（バッファー層）３として、１．５μｍの厚さのＡｌＮ層を成長させた。その際には、ＴＭＡとＮＨ３との供給モル比がＴＭＡ：ＮＨ３＝１：４００となるようにそれぞれの流量を制御した。このようにして得た下地層（バッファー層）３の（００２）面についてのＸ線ロッキングカーブ半値幅は、７０秒であり、転位密度は３×１０１３／ｃｍ2であった。
【００４３】
引き続き、温度を１１１０℃、圧力を７５０Ｔｏｒｒとしたうえで、ＴＭＧとＮＨ３とを供給モル比がＴＭＧ：ＮＨ３＝１：１８００となるように供給して、第１の半導体層(チャネル層)４として厚さ２.５μｍのＧａＮ層を形成した。この際、成膜速度を約３．５μｍ／ｈｒとなるように、ＴＭＧ及びＮＨ３の供給量を設定した。チャネル層中のキャリア濃度は１×１０１７cm−３となるようにＳｉＨ４ガス流量を調整し、半導体積層構造１を得た。
【００４４】
このようにして得られた半導体積層構造１の表面に、金属の吸着層を形成するために、図３に示す装置に、この半導体積層構造１を有する半導体基板１２を設置し、吸着材料１３としてＡｌをボートに入れて設置し、微量の窒素ガスを流しながら、吸着材料１３の温度を８００℃、半導体基板１２の温度を吸着材料の温度よりΔＴ（５℃）だけ高い温度とし、約1時間放置し、その後、半導体基板１２を高速で炉の低温部に引き抜き冷却した。
【００４５】
このようにして得られたＡｌの吸着層を有する半導体積層構造１の表面上に、Ａｌ２Ｏ３からなる絶縁膜を電子ビーム蒸着により作製した。
【００４６】
さらに、Ａｌ２Ｏ３絶縁膜を形成した半導体積層構造１の表面の所定位置に、Ｔｉ／Ａｕ／Ｎｉ／Ａｕからなるソース電極８およびドレイン電極９をオーミック接合にて形成し、Ｐｄ／Ｔｉ／Ａｕからなるゲート電極９を、ショットキー接合にて形成し、ＭＯＳ型ＦＥＴ素子を得た。
【００４７】
このようにして得られたＭＯＳ型ＦＥＴ素子について、電流密度７００ｍＡ／ｍｍ、しきい値電圧+１．２Ｖ、ゲート長を２μｍとした場合の室温におけるトランスコンダクタンスは１５０ｍＳ／ｍｍが得られた。また、チャネル移動度は１５００ｃｍ２／Ｖsと高い値が得られた。
【００４８】
（比較例１）
本比較例としては、吸着層を形成すること以外は、実施例１に係るＭＯＳ型素子と同じ半導体積層構造を有するＭＯＳ型素子を作製した。
【００４９】
このようにして得られたＭＯＳ型素子については、それぞれ、電流密度６６０ｍＡ／ｍｍ、しきい値電圧−０．５Ｖ、ゲート長を２μｍとした場合の室温におけるトランスコンダクタンスは２０ｍＳ／ｍｍが得られた。また、チャネル移動度は１２０ｃｍ２／Ｖsという非常に低い値しか得られなかった。
【００５０】
実施例１および比較例１より、本実施の形態に係るＭＯＳ型半導体素子においては、しきい値電圧が大きく、チャネル移動度に優れた特性を有していることがわかる。
【００５１】
（実施例２：ＭＯＳ型ＨＥＭＴ素子）
本実施例においては、上述の実施形態に係る半導体積層構造１と、これを用いたＭＯＳ型ＨＥＭＴ素子とを作製した。まず、２インチ径の厚さ６００μｍのＣ面サファイア単結晶を用い、これを所定のＭＯＣＶＤ装置の反応菅内に設置した。ＭＯＣＶＤ装置は、反応ガスあるいはキャリアガスとして、少なくともＨ２、Ｎ２、ＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＮＨ３、およびシランガスが、反応管内に供給可能とされている。キャリアガスとして、水素を流速３．５ｍ／ｓｅｃで流しながら、反応管内の圧力を２５Ｔｏｒｒに保ちつつ、基板２を１２１０℃まで昇温した後、１０分間保持し、基板２のサーマルクリーニングを実施した。
【００５２】
その後、基板温度を１２１０℃に保ちつつ、ＴＭＡとそのキャリアガスである水素とを供給するとともに、ＮＨ3とそのキャリアガスである水素とを供給することにより、下地層（バッファー層）３として、として、１．５μｍの厚さのＡｌＮ層を成長させた。その際には、ＴＭＡとＮＨ３との供給モル比がＴＭＡ：ＮＨ３＝１：４００となるようにそれぞれの流量を制御した。このようにして得た下地層（バッファー層）３の（００２）面についてのＸ線ロッキングカーブ半値幅は、７０秒であり、転位密度は３×１０１３／ｃｍ２であった。
【００５３】
引き続き、温度を１１１０℃、圧力を７５０Ｔｏｒｒとしたうえで、ＴＭＧとＮＨ３とを供給モル比がＴＭＧ：ＮＨ３＝１：１８００となるように供給して、第１の半導体層(チャネル層)４として厚さ２．５μｍのＧａＮ層を形成した。この際、成膜速度を約３．５μｍ／ｈｒとなるように、ＴＭＧ及びＮＨ３の供給量を設定した。
【００５４】
第１の半導体層（チャネル層）４であるＧａＮ層の形成後、１０９０℃とし、ＴＭＡとＴＭＧとＮＨ３とを供給モル比がＴＭＡ：ＴＭＧ：ＮＨ３＝０．１５：０．６：１８００となるように供給して、Ａｌ０．２５Ｇａ０．７５Ｎなる組成を有する第２の半導体層（電子供給層）１１を厚み５０ｎｍ形成した。以上により、半導体積層構造１を得た。
【００５５】
このようにして得られた半導体積層構造１の表面に、金属の吸着層を形成するために、図３の装置に、この半導体積層構造１を有する半導体基板１２を設置し、吸着材料１３としてＡｌをポートに入れて設置し、微量の窒素ガスを流しながら、吸着材料１３の温度を８５０℃、半導体基板１２の温度を吸着材料１３の温度よりΔＴ(５℃)だけ高い温度とし、約1時間放置し、その後、半導体基板１２を高速で炉の低温部に引き抜き冷却した。
【００５６】
このようにして得られたＡｌの吸着層を有する半導体積層構造１の表面に、Ａｌ２Ｏ３の絶縁膜を電子ビーム蒸着により作製した。
【００５７】
さらに、Ａｌ２Ｏ３絶縁膜のついた半導体積層構造１の表面の所定位置に、Ｔｉ／Ａｕ／Ｎｉ／Ａｕからなるソース電極８およびドレイン電極１０をオーミック接合にて形成し、Ｐｄ／Ｔｉ／Ａｕからなるゲート電極９を、ショットキー接合にて形成し、ＭＯＳ型半導体素子を得た。
【００５８】
このようにして得られたＭＯＳ型ＨＥＭＴ素子について、電流密度７５０ｍＡ／ｍｍ、しきい値電圧+０．８Ｖ、ゲート長を２μｍとした場合の室温におけるトランスコンダクタンスは１５０ｍＳ／ｍｍが得られた。また、チャネル移動度は２１００ｃｍ２／Ｖsと高い値が得られた。第２の半導体層（電子供給層）１１があると、二次元電子ガスができるためノーマリーオフはできにくいが、吸着層６を挿入して良質の絶縁膜ができたため、しきい値電圧は低いがノーマリーオフとなっている。
【００５９】
（比較例２）
本比較例としては、吸着層を形成すること以外は、実施例２に係るＭＯＳ型ＨＥＭＴ素子と同じ半導体積層構造を有するＭＯＳ型ＨＥＭＴ素子を作製した。
【００６０】
このようにして得られたＭＯＳ型ＨＥＭＴ素子については、それぞれ、電流密度６７０ｍＡ／ｍｍ、しきい値電圧−1．５Ｖ、ゲート長を２μｍとした場合の室温におけるトランスコンダクタンスは３０ｍＳ／ｍｍが得られた。また、しきい値電圧が小さく、チャネル移動度は２５０ｃｍ２／Ｖsという非常に低い値しか得られなかった。
【００６１】
以上の実施例および比較例より、本実施の形態に係るＭＯＳ型ＨＥＭＴ素子においては、チャネル移動度に優れた特性を有してなることがわかる。
【産業上の利用可能性】
【００６２】
本発明の半導体素子は、ＭＯＳ／ＭＩＳ型のＦＥＴ素子、さらにはＭＯＳ／ＭＩＳ型の ＨＥＭＴ素子に利用できる。
【符号の説明】
【００６３】
１  半導体積層構造
２  基板
３  下地層(バッファー層)
４  第１半導体層(チャネル層)
５  二次元電子ガス領域
６  吸着層
７  絶縁膜
８  ドレイン電極
９  ソース電極
１０  ゲート電極
１１  第２半導体層（電子供給層）
１２  半導体基板
１３  吸着材料
１４  基板ヒーター
１５  吸着剤ヒーター
１６  インレット
１７  アウトレット
【図１】
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【図２】
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【図３】
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