(57)【要約】【課題】メモリパワーゲーティングを容易にするメモリアレイを提供する。【解決手段】少なくとも１つの実施形態によれば、ワードレベルにおけるメモリパワーゲーティングが提供される。少なくとも１つの実施形態によれば、メモリアレイ（１１）の各サブアレイ（たとえば、各ワード、各行、各ワード線、各ビット線、アレイの各部など）に対する追加の制御ビットを追加することによって可能になるワードレベルのパワーゲーティング技法は、メモリアレイ（１１）のための細粒度電力低減を提供する。少なくとも１つの実施形態によれば、ゲーティングトランジスタ（１０４，１０８，１１２）は各サブアレイ（たとえば、各ワード、各行、各ワード線、各ビット線、アレイの各部など）に設けられる。【選択図】図１
2013229095.tif 000002
【特許請求の範囲】
【請求項１】
方法であって、
電力制御メモリセルが電力制御選択線に選択的に結合されるのに応答して、前記電力制御選択線の電力制御選択線状態に基づいて前記電力制御メモリセルの電力制御メモリセル状態を制御すること、
前記電力制御メモリセル状態に基づいてメモリアレイのサブアレイのデータメモリセルに対する電力をゲーティングすることを備える、方法。
【請求項２】
前記電力制御選択線はアドレス指定線を含む、請求項１に記載の方法。
【請求項３】
前記サブアレイの前記データメモリセルがアドレス線をアサートすることによってアドレス指定されるときに前記アドレス線をアサートすることによって、前記電力制御メモリセルは前記電力制御選択線に選択的に結合される、請求項２に記載の方法。
【請求項４】
第２の電力制御メモリセルが前記電力制御選択線に選択的に結合されるのに応答して、前記電力制御選択線の第２の電力制御選択線状態に基づいて前記第２の電力制御メモリセルの第２の電力制御メモリセル状態を制御することであって、前記電力制御選択線は、前記電力制御メモリセルおよび第２の電力制御メモリセルに共通のビット線である、前記制御すること、
前記第２の電力制御メモリセル状態に基づいて前記メモリアレイの第２のサブアレイの第２のデータメモリセルに対する電力をゲーティングすることをさらに備える、請求項１に記載の方法。
【請求項５】
前記電力制御メモリセル状態に基づいて前記サブアレイのアドレス指定を選択的にイネーブルおよびディセーブルするためのアドレス指定線をゲーティングすることをさらに含む、請求項１に記載の方法。
【請求項６】
前記アドレス指定線をゲーティングすることは、
前記アドレス指定線のアドレス指定線状態にさらに基づいて前記アドレス指定線をゲーティングすることをさらに含む、請求項５に記載の方法。
【請求項７】
前記アドレス指定線をゲーティングすること、
前記アドレス指定線のためのアドレス指定線ドライバへの電力をゲーティングすることをさらに含む、請求項５に記載の方法。
【請求項８】
前記アドレス指定線はワード線である、請求項５に記載の方法。
【請求項９】
前記電力制御選択線は制御ビット線である、請求項８に記載の方法。
【請求項１０】
装置であって、
電力制御メモリセルと、
前記電力制御メモリセルの電力制御メモリセル状態に結合されて制御されるデータメモリセル電力スイッチと、
複数のサブアレイを含むメモリアレイとを備え、
前記複数のサブアレイは、第１のサブアレイおよび他のサブアレイを含み、
前記第１のサブアレイは、複数のデータメモリセルを含み、
前記データメモリセル電力スイッチは、前記複数のデータメモリセルに結合され、該複数のデータメモリセルに対する電力を制御する、装置。
【請求項１１】
前記電力制御メモリセルに結合される相補ビット線をさらに備え、
前記電力制御メモリセルの前記電力制御メモリセル状態は、前記相補ビット線のビット線状態によって設定される、請求項１０に記載の装置。
【請求項１２】
前記他のサブアレイは他のデータメモリセルを備え、
前記データメモリセル電力スイッチは、前記他のデータメモリセルに対する電力を制御しない、請求項１０に記載の装置。
【請求項１３】
前記電力制御メモリセル状態に基づいて、ディセーブル可能なアドレス指定線を選択的に駆動するアドレス指定線ドライバをさらに備える、請求項１０に記載の装置。
【請求項１４】
前記アドレス指定線ドライバは、アドレス指定線のアドレス指定線状態にさらに基づいて、前記ディセーブル可能なアドレス指定線を駆動する、請求項１３に記載の装置。
【請求項１５】
前記アドレス指定線は、前記電力制御メモリセルへの書き込みを制御する、請求項１４に記載の装置。
【請求項１６】
前記アドレス指定線ドライバに結合されるアドレス指定線電力スイッチをさらに備え、
前記アドレス指定線ドライバに対する電力をゲーティングして、前記ディセーブル可能なアドレス指定線を選択的にディセーブルすることを可能にする、請求項１３に記載の装置。
【請求項１７】
前記アドレス指定線はワード線である、請求項１３に記載の装置。
【請求項１８】
前記ディセーブル可能なアドレス指定線は、ワード線ドライバのゲート制御線である、請求項１３に記載の装置。
【請求項１９】
前記電力制御メモリセルへの書き込みを制御するアドレス指定線は、ワード線ドライバによって提供される、請求項１０に記載の装置。
【請求項２０】
前記電力制御メモリセル状態は、制御ビット線の制御ビット線状態に基づき、
前記制御ビット線は、前記電力制御メモリセルに選択的に結合される、請求項１０に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般的には電子デバイスに関し、より具体的には、電子メモリを有するデバイスに関する。
【背景技術】
【０００２】
低電力メモリ設計が長年にわたって研究分野となっており、パワーゲーティングが、メモリセルのアレイをスリープモードまたはシャットダウンモードにするのに使用される産業化された技術になってきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１０／０２１４８６３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そのような技術は電力消費の管理が効果的でない可能性があり、たとえば、メモリアレイの一部がアクティブなままである必要が有る場合、アレイレベルのパワーゲーティングの想定される利益は概して否定され得る。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、電力制御メモリセルが電力制御選択線に選択的に結合されるのに応答して、前記電力制御選択線の電力制御選択線状態に基づいて前記電力制御メモリセルの電力制御メモリセル状態を制御すること、前記電力制御メモリセル状態に基づいてメモリアレイのサブアレイのデータメモリセルに対する電力をゲーティングすることを備える。
【図面の簡単な説明】
【０００６】
【図１】少なくとも１つの実施形態による細粒度パワーゲーティングを有する低電力メモリデバイスのブロック図。
【図２】少なくとも１つの実施形態による細粒度パワーゲーティングを有するメモリセルの行の概略図。
【図３】少なくとも１つの実施形態による、ワード線ドライバパワーゲーティングを含む細粒度パワーゲーティングを有するメモリセルの行の概略図。
【図４】少なくとも１つの実施形態による、ワード線ドライバパワーゲーティングを含む細粒度パワーゲーティングを有するメモリセルの行のより詳細な概略図。
【図５】少なくとも１つの実施形態による細粒度パワーゲーティングを有する低電力メモリデバイスのタイミング図。
【発明を実施するための形態】
【０００７】
本発明は、添付の図面を参照することによってよりよく理解されることができ、その特徴が当業者に明らかとなる。
異なる図面において同じ参照符号が使用されている場合、これは、類似または同一の項目であることを示す。
【０００８】
本明細書において、メモリアレイのサブアレイ部分に対するメモリパワーゲーティングを容易にするメモリアレイが開示される。本開示の少なくとも１つの実施形態によれば、メモリパワーゲーティングは、メモリアレイのための細粒度電力低減を実装するために、メモリアレイの各サブアレイ（たとえば、各ワード、各行、各ワード線、各ビット線、アレイの各部など）に対する追加の制御ビットを追加することによって可能になる。この制御ビットは、メモリアレイの他のビットと同様にアドレス指定され、書き込まれることができる。少なくとも１つの実施形態によれば、ゲーティングトランジスタは各サブアレイ（たとえば、各ワード、各行、各ワード線、各ビット線、アレイの各部など）に設けられる。
【０００９】
図１は、少なくとも１つの実施形態による細粒度パワーゲーティングを有する低電力メモリデバイス１１を有するデバイス１０のブロック図である。デバイス１０は、メモリデバイス１１を含むシステムデバイスである。システムデバイスの例は、家庭用電化製品、耐久消費財などを含む。さらなる例として、システムデバイスは、ハンドヘルドデバイスおよび他のポータブルデバイスのような、電池式装置として実装され得る。また、システムデバイスは、商用電源、太陽光電源、動的電源（ｋｉｎｅｔｉｃ  ｐｏｗｅｒ  ｓｏｕｒｃｅ）（たとえば、圧電電源）、生物活性電源（ｂｉｏｌｏｇｉｃａｌｌｙ  ａｃｔｉｖｅ  ｐｏｗｅｒ  ｓｏｕｒｃｅ）などのような、代替電源によって給電される電子機器を含み得る。低電力メモリデバイス１１は、データメモリセル１０１と、データメモリセル１０２と、データメモリセル１０３と、電力制御メモリセル１０４と、データメモリセル１０５と、データメモリセル１０６と、データメモリセル１０７と、電力制御メモリセル１０８と、データメモリセル１０９と、データメモリセル１１０と、データメモリセル１１１と、電力制御メモリセル１１２と、列マルチプレクサ（ｍｕｘ）および入出力（Ｉ／Ｏ）回路１１３とを備える。
【００１０】
低電力メモリデバイス１１は、データメモリセルの複数の行を含むメモリアレイを備える。第１の行は、データメモリセル１０１、１０２、および１０３を含む。第２の行は、データメモリセル１０５、１０６、および１０７を含む。第３の行は、データメモリセル１０９、１１０、および１１１を含む。示されている行の数は例示に過ぎず、実施形態は他の数の行を用いて実装されてもよい。
【００１１】
メモリアレイのデータメモリセルは、列をも含む。それらの列のうちの第１の列は、データメモリセル１０１、１０５、および１０９を含む。第２の列は、データメモリセル１０２、１０６、および１１０を含む。第３の列は、データメモリセル１０３、１０７、および１１１を含む。示されている列の数は例示に過ぎず、実施形態は他の数の列を用いて実装されてもよい。
【００１２】
少なくとも１つの実施形態によれば、電力制御メモリセルが、低電力メモリデバイスの各行に設けられる。たとえば、電力制御メモリセル１０４が第１の行に設けられ、電力制御メモリセル１０８が第２の行に設けられ、電力制御メモリセル１１２が第３の行に設けられる。一例として、電力制御メモリセル１０４は、データメモリセル１０１、１０２、および１０３に対する電力をイネーブルおよびディセーブルするための電力制御を提供し、電力制御メモリセル１０８は、データメモリセル１０５、１０６、および１０７に対する電力をイネーブルおよびディセーブルするための電力制御を提供し、電力制御メモリセル１１２は、データメモリセル１０９、１１０、および１１１に対する電力をイネーブルおよびディセーブルするための電力制御を提供する。少なくとも１つの実施形態によれば、メモリアレイの各行は１ワードのデータを記憶し、それによって、各電力制御メモリセルが単一のメモリワードに対する電力制御（すなわち、ワードレベルの電力制御粒度）を提供することが可能になる。
【００１３】
ワード線１１４はデータメモリセル１０１、１０２、および１０３ならびに電力制御メモリセル１０４に接続され、ワード線１１５はデータメモリセル１０５、１０６、および１０７ならびに電力制御メモリセル１０８に接続され、ワード線１１６はデータメモリセル１０９、１１０、および１１１ならびに電力制御メモリセル１１２に接続される。ビット線１１７はデータメモリセル１０１、１０５、および１０９に接続され、ビット線１１８はデータメモリセル１０２、１０６、および１１０に接続され、ビット線１１９はデータメモリセル１０３、１０７、および１１１に接続される。ビット線１１７、１１８、および１１９は列マルチプレクサ（ｍｕｘ）および入出力（Ｉ／Ｏ）回路１１３に接続され、それによって、たとえば、ワード線１１４、１１５、および１１６のうちの１つによって選択されるデータメモリセル内に記憶されるワードのデータビットにアクセスすることが可能になる。ビット線１２０は電力制御メモリセル１０４、１０８、および１１２に接続され、それによって、たとえば、ワード線１１４、１１５、および１１６のうちの１つによって選択される電力制御メモリセル内に記憶される電力制御ビットにアクセスすることが可能になる。電力制御メモリセル１０４、１０８、および１１２に対するビット線１２０は、列マルチプレクサ（ｍｕｘ）および入出力（Ｉ／Ｏ）回路１１３に接続されるビット線１１７、１１８、および１１９とは別個の専用入出力（Ｉ／Ｏ）線として実装され、それによって、電力制御セル１０４、１０８、および１１２内に記憶されている電力制御ビットの読み出しおよび書き込みを可能にするために、電力制御メモリセル１０４、１０８、および１１２に独立してアクセスすることが可能になる。
【００１４】
図２は、少なくとも１つの実施形態による細粒度パワーゲーティングを有するメモリセルの行の概略図である。メモリセルの行は、データメモリセル１０１、１０２、および１０３を含む。電力制御メモリセル１０４がこのメモリセルの行に設けられ、メモリセルの行に対する電力を制御し、メモリセルの行がイネーブルおよびディセーブルされることを可能にする。ワード線１１４は、データメモリセル１０１、１０２、および１０３ならびに電力制御メモリセル１０４に接続される。ビット線１２０は電力制御メモリセル１０４に接続される。
【００１５】
少なくとも１つの実施形態によれば、電力制御メモリセル１０４は、インバータ２０１と、インバータ２０２と、負型（ｎ型）チャネル（ｎチャネル）金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）（すなわち、ＮＭＯＳ  ＦＥＴ）２０３と、ＮＭＯＳ  ＦＥＴ２０４とを備える。ビット線１２０は、ＮＭＯＳ  ＦＥＴ２０４の第１のソース／ドレイン端子に接続される。ワード線１１４は、ＮＭＯＳ  ＦＥＴ２０４のゲート端子に接続される。ＮＭＯＳ  ＦＥＴ２０４の第２のソース／ドレイン端子はノード２０９に接続され、当該ノードはインバータ２０１の出力、インバータ２０２の入力、および、データセル電力スイッチとして機能する正型（ｐ型）チャネル（ｐチャネル）金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）（すなわち、ＰＭＯＳ  ＦＥＴ）２０５のゲート端子に接続される。少なくとも１つの実施形態によれば、ノード２０９は電力制御メモリセル１０４の出力としての役割を果たし、ノード２０９の論理状態は電力制御メモリセル１０４の状態である。ＰＭＯＳ  ＦＥＴ２０５のドレイン端子はノード２０７に接続され、当該ノードはデータメモリセル１０１、１０２、および１０３の正電源端子に接続される。
【００１６】
インバータ２０２の出力はノード２１１に接続され、当該ノードはインバータ２０１の入力およびＮＭＯＳ  ＦＥＴ２０３の第１のソース／ドレイン端子に接続される。ワード線１１４は、ＮＭＯＳ  ＦＥＴ２０３のゲート端子に接続される。ＮＭＯＳ  ＦＥＴ２０３の第２のソース／ドレイン端子はノード２１０に接続される。少なくとも１つの実施形態によれば、ノード２１０は、ワード線ドライバの電力制御に使用されることができる。
【００１７】
正電源電圧（たとえば、Ｖｄｄ）２０６は、ＰＭＯＳ  ＦＥＴ２０５のソース端子および電力制御メモリセル１０４の正電源端子に接続される。たとえば、電力制御メモリセル１０４の正電源端子は、インバータ２０１の正電源端子およびインバータ２０２の正電源端子に接続され得る。負電源電圧（たとえば、Ｖｓｓ）２０８は、データメモリセル１０１、１０２、および１０３の負電源端子、ならびに電力制御メモリセル１０４の負電源端子に接続される。たとえば、電力制御メモリセル１０４の負電源端子は、インバータ２０１の負電源端子およびインバータ２０２の負電源端子に接続され得る。
【００１８】
少なくとも１つの実施形態によれば、ワード線１１４をアサートすることによってメモリセル１０１、１０２、および１０３ならびに電力制御メモリセル１０４の行を選択することによって、電力制御メモリセル１０４の状態（すなわち、電力制御メモリセル１０４内に記憶されている電力制御ビット）が、ワード線１１４をアサートすることによってイネーブルされるＮＭＯＳ  ＦＥＴ２０４を通じてビット線１２０を介してアクセスされることができる。電力制御メモリセル１０４内に記憶されている電力制御ビットが論理０である場合、対応するロー論理レベルがＰＭＯＳ  ＦＥＴ２０５のゲートに印加され、それによって、ＰＭＯＳ  ＦＥＴ２０５が導通するとともに、正電源電圧２０６をノード２０７ならびにデータメモリセル１０１、１０２、および１０３の正電源端子に印加し、それによって、データメモリセル１０１、１０２、および１０３が、それらが完全に動作可能であるアクティブモードに置かれる。電力制御メモリセル１０４内に記憶されている電力制御ビットが論理１である場合、対応するハイ論理レベルがＰＭＯＳ  ＦＥＴ２０５のゲートに印加され、それによって、ＰＭＯＳ  ＦＥＴ２０５が導通を停止するとともに、正電源電圧２０６のノード２０７ならびにデータビットセル１０１、１０２、および１０３の正電源端子への印加を停止し、それによって、データメモリセル１０１、１０２、および１０３が、非アクティブモードに置かれ、それによって、電力が節約される。
【００１９】
インバータ２０１および２０２によって、ノード２０９における論理０が反転されてノード２１１において論理１になり、ノード２０９における論理１が反転されてノード２１１において論理０になる。ワード線１１４がアサートされると、当該ワード線は正論理レベルをＮＭＯＳ  ＦＥＴ２０３のゲートに印加し、それによって、ＮＭＯＳ  ＦＥＴ２０３が導通するとともに、ノード２１１に存在する論理レベルをノード２１０に提供するようになる。したがって、ノード２１０は、ノード２０９に存在する論理レベル、および、それゆえ電力制御メモリセル１０４の状態と比較して反転した論理レベルを提供される。少なくとも１つの実施形態によれば、ノード２１０に存在する論理レベルが、追加の回路とともに、ワード線１１４に関連付けられるワード線ドライバの電力制御に使用される。少なくとも１つの実施形態によれば、ノード２１１に存在する論理レベルが、追加の回路とともに、ワード線１１４に関連付けられるワード線ドライバの電力制御に使用される。少なくとも１つの実施形態によれば、ノード２０９に存在する論理レベルが、追加の回路とともに、ワード線１１４に関連付けられるワード線ドライバの電力制御に使用される。少なくとも１つの実施形態によれば、ノード２０９における論理レベルの代わりに、ノード２１１に存在する論理レベルが、ＰＭＯＳ  ＦＥＴ２０５を制御するとともに、データメモリセル１０１、１０２、および１０３の電力制御を提供するために使用される。少なくとも１つの実施形態によれば、データメモリセル１０１、１０２、および１０３の負電源端子と負電源電圧２０８との間のＮＭＯＳ  ＦＥＴが、ＰＭＯＳ  ＦＥＴ２０５の代わりに、またはそれとともに使用されて、データセル１０１、１０２、および１０３に対する電力を制御するためのデータセル電力スイッチとして動作し、このようなＮＭＯＳ  ＦＥＴのゲートはノード２０９またはノード２１１のいずれかに接続されることになる。
【００２０】
図３は、代替の実施形態による、ワード線ドライバパワーゲーティングを含む細粒度パワーゲーティングを有するメモリセルの行の概略図である。メモリセルの行は、データメモリセル１０１、１０２、および１０３を含む。電力制御メモリセル１０４がこのメモリセルの行に設けられ、メモリセルの行に対する電力を制御し、メモリセルの行がイネーブルおよびディセーブルされることを可能にする。ワード線１１４は、データメモリセル１０１、１０２、および１０３ならびに電力制御メモリセル１０４に接続される。ビット線１２０は電力制御メモリセル１０４に接続される。
【００２１】
電力制御メモリセル１０４は、インバータ２０１と、インバータ２０２と、負型（ｎ型）チャネル（ｎチャネル）金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ２０３と、ＮＭＯＳ  ＦＥＴ２０４とを備える。ビット線１２０は、ＮＭＯＳ  ＦＥＴ２０４の第１のソース／ドレイン端子に接続される。ワード線１１４は、ＮＭＯＳ  ＦＥＴ２０４のゲート端子に接続される。ＮＭＯＳ  ＦＥＴ２０４の第２のソース／ドレイン端子はノード２０９に接続され、当該ノードはインバータ２０１の出力、インバータ２０２の入力、および、データセル電力スイッチとして機能する正型（ｐ型）チャネル（ｐチャネル）金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）２０５のゲート端子、および、ＰＭＯＳ  ＦＥＴ３１３とともにワード線ドライバ電力スイッチとして機能するＰＭＯＳ  ＦＥＴ３１４のゲート端子に接続される。少なくとも１つの実施形態によれば、ノード２０９は電力制御メモリセル１０４の出力としての役割を果たし、ノード２０９の論理状態は電力制御メモリセル１０４の状態である。ＰＭＯＳ  ＦＥＴ２０５のドレイン端子はノード２０７に接続され、当該ノードはデータメモリセル１０１、１０２、および１０３の正電源端子に接続される。
【００２２】
インバータ２０２の出力はノード２１１に接続され、当該ノードはインバータ２０１の入力およびＮＭＯＳ  ＦＥＴ２０３の第１のソース／ドレイン端子に接続される。ワード線１１４は、ＮＭＯＳ  ＦＥＴ２０３のゲート端子に接続される。ＮＭＯＳ  ＦＥＴ２０３の第２のソース／ドレイン端子はノード２１０に接続され、当該ノードは反転論理ＡＮＤ（すなわち、ＮＡＮＤ）ゲート３１２の入力に接続される。少なくとも１つの実施形態によれば、ノード２１０は、ワード線ドライバの電力制御に使用されることができる。
【００２３】
正電源電圧２０６は、ＰＭＯＳ  ＦＥＴ２０５のソース端子、電力制御メモリセル１０４の正電源端子、ＰＭＯＳ  ＦＥＴ３１４のソース端子、ＰＭＯＳ  ＦＥＴ３１３のソース端子、ＮＡＮＤゲート３１２の正電源端子、およびインバータ３１８の正電源端子に接続される。たとえば、電力制御メモリセル１０４の正電源端子は、インバータ２０１の正電源端子およびインバータ２０２の正電源端子に接続され得る。負電源電圧２０８は、データメモリセル１０１、１０２、および１０３の負電源端子、電力制御メモリセル１０４の負電源端子、ワード線ドライバ３１５の負電源端子、ＮＡＮＤゲート３１２の負電源端子、ならびに、インバータ３１８の負電源端子に接続される。たとえば、電力制御メモリセル１０４の負電源端子は、インバータ２０１の負電源端子およびインバータ２０２の負電源端子に接続され得る。たとえば、ワード線ドライバ３１５の負電源端子は、インバータ３１６の負電源端子およびインバータ３１７の負電源端子に接続され得る。
【００２４】
ワード線選択線３２０は、ＮＡＮＤゲート３１２の第２の入力、ワード線ドライバ３１５の入力、およびインバータ３１８の入力に接続される。たとえば、ワード線ドライバ３１５の入力は、インバータ３１６の入力に接続され得る。
【００２５】
ＮＡＮＤゲート３１２の出力はノード３２１に接続され、当該ノードは、ＰＭＯＳ  ＦＥＴ３１４とともにワード線ドライバ電力スイッチとして動作するＰＭＯＳ  ＦＥＴ３１３のゲート端子に接続される。ＰＭＯＳ  ＦＥＴ３１３のドレインおよびＰＭＯＳ  ＦＥＴ  ３１４のドレインはノード３２２に接続され、当該ノードはインバータ３１６の正電源端子およびインバータ３１７の正電源端子に接続される。インバータ３１６の出力はインバータ３１７の入力に接続され、それによって、ワード線ドライバ３１５がイネーブルされると仮定すると、インバータ３１７の出力に接続されるワード線１１４における、ワード線選択線３２０に存在するものと同じ論理レベルが復元される。
【００２６】
インバータ３１８の出力はノード３２４に接続され、当該ノードはＮＭＯＳ  ＦＥＴ３１９のゲートに接続される。ＮＭＯＳ  ＦＥＴ３１９のソース端子は負電源電圧２０８に接続される。ＮＭＯＳ  ＦＥＴ３１９のドレイン端子はワード線１１４に接続される。
【００２７】
ワード線１１４をアサートすることによってメモリセル１０１、１０２、および１０３ならびに電力制御メモリセル１０４の行を選択することによって、電力制御メモリセル１０４の状態（すなわち、電力制御メモリセル１０４内に記憶されている電力制御ビット）が、ワード線１１４をアサートすることによってイネーブルされるＮＭＯＳ  ＦＥＴ２０４を通じてビット線１２０を介してアクセスされることができる。電力制御メモリセル１０４内に記憶されている電力制御ビットが論理０である場合、対応するロー論理レベルがＰＭＯＳ  ＦＥＴ２０５のゲートに印加され、それによって、ＰＭＯＳ  ＦＥＴ２０５が導通するとともに、正電源電圧２０６をノード２０７ならびにデータメモリセル１０１、１０２、および１０３の正電源端子に印加し、それによって、データメモリセル１０１、１０２、および１０３が、それらが完全に動作可能であるアクティブモードに置かれる。電力制御メモリセル１０４内に記憶されている電力制御ビットが論理１である場合、対応するハイ論理レベルがＰＭＯＳ  ＦＥＴ２０５のゲートに印加され、それによって、ＰＭＯＳ  ＦＥＴ２０５が導通を停止するとともに、正電源電圧２０６のノード２０７ならびにデータビットセル１０１、１０２、および１０３の正電源端子への印加を停止し、それによって、データメモリセル１０１、１０２、および１０３が、非アクティブモードに置かれ、それによって、電力が節約される。
【００２８】
インバータ２０１および２０２によって、ノード２０９における論理０が反転されてノード２１１において論理１になり、ノード２０９における論理１が反転されてノード２１１において論理０になる。ワード線１１４がアサートされると、当該ワード線は正論理レベルをＮＭＯＳ  ＦＥＴ２０３のゲートに印加し、それによって、ＮＭＯＳ  ＦＥＴ２０３が導通して、ノード２１１に存在する論理レベルをノード２１０に供給するようになる。したがって、ノード２１０は、ノード２０９に存在する論理レベル、および、それゆえ電力制御メモリセル１０４の状態と比較して反転した論理レベルを提供される。ノード２１０に存在する論理レベルが、追加の回路とともに、ワード線１１４に関連付けられるワード線ドライバの電力制御に使用される。少なくとも１つの実施形態によれば、ノード２１１に存在する論理レベルが、追加の回路とともに、ワード線１１４に関連付けられるワード線ドライバの電力制御に使用される。ノード２０９に存在する論理レベルが、追加の回路とともに、ワード線１１４に関連付けられるワード線ドライバの電力制御に使用される。ノード２０９における論理レベルの代わりに、ノード２１１に存在する論理レベルが、ＰＭＯＳ  ＦＥＴ２０５を制御するとともに、データメモリセル１０１、１０２、および１０３の電力制御を提供するために使用される。データメモリセル１０１、１０２、および１０３の負電源端子と負電源電圧２０８との間のＮＭＯＳ  ＦＥＴが、ＰＭＯＳ  ＦＥＴ２０５の代わりに、またはそれとともに使用されて、データセル１０１、１０２、および１０３に対する電力を制御するためのデータセル電力スイッチとして動作し、このようなＮＭＯＳ  ＦＥＴのゲートはノード２０９またはノード２１１のいずれかに接続されることになる。
【００２９】
ワード線選択線３２０がロー論理レベル（たとえば、論理０）にあるとき、インバータ３１８はそのようなロー論理レベルをハイ論理レベル（たとえば、論理１）に反転し、これは、ＮＭＯＳ  ＦＥＴ３１９のゲートに印加され、それによって、ＮＭＯＳ  ＦＥＴ３１９が導通してワード線１１４をロー論理レベルに引き込むことになる。ワード線選択線３２０がハイ論理レベルにあり、かつ、電力制御メモリセル１０４の出力にあるノード２０９がロー論理レベルにあるとき、データメモリセル１０１、１０２、および１０３はアクティブになるように意図され、ノード２０９におけるロー論理レベルがＰＭＯＳ  ＦＥＴ３１４のゲートに印加され、それによって、当該ＰＭＯＳ  ＦＥＴは導通してワード線ドライバ３１５に電力を供給し、当該ワード線ドライバはワード線選択線３２０のハイ論理レベルをワード線１１４に通し、それによって、ワード線１１４がデータメモリセル１０１、１０２、および１０３ならびに電力制御メモリセル１０４にアクセスできるようになることが可能になる。ワード線選択線３２０がハイ論理レベルにあり、かつ、電力制御メモリセル１０４の出力にあるノード２０９がロー論理レベルにあるとき、データメモリセル１０１、１０２、および１０３は非アクティブになる（たとえば、電源停止される）ように意図され、ノード２０９におけるハイ論理レベルがＰＭＯＳ  ＦＥＴ３１４のゲートに印加され、それによって、当該ＰＭＯＳ  ＦＥＴは導通を停止してワード線ドライバ３１５に対する電力の供給を停止する。
【００３０】
しかしながら、ＮＡＮＤゲート３１２の両方の入力がハイ論理レベルにある場合、ワード線ドライバ３１５は代替的に、ＰＭＯＳ  ＦＥＴ３１４の代わりにＰＭＯＳ  ＦＥＴ３１３を通じて電力を受け取ることができ、それによって、ＰＭＯＳ  ＦＥＴ３１３のゲート端子にロー論理レベルが印加され、それによって、ＰＭＯＳ  ＦＥＴ３１３が導通してワード線ドライバ３１５に電力を提供することになる。ワード線選択線３２０がハイ論理レベルにある場合、ＰＭＯＳ  ＦＥＴ３１３は、ノード２１０がハイ論理レベルに上昇されると導通するようにされることになる。しかしながら、電力制御メモリセル１０４がノード２０９においてロー論理レベルを出力している場合はＰＭＯＳ  ＦＥＴ３１４がすでに導通していることになるため、ＰＭＯＳ  ＦＥＴ３１３の伝導は、電力制御メモリセル１０４がノード２０９においてロー論理レベルを出力している場合は冗長であることになる。電力制御メモリセル１０４がノード２０９においてハイ論理レベルを出力している場合、ノード２１１はロー論理レベルにあることになる。ＮＡＮＤゲート３１２の入力がハイにもローにも動的に駆動されていないときにデフォルトでハイ論理レベル状態になっている場合、または、ハイ論理レベルへの電流路（たとえば、正電源電圧（Ｖｄｄ）２０６に対するプルアップ抵抗）が設けられている場合、ノード２１０は、ＮＭＯＳ  ＦＥＴ２０３が導通していないときに実効的にハイ論理レベルに引き上げられることになり、これは、ワード線選択線３２０がロー論理レベルにあるときにインバータ３１８およびＮＭＯＳ  ＦＥＴ３１９によってローに引き込まれる場合のように、ワード線１１４がロー論理レベルにある事例となる。
【００３１】
それゆえ、電力制御メモリセル１０４が電力節約モードにあるとともにノード２０９においてハイ論理レベルを出力しており、かつワード線３２０がロー論理レベルからハイ論理レベルに遷移している間、ワード線選択線３２０のハイ論理レベルおよび反転制御ビット線ノード２１０におけるハイ論理レベルがノード３２１におけるＮＡＮＤ３１２の出力をローにすることになり、それによって、ＰＭＯＳ  ＦＥＴ３１３が導通してワード線ドライバ３１５に電力を提供するようにされ、それによって、ワード線１１４がワード線選択線３２０のハイ論理レベル（たとえば、論理１）によって駆動され、それによって、制御ビット線１２０および反転制御ビット線２１０が電力制御メモリセル１０４にアクセスすることが可能になる。制御ビット線１２０がロー論理レベルをノード２０９における電力制御メモリセル１０４の出力に書き込む場合、そのロー論理レベルはＰＭＯＳ  ＦＥＴ３１４を導通させ、それによって、ワード線ドライバ３１５への継続した電力供給が維持される。しかしながら、制御ビット線１２０がロー論理レベルをノード２０９における電力制御メモリセル１０４の出力に書き込まない場合、ワード線１１４に現れるハイ論理レベルがＮＭＯＳ  ＦＥＴ２０３を導通させることになり、ノード２１０がノード２１１に存在するロー論理レベルに向けてローに引き込まれ、それによって、ノード３２１におけるＮＡＮＤゲート３１２の出力がハイにさせられ、ワード線３１５に供給されている電力が非常に迅速にオフにされる。したがって、ＮＭＯＳ２０３、ＮＡＮＤゲート３１２、およびＰＭＯＳ  ＦＥＴ３１３は、メモリの行が非アクティブになった後にその行を再起動する方法（たとえば、そのメモリの行をスリープモードから目覚めさせる方法）を提供するように機能する。ノード２１０が反転制御ビット線に接続されるような、相補的な制御ビット線を使用して、ワード線１１４がアクティブ化されるとハイ論理レベルが制御ビット線１２０に印加され、ロー論理レベルがノード２１０において反転制御ビット線に印加されて、電力制御メモリセル１０４が非アクティブ（たとえば、電源節約）モードに置かれ、ワード線１１４がアクティブ化されるとロー論理レベルが制御ビット線１２０に印加され、ハイ論理レベルがノード２１０において反転制御ビット線に印加されて、電力制御メモリセル１０４がアクティブモードに設定される。このような場合、ワード線選択線３２０上のハイ論理レベルと組み合わせて、ノード２１０に接続される反転制御ビット線にハイ論理レベルを印加することによって、ノード３２１におけるＮＡＮＤゲート３１２の出力がローに駆動され、ＰＭＯＳ  ＦＥＴ３１３がオンになって、ワード線ドライバ３１５に電力が印加され、それによって、この行のデータメモリセルが非アクティブモードからアクティブモードに復帰する（たとえば、スリープモードから目覚める）ことが可能になる。
【００３２】
したがって、電力制御メモリセル１０４がロー論理レベルを有する場合、ワード線１１４はワード線選択線３２０の状態に従う。電力制御メモリセル１０４がハイ論理レベルを有する場合、ワード線選択線３２０がロー論理レベルを有する。制御ビット線１２０が電力制御メモリセル１０４にアクセスするほど十分に長くワード線１１４がハイ論理レベルに変化する場合、ワード線１１４はロー論理レベルを有する。制御ビット線１２０がロー論理レベルを電力制御メモリセル１０４に書き込む場合、ワード線１１４はハイ論理レベルを維持する。制御ビット線１２０がロー論理レベルを電力制御メモリセル１０４に書き込まない場合は直ちにロー論理レベルに戻る。
【００３３】
図４は、少なくとも１つの実施形態による、ワード線ドライバパワーゲーティングを含む細粒度パワーゲーティングを有するメモリセルの行のより詳細な概略図である。図１、図２および図３の１つまたは複数にも示された図４の参照符号はそれらの図面に示され先行する本文に記載されているものと同じ要素を表す。したがって、図４は、図３に示されている実施形態のより具体的な実施形態である。
【００３４】
データメモリセル１０１は、ＰＭＯＳ  ＦＥＴ４３３と、ＮＭＯＳ  ＦＥＴ４３４と、ＮＭＯＳ  ＦＥＴ４３５と、ＰＭＯＳ  ＦＥＴ４３６と、ＮＭＯＳ  ＦＥＴ４３７と、ＮＭＯＳ  ＦＥＴ４３８とを備える。ＰＭＯＳ  ＦＥＴ４３３およびＮＭＯＳ  ＦＥＴ４３４は、ノード４５５における入力およびノード４５６における出力を有するインバータを形成する。ＰＭＯＳ  ＦＥＴ４３６およびＮＭＯＳ  ＦＥＴ４３７は、ノード４５６における入力およびノード４５５における出力を有するインバータを形成する。ノード４５６は、そのゲート端子がワード線１１４に接続されているＮＭＯＳ  ＦＥＴ４３５を通じてビット線４２５に選択的に接続される。ノード４５５は、そのゲート端子がワード線１１４に接続されているＮＭＯＳ  ＦＥＴ４３８を通じて反転ビット線４２６に選択的に接続される。
【００３５】
データメモリセル１０２は、ＰＭＯＳ  ＦＥＴ４３９と、ＮＭＯＳ  ＦＥＴ４４０と、ＮＭＯＳ  ＦＥＴ４４１と、ＰＭＯＳ  ＦＥＴ４４２と、ＮＭＯＳ  ＦＥＴ４４３と、ＮＭＯＳ  ＦＥＴ４４４とを備える。ＰＭＯＳ  ＦＥＴ４３９およびＮＭＯＳ  ＦＥＴ４４０は、ノード４５７における入力およびノード４５８における出力を有するインバータを形成する。ＰＭＯＳ  ＦＥＴ４４２およびＮＭＯＳ  ＦＥＴ４４３は、ノード４５８における入力およびノード４５７における出力を有するインバータを形成する。ノード４５８は、そのゲート端子がワード線１１４に接続されているＮＭＯＳ  ＦＥＴ４４１を通じてビット線４２７に選択的に接続される。ノード４５７は、そのゲート端子がワード線１１４に接続されているＮＭＯＳ  ＦＥＴ４４４を通じて反転ビット線４２８に選択的に接続される。
【００３６】
インバータ２０１はＰＭＯＳ  ＦＥＴ４２９およびＮＭＯＳ  ＦＥＴ４３０を備える。インバータ２０２はＰＭＯＳ  ＦＥＴ４３１およびＮＭＯＳ  ＦＥＴ４３２を備える。インバータ２０１の入力はＰＭＯＳ  ＦＥＴ４２９およびＮＭＯＳ  ＦＥＴ４３０のゲート端子に接続される。インバータ２０２の入力はＰＭＯＳ  ＦＥＴ４３１およびＮＭＯＳ  ＦＥＴ４３２のゲート端子に接続される。ＰＭＯＳ  ＦＥＴ４２９およびＰＭＯＳ  ＦＥＴ４３１のソース端子は正電源電圧２０６に接続される。ＮＭＯＳ  ＦＥＴ４３０およびＮＭＯＳ  ＦＥＴ４３２のソース端子は負電源電圧２０８に接続される。インバータ２０１の出力はＰＭＯＳ  ＦＥＴ４２９およびＮＭＯＳ  ＦＥＴ４３０のドレイン端子の接合点から得られる。インバータ２０２の出力はＰＭＯＳ  ＦＥＴ４３１およびＮＭＯＳ  ＦＥＴ４３２のドレイン端子の接合点から得られる。
【００３７】
インバータ３１６はＰＭＯＳ  ＦＥＴ４４９およびＮＭＯＳ  ＦＥＴ４５０を備える。インバータ３１７はＰＭＯＳ  ＦＥＴ４５１およびＮＭＯＳ  ＦＥＴ４５２を備える。インバータ３１６の入力はＰＭＯＳ  ＦＥＴ４４９およびＮＭＯＳ  ＦＥＴ４５０のゲート端子に接続される。インバータ３１７の入力はＰＭＯＳ  ＦＥＴ４５１およびＮＭＯＳ  ＦＥＴ４５２のゲート端子に接続される。ＰＭＯＳ  ＦＥＴ４４９およびＰＭＯＳ  ＦＥＴ４５１のソース端子はノード３２２に接続される。ＮＭＯＳ  ＦＥＴ４５０およびＮＭＯＳ  ＦＥＴ４５２のソース端子は負電源電圧２０８に接続される。インバータ３１６の出力はＰＭＯＳ  ＦＥＴ４４９およびＮＭＯＳ  ＦＥＴ４５０のドレイン端子の接合点から得られる。インバータ３１７の出力はＰＭＯＳ  ＦＥＴ４５１およびＮＭＯＳ  ＦＥＴ４５２のドレイン端子の接合点から得られる。
【００３８】
インバータ３１８はＰＭＯＳ  ＦＥＴ４５３およびＮＭＯＳ  ＦＥＴ４５４を備える。インバータ３１８の入力はＰＭＯＳ  ＦＥＴ４５３およびＮＭＯＳ  ＦＥＴ４５４のゲート端子に接続される。ＰＭＯＳ  ＦＥＴ４５３のソース端子は正電源電圧２０６に接続される。ＮＭＯＳ  ＦＥＴ４５４のソース端子は負電源電圧２０８に接続される。インバータ３１８の出力はＰＭＯＳ  ＦＥＴ４５３およびＮＭＯＳ  ＦＥＴ４５４のドレイン端子の接合点から得られる。
【００３９】
反転論理ＡＮＤゲート（ＮＡＮＤゲート）３１２は、ＮＭＯＳ  ＦＥＴ４４５と、ＰＭＯＳ  ＦＥＴ４４６と、ＮＭＯＳ  ＦＥＴ４４７と、ＰＭＯＳ  ＦＥＴ４４８とを備える。ワード線選択線３２０は、ＮＡＮＤゲート３１２に対する入力としてＮＭＯＳ  ＦＥＴ４４５およびＰＭＯＳ  ＦＥＴ４４８のゲートに接続される。ノード２１０は、ＮＡＮＤゲート３１２に対するもう１つの入力としてＰＭＯＳ  ＦＥＴ４４６およびＮＭＯＳ  ＦＥＴ４４７のゲートに接続される。正電源電圧２０６がＰＭＯＳ  ＦＥＴ４４６および４４８のソース端子に接続される。負電源電圧２０８がＮＭＯＳ  ＦＥＴ４４７のソース端子に接続される。ＮＡＮＤゲート３１２の出力は、ＰＭＯＳ  ＦＥＴ４４６および４４８のドレインならびにＮＭＯＳ  ＦＥＴ４４５のドレインに接続される。ＮＭＯＳ  ＦＥＴ４４７のドレインはＮＭＯＳ  ＦＥＴ４４５のソースに接続される。
【００４０】
図５は、少なくとも１つの実施形態による細粒度パワーゲーティングを有する低電力メモリデバイスのタイミング図である。このタイミング図は、ワード線選択線３２０のワード線選択線信号を波形５０１として、制御ビット線１２０の制御ビット線信号を波形５０２として、ノード３２１のワード線ドライバパワーゲーティング制御信号を波形５０３として、および、ノード２０７のアレイパワーゲーティング制御信号を波形５０４として示している。波形５０１、５０２、５０３、および５０４は、時刻を表すｘ軸５０５、および電圧を表すｙ軸５０６に対して示されており、波形５０１、５０２、５０３、および５０４の各々に対して個々の電圧がｙ軸５０６に沿ってスケーリングされている。
【００４１】
波形５０１は期間５０７にわたるロー論理レベルにおいて開始する。波形５０２は期間５０８にわたるハイ論理レベルにおいて開始する。波形５０３は期間５０９にわたるハイ論理レベルにおいて開始する。波形５０４は期間５１０にわたるハイ論理レベルにおいて開始する。波形５０１はハイ論理レベルへの遷移５１１を行い、期間５２１にわたってそのままである。遷移５１１とほぼ同時に、波形５０２はロー論理レベルへの遷移５１２を行い、期間５２２にわたってロー論理レベルを維持する。波形５０３は、遷移５１１および５１２とほぼ同時にロー論理レベルへの遷移５１３を行い、期間５２３にわたってロー論理レベルを維持する。遷移５１１、５１２、および５１３にわずかに遅れて、波形５０５はロー論理レベルへの遷移５１４を行い、期間５２４にわたってロー論理レベルを維持する。期間５２３とほぼ同じ長さである期間５２１の後、波形５０１はロー論理レベルへの遷移５１５を行い、期間５２５にわたってロー論理レベルを維持する。波形５０３は、遷移５１５とほぼ同時にハイ論理レベルへの遷移５１６を行い、期間５２６にわたってハイ論理レベルを維持する。
【００４２】
期間５２５の後、波形５０１はハイ論理レベルへの遷移５１７を行い、期間５２７にわたってハイ論理レベルを維持する。波形５０２は、遷移５１７とほぼ同時にハイ論理レベルへの遷移５１８を行い、期間５２８にわたってハイ論理レベルを維持する。遷移５１７および５１８にわずかに遅れて、波形５０４はハイ論理レベルへの遷移５１９を行い、期間５２９にわたってハイ論理レベルを維持する。期間５２７の後、波形５０１はロー論理レベルへの遷移５２０を行い、期間５３０にわたってロー論理レベルを維持する。
【００４３】
波形５０１によって示されるように、ワード線選択線３２０がアサートされていない（たとえば、ロー論理レベルにある）とき、波形５０３によって示されるように、ワード線ドライバパワーゲーティング制御信号は電力節約モードを維持する（たとえば、ハイ論理レベルにある）。ワード線選択線３２０がアサートされている（たとえば、ハイ論理レベルにある）場合であっても、波形５０２によって示されるように、制御ビット線信号が電力節約モードにある（たとえば、ハイ論理レベルにある）（かつ、存在する場合は反転ビット線信号も電力節約モードにある（たとえば、ロー論理レベルにある））場合は、波形５０３によって示されるように、ワード線ドライバパワーゲーティング制御信号は電力節約モードを維持する（たとえば、ハイ論理レベルにある）。したがって、波形５０１において示されているワード線選択線信号がアクティブであり（たとえば、ハイ論理レベルにあり）、かつ波形５０２において示されている制御ビット線信号が動作モードにある（たとえば、ロー論理レベルにある）場合にのみ、波形５０３に示されているワード線ドライバパワーゲーティング制御信号はワード線ドライバへの電力をイネーブルする。波形５０４および５０２から分かるように、波形５０４のアレイパワーゲーティング制御信号は波形５０２の制御ビット線信号に従うが、わずかに遅延している。
【００４４】
少なくとも１つの実施形態によれば、電力制御メモリセルは、その電力が電力制御メモリセルによって制御されるデータメモリセルを含むメモリアレイとは別個に実装される。たとえば、電力制御メモリセルは中央制御装置内に実装され得、１つまたは複数のこれらの制御ビットが選択されるときに書き込まれ得る。制御信号は依然として各ワード線にルーティングされることになる。
【００４５】
少なくとも１つの実施形態によれば、メモリセルがイネーブルおよびディセーブルされることができる粒度は１ワードである。細粒度パワーゲーティング制御の実装を可能にするために細粒度パワーゲーティング制御情報の記憶にビットセルのような記憶素子を使用することによって、ユーザのストレージのための通常のアレイビットセルがアクセスされるのと同じ様式でこのような記憶素子にアクセスすることが可能になる。少なくとも１つの実施形態によれば、メモリセルがイネーブルおよびディセーブルされることができる粒度は１ワードよりも大きい。少なくとも１つの実施形態によれば、メモリセルがイネーブルおよびディセーブルされることができる粒度は可変である。たとえば、パワーゲーティング制御は、複数のワード線がグループとしてアクティブ化されることを可能にするように実装され得、さまざまな回路技法が複数の制御ビットの値を１回の書き込みで更新するために採用され得る。
【００４６】
少なくとも１つの実施形態によれば、電力は独立してデータメモリセルの各ワードにルーティングされる。少なくとも１つの実施形態によれば、電力は独立して各ワード線ドライバにルーティングされる。一例として、独立した電力ルーティングは、実際にはすべてのアレイ要素（すなわち、ビットセル）を第１の電源（たとえば、Ｖｄｄａ）に接続することによって達成されることができ、一方でワード線ドライバは第２の電源（たとえば、Ｖｄｄｗ）に接続される。その後、すべての他の周辺制御回路が第３の電源（たとえば、Ｖｄｄｐ）に接続されることになる。
【００４７】
少なくとも１つの実施形態によれば、ワードレベルにおけるメモリパワーゲーティングが提供される。少なくとも１つの実施形態によれば、メモリアレイの各サブアレイ（たとえば、各ワード、各行、各ワード線、各ビット線、アレイの各部など）に対する追加の制御ビットを追加することによって可能になるワードレベルのパワーゲーティング技法は、メモリアレイのための細粒度電力低減を提供する。少なくとも１つの実施形態によれば、ゲーティングトランジスタは各サブアレイ（たとえば、各ワード、各行、各ワード線、各ビット線、アレイの各部など）に設けられる。少なくとも１つの実施形態によれば、パワーゲーティング電流スパイクが緩和される。細粒度電力低減によって、メモリアレイの部分のアクティブ化または非アクティブ化に関連付けられる電流が整合して低減することが可能になり、それによって、パワーゲーティングに関連付けられるあらゆる電流スパイクが低減される。少なくとも１つの実施形態によれば、動的なメモリのサイズ変更が可能になる。たとえば、単純に大量のメモリをオンまたはオフにするのではなく、少量および／または可変量のメモリが選択的にアクティブ化または非アクティブ化され得、それによって、経時的に継続的にでさえ、メモリアレイの部分の電力およびアクセス可能性が精密に調整される。少なくとも１つの実施形態によれば、メモリ電力低減が従来妨げられていたメモリ使用状況においてさえも、メモリ電力消費が低減されることができる。たとえば、メモリアレイの大きなブロック内のわずかなメモリワードのみがアクティブなままである必要が有る場合、メモリアレイの大きなブロックの残りの部分を電源停止することによって、メモリアレイの大きなブロックの大部分にわたる電力を節約しながら、それらのわずかなメモリワードのみのアクティブ化が達成されることができる。
【００４８】
少なくとも１つの実施形態によれば、メモリ電力低減のための方法は、電力制御選択線の電力制御選択線状態に基づいて電力制御メモリセルの電力制御メモリセル状態を制御するステップを含む。少なくとも１つの実施形態によれば、電力制御メモリセルは、電力制御選択線に選択的に結合される。少なくとも１つの実施形態によれば、本方法は、電力制御メモリセル状態に基づいてメモリアレイのサブアレイのデータメモリセルに対する電力をゲーティングするステップをさらに含む。少なくとも１つの実施形態によれば、本方法は、電力制御メモリセル状態に基づいてサブアレイのアドレス指定を選択的にイネーブルおよびディセーブルするためのアドレス指定線をゲーティングするステップをさらに含む。少なくとも１つの実施形態によれば、アドレス指定線をゲーティングするステップは、アドレス指定線のアドレス指定線状態にさらに基づいてアドレス指定線をゲーティングするステップをさらに含む。少なくとも１つの実施形態によれば、アドレス指定線をゲーティングするステップは、アドレス指定線のためのアドレス指定線ドライバへの電力をゲーティングするステップをさらに含む。
【００４９】
少なくとも１つの実施形態によれば、電力制御選択線は、アドレス指定線を含む。少なくとも１つの実施形態によれば、サブアレイのデータメモリセルがアドレス線をアサートすることによってアドレス指定されるときにアドレス線をアサートすることによって、電力制御メモリセルは電力制御選択線に選択的に結合される。少なくとも１つの実施形態によれば、本方法は、第２の電力制御メモリセルが電力制御選択線に選択的に結合されるのに応答して、電力制御選択線の第２の電力制御選択線状態に基づいて第２の電力制御メモリセルの第２の電力制御メモリセル状態を制御するステップをさらに含み、電力制御選択線は、電力制御メモリセルおよび第２の電力制御メモリセルに共通のビット線である。少なくとも１つの実施形態によれば、本方法は、第２の電力制御メモリセル状態に基づいてメモリアレイの第２のサブアレイの第２のデータメモリセルに対する電力をゲーティングするステップをさらに含む。
【００５０】
少なくとも１つの実施形態によれば、アドレス指定線はワード線である。少なくとも１つの実施形態によれば、電力制御選択線は、制御ビット線である。
少なくとも１つの実施形態によれば、装置は、電力制御メモリセルと、データメモリセル電力スイッチと、複数のサブアレイを備えるメモリアレイとを備え、複数のサブアレイは第１のサブアレイおよび他のサブアレイを含み、第１のサブアレイは複数のデータメモリセルを備える。少なくとも１つの実施形態によれば、データメモリセル電力スイッチは、電力制御メモリセルの電力制御メモリセル状態に結合され、それによって制御される。少なくとも１つの実施形態によれば、データメモリセル電力スイッチは、複数のデータメモリセルに結合され、複数のデータメモリセルに対する電力を制御する。
【００５１】
少なくとも１つの実施形態によれば、装置は、電力制御メモリセルに結合される相補ビット線をさらに備え、電力制御メモリセルの電力制御メモリセル状態は、相補ビット線のビット線状態によって設定される。
【００５２】
少なくとも１つの実施形態によれば、電力制御メモリセルへの書き込みを制御するアドレス指定線はワード線ドライバによって提供される。少なくとも１つの実施形態によれば、アドレス指定線はワード線である。少なくとも１つの実施形態によれば、電力制御メモリセル状態は、制御ビット線の制御ビット線状態に基づく。少なくとも１つの実施形態によれば、制御ビット線は、電力制御メモリセルに選択的に結合される。
【００５３】
少なくとも１つの実施形態によれば、他のサブアレイは他のデータメモリセルを備える。少なくとも１つの実施形態によれば、データメモリセル電力スイッチは、他のデータメモリセルに対する電力を制御しない。少なくとも１つの実施形態によれば、本装置は、アドレス指定線ドライバをさらに備える。少なくとも１つの実施形態によれば、アドレス指定線ドライバは、電力制御メモリセル状態に基づいて、ディセーブル可能なアドレス指定線を選択的に駆動するためのものである。少なくとも１つの実施形態によれば、アドレス指定線ドライバは、アドレス指定線のアドレス指定線状態にさらに基づいて、ディセーブル可能なアドレス指定線を駆動するためのものである。少なくとも１つの実施形態によれば、ディセーブル可能なアドレス指定線はワード線ドライバのゲート制御線（ｇａｔｅｄ  ｌｉｎｅ）である。少なくとも１つの実施形態によれば、アドレス指定線は、電力制御メモリセルへの書き込みを制御する。少なくとも１つの実施形態によれば、本装置は、アドレス指定線ドライバに対する電力をゲーティングするためにアドレス指定線ドライバに結合されるアドレス指定線電力スイッチをさらに備える。少なくとも１つの実施形態によれば、アドレス指定線電力スイッチは、アドレス指定線ドライバが、ディセーブル可能なアドレス指定線を選択的にディセーブルすることを可能にするためのものである。
【００５４】
少なくとも１つの実施形態によれば、装置は、電力制御メモリセルと、複数のサブアレイを備えるメモリアレイであって、複数のサブアレイは第１のサブアレイおよび他のサブアレイを含み、第１のサブアレイは複数のデータメモリセルを備える、メモリアレイと、アドレス指定線ドライバと、アドレス指定線電力スイッチとを備える。少なくとも１つの実施形態によれば、アドレス指定線ドライバは、アドレス指定線を受けるとともに、ディセーブル可能なアドレス指定線を駆動するためのものである。少なくとも１つの実施形態によれば、ディセーブル可能なアドレス指定線は複数のデータメモリセルに結合される。少なくとも１つの実施形態によれば、アドレス指定線電力スイッチは、アドレス指定線ドライバに対する電力をゲーティングするために、電力制御メモリセルおよびアドレス指定線ドライバに結合される。少なくとも１つの実施形態によれば、アドレス指定線電力スイッチは、アドレス指定線ドライバが、ディセーブル可能なアドレス指定線を選択的にディセーブルすることを可能にするためのものである。少なくとも１つの実施形態によれば、アドレス指定線はワード線である。
【００５５】
少なくとも１つの実施形態によれば、他のサブアレイは他のデータメモリセルを備える。少なくとも１つの実施形態によれば、ディセーブル可能なアドレス指定線は他のデータメモリセルに結合されない。少なくとも１つの実施形態によれば、アドレス指定線ドライバは、電力制御メモリセルの電力制御メモリセル状態に基づいて、ディセーブル可能なアドレス指定線を選択的に駆動する。少なくとも１つの実施形態によれば、電力制御メモリセル状態は、制御ビット線の制御ビット線状態に基づく。少なくとも１つの実施形態によれば、制御ビット線は、電力制御メモリセルに選択的に結合される。少なくとも１つの実施形態によれば、アドレス指定線ドライバは、アドレス指定線のアドレス指定線状態にさらに基づいて、ディセーブル可能なアドレス指定線を選択的に駆動する。
【００５６】
少なくとも１つの実施形態によれば、本装置は、電力制御メモリセル状態に結合されるとともに、それによって制御されるデータメモリセル電力スイッチをさらに備える。少なくとも１つの実施形態によれば、データメモリセル電力スイッチは、複数のデータメモリセルに結合され、複数のデータメモリセルに対する電力を制御する。
【符号の説明】
【００５７】
１０４，１０８，１１２…電力制御メモリセル、１１４〜１２０…電力制御選択線、１１…メモリアレイ、１０１〜１０３，１０５〜１０７，１０９〜１１１…データメモリセル。
【図１】
2013229095.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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