(57)【要約】【課題】  ソースフォロアトランジスタの寄生容量を効果的に低減して感度を向上した固体撮像素子と、その製造方法を提供する。【解決手段】  固体撮像素子は、光電変換によって生じた電荷が蓄積される浮遊拡散領域と、浮遊拡散領域と電気的に接続する増幅ゲート電極８１を有し当該増幅ゲート電極８１に印加される電位を増幅した出力信号を生成するソースフォロアトランジスタ８と、を備える。増幅ゲート電極８１は、ソースフォロアトランジスタ８の活性領域８２から延出する延出部分８１ａの少なくとも一部の膜厚が、ソースフォロアトランジスタ８に隣接する他のトランジスタ６，７のゲート電極６１，７１の膜厚よりも薄い。【選択図】  図２
2013089936.tif 000002
【特許請求の範囲】
【請求項１】
光電変換によって電荷を生じる光電変換部と、
前記電荷が蓄積される浮遊拡散領域と、
前記浮遊拡散領域と電気的に接続する増幅ゲート電極を有し、当該増幅ゲート電極に印加される電位を増幅した出力信号を生成するソースフォロアトランジスタと、を備え、
前記増幅ゲート電極の、前記ソースフォロアトランジスタの活性領域から延出する延出部分の少なくとも一部の膜厚が、前記ソースフォロアトランジスタに隣接する他のトランジスタのゲート電極の膜厚よりも、薄いことを特徴とする固体撮像素子。
【請求項２】
前記ソースフォロアトランジスタの前記増幅ゲート電極が、前記浮遊拡散領域の直上と、前記ソースフォロアトランジスタの前記活性領域の直上と、にわたって設けられ、
前記ソースフォロアトランジスタの前記増幅ゲート電極は、前記ソースフォロアトランジスタの前記活性領域の直上となる部分の第１膜厚よりも、前記浮遊拡散領域の直上となる前記延出部分の少なくとも一部の膜厚である第２膜厚の方が、薄くなることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記第１膜厚が２００ｎｍ以上５００ｎｍ以下であり、前記第２膜厚が１０ｎｍ以上２０ｎｍ以下であることを特徴とする請求項２に記載の固体撮像素子。
【請求項４】
前記第１膜厚が、前記他のトランジスタの前記ゲート電極の膜厚と等しいことを特徴とする請求項２または３に記載の固体撮像素子。
【請求項５】
前記他のトランジスタは、前記浮遊拡散領域をソースまたはドレインとするトランジスタであることを特徴とする請求項１〜４のいずれか１項に記載の固体撮像素子。
【請求項６】
前記他のトランジスタの少なくとも１つは、前記浮遊拡散領域への前記電荷の出力を制御するための出力ゲート電極を有する出力トランジスタであることを特徴とする請求項５に記載の固体撮像素子。
【請求項７】
前記延出部分における、前記出力ゲート電極に対向する部分の少なくとも一部の膜厚が、前記出力ゲート電極の膜厚よりも薄いことを特徴とする請求項６に記載の固体撮像素子。
【請求項８】
前記他のトランジスタの少なくとも１つは、前記浮遊拡散領域の電位のリセットを制御するためのリセットゲート電極を有するリセットトランジスタであることを特徴とする請求項５〜７のいずれか１項に記載の固体撮像素子。
【請求項９】
前記延出部分における、前記リセットゲート電極に対向する部分の少なくとも一部の膜厚が、前記リセットゲート電極の膜厚よりも薄いことを特徴とする請求項８に記載の固体撮像素子。
【請求項１０】
光電変換によって電荷を生じる光電変換部と、
前記電荷が蓄積される浮遊拡散領域と、
前記浮遊拡散領域と電気的に接続する増幅ゲート電極を有し、当該増幅ゲート電極に印加される電位を増幅した出力信号を生成するソースフォロアトランジスタと、を備える固体撮像素子の製造方法であって、
前記増幅ゲート電極は、前記ソースフォロアトランジスタの活性領域から延出する延出部分を有し、
前記増幅ゲート電極を設ける位置と、前記ソースフォロアトランジスタに隣接する他のトランジスタのゲート電極を設ける位置と、のそれぞれに電極材料を同時に設ける電極材料形成ステップと、
前記電極材料形成ステップの後に、前記電極材料の前記延出部分に相当する部分の少なくとも一部の膜厚を、選択的に薄くする電極材料薄膜化ステップと、
を備えることを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される固体撮像素子や、その製造方法に関する。
【背景技術】
【０００２】
デジタルビデオカメラやデジタルスチルカメラなどの撮像装置や、カメラ付き携帯電話機などの撮像機能を備えた様々な電子機器において、ＣＣＤイメージセンサ等の固体撮像素子が広く用いられている。ＣＣＤイメージセンサは、光電変換により生成された電荷を順次転送し、最終的に出力段で当該電荷による電位を増幅することで出力信号を生成し、出力する。
【０００３】
ＣＣＤイメージセンサの出力段の構造例について、図面を参照して説明する。図７は、ＣＣＤイメージセンサの出力段の構造例を示す上面図であり、図８は、ＣＣＤイメージセンサの出力段の構造例を示す断面図である。なお、図８に示す断面図は、図７のＸ−Ｘ断面を示すものである。
【０００４】
図７及び図８に示すように、ＣＣＤイメージセンサの出力段には、基板２０と、電荷を蓄積する浮遊拡散領域２１と、電荷を浮遊拡散領域２１に出力する出力トランジスタ２２と、浮遊拡散領域２１を所定の電位にリセットするリセットトランジスタ２３と、浮遊拡散領域２１に蓄積された電荷による電位を増幅するソースフォロアトランジスタ２４と、基板２０上に形成される絶縁膜２５と、基板２０上の空間を埋める層間絶縁膜２６と、層間絶縁膜２６上に設けられる遮光膜２７と、層間絶縁膜２６中及び層間絶縁膜２６上に設けられるコンタクト膜２８と、が備えられる。なお、図７では図示の簡略化のため、基板２０及び層間絶縁膜２６を省略している。
【０００５】
出力トランジスタ２２は、浮遊拡散領域２１への電荷の出力を制御するためのゲート電極（以下、本明細書で「出力ゲート電極」と称する）２２１と、当該電荷が一時的に蓄積されるソースと、を備える。リセットトランジスタ２３は、浮遊拡散領域２１の電位のリセットを制御するためのゲート電極（以下、本明細書で「リセットゲート電極」と称する）２３１と、リセットに伴い電荷が排出されるドレイン２３２と、を備える。ソースフォロアトランジスタ２４は、浮遊拡散領域２１と電気的に接続するゲート電極（以下、本明細書では増幅ゲート電極と称する）２４１と、増幅ゲート電極２４１に印加される電位に応じて導通状態が制御されるソース及びドレインが含まれる活性領域２４２と、を備える。この増幅ゲート電極２４１は、活性領域２４２の直上と、浮遊拡散領域２１の直上と、にわたって設けられる。
【０００６】
出力トランジスタ２２及びリセットトランジスタ２３のそれぞれは、ソースフォロアトランジスタ２４に隣接して設けられる。さらに、増幅ゲート電極２４１、出力ゲート電極２１１及びリセットゲート電極２３１は、並んで配置され、増幅ゲート電極２４１が出力ゲート電極２１１及びリセットゲート電極２３１の間に配置される。また、増幅ゲート電極２４１は、層間絶縁膜２６及び絶縁膜２５を貫通するコンタクトホール２９に充填されて設けられたコンタクト膜２８を介して、浮遊拡散領域２１と電気的に接続する。また、コンタクト膜２８の一部は蓋部２８１となり、層間絶縁膜２６上に広がるように形成される。
【０００７】
このような構造を有するＣＣＤイメージセンサでは、遮光膜２７と蓋部２８１とが隣接することで、ソースフォロアトランジスタ２４の寄生容量が生じる。すると、この寄生容量によって、ソースフォロアトランジスタ２４の変換効率が低下し、感度が低下するため、問題となる。
【０００８】
そこで、例えば特許文献１では、蓋部２８１の膜厚を薄くすることで、ソースフォロアトランジスタ２４の寄生容量を低減する固体撮像素子が提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−１１１０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ソースフォロアトランジスタ２４の寄生容量は、遮光膜２７と蓋部２８１との間だけでなく、増幅ゲート電極２４１と出力ゲート電極２２１との間や、増幅ゲート電極２４１とリセットゲート電極２３１との間にも生じる。そのため、遮光膜２７と蓋部２８１との間の寄生容量を低減するだけでは、ソースフォロアトランジスタ２４の寄生容量を効果的に低減することができないことがあるため、問題となる。
【００１１】
そこで、本発明は、ソースフォロアトランジスタの寄生容量を効果的に低減して感度を向上した固体撮像素子と、その製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明は、光電変換によって電荷を生じる光電変換部と、
前記電荷が蓄積される浮遊拡散領域と、
前記浮遊拡散領域と電気的に接続する増幅ゲート電極を有し、当該増幅ゲート電極に印加される電位を増幅した出力信号を生成するソースフォロアトランジスタと、を備え、
前記増幅ゲート電極の、前記ソースフォロアトランジスタの活性領域から延出する延出部分の少なくとも一部の膜厚が、前記ソースフォロアトランジスタに隣接する他のトランジスタのゲート電極の膜厚よりも、薄いことを特徴とする固体撮像素子を提供する。
【００１３】
また、本発明は、光電変換によって電荷を生じる光電変換部と、
前記電荷が蓄積される浮遊拡散領域と、
前記浮遊拡散領域と電気的に接続する増幅ゲート電極を有し、当該増幅ゲート電極に印加される電位を増幅した出力信号を生成するソースフォロアトランジスタと、を備える固体撮像素子の製造方法であって、
前記増幅ゲート電極は、前記ソースフォロアトランジスタの活性領域から延出する延出部分を有し、
前記増幅ゲート電極を設ける位置と、前記ソースフォロアトランジスタに隣接する他のトランジスタのゲート電極を設ける位置と、のそれぞれに電極材料を同時に設ける電極材料形成ステップと、
前記電極材料形成ステップの後に、前記電極材料の前記延出部分に相当する部分の少なくとも一部の膜厚を、選択的に薄くする電極材料薄膜化ステップと、
を備えることを特徴とする固体撮像素子の製造方法を提供する。
【００１４】
上記特徴の固体撮像素子及び固体撮像素子の製造方法によれば、ソースフォロアトランジスタの寄生容量の中でも支配的である、増幅ゲート電極の延出部分とソースフォロアトランジスタに隣接する他のトランジスタのゲート電極との間の寄生容量を、低減することができる。
【００１５】
さらに、上記特徴の固体撮像素子において、前記ソースフォロアトランジスタの前記増幅ゲート電極が、前記浮遊拡散領域の直上と、前記ソースフォロアトランジスタの前記活性領域の直上と、にわたって設けられ、
前記ソースフォロアトランジスタの前記増幅ゲート電極は、前記ソースフォロアトランジスタの前記活性領域の直上となる部分の第１膜厚よりも、前記浮遊拡散領域の直上となる前記延出部分の少なくとも一部の膜厚である第２膜厚の方が、薄くなると、好ましい。
【００１６】
この場合、ソースフォロアトランジスタの寄生容量を低減するために増幅ゲート電極を薄くしたとしても、ソースフォロアトランジスタの動作特性が劣化することを抑制することができる。
【００１７】
さらに、上記特徴の固体撮像素子において、前記第１膜厚が２００ｎｍ以上５００ｎｍ以下であり、前記第２膜厚が１０ｎｍ以上２０ｎｍ以下であると、好ましい。
【００１８】
この場合、浮遊拡散領域の直上となる延出部分が薄くなりすぎることを、抑制することができる。そのため、当該延出部分の断線（例えば、延出部分と浮遊拡散領域とを電気的に接続するためのコンタクト膜の形成時における断線）を、抑制することが可能になる。また、増幅ゲート電極の、ソースフォロアトランジスタの活性領域の直上となる部分を、十分な膜厚にすることができる。そのため、当該部分が薄くなることでソースフォロアトランジスタの動作特性が劣化することを、抑制することが可能になる。
【００１９】
さらに、上記特徴の固体撮像素子において、前記第１膜厚が、前記他のトランジスタの前記ゲート電極の膜厚と等しいと、好ましい。
【００２０】
この場合、増幅ゲート電極と、ソースフォロアトランジスタに隣接する他のトランジスタのゲート電極と、のそれぞれを成す電極材料を、同時に形成することが可能になる。そのため、固体撮像素子を容易に製造することが可能になる。
【００２１】
さらに、上記特徴の固体撮像素子において、前記他のトランジスタは、前記浮遊拡散領域をソースまたはドレインとするトランジスタである。
【００２２】
さらに、上記特徴の固体撮像素子において、前記他のトランジスタの少なくとも１つは、前記浮遊拡散領域への前記電荷の出力を制御するための出力ゲート電極を有する出力トランジスタである。
【００２３】
この場合、増幅ゲート電極の延出部分と出力ゲート電極との間に生じる寄生容量を、低減することが可能になる。
【００２４】
さらに、上記特徴の固体撮像素子において、前記延出部分における、前記出力ゲート電極に対向する部分の少なくとも一部の膜厚が、前記出力ゲート電極の膜厚よりも薄いと、好ましい。
【００２５】
この場合、増幅ゲート電極の延出部分と出力ゲート電極との間に生じる寄生容量を、さらに効果的に低減することが可能になる。
【００２６】
さらに、上記特徴の固体撮像素子において、前記他のトランジスタの少なくとも１つは、前記浮遊拡散領域の電位のリセットを制御するためのリセットゲート電極を有するリセットトランジスタである。
【００２７】
この場合、増幅ゲート電極の延出部分とリセットゲート電極との間に生じる寄生容量を、低減することが可能になる。
【００２８】
さらに、上記特徴の固体撮像素子において、前記延出部分における、前記リセットゲート電極に対向する部分の少なくとも一部の膜厚が、前記リセットゲート電極の膜厚よりも薄いと、好ましい。
【００２９】
この場合、増幅ゲート電極の延出部分とリセットゲート電極との間に生じる寄生容量を、さらに効果的に低減することが可能になる。
【発明の効果】
【００３０】
本発明の構成によれば、ソースフォロアトランジスタの寄生容量を効果的に低減して、感度を向上する固体撮像素子を実現することが可能になる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態に係る固体撮像素子の概略構造例を示す模式的なブロック図。
【図２】本発明の実施形態に係る固体撮像素子の出力段の構造例を示す上面図。
【図３】本発明の実施形態に係る固体撮像素子の出力段の構造例を示す断面図。
【図４】図２及び図３に示すゲート電極の製造方法の一例を示す断面図
【図５】図２及び図３に示すゲート電極の製造方法の一例を示す断面図
【図６】図５（ｃ）が示す断面に対して垂直な断面を示す断面図。
【図７】ＣＣＤイメージセンサの出力段の構造例を示す上面図。
【図８】ＣＣＤイメージセンサの出力段の構造例を示す断面図。
【発明を実施するための形態】
【００３２】
＜固体撮像素子の構造例＞
最初に、本発明の実施形態に係る固体撮像素子（ＣＣＤイメージセンサ）の構造の一例について、図面を参照して説明する。図１は、本発明の実施形態に係る固体撮像素子の概略構造例を示す模式的なブロック図である。なお、図中の矢印は、電荷（例えば電子）の移動方向を示している。
【００３３】
図１に示すように、本例の固体撮像素子１は、光電変換によって電荷を生じるフォトダイオード（光電変換部）２と、フォトダイオード２から取得した電荷を転送する転送部３と、フォトダイオード２から転送部３への電荷の移動を制御する読出電極４と、電荷を蓄積する浮遊拡散領域５と、転送部３によって転送された電荷を浮遊拡散領域に出力する出力トランジスタ６と、浮遊拡散領域５を所定の電位にリセットするリセットトランジスタ７と、浮遊拡散領域５に蓄積された電荷による電位を増幅するソースフォロアトランジスタ８と、を備える。なお、図１では、フォトダイオード２が、水平方向（図中の左右方向）及び垂直方向（図中の上下方向）に沿ってマトリクス状に配置される場合を例示している。
【００３４】
転送部３は、読出電極４を介してフォトダイオード２から取得した電荷を垂直方向に沿って転送する垂直転送部３１と、垂直転送部３１が転送した電荷を水平方向に沿って転送する水平転送部３２と、を備える。出力トランジスタ６は、水平転送部３２の最終段に設けられ、浮遊拡散領域５への電荷の出力を制御するための出力ゲート電極６１を有する。また、リセットトランジスタ７は、浮遊拡散領域５の電位のリセットを制御するためのリセットゲート電極７１を備える。
【００３５】
フォトダイオード２は、光電変換によって電荷を生成し、蓄積する。ここで、読出電極４に所定の電位が印加されると、フォトダイオード２に蓄積された電荷が、一斉に垂直転送部３１に読み出される。また、垂直転送部３１は、フォトダイオード２から読み出された電荷を、順番に水平転送部３２に転送する。水平転送部３２は、垂直転送部３１から転送された電荷を、最終段の出力トランジスタ６に向けて転送する。なお、図１では特に図示していないが、垂直転送部３１及び水平転送部３２のそれぞれには、電荷の転送を制御するための電極が設けられている。
【００３６】
出力トランジスタ６は、出力ゲート電極６１に所定の電位が印加されると、水平転送部３２によって転送されてソースに一時的に蓄積されている電荷を、浮遊拡散領域５に出力する。浮遊拡散領域５は、出力トランジスタ６から出力された電荷を一時的に蓄積する。このとき、リセットトランジスタ７は、出力トランジスタ６が浮遊拡散領域５に電荷を出力する前に、浮遊拡散領域５内の電位をリセットする。具体的に、リセットトランジスタ７は、リセットゲート電極７１に所定の電位が印加されると、浮遊拡散領域５に蓄積されている電荷を、浮遊拡散領域５からドレインに排出する。このように、浮遊拡散領域５は、出力トランジスタ６のドレインに相当し、リセットトランジスタ７のソースに相当する。なお、リセットトランジスタ７のドレインには、所定の電位が供給される。
【００３７】
ソースフォロアトランジスタ８は、浮遊拡散領域５に一時的に蓄積される電荷による電位を増幅することで出力信号を生成し、出力する。具体的に、ソースフォロアトランジスタ８は、浮遊拡散領域５と電気的に接続される増幅ゲート電極８１を有し、増幅ゲート電極８１に印加される電位によってソース及びドレインの導通状態を制御することで、出力信号を生成する。なお、ソースフォロアトランジスタ８のソース及びドレインの一方には所定の電位が供給され、他方から出力信号が出力される。
【００３８】
次に、図１に示した固体撮像素子１の出力段の構造について、図面を参照して説明する。図２は、本発明の実施形態に係る固体撮像素子の出力段の構造例を示す上面図であり、図３は、本発明の実施形態に係る固体撮像素子の出力段の構造例を示す断面図である。なお、図３に示す断面図は、図２のＡ−Ａ断面を示すものである。また、固体撮像素子１の出力段とは、図１に示した浮遊拡散領域５、出力トランジスタ６、リセットトランジスタ７、ソースフォロアトランジスタ８やその周辺部分である。
【００３９】
図２及び図３に示すように、本例の固体撮像素子１の出力段には、基板９と、浮遊拡散領域５と、出力ゲート電極６１とソース６２とを有する出力トランジスタ６と、リセットゲート電極７１とドレイン７２とを有するリセットトランジスタ７と、増幅ゲート電極８１を有するソースフォロアトランジスタ８と、基板９上かつ出力ゲート電極６１の直下に設けられる出力ゲート絶縁膜１０１と、基板９上かつリセットゲート電極７１の直下に設けられるリセットゲート絶縁膜１０２と、浮遊拡散領域５の直上かつ増幅ゲート電極８１の直下に設けられる絶縁層１０３と、基板９上の空間を埋める層間絶縁膜１１と、層間絶縁膜１１上に設けられる遮光膜１２と、層間絶縁膜１１中及び層間絶縁膜１１上に設けられるコンタクト膜１３と、が備えられる。なお、図２では図示の簡略化のため、基板９及び層間絶縁膜１１を省略している。
【００４０】
出力ゲート絶縁膜１０１は、基板９の上面に形成されるとともに酸化物から成る下層酸化膜１０１ａと、下層酸化膜１０１ａの上面に形成されるとともに窒化物から成る中層窒化膜１０１ｂと、中層窒化膜１０１ｂの上面に形成されるとともに酸化物から成る上層酸化膜１０１ｃと、を備えたＯＮＯ膜である。リセットゲート絶縁膜１０２も同様であり、下層酸化膜１０２ａと、中層窒化膜１０２ｂと、上層酸化膜１０２ｃと、を備えたＯＮＯ膜である。一方、絶縁層１０３は、酸化物から成る。また例えば、基板９はシリコンから成り、下層酸化膜１０１ａ，１０２ａ、上層酸化膜１０１ｃ，１０２ｃ及び絶縁層１０３は酸化シリコンから成り、中層窒化膜１０１ｂ，１０２ｂは窒化シリコンから成る。
【００４１】
ソースフォロアトランジスタ８の増幅ゲート電極８１は、ソース及びドレインを含む活性領域８２の直上と、浮遊拡散領域５の直上と、にわたって設けられる。以下、増幅ゲート電極８１のうち、活性領域８２から浮遊拡散領域５に向かって延出する部分を延出部分８１ａ、それ以外の部分を本体部分８１ｂとする。
【００４２】
出力トランジスタ６及びリセットトランジスタ７のそれぞれは、ソースフォロアトランジスタ８に隣接して設けられる。なお、本構造例では、延出部分８１ａ、出力ゲート電極６１及びリセットゲート電極７１が、その長手方向が平行になるように、並んで配置されている。また、延出部分８１ａは、出力ゲート電極６１及びリセットゲート電極７１の間に配置されている。また、延出部分８１ａの少なくとも一部は、出力ゲート電極６１の少なくとも一部と対向する。同様に、延出部分８１ａの少なくとも一部は、リセットゲート電極７１の少なくとも一部と対向する。また例えば、出力ゲート電極６１、リセットゲート電極７１及び増幅ゲート電極８１のそれぞれは、ポリシリコンから成る。
【００４３】
また、増幅ゲート電極８１は、層間絶縁膜１１及び絶縁層１０３を貫通するコンタクトホール１４に充填されて設けられたコンタクト膜１３を介して、浮遊拡散領域５と電気的に接続する。また、コンタクト膜１３の一部は蓋部１３１となり、層間絶縁膜１１上に広がるように形成される。また例えば、遮光膜１２及びコンタクト膜１３は、金属から成る。
【００４４】
ところで、上述のように、ソースフォロアトランジスタ８の寄生容量として、特に以下の３箇所で発生する寄生容量が問題となる。
Ａ：遮光膜１２と蓋部１３１との間
Ｂ：増幅ゲート電極８１の延出部分８１ａと出力ゲート電極６１との間
Ｃ：増幅ゲート電極８１の延出部分８１ａとリセットゲート電極７１との間
【００４５】
「Ａ」の寄生容量については、上述の特許文献１に記載の方法でも低減することができるが、レイアウトの変更によって容易に低減することができる。具体的に、遮光膜１２及び蓋部１３１は、層間絶縁膜１１上に形成されるものであり、レイアウトの制約が緩く変更が容易である。さらに、寄生容量（静電容量）は、下記式（１）になるため、遮光膜１２と蓋部１３１との間の距離（［電極間の距離］）を大きくすることで、「Ａ」の寄生容量を低減することができる。
【００４６】
［静電容量］＝［誘電率］×［電極の面積］÷［電極間の距離］  ・・・（１）
【００４７】
これに対して、増幅ゲート電極８１や出力ゲート電極６１、リセットゲート電極７１などの各種トランジスタ６〜８のゲート電極６１，７１，８１は、例えば基板９の内部の構造（例えば、浮遊拡散領域５など）に対応した位置に設ける必要があるため、レイアウトの制約が厳しく変更が困難である。そのため、「Ｂ」及び「Ｃ」の寄生容量は、「Ａ」の寄生容量と同様にレイアウトの変更によって低減することが困難である。さらに、このようなレイアウトの制約に起因して、延出部分８１ａと出力ゲート電極６１との間の距離や、延出部分８１ａとリセットゲート電極７１との間の距離は、遮光膜１２と蓋部１３１との間の距離よりも短くなる。
【００４８】
したがって、上記式（１）を参照すれば明らかなように、ソースフォロアトランジスタ８の寄生容量においては、［電極間の距離］が小さい「Ｂ」及び「Ｃ」の寄生容量が、支配的になる。即ち、「Ｂ」及び「Ｃ」の寄生容量を低減すれば、ソースフォロアトランジスタ８の寄生容量を、効果的に低減することが可能になる。
【００４９】
そこで、本例の固体撮像素子１では、図２に示すように、延出部分８１ａの少なくとも一部である薄膜部８１ａＡの膜厚を、ソースフォロアトランジスタ８に隣接する出力トランジスタ６やリセットトランジスタ７のゲート電極６１，７１の膜厚よりも、薄くする。これにより、「Ｂ」及び「Ｃ」の寄生容量を低減する。上記式（１）中の［電極の面積］とは、［電極の膜厚］×［電極の長さ］であるが、［電極の膜厚］は、［電極の長さ］と比べてレイアウトの制約を受け難く、容易に変更が可能である。
【００５０】
以上のように、本例の固体撮像素子１では、ソースフォロアトランジスタ８の寄生容量の中でも支配的である、増幅ゲート電極８１の延出部分８１ａとソースフォロアトランジスタ８に隣接する他のトランジスタ６，７のゲート電極６１，７１との間の寄生容量を、低減することができる。そのため、ソースフォロアトランジスタ８の寄生容量を効果的に低減して、感度を向上することが可能になる。
【００５１】
また、本例の固体撮像素子１では、ソースフォロアトランジスタ８の活性領域８２の直上となる本体部分８１ｂの第１膜厚よりも、浮遊拡散領域５の直上となる延出部分８１ａの薄膜部８１ａＡの第２膜厚の方が薄くなるようにする。これにより、ソースフォロアトランジスタ８の寄生容量を低減するために延出部分８１ａを薄くした場合に、ソースフォロアトランジスタ８の動作特性が劣化することを、抑制することが可能になる。なお、延出部分８１ａの薄膜部８１ａＡを除く部分の膜厚は、本体部分８１ｂと同様の第１膜厚としてもよい。
【００５２】
この場合、延出部分８１ａが薄くなり過ぎることに起因する断線（例えば、延出部分８１ａと浮遊拡散領域５とを電気的に接続するためのコンタクト膜１３の形成時における断線）を抑制する観点から、上記の第２膜厚を１０ｎｍ以上２０ｎｍ以下にすると、好ましい。また、本体部分８１ｂを十分な膜厚として、ソースフォロアトランジスタ８の動作特性が劣化することを抑制する観点から、上記の第１膜厚を２００ｎｍ以上５００ｎｍ以下にすると、好ましい。
【００５３】
また、本例の固体撮像素子１では、延出部分８１ａにおける出力ゲート電極６１と対向する部分の少なくとも一部を、薄膜部８１ａＡにする。同様に、延出部分８１ａにおけるリセットゲート電極７１と対向する部分の少なくとも一部を、薄膜部８１ａＡにする。これにより、「Ｂ」及び「Ｃ」の寄生容量を、さらに効果的に低減することが可能になる。
【００５４】
また、本例の固体撮像素子１では、本体部分８１ｂの第１膜厚が、出力ゲート電極６１及びリセットゲート電極７１の膜厚と等しくなる。詳細については後述するが、このようにすると、増幅ゲート電極８１と、ソースフォロアトランジスタ８に隣接する他のトランジスタ６，７のゲート電極６１，７１と、のそれぞれを成す電極材料を、同時に形成することが可能になる。そのため、固体撮像素子１を、容易に製造することが可能になる。
【００５５】
なお、ソースフォロアトランジスタ８に隣接する他のトランジスタとして、出力トランジスタ６及びリセットトランジスタ７を例示したが、これ以外のトランジスタがソースフォロアトランジスタ８に隣接する場合であっても同様である。即ち、延出部分８１ａの薄膜部８１ａＡの膜厚を、当該トランジスタのゲート電極の膜厚よりも薄くすることで、寄生容量を効果的に低減することが可能である。
【００５６】
＜ゲート電極の製造方法例＞
次に、上述したそれぞれのゲート電極６１，７１，８１の製造方法の一例について、図面を参照して説明する。図４及び図５は、図２及び図３に示すゲート電極の製造方法の一例を示す断面図である。また、図６は、図５（ｃ）が示す断面に対して垂直な断面を示す断面図である。なお、図４及び図５は、図３に示した断面と同じ部分の断面を示すものである。また、図４（ａ）、図４（ｂ）、図４（ｃ）、図５（ａ）、図５（ｂ）、図５（ｃ）の順番で、固体撮像素子１の製造の進行を示す。また、図６が示す断面は、図５（ｃ）が示す断面に対して垂直な断面であり、増幅ゲート電極８１の長手方向に沿った断面である。
【００５７】
本例の製造方法では、最初に、図４（ａ）に示すように、浮遊拡散領域５が形成された基板９の上面に対して、下層酸化膜Ｄａ、中層窒化膜Ｄｂ、上層酸化膜Ｄｃを、この順番に積層する。
【００５８】
次に、図４（ｂ）に示すように、上層酸化膜Ｄｃ上の、出力ゲート絶縁膜１０１及びリセットゲート絶縁膜１０２を形成する位置に、フォトリソグラフィ技術等を用いてマスクＭ１を形成する。そして、上方にマスクＭ１が形成されていない下層酸化膜１００ａ、中層窒化膜１００ｂ、上層酸化膜１００ｃをドライエッチングすることで、出力ゲート絶縁膜１０１及びリセットゲート絶縁膜１０２を形成する。
【００５９】
次に、図４（ｃ）に示すように、マスクＭ１を除去する。そして、基板９を酸化することで、絶縁層１０３を形成する。この絶縁層１０３の膜厚は、例えば１０ｎｍ以上５０ｎｍ以下である。
【００６０】
次に、図５（ａ）に示すように、出力ゲート絶縁膜１０１、リセットゲート絶縁膜１０２及び絶縁層１０３の上面に、電極材料Ｐ（出力ゲート電極６１、リセットゲート電極７１及び増幅ゲート電極８１を成す材料、例えばポリシリコン）を形成する。
【００６１】
次に、図５（ｂ）に示すように、電極材料Ｐ上の、出力ゲート電極６１、リセットゲート電極７１及び増幅ゲート電極８１を形成する位置に、フォトリソグラフィ技術等を用いてマスクＭ２を形成する。そして、上方にマスクＭ２が形成されていない電極材料Ｐを異方性エッチングすることで、出力ゲート電極６１と、リセットゲート電極７１と、増幅ゲート電極材料８１Ｐと、を形成する。増幅ゲート電極材料８１Ｐは、基板９上の増幅ゲート電極８１が形成される位置に形成されているが、その膜厚が、出力ゲート電極６１及びリセットゲート電極７１の膜厚と等しくなっている。
【００６２】
最後に、図５（ｃ）及び図６に示すように、マスクＭ２を除去する。そして、少なくとも、出力ゲート電極６１を覆う位置と、リセットゲート電極７１を覆う位置と、増幅ゲート電極材料８１Ｐの薄膜部８１ａＡを形成する部分以外を覆う位置と、のそれぞれにフォトリソグラフィ技術等を用いてマスクＭ３を形成する。そして、増幅ゲート電極材料８１ＰのマスクＭ３が形成されていない部分をドライエッチングすることで、薄膜部８１ａＡを有する増幅ゲート電極８１を形成する。なお、図６の断面図には、活性領域８２の周囲や浮遊拡散領域５の周囲に設けられる素子分離部１５と、活性領域８２の直上かつ増幅ゲート電極８１の直下に設けられる増幅ゲート絶縁膜１６と、を図示している。
【００６３】
図５（ｃ）及び図６の工程の後、マスクＭ３を除去し、層間絶縁膜１１を形成する。そして、層間絶縁膜１１にコンタクトホール１４を空けてコンタクト膜１３を形成するとともに、層間絶縁膜１１上に遮光膜１２を形成する。これにより、図２及び図３に例示した構造が得られる。
【００６４】
本例のようにゲート電極６１，７１，８１を形成すると、増幅ゲート電極８１と、ソースフォロアトランジスタ８に隣接する他のトランジスタ６，７のゲート電極６１，７１と、のそれぞれを成す電極材料Ｐを、同時に形成することが可能になる。そのため、固体撮像素子１を、容易に製造することが可能になる。
【００６５】
なお、図５（ｃ）及び図６に示す工程において、図６に示すように、ソースフォロアトランジスタ８の活性領域８２の直上から所定の大きさだけ広げて（所定のマージンを確保して）マスクＭ３を設けると、好ましい。このようにマスクＭ３を形成すると、位置合わせのばらつきなどに起因して、活性領域８２上の増幅ゲート電極８１（本体部分８１ｂ）がドライエッチングされることを、抑制することができる。
【００６６】
＜変形等＞
本発明の実施形態に係る固体撮像素子として、ＣＣＤイメージセンサを例示して説明したが、本発明は、所定の画素回路毎にソースフォロアトランジスタを備えるＣＭＯＳイメージセンサにも適用可能である。
【産業上の利用可能性】
【００６７】
本発明に係る固体撮像素子は、例えば撮像機能を有する各種電子機器に搭載されるＣＣＤイメージセンサ等に、好適に利用され得る。
【符号の説明】
【００６８】
１      ：  固体撮像素子
２      ：  フォトダイオード
３      ：  転送部
３１    ：  垂直転送部
３２    ：  水平転送部
４      ：  読出電極
５      ：  浮遊拡散領域
６      ：  出力トランジスタ
６１    ：  出力ゲート電極
７      ：  リセットトランジスタ
７１    ：  リセットゲート電極
８      ：  ソースフォロアトランジスタ
８１    ：  増幅ゲート電極
８１ａ  ：  延出部分
８１ａＡ：  薄膜部
８１ｂ  ：  本体部分
９      ：  基板
１０１  ：  出力ゲート絶縁膜
１０２  ：  リセットゲート絶縁膜
１０３  ：  絶縁層
１１    ：  層間絶縁膜
１２    ：  遮光膜
１３    ：  コンタクト膜
１３１  ：  蓋部
１４    ：  コンタクトホール
１５    ：  素子分離部
１６    ：  増幅ゲート絶縁膜
Ｐ      ：  電極材料
８１Ｐ  ：  増幅ゲート電極材料
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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