(57)【要約】      （修正有）【課題】小型化が実現する不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】不揮発性半導体記憶装置１は、電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリストリングと、第１抵抗素子１１０と、を下地層１２の上に備えた不揮発性半導体記憶装置１である。第１抵抗素子１１０は、下地層１２の主面１２ａに対して略平行な第１方向Ｙにおいて直列状に接続された複数の第１抵抗体１１０を有する。複数の第１抵抗体１１０のそれぞれは、下地層１２の前記主面１２ａに対して略垂直なＺ方向に延在する一対の第１半導体層１２０と、一対の第１半導体層１２０のそれぞれの下端どうしに接続された第２半導体層１３０と、を含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリストリングと、第１抵抗素子と、を下地層の上に備えた不揮発性半導体記憶装置であって、
前記第１抵抗素子は、前記下地層の主面に対して略平行な第１方向において直列状に接続された複数の第１抵抗体を有し、
前記複数の第１抵抗体のそれぞれは、
前記下地層の前記主面に対して略垂直な方向に延在する一対の第１半導体層と、
前記一対の第１半導体層のそれぞれの下端どうしに接続された第２半導体層と、
を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記下地層の上に設けられた第２抵抗素子をさらに備え、
前記第２抵抗素子は、前記第１方向において直列状に接続された複数の第２抵抗体を有し、
前記複数の第２抵抗体のそれぞれは、
前記下地層の前記主面に対して略垂直な方向に延在する一対の第３半導体層と、
前記一対の第３半導体層のそれぞれの下端どうしに接続された第４半導体層と、
を含み、
前記第１抵抗素子と前記第２抵抗素子とは、前記下地層の主面に対して略平行であり前記第１方向に略直交する第２方向に並設されている請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１方向において、前記複数の第１抵抗体のそれぞれが配列された位相と、前記第２抵抗体のそれぞれが配列された位相と、がずれている請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記下地層の上にそれぞれ設けられた第１絶縁層および第２絶縁層をさらに備え、
前記第１絶縁層は、前記一対の第１半導体層のそれぞれの間に設けられ、
前記第２絶縁層は、前記第１絶縁層に接し、前記一対の第１半導体層のそれぞれの前記下端の下側に設けられている請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記第１抵抗素子は、第５半導体層をさらに有し、
前記第５半導体層は、前記第２半導体層に接し、前記第５半導体層の表面から内部にかけて、前記第２半導体層が設けられている請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の集積度を高めるために、メモリセルを３次元的に配置したものが提案されている。この種の不揮発性半導体記憶装置では、ゲート電極となる電極層と、ピラー状のチャネルボディ層と、チャネルボディ層の周りに設けられた電荷蓄積可能なメモリ膜と、を有している。これらの電極層、チャネルボディ層、メモリ膜を含む構成は、メモリストリングと呼ばれる。
【０００３】
メモリストリングの動作には、別途、各種遅延回路、書き込み・消去用高電圧安定化回路、基準電圧生成回路等を有する。これらの周辺回路を構成するには、さらに、抵抗素子が必要になる。
【０００４】
抵抗素子としては、例えば、不揮発性半導体記憶装置内に配置されたゲート配線を兼用する場合がある。しかし、ゲート配線を利用して高い抵抗素子を形成するには、広い面積に渡ってゲート配線を引き回す必要がある。従って、このような方法では不揮発性半導体記憶装置の小型化が図れないという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２２４６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、小型化が実現する不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリストリングと、第１抵抗素子と、を下地層の上に備えた不揮発性半導体記憶装置である。前記第１抵抗素子は、前記下地層の主面に対して略平行な第１方向において直列状に接続された複数の第１抵抗体を有する。前記複数の第１抵抗体のそれぞれは、前記下地層の前記主面に対して略垂直な方向に延在する一対の第１半導体層と、前記一対の第１半導体層のそれぞれの下端どうしに接続された第２半導体層と、を含む。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
【図２】図１におけるメモリセルが設けられた部分の拡大断面図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置の抵抗素子の斜視模式図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の抵抗素子の模式図であり、（ａ）は、断面模式図、（ｂ）は、上面模式図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造過程を示す模式図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造過程を示す模式図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造過程を示す模式図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造過程を示す模式図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置の製造過程を示す模式図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置の製造過程を示す断面模式図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置の製造過程を示す断面模式図である。
【図１２】第１実施形態に係る不揮発性半導体記憶装置の製造過程を示す断面模式図である。
【図１３】第２実施形態に係る不揮発性半導体記憶装置の製造過程を示す断面模式図である。
【図１４】第２実施形態に係る不揮発性半導体記憶装置の製造過程を示す断面模式図である。
【図１５】第２実施形態に係る不揮発性半導体記憶装置の製造過程を示す断面模式図である。
【図１６】第２実施形態に係る不揮発性半導体記憶装置の製造過程を示す断面模式図である。
【図１７】第３実施形態に係る不揮発性半導体記憶装置の抵抗素子の上面模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。  
（第１実施形態）  
第１実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、メモリセルアレイ外に設けられた抵抗素子と、を備える。
【００１０】
まず、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概要について説明する。  
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。  
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。
【００１１】
図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。  
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１２】
不揮発性半導体記憶装置１においては、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層と称する。基板１０内には、トランジスタ等の能動素子、抵抗、容量などの受動素子が設けられている。バックゲートＢＧは、例えば、不純物元素が添加され導電性を有するシリコン（Ｓｉ）層である。
【００１３】
バックゲートＢＧ上には、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ積層されている。各電極層の間には、絶縁層（図１では不図示）が設けられている。
【００１４】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１５】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１６】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図１２（ｃ）に示す絶縁層６２が設けられている。
【００１７】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００１８】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。電極層ＷＬは、例えば、不純物が添加され導電性を有するポリシリコン層である。なお、電極層ＷＬは、後述する第６半導体層３００に対応している。
【００１９】
電極層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、不純物が添加され導電性を有するポリシリコン層である。
【００２０】
電極層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、不純物が添加され導電性を有するポリシリコン層である。
【００２１】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２２】
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するポリシリコン層である。
【００２３】
ドレイン側選択ゲートＳＧＤおよびソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２４】
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。例えば、電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部（空間部）を介して繋がり、Ｕ字状のメモリホールＭＨを構成する。
【００２５】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、シリコン層である。
【００２６】
チャネルボディ層２０に接続されたチャネルボディ層５１とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ層５１は、例えば、シリコン層である。チャネルボディ層５１とソース側選択ゲートＳＧＳとの間には、ゲート絶縁膜３６が設けられている。
【００２７】
ドレイン側選択ゲートＳＧＤ、チャネルボディ層２０およびそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線ＢＬと接続されている。
【００２８】
ソース側選択ゲートＳＧＳ、チャネルボディ層５１およびそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層５１は、ソース線ＳＬと接続されている。
【００２９】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０およびメモリ膜３０Ａは、バックゲートトランジスタＢＧＴを構成する。
【００３０】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３１】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層を通じて直列接続され、Ｘ方向からみて、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３２】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部２１とを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３３】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０において、メモリセルアレイ領域の周辺には、例えば、メモリセルアレイを制御する周辺回路が設けられている。
【００３４】
なお、メモリホールＭＨ内のすべてをチャネルボディ層２０で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３５】
また、図２に示すように、各電極層ＷＬとチャネルボディ層２０との間には、電極層ＷＬ側から順に絶縁膜３１、電荷蓄積膜３２および絶縁膜３３が設けられている。絶縁膜３１は電極層ＷＬに接し、絶縁膜３３はチャネルボディ層２０に接し、絶縁膜３１と絶縁膜３３との間に電荷蓄積膜３２が設けられている。電極層ＷＬ間には、絶縁層３０Ｂが２層設けられている。
【００３６】
チャネルボディ層２０と、メモリホールＭＨの内壁との間にはメモリ膜３０Ａが設けられている。メモリ膜３０Ａは、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００３７】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００３８】
第１実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３９】
メモリセルＭＣは、例えば、チャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えば、シリコン窒化膜である。絶縁膜３３は、例えば、シリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ層２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ層２０へ拡散する際に電位障壁となる。絶縁膜３１は、例えば、シリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が電極層ＷＬへ拡散するのを防止する。
【００４０】
次に、メモリセルアレイ外に設けられた抵抗素子について説明する。  
図３は、第１実施形態に係る不揮発性半導体記憶装置の抵抗素子の斜視模式図である。
【００４１】
図４は、第１実施形態に係る不揮発性半導体記憶装置の抵抗素子の模式図であり、（ａ）は、断面模式図、（ｂ）は、上面模式図である。図４（ａ）は、図４（ｂ）のＡ−Ｂ線に沿った位置での断面模式図である。
【００４２】
図３に示す不揮発性半導体記憶装置１においては、基板１０上に図示しない絶縁層を介して、第１抵抗素子１００が設けられている。基板１０と、この絶縁層を含めて下地層１２とする。下地層１２は、基板１０、配線、トランジスタ、ビア電極、層間絶縁膜等を有する。図３に示す基板１０は、図１に示す基板１０と同じである。すなわち、不揮発性半導体記憶装置１は、同じ下地層１２の上に、電気的に書き換え可能な複数のメモリセルＭＣが直列に接続されたメモリストリングＭＳ（図１参照）と、第１抵抗素子１００と、を備える。
【００４３】
第１抵抗素子１００は、下地層１２の主面１２ａに対して略平行なＹ方向（第１方向）において直列状に接続された複数の第１抵抗体１１０を有する。
【００４４】
複数の第１抵抗体１１０のそれぞれは、下地層１２の主面１２ａに対して略垂直な方向（Ｚ方向）に延在する一対の第１半導体層１２０と、一対の第１半導体層１２０のそれぞれの下端１２０ｂどうしに接続された第２半導体層１３０と、を含む。一対の第１半導体層１２０のそれぞれは、ピラー状になっている。複数の第１抵抗体１１０のそれぞれは、導電層１５０を介して電気的に接続されている。例えば、配線１８０から配線１８１まで、複数の抵抗体１１０が導電層１５０を介して直列状に接続されている。また、Ｙ方向において隣り合う第１抵抗体１１０の間には、第５絶縁層１９０が設けられており、それぞれの第１抵抗体１１０どうしが直接的に接しない構造になっている。
【００４５】
不揮発性半導体記憶装置１は、下地層１２の上に、第１絶縁層１６０および第２絶縁層１７０をさらに備える。第１絶縁層１６０は、一対の第１半導体層１２０のそれぞれの間に設けられている。第２絶縁層１７０は、第１絶縁層１６０に接し、一対の第１半導体層１２０のそれぞれの下端１２０ｂの下側に設けられている。第１半導体層１２０と第５半導体層１４０との間には、第３絶縁層５０が介在している。
【００４６】
不揮発性半導体記憶装置１は、下地層１２の上に、第２抵抗素子２００をさらに備える。第１抵抗素子１００と第２抵抗素子２００とは、下地層１２の主面１２ａに対して略平行であってＹ方向に略直交するＸ方向（第２方向）に並設されている。第１実施形態に係る第２抵抗素子２００の形状および材質は、第１抵抗素子１００の形状および材質と略同じである。
【００４７】
すなわち、第２抵抗素子２００は、Ｙ方向において直列状に接続された複数の第２抵抗体２１０を有する。複数の第２抵抗体２１０のそれぞれは、下地層１２の主面１２ａに対して略垂直な方向（Ｚ方向）に延在する一対の第３半導体層２２０と、一対の第３半導体層２２０のそれぞれの下端どうしに接続された第４半導体層２３０と、を含む。一対の第３半導体層２２０のそれぞれは、ピラー状になっている。複数の第２抵抗体２１０のそれぞれは、導電層２５０を介して電気的に接続されている。
【００４８】
第２抵抗体２１０の断面形状は、図示されていないが、図４（ａ）に例示された第１抵抗体１１０の断面形状に対応している。すなわち、第３半導体層２２０の断面形状は、第１半導体層１２０の断面形状に対応し、第４半導体層２３０の断面形状は、第２半導体層１３０の断面形状に対応している。
【００４９】
また、第１抵抗素子１００は、下地層１２の上に、第５半導体層１４０をさらに有している。第５半導体層１４０は、第２半導体層１３０に接している。第５半導体層１４０の表面から内部にかけて、第２半導体層１３０が設けられている。隣り合う第５半導体層１４０どうしの間には、第４絶縁層１７１が設けられている。
【００５０】
第２絶縁層１７０の上面１７０ｕと第２半導体層１３０の上端１３０ｕとは略面一になっている。また、第５半導体層１４０の上端１４０ｕと、第２半導体層１３０の上端１３０ｕと、によって段差が形成されている。
【００５１】
第１半導体層１２０、第２半導体層１３０、第３半導体層２２０、第４半導体層２３０、および第５半導体層１４０の主成分は、シリコンである。導電層１５０、２５０の材質は、タングステン（Ｗ）である。第１絶縁層１６０、第２絶縁層１７０、第３絶縁層５０、第４絶縁層１７１、および第５絶縁層１９０の材質は、酸化シリコン（ＳｉＯ２）である。
【００５２】
次に、不揮発性半導体記憶装置１の製造過程について、メモリセルＭＣと第１抵抗素子１００との製造過程を例に挙げて説明する。  
図５〜図９は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を示す模式図である。  
図１０〜図１２は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を示す断面模式図である。
【００５３】
図５〜図９の左側には、第１抵抗素子１００が形成される領域Ａの製造過程が示され、図５〜図９の右側には、メモリセルＭＣが形成される領域Ｂの製造過程が示されている。図５〜図９の各図には、説明の都合上、断面模式図のほか、断面模式図の下側に上面模式図が示される場合がある。
【００５４】
まず、図５（ａ）に示すように、下地層１２の上に、不純物元素を含む半導体層を形成する。この半導体層は、例えば、ホウ素添加シリコン層である。このホウ素添加シリコン層は、第１抵抗素子１００が配置される領域Ａにおいては、第５半導体層１４０であり、メモリセルＭＣが配置される領域Ｂにおいては、バックゲートＢＧである。下地層１２は、例えば、メモリセルを制御する周辺回路（トランジスタ、配線等）、層間絶縁膜等を有する。
【００５５】
続いて、第５半導体層１４０の上およびバックゲートＢＧの上に、第３絶縁層５０を形成する。この第３絶縁層５０は、例えば、ＴＥＯＳ（テトラエトキシシラン）を原材料とするＣＶＤ（Chemical Vapor Deposition）によって形成される。
【００５６】
次に、図５（ｂ）に示すように、第３絶縁層５０を介して第５半導体層１４０の表面およびバックゲートＢＧの表面を選択的にエッチングする。
【００５７】
例えば、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）によって、凹部５０ｃを第５半導体層１４０の表面およびバックゲートＢＧの表面から内部にかけて形成する。
【００５８】
図では、それぞれの領域Ａ、Ｂにおいて、１つの凹部５０ｃが表示されているが、複数の凹部５０ｃが第５半導体層１４０の表面およびバックゲートＢＧの表面から内部にかけて形成される。例えば、複数の凹部５０ｃのそれぞれは、第５半導体層１４０の主面（例えば、上面もしくは下面）に対して略平行なＸ方向と、第５半導体層１４０の主面に対して略平行でありＸ方向に略垂直なＹ方向と、に並んで形成される。また、凹部５０ｃをＺ方向からみた場合、その外形は、例えば、楕円状である。
【００５９】
続いて、複数の凹部５０ｃのそれぞれのなかに、ＣＶＤ（Chemical Vapor Deposition）によって、半導体層を形成する。これにより、領域Ａにおいては、凹部５０ｃのなかに、第２半導体層１３０が形成される。領域Ｂにおいては、凹部５０ｃのなかに、犠牲層１５が形成される。第２半導体層１３０と犠牲層１５とは同じ成分である。例えば、第２半導体層１３０および犠牲層１５は、ノンドープのアモルファスシリコン層である。
【００６０】
第２半導体層１３０および犠牲層１５の余剰部分については、必要に応じてエッチバックにより取り除き、第２半導体層１３０の上面および犠牲層１５の上面と第３絶縁層５０の上面との面を合わせる。
【００６１】
次に、図６（ａ）に示すように、領域Ａにおいては、第２半導体層１３０の表面から内部および第２半導体層１３０が設けられた部分以外の第５半導体層１４０の表面から内部にかけて、溝１７０ｔを形成する。溝１７０ｔは、フォトリソグラフィおよびＲＩＥによって形成される。溝１７０ｔの深さは、第３絶縁層５０の厚さより深く設定される。溝１７０ｔは、Ｘ方向に延在させる。
【００６２】
また、領域Ｂにおいては、バックゲートＢＧおよび犠牲層１５のそれぞれの表面から内部にかけて、Ｘ方向に延在された溝１７を形成する。溝１７は、フォトリソグラフィおよびＲＩＥによって形成される。例えば、溝１７は、犠牲層１５の表面から内部および犠牲層１５が設けられた部分以外のバックゲートＢＧの表面から内部にかけて形成される。形成された溝１７の深さは、第３絶縁層５０の厚さより深く設定される。溝１７は、Ｘ方向に延在させる。溝１７は、連結部２１が形成される領域の略中心に位置している。
【００６３】
次に、領域Ａの加工を進め、図６（ｂ）に示すように、下地層１２の主面に対して垂直な方向からみたときに、第２半導体層１３０を第５半導体層１４０を介して取り囲む溝１７１ｔを形成する。溝１７１ｔは、フォトリソグラフィおよびＲＩＥによって形成される。溝１７１ｔは、第３絶縁層５０の表面から下地層１２にまで達している。下地層１２の主面に対して垂直な方向からみたときに、溝１７１ｔによって画定された第５半導体層１４０の形状は、長方形になっている。
【００６４】
次に、図７（ａ）に示すように、領域Ａにおいては、溝１７０ｔのなかに第２絶縁層１７０を形成する。さらに、溝１７１ｔのなかに第４絶縁層１７１を形成する。これにより、下地層１２の主面に対して垂直な方向からみて、第２半導体層１３０を第５半導体層１４０を介して取り囲む第４絶縁層１７１が形成される。第４絶縁層１７１は、第３絶縁層５０の表面から下地層１２にまで達している。
【００６５】
また、領域Ｂにおいては、溝１７内にストッパ層として機能する絶縁層５５を形成する。絶縁層５５の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００６６】
第２絶縁層１７０、第４絶縁層１７１、および絶縁層５５の余剰部分については、エッチバック、ＣＭＰ（Chemical Mechanical Polishing）等によって除去する。これにより、第３絶縁層５０の表面、第２半導体層１３０の表面、第２絶縁層１７０の表面、および第４絶縁層１７１の表面が略面一になる。さらに、第３絶縁層５０の表面、犠牲層１５の表面、絶縁層５５の表面が略面一になる。
【００６７】
次に、図７（ｂ）に示すように、領域Ａにおいて、第３絶縁層５０の上、第２半導体層１３０の上、第４絶縁層１７１の上、および第２絶縁層１７０の上に、積層体５３を形成する。積層体５３は、複数の第６半導体層３００と、複数の第６半導体層３００のそれぞれ間に形成された第７半導体層３１０と、を含む。第６半導体層３００は、例えば、ホウ素添加ポリシリコン層である。第７半導体層３１０は、例えば、無添加ポリシリコン層である。また、領域Ｂにおいても、第３絶縁層５０の上、犠牲層１５の上、および絶縁層５５の上に、積層体５３を形成する。
【００６８】
領域Ｂにおいて、積層体５３中の第６半導体層３００は、上述した電極層ＷＬに対応している。また、領域Ｂにおいて、積層体５３中の第７半導体層３１０は、被エッチング層に対応している。
【００６９】
次に、図８に示すように、領域Ａにおいて、積層体５３の上に、シリコン酸化膜からなるマスクパターン１９５を形成する。領域Ｂにおいて、積層体５３の上に、シリコン酸化膜からなるマスクパターン８１を形成する。
【００７０】
続いて、領域Ａにおいては、ＲＩＥを施し、積層体５３の表面から第２絶縁層１７０に達するスリット１６０ｓと、積層体５３の表面から第４絶縁層１７１のそれぞれに達するスリット１９０ｓと、積層体５３の表面から第４絶縁層１７１のそれぞれに達するスリット１９１ｓと、を形成する。スリット１６０ｓおよびスリット１９０ｓは、Ｘ方向に延在し、スリット１９１ｓは、Ｙ方向に延在している。
【００７１】
さらに、領域Ｂにおいても、ＲＩＥを施し、積層体５３の表面から第２絶縁層１７０にスリット６０を形成する。スリット６０は、Ｘ方向に延在している。
【００７２】
次に、図９に示すように、領域Ａにおいては、スリット１６０ｓ、スリット１９０ｓ、スリット１９１ｓ、およびスリット６０に絶縁層を埋め込む。
【００７３】
これにより、領域Ａにおいては、積層体５３の表面から第２絶縁層１７０に達する第１絶縁層１６０と、積層体５３の表面から第４絶縁層１７１のそれぞれに達する第５絶縁層１９０と、積層体５３の表面から第４絶縁層１７１のそれぞれに達する第６絶縁層１９１と、が形成される。第１絶縁層１６０および第５絶縁層１９０は、Ｘ方向に延在し、第６絶縁層１９１は、Ｙ方向に延在している。
【００７４】
また、領域Ｂにおいては、積層体５３の表面から絶縁層５５に達する絶縁層６２が形成される。絶縁層６２は、Ｘ方向に延在している。
【００７５】
この後、領域Ｂにおいては、メモリストリングＭＳの製造工程に移行される。これについては後述する。領域Ａにおいては、領域ＢにおいてメモリストリングＭＳが形成された後に、抵抗素子が形成される。その製造過程を以下に説明する。
【００７６】
例えば、図９に示す積層体５３にアニール処理を施し、第６半導体層３００中に含まれる不純物元素を第７半導体層３１０に拡散させる。これにより、第６半導体層３００中に含まれる不純物濃度と第７半導体層３１０中に含まれる不純物濃度との差が小さくなる。
【００７７】
これにより、見かけ上、第６半導体層３００と第７半導体層３１０との境界がなくなり、Ｚ方向に延びるピラー状の第１半導体層１２０が形成される。この状態を図１０（ａ）に示す。
【００７８】
図１０（ａ）に示すように、ピラー状の第１半導体層１２０が形成される。第１半導体層１２０は、ピラー状のポリシリコン層である。この段階で、一対の第１半導体層１２０がＹ方向に第５絶縁層１９０および第４絶縁層１７１を介して並設される。一対の第１半導体層１２０のそれぞれは、見かけ上、一体的に表示されているが、一対の第１半導体層１２０のそれぞれは、複数の第６半導体層３００と複数の第６半導体層３００のそれぞれ間に形成された第７半導体層３１０とを含む。
【００７９】
次に、図１０（ｂ）に示すように、一対の第１半導体層１２０のそれぞれの上端どうしを導電層１５０によって電気的に接続する。これにより、領域Ａにおいて、第１抵抗素子１００が形成される。
【００８０】
一方、領域Ｂにおいては、図１１（ａ）に示すように、積層体５３の上に、層間絶縁膜６５を形成し、さらに層間絶縁膜６５の上に、ゲート電極ＳＧを形成する。
【００８１】
次に、図１１（ｂ）に示すように、積層体５３の表面から犠牲層１５に達する一対のホール７０と、積層体５３の上方において一対のホール７０のそれぞれに繋がったホール７５と、を形成する。
【００８２】
例えば、ＲＩＥ等のドライエッチングによって、マスクパターン８２から表出されたゲート電極ＳＧ、層間絶縁膜６５、および積層体５３を除去して、一対のホール７０と、一対のホール７０のそれぞれに繋がったホール７５と、を形成する。
【００８３】
次に、図１２（ａ）に示すように、犠牲層１５および第７半導体層３１０を一対のホール７０と、ホール７５と、を通じて除去し、バックゲートＢＧに、一対のホール７０のそれぞれの下端と繋がった空間部７１を形成する。
【００８４】
次に、図１２（ｂ）に示すように、一対のホール７０のそれぞれの側壁に、メモリ膜３０Ａを形成する。さらに、第６半導体層３００の間に絶縁層３０Ｂを形成する。この第６半導体層３００は、上述した電極層ＷＬに対応している。さらに、空間部７１の内壁に絶縁層３０Ｃを形成する。
【００８５】
メモリ膜３０Ａ、絶縁層３０Ｂ、および絶縁層３０Ｃについては、同じ原材料を用いて、例えば、原子層堆積法（ＡＬＤ法）によって、一括で形成する。絶縁層３０Ｂ、３０Ｃは、ホール７０に埋められたメモリ膜３０Ａと同じ成分になる。また、ホール７５の内側には、ゲート絶縁膜３５、３６が形成される。
【００８６】
続いて、一対のホール７０のそれぞれの側壁に形成されたメモリ膜３０Ａの内側と、空間部７１の内壁に形成された絶縁層３０Ｃの内側に、チャネルボディ層２０を形成する。  ここで、積層体５３の下側において、絶縁層３０Ｃの内側に形成されたチャネルボディ層の部分を連結部２１とする。
【００８７】
また、チャネルボディ層２０を形成するのと同時に、ホール７５のそれぞれの側壁に形成されたゲート絶縁膜３５、３６の内側にチャネルボディ層５１を形成する。チャネルボディ層２０とチャネルボディ層５１とは繋がって形成される。
【００８８】
次に、図１２（ｃ）に示すように、フォトリソグラフィとドライエッチングによって、選択ゲートＳＧを加工し、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳと、を形成する。
【００８９】
この後、その他の部材（コンタクト電極、配線等）を形成して、不揮発性半導体記憶装置１が形成される。
【００９０】
不揮発性半導体記憶装置では、メモリセルＭＣの動作に必要な各種遅延回路、書き込み・消去用高電圧安定化回路、基準電圧生成回路等を別途有する。これらの周辺回路を構成するには、抵抗素子が必要になる。
【００９１】
第１実施形態とは別の参考例として、基板１０上に配置されたゲート配線を不揮発性半導体記憶装置の抵抗素子として利用する方法がある。
【００９２】
このゲート配線は、一般的に、ポリシリコン層である。ポリシリコン層を形成した後に、in-situで不純物がポリシリコン層にドープされて、ゲート配線が形成される。このため、ゲート配線の比抵抗は必然的に低くなる場合がある。このようなゲート配線を利用して高い抵抗素子を形成するには、広い面積に渡ってゲート配線を引き回す必要がある。従って、この方法では不揮発性半導体記憶装置の小型化に限界が生じる。
【００９３】
また、ゲート電極と、抵抗素子としてのゲート配線と、をともにノンドープポリシリコン層から形成する場合には、それぞれのノンドープポリシリコン層を形成した後に、ゲート電極を形成するためのイオン注入工程と、ゲート配線を形成するためのイオン注入工程と、が必要になる。これに応じて、それぞれのＰＥＰ（Photo Engraving Process）工程が必要になってしまう。すなわち、参考例では、製造プロセスが複雑になる。
【００９４】
これに対し、第１実施形態では、第１抵抗素子１００が複数の第１半導体層１２０が第２半導体層１３０もしくは導電層１５０を介して折り返された構造を有する。このような構造であれば、複数の第１半導体層１２０が直列状に繋がる。さらに、第１半導体層１２０の３次元的な配列によって、第１抵抗素子１００の占有面積が縮小する。
【００９５】
また、第１実施形態では、下地層１２の上に、第１抵抗素子１００を形成するため、第１抵抗素子１００下の下地層１２内に、上述した回路を設けることができる。これにより、不揮発性半導体記憶装置の小型化が実現する。
【００９６】
また、第１実施形態では、一対の第１半導体層１２０と第２半導体層１３０との間に第２絶縁層１７０を介在させている。このため、一対の第１半導体層１２０のそれぞれの下端１２０ｂ間に流れる電流経路（すなわち、第２半導体層１３０内の通電経路）が必然的に長くなる。
【００９７】
また、第１実施形態では、上述したイオン注入工程およびＰＥＰ工程を要しない。さらに、第１抵抗素子１００の製造プロセスでは、既存のメモリセルＭＣのバックゲートＢＧ、絶縁層５５、および積層体５３を形成するプロセスを、そのまま導入できる。このため、第１実施形態では、製造コストは上昇しない。第２抵抗素子２００も第１抵抗素子１００と同様の効果を奏する。
【００９８】
（第２実施形態）  
次に、第１実施形態とは別の製造過程によって、抵抗素子を形成するプロセスを説明する。上述した図５（ａ）〜図６（ａ）に示す製造過程は、第２実施形態に転用される。従って、図６（ａ）以降のプロセスを説明する。
【００９９】
図１３〜図１６は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を示す断面模式図である。  
図１３〜図１６の各図には、説明の都合上、断面模式図のほか、断面模式図の下側に上面模式図が示される場合がある。
【０１００】
第２実施形態では、上述した溝１７１ｔを形成せずプロセスを進行させる。  
まず、図１３（ａ）に示すように、領域Ａにおいては、溝１７０ｔのなかに第２絶縁層１７０を形成する。続いて、第３絶縁層５０の上、第２半導体層１３０の上、および第２絶縁層１７０の上に、積層体５３を形成する。
【０１０１】
次に、図１３（ｂ）に示すように、領域Ａにおいて、積層体５３の上に、シリコン酸化膜からなるマスクパターン１９６を形成する。続いて、ＲＩＥを施し、積層体５３の表面から第２絶縁層１７０に達するスリット１６０ｓを形成する。スリット１６０ｓは、Ｘ方向に延在している。
【０１０２】
次に、図１４（ａ）に示すように、スリット１６０ｓ内に第１絶縁層１６０を形成する。第１絶縁層１６０は、積層体５３の表面から第２絶縁層１７０に達している。
【０１０３】
次に、図１４（ｂ）に示すように、積層体５３にアニール処理を施し、第６半導体層３００中に含まれる不純物元素を第７半導体層３１０に拡散させる。これにより、第６半導体層３００中に含まれる不純物濃度と第７半導体層３１０中に含まれる不純物濃度との差が小さくなる。
【０１０４】
これにより、見かけ上、第６半導体層３００と第７半導体層３１０との境界がなくなり、Ｚ方向に延びるピラー状の第１半導体層１２０Ｌが形成される。
【０１０５】
次に、図１５（ａ）に示すように、マスクパターン１９７を形成した後、積層体５３にＲＩＥを施す。これにより、下地層１２の主面に対して垂直な方向からみたときに、第２半導体層１３０を第５半導体層１４０を介して取り囲むスリット１９２ｓ、１９３ｓが形成される。スリット１９２ｓ、１９３ｓは、フォトリソグラフィおよびＲＩＥによって形成される。このように、第２実施形態では、積層体５３と第５半導体層１４０とを、一括的なエッチング加工によって分割するプロセスを経る。
【０１０６】
スリット１９２ｓ、１９３ｓは、第１半導体層１２０Ｌの表面から下地層１２にまで達している。スリット１９２ｓは、Ｘ方向に延在している。スリット１９３ｓは、Ｙ方向に延在している。下地層１２の主面に対して垂直な方向からみたときに、スリット１９２ｓ、１９３ｓによって画定された第５半導体層１４０の形状は、長方形になっている。また、この段階において、Ｙ方向に並設された第１半導体層１２０が形成される。
【０１０７】
次に、図１５（ｂ）に示すように、スリット１９２ｓ内に、第７絶縁層１９２を形成する。さらに、スリット１９２内に、第８絶縁層１９３を形成する。この後、図１０（ｂ）に示すように、一対の第１半導体層１２０のそれぞれの上端どうしを導電層１５０によって電気的に接続する。これにより、領域Ａにおいて、第３抵抗素子１０１が形成される。
【０１０８】
図１６に、導電層１５０を形成した後の断面を示す。  
第３抵抗素子１０１において、複数の第１抵抗体１１０のそれぞれは、導電層１５０を介して電気的に接続されている。Ｙ方向において隣り合う第１抵抗体１１０の間には、第７絶縁層１９２が設けられている。第７絶縁層１９２は、一括してエッチング加工されたスリット１９２ｓ内に形成されるため、その断面形状が順テーパ型になる場合がある。図１６では、一例として、順テーパ型の第７絶縁層１９２が例示されている。
【０１０９】
第２実施形態によれば、Ｙ方向に隣り合う第１抵抗体１１０どうしを第７絶縁層１９２によって分割する。このため、第３絶縁層５０から上側の絶縁層と第３絶縁層５０から下側の絶縁層との間の位置がずれ難くなる。
【０１１０】
（第３実施形態）  
図１７は、第３実施形態に係る不揮発性半導体記憶装置の抵抗素子の上面模式図である。
【０１１１】
第３実施形態では、Ｙ方向において、複数の第１抵抗体１１０のそれぞれが配列された位相と、第２抵抗体２１０のそれぞれが配列された位相と、がずれている。
【０１１２】
このような構造であれば、例えば、第６絶縁層１９１と第１絶縁層１６０、もしくは、第６絶縁層１９１と第５絶縁層１９０とが十字状にクロスしなくなる。換言すれば、これらの絶縁層を埋めこむためのスリット１９１ｓとスリット１６０ｓ、もしくは、スリット１９１ｓとスリット１９０ｓとを十字状にクロスさせることなく加工できる。
【０１１３】
スリットどうしをクロスさせるフォトリソグラフィ加工は、スリットどうしをクロスさせないフォトリソグラフィ加工に比べて一般的に難くなる。従って、第３実施形態によれば、第１実施形態に比べスリット１９１ｓとスリット１６０ｓ、もしくは、スリット１９１ｓとスリット１９０ｓとをエッチング加工するプロセスマージンが増大する。
【０１１４】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１１５】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
【０１１６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１７】
１：不揮発性半導体記憶装置、１０：基板、１１：半導体層、１２：下地層、１２ａ：主面、１５：犠牲層、１７：溝、２０、５１：チャネルボディ層、２１：連結部、３０Ａ：メモリ膜、３０Ｂ、５５、６２：絶縁層、３１、３３：絶縁膜、３２：電荷蓄積膜、３５、３６ゲート絶縁膜、５０：第３絶縁層、５０ｃ：凹部、５３：積層体、６０：スリット、６５：層間絶縁膜、７０、７５：ホール、７１：空間部、８１、８２、１９５、１９６、１９７：マスクパターン、１００：第１抵抗素子、１１０：第１抵抗体、１２０：第１半導体層、１２０ｂ：下端、１３０：第２半導体層、１３０ｕ：上端、１４０：第５半導体層、１４０ｕ：上端、１５０：導電層、１６０：第１絶縁層、１６０ｓ、１９０ｓ、１９１ｓ、１９２ｓ、１９３ｓ：スリット、１７０：第２絶縁層、１７０ｔ：溝、１７０ｕ：上面、１７１：第４絶縁層、１７１ｔ：溝、１８０、１８１：配線、１９０：第５絶縁層、１９１：第６絶縁層、１９２：第７絶縁層、１９３：第８絶縁層、２００：第２抵抗素子、２１０：第２抵抗体、２２０：第３半導体層、２３０：第４半導体層、２５０：導電層、３００：第６半導体層、３１０：第７半導体層、ＢＧ：バックゲート、ＢＧＴ：バックゲートトランジスタ、ＢＬ：ビット線、ＣＬ：柱状部、ＭＣ：メモリセル、ＭＨ：メモリホール、ＭＳ：メモリストリング、ＳＧ：選択ゲート、ＳＧＤ：ドレイン側選択ゲート、ＳＧＳ：ソース側選択ゲート、ＳＬ：ソース線、ＳＴＤ：ドレイン側選択トランジスタ、ＳＴＳ：ソース側選択トランジスタ、ＷＬ、ＷＬ１Ｄ〜ＷＬ４Ｄ、ＷＬ１Ｓ〜ＷＬ４Ｓ：電極層
【図１】
2013187506.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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