(57)【要約】【課題】書き込みデータの信頼性を確保しながら、さらに処理速度の高いメモリ装置を実現することを目的とする。【解決手段】メモリ装置は、１つのメモリセルに複数ビットデータを記録でき、書き込み制御単位としての複数の上記メモリセルに対応して、上記ビット数に相当する数のページを有する複数の不揮発性メモリ部と、上記複数の不揮発性メモリ部のデータ書込／読出のための制御を行う制御部とを備える。  そして、上記制御部は、上記複数の不揮発性メモリ部のうち、１の不揮発性メモリ部にデータの書き込みを行う場合、下位ページから上位ページに向かって順にページ単位で書き込むとともに、下位ページに書き込むときには他の不揮発性メモリ部の何れかの領域に同じタイミングで上記下位ページに書き込むべきデータを書き込むように制御する。【選択図】図５
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【特許請求の範囲】
【請求項１】
１つのメモリセルに複数ビットデータを記録でき、書き込み制御単位としての複数の上記メモリセルに対応して、上記ビット数に相当する数のページを有する複数の不揮発性メモリ部と、
上記複数の不揮発性メモリ部のデータ書込／読出のための制御を行う制御部とを備え、
上記制御部は、
上記複数の不揮発性メモリ部のうち、１の不揮発性メモリ部にデータの書き込みを行う場合、下位ページから上位ページに向かって順にページ単位で書き込むとともに、下位ページに書き込むときには他の不揮発性メモリ部の何れかの領域に同じタイミングで上記下位ページに書き込むべきデータを書き込むように制御するメモリ装置。
【請求項２】
上記制御部は、
上記下位ページに書き込みするときは、上記複数の不揮発性メモリのうち、少なくとも２つの不揮発性メモリ部に同時にアクセスできる請求項１に記載のメモリ装置。
【請求項３】
上記複数ビットデータは２ビットである請求項１に記載のメモリ装置。  
【請求項４】
上記不揮発性メモリはＮＡＮＤ型フラッシュメモリである請求項１に記載のメモリ装置
【請求項５】
１つのメモリセルに複数ビットデータを記録でき、書き込み制御単位としての複数の上記メモリセルに対応して、上記ビット数に相当する数のページを有する複数の不揮発性メモリ部についてデータの読出／書込制御を行うメモリ制御装置であって、
上記複数の不揮発性メモリ部のうち、１の不揮発性メモリ部にデータの書き込みを行う場合、下位ページから上位ページに向かって順にページ単位で書き込むとともに、下位ページに書き込むときには他の不揮発性メモリ部の何れかの領域に同じタイミングで上記下位ページに書き込むべきデータを書き込むように制御するメモリ制御装置。
【請求項６】
上記不揮発性メモリはＮＡＮＤ型フラッシュメモリである請求項５に記載のメモリ制御装置
【請求項７】
１つのメモリセルに複数ビットデータを記録でき、書き込み制御単位としての複数の上記メモリセルに対応して、上記ビット数に相当する数のページを有する複数の不揮発性メモリ部についてデータの読出／書込制御を行うメモリ制御方法であって、
上記複数の不揮発性メモリ部のうち、１の不揮発性メモリ部にデータの書き込みを行う場合、下位ページから上位ページに向かって順にページ単位で書き込むとともに、下位ページに書き込むときには他の不揮発性メモリ部の何れかの領域に同じタイミングで上記下位ページに書き込むべきデータを書き込むように制御する
メモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、多値データの書き込み、読み出しが可能なメモリセルで構成された不揮発性メモリを備えたメモリ装置に関し、処理速度を向上させたメモリ装置、メモリ制御装置、メモリ制御方法に関する。
【先行技術文献】
【特許文献】
【０００２】
【特許文献１】特開２０１０−１９８４０７号公報
【特許文献２】特開２００８−１９８２６５号公報
【背景技術】
【０００３】
近年、不揮発メモリの一種としてフラッシュメモリが広く知られている。
フラッシュメモリとして、特にＮＡＮＤ型フラッシュメモリは、安価で且つデータの書き込み／読み出し速度が比較的高速であるため、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）等既存の記憶装置に代わるものとして期待されている。
【０００４】
ＮＡＮＤ型フラッシュメモリにおいては、１つのメモリセルに複数ビットのデータを記憶できるものが考案されている。これはマルチレベルセル（ＭＬＣ）と呼ばれる。従来の１メモリセルあたり１ビットデータを記憶できるものは、シングルレベルセル（ＳＬＣ）と呼ばれる。動作速度／書き込み可能回数の面においてはＳＬＣが優れているが、ＭＬＣは大容量化が可能であるとされている。特許文献１にはＭＬＣ領域とＳＬＣ領域を備え、それらを組み合わせて記憶装置としての寿命を高めると同時に記録密度を高める構成が開示されている。また特許文献２には、ＭＬＣ領域を備えるＮＡＮＤ型フラッシュメモリに対して、書き込みスピードを向上させる構成が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ＭＬＣ領域を有するＮＡＮＤ型フラッシュメモリは、１つの物理的なメモリセルに対して、複数ビットのデータを独立に記憶することが可能である。ただし、あるビットデータの書き込みエラーの発生や、書き込み中の途中電源遮断の発生が、すでに書き込まれたビットデータに影響を及ぼしてしまうことがある。このため、同一のメモリセルに新たにビットデータを書き込む場合には、既に書かれているビットデータを別の領域に確保し、復元可能としている。
しかし、この処理のため全体として書き込み処理速度が低下する。
本開示では、書き込みデータの信頼性を確保しながら、さらに処理速度の高いメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示のメモリ装置は、１つのメモリセルに複数ビットデータを記録でき、書き込み制御単位としての複数の上記メモリセルに対応して、上記ビット数に相当する数のページを有する複数の不揮発性メモリ部と、上記複数の不揮発性メモリ部のデータ書込／読出のための制御を行う制御部とを備える。そして上記制御部は、上記複数の不揮発性メモリ部のうち、１の不揮発性メモリ部にデータの書き込みを行う場合、下位ページから上位ページに向かって順にページ単位で書き込むとともに、下位ページに書き込むときには他の不揮発性メモリ部の何れかの領域に同じタイミングで上記下位ページに書き込むべきデータを書き込むように制御する。
【０００７】
本開示のメモリ制御装置は、１つのメモリセルに複数ビットデータを記録でき、書き込み制御単位としての複数の上記メモリセルに対応して、上記ビット数に相当する数のページを有する複数の不揮発性メモリ部についてデータの読出／書込制御を行うメモリ制御装置であり、上記複数の不揮発性メモリ部のうち、１の不揮発性メモリ部にデータの書き込みを行う場合、下位ページから上位ページに向かって順にページ単位で書き込むとともに、下位ページに書き込むときには他の不揮発性メモリ部の何れかの領域に同じタイミングで上記下位ページに書き込むべきデータを書き込むように制御する。
【０００８】
本開示のメモリ制御方法は、１つのメモリセルに複数ビットデータを記録でき、書き込み制御単位としての複数の上記メモリセルに対応して、上記ビット数に相当する数のページを有する複数の不揮発性メモリ部についてデータの読出／書込制御を行うメモリ制御方法であり、上記複数の不揮発性メモリ部のうち、１の不揮発性メモリ部にデータの書き込みを行う場合、下位ページから上位ページに向かって順にページ単位で書き込むとともに、下位ページに書き込むときには他の不揮発性メモリ部の何れかの領域に同じタイミングで上記下位ページに書き込むべきデータを書き込むように制御する。
【０００９】
このような本開示の技術では、書き込みにより破壊（消失）される可能性のあるデータを別の領域に確保しているので、元のデータが破壊されても復元できる。また、書き込みと同時にデータを別の領域に確保するので全体の処理スピードを上げることができる。
【発明の効果】
【００１０】
本開示によれば、書き込みデータの信頼性を確保しながら、さらに処理速度の高いメモリ装置を実現できるという効果がある。
【図面の簡単な説明】
【００１１】
【図１】実施の形態に係るメモリ装置の内部構成を表す図である。
【図２】実施の形態に係るメモリセルの構成とページとの対応を表す図である。
【図３】実施の形態に係るメモリセルに記憶する場合の閾値分布を表す図である。
【図４】実施の形態に係るＮＡＮＤ型フラッシュメモリの構成および書き込み動作を表す図である。
【図５】実施の形態に係るＮＡＮＤ型フラッシュメモリの構成のページ配置およびスピードを向上させた書き込みタイミングを表す図である。
【図６】実施の形態に係るＮＡＮＤ型フラッシュメモリの構成のページ配置および一般的な書き込みタイミングを表す図である。
【図７】実施の形態に係るバックアップ動作のフローチャートである。
【発明を実施するための形態】
【００１２】
以下、実施の形態について次の順序で説明する。
＜１．メモリ装置の構成＞
＜２．実施の形態に係る不揮発性メモリの内部構成＞
＜３．実施の形態に係るページの書き込み動作＞
＜４．実施の形態に係るページの書き込みタイミングと処理動作＞
【００１３】
＜１．メモリ装置の構成＞
実施の形態に係るメモリ装置の構成を図１により説明する。図１は、本実施の形態に係るメモリ装置の内部構成を示している。
図１に示すように、例えば、メモリ装置は複数の不揮発性メモリ２〜５と、これら不揮発性メモリ２〜５に対する書込／読出制御を行うためのコントローラ９と、当該コントローラ９のワーク領域として用いられるＲＡＭ（Random Access Memory）６と、上記不揮発性メモリ２〜５の読出／書込データが一時蓄積されるバッファＲＡＭ７と、外部インターフェース８とを備えている。
【００１４】
不揮発性メモリ２〜５は、ＮＡＮＤ型のフラッシュメモリを想定している。図１では、不揮発性メモリが４つ備えられている例を示しており、それぞれを不揮発性メモリ２、不揮発性メモリ３、不揮発性メモリ４、不揮発性メモリ５と表記している。
【００１５】
これら不揮発性メモリ２〜５の個々に対しては、図のようにコントローラ９との間で信号線Ｌ１〜Ｌ４がそれぞれ接続されている。当該信号線Ｌ１〜Ｌ４は、読出又は書込の対象とする不揮発性メモリ２〜５に対してデータの読出又は書込のタイミングを指示するために用いるイネーブル（Enable）信号を供給するための信号線となる。
【００１６】
また、不揮発性メモリ２〜５のそれぞれに対しては、共通のデータ線Ｌｄが接続されている。このデータ線Ｌｄは、図のようにバッファＲＡＭ７に対しても接続されており、これによって当該バッファＲＡＭ７からの書込データの不揮発性メモリ２〜５への供給、及び不揮発性メモリ２〜５からの読出データのバッファＲＡＭ７への供給が可能とされている。
【００１７】
なお、コントローラ９側と不揮発性メモリ２〜５側との間の配線については本実施の形態のメモリ制御手法に係るもののみを特に抽出して示しており、実際には、例えば読出／書込のアドレス指定を実現するための信号線等の他の配線も接続されるものである。
【００１８】
コントローラ９は、メモリ装置の全体制御を行う。
具体的には、例えば外部インターフェース８が外部のホスト１０から受信したコマンドの解釈、コマンドに応じた不揮発性メモリ２〜５に対するデータの書込／読出制御、不揮発性メモリ２〜５の記録データを管理するための各種の管理情報の生成等、さらには不揮発性メモリ２〜５へのデータ書込時のＥＣＣ(Error Correction Code)データ生成・付加、読出時のＥＣＣエラー訂正処理などを行う。なお、このコントローラ９が、請求項でいうメモリ制御装置に相当する。
【００１９】
外部インターフェース８は、外部のホスト１０とコントローラ８との間で各種データの送受信を可能とするために設けられ、上記ホスト１０からのコマンド受信やデータの送受信等を行う。
上記ホスト１０から書込指示されたデータは、当該外部インターフェース８を介してバッファＲＡＭ７に一時蓄積された後、コントローラ９の制御により、データ線Ｌｄを介して所定の不揮発性２〜５のいずれかにに書き込まれる。
また、ホスト１０から不揮発性メモリ２〜５のいずれかに書き込まれたデータの読出指示があった場合、コントローラ９の制御により該当する不揮発性メモリからの読出データがデータ線Ｌｄを介してバッファＲＡＭ７に一時蓄積された後、外部インターフェース８を介して上記ホスト機器に対して送出される。
【００２０】
＜２．実施の形態に係る不揮発性メモリの内部構成＞
本開示の実施の形態に係る不揮発性メモリの内部構成を図２により説明する。図２においては、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリを想定している。図２に示すように、ＮＡＮＤ型フラッシュメモリは、複数の電気的に書き換え可能なメモリセルＭＴがマトリクス状に配置されたメモリセルアレイを構成している。
【００２１】
メモリセルＭＴは直列に接続され、両端を選択ゲートトランジスタＳＴで挟んだ構成となっている。この構成をＮＡＮＤ列と呼ぶ。ここでは、各ＮＡＮＤ列はｍ個のメモリセルＭＴが直列に接続されて構成されている。各ＮＡＮＤ列の一端はドレイン側選択ゲート線ＳＧ０に接続された選択ゲートトランジスタＳＴ１０〜ＳＴ１ｎを介してビット線ＢＬ０〜ＢＬｎに、他端はソース側選択ゲート線ＳＧＬに接続された選択ゲートトランジスタＳＴ２０〜ＳＴ２ｎを介して共通ソース線ＳＬに接続されている。ＮＡＮＤ列はｎ列ビット線各々のメモリセルＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍに接続されている。
【００２２】
同一のワード線ＷＬ０〜ＷＬｍで接続されている複数のメモリセルＭＴをページと呼ぶ。このページは、シングルレベルセル（ＳＬＣ）の場合、複数のメモリセルＭＴが集まって１ページを構成している。
本開示に係るメモリセルＭＴは多ビットデータを記憶できるマルチレベルセル（ＭＬＣ）を想定しているので、上記のページはそのビット数に相当するページ数となる。図２では、２ビットデータを記憶できるメモリセルＭＴを示しており、上記の複数のメモリセルＭＴで２ページ分となる。この対応を図２の右側に示す。
【００２３】
図２に示すように、ワード線ＷＬ０〜ＷＬｍ毎に下位ページ、上位ページとなる。書き込み，読み出し動作はこのページ単位で行われる。書き込みは、下位ページから上位ページの順に行われ、上位ページから下位ページの順に書き込みすることはできない。上位ページの書き込みに失敗すると、原理上下位ページの内容が破壊（消失）することがある。
【００２４】
＜３．実施の形態に係るページの書き込み動作＞
本開示の実施の形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を図３、図４により説明する。図３は、１個のメモリセルＭＴに２ビットの記憶を行う４値データ（２ビット）記憶方式でのしきい値分布を模式的に示すものである。
図に示すように、メモリセルＭＴ当たり、２ページ分のデータを記憶することができる。書き込みは下位ページから上位ページの順に行われる。
【００２５】
メモリセルＭＴは、上位ページデータ“ｘ”と下位ページデータ“ｙ”とで定義される４値データ“ｘｙ”の何れか１つを保持できる。この４値データ“ｘｙ”は、メモリセルＭＴのしきい値電圧の順に、例えば、データ“１１”、“０１”、“００”、“１０”が割り当てられる。データ“１１”は、メモリセルＭＴのしきい値電圧が負の消去状態である。なお、データの割り当て規則はこれに限らない。また、本実施の形態では、以降、１個のメモリセルＭＴに２ビットの値を記憶することができるものを取り上げて説明するが、１個のメモリセルＭＴに３ビット以上の記憶を行う構成であってもよい。
【００２６】
下位ページ書き込み動作においては、データ“１１”（消去状態）のメモリセルＭＴに対して選択的に、下位ビットデータ“ｙ”の書き込みによって、データ“１０”が書き込まれる。上位ページ書き込み動作においては、データ“１１”のメモリセルＭＴと、データ“１０”のメモリセルＭＴに対して、それぞれ選択的に上位ビットデータ“ｘ”の書き込みが行われて、データ“０１”およびデータ“００”が書き込まれる。上位ページ書き込み前のデータ“１０”のしきい値分布は、上位ページ書き込み後のデータ“０１”とデータ“００”のしきい値分布の中間程度に位置しており、一般的に、上位ページ書き込み後のしきい値分布より広くなっている。
【００２７】
上位ページ書き込み前のデータ“１０”のしきい値分布は、上位ページ書き込み後のデータ“０１”とデータ“００”のしきい値分布の中間程度に位置している。そのため、下位ビットデータ“ｙ”＝“０”が書き込まれているメモリセルＭＴに上位ビットデータを書き込む際にエラーが生じると、下位ビットデータが“１”であったのか“０”であったのかが分からなくなってしまう。つまり、上位ページ書き込み中にエラーが起こると、下位ページのデータが破壊されてしまう可能性がある。
そこで、書き込みエラー発生時のデータ破壊に備え、破壊される可能性があるデータを、バックアップする必要が生じる。
【００２８】
図４は、ＮＡＮＤ型フラッシュメモリ内のページとブロックとの対応および書き込み動作の簡単な模式図を表すものである。
図４Ａに示すように、複数ページがまとまって１つのブロックを構成する。ここで各ページは図２で表されるページに相当し、図２で示されるメモリアレイが１ブロックに相当する。
図４Ｂは、書き込み動作におけるデータ破壊を簡略に示すものである。図４Ｂに示すように、ページ７に書き込み動作をおこなったときに書き込みエラーが発生すると、それにともないページ６の内容が損傷を受けることを表している。ここでページ７は上位ページであり、ページ６は下位ページである。
【００２９】
＜４．実施の形態に係るページの書き込みタイミングと処理動作＞
実施の形態に係るＮＡＮＤ型フラッシュメモリのページの書き込みタイミングについて図５、図６により説明する。
図５は、上位ページと下位ページについてページとの対応、バックアップ動作および書き込みタイミングを示すものである。図６は、図５との比較例としての動作を表すものであり、一般的なバックアップ動作および書き込みタイミングを示すものである。
【００３０】
図５Ａに示すように、下位ページには偶数ページが、上位ページには奇数ページが対応する。実施の形態に係るＮＡＮＤ型フラッシュメモリは、既に説明した通り、１つの物理的なメモリセルＭＴに対して、複数ビットデータ（多値データ）を記憶することができる。ここでは、２ビットデータのＮＡＮＤ型フラッシュメモリを想定しているので、１ビットデータに対応するページに対して、下位ページと上位ページの２ページ分のデータを記憶することが可能である。
２ビットデータでなく、３ビット以上の複数ビットデータの場合には、下位ページから順に上位ページが複数存在することになる。
【００３１】
しかしながら、上記の１ビットデータに対応するページに対して、下位ページと上位ページの２ページ分のデータを記憶することができるという特徴により、書き込みエラー発生や、書き込み中の途中電源遮断の発生が、図４Ｂのように他のページ（下位ページ）に影響を及ぼしてしまうことがある。言い換えると、下位ページの内容が破壊（消失）されることがある。
一般的には、図６Ａに示すように、あるページ（下位ページ）に既にデータが書かれていて、次に上位ページ（同一のメモリセル）に新たにデータを書き込む場合、その書き込み直前に、既に書かれているデータを別の領域へコピー（バックアップ）を行うことで、データの破壊（消失）を回避している。
【００３２】
この動作により、新たなデータの書き込みに失敗しデータが壊れてしまった場合にも、コピーしたデータを使い復元処理が可能である。
しかし、上記のバックアップは、例えば図６Ａに示すようにフラッシュメモリ０（ＮＡＮＤ型）のページ７（上位ページ）に新たなデータが書き込まれる直前に必ず他のラッシュメモリ１（ＮＡＮＤ型）の特定の領域に対してページ６（下位ページ）の内容をコピーすることにより行われる。この動作のタイミングは図６Ｂに示される。
【００３３】
図６Ｂに示すように、フラッシュメモリ０（ＮＡＮＤ型）からページ６の内容の読み出し、そのデータの出力、つぎにフラッシュメモリ１（ＮＡＮＤ型）へのデータ入力、データ書き込みといったタイミングで一連の処理が行われる。そうすると、フラッシュメモリ１（ＮＡＮＤ型）へのコピー処理が完全に終了するタイミングまでページ７への書き込みは開始しない。したがって図に示すように、いわゆる本来の目的処理以外のところでかかる時間であるオーバーヘッドが発生する。このため、メモリ装置全体としては書き込み処理速度が低下する。ここでは、ページ６とページ７を例として説明したが、下位ページと上位ページの関係においては同様の動作が行われる。
【００３４】
これに対し、本開示の実施の形態である図５Ｃで示される動作タイミングにおいては上記のオーバーヘッドは発生しない。
図５Ｂに示すように、下位ページであるページ６、上位ページであるページ７（同一のメモリセル）に順に新たにデータを書き込む場合、ページ６に書くべきデータをフラッシュメモリ１（ＮＡＮＤ型）の別の領域へコピー（バックアップ）する。別の領域に確保（バックアップ）すること自体は上記と同様である。
このバックアップ動作は、図５Ｃに示すように、目的とするフラッシュメモリ０（ＮＡＮＤ型）のページ６（下位ページ）へのデータの書き込みをするとき、これと同じタイミングで、ページ６（下位ページ）に書き込むべきデータを別のフラッシュメモリ１（ＮＡＮＤ型）の領域に書き込むという方法で行われる。この書き込み終了後にページ７（上位ページ）に対してデータを書き込む。この方法を使用することで、上記の手法と異なり、オーバーヘッドは発生せず、全体の動作スピードを上げることができパフォーマンスを向上させることが可能になる。
また、上記の別のＮＡＮＤ型フラッシュメモリ１は、他のメモリであればよく、ＮＡＮＤ型フラッシュメモリに限るものではない。さらに上記ページ６（下位ページ）の書き込み時には、コントローラ９は少なくとも２つの不揮発性メモリに同時にアクセスできなければならない。
【００３５】
ここではページ６（下位ページ）を例として説明したが、他のページの下位ページにおいても同様の動作が行われる。
また、１つのメモリセルに３ビット以上の複数ビットデータが記録できるＮＡＮＤ型フラッシュメモリの場合には、下位ページに対し複数の上位ページが存在するが、上位ページが存在する限り、その１つ前の下位ページに対する書き込みにおいても上記動作が行われる。したがって、上位ページの存在分、上記オーバーヘッドを短縮できることになり、上位ページが多いほど（１つのメモリセルに記録できるビットデータのビット数が多いほど）スピードアップの効果は大きい。
【００３６】
つぎに上記の実施の形態にかかるバックアップ動作のコントローラ９による処理動作を図７のフローチャートにより説明する。
図７に示すように、まずステップＳ１においてホスト８から書き込みコマンドを受信する。
ステップＳ２において下位ページへの書き込みなのか、上位ページへの書き込みなのか判定する。
【００３７】
ステップＳ２において下位ページへの書き込みの場合には、ステップＳ３に進む。ステップＳ３において、書き込むべきデータを目的とする本来のフラッシュメモリとこのフラッシュメモリ以外の他のフラッシュメモリに同時に書き込む。つぎにステップＳ４に進む。ステップＳ４において、書き込みが正常に終了したかどうか判定する。正常終了の場合、ステップＳ５に進み、下位ページの書き込み動作は正常終了する。
【００３８】
ステップＳ４において、書き込みエラーの場合には、ステップ９に進み下位ページへの再書き込み回数の判定をする。再書き込み回数が所定回数に達していなければステップＳ３に進み再度の書き込みをする。そしてステップＳ７に進み、書き込みが正常であれば、ステップＳ５に進み正常終了する。書き込みがエラーであれば、ステップ９に進み、再書き込みを所定回数繰り返す。
また、ステップＳ９において再書き込み回数が所定回数に達していれば、ステップＳ１０に進みエラー終了する。
【００３９】
ステップＳ２において、上位ページへの書き込みの場合には、ステップＳ６に進む。ステップＳ６において、書き込むべきデータを目的とするフラッシュメモリに書き込む。つぎにステップＳ７に進む。ステップＳ７において、書き込みが正常に終了したかどうか判定する。正常終了の場合、ステップＳ５に進み、上位ページへの書き込み動作は正常終了する。
【００４０】
ステップＳ７において、書き込みエラーの場合には、ステップＳ８に進み上位ページへの再書き込み回数の判定をする。再書き込み回数が所定回数に達していなければ再書き込みのためにステップＳ１１に進み、ここでステップＳ３において他のフラッシュメモリに書き込まれたデータを使って下位ページを復元する。さらにステップＳ６に進み、再度上位ページに書き込むべきデータを目的のフラッシュメモリに書き込む。
ステップ８において、再書き込み回数が所定回数に達していれば、ステップＳ１２に進みエラー終了する。
以上の図７の処理が行われることで、上位ページへの書き込みのときにエラーが発生して書き込みに失敗し、下位ページの内容が破壊（消失）されたとしても、下位ページを適切に復元できることになる。さらに下位ページの書き込みのときには、書き込むべきデータを目的とする本来のフラッシュメモリと他のメモリに同時に書き込むのでオーバーヘッドが発生せず、全体の動作スピードを向上させることができる。
【００４１】
なお本技術は以下のような構成も採ることができる。
（１）１つのメモリセルに複数ビットデータを記録でき、書き込み制御単位としての複数の上記メモリセルに対応して、上記ビット数に相当する数のページを有する複数の不揮発性メモリ部と、
上記複数の不揮発性メモリ部のデータ書込／読出のための制御を行う制御部とを備え、
上記制御部は、
上記複数の不揮発性メモリ部のうち、１の不揮発性メモリ部にデータの書き込みを行う場合、下位ページから上位ページに向かって順にページ単位で書き込むとともに、下位ページに書き込むときには他の不揮発性メモリ部の何れかの領域に同じタイミングで上記下位ページに書き込むべきデータを書き込むように制御するメモリ装置。
（２）上記制御部は、
上記下位ページに書き込みするときは、上記複数の不揮発性メモリのうち、少なくとも２つの不揮発性メモリ部に同時にアクセスできる上記（１）に記載のメモリ装置。
（３）上記複数ビットデータは２ビットである（１）又は（２）に記載のメモリ装置。  （４）上記不揮発性メモリはＮＡＮＤ型フラッシュメモリである上記（１）乃至（３）のいずれかに記載のメモリ装置。
【符号の説明】
【００４２】
１  メモリ装置、２  ３  ４  ５  不揮発性メモリ、６  ＲＡＭ、７  バッファＲＡＭ、８  外部インターフェース、９  ホスト１０
【図１】
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【図２】
2013229086.tif 000004
【図３】
2013229086.tif 000005
【図４】
2013229086.tif 000006
【図５】
2013229086.tif 000007
【図６】
2013229086.tif 000008
【図７】
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