(57)【要約】【課題】コンタクト電極と導電層との間の電気抵抗を低減することができる半導体装置及びその製造方法を提供することである。【解決手段】実施形態に係る半導体装置は、複数の導電層と複数の第１絶縁層が積層された積層体と、導電層に達する複数のコンタクト電極とを備えた半導体装置である。コンタクト電極は積層体の積層方向に延びる柱状部と柱状部の側面を覆うストッパ部と柱状部の下端に設けられ導電層と接する第１接続部とを有している。また、第１接続部の積層方向に直交する方向における断面寸法は柱状部の下端の断面寸法よりも大きくなっている。また、ストッパ部の材料のエッチングレートは第１絶縁層の材料のエッチングレートよりも低くなっている。また、第１接続部の上に設けられた層の材料のエッチングレートは第１絶縁層の材料のエッチングレートよりも低くなっている。【選択図】図４
2013187339.tif 000002
【特許請求の範囲】
【請求項１】
複数の導電層と、複数の第１絶縁層と、がそれぞれ交互に積層された積層体と、それぞれが対応する前記導電層に達する複数のコンタクト電極と、を備えた半導体装置であって、
前記コンタクト電極は、前記積層体の積層方向に延びる柱状部と、前記柱状部の側面を覆うストッパ部と、前記柱状部の下端に設けられ対応する前記導電層と接する第１接続部と、を有し、
前記第１接続部の前記積層方向に直交する方向における断面寸法は、前記柱状部の下端の断面寸法よりも大きく、
前記ストッパ部の材料のエッチングレートは、前記第１絶縁層の材料のエッチングレートよりも低く、
前記第１接続部の上に設けられた層の材料のエッチングレートは、前記第１絶縁層の材料のエッチングレートよりも低い半導体装置。
【請求項２】
複数の導電層と、複数の第１絶縁層と、がそれぞれ交互に積層された積層体と、それぞれが対応する前記導電層に達する複数のコンタクト電極と、を備えた半導体装置であって、
前記コンタクト電極は、前記積層体の積層方向に延びる柱状部と、前記柱状部の側面を覆うストッパ部と、前記柱状部の下端に設けられ対応する前記導電層と接する第１接続部と、を有し、
前記第１接続部の前記積層方向に直交する方向における断面寸法は、前記柱状部の下端の断面寸法よりも大きく、
前記ストッパ部の材料のエッチングレートは、前記第１絶縁層の材料のエッチングレートよりも低い半導体装置。
【請求項３】
前記第１接続部の上に設けられた層の材料のエッチングレートは、前記第１絶縁層の材料のエッチングレートよりも低い請求項２記載の半導体装置。
【請求項４】
前記コンタクト電極は、前記第１接続部から突出し、対応する前記導電層の内部に埋め込まれた第１突出部をさらに備える請求項２または３に記載の半導体装置。
【請求項５】
前記コンタクト電極は、前記第１接続部から突出し、対応する前記導電層を貫通する第２突出部と、
前記第２突出部の下端に設けられ、対応する前記導電層と接する第２接続部と、
をさらに有する請求項２または３に記載の半導体装置。
【請求項６】
前記第２接続部の前記積層方向に直交する方向における断面寸法は、前記柱状部の下端の断面寸法よりも大きい請求項５記載の半導体装置。
【請求項７】
複数の導電層と、複数の第１絶縁層と、がそれぞれ交互に積層された積層体と、それぞれが対応する前記導電層に達する複数のコンタクト電極と、を有する半導体装置の製造方法であって、
前記複数の導電層と、前記複数の第１絶縁層と、をそれぞれ交互に積層する工程と、
それぞれが対応する前記導電層に向けて延びる複数の第１ホールを形成する工程と、
前記複数の第１ホールの内壁にストッパ部となる膜を形成する工程と、
前記複数の第１ホールの底面を貫通して、それぞれが対応する前記導電層に達する複数の第２ホールを形成する工程と、
前記複数の第１ホールの下端と、それぞれが対応する前記導電層と、の間にある前記第２ホールの断面寸法を前記第１ホールの下端の断面寸法よりも大きくする工程と、
前記ストッパ部となる膜の内側と、前記第２ホールの断面寸法を大きくした部分の内部と、に導電性を有する材料を埋め込む工程と、
を備え、
前記複数の第１ホールの内壁にストッパ部となる膜を形成する工程において、
前記第１絶縁層の材料のエッチングレートよりも低いエッチングレートを有する材料を用いて、前記ストッパ部となる膜を形成する半導体装置の製造方法。
【請求項８】
前記複数の第１ホールの底面を貫通して、それぞれが対応する前記導電層に達する複数の第２ホールを形成する工程において、
前記複数の第２ホールを、それぞれが対応する前記導電層の内部に達しさせる請求項７記載の半導体装置の製造方法。
【請求項９】
前記複数の第１ホールの底面を貫通して、それぞれが対応する前記導電層に達する複数の第２ホールを形成する工程において、
前記複数の第２ホールを、それぞれが対応する前記導電層を貫通させ、
前記複数の第１ホールの下端と、それぞれが対応する前記導電層と、の間にある前記第２ホールの断面寸法を前記第１ホールの下端の断面寸法よりも大きくする工程において、
前記複数の第１ホールの下端と、それぞれが対応する前記導電層と、の間にある前記第２ホールの断面寸法と、
前記導電層の下方にある前記第２ホールの断面寸法と、を前記第１ホールの下端の断面寸法よりも大きくする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
複数の導電層と複数の絶縁層とをそれぞれ交互に積層した積層体を有する半導体装置がある。  
この様な半導体装置には、積層した複数の導電層のそれぞれを上層配線と接続するためにコンタクト電極が設けられている。そして、コンタクト電極は、エッチングにより形成されたホールの内部に設けられている。  
ところが、ホールの深さ寸法が長くなるほど下端側の断面寸法が小さくなる傾向がある。そのため、コンタクト電極と導電層との接触面積が小さくなり電気抵抗が増加するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−６０９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、コンタクト電極と導電層との間の電気抵抗を低減することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、複数の導電層と、複数の第１絶縁層と、がそれぞれ交互に積層された積層体と、それぞれが対応する前記導電層に達する複数のコンタクト電極と、を備えた半導体装置である。そして、前記コンタクト電極は、前記積層体の積層方向に延びる柱状部と、前記柱状部の側面を覆うストッパ部と、前記柱状部の下端に設けられ、対応する前記導電層と接する第１接続部と、を有している。また、前記第１接続部の前記積層方向に直交する方向における断面寸法は、前記柱状部の下端の断面寸法よりも大きくなっている。また、前記ストッパ部の材料のエッチングレートは、前記第１絶縁層の材料のエッチングレートよりも低くなっている。また、前記第１接続部の上に設けられた層の材料のエッチングレートは、前記第１絶縁層の材料のエッチングレートよりも低くなっている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置１を例示するための模式斜視図である。
【図２】第１の実施形態に係る半導体装置１に設けられる素子領域１ａの構成を例示するための模式斜視図である。
【図３】シリコンボディ２０が導電層ＷＬ１〜ＷＬ４及び層間の絶縁層２５を貫通する部分の断面を例示するための模式図である。
【図４】（ａ）〜（ｃ）は、本実施形態に係るコンタクト電極について例示するための模式断面図である。
【図５】（ａ）、（ｂ）は、比較例に係るコンタクト電極について例示するための模式断面図である。
【図６】（ａ）〜（ｄ）は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。
【図７】（ａ）、（ｂ）は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。
【図８】（ａ）〜（ｄ）は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。
【図９】（ａ）、（ｂ）は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。
【図１０】（ａ）〜（ｄ）は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。
【図１１】（ａ）、（ｂ）は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。
【図１２】第１の実施形態に係る半導体装置１に設けられる素子領域１ａ１の他の構成を例示するための模式斜視図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
また、以下においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。  
また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【０００８】
[第１の実施形態]  
まず、第１の実施形態に係る半導体装置１について例示する。  
図１は、第１の実施形態に係る半導体装置１について例示するための模式斜視図である。
なお、図１においては、図を見易くするために、絶縁部分については図示を省略している。  
図１に示すように、第１の実施形態に係る半導体装置１は、素子領域１ａとコンタクト領域１ｂとを有する。素子領域１ａは半導体素子が設けられる領域であり、コンタクト領域１ｂは導電層ＷＬ１〜ＷＬ４を上層配線ＵＬと接続するためのコンタクト電極６２が設けられる領域である。  
なお、素子領域１ａに設けられる半導体素子（メモリセル）を駆動するための周辺回路が設けられる周辺回路領域や、上層配線ＵＬなどには既知の技術を適用することができるので説明を省略する。
【０００９】
まず、素子領域１ａの構成について例示する。  
図２は、第１の実施形態に係る半導体装置１に設けられる素子領域１ａの構成を例示するための模式斜視図である。  
図２は、一例として、素子領域１ａに設けられるメモリセルアレイの構成を例示するものである。  
なお、図２においては、図を見易くするために、メモリホール内に形成された絶縁膜以外の絶縁部分については図示を省略している。
【００１０】
図２に示すように、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば、不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の導電層ＷＬ１〜ＷＬ４と、図示しない絶縁層とが交互に積層されている。導電層ＷＬ１〜ＷＬ４の層数は任意であり、本実施形態においては、例えば、４層の場合を例示する。導電層ＷＬ１〜ＷＬ４は、例えば、不純物が添加され導電性を有するシリコン層である。
【００１１】
導電層ＷＬ１〜ＷＬ４は、Ｘ方向に延びる溝によって複数のブロックに分断されている。あるブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば、不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば、不純物が添加され導電性を有するシリコン層である。
【００１２】
ソース側選択ゲートＳＳＧ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬは、例えば、不純物が添加され導電性を有するシリコン層である。あるいは、ソース線ＳＬは金属材料を用いたものとしてもよい。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、図示しない絶縁層を介して複数のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延びている。
【００１３】
基板１０上の前述した積層体には、Ｕ字状のメモリホールが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬ１〜ＷＬ４を貫通しＺ方向に延びるメモリホールが形成されている。そして、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬ１〜ＷＬ４を貫通しＺ方向に延びるメモリホールが形成されている。それら両メモリホールは、バックゲートＢＧ内に形成されＹ方向に延びるメモリホールを介してつながっている。
【００１４】
メモリホールの内部には、Ｕ字状の半導体層としてシリコンボディ２０が設けられている。ドレイン側選択ゲートＤＳＧとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３６が形成されている。各導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間のメモリホールの内壁には、絶縁膜３０が形成されている。バックゲートＢＧとシリコンボディ２０との間のメモリホールの内壁にも、絶縁膜３０が形成されている。絶縁膜３０は、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００１５】
図３は、シリコンボディ２０が導電層ＷＬ１〜ＷＬ４及び層間の絶縁層２５（第１絶縁層の一例に相当する）を貫通する部分の断面を例示するための模式図である。  
導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間には、導電層ＷＬ１〜ＷＬ４側から順に絶縁膜３１、電荷蓄積層３２及び絶縁膜３３が設けられている。絶縁膜３１は導電層ＷＬ１〜ＷＬ４に接し、絶縁膜３３はシリコンボディ２０に接し、絶縁膜３１と絶縁膜３３との間に電荷蓄積層３２が設けられている。
【００１６】
シリコンボディ２０はチャネルとして機能し、導電層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層３２はシリコンボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンボディ２０と各導電層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００１７】
半導体装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積層３２は、電荷（電子）を閉じこめるトラップを多数有し、例えば、シリコン窒化膜からなる。絶縁膜３３は、例えば、シリコン酸化膜からなり、電荷蓄積層３２にシリコンボディ２０から電荷が注入される際、または電荷蓄積層３２に蓄積された電荷がシリコンボディ２０へ拡散する際に電位障壁となる。絶縁膜３１は、例えば、シリコン酸化膜からなり、電荷蓄積層３２に蓄積された電荷が、導電層ＷＬ１〜ＷＬ４へ拡散するのを防止する。
【００１８】
再び図２を参照すると、ドレイン側選択ゲートＤＳＧを貫通するシリコンボディ２０とドレイン側選択ゲートＤＳＧとの間にはゲート絶縁膜３５が設けられ、これらはドレイン側選択トランジスタＤＳＴを構成する。シリコンボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
【００１９】
ソース側選択ゲートＳＳＧを貫通するシリコンボディ２０とソース側選択ゲートＳＳＧとの間にはゲート絶縁膜３６が設けられ、これらはソース側選択トランジスタＳＳＴを構成する。シリコンボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。  
バックゲートＢＧ、このバックゲートＢＧ内に設けられたシリコンボディ２０及びバックゲートＢＧとシリコンボディ２０との間の絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００２０】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ１と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ２と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ３と、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ４が設けられている。  
バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間には、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ５と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ６と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ７と、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ８が設けられている。
【００２１】
ドレイン側選択トランジスタＤＳＴ、メモリセルＭＣ１〜ＭＣ４、バックゲートトランジスタＢＧＴ、メモリセルＭＣ５〜ＭＣ８およびソース側選択トランジスタＳＳＴは、直列接続され、１つのメモリストリングを構成する。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣ１〜ＭＣ８がＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００２２】
次に、コンタクト領域１ｂに設けられるコンタクト電極について例示する。  
図４は、本実施形態に係るコンタクト電極について例示するための模式断面図である。  図５は、比較例に係るコンタクト電極について例示するための模式断面図である。  
図１に示すように、コンタクト領域１ｂは、Ｘ方向において、図２に示す素子領域１ａに隣接して設けられている。そして、コンタクト領域１ｂにも素子領域１ａと同様に、基板１０上に図示しない絶縁層を介してバックゲートＢＧが設けられ、バックゲートＢＧ上に複数の導電層ＷＬ１〜ＷＬ４と、複数の絶縁層２５とがそれぞれ交互に積層されている。また、コンタクト領域１ｂにおいては、導電層ＷＬ１〜ＷＬ４の端部が階段状に形成されている。  
なお、図４、図５においては、一例として、階段状に形成された一つの導電層に接続されるコンタクト電極について例示する。また、図４、図５では、図２で省略した層間の絶縁層を絶縁層２５として表している。絶縁層２５は、例えば、シリコン酸化物から形成することができる。
【００２３】
図４（ａ）に示すように、最上層の絶縁層２５（導電層ＷＬ１の上の絶縁層２５）の上には、絶縁層２４、絶縁層２６、絶縁層２７、絶縁層２８がこの順で積層されている。  
絶縁層２４、絶縁層２７は、例えば、シリコン窒化物から形成することができる。  
絶縁層２６、絶縁層２８は、例えば、シリコン酸化物から形成することができる。
【００２４】
コンタクト電極６０は、絶縁層２５、絶縁層２４、絶縁層２６、絶縁層２７、絶縁層２８からなる積層体の積層方向（Ｚ方向）に延び、導電層ＷＬ１に達している。  
上層配線２９は、絶縁層２８に埋め込まれている。上層配線２９は、導電性を有する材料から形成される。上層配線２９は、例えば、タングステン、銅、ルテニウムなどの埋め込み性に優れた金属などを用いて形成することができる。ただし、上層配線２９の材料は、これらに限定されるわけではなく適宜変更することができる。
【００２５】
コンタクト電極６０には、積層体の積層方向に延びる柱状部６０ａ、接続部６０ｂ（第１接続の一例に相当する）、ストッパ部６０ｃが設けられている。  
柱状部６０ａの上端は上層配線２９と接続され、下端には接続部６０ｂが設けられている。
【００２６】
図４（ａ）に例示をした柱状部６０ａは、上端側から下端側にかけて、積層体の積層方向に直交する方向における断面寸法が徐々に縮小していく逆円錐台状をしているが、これに限定されるわけではない。例えば、上端側から下端側にかけて断面寸法がほぼ一定となっていてもよいし、上端と下端との間で断面寸法が変わることで段が形成されていてもよい。  
接続部６０ｂの下端は、導電層ＷＬ１と接している。
【００２７】
接続部６０ｂの積層体の積層方向に直交する方向における断面寸法Ｌ２は、柱状部６０ａの下端の断面寸法Ｌ１よりも大きくなっている。後述するように、接続部６０ｂは、柱状部６０ａと一体に形成されている。そのため、接続部６０ｂと導電層ＷＬ１との間の電気抵抗は、柱状部６０ａと接続部６０ｂとの間の電気抵抗よりも高くなる。つまり、接続部６０ｂと導電層ＷＬ１との間の電気抵抗を減らすことができれば、コンタクト電極６０に関する電気抵抗を低減させることができる。  
本実施形態においては、接続部６０ｂを設けているので、導電層ＷＬ１に接触する面積を増加させることができる。そのため、接続部６０ｂと導電層ＷＬ１との間の電気抵抗、ひいては、コンタクト電極６０に関する電気抵抗を低減させることができる。  
ストッパ部６０ｃは、柱状部６０ａの側面を覆うように設けられている。
【００２８】
柱状部６０ａと接続部６０ｂとは、導電性を有する材料から形成される。柱状部６０ａと接続部６０ｂとは、例えば、タングステン、銅、ルテニウムなどの埋め込み性に優れた金属などを用いて形成することができる。ただし、柱状部６０ａと接続部６０ｂの材料は、これらに限定されるわけではなく適宜変更することができる。  
ストッパ部６０ｃの材料のエッチングレートは、絶縁層２５の材料のエッチングレートよりも低くなっている。例えば、ストッパ部６０ｃをシリコン窒化物を用いて形成し、絶縁層２５をシリコン酸化物を用いて形成することができる。
【００２９】
ここで、コンタクト電極は、エッチングにより形成されたホールの内部に設けられている。この場合、ホールの深さ寸法が長くなるほど下端側の断面寸法が小さくなる傾向がある。
そのため、図５（ａ）に示すように、逆円錐台状のコンタクト電極１６０が形成され易くなる。この様なコンタクト電極１６０は下端の断面積が小さいため、コンタクト電極１６０と導電層ＷＬ１との間の電気抵抗が高くなる。
【００３０】
この場合、図５（ｂ）に示すように、ウェットエッチング法を用いてコンタクト電極２６０の下端の断面寸法Ｌ１２を大きくすることができる。しかしながら、単にウェットエッチング法を用いてコンタクト電極２６０の下端の断面寸法Ｌ１２を大きくすると、コンタクト電極２６０の上端の断面寸法Ｌ１３も大きくなることになる。コンタクト電極２６０の上端の断面寸法Ｌ１３が大きくなると、隣接するコンタクト電極２６０との間の寸法を大きくしなければならなくなる。そのため、半導体装置１の小型化の妨げとなったり、コンタクト電極２６０の配置に制限が生じたりするおそれがある。
【００３１】
本実施形態においては、柱状部６０ａの側面を覆うようにストッパ部６０ｃを設けている。また、ストッパ部６０ｃの材料のエッチングレートは、絶縁層２５の材料のエッチングレートよりも低くなっている。  
後述するように、接続部６０ｂは、絶縁層２５をエッチングし、絶縁層２５がエッチングされた部分に形成することができる。この場合、ストッパ部６０ｃの材料のエッチングレートは、絶縁層２５の材料のエッチングレートよりも低くなっているので、絶縁層２５をエッチングする際に除去されることがない。そのため、絶縁層２５をエッチングする際に、柱状部６０ａの上端の断面寸法が大きくなることを抑制することができる。  
なお、柱状部６０ａ、接続部６０ｂ、ストッパ部６０ｃなどの形成に関する詳細は後述する。
【００３２】
図４（ｂ）に示すように、コンタクト電極６１には、柱状部６０ａ、接続部６０ｂ、ストッパ部６０ｃ、突出部６１ａ（第１突出部の一例に相当する）が設けられている。  
接続部６０ｂの下端には、突出部６１ａがさらに設けられている。突出部６１ａは、接続部６０ｂの下端から突出し、導電層ＷＬ１の内部に埋め込まれている。  
そして、接続部６０ｂの下面と、突出部６１ａの側面及び下面は、導電層ＷＬ１と接している。  
また、接続部６０ｂと突出部６１ａは、柱状部６０ａと一体に形成されている。突出部６１ａの材料は、接続部６０ｂの材料と同様とすることができる。
【００３３】
本実施形態においては、突出部６１ａをさらに設けているので、導電層ＷＬ１に接触する面積をその分増加させることができる。そのため、接続部６０ｂ及び突出部６１ａと、導電層ＷＬ１との間の電気抵抗、ひいては、コンタクト電極６１に関する電気抵抗をさらに低減させることができる。
【００３４】
図４（ｃ）に示すように、コンタクト電極６２には、柱状部６０ａ、接続部６０ｂ、ストッパ部６０ｃ、突出部６２ａ（第２突出部の一例に相当する）、接続部６２ｂ（第２接続部の一例に相当する）が設けられている。  
接続部６０ｂの下端には、突出部６２ａが設けられている。突出部６２ａは、接続部６０ｂの下端から突出し、導電層ＷＬ１を貫通している。  
突出部６２ａの下端には、導電層ＷＬ１と接する接続部６２ｂが設けられている。  
また、導電層ＷＬ１〜ＷＬ４同士の間には絶縁層２３が設けられている。絶縁層２３は、一対のシリコン酸化層２３ａでシリコン窒化層２３ｂを挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。接続部６２ｂの下面はシリコン窒化層２３ｂと接している。シリコン窒化層２３ｂは、接続部６２ｂを形成する際にストッパ層となる。
【００３５】
接続部６０ｂの下面と、突出部６２ａの側面と、接続部６２ｂの上面とは、導電層ＷＬ１と接している。  
接続部６０ｂ及び接続部６２ｂの積層体の積層方向に直交する方向における断面寸法Ｌ２は、柱状部６０ａの下端の断面寸法Ｌ１よりも大きくなっている。また、接続部６０ｂと突出部６２ａと接続部６２ｂは、柱状部６０ａと一体に形成されている。突出部６２ａ及び接続部６２ｂの材料は、接続部６０ｂの材料と同様とすることができる。  
なお、図４（ｃ）においては、接続部６０ｂ及び接続部６２ｂの積層体の積層方向に直交する方向における断面寸法が同じ場合を例示したが、接続部６０ｂ及び接続部６２ｂの積層体の積層方向に直交する方向における断面寸法は互いに異なるものとなっていてもよい。
【００３６】
本実施形態においては、突出部６２ａと接続部６２ｂをさらに設けているので、導電層ＷＬ１に接触する面積をその分増加させることができる。そのため、接続部６０ｂ、突出部６２ａ、及び接続部６２ｂと、導電層ＷＬ１との間の電気抵抗、ひいては、コンタクト電極６２に関する電気抵抗をさらに低減させることができる。
【００３７】
なお、以上は、コンタクト電極６０、６１、６２と導電層ＷＬ１とに関するものであるが、コンタクト電極６０、６１、６２と導電層ＷＬ２〜ＷＬ４とに関しても同様とすることができる。  
例えば、コンタクト領域１ｂにおいては、積層した複数の導電層ＷＬ１〜ＷＬ４のそれぞれを上層配線と接続するために、積層された導電層ＷＬ１〜ＷＬ４が階段状となっている場合がある。すなわち、導電層ＷＬ１〜ＷＬ４が下層になるほど長くなっている場合がある。
【００３８】
その様な場合には、階段状となっている部分において導電層ＷＬ２〜ＷＬ４が上層にある導電層から突出することで露出した部分に接続部６０ｂ、突出部６１ａ、突出部６２ａ、接続部６２ｂを設けるようにすればよい。  
この場合、接続部６０ｂの上に設けられる層（絶縁層２４）の材料のエッチングレートは、絶縁層２５の材料のエッチングレートよりも低くなる。  
また、例えば、図４（ｃ）に示すように、一対のシリコン酸化層２３ａでシリコン窒化層２３ｂを挟んだ絶縁層２３が設けられている場合であって、積層された導電層ＷＬ１〜ＷＬ４が階段状となっていない場合には、接続対象となる導電層の上にある層を貫通する柱状部６０ａとストッパ部６０ｃを設け、接続対象となる導電層ＷＬ１〜ＷＬ４に接続部６０ｂ、突出部６１ａ、突出部６２ａ、接続部６２ｂを設けるようにすればよい。
【００３９】
この場合、最上層の導電層ＷＬ１に形成される接続部６０ｂの上に設けられる層（絶縁層２４）の材料のエッチングレートは、絶縁層２５の材料のエッチングレートよりも低くなる。  
また、導電層ＷＬ２〜ＷＬ４に形成される接続部６０ｂの上に設けられる層（シリコン窒化層２３ｂ）の材料のエッチングレートは、シリコン酸化層２３ａの材料のエッチングレートよりも低くなる。
【００４０】
[第２の実施形態]  
次に、第２の実施形態に係る半導体装置１の製造方法について例示する。  
前述したように、半導体装置１には、素子領域１ａ、コンタクト領域１ｂ、図示しない周辺回路領域、上層配線などが設けられているが、コンタクト領域１ｂ以外に設けられる要素の形成には既知の技術を適用することができる。そのため、ここでは、主にコンタクト領域１ｂに設けられる要素の形成について例示する。
【００４１】
図６、図７は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。  
なお、図６、図７は、一例として、導電層ＷＬ１に接続するコンタクト電極６０を形成する場合を例示するものである。  
また、図６（ｂ）以降においては、導電層ＷＬ２より下層の図示を省略する。  
まず、図６（ａ）に示すように、基板１０上に絶縁層２１を形成し、絶縁層２１上にバックゲートＢＧを形成する。そして、バックゲートＢＧ上に絶縁層２５と導電層ＷＬ１〜ＷＬ４とを交互に複数積層し、その上に絶縁層２４、絶縁層２６、絶縁層２７、絶縁層２８をこの順で積層する。
【００４２】
絶縁層２１、バックゲートＢＧ、絶縁層２５、導電層ＷＬ１〜ＷＬ４、絶縁層２４、絶縁層２６、絶縁層２７、絶縁層２８の形成は、例えば、ＣＶＤ（chemical vapor deposition）法などを用いて行うことができる。  
この際、絶縁層２１、絶縁層２５、絶縁層２６、絶縁層２８はシリコン酸化物から形成し、絶縁層２４、絶縁層２７はシリコン窒化物から形成し、バックゲートＢＧ、導電層ＷＬ１〜ＷＬ４はボロン（Ｂ）が添加されたシリコンから形成することができる。
【００４３】
続いて、絶縁層２８、絶縁層２７、絶縁層２６、絶縁層２４を貫通し、最上層の絶縁層２５に達するホール６３（第１ホールの一例に相当する）を形成する。  
すなわち、導電層ＷＬ１〜ＷＬ４に接続するコンタクト電極６０を形成する場合には、それぞれが対応する導電層ＷＬ１〜ＷＬ４に向けて延びる複数のホール６３を形成する。  ホール６３の形成は、例えば、フォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて行うことができる。
【００４４】
次に、図６（ｂ）に示すように、ホール６３の内壁を覆うようにストッパ部６０ｃとなる膜４０を形成する。この際、絶縁層２８の上面と、ホール６３の底面にも膜４０が形成される。  
膜４０の形成は、例えば、ＣＶＤ法などを用いて行うことができる。  
この場合、絶縁層２５の材料のエッチングレートよりも低いエッチングレートを有する材料を用いて、ストッパ部６０ｃとなる膜４０を形成する。膜４０は、例えば、シリコン窒化物を用いて形成することができる。
【００４５】
次に、図６（ｃ）に示すように、ＲＩＥ法などを用いて、絶縁層２８の上面とホール６３の底面に形成されている膜４０を除去するとともに、ホール６３の底面を貫通して導電層ＷＬ１に達するホール６４（第２ホールの一例に相当する）を形成する。  
次に、図６（ｄ）に示すように、フォトリソグラフィ法とＲＩＥ法を用いて、上層配線２９を形成するための溝６５を形成する。溝６５を形成することで、ストッパ部６０ｃが形成される。
【００４６】
次に、図７（ａ）に示すように、ホール６４の積層体の積層方向に直交する方向における断面寸法を大きくして接続部６０ｂを形成するための空間６４ａを形成する。  
すなわち、ホール６３の下端と導電層ＷＬ１との間にあるホール６４の断面寸法を、ホール６３の下端の断面寸法よりも大きくする。  
例えば、希フッ酸などを用いたウェットエッチング法を用いて、ホール６４の周りの絶縁層２５を除去することで空間６４ａを形成する。  
この場合、絶縁層２５はシリコン酸化物から形成され、絶縁層２４とストッパ部６０ｃ（膜４０）はシリコン窒化物から形成されているため、絶縁層２４とストッパ部６０ｃは除去されず、絶縁層２５が除去されて空間６４ａが形成される。  
そのため、ストッパ部６０ｃの上端（柱状部６０ａの上端）の断面寸法が大きくなることを抑制することができる。
【００４７】
次に、図７（ｂ）に示すように、溝６５の内部、ストッパ部６０ｃの内側、ホール６４の断面寸法を大きくした部分（空間６４ａ）の内部に導電性を有する材料を埋め込むことで、上層配線２９、柱状部６０ａ、接続部６０ｂを一体に形成する。  
例えば、ＣＶＤ法などを用いて、溝６５の内部、ストッパ部６０ｃの内側、空間６４ａの内部に導電性を有する材料を埋め込み、絶縁層２８の上面に形成された余分な部分をＲＩＥ法などを用いて取り除くことで、上層配線２９、柱状部６０ａ、接続部６０ｂを形成することができる。  
上層配線２９、柱状部６０ａ、接続部６０ｂは、例えば、タングステン、銅、ルテニウムなどの金属から形成することができる。  
以上のようにして、図４（ａ）に例示をしたコンタクト電極６０を形成することができる。
【００４８】
次に、図４（ｂ）に例示をしたコンタクト電極６１を形成する場合について例示をする。
図８、図９は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。  
なお、図８、図９は、一例として、導電層ＷＬ１に接続するコンタクト電極６１を形成する場合を例示するものである。  
また、図８（ｂ）以降においては、導電層ＷＬ２より下層の図示を省略する。  
まず、図８（ａ）に示すように、基板１０上に絶縁層２１を形成し、絶縁層２１上にバックゲートＢＧを形成する。そして、バックゲートＢＧ上に絶縁層２５と導電層ＷＬ１〜ＷＬ４とを交互に複数積層し、その上に絶縁層２４、絶縁層２６、絶縁層２７、絶縁層２８をこの順で積層する。続いて、ホール６３を形成する。  
なお、絶縁層２１、バックゲートＢＧ、絶縁層２５、導電層ＷＬ１〜ＷＬ４、絶縁層２４、絶縁層２６、絶縁層２７、絶縁層２８、ホール６３の形成は、図６（ａ）に例示をしたものと同様とすることができるので、詳細な説明は省略する。
【００４９】
次に、図８（ｂ）に示すように、ホール６３の内壁を覆うようにストッパ部６０ｃとなる膜４０を形成する。  
なお、膜４０の形成は、図６（ｂ）に例示をしたものと同様とすることができるので、詳細な説明は省略する。  
次に、図８（ｃ）に示すように、ＲＩＥ法などを用いて、絶縁層２８の上面とホール６３の底面に形成されている膜４０を除去するとともに、ホール６３の底面を貫通して導電層ＷＬ１の内部に達するホール６６（第２ホールの一例に相当する）を形成する。
【００５０】
次に、図８（ｄ）に示すように、フォトリソグラフィ法とＲＩＥ法を用いて、上層配線２９を形成するための溝６５を形成する。溝６５を形成することで、ストッパ部６０ｃが形成される。  
次に、図９（ａ）に示すように、ホール６６の積層体の積層方向に直交する方向における断面寸法を大きくして接続部６０ｂを形成するための空間６６ａを形成する。また、接続部６０ｂの下端から突出する突出部６１ａを形成するための空間６６ｂを形成する。
【００５１】
例えば、希フッ酸などを用いたウェットエッチング法を用いて、ホール６６の周りの絶縁層２５を除去することで空間６６ａを形成する。  
この場合、絶縁層２５をシリコン酸化物から形成し、絶縁層２４とストッパ部６０ｃ（膜４０）をシリコン窒化物から形成し、導電層ＷＬ１をボロンなどの不純物が添加されたシリコンから形成することができる。そのため、絶縁層２４、ストッパ部６０ｃ、導電層ＷＬ１は除去されず、導電層ＷＬ１と絶縁層２４との間の絶縁層２５が除去されて空間６６ａが形成される。  
また、導電層ＷＬ１の内部に残された空間が空間６６ｂとなる。  
この場合、ストッパ部６０ｃは除去されないので、ストッパ部６０ｃの上端（柱状部６０ａの上端）の断面寸法が大きくなることを抑制することができる。
【００５２】
次に、図９（ｂ）に示すように、溝６５の内部、ストッパ部６０ｃの内側、空間６６ａの内部、空間６６ｂの内部に導電性を有する材料を埋め込むことで、上層配線２９、柱状部６０ａ、接続部６０ｂ、突出部６１ａを一体に形成する。  
例えば、ＣＶＤ法などを用いて、溝６５の内部、ストッパ部６０ｃの内側、空間６６ａの内部、空間６６ｂの内部に導電性を有する材料を埋め込み、絶縁層２８の上面に形成された余分な部分をＲＩＥ法などを用いて取り除くことで、上層配線２９、柱状部６０ａ、接続部６０ｂ、突出部６１ａを形成することができる。  
上層配線２９、柱状部６０ａ、接続部６０ｂ、突出部６１ａは、例えば、タングステン、銅、ルテニウムなどの金属から形成することができる。  
以上のようにして、図４（ｂ）に例示をしたコンタクト電極６１を形成することができる。
【００５３】
次に、図４（ｃ）に例示をしたコンタクト電極６２を形成する場合について例示をする。
図１０、図１１は、コンタクト領域１ｂに設けられる要素の形成について例示するための模式工程断面図である。  
なお、図１０、図１１は、一例として、導電層ＷＬ１に接続するコンタクト電極６２を形成する場合を例示するものである。  
また、図１０（ｂ）以降においては、導電層ＷＬ２より下層の図示を省略する。  
まず、図１０（ａ）に示すように、基板１０上に絶縁層２１を形成し、絶縁層２１上にバックゲートＢＧを形成する。そして、バックゲートＢＧ上に絶縁層２３と導電層ＷＬ１〜ＷＬ４とを交互に複数積層し、その上に絶縁層２５、絶縁層２４、絶縁層２６、絶縁層２７、絶縁層２８をこの順で積層する。続いて、ホール６３を形成する。
【００５４】
この場合、絶縁層２３は、例えば、ＣＶＤ法などを用いて、シリコン酸化層２３ａと、シリコン窒化層２３ｂと、シリコン酸化層２３ａと、をこの順で積層することで形成することができる。  
また、絶縁層２３の代わりに犠牲層を形成し、図示しないホールを介して犠牲層を除去し、図示しないホールを介して犠牲層が除去された部分にシリコン酸化層２３ａを形成し、シリコン酸化層２３ａ同士の間にシリコン窒化層２３ｂを形成するようにしてもよい。この場合、犠牲層は、例えば、不純物が添加されていないポリシリコンから形成することができる。犠牲層の除去には、例えば、コリン水溶液（TMY）などを用いたウェットエッチング法などを用いることができる。シリコン酸化層２３ａ、シリコン窒化層２３ｂの形成には、例えば、原子層堆積法（ＡＬＤ（Atomic Layer Deposition）法）などを用いることができる。
【００５５】
なお、絶縁層２１、バックゲートＢＧ、導電層ＷＬ１〜ＷＬ４、絶縁層２５、絶縁層２４、絶縁層２６、絶縁層２７、絶縁層２８、ホール６３の形成は、図６（ａ）に例示をしたものと同様とすることができるので、詳細な説明は省略する。
【００５６】
次に、図１０（ｂ）に示すように、ホール６３の内壁を覆うようにストッパ部６０ｃとなる膜４０を形成する。  
なお、膜４０の形成は、図６（ｂ）に例示をしたものと同様とすることができるので、詳細な説明は省略する。  
次に、図１０（ｃ）に示すように、ＲＩＥ法などを用いて、絶縁層２８の上面とホール６３の底面に形成されている膜４０を除去するとともに、ホール６３の底面を貫通して導電層ＷＬ１の下の絶縁層２３に設けられたシリコン窒化層２３ｂに達するホール６７（第２ホールの一例に相当する）を形成する。すなわち、ホール６７は、対応する導電層ＷＬ１を貫通し、シリコン窒化層２３ｂに達する。
【００５７】
次に、図１０（ｄ）に示すように、フォトリソグラフィ法とＲＩＥ法を用いて、上層配線２９を形成するための溝６５を形成する。溝６５を形成することで、ストッパ部６０ｃが形成される。  
次に、図１１（ａ）に示すように、ホール６７の積層体の積層方向に直交する方向における断面寸法を大きくして接続部６０ｂを形成するための空間６７ａと、接続部６２ｂを形成するための空間６７ｃを形成する。また、接続部６０ｂの下端から突出する突出部６２ａを形成するための空間６７ｃを形成する。  
すなわち、ホール６３の下端と対応する導電層ＷＬ１との間にあるホール６７の断面寸法と、導電層ＷＬ１の下方にあるホール６７の断面寸法と、をホール６３の下端の断面寸法よりも大きくする。
【００５８】
例えば、希フッ酸などを用いたウェットエッチング法を用いて、ホール６７の周りの絶縁層２５を除去することで空間６７ａを形成する。また、ホール６７の周りのシリコン酸化層２３ａを除去することで空間６７ｂを形成する。  
この場合、絶縁層２５とシリコン酸化層２３ａをシリコン酸化物から形成し、絶縁層２４とストッパ部６０ｃ（膜４０）とシリコン窒化層２３ｂをシリコン窒化物から形成し、導電層ＷＬ１をボロンなどの不純物が添加されたシリコンから形成することができる。そのため、絶縁層２４、ストッパ部６０ｃ、シリコン窒化層２３ｂ、導電層ＷＬ１は除去されず、導電層ＷＬ１と絶縁層２４との間の絶縁層２５が除去されて空間６７ａが形成される。  
また、導電層ＷＬ１とシリコン窒化層２３ｂとの間のシリコン酸化層２３ａが除去されて空間６７ｂが形成される。  
また、導電層ＷＬ１の内部に残された空間が空間６７ｃとなる。  
この場合、ストッパ部６０ｃは除去されないのでストッパ部６０ｃの上端（柱状部６０ａの上端）の断面寸法が大きくなることを抑制することができる。
【００５９】
次に、図１１（ｂ）に示すように、溝６５の内部、ストッパ部６０ｃの内側、空間６７ａの内部、空間６７ｂの内部、空間６７ｃの内部に導電性を有する材料を埋め込むことで、上層配線２９、柱状部６０ａ、接続部６０ｂ、突出部６２ａ、接続部６２ｂを一体に形成する。  
例えば、ＣＶＤ法などを用いて、溝６５の内部、ストッパ部６０ｃの内側、空間６７ａの内部、空間６７ｂの内部、空間６７ｃの内部に導電性を有する材料を埋め込み、絶縁層２８の上面に形成された余分な部分をＲＩＥ法などを用いて取り除くことで、上層配線２９、柱状部６０ａ、接続部６０ｂ、突出部６２ａ、接続部６２ｂを形成することができる。
上層配線２９、柱状部６０ａ、接続部６０ｂ、突出部６２ａ、接続部６２ｂは、例えば、タングステン、銅、ルテニウムなどの金属から形成することができる。  
以上のようにして、図４（ｃ）に例示をしたコンタクト電極６２を形成することができる。
【００６０】
なお、以上は、コンタクト電極６０、６１、６２と導電層ＷＬ１とに関するものであるが、コンタクト電極６０、６１、６２と導電層ＷＬ２〜ＷＬ４とに関しても同様とすることができる。  
例えば、積層した複数の導電層ＷＬ１〜ＷＬ４のそれぞれを上層配線と接続するために、積層された導電層ＷＬ１〜ＷＬ４を階段状に加工し、導電層ＷＬ２〜ＷＬ４が上層にある導電層から突出することで露出した部分に対して接続部６０ｂ、突出部６１ａ、突出部６２ａ、接続部６２ｂを形成するようにすればよい。なお、積層された導電層ＷＬ１〜ＷＬ４を階段状に加工することには既知の技術を適用することができるので、積層された導電層ＷＬ１〜ＷＬ４を階段状に加工することに関する説明は省略する。  
また、積層された導電層ＷＬ１〜ＷＬ４を階段状に加工しない場合には、接続対象となる導電層の上にある層を貫通する柱状部６０ａとストッパ部６０ｃを形成し、接続対象となる導電層ＷＬ１〜ＷＬ４に接続部６０ｂ、突出部６１ａ、突出部６２ａ、接続部６２ｂを形成するようにすればよい。
【００６１】
本実施形態に係る半導体装置の製造方法によれば、コンタクト電極と導電層との間の電気抵抗を低減することができる半導体装置を容易に製造することができる。
【００６２】
図１２は、第１の実施形態に係る半導体装置１に設けられる素子領域１ａ１の他の構成を例示するための模式斜視図である。  
なお、図１２においては、図を見易くするために、絶縁部分の図示は省略し、導電部分のみを表している。  
図２においては、Ｕ字状のメモリストリングを例示したが、図１２に示すようにＩ字状のメモリストリングとすることもできる。  
この構造では、基板１０上にソース線ＳＬが設けられ、その上方にソース側選択ゲート（または下部選択ゲート）ＳＳＧが設けられ、その上方に導電層ＷＬ１〜ＷＬ４が設けられ、最上層の導電層ＷＬ１とビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＤＳＧが設けられている。
【００６３】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６４】
１  半導体装置、１ａ  素子領域、１ｂ  コンタクト領域、１０  基板、２０  シリコンボディ、２５  絶縁層、２３  絶縁層、２３ａ  シリコン酸化層、２３ｂ  シリコン窒化層、２４  絶縁層、２６  絶縁層、２７  絶縁層、２８  絶縁層、２９  上層配線、３０  絶縁膜、３１  絶縁膜、３２  電荷蓄積層、３３  絶縁膜、６０  コンタクト電極、６０ａ  柱状部、６０ｂ  接続部、６０ｃ  ストッパ部、６１  コンタクト電極、６１ａ  突出部、６２  コンタクト電極、６２ａ  突出部、６２ｂ  接続部、ＢＧ  バックゲート、ＷＬ１〜ＷＬ４  導電層
【図１】
2013187339.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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