(57)【要約】【課題】画素特性を向上させるとともにスタンバイリーク電流を抑制することができるようにする。【解決手段】本開示の撮像素子は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域とを備える。本開示は撮像素子、撮像装置、並びに、製造装置および方法に適用することができる。【選択図】図３
2013089707.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域と
を備える撮像素子。
【請求項２】
前記半導体基板の前記周辺回路部の、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜をさらに備える
請求項１に記載の撮像素子。
【請求項３】
半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、
前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜と
を備える撮像素子。
【請求項４】
前記正の固定電荷を有する膜は、プラズマ酸化膜である
請求項３に記載の撮像素子。
【請求項５】
前記半導体基板は、N型である
請求項３に記載の撮像素子。
【請求項６】
前記半導体基板は、P型である
請求項３に記載の撮像素子。
【請求項７】
半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と
を備える撮像素子。
【請求項８】
前記N型領域の形成の際に、成膜された前記N型領域の裏面側に絶縁膜が成膜される
請求項７に記載の撮像素子。
【請求項９】
成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンがさらに成膜され、エッチングが行われた後、前記レジストパターンが剥離される
請求項８に記載の撮像素子。
【請求項１０】
前記半導体基板は、N型である
請求項７に記載の撮像素子。
【請求項１１】
前記半導体基板は、P型である
請求項７に記載の撮像素子。
【請求項１２】
半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、
前記周辺回路部の前記画素部との境界近傍に形成される、前記半導体基板を前記周辺回路部側と前記画素部側とに絶縁する絶縁領域と
を備える撮像素子。
【請求項１３】
前記半導体基板は、N型である
請求項１２に記載の撮像素子。
【請求項１４】
前記半導体基板は、P型である
請求項１２に記載の撮像素子。
【請求項１５】
半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域と
を備える撮像素子と、
前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部と
を備える撮像装置。
【請求項１６】
半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、
前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜と
を備える撮像素子と、
前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部と
を備える撮像装置。
【請求項１７】
半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と
を備える撮像素子と、
前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部と
を備える撮像装置。
【請求項１８】
半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、
前記周辺回路部の前記画素部との境界近傍に形成される、前記半導体基板を前記周辺回路部側と前記画素部側とに絶縁する絶縁領域と
を備える撮像素子と、
前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部と
を備える撮像装置。
【請求項１９】
半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、前記半導体基板および前記配線層の構成を製造する製造部と、
前記製造部により製造された前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜を成膜する固定電荷膜形成部と、
前記固定電荷膜形成部により成膜された前記負の固定電荷を有する膜の裏面側に、絶縁膜を成膜する絶縁膜形成部と、
前記絶縁膜形成部により成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンを成膜するレジストパターン形成部と、
前記レジストパターン形成部により前記レジストパターン成膜後、エッチングを行うエッチング部と、
前記エッチング部によるエッチング後、前記レジストパターンを剥離するレジストパターン剥離部と
を備える製造装置。
【請求項２０】
製造装置の製造方法であって、
製造部が、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、前記半導体基板および前記配線層の構成を製造し、
固定電荷膜形成部が、製造された前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜を成膜し、
絶縁膜形成部が、成膜された前記負の固定電荷を有する膜の裏面側に、絶縁膜を成膜し、
レジストパターン形成部が、成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンを成膜し、
エッチング部が、前記レジストパターン成膜後、エッチングを行い、
レジストパターン剥離部が、前記エッチング後、前記レジストパターンを剥離する
製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像素子、撮像装置、並びに、撮像装置および方法に関し、特に、画素特性を向上させるとともにスタンバイリーク電流を抑制することができるようにした撮像素子、撮像装置、並びに、撮像装置および方法に関する。
【背景技術】
【０００２】
従来、裏面照射型の撮像素子は裏面界面に形成されるP型領域と表面側に形成される周辺回路のP型ウェルとのリーク電流の発生を抑制するために、それらの間に基板より不純物濃度が濃いN型領域を形成してPN接合に逆バイアスがかけられる。
【０００３】
しかしながら、裏面界面のP型領域は画素領域と周辺回路を含めて全面に形成されていると、上記N型領域とのPN接合によって画素領域へ流れ込むリーク電流が発生しスタンバイ電流が増加する恐れがあった。
【０００４】
そこで、周辺回路上の負の固定電荷を持つ膜を除去する方法が考えられた（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−８８４３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、その場合、パターンニングのために膜表面に形成するレジストマスクの形成や、そのレジストマスクの剥離の際に、表面加工が必要になり、画素部に形成される負の固定電荷を有する膜の特性に影響を及ぼしてしまう恐れがあった。
【０００７】
本開示は、このような状況に鑑みてなされたものであり、画素特性を向上させるとともにスタンバイリーク電流を抑制することができるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
本開示の一側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域とを備える撮像素子である。
【０００９】
前記半導体基板の前記周辺回路部の、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜をさらに備えることができる。
【００１０】
本開示の他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜とを備える撮像素子である。
【００１１】
前記正の固定電荷を有する膜は、プラズマ酸化膜であるようにすることができる。
【００１２】
前記半導体基板は、N型であるようにすることができる。
【００１３】
前記半導体基板は、P型であるようにすることができる。
【００１４】
本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域とを備える撮像素子である。
【００１５】
前記N型領域の形成の際に、成膜された前記N型領域の裏面側に絶縁膜が成膜されるようにすることができる。
【００１６】
成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンがさらに成膜され、エッチングが行われた後、前記レジストパターンが剥離されるようにすることができる。
【００１７】
前記半導体基板は、N型であるようにすることができる。
【００１８】
前記半導体基板は、P型であるようにすることができる。
【００１９】
本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記周辺回路部の前記画素部との境界近傍に形成される、前記半導体基板を前記周辺回路部側と前記画素部側とに絶縁する絶縁領域とを備える撮像素子である。
【００２０】
前記半導体基板は、N型であるようにすることができる。
【００２１】
前記半導体基板は、P型であるようにすることができる。
【００２２】
本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置である。
【００２３】
本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置である。
【００２４】
本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置である。
【００２５】
本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、前記周辺回路部の前記画素部との境界近傍に形成される、前記半導体基板を前記周辺回路部側と前記画素部側とに絶縁する絶縁領域とを備える撮像素子と、前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部とを備える撮像装置である。
【００２６】
本開示のさらに他の側面は、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、前記半導体基板および前記配線層の構成を製造する製造部と、前記製造部により製造された前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜を成膜する固定電荷膜形成部と、前記固定電荷膜形成部により成膜された前記負の固定電荷を有する膜の裏面側に、絶縁膜を成膜する絶縁膜形成部と、前記絶縁膜形成部により成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンを成膜するレジストパターン形成部と、前記レジストパターン形成部により前記レジストパターン成膜後、エッチングを行うエッチング部と、前記エッチング部によるエッチング後、前記レジストパターンを剥離するレジストパターン剥離部とを備える製造装置である。
【００２７】
本開示のさらに他の側面は、また、製造装置の製造方法であって、製造部が、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、前記半導体基板および前記配線層の構成を製造し、固定電荷膜形成部が、製造された前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜を成膜し、絶縁膜形成部が、成膜された前記負の固定電荷を有する膜の裏面側に、絶縁膜を成膜し、レジストパターン形成部が、成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンを成膜し、エッチング部が、前記レジストパターン成膜後、エッチングを行い、レジストパターン剥離部が、前記エッチング後、前記レジストパターンを剥離する製造方法である。
【００２８】
本開示の一側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間から周辺回路部と画素部との境界近傍までN型の濃度が濃いN型領域が形成される。
【００２９】
本開示の他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間に形成されるN型の濃度が濃いN型領域と、N型領域と負の固定電荷を有する膜との間に、正の固定電荷を有する膜が形成される。
【００３０】
本開示のさらに他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の画素部との境界近傍以外の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間に、N型の濃度が濃いN型領域が形成される。
【００３１】
本開示のさらに他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の画素部との境界近傍以外の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間に、N型の濃度が濃いN型領域が形成され、さらに、周辺回路部の画素部との境界近傍に、半導体基板を周辺回路部側と画素部側とに絶縁する絶縁領域が形成される。
【００３２】
本開示のさらに他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部に、P型ウェルと裏面界面との間から周辺回路部と画素部との境界近傍までN型の濃度が濃いN型領域が形成され、さらに、被写体の光が光電変換されて得られた被写体の画像の画像信号が画像処理される。
【００３３】
本開示のさらに他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間に、N型の濃度が濃いN型領域が形成され、N型領域と負の固定電荷を有する膜との間に、正の固定電荷を有する膜が形成され、さらに、被写体の光が光電変換されて得られた被写体の画像の画像信号が画像処理される。
【００３４】
本開示のさらに他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の画素部との境界近傍以外の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間に、N型の濃度が濃いN型領域が形成され、さらに、被写体の光が光電変換されて得られた被写体の画像の画像信号が画像処理される。
【００３５】
本開示のさらに他の側面においては、半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の画素部との境界近傍以外の、裏面界面上に、負の固定電荷を有する膜が形成され、半導体基板の周辺回路部の、P型ウェルと裏面界面との間にN型の濃度が濃いN型領域が形成され、周辺回路部の画素部との境界近傍に、半導体基板を周辺回路部側と画素部側とに絶縁する絶縁領域が形成され、さらに、被写体の光が光電変換されて得られた被写体の画像の画像信号が画像処理される。
【００３６】
本開示のさらに他の側面においては、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、半導体基板および配線層の構成が製造され、製造された半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜が成膜され、成膜された負の固定電荷を有する膜の裏面側に、絶縁膜が成膜され、成膜された絶縁膜の裏面側に、周辺回路部の画素部との境界近傍の、負の固定電荷を有する膜と絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンが成膜され、レジストパターン成膜後、エッチングが行われ、そのエッチング後、レジストパターンが剥離される。
【発明の効果】
【００３７】
本開示によれば、入射光を光電変換することができる。特に、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。
【図面の簡単な説明】
【００３８】
【図１】従来のN型基板を用いた裏面照射型のCMOSイメージセンサの主な構成例を示す図である。
【図２】従来のN型基板を用いた裏面照射型のCMOSイメージセンサの他の構成例を示す図である。
【図３】本技術を適用したN型基板を用いた裏面照射型のCMOSイメージセンサの主な構成例を示す図である。
【図４】本技術を適用したN型基板を用いた裏面照射型のCMOSイメージセンサの、他の構成例を示す図である。
【図５】本技術を適用したN型基板を用いた裏面照射型のCMOSイメージセンサの、さらに他の構成例を示す図である。
【図６】本技術を適用したN型基板を用いた裏面照射型のCMOSイメージセンサの、製造工程の概要を説明する図である。
【図７】本技術を適用した製造装置の主な構成例を示すブロック図である。
【図８】製造処理の流れの例を説明するフローチャートである。
【図９】本技術を適用したN型基板を用いた裏面照射型のCMOSイメージセンサの、さらに他の構成例を示す図である。
【図１０】従来のP型基板を用いた裏面照射型のCMOSイメージセンサの主な構成例を示す図である。
【図１１】本技術を適用したP型基板を用いた裏面照射型のCMOSイメージセンサの主な構成例を示す図である。
【図１２】本技術を適用したP型基板を用いた裏面照射型のCMOSイメージセンサの、他の構成例を示す図である。
【図１３】本技術を適用したP型基板を用いた裏面照射型のCMOSイメージセンサの、さらに他の構成例を示す図である。
【図１４】撮像装置の主な構成例を示すブロック図である。
【発明を実施するための形態】
【００３９】
以下、本技術を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（N型基板を用いた裏面照射型のCMOSイメージセンサ）
２．第２の実施の形態（P型基板を用いた裏面照射型のCMOSイメージセンサ）
３．第３の実施の形態（撮像装置）
【００４０】
＜１．第１の実施の形態＞
［N型基板を用いた裏面照射型のCMOSイメージセンサの例］
図１に示されるCMOS（Complementary Metal Oxide Semiconductor）イメージセンサ１０は、従来のN型の半導体基板（N型基板）を用いた裏面照射型のCMOSイメージセンサである。図１においては、CMOSイメージセンサ１０の、画素部２１と周辺回路部２２との境界近傍の、半導体基板１１と配線層１２の断面の構成が示されている。図中上側が表面で、図中下側が裏面である。裏面照射型のCMOSイメージセンサ１０には、裏面側（図中下側）から光が入射する。
【００４１】
N型の半導体基板１１（Nsub）には、画素部２１に、P型の画素ウェル３１が形成され、周辺回路部２２には、P型ウェル３２が形成される。半導体基板１１と配線層１２の間には、素子分離領域３４が形成される。
【００４２】
また、画素特性を向上させるために、半導体基板１１の裏面界面上に、負の固定電荷を有する膜３５が形成される。この負の固定電荷を有する膜３５によって、裏面のシリコン（Si）界面にP型の反転層３６が形成される。また、配線層１２には、半導体基板１１の構成と電気的に接続される配線が形成される。図１においては、その配線を電極端子３７として表している。
【００４３】
このような構成のCMOSイメージセンサ１０では、反転層３６（P型領域）があるために、周辺回路部２２のP型ウェル３２にバイアスが印加されると、リーク電流(Leakage current）が生じる恐れがある。このリーク電流を抑制するために、半導体基板１１の周辺回路部２２の、裏面界面側にN型の濃度が濃いN型領域３３が形成される。
【００４４】
しかしながら、そのN型領域３３にはバイアスが印加されるために、反転層３６とそのN型領域３３との間にPN接合リーク電流が発生する恐れがあった。さらに、そのリーク電流がP型の反転層３６を通じて周辺回路部２２側から画素部２１側へ流れ、スタンバイリーク電流となる恐れがあった。
【００４５】
そのため、特許文献１においては、図２に示されるように、負の固定電荷を有する膜３５の、周辺回路部２２の部分５１を除去する方法が提案された。しかしながら、この方法の場合、負の固定電荷を有する膜３５の周辺回路部２２の部分５１を剥離する際に、レジストマスクを形成したり剥離したりする等、その表面加工を行う工程が必要であった。また、負の固定電荷を有する膜３５の固定電荷の特性は表面の状態に依存するので、そのような表面加工により、負の固定電荷を有する膜３５の、画素部２１の部分における負電荷形成の特性に影響を及ぼす恐れがあった。そして、その影響により、画素特性が低下する恐れがあった。
【００４６】
そこで、本開示においては、画素特性を向上させるとともにスタンバイリーク電流を抑制する方法について説明する。
【００４７】
［方法１：リーク量低減］
スタンバイリーク電流を抑制するためには、周辺回路部から画素部に流れるリーク量を低減させればよい。
【００４８】
図３は、本技術を適用したCMOSイメージセンサの主な構成例を説明する図である。図３に示されるCMOSイメージセンサ１００は、N型基板を用いた裏面照射型のCMOSイメージセンサである。
【００４９】
図３において、CMOSイメージセンサ１００の、画素が形成される画素部１２１と、周辺回路が形成される周辺回路部１２２との境界近傍の、半導体基板１１１と配線層１１２の断面の構成が示されている。図中上側が表面で、図中下側が裏面である。裏面照射型のCMOSイメージセンサ１００には、裏面側（図中下側）から光が入射する。
【００５０】
CMOSイメージセンサ１００の構成は、基本的に図１のCMOSイメージセンサ１０の構成と同様である。すなわち、半導体基板１１１の画素部１２１には、画素ウェル３１と同様のP型の画素ウェル１３１が形成され、周辺回路部１２２には、P型ウェル３２と同様のP型ウェル１３２と、N型領域３３と同様の、N型の濃度が濃いN型領域１３３が形成される。
【００５１】
半導体基板１１１と配線層１１２の間には、素子分離領域１３４が形成される。また、配線層１１２には、半導体基板１１１の構成と電気的に接続される配線が形成される。図３においては、その配線を電極端子１３７として表している。
【００５２】
また、画素特性を向上させるために、半導体基板１１１の裏面界面上に、負の固定電荷を有する膜３５と同様の、負の固定電荷を有する膜１３５が形成される。
【００５３】
ただし、このCMOSイメージセンサ１００の場合、P型ウェル１３２と負の固定電荷を有する膜１３５との間に形成されるN型領域１３３が、そのP型ウェル１３２の部分だけでなく、画素部１２１との境界近傍（境界部分１５１）まで形成されている。
【００５４】
つまり、CMOSイメージセンサ１００は、リークパスとなる負の固定電荷を有する膜３５により生じるP型の反転層領域をN型領域１３３によって狭め、画素ウェル１３１とN型領域１３３とが通常のPNジャンクションが形成され、N型領域１３３が反転層と接合しないように構成されている。
【００５５】
このようにすることにより、CMOSイメージセンサ１００は、N型領域１３３と反転層との間のPN接合リーク電流の発生を抑制する（リーク量を低減させる）ことができる。つまり、CMOSイメージセンサ１００は、周辺回路部１２２の、負の固定電荷を有する膜１３５を残したまま、スタンバイリーク電流の発生を抑制することができる。したがって、CMOSイメージセンサ１００は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。
【００５６】
［方法２：リーク源の低減］
また、スタンバイリーク電流を抑制するために、周辺回路上には反転層（P型領域）の濃度を下げることでN型領域１３３とのPN接合リークを低減するようにしてもよい。
【００５７】
図４は、本技術を適用したCMOSイメージセンサの他の構成例を説明する図である。図４に示される例の場合、CMOSイメージセンサ１００の半導体基板１１１の周辺回路上に、正の固定電荷を有する膜１６１が形成されている。
【００５８】
つまり、裏面界面に負の固定電荷を有する膜１３５を形成する前に、周辺回路部１２２にのみ正の固定電荷を有する膜１６１をバッファ膜として形成する。その後、負の固定電荷を有する膜１３５を形成することにより、負の固定電荷を有する膜１３５と裏面界面との間に正の固定電荷を有する膜１６１が形成されることになる。このようにすることで、負の固定電荷を有する膜１３５と裏面界面との間の電界が弱くなり裏面界面のＰ型領域（反転層）の正孔濃度を下げることができる。その結果、CMOSイメージセンサ１００は、反転層とN型領域１３３との間のPN接合リーク電流を低減させることができる。
【００５９】
正の固定電荷を有する膜１６１の固定電荷量は、その材質（膜種）と膜厚に依存する。つまり、膜種と膜圧は、負の固定電荷による裏面界面のシリコン表面との間の電界を弱められるように決定すれば良い。例えば、400℃以下の低温で成膜されるプラズマ酸化膜を正の固定電荷を有する膜１６１としてもよい。
【００６０】
このような強い正の固定電荷を有する膜１６１が周辺回路部１２２のみに形成されることにより、その裏面界面がN型になり、N型領域１３３と、負の固定電荷を有する膜１３５による裏面界面のP型領域との間の接合そのものがなくなる。
【００６１】
したがって、CMOSイメージセンサ１００は、N型領域１３３と反転層との間のPN接合リーク電流の発生を抑制する（リーク量を低減させる）ことができる。つまり、CMOSイメージセンサ１００は、この場合も、周辺回路部１２２の、負の固定電荷を有する膜１３５を残したまま、スタンバイリーク電流の発生を抑制することができる。したがって、CMOSイメージセンサ１００は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。
【００６２】
［方法３：リークパス除去］
また、スタンバイリーク電流を抑制するために、裏面界面に形成されたP型領域（反転層）とその上部のN型領域１３３との間に形成されるPN接合が形成されたとしてもリーク電流が流れるリークパスを形成しないようにしてもよい。
【００６３】
図５は、本技術を適用したCMOSイメージセンサの、さらに他の構成例を説明する図である。図５に示される例の場合、周辺回路部１２２の、画素部１２１との境界近傍の部分（境界部分１７１）のみ、負の固定電荷を有する膜１３５が除去されている。
【００６４】
つまり、この場合のCMOSイメージセンサ１００は、境界部分１７１において、半導体基板１１１の裏面界面にP型領域（反転層）が形成されないようになされている。したがって、周辺回路部１２２のPN接合から画素部１２１へ流れるリークパスが形成されないので、CMOSイメージセンサ１００は、画素部１２１に流れ込むスタンバイリーク電流の発生を抑制することができる。
【００６５】
なお、このような、負の固定電荷を有する膜１３５の、境界部分１７１の除去を、半導体基板１１１のパッド部分（図示せず）を開口するための工程において行うようにする。その場合、後述するように、成膜された負の固定電荷を有する膜１３５の表面（裏面側）に絶縁膜が形成され、負の固定電荷を有する膜１３５の表面が保護される。したがって、CMOSイメージセンサ１００は、工程数を増大させずに製造することができ、かつ、画素特性を向上させることができる。
【００６６】
したがって、CMOSイメージセンサ１００は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。
【００６７】
［方法３：製造］
このようなCMOSイメージセンサ１００の製造方法について説明する。図６にその概要を示す。
【００６８】
CMOSイメージセンサ１００の製造工程において、半導体基板１１１の裏面界面に負の固定電荷を有する膜１３５を成膜した後、図６Ａに示されるように、その成膜された負の固定電荷を有する膜１３５の裏面側に、例えばSiO2等の絶縁膜１８１を成膜する。さらに、その成膜された絶縁膜１８１の裏面側に、周辺回路部１２２の画素部１２１との境界近傍（境界部分１８３）の、負の固定電荷を有する膜１３５と絶縁膜１８１を除去するようなパターンのレジスト膜であるレジストパターン１８２を成膜する。つまり、レジストパターン１８２は、境界部分１８３が開口している。
【００６９】
次に、図６Ｂに示されるように、レジストパターン１８２をマスクとして、ドライエッチング若しくはウェットエッチング等任意の手法により、境界部分１８３の絶縁膜１８１および負の固定電荷を有する膜１３５を除去する。
【００７０】
その後、レジストパターン１８２を剥離する。
【００７１】
図７は、本技術を適用した製造装置の主な構成例を示すブロック図である。図７に示される製造装置２００は、図５のCMOSイメージセンサ１００を製造する装置である。図７に示されるように、製造装置２００は、制御部２０１、裏面照射型イメージセンサ製造部２１１、固定電荷膜形成部２１２、絶縁膜形成部２１３、レジストパターン形成部２１４、エッチング部２１５、およびレジスト剥離部２１６を有する。
【００７２】
制御部２０１は、例えば、CPU（Central Processing Unit）、ROM（Read Only Memory）、およびRAM（Random Access Memory）等を有し、その他の各部を制御し、CMOSイメージセンサ１００の製造に関する処理を行う。例えば、制御部２０１のCPUは、ROMに記憶されているプログラムに従って各種の処理を実行する。また、CPUは、記憶部２２３からRAMにロードされたプログラムに従って各種の処理を実行する。RAMにはまた、CPUが各種の処理を実行する上において必要なデータなども適宜記憶される。
【００７３】
裏面照射型イメージセンサ製造部２１１は、制御部２０１により制御され、裏面照射型のCMOSイメージセンサ１００の半導体基板１１１および配線層１１２の部分を製造する。
【００７４】
固定電荷膜形成部２１２は、制御部２０１により制御され、裏面照射型イメージセンサ製造部２１１において製造されたCMOSイメージセンサ１００の半導体基板１１１の裏面界面に、負の固定電荷を有する膜１３５を形成する。
【００７５】
絶縁膜形成部２１３は、制御部２０１により制御され、固定電荷膜形成部２１２により形成された負の固定電荷を有する膜１３５の表面（裏面側）に、絶縁膜１８１を形成する。
【００７６】
レジストパターン形成部２１４は、制御部２０１により制御され、絶縁膜形成部２１３により形成された絶縁膜１８１の表面（裏面側）に、レジストパターン１８２を形成する。
【００７７】
エッチング部２１５は、制御部２０１により制御され、レジストパターン形成部２１４によりレジストパターン１８２が形成されたCMOSイメージセンサ１００の裏面側からドライエッチング若しくはウェットエッチングを行う。これにより、境界部分１８３の、負の固定電荷を有する膜１３５および絶縁膜１８１が除去される。
【００７８】
レジスト剥離部２１６は、制御部２０１により制御され、エッチング部２１５により、境界部分１８３の、負の固定電荷を有する膜１３５および絶縁膜１８１が除去されたCMOSイメージセンサ１００から、レジストパターン１８２を剥離する。
【００７９】
制御部２０１には、キーボード、マウス、タッチパネルなどよりなる入力部２２１が接続されている。制御部２０１にはまた、CRT（Cathode Ray Tube）ディスプレイやLCD（Liquid Crystal Display）等のディスプレイ、並びにスピーカなどよりなる出力部２２２も接続されている。制御部２０１にはさらに、フラッシュメモリ等SSD（Solid State Drive）やハードディスクなどよりなる記憶部２２３も接続されている。制御部２０１にはまた、有線LAN（Local Area Network）や無線LANのインタフェースやモデムなどよりなる通信部２２４も接続されている。通信部２２４は、インターネットを含むネットワークを介しての通信処理を行う。
【００８０】
制御部２０１にはさらに、必要に応じてドライブ２２５が接続され、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア２３１がそのドライブ２２５に適宜装着される。そして、そのドライブ２２５を介してリムーバブルメディア２３１から読み出されたコンピュータプログラムが、必要に応じて記憶部２２３にインストールされる。
【００８１】
図８のフローチャートを参照して、このような制御部２０１により実行される、図５のCMOSイメージセンサ１００を製造する製造処理の流れの例を説明する。
【００８２】
製造処理が開始されると、ステップＳ１０１において、制御部２０１は、裏面照射型イメージセンサ製造部２１１を制御し、CMOSイメージセンサ１００の半導体基板１１１および配線層１１２の構成を製造させる。
【００８３】
ステップＳ１０２において、制御部２０１は、固定電荷膜形成部２１２を制御し、ステップＳ１０１において製造されたCMOSイメージセンサ１００の半導体基板１１１の裏面界面に、負の固定電荷を有する膜１３５を形成させる。
【００８４】
ステップＳ１０３において、制御部２０１は、絶縁膜形成部２１３を制御し、ステップＳ１０２において形成された負の固定電荷を有する膜１３５の表面に、絶縁膜１８１を形成させる。
【００８５】
ステップＳ１０４において、制御部２０１は、レジストパターン形成部２１４を制御し、ステップＳ１０３において形成された絶縁膜１８１の表面に、レジストパターン１８２を形成させる。
【００８６】
ステップＳ１０５において、制御部２０１は、エッチング部２１５を制御し、ステップＳ１０４の処理によりレジストパターン１８２が形成されたCMOSイメージセンサ１００の裏面側からエッチングを行い、境界部分１８３の、負の固定電荷を有する膜１３５および絶縁膜１８１を除去させる。
【００８７】
ステップＳ１０６において、制御部２０１は、レジスト剥離部２１６を制御し、ステップＳ１０５の処理により境界部分１８３の、負の固定電荷を有する膜１３５および絶縁膜１８１が除去されたCMOSイメージセンサ１００から、レジストパターン１８２を剥離させる。
【００８８】
レジストパターン１８２を剥離すると、制御部２０１は、製造処理を終了する。その後、カラーフィルタやオンチップレンズ等が形成され、CMOSイメージセンサ１００が製造される。
【００８９】
このようにすることにより、製造装置２００は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができるCMOSイメージセンサ１００を製造することができる。
【００９０】
［方法４：リークパス絶縁］
裏面界面に形成されたP型領域（反転層）とその上部のN型領域１３３との間に形成されるPN接合が形成されたとしてもリーク電流が流れるリークパスを形成しないようにする他の方法について説明する。
【００９１】
図９は、本技術を適用したCMOSイメージセンサの、さらに他の構成例を説明する図である。図９に示される例の場合、周辺回路部１２２の、画素部１２１との境界近傍に、絶縁領域２５１が形成されている。この絶縁領域２５１は、例えば、SiO2等の絶縁物よりなり、半導体基板１１１を画素部１２１側と周辺回路部１２２側とに絶縁する。
【００９２】
つまり、CMOSイメージセンサ１００は、裏面界面のP型領域（反転層）が画素との間で絶縁領域２５１によって絶縁されているため、周辺回路上にPN接合が形成されても、そこで発生したリーク電流が画素部１２１に流れ込むのを防ぐことができる。
【００９３】
したがって、CMOSイメージセンサ１００は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。
【００９４】
さらに、画素部１２１と周辺回路部１２２との間を物理的に絶縁することになるため、電気的に絶縁するよりも短い距離で絶縁することが可能となり、チップ全体のサイズも縮める効果があり、歩留まりを向上させる効果がある。
【００９５】
以上の各方法の内、図９を参照して説明した絶縁領域２５１を設けてリークパスを絶縁する方法４が最も確実にリーク電流の発生を抑制することができる。また、図５を参照して説明した境界部分１７１の負の固定電荷を有する膜１３５を除去する方法３は、方法４の次に、より確実にリーク電流の発生を抑制することができる。さらに、図４を参照して説明した正の固定電荷を有する膜１６１を形成する方法２は、方法３の次にリーク電流の発生を抑制することができる。また、図３を参照して説明した境界部分１５１にN型領域１３３を形成する方法１は、方法２の次にリーク電流の発生を抑制することができる。
【００９６】
ただし、その中で方法１が最も工程数の増大を抑制し、かつ、製造の難易度が低い。すなわち、方法１が製造コストの増大を最も抑制することができる。また、方法２は、方法１の次に製造コストの増大を抑制することができる。さらに、方法３は、方法２の次に製造コストの増大を抑制することができる。また、方法４は、方法３の次に製造コストの増大を抑制することができる。
【００９７】
なお、方法１と方法２を併用するようにしてもよい。その場合、方法１若しくは方法２を単独で行う場合よりも、リーク電流の発生を、より大きく抑制することができる。
【００９８】
＜２．第２の実施の形態＞
［P型基板を用いた裏面照射型のCMOSイメージセンサの例］
図１０は、P型基板を用いた裏面照射型のCMOSイメージセンサの例を説明する図である。
【００９９】
図１０に示されるCMOSイメージセンサ３００は、従来のP型基板を用いた裏面照射型のCMOSイメージセンサである。図１０においては、CMOSイメージセンサ３００の、画素部３２１と周辺回路部３２２との境界近傍の、半導体基板３１１と配線層３１２の断面の構成が示されている。図中上側が表面で、図中下側が裏面である。裏面照射型のCMOSイメージセンサ３００には、裏面側（図中下側）から光が入射する。
【０１００】
P型の半導体基板３１１（Psub）には、画素部３２１に、P型の画素ウェル３３１が形成され、周辺回路部３２２には、P型ウェル３３２が形成される。そのP型ウェル３３２を囲むようにN型ウェル３３３が形成される。半導体基板３１１と配線層３１２の間には、素子分離領域３３４が形成される。また、配線層３１２には、半導体基板３１１の構成と電気的に接続される配線が形成される。図１０においては、その配線を電極端子３３７として表している。
【０１０１】
さらに、画素特性を向上させるために、半導体基板３１１の裏面界面上に、負の固定電荷を有する膜３３５が形成される。
【０１０２】
第１の実施の形態において説明した本技術は、このような構成のP型の半導体基板を用いたCMOSイメージセンサにも適用することができ、N型の半導体基板を用いたCMOSイメージセンサの場合と同様の効果を得ることができる。
【０１０３】
［方法１：リーク源の低減］
例えば、図４を参照して説明した第１の実施の形態の方法２の場合と同様に、正の固定電荷を有する膜を形成することにより、スタンバイリーク電流を抑制するために、周辺回路上には反転層（P型領域）の濃度を下げることでN型領域１３３とのPN接合リークを低減するようにしてもよい。
【０１０４】
図１１は、本技術を適用したCMOSイメージセンサの主な構成例を説明する図である。図１１に示されるCMOSイメージセンサ４００は、P型基板を用いた裏面照射型のCMOSイメージセンサである。
【０１０５】
図１１には、CMOSイメージセンサ４００の、画素部４２１と周辺回路部４２２との境界近傍の、半導体基板４１１と配線層４１２の断面の構成が示されている。図中上側が表面で、図中下側が裏面である。裏面照射型のCMOSイメージセンサ４００には、裏面側（図中下側）から光が入射する。
【０１０６】
CMOSイメージセンサ４００の構成は、基本的に図１０のCMOSイメージセンサ３００の構成と同様である。すなわち、半導体基板４１１の画素部４２１には、画素ウェル３３１と同様のP型の画素ウェル４３１が形成され、周辺回路部４２２には、P型ウェル３３２と同様のP型ウェル４３２と、N型ウェル３３３と同様の、N型の濃度が濃いN型ウェル４３３が形成される。
【０１０７】
半導体基板４１１と配線層４１２の間には、素子分離領域４３４が形成される。また、配線層４１２には、半導体基板４１１の構成と電気的に接続される配線が形成される。図１１においては、その配線を電極端子４３７として表している。
【０１０８】
さらに、画素特性を向上させるために、半導体基板４１１の裏面界面上に、負の固定電荷を有する膜３３５と同様の、負の固定電荷を有する膜４３５が形成される。
【０１０９】
図１１に示される例の場合、CMOSイメージセンサ４００の半導体基板４１１の周辺回路上に、正の固定電荷を有する膜１６１と同様の、正の固定電荷を有する膜４６１が形成されている。
【０１１０】
つまり、裏面界面に負の固定電荷を有する膜４３５を形成する前に、周辺回路部４２２にのみ正の固定電荷を有する膜４６１をバッファ膜として形成する。その後、負の固定電荷を有する膜４３５を形成することにより、負の固定電荷を有する膜４３５と裏面界面との間に正の固定電荷を有する膜４６１が形成されることになる。このようにすることで、負の固定電荷を有する膜４３５と裏面界面との間の電界が弱くなり裏面界面のＰ型領域（反転層）の正孔濃度を下げることができる。その結果、CMOSイメージセンサ１００は、反転層とN型ウェル４３３との間のPN接合リーク電流を低減させることができる。
【０１１１】
つまり、CMOSイメージセンサ１００は、第１の実施の形態の方法２の場合とどうように、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。
【０１１２】
［方法２：リークパス除去］
また、図５を参照して説明した第１の実施の形態の方法３の場合と同様に、周辺回路部１２２の、画素部１２１との境界近傍の部分のみ、負の固定電荷を有する膜４３５を除去し、リーク電流が流れるリークパスを形成しないようにしてもよい。
【０１１３】
図１２に示される例の場合、CMOSイメージセンサ４００は、周辺回路部４２２の、画素部４２１との境界近傍の部分（境界部分４７１）のみ、負の固定電荷を有する膜４３５が除去されている。
【０１１４】
つまり、この場合のCMOSイメージセンサ４００は、境界部分４７１において、半導体基板１１１の裏面界面にP型領域（反転層）が形成されないようになされている。したがって、周辺回路部４２２のPN接合から画素部４２１へ流れるリークパスが形成されないので、CMOSイメージセンサ４００は、画素部４２１に流れ込むスタンバイリーク電流の発生を抑制することができる。
【０１１５】
なお、このような、負の固定電荷を有する膜４３５の、境界部分４７１の除去は、図６乃至図８を参照して説明した第１の実施の形態の場合と同様の方法で行うことができる。したがって、CMOSイメージセンサ４００は、工程数を増大させずに製造することができ、かつ、画素特性を向上させることができる。
【０１１６】
したがって、CMOSイメージセンサ４００は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。
【０１１７】
［方法３：リークパス絶縁］
さらに、図９を参照して説明した第１の実施の形態の方法４の場合と同様に、リーク電流が流れるリークパスを絶縁領域により絶縁するようにしてもよい。
【０１１８】
図１３は、本技術を適用したCMOSイメージセンサの、さらに他の構成例を説明する図である。図１３に示される例の場合、周辺回路部４２２の、画素部４２１との境界近傍に、絶縁領域２５１と同様の絶縁領域４８１が形成されている。この絶縁領域４８１は、例えば、SiO2等の絶縁物よりなり、半導体基板４１１および負の固定電荷を有する膜４３５を、画素部４２１側と周辺回路部４２２側とに絶縁する。
【０１１９】
このようにすることにより、CMOSイメージセンサ４００は、裏面界面のP型領域（反転層）が画素との間で絶縁領域４８１によって絶縁されているため、周辺回路上にPN接合が形成されても、そこで発生したリーク電流が画素部４２１に流れ込むのを防ぐことができる。
【０１２０】
したがって、CMOSイメージセンサ４００は、画素特性を向上させるとともにスタンバイリーク電流を抑制することができる。
【０１２１】
さらに、画素部４２１と周辺回路部４２２との間を物理的に絶縁することになるため、電気的に絶縁するよりも短い距離で絶縁することが可能となり、チップ全体のサイズも縮める効果があり、歩留まりを向上させる効果がある。
【０１２２】
＜３．第３の実施の形態＞
［撮像装置］
図１４は、本技術を適用した撮像装置の構成例を示す図である。図１４に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
【０１２３】
図１４に示されるように撮像装置６００は、光学部６１１、CMOSセンサ６１２、A/D変換部６１３、A/D変換器６１３、操作部６１４、制御部６１５、画像処理部６１６、表示部６１７、コーデック処理部６１８、および記録部６１９を有する。
【０１２４】
光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSセンサ６１２に供給する。
【０１２５】
CMOSセンサ６１２は、第１の実施の形態および第２の実施の形態において説明した構造を有する撮像素子であり、入射光を光電変換して画素毎の信号（画素信号）をA/D変換部６１３に供給する。
【０１２６】
A/D変換器６１３は、CMOSセンサ６１２から、所定のタイミングで供給された画素信号を、デジタルデータ（画像データ）に変換し、所定のタイミングで順次、画像処理部６１６に供給する。
【０１２７】
操作部６１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部６１５に供給する。
【０１２８】
制御部６１５は、操作部６１４により入力されたユーザの操作入力に対応する信号に基づいて、光学部６１１、CMOSセンサ６１２、A/D変換器６１３、画像処理部６１６、表示部６１７、コーデック処理部６１８、および記録部６１９の駆動を制御し、各部に撮像に関する処理を行わせる。
【０１２９】
画像処理部６１６は、A/D変換器６１３から供給された画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１６は、画像処理を施した画像データを表示部６１７およびコーデック処理部６１８に供給する。
【０１３０】
表示部６１７は、例えば、液晶ディスプレイ等として構成され、画像処理部６１６から供給された画像データに基づいて、被写体の画像を表示する。
【０１３１】
コーデック処理部６１８は、画像処理部６１６から供給された画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記録部６１９に供給する。
【０１３２】
記録部６１９は、コーデック処理部６１８からの符号化データを記録する。記録部６１９に記録された符号化データは、必要に応じて画像処理部６１６に読み出されて復号される。復号処理により得られた画像データは、表示部６１７に供給され、対応する画像が表示される。
【０１３３】
以上のように、撮像装置６００は、本技術を適用したCMOSセンサ６１２（撮像素子）を有するので、スタンバイリーク電流を抑制することができ、撮像して得られる撮像画像の画質を向上させることができる。
【０１３４】
なお、本技術を適用した撮像素子を備える撮像装置は、上述した構成に限らず、他の構成であってもよい。
【０１３５】
以上に説明した各装置は、それぞれ、上述した以外の構成を含むようにしてももちろんよい。また、１つの装置としてだけでなく、複数の装置よりなるシステムとして構成されるようにしてもよい。
【０１３６】
上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
【０１３７】
この記録媒体は、例えば、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア２３１（図７）により構成される。このリムーバブルメディア２３１には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。また、上述した記録媒体は、このようなリムーバブルメディア２３１だけでなく、装置本体に予め組み込まれた状態でユーザに配信される、プログラムが記録されている制御部２０１（図７）のROMや、記憶部２２３（図７）に含まれるハードディスクなどにより構成されるようにしてもよい。
【０１３８】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【０１３９】
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１４０】
また、本明細書において、システムとは、複数のデバイス（装置）により構成される装置全体を表すものである。
【０１４１】
また、以上において、１つの装置（または処理部）として説明した構成が、複数の装置（または処理部）として構成されるようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成が、まとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成が付加されるようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部が他の装置（または他の処理部）の構成に含まれるようにしてもよい。つまり、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０１４２】
なお、本技術は以下のような構成も取ることができる。
（１）  半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域と
を備える撮像素子。
（２）  前記半導体基板の前記周辺回路部の、前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜をさらに備える
前記（１）に記載の撮像素子。
（３）  半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、
前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜と
を備える撮像素子。
（４）  前記正の固定電荷を有する膜は、プラズマ酸化膜である
前記（３）に記載の撮像素子。
（５）  前記半導体基板は、N型である
前記（３）または（４）に記載の撮像素子。
（６）  前記半導体基板は、P型である
前記（３）または（４）に記載の撮像素子。
（７）  半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と
を備える撮像素子。
（８）  前記N型領域の形成の際に、成膜された前記N型領域の裏面側に絶縁膜が成膜される
前記（７）に記載の撮像素子。
（９）  成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンがさらに成膜され、エッチングが行われた後、前記レジストパターンが剥離される
前記（８）に記載の撮像素子。
（１０）  前記半導体基板は、N型である
前記（７）乃至（９）のいずれかに記載の撮像素子。
（１１）  前記半導体基板は、P型である
前記（７）乃至（９）のいずれかに記載の撮像素子。
（１２）  半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、
前記周辺回路部の前記画素部との境界近傍に形成される、前記半導体基板を前記周辺回路部側と前記画素部側とに絶縁する絶縁領域と
を備える撮像素子。
（１３）  前記半導体基板は、N型である
前記（１２）に記載の撮像素子。
（１４）  前記半導体基板は、P型である
前記（１２）に記載の撮像素子。
（１５）  半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間から前記周辺回路部と前記画素部との境界近傍まで形成されるN型の濃度が濃いN型領域と
を備える撮像素子と、
前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部と
を備える撮像装置。
（１６）  半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、
前記N型領域と前記負の固定電荷を有する膜との間に形成される正の固定電荷を有する膜と
を備える撮像素子と、
前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部と
を備える撮像装置。
（１７）  半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と
を備える撮像素子と、
前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部と
を備える撮像装置。
（１８）  半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子であって、
前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の前記画素部との境界近傍以外の、裏面界面上に形成される負の固定電荷を有する膜と、
前記半導体基板の前記周辺回路部の、P型ウェルと前記裏面界面との間に形成されるN型の濃度が濃いN型領域と、
前記周辺回路部の前記画素部との境界近傍に形成される、前記半導体基板を前記周辺回路部側と前記画素部側とに絶縁する絶縁領域と
を備える撮像素子と、
前記撮像素子において、被写体の光が光電変換されて得られた前記被写体の画像の画像信号を画像処理する画像処理部と
を備える撮像装置。
（１９）  半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、前記半導体基板および前記配線層の構成を製造する製造部と、
前記製造部により製造された前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜を成膜する固定電荷膜形成部と、
前記固定電荷膜形成部により成膜された前記負の固定電荷を有する膜の裏面側に、絶縁膜を成膜する絶縁膜形成部と、
前記絶縁膜形成部により成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンを成膜するレジストパターン形成部と、
前記レジストパターン形成部により前記レジストパターン成膜後、エッチングを行うエッチング部と、
前記エッチング部によるエッチング後、前記レジストパターンを剥離するレジストパターン剥離部と
を備える製造装置。
（２０）  製造装置の製造方法であって、
製造部が、半導体基板の表面側に配線層が形成され、裏面側より入射した光を光電変換する裏面照射型の撮像素子の、前記半導体基板および前記配線層の構成を製造し、
固定電荷膜形成部が、製造された前記半導体基板の、画素が形成される画素部、および、周辺回路が形成される周辺回路部の、裏面界面上に形成される負の固定電荷を有する膜を成膜し、
絶縁膜形成部が、成膜された前記負の固定電荷を有する膜の裏面側に、絶縁膜を成膜し、
レジストパターン形成部が、成膜された前記絶縁膜の裏面側に、前記周辺回路部の前記画素部との境界近傍の、前記負の固定電荷を有する膜と前記絶縁膜を除去するようなパターンのレジスト膜であるレジストパターンを成膜し、
エッチング部が、前記レジストパターン成膜後、エッチングを行い、
レジストパターン剥離部が、前記エッチング後、前記レジストパターンを剥離する
製造方法。
【符号の説明】
【０１４３】
１００  CMOSイメージセンサ，  １１１  半導体基板，  １１２  配線層，  １２１  画素部，  １２２  周辺回路部，  １３１  画素ウェル，  １３２  P型ウェル，  １３３  N型領域，  １３４  素子分離領域，  １３５  負の固定電荷を有する膜，  １３７  電極端子，  １６１  正の固定電荷を有する膜，  １８１  絶縁膜，  １８２  レジストパターン，  ２００  製造装置，  ２０１  制御部，  ２５１  絶縁領域，  ３００  CMOSイメージセンサ，  ３１１  半導体基板，  ３１２  配線層，  ３２１  画素部，  ３２２  周辺回路部，  ３３１  画素ウェル，  ３３２  P型ウェル，  ３３３  N型ウェル，  ３３４  素子分離領域，  ３３５  負の固定電荷を有する膜，  ３３６  反転層，  ３３７  電極端子，  ４００  CMOSイメージセンサ，  ４１１  半導体基板，  ４１２  配線層，  ４２１  画素部，  ４２２  周辺回路部，  ４３１  画素ウェル，  ４３２  P型ウェル，  ４３３  N型ウェル，  ４３４  素子分離領域，  ４３５  負の固定電荷を有する膜，  ４３７  電極端子，  ４６１  正の固定電荷を有する膜，  ４８１  絶縁領域，  ６００  撮像装置
【図１】
2013089707.tif 000003
【図２】
2013089707.tif 000004
【図３】
2013089707.tif 000005
【図４】
2013089707.tif 000006
【図５】
2013089707.tif 000007
【図６】
2013089707.tif 000008
【図７】
2013089707.tif 000009
【図８】
2013089707.tif 000010
【図９】
2013089707.tif 000011
【図１０】
2013089707.tif 000012
【図１１】
2013089707.tif 000013
【図１２】
2013089707.tif 000014
【図１３】
2013089707.tif 000015
【図１４】
2013089707.tif 000016