(57)【要約】【課題】本発明は、積層されるチップに形成される貫通ビアの多様な連結構造を含む半導体装置を提供する。【解決手段】半導体装置は、積層される第１および第２チップを備える。第１及び第２チップに垂直な同一線上に位置し、各々第１及び第２チップを貫通して形成される第１ないし第３貫通ビアと、第１チップの第２貫通ビアと連結される第１入出力回路及び第２チップの第２貫通ビアと連結される第２入出力回路とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１及び第２チップが積層される半導体装置において、
前記第１及び第２チップに垂直な同一線上に位置し、各々前記第１及び第２チップを貫通して形成される第１ないし第３貫通ビアと、
前記第１チップの第２貫通ビアと連結される第１入出力回路と、
前記第２チップの第２貫通ビアと連結される第２入出力回路とを備え、
前記第２チップの第２貫通ビアが、前記第１チップの第１貫通ビアと連結される半導体装置。
【請求項２】
前記第１チップの第１貫通ビアが、第１チャンネルと連結され、
前記第２チップが、前記第２入出力回路を介して前記第１チャンネルと通信することを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１チップの第２貫通ビアが、第２チャンネルと連結され、
前記第１チップが、前記第１入出力回路を介して前記第２チャンネルと通信することを特徴とする、請求項２に記載の半導体装置。
【請求項４】
第１ないし第ｎ（ｎは３以上の整数）チップが積層される半導体装置において、
前記第１ないし第ｎチップに垂直な同一線上に位置し、各々前記第１ないし第ｎチップを貫通して形成される第１ないし第ｍ（ｍはｎより大きい整数）貫通ビアと、
前記第１ないし第ｎチップの第ｎ＊ｋ（ｋは自然数）番目の貫通ビアと各々連結される入出力回路を備え、
前記第ｎチップの第ｎ貫通ビアが、第ｎ−１チップの第ｎ−１貫通ビアと連結され、
前記第ｎ−１チップの第ｎ貫通ビアが、第ｎチップの第ｎ＋１貫通ビア及び第ｎ−２チップの第ｎ−１貫通ビアと連結される半導体装置。
【請求項５】
前記第１ないし第ｎチップが、各々独立したチャンネルを通して通信することを特徴とする、請求項４に記載の半導体装置。
【請求項６】
第１ないし第４チップが順番に積層され、前記第１及び第２チップは第１ランクを構成し、前記第３及び第４チップは第２ランクを構成する半導体装置において、
前記第１ないし第４チップに垂直な同一線上に位置し、各々前記第１ないし第４チップを貫通して形成される第１ないし第４貫通ビアと、
前記第１ないし第４チップの第２貫通ビアと連結される入出力回路と、
前記第１ないし第４チップの第４貫通ビアと連結される入出力回路とを備え、
前記第４チップの第４貫通ビアが、前記第３チップの第３貫通ビア、前記第２チップの第２貫通ビア、前記第１チップの第１貫通ビアと順番に連結されて第１チャンネルを形成する半導体装置。
【請求項７】
前記第４チップが前記第４チップの第４貫通ビアと連結された入出力回路を介して、前記第２チップが前記第２チップの第２貫通ビアと連結された入出力回路を介して、前記第１チャンネルと通信することを特徴とする、請求項６に記載の半導体装置。
【請求項８】
前記第３チップの第４貫通ビアが、前記第２チップの第３貫通ビア及び前記第１チップの第２貫通ビアと順番に連結され、前記第３チップの第４貫通ビアと連結された入出力回路及び前記第１チップの第２貫通ビアと連結されて、第２チャンネルを形成することを特徴とする、請求項７に記載の半導体装置。
【請求項９】
前記第３チップが該第３チップの第４貫通ビアと連結された入出力回路を介して、前記第１チップが前記第１チップの第２貫通ビアと連結された入出力回路を介して、前記第２チャンネルと通信することを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
前記第２チップの第４貫通ビアが、前記第１チップの第３貫通ビアと連結されて前記第１チャンネルを形成することを特徴とする、請求項９に記載の半導体装置。
【請求項１１】
前記第２チップが、前記第２チップの第４貫通ビアと連結された入出力回路を介して前記第１チャンネルと通信することを特徴とする、請求項１０に記載の半導体装置。
【請求項１２】
前記第１チップの第４貫通ビアが、前記第２チャンネルを形成することを特徴とする、請求項１１に記載の半導体装置。
【請求項１３】
前記第１チップが、前記第１チップの第４貫通ビアと連結された入出力回路を介して前記第２チャンネルと通信することを特徴とする、請求項１２に記載の半導体装置。
【請求項１４】
前記第１ないし第４チップに垂直な同一線上に位置し、各々前記第１ないし第４チップを貫通して形成される第５及び第６貫通ビアと、
前記第１ないし第４チップの第６貫通ビアと連結された入出力回路とをさらに備え、
前記第４チップの第６貫通ビアが、前記第３チップの第５貫通ビア及び前記第２チップの第４貫通ビアと順番に連結されることを特徴とする、請求項１３に記載の半導体装置。
【請求項１５】
前記第３チップの第６貫通ビアが、前記第２チップの第５貫通ビア及び前記第１チップの第４貫通ビアと順番に連結されることを特徴とする、請求項１４に記載の半導体装置。
【請求項１６】
前記第３及び第４チップの第２貫通ビアと連結される入出力回路が、前記第１ランクを活性化する第１ランク選択信号に応答して非活性化されることを特徴とする、請求項６に記載の半導体装置。
【請求項１７】
前記第１及び第２チップの第６貫通ビアと連結される入出力回路が、前記第２ランクを活性化する第２ランク選択信号に応答して非活性化されることを特徴とする、請求項１４に記載の半導体装置。
【請求項１８】
第１ないし第４チップが順番に積層され、前記第１及び第２チップが第１ランクを構成して、前記第３及び第４チップが第２ランクを構成する半導体装置において、
前記第１ないし第４チップに垂直な同一線上に位置し、各々前記第１ないし第４チップを貫通して形成される第１ないし第３貫通ビアと、
前記第１ないし第４チップの第２貫通ビアと連結される入出力回路とを備え、
前記第４チップの第２貫通ビアが、前記第３チップの第１貫通ビア、前記第２チップの第２貫通ビア及び前記第１チップの第１貫通ビアと順番に連結されて第１チャンネルを形成する半導体装置。
【請求項１９】
前記第４チップが前記第４チップの第２貫通ビアと連結された入出力回路を介して、前記第２チップが前記第２チップの第２貫通ビアと連結された入出力回路を介して、前記第１チャンネルと通信することを特徴とする、請求項１８に記載の半導体装置。
【請求項２０】
前記第４チップの第３貫通ビアが、前記第３チップの第２貫通ビア、第２チップの第３貫通ビア及び前記第１チップの第２貫通ビアと順番に連結されて、第２チャンネルを形成することを特徴とする、請求項１８に記載の半導体装置。
【請求項２１】
前記第３チップが前記第３チップの第２貫通ビアと連結された入出力回路を介して、前記第１チップが前記第１チップの第２貫通ビアと連結された入出力回路を介して、前記第２チャンネルと通信することを特徴とする、請求項２０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するもので、さらに詳しくは貫通ビアを利用する３Ｄ（３−Ｄｉｍｅｎｓｉｏｎａｌ）半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の集積度を高めるために、複数個のチップを積層して、これをパッケージングすることによって集積度を高める方式の３Ｄ（３−Ｄｉｍｅｎｓｉｏｎａｌ）半導体装置が開発された。前記３Ｄ半導体装置は、２つまたはそれ以上のチップを垂直に積層することによって同一の空間における集積度を最大とすることができる。
【０００３】
最近では、積層された複数個のチップをシリコンビア（Ｓｉｌｉｃｏｎ  Ｖｉａ）で貫通させて、あらゆるチップを電気的に連結するＴＳＶ（Ｔｈｒｏｕｇｈ
Ｓｉｌｉｃｏｎ  Ｖｉａ）方式が使われている。ＴＳＶを用いる半導体装置は、それぞれのチップを垂直に貫通して連結するので、ワイヤーを利用してそれぞれのチップを連結する半導体装置よりパッケージ面積をより效率的に減少させることができる。
【０００４】
図１は、従来技術による半導体装置の構成を概略的に示す図である。図１において、前記半導体装置は、４個のチップが積層されて単一半導体装置を構成している。前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）は、第１ないし第４貫通ビア（１１〜１４、２１〜２４、３１〜３４、４１〜４４）を通して互いに電気的に連結される。前記第１ないし第４チップの第１貫通ビア（１１、２１、３１、４１）は、垂直な同一線上に位置して前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）を電気的に連結し、前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）の第２貫通ビア（１２、２２、３２、４２）は、垂直な同一線上に位置して前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）を電気的に連結する。同様に、前記第３及び第４貫通ビア（１３、２３、３３、４３、１４、２４、３４、４４）も各々、垂直な同一線上に位置して前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）を電気的に連結する。
【０００５】
前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）を貫通して形成されるあらゆる貫通ビアは、入出力回路（１５〜１８、２５〜２８、３５〜３８、４５〜４８）と連結される。それぞれの入出力回路は、チップ選択信号（ＣＳ０〜ＣＳ３）によって活性化の可否（ＯＮ／ＯＦＦ）が決定される。前記第１貫通ビア（１１、２１、３１、４１）は、第４チャンネル（ＣＨ３）を形成して前記第４チップ（ＣＨＩＰ３）と通信経路を形成する。前記第２貫通ビア（１２、２２、３２、４２）は、第３チャンネル（ＣＨ２）を形成して前記第３チップ（ＣＨＩＰ２）と通信経路を形成する。前記第３貫通ビア（１３、２３、３３、４３）は、第２チャンネル（ＣＨ１）を形成して前記第２チップ（ＣＨＩＰ１）と通信経路を形成する。前記第４貫通ビア（１４、２４、３４、４４）は、第１チャンネル（ＣＨ０）を形成して前記第１チップ（ＣＨＩＰ０）と通信経路を形成する。
【０００６】
上述のように、チップとチャンネルとの間に通信を形成するために、前記第１チップ（ＣＨＩＰ０）では、前記第１チップの選択信号（ＣＳ０）に応答して第１チップの第４貫通ビア（１４）と連結された入出力回路（１８）のみが活性化（ＯＮ）する。前記第２チップ（ＣＨＩＰ１）では、前記第２チップの選択信号（ＣＳ１）に応答して前記第２チップの第３貫通ビア（２３）と連結された入出力回路（２７）のみが活性化（ＯＮ）する。同様に、第３チップ及び第４チップ（ＣＨＩＰ２、ＣＨＩＰ３）では、前記第３及び第４チップの選択信号（ＣＳ２、ＣＳ３）に応答して各々第３チップの第２貫通ビア（３２）と連結された入出力回路（３６）及び前記第４チップの第１貫通ビア（４１）と連結された入出力回路（４５）のみが活性（ＯＮ）する。
【０００７】
従来技術による半導体装置は、それぞれの積層されたチップに独立的なチャンネルを割り当て、それぞれのチップは、一つの入出力回路を通して前記チャンネルを形成する。しかし、それぞれのチップは同一な工程によって同一な構造を持つように製造されるので、あらゆるチップに形成されたすべての貫通ビアと連結された入出力回路を含むように製造されるしかない。すなわち、図１のように、それぞれのチップに形成されたあらゆる貫通ビアと同一な数の入出力回路を含むように製造され、積層された以後にはチップの選択信号によって一つの入出力回路のみをアクティブさせて個別的なチャンネルを形成するように構成される。前記半導体装置が実際に動作するとき、それぞれのチップごとに一つの入出力回路を除いた残りの入出力回路は不必要な回路であり、このような不必要な回路が占める面積は半導体装置の集積化にとって不都合に作用する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第７９９９３６７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、積層されるチップに形成される貫通ビアの多様な連結構造を含む半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体装置は、前記第１及び第２チップが積層される半導体装置であって、前記第１及び第２チップに垂直な同一線上に位置し、各々前記第１及び第２チップを貫通して形成される第１ないし第３貫通ビアと、前記第１チップの第２貫通ビアと連結される第１入出力回路と、前記第２チップの第２貫通ビアと連結される第２入出力回路とを備え、前記第２チップの第２貫通ビアが前記第１チップの第１貫通ビアと連結される。
【００１１】
本発明の他の態様に係る半導体装置は、第１ないし第ｎ（ｎは３以上の整数）チップが積層される半導体装置であって、前記第１ないし第ｎチップに垂直な同一線上に位置し、各々前記第１ないし第ｎチップを貫通して形成される第１ないし第ｍ（ｍはｎより大きい整数）貫通ビアと、前記第１ないし第ｎチップの第ｎ＊ｋ（ｋは自然数）番目の貫通ビアと各々連結される入出力回路とを備え、前記第ｎチップの第ｎ貫通ビアが第ｎ−１チップの第ｎ−１貫通ビアと連結され、前記第ｎ−１チップの第ｎ貫通ビアが第ｎチップの第ｎ＋１貫通ビア及び第ｎ−２チップの第ｎ−１貫通ビアと連結される。
【００１２】
本発明の他の態様に係る半導体装置は、第１ないし第４チップが順番に積層され、前記第１及び第２チップが第１ランクを構成し、前記第３及び第４チップが第２ランクを構成する半導体装置であって、前記第１ないし第４チップに垂直な同一線上に位置し、各々前記第１ないし第４チップを貫通して形成される第１ないし第４貫通ビアと、前記第１ないし第４チップの第２貫通ビアと連結される入出力回路と、前記第１ないし第４チップの第４貫通ビアと連結される入出力回路とを備え、前記第４チップの第４貫通ビアが前記第３チップの第３貫通ビア、前記第２チップの第２貫通ビア、前記第１チップの第１貫通ビアと順番に連結されて第１チャンネルを形成する。
【００１３】
本発明の他の態様に係る半導体装置は、第１ないし第４チップが順番に積層され、前記第１及び第２チップが第１ランクを構成し、前記第３及び第４チップが第２ランクを構成する半導体装置であって、前記第１ないし第４チップに垂直な同一線上に位置し、各々前記第１ないし第４チップを貫通して形成される第１ないし第３貫通ビアと、前記第１ないし第４チップの第２貫通ビアと連結される入出力回路とを備え、前記第４チップの第２貫通ビアが前記第３チップの第１貫通ビア、前記第２チップの第２貫通ビア及び前記第１チップの第１貫通ビアと順番に連結されて第１チャンネルを形成する。
【発明の効果】
【００１４】
本発明によると、貫通ビアの増加を最小化しながら不必要な回路を減少させることができる。したがって、チップの面積の効率を増加させて半導体装置の集積化を容易にできる。
【図面の簡単な説明】
【００１５】
【図１】従来技術による半導体装置の構成を概略的に示す図である。
【図２】本発明の一実施形態に係る半導体装置の構成を示す図である。
【図３】図２に図示された半導体装置の技術的な思想を拡張して適用した実施形態による半導体装置の構成を示す図である。
【図４】本発明の異なる実施形態に係る半導体装置の構成を示す図である。
【図５】図４に図示された半導体装置の技術的な思想を拡張して適用した実施形態による半導体装置の構成を示す図である。
【図６】本発明のもう一つの実施形態に係る半導体装置の構成を示す図である。
【図７】図６に図示された半導体装置の技術的な思想を拡張して適用した実施形態による半導体装置の構成を示す図である。
【図８】本発明の実施形態に係る半導体装置で使われることができる貫通ビアの連結方式を概略的に示す図である。
【発明を実施するための形態】
【００１６】
図２は、本発明の一実施形態に係る半導体装置の構成を概略的に示す図である。図２において、前記半導体装置（２）は、第１チップ及び第２チップ（ＣＨＩＰ０、ＣＨＩＰ１）を含む。前記第１及び第２チップ（ＣＨＩＰ０、ＣＨＩＰ１）は、積層されて単一半導体装置（２）を構成する。前記第１チップ（ＣＨＩＰ０）は、前記第１チップ（ＣＨＩＰ０）を貫通して形成される第１及び第２貫通ビア（２１１、２１２）を含む。前記第２チップ（ＣＨＩＰ１）は、前記第２チップ（ＣＨＩＰ１）を貫通して形成される第１及び第２貫通ビア（２２１、２２２）を含む。
【００１７】
前記第１チップの第１貫通ビア（２１１）と前記第２チップの第１貫通ビア（２２１）とは、互いに第１および第２のチップに垂直な同一線上に位置する。前記第１チップの第２貫通ビア（２１２）と前記第２チップの第２貫通ビア（２２２）とは、互いに第１および第２のチップに垂直な同一線上に位置する。本明細書では、貫通ビアは、配置されているチップを貫通して形成され、明確で簡潔な説明のために黒い色の円として図示されている。
【００１８】
前記第１及び第２チップの第２貫通ビア（２１２、２２２）は、各々の入出力回路（２１４、２２４）と連結する。前記入出力回路（２１４、２２４）は、前記第１及び第２チップ（ＣＨＩＰ０、ＣＨＩＰ１）とチャンネルとの間の通信動作を行う回路であり、例えば、データ、アドレス信号またはコマンド信号を入出力するための回路を含むが、これに限定されるものではない。
【００１９】
前記第２チップの第２貫通ビア（２２２）は、前記第１チップの第１貫通ビア（２１１）と連結して第１チャンネル（ＣＨ０）を形成する。前記第１チップの第２貫通ビア（２１２）は、第２チャンネル（ＣＨ１）を形成する。したがって、前記第２チップの第２貫通ビア（２２２）と連結した入出力回路（２２４）は、前記第１チャンネル（ＣＨ０）と連結し、前記第１チップの第２貫通ビア（２１２）と連結した入出力回路（２１４）は、前記第２チャンネル（ＣＨ１）と連結する。前記のような構成を通して、前記半導体装置（２）を構成する複数個のチップは、各々異なるチャンネルを割り当てられることができる。すなわち、前記第１チップ（ＣＨＩＰ０）は前記入出力回路（２１４）を介して前記第２チャンネル（ＣＨ１）と通信でき、前記第２チップ（ＣＨＩＰ１）は前記入出力回路（２２４）を介して前記第１チャンネル（ＣＨ０）と通信できる。
【００２０】
図２において、前記第１及び第２チップ（ＣＨＩＰ０、ＣＨＩＰ１）は、これらチップに垂直な同一線上に位置し、前記第１及び第２チップ（ＣＨＩＰ０、ＣＨＩＰ１）を貫通して形成される第３貫通ビア（２１３、２２３）をさらに含む。前記第２チップの第３貫通ビア（２２３）は、前記第１チップの第２貫通ビア（２１２）と連結することができる。一方、前記第２チップの第１貫通ビア（２２１）及び前記第１チップの第３貫通ビア（２１３）は、異なる構成要素と繋がれないこともある。
【００２１】
本発明の一実施形態に係る半導体装置（２）は、改善された貫通ビアの連結構造を提供することによってチップ面積を改善することができる。すなわち、従来技術に比べて追加的な貫通ビアを使うことによって、あらゆる貫通ビアと連結された入出力回路の構成を除くことができる。図２で示すように、第１及び第２チップの第２貫通ビア（２１２、２２２）と連結された入出力回路（２１４、２２４）のみを具備することによって、それぞれのチップに異なるチャンネルを割り当てることができる。
【００２２】
図３は、図２に図示された半導体装置（２）の技術的な思想を拡張して適用した実施形態に係る半導体装置（３）の構成を示している。図３において、前記半導体装置（３）は、第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）を含む。前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）は、順番に積層されて単一半導体装置（３）を構成する。前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）は、これらチップに垂直な同一線上に位置し、各々前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）を貫通して形成される第１ないし第４貫通ビア（３１１〜３１４、３２１〜３２４、３３１〜３３４、３４１〜３４４）を含む。前記第１ないし第４チップの第４貫通ビア（３１４、３２４、３３４、３４４）は、各々入出力回路（３５１、３５２、３５３、３５４）と連結する。
【００２３】
前記第４チップの第４貫通ビア（３４４）は、前記第３チップの第３貫通ビア（３３３）、前記第２チップの第２貫通ビア（３２２）及び前記第１チップの第１貫通ビア（３１１）と順番に連結して第１チャンネル（ＣＨ０）を形成する。したがって、前記第４チップ（ＣＨＩＰ３）は、前記第４チップの第４貫通ビア（３４４）と連結された入出力回路（３５４）を介して前記第１チャンネル（ＣＨ０）と通信する。
【００２４】
前記第３チップの第４貫通ビア（３３４）は、前記第２チップの第３貫通ビア（３２３）及び前記第１チップの第２貫通ビア（３１２）と順番に連結して第２チャンネル（ＣＨ１）を形成する。したがって、前記第３チップ（ＣＨＩＰ２）は、前記第３チップの第４貫通ビア（３３４）と連結された入出力回路（３５３）を介して前記第２チャンネル（ＣＨ１）と通信する。
【００２５】
前記第２チップの第４貫通ビア（３２４）は、前記第１チップの第３貫通ビア（３１３）と連結して第３チャンネル（ＣＨ２）を形成する。したがって、前記第２チップ（ＣＨＩＰ１）は、前記第２チップの第４貫通ビア（３２４）と連結された入出力回路（３５２）を介して前記第３チャンネル（ＣＨ２）と通信する。
【００２６】
前記第１チップの第４貫通ビア（３１４）は、第４チャンネル（ＣＨ３）を形成し、前記第１チップ（ＣＨＩＰ０）は、前記第１チップの第４貫通ビア（３１４）と連結された入出力回路（３５１）を介して前記第４チャンネル（ＣＨ３）と通信する。
【００２７】
前記第２チップの第１貫通ビア（３２１）、前記第３チップの第１及び第２貫通ビア（３３１、３３２）、前記第４チップの第１ないし第３貫通ビア（３４１〜３４３）は何らの連結も形成しないこともある。
【００２８】
図３において、前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）は、これらチップに垂直な同一線上に位置し、各々前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）を貫通して形成される第５ないし第８貫通ビア（３１５〜３１８、３２５〜３２８、３３５〜３３８、３４５〜３４８）をさらに含む。前記第１ないし第４チップの第８貫通ビア（３１８、３２８、３３８、３４８）は、各々入出力回路（３６１、３６２、３６３、３６４）と連結する。
【００２９】
前記第４チップの第８貫通ビア（３４８）は、前記第３チップの第７貫通ビア（３３７）、第２チップの第６貫通ビア（３２６）及び前記第１チップの第５貫通ビア（３１５）と順番に連結して前記第１チャンネル（ＣＨ０）を形成する。前記第３チップの第８貫通ビア（３３８）は、前記第２チップの第７貫通ビア（３２７）及び第１チップの第６貫通ビア（３１６）と順番に連結して前記第２チャンネル（ＣＨ１）を形成する。前記第２チップの第８貫通ビア（３２８）は、前記第１チップの第７貫通ビア（３１７）と連結して前記第３チャンネル（ＣＨ２）を形成する。前記第１チップの第８貫通ビア（３１８）は、前記第４チャンネル（ＣＨ３）を形成する。
【００３０】
一方、前記第３チップの第４貫通ビア（３３４）は、前記第４チップの第５貫通ビア（３４５）と連結することができる。前記第２チップの第４貫通ビア（３２４）は、前記第３チップの第５貫通ビア（３３５）及び前記第４チップの第６貫通ビア（３４６）と順番に連結することができる。前記第１チップの第４貫通ビア（３１４）は、前記第２チップの第５貫通ビア（３２５）、前記第３チップの第６貫通ビア（３３６）及び前記第４チップの第７貫通ビア（３４７）と順番に連結することができる。
【００３１】
図３には図示されていないが、前記第３チップの第８貫通ビア（３３８）は、前記第４チップ（ＣＨＩＰ３）の第９貫通ビアと連結することができ、前記第２チップの第８貫通ビア（３２８）は、前記第３チップ（ＣＨＩＰ２）の第９貫通ビア及び第４チップ（ＣＨＩＰ３）の第１０貫通ビアと連結することができる。前記第１チップの第８貫通ビア（３１８）は、前記第２チップ（ＣＨＩＰ１）の第９貫通ビア、第３チップ（ＣＨＩＰ２）の第１０貫通ビア及び第４チップ（ＣＨＩＰ３）の第１１貫通ビアと連結することができる。
【００３２】
したがって、本発明の一実施形態に係る半導体装置（３）は、従来技術と比較したとき、４個のチップと通信する４対のチャンネルを形成するためにそれぞれのチップに形成される貫通ビアの数を若干増加させる反面、８個の入出力回路のみを具備すればいいので、回路面積を画期的に改善することができる。
【００３３】
図４は、本発明の異なる実施形態に係る半導体装置の構成を示す図である。図４において、前記半導体装置（４）は、第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）を含み、前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）は順番に積層されて単一半導体装置（４）を構成する。前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）は、これらチップに垂直な同一線上に位置し、各々前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）を貫通して形成される第１ないし第４貫通ビア（４１１〜４１４、４２１〜４２４、４３１〜４３４、４４１〜４４４）を含む。
前記第１ないし第４チップの第２貫通ビア（４１２、４２２、４３２、４４２）は、各々入出力回路（４５１、４５２、４５３、４５４）と連結する。前記第１ないし第４チップの第４貫通ビア（４１４、４２４、４３４、４４４）は、各々入出力回路（４６１、４６２、４６３、４６４）と連結する。
【００３４】
一方、前記第１及び第２チップ（ＣＨＩＰ０、ＣＨＩＰ１）は、第１ランク（ＲＡＮＫ０）を構成し、前記第３及び第４チップ（ＣＨＩＰ３、ＣＨＩＰ４）は第２ランク（ＲＡＮＫ１）を構成する。
【００３５】
前記第４チップの第４貫通ビア（４４４）は、前記第３チップの第３貫通ビア（４３３）、前記第２チップの第２貫通ビア（４２２）及び前記第１チップの第１貫通ビア（４１１）と順番に連結して第１チャンネル（ＣＨ０）を形成する。前記第４チップ（ＣＨＩＰ３）は前記第４チップの第４貫通ビア（４４４）と連結する入出力回路（４６４）を介して、前記第２チップ（ＣＨＩＰ１）は前記第２チップの第２貫通ビア（４２２）と連結する入出力回路（４５２）を介して、前記第１チャンネル（ＣＨ０）と通信する。
【００３６】
前記第３チップの第４貫通ビア（４３４）は、前記第２チップの第３貫通ビア（４２３）及び前記第１チップの第２貫通ビア（４１２）と順番に連結して第２チャンネル（ＣＨ１）を形成する。前記第３チップ（ＣＨＩＰ２）は前記第３チップの第４貫通ビア（４３４）と連結する入出力回路（４６３）を介して、前記第１チップ（ＣＨＩＰ０）は前記第１チップの第２貫通ビア（４１２）と連結する入出力回路（４５１）を介して、前記第２チャンネル（ＣＨ１）と通信する。
【００３７】
前記半導体装置（４）は、前記垂直な同一線上に位置し、各々前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）を貫通して形成される第５及び第６貫通ビア（４１５〜４１６、４２５〜４２６、４３５〜４３６、４４５〜４４６）をさらに含むことができる。前記第１ないし第４チップの第６貫通ビア（４１６、４２６、４３６、４４６）は、各々入出力回路（４７１、４７２、４７３、４７４）と連結する。
【００３８】
前記第４チップの第６貫通ビア（４４６）は、前記第３チップの第５貫通ビア（４３５）、前記第２チップの第４貫通ビア（４２４）及び前記第１チップの第３貫通ビア（４１３）と順番に連結して前記第１チャンネル（ＣＨ０）を形成する。したがって、前記第４チップ（ＣＨＩＰ３）は、前記第４チップの第６貫通ビア（４４６）と連結した入出力回路（４７４）を介して、前記第２チップ（ＣＨＩＰ１）は前記第２チップの第４貫通ビア（４２４）と連結した入出力回路（４６２）を介して、前記第１チャンネル（ＣＨ０）と通信する。
【００３９】
前記第３チップの第６貫通ビア（４３６）は、前記第２チップの第５貫通ビア（４２５）及び前記第１チップの第４貫通ビア（４１４）と連結して前記第２チャンネル（ＣＨ１）を形成する。したがって、前記第３チップ（ＣＨＩＰ２）は、前記第３チップの第６貫通ビア（４３６）と連結した入出力回路（４７３）を介して、前記第１チップ（ＣＨＩＰ０）は前記第１チップの第４貫通ビア（４１４）と連結した入出力回路（４６１）を介して、前記第２チャンネル（ＣＨ１）と通信する。
【００４０】
前記第３及び第４チップの第２貫通ビア（４３２、４４２）と連結した入出力回路（４５３、４５４）は、第１ランク（ＲＡＮＫ０）を活性化する第１ランクの選択信号に応答して非活性化することができる。前記第１及び第２チップの第６貫通ビア（４１６、４２６）と連結した入出力回路（４７１、４７２）は、前記第２ランク（ＲＡＮＫ１）を活性化する第２ランクの選択信号に応答して非活性化することができる。本発明の一実施形態によれば、互いに異なるランクを構成する複数個のチップが複数個の対のチャンネルを形成してもそれぞれのチップに配置される入出力回路の数を最小化できることが理解される。
【００４１】
本発明の一実施形態において、チャンネルは、コマンド信号、アドレス信号、データのような信号を独立的に使うグループを意味し、ランクは、前記コマンド信号、前記アドレス信号、前記データのような信号を共有するグループを意味する。したがって、前記半導体装置は、チャンネルを区分して帯域幅を増加させることができ、ランクを区分して密度（ｄｅｎｓｉｔｙ）を向上させることができる。
【００４２】
図４において、前記第１チップ及び第３チップ（ＣＨＩＰ０、ＣＨＩＰ２）は同一の第２チャンネル（ＣＨ１）が割り当てされ、前記第２チップ及び第４チップ（ＣＨＩＰ１、ＣＨＩＰ３）は同一の第１チャンネル（ＣＨ０）が割り当てされる。また、前記半導体装置（４）は、ランク選択信号に応答して前記第１ランク（ＲＡＮＫ０）と第２ランク（ＲＡＮＫ１）が選択的にアクティブになる。すなわち、前記第１及び第２チップ（ＣＨＩＰ０、ＣＨＩＰ１）の動作と第３及び第４チップ（ＣＨＩＰ２、ＣＨＩＰ３）の動作は選択的に行われる。
【００４３】
また、同一なランクに属するチップは、分離されたチャンネルが割り当てされるので、互いに異なるコマンド信号、アドレス信号、データによって制御される。例えば、第１ランク（ＲＡＮＫ０）がアクティブになったとき、所定のコマンド信号、アドレス信号によって前記第１チップ（ＣＨＩＰ０）に保存されたデータが第２チャンネル（ＣＨ１）を通して出力され、前記所定の信号と異なるコマンド信号、アドレス信号によって前記第２チップ（ＣＨＩＰ１）に保存されたデータが第１チャンネル（ＣＨ０）を通して出力される。また、前記第２ランク（ＲＡＮＫ１）がアクティブになったとき、前記所定のコマンド信号、アドレス信号によって前記第３チップ（ＣＨＩＰ２）に保存されたデータが前記第２チャンネル（ＣＨ１）を通して出力され、前記異なるコマンド信号、アドレス信号によって前記第４チップ（ＣＨＩＰ３）に保存されたデータが第１チャンネル（ＣＨ０）を通して出力される。
【００４４】
前記第１及び第２チャンネル（ＣＨ０、ＣＨ１）は、半導体装置（４）の外部（例えば、コントローラ等）において認識されるときは同一なデータ群（ＤＱ）として判断される。図４において、前記第４チップの第４貫通ビア（４４４）と連結した入出力回路（４６４）及び前記第２チップの第２貫通ビア（４２２）と連結した入出力回路（４５２）と通信する前記第１チャンネル（ＣＨ０）と、前記第３チップの第４貫通ビア（４３４）と連結した入出力回路（４６３）及び前記第１チップの第２貫通ビア（４１２）と連結した入出力回路（４５１）と通信する前記第２チャンネル（ＣＨ１）とは、第１データ群（ＤＱ＜０＞）として判断される。また、前記第４チップの第６貫通ビア（４４６）と連結した入出力回路（４７４）及び前記第２チップの第４貫通ビア（４２４）と連結した入出力回路（４６２）と通信する前記第１チャンネル（ＣＨ０）と、前記第３チップの第６貫通ビア（４３６）と連結した入出力回路（４７３）及び前記第１チップの第４貫通ビア（４１４）と連結した入出力回路（４６１）と通信する前記第２チャンネル（ＣＨ１）とは、第２データ群（ＤＱ＜１＞）として判断される。前記チャンネル及びランクに対する説明は前述された通りであり、また、後述される本発明の一実施形態に係る半導体装置にすべて適用されることができる。
【００４５】
図５は、図４の半導体装置の技術的な思想を拡張して適用した実施形態に係る半導体装置の構成を示す図である。図５において、前記半導体装置（５）は、第１ないし第８チップ（ＣＨＩＰ０〜ＣＨＩＰ７）を含み、前記第１ないし第８チップ（ＣＨＩＰ０〜ＣＨＩＰ７）は、順番に積層されて単一半導体装置（５）を構成する。
【００４６】
前記第１ないし第８チップ（ＣＨＩＰ０〜ＣＨＩＰ７）は、これらチップに垂直な同一線上に位置し、各々前記第１ないし第８チップ（ＣＨＩＰ０〜ＣＨＩＰ７）を貫通して形成される第１ないし第８貫通ビア（５１１〜５１８、５２１〜５２８、５３１〜５３８、５４１〜５４８、５５１〜５５８、５６１〜５６８、５７１〜５７８、５８１〜５８８）を含む。
【００４７】
前記第１ないし第８チップの第４貫通ビア（５１４、５２４、５３４、５４４、５５４、５６４、５７４、５８４）は、各々入出力回路（５０１１、５０１２、５０１３、５０１４、５０１５、５０１６、５０１７、５０１８）と連結する。前記第１ないし第８チップの第８貫通ビア（５１８、５２８、５３８、５４８、５５８、５６８、５７８、５８８）は、各々入出力回路（５０２１、５０２２、５０２３、５０２４、５０２５、５０２６、５０２７、５０２８）と連結する。前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）は第１ランク（ＲＡＮＫ０）を構成し、前記第５ないし第８チップ（ＣＨＩＰ４〜ＣＨＩＰ７）は第２ランク（ＲＡＮＫ１）を構成する。
【００４８】
前記第８チップの第８貫通ビア（５８８）は、前記第７チップの第７貫通ビア（５７７）、前記第６チップの第６貫通ビア（５６６）、前記第５チップの第５貫通ビア（５５５）、前記第４チップの第４貫通ビア（５４４）、前記第３チップの第３貫通ビア（５３３）、前記第２チップの第２貫通ビア（５２２）及び前記第１チップの第１貫通ビア（５１１）と順番に連結して第１チャンネル（ＣＨ０）を形成する。したがって、前記第８チップ（ＣＨＩＰ７）は前記第８チップの第８貫通ビア（５８８）と連結した入出力回路（５０２８）を介して、前記第４チップ（ＣＨＩＰ３）は前記第４チップの第４貫通ビア（５４４）と連結した入出力回路（５０１４）を介して、前記第１チャンネル（ＣＨ０）と通信する。
【００４９】
前記第７チップの第８貫通ビア（５７８）は、前記第６チップの第７貫通ビア（５６７）、前記第５チップの第６貫通ビア（５５６）、前記第４チップの第５貫通ビア（５４５）、前記第３チップの第４貫通ビア（５３４）、前記第２チップの第３貫通ビア（５２３）及び前記第１チップの第２貫通ビア（５１２）と順番に連結して第２チャンネル（ＣＨ１）を形成する。したがって、前記第７チップ（ＣＨＩＰ６）は前記第７チップの第８貫通ビア（５７８）と連結した入出力回路（５０２７）を介して、前記第３チップ（ＣＨＩＰ２）は前記第３チップの第４貫通ビア（５３４）と連結した入出力回路（５０１３）を介して、前記第２チャンネル（ＣＨ１）と通信する。
【００５０】
前記第６チップの第８貫通ビア（５６８）は、前記前記第５チップの第７貫通ビア（５５７）、前記第４チップの第６貫通ビア（５４６）、前記第３チップの第５貫通ビア（５３５）、前記第２チップの第４貫通ビア（５２４）及び前記第１チップの第３貫通ビア（５１３）と順番に連結して第３チャンネル（ＣＨ２）を形成する。したがって、前記第６チップ（ＣＨＩＰ５）は前記第６チップの第８貫通ビア（５６８）と連結した入出力回路（５０２６）を介して、前記第２チップ（ＣＨＩＰ１）は前記第２チップの第４貫通ビア（５２４）と連結した入出力回路（５０１２）を介して、前記第３チャンネル（ＣＨ２）と通信する。
【００５１】
前記第５チップの第８貫通ビア（５５８）は、前記第４チップの第７貫通ビア（５４７）、前記第３チップの第６貫通ビア（５３６）、前記第２チップの第５貫通ビア（５２５）及び前記第１チップの第４貫通ビア（５１４）と順番に連結して第４チャンネル（ＣＨ３）を形成する。したがって、前記第５チップ（ＣＨＩＰ４）は前記第５チップの第８貫通ビア（５５８）と連結した入出力回路（５０２５）を介して、前記第１チップ（ＣＨＩＰ０）は前記第１チップの第４貫通ビア（５１４）と連結した入出力回路（５０１１）を介して、前記第４チャンネル（ＣＨ３）と通信する。
【００５２】
図５には図示されていないが、前記第１ないし第８チップ（ＣＨＩＰ０〜ＣＨＩＰ７）は、各々第９ないし第１２貫通ビアをさらに含むことができる。前記第１ないし第８チップの前記第１２貫通ビアは、各々入出力回路と連結する。前記第８チップの第１２貫通ビアは、前記第７チップの第１１貫通ビア、前記第６チップの第１０貫通ビア、第５チップの第９貫通ビア、前記第４チップの第８貫通ビア（５４８）、前記第３チップの第７貫通ビア（５３７）、前記第２チップの第６貫通ビア（５２６）及び前記第１チップの第５貫通ビア（５１５）と順番に連結して前記第１チャンネル（ＣＨ０）を形成する。したがって、前記第８チップ（ＣＨＩＰ７）は前記第８チップの第１２貫通ビアと連結した入出力回路を介して、前記第４チップ（ＣＨＩＰ３）は前記第４チップの第８貫通ビア（４４８）と連結した入出力回路（５０２４）を介して前記第１チャンネル（ＣＨ０）と通信する。
【００５３】
前記第７チップの第１２貫通ビアは、前記第６チップの第１１貫通ビア、前記第５チップの第１０貫通ビア、前記第４チップの第９貫通ビア、前記第３チップの第８貫通ビア（５３８）、前記第２チップの第７貫通ビア（５２７）及び前記第１チップの第６貫通ビア（５１６）と順番に連結して前記第２チャンネル（ＣＨ１）を形成する。したがって、前記第７チップ（ＣＨＩＰ６）は前記第７チップの第１２貫通ビアと連結した入出力回路を介して、前記第３チップ（ＣＨＩＰ２）は前記第３チップの第８貫通ビア（５３８）と連結した入出力回路（５０２３）を介して前記第２チャンネル（ＣＨ１）と通信する。
【００５４】
前記第６チップの第１２貫通ビアは、前記第５チップの第１１貫通ビア、前記第４チップの第１０貫通ビア、前記第３チップの第９貫通ビア、前記第２チップの第８貫通ビア（５２８）及び前記第１チップの第７貫通ビア（５１７）と順番に連結して前記第３チャンネル（ＣＨ２）を形成する。したがって、前記第６チップ（ＣＨＩＰ５）は前記第６チップの第１２貫通ビアと連結した入出力回路を介して、前記第２チップ（ＣＨＩＰ１）は前記第２チップの第８貫通ビア（５２８）と連結した入出力回路（５０２２）を介して、前記第３チャンネル（ＣＨ２）と通信する。
【００５５】
前記第５チップの第１２貫通ビアは、前記第４チップの第１１貫通ビア、前記第３チップの第１０貫通ビア、前記第２チップの第９貫通ビア及び前記第１チップの第８貫通ビア（５１８）と連結して前記第４チャンネル（ＣＨ３）を形成する。したがって、前記第５チップ（ＣＨＩＰ４）は前記第５チップの第１２貫通ビアと連結した入出力回路を介して、前記第１チップ（ＣＨＩＰ０）は前記第１チップの第８貫通ビア（５１８）と連結した入出力回路（５０２１）を介して、前記第４チャンネル（ＣＨ３）と通信する。
【００５６】
前記第５ないし第８チップの第４貫通ビア（５５４、５６４、５７４、５８４）の各々と連結した入出力回路（５０１５、５０１６、５０１７、５０１８）は、第１ランクの選択信号に応答して非活性化することができ、前記第１ないし第４チップの第１２貫通ビアの各々と連結した入出力回路は、第２ランクの選択信号に応答して非活性化することができる。
【００５７】
図６は、本発明の異なる実施形態に係る半導体装置の構成を示す図である。図６において、前記半導体装置（６）は、前記図２ないし図５に図示された半導体装置の貫通ビアの連結とは異なる連結方式を提供する。図６において、前記半導体装置（６）は、第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）を含み、前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）は順番に積層されて単一半導体装置（６）を構成する。
【００５８】
前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）は、これらチップに垂直な同一線上に位置し、各々前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）を貫通して形成される第１ないし第３貫通ビア（６１１〜６１３、６２１〜６２３、６３１〜６３３、６４１〜６４３）を含む。前記第１ないし第４チップの第２貫通ビア（６１２、６２２、６３２、６４２）は、各々入出力回路（６５１、６５２、６５３、６５４）と連結する。前記第１及び第２チップ（ＣＨＩＰ０、ＣＨＩＰ１）は第１ランク（ＲＡＮＫ０）を構成し、前記第３及び第４チップ（ＣＨＩＰ２、ＣＨＩＰ３）は第２ランク（ＲＡＮＫ１）を構成する。
【００５９】
前記第４チップの第２貫通ビア（６４２）は、前記第３チップの第１貫通ビア（６３１）と連結する。前記第３チップの第１貫通ビアは、その次に前記第２チップの第２貫通ビア（６２２）及び前記第１チップの第１貫通ビア（６２１）と順番に連結して、第１チャンネル（ＣＨ０）を形成する。したがって、前記第４チップ（ＣＨＩＰ３）は前記第４チップの第２貫通ビア（６４２）と連結した入出力回路（６５４）を介して、前記第２チップ（ＣＨＩＰ１）は前記第２チップの第２貫通ビア（６２２）と連結した入出力回路（６５２）を介して、前記第１チャンネル（ＣＨ０）と通信する。
【００６０】
前記第３チップの第２貫通ビア（６３２）は前記第２チップの第３貫通ビア（６２３）及び前記第１チップの第２貫通ビア（６１２）と順番に連結して、第２チャンネル（ＣＨ１）を形成する。したがって、前記第３チップ（ＣＨＩＰ２）は前記第３チップの第２貫通ビア（６３２）と連結した入出力回路（６５３）を介して、前記第１チップ（ＣＨＩＰ０）は前記第１チップの第２貫通ビア（６１２）と連結した入出力回路（６５１）を介して前記第２チャンネル（ＣＨ１）と通信する。前記第３チップの第２貫通ビア（６３２）は前記第４チップの第３貫通ビア（６４３）とさらに連結することができる。
【００６１】
図６に図示された、本発明の異なる実施形態に係る半導体装置（６）は、それぞれのチップに連結した貫通ビアをジグザグ方式で連結して、互いに異なるランクに区分される複数個のチップが複数個の対のチャンネルを形成しても、貫通ビアの数及び入出力回路の数を最小化することができる。
【００６２】
図７は、図６に示された半導体装置の技術的な思想を拡張して適用した半導体装置の構成を示す図である。図７において、前記半導体装置（７）は、第１ないし第８チップ（ＣＨＩＰ０〜ＣＨＩＰ７）を含む。前記第１ないし第８チップ（ＣＨＩＰ０〜ＣＨＩＰ７）は、順番に積層されて単一半導体装置（７）を構成する。前記第１ないし第８チップ（ＣＨＩＰ０〜ＣＨＩＰ７）は、これらチップに垂直な同一線上に位置し、各々前記第１ないし第８チップ（ＣＨＩＰ０〜ＣＨＩＰ７）を貫通して形成される第１ないし第８貫通ビア（７１１〜７１８、７２１〜７２８、７３１〜７３８、７４１〜７４８、７５１〜７５８、７６１〜７６８、７７１〜７７８、７８１〜７８８）を含む。
【００６３】
前記第１ないし第８チップの第４貫通ビア（７１４、７２４、７３４、７４４、７５４、７６４、７７４、７８４）は、各々入出力回路（７０１１、７０１２、７０１３、７０１４、７０１５、７０１６、７０１７、７０１８）と連結する。前記第１ないし第８チップの第８貫通ビア（７１８、７２８、７３８、７４８、７５８、７６８、７７８、７８８）は、各々入出力回路（７０２１、７０２２、７０２３、７０２４、７０２５、７０２６、７０２７、７０２８）と連結する。前記第１ないし第４チップ（ＣＨＩＰ０〜ＣＨＩＰ３）は第１ランク（ＲＡＮＫ０）を構成し、前記第５ないし第８チップ（ＣＨＩＰ４〜ＣＨＩＰ７）は第２ランク（ＲＡＮＫ１）を構成する。
【００６４】
前記第８チップの第４貫通ビア（７８４）は、前記第７チップの第３貫通ビア（７７３）、前記第６チップの第２貫通ビア（７６２）、前記第５チップの第１貫通ビア（７５１）と順番に連結する。前記第５チップの第１貫通ビア（７５１）は、その次に前記第４チップの第４貫通ビア（７４４）と連結する。また、前記第４チップの第４貫通ビア（７４４）は、前記第３チップの第３貫通ビア（７３３）、前記第２チップの第２貫通ビア（７２２）及び前記第１チップの第１貫通ビア（７１１）と順番に連結して第１チャンネル（ＣＨ０）を形成する。したがって、前記第８チップ（ＣＨＩＰ７）は前記第８チップの第４貫通ビア（７８４）と連結した入出力回路（７０１８）を介して、前記第４チップ（ＣＨＩＰ３）は前記第４チップの第４貫通ビア（７４４）と連結した入出力回路（７０１４）を介して、前記第１チャンネル（ＣＨ０）と通信する。
【００６５】
前記第７チップの第４貫通ビア（７７４）は前記第６チップの第３貫通ビア（７６３）、前記第５チップの第２貫通ビア（７５２）と順番に連結する。前記第５チップの第２貫通ビア（７５２）は、その次に前記第４チップの第５貫通ビア（７４５）と連結する。また、前記第４チップの第５貫通ビア（７４５）は前記第３チップの第４貫通ビア（７３４）、前記第２チップの第３貫通ビア（７２３）及び前記第１チップの第２貫通ビア（７１２）と順番に連結して第２チャンネル（ＣＨ１）を形成する。したがって、前記第７チップ（ＣＨＩＰ６）は前記第７チップの第４貫通ビア（７７４）と連結した入出力回路（７０１７）を介して、前記第３チップ（ＣＨＩＰ２）は前記第３チップの第４貫通ビア（７３４）と連結した入出力回路（７０１３）を介して前記第２チャンネル（ＣＨ１）と通信する。一方、前記第７チップの第４貫通ビア（７７４）は前記第８チップの第５貫通ビア（７８５）とも連結することができる。
【００６６】
前記第６チップの第４貫通ビア（７６４）は、前記第５チップの第３貫通ビア（７５３）と連結し、前記第５チップの第３貫通ビア（７５３）は、前記第４チップの第６貫通ビア（７４６）と連結する。前記第４チップの第６貫通ビア（７４６）は、前記第３チップの第５貫通ビア（７３５）、前記第２チップの第４貫通ビア（７２４）及び前記第１チップの第３貫通ビア（７１３）と順番に連結して第３チャンネル（ＣＨ２）を形成する。したがって、前記第６チップ（ＣＨＩＰ５）は前記第６チップの第４貫通ビア（７６４）と連結した入出力回路（７０１６）を介して、前記第２チップ（ＣＨＩＰ１）は前記第２チップの第４貫通ビア（７２４）と連結した入出力回路（７０１２）を介して、前記第３チャンネル（ＣＨ２）と通信する。一方、前記第６チップの第４貫通ビア（７６４）は、前記第７チップの第５貫通ビア（７７５）及び前記第８チップの第６貫通ビア（７８６）とも順番に連結することができる。
【００６７】
前記第５チップの第４貫通ビア（７５４）は、前記第４チップの第７貫通ビア（７４７）と連結する。前記第４チップの第７貫通ビア（７４７）は、前記第３チップの第６貫通ビア（７３６）、前記第２チップの第５貫通ビア（７２５）及び前記第１チップの第４貫通ビア（７１４）と順番に連結して第４チャンネル（ＣＨ３）を形成する。したがって、前記第５チップ（ＣＨＩＰ４）は前記第５チップの第４貫通ビア（７５４）と連結した入出力回路（７０１５）を介して、前記第１チップ（ＣＨＩＰ０）は前記第１チップの第４貫通ビア（７１４）と連結した入出力回路（７０１１）を介して、前記第４チャンネル（ＣＨ３）と通信する。
【００６８】
前述した連結構造と同じように、前記第８チップ（ＣＨＩＰ７）は前記第８チップの第８貫通ビア（７８８）と連結した入出力回路（７０２８）を介して、前記第４チップ（ＣＨＩＰ３）は前記第４チップの第８貫通ビア（７４８）と連結した入出力回路（７０２４）を介して、前記第１チャンネル（ＣＨ０）と通信する。前記第７チップ（ＣＨＩＰ６）は前記第７チップの第８貫通ビア（７７８）と連結した入出力回路（７０２７）を介して、前記第３チップ（ＣＨＩＰ２）は前記第３チップの第８貫通ビア（７３８）と連結した入出力回路（７０２３）を介して、前記第２チャンネル（ＣＨ１）と通信する。
【００６９】
前記第６チップ（ＣＨＩＰ５）は前記第６チップの第８貫通ビア（７６８）と連結した入出力回路（７０２６）を介して、前記第２チップ（ＣＨＩＰ１）は前記第２チップの第８貫通ビア（７２８）と連結した入出力回路（７０２２）を介して、前記第３チャンネル（ＣＨ２）と通信する。前記第５チップ（ＣＨＩＰ４）は前記第５チップの第８貫通ビア（７５８）と連結した入出力回路（７０２５）を介して、前記第１チップは前記第１チップの第８貫通ビア（７１８）と連結した入出力回路（７０２１）を介して、前記第４チャンネル（ＣＨ３）と通信する。
【００７０】
図８は、本発明の実施形態に係る半導体装置で使われることができる貫通ビアの連結方式を概略的に示す図である。図８において、第ｎ−２、第ｎ−１及び第ｎチップ（ＣＨＩＰｎ−２、ＣＨＩＰｎ−１、ＣＨＩＰｎ）が積層される場合が例示されている。前記第ｎ−２、第ｎ−１及び第ｎチップ（ＣＨＩＰｎ−２、ＣＨＩＰｎ−１、ＣＨＩＰｎ）は、これらチップに垂直な同一線上に位置し、前記第ｎ−２、第ｎ−１及び第ｎチップ（ＣＨＩＰｎ−２、ＣＨＩＰｎ−１、ＣＨＩＰｎ）を貫通して形成される第１ないし第３貫通ビア（８１１〜８１３、８２１〜８２３、８３１〜８３３）を含む。一般的に貫通ビアを含むチップに垂直な同一線上に位置する貫通ビア同士が電気的に連結される。本発明の実施形態では再分配層（ｒｅｄｉｓｔｒｉｂｕｔｅｄ  ｌａｙｅｒ）を使用してチップに垂直な異なる線上に位置する貫通ビア同士の電気的な連結を可能にする。
【００７１】
図８において、第ｎチップの第３貫通ビア（８３３）は、バンプ（８４１）を通して第１再分配層（８５１）と電気的に連結する。前記第１再分配層（８５１）は、前記第ｎチップの第３貫通ビア（８３３）の左に延びて前記第ｎ−１チップの第２貫通ビア（８２２）と電気的に連結する。前記第ｎ−１チップの第２貫通ビア（８２２）は、バンプ（8４２）を通して第２再分配層（８５２）と電気的に連結する。前記第２再分配層（８５２）は、前記第ｎ−１チップの第２貫通ビア（８２２）の左に延びて前記第ｎ−２チップの第１貫通ビア（８１１）と電気的に連結する。したがって、前記第１及び第２再分配層（８５１、８５２）を含み、前記第ｎチップの第３貫通ビア（８３３）から第ｎ−１チップの第２貫通ビア（８２２）及び第ｎ−２チップの第１貫通ビア（８１１）までの電気的な連結経路が形成されることができる。
【００７２】
一方、貫通ビアとバンプとの間及び／またはバンプと再分配層との間にはもう一つの金属層が追加されることができる。前述したように各々チップに垂直な異なる線上に位置する複数の貫通ビアの間の電気的な連結を自由に形成することができるので、先に説明した本発明の実施形態に係る半導体装置での貫通ビアの連結方式は容易に形成されることができる。
【００７３】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味および範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
【符号の説明】
【００７４】
２  半導体装置
ＣＨＩＰ０，ＣＨＩＰ１  チップ
２１１〜２１３，２２１〜２２３  貫通ビア
２１４，２２４  入出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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