(57)【要約】【課題】信頼性の高い不揮発性半導体記憶装置を提供することを目的とする。【解決手段】実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイとデータ書き込み部を備える。メモリセルアレイの複数のワード線のうち、選択ワード線と隣接するワード線をそれぞれ第１、第２隣接ワード線、選択ワード線、第１、第２隣接ワード線以外のいずれかを第１非選択ワード線とした場合、データ書き込み部は、プログラム動作の際、第１、第２隣接ワード線の少なくとも一方に第１通過電圧、第１非選択ワード線に第２通過電圧を印加し、ｎ回目の書き込みループとｎ＋１回目の書き込みループで用いる第１通過電圧の差をΔＶｎと表わした場合であって、Ｌ＜Ｍが成立する場合、第１通過電圧は、ΔＶ（Ｌ−１）＜ΔＶＬ、ΔＶＬ≦ΔＶ（Ｍ−１）且つΔＶ（Ｍ−１）＜ΔＶＭが成立し、第２通過電圧は、第１通過電圧の最低値よりも高い電圧である。【選択図】図５
2013229077.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲート及び電荷蓄積層を持つメモリセルを複数直列接続させたセルストリング、並びに、前記セルストリングの各メモリセルの制御ゲートを第１方向に共通接続した複数のワード線、を有するメモリセルアレイと、
データ書き込みの際、プログラム動作を繰り返し実行するデータ書き込み部と
を備え、
前記複数のワード線のうち、選択されるワード線を選択ワード線、前記選択ワード線と隣接するワード線をそれぞれ第１隣接ワード線、第２隣接ワード線、前記選択ワード線、前記第１隣接ワード線、前記第２隣接ワード線以外のいずれかを第１非選択ワード線とした場合、
前記データ書き込み部は、プログラム動作の際、前記選択ワード線にプログラム電圧、前記第１隣接ワード線及び第２隣接ワード線の少なくとも一方に第１通過電圧、第１非選択ワード線に第２通過電圧を印加し、
ｎ回目の前記書き込みループで用いる前記第１通過電圧とｎ＋１回目の前記書き込みループで用いる前記第１通過電圧の差をΔＶｎと表わした場合であって、Ｌ＜Ｍ（Ｌ及びＭは整数）が成立する場合、
前記第１通過電圧は、ΔＶ（Ｌ−１）＜ΔＶＬ、ΔＶＬ≦ΔＶ（Ｍ−１）且つΔＶ（Ｍ−１）＜ΔＶＭが成立し、
前記第２通過電圧は、前記第１通過電圧の最低値よりも高い電圧である
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記データ書き込み部は、プログラム動作の際、前記第１通過電圧の差をプログラム電圧の値で切り替える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記データ書き込み部は、前記書き込みループによらず前記第２通過電圧を一定値にさせる
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記データ書き込み部は、前記第１通過電圧の差をベリファイパス率で切り替える
ことを特徴とする請求項１項記載の不揮発性半導体記憶装置。
【請求項５】
前記データ書き込み部は、前記書き込みループ毎に前記第１通過電圧を指数関数的に上昇させる
ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つであるフラッシュメモリに対するデータ書き込みは、通常、プログラム動作とベリファイ動作からなる書き込みループを繰り返すことで実現している。
【０００３】
このうちプログラム動作では、ＮＡＮＤ型のフラッシュメモリの場合、選択メモリセルに接続されたワード線に対して書き込みループ毎にステップアップするプログラム電圧を印加すると共に、その他の少なくとも１つのワード線には非選択メモリセルがオンする程度の通過電圧を印加する。
【０００４】
ここで、不揮発性半導体記憶装置の微細化にともない、データ書き込みにおいて隣接するメモリセル間での干渉によるデータ変動が発生する可能性が大きくなっている。その結果、不揮発性半導体記憶装置に記憶されたデータの信頼性が低くなってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２０５７２８号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
信頼性の高い不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、制御ゲート及び電荷蓄積層を持つメモリセルを複数直列接続させたセルストリング、並びに、前記セルストリングの各メモリセルの制御ゲートを第１方向に共通接続した複数のワード線、を有するメモリセルアレイと、データ書き込みの際、プログラム動作を繰り返し実行するデータ書き込み部とを備え、前記複数のワード線のうち、選択されるワード線を選択ワード線、前記選択ワード線と隣接するワード線をそれぞれ第１隣接ワード線、第２隣接ワード線、前記選択ワード線、前記第１隣接ワード線、前記第２隣接ワード線以外のいずれかを第１非選択ワード線とした場合、前記データ書き込み部は、プログラム動作の際、前記選択ワード線にプログラム電圧、前記第１隣接ワード線及び第２隣接ワード線の少なくとも一方に第１通過電圧、第１非選択ワード線に第２通過電圧を印加し、ｎ回目の前記書き込みループで用いる前記第１通過電圧とｎ＋１回目の前記書き込みループで用いる前記第１通過電圧の差をΔＶｎと表わした場合であって、Ｌ＜Ｍ（Ｌ及びＭは整数）が成立する場合、前記第１通過電圧は、ΔＶ（Ｌ−１）＜ΔＶＬ、ΔＶＬ≦ΔＶ（Ｍ−１）且つΔＶ（Ｍ−１）＜ΔＶＭが成立し、前記第２通過電圧は、前記第１通過電圧の最低値よりも高い電圧であることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの回路図である。
【図３】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時におけるメモリセル群の閾値電圧分布の遷移の様子を示す図である。
【図４】同実施形態に係る不揮発性半導体記憶装置のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【図５】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時においてワード線に印加される電圧の様子を示す図である。
【図６】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートである。
【図７】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートである。
【図８】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートである。
【図９】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートである。
【図１０】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時においてワード線に印加される電圧の様子を示す図である。
【図１１】第２の実施形態に係る不揮発性半導体記憶装置のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【図１２】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時においてワード線に印加される電圧の様子を示す図である。
【図１３】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時においてワード線に印加される電圧の様子を示す図である。
【図１４】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時においてワード線に印加される電圧の様子を示す図である。
【図１５】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時においてワード線に印加される電圧の様子を示す図である。
【図１６】同実施形態に係る不揮発性半導体記憶装置のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【図１７】第３の実施形態に係る不揮発性半導体記憶装置のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【図１８】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時においてワード線に印加される電圧の様子を示す図である。
【図１９】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時においてワード線に印加される電圧の様子を示す図である。
【図２０】同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時においてワード線に印加される電圧の様子を示す図である。
【図２１】同実施形態に係る不揮発性半導体記憶装置のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【図２２】第４の実施形態に係る不揮発性半導体記憶装置のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【図２３】同実施形態に係る不揮発性半導体記憶装置のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【図２４】第５の実施形態に係る不揮発性半導体記憶装置のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【図２５】同実施形態に係る不揮発性半導体記憶装置のプログラム動作時のメモリセルアレイのバイアス状態を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
【００１０】
［第１の実施形態］
＜全体構成＞
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【００１１】
図１は、本実施形態に係る不揮発性半導体記憶装置のブロック図である。
このＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０、このＮＡＮＤチップ１０を制御するコントローラ１１及びＲＯＭヒューズ１２を備える。
【００１２】
ＮＡＮＤチップ１０を構成するメモリセルアレイ１は、後述するように、複数の電荷蓄積層を持つメモリセルをマトリクス状に配置して構成される。
【００１３】
メモリセルアレイ１の周辺には、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、ページバッファ３、並びに、プログラム電圧発生回路８ａ及び通過電圧発生回路８ｂからなる電圧発生回路８が配置されている。これら、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、ページバッファ３及び電圧発生回路８はデータ書き込み部を構成するものであり、メモリセルアレイ１に対してページ単位でデータの書き込み、或いは読み出しを行う。
【００１４】
ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイ１のワード線及び選択ゲート線を駆動する。ページバッファ３は、１ページ分のセンスアンプ回路とデータ保持回路を備えている。ページバッファ３の１ページ分の読み出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ページバッファ３には、１ページ分の書き込みデータがロードされる。ロウアドレス信号及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書き込み動作や読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込み動作開始前の書き込みデータロードのための先頭カラムアドレスや、読み出し動作のための先頭カラムアドレスが入力される。書き込みイネーブル／ＷＥや読み出しイネーブル／ＲＥなどが入力されるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。
【００１５】
ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。読み出し動作や書き込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読み出し動作や、書き込み或いは消去のシーケンス制御を行う。電圧発生回路８は、制御回路７により制御されて、種々の動作に必要な電圧を発生する。
【００１６】
コントローラ１１は、ＲＯＭヒューズ１２に記憶された制御に必要な各種情報を用い、ＮＡＮＤチップ１０の現在の書込状態に適した条件でデータの書き込み及び読み出しの制御を実行する。なお、後述する書き込み動作の一部は、ＮＡＮＤチップ１０側で行うようにしても良い。
【００１７】
＜メモリセルアレイ＞
次に、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１について説明する。
【００１８】
図２は、メモリセルアレイ１の回路図である。図２の場合、ｎ個（ｎは、自然数）の直列接続されたメモリセルＭＣ０〜ＭＣｎ−１とその両端に接続された選択ゲートトランジスタＳＧ１、ＳＧ２により、ＮＡＮＤストリング４が構成されている。選択ゲートトランジスタＳＧ１のソースは、ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳＧ２のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｍ−１）に接続される。メモリセルＭＣ０〜ＭＣｎ−１の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０〜ＷＬｎ−１）に接続され、選択ゲートトランジスタＳＧ１、ＳＧ２のゲートは、選択ゲート線ＳＬ１、ＳＬ２に接続される。メモリセルＭＣ０〜ＭＣｎ−１並びに選択ゲートトランジスタＳＧ１及びＳＧ２はそれぞれ、ウエル上に形成されたゲート絶縁膜、浮遊ゲート（浮遊ゲートは、電荷蓄積層の一例である）、ゲート間絶縁膜、及び制御ゲートを有する。但し、選択ゲートトランジスタＳＧ１及びＳＧ２については、ゲート間絶縁膜の中央部分が開口しており、これによって、浮遊ゲートと制御ゲートが電気的に接続されている。
【００１９】
１つのワード線ＷＬに沿う複数のメモリセルＭＣの範囲が、一括したデータの読み出し及び書き込みの単位となるページとなる。また、ワード線ＷＬ方向に並ぶ複数のＮＡＮＤストリング４の範囲が、データの一括消去の単位となるブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向にビット線ＢＬを共有する複数のブロックＢＬＫ０〜ＢＬＫｌ−１を配列して、セルアレイ１が構成されている。ワード線ＷＬ及び選択ゲート線ＳＬ０、ＳＬ１は、ロウデコーダ２ａにより駆動される。各ビット線ＢＬは、ページバッファ３のセンスアンプ回路Ｓ／Ａに接続されている。
【００２０】
ここで、このようなＮＡＮＤ型フラッシュメモリのアクセス単位である「ページ」について説明する。以下の説明において、「ページ」とは、異なる２つの意味を有するので注意を要する。
【００２１】
第１は、１つのワード線に沿う一括したデータアクセス単位としての「ページ」である。そして、第２は、１つのメモリセルに複数ビットを記憶する場合の記憶データの階層を示す「ページ」であり、この場合、「Ｌ（Ｌｏｗｅｒ）ページ」、「Ｕ（Ｕｐｐｅｒ）ページ」などと呼ぶ。
【００２２】
＜データ書き込み＞
先ず、本実施形態のデータ書き込みについて説明する前に、以下で用いる用語について説明しておく。
【００２３】
始めに、データ書き込み時に実行される一連の処理を「書き込みシーケンス」と呼ぶ。この書き込みシーケンスは、実際にメモリセルの閾値電圧を遷移させる「プログラム動作」と、メモリセルの閾値電圧を確認する「ベリファイ動作」からなる「書き込みループ」によって実行される。
【００２４】
次に、本実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスについて説明する。
【００２５】
図３は、２ビット／セルのメモリセルを用いた場合の書き込みシーケンス時のメモリセル群の閾値電圧分布の遷移の様子を示す図である。
【００２６】
始めに、データ消去を実行する（ステップＳ１０１）。これは、ブロック全体に対して一括に実行される。その結果、ブロック内の全てのメモリセルの閾値電圧Ｖｔｈは、最も低いＥＲレベルになる。
【００２７】
続いて、Ｌページ書き込みを実行する（ステップＳ１０２）。これは、書き込みデータの下位ビットに基づいて実行される。下位ビットが“１”の場合、メモリセルの閾値電圧ＶｔｈはＥＲレベルに維持される。下位ビットが“０”の場合、メモリセルの閾値電圧ＶｔｈはＥＲレベルからＡレベルとＢレベルとの中間レベルであり電圧Ｖｌｍよりも高いＬＭレベルに遷移する。
【００２８】
最後に、Ｕページ書き込みを実行する（ステップＳ１０３）。これは、書き込みデータの上位ビットに基づいて実行される。もし、メモリセルの閾値電圧ＶｔｈがＥＲレベルならば、上位データが“１”の場合、メモリセルの閾値電圧ＶｔｈはＥＲレベルのまま維持する。逆に、上位ビットが“０”の場合、メモリセルの閾値電圧Ｖｔｈは電圧Ｖａよりも高いＡレベルに遷移する。一方、メモリセルの閾値電圧ＶｔｈがＬＭレベルならば、上位ビットが“０”の場合、メモリセルの閾値電圧Ｖｔｈは電圧Ｖｂ（Ｖａ＜Ｖｂ）よりも高いＢレベルに遷移する。逆に、上位ビットが“１”の場合、メモリセルの閾値電圧Ｖｔｈは電圧Ｖｃ（Ｖｂ＜Ｖｃ）よりも高いＣレベルまで遷移する。
【００２９】
以上のように、メモリセルに対する２ビットデータの書き込みは、Ｌページ書き込みとＵページ書き込みの２段階によって実現される。
【００３０】
各ページの書き込みは、例えば、次のような書き込みループの繰り返しによって実現される。
【００３１】
書き込みループは、メモリセルＭＣの閾値電圧Ｖｔｈを遷移させるプログラム動作と、メモリセルＭＣの閾値電圧Ｖｔｈがベリファイ電圧以上であることを確認するベリファイ動作からなる。
【００３２】
このうちプログラム動作は、例えば、データ書き込み対象となる選択メモリセルＭＣｉ（ｉ＝０〜ｎ−１）の制御ゲート（ワード線ＷＬｉ）にメモリセルＭＣの閾値電圧Ｖｔｈの遷移に必要なプログラム電圧Ｖｐｇｍ（例えば、２０Ｖ程度）を印加し、それ以外の非選択メモリセルＭＣ０〜ＭＣｉ−１及びＭＣｉ＋１〜ＭＣｎ−１の制御ゲート（ワード線ＷＬ０〜ＷＬｉ−１及びＷＬｉ＋１〜ＷＬｎ−１）に、それぞれ通過電圧Ｖｐａｓｓ（例えば、１０Ｖ程度）を印加する。この通過電圧Ｖｐａｓｓは、メモリセルＭＣの閾値電圧ＶｔｈによらずメモリセルＭＣ０〜ＭＣｉ−１及びＭＣｉ＋１〜ＭＣｎ−１がオンする程度の電圧且つプログラムされない程度の電圧となる。また、ソース線ＣＥＬＳＲＣ側の選択ゲート線ＳＬ１には、接地電圧Ｖｓｓ（例えば、０Ｖ）を印加し、ビット線ＢＬ側の選択ゲート線ＳＬ２には、電源電圧Ｖｃｃを印加する。ビット線ＢＬには０Ｖを印加する。ソース線ＣＥＬＳＲＣには電源電圧Ｖｃｃを印加する。また、セルウエルには、ウエル電圧Ｖｗｅｌｌ（例えば、０Ｖ）を印加する。
【００３３】
これによって、メモリセルＭＣｉのゲート絶縁膜に高電圧が加わり、セルウエルから浮遊ゲートに電子がトンネリングし、浮遊ゲートに電荷が蓄えられる。その結果、メモリセルＭＣｉの閾値電圧Ｖｔｈは正電圧側にシフトする。
【００３４】
ここで、従来の不揮発性半導体記憶装置の書き込みシーケンスでは、プログラム電圧Ｖｐｇｍを書き込みループ毎にステップアップさせる一方、通過電圧Ｖｐａｓｓを一定に維持させて書き込みループを繰り返していた。
【００３５】
しかし、この場合、書き込みシーケンスが進むにつれ、プログラム電圧Ｖｐｇｍと通過電圧Ｖｐａｓｓとの差が広がってしまう。その結果、選択ワード線ＷＬと非選択ビット線ＢＬに接続された非選択メモリセルＭＣにおいて、制御ゲートとチャネルとの電位差が大きくなっていき、誤書き込みが発生してしまう恐れがあった。
【００３６】
そこで、この問題を解決するものとして、次のような書き込みシーケンスが考えられる。つまり、書き込みシーケンスを、書き込みループ毎にプログラム電圧Ｖｐｇｍだけでなく、通過電圧Ｖｐａｓｓも一定幅でステップアップさせながら実行する。これによって、プログラム電圧Ｖｐｇｍと通過電圧Ｖｐａｓｓとの差が広がらないため、選択ワード線ＷＬと非選択ビット線ＢＬに接続された非選択メモリセルＭＣが誤書き込みされるという問題を解決することができる。
【００３７】
しかし、この場合、非選択ワード線ＷＬ及び選択ビット線ＢＬに接続された非選択メモリセルＭＣの制御ゲートに大きな電圧（通過電圧Ｖｐａｓｓ）が印加されることになるため、当該非選択メモリセルＭＣの閾値電圧Ｖｔｈが変動してしまう可能性がある。特に変動しやすい低レベルの閾値電圧分布、例えばＡレベルの閾値電圧分布は、広がりやすい。その結果、メモリセルＭＣに記憶されたデータが変化してしまい、不揮発性半導体記憶装置の信頼性が低くなってしまう。
【００３８】
そこで、この問題を解決するものとして、次のような書き込みシーケンスが考えられる。つまり、通過電圧Ｖｐａｓｓの初期値を低めに設定した上で、書き込みシーケンスを、書き込みループ毎に通過電圧Ｖｐａｓｓを一定幅でステップアップさせながら実行する。これによって、低レベルの閾値電圧分布が変動しまうという問題を解決することができる。
【００３９】
しかし、この場合、通過電圧Ｖｐａｓｓの初期値が低い分、多くの書き込みループを要することになり、書き込みシーケンスの処理時間が長期化する可能性が大きい。
【００４０】
ところで、上記問題とは別に、次のような問題も生じる可能性がある。つまり、選択メモリセルＭＣｉに対してデータを書き込まない場合には、プログラム動作において、ビット線ＢＬに対して例えば電源電圧Ｖｄｄを印加し、いわゆるセルフ・ブーストによって選択メモリセルＭＣｉのチャネル電圧を持ち上げて電荷蓄積層への電荷注入を防止している。この時、選択メモリセルＭＣｉのチャネル電圧が低いと、選択メモリセルＭＣｉに対する誤書き込みが生じやすくなる。
【００４１】
ここで、セルフ・ブースト方式（以下、「ＳＢ方式」と呼ぶ）のプログラム動作を説明する。
【００４２】
ＳＢ方式のプログラム動作では、始めに、ＮＡＮＤストリングのチャネル電圧をフローティング状態にし、非選択ワード線ＷＬに通過電圧Ｖｐａｓｓを印加する。やがて、非選択ワード線ＷＬが通過電圧Ｖｐａｓｓに達すると、ＮＡＮＤストリングのチャネル電圧が上昇する。その上で、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍを印加する。この際、ＮＡＮＤストリングのチャネル電圧は、例えば、ジャンクション・リークや選択ゲートトランジスタＳＧ１及びＳＧ２のオフリークなどのリークによって低下する。プログラム電圧Ｖｐｇｍを印加してから一定時間の後、書き込みシーケンスの終了動作に移る。選択ワード線ＷＬの及び、非選択ワード線ＷＬの電圧を立ち下げる。なお、選択ワード線ＷＬの電圧を一旦、通過電圧Ｖｐａｓｓまで立ち下げた後、非選択ワード線ＷＬとともに立ち下げても良い。これによって、ＮＡＮＤストリングのチャネル電圧は、ワード線ＷＬとのカップリングによって低下する。このように、ＳＢ方式のプログラム動作では、非選択ワード線ＷＬの通過電圧ＶｐａｓｓによってＮＡＮＤストリングのチャネル電圧をブーストすることで、書き込み禁止の選択メモリセルＭＣに対する誤書き込みの発生を低減させることができる。
【００４３】
以上を踏まえ、本実施形態に係る不揮発性半導体記憶装置では、次のような書き込みシーケンスを採用する。
【００４４】
図４は、本実施形態のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【００４５】
本実施形態では、プログラム動作時において、選択ワード線ＷＬｉに対してプログラム電圧Ｖｐｇｍ、選択ワード線ＷＬｉに隣接する非選択ワード線ＷＬｉ−１及びＷＬｉ＋１に対して通過電圧Ｖｐａｓｓ１（第１通過電圧）、その他の非選択ワード線ＷＬ０〜ＷＬｉ−１及びＷＬｉ＋１〜ＷＬｎ−１に対して通過電圧Ｖｐａｓｓ２（第２通過電圧）を印加する。ここで、通過電圧Ｖｐａｓｓ１は、書き込みループ毎にステップアップしていく電圧である。なお、以下において、選択ワード線に隣接する非選択ワード線を「隣接ワード線」と呼ぶこともある。
【００４６】
図５は、本実施形態の書き込みシーケンス時においてワード線に印加される電圧Ｖｗｌの様子を示す図である。
【００４７】
本実施形態の書き込みシーケンスの場合、低レベルの閾値電圧Ｖｔｈのプログラムをする書き込みループでは通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１を小さく抑え、高レベルの閾値電圧Ｖｔｈのプログラムをする書き込みループでは通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１を大きくする。一方、通過電圧Ｖｐａｓｓ２は、書き込みループに拘わらず、通過電圧Ｖｐａｓｓ１の最低値よりも高い一定の電圧にしておく。
【００４８】
図５に示す実施例の場合、通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１は、Ａレベルのプログラムをする１回目〜Ｌ回目の書き込みループでは０Ｖ、ＢレベルのプログラムをするＬ＋１回目〜Ｍ回目の書き込みループではＶｃ１（Ｖｃ１＞０）、ＣレベルのプログラムをするＭ＋１回目〜Ｎ回目の書き込みループではＶｃ２（Ｖｃ２＞Ｖｃ１）と大きくなっていく。なお、この場合でも、閾値電圧Ｖｐａｓｓ１は、最大通過電圧Ｖｐｓｍａｘ以上にはならないように制御する。この最大通過電圧Ｖｐｓｍａｘは、これ以上、通過電圧Ｖｐａｓｓ１をステップアップさせると、非選択ワード線ＷＬ及び選択ビット線ＢＬに接続された非選択メモリセルＭＣの閾値電圧Ｖｔｈが変動してしまう可能性が高い電圧である。通過電圧Ｖｐａｓｓ２は、おおよそＡレベル、Ｂレベルのプログラムをする書き込みシーケンスの初期の段階の書き込みループにおいて、通過電圧Ｖｐａｓｓ１よりも高い電圧となっている。また、プログラム電圧Ｖｐｇｍの最初の電圧（書き込みループ数が１回目の電圧）は、最大通過電圧Ｖｐｓｍａｘよりも高くなる場合が多い。しかし、プログラム電圧Ｖｐｇｍは、最大通過電圧Ｖｐｓｍａｘと同じにすることもできるし、最大通過電圧Ｖｐｓｍａｘよりも低くすることもできる。
【００４９】
次に、図５に示す書き込みシーケンスの制御方法についていくつか説明する。
図６は、通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１を書き込みループ回数で制御する場合の書き込みシーケンスのフローチャートである。フローチャートの動作は、例えば、シーケンス制御回路７が制御する。
【００５０】
始めに、ステップＳ２０１で、書き込みループ数ｎｌを、１にする（初期化する）。プログラム電圧Ｖｐｇｍを、初期プログラム電圧Ｖｐｇｍ０（Ｖｐｇｍ０は、例えば１３Ｖ）にする（初期化する）。また、通過電圧Ｖｐａｓｓ１を初期通過電圧Ｖｐａｓｓ０（Ｖｐａｓｓ０は、例えば５Ｖ）にする（初期化する）。
【００５１】
続いて、ステップＳ２０２で、書き込みループ数が、ｎｌ＜Ｒｎｌ１（Ｒｎｌ１は、例えば１０）かを判定する。ｎｌ＜Ｒｎｌ１であれば（ステップＳ２０２のＹｅｓ）、ステップＳ２０３で書き込みループ数ｎｌをインクリメントした後、ステップＳ２０４において、プログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ１及びＶｐａｓｓ２でプログラム動作を実行する。一方、ｎｌ≧Ｒｎｌ１であれば（ステップＳ２０２のＮｏ）、ステップＳ２０７に処理を移す。ここで、書き込みループ数ｎｌは、ＮＡＮＤチップ１０内に配置されたラッチに記憶することができる。また、書き込みループ数ｎｌは、コントローラ１１に記憶することもできる。また、書き込みループ数ｎｌは、通常データを記憶しないＲＯＭ領域に記憶することもできる。
【００５２】
続いて、ステップＳ２０５で、ベリファイ動作を実行する。仮に、このステップＳ２０５で全てのメモリセルがパスした場合（ステップＳ２０５のＰａｓｓ）、動作を終了する。一方、一部のメモリセルがパスしなかった場合（ステップＳ２０５のＦａｉｌ）、ステップＳ２０６で、通過電圧Ｖｐａｓｓ１にΔＶｐａｓｓ１を加える。ここで、ΔＶｐａｓｓ１は電圧Ｖｃ１である。このとき、プログラム電圧ＶｐｇｍもΔＶｐｇｍだけステップアップさせる。その後、ステップＳ２０２に処理を戻す。
【００５３】
続いて、ステップＳ２０７で、書き込みループ数ｎｌが、例えばｎｌ＜Ｒｎｌ２（Ｒｎｌ２は、例えば１５）かを判定する。ｎｌ＜Ｒｎｌ２であれば（ステップＳ２０７のＹｅｓ）、ステップＳ２０８で書き込みループ数ｎｌをインクリメントした後、ステップＳ２０９において、プログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ１及びＶｐａｓｓ２でプログラム動作を実行する。一方、ｎ≧Ｒｎｌ２であれば（ステップＳ２０７のＮｏ）、ステップＳ２１２に処理を移す。なお、Ｒｎｌ１＜Ｒｎｌ２である。
【００５４】
続いて、ステップＳ２１０で、ベリファイ動作を実行する。仮に、このステップＳ２１０で全てのメモリセルがパスした場合（ステップＳ２１０のＰａｓｓ）、動作を終了する。一方、一部のメモリセルがパスしなかった場合（ステップＳ２１０のＦａｉｌ）、ステップＳ２１１で、通過電圧Ｖｐａｓｓ１にΔＶｐａｓｓ１を加える。ここで、ΔＶｐａｓｓ１は電圧Ｖｃ２（＞電圧Ｖｃ１）である。このとき、プログラム電圧ＶｐｇｍもΔＶｐｇｍステップアップさせる。
【００５５】
続いて、ステップＳ２１２で、書き込みループ数ｎｌが、最大ループ回数（図中の“ｌｏｏｐ  ｍａｘ”）に達したかどうかを判断する。このステップＳ２１４において、書き込みループ数ｎｌが最大ループ回数に達している場合は、書き込み失敗として書き込みシーケンスを終了する。一方、書き込みループ数ｎｌが最大ループ回数に達していない場合は、ステップＳ２１３で書き込みループ数ｎｌをインクリメントした後、ステップＳ２１４において、プログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ１及びＶｐａｓｓ２でプログラム動作を実行する。ここでの通過電圧Ｖｐａｓｓ１は、最大通過電圧Ｖｐｓｍａｘとなる。すなわち、以降のプログラム動作では通過電圧Ｖｐａｓｓ１をステップアップさせない。
【００５６】
続いて、ステップＳ２１５で、ベリファイ動作を実行する。このベリファイ動作でプログラムが完了（全てのメモリセルがパス）したかを判定し、完了している場合（Ｓ２１５のＰａｓｓ）書き込みシーケンスを終了し、完了していない場合（Ｓ２１５のＦａｉｌ）、ステップＳ２１６でプログラム電圧ＶｐｇｍをΔＶｐｇｍだけステップアップさせた後、ステップＳ２１２に処理を戻す。なお、ステップＳ２１６では、通過電圧Ｖｐａｓｓ１をステップアップさせない。
【００５７】
図７は、通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１をプログラム電圧Ｖｐｇｍで制御する場合の書き込みシーケンスのフローチャートである。フローチャートの動作は、例えば、シーケンス制御回路７が制御する。
【００５８】
始めのステップＳ３０１は、図６のステップＳ２０１と同様であるため説明を省略する。
【００５９】
続いて、ステップＳ３０２で、プログラム電圧Ｖｐｇｍが、Ｖｐｇｍ＜Ｒｖｐｇ１（Ｒｖｐｇ１は、例えば１５Ｖ）かを判定する。Ｖｐｇｍ＜Ｒｖｐｇ１であれば（ステップＳ３０２のＹｅｓ）、ステップＳ３０３で書き込みループ数ｎｌをインクリメントした後、ステップＳ３０４に処理を移す。一方、Ｖｐｇｍ≧Ｒｖｐｇ１であれば（ステップＳ３０２のＮｏ）、ステップＳ３０８に処理を移す。
【００６０】
続くステップＳ３０４〜Ｓ３０６は、それぞれ図６のステップＳ２０４〜Ｓ２０６と同様であるため説明を省略する。
【００６１】
続いて、ステップＳ３０７で、書き込みループ数ｎｌが、最大ループ回数（図中の“ｌｏｏｐ  ｍａｘ”）に達したかどうかを判断する。このステップＳ３０７において、書き込みループ数ｎｌが最大ループ回数に達している場合は、書き込み失敗として書き込みシーケンスを終了する。一方、書き込みループ数ｎｌが最大ループ回数に達していない場合は、ステップＳ３０２に処理を戻す。
【００６２】
続いて、ステップＳ３０８で、プログラム電圧Ｖｐｇｍが、Ｖｐｇｍ＜Ｒｖｐｇ２（Ｒｖｐｇ２は、例えば１７Ｖ）かを判定する。Ｖｐｇｍ＜Ｒｖｐｇ２であれば（ステップＳ３０８のＹｅｓ）、ステップＳ３０９で書き込みループ数ｎｌをインクリメントした後、ステップＳ３１０に処理を移す。一方、Ｖｐｇｍ≧Ｒｖｐｇ２であれば（ステップＳ３０８のＮｏ）、ステップＳ３１４に処理を移す。なお、Ｒｖｐｇ１＜Ｒｖｐｇ２である。
【００６３】
続くステップＳ３１０〜Ｓ３１２は、図６のステップＳ２０９〜Ｓ２１１と同様であるため説明を省略する。
【００６４】
続くステップＳ３１４〜Ｓ３１７は、図６のステップＳ２１３〜Ｓ２１６と同様であるため説明を省略する。
【００６５】
このように、通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１をプログラム電圧Ｖｐｇｍで制御することにより、プログラム電圧Ｖｐｇｍが高いときに選択メモリセルのチャネル電圧を高くすることができる。その結果、メモリセルの誤書き込みを精度良く防止することができる。
【００６６】
なお、図７に示す書き込みシーケンスのように、プログラム電圧Ｖｐｇｍで通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１を制御する場合、ステップＳ３０７、Ｓ３１３及びＳ３１８を設けるか否かは任意である。図７の例のように、ステップＳ３０７、Ｓ３１３及びＳ３１８を設けた場合、ステップＳ３０６、Ｓ３１２及びＳ３１７の書き込みループの終了時点における書き込みループ数ｎｌが一定の書き込みループ数に達していることを条件に、直ちに書き込み失敗として書き込みシーケンスを終了することができる。
【００６７】
一方、ステップＳ３０７、Ｓ３１３及びＳ３１８を省略した場合、書き込みループ数ｎｌの管理が不要になるため、回路構成を簡略化することができる。
【００６８】
図８は、通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１を通過電圧Ｖｐａｓｓ１で制御する場合の書き込みシーケンスのフローチャートである。フローチャートの動作は、例えば、シーケンス制御回路７が制御する。
【００６９】
始めのステップＳ４０１は、図６のステップＳ２０１と同様であるため説明を省略する。
【００７０】
続いて、ステップＳ４０２で、通過電圧Ｖｐａｓｓ１が、Ｖｐａｓｓ１＜Ｒｖｐａ１（Ｒｖｐａ１は、例えば７Ｖ）かを判定する。Ｖｐａｓｓ１＜Ｒｖｐａ１であれば（ステップＳ４０２のＹｅｓ）、ステップＳ４０３で書き込みループ数ｎｌをインクリメントした後、ステップＳ４０３に処理を移す。一方、Ｖｐａｓｓ１≧Ｒｖｐａ１であれば（ステップＳ４０２のＮｏ）、ステップＳ４０８に処理を移す。
【００７１】
続くステップＳ４０４〜Ｓ４０７は、それぞれ図７のステップＳ３０４〜Ｓ３０７と同様であるため説明を省略する。
【００７２】
続いて、ステップＳ４０８で、通過電圧Ｖｐａｓｓ１が、Ｖｐａｓｓ１＜Ｒｖｐａ２（Ｒｖｐａ２は、例えば９Ｖ）かを判定する。Ｖｐａｓｓ１＜Ｒｖｐａ２であれば（Ｓ４０８のＹｅｓ）、ステップＳ４０９で書き込みループ数ｎｌをインクリメントした後、ステップＳ４１０に処理を移す。一方、Ｖｐａｓｓ１≧Ｒｖｐａ２であれば（Ｓ４０８のＮｏ）、ステップＳ４１４に処理を移す。なお、Ｒｖｐａ１＜Ｒｖｐａ２である。
【００７３】
続くステップＳ４１０〜Ｓ４１８は、図７のステップＳ３１０〜Ｓ３１８と同様であるため説明を省略する。
【００７４】
なお、図８に示す書き込みシーケンスのように、通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１を通過電圧Ｖｐａｓｓ１で制御する場合、ステップＳ４０７、Ｓ４１３及びＳ４１８を設けるか否かは任意である。図８の例のように、ステップＳ４０７、Ｓ４１３及びＳ４１８を設けた場合、ステップＳ４０６、Ｓ４１２及びＳ４１７の書き込みループの終了時点のおける書き込みループ数が一定の書き込みループに達していることを条件に、直ちに書き込み失敗として書き込みシーケンスを終了することができる。
【００７５】
一方、ステップＳ４０７、Ｓ４１３及びＳ４１８を省略した場合、書き込みループ数ｎｌの管理が不要になるため、回路構成を簡略化することができる。
【００７６】
また、通過電圧Ｖｐａｓｓ１で制御することにより、プログラム電圧Ｖｐｇｍによらず、ステップアップ幅ΔＶｐａｓｓ１を制御することができる。例えば、メモリセルの劣化に応じてプログラム電圧Ｖｐｇｍの初期電圧を低くした場合、通過電圧Ｖｐａｓｓ１のステップアップ開始が遅くなってしまう。その結果、誤書き込みが増える場合がある。一方、通過電圧Ｖｐａｓｓ１はメモリセルの劣化に応じて変更する場合が少ない。その結果、通過電圧Ｖｐａｓｓ１のステップアップ開始を適切にすることができ、誤書き込みを防止することができる。
【００７７】
図９は、通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１をベリファイ動作時のプログラム対象となるメモリセルＭＣのうちベリファイパスしたメモリセル数の割合（以下、「ベリファイパス率」と呼ぶ）で制御する場合の書き込みシーケンスのフローチャートである。フローチャートの動作は、例えば、シーケンス制御回路７が制御する。なお、ＥＣＣで救済できるビットについては、パスしたものとみなしてベリファイパス率を計算しても良い。
【００７８】
始めのステップＳ５０１は、図６のステップＳ２０１と同様であるため説明を省略する。
【００７９】
続いて、ステップＳ５０２で、Ａレベルのベリファイパス率ｒａが、ｒａ≧Ｒｒａ（Ｒｒａは、例えば１００％）かを判定する。ｒａ＜Ｒｒａであれば（ステップＳ５０１のＮｏ）、ステップＳ５０３で書き込みループ数ｎｌをインクリメントした後、ステップＳ２０４において、プログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ１及びＶｐａｓｓ２でプログラム動作を実行する。ここで、ΔＶｐａｓｓ１は例えば０Ｖである。一方、ｒａ≧Ｒｒａであれば（ステップＳ５０２のＹｅｓ）、ステップＳ５０９に処理を移す。なお、ベリファイパス率は１００％には限られず、Ａレベルに書き込まれるメモリセルの７０％がパスした時点を、Ａレベルのプログラム期間と定義することもできる。以下、Ｂレベル、Ｃレベルのベリファイパス率に関しても同様である。
【００８０】
続いて、ステップＳ５０５で、ベリファイ動作を実行する。なお、ステップＳ５０５において、Ａレベルのベリファイをパスしたメモリセルは以降のプログラム動作において書き込み禁止状態となる。
【００８１】
続いて、ステップＳ５０６で、ステップＳ５０５におけるベリファイ結果に基づいてＡレベルのベリファイパス率ｒａを更新する。
【００８２】
続くステップＳ５０７及びＳ５０８は、通過電圧Ｖｐａｓｓ１のステップアップ幅がΔＶｐａｓｓ１＝０であることを除き、図７のステップＳ３０７及びＳ３０８と同様であるため説明を省略する。
【００８３】
続いて、ステップＳ５０９で、Ｂレベルのベリファイパス率ｒｂが、ｒｂ≧Ｒｒｂ（Ｒｒｂは、例えば１００％）かを判定する。ｒｂ＜Ｒｒｂであれば（ステップＳ５０９のＮｏ）、ステップＳ５１０で書き込みループ数ｎｌをインクリメントした後、ステップＳ５１１において、プログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ１及びＶｐａｓｓ２でプログラム動作を時刻する。ここで、ΔＶｐａｓｓ１は電圧Ｖｃ１である。一方、ｒｂ≧Ｒｒｂであれば（ステップＳ５０９のＹｅｓ）、ステップＳ５１６に処理を移す。
【００８４】
続いて、ステップＳ５１２で、ベリファイ動作を実行する。なお、ステップＳ５１２において、Ｂレベルのベリファイをパスしたメモリセルは以降のプログラム動作において書き込み禁止状態となる。
【００８５】
続いて、ステップＳ５１３で、ステップＳ５１２におけるベリファイ結果に基づいてＢレベルのベリファイパス率ｒｂを更新する。
【００８６】
続くステップＳ５１４及びＳ５１５は、通過電圧Ｖｐａｓｓ１のステップアップ幅がΔＶｐａｓｓ１＝Ｖｃ１であることを除き、図７のステップＳ３０６及びＳ３０７と同様であるため説明を省略する。
【００８７】
続いて、ステップＳ５１４で、Ｃレベルのベリファイパス率ｒｃが、ｒｃ≧Ｒｒｃ（Ｒｒｃは、例えば１００％）かを判定する。ｒｃ≧Ｒｒｃであれば（ステップＳ５１６のＹｅｓ）、書き込みシーケンスを完了する。一方、ｒｃ＜Ｒｒｃであれば（ステップＳ５１６のＮｏ）、ステップＳ５１６で書き込みループ数ｎｌをインクリメントした後、ステップＳ５１８に処理を移す。
【００８８】
続いて、ステップＳ５１８で、通過電圧Ｖｐａｓｓ１が最大通過電圧Ｖｐｓｍａｘに達しているかを判定する。通過電圧Ｖｐａｓｓ１が最大通過電圧Ｖｐｓｍａｘに達している場合（ステップＳ５１８のＹｅｓ）、ステップＳ５１９において、通過電圧Ｖｐａｓｓ１のステップアップ幅をＶｐａｓｓ１＝Ｖｃ２としてプログラム動作を実行する。一方、通過電圧Ｖｐａｓｓ１が最大通過電圧Ｖｐｓｍａｘに達していない場合（ステップＳ５１８のＮｏ）、ステップＳ５２０において、通過電圧をＶｐａｓｓ１＝Ｖｐｓｍａｘとしてプログラム動作を実行する。
【００８９】
続いて、ステップＳ５２１で、ベリファイ動作を実行する。なお、ステップＳ５２１において、Ｃレベルのベリファイをパスしたメモリセルは以降のプログラム動作において書き込み禁止状態となる。
【００９０】
続いて、ステップＳ５２２で、ステップＳ５２１におけるベリファイ結果に基づいてＣレベルのベリファイパス率ｒｃを更新する。
【００９１】
続くステップＳ５２３及びＳ５２４は、通過電圧Ｖｐａｓｓ１のステップアップ幅がΔＶｐａｓｓ１＝Ｖｃ２であることを除き、図７のステップＳ３０６及びＳ３０７と同様であるため説明を省略する。
【００９２】
このように、通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１をベリファイパス率ｒａ、ｒｂ或いはｒｃで制御することにより、それぞれのレベルに応じ通過電圧Ｖｐａｓｓ１を調整することができる。その結果、各レベルの閾値分布の幅を細くすることができる。
【００９３】
なお、図９に示す書き込みシーケンスのように、通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１をベリファイパス率ｒａ、ｒｂ或いはｒｃで制御する場合、ステップＳ５０８、Ｓ５１５及びＳ５２４を設けるか否かは任意である。図９の例にように、ステップＳ５０８、Ｓ５１５及びＳ５２４を設けた場合、ステップＳ５０７、Ｓ５１４及びＳ５２３の書き込みループ終了時点における書き込みループ数ｎｌが一定の書き込みループに達していることを条件に、直ちに書き込み失敗として書き込みシーケンスを終了することができる。
【００９４】
一方、ステップＳ３０７、Ｓ３１３及びＳ３１８を省略した場合、書き込みループ数ｎｌの管理が不要になるため、回路構成を簡略化することができる。
【００９５】
以上のように、本実施形態の書き込みシーケンスによれば、書き込みシーケンスの初期の段階では、通過電圧Ｖｐａｓｓ２がある程度大きいため、従来のＳＢ方式のプログラム動作を用いた場合と同様、チャネル電圧を十分にブーストすることができる。これによって、書き込み禁止の選択メモリセルに対する誤書き込みの発生を低減させることができる。一方、通過電圧Ｖｐａｓｓ２が一定であるため、書き込みシーケンスの後期の段階においても通過電圧Ｖｐａｓｓ２が高くなり過ぎることはない。これによって、選択ビット線に接続された非選択メモリセルに対する誤書き込みの発生も低減させることができる。
【００９６】
更に、従来のＳＢ方式のプログラム動作を用いた場合に比べて、書き込みシーケンスの初期の段階では、選択ワード線に隣接する非選択ワード線の通過電圧Ｖｐａｓｓ１が低く抑えられている。その結果、隣接ワード線によるブースト効果による電圧上昇を低くすることができる。すなわち、選択ワード線の実効的なプログラム電圧Ｖｐｇｍの増加を抑制できる。これによって、選択メモリセルの低レベルの閾値電圧（例えば、Ａレベル、Ｂレベル）の変動を防止することができ、メモリセル群の低レベルの閾値電圧分布の広がりを抑えることができる。また、書き込みシーケンスの後期の段階（例えば、メモリセルの閾値電圧をＣレベルに書き込む場合）では、通過電圧Ｖｐａｓｓ１のステップアップ幅が大きくなるため、ブースト効果による選択ワード線の実効的なプログラム電圧Ｖｐｇｍをより高くすることができる。これによって、閾値電圧を上昇させる選択メモリセルの閾値電圧の上昇率を大きくするこができ、書き込みシーケンスの処理時間を短縮することができる。
【００９７】
また、電圧Ｖｃ１を０にすることにより、選択メモリセルの低レベルの閾値電圧（特に、Ａレベル）の閾値電圧分布の広がりを抑えることができる。
次に、本実施形態の書き込みシーケンスの変形例について説明しておく。
【００９８】
図１０は、本実施形態の書き込みシーケンス時においてワード線に印加される電圧Ｖｗｌの様子を示す図である。この変形例では、書き込みループ毎に通過電圧Ｖｐａｓｓ１を指数関数的にステップアップさせている。
【００９９】
ここで、指数関数的なステップアップとは、例えば、ステップアップ幅が、ｎ回目の書き込みループで用いる通過電圧Ｖｐａｓｓ１に対するｎ＋１回目の書き込みループで用いる通過電圧Ｖｐａｓｓ１の差（ステップアップ幅）をΔＶｎとした場合、ΔＶｎ＝ΔＶ（ｎ−１）＋０．１で表わされるような場合をいう。
【０１００】
メモリセルＭＣの閾値電圧の上昇のし易さはメモリセルＭＣ毎にバラツキがあり、各レベルのプログラム期間を明確に分けられないような場合がある。しかし、この変形例の場合、プログラムする閾値電圧に関係なく閾値電圧の上昇し易いメモリセルＭＣに対しては低い通過電圧Ｖｐａｓｓ１を用いたプログラム動作を実行し、閾値電圧の上昇し難いメモリセルＭＣに対しては高い通過電圧Ｖｐａｓｓ１を用いたプログラム動作を実行することになる。そのため、本実施形態の図５に示す実施例と比べ、メモリセルＭＣのプログラム特性にあったより最適なプログラム動作を実行することができる。
【０１０１】
以上、本実施形態によれば、従来のＳＢ方式のプログラム動作を用いた場合と同様、書き込み禁止の選択メモリセルに対する誤書き込みの発生を低減させることができるばかりでなく、メモリセル群の閾値電圧分布の広がりを抑制した不揮発性半導体記憶装置を提供することができる。
【０１０２】
［第２の実施形態］
第１の実施形態では、ＳＢ方式のプログラム動作を用いた不揮発性半導体記憶装置について説明したが、第２の実施形態では、いわゆるイレーズ・エリア・セルフ・ブースト方式（以下、「ＥＡＳＢ方式」と呼ぶ）のプログラム動作を用いた不揮発性半導体記憶装置について説明する。なお、説明がない点については、第１の実施形態と同様である。
【０１０３】
図１１は、本実施形態のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図であり、図１２は、本実施形態の書き込みシーケンス時においてワード線に印加される電圧Ｖｗｌの様子を示す図である。なお、図１１及び図１２は、ソース線ＣＥＬＳＲＣ側のメモリセルＭＣからデータが書き込まれる場合を想定している。
【０１０４】
メモリセルの閾値電圧は、データ書き込みによって上がる。そのため、データ書き込み後のメモリセルのチャネル電圧がブーストにより上昇し難くなり、ブースト効率が低下する。
【０１０５】
そこで、ＥＡＳＢ方式のプログラム動作では、データ書き込み後のメモリセルのチャネルと選択メモリセルを含むデータ書き込み前のメモリセルのチャネルを電気的に分離することで、選択メモリセルのチャネル電圧をブーストし易くする。
【０１０６】
具体的には、図１１に示すように、選択ワード線ＷＬｉにプログラム電圧Ｖｐｇｍ、選択ワード線ＷＬｉのソース線ＣＥＬＳＲＣ側に隣接する非選択ワード線ＷＬに分離電圧Ｖｉｓｏ、選択ワード線ＷＬｉのビット線ＢＬ側の隣接ワード線ＷＬｉ＋１に通過電圧Ｖｐａｓｓ１（第１通過電圧）、非選択ワード線ＷＬ０〜ＷＬｉ−２に通過電圧Ｖｐａｓｓ３（第３通過電圧）、非選択ワード線ＷＬｉ＋２〜ＷＬｎ−１に通過電圧Ｖｐａｓ２（第２通過電圧）を印加する。
【０１０７】
ここで、通過電圧Ｖｐａｓｓ２は、図１２に示すように、書き込みループに拘わらず一定の電圧であり、プログラム電圧Ｖｐｇｍの最低値よりも高い電圧である。また、通過電圧Ｖｐａｓｓ３は、図１２に示すように、書き込みループに拘わらず一定の電圧である。そして、分離電圧Ｖｉｓｏは、図１２に示すように、書き込みループに拘わらず一定の電圧であり、例えば接地電圧Ｖｓｓよりもやや高い電圧である。
【０１０８】
一方、通過電圧Ｖｐａｓｓ１は、第１の実施形態と同様、最大通過電圧Ｖｐｓｍａｘを上限とし、書き込みループが増えるにつれステップアップしていく電圧である。つまり、通過電圧Ｖｐａｓｓ１は、図１２に示すように、初期値を通過電圧Ｖｐａｓｓ３よりも低い電圧とし、ステップアップ幅ΔＶｐａｓｓ１が、Ａレベルのプログラムをする１回目〜Ｌ回目の書き込みループでは０Ｖ、ＢレベルのプログラムをするＬ＋１回目〜Ｍ回目の書き込みループではＶｃ１（Ｖｃ２＞Ｖｃ１）、ＣレベルのプログラムをするＭ＋１回目〜Ｎ回目の書き込みループではＶｃ２（Ｖｃ２＞Ｖｃ１）と大きくなっていく電圧である。
【０１０９】
以上のように、ワード線ＷＬｉ−１に分離電圧Ｖｉｓｏを印加することで、メモリセルＭＣｉ−１のチャネルがカットオフされ、これによって、データ書き込み後のメモリセルＭＣ０〜ＭＣｉ−２のチャネルとデータ書き込み前のメモリセルＭＣｉ〜ＭＣｎ−１のチャネルとを電気的に分離することができる。なお、以下において、分離電圧Ｖｉｓｏが印加される非選択ワード線を「分離用ワード線」と呼ぶこともある。
【０１１０】
その上で、ワード線ＷＬ０〜ＷＬｉ−２に比較的低い通過電圧Ｖｐａｓｓ３を印加することで、データ書き込み後のメモリセルＭＣ０〜ＭＣｉ−２については過度な通過電圧の印加による後書き込みの発生を低減させることができる。
【０１１１】
一方、ワード線ＷＬｉ＋１〜ＷＬｎ−１に比較的高い通過電圧Ｖｐａｓｓ２を印加しているため、メモリセルＭＣ０〜ＭＣｉ−２の影響を受けることなく、データ書き込み前のメモリセルＭＣｉ〜ＭＣｎ−１のチャネル電圧を効率良くブーストできる。その結果、書き込み禁止の選択メモリセルＭＣｉに対する誤書き込みの発生を低減させることができる。
【０１１２】
つまり、本実施形態の図１１及び図１２に示す実施例によれば、第１の実施形態の図４及び図５に示す実施例と同様の効果を有するばかりでなく、更に、書き込み禁止の選択メモリセルに対する誤書き込みの発生をより低減させることができる。
【０１１３】
また、図１３に示すように、選択ワード線ＷＬｉ＋１の両側に隣接する非選択ワード線ＷＬｉ、ＷＬｉ＋２に通過電圧Ｖｐａｓｓ１を印加することにより、メモリセル群の閾値電圧分布の広がりを効果的に抑制することができる。
次に、本実施形態の書き込みシーケンスの変形例についていくつか説明しておく。
【０１１４】
１つ目の変形例は、図１１に示す各電圧を、図１４のように制御する例である。図１４は、本実施形態の書き込みシーケンス時においてワード線に印加される電圧Ｖｗｌの様子を示す図である。
【０１１５】
この変形例では、本実施形態の図１１及び図１２を組み合わせた実施例と異なり、通過電圧Ｖｐａｓｓ２を、最大通過電圧Ｖｐｓｍａｘを上限として、書き込みループが増えるにつれてステップアップさせる。このように、本実施形態では、通過電圧Ｖｐａｓｓ１だけでなく、通過電圧Ｖｐａｓｓ２をステップアップさせても良い。このようにＶｐａｓｓ２をステップアップさせることにより、さらにチャネル電圧を上昇させることができる。
【０１１６】
なお、図１４に示すように、通過電圧Ｖｐａｓｓ２のステップアップ幅ΔＶｐａｓｓ２が変わるタイミングを通過電圧Ｖｐａｓｓ１のステップアップ幅ΔＶｐａｓｓ１が変わるタイミングと合わせることで、通過電圧Ｖｐａｓｓ２の制御に必要なパラメータを通過電圧Ｖｐａｓｓ１と共通にすることができ、データ書き込み部による通過電圧Ｖｐａｓｓ２の制御も容易にできる。
【０１１７】
２つ目の変形例は、図１１に示す各電圧を、図１５のように制御する例である。図１５は、本実施形態の書き込みシーケンス時おいてワード線に印加される電圧Ｖｗｌの様子を示す図である。
【０１１８】
この変形例では、本実施形態の図１１及び図１２を組み合わせた実施例とは異なり、通過電圧Ｖｐａｓｓ１を、最大通過電圧Ｖｐｓｍａｘを上限として、書き込みループが増えるにつれ、指数関数的にステップアップさせている。つまり、この変形例の場合、プログラムする閾値電圧に関係なく、プログラムし易いメモリセルＭＣに対しては低い通過電圧Ｖｐａｓｓ１を用いたプログラム動作を実行し、プログラムし難いメモリセルＭＣに対しては高い通過電圧Ｖｐａｓｓ１を用いてプログラム動作を実行することになる。
【０１１９】
そのため、この変形例によれば、本実施形態の図１１及び図１２を組み合わせた実施例と比べて、メモリセルのプログラム特性と合わせたより最適なプログラム動作を実行することができる。
【０１２０】
３つ目の変形例は、図１６に示す各電圧を、図１２のように制御する例である。図１６は、本実施形態のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【０１２１】
この変形例では、本実施形態の図１１及び図１２を組み合わせた実施例とは異なり、選択ワード線ＷＬｉのソース線ＣＥＬＳＲＣ側に隣接する非選択ワード線ＷＬｉ−１だけでなく、更にその隣の非選択ワード線ＷＬｉ−２も分離用ワード線として用いている。
【０１２２】
本実施形態の図１１及び図１２を組み合わせた実施例のように、分離用ワード線ＷＬが、１本の場合、データ書き込み後のメモリセルＭＣのチャネルとデータ書き込み前のメモリセルＭＣのチャネルとを電気的に十分に分離できない場合がある。この点、この変形例によれば、分離用ワード線ＷＬが複数あるため、本実施形態の図１１及び図１２を組み合わせた実施例と比べて、データ書き込み後のメモリセルＭＣのチャネルとデータ書き込み前のメモリセルＭＣのチャネルを電気的により確実に分離することができる。
【０１２３】
［第３の実施形態］
第２の実施形態では、ＥＡＳＢ方式のプログラム動作を用いた不揮発性半導体記憶装置について説明したが、第３の実施形態では、いわゆるリバイスド・イレーズ・エリア・セルフ・ブースト方式（以下、「ＲＥＡＳＢ方式」と呼ぶ）のプログラム動作を用いた不揮発性半導体記憶装置について説明する。なお、説明がない点については、第２の実施形態と同様である。
【０１２４】
図１７は、本実施形態のプログラム動作におけるメモリセルアレイのバイアス状態を示す図であり、図１８は、本実施形態の書き込みシーケンス時においてワード線に印加される電圧Ｖｗｌの様子を示す図である。なお、図１７及び図１８は、ソース線ＣＥＬＳＲＣ側のメモリセルＭＣから順にデータが書き込まれることを前提としている。
【０１２５】
ＥＡＳＢ方式のプログラム動作を用いた場合、図１１の例でいうと、分離用ワード線ＷＬｉ−１に接続されたメモリセルＭＣｉ−１のチャネルと、このメモリセルＭＣｉ−１に隣接するメモリセルＭＣｉ−２或いはメモリセルＭＣｉのチャネルの間に大きな電位差が生じてしまう。この場合、メモリセルＭＣｉ−１のチャネルからメモリセルＭＣｉ−２或いはメモリセルＭＣｉに向けて加速された電子が放出される。そして、この電子がメモリセルＭＣｉ−２或いはＭＣｉの浮遊ゲートに入った場合、メモリセルＭＣｉ−２或いはＭＣｉに対する誤書き込みが生じてしまう。
【０１２６】
そこで、ＲＥＡＳＢ方式のプログラム動作では、分離用ワード線に隣接する一方或いは両方の非選択ワード線に対して分離電圧とプログラム電圧或いは通過電圧との中間電圧である緩和電圧を印加する。
【０１２７】
具体的には、図１７に示すように、選択ワード線ＷＬｉにプログラム電圧Ｖｐｇｍ、隣接ワード線ＷＬｉ−１及びＷＬｉ＋１に通過電圧Ｖｐａｓｓ１（第１通過電圧）、選択ワード線ＷＬｉのソース線ＣＥＬＳＲＣ側の非選択ワード線ＷＬｉ−３に分離電圧Ｖｉｓｏ、分離用ワード線ＷＬｉ−３に隣接する非選択ワード線ＷＬｉ−４及びＷＬｉ−２に緩和電圧Ｖｇｐ、非選択ワード線ＷＬｉ＋２〜ＷＬｎ−１に通過電圧Ｖｐａｓｓ２（第２通過電圧）、非選択ワード線ＷＬ０〜ＷＬｉ−５に通過電圧Ｖｐａｓｓ３（第３通過電圧）を印加する。
【０１２８】
例えば、緩和電圧Ｖｇｐは、図１８に示すように、書き込みループに拘わらず一定の電圧であり、プログラム電圧Ｖｐｇｍの最低値、通過電圧Ｖｐａｓｓ１の最低値、通過電圧Ｖｐａｓｓ２、或いは通過電圧Ｖｐａｓｓ３よりも低く且つ分離電圧Ｖｉｓｏよりも高い電圧である。なお、プログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ１、Ｖｐａｓｓ２及びＶｐａｓｓ３、並びに、分離電圧Ｖｉｓｏは、図１２に示す実施例と同様である。また、緩和電圧Ｖｇｐが印加される非選択ワード線を「緩和用ワード線」と呼ぶこともある。また、選択ワード線ＷＬｉの両方に隣接するワード線ＷＬｉ−１、ＷＬｉ＋１に通過電圧Ｖｐａｓｓ１を印加することにより、メモリセル群の閾値電圧分布の広がりを効果的に抑制することができる。
【０１２９】
以上のように、分離用ワード線ＷＬｉ−３に隣接する非選択ワード線ＷＬｉ−２及びＷＬｉ−４に対して緩和電圧Ｖｇｐを印加することで、メモリセルＭＣｉ−３のチャネルからメモリセルＭＣｉ−４及びＭＣｉ−２に向かう電子の加速が低減される。そのため、この電子が、メモリセルＭＣｉ−４及びＭＣｉ−２の電荷蓄積層に入り込む可能性が低くなる。
【０１３０】
つまり、本実施形態の図１７及び図１８を組み合わせた実施例によれば、第２の実施形態の図１１及び図１２を組み合わせた実施例と同様の効果を有するばかりでなく、更に、分離用ワード線に接続されたメモリセルに隣接するメモリセルに対する誤書き込みの発生を低減できる。
次に、本実施形態の書き込みシーケンスの変形例についていくつか説明しておく。
【０１３１】
１つ目の変形例は、図１７に示す各電圧を、図１９のように制御する例である。図１９は、本実施形態の書き込みシーケンス時においてワード線に印加される電圧Ｖｗｌの様子を示す図である。
【０１３２】
この変形例では、本実施形態の図１７及び図１８を組み合わせた実施例とは異なり、通過電圧Ｖｐａｓｓ２を、最大通過電圧Ｖｐｓｍａｘを上限として、書き込みループが増えるにつれてステップアップさせている。このように、本実施形態では、通過電圧Ｖｐａｓｓ１だけでなく、通過電圧Ｖｐａｓｓ２をステップアップさせても良い。
【０１３３】
２つ目の変形例は、図１７に示す各電圧を、図２０のように制御する例である。図２０は、本実施形態の書き込みシーケンス時においてワード線に印加される電圧Ｖｗｌの様子を示す図である。
【０１３４】
この変形例では、本実施形態の図１７及び図１８を組み合わせた実施例とは異なり、通過電圧Ｖｐａｓｓ１を、最大通過電圧Ｖｐｓｍａｘを上限として、書き込みループが増えるにつれ、指数関数的にステップアップさせている。
【０１３５】
そのため、この変形例によれば、本実施形態の図１７及び図１８を組み合わせた実施例と比べて、メモリセルのプログラム特性と合わせたより最適なプログラム動作を実行することができる。
【０１３６】
３つ目の変形例は、図２１に示す各電圧を、図１８のように制御する例である。図２１は、本実施形態のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【０１３７】
この変形例では、本実施形態の図１７及び図１８を組み合わせた実施例とは異なり、選択ワード線ＷＬｉのソース線ＣＥＬＳＲＣ側に隣接する非選択ワード線ＷＬｉ−３だけでなく、更にその隣の非選択ワード線ＷＬｉ−４も分離用ワード線として用いる。
【０１３８】
そのため、この変形例によれば、本実施形態の図１７及び図１８を組み合わせた実施例と比べて、データ書き込み後のメモリセルＭＣのチャネルとデータ書き込み前のメモリセルＭＣのチャネルをより確実に電気的に分離することができる。
【０１３９】
［第４の実施形態］
第２の実施形態では、ＥＡＳＢ方式のプログラム動作を用いた不揮発性半導体記憶装置について説明したが、第４の実施形態では、いわゆるローカル・セルフ・ブースト方式（以下、「ＬＳＢ方式」と呼ぶ）のプログラム動作を用いた不揮発性半導体記憶装置について説明する。なお、説明がない点については、第２の実施形態と同様である。
【０１４０】
図２２は、本実施形態のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。なお、図２２は、ソース線ＣＥＬＳＲＣ側のメモリセルＭＣからデータが書き込まれる場合を想定している。
【０１４１】
ＥＡＳＢ方式のプログラム動作を用いた場合、データ書き込み後のメモリセルのチャネルとデータ書き込み前のメモリセルのチャネルを電気的に分離することで、ＳＢ方式のプログラム動作を用いた場合に比べて、選択メモリセルのチャネル電圧をより効率良くブーストすることができた。
【０１４２】
これに対し、ＬＳＢ方式のプログラム動作では、選択メモリセルのチャネルを、選択メモリセルのソース線ＣＥＬＳＲＣ側だけでなく、ビット線ＢＬ側のメモリセルのチャネルとも電気的に分離する。これによって、ＥＡＳＢ方式のプログラム動作を用いた場合よりも、選択メモリセルのチャネル電圧をより高効良くブーストすることができる。
【０１４３】
具体的には、図２２に示すように、選択ワード線ＷＬｉにプログラム電圧Ｖｐｇｍ、隣接ワード線ＷＬｉ−１及びＷＬｉ＋１に通過電圧Ｖｐａｓｓ１（第１通過電圧）、隣接ワード線ＷＬｉ−１のソース線ＣＥＬＳＲＣ側に隣接する非選択ワード線ＷＬｉ−２及び隣接ワード線ＷＬｉ＋１のビット線ＢＬ側に隣接する非選択ワード線ＷＬｉ＋２に通過電圧Ｖｐａｓｓ２（第２通過電圧）、非選択ワード線ＷＬｉ−２のソース線ＣＥＬＳＲＣ側に隣接する非選択ワード線ＷＬｉ−３及び非選択ワード線ＷＬｉ＋２のビット線ＢＬ側に隣接する非選択ワード線ＷＬｉ＋３に分離電圧Ｖｉｓｏ、その他の非選択ワード線ＷＬ０〜ＷＬｉ−４及びＷＬｉ＋４〜ＷＬｎ−１に通過電圧Ｖｐａｓｓ３（第３通過電圧）を印加する。
【０１４４】
ここで、書き込みループに対するプログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３、並びに、分離電圧Ｖｉｓｏの制御は、図１２に示す実施例と同様である。
【０１４５】
以上のように、本実施形態の図１２及び図２２を組み合わせた実施例の場合、非選択メモリセルＭＣｉ−３及びＭＣｉ＋３をカットオフすることで、選択メモリセルＭＣｉ周辺のチャネルをその他の非選択メモリセルＭＣのチャネルから電気的に分離することができる。
【０１４６】
これによって、本実施形態の図１２及び図２２を組み合わせた実施例によれば、第２の実施形態の図１１及び図１２を組み合わせた実施例と同様の効果を有するばかりでなく、更に、書き込み禁止の選択メモリセルに対する誤書き込みをより低減させることができる。
【０１４７】
次に、本実施形態の書き込みシーケンスの変形例についていくつか説明しておく。
１つ目の変形例は、図２２に示す各電圧を、図１４のように制御する例である。
この変形例では、本実施形態の図１２及び図２２を組み合わせた実施例とは異なり、通過電圧Ｖｐａｓｓ２を、最大通過電圧Ｖｐｓｍａｘを上限として、書き込みループが増えるにつれてステップアップさせている。このように、本実施形態では、通過電圧Ｖｐａｓｓ１だけでなく、通過電圧Ｖｐａｓｓ２をステップアップさせても良い。
【０１４８】
２つ目の変形例は、図２２に示す各電圧を、図１５のように制御する例である。
この変形例では、本実施形態の図１２及び図２２を組み合わせた実施例とは異なり、通過電圧Ｖｐａｓｓ１を、最大通過電圧Ｖｐｓｍａｘを上限として、書き込みループが増えるにつれ、指数関数的にステップアップさせている。
【０１４９】
そのため、この変形例によれば、本実施形態の図１２及び図２２を組み合わせた実施例と比べて、メモリセルのプログラム特性と合わせたより最適なプログラム動作を実行することができる。
【０１５０】
３つ目の変形例は、図２３に示す各電圧を、図１２のように制御する例である。図２３は、本実施形態のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【０１５１】
この変形例では、本実施形態の図１２及び図２２を組み合わせた実施例とは異なり、選択ワード線ＷＬｉのソース線ＣＥＬＳＲＣ側に隣接する非選択ワード線ＷＬｉ−３だけでなく、更にその隣の非選択ワード線ＷＬｉ−４も分離用ワード線として用いる。
【０１５２】
そのため、この変形例によれば、本実施形態の図１２及び図２２を組み合わせた実施例と比べて、選択メモリセルＭＣ周辺のチャネルとその他の非選択メモリセルのチャネルをより確実に電気的に分離することができる。
【０１５３】
［第５の実施形態］
第３の実施形態では、ＲＥＡＳＢ方式のプログラム動作を用いた不揮発性半導体記憶装置について説明したが、第５の実施形態では、いわゆるリバイスド・ローカル・セルフ・ブースト方式（以下、「ＲＬＳＢ方式」と呼ぶ）のプログラム動作を用いた不揮発性半導体記憶装置について説明する。なお、説明がない点については、第３の実施形態と同様である。
【０１５４】
図２４は、本実施形態のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。なお、図２４は、ソース線ＣＥＬＳＲＣ側のメモリセルＭＣから順にデータが書き込まれることを前提としている。
【０１５５】
ＲＥＡＳＢ方式のプログラム動作を用いた場合、データ書き込み後のメモリセルのチャネルとデータ書き込み前のメモリセルのチャネルを電気的に分離することで、ＳＢ方式のプログラム動作を用いた場合に比べて、選択メモリセルのチャネル電圧をより効率良くブーストすることができた。
【０１５６】
これに対し、ＲＬＳＢ方式のプログラム動作では、選択メモリセルのチャネルを、選択メモリセルのソース線ＣＥＬＳＲＣ側だけでなく、ビット線ＢＬ側のメモリセルのチャネルとも電気的に分離する。これによって、ＥＡＳＢ方式のプログラム動作を用いた場合よりも、選択メモリセルのチャネルをより高効良くブーストすることができる。
【０１５７】
具体的には、図２４に示すように、選択ワード線ＷＬｉにプログラム電圧Ｖｐｇｍ、隣接ワード線ＷＬｉ−１及びＷＬｉ＋１に通過電圧Ｖｐａｓｓ１（第１通過電圧）、隣接ワード線ＷＬｉ−１のソース線ＣＥＬＳＲＣ側に隣接する非選択ワード線ＷＬｉ−２及び隣接ワード線ＷＬｉ＋１のビット線ＢＬ側に隣接する非選択ワード線ＷＬｉ＋２に通過電圧Ｖｐａｓｓ２（第２通過電圧）、非選択ワード線ＷＬｉ−２のソース線ＣＥＬＳＲＣ側に隣接する非選択ワード線ＷＬｉ−３及び非選択ワード線ＷＬｉ＋２のビット線ＢＬ側に隣接する非選択ワード線ＷＬｉ＋３に分離電圧Ｖｉｓｏ、分離用ワード線ＷＬＷＬｉ−４及びＷＬｉ＋４ｎに隣接する非選択ワード線ＷＬｉ−５、ＷＬｉ−３、ＷＬｉ＋３及びＷＬｉ＋５に緩和電圧Ｖｇｐ、その他の非選択ワード線ＷＬ０〜ＷＬｉ−６及びＷＬｉ＋６〜ＷＬｎ−１に通過電圧Ｖｐａｓｓ３（第３通過電圧）を印加する。
【０１５８】
ここで、書き込みループに対するプログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３、分離電圧Ｖｉｓｏ、並びに、緩和電圧Ｖｇｐの制御は、図１８に示す実施例と同様である。
【０１５９】
以上のように、本実施形態の図１８及び図２４を組み合わせた実施例の場合、非選択メモリセルＭＣｉ−４及びＭＣｉ＋４をカットオフすることで、選択メモリセルＭＣｉ周辺のチャネルをその他の非選択メモリセルＭＣのチャネルから電気的に分離することができる。
【０１６０】
これによって、本実施形態の図１８及び図２４を組み合わせた実施例によれば、第３の実施形態の図１７及び図１８を組み合わせた実施例と同様の効果を有するばかりでなく、更に、書き込み禁止の選択メモリセルに対する誤書き込みをより低減させることができる。
【０１６１】
次に、本実施形態の書き込みシーケンスの変形例についていくつか説明しておく。
１つ目の変形例は、図２４に示す各電圧を、図１９のように制御する例である。
この変形例では、本実施形態の図１８及び図２４を組み合わせた実施例とは異なり、通過電圧Ｖｐａｓｓ２を、最大通過電圧Ｖｐｓｍａｘを上限として、書き込みループが増えるにつれてステップアップさせている。このように、本実施形態では、通過電圧Ｖｐａｓｓ１だけでなく、通過電圧Ｖｐａｓｓ２をステップアップさせても良い。
【０１６２】
２つ目の変形例は、図２４に示す各電圧を、図２０のように制御する例である。
この変形例では、本実施形態の図１８及び図２４を組み合わせた実施例とは異なり、通過電圧Ｖｐａｓｓ１を、最大通過電圧Ｖｐｓｍａｘを上限として、書き込みループが増えるにつれ、指数関数的にステップアップさせている。
【０１６３】
そのため、この変形例によれば、本実施形態の図１８及び図２４を組み合わせた実施例と比べて、メモリセルのプログラム特性と合わせたより最適なプログラム動作を実行することができる。
【０１６４】
３つ目の変形例は、図２５に示す各電圧を、図１８のように制御する例である。図２５は、本実施形態のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。
【０１６５】
この変形例では、本実施形態の図１８及び図２４を組み合わせた実施例とは異なり、選択ワード線ＷＬｉのソース線ＣＥＬＳＲＣ側に隣接する非選択ワード線ＷＬｉ−３だけでなく、更にその隣の非選択ワード線ＷＬｉ−４も分離用ワード線として用いる。同様に、選択ワード線ＷＬｉのビット線ＢＬ側に隣接する非選択ワード線ＷＬｉ＋３だけでなく、更にその隣の非選択ワード線ＷＬｉ＋４も分離用ワード線として用いる。
【０１６６】
そのため、この変形例によれば、本実施形態の図１８及び図２４を組み合わせた実施例と比べて、選択メモリセルＭＣ周辺のチャネルとその他の非選択メモリセルのチャネルをより確実に電気的に分離することができる。
【０１６７】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６８】
１・・・メモリセルアレイ、１ａ・・・ＲＯＭヒューズ領域、２ａ・・・ロウデコーダ／ワード線ドライバ、２ｂ・・・カラムデコーダ、３・・・ページバッファ、４・・・ＮＡＮＤストリング、５ｂ・・・カラムアドレスレジスタ、６・・・ロジック制御回路、７・・・シーケンス制御回路、８・・・電圧発生回路、８ａ・・・プログラム電圧発生回路、８ｂ・・・通過電圧発生回路、９・・・Ｉ／Ｏバッファ、１０・・・ＮＡＮＤチップ、１１・・・コントローラ、
【図１】
2013229077.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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