(57)【要約】【課題】複数のメモリバンク有する半導体装置において、チップ面積を増大させることなく同時に活性化させるセンスアンプ数の増大を抑制する。【解決手段】メモリバンクＢａｎｋ０〜Ｂａｎｋ３と、リードコマンドに応答してメモリバンクＢａｎｋ０〜Ｂａｎｋ３のいずれかから複数のリードデータセットを複数回に分けてグローバルＩ／Ｏ配線ＧＩＯに読み出すデータアンプＤＡＭＰと、グローバルＩ／Ｏ配線ＧＩＯ上のリードデータセットを外部に出力する出力回路６３とを備える。１回目に読み出されたリードデータセットは期間ＴＲ１の経過後に出力が開始され、２回目に読み出されたリードデータセットは期間ＴＲ２の経過後に出力が開始される。本発明によれば、メモリバンクへのアクセスを複数回に分散して実行しているにもかかわらず、リードデータのバースト出力を途切れることなく実行することが可能となる。【選択図】図２
2013229068.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリバンクと、
データ配線と、
外部から供給されるリードコマンドに応じて、前記複数のメモリバンクのうちの１つを選択し、選択された１つのメモリバンクから各々複数のリードデータを含む第１及び第２のリードデータセットを前記データ配線に順次読み出す制御回路と、
前記データ配線に読み出された前記第１及び第２のリードデータセットを外部に出力する出力回路と、を備え、
前記出力回路は、前記第１のリードデータセットが前記データ配線に現れてから第１の期間が経過した後に前記第１のリードデータセットのシリアルな出力を開始し、前記第２のリードデータセットが前記データ配線に現れてから前記第１の期間とは異なる第２の期間が経過した後に前記第２のリードデータセットのシリアルな出力を開始することを特徴とする半導体装置。
【請求項２】
前記第１の期間は前記第２の期間よりも長いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の期間と前記第２の期間の差は、前記出力回路が前記第１のリードデータセットの出力を開始してから前記第１のリードデータセットの出力を終了するまでの期間以上であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の期間と前記第２の期間の差は、前記出力回路が前記第１のリードデータセットの出力を開始してから前記第１のリードデータセットの出力を終了するまでの期間に等しいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のリードデータセットに含まれる最後のリードデータを出力してから前記第２のリードデータセットに含まれる最初のリードデータを出力するまでの期間は、前記第１のリードデータセットに含まれる所定のリードデータを出力してから前記第１のリードデータセットに含まれる次のリードデータを出力するまでの期間と等しいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記制御回路は、第１の動作モードにおいては前記リードコマンドに応じて、前記選択された１つのメモリバンクから前記第１及び第２のリードデータセットを前記データ配線に順次読み出し、第２の動作モードにおいては前記リードコマンドに応じて、前記選択された１つのメモリバンクから前記第２のリードデータセットを前記データ配線に読み出すことなく前記第１のリードデータセットを前記データ配線に読み出すことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記出力回路は、前記第１の動作モードにおいては前記第１のリードデータセットが前記データ配線に現れてから前記第１の期間が経過した後に前記第１のリードデータセットのシリアルな出力を開始し、前記第２の動作モードにおいては前記第１のリードデータセットが前記データ配線に現れてから前記第１の期間とは異なる第３の期間が経過した後に前記第１のリードデータセットのシリアルな出力を開始することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の期間は前記第３の期間よりも長いことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の期間と前記第３の期間の差は、前記出力回路が前記第１のリードデータセットの出力を開始してから前記第１のリードデータセットの出力を終了するまでの期間以上であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１の期間と前記第３の期間の差は、前記出力回路が前記第１のリードデータセットの出力を開始してから前記第１のリードデータセットの出力を終了するまでの期間に等しいことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
外部からシリアルに入力される複数のライトデータを含む第１及び第２のライトデータセットを前記データ配線に順次出力する入力回路をさらに備え、
前記制御回路は、外部からライトコマンドが供給される毎に、前記データ配線に出力された前記第１及び第２のライトデータセットを前記複数のメモリバンクのいずれかに順次書き込み、
前記入力回路は、前記第１のライトデータセットのシリアルな入力が開始されてから第４の期間が経過した後に前記第１のライトデータセットを前記データ配線に出力し、前記第２のライトデータセットのシリアルな入力が開始されてから前記第４の期間とは異なる第５の期間が経過した後に前記第２のライトデータセットを前記データ配線に出力することを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第４の期間は前記第５の期間よりも短いことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第４の期間と前記第５の期間の差は、前記入力回路への前記第１のライトデータセットの入力が開始されてから、前記入力回路への前記第１のライトデータセットの入力が終了するまでの期間以上であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第４の期間と前記第５の期間の差は、前記入力回路への前記第１のライトデータセットの入力が開始されてから、前記入力回路への前記第１のライトデータセットの入力が終了するまでの期間に等しいことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記制御回路は、第１のタイミングで発行された前記リードコマンドに応答して前記複数のメモリバンクのいずれかから前記第１及び第２のリードデータセットを時分割で読み出し、前記第１のタイミングよりも遅い第２のタイミングで発行された前記リードコマンドに応答して前記複数のメモリバンクの別のいずれかから第３及び第４のリードデータセットを時分割で読み出し、
前記データ配線は、第１及び第２のデータ配線を含み、
前記第１及び第２のリードデータセットは前記第１のデータ配線に読み出され、
前記第３及び第４のリードデータセットは前記第２のデータ配線に読み出されることを特徴とする請求項１乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
複数のメモリバンクと、
データ配線と、
第１の動作モードにおいては外部からリードコマンドが供給される毎に、前記複数のメモリバンクのいずれかから複数のリードデータを含む前記第１及び第２のリードデータセットを前記データ配線に順次読み出し、第２の動作モードにおいては前記リードコマンドが供給される毎に、前記複数のメモリバンクのいずれかから前記第２のリードデータセットを前記データ配線に読み出すことなく前記第１のリードデータセットを前記データ配線に読み出す制御回路と、
前記データ配線に読み出された前記第１及び第２のリードデータセットを外部に出力する出力回路と、を備え、
前記出力回路は、前記第１の動作モードにおいては前記第１のリードデータセットが前記データ配線に現れてから前記第１の期間が経過した後に前記第１のリードデータセットのシリアルな出力を開始し、前記第２の動作モードにおいては前記第１のリードデータセットが前記データ配線に現れてから前記第１の期間とは異なる第３の期間が経過した後に前記第１のリードデータセットのシリアルな出力を開始することを特徴とする半導体装置。
【請求項１７】
前記第１の期間は前記第３の期間よりも長いことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記出力回路は、第１の動作モードにおいては前記第２のリードデータセットが前記データ配線に現れてから前記第１の期間とは異なる第２の期間が経過した後に前記第２のリードデータセットのシリアルな出力を開始することを特徴とする請求項１６又は１７に記載の半導体装置。
【請求項１９】
リードコマンドを発行するコントロールデバイスと、
前記リードコマンドを受けるメモリデバイスと、を備え、
前記メモリデバイスは、
複数のメモリバンクと、
データ配線と、
第１の動作モードにおいては前記リードコマンドが供給される毎に、前記複数のメモリバンクのいずれかから複数のリードデータを含む前記第１及び第２のリードデータセットを前記データ配線に順次読み出し、第２の動作モードにおいては前記リードコマンドが供給される毎に、前記複数のメモリバンクのいずれかから前記第２のリードデータセットを前記データ配線に読み出すことなく前記第１のリードデータセットを前記データ配線に読み出す制御回路と、
前記データ配線に読み出された前記第１及び第２のリードデータセットを前記コントロールデバイスに出力する出力回路と、を備え、
前記出力回路は、前記第１の動作モードにおいては前記第１のリードデータセットが前記データ配線に現れてから前記第１の期間が経過した後に前記第１のリードデータセットのシリアルな出力を開始し、前記第２の動作モードにおいては前記第１のリードデータセットが前記データ配線に現れてから前記第１の期間とは異なる第３の期間が経過した後に前記第１のリードデータセットのシリアルな出力を開始することを特徴とする情報処理システム。
【請求項２０】
前記コントロールデバイスは、ライトコマンド及び複数のライトデータを含むライトデータセットを前記メモリデバイスに供給し、
前記メモリデバイスは、前記ライトデータセットを前記データ配線に出力する入力回路をさらに備え、
前記コントロールデバイスは、前記ライトコマンドを発行してから前記ライトデータセットのシリアルな出力を開始するまでの期間を、前記第１の動作モードと前記第２の動作モードとで同じとすることを特徴とする請求項１９に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びこれを備える情報処理システムに関し、特に、リードコマンドに応答して複数のリードデータをバースト出力する半導体装置及びこれを備える情報処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスは、メモリセルアレイが複数のメモリバンクに分割されていることが一般的である（特許文献１〜３参照）。メモリバンクとは個別にコマンドを実行可能な単位であり、したがって、メモリバンク間においては非排他的なアクセスを行うことができる。
【０００３】
例えば、特許文献１に記載された半導体メモリデバイスは、２つのメモリバンクを交互にアクセスする「バンクインターリーブ」を自動的に実行することにより、リードデータのバースト出力を複数回連続的に行っている。また、特許文献２に記載された半導体メモリデバイスは、バンク０〜バンク７から読み出されたリードデータをそれぞれデータ端子ＤＱ０〜ＤＱ７から出力することにより、バンク０〜バンク７に分散して記憶されているデータの効率的な出力を実現している。さらに、特許文献３に記載された半導体メモリデバイスは、メモリバンクが複数のブロックに分割されており、バースト長選択信号やブロック選択信号などに基づいて、アクセス対象となるブロックの選択やリードデータの出力順序の選択が可能とされている。
【０００４】
特許文献１〜３に記載された半導体メモリデバイスにおいては、いずれも外部からの１回のリードコマンドに応じて１つメモリバンクからデータ端子に供給される複数のリードデータのデータ量は、データ端子から途切れることなく連続的にバースト出力可能なデータ量である。言い換えれば、１回のリードコマンドに応答してメモリバンクからリードデータを読み出す速度は、連続的なバースト出力に間に合うよう設計される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−８２２８７号公報
【特許文献２】特開２０１１−１６６２９８号公報
【特許文献３】特開２０１１−１７５５６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年においては、多くのデータ端子を備えるいわゆるワイドＩ／Ｏ型の半導体メモリデバイスが提案されている。この種の半導体メモリデバイスでは、１回のリードコマンドに応答してメモリバンクから読み出すべきリードデータのビット数が多くなる。一例として、バースト長を４ビットとすると、データ端子数が３２個である場合には１回のリードコマンドに応答してメモリバンクから読み出すべきリードデータのビットは１２８（＝４×３２）ビットとなるのに対し、データ端子数が６４個である場合には１回のリードコマンドに応答してメモリバンクから読み出すべきリードデータのビットは２５６（＝４×６４）ビットとなる。
【０００７】
このことは、データ端子数が６４個である場合、メモリバンクのアレイ構成が同じであれば、データ端子数が３２個である場合と比べて２倍の数のセンスアンプを同時に活性化させる必要があることを意味する。一例として、データ端子数が３２個である場合に同時に活性化させるセンスアンプ数が２Ｋバイトであるとすれば、データ端子数が６４個である場合に同時に活性化させるセンスアンプ数が４Ｋバイトに倍増する。これによりピーク電流量が増大するとともに、電源ノイズが大きくなってしまう。
【０００８】
一方、アレイ構成を変更すれば、同時に活性化させるセンスアンプ数を減らすことが可能である。このため、データ端子数が６４個である場合であっても、アレイ構成を変更すれば、同時に活性化させるセンスアンプ数をデータ端子数が３２個である場合と同数に維持することが可能である。しかしながら、この場合にはアレイ上に形成すべきデータ配線などの数が倍増するため、チップ面積が大幅に増大してしまう。
【０００９】
このような背景から、チップ面積を増大させることなく、同時に活性化させるセンスアンプ数の増大を抑制する技術が望まれている。このような技術は、ＤＲＡＭなどの半導体メモリデバイスに限らず、複数のメモリバンクを備えた全ての半導体装置及びこれを用いた情報処理システムにおいて望まれる。
【課題を解決するための手段】
【００１０】
本発明の一側面による半導体装置は、複数のメモリバンクと、データ配線と、外部から供給されるリードコマンドに応じて、前記複数のメモリバンクのうちの１つを選択し、選択された１つのメモリバンクから各々複数のリードデータを含む第１及び第２のリードデータセットを前記データ配線に順次読み出す制御回路と、前記データ配線に読み出された前記第１及び第２のリードデータセットを外部に出力する出力回路と、を備え、前記出力回路は、前記第１のリードデータセットが前記データ配線に現れてから第１の期間が経過した後に前記第１のリードデータセットのシリアルな出力を開始し、前記第２のリードデータセットが前記データ配線に現れてから前記第１の期間とは異なる第２の期間が経過した後に前記第２のリードデータセットのシリアルな出力を開始することを特徴とする。
【００１１】
本発明の他の側面による半導体装置は、複数のメモリバンクと、データ配線と、第１の動作モードにおいては外部からリードコマンドが供給される毎に、前記複数のメモリバンクのいずれかから複数のリードデータを含む前記第１及び第２のリードデータセットを前記データ配線に順次読み出し、第２の動作モードにおいては前記リードコマンドが供給される毎に、前記複数のメモリバンクのいずれかから前記第２のリードデータセットを前記データ配線に読み出すことなく前記第１のリードデータセットを前記データ配線に読み出す制御回路と、前記データ配線に読み出された前記第１及び第２のリードデータセットを外部に出力する出力回路と、を備え、前記出力回路は、前記第１の動作モードにおいては前記第１のリードデータセットが前記データ配線に現れてから前記第１の期間が経過した後に前記第１のリードデータセットのシリアルな出力を開始し、前記第２の動作モードにおいては前記第１のリードデータセットが前記データ配線に現れてから前記第１の期間とは異なる第３の期間が経過した後に前記第１のリードデータセットのシリアルな出力を開始することを特徴とする。
【００１２】
本発明による情報処理システムは、リードコマンドを発行するコントロールデバイスと、前記リードコマンドを受けるメモリデバイスと、を備え、前記メモリデバイスは、複数のメモリバンクと、データ配線と、第１の動作モードにおいては前記リードコマンドが供給される毎に、前記複数のメモリバンクのいずれかから複数のリードデータを含む前記第１及び第２のリードデータセットを前記データ配線に順次読み出し、第２の動作モードにおいては前記リードコマンドが供給される毎に、前記複数のメモリバンクのいずれかから前記第２のリードデータセットを前記データ配線に読み出すことなく前記第１のリードデータセットを前記データ配線に読み出す制御回路と、前記データ配線に読み出された前記第１及び第２のリードデータセットを前記コントロールデバイスに出力する出力回路と、を備え、前記出力回路は、前記第１の動作モードにおいては前記第１のリードデータセットが前記データ配線に現れてから前記第１の期間が経過した後に前記第１のリードデータセットのシリアルな出力を開始し、前記第２の動作モードにおいては前記第１のリードデータセットが前記データ配線に現れてから前記第１の期間とは異なる第３の期間が経過した後に前記第１のリードデータセットのシリアルな出力を開始することを特徴とする。
【発明の効果】
【００１３】
本発明の一側面による半導体装置によれば、メモリバンクへのアクセスを複数回に分散して実行するとともに、第１の期間と第２の期間が互いに異なっていることから、例えば第１の期間を第２の期間よりも長く設定すれば、第１及び第２のリードデータセットを途切れることなくバースト出力することができる。これにより、チップ面積を増大させることなくピーク電流量や電源ノイズの増大を防止することが可能となる。
【００１４】
また、本発明の他の側面による半導体装置及び情報処理システムによれば、データ配線にリードデータセットが現れてからシリアルな出力を開始するまでの期間が動作モードよって異なることから、例えば第１の期間を第３の期間よりも長く設定すれば、第１の動作モードにおいては第１及び第２のリードデータセットを途切れることなくバースト出力することができ、第２の動作モードにおいては第１リードデータセットをより早いタイミングで出力することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態による半導体装置１０ａの構成を示すブロック図である。
【図２】半導体装置１０ａのリード動作を説明するためのタイミング図であり、バースト長が４ビットである場合を示している。
【図３】半導体装置１０ａのリード動作を説明するためのタイミング図であり、バースト長が２ビットである場合を示している。
【図４】半導体装置１０ａのライト動作を説明するためのタイミング図であり、バースト長が４ビットである場合を示している。
【図５】本発明の第２の実施形態による半導体装置１０ｂの構成を示すブロック図である。
【図６】半導体装置１０ｂのリード動作を説明するためのタイミング図であり、バースト長が４ビットである場合を示している。
【図７】半導体装置１０ｂのライト動作を説明するためのタイミング図であり、バースト長が４ビットである場合を示している。
【図８】本発明の第３の実施形態による情報処理システム９１の構成を示すブロック図である。
【図９】本発明の第４の実施形態による情報処理システム９２の構成を示すブロック図である。
【図１０】本発明の第５の実施形態による情報処理システム９３の構成を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の第１の実施形態による半導体装置１０ａの構成を示すブロック図である。
【００１８】
本実施形態による半導体装置１０ａはＤＲＡＭであり、１個の半導体チップに集積されている。図１に示すように、本実施形態による半導体装置１０ａは、外部端子としてクロック端子１１、コマンド端子１２、アドレス端子１３、バンクアドレス端子１４、データ端子１５及びストローブ端子１６を有している。その他にも電源端子やキャリブレーション端子なども備えられているが、これらについては本発明の要旨に直接関係しないことから説明を省略する。本実施形態においてはデータ端子１５の数が６４個であり、したがって一度に６４ビットのデータが入出力される。
【００１９】
クロック端子１１は、半導体装置１０ａの外部から外部クロック信号ＣＬＫが供給される端子である。クロック端子１１に入力された外部クロック信号ＣＬＫは、クロック入力回路２１を介してクロック生成回路２２に供給される。クロック生成回路２２は、外部クロック信号ＣＬＫに基づいて内部クロック信号ＣＬＫＩを生成する回路である。内部クロック信号ＣＬＫＩは、後述するロウ制御回路３１、カラム制御回路３２、モードレジスタ３３などの各種回路ブロックに供給され、当該半導体装置１０ａの動作タイミングを規定するタイミング信号として用いられる。
【００２０】
コマンド端子１２は、半導体装置１０ａの外部から外部コマンド信号ＣＭＤが供給される端子である。外部コマンド信号ＣＭＤは、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ及びチップセレクト信号ＣＳからなり、これら信号の組み合わせによってコマンドの種類が表現される。コマンド端子１２に入力された外部コマンド信号ＣＭＤは、コマンド入力回路２３を介してコマンドデコーダ２４に供給される。コマンドデコーダ２４は、外部コマンド信号ＣＭＤの組み合わせに基づいて内部コマンド信号ＣＭＤＩを生成する回路である。内部コマンド信号ＣＭＤＩは、後述するロウ制御回路３１、カラム制御回路３２、モードレジスタ３３などに供給される。
【００２１】
アドレス端子１３及びバンクアドレス端子１４は、半導体装置１０ａの外部からそれぞれアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡが供給される端子である。これら端子１３，１４に入力されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、アドレス入力回路２５を介してアドレスラッチ回路２６に供給される。アドレスラッチ回路２６に保持されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、内部コマンド信号ＣＭＤＩに基づいて、ロウ制御回路３１、カラム制御回路３２又はモードレジスタ３３に供給される。
【００２２】
具体的には、内部コマンド信号ＣＭＤＩがロウアクセスを示している場合、アドレスラッチ回路２６に保持されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、ロウ制御回路３１に供給される。ロウ制御回路３１は、バンクアドレス信号ＢＡが示すメモリバンクを選択するとともに、選択されたメモリバンクに対応するロウデコーダ４１にアドレス信号ＡＤＤを供給する役割を果たす。ロウデコーダ４１に供給されるアドレス信号ＡＤＤをロウアドレスと呼ぶことがある。ロウデコーダ４１は、アドレス信号ＡＤＤ（ロウアドレス）に基づいてメモリバンク内のワード線ＷＬを選択する。尚、内部コマンド信号ＣＭＤＩがロウアクセスを示すのは、外部コマンド信号ＣＭＤがアクティブコマンドである場合が該当する。
【００２３】
また、内部コマンド信号ＣＭＤＩがカラムアクセスを示している場合、アドレスラッチ回路２６に保持されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、カラム制御回路３２に供給される。カラム制御回路３２は、バンクアドレス信号ＢＡが示すメモリバンクを選択するとともに、選択されたメモリバンクに対応するカラムデコーダ４２にアドレス信号ＡＤＤを供給する役割を果たす。カラムデコーダ４２に供給されるアドレス信号ＡＤＤをカラムアドレスと呼ぶことがある。カラムデコーダ４２は、アドレス信号ＡＤＤ（カラムアドレス）に基づいてメモリバンク内のビット線ＢＬを選択する。尚、内部コマンド信号ＣＭＤＩがカラムアクセスを示すのは、外部コマンド信号ＣＭＤがリードコマンド又はライトコマンドである場合が該当する。
【００２４】
外部コマンド信号ＣＭＤがリードコマンドである場合、カラム制御回路３２は、バンクアドレス信号ＢＡに基づいてリード信号ＲＤ０〜ＲＤ３のいずれか及びイネーブル信号ＤＡＥ０〜ＤＡＥ３のいずれかを活性化させる。また、外部コマンド信号ＣＭＤがライトコマンドである場合、カラム制御回路３２は、バンクアドレス信号ＢＡに基づいてライト信号ＷＲ０〜ＷＲ３のいずれか及びイネーブル信号ＷＡＥ０〜ＷＡＥ３のいずれかを活性化させる。
【００２５】
したがって、アクティブコマンド及びリードコマンドをこの順に発行するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらアドレスによって指定されるメモリセルＭＣからデータを読み出すことができる。また、アクティブコマンド及びライトコマンドをこの順に発行するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらアドレスによって指定されるメモリセルＭＣにデータを書き込むことができる。
【００２６】
また、内部コマンド信号ＣＭＤＩがモードレジスタセットを示している場合、アドレスラッチ回路２６に保持されたアドレス信号ＡＤＤ（モード信号）は、モードレジスタ３３に供給される。モードレジスタ３３は、当該半導体装置１０ａの動作モードを示す各種モード信号が設定される回路である。内部コマンド信号ＣＭＤＩがモードレジスタセットを示している場合、バンクアドレス信号ＢＡはモードレジスタ３３を構成する複数のレジスタの選択に用いられる。
【００２７】
図１に示すように、本実施形態による半導体装置１０ａは、４つのメモリバンクＢａｎｋ０〜Ｂａｎｋ３を有している。メモリバンクとは個別にコマンドを実行可能な単位であり、したがって、メモリバンク間においては非排他的なアクセスを行うことができる。但し、本発明においてメモリバンクの数については特に限定されず、例えば８つであっても構わない。
【００２８】
各メモリバンクＢａｎｋ０〜Ｂａｎｋ３には、ロウデコーダ４１及びカラムデコーダ４２がそれぞれ設けられている。各メモリバンクＢａｎｋ０〜Ｂａｎｋ３は、複数のワード線ＷＬ及び複数のビット線ＢＬを有しており、これらの交点にメモリセルＭＣが配置されている。上述したように、ロウデコーダ４１を用いてワード線ＷＬを選択し、カラムデコーダ４２を用いてビット線ＢＬを選択すれば、これらの交点に配置されたメモリセルＭＣにアクセスすることができる。カラムデコーダ４２の動作タイミングは、リード動作時においては対応するリード信号ＲＤ０〜ＲＤ３によって制御され、ライト動作時においては対応するライト信号ＷＲ０〜ＷＲ３によって制御される。
【００２９】
リード動作時において対応するリード信号ＲＤ０〜ＲＤ３が活性化すると、ロウアクセスによってメモリバンクから読み出されたリードデータのうち、カラムアドレスによって選択されるリードデータがデータアンプＤＡＭＰに供給される。データアンプＤＡＭＰは、対応するイネーブル信号ＤＡＥ０〜ＤＡＥ３によって活性化され、選択されたリードデータをさらに増幅する役割を果たす。データアンプＤＡＭＰによって増幅されたリードデータは、対応するローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３に転送される。
【００３０】
特に限定されるものではないが、本実施形態では、１回のロウアクセスによって選択されるメモリセルＭＣの数が２Ｋバイトであり、このうち、カラムアクセスによって１２８個のメモリセルＭＣが選択される。つまり、ロウデコーダ４１によってワード線ＷＬが選択されると、２Ｋバイト個のメモリセルＭＣが図示しないセンスアンプに接続され、読み出されたリードデータがセンスアンプによって増幅されるとともに、カラムデコーダ４２によって２Ｋバイトのリードデータの中から１２８ビットのリードデータが選択され、対応するローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３に転送されることになる。このようにメモリバンクから一度に読み出される複数のリードデータを「リードデータセット」と呼ぶことがある。
【００３１】
ローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３に転送された１２８ビットのリードデータは、対応するスイッチ回路５０〜５３を介してグローバルＩ／Ｏ配線ＧＩＯに転送される。スイッチ回路５０〜５３は、カラム制御回路３２から供給されるスイッチ制御信号ＳＷ０〜ＳＷ３によってそれぞれ制御される。
【００３２】
図１に示すように、グローバルＩ／Ｏ配線ＧＩＯは、４つのメモリバンクＢａｎｋ０〜Ｂａｎｋ３に対して共通に割り当てられたデータ配線である。グローバルＩ／Ｏ配線ＧＩＯのデータ幅も１２８ビットである。グローバルＩ／Ｏ配線ＧＩＯに転送された１２８ビットのリードデータは、ＦＩＦＯ回路６０によって６４ビットずつ２回に分けてグローバルＩ／Ｏ配線ＲＧＩＯに転送される。グローバルＩ／Ｏ配線ＲＧＩＯには、２つのスイッチ回路６１，６２が並列に接続されており、それぞれスイッチ制御信号φ０Ｒ，φ１Ｒによって制御される。スイッチ制御信号φ０Ｒ，φ１Ｒは、リード動作時においてカラム制御回路３２から供給される信号である。これにより、１２８ビットのリードデータが６４ビット×２にシリアル変換され、出力回路６３に供給される。
【００３３】
出力回路６３は、リード動作時においてカラム制御回路３２から供給されるイネーブル信号ＯＥに基づいて活性化され、これにより、データ端子１５から６４ビットのリードデータが２回出力される。リード動作時における詳細な動作タイミングについては追って説明する。
【００３４】
一方、ライト動作時においては、６４個のデータ端子１５に外部から６４ビットのライトデータが２回入力される。これら６４ビットのライトデータは、入力回路７０を介してスイッチ回路７１〜７５に供給される。入力回路７０は、ライト動作時においてカラム制御回路３２から供給されるイネーブル信号ＩＥに基づいて活性化される。
【００３５】
図１に示すように、スイッチ回路７１，７３は並列接続され、スイッチ回路７１，７２は直列接続されている。スイッチ回路７１はスイッチ制御信号φ０Ｗによって制御され、スイッチ回路７２，７３はスイッチ制御信号φ１Ｗによって制御される。スイッチ制御信号φ０Ｗ，φ１Ｗは、ライト動作時においてカラム制御回路３２から供給される信号である。これにより、６４ビット×２のライトデータが１２８ビットにパラレル変換され、グローバルＩ／Ｏ配線ＷＧＩＯ３に供給される。グローバルＩ／Ｏ配線ＷＧＩＯ３に供給された１２８ビットのライトデータは、並列接続されたスイッチ回路７４，７５に供給される。スイッチ回路７４は、グローバルＩ／Ｏ配線ＷＧＩＯ３上のライトデータをグローバルＩ／Ｏ配線ＷＧＩＯ２Ｕに転送する回路であり、スイッチ制御信号φ０Ｗ２によって制御される。一方、スイッチ回路７５は、グローバルＩ／Ｏ配線ＷＧＩＯ３上のライトデータをグローバルＩ／Ｏ配線ＷＧＩＯ２Ｌに転送する回路であり、スイッチ制御信号φ１Ｗ２によって制御される。これらスイッチ制御信号φ０Ｗ２，φ１Ｗ２についても、ライト動作時においてカラム制御回路３２から供給される。グローバルＩ／Ｏ配線ＷＧＩＯ２Ｕ，ＷＧＩＯ２Ｌはマルチプレクサ７６に接続されており、カラム制御回路３２から供給される選択信号ＳＥＬに基づき、いずれか一方がスイッチ回路７７を介してグローバルＩ／Ｏ配線ＧＩＯに転送される。スイッチ回路７７は、ライト動作時においてカラム制御回路３２から供給されるスイッチ制御信号ＷＳＷによって制御される。
【００３６】
グローバルＩ／Ｏ配線ＧＩＯに転送された１２８ビットのライトデータは、対応するスイッチ回路５０〜５３を介してローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３のいずれかに転送される。ローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３のいずれかに転送された１２８ビットのライトデータは、対応するイネーブル信号ＷＡＥ０〜ＷＡＥ３によって活性化されるライトアンプＷＡＭＰにより増幅される。ライトアンプＷＡＭＰによって増幅されたライトデータは、対応するライト信号ＷＲ０〜ＷＲ３が活性化すると、選択されたメモリセルＭＣに書き込まれる。ライト動作時における詳細な動作タイミングについても追って説明する。
【００３７】
また、ストローブ端子１６は、ストローブ制御回路６４に接続されている。ストローブ制御回路６４は、リード動作時においてはスイッチ制御信号φ０Ｒ，φ１Ｒに基づいてストローブ信号ＤＱＳを生成し、これをストローブ端子１６から出力する。また、ライト動作時においては、ストローブ端子１６に入力されるストローブ信号ＤＱＳを受け、これに基づいて内部ストローブ信号ＤＱＳＩを生成する。内部ストローブ信号ＤＱＳＩはカラム制御回路３２に供給され、ライト動作時に必要な各種スイッチ制御信号（φ０Ｗなど）の生成タイミングを規定するタイミング信号として用いられる。
【００３８】
次に、本実施形態による半導体装置１０ａの動作について説明する。
【００３９】
図２は、本実施形態による半導体装置１０ａのリード動作を説明するためのタイミング図であり、バースト長が４ビットである場合を示している。本発明においては、バースト長が４ビットに設定されている状態を第１の動作モードと呼ぶことがある。
【００４０】
上述の通り、本実施形態ではデータ端子１５の数は６４個であることから、１回のリードコマンドＲｅａｄに応答してメモリバンクから読み出されるリードデータは２５６ビット（＝６４×４）である。尚、図６において、メモリバンクＢａｎｋ０は、予め外部から供給されたアクティブコマンドに応じて所定のワード線ＷＬが選択された状態、即ち、バンクが活性化された状態、となっているものとする。以降、図３，４，６，７においても、同様にリードコマンドＲｅａｄ又はライトコマンドＷｒｉｔｅが供給されるメモリバンクは、予め活性化された状態となっているものとする。
【００４１】
図２に示す例では、時刻ｔ１０にメモリバンクＢａｎｋ０を指定したリードコマンドＲｅａｄが発行されている。図２に示すように、時刻ｔ１０のリードコマンドＲｅａｄに応答して、２クロックサイクル間隔でリードタイミング信号ＲＤＩ０が２回活性化する。リードタイミング信号ＲＤＩ０はカラム制御回路３２の内部信号であり、メモリバンクＢａｎｋ０に対するリード動作の基準となるタイミングを規定する。リードタイミング信号ＲＤＩ０が活性化するとリード信号ＲＤ０が活性化し、さらに、リード信号ＲＤ０に基づいてイネーブル信号ＤＡＥ０が活性化する。尚、リードタイミング信号ＲＤＩ０が２回活性化しているのは、バースト長が４ビットに設定されているためである。後述するように、バースト長が２ビットに設定されている場合には、リードタイミング信号ＲＤＩ０は１回しか活性化しない。また、図示しないが、バースト長が８ビットに設定されている場合には、リードタイミング信号ＲＤＩ０は４回活性化する。
【００４２】
リード信号ＲＤ０及びイネーブル信号ＤＡＥ０の１回目の活性化は、バースト出力する前半２ビットのリードデータを読み出すための動作であり、リード信号ＲＤ０及びイネーブル信号ＤＡＥ０の２回目の活性化は、バースト出力する後半２ビットのリードデータを読み出すための動作である。
【００４３】
イネーブル信号ＤＡＥ０が活性化すると、データアンプＤＡＭＰによって増幅されたリードデータがローカルＩ／Ｏ配線ＬＩＯ０に転送される。上述の通り、ローカルＩ／Ｏ配線ＬＩＯ０のデータ幅は１２８ビットである。したがって、１回のリードコマンドＲｅａｄに応答してメモリバンクから読み出すべき２５６ビットのリードデータは、１２８ビットずつ２回に分けてローカルＩ／Ｏ配線ＬＩＯ０に出力されることになる。ローカルＩ／Ｏ配線ＬＩＯ０に出力されたリードデータは、スイッチ制御信号ＳＷ０に同期して２回に分けてグローバルＩ／Ｏ配線ＧＩＯに転送される。
【００４４】
グローバルＩ／Ｏ配線ＧＩＯに転送されたリードデータは、ＦＩＦＯ回路６０を介してグローバルＩ／Ｏ配線ＲＧＩＯに転送される。図２に示すように、グローバルＩ／Ｏ配線ＲＧＩＯ上には、１回目に読み出された１２８ビットのリードデータセットが時刻ｔ１１〜ｔ１３の期間に現れ、２回目に読み出された１２８ビットのリードデータセットが時刻ｔ１３〜ｔ１５の期間に現れる。そして、時刻ｔ１１〜ｔ１３の期間にスイッチ制御信号φ０Ｒ，φ１Ｒがそれぞれ１回ずつ活性化し、時刻ｔ１３〜ｔ１５の期間にスイッチ制御信号φ０Ｒ，φ１Ｒがそれぞれ１回ずつ活性化する。
【００４５】
スイッチ制御信号φ０Ｒ，φ１Ｒの１回目の活性化は、メモリバンクＢａｎｋ０から１回目に読み出された１２８ビットのリードデータセットを出力するタイミングを規定する。また、スイッチ制御信号φ０Ｒ，φ１Ｒの２回目の活性化は、メモリバンクＢａｎｋ０から２回目に読み出された１２８ビットのリードデータセットを出力するタイミングを規定する。
【００４６】
ここで、スイッチ制御信号φ０Ｒ，φ１Ｒの１回目の活性化は、時刻ｔ１１〜ｔ１３の期間における後半に行われ、スイッチ制御信号φ０Ｒ，φ１Ｒの２回目の活性化は、時刻ｔ１３〜ｔ１５の期間における前半に行われる。より具体的に説明すると、スイッチ制御信号φ０Ｒの１回目の活性化は時刻ｔ１２の直後に行われ、スイッチ制御信号φ１Ｒの１回目の活性化はスイッチ制御信号φ０Ｒの活性化から０．５クロックサイクル遅れて行われる。一方、スイッチ制御信号φ０Ｒの２回目の活性化は時刻ｔ１３の直後に行われ、スイッチ制御信号φ１Ｒの２回目の活性化はスイッチ制御信号φ０Ｒの活性化から０．５クロックサイクル遅れて行われる。
【００４７】
これにより、時刻ｔ１２から時刻ｔ１４までの２クロックサイクルの期間において、リードデータＤＱのバースト出力がデータ端子１５から０．５クロックサイクルで途切れることなく実行される。つまり、メモリバンクから読み出される２５６ビットのリードデータは、２クロックサイクル間隔で１２８ビットずつ２回に分けて出力されているにもかかわらず、グローバルＩ／Ｏ配線ＧＩＯに１回目のリードデータが読み出されてから、当該リードデータセットのシリアルな出力を開始するまでの期間ＴＲ１（第１の期間）を相対的に長く設定する一方、グローバルＩ／Ｏ配線ＧＩＯに２回目のリードデータが読み出されてから、当該リードデータセットのシリアルな出力を開始するまでの期間ＴＲ２（第２の期間）を相対的に短く設定することによって、リードデータＤＱのバースト出力を可能としている。
【００４８】
本実施形態では、期間ＴＲ１と期間ＴＲ２との差が１クロックサイクル、つまり、１回目に読み出された１２８ビットのリードデータセットのシリアルなバースト出力を開始してから終了するまでの期間と同じ期間に設定されている。このため、１回目に読み出された１２８ビットのリードデータセットのバースト出力を終了した直後に、２回目に読み出された１２８ビットのリードデータのバースト出力を途切れることなく開始することができる。換言すれば、１回目のリードデータセットに含まれる最後のリードデータを出力してから、２回目のリードデータセットに含まれる最初のリードデータを出力するまでの期間は、あるリードデータセットに含まれる所定のリードデータを出力してから当該リードデータセットに含まれる次のリードデータを出力するまでの期間と等しい。
【００４９】
図２に示すように、リードデータＤＱのバースト出力中はストローブ信号ＤＱＳのクロッキングが行われる。これにより、半導体装置１０ａに接続された図示しないコントロールデバイスは、バースト出力される４ビットのリードデータＤＱを正しく受信することが可能となる。
【００５０】
このように、本実施形態においては期間ＴＲ１と期間ＴＲ２に差を設けていることから、メモリバンクからのリードデータの読み出し速度を高速化することなく、リードデータＤＱのバースト出力を途切れることなく実行することができる。このため、アレイ構成を変更したり、同時に活性化させるセンスアンプ数を増やしたりすることなく、リードデータＤＱをバースト出力することが可能となる。
【００５１】
図３は、本実施形態による半導体装置１０ａのリード動作を説明するためのタイミング図であり、バースト長が２ビットである場合を示している。本発明においては、バースト長が２ビットに設定されている状態を第２の動作モードと呼ぶことがある。
【００５２】
バースト長の切り替えは、モードレジスタ３３への設定値を変更することによって行っても構わないし、いずれかの端子に供給する信号を用いてダイナミックに行っても構わない。バースト長の切り替えをダイナミックに行う例としては、カラムアクセス時に入力するアドレスビットＡ１２を選択信号として用い、その論理レベルがローレベルであればバースト長を４ビットとし、ハイレベルであればバースト長を２ビットとする方法が挙げられる。
【００５３】
図３に示す例では、時刻ｔ２０にメモリバンクＢａｎｋ０を指定したリードコマンドＲｅａｄが発行されている。本例では、バースト長が２ビットに設定されているため、リードコマンドＲｅａｄが発行されると、リードタイミング信号ＲＤＩ０は１回しか活性化しない。リードタイミング信号ＲＤＩ０の活性化に応答した動作は図２を用いて説明した動作と基本的に同じであるが、スイッチ制御信号φ０Ｒ，φ１Ｒが活性化するタイミングが図２とは相違している。
【００５４】
まず、グローバルＩ／Ｏ配線ＧＩＯに転送された１２８ビットのリードデータセットは、ＦＩＦＯ回路６０を介してグローバルＩ／Ｏ配線ＲＧＩＯに転送される。図３に示すように、グローバルＩ／Ｏ配線ＲＧＩＯ上には、１２８ビットのリードデータセットが時刻ｔ２１〜ｔ２３の期間に現れる。そして、時刻ｔ２１〜ｔ２３の期間にスイッチ制御信号φ０Ｒ，φ１Ｒがそれぞれ１回ずつ活性化し、これに応答してリードデータＤＱのバースト出力が行われる。
【００５５】
ここで、スイッチ制御信号φ０Ｒ，φ１Ｒの活性化は、時刻ｔ２１〜ｔ２３の期間における前半に行われる。より具体的に説明すると、スイッチ制御信号φ０Ｒの活性化は時刻ｔ２１の直後に行われ、スイッチ制御信号φ１Ｒの活性化はスイッチ制御信号φ０Ｒの活性化から０．５クロックサイクル遅れて行われる。これにより、時刻ｔ２１から時刻ｔ２２までの１クロックサイクルの期間において、リードデータＤＱのバースト出力が実行される。図３に示すように、バースト長が２ビットに設定されている場合、グローバルＩ／Ｏ配線ＧＩＯにリードデータが読み出されてから、当該リードデータセットのシリアルな出力を開始するまでの期間ＴＲ３（第３の期間）を上述した期間ＴＲ２（第２の期間）と同じ長さに設定している。これにより、バースト長が２ビットに設定されている場合、バースト長が４ビットに設定されている場合と比べ、リードコマンドＲｅａｄが発行されてから最初のリードデータが出力されるまでの期間、つまりリードレイテンシを短縮することができる。
【００５６】
図４は、本実施形態による半導体装置１０ａのライト動作を説明するためのタイミング図であり、バースト長が４ビットである場合を示している。
【００５７】
図４に示す例では、時刻ｔ３０にメモリバンクＢａｎｋ０を指定したライトコマンドＷｒｉｔｅが発行されている。そして、時刻ｔ３１から時刻ｔ３４までの２クロックサイクルの期間において、６４個のデータ端子１５から０．５クロックサイクルでライトデータＤＱのバースト入力が途切れることなく実行される。図４に示すように、時刻ｔ３０のライトコマンドＷｒｉｔｅに応答して、２クロックサイクル間隔でライトタイミング信号ＷＲＩ０が２回活性化する。ライトタイミング信号ＷＲＩ０はカラム制御回路３２の内部信号であり、メモリバンクＢａｎｋ０に対するライト動作の基準となるタイミングを規定する。ライトタイミング信号ＷＲＩ０が活性化すると、スイッチ制御信号φ０Ｗ２，φ１Ｗ２，ＷＳＷ，ＳＷ０、イネーブル信号ＷＡＥ０及びライト信号ＷＲ０が順次活性化する。
【００５８】
また、ライトデータＤＱがバースト入力される時刻ｔ３１から時刻ｔ３４においては、コントロールデバイスから供給されるストローブ信号ＤＱＳのクロッキングが行われる。ストローブ信号ＤＱＳがクロッキングされると、これに同期してスイッチ制御信号φ０Ｗ，φ１Ｗが活性化される。ここで、スイッチ制御信号φ０Ｗ，φ１Ｗの１回目の活性化は、メモリバンクＢａｎｋ０に１回目に書き込むべき１２８ビットのライトデータを取り込むタイミングを規定する。また、スイッチ制御信号φ０Ｗ，φ１Ｗの２回目の活性化は、メモリバンクＢａｎｋ０に２回目に書き込むべき１２８ビットのライトデータを取り込むタイミングを規定する。このようにメモリバンクに一度に読み出される複数のライトデータを「ライトデータセット」と呼ぶことがある。
【００５９】
これにより、グローバルＩ／Ｏ配線ＷＧＩＯ３上には、メモリバンクＢａｎｋ０に書き込むべき前半の１２８ビットのライトデータセットと後半の１２８ビットのライトデータセットが１クロックサイクル間隔で順次現れることになる。グローバルＩ／Ｏ配線ＷＧＩＯ３に転送されたこれら１２８ビットのライトデータセットは、スイッチ回路７４，７５を介して、グローバルＩ／Ｏ配線ＷＧＩＯ２Ｕ，ＷＧＩＯ２Ｌにそれぞれ転送される。グローバルＩ／Ｏ配線ＷＧＩＯ２Ｕ上のライトデータは、選択信号ＳＥＬがローレベルである期間に活性化するスイッチ制御信号ＷＳＷに応答してグローバルＩ／Ｏ配線ＧＩＯに転送される。一方、グローバルＩ／Ｏ配線ＷＧＩＯ２Ｌ上のライトデータは、選択信号ＳＥＬがハイレベルである期間に活性化するスイッチ制御信号ＷＳＷに応答してグローバルＩ／Ｏ配線ＧＩＯに転送される。
【００６０】
ここで、スイッチ制御信号ＷＳＷの１回目の活性化は、グローバルＩ／Ｏ配線ＷＧＩＯ２Ｕ上にライトデータが現れている期間における前半に行われ、スイッチ制御信号ＷＳＷの２回目の活性化は、グローバルＩ／Ｏ配線ＷＧＩＯ２Ｌ上にライトデータが現れている期間における後半に行われる。より具体的に説明すると、スイッチ制御信号ＷＳＷの１回目の活性化はクロック信号ＣＬＫの立ち上がりエッジに同期した時刻ｔ３３に行われ、スイッチ制御信号ＷＳＷの２回目の活性化はクロック信号ＣＬＫの立ち上がりエッジに同期した時刻ｔ３５に行われる。時刻ｔ３３から時刻ｔ３５までの期間は２クロックサイクルである。換言すれば、最初のバーストデータが入力される時刻ｔ３１から、スイッチ制御信号ＷＳＷが１回目に活性化する時刻ｔ３３までの期間ＴＷ１（第４の期間）よりも、３ビット目のバーストデータが入力される時刻ｔ３２から、スイッチ制御信号ＷＳＷが２回目に活性化する時刻ｔ３５までの期間ＴＷ２（第５の期間）の方が、１クロックサイクルだけ長く設定されている。
【００６１】
これにより、メモリバンクＢａｎｋ０には、２クロックサイクル間隔で１２８ビットのライトデータセットが２回に分けて書き込まれることになる。つまり、データ端子１５に入力される２５６ビットのライトデータＤＱは、１２８ビットずつ１クロックサイクル間隔で入力されるにもかかわらず、その間隔が１クロックサイクルから２クロックサイクルに拡大されてメモリバンクＢａｎｋ０に転送されることになる。その結果、バースト入力されるライトデータＤＱをメモリバンクＢａｎｋ０に正しく書き込むことが可能となる。
【００６２】
このように、本実施形態においては期間ＴＷ１と期間ＴＷ２に差を設けていることから、メモリバンクへのライトデータの書き込み速度を高速化することなく、ライトデータＤＱのバースト入力を途切れることなく実行することができる。このため、アレイ構成を変更したり、同時に活性化させるセンスアンプ数を増やしたりすることなく、ライトデータＤＱをバースト入力することが可能となる。
【００６３】
バースト長が２ビットである場合のライト動作については図示しないが、バースト入力される３ビット目及び４ビット目のライトデータに対応する動作が行われない他は、図４を用いて説明した動作と同じである。したがって、ライトコマンドＷｒｉｔｅが発行されてから最初のライトデータが入力されるまでの期間、つまりライトレイテンシは変更されない。
【００６４】
図５は、本発明の第２の実施形態による半導体装置１０ｂの構成を示すブロック図である。
【００６５】
本実施形態による半導体装置１０ｂは、グローバルＩ／Ｏ配線ＧＩＯが２系統設けられている点において、第１の実施形態による半導体装置１０ａと相違する。一方のグローバルＩ／Ｏ配線ＧＩＯＡはスイッチ回路５０Ａ〜５３Ａを介してローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３に接続され、他方のグローバルＩ／Ｏ配線ＧＩＯＢはスイッチ回路５０Ｂ〜５３Ｂを介してローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３に接続される。スイッチ回路５０Ａ〜５３Ａはそれぞれスイッチ制御信号ＳＷ０Ａ〜ＳＷ３Ａによって制御され、スイッチ回路５０Ｂ〜５３Ｂはそれぞれスイッチ制御信号ＳＷ０Ｂ〜ＳＷ３Ｂによって制御される。
【００６６】
これら２系統のグローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢは、マルチプレクサ８０を介してＦＩＦＯ回路６０に接続される。マルチプレクサ８０にはカラム制御回路３２から選択信号ＳＥＬＲが供給されており、これに基づいてグローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢのいずれか一方がＦＩＦＯ回路６０に接続される。また、マルチプレクサ７６の出力ノードは、スイッチ回路７７Ａを介してグローバルＩ／Ｏ配線ＧＩＯＡに接続されるとともに、スイッチ回路７７Ｂを介してグローバルＩ／Ｏ配線ＧＩＯＢに接続される。スイッチ回路７７Ａ，７７Ｂはそれぞれスイッチ制御信号ＷＳＷＡ，ＷＳＷＢによって制御される。
【００６７】
その他の構成については第１の実施形態による半導体装置１０ａと同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６８】
図６は、本実施形態による半導体装置１０ｂのリード動作を説明するためのタイミング図であり、バースト長が４ビットである場合を示している。
【００６９】
図６に示す例では、時刻ｔ４０にメモリバンクＢａｎｋ０を指定したリードコマンドＲｅａｄが発行され、その２クロックサイクル後の時刻ｔ４１にメモリバンクＢａｎｋ１を指定したリードコマンドＲｅａｄが発行されている。これらリードコマンドＲｅａｄに応答した動作は基本的に図２を用いて説明したとおりであるが、本実施形態ではメモリバンクＢａｎｋ０から読み出されたリードデータがスイッチ回路５０Ａを介してグローバルＩ／Ｏ配線ＧＩＯＡに転送され、メモリバンクＢａｎｋ１から読み出されたリードデータがスイッチ回路５１Ｂを介してグローバルＩ／Ｏ配線ＧＩＯＢに転送される。また、メモリバンクＢａｎｋ１を指定したリードコマンドＲｅａｄが発行されると、２クロックサイクル間隔でリードタイミング信号ＲＤＩ１が２回活性化する。リードタイミング信号ＲＤＩ１はカラム制御回路３２の内部信号であり、メモリバンクＢａｎｋ１に対するリード動作の基準となるタイミングを規定する。
【００７０】
これらグローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢに転送されたリードデータは、選択信号ＳＥＬＲを２クロックサイクルでクロッキングすることにより、マルチプレクサ８０を介してＦＩＦＯ回路６０に順次転送される。
【００７１】
具体的には、メモリバンクＢａｎｋ０から２回に分けてグローバルＩ／Ｏ配線ＧＩＯＡに読み出されたリードデータは、選択信号ＳＥＬＲがハイレベルである期間にグローバルＩ／Ｏ配線ＲＧＩＯに順次転送され、メモリバンクＢａｎｋ１から２回に分けてグローバルＩ／Ｏ配線ＧＩＯＢに読み出されたリードデータは、選択信号ＳＥＬＲがローレベルである期間にグローバルＩ／Ｏ配線ＲＧＩＯに順次転送される。これにより、グローバルＩ／Ｏ配線ＲＧＩＯ上のリードデータは、時刻ｔ４２〜ｔ４６の期間において１クロックサイクルで切り替わることになる。
【００７２】
その後の動作は図２を用いて説明したとおりであり、スイッチ制御信号φ０Ｒ，φ１Ｒを順次活性化させることにより、リードデータのバースト出力が行われる。ここで、グローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢに１回目のリードデータが読み出されてから、当該リードデータセットのシリアルな出力を開始するまでの期間は上述したＴＲ１であり、グローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢに２回目のリードデータが読み出されてから、当該リードデータセットのシリアルな出力を開始するまでの期間は上述したＴＲ２である。
【００７３】
このように、本実施形態では、グローバルＩ／Ｏ配線ＧＩＯが２系統設けられていることから、リードコマンドＲｅａｄが連続投入された場合であっても、リードデータのバースト出力を行うことが可能となる。
【００７４】
図７は、本実施形態による半導体装置１０ｂのライト動作を説明するためのタイミング図であり、バースト長が４ビットである場合を示している。
【００７５】
図７に示す例では、時刻ｔ５０にメモリバンクＢａｎｋ０を指定したライトコマンドＷｒｉｔｅが発行され、その２クロックサイクル後の時刻ｔ５３にメモリバンクＢａｎｋ１を指定したライトコマンドＷｒｉｔｅが発行されている。メモリバンクＢａｎｋ１を指定したリードコマンドＲｅａｄが発行されると、２クロックサイクル間隔でライトタイミング信号ＷＲＩ１が２回活性化する。ライトタイミング信号ＷＲＩ１はカラム制御回路３２の内部信号であり、メモリバンクＢａｎｋ１に対するライト動作の基準となるタイミングを規定する。
【００７６】
これらライトコマンドＷｒｉｔｅに応答した動作は基本的に図４を用いて説明したとおりであるが、本実施形態ではメモリバンクＢａｎｋ０に書き込むべきライトデータがスイッチ回路７７Ａを介してグローバルＩ／Ｏ配線ＧＩＯＡに転送され、メモリバンクＢａｎｋ１に書き込むべきライトデータがスイッチ回路７７Ｂを介してグローバルＩ／Ｏ配線ＧＩＯＢに転送される。
【００７７】
具体的には、スイッチ制御信号ＷＳＷＡの１回目の活性化は時刻ｔ５３に行われ、スイッチ制御信号ＷＳＷＡの２回目の活性化及びスイッチ制御信号ＷＳＷＢの１回目の活性化は時刻ｔ５６に行われ、スイッチ制御信号ＷＳＷＢの２回目の活性化は時刻ｔ５７に行われる。時刻ｔ５３から時刻ｔ５６までの期間は２クロックサイクルであり、時刻ｔ５６から時刻ｔ５７までの期間は２クロックサイクルである。
【００７８】
ここで、最初のバーストデータが入力される時刻ｔ５１からスイッチ制御信号ＷＳＷＡが１回目に活性化する時刻ｔ５３までの期間は上述したＴＷ１であり、３ビット目のバーストデータが入力される時刻ｔ５２からスイッチ制御信号ＷＳＷＡが２回目に活性化する時刻ｔ５６までの期間は上述したＴＷ２である。同様に、５ビット目のバーストデータが入力される時刻ｔ５４からスイッチ制御信号ＷＳＷＢが１回目に活性化する時刻ｔ５６までの期間は上述したＴＷ１であり、７ビット目のバーストデータが入力される時刻ｔ５５からスイッチ制御信号ＷＳＷＢが２回目に活性化する時刻ｔ５７までの期間は上述したＴＷ２である。
【００７９】
これにより、グローバルＩ／Ｏ配線ＷＧＩＯ３上のライトデータは１クロックサイクルで切り替わるにもかかわらず、メモリバンクＢａｎｋ０，Ｂａｎｋ１には、２クロックサイクル間隔で１２８ビットのライトデータセットが２回に分けて書き込まれる。
【００８０】
このように、本実施形態では、グローバルＩ／Ｏ配線ＧＩＯが２系統設けられていることから、ライトコマンドＷｒｉｔｅが連続投入された場合であっても、ライトデータのバースト入力を行うことが可能となる。
【００８１】
図８は、本発明の第３の実施形態による情報処理システム９１の構成を示すブロック図である。
【００８２】
図８に示す情報処理システム９１は、コントロールデバイスとして機能する半導体装置３００と、メモリデバイスとして機能する半導体装置１０によって構成される。半導体装置１０は、上述した第１又は第２の実施形態による半導体装置１０ａ，１０ｂを用いることができる。コントロールデバイスとして機能する半導体装置３００は、メモリデバイスとして機能する半導体装置１０とは異なる半導体チップに集積されている。半導体装置３００は、上述した各種コマンド（リードコマンドやライトコマンド）を半導体装置１０に発行するとともに、半導体装置１０との間でリードデータ及びライトデータの送受信を行うデバイスである。
【００８３】
図８に示すように、コントロールデバイスとして機能する半導体装置３００は、外部クロック信号ＣＬＫを生成するクロック発生回路３１０と、外部コマンド信号ＣＭＤ、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡを生成するコマンドアドレス制御回路３２０を備えている。クロック発生回路３１０は、外部から供給されるベースクロック信号ＢＣに基づいて外部クロック信号ＣＬＫを生成し、バッファ回路３３１及びクロック端子３０１を介してこれを出力する。出力された外部クロック信号ＣＬＫは、半導体装置１０のクロック端子１１に供給される。
【００８４】
コマンドアドレス制御回路３２０は、バースト制御回路３２１及びレイテンシ制御回路３２２を含んでいる。バースト制御回路３２１はバースト長を制御する回路であり、レイテンシ制御回路３２２はリードレイテンシ及びライトレイテンシを制御する回路である。コマンドアドレス制御回路３２０は、半導体装置１０に対してモードレジスタセットを実行する場合、バースト制御回路３２１から出力されるバースト長設定コードと、レイテンシ制御回路３２２から出力されるレイテンシ設定コードを取得し、バッファ回路３３３及びアドレス端子３０３を介してこれらを出力する。モードレジスタセットコマンドは、バッファ回路３３２及びコマンド端子３０２を介して出力される。モードレジスタセットコマンドと同期して出力されるアドレス信号ＡＤＤは、半導体装置１０のモードレジスタ３３を書き換えるためのモード信号である。
【００８５】
また、実際に半導体装置１０に対してリード動作及びライト動作を実行させる場合、コマンドアドレス制御回路３２０は、外部コマンド信号ＣＭＤを発行するとともに、アクセス先となるアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡを出力する。これにより、半導体装置１０は既に説明したリード動作及びライト動作を実行することができる。
【００８６】
さらに、情報処理システム９１には、データ制御回路３７０が設けられている。データ制御回路３７０は、リードデータ及びライトデータの入出力タイミングを制御する回路であり、リード動作時においては端子３０６を介して入力されるストローブ信号ＤＱＳを受信するとともに、ライト動作時においては端子３０６を介してストローブ信号ＤＱＳを出力する。したがって、データ処理回路３６０に入出力されるリードデータ及びライトデータのタイミングは、データ制御回路３７０によって制御される。
【００８７】
半導体装置１０から半導体装置３００へのデータ転送、つまり、半導体装置１０のリード動作を行う場合、半導体装置３００は、半導体装置１０のクロック端子１１に外部クロック信号ＣＬＫを供給しながら、半導体装置１０のコマンド端子１２に外部コマンド信号ＣＭＤとしてリードコマンドを供給し、半導体装置１０のアドレス端子１３にアドレス信号ＡＤＤとしてカラムアドレスを供給する。半導体装置１０がリード動作を実行すると、半導体装置３００のデータ端子３０５を介してリードデータＤＱがバースト入力される。入力されたリードデータＤＱは、入力バッファ３４１を介してデータ処理回路３６０に供給される。
【００８８】
既に説明したとおり、半導体装置１０は、バースト長が２ビットである場合と４ビットである場合とで、リードデータの出力開始タイミングが相違する。つまり、リードレイテンシが変化する。このため、バースト制御回路３２１に設定されたバースト長が２ビットである場合には、レイテンシ制御回路３２２に設定されたリードレイテンシに基づくタイミングでデータ制御回路３７０が制御される一方、バースト制御回路３２１に設定されたバースト長が４ビットである場合には、レイテンシ制御回路３２２に設定されたリードレイテンシに１を足したタイミングでデータ制御回路３７０が制御される。これにより、半導体装置１０のリードレイテンシがバースト長によって変化するにもかかわらず、半導体装置３００側においてリードデータＤＱを正しく受信することが可能となる。
【００８９】
半導体装置３００から半導体装置１０へのデータ転送、つまり、半導体装置１０のライト動作を行う場合、半導体装置３００は、半導体装置１０のクロック端子１１に外部クロック信号ＣＬＫを供給しながら、半導体装置１０のコマンド端子１２に外部コマンド信号ＣＭＤとしてライトコマンドを供給し、半導体装置１０のアドレス端子１３にアドレス信号ＡＤＤとしてカラムアドレスを供給する。さらに、半導体装置３００の内部では、データ処理回路３６０からライトデータが出力される。ライトデータは、出力バッファ３４２を介してデータ端子３０５から出力される。これにより、半導体装置１０は、図４を用いて説明したライト動作を実行し、所定のメモリセルにライトデータが書き込まれる。
【００９０】
既に説明したとおり、半導体装置１０はバースト長によってライトレイテンシが変化しないことから、半導体装置３００はバースト長にかかわらず、ライトデータセットのシリアルな出力を開始するまでの期間を一定とする。
【００９１】
以上説明したように、本実施形態による情報処理システム９１は、第１又は第２の実施形態による半導体装置１０ａ，１０ｂに適したコントロールデバイスを用いていることから、バースト長に基づくレイテンシの変化に対応することが可能となる。
【００９２】
図９は、本発明の第４の実施形態による情報処理システム９２の構成を示すブロック図である。
【００９３】
図９に示す情報処理システム９２は、半導体装置１０からレイテンシ設定フラグＬＴＣが供給される点において上述した情報処理システム９１と相違している。レイテンシ設定フラグＬＴＣは、半導体装置１０に設けられた端子１７から出力され、半導体装置３００に設けられた端子３０７を介してレイテンシ制御回路３２２に供給される。本実施形態では、半導体装置１０のモードレジスタ３３に設定されたバースト長が２ビットである場合と４ビットである場合とで、レイテンシ設定フラグＬＴＣが示すレイテンシが相違する。具体的には、半導体装置１０のモードレジスタ３３に設定されたバースト長が４ビットである場合、バースト長が２ビットである場合と比べて、レイテンシ設定フラグＬＴＣが示すレイテンシが１だけ増大する。これにより、図８に示した情報処理システム９１と同様の効果を得ることができる。
【００９４】
図１０は、本発明の第５の実施形態による情報処理システム９３の構成を示す断面図である。
【００９５】
本実施形態による情報処理システム９３は、コントロールデバイスとして機能する半導体チップＣ０とメモリデバイスとして機能する４個の半導体チップＣ１〜Ｃ４が積層された構造を有している。半導体チップＣ１〜Ｃ４はそれぞれが単体でいわゆるＤＲＡＭとして機能するチップであり、上述した第１又は第２の実施形態による半導体装置１０ａ，１０ｂを用いることができる。
【００９６】
半導体チップＣ０〜Ｃ４は、パッケージ基板ＩＰ上にフェースダウン方式で積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がパッケージ基板ＩＰ側を向くように半導体チップを搭載する方式を指す。但し、本発明がこれに限定されるものではなく、各半導体チップをフェースアップ方式で積層しても構わない。フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がパッケージ基板ＩＰとは反対側を向くように半導体チップを搭載する方式を指す。さらには、フェースダウン方式で積層された半導体チップとフェースアップ方式で積層された半導体チップが混在していても構わない。
【００９７】
これら半導体チップＣ０〜Ｃ４のうち、最上層に位置する半導体チップＣ４を除く、他の半導体チップＣ０〜Ｃ３には、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）が設けられている。積層方向から見た平面視で貫通電極ＴＳＶと重なる位置には、チップの主面側に表面バンプＦＢが設けられ、チップの裏面側には裏面バンプＢＢが設けられている。下層に位置する半導体チップの裏面バンプＢＢは、上層に位置する半導体チップの表面バンプＦＢに接合されており、これによって上下に隣接する半導体チップが電気的に接続されている。
【００９８】
本実施形態において最上層の半導体チップＣ４に貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため、半導体チップＣ４の裏面側にバンプ電極を形成する必要がないからである。このように最上層の半導体チップＣ４に貫通電極ＴＳＶを設けない場合、他の半導体チップＣ０〜Ｃ３よりも最上層の半導体チップＣ４の厚みを厚くすることが可能となるため、半導体チップＣ４の機械的強度を高めることが可能となる。但し、本発明において最上層の半導体チップＣ４に貫通電極ＴＳＶを設けても構わない。この場合、半導体チップＣ１〜Ｃ４を同一の工程で作製することが可能となる。
【００９９】
かかる構成により、コントロールデバイスとして機能する半導体チップＣ０から出力される外部クロック信号ＣＬＫ、外部コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、バンクアドレス信号ＢＡ、ライトデータＤＱなどは、４つの半導体チップＣ１〜Ｃ４に対して共通に供給される。また、半導体チップＣ１〜Ｃ４から半導体チップＣ０に供給されるリードデータＤＱは、ワイヤードオアされて半導体チップＣ０に入力される。但し、半導体チップＣ１〜Ｃ４間においてデータパスを全て共通接続することは必須でなく、半導体チップＣ０に対して半導体チップＣ１〜Ｃ４を個別に接続しても構わないし、半導体チップＣ１とＣ２で共通のデータパスを形成し、半導体チップＣ３とＣ４で共通のデータパスを形成しても構わない。
【０１００】
半導体チップＣ０の表面バンプＦＢは、パッケージ基板ＩＰに設けられた基板電極ＩＰａに接続され、パッケージ基板ＩＰ上及びパッケージ基板ＩＰ内部の配線を介して裏面の半田ボールＳＢに接続される。パッケージ基板ＩＰ及び半導体チップＣ０〜Ｃ４はモールドレジンＭＲにより封止され、これにより１個のマルチチップモジュールを構成する。
【０１０１】
かかる構成を有する情報処理システム９３（マルチチップモジュール）は、マザーボード等の配線基板ＭＢに実装される。配線基板ＭＢ上には、ＭＰＵ、ＣＰＵ等の他の半導体チップや電子部品も実装される。なお、パッケージ基板ＩＰは、絶縁体とその表面および／または内部に導電体を有しているので、一種の配線基板であると言える。
【０１０２】
上記本発明の第５の実施形態では、半導体チップＣ１〜Ｃ４のそれぞれとして、上述した第１又は第２の実施形態による半導体装置１０ａ，１０ｂ、つまり単体でいわゆるＤＲＡＭとして機能するチップを用いる例を説明した。しかしながら、本発明において、半導体チップＣ１〜Ｃ４のそれぞれに含まれる半導体装置１０ａ，１０ｂの数は、１つに限定されるものではない。即ち、半導体チップＣ１〜Ｃ４のそれぞれが、各々が単体のいわゆるＤＲＡＭとして機能する複数の半導体装置１０ａ，１０ｂを含む構成とすることもできる。同様に、半導体チップＣ０も複数のコントロールデバイスを含む半導体チップとすることができる。
【０１０３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０４】
例えば、第１又は第２の実施形態による半導体装置１０ａ，１０ｂでは、ストローブ信号ＤＱＳを用いてリードデータ及びライトデータの入出力タイミングを行っているが、本発明においてストローブ信号ＤＱＳを用いることは必須でない。ストローブ信号ＤＱＳを用いない場合、コントロールデバイスは外部クロック信号ＣＬＫに同期してリードデータの取り込みを行えばよく、メモリデバイスは内クロック信号ＣＬＫＩに同期してライトデータの取り込みを行えばよい。
【０１０５】
また、第１又は第２の実施形態による半導体装置１０ａ，１０ｂでは、期間ＴＲ１と期間ＴＲ２との差を１クロックサイクルに設定しているが、本発明がこれに限定されるものではない。例えば、外部クロック信号ＣＬＫの周波数がより高い場合には、期間ＴＲ１と期間ＴＲ２との差を、あるリードデータセットの出力を開始してから当該リードデータセットの出力を終了するまでの期間よりも長い期間とすることにより、リードデータのバースト出力を途切れることなく実行することが可能となる。期間ＴＲ１と期間ＴＲ３との差や、期間ＴＷ１と期間ＴＷ２との差についても同様であり、外部クロック信号ＣＬＫの周波数がより高い場合には、これらの差を上記実施形態に比べてより大きく設定すればよい。
【符号の説明】
【０１０６】
１０，１０ａ，１０ｂ    半導体装置（メモリデバイス）
１１      クロック端子
１２      コマンド端子
１３      アドレス端子
１４      バンクアドレス端子
１５      データ端子
１６      ストローブ端子
１７      端子
２１      クロック入力回路
２２      クロック生成回路
２３      コマンド入力回路
２４      コマンドデコーダ
２５      アドレス入力回路
２６      アドレスラッチ回路
３１      ロウ制御回路
３２      カラム制御回路
３３      モードレジスタ
４１      ロウデコーダ
４２      カラムデコーダ
５０〜５３，５０Ａ〜５３Ａ，５０Ｂ〜５３Ｂ，６１，６２，７１〜７５，７７，７７Ａ，７７Ｂ    スイッチ回路
６０      ＦＩＦＯ回路
６３      出力回路
７０      入力回路
７６，８０      マルチプレクサ
９１〜９３    情報処理システム
３００    半導体装置（コントロールデバイス）
３０１    クロック端子
３０２    コマンド端子
３０３    アドレス端子
３０４    コマンド端子
３０５    データ端子
３０６    ストローブ端子
３０７    端子
３１０    クロック発生回路
３２０    コマンドアドレス制御回路
３２１    バースト制御回路
３２２    レイテンシ制御回路
３３１〜３３３    バッファ回路
３４１    入力バッファ
３４２    出力バッファ
３６０    データ処理回路
３７０    データ制御回路
ＡＤＤ    アドレス信号
ＢＡ      バンクアドレス信号
Ｂａｎｋ０〜Ｂａｎｋ３    メモリバンク
Ｃ０〜Ｃ４    半導体チップ
ＣＬＫ    外部クロック信号
ＣＬＫＩ  内部クロック信号
ＣＭＤ    外部コマンド信号
ＣＭＤＩ  内部コマンド信号
ＤＡＥ０〜ＤＡＥ３    イネーブル信号
ＤＡＭＰ  データアンプ
ＧＩＯ，ＧＩＯＡ，ＧＩＯＢ，ＲＧＩＯ，ＷＧＩＯ２Ｕ，ＷＧＩＯ２Ｌ，ＷＧＩＯ３    グローバルＩ／Ｏ配線
ＬＩＯ０〜ＬＩＯ３    ローカルＩ／Ｏ配線
ＩＰ      パッケージ基板
ＩＰａ    基板電極
ＭＢ      配線基板
ＭＣ      メモリセル
ＲＤ０〜ＲＤ３    リード信号
ＳＷ０〜ＳＷ３，ＳＷ０Ａ〜ＳＷ３Ａ，ＳＷ０Ｂ〜ＳＷ３Ｂ    スイッチ制御信号
ＷＡＥ０〜ＷＡＥ３    イネーブル信号
ＷＡＭＰ  ライトアンプ
ＷＲ０〜ＷＲ３    ライト信号
ＷＳＷ，ＷＳＷＡ，ＷＳＷＢ    スイッチ制御信号
φ０Ｒ，φ１Ｒ，φ０Ｗ，φ１Ｗ，φ０Ｗ２，φ１Ｗ２    スイッチ制御信号
【図１】
2013229068.tif 000003
【図２】
2013229068.tif 000004
【図３】
2013229068.tif 000005
【図４】
2013229068.tif 000006
【図５】
2013229068.tif 000007
【図６】
2013229068.tif 000008
【図７】
2013229068.tif 000009
【図８】
2013229068.tif 000010
【図９】
2013229068.tif 000011
【図１０】
2013229068.tif 000012