(57)【要約】【課題】Ｓi基板上に窒化物半導体が形成されたエピタキシャルウェハを用いて作製される電子デバイスの歩留まりを向上できるエピタキシャルウェハの製造方法を提供する。【解決手段】Ｓi基板をウェットエッチングにより洗浄する第１の工程(Ｓ１)と、第１の工程(Ｓ１)の後、Ｓi基板をドライエッチングにより洗浄する第２の工程(Ｓ２)と、第２の工程(Ｓ２)の後、Ｓi基板上に窒化物半導体をエピタキシャル成長させる第３の工程(Ｓ３)とを有する。【選択図】図１Ａ
2013187285.tif 000002
【特許請求の範囲】
【請求項１】
Ｓi基板をウェットエッチングにより洗浄する第１の工程と、
上記第１の工程の後、上記Ｓi基板をドライエッチングにより洗浄する第２の工程と、
上記第２の工程の後、上記Ｓi基板上に窒化物半導体をエピタキシャル成長させる第３の工程と
を有することを特徴とするエピタキシャルウェハの製造方法。
【請求項２】
請求項１に記載のエピタキシャルウェハの製造方法において、
上記第１の工程は、少なくとも弗化水素酸または弗化アンモニウムからなる弗酸系エッチャントを用いたウェットエッチングにより上記Ｓi基板を洗浄することを特徴とするエピタキシャルウェハの製造方法。
【請求項３】
請求項１に記載のエピタキシャルウェハの製造方法において、
上記第１の工程は、ＲＣＡ法により上記Ｓi基板を洗浄することを特徴とするエピタキシャルウェハの製造方法。
【請求項４】
請求項１から３までのいずれか１つに記載のエピタキシャルウェハの製造方法において、
上記第２の工程は、フルオロカーボン系のガス、または、水素ガスまたは酸素ガスと上記フルオロカーボン系のガスとの混合ガスを用いて、上記Ｓi基板を洗浄することを特徴とするエピタキシャルウェハの製造方法。
【請求項５】
請求項１から４までのいずれか１つに記載のエピタキシャルウェハの製造方法において、
上記第３の工程は、
上記Ｓi基板上にＡlＮ層をエピタキシャル成長により形成する工程と、
上記ＡlＮ層上にエピタキシャル成長によりＧaＮ系半導体層を形成する工程と
を有することを特徴とするエピタキシャルウェハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、エピタキシャルウェハの製造方法に関し、詳しくはＳi基板上に窒化物半導体が形成されたエピタキシャルウェハの製造方法に関する。
【背景技術】
【０００２】
従来、エピタキシャルウェハの製造方法としては、Ｓi基板表面に酸化被膜を形成した後、弗化水素酸による溶液エッチングにより酸化被膜を剥離し、水素ガス中で加熱処理することによりＳi基板の表面を清浄化するものがある(例えば、特開２００５−１４２４４５号公報(特許文献１)参照)。
【０００３】
図３は、Ｓi基板上に窒化物半導体が形成されたエピタキシャルウェハのピットを含む要部の断面ＴＥＭ像を示しており、図３において、１０１はＳi基板、１０２はＡlＮ層、１０３は超格子層、１０４はＧaＮ層、１０５はＡlＮ特性改善層、１０６はＡlＧaＮ層である。
【０００４】
このエピタキシャルウェハのピットの発生部分をさらに詳細に解析することによって、欠陥の起点にＳiＯ２が存在することが明らかとなった。
【０００５】
このようなエピタキシャルウェハのピットの下部は、超格子層１０３の超格子構造が崩れており、なおかつ、ＧaＮ層１０４の膜厚も薄くなっていることから、エピタキシャルウェハが有するべき縦方向耐圧がないため、低い電圧で破壊するウィークポイントになっていた。ただし、この欠陥は、表面検査器によってその存在が確認することが可能であり、予め歩留まりの把握が可能となる。
【０００６】
図４は、図３と同じ構成のエピタキシャルウェハにおいて、ピットの起点となるＳiＯ２の大きさとピット開口部の大きさの関係を示したものである。この図４に示すように、ＳiＯ２の大きさが１００ｎｍ程度以下になった場合は、ピットとしてＧaＮ層１０４表面に開口部が形成されないが、その下の部分の超格子層１０３の超格子構造が崩れているという欠陥が存在する可能性を示している。この種の欠陥は、表面検査器によっても検出が不可能であり、このようなエピタキシャルウェハを用いて製作された複数のデバイスのう、どのデバイスが壊れるかを事前に把握することが不可能である。
【０００７】
実際、図５に示すように、超格子層２０３の超格子構造は崩れているが、その上のＧaＮ層で平坦になっている欠陥を見出すに至った。この図５は、上記エピタキシャルウェハの要部の断面ＴＥＭ像を示しており、図５において、２０１はＳi基板、２０２はＡlＮ層、２０３は超格子層、２０４はＧaＮ層、２０５はＡlＮ特性改善層、２０６はＡlＧaＮ層である。
【０００８】
図５に示すように、Ｓi基板２０１上のＳiＯ２からなる残留物(図５では見えない)が起点となって、上側に成長させたＡlＮ層２０２に第１のピットが形成されている。さらに、そのＡlＮ層２０２上に成長させた超格子層２０３は、ＡlＮ層２０２の第１のピットの存在により積層構造が崩れて、第１のピットよりも大きい第２のピット２０３aが形成されている。
【０００９】
さらに、小さいＳiＯ２が存在すると、図６に示すように、Ｓi基板１０１近傍でのみ超格子層３０３の超格子構造が崩れた欠陥が形成されることになる。この欠陥も、欠陥検査器での検出が不可能である。図６において、３０１はＳi基板、３０２はＡlＮ層、３０３は超格子層である。
【００１０】
図７は、エピタキシャルウェハのピットが無い部分の縦方向耐圧のＣＵＭ(cumulative:累積)プロットを示す図である。このときのサンプルの作製方法は、以下のとおりである。
【００１１】
まず、エピタキシャルウェハ上にメタルマスクを用いて１.４ｍｍφのタングステンからなる電極を形成する。その後、電極の周りを２ｍｍ角にダイシングして電極の周りを素子分離する。次に、２ｍｍ角の中にピットが存在しないサンプルを抽出して、ピットのないサンプルに対して高電圧を印可して、何ボルトで破壊したかをプロットしたものが図７である。
【００１２】
図６に示す欠陥は、図７中の点線で囲った縦方向耐圧が低い部分(４００〜６００Ｖ程度)で破壊を引き起こす。一方、図６に示す欠陥は、エピタキシャルウェハが有するべき縦方向耐圧よりも低電圧側に裾を引いている図７の一点鎖線で囲った部分に対応する。図５,図６のいずれの欠陥も、エピタキシャルウェハを用いて作製される電子デバイスの歩留まりに大きく影響するものと考えられる。
【００１３】
しかしながら、上記特許文献１に示された水素ガスによるエピタキシャルウェハの清浄化は、残留しているＳiＯ２を除去する効果がなく、単にＳi表面を水素終端するのみであり、ＳiＯ２に起因する欠陥を減少させることは不可能である。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００５−１４２４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
そこで、この発明の課題は、Ｓi基板上に窒化物半導体が形成されたエピタキシャルウェハを用いて作製される電子デバイスの歩留まりを向上できるエピタキシャルウェハの製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、この発明のエピタキシャルウェハの製造方法は、
Ｓi基板をウェットエッチングにより洗浄する第１の工程と、
上記第１の工程の後、上記Ｓi基板をドライエッチングにより洗浄する第２の工程と、
上記第２の工程の後、上記Ｓi基板上に窒化物半導体をエピタキシャル成長させる第３の工程と
を有することを特徴とする。
【００１７】
ここで、「Ｓi基板」とは、イントリンシックのＳi基板に限らず、ｎ型にドープされたＳi基板でもよいし、ｐ型にドープされたＳi基板でもよい。
【００１８】
上記構成によれば、第１の工程においてウェットエッチングによりＳi基板を洗浄した後に、第２の工程においてＳi基板をドライエッチングにより洗浄することによって、Ｓi基板上に残留したＳiＯ２を可能な限り除去することができ、第３の工程において、ＳiＯ２残留物のないＳi基板上に窒化物半導体をエピタキシャル成長させることができる。したがって、Ｓi基板上に窒化物半導体をエピタキシャル成長させるときに、Ｓi基板上のＳiＯ２残留物に起因する欠陥が抑制される。これにより、Ｓi基板上に窒化物半導体が形成されたエピタキシャルウェハを用いて作製される電子デバイスの歩留まりを向上できる。
【００１９】
また、一実施形態のエピタキシャルウェハの製造方法では、
上記第１の工程は、少なくとも弗化水素酸または弗化アンモニウムからなる弗酸系エッチャントを用いたウェットエッチングにより上記Ｓi基板を洗浄する。
【００２０】
上記実施形態によれば、第１の工程において、少なくとも弗化水素酸または弗化アンモニウムからなる弗酸系エッチャントを用いることによって、Ｓi基板上に残留したＳiＯ２を効率よく除去できる。
【００２１】
また、一実施形態のエピタキシャルウェハの製造方法では、
上記第１の工程は、ＲＣＡ法により上記Ｓi基板を洗浄する。
【００２２】
ここで、ＲＣＡ洗浄とは、米ＲＣＡ社が開発した半導体基板用の洗浄方法であり、過酸化水素をベースにアルカリや酸を加えた薬液を高温で用いる洗浄方法である。
【００２３】
上記実施形態によれば、第１の工程においてＲＣＡ法によりＳi基板を洗浄することによって、ＳiＯ２以外のパーティクルも除去されるため、ＳiＯ２以外のパーティクルに起因するピットの生成も抑制され、エピタキシャルウェハを用いて作製される電子デバイスの歩留まりをさらに向上できる。
【００２４】
また、一実施形態のエピタキシャルウェハの製造方法では、
上記第２の工程は、フルオロカーボン系のガス、または、水素ガスまたは酸素ガスと上記フルオロカーボン系のガスとの混合ガスを用いて、上記Ｓi基板を洗浄する。
【００２５】
上記実施形態によれば、第２の工程において、カーボンの存在する弗素系のガスであるＣＦ４やＣ２Ｆ６などのフルオロカーボン系のガス、または、水素ガスまたは酸素ガスとフルオロカーボン系のガスとの混合ガスを用いることによって、ＳiＯ２を効率よく除去できる。
【００２６】
また、一実施形態のエピタキシャルウェハの製造方法では、
上記第３の工程は、
上記Ｓi基板上にＡlＮ層をエピタキシャル成長により形成する工程と、
上記ＡlＮ層上にエピタキシャル成長によりＧaＮ系半導体層を形成する工程と
を有する。
【００２７】
この明細書において、「ＧaＮ系半導体層」とは、ＡlｘＧa１−ｘ−ｙＩnｙＮ(０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１)で示される化合物半導体をいう。
【００２８】
上記実施形態によれば、Ｓi基板上にＡlＮ層をエピタキシャル成長により形成し、そのＡlＮ層上にエピタキシャル成長によりＧaＮ系半導体層を形成することによって、Ｓi基板上に形成されるＡlＮ層においてＳiＯ２残留物に起因する欠陥が抑制されるので、そのＡlＮ層上に形成されるＧaＮ系半導体層も欠陥が低減され、良好なエピタキシャル成長を行うことができる。これにより、例えば、ＡlＮ層上にＧaＮ系半導体層としてＧaＮ層や超格子層を形成し、その上にＧaＮチャネル層とＡlＧaＮ障壁層を形成したＨＦＥＴなどの高耐圧で良好な特性を有するパワーデバイスを実現できる。
【発明の効果】
【００２９】
以上より明らかなように、この発明によれば、Ｓi基板上に窒化物半導体が形成されたエピタキシャルウェハを用いて作製される電子デバイスの歩留まりが飛躍的に改善することが可能となる。
【図面の簡単な説明】
【００３０】
【図１Ａ】図１Ａはこの発明の第１実施形態のエピタキシャルウェハの製造方法を示すフローチャートである。
【図１Ｂ】図１Ｂは従来のエピタキシャルウェハの製造方法を示すフローチャートである。
【図２】図２は上記第１実施形態のエピタキシャルウェハの製造方法による改善後の縦方向耐圧のＣＵＭプロットを示す図である。
【図３】図３はＳi基板上に窒化物半導体が形成されたエピタキシャルウェハのピットを含む要部の断面ＴＥＭ像である。
【図４】図４はＳiＯ２の大きさとピットの開口径の関係を示す図である。
【図５】図５はＧaＮ層表面にピットの無いＳiＯ２起因の欠陥を含む要部の断面ＴＥＭ像である。
【図６】図６は微小なＳiＯ２による超格子構造の乱れを示す要部の断面ＴＥＭ像である。
【図７】図７はＧaＮ層表面にピットが無い部分の縦方向耐圧のＣＵＭプロットを示す図である。
【図８】図８はこの発明の第３実施形態のエピタキシャルウェハの製造方法により製造されたエピタキシャルウェハを用いたパワーデバイスの一例としてのＨＦＥＴ(Hetero-junction Field Effect Transistor；ヘテロ接合電界効果トランジスタ)の断面図である。
【発明を実施するための形態】
【００３１】
本発明者は、図３〜図７で説明したとおり、窒化物半導体をエピタキシャル成長させる前のＳi基板上に残っている微小なＳiＯ２からなる残留物が、エピタキシャルウェハの歩留まりを著しく低下させる欠陥を生成するということを見出した。
【００３２】
このことから、Ｓi基板上に窒化物半導体が形成されたエピタキシャルウェハの耐圧の弱い部分を無くすためには、可能な限りＳiＯ２残留物を除去する必要があり、どれくらい除去できるかが、エピタキシャルウェハ上に作製される電子デバイスの歩留まりを決定することになる。
【００３３】
したがって、Ｓi基板上に窒化物半導体が形成されたエピタキシャルウェハを用いて作製される電子デバイスの歩留まりを改善するためには、Ｓi基板上に残っているＳiＯ２の大きさにかかわらず、いかにしてＳi基板表面からＳiＯ２残留物を除去するかが重要である。
【００３４】
そこで、本発明者は、窒化物半導体のエピタキシャル成長前にＳi基板上に残っている微小なＳiＯ２残留物を除去する方法について検討した結果、Ｓi基板上のＳiＯ２残留物を効果的に除去して、エピタキシャルウェハを用いて作製される電子デバイスの歩留まりを向上できるエピタキシャルウェハの製造方法を発明した。
【００３５】
以下、この発明のエピタキシャルウェハの製造方法を図示の実施の形態により詳細に説明する。
【００３６】
〔第１実施形態〕
図１Ａはこの発明の第１実施形態のエピタキシャルウェハの製造方法を示している。なお、図１Ｂは比較のための従来のエピタキシャルウェハの製造方法を示すフローチャートである。
【００３７】
この第１実施形態では、図１Ａに示すステップＳ１(第１の工程)に進み、購入したＳi基板を弗化水素酸ＨＦで１分間、Ｈ２ＳＯ４：Ｈ２Ｏ２＝５：１で５分間、さらにＨＦで１分間エッチングを行う。
【００３８】
次に、図１Ａに示すステップＳ２(第２の工程)に進み、Ｓi基板をドライエッチング装置の内部に導入し、ＣＦ４流量＝５０ｓｃｃｍ、チャンバー圧力＝０.４Ｐａ、アンテナパワー＝３００Ｗ、バイアスパワー１００Ｗで、約２００ｎｍ／ｍｉｎのエッチング速度を得ることが可能であり、Ｓi基板を１分間エッチングする。
【００３９】
次に、図１Ａに示すステップＳ３(第３の工程)に進み、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition：有機金属気相成長)装置にＳi基板を導入し、成長圧力１３.３ｋＰａ、基板温度１１００℃でＡlＮシード層(ＴＭＡ流量１００μｍｏｌ／ｍｉｎ、ＮＨ３流量１２.５ｓｌｍ)、膜厚３ｎｍのＡlＮ層と膜厚２０ｎｍのＡl０.１Ｇa０.９Ｎ層からなる超格子層を１２０回繰り返し(ＡlＮ層はＡlＮシード層と同じ条件、ＡlＧaＮ層は、ＴＭＡ流量８０μｍｏｌ／ｍｉｎ、ＴＭＧ流量７２μｍｏｌ／ｍｉｎ、ＮＨ３流量１２.５ｓｌｍ)、カーボンドープＧaＮ層を０.５μｍ成長させる(ＴＭＧ流量７２０μｍｏｌ／ｍｉｎ、ＮＨ３流量１２.５ｓｌｍ)。
【００４０】
その後、成長圧力１００ｋＰａでＧaＮからなるＧaＮチャネル層を１μｍ成長し(ＴＭＧ流量１００μｍｏｌ／ｍｉｎ、ＮＨ３流量１２.５ｓｌｍ)、
次に、成長圧力を再び１３.３ｋＰａにしてＡl０.１７Ｇa０.８３Ｎ障壁層を成長させる(ＴＭＡ流量８μｍｏｌ／ｍｉｎ、ＴＭＧ流量５０μｍｏｌ／ｍｉｎ、ＮＨ３流量１２.５ｓｌｍ)。
【００４１】
上記カーボンドープＧaＮ層は、成長圧力１３.３ｋＰａとＴＭＧ流量を７２０μｍｏｌ／ｍｉｎにすることによってＴＭＧ原料から自動的ドーピングされ、１×１０１９ｃｍ−３のカーボン濃度が実現できる。
【００４２】
一方、チャネルＧaＮ層は、成長圧力１００ｋＰａとＴＭＧ流量１００μｍｏｌ／ｍｉｎにすることで５×１０１６ｃｍ−３のカーボンドープが実現される。カーボン濃度をさらに下げる方法としては、ＴＭＧ流量を１００μｍｏｌ／ｍｉｎ以下に下げる方法がある。
【００４３】
図１Ｂに示す従来のエピタキシャルウェハの製造方法では、ステップＳ１１でウェットエッチングし、ステップＳ１２で水素終端処理を行い、ステップＳ１３でエピタキシャル成長させており、図１Ａに示す第１実施形態のエピタキシャルウェハの製造方法とは、第２の工程が異なる。
【００４４】
この第１実施形態で作製したエピタキシャルウェハにおける縦方向耐圧のＣＵＭ(cumulative:累積)プロットを図２に示す。
【００４５】
図７に示すエピタキシャルウェハのピットが無い部分の縦方向耐圧のＣＵＭプロットと比較すると、図２では、縦方向耐圧の分布が小さく、かつ耐圧のウィークポイントが消失しており、その結果、電子デバイスの歩留まりが大幅に改善する。
【００４６】
具体的には、特許文献１の水素終端処理の場合には、図５のタイプの欠陥の欠陥密度Ｄが約２.８個／ｃｍ２あったため、１０Ａ級(チップ面積Ｓ＝約２ｍｍ□)デバイスのエピタキシャルウェハでの歩留まりは、
歩留まり  ＝  ｅｘｐ(−Ｄ×Ｓ)
＝  ｅｘｐ(−２.８×０.２×０.２)
＝  ０.８９  ………  式(１)
となる。
【００４７】
上記水素終端処理の場合には、歩留まりが８９％しかなかったが、この第１実施形態のエピタキシャルウェハの製造方法では、ドライエッチングを用いた第２の工程の導入によって、欠陥密度が０.５個／ｃｍ２程度に改善され、エピタキシャルウェハでの歩留まりが、９６％程度にまで改善された。
【００４８】
このように、図１Ａに示す第１実施形態のエピタキシャルウェハの製造方法によれば、図１Ｂに示す従来のエピタキシャルウェハの製造方法に比べて、Ｓi基板上に窒化物半導体が形成されたエピタキシャルウェハを用いて作製される電子デバイスの歩留まりを向上できる。
【００４９】
また、上記第１の工程において、少なくとも弗化水素酸ＨＦまたは弗化アンモニウムＮＨ４Ｆからなる弗酸系エッチャントを用いることによって、Ｓi基板上に残留したＳiＯ２を効率よく除去できる。
【００５０】
また、上記第２の工程において、カーボンの存在する弗素系のガスであるＣＦ４、Ｃ２Ｆ６などのフルオロカーボン系のガス、または、水素ガスまたは酸素ガスとフルオロカーボン系のガスとの混合ガスを用いることによって、ＳiＯ２を効率よく除去できる。
【００５１】
〔第２実施形態〕
この発明の第２実施形態のエピタキシャルウェハの製造方法では、第１の工程において、購入したＳi基板をＲＣＡ法により洗浄した以外は、第１実施形態のエピタキシャルウェハの製造方法と同じである。
【００５２】
上記第１の工程のＲＣＡ法の導入により、ＳiＯ２以外のパーティクルの除去が改善されるため、ＳiＯ２以外のパーティクルに起因するピットの生成が抑制され、欠陥密度をさらに低減でき(Ｄ＝０.２個／ｃｍ２)、エピタキシャルウェハでの歩留まりがさらに改善される(約９９％)。
【００５３】
上記第２実施形態のエピタキシャルウェハの製造方法を利用することより、Ｓi基板上に窒化物半導体が形成されたエピタキシャルウェハを用いて製作される電子デバイス、特に高耐圧が要求されるパワーデバイスの歩留まりが飛躍的に改善される。
【００５４】
〔第３実施形態〕
図８はこの発明の第３実施形態のエピタキシャルウェハの製造方法により製造されたエピタキシャルウェハを用いたパワーデバイスの一例としてのＨＦＥＴの断面図である。
【００５５】
この第３実施形態のエピタキシャルウェハは、図８に示すように、Ｓi基板１上に、ＡlＮシード層２、超格子層３、カーボンドープＧaＮ層４、ＧaＮチャネル層５、ＡlＧaＮ障壁層６を順に積層している。
【００５６】
このＨＦＥＴは、図８に示すように、ＡlＧaＮ障壁層６上にソース電極１１とドレイン電極１２とゲート電極１３を形成している。このソース電極１１とドレイン電極１２とゲート電極１３の製造方法は、特に限定されず、例えば蒸着等の公知の方法を使用する。このソース電極１１とドレイン電極１２との間隔およびゲート電極１３の位置などは、電界効果トランジスタの所望する性能に応じて調整する。また、ソース電極１１とドレイン電極１２を形成した後、窒素雰囲気中で８００℃の熱処理を１分間施すことによって、ＡlＧaＮ障壁層６とソース電極１１とのオーミック接触およびＡlＧaＮ障壁層６とドレイン電極１２とのオーミック接触が得られる。
【００５７】
次に、ＡlＧaＮ障壁層６上に、プラズマＣＶＤ等の公知の方法でＳiＮからなる絶縁膜２０を形成する。なお、ソース電極１１、ドレイン電極１２、ゲート電極１３および絶縁膜２０を形成する順番は、特に限定されず、絶縁膜２０を先に形成してもよい。
【００５８】
上記ＨＦＥＴにおいて、ＧaＮチャネル層５とＡlＧaＮ障壁層６との界面に形成された２次元電子ガス(２ＤＥＧ)が発生してチャネル層が形成される。このチャネル層をゲート電極１３に電圧を印加することにより制御して、ソース電極１１とドレイン電極１２とゲート電極１３を有するＨＦＥＴをオンオフさせる。このＨＦＥＴは、ゲート電極１３に負電圧が印加されているときにゲート電極１３下のＧaＮチャネル層５に空乏層が形成されてオフ状態となる一方、ゲート電極１３の電圧がゼロのときにゲート電極１３下のＧaＮチャネル層５に空乏層がなくなってオン状態となるノーマリーオンタイプのトランジスタである。
【００５９】
上記第１,第２実施形態のエピタキシャルウェハの製造方法を用いて、Ｓi基板１上にＡlＮシード層２をエピタキシャル成長により形成し、そのＡlＮシード層２上にエピタキシャル成長によりＧaＮ系半導体層(超格子層３,カーボンドープＧaＮ層４)形成することによって、Ｓi基板１上に形成されるＡlＮ層においてＳiＯ２残留物に起因する欠陥が抑制される。これにより、ＡlＮシード層２上に形成されるＧaＮ系半導体層(超格子層３,カーボンドープＧaＮ層４)も欠陥が低減され、良好なエピタキシャル成長を行うことができる。したがって、高耐圧で良好な特性を有するパワーデバイスであるＨＦＥＴを実現することができる。
【００６０】
このように、第３実施形態のＨＦＥＴによれば、上記第１,第２実施形態のエピタキシャルウェハの製造方法により製造されたエピタキシャルウェハを用いることにより、ＨＦＥＴの歩留まりが飛躍的に改善される。
【００６１】
上記第３実施形態では、この発明のエピタキシャルウェハの製造方法により製造されたエピタキシャルウェハを、２ＤＥＧを利用するＨＦＥＴの製作に用いたが、他の構成の電界効果トランジスタなどの半導体装置に用いても同様の効果が得られる。
【００６２】
この発明の具体的な実施の形態について説明したが、この発明は上記第１〜第３実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【符号の説明】
【００６３】
１…Ｓi基板
２…ＡlＮシード層
３…超格子層
４…カーボンドープＧaＮ層
５…ＧaＮチャネル層
６…ＡlＧaＮ障壁層
１１…ソース電極
１２…ドレイン電極
１３…ゲート電極
２０…絶縁膜
【図１Ａ】
2013187285.tif 000003
【図１Ｂ】
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【図２】
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【図４】
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【図７】
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【図８】
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【図３】
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【図５】
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【図６】
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