(57)【要約】【課題】パワーゲーティングに用いる論理回路に供給される電圧の降下を抑制する。また、半導体装置の消費電力を低減する。【解決手段】半導体素子を用いた論理回路と電源との間に、第１のトランジスタ、第２のトランジスタおよび容量素子を含むプログラム素子を設ける。該プログラム素子は第１のトランジスタのドレイン電極、第２のトランジスタのゲート電極、および容量素子の一方の電極が電気的に接続したノードを形成しており、第１のトランジスタのソース電極および容量素子の他方の電極にはそれぞれ独立に電位を供給することができ、第２のトランジスタのソース電極およびドレイン電極を介して電源と論理回路とが電気的に接続しており、第２のトランジスタの状態に応じて、電源と論理回路との接続状態が制御される。【選択図】図１
2013251893.tif 000002
【特許請求の範囲】
【請求項１】
論理回路と、プログラム素子と、電源と、を有し、
前記プログラム素子は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記プログラム素子は、前記第１のトランジスタのドレイン電極、前記第２のトランジスタのゲート電極、および前記容量素子の一方の電極が電気的に接続されたノードを有し、
前記論理回路は、前記第２のトランジスタを介して前記電源から電力が供給され、
前記論理回路の演算停止に応じて、前記ノードに、前記第２のトランジスタがオフとなる電位を供給し、前記第２のトランジスタをオフとすることで、前記論理回路に対する前記電源からの電力の供給を停止し、
前記論理回路の演算復帰に際して、前記ノードを浮遊状態とし、
浮遊状態の前記ノードの電位を、前記容量素子の他方の電極との容量結合によって、前記第２のトランジスタがオンとなる電位とすることで、前記論理回路に対する前記電源から電力の供給を再開する半導体装置の駆動方法。
【請求項２】
論理回路と、プログラム素子と、電源と、を有し、
前記プログラム素子は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記プログラム素子は、前記第１のトランジスタのドレイン電極、前記第２のトランジスタのゲート電極、および前記容量素子の一方の電極が電気的に接続されたノードを有し、
前記論理回路は、前記第２のトランジスタを介して前記電源から電力が供給され、
前記論理回路の演算停止に応じて、前記ノードに前記第２のトランジスタがオフとなる電位を供給し、前記第２のトランジスタをオフとすることで、前記論理回路に対する前記電源からの電力の供給を停止し、
前記論理回路への前記電源からの電力供給の停止期間において、前記第１のトランジスタをオフとすることによって、前記ノードが前記第２のトランジスタのゲート電極の電位を保持し、
前記論理回路の演算復帰に際し、前記第１のトランジスタをオンとして、前記ノードに第１の電位を供給し、
前記容量素子の他方の電極には第２の電位を供給し、
前記第１のトランジスタをオフとすることで、前記ノードを浮遊状態とし、
前記容量素子の他方の電極に第３の電位を供給し、前記ノードと前記容量素子の他方の電極との容量結合によって前記ノードの電位を前記第２のトランジスタがオンとなる電位とすることで、前記第２のトランジスタをオンとし、
前記第２のトランジスタがオンとなったことによって、前記電源と前記論理回路とが電気的に接続し、
前記第１のトランジスタをオフとすることで、前記ノードが前記第２のトランジスタのゲート電極の電位を保持する半導体装置の駆動方法。
【請求項３】
請求項１または請求項２において、前記第１のトランジスタは酸化物半導体をチャネル形成領域に含む半導体装置の駆動方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記第１の電位および前記第３の電位は、等しい電位である半導体装置の駆動方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記第１のトランジスタのソース電極と前記容量素子の他方の電極には、インバータ回路を介した信号が入力されている半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の駆動方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
または、本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体層、半導体装置、表示装置、液晶表示装置、発光装置、それらの駆動方法、またはそれらを生産する方法に関する。特に、本発明は、例えば、トランジスタを有する半導体装置、表示装置、発光装置、またはそれらの駆動方法に関する。または、本発明は、例えば、当該半導体装置、当該表示装置、または当該発光装置を有する電子機器に関する。
【背景技術】
【０００４】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置が有する構成として、例えば、演算処理を行う論理回路、データやプログラムを記憶するためのメインメモリ、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持するレジスタ、キャッシュメモリ等が挙げられる。
【０００５】
信号処理装置において演算処理を行う論理回路は常時稼働しているわけではなく、演算を停止している期間も多い。このような期間において、演算を停止している回路への電源供給を遮断することにより省電力化を図る技術として、パワーゲーティングが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１１６８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
パワーゲーティングを行う半導体装置では、電源と論理回路との電気的な接続を制御するスイッチが、電源と論理回路との間に直列に挿入されている。そのため、スイッチに用いるトランジスタ（スイッチングトランジスタ）のオン抵抗が高いと、電圧降下等のため、論理回路に入力される電位は、電源電位よりも低下し、論理回路が必要とする電圧を供給できなくなる場合がある。
【０００８】
したがって、スイッチングトランジスタのオン抵抗は十分に低いことが求められる。スイッチングトランジスタのオン抵抗を低減するためには、例えば、ｎチャネル型のスイッチングトランジスタであれば、そのゲート電極に与える電位を高くすればよい。
【０００９】
一方、スイッチングトランジスタのオフ抵抗が十分に高くなければ、待機電流が大きくなり、消費電力の削減量が減少するため、スイッチングトランジスタのオフ抵抗を十分に高くすることが求められる場合がある。この場合には、例えば、ｐチャネル型のスイッチングトランジスタであれば、そのゲート電極に与える電位を高くすればよい。
【００１０】
しかし、このような操作はゲート電極の電位の変動が大きくなることを意味する。そのため、スイッチングトランジスタに供給する電位の変動が大きくなるという問題点がある。
【００１１】
そこで、本発明の一態様の半導体装置は、パワーゲーティングに用いるトランジスタのゲート電極に供給される電圧の降下を抑制することを目的の一とする。また、半導体装置の消費電力を低減することを目的の一とする。
【００１２】
または、信頼性の高い半導体装置などを提供することを課題の一とする。または、歩留まり高い半導体装置などを提供することを課題の一とする。または、新規な半導体装置などを提供することを課題の一とする。
【００１３】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１４】
半導体素子を用いた論理回路と電源との間に、第１のトランジスタ、第２のトランジスタおよび容量素子を含むプログラム素子を設ける。該プログラム素子は、第１のトランジスタのドレイン電極、第２のトランジスタのゲート電極、および容量素子の一方の電極が電気的に接続したノードを形成しており、第１のトランジスタのソース電極および容量素子の他方の電極にはそれぞれ独立に電位を供給することができ、第２のトランジスタのソース電極およびドレイン電極を介して電源と論理回路とが電気的に接続しており、第２のトランジスタの状態に応じて、電源と論理回路との接続状態が制御される。
【００１５】
したがって、本発明の一態様は、論理回路と、プログラム素子と、電源と、を有し、プログラム素子は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、プログラム素子は、第１のトランジスタのドレイン電極、前記第２のトランジスタのゲート電極、および容量素子の一方の電極が電気的に接続されたノードを有し、論理回路は、第２のトランジスタを介して電源から電力が供給され、論理回路の演算停止に応じて、ノードに第２のトランジスタがオフとなる電位を供給し、前記第２のトランジスタをオフとすることで、論理回路に対する電源電位の供給を停止し、論理回路の演算復帰に際して、ノードを浮遊状態とし、浮遊状態のノードの電位を、容量素子の他方の電極との容量結合によって、第２のトランジスタがオンとなる電位とすることで、論理回路に対する電源電位の供給を再開する半導体装置の駆動方法である。
【００１６】
また、論理回路と、プログラム素子と、電源と、を有し、プログラム素子は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、プログラム素子は、第１のトランジスタのドレイン電極、前記第２のトランジスタのゲート電極、および容量素子の一方の電極が電気的に接続されたノードを有し、論理回路は、第２のトランジスタを介して電源から電力が供給され、論理回路の演算停止に応じて、ノードに第２のトランジスタがオフとなる電位を供給し、第２のトランジスタをオフとすることで、論理回路に対する電源電位の供給を停止し、論理回路への電源からの電力供給の停止期間において、第１のトランジスタをオフとすることによって、ノードが第２のトランジスタのゲート電極の電位を保持し、論理回路の演算復帰に際し、第１のトランジスタをオンとして、ノードに第１の電位を供給し、容量素子の他方の電極には第２の電位を供給し、第１のトランジスタをオフとすることで、ノードを浮遊状態とし、容量素子の他方の電極に第３の電位を供給し、ノードと容量素子の他方の電極との容量結合によってノードの電位を第２のトランジスタがオンとなる電位とすることで、第２のトランジスタをオンとし、第２のトランジスタがオンとなったことによって、電源と論理回路とが電気的に接続し、第１のトランジスタをオフとすることで、ノードの電位を保持し、第２のトランジスタがオンの状態を保持する半導体装置の駆動方法である。
【００１７】
上記において、第２のトランジスタはｎチャネル型でも、ｐチャネル型でもよい。第２のトランジスタがｎチャネル型であると、第２のトランジスタのオン抵抗を十分に下げることができる。また、第２のトランジスタがｐチャネル型であると、第２のトランジスタのオフ抵抗を十分に下げることができる。
【００１８】
なお、第１のトランジスタの半導体層として、酸化物半導体のようなバンドギャップの大きな半導体を用いた場合、第１のトランジスタのオフ電流またはリーク電流が低減されるため、論理回路の演算停止時または演算中において第１のトランジスタをオフとしても、第２のトランジスタのオンオフを保持することができる。
【００１９】
第１の電位および第３の電位は、等しい電位としてもよい。第１の電位および第３の電位を等しい電位とすることで、回路で作製することが必要な電位が削減され、消費電力を低減することができる。なお、第３の電位は第１の電位よりも高いことが好ましい。
【００２０】
なお、等しい電位とは、特に電圧変換器等の電圧を変化させるための回路を用いて意図的に電圧を変化させた電位ではないことを意味する。そのため、概ね等しい電位であればよく、厳密に等しい電位であることに限らない。実用上、障害の生じない程度の差異、例えば、±５％の誤差があっても等しい電位とする。したがって、入力された電位が配線抵抗等によって電圧降下して、入力された電位と正確に一致する電位ではなくなっても、ここでは等しい電位として扱う。
【００２１】
また、第２の電位は、第１の電位の相補的な電位を入力してもよい。
【００２２】
なお、相補的な電位とは、２つの信号線の電位がそれぞれ高電位と低電位の２つの電位を取りうる場合、一方の信号線の電位が高電位となるときに、他方の信号線の電位が低電位となる電位、または、その逆のことを、他の信号線の電位は１つの信号線の電位の相補的な電位である、と定義する。なお、相補的な電位は２つの信号線の電位の高低のみを比較するわけではない。例えば、インバータ回路に入力した電位と、出力された電位のような、逆の位相を示す電位は相補的な電位である。
【発明の効果】
【００２３】
本発明の一態様によって、パワーゲーティングに用いる論理回路に供給される電圧の降下を抑制することができる。また、半導体装置の消費電力を低減することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一態様の半導体装置のブロック図および回路図。
【図２】本発明の一態様の半導体装置の駆動方法を説明するタイミングチャート。
【図３】本発明の一態様の半導体装置のブロック図および回路図。
【図４】本発明の一態様の半導体装置を示す回路図。
【図５】本発明の一態様の半導体装置を示す回路図。
【図６】本発明の一態様の半導体装置を示す回路図。
【図７】本発明の一態様の半導体装置を示す回路図およびブロック図。
【図８】本発明の一態様の半導体装置を示すブロック図。
【図９】本発明の一態様の半導体装置の断面図。
【図１０】本発明の一態様の半導体装置であるＣＰＵを説明する図。
【図１１】本発明の一態様の半導体装置を適用できる電子機器を説明する図。
【発明を実施するための形態】
【００２５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更しうることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２６】
以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用いる場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場合がある。
【００２７】
なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「絶縁膜上のゲート電極層」の表現であれば、絶縁膜とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様である。
【００２８】
また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。
【００２９】
また、回路上の表現として、トランジスタのゲート電極、ソース電極、ドレイン電極と記載される場合、それぞれゲート（端子）、ソース（端子）、ドレイン（端子）などと読み替えることができる。したがって、本発明の一態様に係るトランジスタは、ゲート電極、ソース電極、ドレイン電極を有するトランジスタのみに限定されるものではない。
【００３０】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００３１】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００３２】
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
【００３３】
なお、図面において、トランジスタが１つしか明示されていない場合であっても、２つ以上のトランジスタが直列または並列に接続されている場合を含むものとする。容量素子やその他の素子についても同様である。
【００３４】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置および半導体装置の駆動方法について図面を用いて説明する。
【００３５】
図１（Ａ）に本発明の一態様の半導体装置１０１を示す。本発明の一態様の半導体装置１０１は、マトリクス状に配置された複数（好ましくは１０以上、より好ましくは１００以上）の論理回路１０２を有する。論理回路１０２は高電位電源、低電位電源とそれぞれ電気的に接続する。論理回路１０２と低電位電源は低電位電源線１１０によって電気的に接続し、低電位電源線１１０と論理回路１０２との間にはそれぞれプログラム素子１０３が直列に挿入されている。プログラム素子１０３によって、論理回路１０２と低電位電源との接続状態は制御されている。
【００３６】
なお、図１（Ａ）では、マトリクス状に配置された論理回路の全てを、論理回路１０２と呼び、特に区別していないが、論理回路１０２はそれぞれ異なる回路構成であってもよい。また、論理回路１０２はそれぞれが同じ回路構成であってもよい。また、論理回路１０２は図１（Ａ）に示すように規則正しくマトリクス状に配置されるだけでなく、散在して配置されている構成であってもよい。プログラム素子１０３についても同様である。
【００３７】
前述したように、プログラム素子１０３によって、論理回路１０２と低電位電源との電気的な接続が制御されている。プログラム素子１０３をオンとすることによって、論理回路１０２に低電位電源から電位が供給され、プログラム素子１０３をオフとすることによって、論理回路１０２に対する、低電位電源からの電位の供給が停止される。
【００３８】
プログラム素子１０３を制御することによって、演算を停止した論理回路１０２には電力の供給を停止し、論理回路１０２の演算復帰時に電力の供給を再開する。演算を停止している間は、論理回路１０２に対する電力の供給が停止されるため、半導体装置１０１の消費電力を低減することができる。図１（Ａ）に示す半導体装置は、論理回路の電源供給をこまめに制御することにより、消費電力の低減と演算処理の効率化を両立させることができる。
【００３９】
図１（Ｂ）にプログラム素子１０３の詳細を示す。
【００４０】
プログラム素子１０３は、第１のトランジスタ１０４、第２のトランジスタ１０５および容量素子１０６を有する。第１のトランジスタ１０４のゲート電極は、選択信号線１０７と電気的に接続され、選択信号が入力される。選択信号によって、第１のトランジスタ１０４のオンとオフを切り替える。第１のトランジスタのドレイン電極、第２のトランジスタ１０５のゲート電極および容量素子１０６の一方の電極は電気的に接続しており、ノードを形成する。このノードを、特に保持ノード（またはノードＲＮ）ともいう。
【００４１】
当該ノードには、第１のトランジスタ１０４のソース電極を介して、第１の配線１０８の電位が入力される。選択信号線１０７から入力される選択信号によって、第１のトランジスタ１０４のオンとオフを切り替え、ノードと第１の配線１０８の接続を制御する。
【００４２】
第１のトランジスタ１０４は大きなバンドギャップ（例えば、シリコンの約３倍程度）を有する半導体材料をチャネル形成領域に有するトランジスタである。そのため、オフ電流またはリーク電流が極めて低減されたトランジスタであり、第１のトランジスタ１０４のドレイン電極が電気的に接続されたノードは、第１のトランジスタ１０４をオフとすることで、長時間電荷を保持することができる。
【００４３】
大きなバンドギャップを有する半導体材料としては、酸化物半導体、炭化シリコン、窒化ガリウム等が挙げられる。なお、酸化物半導体については、後の実施の形態において詳細を説明する。なお、第１のトランジスタ１０４は酸化物半導体に限られず、非晶質、多結晶、単結晶のシリコンを用いてもよい。
【００４４】
第１のトランジスタ１０４は、演算回路のクロック周波数のような高速動作を要求されないため、電界効果移動度が１ｃｍ２／Ｖｓ以上であればよい。または、オン抵抗が１０８Ω以下であってもよい。
【００４５】
また、第１のトランジスタ１０４のオフ抵抗は、容量素子１０６の容量とノードＲＮに電荷を保持する期間によって決定される。例えば、容量素子１０６の容量を、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に用いられているものと同様な値（３０ｆＦ）とし、第１のトランジスタ１０４をＤＲＡＭと同様にオフ抵抗の低いシリコンを用いて形成すると、１秒以内に電荷が消失してしまう。同じ容量でもオフ抵抗が８桁程度高い（オフ抵抗は１×１０２２Ω以上）酸化物半導体を用いて形成すると、１０年間以上電荷を保持できる。
【００４６】
また、チャネルを長くすることでもオフ抵抗を高めることができる。例えば、チャネル長を通常のトランジスタの１００倍とすれば、１００倍の期間、電荷を保持できる。上述のとおり、第１のトランジスタ１０４は、高速動作を要求されないため、チャネルを長くすることによる障害は少ない。
【００４７】
このような長チャネルのトランジスタは、大面積を必要とするが、第１のトランジスタ１０４を薄膜トランジスタとすれば、第２のトランジスタ１０５（通常は、非常にチャネルが広いので、多くの面積を必要とする）に積層して形成できるので、実質的な面積の増大とはならない。なお、第１のトランジスタ１０４を薄膜トランジスタとする場合には、半導体層を薄くすることによってもオフ抵抗を高めることができる。
【００４８】
なお、論理回路に供給される電力を０．１ミリ秒乃至１０ミリ秒、例えば１ミリ秒の間隔でオンオフするのであれば、電荷を保持できる期間が１秒であっても（例えば、第１のトランジスタにシリコンを用いても）全く問題は生じない。
【００４９】
容量素子１０６の他方の電極は第２の配線１０９と電気的に接続している。
【００５０】
第２のトランジスタ１０５のソース電極は低電位電源線１１０と電気的に接続し、ドレイン電極は論理回路１０２と電気的に接続している。低電位電源線１１０は、低電位電源と電気的に接続している。したがって、第２のトランジスタ１０５のオンとオフを切り替えることによって、論理回路１０２と低電位電源線１１０との接続を制御することができる。本実施の形態では、第２のトランジスタ１０５がオンとなり、論理回路１０２と低電位電源線１１０が電気的に接続している場合をプログラム素子１０３がオンであると呼ぶ。また、第２のトランジスタ１０５がオフとなり、論理回路１０２と低電位電源線１１０との接続が切れている場合をプログラム素子１０３がオフであると呼ぶ。
【００５１】
第２のトランジスタ１０５は、低電位電源と論理回路１０２の間に直列に挿入されているため、オン抵抗が低い方が好ましい。そのため、第２のトランジスタ１０５の電界効果移動度は１００ｃｍ２／Ｖｓ以上、好ましくは３００ｃｍ２／Ｖｓ以上とする。
【００５２】
また、容量素子１０６の容量Ｃ１０６は、第２のトランジスタ１０５のゲート容量Ｃ１０５より大きく、好ましくは５倍以上、より好ましくは１０倍以上であるとよい。
【００５３】
本発明の一態様の半導体装置１０１の駆動方法について説明する。なお、以下の説明では、第１のトランジスタ１０４および第２のトランジスタ１０５はｎチャネル型のトランジスタとするが、これに限定されない。
【００５４】
図２（Ａ）にプログラム素子１０３を駆動する際のタイミングチャートを示す。図２（Ａ）において、１０７、１０８、１０９はそれぞれ、選択信号線１０７、第１の配線１０８、第２の配線１０９に入力する電位を示す。ＲＮは第１のトランジスタ１０４のドレイン電極、第２のトランジスタ１０５のゲート電極および容量素子１０６の一方の電極が電気的に接続したノードＲＮの電位を示す。
【００５５】
ここでは、半導体装置１０１は、論理回路１０２の演算停止に伴って、プログラム素子１０３をオフとして論理回路１０２への電力の供給を停止させる期間（図２（Ａ）に示すＴ１）と、電力の供給が停止された状態を保持する期間（図２（Ａ）に示すＴ２）と、論理回路１０２の演算復帰に伴って、プログラム素子１０３をオンとして論理回路１０２への電力の供給を復帰する期間（図２（Ａ）に示すＴ３）、電力が供給された状態を保持する期間（図２（Ａ）に示すＴ４）の順に駆動される。
【００５６】
まず、プログラム素子１０３をオフとして、論理回路１０２への電力の供給を停止する期間（Ｔ１）の駆動方法について説明する。
【００５７】
プログラム素子１０３をオフとするためには、まず、選択信号線１０７に第１のトランジスタ１０４がオンとなる電位を与える。
【００５８】
本実施の形態では、第１のトランジスタ１０４をオンとするために、選択信号線１０７を適切な高い電位とする。すなわち、その後第１の配線１０８に供給される電位と第１のトランジスタ１０４のしきい値電圧Ｖｔｈ１０４との和より大きい電位を入力すればよい。
【００５９】
ここで、第１の配線１０８の電位は第２のトランジスタ１０５をオフとする電位とする。
【００６０】
第１のトランジスタ１０４がオンになると、第１の配線１０８の電位がノードＲＮに入力される。なお、その直前まで、ノードＲＮの電位は、第２のトランジスタ１０５をオンとするのに十分な高い電位であったが、第１のトランジスタ１０４がオンになると、第１の配線１０８の電位がノードＲＮに入力されることで、電位は低下する。したがって、ノードＲＮには、第２のトランジスタ１０５をオフとする電位が入力され、第２のトランジスタ１０５はオフとなる。
【００６１】
なお、第２のトランジスタ１０５のソース電極には低電位電源線１１０から低電位（ＶＳＳ）が入力されている。したがって、第２のトランジスタ１０５をオフとするためには、第１の配線１０８をＶＳＳ＋Ｖｔｈ１０５（第２のトランジスタのしきい値電圧）以下の電位とし、第２のトランジスタ１０５のゲート電極の電位をＶＳＳ＋Ｖｔｈ１０５以下とすればよい。
【００６２】
ここでは、第１の配線１０８に低電位（ＶＳＳ）を与える。
【００６３】
第１の配線１０８から、低電位（ＶＳＳ）が第２のトランジスタ１０５のゲート電極に入力され、第２のトランジスタ１０５はオフとなる。第２のトランジスタ１０５がオフとなることによって、論理回路１０２と低電位電源線１１０との電気的な接続は切断され、論理回路１０２に対する電力の供給が停止する。
【００６４】
なお、プログラム素子１０３をオフとして論理回路１０２への電力の供給を停止させる期間（Ｔ１）において、第２の配線１０９の電位は、高電位（ＶＤＤ）とする。その後、選択信号線１０７の電位を第１のトランジスタ１０４のしきい値電圧Ｖｔｈ１０４よりも低くして、第１のトランジスタ１０４をオフとする。
【００６５】
なお、第１のトランジスタ１０４をオフとする際に、そのゲートとドレイン（ノードＲＮ）との間に寄生容量があると、ノードＲＮの電位が低下するが、以下の議論では、ゲートとドレイン間の寄生容量が存在しないものとする。
【００６６】
ここまでで、プログラム素子１０３をオフとして、論理回路１０２への電力の供給を停止した。続いて、電力の供給が停止された状態を保持する期間（Ｔ２）について説明する。
【００６７】
電力の供給が停止された状態を保持する期間（Ｔ２）の任意のタイミングにおいて、第１のトランジスタ１０４をオンとして、電力の供給を停止させる期間に行ったものと同様の操作を行ってもよい。該操作を行うことで、第２のトランジスタ１０５がオフである状態を維持することができる。
【００６８】
なお、第１のトランジスタ１０４に酸化物半導体を用いた場合、オフ電流またはリーク電流が極めて低い（オフ抵抗が極めて高い）ため、ノードＲＮの電位は長期間にわたって保持される。
【００６９】
そのため、期間（Ｔ２）において、第１のトランジスタ１０４を操作する必要がなく、さらに消費電力を低減することができる。
【００７０】
電力の供給が停止された状態を保持する期間（Ｔ２）において、第２の配線１０９の電位は高電位（ＶＤＤ）を維持することが好ましい。
【００７１】
続いて、論理回路１０２の演算復帰に伴って、プログラム素子１０３をオンとして論理回路１０２への電力の供給を復帰する期間（図２（Ａ）に示すＴ３）の駆動方法を説明する。
【００７２】
プログラム素子１０３をオンとするには、まず、選択信号線１０７の電位を第１のトランジスタ１０４がオンとなる電位とする。ここで、入力される電位は、その後、第１の配線１０８に供給される電位と第１のトランジスタ１０４のしきい値電圧Ｖｔｈ１０４との和より高い電位とすればよい。
【００７３】
第１のトランジスタ１０４がオンになると、第１の配線１０８の電位がノードＲＮに入力される。ここでは、第１の配線１０８を介して、高電位（ＶＤＤ）が入力される。
【００７４】
このとき、第２の配線１０９は、低電位（ＶＳＳ）とする。従って、容量素子１０６には電圧（ＶＤＤ−ＶＳＳ）が印加される。
【００７５】
続いて、選択信号線１０７の電位を下げて、第１のトランジスタ１０４をオフとする。第１のトランジスタ１０４がオフとなることで、第１の配線１０８とノードＲＮとの電気的な接続が切断され、ノードＲＮは浮遊状態となる。
【００７６】
続いて、第２の配線１０９の電位を高電位（ＶＤＤ）とする。第２の配線１０９の電位が低電位（ＶＳＳ）から高電位（ＶＤＤ）に上昇することによって、容量素子１０６の容量結合により、ノードＲＮの電位も上昇する。
【００７７】
容量素子１０６は電圧（ＶＤＤ−ＶＳＳ）を保持していたため、容量結合によって、ノードＲＮの電位が上昇する。特に、容量素子１０６の容量Ｃ１０６が、第２のトランジスタ１０５の容量Ｃ１０５より十分に大きい場合には、ノードＲＮの電位は第１の配線１０８および第２の配線１０９に与えた電位よりも高くなる。理想的には、ノードＲＮの電位は（２ＶＤＤ−ＶＳＳ）となり、低電位電源線１１０（電位がＶＳＳ）との電位差は［２×（ＶＤＤ−ＶＳＳ）］となる。
【００７８】
そのため、容量Ｃ１０６は、ゲート容量Ｃ１０５より大きく、好ましくは５倍以上、より好ましくは１０倍以上であるとよい。なお、容量Ｃ１０６とゲート容量Ｃ１０５が等しい場合には、理想的には、ノードＲＮの電位は｛［（３ＶＤＤ）−ＶＳＳ］／２｝となり、低電位電源線１１０との電位差は［１．５×（ＶＤＤ−ＶＳＳ）］となる。
【００７９】
上記のように、第１の配線１０８と第２の配線１０９の電位の変動は（ＶＤＤ−ＶＳＳ）のみであるにもかかわらず、第２のトランジスタ１０５のゲート電極には、ＶＤＤよりも高い電位を与え、最小でＶＳＳから、最大で［（２×ＶＤＤ）−ＶＳＳ］まで変動させることができる。第２のトランジスタ１０５のゲート電極に与える電位を高くすることができるため、第２のトランジスタのオン抵抗を低減することができる。
【００８０】
例えば、第２のトランジスタ１０５がオンのときのゲート容量Ｃ１０５が容量素子１０６の容量Ｃ１０６と等しく、第２のトランジスタ１０５のしきい値電圧Ｖｔｈ１０５を＋０．５Ｖ、ＶＳＳを０Ｖ、ＶＤＤを＋１Ｖとすると、第２の配線１０９の電位を操作することで、ノードＲＮの電位は＋１．５Ｖまで上昇する。その結果、第２の配線１０９の電位を操作しない場合（ノードＲＮの電位は＋１Ｖ）の２分の１の抵抗となる。この結果、第２のトランジスタ１０５のチャネル幅を２分の１、としても同等なオン特性を得られる。すなわち、第２のトランジスタ１０５の面積を削減する上で効果的である。
【００８１】
さらに、第１の配線１０８および第２の配線１０９の電位の変動は、ノードＲＮの電位の変動よりも小さくてよいので、消費電力を低減することができる。
【００８２】
また、第１の配線１０８の電位の変動が小さくなることによって、第１のトランジスタ１０４のソース電極の電位の変動も小さくなる。したがって、第１のトランジスタ１０４をオンとするために、選択信号線１０７に入力される電位の変動も小さくすることができる。
【００８３】
その後、電力が供給された状態を保持する期間（図２（Ａ））に示すＴ４に移行する。このような操作を繰り返すことで、論理回路１０２に電源を供給することや、電源を遮断することができる。
【００８４】
以上の例では、第１の配線１０８の電位がＶＤＤのときには、第２の配線１０９の電位をＶＳＳに、第１の配線１０８の電位がＶＳＳのときには、第２の配線１０９の電位をＶＤＤにするという例を示したが、これ以外の組み合わせも可能である。
【００８５】
例えば、第１の配線１０８の電位がＶＤＤのときには、第２の配線１０９の電位をＶＳＳ１に、第１の配線１０８の電位がＶＳＳのときには、第２の配線１０９の電位をＶＤＤ１にしてもよい。ここで、ＶＳＳ１とＶＤＤ１はＶＳＳ１＜ＶＤＤ１を満たす。なお、ＶＳＳとＶＳＳ１の大小関係、ＶＤＤとＶＤＤ１の大小関係は、ＶＤＤ１とＶＳＳ１に必要とされる条件を満たせば任意に設定できる。
【００８６】
また、第１の配線１０８の電位もＶＤＤやＶＳＳに限られず、その他の電位としてもよい。すなわち、第１の配線１０８の電位がＶＤＤ２のときには、第２の配線１０９の電位をＶＳＳ１に、第１の配線１０８の電位がＶＳＳ２のときには、第２の配線１０９の電位をＶＤＤ１にする。ここで、ＶＳＳ１＜ＶＤＤ１、ＶＳＳ２＜ＶＤＤ２を満たすが、ＶＳＳ１とＶＳＳ２の大小関係、ＶＤＤ１とＶＤＤ２の大小関係は、ＶＤＤ２とＶＳＳ２に必要とされる条件を満たせば任意に設定できる。
【００８７】
例えば、ＶＤＤ２を＋１Ｖとしたとき、ＶＤＤ１は０Ｖでも＋２Ｖでもよい。同じく、ＶＳＳ２を、０Ｖとしたとき、ＶＳＳ１は−１Ｖでも＋１Ｖでもよい。
【００８８】
なお、図１（Ａ）に示すように論理回路１０２がマトリクス状に設けられていると、それぞれに設けられたプログラム素子１０３を同時にプログラムする（プログラム素子１０３のノードＲＮに第２のトランジスタ１０５をオンまたはオフとするために必要な電位を入力する）ことは困難であるため、１つのプログラム素子１０３をプログラムした後、他のプログラム素子１０３をプログラムすることとなる。
【００８９】
この場合、第１の配線１０８および第２の配線１０９を、複数のプログラム素子１０３が共有することとなる。すなわち、１つのプログラム素子１０３をプログラムした後、他のプログラム素子１０３のプログラムのため、第２の配線１０９の電位がＶＳＳまたはＶＤＤとされることがある。そのため、プログラムが終了した１つのプログラム素子１０３のノードＲＮの電位が大きく変動することがある。
【００９０】
このような場合を考慮したタイミングチャートを図２（Ｂ）に示す。図２（Ｂ）に示されるタイミングチャートは、第１のプログラムの期間（Ｔ５）と、第２のプログラムの期間（Ｔ７）とそれらの間の期間（Ｔ６）と、第２のプログラムの期間（Ｔ７）の後の期間（Ｔ８）を示す。
【００９１】
第１のプログラムの期間（Ｔ５）では、プログラム素子１０３をオフとするためのプログラムを行う。しかし、その前後に他のプログラム素子１０３をオンまたはオフとするプログラムが行われている。そのため、第２の配線１０９の電位は変動し、容量素子１０６の容量結合によって、当該プログラム素子１０３のノードＲＮの電位も同様に変動する。
【００９２】
例えば、図２（Ｂ）の期間（Ｔ５）に示すように、当該プログラム素子１０３をプログラムする前（当該プログラム素子１０３がオンである）のノードＲＮの電位はＶＤＤもしくはそれ以上の値となる。
【００９３】
ここでは、このようにノードＲＮの電位が変動するものの、プログラム素子１０３の第２のトランジスタ１０５をオンまたはオフの状態に保つことが可能である。当該プログラム素子１０３をプログラムする前は、（ＶＤＤ−ＶＳＳ）がしきい値電圧Ｖｔｈ１０５以上であれば、第２のトランジスタ１０５はオンである。したがって、第２のトランジスタ１０５はオンを維持することができ、論理回路１０２への電力の供給が途絶するわけではないので、この期間においても論理回路１０２が演算することが可能である。
【００９４】
ただし、ノードＲＮの電位がＶＤＤの場合には、第２のトランジスタ１０５のオン抵抗が十分に低くないため、電圧降下が大きくなる。例えば、第２のトランジスタ１０５のしきい値電圧Ｖｔｈ１０５を＋０．５Ｖ、ＶＳＳを０Ｖ、ＶＤＤを＋１Ｖとし、ノードＲＮの電位が＋２Ｖのときの、第２のトランジスタ１０５での最大の電圧降下（想定している最大の電流が流れた場合の電圧降下）を１０ｍＶとしている場合、ノードＲＮの電位がＶＤＤ（＝＋１Ｖ）となった場合には、電圧降下が３０ｍＶとなる。すなわち、論理回路にかかる電圧は２０ｍＶの幅で変動する。
【００９５】
もっとも、論理回路１０２の容量が非常に大きなことと、プログラム素子１０３のプログラムに要する時間が極めて短いことを考慮すれば、実際の変動幅はより小さくなる。
【００９６】
また、当該プログラム素子１０３をプログラムした後（当該プログラム素子１０３をオフとした後）のノードＲＮの電位はＶＳＳ、もしくはそれ以下の値となる。
【００９７】
ノードＲＮの電位がＶＳＳより小さければ、より第２のトランジスタ１０５のオフ抵抗が大きくなるため、待機電流を削減できるという点で好ましい。
【００９８】
一方で、ノードＲＮの電位がＶＳＳより低い場合には、第１のトランジスタ１０４がオンとならないように、選択信号線１０７の電位もそれに応じて低下させる必要がある。この場合、選択信号線１０７の電位は、公知の手段で一時的に生成することができる。第１のプログラムの期間（Ｔ５）が終了すれば、第２の配線１０９の電位が変動することもないので、ノードＲＮの電位がＶＳＳより低くなることはない。したがって、第１のプログラム期間（Ｔ５）の後の期間（Ｔ６）において、選択信号線１０７の電位を上昇させればよい。
【００９９】
第２のプログラムの期間（Ｔ７）、およびその後の期間（Ｔ８）においても上記と同様な議論ができる。
【０１００】
なお、第２のトランジスタ１０５はｎチャネル型トランジスタとしたが、相当するトランジスタをｐチャネル型トランジスタとした場合、図３（Ａ）に示す半導体装置２０１のように、プログラム素子２０３を高電位電源と論理回路１０２との間に設けることが好ましい。図３（Ｂ）に、プログラム素子２０３の詳細を示す。
【０１０１】
図３に示す、プログラム素子２０３は、例えば、図１に示すプログラム素子１０３と比較して、ｎチャネル型トランジスタである第２のトランジスタ１０５が、ｐチャネル型トランジスタである第２のトランジスタ２０５となっている点が異なる。
【０１０２】
ｐチャネル型トランジスタは、高電位側がソース電極となり、低電位側がドレイン電極となる。したがって、第２のトランジスタ２０５がｐチャネル型トランジスタである場合、プログラム素子２０３は、図３に示すように、高電位電源と論理回路１０２との間に挿入することが好ましい。
【０１０３】
以下、図３（Ｂ）に示すプログラム素子２０３の動作について説明する。ここでは、論理回路１０２の演算停止に伴って、プログラム素子２０３をオフとして論理回路１０２への電力の供給を停止させる期間（Ｔ９）と、電力の供給が停止された状態を保持する期間（Ｔ１０）と、論理回路１０２の演算復帰に伴って、プログラム素子２０３をオンとして論理回路１０２への電力の供給を復帰する期間（Ｔ１１）と電力が供給された状態を保持する期間（Ｔ１２）の順に説明する。
【０１０４】
まず、プログラム素子２０３をオフとして、論理回路１０２への電力の供給を停止する期間（Ｔ９）の駆動方法について説明する。
【０１０５】
プログラム素子２０３をオフとするためには、選択信号線１０７を第１のトランジスタ１０４がオンとなる電位とする。例えば、その後、第１の配線１０８に供給される電位と第１のトランジスタ１０４のしきい値電圧Ｖｔｈ１０４との和より大きい電位を入力すればよい。
【０１０６】
第１のトランジスタ１０４がオンになると、第１の配線１０８の電位がノードＲＮに入力される。ここで、第１の配線１０８には、第２のトランジスタ２０５をオフとする電位を与える。
【０１０７】
その直前まで、ノードＲＮの電位は、第２のトランジスタ１０５をオンとするための低い電位であったが、第１のトランジスタ１０４がオンになると、第１の配線１０８の電位がノードＲＮに入力されることで、電位は上昇する。したがって、ノードＲＮは第２のトランジスタ２０５をオフとする電位となり、第２のトランジスタ２０５はオフとなる。
【０１０８】
なお、第２のトランジスタ２０５のソース電極には高電位電源線２１０から高電位（ＶＤＤ）が入力されている。したがって、第２のトランジスタ２０５をオフとするためには、第１の配線１０８をＶＤＤ＋Ｖｔｈ２０５（第２のトランジスタのしきい値電圧）以上の電位とし、第２のトランジスタ２０５のゲート電極の電位をＶＤＤ＋Ｖｔｈ２０５以上とすればよい。
【０１０９】
ここでは、第１の配線１０８に高電位（ＶＤＤ）を入力する。このとき、第２の配線１０９の電位は、低電位（ＶＳＳ）とする。
【０１１０】
その後、第１のトランジスタ１０４をオフとする。さらに、第２の配線１０９の電位は、高電位（ＶＤＤ）とする。この結果、ノードＲＮの電位は、ＶＤＤより高い電位となる。第２のトランジスタ２０５はｐチャネル型であるので、ノードＲＮの電位がＶＤＤとなった時点で、オフであるので、理想的には、そのゲート容量は無視できる。したがって、第２の配線１０９の電位をＶＳＳからＶＤＤに引き上げることにより、理想的にはその上昇分がそのまま、ノードＲＮの電位の上昇分となり、最大で（２ＶＤＤ−ＶＳＳ）となる。
【０１１１】
この結果、第２のトランジスタ２０５のオフ抵抗は極めて大きなものとなり、待機電流を著しく低減することができる。なお、容量素子１０６の容量Ｃ１０６は、第２のトランジスタ２０５がオンである状態のときのゲート容量Ｃ２０５と同じか、それ以上であるとよい。現実には、ノードＲＮが何らかの容量を有しているため、電位の上昇は（ＶＤＤ−ＶＳＳ）より小さくなることがある。
【０１１２】
ここまでで、プログラム素子２０３をオフとして、論理回路１０２への電力の供給を停止した。続いて、電力の供給が停止された状態を保持する期間（Ｔ１０）について説明する。電力の供給が停止された状態を保持する期間（Ｔ１０）において、第２の配線１０９の電位は高電位（ＶＤＤ）を維持することが好ましい。
【０１１３】
第１のトランジスタ１０４に酸化物半導体を用いた場合、オフ電流またはリーク電流が極めて低い（オフ抵抗が極めて高い）ため、ノードＲＮの電位は長期間にわたって保持される。
【０１１４】
ノードＲＮの電位が長期間にわたって保持されることによって、第２のトランジスタ２０５がオフである状態、言い換えれば、プログラム素子２０３がオフである状態を長期間にわたって保持することができる。
【０１１５】
なお、電力の供給が停止された状態を保持する期間（Ｔ１０）において、上記のプログラム素子２０３をオフとして論理回路１０２への電力の供給を停止させる期間（Ｔ９）でおこなった操作を繰り返してもよい。
【０１１６】
電力の供給が停止された状態を保持する期間（Ｔ１０）において、第２の配線１０９の電位は高電位（ＶＤＤ）を維持することが好ましい。
【０１１７】
続いて、論理回路１０２の演算復帰に伴って、プログラム素子２０３をオンとして論理回路１０２への電力の供給を復帰する期間（Ｔ１１）の駆動方法を説明する。
【０１１８】
プログラム素子２０３をオンとするには、まず、選択信号線１０７を第１のトランジスタ１０４がオンとなる電位とする。ここで、入力される電位は、その後、第１の配線１０８に供給される電位と第１のトランジスタ１０４のしきい値電圧Ｖｔｈ１０４との和より高い電位を入力すればよい。
【０１１９】
第１のトランジスタ１０４がオンになると、第１の配線１０８の電位がノードＲＮに入力される。ここでは、第１の配線１０８を介して、低電位（ＶＳＳ）を入力する。このとき、第２の配線１０９は、高電位（ＶＤＤ）とする。
【０１２０】
続いて、選択信号線１０７の電位を下げて、第１のトランジスタ１０４をオフとする。第１のトランジスタ１０４がオフとなることで、第１の配線１０８とノードＲＮとの電気的な接続が切断され、ノードＲＮは浮遊状態となる。なお、第２の配線１０９の電位は高電位（ＶＤＤ）を維持する。ノードＲＮの電位は低電位であるので、第２のトランジスタはオンであり、論理回路１０２に電源を供給する状態が保持される。
【０１２１】
その後、電力が供給された状態を保持する期間（Ｔ１２）に移行する。このような操作を繰り返すことで、論理回路１０２に電源を供給することや、電源を遮断することができる。
【０１２２】
上記のように、第１の配線１０８と第２の配線１０９の電位の変動は（ＶＤＤ−ＶＳＳ）のみであるにもかかわらず、第２のトランジスタ２０５のゲート電極には、ＶＤＤよりも大きな電位を与えることができる。第２のトランジスタ２０５のゲート電極に与える電位を高くすることができるため、第２のトランジスタ２０５のオフ抵抗を極めて大きくすることができる。
【０１２３】
例えば、第２のトランジスタ２０５のしきい値電圧Ｖｔｈ２０５を−０．５Ｖ、ＶＳＳを０Ｖ、ＶＤＤを＋１Ｖとすると、ノードＲＮの電位は、第２の配線１０９の電位を操作することで＋２Ｖまで上昇する。これを、第２の配線１０９の電位を操作しない場合と比べると、理想的にはオフ抵抗を最大で１０桁以上も高めることができる。
【０１２４】
シリコンを用いたトランジスタであれば、現実的には、オフ抵抗は５桁程度の上昇（チャネル長が１００ｎｍでチャネル幅がチャネル長の３００倍のトランジスタで、１×１０１２Ω程度）にとどまるが、それでも待機電流を大幅に削減できる。ちなみに、図１（Ｂ）のプログラム素子１０３の第２のトランジスタ１０５に、しきい値電圧＋０．５Ｖのチャネル長１００ｎｍのｎチャネル型トランジスタ（同等なオン特性を得るためにはチャネル長がチャネル幅の５０倍程度であればよい）を用いて、図２（Ａ）に示す駆動をおこなった場合には、オフ抵抗は数十ＭΩ程度にとどまる。
【０１２５】
なお、第２のトランジスタ２０５として、しきい値電圧の高いｐチャネル型トランジスタを用いてもよい。例えば、第２のトランジスタ２０５のしきい値電圧Ｖｔｈ２０５を０Ｖとすると、しきい値電圧が−０．５Ｖのものに比較してオン抵抗（ゲートの電位が０Ｖのとき）は５桁以上小さくなる。それでいて、オフ抵抗（ゲートの電位を＋２Ｖ）はほとんど変わらない。すなわち、第２のトランジスタ２０５のチャネル幅を小さくすることができる。
【０１２６】
本実施の形態に示す半導体装置は上記の構成に限らない。
【０１２７】
図１（Ｂ）に示されるプログラム素子１０３は、同じ行の（すなわち、選択信号線１０７を共有している）他のプログラム素子１０３のオンオフを変更する場合、当該プログラム素子１０３のオンオフを変更する必要がなくとも、他のオンオフを変更する必要のあるプログラム素子１０３の第１のトランジスタ１０４をオンとするためには、選択信号線１０７の電位を操作する必要があり、当該プログラム素子１０３の第１のトランジスタ１０４もオンとなってしまう。
【０１２８】
この場合、第１の配線１０８の電位が適切でないと、当該プログラム素子１０３の状態を維持できなくなる。そのため、第１の配線１０８の電位（および第２の配線１０９の電位）は当該プログラム素子１０３が適切な状態（オンまたはオフ）となる電位とする必要がある。そのため、当該プログラム素子のオンオフを何らかの方法で記憶しておくことが求められる。
【０１２９】
この問題を解決するためには、例えば、図４（Ａ）に示すように、第１のトランジスタ１０４のソース電極と第１の配線１０８の間に、第３のトランジスタ１１１を挿入するプログラム素子３０３とするとよい。第３のトランジスタ１１１のソース電極は第１の配線１０８と電気的に接続し、ドレイン電極は第１のトランジスタ１０４のソース電極と電気的に接続する。
【０１３０】
第３のトランジスタ１１１のゲート電極と第３の配線１１２が電気的に接続され、第３の配線１１２から供給される電位によって、第３のトランジスタ１１１が制御されている。第３のトランジスタ１１１が設けられることによって、プログラム素子３０３をマトリクス状に形成した場合において、特定のプログラム素子のみのオンオフを制御することができる。
【０１３１】
なお、第３のトランジスタ１１１は、図４（Ｂ）に示すプログラム素子４０３のように、第１のトランジスタ１０４と第２のトランジスタ１０５および容量素子１０６の間に形成してもよい。図４（Ａ）または図４（Ｂ）に示す回路においては、第１のトランジスタ１０４のゲート容量および第３のトランジスタ１１１のゲート容量は、容量素子１０６の容量よりも十分に小さいことが好ましく、いずれも容量素子１０６の容量の１０分の１以下、好ましくは５０分の１以下とするとよい。
【０１３２】
なお、図４に示すような第３のトランジスタを設けなくとも、第１の配線１０８と第２の配線１０９の電位を適切に設定することで、第１のトランジスタ１０４のオンオフを維持することができる。なお、この場合には、プログラム素子１０３のオンまたはオフの状態が一時的に損なわれる場合があるが、プログラム素子１０３のオンまたはオフの状態を喪失するわけではない。以下に、図１（Ｂ）に示されるプログラム素子１０３を例にとり、その動作例を説明する。
【０１３３】
例えば、プログラム素子１０３をオフとする場合を考える。そのためには、例えば、まず第１のトランジスタ１０４をオンとし、第１の配線１０８の電位をＶＳＳ、第２の配線１０９の電位をＶＤＤとした後、第１のトランジスタ１０４をオフとする。その後、第２の配線１０９の電位はＶＤＤを維持する。容量素子１０６の容量Ｃ１０６が、第２のトランジスタ１０５のゲート容量Ｃ１０５よりも十分に大きな場合には、ノードＲＮの電位はＶＳＳとなる。
【０１３４】
しばらくして、当該プログラム素子１０３のオンオフは変更する必要がなく、同じ行の他のプログラム素子１０３のオンオフを変更する必要がある、という状況となったとする。この場合には、選択信号線１０７の電位をＶＨとする前に、第１の配線１０８および第２の配線１０９の電位を（ＶＨ−Ｖｔｈ１０４）より高い電位とするとよい。ここで、ＶＨは、第１のトランジスタ１０４をオンとするために選択信号線１０７に印加される電位である。
【０１３５】
第２の配線１０９の電位を（ＶＨ−Ｖｔｈ１０４）より高い電位とすることで、容量素子１０６の容量結合によって、ノードＲＮの電位は、（ＶＳＳ＋ＶＨ−Ｖｔｈ１０４）より高い電位となる。ここでは、第１の配線１０８および第２の配線１０９の電位をいずれも（ＶＨ−Ｖｔｈ１０４＋α）としたとする。このとき、ノードＲＮの電位は第２のトランジスタ１０５をオンとする電位となることがある。
【０１３６】
一方、この状態で、選択信号線１０７の電位をＶＨとしても当該プログラム素子１０３の第１のトランジスタ１０４はオンとならない。
【０１３７】
当該プログラム素子１０３の第１のトランジスタ１０４に関すれば、ソース（第１の配線１０８）の電位は（ＶＨ−Ｖｔｈ１０４＋α）であり、ドレイン（ノードＲＮ）の電位は（ＶＳＳ＋ＶＨ−Ｖｔｈ１０４＋α）である。また、ゲート（選択信号線１０７）の電位はＶＨである。
【０１３８】
ＶＳＳが０Ｖ以上であれば、ソースの電位はドレインの電位以下であり、また、ゲートの電位はソースの電位より（Ｖｔｈ１０４−α）だけ低い。αが＋０．５Ｖ以上、好ましくは＋１Ｖ以上であれば、第１のトランジスタ１０４はオフのままである。
【０１３９】
ＶＳＳが０Ｖ未満であれば、ソースの電位はドレインの電位より高く、また、ゲートの電位はドレインの電位より（Ｖｔｈ１０４−ＶＳＳ−α）だけ低い。（ＶＳＳ＋α）が＋０．５Ｖ以上、好ましくは＋１Ｖ以上であれば、第１のトランジスタ１０４はオフのままである。
【０１４０】
例えば、ＶＤＤ＝＋１Ｖ、ＶＳＳ＝０Ｖ、Ｖｔｈ１０４＝＋１Ｖ、Ｖｔｈ１０５＝＋０．５Ｖ、ＶＨ＝＋２Ｖとすると、第１の配線１０８および第２の配線１０９の電位をいずれも＋２Ｖとすればよい。このとき、ノードＲＮの電位は、０Ｖから＋２Ｖまで上昇する。そのため、第２のトランジスタ１０５はオンとなる。
【０１４１】
一方、第１のトランジスタ１０４のソースおよびドレイン（ノードＲＮ）の電位は＋２Ｖであり、ゲートの電位は＋２Ｖであり、ゲートとソースの電位差はＶｔｈ１０４より１Ｖも低いため、十分なオフである状態を維持できる。
【０１４２】
他のプログラム素子１０３のプログラムが終了すれば第１の配線１０８および第２の配線１０９の電位は、それ以前の状態に戻り、そのため当該プログラム素子１０３もオフとなる。
【０１４３】
以上の駆動方法において、第１の配線１０８および第２の配線１０９の電位は当該プログラム素子１０３のオンまたはオフである状態にかかわらず決定できる。すなわち、当該プログラム素子１０３のオンまたはオフである状態を読み出すことや、記憶しておくことが不要である。
【０１４４】
なお、マトリクス駆動で図１（Ｂ）、図３（Ｂ）、図４（Ａ）、図４（Ｂ）に示すプログラム素子をプログラムする際に、ノードＲＮの電位は第２の配線１０９の電位の変動にともなって変動し、図２（Ｂ）に示すようにノードＲＮの電位がＶＳＳより小さくなるので、第１のトランジスタ１０４のゲート（すなわち、選択信号線１０７）の電位をそれに応じて低下させる必要がある。
【０１４５】
このことを避けるためには、図５（Ａ）に示すプログラム素子５０３のように、容量素子１０６と第２の配線１０９の間に、第２の選択信号線１１３で制御する第４のトランジスタ１１４を挿入するとよい。第４のトランジスタ１１４を必要なときにオフとすることでノードＲＮと第２の配線１０９の間の容量結合を遮断し、ノードＲＮの電位を適切に維持できる。
【０１４６】
図５（Ａ）に示すプログラム素子５０３は以下のように駆動することができる。まず、当該プログラム素子５０３をオンまたはオフとするには、第１のトランジスタ１０４と第４のトランジスタ１１４をオンとする。第１の配線１０８と第２の配線１０９には互いに相補的な電位とする。ここでは、一方をＶＤＤ、他方をＶＳＳとする。結果、ノードＲＮの電位はＶＤＤまたはＶＳＳとなる。
【０１４７】
その後、第１のトランジスタ１０４と第４のトランジスタ１１４をオフとする。以上で、当該プログラム素子５０３のプログラムが終了する。その後、他のプログラム素子５０３のプログラムのために、第２の配線１０９の電位が変動する。しかし、第４のトランジスタ１１４がオフであるため、ノードＲＮの電位の変動が抑制される。
【０１４８】
ノードＲＮの電位の変動は、第２のトランジスタ１０５がオフのとき（ノードＲＮの電位がＶＳＳのとき）のゲート容量、容量素子１０６の容量、第４のトランジスタ１１４のオフのときのソースとドレイン間の容量、およびノードＲＮがその他の配線との間に有する容量によって決定される。
【０１４９】
トランジスタの大きさ（例えば、第２のトランジスタ１０５が第４のトランジスタ１１４よりも大きい）を考慮すると、第２のトランジスタ１０５のオフのとき（ノードＲＮの電位がＶＳＳのとき）のゲート容量は、第４のトランジスタ１１４がオフのときの、ソースとドレイン間の容量よりも十分に大きいので、ノードＲＮの電位の変動は、第２の配線１０９の電位の変動（ＶＤＤ−ＶＳＳ）よりも十分に小さくなる。
【０１５０】
なお、第４のトランジスタ１１４がオフである状態でのソースとドレイン間の容量が著しく小さい場合にはノードＲＮの電位が不安定となるので、第４のトランジスタ１１４と並列に別の容量素子などを設けてもよい。
【０１５１】
ところで、図１（Ａ）に示すプログラム素子１０３において、待機電流を減らすためには、第２のトランジスタ１０５のオフ抵抗を十分に高くすることが求められるので、第２のトランジスタ１０５（ｎチャネル型）のしきい値電圧Ｖｔｈ１０５を高くしてもよい。しかしながら、その場合には、オン抵抗も高くなる。
【０１５２】
例えば、ＶＳＳ＝０Ｖ、ＶＤＤ＝＋１Ｖ、ノードＲＮの電位が＋１．５Ｖのとき、第２のトランジスタ１０５のしきい値電圧Ｖｔｈ１０５が＋０．５Ｖの場合と、＋１Ｖの場合を考えると、後者のオフ抵抗は前者より５桁以上も高くなり、待機電流を減らすという意味では好ましいが、オン抵抗も２倍となり、オン時の電圧降下が２倍となる。
【０１５３】
そこで、図５（Ｂ）に示すプログラム素子６０３のように、トランジスタ１０５ａとトランジスタ１０５ｂを直列に接続したものを第２のトランジスタ１０５としてもよい。この場合には、プログラム素子６０３がオフとなる場合（ノードＲＮの電位がＶＳＳのとき）、トランジスタ１０５ａとトランジスタ１０５ｂとの間のノードの電位が、ＶＳＳよりも高くなるため、トランジスタ１０５ｂのゲートの電位がソースやドレインよりも低いという状況となる。その結果、例えば、チャネル長がＬのトランジスタが１つである場合に比べると、チャネル長がＬであるトランジスタを二つ直列に接続した場合は、２桁以上オフ抵抗を高めることができる。
【０１５４】
ところで、このようなプログラム素子がチップ上に散在して形成されている場合、それらを結ぶための第１の配線１０８や第２の配線１０９が長くなるため、配線抵抗が増大する。配線抵抗が増大することによって、消費電力が増えるといった問題が生じる。そこで、図６に示す複合プログラム素子７０３のように、第１の配線１０８と第２の配線１０９がインバータ回路１１５を介して電気的に接続する構成としてもよい。
【０１５５】
図６（Ａ）では、第２の配線１０９に入力された信号を複合プログラム素子７０３内に設けられたインバータ回路１１５を介して第１の配線１０８に入力している。また、複合プログラム素子７０３は、プログラム素子１０３を有する。
【０１５６】
インバータ回路１１５と第１の配線１０８との間には、スイッチングトランジスタ１１６が挿入され、スイッチングトランジスタ１１６のゲート電極と電気的に接続する信号線１１７によって、インバータ回路１１５と第１の配線１０８との電気的な接続が制御されている。
【０１５７】
図６（Ａ）に示す複合プログラム素子７０３のような構成とすることで、第１の配線１０８に入力される信号を複合プログラム素子内で形成することができる。そのため、第１の配線１０８によって各プログラム素子間を繋ぐ必要がない。したがって、配線数を低減することができ、配線の延在による消費電力を低減することができる。
【０１５８】
なお、複合プログラム素子７０３は、スイッチングトランジスタ１１６を設けない構成としてもよい。また、インバータ回路１１５として、例えば、公知のクロックドインバータ回路や図６（Ｂ）または図６（Ｃ）に示すような簡略化したクロックドインバータ回路を用いてもよい。
【０１５９】
なお、図６（Ａ）の例では、複合プログラム素子７０３は１つのインバータ回路１１５に１つのプログラム素子１０３を有するものであるが、複数のプログラム素子１０３を有してもよい。
【０１６０】
続いて、図７（Ａ）に選択信号線１０７の電位を複合プログラム素子内において形成する構成について示す。
【０１６１】
図７（Ａ）においては、選択信号線１０７の代わりに、信号線１２３によって、各複合プログラム素子８０３間を接続している。信号線１２３の電位は、公知の昇圧回路１２２によって選択信号線１０７に必要とされる電位に上昇した後、選択信号線１０７に入力される。
【０１６２】
信号線１２３は、選択信号線１０７と比較して電位変動の小さい配線である。選択信号線１０７よりも電位の変動が小さい配線によって各プログラム素子間を接続しているため、配線抵抗による電圧降下の影響が少なく、消費電力を低減することができる。
【０１６３】
なお、図７（Ａ）の例では、複合プログラム素子８０３は１つのインバータ回路１１５、１つの昇圧回路１２２に１つのプログラム素子１０３を有するものであるが、インバータ回路を有しなくてもよい。また、１つのインバータ回路１１５、１つの昇圧回路１２２に複数のプログラム素子１０３を有してもよいし、１つの昇圧回路１２２に、複数のインバータ回路１１５、複数のプログラム素子１０３を有してもよいし、複数の昇圧回路１２２と、複数のインバータ回路１１５、複数のプログラム素子１０３を有してもよい。
【０１６４】
また、図７（Ｂ）に示す複合プログラム素子９０３のように、複数のプログラム素子１０３毎にインバータ回路１１５または昇圧回路１２２を設ける構成としてもよい。
【０１６５】
図７（Ｂ）は、マトリクス状に配置されたプログラム素子１０３が列方向に第１の配線１０８および第２の配線１０９を共有しており、第１の配線１０８および第２の配線１０９はインバータ回路１１５を介して電気的に接続している。
【０１６６】
行方向には信号線１２３を複数のプログラム素子によって共有している。信号線１２３は昇圧回路１２２と電気的に接続し、昇圧回路１２２によって、必要とされる電位に上昇した後、選択信号線１０７に入力される。
【０１６７】
複数のプログラム素子１０３がインバータ回路１１５や、昇圧回路１２２等を共有することによって、複合プログラム素子９０３が有する構成要素を少なくすることができ、高集積化を図ることができる。
【０１６８】
複数の複合プログラム素子９０３をチップ上にマトリクス状に配置すると、図８に示すようになる。図８は、１つの複合プログラム素子９０３の中に１６個のプログラム素子を有する。また、チップ上に該複合プログラム素子９０３が８列、４行、合計３２個マトリクス状に設けられている。したがって、チップ上には５１２個のプログラム素子があり、同じ数だけの論理回路１０２へ供給する電力の制御ができる。
【０１６９】
複合プログラム素子は、それぞれ、複数の第１の配線１０８および信号線１２３によって電気的に接続されている。第１の配線１０８および信号線１２３を複数の複合プログラム素子９０３間に共通して用いているため、チップ上の構成要素が少なくなり、高集積化を図ることができる。
【０１７０】
チップ上には他にも、パワーゲートコントローラ１２７、Ｙデコーダ１２８、Ｘデコーダ１２９等が設けられている。パワーゲートコントローラ１２７は、Ｙデコーダ１２８およびＸデコーダ１２９と電気的に接続し、Ｙデコーダ１２８およびＸデコーダ１２９からデコードされた命令に基づき、各種制御を行う。
【０１７１】
本実施の形態の半導体装置は、論理回路と電源との間に、論理回路と電源の接続を制御するプログラム素子を設けているため、演算を停止している論理回路に対して、電力の供給を停止することができ、消費電力を低減することができる。
【０１７２】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７３】
（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置の断面構造の一例を図９に示す。
【０１７４】
図９は、第２のトランジスタ１０５上に、第１のトランジスタ１０４を重ね、さらに第１のトランジスタ１０４上に容量素子１０６を重ねた例である。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができ、高集積化を図ることができる。
【０１７５】
図９には、基板１０００上に設けられた第２のトランジスタ１０５を有する。基板１０００としてｎ型の導電型を有する単結晶シリコン基板を用い、ｎ型を付与する不純物元素を添加し、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域やエクステンション領域として機能するｎ型不純物領域１０４４、ソース領域またはドレイン領域として機能するｎ型不純物領域１０４５を形成している。第２のトランジスタ１０５は、ｎチャネル型トランジスタであり、チャネル形成領域１０４３、ｎ型不純物領域１０４４、ソース領域またはドレイン領域として機能するｎ型不純物領域１０４５、ゲート絶縁膜１０４２、ゲート電極層１０４１、ゲート電極層１０４１の側面を覆う側壁絶縁層１０４６を有している。
【０１７６】
また、本発明の一態様の半導体装置は図９に示す構成に限定されず、第２のトランジスタ１０５としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域およびドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。
【０１７７】
基板１０００において、第２のトランジスタ１０５は隣り合うトランジスタと素子分離領域１０８９により分離されており、第２のトランジスタ１０５上に絶縁膜１０８８、および絶縁膜１０８７が積層されている。絶縁膜１０８７上には、絶縁膜１０８８および絶縁膜１０８７に形成された開口を介してｎ型不純物領域１０４５に接するソース電極層１０４７、ドレイン電極層１０４８を有する。図示していないが、ソース電極層１０４７およびドレイン電極層１０４８はそれぞれ、電源および論理回路と電気的に接続している。また、絶縁膜１０８７上には、絶縁膜１０８４が設けられ、絶縁膜１０８４に設けられた開口を介して、第２のトランジスタ１０５のゲート電極層１０４１と電気的に接続する配線層１０４９が形成されている。
【０１７８】
絶縁膜１０８４および配線層１０４９上に絶縁膜１０８５が積層され、絶縁膜１０８５上に、絶縁膜１０８６が積層されている。
【０１７９】
絶縁膜１０８６に形成された開口を介して、第１のトランジスタ１０４のドレイン電極層１４０５ａが配線層１０４９と電気的に接続している。
【０１８０】
第１のトランジスタ１０４は、絶縁膜１０８６上のドレイン電極層１４０５ａおよびソース電極層１４０５ｂと、ドレイン電極層１４０５ａおよびソース電極層１４０５ｂ上の酸化物半導体膜１４０３と、酸化物半導体膜１４０３上のゲート絶縁膜１４０２と、ゲート絶縁膜１４０２上のゲート電極層１４０１ａが設けられている。
【０１８１】
なお、配線層１０４９と同じ層には、酸化物半導体膜１４０３と重畳する導電層１０５０が設けられている。導電層１０５０は第１のトランジスタ１０４のゲート電極層として機能する。
【０１８２】
図９では、第１のトランジスタ１０４が酸化物半導体膜１４０３の上下に２つのゲート電極層を有する場合について示している。一方のゲート電極層には、オン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極層は、電気的に絶縁しているフローティングの状態であってもよいし、電位が他から与えられている状態であってもよい。後者の場合、一対のゲート電極層に、同じ高さの電位が与えられていてもよいし、他方のゲート電極層にのみ接地電位などの固定の電位が与えられていてもよい。他方のゲート電極層に与える電位の高さを制御することで、トランジスタのしきい値電圧を制御することができ、第１のトランジスタのオフ電流またはリーク電流をさらに、低減させることができる。
【０１８３】
ドレイン電極層１４０５ａ上には、ゲート絶縁膜１４０２を介して、電極層１４０１ｂが設けられ、ドレイン電極層１４０５ａ、ゲート絶縁膜１４０２、および電極層１４０１ｂによって容量素子１０６を形成している。容量素子１０６および第１のトランジスタ１０４は、少なくともその一部が、第２のトランジスタ１０５と重畳して設けられているため、高集積化を図ることができる。
【０１８４】
第１のトランジスタ１０４および容量素子１０６上には、絶縁膜１４０７が形成され、絶縁膜１４０７に形成された開口を介して、第１のトランジスタ１０４のソース電極層１４０５ｂと第１の配線１０８が電気的に接続している。
【０１８５】
ここで、第１のトランジスタ１０４に用いる酸化物半導体膜１４０３について説明する。
【０１８６】
酸化物半導体膜１４０３に用いる酸化物半導体は半導体特性を示す金属酸化物である。そして、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体は、真性半導体または真性半導体に限りなく近い。
【０１８７】
酸化物半導体膜１４０３としては、少なくともインジウム（Ｉｎ）、または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。スタビライザーとしては他にも、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）を有することが好ましい。
【０１８８】
また、他のスタビライザーとして、ランタノイドであるランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【０１８９】
例えば、酸化物半導体膜１４０３として、単元系金属の酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１９０】
なお、ここでは、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属が入っていてもよい。
【０１９１】
また、酸化物半導体膜１４０３として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１９２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその原子数比の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその原子数比の近傍の酸化物を用いるとよい。
【０１９３】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の原子数比が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の原子数比の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１９４】
しかし、これらに限られず、必要とする特性に応じて適切な原子数比の酸化物半導体膜１４０３を用いればよい。また、必要とする特性を得るために、キャリア濃度や不純物元素濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１９５】
以下では、酸化物半導体膜１４０３に用いることが可能な、酸化物半導体膜の構造について説明する。
【０１９６】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１９７】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１９８】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１９９】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０２００】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２０１】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２０２】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２０３】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０２０４】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０２０５】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０２０６】
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２０７】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０２０８】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０２０９】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０２１０】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０２１１】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２１２】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０２１３】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２１４】
酸化物半導体膜を用いたトランジスタは可視光や紫外線の照射によって、しきい値電圧がシフトし、トランジスタの電気特性が変動することが知られているが、ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動を低減することが可能である。よって、信頼性の高いトランジスタを得ることができる。
【０２１５】
なお、本実施の形態の半導体装置は、領域によって結晶性が異なる酸化物半導体膜１４０３を用いてもよい。例えば、チャネルが形成される領域は高い結晶性を有し、それ以外の領域においては、結晶性の低い膜を用いてもよい。具体的には、チャネル形成領域はＣＡＡＣ−ＯＳ膜であり、その他の領域は非晶質構造とすることもできる。
【０２１６】
なお、酸化物半導体膜１４０３を構成する酸素の一部は窒素で置換されてもよい。
【０２１７】
なお、一例として、酸化物半導体膜１４０３をＩｎ−Ｚｎ系金属酸化物により形成する場合には、ターゲットの原子数比を、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
【０２１８】
酸化物半導体膜１４０３としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて酸化物半導体膜１４０３を成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
【０２１９】
また、酸化物半導体膜１４０３としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または４：９：７で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ酸化物ターゲットを用いて酸化物半導体膜１４０３を成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
【０２２０】
なお、ここで、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上１００％以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体膜を緻密なものとすることができる。
【０２２１】
なお、酸化物半導体膜１４０３に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、さらに好ましくは、３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。例えば、トランジスタのチャネル幅１μｍあたりのオフ電流を１×１０−１９Ａ以下、好ましくは１×１０−２０Ａ以下、さらに好ましくは１×１０−２２Ａ以下とすることができる。
【０２２２】
また、酸化物半導体膜１４０３は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる原子数比の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。
【０２２３】
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の原子数比を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
【０２２４】
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極（オン状態またはオフ状態を制御するための信号が与えられるゲート電極）に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ≦Ｇａとするとよい。
【０２２５】
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの原子数比を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの原子数比となる酸化物はＩｎ≦Ｇａの原子数比となる酸化物と比較して高いキャリア移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの原子数比となる酸化物はＩｎ＞Ｇａの原子数比となる酸化物と比較して安定した特性を備える。
【０２２６】
チャネル側にＩｎ＞Ｇａの原子数比となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの原子数比となる酸化物半導体を適用することで、トランジスタの電界効果移動度および信頼性をさらに高めることが可能となる。
【０２２７】
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
【０２２８】
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を取り込みやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体を適用することが好ましい。
【０２２９】
また、酸化物半導体膜１４０３を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。
【０２３０】
また、酸化物半導体膜１４０３を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
【０２３１】
なお、酸化物半導体膜１４０３中のアルカリ金属およびアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成される場合があり、トランジスタのオフ電流を増大させる原因となるからである。
【０２３２】
酸化物半導体膜１４０３は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。成膜時の基板加熱温度が高いほど得られる酸化物半導体膜の不純物元素濃度は低くなる。また、酸化物半導体膜の中の原子配列が整い、高密度化され、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
【０２３３】
さらに、酸素ガス雰囲気下で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスや、アルゴン等の希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜の成膜に用いるアルゴンおよび酸素は、水、水素などが含まれないことが好ましい。例えば、アルゴンの純度を９Ｎ以上（例えば、露点−１２１℃以下、水０．１ｐｐｂ以下、水素０．５ｐｐｂ以下）、酸素の純度を８Ｎ以上（例えば、露点−１１２℃以下、水１ｐｐｂ以下、水素１ｐｐｂ以下）とすることが好ましい。
【０２３４】
また、酸化物半導体膜１４０３が結晶性を有する酸化物半導体膜である場合、非晶質状態の酸化物半導体膜よりバルク内欠陥が少ないため、表面の平坦性を高めることで非晶質状態の酸化物半導体膜以上のキャリア移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体膜１４０３を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０２３５】
Ｒａとは、ＪＩＳ  Ｂ  ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【０２３６】
【数１】
2013251893.tif 000003
【０２３７】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０２３８】
酸化物半導体膜１４０３の形成面を平坦化するため、絶縁膜１０８６に対して平坦化処理を行ってから、酸化物半導体膜１４０３を形成してもよい。
【０２３９】
例えば、平坦化処理として、研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理等を用いることができる。
【０２４０】
また、酸化物半導体膜１４０３に含まれる水素は、極力少ないことが好ましい。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。そのため、酸化物半導体膜に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は減圧雰囲気または不活性雰囲気下などで行うことができる。また、熱処理は酸化物半導体膜の形成後、島状に加工する前に行ってもよいし、島状に加工した後に行ってもよい。さらに、脱水化、脱水素化のための熱処理は複数回行ってもよく、他の加熱処理と兼ねてもよい。
【０２４１】
熱処理は、減圧雰囲気または不活性雰囲気で熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに熱処理を行うと好ましい。これは減圧雰囲気または不活性雰囲気にて熱処理を行うと、酸化物半導体膜１４０３中の不純物（例えば、水素等）濃度を低減することができるが、同時に酸素欠損も生じてしまう恐れがあり、このとき生じた酸素欠損を、酸化性雰囲気での熱処理により低減することができる。
【０２４２】
また、酸化物半導体膜１４０３と接する絶縁膜（例えば、絶縁膜１０８６やゲート絶縁膜１４０２）には、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、絶縁膜として、酸化シリコン層を用いる場合には、ＳｉＯ（２＋α）（ただし、α＞０）とする。
【０２４３】
絶縁膜としては、酸化シリコン、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁膜を用いることが好ましい。また、これらの化合物を単層構造または２層以上の積層構造で形成して用いることができる。積層構造とする際、酸化物半導体膜と接する絶縁膜にスパッタリング法によって形成した酸化シリコン膜を用い、該絶縁膜の酸化物半導体膜と接する側と反対側に、ＣＶＤ法によって形成した酸化シリコン膜等の絶縁膜を用いる構成としてもよい。酸化物半導体膜と接する絶縁膜を、水素濃度が低減された酸化物絶縁膜とすることで、酸化物半導体膜に水素の拡散を抑制する他に、酸化物半導体膜の酸素欠陥に酸化物絶縁膜から酸素が供給されるため、トランジスタの電気特性を良好にすることができる。
【０２４４】
また、酸化物半導体膜と接する絶縁膜としては、酸化物半導体膜の構成元素から選択される一または複数の金属元素を含む酸化物絶縁膜を用いてもよい。例えば、酸化ガリウム膜（ＧａＯｘとも表記する、なお、ｘは自然数とは限らず、非自然数を含む）、酸化ガリウム亜鉛膜（Ｇａ２ＺｎｘＯｙ（ｘ＝１〜５）とも表記する、なお、ｘやｙは自然数とは限らず、非自然数を含む）、Ｇａ２Ｏ３（Ｇｄ２Ｏ３）膜、ガリウムの含有量が多く、且つ、インジウムの含有量の少ない絶縁性のＩｎ−Ｇａ−Ｚｎ酸化物膜などのガリウムを含む酸化物絶縁膜を用いてもよい。
【０２４５】
本実施の形態の半導体装置は、プログラム素子が、オフ電流またはリーク電流が十分に低減された第１のトランジスタを有するため、プログラム素子に対する電力の供給を停止しても、論理回路と電源との接続状態を保持することができ、消費電力を低減することができる。
【０２４６】
本実施の形態の半導体装置は、オフ電流またはリーク電流が十分に低減された第１のトランジスタのドレイン電極、第２のトランジスタのゲート電極および容量素子の一方の電極によってノードが形成される。該ノードに第１のトランジスタを介して電荷を蓄積した後、ノードを浮遊状態として、容量素子の容量結合を利用してノードの電位を上昇させているため、ノードの電位を駆動に用いた電位の変動よりも大きく変動させることができる。したがって、配線に与える電位の変動を小さくすることができ、消費電力を低減することができる。
【０２４７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４８】
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の一つである、ＣＰＵの構成について説明する。
【０２４９】
図１０に、本実施の形態のＣＰＵの構成を示す。図１０に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９およびＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けてもよい。勿論、図１０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２５０】
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
【０２５１】
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
【０２５２】
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に入力する。
【０２５３】
Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する半導体記憶装置において、データの退避および復帰の必要がなく、電源電圧の供給を停止することができる。
【０２５４】
この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
【０２５５】
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
【０２５６】
本実施の形態に示すＣＰＵに実施の形態１に示す半導体装置を用いることで、消費電力の低減されたＣＰＵとすることができる。
【０２５７】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２５８】
（実施の形態４）
本明細書に開示する半導体装置は、様々な電子機器に適用することができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。
【０２５９】
図１１に電子機器の具体例を示す。図１１（Ａ）および図１１（Ｂ）は、２つ折り可能なタブレット型端末である。図１１（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８を有する。
【０２６０】
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
【０２６１】
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
【０２６２】
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
【０２６３】
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
【０２６４】
また、図１１（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
【０２６５】
図１１（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１１（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
【０２６６】
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
【０２６７】
また、この他にも図１１（Ａ）および図１１（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
【０２６８】
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面または両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
【０２６９】
また、図１１（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図１１（Ｃ）にブロック図を示し説明する。図１１（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１１（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
【０２７０】
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
【０２７１】
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
【０２７２】
本実施の形態に示す電子機器に、実施の形態１に示す半導体装置を用いることで、消費電力を低減することができる。
【０２７３】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２７４】
１０１    半導体装置
１０２    論理回路
１０３    プログラム素子
１０４    トランジスタ
１０５    トランジスタ
１０５ａ    トランジスタ
１０５ｂ    トランジスタ
１０６    容量素子
１０７    選択信号線
１０８    配線
１０９    配線
１１０    低電位電源線
１１１    トランジスタ
１１２    配線
１１３    選択信号線
１１４    トランジスタ
１１５    インバータ回路
１１６    スイッチングトランジスタ
１１７    信号線
１２２    昇圧回路
１２３    信号線
１２７    パワーゲートコントローラ
１２８    Ｙデコーダ
１２９    Ｘデコーダ
２０１    半導体装置
２０３    プログラム素子
２０５    トランジスタ
２１０    高電位電源線
３０３    プログラム素子
４０３    プログラム素子
５０３    プログラム素子
６０３    プログラム素子
７０３    複合プログラム素子
８０３    複合プログラム素子
９０３    複合プログラム素子
１０００    基板
１０４１    ゲート電極層
１０４２    ゲート絶縁膜
１０４３    チャネル形成領域
１０４４    ｎ型不純物領域
１０４５    ｎ型不純物領域
１０４６    側壁絶縁層
１０４７    ソース電極層
１０４８    ドレイン電極層
１０４９    配線層
１０５０    導電層
１０８４    絶縁膜
１０８５    絶縁膜
１０８６    絶縁膜
１０８７    絶縁膜
１０８８    絶縁膜
１０８９    素子分離領域
１４０１ａ    ゲート電極層
１４０１ｂ    電極層
１４０２    ゲート絶縁膜
１４０３    酸化物半導体膜
１４０５ａ    ドレイン電極層
１４０５ｂ    ソース電極層
１４０７    絶縁膜
９０３３    留め具
９０３４    スイッチ
９０３５    電源スイッチ
９０３６    スイッチ
９０３８    操作スイッチ
９６３０    筐体
９６３１    表示部
９６３１ａ    表示部
９６３１ｂ    表示部
９６３２ａ    領域
９６３２ｂ    領域
９６３３    太陽電池
９６３４    充放電制御回路
９６３５    バッテリー
９６３６    ＤＣＤＣコンバータ
９６３７    コンバータ
９６３８    操作キー
９６３９    ボタン
９９００    基板
９９０１    ＡＬＵ
９９０６    Ｒｅｇｉｓｔｅｒ
９９０９    ＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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