(57)【要約】【課題】固定周期で入力される入力データのビットシフトによる平均処理を、変動周期で入力される信号に応じて行うこと。【解決手段】固定周期で入力される入力データが示す数を積算すると共に前記入力データの入力回数をカウントし、変動周期で入力される所定の信号が入力された時点で、前記カウントされた入力回数以下の最大の２の整数乗である２のｎ乗を認識可能なデータ、及び入力回数が前記２のｎ乗である時点における前記入力データの積算数を示すデータを出力する積算手段と、前記積算手段が出力した積算数を、ｎビットシフトすることにより平均処理を行う平均処理手段と、を備える平均処理装置。【選択図】図５
2013229682.tif 000002
【特許請求の範囲】
【請求項１】
固定周期で入力される入力データが示す数を積算すると共に前記入力データの入力回数をカウントし、変動周期で入力される所定の信号が入力された時点で、前記カウントされた入力回数以下の最大の２の整数乗である２のｎ乗を認識可能なデータ、及び入力回数が前記２のｎ乗である時点における前記入力データの積算数を示すデータを出力する積算手段と、
前記積算手段が出力した積算数を、ｎビットシフトすることにより平均処理を行う平均処理手段と、
を備える平均処理装置。
【請求項２】
請求項１記載の平均処理装置であって、
前記積算手段は、
前記固定周期で入力される入力データが示す数を積算すると共に前記入力データの入力回数をカウントする第１のデータ保持手段と、
前記カウントされた入力回数が２の整数乗となる度に、次に前記カウントされた入力回数が２の整数乗となるまでの間、前記カウントされた入力回数及び前記入力データの積算数を固定値として保持する第２のデータ保持手段と、を備え、
前記所定の信号が入力された時点で、前記第２のデータ保持手段が保持する入力回数及び前記入力データの積算数を前記平均処理手段に出力する、
平均処理装置。
【請求項３】
請求項２記載の平均処理装置であって、
所定のタイミングで前記前記第１のデータ保持手段が保持するデータを前記平均処理手段に出力することにより、固定周期の平均処理を行う機能を有する、
平均処理装置。
【請求項４】
平均処理装置が、
固定周期で入力される入力データが示す数を積算すると共に前記入力データの入力回数をカウントし、
変動周期で入力される所定の信号が入力された時点で、前記カウントされた入力回数以下の最大の２の整数乗である２のｎ乗を示すデータ、及び入力回数が前記２のｎ乗である時点における前記入力データの積算数を示すデータを出力し、
前記出力された積算数を、ｎビットシフトすることにより平均処理を行う、
平均処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データの平均を求める平均処理装置、及び平均処理方法に関する。
【背景技術】
【０００２】
従来、加算結果のデータをバレルシフタに入力し、バレルシフタが８ビットデータの１６回加算により最大１２ビット幅となる累積加算データを下位方向に４ビットシフトすることにより加算回数１６で割り算して平均値を求め、データを正規化する前置加算器が知られている（例えば、特許文献１参照）。この前置加算器における出力レジスタは、最後の１６フレーム目毎にコントローラが出力する出力制御信号により、１６回加算後の平均値データを取込んで保持し、後段の信号処理器に出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０５−３２７５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記従来の前置加算器では、出力制御信号が１６フレーム目毎、すなわち固定周期で生成される。しかしながら、平均処理を行う処理装置においては、変動周期で出力制御信号が生成される場合があり、上記従来の前置加算器は、このような場合に対処することができない。ビットシフトにより平均処理を行う場合、累積加算データが２の整数乗回の加算が行われたものである必要があるが、変動周期で出力制御信号が生成される場合、そうである保証が無いからである。
【０００５】
本発明は、一側面によれば、固定周期で入力される入力データのビットシフトによる平均処理を、変動周期で入力される信号に応じて行うことが可能な平均処理装置、及び平均処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明の一態様は、
固定周期で入力される入力データが示す数を積算すると共に前記入力データの入力回数をカウントし、変動周期で入力される所定の信号が入力された時点で、前記カウントされた入力回数以下の最大の２の整数乗である２のｎ乗を認識可能なデータ、及び入力回数が前記２のｎ乗である時点における前記入力データの積算数を示すデータを出力する積算手段と、
前記積算手段が出力した積算数を、ｎビットシフトすることにより平均処理を行う平均処理手段と、
を備える平均処理装置である。
【０００７】
この本発明の一態様によれば、固定周期で入力される入力データが示す数を積算すると共に前記入力データの入力回数をカウントし、変動周期で入力される所定の信号が入力された時点で、前記カウントされた入力回数以下の最大の２の整数乗である２のｎ乗を認識可能なデータ、及び入力回数が前記２のｎ乗である時点における前記入力データの積算数を示すデータを出力するため、固定周期で入力される入力データのビットシフトによる平均処理を、変動周期で入力される信号に応じて行うことができる。
【０００８】
本発明の一態様において、
前記積算手段は、
前記固定周期で入力される入力データが示す数を積算すると共に前記入力データの入力回数をカウントする第１のデータ保持手段と、
前記カウントされた入力回数が２の整数乗となる度に、次に前記カウントされた入力回数が２の整数乗となるまでの間、前記カウントされた入力回数及び前記入力データの積算数を固定値として保持する第２のデータ保持手段と、を備え、
前記所定の信号が入力された時点で、前記第２のデータ保持手段が保持する入力回数及び前記入力データの積算数を前記平均処理手段に出力するものとしてもよい。
【０００９】
また、本発明の一態様において、
所定のタイミングで前記前記第１のデータ保持手段が保持するデータを前記平均処理手段に出力することにより、固定周期の平均処理を行う機能を有するものとしてもよい。
【００１０】
本発明の他の態様は、
平均処理装置が、
固定周期で入力される入力データが示す数を積算すると共に前記入力データの入力回数をカウントし、
変動周期で入力される所定の信号が入力された時点で、前記カウントされた入力回数以下の最大の２の整数乗である２のｎ乗を示すデータ、及び入力回数が前記２のｎ乗である時点における前記入力データの積算数を示すデータを出力し、
前記出力された積算数を、ｎビットシフトすることにより平均処理を行う、
平均処理方法である。
【００１１】
この本発明の他の態様によれば、固定周期で入力される入力データが示す数を積算すると共に前記入力データの入力回数をカウントし、変動周期で入力される所定の信号が入力された時点で、前記カウントされた入力回数以下の最大の２の整数乗である２のｎ乗を認識可能なデータ、及び入力回数が前記２のｎ乗である時点における前記入力データの積算数を示すデータを出力するため、固定周期で入力される入力データのビットシフトによる平均処理を、変動周期で入力される信号に応じて行うことができる。
【発明の効果】
【００１２】
本発明は、一側面によれば、固定周期で入力される入力データのビットシフトによる平均処理を、変動周期で入力される信号に応じて行うことが可能な平均処理装置、及び平均処理方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例に係る平均処理装置５０を利用したマイクロコンピュータ１の構成例である。
【図２】ＡＤ変換器４０の内部構成とタイマ３０を示す図である。
【図３】積算回路６０の内部構成例である。
【図４】平均回路８０の内部構成例である。
【図５】積算回路６０の各レジスタが格納する値等の時間的変化を示すタイミングチャートである。
【図６】図５に示す状態から時間が進行した場面を示す図である。
【図７】上記の混在構成を有する場合の積算回路６０の内部構成例である。
【図８】混在構成を有する場合に、積算回路６０の各レジスタが格納する値等の時間的変化を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について、添付図面を参照しながら実施例を挙げて説明する。
【実施例】
【００１５】
以下、図面を参照し、本発明の一実施例に係る平均処理装置、及び平均処理方法について説明する。
【００１６】
図１は、本発明の一実施例に係る平均処理装置５０を利用したマイクロコンピュータ１の構成例である。マイクロコンピュータ１は、例えば、ＣＰＵ１０、ＲＯＭ１２、ＲＡＭ１４、Ｉ／Ｏ２０、タイマ３０、ＡＤ変換器４０等が、バス９０に接続された構成となっている。平均処理装置５０は、例えば、ＡＤ変換器４０に内蔵されるが、これに限らず、マイクロコンピュータ１における配置は任意に決定してよく、他の種類の装置に利用されてもよい。
【００１７】
ＣＰＵ１０は、例えば、プログラムカウンタや命令デコーダ、各種演算器、ＬＳＵ（Load  Store  Unit）、汎用レジスタ、キャッシュメモリ等を有する。ＣＰＵ１０は、ＲＯＭ１２等のプログラムメモリに格納されたプログラムを読み込み、ＲＡＭ１４をワーキングメモリとして使用して、各種処理を実行する。Ｉ／Ｏ２０は、各種周辺機器とのインターフェース装置として機能する。
【００１８】
タイマ３０は、時間タイマ３２と、角度タイマ３４とを備える。
【００１９】
時間タイマ３２は、例えば図示しないクロック生成回路が生成するクロック信号の入力回数をカウントし、固定周期でＡＤトリガ信号を生成してＡＤ変換器４０に出力する。
【００２０】
角度タイマ３４は、角度センサ３６が変動周期で出力する信号をカウントし、変動周期でＡＤトリガ信号を生成してＡＤ変換器４０に出力する。ここで、角度センサ３６は、マイクロコンピュータ１が車両に搭載された制御装置である場合、エンジンの出力軸であるクランクシャフトの回転角を検出するクランク角センサ、モータの回転角を検出するレゾルバ等である。
【００２１】
例えばクランク角センサが、クランクシャフトの回転角が１０度変化する毎にパルス信号を角度タイマ３４に出力すると仮定すると、角度タイマ３４は、このパルス信号の入力回数をカウントし、例えばクランクシャフトの回転角が１０度変化する毎に出力される信号（１０ＣＡ；Crank  Angle）、クランクシャフトの回転角が３０度変化する毎に出力される信号（３０ＣＡ）、クランクシャフトの回転角が３６０度変化する毎に出力される信号（３６０ＣＡ）等を生成し、ＡＤ変換器４０に出力する。以下、係る信号を角度インターバル信号と称する。エンジンの回転数は一定でないため、上記のように生成される角度インターバル信号は、変動周期で生成される信号となる。角度センサ３６がレゾルバである場合も同様である。
【００２２】
図２は、ＡＤ変換器４０の内部構成とタイマ３０を示す図である。ＡＤ変換器４０は、サンプル＆ホールド部４２と、逐次変換部４４と、平均処理装置５０と、ＤＭＡ要求部４６とを備える。
【００２３】
サンプル＆ホールド部４２は、例えば、入力されるｍ種類のアナログ信号（Ｃｈ＃０、Ｃｈ＃１、…Ｃｈ＃ｍ）を、タイマ３０からＡＤトリガ信号が入力される度にサンプリングし、次にＡＤトリガ信号が入力されるまでの間、ホールドする。このように、ＡＤ変換器４０は、複数種類のアナログ信号を扱うことができる。以下、「＃」以下の数字が、チャネル、すなわちアナログ信号の種類（或いはアナログ信号を出力するセンサ等の種別）を示すものとする。
【００２４】
逐次変換部４４は、サンプル＆ホールド部４２がホールドしたアナログ信号を、逐次、デジタル信号に変換して積算回路６０に出力する。逐次変換部４４は、例えば、比較器を備え、サンプル＆ホールド部４２がホールドしたアナログ信号が示す値を閾値と比較することにより、Ｈｉ（１）又はＬｏ（０）の二値信号（デジタル信号）に変換して積算回路６０に出力する。
【００２５】
ＤＭＡ要求部４６は、平均処理装置５０が出力した平均値をバス９０に出力する。この平均値は、例えばＣＰＵ１０による各種演算に用いられる。
【００２６】
平均処理装置５０は、積算回路６０と、平均回路８０とを備える。
【００２７】
［積算回路］
図３は、積算回路６０の内部構成例である。積算回路６０は、例えば、変換結果レジスタ６１と、加算器６２と、第１の結果格納レジスタ群６３と、第２の結果格納レジスタ群６４と、積算回数カウンタ６６（＃０〜＃ｍ）と、積算回数レジスタ６７（＃０〜＃ｍ）と、を備える。
【００２８】
変換結果レジスタ６１には、逐次変換部４４が出力するデジタル信号の示す値が書き込まれる。
【００２９】
第１の結果格納レジスタ群６３は、分配器６３Ａと、積算結果レジスタ６３Ｂ（＃０〜＃ｍ）と、セレクタ６３Ｃと、を備える。分配器６３Ａに入力された加算器６２の出力データは、チャネル選択信号に対応するチャネル（＃０〜＃ｍ）に対応する積算結果レジスタ６３Ｂ（＃０〜＃ｍ）に格納される。また、積算結果レジスタ６３Ｂ（＃０〜＃ｍ）に格納された値のうちチャネル選択信号に対応するものは、セレクタ６３Ｃによって選択され、加算器６２にフィードバックされる。
【００３０】
チャネル選択信号は、例えば積算回路６０の図示しない制御回路によって生成される。
【００３１】
上記のような構成によって、積算結果レジスタ６３Ｂ（＃０〜＃ｍ）に格納される値は、変換結果レジスタ６１に格納された値をチャネル毎に積算した値となる。このように、第１の結果格納レジスタ群６３は、逐次変換部４４から入力されたデジタル信号の示す値をチャネル毎に積算することができる。
【００３２】
一方、第２の結果格納レジスタ群６４は、分配器６４Ａと、積算結果レジスタ６４Ｂ（＃０〜＃ｍ）と、セレクタ６４Ｃとを備える。
【００３３】
加算器６２の出力は、分配器６３Ａだけでなく、分配器６４Ａ、及び分配器６５にも出力される。積算回数カウンタ６６（＃０〜＃ｍ）は、加算器６２の出力値が入力された回数、すなわち逐次変換部４４からデジタル信号が入力された回数を、チャネル毎にカウントする。そして、積算回数カウンタ６６（＃０〜＃ｍ）は、カウントした回数が２の整数乗となったタイミングで（＝キャリー；桁上げのタイミングで）、セレクタ６４Ａに出力制御信号を出力すると共に、カウントした回数を、同チャネルの積算回数レジスタ６７（＃０〜＃ｍ）に書き込む。セレクタ６４Ａは、出力制御信号が入力されると、加算器６２から入力された値を、積算結果レジスタ６４Ｂ（＃０〜＃ｍ）のうち、チャネル選択信号で指定されているものに書き込む。
【００３４】
この結果、積算回数レジスタ６７（＃０〜＃ｍ）は、同チャネルの積算回数カウンタ６６（＃０〜＃ｍ）によりカウントされた入力回数が２の整数乗となる度に、次に入力回数が２の整数乗となるまでの間、その時点で積算回数カウンタ６６（＃０〜＃ｍ）によりカウントされた入力回数を一定値として保持する。
【００３５】
また、積算結果レジスタ６４Ｂ（＃０〜＃ｍ）は、積算回数カウンタ６６（＃０〜＃ｍ）によりカウントされた入力回数が２の整数乗となる度に、次に入力回数が２の整数乗となるまでの間、入力データの積算数すなわち、その時点で同チャネルの積算結果レジスタ６３Ｂ（＃０〜＃ｍ）に格納される値と同じ値を格納して保持する。
【００３６】
そして、積算結果レジスタ６４Ｂ（＃０〜＃ｍ）及び積算回数レジスタ６７（＃０〜＃ｍ）は、タイマ３０から角度インターバル信号が入力されると、その時点で格納している値を平均回路８０に出力する。この結果、積算結果レジスタ６４Ｂ（＃０〜＃ｍ）及び積算回数レジスタ６７（＃０〜＃ｍ）は、角度インターバル信号が入力された時点で、積算回数カウンタ６６（＃０〜＃ｍ）によりカウントされた入力回数以下の最大の、２の整数乗である２のｎ乗を認識示すデータ、及び入力回数が２のｎ乗である時点における入力データの積算数２ｎを認識可能なデータを出力する。
【００３７】
［平均回路］
平均回路８０は、積算回路６０が出力した積算数を、ｎビットシフトすることにより平均処理を行う。ｎビットは、２のｎ乗を示すデータから逆算することができる。図４は、平均回路８０の内部構成例である。平均回路８０は、積算結果レジスタ８１と、バレルシフタ８２と、平均結果レジスタ群８３とを備える。
【００３８】
積算結果レジスタ８１には、積算回路６０が出力した積算数が格納される。バレルシフタ８２は、積算回数レジスタ６７（＃０〜＃ｍ）が出力した２のｎ乗をｎに変換する図示しない変換回路の出力を利用して、積算結果レジスタ８１に格納された積算数をｎビットシフトすることにより平均値を求め、平均結果レジスタ群８３に出力する。
【００３９】
ここで、積算回数レジスタ６７（＃０〜＃ｍ）は、２のｎ乗ではなく、「ｎ」を出力してもよい。このために、積算回数レジスタ６７（＃０〜＃ｍ）の後段に２のｎ乗をｎに変換する構成を付加してもよいし、そもそも積算回数レジスタ６７（＃０〜＃ｍ）が２のｎ乗ではなくｎを保持してもよい。こうすれば、平均回路８０において２のｎ乗をｎに変換する必要はなくなる。
【００４０】
平均結果レジスタ群８３は、分配器８３Ａと、平均結果レジスタ８３Ｂ（＃０〜＃ｍ）と、セレクタ８３Ｃとを備える。分配器８３Ａは、チャネル選択信号に応じた平均結果レジスタ８３Ｂ（＃０〜＃ｍ）に入力データを格納し、セレクタ８３Ａは、チャネル選択信号に応じた平均結果レジスタ８３Ｂ（＃０〜＃ｍ）に格納されたデータを読み出してＤＭＡ要求部４６に出力する。
【００４１】
［タイミングチャート］
図５は、積算回路６０の各レジスタが格納する値等の時間的変化を示すタイミングチャートである。本図は、本実施例の平均処理装置５０が車両に搭載され、エンジン回転数が５００［ｒｐｍ］（従って１０ＣＡの周期が３３３［μｓ］）、角度インターバル信号が１０ＣＡに出力され、ＡＤトリガ信号の周波数が１００［ｋＨｚ］（周期は１０［μｓ］）、ｍ＝３（チャネルは＃０〜＃３の４つ）であることを前提とする。図中、ＡＤ変換結果の「０ａ」、「０ｂ」等は、ａがチャネル＃０、ｂがチャネル＃１、ｃがチャネル＃２、Ｄがチャネル＃３に対応したＡＤ変換結果であることを示し、アルファベットの前の数字は、当該回の積算における何番面のＡＤ変換結果であるかを示している。
【００４２】
まず、タイミング（１）において角度インターバル信号がタイマ３０から入力されると、積算結果レジスタ６３Ｂ（＃０〜＃３）、６４Ｂ（＃０〜＃３）、積算回数レジスタ６７（＃０〜＃３）は、チャネル選択信号により自己チャネルが選択されたタイミングでクリアされる。このとき、積算結果レジスタ６４Ｂ、積算回数レジスタ６６は、クリア前に格納された値を平均回路８０に出力する。
【００４３】
以下、チャネル＃０に関してのみ説明する。他のチャネルに関しては、チャネル＃０と同様の動作が実行される。積算結果レジスタ６３Ｂ（＃０）は、ＡＤトリガ信号及びチャネル選択信号に応じて、ＡＤ変換結果０ａ、１ａ、２ｂ、…を積算する。
【００４４】
積算回数カウンタ６６（＃０）によりカウントされた入力回数が２の整数乗（ここでは２の１乗）となったタイミング（２）において、積算結果レジスタ６４Ｂ（＃０）には、積算結果レジスタ６３Ｂ（＃０）に格納される０ａ＋１ａと同じ値が格納される。また、積算回数レジスタ６７（＃０）には、その時点で積算回数カウンタ６６（＃０）によりカウントされた入力回数（０ａと１ａの２回）が格納される。次に積算回数カウンタ６６（＃０）によりカウントされた入力回数が２の２乗となるタイミング（３）までの間、積算結果レジスタ６４Ｂ（＃０）及び積算回数レジスタ６７（＃０）は、格納された値を保持する。
【００４５】
積算回数カウンタ６６（＃０）によりカウントされた入力回数が２の２乗となったタイミング（３）において、積算結果レジスタ６４Ｂ（＃０）には、積算結果レジスタ６３Ｂ（＃０）に格納される０ａ＋１ａ＋２ａ＋３ａと同じ値が格納される。また、積算回数レジスタ６７（＃０）には、その時点で積算回数カウンタ６６（＃０）によりカウントされた入力回数（０ａ〜３ａの４回）が格納される。次に積算回数カウンタ６６（＃０）によりカウントされた入力回数が２の３乗となるタイミング（４）までの間、積算結果レジスタ６４Ｂ（＃０）及び積算回数レジスタ６７（＃０）は、格納された値を保持する。
【００４６】
積算回数カウンタ６６（＃０）によりカウントされた入力回数が２の３乗となったタイミング（４）において、積算結果レジスタ６４Ｂ（＃０）には、積算結果レジスタ６３Ｂ（＃０）に格納される０ａ＋１ａ＋２ａ＋３ａ＋４ａ＋５ａ＋６ａ＋７ａと同じ値が格納される。また、積算回数レジスタ６７（＃０）には、その時点で積算回数カウンタ６６（＃０）によりカウントされた入力回数（０ａ〜７ａの８回）が格納される。次に積算回数カウンタ６６（＃０）によりカウントされた入力回数が２の４乗となるタイミングまでの間、積算結果レジスタ６４Ｂ（＃０）及び積算回数レジスタ６７（＃０）は、格納された値を保持する。
【００４７】
図６は、図５に示す状態から時間が進行した場面を示す図である。
【００４８】
積算回数カウンタ６６（＃０）によりカウントされた入力回数が２の５乗となったタイミング（５）において、積算結果レジスタ６４Ｂ（＃０）には、積算結果レジスタ６３Ｂ（＃０）に格納される０ａ＋１ａ＋…＋３１ａと同じ値が格納される。また、積算回数レジスタ６７（＃０）には、その時点で積算回数カウンタ６６（＃０）によりカウントされた入力回数（０ａ〜３１ａの３２回）が格納される。次に積算回数カウンタ６６（＃０）によりカウントされた入力回数が２の６乗となるタイミングまでの間、積算結果レジスタ６４Ｂ（＃０）及び積算回数レジスタ６７（＃０）は、格納された値を保持する。
【００４９】
タイミング（６）において角度インターバル信号がタイマ３０から入力されると、続くタイミング（７）において、積算結果レジスタ６４Ｂ（＃０）、積算回数レジスタ６７（＃０）は、格納された値を平均回路８０に出力し、クリアされる。
【００５０】
係る構成によって、積算回路６０は、固定周期で入力される入力データ（ＡＤ変換結果）が示す数を積算すると共に、入力データの入力回数をカウントし、変動周期で入力される角度インターバル信号が入力された時点で、カウントされた入力回数以下の最大の２の整数乗である２のｎ乗を認識可能なデータ（２のｎ乗、又はｎ）、及びその時点における入力データの積算数を示すデータを出力することができる。この結果、平均回路８０では、積算回路６０が出力した積算数を、ｎビットシフトすることにより平均処理を行うことができる。
【００５１】
従って、本実施例の平均処理装置５０は、固定周期で入力される入力データのビットシフトによる平均処理を、変動周期で入力される信号に応じて行うことができる。
【００５２】
［混在構成］
なお、本実施例の平均処理装置５０は、固定周期のＡＤトリガ信号に応じて入力される入力データ（ＡＤ変換結果）を、固定周期で入力される信号に応じて平均処理して出力する機能を、併せ持つこともできる。以下、係る機能を実現するための構成を固定周期系と称し、上記のように変動周期の角度インターバル信号に応じて平均処理して出力する機能を実現するための構成を変動周期系と称する。固定周期で入力される信号の周期は、ＡＤトリガ信号の周期の２の整数乗倍であることが望ましい。以下、固定周期で入力される固定周期系出力信号の周期が、ＡＤトリガ信号の周期の２の整数乗倍であることを前提として説明する。
【００５３】
図７は、上記の混在構成を有する場合の積算回路６０の内部構成例である。この場合、積算結果レジスタ６３Ｂ（＃０〜＃７）のうち、例えば、チャネル＃０〜＃３が固定周期系用、チャネル＃４〜＃７が変動周期系用に割り当てられる。
【００５４】
積算結果レジスタ６３Ｂ（＃４〜＃７）、積算結果レジスタ６４Ｂ（＃４〜＃７）、積算回数カウンタ６６（＃４〜＃７）、積算回数レジスタ６７（＃４〜＃７）等に関しては、図３に即して説明した動作と同様の動作をするため、ここでは説明を省略する。
【００５５】
第１の結果格納レジスタ群６３の出力側には、分配器６９が取り付けられる。分配器６９は、セレクタ７３から固定周期系出力信号が入力されていないときには、セレクタ６３Ｃの出力を加算器６２に転送し、固定周期系出力信号が入力されているときには、セレクタ６３Ｃの出力すなわち入力データの積算数を平均回路８０に出力する。
【００５６】
積算回数カウンタ７１（＃０〜＃３）は、加算器６２の出力値が入力された回数、すなわち逐次変換部４４からデジタル信号が入力された回数を、分配器７０の機能に基づきチャネル毎にカウントする。そして、セレクタ７３は、積算回数カウンタ７１（＃０〜＃３）に格納された値が、対応する積算回数レジスタ７２（＃０〜＃３）に一致すると、固定周期系出力信号を分配器６９に出力し、積算回数カウンタ７１（＃０〜＃３）のうちチャネル選択信号により選択されるチャネルに対応するものに格納された値を（積算回数レジスタ７２に格納された値でもよい）、平均回路８０に出力する。
【００５７】
係る構成によって、平均回路８０は、固定周期系の出力に対しても変動周期系の出力と同様、入力データの積算値を、セレクタ７２により出力された積算回数に応じた桁分ビットシフトすることにより、平均処理を行うことができる。
【００５８】
なお、図７では、固定周期系の出力と変動周期系の出力が別の経路で出力されるかのように表現したが、いずれの出力を選択するかを指定する信号等を利用して、単独の経路で出力することも可能である。
【００５９】
［混在構成のタイミングチャート］
図８は、混在構成を有する場合に、積算回路６０の各レジスタが格納する値等の時間的変化を示すタイミングチャートである。図８及び以下の説明において、固定周期系のうちチャネル＃０、及び変動周期系のうちチャネル＃４についてのみ説明する。積算回数レジスタ＃０には、１２８（＝２の７乗）が格納されているものとする。
【００６０】
タイミング（１１）において、積算回数カウンタ７１（＃０）に格納された値が１２８になると、積算結果レジスタ６３Ｂ（＃０）に格納された値（図では１２８）、及び積算回数カウンタ７１（＃０）に格納された値が平均回路８０に出力され、双方の値がクリアされる。
【００６１】
その後、ＡＤトリガ信号が１２８回入力されたタイミング（１２）においても同様に、積算回数カウンタ７１（＃０）に格納された値が１２８になると、積算結果レジスタ６３Ｂ（＃０）に格納された値、及び積算回数カウンタ７１（＃０）に格納された値が平均回路８０に出力され、双方の値がクリアされる。
【００６２】
このように、固定周期系では、積算回数レジスタ７２（＃０〜＃３）に格納された値に応じた周期で、繰り返し積算結果レジスタ６３Ｂ（＃０〜＃３）に格納された値、及び積算回数カウンタ７１（＃０〜＃３）に格納された値が平均回路８０に出力され、ビットシフトによる平均処理が行われる。
【００６３】
一方、タイミング（１３）、（１４）、（１５）では、角度インターバル信号がタイマ３０から入力され、変動周期系の積算結果レジスタ６４Ｂ（＃４）は、タイミング（１３）、（１４）、（１５）においてそれぞれ、３２回目まで、３２回目まで、６４回目までの積算結果を平均回路８０に出力する。また、積算回数レジスタ７２（＃４）は、イミング（１３）、（１４）、（１５）においてそれぞれ、３２（２の５乗）、３２（２の５乗）、６４（２の６乗）を出力する。
【００６４】
以上説明した本実施例の平均処理装置５０によれば、積算回路６０が、固定周期で入力される入力データが示す数を積算すると共に、入力データの入力回数をカウントし、変動周期で入力される角度インターバル信号が入力された時点で、カウントされた入力回数以下の最大の２の整数乗である２のｎ乗を認識可能なデータ、及びその時点における入力データの積算数を示すデータを出力することができる。この結果、平均回路８０では、積算回路６０が出力した積算数を、ｎビットシフトすることにより平均処理を行うことができる。
【００６５】
従って、本実施例の平均処理装置５０は、固定周期で入力される入力データのビットシフトによる平均処理を、変動周期で入力される信号に応じて行うことができる。
【００６６】
なお、角度インターバル信号に基づいて処理されるべき信号としては、本発明の平均処理装置５０が車両に搭載された場合、ノックセンサ、筒内圧センサ、モータの電流センサの出力信号が挙げられる。これらの出力信号は、エンジンの回転角度毎に平均処理されることが望ましいという事情があり、変動周期で平均処理を行う必要がある。
【００６７】
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。
【符号の説明】
【００６８】
１    マイクロコンピュータ
１０  ＣＰＵ
１２  ＲＯＭ
１４  ＲＡＭ
２０  Ｉ／Ｏ
３０  タイマ
３２  時間タイマ
３４  角度タイマ
４０  ＡＤ変換器
４２  サンプル＆ホールド部
４４  逐次変換部
４６  ＤＭＡ要求部
５０  平均処理装置
６０  積算回路
６１  変換結果レジスタ
６２  加算器
６３  第１の結果格納レジスタ群
６４  第２の結果格納レジスタ群
６６  積算回数カウンタ
６７  積算回数レジスタ
７１  積算回数カウンタ
７２  積算回数レジスタ
８０  平均回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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