(57)【要約】【課題】高精度な薄膜抵抗体を有する半導体装置の製造方法を提供する。【解決手段】半導体装置上に第１の絶縁膜７が形成されている。この絶縁膜７上に薄膜抵抗体９を形成する際、薄膜抵抗体のコンタクトを取る部分の膜を厚く、抵抗として使用する部分を薄膜の厚さとした構造として形成する。薄膜抵抗体９の厚いコンタクト部分までコンタクトホールが形成し、その後、アルミ等を堆積して第２の金属配線１１を形成し、薄膜抵抗体９とのコンタクトをとる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に薄膜抵抗体を有する半導体装置の製造方法であって、
半導体基板上に設けられた第１の絶縁膜の上に薄膜抵抗体材料層を堆積する工程と、
前記薄膜抵抗体材料層の一部をエッチングにより薄膜化して抵抗となる薄膜領域とコンタクト領域となる厚膜領域を形成する工程と、
前記厚膜領域と前記薄膜領域を含む前記薄膜抵抗体を第２の絶縁膜で覆う工程と、
前記厚膜領域を覆う前記第２の絶縁膜にコンタクトホールをドライエッチングにより形成する工程と、
前記コンタクトホールを介して前記厚膜領域に接続される金属配線を形成する工程と、
からなることを特徴とする半導体装置の製造方法。
【請求項２】
前記薄膜抵抗体材料層を堆積する工程はＣＶＤ法によりポリシリコンを堆積する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記薄膜抵抗体材料層を堆積する工程はＣＶＤ法またはスパッタ法によりタングステンシリサイド、クロムシリサイド、モリブデンシリサイド、ニクロム、チタンのいずれかひとつを堆積する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜抵抗体を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
薄膜抵抗体は周囲の温度変化に対し抵抗変化が少なく、安定して使用できる素子であり、アナログ回路を有する半導体装置など精度を要求される半導体装置に用いられている。この薄膜抵抗体を有する半導体装置は、薄膜抵抗体のコンタクトホールと金属配線へのコンタクトホールを同時に形成できない。この理由は、薄膜抵抗体を用いた半導体装置において、薄膜抵抗体へのコンタクトホールをドライエッチングにより形成する場合、薄膜抵抗体を突き抜けてしまうまで容易にエッチングがなされてしまいコンタクトが取れなくなるからである。よって一般には金属配線へのコンタクトホールはドライエッチングにより形成され、薄膜抵抗体へのコンタクトホールはウェットエッチングにより形成される。
【０００３】
しかし、ウェットエッチングを用いた場合においても薄膜抵抗体が過剰にエッチングされる問題がある。この問題に対して、特許文献１では図３に示すように、薄膜抵抗体９上にポリシリコン層１２を積層してパターニングし、エッチングした後、絶縁膜１０を設け、ウェットエッチングによりコンタクトホールを形成している。このコンタクトホールを通して、ポリシリコン層の一部にイオンを注入することで導電性を持たせ、コンタクト１３として使用する方法が用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−３１２２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の従来技術のように、薄膜抵抗体の上にポリシリコン層を形成し薄膜抵抗体の過剰なエッチングを防ぐ方法を用いた場合、ポリシリコン層を形成する工程と、ポリシリコン層のコンタクトとなる部分にイオン注入を行う工程が必要になる。また、コンタクトホール形成をウェットエッチングで行うため微細化に向かず、金属配線のコンタクトホールと分けて形成する必要がある。
【０００６】
このため、ドライエッチングによりコンタクトが形成でき、より少ない工程で製造できる、薄膜抵抗体の突き抜けを防ぐことが可能となる半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明は上記課題を解決するために、コンタクトとなる部分が厚く、抵抗となる部分が薄い薄膜となった薄膜抵抗体を用いる。これにより、ドライエッチング時にコンタクト部の薄膜抵抗体を突き抜けず、厚いコンタクト部分でエッチングが止まるようにする。
【０００８】
本発明による薄膜抵抗体は、厚みのある抵抗体として一旦形成された後、コンタクト部分は残して、抵抗として使用する部分をドライエッチングで所望の厚さまで削ることで作製する。
【発明の効果】
【０００９】
本発明によれば、薄膜抵抗上の絶縁膜をコンタクト形成のためドライエッチングする工程において薄膜抵抗体を突き抜けてコンタクトがとれなくなる問題に対し、従来の技術と比較し少ない工程で対処できる構造を作製することができる。
【００１０】
薄膜抵抗体がタングステンシリサイド、クロムシリサイド等の金属の場合においては、薄膜抵抗上にポリシリコン層の形成を行う必要がなく、ポリシリコン層へのイオン注入工程を必要としないためこれらの工程を削減できる。
また、本発明をポリシリコン薄膜抵抗体に対し適用した場合も同様に余計な追加工程を必要とせずコンタクトの突き抜けを防止できる。
【図面の簡単な説明】
【００１１】
【図１】本発明による薄膜抵抗体を有する半導体装置の第１の実施例を示す模式断面図である。
【図２】本発明による薄膜抵抗体を有する半導体装置の第２の実施例を示す模式断面図である。
【図３】本発明による薄膜抵抗体を有する半導体装置の第１の実施例の製造工程を説明するための模式断面図である。
【図４】本発明による薄膜抵抗体を有する半導体装置の第１の実施例の製造工程を説明するための模式断面図である。
【図５】本発明による薄膜抵抗体を有する半導体装置の第１の実施例の製造工程を説明するための模式断面図である。
【図６】本発明による薄膜抵抗体を有する半導体装置の第１の実施例の製造工程を説明するための模式断面図である。
【図７】本発明による薄膜抵抗体を有する半導体装置の第２の実施例の製造工程を説明するための模式断面図である。
【図８】本発明による薄膜抵抗体を有する半導体装置の第２の実施例の製造工程を説明するための模式断面図である。
【図９】本発明による薄膜抵抗体を有する半導体装置の第２の実施例の製造工程を説明するための模式断面図である。
【図１０】本発明による薄膜抵抗体を有する半導体装置の第２の実施例の製造工程を説明するための模式断面図である。
【図１１】従来技術による薄膜抵抗体を有する半導体装置の例を示す模式断面図である。
【発明を実施するための形態】
【００１２】
本発明による薄膜抵抗体を有する半導体の製造方法を実施例により説明する。
【実施例１】
【００１３】
図１は本発明の第１の実施例を示す模式断面図である。薄膜抵抗体を有する半導体装置にはさらにＮ型ＭＯＳトランジスタが形成されている。ここではさらに薄膜抵抗体が金属薄膜抵抗体の場合を示している。
【００１４】
Ｐ型導電性の半導体基板１の表面に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成された、素子分離のための厚い酸化膜であるフィールド酸化膜２が設けられている。また、薄い酸化膜であるゲート酸化膜３が設けられており、このゲート酸化膜上にポリシリコンからなるゲート電極４が設けられている。このゲート電極に隣接する半導体基板表面に、Ｎ型の高濃度のソース領域５、Ｎ型のドレイン領域６が設けられている。これらの構造上に第１の絶縁膜７が形成されており、この第１の絶縁膜を通して基板への第１の金属配線８が設けられている。第１の絶縁膜７上に、金属からなる薄膜抵抗体９が形成されており、この薄膜抵抗体９は第２の金属配線１１とのコンタクト部分において厚い膜を有し、抵抗として使う部分において薄膜構造となっている。さらにその上に第２の絶縁膜１０が設けられ、コンタクトを取るためにパターニングおよびエッチングがなされて第１の金属配線８へのコンタクトホールと薄膜抵抗体のコンタクトホールが形成され、第２の金属配線１１が設けられた構造となっている。ここで、第１の金属配線８と薄膜抵抗体９は略同一高さの第１の絶縁膜７の上に形成され、薄膜抵抗体９の厚膜部分の厚さを第１の金属配線８より厚くすることで、第２の絶縁膜に設けられるコンタクトホール開口工程において薄膜抵抗体を突き抜けてしまうことなく、後の第２の金属配線１１との電気的接合を十分にとることが可能になる。
【００１５】
次に、薄膜抵抗体を有する半導体装置の第１の実施例の製造方法を説明する。本実施例においては、薄膜抵抗体は金属薄膜抵抗体であり、半導体装置はさらにＮ型ＭＯＳトランジスタを備えている。
【００１６】
図３に示すように、Ｐ型導電性の半導体基板１の表面にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって素子分離のための厚いフィールド酸化膜２を膜厚約１０００〜５０００Å程度で形成する。次に、ゲート酸化膜３を膜厚約５０〜１０００Å程度で形成する。この上にＣＶＤ法を用いてポリシリコンの層を約２０００〜３０００Å程度の膜厚で堆積し、例えばリンのプリデポにより高濃度にする。ここで、不純物のイオン注入によって高濃度にしても良い。続いて、フォトリソグラフィーによりレジストマスクを形成し、ドライエッチングにより不要なポリシリコンを除去し膜厚約２０００〜３０００Å程度のゲート電極４を形成する。その後、ゲート電極をマスクとして、ゲート電極に隣接する基板表面にイオン注入を行い、例えばリンの濃度１×１０20cm-3程度のＮ型の高濃度ソース領域５、Ｎ型の高濃度ドレイン領域６を形成する。次いで、絶縁体であるＢＰＳＧ等をＣＶＤ法により５０００Å程度の厚さで堆積し、熱処理によって平坦化を行って第１の絶縁膜７を形成する。
【００１７】
次に、図４に示すように、レジストマスクを使用して基板表面とのコンタクトホールをドライエッチングにより形成し、スパッタにより配線金属を堆積して、ソース領域５やドレイン領域６と接合する第１の金属配線８を２０００〜５０００Å程度の厚さで形成する。その後、後に薄膜抵抗体となる薄膜抵抗体材料層９を第１の金属配線８の膜厚よりも厚くなるようにＣＶＤ法またはスパッタ法により形成する。薄膜抵抗体材料層としてはタングステンシリサイド、クロムシリサイド、モリブデンシリサイド、ニクロム、チタンのいずれかが好適である。
【００１８】
続いて、図５に示すようにパターニング・エッチングして薄膜抵抗体の平面的な外形を決定する。
その後、レジストマスクを用い、図６で示すように薄膜抵抗体のコンタクト部分を厚いまま残すようにして厚膜領域とし、抵抗として使う部分を所望の厚さ、例えば５００Åまでドライエッチングを行い薄膜領域とし、コンタクト部分が厚く形成された薄膜抵抗体を作製する。
【００１９】
次に、図１に示すように、ＣＶＤ法により第２の絶縁膜１０を例えば５０００Å程度の膜厚で堆積し、平坦化を行う。その後、第１の金属配線８へのコンタクトホールと薄膜抵抗体の厚膜領域へのコンタクトホールをドライエッチングにより同時に形成し、次いで、スパッタにより金属配線１１を例えば２０００〜５０００Å程度の厚さで堆積した後、第２の金属配線１１を形成する。
【実施例２】
【００２０】
次に本発明の第２の実施例として、図２を用いて金属配線が一層の場合を説明する。
Ｐ型導電性の半導体基板１の表面に、素子分離のための厚いフィールド酸化膜２が設けられており、これに連続した領域で、アクティブの部分にゲート酸化膜３が設けられている。このゲート酸化膜上にポリシリコンからなるゲート電極４が設けられている。このゲート電極に隣接する半導体基板表面に、Ｎ型の高濃度のソース領域５、Ｎ型のドレイン領域６が設けられている。
【００２１】
フィールド酸化膜上にポリシリコンからなるポリシリコン薄膜抵抗体１４が形成されており、ポリシリコン薄膜抵抗体１４の両端のコンタクト部分において低抵抗の厚い膜を有し、抵抗として使う部分において高抵抗の薄膜構造となっている。この上に絶縁膜７が形成されおり、半導体基板表面のコンタクトホールとポリシリコン薄膜抵抗体１４のコンタクトホールが形成されて、そこに第１の金属配線８が形成されている。
【００２２】
上記構造により、ポリシリコン薄膜抵抗体の場合においても余計な追加工程を必要とせずコンタクトの突き抜けを防止できる。  以上説明した手法によって、図１に示す金属薄膜抵抗体とＮ型ＭＯＳトランジスタを有する半導体装置を製造することができる。
【００２３】
次に、薄膜抵抗体を有する半導体装置の第２の実施例の製造方法を説明する。薄膜抵抗体はポリシリコンからなる薄膜抵抗体であり、金属配線は１層の倍いである。
【００２４】
図７に示すように、Ｐ型導電性の半導体基板１の表面を選択的に酸化し、素子分離のための厚い酸化膜であるフィールド酸化膜２を膜厚約１０００〜５０００Å程度で形成する。次に、ゲート酸化膜３を膜厚約５０〜１０００Å程度で形成する。この上にＣＶＤ法を用いてポリシリコンの層を約２０００〜３０００Å程度の膜厚で堆積し、抵抗部分のポリシリコン層にはレジストマスクを用いて、コンタクトとなる部分にのみ不純物を導入する。これにより、ゲート電極と、抵抗体のコンタクト部分は導電性を持つ。
【００２５】
続いて、図８に示すように、レジストマスクを形成し、ドライエッチングにより不要なポリシリコンを除去し、ゲート電極４及びポリシリコン抵抗体１４を形成する。このときポリシリコン抵抗体１４はフィールド酸化膜の上に形成されているので、その上面はゲート電極４の上面よりも高い位置にある。次に、ゲート電極をマスクとしてイオン注入を行い、図８に示すように、例えばリンの濃度１×１０20cm-3程度のＮ型の高濃度ソース領域５、Ｎ型の高濃度ドレイン領域６を形成する。ここで、先述のコンタクトとなる部分にのみ不純物を導入する工程とソースドレイン領域への不純物注入工程が同種の不純物であれば両工程を同時に行なっても良い。
【００２６】
次に、図９に示すように、レジストマスクを用いてポリシリコン抵抗体の薄膜抵抗とする部分へのイオン注入を行ない、例えば１×１０19cm-3〜１×１０20cm-3程度の濃度にするなどして薄膜抵抗体の抵抗を所望の抵抗値になるように調整して高抵抗領域を形成する。本工程は、先述のポリシリコン層の堆積工程直後にマスク無しで不純物をイオン注入するという方法で行なっても良い。
【００２７】
続いて、図１０に示すように、上記と同じマスクを用いてポリシリコン抵抗体の薄膜抵抗として使う部分にドライエッチングを行い、薄膜の厚さを、例えば５００Å程度まで薄膜化する。これによりコンタクト部分の厚い薄膜抵抗体を形成する。
本説明では、薄膜抵抗の高抵抗領域への不純物導入を行ってから、薄膜化する方法を述べたが、工程順を代えて薄膜化してから高抵抗領域への不純物導入を行なっても良い。
【００２８】
この後、図２に示すように、ＣＶＤ法によりＢＰＳＧによる第１の絶縁膜７を例えば５０００Å程度の膜厚で形成して熱処理により平坦化する。次に、ドライエッチングにより半導体基板表面へのコンタクトホールと薄膜抵抗体のコンタクトホールを同時に形成してスパッタにより金属配線８を例えば２０００〜５０００Å程度の厚さで堆積した後、第１の金属配線８を形成する。
【００２９】
以上説明した手法によって、図２に示すポリシリコン薄膜抵抗体とＮ型ＭＯＳトランジスタを有する半導体装置を製造することができる。
【符号の説明】
【００３０】
１    半導体基板
２    フィールド酸化膜
３    ゲート酸化膜
４    ゲート電極
５    ソース領域
６    ドレイン領域
７    第１の絶縁膜
８    第１の金属配線
９    金属薄膜抵抗体
１０  第２の絶縁膜
１１  第２の金属配線
１２  ポリシリコン層
１３  高濃度ポリシリコン層
１４  ポリシリコン薄膜抵抗体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2013122947.tif 000011
【図１０】
2013122947.tif 000012
【図１１】
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