(57)【要約】【課題】アナログ回路動作で発生するトランジスタ劣化による特性変動を正確に予測できるようにする。【解決手段】半導体集積回路に含まれるトランジスタを抽出した後、抽出されたトランジスタのゲート絶縁膜に印加される電界強度の大きさに基づいて、当該トランジスタに適用するストレスバイアス条件を分類する。次に、前記ストレスバイアス条件の分類に応じて、前記トランジスタの劣化後の特性を求めた後、当該劣化後のトランジスタ特性を用いて、前記半導体集積回路の回路シミュレーションを行う。【選択図】図１
2013004628.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路に含まれるトランジスタを抽出するステップ（ａ）と、
前記ステップ（ａ）で抽出されたトランジスタのゲート絶縁膜に印加される電界強度の大きさに基づいて、当該トランジスタに適用するストレスバイアス条件を分類するステップ（ｂ）と、
前記ステップ（ｂ）での前記ストレスバイアス条件の分類に応じて、前記トランジスタの劣化後の特性を求めるステップ（ｃ）と、
前記ステップ（ｃ）で求めた劣化後のトランジスタ特性を用いて、前記半導体集積回路の回路シミュレーションを行うステップ（ｄ）とを備えていることを特徴とする半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法において、
前記ステップ（ｂ）において、前記ゲート絶縁膜に印加される電界強度の大きさの指標として、第１の電界強度領域、前記第１の電界強度領域よりも小さい第２の電界強度領域、及び前記第２の電界強度領域よりも小さい第３の電界強度領域を設定し、当該各電界強度領域毎に前記ストレスバイアス条件を分類することを特徴とする半導体集積回路の設計方法。
【請求項３】
請求項１又は２に記載の半導体集積回路の設計方法において、
前記ステップ（ｃ）において、前記トランジスタの特性劣化の実測データを用いて、前記劣化後のトランジスタ特性を求めることを特徴とする半導体集積回路の設計方法。
【請求項４】
請求項１又は２に記載の半導体集積回路の設計方法において、
前記ステップ（ｃ）において、前記トランジスタの特性劣化のモデル式を用いて、前記劣化後のトランジスタ特性を求めることを特徴とする半導体集積回路の設計方法。
【請求項５】
請求項４に記載の半導体集積回路の設計方法において、
前記モデル式は、前記トランジスタに前記ストレスバイアス条件の適用を開始してからの累積時間の関数であることを特徴とする半導体集積回路の設計方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路の設計方法において、
前記ステップ（ｃ）において、前記劣化後のトランジスタ特性として、前記トランジスタのしきい値電圧を求めることを特徴とする半導体集積回路の設計方法。
【請求項７】
請求項１〜５のいずれか１項に記載の半導体集積回路の設計方法において、
前記ステップ（ｃ）において、前記劣化後のトランジスタ特性として、前記トランジスタに流れる電流値を求めることを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法、特に、アナログ回路の構成要素であるトランジスタの劣化による特性変動を考慮した半導体集積回路の設計方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の高集積化及び高密度化に伴い、集積回路を構成する素子パターンの微細化は著しい進展を見せてきた。このような状況下で、回路構成素子であるトランジスタの劣化による特性の経時変動が信頼性上の大きな問題となってきた。
【０００３】
トランジスタ劣化により、例えば、しきい値電圧（絶対値）は回路動作時間の増大に従って増大する一方、ドレイン電流（絶対値）は回路動作時間の増大に従って減少する。その結果、回路の遅延時間は動作時間の増大に従って増大するので、半導体集積回路内又は外部との間での入出力信号に動作タイミングエラーが生じ、さらには、半導体集積回路が組み込まれているシステム全体に誤動作が生じてしまう。
【０００４】
そこで、半導体集積回路の設計においては、トランジスタ劣化による特性変動が生じても、回路の入出力信号の動作速度やタイミングに問題が起こらないように、設計マージンを確保する必要がある。
【０００５】
しかしながら、最近の半導体集積回路の素子パターンの微細化に伴い、トランジスタ劣化による特性変動は生じやすくなってきていると共に、設計マージンについては減少を強いられている。従って、トランジスタ劣化による特性変動の予測を組み込んだ回路設計技術が非常に重要になってきた。
【０００６】
従来、トランジスタ劣化による特性変動を組み込んだ半導体集積回路の設計方法は、主にロジック回路動作を想定していた。ロジック回路動作では、トランジスタの動作バイアス電圧は一義的に決まり、当該動作バイアス電圧に応じて、トランジスタ劣化は、例えばＮＢＴＩ（Negative Bias Temperature Instability ）劣化及びＨＣ（Hot Carrier ）劣化（例えばChannel Hot Carrier 劣化、Isubmax 劣化（最大基板電流となるストレス条件でのトランジスタ劣化）等に類別される。このようなロジック回路動作を想定したトランジスタ劣化による特性変動については、従来、多くの研究がなされており、様々なモデルも提案されている。
【０００７】
例えば特許文献１には、トランジスタ劣化の１つであるＰＭＯＳ（P-channel Metal Oxide Semiconductor ）トランジスタでのＮＢＴＩ劣化による特性変動を予測に組み込んだ回路設計方法として、トランジスタのＡＣ（交流）動作におけるパルス休止中のゲート電圧非印加時に発生するＮＢＴＩ回復現象を考慮に入れて、トランジスタ特性変動のシミュレーションを行う方法が提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２００４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、アナログ回路に使用されるトランジスタでは、ロジック回路とは異なり、動作バイアス電圧は一義的に決まらない。ロジック回路のトランジスタが主に飽和領域で動作するのに対して、アナログ回路のトランジスタは線形領域で動作する。そのため、アナログ回路で動作するトランジスタには中間的なバイアスが印加されるので、ゲート、ソース、ドレイン及び基板の各端子の電位が互いに異なる状態で動作するモードが支配的になる。また、アナログ回路には多種多様なサイズのトランジスタが組み込まれていると共に、アナログ回路動作は、トランジスタの線形領域特性やノイズ等の影響を受け易い。
【００１０】
このようなアナログ回路に使用されるトランジスタにおいては、ロジック回路での一義的なバイアス電圧を想定した従来の劣化モデルを用いた特性変動の予測方法を単純に適用することはできない。例えば特許文献１に開示された方法を使用したとしても、アナログ回路に使用されるトランジスタの劣化による特性変動を正確に予測することは困難である。トランジスタの劣化による特性変動を正確に予測できないと、トランジスタ劣化による特性変動に対して、回路動作を保証する設計マージンを適正に確保できなくなる危険性がある。
【００１１】
具体的には、トランジスタ劣化による特性変動を過大に評価してしまった場合、必要以上に大きい設計マージンを確保しようとして、トランジスタ寸法の増大、さらには、チップ面積の増大を引き起こしてしまう。一方、トランジスタ劣化による特性変動を過小に評価してしまった場合、本来必要とされるマージンよりも小さい設計マージンで回路設計を行ってしまい、半導体集積回路装置の寿命の短縮又は歩留まりの低下を引き起こしてしまう。
【００１２】
前記に鑑み、本発明は、アナログ回路動作で発生するトランジスタ劣化による特性変動を正確に予測できる半導体集積回路の設計方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本発明に係る半導体集積回路の設計方法は、半導体集積回路に含まれるトランジスタを抽出するステップ（ａ）と、前記ステップ（ａ）で抽出されたトランジスタのゲート絶縁膜に印加される電界強度の大きさに基づいて、当該トランジスタに適用するストレスバイアス条件を分類するステップ（ｂ）と、前記ステップ（ｂ）での前記ストレスバイアス条件の分類に応じて、前記トランジスタの劣化後の特性を求めるステップ（ｃ）と、前記ステップ（ｃ）で求めた劣化後のトランジスタ特性を用いて、前記半導体集積回路の回路シミュレーションを行うステップ（ｄ）とを備えている。
【００１４】
本発明に係る半導体集積回路の設計方法において、前記ステップ（ｂ）において、前記ゲート絶縁膜に印加される電界強度の大きさの指標として、第１の電界強度領域、前記第１の電界強度領域よりも小さい第２の電界強度領域、及び前記第２の電界強度領域よりも小さい第３の電界強度領域を設定し、当該各電界強度領域毎に前記ストレスバイアス条件を分類してもよい。
【００１５】
本発明に係る半導体集積回路の設計方法において、前記ステップ（ｃ）において、前記トランジスタの特性劣化の実測データを用いて、前記劣化後のトランジスタ特性を求めてもよい。
【００１６】
本発明に係る半導体集積回路の設計方法において、前記ステップ（ｃ）において、前記トランジスタの特性劣化のモデル式を用いて、前記劣化後のトランジスタ特性を求めてもよい。ここで、前記モデル式は、前記トランジスタに前記ストレスバイアス条件の適用を開始してからの累積時間の関数であってもよい。
【００１７】
本発明に係る半導体集積回路の設計方法において、前記ステップ（ｃ）において、前記劣化後のトランジスタ特性として、前記トランジスタのしきい値電圧を求めてもよい。
【００１８】
本発明に係る半導体集積回路の設計方法において、前記ステップ（ｃ）において、前記劣化後のトランジスタ特性として、前記トランジスタに流れる電流値を求めてもよい。
【発明の効果】
【００１９】
本発明によれば、アナログ回路に含まれるトランジスタのゲート絶縁膜に印加される電界強度の大きさに基づいて、当該トランジスタに適用するストレスバイアス条件を分類し、当該ストレスバイアス条件の分類に応じて、劣化後のトランジスタ特性を求めることが可能となる。このため、従来の一義的なバイアス電圧を想定したトランジスタ劣化による特性変動の予測を行う場合と比べて、劣化後のトランジスタ特性を正確に予測できるので、回路動作を保証する設計マージンを適正に確保することができる。従って、トランジスタ寸法の増大、つまりはチップ面積の増大を防止することができると共に、半導体集積回路装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、一実施形態に係る半導体集積回路の設計方法のフローチャートである。
【図２】図２は、一実施形態に係る半導体集積回路の設計方法において、アナログ回路内のトランジスタに適用されるストレスバイアス条件をゲート絶縁膜電界強度の大きさに基づいて分類した様子の一例を模式的に示す図である。
【図３】図３は、一実施形態に係る半導体集積回路の設計方法において考慮した、中間電界領域のストレスバイアス条件でのトランジスタ特性変動を示す図である。
【図４】図４（ａ）は、一実施形態に係る半導体集積回路の設計方法の適用対象となる、ＰＭＯＳトランジスタを用いた差動対回路の等価回路図であり、図４（ｂ）は、図４（ａ）に示すトランジスタＭ１及びＭ２の入力電圧とトランジスタＭ１及びＭ２に流れる電流との関係を示す図であり、図４（ｃ）は、トランジスタＭ１及びＭ２の入力電圧と図４（ａ）に示す点Ｐでの電圧Ｖｐとの関係を示す図であり、図４（ｄ）は、トランジスタＭ１及びＭ２の入力電圧と図４（ａ）に示す差動対回路の出力電圧との関係を示す図である。
【図５】図５は、比較例に係る半導体集積回路の設計方法のフローチャートである。
【図６】図６は、比較例に係る半導体集積回路の設計方法において考慮した、ロジック回路動作でトランジスタに印加されるストレスバイアス電圧とトランジスタ劣化との関係を模式的に示す図である。
【図７】図７は、比較例に係る半導体集積回路の設計方法において考慮した、ロジック回路のＤＣ（直流）動作におけるトランジスタ劣化の一例であるＮＢＴＩ劣化による特性変動を示す図である。
【図８】図８は、一実施形態に係る半導体集積回路の設計方法の実施に用いられるコンピュータシステムの一例の概略構成を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の一実施形態に係る半導体集積回路の設計方法について、図面を参照しながら説明する。
【００２２】
図１は、本実施形態に係る半導体集積回路の設計方法のフローチャートを示している。また、図８は、本実施形態に係る半導体集積回路の設計方法の実施に用いられるコンピュータシステムの一例の概略構成を示している。ここで、図８に示すコンピュータシステムは、例えば回路シミュレーション等の演算や制御を行う中央演算処理装置（ＣＰＵ）１と、各種シミュレーションモデル及び当該モデルに必要なデータ等を格納したメモリ２と、シミュレーションに必要な条件等のデータを入力する入力部３と、シミュレーションの結果等を出力する出力部４と、ＣＰＵ１、メモリ２、入力部３及び出力部４を相互に接続するバス５とを含む。
【００２３】
まず、ステップＳ１１において、半導体集積回路（以下、対象回路という）の設計を行うと共に対象回路のネットリストを生成し、当該ネットリストを入力部３に入力する。また、対象回路の入出力信号に基づいて対象回路の使用条件を設定し、当該使用条件を入力部３に入力する。
【００２４】
続いて、ステップＳ１２において、半導体集積回路内に組み込まれるトランジスタの検索及び抽出を行う。具体的には、ステップＳ１１で入力したネットリストからトランジスタを検索して抽出する。
【００２５】
次に、ステップＳ１３において、ステップＳ１１で入力した回路使用条件に基づいて、各トランジスタのストレスバイアス条件を抽出する。具体的には、回路使用条件に基づいて、例えばＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis ）シミュレーションを行って、各トランジスタに適用されるストレスバイアス条件を求める。
【００２６】
次に、ステップＳ１４において、トランジスタ劣化による特性変動が無い状態で、対象回路の回路シミュレーションを実施する。
【００２７】
ここで、ステップＳ１４とは並列に、ステップＳ１５において、各トランジスタのゲート絶縁膜に印加される電界強度の大きさ（以下、ゲート絶縁膜電界強度という）に基づいて、各トランジスタに適用されるストレスバイアス条件を分類する。ここで、電界強度の大きさについては、例えばＴＣＡＤ（Technology Computer Aided Design）シミュレーション技術を用いて算出してもよい。
【００２８】
次に、ステップＳ１６において、ゲート絶縁膜電界強度に基づくストレスバイアス条件の分類に応じて、トランジスタ劣化による特性変動のモデル（以下、特性変動モデルという）を入力部３に入力する。このとき、予めメモリ２に記憶されている複数のモデルの中から、ストレスバイアス条件の分類に応じたモデルを選択してもよい。
【００２９】
次に、ステップＳ１７において、ステップＳ１４での回路シミュレーション結果（トランジスタ劣化による特性変動が無い状態での回路シミュレーションの結果）、及び、ステップＳ１６で選択した特性変動モデルを用いて、各トランジスタの特性劣化シミュレーションを行う。ここで、トランジスタの特性を示すパラメータとして、例えば、トランジスタのしきい値電圧、又はトランジスタに流れる電流値等を用いることができる。
【００３０】
次に、ステップＳ１８において、ステップＳ１７で求めた劣化後のトランジスタ特性を用いて、対象回路（トランジスタ劣化による特性変動後の対象回路）の回路シミュレーションを実施する。
【００３１】
次に、ステップＳ１９において、初期のトランジスタ特性及び劣化後のトランジスタ特性のそれぞれについて、回路動作マージンが確保できているかどうかを判定し、判定がＯＫであれば、対象回路は問題無しとして回路設計を終了する。一方、ステップＳ１９での判定がＮＧであれば、回路設計をやり直す。
【００３２】
回路設計をやり直す場合、ステップＳ２０において、信頼性設計余裕度（設計マージン）の修正が可能かどうかを判断し、当該修正が可能であれば、修正後の信頼性設計余裕度に基づいて、初期のトランジスタ特性及び劣化後のトランジスタ特性のそれぞれ（つまりステップＳ１４、Ｓ１７、Ｓ１８のシミュレーション結果）について、ステップＳ１９の回路動作判定をやり直す。一方、ステップＳ２０で信頼性設計余裕度の修正が不可能であると判断された場合には、ステップＳ２１において、回路構成及びトランジスタ寸法等の見直しを行い、その後、ステップＳ１１から再度回路設計をやり直す。
【００３３】
尚、本実施形態においては、ステップＳ１６で、ゲート絶縁膜電界強度に基づくストレスバイアス条件の分類に応じて、トランジスタ劣化による特性変動のモデル（特性変動モデル）を選択し、選択した特性変動モデルを用いて、各トランジスタの特性劣化シミュレーションを行って劣化後のトランジスタ特性を求めた。しかし、これに代えて、ゲート絶縁膜電界強度に基づくストレスバイアス条件の分類に応じて、予め、トランジスタの特性劣化の実測データを求めておき、当該実測データを用いて劣化後のトランジスタ特性を求めてもよい。
【００３４】
以下、前述の図１のフローチャートに示す本実施形態に係る半導体集積回路の設計方法と、図５のフローチャートに示す比較例に係る半導体集積回路の設計方法との相違点について説明する。
【００３５】
図５に示す比較例のフローチャートにおけるステップＳ５１〜Ｓ５４、Ｓ５６〜Ｓ６１では、図１に示す本実施形態のフローチャートにおけるステップＳ１１〜Ｓ１４、Ｓ１６〜Ｓ２１と同様の処理を行う。
【００３６】
すなわち、図１に示す本実施形態のフローチャートと、図５に示す比較例のフローチャートとの相違点は、図５に示す比較例のフローチャートにおいては、図１に示す本実施形態のフローチャートのステップＳ１５、つまり、ゲート絶縁膜電界強度に基づいてストレスバイアス条件を分類する処理が存在しないことである。
【００３７】
具体的には、比較例では、ステップＳ５３で各トランジスタのストレスバイアス条件を抽出した後、ステップＳ５６でトランジスタ劣化による特性変動モデルを入力する際に、当該ストレスバイアス条件の内容に関わらず特性変動モデルを一義的に決める。すなわち、比較例では、ロジック回路動作を想定したトランジスタ劣化による特性変動モデルを入力する。
【００３８】
図６は、ロジック回路動作でトランジスタに印加されるストレスバイアス電圧とトランジスタ劣化との関係を模式的に示している。尚、図６における３つの軸はそれぞれ、ゲート−基板間電圧Ｖｇｂ、ドレイン−基板間電圧Ｖｄｂ、ソース−基板間電圧Ｖｓｂである。また、図６の各軸における「Ｖｒａｔ」は、最大定格電圧（Rating Voltage）を表している。図６に示すように、ロジック回路動作でのトランジスタ劣化は、トランジスタに印加されるストレスバイアス電圧に応じて、ＮＢＴＩ劣化及びＨＣ劣化（具体的にはChannel Hot Carrier （ＨＣ−ＣＨＣ）劣化及びIsubmax （ＨＣ−Isubmax ）劣化）に限定される。
【００３９】
図７は、ロジック回路のＤＣ（直流）動作におけるトランジスタ劣化による特性変動の例として、ＮＢＴＩ劣化による特性変動を示している。図７に示すように、ＰＭＯＳトランジスタのＮＢＴＩ劣化によるしきい値電圧の変動（絶対値（−ΔＶｔｈ））には、ストレス時間（Ｔｉｍｅ）の指数関数依存性が強く現れている。この依存性は、下記（式１）のようにモデル化することができる。
【００４０】
ΔＶｔｈ（ｔ）＝Ｃ1 ×ｔn ・・・（式１）
但し、Ｃ1 及びｎは定数であり、ｔはストレス時間（トランジスタにストレスバイアス電圧の印加を開始してからの累積時間）である。
【００４１】
しかしながら、前述の比較例に係る半導体集積回路の設計方法をアナログ回路設計に適用すると、中間的なゲート絶縁膜電界強度領域（図２の中間電界領域参照）では、トランジスタ劣化による特性変動を過大評価してしまうことになる。このため、過大な劣化量予測に基づいて信頼性を確保することになるので、実際の回路動作に必要とされるよりも過剰な劣化マージンを設定することになり、結果的に、必要以上に大きいトランジスタを配置することになってチップ面積の増大を招いてしまう。
【００４２】
それに対して、本実施形態では、ステップＳ１６でトランジスタ劣化による特性変動モデルを入力する前に、予めステップＳ１３で各トランジスタのストレスバイアス条件を抽出した後、ステップＳ１５でゲート絶縁膜電界強度に基づいてストレスバイアス条件を分類する。このとき、ステップＳ１５でストレスバイアス条件を分類する際に、前もってストレスバイアス条件とゲート絶縁膜電界強度との関係を求めておくと効率的である。例えばＭＯＳ型トランジスタの場合、ゲート絶縁膜電界強度は、ゲートチャネル下不純物濃度（ゲート電極下側のチャネル領域の不純物濃度）、ゲート酸化膜厚さ、ストレスバイアス条件（ゲート電圧、ソース電圧、ドレイン電圧、基板電圧）等によって決まる。通常のＭＯＳ型トランジスタでは、ゲートチャネル下不純物濃度の不均一性等のために、モデル式を用いてゲート絶縁膜電界強度を解析的に求めることは難しいが、例えばＴＣＡＤシミュレーション技術を用いてゲート絶縁膜電界強度を数値解析的に求めることは可能である。
【００４３】
図２は、アナログ回路内のトランジスタに適用されるストレスバイアス条件をゲート絶縁膜電界強度の大きさに基づいて分類した様子の一例を模式的に示している。尚、図２における３つの軸はそれぞれ、ゲート−基板間電圧Ｖｇｂ、ドレイン−基板間電圧Ｖｄｂ、ソース−基板間電圧Ｖｓｂである。また、図２の各軸における「Ｖｒａｔ」は、最大定格電圧を表している。各トランジスタに適用されるストレスバイアス条件に応じてゲート絶縁膜電界強度は変化するが、図２に示すように、本実施形態においては、ゲート絶縁膜電界強度の大きさに基づいて、ストレスバイアス条件を、例えば、（１）高電界領域、（２）中間電界領域、及び（３）低電界領域の３つに分類し、当該各分類毎にトランジスタ劣化による特性変動モデルを定義する。尚、ストレスバイアス条件の分類の仕方（つまり各電界領域の範囲）は、プロセス条件、デバイス構造、回路動作時の周辺温度等に応じて変わる。
【００４４】
図２に示す高電界領域のストレスバイアス条件には、ロジック回路動作におけるＮＢＴＩ劣化が生じる条件（ＮＢＴＩ条件）及びＨＣ−ＣＨＣ劣化が生じる条件（ＨＣ−ＣＨＣ条件）が含まれている（図６参照）。この高電界領域のストレスバイアス条件でのトランジスタ劣化による特性変動においては、図７及び（式１）に示すストレス時間の指数関数依存性が強く現れる。
【００４５】
一方、図２に示す低電界領域のストレスバイアス条件では、トランジスタ劣化による特性変動は小さく、無視できるレベルである。
【００４６】
また、図２に示す中間電界領域のストレスバイアス条件でのトランジスタ特性変動においては、例えば図３に示すように、特性の劣化と良化とがストレス時間に対して変極して現れる。ここで、図３は、中間電界領域のストレスバイアス条件でのアナログ回路動作で発生するトランジスタ特性変動の一例を示している。
【００４７】
以下、前述の中間電界領域のストレスバイアス条件でのトランジスタ特性変動のメカニズムについて説明する。まず、中間電界領域のストレスバイアス条件が適用された直後のトランジスタにおいては、図３に示すように、通常のＮＢＴＩ劣化による特性変動が現れる。その後、ストレス時間（Ｔｉｍｅ）の経過に伴い、ＰＭＯＳトランジスタの場合は電子トラッピングの影響が現れ始めてトランジスタ特性は良化に転じる。この電子トラッピングの発生は、以下に述べるようにゲート電流の影響によるものと考えられている。ゲート電流は、ゲート電極からチャネル領域（基板）へ流れる電子電流成分と、基板側反転層（チャネル領域）からゲート電極へ流れるホール電流成分とからなる。このうち電子電流成分により、ゲート絶縁膜のプロセス工程で予め形成されていたトラップサイトに対して電子トラッピングが発生し、その結果、トランジスタ特性が良化すると考えられている。その後、ストレス時間がさらに経過すると、電子トラッピングは飽和して再びＮＢＴＩ劣化による特性変動が現れる。
【００４８】
前述の中間電界領域のストレスバイアス条件でのトランジスタ特性変動のメカニズムを考慮して、本実施形態においては、中間電界領域のストレスバイアス条件でのトランジスタのしきい値電圧の変動を下記（式２）のようにモデル化する。
【００４９】
ΔＶｔｈ（ｔ）＝Ｃ1 ×ｔn1（但しｔ≦ｔ1 ）
Ｃ2 ×exp(Ｃ3 ×(log(ｔ)−log(ｔ1 )))−Ｃ20（但しｔ1 ≦ｔ≦ｔ2 ）
Ｃ4×ｔn2−Ｃ40（但しｔ2 ≦ｔ）・・・（式２）
ここで、Ｃ1 、ｎ１、Ｃ2 、Ｃ3 、Ｃ20、Ｃ4、ｎ２、Ｃ40、ｔ1 、ｔ2 は定数であり、ｔはストレス時間（トランジスタにストレスバイアス条件の適用を開始してからの累積時間）である。
【００５０】
（式２）では、トランジスタ特性変動の支配的劣化要因に応じて、ストレス時間ｔの範囲を分割している。具体的には、ｔ≦ｔ1 では、（式１）と同様に、ＮＢＴＩ劣化によるトランジスタ特性変動の成分が支配的である。また、ｔ1 ≦ｔ≦ｔ2 では、電子トラッピングによるトランジスタ特性変動の成分が支配的である。さらに、ｔ2 ≦ｔでは、電子トラッピングの成分は飽和して、再びＮＢＴＩ劣化によるトランジスタ特性変動の成分が支配的になる。
【００５１】
また、（式２）の各定数は、プロセス条件、デバイス構造、回路動作時の周辺温度、ストレスバイアス条件（ゲート絶縁膜電界強度）等で決まる。これらの各定数は、プロセス条件、デバイス構造、周辺温度、ゲート絶縁膜電界強度等の各条件毎に測定したデータに対してフィッティングを行うことによって求めることができる。これにより、電子トラッピングによるトランジスタ特性良化の影響を表すことができるので、中間電界領域でのトランジスタ特性変動を正確に表すことができる。
【００５２】
以下、図４（ａ）〜（ｄ）を参照しながら、本実施形態に係る半導体集積回路の設計方法（特に本実施形態の特徴であるゲート絶縁膜電界強度に基づくストレスバイアス条件の分類（図１のステップＳ１５））の一例について、その具体的な手順を説明する。図４（ａ）は、設計対象であるアナログ回路の一例として、ＰＭＯＳトランジスタを用いた差動対回路の等価回路図を示している。
【００５３】
まず、図４（ｂ）に示すように、図４（ａ）に示すトランジスタＭ１及びＭ２の入力電圧Ｖｉｎが電源電圧Ｖｄｄ付近にある場合、トランジスタＭ１及びＭ２はカットオフされて回路に電流は流れない。ここで、図４（ｂ）の縦軸のＩｄ１及びＩｄ２は、トランジスタＭ１及びＭ２に流れる電流を示している。また、図４（ａ）に示すトランジスタＭ３の入力電圧Ｖｂは入力電圧Ｖｉｎとは独立しているが、入力電圧Ｖｂが電源電圧Ｖｄｄ付近にある場合には、トランジスタＭ３がカットオフされて回路に電流は流れない。一方、図４（ｂ）に示すように、入力電圧Ｖｉｎ及びＶｂがそれぞれ、Ｖｄｄ−｜Ｖｔｈ３｜以下になると、回路に電流が流れ始め、各トランジスタＭ１、Ｍ２及びＭ３にはストレスバイアス電圧が印加される。ここで、図４（ｃ）に示すように、図４（ａ）に示す点Ｐでの電圧Ｖｐは、Ｖｉｎ＜Ｖｄｄ−｜Ｖｔｈ３｜ではＶｉｎに対して線形に変化し、Ｖｉｎ＞Ｖｄｄ−｜Ｖｔｈ３｜ではＶｄｄで一定値となる。尚、図４（ｃ）の｜Ｖｇｓ１｜は、Ｖｉｎ＝０ＶのときのＶｐの値であり、点Ｐでは、トランジスタＭ１に印加される電圧（Ｖｇｓ１）の分だけ電位が上昇していることを意味している。また、図４（ｄ）に示すように、トランジスタＭ３が飽和領域に入る電圧（Ｖｄｄ−｜Ｖｔｈ３｜）以下では、図４（ａ）に示す各負荷抵抗Ｒｄには定電流Ｉｓｓ／２が流れるので、出力電圧Ｖｏｕｔ１及びＶｏｕｔ２は、Ｉｓｓ×Ｒｄ／２で一定値となる。
【００５４】
ここで、トランジスタＭ１及びＭ２のしきい値電圧をＶｔｈ１２とし、｜Ｖｔｈ１２｜＜Ｉｓｓ×Ｒｄ／２であるとすると、入力電圧Ｖｉｎが接地点（０Ｖ）付近の電圧である場合には、トランジスタＭ１及びＭ２は線形領域で動作する。すなわち、｜Ｖｔｈ１２｜＜Ｉｓｓ×Ｒｄ／２であり且つ入力電圧Ｖｉｎが接地点（０Ｖ）付近であるストレスバイアス条件では、トランジスタＭ３は飽和動作して前記ストレスバイアス条件は高電界領域のストレスバイアス条件に分類される一方、トランジスタＭ１及びＭ２は線形動作して前記ストレスバイアス条件は中間的電界領域のストレスバイアス条件に分類される。従って、トランジスタＭ３のしきい値電圧の変動モデルとしては、例えば（式１）を用いればよく、トランジスタＭ１及びＭ２のしきい値電圧の変動モデルとしては、例えば（式２）を用いればよい。
【００５５】
尚、以上の説明においては、ＰＭＯＳトランジスタでのＮＢＴＩ劣化による特性変動を想定していたが、ＮＭＯＳ（N-channel Metal Oxide Semiconductor ）トランジスタのＰＢＴＩ（Positive Bias Temperature Instability ）劣化による特性変動の場合でも同様の手法を適用することができる。この場合、中間電界領域のストレスバイアス条件でのトランジスタ特性変動においては、ゲート電流のうち、ゲート電極からチャネル領域（基板）へ流れるホール電流成分により、ゲート絶縁膜のトラップサイトに対してホールトラッピングが発生し、その結果、ＮＭＯＳトランジスタの特性が良化する現象が起こる。
【００５６】
以上に説明したように、本実施形態によれば、アナログ回路に含まれるトランジスタのゲート絶縁膜に印加される電界強度の大きさに基づいて、当該トランジスタに適用するストレスバイアス条件を分類し、当該ストレスバイアス条件の分類に応じて、劣化後のトランジスタ特性を求めることが可能となる。このため、従来の一義的なバイアス電圧を想定したトランジスタ劣化による特性変動の予測を行う場合と比べて、劣化後のトランジスタ特性を正確に予測できるので、回路動作を保証する設計マージンを適正に確保することができる。従って、トランジスタ寸法の増大、つまりはチップ面積の増大を防止することができると共に、半導体集積回路装置の信頼性を向上させることができる。
【産業上の利用可能性】
【００５７】
以上に説明したように、本発明に係る半導体集積回路の設計方法は、アナログ回路動作で発生するトランジスタ劣化による特性変動を正確に予測できるものであり、特に、アナログ回路の構成要素であるトランジスタの劣化による特性変動を考慮した半導体集積回路の設計方法として有用である。
【符号の説明】
【００５８】
１  中央演算処理装置（ＣＰＵ）
２  メモリ
３  入力部
４  出力部
５  バス
Ｓ１１、Ｓ５１  回路ネットリスト及び回路使用条件の入力ステップ
Ｓ１２、Ｓ５２  回路内トランジスタの検索・抽出ステップ
Ｓ１３、Ｓ５３  回路内トランジスタのストレスバイアス条件の抽出ステップ
Ｓ１４、Ｓ５４  トランジスタ特性劣化無しでの回路シミュレーション実施ステップ
Ｓ１５  ゲート絶縁膜電界強度に基づくストレスバイアス条件の分類ステップ
Ｓ１６、Ｓ５６  トランジスタ特性変動モデルの入力ステップ
Ｓ１７、Ｓ５７  トランジスタ特性の劣化シミュレーション実施ステップ
Ｓ１８、Ｓ５８  トランジスタ特性劣化後の回路シミュレーション実施ステップ
Ｓ１９、Ｓ５９  回路動作判定ステップ
Ｓ２０、Ｓ６０  信頼性設計余裕度の修正可否判定ステップ
Ｓ２１、Ｓ６１  回路・トランジスタの見直しステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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