(57)【要約】【課題】磁気記憶素子の加工が容易な半導体磁気記憶装置およびその製造方法を提供する。【解決手段】一の実施形態による半導体磁気記憶装置の製造方法では、半導体基板上に、磁気記憶素子材料と、炭素、ボロン、およびアルミニウムの少なくともいずれかを含有するハードマスク層とを順に形成する。さらに、前記方法では、前記ハードマスク層をマスクとするエッチングにより、前記磁気記憶素子材料から磁気記憶素子を形成する。さらに、前記方法では、前記磁気記憶素子の形成後に、前記ハードマスク層を除去し、前記ハードマスク層の除去後に、前記磁気記憶素子上に上部電極を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、磁気記憶素子材料と、炭素、ボロン、およびアルミニウムの少なくともいずれかを含有するハードマスク層とを順に形成し、
前記ハードマスク層をマスクとするエッチングにより、前記磁気記憶素子材料から磁気記憶素子を形成し、
前記磁気記憶素子の形成後に、前記ハードマスク層を除去し、
前記ハードマスク層の除去後に、前記磁気記憶素子上に上部電極を形成する、
半導体磁気記憶装置の製造方法であって、
前記磁気記憶素子の形成後に、前記磁気記憶素子と前記ハードマスク層の側面に保護膜を形成し、
前記保護膜の形成後に、前記ハードマスク層を除去することで、前記磁気記憶素子上に前記保護膜で囲まれた穴を形成し、
前記上部電極は、前記穴の内部に形成された第１部分と、前記穴と前記保護膜との上部に形成され、前記第１部分と同じ電極材料で形成された第２部分とを有し、
前記ハードマスク層は、ダイヤモンド層、ダイヤモンドライクカーボン層、窒化ボロン層、酸化アルミニウム層、または窒化アルミニウム層であり、
前記ハードマスク層のビッカース硬度は、１０００以上である、
半導体磁気記憶装置の製造方法。
【請求項２】
半導体基板上に、磁気記憶素子材料と、炭素、ボロン、およびアルミニウムの少なくともいずれかを含有するハードマスク層とを順に形成し、
前記ハードマスク層をマスクとするエッチングにより、前記磁気記憶素子材料から磁気記憶素子を形成し、
前記磁気記憶素子の形成後に、前記ハードマスク層を除去し、
前記ハードマスク層の除去後に、前記磁気記憶素子上に上部電極を形成する、
半導体磁気記憶装置の製造方法。
【請求項３】
前記磁気記憶素子の形成後に、前記磁気記憶素子と前記ハードマスク層の側面に保護膜を形成し、
前記保護膜の形成後に、前記ハードマスク層を除去することで、前記磁気記憶素子上に前記保護膜で囲まれた穴を形成する、
請求項２に記載の半導体磁気記憶装置の製造方法。
【請求項４】
前記上部電極は、前記穴の内部に形成された第１部分と、前記穴と前記保護膜との上部に形成され、前記第１部分と同じ電極材料で形成された第２部分とを有する、請求項３に記載の半導体磁気記憶装置の製造方法。
【請求項５】
前記ハードマスク層は、ダイヤモンド層、ダイヤモンドライクカーボン層、窒化ボロン層、酸化アルミニウム層、または窒化アルミニウム層である、請求項２から４のいずれか１項に記載の半導体磁気記憶装置の製造方法。
【請求項６】
前記ハードマスク層のビッカース硬度は、１０００以上である、請求項２から５のいずれか１項に記載の半導体磁気記憶装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上に形成された磁気記憶素子と、
前記磁気記憶素子上に形成された上部電極の第１部分と、
前記磁気記憶素子と前記第１部分の側面に形成された保護膜と、
前記第１部分と前記保護膜との上部に形成され、前記第１部分と同じ電極材料で形成された前記上部電極の第２部分と、
を備える半導体磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体磁気記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＴＪ（Magnetic Tunnel Junction）素子を備えるＭＲＡＭ（Magnetic Random Access Memory）の研究開発が活発に行われている。ＭＴＪ素子を形成する際、化学エッチングを利用すると磁性材料の腐食や熱劣化が生じるため、物理エッチングが一般に利用される。しかしながら、物理エッチングには、ＳｉＯ２膜やＳｉＮ膜などのハードマスク層を除去しにくいという問題がある。そのため、ＭＴＪ素子を形成する際には、ハードマスク層として、電極材料に転用可能な金属導電層（例えばＴｉＮ層やＴａ層）を使用し、その後、残存したハードマスク層を上部電極の一部として使用している。しかしながら、金属導電層は一般に軟質であるため、その加工が困難であるという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３０５６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
磁気記憶素子の加工が容易な半導体磁気記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態による半導体磁気記憶装置の製造方法では、半導体基板上に、磁気記憶素子材料と、炭素、ボロン、およびアルミニウムの少なくともいずれかを含有するハードマスク層とを順に形成する。さらに、前記方法では、前記ハードマスク層をマスクとするエッチングにより、前記磁気記憶素子材料から磁気記憶素子を形成する。さらに、前記方法では、前記磁気記憶素子の形成後に、前記ハードマスク層を除去し、前記ハードマスク層の除去後に、前記磁気記憶素子上に上部電極を形成する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体磁気記憶装置の構造を示す断面図である。
【図２】第１実施形態の変形例の半導体磁気記憶装置の構造を示す断面図である。
【図３】第１実施形態の半導体磁気記憶装置の製造方法を示す断面図(1/4)である。
【図４】第１実施形態の半導体磁気記憶装置の製造方法を示す断面図(2/4)である。
【図５】第１実施形態の半導体磁気記憶装置の製造方法を示す断面図(3/4)である。
【図６】第１実施形態の半導体磁気記憶装置の製造方法を示す断面図(4/4)である。
【図７】第２実施形態の半導体磁気記憶装置の構造を示す断面図である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体磁気記憶装置の構造を示す断面図である。図１の半導体磁気記憶装置は、ＭＲＡＭとなっている。
【０００９】
図１の半導体磁気記憶装置は、半導体基板１０１と、層間絶縁膜１１１〜１１３と、コンタクトプラグ１２１と、下部電極１２２と、ＭＴＪ素子１２３と、上部電極１２４と、ビアプラグ１２５と、保護膜１３１とを備えている。
【００１０】
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。
【００１１】
層間絶縁膜１１１〜１１３は、半導体基板１０１上に順に積層されている。層間絶縁膜１１１〜１１３は、例えばシリコン酸化膜である。
【００１２】
コンタクトプラグ１２１は、層間絶縁膜１１１内に形成されている。コンタクトプラグ１２１は、例えばＷ（タングステン）プラグである。図１のコンタクトプラグ１２１は、例えば、半導体基板１０１上のトランジスタに電気的に接続されたビット線コンタクトである。
【００１３】
下部電極１２２は、層間絶縁膜１１２内においてコンタクトプラグ１２１上に形成されている。下部電極１２２は例えば、ＴｉＮ（窒化チタン）層、Ｔａ（タンタル）層、またはＷ層である。
【００１４】
ＭＴＪ素子１２３は、本開示の磁気記憶素子の例であり、層間絶縁膜１１２内において下部電極１２２上に形成されている。ＭＴＪ素子の例としては、記憶層、バリア層、参照層が下から順に積層されたボトム記憶層型素子と、参照層、バリア層、記憶層が下から順に積層されたトップ記憶層型素子が挙げられる。例えば、ボトム記憶層型素子では、下地層、記憶層、バリア層、参照層、中間層、シフト調整層、キャップ層が下から順に積層され、トップ記憶層型素子では、下地層、シフト調整層、中間層、参照層、バリア層、記憶層、キャップ層が下から順に積層されている。
【００１５】
上部電極１２４は、層間絶縁膜１１２、１１３内においてＭＴＪ素子１２３上に形成されている。上部電極１２４は、層間絶縁膜１１２内に形成された第１部分Ｐ1と、層間絶縁膜１１３内に形成された第２部分Ｐ2とを有している。本実施形態では、第１部分Ｐ1と第２部分Ｐ2が、同じ電極材料で形成されている。この電極材料の例としては、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮなどが挙げられる。
【００１６】
ビアプラグ１２５は、層間絶縁膜１１３内において上部電極１２４の第２部分Ｐ2上に形成されている。ビアプラグ１２５は例えば、Ｃｕ（銅）ダマシンプラグである。
【００１７】
保護膜１３１は、下部電極１２２と、ＭＴＪ素子１２３と、上部電極１２４の第１部分Ｐ1の側面に形成されている。保護膜１３１は例えば、シリコン窒化膜（ＳｉＮ）、ボロン窒化膜（ＢＮ）、アルミニウム窒化膜（ＡｌＮ）などの絶縁性窒化膜であり、層間絶縁膜１１２から出る酸素や水の拡散を防止する作用がある。なお、上部電極１２４の第２部分Ｐ2は、上部電極１２４の第１部分Ｐ1と保護膜１３１の上部に形成されている。
【００１８】
一般的なＭＲＡＭでは、第１部分Ｐ1は、ハードマスク層であり、第２部分Ｐ2は、ハードマスク層とは別の材料で形成された電極層である。一方、本実施形態では、第１部分Ｐ1は、ハードマスク層ではなく、第２部分Ｐ2は、第１部分Ｐ1と同じ材料で形成された電極層である。このような上部電極１２４を形成する方法については、後述する。
【００１９】
図２は、第１実施形態の変形例の半導体磁気記憶装置の構造を示す断面図である。
【００２０】
図２(ａ)は、図１と同様に、ＭＴＪ素子１２３上に形成された上部電極１２４を示している。上部電極１２４には、ビアプラグ１２５を形成する際の合わせずれ防止やＭＴＪ素子１２３へのダメージ低減といった作用や、ビアプラグ１２５を形成する際のエッチングストッパという役割がある。図２(ａ)では、ビアプラグ１２５は、ＭＴＪ素子１２３からずれた位置に形成されているが、上部電極１２４を通じてＭＴＪ素子１２３と電気的に接続されている。
【００２１】
図２(ｂ)は、図１と同様に、下部電極１２２上に形成されたＭＴＪ素子１２３を示している。下部電極１２２には、コンタクトプラグ１２１の上面の凹凸や、コンタクトプラグ１２１の上面と層間絶縁膜１１１の上面との段差を緩和する役割がある。図２(ｂ)では、ＭＴＪ素子１２３は、コンタクトプラグ１２１からずれた位置に形成されているが、下部電極１２２を通じてコンタクトプラグ１２１と電気的に接続されている。
【００２２】
図２(ｃ)は、下部電極１２２と上部電極１２４を同時にエッチング加工して形成される中間プラグ型のＭＴＪ素子構造を示している。図２(ｃ)では、下部電極１２２と上部電極１２４の側面が、保護膜１３１と同様の作用を有する保護膜１３２で覆われている。中間プラグ型には、下部電極１２２と上部電極１２４を同時に加工できるため、工程数を削減できるという利点がある。
【００２３】
なお、本実施形態の下部電極１２２は、図２(ａ)〜図２(ｃ)に示すように、コンタクトプラグ１２１上に形成された第１部分Ｐ3と、第１部分Ｐ3上に形成され、第１部分Ｐ3よりも面積が小さい第２部分Ｐ4とを有していてもよい。
【００２４】
（１）第１実施形態の半導体磁気記憶装置の製造方法
次に、図３〜図６を参照して、第１実施形態の半導体磁気記憶装置の製造方法について説明する。
【００２５】
図３〜図６は、第１実施形態の半導体磁気記憶装置の製造方法を示す断面図である。
【００２６】
まず、図３(ａ)に示すように、層間絶縁膜１１１およびコンタクトプラグ１２１上に、下部電極１２２の材料（下部電極材料）を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing）により、下部電極材料１２２の表面を平坦化する。ＣＭＰ後の下部電極材料１２２の膜厚は、例えば３〜５０ｎｍである。
【００２７】
次に、図３(ａ)に示すように、下部電極材料１２２上に、ＭＴＪ素子１２３の材料（ＭＴＪ素子材料）と、ハードマスク層２０１と、レジスト膜２０２を順に形成する。ＭＴＪ素子材料１２３とハードマスク層２０１との間には、ハードマスク層２０１の加工用のエッチングストッパ層を形成してもよい。エッチングストッパ層の材料は例えば、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）などの貴金属である。エッチングストッパ層の膜厚は、例えば１〜２０ｎｍである。
【００２８】
本実施形態のハードマスク層２０１は、Ｃ（炭素）、Ｂ（ボロン）、およびＡｌ（アルミニウム）の少なくともいずれかを含有しており、その結果、ビッカース硬度が１０００以上の硬質層となっている。このようなハードマスク層２０１の例としては、ダイヤモンド層（5000〜8000）、ダイヤモンドライクカーボン層（3000〜5000）、窒化ボロン層（4500〜4700）、酸化アルミニウム層（1400〜1800）、窒化アルミニウム層（1000〜1500）などが挙げられる。カッコ内の数字は、これらの層のビッカース硬度を示す。
【００２９】
本実施形態のハードマスク層２０１には、第１に、ハードマスク層２０１が硬質であるため、その加工が容易であるという利点がある。第２に、ハードマスク層２０１を物理エッチング以外の方法で除去できるため、ＭＴＪ素子１２３の形成後にハードマスク層２０１を除去しやすいという利点がある。このような方法の例としては、アッシングや、アルカリ処理による化学エッチングが挙げられる。アルカリ処理による化学エッチングには、酸による化学エッチングに比べ、ＭＴＪ素子１２３の磁性材料への悪影響が少ないという利点がある。
【００３０】
次に、図３(ｂ)に示すように、フォトリソグラフィにより、レジスト膜２０２をパターニングする。次に、図３(ｃ)に示すように、レジスト膜２０２をマスクとするエッチングにより、ハードマスク層２０１を加工し、さらに、ハードマスク層２０１をマスクとするエッチングにより、ＭＴＪ素子材料１２３と下部電極材料１２２を加工する。その結果、ＭＴＪ素子１２３と下部電極１２２が形成される。なお、本実施形態では、ハードマスク層２０１、ＭＴＪ素子材料１２３、下部電極材料１２２の加工を、物理エッチングにより行う。
【００３１】
次に、図４(ａ)に示すように、層間絶縁膜１１１上の全面に保護膜１３１を形成する。その結果、下部電極１２２の側面と、ＭＴＪ素子１２３の側面と、ハードマスク層２０１の側面および上面が、保護膜１３１で覆われる。なお、保護膜１３１の膜質や拡散防止性能を向上させるため、保護膜１３１は２５０℃以上の温度で形成することが好ましい。
【００３２】
次に、図４(ｂ)に示すように、層間絶縁膜１１１上の全面に、次層の層間絶縁膜１１２を形成する。次に、図４(ｃ)に示すように、ＣＭＰにより、層間絶縁膜１１２の表面を平坦化する。なお、図４(ｃ)のＣＭＰでは、ハードマスク層２０１は露出させない。
【００３３】
次に、図５(ａ)に示すように、ＲＩＥ（Reactive Ion Etching）により、層間絶縁膜１１２をエッチバックする。このエッチバックは、図５(ｂ)に示すように、ハードマスク層２０１の上面が露出するまで継続する。
【００３４】
次に、図５(ｃ)に示すように、ハードマスク層２０１を除去する。ハードマスク層２０１の除去方法の例としては、アッシングやアルカリ処理が挙げられる。例えば、ハードマスク層２０１がダイヤモンド層やダイヤモンドライクカーボン層の場合には、Ｏ２アッシングで除去可能である。また、ハードマスク層２０１が酸化アルミニウム層（Ａｌ２Ｏ３）の場合には、アルカリ処理で除去可能である。ハードマスク層２０１を除去することで、ＭＴＪ素子１２３上には、保護膜１３１で囲まれた穴Ｈが形成される。
【００３５】
なお、ハードマスク層２０１の材料として、酸化アルミニウムや窒化アルミニウムなどの、シリコンよりも相対感度係数が低い材料を使用した場合、上記のエッチバックを、ＳＩＭＳ検出感度が高くＳＩＭＳが搭載されたイオンビームエッチング装置で行うことで、残膜制御性の向上が期待できる。
【００３６】
次に、図６(ａ)に示すように、層間絶縁膜１１２上の全面に、上部電極１２４の材料（上部電極材料）を形成する。次に、図６(ｂ)に示すように、上部電極材料１２４を加工する。その結果、ＭＴＪ素子１２３上に上部電極１２４が形成される。上部電極１２４は、穴Ｈの内部に形成された第１部分Ｐ1と、穴Ｈと保護膜１３１との上部に形成され、第１部分Ｐ1と同じ電極材料で形成された第２部分Ｐ2とを有している。
【００３７】
その後、本実施形態では、図１の層間絶縁膜１１３やビアプラグ１２５が形成され、さらに、種々の層間絶縁膜、ビアプラグ、配線層などが形成される。このようにして、図１の半導体磁気記憶装置が製造される。
【００３８】
（２）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００３９】
一般的なＭＲＡＭでは、ハードマスク層として、電極材料に転用可能な金属導電層を使用する。しかしながら、金属導電層は一般に軟質であるため、このようなＭＲＡＭには、ハードマスク層や、このハードマスク層を備えるＭＴＪ素子の加工が困難であるという問題がある。
【００４０】
一方、本実施形態のハードマスク層２０１は、炭素（Ｃ）、ボロン（Ｂ）、およびアルミニウム（Ａｌ）の少なくともいずれかを含有しており、その結果、ハードマスク層２０１が硬質層となっている。
【００４１】
このように、本実施形態によれば、硬質のハードマスク層２０１を提供できるため、ハードマスク層２０１を容易に加工することができる。また、本実施形態によれば、上述の例のように、アッシングやアルカリ処理のような物理エッチング以外の方法で除去可能なハードマスク層２０１を提供できるため、ＭＴＪ素子１２３の形成後にハードマスク層２０１を容易に除去することができる。
【００４２】
また、一般的なＭＲＡＭでは、上部電極が、ハードマスク層と、その他の電極層とを含む積層膜となる。この場合、ハードマスク層上に電極層を積層する前に、ハードマスク層の表面の酸化膜を除去する工程が必要となる。これに対し、本実施形態によれば、上部電極１２４の第１部分Ｐ1と第２部分Ｐ2を同一の電極材料で同時に形成できるため、このような酸化膜除去工程を行わずに済むことが可能となる。
【００４３】
なお、本実施形態では、ハードマスク層２０１の例として、ダイヤモンド層、ダイヤモンドライクカーボン層、窒化ボロン層、酸化アルミニウム層、窒化アルミニウム層を例示したが、ハードマスク層２０１は、Ｃ、Ｂ、Ａｌの少なくともいずれかを含有するその他の層としてもよい。
【００４４】
また、本実施形態のハードマスク層２０１のビッカース硬度は、加工の容易性の観点から１０００以上であることが望ましいが、１０００未満でも十分に加工の容易性が確保できるプロセス条件下でＭＴＪ素子を加工する場合には、ビッカース硬度が１０００未満であってもよい。
【００４５】
また、本実施形態では、ハードマスク層２０１として、導体層、半導体層、絶縁層のいずれを使用してもよい。
【００４６】
（第２実施形態）
図７は、第２実施形態の半導体磁気記憶装置の構造を示す断面図である。
【００４７】
図７では、下部電極１２２が形成されておらず、ＭＴＪ素子１２３がコンタクトプラグ１２１上に直接形成されている。このような構造は、例えば、コンタクトプラグ１２１の上面の凹凸や、コンタクトプラグ１２１の上面と層間絶縁膜１１１の上面との段差が小さい場合に適用可能である。
【００４８】
本実施形態の半導体磁気記憶装置は、図３〜図６に示す工程において、下部電極材料１２２を形成する工程や、下部電極材料１２２を加工する工程を省略することで製造可能である。本実施形態によれば、これらの工程を省略することで、半導体磁気記憶装置の製造に要する工程数を削減することが可能となる。
【００４９】
なお、本実施形態の上部電極１２４は、図２(ａ)〜図２(ｃ)に示す上部電極１２４に置き換えてもよい。
【００５０】
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００５１】
１０１：半導体基板、１１１〜１１３：層間絶縁膜、
１２１：コンタクトプラグ、１２２：下部電極、１２３：ＭＴＪ素子、
１２４：上部電極、１２５：ビアプラグ、１３１、１３２：保護膜、
２０１：ハードマスク層、２０２：レジスト膜
【図１】
2013187250.tif 000003
【図２】
2013187250.tif 000004
【図３】
2013187250.tif 000005
【図４】
2013187250.tif 000006
【図５】
2013187250.tif 000007
【図６】
2013187250.tif 000008
【図７】
2013187250.tif 000009