(57)【要約】【課題】電源能力以上に電流を引き抜かれ、電源電圧が下降した場合に、電源電圧を一定値以下にならないように制御することができる。【解決手段】電源能力の最大値以上に電流を引き抜いたときに電源電圧が低下する電源を備えた電源回路において、入力電圧を所定の基準電圧と比較する電圧比較手段であって、上記電源能力の最大値以上に電流を引き抜いたときに、上記電源電圧が低下するときに、当該入力電圧が所定の電圧以下にならないように入力電源の電流を制御する電圧比較手段を備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
電源能力の最大値以上に電流を引き抜いたときに電源電圧が低下する電源を備えた電源回路において、
入力電圧を所定の基準電圧と比較する電圧比較手段であって、上記電源能力の最大値以上に電流を引き抜いたときに、上記電源電圧が低下するときに、当該入力電圧が所定の電圧以下にならないように入力電源の電流を制御する電圧比較手段を備えたことを特徴とする電源回路。
【請求項２】
上記電圧比較手段の出力電圧に基づいて、上記電源回路の制限電流回路の入力の基準電圧を制御する第１の制御回路をさらに備えたことを特徴とする請求項１記載の電源回路。
【請求項３】
上記電源電圧が一定電圧以下になったときに、上記電源電圧が一定電圧以上になるまで、上記電源から電流を引き抜く経路に挿入されたスイッチング素子をオフするように制御する第２の制御回路をさらに備えたことを特徴とする請求項１又は２記載の電源回路。
【請求項４】
上記電圧比較手段は、アナログ差動増幅器であることを特徴とする請求項１乃至３のうちのいずれか１つに記載の電源回路。
【請求項５】
請求項１乃至４のうちのいずれか１つに記載の電源回路を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば携帯電話機などの電子機器のレギュレータ回路などの電源回路及びそれを用いた電子機器に関する。
【背景技術】
【０００２】
ＵＳＢ（Universal Serial Bus）用電源、ＡＣアダプタを電源とする充電ＩＣ回路やレギュレータ回路、ＤＣＤＣコンバータなどの電源回路では、電源能力以上に電流を引き抜くと、電源電圧が降下するという問題点が知られている。例えば電源能力以上の電流を引く抜くことを防止するために、電流制限回路があるが、制限電流値よりも、電源能力が低い場合、電源電圧が下降してしまう。その場合、次のような現象が発生する。
【０００３】
電源能力以上に電源から電流が引き抜かれると、電源電圧が下降して、充電ＩＣ回路の低電圧誤動作防止機能（Under Voltage Lock Out;以下、ＵＶＬＯという。）が動作し、電池やシステム負荷への電流供給がオフになり、電源電圧が上昇する。その後、ＵＶＬＯが解除され、電池やシステムへの電流が供給される。このとき、電源能力以上に電流が電源から引き抜かれ、電源電圧が下降してＵＶＬＯが動作し、電池やシステム負荷への電流供給がオフになり、電源電圧が上昇する。その後、ＵＶＬＯが解除され、電池やシステムへの電流が供給される。以上の動作が繰り返され、発振現象が発生する。
【０００４】
この現象を回避するために、電源電圧が下降したら、電流制限設定値を段階的に下げて、電源電圧が下降しない電流制限設定値に再設定するという方法が提案されている。また、電流制限設定値を段階的に上げて、電源電圧が下降したら、その時の電流制限設定値付近に制限電流を設定するという方法も提案されている。ここで、電源能力は「電源電圧が下降しない最大の電流値」を意味する。
【０００５】
図１は第１の従来例に係る一般的なレギュレータ回路の構成を示す回路図である。図１において、入力端子Ｔ１に例えばリチウムイオン電池であるＶＢＵＳ電源３０が接続され、出力端子Ｔ２にはシステム負荷４０が接続され、Ｔ３は接地端子である。当該レギュレータ回路は、３個のオペアンプ１１，１２，１３と、それぞれ基準電圧ＶＲＥＦ１，ＶＲＥＦ２を有する基準電圧源２１，２２と、ＭＯＳトランジスタＭ１〜Ｍ５と、抵抗Ｒ０〜Ｒ６とを備えて構成される。オペアンプ１２及びその周辺回路は、電圧Ｖｓｙｓを一定電圧に保持するように動作する。その一定電圧は次式で表される。
【０００６】
［数１］
Ｖｓｙｓ＝ＶＲＥＦ２×（Ｒ６＋Ｒ５）／Ｒ５      （１）
【０００７】
オペアンプ１１及びその周辺回路は、ＭＯＳトランジスタＭ１のドイン電位と、ＭＯＳトランジスタＭ４のドレイン電位とが同じ電位になるように制御する。オペアンプ１３及びその周辺回路は、（ＭＯＳトランジスタＭ４及びＭ１とからなるカレントミラー回路のＭＯＳトランジスタＭ１に流れる電流）×Ｒ１が基準電圧ＶＲＥＦ１よりも大きくなったときに、オペアンプ１３の出力端子に接続されているＭＯＳトランジスタＭ２のゲート電圧を制御することにより、ＭＯＳトランジスタＭ１のゲート電圧を制御し、このときの電流値以上にＭＯＳトランジスタＭ１に電流が流れないように制御する。ここで、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ４とはカレントミラー回路を構成しているので、ＭＯＳトランジスタＭ１の電流を一定値以上流れなくするということは、ＭＯＳトランジスタＭ４の電流も一定値以上流れなくするように動作する。ここで、次式を得る。
【０００８】
［数２］
ミラー比＝（Ｍ４のＷ／Ｌ）／（Ｍ１のＷ／Ｌ）      （２）
［数３］
（Ｍ４に流れる電流Ｉｄｓ）
＝ミラー比×（Ｍ１に流れる電流Ｉｄｓ）      （３）
【０００９】
ここで、Ｗ／ＬはＭＯＳトランジスタのゲート幅とゲート長のサイズ比である。従って、ＭＯＳトランジスタＭ１に流れる電流Ｉｄｓは＝ＶＲＥＦ１／Ｒ１以上の電流は流れないように動作する。すなわち、ＭＯＳトランジスタＭ４に流れる電流Ｉｄｓは、ミラー比×（Ｍ１に流れる電流Ｉｄｓ）＝ミラー比×ＶＲＥＦ１／Ｒ１以上の電流は流れないように動作する。ここで、制限電流値は次式で表される。
【００１０】
［数４］
(Ｍ４に流れる電流Ｉｄｓ）
＝ミラー比×（Ｍ１に流れる電流Ｉｄｓ）
＝ミラー比×ＶＲＥＦ１／Ｒ１      （４）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
次いで、第２の従来例に係る「電源電圧が下降したら、電流制限設定値を段階的に下げて、電源電圧が下降しない電流制限設定値に再設定し」、もしくは「電流制限設定値を段階的に上げて、電源電圧が下降したら、電源電圧が下降しない電流制限設定値に制限値を設定する」方法について以下に説明する。
【００１２】
図２は第２の従来例に係るレギュレータ回路の構成を示す回路図である。図３は図２のレギュレータ回路に用いられるＶＢＵＳ電源３０の電流Ｉｂｕｓに対する電圧ＶＢＵＳ特性を示すグラフであり、図４は図２のレギュレータ回路においてＶＢＵＳ電源３０の電源能力を上回る電流が当該電源から引き抜かれたときの動作を示す各値のタイミングチャートである。ここで、図４において、Ｉｂｕｓは、ＶＢＵＳ電源３０から引き抜かれる電流をいう。
【００１３】
第２の従来例に係るレギュレータ回路は、図２に示すように、４個のオペアンプ１１，１２，１３，１４と、それぞれ基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３を有する基準電圧源２１，２２，２３と、ＭＯＳトランジスタＭ１〜Ｍ５と、抵抗Ｒ０〜Ｒ６と、ロジック回路１５と、ＤＡ変換器１６とを備えて構成される。次いで、図２乃至図４を参照して、「電源電圧ＶＢＵＳが下降したら、電流制限設定値を段階的に下げて、電源電圧が下降しない電流制限設定値に再設定」する方法について以下に説明する。
【００１４】
まず最初に、電流制限設定値を１Ａに設定し、その後、電流Ｉｂｕｓが電源能力以上に増加し、電圧ＶＢＵＳが電圧しきい値Ｖｔｈの４．６Ｖ以下に垂下したら、段階的に電流制限設定値を下げていく。電流制限設定値が電流Ｉｂｕｓ以下になれば、電流Ｉｂｕｓが制限され、電源電圧ＶＢＵＳが上昇していく。電源電圧ＶＢＵＳが電圧しきい値Ｖｔｈの４．６Ｖ以上に戻ると、電流制限設定値を段階的に下げて終了する。ここで、電圧しきい値Ｖｔｈの４．６Ｖは、（Ｒ３＋Ｒ４）／Ｒ３×ＶＲＥＦ３＝４．６Ｖにすることで設定される。ちなみに、図２のロジック回路１５と、オペアンプ１４及びその周辺回路は、電源電圧ＶＢＵＳが電圧しきい値Ｖｔｈの４．６Ｖ以下なら、電流制限設定値を段階的に下げて、電源電圧が下降しない電流制限設定値に再設定するように動作する。
【００１５】
しかしながら、上述の従来例の方法によれば、電源電圧が下降してから、電源電圧が下降しない電流制限設定値に変更するまで、多大の時間がかかってしまうという問題点があった。
【００１６】
また、特許文献１においては、「電源電圧が下降したら、電流制限設定値を段階的に下げて、電源電圧が下降しない電流制限設定値に再設定する」こと、並びに、「電流制限設定値を段階的に上げて、電源電圧が下降したら、電源電圧が下降しない電流制限設定値に制限を設定する」方法が開示されているが、電源電圧が下降してから、電源電圧が下降しない電流制限設定値に変更するまで、多大の時間がかかってしまうという問題点があった。
【００１７】
本発明の目的は以上の問題点を解決し、電源能力以上に電流を引き抜かれ、電源電圧が下降した場合に、電源電圧を一定値以下にならないように制御することができる電源回路及びそれを備えた電子機器を提供することにある。
【課題を解決するための手段】
【００１８】
第１の発明に係る電源回路は、電源能力の最大値以上に電流を引き抜いたときに電源電圧が低下する電源を備えた電源回路において、
入力電圧を所定の基準電圧と比較する電圧比較手段であって、上記電源能力の最大値以上に電流を引き抜いたときに、上記電源電圧が低下するときに、当該入力電圧が所定の電圧以下にならないように入力電源の電流を制御する電圧比較手段を備えたことを特徴とする。
【００１９】
第２の発明に係る電子機器は、上記電源回路を備えたことを特徴とする。
【発明の効果】
【００２０】
従って、本発明によれば、電源回路の制限電流設定値によらず、電源能力以上に電流が引き抜かれても、電源電圧がある一定値よりも下がらないように、電流制限をかけることができる。すなわち、段階的に電流制限を変化させて、電源能力以下に電流制限設定値を再設定する方法よりも、高速に電流制限をかけることができる。また、段階的に電流制限を変化させて、電源能力以下に電流制限を再設定する方法に対して、電源能力を少し越えた電流値で制限がかかるため、電流を最大限引き抜くことができる。なお、ここで、電源能力とは、「電源電圧が下降しない最大の電流値」を意味する。
【図面の簡単な説明】
【００２１】
【図１】第１の従来例に係るレギュレータ回路の構成を示す回路図である。
【図２】第２の従来例に係るレギュレータ回路の構成を示す回路図である。
【図３】図２のレギュレータ回路に用いられるＶＢＵＳ電源３０の電流Ｉｂｕｓに対する電圧ＶＢＵＳ特性を示すグラフである。
【図４】図２のレギュレータ回路においてＶＢＵＳ電源３０の電源能力を上回る電流が当該電源から引き抜かれたときの動作を示す各値のタイミングチャートである。
【図５】本発明の一実施形態に係るレギュレータ回路の構成を示す回路図である。
【図６】図５のレギュレータ回路に用いられるＶＢＵＳ電源３０の電流Ｉｂｕｓに対する電圧ＶＢＵＳ特性を示すグラフである。
【図７】図５のレギュレータ回路のＭＯＳトランジスタＭ６のゲート−ソース間電圧Ｖｇｓに対するドレイン−ソース間電流Ｉｄｓ特性を示すグラフである。
【図８】図５のレギュレータ回路のＭＯＳトランジスタＭ２のゲート−ソース間電圧Ｖｇｓに対するドレイン−ソース間電流Ｉｄｓ特性を示すグラフである。
【図９】図５のレギュレータ回路のＭＯＳトランジスタＭ１のゲート−ソース間電圧Ｖｇｓに対するドレイン−ソース間電流Ｉｄｓ特性を示すグラフである。
【図１０】図５のレギュレータ回路においてＶＢＵＳ電源３０の電源能力を上回る電流が当該電源から引き抜かれたときの動作を示す各値のタイミングチャートである。
【発明を実施するための形態】
【００２２】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２３】
図５は本発明の一実施形態に係るレギュレータ回路の構成を示す回路図である。また、図６は図５のレギュレータ回路に用いられるＶＢＵＳ電源３０の電流Ｉｂｕｓに対する電圧ＶＢＵＳ特性を示すグラフである。さらに、図７は図５のレギュレータ回路のＭＯＳトランジスタＭ６の電圧Ｖｇｓに対する電流Ｉｄｓ特性を示すグラフであり、図８は図５のレギュレータ回路のＭＯＳトランジスタＭ２の電圧Ｖｇｓに対する電流Ｉｄｓ特性を示すグラフであり、図９は図５のレギュレータ回路のＭＯＳトランジスタＭ１の電圧Ｖｇｓに対する電流Ｉｄｓ特性を示すグラフである。さらに、図１０は図５のレギュレータ回路においてＶＢＵＳ電源３０の電源能力を上回る電流が当該電源から引き抜かれたときの動作を示す各値のタイミングチャートである。なお、図面において、Ｉｂｕｓは、ＶＢＵＳ電源３０から引き抜かれる電流である。
【００２４】
本発明に係る実施形態は、入力電圧を所定の基準電圧ＶＲＥＦ３と比較するアナログ差動増幅器（電圧比較手段）であるオペアンプ１４を用いて、電源能力を超える電流が引き抜かれて、電源電圧がある一定値以下に下降した際に、その電圧を下回らないように、電源回路であるレギュレータ回路を制御することを特徴としている。以下、本実施形態について詳細に説明する。なお、電源能力とは「電源電圧が下降しない最大の電流値」を意味する。
【００２５】
図５において、本実施形態に係るレギュレータ回路は、図５に示すように、４個のオペアンプ１１，１２，１３，１４と、それぞれ基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３を有する基準電圧源２１，２２，２３と、ＭＯＳトランジスタＭ１〜Ｍ６と、抵抗Ｒ０〜Ｒ６とを備えて構成される。すなわち、本実施形態に係るレギュレータ回路は、図２のレギュレータ回路に比較して、ロジック回路１５及びＤＡ変換器１６に代えて、ＭＯＳトランジスタＭ６と、抵抗Ｒ２と、基準電圧源２１とを備えたことを特徴とする。図５において、各電圧を以下のように定義する。
（１）電圧ＶＡ＝オペアンプ１４の出力電圧。
（２）電圧ＶＢ＝オペアンプ１３の非反転入力端子の電圧。
（３）電圧ＶＣ＝電源電圧ＶＢＵＳを抵抗Ｒ４，Ｒ３で分圧してときに分圧電圧であって、オペアンプ１４の非反転入力端子の電圧。
（４）電圧ＶＤ＝オペアンプ１３の反転入力端子の電圧。
（５）電圧ＶＥ＝オペアンプ１３の出力電圧。
【００２６】
以下、図６乃至図１０を参照して、図５のレギュレータ回路の動作について説明する。
【００２７】
図１０において、まず最初は、電流制限設定値を１Ａに設定しておく、その後、システム負荷４０からの電流Ｉｓｙｓ要求値が増加し、電流Ｉｂｕｓが電源能力以上に増加すると、電源電圧ＶＢＵＳと、その分圧電圧である電圧ＶＣが垂下する。そして、電圧ＶＣが、基準電圧ＶＲＥＦ３まで垂下するとき、電源電圧ＶＢＵＳは次式で表される。
【００２８】
［数５］
ＶＢＵＳ＝ＶＲＥＦ３×（Ｒ３＋Ｒ４）／Ｒ３＝４．６Ｖ      （５）
【００２９】
すなわち、電源電圧ＶＢＵＳがＭＯＳトランジスタＭ６の電圧しきい値Ｖｔｈの４．６Ｖ程度まで垂下したとき、オペアンプ１４の出力電圧ＶＡが上昇し、ＭＯＳトランジスタＭ６のゲート−ソース間電圧Ｖｇｓがしきい値電圧Ｖｔｈ以上になり、図７に示すように、ＭＯＳトランジスタＭ６のドレイン−ソース間電流Ｉｄｓが増加する。そして、ＭＯＳトランジスタＭ６のドレイン−ソース間電流Ｉｄｓが増加すると、電圧ＶＢは、ＶＲＥＦ１−Ｒ２×（Ｍ６に流れる電流Ｉｄｓ）で表されるため、電圧ＶＢは低下する。ここで、ＶＲＥＦ１＝１Ｖとする。
【００３０】
電圧ＶＢが低下がると、電圧ＶＥが低下し、ＭＯＳトランジスタＭ２のゲート−ソース間電圧Ｖｇｓがしきい値電圧Ｖｔｈ以上になり、図８に示すように、ＭＯＳトランジスタＭ２のドレイン−ソース間電流Ｉｄｓが増加する。このとき、抵抗Ｒ０に発生する電圧が増加し、電圧ＶＦが上昇する。電圧ＶＦは次式で表される。
【００３１】
［数６］
ＶＦ＝（（Ｍ２に流れる電流Ｉｄｓ）＋（Ｍ３に流れる電流Ｉｄｓ））×Ｒ０
【００３２】
ここで、ＭＯＳトランジスタＭ３のドレイン−ソース間電流Ｉｄｓ＝０とする。
【００３３】
電圧ＶＦが上昇すると、ＭＯＳトランジスタＭ１のゲート−ソース間電圧Ｖｇｓが小さくなり、図９に示すように、ＭＯＳトランジスタＭ１のドレイン−ソース間電流Ｉｄｓが減少する。このとき、電圧ＶＤが低下する。ここで、電圧ＶＤは次式で表される。
【００３４】
［数７］
電圧ＶＤ＝Ｒ１×（Ｍ１に流れる電流Ｉｄｓ）
【００３５】
ＭＯＳトランジスタＭ１，Ｍ４とでカレントミラー回路を構成するので、ＭＯＳトランジスタＭ１のドレイン−ソース間電流Ｉｄｓが減少すると、これ対応して、ＭＯＳトランジスタＭ４のドレイン−ソース間電流Ｉｄｓが減少する。このフィードバックループにより、ＶＢＵＳ電源３０の電源能力を超える電流Ｉｂｕｓが流れて、電源電圧ＶＢＵＳが下降すると、それ以上電流Ｉｂｕｓを流さないようにするフィードバックループを生成することができる。
【００３６】
以上のように構成された本実施形態によれば、従来技術に比較して、高速でフィードバックすることができる。従来例では、段階的に制限電流を下げていくため、電源電圧ＶＢＵＳがしきい値電圧Ｖｔｈよりも下がらない電流制限設定を探すのに多大の時間がかかる。段階的に下げる場合、１段回下げるごとに、電源電圧ＶＢＵＳが安定するまでの時間を待機し、電源電圧ＶＢＵＳがしきい値電圧Ｖｔｈよりも下か上かを判断する必要がある。これに対して、本発明に係る実施形態によれば、アナログアンプにてなるオペアンプ１４を用いてフィードバックをかけるため、即座に、電源電圧ＶＢＵＳがしきい値電圧Ｖｔｈよりも下がらない電流制限値に設定することができる。これにより、従来例に比較して、無駄な待ち時間を無くすことができる。
【００３７】
以上の実施形態においては、レギュレータ回路について説明しているが、本発明はこれに限らず、ＤＣＤＣコンバータや充電ＩＣ回路などの電源回路に適用でき、当該電源回路を備えた、例えば携帯電話機などの電子機器に適用できる。
【産業上の利用可能性】
【００３８】
以上詳述したように、本発明によれば、電源回路の制限電流設定値によらず、電源能力以上に電流が引き抜かれても、電源電圧がある一定値よりも下がらないように、電流制限をかけることができる。すなわち、段階的に電流制限を変化させて、電源能力以下に電流制限設定値を再設定する方法よりも、高速に電流制限をかけることができる。また、段階的に電流制限を変化させて、電源能力以下に電流制限を再設定する方法に対して、電源能力を少し越えた電流値で制限がかかるため、電流を最大限引き抜くことができる。
【符号の説明】
【００３９】
１１〜１４…オペアンプ、
２１〜２３…基準電圧源、
３０…ＶＢＵＳ電源、
４０…システム負荷、
Ｍ１〜Ｍ６…ＭＯＳトランジスタ、
Ｒ０〜Ｒ６…抵抗、
Ｔ１…入力端子、
Ｔ２…出力端子、
Ｔ３…接地端子。
【先行技術文献】
【特許文献】
【００４０】
【特許文献１】米国特許第７９９０１０６号明細書
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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