(57)【要約】【課題】プルアップ抵抗の抵抗値や接続する外部回路に依存せず、ハイレベル出力電圧を所望の電圧に精度よく設定することが可能なコンパレータ回路を提供する。【解決手段】オープンドレイン型またはオープンコレクタ型のコンパレータ２と、一端がコンパレータ２の出力端子５に電気的に接続されたプルアップ抵抗ＲＬと、反転入力端子１１がコンパレータ２の出力端子５に電気的に接続され、出力端子１２がプルアップ抵抗ＲＬの他端に電気的に接続され、非反転入力端子１３にハイレベル出力電圧となる基準電圧Ｖ0が印加される増幅回路１０と、を備えたものである。【選択図】図１
2013046104.tif 000002
【特許請求の範囲】
【請求項１】
オープンドレイン型またはオープンコレクタ型のコンパレータと、
一端が前記コンパレータの出力端子に電気的に接続されたプルアップ抵抗と、
反転入力端子が前記コンパレータの出力端子に電気的に接続され、出力端子が前記プルアップ抵抗の他端に電気的に接続され、非反転入力端子にハイレベル出力電圧となる基準電圧が印加される増幅回路と、
を備えたことを特徴とするコンパレータ回路。
【請求項２】
前記増幅回路は、その反転利得と非反転利得とが等しい
請求項１記載のコンパレータ回路。
【請求項３】
前記増幅回路は、その反転利得と非反転利得が１００以上である
請求項２記載のコンパレータ回路。
【請求項４】
ローレベル出力時の前記増幅回路の出力電圧を制限するための電圧制限素子をさらに備えた
請求項１〜３いずれかに記載のコンパレータ回路。
【請求項５】
前記電圧制限素子は、ツェナーダイオードからなる
請求項４記載のコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オープンドレイン型またはオープンコレクタ型のコンパレータを用いたコンパレータ回路に関するものである。
【背景技術】
【０００２】
従来より、オープンドレイン型のコンパレータを用いたコンパレータ回路が一般に知られている（例えば特許文献１参照）。オープンドレイン型のコンパレータを用いた従来のコンパレータ回路を図７に示す。
【０００３】
図７に示すように、従来のコンパレータ回路７１は、オープンドレイン型のコンパレータ２と、プルアップ抵抗（負荷）ＲＬと、を備えて構成される。
【０００４】
コンパレータ２の正電源端子３は、第１の正電源Ｖ+1に電気的に接続され、負電源端子４は、負電源Ｖ-に電気的に接続される。コンパレータ２の出力端子５は、プルアップ抵抗ＲＬを介して第２の正電源Ｖ+2に電気的に接続される。コンパレータ２の非反転入力端子６と反転入力端子７には、比較対象となる信号が入力される。ここでは、非反転入力端子６に入力される信号の電圧をＶａ、反転入力端子７に入力される信号の電圧をＶｂとする。
【０００５】
オープンドレイン型のコンパレータ２は、出力段トランジスタとして電界効果トランジスタ（Field-Effect Transistor、以下ＦＥＴという）８を備えている。なお、図７では、説明を容易とするため、コンパレータ２の内部回路のうちＦＥＴ８のみを分けて描いている。ＦＥＴ８のドレイン端子は、出力端子５に電気的に接続される。また、ＦＥＴ８のソース端子は、出力段トランジスタ用負電源端子９に電気的に接続されており、出力段トランジスタ用負電源端子９を介して接地されている。
【０００６】
このコンパレータ回路７１では、非反転入力端子６に入力される信号の電圧Ｖａが、反転入力端子７に入力される信号の電圧Ｖｂよりも大きい場合、ＦＥＴ８のゲート端子にローレベルの信号が入力されてＦＥＴ８がオフ状態となる。その結果、出力端子５から、第２の正電源Ｖ+2と等しい電圧がハイレベル出力電圧Ｖout（Ｈｉｇｈ）として出力される。
【０００７】
他方、非反転入力端子６に入力される信号の電圧Ｖａが、反転入力端子７に入力される信号の電圧Ｖｂよりも小さい場合、ＦＥＴ８のゲート端子にハイレベルの信号が入力されてＦＥＴ８がオン状態となる。その結果、出力端子５がＦＥＴ８、出力段トランジスタ用負電源端子９を介して接地され、出力端子５からは、略０Ｖの電圧がローレベル出力電圧Ｖout（Ｌｏｗ）として出力される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０４−２３６５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ここで、図７の従来のコンパレータ回路７１の出力端子５を外部回路に接続する場合を考える。
【００１０】
外部回路は、通常、入力側からみた抵抗値が有限となっている。コンパレータ回路７１からみた外部回路の抵抗をＲＬ2とすると、図８に示すように、コンパレータ回路７１の出力端子５に外部回路を接続した場合には、等価的に、コンパレータ２の出力端子５にさらに抵抗ＲＬ2の一端を接続し、その抵抗ＲＬ2の他端を接地した（あるいは第２の正電源Ｖ+2以外の他の電源に接続した）状態となる。
【００１１】
したがって、ハイレベル出力時には、第２の正電源Ｖ+2が抵抗ＲＬ，ＲＬ2により抵抗分割されるようなかたちとなり、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）は、上述のように第２の正電源Ｖ+2と等しくはならず、下式
Ｖout（Ｈｉｇｈ）＝Ｖ+2・ＲＬ2／（ＲＬ＋ＲＬ2）
となる。したがって、従来のコンパレータ回路７１では、抵抗ＲＬ，ＲＬ2の値が変化すると、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）が変化してしまう。
【００１２】
より具体的には、図９（ａ）に示すように、コンパレータ２としてリニアテクノロジー社のＬＴＣ１８４１を用い、Ｖ+1とＶ+2を共に＋５Ｖ、Ｖ-を０Ｖ（接地）、Ｖａを＋２．０Ｖ、Ｖｂを＋１．５Ｖとし、プルアップ抵抗ＲＬを１０ｋΩとした場合、抵抗ＲＬ2を１０ｋΩから１０００ｋΩの範囲で変化させたときのハイレベル出力電圧Ｖout（Ｈｉｇｈ）のシミュレーション結果は図９（ｂ）のようになる。
【００１３】
図９（ｂ）に示すように、従来のコンパレータ回路７１では、抵抗ＲＬ2を１０ｋΩから１０００ｋΩの範囲で変化させたときのハイレベル出力電圧Ｖout（Ｈｉｇｈ）の変動幅は、約２．５Ｖと大きく、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）は、抵抗ＲＬ2が変化するに従い大きく変化していることが分かる。
【００１４】
このように、従来のコンパレータ回路７１では、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）が、抵抗ＲＬ，ＲＬ2の値により大きく変化してしまうという問題がある。そのため、接続する外部回路の抵抗ＲＬ2によっては、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）が意図した電圧から大きく外れてしまうおそれがあり、誤動作の原因となることが考えられる。
【００１５】
特に近年では、省電力化の要求により正電源電圧（Ｖ+1、Ｖ+2）が低電圧化してきており、ローレベルと識別するしきい値電圧とハイレベルと識別するしきい値電圧が近い値になってきているため、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）が意図せず低くなると、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）が出力されているにも拘わらずローレベルと認識され誤動作してしまう可能性が大きくなっている。
【００１６】
本発明は上記事情に鑑み為されたものであり、プルアップ抵抗の抵抗値や接続する外部回路に依存せず、ハイレベル出力電圧を所望の電圧に精度よく設定することが可能なコンパレータ回路を提供することにある。
【課題を解決するための手段】
【００１７】
本発明は上記目的を達成するために創案されたものであり、オープンドレイン型またはオープンコレクタ型のコンパレータと、一端が前記コンパレータの出力端子に電気的に接続されたプルアップ抵抗と、反転入力端子が前記コンパレータの出力端子に電気的に接続され、出力端子が前記プルアップ抵抗の他端に電気的に接続され、非反転入力端子にハイレベル出力電圧となる基準電圧が印加される増幅回路と、を備えたコンパレータ回路である。
【００１８】
前記増幅回路は、その反転利得と非反転利得とが等しいとよい。
【００１９】
前記増幅回路は、その反転利得と非反転利得が１００以上であるとよい。
【００２０】
ローレベル出力時の前記増幅回路の出力電圧を制限するための電圧制限素子をさらに備えてもよい。
【００２１】
前記電圧制限素子は、ツェナーダイオードからなってもよい。
【発明の効果】
【００２２】
本発明によれば、プルアップ抵抗の抵抗値や接続する外部回路に依存せず、ハイレベル出力電圧を所望の電圧に精度よく設定することが可能なコンパレータ回路を提供できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施の形態に係るコンパレータ回路の構成図である。
【図２】（ａ）〜（ｄ）は、図１のコンパレータ回路に用いる増幅回路の回路構成の一例を示す図である。
【図３】（ａ）は、図１のコンパレータ回路のハイレベル出力電圧をシミュレーションする際の各パラメータの設定値を示す図であり、（ｂ）はそのシミュレーション結果を示す図である。
【図４】（ａ）は、図１のコンパレータ回路において抵抗ＲＬ2を＋５Ｖに接続した場合のローレベル出力電圧をシミュレーションする際の各パラメータの設定値を示す図であり、（ｂ）はそのシミュレーション結果を示す図である。
【図５】（ａ），（ｂ）は、図１のコンパレータ回路の一変形例を示す構成図である。
【図６】図１のコンパレータ回路の一変形例を示す構成図である。
【図７】従来のコンパレータ回路の構成図である。
【図８】図７の従来のコンパレータ回路の出力端子に外部回路を接続した際の構成図である。
【図９】（ａ）は、図７の従来のコンパレータ回路のハイレベル出力電圧をシミュレーションする際の各パラメータの設定値を示す図であり、（ｂ）はそのシミュレーション結果を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態を添付図面にしたがって説明する。
【００２５】
図１は、本実施の形態に係るコンパレータ回路の構成図である。
【００２６】
図１に示すように、コンパレータ回路１は、オープンドレイン型のコンパレータ２と、プルアップ抵抗（負荷）ＲＬと、を備えている。ＲＬ2は、出力端子５に外部回路を接続した際に、コンパレータ回路１からみた外部回路の抵抗を表している。ここでは、出力端子５が抵抗ＲＬ2を介して接地されている場合について説明する。
【００２７】
コンパレータ２の正電源端子３は、第１の正電源Ｖ+1に電気的に接続され、負電源端子４は、負電源Ｖ-に電気的に接続される。コンパレータ２の非反転入力端子６と反転入力端子７には、比較対象となる信号が入力される。ここでは、非反転入力端子６に入力される信号の電圧をＶａ、反転入力端子７に入力される信号の電圧をＶｂとする。
【００２８】
プルアップ抵抗ＲＬは、一端がコンパレータ２の出力端子５に電気的に接続されている。抵抗ＲＬ2は、一端がコンパレータ２の出力端子５に電気的に接続され、他端が接地（０Ｖに接続）されている。
【００２９】
コンパレータ２は、出力段トランジスタとしてＦＥＴ８を備えている。なお、図１では、説明を容易とするため、コンパレータ２の内部回路のうちＦＥＴ８のみを分けて描いている。ＦＥＴ８のドレイン端子は、出力端子５に電気的に接続され、ＦＥＴ８のソース端子は、出力段トランジスタ用負電源端子９に電気的に接続されている。
【００３０】
なお、コンパレータ２として、ＦＥＴ８のソース端子がコンパレータ２の内部で負電源端子４に電気的に接続されており、負電源端子４が共通となっているもの（ＦＥＴ８とそれ以外の回路の負電源端子がコンパレータ２内で既に接続されているもの）を用いてもよい。
【００３１】
さて、本実施の形態に係るコンパレータ回路１では、反転入力端子１１がコンパレータ２の出力端子５に電気的に接続され、出力端子１２がプルアップ抵抗ＲＬの他端に電気的に接続され、非反転入力端子１３にハイレベル出力電圧Ｖout（Ｈｉｇｈ）となる基準電圧Ｖ0が印加される増幅回路（増幅器）１０をさらに備えている。
【００３２】
換言すれば、コンパレータ回路１は、反転入力端子１１と非反転入力端子１３を有する増幅回路１０の反転入力端子１１へ、コンパレータ２の出力端子５を接続し、増幅回路１０の出力端子１２を、プルアップ抵抗ＲＬの出力端子５へ接続した電極とは異なる電極へ接続し、増幅回路１０の出力電圧Ｖｄを第２の正電圧Ｖ+2として用いるように構成されている。増幅回路１０の非反転入力端子１３には、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）として出力する電圧である基準電圧Ｖ0が印加される。
【００３３】
本実施の形態では、増幅回路１０として、その反転利得Ａと非反転利得Ｂとが等しいものを用いる。これにより、増幅回路１０の非反転入力端子１３に印加された基準電圧Ｖ0と略等しい電圧が、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）として出力されることになる。この理由については後述する。
【００３４】
増幅回路１０の反転利得Ａと非反転利得Ｂは、できるだけ大きい値に設定されることが望ましく、１００以上、好ましくは１０００以上とすることが望ましい。これは、反転利得Ａと非反転利得Ｂを大きくするほど、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）を基準電圧Ｖ0に近づけることができるためである。
【００３５】
ここで、増幅回路１０の具体的な回路構成について図２を用いて説明しておく。なお、以下に説明する増幅回路１０の回路構成は、あくまで一例であり、増幅回路１０の回路構成はこれに限定されるものではない。
【００３６】
図２（ａ）に示す増幅回路１０ａは、１つのオペアンプ３１と２つの抵抗Ｒ１，Ｒ２を用いて構成される。オペアンプ３１の反転入力端子３２は、抵抗Ｒ２を介して、増幅回路１０ａの反転入力端子１１に電気的に接続され、オペアンプ３１の非反転入力端子３３は、増幅回路１０ａの非反転入力端子１３に電気的に接続され、オペアンプ３１の出力端子３４は、増幅回路１０ａの出力端子１２に電気的に接続され、さらに、オペアンプ３１の反転入力端子３２と出力端子３４とが、抵抗Ｒ１を介して電気的に接続される。この増幅回路１０ａにおける反転利得Ａは、増幅回路１０ａに電気的に接続されたプルアップ抵抗ＲＬ1と抵抗ＲＬ2を考慮すると、下式（１）
Ａ＝Ｒ１／Ｒ’    ・・・（１）
となり、非反転利得Ｂは下式（２）
Ｂ＝（Ｒ１＋Ｒ’）／Ｒ’    ・・・（２）
但し、Ｒ’＝Ｒ２＋ＲＬ・ＲＬ2／（ＲＬ＋ＲＬ2）
となる。
【００３７】
図２（ｂ）に示す増幅回路１０ｂは、２つのオペアンプ３１（３１ａ，３１ｂ）と２つの抵抗Ｒ１，Ｒ２を用いて構成される。一方のオペアンプ３１ａの非反転入力端子３３は、増幅回路１０ｂの反転入力端子１１に電気的に接続され、一方のオペアンプ３１ａの反転入力端子３２と出力端子３４とは、抵抗Ｒ２を介して他方のオペアンプ３１ｂの反転入力端子３２に電気的に接続される。他方のオペアンプ３１ｂの非反転入力端子３３は増幅回路１０ｂの非反転入力端子１３に、他方のオペアンプ３１ｂの出力端子３４は、増幅回路１０ｂの出力端子１２に電気的に接続され、さらに、他方のオペアンプ３１ｂの反転入力端子３２と出力端子３４とが、抵抗Ｒ１を介して電気的に接続される。この増幅回路１０ｂにおける反転利得Ａは、下式（３）
Ａ＝Ｒ１／Ｒ２    ・・・（３）
となり、非反転利得Ｂは、下式（４）
Ｂ＝（Ｒ１＋Ｒ２）／Ｒ２    ・・・（４）
となる。
【００３８】
図２（ｃ）に示す増幅回路１０ｃは、図２（ｂ）の増幅回路１０ｂにおいて、非反転入力端子１３に入力される電圧（基準電圧Ｖ0）を抵抗Ｒ３，Ｒ４で抵抗分割し、その抵抗分割した電圧をオペアンプ３１ｂの非反転入力端子３３に入力するよう構成したものである。この増幅回路１０ｃにおける反転利得Ａは、下式（５）
Ａ＝Ｒ１／Ｒ２    ・・・（５）
となり、非反転利得Ｂは、下式（６）
Ｂ＝｛（Ｒ１＋Ｒ２）・Ｒ４｝／｛Ｒ２・（Ｒ３＋Ｒ４）｝    ・・・（６）
となる。Ｒ１：Ｒ２＝Ｒ４：Ｒ３とすると、式（６）は、下式（７）
Ｂ＝Ｒ１／Ｒ２＝Ａ    ・・・（７）
となり、反転利得Ａと非反転利得Ｂが等しくなる。
【００３９】
図２（ｄ）に示す増幅回路１０ｄは、図２（ｂ）の増幅回路１０ｂにおいて、一方のオペアンプ３１ａの反転入力端子３２を、抵抗Ｒ４を介して接地すると共に、抵抗Ｒ３を介して一方のオペアンプ３１ａの出力端子３４と電気的に接続するように構成したものである。この増幅回路１０ｄにおける反転利得Ａは、下式（８）
Ａ＝（Ｒ１／Ｒ２）・（Ｒ３＋Ｒ４）／Ｒ４    ・・・（８）
となり、非反転利得Ｂは、下式（９）
Ｂ＝（Ｒ１＋Ｒ２）／Ｒ２    ・・・（９）
となる。
【００４０】
増幅回路１０として増幅回路１０ａ〜１０ｄのいずれを用いるかは、用いるオペアンプ３１の特性等に応じて、適宜選択することができる。
【００４１】
次に、コンパレータ回路１でハイレベル出力電圧Ｖout（Ｈｉｇｈ）を基準電圧Ｖ0と略等しくできる理由について説明する。
【００４２】
第２の正電源Ｖ+2は、増幅回路１０の出力電圧Ｖｄと等しくなるので、下式（１０）
Ｖ+2＝Ｖｄ＝−Ａ・Ｖout（Ｈｉｇｈ）＋Ｂ・Ｖ0
＝Ａ｛Ｖ0−Ｖout（Ｈｉｇｈ）｝    ・・・（１０）
但し、Ａ≒Ｂ
となる。
【００４３】
他方、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）は、第２の正電源Ｖ+2を抵抗ＲＬ，ＲＬ2で抵抗分割したものであるから、下式（１１）
Ｖout（Ｈｉｇｈ）＝Ｖ+2・ＲＬ2／（ＲＬ＋ＲＬ2）    ・・・（１１）
となる。
【００４４】
式（１１）に式（１０）を代入すると、下式（１２）
Ｖout（Ｈｉｇｈ）＝｛Ｖ0−Ｖout（Ｈｉｇｈ）｝・Ａ／Ｃ  ・・・（１２）
但し、Ｃ＝（ＲＬ＋ＲＬ2）／ＲＬ2
となり、式（１２）をＶout（Ｈｉｇｈ）について整理すれば、下式（１３）
Ｖout（Ｈｉｇｈ）＝Ｖ0・Ａ／（Ａ＋Ｃ）    ・・・（１３）
となる。
【００４５】
式（１３）より、Ａ＞＞Ｃ（例えばＡ＝１００、Ｃ＝２）とすることにより、Ｖout（Ｈｉｇｈ）≒Ｖ0にできること、すなわち、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）を基準電圧Ｖ0と略等しい電圧に設定できることが分かる。なお、このとき、Ｖ+2＝Ｖ0・Ｃとなる。
【００４６】
このように、Ａ＞＞Ｃとすることにより、抵抗ＲＬ，ＲＬ2による影響を抑制し、プルアップ抵抗ＲＬの抵抗値や接続する外部回路による抵抗ＲＬ2に依存せず、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）を所望の電圧Ｖ0に精度よく設定することが可能となる。
【００４７】
なお、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）を非反転入力端子１３に印加する基準電圧Ｖ0と略等しくするためには、増幅回路１０の反転利得Ａと非反転利得Ｂを略等しくする必要があるが、本発明はこれに限定されるものではない。つまり、反転利得Ａと非反転利得Ｂが異なる場合であっても、本発明は適用可能である。この場合、非反転入力端子１３に印加する基準電圧Ｖ0を適宜調整することより、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）を、所望の電圧に設定することが可能である。
【００４８】
より具体的には、反転利得Ａと非反転利得Ｂが等しくない場合、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）は、基準電圧Ｖ0の係数倍（ここではＢ／Ａ倍）と略等しくなる。よって、増幅回路１０の反転利得Ａと非反転利得Ｂが異なる場合は、この係数を考慮して、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）が所望の電圧となるように、非反転入力端子１３に印加する基準電圧Ｖ0を調整すればよい。例えば、所望の電圧をＶｘとすると、Ｖ0＝Ｖｘ・（Ａ／Ｂ）とすれば、Ｖout（Ｈｉｇｈ）≒Ｖｘに設定できることになる。
【００４９】
次に、本実施の形態に係るコンパレータ回路１のハイレベル出力電圧Ｖout（Ｈｉｇｈ）のシミュレーション結果について説明する。
【００５０】
図１のコンパレータ回路１において、増幅回路１０として図２（ｂ）の増幅回路１０ｂを用いた場合のハイレベル出力電圧Ｖout（Ｈｉｇｈ）のシミュレーションを行った。
【００５１】
シミュレーションを行う際の各パラメータは図３（ａ）のように設定した。すなわち、コンパレータ２としてリニアテクノロジー社のＬＴＣ１８４１を用い、Ｖ+1を＋５Ｖ、Ｖａを＋２．０Ｖ、Ｖｂを＋１．５Ｖとし、プルアップ抵抗ＲＬは１０ｋΩとした。さらに、増幅回路１０ｂのオペアンプ３１ａ，３１ｂとしてリニアテクノロジー社のＬＴ１０２２を用い、ＬＴ１０２２には電源として±５Ｖを供給した。また、増幅回路１０ｂの抵抗Ｒ２は１ｋΩとし、抵抗Ｒ１を１００ｋΩ（Ａ＝１００）、１ＭΩ（Ａ＝１０００）とした場合についてシミュレーションを行った。シミュレーション結果を図３（ｂ）に示す。
【００５２】
図３（ｂ）に示すように、抵抗ＲＬ2を１０ｋΩから１０００ｋΩの範囲で変化させたときのハイレベル出力電圧Ｖout（Ｈｉｇｈ）の変動幅は、抵抗Ｒ１を１００ｋΩとした場合（増幅回路１０の反転利得Ａを１００とした場合）で約４０ｍＶ、抵抗Ｒ１を１ＭΩとした場合（増幅回路１０の反転利得Ａを１０００とした場合）で約４ｍＶと、増幅回路１０を挿入しない従来のコンパレータ回路（図９参照）と比較して非常に小さくなっており、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）が、抵抗ＲＬ2にほとんど依存せず基準電圧Ｖ0と略等しい電圧となっていることが分かる。
【００５３】
本実施の形態では、抵抗ＲＬ2が接地されている場合について説明したが、抵抗ＲＬ2が接地されず、別の電源に接続されている場合にも、同様の効果を得ることが可能である。図４（ａ）に示すように、抵抗ＲＬ2を＋５Ｖ電源に接続して同様のシミュレーションを行った。シミュレーション結果を図４（ｂ）に示す。
【００５４】
図４（ｂ）に示すように、抵抗ＲＬ2を１０ｋΩから１０００ｋΩの範囲で変化させたときのハイレベル出力電圧Ｖout（Ｈｉｇｈ）の変動幅は、抵抗Ｒ１を１００ｋΩとした場合で約１０ｍＶ、抵抗Ｒ１を１ＭΩとした場合で約１ｍＶであり、抵抗ＲＬ2を接地した場合と同様に、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）の変動幅はわずかであった。
【００５５】
以上説明したように、本実施の形態に係るコンパレータ回路１では、反転入力端子１１がコンパレータ２の出力端子５に電気的に接続され、出力端子１２がプルアップ抵抗ＲＬの他端に電気的に接続され、非反転入力端子１３にハイレベル出力電圧Ｖout（Ｈｉｇｈ）となる基準電圧Ｖ0が印加される増幅回路１０を備えている。
【００５６】
増幅回路１０を備えることにより、抵抗ＲＬ，ＲＬ2の影響を抑制してハイレベル出力電圧Ｖout（Ｈｉｇｈ）を基準電圧Ｖ0と略等しい電圧とすることが可能となり、プルアップ抵抗ＲＬの抵抗値や接続する外部回路に依存せず、ハイレベル出力電圧Ｖout（Ｈｉｇｈ）を所望の電圧（基準電圧Ｖ0）に精度よく設定することが可能となる。
【００５７】
なお、本発明のコンパレータ回路１では、ローレベル出力時には、増幅回路１０の出力電圧Ｖｄが最も高くなり、第２の正電源Ｖ+2も最も高い電圧となる。このとき、コンパレータ２のＦＥＴ８はオン状態であり、出力端子５と出力段トランジスタ用負電源端子９が導通している状態となっているので、増幅回路１０を挿入しない従来のコンパレータ回路と比較して、プルアップ抵抗ＲＬに流れる電流が増えてしまう場合がある。
【００５８】
そこで、プルアップ抵抗ＲＬに流れる電流が問題となる場合には、図５（ａ）に示すように、ローレベル出力時の増幅回路１０の出力電圧Ｖｄを制限するための（つまり第２の正電源Ｖ+2を制限するための）電圧制限素子５１をさらに備えるようにしてもよい。電圧制限素子５１としては、例えばツェナーダイオードを用いることができる。
【００５９】
図５（ａ）では、電圧制限素子５１を、増幅回路１０の反転入力端子１１と出力端子１２の間に設ける場合を示しているが、図５（ｂ）に示すように、電圧制限素子５１を増幅回路１０内に設けることも可能である。図５（ｂ）では、増幅回路１０として図２（ｂ）の増幅回路１０ｂを用いる場合を示しているが、この場合、オペアンプ３１ｂの反転入力端子３２と出力端子３４との間に、抵抗Ｒ１と並列に電圧制限素子５１（図示例ではツェナーダイオード５２）を設けるようにすればよい。
【００６０】
電圧制限素子５１を挿入することにより、第２の正電源Ｖ+2の上昇を抑え、プルアップ抵抗ＲＬに流れる電流が過大となることを抑制できる。
【００６１】
本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更を加え得ることは勿論である。
【００６２】
例えば、上記実施の形態では、コンパレータ２としてオープンドレイン型のコンパレータを用いる場合を説明したが、コンパレータ２として、オープンコレクタ型のコンパレータを用いる場合においても、本発明は適用可能である。この場合、図６に示すコンパレータ回路６１のように、増幅回路１０の出力端子１２を、出力段トランジスタ６２のエミッタ端子に電気的に接続するように構成すればよい。
【符号の説明】
【００６３】
１  コンパレータ回路
２  コンパレータ
３  正電源端子
４  負電源端子
５  出力端子（コンパレータ）
６  非反転入力端子（コンパレータ）
７  反転入力端子（コンパレータ）
８  ＦＥＴ（出力段トランジスタ）
９  出力段トランジスタ用負電源端子
１０  増幅回路
１１  反転入力端子（増幅回路）
１２  出力端子（増幅回路）
１３  非反転入力端子（増幅回路）
Ｖ+1  第１の正電源
Ｖ+2  第２の正電源
Ｖ-   負電源
Ｖ0  基準電圧
ＲＬ  プルアップ抵抗
ＲＬ2  外部回路の抵抗
【図１】
2013046104.tif 000003
【図２】
2013046104.tif 000004
【図５】
2013046104.tif 000005
【図６】
2013046104.tif 000006
【図７】
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【図８】
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【図３】
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【図４】
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【図９】
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