(57)【要約】【課題】ＩＧＢＴ素子を有する半導体装置において、ターンオフ時のサージ電圧を抑制しつつ、ターンオン時のサージ電圧も抑制する。【解決手段】複数のゲート電極１７ａ、１７ｂのうち、一部のゲート電極１７ａにおけるゲート電圧の変化速度が残部のゲート電極１７ｂにおけるゲート電圧の変化速度より遅くされた半導体装置において、一部のゲート電極１７ａが配置されるゲート絶縁膜１６にのみ接するようにエミッタ層２０を形成する。これによれば、残部のゲート電極１７ｂにターンオン電圧が印加されてゲート電圧が閾値電圧より大きくなってもドリフト層１３に電子は供給されず、ＩＧＢＴ素子はターンオンしない。このため、一部のゲート電極１７ａによってＩＧＢＴ素子のターンオンを制御することができ、ＩＧＢＴ素子のターンオフ時およびターンオン時のサージ電圧の大きさを小さくすることができる。【選択図】図２
2013251296.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（１３）と、
前記ドリフト層の表層部に形成された第２導電型のベース層（１４）と、
前記ドリフト層のうち前記ベース層と離間した位置に形成された第２導電型のコレクタ層（１１）と、
前記ベース層の表面に形成された複数のゲート絶縁膜（１６）と、
前記ゲート絶縁膜上にそれぞれ形成された複数のゲート電極（１７ａ、１７ｂ）と、
前記ベース層の表層部に形成されたエミッタ層（２０）と、
前記エミッタ層および前記ベース層と電気的に接続されたエミッタ電極（２３）と、
前記コレクタ層と電気的に接続されたコレクタ電極（２４）と、を備え、
前記複数のゲート電極のうち、一部のゲート電極（１７ａ）におけるゲート電圧の変化速度が残部のゲート電極（１７ｂ）におけるゲート電圧の変化速度より遅くされた半導体装置において、
前記エミッタ層は、前記一部のゲート電極が配置される前記ゲート絶縁膜にのみ接して形成されており、前記残部のゲート電極が配置される前記ゲート絶縁膜に接して形成されていないことを特徴とする半導体装置。
【請求項２】
前記一部のゲート電極は、第１抵抗（Ｒ１）を介して所定電圧が印加され、前記残部のゲート電極は、前記第１抵抗より抵抗値の小さい第２抵抗（Ｒ２）を介して所定電圧が印加されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ベース層を貫通して前記ドリフト層に達し、所定方向に延設された複数のトレンチ（１５）を備え、
前記コレクタ層は前記ドリフト層の表層部側と反対側の裏面側に配置されており、
前記ゲート絶縁膜は前記トレンチの壁面にそれぞれ形成されることによって前記ベース層の表面に形成され、
前記エミッタ層は、前記一部のゲート電極が配置される前記トレンチの側面のみに接するように形成されており、前記残部のゲート電極が配置される前記トレンチの側面に接するように形成されていないことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記複数のゲート電極は、前記所定方向と垂直方向において、前記一部のゲート電極と前記残部のゲート電極とが交互に配列されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記コレクタ層に隣接する第２導電型のカソード層（２５）を備えていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来より、電力変換用半導体装置の１つとして、産業用モータ等の電子機器に使用されるＩＧＢＴ素子を有する半導体装置が知られており、このような半導体装置においてターンオフ時のサージ電圧を低減することが提案されている（例えば、特許文献１参照）。
【０００３】
例えば、トレンチゲート型のＩＧＢＴ素子は、Ｐ＋型のコレクタ層上にＮ−型のドリフト層が形成されており、ドリフト層の表層部にＰ型のベース層が形成されている。そして、ベース層の表層部にＮ＋型のエミッタ層が形成されている。また、ベース層およびエミッタ層を貫通してドリフト層に達する複数のトレンチがストライプ状に延設されている。そして、各トレンチの壁面にはゲート絶縁膜とゲート電極とが順に形成され、これらトレンチ、ゲート絶縁膜、ゲート電極によってトレンチゲート構造が構成されている。また、ベース層およびエミッタ層上には、層間絶縁膜を介してエミッタ電極が備えられており、層間絶縁膜に形成されたコンタクトホールを介して、ベース層およびエミッタ層とエミッタ電極とが電気的に接続されている。また、コレクタ層の裏面には、当該コレクタ層と電気的に接続されるコレクタ電極が備えられている。
【０００４】
そして、上記ＩＧＢＴ素子を有する半導体装置では、複数のゲート電極のうちの一部のゲート電極が第１抵抗を介して所定電圧が印加されるようになっており、複数のゲート電極のうちの残部のゲート電極が第１抵抗より抵抗値の小さい第２抵抗を介して所定電圧が印加されるようになっている。
【０００５】
これによれば、ＩＧＢＴ素子をターンオフするとき、第１抵抗を介してターンオフ電圧が一部のゲート電極に印加されると共に第２抵抗を介してターンオフ電圧が残部のゲート電極に印加される。このため、残部のゲート電極のゲート電圧の降下速度は一部のゲート電極のゲート電圧の降下速度より速くなる。
【０００６】
したがって、一部のゲート電極のゲート電圧がＭＯＳゲートの閾値電圧（以下、単に閾値電圧という）より低くなる前に、残部のゲート電極のゲート電圧を閾値電圧より低くすることができ、これに伴ってコレクタ電流を予め小さくすることができる。そして、一部のゲート電極が閾値電圧より低くなると、コレクタ電流がゼロとなってＩＧＢＴ素子がターンオフされる。つまり、時間差を設けて各ゲート電極のゲート電圧を閾値電圧より小さくなるようにすることにより、コレクタ電流を段階的に減少させることができる。このため、各ゲート電極を一度に閾値電圧より低くする場合と比較して、サージ電圧の大きさを小さくすることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−３１９６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１のＩＧＢＴ素子を有する半導体装置では、ＩＧＢＴ素子をターンオンするときには、残部のゲート電極に第２抵抗を介してターンオン電圧が印加されるため、残部のゲート電極のゲート電圧の上昇速度が速くなりすぎる。このため、ＩＧＢＴ素子がターンオンしてから規定の電流値になるまでの期間が短くなりすぎ、サージ電圧が大きくなってＩＧＢＴ素子が破壊されてしまうことがある。すなわち、上記ＩＧＢＴ素子を有する半導体装置では、ターンオフ時のサージ電圧の大きさを小さくすることができるものの、ターンオン時のサージ電圧が大きくなってしまうという問題がある。
【０００９】
なお、このような問題は、一部のゲート電極に第１抵抗を介して所定電圧が印加され、残部のゲート電極に第１抵抗より抵抗値の小さい第２抵抗を介して所定電圧が印加されるものだけに発生するものではない。すなわち、残部のゲート電極におけるゲート電圧の変化速度（上昇速度および降下速度）が一部のゲート電極におけるゲート電圧の変化速度（上昇速度および降下速度）より速くされている半導体装置においても同様に発生する。
【００１０】
さらに、上記問題は、トレンチゲート型の半導体装置だけでなくプレーナゲート型の半導体装置にも同様に発生し、また、Ｎチャネル型のＩＧＢＴ素子が形成された半導体装置だけでなく、Ｐチャネル型のＩＧＢＴ素子が形成された半導体装置においても同様に発生する。
【００１１】
本発明は上記点に鑑みて、ＩＧＢＴ素子を有する半導体装置において、ターンオフ時のサージ電圧を抑制しつつ、ターンオン時のサージ電圧も抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（１３）と、ドリフト層の表層部に形成された第２導電型のベース層（１４）と、ドリフト層のうちベース層と離間した位置に形成された第２導電型のコレクタ層（１１）と、ベース層の表面に形成された複数のゲート絶縁膜（１６）と、ゲート絶縁膜上にそれぞれ形成された複数のゲート電極（１７ａ、１７ｂ）と、ベース層の表層部に形成されたエミッタ層（２０）と、エミッタ層およびベース層と電気的に接続されたエミッタ電極（２３）と、コレクタ層と電気的に接続されたコレクタ電極（２４）と、を備え、一部のゲート電極（１７ａ）におけるゲート電圧の変化速度が残部のゲート電極（１７ｂ）におけるゲート電圧の変化速度より遅くされた半導体装置において、以下の点を特徴としている。
【００１３】
すなわち、エミッタ層は、一部のゲート電極が配置されるゲート絶縁膜にのみ接して形成されており、残部のゲート電極が配置されるゲート絶縁膜に接して形成されていないことを特徴としている。
【００１４】
これによれば、残部のゲート電極が配置されるゲート絶縁膜に接してエミッタ層は形成されていない。このため、残部のゲート電極にターンオン電圧が印加されてゲート電圧が閾値電圧より大きくなってもドリフト層に電子は供給されず、ＩＧＢＴ素子はターンオンしない。すなわち、残部のゲート電極よりゲート電圧の上昇速度が遅い一部のゲート電極によってＩＧＢＴ素子のターンオンを制御することができる。したがって、ＩＧＢＴ素子のターンオフ時のサージ電圧を小さくしつつ、ターンオン時のサージ電圧の大きさも小さくすることができる。
【００１５】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態における半導体装置の回路構成を示す図である。
【図２】図１に示す半導体チップの断面構成を示す図である。
【図３】図２に示すゲート電極の配置を示す平面模式図である。
【図４】（ａ）はターンオン電圧が印加されたときのゲート電圧と時間との関係を示す図、（ｂ）はターンオフ電圧が印加されたときのゲート電圧と時間との関係を示す図である。
【図５】本発明の第２実施形態における半導体装置の回路構成を示す図である。
【図６】本発明の他の実施形態における半導体チップの断面構成を示す図である。
【図７】本発明の他の実施形態における半導体チップの断面構成を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１８】
（第１実施形態）
本発明の第１実施形態について説明する。図１に示されるように、本実施形態の半導体装置は、ＩＧＢＴ素子が形成された半導体チップ１０にゲート制御回路３０が接続されて構成されている。まず、半導体チップ１０の構成について説明する。
【００１９】
図２に示されるように、半導体チップ１０は、Ｐ＋型のコレクタ層１１上に、Ｎ型のフィールドストップ層（以下、ＦＳ層という）１２が形成されており、ＦＳ層１２上にはＮ−型のドリフト層１３が形成されている。ＦＳ層１２は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えられている。そして、ドリフト層１３の表層部にはＰ型のベース層１４が形成されている。つまり、ベース層１４は、ドリフト層１３を挟んでコレクタ層１１と離間した位置に形成されている。
【００２０】
また、ベース層１４を貫通してドリフト層１３に達する複数のトレンチ１５が形成されている。これら複数のトレンチ１５は、本実施形態では、所定の間隔（ピッチ）で形成されており、所定方向（図１では紙面垂直方向）において平行に延設されたストライプ構造とされている。
【００２１】
各トレンチ１５内は、各トレンチ１５の内壁表面を覆うように形成された熱酸化膜等からなるゲート絶縁膜１６と、このゲート絶縁膜１６上に形成されたポリシリコン等により構成されるゲート電極１７ａ、１７ｂとにより埋め込まれており、これによってトレンチゲートが構成されている。
【００２２】
各ゲート電極１７ａ、１７ｂは、図３に示されるように、トレンチ１５の延設方向と垂直方向（図１では紙面左右方向）に交互に形成されている。そして、ゲート電極１７ａがゲート配線１８を介してゲートパッド１９ａに接続されていると共に、ゲート電極１７ｂがゲート配線１８を介してゲートパッド１９ｂに接続されている。
【００２３】
以下では、ゲート電極１７ａを通常ゲート電極１７ａ、ゲート電極１７ｂをコントロールゲート電極１７ｂ、ゲートパッド１９ａを通常ゲートパッド１９ａ、ゲートパッド１９ｂをコントロールゲートパッド１９ｂとして説明する。また、本実施形態では、通常ゲート電極１７ａが本発明の複数のゲート電極のうちの一部のゲート電極に相当し、コントロールゲート電極１７ｂが本発明の複数のゲート電極のうちの残部のゲート電極に相当する。なお、ゲート配線１８は、例えば、ゲート電極１７ａ、１７ｂが構成される際のポリシリコンがパターニングされて構成される。
【００２４】
また、図２に示されるように、ベース層１４の表層部には、Ｎ＋型のエミッタ層２０が形成されている。具体的には、エミッタ層２０は、ベース層１４の表層部のうち通常ゲート電極１７ａが配置されるゲート絶縁膜１６のみに接して形成されており、コントロールゲート電極１７ｂが配置されるゲート絶縁膜１６に接して形成されていない。言い換えると、エミッタ層２０は、通常ゲート電極１７ａが埋め込まれているトレンチ１５の側面のみに接するように形成されており、コントロールゲート電極１７ｂが埋め込まれているトレンチ１５の側面に接するように形成されていない。そして、エミッタ層２０は、トレンチ１５の長手方向に沿って棒状に延設され、トレンチ１５の先端よりも内側で終端する構造とされている。
【００２５】
また、各トレンチ１５の側面から離間した位置にはＰ＋型のボディ層２１が形成されている。このボディ層２１もトレンチ１５の長手方向に沿って棒状に延設されており、トレンチ１５の先端よりも内側で終端する構造とされている。これらエミッタ層２０とボディ層２１は、十分にベース層１４よりも高濃度とされており、ベース層１４内で終端する構造とされている。
【００２６】
そして、ベース層１４の上にはＢＰＳＧ等で構成される層間絶縁膜２２が形成されている。この層間絶縁膜２２にはコンタクトホール２２ａが形成されており、エミッタ層２０の一部およびボディ層２１が層間絶縁膜２２から露出している。そして、層間絶縁膜２２の上にはエミッタ電極２３が形成されており、このエミッタ電極２３はコンタクトホール２２ａを介してエミッタ層２０およびボディ層２１に電気的に接続されている。
【００２７】
また、特に図示しないが、図１とは別断面において、層間絶縁膜２２上にはゲート配線１８、通常ゲートパッド１９ａ、コントロールゲートパッド１９ｂが形成されている。
【００２８】
そして、コレクタ層１１の裏面側には、当該コレクタ層１１と電気的に接続されるコレクタ電極２４が形成されている。
【００２９】
以上が本実施形態における半導体チップ１０の構成である。なお、本実施形態では、Ｎ型、Ｎ−型、Ｎ＋型が本発明の第１導電型に相当し、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。
【００３０】
そして、図１に示されるように、上記半導体チップ１０は、回路チップ等に形成されたゲート制御回路３０と接続されている。具体的には、通常ゲート電極１７ａが通常ゲートパッド１９ａおよび第１抵抗Ｒ１を介してゲート制御回路３０に接続され、コントロールゲート電極１７ｂがコントロールゲートパッド１９ｂおよび第１抵抗Ｒ１より抵抗値の小さい第２抵抗Ｒ２を介してゲート制御回路３０に接続されている。すなわち、本実施形態の半導体装置は、通常ゲート電極１７ａにおけるゲート電圧の変化速度（上昇速度および降下速度）がコントロールゲート電極１７ｂにおけるゲート電圧の変化速度（上昇速度および降下速度）より遅くされている。
【００３１】
以上が本実施形態における半導体装置の構成である。次にＩＧＢＴ素子のターンオンおよびターンオフについて図４を参照しつつ説明する。
【００３２】
まず、ＩＧＢＴ素子のターンオンについて説明する。上記ＩＧＢＴ素子がターンオンされるときには、ゲート制御回路３０から第１抵抗Ｒ１を介してターンオン電圧が通常ゲート電極１７ａに印加されると共に第２抵抗Ｒ２を介してターンオン電圧がコントロールゲート電極１７ｂに印加される。このため、通常ゲート電極１７ａのゲート容量に蓄積される電荷の増加速度は、コントロールゲート電極１７ｂのゲート容量に蓄積される電荷の増加速度より遅くなる。つまり、通常ゲート電極１７ａにおけるゲート電圧の上昇速度がコントロールゲート電極１７ｂにおけるゲート電圧の上昇速度より遅くなる。
【００３３】
したがって、コントロールゲート電極１７ｂにおけるゲート電圧は通常ゲート電極１７ａにおけるゲート電圧より速く閾値電圧より大きくなり、ベース層１４のうちコントロールゲート電極１７ｂが埋め込まれているトレンチ１５と接する部分にＮ型となる反転層が形成される。
【００３４】
しかしながら、本実施形態のＩＧＢＴ素子は、コントロールゲート電極１７ｂが埋め込まれているトレンチ１５の側面に接するようにエミッタ層２０が形成されていない。このため、コントロールゲート電極１７ｂのゲート電圧が閾値電圧より大きくなってもエミッタ電極２３からドリフト層１３に電子は供給されない。したがって、コントロールゲート電極１７ｂのゲート電圧が閾値電圧より大きくなったとしてもＩＧＢＴ素子はターンオンしない。
【００３５】
その後、通常ゲート電極１７ａのゲート電圧が閾値電圧より大きくなると、ベース層１４のうち通常ゲート電極１７ａが埋め込まれたトレンチ１５と接する部分にＮ型となる反転層が形成される。そして、エミッタ層２０は通常ゲート電極１７ａが埋め込まれたトレンチ１５の側面に接するように形成されているため、このエミッタ層２０から反転層を介して電子がドリフト層１３に供給されると共にコレクタ層１１から正孔がドリフト層１３に供給され、伝導度変調によってドリフト層１３の抵抗値が低下してＩＧＢＴ素子がターンオンされる。
【００３６】
つまり、ＩＧＢＴ素子のターンオンを通常ゲート電極１７ａによって制御することができる。そして、通常ゲート電極１７ａのゲート電圧の上昇速度はコントロールゲート電極１７ｂのゲート電圧の上昇速度よりも遅いため、サージ電圧の大きさを小さくすることができる。
【００３７】
なお、通常ゲート電極１７ａのゲート電圧が閾値電圧より大きくなると、電子は全て通常ゲート電極１７ａによって形成された反転層を介してドリフト層１３に供給される。つまり、従来のＩＧＢＴ素子において、コントロールゲート電極１７ｂによって形成された反転層を介してドリフト層１３に供給されていた電子は、通常ゲート電極１７ａによって形成された反転層を介してドリフト層１３に供給される。このため、ドリフト層１３に供給される電子の総量は従来のＩＧＢＴ素子とほとんど変わらないため、オン抵抗が大きく増加することもない。
【００３８】
また、コントロールゲート電極１７ｂのゲート電圧が閾値電圧より大きくなることによってベース層１４のうちコントロールゲート電極１７ｂが埋め込まれているトレンチ１５と接する部分にもＮ型となる反転層が形成される。このため、ターンオンされているときに正孔がベース層１４を通過できる領域（反転層が形成されていない領域）が小さくなる。すなわち、コントロールゲート電極１７ｂにもターンオン電圧を印加することにより、ドリフト層１３に供給された正孔がベース層１４およびボディ層２１を介してエミッタ電極２３から抜け出ることを抑制することができ、オン電圧の低減を図ることができる。
【００３９】
次に、ＩＧＢＴ素子のターンオフについて説明する。上記ＩＧＢＴ素子がターンオフされるときには、ゲート制御回路３０から第１抵抗Ｒ１を介してターンオフ電圧が通常ゲート電極１７ａに印加されると共に第２抵抗Ｒ２を介してターンオフ電圧がコントロールゲート電極１７ｂに印加される。このため、通常ゲート電極１７ａのゲート容量に蓄積された電荷の減少速度は、コントロールゲート電極１７ｂのゲート容量に蓄積された電荷の減少速度より遅くなる。つまり、通常ゲート電極１７ａにおけるゲート電圧の降下速度がコントロールゲート電極１７ｂにおけるゲート電圧の降下速度より遅くなる。
【００４０】
このため、コントロールゲート電極１７ｂにおけるゲート電圧は通常ゲート電極１７ａにおけるゲート電圧より速く閾値電圧より小さくなり、ベース層１４のうちコントロールゲート電極１７ｂが埋め込まれているトレンチ１５と接する部分に形成された反転層が先に消滅する。そして、ベース層１４における正孔の流通経路が広がってドリフト層１３に蓄積されている正孔の一部がベース層１４およびボディ層２１を介してエミッタ電極２３から引き抜かれ、コレクタ電流が減少する。
【００４１】
その後、通常ゲート電極１７ａのゲート電圧も閾値電圧より小さくなり、ベース層１４のうち通常ゲート電極１７ａが埋め込まれたトレンチ１５と接する部分に形成された反転層が消滅する。そして、ベース層１４における正孔の流通経路が広がってドリフト層１３に蓄積されている正孔がベース層１４およびボディ層２１を介してエミッタ電極２３から引き抜かれ、コレクタ電流がゼロとなる。
【００４２】
つまり、時間差を設けて各ゲート電極１７ａ、１７ｂのゲート電圧を閾値電圧以下とすることにより、コレクタ電流を段階的に減少させることができる。このため、各ゲート電極１７ａ、１７ｂを一度に閾値電圧より低くする場合と比較して、サージ電圧の大きさを小さくすることができる。
【００４３】
以上説明したように、本実施形態では、コントロールゲート電極１７ｂが埋め込まれているトレンチ１５の側面に接するようにエミッタ層２０が形成されていない。このため、コントロールゲート電極１７ｂにターンオン電圧が印加されてコントロールゲート電極１７ｂのゲート電圧が閾値電圧より大きくなってもドリフト層１３に電子は供給されず、ＩＧＢＴ素子はターンオンしない。すなわち、コントロールゲート電極１７ｂよりゲート電圧の上昇速度が遅い通常ゲート電極１７ａによってＩＧＢＴ素子のターンオンを制御することができる。したがって、ＩＧＢＴ素子のターンオフ時のサージ電圧を小さくしつつ、ターンオン時のサージ電圧の大きさも小さくすることができる。
【００４４】
また、各ゲート電極１７ａ、１７ｂは、トレンチ１５の延設方向と垂直方向に交互に形成されている。このため、ターンオン時には均等にドリフト層１３に電子を供給することができ、ターンオフ時にはドリフト層１３から正孔を均等に排出することができる。つまり、ドリフト層１３の特定領域のみに電子や正孔が蓄積されることを抑制することでき、電流集中が発生してＩＧＢＴ素子が破壊されることを抑制することができる。
【００４５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して第１、第２抵抗Ｒ１、Ｒ２を半導体チップ１０内に組み込んだものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００４６】
図５に示されるように、本実施形態では、通常ゲート電極１７ａと通常ゲートパッド１９ａとが第１抵抗Ｒ１を介して接続されており、コントロールゲート電極１７ｂとコントロールゲートパッド１９ｂとが第２抵抗Ｒ２を介して接続されている。すなわち、半導体チップ１０内に第１、第２抵抗Ｒ１、Ｒ２が内蔵された構成とされている。
【００４７】
このような第１、第２抵抗Ｒ１、Ｒ２はゲート配線１８を構成する材料を変更することによって構成される。例えば、通常ゲート電極１７ａと通常ゲートパッド１９ａとを接続するゲート配線１８をポリシリコンで構成し、コントロールゲート電極１７ｂとコントロールゲートパッド１９ｂとを接続するゲート配線１８をアルミニウム、金、銀等の金属配線で構成する。これにより、第１抵抗Ｒ１の抵抗値より第２抵抗Ｒ２の抵抗値が小さい第１、第２抵抗Ｒ１、Ｒ２を構成することができる。
【００４８】
このように、第１、第２抵抗Ｒ１、Ｒ２が半導体チップ１０内に内蔵される構成としても、通常ゲート電極１７ａに第１抵抗Ｒ１を介して所定電圧が印加され、コントロールゲート電極１７ｂに第２抵抗Ｒ２を介して所定電圧が印加される。そして、コントロールゲート電極１７ｂが埋め込まれているトレンチ１５の側面に接するようにエミッタ層２０が形成されていないため、上記第１実施形態と同様の効果を得ることができる。
【００４９】
（他の実施形態）
上記各実施形態では、第１導電型をＮ型、第２導電型をＰ型とした例を説明したが、第１導電型をＰ型、第２導電型をＮ型としてもよい。
【００５０】
また、上記各実施形態では、トレンチゲート型のＩＧＢＴ素子について説明したが、プレーナゲート型のＩＧＢＴ素子としてもよい。この場合も上記各実施形態と同様に、エミッタ層２０をコントロールゲート電極１７ｂが配置されるゲート絶縁膜１６に接して形成しないことにより、ターンオン時のサージ電圧の大きさを小さくすることができる。
【００５１】
さらに、上記各実施形態では、ドリフト層１３の厚さ方向に電流が流れる縦型のＩＧＢＴ素子について説明したが、ドリフト層１３の平面方向に電流が流れる横型のＩＧＢＴ素子とすることもできる。
【００５２】
また、上記各実施形態では、通常ゲート電極１７ａおよびコントロールゲート電極１７ｂはストライプ構造とされているものについて説明したが、各ゲート電極１７ａ、１７ｂは平行に延設された後その先端部において引き回されることで環状構造とされたものであってもよい。つまり、上記各実施形態において、トレンチ１５は、平行に延設された後その先端部において引き回されることで環状構造とされたものであってもよい。
【００５３】
さらに、上記各実施形態では、通常ゲート電極１７ａとコントロールゲート電極１７ｂとが延設方向と垂直方向に交互に配列された例について説明したが、通常ゲート電極１７ａとコントロールゲート電極１７ｂとは次のように配列されていてもよい。図６は、他の実施形態における半導体チップ１０の断面構成を示す図である。
【００５４】
図６に示されるように、コントロールゲート電極１７ｂは通常ゲート電極１７ａの２つおきに配置されていてもよい。また、特に図示しないが、コントロールゲート電極１７ｂは通常ゲート電極１７ａの３つおきに配置されていてもよいし、４つおきに配置されていてもよい。さらに、例えば、延設方向と垂直方向において、一方側に通常ゲート電極１７ａがまとめて配置されていると共に他方側にコントロールゲート電極１７ｂがまとめて配置されていてもよい。すなわち、コントロールゲート電極１７ｂを有するＩＧＢＴ素子とすることにより、ターンオフ時のサージ電圧を小さくすることができる。そして、コントロールゲート電極１７ｂが埋め込まれているトレンチ１５の側面に接するようにエミッタ層２０を形成しないことにより、ターンオン時のサージ電圧も小さくすることができる。
【００５５】
また、上記各実施形態において、図７に示されるように、コレクタ層１１に隣接するＮ＋型のカソード層２５を備え、コレクタ層１１およびカソード層２５上にドリフト層１３が形成される構成としてもよい。つまり、コレクタ層１１が形成された領域がＩＧＢＴ領域とされ、カソード層２５が形成された領域がダイオード領域とされたいわゆるＲＣ（Ｒｅｖｅｒｓｅ−Ｃｏｎｄｕｃｔｉｎｇ）−ＩＧＢＴ素子に本発明を適用することもできる。なお、この場合は、コレクタ層１１とカソード層２５とは、例えば、格子状に形成されていてもよい。
【００５６】
また、上記第２実施形態では、半導体チップ１０に通常ゲートパッド１９ａおよびコントロールゲートパッド１９ｂが備えられているが、通常ゲート電極１７ａおよびコントロールゲート電極１７ｂを共通のゲートパッドに接続するようにしてもよい。このような構成としても、通常ゲート電極１７ａには第１抵抗Ｒ１を介して所定電圧が印加され、コントロールゲート電極１７ｂには第２抵抗Ｒ２を介して所定電圧が印加されるため、上記第２実施形態と同様の効果を得ることができる。
【００５７】
さらに、上記各実施形態では、通常ゲート電極１７ａが第１抵抗Ｒ１を介してゲート制御回路３０に接続され、コントロールゲート電極１７ｂが第２抵抗Ｒ２を介してゲート制御回路３０に接続されていることにより、通常ゲート電極１７ａにおけるゲート電圧の変化速度がコントロールゲート電極１７ｂにおけるゲート電圧の変化速度より遅くされている半導体装置について説明した。しかしながら、例えば、外付けのコンデンサを接続する等により、通常ゲート電極１７ａにおけるゲート電圧の変化速度がコントロールゲート電極１７ｂにおけるゲート電圧の変化速度より遅くされていてもよい。
【符号の説明】
【００５８】
１１    コレクタ層
１３    ドリフト層
１４    ベース層
１５    トレンチ
１６    ゲート絶縁膜
１７ａ  通常ゲート電極（ゲート電極の一部）
１７ｂ  コントロールゲート電極（ゲート電極の残部）
２０    エミッタ層
２３    エミッタ電極
２４    コレクタ電極
Ｒ１    第１抵抗
Ｒ２    第２抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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