(57)【要約】【課題】インパルス／ステップ応答の優れた微分器を用いてパルスの立ち上がり精度を良好にしたパルス生成回路を提供すること。【解決手段】微分器１は、第１の入力信号１０１ａを微分してパルスの立ち上がりを捉える。減衰器４は、微分器１からの信号１０２の振幅に利得調整信号１１２によって減衰量ＡＴＴを掛け合わせて調整する。積分器２は、第１の入力信号１０１ａを積分して高周波成分を抑制する。位相シフト回路３は、第１の入力信号１０１ａと逆位相の第２の入力信号１０１ｂの位相の変動量を位相変化量制御信号１１０により調整する。３入力加減算器５は、減衰器４からの信号１０５と積分器２からの信号１０３と位相シフト回路３からの信号１０４とを加減算して短パルス信号１０６を出力する。【選択図】図３
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【特許請求の範囲】
【請求項１】
制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路において、
第１の入力信号を微分してパルスの立ち上がりを捉える微分器と、
該微分器からの信号の振幅に利得調整信号によって減衰量を掛け合わせて調整する減衰器と、
前記第１の入力信号を積分して高周波成分を抑制する積分器と、
前記第１の入力信号と逆位相の第２の入力信号の位相の変動量を位相変化量制御信号により調整する位相シフト回路と、
前記減衰器からの信号と前記積分器からの信号と前記位相シフト回路からの信号とを加減算して短パルス信号を出力する加減算器と
を備えていることを特徴とするパルス生成回路。
【請求項２】
前記微分器は、可変位相微分器であることを特徴とする請求項１に記載のパルス生成回路。
【請求項３】
前記微分器は、ＲＣ微分器であることを特徴とする請求項１に記載のパルス生成回路。
【請求項４】
前記微分器は、ＬＣ微分器であることを特徴とする請求項１に記載のパルス生成回路。
【請求項５】
前記積分器は、可変位相積分器であることを特徴とする請求項１乃至４のいずれかに記載のパルス生成回路。
【請求項６】
前記積分器は、抵抗素子と容量素子を含む積分器の構成であることを特徴とする請求項１乃至４のいずれかに記載のパルス生成回路。
【請求項７】
前記減衰器は、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成であることを特徴とする請求項１乃至６のいずれかに記載のパルス生成回路。
【請求項８】
前記位相シフト回路は、抵抗素子と容量素子を含む積分器の構成であることを特徴とする請求項１乃至７のいずれかに記載のパルス生成回路。
【請求項９】
前記位相シフト回路は、抵抗素子と容量素子を含むオールパスフィルタの構成であることを特徴とする請求項１乃至７のいずれかに記載のパルス生成回路。
【請求項１０】
前記加減算器は、方向性結合器又はハイブリッドリングの構成であることを特徴とする請求項１乃至９のいずれかに記載のパルス生成回路。
【請求項１１】
前記加減算器は、コモンモード抽出回路の構成であることを特徴とする請求項１乃至９のいずれかに記載のパルス生成回路。
【請求項１２】
前記コモンモード抽出回路は、複数の抵抗素子を含む抵抗分割の構成であることを特徴とする請求項１１に記載のパルス生成回路。
【請求項１３】
前記微分器と前記積分器と前記位相シフタ回路と前記減衰器の少なくとも１つは受動素子からなることを特徴とする請求項１乃至１２のいずれかに記載のパルス生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス生成回路に関し、より詳細には、逓倍回路を間欠的に動作させる間欠逓倍回路を用いた短パルス生成技術を改良して更なる短パルス発生を可能にしたパルス生成回路に関する。
【背景技術】
【０００２】
従来から短パルス生成技術として、ＵＷＢ（Ｕｌｔｒａ  Ｗｉｄｅ  Ｂａｎｄ：超広帯域無線）技術の短パルス信号を用いた通信やレーダの開発が行なわれている。この超広帯域無線は、無線通信方式の一つで、近距離で高速通信が可能な無線技術で、データを１ＧＨｚ程度の極めて広い周波数帯に拡散して送受信を行うものである。それぞれの周波数帯に送信されるデータは、ノイズ程度の強さしかないため、同じ周波数帯を使う無線機器と混信することがなく、消費電力も少ないという利点があり、位置測定、レーダ、無線通信の３つの機能を合わせ持っており、極めて独特な無線応用技術である。
【０００３】
短パルス信号を所望の周波数帯域の成分のみを持つ信号とするには、パルス信号をフィルタによって周波数帯域制限して特定の周波数成分のみを抜き出す方法、パルス状の制御信号により発振回路を間欠的に動作させる方法、パルス状の制御信号をミキサに入力してキャリア信号を窓掛けすることで短パルス信号を生成する方法などがある。
これらの短パルス生成回路は、要求される性能として低消費電力動作、高いオン／オフ比がある。また、低消費電力動作は、如何なる機器に搭載する際にも重要な性能となる。このため、高いオン／オフ比は、短パルス信号を用いた通信において通信品質を向上させるために重要な性能である。
【０００４】
しかしながら、従来の短パルス生成回路では、高いオン／オフ比を実現するために増幅回路を用いているため、消費電力が増大するという課題を有し、また、回路規模が大きくなるという課題を有している。また、出力信号波形が歪むという課題も有している。
これらの問題を解決するために、例えば、特許文献１に記載のものは、逓倍回路を間欠的に動作させる間欠逓倍回路を用い、低消費電力で動作し、非常に高いオン／オフ比を実現する短パルス生成回路を提案したものである。
【０００５】
図１は、従来のパルス発生回路を説明するための回路構成図で、上述した特許文献１に記載のものである。図中符号１０１は発振回路、１０２は制御信号発生回路、１０３は間欠逓倍回路、１０４はフィルタ、１０５は出力端子、２０１〜２０４は信号波形を示している。発振回路１０１及び間欠逓倍回路１０３は、能動素子で構成されるアクティブ回路である。発振回路１０１は、連続信号を出力し、間欠逓倍回路１０３に入力する。間欠逓倍回路１０３が、制御信号発生回路１０２から出力される制御信号によって、間欠的に動作することで短パルス信号を生成する。フィルタ１０４は、短パルス信号のスプリアス成分を除去する。
【０００６】
図２（ａ）乃至（ｄ）は、図１に示したブロック構成図における信号及び制御信号のタイミングチャートを示す図である。縦軸は全て電圧、横軸は全て時間である。発振回路１０１は、連続信号２０１を出力し、間欠逓倍回路１０３に入力する。制御信号発生回路１０２は、制御信号２０２を出力し、間欠逓倍回路１０３に入力する。制御信号２０２は、間欠逓倍回路１０３を構成する能動素子に作用する。間欠逓倍回路１０３を構成するＦＥＴは、制御信号２０２の電圧値によって動作点が制御される。ＦＥＴの動作点を制御することで、制御信号２０２の電圧値が高い区間（以下、オン区間）における変換利得を高く、電圧値が低い区間（以下、オフ区間）における変換利得を低くできる。そのため、信号２０３におけるオフ区間での主成分は周波数ｆ０／２の信号となり、間欠逓倍回路１０３から出力される周波数ｆ０の成分はオン区間とオフ区間で振幅値が大きく異なり、その差がオン／オフ比（単位：ｄＢ）となる。
【０００７】
間欠逓倍回路１０３から出力された信号２０３は、フィルタ１０４に入力される。フィルタ１０４は、周波数ｆ０帯の信号を通過させ、他の周波数帯成分を抑圧するスプリアス抑圧フィルタであり、例えば、ＢＰＦ（バンドパスフィルタ）、ＢＥＦ（バンドエリミネーションフィルタ）である。また、フィルタ１０４の帯域は、信号２０３のＯｎ区間のパルス幅の逆数の二倍以上の帯域を確保することが望ましく、これによりフィルタ１０４から信号２０４が出力される際の波形なまりを防止できる。フィルタ１０４は、信号２０３の、周波数ｆ０帯の信号を通過させ、周波数ｆ０／２帯の信号を抑圧する。これにより、出力端１０５は、周波数ｆ０帯の周波数成分を有したオン／オフ比の高い短パルス信号２０４を出力することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−３５４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した特許文献１に記載のパルス発生回路は、間欠逓倍回路や能動増幅素子の利用に起因する問題が生じる。つまり、入出力間の遅延や増幅器（トランジスタ）の回復時間の影響での短パルス発生が困難であるという問題や、発生するアプリアスを抑圧するためのフィルタ回路を必要とするため回路規模の簡素化が図れないといった問題がある。
【００１０】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、インパルス／ステップ応答の優れた微分器を用いてパルスの立ち上がり精度を良好にし、微分器の出力が発生する高周波成分の抑制機能を有するパルス生成回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路において、第１の入力信号を微分してパルスの立ち上がりを捉える微分器と、該微分器からの信号の振幅に利得調整信号によって減衰量を掛け合わせて調整する減衰器と、前記第１の入力信号を積分して高周波成分を抑制する積分器と、前記第１の入力信号と逆位相の第２の入力信号の位相の変動量を位相変化量制御信号により調整する位相シフト回路と、前記減衰器からの信号と前記積分器からの信号と前記位相シフト回路からの信号とを加減算して短パルス信号を出力する加減算器とを備えていることを特徴とする。
【００１２】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記微分器は、可変位相微分器であることを特徴とする。
また、請求項３に記載の発明は、請求項１に記載の発明において、前記微分器は、ＲＣ微分器であることを特徴とする。
また、請求項４に記載の発明は、請求項１に記載の発明において、前記微分器は、ＬＣ微分器であることを特徴とする。
【００１３】
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記積分器は、可変位相積分器であることを特徴とする。
また、請求項６に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記積分器は、抵抗素子と容量素子を含む積分器の構成であることを特徴とする。
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記減衰器は、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成であることを特徴とする。
【００１４】
また、請求項８に記載の発明は、請求項１乃至７のいずれかに記載の発明において、前記位相シフト回路は、抵抗素子と容量素子を含む積分器の構成であることを特徴とする。
また、請求項９に記載の発明は、請求項１乃至７のいずれかに記載の発明において、前記位相シフト回路は、抵抗素子と容量素子を含むオールパスフィルタの構成であることを特徴とする。
【００１５】
また、請求項１０に記載の発明は、請求項１乃至９のいずれかに記載の発明において、前記加減算器は、方向性結合器又はハイブリッドリングの構成であることを特徴とする。
また、請求項１１に記載の発明は、請求項１乃至９のいずれかに記載の発明において、前記加減算器は、コモンモード抽出回路の構成であることを特徴とする。
また、請求項１２に記載の発明は、請求項１１に記載の発明において、前記コモンモード抽出回路は、複数の抵抗素子を含む抵抗分割の構成であることを特徴とする。
【００１６】
また、請求項１３に記載の発明は、請求項１乃至１２のいずれかに記載の発明において、前記微分器と前記積分器と前記位相シフタ回路と前記減衰器の少なくとも１つは受動素子からなることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、パルス発生回路を構成する微分器と積分器と減衰器と位相シフト回路と３入力加減算器とのすべてを受動素子で構成し、微分器の出力が発生する高周波成分の抑制機能を有することで、消費電流や歪の発生を最小限にすることができるとともに、入力信号を作動信号としたので、不用放射にも配慮した周辺環境にも優しいパルス発生回路を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】従来のパルス発生回路を説明するための回路構成図である。
【図２】（ａ）乃至（ｄ）は、図１に示したブロック構成図における信号及び制御信号のタイミングチャートを示す図である。
【図３】本発明に係るパルス生成回路の実施例１を説明するための回路構成図である。
【図４】（ａ）乃至（ｆ）は、図３に示した本発明に係るパルス生成回路の各部のノード電圧を示す図である。
【図５】図３に示した微分器の具体的な回路構成図である。
【図６】（ａ），（ｂ）は、図５に示した微分器のステップ応答を示す図である。
【図７】図３に示した積分器の具体的な回路構成図である。
【図８】（ａ），（ｂ）は、図７に示した積分器のステップ応答を示す図である。
【図９】（ａ），（ｂ）は、図３に示した位相シフト回路の具体的な回路構成図である。
【図１０】図９（ａ），（ｂ）に示した位相シフト回路における一次遅れ要素の利得−位相周波数特性を示す図である。
【図１１】（ａ），（ｂ）は、図３に示した位相シフト回路の他の例を示す具体的な回路構成図である。
【図１２】（ａ），（ｂ）は、図１１（ａ），（ｂ）に示した位相シフト回路における利得−位相周波数特性を示す図である。
【図１３】図３に示した減衰器の具体的な回路構成図である。
【図１４】図３に示した３入力加減算器の回路構成図である。
【図１５】図１４に示した２入力加減算器としてのコモンモード抽出回路の具体的な回路構成図である。
【図１６】（ａ），（ｂ）は、加減算器としてのハイブリッドリングの構成図である。
【図１７】（ａ），（ｂ）は、加減算器としてのハイブリッドリングの構成図である。
【図１８】（ａ），（ｂ）は、加減算器としての更に他のハイブリッドリングの構成図である。
【図１９】本発明に係るパルス生成回路の実施例２を説明するための回路構成図である。
【図２０】（ａ）乃至（ｆ）は、図１９に示した本発明に係るパルス生成回路の各部のノード電圧を示す図である。
【図２１】図１９に示した可変位相微分器の具体的な回路構成図である。
【図２２】図１９に示した積分器型可変位相回路の具体的な回路構成図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施例について説明する。  
【実施例１】
【００２０】
図３は、本発明に係るパルス生成回路の実施例１を説明するための回路構成図である。図中符号１は微分器、２は積分器、３は位相シフタ（位相シフタ回路）、４は減衰器（Ａｔｔｅｎｕａｔｏｒ；アッテネータ）、５は３入力加減算器を示している。
本発明のパルス生成回路は、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路である。微分器１は、第１の入力信号１０１ａを微分してパルスの立ち上がりを捉えるものである。また、減衰器４は、微分器１からの信号１０２の振幅に利得調整信号１１２によって減衰量ＡＴＴを掛け合わせて調整するものである。
【００２１】
また、積分器２は、第１の入力信号１０１ａを積分して高周波成分を抑制するものである。また、位相シフト回路３は、第１の入力信号１０１ａと逆位相の第２の入力信号１０１ｂの位相の変動量を位相変化量制御信号１１０により調整するものである。また、３入力加減算器５は、減衰器４からの信号１０５と積分器２からの信号１０３と位相シフト回路３からの信号１０４とを加減算して短パルス信号１０６を出力するものである。
【００２２】
また、微分器１は、ＲＣ微分器又はＬＣ微分器であってもよい。また、積分器２は、可変位相積分器であり、抵抗素子と容量素子を含む積分器の構成である。また、減衰器４は、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成である。
また、位相シフト回路３は、抵抗素子と容量素子を含む積分器の構成である。また、位相シフト回路は、抵抗素子と容量素子を含むオールパスフィルタの構成である。また、加減算器５は、方向性結合器又はハイブリッドリングの構成である。また、微分器１と積分器２と位相シフト回路３と減衰器４の少なくとも１つは受動素子からなる。
【００２３】
このような構成により、パルス発生回路を構成する微分器と積分器と位相シフト回路と減衰器のすべてを受動素子で構成し、微分器の出力が発生する高周波成分の抑制機能を有することで、消費電流や歪の発生を最小限にすることができるとともに、入力信号を作動信号としたので、不用放射にも配慮した周辺環境にも優しいパルス発生回路を実現することができる。
【００２４】
図４（ａ）乃至（ｆ）は、図３に示した本発明に係るパルス生成回路の各部のノード電圧を示す図で、図４（ａ）は第１及び第２の入力信号を示す図、図４（ｂ）は微分器からの信号を示す図、図４（ｃ）は積分器からの信号を示す図、図４（ｄ）は位相シフト回路からの信号を示す図、図４（ｅ）は減算器からの信号を示す図、図４（ｆ）は３入力加減算器（本実施例１においては加算器）から出力される短パルス信号を示す図である。
【００２５】
図４（ａ）に示した第１の入力信号１０１ａの振幅は＋Ａで、第２の入力信号１０１ｂの振幅は−Ａであり、第１の入力信号１０１ａと第２の入力信号１０１ｂは差動入力信号である。図４（ｂ）に示した微分器１からの信号１０２の最大値は＋Ａで徐々に０に漸近する。
また、図４（ｃ）に示した積分器２からの信号１０３は、ｔ＝０で振幅が０、ｔ＝ｔ２で＋Ａに漸近する。また、図４（ｄ）に示した位相シフト回路３からの信号１０４は、ｔ＝ｔ１における振幅は−Ａである。また、図４（ｅ）に示した減算器４からの信号１０５は、微分器１からの信号１０２に利得調整信号１１２の情報に従った減衰量ＡＴＴを掛け合わせた出力信号である。この減衰量ＡＴＴ≦１である。
【００２６】
また、図４（ｆ）に示した３入力加減算器５からの信号１０６は、減衰器４からの信号１０５と積分器２からの信号１０３と位相シフト回路３からの信号１０４とを加算して短パルス信号で、ｔ＝０の近傍では微分器１の信号１０２が支配的である。０＜ｔ＜ｔ１の範囲では支配要因が微分器から積分器へと遷移する。すなわち、ｔが大きくなっていくにつれて積分器の出力の特徴である上に凸の波形が観測されるようになる。この種の波形は矩形波で見られる直線＋９０°角の組み合わせよりも正弦波に近く、したがって、高周波成分も少ない。
【００２７】
微分器１のピーク振幅の高周波成分の影響を緩和すべく、積分器２からの信号１０３が、減衰器４を介して微分器１からの信号１０２が加算されている。つまり、３入力加減算器５においては、減衰器４からの信号１０５と積分器２からの信号１０３とが加算されている。さらに、積分器２のＤＣ成分を打ち消して急峻な立ち下がりを得るために、ｔ＝ｔ１の時刻で位相シフト回路３からの信号１０４の０から−Ａの遷移が加算されている。
つまり、ｔ＝ｔ１においては、位相シフト回路３からの信号1０４が含んでいる−Ａのエッジの影響で失力は０近傍へと到達する。最終的には積分器の漸近時間ｔ＝ｔ２の時間経過後に３入力加減算器５からの信号1０６は０になる。これによって、微分器１からの信号１０２より、本発明の出力信号１０６はパルスの幅を短くできる。
【００２８】
本実施例１における微分器１の出力信号の包絡線に起因する高周波成分は、1）減衰器で微分器の出力を減衰させて使用する。２）微分器の出力の下の凹部の信号に（減衰後）、積分器の出力の上の凸部の信号を（減衰なしで）加算したことにより、一般的な矩形波よりも積分器の出力の凸波形が勝った波形、言い換えれば矩形波よりも正弦波に近づいた波形の合成ができた。３）立ち下がりエッジの生成は微分波形よりも高周波成分の少ないステップ波形の加算を用いていること、つまり、立ち下がりエッジには。立ち上がりエッジほどの高周波成分が含まれていないことが想定できる。このような３つの理由により、微分器を単体で用いる場合に比べ、高周波成分を大幅に減らすことができる。
【００２９】
入力信号１０１ａ，１０１ｂに繰り返し信号を用いる場合には、立ち上がり又は立ち下がりの一方をマスクする回路を前置する必要がある。マスク回路は、通常、信号パスに直列に挿入されたスイッチとそれをオン／オフする制御信号とからなる。
図５は、図３に示した微分器の具体的な回路構成図である。図中符号Ｖｉ（ｔ）は入力電圧、ｉ（ｔ）は入力電流、Ｖｃ（ｔ）はコンデンサ端子電圧、ＶＲ（ｔ）は抵抗端子電圧、ｑ（ｔ）はコンデンサの電荷を示している。
【００３０】
図５においては、ＲとＣとによる１次の微分器を示したが、ＬとＣとによる２次の微分器でも、更に高次の微分器も用いることができる。つまり、微分器１は、ＲＣ微分器であってもＬＣ微分器であってもかまわない。この種の微分器を用いることの最大の利点は、エッジの強調機能である。これによって、スイッチング素子などを用いた一般的な短パルス発生器に比べて精度の良好な立ち上がりエッジを発生させることが可能になる。
図５に示した微分器の時間応答は、ＶＲ（ｔ）＝Ｖｉ（ｔ）−Ｖｃ（ｔ）となり、ｑ（ｔ）＝０であるので、ＶＲ（ｔ）＝０（ｔ＜０）、Ｅｅｘｐ（−ｔ／Ｒ１Ｃ１）（ｔ≧０）で示される。
【００３１】
図６（ａ），（ｂ）は、図５に示した微分器のステップ応答を示す図で、図６（ａ）は微分器のステップ入力信号、図６（ｂ）はそのステップ入力信号に対応する応答信号を示している。この図６（ａ），（ｂ）によると、ステップ応答は、入力の微係数に比例して立ち上がり、時定数Ｒ１Ｃ１を持ったエクスポネンシャル関数にしたがって減衰して０に漸近することがわかる。
【００３２】
図７は、図３に示した積分器の具体的な回路構成図である。この積分器も上述した微分器と同様に、ＲとＣによる１次の微分器を示したが、ＬとＣとによる２次の積分器でも、更に高次の積分器も用いることができる。また、図７に示した積分器の時間応答は、ＶＣ（ｔ）＝０（ｔ＜０）、Ｅ（１−ｅｘｐ（−ｔ／Ｒ２Ｃ２））（ｔ≧０）で示される。
図８（ａ），（ｂ）は、図７に示した積分器のステップ応答を示す図で、図８（ａ）はステップ入力、図８（ｂ）はステップ応答を示している。積分器の過渡状態における時定数は、微分器の時定数と同じく、ＲとＣとの積で表わすことが確認できた。
【００３３】
図９（ａ），（ｂ）は、図３に示した位相シフト回路の具体的な回路構成図で、図９（ａ）は位相変動量調整信号がない状態の回路構成図で、図９（ｂ）は位相変動量調整信号がある場合の回路構成図を示している。この例では位相変動量調整信号１１０によって、Ｒ又はＣに直列なＳｃ，Ｓ２Ｒをオン／オフさせることで位相変動量を可変としている。また、ＳｃとＣ２Ｂの代わりに可変容量制御回路（バラクタ）などの回路を用いてもよい。
また、位相シフト回路３は、抵抗素子と容量素子を含む積分器（一次遅れ要素）の構成である。この場合の伝達関数は、
Ｈ（ｓ）＝Ｖ２／Ｖ１＝１／（１＋ＳＣ２Ｒ２）
で表される。
【００３４】
図１０（ａ），（ｂ）は、図９（ａ），（ｂ）に示した位相シフト回路における一次遅れ要素の利得−位相周波数特性を示す図である。図１０（ａ）は利得−周波数特性を示し、図１０（ｂ）は位相−周波数特性を示している。上述した位相シフト回路は、極の周波数が１／２πＲ２Ｃ２において位相が４５°遅れるという特徴を有する。
図１１（ａ），（ｂ）は、図３に示した位相シフト回路の他の例を示す具体的な回路構成図で、図１１（ａ）は位相変動量調整信号がない状態の回路構成図で、図１１（ｂ）は位相変動量調整信号がある場合の回路構成図を示している。この位相シフト回路は、抵抗素子と容量素子を含むオールパスフィルタの構成である。
この例では位相変動量調整信号１１０によって、Ｃに直列なＳｃのオン／オフを切り替えることで位相変動量を可変としている。この回路でも、図１１（ｂ）のようにＲを切り替えたり、Ｃを可変容量制御回路（バラクタ）に変更するなどしても同様の効果を奏する。
図１２（ａ），（ｂ）は、図１１（ａ），（ｂ）に示した位相シフト回路における利得−位相周波数特性を示す図である。図１２（ａ）は利得−周波数特性を示し、図１２（ｂ）は位相−周波数特性を示している。
【００３５】
オールパスフィルタとは、図１０（ａ），（ｂ）に示すように、利得−周波数特性がフラットで位相のみの変化するものの総称である。図１１（ａ），（ｂ）に示した位相シフト回路にとどまらず多数の回路が存在する。
この位相シフト回路も一次遅れ要素の回路と同様にＲ，Ｃを変化させることで任意の位相シフト量を得ることができる。
【００３６】
位相シフト量θは、θ＝−２ｔａｎ−１（ω／２πα０）で表される。
ω＝０の時に、θ＝０
ω＝２πα０の時に、θ＝−９０°
ω＝∞の時に、θ＝−１８０°
となる。
【００３７】
また、伝達関数は、
Ｈ（ｓ）＝（Ｓ−α０）／（Ｓ＋α０）  α０＝１／Ｒ０Ｃ０
θ＝−２ｔａｎ−１（ω／2πα０）
で表される。
【００３８】
図１３は、図３に示した減衰器の具体的な回路構成図である。この減衰器４は、複数の抵抗素子Ｒａ，Ｒｂ，Ｒｃと複数のスイッチＳａ，Ｓｂ，Ｓｃを含む抵抗タップの構成である。
この減衰器４の減衰量を遅延パルスの立ち上がりタイミングでの加減算器の入力の振幅が同じとなるように調整することで立ち下がりの鋭いパルスが得られる。このことは図４（ｆ）に示されている。
この場合の伝達関数は、
Ｈ（ｓ）＝Ｖ２／Ｖ１＝１（Ｓａ；閉時）＝（Ｒｃ＋Ｒｂ）／（Ｒａ＋Ｒｂ＋Ｒｃ）（Ｓｂ；閉時）
で表される。
減衰器の利得調整信号Ｃａ，Ｃｂ，ＣｃとスイッチＳａ，Ｓｂ，Ｓｃの状態間の真理値表とそれに対応した伝達関数を以下の表１に示す。
【００３９】
【表１】
2013187831.tif 000003
【００４０】
図１４は、図３に示した３入力加減算器の具体的な回路構成図で、図中符号５ａ，５ｂは第１及び第２の２入力加減算器を示している。本実施例における３入力加減算器５は、第１及び第２の２入力加減算器５ａ，５ｂを縦続接続することで達成できる。パッシブな加減算器には必ず損失があるため、入力１０２，１０３，１０４間ではパス損失が異なる。減衰器４を間に挟む微分器１の出力１０２を３入力加減算器５のポート１０４に導くのは好ましくなく、ポート１０２又は１０３へ接続されるべきである。ポート１０４へ積分器２の出力を接続するか、位相シフト回路３の出力１０４を接続するかは、回路構成に起因するパス損失に多く依存するが、以下の説明では動作の理解が容易となるように、ポート１０５（減衰器の出力）を図１７（ａ）（後述する）の入力１（ポートＡ）に接続し、ポート１０３（積分器の出力）を図１７（ａ）（後述する）の入力２（ポートＣ）に接続すると、第１の加算器５ａの加算出力は、図１７（ａ）（後述する）のポートＢに出力され、この第１の加算器５ａの加算出力を第２の加算器５ｂの入力として入力１（ポートＡ）に接続し、ポート１０４（位相シフト回路の出力）を図１７（ａ）（後述する）の入力２（ポートＣ）に接続すると、第２の第２の加算器５ｂの加算出力は、図１７（ａ）（後述する）のポートＢに出力される。
【００４１】
図１５は、図１４に示した２入力加減算器としてのコモンモード抽出回路の具体的な回路構成図である。上述した加減算器５は、コモンモード抽出回路の構成である。このコモンモード抽出回路は、複数の抵抗素子を含む抵抗分割の構成である。
このコモンモード抽出回路の伝達関数は、Ｖｃｏｍ＝（Ｖ１＋Ｖ２）／２で表わされる。この伝達関数と利得が加算回路の半分になってしまうという欠点を有するものの、広帯域である点や小型化が可能である点、高精度が得られるという多くの利点を有している。
【００４２】
図１６（ａ），（ｂ）は、加減算器として用いられるラットレースハイブリッドリングの構成図で、加減算器のポートＡが入力の時の各ポートの状態を示す図である。図１６（ａ）はポートＣとＡとが絶縁されている図で、図１６（ｂ）にはポートＢとDにはポートＡ入力の−３ｄＢされた信号が出力されている図である。
図１７（ａ），（ｂ）は、加減算器として用いられるラットレースハイブリッドリングの構成図で、加減算器のポートＣが入力の時の各ポートの状態を示す図で、図１７（ａ）はポートＣとＡとが絶縁されている図で、図１７（ｂ）はポートＢとDにはポートＣ入力の−３ｄＢされた信号が出力されている図である。
【００４３】
上述した図１６（ａ），（ｂ）及び図１７（ａ），（ｂ）のいずれにおいても、絶縁を取るためには０（又は３６０°）位相の信号と１８０°位相の信号とを距離の関数として実現することで達成し、−３ｄＢ信号はλ／４×ｎ（ｎ＝１、３、５・・・奇数）を同じく距離の関数として実現していることがわかる。
ラットレースハイブリッドリングは、高周波回路においては一般的に知られた回路である。ポートＡ−Ｂ，Ｂ−Ｃ，Ｃ−Ｄ間はλ／４だけ離れて配置され、ポートＡ−Ｄ間は３λ／４離れて配置されている。この配置によって各ポート間の入出力関係は、以下の通りである。まず、ポートＣに信号を入力した場合、ポートＢには、ポートＣから時計回りに５λ／４だけリングを進んだ波と、ポートＣから反時計回りにλ／４進んだ波が到達する。これらの２波は同相になるので、足し合わされたものがポートＢに出力される。ポートＤもＢも同様に、時計回りと反時計回りの波が足し合わされて出力される。ポートＡには、ポートＣから時計回りにλ進んだ波と、ポートＣから反時計回りにλ／２進んだ波が到達する。これらの２波は逆相になるので打ち消され、ポートＡはポートＣからＩｓｏｌａｔｅされた形になる。したがって、ポートＡは全く関係なくなり、ポートＣから見るとポートＢとＤの２つのポートが対称に配置された回路のようになる。つまり、ポートＣからの入力は、ポートＢとＤに等分配されて出力される。この時、ポートＢとＤからの出力は同相になる。次に、ポートＡに信号を入力した場合、同様にして、ポートＣは全く関係なくなり、ポートＡから見るとポートＢとＤの２つのポートが配置された回路のようになる。つまり、ポートＡからの入力は、ポートＢとＤに分配されて出力される。この時、ポートＢとＤからの出力の位相は逆相（１８０°位相が異なる）になる。
【００４４】
図１８（ａ），（ｂ）は、加減算器として用いられる更に他のラットレースハイブリッドリングの構成図で、図１８（ａ）は出力ポートＢの振る舞いを示す図で、図１８（ｂ）は出力ポートＤの振る舞いを示す図である。
ポートＡを入力１、ポートＣを入力２、ポートＢを加算ポート、ポートＤを減算ポートとして実現したものを加減算器として示している。ポートＡ，Ｃから同距離のポートＢを位相の基準とすると、ポートＣからの信号はポートＢとＤとで同位相となり、ポートＡからの信号はポートＢとＤとで逆位相となっていることから、ポートＢは加算、ポートＤは減算であることがわかる。
【実施例２】
【００４５】
図１９は、本発明に係るパルス生成回路の実施例２を説明するための回路構成図である。図中符号１１は微分器形可変位相回路（可変位相微分器）、１２は積分器形可変位相回路（可変位相積分器）、１３は位相シフト回路、１４は減衰器（Ａｔｔｅｎｕａｔｏｒ；アッテネータ）、１５は３入力加減算器を示している。つまり、図１９に示したパルス生成回路は、微分器形可変位相回路１１と積分器形可変位相回路１２と位相シフト回路１３と減衰器１４と３入力加減算器１５で構成されている。
【００４６】
本実施例２のパルス生成回路においては、図３に示した実施例１における微分器１及び積分器２にそれぞれ位相可変機能を持たせて微分器形可変位相回路（可変位相微分器）１１及び積分器形可変位相回路（可変位相積分器）１２とするとともに、微分器形可変位相回路１１の出力２０２に減衰器１４による利得調整機能をもたせ、さらに位相シフト回路１３を用いて、３入力加減算器１５に、微分器形可変位相回路１１の出力２０５と積分器形可変位相回路１２の出力２０３と位相シフト回路１３の出力２０４とを入力させるように構成したものである。
【００４７】
本実施例２のパルス生成回路は、上述した実施例１と同様に、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路である。微分器形可変位相回路１１は、第１の位相変化量制御信号２１０によって位相可変され、第１の入力信号２０１ａを微分してパルスの立ち上がりを捉えるものである。また、減衰器１４は、微分器１１からの信号２０２の振幅に利得調整信号２１４によって減衰量ＡＴＴを掛け合わせて調整するものである。また、積分器形可変位相回路１２は、第２の位相変化量制御信号２１１によって位相可変され、第１の入力信号２０１ａを積分して高周波成分を抑制するものである。
【００４８】
また、位相シフト回路１３は、第１の入力信号２０１ａと逆位相の第２の入力信号２０１ｂの位相の変動量を第３の位相変化量制御信号２１２により調整するものである。また、３入力加減算器１５は、減衰器１４からの信号２０５と積分器形可変位相回路１２からの信号２０３と位相シフト回路１３からの信号２０４とを加減算して短パルス信号２０６を出力するものである。
【００４９】
このように、実施例２におけるパルス生成回路は、上述した実施例１よりも更に高周波成分の抑制を達成するためのもので、微分器と積分器の位相を変化させる機能を付加したものである。これにより、自由度の増加で短パルス波形の非エッジ（中間部分）の波形を正弦波に近付け、高周波を減少させることができる。
図２０（ａ）乃至（ｆ）は、図１９に示した本発明に係るパルス生成回路の各部のノード電圧を示す図で、図２０（ａ）は第１及び第２の入力信号を示す図、図２０（ｂ）は微分器型可変位相回路からの信号を示す図、図２０（ｃ）は積分器型可変位相回路からの信号を示す図、図２０（ｄ）は位相シフト回路からの信号を示す図、図２０（ｅ）は減算器からの信号を示す図、図２０（ｆ）は３入力加減算器（本実施例２においては加算器）から出力される短パルス信号を示す図である。
【００５０】
図２０（ａ）に示した第１の入力信号２０１ａの振幅は＋Ａで、第２の入力信号２０１ｂの振幅は−Ａであり、第１の入力信号２０１ａと第２の入力信号２０１ｂは差動入力信号である。図２０（ｂ）に示した微分器型可変位相回路１１からの信号２０２の位相時定数は、第１の位相変動量制御信号２１０を通じて制御される。ただし、この第１の位相変動量制御信号２１０はピーク振幅には影響を与えない。最大値は＋Ａで徐々に０に漸近する。また、図２０（ｃ）に示した積分器型可変位相回路１２からの信号２０３の位相時定数は、第２の位相変動量制御信号２１１を通じて制御される。この信号２０３は、ｔ＝０で振幅が０、ｔ＝ｔ２で＋Ａに漸近する。
【００５１】
また、図２０（ｄ）に示した位相シフト回路１３からの信号２０４は、ｔ＝ｔ1における振幅は−Ａである。また、図２０（ｅ）に示した減算器１４からの信号２０５は、微分器型可変位相回路１１からの信号２０２に利得調整信号２１４の情報に従った減衰量ＡＴＴを掛け合わせた出力信号である。この減衰量ＡＴＴ≦１である。
また、図２０（ｆ）に示した３入力加減算器１５からの信号２０６は、減衰器１４からの信号２０５と積分器型可変位相回路１２からの信号２０３と位相シフト回路１３からの信号２０４とを加算して短パルス信号で、ｔ＝０の近傍では微分器型可変位相回路１１の信号２０２が支配的である。０＜ｔ＜ｔ１の範囲では支配要因が微分器から積分器へと遷移する。
【００５２】
すなわち、ｔが大きくなっていくにつれて積分器の出力の特徴である上に凸の波形が観測されるようになる。この種の波形は矩形波で見られる直線＋９０°角の組み合わせよりも正弦波に近く、したがって、高周波成分も少ない。ｔ＝ｔ１においては、位相シフト回路１３からの信号２０４が含んでいる−Ａのエッジの影響で失力は０近傍へと到達する。最終的には積分器の漸近時間ｔ＝ｔ２の時間経過後に３入力加減算器１５からの信号２０６は０になる。
【００５３】
つまり、微分器型可変位相回路１１のピーク振幅の高周波成分の影響を緩和すべく、積分器型可変位相回路１２からの信号２０３が、減衰器１４を介して微分器型可変位相回路１１からの信号２０２が加算されている。つまり、３入力加減算器１５においては、減衰器１４からの信号２０５と積分器型可変位相回路１２からの信号２０３とが加算されている。さらに、積分器型可変位相回路１２のＤＣ成分を打ち消して急峻な立ち下がりを得るために、ｔ＝Ｔ１の時刻で位相シフト回路１３からの信号２０４の０から−Ａの遷移が加算されている。これによって、微分器型可変位相回路１１からの信号２０２より、本発明の出力信号２０６はパルスの幅を短くできる。
【００５４】
本実施例１における微分器１の出力信号の包絡線に起因する高周波成分は、１）減衰器で微分器の出力を減衰させて使用する。２）微分器の出力の下の凹部の信号に（減衰後）、積分器の出力の上の凸部の信号を（減衰なしで）加算したことにより、一般的な矩形波よりも積分器の出力の凸波形が勝った波形、言い換えれば矩形波よりも正弦波に近づいた波形の合成ができた。３）立ち下がりエッジの生成は微分波形よりも高周波成分の少ないステップ波形の加算を用いていること、つまり、立ち下がりエッジには。立ち上がりエッジほどの高周波成分が含まれていないことが想定できる。このような３つの理由により、微分器を単体で用いる場合に比べ、高周波成分を大幅に減らすことができる。
【００５５】
入力信号２０１ａ，２０１ｂに繰り返し信号を用いる場合には、立ち上がり又は立ち下がりの一方をマスクする回路を前置する必要がある。マスク回路は、通常、信号パスに直列に挿入されたスイッチとそれをオン／オフする制御信号とからなる。
図２１は、図１９に示した微分器形可変位相回路の具体的な回路構成図である。この微分器形可変位相回路（可変位相微分器）の時定数を位相変化量制御信号Ｃｎｔ１Ａにしたがって、直列容量の値を切り替えることで位相変化量を変化させている。例えば、Ｓ１Ａがオンし、微分器の容量がＣ１＋Ｃ１Ａになった時に、微分器の減衰は容量がＣ１のみの時よりなだらかになる。ここでは“位相”を基準に時刻から一定時間経過した点にあける振幅及び振幅の集合体とする。これにより、時定数の大きい系は、位相が遅れることが理解できる。
【００５６】
微分器形可変位相回路の動作真理値及び直列容量の値を以下の表２に示す。
【００５７】
【表２】
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【００５８】
なお、実施例２においても、上述した実施例１と同様な効果を奏することも明らかである。
図２２は、図１９に示した積分器型可変位相回路の具体的な回路構成図である。この積分器型可変位相回路（可変位相積分器）の時定数を位相変化量制御信号Ｃｎｔ２Ａにしたがって並列容量の値を切り替えることで位相変化量を変化させている。Ｃを切り替える代わりにＲを切り替えることでも等価な回路状態の変化が得られる。表３に可変位相積分器の動作真理値及び並列容量を示している。
【００５９】
【表３】
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【００６０】
図１８に示した本発明に係るパルス生成回路の減衰器の具体的な回路構成図は、図１３に示した減衰器と同様である。減衰器１４は、複数の抵抗素子Ｒａ，Ｒｂ，Ｒｃと複数のスイッチＳａ，Ｓｂ，Ｓｃを含む抵抗タップの構成である。
減衰器１４の減衰量を遅延パルスの立ち上がりタイミングでの加減算器の入力の振幅が同じとなるように調整することで立ち下がりの鋭いパルスが得られる。このことは図２０（ｆ）に示されている。
【符号の説明】
【００６１】
１  微分器
２  積分器
３，１３  位相シフト回路
４，１４  減衰器（Ａｔｔｅｎｕａｔｏｒ；アッテネータ）
５，１５  ３入力加減算器
５ａ，５ｂ  ２入力加減算器
１１  微分器型可変位相回路（可変位相微分器）
１２  積分器型可変位相回路（可変位相積分器）
１０１  発振回路
１０２  制御信号発生回路
１０３  間欠逓倍回路
１０４  フィルタ
１０５  出力端子
２０１〜２０４  信号波形
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2013187831.tif 000025
【図２１】
2013187831.tif 000026
【図２２】
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