(57)【要約】【課題】接合終端部に起因する信号ノイズや不安定動作を低減可能な半導体装置および半導体モジュールを提供する。【解決手段】実施形態による半導体装置は、第１および第２の主面を有する半導体基板を備え、前記半導体基板は、前記半導体基板内に形成された第１導電型の第１半導体層と、前記第１半導体層の前記第１の主面側の表面に形成された第２導電型の第２半導体層と、前記第２半導体層の表面に形成された前記第１導電型の第３半導体層と、前記第１半導体層の前記第２の主面側の表面に形成された前記第２導電型の第４半導体層とを備える。さらに、前記装置は、前記半導体基板の前記第１の主面側に形成された制御電極と、前記半導体基板の前記第１の主面側に形成された第１の主電極とを備える。さらに、前記装置は、前記半導体基板の前記第２の主面側に形成された第２の主電極と、前記半導体基板の前記第２の主面側に形成された接合終端部とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１および第２の主面を有する半導体基板であって、前記半導体基板内に形成された第１導電型の第１半導体層と、前記第１半導体層の前記第１の主面側の表面に形成された第２導電型の第２半導体層と、前記第２半導体層の表面に形成された前記第１導電型の第３半導体層と、前記第１半導体層の前記第２の主面側の表面に形成された前記第２導電型の第４半導体層と、を備える半導体基板と、
前記半導体基板の前記第１の主面側に形成された制御電極と、
前記半導体基板の前記第１の主面側に形成された第１の主電極と、
前記半導体基板の前記第２の主面側に形成された第２の主電極と、
前記半導体基板の前記第２の主面側に形成され、前記第４半導体層を包囲する環状の平面形状を有する接合終端部とを備え、
前記半導体基板はさらに、前記半導体基板の側面に形成された前記第２導電型の第５半導体層を備え、
前記接合終端部は、前記第４半導体層と前記第５半導体層との間に形成されており、
前記半導体基板はさらに、前記第１半導体層と前記第４半導体層との間に形成された前記第１導電型の第６半導体層を備え、
前記第５半導体層は、前記半導体基板の側面と前記第１の主面に形成されており、
前記第５および第６半導体層の一方は、カソード層として機能し、
前記第５および第６半導体層の他方は、アノード層として機能する、
半導体装置。
【請求項２】
第１および第２の主面を有する半導体基板であって、前記半導体基板内に形成された第１導電型の第１半導体層と、前記第１半導体層の前記第１の主面側の表面に形成された第２導電型の第２半導体層と、前記第２半導体層の表面に形成された前記第１導電型の第３半導体層と、前記第１半導体層の前記第２の主面側の表面に形成された前記第２導電型の第４半導体層と、を備える半導体基板と、
前記半導体基板の前記第１の主面側に形成された制御電極と、
前記半導体基板の前記第１の主面側に形成された第１の主電極と、
前記半導体基板の前記第２の主面側に形成された第２の主電極と、
前記半導体基板の前記第２の主面側に形成され、前記第４半導体層を包囲する環状の平面形状を有する接合終端部と、
を備える半導体装置。
【請求項３】
前記半導体基板はさらに、前記半導体基板の側面に形成された前記第２導電型の第５半導体層を備える、請求項２に記載の半導体装置。
【請求項４】
前記接合終端部は、前記第４半導体層と前記第５半導体層との間に形成されている、請求項３に記載の半導体装置。
【請求項５】
前記半導体基板はさらに、前記第１半導体層と前記第４半導体層との間に形成された前記第１導電型の第６半導体層を備える、請求項３または４に記載の半導体装置。
【請求項６】
前記第５半導体層は、前記半導体基板の側面と前記第１の主面に形成されており、
前記第５および第６半導体層の一方は、カソード層として機能し、
前記第５および第６半導体層の他方は、アノード層として機能する、
請求項５に記載の半導体装置。
【請求項７】
複数の半導体チップであって、前記半導体チップの各々は、第１および第２の主面を有する半導体基板と、前記半導体基板の前記第１の主面側に形成された制御電極と、を備える複数の半導体チップと、
前記半導体基板の前記第１の主面側に形成された制御電極パッドおよびセンスパッドに接続されており、前記制御電極パッドを介して前記制御電極に制御電圧を印加し、前記センスパッドを介して前記半導体チップ内の状態を検出する、複数の制御回路と、
前記半導体チップ内の状態に基づくアクティブ制御により、前記制御回路を制御するアクティブ制御回路と、
を備える半導体モジュール。
【請求項８】
前記半導体チップの各々はさらに、
前記半導体基板の前記第１の主面側に形成された第１の主電極と、
前記半導体基板の前記第２の主面側に形成された第２の主電極と、
前記半導体基板の前記第２の主面側に形成された接合終端部と、
を備える、請求項７に記載の半導体モジュール。
【請求項９】
前記制御回路は、前記センスパッドを介して前記半導体チップ内の電流、電圧、または温度を検出する、請求項７または８に記載の半導体モジュール。
【請求項１０】
さらに、前記アクティブ制御回路から前記制御回路への信号を保持する光を受光する受光素子を備える、
請求項７から９のいずれか１項に記載の半導体モジュール。
【請求項１１】
前記光は、前記アクティブ制御回路から前記制御回路への信号を保持する第１の光成分と、前記制御回路への給電用の第２の光成分とを含む、
請求項１０に記載の半導体モジュール。
【請求項１２】
さらに、前記受光素子とは別に、非接触給電により給電を受けるための受電部を備える、請求項１０に記載の半導体モジュール。
【請求項１３】
さらに、前記制御回路から前記アクティブ制御回路への信号を保持する光を発光する発光素子を備える、請求項７から１２のいずれか１項に記載の半導体モジュール。
【請求項１４】
前記複数の半導体チップのうちの少なくとも１つは、Ｋ個（Ｋは２以上の整数）の半導体チップをカスケード接続して構成されており、
前記Ｋ個の半導体チップのうちの少なくとも１つの半導体チップは、ノーマリオフ型素子として機能する、
請求項７から１３のいずれか１項に記載の半導体モジュール。
【請求項１５】
複数の半導体チップであって、前記半導体チップの各々は、第１および第２の主面を有する半導体基板と、前記半導体基板の前記第１の主面側に形成された制御電極と、を備える複数の半導体チップと、
前記制御電極に制御電圧を印加し、かつ、前記半導体チップ内の状態または前記半導体チップを収容するパッケージ内の状態を検出する、複数の制御回路と、
前記半導体チップ内または前記パッケージ内の状態に基づくアクティブ制御により、前記制御回路を制御するアクティブ制御回路と、
を備える半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体モジュールに関する。
【背景技術】
【０００２】
従来の電力用半導体装置では、ゲート電極、ソース電極（カソード電極）、アノード電位部、接合終端部が、半導体基板の同一主面側に形成されている。そのため、ゲート電極やソース電極を外部電極と接続する際、ボンディングワイヤが接合終端部上やアノード電位部上をまたぐ必要があり、信号のノイズや回路動作の不安定性の要因となっている。さらには、このような構造を持つ複数の半導体チップを１つのパッケージ内に設置する場合には、これらのチップと他の回路とを接続するボンディングワイヤ等に関しても、同様の問題が生じる。特に、回路動作の制御用の信号にノイズが加わると、チップ間で動作のばらつきが生じてしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２９９９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
接合終端部に起因する信号ノイズや不安定動作を低減可能な半導体装置および半導体モジュールを提供する。
【課題を解決するための手段】
【０００５】
一の実施形態による半導体装置は、第１および第２の主面を有する半導体基板を備え、前記半導体基板は、前記半導体基板内に形成された第１導電型の第１半導体層と、前記第１半導体層の前記第１の主面側の表面に形成された第２導電型の第２半導体層と、前記第２半導体層の表面に形成された前記第１導電型の第３半導体層と、前記第１半導体層の前記第２の主面側の表面に形成された前記第２導電型の第４半導体層とを備える。さらに、前記装置は、前記半導体基板の前記第１の主面側に形成された制御電極と、前記半導体基板の前記第１の主面側に形成された第１の主電極とを備える。さらに、前記装置は、前記半導体基板の前記第２の主面側に形成された第２の主電極と、前記半導体基板の前記第２の主面側に形成され、前記第４半導体層を包囲する環状の平面形状を有する接合終端部とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第２実施形態の半導体装置の構造を示す断面図である。
【図３】第３実施形態の半導体モジュールの構造を概略的に示す断面図である。
【図４】第３実施形態の半導体モジュールの構造を示す平面図である。
【図５】第４実施形態の半導体装置の製造方法の概要を示す断面図である。
【図６】第５実施形態の半導体装置の製造方法の概要を示す断面図である。
【図７】第６実施形態の半導体装置の構造を示す断面図である。
【図８】第７実施形態の半導体モジュールの構造の例を示す回路図(1/3)である。
【図９】第７実施形態の半導体モジュールの構造の例を示す回路図(2/3)である。
【図１０】第７実施形態の半導体モジュールの構造の例を示す回路図(3/3)である。
【図１１】第７実施形態の短絡保護回路の例を示す回路図(1/2)である。
【図１２】第７実施形態の短絡保護回路の例を示す回路図(2/2)である。
【図１３】第１〜第７実施形態の半導体装置の実装方法の例を示した斜視図である。
【図１４】第１〜第７実施形態の半導体構造体の接続方法の例を示した図である。
【図１５】第３実施形態の変形例の半導体モジュールの構造を示す平面図である。
【図１６】第１および第２実施形態の半導体装置（半導体チップ）の構造を概略的に示した平面図である。
【図１７】第８実施形態の半導体チップの断面を示す模式図と回路構成を示す回路図である。
【図１８】第８実施形態の半導体モジュールの構造の例を示す回路図(1/3)である。
【図１９】第８実施形態の半導体モジュールの構造の例を示す回路図(2/3)である。
【図２０】第８実施形態の半導体モジュールの構造の例を示す回路図(3/3)である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、逆導通型の電力用半導体装置である。
【０００９】
図１の半導体装置の半導体基板１００は、第１半導体層の例であるＮ−型の第１ベース層１０１と、第２半導体層の例であるＰ型の第２ベース層１０２と、第３半導体層の例であるＮ型のソース層（エミッタ層）１０３と、第４半導体層の例であるＰ型のドレイン層（コレクタ層）１０４と、第５半導体層の例であるＰ型の周辺拡散層１０５と、第６半導体層の例であるＮ＋型のアノード層１０６とを備えている。符号２０１、２０２、２０３はそれぞれ、半導体基板１００内のＭＯＳＦＥＴ部、ダイオード部、接合終端部を示している。
【００１０】
図１の半導体装置はさらに、ゲート絶縁膜１１１と、制御電極の例であるゲート電極１１２と、第１の主電極１２１と、第２の主電極１２２とを備えている。
【００１１】
なお、本実施形態では、第１、第２導電型をそれぞれＮ型、Ｐ型としているが、代わりに、第１、第２導電型をそれぞれＰ型、Ｎ型としてもよい。
【００１２】
半導体基板１００は、例えばシリコン基板である。符号Ｓ1、Ｓ2はそれぞれ、半導体基板１００の第１の主面（表面）と第２の主面（裏面）を示す。図１には、半導体基板１００の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１００の主面に垂直なＺ方向が示されている。
【００１３】
第１ベース層１０１は、半導体基板１００内の大部分を占める高抵抗層である。図１に示すように、第１ベース層１０１は、ＭＯＳＦＥＴ部２０１内とダイオード部２０２内に連続して形成されている。
【００１４】
第２ベース層１０２は、第１ベース層１０１の第１の主面Ｓ1側の表面に形成されている。また、ソース層１０３は、第２ベース層１０２の表面に形成されている。また、ドレイン層１０４は、第１ベース層１０１の第２の主面Ｓ2側の表面に形成されている。なお、本実施形態では、第３半導体層１０３をドレイン層とし、第４半導体層１０４をソース層とする構造を採用してもよい。
【００１５】
周辺拡散層１０５は、半導体基板１００の側面と第１および第２の主面Ｓ1、Ｓ2に形成されている。周辺拡散層１０５のうち、第１の主面Ｓ1に形成されている部分は、カソード層として機能する。また、アノード層１０６は、第１ベース層１０１とドレイン層１０４との間に、ドレイン層１０４を覆うように形成されている。なお、本実施形態では、第５半導体層１０５をアノード層とし、第６半導体層１０６をカソード層とする構造を採用してもよい。
【００１６】
ゲート電極１１２は、半導体基板１００の第１の主面Ｓ1側に形成されたトレンチの内部に、ゲート絶縁膜１１１を介して形成されている。ゲート絶縁膜１１１は、例えばシリコン酸化膜である。また、ゲート電極１１２は、例えばポリシリコン層である。
【００１７】
第１の主電極１２１は、半導体基板１００の第１の主面Ｓ1側において、ＭＯＳＦＥＴ部２０１上とダイオード部２０２上に連続して形成されている。第１の主電極１２１は、ソース電極（エミッタ電極）とカソード電極として機能する。
【００１８】
第２の主電極１２２は、半導体基板１００の第２の主面Ｓ2側において、ドレイン層１０４とアノード層１０６に接する位置に形成されている。第２の主電極１２２は、ドレイン電極（コレクタ電極）とアノード電極として機能する。
【００１９】
接合終端部２０３は、半導体基板１００の第２の主面Ｓ2側に形成されている。接合終端部２０３は、ドレイン層１０４とアノード層１０６を包囲する環状の平面形状を有している（図１６(ａ)を参照）。図１６(ａ)は、第１実施形態の半導体装置（半導体チップ３００）の構造を概略的に示した平面図である。図１６(ａ)は、半導体基板１００を第２の主面Ｓ2の下方から見た様子を示している。
【００２０】
図１に戻り、第１実施形態の半導体装置の説明を続ける。
【００２１】
本実施形態の接合終端部２０３は、ガードリング層であり、１つ以上の環状のＰ型拡散層Ｘ1と、１つ以上の環状のＮ型拡散層Ｘ2が交互に配置された構造を有している。Ｎ型拡散層Ｘ2は、第１ベース層１０１の一部分に相当する。また、Ｐ型拡散層Ｘ1は、周辺拡散層１０５と同時に形成された層に相当する。なお、接合終端部２０３は、環状の絶縁膜の側面と底面に拡散層が形成されたリサーフ層でもよい。
【００２２】
本実施形態の接合終端部２０３は、ドレイン層１０４（アノード層１０６）と周辺拡散層１０５との間に形成されている。これにより、周辺拡散層１０５内を伸びる空乏層がドレイン層１０４（アノード層１０６）に到達することを防ぐことが可能となる。本実施形態では、周辺拡散層１０５内の空乏層が、半導体基板１００の第１の主面Ｓ1から側面を通って第２の主面Ｓ2へと伸びていくが、この空乏層の伸びは、第２の主面Ｓ2側の接合終端部２０３によりブロックされることとなる。
【００２３】
以上のように、本実施形態では、ゲート電極１１２やソース電極（第１の主電極）１２１が、半導体基板１００の第１の主面Ｓ1側に形成されている。これに対し、接合終端部２０３は、半導体基板１００の第２の主面Ｓ2側に形成されている。
【００２４】
よって、本実施形態によれば、ゲート電極１１２やソース電極１２１を外部電極と接続する際、ボンディングワイヤが接合終端部２０３上をまたぐ必要がなくなる。よって、本実施形態によれば、接合終端部２０３に起因する信号ノイズや不安定動作を低減することが可能となる。
【００２５】
なお、本実施形態では、接合終端部２０３を第２の主面Ｓ2側に配置する関係上、ドレイン電極（第２の主電極）１２２のサイズが縮小されている。理由は、接合終端部２０３とドレイン電極１２２との接触を避けるためである。よって、本実施形態では、ドレイン電極１２２と接合終端部２０３を平面視した場合、ドレイン電極１２２の外周面が、接合終端部２０３の内周面の内側に位置している。すなわち、本実施形態では、ドレイン電極１２２が、接合終端部２０３の内側に配置されている。
【００２６】
また、本実施形態では、ゲート電極１１２の構造として、トレンチゲート型を採用しているが、その他の構造を採用してもよい。
【００２７】
（第２実施形態）
図２は、第２実施形態の半導体装置の構造を示す断面図である。図２の半導体装置は、順逆阻止型の電力用半導体装置である。
【００２８】
図２の半導体装置は、ＭＯＳＦＥＴ部２０１は備えているものの、ダイオード部２０２は備えていない。よって、図２では、半導体基板１００内にアノード層１０６が形成されていない。このように、接合終端部２０３を第２の主面Ｓ2側に配置する構造は、ダイオード部２０２のない半導体装置にも適用可能である。
【００２９】
接合終端部２０３は、半導体基板１００の第２の主面Ｓ2側に形成されており、ドレイン層１０４を包囲する環状の平面形状を有している（図１６(ｂ)を参照）。図１６(ｂ)は、第２実施形態の半導体装置（半導体チップ３００）の構造を概略的に示した平面図である。図１６(ｂ)は、半導体基板１００を第２の主面Ｓ2の下方から見た様子を示している。
【００３０】
図２に戻り、第２実施形態の半導体装置の説明を続ける。
【００３１】
本実施形態の接合終端部２０３は、環状のＮ型拡散層Ｙ1を含んでおり、その両側に、１つ以上の環状のＰ型拡散層Ｙ2と、１つ以上の環状のＮ型拡散層Ｙ3が交互に配置されている。これにより、周辺拡散層１０５内を伸びる空乏層がドレイン層１０４に到達することや、ドレイン層１０４内を伸びる空乏層が周辺拡散層１０５に到達することを防ぐことが可能となる。
【００３２】
なお、Ｎ型拡散層Ｙ1は、Ｎ型不純物濃度が第１ベース層１０１より高い拡散層１０７となっている。また、Ｎ型拡散層Ｙ3は、第１ベース層１０１の一部分に相当する。また、Ｐ型拡散層Ｙ2は、周辺拡散層１０５と同時に形成された層に相当する。
【００３３】
以上のように、本実施形態では、第１実施形態と同様に、接合終端部２０３が第２の主面Ｓ2側に形成されている。よって、本実施形態によれば、ゲート電極１１２やソース電極（第１の主電極）１２１を外部電極と接続する際、ボンディングワイヤが接合終端部２０３上をまたぐ必要がなくなる。よって、本実施形態によれば、接合終端部２０３に起因する信号ノイズや不安定動作を低減することが可能となる。
【００３４】
（第３実施形態）
図３は、第３実施形態の半導体モジュールの構造を概略的に示す断面図である。
【００３５】
図３の半導体モジュールは、複数の半導体チップ３００と、カソード部３０１と、アノード部３０２とを備えている。
【００３６】
図３の各半導体チップ３００は、図１または図２に示す半導体装置に相当する。本実施形態では、複数の半導体チップ３００を組み合わせることで、１つの半導体モジュールを構成している。半導体チップ３００の個数ｎは、例えば２０〜３０個である。図３には、各半導体チップ３００の接合終端部２０３が示されている。
【００３７】
カソード部３０１は、半導体チップ３００の第１の主面Ｓ1側に配置されており、アノード部３０２は、半導体チップ３００の第２の主面Ｓ2側に配置されている。カソード部３０１、アノード部３０２はそれぞれ、半導体チップ３００の第１、第２の主電極１２１、１２２に接続されている。カソード部３０１とアノード部３０２は、半導体チップ３００を制御してダイオードとして動作させる。
【００３８】
図３の各半導体チップ３００は、ボンディングワイヤ３０３により後述のゲート回路に接続されている。本実施形態では、接合終端部２０３が半導体チップ３００の第２の主面Ｓ2側に設けられているため、ボンディングワイヤ３０３が接合終端部２０３をまたいでいないことに留意されたい。
【００３９】
なお、図３では、作図の便宜上、複数本のボンディングワイヤ３０３を１本にまとめて図示している。ボンディングワイヤ３０３のより詳細な配置は、図４にて説明する。
【００４０】
図４は、第３実施形態の半導体モジュールの構造を示す平面図である。図４は、図３の半導体モジュールを平面視した様子を示している。
【００４１】
図４の半導体モジュールは、複数の半導体チップ３００と、半導体チップ３００に接続された複数の外部引き出し電極４１１と、半導体チップ３００に接続された複数のゲート回路４２１と、ゲート回路４２１に接続されたアクティブ制御回路４２２と、これらを収容するパッケージ４００とを備えている。ゲート回路４２１は、本開示の制御回路の例である。
【００４２】
半導体チップ３００は、第１の主面Ｓ1側に設けられたゲートパッド４０１と、センスパッド４０２と、複数の電極４０３とを備えている。
【００４３】
ゲートパッド４０１は、図１や図２に示す各ＭＯＳＦＥＴのゲート電極１１２に接続されている。また、センスパッド４０２は、図１や図２における特定のＭＯＳＦＥＴ（状態検出回路として機能するＭＯＳＦＥＴ）に接続されている。ゲートパッド４０１とセンスパッド４０２は、ボンディングワイヤ３０３によりゲート回路４２１に接続されている。ゲートパッド４０１は、本開示の制御電極パッドの例である。
【００４４】
電極４０３の各々は、図１や図２に示す第１の主電極１２１に相当する。外部引き出し電極４１１は、ボンディングワイヤ３０３により電極４０３に接続されている。
【００４５】
ゲート回路４２１は、対応する半導体チップ３００内のＭＯＳＦＥＴを制御する回路である。具体的には、ゲート回路４２１は、ゲートパッド４０１を介してゲート電極１１２にゲート電圧を印加して、ＭＯＳＦＥＴを制御する。さらに、ゲート回路４２１は、センスパッド４０２を介して状態検出回路にアクセスし、半導体チップ３００内の状態を検出する。ゲート回路４２１が検出する状態の例としては、半導体チップ３００内の電流、電圧、温度などが挙げられる。なお、温度検出の際には、半導体基板１００内のダイオードが利用される。ゲート電圧は、本開示の制御電圧の例である。
【００４６】
アクティブ制御回路４２２は、ゲート回路４２１を制御して、半導体チップ３００を動作させる回路である。アクティブ制御回路４２２は、ゲート回路４２１から提供された半導体チップ３００内の状態の検出結果に基づいて、ゲート回路４２１をアクティブ制御により制御する。よって、アクティブ制御回路４２２は、初期設定値に加えて、時間に応じて変化する半導体チップ３００内の状態に基づいて、ゲート回路４２１を制御することとなる。このような制御には、個々の半導体チップ３００内の状態のばらつきにより、半導体チップ３００の動作がばらつくことを抑制できるという利点がある。
【００４７】
ここで、図４の半導体モジュールにおいて、接合終端部２０３を各半導体チップ３００の第２の主面Ｓ2側に設ける効果について説明する。
【００４８】
接合終端部２０３を第１の主面Ｓ1側に設ける場合には、半導体チップ３００とゲート回路４２１とを接続するボンディングワイヤ３０３が接合終端部２０３上をまたぐこととなる。よって、このボンディングワイヤ３０３上の信号にノイズが加わるおそれがある。さらには、接合終端部２０３とアクティブ制御回路４２２との距離が近くなるため、ゲート回路４２１とアクティブ制御回路４２２とを接続するボンディングワイヤ３０３上の信号にもノイズが加わるおそれがある。
【００４９】
この場合、半導体チップ３００やゲート回路４２１の動作制御用の信号にノイズが加わると、半導体チップ３００の動作のばらつきを抑制できなくなるおそれがある。
【００５０】
そこで、本実施形態では、接合終端部２０３を各半導体チップ３００の第２の主面Ｓ2側に設けている。よって、本実施形態によれば、これらの信号のノイズを低減し、半導体チップ３００の動作のばらつきを抑制することが可能となる。
【００５１】
なお、半導体チップ３００間の動特性（挙動）ばらつきは、例えば５％以内に抑えることが望ましい。本実施形態の半導体モジュールによれば、このような制御を実現することが可能となる。
【００５２】
（第４、第５実施形態）
第４、第５実施形態では、図５と図６を参照し、図１に示す半導体装置の製造方法の例について説明する。
【００５３】
図５は、第４実施形態の半導体装置の製造方法の概要を示す断面図である。
【００５４】
本方法ではまず、半導体基板１００内に第１ベース層１０１を形成する（図５(ａ)）。次に、第１ベース層１０１の第１の主面Ｓ1側の表面に、周辺拡散層１０５となるＰ型拡散層１０５ａ等を形成する（図５(ａ)）。次に、第１ベース層１０１の第２の主面Ｓ2側の表面に、周辺拡散層１０５となるＰ型拡散層１０５ｂと、接合終端部２０３と、アノード層１０６等を形成する。図５(ａ)において、符号Ｒ1、Ｒ2はチップ領域を示し、符号Ｒ3はダイシング領域を示す。
【００５５】
次に、半導体基板１００のダイシング領域Ｒ3内に、溝Ｈを形成する（図５(ｂ)）。符号θは、溝Ｈの側面の傾斜角を示す。傾斜角θは、９０度に近い大きさに設定することが望ましい。なお、本実施形態では、第１の主面Ｓ1側に溝Ｈを形成しているが、第２の主面Ｓ2側に溝Ｈを形成してもよい。
【００５６】
次に、溝Ｈの側面と底面に、周辺拡散層１０５となるＰ型拡散層１０５ｃを形成する（図５(ｃ)）。なお、Ｐ型拡散層１０５ｃは、Ｐ型拡散層１０５ａ、１０５ｂと接するように形成される。
【００５７】
その後、本実施形態では、第１および第２の主電極１２１、１２２等を形成した後、半導体基板１００をダイシング領域Ｒ3にて切断する。こうして、図１の半導体装置が製造される。
【００５８】
図６は、第５実施形態の半導体装置の製造方法の概要を示す断面図である。
【００５９】
本方法ではまず、第４実施形態と同様に、図６(ａ)に示す構造を形成する。
【００６０】
次に、チップ領域Ｒ1、Ｒ2とダイシング領域Ｒ3との境界部に、溝Ｈ1、Ｈ2を形成する（図６(ｂ)）。なお、本実施形態では、第１の主面Ｓ1側に溝Ｈ1、Ｈ2を形成しているが、第２の主面Ｓ2側に溝Ｈ1、Ｈ2を形成してもよい。
【００６１】
次に、溝Ｈ1、Ｈ2の内部に、周辺拡散層１０５となるＰ型拡散層１０５ｄ、１０５ｅを形成する（図６(ｃ)）。なお、Ｐ型拡散層１０５ｄ、１０５ｅは、Ｐ型拡散層１０５ａ、１０５ｂと接するように形成される。
【００６２】
その後、本実施形態では、第１および第２の主電極１２１、１２２等を形成した後、半導体基板１００をダイシング領域Ｒ3にて切断する。こうして、図１の半導体装置が製造される。
【００６３】
以上のように、第４、第５実施形態によれば、半導体基板１００の側面に周辺拡散層１０５を形成し、図１の半導体装置を製造することが可能となる。なお、第４、第５実施形態は、図２の半導体装置の製造にも適用可能である。
【００６４】
（第６実施形態）
図７は、第６実施形態の半導体装置の構造を示す断面図である。
【００６５】
図７(ａ)では、周辺拡散層１０５が、半導体基板１００の第１、第２の主面Ｓ1、Ｓ2に形成されているものの、半導体基板１００の側面には形成されていない。その代わり、図７(ａ)の半導体装置は、主電極１２３、１２４と、絶縁膜１３１と、溝１３２、１３３とを備えている。
【００６６】
溝１３２、１３３はそれぞれ、半導体基板１００の第１、第２の主面Ｓ1、Ｓ2側に形成されている。また、絶縁膜１３１は、半導体基板１００の側面付近において、第１、第２の主面Ｓ1、Ｓ2と側面に連続して形成されている。絶縁膜１３１の一部は、溝１３２、１３３の側面と底面にも形成されている。
【００６７】
主電極１２３、１２４はそれぞれ、半導体基板１００の第１、第２の主面Ｓ1、Ｓ2側に形成されている。主電極１２３、１２４の一部は、それぞれ絶縁膜１３１を介して溝１３２、１３３の内部にも埋め込まれている。
【００６８】
主電極１２３、１２４は、第１の主電極１２１と同様に、ソース線に接続されている。よって、図７(ａ)の接合終端部２０３は、図１や図２の接合終端部２０３と同様に、ソース線に接続された層と、ドレイン電極（第２の主電極）１２２に接続された層との間に配置されている。よって、本実施形態によれば、接合終端部２０３を、第１、第２実施形態と同様に機能させることが可能となる。
【００６９】
なお、本実施形態では、図７(ｂ)に示すように、溝１３２、１３３を設けない構造を採用してもよい。また、本実施形態では、図７(ｃ)に示すように、主電極１２３、１２４を１つの主電極１２５に置き換えてもよい。図７(ｃ)の主電極１２５は、半導体基板１００の第１、第２の主面Ｓ1、Ｓ2と側面に連続して形成されている。
【００７０】
以上のように、第６実施形態によれば、半導体基板１００の側面に周辺拡散層１０５を形成せずに、接合終端部２０３を第２の主面Ｓ2側に形成することが可能となる。
【００７１】
（第７実施形態）
第７実施形態では、図８〜図１０を参照し、アクティブ制御回路４２２をパッケージ４００の外部に配置した半導体モジュールの例について説明する。
【００７２】
図８〜図１０は、第７実施形態の半導体モジュールの構造の例を示す回路図である。
【００７３】
図８(ａ)の半導体モジュールは、複数の半導体チップ３００と、複数のゲート回路４２１と、受光素子の例であるＰＤＡ（Photo Diode Array）５０１と、分離部５０２と、電源５０３と、これらを収容するパッケージ４００とを備えている。図８(ａ)では、例として、１つの半導体チップ３００と、１つのゲート回路４２１が示されている。
【００７４】
図８(ａ)の半導体モジュールはさらに、パッケージ４００の外部に配置された不図示のアクティブ制御回路４２２と、パッケージ４００とアクティブ制御回路４２２との間に配置された光ファイバ５００とを備えている。
【００７５】
図８(ａ)の光ファイバ５００は、アクティブ制御回路４２２からゲート回路４２１への信号を保持する第１の光成分と、ゲート回路４２１への給電用の第２の光成分と、を含む光をＰＤＡ５０１に照射する。ＰＤＡ５０１は、この光を受光して電気信号に変換する。分離部５０２は、この電気信号を、ゲート回路４２１への信号成分と、ゲート回路４２１への給電用の成分とに分離する。前者の信号成分は、ゲート回路４２１に供給され、後者の成分は、電源５０３に供給される。電源５０３は、例えばコンデンサや二次電池を含む電源回路であり、ゲート回路４２１に電力を供給する。
【００７６】
図８(ａ)の構造によれば、ゲート回路４２１の制御や給電を光信号で行うことで、アクティブ制御回路４２２をパッケージ４００の外部に配置することが可能となる。よって、アクティブ制御回路４２２を接合終端部２０３から離して配置することで、信号ノイズをさらに低減し、半導体チップ３００の動作のばらつきをさらに効果的に抑制することが可能となる。
【００７７】
なお、図８(ａ)の半導体モジュールでは、半導体チップ３００をそれぞれ別々のパッケージ４００内に設置してもよい。この場合、各パッケージ４００内には、１つの半導体チップ３００と、１つのゲート回路４２１と、上述のＰＤＡ５０１、分離部５０２、および電源５０３を収容する。これは、後述する図８(ｂ)〜図１０(ｂ)の半導体モジュールでも同様である。
【００７８】
次に、図８(ｂ)〜図１０(ｂ)の半導体モジュールについて説明する。
【００７９】
図８(ｂ)では、状態検出回路として機能するトランジスタに対し、ＲＴＣ（リアルタイム制御）回路５０４が接続されている。半導体チップ３００の動作のばらつきを継続的に抑えるためには、状態検出回路は、要求された処理を即座に行うリアルタイム制御により制御することが望ましい。図８(ｂ)の構造によれば、このようなリアルタイム制御を実行することが可能となる。
【００８０】
図９(ａ)では、半導体チップ３００に対し電流センサＣＴ（Current Transformer）が接続されている。電流センサＣＴは、パッケージ４００内の電流経路上に配置されており、電流の検出結果をゲート回路４２１に供給する。図９(ａ)のゲート回路４２１は、半導体チップ３００内の状態の検出結果の代わりに、電流センサＣＴによる電流の検出結果を、アクティブ制御回路４２２に供給する。半導体チップ３００の動作のばらつきは、半導体チップ３００内を流れる電流だけでなく、半導体チップ３００に接続された電流経路上を流れる電流からも認識可能である。よって、図９(ａ)の構造によれば、第３実施形態と同様に、半導体チップ３００の動作のばらつきを抑制するよう、ゲート回路４２１のアクティブ制御を行うことが可能となる。なお、図９(ａ)では、半導体チップ３００のセンスパッド４０２は不要である。
【００８１】
図９(ｂ)では、半導体チップ３００内の各トランジスタに対し、電流センサＣＴが接続されている。図９(ｂ)の構造によれば、パッケージ４００内の複数個所で電流を検出することができるため、より精密なアクティブ制御を行うことが可能となる。
【００８２】
また、図９(ｂ)では、半導体チップ３００内の各トランジスタに対し、ゲート回路（ＧＵ）４２１の機能を有するＲＴＣ回路５０４が接続されている。それに伴い、図９(ｂ)では、ゲート回路４２１が、半導体チップ３００とＲＴＣ回路５０４とを制御するＧＵ制御回路５１２に置き換えられている。ＲＴＣ回路５０４とＧＵ制御回路５１２とを含む回路は、ゲート回路４２１と同様、本開示の制御回路の例である。図９(ｂ)の構造によれば、図８(ｂ)の場合よりも多くの処理をリアルタイム制御の対象とすることが可能となる。
【００８３】
図１０(ａ)の半導体モジュールは、パッケージ４００外に設置された光ファイバ５１０と、パッケージ４００内に設置された発光素子５１１を備えている。発光素子５１１は、ＧＵ制御回路５１２に接続されており、ＧＵ制御回路５１２からアクティブ制御回路４２２への信号を保持する光を発光する。この光は、光ファイバ５１０を通じてアクティブ制御回路４２２に供給される。図１０(ａ)の構造によれば、半導体チップ３００内やパッケージ４００内の状態の検出結果も光信号により授受することで、信号ノイズをさらに低減することが可能となる。
【００８４】
図１０(ｂ)の半導体モジュールは、パッケージ４００外に設置された給電部５２０と、パッケージ４００内に設置された受光素子５２１および受電部５２２を備えている。図１０(ｂ)では、ゲート回路４２１の制御用の信号の授受と、ゲート回路４２１への給電用のエネルギーの授受が、別々に行われる。具体的には、前者は光ファイバー５００と受光素子５２１との間で行われ、後者は給電部５２０と受電部５２２との間で行われる。受電部５２２は、給電部５２０から非接触給電により給電を受ける。図１０(ｂ)の構造によれば、任意の非接触給電方式を採用できるようになるため、必要に応じて、光給電よりも効率の良い給電方式を採用することが可能となる。なお、図１０(ｂ)の半導体モジュールでは、分離部５０２は不要である。
【００８５】
なお、本実施形態では、図８(ａ)〜図１０(ｂ)に示す構造のうちの２つ以上を組み合わせて採用してもよい。例えば、図１０(ａ)の発光素子５１１は、図１０(ａ)以外の半導体モジュールにも適用可能である。
【００８６】
また、本実施形態では、図８(ａ)〜図１０(ｂ)のＲＴＣ回路５０４の位置に、トランジスタを保護するための短絡保護回路を挿入してもよい。図１１、図１２は、このような短絡保護回路の例を示す回路図である。符号Ｑ、Ｒ、Ｖはそれぞれトランジスタ、抵抗、電源を示す。本実施形態では、図１１と図１２のいずれの短絡保護回路を採用してもよいが、図１や図２に示すトランジスタの保護用には、図１２の短絡保護回路を採用した方が好ましい。
【００８７】
以上のように、本実施形態によれば、アクティブ制御回路４２２をパッケージ４００の外部に配置することが可能となる。よって、本実施形態によれば、アクティブ制御回路４２２を接合終端部２０３から離して配置することで、信号ノイズを低減し、半導体チップ３００の動作のばらつきを抑制することが可能となる。
【００８８】
（第１〜第７実施形態の変形例）
図１３は、第１〜第７実施形態の半導体装置の実装方法の例を示した斜視図である。
【００８９】
図１３(ａ)は、第１〜第７実施形態のいずれかの半導体チップ（半導体装置）３００を示す。図１３(ａ)の半導体チップ３００は、第２の主面Ｓ2側に接合終端部２０３を有している。そのため、図１３(ｂ)に示すように、半導体チップ３００の第１の主面Ｓ1上に他の半導体チップ６００を積層しても、接合終端部２０３がこれらの半導体チップ６００に与える影響は小さい。
【００９０】
よって、第１〜第７実施形態では、図１３(ｂ)に示す実装方法を採用してもよい。これにより、半導体チップ３００、６００を小型のパッケージ４００内に収容することが可能となる。
【００９１】
半導体チップ６００は、半導体チップ３００と異なる構造の半導体チップであり、例えば、半導体チップ３００よりも素子動作電圧の低い半導体チップである。半導体チップ６００の例としては、Ｓｉ（シリコン）を主材料とする半導体チップが挙げられ、この場合、半導体チップ３００の例としては、ＳｉＣ（シリコンカーバイド）やＧａＮ（ガリウムナイトライド）を主材料とする半導体チップが挙げられる。なお、半導体チップ３００上には、半導体チップ６００の代わりに、または半導体チップ６００と共に、低耐圧ＭＯＳＦＥＴ、ダイオード、ＰＤＡ、制御ＩＣなどを積層してもよい。
【００９２】
図１４は、第１〜第７実施形態の半導体構造体Ｃの接続方法の例を示した図である。図１４の各半導体構造体Ｃは、図１３(ａ)に示す半導体チップ３００、図１３(ｂ)に示す半導体チップ３００、６００の複合体、または図４や後述の図１５に示す半導体モジュールに相当する。
【００９３】
図１４(ａ)は、Ｎ個（Ｎは２以上の整数）の半導体構造体Ｃを直列接続した例を示している。矢印Ａは、半導体構造体Ｃに供給される制御用の信号や電力を示す。これらの信号や電力は、光（ＬＥＤ光やレーザー光など）または電気的な非接触（無線など）で供給され、例えば、第７実施形態の方式で供給される。
【００９４】
なお、半導体構造体Ｃは、図１４(ｂ)に示すように、並列接続で互いに接続してもよい。図１４(ｂ)は、Ｍ個（Ｍは２以上の整数）の半導体構造体Ｃを並列接続した例を示している。
【００９５】
また、半導体構造体Ｃは、直列接続と並列接続を組み合わせて互いに接続してもよい。その一例を図１４(ｃ)に示す。図１４(ｃ)は、Ｍ×Ｎ個の半導体構造体Ｃを、直列接続と並列接続で接続した例を示している。
【００９６】
図１５は、第３実施形態の変形例の半導体モジュールの構造を示す平面図である。
【００９７】
図１５の各半導体チップ３００は、第２の主面Ｓ2側ではなく、第１の主面Ｓ1側に接合終端部４３１を有している。よって、パッケージ４００内のボンディングワイヤ３０３上の信号は、図４の場合に比べて、接合終端部４３１の影響を受けやすい。
【００９８】
しかしながら、例えば図８(ａ)〜図１０(ｂ)に示す構造を本変形例の半導体モジュールに適用すれば、接合終端部４３１の影響を低減することができるため、本変形例の構造を採用しつつ、信号ノイズや不安定動作を十分に低減できる場合もある。また、アクティブ制御によりチップ動作のばらつき抑制効果が十分に得られる場合には、接合終端部４３１の影響は無視し得る場合もある。よって、これらの例のような場合には、図１５の構造を採用してもよい。
【００９９】
（第８実施形態）
図１７は、第８実施形態の半導体チップ３００の断面を示す模式図と回路構成を示す回路図である。図１７(ａ)の半導体チップ３００は、図４または図１５に示す複数の半導体チップ３００のうちのいずれか１つに相当する。また、図１７(ｂ)は、図１７(ａ)の半導体チップ３００の回路図に相当する。
【０１００】
本実施形態の半導体チップ３００は、図１７(ａ)に示すように、２つの半導体チップ３００ａ、３００ｂを貼り合わせた構造を有しており、さらに、ソース端子７０１と、ドレイン端子７０２と、ゲート端子７０３と、電圧センス端子７０４と、電流センス端子７０５と、絶縁基板７１１と、配線７１２と、ボンディングワイヤなどの配線７１４と、電流センサ７１５とを備えている。以下、半導体チップ３００ａ、３００ｂをそれぞれ、第１、第２の半導体チップと呼ぶ。
【０１０１】
第１、第２の半導体チップ３００ａ、３００ｂは、いずれも電力用半導体装置である。第１、第２の半導体チップ３００ａ、３００ｂの少なくともいずれかは、図１または図２に示す構造を有していてもよい。
【０１０２】
第１、第２の半導体チップ３００ａ、３００ｂは、絶縁基板７１１を介して貼り合わされており、配線７１２、７１４により電気的に接続されている。符号７１３は、絶縁基板７１１における半田付けなどによる電極同士の接着箇所を示している。電流センサ７１５は、配線７１４を流れる電流を検出し、電流の検出結果を半導体チップ３００の制御にフィードバックするために使用される。なお、電流センサ７１５は、電流検出用抵抗で置き換えてもよい。
【０１０３】
第１の半導体チップ３００ａは、複数のＳｉ系のトランジスタが並列に配置されて集積された構造を有しており、図１７(ｂ)の符号７００ａに対応している。図１７(ｂ)では、複数のトランジスタが集積された１つの半導体チップ３００ａを、便宜上、符号７００ａを付した１つのトランジスタ記号で表している。第１の半導体チップ３００ａ（７００ａ）は、全体としてノーマリオフ型素子として機能し、ゲート電圧がゼロのときの出力がオフである。第１の半導体チップ３００ａのトランジスタは例えば、Ｓｉ基板またはＳｉ層を用いて形成されており、それぞれがノーマリオフ型トランジスタである。
【０１０４】
第２の半導体チップ３００ｂは、複数の化合物系のトランジスタが並列に配置されて集積された構造を有しており、図１７(ｂ)の符号７００ｂに対応している。図１７(ｂ)では、複数のトランジスタが集積された１つの半導体チップ３００ｂを、便宜上、符号７００ｂを付した１つのトランジスタ記号で表している。第２の半導体チップ３００ｂ（７００ｂ）は、全体としてノーマリオン型素子として機能し、ゲート電圧がゼロのときの出力がオンである。第２の半導体チップ３００ｂのトランジスタは例えば、化合物半導体基板または化合物半導体層を用いて形成されており、それぞれがノーマリオン型トランジスタである。化合物半導体の例としては、ＳｉＣやＧａＮなどが挙げられる。
【０１０５】
本実施形態では、図１７(ｂ)に示すように、ノーマリオフ型素子である第１の半導体チップ３００ａ（７００ａ）と、ノーマリオン型素子である第２の半導体チップ３００ａ（７００ｂ）が、カスケード接続されている。よって、半導体チップ３００を全体として１つの素子とみなす場合、この素子はノーマリオフ型素子として機能する。
【０１０６】
以下、第８実施形態の効果について説明する。
【０１０７】
一般に、化合物系の素子を製造する際には、ノーマリオフ型素子よりもノーマリオン型素子の方が製造しやすい。さらに、一般に化合物系の素子は、ノーマリオフ型素子よりもノーマリオン型素子の方が高性能化しやすい。そこで、本実施形態では、半導体チップ３００を高性能化するために、第２の半導体チップ３００ｂをノーマリオン型素子としている。
【０１０８】
しかしながら、半導体チップ３００がノーマリオン型素子であると、半導体チップ３００をオフにしておくために半導体チップ３００の制御電極に常時電圧を掛け続ける必要があるという問題がある。そこで、本実施形態では、半導体チップ３００をノーマリオフ型素子とするために、第１の半導体チップ３００ａをノーマリオフ型素子とし、第１、第２の半導体チップ３００ａ、３００ｂをカスケード接続している。
【０１０９】
その結果、本実施形態の半導体チップ３００は、２つの半導体チップ３００ａ、３００ｂを貼り合わせた構造を有している。すなわち、本実施形態の半導体チップ３００は、１チップではなく、２チップで構成されている。そのため、大電流を扱うために本実施形態の複数の半導体チップ３００を並列接続して半導体モジュールを構成する場合には、１チップ型の半導体チップ３００を並列接続して半導体モジュールを構成する場合に比べて、ノイズや、電流および電圧の不均一が生じやすい。また、本実施形態の半導体チップ３００の付近のボンディングワイヤ上の信号には、ノイズが加わりやすい。そこで、本実施形態の半導体チップ３００を用いて半導体モジュールを構成する場合には、図４や図１５に示す構造を採用することが望ましい。これにより、本実施形態によれば、複数の半導体チップ３００を備える半導体モジュールにおいて、半導体チップ３００同士の動作のばらつきや、同じ半導体チップ３００または異なる半導体チップ３００内の半導体チップ３００ａ、３００ｂ同士の動作のばらつきを抑制することが可能となる。また、本実施形態によれば、必要に応じて、従来に比べてよりアクティブな動作制御が可能となる。
【０１１０】
なお、本実施形態では、ノーマリオフ型の第１の半導体チップ３００ａのトランジスタを、化合物系のトランジスタとしてもよい。ただし、ノーマリオフ型の第１の半導体チップ３００ａのトランジスタは、化合物系とするよりもＳｉ系とする方が、低コスト化しやすいという利点がある。
【０１１１】
また、本実施形態では、ノーマリオン型の第２の半導体チップ３００ｂのトランジスタを、Ｓｉ系のトランジスタとしてもよい。ただし、ノーマリオン型の第２の半導体チップ３００ｂのトランジスタは、Ｓｉ系とするよりも化合物系とする方が、高性能化しやすいという利点がある。
【０１１２】
また、本実施形態の半導体チップ３００は、３つ以上の半導体チップをカスケード接続して構成してもよい。この場合、本実施形態では、これら３つ以上の半導体チップのうちの少なくとも１つの半導体チップを、ノーマリオフ型素子とし、残りの半導体チップを、ノーマリオン型素子とする。また、これらの半導体チップのトランジスタは、トランジスタ以外のノーマリオフ型素子やノーマリオン型素子に置き換えてもよい。また、トランジスタの耐圧に関しては、第２の半導体チップ３００ｂのトランジスタの耐圧は、第１の半導体チップ３００ａのトランジスタの耐圧より高いことが望ましいが、応用によっては、第１の半導体チップ３００ａのトランジスタの耐圧より低くてもよい。
【０１１３】
図１８〜図２０は、第８実施形態の半導体モジュールの構造の例を示す回路図である。
【０１１４】
図１８の半導体モジュールは、図９(ａ)の半導体モジュールの半導体チップ３００を、本実施形態の１つ以上（ここでは４つ）の半導体チップ３００で置き換えた構造を有している。また、図１９、図２０の半導体モジュールはそれぞれ、図９(ｂ)、図１０(ａ)と同様の半導体モジュールの半導体チップ３００を、本実施形態の１つ以上の半導体チップ３００で置き換えた構造を有している。このように、第１〜第７実施形態で説明した半導体モジュール等の構造は、第８実施形態にも適用可能である。
【０１１５】
なお、図１８における記号「＊」のノードは、ゲート回路４２１に接続されているものとする。また、図１８の符号４２１は、半導体チップ３００の個数と同数のゲート回路４２１を示しているものとする。これらのゲート回路４２１は、それぞれ対応する半導体チップ３００付近に配置されていてもよいし、同じ箇所にまとめて配置されていてもよい。これは、図１９や図２０の符号５１２についても同様である。
【０１１６】
以上のように、本実施形態の半導体チップ３００は、Ｋ個（Ｋは２以上の整数）の半導体チップをカスケード接続して構成されている。また、本実施形態では、これらの半導体チップのうちの少なくとも１つの半導体チップが、ノーマリオフ型素子として機能する。よって、本実施形態によれば、半導体チップ３００をノーマリオフ型素子としつつ、半導体チップ３００を高性能化することが可能となる。
【０１１７】
また、本実施形態では、このような半導体チップ３００を用いて半導体モジュールを構成する場合に、図４や図１５に示す構造を採用する。よって、本実施形態によれば、複数の半導体チップ３００を備える半導体モジュールにおいて、半導体チップ３００同士の動作のばらつきや、同じ半導体チップ３００または異なる半導体チップ３００内の半導体チップ３００ａ、３００ｂ同士の動作のばらつきを、アクティブに抑制することがが可能となり、それにより、半導体モジュールの性能を大幅に向上させることが可能となる。
【０１１８】
以上、第１から第８実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【０１１９】
１００：半導体基板、
１０１：第１ベース層（第１半導体層）、１０２：第２ベース層（第２半導体層）、
１０３：ソース層（第３半導体層）、１０４：ドレイン層（第４半導体層）、
１０５：周辺拡散層（第５半導体層）、１０６：アノード層（第６半導体層）、
１０７：拡散層、１１１：ゲート絶縁膜、１１２：ゲート電極、
１２１：第１の主電極、１２２：第２の主電極、１２３、１２４、１２５：主電極、
１３１：絶縁膜、１３２、１３３：溝、
２０１：ＭＯＳＦＥＴ部、２０２：ダイオード部、２０３：接合終端部、
３００：半導体チップ、
３００ａ：第１の半導体チップ、３００ｂ：第２の半導体チップ、
３０１：カソード部、３０２：アノード部、３０３：ボンディングワイヤ、
４００：パッケージ、４０１：ゲートパッド、４０２：センスパッド、
４０３：電極、４１１：外部引き出し電極、
４２１：ゲート回路、４２２：アクティブ制御回路、４３１：接合終端部、
５００：光ファイバ、５０１：ＰＤＡ、５０２：分離部、
５０３：電源、５０４：ＲＴＣ回路、
５１０：光ファイバ、５１１：発光素子、５１２：ＧＵ制御回路、
５２０：給電部、５２１：受光素子、５２２：受電部、
６００：半導体チップ、
７００ａ：第１の半導体チップ（ノーマリオフ型素子）、
７００ｂ：第２の半導体チップ（ノーマリオン型素子）、
７０１：ソース端子、７０２：ドレイン端子、７０３：ゲート端子、
７０４：電圧センス端子、７０５：電流センス端子、
７１１：絶縁基板、７１２：配線、７１３：接着箇所、
７１４：配線、７１５：電流センサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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