(57)【要約】【課題】高耐圧の回路素子を設けることなく電源電圧の低電圧化に柔軟に対応することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置１はワード線ＷＬとワード線ＷＬに接続されたメモリセル１０を含む。ワード線ＷＬの一方の端部には直列接続された第１および第２のスイッチ素子ＴＧ１、ＴＧ２が接続されている。電位固定回路５２は第１のスイッチ素子ＴＧ１と第２のスイッチ素子ＴＧ２との接続点の電位を固定する。デコード回路３０は第１および第２のスイッチ素子を介してワード線ＷＬに接続され且つ制御入力に応じてワード線ＷＬに対応する出力端子から電源電圧に応じた第１の電圧を出力する。ワード線の他端部には第３のスイッチ素子ＴＧ３が接続されている。昇圧回路４０は第３のスイッチ素子ＴＧ３を介してワード線ＷＬに接続され且つ制御入力に応じてワード線ＷＬに対応する出力端子から第１の電圧よりも高電圧の第２の電圧を出力する。【選択図】図３
2013229075.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのワード線と、
前記ワード線に接続された少なくとも１つのメモリセルと、
前記ワード線の一方の端部に接続された第１のスイッチ素子と、
前記第１のスイッチ素子に直列接続された第２のスイッチ素子と、
前記第１のスイッチ素子と前記第２のスイッチ素子との接続点の電位を固定する電位固定回路と、
前記第１のスイッチ素子および前記第２のスイッチ素子を介して前記ワード線に接続され且つ制御入力に応じて前記ワード線に対応する出力端子から電源電圧に応じた第１の電圧を出力するデコード回路と、
前記ワード線の他方の端部に接続された第３のスイッチ素子と、
前記第３のスイッチ素子を介して前記ワード線に接続され且つ前記制御入力に応じて前記ワード線に対応する出力端子から前記第１の電圧よりも電圧レベルの高い第２の電圧を出力する昇圧回路と、
を含む半導体記憶装置。
【請求項２】
前記第１のスイッチ素子および前記第２のスイッチ素子は、外部から供給されるデータ消去指令に応じてオフ状態となり、
前記第３のスイッチ素子は、前記データ消去指令に応じてオン状態となり、
前記デコード回路は、前記データ消去指令に応じて前記第１の電圧を出力し、
前記昇圧回路は、前記データ消去指令に応じて前記第２の電圧を出力し、
前記電位固定回路は、前記データ消去指令に応じて前記第１のスイッチ素子と前記第２のスイッチ素子との接続点の電位を前記第１の電圧と前記第２の電圧との間の電位に固定する請求項１に記載の半導体記憶装置。
【請求項３】
前記電位固定回路は、前記データ消去指令に応じて前記第１のスイッチ素子と前記第２のスイッチ素子との接続点の電位を前記第１の電圧と前記第２の電圧の中央値に相当する電位に固定する請求項２に記載の半導体記憶装置。
【請求項４】
前記電位固定回路は、前記昇圧回路の出力端子に接続された第１のトランジスタと、接地電位に接続された第２のトランジスタと、前記第１および第２のトランジスタとの間に接続された複数の抵抗素子と、を含み、
前記複数の抵抗素子間の接続点と前記第１および第２のスイッチ素子の接続点とが接続されている請求項１乃至３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第１のスイッチ素子、前記第２のスイッチ素子および前記第３のスイッチ素子は、トランスファーゲートからなる請求項１乃至３のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、複数のワード線を有し、
前記第１のスイッチ素子、前記第２のスイッチ素子および前記第３のスイッチ素子は、前記ワード線の各々に接続されている請求項１乃至５のいずれか１つに記載の半導体記憶装置。
【請求項７】
複数のワード線と、
前記複数のワード線の各々に接続された複数のメモリセルと、
前記複数のワード線各々の一方の端部に接続された第１のスイッチ素子と、
前記第１のスイッチ素子の各々に直列接続された第２のスイッチ素子と、
前記第１のスイッチ素子と前記第２のスイッチ素子との接続点の各々の電位を固定する少なくとも１つの電位固定回路と、
前記第１のスイッチ素子および第２のスイッチ素子を介して前記ワード線の各々に接続され且つ制御入力に応じて前記ワード線の各々に対応する出力端子において電源電圧に応じた第１の電圧を出力するデコード回路と、
前記複数のワード線の各々の他方の端部に接続された第３のスイッチ素子と、
前記第３のスイッチ素子を介して前記ワード線の各々に接続され且つ前記制御入力に応じて前記ワード線の各々に対応する出力端子において前記第１の電圧よりも電圧レベルの高い第２の電圧を出力する昇圧回路と、
を含む半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性の半導体メモリとして例えば電気的にデータの書込み及び消去が可能なＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）が知られている。ＥＥＰＲＯＭでは、各々が制御ゲートと浮遊ゲートとを有する複数のメモリセルがマトリクス状に配置されている。一般に、行毎にワード線が設けられており、各ワード線はメモリセルの各々の制御ゲートに接続されている。また、列毎にビット線が設けられており、各ビット線はメモリセルの各々のドレインに接続されている。更に、メモリブロック毎にソース線が設けられており、各ソース線はそれぞれ対応するメモリブロックに含まれる複数のメモリセルの各々のソースに接続されている。これらワード線、ビット線及びソース線へ電圧を適宜印加することにより、少なくとも１つのメモリセルを選択してデータの書込み、読み出し及び消去がなされる。
【０００３】
ＥＥＰＲＯＭにおいて、メモリセルに対するデータの書き換え動作時等における回路素子（トランジスタ等）の破壊を防止する技術として例えば以下のようなものがある。
【０００４】
例えば、特許文献１には、昇圧回路を用いてメモリセルに高電圧を印加してデータの書き換えを行うフラッシュメモリにおいて、書き換え動作中においてリセット信号が与えられた場合にも、放電回路を起動させて昇圧回路から出力される高電圧を徐々に基準電位に遷移させることにより、ダイナミックラッチアップを抑制し、トランジスタの破壊を防止することが記載されている。
【０００５】
また、引用文献２には、不揮発性半導体記憶装置に備えられるレベルシフタ回路において、通常耐圧のトランジスタで構成されてレベルＶcc/Ｖssの入力信号をレベルＶcc/Ｖnminにシフトする第１負電圧レベルシフタと、通常耐圧のトランジスタで構成されてレベルＶnmin/Ｖssの入力信号をレベルＶss/Ｖnegにシフトする第２負電圧レベルシフタの間に、第１負電圧レベルシフタからのレベルＶcc/ＶnminをレベルＶnmin/Ｖssに変換して第２負電圧レベルシフタに供給するインバータ８を備え、Ｖnminは、ＶssとＶnegとの中間レベルであって、第１負電圧レベルシフタのトランジスタに印加される最大電圧差が該トランジスタの耐圧以下に収まるように設定されたものが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−３６２７０３号公報
【特許文献２】特開２０００−１７４６００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＥＥＰＲＯＭ等の半導体記憶装置において、メモリセルに記憶されたデータを消去する際に、ワード線を介してメモリセルのゲートへ電源電圧ＶＤＤよりも電圧レベルの高い高電圧ＶＰＰを印加する方式がある。ワード線に対する高電圧ＶＰＰの印加に伴ってワード線に接続された回路素子には例えば高電圧ＶＰＰと電源電圧ＶＤＤとの差分に相当する電圧（ＶＰＰ−ＶＤＤ）が印加されることがある。従って、ワード線に接続される回路素子は、このような電圧（ＶＰＰ−ＶＤＤ）が印加されることを想定して耐圧設計がなされる。
【０００８】
しかしながら、高電源ＶＰＰを維持したまま電源電圧ＶＤＤの低電圧化の要求に対応しようとすると、ＶＰＰ−ＶＤＤの値が従来よりも高くなる。その結果、動作時に回路素子に印加される電圧が耐圧を超えてしまう場合がある。この問題を回避するために、より高耐圧の回路素子を設けることが考えられる。しかしながら、この場合、高耐圧素子を形成するための製造工程を新たに追加する必要が生じ、コストアップを招来する為、好ましくない。
【０００９】
本発明は、上記の事情に鑑みてなされたものであり、より高耐圧の回路素子を形成するための製造工程を追加することなく電源電圧の低電圧化に対応することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体記憶装置は、少なくとも１つのワード線と、前記ワード線に接続された少なくとも１つのメモリセルと、前記ワード線の一方の端部に接続された第１のスイッチ素子と、前記第１のスイッチ素子に直列接続された第２のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子との接続点の電位を固定する電位固定回路と、前記第１のスイッチ素子および前記第２のスイッチ素子を介して前記ワード線に接続され且つ制御入力に応じて前記ワード線に対応する出力端子から電源電圧に応じた第１の電圧を出力するデコード回路と、前記ワード線の他方の端部に接続された第３のスイッチ素子と、前記第３のスイッチ素子を介して前記ワード線に接続され且つ前記制御入力に応じて前記ワード線に対応する出力端子から前記第１の電圧よりも電圧レベルの高い第２の電圧を出力する昇圧回路と、を含む。
【００１１】
本発明に係る他の半導体記憶装置は、複数のワード線と、前記複数のワード線の各々に接続された複数のメモリセルと、前記複数のワード線各々の一方の端部に接続された第１のスイッチ素子と、前記第１のスイッチ素子の各々に直列接続された第２のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子との接続点の各々の電位を固定する少なくとも１つの電位固定回路と、前記第１のスイッチ素子および前記第２のスイッチ素子を介して前記ワード線の各々に接続され且つ制御入力に応じて前記ワード線の各々に対応する出力端子において電源電圧に応じた第１の電圧を出力するデコード回路と、前記複数のワード線の各々の他方の端部に接続された第３のスイッチ素子と、前記第３のスイッチ素子を介して前記ワード線の各々に接続され且つ前記制御入力に応じて前記ワード線の各々に対応する出力端子において前記第１の電圧よりも電圧レベルの高い第２の電圧を出力する昇圧回路と、を含む。
【発明の効果】
【００１２】
本発明に係る半導体記憶装置によれば、デコード回路とワード線との間に生じる電圧を第１および第２のスイッチ素子に分割して与えることが可能となるので、より高耐圧の回路素子を設けることなく電源電圧の低電圧化に対応することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図１は本発明の実施形態に係る半導体記憶装置の構成を示す図である。
【図２】図２は本発明の実施形態に係る半導体記憶装置に設けられたメモリセルの構成を示す断面図である。
【図３】図３は本発明の実施形態に係る半導体記憶装置の詳細な構成を示す図である。
【図４】図４は比較例に係る半導体記憶装置の構成を示す図である。
【図５】図５（ａ）は本発明の実施形態に係る半導体記憶装置の動作を示すタイミングチャート、図５（ｂ）は比較例に係る半導体記憶装置の動作を示すタイミングチャートである。
【図６】図６は本発明の第２の実施形態に係る半導体記憶装置の構成を示す図である。
【図７】図７は、変形例に係るスイッチ回路の構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を参照しつつ説明する。なお、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置１の構成を示す図である。半導体記憶装置１は、列方向に配列された複数のビット線ＢＬおよびこれと交差して行方向に配列された複数のワード線ＷＬを有する。ビット線ＢＬとワード線ＷＬの各交差部にはメモリセル１０が設けられ、これらによってメモリセルアレイが構成される。各メモリセル１０のゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬに接続される。各メモリセル１０のソースは図示しないソース線に接続され、所定の電位がソース端子に与えられている。
【００１６】
ビット線ＢＬの各々はビット線デコード回路２０に接続されている。ワード線ＷＬの各々は、一方の端部がスイッチ回路５０を介してワード線デコード回路３０に接続され、他方の端部がスイッチ回路６０を介して昇圧回路４０に接続されている。このように、本実施形態に係る半導体記憶装置１において、メモリセルアレイは、ワード線デコード回路３０と昇圧回路４０との間に配置されている。
【００１７】
コントロール回路７０は、ビット線デコード回路２０、ワード線デコード回路３０、昇圧回路４０、スイッチ回路５０および６０に各種制御信号ＳＥＲ、ＳＷＬＩＳＯ、／ＳＷＬＩＳＯやアドレス情報付きの動作指令（書き込み指令、読み出し指令、消去指令）を供給することにより、これらの回路の動作を制御する。
【００１８】
スイッチ回路５０の各々は、ワード線ＷＬ毎に設けられており、コントロール回路７０から供給される制御信号ＳWLISO  および／ＳWLISOに応じて当該ワード線ＷＬとワード線デコード回路３０との接続／非接続を切り替える。スイッチ回路６０の各々は、ワード線ＷＬ毎に設けられており、コントロール回路７０から供給される制御信号ＳWLISO  および／ＳWLISOに応じて当該ワード線ＷＬと昇圧回路４０との接続／非接続を切り替える。なお、制御信号ＳWLISO  および／ＳWLISOは、互いに反転した論理値を有する例えば１ビットの信号である。
【００１９】
ビット線デコード回路２０およびワード線デコード回路３０は、それぞれ、ワード線ＷＬの各々およびビット線ＢＬの各々に対応する複数の出力端子を有し、コントロール回路７０から供給されるアドレス情報が付与された書き込み指令、読み出し指令、消去指令に応じてワード線ＷＬおよびビット線ＢＬに選択的に所定の電圧を印加することによりメモリセル１０の各々に対してデータの書き込み、読み出しおよび消去を行う。ワード線デコード回路３０から出力される電圧（選択信号）は、スイッチ回路５０がオン状態のときにワード線ＷＬに印加される。
【００２０】
昇圧回路４０は、ワード線ＷＬの各々に対応する複数の出力端子ｔｐｐを有する。昇圧回路４０は、メモリセル１０に記憶されたデータの読み出しを行う際には、コントロール回路７０から供給されるローレベルの制御信号ＳＲＥに応じて電源電圧ＶＤＤを出力端子ｔｐｐから出力する。また、昇圧回路４０は、メモリセル１０に記憶されたデータの消去を行う際にコントロール回路７０から供給されるハイレベルの制御信号ＳＥＲに応じて、データの消去に必要な、電源電圧ＶＤＤよりも電圧レベルの高い高電圧ＶＰＰを生成し、生成した高電圧ＶＰＰを出力端子ｔｐｐから出力する。昇圧回路４０から出力される電源電圧ＶＤＤおよび高電圧ＶＰＰは、コントロール回路７０にも供給される。
【００２１】
コントロール回路７０は、データ読み出し時において、ローレベルの制御信号ＳWLISOおよびハイレベルの制御信号／ＳWLISOを生成する。このとき、ハイレベルの制御信号／ＳWLISOの電圧レベルは、昇圧回路４０の出力電圧に応じて電源電圧ＶＤＤレベルに設定される。一方、コントロール回路７０は、データ消去時において、ハイレベルの制御信号ＳWLISOおよびローレベルの制御信号／ＳWLISOを生成する。このとき、ハイレベルの制御信号ＳWLISOの電圧レベルは、昇圧回路４０の出力電圧に応じて高電圧ＶＰＰレベルに設定される。
【００２２】
図２は、メモリセル１０の構成を示す断面図である。メモリセル１０の各々は、ＭＯＳトランジスタで構成されている。メモリセル１０は、ｐ型のシリコン基板１１と、シリコン基板１１の表面に形成されたｎ型のドレイン１２およびｎ型のソース１３と、シリコン基板１１上に積層されたフローティングゲート１４およびコントロールゲート１５とを有する。
【００２３】
例えば、メモリセル１０にデータ“０”の書き込みを行う場合には、ビット線ＢＬおよびワード線ＷＬを介してドレイン１２およびコントロールゲート１５に正電圧を印加し、ソース１２を接地電位とする。これにより、フローティングゲート１４にホットエレクトロンが注入され、電荷が保持されてデータ“０”が書き込まれる。
【００２４】
メモリセル１０に記憶されたデータの読み出しを行う場合には、ビット線ＢＬを介してドレイン１２−ソース１３間に電圧を印加するとともに、ワード線ＷＬを介してコントロールゲート１５に正電圧（例えば電源電圧ＶＤＤ）を印加する。そして、ドレイン電流が流れる場合をデータ“１”として読み出し、ドレイン電流が流れない場合をデータ“０”として読み出す。
【００２５】
メモリセル１０に記憶されたデータの消去を行う場合には、ワード線ＷＬを介してコントロールゲート１５に電源電圧ＶＤＤよりも電圧レベルの高い高電圧ＶＰＰを印加するとともに、ビット線ＢＬを介してドレイン１２の電位を例えば接地電位とする。これにより、フローティングゲート１４に蓄積されていた電荷は、ＦＮ（ファウラノルドハイム）トンネル電流としてワード線ＷＬ上に放出され、これによりデータの消去が行われる。本発明の実施形態に係る半導体記憶装置１においては、データ消去は、複数のメモリセルからなるページ単位、または複数のページからなるブロック単位で行われるか、または全メモリセルに記憶されたデータは一括消去される。
【００２６】
図３は、半導体記憶装置１のより詳細な構成を示す図である。なお、図３において、１つのワード線ＷＬのみが示されている。
【００２７】
ワード線デコード回路３０には、インバータ回路３２が接続されている。インバータ回路３２は、電源電圧ＶＤＤに接続されたｐチャネルトランジスタＱｐ０と接地電位ＧＮＤに接続されたｎチャネルトランジスタＱｎ０が直列接続されて構成されるＣＭＯＳインバータである。ワード線デコード回路３０から出力される信号のレベルがローレベルのとき、インバータ回路３２の出力電圧は電源電圧ＶＤＤレベルとなる。一方、ワード線デコード回路３０から出力される信号のレベルがハイレベルのとき、インバータ回路３２の出力電圧は接地電位ＧＮＤレベルとなる。インバータ回路３２には、電源電圧ＶＤＤよりも電圧レベルの高い電圧が印加されることはないので、ｐチャネルトランジスタＱｐ０およびｎチャネルトランジスタＱｎ０は、耐圧の比較的低い低耐圧トランジスタで構成されている。インバータ回路３２の出力端子は、スイッチ回路５０に接続されている。
【００２８】
スイッチ回路５０は、インバータ回路３２の出力端子（ノードｎ１）と、ワード線ＷＬとの間において直列接続された２つのトランスファーゲートＴＧ１およびＴＧ２と、トランスファーゲートＴＧ１とＴＧ２との接続点（ノードｎ２）の電位を固定するための電位固定回路５２と、を含んでいる。なお、トランスファーゲートＴＧ１は、本発明における第１のスイッチ素子に対応し、トランスファーゲートＴＧ２は、本発明における第２のスイッチ素子に対応する。
【００２９】
トランスファーゲートＴＧ２は、一対のｎチャネルトランジスタＱｎｈ４およびｐチャネルトランジスタＱｐｈ４により構成される。トランスファーゲートＴＧ１は、一対のｎチャネルトランジスタＱｎｈ１およびｐチャネルトランジスタＱｐｈ１により構成される。トランスファーゲートＴＧ２のｎチャネルトランジスタＱｎｈ４のゲートは、トランスファーゲートＴＧ１のｎチャネルトランジスタＱｎｈ１のゲートに接続され、これらのゲートにはコントロール回路７０から出力される制御信号／ＳWLISOが供給される。一方、トランスファーゲートＴＧ２のｐチャネルトランジスタＱｐｈ４のゲートは、トランスファーゲートＴＧ１のｐチャネルトランジスタＱｐｈ１のゲートに接続され、これらのゲートには、コントロール回路７０から出力される制御信号ＳWLISOが供給される。すなわち、トランスファーゲートＴＧ１およびＴＧ２は、制御信号ＳWLISOおよび／ＳWLISOに応じて同時にオン状態となるか、オフ状態となる。トランスファーゲートＴＧ１は、ワード線ＷＬに接続されている。トランスファーゲートＴＧ１およびＴＧ２には昇圧回路４０から出力される高電圧ＶＰＰがワード線ＷＬを介して印加される場合があるので、トランスファーゲートＴＧ１およびＴＧ２を構成する各トランジスタＱｎｈ１、Ｑｐｈ１、Ｑｎｈ４およびＱｐｈ４は、耐圧の比較的高い高耐圧トランジスタで構成されている。
【００３０】
電位固定回路５２は、昇圧回路４０の出力端子ｔｐｐに接続されたｐチャネルトランジスタＱｐｈ２と、接地電位ＧＮＤに接続されたｎチャネルトランジスタＱｎｈ２と、これらのトランジスタＱｐｈ２およびＱｎｈ２の間に直列に接続された抵抗素子Ｒ１およびＲ２と、抵抗素子Ｒ１とＲ２との接続点に接続された出力端子ｔｐｌと、を含んでいる。出力端子ｔｐｌは、トランスファーゲートＴＧ１とＴＧ２との接続点であるノードｎ２に接続されている。ｐチャネルトランジスタＱｐｈ２のゲートには制御信号／ＳWLISOが供給され、ｎチャネルトランジスタＱｎｈ２のゲートには制御信号ＳWLISOが供給される。すなわち、これらのトランジスタＱｐｈ２およびＱｎｈ２は、制御信号ＳWLISOおよび／ＳWLISOに応じて同時にオン状態となるかオフ状態となる。これらのトランジスタＱｐｈ２およびＱｎｈ２がオン状態とされたとき、昇圧回路４０の出力電圧が抵抗素子Ｒ１およびＲ２で分圧され、分圧された電圧が出力端子ｔｐｌから出力されてノードｎ２に供給される。昇圧回路４０の出力端子ｔｐｐから出力される出力電圧が高電圧ＶＰＰとなったとき、ノードｎ２の電位が（ＶＰＰ＋ＶＤＤ）／２（ＶＰＰとＶＤＤの中央値）となるように、抵抗素子Ｒ１およびＲ２の抵抗値を設定することが好ましい。電位固定回路５２には昇圧回路４０から出力される高電圧ＶＰＰが印加されるので、電位固定回路５２を構成する各トランジスタＱｎｈ２およびＱｐｈ２は、耐圧の比較的高い高耐圧トランジスタで構成されている。
【００３１】
スイッチ回路６０は、ワード線ＷＬと昇圧回路４０の出力端子ｔｐｐとの間に設けられたトランスファーゲートＴＧ３を含んでいる。トランスファーゲートＴＧ３は、一対のｎチャネルトランジスタＱｎｈ３およびｐチャネルトランジスタＱｐｈ３により構成される。ｎチャネルトランジスタＱｎｈ３のゲートには制御信号ＳWLISOが供給され、ｐチャネルトランジスタＱｐｈ３のゲートには制御信号／ＳWLISOが供給される。すなわち、トランスファーゲートＴＧ３のオン／オフの状態は、トランスファーゲートＴＧ１およびＴＧ２とは逆となる。トランスファーゲートＴＧ３には昇圧回路４０から出力される高電圧ＶＰＰが印加されるので、トランスファーゲートＴＧ３を構成するトランジスタＱｎｈ３およびＱｐｈ３は、耐圧の比較的高い高耐圧トランジスタで構成されている。なお、トランスファーゲートＴＧ３は、本発明における第３のスイッチ素子に対応する。
【００３２】
ここで、比較例に係る半導体記憶装置１００の構成を図４に示す。半導体記憶装置１００は、スイッチ回路５０ａの構成が上記した本発明の実施形態に係る半導体記憶装置１のスイッチ回路５０と異なる。すなわち、スイッチ回路５０ａは、１つのトランスファーゲートＴＧ１のみを有し且つ電位固定回路５２を有しない点において本発明の実施形態に係るスイッチ回路５０と異なる。スイッチ回路５０ａ以外の構成部分は、本発明の実施形態に係る半導体記憶装置１と同様である。
【００３３】
図５（ａ）および（ｂ）は、それぞれ、本発明の実施形態に係る半導体記憶装置１および比較例に係る半導体記憶装置１００の動作を示すタイミングチャートである。図５（ａ）および（ｂ）では、データ読み出し動作からデータ消去動作に移行する場合が例示されている。
【００３４】
はじめに、図５（ｂ）を参照しつつ比較例に係る半導体記憶装置１００の動作について説明する。
【００３５】
コントロール回路７０は、外部から供給される読み出し指令を受信すると、ローレベルの制御信号ＳＥＲを生成してこれを昇圧回路４０に供給する。昇圧回路４０は、このローレベルの制御信号ＳＥＲに応じて出力端子ｔｐｐから電源電圧ＶＤＤを出力し、電源電圧ＶＤＤをコントロール回路７０に供給する。
【００３６】
電源電圧ＶＤＤの供給を受けたコントロール回路７０は、ローレベルの制御信号ＳＷＬＩＳＯおよびハイレベル（電源電圧ＶＤＤレベル）の制御信号／ＳＷＬＩＳＯを生成し、これらをスイッチ回路５０ａおよび６０に供給する。これにより、スイッチ回路５０ａを構成するトランスファーゲートＴＧ１はオン状態となる一方、スイッチ回路６０を構成するトランスファーゲートＴＧ３はオフ状態となる。これにより、ワード線デコード回路３０がワード線ＷＬに接続され、昇圧回路４０がワード線ＷＬから電気的に分離される。ビット線デコード回路２０およびワード線デコード回路３０は、それぞれ、コントロール回路７０から供給されるアドレス情報付きの読み出し指令に基づいて、ビット線ＢＬおよびワード線ＷＬを選択する。これにより、メモリセル１０に記憶されたデータが順次読み出される。なお、図５（ｂ）においては、非選択状態のワード線が示されている。すなわち、ノードｎ０（ワード線デコード回路３０の出力）がハイレベル、ノードｎ１（インバータ回路３２の出力）がローレベル、ワード線ＷＬがローレベルとなっている。
【００３７】
その後、コントロール回路７０が外部から供給される消去指令を受信すると、ハイレベルの制御信号ＳＥＲを生成してこれを昇圧回路４０に供給する。昇圧回路４０は、このハイレベルの制御信号ＳＥＲに応じて出力端子ｔｐｐから電源電圧ＶＤＤよりも電圧レベルの高い高電圧ＶＰＰを出力し、高電圧ＶＰＰをコントロール回路７０に供給する。
【００３８】
ワード線デコード回路３０は、コントロール回路７０から供給される消去指令に基づいて、ワード線を全選択状態とする。これにより、ノードｎ０がローレベル、ノードｎ１（がハイレベル（電源電圧ＶＤＤレベル）、ワード線ＷＬがハイレベル（電源電圧ＶＤＤレベル）となる。
【００３９】
その後、コントロール回路７０は、ハイレベル（高電圧ＶＰＰレベル）の制御信号ＳＷＬＩＳＯおよびローレベルの制御信号／ＳＷＬＩＳＯを生成し、これらをスイッチ回路５０ａおよび６０に供給する。これにより、スイッチ回路５０ａを構成するトランスファーゲートＴＧ１はオフ状態となる一方、スイッチ回路６０を構成するトランスファーゲートＴＧ３はオン状態となる。これにより、ワード線デコード回路３０がワード線ＷＬから電気的に分離され、昇圧回路４０がワード線ＷＬに接続され、メモリセル１０のコントロールゲートには、ワード線ＷＬを介して昇圧回路４０から出力される高電圧ＶＰＰが印加される。高電圧ＶＰＰの印加によってメモリセル１０に蓄積された電荷は、ＦＮ（ファウラノルドハイム）トンネル電流としてワード線ＷＬ上に放出され、メモリセル１０の各々に記憶されていたデータの消去が行われる。
【００４０】
データ消去時においては、ノードｎ１（インバータ回路３２の出力）は電源電圧ＶＤＤレベルとなり、ワード線ＷＬは高電圧ＶＰＰレベルとなるので、オフ状態とされているトランスファーゲートＴＧ１の両端には、高電圧ＶＰＰと電源電圧ＶＤＤとの差分に相当する電圧（ＶＰＰ−ＶＤＤ）が印加されることになる。例えば、ＶＰＰ＝１２Ｖ、ＶＤＤ＝５Ｖの場合、トランスファーゲートＴＧ１の両端には７Ｖが印加される。そして、トランスファーゲートＴＧ１を構成する高耐圧トランジスタの耐圧が例えば８Ｖで設計されていた場合において、電源電圧ＶＤＤの仕様を例えば５Ｖから３Ｖに低下させた場合には、高耐圧トランジスタには９Ｖ（１２Ｖ−３Ｖ）が印加されることになり、耐圧の設計値を超えてしまうことになる。すなわち、比較例に係る半導体記憶装置１００においては、高耐圧トランジスタの動作電圧に対する耐圧設計値の余裕度を確保し難く、電源電圧ＶＤＤの低電圧化に対応することができない場合がある。
【００４１】
次に、図５（ａ）を参照しつつ本発明の実施形態に係る半導体記憶装置１の動作について説明する。
【００４２】
データ読み出し時の動作は、上記した比較例の場合と同様であるので、その説明は省略する。
【００４３】
コントロール回路７０は、外部から供給される消去指令を受信すると、ハイレベルの制御信号ＳＥＲを生成してこれを昇圧回路４０に供給する。昇圧回路４０は、このハイレベルの制御信号ＳＥＲに応じて出力端子ｔｐｐから電源電圧ＶＤＤの電圧レベルよりも高い高電圧ＶＰＰを出力し、高電圧ＶＰＰをコントロール回路７０に供給する。
【００４４】
ワード線デコード回路３０は、コントロール回路７０から供給される消去指令に基づいて、ワード線を全選択状態とする。これにより、ノードｎ０（ワード線デコード回路３０の出力）がローレベル、ノードｎ１（インバータ回路３２の出力）がハイレベル（電源電圧ＶＤＤレベル）、ワード線ＷＬがハイレベル（電源電圧ＶＤＤレベル）となる。
【００４５】
その後、コントロール回路７０は、ハイレベル（高電圧ＶＰＰレベル）の制御信号ＳＷＬＩＳＯおよびローレベルの制御信号／ＳＷＬＩＳＯを生成し、これらをスイッチ回路５０および６０に供給する。これにより、スイッチ回路５０を構成するトランスファーゲートＴＧ１およびＴＧ２はオフ状態となる一方、スイッチ回路６０を構成するトランスファーゲートＴＧ３はオン状態となる。これにより、ワード線デコード回路３０がワード線ＷＬから電気的に分離され、昇圧回路４０がワード線ＷＬに接続される。従って、ワード線ＷＬとノードｎ１との間の電圧はＶＰＰ−ＶＤＤとなる。なお、ワード線デコード回路３０が消去指令に基づいてワード線を選択状態とするのは、ワード線ＷＬとノードｎ１との間の電圧を小さく抑えるためである。仮にワード線を非選択状態とした場合、ノードｎ１の電位は接地電位となり、ワード線ＷＬとノードｎ１との間の電圧はＶＰＰとなる。
【００４６】
電位固定回路５２のトランジスタＱｐｈ２およびＱｎｈ２は、ハイレベルの制御信号ＳＷＬＩＳＯおよびローレベルの制御信号／ＳＷＬＩＳＯに応じてそれぞれオン状態となり、高電圧ＶＰＰを抵抗素子Ｒ１とＲ２で分圧した電圧が出力端子ｔｐｌから出力される。これにより、トランスファーゲートＴＧ１とＴＧ２との接続点（ノードｎ２）の電位は、抵抗素子Ｒ１とＲ２の抵抗値の比に応じて例えば（ＶＰＰ＋ＶＤＤ）／２、すなわちＶＰＰとＶＤＤの中央値に相当する電圧に固定される。
【００４７】
ワード線ＷＬには昇圧回路４０から出力される高電圧ＶＰＰが印加され、メモリセル１０に蓄積された電荷がＦＮ（ファウラノルドハイム）トンネル電流としてワード線ＷＬ上に放出され、メモリセル１０の各々に記憶されていたデータの消去が行われる。なお、データ消去時において、トランスファーゲートＴＧ１〜ＴＧ３に高電圧ＶＰＰレベルの制御信号ＳＷＬＩＳＯを供給するのは、ワード線ＷＬに高電圧ＶＰＰが印加される状況において、各トランスファーゲートＴＧ１〜ＴＧ３を適正にオン状態またはオフ状態に駆動する為である。一方、データ読み出し時においては、選択されたワード線ＷＬには電源電圧ＶＤＤが印加されるので、各トランスファーゲートＴＧ１〜ＴＧ３に電源電圧ＶＤＤレベルの制御信号／ＳＷＬＩＳＯを供給すればこれらのトランスファーゲートを適正にオン状態またはオフ状態に駆動することができる。
【００４８】
ノードｎ２の電位は、電位固定回路５２によって（ＶＰＰ＋ＶＤＤ）／２に固定されるので、トランスファーゲートＴＧ１の両端には、ＶＰＰ−（ＶＰＰ＋ＶＤＤ）／２＝（ＶＰＰ−ＶＤＤ）／２に相当する電圧が印加される。一方、トランスファーゲートＴＧ２の両端には、（ＶＰＰ＋ＶＤＤ）／２−ＶＤＤ＝（ＶＰＰ−ＶＤＤ）／２に相当する電圧が印加される。すなわち、トランスファーゲートＴＧ１とＴＧ２との接続点の電位を（ＶＰＰ＋ＶＤＤ）／２（ＶＰＰとＶＤＤの中央値）に固定することにより、ワード線ＷＬとノードｎ１との間に印加される電圧（ＶＰＰ−ＶＤＤ）は、均等に分圧され、分圧された各電圧がトランスファーゲートＴＧ１とＴＧ２にそれぞれ印加される。
【００４９】
例えば、ＶＰＰ＝１２Ｖ、ＶＤＤ＝５Ｖである場合、ノードｎ２の電位は電位固定回路５２によって８．５Ｖに固定され、トランスファーゲートＴＧ１およびＴＧ２にはそれぞれ３．５Ｖが印加される。すなわち、データ消去時において、高耐圧トランジスタに印加される電圧を上記した比較例の半分とすることができる。従って、高耐圧トランジスタの動作電圧に対する耐圧設計値の余裕度を確保することが容易となる。また、高耐圧トランジスタの耐圧の設計値が上記した比較例の場合と同様８Ｖである場合において、電源電圧ＶＤＤの仕様を５Ｖから３Ｖに変更しても、トランスファーゲートＴＧ１およびＴＧ２に印加される電圧は、それぞれ４．５Ｖであり、耐圧設計値以下に抑えることができ、しかも余裕度を確保できる。
【００５０】
このように、本発明の実施形態に係る半導体記憶装置１によれば、データ消去時においてワード線ＷＬに電源電圧ＶＤＤよりも電圧レベルの高い高電圧ＶＰＰが印加された場合でも、（ＶＰＰ−ＶＤＤ）に相当する電圧は、分圧されて２つのトランスファーゲートＴＧ１およびＴＧ２に印加されるので、トランジスタに印加される電圧を耐圧設計値よりも十分に低く抑えることが可能となる。これにより、電源電圧ＶＤＤの低電圧化を図る場合でも、より高耐圧のトランジスタが必要とされるケースが少なくなる。すなわち、本発明の実施形態に係る半導体記憶装置１によれば、より高耐圧のトランジスタを形成するための製造工程を追加することなく電源電圧ＶＤＤの低電圧化に柔軟に対応することが可能となる。
【００５１】
なお、上記の説明では、トランスファーゲートＴＧ１とＴＧ２との接続点の電位を（ＶＰＰ＋ＶＤＤ）／２（ＶＰＰとＶＤＤの中央値）に固定する場合を例示したが、トランスファーゲートＴＧ１とＴＧ２との接続点の電位をＶＰＰとＶＤＤの中央値以外の中間値に設定することも可能である。また、上記の説明では、インバータ回路３２をワード線デコード回路３０の外部に設ける構成としたが、インバータ回路３２は、ワード線デコード回路３０に内蔵されていてもよい。
【００５２】
本発明の実施形態に係る半導体記憶装置１においては、メモリセル１０を間に挟むように配置されたワード線デコード回路３０および昇圧回路４０がワード線ＷＬの端部に接続されている。このような構成によれば、昇圧回路４０から出力される高電圧ＶＰＰがワード線デコード回路３０に印加されることがなくなるので、ワード線デコード回路３０を低耐圧トランジスタで構成することが可能となり、その結果、ワード線デコード回路３０の回路規模を小さくすることが可能となる。また、このような構成とすることにより、半導体チップ上において高耐圧トランジスタ形成領域と低耐圧トランジスタ形成領域とを分離しやすくなる。例えば、高耐圧トランジスタを形成するための高耐圧ウェルと、低耐圧トランジスタを形成するための低耐圧ウェルとが半導体チップ上において隣接する場合に、これらのウェル間に一定以上の間隔を設けなければならないとする設計ルールがある場合には、高耐圧トランジスタ形成領域と低耐圧トランジスタ形成領域とを明確に分離することより高耐圧ウェルと低耐圧ウェルとが隣接する部分を少なくすることができるので、チップ面積を小さくすることが可能となる。
【００５３】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体記憶装置２の構成を示す図である。上記した第１の実施形態に係る半導体記憶装置１においては、電位固定回路５２は、スイッチ回路５０毎、すなわちワード線ＷＬ毎に設けられていた。第２の実施形態に係る半導体記憶装置２において、電位固定回路５２は、複数のスイッチ回路５０ｂで共用されている。すなわち、電位固定回路５２の出力端子ｔｐｌは複数のスイッチ回路５０ｂの各々を構成するトランスファーゲートＴＧ１およびＴＧ２の各接続点に接続されている。電位固定回路５２は、例えばデータ消去単位となるページ毎またはブロック毎に１つ設けられていてもよい。また、全メモリセルのデータが一括消去される場合には、１つの電位固定回路５２を全てのスイッチ回路５０ｂに接続することも可能である。
【００５４】
（変形例）
図７は、変形例に係るスイッチ回路５０ｃの構成を示す図である。本変形例に係るスイッチ回路５０ｃは、インバータ回路３２の出力端子（ノードｎ１）とワード線ＷＬとの間において直列接続された３つのトランスファーゲートＴＧ１、ＴＧ２およびＴＧ２´と、互いに異なる２つの固定電圧を出力する電位固定回路５２ｃとを有する。トランスファーゲートＴＧ１、ＴＧ２およびＴＧ２´は、それぞれのゲートが接続されており、制御信号ＳＷＬＩＳＯおよび／ＳＷＬＩＳＯに応じてそれぞれが同時にオン状態またはオフ状態に駆動される。
【００５５】
電位固定回路５２ｃは、直列接続された抵抗素子Ｒ１、Ｒ２およびＲ３を有し、抵抗素子Ｒ１とＲ２との接続点に接続された出力端子ｔｐｌ１は、トランスファーゲートＴＧ１とＴＧ２の接続点のノードｎ２に接続され、抵抗素子Ｒ２とＲ３との接続点に接続された出力端子ｔｐｌ２は、トランスファーゲートＴＧ２とＴＧ２´の接続点のノードｎ２ａに接続されている。
【００５６】
電位固定回路５２ｃは、抵抗素子Ｒ１、Ｒ２およびＲ３の抵抗比に応じた互いに異なる２つの固定電圧を出力端子ｔｐｌ１およびｔｐｌ２から出力し、ノードｎ２の電位を例えば２×（ＶＰＰ−ＶＤＤ）／３＋ＶＤＤに相当する電位に固定するとともにノードｎ２ａの電位を例えば（ＶＰＰ−ＶＤＤ）／３＋ＶＤＤに相当する電位に固定する。例えば、高電圧ＶＰＰが１２Ｖ、電源電圧ＶＤＤが３Ｖである場合において、電位固定回路５２ｃはノードｎ２の電位を９Ｖに固定し、ノードｎ２ａを６Ｖに固定する。すなわち、トランスゲートＴＧ１、ＴＧ２およびＴＧ２´の両端電圧は、それぞれ３Ｖとなる。
【００５７】
このように、本変形例に係るスイッチ回路５０ｃによれば、１つのトランスファーゲートに印加される電圧を更に小さくすることが可能となる。直列接続されるトランスファーゲートの数を更に増やし、トランスファーゲート間の各接続点の電位を電位固定回路によって適宜設定することにより、各トランスファーゲートに印加される電圧を更に小さくすることが可能となる。
【符号の説明】
【００５８】
１、２  半導体記憶装置
１０  メモリセル
３０  ワード線デコード回路
２０  ビット線デコード回路
４０  昇圧回路
５０、６０  スイッチ回路
７０  コントロール回路
ＴＧ１〜ＴＧ３  トランスファーゲート
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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