(57)【要約】【課題】マルチポートメモリを有する半導体装置において、メモリセルのリーク電流はスタンバイモードにおける半導体装置の低消費電力化を阻害する。【解決手段】第１ポートのアドレス（ＡＤＤＡ）および第２ポートのアドレス（ＡＤＤＢ）に基づき選択される複数のメモリセルを有するメモリ部（ＭＰ１）と、第１動作モード設定信号（ＲＳＡ）および第２動作モード設定信号（ＲＳＢ）に基づき第１制御信号（ＳＴＢ）を生成するモード切替制御回路（ＭＳ＿ＣＴＬ１）とを備え、複数のメモリセルに電源電圧を供給するセル電源配線の電圧を、第１制御信号に基づき制御する。【選択図】図１
2013232257.tif 000002
【特許請求の範囲】
【請求項１】
各々は第１および第２の電源ノードを有する複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルのそれぞれ前記第１の電源ノードに接続されるセル電源配線と、
それぞれ供給される第１アドレスおよび第２アドレスに基づき前記メモリセルを選択する第１ポートおよび第２ポートと、
第１の電源配線と前記セル電源配線に接続され、前記セル電源配線の電圧を制御するセル電源電圧制御回路と、
前記第１ポートおよび前記第２ポートの動作モードを各々設定する第１動作モード設定信号および第２動作モード設定信号に基づき第１制御信号を生成するモード切替制御回路と、を備え、
前記セル電源電圧制御回路は、前記第１制御信号に基づき、前記第１ポートおよび前記第２ポートの少なくとも一方が通常動作モードの場合は前記セル電源配線の電圧を第１の電圧レベルに設定し、前記第１ポートおよび前記第２ポートがともにスタンバイモードの場合は前記セル電源配線の電圧を、前記第１の電圧レベルから前記第２の電源ノードの電圧に近づける方向に変動させた第２の電圧レベルに設定する、マルチポートメモリを備える半導体装置。
【請求項２】
前記第１ポートおよび前記第２ポートは、前記第１アドレスおよび前記第２アドレスに基づいて前記メモリセルを選択する選択回路を、各々有し、
前記モード切替制御回路は、前記第１ポートおよび前記第２ポートがともにスタンバイモードに設定されている場合は、前記第１ポートおよび前記第２ポートが各々有する前記選択回路への電源電圧供給を遮断し、それ以外の場合は、前記第１ポートおよび前記第２ポートが各々有する前記選択回路への前記電源電圧供給を維持する、請求項１記載のマルチポートメモリを備える半導体装置。
【請求項３】
前記モード切替制御回路は、前記第１動作モード設定信号および前記第２動作モード設定信号に基づき、前記第１ポートの前記選択回路および前記第２ポートの前記選択回路への電源電圧供給を制御する第２制御信号をさらに生成し、
前記モード切替制御回路は、前記第１動作モード設定信号および前記第２動作モード設定信号に基づき、順次前記第１ポートおよび前記第２ポートがスタンバイモードに設定される場合、前記第２ポートがスタンバイモードに設定された後に前記第１ポートおよび前記第２ポートが各々有する前記選択回路への電源電圧供給を同時に遮断する、請求項２記載のマルチポートメモリを備える半導体装置。
【請求項４】
前記第１ポートおよび前記第２ポートは、前記第１アドレスおよび前記第２アドレスに基づいて前記メモリセルを選択する選択回路を、各々有し、
前記モード切替制御回路は、前記第１ポートおよび前記第２ポートがともにスタンバイモードに設定されている場合は前記第１ポートおよび前記第２ポートが各々有する前記選択回路への電源電圧供給を遮断し、前記第１ポートおよび前記第２ポートの一方がスタンバイモードに設定され他方が通常動作モードに設定された場合は、スタンバイモードに設定されている側のポートが有する前記選択回路への電源電圧供給を遮断し、通常動作モードが設定されている側のポートが有する前記選択回路への電源電圧供給を維持する、請求項１記載のマルチポートメモリを備える半導体装置。
【請求項５】
前記モード切替制御回路は、前記第１動作モード設定信号に基づき、前記第１ポートの前記選択回路への電源電圧供給を制御する第３制御信号、および前記第２動作モード設定信号に基づき前記第２ポートの前記選択回路への電源電圧供給を制御する第４制御信号をさらに生成し、
前記モード切替制御回路は、前記第３制御信号および前記第４制御信号に基づき順次前記第１ポートおよび前記第２ポートがスタンバイモードに設定される場合、前記第１ポートが有する前記選択回路および前記第２ポートが有する前記選択回路への電源電圧供給は、その順序で遮断される、請求項４記載のマルチポートメモリを備える半導体装置。
【請求項６】
前記メモリセルは第１ポートワード線、第１ポートビット線対、第２ポートワード線、および第２ポートビット線対と接続され、
前記第１ポートの前記選択回路は第１ワード線選択回路および第１ビット線対アクセス回路を有し、
前記第２ポートの前記選択回路は第２ワード線選択回路および第２ビット線対アクセス回路を有し、
前記第１ビット線対アクセス回路および前記第２ビット線対アクセス回路は、前記メモリセルアレイの対向する２辺側に配置され、各々、前記第１ポートのビット線対の一端および前記第２ポートのビット線対の一端と接続される、請求項４記載のマルチポートメモリを備える半導体装置。
【請求項７】
前記第１ワード線選択回路および前記第２ワード線選択回路は、前記第１ビット線対アクセス回路および前記第２ビット線対アクセス回路が配置される前記２辺と交差する他の２辺に対向して配置され、各々、前記第１ポートワード線の一端および前記第２ポートワード線の一端と接続される、請求項６記載のマルチポートメモリを備える半導体装置。
【請求項８】
前記第１ポートビット線対の他端に接続された第１ポートビット線対プリチャージ回路と、前記第２ポートのビット線対の他端に接続された第２ポートビット線対プリチャージ回路と、を備え、
前記モード切替制御回路は、前記第１動作モード設定信号に基づき前記第１ポートビット線対プリチャージ回路の導通状態を制御する第５制御信号、および前記第２動作モード設定信号に基づき前記第２ポートビット線対プリチャージ回路の導通状態を制御する第６制御信号を生成する、請求項６記載のマルチポートメモリを備える半導体装置。
【請求項９】
前記第１ポートおよび前記第２ポートは、各々、第１クロックおよび第２クロックに基づき動作し、
スタンバイモードに設定されている前記第１ポートまたは前記第２ポートへの前記第１クロックまたは前記第２クロックの供給は停止される、請求項１記載のマルチポートメモリを備える半導体装置。
【請求項１０】
前記セル電源電圧制御回路は、前記第１ポート及び前記第２ポートがともに通常動作モードの場合並びに前記第１ポート及び前記第２ポートのうちのいずれか一方が通常動作モードであり、他方がスタンバイモードの場合は、前記セル電源配線の電圧を前記第１の電圧レベルに設定する、請求項１記載のマルチポートメモリを備える半導体装置。
【請求項１１】
各々は第１及び第２の電源ノードを有する複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルのそれぞれ前記第１の電源ノードに接続されるセル電源配線と、
それぞれ供給される第１アドレスおよび第２アドレスに基づき前記メモリセルを選択する第１ポートおよび第２ポートと、
第１の電源配線と前記セル電源配線とに接続された電源スイッチを有するセル電源電圧制御回路と、
前記第１ポートおよび前記第２ポートの動作モードを各々設定する第１動作モード設定信号および第２動作モード設定信号に基づき第１制御信号を生成するモード切替制御回路と、を備え、
前記電源スイッチは、前記第１制御信号に基づき、前記第１ポートおよび前記第２ポートの少なくとも一方が通常動作モードの場合は導通状態となり、前記第１ポートおよび前記第２ポートがともにスタンバイモードの場合は非導通状態となる、マルチポートメモリを備える半導体装置。
【請求項１２】
前記第１ポートおよび前記第２ポートは、前記第１アドレスおよび前記第２アドレスに基づいて前記メモリセルを選択する選択回路を、各々有し、
前記モード切替制御回路は、前記第１ポートおよび前記第２ポートがともにスタンバイモードに設定されている場合は、前記第１ポートおよび前記第２ポートが各々有する前記選択回路への電源電圧供給を遮断し、それ以外の場合は、前記第１ポートおよび前記第２ポートが各々有する前記選択回路への前記電源電圧供給を維持する、請求項１１記載のマルチポートメモリを備える半導体装置。
【請求項１３】
前記第１ポートおよび前記第２ポートは、前記第１アドレスおよび前記第２アドレスに基づいて前記メモリセルを選択する選択回路を、各々有し、
前記モード切替制御回路は、前記第１ポートおよび前記第２ポートがともにスタンバイモードに設定されている場合は前記第１ポートおよび前記第２ポートが各々有する前記選択回路への電源電圧供給を遮断し、前記第１ポートおよび前記第２ポートの一方がスタンバイモードに設定され他方が通常動作モードに設定された場合は、スタンバイモードに設定されている側のポートが有する前記選択回路への電源電圧供給を遮断し、通常動作モードが設定されている側のポートが有する前記選択回路への電源電圧供給を維持する、請求項１１記載のマルチポートメモリを備える半導体装置。
【請求項１４】
前記セル電源電圧制御回路は、前記第１ポート及び前記第２ポートがともに通常動作モードの場合並びに前記第１ポート及び前記第２ポートのうちのいずれか一方が通常動作モードであり、他方がスタンバイモードの場合は、前記セル電源配線の電圧を前記第１の電圧レベルに設定する、請求項１１記載のマルチポートメモリを備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、たとえば、マルチポートメモリを備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置に搭載されるトランジスタの微細化に伴い、電源電圧およびトランジスタの閾値電圧の低電圧化が図られている。この結果、電源電圧が供給されている半導体装置において、トランジスタが動作していない状態（以下、スタンバイモード、と記載。）におけるトランジスタのリーク電流の増加が問題となる。なお、本明細書では、半導体装置に電源電圧を供給した状態でトランジスタが動作している状態を、通常動作モード、と記載する。ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を内蔵する半導体装置の場合、スタンバイモードにあるＳＲＡＭは直前の通常動作モードにおけるデータを保持する必要がある。その結果、ＳＲＡＭの記憶容量の増加とともに、スタンバイモードにあるＳＲＡＭのリーク電流、即ち、消費電流も増加する。
【０００３】
特開２００３−６７２４１号公報（特許文献１）は、シングルポートＲＡＭを制御回路を介して２つのアクセスポートからアクセス可能としたデュアルポートメモリの省電力を実現する構成を開示する。各アクセスポートに接続される２つのユニットが共に省電力モードで作動している場合、制御回路の動作を停止させることでデュアルポートメモリの電力消費を抑制する。
【０００４】
特開平９−４５０７９号公報（特許文献２）は、メモリセルに対して非同期に読み出し／書き込みが可能なデュアルポートＲＡＭにおいて、各ポート毎に、データの読み出しおよび書き込みのタイミングおよび期間を設定する制御回路を設けた構成を開示する。これにより、同一のメモリセルに対する各ポートからのアクセスでデータが破壊されることを防止する。
【０００５】
特開２００４−２０６７４５号公報（特許文献３）は、このＳＲＡＭのリーク電流を低減させる構成を開示している。特許文献３では、ＳＲＡＭが有するメモリセルへ供給する電源電圧を、スタンバイモードと通常動作モードにおいて、スイッチとトランジスタで変化させることにより、ＳＲＡＭのリーク電流を低減させている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−６７２４１号公報
【特許文献２】特開平９−４５０７９号公報
【特許文献３】特開２００４−２０６７４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１は、デュアルポートメモリが有するメモリセルの省電力機能を有しておらず、スタンバイモードにおいて、メモリセルのリーク電流に起因する電力消費を抑制することができない。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、各々は第１および第２の電源ノードを有する複数のメモリセルを有するメモリセルアレイと、複数のメモリセルのそれぞれ第１の電源ノードに接続されるセル電源配線と、それぞれ供給される第１アドレスおよび第２アドレスに基づきメモリセルを選択する第１ポートおよび第２ポートと、第１の電源配線とセル電源配線に接続され、セル電源配線の電圧を制御するセル電源電圧制御回路と、第１ポートおよび第２ポートの動作モードを各々設定する第１動作モード設定信号および第２動作モード設定信号に基づき第１制御信号を生成するモード切替制御回路と、を備え、セル電源電圧制御回路は、第１制御信号に基づき、第１ポートおよび第２ポートの少なくとも一方が通常動作モードの場合はセル電源配線の電圧を第１の電圧レベルに設定し、第１ポートおよび第２ポートがともにスタンバイモードの場合はセル電源配線の電圧を、第１の電圧レベルから第２の電源ノードの電圧に近づける方向に変動させた第２の電圧レベルに設定する、マルチポートメモリを備える半導体装置である。
【発明の効果】
【０００９】
前記一実施の形態によれば、マルチポートメモリを備えた半導体装置のスタンバイモードにおけるメモリセルの消費電流を削減することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係るマルチポートメモリを備える半導体装置の構成図である。
【図２】実施の形態１に係るデュアルポートメモリの構成図である。
【図３】実施の形態１に係るメモリセルの回路図である。
【図４】実施の形態１に係るデュアルポートメモリの詳細な回路図である。
【図５】実施の形態１に係るセル電源電圧制御回路の回路図である。
【図６】実施の形態１に係るデュアルポートメモリの動作を説明するタイミング図である。
【図７】実施の形態２に係るマルチポートメモリを備える半導体装置の構成図である。
【図８】実施の形態２に係るデュアルポートメモリの構成図である。
【図９】実施の形態２に係るデュアルポートメモリの詳細な回路図である。
【図１０】実施の形態２に係るビット線プリチャージ回路の回路図である。
【図１１】実施の形態２に係るビット線プリチャージ回路の動作を説明するタイミング図である。
【図１２】実施の形態２に係るデュアルポートメモリの動作を説明するタイミング図である。
【図１３】実施の形態２の変形例に係るデュアルポートメモリの構成図である。
【図１４】実施の形態３に係るマルチポートメモリを備える半導体装置の構成図である。
【図１５】実施の形態３に係るマルチポートメモリを備える半導体装置の動作を説明するタイミング図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。
【００１２】
＜実施の形態１＞
図１を参照して、実施の形態１に係るマルチポートメモリを備える半導体装置ＬＳＩ（以下、半導体装置と記載。）の構成を説明する。
【００１３】
半導体装置ＬＳＩは、第１の機能ブロックＦＢ＿Ａ、第２の機能ブロックＦＢ＿Ｂ、およびデュアルポートメモリＤＰ＿ＳＲＡＭを備える。第１の機能ブロックＦＢ＿Ａは、例えば、ＣＰＵ（中央処理装置）やＤＳＰ（デジタルシグナルプロセッサ）であり、画像データを１次的にデュアルポートメモリＤＰ＿ＳＲＡＭへ出力する。第２の機能ブロックＦＢ＿Ｂは、デュアルポートメモリＤＰ＿ＳＲＡＭに格納されているデータを、画像を描写するための装置に送り出す。
【００１４】
デュアルポートメモリＤＰ＿ＳＲＡＭはＡポートおよびＢポートを有し、両ポートにおいて、非同期にデータの読み出しまたは書き込みが可能である。第１の機能ブロックＦＢ＿ＡはＡポートと接続され、第２の機能ブロックＦＢ＿ＢはＢポートと接続される。デュアルポートメモリＤＰ＿ＳＲＡＭは、メモリ部ＭＰ１およびモード切替制御回路ＭＳ＿ＣＴＬ１を備える。
【００１５】
デュアルポートメモリＤＰ＿ＳＲＡＭは、各機能ブロックが出力するクロックＣＬＫＡおよびクロックＣＬＫＢに基づき読み出し動作および書き込み動作を行う。この読み出し動作および書き込み動作の指定は、動作制御信号ＣＥＮＡ、および制御信号ＣＴＬＡと、動作制御信号ＣＥＮＢ、および制御信号ＣＴＬＢとにより、ＡポートおよびＢポート毎に設定される。メモリ部ＭＰ１が備えるメモリセルは、アドレスＡＤＤＡおよびアドレスＡＤＤＢで指定され、読み出し動作の場合、メモリセルのデータは出力データＱＡおよび出力データＱＢとして出力される。書き込み動作の場合、入力データＤＡおよび入力データＤＢがメモリセルに書き込まれる。
【００１６】
モード切替制御回路ＭＳ＿ＣＴＬ１は、第１の機能ブロックＦＢ＿Ａおよび第２の機能ブロックＦＢ＿Ｂが出力するモード設定信号ＲＳＡおよびモード設定信号ＲＳＢに基づき、ＡポートおよびＢポートを、各々、スタンバイモードまたは通常動作モードに設定する。ＡポートおよびＢポートに対して設定されたモードに応じて、モード切替制御回路ＭＳ＿ＣＴＬ１は、スタンバイ信号ＳＴＢ、ＡＢポート電源遮断信号ＡＢ＿ＰＣ、およびＡＢポートワード線抑制信号ＡＢ＿ＷＣによりメモリ部ＭＰ１への供給電圧を制御する。
【００１７】
図２を参照して、実施の形態１に係るデュアルポートメモリＤＰ＿ＳＲＡＭの構成を説明する。
【００１８】
デュアルポートメモリＤＰ＿ＳＲＡＭは、メモリセルアレイＭＡ、Ａポートワード線選択回路Ａ＿ＷＸ、Ｂポートワード線選択回路Ｂ＿ＷＸ、ＡＢポートＩ／Ｏ部ＡＢ＿ＰＴ、および制御部ＰＴ＿ＣＴＬを備える。モード切替制御回路ＭＳ＿ＣＴＬ１は、制御部ＰＴ＿ＣＴＬの一部を構成する。従って、図１に示すメモリ部ＭＰ１は、モード切替制御回路ＭＳ＿ＣＴＬ１以外のデュアルポートメモリＤＰ＿ＳＲＡＭを構成する部分となる。
【００１９】
メモリセルアレイＭＡは、アレイ状に配置された複数のメモリセルＭＣ、行方向に延在する複数のＡポートワード線ｗｄ＿Ａ、およびＢポートワード線ｗｄ＿Ｂと、列方向に延在する複数のＡポートビット線対ｂｌｔ＿Ａ／ｂｌｂ＿Ａ、および複数のＢポートビット線対ｂｌｔ＿Ｂ／ｂｌｂ＿Ｂとを有する。メモリセルＭＣはデュアルポートメモリセルであり、第１の機能ブロックＦＢ＿ＡとはＡポートワード線ｗｄ＿ＡおよびＡポートビット線ｂｌｔ＿Ａ／ｂｌｂ＿Ａを介して、第２の機能ブロックＦＢ＿ＢとはＢポートワード線ｗｄ＿ＢおよびＢポートビット線ｂｌｔ＿Ｂ／ｂｌｂ＿Ｂを介して、各々データのやり取りを行う。
【００２０】
ＡＢポートＩ／Ｏ部ＡＢ＿ＰＴは、Ａポートビット線対ｂｌｔ＿Ａ／ｂｌｂ＿Ａと接続されるＡポートＩ／Ｏ回路Ａ＿ＩＯ、およびＢポートビット線対ｂｌｔ＿Ｂ／ｂｌｂ＿Ｂと接続されるＢポートＩ／Ｏ回路Ｂ＿ＩＯを複数有する。第１の機能ブロックＦＢ＿Ａおよび第２の機能ブロックＦＢ＿ＢのメモリセルＭＣに対する読み出し動作または書き込み動作は、各々、第１の機能ブロックＦＢ＿Ａおよび第２の機能ブロックＦＢ＿Ｂから互いに独立して（即ち、非同期に）供給される。
【００２１】
このＡポートＩ／Ｏ回路Ａ＿ＩＯとＢポートＩ／Ｏ回路Ｂ＿ＩＯの読み出しや書き込み等の動作は、制御信号ＣＴＬＡ、クロックＣＬＫＡ、および動作制御信号ＣＥＮＡと、制御信号ＣＴＬＢ、クロックＣＬＫＢ、および動作制御信号ＣＥＮＢとに基づき制御される。Ａポートワード線選択回路Ａ＿ＷＸおよびＢポートワード線選択回路Ｂ＿ＷＸは、各々、アドレスＡＤＤＡおよびアドレスＡＤＤＢに基づきＡポートワード線ｗｄ＿ＡおよびＢポートワード線ｗｄ＿Ｂを選択する。
【００２２】
図３を参照して、実施の形態１に係るメモリセルＭＣの回路図を説明する。
図３（ａ）に示すメモリセルＭＣはデュアルポートメモリである。メモリセルＭＣは、ｐ型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭＬ１およびｎ型ＭＯＳトランジスタＭＤ１で構成されるインバータとｐ型ＭＯＳトランジスタＭＬ２およびｎ型ＭＯＳトランジスタＭＤ２で構成されるインバータでフリップフロップを構成する。フリップフロップの一方の出力はｎ型ＭＯＳトランジスタＭＴ１ａおよびｎ型ＭＯＳトランジスタＭＴ１ｂを介して、各々、Ａポートビット線ｂｌｔ＿ＡおよびＢポートビット線ｂｌｔ＿Ｂと接続される。フリップフロップの他方の出力はｎ型ＭＯＳトランジスタＭＴ２ａおよびｎ型ＭＯＳトランジスタＭＴ２ｂを介して、各々、Ａポートビット線ｂｌｂ＿ＡおよびＢポートビット線ｂｌｂ＿Ｂと接続される。
【００２３】
ｎウエル領域に形成されるｐ型ＭＯＳトランジスタＭＬ１およびＭＬ２は、そのソースが電源配線ｄｄと接続され、そのｎウエル領域は電源配線ｂｐと接続される。ｐウエル領域に形成されるｎ型ＭＯＳトランジスタＭＤ１およびＭＤ２は、そのソースがセル電源配線ｓｓｃと接続され、そのｐウエルは電源配線ｂｎと接続される。同様に、ｎ型ＭＯＳトランジスタＭＴ１ａ、ＭＴ２ａ、ＭＴ１ｂ、およびＭＴ２ｂが形成されるｐ型ウエルは電源配線ｂｎと接続される。
【００２４】
図３（ｂ）に示すメモリセルＭＣはデュアルポートメモリセルである。図３（ａ）に示すメモリセルＭＣと異なり、ｐ型ＭＯＳトランジスタＭＬ１およびＭＬ２のソースはセル電源配線ｄｄｃと接続され、ｎ型ＭＯＳトランジスタＭＤ１およびＭＤ２のソースは電源配線ｓｓと接続される。
【００２５】
図４を参照して、実施の形態１に係るデュアルポートメモリＤＰ＿ＳＲＡＭの詳細な回路図を説明する。
【００２６】
メモリセルアレイＭＡは、行方向および列方向にアレイ状に配置された、図３（ａ）に示す複数のメモリセルＭＣを有する。Ａポートワード線選択回路Ａ＿ＷＸは、アドレスＡＤＤＡで指定されるいずれか１つのＡポートワード線ｗｄ＿Ａを選択してハイレベルとする。Ｂポートワード線選択回路Ｂ＿ＷＸは、アドレスＡＤＤＢで指定されるいずれか１つのＢポートワード線ｗｄ＿Ｂを選択してハイレベルとする。ＡＢポートワード線不活性化回路ＡＢ＿ＷＮは、Ａポートワード線ｗｄ＿ＡおよびＢポートワード線ｗｄ＿Ｂと各々ドレインが接続されるｎ型ＭＯＳトランジスタＭｗａおよびｎ型ＭＯＳトランジスタＭｗｂを複数有する。各トランジスタのゲートはＡＢポートワード線抑制信号ＡＢ＿ＷＣと接続され、ソースは電源配線ｓｓと接続される。
【００２７】
ＡＢポートＩ／Ｏ部ＡＢ＿ＰＴは、Ａポートビット線対ｂｌｔ＿Ａ／ｂｌｂ＿Ａと接続されるＡポートＩ／Ｏ回路Ａ＿ＩＯと、Ｂポートビット線対ｂｌｔ＿Ｂ／ｂｌｂ＿Ｂと接続されるＢポートＩ／Ｏ回路Ｂ＿ＩＯとを複数有する。ＡポートＩ／Ｏ回路Ａ＿ＩＯとＢポートＩ／Ｏ回路Ｂ＿ＩＯは、各々、動作制御信号ＣＥＮＡ、クロックＣＬＫＡ、および制御信号ＣＴＬＡと、動作制御信号ＣＥＮＢ、クロックＣＬＫＢ、および制御信号ＣＴＬＢで設定された読み出し動作または書き込み動作を行う。
【００２８】
ＡＢポートＩ／Ｏ電源遮断回路ＡＢ＿ＰＷＮは、ＡポートＩ／Ｏ回路Ａ＿ＩＯ、ＢポートＩ／Ｏ回路Ｂ＿ＩＯ、Ａポート制御回路Ａ＿ＣＴＬ、およびＢポート制御回路Ｂ＿ＣＴＬへ電源電圧Ｖｄｄを供給するｐ型ＭＯＳトランジスタＭｐｃを有する。ｐ型ＭＯＳトランジスタＭｐｃのソースは電源配線ｄｄと接続され、そのゲートはＡＢポート電源遮断信号ＡＢ＿ＰＣと接続される。ｐ型ＭＯＳトランジスタＭｐｃのドレインは、それぞれのＡポートＩ／Ｏ回路Ａ＿ＩＯ、ＢポートＩ／Ｏ回路Ｂ＿ＩＯ、Ａポート制御回路Ａ＿ＣＴＬ、およびＢポート制御回路Ｂ＿ＣＴＬの電源（図示せず）と接続される。Ａポートワード線選択回路Ａ＿ＷＸ、およびＢポートワード線選択回路Ｂ＿ＷＸも同様に、ＡＢポート電源遮断信号ＡＢ＿ＰＣでその導通状態が制御されるｐ型ＭＯＳトランジスタＭｐｃを介して電源電圧Ｖｄｄの供給が制御される。
【００２９】
ＡポートＩ／Ｏ回路Ａ＿ＩＯが読み出したメモリセルＭＣのデータは、出力データＱＡとして第１の機能ブロックＦＢ＿Ａへ出力される。同様に、ＢポートＩ／Ｏ回路Ｂ＿ＩＯが読み出したメモリセルＭＣのデータは、出力データＱＢとして第２の機能ブロックＦＢ＿Ｂへ出力される。第１の機能ブロックＦＢ＿Ａが出力する入力データＤＡはＡポートＩ／Ｏ回路Ａ＿ＩＯへ入力され、メモリセルＭＣへ書き込まれる。同様に、第２の機能ブロックＦＢ＿Ｂが出力する入力データＤＢはＢポートＩ／Ｏ回路Ｂ＿ＩＯへ入力され、メモリセルＭＣへ書き込まれる。デュアルポートメモリＤＰ＿ＳＲＡＭのＡポートおよびＢポートに対する上記読み出し動作または書き込み動作は、各ポートにおいて非同期に行われる。
【００３０】
Ａポート制御回路Ａ＿ＣＴＬは、Ａポートワード線選択回路Ａ＿ＷＸ、およびＡポートＩ／Ｏ回路Ａ＿ＩＯの動作を制御する。同様に、Ｂポート制御回路Ｂ＿ＣＴＬは、Ｂポートワード線選択回路Ｂ＿ＷＸ、およびＢポートＩ／Ｏ回路Ｂ＿ＩＯの動作を制御する。セル電源電圧制御回路ＶＣ＿ＣＴＬａは、後述の通り、スタンバイ信号ＳＴＢに応答して、図３（ａ）に示すメモリセルＭＣのセル電源配線ｓｓｃの電圧を制御する。
【００３１】
モード切替制御回路ＭＳ＿ＣＴＬ１は、ＡＮＤ回路１０および電源制御信号生成回路１１を有する。ＡＮＤ回路１０は、入力されたモード設定信号ＲＳＡおよびモード設定信号ＲＳＢの論理積である信号ＲＳＡＢを出力する。両モード設定信号とも２値の値を有し、デュアルポートメモリＤＰ＿ＳＲＡＭの各ポートを、ハイレベルの場合スタンバイモードに、ロウレベルの場合通常動作モードに設定する。デュアルポートメモリＤＰ＿ＳＲＡＭのＡポートおよびＢポートがいずれもスタンバイモードに設定されている場合、信号ＲＳＡＢはハイレベルを出力する。ＡポートおよびＢポートの少なくとも一方が通常動作モードに設定されている場合、信号ＲＳＡＢはロウレベルを出力する。
【００３２】
電源制御信号生成回路１１は、信号ＲＳＡＢがロウレベルからハイレベルに変化すると、適宜設定された遅延時間の経過後に、スタンバイ信号ＳＴＢをハイレベルからロウレベルに変化させ、ＡＢポートワード線抑制信号ＡＢ＿ＷＣおよびＡＢポート電源遮断信号ＡＢ＿ＰＣを、いずれもロウレベルからハイレベルに変化させる。
【００３３】
ＡＢポート電源遮断信号ＡＢ＿ＰＣがロウレベルからハイレベルに変化すると、ＡポートＩ／Ｏ回路Ａ＿ＩＯおよびＢポートＩ／Ｏ回路Ｂ＿ＩＯへ電源電圧Ｖｄｄを供給していたｐ型ＭＯＳトランジスタＭｐｃは導通状態から非導通状態に変化する。同様に、Ａポートワード線選択回路Ａ＿ＷＸ、Ｂポートワード線選択回路Ｂ＿ＷＸ、Ａポート制御回路Ａ＿ＣＴＬ、およびＢポート制御回路Ｂ＿ＣＴＬへ電源電圧Ｖｄｄを供給していたｐ型ＭＯＳトランジスタＭｐｃも非導通状態となる。この結果、ＡポートおよびＢポートともスタンバイモードにあるデュアルポートメモリＤＰ＿ＳＲＡＭの消費電流は、通常動作モードと比較して、大幅に低減する。
【００３４】
スタンバイモード時、Ａポートワード線選択回路Ａ＿ＷＸおよびＢポートワード線選択回路Ｂ＿ＷＸへの電源電圧Ｖｄｄの供給が遮断されると、ＡＢポートワード線不活性化回路ＡＢ＿ＷＮのｎ型ＭＯＳトランジスタＭｗａおよびＭｗｂは、Ａポートワード線ｗｄ＿ＡおよびＢポートワード線ｗｄ＿Ｂの電圧を電源電圧Ｖｓｓに設定する。
【００３５】
図５を参照して、実施の形態１に係るセル電源電圧制御回路ＶＣ＿ＣＴＬａ、ＶＣ＿ＣＴＬｂ、およびＶＣ＿ＣＴＬｃの回路図を説明する。
【００３６】
図５（ａ）は、図３（ａ）に示すメモリセルＭＣで実施の形態１に係るメモリセルアレイＭＡを構成した場合の、図４に示すセル電源配線ｓｓｃの電圧を制御するセル電源電圧制御回路ＶＣ＿ＣＴＬａの具体的構成である。セル電源電圧制御回路ＶＣ＿ＣＴＬａは、スタンバイ信号ＳＴＢでその導通状態が制御されるｎ型ＭＯＳトランジスタＭ４１ａ（電源スイッチ）、抵抗Ｒａ、およびダイオード接続されたｎ型ＭＯＳトランジスタＭ４２ａを有する。ｎ型ＭＯＳトランジスタＭ４１ａのドレイン、抵抗Ｒａの一端、およびｎ型ＭＯＳトランジスタＭ４２ａのドレイン・ゲートは、メモリセルアレイＭＡに含まれる各メモリセルＭＣのセル電源配線ｓｓｃと接続される。ｎ型ＭＯＳトランジスタＭ４１ａのソース、抵抗Ｒａの他端、およびｎ型ＭＯＳトランジスタＭ４２ａのソースは電源配線ｓｓと接続される。
【００３７】
スタンバイ信号ＳＴＢがハイレベルになるとｎ型ＭＯＳトランジスタＭ４１ａは導通状態となり、セル電源配線ｓｓｃの電圧は電源配線ｓｓの電圧である電源電圧Ｖｓｓと等しくなる。スタンバイ信号ＳＴＢがロウレベルになるとｎ型ＭＯＳトランジスタＭ４１ａは非導通状態となり、セル電源配線ｓｓｃの電圧はメモリセルＭＣのリーク電流とダイオード接続されたｎ型ＭＯＳトランジスタＭ４２ａおよび抵抗Ｒａに流れる電流との関係で定まる。この結果、スタンバイ信号ＳＴＢがロウレベルの期間におけるセル電源配線ｓｓｃの電圧は、電源電圧Ｖｓｓから上昇した値となる。
【００３８】
ＡポートおよびＢポートの少なくとも一方が通常動作モードに設定されている場合、図３（ａ）に示すメモリセルＭＣのｐ型ＭＯＳトランジスタＭＬ１およびＭＬ２の各ソースに接続される配線（ｐ側電源ノード）には電源電圧Ｖｄｄが印加される。一方、メモリセルＭＣのｎ型ＭＯＳトランジスタＭＤ１およびＭＤ２の各ソースに接続される配線（ｎ側電源ノード）には、セル電源配線ｓｓｃを介して電源電圧Ｖｓｓが印加される。ＡポートおよびＢポートがともにスタンバイモードに設定されている場合、ｎ側電源ノードの電圧は、電源電圧Ｖｓｓから電源電圧Ｖｄｄが印加されているｐ側電源ノードの電圧に近づく方向に変動、即ち、電源電圧Ｖｓｓより上昇した値に設定される。
【００３９】
この結果、デュアルポートメモリＤＰ＿ＳＲＡＭが有するメモリセルアレイＭＡのリーク電流は、ＡポートおよびＢポートがいずれもスタンバイモードに設定されると、通常動作モードにおけるメモリセルアレイＭＡの消費電流に対して大幅に低減する。スタンバイモード時におけるセル電源配線ｓｓｃの電圧は、通常動作モード時においてメモリセルＭＣが保持していたデータを破壊することなく保持し得る電源電圧に設定される。
【００４０】
ｎ型ＭＯＳトランジスタＭ４１ａが非導通状態の場合において、ｎ型ＭＯＳトランジスタＭ４２ａのみでセル電源配線ｓｓｃの電圧を所望の値にできる場合、抵抗Ｒａは省略し、ｎ型ＭＯＳトランジスタＭ４１ａおよびｎ型ＭＯＳトランジスタＭ４２ａでセル電源電圧制御回路ＶＣ＿ＣＴＬａを構成しても良い。
【００４１】
図５（ｂ）は、図３（ｂ）に示すメモリセルＭＣで実施の形態１に係るメモリセルアレイＭＡを構成した場合の、セル電源配線ｄｄｃの電圧を制御するセル電源電圧制御回路ＶＣ＿ＣＴＬｂの構成を示す。セル電源電圧制御回路ＶＣ＿ＣＴＬｂは、スタンバイ信号／ＳＴＢでその導通状態が制御されるｐ型ＭＯＳトランジスタＭ４１ｂ（電源スイッチ）、抵抗Ｒｂ、およびダイオード接続されたｐ型ＭＯＳトランジスタＭ４２ｂを有する。スタンバイ信号／ＳＴＢはスタンバイ信号ＳＴＢと逆相の信号であり、図４に示す電源制御信号生成回路１１で生成する。ｐ型ＭＯＳトランジスタＭ４１ｂのドレイン、抵抗Ｒｂの一端、およびｐ型ＭＯＳトランジスタＭ４２ｂのドレイン・ゲートは、メモリセルアレイＭＡに含まれる各メモリセルのセル電源配線ｄｄｃと接続される。ｐ型ＭＯＳトランジスタＭ４１ｂのソース、抵抗Ｒｂの他端、およびｐ型ＭＯＳトランジスタＭ４２ｂのソースは電源配線ｄｄと接続される。
【００４２】
スタンバイ信号／ＳＴＢがロウレベルになると電源スイッチであるｐ型ＭＯＳトランジスタＭ４１ｂが導通状態となり、セル電源配線ｄｄｃの電圧は電源配線ｄｄの電圧である電源電圧Ｖｄｄと等しくなる。スタンバイ信号／ＳＴＢがハイレベルになると、セル電源配線ｄｄｃの電圧はメモリセルＭＣのリーク電流とダイオード接続されたｐ型ＭＯＳトランジスタＭ４２ｂおよび抵抗Ｒｂに流れる電流との関係で定まる。この結果、スタンバイ信号／ＳＴＢがハイレベルの期間におけるセル電源配線ｄｄｃの電圧は電源電圧Ｖｄｄより低下し、メモリセルＭＣのリーク電流は減少する。
【００４３】
ＡポートおよびＢポートの少なくとも一方が通常動作モードに設定されている場合（スタンバイ信号／ＳＴＢがロウレベル）、図３（ｂ）に示すメモリセルＭＣのｎ型ＭＯＳトランジスタＭＤ１およびＭＤ２の各ソースに接続される配線（ｎ側電源ノード）には電源電圧Ｖｓｓが印加される。一方、メモリセルＭＣのｐ型ＭＯＳトランジスタＭＬ１およびＭＬ２の各ソースに接続される配線（ｐ側電源ノード）には、セル電源配線ｄｄｃを介して電源電圧Ｖｄｄが印加される。ＡポートおよびＢポートがともにスタンバイモードに設定されている場合（スタンバイ信号／ＳＴＢがハイレベル）、ｐ側電源ノードの電圧は、電源電圧Ｖｄｄから電源電圧Ｖｓｓが印加されているｎ側電源ノードの電圧に近づく方向に変動、即ち、電源電圧Ｖｄｄから低下した値に設定される。
【００４４】
この結果、デュアルポートメモリＤＰ＿ＳＲＡＭが有するメモリセルアレイＭＡのリーク電流は、ＡポートおよびＢポートがいずれもスタンバイモードに設定されると、通常動作モードにおけるメモリセルアレイＭＡの消費電流に対して大幅に低減する。スタンバイモード時におけるセル電源配線ｄｄｃの電圧は、通常動作モード時においてメモリセルＭＣが保持していたデータを破壊することなく保持し得る電源電圧に設定される。
【００４５】
ｐ型ＭＯＳトランジスタＭ４１ｂが非導通状態の場合において、ｐ型ＭＯＳトランジスタＭ４２ｂのみでセル電源配線ｄｄｃの電圧を所望の値にできる場合、抵抗Ｒｂは省略し、ｐ型ＭＯＳトランジスタＭ４１ｂおよびｐ型ＭＯＳトランジスタＭ４２ｂでセル電源電圧制御回路ＶＣ＿ＣＴＬｂを構成しても良い。
【００４６】
図５（ｃ）は、図３（ａ）に示すメモリセルＭＣで実施の形態１に係るメモリセルアレイＭＡを構成した場合の、セル電源配線ｓｓｃの電圧を制御するセル電源電圧制御回路ＶＣ＿ＣＴＬｃの構成を示す。セル電源電圧制御回路ＶＣ＿ＣＴＬｃは、スタンバイ信号／ＳＴＢでその導通状態が制御されるｐ型ＭＯＳトランジスタＭ４１ｃおよびｎ型ＭＯＳトランジスタＭ４２ｃと、ｎ型ＭＯＳトランジスタＭ４３ｃおよびＭ４４ｃとを有する。ｎ型ＭＯＳトランジスタＭ４３ｃおよびＭ４４ｃのドレインは、ともに、セル電源配線ｓｓｃと接続され、そのソースは電源配線ｓｓと接続される。ｎ型ＭＯＳトランジスタＭ４４ｃは、そのゲートに電源配線ｄｄを介して電源電圧Ｖｄｄが印加され、所定のインピーダンスを有する抵抗として機能する。
【００４７】
ｎ型ＭＯＳトランジスタＭ４３ｃのドレインとゲート間にはｎ型ＭＯＳトランジスタＭ４２ｃが接続される。ｐ型ＭＯＳトランジスタＭ４１ｃのソースおよびドレインは、各々、電源配線ｄｄおよびｎ型ＭＯＳトランジスタＭ４３ｃのゲートと接続される。スタンバイ信号／ＳＴＢがロウレベルの場合、ｎ型ＭＯＳトランジスタＭ４２ｃは非導通状態となり、ｎ型トランジスタＭ４３ｃのゲートには、導通状態にあるｐ型ＭＯＳトランジスタＭ４１ｃを介して電源電圧Ｖｄｄが印加される。一方、スタンバイ信号／ＳＴＢがハイレベルの場合、ｎ型ＭＯＳトランジスタＭ４２ｃは導通状態となり、ｎ型トランジスタＭ４３ｃはソースとゲート間が短絡されたダイオード接続となる。
【００４８】
即ち、ＡポートおよびＢポートの少なくとも一方が通常動作モードに設定されている場合（スタンバイ信号／ＳＴＢはロウレベル）、ｎ型ＭＯＳトランジスタＭ４３ｃは導通状態となり、メモリセルＭＣのｎ側電源ノードにはセル電源配線ｓｓｃを介して電源電圧Ｖｓｓが印加される。一方、メモリセルＭＣのｐ側電源ノードには電源電圧Ｖｄｄが印加される。ＡポートおよびＢポートがともにスタンバイモードに設定されている場合（スタンバイ信号／ＳＴＢはハイレベル）、ｎ側電源ノードの電圧は、メモリセルＭＣのリーク電流と、ダイオード接続されたｎ型ＭＯＳトランジスタＭ４３ｃおよび所定のインピーダンスを有するｎ型ＭＯＳトランジスタＭ４４ｃに流れる電流との関係で定まる。
【００４９】
セル電源電圧制御回路ＶＣ＿ＣＴＬｃは、ＡポートおよびＢポートがともにスタンバイモードに設定されると、ｎ側電源ノードの電圧を、電源電圧Ｖｓｓから電源電圧Ｖｄｄが印加されているｐ側電源ノードの電圧に近づく方向、即ち、電源電圧Ｖｓｓより上昇した値に設定する。この結果、デュアルポートメモリＤＰ＿ＳＲＡＭが有するメモリセルアレイＭＡのリーク電流は、ＡポートおよびＢポートがいずれもスタンバイモードに設定されると、通常動作モードにおけるメモリセルアレイＭＡの消費電流に対して大幅に低減する。スタンバイモード時におけるセル電源配線ｓｓｃの電圧は、通常動作モード時においてメモリセルＭＣが保持していたデータを破壊することなく保持し得る電源電圧に設定される。
【００５０】
図５（ｃ）に示すセル電源電圧制御回路ＶＣ＿ＣＴＬｃは、図３（ａ）に示すメモリセルＭＣで構成されるメモリセルアレイＭＡのセル電源配線ｓｓｃの電圧を制御する回路である。このセル電源電圧制御回路ＶＣ＿ＣＴＬｃを構成する各トランジスタの導電型を入れ替えることにより、図３（ｂ）に示すメモリセルＭＣで構成されるメモリセルアレイＭＡのセル電源配線ｄｄｃの電圧を制御するセル電源電圧制御回路を実現することができる。ｐ型ＭＯＳトランジスタＭ４１ｃをｎ型ＭＯＳトランジスタに変更する場合、そのソースには電源電圧Ｖｓｓを印加し、ｎ型ＭＯＳトランジスタＭ４４ｃをｐ型ＭＯＳトランジスタに変更する場合、そのゲートには電源電圧Ｖｓｓを印加する。さらに、スタンバイ信号／ＳＴＢをスタンバイ信号ＳＴＢに入れ替える。
【００５１】
図６を参照して、実施の形態１に係るデュアルポートメモリＤＰ＿ＳＲＡＭの動作を説明する。
【００５２】
図６の縦軸は、デュアルポートメモリＤＰ＿ＳＲＡＭのＡポートおよびＢポートに入力されるモード設定信号ＲＳＡ／ＲＳＢ、クロックＣＬＫＡ／ＣＬＫＢ、および動作制御信号ＣＥＮＡ／ＣＥＮＢの波形を模式的に示す。２値の値をとる信号の場合、”０”はロウレベル、”１”はハイレベルを意味する。横軸は時刻を示す。なお、以下の説明において、ＡポートおよびＢポートが共にスタンバイモードに設定または移行した状態を、デュアルポートメモリＤＰ＿ＳＲＡＭがスタンバイモードに設定または移行した、と記載する場合がある。
【００５３】
Ａポートにおいて、時刻ｔ２に通常動作モードから遷移モードに移行する。時刻ｔ１から時間ｔｓｒｓ＿ｒ経過後の時刻ｔ５に、第１の機能ブロックＦＢ＿Ａは、モード設定信号ＲＳＡをロウレベル（通常動作モード）からハイレベル（スタンバイモード）に変化させ、デュアルポートメモリＤＰ＿ＳＲＡＭのＡポートをスタンバイモードに設定する。
【００５４】
時刻ｔ５から時間ｔｈｒｓ＿ｒ経過後の時刻ｔ７に、デュアルポートメモリＤＰ＿ＳＲＡＭのＡポートはスタンバイモードに移行する。なお、時刻ｔ２から遷移モードが終了する時刻ｔ７の期間、デュアルポートメモリＤＰ＿ＳＲＡＭのＡポートの動作を停止させるため、クロックＣＬＫＡの値を、例えばロウレベルに固定し、ＡポートへのクロックＣＬＫＡの供給を停止する。
【００５５】
Ｂポートも、Ａポートと同様に、時刻ｔ４に通常動作モードから遷移モードに移行し、時刻ｔ８に遷移モードからスタンバイモードに移行する。
【００５６】
モード切替制御回路ＭＳ＿ＣＴＬ１の動作を説明する。
時刻ｔ６にモード設定信号ＲＳＡおよびモード設定信号ＲＳＢが共にハイレベルになると、モード切替制御回路ＭＳ＿ＣＴＬ１は信号ＲＳＡＢの値をロウレベルからハイレベルに変化させる。時刻ｔ６に信号ＲＳＡＢがハイレベルになると、Ｂポートがスタンバイモードに移行する時刻ｔ８までに、モード切替制御回路ＭＳ＿ＣＴＬ１は、スタンバイ信号ＳＴＢをハイレベルからロウレベルに、ＡＢポートワード線抑制信号ＡＢ＿ＷＣおよびＡＢポート電源遮断信号ＡＢ＿ＰＣをいずれもロウレベルからハイレベルに変化させる。
【００５７】
時刻ｔ６に適宜設定された遅延時間の経過後（＜時刻ｔ８）にＡポートおよびＢポートともスタンバイモードに設定されると、スタンバイ信号ＳＴＢに応答して、セル電源配線ｓｓｃの電圧Ｖｓｓｃは電源電圧ＶｓｓからΔＶｓｓｃ上昇する。この電圧上昇分ΔＶｓｓｃは、デュアルポートメモリＤＰ＿ＳＲＡＭがスタンバイモードに設定される前のデータを維持可能な値に、適宜設定される。さらに、ＡＢポート電源遮断回路ＡＢ＿ＰＷＮは、ＡＢポート電源遮断信号ＡＢ＿ＰＣに応答して、ＡＢポートＩ／Ｏ部ＡＢ＿ＰＴ、Ａポート制御回路Ａ＿ＣＴＬ、およびＢポート制御回路Ｂ＿ＣＴＬへの電源電圧Ｖｄｄの供給を遮断する。
【００５８】
ＡＢポートワード線不活性化回路ＡＢ＿ＷＮは、ＡＢポートワード線抑制信号ＡＢ＿ＷＣに応答して、Ａポートワード線ｗｄ＿ＡおよびＢポートワード線ｗｄ＿Ｂの電圧を電源電圧Ｖｓｓとする。即ち、時刻ｔ８から後述する時刻ｔ９の期間、スタンバイモードにあるデュアルポートメモリＤＰ＿ＳＲＡＭは、低消費電力でメモリセルＭＣのデータを保持する。モード設定信号ＲＳＡおよびモード設定信号ＲＳＢ以外の入力信号は、ハイインピーダンスＨｉｇｈ−Ｚを含め、いかなる信号状態をも許容する。但し、デュアルポートメモリＤＰ＿ＳＲＡＭは入力を受け付けない。
【００５９】
時刻ｔ８にデュアルポートメモリＤＰ＿ＳＲＡＭがスタンバイモードに移行する前のＡポートおよびＢポートへの電源電圧Ｖｄｄの供給状態を説明する。
【００６０】
時刻ｔ７において、Ａポートは遷移モードからスタンバイモードに移行するが、Ｂポートは、依然、遷移モードにある。一方、Ａポートワード線選択回路Ａ＿ＷＸおよびＡポートＩ／Ｏ回路Ａ＿ＩＯ（以下、Ａポート周辺回路、と記載する。）と、Ｂポートワード線選択回路Ｂ＿ＷＸおよびＢポートＩ／Ｏ回路Ｂ＿ＩＯ（以下、Ｂポート周辺周辺回路、と記載する。）への電源電圧Ｖｄｄ供給遮断は、時刻ｔ６に適宜設定された遅延時間の経過後（＜時刻ｔ８）に行われる。
【００６１】
モード切替制御回路ＭＳ＿ＣＴＬ１は、スタンバイモードに設定されたポート毎に周辺回路の電源遮断を行わず、すべてのポートがスタンバイモードに設定されてから全ポートの周辺回路への電源遮断を行う。これにより、先にスタンバイモードに設定されたポートの電源遮断に起因するノイズが、後にスタンバイモードに設定されたポートの動作に与える悪影響を回避することが可能となる。
【００６２】
ｔ９でクロックＣＬＫＡをロウレベルに設定し、続いて時刻ｔ１１にモード設定信号ＲＳＡがハイレベルからロウレベルに変化（通常動作モードに設定）する。Ａポートは、時刻ｔ９から時刻ｔ１３の遷移モードを経て通常動作モードに復帰する。時刻ｔ９から遅れて時刻ｔ１０にクロックＣＬＫＢをロウレベルに、ｔ１２でＢポートのモード設定信号ＲＳＢがハイレベルからロウレベルに変化（通常動作モードに設定）すると、Ｂポートは、時刻ｔ１０から時刻ｔ１４の遷移モードを経て通常動作モードに復帰する。デュアルポートメモリＤＰ＿ＳＲＡＭのＡポートおよびＢポートの各遷移モードの期間において、クロックＣＬＫＡ／ＣＬＫＢの値を、例えばロウレベルに固定してクロック供給を停止する。
【００６３】
モード切替制御回路ＭＳ＿ＣＴＬ１は、先にＡポートを通常動作モードに設定するモード設定信号ＲＳＡの変化に応答して、信号ＲＳＡＢをハイレベルからロウレベルに変化させる。即ち、信号ＲＳＡＢは、デュアルポートメモリＤＰ＿ＳＲＡＭのＡポートおよびＢポートのいずれか一方が通常動作モードに設定されたことを検出する（ロウレベルとなる）信号である。信号ＲＳＡＢがハイレベルからロウレベルに変化すると、時刻ｔ１３にＡポートが通常動作モードに復帰するまでに、スタンバイ信号ＳＴＢはロウレベルからハイレベルへ、ＡＢポートワード線抑制信号ＡＢ＿ＷＣおよびＡＢポート電源遮断信号ＡＢ＿ＰＣはいずれもハイレベルからロウレベルに変化する。
【００６４】
この結果、遅くとも時刻ｔ１１ａには、セル電源配線ｓｓｃには電源電圧Ｖｓｓが印加され、ＡＢポートＩ／Ｏ部ＡＢ＿ＰＴ、Ａポートワード線選択回路Ａ＿ＷＸ、Ｂポートワード線選択回路Ｂ＿ＷＸ、Ａポート制御回路Ａ＿ＣＴＬ、およびＢポート制御回路Ｂ＿ＣＴＬへ電源電圧Ｖｄｄが供給される。また、ＡＢポートワード線不活性化回路ＡＢ＿ＷＮによるＡポートワード線ｗｄ＿ＡおよびＢポートワード線ｗｄ＿Ｂの電源電圧Ｖｓｓの維持は解除される。
【００６５】
実施の形態１に係る半導体装置ＬＳＩの効果を説明する。
半導体装置に搭載されるマルチポートメモリの容量増大に伴い、スタンバイモードにおけるメモリセルのリーク電流抑制が重要となっている。実施の形態１に係るデュアルポートメモリＤＰ＿ＳＲＡＭにおいて、ＡポートおよびＢポートが共にスタンバイモードに移行すると、セル電源配線ｓｓｃの電圧は電源電圧ＶｓｓからメモリセルＭＣがデータを保持可能な電圧まで上昇し、メモリセルＭＣを構成するトランジスタのリーク電流が抑制される。図５（ｂ）に示すセル電源電圧制御回路ＶＣ＿ＣＴＬｂや図５（ｃ）に示すセル電源電圧制御回路ＶＣ＿ＣＴＬｃでも同様の効果が得られる。
【００６６】
デュアルポートメモリＤＰ＿ＳＲＡＭの各ポートに設けられたＡポートワード線選択回路Ａ＿ＷＸ、Ｂポートワード線選択回路Ｂ＿ＷＸ、ＡＢポートＩ／Ｏ部ＡＢ＿ＰＴ、Ａポート制御回路Ａ＿ＣＴＬ、およびＢポート制御回路Ｂ＿ＣＴＬへの電源電圧Ｖｄｄの供給を、信号ＲＳＡＢに基づき停止する。これにより、スタンバイモードに移行したデュアルポートメモリＤＰ＿ＳＲＡＭの消費電流は、さらに低減される。
【００６７】
デュアルポートメモリＤＰ＿ＳＲＡＭをスタンバイモードに移行させる場合、スタンバイモードに設定されたポート毎にＡポートＩ／Ｏ回路Ａ＿ＩＯ等の各ポートの周辺回路への電源電圧Ｖｄｄ供給を遮断せず、両ポートがスタンバイモードに設定されてからＡポートおよびＢポート周辺回路への電源電圧Ｖｄｄ供給を同時に遮断する。これにより、先にスタンバイモードに設定されたポートの電源遮断に起因するノイズが後にスタンバイモードに設定されたポートの動作に与える悪影響を回避することが可能となる。
【００６８】
デュアルポートメモリＤＰ＿ＳＲＡＭを通常動作モードからスタンバイモードへ、またはスタンバイモードから通常動作モードへ移行させる遷移モードの期間において、遷移モードにあるＡポートまたはＢポートへのクロックＣＬＫＡまたはクロックＣＬＫＢの供給を停止する。これにより、ＡポートおよびＢポートで非同期に独立して行われるメモリセルＭＣのアクセス干渉を考慮することなく、各ポートのモード設定を行うことが可能となる。
【００６９】
＜実施の形態２＞
図７を参照して、実施の形態２に係る半導体装置ＬＳＩの構成を説明する。
【００７０】
半導体装置ＬＳＩは、第１の機能ブロックＦＢ＿Ａ、第２の機能ブロックＦＢ＿Ｂ、およびデュアルポートメモリＤＰ＿ＳＲＡＭを備える。第１の機能ブロックＦＢ＿Ａおよび第２の機能ブロックＦＢ＿Ｂの機能は、図１に示す実施の形態１と同一である。また、第１の機能ブロックＦＢ＿Ａおよび第２の機能ブロックＦＢ＿ＢによるデュアルポートメモリＤＰ＿ＳＲＡＭの制御動作や各制御信号は図１の説明と同一であり、説明は省略する。
【００７１】
モード切替制御回路ＭＳ＿ＣＴＬ２は、第１の機能ブロックＦＢ＿Ａおよび第２の機能ブロックＦＢ＿Ｂが出力するモード設定信号ＲＡＳおよびＲＳＢに基づき、ＡポートおよびＢポートを、各々、スタンバイモードまたは通常動作モードに設定する。ＡポートおよびＢポートに対して設定されたモードに応じて、モード切替制御回路ＭＳ＿ＣＴＬ２は、スタンバイ信号ＳＴＢ、Ａポート電源遮断信号Ａ＿ＰＣ、Ｂポート電源遮断信号Ｂ＿ＰＣ、Ａポートワード線抑制信号Ａ＿ＷＣ、およびＢポートワード線抑制信号Ｂ＿ＷＣによりメモリ部ＭＰ２への供給電圧を制御する。
【００７２】
図８を参照して、実施の形態２に係るデュアルポートメモリＤＰ＿ＳＲＡＭの構成を説明する。
【００７３】
デュアルポートメモリＤＰ＿ＳＲＡＭが備えるメモリセルアレイＭＡの構成は、実施の形態１に係るデュアルポートメモリＤＰ＿ＳＲＡＭが備えるものと同一である。メモリセルアレイＭＡの左辺、および右辺に隣接して、各々、Ａポートワード線選択回路Ａ＿ＷＸ、およびＢポートワード線選択回路Ｂ＿ＷＸが配置される。メモリセルアレイＭＡの下辺、および上辺に隣接して、各々、ＡポートＩ／Ｏ部Ａ＿ＰＴ、およびＢポートＩ／Ｏ部Ｂ＿ＰＴが配置される。メモリセルアレイＭＡの左下および右下にはＡポート制御部ＡＰＴ＿ＣＴＬが、左上および右上にはＢポート制御部ＢＰＴ＿ＣＴＬが各々配置される。
【００７４】
モード切替制御回路ＭＳ＿ＣＴＬ２は、Ａポート制御部ＡＰＴ_ＣＴおよびＢポート制御部ＢＰＴ＿ＣＴＬの一部を構成する。従って、図７に示すメモリ部ＭＰ２は、モード切替制御回路ＭＳ＿ＣＴＬ２以外のデュアルポートメモリＤＰ＿ＳＲＡＭを構成する部分となる。
【００７５】
ＡポートＩ／Ｏ部Ａ＿ＰＴは、Ａポートビット線対ｂｌｔ＿Ａ／ｂｌｂ＿Ａと接続されるＡポートＩ／Ｏ回路Ａ＿ＩＯ、およびＢポートビット線対ｂｌｔ＿Ｂ／ｂｌｂ＿Ｂと接続されるＢポートビット線プリチャージ回路Ｂ＿ＰＧを、各々、複数有する。ＢポートＩ／Ｏ部Ｂ＿ＰＴは、Ｂポートビット線対ｂｌｔ＿Ｂ／ｂｌｂ＿Ｂと接続されるＢポートＩ／Ｏ回路Ｂ＿ＩＯ、およびＡポートビット線対ｂｌｔ＿Ａ／ｂｌｂ＿Ａと接続されるＡポートビット線プリチャージ回路Ａ＿ＰＧを、各々、複数有する。
【００７６】
図９を参照して、実施の形態２に係るデュアルポートメモリＤＰ＿ＳＲＡＭの詳細な回路図を説明する。
【００７７】
Ａポートワード線選択回路Ａ＿ＷＸは、アドレスＡＤＤＡで指定されるいずれか１つのＡポートワード線ｗｄ＿Ａを選択してハイレベルとする。Ｂポートワード線選択回路Ｂ＿ＷＸは、アドレスＡＤＤＢで指定されるいずれか１つのＢポートワード線ｗｄ＿Ｂを選択してハイレベルとする。
【００７８】
Ａポートワード線不活性化回路Ａ＿ＷＮは、ドレインおよびソースが、各々、Ａポートワード線ｗｄ＿Ａおよび電源配線ｓｓと接続され、ゲートにＡポートワード線抑制信号Ａ＿ＷＣが印加されるｎ型ＭＯＳトランジスタＭｗａを複数有する。Ｂポートワード線不活性化回路Ｂ＿ＷＮは、ドレインおよびソースが、各々、Ｂポートワード線ｗｄ＿Ｂおよび電源配線ｓｓと接続され、ゲートにＢポートワード線抑制信号Ｂ＿ＷＣが印加されるｎ型ＭＯＳトランジスタＭｗｂを複数有する。
【００７９】
ソースが電源配線ｄｄと接続され、ゲートにＡポート電源遮断信号Ａ＿ＰＣが印加されるｐ型ＭＯＳトランジスタＭｐｃａは、そのドレインからＡポートワード線選択回路Ａ＿ＷＸへ電源電圧Ｖｄｄを供給する。ソースが電源配線ｄｄと接続され、ゲートにＢポート電源遮断信号Ｂ＿ＰＣが印加されるｐ型ＭＯＳトランジスタＭｐｃｂは、そのドレインからＢポートワード線選択回路Ｂ＿ＷＸへ電源電圧Ｖｄｄを供給する。
【００８０】
Ａポート電源遮断回路Ａ＿ＰＷＮは、ソースが電源配線ｄｄと接続され、ゲートにＡポート電源遮断信号Ａ＿ＰＣが印加される複数のｐ型ＭＯＳトランジスタＭｐｃａを有する。ｐ型ＭＯＳトランジスタＭｐｃａのドレインは、ＡポートＩ／Ｏ部Ａ＿ＰＴおよびＡポート制御回路Ａ＿ＣＴＬへ電源電圧Ｖｄｄを供給する。Ｂポート電源遮断回路Ｂ＿ＰＷＮは、ソースが電源配線ｄｄと接続され、ゲートにＢポート電源遮断信号Ｂ＿ＰＣが印加される複数のｐ型ＭＯＳトランジスタＭｐｃｂを有する。ｐ型ＭＯＳトランジスタＭｐｃｂのドレインは、ＢポートＩ／Ｏ部Ｂ＿ＰＴおよびＢポート制御回路Ｂ＿ＣＴＬへ電源電圧Ｖｄｄを供給する。
【００８１】
モード切替制御回路ＭＳ＿ＣＴＬ２Ａは、モード設定信号ＲＳＡに基づき、Ａポートワード線抑制信号Ａ＿ＷＣ、Ａポート電源遮断信号Ａ＿ＰＣ、およびＡポートビット線プリチャージ信号ＲＳＡＰを出力する。モード切替制御回路ＭＳ＿ＣＴＬ２Ｂは、モード設定信号ＲＳＢに基づき、Ｂポートワード線抑制信号Ｂ＿ＷＣ、Ｂポート電源遮断信号Ｂ＿ＰＣ、およびＢポートビット線プリチャージ信号ＲＳＢＰを出力する。モード切替制御回路ＭＳ＿ＣＴＬ２Ｃは、モード設定信号ＲＳＡおよびモード設定信号ＲＳＢに基づき、スタンバイ信号ＳＴＢをセル電源電圧制御回路ＶＣ＿ＣＴＬａへ出力する。
【００８２】
なお、実施の形態１と同様に、メモリセルＭＣが図３（ａ）に示す構成である場合、図５（ａ）に示すセル電源電圧制御回路ＶＣ＿ＣＴＬａに代えて、図５（ｃ）に示すセル電源電圧制御回路ＶＣ＿ＣＴＬｃに入れ替えても良い。さらに、メモリセルＭＣが図３（ｂ）に示す構成である場合、セル電源電圧制御回路ＶＣ＿ＣＴＬａに代えて、図５（ｂ）に示すセル電源電圧制御回路ＶＣ＿ＣＴＬｂに入れ替えても良い。
【００８３】
Ａポートがモード設定信号ＲＳＡによりスタンバイモードに設定されると、Ａポートワード線抑制信号Ａ＿ＷＣに応答して、Ａポートワード線不活性化回路Ａ＿ＷＮはＡポートワード線ｗｄ＿Ａを不活性化（ロウレベルに設定）する。さらに、Ａポート電源遮断信号Ａ＿ＰＣに応答して、Ａポート電源遮断回路Ａ＿ＰＷＮはＡポートＩ／Ｏ部Ａ＿ＰＴおよびＡポート制御回路Ａ＿ＣＴＬへの電源電圧Ｖｄｄの供給を遮断する。
【００８４】
Ｂポートがモード設定信号ＲＳＢによりスタンバイモードに設定されると、Ｂポートワード線抑制信号Ｂ＿ＷＣに応答して、Ｂポートワード線不活性化回路Ｂ＿ＷＮはＢポートワード線ｗｄ＿Ｂを不活性化（ロウレベルに設定）する。さらに、Ｂポート電源遮断信号Ｂ＿ＰＣに応答して、Ｂポート電源遮断回路Ｂ＿ＰＷＮはＢポートＩ／Ｏ部Ｂ＿ＰＴおよびＢポート制御回路Ｂ＿ＣＴＬへの電源電圧Ｖｄｄの供給を遮断する。
【００８５】
実施の形態２に係るモード切替制御回路ＭＳ＿ＣＴＬ２Ａおよびモード切替制御回路ＭＳ＿ＣＴＬ２Ｂは、さらに、Ａポートビット線プリチャージ信号ＲＳＡＰおよびＢポートビット線プリチャージ信号ＲＳＢＰを出力する。ＡポートＩ／Ｏ回路Ａ＿ＩＯに隣接して配置されるＢポートビット線プリチャージ回路Ｂ＿ＰＧおよびＢポートＩ／Ｏ回路Ｂ＿ＩＯに隣接して配置されるＡポートビット線プリチャージ回路Ａ＿ＰＧは、各々、Ｂポートビット線プリチャージ信号ＲＳＢＰおよびＡポートビット線プリチャージ信号ＲＳＡＰに応答して、所定時間、Ｂポートビット線およびＡポートビット線をプリチャージする。
【００８６】
図１０を参照して、実施の形態２に係るＡポートビット線プリチャージ回路Ａ＿ＰＧおよびＢポートビット線プリチャージ回路Ｂ＿ＰＧの構成を説明する。
【００８７】
Ａポートビット線プリチャージ回路Ａ＿ＰＧはｐ型ＭＯＳトランジスタＭ１ａおよびＭ２ａで構成される。ｐ型ＭＯＳトランジスタＭ１ａおよびＭ２ａのソースはノードＮｂと共通に接続され、その各ドレインは、Ａポートビット線ｂｌｔ＿Ａおよびｂｌｂ＿Ａと各々接続される。ｐ型ＭＯＳトランジスタＭ１ａおよびＭ２ａの導通状態は、その各ゲートへ共通に印加されるＡポートビット線プリチャージ信号ＲＳＡＰにより制御される。Ａポートがスタンバイモードに設定されている場合、Ａポートビット線プリチャージ信号ＲＳＡＰはロウレベルを維持し、ｐ型ＭＯＳトランジスタＭ１ａおよびＭ２ｂは導通状態（Ｂポートビット線プリチャージ回路Ｂ＿ＰＧは導通状態）を維持する。ｐ型ＭＯＳトランジスタＭｐｃｂは、Ｂポート電源遮断信号Ｂ＿ＰＣに応答して、ＢポートＩ／Ｏ回路Ｂ＿ＩＯへの電源電圧Ｖｄｄの供給を制御する。
【００８８】
Ｂポートビット線プリチャージ回路Ｂ＿ＰＧはｐ型ＭＯＳトランジスタＭ１ｂおよびＭ２ｂで構成される。ｐ型ＭＯＳトランジスタＭ１ｂおよびＭ２ｂのソースはノードＮａと共通に接続され、その各ドレインは、Ｂポートビット線ｂｌｔ＿Ｂおよびｂｌｂ＿Ｂと各々接続される。ｐ型ＭＯＳトランジスタＭ１ｂおよびＭ２ｂの導通状態は、その各ゲートへ共通に印加されるＢポートビット線プリチャージ信号ＲＳＢＰにより制御される。Ｂポートがスタンバイモードに設定されている場合、Ｂポートビット線プリチャージ信号ＲＳＢＰはロウレベルを維持し、ｐ型ＭＯＳトランジスタＭ１ｂおよびＭ２ｂは導通状態（Ｂポートビット線プリチャージ回路Ｂ＿ＰＧは導通状態）を維持する。ｐ型ＭＯＳトランジスタＭｐｃａは、Ａポート電源遮断信号Ａ＿ＰＣに応答して、ＡポートＩ／Ｏ回路Ａ＿ＩＯへの電源電圧Ｖｄｄの供給を制御する。
【００８９】
ＡポートＩ／Ｏ回路Ａ＿ＩＯおよびＢポートＩ／Ｏ回路Ｂ＿ＩＯは、メモリセルアレイＭＡを挟んで対向する位置に配置され、各々、Ａポートのビット線ｂｌｔ＿Ａ／ｂｌｂ＿ＡおよびＢポートのビット線ｂｌｔ＿Ｂ／ｂｌｂ＿Ｂの一端と接続される。Ａポートビット線プリチャージ回路Ａ＿ＰＧおよびＢポートビット線プリチャージ回路Ｂ＿ＰＧは、各々、Ａポートのビット線ｂｌｔ＿Ａ／ｂｌｂ＿ＡおよびＢポートのビット線ｂｌｔ＿Ｂ／ｂｌｂ＿Ｂの他端と接続される。
【００９０】
Ｂポートビット線プリチャージ回路Ｂ＿ＰＧは、Ａポートが先にスタンバイモードから通常動作モードに設定された場合に、ｐ型ＭＯＳトランジスタＭｐｃａがＡポートＩ／Ｏ回路Ａ＿ＩＯに供給する電源電圧Ｖｄｄを、通常動作モードに復帰する前の状態にあるＢポートのビット線ｂｌｔ＿Ｂ／ｂｌｂ＿Ｂへ所定期間印加する回路である。以下、ＡポートおよびＢポートの回路の対象性に起因する重複説明を避けるため、Ａポートが先にスタンバイモードから通常動作モードに復帰した場合の説明のみを記載する。
【００９１】
ＡポートおよびＢポートともスタンバイモードの場合、Ａポートビット線プリチャージ信号ＲＳＡＰがロウレベルでｐ型ＭＯＳトランジスタＭ１ａおよびＭ２ａは導通するが、ソース側の電源スイッチであるｐ型ＭＯＳトランジスタＭｐｃｂが非導通のため、ビット線対ｂｌｔ＿Ａ／ｂｌｂ＿Ａに電荷が供給されず、プリチャージはされない。同様に、Ｂポートビット線プリチャージ信号ＲＳＢＰがロウレベルでｐ型ＭＯＳトランジスタＭ１ｂおよびＭ２ｂは導通するが、ｐ型ＭＯＳトランジスタＭｐｃａが非導通のため、ビット線対ｂｌｔ＿Ｂ／ｂｌｂ＿Ｂに電荷が供給されず、プリチャージはされない。
【００９２】
Ａポートが先に通常動作モードに設定されると、ＡポートＩ／Ｏ回路Ａ＿ＩＯ等へ、ｐ型ＭＯＳトランジスタＭｐｃａを介して電源電圧Ｖｄｄの供給が開始される。Ａポートビット線プリチャージ回路Ａ＿ＰＧは非導通状態となり、Ａポートのビット線ｂｌｔ＿Ａおよびｂｌｂ＿ＡはＡポートＩ／Ｏ回路からプリチャージ（制御）が行われ、さらに、ＡポートＩ／Ｏ回路Ａ＿ＩＯ等のＡポート周辺回路への電源電圧Ｖｄｄの供給が開始される結果、メモリセルＭＣのＡポートはアクセス可能な状態になる。
【００９３】
一方、Ｂポートはスタンバイモードが維持されているため、Ｂポートビット線プリチャージ信号ＲＳＢＰはロウレベルでＭ１ｂおよびＭ２ｂは導通している。さらに、Ａポートの電源スイッチであるｐ型ＭＯＳトランジスタＭｐｃａが導通するため、Ｂポートのビット線対ｂｌｔ＿Ｂ／ｂｌｂ＿Ｂに電荷が供給されプリチャージされる。
【００９４】
その後、Ｂポートも通常動作モードに設定されると、ＢポートＩ／Ｏ回路Ｂ＿ＩＯ等のＢポート周辺回路へ、ｐ型ＭＯＳトランジスタＭｐｃｂを介して電源電圧Ｖｄｄの供給が開始される。Ｂポートビット線プリチャージ回路Ｂ＿ＰＧは非導通状態となり、Ｂポートのビット線対ｂｌｔ＿Ｂおよびｂｌｂ＿ＢはＢポートＩ／Ｏ回路からプリチャージ（制御）が行われ、さらに、ＢポートＩ／Ｏ回路Ｂ＿ＩＯ等のＢポート周辺回路への電源電圧Ｖｄｄの供給が開始される結果、メモリセルＭＣのＢポートはアクセス可能な状態になる。
【００９５】
図１１を参照して、実施の形態２に係るＡポートビット線プリチャージ回路Ａ＿ＰＧおよびＢポートビット線プリチャージ回路Ｂ＿ＰＧの動作を説明する。
【００９６】
図１１の縦軸は、モード切替制御回路ＭＳ＿ＣＴＬ２Ａおよびモード切替制御回路ＭＳ＿ＣＴＬ２Ｂと関係する信号の波形を模式的に示す。２値の値をとる信号の場合、”０”はロウレベル、”１”はハイレベルを意味する。横軸は時刻を示す。
【００９７】
時刻ｔ１ａにモード設定信号ＲＳＡがロウレベルからハイレベルに変化してＡポートがスタンバイモードに設定されると、Ａポート電源遮断信号Ａ＿ＰＣは論理レベルを反転させてＡポート周辺回路への電源電圧Ｖｄｄの供給を遮断する。さらに、Ａポートビット線プリチャージ信号ＲＳＡＰも論理レベルを反転させて、Ａポートビット線プリチャージ回路Ａ＿ＰＧは導通状態となる。ノードＮａは、電源電圧Ｖｄｄが印加された状態からフローティング状態となる。
【００９８】
時刻ｔ２ａにモード設定信号ＲＳＡがハイレベルからロウレベルに変化してＡポートが通常動作モードに設定されると、Ａポート電源遮断信号Ａ＿ＰＣは論理レベルを反転させ、Ａポート周辺回路への電源電圧Ｖｄｄ供給が開始される。その結果、ノードＮａは、フローティング状態から電源電圧Ｖｄｄが印加された状態となる。時刻ｔ２ａから適宜設定された遅延時間の経過後の時刻ｔ４ａに、Ａポートビット線プリチャージ信号ＲＳＡＰは論理レベルを反転させて、Ａポートビット線プリチャージ回路Ａ＿ＰＧは非導通状態（解放状態）となる。
【００９９】
時刻ｔ１ｂにモード設定信号ＲＳＢがロウレベルからハイレベルに変化してＢポートがスタンバイモードに設定されると、Ａポートと同様に、Ｂポート周辺回路への電源電圧Ｖｄｄ供給が遮断され、ノードＮｂはフローティング状態となる。また、Ｂポートビット線プリチャージ回路Ｂ＿ＰＧは導通状態となる。
【０１００】
時刻ｔ２ｂにモード設定信号ＲＳＢがハイレベルからロウレベルに変化してＢポートも通常動作モードに設定されると、Ｂポートの電源遮断信号Ｂ＿ＰＣは論理レベルを反転させ、Ｂポート周辺回路への電源電圧Ｖｄｄ供給が開始される。その結果、ノードＮｂは、フローティング状態から電源電圧Ｖｄｄが印加された状態となる。時刻ｔ２ｂから適宜設定された遅延時間の経過後の時刻ｔ４ｂに、Ｂポートビット線プリチャージ信号ＲＳＢＰは論理レベルを反転させて、Ｂポートビット線プリチャージ回路Ｂ＿ＰＧは非導通状態（解放状態）となる。
【０１０１】
ここで、Ｂポートビット線プリチャージ回路Ｂ＿ＰＧの作用を説明する。先に通常状態に設定されたＡポートにおいて、時刻ｔ２ａ以降、ノードＮａは電源電圧Ｖｄｄが印加された状態になると、導通状態にあるＢポートビット線プリチャージ回路Ｂ＿ＰＧによって、Ｂポートのビット線ｂｌｔ＿Ｂおよびｂｌｂ＿Ｂの電圧を電源電圧Ｖｄｄにプリチャージする。このＢポートビット線へのＡポート電源電圧Ｖｄｄの供給は、Ｂポートビット線プリチャージ回路Ｂ＿ＰＧが非導通状態になるまで（時刻ｔ４ｂ）維持される。
【０１０２】
つまり、Ｂポートプリチャージ回路Ｂ＿ＰＧは、先にスタンバイモードから復帰したＡポートにおいて、通常動作中にＢポートのビット線対がフローティング状態でおこるノイズ等の影響を排除するために行う回路である。特に後で復帰するＢポートの復帰中に発生する過渡的な電流等のノイズ影響も排除する。
【０１０３】
図１２を参照して、実施の形態２に係るデュアルポートメモリＤＰ＿ＳＲＡＭの動作を説明する。
【０１０４】
図１２の縦軸は、モード切替制御回路ＭＳ＿ＣＴＬ２Ａへの入力信号であるモード設定信号ＲＳＡ、およびクロックＣＬＫＡと、出力信号であるＡポートビット線プリチャージ信号ＲＳＡＰ、Ａポートワード線抑制信号Ａ＿ＷＣ、およびＡポート電源遮断信号Ａ＿ＰＣの波形を模式的に示す。同様に、モード切替制御回路ＭＳ＿ＣＴＬ２Ｂの入力信号であるモード設定信号ＲＳＢ、およびクロックＣＬＫＢと、出力信号であるＢポートビット線プリチャージ信号ＲＳＢＰ、Ｂポートワード線抑制信号Ｂ＿ＷＣ、およびＢポート電源遮断信号Ｂ＿ＰＣの波形を模式的に示す。さらに、モード切替制御回路ＭＳ＿ＣＴＬ２Ｃの入力信号である信号ＲＳＡＢ、出力信号であるスタンバイ信号ＳＴＢ、およびセル電源配線ｓｓｃの電圧Ｖｓｓｃ波形を模式的に示す。
【０１０５】
時刻ｔ５にモード設定信号ＲＳＡがロウレベルからハイレベルに変化すると、Ａポートワード線抑制信号Ａ＿ＷＣおよびＡポート電源遮断信号Ａ＿ＰＣがロウレベルからハイレベルに変化し、Ａポートワード線ｗｄ＿Ａは不活性化され、Ａポート周辺回路への電源電圧Ｖｄｄの供給は遮断される。さらに、Ａポートビット線プリチャージ信号ＲＳＡＰはロウレベルに変化する。この場合、ノードＮａ（図１０参照）の電位はフローティング状態にある。その後、時刻ｔ７にＡポートはスタンバイモードに移行する。
【０１０６】
時刻ｔ６にモード設定信号ＲＳＢがロウレベルからハイレベルに変化すると、Ｂポートワード線抑制信号Ｂ＿ＷＣおよびＢポート電源遮断信号Ｂ＿ＰＣがロウレベルからハイレベルに変化し、Ｂポートワード線ｗｄ＿Ｂは不活性化され、Ｂポート周辺回路への電源電圧Ｖｄｄの供給は遮断される。さらに、Ｂポートビット線プリチャージ信号ＲＳＢＰはロウレベルに変化する。この場合、ノードＮｂ（図１０参照）の電位はフローティング状態にある。その後、時刻ｔ８にＢポートはスタンバイモードに移行する。
【０１０７】
実施の形態１に係るデュアルポートメモリＤＰ＿ＳＲＡＭと異なり、ＡポートおよびＢポートは、モード設定信号ＲＳＡおよびモード設定信号ＲＳＢでスタンバイモードに設定されると、順次、Ａポート周辺回路およびＢポート周辺回路への電源電圧Ｖｄｄの供給は遮断される。Ａポートワード線ｗｄ＿ＡおよびＢポートワード線ｗｄ＿Ｂも、順次、不活性化される。時刻ｔ６にＡポートおよびＢポートともスタンバイモードに設定されると信号ＲＳＡＢはハイレベルに変化し、その変化に基づきスタンバイ信号ＳＴＢはロウレベルに変化する。この結果、セル電源配線ｓｓｃの電圧は電源電圧ＶｓｓからΔＶｓｓｃだけ上昇し、スタンバイモードに移行したデュアルポートメモリＤＰ＿ＳＲＡＭのリーク電流は抑制される。
【０１０８】
時刻ｔ１１にＡポートが通常動作モードに設定されると、Ａポート周辺回路への電源電圧供給が再開され、Ａポートのワード線ｗｄ＿Ａは不活性状態から解放される。さらに、時刻ｔ１１ａにはＡポートビット線プリチャージ信号ＲＳＡＰはハイレベルとなる。時刻ｔ１２にＢポートが通常動作モードに設定されると、Ｂポート周辺回路への電源電圧供給が再開され、Ｂポートのワード線ｗｄ＿Ｂは不活性状態から解放される。さらに、時刻ｔ１２ａにはＢポートビット線プリチャージ信号ＲＳＢＰはハイレベルとなる。
【０１０９】
時刻ｔ６にＡポートおよびＢポートともスタンバイモードに設定されると、信号ＲＳＡＢに基づき、セル電源配線ｓｓｃの電圧Ｖｓｓｃは電源電圧ＶｓｓからΔＶｓｓｃ上昇する。時刻ｔ１１にＡポートが先に通常動作モードに設定されると、信号ＲＳＡＢに基づきセル電源配線ｓｓｃの電圧Ｖｓｓｃは電源電圧Ｖｓｓに復帰する。
【０１１０】
実施の形態２に係る半導体装置ＬＳＩの効果を説明する。
デュアルポートメモリＤＰ＿ＳＲＡＭは、メモリセルアレイＭＡの対向する各２辺にＡポートＩ／Ｏ部Ａ＿ＰＴ、およびＢポートＩ／Ｏ部Ｂ＿ＰＴを各々配置し、各ポートの周辺回路へ電源電圧を供給する電源配線をポート毎に分離した構成を有する。電源配線の分離により、スタンバイモードに設定されたＡポートおよびＢポートへの電源電圧Ｖｄｄの供給を順次遮断しても、電源遮断に伴うノイズが互いのポートに及ぼす影響を最小限に抑えることが可能となる。さらに、両ポートがスタンバイモードに設定される時刻まで待たず、スタンバイモードに設定された順に各ポートへの電源電圧供給を遮断することで、各ポートの周辺回路に起因する消費電流をさらに低減することが可能となる。
【０１１１】
ＡポートＩ／Ｏ回路Ａ＿ＩＯおよびＢポートＩ／Ｏ回路Ｂ＿ＩＯは、各々、プリチャージ回路Ｂ＿ＰＧおよびプリチャージ回路Ａ＿ＰＧを備える。この回路により、スタンバイモードから通常動作モードに復帰中の一方のポートのビット線に、先に通常動作モードに設定された他方のポートの電源電圧Ｖｄｄを印加する。これにより、先行してスタンバイモードから通常動作モードへ移行した他方のポートが受けるノイズの影響による誤動作を防ぐことが可能となる。
【０１１２】
＜実施の形態２の変形例＞
図１３を参照して、実施の形態２の変形例に係るデュアルポートメモリＤＰ＿ＳＲＡＭの構成を説明する。
【０１１３】
図８に示す実施の形態２に係るデュアルポートメモリＤＰ＿ＳＲＡＭとの相違点は、Ａポートワード線選択回路Ａ＿ＷＸおよびＢポートワード線選択回路Ｂ＿ＷＸの配置である。図１３に示す通り、Ａポートワード線選択回路Ａ＿ＷＸおよびＢポートワード線選択回路Ｂ＿ＷＸはメモリセルアレイＭＡの一辺側に片寄して配置される。この配置により、ＡポートＩ／Ｏ部Ａ＿ＰＴ、およびＡポートワード線選択回路Ａ＿ＷＸをＡポート制御部ＡＰＴ＿ＣＴＬに隣接して配置することが可能となる。同様に、ＢポートＩ／Ｏ部Ｂ＿ＰＴ
およびＢポートワード線選択回路Ｂ＿ＷＸをＢポート制御部ＢＰＴ＿ＣＴＬに隣接して配置することが可能となる。
【０１１４】
図１３に示す各回路ブロックの構成および動作は、図８に示す同一記号が付与された回路ブロックの構成および動作と同一である。実施の形態２の変形例に係るデュアルポートメモリＤＰ＿ＳＲＡＭによれば、制御部ＰＴ＿ＣＴＬを各ポート毎に各々まとめて配置することが可能となり、各ポートの回路レイアウトさらには回路動作を最適化することが可能となる。
【０１１５】
＜実施の形態３＞
図１４を参照して、実施の形態３に係る半導体装置ＬＳＩの構成を説明する。
【０１１６】
半導体装置ＬＳＩは、第１の機能ブロックＦＢ＿Ａ、第２の機能ブロックＦＢ＿Ｂ、ポート間動作判定回路４０、第１のクロック制御回路４１、第２のクロック制御回路４２、およびデュアルポートメモリＤＰ＿ＳＲＡＭを備える。第１の機能ブロックＦＢ＿Ａ、第２の機能ブロックＦＢ＿Ｂ、およびデュアルポートメモリＤＰ＿ＳＲＡＭの機能は実施の形態１と同一である。デュアルポートメモリＤＰ＿ＳＲＡＭは、メモリ部ＭＰ４およびモード切替制御回路ＭＳ＿ＣＴＬ４を有する。
【０１１７】
第１の機能ブロックＦＢ＿Ａおよび第２の機能ブロックＦＢ＿Ｂは、ポート間動作判定回路４０へ、デュアルポートメモリＤＰ＿ＳＲＡＭに対するモード設定信号ＲＳＡおよびモード設定信号ＲＳＢを出力する。各モード設定信号ＲＳＡおよびＲＳＢは、デュアルポートメモリＤＰ＿ＳＲＡＭのＡポートおよびＢポートに対して、各々、通常動作モードまたはスタンバイモード設定の要求を行う。第１のクロック制御回路４１および第２のクロック制御回路４２は、クロックＳ＿ＣＬＫＡおよびクロックＳ＿ＣＬＫＢに基づき、デュアルポートメモリＤＰ＿ＳＲＡＭのＡポートおよびＢポートの回路へ、各々、クロックＣＬＫＡおよびクロックＣＬＫＢを供給する。
【０１１８】
ポート間動作判定回路４０は、モード設定信号ＲＳＡおよびＲＳＢに基づき、第１の機能ブロックＦＢ＿Ａおよび第２の機能ブロックＦＢ＿Ｂがいずれもスタンバイモードを要求していることを検出すると、信号ＲＳをモード切替制御回路ＭＳ＿ＣＴＬ４へ出力する。ポート間動作判定回路４０は、さらに、第１のクロック制御回路４１および第２のクロック制御回路４２の動作を制御し、第１の機能ブロックＦＢ＿Ａおよび第２の機能ブロックＦＢ＿ＢがＡポートおよびＢポートへ要求する動作モードに応じて、クロックＣＬＫＡおよびクロックＣＬＫＢの生成を制御する。
【０１１９】
図１５を参照して、実施の形態３に係る半導体装置ＬＳＩの動作を説明する。
図１５の縦軸は、デュアルポートメモリＤＰ＿ＳＲＡＭのＡポートおよびＢポートに入力されるクロックＣＬＫＡ／ＣＬＫＢおよび動作制御信号ＣＥＮＡ／ＣＥＮＢの波形を模式的に示す。さらに、モード切替制御回路ＭＳ＿ＣＴＬ４へ入力される信号ＲＳと、スタンバイ信号ＳＴＢ、セル電源電圧Ｖｓｓｃ、およびＡＢポート電源遮断信号ＡＢ＿ＰＣの各出力信号の波形を模式的に示す。
【０１２０】
Ｂポートの後にＡポートがモード設定信号ＲＳＡによりスタンバイモードに設定されると、ポート間動作判定回路４０は、遷移モードを経由して、両ポートをスタンバイモードに移行させる。ＡポートおよびＢポートが遷移モードにある期間、第１のクロック制御回路４１および第２のクロック制御回路４２は、各々、クロックＣＬＫＡおよびクロックＣＬＫＢをロウレベルに固定する。クロックＣＬＫＡおよびクロックＣＬＫＢの供給を停止することにより、通常動作モードからスタンバイモードへの過渡的な期間におけるデュアルポートメモリＤＰ＿ＳＲＡＭの誤動作を防止する。遷移モードにおいて、クロックＣＬＫＡおよびクロックＣＬＫＢをハイレベルに固定しても良い。
【０１２１】
ＡポートおよびＢポートがともにスタンバイモードに設定されると、時刻ｔ３に信号ＲＳがロウレベルからハイレベルに変化する。この変化に基づき、スタンバイ信号ＳＴＢはロウレベルに変化し、セル電源電圧Ｖｓｓｃは電源電圧ＶｓｓからΔＶｓｓｃだけ上昇し、メモリ部ＭＰ４が有するメモリセルアレイＭＡのリーク電流が抑制される。さらに、ＡＢポート電源遮断信号ＡＢ＿ＰＣはハイレベルに変化し、メモリ部ＭＰ４が有するＡポートおよびＢポートの周辺回路への電源電圧Ｖｄｄの供給が遮断され、スタンバイモード時の電源電流が抑制される。時刻ｔ４には、デュアルポートメモリＤＰ＿ＳＲＡＭはスタンバイモードへ移行する。
【０１２２】
ＡポートまたはＢポートの少なくともいずれか一方が通常動作モードに設定されると、時刻ｔ６に信号ＲＳがハイレベルからロウレベルに変化する。この変化に基づき、スタンバイ信号ＳＴＢはハイレベルに変化し、セル電源電圧Ｖｓｓｃの電圧は電源電圧Ｖｓｓへ復帰する。さらに、ＡＢポート電源遮断信号ＡＢ＿ＰＣはロウレベルに変化し、メモリ部ＭＰ４が有するＡポートおよびＢポートの周辺回路への電源電圧Ｖｄｄの供給が再開される。
【０１２３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２４】
ＳＴＢ，／ＳＴＢ  スタンバイ信号、Ａ＿ＰＣ  Ａポート電源遮断信号、Ａ＿ＰＧ  Ａポートビット線プリチャージ回路、ＡＢ＿ＰＣ  ＡＢポート電源遮断信号、ＡＢ＿ＷＣ  ＡＢポートワード線抑制信号、ＡＤＤＡ，ＡＤＤＢ  アドレス、Ｂ＿ＰＣ  Ｂポート電源遮断信号、Ｂ＿ＰＧ  Ｂポートビット線プリチャージ回路、Ｂ＿ＷＣ  Ｂポートワード線抑制信号、ｂｌｔ＿Ａ，ｂｌｂ＿Ａ  Ａポートビット線、ｂｌｔ＿Ｂ，ｂｌｂ＿Ｂ  Ｂポートビット線、ｂｎ，ｂｐ  電源配線、ＣＥＮＡ，ＣＥＮＢ  動作制御信号、Ｓ＿ＣＬＫＡ，Ｓ＿ＣＬＫＢ，ＣＬＫＡ，ＣＬＫＢ  クロック、ＣＴＬＡ，ＣＴＬＢ  制御信号、ＤＡ，ＤＢ  入力データ、ｄｄ  電源配線、ｄｄｃ  セル電源配線、ＤＰ＿ＳＲＡＭ  デュアルポートメモリ、ＬＳＩ  マルチポートメモリを備える半導体装置、ＭＡ  メモリセルアレイ、ＭＣ  メモリセル、ＭＰ１，ＭＰ２，ＭＰ４  メモリ部、ＭＳＡ  モード設定信号、Ｎａ，Ｎｂ  ノード、ＱＡ，ＱＢ  出力データ、ＲＳ，ＲＳＡＢ  信号、ＲＳＡＰ  Ａポートビット線プリチャージ信号、ＲＳＢ  モード設定信号、ＲＳＢＰ  Ｂポートビット線プリチャージ信号、ｓｓ  電源配線、ｓｓｃ  セル電源配線、Ｖｄｄ，Ｖｓｓ  電源電圧、Ｖｓｓｃ  電圧、ｗｄ＿Ａ  Ａポートワード線、ｗｄ＿Ｂ  Ｂポートワード線。
【図１】
2013232257.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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