(57)【要約】【課題】設計された形状およびサイズのゲート電極を形成することが可能な半導体装置の製造方法を提供すること。【解決手段】本実施形態に係る半導体装置の製造方法は、半導体層１２の表面上のうち、互いに離間した位置に、チタン層１７ａ、１８ａ、アルミニウム層１７ｂ、１８ｂ、ニッケル層１７ｃ、１８ｃ、金層１７ｄ、１８ｄがこの順で積層した積層体１７、１８を形成し、これらを、アルミニウムの融点より高い温度で加熱して複数の金属体１７´、１８´を形成するするとともに、これらの複数の金属体１７´、１８´を半導体層１２にオーミック接触させる。この後、複数の金属体１７´、１８´を薄膜化して複数の合金層１３ａ、１４ａを形成し、合金層１３ａ、１４ａを含むドレイン電極１３およびソース電極１４を形成する。次に、ドレイン電極１３とソース電極１４との間のレジスト層１９に開口部２０し、この開口部２０内にゲート電極１５を形成する。【選択図】図４
2013004603.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体層の表面上のうち、互いに離間した位置に、第１の複数の金属層を積層することにより、複数の積層体を形成する工程と、
これらの積層体をそれぞれ加熱することにより、前記複数の積層体が合金化した複数の金属体を形成するするとともに、これらの複数の金属体を前記半導体層にオーミック接触させる工程と、
これらの複数の金属体をそれぞれ薄膜化することにより、複数の合金層を形成する工程と、
これらの合金層上に第２の金属層をそれぞれ積層することにより、ドレイン電極およびソース電極を形成する工程と、
これらのドレイン電極およびソース電極を含む前記半導体層の表面上に、レジスト層を形成する工程と、
前記ドレイン電極と前記ソース電極との間の前記レジスト層に開口部を形成する工程と、
この開口部内にゲート電極を形成する工程と、
前記レジスト層を除去する工程と、
を具備し、
前記第１の複数の金属層のうち、少なくとも一つは、前記積層体を加熱する温度より低い融点を有する金属であることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体層は、ＧａＮ系の材料からなる半導体層であり、
前記積層体は、アルミニウム層を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記積層体は、チタン層、前記アルミニウム層、ニッケル層、金層がこの順で積層されたものであり、
前記積層体の加熱温度は、６００°であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体層は、ＧａＮ層と、このＧａＮ層上に形成されたＡｌＧａＮ層と、であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
オーミック電極からなるドレイン電極およびソース電極を有する電界効果トランジスタ等の半導体装置は、一般に、以下のように製造される。
【０００３】
まず、半導体層上にオーミック電極を形成し、オーミック電極を含む半導体層上にレジスト層を形成する。続いて、このレジスト層に対する露光、現像工程を経て、レジスト層の所望の位置に、ゲート電極を形成するための開口を形成する。最後に、レジスト層の開口内に所望の金属を形成し、ゲート電極を形成する。
【０００４】
この半導体装置の製造方法において、オーミック電極は、半導体層上に複数種類の金属を積層形成した後、熱処理して複数種類の金属を合金化して、半導体層にオーミック接触させる。
【０００５】
例えばＧａＮ系の材料を用いたトランジスタにおいて、ＡｌＧａＮ層上には、Ｔｉ／Ａｌ／Ｎｉ／Ａｕを積層し、これらを熱処理することにより合金化して、ＡｌＧａＮ層に、上記金属をオーミック接触させる。ＡｌＧａＮ層上に、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなるオーミック電極を形成する場合、オーミック電極とＡｌＧａＮ層との接触抵抗を極力小さくするために、通常は、Ｔｉ／Ａｌ／Ｎｉ／Ａｕを積層した後、これらを６００℃〜８００℃程度の高温で熱処理する。
【０００６】
しかし、上記温度は、Ａｌの融点より高いため、形成されたオーミック電極の形状が崩れる問題がある。オーミック電極の形状が崩れた場合、この後にオーミック電極を含む半導体層上に形成されたレジスト層のうち、ゲート電極を形成するための開口が形成される部分の膜厚が不均一になる。このレジスト層の膜厚が不均一になる問題は、半導体装置が小型化されるにしたがって、すなわち、ドレイン電極とソース電極との距離が近づくにしたがって、顕著になる。
【０００７】
膜厚が不均一である場合、露光、現像工程を経て形成される開口の形状及びサイズは、設計された所望の形状およびサイズとは異なる。従って、形成されるゲート電極の形状およびサイズは、設計された形状およびサイズとは異なる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−１２５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の実施形態は、設計された形状およびサイズのゲート電極を形成することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の実施形態に係る半導体装置の製造方法は、複数の積層体を形成する工程、前記複数の積層体をそれぞれ加熱する工程、複数の合金層を形成する工程、ドレイン電極およびソース電極を形成する工程、レジスト層を形成する工程、開口部を形成する工程、ゲート電極を形成する工程、および前記レジスト層を除去する工程、を具備する。前記複数の積層体を形成する工程は、半導体基板上に形成された半導体層の表面上のうち、互いに離間した位置に、第１の複数の金属層をそれぞれ積層することにより、複数の積層体を形成する工程である。なお、前記第１の複数の金属層のうち、少なくとも一つは、前記積層体を加熱する温度より低い融点を有する金属である。前記複数の積層体をそれぞれ加熱する工程は、前記複数の積層体をそれぞれ加熱することにより、前記複数の積層体が合金化した複数の金属体を形成するするとともに、これらの複数の金属体を前記半導体層にオーミック接触させる工程である。前記複数の合金層を形成する工程は、前記複数の金属体をそれぞれ薄膜化することにより、複数の合金層を形成する工程である。前記ドレイン電極およびソース電極を形成する工程は、前記複数の合金層上に第２の金属層をそれぞれ積層することにより、ドレイン電極およびソース電極を形成する工程である。前記レジスト層を形成する工程は、前記ドレイン電極およびソース電極を含む前記半導体層の表面上に、レジスト層を形成する工程である。前記開口部を形成する工程は、前記ドレイン電極と前記ソース電極との間の前記レジスト層に開口部を形成する工程である。前記ゲート電極を形成する工程は、前記開口部内にゲート電極を形成する工程である。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係る半導体装置を示す断面図である。
【図２】本実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、積層体を形成する工程を示す図である。
【図３】本実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、金属体を形成する工程を示す図である。
【図４】本実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、合金層を形成する工程を示す図である。
【図５】本実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、ドレイン電極およびソース電極を形成する工程を示す図である。
【図６】本実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、レジスト層を形成する工程を示す図である。
【図７】本実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、レジスト層に開口部を形成する工程を示す図である。
【図８】本実施形態に係る半導体装置の製造方法を説明するための図１に相当する断面図であって、ゲート電極を形成する工程を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態に係る半導体装置の製造方法および半導体装置について、図面を参照して説明する。
【００１３】
図１は、本発明の実施形態に係る半導体装置を示す縦断面図である。図１に示す半導体装置１０は、ＧａＮ系の半導体装置である。すなわち、図１に示す半導体装置１０は、例えばシリコン（Ｓｉ）からなる半導体基板１１上に、ＧａＮ系の材料からなる半導体層１２が、例えばエピタキシャル成長により形成され、半導体層１２上に、ドレイン電極１３、ソース電極１４、およびゲート電極１５が形成されたものである。
【００１４】
なお、半導体基板１１は、炭化ケイ素（ＳｉＣ）、またはサファイアからなる基板であってもよい。
【００１５】
半導体層１２は、例えばＧａＮからなるバッファ層１２ａ、ＡｌＧａＮ層１２ｂがこの順で積層された層である。
【００１６】
ドレイン電極１３およびソース電極１４はそれぞれ、ＡｌＧａＮ層１２ｂとオーミック接触する薄膜化された合金層１３ａ、１４ａを最下層に有し、例えばチタン（Ｔｉ）層１３ｂ、１４ｂ、プラチナ（Ｐｔ）層１３ｃ、１４ｃ、金（Ａｕ）層１３ｄ、１４ｄ、がこの順で、合金層１３ａ、１４ａ上に積層されたものである。合金層１３ａ、１４ａはそれぞれ、例えばＴｉ、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、Ａｕがこの順で積層され、合金化された後、薄膜化されたものである。
【００１７】
なお、ドレイン電極１３およびソース電極１４において、プラチナ（Ｐｔ）層１３ｃ、１４ｃは、タンタル（Ｔａ）層であってもよい。
【００１８】
これらのドレイン電極１３およびソース電極１４はそれぞれ、縦断面における形状が長方形状である。
【００１９】
ゲート電極１５は、ドレイン電極１３とソース電極１４との間のＡｌＧａＮ層１２ｂとショットキー接合するショットキー電極であり、例えばＮｉ、Ａｕがこの順で積層された後、合金化されたものである。
【００２０】
なお、ゲート電極１５は、この電極１５とソース電極１４との距離が、ゲート電極１５とドレイン電極１３との距離より短くなる位置に配置されている。
【００２１】
このゲート電極１５は、縦断面における形状が長方形状であるが、ゲート電極１５のＡｌＧａＮ層１２ｂとの接触面積は、ドレイン電極１３およびソース電極１４とＡｌＧａＮ層１２ｂとの接触面積と比較して、極めて狭い。
【００２２】
また、半導体基板１１の裏面には、裏面金属１６が形成されている。裏面金属１６は、半導体装置１０の接地用金属であると同時に、装置１０の放熱板として作用するものであり、例えば金からなる。裏面金属１６は、例えば半導体装置１０のソース電極１４に、半導体基板１１、および半導体層１２を貫通する貫通電極（図示せず）を介して互いに接続される。
【００２３】
次に、本実施形態に係る半導体装置１０の製造方法について、図２乃至図８を参照して説明する。図２乃至図８は、それぞれ本実施形態に係る半導体装置１０の製造方法を説明するための、図１に相当する断面図である。
【００２４】
まず図２に示すように、半導体基板１１上に、ＧａＮ系の材料からなる半導体層１２を、例えばエピタキシャル成長により形成する。続いて、この半導体層１２上の所定の位置に、第１の複数の金属層として、Ｔｉ層１７ａ、１８ａ、Ａｌ層１７ｂ、１８ｂ、Ｎｉ層１７ｃ、１８ｃ、Ａｕ層１７ｄ、１８ｄを、この順で積層し、複数の金属層の積層体１７、１８を形成する。形成された積層体１７、１８の高さは、それぞれ例えば５００ｎｍ〜１μｍ程度である。
【００２５】
次に、図３に示すように、図２の工程において形成された金属層の積層体１７、１８を、例えば６００℃程度で熱処理することにより、積層体１７、１８を合金化し、金属体１７´、１８´を形成する。金属体１７´、１８´は、半導体層１２にオーミック接触する。
【００２６】
Ｔｉ層１７ａ、１８ａ、Ａｌ層１７ｂ、１８ｂ、Ｎｉ層１７ｃ、１８ｃ、Ａｕ層１７ｄ、１８ｄからなる積層体１７、１８を、ＧａＮ系の材料からなる半導体層１２にオーミック接触させる場合、その加熱温度は６００℃程度であることが好ましく、積層体１７、１８と半導体層１２との接触抵抗を、最も小さくすることができる。
【００２７】
積層体１７、１８を構成するＡｌ層１７ｂ、１８ｂの融点より高い温度で積層体１７、１８を加熱すると、Ａｌ層１７ｂ、１８ｂが溶融し、図示するように、形状が崩れた金属体１７´、１８´が形成される。
【００２８】
なお、この現象は、積層体を加熱する温度よりも低い融点を有する材料が、積層体を構成する金属層として適用されている場合には、同様に生ずる。
【００２９】
次に、図４で示すように、金属体１７´、１８´を薄膜化することによって、金属体１７´、１８´が薄膜化された合金層１３ａ、１４ａを形成する。薄膜化する方法は、例えばエッチング、または研磨であるが、これらに限定されず、金属を薄膜化することが可能な方法であれば、如何なる方法であってもよい。
【００３０】
薄膜化された合金層１３ａ、１４ａの高さは、それぞれ例えば数ｎｍ程度である。
【００３１】
次に、図５に示すように、合金層１３ａ、１４ａ上に、それぞれ、第２の複数の金属層として、Ｔｉ層１３ｂ、１４ｂ、Ｐｔ層１３ｃ、１４ｃ、Ａｕ層１３ｄ、１４ｄ、をこの順で積層し、ドレイン電極１３、およびソース電極１４を形成する。なお、合金層１３ａ、１４ａは、図３に示す工程において、すでに半導体層１２にオーミック接触しているため、この工程において熱処理は行われない。
【００３２】
次に、図６に示すように、ドレイン電極１３およびソース電極１４を含む半導体層１２上に、レジスト層１９を形成する。ドレイン電極１３とソース電極１４との間に形成されるレジスト層１９は、ドレイン電極１３およびソース電極１４の形状が崩れていないため、実質的に均一な膜厚になる。
【００３３】
次に、レジスト層１９を露光、現像することにより、図７に示すように、レジスト層１９に、ゲート電極１５（図１）を形成するための開口部２０を形成する。この開口部２０は、実質的に均一な膜厚のレジスト層１９に形成されるため、設計された所望の形状およびサイズを有する。
【００３４】
次に、図８に示すように、開口部２０が形成されたレジスト層１９を含む半導体層１２上に、ゲート電極１５を形成する複数の金属層２１、例えばＮｉ、Ａｕを、この順で蒸着する。
【００３５】
最後に、レジスト層１９、およびレジスト層１９上に形成された金属層２１を除去する。これにより、設計された形状およびサイズのゲート電極１５が形成される。
【００３６】
以上の工程を経て、本実施形態に係る半導体装置１０が製造される。
【００３７】
以上に示すように、本実施形態に係る半導体装置および半導体装置の製造方法によれば、ドレイン電極１３とソース電極１４との間におけるレジスト層１９を、膜厚が略均一になるように形成することができる。従って、ゲート電極１５を形成するための開口部２０を、所望の形状およびサイズに形成することができる。従って、設計された所望の形状およびサイズのゲート電極１５を形成することができる。
【００３８】
なお、ドレイン電極１３およびソース電極１４を構成する合金層１３ａ、１４ａを得るための金属体１７´、１８´を形成する過程において、金属体１７´、１８´からアルミニウムが溶けて流れ出す。従って、上述の半導体装置１０において、合金層１３ａ、１４ａ中に含まれるアルミニウムの量は、ごくわずかである。従って、上述の製造方法において製造された半導体装置１０は、エレクトロマイグレーションを抑制することができ、大電流を流すことができる。
【００３９】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４０】
例えば、半導体層とオーミック接触するドレイン電極およびソース電極に、オーミック接触させるための加熱温度よりも融点が低い金属材料が使用される場合には、上述の実施形態を適用することができる。
【符号の説明】
【００４１】
１０・・・半導体装置
１１・・・基板
１２・・・半導体層
１２ａ・・・ＧａＮバッファ層
１２ｂ・・・ＡｌＧａＮ層
１３・・・ドレイン電極
１３ａ・・・合金層
１３ｂ・・・チタン（Ｔｉ）層
１３ｃ・・・プラチナ（Ｐｔ）層
１３ｄ・・・金（Ａｕ）層
１４・・・ソース電極
１４ａ・・・合金層
１４ｂ・・・チタン（Ｔｉ）層
１４ｃ・・・プラチナ（Ｐｔ）層
１４ｄ・・・金（Ａｕ）層
１５・・・ゲート電極
１６・・・裏面金属
１７、１８・・・積層体
１７ａ、１８ａ・・・チタン（Ｔｉ）層
１７ｂ、１８ｂ・・・アルミニウム（Ａｌ）層
１７ｃ、１８ｃ・・・ニッケル（Ｎｉ）層
１７ｄ、１８ｄ・・・金（Ａｕ）層
１７´、１８´・・・金属体
１９・・・レジスト層
２０・・・開口部
２１・・・金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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