(57)【要約】【課題】高耐圧で低オン抵抗であり、さらにより簡略な方法で製造できる半導体装置を提供することである。【解決手段】実施形態の半導体装置は、第１半導体領域と、第２半導体領域と、第２半導体領域と第１半導体領域とのあいだに設けられた第３半導体領域と、第２半導体領域とは反対側に設けられた第４半導体領域と、第２半導体領域から第２半導体領域に接する第３半導体領域を貫通し、第３半導体領域にさらに接する第１半導体領域にまで延在する複数のトレンチのそれぞれのなかに絶縁膜を介して設けられた第１電極と、複数のトレンチのそれぞれのあいだに設けられた第３半導体領域から第４半導体領域側に向かって延設されたピラー領域と、を備える。ピラー領域の不純物濃度と第３半導体領域の不純物濃度とが実質的に同じである。【選択図】図１
2013229399.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
側面と下面とを有する第１導電形の第２半導体領域であって、前記第１半導体領域によって前記側面と前記下面とが囲まれた前記第２半導体領域と、
前記第２半導体領域と前記第１半導体領域とのあいだに設けられた第２導電形の第３半導体領域と、
前記第３半導体領域が接する前記第１半導体領域の内側面とは反対側の前記第１半導体領域の外側面に接する第１導電形の第４半導体領域と、
前記第２半導体領域から前記第２半導体領域に接する前記第３半導体領域を貫通し、前記第３半導体領域に接する前記第１半導体領域にまで延在する複数のトレンチのそれぞれのなかに絶縁膜を介して設けられた第１電極と、
前記複数のトレンチのそれぞれのあいだに設けられた前記第３半導体領域から前記第４半導体領域に向けて延設され、前記第１半導体領域の上面に対して平行な方向に延設された第２導電形のピラー領域と、
前記第２半導体領域および前記第３半導体領域に電気的に接続された第２電極と、
前記第４半導体領域に接続された電気的に接続された第３電極と、
を備え、
前記ピラー領域の不純物濃度と前記第３半導体領域の不純物濃度とが実質的に同じである半導体装置。
【請求項２】
前記第１半導体領域の前記上面に対して垂直な方向からみて、前記第２半導体領域と前記第１半導体領域とによって挟まれた前記第３半導体領域の厚さｄと、前記ピラー領域が延在する方向に対して略垂直な方向の前記ピラー領域の幅Ｌ１とは、Ｌ１≦２×ｄの関係を満たす請求項１記載の半導体装置。
【請求項３】
前記ピラー領域の前記幅Ｌ１は、前記第３半導体領域から前記第１半導体領域側に延設された複数の前記ピラー領域のそれぞれのあいだに設けられた前記第１半導体領域の幅よりも狭い請求項２記載の半導体装置。
【請求項４】
前記第４半導体領域は、前記第１半導体領域の前記外側面に接触しているほか、前記第１半導体領域の下面に接触している請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１半導体領域の前記下面と、前記第４半導体領域とのあいだに第１導電形の第５半導体領域をさらに備え、
前記第５半導体領域に含まれる不純物元素の濃度は、前記第１半導体領域に含まれる不純物元素の濃度よりも低い請求項４記載の半導体装置。
【請求項６】
前記第３半導体領域と前記第２半導体領域とのあいだに第２導電形の第６半導体領域をさらに備え、
前記第６半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも高い請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１電極は、
前記第２半導体領域から前記第２半導体領域の第１側面に接する前記第３半導体領域を貫通し、前記第１側面に接する前記第３半導体領域にさらに接する前記第１半導体領域にまで延在する複数の第１トレンチのそれぞれのなかに第１絶縁膜を介して設けられた第１の第１電極と、
前記第２半導体領域から前記第２半導体領域の前記第１側面とは反対側の第２側面に接する前記第３半導体領域を貫通し、前記第２側面に接する前記第３半導体領域にさらに接する前記第１半導体領域にまで延在する複数の第２トレンチのそれぞれのなかに第２絶縁膜を介して設けられた第２の第１電極と、
を含み、
前記ピラー領域は、
前記複数の第１トレンチのそれぞれのあいだに設けられた前記第３半導体領域から前記複数の第１トレンチが延在された前記第１半導体領域側に延設された第２導電形の第１ピラー領域と、
前記複数の第２トレンチのそれぞれのあいだに設けられた前記第３半導体領域から前記複数の第２トレンチが延在された前記第１半導体領域側に延設された第２導電形の第２ピラー領域と、
を含む請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１半導体領域の前記上面に対して垂直な方向からみて、
前記複数の第１トレンチのそれぞれと、前記複数の第２トレンチのそれぞれとは、前記第２半導体領域が延在する方向に配列され、
前記複数の第１トレンチが配列された位相と前記複数の第２トレンチが配列された位相とがずれている請求項７記載の半導体装置。
【請求項９】
前記第１半導体領域の前記上面に対して垂直な方向からみて、
前記複数の第１トレンチのそれぞれと、前記複数の第２トレンチのそれぞれとは、前記第２半導体領域が延在する方向に配列され、
前記複数の第１トレンチが配列された位相と前記複数の第２トレンチが配列された位相とが一致している請求項７記載の半導体装置。
【請求項１０】
前記第１半導体領域の前記上面に対して垂直な方向からみて、
前記複数の第１トレンチのそれぞれのあいだに設けられた前記第１ピラー領域が配列された位相と、前記複数の第２トレンチのそれぞれのあいだに設けられた前記第２ピラー領域が配列された位相とがずれている請求項７記載の半導体装置。
【請求項１１】
前記第１半導体領域の前記上面に対して垂直な方向からみて、
前記複数の第１トレンチのそれぞれのあいだに設けられた前記第１ピラー領域が配列された位相と、前記複数の第２トレンチのそれぞれのあいだに設けられた前記第２ピラー領域が配列された位相とが一致している請求項７記載の半導体装置。
【請求項１２】
第１導電形の第４半導体領域の上に設けられる第１導電形の第１半導体領域内に形成される第３トレンチおよび前記第３トレンチに連通する複数の第４トレンチであり、前記第１半導体領域の上面に対して略平行な方向に延在する前記第３トレンチと、前記第３トレンチが延在する方向且つ前記第３トレンチの深さ方向に対して略垂直な方向に延在する前記複数の第４トレンチのそれぞれと、を形成する工程と、
前記複数の第４トレンチのそれぞれの内に第２導電形のピラー領域を形成するとともに、前記第３トレンチには第２導電形の第３半導体領域を完全に埋め込まず、前記第３トレンチ内に前記第３半導体領域を形成する工程と、
前記第３半導体領域によって、側面と下面とが取り囲まれる第１導電形の第２半導体領域を形成する工程と、
前記複数の第４トレンチのそれぞれのあいだの前記第２半導体領域から前記第３半導体領域を貫通し前記第１半導体領域に到達するとともに、前記第２半導体領域の上面、前記第３半導体領域の上面、および前記第１半導体領域の前記上面から前記第４半導体領域の下面側に延在された第５トレンチを形成する工程と、
前記第５トレンチ内に絶縁膜を介して第１電極を形成する工程と、
前記第２半導体領域および前記第３半導体領域に電気的に接続された第２電極と、前記第４半導体領域に電気的に接続された第３電極と、を形成する工程と、
を備えた半導体装置の製造方法。
【請求項１３】
前記第１半導体領域内に、前記第３トレンチと前記複数の第４トレンチのそれぞれとを形成する前に、
前記第４半導体領域内に、前記第４半導体領域の上面に対して略平行な方向に延在する第５トレンチと、前記第５トレンチに連通し前記第５トレンチが延在する方向且つ前記第５トレンチの深さ方向に対して略垂直な方向に延在する複数の第６トレンチのそれぞれと、を形成する工程と、
前記第５トレンチ内および前記複数の第６トレンチのそれぞれの内に前記第１半導体領域を完全に埋め込まず、前記第５トレンチ内および前記複数の第６トレンチのそれぞれの内に前記第１半導体領域を形成する工程と、
前記第４半導体領域および前記第１半導体領域を加熱する工程と、
を備えた請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第４半導体領域上に予め形成された前記第１半導体領域内に、前記第３トレンチと、前記複数の第４トレンチのそれぞれと、を形成する請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記第１半導体領域の前記上面に対して垂直な方向からみて、
前記複数の第４トレンチのそれぞれが延在する方向に対して略垂直な方向の前記複数の第４トレンチのそれぞれの幅Ｌ１を、前記第２半導体領域と前記第１半導体領域とによって挟まれる前記第３半導体領域の厚さｄに対して、Ｌ１≦２×ｄの関係が満たされるように調整する請求項１２〜１４のいずれか１つに記載の半導体装置の製造方法。
【請求項１６】
前記第１半導体領域の前記上面に対して垂直な方向からみて、
前記第３トレンチが延在する方向に対して略垂直な方向の前記第３トレンチの幅Ｌ２、前記複数の第４トレンチのそれぞれが延在する方向に対して略垂直な方向の前記複数の第４トレンチのそれぞれの幅Ｌ１、および前記第２半導体領域と前記第１半導体領域とによって挟まれる前記第３半導体領域の厚さｄに対して、ｄ≦Ｌ１＜Ｌ２の関係が満たされるように調整する請求項１２〜１４のいずれか１つに記載の半導体装置の製造方法。
【請求項１７】
前記第１半導体領域内に前記第３トレンチおよび前記複数の第４トレンチを形成する前に、前記第４半導体領域と前記第１半導体領域とのあいだに、前記第１半導体領域に含まれる不純物の濃度よりも不純物濃度が低い第５半導体領域を設ける請求項１２〜１６のいずれか１つに記載の半導体装置の製造方法。
【請求項１８】
前記第３半導体領域を形成した後に、前記第３半導体領域の内側面に、前記第３半導体領域に含まれる不純物の濃度よりも不純物濃度が高い第２導電形の第６半導体領域をさらに形成する請求項１２〜１７のいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
前記第１半導体領域の上面に対して垂直な方向からみて、前記複数の第４トレンチは、前記第３トレンチが延在する第１方向に対して略垂直な第２方向と、前記第１方向に対して略垂直であり前記第２方向とは反対側の第３方向と、に延在し、
前記第２方向に延在する前記複数の第４トレンチが前記第１方向に配列する位相と、前記第３方向に延在する前記複数の第４トレンチが前記第１方向に配列する位相と、がずれている請求項１２〜１８のいずれか１つに記載の半導体装置の製造方法。
【請求項２０】
前記第１半導体領域の上面に対して垂直な方向からみて、前記複数の第４トレンチは、前記第３トレンチが延在する第１方向に対して略垂直な第２方向と、前記第１方向に対して略垂直であり前記第２方向とは反対側の第３方向と、に延在し、
前記第２方向に延在する前記複数の第４トレンチが前記第１方向に配列する位相と、前記第３方向に延在する前記複数の第４トレンチが前記第１方向に配列する位相と、が一致している請求項１２〜１８のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
スイッチングに用いられるＭＯＳＦＥＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高集積化が進むなか、このＭＯＳＦＥＥＴには高い耐圧性と低いオン抵抗が要求される。近年、これらの要求に応えるために３次元型構造のＭＯＳＦＥＴが注目されている。また、最近では、この３次元型構造のＭＯＳＦＥＴにおいて、ドリフト層中にリサーフ層を形成させたスーパージャンクション構造が注目されている。
【０００３】
しかしながら、スーパージャンクション構造を備えた３次元型構造のＭＯＳＦＥＴの製造過程は複雑であり、より工程数を低減させた製造方法、およびその製造方法を実現させる半導体装置の構造が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０３４５７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、高耐圧で低オン抵抗であり、さらにより簡略な方法で製造できる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１導電形の第１半導体領域と、側面と下面とを有する第１導電形の第２半導体領域であって、前記第１半導体領域によって前記側面と前記下面とが囲まれた前記第２半導体領域と、前記第２半導体領域と前記第１半導体領域とのあいだに設けられた第２導電形の第３半導体領域と、前記第３半導体領域が接する前記第１半導体領域の内側面とは反対側の前記第１半導体領域の外側面に接する第１導電形の第４半導体領域と、を備える。
【０００７】
さらに、実施形態の半導体装置は、前記第２半導体領域から前記第２半導体領域に接する前記第３半導体領域を貫通し、前記第３半導体領域に接する前記第１半導体領域にまで延在する複数のトレンチのそれぞれのなかに絶縁膜を介して設けられた第１電極と、前記複数のトレンチのそれぞれのあいだに設けられた前記第３半導体領域から前記第４半導体領域に向けて延設され、前記第１半導体領域の上面に対して平行な方向に延設された第２導電形のピラー領域と、を備える。
【０００８】
さらに、実施形態の半導体装置は、前記第２半導体領域および前記第３半導体領域に電気的に接続された第２電極と、前記第４半導体領域に接続された電気的に接続された第３電極と、を備える。前記ピラー領域の不純物濃度と前記第３半導体領域の不純物濃度とが実質的に同じである。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体装置の斜視模式図である。
【図２】第１実施形態に係る半導体装置の模式図であり、図２（ａ）は、第１実施形態に係る半導体装置の上面模式図、図２（ｂ）は、図２（ａ）のＡ−Ｂ線に沿った位置での断面模式図である。
【図３】第１実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図４】第１実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図５】第１実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図６】第１実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図７】第１実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図８】第１実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図９】参考例に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図１０】第２実施形態に係る半導体装置の斜視模式図である。
【図１１】図１１（ａ）は、第２実施形態に係る半導体装置の断面模式図であり、図１１（ｂ）は、第２実施形態に係る半導体装置の上面模式図である。
【図１２】第２実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図１３】第２実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図１４】第２実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図１５】第２実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図１６】第２実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図１７】第３実施形態に係る半導体装置の断面模式図および上面模式図である。
【図１８】第３実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図１９】第３実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図２０】第４実施形態に係る半導体装置の断面模式図および上面模式図である。
【図２１】第４実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図２２】第４実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図２３】第５実施形態に係る半導体装置の上面模式図である。
【図２４】第６実施形態の第１の例に係る半導体装置の断面模式図および上面模式図である。
【図２５】第６実施形態の第２の例に係る半導体装置の断面模式図および上面模式図である。
【図２６】第７実施形態に係る半導体装置の上面模式図である。
【図２７】第８実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図２８】第８実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図２９】第８実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図３０】第８実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図３１】第８実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図３２】第８実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【図３３】第８実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１１】
（第１実施形態）  
図１は、第１実施形態に係る半導体装置の斜視模式図である。  
図２は、第１実施形態に係る半導体装置の模式図であり、図２（ａ）は、第１実施形態に係る半導体装置の上面模式図、図２（ｂ）は、図２（ａ）のＡ−Ｂ線に沿った位置での断面模式図である。
【００１２】
図１に表される半導体装置１の前面は、図２（ａ）のＣ−Ｄ線に沿った位置での断面に対応している。図１および図２（ａ）には、半導体装置１の内部構造を表すため、ソース・ドレイン電極が表示されていない。
【００１３】
第１実施形態に係る半導体装置１は、３次元型構造のＭＯＳＦＥＴである。
【００１４】
半導体装置１は、第１導電形（例えば、ｎ形）のドリフト領域１０（第１半導体領域）と、第１導電形のソース領域２０（第２半導体領域）と、を備える。ソース領域２０は、側面（第１側面２０ｗｓおよび第２側面２０ｗｓ）と下面２０ｄとを有する。ソース領域２０は、ドリフト領域１０によって、ソース領域２０の側面２０ｗｆ、２０ｗｓと、その下面２０ｄと、が囲まれている。換言すれば、ソース領域２０は、ドリフト領域１０の上面１０ｕ側から、その上面１０ｕとは反対側のドリフト領域１０の下面１０ｄ側の方向に向かって延設されている。図では、ドリフト領域１０の上面１０ｕから、ドリフト領域１０の下面１０ｄ側に向かう方向をＺ方向としている。
【００１５】
また、半導体装置１は、ソース領域２０とドリフト領域１０とのあいだに設けられた第２導電形（例えば、ｐ形）のベース領域３０（第３半導体領域）と、第１導電形のドレイン領域４０（第４半導体領域）と、を備える。ドレイン領域４０は、ベース領域３０が接するドリフト領域１０の内側面１０ｗａとは反対側のドリフト領域１０の外側面１０ｗｂに接している。ドレイン領域４０は、ベース領域３０およびドリフト領域１０をソース領域２０とによって挟み、ソース領域２０とは反対側に設けられている。ドレイン領域４０は、ドリフト領域１０の外側面１０ｗｂに接触しているほか、ドリフト領域１０の下面１０ｄに接触している。
【００１６】
また、半導体装置１は、ゲート電極６０（第１電極）を備える。ゲート電極６０は、複数のトレンチ５０のそれぞれのなかにゲート絶縁膜６１を介して設けられている。複数のトレンチ５０のそれぞれは、ソース領域２０からベース領域３０を貫通しドリフト領域１０に到達する。また、複数のトレンチ５０のそれぞれは、ソース領域２０の上面、ベース領域３０の上面、およびドリフト領域１０の上面１０ｕからドレイン領域４０の下面４０ｄ側に延在している。複数のトレンチ５０のそれぞれの深さは、１０〜３０μｍ（マイクロメータ）である。
【００１７】
ここで、ゲート電極６０は、第１ゲート電極６０ｆと、第１ゲート電極６０ｆが延在する方向とは反対側に設けられた第２ゲート電極６０ｓと、を含む（図２（ａ）参照）。例えば、第１ゲート電極６０ｆは、ソース領域２０からソース領域２０の第１側面２０ｗｆに接するベース領域３０を貫通し、第１側面２０ｗｆに接するベース領域３０にさらに接するドリフト領域１０にまで延在する複数の第１トレンチ５０ｆのそれぞれのなかに第１ゲート絶縁膜６１ｆを介して設けられている。第２ゲート電極６０ｓは、ソース領域２０からソース領域２０の第１側面２０ｗｆとは反対側の第２側面２０ｗｓに接するベース領域３０を貫通し、第２側面２０ｗｓに接するベース領域３０にさらに接するドリフト領域１０にまで延在する複数の第２トレンチ５０ｓのそれぞれのなかに第２ゲート絶縁膜６１ｓを介して設けられている。
【００１８】
また、半導体装置１は、複数のトレンチ５０のそれぞれのあいだに設けられたベース領域３０からドレイン領域４０に向けて延設された第２導電形のピラー領域１５を備える。すなわち、半導体装置１は、Ｘ方向とＺ方向とに直交するＹ方向に、複数のピラー領域１５と、複数のゲート電極６０を備える。ピラー領域１５は、リサーフ領域１５と称してもよい。ピラー領域１５は、ドレイン領域４０の上面１０ｕに対して略平行な方向に延設されている。図では、ピラー領域１５がベース領域３０から延びる方向をＸ方向としている。Ｚ方向からベース領域３０と複数のピラー領域１５とをみた場合、ベース領域３０と複数のピラー領域１５とは櫛状になっている。
【００１９】
ここで、ピラー領域１５は、第２導電形の第１ピラー領域１５ｆと、第１ピラー領域１５ｆが延在する方向とは反対側に設けられた第２導電形の第２ピラー領域１５ｓとを含む（図２（ａ）参照）。第１ピラー領域１５ｆは、複数の第１トレンチ５０ｆのそれぞれのあいだに設けられたベース領域３０から複数の第１トレンチ５０ｆが延在されたドリフト領域１０側に延設されている。第２ピラー領域１５ｓは、複数の第２トレンチ５０ｓのそれぞれのあいだに設けられたベース領域３０から複数の第２トレンチ５０ｓが延在されたドリフト領域１０側に延設されている。
【００２０】
すなわち、半導体装置１は、Ｙ方向において第１導電形のドリフト領域１０と第２導電形のピラー領域１５とが交互に配列されたスーパージャンクション構造（超接合構造）を備える。また、図２（ａ）において、ソース領域２０の中心から上側の領域を領域１ａ、ソース領域２０の中心から下側の領域を領域１ｂとした場合、ゲート電極６０が配列されるＹ方向の位相は、領域１ａと領域１ｂとでおよそ１８０°ずれている。またピラー領域１５が配列されるＹ方向の位相は、領域１ａと領域１ｂとでおよそ１８０°ずれている。
【００２１】
例えば、複数の第１トレンチ５０ｆのそれぞれと、複数の第２トレンチ５０ｓのそれぞれとは、ソース領域２０が延在する方向（Ｙ方向）に配列されている。そして、ドリフト領域１０の上面１０ｕに対して垂直な方向（Ｚ方向）から半導体装置１をみた場合、複数の第１トレンチ５０ｆが配列された位相と複数の第２トレンチ５０ｓが配列された位相とがずれている。その位相のずれは、およそ１８０°である。
【００２２】
また、ドリフト領域１０の上面１０ｕに対して垂直な方向（Ｚ方向）から半導体装置１をみた場合、複数の第１トレンチ５０ｆのそれぞれのあいだに設けられた第１ピラー領域１５ｆが配列された位相と、複数の第２トレンチ５０ｓのそれぞれのあいだに設けられた第２ピラー領域１５ｓが配列された位相とがずれている。その位相のずれは、およそ１８０°である。
【００２３】
また、ドリフト領域１０の上面１０ｕに対して垂直な方向（Ｚ方向）から半導体装置１をみたときに、Ｙ方向におけるピラー領域１５の幅は、Ｙ方向におけるピラー領域１５によって挟まれたドリフト領域１０の幅よりも狭くなっている。また、ソース領域２０とドリフト領域１０とによって挟まれたベース領域３０の厚さｄ（Ｘ方向におけるベース領域３０の厚さ）と、ピラー領域１５がベース領域３０からドリフト領域１０側に延在する方向（Ｘ方向）に対して略垂直な方向（Ｙ方向）のピラー領域１５の幅Ｌ１と、は、Ｌ１≦２ｄの関係が成立している。幅Ｌ１は、例えば、１．０〜１．５μｍである。
【００２４】
また、半導体装置１は、ソース領域２０およびベース領域３０に電気的に接続されたソース電極７０（第２電極）と、ドレイン領域に電気的に接続されたドレイン電極８０（第３電極）と、を備える。ソース電極７０と、ドレイン領域４０およびドリフト領域１０とのあいだには、絶縁層９０が介設されている。
【００２５】
ドレイン領域４０、ドリフト領域１０、ソース領域２０、ベース領域３０、およびピラー領域１５の主成分は、例えば、珪素（Ｓｉ）である。第１導電形（例えば、ｎ形）の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等があげられる。また、第２導電形（例えば、ｐ形）の不純物元素としては、例えば、硼素（Ｂ）等があげられる。ソース電極７０およびドレイン電極８０の主成分は、例えば、タングステン（Ｗ）等である。ゲート電極６０の主成分は、例えば、ポリシリコンである。ゲート絶縁膜６１、絶縁層９０の材質は、例えば、酸化珪素（ＳｉＯ２）である。
【００２６】
ドリフト領域１０に含まれる第１導電形の不純物元素濃度は、ドレイン領域４０に含まれる第１導電形の不純物元素濃度より低い。ドリフト領域１０に含まれる第１導電形の不純物元素濃度は、例えば、１×１０１６〜１×１０１７（ａｔｏｍｓ／ｃｍ３）である。ドレイン領域４０に含まれる第１導電形の不純物元素濃度は、１×１０１９（ａｔｏｍｓ／ｃｍ３）以上である。
【００２７】
ピラー領域１５に含まれる第２導電形の不純物元素濃度とベース領域３０に含まれる第２導電形の不純物元素濃度とは、実質的に同じである。例えば、ピラー領域１５に含まれる第２導電形の不純物元素濃度とベース領域３０に含まれる第２導電形の不純物元素濃度との差は、５×１０１７である。ピラー領域１５に含まれる不純物元素濃度（または、ベース領域３０に含まれる不純物元素濃度）は、例えば、５×１０１７〜１×１０１８（ａｔｏｍｓ／ｃｍ３）である。
【００２８】
ドリフト領域１０に含まれる第１導電形の不純物元素濃度と、ピラー領域１５に含まれる第２導電形の不純物元素濃度とは、半導体装置１がオフ時にドリフト領域１０およびピラー領域１５のそれぞれが完全に空乏化するように調整されている。
【００２９】
ここで、半導体層中に含まれる第１導電形または第２導電形の不純物元素濃度（単位：ａｔｏｍｓ／ｃｍ３）とは、半導体層中に含まれる第１導電形または第２導電形の不純物元素の総数を半導体層の体積で除算した値で定義される。
【００３０】
半導体層中に第１導電形および第２導電形の不純物元素が含有されている場合には、半導体層中に含まれる不純物元素の不純物濃度は、以下のごとく定義される。
【００３１】
例えば、半導体層中の第１導電形の不純物元素の総数が第２導電形の不純物元素の総数より多い場合、半導体中の不純物元素の不純物濃度とは、第１導電形の不純物元素の総数から第２導電形の不純物元素の総数を差し引いた数を半導体層の体積で除算した値で定義される。また、半導体層中の第２導電形の不純物元素の総数が第１導電形の不純物元素の総数より多い場合、半導体中の不純物元素の不純物濃度とは、第２導電形の不純物元素の総数から第１導電形の不純物元素の総数を差し引いた数を半導体層の体積で除算した値で定義される。
【００３２】
図３〜図８は、第１実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。図３〜図８のそれぞれの左側の図（ａ）は右側の図（ｂ）の上面模式図のＡ−Ｂ線に沿った位置での断面模式図である。
【００３３】
まず、ドレイン領域４０を予め準備した後、図３（ａ）、（ｂ）に表されるように、リソグラフィ法およびＲＩＥ（Reactive Ion Etching）法により、ドレイン領域４０内に、ドレイン領域４０の上面４０ｕに対して略平行な方向に延在するトレンチ４０ｔａ（第５トレンチ）を形成する。さらに、トレンチ４０ｔａに連通しトレンチ４０ｔａが延在する方向（Ｙ方向）且つトレンチ４０ｔａの深さ方向（Ｚ方向）に対して略垂直な方向（Ｘ方向）に延在する複数のトレンチ４０ｔｂ（第６トレンチ）のそれぞれを形成する。ここで、ドレイン領域４０は、第１導電形の不純物元素を含むＳｉ結晶基板である。ドレイン領域４０の上面４０ｕ（または下面４０ｄ）の面方位は、例えば、Ｓｉ（１００）面もしくはＳｉ（１１０）面である。
【００３４】
換言すれば、ドレイン領域４０にトレンチ４０ｔａ、４０ｔｂを設けたことにより、Ｘ方向に延在する複数の延在部４０ｅを有するドレイン領域４０が形成されたことになる。ここで、図３（ａ）、（ｂ）において、トレンチ４０ｔａの中心から上側の領域を領域１ａ、トレンチ４０ｔａの中心から下側の領域を領域１ｂとした場合、Ｙ方向における延在部４０ｅの位相は、領域１ａと領域１ｂとでおよそ１８０°ずれている。
【００３５】
次に、エピタキシャル成長法により、複数のトレンチ４０ｔｂのそれぞれの内、およびトレンチ４０ｔａ内に、ドレイン領域４０よりも不純物濃度が低いドリフト領域１０をエピタキシャル成長法により形成する。ここで、トレンチ４０ｔａ内および複数のトレンチ４０ｔｂのそれぞれの内にはドリフト領域１０を完全に埋め込まないように制御する。この状態を、図４（ａ）、（ｂ）に表す。
【００３６】
図４（ａ）、（ｂ）に表されるように、延在部４０ｅの側面４０ｅｗ、延在部４０ｅの端面４０ｅｔ、およびドレイン領域４０の底面４０ｂがドリフト領域１０によって覆われている。
【００３７】
次に、ドレイン領域４０およびドリフト領域１０に加熱処理を施す。このアニール処理により、延在部４０ｅに含まれる不純物元素が延在部４０ｅに接触するドリフト領域１０に拡散する。すなわち、延在部４０ｅの不純物濃度はトレンチ４０ｔａ、４０ｔｂを形成した直後の不純物濃度よりも下がり、ドリフト領域１０の不純物濃度は、トレンチ４０ｔａ、４０ｔｂ内にドリフト領域１０を形成した直後の不純物濃度よりも上がって、ドレイン領域４０よりも高い不純物濃度を有するドリフト領域１０が形成される。この状態を、図５（ａ）、（ｂ）に表す。
【００３８】
また、上述したトレンチ４０ｔａ、４０ｔｂのそれぞれの幅は狭まり、ドリフト領域１０の上面１０ｕに対して略平行な方向（Ｙ方向）に延在するトレンチ１０ｔａ（第３トレンチ）と、トレンチ１０ｔａが延在する方向（Ｙ方向）且つトレンチ１０ｔａの深さ方向（Ｚ方向）に対して略垂直な方向（Ｘ方向）に延在する複数のトレンチ１０ｔｂ（第４トレンチ）と、が形成される。換言すれば、主幹のトレンチ１０ｔａと、トレンチ１０ｔａから枝分かれするトレンチ１０ｔｂとがドレイン領域４０の上に設けられたドリフト領域１０内に形成される。なお、トレンチ１０ｔａと複数のトレンチ１０ｔｂとをあわせてトレンチ１０ｔとする。
【００３９】
複数のトレンチ１０ｔｂのそれぞれと、トレンチ１０ｔａとは、連通している。また、Ｙ方向におけるトレンチ１０ｔｂの幅は、Ｘ方向におけるトレンチ１０ｔａの幅よりも狭くなっている。
【００４０】
ここで、ドリフト領域１０の上面１０ｕに対して垂直な方向（Ｚ方向）からドリフト領域１０をみると、複数のトレンチ１０ｔｂは、トレンチ１０ｔａが延在する第１方向（図のＹ方向）に対して略垂直な第２方向（図のＡ方向）と、Ｙ方向に対して略垂直であり第２方向とは反対側の第３方向（図のＢ方向）と、に延在する。そして、第２方向に延在する複数のトレンチ１０ｔｂが第１方向に配列する位相と、第３方向に延在する複数のトレンチ１０ｔｂが第１方向に配列する位相とがずれている。この位相のずれは、およそ１８０°である。
【００４１】
次に、図６（ａ）、（ｂ）に表されるように、エピタキシャル成長法によって、複数のトレンチ１０ｔｂのそれぞれの内にピラー領域１５を形成するとともに、トレンチ１０ｔａの内側面１０ｔｗ上およびトレンチ１０ｔａの底面１０ｂ上にベース領域３０を形成する。ここで、ピラー領域１５およびベース領域３０を形成する際には、第２導電形の不純物元素をピラー領域１５およびベース領域３０に導入させながら成長させる。トレンチ１０ｔａ内には、ベース領域３０を完全に埋め込まないように制御する。
【００４２】
第１実施形態では、ドリフト領域１０の上面１０ｕに対して垂直な方向（Ｚ方向）からみて、複数のトレンチ１０ｔｂのそれぞれが延在する方向に対して略垂直な方向の複数のトレンチ１０ｔｂのそれぞれの幅Ｌ１を、ソース領域２０とドリフト領域１０とによって挟まれるベース領域３０の厚さｄに対して、  
Ｌ１≦２×ｄ・・・（１）式
の関係が満たされるように調整している。
【００４３】
また、ドリフト領域１０の上面１０ｕに対して垂直な方向（Ｚ方向）からみて、トレンチ１０ｔａが延在する方向に対して略垂直な方向のトレンチ１０ｔａの幅Ｌ２、複数のトレンチ１０ｔｂのそれぞれが延在する方向に対して略垂直な方向の複数のトレンチ１０ｔｂのそれぞれの幅Ｌ１、およびソース領域２０とドリフト領域１０とによって挟まれるベース領域３０の厚さｄに対して、  
ｄ≦Ｌ１＜Ｌ２・・・（２）式
の関係を満たすように調整している。
【００４４】
幅Ｌ１と厚さｄとの関係が（１）式を満たすように設計することで、トレンチ１０ｔｂ内は完全にピラー領域１５で埋め込まれる。また、幅Ｌ１と幅Ｌ２との関係が（２）式を満たすように設計することで、トレンチ１０ｔａ内は完全にベース領域３０で埋め込まれなくなる。
【００４５】
次に、図７（ａ）、（ｂ）に表されるように、エピタキシャル成長法によって、ベース領域３０によって、側面２０ｗｆ、２０ｗｓと下面２０ｄとが取り囲まれるソース領域２０を形成する。ソース領域２０を形成する際には、第１導電形の不純物元素をソース領域２０に導入させながら成長させる。この後、必要に応じて、ドレイン領域４０の上面、ドリフト領域１０の上面、ベース領域３０の上面、およびソース領域２０の上面にＣＭＰ（Chemical Mechanical Polishing）処理を施して、ドレイン領域４０の上面、ドリフト領域１０の上面、ベース領域３０の上面、およびソース領域２０の上面を面一にする。
【００４６】
次に、図８（ａ）、（ｂ）に表されるように、トレンチ５０（第５トレンチ）をＲＩＥによって形成する。トレンチ５０は、複数のトレンチ１０ｔｂのそれぞれのあいだに設けられたソース領域２０からベース領域３０を貫通しドリフト領域１０に到達するとともに、ソース領域２０の上面２０ｕ、ベース領域３０の上面３０ｕ、およびドリフト領域１０の上面１０ｕからドレイン領域４０の下面４０ｄ側に延在している。
【００４７】
この後、図１および図２に表されるように、トレンチ５０内にゲート絶縁膜６１を形成し、さらにトレンチ５０内にゲート絶縁膜６１介してゲート電極６０を形成する。ゲート絶縁膜６１は、例えば、ＣＶＤ（Chemical Vapor Deposition）法、あるいは水素および酸素の少なくともいずれかの雰囲気下での熱酸化法等によって形成される。ゲート電極６０は、例えば、ＣＶＤ法によって形成される。さらに、ソース領域２０およびベース領域３０に接続されたソース電極７０と、ドレイン領域４０に接続されたドレイン電極８０と、を形成する。このような製造過程によって、半導体装置１が形成される。
【００４８】
第１実施形態に係る半導体装置１は、ドリフト領域１０にピラー領域１５を導入し、いわゆるスーパージャンクション構造を有する。これにより、半導体装置１のオフ状態では、スーパージャンクション構造を有しない３次元型構造のＭＯＳＦＥＴに比べてドリフト領域１０およびピラー領域１５の空乏化が促進する。その結果、半導体装置１の耐圧は、スーパージャンクション構造を有しない３次元型構造のＭＯＳＦＥＴに比べて向上する。
【００４９】
さらに、スーパージャンクション構造を導入したことにより、スーパージャンクション構造を有しない３次元型構造のＭＯＳＦＥＴに比べてドリフト領域１０の不純物濃度を上げることができる。その結果、ドリフト領域１０の抵抗率がより低減し、ＭＯＳＦＥＴのオン抵抗が低減する。また、空乏層を絶縁層と見なすと、半導体装置１ではドリフト領域１０内に空乏層が伸びやすくなるため、ゲート−ドレイン間容量が低減する。これにより、ＭＯＳＦＥＴの帰還容量（Crss）が低減する。
【００５０】
また、半導体装置１においては、Ｙ方向におけるピラー領域１５の幅がＹ方向におけるピラー領域１５によって挟まれたドリフト領域１０よりも狭くなっている。このため、ピラー領域１５の幅と、ピラー領域１５によって挟まれたドリフト領域１０の幅とが等しい場合に比べて、ピラー領域１５によって挟まれたドリフト領域１０の間口が広がる。その結果、半導体装置１ではよりオン抵抗が低減する。
【００５１】
ところで、第１実施形態とは別の製造方法として、ピラー領域１５をベース領域３０と同時に形成せず、ピラー領域１５をゲート電極６０を形成した後に形成する方法がある。この方法では、図８（ａ）、（ｂ）の状態からトレンチ５０内にゲート絶縁膜６１を介してゲート電極６０を形成した後、複数のゲート電極６０のそれぞれのあいだにピラー領域１５を形成する。
【００５２】
図９は、参考例に係る半導体装置の製造過程を説明する上面模式図である。  
例えば、図９（ａ）に表されるように、ピラー領域１５をベース領域３０と同時に形成せず、ベース領域３０、ソース領域２０を形成後にトレンチ５０を設け、トレンチ５０内にゲート絶縁膜６１を介してゲート電極６０を形成する。
【００５３】
次に、図９（ｂ）に表されるように、複数のゲート電極６０のそれぞれのあいだにピラー領域１５を形成する。換言すれば、ピラー領域１５はゲートトレンチを形成してからの後付によって形成される。
【００５４】
しかし、この方法では、複数のゲート電極６０を形成した後、複数のゲート電極６０のそれぞれのあいだにピラー領域１５を形成する専用の工程が必要になる。そして、複数のゲート電極６０のそれぞれのあいだにピラー領域１５を形成するには、ピラー領域１５の位置あわせが必要になる。この位置あわせは、トレンチゲートのピッチの狭小化が進むほど難しくなる。また、ベース領域３０とピラー領域１５とをそれぞれ別工程で形成すると製造工程数が減らないという不具合も生じる。
【００５５】
これに対し、半導体装置１の製造過程では、トレンチ１０ｔ（トレンチ１０ｔａおよびトレンチ１０ｔｂ）を形成した後、ベース領域３０とピラー領域１５とを同時に形成している。従って、ベース領域３０とピラー領域１５とをそれぞれ別工程で形成する場合に比べて製造工程数が低減する。また、半導体装置１の製造過程では、複数のゲート電極６０のそれぞれのあいだにピラー領域１５を形成する位置あわせを要しない。すなわち、半導体装置１の製造過程では、トレンチゲートのピッチの狭小化が進んでも自己整合的にピラー領域１５を形成することができる。すなわち、トレンチゲートのピッチの狭小化が進んでも高い精度でピラー領域１５を形成することができる。
【００５６】
また、第１実施形態では、第２方向に延在する複数のトレンチ１０ｔｂが第１方向に配列する位相と、第３方向に延在する複数のトレンチ１０ｔｂが第１方向に配列する位相とがずれているため、トレンチ１０ｔｂとトレンチ１０ｔａとの連結部分がＴ字路を構成する。従って、エピタキシャル成長の際には、トレンチ１０ｔｂとトレンチ１０ｔａとの連結部分が十字路を構成する場合に比べ、トレンチ内への原料ガスの供給を抑えられ、エピタキシャル成長の際に原料ガスの供給不足が起こりにくい。従って、エピタキシャル成長層（例えば、ベース領域３０、ソース領域２０）にクラックが発生しにくい。
【００５７】
（第２実施形態）  
図１０は、第２実施形態に係る半導体装置の斜視模式図である。  
図１１（ａ）は、第２実施形態に係る半導体装置の断面模式図であり、図１１（ｂ）は、第２実施形態に係る半導体装置の上面模式図である。図１１（ａ）は、図１１（ｂ）のＡ−Ｂ線に沿った位置での断面模式図である。
【００５８】
図１０および図１１には、半導体装置２の内部構造を表すため、ソース電極が表示されていない。
【００５９】
第２実施形態に係る半導体装置２は、３次元型構造のＭＯＳＦＥＴである。半導体装置２の基本構造は、半導体装置１と同じである。ただし、半導体装置２は、半導体領域１６（第５半導体領域）と、ドレイン電極８１と、をさらに備える。  
半導体装置２は、第１導電形（例えば、ｎ形）のドリフト領域１０と、第１導電形のソース領域２０と、を備える。ソース領域２０は、側面（第１側面２０ｗｓおよび第２側面２０ｗｓ）と下面２０ｄとを有する。ソース領域２０は、ドリフト領域１０によって、ソース領域２０の側面２０ｗｆ、２０ｗｓと下面１０ｄとが囲まれている。
【００６０】
また、半導体装置２は、ドリフト領域１０の下面１０ｄと、ドリフト領域１０とのあいだに、第１導電形の半導体領域１６をさらに備える。
【００６１】
また、半導体装置２は、ソース領域２０とドリフト領域１０とのあいだに設けられた第２導電形（例えば、ｐ形）のベース領域３０と、第１導電形のドレイン領域４０と、を備える。ドレイン領域４０は、ベース領域３０が接するドリフト領域１０の内側面１０ｗａとは反対側のドリフト領域１０の外側面１０ｗｂに接している。ドレイン領域４０は、ベース領域３０およびドリフト領域１０をソース領域２０とによって挟み、ソース領域２０とは反対側に設けられている。
【００６２】
ドレイン領域４０は、ドリフト領域１０の外側面１０ｗｂに接触しているほか、ドリフト領域１０の下面１０ｄに接触している。ここで、ドリフト領域１０の下面１０ｄに接触しているドレイン領域を、第１ドレイン領域４０ｆ、ドリフト領域１０の外側面１０ｗｂに接触しているドレイン領域を、第２ドレイン領域４０ｓとする。
【００６３】
また、半導体装置２は、ゲート電極６０を備える。ゲート電極６０は、複数のトレンチ５０のそれぞれのなかにゲート絶縁膜６１を介して設けられている。複数のトレンチ５０のそれぞれは、ソース領域２０からベース領域３０を貫通しドリフト領域１０に到達するとともに、ソース領域２０の上面、ベース領域３０の上面、およびドリフト領域１０の上面１０ｕからドレイン領域４０の下面４０ｄ側に延在している。
【００６４】
ここで、ゲート電極６０は、第１ゲート電極６０ｆと、第１ゲート電極６０ｆと反対側に設けられた第２ゲート電極６０ｓと、を含む（図１１（ｂ）参照）。例えば、第１ゲート電極６０ｆは、ソース領域２０からソース領域２０の第１側面２０ｗｆに接するベース領域３０を貫通し、第１側面２０ｗｆに接するベース領域３０にさらに接するドリフト領域１０にまで延在する複数の第１トレンチ５０ｆのそれぞれのなかに第１ゲート絶縁膜６１ｆを介して設けられている。第２ゲート電極６０ｓは、ソース領域２０からソース領域２０の第１側面２０ｗｆとは反対側の第２側面２０ｗｓに接するベース領域３０を貫通し、第２側面２０ｗｓに接するベース領域３０にさらに接するドリフト領域１０にまで延在する複数の第２トレンチ５０ｓのそれぞれのなかに第２ゲート絶縁膜６１ｓを介して設けられている。
【００６５】
また、半導体装置２は、複数のトレンチ５０のそれぞれのあいだに設けられたベース領域３０からドレイン領域４０に向けて延設された第２導電形のピラー領域１５を備える。すなわち、半導体装置２は、Ｘ方向とＺ方向とに直交するＹ方向に、複数のピラー領域１５と、複数のゲート電極６０を備える。ピラー領域１５は、ドレイン領域４０の上面１０ｕに対して略平行な方向に延設されている。Ｚ方向からベース領域３０と複数のピラー領域１５とをみた場合、ベース領域３０と複数のピラー領域１５とは櫛状になっている。
【００６６】
ここで、ピラー領域１５は、第２導電形の第１ピラー領域１５ｆと、第１ピラー領域１５ｆとは反対側に設けられた第２導電形の第２ピラー領域１５ｓとを含む（図１１（ｂ）参照）。第１ピラー領域１５ｆは、複数の第１トレンチ５０ｆのそれぞれのあいだに設けられたベース領域３０から複数の第１トレンチ５０ｆが延在されたドリフト領域１０側に延設されている。第２ピラー領域１５ｓは、複数の第２トレンチ５０ｓのそれぞれのあいだに設けられたベース領域３０から複数の第２トレンチ５０ｓが延在されたドリフト領域１０側に延設されている。
【００６７】
すなわち、半導体装置２は、Ｙ方向において第１導電形のドリフト領域１０と第２導電形のピラー領域１５とが交互に配列されたスーパージャンクション構造を備える。
【００６８】
半導体装置２において、Ｙ方向におけるピラー領域１５の幅は、Ｙ方向におけるピラー領域１５によって挟まれたドリフト領域１０の幅よりも狭くなっている。また、ドリフト領域１０の上面１０ｕに対して垂直な方向（Ｚ方向）から半導体装置２をみたとき、ソース領域２０とドリフト領域１０とによって挟まれたベース領域３０の厚さｄ（Ｘ方向におけるベース領域３０の厚さ）と、ピラー領域１５がベース領域３０からドリフト領域１０側に延在する方向（Ｘ方向）に対して略垂直な方向（Ｙ方向）のピラー領域１５の幅Ｌ１と、は、Ｌ１≦２ｄの関係が成立している。
【００６９】
また、半導体装置２は、ソース領域２０およびベース領域３０に電気的に接続されたソース電極７０（図２参照）と、ドレイン領域４０に電気的に接続されたドレイン電極８１と、を備える。
【００７０】
ドリフト領域１０に含まれる第１導電形の不純物元素濃度は、ドレイン領域４０に含まれる第１導電形の不純物元素濃度より低い。ドリフト領域１０に含まれる第１導電形の不純物元素濃度は、例えば、１×１０１６〜１×１０１７（ａｔｏｍｓ／ｃｍ３）である。ドレイン領域４０に含まれる第１導電形の不純物元素濃度は、１×１０１９（ａｔｏｍｓ／ｃｍ３）以上である。
【００７１】
半導体領域１６に含まれる第１導電形の不純物元素濃度は、ドリフト領域１０に含まれる第１導電形の不純物元素濃度よりも低い。半導体領域１６に含まれる第１導電形の不純物元素濃度は、例えば、１×１０１６以下（ａｔｏｍｓ／ｃｍ３）である。
【００７２】
ピラー領域１５に含まれる第２導電形の不純物元素濃度とベース領域３０に含まれる第２導電形の不純物元素濃度とは、実質的に同じである。ピラー領域１５に含まれる不純物元素濃度（または、ベース領域３０に含まれる不純物元素濃度）は、例えば、５×１０１７〜１×１０１８（ａｔｏｍｓ／ｃｍ３）である。
【００７３】
第１ドレイン領域４０ｆの主成分および第２ドレイン領域４０ｓの主成分は、例えば、珪素（Ｓｉ）である。ドレイン電極８１の主成分は、例えば、タングステン（Ｗ）等である。
【００７４】
図１２〜図１６は、第２実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。図１２〜図１６のそれぞれの左側の図（ａ）は右側の図（ｂ）の上面模式図のＡ−Ｂ線に沿った位置での断面模式図である。
【００７５】
まず、第１ドレイン領域４０ｆの上に、半導体領域１６とドリフト領域１０とがこの順に形成された３層構造（第１ドレイン領域４０ｆ／半導体領域１６／ドリフト領域１０）のＳｉ結晶基板を予め準備する。この３層のそれぞれは、第１導電形の不純物元素を含んでいる。
【００７６】
この後、図１２（ａ）、（ｂ）に表されるように、リソグラフィ法およびＲＩＥ法により、Ｓｉ結晶であるドリフト領域１０にトレンチ１０ｔａと、トレンチ１０ｔａに連通する複数のトレンチ１０ｔｂと、を形成する。すなわち、第２実施形態では、第１ドレイン領域４０ｆの上に予め設けられたドリフト領域１０内に、トレンチ１０ｔａと、複数のトレンチ１０ｔｂのそれぞれと、を形成する。また、ドリフト領域１０内にトレンチ１０ｔａおよび複数のトレンチ１０ｔｂを形成する前に、第１ドレイン領域４０ｆとドリフト領域１０とのあいだに、半導体領域１６を設ける。半導体領域１６の不純物濃度は、ドリフト領域１０に含まれる不純物の濃度よりも低い。
【００７７】
この段階において、ドリフト領域１０の上面１０ｕに対して略平行な方向（Ｙ方向）に延在するトレンチ１０ｔａ（第３トレンチ）と、トレンチ１０ｔａが延在する方向（Ｙ方向）且つトレンチ１０ｔａの深さ方向（Ｚ方向）に対して略垂直な方向（Ｘ方向）に延在する複数のトレンチ１０ｔｂ（第４トレンチ）が形成される。複数のトレンチ１０ｔｂのそれぞれと、トレンチ１０ｔａとは、連通している。トレンチ１０ｔａと複数のトレンチ１０ｔｂとをあわせてトレンチ１０ｔとする。
【００７８】
図１２（ａ）、（ｂ）において、トレンチ１０ｔａの中心から上側の領域を領域２ａ、トレンチ１０ｔａの中心から下側の領域を領域２ｂとした場合、Ｙ方向におけるトレンチ１０ｔｂの位相は、領域２ａと領域２ｂとでおよそ１８０°ずれている。また、Ｙ方向におけるトレンチ１０ｔｂの幅Ｌ１は、Ｘ方向におけるトレンチ１０ｔａの幅Ｌ２よりも狭くなっている。
【００７９】
ここで、ドリフト領域１０の上面１０ｕに対して垂直な方向（Ｚ方向）からみると、複数のトレンチ１０ｔｂは、前記第３トレンチ１０ｔａが延在する第１方向（図のＹ方向）に対して略垂直な第２方向（図のＡ方向）と、Ｙ方向に対して略垂直であり第２方向とは反対側の第３方向（図のＢ方向）と、に延在する。そして、第２方向に延在する複数のトレンチ１０ｔｂが第１方向に配列する位相と、第３方向に延在する複数のトレンチ１０ｔｂが第１方向に配列する位相と、がずれている。例えば、その位相のずれはおよそ１８０°である。
【００８０】
次に、図１３（ａ）、（ｂ）に表されるように、エピタキシャル成長法によって、複数のトレンチ１０ｔｂのそれぞれの内にピラー領域１５を形成するとともに、トレンチ１０ｔａの内側面１０ｔｗ上およびトレンチ１０ｔａの底面１０ｂ上にベース領域３０を形成する。ここで、ピラー領域１５およびベース領域３０を形成する際には、第２導電形の不純物元素をピラー領域１５およびベース領域３０に導入させながら成長させる。また、トレンチ１０ｔａ内には、ベース領域３０を完全に埋め込まないように制御する。
【００８１】
第２実施形態では、ドリフト領域１０の上面１０ｕに対して垂直な方向（Ｚ方向）からみて、複数のトレンチ１０ｔｂのそれぞれが延在する方向に対して略垂直な方向の複数のトレンチ１０ｔｂのそれぞれの幅Ｌ１を、ソース領域２０とドリフト領域１０とによって挟まれるベース領域３０の厚さｄに対して、  
Ｌ１≦２×ｄ・・・（１）式
の関係が満たされるように調整している。
【００８２】
また、ドリフト領域１０の上面１０ｕに対して垂直な方向（Ｚ方向）からみて、トレンチ１０ｔａが延在する方向に対して略垂直な方向のトレンチ１０ｔａの幅Ｌ２、複数のトレンチ１０ｔｂのそれぞれが延在する方向に対して略垂直な方向の複数のトレンチ１０ｔｂのそれぞれの幅Ｌ１、およびソース領域２０とドリフト領域１０とによって挟まれるベース領域３０の厚さｄに対して、  
ｄ≦Ｌ１＜Ｌ２・・・（２）式
の関係を満たすように調整している。
【００８３】
幅Ｌ１と厚さｄとの関係が（１）式を満たすように設計されていることで、トレンチ１０ｔｂ内は完全にピラー領域１５で埋め込まれるものの、幅Ｌ１と幅Ｌ２との関係が（２）式を満たすように設計されていることで、トレンチ１０ｔａ内は完全にベース領域３０で埋め込まれなくなる。
【００８４】
次に、図１４（ａ）、（ｂ）に表されるように、エピタキシャル成長法によって、ベース領域３０によって、側面２０ｗｆ、２０ｗｓと下面２０ｄとが取り囲まれるソース領域２０を形成する。ソース領域２０を形成する際には、第１導電形の不純物元素をソース領域２０に導入させながら成長させる。この後、必要に応じて、ドリフト領域１０の上面、ベース領域３０の上面、およびソース領域２０の上面にＣＭＰ処理を施して、ドレイン領域４０の上面、ドリフト領域１０の上面、ベース領域３０の上面、およびソース領域２０の上面を面一にする。
【００８５】
次に、図１５（ａ）、（ｂ）に表されるように、ベース領域３０およびドリフト領域１０をソース領域２０とによって挟む第２ドレイン領域４０ｓを形成する。第２ドレイン領域４０ｓは、第１ドレイン領域４０ｓに接するように形成される。第２ドレイン領域４０ｓは、ドリフト領域１０に予め第２ドレイン領域４０ｓを形成するためのトレンチがＲＩＥによって形成され（図示しない）、このトレンチ内にＣＶＤ法またはエピタキシャル成長法によって形成される。第２ドレイン領域４０ｓの材料は、ポリシリコンでもよく、Ｓｉ結晶でもよい。
【００８６】
次に、図１６（ａ）、（ｂ）に表されるように、トレンチ５０をＲＩＥによって形成する。トレンチ５０は、複数のトレンチ１０ｔｂのそれぞれのあいだに設けられたソース領域２０からベース領域３０を貫通しドリフト領域１０に到達するとともに、ソース領域２０の上面２０ｕ、ベース領域３０の上面３０ｕ、およびドリフト領域１０の上面１０ｕからドレイン領域４０の下面４０ｄ側に延在している。
【００８７】
この後、図１０および図１１に表されるように、トレンチ５０内にゲート絶縁膜６１を形成し、さらにトレンチ５０内にゲート絶縁膜６１介してゲート電極６０を形成する。ゲート絶縁膜６１およびゲート電極６０は、例えば、ＣＶＤによって形成される。さらに、ソース領域２０およびベース領域３０に電気的に接続されたソース電極７０と、ドレイン領域４０に電気的に接続されたドレイン電極８１と、を形成する。
【００８８】
ドレイン電極８１は、第２ドレイン領域４０ｓに予めドレイン電極８１を形成するためのトレンチがＲＩＥによって形成された後（図示しない）、このトレンチ内にＣＶＤ法によって形成される。このような製造過程によって、半導体装置２が形成される。
【００８９】
第２実施形態に係る半導体装置２においても、第１実施形態に係る半導体装置１と同様の効果が得られる。さらに、第２実施形態に係る半導体装置２においては、第１ドレイン領域４０ｆとドリフト領域１０とのあいだに半導体領域１６が設けている。この半導体領域１６の不純物濃度は、ドリフト領域１０の不純物濃度よりも低い。従って、半導体領域１６は、電界緩和層として機能する。これにより、半導体装置２の耐圧は、半導体装置１の耐圧に比べてさらに高くなる。
【００９０】
また、第２実施形態に係る半導体装置２の製造方法でも、第１実施形態に係る半導体装置１の製造方法と同様の効果を得る。ただし、第２実施形態に係る半導体装置２の製造過程では、ドリフト領域１０を予め用意し、ドリフト領域１０に複数のトレンチ１０ｔｂを形成してから、この複数のトレンチ１０ｔｂのそれぞれにピラー領域１５を形成している。
【００９１】
すなわち、第２実施形態に係る半導体装置２の製造過程では、第１実施形態に係る半導体装置１の製造過程で経由した、ドレイン領域４０を加工して延在部４０ｅを形成する工程、延在部４０ｅの周辺にドリフト領域１０を形成する工程、およびドレイン領域４０およびドリフト領域１０を加熱してドレイン領域４０の不純物元素をドリフト領域１０に拡散させる工程を要しない。
【００９２】
このため、第２実施形態に係る半導体装置２の製造過程では、極細の延在部４０ｅを形成することを要さず、製造過程中に生じるパターン倒れ、パターン変形が起きにくくなる。すなわち、第２実施形態に係る半導体装置２の製造過程は、ＭＯＳＦＥＴの狭小化が進行するほど有効な方法になる。
【００９３】
さらに、第２実施形態に係る半導体装置２の製造過程では、第１実施形態のごとく、ドレイン領域４０の不純物元素をドリフト領域１０に拡散させて、ドリフト領域１０内に不純物元素を導入することを要しない。このため、図１０および図１１に表される半導体装置２においては、ドリフト領域１０内またはドレイン領域４０内の不純物濃度分布が半導体装置１に比べより均一になる。すなわち、第２実施形態によれば、より信頼性の高い半導体装置が形成される。
【００９４】
（第２実施形態の変形例）
上述したように、半導体領域１６の不純物濃度は、ドリフト領域１０の不純物濃度よりも低い。このため、半導体領域１６がドリフト領域１０およびピラー領域１５の下に存在していると、スーパージャンクション構造を空乏化させる際に、ドリフト領域１０とピラー領域１５とのチャージバランスが崩れて、ドリフト領域１０およびピラー領域１５のそれぞれが十分に空乏化しない可能性がある。これを回避するため、半導体領域１６にイオン注入によって第１導電形の不純物元素を導入し、半導体領域１６の不純物濃度とドリフト領域１０の不純物濃度とを同じにしてもよい。
【００９５】
（第３実施形態）  
図１７は、第３実施形態に係る半導体装置の断面模式図および上面模式図である。  
図１７の左側の図（ａ）は右側の図（ｂ）の上面模式図のＡ−Ｂ線に沿った位置での断面模式図である。
【００９６】
第３実施形態に係る半導体装置３は、３次元型構造のＭＯＳＦＥＴである。半導体装置３の基本構造は、半導体装置２の基本構造と同じである。ただし、半導体装置３は、ベース領域３０とソース領域２０とのあいだに第２導電形のベース領域３１（第６半導体領域）をさらに備える。ベース領域３１の不純物濃度は、ベース領域３０の不純物濃度よりも高い。
【００９７】
図１８および図１９は、第３実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。  
図１８および図１９のそれぞれの左側の図（ａ）は右側の図（ｂ）の上面模式図のＡ−Ｂ線に沿った位置での断面模式図である。
【００９８】
図１８（ａ）、（ｂ）に表されるように、エピタキシャル成長法によって、複数のトレンチ１０ｔｂのそれぞれの内にピラー領域１５を形成するとともに、トレンチ１０ｔａの内側面１０ｔｗ上およびトレンチ１０ｔａの底面１０ｂ上にベース領域３０を形成する。トレンチ１０ｔａ内には、ベース領域３０を完全に埋め込まないように制御する。
【００９９】
次に、ベース領域３０を形成した後に、図１９（ａ）、（ｂ）に表されるように、ベース領域３０の内側面３０ｗａにベース領域３１を形成する。この後、図１７に表されるように、ソース領域２０、ゲート電極６０、第２ドレイン領域４０ｓ、およびドレイン電極８１を形成する。
【０１００】
第３実施形態に係る半導体装置３においても、第２実施形態に係る半導体装置３と同様の効果が得られる。さらに、第３実施形態では、ベース領域３０とソース領域２０とのあいだに、ベース領域３０に含まれる不純物の濃度よりも不純物濃度が高いベース領域３１が形成されている。
【０１０１】
スーパージャンクション構造を備えた半導体装置では、オフ時にドリフト領域１０内およびピラー領域１５内に空乏層が十分に伸び得ることが望ましい。このためには、２次元型構造のＭＯＳＦＥＴでは、ドリフト領域１０の不純物濃度とピラー領域１５の不純物濃度とが略等しくさせ、ドリフト領域１０の幅とピラー領域１５の幅とが略等しくさせる構造が一般的に採択される。
【０１０２】
仮に、ドリフト領域１０の不純物濃度とピラー領域１５の不純物濃度とに過剰な差があると、ドリフト領域１０およびピラー領域１５のどちらか一方では空乏層が伸びて、他方では空乏層が伸びないという現象がおきる。
【０１０３】
第１実施形態では、ピラー領域１５の不純物濃度がベース領域３０の不純物濃度と同じなので、ピラー領域１５の不純物濃度がドリフト領域１０の不純物濃度よりも高くなっている。このため、第１実施形態では、ピラー領域１５内の空乏層の伸びを促進させるため、ピラー領域１５の幅Ｌ１をピラー領域１５によって挟まれたドリフト領域１０の幅よりも狭くしている。これにより、ドリフト領域１０およびピラー領域１５のそれぞれにおいて、空乏層が十分に伸び得る構造になっている。ただし、第１実施形態では、ピラー領域１５とベース領域３０とを同時に形成するので、ピラー領域１５の不純物濃度および幅の設計がＭＯＳＦＥＴのベース領域の不純物濃度によって決定されてしまう。
【０１０４】
これに対し、第３実施形態では、ピラー領域１５およびベース領域３０を形成する工程と、ベース領域３１を形成する工程と、を分けて製造過程を進行させている。すなわち、ベース領域３１より内側のベース領域３０の不純物濃度を、ピラー領域１５の不純物濃度に合わせて設計することができ、ベース領域３１の不純物濃度を、３次元型構造のＭＯＳＦＥＴのベース領域の不純物濃度に合わせて設計することができる。
【０１０５】
これにより、ピラー領域１５の不純物濃度および幅の設計は、３次元型構造のＭＯＳＦＥＴのベース領域の不純物濃度によって制約をうけることなく、ピラー領域１５の不純物濃度および幅を、ドリフト領域１０の不純物濃度および幅に合わせて自由に設計できる。
【０１０６】
（第４実施形態）  
図２０は、第４実施形態に係る半導体装置の断面模式図および上面模式図である。  
図２０の左側の図（ａ）は右側の図（ｂ）の上面模式図のＡ−Ｂ線に沿った位置での断面模式図である。
【０１０７】
第４実施形態に係る半導体装置４の基本構造は、半導体装置２の基本構造と同じである。ただし、半導体装置４においては、ドリフト領域１０の上面１０ｕに対して垂直な方向（Ｚ方向）から半導体装置４をみると、複数の第１トレンチ５０ｆのそれぞれと、複数の第２トレンチ５０ｓのそれぞれとは、ソース領域２０が延在する方向（Ｙ方向）に配列され、Ｙ方向において、複数の第１トレンチ５０ｆが配列された位相と複数の第２トレンチ５０ｓが配列された位相とが一致している。また、複数の第１トレンチ５０ｆのそれぞれのあいだに設けられた第１ピラー領域１５ｆが配列された位相と、複数の第２トレンチ５０ｓのそれぞれのあいだに設けられた第２ピラー領域１５ｓが配列された位相とが一致している。
【０１０８】
図２１および図２２は、第４実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。  
図２１および図２２のそれぞれの左側の図（ａ）は右側の図（ｂ）の上面模式図のＡ−Ｂ線に沿った位置での断面模式図である。
【０１０９】
半導体装置４の製造は、例えば、図２１に表されるように、ドリフト領域１０の上面１０ｕに対して垂直な方向からみたとき、トレンチ１０ｔａが延在する方向（Ｙ方向）に対して略垂直な方向（Ａ方向）と、Ｙ方向に対して略垂直でありＡ方向とは反対側のＢ方向と、に延在する複数のトレンチ１０ｔｂをドリフト領域１０に形成する。ここで、Ａ方向に延在する複数のトレンチ１０ｔｂがＹ方向に配列する位相と、Ｂ方向に延在する複数のトレンチ１０ｔｂがＹ方向に配列する位相と、は一致している。
【０１１０】
この後、上述した製造方法によって、トレンチ１０ｔｂ内にピラー領域１５を形成し、トレンチ１０ｔａ内にベース領域３０を形成する。さらにベース領域３０内にソース領域２０を形成する。
【０１１１】
次に、図２２に表されるように、ゲート電極６０を形成するためのトレンチ５０（第１トレンチ５０ｆおよび第２トレンチ５０ｓ）を形成する。この場合、ドリフト領域１０の上面１０ｕに対して垂直な方向からみたときに、複数の第１トレンチ５０ｆがＹ方向に配列する位相と、複数の第２トレンチ５０ｓがＹ方向に配列する位相と、は一致している。この後、上述した製造方法によって、トレンチ５０内にゲート絶縁膜６１を介してゲート電極６０を形成する。このような半導体装置４およびその製造方法も本実施形態に含まれる。
【０１１２】
（第５実施形態）  
図２３は、第５実施形態に係る半導体装置の上面模式図である。
【０１１３】
第５実施形態に係る半導体装置５においては、複数の第１トレンチ５０ｆのそれぞれと、複数の第２トレンチ５０ｓのそれぞれとは、ソース領域２０が延在する方向（Ｙ方向）に配列され、複数の第１トレンチ５０ｆが配列された位相と複数の第２トレンチ５０ｓが配列された位相とが一致している。また、複数の第１トレンチ５０ｆのそれぞれのあいだに設けられた第１ピラー領域１５ｆが配列された位相と、複数の第２トレンチ５０ｓのそれぞれのあいだに設けられた第２ピラー領域１５ｓが配列された位相とが一致している。
【０１１４】
さらに、半導体装置５においては、複数のピラー領域１５のそれぞれのあいだに、ゲート電極６０が複数個、設けられている。これにより、半導体装置５では、チャネル密度がより増加する。これにより、オン抵抗がより現象する。
【０１１５】
（第６実施形態）  
図２４は、第６実施形態の第１の例に係る半導体装置の断面模式図および上面模式図である。  
図２４の左側の図（ａ）は右側の図（ｂ）の上面模式図のＡ−Ｂ線に沿った位置での断面模式図である。
【０１１６】
上述した第１〜第５実施形態においては、ゲート電極６０は、複数の第１ゲート電極６０ｆと複数の第２ゲート電極６０ｓとを含み、複数の第１ゲート電極６０ｆのそれぞれと複数の第２ゲート電極６０ｓのそれぞれとは、ソース領域２０内で連通している。
【０１１７】
第６実施形態の第１の例に係る半導体装置６Ａでは、複数の第１ゲート電極６０ｆのそれぞれと複数の第２ゲート電極６０ｓのそれぞれとがソース領域２０内で連通せず、外部配線６２（ゲート配線６２）によって複数の第１ゲート電極６０ｆのそれぞれと複数の第２ゲート電極６０ｓのそれぞれとが電気的に接続されている。半導体装置６Ａでは、複数の第１ゲート電極６０ｆのそれぞれと複数の第２ゲート電極６０ｓのそれぞれとを孤立させて配置した分、ゲート・ソース間容量（Ｃｇｓ）が低減する。これにより、半導体装置６Ａの動作速度がより速くなる。
【０１１８】
図２５は、第６実施形態の第２の例に係る半導体装置の断面模式図および上面模式図である。  
図２５の左側の図（ａ）は右側の図（ｂ）の上面模式図のＡ−Ｂ線に沿った位置での断面模式図である。
【０１１９】
上述した第１の例では、外部配線６２がソース領域２０の上に配設されていたが、この形態に限らない。例えば、第２の例の半導体装置６Ｂにおいては、第１ゲート電極６０ｆ、第２ゲート電極６０ｓに接続された外部配線６３（ゲート配線６３）は、ドリフト領域１０の上に引き出され、さらにドレイン電極８１の上に引き出されている。このような形態も本実施形態に含まれる。
【０１２０】
半導体装置６Ｂによれば、ソース領域２０の上あるいはソース領域２０の領域のなかにゲート配線が配置されない構造になる。このため、ソース領域２０に接続できるソースコンタクトの配置の自由度やこれらの接触面積を増加させることができ、ソース領域２０とソースコンタクトとの接触抵抗が低減する。また、外部配線６３をドレイン電極８１にまで引き出したことにより、外部配線６３自体の幅を広げることができる。その結果、その配線抵抗Ｒｇが低減する。さらに、外部配線６３−ソース領域２０との間の寄生容量に起因する入力容量（Ｃｉｓｓ）が低減する。
【０１２１】
（第７実施形態）  
図２６は、第７実施形態に係る半導体装置の上面模式図である。
【０１２２】
第７実施形態に係る半導体装置７においては、ソース領域２０の平面形状が四角形になっている。半導体装置７においては、ソース領域２０の外周にベース領域３０が設けられ、ベース領域３０の外周にドリフト領域１０が設けられ、ドリフト領域１０の外周にドレイン領域４０が設けられている。ベース領域３０の外形と、ドリフト領域１０の外形とは四角状である。
【０１２３】
また、半導体装置７においては、ソース領域２０を中心としてゲート電極６０をソース領域２０の四方に配置している。ゲート電極６０は、複数のトレンチ５０のそれぞれのなかにゲート絶縁膜６１を介して設けられている。複数のトレンチ５０のそれぞれは、ソース領域２０からベース領域３０を貫通しドリフト領域１０に到達する。
【０１２４】
半導体装置７では、ソース領域２０、ベース領域３０、およびドリフト領域３０を四角状に形成することで、ソース領域２０、ベース領域３０、およびドリフト領域３０を含む四角状の基本ユニット７ｕが縦横に配列されたレイアウトになっている。さらに、半導体装置７は、複数のトレンチ５０のそれぞれのあいだに設けられたベース領域３０からドリフト領域１０側に延設された第２導電形のピラー領域１５を備える。
【０１２５】
すなわち、半導体装置７は、ベース領域３０の外周において第１導電形のドリフト領域１０と第２導電形のピラー領域１５とが交互に配列されたスーパージャンクション構造を備える。また、ソース領域２０とドリフト領域１０とによって挟まれたベース領域３０の厚さｄと、ピラー領域１５がベース領域３０からドリフト領域１０側に延在する方向に対して略垂直な方向のピラー領域１５の幅Ｌ１と、は、Ｌ１≦２ｄの関係が成立している。
【０１２６】
なお、ソース領域２０、ベース領域３０、およびドリフト領域３０の平面形状は、四角状に限らず、三角以上の多角形であればよい。
【０１２７】
（第８実施形態）
第２実施形態で説明した３層構造（第１ドレイン領域４０ｆ／半導体領域１６／ドリフト領域１０）のＳｉ結晶基板は、フィールドプレート電極を備えた３次元型構造のＭＯＳＦＥＴの製造過程にも転用できる。
【０１２８】
図２７〜図３３は、第８実施形態に係る半導体装置の製造過程を説明する断面模式図および上面模式図である。  
図２７〜図３３のそれぞれの上側の図（ａ）は下側の図（ｂ）の上面模式図のＡ−Ｂ線に沿った位置での断面模式図である。
【０１２９】
まず、第１ドレイン領域４０ｆの上に、半導体領域１６とドリフト領域１０とがこの順に形成された３層構造（第１ドレイン領域４０ｆ／半導体領域１６／ドリフト領域１０）のＳｉ結晶基板を予め準備する。
【０１３０】
この後、図２７（ａ）、（ｂ）に表されるように、リソグラフィ法によってマスク９１をパターニングした後、ＲＩＥ法により、ドリフト領域１０およぶ半導体領域１６にトレンチ１１を形成する。
【０１３１】
次に、図２８（ａ）、（ｂ）に表されるように、エピタキシャル成長法によって、トレンチ１１内にベース領域３０を形成する。ここで、ベース領域３０を形成する際には、第２導電形の不純物元素をベース領域３０に導入させながら成長させる。また、トレンチ１１内には、ベース領域３０を完全に埋め込まないように制御する。
【０１３２】
続いて、ベース領域３０内に、ソース領域２０を形成する。ソース領域２０を形成する際には、第１導電形の不純物元素をソース領域２０に導入させながら成長させる。
【０１３３】
この後、図２９（ａ）、（ｂ）に表されるように、ドリフト領域１０の上面、ベース領域３０の上面、およびソース領域２０の上面にＣＭＰ処理を施して、ドレイン領域４０の上面、ドリフト領域１０の上面、ベース領域３０の上面、およびソース領域２０の上面を面一にする。
【０１３４】
次に、図３０（ａ）、（ｂ）に表されるように、ベース領域３０およびドリフト領域１０をソース領域２０とによって挟む第２ドレイン領域４０ｓを形成する。第２ドレイン領域４０ｓは、第１ドレイン領域４０ｓに接するように形成される。第２ドレイン領域４０ｓは、ドリフト領域１０に予め第２ドレイン領域４０ｓを形成するためのトレンチがＲＩＥによって形成され（図示しない）、このトレンチ内にＣＶＤ法またはエピタキシャル成長法によって形成される。第２ドレイン領域４０ｓの材料は、ポリシリコンでもよく、Ｓｉ結晶でもよい。
【０１３５】
次に、図３１（ａ）、（ｂ）に表されるように、トレンチ６７をＲＩＥによってドリフト領域１０、および半導体領域１６、および第１ドレイン領域４０ｆに形成する。トレンチ６７は、ドリフト領域１０の上面１０ｕから第１ドレイン領域４０ｆにまで到達している。
【０１３６】
続いて、トレンチ６７内に、フィールドプレート絶縁膜６６を介してフィールドプレート電極６５をＣＶＤにより形成する。フィールドプレート電極６５の材料は、ポリシリコンである。
【０１３７】
次に、図３２（ａ）、（ｂ）に表されるように、トレンチ５０をＲＩＥによって形成する。トレンチ５０は、ソース領域２０からベース領域３０を貫通しドリフト領域１０に到達するとともに、ソース領域２０の上面２０ｕ、ベース領域３０の上面３０ｕ、およびドリフト領域１０の上面１０ｕからドレイン領域４０の下面４０ｄ側に延在している。
【０１３８】
この後、トレンチ５０内にゲート絶縁膜６１を形成し、さらにトレンチ５０内にゲート絶縁膜６１介してゲート電極６０を形成する。ゲート絶縁膜６１およびゲート電極６０は、例えば、ＣＶＤによって形成される。
【０１３９】
次に、図３３（ａ）、（ｂ）に表されるように、ソース領域２０内にソース電極７１と、第２ドレイン領域４０ｓ内にドレイン電極８１と、を形成する。このような製造過程によって、フィールドプレート電極を備えた３次元型構造のＭＯＳＦＥＴが形成される。
【０１４０】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１４１】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４３】
１、２、３、４、５、６、７ 半導体装置、１ａ、１ｂ、２ａ、２ｂ 領域、１０ ドリフト領域（第１半導体領域）、１０ｂ 底面、１０ｄ 下面、１０ｔ トレンチ、１０ｔａ トレンチ（第３トレンチ）、１０ｔｂ トレンチ（第４トレンチ）、１０ｔｗ 内側面、１０ｕ 上面、１０ｗ 側面、１５ ピラー領域（リサーフ領域）、１５ｆ 第１ピラー領域、１５ｓ 第２ピラー領域、１６ 半導体領域（第５半導体領域）、２０ ソース領域（第２半導体領域）、２０ｕ 上面、２０ｗｆ 第１側面、２０ｗｓ 第２側面、３０ ベース領域（第３半導体領域）、３０ｕ 上面、３１ ベース領域（第６半導体領域）、４０ ドレイン領域（第４半導体領域）、４０ｆ 第１ドレイン領域、４０ｓ 第２ドレイン領域、４０ｂ 底面、４０ｕ 上面、４０ｄ 下面、４０ｅ 延在部、４０ｅｔ 端面、４０ｅｗ 側面、４０ｔａ、４０ｔｂ トレンチ、４０ｆ 第１ドレイン領域、４０ｓ 第２ドレイン領域、５０ トレンチ、５０ｆ 第１トレンチ、５０ｓ 第２トレンチ、６０ ゲート電極（第１電極）、６０ｆ 第１ゲート電極、６０ｓ 第２ゲート電極、６１ ゲート絶縁膜、６１ｆ 第１ゲート絶縁膜、６１ｓ 第２ゲート絶縁膜、６２ ゲート配線、７０ ソース電極（第２電極）、８０、８１ ドレイン電極（第３電極）、９０ 絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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