(57)【要約】【課題】  信頼性を確保しつつ、冗長性の確保のためのコストを低減する。【解決手段】  複数のメモリーに対してそれぞれ同一のフィスカル情報を順次書き込み、フィスカル情報の記録量が所定値に達した場合、複数のメモリーのうちの一つに記録された情報を消去し、情報を消去した前記メモリーのうちの一つに対してフィスカル情報の書き込みを続行する。【選択図】図４
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【特許請求の範囲】
【請求項１】
（Ａ）  複数のメモリーに対してそれぞれ同一のフィスカル情報を順次書き込むステップと、
（Ｂ）  前記フィスカル情報の記録量が所定値に達した場合、前記複数のメモリーのうちの一つに記録された前記フィスカル情報を消去するステップと、
（Ｃ）  前記フィスカル情報を消去した前記メモリーのうちの一つに対して前記フィスカル情報の書き込みを続行するステップと、を備えたメモリー管理方法。
【請求項２】
（Ｄ）  前記ステップ（Ａ）において前記複数のメモリーのうちの一つが故障したときに、前記複数のメモリーの他の一つから前記フィスカル情報の読み出しを行うステップ、をさらに備えた請求項１記載のメモリー管理方法。
【請求項３】
前記ステップ（Ｃ）では、前記複数のメモリーのうちの前記フィスカル情報が消去された一つのメモリーに対して前記フィスカル情報の書き込みを許容し、前記複数のメモリーのうちのそれ以外のメモリーに対しては、書き込みを禁止する、請求項１または２に記載のメモリー管理方法。
【請求項４】
印刷動作を制御するプリンター制御部と、
前記プリンター制御部に接続されたメモリーユニットと、を備え、
前記メモリーユニットは、
印刷対象のフィスカル情報を記録する第１のメモリーおよび第２のメモリーと、
前記第１のメモリーおよび前記第２のメモリーを制御するメモリー制御部と、を有し、
前記メモリー制御部は、前記第１のメモリーと第２のメモリーとに同一のフィスカル情報を書き込むとともに、少なくとも前記第１のメモリーまたは前記第２のメモリーのいずれか一方に記録された情報量が所定値に達した場合、前記第１のメモリーまたは前記第２のメモリーのいずれか一方に記録された前記フィスカル情報を消去するとともに、以後のフィスカル情報の書き込みを前記フィスカル情報が消去された一方のメモリーに対して行うことを特徴とするフィスカルプリンター。
【請求項５】
前記メモリー制御部は、前記第１のメモリーまたは前記第２のメモリーのいずれか一方に記録された情報量が前記所定値に達する以前に前記第１のメモリーまたは前記第２のメモリーのいずれか一方の故障を検出した場合に、故障が検出されないメモリーから前記フィスカル情報の読み出しを行うことを特徴とする請求項４に記載のフィスカルプリンター。
【請求項６】
前記第１のメモリーおよび第２のメモリーの少なくとも一方は、ＮＡＮＤ型フラッシュメモリーであることを特徴とする請求項４または５記載のフィスカルプリンター。
【請求項７】
前記メモリーユニットは、フィスカルメモリーの内部メモリーユニットであることを特徴とする請求項４から６のいずれか一項に記載のフィスカルプリンター。
【請求項８】
前記メモリーユニットは、エレクトロニックジャーナルメモリーの内部メモリーユニットであることを特徴とする請求項４から６のいずれか一項に記載のフィスカルプリンター。
【請求項９】
前記第１のメモリーと前記第２のメモリーとは、同一規格のメモリーにより構成されていることを特徴とする請求項４から８のいずれか一項に記載のフィスカルプリンター。
【請求項１０】
前記所定値は前記第１のメモリーまたは第２のメモリーの記録可能容量と同一であることを特徴とする請求項９記載のフィスカルプリンター。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリー管理方法およびフィスカルプリンターに関する。
【背景技術】
【０００２】
フィスカルプリンターは、レシート等の印刷と共に、販売取引に関する決済情報である売上金額、課税額等のフィスカル情報を記録する機能を備えている。フィスカル情報は、税務監査用フィスカル情報として用いられるので、外部からのアクセスにより改竄されないように封止されたフィスカルメモリーに記録されて保存される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７６５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
こうしたフィスカルメモリーとしては、容量や書き込み速度を確保するために、通常フラッシュメモリーが用いられる。しかしながら、フラッシュメモリーは、書き込み・消去を繰り返すことにより経年劣化して不良セクターが発生し、容量が低下する可能性がある。特に、フラッシュメモリーがＮＡＮＤ型の場合は構造上、最初から不良セクターを含んでいることがある。このような不具合が生じた場合、フィスカル情報の読み出し、書き込みが不能になり、システム上の復旧が難しくなる可能性があった。このため、特許文献１では、バックアップ用のメモリーを備える構成として冗長性を確保するようにしている。具体的には、特許文献１に開示されたフィスカルプリンターでは、インターフェース基板のメモリーおよびメイン基板のメモリーの一部領域を、バックアップ用のメモリーとして用いている。
【０００５】
また、フィスカルメモリーは、改竄防止のため封止されており、後からメモリーの増設等ができないため、フィスカルプリンターの製品寿命が到来するまでに記録すべきフィスカル情報の量以上の容量を確保する必要がある。しかしながら、特許文献１のようにバックアップ用メモリーを使用した場合、フィスカル情報記録のために確保した容量のさらに倍以上の容量のメモリーが必要となり、このことがコストアップの原因となってしまう。
【０００６】
本発明は、フィスカルプリンターにおいて、信頼性を確保しつつ、従来に比較して冗長性確保のためのコストを低減することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の実施の形態のメモリー管理方法は、（Ａ）複数のメモリーに対してそれぞれ同一のフィスカル情報を順次書き込むステップと、（Ｂ）前記フィスカル情報の記録量が所定値に達した場合、前記複数のメモリーのうちの一つに記録された前記フィスカル情報を消去するステップと、（Ｃ）  前記フィスカル情報を消去した前記メモリーのうちの一つに対して前記フィスカル情報の書き込みを続行するステップと、を備えたことを特徴とする。
【０００８】
こうした構成によれば、フィスカル情報の記録量が所定値に達しない場合は、複数のメモリーに同一のフィスカル情報が記録されているので、フィスカル情報の冗長性が確保できる。一方、フィスカル情報の記録量が所定値に達した場合は、１つのメモリーのフィスカル情報を消去して新たにフィスカル情報保存領域を確保することができる。この場合、複数のメモリーが同時に故障する確率は小さいので、不具合発生の可能性を抑制しつつ、フィスカル情報保存領域を拡大することができる。
【０００９】
また、さらに、（Ｄ）  前記ステップ（Ａ）において前記複数のメモリーのうちの一つが故障したときに、前記複数のメモリーの他の一つから前記フィスカル情報の読み出しを行うステップ、を備えるようにしてもよい。
【００１０】
こうした構成によれば、メモリーのうちの一つが故障したとしても、フィスカル情報の読み出しを他のメモリーから行いシステムの復旧を容易に行うことができる。
【００１１】
さらに、前記ステップ（Ｃ）では、前記複数のメモリーのうちの前記フィスカル情報が消去された一つのメモリーに対して前記フィスカル情報の書き込みを許容し、前記複数のメモリーのうちのそれ以外のメモリーに対しては、書き込みを禁止するようにしてもよい。
【００１２】
このような構成により、書き込みが許容されたメモリー以外のメモリーに確実にフィスカル情報の記録を残すことができる。
【００１３】
また、本発明の実施の形態に係るフィスカルプリンターは、印刷動作を制御するプリンター制御部と、前記プリンター制御部に接続されたメモリーユニットと、を備え、前記メモリーユニットは、印刷対象のフィスカル情報を記録する第１のメモリーおよび第２のメモリーと、前記第１のメモリーおよび前記第２のメモリーを制御するメモリー制御部と、を有し、前記メモリー制御部は、前記第１のメモリーと第２のメモリーとに同一のフィスカル情報を書き込むとともに、少なくとも前記第１のメモリーまたは前記第２のメモリーのいずれか一方に記録された情報量が所定値に達した場合、前記第１のメモリーまたは前記第２のメモリーのいずれか一方に記録された前記フィスカル情報を消去するとともに、以後のフィスカル情報の書き込みを前記フィスカル情報が消去された一方のメモリーに対して行うことを特徴としている。
【００１４】
このような構成により、フィスカル情報を第１のメモリーと第２のメモリーにミラーリングにより記録して情報記録の冗長性を確保することができる。さらに、第１のメモリーまたは第２のメモリーの記録情報量が所定値に達した場合には、一方のメモリーにそれ以前に記録したフィスカル情報を残しつつ、他方のメモリー内のフィスカル情報を消去して、記録領域を拡大することができる。
【００１５】
また、この場合、メモリー制御部は、前記第１のメモリーまたは前記第２のメモリーのいずれか一方に記録された情報量が前記所定値に達する以前に前記第１のメモリーまたは前記第２のメモリーのいずれか一方の故障を検出した場合に、故障が検出されないメモリーから前記フィスカル情報の読み出しを行うようにしてもよい。
【００１６】
こうした構成により、一方のメモリーが故障した時に、故障が検出されない他方のメモリーから読み出したフィスカル情報に基づき、システムの復旧を行うことができる。
【００１７】
さらに、前記第１のメモリーおよび第２のメモリーの少なくとも一方が、ＮＡＮＤ型フラッシュメモリーであれば、これらのメモリーの書き込み・消去による劣化に対処することが可能となる。これにより、記憶したフィスカル情報の破損やメモリーの故障に対する安全性が確保できると共に、冗長性確保のためのコストを低減できる。
【００１８】
また、前記メモリーユニットは、フィスカルメモリーの内部メモリーユニットであってもよいし、エレクトロニックジャーナルメモリーの内部メモリーユニットであってもよい。このような構成によりフィスカルメモリーだけでなく、エレクトロニックジャーナルメモリーの情報記録の冗長性と記録容量の確保を同時に図ることができる。
【００１９】
さらに、前記第１のメモリーと前記第２のメモリーとは同一規格のメモリーにより構成されていてもよい。
【００２０】
こうした構成により、第１および第２のメモリーに対して同一のメモリーを使用することができ、コストダウンを図ることができるだけでなく、フィスカル情報をミラーリングする場合のシステムとしての運用を容易化することができる。
【００２１】
また、この場合、前記所定値は前記第１のメモリーまたは第２のメモリーの記録可能容量と同一であってもよい。
【００２２】
こうした構成により、第１のメモリーまたは第２のメモリーの記録可能容量全部にミラーリングしたフィスカル情報を記録することができ、記録容量を確保することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係るフィスカルプリンターにおける制御系の主要部を示す概略ブロック図である。
【図２】本発明の実施形態に係るフィスカルプリンターにおけるフィスカルメモリーユニットのブロック図である。
【図３】メモリー内部のフィスカル情報保存領域の構成を説明する模式図である。
【図４】本発明の実施形態に係るメモリー管理方法を説明するためのフローチャートである。
【図５】本発明の実施形態に係るメモリー管理方法によるメモリー内部の構成の変化を模式的に示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照しながら、本発明の一実施形態について詳細に説明する。図１は、本実施形態に係るフィスカルプリンターの制御系の主要部を示す概略ブロック図である。
【００２５】
フィスカルプリンター１は、ＰＯＳシステムのホストコンピューター２と双方向通信可能に接続され、ホストコンピューター２より供給される販売取引に関する印刷情報を印刷してレシートとして発行するとともに、例えば決済処理の度にホストコンピューター２より供給される販売取引に関するフィスカル情報を記憶保持する機能を備えている。図中に示すように、フィスカルプリンター１は、印刷動作を制御する印刷制御基板３と、フィスカル情報及びエレクトロニックジャーナル情報の書込みおよび読出し処理を制御するフィスカル制御モジュール４とにより概略構成されている。
【００２６】
印刷制御基板３は、フィスカルプリンター１の印刷機能を制御する印刷制御用ＣＰＵ５と、印刷制御用のファームウェア等が記憶されている印刷制御用ＲＯＭ６と、を備えている。
【００２７】
フィスカル制御モジュール４は、フィスカル制御基板７を備えるとともに、フィスカル制御基板７に対して、フィスカルメモリー基板８と、エレクトロニックジャーナル制御基板（ＥＪ制御基板）９とがそれぞれ接続された構成とされている。
【００２８】
フィスカル制御基板７は、フィスカル制御用ＣＰＵ１０と、フィスカル制御用ＣＰＵ１０を監視する監視用ＣＰＵ１１とを備えている。さらに、フィスカル制御基板７は、ホストコンピューター２との間で通信によって情報の送受を行うためのインターフェース用ＣＰＵ１２を備えたインターフェース基板１３と、を備えている。
【００２９】
また、フィスカルメモリー基板８には、フィスカル情報を記憶保持するためのフィスカルメモリーユニット１４が備えられている。
【００３０】
ＥＪ制御基板９は、エレクトロニックジャーナルメモリー（ＥＪメモリー）１５と、このＥＪメモリー１５を制御するためのエレクトロニックジャーナルメモリー制御用ＣＰＵ（ＥＪメモリー制御用ＣＰＵ）１６と、を備えている。
【００３１】
次に、図２および図３を参照して、フィスカルメモリーユニット１４の内部構成を説明する。
図２は、フィスカルメモリーユニット１４の内部構成を示したブロック図である。
図２に示すように、フィスカルメモリーユニット１４は、同一規格のＮＡＮＤ型フラッシュメモリーにより構成された第１のメモリー１７，第２のメモリー１８と、これら第１のメモリー１７および第２のメモリー１８を制御するためのメモリー制御部１９と、メモリー制御部１９に接続されたバッファー２０とを備えている。また、フィスカルメモリーユニット１４には、フィスカル制御基板７に接続するためのコネクター２１が備えられており、メモリー制御部１９はシリアル信号線５０を介して、バッファー２０はシステムデータバス５１を介して、コネクター２１とそれぞれ接続されている。
【００３２】
一方、第１のメモリー１７，第２のメモリー１８は、内部フィスカル情報バス５２を介してメモリー制御部１９及びバッファー２０に接続されており、コネクター２１には直接接続されていない。このため、第１のメモリー１７，第２のメモリー１８の内容をフィスカル制御基板７側へ読み出すときには、メモリー制御部１９は、バッファー２０を有効にしてシステムデータバス５１と内部フィスカル情報バス５２とを接続するようになっている。
【００３３】
すなわち、メモリー制御部１９は、第１のメモリー１７，第２のメモリー１８に対するＣＳ（Ｃｈｉｐ  Ｓｅｌｅｃｔ）信号とＲ／Ｂ（Ｒｅａｄｙ／Ｂｕｓｙ）信号のみを、フィスカルメモリーユニット１４の外部から独立して管理している。なお、ＣＳ信号はメモリーを選択する信号、Ｒｅａｄｙ信号はリード／ライトが可能であることを示す信号、Ｂｕｓｙ信号はメモリーへのリードアクセスまたはライトアクセスに応じてフィスカル情報のリード／ライト動作中であることを示す信号である。メモリー制御部１９は、上記ＣＳ信号とＲ／Ｂ信号により、第１のメモリー１７，第２のメモリー１８へのフィスカル情報の書き込み及び読み出しを独自に制御している。
【００３４】
なお、本実施の形態においては、後述するように、フィスカル制御用ＣＰＵ１０から書き込み指示があった場合、メモリー制御部１９は、第１のメモリー１７のフィスカル情報の記録量が所定値に達した場合以外は、第１のメモリー１７，第２のメモリー１８に対して同一の内容を書き込む、すなわち、第１のメモリー１７に記録した内容と同一内容をミラーリングにより第２のメモリー１８にも書きこむことにより、バックアップをとるようになっている。また、メモリー制御部１９は、第１のメモリー１７，第２のメモリー１８のうちの１つの故障を検出した場合には、故障したことをフィスカル制御用ＣＰＵ１０へ通知する。これに基づき、フィスカル制御用ＣＰＵ１０は、ユーザーへメモリーの故障を報知し、フィスカルメモリーユニット１４が交換されるまでは、故障していない方のメモリーからフィスカル情報の読み出しを行う（例えば故障したメモリーが第１のメモリー１７の場合には、第２のメモリー１８からフィスカル情報の読み出しを行う）。
【００３５】
図３は、第１のメモリー１７および第２のメモリー１８のフィスカル情報保存領域の構成を説明する模式図である。また、第１のメモリー１７，第２のメモリー１８内部は、図３の（Ａ）に示すように、５１２バイトの１セクター毎に１６バイトのエラー訂正コード用のスペアエリアを備えるとともに、４セクターを１ページとして、６４ページを１ブロックとした構成となっている。そして、第１のメモリー１７，第２のメモリー１８のフィスカル情報保存領域は、それぞれ４０９６ブロックで構成される。
【００３６】
メモリー制御部１９は、第１のメモリー１７，第２のメモリー１８に対して、セクター単位で書き込みを実施する場合、例えば図３の（Ｂ）に示す１セクター毎に、１セクター分のエラー訂正コード（ＥＣＣ）を１６バイトのスペアエリアに書き込む。セクターの内容が真値か否かは、エラー訂正コードとの比較により確認され、この確認の結果、セクター内のメモリーセルが異常と判断されたときは、当該セクターを不良セクターとする。
【００３７】
なお、この場合、第１のメモリー１７，第２のメモリー１８内のエラー訂正コードの読み取り誤りを回避するために、メモリー制御部１９の外部にシリアルフラッシュメモリーを追加・接続して、エラー訂正コードを保存しておき、再度セクターの内容が真値か否かを確認するようにしてもよい
【００３８】
次に、図４および図５を参照して、本発明の実施形態に係るメモリー管理方法を説明する。図４は、本実施形態のメモリー管理方法におけるメモリー制御部１９の動作を示す図である。
図中に示すように、ホストコンピューター２からインターフェース基板１３を介して販売取引に関するフィスカル情報がフィスカル制御用ＣＰＵ１０に送信されると、フィスカル制御用ＣＰＵ１０は、これを書き込み命令とともにフィスカルメモリーユニット１４のメモリー制御部１９に対して転送する。この場合、メモリー制御部１９は、フィスカル情報を受信したと判断し（ステップＳ１：ＹＥＳ）、ＣＳ信号とＲ／Ｂ信号を制御して、第１のメモリー１７の各ブロックに順次フィスカル情報を書き込む。この場合、図５（Ａ）に模式的に示すように、第２のメモリー１８の対応する各ブロックに対しても、第１のメモリー１７に書き込まれたフィスカル情報と同一のフィスカル情報が記録される。（ステップＳ２）。
【００３９】
次に、メモリー制御部１９は、ホストコンピューター２から送信されたフィスカル情報が全て第１のメモリー１７に書き込まれたか否かを判断する（ステップＳ３）。すべてのフィスカル情報が第１のメモリー１７に書き込まれたと判断された場合（ステップＳ３：Ｙｅｓ）には、ステップＳ１に戻り、以降の処理を繰り返す。また、すべてのフィスカル情報が第１のメモリー１７に書き込まれていないと判断されたとき（ステップＳ３：Ｎｏ）には、メモリー制御部１９は、第１のメモリー１７の最後のブロック（４０９６ブロック）にまでフィスカル情報が書き込まれたか、すなわち、第１のメモリー１７に記録されたフィスカル情報の記録量が第１のメモリー１７の書き込み可能な全容量に達したか否かを判定する（ステップＳ４）。
【００４０】
フィスカル情報の記録量が第１のメモリー１７の全容量に達していないと判断された場合には（ステップＳ４：Ｎｏ）、ステップＳ２に戻り以降の処理を続ける。また、フィスカル情報の記録量が、第１のメモリー１７の全容量に達したと判断された場合には（ステップＳ４：ＹＥＳ）は、メモリー制御部１９は、第１のメモリー１７に記録されたフィスカル情報の全部を消去する（ステップＳ５）。この場合、第２のメモリー１８に、第１のメモリー１７に記録された情報と同一のフィスカル情報を記録するようにしているので、それまでに記録されたフィスカル情報は、第２のメモリー１８のみに保存されることとなる。メモリー制御部１９は、ＣＳ信号とＲ／Ｂ信号を制御して、第２のメモリー１８への書き込みを禁止するとともに、残りのフィスカル情報を第１のメモリー１７のみに書き込む（ステップＳ６）。
【００４１】
上記残りのフィスカル情報の書き込みが終了した後（ステップＳ７がＹＥＳになった後）、メモリー制御部１９は、第２のメモリー１８への書き込み禁止の設定を固定し、次回からは、第１のメモリー１７のみにフィスカル情報を書き込むように設定する（ステップＳ８）。
【００４２】
次に、ホストコンピューター２からインターフェース基板１３を介して販売取引に関するフィスカル情報がフィスカル制御用ＣＰＵ１０に送信され、フィスカル制御用ＣＰＵ１０から書きこみ命令とともに転送された場合、メモリー制御部１９は、フィスカル情報を受信したと判断し（ステップＳ９：ＹＥＳ）ＣＳ信号とＲ／Ｂ信号を制御して、図５（Ｂ）に示すように、第１のメモリー１７にのみフィスカル情報を書き込む（ステップＳ１０）。
【００４３】
そして、メモリー制御部１９は、送信された全てのフィスカル情報が第１のメモリー１７に書き込まれたか否かを判断し（ステップＳ１１）、すべて書きこまれた場合には（ステップＳ１１：Ｙｅｓ）、ステップＳ９に戻り以降の処理を繰り返す。また、送信されたすべてのフィスカル情報が第１のメモリー１７に書き込まれていないと判断した場合には（ステップＳ１１：Ｎｏ）、メモリー制御部１９は、第１のメモリー１７の記録容量の残量がなくなったか否か、すなわち第１のメモリー１７の４０９６ブロックまでフィスカル情報の記録が行われたか否かを判定する（ステップＳ１２）。第１のメモリー１７の残量があると判断した場合には（ステップＳ１２：Ｎｏ）ステップＳ１０に戻り以降の処理を繰り返す。一方、第１のメモリー１７の残量がないと判断した場合には（ステップＳ１２：Ｙｅｓ）、メモリー制御部１９は、第１のメモリー１７の残り容量（フィスカルメモリーユニット全体の残り容量）が無くなったことをフィスカル制御用ＣＰＵ１０へ通知する（ステップＳ１３）。これによりフィスカル制御用ＣＰＵ１０は所定の手段によりユーザーに対してフィスカル情報の記録残量がなくなったことを報知する。なお、このような第１のメモリー１７の残量の有無の判断は、第１のメモリー１７の記録容量の残量が０に近い所定残量（例えば１セクター以下）に達した段階で行うようにしてもよい。
【００４４】
以上説明したように、本実施の形態によれば、フィスカル情報の記録量が所定値（第１のメモリー１７の記録可能容量）に達しない場合は、第１のメモリー１７および第２のメモリー１８に同一のフィスカル情報が記録されているので、フィスカル情報の冗長性が確保できる。一方、フィスカル情報の記録量が所定値に達した場合は、第１のメモリー１７のフィスカル情報を消去して新たにフィスカル情報保存領域を確保することができる。この場合、第１および第２のメモリー１７，１８が同時に故障する確率は小さいと考えられるので、不具合発生の可能性を最小限に抑制しつつ、従来と比較してフィスカル情報保存領域を拡大することができる。これにより、信頼性を確保しつつ、従来に比較して冗長性確保のためのコストを低減したフィスカルプリンター１を実現することができる。
【００４５】
また、第１および第２のメモリー１７，１８のいずれかが故障したときに、記録したフィスカル情報を故障していない方のメモリーから読み出すようにしたため、故障時のシステムの復旧が容易であり、より信頼性の高いシステムを実現することができる。
【００４６】
さらに、第１のメモリー１７に記録されたフィスカル情報が消去された場合には、第１のメモリー１７に対するフィスカル情報の書き込みのみを許容し、第２のメモリー１８に対するフィスカル情報の書き込みを禁止するようにしたため、第２のメモリー１８に確実にフィスカル情報の記録を残すことができ、より高度の信頼性を確保することができる。
【００４７】
さらに、第１のメモリー１７と第２のメモリー１８とに、同一規格のメモリーを使用するようにしたため、コストダウンを図ることができるだけでなく、フィスカル情報をミラーリングする際のシステムとしての運用を容易化することができ、システムの設定が容易となる。
【００４８】
また、このように、第１のメモリー１７と第２のメモリー１８とで同一規格のメモリーを使用する場合、第１のメモリー１７の全記録容量をすべて第２のメモリー１８にミラーリングすることができ、フィスカル情報の記録容量を最大限確保することができる。
【００４９】
さらに、上述のような構成を採用することにより、ＮＡＮＤ型フラッシュメモリーの書き込み・消去による劣化に確実に対処することが可能となる。これにより、記憶したフィスカル情報の破損やメモリーの故障に対する安全性が確保できると共に、冗長性確保のためのコストを低減できる。
【００５０】
以上、実施形態に基づいて本発明に係るメモリー管理方法について説明したが、上記実施形態は本発明の理解を容易にするためのものであって、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく変更・改良され得ると共に、本発明にはその等価物が含まれる事は勿論である。
【００５１】
例えば、上記実施形態では、フィスカルメモリーユニット内のメモリー数は２であるが（第１のメモリー１７，第２のメモリー１８）、フィスカルメモリーユニット内のメモリー数は２に限定するものではなく、３以上の複数のメモリーを備える構成であってもよい。
【００５２】
また、上記第１のメモリー１７，第２のメモリー１８は、それぞれ独立した半導体チップとして構成されたものに限定するものではなく、例えば１つの半導体チップ上に、２つの（或いは３つ以上の）メモリーブロックに分割して使用する構成とし、これらのメモリーブロックを第１のメモリー１７，第２のメモリー１８としてもよい。
【００５３】
また、上記第１のメモリー１７，第２のメモリー１８は、ＮＡＮＤ型フラッシュメモリー以外のフラッシュメモリー、ＥＥＰＲＯＭなどの不揮発性メモリーであってもよい。
【００５４】
また、上記第１のメモリー１７，第２のメモリー１８のフィスカル情報保存領域の構成は一例を示したものであり、１セクターのバイト数、ブロック数などを限定するものではない。
【００５５】
また、上記実施形態では、フィスカルメモリー基板８におけるフィスカルメモリーユニット１４に対するメモリー管理方法について述べたが、同様のメモリー管理方法を、ＥＪ制御基板９におけるＥＪメモリー１５に対して適用するようにしてもよい。この場合、ＥＪメモリー１５を複数のメモリーを備えた構成とし、フィスカル制御用ＣＰＵ１０からＥＪメモリー制御用ＣＰＵ１６に対して売り上げ情報の書き込み命令が送信されるごとに、売り上げ情報をミラーリングして複数のメモリーに格納し、少なくとも一つのメモリーの記録量が所定値に達した場合に、そのメモリーの記録内容を消去するとともに、当該メモリーに対して売り上げ情報の記録を新たに継続するようにする。
【００５６】
また、この他にも、本発明の趣旨を逸脱しない範囲内で他の構成を採用するようにしてもよく、また、上記したような変形例を適宜選択的に組み合わせて用いるようにしてもよいのはいうまでもない。
【符号の説明】
【００５７】
１：フィスカルプリンター、２：ホストコンピューター、３：印刷制御基板、４：フィスカル制御モジュール、５：印刷制御用ＣＰＵ、６：印刷制御用ＲＯＭ、７：フィスカル制御基板、８：フィスカルメモリー基板、９：エレクトロニックジャーナル制御基板（ＥＪ制御基板）、１０：フィスカル制御用ＣＰＵ、１１：監視用ＣＰＵ、１２：インターフェース用ＣＰＵ、１３：インターフェース基板、１４：フィスカルメモリーユニット、１５：エレクトロニックジャーナルメモリー（ＥＪメモリー）、１６：エレクトロニックジャーナルメモリー制御用ＣＰＵ（ＥＪメモリー制御用ＣＰＵ）、１７：第１のメモリー、１８：第２のメモリー、１９：メモリー制御部、２０：バッファー、２１：コネクター、５０：シリアル信号線、５１：システムデータバス、５２：内部フィスカル情報バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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