(57)【要約】【課題】負に帯電した電荷層を有する背面照射型の半導体イメージセンサー装置を提供する。【解決手段】負に帯電した層を有する半導体イメージセンサー装置は、ｐ型領域を有する半導体基板と、半導体基板の正面と相隣するｐ型領域中に位置する複数の放射感知領域、および、放射感知領域と相隣するｐ型領域に近い負に帯電した層を含む。負に帯電した層は、酸素を豊富に含んだ酸化ケイ素、高誘電率の金属酸化物、または、窒化ケイ素である。負に帯電した層は、シャロートレンチアイソレーション中のライナー、トランジスタゲートの側壁スペーサまたはオフセットスペーサ、サリサイドブロック層、サリサイドブロック層下のバッファ層、背面層、または、それらの組み合わせである。【選択図】図２
2013229606.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型ドーパントを含むｐ型領域を有する半導体基板と、
前記半導体基板の正面と隣接する前記ｐ型領域中に位置する複数の放射感知領域、および、
複数の前記放射感知領域と隣接する前記ｐ型領域に近い負に帯電した層、
を含み、
前記負に帯電した層の総負電荷量は1E10/cm2より大きいことを特徴とする
半導体イメージセンサー装置。
【請求項２】
前記負に帯電した層は、酸素を豊富に含んだ酸化ケイ素、高誘電率の金属酸化物、または、窒化ケイ素を含む群から選択された材料からなることを特徴とする請求項１に記載の半導体イメージセンサー装置。
【請求項３】
前記負に帯電した層は、前記放射感知領域の間に位置するシャロートレンチアイソレーション中のライナーと、前記半導体基板の前記ｐ型領域上のトランジスタゲートの側壁スペーサと、前記半導体基板の前記ｐ型領域とサリサイドブロック層の間のバッファ層と、トランジスタゲートスペーサ上のオフセットスペーサ、または、前記半導体基板の背面上の背面層、
であることを特徴とする請求項１に記載の半導体イメージセンサー装置。
【請求項４】
前記負に帯電した層の総負電荷量は50E10/cm2であることを特徴とする請求項１に記載の半導体イメージセンサー装置。
【請求項５】
前面と背面を有する基板を提供する工程と、
光感受領域を前記基板の前記前面中に形成する工程と、
負に帯電した層を前記基板の前記前面上に形成する工程、および
アニール工程を前記基板上で実行する工程と、
を含み、
前記アニール工程後の前記負に帯電した層の総負電荷量が1E10/cm2より大きいことを特徴とする半導体イメージセンサー装置の製造方法。
【請求項６】
前記負に帯電した層を形成する工程は、低温プラズマ輔助ラジカル酸化工程により、酸素を豊富に含んだ酸化ケイ素を蒸着する工程と、原子層堆積工程により、高誘電率の金属酸化物を蒸着する工程、または、プラズマ輔助窒化工程により、窒化ケイ素を蒸着する工程、
を含むことを特徴とする請求項５に記載の半導体イメージセンサー装置の製造方法。
【請求項７】
前記負に帯電した層は、酸素を豊富に含んだ酸化ケイ素、高誘電率の金属酸化物、または、窒化ケイ素を含む群から選択された材料からなることを特徴とする請求項５に記載の半導体イメージセンサー装置の製造方法。
【請求項８】
前記背面から前記基板を薄くする工程、および、
別の負に帯電した層を、薄くなった前記基板の前記背面上に蒸着する工程、
を含むことを特徴とする請求項５に記載の半導体イメージセンサー装置の製造方法。
【請求項９】
前面と背面を有する基板を提供する工程と、
光感受領域を前記基板の前記前面中に形成する工程と、
前記背面から前記基板を薄くする工程、および、
負に帯電した層を、薄くなった前記基板の前記背面上に形成する工程と、
を含み、
前記負に帯電した層の総負電荷量は1E10/cm2より大きいことを特徴とする半導体イメージセンサー装置の製造方法。
【請求項１０】
前記負に帯電した層は、酸素を豊富に含んだ酸化ケイ素、高誘電率の金属酸化物、および、窒化ケイ素を含む群から選択された材料からなることを特徴とする請求項９に記載の半導体イメージセンサー装置の製造方法。
【請求項１１】
前記負に帯電した層を形成する工程は、低温プラズマ輔助ラジカル酸化工程、原子層堆積工程、または、プラズマ輔助窒化工程を含むことを特徴とする請求項９に記載の半導体イメージセンサー装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体材料とプロセスに関するものであって、特に、ＣＭＯＳイメージセンサーに用いる材料とプロセスに関するものである。
【背景技術】
【０００２】
集積回路(ＩＣ)技術は絶え間なく改善されている。たとえば、装置の大きさを縮小して、製作コストを抑制し、装置の集積密度を増加し、高速化し、パフォーマンスを向上させている。
【０００３】
大きさを小さくすることで得られる長所により、直接、ＩＣ装置を改善することができる。ＩＣ装置の一つはイメージセンサー装置で、画素アレイ(またはグリッド)を有して、光を検出すると共に、検出された光線の強度(輝度)を記録する。画素アレイは、電荷を累積することで光に反応し、たとえば、光強度が強くなると、電荷も高くなる。累積された電荷が用いられ（たとえば、その他の回路により）、デジタルカメラ等の適当なアプリケーションに必要な色と輝度を提供する。イメージセンサー装置の一つは背面照射型(ＢＳＩ：backside illuminated image sensor)イメージセンサーである。
【０００４】
ＢＳＩイメージセンサー装置は、基板の背面に照射する光線の量を感知するのに使用される（且つ、基板は、ＢＳＩイメージセンサー装置のイメージ感知回路を支持する）。画素グリッドは基板正面に位置し、基板の厚さは十分に薄く、基板背面に照射する光は画素グリッドに到達することができる。表面照射型(ＦＳＩ：front-side illuminated image sensor)イメージセンサー装置と比較すると、ＢＳＩイメージセンサー装置は、高い充填因子と低い相殺的干渉を有する。デバイススケーリングのため、ＢＳＩ技術は、ＢＳＩイメージセンサー装置のイメージ品質をさらに改善する。現有のＢＳＩイメージセンサー装置とその形成方法は本来の目的に適合しているが、デバイススケーリングが縮小し続ける状況下で、現有の技術は十分に満足できるものではない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、負に帯電した電荷層を有する背面照射型の半導体イメージセンサー装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の負に帯電した層を有する半導体イメージセンサー装置は、ｐ型領域を有する半導体基板と、半導体基板の正面と相隣するｐ型領域中に位置する複数の放射感知領域、および、放射感知領域と相隣するｐ型領域に近い負に帯電した層、を含む。負に帯電した層は、酸素を豊富に含んだ酸化ケイ素、高誘電率の金属酸化物、または、窒化ケイ素である。負に帯電した層は、シャロートレンチアイソレーション中のライナー、トランジスタゲートの側壁スペーサまたはオフセットスペーサ、サリサイドブロック層、サリサイドブロック層下のバッファ層、背面層、または、それらの組み合わせである。
【発明の効果】
【０００７】
本発明により、イメージセンサーの設計が改善されて、漏電電流を最小化すると共に、構造整合性に優れ、且つ、製造が容易な半導体イメージセンサを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の各種態様による半導体イメージセンサー装置の上面図である。
【図２】本発明の各種態様による半導体イメージセンサー装置を含む集積回路装置の断面図である。
【図３】本発明の各種態様による半導体イメージセンサー装置をむ集積回路装置の製作方法のフローチャートである。
【図４】本発明の各種態様による負に帯電した層と従来のシャロートレンチアイソレーション(ＳＴＩ：shallow trench isolations)のライナー酸化物となる酸化ケイ素の総電荷比較図である。
【発明を実施するための形態】
【０００９】
以下の開示は、多種の異なる実施例または態様を提供し、本発明の異なる特徴にかかる実施例を示すものである。以下に示す素子と配置の特定の例に基づき、本発明について詳述する。これらは、もちろん、単なる例に過ぎず、本発明を限定するものではない。
【００１０】
たとえば、第一構造を第二構造上に形成するという記述は、両者が直接接触する、または、両者の間に、その他の構造を有し、直接接触していない状況を含む。
【００１１】
このほか、空間性の相対用語、たとえば、「真下」、「その下」、「下方」、「上方」、「上部」等の用語は、ある素子と別の素子の図中での相対関係を簡潔にするものである。空間性の相対用語は、使用する装置の異なる配向または操作を含むことを意味し、図示される方向に限定されない。たとえば、図中の装置が反転する場合、元のある素子が別の素子の下方に位置するという記述は、ある素子が別の素子に位置することである。これにより、「下方」は「上方」と「下方」として定義することができる。よって、素子は、９０度またはその他の角度に回転することができ、よって、方向性の用語は、図中の方向を示すためのものである。
【００１２】
本発明の各種態様によると、負に帯電した層は、イメージセンサー中の放射感知領域周辺で用いられる。装置形成期間中または形成後（たとえば、加熱炉アニールの前または後）、負に帯電した層の全体の負電荷は、従来の誘電膜の全体の負電荷より大きい。負電荷は、負に帯電した層の界面の正孔蓄積を増加すると共に、放射感知領域周辺の負に帯電した層と基板のｐ型領域の間の界面中または近くに、空乏領域を形成する。空乏領域は、暗電流および／または白色画素等の問題を減少することができる。イメージセンサーに入射する光線がない時、イメージセンサーを流れる電流はいわゆる暗電流である。過量の漏電電流は、画素に異常に高い信号を生成させ、これがいわゆる白色画素である。
【００１３】
多くの具体例において、放射感知領域は光検出器である。負に帯電した層は、一つまたは複数の誘電膜の代わりに、光検出器周辺に位置する。ある実施例において、負に帯電した層は、シャロートレンチアイソレーション(ＳＴＩ)構造中のライナー酸化物を代替する。ある実施例において、負に帯電した層は側壁スペーサである。ある実施例において、負に帯電した層は、サリサイドブロック層、または、サリサイドブロック層と半導体基板のｐ型領域の間のバッファ層である。ある実施例において、負に帯電した層は、光検出器上に位置するひとつまたは複数のトランジスタゲートのゲートオフセットスペーサとして用いられる。負に帯電した層は、また、半導体基板の背面上の背面層となることができる。
【００１４】
負に帯電した層は、酸素を豊富に含んだ酸化ケイ素、高誘電率の金属酸化物、または、窒化物材料である。一つまたは複数の実施例において、酸素を豊富に含んだ酸化ケイ素は、高度希釈のプラズマ中の誘導結合型プラズマ化学気相蒸着(ＩＣＰＥＣＶＤ：inductively-coupled plasma-enchanced chemical vapor deposition)、低温プラズマ輔助ラジカル酸化、遠隔生成またはマイクロウェーブプラズマにより形成される。二酸化ケイ素を熱成長する正電荷と比較すると、負に帯電した層中の酸化物の正味の電荷は負値であると共に、層の厚さと関数関係を有する。各種実施例中、中性酸素ラジカル、酸素イオン、および、電子を含むプラズマ種によるケイ素表面の酸化のため、負電荷が生成される。プラズマ酸化が主要因である工程条件下で、正味の電荷は負値である。このような工程条件は、低蒸着速度と薄い蒸着層を含む。その結果、ケイ素表面のプラズマ酸化により形成されるSiO2層は、過剰な酸素を含み、累積した負電荷は、約5E9/cm2から1E13/cm2の間、または、約1E10/cm2より大きい。つまり、その総電荷量(Qtot)は-5E9/cm2から-1E13/cm2の間、または、約-1E10/cm2より小さい。
【００１５】
一つまたは複数の実施例において、負に帯電した層は、高誘電率の金属酸化物、たとえば、酸化アルミニウム、酸化マグネシウム、酸化カルシウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化タンタル、酸化ストロンチウム、酸化チタン、酸化ランタン、酸化バリウム、または、現有の半導体蒸着技術を用いて、高誘電率膜を形成することができるその他の金属酸化物である。高誘電率の金属酸化物の蒸着方法は、化学気相蒸着 (ＣＶＤ:chemical vapor deposition)技術または物理気相蒸着(ＰＶＤ:physical vapor deposition)技術である。ＣＶＤ工程は、ＩＣＰＥＣＶＤ、減圧ＣＶＤ(ＬＰＣＶＤ:low pressure chemical vapor deposition)を含むプラズマＣＶＤ (ＰＥＣＶＤ:plasma enchanced chemical vapor deposition)、または、プラズマを含むまたは含まない原子層堆積(ＡＬＤ:atomic layer deposition)である。流速と電力パラメータを含む処理パラメータを変更すると共に、薄膜蒸着後に薄膜を処理することにより、負電荷を増加する。生成された高誘電率の金属酸化物膜は、酸素を豊富に含む組成、たとえば、負電荷の格子間酸素原子および／または懸垂/破損金属酸化物ボンドを有し、且つ、両者は、負電荷累積を生じる。負電荷累積は、約5E9/cm2から1E14/cm2の間、または、約1E10/cm2より大きい。つまり、上述の層状物の総電荷量(Qtot)は、-5E9/cm2から-1E14/cm2の間、または、約-1E10/cm2より小さい。
【００１６】
その他の実施例において、負に帯電した層は、窒化ケイ素または窒化物誘電材料である。窒化物材料は、窒素に富んだ窒化ケイ素またはその他の窒素に富んだ誘電膜、たとえば、窒化タンタル、窒化チタン、窒化ハフニウム、窒化アルミニウム、窒化マグネシウム、または現有の半導体蒸着技術で形成できるその他の金属窒化物である。窒化物材料の蒸着方法は、ＣＶＤ技術またはＰＶＤ技術である。ＣＶＤ工程は、ＩＣＰＥＣＶＤ、ＬＰＣＶＤ等のＰＥＣＶＤ、または、プラズマを含むまたは含まないＡＬＤである。ある実施例において、負に帯電した層はプラズマ窒化材料である。非プラズマ蒸着技術が用いられる場合、プラズマコーティング窒素イオンを用いることにより、後処理の膜蒸着中または蒸着後に、プラズマ窒化現象が発生する。プラズマ窒化が形成する窒素に富んだ膜は、負電荷を累積することができる。ある実施例において、アンモニアを用いた熱またはプラズマ処理により負電荷を増加することができる。累積した負電荷は約1E9/cm2から約1E13/cm2の間、または、約5E9/cm2より大きい。つまり、負に帯電した層の総電荷量(Qtot)は約-1E9/cm2から約-1E13/cm2の間、または、約-5E9/cm2より小さい。
【００１７】
図１と図２は、各種負に帯電した層を有する背面照射型(ＢＳＩ)ＣＭＯＳイメージセンサー(ＣＩＳ:CMOS image sensor)装置を説明する図である。図１は、本発明の各種態様による半導体イメージセンサー装置１００の上面図である。この実施例において、半導体イメージセンサー装置は背面照射型(ＢＳＩ)の半導体イメージセンサー装置である。半導体イメージセンサー装置１００は、画素１１０のアレイを含む。各画素１１０は行(たとえばC1からCx)と列(たとえばR1からRy)に排列される。「画素」というのは、包含將電磁波放射を電子信号に転換する構造を含むユニットセルのことである。上述の構造は、光検出器と各種半導体装置等の各種回路である。画素１１０は、フォトダイオード、相補型ＭＯＳ(ＣＭＯＳ)イメージセンサー、電荷結合素子(ＣＣＤ)センサー、アクティブセンサー、パッシブセンサー、その他のセンサー、または、将来開発されるイメージセンサー装置を含む。画素１１０は、各種センサータイプを有するように設計される。たとえば、一組の画素１１０はＣＭＯＳイメージセンサーで、もう一組の画素１１０はパッシブセンサーである。このほか、画素１１０は、カラーイメージセンサーおよび／または単色イメージセンサーを含む。一実施例において、各画素１１０は、アクティブ画素センサー、たとえば、ＣＭＯＳイメージセンサーである。この実施例において、各画素１１０は、フォトゲート型の光検出器を含んで、光(放射)の強度や輝度を記録する。各画素１１０は、各種半導体元件、たとえば、各種トランジスタ、たとえば、トランスファートランジスタ、リセットトランジスタ、ソースフォロアートランジスタ、セレクトトランジスタ、その他の適当なトランジスタ、またはそれらの組み合わせを含む。追加回路、入力端、および／または出力端は画素アレイに結合されて、画素１１０に必要な操作環境と外部接続を提供する。たとえば、画素アレイは、読み出し回路および／または制御回路に結合される。説明を簡潔にするため、本発明は、単一画素を含むイメージセンサー装置だけを説明しているが、この画素は、アレイ方式で、図１中の半導体イメージセンサー装置１００に形成される。
【００１８】
図２は、本発明の各種態様による集積回路装置２００の断面図である。この実施例において、集積回路装置２００は、背面照射型(ＢＳＩ)イメージセンサー装置を含む。集積回路装置２００は、集積回路(IC)チップ、システムオンチップ(SoC)、または上述の部分である。集積回路装置２００は、各種のパッシブおよびアクティブマイクロ電子部品、たとえば、レジスタ、キャパシタ、インダクタ、ダイオード、金属酸化膜半導体電界効果トランジスタ(MOSFET)、CMOSトランジスタ、バイポーラトランジスタ(BJT)、横型MOS (LDMOS)トランジスタ、ハイパワーMOSトランジスタ、フィン型電界効果トランジスタ(FinFET)、その他の適当な素子、またはそれらの組み合わせを含む。図２は、本発明の概念を分かりやすくするため簡潔にされている。追加構造を集積回路装置中に追加してもよく、集積回路装置２００のその他の実施例は、以下の構造を省略したり、置換したりできる。
【００１９】
図２において、集積回路装置２００は、前面２０４と背面２０６を有する基板２０２を含む。この実施例において、基板２０２は、シリコン等の半導体基板である。別の実施例において、基板２０２は、その他の半導体元素、たとえば、ゲルマニウムおよび／またはダイヤモンド；半導体化合物、たとえば、炭化ケイ素、ガリウム砒素、ガリウムリン、リン化インジウム、ヒ化インジウム、および／またはアンチモン化インジウム；半導体合金、たとえば、シリコンゲルマニウム（SiGe）合金、ガリウム砒素リン（GaAsP）、ヒ化アルミニウムインジウム（AlInAs）、ヒ化アルミニウムガリウム、ガリウム砒素インジウム（GaInAs）、ガリウムリンインジウム（GaInP）、および／またはガリウム砒素リンインジウム（GaInAsP）；またはそれらの組み合わせを含む。ひとつまたは複数の実施例において、基板２０２は、シリコンオンインシュレーター(SOI)である。基板２０２は、ドープエピ層、勾配半導体層、および／または異なるタイプの別の半導体層上の半導体層(たとえば、シリコンゲルマニウム層上のケイ素層)である。この実施例において、基板２０２はｐ型基板で、ｐ型ドーパントは、ボロン、ガリウム、インジウム、その他の適当なｐ型ドーパント、またはそれらの組み合わせである。この集積回路装置２００は、ｐ型ドープ基板を含むので、ドーピング形態とｐ型ドープ基板は一致する。一つまたは複数の実施例において、基板２０２はｎ型ドープ基板で、ドーピング形態とｎ型ドープ基板は一致する(たとえば、反対の導電性のドーピング形態)。ｎ型ドープ基板的ｎ型ドーパントは、リン、砒素、その他のｎ型ドーパント、またはそれらの組み合わせを含む。一つまたは複数の実施例において、基板のドーピングタイプにかかわらず、基板２０２は、各種ｐ型ドープ領域および／またはｎ型ドープ領域を含む。ドーピングは、各種工程と技術において、たとえば、イオン注入や拡散により実施される。
【００２０】
基板２０２は、隔離構造２４０、たとえば、ロコス(LOCOS)および／またはシャロートレンチアイソレーション(ＳＴＩ)を含み、基板２０２の中または上の各種領域および／または装置を分離(または隔離)する。たとえば、隔離構造２４０は、隣接するセンサー素子２１０を隔離する。この実施例において、隔離構造２４０はＳＴＩである。隔離構造２４０は、絶縁材料周辺の負電荷ライナー２０８を含み、絶縁材料は、酸化ケイ素、窒化ケイ素、オキシ窒化けい素、その他の絶縁材料、またはそれらの組み合わせである。隔離構造２４０の形成方法は、まず、薄層の負電荷ライナー２０８を蒸着または形成し、その後、適当なプロセスで、絶縁材料を蒸着する。一実施例において、ＳＴＩの形成方法は、フォトリソグラフィ、基板中のトレンチをエッチング(たとえば、ドライエッチング、ウェットエッチング、またはそれらの組み合わせ)、トレンチ中に負電荷ライナー２０８を形成、および、トレンチに、ひとつまたは複数の誘電材料を充填する工程(たとえば、ＣＶＤ工程)を含む。ある実施例において、充填されたトレンチは、たとえば、熱酸化層（図示しない）等の追加層を、絶縁材料と負電荷ライナー２０８の間に設置してもよい。ＳＴＩの形成方法は、さらに、化学機械研磨(ＣＭＰ:chemical mechanical polishing)工程を含み、ＳＴＩをエッチバックおよび平坦化する。
【００２１】
前述のように、集積回路装置２００は、センサー素子(または、センサー画素)２１０を含む。センサー素子は、入射放射線２１２の強度(輝度)を検出し、放射線２１２は、基板２０２の背面２０６から入射する。入射放射線は可視光である。別の実施例において、放射線２１２は、赤外線(IR)、紫外線(UV)、Ｘ線、マイクロウェーブ、その他の適当な放射タイプ、またはそれらの組み合わせである。センサー素子２１０は特定光波長、たとえば、赤色光、緑色光または青色波長に対応する。つまり、センサー素子２１０は、特定光波長の強度(輝度)を検出する。この実施例において、センサー素子２１０は、画素アレイ中に含まれる画素で、図１中の画素アレイを参照する。この実施例において、センサー素子２１０は光検出器、たとえば、光感受性領域２１４とピン層２１６を含むフォトダイオードである。光感受性領域２１４はドープ領域で、基板２０２中に形成されるｎ型および／またはｐ型ドーパントを有し、且つ、ドーパントは、基板２０２の前面２０４に沿って形成される。この実施例において、光感受性領域２１４はｎ型ドープ領域である。光感受性領域２１４の形成方法は、拡散および／またはイオン注入である。ピン層２１６は、基板２０２の前面２０４中に位置するドープ層である。たとえば、この実施例のピン層２１６はｐ型注入層である。
【００２２】
センサー素子２１０は、さらに、各種トランジスタ、たとえば、トランスファーゲート２２０を有するトランスファートランジスタ、リセットゲート２２２を有するリセットトランジスタ、ソースフォロアートランジスタ(図示しない)、セレクトトランジスタ(図示しない)、その他の適当なトランジスタ、またはそれらの組み合わせを含む。光感受性領域２１４と各種トランジスタ(まとめて画素回路と称する)は、センサー素子２１０が、特定光波長の強度を検出できるようにする。追加回路、入力端、および／または出力端は、センサー素子２１０に必要な操作環境および／または外部接続を提供することができる。
【００２３】
画素回路中の各種トランジスタゲート、たとえば、トランスファーゲート２２０とリセットゲート２２２は、基板２０２の前面２０４上に位置する。トランスファーゲート２２０は、基板２０２のソース／ドレイン領域２２４と光感受性領域２１４の間に介入し、チャネルは、ソース／ドレイン領域２２４と光感受性領域２１４の間で定義される。リセットゲート２２２は、基板２０２のソース／ドレイン領域２２４の間に介入され、そのチャネルは、ソース／ドレイン領域２２４の間で定義される。この実施例において、ソース／ドレイン領域２２４は、Ｎ＋ソース／ドレイン拡散領域である。ソース／ドレイン領域２２４は、浮遊拡散領域（floating diffusion region）と称される。トランスファーゲート２２０とリセットゲート２２２は、ゲート誘電層とゲート電極を有するゲートスタックを含む。ゲート誘電層は、誘電材料、たとえば、酸化ケイ素、高誘電率の誘電材料、その他の誘電材料、またはそれらの組み合わせを含む。高誘電率の誘電材料は、HfO２、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、酸化ジルコニウム、酸化アルミニウム、二酸化ハフニウム-アルミナ、その他の高誘電率の誘電材料、またはそれらの組み合わせを含む。ゲート電極は、多結晶シリコンおよび／または金属、たとえば、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、窒化タンタル、ニッケルシリサイド、コバルトシリサイド、窒化チタン、窒化タングステン、チタンアルミニウム、窒化チタンアルミニウム、炭化タンタル窒化物、炭化タンタル、窒化タンタルシリコン、その他の導電材料、またはそれらの組み合わせである。トランスファーゲート２２０とリセットゲート２２２は、ゲートスタックの側壁上に設置されるスペーサ構造を含む。スペーサ構造は、ゲートオフセットスペーサおよび／またはゲート側壁スペーサ(２４４で示される)、および、側壁スペーサ２４６を含む。ゲートオフセットスペーサは、ゲートに近い層状物で、必要に応じて、ゲート側壁スペーサを形成する。一つまたは複数の実施例において、スペーサ構造２４４(たとえば、ゲートオフセットスペーサとゲート側壁スペーサ)は負に帯電した層である。スペーサ構造２４４は異なる酸化物でもよい。側壁スペーサ２４６は、窒化ケイ素、オキシ窒化けい素、その他の適当な材料、またはそれらの組み合わせの多層構造である。トランスファーゲート２２０とリセットゲート２２２は、蒸着、リソグラフィパターン化、エッチング等を含む適当な工程により形成される。
【００２４】
一つまたは複数の実施例において、サリサイドブロック層は、画素回路中の部分のトランジスタとフォトダイオード上に位置し、サリサイドを装置のその他の部分中に形成する半導体工程中、サリサイドブロック層はサリサイド形成を阻止する。ある実施例において、量子効率の減少が生じるので、金属シリサイドは、フォトダイオードを包囲する必要がない。これにより、絶縁材料のサリサイドブロック層２４８が、トランジスタ(たとえば、トランスファーゲート２２０を有するトランスファートランジスタと、リセットゲート２２２を有するリセットトランジスタ)の一部とフォトダイオード上に形成され、遷移金属が、金属シリサイドの形成工程中に、露出したケイ素層に接触するのを回避する。金属は絶縁材料と反応しないので、サリサイドの形成が阻止される。続いて、エッチング工程により、未反応の金属を除去する。サリサイドブロック層２４８は、負に帯電した層であるか、または、バッファ層とするとして、サリサイドブロック層２４８下方に設置された負に帯電した層を有する。ある実施例において、サリサイドブロック層２４８が用いられて、フォトダイオードだけを被覆し、トランジスタゲート(たとえば、リセットゲート２２２とトランスファーゲート２２０)を被覆しない。ある実施例において、サリサイドブロック層２４８は、フォトダイオード付近のトランジスタゲート(たとえば、トランスファーゲート２２０)を被覆するが、リセットゲート２２２を被覆しない。
【００２５】
集積回路装置２００は、更に、基板２０２の前面２０４とセンサー素子２１０上にＭＬＩ（multilayer interconnect） (多層配線)２３０を含む。ＭＬＩ２３０は、ＢＳＩイメージセンサー装置の各種素子、たとえば、センサー素子２１０に結合されて、ＢＳＩイメージセンサー装置の各種素子は操作可能で、入射光(イメージ放射)に適当に反応する。ＭＬＩ２３０は、各種導電構造、たとえば、垂直相互接続および／または水平相互接続を有する。上述の垂直相互接続は、コンタクト２３２および／またはビア２３４を含み、上述の水平相互接続はライン２３６を含む。上述の導電構造２３２、２３４およびライン２３６は、金属等の導電材料を含む。一実施例において、金属は、アルミニウム、アルミニウム/ケイ素/銅合金、チタン、窒化チタン、タングステン、多結晶シリコン、金属シリサイド、またはそれらの組み合わせである。各種導電構造２３２、２３４および２３６は、アルミニウム相互接続と称することができる。アルミニウム相互接続は、ＰＶＤ、ＣＶＤ、またはそれらの組み合わせにより形成される。各種導電構造２３２、２３４および２３６の製作技術は、フォトリソグラフィとエッチング工程を含み、導電材料をパターン化して、垂直と水平接続を形成する。その他の工程が実行されてＭＬＩ２３０を形成し、たとえば、熱アニール工程により金属シリサイドを形成する。多層配線中に用いられる金属シリサイドは、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイド、タンタルシリサイド、チタンシリサイド、プラチナシリサイド、エルビウムシリサイド、パラジウムシリサイド、またはそれらの組み合わせを含む。別の実施例において、各種導電構造２３２、２３４および２３６は、銅多層配線で、それは、銅、銅合金、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、多結晶シリコン、金属シリサイド、またはそれらの組み合わせを含む。銅相互接続は、ＰＶＤ、ＣＶＤ、またはそれらの組み合わせにより形成される。ＭＬＩ２３０は、図示される導電構造２３２、２３４および２３６の数量、材料、および／または尺寸に限定されない。つまり、ＭＬＩ２３０は、集積回路２００の設計要求に基づいて、あらゆる数量、材料および/または尺寸の導電構造を含む。
【００２６】
ＭＬＩ２３０の各種導電構造２３２、２３４および２３６はＩＬＤ(interlayer dielectric) (層間介電)層２４２中に位置する。ＩＬＤ層２４２は、酸化ケイ素、窒化ケイ素、オキシ窒化けい素、TEOS酸化物、リン珪酸ガラス(PSG： phosphosilicate glass)、ほうりん珪酸ガラス(BPSG：borophosphosilicate glass)、フルオロケイ酸塩ガラス(FSG：fluorinated silica glass)、炭素ドープの酸化ケイ素、Black Diamond(登録商標、米国カリフォルニアのサンタクララから購入)、キセロゲル、エアロゲル、アモルファスフッ素化炭素、ペリレン、ベンゾシクロブテン(BCB：benzocyclobutenes)、SiLK (アメリカミシシッピ州ミッドランドのDow Chemical)、ポリイミド、その他の適当な材料、またはそれらの組み合わせを含む。ＩＬＤ層２４２は多層構造である。ＩＬＤ層２４２は、スピンオンコーティング、ＣＶＤ、スパッタリング、または、その他の適当な工程により形成される。一実施例において、ＭＬＩ２３０とＩＬＤ２４２は、ダマシン工程等の集積工程に形成される。上述のダマシン工程はデュアルダマシン工程またはシングルダマシン工程である。
【００２７】
キャリアウェハ２５０は、基板２０２の前面２０４上に設置される。この実施例において、キャリアウェハ２５０はＭＬＩ２３０に接合される。キャリアウェハ２５０はシリコンを含む。別の実施例において、キャリアウェハ２５０は、ガラス等の別の適当な材料を含む。キャリアウェハ２５０は、基板２０２の前面２０４上の各種構造(たとえば、センサー素子２１０)を保護すると共に、基板２０２の背面２０６が工程を実行する時に必要な機械強度と支承を提供する。
【００２８】
背面処理層２６０は、基板２０２の背面２０６中に位置する。ひとつまたは複数の実施例において、背面処理層２６０は負に帯電した層で、注入工程、拡散工程、アニール工程、その他の工程、またはそれらの組み合わせにより形成されるドープ層を含む。ドープ層は、ボロン等のｐ型ドーパントを含み、且つ、P+ドープ層である。ドープ層は、ガリウム、インジウム、その他のｐ型ドーパント、またはそれらの組み合わせ等のその他のｐ型ドーパントを含む。
【００２９】
集積回路装置２００は、更に、基板２０２の背面２０６上に設置されるその他の構造を含む。たとえば、反射防止層２７０、カラーフィルター２９０およびレンズ２９５は、基板２０２の背面２０６上に位置する。この実施例において、反射防止層２７０は、基板２０２の背面２０６とカラーフィルター２９０の間に位置する。反射防止層２７０は、誘電材料、たとえば、窒化ケイ素、オキシ窒化けい素、または、高誘電率の金属酸化物である。
【００３０】
カラーフィルター２９０は、基板２０２の背面２０６上、特に、反射防止層２７０上に位置すると共に、センサー素子２１０の光感受性領域２１４に照準する。カラーフィルター２９０が設置されて、所定波長の光を通過させ、その他の波長の光をろ過する。たとえば、カラーフィルター２９０は、赤色波長、緑色波長、または、青色波長の可視光をセンサー素子２１０にろ過する。カラーフィルター２９０は任意の適当な材料である。一実施例において、カラーフィルター２９０は、ダイベース（または顔料ベース）のポリマーを含み、特定周波数バンド（たとえば、所望の光線波長）をろ過する。別の実施例において、カラーフィルターは、樹脂またはカラー原料顔料を含むその他の有機ベースの材料を含む。
【００３１】
レンズ２９５は基板２０２の背面２０６上、特に、カラーフィルター２９０上に位置すると共に、センサー素子２１０の光感受性領域２１４に照準する。レンズ２９５は、センサー素子２１０およびカラーフィルター２９０と各種位置排列を有して、レンズ２９５が、入射放射線２１２をセンサー素子２１０の光感受性領域２１４上に集める。レンズ２９５は適当な材料で、その形状と大きさは、レンズ材料の屈折率および／またはレンズとセンサー素子２１０の間の距離によって決まる。別の実施例において、カラーフィルター２９０とレンズ２９５の位置は逆で、レンズ２９５は、反射防止層２７０とカラーフィルター２９０の間に設置される。本発明の開示は、レンズ層の間に設置されたカラーフィルター層を有する集積回路装置２００も検討する。
【００３２】
実際の操作において、集積回路装置２００の設計は、基板２０２の背面２０６への入射放射線２１２を受信することができる。レンズ２９５は、入射放射線２１２をカラーフィルター２９０に導き、反射防止層２７０を通過して、基板２０２および対応するセンサー素子２１０、特に、光感受性領域２１４に達する。基板２０２の前面２０４上の各種装置構造(たとえば、ゲート電極)および／または金属構造(たとえば、ＭＬＩ２３０の導電構造２３２、２３４および２３６)は、光線を遮断しないので、カラーフィルター２９０とセンサー素子２１０を経る光線が最大化する。これにより、所定波長の光(たとえば、赤色光、緑色光、または青色光)は、センサー素子２１０の光感受性領域２１４に到達することができる。トランスファートランジスタのトランスファーゲート２２０が「オフ」状態で、且つ、光線に露出する時、センサー素子２１０の光感受性領域２１４は、電子を生成および累積(収集)する。トランスファーゲート２２０が「オン」状態の時、累積された電子(電荷)は、ソース／ドレイン領域(浮遊拡散領域)２２４に転移する。ソースフォロアートランジスタ(図示しない)は、電荷を電圧信号に転換する。ひとつまたは複数の実施例において、電荷を電圧に転換する前、リセットゲート２２２を有するリセットトランジスタをオンにして、ソース／ドレイン領域２２４を所定電圧に設定する。一実施例において、ピン層２１６とドープ層は同じ電位(たとえば、基板２０２の電位)を有して、光感受性領域２１４は、完全に、ピンニング電圧 (VPIN： pinning voltage)まで消耗させる。これにより、センサー素子２１０の電位は、一定値(VPIN)に固定される。
【００３３】
図３は、本発明の各種態様によるイメージセンサー装置を含む集積回路装置の製造方法のフローチャートである。図３において、方法３００は、工程３０１から開始され、前面と背面(または第一表面と第二表面)を有する基板を提供する。基板は、シリコンを含む半導体基板で、且つ、ドープエピ層、勾配半導体層、および／または半導体層上に位置する別の異なる半導体層(たとえば、シリコンゲルマニウム層上のケイ素層)を含む。ある実施例において、基板は、ボロン、ガリウム、インジウム、別の適当なｐ型ドーパント、またはそれらの組み合わせをドープしたｐ型基板である。
【００３４】
工程３０３において、光感受領域を基板の前面中に形成する。光感受領域はフォトダイオード等の光検出器を含む。光感受領域(またはフォト感知領域)は、基板中に形成されるｎ型および／またはｐ型ドーパントを有するドープ領域である。光感受領域は、拡散および／またはイオン注入等の方法により形成される。
【００３５】
工程３０５において、一つまたは複数の負に帯電した層を基板の前面上に形成する。負に帯電した層の形成工程は、光感受領域の形成工程の前か後で、負に帯電した層の位置によって決まる。ある実施例において、負に帯電した層は、フォトダイオード注入より前に形成されるシャロートレンチアイソレーション(ＳＴＩ)ライナーである。トレンチが基板中にエッチングされ、負電荷ライナーをトレンチ中に蒸着して、トレンチの底部と側壁を被覆する。次に、酸化ケイ素をＳＴＩ中に充填する。注入または拡散操作で光感受領域を形成する前、以ＣＭＰ工程により、基板を平坦化する。
【００３６】
一つまたは複数の負に帯電した層の形成工程は、光感受領域の形成の後である。まず、ゲート誘電層を蒸着し、多結晶シリコンを成長させる、または、蒸着ゲートスタックを蒸着してから、一つまたはそれ以上のトランジスタゲートを光感受領域周辺に形成する。エッチング、または、不要な部分を除去することにより、ゲートを形成する。ある実施例において、負に帯電した層の薄膜をゲート上に蒸着して、ゲート周囲のオフセットまたは側壁スペーサとすることができる。オフセットスペーサは、トランジスタを形成する後続のイオン注入および／またはフォトダイオードの注入工程の距離に照準し、この距離とオフセットスペーサは、ゲート側壁からの厚さと等しい。オフセットスペーサ形成後、別の負に帯電した層の薄膜をライナーゲートスペーサに蒸着し、ライナーゲートスペーサは、負に帯電した層上に蒸着された後、エッチングされる。その後、別のイオン注入が実行５されて、ゲートスペーサにて注入される領域に照準する。
【００３７】
ある実施例において、一つまたは複数の負に帯電した層は、サリサイドブロック層下のバッファ層を含む。前述のように、サリサイドブロック層は、フォトダイオード上または周辺の金属ケイ素化を防止するのに用いられる。ある実施例において、負に帯電した層はサリサイドブロック層である。その他の実施例において、まず、負に帯電した層を形成して、バッファ層とし、その後、サリサイドブロック層を蒸着する。
【００３８】
工程３０７において、基板上でアニールを実行して、各種注入ドーパントを活性化する。アニール工程は、不活性環境中で、約800℃より高くなるまで基板を加熱する。ある実施例において、アニール工程は数分起こる。この実施例において、アニール工程は３０分か１時間を超過する。一実施例において、アニール工程の温度は1100℃で２時間起こる。アニール工程は、ひとつまたは複数の負に帯電した層中で累積した負電荷を減少させることができる。各種実施例中、アニール工程後、累積した負電荷が維持される。アニール工程後、累積した負電荷は、約1E10/cm2または約4E11/cm2より大きいか、または、約5E11/cm2である。
【００３９】
図４は、通常、ＳＴＩ中のライナー酸化物として用いられる一種の負に帯電した層と従来の酸化ケイ素の総電荷比較図である。３種のフィルムが準備され、1100℃で２時間、加熱炉アニールにさらされる。サンプル１と２は、酸素を豊富に含んだ酸化ケイ素膜で、その蒸着法は、低温プラズマの酸素ラジカル酸化である。サンプル１と２の蒸着後の総電荷量は-150E10/cm2 (データ点401と402を参照)より大きい。サンプル１の総電荷量はデータ点401で約-200E10/cm2である。加熱炉アニール後、サンプル１とサンプル２の総電荷量は、点線矢印とデータ点411と412に示されるように、さらに正値になり、約-50E10/cm2になる。加熱炉アニールは、懸垂鍵、破壊ボンド、または、酸素漏れの助長を修繕することができ、上述の動作は、どちらも、負に帯電した層に負電荷を損失させる。サンプル３は、一般に、ＳＴＩ構造のライナーとして用いられる酸化ケイ素膜である。サンプル３の蒸着後の総電荷量は50E10/cm2 (データ点403を参照)より大きい。アニール後、サンプル３の総電荷量は、データ点413でわずかに負値になるが、アニール後のサンプル３は、負に帯電した層と比べものにならない。
【００４０】
ドーパント活性化アニールは装置形成に必要なので、負電荷の保持は、基板正面で用いられる負に帯電した層にとって重要である。図４のサンプル１と２に示されるように、アニールプロセスが、負に帯電した層の蒸着前に実行される場合、負に帯電した層中の大きい負電荷量が維持される。よって、ある実施例において、アニール工程後、負に帯電した層を含むサリサイドブロック層を蒸着する。
【００４１】
図３に戻ると、工程３０９で、イメージセンサー装置の形成後、基板を背面から薄くする。相互接続構造とパッシベーション層の形成を含む線過程末端を形成後、イメージセンサー装置が完成する。キャリアウェハを基板に前面に取り付け、その後、基板背面を薄くする。上述の工程は、多重工程、たとえば、研削、研磨およびエッチング(ドライエッチング、ウェットエッチング、またはそれらの組み合わせ)を採用することができる。
【００４２】
工程３１１に置いて、負に帯電した層が薄くなった基板の背面上に形成されて、Ｐ型度ープ層を追加または代替する。背面上の負に帯電した層の厚さは、約10〜約100オングストロームの間で、反射防止層とフォトダイオード(たとえば、センサー素子)の間に位置する。
【００４３】
本発明は、各種方法と装置の実施例を提供する。たとえば、半導体イメージセンサー装置は、ｐ型ドーパントを含むｐ型領域を有する半導体基板と、半導体基板の正面と隣接するｐ型領域中に位置する複数の放射感知領域、および、放射感知領域と隣接するｐ型領域に位置する負に帯電した層、を含む。別の実施例において、半導体イメージセンサー装置の形成方法は、前面と背面を有する基板を提供する工程と、光感受領域を基板の前面中に形成する工程と、負に帯電した層を基板の前面上に形成する工程、および、アニール工程を基板上に実行する工程、を含む。ある実施例において、方法は、さらに、基板を背面から薄くする工程、および、負に帯電した層を薄くなった基板の背面上に蒸着する工程、を含む。負に帯電した層の総負電荷量は約1E10/cm2より大きい。
【００４４】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００４５】
C1、C2、C3、C4、Cx  行
R1、R2、R3、R4、Ry  列
100  半導体イメージセンサー装置
110  画素
200  集積回路装置
202  基板
204  前面
206  背面
208  負電荷ライナー
210  センサー素子
212  入射放射線
214  光感受領域
216  ピン層
220  トランスファーゲート
222  リセットゲート
224  ソース／ドレイン領域
230  MLI
232  コンタクト
234  ビア
236  ライン
240  隔離構造
242  ILD層
244  スペーサ構造
246  側壁スペーサ
248  サリサイドブロック層
250  キャリアウェハ
260  背面処理層
270  反射防止層
290  カラーフィルター
295  レンズ
300  方法
301、303、305、307、309、311  工程
401、402、403、411、412、413  データ点
【図１】
2013229606.tif 000003
【図２】
2013229606.tif 000004
【図３】
2013229606.tif 000005
【図４】
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