(57)【要約】【課題】複数の貫通電極を選択的に利用可能な積層型の半導体装置において、回路動作を安定させる。【解決手段】半導体記憶装置１０は、インターフェースチップＩＦと複数のコアチップＣＣを含む。コアチップＣＣは、インターフェースチップＩＦに積層される。インターフェースチップＩＦとコアチップＣＣは複数の貫通電極ＴＳＶにより接続される。コアチップＣＣに含まれる入力切り替え回路２４０、２３０は、電源投入時における設定処理の前に、コアチップＣＣに含まれる複数の入力信号線と複数の貫通電極ＴＳＶとの接続をいったん遮断し、コアチップＣＣの設定後に、複数の入力信号線と複数の貫通電極ＴＳＶの接続を示す救済情報にしたがって各入力信号線を複数の貫通電極ＴＳＶのいずれかと接続する。【選択図】図１０
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【特許請求の範囲】
【請求項１】
第１の半導体チップと、
前記第１の半導体チップに積層される第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップを接続する複数の貫通電極と、を備え、
前記第２の半導体チップに含まれる第２の設定回路は、
電源投入時における設定処理（Setup）の前に、前記第２の半導体チップに含まれる複数の入力信号線と前記複数の貫通電極との接続をいったん遮断し、
前記第２の半導体チップの設定後に、前記複数の入力信号線と前記複数の貫通電極の接続を示す第２の救済情報にしたがって各入力信号線を前記複数の貫通電極のいずれかと接続することを特徴とする半導体装置。
【請求項２】
前記第２の救済情報は、前記複数の貫通電極とは異なる経路を介して、前記第１の半導体チップから前記第２の半導体チップに供給されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体チップに含まれる第１の設定回路は、前記設定処理の前に、または、前記設定処理中に、前記第１の半導体チップに含まれる複数の出力信号線と前記複数の貫通電極の接続を示す第１の救済情報にしたがって、各出力信号線を前記複数の貫通電極のいずれかと接続することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の半導体チップに含まれる第１の設定回路は、前記複数の入力信号線と前記複数の貫通電極の接続の前に、または、同時に、前記第１の半導体チップに含まれる複数の出力信号線と前記複数の貫通電極の接続を示す第１の救済情報にしたがって、各出力信号線を前記複数の貫通電極のいずれかと接続することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記入力信号線から前記貫通電極へ至る経路には第２のスイッチが間挿され、
前記設定処理に際しては、所定の動作信号により第２のスイッチをオフすることにより、前記入力信号線と前記貫通電極の接続を遮断することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記動作信号は、前記設定処理の開始時に前記第２のスイッチをオフし、開始から所定期間経過後に前記第２のスイッチをオンすることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記動作信号は、前記第２の半導体チップの動作テスト時に、前記第２の半導体チップと前記第１の半導体チップの接続を遮断するために供給される信号であることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１の半導体チップに含まれる出力信号線から貫通電極へ至る経路には第１のスイッチが間挿されており、
前記設定処理に際しては、前記動作信号により前記第２のスイッチに加えて前記第１のスイッチもオフすることにより、前記出力信号線と前記貫通電極を遮断することを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記第１の半導体チップは、それぞれ１番〜ｎ番（ｎは自然数）の番号が割り当てられたｎ個のドライバ回路を含み、
前記第２の半導体チップは、前記１番〜ｎ番のドライバ回路にそれぞれ対応して設けられ、それぞれ１〜ｎ番の番号が割り当てられたｎ個のレシーバ回路を含み、
前記複数の貫通電極には、それぞれ１番〜ｎ＋ｍ番（ｍは自然数）の番号が割り当てられ、
前記第１の設定回路は、ｉ番（ｉは１〜ｎの整数）のドライバ回路の出力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに接続することによって、前記ｎ個のドライバ回路をそれぞれ異なる貫通電極に接続し、
前記第２の半導体チップの第２の設定回路は、ｉ番（ｉは１〜ｎの整数）のレシーバ回路の入力端をｉ番からｉ＋ｍ番の貫通電極のいずれかに接続することによって、前記ｎ個のレシーバ回路をそれぞれ異なる貫通電極に接続することを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記複数の貫通電極のうち、前記第１および第２の半導体チップに接続されない貫通電極は不良のある貫通電極であることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記第１の半導体チップはインターフェースチップであり、前記第２の半導体チップはコアチップであることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、貫通電極によって電気的に接続された複数の半導体チップを含む半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に要求される記憶容量は年々増大している。近年においては、この要求を満たすため複数のメモリチップを積層し、シリコン基板に設けられた貫通電極を介してこれらを電気的に接続する方法が提案されている（特許文献１、２、３参照）。
【０００３】
特に、インターフェース回路などのフロントエンド部が集積されたインターフェースチップと、メモリコアなどのバックエンド部が集積されたコアチップとを積層したタイプの半導体記憶装置においては、メモリコアからパラレルに読み出されたリードデータがシリアル変換されることなくそのままインターフェースチップに供給されることから、多数の貫通電極（多い場合には４０００個程度）が必要となる。しかしながら、貫通電極に１つでも不良が存在すると当該チップ全体が不良となり、しかも、積層後においては全てのチップが不良となってしまう。このため、この種の半導体記憶装置においては、貫通電極の不良によって全体が不良となることを防止するため、予備の貫通電極が設けられることがある。
【０００４】
特許文献２に記載された半導体装置では、複数の貫通電極（例えば８個の貫通電極）からなる群に対して予備の貫通電極が１つ割り当てられる。そして、貫通電極の１つに不良が発生している場合には、この貫通電極の代わりにこの群に割り当てられた予備の貫通電極が用いられ、これによって不良が救済される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１９３２８号公報
【特許文献２】特開２００７−１５８２３７号公報
【特許文献３】特開２０１１−８１８８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のようなインターフェースチップとコアチップを備えた半導体装置においては、不良の貫通電極を救済（リペア）するために、インターフェースチップに保存された救済情報（使用可能な貫通電極を指定するための接続情報）をインターフェースチップの対応回路により各コアチップへ救済情報の転送が電源投入時に実行される。
【０００７】
救済情報転送は、インターフェースチップに保持された救済情報を読み出して行なわれるため、インターフェースチップ自身の対応回路に救済情報が設定されるタイミングとコアチップに救済情報が設定されるタイミングにずれが発生してしまう。このずれにより、コアチップに誤信号が入力され、誤動作が発生してしまう可能性があると本発明者は認識した。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、第１の半導体チップと、第１の半導体チップに積層される第２の半導体チップと、第１の半導体チップと第２の半導体チップを接続する複数の貫通電極と、を備える。第２の半導体チップに含まれる第２の設定回路は、電源投入時における設定処理（初期化処理）の前に、第２の半導体チップに含まれる複数の入力信号線と複数の貫通電極との接続をいったん遮断し、第２の半導体チップの設定（初期設定）後に、複数の入力信号線と複数の貫通電極の接続を示す第２の接続情報にしたがって各入力信号線を複数の貫通電極のいずれかと接続する。
【発明の効果】
【０００９】
本発明によれば、複数の貫通電極を選択的に利用可能な積層型の半導体装置において、コアチップの誤動作を抑制しやすくなる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体記憶装置の構造を説明するための模式的な断面図である。
【図２】図２（ａ）から図２（ｃ）は、いずれもコアチップに設けられたＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【図４】貫通電極を１つ救済可能な場合において不良の貫通電極が存在しないときの回路構成図である。
【図５】貫通電極を１つ救済可能な場合において不良の貫通電極が１つ存在するときの回路構成図である。
【図６】貫通電極を２つ救済可能な場合において不良の貫通電極が２つ存在するときの回路構成図である。
【図７】一般的な半導体記憶装置において、２つの不良貫通電極ＴＳＶを予備の貫通電極ＴＳＶに置換したときの信号経路を詳細に示す図である。
【図８（ａ）】コアチップの設定に失敗する場合の信号経路を詳細に示す図である。
【図８（ｂ）】コアチップの設定に失敗する場合の信号経路を詳細に示す図である。
【図８（ｃ）】コアチップの設定に失敗する場合の信号経路を詳細に示す図である。
【図８（ｄ）】コアチップの設定に失敗する場合の信号経路を詳細に示す図である。
【図８（ｅ）】コアチップの設定に失敗する場合の信号経路を詳細に示す図である。
【図８（ｆ）】コアチップの設定に失敗する場合の信号経路を詳細に示す図である。
【図８（ｇ）】コアチップの設定に失敗する場合のタイムチャートである。
【図９】一般的な設定処理のタイムチャートである。
【図１０】本実施形態における半導体記憶装置において、２つの不良貫通電極ＴＳＶを予備の貫通電極ＴＳＶに置換したときの信号経路を詳細に示す図である。
【図１１】スイッチ回路の回路図である。
【図１２】動作信号を生成する回路の回路図である。
【図１３】本実施形態における設定処理のタイムチャートである。
【図１４】本実施形態において、予備の貫通電極を１つだけ設ける場合の回路構成図である。
【図１５】本実施形態において、予備の貫通電極が１つだけであり、かつ、コアチップＣＣからインターフェースチップＩＦに救済情報が送信される場合の回路構成図である。
【図１６】半導体記憶装置の回路構成を示すブロック図である。
【図１７】テストモード回路の回路図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。
【００１３】
図１に示すように、本実施形態による半導体記憶装置１０は、互いに同一の構造を持つ８枚のコアチップＣＣ０〜ＣＣ７、１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１４】
コアチップＣＣ０〜ＣＣ７は、１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、テスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。
【００１５】
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部又はインターポーザＩＰの裏面ＩＰｂに配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。
【００１６】
インターポーザＩＰは、半導体記憶装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００１７】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＦＣ９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの側面はアンダーフィル９６及び封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００１８】
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００１９】
これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００２０】
さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
【００２１】
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２２】
図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【００２３】
図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって信頼性が高められている。
【００２４】
シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００２５】
次に、貫通電極に不良が発生した場合の救済方法について説明する。以下に説明する救済方法は、上述したいずれのタイプのＴＳＶ１〜ＴＳＶ３に対しても適用可能である。
【００２６】
図４は、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との接続関係を説明するための模式的な回路図であり、貫通電極に不良が存在しない場合を示している。
【００２７】
図４には、一例として、インターフェースチップＩＦから８ビットのデータＤ１〜Ｄ８を各コアチップＣＣ０〜ＣＣ７に供給する部分が示されている。これらデータＤ１〜Ｄ８はインターフェースチップＩＦから同時に出力され、各コアチップＣＣ０〜ＣＣ７にて同時に入力されるべき信号であり、アドレス信号やライトデータなどが該当する。
【００２８】
図４に示すように、インターフェースチップＩＦには各データＤ１〜Ｄ８に対応する８個のドライバ回路１０１〜１０８が設けられ、各コアチップＣＣ０〜ＣＣ７には各データＤ１〜Ｄ８に対応する８個のレシーバ回路２０１〜２０８が設けられている。これに対し、本実施形態では、これらドライバ回路１０１〜１０８とレシーバ回路２０１〜２０８を接続するための貫通電極３０１〜３０９が９個（＝８個＋１個）設けられている。これら貫通電極３０１〜３０９のうち、貫通電極３０９は予備の貫通電極であり、他の貫通電極３０１〜３０８に不良がない場合には使用されない。
【００２９】
具体的に説明すると、インターフェースチップＩＦには、ドライバ回路１０１〜１０８の出力端を、ドライバ回路１１１〜１１９を介して対応する２つの貫通電極のいずれかに接続する出力切り替え回路１２０（以下、出力切り替え回路のことを「第１の設定回路」ともよぶ）が設けられている。ここで、対応する２つの貫通電極とは、ドライバ回路１０１〜１０８の符号の末尾をｉ番（ｉは１〜８）とした場合、ｉ番及びｉ＋１番の貫通電極を指す。例えば、ドライバ回路１０１には１番及び２番の貫通電極３０１，３０２が対応し、ドライバ回路１０２には２番及び３番の貫通電極３０２，３０３が対応することになる。このため、一部の貫通電極３０２〜３０８については、それぞれ２つのドライバ回路に対応することになるが、１つの貫通電極に２つのドライバ回路が接続されることなく、各貫通電極への接続は排他的に行われる。対応する２つの貫通電極のいずれを選択するかは、救済信号Ｒ１〜Ｒ８によって定められる。
【００３０】
救済信号Ｒ１〜Ｒ８はそれぞれ貫通電極３０１〜３０８に割り当てられており、対応する貫通電極が不良である場合に活性化される。そして、活性化している救済信号をＲｘとすると、符号の末尾が１〜ｘ−１番であるドライバ回路についてはｉ番の貫通電極が選択され、符号の末尾がｘ〜８番であるドライバ回路についてはｉ＋１番の貫通電極が選択される。図４に示す例では救済信号Ｒ１〜Ｒ８がいずれも活性化しておらず、このため出力切り替え回路１２０は、ドライバ回路１０１〜１０８の出力端をそれぞれドライバ回路１１１〜１１８を介して貫通電極３０１〜３０８に接続する。
【００３１】
以上の接続関係は、コアチップＣＣ０〜ＣＣ７側においても同様である。つまり、各コアチップＣＣ０〜ＣＣ７には入力切り替え回路２２０（以下、出力切り替え回路のことを「第２の設定回路」ともよぶ）が含まれており、図４に示す例のように、救済信号Ｒ１〜Ｒ８のいずれも活性化していない場合には、入力切り替え回路２２０は、レシーバ回路２０１〜２０８の入力端をそれぞれレシーバ回路２１１〜２１８を介して貫通電極３０１〜３０８に接続する。
【００３２】
このように、いずれの貫通電極３０１〜３０８にも不良が存在しない場合には、対応するドライバ回路とレシーバ回路は全てパスＰＡ（貫通電極３０１のパスＰＡのみを例示）を介して接続されることになる。この場合、予備の貫通電極３０９は使用されない。
【００３３】
続いて、貫通電極３０６に不良が発生している場合における模式的な回路を図５を用いて説明する。
【００３４】
図５に示すように、貫通電極３０６に不良が発生している場合、インターフェースチップに保持された救済情報（使用可能な貫通電極と使用不可の貫通電極を指定するための接続情報）に基づいて救済信号Ｒ６が活性化される。これにより、出力切り替え回路１２０は、ドライバ回路１０１〜１０５の出力端をそれぞれドライバ回路１１１〜１１５を介して貫通電極３０１〜３０５に接続する一方、ドライバ回路１０６〜１０８の出力端をそれぞれドライバ回路１１７〜１１９を介して貫通電極３０７〜３０９に接続する。このように、不良のある貫通電極を境に、ドライバ回路１０１〜１０８と貫通電極３０１〜３０９との接続関係がシフトされる。
【００３５】
以上の接続関係は、コアチップＣＣ０〜ＣＣ７側においても同様であり、入力切り替え回路２２０は、レシーバ回路２０１〜２０５の入力端をそれぞれレシーバ回路２１１〜２１５を介して貫通電極３０１〜３０５に接続する一方、インターフェースチップから供給された救済情報に基づいた救済信号Ｒ６の活性化に応答してレシーバ回路２０６〜２０８の入力端をそれぞれレシーバ回路２１７〜２１９を介して貫通電極３０７〜３０９に接続する。このように、入力側においても、不良のある貫通電極を境に、レシーバ回路２０１〜２０８と貫通電極３０１〜３０９との接続関係がシフトされる。
【００３６】
貫通電極３０６に不良が存在する場合、ドライバ回路１０１〜１０５とレシーバ回路２０１〜２０５についてはパスＰＡ（図４参照）を介して接続される一方、ドライバ回路１０６〜１０８とレシーバ回路２０６〜２０８についてはパスＰＢを介して接続される。要するに、不良のある貫通電極を３０ｘとした場合、ドライバ回路１０１〜１０（ｘ−１）とレシーバ回路２０１〜２０（ｘ−１）についてはパスＰＡを介して接続され、ドライバ回路１０ｘ〜１０８とレシーバ回路２０ｘ〜２０８についてはパスＰＢを介して接続される。
【００３７】
つまり、不良のある貫通電極（図５に示す例では貫通電極３０６）を単純に予備の貫通電極（図５に示す例では貫通電極３０９）に置き換えるのではなく、不良のある貫通電極を境に、ドライバ回路１０１〜１０８及びレシーバ回路２０１〜２０８と貫通電極３０１〜３０９との接続関係がシフトされる。このように、置換後においてもより番号の大きいドライバ回路の出力端がより番号の大きい貫通電極に接続され、より番号の大きいレシーバ回路の出力端がより番号の大きい貫通電極に接続される。このため、貫通電極３０１〜３０９をこの順に配列するなど、ｉ番とｉ＋１番の貫通電極を隣接配置すれば、置換前の信号パスと置換後の信号パスとの間にほとんど配線長差が生じなくなる。これにより、置換によるスキューもほとんど生じないことから、信号品質を高めることが可能となる。
【００３８】
図６は、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との接続関係を説明するための模式的な回路図であり、貫通電極３０２，３０４に不良が存在する場合を示している。
【００３９】
図６に示す構成においては、８個の貫通電極３０１〜３０８に対して２個の予備の貫通電極３０９，３１０が割り当てられている。したがって、貫通電極の総数は１０個である。
【００４０】
インターフェースチップＩＦ側には２つの出力切り替え回路１３０，１４０（第１の設定回路）が設けられ、コアチップＣＣ０〜ＣＣ７側には２つの入力切り替え回路２３０，２４０（第２の設定回路）が設けられている。出力切り替え回路１３０及び入力切り替え回路２３０には、救済信号Ｒ１１〜Ｒ１８が供給され、これによって出力パス及び入力パスの切り替えが行われる。同様に、出力切り替え回路１４０及び入力切り替え回路２４０には、救済信号Ｒ２１〜Ｒ２９が供給され、これによって出力パス及び入力パスの切り替えが行われる。このような２つの出力切り替え回路１３０，１４０及び２つの入力切り替え回路２３０，２４０を備えることにより、ドライバ回路１０１〜１０８及びレシーバ回路２０１〜２０８と貫通電極３０１〜３１０との接続関係を最大で２個分シフト可能である。
【００４１】
救済信号Ｒ１１〜Ｒ１８は、８個の貫通電極３０１〜３０８に１個又は２個の不良が存在する場合に１ビットのみ活性化される信号である。具体的には、１個の貫通電極３０ｘが不良である場合にはこれに対応する救済信号Ｒｘが活性化し、２個の貫通電極３０ｘ，３０ｙ（ｘ＜ｙ）が不良である場合には、より番号の小さい貫通電極に対応する救済信号Ｒｘが活性化する。貫通電極３０１〜３０８に３個以上の不良が存在する場合は、本実施形態では救済不能である。一方、救済信号Ｒ２１〜Ｒ２９は、９個の貫通電極３０１〜３０９に２個の不良が存在する場合に１ビットのみ活性化される信号である。具体的には、２個の貫通電極３０ｘ，３０ｙ（ｘ＜ｙ）が不良である場合、より番号の大きい貫通電極に対応する救済信号Ｒｙが活性化する。上記の条件によれば救済信号Ｒ２１が活性化することはあり得ないため、救済信号Ｒ２１については非活性レベルに固定しても構わない。但し、各ドライバ回路と各貫通電極との間、並びに、各貫通電極と各レシーバ回路との間の論理段数を互いに一致させることが望ましいため、図６に示すように、救済信号Ｒ２１を用いた論理ゲートについては省略しないことが好ましい。
【００４２】
上記の構成により、８個の貫通電極３０１〜３０８に１個の不良が存在する場合には、不良のある貫通電極を境として接続が１個シフトされ、不良が救済される。さらに、２個の不良が存在する場合には、不良のある貫通電極のうち、より番号の小さい貫通電極を境として接続がまず１個シフトされ、より番号の大きい貫通電極を境として接続がさらに１個シフトされて不良が救済される。
【００４３】
図６に示す例では、２つの貫通電極３０２，３０４が不良のある貫通電極であり、この場合、救済信号Ｒ１２と救済信号Ｒ２４が活性化する。これにより、まず貫通電極３０２を境として出力切り替え回路１３０によってシフト動作が行われるため、ドライバ回路１０２の出力端は貫通電極３０３に接続されることになる。さらに、貫通電極３０４を境として出力切り替え回路１４０によってシフト動作が行われるため、ドライバ回路１０３の出力端が貫通電極３０５に接続されることになる。入力側についても同様である。
【００４４】
図７は、一般的な半導体記憶装置１０において、２つの不良貫通電極ＴＳＶを予備の貫通電極ＴＳＶに置換したときの信号経路を詳細に示す図である。インターフェースチップＩＦ側の信号線（出力信号線）には、図６に示したように２段階のスイッチ回路が挿入されている。たとえば、ドライバ回路Ｄ（ｎ）から貫通電極ＴＳＶ（ｎ）に至る出力信号線には、出力切り替え回路１３０、１４０の一部であるスイッチ回路ＳＷ１１（ｎ）、ＳＷ２１（ｎ）が間挿される。同様に、コアチップＣＣ側の信号線（入力信号線）にも、２段階のスイッチ回路が挿入されている。貫通電極ＴＳＶ（ｎ）からレシーバ回路Ｒ（ｎ）に至る入力信号線には、入力切り替え回路２４０、２３０の一部であるスイッチ回路ＳＷ３１（ｎ）、ＳＷ４１（ｎ）が間挿される。なお、ドライバ回路Ｄ（ｎ）は図５でいえば、「ドライバ回路１０ｎ」に対応し、レシーバ回路Ｒ（ｎ）は「レシーバ回路２０ｎ」に対応する。インターフェースチップＩＦ側にはシリアライザ５００、コアチップＣＣ側にはＴＳＶ救済回路５０２が設けられる。インターフェースチップＩＦの救済信号Ｒ１１〜Ｒ２９は、シリアライザ５００によりシリアライズされ、２重化された貫通電極ＴＳＶを経由してＴＳＶ救済回路５０２に供給され、コアチップＣＣの救済信号Ｒ１１〜Ｒ２９として展開される。詳細は後述する。
【００４５】
以下、ドライブ回路Ｄ（ｎ）からレシーバ回路Ｒ（ｎ）に至る信号経路を中心として説明する。不良の貫通電極ＴＳＶが存在しないときには、スイッチ回路ＳＷ１１（ｎ）、ＳＷ２１（ｎ）、ＳＷ３１（ｎ）、ＳＷ４１（ｎ）がオンとなる。このとき、ドライブ回路Ｄ（ｎ）に対応する出力信号線は貫通電極ＴＳＶ（ｎ）と直結され、貫通電極ＴＳＶ（ｎ）はレシーバ回路Ｒ（ｎ）と直結される。インターフェースチップＩＦのスイッチ回路が「第１のスイッチ」、コアチップＣＣ側のスイッチ回路が「第２のスイッチ」に対応する。
【００４６】
一方、貫通電極ＴＳＶ（ｉ）と貫通電極ＴＳＶ（ｊ）が不良であるときには（ｉ、ｊ＜ｎとする）、スイッチ回路ＳＷ１１（ｎ）、ＳＷ２１（ｎ＋１）がオフとなり、代わりにスイッチ回路ＳＷ１２（ｎ）、ＳＷ２２（ｎ＋１）がオンとなる。この結果、ドライバ回路Ｄ（ｎ）は貫通電極ＴＳＶ（ｎ＋２）と接続される。
【００４７】
また、コアチップＣＣ側でも同様のスイッチングが行われ、貫通電極ＴＳＶ（ｎ＋２）はレシーバ回路Ｒ（ｎ）と接続される。具体的には、スイッチ回路ＳＷ３２（ｎ＋１）、ＳＷ４２（ｎ）がオンとなる。こうして、ドライバ回路Ｄ（ｎ）とレシーバ回路Ｒ（ｎ）は、貫通電極ＴＳＶ（ｎ＋２）を介して接続される。図６に関連して説明したように、他のドライバ回路Ｄ、レシーバ回路Ｒについても同様の接続シフトがなされる。
【００４８】
なお、スイッチＳＷＴ（ｎ）、ＳＷＴ（ｎ＋１）は、レシーバ回路Ｒ（ｎ）、Ｒ（ｎ＋１）とテストポートＴ（ｎ）、Ｔ（ｎ＋１）を接続するためのスイッチである。ウエハ状態で動作テストするとき、動作信号ＣＴＲＬ２はローアクティブに設定される。動作信号ＣＴＲＬ２がローレベルとなると、入力切り替え回路２４０は強制的にオフとなる。この結果、貫通電極ＴＳＶとレシーバ回路Ｒの接続が遮断される。その上で、スイッチＳＷＴ（ｎ）、ＳＷＴ（ｎ＋１）をオンする。そして、テストポートＴ（ｎ）、Ｔ（ｎ＋１）から各種テスト信号をコアチップＣＣに供給する。テストポートの役割については後述する。
【００４９】
貫通電極ＴＳＶと出力信号線や入力信号線のつなぎ方を示す情報、いいかえれば、各スイッチ回路のオン・オフを設定するための情報（以下、「救済情報（ここでいう救済情報とは、不良メモリセルの救済のための設定情報を意味するものではなく、不良貫通電極の救済のための接続情報である）」とよぶ）は、救済信号Ｒ１１〜Ｒ２９としてインターフェースチップＩＦ、コアチップＣＣの双方に供給される。インターフェースチップＩＦ用の救済情報（出力切り替え回路のオン・オフを指定する情報）が「第１の救済情報」、コアチップＣＣ用の救済情報（入力切り替え回路のオン・オフを指定する情報）が「第２の救済情報」に対応する。
【００５０】
図７に示すように、救済情報（救済信号Ｒ１１〜Ｒ２９）は複数の信号線から各スイッチ回路に供給される。救済情報は、インターフェースチップＩＦとコアチップＣＣの双方が保持しても良いが、その場合にはコアチップＣＣに記憶領域を確保する必要が生じるため好ましくない。そこで、本実施形態においては、インターフェースチップＩＦのみが救済情報（第１および第２の救済情報）を保持し、必要に応じてインターフェースチップＩＦはコアチップＣＣに救済情報（第２の救済情報）を供給する。救済情報は、図７に示す貫通電極ＴＳＶとは別の貫通電極（上記のシリアライザ５００に関わる多重化された貫通電極：以下、「サブ経路」とよぶ）を介して、各コアチップに供給される。インターフェースチップＩＦから各コアチップへの救済情報の伝送経路であるサブ経路では、貫通電極を多重化することにより、多重化された貫通電極の一方が不良となっても情報を伝送できるよう救済情報伝送の確実性を確保している。なお、図７に示すドライバ回路Ｄとレシーバ回路Ｒを結ぶデータ伝送経路のことを「メイン経路」とよぶ。サブ経路は、電源投入後のリセット解除後において、インターフェースチップＩＦに保持されている救済情報を各コアチップに転送するために使用される。
【００５１】
図９は、電源投入後のイニシャライズシーケンスの模式図である。電源ＶＤＤが立ち上がり、安定化した後、／ＲＥＳＥＴ信号がローレベルにアサートされる。これにより、ＤＤＲ３−ＳＤＲＡＭの内部回路が初期化される。同図のＩｎｔｅｒｎａｌ  Ｎｏｄｅは内部回路の電位を模式的に示しており、ハッチング部分は不定状態で、／ＲＥＳＥＴ信号で初期化されて初期電位となる。この初期化された状態というのは、ＤＤＲ３−ＳＤＲＡＭのプリチャージスタンバイ状態で、全てのテストモードなどはリセットされた状態でなければならない。／ＲＥＳＥＴ信号がハイレベルに復帰してリセット解除された後も初期化された状態を維持する必要がある。リセット解除からＣＫＥ信号（クロックイネーブル信号）をハイレベルにしてクロック信号を受付可能にするまでの待ち時間は約５００μｓ必要である。この後、コマンド受付が可能となり、イニシャライズコマンドがメモリコントローラから発行されて、適切な動作モードの設定が行われる。図７の貫通電極ＴＳＶの置換回路を有する典型的な半導体記憶装置１０は、リセット解除からの待ち時間の間に、インターフェースチップＩＦの第１の救済情報と、インターフェースチップＩＦからコアチップＣＣへの第２の救済情報の転送が行われる。図９ではこの転送期間は、制御信号ＣＴＲＬ１，ＣＴＲＬ２がローレベルになる期間で示されている。なお、図中、Ｔｐは電源安定化に要する時間、Ｔｒはリセット期間、Ｔ１は第１転送期間（第１の救済情報の転送期間）、Ｔ２は第２転送期間（第２の救済情報の転送期間）を示す。
【００５２】
図８（ａ）〜図８（ｆ）を参照しながら、第１および第２の救済情報の設定の流れと、その際に発生する問題点について説明する。
【００５３】
図８（ａ）は、リセット解除後のインターフェースチップＩＦとコアチップＣＣの各信号線の初期化されたレベルを示している。特に限定するわけではないが、この図ではドライバ出力Ｄ（ｎ＋１）がハイレベルにリセットされ、その他のドライバ出力信号はローレベルにリセットされる事を想定している。また、出力切替回路１３０と１４０と入力切替回路２３０と２４０は初期状態ではスイッチ回路ＳＷ１１、ＳＷ２１、ＳＷ３１およびＳＷ４１がオン、スイッチ回路ＳＷ１２、ＳＷ２２、ＳＷ３２およびＳＷ４２がオフであり、コアチップＣＣのレシーバ入力Ｒについても、インターフェースチップＩＦのドライバ出力Ｄが貫通電極ＴＳＶを介して伝達され、レシーバ入力Ｒ（ｎ＋１）がハイレベルで、その他のレシーバ入力信号はローレベルである。
【００５４】
図８（ｂ）は、制御信号ＣＴＲＬ１，ＣＴＲＬ２がローレベルに遷移した後の状態を示している。インターフェースチップＩＦのスイッチ回路ＳＷ２１、ＳＷ２２、およびコアチップＣＣのスイッチ回路ＳＷ３１、ＳＷ３２は全てオフとなり、貫通電極ＴＳＶはフローティング状態となるように切り離される。この時点では救済情報は何も設定されていないので、インターフェースチップＩＦのスイッチ回路ＳＷ１１はオン、ＳＷ１２はオフ、およびコアチップＣＣのスイッチ回路ＳＷ４１はオン、ＳＷ４２はオフの初期状態のままである。スイッチ回路ＳＷ１１（ｎ＋１）の出力に接続されているレベルキーパの電位はハイレベル、スイッチ回路ＳＷ１１（ｎ）以下の出力に接続されているレベルキーパの電位はローレベル、スイッチ回路ＳＷ１１（ｎ＋２）およびＳＷ１１（ｎ＋３）の出力に接続されているレベルキーパの電位は不定状態である。ここでいう不定状態というのは、ハイレベルまたはローベルのどちらかに特定できないという意味であって、ハイおよびローのレベルの中間電位を意味するものではない。同様にスイッチ回路ＳＷ３１（ｎ＋１）の出力に接続されているレベルキーパの電位はハイレベル、スイッチ回路ＳＷ３１（ｎ）以下の出力に接続されているレベルキーパの電位はローレベル、スイッチ回路ＳＷ３１（ｎ＋２）およびＳＷ３１（ｎ＋３）の出力に接続されているレベルキーパの電位は不定状態である。
【００５５】
図８（ｃ）は、インターフェースチップＩＦが自ら保持している第１の救済情報に従って、出力切替回路１３０と１４０のオン・オフの設定をした後の状態を示す。制御信号ＣＴＲＬ１，ＣＴＲＬ２がローレベルなので、出力切替回路１４０は全てオフ状態を維持しているが、出力切替回路１３０は、スイッチ回路ＳＷ１１がオフ、ＳＷ１２がオンに切り替わる。このため、スイッチ回路ＳＷ１１（ｎ＋１）の出力に接続されているレベルキーパの電位はローレベルに、スイッチ回路ＳＷ１１（ｎ＋２）の出力に接続されているレベルキーパの電位はハイレベルに遷移する。
【００５６】
図８（ｄ）は、インターフェースチップＩＦが保持している第２の救済情報をサブ経路を介してコアチップＣＣの入力切替回路２３０と２４０のオン・オフの設定をした後の状態を示す。制御信号ＣＴＲＬ１，ＣＴＲＬ２がローレベルなので、入力切替回路２４０は全てオフ状態を維持しているが、入力切替回路２３０は、スイッチ回路ＳＷ４１がオフ、ＳＷ４２がオンに切り替わる。このため、レシーバ入力Ｒ（ｎ＋１）が不定状態、レシーバ入力Ｒ（ｎ）がハイレベルに遷移する。
【００５７】
図８（ｅ）は、第１および第２の救済情報の設定を完了して、制御信号ＣＴＲＬ１，ＣＴＲＬ２がハイレベルに戻った後の状態を示す。出力切替回路１４０と入力切替回路２４０のオン・オフの設定がされているので、スイッチ回路ＳＷ２１がオフ、ＳＷ２２がオンとなり、同様にスイッチ回路ＳＷ３１がオフ、ＳＷ３２がオンとなる。このため、スイッチ回路ＳＷ３１（ｎ＋１）の後ろのレベルキーパの電位はローレベルに、ＳＷ３１（ｎ＋２）の後ろのレベルキーパの電位はハイレベルに遷移する。また、レシーバ入力Ｒ（ｎ＋１）がハイレベル、レシーバ入力Ｒ（ｎ）がローレベルに遷移する。
【００５８】
図８（ｆ）は、上記の救済情報の転送期間におけるコアチップＣＣのレシーバ入力Ｒの状態を説明する図である。レシーバ入力Ｒ（ｎ）は初期電位のローレベルから、ハイレベルに遷移し、再度ローレベルに遷移する。また、レシーバ入力Ｒ（ｎ＋１）は初期電位のハイレベルから、不定値に遷移し、再度ハイレベルに遷移する。
【００５９】
図８（ｇ）は、本来、図９のＩｎｔｅｒｎａｌ  Ｎｏｄｅのように初期化された状態を維持すべきレシーバ入力Ｒ（ｎ）が、ハイレベルのハザードを発生している様子を示している。
【００６０】
図８（ｇ）のレシーバ入力Ｒ（ｎ）に発生するハザードの影響を、図１７を参照しながら説明する。
【００６１】
図１７は、コアチップＣＣ内に設けられたテストモードの設定回路の一例である。テストモードは、インターフェースチップＩＦからコアチップＣＣを、通常とは異なる状態に設定する為のものである。たとえば、内部の電源レギュレータのレベルを変更したり、内部タイミングを変更したり、あるいはバーンインテストモードに変更する等、多数の種類のテストモードが搭載されている。Ｃｏｄｅ  Ｓｉｇｎａｌは、テストモードのエントリコードで、アドレスピンなどから入力される信号である。このＣｏｄｅ  Ｓｉｇｎａｌをデコードして、合致するとハイレベルのデコード信号を出力する。信号Ｒ（ｎ）はテストモードにエントリする為のトリガ信号で、エントリする際には１ショットのパルス信号を入力する。テストコードのデコード信号とトリガ信号Ｒ（ｎ）が入力されたＮＡＮＤゲートの出力がＲＳフリップフロップのセット信号となる。一方、ＲＳフリップフロップのリセット信号は、／ＲＥＳＥＴ信号あるいは／ＴＥＳＴ＿ＥＸＩＴ信号がローにアサートされると発生される。
【００６２】
図８（ｇ）のレシーバ入力Ｒ（ｎ）が図１７のテストエントリのトリガ信号Ｒ（ｎ）に接続されていた場合、／ＲＥＳＥＴ信号により全て解除されたテストモードに対して、発生したハザードにより予期せぬテストモードにエントリしてしまう危険性がある。テストモードの種類によっては、通常動作を妨げる種類のものもあり、この場合にはイニシャライズコマンドを入力しても正常には設定されずに動作不良となる場合がある。
【００６３】
図１０は、本実施形態における半導体記憶装置１０において、２つの不良貫通電極ＴＳＶを予備の貫通電極ＴＳＶに置換したときの信号経路を詳細に示す図である。本実施形態においては、動作信号ＣＴＲＬ２により、入力切り替え回路２４０のスイッチ回路だけでなくレシーバ回路Ｒ（ｎ）、Ｒ（ｎ＋１）とテストパッドＴ（ｎ）、Ｔ（ｎ＋１）を接続するためのスイッチＳＷＴ（ｎ）、ＳＷＴ（ｎ＋１）も制御されている。
【００６４】
動作信号ＣＴＲＬ２がローアクティブになると、入力切り替え回路２４０の全スイッチ回路は強制的にオフとなる。このとき、コアチップＣＣは、インターフェースチップＩＦや貫通電極ＴＳＶから強制的に遮断される。本実施形態においての制御信号ＣＴＲＬ２による入力切り替え回路２４０の動作は、図８に関連して説明した通りである。
【００６５】
制御信号ＣＴＲＬ２がローアクティブになると、スイッチＳＷＴ（ｎ）、ＳＷＴ（ｎ＋１）等がオンとなり、入力信号線とテストポートＴ（ｎ）、Ｔ（ｎ＋１）が接続される。
【００６６】
ここで、テストポートＴとスイッチＳＷＴの役割について説明をする。ウエハ状態のコアチップＣＣは、通常プローブテスト工程でテストされて、不良メモリセルの救済を行い、組立工程に出荷される。プローブテストは、通常であればボンディングパッドにプローブカードでコンタクトしてテストされる。しかしながら、貫通電極ＴＳＶで積層するチップには、ワイヤボンディングで外部端子に接続するような構造を有しないので、プローブテスト専用のコンタクトパッドがチップ内に配置される。このプローブテスト専用コンタクトパッドから、貫通電極ＴＳＶの表面バンプに接続されるテストポートＴとの間には、プローブテスト専用の入力回路が配置される。プローブテストを行う場合には、制御信号ＣＴＲＬ２により、スイッチＳＷＴがオンしてレシーバ入力ＲにはテストポートＴが接続される。
【００６７】
プローブテスト専用の入力回路は、低速なプローブテストにしか使用しないので、簡易な構造の回路となっている。たとえば、アドレス信号を伝達するのみであれば、単純なバッファ回路で十分である。本来であればインターフェースチップＩＦで生成される制御信号の場合には、プローブテストに必要な機能のみをサポートするように簡略化されたロジック回路が配置される。これらのプローブテスト専用の入力回路においても、図９に示す電源投入後のイニシャライズシーケンスにしたがって、／ＲＥＳＥＴ信号でリセットされて、リセット解除後には初期化された初期電位をテストポートＴに出力する。
【００６８】
この初期化された状態というのは、ＤＤＲ３−ＳＤＲＡＭのプリチャージスタンバイ状態で、全てのテストモードなどはリセットされた状態でなければならない。リセット信号がハイレベルに復帰してリセット解除された後も初期化された状態を維持する必要がある。リセット解除からクロックイネーブル信号ＣＫＥをハイレベルにしてコマンド受付が可能となるまで、初期化された状態を保つ。その後、イニシャライズコマンドをメモリテスタから入力して、適切な動作モードの設定が行われる。
【００６９】
本実施形態では、積層されてパッケージングされた形態において、制御信号ＣＴＲＬ２によりスイッチＳＷＴによりプローブテスト専用入力回路の出力であるテストポートＴがレシーバ入力Ｒに接続される。プローブテスト専用入力回路は、貫通電極ＴＳＶの救済情報の設定に伴うインターフェースチップＩＦの出力切替回路１３０、１４０、およびコアチップＣＣの入力切替回路２３０、２４０のスイッチングの影響を受けないので、ハザードを発生する事がない。したがって、本実施形態によれば、貫通電極ＴＳＶの救済情報の設定前後において、コアチップＣＣは初期化された状態を保つことが可能となり、予期せぬテストモードにエントリしてしまうような危険性を排除する事が可能となる。
【００７０】
図１１は、スイッチ回路の回路図である。ここでは、代表して、スイッチ回路ＳＷ３２（ｎ−１）、ＳＷ３１（ｎ）の接続関係を説明するが、他のスイッチ回路についても同様である。また、コアチップＣＣだけでなく、インターフェースチップＩＦ側のスイッチ回路も基本的には同様の構成である。
【００７１】
スイッチ回路ＳＷ３２（ｎ−１）、ＳＷ３１（ｎ）は、それぞれ、トライステートインバータを含む。スイッチ回路ＳＷ３２（ｎ−１）は貫通電極ＴＳＶ（ｎ）とコアチップＣＣの接続を制御し、スイッチ回路ＳＷ３１（ｎ）は、貫通電極ＴＳＶ（ｎ＋１）とコアチップＣＣの接続を制御する。
【００７２】
各トライステートインバータは、電源およびグランドとの間にそれぞれ接続されたＰＭＯＳ（Positive channel Metal Oxide Semiconductor）のＦＥＴ（Field effect transistor）およびＮＭＯＳ（Negative channel Metal Oxide Semiconductor）のＦＥＴからなる選択トランジスタとを有し、両方の選択トランジスタが活性化されなければ、インバータとして機能せず、その出力はハイインピーダンス状態となる。トライステートインバータは、その選択トランジスタが活性化されると、電源およびグランドと接続され、動作電位を供給される。
【００７３】
救済信号Ｒｘは、スイッチ回路ＳＷ３２（ｎ−１）、ＳＷ３１（ｎ）の一方を選択する。救済信号Ｒｘがハイレベルのときにはスイッチ回路ＳＷ３１（ｎ）がオンとなり、スイッチ回路ＳＷ３２（ｎ−１）はオフとなる。救済信号Ｒｘがローレベルのときにはスイッチ回路ＳＷ３１（ｎ）はオフとなり、スイッチ回路ＳＷ３２（ｎ−１）がオンとなる。
【００７４】
スイッチ回路ＳＷ３２（ｎ−１）、ＳＷ３１（ｎ）の出力先には更にトライステートインバータ４００が接続される。本実施形態においては、このトライステートインバータ４００は、動作信号ＣＴＲＬ２により制御される。動作信号ＣＴＲＬ２がローレベルのとき、すなわち、電源投入時や動作テスト時においてはトライステートインバータ４００はオフとなる。すなわち、救済信号Ｒｘのレベルに関わらず、コアチップＣＣの入力信号線は強制的にオフとなる。
【００７５】
図１２は、動作制御信号ＣＴＲＬ２を生成する回路の回路図である。リセット信号／ＲＥＳＥＴの立ち上がりエッジを検出して、ＲＳフリップフロップでロード信号ＡＦＬＯＡＤを発生する。このＡＦＬＯＡＤがハイレベルの期間に、貫通電極ＴＳＶの第１、第２の救済情報の転送が行われる。このＡＦＬＯＡＤ信号で、オシレータＯＳＣとカウンタ回路が起動して、カウンタ値に従って転送シーケンサが制御される。転送完了までカウントアップされると、ＲＳフリップフロップがリセットされて、ロード信号ＡＦＬＯＡＤがローレベルに遷移する。
【００７６】
ロード信号ＡＦＬＯＡＤと、プローブテスト用のテスト信号ＴＥＳＴが２入力のＮＯＲゲートに入力され、その出力信号が動作制御信号ＣＴＲＬ２となる。ロード信号ＡＦＬＯＡＤがハイレベルの転送期間と、プローブテスト用のテスト信号ＴＥＳＴがハイレベルのプローブテストを実施する期間のいずれかにおいて、動作制御信号ＣＴＲＬ２はローレベルとなる。
【００７７】
リセット信号／ＲＥＳＥＴは、リセット時にハイレベルとなりそのあとローレベルに戻る。ロード完了信号ＡＦＬＯＡＤは、救済情報のロード開始時にハイレベルとなり、接続置換完了後にローレベルとなる。テスト信号ＴＥＳＴはテスト時にハイレベル、それ以外のときにはローレベルとなる。
【００７８】
図１３は、本実施形態における救済情報の転送処理のタイムチャートである。動作テストではないので、テスト信号ＴＥＳＴはローレベルに固定される。リセット信号／ＲＥＳＥＴがローレベルからハイレベルに遷移したあと、ロード信号ＡＦＬＯＡＤがハイレベルとなる。
【００７９】
ロード信号ＡＦＬＯＡＤがハイレベルの期間中に救済情報の転送処理が実行される。すべての救済情報の転送が完了すると、ロード信号ＡＦＬＯＡＤがローレベルに遷移する。この間、動作制御信号ＣＴＲＬ２はローレベルに保持される。
【００８０】
すなわち、救済情報のロードが完了し、ロード完了信号ＡＦＬＯＡＤがローレベルになるまでは、動作信号ＣＴＲＬ２はローレベルに維持され、各コアチップＣＣとインターフェースチップＩＦの接続は遮断される。代わりに、各テストポートＴがコアチップＣＣのレシーバ入力Ｒに接続され、レシーバ入力Ｒにはプローブテスト専用の入力回路の初期化された初期電位が入力される。
【００８１】
貫通電極ＴＳＶの救済情報の設定前後において、コアチップＣＣは初期化された状態を保つことが可能となり、予期せぬテストモードにエントリしてしまうような危険性を排除する事が可能となる。
【００８２】
インターフェースチップＩＦにおける接続置換は、アンチヒューズの読出しと同時に完了してしまうので、必ずコアチップＣＣの接続置換の前に実行され、その後でコアチップＣＣへの救済情報の転送が行われる。
【００８３】
図１４は、本実施形態において、予備の貫通電極ＴＳＶを１つだけ設ける場合の回路構成図である。図１０と異なり、予備の貫通電極ＴＳＶは１本だけであるため、インターフェースチップＩＦ、コアチップＣＣの双方においては、１段の出力切り替え回路１２０と１段の入力切り替え回路２２０が設置される。２つ以上の貫通電極ＴＳＶに不具合が生じると救済不可能となるが、スイッチ回路の数が少ないため回路規模を小さくできるというメリットがある。
【００８４】
図１５は、本実施形態において、予備の貫通電極ＴＳＶが１つだけであり、かつ、コアチップＣＣからインターフェースチップＩＦにも初期化された初期電位は与えられる場合の回路構成図である。一般的には、インターフェースチップＩＦからコアチップＣＣだけでなく、コアチップＣＣからインターフェースチップＩＦに初期化された初期電位を与えることもある。この場合には、動作信号ＣＴＲＬ１により、入力切り替え回路１２０のスイッチ回路を動作信号ＣＴＲＬ２と同様の方法にて制御してもよい。また、動作信号ＣＴＲＬ１と動作信号ＣＴＲＬ２を共通化すれば、信号配線数を削減できる。
【００８５】
図１６は、半導体記憶装置１０の回路構成を示すブロック図である。
【００８６】
図１６に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００８７】
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
【００８８】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００８９】
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００９０】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００９１】
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
【００９２】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００９３】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００９４】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
【００９５】
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
【００９６】
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００９７】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００９８】
層アドレスコントロール回路４５は、本実施形態による半導体記憶装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００９９】
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【０１００】
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【０１０１】
さらに、インターフェースチップＩＦには、救済情報保持回路４００が設けられている。救済情報保持回路４００は、上述した救済信号を例えばアンチヒューズ素子などによって記憶する回路であり、アセンブリ後の動作試験によって貫通電極に不良が発見された場合に、テスタから救済信号が書き込まれる。救済情報保持回路４００に保持された救済信号は電源投入時に読み出され、インターフェースチップＩＦ内の置換制御回路１２１ｃ〜１２８ｃに転送されるとともに、図２（ａ）に示すタイプのＴＳＶ１を用いてコアチップＣＣ０〜ＣＣ７内の置換制御回路にも転送される。
【０１０２】
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【０１０３】
図１６に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１６においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【０１０４】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【０１０５】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【０１０６】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。
【０１０７】
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われ、一致を検出すると一致信号ＨＩＴを活性化させる。
【０１０８】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
【０１０９】
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【０１１０】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【０１１１】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【０１１２】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
【０１１３】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【０１１４】
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
【０１１５】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
【０１１６】
以上が本実施形態による半導体記憶装置１０の全体構成である。このように、本実施形態による半導体記憶装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
【０１１７】
上記の構成を有する半導体記憶装置１０は、電源投入時に救済情報保持回路４００に保持された救済信号が読み出され、インターフェースチップＩＦ内及び各コアチップＣＣ０〜ＣＣ７内の置換制御回路に転送される。そして、既に説明したとおり、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７においては、不良のある貫通電極を予備の貫通電極にそのまま置換するのではなく、接続関係をシフトすることによって不良のある貫通電極を避けていることから、置換の前後において信号パスにほとんど配線長差が生じない。このため、置換によるスキューもほとんど生じないことから、信号品質を高めることが可能となる。
【０１１８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１９】
例えば、上記実施形態では、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７にデータを供給する場合を例に説明したが、これとは逆に、コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦにデータを供給する場合につても同様である。つまり、コアチップＣＣ０〜ＣＣ７側にドライバ回路が設けられ、インターフェースチップＩＦ側にレシーバ回路が設けられていても構わない。尚、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給されるライトデータと、コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦに供給されるリードデータは同じ貫通電極を用いて転送されるため、このような貫通電極に対しては、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７にドライバ回路とレシーバ回路の両方が設けられる。
【０１２０】
例えば、上記実施形態では、チップ積層型のＤＲＡＭを例に説明したが、積層される半導体チップの種類については特に限定されず、ＳＲＡＭ，ＰＲＡＭ（登録商標），ＭＲＡＭ，ＲＲＡＭ（登録商標），フラッシュメモリなど他のメモリデバイスであっても構わないし、ＣＰＵやＤＳＰなどのロジック系デバイスであっても構わない。
【符号の説明】
【０１２１】
３  ＴＳＶ群、４、５、６  内部回路、１０  半導体記憶装置、８０  シリコン基板、８１  層間絶縁膜、８２  絶縁リング、８３  端部、８４  裏面バンプ、８５  表面バンプ、９１  電極、９２  スルーホール電極、９３  再配線層、９４  ＮＦＣ、９５  リードフレーム、９６  アンダーフィル、９７  封止樹脂、９８  ＮＯＲ回路、１００  遅延回路、１０１〜１０８  ドライバ回路、１２０、１３０、１４０  出力切り替え回路、２０１〜２０８  レシーバ回路、２２０、２３０、２４０  入力切り替え回路、３０１〜３０９  貫通電極、ＣＣ  コアチップ、ＩＦ  インターフェースチップ、ＩＰ  インターポーザ、ＴＳＶ  貫通電極、ＳＢ  外部端子、Ｌ  配線層、Ｐ  パッド、ＴＨ  スルーホール電極、ＣＴＲＬ  動作信号、Ｒ１〜Ｒ８  救済信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８（ａ）】
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【図８（ｂ）】
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【図８（ｃ）】
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【図８（ｄ）】
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【図８（ｅ）】
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【図８（ｆ）】
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【図８（ｇ）】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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