(57)【要約】【課題】簡易な処理で複数の記憶部へ並列してアクセス可能とする。【解決手段】ＲＯＭ１０２及び第１ＲＡＭ１１５〜第３ＲＡＭ１３１と、アドレスを指定し、指定したアドレスに応じた信号と指定したアドレスの所定ビット値とを出力する第１ＣＰＵ１１０と、第１ＣＰＵ１１０から出力された信号及び所定ビット値に応じて、ＲＯＭ１０２及び第１ＲＡＭ１１５〜第３ＲＡＭ１３１のうちの１以上のメモリを選択するセレクト信号を生成し、当該１以上のメモリに出力するセレクト信号生成部１１４と、を備え、第１ＣＰＵ１１０は、セレクト信号で選択された１以上のメモリに並列してアクセスする。【選択図】図１
2013196652.tif 000002
【特許請求の範囲】
【請求項１】
複数の記憶部と、
アドレスを指定し、指定したアドレスに応じた信号と指定したアドレスの所定ビット値とを出力する処理部と、
前記処理部から出力された前記信号と前記所定ビット値とに応じて、前記複数の記憶部のうちの１以上の記憶部を選択するセレクト信号を生成し、当該１以上の記憶部に出力するセレクト信号生成部と、を備え、
前記処理部は、前記セレクト信号で選択された前記１以上の記憶部に並列してアクセスする制御装置。
【請求項２】
前記処理部は、前記セレクト信号で選択された前記１以上の記憶部に対して同一のデータを並列して書き込む請求項１に記載の制御装置。
【請求項３】
前記処理部は、前記セレクト信号で選択された前記１以上の記憶部のいずれかの記憶部に書き込むデータが前記同一のデータに対して差分を有する場合、前記１以上の記憶部に対して前記同一のデータを並列して書き込んだ後に、前記いずれかの記憶部に対して差分のデータを上書きする請求項２に記載の制御装置。
【請求項４】
前記複数の記憶部は、不揮発性の記憶部を含み、
前記処理部は、前記不揮発性の記憶部から読み出したデータを前記セレクト信号で選択された前記１以上の記憶部に対して書き込む請求項２又は３に記載の制御装置。
【請求項５】
前記複数の記憶部は、揮発性の記憶部を含み、
前記セレクト信号で選択された前記１以上の記憶部は、前記揮発性の記憶部である請求項２〜４のいずれか１つに記載の制御装置。
【請求項６】
前記処理部を含む複数の処理部を更に備え、
前記複数の処理部の各々は、前記複数の記憶部のうち対となる記憶部からデータを読み出す請求項２〜５のいずれか１つに記載の制御装置。
【請求項７】
前記処理部を含む複数の処理部を更に備え、
前記複数の記憶部は、レジスタを含み、
前記セレクト信号で選択された前記１以上の記憶部は、それぞれ、前記複数の処理部のうち対となる処理部のレジスタである請求項２〜４のいずれか１つに記載の制御装置。
【請求項８】
前記複数の処理部の各々は、前記複数の記憶部のうち対となる記憶部からデータを読み出す請求項７に記載の制御装置。
【請求項９】
前記データは、プログラムである請求項２〜８のいずれか１つに記載の制御装置。
【請求項１０】
請求項１〜９のいずれか１つに記載の制御装置を備える画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置及び画像形成装置に関する。
【背景技術】
【０００２】
従来から、複数のプロセッサ、及び複数のプロセッサそれぞれと対になるＲＡＭ（Random  Access  Memory）を搭載する制御装置において、所定のプロセッサが複数のＲＡＭに並列してデータを書き込み、複数のプロセッサそれぞれが対となるＲＡＭからデータを読み出す技術が知られている（例えば、特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
上述した従来技術では、書き込み対象として複数のＲＡＭを選択可能とするために、アドレスに加え同時セレクト制御信号を使用しているが、ＣＰＵ側で同時セレクト制御信号の出力制御を行わなければならず、処理が複雑になってしまう。
【０００４】
本発明は、上記事情に鑑みてなされたものであり、簡易な処理で複数の記憶部へ並列してアクセス可能な制御装置及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述した課題を解決し、目的を達成するために、本発明の一態様にかかる制御装置は、複数の記憶部と、アドレスを指定し、指定したアドレスに応じた信号と指定したアドレスの所定ビット値とを出力する処理部と、前記処理部から出力された前記信号と前記所定ビット値とに応じて、前記複数の記憶部のうちの１以上の記憶部を選択するセレクト信号を生成し、当該１以上の記憶部に出力するセレクト信号生成部と、を備え、前記処理部は、前記セレクト信号で選択された前記１以上の記憶部に並列してアクセスする。
【０００６】
また、本発明の別の態様にかかる画像形成装置は、上記制御装置を備える。
【発明の効果】
【０００７】
本発明によれば、簡易な処理で複数の記憶部へ並列してアクセス可能という効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態の制御装置の構成の一例を示すブロック図である。
【図２】図２は、本実施形態のアドレス空間の割り当てテーブルの一例を示す図である。
【図３】図３は、本実施形態のセレクト信号生成部の論理構成の一例を示す図である。
【図４】図４は、本実施形態のセレクト信号生成部のＩＮＰＵＴとＯＵＴＰＵＴとの関係の一例を示す図である。
【図５】図５は、変形例１の制御プログラムの書き込み手法の一例の説明図である。
【図６】図６は、変形例２の制御装置の構成の一例を示すブロック図である。
【図７】図７は、実施形態及び各変形例の制御装置を備えるシステムの全体構成の一例を示す模式図である。
【図８】図８は、実施形態及び各変形例の複合機の作像及び転写にかかる構成の一例を示す模式図である。
【図９】図９は、実施形態及び各変形例の複合機のハードウェア構成の一例を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明にかかる制御装置及び画像形成装置の実施形態を詳細に説明する。
【００１０】
図１は、本実施形態の制御装置１００の構成の一例を示すブロック図である。制御装置１００は、図１に示すように、ＲＯＭ（Read  Only  Memory）１０２と、第１ＣＰＵ（Central  Processing  Unit）１１０と、セレクト信号生成部１１４と、第１ＲＡＭ（Random  Access  Memory）１１５と、第２ＣＰＵ１２０と、第２ＲＡＭ１２１と、第３ＣＰＵ１３０と、第３ＲＡＭ１３１とを、備える。
【００１１】
ＲＯＭ１０２（記憶部の一例）は、不揮発性の記憶装置であり、制御プログラムを記憶している。第１ＲＡＭ１１５（記憶部の一例）、第２ＲＡＭ１２１（記憶部の一例）、及び第３ＲＡＭ１３１（記憶部の一例）は、揮発性の記憶装置であり、ＲＯＭ１０２に記憶されている制御プログラムがダウンロードされる。
【００１２】
第１ＣＰＵ１１０（処理部の一例）、第２ＣＰＵ１２０（処理部の一例）、第３ＣＰＵ１３０（処理部の一例）は、それぞれ、対となる第１ＲＡＭ１１５、第２ＲＡＭ１２１、第３ＲＡＭ１３１にダウンロードされた制御プログラムを実行することにより、動作する。つまり、図１に示す例では、第１ＣＰＵ１１０、第２ＣＰＵ１２０、第３ＣＰＵ１３０は、それぞれ、破線で囲まれた範囲で独立して動作可能に構成されている。
【００１３】
各ＣＰＵ及びＲＡＭのペアは同等の性能を有し、いずれのペアにおいても同等の処理が実行されるが、本実施形態では、第１ＣＰＵ１１０がマスタであり、第２ＣＰＵ１２０及び第３ＣＰＵ１３０がスレーブである場合を例に取り説明する。
【００１４】
このため、本実施形態では、図１に示すように、ＲＯＭ１０２及びセレクト信号生成部１１４が第１ＣＰＵ１１０を含む破線内に配置されている。また、各ＣＰＵは、伝送路（データバスＤＢやアドレスバスＡＢなど）によって、ＲＯＭ１０２、第１ＲＡＭ１１５、第２ＲＡＭ１２１、及び第３ＲＡＭ１３１とパラレル接続（バス接続）されている。そして各ＣＰＵは、伝送路を介してこれらのメモリにアクセスし、データ（プログラムを含む）の読み出しや書き込みを行う。
【００１５】
以下では、第１ＣＰＵ１１０がＲＯＭ１０２から制御プログラムを読み出し、読み出した制御プログラムを第１ＲＡＭ１１５〜第３ＲＡＭ１３１に並列して書き込む（ダウンロードする）場合を主に想定して説明を行う。
【００１６】
第１ＣＰＵ１１０は、コア１１１と、デコーダ１１２とを、含む。
【００１７】
コア１１１は、第１ＣＰＵ１１０の中核部分であり、演算処理などを実行するものである。コア１１１は、アクセス対象のメモリ（図１に示す例では、ＲＯＭ１０２、第１ＲＡＭ１１５、第２ＲＡＭ１２１、及び第３ＲＡＭ１３１の少なくともいずれか）にアクセスするために、アドレス空間においてアクセス対象のメモリが割り当てられたアドレスをデコーダ１１２に指定する。なお、本実施形態では、アドレスは、３２ビットであるものとするが、これに限定されるものではない。
【００１８】
図２は、本実施形態のアドレス空間の割り当てテーブルの一例を示す図である。図２に示す割り当てテーブルでは、チップセレクト（以下、ＣＳと称する場合がある）名と、アドレスと、Ｂｌｏｃｋ＿Ｓｉｚｅと、セレクトデバイスとが対応付けられている。本実施形態では、第１ＣＰＵ１１０は、第１ＲＡＭ１１５、第２ＲＡＭ１２１、及び第３ＲＡＭ１３１のうち２以上のＲＡＭに並列してアクセスする。このため、図２に示す割り当てテーブルでは、セレクトデバイスにＲＡＭの組合せ（第１ＲＡＭ〜第３ＲＡＭ、第２ＲＡＭ〜第３ＲＡＭ）も割り当てられている。なお本実施形態では、図２に示す割り当てテーブルは、第１ＣＰＵ１１０が保持しているものとする。また、図２に示す例では、第１ＲＡＭ及び第３ＲＡＭの組合せについては、割り当てがされていないが、第１ＲＡＭ及び第３ＲＡＭの組合せについても空きアドレス（例えば、アドレス０ｘ２２３０＿００００〜０ｘ２２３Ｆ＿ＦＦＦＦ）を割り当ててもよい。
【００１９】
例えば、コア１１１は、アクセス対象のメモリ（セレクトデバイス）がＲＯＭ１０２の場合、図２に示す割り当てテーブルを参照して、アドレス０ｘ２２００＿００００〜０ｘ２２０Ｆ＿ＦＦＦＦをデコーダ１１２に指定する。また例えば、コア１１１は、アクセス対象のメモリ（セレクトデバイス）が第１ＲＡＭ１１５〜第３ＲＡＭ１３１の場合、図２に示す割り当てテーブルを参照して、アドレス０ｘ２２２０＿００００〜０ｘ２２２Ｆ＿ＦＦＦＦをデコーダ１１２に指定する。
【００２０】
デコーダ１１２は、コア１１１から指定されたアドレスに応じた信号と指定されたアドレスの所定ビット値とをセレクト信号生成部１１４に出力する。本実施形態では、デコーダ１１２は、コア１１１から指定されたアドレスに応じた信号として、ＣＳ１信号、ＣＳ２信号、及びＣＳ３信号を、ポートを介してセレクト信号生成部１１４に出力する。
【００２１】
ここで本実施形態では、図２に示すように、ＣＳ１信号は、アドレス０ｘ２２００＿００００〜０ｘ２３ＦＦ＿ＦＦＦＦに対応付けられたＣＳ信号であり、ＣＳ２信号は、アドレス０ｘ２４００＿００００〜０ｘ２５ＦＦ＿ＦＦＦＦに対応付けられたＣＳ信号であり、ＣＳ３信号は、アドレス０ｘ２６００＿００００〜０ｘ２７ＦＦ＿ＦＦＦＦに対応付けられたＣＳ信号である。
【００２２】
またデコーダ１１２は、コア１１１から指定されたアドレスの所定ビット値として、アドレスの２０ビット目及び２１ビット目の値、即ち、アドレスの２０ビット目のアドレス信号（以下、Ａ（２０）信号と称する）及び２１ビット目のアドレス信号（以下、Ａ（２１）信号と称する）を、アドレスバスＡＢを介してセレクト信号生成部１１４に出力する。
【００２３】
例えば、デコーダ１１２は、コア１１１からアドレス０ｘ２２００＿００００〜０ｘ２２０Ｆ＿ＦＦＦＦが指定された場合、図２に示す割り当てテーブルを参照して、ＣＳ１信号をアサートし、ＣＳ２信号及びＣＳ３信号をネゲートする。またデコーダ１１２は、アドレス０ｘ２２２０＿００００〜０ｘ２２２Ｆ＿ＦＦＦＦの２０ビット目の値“０”及び２１ビット目の値“０”をセレクト信号生成部１１４に出力する。
【００２４】
また例えば、デコーダ１１２は、コア１１１からアドレス０ｘ２２２０＿００００〜０ｘ２２２Ｆ＿ＦＦＦＦが指定された場合、図２に示す割り当てテーブルを参照して、ＣＳ１信号をアサートし、ＣＳ２信号及びＣＳ３信号をネゲートする。またデコーダ１１２は、アドレス０ｘ２２２０＿００００〜０ｘ２２２Ｆ＿ＦＦＦＦの２０ビット目の値“０”及び２１ビット目の値“１”をセレクト信号生成部１１４に出力する。
【００２５】
ここで本実施形態では、ＣＳ信号をアサートすると、当該ＣＳ信号の出力はＬｏｗ（以下、Ｌと称する）となり、ＣＳ信号をネゲートすると、当該ＣＳ信号の出力はＨｉｇｈ（以下、Ｈと称する）となるものとする。また、ビットの値が“０”の場合、当該ビットのアドレス信号の出力はＬとなり、ビットの値が“１”の場合、当該ビットのアドレス信号の出力はＨとなるものとする。
【００２６】
セレクト信号生成部１１４は、デコーダ１１２から出力された信号と所定ビット値とに応じて、ＲＯＭ１０２、第１ＲＡＭ１１５、第２ＲＡＭ１２１、及び第３ＲＡＭ１３１のうちの１以上のメモリを選択するセレクト信号を生成し、当該１以上のメモリに出力する。
【００２７】
本実施形態では、セレクト信号生成部１１４には、デコーダ１１２から、ＣＳ１信号〜ＣＳ３信号、並びにＡ（２０）信号及びＡ（２１）信号が入力される。そしてセレクト信号生成部１１４は、セレクト信号として、ＲＯＭ１０２を選択するＣＳ４信号、第１ＲＡＭ１１５を選択するＣＳ５信号、第２ＲＡＭ１２１を選択するＣＳ６信号、及び第３ＲＡＭ１３１を選択するＣＳ７信号の少なくともいずれかを生成し、ポートを介して該当するメモリに出力する。
【００２８】
このように、セレクト信号生成部１１４は、ＣＳ信号数を拡大するために用いられる。例えば、セレクト信号生成部１１４を用いずに、デコーダ１１２により生成されるＣＳ信号を用いてアクセス対象のメモリを選択するとする。この場合、デコーダ１１２から出力されるＣＳ信号は、ＣＳ１〜ＣＳ３の３つであるため、アクセス対象のメモリを３つまでしか選択できない。
【００２９】
これに対し、セレクト信号生成部１１４は、ＣＳ１信号〜ＣＳ３信号を入力にしてＣＳ信号を出力する。ここで、ＣＳ信号は（Ｌｏｗ，Ｈｉｇｈ）の２パターンとなるため、セレクト信号生成部１１４は、ＣＳ１信号〜ＣＳ３信号を入力とすることにより、４つのＣＳ信号（ＣＳ４信号〜ＣＳ７信号）を出力することができる。
【００３０】
また本実施形態では、第１ＣＰＵ１１０は、前述したように、第１ＲＡＭ１１５、第２ＲＡＭ１２１、及び第３ＲＡＭ１３１のうち２以上のＲＡＭに並列してアクセスするので、セレクト信号生成部１１４は、ＣＳ４信号〜ＣＳ７信号のうち２以上のＣＳ信号をアサートする必要がある。
【００３１】
このため、セレクト信号生成部１１４は、更に、Ａ（２０）信号及びＡ（２１）信号を入力にしてＣＳ信号を出力する。ここで、アドレス信号は（Ｌｏｗ，Ｈｉｇｈ）の２パターンとなるため、セレクト信号生成部１１４は、ＣＳ１信号〜ＣＳ３信号、並びにＡ（２０）信号及びＡ（２１）信号を入力とすることにより、ＣＳ４信号〜ＣＳ７信号のうち２以上のＣＳ信号をアサートすることができる。
【００３２】
例えば、セレクト信号生成部１１４は、デコーダ１１２から、ＣＳ１信号“Ｌ”、ＣＳ２信号“Ｈ”、ＣＳ３信号“Ｈ”、Ａ（２０）信号“Ｌ”、及びＡ（２１）信号“Ｌ”が入力されると、ＣＳ４信号をアサートし、ＣＳ５〜ＣＳ７信号をネゲートする。つまり、セレクト信号生成部１１４は、ＣＳ４信号“Ｌ”をＲＯＭ１０２に出力し、ＣＳ５信号“Ｈ”を第１ＲＡＭ１１５に出力し、ＣＳ６信号“Ｈ”を第２ＲＡＭ１２１に出力し、ＣＳ７信号“Ｈ”を第３ＲＡＭ１３１に出力する。
【００３３】
これにより、第１ＣＰＵ１１０は、ＲＯＭ１０２にアクセスでき、ＲＯＭ１０２から制御プログラムを読み出すことができる。
【００３４】
また例えば、セレクト信号生成部１１４は、デコーダ１１２から、ＣＳ１信号“Ｌ”、ＣＳ２信号“Ｈ”、ＣＳ３信号“Ｈ”、Ａ（２０）信号“Ｌ”、及びＡ（２１）信号“Ｈ”が入力されると、ＣＳ４信号をネゲートし、ＣＳ５〜ＣＳ７信号をアサートする。つまり、セレクト信号生成部１１４は、ＣＳ４信号“Ｈ”をＲＯＭ１０２に出力し、ＣＳ５信号“Ｌ”を第１ＲＡＭ１１５に出力し、ＣＳ６信号“Ｌ”を第２ＲＡＭ１２１に出力し、ＣＳ７信号“Ｌ”を第３ＲＡＭ１３１に出力する。
【００３５】
これにより、第１ＣＰＵ１１０は、第１ＲＡＭ１１５〜第３ＲＡＭ１３１に並列してアクセスでき、ＲＯＭ１０２から読み出した制御プログラムを第１ＲＡＭ１１５〜第３ＲＡＭ１３１に並列して書き込むことができる。この結果、第１ＣＰＵ１１０、第２ＣＰＵ１２０、第３ＣＰＵ１３０は、それぞれ、対となる第１ＲＡＭ１１５、第２ＲＡＭ１２１、第３ＲＡＭ１３１にダウンロードされた制御プログラムを読み出して実行することにより、当該制御プログラムに従った動作を独立して実行する。
【００３６】
図３は、本実施形態のセレクト信号生成部１１４の論理構成の一例を示す図であり、図４は、本実施形態のセレクト信号生成部１１４のＩＮＰＵＴとＯＵＴＰＵＴとの関係の一例を示す図である。
【００３７】
セレクト信号生成部１１４は、本実施形態では、図３に示すような、ＮＯＴゲート、ＮＡＮＤゲート、及びＮＯＲゲートなどの組合せで実現されているが、セレクト信号生成部１１４の回路構成（論理構成）はこれに限定されるものではない。セレクト信号生成部１１４は、図４に示すＩＮＰＵＴとＯＵＴＰＵＴとの関係が成立すれば、どのような回路構成であってもよい。
【００３８】
なお、図３に示す回路構成では、領域１４２の回路構成が４つのＣＳ信号（ＣＳ４信号〜ＣＳ７信号）を出力するためのものであり、領域１４１の回路構成がＣＳ４信号〜ＣＳ７信号のうち２以上のＣＳ信号をアサートするためのものである。
【００３９】
以上のように、本実施形態では、セレクト信号生成部は、ＣＰＵに指定されたアドレスと当該アドレスの所定ビット値とに応じて１以上のメモリを選択するＣＳ信号を生成し、当該１以上のメモリに出力する。特に本実施形態では、アドレスに加え当該アドレスの所定ビット値を用いてＣＳ信号を生成しているため、従来技術のような同時セレクト制御信号は不要であり、同時セレクト制御信号の出力制御などを行う必要がない。このため、本実施形態によれば、ＣＰＵはアドレスを指定するだけで１以上のメモリを選択することができ、簡易な処理で複数のメモリへ並列してアクセス可能とすることができる。この結果、本実施形態によれば、例えば選択した１以上のメモリに制御プログラムを並列して書き込む（ダウンロードする）ことができ、制御プログラムの書き込み時間を短縮できる。
【００４０】
また従来技術のように同時セレクト制御信号を用いると、当該同時セレクト制御信号用のポートを確保しなければならないが、このポートは制御装置の処理に必須のポートではなく、使用可能なポートの数が制限されてしまうことになる。これに対し、本実施形態では、アドレスの所定ビット値は、アドレスバスを介して出力されるため、別途ポートを確保する必要がない。このため、本実施形態によれば、ポートの枯渇や使用可能なポートの数を増やすることによる制御装置の巨大化やコスト高を防止できる。なお、ＣＳ信号用のポートは、制御装置１００の処理に必須のポートであり、使用可能なポートの数を制限してしまうものではない。
【００４１】
（変形例）
なお、本発明は、上記各実施形態に限定されるものではなく、種々の変形が可能である。
【００４２】
（変形例１）
上記実施形態では、同一の制御プログラムを第１ＲＡＭ１１５〜第３ＲＡＭ１３１に並列して書き込む（ダウンロードする）例について説明したが、書き込み対象の制御プログラムは、一部のメモリで異なっていてもよい。上記実施形態では、各ＣＰＵ及びＲＡＭのペアは同等の性能を有し、いずれのペアにおいても同等の処理が実行される場合を想定したが、性能の相違や負荷構成が相違すれば、一部のＣＰＵの制御プログラムが異なる場合も想定される。
【００４３】
この場合、第１ＣＰＵ１１０は、セレクト信号生成部１１４によりＣＳ信号で選択された１以上のメモリに対して同一の制御プログラムを並列して書き込んだ後に、差分の制御プログラムを書き込むメモリをセレクト信号生成部１１４にＣＳ信号で選択させ、選択されたメモリに対して差分の制御プログラムを上書きすればよい。
【００４４】
図５は、書き込み対象の制御プログラムが異なる場合の書き込み手法の一例の説明図である。図５に示す例では、ＲＯＭ１０２（ＦＲＯＭ）にプログラム１−１、１−２、及び２−２が格納されており、第１ＲＡＭ１１５（第１ＳＲＡＭ）及び第３ＲＡＭ１３１（第３ＳＲＡＭ）にプログラム１−１、１−２をダウンロードし、第２ＲＡＭ１２１（第２ＳＲＡＭ）にプログラム１−１、２−２をダウンロードするものとする。
【００４５】
この場合、まず、第１ＣＰＵ１１０は、ＲＯＭ１０２からプログラム１−１、１−２を読み出し、読み出したプログラム１−１、１−２を第１ＲＡＭ１１５〜第３ＲＡＭ１３１に並列して書き込む（ダウンロードする）。なお、第１ＲＡＭ１１５〜第３ＲＡＭ１３１を選択する方法は、上記実施形態で説明したとおりである。
【００４６】
続いて、第１ＣＰＵ１１０は、ＲＯＭ１０２からプログラム２−２を読み出し、読み出したプログラム２−２を第２ＲＡＭ１２１に書き込む（ダウンロードする）。この場合、第１ＣＰＵ１１０（コア１１１）は、アドレス０ｘ２４００＿００００〜０ｘ２４０Ｆ＿ＦＦＦＦ（詳細には、上書き部分のアドレス０ｘ２４００＿９０００〜０ｘ２４００＿ＦＦＦＦ）を指定すればよい。
【００４７】
これにより、複数のメモリに異なる制御プログラムを書き込む（ダウンロードする）場合であっても、制御プログラムの書き込み時間を短縮できる。
【００４８】
（変形例２）
上記実施形態では、ＲＯＭは、第１ＣＰＵ１１０用に用意されたＲＯＭ１０２単数であったが、複数のＲＯＭを用意し、各ＣＰＵの対としてもよい。例えば、図６に示すように、第１ＣＰＵ１１０の対となる第１ＲＯＭ２０２、第２ＣＰＵ１２０の対となる第２ＲＯＭ２２２、第３ＣＰＵ１３０の対となる第３ＲＯＭ２３２を制御装置２００に用意し、各ＣＰＵが、伝送路によって、第１ＲＯＭ２０２、第２ＲＯＭ２２２、第３ＲＯＭ２３２、第１ＲＡＭ１１５、第２ＲＡＭ１２１、及び第３ＲＡＭ１３１とパラレル接続されていてもよい。
【００４９】
この場合、セレクト信号生成部１１４は、セレクト信号として、第１ＲＯＭ２０２を選択するＣＳ４信号、第２ＲＯＭ２２２を選択するＣＳ８信号、第３ＲＯＭ２３２を選択するＣＳ９信号を更に生成し、ポートを介して該当するメモリに出力する。
【００５０】
このようにすれば、第１ＣＰＵ１１０は、第１ＲＯＭ２０２に格納されている制御プログラムを第１ＲＡＭ１１５〜第３ＲＡＭ１３１だけでなく、第２ＲＯＭ２２２〜第３ＲＯＭ２３２にも並列して書き込む（ダウンロードする）ことができる。この結果、制御装置２００が再起動等されても、第２ＲＯＭ２２２〜第３ＲＯＭ２３２に制御プログアムを残しておくことができ、バックアップやミラーリング等の用途に使用することもできる。
【００５１】
（変形例３）
また上記実施形態では、第１ＣＰＵ１１０が、ＲＯＭ１０２から制御プログラムを読み出して、第１ＲＡＭ１１５〜第３ＲＡＭ１３１に並列して書き込む（ダウンロード）する例について説明したが、書き込み対象の制御プログラムは、制御装置１００の外部から第１ＣＰＵ１１０に与えられてもよい。
【００５２】
（変形例４）
また上記実施形態では、ＣＰＵ及びＲＡＭのペアが３つの場合を例にとり説明したが、ペアの数は、いくつであってもよい。この場合、スレーブとなるＣＰＵの数が増加することになる。
【００５３】
（変形例５）
また上記実施形態では、第１ＣＰＵ１１０が、制御プログラムを複数のＲＡＭに並列して書き込む（ダウンロード）例について説明したが、各ＣＰＵのレジスタにデータを並列して書き込んでもよい。
【００５４】
（変形例６）
また上記実施形態では、第１ＣＰＵ１１０〜第３ＣＰＵ１３０が、別々のＣＰＵである例について説明したが、単一のＣＰＵに含まれる複数のコアであってもよい。
【００５５】
（画像形成装置）
上記実施形態及び上記各変形例の制御装置を備える画像形成装置の一例として、上記実施形態及び上記各変形例の制御装置を備える複合機（ＭＦＰ：Multifunction  Peripheral）について説明する。複合機とは、印刷機能、複写機能、スキャナ機能、及びファクシミリ機能のうち少なくとも２つの機能を有する装置である。但し、画像形成装置は、これに限定されるものではなく、印刷装置、複写装置、スキャナ装置、又はファクシミリ装置などであってもよい。
【００５６】
図７は、上記実施形態及び上記各変形例の制御装置を備えるシステム１の全体構成の一例を示す模式図である。図７に示すように、システム１は、複合機２と、ＡＤＦ（Auto  Document  Feeder）３と、フィニッシャ４と、両面反転ユニット５と、拡張給紙トレイ６と、大容量給紙トレイ７と、インサートフィーダ８と、１ビン排紙トレイ９とを、備える。なお、複合機２が上記実施形態及び上記各変形例の制御装置を備えるものとする。
【００５７】
複合機２は、システム１の本体部に該当し、原稿を電子的に読み取って画像データを生成するスキャナ部、スキャナ部によって生成された画像データに基づく画像を作像する作像部、用紙を給紙する給紙部、作像された画像を用紙に転写する転写部など（スキャナ部及び給紙部については図示省略、作像部及び転写部については図７では図示省略）を、備える。以下では、画像が転写された用紙を複写物と称する場合がある。
【００５８】
ＡＤＦ３は、原稿を自動的に複合機２（詳細には複合機２のスキャナ部）に送るものである。
【００５９】
フィニッシャ４は、ステープラ及びシフトトレイなどを有するいわゆる後処理装置であり、複合機２によって複写された複写物にステープル処理などの後処理を施す。なお、フィニッシャ４は、これに限定されるものではなく、ステープル処理、パンチ（穿孔）処理、及び折り処理などの後処理を施すものであればよい。
【００６０】
両面反転ユニット５は、用紙の両面に複写を行う場合に、片面に画像が転写された用紙を反転して複合機２（詳細には複合機２の転写部）に戻すものである。
【００６１】
拡張給紙トレイ６は、拡張用の給紙トレイであり、用紙を複合機２の転写部に送る。
【００６２】
大容量給紙トレイ７は、複合機２の給紙部や拡張給紙トレイ６よりも多くの用紙を収納可能な給紙トレイであり、用紙を複合機２の転写部に送る。
【００６３】
インサートフィーダ８は、表紙や合紙などの用紙を複合機２の転写部に送る。
【００６４】
１ビン排紙トレイ９は、１つのビンを排紙先とする排紙トレイであり、複合機２によって複写された複写物が排紙される。
【００６５】
図８は、上記実施形態及び上記各変形例の複合機２の作像及び転写にかかる構成の一例を示す模式図である。図８に示すように、複合機２は、作像部２０と、駆動用ローラ２１、２２と、中間転写ベルト２３と、斥力ローラ２４と、二次転写ローラ２５とを、備える。
【００６６】
作像部２０は、感光体ドラム２０ａ、帯電装置、現像装置、一次転写ローラ２０ｂ、及びクリーニング装置など（帯電装置、現像装置、及びクリーニング装置については図示省略）を、備える。
【００６７】
作像部２０及び図示せぬ照射装置は、感光体ドラム２０ａ上で作像プロセス（帯電工程、照射工程、現像工程、転写工程、及びクリーニング工程）を行うことにより、感光体ドラム２０ａ上に静電トナーパターンを形成し、中間転写ベルト２３に転写する。
【００６８】
まず、帯電工程では、図示せぬ帯電装置は、回転駆動されている感光体ドラム２０ａの表面を帯電する。
【００６９】
続いて、照射工程では、図示せぬ照射装置は、感光体ドラム２０ａの帯電面に光変調されたレーザ光を照射し、感光体ドラム２０ａの表面に静電潜像を形成する。
【００７０】
続いて、現像工程では、図示せぬ現像装置は、感光体ドラム２０ａ上に形成された静電潜像をトナー（現像剤の一例）で現像する。これにより、静電潜像をトナーで現像したトナー像である静電トナーパターンが感光体ドラム２０ａ上に形成される。
【００７１】
続いて、転写工程では、一次転写ローラ２０ｂは、感光体ドラム２０ａ上に形成された静電トナーパターンを中間転写ベルト２３に転写（一次転写）する。なお、感光体ドラム２０ａ上には、静電トナーパターンの転写後においても未転写トナーが僅かながら残存する。
【００７２】
続いて、クリーニング工程では、図示せぬクリーニング装置は、感光体ドラム２０ａ上に残存している未転写トナーを払拭する。
【００７３】
なお、ここでは、複合機２がモノクロで複写を行う複合機であるため、作像部は単数となっているが、複合機２がカラーで複写可能であれば、作像部は複数となり、使用するトナーの色彩の数に応じた数の作像部を備えることになる。この場合、各作像部は、使用するトナーの色彩は異なるが、構成及び動作は、共通となる。
【００７４】
中間転写ベルト２３は、駆動用ローラ２１、２２や斥力ローラ２４などの複数のローラに掛け回されたエンドレスのベルトであり、駆動用ローラ２１、２２の一方が回転駆動させられることにより無端移動する。
【００７５】
中間転写ベルト２３は、作像部２０（一次転写ローラ２０ｂ）により静電トナーパターンが転写され、転写された静電トナーパターンを斥力ローラ２４と二次転写ローラ２５との間に搬送する。この際、図示せぬ給紙部などにより、用紙Ｐが、静電トナーパターンの搬送タイミングに合わせて、斥力ローラ２４と二次転写ローラ２５との間に搬送される。このため、静電トナーパターンと用紙Ｐとの転写位置が一致する。
【００７６】
斥力ローラ２４（転写部の一例）は、二次転写ローラ２５との間の二次転写ニップ（図示省略）で、中間転写ベルト２３により搬送された静電トナーパターンを用紙Ｐに転写（二次転写）する。
【００７７】
静電トナーパターンが用紙Ｐに転写されると、図示せぬ定着装置より用紙Ｐの加熱及び加圧が行われ、静電トナーパターンが用紙Ｐに定着される。そして、静電トナーパターンが定着された用紙Ｐは、複合機２から１ビン排紙トレイ９（図７参照）に排紙される。
【００７８】
（ハードウェア構成）
図９は、上記実施形態及び上記各変形例の複合機のハードウェア構成の一例を示すブロック図である。図９に示すように、上記各実施形態の複合機は、コントローラ９１０とエンジン部（Engine）９６０とをＰＣＩ（Peripheral  Component  Interconnect）バスで接続した構成となる。コントローラ９１０は、複合機全体の制御、描画、通信、及び操作表示部９２０からの入力を制御するコントローラである。エンジン部９６０は、ＰＣＩバスに接続可能なプリンタエンジンなどであり、たとえば白黒プロッタ、１ドラムカラープロッタ、４ドラムカラープロッタ、スキャナまたはファックスユニットなどである。なお、このエンジン部９６０には、プロッタなどのいわゆるエンジン部分に加えて、誤差拡散やガンマ変換などの画像処理部分が含まれる。
【００７９】
コントローラ９１０は、ＣＰＵ９１１と、ノースブリッジ（ＮＢ）９１３と、システムメモリ（ＭＥＭ−Ｐ）９１２と、サウスブリッジ（ＳＢ）９１４と、ローカルメモリ（ＭＥＭ−Ｃ）９１７と、ＡＳＩＣ（Application  Specific  Integrated  Circuit）９１６と、ハードディスクドライブ（ＨＤＤ）９１８とを有し、ノースブリッジ（ＮＢ）９１３とＡＳＩＣ９１６との間をＡＧＰ（Accelerated  Graphics  Port）バス９１５で接続した構成となる。また、ＭＥＭ−Ｐ９１２は、ＲＯＭ９１２ａと、ＲＡＭ９１２ｂとをさらに有する。
【００８０】
ＣＰＵ９１１は、複合機の全体制御をおこなうものであり、ＮＢ９１３、ＭＥＭ−Ｐ９１２およびＳＢ９１４からなるチップセットを有し、このチップセットを介して他の機器と接続される。
【００８１】
ＮＢ９１３は、ＣＰＵ９１１とＭＥＭ−Ｐ９１２、ＳＢ９１４、ＡＧＰバス９１５とを接続するためのブリッジであり、ＭＥＭ−Ｐ９１２に対する読み書きなどを制御するメモリコントローラと、ＰＣＩマスタおよびＡＧＰターゲットとを有する。
【００８２】
ＭＥＭ−Ｐ９１２は、プログラムやデータの格納用メモリ、プログラムやデータの展開用メモリ、プリンタの描画用メモリなどとして用いるシステムメモリであり、ＲＯＭ９１２ａとＲＡＭ９１２ｂとからなる。ＲＯＭ９１２ａは、プログラムやデータの格納用メモリとして用いる読み出し専用のメモリであり、ＲＡＭ９１２ｂは、プログラムやデータの展開用メモリ、プリンタの描画用メモリなどとして用いる書き込みおよび読み出し可能なメモリである。
【００８３】
ＳＢ９１４は、ＮＢ９１３とＰＣＩデバイス、周辺デバイスとを接続するためのブリッジである。このＳＢ９１４は、ＰＣＩバスを介してＮＢ９１３と接続されており、このＰＣＩバスには、ネットワークインタフェース（Ｉ／Ｆ）部なども接続される。
【００８４】
ＡＳＩＣ９１６は、画像処理用のハードウェア要素を有する画像処理用途向けのＩＣ（Integrated  Circuit）であり、ＡＧＰバス９１５、ＰＣＩバス、ＨＤＤ９１８およびＭＥＭ−Ｃ９１７をそれぞれ接続するブリッジの役割を有する。このＡＳＩＣ９１６は、ＰＣＩターゲットおよびＡＧＰマスタと、ＡＳＩＣ９１６の中核をなすアービタ（ＡＲＢ）と、ＭＥＭ−Ｃ９１７を制御するメモリコントローラと、ハードウェアロジックなどにより画像データの回転などをおこなう複数のＤＭＡＣ（Direct  Memory  Access  Controller）と、エンジン部９６０との間でＰＣＩバスを介したデータ転送をおこなうＰＣＩユニットとからなる。このＡＳＩＣ９１６には、ＰＣＩバスを介してＦＣＵ（Fax  Control  Unit）９３０、ＵＳＢ（Universal  Serial  Bus）９４０、ＩＥＥＥ１３９４（the  Institute  of  Electrical  and  Electronics  Engineers  1394）インタフェース９５０が接続される。操作表示部９２０はＡＳＩＣ９１６に直接接続されている。
【００８５】
ＭＥＭ−Ｃ９１７は、コピー用画像バッファ、符号バッファとして用いるローカルメモリであり、ＨＤＤ９１８は、画像データの蓄積、プログラムの蓄積、フォントデータの蓄積、フォームの蓄積を行うためのストレージである。
【００８６】
ＡＧＰバス９１５は、グラフィック処理を高速化するために提案されたグラフィックスアクセラレーターカード用のバスインターフェースであり、ＭＥＭ−Ｐ９１２に高スループットで直接アクセスすることにより、グラフィックスアクセラレーターカードを高速にするものである。
【符号の説明】
【００８７】
１  システム
２  複合機
３  ＡＤＦ
４  フィニッシャ
５  両面反転ユニット
６  拡張給紙トレイ
７  大容量給紙トレイ
８  インサートフィーダ
９  １ビン排紙トレイ
２０  作像部
２０ａ  感光体ドラム
２０ｂ  一次転写ローラ
２１、２２  駆動用ローラ
２３  中間転写ベルト
２４  斥力ローラ
２５  二次転写ローラ
１００  制御装置
１０２  ＲＯＭ
１１０  第１ＣＰＵ
１１１  コア
１１２  デコーダ
１１４  セレクト信号生成部
１１５  第１ＲＡＭ
１２０  第２ＣＰＵ
１２１  第２ＲＡＭ
１３０  第３ＣＰＵ
１３１  第３ＲＡＭ
９１０  コントローラ
９１１  ＣＰＵ
９１２  システムメモリ
９１２ａ  ＲＯＭ
９１２ｂ  ＲＡＭ
９１３  ノースブリッジ
９１４  サウスブリッジ
９１５  ＡＧＰバス
９１６  ＡＳＩＣ
９１７  ローカルメモリ
９１８  ハードディスクドライブ
９２０  操作表示部
９３０  ＦＣＵ
９４０  ＵＳＢ
９５０  ＩＥＥＥ１３９４インタフェース
９６０  エンジン部
【先行技術文献】
【特許文献】
【００８８】
【特許文献１】特開平５−３４２１７０号公報
【図１】
2013196652.tif 000003
【図２】
2013196652.tif 000004
【図３】
2013196652.tif 000005
【図４】
2013196652.tif 000006
【図５】
2013196652.tif 000007
【図６】
2013196652.tif 000008
【図７】
2013196652.tif 000009
【図８】
2013196652.tif 000010
【図９】
2013196652.tif 000011