(57)【要約】【課題】微細化されたトランジスタのオン特性を向上させる。微細化されたトランジスタを歩留まりよく作製する。【解決手段】一対の低抵抗領域及び該低抵抗領域に挟まれるチャネル形成領域を含む酸化物半導体層と、ゲート絶縁層を介してチャネル形成領域と重畳する第１のゲート電極層と、第１のゲート電極層のチャネル長方向の側面及びゲート絶縁層の上面と接し、一対の低抵抗領域と重畳する一対の第２のゲート電極層と、第２のゲート電極層上の、側端部を第２のゲート電極層の側端部と重畳する一対の側壁絶縁層と、を有する半導体装置を提供する。【選択図】図１
2013105852.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上の、一対の低抵抗領域と、前記一対の低抵抗領域に挟まれるチャネル形成領域と、を含む酸化物半導体層と、
前記酸化物半導体層上のゲート絶縁層と、
前記ゲート絶縁層上の、前記チャネル形成領域と重畳する第１のゲート電極層と、
前記一対の低抵抗領域とそれぞれ重畳し、少なくとも前記第１のゲート電極層のチャネル長方向の側面及び前記ゲート絶縁層の上面と接する第２のゲート電極層と、
前記第２のゲート電極層上の、前記第２のゲート電極層を介して、少なくとも前記第１のゲート絶縁層のチャネル長方向の側面及び前記ゲート絶縁層の上面と対向し、前記第２のゲート電極層のチャネル長方向の側端部と側端部が一致する側壁絶縁層と、
前記ゲート絶縁層、前記第１のゲート電極層、前記第２のゲート電極層及び前記側壁絶縁層上の絶縁層と、
前記絶縁層及び前記ゲート絶縁層に設けられた開口を介して、前記低抵抗領域と接するソース電極層又はドレイン電極層と、を有する半導体装置。
【請求項２】
請求項１において、前記絶縁層、前記ソース電極層及び前記ドレイン電極層は、化学的機械的研磨処理によって平坦化された表面を有する半導体装置。
【請求項３】
請求項２において、前記ソース電極層または前記ドレイン電極層上に接して設けられたソース配線層及びドレイン配線層と、を有し、
前記ソース電極層及び前記ドレイン電極層との間のチャネル長方向の距離は、前記ソース配線層及び前記ドレイン配線層との間の距離よりも小さい半導体装置。
【請求項４】
請求項１乃至請求項３において、前記ゲート絶縁層の前記第１のゲート電極層と接する領域の膜厚は、前記ゲート絶縁層の前記第２のゲート電極と接する領域の膜厚よりも大きい半導体装置。
【請求項５】
請求項１乃至請求項４において、前記ゲート絶縁層の前記第２のゲート電極層と接する領域の膜厚は、前記ゲート絶縁層の前記絶縁層と接する領域の膜厚よりも大きい半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記側壁絶縁層は、酸化窒化シリコン膜を含む半導体装置。
【請求項７】
絶縁表面上に酸化物半導体層を形成し、
前記酸化物半導体層を覆うゲート絶縁層を形成し、
前記ゲート絶縁層上に、前記酸化物半導体層と重畳するゲート電極層を形成し、
前記ゲート電極層をマスクとして、前記酸化物半導体層に不純物元素を導入し、一対の低抵抗領域を形成し、
前記ゲート絶縁層及び前記ゲート電極層上に導電膜を形成し、
前記導電膜上に絶縁膜を形成し、
前記絶縁膜をエッチングして、前記導電膜上の側壁絶縁層を形成し、
前記導電膜に、前記側壁絶縁層をマスクとしたエッチングを行い、第２のゲート電極層を形成し、
前記ゲート絶縁層、前記第１のゲート電極層、前記側壁絶縁層、及び前記第２のゲート電極層上に絶縁層を形成し、
前記絶縁層及び前記ゲート絶縁層に前記低抵抗領域に達する開口を形成し、
前記開口に、前記低抵抗領域と接するソース電極層またはドレイン電極層を形成する半導体装置の作製方法。
【請求項８】
絶縁表面上に酸化物半導体層を形成し、
前記酸化物半導体層を覆うゲート絶縁層を形成し、
前記ゲート絶縁層上に、前記酸化物半導体層と重畳するゲート電極層を形成し、
前記ゲート電極層をマスクとして、前記酸化物半導体層に不純物元素を導入し、第１の低抵抗領域及び第２の低抵抗領域を形成し、
前記ゲート絶縁層及び前記ゲート電極層上に第１の導電膜を形成し、
前記第１の導電膜上に絶縁膜を形成し、
前記絶縁膜をエッチングし、前記第１の導電膜上の側壁絶縁層を形成し、
前記第１の導電膜に、前記側壁絶縁層をマスクとしたエッチングを行い、第２のゲート電極層を形成し、
前記ゲート絶縁層、前記第１のゲート電極層、前記側壁絶縁層、及び前記第２のゲート電極層上に絶縁層を形成し、
第１のマスクを用いて、前記絶縁層及び前記ゲート絶縁層をエッチングし、前記第１の低抵抗領域に達する第１の開口を形成し、
第２のマスクを用いて、前記絶縁層及び前記ゲート絶縁層をエッチングし、前記第２の低抵抗領域に達する第２の開口を形成し、
前記第１の開口及び前記第２の開口を埋め込むように前記絶縁層上に第２の導電膜を形成し、
前記第２の導電膜に研磨処理を行うことにより、前記絶縁層上に設けられた前記第２の導電膜を除去して、前記第１の開口または前記第２の開口にソース電極層またはドレイン電極層を形成し、
前記ソース電極層または前記ドレイン電極層上に、ソース配線層またはドレイン配線層を形成する半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置及び該半導体装置の作製方法に関する。
【背景技術】
【０００２】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。
【０００３】
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トランジスタの微細化に伴って、トランジスタの位置合わせ（アライメント）精度の向上が困難となり、位置合わせ精度の低下等の原因により微細化されたトランジスタの歩留まりが低いといった問題がある。そこで、本発明の一態様の半導体装置は、微細なトランジスタを歩留まりよく作製することを目的の一とする。
【０００６】
また、半導体装置の高速応答、高速駆動の実現には、微細化されたトランジスタのオン特性の向上が望まれる。したがって、本発明の一態様の半導体装置は微細化されたトランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する構成を提供することを目的の一とする。また、本発明の一態様は該半導体装置の作製方法を提供することを目的の一とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、一対の低抵抗領域及び該低抵抗領域に挟まれるチャネル形成領域を含む酸化物半導体層と、ゲート絶縁層を介してチャネル形成領域と重畳する第１のゲート電極層と、第１のゲート電極層のチャネル長方向の側面及びゲート絶縁層の上面と接し、低抵抗領域と重畳する第２のゲート電極層と、第２のゲート電極層上の、側端部を第２のゲート電極層の側端部と重畳する側壁絶縁層と、を有する。
【０００８】
酸化物半導体層の低抵抗領域はソース電極層またはドレイン電極層と接し、ソース領域またはドレイン領域として機能する。ソース電極層またはドレイン電極層が、低抵抗領域において接するため、酸化物半導体層とソース電極層またはドレイン電極層とのコンタクト抵抗は低減され、オン電流値が向上する。ソース領域またはドレイン領域として機能する低抵抗領域と重畳するように第２のゲート電極層が設けられていることで、半導体装置のオン電流の低下を抑制することができる。
【０００９】
第２のゲート電極層を第１のゲート電極層の側面及びゲート絶縁層の上面と接するように形成することで、自己整合的に第２のゲート電極層と、ソース領域及びドレイン領域が重畳する領域（本明細書中において、Ｌｏｖ領域と呼ぶこととする）が形成されるため、アライメント精度の自由度が向上され、微細なトランジスタを歩留まりよく作製することができる。
【００１０】
したがって、本発明の一態様は絶縁表面上の、一対の低抵抗領域と、前記一対の低抵抗領域に挟まれるチャネル形成領域と、を含む酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上の、チャネル形成領域と重畳する第１のゲート電極層と、低抵抗領域と重畳し、少なくとも第１のゲート電極層のチャネル長方向の側面及びゲート絶縁層の上面と接する第２のゲート電極層と、第２のゲート電極層を介して第１のゲート電極のチャネル長方向の側面及びゲート絶縁層の上面と対向し、第２のゲート電極層のチャネル長方向の側端部と側端部が一致する側壁絶縁層と、ゲート絶縁層、第１のゲート電極層、第２のゲート電極層及び側壁絶縁層上の絶縁層と、絶縁層及びゲート絶縁層に設けられた開口を介して、低抵抗領域と接するソース電極層又はドレイン電極層と、を有する半導体装置である。
【００１１】
なお、第２のゲート電極層及び側壁絶縁層の側端部とは、第２のゲート電極層及び側壁絶縁層のうち、第１のゲート電極層からチャネル長方向に最も離れた部分のことを指す。
【００１２】
なお、本明細書において２つの層の側端部が一致するとは、基板の上面と垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。ただし、厳密な一致を意味するわけではなく、マスクを用いたエッチングによって処理された対象物の側端部と、該マスクの側端部との一致の程度を含有する。
【００１３】
また、該半導体層装置において、絶縁層、ソース電極層及びドレイン電極層は、化学的機械的研磨処理によって平坦化された表面を有することが好ましい。
【００１４】
さらに、該半導体装置に、ソース電極層またはドレイン電極層上に接して設けられたソース配線層及びドレイン配線層を設け、ソース電極層及びドレイン電極層との間のチャネル長方向の距離を、ソース配線層及びドレイン配線層との間の距離よりも小さくすることが好ましい。
【００１５】
また本発明の一態様は、ゲート絶縁層の第１のゲート電極層と接する領域の膜厚は、ゲート絶縁層の第２のゲート電極層と接する領域の膜厚よりも大きい半導体装置である。さらに、ゲート絶縁層の第２のゲート電極層と接する領域の膜厚は、ゲート絶縁層の絶縁層と接する領域の膜厚よりも大きい半導体装置である。
【００１６】
また、本発明の一態様は側壁絶縁層に酸化窒化シリコン膜を含むことが好ましい。
【００１７】
また、本発明の別の一態様は、絶縁表面上に酸化物半導体層を形成し、酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上に、酸化物半導体層と重畳するゲート電極層を形成し、ゲート電極層をマスクとして、酸化物半導体層に不純物元素を導入し、一対の低抵抗領域を自己整合的に形成し、ゲート絶縁層及びゲート電極層上に導電膜を形成し、第１の導電膜上にプラズマＣＶＤ法によって絶縁膜を形成し、絶縁膜をエッチングして、導電膜上の側壁絶縁層を形成し、導電膜に側壁絶縁層をマスクとしたエッチングを行い、第２のゲート電極層を形成し、ゲート絶縁層、第１のゲート電極層、側壁絶縁層、及び第２のゲート電極層上に絶縁層を形成し、絶縁層及び前記ゲート絶縁層に低抵抗領域に達する第１の開口及び第２の開口を形成し、開口に、低抵抗領域と接するソース電極層またはドレイン電極層を形成する半導体装置の作製方法である。
【００１８】
また、本発明の一態様は、絶縁表面上に酸化物半導体層を形成し、酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上に、前記酸化物半導体層と重畳するゲート電極層を形成し、ゲート電極層をマスクとして、酸化物半導体層に不純物元素を導入し、自己整合的に第１の低抵抗領域及び第２の低抵抗領域を形成し、ゲート絶縁層及びゲート電極層上に第１の導電膜を形成し、第１の導電膜上に絶縁膜を形成し、絶縁膜をエッチングし、第１の導電膜上の側壁絶縁層を形成し、第１の導電膜に側壁絶縁層をマスクとしたエッチングを行い、第２のゲート電極層を形成し、ゲート絶縁層、第１のゲート電極層、側壁絶縁層、及び第２のゲート電極層上に絶縁層を形成し、第１のマスクを用いて、絶縁層及びゲート絶縁層をエッチングして、第１の低抵抗領域に達する第１の開口を形成し、第２のマスクを用いて、絶縁層及びゲート絶縁層をエッチングし、第２の低抵抗領域に達する第２の開口を形成し、第１の開口及び第２の開口を埋め込むように絶縁層上に第２の導電膜を形成し、第２の導電膜に研磨処理を行うことにより、絶縁層上に設けられた第２の導電膜を除去して、第１の開口または第２の開口にソース電極層またはドレイン電極層を形成し、ソース電極層またはドレイン電極層上に、ソース配線層またはドレイン配線層を形成する半導体装置の作製方法である。
【００１９】
なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「絶縁層上のゲート電極層」の表現であれば、絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない。また、「下」という用語に関しても同様である。
【００２０】
また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。
【００２１】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２２】
また、本明細書等において、チャネル長方向とは、チャネル形成領域において電流が流れる方向のことであり、ソース領域（またはソース電極）からドレイン領域（またはドレイン電極）へと向かう方向、またはその反対の方向のことを指す。
【００２３】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２４】
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
【発明の効果】
【００２５】
本発明の一態様の半導体装置は微細化されたトランジスタのオン特性を向上させることができる。また、該半導体装置を歩留まり良く作製できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一態様の半導体装置の上面図及び断面図。
【図２】本発明の一態様の半導体装置の作製方法を説明する図。
【図３】本発明の一態様の半導体装置の作製方法を説明する図。
【図４】本発明の一態様の半導体装置の作製方法を説明する図。
【図５】本発明の一態様の半導体装置の断面図。
【図６】本発明の一態様の半導体装置の上面図及び断面図。
【図７】本発明の一態様の半導体装置の作製方法を説明する図。
【図８】本発明の一態様の半導体装置の作製方法を説明する図。
【図９】半導体装置の一形態を示す断面図、上面図及び回路図。
【図１０】半導体装置の一形態を示す回路図及び斜視図。
【図１１】半導体装置の一形態を示す断面図及び上面図。
【図１２】半導体装置の一形態を示す上面図及び断面図。
【図１３】半導体装置の一形態を示す回路図。
【図１４】半導体装置の一形態を示すブロック図。
【図１５】半導体装置の一形態を示すブロック図。
【図１６】半導体装置の一形態を示すブロック図。
【図１７】実施例試料１の断面ＳＴＥＭ写真及び断面模式図。
【図１８】実施例試料２の断面ＳＴＥＭ写真。
【発明を実施するための形態】
【００２７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２８】
以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用いる場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場合がある。
【００２９】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の基本的な構成及び作製方法について図面を用いて説明する。図１に本発明の一態様の半導体装置を示す。図１（Ａ）は本発明の一態様であるトランジスタの上面図を示しており、図１（Ｂ）は図１（Ａ）の一点鎖線Ａ１−Ａ２における断面図である。
【００３０】
トランジスタ４２０を含む半導体装置は、基板４００上に下地絶縁層４３６と、下地絶縁層４３６上の低抵抗領域４０４ａ、低抵抗領域４０４ｂ及び低抵抗領域４０４ａと低抵抗領域４０４ｂに挟まれたチャネル形成領域４０３を含む酸化物半導体層４０９と、酸化物半導体層４０９上のゲート絶縁層４０２と、ゲート絶縁層４０２上の第１のゲート電極層４０１と、少なくとも第１のゲート電極層４０１のチャネル長方向の側面と接する第２のゲート電極層４１２と、第２のゲート電極層４１２上の側壁絶縁層４１３と、ゲート絶縁層４０２、第２のゲート電極層４１２、側壁絶縁層４１３上の絶縁層４１５と、絶縁層４１５及びゲート絶縁層４０２に設けられた開口を介して、酸化物半導体層４０９の低抵抗領域４０４ａ及び低抵抗領域４０４ｂとそれぞれ接するソース電極層４０５ａ及びドレイン電極層４０５ｂとを有する。
【００３１】
側壁絶縁層４１３は、第２のゲート電極層４１２を介して第１のゲート電極層４０１のチャネル長方向の側面及び前記ゲート絶縁層の上面と対向し、第２のゲート電極層４１２のチャネル長方向の側端部と、側壁絶縁層４１３のチャネル長方向の側端部はそれぞれ一致する。
【００３２】
酸化物半導体層４０９の低抵抗領域４０４ａ及び低抵抗領域４０４ｂは、ソース電極層４０５ａ及びドレイン電極層４０５ｂとそれぞれ接し、トランジスタ４２０のソース領域及びドレイン領域として機能する。低抵抗領域４０４ａ及び低抵抗領域４０４ｂにおいて酸化物半導体層４０９とソース電極層４０５ａ及びドレイン電極層４０５ｂとが接するため、ソース電極層４０５ａ及びドレイン電極層４０５ｂと酸化物半導体層４０９とのコンタクト抵抗が低減されている。
【００３３】
第２のゲート電極層４１２は、低抵抗領域４０４ａ及び低抵抗領域４０４ｂとゲート絶縁層４０２を介して重畳する。トランジスタ４２０は、第２のゲート電極層４１２と、ソース領域またはドレイン領域として機能する低抵抗領域４０４ａ及び低抵抗領域４０４ｂがそれぞれ重畳する領域（Ｌｏｖ領域）を有するため、オン電流の低下を抑制することができる。
【００３４】
続いて、図１に示すトランジスタ４２０の作製方法の一例について図２乃至図４を用いて説明する。
【００３５】
まず、基板４００上に下地絶縁層４３６を形成する。
【００３６】
使用できる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。
【００３７】
また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板、また、これらの基板上に半導体素子が設けられたものなどを用いることができる。
【００３８】
下地絶縁層４３６は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、パルスレーザ堆積法（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ法）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。なお、下地絶縁層４３６をスパッタリング法を用いて形成すると、水素等の不純物元素低減することができる。
【００３９】
下地絶縁層４３６としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁層を用いることが好ましい。また、これらの化合物を単層構造または２層以上の積層構造で形成して用いることができる。積層構造とする際、例えば、基板と接する下地絶縁層にＣＶＤ法によって形成した酸化シリコン膜を用い、酸化物半導体層４０９と接する下地絶縁層にスパッタリング法によって形成した酸化シリコン膜を用いる構成としてもよい。酸化物絶縁層と接する絶縁層を、水素濃度が低減された酸化物絶縁層とすることで、酸化物半導体層４０９に水素の拡散を抑制する他に、酸化物半導体層４０９の酸素欠陥に下地絶縁層４３６となる酸化物絶縁層から酸素が供給されるため、トランジスタ４２０の電気特性を良好にすることができる。
【００４０】
なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いものを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００４１】
下地絶縁層４３６は、酸化物半導体層４０９と接するため、層中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。例えば、下地絶縁層４３５として、酸化シリコン層を用いる場合には、ＳｉＯ（２＋α）（ただし、α＞０）とする。
【００４２】
続いて、下地絶縁層４３６上に酸化物半導体膜を形成する。酸化物半導体膜は、スパッタリング法、蒸着法、パルスレーザ堆積法、ＰＬＤ法、ＡＬＤ法、またはＭＢＥ法などを用いて成膜することができる。なお、基板４００と酸化物半導体層の絶縁性を確保できるようであれば、下地絶縁層は設けなくともよい。
【００４３】
酸化物半導体膜上にレジストマスクを設けて、酸化物半導体膜を島状にエッチングした後、レジストマスクを除去して酸化物半導体層４０９を形成する（図２（Ａ）参照）。
【００４４】
酸化物半導体層４０９に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）、あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。スタビライザーとしては他にも、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）を有することが好ましい。
【００４５】
また、他のスタビライザーとして、ランタノイドであるランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、ガドリニウム（Ｇｄ）、セリウム（Ｃｅ）、ジルコニウム（Ｚｒ）のいずれか一種あるいは複数種を有してもよい。
【００４６】
例えば、酸化物半導体として、単元系金属の酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ―Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ―Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００４７】
なお、ここでは、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属が入っていてもよい。
【００４８】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００４９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００５０】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００５１】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物元素度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００５２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。
【００５３】
なお、酸化物半導体膜は、非晶質構造であってもよいし、結晶構造を有していてもよい。非晶質構造の一種である好ましい一態様として、ＣＡＡＣ酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜がある。ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、結晶−非晶質混相構造の酸化物半導体膜である。結晶の大きさは数ｎｍから数十ｎｍ程度と見積もられるが、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質とＣＡＡＣとの境界は必ずしも明確ではない。また、ＣＡＡＣ−ＯＳ膜には結晶粒界（グレインバウンダリーともいう。）は確認されない。ＣＡＡＣ−ＯＳ膜が結晶粒界を有さないため、結晶粒界に起因する電子移動度の低下が起こりにくい。
【００５４】
なお、ＣＡＡＣ−ＯＳ膜において、膜中における結晶領域の分布は均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の表面側から結晶成長した場合、ＣＡＡＣ−ＯＳ膜の表面の近傍は結晶の占める割合が高くなり、被形成面の近傍は非晶質の占める割合が高くなることがある。
【００５５】
ＣＡＡＣにおける結晶部分のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向を向くため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によって、ｃ軸が向く方向が異なることがある。なお、ＣＡＡＣにおける結晶部分のｃ軸が向く方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面または表面に略垂直な方向となる。ＣＡＡＣは、成膜と同時または成膜後に加熱処理などの結晶化処理を行うことで形成される。
【００５６】
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
【００５７】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００５８】
なお、一例として、酸化物半導体層をＩｎ−Ｚｎ系金属酸化物により形成する場合には、ターゲットの組成比を原子数比で、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
【００５９】
酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
【００６０】
また、酸化物半導体層としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体層を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
【００６１】
なお、ここで、ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体層を緻密なものとすることができる。
【００６２】
なお、酸化物半導体層に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、さらに好ましくは、３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
【００６３】
なお、酸化物半導体層のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとその一部がキャリアを生成し、トランジスタのオフ電流を増大させる原因となるからである。
【００６４】
酸化物半導体層４０９の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上２０ｎｍ以下とする。
【００６５】
酸化物半導体層４０９は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。成膜時の基板加熱温度が高いほど得られる酸化物半導体層４０９の不純物元素度は低くなる。また、酸化物半導体層４０９中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
【００６６】
さらに、酸素ガス雰囲気下で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜の成膜に用いるアルゴン及び酸素は、水、水素などが含まれないことが好ましい。例えば、アルゴンの純度を９Ｎ（露点−１２１℃、水０．１ｐｐｂ、水素０．５ｐｐｂ）、酸素の純度を８Ｎ（露点−１１２℃、水１ｐｐｂ、水素１ｐｐｂ）とすることが好ましい。
【００６７】
本実施の形態では、アルゴンと酸素の流量比が２：１の雰囲気下において、スパッタリング法を用い、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２であるＩＧＺＯを１０ｎｍ成膜する。
【００６８】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作時のキャリア（電子）の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００６９】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００７０】
なお、Ｒａは、ＪＩＳ  Ｂ６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００７１】
【数１】
2013105852.tif 000003
【００７２】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。なお、測定面とは、全測定データの示す面であり、三つのパラメータ（Ｘ，Ｙ、Ｚ）から成り立っており、Ｚ＝Ｆ（Ｘ，Ｙ）によって表記される。
【００７３】
また、基準面は、指定面の平均の高さにおける、ＸＹ平面と平行な面である。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
【００７４】
このように、酸化物半導体層のチャネルが形成される領域において、下地絶縁層の平均面粗さを０．３ｎｍ以下とするためには、平坦化処理を行えばよい。平坦化処理は酸化物半導体膜の形成前に行えばよい。
【００７５】
例えば、下地絶縁層４３６の形成後に研磨処理（例えば、化学的機械的研磨（Ｃｎｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理）や、エッチングを行うことで下地絶縁層４３６の表面を平坦化してもよい。研磨処理またはエッチングは複数回行ってもよく、これらを組み合わせて行ってもよい。組み合わせて行う場合、工程順は特に限定されない。
【００７６】
平坦化処理として、ドライエッチングなどを行う場合、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
【００７７】
また、酸化物半導体層に含まれる水素は、極力少ないことが好ましい。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。そのため、酸化物半導体層に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は減圧下または窒素雰囲気下などで行うことができる。また、熱処理は酸化物半導体膜の形成後、島状に加工する前に行ってもよいし、島状に加工した後に行ってもよい。さらに、脱水化、脱水素化のための熱処理は複数回行ってもよく、他の加熱処理と兼ねてもよい。
【００７８】
熱処理は、減圧雰囲気または不活性雰囲気で熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに熱処理を行うと好ましい。これは減圧雰囲気または不活性雰囲気にて熱処理を行うと、酸化物半導体層中の不純物（例えば、水素等）濃度を低減することができるが、同時に酸素欠損も生じてしまう恐れがあり、このとき生じた酸素欠損を、酸化性雰囲気での熱処理により低減することができる。
【００７９】
酸化物半導体層４０９は、熱処理を行うことで、膜中の水素等の不純物元素を極めて少なくすることが可能となる。その結果、トランジスタの電界効果移動度を理想的な電界効果移動度近くまで高めることが可能となる。
【００８０】
なお、酸化物半導体層４０９には化学量論比に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体層４０９の酸素欠損によるキャリアの生成を抑制することができる。酸素を過剰に含ませるためには、成膜時に酸素が多く含まれるような条件で成膜してもよいし、酸化物半導体膜の形成後に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を過剰に含ませてもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００８１】
なお、下地絶縁層４３６として酸化物絶縁層を用いた場合、酸化物絶縁層上に酸化物半導体層が設けられた状態で加熱することによって、酸化物半導体層に酸素を供給することができ、酸化物半導体層の酸素欠陥を低減し、半導体特性を良好にすることができる。酸化物半導体層及び酸化物絶縁層を少なくとも一部が接した状態で加熱工程を行うことによって、酸化物半導体層への酸素の供給を行ってもよい。なお、加熱処理は酸化物半導体膜を島状に加工する前に行ってもよいし、島状に加工した後に行ってもよい。ただし、島状に加工するよりも前に加熱処理を行うことで、下地絶縁層から外部に放出される酸素の量が少なくなり、より多くの酸素を酸化物半導体層に供給できるため好ましい。
【００８２】
続いて、酸化物半導体層４０９上にゲート絶縁層４０２を形成する（図２（Ｂ）参照）。
【００８３】
ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、ハフニウムアルミネート（ＨｆＡｌｘＯｙ、ｘ＞０、ｙ＞０）、酸化ランタン、などのＨｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としてもよいし、積層構造としてもよい。
【００８４】
ゲート絶縁層４０２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁層４０２は、スパッタリングターゲット表面に対し、略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、いわゆるＣＰスパッタ装置（Ｃｏｌｕｍｎｅｒ  Ｐｌａｓｍａ  Ｓｐｕｔｔｅｒｉｎｇ  ｓｙｓｔｅｍ）を用いて成膜してもよい。
【００８５】
また、ゲート絶縁層４０２は、下地絶縁層４３６と同様に酸化物半導体層４０９と接するため、層中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。特に、ゲート絶縁層として酸化アルミニウムを用いることで、酸化アルミニウムからの酸素の導入に加え、酸化物半導体層に水素等の不純物が侵入することを防ぐため好ましい。
【００８６】
なお、ゲート絶縁層４０２の被覆性を向上させるために、酸化物半導体層４０９上面にも平坦化処理を行ってもよい。特にゲート絶縁層４０２として膜厚の小さい絶縁層を用いる場合、酸化物半導体層４０９の表面は平坦性が良好であることが好ましい。
【００８７】
次に、ゲート絶縁層４０２上に、酸化物半導体層４０９と重畳して、第１のゲート電極層４０１となる導電膜を形成し、該導電膜をエッチングして、第１のゲート電極層４０１を形成する（図２（Ｃ）参照）。
【００８８】
第１のゲート電極層４０１は、プラズマＣＶＤ法またはスパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、第１のゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。さらに、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウムスズ酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【００８９】
また、ゲート絶縁層４０２と接する第１のゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（窒化インジウム、窒化スズ、窒化タンタルなど）を用いることができる。これらの膜は５ｅＶ、または５．５ｅＶ以上の仕事関数を有し、第１のゲート電極として用いた場合、トランジスタの電気特性の閾値電圧をプラスにすることができ、いわゆるノーマリオフのスイッチング素子を実現できる。
【００９０】
なお、ゲート電極層４０１は、ゲート絶縁層４０２上に設けられた導電膜をマスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとすることもできる。
【００９１】
スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理等に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。
【００９２】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅で微細化することが可能である。例えば、線幅は、３０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。
【００９３】
続いて、第１のゲート電極層４０１をマスクとして、酸化物半導体層４０９に不純物元素４２１を導入し、酸化物半導体層４０９の第１のゲート電極層４０１と重畳しない領域に自己整合的に低抵抗領域４０４ａ及び低抵抗領域４０４ｂを形成する（図２（Ｄ）参照）。なお、不純物元素４２１が導入されない領域はチャネル形成領域４０３となる。
【００９４】
したがって、酸化物半導体層４０９には、第１のゲート電極層４０１と重畳するチャネル形成領域４０３と、チャネル形成領域４０３を挟んで、チャネル形成領域４０３よりも抵抗が低い低抵抗領域４０４ａ及び低抵抗領域４０４ｂが形成される。不純物元素４２１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【００９５】
導入する不純物元素は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、１×１０１３〜５×１０１６ｉｏｎｓ／ｃｍ２とするのが好ましい。また、不純物元素してリンを導入する場合、加速電圧を０．５〜８０ｋＶとするのが好ましい。
【００９６】
本実施の形態では、不純物元素としてリンを導入する。
【００９７】
なお、酸化物半導体層４０９に不純物元素を導入する処理は、複数回行っても良い。酸化物半導体層４０９に不純物元素を導入する処理を複数回行う場合、不純物元素は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
【００９８】
不純物元素が導入され、抵抗が低減された低抵抗領域４０４ａ及び低抵抗領域４０４ｂを含む酸化物半導体層を有することにより、酸化物半導体層４０９とソース電極層４０５ａ及びドレイン電極層４０５ｂとのコンタクト抵抗が小さくなる。そのため、ソース電極層４０５ａ及びドレイン電極層４０５ｂ近傍の電界が緩和され、トランジスタ４２０はオン特性が高く、高速動作、高速応答が可能な電気特性に優れた半導体装置とすることができる。
【００９９】
なお、不純物元素の導入によって、酸化物半導体層の結晶構造が変わる場合がある。したがって、本実施の形態の半導体装置は領域によって結晶性が異なる酸化物半導体層を用いてもよい。例えば、チャネル形成領域４０３は低抵抗領域４０４ａ及び低抵抗領域４０４ｂよりも高い結晶性を有していてもよい。具体的には、チャネル形成領域４０３の酸化物半導体はＣＡＡＣ−ＯＳ膜とし、低抵抗領域４０４ａ及び低抵抗領域４０４ｂは非晶質構造とすることもできる。
【０１００】
次に、第１のゲート電極層４０１及びゲート絶縁層４０２上に、第２のゲート電極層４１２となる導電膜４１１と、側壁絶縁層４１３となる絶縁膜４１４を積層して形成する。
【０１０１】
導電膜４１１は、第１のゲート電極層４０１と同様の材料を用い、スパッタリング法によって形成する。導電膜４１１膜厚は、第１のゲート電極層との被覆性（ステップカバレッジ）を考慮して、１０ｎｍ以上５０ｎｍ以下とすることが好ましい。
【０１０２】
絶縁膜４１４は、ゲート絶縁層４０２と同様の材料、方法を用いて形成することができる。絶縁膜４１４は、第１のゲート電極層４０１及び導電膜４１１を十分覆いきれる程度の膜厚とすればよい。また、第２のゲート電極層との被覆性を考慮して、被覆性の高い膜を成膜できる方法を用いることが好ましい。例えば、ＣＶＤ法によって形成した酸化窒化シリコン膜等を用いることが好ましい。
【０１０３】
続いて、絶縁膜４１４に対して異方性エッチングを行い、導電膜４１１を露出させる。エッチングによって導電膜４１１が露出した段階では、第１のゲート電極層４０１及び導電膜４１１の側壁部には絶縁膜４１４が残留する（図３（Ｂ）参照）。したがって、この段階でエッチングを止めることで、マスクを用いずに自己整合的に側壁絶縁層４１３を形成することができる。マスクを用いずに、側壁絶縁層４１３を作製することによって、マスク数を削減し、作製コストを低減することができる。
【０１０４】
続いて、側壁絶縁層４１３をマスクとして、導電膜４１１にエッチングを行い、第２のゲート電極層４１２を形成する（図３（Ｃ）参照）。第２のゲート電極層４１２は、低抵抗領域４０４ａ及び低抵抗領域４０４ｂと重畳して、Ｌｏｖ領域を形成する。
【０１０５】
第２のゲート電極層４１２の形成において、側壁絶縁層４１３をマスクとしたエッチングを行うため、マスク数を削減し、作製コストを低減することができる。
【０１０６】
また、低抵抗領域４０４ａ及び低抵抗領域４０４ｂは、第１のゲート電極層をマスクとした不純物元素の導入によって、自己整合的に形成されている。そのため、第１のゲート電極層４０１と接して設けられた導電膜４１１を用いて第２のゲート電極層４１２を形成することにより、自己整合的に第２のゲート電極層４１２と低抵抗領域４０４ａ及び低抵抗領域４０４ｂとが重畳するＬｏｖ領域が形成される。したがって、Ｌｏｖ領域の形成において、レジストマスク等を用いた微細な位置合わせが必要なく、オン特性に優れた微細なトランジスタを歩留まりよく作製することができる。
【０１０７】
なお、図３（Ｃ）では、側壁絶縁層４１３の高さが、第２のゲート電極層４１２の高さよりも高い場合について示したが、図５（Ａ）に示すトランジスタ４３０のように、側壁絶縁層４１３の高さと、第２のゲート電極層４１２の高さが一致する場合もある。また、図５（Ｂ）に示すトランジスタ４４０のように、側壁絶縁層４１３の高さが第２のゲート電極層４１２の高さより低い場合もある。なお、ここでいう高さとは、基板上面からの距離のことを指す。
【０１０８】
続いて、ゲート絶縁層４０２、第２のゲート電極層４１２及び側壁絶縁層４１３上に絶縁層４１５を形成する（図４（Ａ）参照）。
【０１０９】
絶縁層４１５は、ゲート絶縁層４０２と同様の材料及び方法を用いて形成することができる。絶縁層４１５はトランジスタ４２０により生じる凹凸を平坦化できる膜厚で形成する。絶縁層４１５は単層でも、異なる絶縁層の積層でも構わない。
【０１１０】
絶縁層４１５として、緻密性の高い無機絶縁層（代表的には酸化アルミニウム膜等）を用いると、トランジスタ４２０の保護絶縁膜として機能する。
【０１１１】
また、酸化アルミニウム膜を用いる場合、酸化アルミニウム膜を成膜した後、熱処理を行ってもよい。酸化アルミニウム膜は、酸化物半導体層への水（水素を含む）の侵入防止機能及び酸化物半導体層からの酸素の脱離防止機能を有する。よって、酸化物半導体層４０９、またはそれに接する絶縁層が酸素過剰領域を有していると、酸化アルミニウム膜を設けた状態で熱処理を行うことによって、酸化物半導体層の膜中、または絶縁層と酸化物半導体層の界面において、少なくとも１ヶ所、該膜の化学量論比を超える酸素が存在する領域（酸素過剰領域とも表記する）を設けることができる。
【０１１２】
次に、絶縁層４１５及びゲート絶縁層４０２を貫通し、少なくとも低抵抗領域４０４ａ及び低抵抗領域４０４ｂに達する開口４５５ａ及び開口４５５ｂを設ける（図４（Ｂ）参照）。開口の形成はマスクなどを用いた選択的なエッチングにより行われる。エッチングはドライエッチングでも、ウェットエッチングでもよく、双方を組み合わせて開口を形成してもよい。また、該開口は低抵抗領域４０４ａ及び低抵抗領域４０４ｂに達すればよく、形状は特に限定されない。但し、図４（Ｂ）に示すようにテーパー状にすることによって、後に形成されるソース電極層及びドレイン電極層を断切れなく形成でき、好適である。
【０１１３】
続いて、開口４５５ａ、開口４５５ｂ及び絶縁層４１５上に導電材料を用いて、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する（図４（Ｃ）参照）。ソース電極層４０５ａ及びドレイン電極層４０５ｂには上述した第１のゲート電極層４０１に用いた材料と同様の材料を用いることができる。
【０１１４】
以上の工程でトランジスタ４２０を作製することができる。
【０１１５】
なお、図示しないが、トランジスタ４２０上に、さらに絶縁層を設けてもよい。絶縁層としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、又は酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜の単層又は積層を用いることができる。
【０１１６】
絶縁層の形成後、さらに加熱工程を行ってもよい。例えば、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱工程を行ってもよい。この加熱工程は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。
【０１１７】
また、トランジスタ４２０起因の表面凹凸を低減するために、平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン等の有機材料を用いることができる。また、上記有機材料の他に、低誘電材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０１１８】
また、本実施の形態に示す半導体装置のゲート絶縁層４０２は、第１のゲート電極層４０１のエッチングによって、ゲート絶縁層４０２もエッチングされて膜厚が減少（いわゆる膜減り）することがある。さらに、第２のゲート電極層４１２を形成する際のエッチングによっても、ゲート絶縁層４０２がエッチングされて膜減りを起こす場合がある。したがって、図５（Ｃ）に示すトランジスタ４５０のように、ゲート絶縁層が膜厚の異なる複数の領域を含む場合がある。トランジスタ４５０のゲート絶縁層５０２は、第２のゲート電極層４１２と接する領域において、第１のゲート電極層４０１のエッチングによってエッチングされ膜厚が減少している。さらに、絶縁層４１５と接する領域において、第１のゲート電極層４０１のエッチングと、第２のゲート電極層４１２との２回のエッチングによってエッチングされ膜厚が減少している。
【０１１９】
なお、図５（Ｃ）に示すトランジスタ４５０のゲート絶縁層５０２は、第１のゲート電極層のエッチング及び第２のゲート電極のエッチングの２回にエッチングによって、膜厚が減少しているが、第１のゲート電極層を形成する際のエッチングによって膜厚が減少しても、第２のゲート電極層のエッチングにおいては膜厚が減少しない場合もある。また、反対に、第１のゲート電極層のエッチングにおいては、ゲート絶縁層の膜厚は減少せず、第２のゲート電極層の膜厚によってのみ、ゲート絶縁層の膜厚が減少する場合もある。
【０１２０】
本実施の形態に示した半導体装置は、第１のゲート電極層４０１のチャネル長方向の側面に接する第２のゲート電極層４１２を有する。第２のゲート電極層４１２は、ソース領域またはドレイン領域として機能する低抵抗領域４０４ａ及び低抵抗領域４０４ｂと重畳し、Ｌｏｖ領域を形成するため、トランジスタのオン電流の低下を抑制することができる。
【０１２１】
さらに、本実施の形態の半導体装置は、ゲート電極層をマスクとした不純物元素の導入により、自己整合的にチャネル形成領域と低抵抗領域と、を形成している。そのため、第１のゲート電極層の側面に接する第２のゲート電極層４１２は自己整合的に低抵抗領域と重畳する。したがって、Ｌｏｖ領域の形成において、微細な位置合わせの必要がなく、微細化されたトランジスタを歩留まりよく作製することができる。
【０１２２】
また、第２のゲート電極層４１２は、側壁絶縁層４１３をマスクとしたエッチングによって形成されるため、マスク数を低減し、作製コストを低減することができる。
【０１２３】
また、本実施の形態の半導体装置が有するトランジスタのＬｏｖ領域の幅は、第２のゲート電極層の幅によって決定される。第２のゲート電極層は、側壁絶縁層をマスクとして用いたエッチングによって作製されるため、第２のゲート電極層の幅は、側壁絶縁層の幅によって決定される。側壁絶縁層は、絶縁層を異方性エッチングすることで自己整合的に形成されるため、露光装置の露光限界や、マスク等の幅に影響されずに作製することができる。したがって、本発明の一態様のトランジスタは、微細なトランジスタの第１のゲート電極層の側面にＬｏｖ領域を形成することができる。したがって、微細なトランジスタのオン特性を向上させることができる。
【０１２４】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１２５】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる本発明の一態様について説明する。なお、本実施の形態では、実施の形態１と異なる点について説明し、実施の形態１と等しい部分については、説明を省略する。
【０１２６】
図６に本発明の一態様の半導体装置を示す。図６（Ａ）は本発明の一態様が有するトランジスタ５２０の上面図を示しており、図６（Ｂ）は図６（Ａ）の一点鎖線Ｂ１−Ｂ２における断面図である。
【０１２７】
トランジスタ５２０を含む半導体装置は、基板４００上に下地絶縁層４３６と、下地絶縁層４３６上の低抵抗領域４０４ａ、低抵抗領域４０４ｂ及び低抵抗領域４０４ａ、低抵抗領域４０４ｂに挟まれたチャネル形成領域４０３を含む酸化物半導体層４０９と、酸化物半導体層４０９上のゲート絶縁層４０２と、ゲート絶縁層４０２上の第１のゲート電極層４０１と、第１のゲート電極層４０１の側面に設けられた第２のゲート電極層４１２と、第２のゲート電極層４１２上の側壁絶縁層４１３と、ゲート絶縁層４０２、第２のゲート電極層４１２、及び側壁絶縁層４１３上の絶縁層４１５と、絶縁層４１５及びゲート絶縁層４０２に設けられた開口を介して、酸化物半導体層４０９の低抵抗領域４０４ａ及び低抵抗領域４０４ｂとそれぞれ接するソース電極層５０５ａ及びドレイン電極層５０５ｂと、ソース電極層５０５ａ及びドレイン電極層５０５ｂとそれぞれ電気的に接続するソース配線層５６７ａ及びドレイン配線層５６７ｂと、を有する。
【０１２８】
側壁絶縁層４１３は、第２のゲート電極層４１２を介して第１のゲート電極層４０１のチャネル長方向の側面及びゲート絶縁層の上面と対向し、第２のゲート電極層４１２のチャネル長方向の側端部と、側壁絶縁層４１３の側端部はそれぞれ一致する。
【０１２９】
トランジスタ５２０は、実施の形態１に示したトランジスタ４２０と同様に、ソース領域またはドレイン領域として機能する低抵抗領域４０４ａ及び低抵抗領域４０４ｂが第２のゲート電極層４１２と重畳する領域を有する。Ｌｏｖ領域を有することで、トランジスタ５２０のオン電流の低下を抑制することができる。
【０１３０】
トランジスタ５２０は、実施の形態１に示すトランジスタと比較して、ゲート電極層と、ソース電極層及びドレイン電極層とのチャネル長方向の距離を短くすることができる構成となっている。したがって、より微細な構造のトランジスタとすることができるとともに、ソース電極層とドレイン電極層との間の抵抗が低減された、オン特性に優れたトランジスタとすることができる。
【０１３１】
トランジスタ５２０がより微細化を達成できる構成であることについて、トランジスタ５２０の作製方法によって説明する。
【０１３２】
トランジスタ５２０は、基板４００、酸化物半導体層４０９、ゲート絶縁層４０２、第１のゲート電極層４０１、第２のゲート電極層４１２、側壁絶縁層４１３及び絶縁層４１５については、実施の形態１に示すトランジスタと同様の方法を用いて作製することができる（図７（Ａ）参照）。
【０１３３】
絶縁層４１５を形成した後、絶縁層４１５上にマスク５５０を形成し、マスク５５０を用いて絶縁層４１５及びゲート絶縁層４０２をエッチングして、酸化物半導体層４０９に達する開口５５５ａを形成する（図７（Ｂ）参照）。
【０１３４】
マスク５５０は、フォトレジストなどの材料を用い、フォトリソグラフィ法などによって形成することができる。マスク５５０形成時の露光には、波長が数ｎｍ〜数１０ｎｍと短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。したがって、微細なパターンを有するマスク５５０を形成することができる。
【０１３５】
なお、十分に微細なパターンのマスク５５０を形成できるのであれば、インクジェット法などの他の方法を用いてマスク５５０を形成してもよい。この場合には、マスク５５０の材料として、フォトレジストなどの感光性を有する材料を用いる必要はない。
【０１３６】
マスク５５０を除去した後、開口５５５ａ及びゲート絶縁層４０２上にマスク５５２を形成する。マスク５５２は、マスク５５０と同様に形成することができる。そしてマスク５５２を用いて絶縁層４１５及びゲート絶縁層４０２をエッチングして、酸化物半導体層４０９に達する開口５５５ｂを形成する（図７（Ｃ）参照）。これによって、絶縁層４１５及びゲート絶縁層４０２に、第１のゲート電極層４０１を挟んで、一対の開口が形成されることとなる。
【０１３７】
開口５５５ａ及び開口５５５ｂには後の工程において、ソース電極層及びドレイン電極層が形成される。開口５５５ａ及び開口５５５ｂを一度のエッチングによって形成する場合、開口５５５ａ及び開口５５５ｂとのチャネル長方向の最小加工寸法は、マスクの形成に用いる露光装置の解像限界に制約される。したがって、開口５５５ａと開口５５５ｂとの距離を十分に小さくすることが難しく、トランジスタの微細化を図ることが困難である。
【０１３８】
しかし、本実施の形態で示すトランジスタ５２０は、開口５５５ａと開口５５５ｂをそれぞれ別のマスクを用いた別のエッチングによって形成するため、露光装置の解像限界に依存せず、ソース電極層とドレイン電極層との位置を決定することができる。したがって、ソース電極層とゲート電極層との距離及びゲート電極層とゲート電極層との距離を縮小することができ、オン特性に優れたトランジスタを作製することができる。
【０１３９】
次いで、開口５５５ａ及び開口５５５ｂを埋め込むように、絶縁層４１５上に導電膜５０５を形成する（図８（Ａ）参照）。導電膜５０５は、ソース電極層５０５ａ及びドレイン電極層５０５ｂとなる導電膜である。導電膜５０５には、実施の形態１に示した、ソース電極層及びドレイン電極層に用いた材料と同様の材料を用いることができる。
【０１４０】
次に、導電膜５０５に対してＣＭＰ処理を行う（図８（Ｂ）参照）。絶縁層４１５上（少なくとも第１のゲート電極層４０１と重畳する領域）に設けられた導電膜５０５を除去するように、導電膜５０５に対してＣＭＰ処理を行うことで、導電膜５０５を分断して、開口５５５ａ及び開口５５５ｂに埋め込まれたソース電極層５０５ａ及びドレイン電極層５０５ｂを形成することができる。本実施の形態では、導電膜５０５に対して、絶縁層４１５の上面が露出する条件でＣＭＰ処理を行うことにより、ソース電極層５０５ａ及びドレイン電極層５０５ｂを形成する。なお、ＣＭＰ処理の条件によっては絶縁層４１５の上面も研磨される場合がある。
【０１４１】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ処理を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、ソース電極層５０５ａ、ドレイン電極層５０５ｂ、絶縁層４１５の表面の平坦性をより向上させることができる。
【０１４２】
なお、本実施の形態では、絶縁層４１５と重畳する領域の導電膜５０５の除去にＣＭＰ処理を用いたが、他の研磨（切削、研削）処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチングやプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜５０５の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【０１４３】
上述したように、ソース電極層５０５ａまたはドレイン電極層５０５ｂは、ゲート絶縁層４０２及び絶縁層４１５に設けられた開口に埋め込むように設けられる。したがって、トランジスタ５２０において、ソース電極層５０５ａと酸化物半導体層４０９が接する領域と、ゲート電極層との間の距離は、開口５５５ａの端部と第２のゲート電極層４１２との幅によって決定される。同様に、トランジスタ５２０において、ドレイン電極層５０５ｂと酸化物半導体層４０９が接する領域と、ゲート電極層との距離は開口５５５ｂの端部と第２のゲート電極層４１２の幅によって決定される。
【０１４４】
本実施の形態に示すトランジスタ５２０は、開口５５５ａと開口５５５ｂそれぞれ、マスクを用いた別のエッチングによって形成しているため、開口５５５ａ及び開口５５５ｂとの間の距離を十分小さくすることができ、ソース電極層５０５ａと酸化物半導体層４０９が接する領域とゲート電極層との距離と、ドレイン電極層５０５ｂと酸化物半導体層が接する領域と、ゲート電極層との距離を十分小さくすることができる。
【０１４５】
また、ソース電極層５０５ａ及びドレイン電極層５０５ｂを形成するために、レジストマスク等を用いたエッチングを用いないため、ソース電極層５０５ａ及びドレイン電極層５０５ｂのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきが少ない微細な構造を有するトランジスタ５２０を歩留まりよく作製することができる。
【０１４６】
次いで、ソース電極層５０５ａ、ドレイン電極層５０５ｂ及び絶縁層４１５上にソース配線層５６７ａ及びドレイン配線層５６７ｂとなる導電膜を形成し、該導電膜をエッチングしてソース配線層５６７ａ及びドレイン配線層５６７ｂを形成する。ソース配線層５６７ａ及びドレイン配線層５６７ｂは実施の形態１で述べた第１のゲート電極層４０１と同様の材料、方法を用いて形成することができる。
【０１４７】
ソース電極層５０５ａ及びドレイン電極層５０５ｂとの間のチャネル長方向の距離は、露光装置の解像限界に依存せずに微細に加工することが可能である。一方、ソース配線層５６７ａ及びドレイン配線層５６７ｂは、フォトリソグラフィ法によって形成したマスクを用いて加工されるため、その間の距離は、ソース電極層５０５ａ及びドレイン電極層５０５ｂの間の距離よりも大きくなる。トランジスタ５２０の微細化のためには、ソース配線層５６７ａ及びドレイン配線層５６７ｂとの間の距離を、露光装置の解像限界に合わせて設定するのが好ましい。
【０１４８】
以上の工程によって、トランジスタ５２０が形成される。
【０１４９】
本実施の形態に示した半導体装置は、第１のゲート電極層４０１のチャネル長方向の側面に接する第２のゲート電極層４１２を有する。第２のゲート電極層４１２は、ソース領域またはドレイン領域として機能する低抵抗領域４０４ａ及び低抵抗領域４０４ｂと重畳し、Ｌｏｖ領域を形成するため、トランジスタのオン電流の低下を抑制することができる。
【０１５０】
さらに、本実施の形態の半導体装置は、ゲート電極層をマスクとした不純物元素の導入により、自己整合的にチャネル形成領域と低抵抗領域と、を形成している。そのため、第１のゲート電極層の側面に接する第２のゲート電極層４１２は自己整合的に低抵抗領域と重畳する。したがって、Ｌｏｖ領域の形成において、微細な位置合わせの必要がなく、微細化されたトランジスタを歩留まりよく作製することができる。
【０１５１】
本実施の形態に示した半導体装置は、ソース電極層５０５ａを設けるための開口５５５ａと、ドレイン電極層５０５ｂを設けるための開口５５５ｂとを、それぞれマスクを用いた別のエッチングによって形成するため、開口５５５ａ及び開口５５５ｂとの間の距離が、露光装置の解像限界によって制限されず、ソース電極層５０５ａとドレイン電極層５０５ｂとの間の距離を十分に縮小した、微細なトランジスタを作製することができる。
【０１５２】
ソース電極層５０５ａ及びドレイン電極層５０５ｂとの間の距離が縮まることで、ソース電極層５０５ａと酸化物半導体層４０９とが接する領域とゲート電極層との間の距離及びドレイン電極層５０５ｂと酸化物半導体層４０９とが接する領域とゲート電極層との間の距離が縮まるため、トランジスタのソース電極層及びドレイン電極層にかかる電圧が大きくなり、ソースドレイン間の抵抗を低減することができ、オン特性に優れたトランジスタを提供することができる。
【０１５３】
さらに、ソース電極層５０５ａ及びドレイン電極層５０５ｂの形成において、レジストマスク等を用いたエッチングを行わないため、ソース電極層５０５ａとドレイン電極層５０５ｂとの間の距離が十分に微細化されている場合でも、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【０１５４】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１５５】
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１及び実施の形態２に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１及び実施の形態２で示すトランジスタのいずれの構造も適用することができる。
【０１５６】
図９は、半導体装置の構成の一例である。図９（Ａ）に半導体装置の断面図を、図９（Ｂ）に半導体装置の平面図を、図９（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。なお、図９（Ａ）においては、図の明瞭化のため、図９（Ｂ）に示す半導体装置の一部の構成要素を省略している。
【０１５７】
図９（Ａ）及び図９（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１及び実施の形態２で示した構成と同一の構成とすることができる。
【０１５８】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１５９】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１６０】
図９（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物元素領域１２０と、不純物元素領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
【０１６１】
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図９（Ａ）に示すようにトランジスタ１６０が側壁絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極層１１０の側面に側壁絶縁層を設け、不純物元素度が異なる領域を含む不純物元素領域１２０としてもよい。
【０１６２】
絶縁層１３０上面において、酸化物半導体層１４４形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは、絶縁層１３０の上面の平均面粗さは０．１５ｎｍ以下）絶縁層１３０上に酸化物半導体層１４４を形成する。
【０１６３】
図９（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。図９（Ａ）のトランジスタ１６２は、実施の形態１に示したトランジスタを適用したが、実施の形態２に示したトランジスタを適用することもできる。
【０１６４】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１６５】
トランジスタ１６２は、作製工程において、側壁絶縁層１３７をマスクとしたエッチングによって第２のゲート電極層１３６を形成する。さらに、側壁絶縁層１３７は、マスクを用いないエッチングによって自己整合的に形成するため、マスクの位置合わせ精度等に影響されずに、微細な構造のトランジスタを作製することができる。
【０１６６】
また、酸化物半導体層１４４には、不純物元素を導入する処理が行われており、ゲート電極層１４８ｂをマスクとして、酸化物半導体層に不純物元素を導入する処理を行うことにより酸化物半導体層に自己整合的に低抵抗領域１４４ａ、低抵抗領域１４４ｂ及びチャネル形成領域１４４ｃを形成する。
【０１６７】
低抵抗領域１４４ａ及び低抵抗領域１４４ｂは、チャネル形成領域１４４ｃよりも不純物元素度が高くなっている。不純物元素度を高くすることによって酸化物半導体層中のキャリア密度が増加し、ゲート電極層１１０及び電極層１５３と酸化物半導体層１４４の間のコンタクト抵抗が低くなるため、配線層と酸化物半導体層の間で良好なオーミックコンタクトをとることができ、オン電流や移動度が向上し、高速応答が可能となる。また、低抵抗化された領域において、オーミックコンタクトをとることができるため、ショットキー接合と比較して熱的にも安定な動作が可能となる。
【０１６８】
ゲート電極層１１０と酸化物半導体層１４４は接し、ゲート電極層１１０、酸化物半導体層１４４、ゲート絶縁層１４６及び導電層１４８ａとによって容量素子１６４が構成されている。すなわち、ゲート電極層１１０は、容量素子１６４の一方の電極として機能し、導電層１４８ａは、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
【０１６９】
トランジスタ１６２及び容量素子１６４の上には絶縁層１５０が設けられている。そして、絶縁層１５０上には、トランジスタ１６２と他のトランジスタを接続するための配線１５７が設けられている。配線１５７は、絶縁層１５０に設けられた開口に設けられた電極層１５３を介して低抵抗領域１４４ｂと接続している。
【０１７０】
図９（Ａ）及び図９（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１７１】
次に、図９（Ａ）及び図９（Ｂ）に対応する回路構成の一例を図９（Ｃ）に示す。
【０１７２】
図９（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層またはドレイン電極層の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１７３】
図９（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１７４】
情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、及び容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
【０１７５】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
【０１７６】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１７７】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１７８】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１７９】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１８０】
本実施の形態で示すトランジスタ１６２は、第１のゲート電極層のチャネル長方向の側面に接する第２のゲート電極層を有する。第２のゲート電極層は、ソース領域またはドレイン領域として機能する低抵抗領域と重畳し、Ｌｏｖ領域を形成するため、トランジスタのオン電流の低下を抑制することができる。
【０１８１】
したがって、トランジスタ１６２はオン特性が高く、高速動作、高速応答が可能である。また、微細化も達成できる。よって、該トランジスタを用いることで高性能及び高信頼性の半導体装置を提供することができる。
【０１８２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８３】
（実施の形態４）
本実施の形態においては、実施の形態１及び実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図１０乃至図１２を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１及び実施の形態２に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１及び実施の形態２で示すトランジスタのいずれの構造も適用することができる。
【０１８４】
図１０（Ａ）は、半導体装置の回路構成の一例を示し、図１０（Ｂ）は半導体装置の一例を示す概念図である。まず、図１０（Ａ）に示す半導体装置について説明を行い、続けて図１０（Ｂ）に示す半導体装置について、以下説明を行う。
【０１８５】
図１０（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極層またはドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極層またはドレイン電極層と容量素子２５４の第１の端子とは電気的に接続されている。
【０１８６】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０１８７】
次に、図１０（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を行う場合について説明する。
【０１８８】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０１８９】
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
【０１９０】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０１９１】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ）は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１９２】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１９３】
このように、図１０（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１９４】
次に、図１０（Ｂ）に示す半導体装置について、説明を行う。
【０１９５】
図１０（Ｂ）に示す半導体装置は、上部に記憶回路として図１０（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０１９６】
図１０（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０１９７】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１９８】
なお、図１０（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
【０１９９】
次に、図１０に示したメモリセル２５０に適用できる半導体装置の具体的な構成について図１１を用いて説明する。図１１（Ｂ）は半導体装置の上面図を示し、図１１（Ａ）は図１１（Ｂ）の一点鎖線Ｅ１−Ｅ２、Ｆ１−Ｆ２における断面を示す。なお、図１１（Ａ）においては、図の明瞭化のため、図１１（Ｂ）に示す半導体装置の一部の構成要素を省略している。
【０２００】
図１１に示すメモリセルは、酸化物半導体にチャネルが形成されるトランジスタ１６２と、容量素子２５４とを有する。なお、トランジスタ１６２の構成は、図８に示す半導体装置が有するトランジスタ１６２と同様であるため、その詳細な説明は省略する。
【０２０１】
図１１において容量素子２５４は、酸化物半導体層１４４、ゲート絶縁層１４６、絶縁層１５０及び導電層１５７ａで構成されている。導電層１５７ａは、トランジスタ１６２のソース電極層またはドレイン電極層として機能する電極層１５３と接する導電層１５７ｂと同工程で作製されている。
【０２０２】
導電層１５７ａ及び導電層１５７ｂ上には絶縁層１３５が設けられ、絶縁層１３５上にはトランジスタ１６２と他のトランジスタとを接続する配線１５９が設けられている。
【０２０３】
図１２に、図１１とは異なる構成の本実施の形態の半導体装置について示す。
【０２０４】
図１２（Ａ）は、半導体装置の上面図、図１２（Ｂ）は半導体装置の断面図である。ここで、図１２（Ｂ）は、図１２（Ａ）のＧ１−Ｇ２における断面に相当する。なお、図１２（Ａ）においては、図の明瞭化のため、図１２（Ｂ）に示す半導体装置の一部の構成要素を省略している。
【０２０５】
図１２に示すメモリセルは、酸化物半導体層にチャネルが形成されるトランジスタ１６２と、容量素子２５４とを有する。なお、トランジスタ１６２の構成は図８に示すトランジスタ１６２と同様であるため、詳細な説明は省略する。
【０２０６】
図１２（Ａ）（Ｂ）において、容量素子２５４は、導電層１９２、絶縁層１９３、導電層１９４で構成され、絶縁膜１９６中に形成されている。なお、絶縁層１９３は誘電率の高い絶縁材料を用いることが好ましい。容量素子２５４とトランジスタ１６２とは、絶縁層１３５、絶縁層１５０、及び絶縁層１９５に形成されたトランジスタ１６２の低抵抗領域１４４ｂに達する電極層１４２ａを介して電気的に接続されている。
【０２０７】
酸化物半導体層１４４は、ゲート電極層１４８をマスクとして不純物元素を導入することで、ゲート電極層１４８と重畳しない領域において、自己整合的に低抵抗領域を形成する。ソース電極層またはドレイン電極層として機能する電極層１４２ａ及び電極層１４２ｂは、酸化物半導体層１４４の低抵抗領域と接しトランジスタ１６２のソース領域及びドレイン領域として機能するため、酸化物半導体層１４４とソース電極層及びドレイン電極層とのコンタクト抵抗は低減される。
【０２０８】
図１１、図１２に示すように、トランジスタ１６２、容量素子１６４を重畳するように密に積層して設けることで、より半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２０９】
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。高純度化され、真性化された酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０２１０】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２１１】
本実施の形態で示すトランジスタ１６２は、第１のゲート電極層のチャネル長方向の側面に接する第２のゲート電極層を有する。第２のゲート電極層は、ソース領域またはドレイン領域として機能する低抵抗領域と重畳し、Ｌｏｖ領域を形成するため、トランジスタのオン電流の低下を抑制することができる。
【０２１２】
上記のようなトランジスタは、オン特性が高く、高速動作、高速応答が可能である。また、微細化も達成できる。よって、該トランジスタを用いることで高性能及び高信頼性の半導体装置を提供することができる。
【０２１３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２１４】
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１３乃至図１６を用いて説明する。
【０２１５】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理には不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０２１６】
通常のＳＲＡＭは、図１３（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０２１７】
それに対して、ＤＲＡＭはメモリセルが図１３（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えを行わない場合でも電力を消費する。
【０２１８】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力を低減することができる。
【０２１９】
図１４に携帯機器のブロック図を示す。図１４に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯機器を提供することができる。
【０２２０】
図１５に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１５に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０２２１】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０２２２】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０２２３】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２２４】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２２５】
図１６に電子書籍のブロック図を示す。図１６はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２２６】
ここでは、図１６のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違いを示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
【０２２７】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０２２８】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例１】
【０２２９】
本実施例では、本発明の一態様の半導体装置の作製方法を適用して導電膜を加工し、実施の形態１に示すゲート電極層のような構成の導電膜が形成されることを確認した。図１７（Ａ）は、実施例試料１の断面ＳＴＥＭ（走査透過電子顕微鏡）での観察写真であり、図１７（Ｂ）は、図１７（Ａ）の断面模式図である。明瞭化のため、図１７（Ｂ）に、図１に示すトランジスタ４２０と同様の符号を付した。
【０２３０】
実施例試料１の作製方法について示す。
【０２３１】
初めに、シリコン基板上に膜厚３００ｎｍの酸化シリコン膜を形成した。酸化シリコン膜は、酸素（酸素５０ｓｃｃｍ）雰囲気下において、圧力０．４Ｐａ、電源電力（電源出力）１．５ｋＷを印加し、ガラス基板とターゲットとの間の距離を６０ｍｍ、基板温度１００℃の条件によるスパッタリング法によって成膜した。
【０２３２】
酸化シリコン膜表面を研磨処理後、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（原子数比）の酸化物ターゲットを用いたスパッタリング法により、膜厚３０ｎｍのＩＧＺＯ膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度３００℃とした。
【０２３３】
次に、ＩＧＺＯ膜を、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、三塩化硼素及び塩素（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａにおいてエッチングして島状に加工した。
【０２３４】
続いて、酸化シリコン膜及びＩＧＺＯ膜上に第１の酸化窒化シリコン膜をＣＶＤ法によって２０ｎｍの膜厚で形成した。
【０２３５】
第１の酸化窒化シリコン膜上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜を、アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）混合雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷにおいて成膜し、さらに、膜厚１３５ｎｍの第１のタングステン膜をアルゴン（Ａｒ＝１００ｓｃｃｍ）雰囲気下、圧力２．０Ｐａ、電源電力４ｋＷで成膜して、積層した。
【０２３６】
続いて、第１のタングステン膜をＩＣＰエッチング法により、塩素、四弗化炭素及び酸素（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）雰囲気下、電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにおいてエッチングし、窒化タンタル膜をＩＣＰエッチング法により、塩素（Ｃｌ２＝１００ｓｃｃｍ）雰囲気下、電源電力１ｋＷ、バイアス電力６０Ｗ、圧力０．２Ｐａにおいてエッチングした。
【０２３７】
次に、スパッタリング法によって、第１のタングステン膜及び窒化タンタル膜を覆うように、第２のタングステン膜を３０ｎｍの膜厚で成膜した。成膜条件はアルゴン（Ａｒ＝５０ｓｃｃｍ）雰囲気下において、圧力０．６Ｐａ、電源電力１ｋＷとした。
【０２３８】
次に、第２の窒化酸化シリコン膜をＣＶＤ法によって、１５０ｎｍ成膜した。
【０２３９】
続いて、第２の窒化酸化シリコン膜をＩＣＰエッチング法を用いて、トリフルオロメタン及びヘリウム（ＣＨＦ３：Ｈｅ＝３０ｓｃｃｍ：１２０ｓｃｃｍ）混合雰囲気下、電源電力３ｋＷ、バイアス電力２００Ｗ、圧力２．０Ｐａでエッチングし、側壁絶縁層とした。
【０２４０】
続いて、側壁絶縁層をマスクとして第２のタングステン膜をＩＣＰエッチング法によって、塩素及び酸素（Ｃｌ２：Ｏ２＝４５ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、電源電力５００Ｗ、バイアス電力４０Ｗ、圧力１．０Ｐａでエッチングした。
【０２４１】
上記の方法を用いて作製した実施例試料１の断面ＳＴＥＭ写真を図１７（Ａ）に示す。また、図１７（Ｂ）に図１７（Ａ）に示す断面ＳＴＥＭ写真の模式図を示す。
【０２４２】
図１７に示すように、実施の形態１に示すゲート電極層のような導電膜が形成されたことが確認できた。実施例試料１は、図１（Ａ）に示すゲート電極層４０１のように、側壁絶縁層の高さが、導電膜の高さよりも高い。
【０２４３】
また、実施例試料１の第１の酸化窒化シリコン膜は、図５（Ｃ）に示すゲート絶縁層４０２と同様に、膜厚の異なる複数の領域を有している。第１の酸化窒化シリコン膜の膜厚を調べると、窒化タンタル膜と接する領域において膜厚が１７．９ｎｍであり、第２のタングステン膜と接する領域において膜厚が１１．２ｎｍであった。これは、窒化タングステン膜のエッチングを行った際に、第１の窒化酸化シリコン膜も一緒にエッチングされたことによる。
【実施例２】
【０２４４】
本実施例では、実施例１とは異なる作製条件を用いて、実施の形態１に示すゲート電極層のような導電膜が形成できることを確認した。図１８に本実施例で作製した実施例試料２のＳＴＥＭ写真を示す。
【０２４５】
まず、実施例試料２の作製方法について示す。なお、実施例試料２は、実施例試料１と比較して、酸化シリコン膜及びＩＧＺＯ膜を設けていない点と、第１のタングステン膜の成膜条件及びエッチング条件が異なっている。
【０２４６】
まず、シリコン基板を用意し、基板上に第１の窒化酸化シリコンをＣＶＤ法によって２０ｎｍの膜厚で成膜する。
【０２４７】
次に、膜厚３０ｎｍの窒化タンタル膜を、アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）混合雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷのスパッタリング法によって成膜し、その上に膜厚１３５ｎｍの第１のタングステン膜を、アルゴン（Ａｒ＝１００ｓｃｃｍ）雰囲気下、圧力２．０Ｐａ、電源電力４ｋＷによって成膜した。
【０２４８】
続いて、第１のタングステン膜をＩＣＰエッチング法により、塩素、四弗化炭素及び酸素（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３ｋＷ、バイアス電力５０Ｗ、圧力０．６７Ｐａにおいてエッチングした。
【０２４９】
続いて、窒化タンタル膜をＩＣＰエッチング法によって、塩素（Ｃｌ２＝１００ｓｃｃｍ）雰囲気下、電源電力１ｋＷ、バイアス電力６０Ｗ、圧力０．２Ｐａでエッチングした。
【０２５０】
次に、スパッタリング法によって、第１のタングステン膜及び窒化タンタル膜を覆うように、第２のタングステン膜を３０ｎｍの膜厚で成膜した。成膜条件はアルゴン（Ａｒ＝５０ｓｃｃｍ）雰囲気下において、圧力０．６Ｐａ、電源電力１ｋＷである。
【０２５１】
次に、第２の窒化酸化シリコン膜をＣＶＤ法によって、１５０ｎｍ成膜した。
【０２５２】
続いて、第２の窒化酸化シリコン膜をＩＣＰエッチング法を用いて、トリフルオロメタン及びヘリウム（ＣＨＦ３：Ｈｅ＝３０ｓｃｃｍ：１２０ｓｃｃｍ）混合雰囲気下、電源電力３ｋＷ、バイアス電力２００Ｗ、圧力２．０Ｐａでエッチングし、側壁絶縁層を形成した。
【０２５３】
続いて、側壁絶縁層をマスクとしたＩＣＰエッチング法によって、第２のタングステン膜を四弗化炭素、塩素及び酸素（ＣＦ４：Ｃｌ２：Ｏ２＝５０ｓｃｃｍ：５０ｓｃｃｍ：２０ｓｃｃｍ）混合雰囲気下、電源電力５００Ｗ、バイアス電力１０Ｗ、圧力１．６Ｐａでエッチングした。
【０２５４】
上記の方法を用いて作製した実施例試料２の断面ＳＴＥＭ写真を図１８に示す。
【０２５５】
図１８に示すように、実施の形態１に示すゲート電極層のような導電膜が形成されたことが確認できた。なお、図１８には断面模式図は載せていないが、実施例試料２も、実施例試料１と同様に、第１のゲート電極層の側面に接して第２のゲート電極層が設けられる構成となっている。
【０２５６】
実施例試料２は図５（Ｂ）に示すトランジスタ４４０と同様に、側壁絶縁層の高さが第１のタングステン膜及び第２のタングステン膜の高さよりも低い。
【０２５７】
また、第１の窒化酸化シリコン膜は、図５（Ｃ）に示すように、膜厚の異なる複数の領域を有する。実施例試料２の第１の窒化酸化シリコン膜の膜厚を測定したところ、窒化タンタル膜と接する領域は膜厚が１７．９ｎｍであり、第２のタングステン膜と接する領域は膜厚が１１．２ｎｍであった。これは、窒化タンタル膜のエッチングの際にゲート絶縁層も一緒にエッチングされたためである。
【０２５８】
また、実施例試料２の第２の窒化酸化シリコン膜の側端部は第２のタングステン膜の側端部よりも窒化タンタル膜側にある。第２のタングステン膜は第２の窒化酸化シリコン膜をマスクとして、エッチングされている。しかし、エッチング時の回り込み等によって、図１８に示す実施例試料２のように、第２の窒化酸化シリコン膜の側端部は第２のタングステン膜の側端部よりも窒化タンタル側にあり、側端部同士が厳密には一致していない。本発明の一態様の半導体装置のゲート電極層の形状としては、このような場合も含む。
【符号の説明】
【０２５９】
１００    基板
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極層
１１６    チャネル形成領域
１２０    不純物元素領域
１２４    金属化合物領域
１３０    絶縁層
１３５    絶縁層
１３６    ゲート電極層
１３７    側壁絶縁層
１４２ａ    電極層
１４２ｂ    電極層
１４４    酸化物半導体層
１４４ａ    低抵抗領域
１４４ｂ    低抵抗領域
１４４ｃ    チャネル形成領域
１４６    ゲート絶縁層
１４８    ゲート電極層
１４８ａ    導電層
１４８ｂ    ゲート電極層
１５０    絶縁層
１５３    電極層
１５７    配線
１５７ａ    導電層
１５７ｂ    導電層
１５９    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
１９２    導電層
１９３    絶縁層
１９４    導電層
１９５    絶縁層
１９６    絶縁膜
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｂ    メモリセルアレイ
２５３    周辺回路
２５４    容量素子
４００    基板
４０１    ゲート電極層
４０２    ゲート絶縁層
４０３    チャネル形成領域
４０４ａ    低抵抗領域
４０４ｂ    低抵抗領域
４０５ａ    ソース電極層
４０５ｂ    ドレイン電極層
４０９    酸化物半導体層
４１１    導電膜
４１２    ゲート電極層
４１３    側壁絶縁層
４１４    絶縁膜
４１５    絶縁層
４２０    トランジスタ
４２１    不純物元素
４３０    トランジスタ
４３５    下地絶縁層
４３６    下地絶縁層
４４０    トランジスタ
４５０    トランジスタ
４５５ａ    開口
４５５ｂ    開口
５０２    ゲート絶縁層
５０５    導電膜
５０５ａ    ソース電極層
５０５ｂ    ドレイン電極層
５２０    トランジスタ
５５０    マスク
５５２    マスク
５５５ａ    開口
５５５ｂ    開口
５６７ａ    ソース配線層
５６７ｂ    ドレイン配線層
８０１    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０７    Ｘデコーダー
８０８    Ｙデコーダー
８１１    トランジスタ
８１２    保持容量
８１３    Ｘデコーダー
８１４    Ｙデコーダー
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
【図１】
2013105852.tif 000004
【図２】
2013105852.tif 000005
【図３】
2013105852.tif 000006
【図４】
2013105852.tif 000007
【図５】
2013105852.tif 000008
【図６】
2013105852.tif 000009
【図７】
2013105852.tif 000010
【図８】
2013105852.tif 000011
【図９】
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【図１０】
2013105852.tif 000013
【図１１】
2013105852.tif 000014
【図１２】
2013105852.tif 000015
【図１３】
2013105852.tif 000016
【図１４】
2013105852.tif 000017
【図１５】
2013105852.tif 000018
【図１６】
2013105852.tif 000019
【図１７】
2013105852.tif 000020
【図１８】
2013105852.tif 000021