(57)【要約】【課題】電気的特性が良好な半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、シリコン基板の上面に、第１方向に延びる複数の凹部を形成する工程と、前記凹部が形成された前記シリコン基板を、弗素又は弗化物を含むガス中でプラズマ処理する工程と、前記プラズマ処理する工程の後で、前記シリコン基板を、水素を含むガス中で熱処理する工程と、前記熱処理する工程の後で、前記凹部の内面上に絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、を備える。【選択図】図１４
2013089759.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の上面に、第１方向に延びる複数の溝を形成する工程と、
前記溝の内部に絶縁部材を埋め込んで素子分離領域を形成する工程と、
前記素子分離領域が形成された前記シリコン基板上に、前記第１方向に対して交差した第２方向に延びる複数の開口が形成されたハードマスクを形成する工程と、
前記ハードマスクをマスクとして反応性イオンエッチングにより、前記シリコン基板の上面に、第２方向に延びる複数の凹部を形成する工程と、
前記凹部における絶縁部材を除去して、前記凹部において前記溝の側面を露出させる工程と、
前記凹部を形成する工程と同一容器内において、弗素の単一ガス、三フッ化窒素の単一ガス及び六フッ化硫黄の単一ガスからなる群より選択された１つのガス中で、前記シリコン基板に印加するバイアス電圧を１００Ｖ以下として、前記溝の側面を露出させた前記凹部が形成された前記シリコン基板をプラズマ処理する工程と、
前記プラズマ処理する工程の後で、前記シリコン基板を、水素を含むガス中で熱処理する工程と、
前記熱処理する工程の後で、前記凹部の内面上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
シリコン基板の上面に、第１方向に延びる複数の凹部を形成する工程と、
前記凹部が形成された前記シリコン基板を、弗素又は弗化物を含むガス中でプラズマ処理する工程と、
前記プラズマ処理する工程の後で、前記シリコン基板を、水素を含むガス中で熱処理する工程と、
前記熱処理する工程の後で、前記凹部の内面上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
を備えた半導体装置の製造方法。
【請求項３】
前記凹部を形成する工程の前に、前記シリコン基板の上面に、前記第１方向に対して交差した第２方向に延びる複数の溝を形成する工程と、
前記溝の内部に絶縁部材を埋め込んで素子分離領域を形成する工程と、
前記素子分離領域が形成された前記シリコン基板上に、前記第１方向に延びる複数の開口が形成されたハードマスクを形成する工程と、
をさらに備え、
前記凹部を形成する工程は、前記ハードマスクをマスクとして反応性イオンエッチングにより形成する請求項２記載の半導体装置の製造方法。
【請求項４】
前記プラズマ処理する工程の前に、前記凹部における前記絶縁部材を除去して、前記凹部において前記溝の側面を露出させる工程をさらに備えた請求項３記載の半導体装置の製造方法。
【請求項５】
前記プラズマ処理する工程において、前記弗素又は弗化物を含むガスを、弗素の単一ガス、三フッ化窒素の単一ガス及び六フッ化硫黄の単一ガスからなる群より選択された１つのガスとする請求項２〜４のいずれか１つの半導体装置の製造方法。
【請求項６】
前記プラズマ処理する工程において、前記シリコン基板に印加するバイアス電圧を１００Ｖ以下とする請求項２〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記凹部を形成する工程と、前記プラズマ処理する工程とを、同一のチャンバー内において行う請求項２〜６のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
リセス構造のトランジスタ（以後、「ＲＣＡＴ」（Recessed Channel Transistor）ともいう。）は、ゲート電極の一部が、半導体基板に形成された溝の内部に埋め込まれている。ＲＣＡＴにおいては、溝の内面に形成された絶縁膜がゲート絶縁膜となり、半導体基板の溝に沿った領域がチャネルを構成する。ゲート電極の一部が埋め込まれる溝は、半導体基板に反応性イオンエッチング（ＲＩＥ：reactive ion etching）を施すことによって形成されるが、溝の形状にバラツキが生じると、ＲＣＡＴの電気的特性が低下する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２３１９４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、電気的特性が良好な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、シリコン基板の上面に、第１方向に延びる複数の凹部を形成する工程と、前記凹部が形成された前記シリコン基板を、弗素又は弗化物を含むガス中でプラズマ処理する工程と、前記プラズマ処理する工程の後で、前記シリコン基板を、水素を含むガス中で熱処理する工程と、前記熱処理する工程の後で、前記凹部の内面上に絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、を備える。
【図面の簡単な説明】
【０００６】
【図１】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３】（ａ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程平面図である。
【図４】（ａ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程平面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、図４（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、図４（ｂ）に示すＢ−Ｂ’線による断面図であり、（ｃ）は、図４（ｂ）に示すＣ−Ｃ’線による断面図である。
【図６】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）及び（ｃ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図であり、（ｃ）は、（ａ）に示すＣ−Ｃ’線による断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
【図９】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
【図１０】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
【図１１】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１３】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１４】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１５】第１の実施形態に係る半導体装置の製造方法において、溝を例示する断面図である。
【図１６】第１の実施形態の変形例に係る半導体装置の製造方法において、溝を例示する断面図である。
【図１７】（ａ）及び（ｂ）は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
【図１８】第１の実施形態の比較例に係る半導体装置の製造方法において、溝を例示する断面図である。
【図１９】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
【図２０】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
【図２１】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
【図２２】（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
【図２３】（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
【図２４】（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１〜図４は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図５（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、図４（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、図４（ｂ）に示すＢ−Ｂ’線による断面図であり、（ｃ）は、図４（ｂ）に示すＣ−Ｃ’線による断面図である。
図６（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）及び（ｃ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図であり、（ｃ）は、（ａ）に示すＣ−Ｃ’線による断面図である。
図７（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
図８（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
図９（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
図１０（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
図１１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図１２（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図１３（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図１４は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図１５は、第１の実施形態に係る半導体装置の製造方法において、溝を例示する断面図である。
【０００８】
先ず、図１（ａ）に示すように、例えば、単結晶のシリコン（Ｓｉ）からなるシリコン基板１０を用意する。
そして、図１（ｂ）に示すように、シリコン基板１０上にハードマスク１１となる膜として、例えばシリコン窒化膜（ＳｉＮ膜）を形成した後、フォトリソグラフィー法でパターニングしてハードマスク１１を形成する。ハードマスク１１には、シリコン基板１０の上面に対して平行な１つの方向に延び、この１つの方向に対して直交する方向に配列された複数本の開口１２を形成する。
その後、図１（ｃ）に示すように、ハードマスク１１をマスクとしてＲＩＥを行い、シリコン基板１０の上層部分に溝１３を形成する。
【０００９】
次に、図２（ａ）に示すように、シリコン基板１０上にシリコン酸化物を堆積させる。これにより、溝１３の内部を埋め込むと共に、ハードマスク１１を覆うように、シリコン酸化膜１４を形成する。
そして、図２（ｂ）に示すように、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）法によって、ハードマスク１１の表面が現れるまでシリコン酸化膜１４を研磨する。
次に、図２（ｃ）に示すように、ウェットエッチングを行い、シリコン酸化膜１４の上部を除去する。これにより、シリコン酸化膜１４の上面を、ハードマスク１１の下面、すなわち、シリコン基板１０におけるハードマスク１１に覆われた部分の上面と同じ高さまで後退させる。その後、ウェットエッチングを行い、ハードマスク１１を除去する。
【００１０】
図３（ａ）及び（ｂ）に示すように、この段階のシリコン基板１０において、上方から見てシリコン基板１０の上面が現れている領域を「活性領域１５」とする。また、上方から見てシリコン酸化膜１４の上面が現れている領域を「ＳＴＩ領域１６」とする。活性領域１５及びＳＴＩ領域１６は、一方向に沿ってストライプ状に延び、交互に配列されている。
【００１１】
次に、図４（ａ）に示すように、全面にシリコン酸化膜１７を形成する。シリコン酸化膜１７は、活性領域１５におけるシリコン基板１０の上面及びＳＴＩ領域１６におけるシリコン酸化膜１４の上面の双方を覆う。その後、シリコン酸化膜１７上からイオン注入を行うことにより、シリコン基板１０に不純物として例えばボロンを導入する。導入する深さは、シリコン基板１０の表面から溝１３の底部より深い位置までの範囲とする。これによって、活性領域１５においては、シリコン基板１０の上面から、溝１３の底部より深い位置に相当する位置までの範囲にボロンが導入される。ＳＴＩ領域１６においては、溝１３の底面から、溝１３の底面より深い位置までの範囲にボロンが導入される。シリコン基板１０におけるボロンが導入された部分がｐ形のウェル１８となる。
【００１２】
そして、図４（ｂ）及び図５（ａ）〜（ｃ）に示すように、シリコン酸化膜１７上に、ハードマスク１９となる膜として、例えばシリコン窒化膜を形成した後、フォトリソグラフィー法等でパターニングしてハードマスク１９を形成する。ハードマスク１９には、シリコン基板１０の面内におけるＳＴＩ領域１６を形成するために設けられた溝１３に対して直交する方向に延び、溝１３が延びる方向に沿って配列された複数の開口２０を形成する。
【００１３】
その後、図６（ａ）〜（ｃ）に示すように、チャンバー（図示せず）内にシリコン基板１０を装着し、ハードマスク１９をマスクとしたＲＩＥを行う。これにより、シリコン酸化膜１７が選択的に除去される。また、活性領域１５におけるシリコン基板１０及びＳＴＩ領域１６におけるシリコン酸化膜１４が選択的に除去される。このとき、例えば、ＲＩＥのエッチングガスとしてＣＦ４ガスを用いれば、シリコンのエッチング速度とシリコン酸化物のエッチング速度との差を小さくすることができる。したがって、活性領域１５におけるシリコン基板１０及びＳＴＩ領域１６におけるシリコン酸化膜１４を同時に加工することができる。これにより、ＳＴＩ領域１６が形成されたシリコン基板１０に溝２１が形成される。
【００１４】
図６（ａ）に示すように、活性領域１５におけるシリコン基板１０の溝２１の底面２２ａは、シリコン基板１０の上面に平行な平面の形状として形成され、ＳＴＩ領域１６におけるシリコン酸化膜１４の溝２１の底面２２ｂも、シリコン基板１０の上面に平行な平面の形状として形成される。そして、底面２２ａと底面２２ｂとは同じ深さで形成される。すなわち、底面２２ａと底面２２ｂとは段差なく繋がっている。
【００１５】
また、図６（ｂ）に示すように、溝２１は、シリコン基板１０の上面に等間隔で形成される。各溝２１は同じ形状で形成される。溝２１の上部における側面はシリコン基板１０の上面に対して垂直に形成される。また、溝２１の下部は、深くなるにつれて細くなるような傾斜面で形成される。そして、溝２１の底面２２ａは、シリコン基板１０の上面に平行な平面の形状として形成される。
【００１６】
溝２１をＲＩＥで形成するときに、エッチングガス中のイオンが溝２１の内面に衝突する。その衝突時の衝撃により溝２１の内面におけるシリコン結晶に欠陥が導入され、欠陥層が形成される。
また、溝２１をＲＩＥで形成するときに、溝２１の内面にＲＩＥによる反応生成物の堆積層が形成される。堆積層は、例えば、ＣＦ系のエッチングガスを使用した場合には、フルオロカーボン（fluorocarbon）系の堆積物の層又はシリコン酸化物とハロゲン化物の混合物が堆積した層である。
このようなＲＩＥにおいて、溝２１の内面に形成される欠陥層及び堆積層を、以後「阻害層」という。
【００１７】
溝２１を形成するときに、溝２１の内面には、阻害層の他に、「荒れ」も発生する。荒れは、例えば、ＲＩＥにおけるエッチングガスのイオンにより発生するものである。また、ラジカルによるエッチングによって発生するものもある。さらに、エッチング反応生成物の堆積によって発生するものもある。荒れには、このようなエッチングガスと関係するものの他、ハードマスク１９上に形成したレジストの表面の荒れ及びハードマスク１９の表面の荒れが溝２１の内面に転写されたものも含まれる。
【００１８】
図６（ｃ）に示すように、溝２１は、シリコン酸化膜１４の上面に等間隔で形成される。そして各溝２１は、図６（ｂ）に示す溝２１と同じ形状で形成される。そこで、以後は図６（ａ）に示すＣ−Ｃ’線における工程断面図を省く。また、図７〜図１０において、（ａ）は、図４（ｂ）のＡ−Ａ’線における断面に相当する断面を示し、（ｂ）は、図４（ｂ）のＢ−Ｂ’線における断面に相当する断面を示す。
その後、ハードマスク１９を熱燐酸等で除去する。さらに、ハードマスク１９の直下に残留したシリコン酸化膜１７を希釈弗酸で除去する。
【００１９】
次に、図７（ａ）及び（ｂ）に示すように、溝２１が形成されたシリコン基板１０を、弗素又は弗化物を含むガス中でプラズマ処理する。これにより、溝２１の内面に形成された阻害層を除去する。
【００２０】
弗素又は弗化物を含むガスは、例えば、三フッ化窒素ガス（ＮＦ３）、弗素ガス（Ｆ２）及び六フッ化硫黄（ＳＦ６）からなる群より選択された少なくとも１つのガスを含むものである。また、例えば、弗素又は弗化物を含むガスは、三フッ化窒素ガス（ＮＦ３）の単一ガス、弗素ガス（Ｆ２）の単一ガス及び六フッ化硫黄（ＳＦ６）の単一ガスからなる群より選択された１つのガスとすることができる。
プラズマ処理は、上述のＲＩＥを行ったチャンバー内にシリコン基板１０を装着したまま、チャンバー内に上述のガスを導入し、このガスに高周波電圧を印加してプラズマ化させることによって行う。このとき、シリコン基板１０にはバイアス電圧を印加する。バイアス電圧Ｖｄｃは、例えば１００Ｖ以下とする。
【００２１】
プラズマ処理後、シリコン基板１０を水素（Ｈ２）ガス中において、熱処理する。熱処理温度は、例えば８００℃とする。熱処理時間は、例えば数秒間とする。この処理により、溝２１の内面におけるシリコン原子を移動させる。シリコン原子の移動により、ＲＩＥによる溝２１の内面の荒れが、修復される。
【００２２】
次に、図８（ａ）及び（ｂ）に示すように、溝２１の内面上及びシリコン基板１０の上面上にゲート絶縁膜２３、例えば、シリコン酸化膜を形成する。
次に、ゲート絶縁膜２３上に導電膜２４、例えばポリシリコン膜を形成する。このポリシリコン膜にはリンが不純物として導入されている。導電膜２４は、溝２１内を埋め込むように形成する。
【００２３】
その後、図９（ａ）及び（ｂ）に示すように、導電膜２４上にバリアメタル膜２５として、例えば、窒化チタン膜を積層する。そして、その上から低抵抗金属膜２６として、例えばタングステン（Ｗ）膜を形成する。
次に、図１０（ａ）及び（ｂ）に示すように、低抵抗金属膜２６上に、ハードマスク２７となる膜として、例えばＳｉＮ膜を形成した後、フォトリソグラフィー法等でパターニングしてハードマスク２７を形成する。ハードマスク２７には、シリコン基板１０の面内における溝２１が延びる方向に延び、溝１３が延びる方向に配列した複数の開口２８を形成する。開口２８は、溝２１と溝２１との間の領域の直上域に形成する。
【００２４】
そして、図１１（ａ）に示すように、ハードマスク２７をマスクとしてＲＩＥを行い、低抵抗金属膜２６、バリアメタル膜２５及び導電膜２４を選択的に除去する。これにより、ハードマスク２７で覆われている部分には、低抵抗金属層２６、バリアメタル膜２５及び導電膜２４からなるゲート電極２９が形成される。導電膜２４のうち、溝２１の内部に埋め込まれた部分を下部導電膜２４ａといい、下部導電膜２４ａ以外のシリコン基板１０の上面上の部分を上部導電膜２４ｂという。
また、上部導電膜２４ｂ、バリアメタル膜２５、低抵抗金属層２６及びハードマスク２７からなる積層体を積層体３０という。
【００２５】
次に、図１１（ｂ）に示すように、ハードマスク２７をマスクとしてウェットエッチングを行い、ゲート絶縁膜２３を選択的に除去する。
その後、図１２（ａ）に示すように、積層体３０の側面上にエクステンション側壁３１を形成する。エクステンション側壁３１は、シリコン基板１０上にシリコン窒化膜を形成した後、積層体３０の側面上以外の部分を除去して形成する。
そして、図１２（ｂ）に示すように、積層体３０及びエクステンション側壁３１をマスクとして、シリコン基板１０にリンをイオン注入する。これにより、シリコン基板１０における積層体３０及びエクステンション側壁３１に覆われていない領域にエクステンション領域３２を形成する。
【００２６】
次に、図１３（ａ）に示すように、積層体３０の側面上にソース・ドレイン側壁３３を形成する。ソース・ドレイン側壁３３は、シリコン基板１０上にシリコン窒化膜を形成した後、積層体３０の側面上以外の部分を除去して形成する。
そして、図１３（ｂ）に示すように、積層体３０、エクステンション側壁３１及びソース・ドレイン側壁３３をマスクとして、シリコン基板１０にリンをイオン注入する。これにより、シリコン基板１０における積層体３０、エクステンション側壁３１及びソース・ドレイン側壁３３に覆われていない領域にソース・ドレイン領域３４を形成する。ソース・ドレイン領域３４には、エクステンション領域３２に注入された濃度より高濃度でリンを注入する。また、ソース・ドレイン領域３４には、エクステンション領域３１より深くリンを注入する。
【００２７】
そして、図１４に示すように、シリコン基板１０上に層間絶縁膜３５を堆積した後、層間絶縁膜３５にソース・ドレイン領域３４に到達するコンタクトホール３６を形成する。コンタクトホール３６内に導電部材を埋設してコンタクト３７を形成する。
このようにして、半導体装置１が完成する。
【００２８】
次に、本実施形態の効果について説明する。
本実施形態によれば、ＲＣＡＴのゲート電極２９の一部が埋め込まれる溝２１をＲＩＥによって形成した後で、弗素又は弗化物を含むガス中でプラズマ処理することにより、阻害層を除去している。これにより、プラズマ処理後に行う水素熱処理によって、溝２１の内面におけるシリコン原子の移動が阻害されない。よって、ＲＩＥ後の溝２１の内面の荒れを修復することができる。
【００２９】
また、図１５に示すように、例えば、複数のＲＣＡＴが集まってセル領域５１を形成している場合において、セル領域５１の中央に溝２１ａを形成する場合とセル領域５１の端に溝２１ｂを形成する場合とでは、イオンの衝撃の強さや生成反応物の付着の仕方が異なる。また、セル領域５１に溝２１ａを形成する場合と、セル領域５１から離れて溝２１ｃを形成する場合とでも、イオンの衝撃の強さや生成反応物の付着の仕方が異なる。このように、溝２１が形成される位置及び配置密度によって、形成される阻害層が異なることとなる。しかしながら、本実施形態においては、阻害層を除去するため、どの溝２１においても、均等にシリコン原子が移動し、溝２１の内面の荒れを修復する。よって、溝２１の形状を均一化することができる。溝２１の形状の均一化によって、ＲＣＡＴの電気的特性にバラツキが生じない。よって、電気的特性が良好なＲＣＡＴを製造することができる。
【００３０】
弗素又は弗化物を含むガスは、プラズマ処理において、反応生成物からなる堆積物を形成しにくい。よって、反応生成物の堆積層を新たに形成することなく、阻害層の除去を行うことができる。
【００３１】
プラズマ処理する場合に、シリコン基板１０に印加するバイアス電圧Ｖｄｃを、１００Ｖ以下にする。バイアス電圧Ｖｄｃを１００Ｖ以下とすると、シリコン基板１０に対するイオンの衝撃を抑えることができる。よって、イオンの衝撃により新たに欠陥層を形成することなく、阻害層の除去を行うことができる。
【００３２】
（第１の実施形態の変形例）
次に、第１の実施形態の変形例について説明する。
図１６は、第１の実施形態の変形例に係る半導体装置の製造方法において、溝を例示する断面図である。
本変形例においては、溝２１の底部を下方に向かって細くなる凸部４２が形成された形状としている。そして、溝２１ａ、溝２１ｂ及び溝２１ｃの形状を、そのような溝２１の形状にそろえている。この場合でも、溝２１の形状の均一化によって、電気的特性が良好なＲＣＡＴを製造することができる。本変形例における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
【００３３】
（第１の実施形態の比較例）
次に、第１の実施形態の比較例について説明する。
図１７は、第１の実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
図１８は、第１の実施形態の比較例に係る半導体装置の製造方法において、溝を例示する断面図である。
【００３４】
先ず、前述の第１の実施形態における図１〜図６に示す工程を実施する。これらの工程については、説明を省略する。
その後、図１７（ａ）及び（ｂ）に示すように、本比較例においては、ＲＩＥ後に、弗素又は弗化物を含むガスによるプラズマ処理をせずに、シリコン基板１０を水素ガス中において熱処理する。
【００３５】
本比較例においては、ＲＩＥにより溝２１を形成後に弗素又は弗化物を含むガスによるプラズマ処理をせずに水素熱処理を行っている。したがって、水素熱処理において、阻害層が溝２１の内面におけるシリコンの移動を阻害する。阻害層は、溝２１の配置密度及び位置によって、その大きさ、形状及び付着の仕方が異なる。したがって、シリコン原子の移動を阻害する仕方も、形成された溝２１の配置密度及び位置によって異なる。その結果、溝２１の断面形状が、ＲＩＥ後は同一の形状であったとしても、水素熱処理後では、形成された溝２１の配置密度及び位置によって異なることなる。
例えば、図１７（ｂ）に示すように、溝２１ｄにおいては、溝２１ｄの底部に、下方に向かって細くなる凸部４２が形成されるのに対して、溝２１ｅにおいては、溝２１ｅの底部に、平面４１が形成される。
【００３６】
そして、前述の第１の実施形態における図８〜図１４に示す工程を実施する。これらの工程については、説明を省略する。
このようにして、本比較例に係る半導体装置が製造される。
【００３７】
図１８に示すように、溝２１の断面形状が、形成された溝２１の配置密度や位置によって異なる例としては、次の場合があげられる。すなわち、複数のＲＣＡＴが集まってセル領域５１を形成している場合において、セル領域５１の中央に形成された溝２１ａとセル領域５１の端に形成された溝２１ｂとがあげられる。溝２１ａと溝２１ｂとの間では、イオンの衝撃の強さ並びに生成反応物の付着の程度及び状態が異なる。その結果、阻害層がシリコン原子の移動を阻害する状況も異なる。よって、溝２１ａの断面形状と溝２１ｂの断面形状とが異なることとなる。例えば、溝２１ａの底部が平面４１となるのに対して、溝２１ｂの底部は下に凸の凸部４２となる。
【００３８】
また、溝２１の断面形状が異なる他の場合として、セル領域５１の中央に形成された溝２１ａとセル領域５１から離れて形成された溝２１ｃとがあげられる。溝２１ａと溝２１ｃとの間でも、イオンの衝撃の強さ並びに生成反応物の付着の程度及び状態が異なり、その結果、阻害層がシリコン原子の移動を阻害する状況も異なる。よって、溝２１ａの断面形状と溝２１ｃの断面形状も相互に異なり、例えば、溝２１ａの底部が平面４１となるのに対して、溝２１ｃの底部は下に凸の凸部４２となる。
このように溝２１の形状が異なることによって、ＲＣＡＴの電気的特性にバラツキが生じる。
【００３９】
（第２の実施形態）
次に、第２の実施形態について説明する。
図１９は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
図２０は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
図２１は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
本実施形態は、サドルフィンが形成されたＲＣＡＴを製造する例である。
【００４０】
先ず、前述の第１の実施形態における図１〜図５に示す工程を実施する。これらの工程については、説明を省略する。
次に、図１９（ａ）及び（ｂ）に示すように、ハードマスク１９をマスクとしてＲＩＥを行い、シリコン酸化膜１７を選択的に除去する。さらに、活性領域１５におけるシリコン基板１０及びＳＴＩ領域１６におけるシリコン酸化膜１４を選択的に除去する。これにより、シリコン基板１０に溝２１が形成される。本実施形態の半導体装置の製造方法においては、プラズマ処理をする前に、溝２１の底面におけるシリコン酸化膜１４を除去する。これにより、ＳＴＩ領域１６における溝２１の底面３８は、活性領域１５における溝２１の底面３９より下方に位置するようになる。また、これにより、底面３８と底面３９との間には段差が形成される。段差には、溝１３の側面４０が露出する。
その後、ハードマスク１９を熱燐酸等で除去する。さらに、ハードマスク１９の直下に残留したシリコン酸化膜１７を希釈弗酸で除去する。
【００４１】
そして、図２０（ａ）及び（ｂ）に示すように、溝２１が形成されたシリコン基板１０を、弗素又は弗化物を含むガスを用いてプラズマ処理する。その後、水素ガス中において、熱処理を実施する。
【００４２】
次に、図２１に示すように、溝２１の内面上及びシリコン基板１０の上面上にゲート絶縁膜２３を形成する。ゲート絶縁膜２３は、底面３８、底面３９及び側面４０を覆うように形成する。
次に、ゲート絶縁膜２３上に導電膜２４を形成する。導電膜２４は、底面３８、底面３９及び側面４０上に形成されたゲート絶縁膜２３を覆い、溝２１内を埋め込むように形成する。
【００４３】
その後、導電膜２４上にバリアメタル膜２５を積層する。そして、その上から低抵抗金属膜２６を形成する。低抵抗金属膜２６上に、ハードマスク２７となる膜として、例えばＳｉＮ膜を形成した後、フォトリソグラフィー法等でパターニングしてハードマスク２７を形成する。
そして、前述の第１の実施形態における図１１〜図１４に示す工程を実施する。これらの工程については、説明を省略する。
このようにして、第２の実施形態に係る半導体装置が製造される。
【００４４】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置の製造方法によれば、溝２１の底面には、溝１３の側面４０が露出している。これにより、活性領域１５における溝２１の底面には、いわゆるサドルフィンが形成される。また、溝１３の側面４０にもゲート絶縁膜２３を形成している。すなわち、活性領域１５においてゲート絶縁膜２３で覆われた底面３９及び２つの側面４０の３面に隣接するシリコン基板１０の領域はＲＣＡＴのチャネルとなる。これにより、チャネル面積を増大させ、チャネルを流れる電流量を増加させることができる。また、チャネルは３面からなる３方向をゲート電極２９で囲まれているのでチャネルの電位を精度良くゲート電極２９で制御することができる。
【００４５】
溝１３の側面４０を露出させるために、溝２１の底面におけるシリコン酸化膜１４を除去している。この場合、活性領域１５におけるシリコン基板１０を除去しないようなエッチング条件としている。そのようなエッチング条件では、イオンのエネルギーを高くする場合があるので、溝２１の内面に、多くの阻害層が形成される場合がある。
【００４６】
本実施形態によれば、水素熱処理前にプラズマ処理によって阻害層を除去しているので、サドルフィン形成時のエッチングガス中のイオンのエネルギーを高くしても、溝２１の形状を均一にすることができる。よって、電気的特性が良好な半導体装置を製造することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００４７】
（第３の実施形態）
次に、第３の実施形態について説明する。
図２２は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
図２３は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
図２４は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、（ａ）は、（ｂ）に示すＡ−Ａ’線による断面図であり、（ｂ）は、（ａ）に示すＢ−Ｂ’線による断面図である。
本実施形態は、フィン型トランジスタを製造する例である。
【００４８】
先ず、図２２（ａ）及び（ｂ）に示すように、シリコン基板１０を用意する。そして、シリコン基板１０上にハードマスク４３を形成する。ハードマスク４３には、シリコン基板１０の面内における１つの方向に延び、１つの方向に直交する方向に配列された複数の開口４４を形成する。その後、ハードマスク４３をマスクとしてＲＩＥを行い、シリコン基板１０の上層部分に柱状体４５を形成する。
【００４９】
次に、図２３（ａ）及び（ｂ）に示すように、ハードマスク４３で覆われた柱状体４５を含むシリコン基板１０上をシリコン酸化膜４６で覆う。そして、ＣＭＰ法によって、ハードマスク４３の表面が現れるまでシリコン酸化膜４６を研磨する。
次に、ハードマスク４３をマスクとしてシリコン酸化膜４６に対してＲＩＥを施し、シリコン酸化膜４６の上面を下方に後退させる。柱状体４５におけるシリコン酸化膜４６の上面から上の部分をフィン４７という。シリコン基板１０において、上方から見て残留したシリコン酸化膜４６がある領域をＳＴＩ領域４８とする。ＳＴＩ領域４８に挟まれたフィン４７がある領域を活性領域４９とする。その後、ハードマスク４３を除去する。
そして、フィン４７が形成されたシリコン基板１０を、弗素又は弗化物を含むガスを用いてプラズマ処理する。その後、水素ガス中において、熱処理を実施する。
【００５０】
次に、図２４（ａ）及び（ｂ）に示すように、フィン４７の上面上及び側面上にゲート絶縁膜２３として、例えばシリコン酸化膜を形成する。
その後、ゲート絶縁膜２３上に、導電膜２４を形成する。導電膜２４は、フィン４７を覆うように、フィン４７の高さ以上に形成する。
【００５１】
そして、導電膜２４上にバリアメタル膜２５を形成する。そして、その上から低抵抗金属膜２６を形成する。
低抵抗金属膜２６上に、ハードマスク２７を形成する。ハードマスク２７は、低抵抗金属膜２１上に、例えばシリコン窒化膜を形成し、その後、リソグラフィー法によりパターニングして形成する。ハードマスク２７は、フィン４７が延びる方向に対して直交するように形成する。
【００５２】
次に、ハードマスク２７をマスクとして、ＲＩＥを行い、低抵抗金属膜２６、バリアメタル膜２５、導電膜２４及びゲート絶縁膜２３を選択的に除去する。これによって、ハードマスク２７で覆われている部分には、低抵抗金属膜２６、バリアメタル膜２５、導電膜２４からなるゲート電極２９が形成される。ハードマスク２７及びゲート電極２９からなる積層体を積層体５０という。
一方、ハードマスク２２で覆われていない部分の表面には、フィン４７の上面及び側面が現れている。
【００５３】
積層体５０の側面上にエクステンション側壁３１を形成する。そして、積層体５０及びエクステンション側壁３１をマスクとして、フィン４７にリンをイオン注入する。これにより、フィン４７における積層体５０及びエクステンション側壁３１に覆われていない領域にエクステンション領域３２を形成する。
【００５４】
さらに、積層体５０の側面上にソース・ドレイン側壁３３を形成する。そして、積層体５０、エクステンション側壁３１及びソース・ドレイン側壁３３をマスクとして、フィン４７にリンをイオン注入する。これにより、フィン４７における積層体５０、エクステンション側壁３１及びソース・ドレイン側壁３３に覆われていない領域にソース・ドレイン領域３４を形成する。
【００５５】
そして、シリコン基板１０上に層間絶縁膜３５を堆積した後、層間絶縁膜３５にソース・ドレイン領域３４に到達するコンタクトホール３６を形成する。コンタクトホール３６内に導電部材を埋設してコンタクト３７を形成する。
このようにして、半導体装置３が製造される。
【００５６】
次に、本実施形態の効果について説明する。
本実施形態によれば、フィン４７をＲＩＥによって形成した後で、弗素又は弗化物を含むガス中でプラズマ処理することにより、阻害層を除去している。これにより、どのフィン４７においても、均等にシリコン原子が移動するため、フィン４７の形状を均一化することができる。よって、フィン型のトランジスタの電気的特性にバラツキが生じないので、電気的特性が良好なフィン型のトランジスタを製造することができる。
【００５７】
また、フィン４７を形成するために、ＳＴＩ領域４８におけるシリコン酸化膜４６を除去している。この場合、フィン４７を除去しないようなエッチング条件としている。そのようなエッチング条件では、イオンのエネルギーを高くする場合があるので、フィン４７の表面に、多くの阻害層が形成される場合がある。
【００５８】
本実施形態によれば、水素熱処理前にプラズマ処理によって阻害層を除去しているので、シリコン酸化膜４６を除去するエッチングガス中のイオンのエネルギーを高くしても、フィン４７の形状を均一にすることができる。よって、電気的特性が良好な半導体装置を製造することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５９】
以上説明した実施形態によれば、電気的特性が良好な半導体装置の製造方法を提供することができる。
【００６０】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６１】
１：半導体装置、３、半導体装置、１０：シリコン基板、１１：ハードマスク、１２：開口、１３：溝、１４：シリコン酸化膜、１５：活性領域、１６：ＳＴＩ領域、１７：シリコン酸化膜、１８：ウェル、１９：ハードマスク、２０：開口、２１：溝、２１ａ：溝、２１ｂ：溝、２１ｃ：溝、２１ｄ：溝、２１ｅ：溝、２２ａ：底面、２２ｂ：底面、２３：ゲート絶縁膜、２４：導電膜、２４ａ：下部導電膜、２４ｂ：上部導電膜、２５：バリアメタル膜、２６：低抵抗金属膜、２７：ハードマスク、２８：開口、２９：ゲート電極、３０：積層体、３１：エクステンション側壁、３２：エクステンション領域、３３：ソース・ドレイン側壁、３４：ソース・ドレイン領域、３５：層間絶縁膜、３６：コンタクトホール、３７：コンタクト、３８：底面、３９：底面、４０：側面、４１：平面、４２：凸部、４３：ハードマスク、４４：開口、４５：柱状体、４６：シリコン酸化膜、４７：フィン、４８：ＳＴＩ領域、４９：活性領域、５０：積層体、５１：セル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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