(57)【要約】【課題】負荷電流に応じて昇圧能力を調整することにより、過剰な昇圧回路出力リップルを抑制する。【解決手段】昇圧回路１は、昇圧部出力ＣＰＯの電圧を変動させて昇圧回路出力ＶＰＰを生成し、昇圧回路出力ＶＰＰの負荷電流の大きさに応じて制御電圧ＣＯＮ１を生成する制御部２と、制御電圧ＣＯＮ１に応じて電源ＶＤＤＰ１の電圧を変動させることにより昇圧部電源ＶＤＤＰを生成する電源降圧部３と、昇圧回路出力ＶＰＰの電圧と目標電圧との差分に応じて昇圧部電源ＶＤＤＰの電圧を変動させることにより昇圧部出力ＣＰＯを生成する昇圧部４とを備える。【選択図】図１
2013046540.tif 000002
【特許請求の範囲】
【請求項１】
昇圧部出力の電圧を変動させて昇圧回路出力を生成し、前記昇圧回路出力の負荷電流の大きさに応じて制御信号を生成する制御手段と、
前記制御信号に応じて電源の電圧を変動させることにより昇圧部電源を生成する電源降圧手段と、
前記昇圧回路出力の電圧と目標電圧との差分に応じて前記昇圧部電源の電圧を変動させることにより前記昇圧部出力を生成する昇圧手段と、
を備える昇圧回路。
【請求項２】
前記制御手段は、
前記昇圧部出力を共通ノードに、１次ノード側に前記昇圧回路出力を接続したＰＭＯＳトランジスタで構成される第１の電流ミラー回路と、
共通ノードにＧＮＤを接続し、前記第１の電流ミラー回路の２次側を１次側に接続したＮＭＯＳトランジスタで構成される第２の電流ミラー回路と
共通ノードに外部電源を接続し、前記第２の電流ミラー回路の２次側を１次側に接続したＰＭＯＳトランジスタで構成される第３の電流ミラー回路とを備え、
前記第３電流ミラー回路の出力とＧＮＤとの間に抵抗が付加され、
前記第３電流ミラー回路の出力を前記制御信号とする、
請求項１に記載の昇圧回路。
【請求項３】
前記電源降圧手段は、ゲートが前記制御信号を入力し、ドレインが前記電源を入力し、ソースが前記昇圧部電源を出力するＮＭＯＳトランジスタを用いて構成される、
請求項１又は２に記載の昇圧回路。
【請求項４】
前記電源降圧手段のＮＭＯＳトランジスタは、ノンドープトランジスタである、
請求項３に記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路に関する。
【背景技術】
【０００２】
フラッシュメモリ等の各種電子機器において、電源電圧を昇圧してデバイスの駆動電圧を生成する昇圧回路が用いられている。
【０００３】
特許文献１は、昇圧機能を備える電源装置を開示している。当該電源装置は、制御用の外部端子の削減を目的とするものであり、昇圧回路の電源の電圧ドロップを検出する電圧検出回路と、昇圧回路の出力に負荷として接続されているデバイスの負荷電流を検出する電流検出回路と、当該検出結果を受け制御信号を出力する制御回路とを備えるものである。当該電源装置は、昇圧回路への入力電圧を調整するレギュレータ回路の電圧を検出するか、或いはデバイスの負荷電流を検出し、その検出結果に基づいて昇圧回路の昇圧率を切り替える。
【０００４】
上記昇圧率は、昇圧回路が所定の出力電圧を維持する際の上記デバイスの負荷電流の許容値を示す。例えば、昇圧回路出力電圧が１０Ｖ、負荷電流許容値が１０ｍＡの時の昇圧率を１．０と定義する場合、昇圧回路出力電圧が１０Ｖ、負荷電流許容値が２０ｍＡの時の昇圧率は、２．０となる。
【０００５】
図６は、特許文献１の図１０を転載したものであり、当該電源装置の昇圧コンバータ１００の構成を示している。昇圧コンバータ１００は、昇圧率を切り替え可能なチャージポンプ回路１６と、昇圧コンバータ１００の出力端子に負荷として接続される複数のＬＥＤ素子２００の各々の負荷電流（Ｉｄ）を検出するための電流検出回路：ＩＤＥＴ２３と、検出された負荷電流に応じてチャージポンプ回路１６の昇圧率を切り替える論理回路２５とを一体集積化した電源装置である。
【０００６】
出力Ｖｏｕｔは、チャージポンプ回路１６の出力である。入力Ｖｉｎは、チャージポンプ回路１６の電源である。論理回路２５は、複数の電流検出回路２３の出力信号（ＩＤＥＴＯＵＴ）の論理演算を行い、その結果を昇圧率切り替え信号ＳＥＬとしてチャージポンプ回路１６に与える。たとえば、論理回路２５は電流検出回路２３からの複数の出力信号の論理和の計算又は多数決論理演算を行い、当該演算結果に基づいてハイ／ロウレベルの昇圧率切り替え信号ＳＥＬを出力する。
【０００７】
図７は、特許文献１の図１１を転載したものであり、上記電流検出回路２３の構成を示している。比較器３２は、ＬＥＤ素子２００の負荷電流Ｉｄが１０Ωの抵抗を流れるときの検出電圧と基準電圧０．２Ｖとを比較し、検出電圧が０．２Ｖを超えた場合にハイレベルの出力信号ＩＤＥＴＯＵＴを出力する。即ち、ＬＥＤ素子２００の負荷電流Ｉｄが規定値２０ｍＡを超えた場合に出力信号ＩＤＥＴＯＵＴはハイレベルとなる。
【０００８】
例えば、ＬＥＤ素子２００をより強く発光させるために大きな負荷電流Ｉｄを流すと、電圧降下により駆動電圧が低下することがあるが、上記昇圧コンバータ１００によれば、電流検出回路２３が規定値を超える負荷電流Ｉｄが自動的に検出され、論理回路２５がチャージポンプ回路１６の昇圧率を上げるため、ＬＥＤ素子２００の駆動電圧の低下を防ぐことができる。
【０００９】
また、当該技術分野に関連する他の文献として、特許文献２が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−８０３９５号公報
【特許文献２】特開２００８−２４３２８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
一般に、フラッシュメモリの昇圧回路は、メモリセルの書込、消去、及び読出の動作モードに対応するため、高電圧レベルの生成はもとより、動作モードに応じた電流能力を兼ね備えていなければならない。昇圧回路が生成する電圧には、電圧レベルの安定及び昇圧回路出力リップルが少ないことが求められる。
【００１２】
ここで、昇圧回路出力リップルとは、昇圧回路が間欠動作することによる昇圧回路出力電圧値のゆらぎのことである。また、昇圧回路出力リップルが少ないこととは、昇圧回路が間欠動作することによる昇圧回路出力電圧値の最大値及び最小値の差が小さいことである。
【００１３】
近年、プロセスの微細化に伴うトランジスタの耐圧低下により、昇圧回路出力リップルによる過剰な電圧印加がトランジスタの破壊を招くことがあり、メモリセルの信頼性が懸念されるようになってきている。従って、出力リップルを抑制し、生成する電圧レベルを安定化させる技術が必要不可欠となっている。
【００１４】
上記特許文献１に開示される電源装置は、昇圧率の切り替えの後、昇圧回路出力リップルが増大するという問題を有する。その理由は、昇圧率が制御信号により段階的に切り替えられるため、昇圧率を高側に切り替える際、昇圧回路の電流能力が過剰になりやすいためである。
【００１５】
図８は、特許文献１の昇圧回路における経過時間Ｔと、負荷電流Ｉｄ、昇圧電源電圧ＶＤＤＰ、及び昇圧回路出力電圧Ｖｏｕｔとの関係を推定するグラフである。当該グラフは、昇圧回路の電流能力が過剰になりやすく、昇圧回路出力リップルが増大するという欠点を示している。
【００１６】
図８上段のグラフは、縦軸を負荷電流Ｉｄ（ｍＡ）、横軸を経過時間Ｔ（μＳ）とするものであり、安定時負荷電流をＩ０、昇圧率切り替え時負荷電流をＩｔｈ、及び最大負荷電流をＩｍａｘで示している。負荷電流Ｉｄは、経過時間Ｔとともに、安定時負荷電流Ｉ０、昇圧率切り替え時負荷電流Ｉｔｈ、最大負荷電流Ｉｍａｘ、昇圧率切り替え時負荷電流Ｉｔｈ、安定時負荷電流Ｉ０の順で遷移する。
【００１７】
図８下段のグラフは、縦軸を昇圧回路出力電圧Ｖｏｕｔ（Ｖ）とするものである。昇圧回路出力最大電圧Ｖｍａｘ１は、最大負荷電流Ｉｍａｘ時における昇圧回路出力リップルを考慮した昇圧回路出力電圧の最大値である。
【００１８】
時刻ｔ１１は、安定時負荷電流Ｉ０より負荷電流が増加し、昇圧率切り替え時負荷電流Ｉｔｈとなる際の時刻である。時刻ｔ１２は、最大負荷電流Ｉｍａｘより負荷電流が減少し、昇圧率切り替え時負荷電流Ｉｔｈとなる際の時刻である。
【００１９】
昇圧率は、Ｉｄ＜Ｉｔｈの際に、負荷電流値として昇圧率切り替え時負荷電流Ｉｔｈに十分耐えられるようにマージンをとって設定される必要がある。また、昇圧率は、Ｉｔｈ＜Ｉｄ＜Ｉｍａｘの際にも、負荷電流値として最大負荷電流Ｉｍａｘに十分耐えられるようマージンをとって設定される必要がある。即ち、実際の負荷電流値が昇圧率切り替え時負荷電流Ｉｔｈ又は最大負荷電流Ｉｍａｘに満たない場合でも、昇圧回路出力電圧Ｖｏｕｔは設定値まで上昇するため、昇圧回路の電流能力が過剰になりやすい。
【００２０】
昇圧回路出力リップルは、昇圧回路の電流能力に比例する。上記特許文献１の電源装置においては、上述のように昇圧回路の電流能力が過剰になりやすいため、昇圧回路出力リップルが増大しやすい。また、最大負荷電流Ｉｍａｘは、温度、トランジスタの製造条件等によりばらつきを有するため、当該ばらつきが電流増加方向に生じた場合にも耐えられるように昇圧率を設定する必要がある。このことを考慮すると、特許文献１における昇圧回路の電流能力は、更に過剰になりやすいといえる。尚、このような問題は、昇圧率を段階的に切り替える幅を限りなく細かくすることにより解決することができるが、このような解決方法は、回路面積が膨大となるため現実的ではない。
【課題を解決するための手段】
【００２１】
本発明の一態様は、昇圧部出力の電圧を変動させて昇圧回路出力を生成し、前記昇圧回路出力の負荷電流の大きさに応じて制御信号を生成する制御部と、前記制御信号に応じて電源の電圧を変動させることにより昇圧部電源を生成する電源降圧部と、前記昇圧回路出力の電圧と目標電圧との差分に応じて前記昇圧部電源の電圧を変動させることにより前記昇圧部出力を生成する昇圧部とを備える昇圧回路である。
【００２２】
上記態様によれば、昇圧部電源は、昇圧回路の負荷電流の変化に応じて連続的に遷移しながら、当該負荷電流に適合した電圧に調整される。
【発明の効果】
【００２３】
本発明によれば、昇圧能力が急激に切り替ることなく、負荷電流に適合した昇圧能力を得ることができる。これにより、過剰な昇圧回路出力リップルを抑制することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１に係る昇圧回路の構成を示す図である。
【図２】実施の形態１に係る昇圧部の回路構成を示す図である。
【図３】実施の形態１に係る制御部の回路構成を示す図である。
【図４】実施の形態１に係る電源降圧部の回路構成を示す図である。
【図５】実施の形態１に係る昇圧回路における経過時間と、負荷電流、昇圧部電源電圧、及び昇圧回路出力電圧との関係を示すグラフである。
【図６】先行技術に係る電源装置の昇圧コンバータの構成を示す図である。
【図７】先行技術に係る電源装置の電流検出回路の構成を示す図である。
【図８】先行技術に係る昇圧回路における経過時間と、負荷電流、昇圧部電源電圧、及び昇圧回路出力電圧との関係を推定するグラフである。
【発明を実施するための形態】
【００２５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に係る昇圧回路１の構成を示している。昇圧回路１は、制御部２、電源降圧部３、及び昇圧部４を有する。
【００２６】
制御部２は、昇圧部４からの昇圧部出力ＣＰＯを入力し、制御電圧ＣＯＮ１及び昇圧回路出力ＶＰＰを出力する。電源降圧部３は、制御電圧ＣＯＮ１及び電源ＶＤＤＰ１を入力し、昇圧部電源ＶＤＤＰを出力する。昇圧部４は、昇圧部電源ＶＤＤＰ、基準電圧ＶＲＥＦ、及び昇圧回路出力ＶＰＰを入力し、昇圧部出力ＣＰＯを出力する。
【００２７】
図２は、昇圧部４の具体的な回路構成を示している。上記電源降圧部３が出力する昇圧部電源ＶＤＤＰは、ＮｃｈトランジスタＮＣ１のゲート及びソースに入力する。また、昇圧部電源ＶＤＤＰは、レベルシフタＢ１、レベルシフタＢ２、及びレベルシフタＢ３の電源となる。
【００２８】
ＮｃｈトランジスタＮＣ１のドレインは、ＮｃｈトランジスタＮＣ２のゲート及びソースに接続する。ＮｃｈトランジスタＮＣ２のドレインは、ＮｃｈトランジスタＮＣ３のゲート及びソースに接続する。ＮｃｈトランジスタＮＣ３のドレインは、ＮｃｈトランジスタＮＣ４のゲート及びソースに接続する。ＮｃｈトランジスタＮＣ４のドレインは、昇圧部出力ＣＰＯの配線に接続する。ＮｃｈトランジスタＮＣ１〜ＮＣ４のバルクは、接地電位となる。
【００２９】
昇圧容量Ｃ１の＋側は、ＮｃｈトランジスタＮＣ１のドレインに接続し、昇圧容量Ｃ１の−側は、レベルシフタＢ１の出力に接続する。昇圧容量Ｃ１と同様に昇圧容量Ｃ２は、ＮｃｈトランジスタＮＣ２のドレイン及びレベルシフタＢ２の出力に接続する。昇圧容量Ｃ１と同様に昇圧容量Ｃ３は、ＮｃｈトランジスタＮＣ３のドレイン及びレベルシフタＢ３の出力に接続する。
【００３０】
レベルシフタＢ１の入力は、アンド回路Ａ１の出力ＣＬＫＣに接続する。アンド回路Ａ１の出力ＣＬＫＣは、インバータＩ１に入力する。インバータＩ１の出力は、レベルシフタＢ２の入力及びインバータＩ２の入力となる。インバータＩ２の出力は、レベルシフタＢ３の入力となる。アンド回路Ａ１の入力は、発振器ＯＳＣの出力及びコンパレータＣＯＭＰの出力である。インバータＩ１、インバータＩ２、及びアンド回路Ａ１の電源は、電源ＶＤＤＰ１である。
【００３１】
発振器ＯＳＣは、所定のクロックパルス（例えば１００ＭＨｚ）を出力する回路である。コンパレータＣＯＭＰは、＋側入力である基準電圧ＶＲＥＦと−側入力である分圧抵抗タップ出力ＣＩＮの電圧値とを比較し、基準電圧ＶＲＥＦの電圧値が高い場合はハイレベルを、分圧抵抗タップ出力ＣＩＮの電圧値が高い場合はロウレベルを出力する。分圧抵抗タップ出力ＣＩＮは、昇圧回路出力ＶＰＰを抵抗ＲＤＩＶ１及び抵抗ＲＤＩＶ２により抵抗分圧したものである。
【００３２】
図３は、制御部２の具体的な回路構成を示している。ＰｃｈトランジスタＰ０のソース及びバルクは昇圧部出力ＣＰＯの配線に接続し、ドレイン及びゲートは昇圧回路出力ＶＰＰの配線に接続する。ＰｃｈトランジスタＰ１１のソース及びバルクは昇圧部出力ＣＰＯの配線に接続し、ゲートはＰｃｈトランジスタＰ０と共用であり昇圧回路出力ＶＰＰの配線に接続する。
【００３３】
ＰｃｈトランジスタＰ１１のドレインはＮｃｈトランジスタＮ２のゲート及びドレインに接続し、ＮｃｈトランジスタＮ２のソース及びバルクは接地電位となる。ＮｃｈトランジスタＮ１のゲートはＮｃｈトランジスタＮ２と共用でありＰｃｈトランジスタＰ１１のドレインに接続し、ソース及びバルクは接地電位となり、ドレインはＰｃｈトランジスタＰ１２のゲート及びドレインに接続する。
【００３４】
ＰｃｈトランジスタＰ１２のソース及びバルクは電源ＶＤＤＰ１の配線に接続する。ＰｃｈトランジスタＰ１３のソース及びバルクは電源ＶＤＤＰ１の配線に接続し、ゲートはＰｃｈトランジスタＰ１２と共用でありＮｃｈトランジスタＮ１のドレインに接続し、ドレインは制御電圧ＣＯＮ１の配線及び抵抗Ｒに接続する。抵抗Ｒは、制御電圧ＣＯＮ１の配線及び接地電位に接続する。
【００３５】
図４は、電源降圧部３の具体的な回路構成を示している。ＮｃｈノンドープトランジスタＮＯＮのゲートは制御電圧ＣＯＮ１を入力し、ドレインは電源ＶＤＤＰ１を入力し、ソースは昇圧部電源ＶＤＤＰを出力する。
【００３６】
上記昇圧部４は、昇圧部電源ＶＤＤＰを電源として昇圧容量Ｃ１，Ｃ２，Ｃ３をポンピングすることにより、昇圧部出力ＣＰＯを生成する。また、昇圧部４は、基準電圧ＶＲＥＦ及び昇圧回路出力ＶＰＰによりポンピングを間欠動作させることにより、昇圧部出力ＣＰＯを、昇圧回路出力リップルを生じさせつつ目標電圧に維持する。上記制御部２は、昇圧回路出力ＶＰＰの負荷電流をモニタすることにより、昇圧回路出力ＶＰＰに比例した制御電圧ＣＯＮ１を生成する。上記電源降圧部３は、制御電圧ＣＯＮ１に比例して昇圧部電源ＶＤＤＰを制御する。以下に、当該動作を詳細に説明する。
【００３７】
図３に示す制御部２は、ＰｃｈトランジスタＰ０及びＰｃｈトランジスタＰ１１のディメンジョン比が例えば１００：１の場合、ＰｃｈトランジスタＰ０を流れる電流が１００ｕＡ〜３００ｕＡであるとき、ＰｃｈトランジスタＰ１１を流れる電流は１ｕＡ〜３ｕＡとなる。ＮｃｈトランジスタＮ１及びＮｃｈトランジスタＮ２は、同サイズのディメンジョン比とし、ＰｃｈトランジスタＰ１１及びＰｃｈトランジスタＰ１２は同サイズのディメンジョン比とする。ＰｃｈトランジスタＰ１２及びＰｃｈトランジスタＰ１３のディメンジョン比は、例えば１：１０とする。また、抵抗Ｒの抵抗値は、例えば１００ＫΩとする。このような構成の回路とする場合は、ＰｃｈトランジスタＰ０を流れる電流が１００ｕＡ〜３００ｕＡのとき、制御電圧ＣＯＮ１はＰｃｈトランジスタＰ０を流れる電流に比例し、１Ｖ〜３Ｖとなる。このように、制御部２は、ＰｃｈトランジスタＰ０を流れる電流、即ち昇圧回路出力ＶＰＰの負荷電流に比例した制御電圧ＣＯＮ１を生成することができる。
【００３８】
図４に示す電源降圧部３のＮｃｈノンドープトランジスタＮＯＮは、ゲートに制御電圧ＣＯＮ１が入力し、ソースが昇圧部電源ＶＤＤＰ用の配線に接続し、ドレインが電源ＶＤＤＰ１用の配線に接続する構成を有していることにより、制御電圧ＣＯＮ１に比例した昇圧部電源ＶＤＤＰを生成することができる。
【００３９】
図２に示す昇圧部４において、昇圧回路出力ＶＰＰが目標レベルを下回る場合には、基準電圧ＶＲＥＦ＞分圧抵抗タップ出力ＣＩＮとなり、昇圧容量Ｃ１〜Ｃ３がポンピングされ、昇圧部出力ＣＰＯが上昇する。昇圧回路出力ＶＰＰが目標レベルを下回る場合には、基準電圧ＶＲＥＦ＜分圧抵抗タップ出力ＣＩＮとなり、昇圧容量Ｃ１〜Ｃ３のポンピングが停止し、昇圧部出力ＣＰＯが下降する。このように、昇圧部４は、目標近傍のレベルでポンピング／停止を繰り返すことにより、昇圧回路出力ＶＰＰを目標レベルに維持することができる。
【００４０】
図５は、上記昇圧回路１における経過時間（Ｔ[μＳ]）と、負荷電流（Ｉ[ｍＡ]）、昇圧部電源電圧（ＶＤＤＰ[Ｖ]）、及び昇圧回路出力電圧（ＶＰＰ[Ｖ]）との関係を示すグラフである。当該グラフは、昇圧回路１における昇圧回路出力リップル低減効果を示している。
【００４１】
時刻ｔ２１は、負荷電流Ｉが安定時負荷電流Ｉ０である場合に昇圧を開始する時刻を示す。時刻ｔ２２は、時刻ｔ２１からの昇圧動作により昇圧回路出力リップルが最大となる時刻を示す。時刻ｔ２３は、時刻ｔ２２後に昇圧が停止し、昇圧回路出力リップルが最小なる時刻を示す。
【００４２】
時刻ｔ２４は、負荷電流Ｉが上昇時負荷電流Ｉｍｉｄである場合に昇圧を開始する時刻を示す。安定時負荷電流Ｉ０、上昇時負荷電流Ｉｍｉｄ、及び最大負荷電流Ｉｍａｘの関係は、Ｉ０＜Ｉｍｉｄ＜Ｉｍａｘである。時刻ｔ２５は、時刻ｔ２４からの昇圧動作により昇圧回路出力リップルが最大となる時刻を示す。時刻ｔ２６は、時刻ｔ２５後に昇圧が停止し、昇圧回路出力リップルが最小となる時刻を示す。
【００４３】
時刻ｔ２７は、負荷電流Ｉが最大負荷電流Ｉｍａｘである場合に昇圧を開始する時刻を示す。時刻ｔ２８は、時刻ｔ２７からの昇圧動作により昇圧回路出力リップルが最大となる時刻を示す。時刻ｔ２９は、時刻ｔ２８後に昇圧が停止し、昇圧回路出力リップルが最小となる時刻を示す。時刻ｔ３０は、負荷電流Ｉが減少し、安定時負荷電流Ｉ０となる時刻を示す。
【００４４】
昇圧電源電圧ＶＰ１は、時刻ｔ２１における昇圧部電源ＶＤＤＰの電圧値である。昇圧電源電圧ＶＰ２は、時刻ｔ２４における昇圧部電源ＶＤＤＰの電圧値である。昇圧電源電圧ＶＰ３は、時刻ｔ２７における昇圧部電源ＶＤＤＰの電圧値である。昇圧回路出力最大電圧Ｖｍａｘ２は、最大負荷電流Ｉｍａｘ時において昇圧回路出力リップルを考慮した昇圧回路出力電圧である。
【００４５】
昇圧回路出力ＶＰＰは、図３に示すように、抵抗ＲＤＩＶ１及び抵抗ＲＤＩＶ２により分圧され、分圧抵抗タップ出力ＣＩＮを生成する。時刻ｔ２１における基準電圧ＶＲＥＦと分圧抵抗タップ出力ＣＩＮとの関係は、基準電圧ＶＲＥＦ＞分圧抵抗タップ出力ＣＩＮとなり、コンパレータＣＯＭＰの出力はハイレベルとなる。これにより、アンド回路Ａ１は発振器ＯＳＣの出力をスルーさせて出力ＣＬＫＣを出力し、レベルシフタＢ１〜Ｂ３及びインバータＩ１，Ｉ２により、昇圧容量Ｃ１〜Ｃ３のポンピングが開始される。
【００４６】
時刻ｔ２１から時刻ｔ２２の区間において、基準電圧ＶＲＥＦと分圧抵抗タップ出力ＣＩＮとの関係は、基準電圧ＶＲＥＦ＜分圧抵抗タップ出力ＣＩＮとなる。コンパレータＣＯＭＰの出力はコンパレータの内部遅延によりハイレベルのままとなり、アンド回路Ａ１は発振器ＯＳＣの出力をスルーさせて出力ＣＬＫＣを出力し、昇圧容量Ｃ１〜Ｃ３がポンピングされる。そのため、昇圧部出力ＣＰＯは昇圧部電源ＶＤＤＰからＮｃｈトランジスタＮＣ１〜ＮＣ４を経て昇圧され、昇圧部出力ＣＰＯの上昇にともない昇圧回路出力ＶＰＰが上昇する。
【００４７】
時刻ｔ２２において、基準電圧ＶＲＥＦと分圧抵抗タップ出力ＣＩＮとの関係は、基準電圧ＶＲＥＦ＜分圧抵抗タップ出力ＣＩＮとなる。コンパレータＣＯＭＰの出力はロウレベルとなり、アンド回路Ａ１の出力ＣＬＫＣはロウレベルとなり、昇圧容量Ｃ１〜Ｃ３のポンピングが停止する。
【００４８】
時刻ｔ２１から時刻ｔ２２の区間幅は、コンパレータＣＯＭＰの内部遅延値によって決まる。時刻ｔ２２における昇圧回路出力ＶＰＰの値は、時刻ｔ２１における昇圧能力、即ち時刻ｔ２１における昇圧用電源電圧値ＶＰ１によって決まる。昇圧用電源電圧値ＶＰ１は、時刻ｔ２１における安定時負荷電流Ｉ０の値に比例する。
【００４９】
時刻ｔ２２から時刻ｔ２３の区間において、基準電圧ＶＲＥＦと分圧抵抗タップ出力ＣＩＮとの関係は、基準電圧ＶＲＥＦ＜分圧抵抗タップ出力ＣＩＮのままである。コンパレータＣＯＭＰの出力はロウレベルを維持し、アンド回路Ａ１の出力ＣＬＫＣはロウレベルを維持し、昇圧容量Ｃ１〜Ｃ３のポンピングはされない。そのため、昇圧部出力ＣＰＯ及び昇圧回路出力ＶＰＰは、昇圧回路１の出力先の負荷電流Ｉに比例し、下降する。
【００５０】
時刻ｔ２４から時刻ｔ２５を経て時刻ｔ２６になる際の昇圧部４の動作は、時刻ｔ２１から時刻ｔ２２を経て時刻ｔ２３になる際の動作とほぼ等しい。異なる点は、時刻ｔ２４において、昇圧部電源ＶＤＤＰの値が、上昇時負荷電流Ｉｍｉｄにより、昇圧部電源電圧値ＶＰ２となっている点である。
【００５１】
時刻ｔ２４から時刻ｔ２５の区間幅は、コンパレータＣＯＭＰの内部遅延値によって決まるため、時刻ｔ２１から時刻ｔ２２の区間幅に等しい。従って、時刻ｔ２５における昇圧回路出力ＶＰＰの値は、時刻ｔ２４における昇圧用電源電圧値ＶＰ２によって決まる。時刻ｔ２５における昇圧回路出力ＶＰＰの値は、時刻ｔ２２における昇圧回路出力ＶＰＰの値より大きい。
【００５２】
時刻ｔ２７から時刻ｔ２８を経て時刻ｔ２９になる際の昇圧部４の動作は、時刻ｔ２４から時刻ｔ２５を経て時刻ｔ２６になる際の動作とほぼ等しい。異なる点は、時刻ｔ２７において、昇圧部電源ＶＤＤＰの値が、最大負荷電流Ｉｍａｘにより、昇圧部電源電圧値ＶＰ３となっている点である。
【００５３】
時刻ｔ２７から時刻ｔ２８の区間幅は、コンパレータＣＯＭＰの内部遅延値によって決まるため、時刻ｔ２４から時刻ｔ２５の区間幅に等しい。従って、時刻ｔ２８における昇圧回路出力ＶＰＰの値は、時刻ｔ２７における昇圧用電源電圧値ＶＰ３によって決まる。時刻ｔ２８における昇圧回路出力ＶＰＰの値は、時刻ｔ２５における昇圧回路出力ＶＰＰの値より大きい。負荷電流Ｉは時刻ｔ２７において最大負荷電流Ｉｍａｘとなり、昇圧回路出力ＶＰＰは時刻ｔ２８において最大負荷電流Ｉｍａｘとなる。
【００５４】
時刻ｔ２１から時刻ｔ２７の区間において、昇圧部４は、昇圧部出力ＣＰＯ、即ち昇圧回路出力ＶＰＰを上昇及び下降させつつ、狙い目レベルを維持する。
【００５５】
時刻ｔ２１から時刻ｔ２７の区間において、制御部２は、ＰｃｈトランジスタＰ０を流れる電流（昇圧回路出力ＶＰＰの負荷電流Ｉ）をＰｃｈトランジスタＰ０，Ｐ１１のディメンジョン比によりミラーした電流をＰｃｈトランジスタＰ１１及びＮｃｈトランジスタＮ２に流し、ＮｃｈトランジスタＮ２，Ｎ１のディメンジョン比によりミラーした電流をＰｃｈトランジスタＰ１２及びＮｃｈトランジスタＮ１に流し、ＰｃｈトランジスタＰ１２，Ｐ１３のディメンジョン比によりミラーした電流を、ＰｃｈトランジスタＰ１３及び抵抗Ｒに流すことにより、当該負荷電流Ｉに応じてダイレクトに変化する制御電圧ＣＯＮ１を生成することができる。
【００５６】
時刻ｔ２１から時刻ｔ２７の区間においては、昇圧回路出力ＶＰＰの負荷電流Ｉは増加し、当該負荷電流Ｉの増加に伴い、制御電圧ＣＯＮ１が上昇する。制御電圧ＣＯＮ１の上昇による昇圧部電源ＶＤＤＰの上昇は、昇圧部４の昇圧容量Ｃ１〜Ｃ３のポンピングによるものである。そのため、時刻ｔ２１から時刻ｔ２７のうち昇圧部電源ＶＤＤＰの上昇がリップルに反映される時刻ｔ２２から時刻ｔ２８までの区間において、昇圧回路出力リップルはなだらかに大きくなる。
【００５７】
時刻ｔ２７から時刻ｔ３０の区間において、昇圧部４は、昇圧部出力ＣＰＯ、即ち昇圧回路出力ＶＰＰを上昇及び下降させつつ、目標レベルを維持する。
【００５８】
時刻ｔ２７から時刻ｔ３０の区間において、制御部２は、ＰｃｈトランジスタＰ０を流れる電流（昇圧回路出力ＶＰＰの負荷電流Ｉ）をミラーし、抵抗Ｒに流すことにより、当該負荷電流Ｉに応じた制御電圧ＣＯＮ１を生成する。
【００５９】
時刻ｔ２７から時刻ｔ３０の区間においては、昇圧回路出力ＶＰＰの負荷電流Ｉは減少し、当該負荷電流Ｉの減少に伴い、制御電圧ＣＯＮ１が下降する。制御電圧ＣＯＮ１の下降による昇圧部電源ＶＤＤＰの下降は、昇圧部４の昇圧容量Ｃ１〜Ｃ３をポンピングによるものである。そのため、時刻ｔ２８から時刻ｔ３０の区間において、昇圧回路出力リップルはなだらかに小さくなる。
【００６０】
昇圧回路出力リップルは、負荷電流値Ｉによって決まる。そのため、例えば最大負荷電流Ｉｍａｘを維持する場合には、昇圧回路出力リップルは昇圧回路出力最大電圧Ｖｍａｘ２に到達する値を維持する。
【００６１】
尚、上記制御部２の回路構成やディメンジョン比は一例であり、本発明は本構成に限定されるものではない。また、電源降圧部３及び昇圧部４の回路構成についても同様である。
【００６２】
上述のように、昇圧部電源ＶＤＤＰの電圧値が低い場合には、昇圧容量Ｃ１〜Ｃ３をポンピングする電源の電圧値も低下するため、昇圧能力は小さくなる。同様に、昇圧部電源ＶＤＤＰの電圧値が高い場合には、昇圧能力は大きくなる。そして、本実施の形態に係る昇圧回路１においては、昇圧回路出力ＶＰＰの負荷電流Ｉに応じて昇圧部電源ＶＤＤＰが連続的に遷移され、出力負荷Ｉに応じた最適な昇圧能力を得ることができる。昇圧回路出力リップルは、昇圧回路１の電流能力に比例するため、出力負荷Ｉに応じた最適な昇圧能力を得ることにより、過剰な昇圧回路出力リップルを抑制することができる。図５に示すＶｍａｘ１は、従来の昇圧回路（例えば特許文献１に係る回路）における昇圧回路出力の最大値の推測値である（図８参照）。上記本実施の形態に係る昇圧回路出力最大電圧Ｖｍａｘ２は、当該従来の昇圧回路出力最大電圧Ｖｍａｘ１より小さくなる。また、本実施の形態における上記出力負荷Ｉに応じた昇圧部電源ＶＤＤＰの遷移は、時刻ｔ２１〜ｔ２８間及び時刻ｔ２８〜ｔ３０間におけるなだらかな昇圧回路出力リップルの変化を実現する。
【００６３】
尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。
【符号の説明】
【００６４】
１  昇圧回路
２  制御部
３  電源降圧部
４  昇圧部
ＶＤＤＰ１  電源
ＶＤＤＰ  昇圧部電源
ＶＲＥＦ  基準電圧
ＣＰＯ  昇圧部出力
ＣＯＮ１  制御電圧
ＶＰＰ  昇圧回路出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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