(57)【要約】【課題】素子の小型化が図られ、光利用効率を改善できる半導体デバイス、およびそれを用いた撮像装置を提供する。【解決手段】本発明は、半導体基板の表面から深さ方向に、エミッタ領域、ベース領域およびコレクタ領域が順次形成された縦型バイポーラ構造の半導体デバイスに関する。半導体基板の表面から内部にかけて酸化膜により絶縁され埋め込まれた電極を備える。基板表面において、その電極で囲まれた半導体デバイス領域の内部に酸化膜を介して電極に沿って表面側から第１導電型の第１半導体領域が配置され、第１半導体領域の下部に第２導電型の第２半導体領域が配置され、第２半導体領域の下部に第１導電型の第３半導体領域が配置される。電極は、酸化膜を介して第１半導体領域、第２半導体領域および第３半導体領域と絶縁されており、電極への電圧印加により電流増幅率が可変である。【選択図】図３
2013187527.tif 000002
【特許請求の範囲】
【請求項１】
（１）半導体基板の表面から深さ方向に、エミッタ領域、ベース領域およびコレクタ領域が順次形成された縦型バイポーラ構造の半導体デバイスであって、
半導体基板の表面から内部にかけて酸化膜により絶縁され埋め込まれた電極を備え、
基板表面において、その電極で囲まれた半導体デバイス領域の内部に酸化膜を介して電極に沿って表面側から第１導電型の第１半導体領域が配置され、第１半導体領域の下部に第２導電型の第２半導体領域が配置され、第２半導体領域の下部に第１導電型の第３半導体領域が配置された構造を有し、
電極は、酸化膜を介して第１半導体領域、第２半導体領域および第３半導体領域と絶縁されており、電極への電圧印加により電流増幅率が可変であることを特徴とする半導体デバイス。
【請求項２】
半導体基板の表面から深さ方向に、エミッタ領域、ベース領域およびコレクタ領域が順次形成された縦型バイポーラ構造の半導体デバイスであって、
半導体基板の表面から内部にかけて酸化膜により絶縁され埋め込まれた電極を備え、
基板表面において、その電極で囲まれた半導体デバイス領域の内部に酸化膜を介して電極に沿って表面側から第１導電型の第１半導体領域が配置され、第１半導体領域の下部に第２導電型の第２半導体領域が配置され、第２半導体領域の下部に第１導電型の第３半導体領域が配置された構造を有し、
前記第２半導体領域内は、前記第１半導体領域側よりも前記第３半導体領域側において不純物濃度を小さくするように傾斜させた不純物分布を有し、
前記電極は、酸化膜を介して第１半導体領域、第２半導体領域および第３半導体領域と絶縁されており、電極への電圧印加により電流増幅率が可変であることを特徴とする半導体デバイス。
【請求項３】
表面側の第１半導体領域は、電極から離間して配置され、
第１不純物拡散と電極との間に第２半導体領域が表面に配置されることを特徴とする請求項１または２記載の半導体デバイス。
【請求項４】
半導体基板の表面から深さ方向に、エミッタ領域、ベース領域およびコレクタ領域が順次形成された縦型バイポーラ構造の半導体デバイスであって、
半導体基板の表面から内部にかけて酸化膜により絶縁され埋め込まれた電極を備え、
基板表面において、その電極で囲まれた半導体デバイス領域の内部に酸化膜を介して電極に沿って表面側から第１導電型の第１半導体領域が配置され、第１半導体領域の下部に第２導電型の第２半導体領域が配置され、第２半導体領域の下部に第１導電型の第３半導体領域が配置され、さらに、その下部に第２導電型の第４の半導体領域をもつ構造であって、
電極は、酸化膜を介して第１半導体領域、第２半導体領域、第３半導体領域および第４半導体領域と絶縁されており、電極への電圧印加により電流増幅率が可変であることを特徴とする半導体デバイス。
【請求項５】
半導体基板の表面から深さ方向に、エミッタ領域、ベース領域およびコレクタ領域が順次形成された縦型バイポーラ構造の半導体デバイスであって、
ＳＯＩ基板を用いて半導体基板の表面から内部にかけて酸化膜により絶縁され埋め込まれた電極を備え、
基板表面において、その電極で囲まれた半導体デバイス領域の内部に酸化膜を介して電極に沿って表面側から第１導電型の第１半導体領域が配置され、第１半導体領域の下部に第２導電型の第２半導体領域が配置され、第２半導体領域の下部に第１導電型の第３半導体領域が配置され、第３半導体領域の下部に、酸化膜と接するＢＯＸ酸化膜が配置された構造を有し、
電極は、酸化膜を介して第１半導体領域、第２半導体領域および第３半導体領域と絶縁されており、電極への電圧印加により電流増幅率が可変であることを特徴とする半導体デバイス。
【請求項６】
請求項１〜５のいずれかに記載の半導体デバイスが、フォトトランジスタとして動作し、２次元に配置されていることを特徴とする撮像装置。
【請求項７】
光照射により出力される光電流あるいは光電流を変換した電圧を監視し、監視結果に基づいて電極への電圧印加を制御するコンパレータ回路を備えたことを特徴とする請求項６記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光照射時に光電流を出力するフォトトランジスタなどの半導体デバイス、およびそれを用いた撮像装置に関する。
【背景技術】
【０００２】
光検出器として、フォトダイオードは製造方法が簡単でかつ安定した光電流を検出できるためによく利用されている。しかし、光照射時に得られる光電流が微弱であるために、低照度での受光感度をよくするには受光面積の大きなものが必要である。バイポーラ構造を有するフォトトランジスタは、コレクターベース間で構成するフォトダイオードで得られる光電流をエミッタから出力する時に、バイポーラ構造が持っている物性により電流を増幅できる特徴を有する。この特徴を生かし、撮像装置にフォトトランジスタを用いることで感度の向上が図られる。
【０００３】
ただし、フォトトランジスタを用いて光電流の増幅度を大きくしていくと、低照度での出力信号を大きくすることができ、信号処理は容易となる。しかしながら、照度が大きくなればなるほど、出力電流が大きくなる。撮像装置内にフォトトランジスタをアレイ配置した場合、ピクセル番地選択部での抵抗が問題となり、電流量が大きく正確な信号の読み出しが難しくなる。このため、ゲインを大きくする一方で、検出できる光強度のダイナミックレンジを大きくすることができなかった。また、特殊撮影などは画像の明るさを部分的に修正することが必要とされている。画像の明るさを部分的に修正することは、ソフトウエア処理によって実現される。しかし、ソフトウエア処理では、リアルタイムに信号出力が得られない場合、情報処理時間分だけ遅れがでてしまう。さらに、フォトトランジスタが持っているダイナミックレンジにより制限されるために、得られる情報量に限度がある。そこで、撮像素子として、フォトトランジスタの電流増幅率が可変できることで光強度に対する光電流が可変できるものが所望されている。
【０００４】
特許文献１には、電流増幅率が可変であるトランジスタ構造の例が開示されている。横型２重拡散ＭＯＳ構造をバイポーラ動作させることで実現している（図１参照）。また、ゲート電極への電圧印加による電流増幅率の変化が示されている（図２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２２５７９７号公報
【特許文献２】特許第３０７１１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、電流増幅率が可変であるトランジスタ構造において、ベース電流を光照射により得られる光電流とすることで、フォトトランジスタとしての動作が可能であることに着目した。即ち、ゲート電極への電圧印加により、同様に電流増幅率を変化させ光電流を増幅することができる。
【０００７】
しかし、画質を決める解像度を改善するためには、受光セルの大きさは小さいほどよい。このバイポーラ構造のフォトトランジスタは、シリコン表面から深さ方向にエミッターベースーコレクタ拡散がある。撮像装置としてコレクタ拡散を共通にして動作させたとしても、ベース拡散を分離する必要がある。ベース拡散は横方向へひろがるために、セル間の配置は大きくする必要がある。ベース拡散間の分離距離を確保しなくてはならず、アレイ配置時に面積縮小が困難である。
【０００８】
また、電流増幅率を変化できるバイポーラ領域がゲート電極と接する部分のみで狭く、効果が限定的になる。また、上記の領域はゲート電極が配置されているために、光の入射を阻害する構造である等の課題がある。
【０００９】
本発明の目的は、素子の小型化が図られ、光利用効率を改善できる半導体デバイス、およびそれを用いた撮像装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明では上記課題を解決するために次の各技術を提供する。
【００１１】
（１）半導体基板の表面から深さ方向に、エミッタ領域、ベース領域およびコレクタ領域が順次形成された縦型バイポーラ構造の半導体デバイスであって、
半導体基板の表面から内部にかけて酸化膜により絶縁され埋め込まれた電極を備え、
基板表面において、その電極で囲まれた半導体デバイス領域の内部に酸化膜を介して電極に沿って表面側から第１導電型の第１半導体領域が配置され、第１半導体領域の下部に第２導電型の第２半導体領域が配置され、第２半導体領域の下部に第１導電型の第３半導体領域が配置された構造を有し、
電極は、酸化膜を介して第１半導体領域、第２半導体領域および第３半導体領域と絶縁されており、電極への電圧印加により電流増幅率が可変であることを特徴とする半導体デバイス。
【００１２】
（２）半導体基板の表面から深さ方向に、エミッタ領域、ベース領域およびコレクタ領域が順次形成された縦型バイポーラ構造の半導体デバイスであって、
半導体基板の表面から内部にかけて酸化膜により絶縁され埋め込まれた電極を備え、
基板表面において、その電極で囲まれた半導体デバイス領域の内部に酸化膜を介して電極に沿って表面側から第１導電型の高濃度の第１半導体領域が配置され、第１半導体領域の下部に第２導電型の第２半導体領域が配置され、第２半導体領域の下部に低濃度の第１導電型の第３半導体領域が配置された構造を有し、
前記第２半導体領域内は、前記第１半導体領域側よりも前記第３半導体領域側において不純物濃度を小さくするように傾斜させた不純物分布を有し、
前記電極は、酸化膜を介して第１半導体領域、第２半導体領域および第３半導体領域と絶縁されており、電極への電圧印加により電流増幅率が可変であることを特徴とする半導体デバイス。
【００１３】
（３）表面側の第１半導体領域は、電極から離間して配置され、
第１不純物拡散と電極との間に第２半導体領域が表面に配置されることを特徴とする（１）または（２）記載の半導体デバイス。
【００１４】
（４）半導体基板の表面から深さ方向に、エミッタ領域、ベース領域およびコレクタ領域が順次形成された縦型バイポーラ構造の半導体デバイスであって、
半導体基板の表面から内部にかけて酸化膜により絶縁され埋め込まれた電極を備え、
基板表面において、その電極で囲まれた半導体デバイス領域の内部に酸化膜を介して電極に沿って表面側から第１導電型の第１半導体領域が配置され、第１半導体領域の下部に第２導電型の第２半導体領域が配置され、第２半導体領域の下部に第１導電型の第３半導体領域が配置され、さらに、その下部に第２導電型の第４の半導体領域をもつ構造であって、
電極は、酸化膜を介して第１半導体領域、第２半導体領域、第３半導体領域および第４半導体領域と絶縁されており、電極への電圧印加により電流増幅率が可変であることを特徴とする半導体デバイス。
【００１５】
（５）半導体基板の表面から深さ方向に、エミッタ領域、ベース領域およびコレクタ領域が順次形成された縦型バイポーラ構造の半導体デバイスであって、
ＳＯＩ基板を用いて半導体基板の表面から内部にかけて酸化膜により絶縁され埋め込まれた電極を備え、
基板表面において、その電極で囲まれた半導体デバイス領域の内部に酸化膜を介して電極に沿って表面側から第１導電型の第１半導体領域が配置され、第１半導体領域の下部に第２導電型の第２半導体領域が配置され、第２半導体領域の下部に第１導電型の第３半導体領域が配置され、第３半導体領域の下部に、酸化膜と接するＢＯＸ酸化膜が配置された構造を有し、
電極は、酸化膜を介して第１半導体領域、第２半導体領域および第３半導体領域と絶縁されており、電極への電圧印加により電流増幅率が可変であることを特徴とする半導体デバイス。
【００１６】
（６）上記（１）〜（５）のいずれかに記載の半導体デバイスが、フォトトランジスタとして動作し、２次元に配置されていることを特徴とする撮像装置。
【００１７】
（７）光照射により出力される光電流あるいは光電流を変換した電圧を監視し、監視結果に基づいて電極への電圧印加を制御するコンパレータ回路を備えたことを特徴とする（６）記載の撮像装置。
【発明の効果】
【００１８】
（１）の構成では、埋め込み電極で区画された部分が受光セルとなり、埋め込み電極でベース領域が絶縁分離できるので、ベース領域の横方向広がりを考慮しないレイアウトが可能となり、セルの面積を縮小できる。また、電極がシリコン基板内に埋め込まれているので、光の入射の阻害にならず、縦型バイポーラ構造のフォトトランジスタに埋め込み電極の電圧を与えることで、電流増幅率を変化させることができる。
【００１９】
（２）の構成では、埋め込み電極の電圧を与えることで、ベース領域内部の不純物分布が傾斜しているので、ベース領域内部の電界の影響が電極近傍から内部におよぶため電流増幅率の変化を大きくすることができる。
【００２０】
（３）の構成では、エミッタ拡散と埋め込み電極との距離をとっているので、上記（１）の埋め込み電極の電圧印加に対する電流増幅率の変化を緩和することができる。
【００２１】
（４）の構成は、ベース及びコレクタ領域を埋め込み電極で分離できているので、コレクタ電圧の印加が可能となり、回路設計の自由度が増える
【００２２】
（５）の構成では、ＳＯＩ基板を用いているので、フォトトランジスタが完全に絶縁分離できているので光照射で発生する電荷が他のフォトトランジスタへ回り込まないのでアレイ配置したときの混色を防止できる。
【００２３】
（６）の構成では、埋め込み電極を持つフォトトランジスタ区画を２次元に多数配置することで、大面積のフォトトランジスタにも電流増幅率の変化をさせることができる。
【００２４】
（７）の構成では、撮像素子自身に光電流の増幅機能があり、また増幅率を可変できるので撮像装置の光照射に対する撮像感度とダイナミックレンジの改善を図れる。
【図面の簡単な説明】
【００２５】
【図１】特許文献１のトランジスタ構造の例を示す斜視図である。
【図２】図１の電極への電圧印加による電流増幅率の変化を示すグラフである。
【図３】本発明に係るフォトトランジスタの一例を示すもので、図３（ａ）は断面図、図３（ｂ）は平面図、図３（ｃ）は不純物拡散プロファイルを示すグラフである。
【図４】本発明に係るフォトトランジスタの他の例を示すので、図４（ａ）は断面図、図４（ｂ）は平面図である。
【図５】本発明に係るフォトトランジスタのさらに他の例を示すので、図５（ａ）は断面図、図５（ｂ）は平面図である。
【図６】本発明に係るフォトトランジスタのさらに他の例を示すので、図６（ａ）は断面図、図６（ｂ）は平面図である。
【図７Ａ】図３に示したコレクタ共通構造を持つフォトトランジスタの製造方法の例を示す説明図である。
【図７Ｂ】図３に示したコレクタ共通構造を持つフォトトランジスタの製造方法の例を示す説明図である。
【図８Ａ】図５に示したコレクタ分離型を持つフォトトランジスタの製造方法の例を示す説明図である。
【図８Ｂ】図５に示したコレクタ分離型を持つフォトトランジスタの製造方法の例を示す説明図である。
【図９Ａ】図６に示したように、ＳＯＩ基板を用いたフォトトランジスタの製造方法の例を示す説明図である。
【図９Ｂ】図６に示したように、ＳＯＩ基板を用いたフォトトランジスタの製造方法の例を示す説明図である。
【図１０】本発明のフォトトランジスタを撮像素子として単独で利用した応用例を示す回路図である。
【図１１】単体の撮像セルを２次元に配列した撮像アレイの例を示すブロック図である。
【図１２】本発明のフォトトランジスタの埋め込み電極を撮像素子ごとに分離する構造としてアレイ配置した例を示すブロック図である。
【図１３】セルサイズが同じで電流増幅率が異なるフォトトランジスタにおける光強度と光電流の関係を示すグラフである。
【図１４】本発明の撮像装置の一例を示す機能ブロック図である。
【発明を実施するための形態】
【００２６】
上記の光照射の阻害に対する課題を解決するために、ポリシリコンで形成した電極をシリコン基板内に埋め込むこと（以降、埋め込み電極と称する）で光利用効率を改善している。
【００２７】
図３は、本発明に係るフォトトランジスタの一例を示すもので、図３（ａ）は断面図、図３（ｂ）は平面図、図３（ｃ）は不純物拡散プロファイルを示すグラフである。この例ではフォトトランジスタをアレイ配置したときに、コレクタ電位を共通とする構造でエミッタ側から光電流を取り出す構造として、埋め込み電極は、エミッタ拡散とベース拡散を分離する構造となっている。素子の大きさは、埋め込み電極で仕切られた区画の大きさで決まるために、ベース拡散の横方向拡散の距離を考慮しなくてよいので、素子を小さくすることができる。
【００２８】
例えば、アレイ配置した場合には、酸化膜の直下につくる拡散型のバイポーラと比較して、ベース拡散深さを１．５μｍとすると、横方向にも１．２μｍ程度広がるので、隣接するベース拡散間にはコレクタ領域を確保しなくてはならず、約４μｍ程度の受光セル間の距離が必要となる。埋め込み電極部は、トレンチエッチング技術により深さ約５μｍ×幅１μｍの溝を形成し、ポリシリコンをＣＶＤ装置で堆積して埋め込むことができるので、セル間の距離は溝の幅できまり、ベースの横方向拡散の幅を考慮しなくてよいので、素子サイズを大幅に縮小できる。
【００２９】
また、埋め込み電極と第１半導体領域（エミッタ領域）および第２半導体領域（ベース領域）とは、電気絶縁性の酸化膜（膜厚１５ｎｍ）２０で絶縁分離している。埋め込み電極は、１０２０ｃｍ−３以上の不純物濃度をもつＮ型ポリシリコンで低抵抗化されている。酸化膜２０を介して埋め込み電極と接するエミッタ領域、ベース領域、コレクタ領域は縦型バイポーラ構造となる。バイポーラトランジスタは、一般的にベース領域をエミッタ側からコレクタ側にかけて濃い不純物濃度から薄い不純物濃度となるようにして不純物分布を傾斜させることで、ベース拡散内の内部電界により周波数特性を向上させ、電流増幅率をあげることができる。本発明の構造も埋め込み電極で区画された内部のフォトトランジスタ領域ではシリコン表面からベース不純物拡散は行われており、縦型バイポーラ構造として傾斜ベース領域を構成している。
【００３０】
本発明では、図３（ｃ）に示すように、例えば、エミッタ領域は１０２０ｃｍ−３の濃度であり、ベース領域はエミッタ拡散直下では５×１０１７ｃｍ−３であり、コレクタ領域側では５×１０１５ｃｍ−３と傾斜している。埋め込み電極に電圧を与えることで、電極付近のフォトトランジスタを構成する領域は、電界の影響をうけ、特に準中性領域であるベース領域の幅が変化する結果、バイポーラトランジスタの電流増幅率を変化させることができる。また、ベース領域内の不純物分布がエミッタ領域側では濃い不純物濃度であり、コレクタ領域側では薄い不純物濃度と傾斜しているので、埋め込み電極の電圧印加により、コレクタ領域側のベース領域で発生する空乏層は埋め込み電極付近から内部まで広がりやすくなるために均一な不純物分布と比較して電流増幅率の変化を大きくすることができる。
【００３１】
この電流増幅率の変化する領域は、本発明では埋め込み電極に隣接した領域であり、一方、特許文献１が開示している効果は低電流領域である。特許文献１の構造では、この領域がソース、ボディ、ドレイン領域で構成される縦型バイポーラ領域が大きく、電極直下のシリコン表面に限定されているために、全体に占める割合が少なく、効果が限定されている。本発明では、埋め込み電極がセルの周囲長さ全体に存在しており、セル面積を小さくすることで、埋め込み電極と隣接する縦型バイポーラの面積比率の割合を増やすことができる。このため、効果が得られる電流域の範囲を高電流側に広げることができる。
【００３２】
また、埋め込み電極で区画された多数のフォトトランジスタを２次元に配置し、エミッタとコレクタを各々共通にして単一のフォトトランジスタとすることで、大面積のフォトトランジスタにも上記と同様の効果が得られる。
【００３３】
また、前述の構造例では、エミッタ領域が埋め込み電極と隣接しているため、エミッタ・ベース接合とベース・コレクタ接合の両者に対して埋め込み電極からの電界の影響がある。電流増幅率の変化が大きすぎる場合には、図４に示すように、エミッタ・ベース接合を埋め込み電極より遠ざけることにより、電流増幅率の変化を緩和することができる。この場合、埋め込み電極にはコレクタ電圧より高い電圧を与えることで、前記と同様に電極近傍の準中性のベース領域の幅が変化し、電流増幅率を可変することができる。また、その効果を大きくするにはベース領域の不純物分布は傾斜している方が望ましい。
【００３４】
次に、ベース領域の分離構造以外に、コレクタ領域の分離構造の事例を示す。
【００３５】
図５には、フォトトランジスタをアレイ配置した場合に、各コレクタに異なる電圧を印加できるように、コレクタの分離が可能になるように、埋め込み電極をエミッタ領域、ベース領域、コレクタ領域を分離する深さまで埋め込む構造とした。これにより、アレイ配置した場合に、個々のフォトトランジスタのコレクタ電位とエミッタ電位を自由に設定でき、出力信号をコレクタあるいはエミッタからのどちらでも選択できるために、回路動作時の自由度が広がる。また、この場合、フォトトランジスタとして動作させるときに、表面からコレクタとエミッタ端子をとる必要があるために、シリコン表面にエミッタ領域、ベース領域、コレクタ領域が存在する。拡散深さ方向の縦方向バイポーラとともに、表面側に横方向バイポーラが存在する。横方向バイポーラはコレクタ電流に対する電流増幅率の変化が大きいので、この動作を抑制するために、ベース領域表面に、エミッタ領域から約１μｍ離した位置に、ベース領域と接して高濃度（１０１９ｃｍ−３以上）ベース拡散（Ｐ＋領域）を配置している。
【００３６】
図６は、ＳＯＩ基板を用いて、１μｍ程度のＢＯＸ（Buried Oxide: 埋め込み）酸化膜２１をコレクタ拡散の下部に置き、埋め込み電極を電気絶縁性のＢＯＸ酸化膜２１まで届かすことで、フォトトランジスタセルは、前述のコレクタが共通になっている構造やＰＮ接合でコレクタが接している構造と比較して、隣接するセルとは完全に絶縁分離できる構造としている。この結果、光の入射により発生する電荷の拡散は、フォトトランジスタ内部のみにとどまり、隣接するフォトトランジスタへの移動がなく、アレイ配置した撮像装置の混色を防止できる。
【００３７】
ここで、本発明のフォトトランジスタを撮像素子として単独で利用した応用例を図１０に示す。単体の撮像セルは、本発明のフォトトランジスタと読み出し用のＭＯＳスイッチとで構成する。撮像セルは、光照射されている間、ＭＯＳスイッチをオフ(OFF)しておくと、フォトトランジスタのベース領域に電荷が蓄積される。ＭＯＳスイッチをオン(ON)することで、光電流としてフォトトランジスタが持つ電流増幅率で増幅された出力電流が取り出される。
【００３８】
光強度が小さく、得られる出力電流が小さい場合には、埋め込み電極（入力１）に電流増幅が大きくなる電圧を与え、出力電流を大きくして光強度に対して感度を高くできる。逆に、光の強度が強くなり、セルの選択時間までに電気出力が大きく正確な出力電流が得られなくなり、大きすぎて出力電流が飽和した場合には、埋め込み電極（入力１）に電流増幅率が小さくなる電圧を印加することで、光強度に対する感度を低下させて、光強度に応じた正確な出力電流にすることができる。
【００３９】
また、単体の撮像セルを２次元に配列した撮像アレイの例を図１１に示す。ここでは、単体の撮像セルにあったＭＯＳスイッチ（入力２）は読み出し用に使用し、ラインを選択するＭＯＳスイッチ（入力３）を付加した２次元の撮像装置の例を示している。ＭＯＳスイッチ（入力２と入力３）を用いて、一定周期でアレイ番地を選択した出力電流をセンスアンプで増幅し、データ処理することで２次元の画像を得ることができる。
【００４０】
この例では、埋め込み電極は共通にしており、１つの信号でアレイ全体の電流増幅率を制御しているので、すべてのフォトトランジスタの電流増幅率を一括で変化させることが可能になる。その効果は、単体セルで説明したときと同様に、画像全体の光強度が小さく、出力電流の最大信号レベルが小さい場合には、電流増幅率を大きくし、全体の出力信号を拡大する。また、光強度が大きすぎて、センサーセルが正確な出力信号が得られない場合や出力信号が飽和してしまう場合には、電流増幅率を小さくすることで、出力信号を縮小し正確な出力信号へと変化できる。
【００４１】
また、図１２のように本発明のフォトトランジスタの埋め込み電極を撮像素子ごとに分離する構造としてアレイ配置した場合には、埋め込み電極への電圧印加（入力１−１１から入力１−３３など）と撮像素子を任意に選択し設定できる。従って、画像の中で明るすぎる場所や暗すぎる場所などを検知してフィードバックすることで、センサーセルで出力信号の補正を行い、平準化することで画像品質を向上することができる。また、特殊撮影のように強調したい場所の画像のコントラストを変えることも可能となる。
【００４２】
上記の効果を実現させるために、埋め込み電極への電圧印加による電流増幅率の制御方法の一例を示す。セルサイズが同じで電流増幅率が異なるフォトトランジスタにおいて光強度と光電流には図１３に示す関係がある。光電流は、光強度に対してほぼ比例して大きくなり、電気出力が大きくなりすぎる光電流Ｄに達すると、高注入状態となり電流増幅率が低下していき、やがて飽和する。
【００４３】
例えば、埋め込み電極の印加電圧を０．２ＶでｈＦＥ＝１００としていた場合、光強度Ｃの場合には光電流がＤを超え、飽和してくる。この場合には、印加電圧を０Ｖと変えることでｈＦＥ＝５０の光電流となり、光強度Ｃの領域でも、光電流の比例関係が回復あるいは飽和する程度が緩和されるようになる。また、光強度がＡからＢの区間で光電流の信号そのものが小さい場合には、印加電圧を０．４ＶすることでｈＦＥ＝２００の光電流となるので、光強度Ｃで得られるレベルまで引き上げることができる。従って、得られる光電流の最大値をモニターし、その出力レベルにより埋め込み電極への印加電圧をフィードバックすることで、光電流Ｄを超えない範囲に抑制できる。
【００４４】
図１４は、本発明の撮像装置の一例を示す機能ブロック図である。コンパレータ回路が、多数のセンサーセル（フォトトランジスタ）から出力される光電流あるいは光電流を変換した電圧の最大値を監視する。例えば、光電流の出力レベルにおいて、光電流Ｄの１／１０のレベルＥと光電流Ｄに達するレベルＤを予め設定している。実際の光電流がレベルＥより低い場合には、コンパレータ回路は電流増幅率を５倍にする電圧発生器１を選択し、実際の光電流がレベルＤを超える場合には、コンパレータ回路は電流増幅率を１／２にする電圧発生器２を選択する。この結果、センサーセルで得られる出力信号は、光強度が異なる範囲であっても、大きく異ならないレベルで得られるようになる。この例では、出力レベル並び電圧発生器の設定電圧は２種類を準備したが、３種類以上に細分化するほど詳細な補正が可能となる。
【００４５】
以下、図面を参照して、本発明の製造フローについて説明する。
【００４６】
図７Ａと図７Ｂは、図３に示したコレクタ共通構造を持つフォトトランジスタの製造方法の例を示す説明図である。
【００４７】
（１）コレクタ電極を基板にとるために、低抵抗化を狙って高濃度Ｎ＋拡散（６ｍΩｃｍ）基板を用い、その上部にデバイスを製作するためのＮ−エピタキシャル層（２０Ωｃｍ）を約２０μｍの厚さで準備する。この時のエピタキシャル層の厚さは、光源の波長に対する吸収率に応じて任意の厚さに設定してもよい。
【００４８】
（２）Ｐｗｅｌｌ領域にボロン注入を行い（５０ＫｅＶ  ２×１０１２ｃｍ−２）、Ｎｗｅｌｌ領域にリン注入行い（１５０ＫｅＶ  ２×１０１２ｃｍ−２）、１１５０℃、２４０分の熱拡散を行い、ＭＯＳトランジスタを形成する領域を作る（本発明では、フォトトランジスタ領域が重要であるので、ＭＯＳ領域は簡略化して説明する）。
【００４９】
（３）ベース領域にボロン注入（５０ＫｅＶ  ５×１０１３ｃｍ−２）を行い、熱処理１１２０℃、９０分により、１．５μｍ程度の深さのベース拡散領域を作る。また、ベース拡散の深さは光源の波長の吸収に応じて決定し、電流増幅率が安定する拡散深さと濃度を設定するとよい。
【００５０】
（４）電極を埋め込むために、ベース拡散領域を突き抜けコレクタ拡散領域に達する約１μｍ幅×５μｍ深さ程度の溝をシリコンエッチングにて形成する。
【００５１】
（５）溝の内部及びシリコン表面に対して約２０ｎｍの厚さの熱酸化を行い、この例ではポリシリコンをＣＶＤやスパッター装置などで堆積することで、溝の内部に形成し、エッチバックにより表面に形成されたポリシリコンを取り除き、溝の内部だけに残し、埋め込み電極を形成する。このとき、ポリシリコンは電極として用いるので、低抵抗化するためにリン不純物が飽和したポリシリコンを堆積する。
【００５２】
（６）フォトトランジスタ領域には光の入射に対して阻害となる厚い酸化膜ができないように、酸化膜と窒化膜を上部に形成し、ＬＯＣＯＳ酸化を行なうことで、厚い酸化膜ができないようにする。また、厚い酸化膜は、フォトトランジスタ領域とＭＯＳ領域との素子分離に利用する。その後、ＭＯＳ領域とフォトトランジスタ領域の表面には熱酸化により１０ｎｍ厚さの酸化膜を形成する。
【００５３】
（７）フォトトランジスタ領域のエミッタ領域には、リン（５０ＫｅＶ  ６×１０１５ｃｍ−２）を注入をする。
【００５４】
（８）その後、９２０℃、３０分の熱処理を行なう。ここで、エミッタ領域は光の吸収の妨げになるので、浅い拡散が望ましい。
【００５５】
（９）その後、ＣＶＤにより絶縁酸化膜をつけた後、エミッタ拡散領域にコンタクトホールを設け、メタル配線を形成する。また、埋め込み電極の取り出し配線は、フォトトランジスタ領域の外周部からポリシリコンを引き伸ばして取り出す構造とする。また、メタル配線は光を遮光するので、可能な限り埋め込み電極上に配置する方が望ましい。
【００５６】
図８Ａと図８Ｂは、図５に示したコレクタ分離型を持つフォトトランジスタの製造方法の例を示す説明図である。
【００５７】
（１）Ｐ型シリコン（２０Ωｃｍ）基板を用いた場合の例を示す。
【００５８】
（２）Ｐｗｅｌｌ領域、Ｎｗｅｌｌ領域は、図７と同様のフローで作った後、コレクタ領域としてリン注入（１５０ＫｅＶ  １０１２ｃｍ−２）を行う。
【００５９】
（３）１１５０℃、２４０分の熱処理を行い、深さ６μｍ程度のコレクタ拡散領域を作る。
【００６０】
（４）コレクタを分離するために、コレクタ拡散領域を深さ方向に超えてシリコン基板まで到達する約１０μｍ程度の溝をシリコンエッチングする。
【００６１】
（５）約２０ｎｍの熱酸化を行い、リン不純物がドーピングされたポリシリコンをＣＶＤやスパッター装置などで堆積し、エッチバックにより溝の中だけに残し、埋め込み電極を形成する。
【００６２】
（６）厚い酸化膜ができないように、酸化膜と窒化膜を上部に形成し、ＬＯＣＯＳ酸化を行なうことで、厚い酸化膜ができないようにする。また、ＭＯＳ領域の素子分離にも利用する。
【００６３】
（７）ベース領域にボロン注入（５０ＫｅＶ  ５×１０１３ｃｍ−２）を行う。
【００６４】
（８）熱処理１１２０℃、９０分を行い、コレクタ領域内にベース領域を作る。このとき、表面にコレクタ電極を設けるために、ベース領域が存在しない領域を設ける。
【００６５】
（９）エミッタ領域としてリン（５０ＫｅＶ  ６×１０１５ｃｍ−２）を注入する。同時にコレクタ領域のオーミック拡散として、ベース領域及びエミッタ領域とは離して前記リンを注入する。
【００６６】
（１０）表面側にコレクタ領域の電極を設けているので、横方向バイポーラ構造が存在する。エミッタ領域とコレクタオーミック領域との間に、前者から１μｍ程度離して、幅１．５μｍのボロン注入（２５ＫｅＶ  ３×１０１５ｃｍ−２）を行ってＰ＋領域を形成し、表面側のベース拡散濃度を濃くする。これにより横方向バイポーラトランジスタの動作を抑える。
【００６７】
（１１）９２０℃、３０分の熱処理を行ない、不純物の活性化を行う。ここで、エミッタ拡散は光の吸収の妨げになるので、浅い拡散が望ましい。
【００６８】
（１２）その後、ＣＶＤにより絶縁酸化膜をつけた後、エミッタ不純物拡散領域とコレクタオーミック不純物拡散領域にコンタクトホールを設け、メタル配線を形成する。また、埋め込み電極は、フォトトランジスタの外周部より引き出されたポリシリコン配線からひきだす。メタル配線は光を遮光するので、埋め込み電極上を這わす方が望ましい。
【００６９】
図９Ａと図９Ｂは、図６に示したように、ＳＯＩ基板を用いたフォトトランジスタの製造方法の例を示す説明図である。
【００７０】
（１）シリコン基板の上に厚さ１μｍのＢＯＸ酸化膜が形成され、ＢＯＸ酸化膜の上に厚さ１０μｍ、Ｐ型２０Ωｃｍのシリコン活性層が形成されたＳＯＩ基板を用意する。
【００７１】
（２）〜（１２）の製造フローについては、（４）のシリコンエッチ時にＢＯＸ酸化膜まで到達させる工程以外は、図８Ａと図８Ｂの製造フローと同様であるため、重複説明を省く。
【産業上の利用可能性】
【００７２】
本発明は、素子の小型化が図られ、光利用効率を改善できる半導体デバイス、およびそれを用いた撮像装置を提供できる点で、産業上極めて有用である。
【符号の説明】
【００７３】
２０  酸化膜
２１  ＢＯＸ酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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