(57)【要約】【課題】シリンダ型ＭＩＭキャパシタを用いたＣＯＢ型メモリアレーを有するＤＲＡＭにおいては、キャパシタ下部電極とコンタクトプラグ間の確実な接続のため、キャパシタホール形成時にオーバエッチを加えることが一般的である。そのため、コンタクトプラグの上端が、キャパシタホールの底面から突出する可能性が高く、下部電極膜および容量絶縁膜を凹凸の激しい部分に形成することになり、リーク等が懸念される。【解決手段】本願発明は、半導体基板のデバイス主面上に設けられたメモリ容量形成用絶縁膜層の上面から、その内部に向けて形成されたメモリ容量形成用ホールの底面から、その内部へ突出したメタルプラグを有する半導体集積回路装置に於いて、前記メタルプラグの上面および側面には、実質的にメモリ容量は形成されていないものである。【選択図】図５
2013229468.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）第１の主面を有する半導体基板；
（ｂ）前記第１の主面上に設けられたメモリ領域；
（ｃ）前記メモリ領域内に設けられたメモリアレー領域；
（ｄ）前記第１の主面上に設けられたメモリ容量形成用絶縁膜層；
（ｅ）前記メモリアレー領域内に於いて、前記メモリ容量形成用絶縁膜層の上面からその内部に向けて形成されたメモリ容量形成用ホール；
（ｆ）前記メモリ容量形成用ホールの底面から、その内部に突出したメタルプラグ；
（ｇ）前記メモリ容量形成用ホールの側面および前記底面に設けられたメモリ容量の第１の下部電極；
（ｈ）前記メモリ容量形成用ホールの前記側面であって前記第１の下部電極上に設けられた前記メモリ容量の第１の容量絶縁膜；
（ｉ）前記メモリ容量形成用ホールの前記側面であって前記容量絶縁膜上に設けられた前記メモリ容量の上部電極、
ここで、前記メタルプラグの上面および側面には、実質的に前記メモリ容量は形成されていない。
【請求項２】
請求項１の半導体集積回路装置において、前記メタルプラグの前記上面および前記側面には、前記第１の下部電極が形成されている。
【請求項３】
請求項２の半導体集積回路装置において、更に、以下を含む：
（ｊ）前記メモリ容量形成用ホールの前記側面であって前記上部電極上に設けられた前記メモリ容量の第２の容量絶縁膜；
（ｋ）前記メモリ容量形成用ホールの前記側面であって前記第２の容量絶縁膜上に設けられ、前記第１の下部電極と接続された第２の下部電極。
【請求項４】
請求項３の半導体集積回路装置において、前記メモリ容量形成用ホール内であって、前記第２の下部電極の内側は、ほぼ絶縁部材で充填されている。
【請求項５】
請求項２の半導体集積回路装置において、前記メモリアレー領域は、ＣＯＢ型セル構造を有する。
【請求項６】
請求項５の半導体集積回路装置において、前記メモリアレー領域は、折り返しビット線レイアウトを有する。
【請求項７】
請求項６の半導体集積回路装置において、前記メモリ容量形成用ホール内であって、前記上部電極の内側は、ほぼ絶縁部材で充填されている。
【請求項８】
請求項５の半導体集積回路装置において、前記メモリ領域は、埋め込み型ＤＲＡＭのものである。
【請求項９】
請求項８の半導体集積回路装置において、前記メモリ容量は、配線層侵入型メモリ容量である。
【請求項１０】
請求項９の半導体集積回路装置において、前記メモリ容量形成用絶縁膜層は、Ｌｏｗ−ｋ酸化シリコン系層間絶縁膜層を有する配線層を含む。
【請求項１１】
請求項１０の半導体集積回路装置において、前記Ｌｏｗ−ｋ酸化シリコン系層間絶縁膜層は、多孔性Ｌｏｗ−ｋ酸化シリコン系層間絶縁膜層である。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体集積回路装置（または半導体装置）に関し、特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００８−１３０９８１号公報（特許文献１）または、これに対応する米国特許第７７４５８６８号公報（特許文献２）には、ＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ）型メモリアレー（Ｍｅｍｏｒｙ  Ａｒｒａｙ）を有するＤＲＡＭの一例が示されている。そこで、シリンダ型メモリキャパシタホール（Ｍｅｍｏｒｙ  Ｃａｐａｃｉｔｏｒ  Ｈａｌｌ）よりも幅が広い上面を有するメモリキャパシタポリシリコンコンタクトプラグ（Ｍｅｍｏｒｙ  Ｃａｐａｃｉｔｏｒ  Ｐｏｌｙｓｉｌｉｃｏｎ  Ｃｏｎｔａｃｔ  Ｐｌｕｇ）を有するものが開示されている。
【０００３】
日本特開２００７−３１７７４２号公報（特許文献３）には、比較的平坦なスタック（Ｓｔａｃｋ）型強誘電体キャパシタを有するＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の一例が示されている。そこで、メモリキャパシタホールの下面よりも、コンタクトプラグの上端が上に突出しているものが開示されている。
【０００４】
日本特開平１０−１７３１４８号公報（特許文献４）には、メモリキャパシタポリシリコンコンタクトプラグ上にシリンダ（Ｃｙｌｉｎｄｅｒ）型キャパシタの下部電極が形成されたＣＯＢ型メモリアレーを有するＤＲＡＭが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１３０９８１号公報
【特許文献２】米国特許第７７４５８６８号公報
【特許文献３】特開２００７−３１７７４２号公報
【特許文献４】特開平１０−１７３１４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
シリンダ型ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタを用いたＣＯＢ型メモリアレーを有するＤＲＡＭにおいては、キャパシタ下部電極とコンタクトプラグ間の確実な接続のため、キャパシタホール形成時にオーバエッチを加えることが一般的である。そのため、コンタクトプラグの上端が、キャパシタホールの底面から突出する可能性が高く、下部電極膜および容量絶縁膜を凹凸の激しい部分に形成することになり、リーク等が懸念される。
【０００７】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、本願の一実施の形態の概要は、半導体基板のデバイス主面上に設けられたメモリ容量形成用絶縁膜層の上面から、その内部に向けて形成されたメモリ容量形成用ホールの底面から、その内部へ突出したメタルプラグを有する半導体集積回路装置に於いて、前記メタルプラグの上面および側面には、実質的にメモリ容量は形成されていないものである。
【発明の効果】
【００１０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、前記本願の一実施の形態によれば、メモリキャパシタのリークを低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本願の一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造（単純シリンダ型メモリ容量構造）等を説明するための半導体チップの全体上面図である。
【図２】図１のメモリ領域３の模式回路図である。
【図３】図１のメモリ領域コーナ部周辺切り出し領域Ｒ１の平面レイアウト図である。
【図４】図１のＡ−Ａ’断面にほぼ対応するデバイス断面図である。
【図５】図４のメモリ容量周辺断面切り出し領域Ｒ２の拡大断面図である。
【図６】本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（キャパシタホール形成用レジスト膜加工工程）である。
【図７】本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（キャパシタホール形成工程）である。
【図８】本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量下部電極成膜工程）である。
【図９】本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量下部電極加工用レジスト膜パターニング工程）である。
【図１０】本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量下部電極加工工程）である。
【図１１】本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量上部電極成膜工程）である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量上部電極加工工程）である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量内絶縁膜埋め込み工程）である。
【図１４】本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量内埋め込み絶縁膜平坦化工程）である。
【図１５】本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量プレート等成膜工程）である。
【図１６】本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）等を説明するための図５に対応する図４のメモリ容量周辺断面切り出し領域Ｒ２の拡大断面図である。
【図１７】本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（付加容量絶縁膜成膜工程）である。
【図１８】本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（付加容量絶縁膜加工工程）である。
【図１９】本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（容量下部付加電極成膜工程）である。
【図２０】本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（容量下部付加電極加工用レジスト膜加工工程）である。
【図２１】本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（容量下部付加電極加工工程）である。
【図２２】本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（容量内絶縁膜埋め込み工程）である。
【図２３】本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（容量内埋め込み絶縁膜平坦化工程）である。
【図２４】本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（容量プレート等成膜工程）である。
【図２５】本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量の形成位置に関する変形例（プリメタル層内メモリ容量構造）等を説明するための図４に対応する図１のＡ−Ａ’のデバイス断面図である。
【図２６】本願の前記一実施の形態の半導体集積回路装置のアウトラインを説明するための図４のメモリ容量周辺断面切り出し領域Ｒ２の模式的拡大断面図である。
【発明を実施するための形態】
【００１３】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１４】
１．以下を含む半導体集積回路装置：
（ａ）第１の主面を有する半導体基板；
（ｂ）前記第１の主面上に設けられたメモリ領域；
（ｃ）前記メモリ領域内に設けられたメモリアレー領域；
（ｄ）前記第１の主面上に設けられたメモリ容量形成用絶縁膜層；
（ｅ）前記メモリアレー領域内に於いて、前記メモリ容量形成用絶縁膜層の上面からその内部に向けて形成されたメモリ容量形成用ホール；
（ｆ）前記メモリ容量形成用ホールの底面から、その内部に突出したメタルプラグ；
（ｇ）前記メモリ容量形成用ホールの側面および前記底面に設けられたメモリ容量の第１の下部電極；
（ｈ）前記メモリ容量形成用ホールの前記側面であって前記第１の下部電極上に設けられた前記メモリ容量の第１の容量絶縁膜；
（ｉ）前記メモリ容量形成用ホールの前記側面であって前記容量絶縁膜上に設けられた前記メモリ容量の上部電極、
ここで、前記メタルプラグの上面および側面には、実質的に前記メモリ容量は形成されていない。
【００１５】
２．前記項１の半導体集積回路装置において、前記メタルプラグの前記上面および前記側面には、前記第１の下部電極が形成されている。
【００１６】
３．前記項１または２の半導体集積回路装置において、更に、以下を含む：
（ｊ）前記メモリ容量形成用ホールの前記側面であって前記上部電極上に設けられた前記メモリ容量の第２の容量絶縁膜；
（ｋ）前記メモリ容量形成用ホールの前記側面であって前記第２の容量絶縁膜上に設けられ、前記第１の下部電極と接続された第２の下部電極。
【００１７】
４．前記項３の半導体集積回路装置において、前記メモリ容量形成用ホール内であって、前記第２の下部電極の内側は、ほぼ絶縁部材で充填されている。
【００１８】
５．前記項１から４のいずれか一つの半導体集積回路装置において、前記メモリアレー領域は、ＣＯＢ型セル構造を有する。
【００１９】
６．前記項１から５のいずれか一つの半導体集積回路装置において、前記メモリアレー領域は、折り返しビット線レイアウトを有する。
【００２０】
７．前記項１，２、５または６の半導体集積回路装置において、前記メモリ容量形成用ホール内であって、前記上部電極の内側は、ほぼ絶縁部材で充填されている。
【００２１】
８．前記項１から７のいずれか一つの半導体集積回路装置において、前記メモリ領域は、埋め込み型ＤＲＡＭのものである。
【００２２】
９．前記項１から８のいずれか一つの半導体集積回路装置において、前記メモリ容量は、配線層侵入型メモリ容量である。
【００２３】
１０．前記項１から９のいずれか一つの半導体集積回路装置において、前記メモリ容量形成用絶縁膜層は、Ｌｏｗ−ｋ酸化シリコン系層間絶縁膜層を有する配線層を含む。
【００２４】
１１．前記項１０の半導体集積回路装置において、前記Ｌｏｗ−ｋ酸化シリコン系層間絶縁膜層は、多孔性Ｌｏｗ−ｋ酸化シリコン系層間絶縁膜層である。
【００２５】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２６】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２７】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（第１層配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。二つ目は、第１層配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。
【００２８】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００２９】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００３０】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３１】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。
【００３２】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００３３】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００３４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３６】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３７】
６．本願に於いて、「メモリアレー領域」とは、メモリセルがマトリクス状に敷き詰められている領域を指し、「非メモリアレー領域」とは、「メモリ周辺領域」および「非メモリ領域」を指す。ここで、メモリ周辺領域は、メモリアレー領域の周辺近傍にあって、センスアンプ、ワード線ドライバ等が設けられた領域を指す。非メモリ領域は、対象とする「メモリ領域」以外の領域で、たとえば、ロジック領域、他のメモリ領域等が設けられた領域を指す。
【００３８】
また、「低誘電率層間絶縁膜」、「Ｌｏｗ−ｋ層間絶縁膜」等とは、たとえば、ＳｉＯＣ，ＳｉＯＣＨ等に代表される通常のＴＥＯＳ系酸化シリコンＣＶＤ膜等よりも、低誘電率の絶縁膜を言う。特に、「多孔質低誘電率層間絶縁膜」、「多孔質Ｌｏｗ−ｋ層間絶縁膜」等というときは、分子性多孔質（Ｍｏｌｅｃｕｌａｒ−ｐｏｒｅ−ｓｔａｃｋ）および、ポロジェン（Ｐｏｒｏｇｅｎ）等に由来する構造的多孔質（または物理的多孔質）の両方を含む。
【００３９】
７．本願に於いて、「メモリ容量形成用絶縁膜層」というときは、メモリ容量（基本的に下部電極、容量絶縁膜、実際に容量の上部電極として働く部分から構成された領域）が形成される階層に対応する一定の絶縁膜階層または階層群を示す。
【００４０】
また、「メモリ容量形成用ホール」とは、メモリ容量形成用絶縁膜層に空けられた円形、楕円形、その他の水平断面を有するホールである。
【００４１】
更に、「メモリ容量の下部電極」とは、微視的な位置的上下を問わず、メタルプラグに電気的に接続される部分を言う。一方、「メモリ容量の上部電極」とは、下部電極に対向する電極を言う。なお、本願では、容量プレートと上部電極は、異なる概念である。
【００４２】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４３】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４４】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００４５】
なお、ＣＯＢ型メモリアレーを有する埋め込み型ＤＲＡＭについて開示した先行特許出願としては、たとえば日本特願第２０１１−１９１９８３号（日本出願日２０１１年９月２日）がある。
【００４６】
１．本願の一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造（単純シリンダ型メモリ容量構造）等の説明（主に図１から図５）
以下の例では、主に折り返しビット線（Ｆｏｌｄｅｄ  Ｂｉｔｌｉｎｅ）構造のＤＲＡＭレイアウトを例に取り具体的に説明するが、オープンビット線（Ｏｐｅｎ  Ｂｉｔｌｉｎｅ）構造のＤＲＡＭレイアウトでも良いことは言うまでもない。また、以下の例では、いわゆる最密充填折り返しビット線レイアウト（Ｃｌｏｓｅｄ  Ｐａｃｋｅｄ  Ｆｏｌｄｅｄ  Ｂｉｔｌｉｎｅ  Ｌａｙｏｕｔ）を例に取り具体的に説明するが、いわゆるハーフピッチ折り返しビット線レイアウト（Ｈａｌｆ  Ｐｉｔｃｈ  Ｆｏｌｄｅｄ  Ｂｉｔｌｉｎｅ  Ｌａｙｏｕｔ）でも良いことは言うまでもない。
【００４７】
なお、以下では、主に、埋め込み型ＤＲＡＭを例に取り具体的に説明するが、専用ＤＲＡＭでも良いことは言うまでもない。
【００４８】
本願に於いては、半導体基板内のウエル領域、ソースドレイン領域等の不純物構造は、煩雑さを回避するため、原則としてその表示を省略している。
【００４９】
また、以下の断面図では、繰り返し構造（対象構造を含む）のため、構造の異なる部分のみをうまく切り出すことができない場合には、適宜、繰り返し部分の一部等を省略して示す。
【００５０】
図１は本願の一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造（単純シリンダ型メモリ容量構造）等を説明するための半導体チップの全体上面図である。図２は図１のメモリ領域３の模式回路図である。図３は図１のメモリ領域コーナ部周辺切り出し領域Ｒ１の平面レイアウト図である。図４は図１のＡ−Ａ’断面にほぼ対応するデバイス断面図である。図５は図４のメモリ容量周辺断面切り出し領域Ｒ２の拡大断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造（単純シリンダ型メモリ容量構造）等を説明する。
【００５１】
まず、図１に示すように、半導体チップ２の上面１ａは、一般に、チップ周辺領域５とチップ内部領域６に分けることができる場合が多い。そして、半導体チップ２の上面１ａの内部領域６には、ＤＲＡＭ領域等のメモリ領域３が設けられており、これ以外の非メモリ領域４ｇには、たとえば、ＣＭＯＳロジック回路領域（ロジック領域）、アナログ回路領域、他のメモリ領域（ＳＲＡＭ領域、不揮発性メモリ領域）、Ｉ/Ｏ回路領域、電極パッド形成領域等が設けられている。メモリ領域３は、単位メモリセルＵＣ（図２参照、以下同じ）がマトリクス状に敷き詰められたメモリアレー領域３ｃとその周辺のメモリ周辺領域３ｐに分かれている。メモリ周辺領域３ｐには、たとえば、センスアンプＳＡ１，ＳＡ２（図２参照、以下同じ）、ワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４等のメモリ周辺回路が設けられている。なお、メモリ周辺領域３ｐと非メモリ領域４ｇを併せて、非メモリアレー領域４と呼ぶ。半導体チップ２の上面１ａの内部領域６にはデバイスが設けられる。
【００５２】
次に、図２に図１のメモリ領域３の模式的回路図を示す。図２に示すように、メモリアレー領域３ｃには、縦方向に、複数のワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が設けられており、横方向には、これらと直交するように、複数のビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が設けられている。この例では、たとえば、各ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、交互に、メモリアレー領域３ｃの反対側のメモリ周辺領域３ｐに配置されたワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４によって制御されている。一方、各ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、１本おきに対を形成し、その対について、交互に、メモリアレー領域３ｃの反対側のメモリ周辺領域３ｐに配置されたセンスアンプＳＡ１，ＳＡ２に接続されている。なお、ワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４の配置やセンスアンプＳＡ１，ＳＡ２の配置、およびビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の対形成方式は、ここに示したものに限定されないことはいうまでもない。
【００５３】
ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４とビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の所定の交点近傍には、Ｎ型ＭＩＳＦＥＴ（アクセストランジスタ）Ｑ１，Ｑ２，Ｑ３、Ｑ４、Ｑ５，Ｑ６，Ｑ７，Ｑ８およびメモリキャパシタＣ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８の対から構成された単位メモリセルＵＣが各ビットラインおよび各ワードラインに接続されている。ここで、各メモリキャパシタＣ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８の一方の端子は、プレート電位Ｖｐ（ハーフプリチャージ方式では、電源電位の１/２の中間電位）に接続されている。
【００５４】
次に、図１のメモリ領域コーナ部周辺切り出し領域Ｒ１の拡大平面図を図３に示す。図３に示すように、半導体基板１ｓの表面１ａ（第１の主面）には、マトリクス状に複数のメモリアレー内アクティブ領域ＡＣが設けられている。ここで、メモリアレー内アクティブ領域ＡＣ等以外の領域は、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域７（素子分離領域）となっている。
【００５５】
半導体基板１ｓの表面１ａ上には、例えば、縦方向に複数のワードラインＷＬが配置されており、横方向に、複数のビットラインＢＬが相互にほぼ直交するように、配置されている。これらのビットラインＢＬ下であって、メモリアレー内アクティブ領域ＡＣ上の所定の部分には、ビット線コンタクトＷプラグ１２が設けられている。一方、複数のワードラインＷＬと複数のビットラインＢＬの所定の交点近傍であって、メモリアレー内アクティブ領域ＡＣ上には、容量コンタクトＷプラグ１４が設けられており、それらの上には、容量下部電極３２が設けられている。これらの容量下部電極３２の上方には、メモリアレー領域３ｃをほぼ蓋うように、容量プレート３５が設けられている。
【００５６】
次に、図１のＡ−Ａ’断面に対応するチップ断面図を図４に示す。図４に示すように、半導体基板部１ｓ（たとえばＰ型単結晶シリコン基板部）の表面１ａ（第１の主面）側、すなわち裏面１ｂ（第２の主面）と反対の面側には、主にデバイスが形成されている。
【００５７】
半導体基板部１ｓの表面１ａ上は、プリメタル層ＰＭとなっており、この例では、たとえば３層のプリメタル絶縁膜２６ａ，２６ｂ，２６ｃから構成されている。この各層を特に区別するときは、それぞれ、プリメタル層下層Ｐ１、プリメタル層中間層Ｐ２およびプリメタル層上部Ｐ３という。
【００５８】
プリメタル絶縁膜２６ａは、たとえば、下層の比較的薄いエッチストップ膜等としての窒化シリコン膜および上層の比較的厚い酸化シリコン系絶縁膜から構成されている。この酸化シリコン系絶縁膜としては、たとえば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）による非Ｌｏｗ−ｋ絶縁膜等を好適なものとして例示することができる。また、プリメタル絶縁膜２６ｂは、たとえば、下層の比較的薄いプリメタル補助絶縁膜２６ｂｂおよび上層の比較的厚いプリメタル主絶縁膜２６ｂａから構成されている。ここで、プリメタル補助絶縁膜２６ｂｂとしては、たとえば、ＴＥＯＳベースのプラズマＣＶＤによる非Ｌｏｗ−ｋ酸化シリコン系絶縁膜等を、プリメタル補助絶縁膜２６ｂｂとしては、たとえば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）による非Ｌｏｗ−ｋ酸化シリコン系絶縁膜等を好適なものとして例示することができる。更に、プリメタル絶縁膜２６ｃとしては、たとえば、ＴＥＯＳベースのプラズマＣＶＤによる非Ｌｏｗ−ｋ酸化シリコン系絶縁膜等を好適なものとして例示することができる。
【００５９】
プリメタル絶縁膜２６ａ中には、ビット線コンタクトＷプラグ１２（たとえば、ほぼ円柱状）、容量コンタクトＷプラグ１４ａ（たとえば、ほぼ円柱状）、配線コンタクトＷプラグ１５ａ等が埋め込まれている。なお、これらのタングステンプラグは、バリアメタル膜等として、たとえば、下層からチタン膜、窒化チタン膜等を有するが、煩雑であるので、特に必要があるとき以外、それらには言及しない。また、このことは、銅埋め込み配線に関するタンタル系バリア膜（窒化タンタル膜等）、チタン系バリア膜（窒化チタン膜等）等についても同じである。
【００６０】
同様に、プリメタル絶縁膜２６ｂ中には、容量コンタクトＷプラグ１４ｂ（たとえば、ほぼ円柱状）、配線コンタクトＷプラグ１５ｂ、および、たとえば非埋め込み配線であるビットラインＢＬ（タングステン膜を主要な構成要素とする配線）が埋め込まれている。
【００６１】
更に、非メモリアレー領域４におけるプリメタル絶縁膜２６ｃ中には、配線コンタクトＷプラグ１５ｃが埋め込まれている。
【００６２】
プリメタル層ＰＭ上は、多層埋め込みメタル配線層Ｍとなっており、たとえば、第１層埋め込みメタル配線層Ｍ１、第２層埋め込みメタル配線層Ｍ２、第３層埋め込みメタル配線層Ｍ３、第４層埋め込みメタル配線層Ｍ４、第５層埋め込みメタル配線層Ｍ５等から構成されている（更に上層の配線については、繰り返しになるため説明を省略する）。
【００６３】
各多層配線層の絶縁膜すなわち、埋め込み配線層間絶縁膜２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅの構成としては、たとえば、下層の比較的薄い絶縁性拡散バリア膜（たとえば、ＳｉＣＮ膜等）および上層の比較的厚いＬｏｗ−ｋ酸化シリコン系主層間絶縁膜（たとえば、ＳｉＯＣ膜）を好適なものとして例示することができる。なお、この例では、たとえば、埋め込み配線層間絶縁膜２９ａのＬｏｗ−ｋ酸化シリコン系主層間絶縁膜を非多孔質Ｌｏｗ−ｋ酸化シリコン系絶縁膜（たとえば、非多孔質ＳｉＯＣ膜）としている。これは、微細配線の加工性を確保するためである。一方、埋め込み配線層間絶縁膜２９ｂ，２９ｃ，２９ｄ，２９ｅのＬｏｗ−ｋ酸化シリコン系主層間絶縁膜を多孔質Ｌｏｗ−ｋ酸化シリコン系絶縁膜（たとえば、分子性多孔質ＳｉＯＣ膜、以下同じ）としている。なお、埋め込み配線層間絶縁膜２９ａのＬｏｗ−ｋ酸化シリコン系主層間絶縁膜も、たとえば、多孔質Ｌｏｗ−ｋ酸化シリコン系絶縁膜（たとえば、多孔質ＳｉＯＣ膜）としてもよい。また、多孔質Ｌｏｗ−ｋ酸化シリコン系絶縁膜としては、分子性多孔質膜に限らず、その他の属性を有する多孔質膜でもよい。ただし、分子性多孔質膜の方が、不所望なイオン、ガスその他の成分の透過阻止能が高い等のメリットがある。
【００６４】
非メモリアレー領域４における埋め込み配線層間絶縁膜２９ａ中には、第１層埋め込みメタル配線２１が埋め込まれている。これらの第１層埋め込みメタル配線２１は、たとえばシングルダマシン（Ｓｉｎｇｌｅ  Ｄａｍａｓｃｅｎｅ）法による銅系埋め込み配線である。
【００６５】
同様に、非メモリアレー領域４における埋め込み配線層間絶縁膜２９ｂ中には、第２層埋め込みメタル配線２２（ビアを含む）が埋め込まれている。これらの第２層埋め込みメタル配線２２は、たとえばデュアルダマシン（Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ）法による銅系埋め込み配線である。
【００６６】
更に、メモリアレー領域３ｃおよび非メモリアレー領域４における埋め込み配線層間絶縁膜２９ｃ中には、第３層埋め込みメタル配線２３（ビアを含む）が埋め込まれている。これらの第３層埋め込みメタル配線２３は、たとえばデュアルダマシン法による銅系埋め込み配線である。
【００６７】
これと同様に、メモリアレー領域３ｃおよび非メモリアレー領域４における埋め込み配線層間絶縁膜２９ｄ中には、第４層埋め込みメタル配線２４（ビアを含む）が埋め込まれている。これらの第４層埋め込みメタル配線２４は、たとえばデュアルダマシン法による銅系埋め込み配線である。以下、埋め込み配線層間絶縁膜２９ｅについても同じである。
【００６８】
この例では、たとえばメモリアレー領域３ｃにおけるプリメタル絶縁膜２６ｂから埋め込み配線層間絶縁膜２９ｂまでの絶縁膜、すなわち、メモリ容量形成用絶縁膜層８中には、メモリキャパシタＣが埋め込まれている。メモリキャパシタＣ（この部分は、図の７のメモリ容量形成用ホール３９に対応する）は、たとえば、いわゆるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）構造であり、個々の電極に分かれた容量下部電極３２（図５参照）が最下部にある。下部電極３２上には容量絶縁膜３３（たとえば、酸化ジルコニウム膜）が形成されており、その上には、容量上部電極３４（図５参照）および、その上を一体に覆う容量プレート３５（タングステン膜）がある。なお、容量絶縁膜３３としては、酸化ジルコニウム膜のほか、アルミナ、酸化タンタルその他の単層膜、または、これらの複合膜でもよい。
【００６９】
なお、図４に示したような多層配線層侵入型メモリ容量構造は、プリメタル層ＰＭの厚さを薄くすることができ、配線コンタクトＷプラグ１５ａ，１５ｂ，１５ｃの抵抗を低減するのに有効である。これは、ＣＯＢ型セル構造では、特に、メモリ容量Ｃをプリメタル層ＰＭ内に内包しようとすると、その厚さが極端に暑くなる傾向があるからである。埋め込み型ＤＲＡＭにおいては、中層のセミグローバル配線および上層のグローバル配線がメモリアレー領域３ｃ上を貫通させる必要があるが、下層のローカル配線は、そのような必要がない。従って、たとえば、下層のローカル配線層にメモリ容量Ｃを侵入させても、配線上の問題は起こらない。なお、配線上の問題が起こらないのであれば、中層のセミグローバル配線層までメモリ容量Ｃを侵入させても良いことは言うまでもない。
【００７０】
次に、図４のメモリ容量周辺断面切り出し領域Ｒ２の拡大断面図を図５に示す。図５に示すように、メモリ容量形成用絶縁膜層８の下部から容量コンタクトＷプラグ１４ｂが上方へ延びて、キャパシタホール３９（メモリ容量形成用ホール）の底面から内部に突出している。キャパシタホール３９の底面、容量コンタクトＷプラグ１４ｂの上面１４ｂｔ、容量コンタクトＷプラグ１４ｂの側面のうちキャパシタホール３９に突出している部分、およびキャパシタホール３９の側面のほぼ全体（この例では、上端近傍を除く）には、容量下部電極３２（第１の下部電極）が設けられている。容量下部電極３２の材料としては、たとえば、窒化チタン膜等を好適なものとして例示することができる。
【００７１】
容量下部電極３２上を含むキャパシタホール３９の側面のほぼ全体には、容量絶縁膜３３（第１の容量絶縁膜）が形成されており、この例では、キャパシタホール３９の底面の一部に、エッチング時に残存した容量絶縁膜残存部３３ｄがある。
【００７２】
容量絶縁膜３３上であって、キャパシタホール３９の側面のほぼ全体には、容量上部電極３４が形成されており、この例では、キャパシタホール３９の底面の一部に、エッチング時に残存した容量上部電極残存部３４ｄがある。容量上部電極３４の材料としては、たとえば、窒化チタン膜等を好適なものとして例示することができる。なお、容量絶縁膜残存部３３ｄや容量上部電極残存部３４ｄは、機能上、メモリ容量Ｃの一部ではない。従って、この例では、キャパシタホール３９（メモリ容量形成用ホール）の底面から内部に突出している容量コンタクトＷプラグ１４ｂの上面１４ｂｔ及ぶ側面１４ｂｓには、メモリ容量Ｃは、設けられていない。すなわち、キャパシタホール３９の底面の内部領域には、容量下部電極３２は、あるものの、実質的に、容量絶縁膜３３および容量上部電極３４が存在しない。
【００７３】
なお、容量絶縁膜残存部３３ｄおよび容量絶縁膜残存部３３ｄのいずれか一方又は両方は、ないほうが良いので、除去しても良い。ただし、その分、工程が複雑になる恐れがある。
【００７４】
容量上部電極３４の内側のキャパシタホール３９は、たとえば、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜等により、ほぼ充填されている。ただし、部分的なボイド７等は許容される。しかし、ボイド７は、ないほうが好適であるので、完全充填しても良い。ただし、その分、工程は複雑になる。
【００７５】
各キャパシタホール３９の上面および、メモリアレー領域３ｃのほぼ全体のメモリ容量形成用絶縁膜層8上には、一体の容量プレート下地金属膜９（容量プレートの一部またはバリア膜として作用する）が設けられている。容量プレート下地金属膜９の材料としては、たとえば、窒化チタン膜等を好適なものとして例示することができる。
【００７６】
容量プレート下地金属膜９上であって各キャパシタホール３９の上面および、メモリアレー領域３ｃのほぼ全面には、一体の容量プレート３５が設けられている。容量プレート３５の材料としては、たとえば、タングステン膜等（その他、銅、アルミニウム、銅添加アルミニウム等）を好適なものとして例示することができる。
【００７７】
なお、メモリ容量Ｃの具体的イメージを明確にするために、主要部の寸法の一例を示すとすれば、たとえば、以下のごとくである。すなわち、キャパシタホール３９の径は、たとえば、１５０ｎｍ程度、同深さは、たとえば、４００ｎｍ程度、メタルプラグ１４ｂの径は、たとえば、７０ｎｍ程度、同突出長さは、たとえば、１０から２０ｎｍ程度、容量下部電極３２の厚さは、たとえば、５ｎｍ程度、容量絶縁膜３３の厚さは、たとえば、７ｎｍ程度、容量上部電極３４の厚さは、たとえば、１５から３０ｎｍ程度である。なお、容量下部電極３２の上端のキャパシタホール３９の上端からの後退長さは、たとえば、４０ｎｍ程度である。
【００７８】
ここで、この例では、容量内部埋め込み絶縁部材１０は、容量電極間の絶縁を確保している。
【００７９】
シリンダ型（この例では、ほぼ楕円柱状）メモリ容量に於いては、キャパシタホール３９（容量シリンダ）を形成する際、キャパシタホール３９の底面から容量コンタクトＷプラグ１４ｂ（メタルプラグ）の上端が突出するように、オーバエッチングを実行するのが一般的である。これは、理論的には、キャパシタホール３９の底面と容量コンタクトＷプラグ１４ｂの上面が同一面となるように、エッチングを止めればよい（いわゆるジャストエッチ）のであるが、実際的には、ウエハ内のばらつきにより、ジャストエッチでは、必然的に、容量コンタクトＷプラグ１４ｂの上面に絶縁膜が残るものが多量に発生する。これでは、メモリ容量Ｃ（図４参照）と容量コンタクトＷプラグ１４ｂが非導通となり、不都合であるので、通常は、若干強めにオーバエッチングして、ほとんどの容量コンタクトＷプラグ１４ｂの上面がキャパシタホール３９の底面から突出するように処理する。このような、突出型メタルプラグと接続されたメモリ容量Ｃ（図４参照）においては、容量コンタクトＷプラグ１４ｂの上面１４ｂｔおよび側面１４ｂｓおよびその周辺（均一成膜困難部分）に、均一な容量絶縁膜３３や容量上部電極３４を形成することは、困難を伴う。従って、この例では、この均一成膜困難部分に、メモリ容量Ｃ（図４参照）が形成されないようにした。「メモリ容量が形成されないようにする」とは、当該部分に、メモリ容量下部電極、メモリ容量絶縁膜、およびメモリ容量上部電極の３者が揃わないようにすることである。なお、この例では、一例として、均一成膜困難部分に、メモリ容量下部電極はあるが、メモリ容量絶縁膜およびメモリ容量上部電極が存在しないようにしている。このことによって、メモリ容量のリークが低減され、リフレッシュ特性が改善される。また、一般的に、デバイスの信頼性を向上させることができる。
【００８０】
２．本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例等の説明（主に図６から図１５）
このセクションで説明する製造プロセスは、セクション１で説明したデバイス構造に対応する一例であり、種々変更可能であることは言うまでもない。また、この製造プロセスは、基本的に、セクション３および５の構造にも、ほぼそのまま適用できるので、それらに対する製造プロセスは、原則として、繰り返し説明しない。
【００８１】
図６は本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（キャパシタホール形成用レジスト膜加工工程）である。図７は本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（キャパシタホール形成工程）である。図８は本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量下部電極成膜工程）である。図９は本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量下部電極加工用レジスト膜パターニング工程）である。図１０は本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量下部電極加工工程）である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量上部電極成膜工程）である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量上部電極加工工程）である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量内絶縁膜埋め込み工程）である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量内埋め込み絶縁膜平坦化工程）である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例を説明するためのプロセス途中の図５に対応するウエハ断面図（容量プレート等成膜工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造プロセス主要部の一例等を説明する。
【００８２】
まず、図４を参照しながら、図６に至るプロセスのアウトラインを概説する。図４に示すように、たとえば、Ｐ型の単結晶シリコンウエハ１（ウエハ径は、たとえば３００ミリメートル程度、なお、ウエハ系は、これ以外でも良い）を準備し、ＦＥＯＬ工程を完了する。その後、プリメタル絶縁膜２６ａ上に、たとえば、プラズマＣＶＤ等により、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２６ｂｂを成膜し、たとえば通常のリソグラフィにより、ビット線接続孔を形成する。次に、たとえば、ＣＶＤ等（通常のＣＶＤ，ＭＯＣＶＤ，ＡＬＤ、イオン化スパッタリングを含むスパッタリング成膜等、以下同じ）により、たとえば窒化チタン膜およびタングステン膜を順次堆積し、通常のリソグラフィにより、タングステン系ビットラインＢＬをパターニングする。その後、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２６ｂｂおよびタングステン系ビットラインＢＬ上に、たとえば、ＨＤＰ−ＣＶＤ等により、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２６ｂａを成膜する。次に、この非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２６ｂに、たとえば通常のリソグラフィにより、プラグ埋め込み孔を形成し、ＣＶＤ等により、たとえば窒化チタン膜およびタングステン膜を順次堆積し、プラグ埋め込み孔外のメタル部材を、たとえば、ＣＭＰにより、除去する。これにより、容量コンタクトＷプラグ１４ｂおよび配線コンタクトＷプラグ１５ｂが形成される。次に、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２６ｂ上に、たとえば、プラズマＣＶＤにより、比較的薄いＳｉＯＮ膜および比較的厚い非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２６ｃ等からなるプリメタル絶縁膜２６ｃを成膜する。その後、先と同様に、配線コンタクトＷプラグ１５ｃを埋め込む。次に、プリメタル絶縁膜２６ｃ上に、たとえば、プラズマＣＶＤにより、比較的薄いＳｉＣＮ膜および比較的厚い非多孔質ＳｉＯＣ膜からなる埋め込み配線層間絶縁膜２９ａを成膜する。次に、たとえば通常のリソグラフィにより、配線溝を形成し、たとえば、シングルダマシン法等により、たとえば、窒化タングステンバリア膜および銅配線膜からなる第１層埋め込みメタル配線２１を形成する。次に、埋め込み配線層間絶縁膜２９ａ上に、たとえば、プラズマＣＶＤにより、比較的薄いＳｉＣＮ膜および比較的厚い多孔質ＳｉＯＣ膜からなる埋め込み配線層間絶縁膜２９ｂを成膜する。次に、たとえば通常のリソグラフィにより、配線溝を形成し、たとえば、デュアルダマシン法等により、たとえば、窒化タングステンバリア膜および銅配線膜からなる第２層埋め込みメタル配線２２を形成すると、図６の状態となる。
【００８３】
次に、図６に示すように、メモリ容量形成用絶縁膜層８上に、通常のリソグラフィ等により、キャパシタホール形成用レジスト膜４４を形成する。
【００８４】
次に、図７に示すように、例えば、フルオロカーボン系のエッチングガスを用いた異方性ドライエッチング等により、キャパシタホール３９（メモリ容量形成用ホール）を形成する。その後、不要になったキャパシタホール形成用レジスト膜４４を、たとえばアッシング等により除去する。
【００８５】
次に、図８に示すように、キャパシタホール３９の内面を含むウエハ１の表面１ａ側のほぼ全面に、たとえば、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、ＴｉＮ膜３２を成膜する。
【００８６】
次に、図９に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ポジ型レジストを塗布し、全面露光して、現像すると、キャパシタホール３９内のみに容量下部電極加工用レジスト膜４５が残る。
【００８７】
次に、図１０に示すように、この残留レジスト膜４５がある状態で、たとえば、ドライエッチバック等により、キャパシタホール３９の上部および外部のＴｉＮ膜３２を除去する。その後、不要になった残留レジスト膜４５を、たとえばアッシング等により除去する。
【００８８】
次に、図１１に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＡＬＤ等により、酸化ジルコニウム膜３３を成膜する。次に、酸化ジルコニウム膜３３上のほぼ全面に、たとえば、ＡＬＤまたはＭＯＣＶＤ等により、ＴｉＮ膜３４を成膜する。
【００８９】
次に、図１２に示すように、ウエハ１の表面１ａ側のほぼ全面に対して、たとえば、ＢＣｌ３ベースのエッチングガスを用いて、異方性ドライエッチングにより、エッチバックを行うと、水平部分のＴｉＮ膜３４および酸化ジルコニウム膜３３がほぼ除去される。
【００９０】
次に、図１３に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＴＥＯＳ系非Ｌｏｗ−ｋ酸化シリコン系絶縁膜１０を成膜することにより、キャパシタホール３９を埋め込む。
【００９１】
次に、図１４に示すように、たとえば、フルオロカーボン系エッチングガス等を用いて、ドライエッチバック処理を行うことにより、キャパシタホール３９外のプラズマＴＥＯＳ系非Ｌｏｗ−ｋ酸化シリコン系絶縁膜１０を除去する。
【００９２】
次に、図１５に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜等により、比較的薄い窒化チタン膜９を成膜する。続いて、窒化チタン膜９のほぼ全面に、例えば、熱ＣＶＤ等により、比較的厚いタングステン膜３５を成膜する。
【００９３】
その後、図４に示すように、たとえば通常のリソグラフィ（たとえば、異方性ドライエッチング等を含む）により、窒化チタン膜９およびタングステン膜３５をパターニングする。次に、埋め込み配線層間絶縁膜２９ｂ上に、たとえば、プラズマＣＶＤにより、比較的薄いＳｉＣＮ膜および比較的厚い多孔質ＳｉＯＣ膜からなる埋め込み配線層間絶縁膜２９ｃを成膜する。次に、たとえば通常のリソグラフィにより、配線溝を形成し、たとえば、デュアルダマシン法等により、たとえば、窒化タングステンバリア膜および銅配線膜からなる第３層埋め込みメタル配線２３を形成する。次に、埋め込み配線層間絶縁膜２９ｃ上に、たとえば、プラズマＣＶＤにより、比較的薄いＳｉＣＮ膜および比較的厚い多孔質ＳｉＯＣ膜からなる埋め込み配線層間絶縁膜２９ｄを成膜する。次に、たとえば通常のリソグラフィにより、配線溝を形成し、たとえば、デュアルダマシン法等により、たとえば、窒化タングステンバリア膜および銅配線膜からなる第４層埋め込みメタル配線２４を形成する。次に、埋め込み配線層間絶縁膜２９ｄ上に、たとえば、プラズマＣＶＤにより、比較的薄いＳｉＣＮ膜および比較的厚い多孔質ＳｉＯＣ膜からなる埋め込み配線層間絶縁膜２９ｅを成膜する。
【００９４】
その後、同様の手順で、第５層埋め込みメタル配線層Ｍ５から最上層埋め込みメタル配線層を形成し、続いて、パッド下層間絶縁膜を成膜し、プリメタル領域ＰＭと同様の手法で上層のタングステンプラグを埋め込む。更に、パッド下層間絶縁膜上に、非埋め込み配線の一部として、アルミニウム系メタル電極パッドを形成する。次に、パッド下層間絶縁膜およびアルミニウム系メタル電極パッド上に、たとえば、プラズマＣＶＤ等により、たとえば、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜を成膜し、これに、例えば、通常のリソグラフィにより、パッド開口を形成する。その後、ダイシング等により、ここのチップ２に分割すると、図１に示すようになる。
【００９５】
３．本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）等の説明（主に図１６）
このセクションで説明する例は、図５で説明したメモリ容量の構造に関する変形例であり、基本的に同一の基本構造に基づいているので、以下では原則として、異なる部分のみを説明する。
【００９６】
図１６は本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）等を説明するための図５に対応する図４のメモリ容量周辺断面切り出し領域Ｒ２の拡大断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）等を説明する。
【００９７】
図１６に示すように、図５と異なるのは、容量下部電極が容量下部電極３２（第１の下部電極）と容量下部付加電極４２（第２の下部電極）の二つ用意されている点である。容量下部付加電極４２は、容量上部電極３４上に設けられた付加容量絶縁膜４３（第２の容量絶縁膜）上および容量下部電極３２上に設けられている。そして、容量下部付加電極４２は、容量下部電極３２と電気的に接続されている。
【００９８】
このため、図５の構造と比較して、倍近い容量を得ることができる。ただし、その分工程は複雑となる。
【００９９】
この構造も、図５の構造と同様に、均一成膜困難部分に、メモリ容量下部電極（容量下部電極３２および容量下部付加電極４２）はあるが、メモリ容量絶縁膜（容量絶縁膜３３および付加容量絶縁膜４３）およびメモリ容量上部電極が存在しないようにしている。このことによって、デバイスの信頼性を向上させることができる。
【０１００】
なお、メモリ容量Ｃの具体的イメージを明確にするために、主要部の寸法の一例を示すとすれば、たとえば、以下のごとくである。すなわち、キャパシタホール３９の径は、たとえば、１５０ｎｍ程度、同深さは、たとえば、４００ｎｍ程度、メタルプラグ１４ｂの径は、たとえば、７０ｎｍ程度、同突出長さは、たとえば、１０から２０ｎｍ程度、容量下部電極３２の厚さは、たとえば、５ｎｍ程度、容量絶縁膜３３の厚さは、たとえば、７ｎｍ程度、容量上部電極３４の厚さは、たとえば、５から１０ｎｍ程度である。なお、容量下部電極３２の上端のキャパシタホール３９の上端からの後退長さは、たとえば、４０ｎｍ程度である。
【０１０１】
更に、付加容量絶縁膜４３厚さは、たとえば、７ｎｍ程度、容量下部付加電極の厚さは、たとえば、１５から３０ｎｍ程度である。
【０１０２】
ここで、この例では、容量内部埋め込み絶縁部材１０は、容量電極間の絶縁を確保している。
【０１０３】
４．本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例の説明（主に図１７から図２４）
このセクションのプロセスは、セクション３で説明した構造に対する製法であり、また、セクション２で説明したプロセスの変形例でもあり、基本的には、セクション２のプロセスと同様である。従って、以下では、原則として、異なる部分のみを説明する。たとえば、図６から図１２のプロセスは全く同一であり、図１３は図２２に、図１４は図２３に、図１５は図２４にそれぞれ対応している。また、流れとしては、図１２の後に、図１７から図２４が来ることになる。
【０１０４】
図１７は本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（付加容量絶縁膜成膜工程）である。図１８は本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（付加容量絶縁膜加工工程）である。図１９は本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（容量下部付加電極成膜工程）である。図２０は本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（容量下部付加電極加工用レジスト膜加工工程）である。図２１は本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（容量下部付加電極加工工程）である。図２２は本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（容量内絶縁膜埋め込み工程）である。図２３は本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（容量内埋め込み絶縁膜平坦化工程）である。図２４は本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明するためのプロセス途中の図１６に対応するウエハ断面図（容量プレート等成膜工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量構造に関する変形例（多重シリンダ型メモリ容量構造）に対する製造プロセス主要部の一例を説明する。
【０１０５】
セクション２と同様に、図６から図１２のプロセスが完了したウエハ１に対して、図１７のプロセスが実行される。図１７に示すように、キャパシタホール３９（メモリ容量形成用ホール）の内面を含むウエハ１の表面１ａのほぼ全面に、たとえば、ＭＯＣＶＤまたはＡＬＤにより、酸化ジルコニウム膜４３を成膜する。
【０１０６】
次に、図１８に示すように、ＢＣｌ３ベースのエッチングガスを用いて、異方性ドライエッチングにより、ウエハ１の表面１ａのほぼ全面に対して、エッチバックを行うと、水平部分（水平に近い部分を含む）の酸化ジルコニウム膜４３が除去される。このとき、容量上部電極残存部３４ｄおよび容量絶縁膜残存部３３ｄも同時に除去される。
【０１０７】
次に、図１９に示すように、キャパシタホール３９（メモリ容量形成用ホール）の内面を含むウエハ１の表面１ａのほぼ全面に、たとえば、ＭＯＣＶＤまたはＡＬＤにより、窒化チタン膜４２を成膜する。
【０１０８】
次に、図２０に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ポジ型レジストを塗布し、全面露光して、現像すると、キャパシタホール３９内のみに容量下部付加電極加工用レジスト膜４６が残る。
【０１０９】
次に、図２１に示すように、この残留レジスト膜４６がある状態で、たとえば、ドライエッチバック等により、キャパシタホール３９の上部および外部のＴｉＮ膜４２を除去する。その後、不要になった残留レジスト膜４６を、たとえばアッシング等により除去する。
【０１１０】
次に、図２２に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＴＥＯＳ系非Ｌｏｗ−ｋ酸化シリコン系絶縁膜１０を成膜することにより、キャパシタホール３９を埋め込む。
【０１１１】
次に、図２３に示すように、たとえば、フルオロカーボン系エッチングガス等を用いて、ドライエッチバック処理を行うことにより、キャパシタホール３９外のプラズマＴＥＯＳ系非Ｌｏｗ−ｋ酸化シリコン系絶縁膜１０を除去する。
【０１１２】
次に、図２４に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜等により、比較的薄い窒化チタン膜９を成膜する。続いて、窒化チタン膜９のほぼ全面に、例えば、熱ＣＶＤ等により、比較的厚いタングステン膜３５を成膜する。
【０１１３】
その後は、セクション２に説明したところと全く同じである。
【０１１４】
５．本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量の形成位置に関する変形例（プリメタル層内メモリ容量構造）等の説明（主に図２５）
このセクションで説明する例は、図４で説明した例（多層配線層侵入型メモリ容量構造）に対するメモリ容量の形成位置に関する変形例（プリメタル層内メモリ容量構造）を説明する。従って、基本的には、図４に関して説明したところと同じであり、以下では、原則として異なる部分のみを説明する。
【０１１５】
なお、メモリ容量の構造としては、図５又は図１６のいずれを採用しても良い。なお、以下では、図５の構造をベースに具体的に説明する。
【０１１６】
図２５は本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量の形成位置に関する変形例（プリメタル層内メモリ容量構造）等を説明するための図４に対応する図１のＡ−Ａ’のデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込み型ＤＲＡＭ（ＤＲＡＭ混載型ロジックデバイス）の一例のデバイス構造、すなわちメモリ容量の形成位置に関する変形例（プリメタル層内メモリ容量構造）等を説明する。
【０１１７】
図２５に示すように、図４との相違は、メモリ容量Ｃが設けられている階層が、プリメタル層ＰＭに内包されている点である。製法的には、プリメタル絶縁膜２６ｃの成膜後、メモリ容量Ｃの形成を開始し、容量プレート３５のパターニング後、キャップ絶縁膜２６ｄ（非Ｌｏｗ−ｋ膜酸化シリコン系絶縁膜）により、上面を平坦化した後、配線コンタクトＷプラグ１５ｃの埋め込みを行い、それに続いて、多層埋め込み配線の形成を開始する点で異なっているが、その他の点では基本的に同じである。
【０１１８】
なお、このプリメタル層内メモリ容量構造は、Ｌｏｗ−ｋ膜を使用しないプリメタル層ＰＭ内に、メモリ容量Ｃを形成するので、メモリ容量Ｃの形成時のエッチング等に起因する不所望なイオン、ガス成分、その他の非メモリアレー領域４への波及を回避することができるメリットがある。一方、多層配線層侵入型メモリ容量構造は、プリメタル層ＰＭの厚さを薄くすることができ、配線コンタクトＷプラグ１５ａ，１５ｂ，１５ｃの抵抗を低減するのに有効である。
【０１１９】
６．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２６）
図２６は本願の前記一実施の形態の半導体集積回路装置のアウトラインを説明するための図４のメモリ容量周辺断面切り出し領域Ｒ２の模式的拡大断面図である。これに基づいて、前記一実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１２０】
（１）前記一実施の形態の半導体集積回路装置のアウトラインの説明：
図２６に示すように、図５等で説明したメモリ容量Ｃは、メモリ容量形成用絶縁膜層８の上面から内部に向けて作られたキャパシタホール３９（メモリ容量形成用ホール）内に基本的に収容されており、その底面から突出したメタルプラグ１４ｂの上面１４ｂｔ上、および側面１４ｂｓ上は、メモリ容量がない領域１６となっている。言い換えれば、メタルプラグ１４ｂの上面１４ｂｔ上、および側面１４ｂｓ上には、実質的にメモリ容量は作られていない。
【０１２１】
（２）埋め込み型ＤＲＡＭ固有の問題の考察：
一般に、専用ＤＲＡＭでは、メモリアレーにおけるリークを低減するために、メモリセルにおけるＭＩＳＦＥＴのソースおよびドレインのシリサイド化を回避している（「非シリサイド化メモリアレー」という）。しかし、前記各実施の形態（変形例を含む）では、周辺回路及びロジック回路と同様に、メモリセルにおけるＭＩＳＦＥＴのソースおよびドレイン上に、たとえばニッケル系シリサイド層を形成している（もちろん、非シリサイド化メモリアレーでも良いことは言うまでもない）。これを、「シリサイド化メモリアレー」という。従って、このシリサイド化メモリアレーにおいては、非シリサイド化メモリアレーと比較して、リフレッシュ特性の確保が重要な課題となる。そのためには、メモリ容量Ｃの高さを十分に高くしたいところであるが、そうすると、配線コンタクトＷプラグ１５ａ，１５ｂ，１５ｃが長大になり、ロジック回路等の動作が劣化する。これを解決するためには、多層配線層侵入型メモリ容量構造を採用して、侵入高さを増加させればよいが、それも、埋め込み型ＤＲＡＭに固有の限界があり、メモリアレー上を通過するグローバル配線等まで排除することは困難である。そうすると、メモリ構造に由来する容量リークは、極力排除する必要がある。セクション１，３、および５で説明した各実施の形態（変形例を含む）の各構造は、この種のメモリ構造に由来する容量リークを排除するのに有効である。
【０１２２】
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２３】
例えば、前記実施の形態に於いては、主に埋め込みメタル配線を例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、アルミニウム系メタル配線等の非埋め込みメタル配線を私用したものにも適用できることは言うまでもない。
【０１２４】
また、前記実施の形態に於いては、主に、Ｐ型単結晶シリコン基板にデバイスを形成するものを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｎ型またはＰ型のシリコン単結晶基板、Ｎ型またはＰ型の各種エピタキシャル基板、絶縁基板（ＳＯＩ基板等を含む）および他の半導体基板上の各種半導体層上に形成されるものでもよいことはいうまでもない。
【符号の説明】
【０１２５】
１  半導体ウエハ
１ａ  ウエハ又はチップの表面（デバイス主面または第１の主面）
１ｂ  ウエハ又はチップの裏面（第２の主面）
１ｓ  半導体基板部（Ｐ型単結晶シリコン基板部）
２  半導体チップまたはチップ領域
３  メモリ領域
３ｃ  メモリアレー領域
３ｐ  メモリ周辺領域
４  非メモリアレー領域
４ｇ  非メモリ領域
５  チップ周辺領域
６  チップ内部領域
７  ボイド
８  メモリ容量形成用絶縁膜層  
９  容量プレート下地金属膜
１０  容量内部埋め込み絶縁部材
１２  ビット線コンタクトＷプラグ
１４ａ，１４ｂ  容量コンタクトＷプラグ
１４ｂｓ  容量コンタクトＷプラグ側面
１４ｂｔ  容量コンタクトＷプラグ上面
１５ａ，１５ｂ，１５ｃ  配線コンタクトＷプラグ
１６  メモリ容量がない領域
２１  第１層埋め込みメタル配線
２２  第２層埋め込みメタル配線（ビアを含む）
２３  第３層埋め込みメタル配線（ビアを含む）
２４  第４層埋め込みメタル配線（ビアを含む）
２６ａ，２６ｂ，２６ｃ  プリメタル絶縁膜
２６ｂａ  プリメタル主絶縁膜
２６ｂｂ  プリメタル補助絶縁膜
２６ｄ  キャップ絶縁膜
２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ  埋め込み配線層間絶縁膜
３２  容量下部電極（第１の下部電極）
３３  容量絶縁膜（第１の容量絶縁膜）
３３ｄ  容量絶縁膜残存部
３４  容量上部電極
３４ｄ  容量上部電極残存部
３５  容量プレート
３９  キャパシタホール（メモリ容量形成用ホール）
４２  容量下部付加電極（第２の下部電極）
４３  付加容量絶縁膜（第２の容量絶縁膜）
４４  キャパシタホール形成用レジスト膜
４５  容量下部電極加工用レジスト膜
４６  容量下部付加電極加工用レジスト膜
ＡＣ  メモリアレー内アクティブ領域
ＢＬ，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４  ビットライン
Ｃ、Ｃ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８  メモリキャパシタ
Ｍ  多層埋め込みメタル配線層
Ｍ１  第１層埋め込みメタル配線層
Ｍ２  第２層埋め込みメタル配線層
Ｍ３  第３層埋め込みメタル配線層
Ｍ４  第４層埋め込みメタル配線層
Ｍ５  第５層埋め込みメタル配線層
Ｐ１  プリメタル層下層
Ｐ２  プリメタル層中間層
Ｐ３  プリメタル層上層
ＰＭ  プリメタル層
Ｒ１  メモリ領域コーナ部周辺切り出し領域
Ｒ２  メモリ容量周辺断面切り出し領域
ＳＡ１，ＳＡ２  センスアンプ
ＵＣ  単位メモリセル
Ｖｐ  プレート電位
ＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４  ワード線ドライバ
ＷＬ，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４  ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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