(57)【要約】【課題】半導体リレー装置において、絶縁キャパシタに付随する寄生容量を小さくして、電力伝送効率の低下を防ぐ。【解決手段】寄生容量（Ｃｐ）を有する誘電体分離基板３０上に配された誘電体膜３６上に、絶縁キャパシタ４ａを形成した。これにより、従来の寄生容量Ｃｐに直列に、絶縁キャパシタ４ａと誘電体分離基板３０との間に形成される新たな寄生容量Ｃｐ’を入れることができる。ここで、従来の寄生容量Ｃｐと、新たな寄生容量Ｃｐ’との合成容量（Ｃｐ”）は、これらの寄生容量が直列に接続されるため、従来の寄生容量Ｃｐよりも小さくなる。従って、従来のように半導体基板上に直接絶縁キャパシタを形成した場合と比べて、絶縁キャパシタに付随する寄生容量を小さくできる。これにより、電力伝送効率の低下を防ぐことができる。【選択図】図５
2013187488.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧信号を生成する発振回路と、
入力端子と出力端子との間の絶縁を確保する機能と、前記発振回路から出力された交流電圧信号から直流成分を除去する機能とを有する絶縁キャパシタを含み、この絶縁キャパシタにより直流成分が除去された交流電圧信号の電圧を昇圧する昇圧回路と、
前記昇圧回路と接続された１つ以上の出力用ＭＯＳＦＥＴと、
前記昇圧回路から出力された電圧に基づいて、前記１つ以上の出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えることにより、前記１つ以上の出力用ＭＯＳＦＥＴを開閉する充放電回路とを備えた半導体リレー装置において、
前記絶縁キャパシタは、寄生容量を有する半導体基板上に配された、誘電体膜上に形成されていることを特徴とする半導体リレー装置。
【請求項２】
前記絶縁キャパシタは、並列接続された複数のキャパシタであり、これら複数のキャパシタが３層以上の導電層を重ね合わせて形成されていることを特徴とする請求項１に記載の半導体リレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量結合方式の半導体リレー装置に関する。
【背景技術】
【０００２】
近年、従来の電磁リレー装置に代わり、半導体リレー装置が用いられることが多くなってきた。この半導体リレー装置において、入力端子と出力端子との間の絶縁を確保する方式としては、主に、光結合方式、容量結合方式、磁気結合方式がある。従来は、これらの方式のうち、光結合方式を用いた半導体リレー装置が多かった。
【０００３】
図７は、光結合方式の半導体リレー装置の一例の構成を示す。図に示されるように、光結合方式の半導体リレー装置１０１は、入力端子から入力される入力（電気）信号をＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）で光信号に変換し、この光信号をＰＤＡ等の受光素子で受光して電気信号に変換する。そして、この半導体リレー装置１０１は、上記のＰＤＡ等の受光素子で変換された電気信号によって、半導体スイッチング素子である出力用ＭＯＳＦＥＴ１０６ａ，１０６ｂを駆動することにより、出力端子間が導通状態になる。
【０００４】
ところが、上記の光結合方式の半導体リレー装置は、ＬＥＤを用いるため、（１）消費電流が通常のＩＣに比べて大きくなる（通常、５ｍＡ以上になる）という問題や、（２）動作（可能な）温度範囲が略８５℃以下に限られてしまうという問題があった。
【０００５】
一方、容量結合方式の半導体リレー装置（例えば、特許文献１参照）は、ＬＥＤ等の発光素子やＰＤＡ等の受光素子の代わりに、キャパシタを用いて入力端子と出力端子との間の絶縁を確保する。このため、容量結合方式の半導体リレー装置は、上記の光結合方式の半導体リレー装置と異なり、ＬＥＤを用いる必要がないため、消費電流が通常のＩＣと同等（通常、１ｍＡ以下）であり、１２５℃の高温環境でも動作可能である。また、容量結合方式の半導体リレー装置では、上記の光結合方式の半導体リレー装置と異なり、ＬＥＤ等の化合物半導体デバイスを使用しないので、半導体リレー装置の機能を１チップのシリコン半導体デバイスに集積化することが可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１９５９７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図８に示されるように、容量結合方式の半導体リレー装置２０１は、昇圧回路２０３に配された絶縁用（入力端子と出力端子との間の絶縁用）のキャパシタ２０４ａ，２０４ｂを介して、入力側から出力側への電力伝送を行っている。このため、これらの絶縁用のキャパシタ（以下、絶縁キャパシタという）２０４ａ，２０４ｂに付随する寄生容量により、電力伝送効率が低下してしまうという問題があった。ここで、絶縁キャパシタ２０４ａ，２０４ｂが寄生容量を有している理由は、以下の通りである。すなわち、一般に、容量結合方式の半導体リレー装置では、入力端子と出力端子の間の絶縁耐圧を、絶縁キャパシタとして絶縁耐圧の高いキャパシタを用いることだけではなく、チップ内の各回路ブロック間を誘電体分離することにより達成している。このため、一般に、容量結合方式の半導体リレー装置には、各回路ブロック間の誘電体分離に起因する（または半導体活性領域と支持基板との間に誘電体層が存在することに起因する）寄生容量が発生するからである。
【０００８】
次に、図９を参照して、上記の絶縁キャパシタに生じる寄生容量について説明する。図９は、従来の絶縁キャパシタの例を示す。この図に示されるように、従来の絶縁キャパシタ２０４（図８中の絶縁キャパシタ２０４ａ，２０４ｂの総称）は、半導体活性領域内に形成した高濃度層（図９の例では、Ｎ＋層）を第１電極層２４１として用いている。また、絶縁キャパシタ２０４は、ＳｉＯ２やＳｉＮ等の誘電体膜２４２を介して上記の第１電極層２４１上に形成された、アルミ層やポリシリコン層等の導電層を、第２電極層２４３として用いている。図中のＣｉｓｏは、第１電極層２４１と第２電極層２４３との間に生じる電気容量（絶縁キャパシタ２０４の本来の電気容量）を示す。第１電極層２４１が形成されている半導体活性領域（ｎ型単結晶シリコン島）２３５と支持基板２３４との間には、埋込酸化膜２３３が存在する。このため、これらの半導体活性領域２３５と支持基板２３４と埋込酸化膜２３３とにより、一種のキャパシタが形成されるので、半導体活性領域２３５と支持基板２３４との間に、寄生容量Ｃｐが生じる。すなわち、従来の絶縁キャパシタ２０４は、寄生容量Ｃｐを有する半導体基板上に直接形成されている。
【０００９】
次に、図８及び図９を参照して、容量結合方式の半導体リレー装置２０１において、上記の寄生容量Ｃｐが電力伝送効率を低下させる理由について説明する。図９に示される第１電極層２４１は、絶縁キャパシタ２０４（２０４ａ，２０４ｂ）の入力側（発振回路２０２側）と出力側（ダイオード回路２０５側）のどちらに接続されてもよい。図８中における寄生容量Ｃｐ１と寄生容量Ｃｐ２とは、それぞれ第１電極層２４１を絶縁キャパシタ２０４の入力側に接続した場合と出力側に接続した場合における寄生容量を示す。
【００１０】
第１電極層２４１を絶縁キャパシタ２０４の入力側に接続した場合には、寄生容量Ｃｐ１の影響で、半導体リレー装置２０１における消費電力が増加してしまう。より具体的に言うと、半導体リレー装置２０１を駆動するときに、発振回路２０２から絶縁キャパシタ２０４ａ，２０４ｂに電荷をチャージするが、入力側に寄生容量Ｃｐ１が存在する場合には、発振回路２０２から寄生容量Ｃｐ１にも電荷がチャージされてしまう。このため、半導体リレー装置２０１における消費電力が増加してしまうので、半導体リレー装置２０１における電力伝送効率が低下してしまう。
【００１１】
第１電極層２４１を絶縁キャパシタ２０４の出力側に接続した場合には、昇圧回路２０３から出力された電圧が寄生容量の影響で低下してしまうため、出力用ＭＯＳＦＥＴ２０６ａ，２０６ｂを駆動するための電圧（昇圧回路２０３による昇圧後の電圧）も低下してしまう。より具体的に言うと、絶縁キャパシタ２０４ａ，２０４ｂの（電気）容量をＣｉｓｏ、絶縁キャパシタ２０４ａ，２０４ｂの出力側に生じた寄生容量をＣｐ２とすると、絶縁キャパシタ２０４ａ，２０４ｂと寄生容量をＣｐ２とが並列に接続される。このため、出力側に寄生容量Ｃｐ２が生じた場合に昇圧回路２０３から出力される電圧Ｖ２は、出力側に寄生容量Ｃｐ２が生じなかった場合に昇圧回路２０３から出力される電圧Ｖ１の（Ｃｉｓｏ／（Ｃｉｓｏ＋Ｃｐ２））倍に低下してしまう。これにより、出力用ＭＯＳＦＥＴ２０６ａ，２０６ｂを駆動するための電圧が低下してしまうので、半導体リレー装置２０１における電力伝送効率が低下する可能性がある。
【００１２】
本発明は、上記課題を解決するものであり、絶縁キャパシタを用いて入出力端子間の絶縁を確保する方式の（容量結合方式の）半導体リレー装置において、絶縁キャパシタに付随する寄生容量を小さくして、電力伝送効率の低下を防ぐことが可能な半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の半導体リレー装置は、交流電圧信号を生成する発振回路と、入力端子と出力端子との間の絶縁を確保する機能と、前記発振回路から出力された交流電圧信号から直流成分を除去する機能とを有する絶縁キャパシタを含み、この絶縁キャパシタにより直流成分が除去された交流電圧信号の電圧を昇圧する昇圧回路と、前記昇圧回路と接続された１つ以上の出力用ＭＯＳＦＥＴと、前記昇圧回路から出力された電圧に基づいて、前記１つ以上の出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えることにより、前記１つ以上の出力用ＭＯＳＦＥＴを開閉する充放電回路とを備えた半導体リレー装置において、前記絶縁キャパシタは、寄生容量を有する半導体基板上に配された、誘電体膜上に形成されていることを特徴とする。
【００１４】
この半導体リレー装置において、前記絶縁キャパシタは、並列接続された複数のキャパシタであり、これら複数のキャパシタが３層以上の導電層を重ね合わせて形成されていてもよい。
【発明の効果】
【００１５】
本発明の半導体リレー装置によれば、寄生容量を有する半導体基板上に配された誘電体膜上に、絶縁キャパシタを形成した。これにより、（従来から存在していた）半導体基板が有する寄生容量（以下、「従来の寄生容量」という）に直列に、絶縁キャパシタと半導体基板との間に形成される寄生容量（以下、「新たな寄生容量」という）を入れることができる。ここで、従来の寄生容量と、新たな寄生容量との合成容量は、これらの寄生容量が直列に接続されるため、従来の寄生容量よりも小さくなる。従って、寄生容量を有する半導体基板上に配された誘電体膜上に、絶縁キャパシタを形成したことにより、従来のように寄生容量を有する半導体基板上に直接絶縁キャパシタを形成した場合と比べて、絶縁キャパシタに付随する寄生容量を小さくすることができる。これにより、電力伝送効率の低下を防ぐことができる。より具体的に言うと、半導体基板が有する寄生容量（従来の寄生容量）が、絶縁キャパシタの入力側（発振回路側）に存在する場合には、従来の容量結合方式の半導体リレー装置と比べて、半導体リレー装置における消費電力の増加を防ぐことができる。また、半導体基板が有する寄生容量が、絶縁キャパシタの出力側（充放電回路側）に存在する場合には、従来の容量結合方式の半導体リレー装置と比べて、出力用ＭＯＳＦＥＴを駆動するための電圧の低下を防ぐことができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態に係る半導体リレー装置の回路構成図。
【図２】上記半導体リレー装置における充放電回路の一例の回路構成図。
【図３】上記半導体リレー装置が形成されたパッケージの上面図。
【図４】図３中のＭＯＳドライバのチップにおける各回路ブロックの構成図。
【図５】図４中の絶縁キャパシタのＸ−Ｘ’線断面図。
【図６】本発明の第２の実施形態に係る半導体リレー装置の絶縁キャパシタの断面図。
【図７】従来例の光結合方式の半導体リレー装置の回路構成図。
【図８】従来例の容量結合方式の半導体リレー装置の回路構成図。
【図９】従来例の容量結合方式の半導体リレー装置における絶縁キャパシタの断面図。
【発明を実施するための形態】
【００１７】
以下、本発明を具体化した実施形態による半導体リレー装置について、図面を参照して説明する。図１は、本発明の第１の実施形態による半導体リレー装置の回路構成を示す。半導体リレー装置１は、発振回路２と、昇圧回路３と、充放電回路７と、出力用ＭＯＳＦＥＴ６ａ、６ｂとを備えている。昇圧回路３は、入力端子ＩＴ１、ＩＴ２と出力端子ＯＴ１、ＯＴ２との間の絶縁を確保する機能と、発振回路２から出力されたパルス信号（交流電圧信号）から直流成分を除去する機能とを有する絶縁キャパシタ４ａ、４ｂを有している。本半導体リレー装置１は、絶縁キャパシタ４ａ、４ｂを用いて入力端子ＩＴ１、ＩＴ２と出力端子ＯＴ１、ＯＴ２との間の絶縁を確保する方式の（容量結合方式の）半導体リレー装置である。ＭＯＳドライバ１０は、上記の発振回路２と昇圧回路３と充放電回路７とを備えている。
【００１８】
発振回路２は、入力端子ＩＴ１、ＩＴ２から電圧が印加（入力）されると、パルス信号（交流電圧信号）を生成する。発振回路２は、インバータ回路を内蔵しており、絶縁キャパシタ４ａには、正位相のパルス信号を出力し、絶縁キャパシタ４ｂには、内蔵のインバータ回路によって逆位相に変換したパルス信号を出力する。
【００１９】
絶縁キャパシタ４ａは、発振回路２から出力された正位相のパルス信号から直流成分を除去することにより、正位相のパルス信号の交流成分のみを出力側へ伝える。絶縁キャパシタ４ｂは、発振回路２から出力された逆位相のパルス信号から直流成分を除去することにより、逆位相のパルス信号の交流成分のみを出力側へ伝える。昇圧回路３は、絶縁キャパシタ４ａ、４ｂにより直流成分が除去されたパルス信号の電圧を昇圧する。
【００２０】
また、昇圧回路３は、ダイオード回路５を有している。ダイオード回路５は、ダイオード５ａと、ダイオード５ｂと、ダイオード５ｃとを含んでいる。ダイオード５ａは、そのカソードが絶縁キャパシタ４ａの出力側に、アノードが絶縁キャパシタ４ｂの出力側に接続されることによって、絶縁キャパシタ４ａと絶縁キャパシタ４ｂとの間に接続されている。ダイオード５ｂは、そのアノードが、ダイオード５ａのカソード及び絶縁キャパシタ４ａの出力側に接続されている。ダイオード５ｃは、そのカソードがダイオード５ａのアノード及び絶縁キャパシタ４ｂの出力側に接続されている。上記のように接続されたダイオード５ａ、５ｂ、５ｃと、絶縁キャパシタ４ａ、４ｂとから構成される昇圧回路３は、倍電圧整流回路を形成している。
【００２１】
充放電回路７は、昇圧回路３から出力された電圧に基づいて、出力用ＭＯＳＦＥＴ６ａ、６ｂのゲートの充電と放電とを切り換えることにより、出力用ＭＯＳＦＥＴ６ａ、６ｂを開閉する。充放電回路７は、出力用ＭＯＳＦＥＴ６ａ、６ｂのゲート・ソース間に接続されている。出力用ＭＯＳＦＥＴ６ａ、６ｂは、充放電回路７を介して昇圧回路３と接続されている。
【００２２】
次に、半導体リレー装置１の動作について説明する。発振回路２は、入力端子ＩＴ１、ＩＴ２から電圧が印加（入力）されると、発振を始め、正位相と逆位相のパルス信号（交流電圧信号）を生成して昇圧回路３に出力する。発振回路２から出力された正位相のパルス信号は、昇圧回路３内の絶縁キャパシタ４ａに入力され、発振回路２から出力された逆位相のパルス信号は、昇圧回路３内の絶縁キャパシタ４ｂに入力される。これにより、直流成分が除去された正位相と逆位相のパルス信号が昇圧回路３内に入力される。絶縁キャパシタ４ｂから出力される逆位相のパルス信号は、正電位のときに、ダイオード５ａを介して絶縁キャパシタ４ａを充電する。これにより、絶縁キャパシタ４ａから出力される正位相のパルス信号が、正電位（ダイオード５ｂに順方向バイアスをかける電位）のときに、この正位相のパルス信号の電圧の略２倍の電圧が、昇圧回路３の出力側に出力される。
【００２３】
上記の昇圧回路３からの出力電圧は、充放電回路７を介して、出力用ＭＯＳＦＥＴ６ａ、６ｂのゲート・ソース間に印加される。これにより、（出力用ＭＯＳＦＥＴ６ａ、６ｂのゲートに電荷が蓄積されるので、）出力用ＭＯＳＦＥＴ６ａ、６ｂのゲート・ソース間に電位差が発生して、出力用ＭＯＳＦＥＴ６ａ、６ｂのドレイン・ソース間が、オン（導通状態）になる。従って、外部出力端子ＯＴ１、ＯＴ２間は導通され、リレーが閉じられる（オン状態になる）。
【００２４】
これに対して、入力端子ＩＴ１、ＩＴ２から電圧が印加（入力）されなくなると、発振回路２が停止する。これにより、昇圧回路３から出力用ＭＯＳＦＥＴ６ａ、６ｂのゲート・ソース間に印加されていた電圧がなくなる（昇圧回路３からの電力供給がなくなる）。この状態になると、出力用ＭＯＳＦＥＴ６ａ、６ｂのゲートに溜まっていた電荷が、充放電回路７を介して出力用ＭＯＳＦＥＴ６ａ、６ｂのソース側に流れ、放電されるので、出力用ＭＯＳＦＥＴ６ａ、６ｂのドレイン・ソース間が、オフ（非導通状態）になる。このため、外部出力端子ＯＴ１、ＯＴ２間は遮断されて、リレーが開放される（オフ状態になる）。
【００２５】
図２は、充放電回路７の構成の例を示す。充放電回路７は、昇圧回路３からの電圧を平滑化するための平滑コンデンサ１１と、ＭＯＳＦＥＴ８と、抵抗９と、ツエナーダイオード１２とを備えている。平滑コンデンサ１１の各電極は、それぞれダイオード５ｂのカソードとダイオード５ｃのアノードとに接続されている。ＭＯＳＦＥＴ８は、デプレッション型で、ノーマリーオン・タイプのＭＯＳＦＥＴである。ＭＯＳＦＥＴ８は、平滑コンデンサ１１で平滑化された（昇圧回路３からの）電圧に基づいてオン／オフが切り換えられる。ＭＯＳＦＥＴ８のドレインとゲートとは、それぞれ平滑コンデンサ１１の一方の電極と他方の電極とに接続されている。抵抗９は、その一端が、ＭＯＳＦＥＴ８のソース、ツエナーダイオード１２のアノード、及び出力用ＭＯＳＦＥＴ６ａ、６ｂのソースに接続されており、その他端が、ＭＯＳＦＥＴ８のゲート、及び平滑コンデンサ１１の一方の電極に接続されている。ツエナーダイオード１２は、出力用ＭＯＳＦＥＴ６ａ、６ｂのゲート・ソース間に、所定の大きさ以上の電圧が印加されないようにするためのものである。
【００２６】
充放電回路７が、図２に示される構成の場合には、入力端子ＩＴ１、ＩＴ２からの電圧の印加（入力）が始まって、昇圧回路３から充放電回路７に電圧が印加されると、充放電回路７において、平滑コンデンサ１１が、昇圧回路３からの電圧を平滑化する。そして、平滑コンデンサ１１からの電流（図中の矢印Ａの電流）が、矢印Ｂに示されるように、ノーマルオン・タイプのＭＯＳＦＥＴ８を介して、抵抗９に流れる。これにより、抵抗９の両端に発生する電圧で、デプレッション型のＭＯＳＦＥＴ８が、オンからオフに切り換わる。このため、ＭＯＳＦＥＴ８のドレイン・ソース間の電圧は、平滑コンデンサ１１の両電極間の電圧から、抵抗９の両端間の電圧をドロップさせた電圧に保持される。そして、ＭＯＳＦＥＴ８が、オンからオフに切り換わったことにより、平滑コンデンサ１１からの電流は、矢印Ｂの経路に流れず、矢印Ｅの経路に流れるようになる。この電流により、出力用ＭＯＳＦＥＴ６ａ、６ｂのゲートに電荷が蓄積される。なお、充放電回路７に入力される電圧が変動した場合でも、出力用ＭＯＳＦＥＴ６ａ、６ｂのゲート・ソース間にかかる電圧は、ツエナーダイオード１２によって一定の値の電圧に維持される。
【００２７】
また、入力端子ＩＴ１、ＩＴ２から電圧が印加（入力）されなくなって、昇圧回路３から充放電回路７に印加されていた電圧がなくなる（昇圧回路３からの電力供給がなくなる）と、抵抗９の両端間の電位差がなくなり、デプレッション型のＭＯＳＦＥＴ８がオフからオンに切り換わる。これにより、出力用ＭＯＳＦＥＴ６ａ、６ｂのゲートに溜まっていた電荷が、矢印Ｂの経路を通って、出力用ＭＯＳＦＥＴ６ａ、６ｂのソース側に流れ、放電されるので、出力用ＭＯＳＦＥＴ６ａ、６ｂのドレイン・ソース間が、オンからオフに切り換わる。
【００２８】
図３は、半導体リレー装置１が形成されたパッケージの上面を示す。このパッケージ２０内には、ＭＯＳドライバ１０のチップを載置するためのアイランド２１と、出力用ＭＯＳＦＥＴ６ａ、６ｂの各々のチップを載置するためのアイランド２２、２３と、外部機器との接続用のリード２４、２５とが設けられている。リード２４、２５は、それぞれ図１中の入力端子ＩＴ１、ＩＴ２に相当する。また、アイランド２２、２３には、それぞれ入力側のリード２２ａ、２３ａが設けられている。リード２２ａ、２３ａは、それぞれ図１中の出力端子ＯＴ１、ＯＴ２に相当する。図に示されるように、アイランド２１には、ＭＯＳドライバ１０が載置されて接着されている（マウンティングされている）。また、アイランド２２、２３には、それぞれ出力用ＭＯＳＦＥＴ６ａ、６ｂがマウンティングされている。
【００２９】
ＭＯＳドライバ１０には、ボンディングパッド１０ａ〜１０ｅが設けられている。出力用ＭＯＳＦＥＴ６ａには、ボンディングパッド２６、２７が設けられている。出力用ＭＯＳＦＥＴ６ｂには、ボンディングパッド２８、２９が設けられている。リード２４、２５と、ＭＯＳドライバ１０上のボンディングパッド１０ａ，１０ｂとの間は、それぞれボンディングワイヤで電気的に接続されている。また、ＭＯＳドライバ１０上のボンディングパッド１０ｃ，１０ｅと、出力用ＭＯＳＦＥＴ６ｂ上のボンディングパッド２６、２７との間も、ボンディングワイヤで電気的に接続されている。ＭＯＳドライバ１０上のボンディングパッド１０ｃ，１０ｅは、それぞれ出力用ＭＯＳＦＥＴ６ｂのゲートとソースとに接続されている。また、ＭＯＳドライバ１０上のボンディングパッド１０ｄ、１０ｅと、出力用ＭＯＳＦＥＴ６ａ上のボンディングパッド２８、２９との間も、ボンディングワイヤで電気的に接続されている。ＭＯＳドライバ１０上のボンディングパッド１０ｄ、１０ｅは、それぞれ出力用ＭＯＳＦＥＴ６ａのゲートとソースとに接続されている。
【００３０】
図４は、ＭＯＳドライバ１０のチップの上面を示す。ＭＯＳドライバ１０は、誘電体分離基板上に形成された各回路ブロックにより構成されている。図４中の太い直線は、全て誘電体分離溝３１を表している。ＭＯＳドライバ１０のチップ上の各回路ブロック（発振回路２、絶縁キャパシタ４ａ、４ｂ、ダイオード回路５、充放電回路７）は、いずれも誘電体分離溝３１によって、他の回路ブロックやボンディングパッド１０ａ〜１０ｅと電気的に絶縁されている。半導体リレー装置１は、入出力端子間の絶縁耐圧を、ＭＯＳドライバ１０のチップ上の各回路ブロック間を誘電体分離溝３１で誘電体分離することと、絶縁キャパシタ４ａ、４ｂとして絶縁耐圧の高いキャパシタを用いることにより達成している。
【００３１】
図５は、図４中の絶縁キャパシタ４ａのＸ−Ｘ’線断面図を示す。以下の説明では、絶縁キャパシタ４ａを例にして説明するが、絶縁キャパシタ４ｂについても同様である。絶縁キャパシタ４ａは、誘電体分離基板３０（請求項における半導体基板）上に配された、誘電体膜３６上に形成されている。絶縁キャパシタ４ａは、アルミ層やポリシリコン層等の導電層を、第１電極層４１及び第２電極層４３として用いている。第１電極層４１と第２電極層４３との間の誘電体膜４２、及びｎ型単結晶シリコン島３５と第１電極層４１との間の誘電体膜３６は、ＳｉＯ２やＳｉＮ等の絶縁材料で形成されている。図中のＣｉｓｏは、第１電極層４１と第２電極層４３との間に生じる電気容量（絶縁キャパシタ４ａの本来の電気容量）を示す。
【００３２】
また、ｎ型単結晶シリコン島３５と支持基板３４との間には、埋込酸化膜３３が存在する。このため、これらのｎ型単結晶シリコン島３５と支持基板３４と埋込酸化膜３３とにより、一種のキャパシタが形成されるので、ｎ型単結晶シリコン島３５と支持基板３４との間に、寄生容量Ｃｐが生じる。すなわち、絶縁キャパシタ４ａは、寄生容量Ｃｐを有する誘電体分離基板３０上に配された、誘電体膜３６上に形成されている。絶縁キャパシタ４ａ（及び絶縁キャパシタ４ｂ）を、このような構造にすることによって、（従来から存在していた）誘電体分離基板３０が有する寄生容量（以下、「従来の寄生容量」という）Ｃｐに直列に、誘電体分離基板３０と第１電極層４１との間に生じる寄生容量（以下、「新たな寄生容量」という）Ｃｐ’を入れることができる。ここで、従来の寄生容量Ｃｐと新たな寄生容量Ｃｐ’との直列合成容量Ｃｐ”（絶縁キャパシタ４ａに付随する寄生容量）は、従来の寄生容量Ｃｐよりも小さくなる。
【００３３】
次に、上記の直列合成容量Ｃｐ”が、従来の寄生容量Ｃｐよりも必ず小さくなることを、以下に証明する。
Ｃｐ−Ｃｐ”＝Ｃｐ−{ＣｐＣｐ’／（Ｃｐ＋Ｃｐ’）}
＝Ｃｐ２／（Ｃｐ＋Ｃｐ’）＞０
【００３４】
上記の計算より、新たな寄生容量Ｃｐ’がどのような値をとっても、従来の寄生容量Ｃｐと新たな寄生容量Ｃｐ’との直列合成容量Ｃｐ”は、従来の寄生容量Ｃｐよりも小さくなることが証明される。従って、誘電体分離基板３０上に配された誘電体膜３６上に絶縁キャパシタ４ａを形成したことにより、従来のように誘電体分離基板上に直接絶縁キャパシタを形成した場合と比べて、絶縁キャパシタ４ａに付随する寄生容量を小さくすることができる。
【００３５】
また、Ｃｐ”＝ＣｐＣｐ’／（Ｃｐ＋Ｃｐ’）より、Ｃｐ’≪Ｃｐであれば、Ｃｐ” ≪Ｃｐとなることは明白である。また、一般に、キャパシタ（コンデンサ）の電気容量は、電極（板）間の距離に反比例する。これらのことから、直列合成容量Ｃｐ”をより小さくするためには、誘電体膜３６の厚さをより大きくして、新たな寄生容量Ｃｐ’ をより小さくすればよいことが分かる。
【００３６】
上記の絶縁キャパシタ４ａによれば、第１電極層４１と第２電極層４３とを、入力側（発振回路２側）と出力側（充放電回路７側）のどちらに接続しても、絶縁キャパシタ４ａに付随する直列合成容量Ｃｐ”を、従来の寄生容量Ｃｐよりも小さくできる。
【００３７】
上記のように、本半導体リレー装置１によれば、寄生容量（Ｃｐ）を有する誘電体分離基板３０上に配された誘電体膜３６上に、絶縁キャパシタ４ａ、４ｂを形成した。これにより、従来の寄生容量Ｃｐに直列に、絶縁キャパシタ４ａ、４ｂと誘電体分離基板３０との間に形成される新たな寄生容量Ｃｐ’を入れることができる。ここで、従来の寄生容量Ｃｐと、新たな寄生容量Ｃｐ’との合成容量（Ｃｐ”）は、これらの寄生容量が直列に接続されるため、従来の寄生容量Ｃｐよりも小さくなる。
【００３８】
従って、寄生容量を有する誘電体分離基板３０上に配された誘電体膜３６上に、絶縁キャパシタ４ａ、４ｂを形成したことにより、従来のように半導体基板上に直接絶縁キャパシタを形成した場合と比べて、絶縁キャパシタに付随する寄生容量を小さくできる。これにより、電力伝送効率の低下を防ぐことができる。より具体的に言うと、誘電体分離基板３０が有する寄生容量（Ｃｐ）が、絶縁キャパシタ４ａ、４ｂの入力側（発振回路２側）に存在する場合には、従来の容量結合方式の半導体リレー装置と比べて、半導体リレー装置１における消費電力の増加を防ぐことができる。また、誘電体分離基板３０が有する寄生容量が、絶縁キャパシタ４ａ、４ｂの出力側（充放電回路７側）に存在する場合には、従来の容量結合方式の半導体リレー装置と比べて、出力用ＭＯＳＦＥＴ６ａ、６ｂを駆動するための電圧の低下を防ぐことができる。
【００３９】
上記図５では、支持基板３４をＧｎｄ電位に接続した例を示した。けれども、支持基板３４を高電位側に接続した場合でも、支持基板３４がフローティングの状態（Ｇｎｄと絶縁された状態）の場合でも、誘電体分離基板が有する寄生容量（Ｃｐ）が半導体リレー装置１の回路に同様の影響を及ぼすのは明白である。従って、これらの場合（支持基板３４の電位がＧｎｄ電位以外の場合）でも、上記のように、誘電体分離基板上に配された誘電体膜上に絶縁キャパシタを形成することにより、電力伝送効率の低下を防ぐことができる。
【００４０】
次に、図６を参照して、本発明の第２の実施形態による半導体リレー装置１について説明する。図６は、第２の実施形態における絶縁キャパシタ４ａ’の図４中のＸ−Ｘ‘線断面図を示す。第２の実施形態の半導体リレー装置１は、絶縁キャパシタ４ａ’が、並列接続された２つのキャパシタから構成されており、これら複数のキャパシタが３層の導電層を重ね合わせて形成されている点が、上記第１の実施形態と異なっている。なお、図中には、第１の実施形態の絶縁キャパシタ４ａに対応する絶縁キャパシタ４ａ’のみを示したが、第１の実施形態の絶縁キャパシタ４ｂに対応する絶縁キャパシタも、絶縁キャパシタ４ａ’と同様の構造である。
【００４１】
上記のように、絶縁キャパシタ４ａ’（及び絶縁キャパシタ４ｂ’）を、３層の導電層を重ね合わせて形成した、２つの並列接続のキャパシタで構成したことにより、より小さな面積で、大きな容量値の絶縁キャパシタを形成することが可能になる。具体的に言うと、例えば、図６に示すように、第１電極層５１と第２電極層５３とを誘電体膜５２を介して重ねた上で、第２電極層５３の上に（誘電体膜５２と同じ材質（同じ比誘電率）で同厚の）誘電体膜５４を介して第３電極層５５を重ねる。そして、第１電極層５１と第３電極層５５とを電気的に接続する。これにより、第１電極層５１と誘電体膜５２と第２電極層５３とから構成される第１のキャパシタと、第２電極層５３と誘電体膜５４と第３電極層５５とから構成される第２のキャパシタとを並列接続したものを、絶縁キャパシタ４ａ’とすることができる。
【００４２】
従って、上記第１及び第２のキャパシタの電気容量が、いずれも図９に示される従来の絶縁キャパシタの電気容量Ｃｉｓｏと同じであったとすると、絶縁キャパシタ４ａ’の電気容量Ｃｉｓｏ’を、Ｃｉｓｏ’＝Ｃｉｓｏ＋Ｃｉｓｏ＝２Ｃｉｓｏとすることができる。すなわち、絶縁キャパシタ４ａ’の電気容量を、従来の絶縁キャパシタの電気容量Ｃｉｓｏの倍の大きさにすることができる。なお、第１電極層５１、第２電極層５３及び第３電極層５５は、アルミ層やポリシリコン層等の低抵抗層であれば、何でもよい。また、第１電極層５１、第２電極層５３及び第３電極層５５が、請求項における３層以上の導電層に相当する。
【００４３】
なお、本発明は、上記第１及び第２の実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記第２の実施形態では、絶縁キャパシタが、３層の導電層を重ね合わせて形成した、２つの並列接続のキャパシタである場合の例を示したが、４層以上の導電層を重ね合わせて形成した、３つ以上の並列接続のキャパシタであってもよい。また、上記の各実施形態では、絶縁キャパシタをＮ型の半導体基板（誘電体分離基板３０）上に形成した例を示したが、絶縁キャパシタをＰ型の半導体基板上に形成してもよい。
【００４４】
また、上記の各実施形態では、昇圧回路３として倍電圧整流回路を用いた場合の例を示したが、昇圧回路は、これに限られず、必要な電圧に応じて、何倍圧の回路であってもよい。さらにまた、上記の各実施形態では、絶縁キャパシタ等の各回路における誘電体分離溝３１を１つしか示していないが、各回路における誘電体分離溝の数は、各回路間に必要な絶縁耐圧に応じて、２つ以上にしてもよい。また、上記の各実施形態では、誘電体分離基板３０として、トレンチ分離タイプのもの（誘電体分離溝の断面が長方形状のもの）を用いたが、Ｖ溝分離タイプのもの（誘電体分離溝の断面がＶ字形状のもの）を用いてもよい。さらにまた、上記の各実施形態では、（図３において、）ＭＯＳドライバ１０と出力用ＭＯＳＦＥＴ６ａ、６ｂとを別々のチップに形成したものを示したが、ＭＯＳドライバと出力用ＭＯＳＦＥＴとを同一のチップに形成してもよい。
【符号の説明】
【００４５】
１    半導体リレー装置
２    発振回路
３    昇圧回路
４ａ、４ｂ、４ａ’  絶縁キャパシタ
６ａ、６ｂ  出力用ＭＯＳＦＥＴ
７    充放電回路
３０  誘電体分離基板（半導体基板）
３６  誘電体膜
５１  第１電極層（導電層）
５３  第２電極層（導電層）
５５  第３電極層（導電層）
Ｃｐ  寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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