(57)【要約】【課題】ゲート−ドレイン間容量を低減させ、かつオン時におけるコレクタ電流の時間変化率ｄｉ／ｄｔを低減することができる半導体装置を提供すること。【解決手段】ｎ-型ドリフト層１となる半導体基板の第１主面には、突起状半導体領域２が設けられている。突起状半導体領域２の内部には、ｐ型ベース層３およびｎ++型エミッタ層４が設けられている。ｐ型ベース層３は、突起状半導体領域２の側面において、ｎ++型エミッタ層４とｎ-型ドリフト層１とに挟まれている。隣り合う突起状半導体領域２の間において、ゲート電極７は、ゲート絶縁膜６を介してｐ型ベース層３の、ｎ++型エミッタ層４とｎ-型ドリフト層１とに挟まれた部分に対向する。ダミーゲート電極９は、突起状半導体領域２を挟んでゲート電極７と離れて設けられ、ダミーゲート絶縁膜８を介してｎ-型ドリフト層１に対向する。ダミーゲート電極９は、エミッタ電極１０に接続されている。【選択図】図１
2013251465.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１主面に設けられた突起状の第２導電型の第１半導体領域と、
前記第１半導体領域の内部に前記半導体基板の第１主面から離れて設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の、前記第２半導体領域と前記半導体基板とに挟まれた部分に絶縁膜を介して設けられた制御電極と、
前記第１半導体領域および前記第２半導体領域に接する第１主電極と、
前記制御電極から離れて、前記半導体基板の第１主面に絶縁膜を介して設けられた、前記第１主電極と同電位のフィールドプレート電極と、
前記半導体基板の第２主面に設けられた第２導電型の第３半導体領域と、
前記第３半導体領域に接する第２主電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記制御電極と前記フィールドプレート電極とは、前記第１半導体領域を挟んで配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体領域は、前記半導体基板の第１主面に複数設けられており、
前記制御電極は、隣り合う前記第１半導体領域の対向する側面に跨って設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記制御電極は、隣り合う前記第１半導体領域の間の、前記半導体基板の第１主面に、絶縁膜を介して設けられていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、電力変換装置などに使用されるパワー半導体装置として、半導体基板の主面から突起した半導体領域（以下、突起状半導体領域とする）に１つのＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造が形成された凸状の断面構造（以下、凸型セル構造とする）を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が公知である。このような凸型セル構造を備えた半導体装置として、半導体基板における素子周辺部において、ガードリング部と連接部の境界部には段差が設けられ、素子部に対し周辺部は段差を境にしてウエハ基準面より一段低くなっている装置が提案されている（例えば、下記特許文献１参照。）。
【０００３】
このような凸型セル構造のＩＧＢＴとして、１つの突起状半導体領域に１つのＭＯＳ構造のエミッタの層構造（以下、凸型エミッタ構造とする）のみを設けたＩＧＢＴが公知である。図１２は、従来の半導体装置を示す断面図である。図１２に示す従来の凸型エミッタ構造のＩＧＢＴでは、ｎ-型ドリフト層１０１となる半導体基板の第１主面から突起した半導体領域（突起状半導体領域）１０２の内部に、ｐ型ベース層１０３、ｎ++型エミッタ層１０４およびｐ+型コンタクト層１０５のみが互いに接するように設けられている。突起状半導体領域１０２の側面において、ｐ型ベース層１０３は、ｎ++型エミッタ層１０４とｎ-型ドリフト層１０１とに挟まれている。
【０００４】
突起状半導体領域１０２の側面から当該側面に連続する半導体基板の第１主面にわたって、ｐ型ベース層１０３の、ｎ++型エミッタ層１０４とｎ-型ドリフト層１０１とに挟まれた部分を覆うようにデバイス表面の大部分に、ゲート絶縁膜１０６を介してゲート電極１０７が設けられている。エミッタ電極１０８は、ｎ++型エミッタ層１０４およびｐ+型コンタクト層１０５に接し、かつ層間絶縁膜１０９によってゲート電極１０７と電気的に絶縁されている。半導体基板の第２主面（不図示）には、コレクタ層およびコレクタ電極が設けられている。
【０００５】
凸型エミッタ構造とすることにより、エミッタ側の表面積に対するｐ型ベース層１０３の面積比率が小さくなるため、ＩＥ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ：注入促進）効果が向上し、オン電圧が低減する。また、ｐ型ベース層１０３の面積比率が小さくなるため、ｐ型ベース層１０３の面積比率を低く維持したままセルピッチが縮小される。これにより、チップ内に組み込まれるセル数を増やすことができるため、１セルあたりで負担すべき電流値が減少する。また、セルピッチが縮小されることにより、ｎ-型ドリフト層１０１の、ゲート電極１０７に対向する電子が蓄積される領域（電子蓄積層）の幅が減少する。したがって、電子蓄積層内における電圧降下が減少し、電子蓄積層から電子が注入されやすくなる。
【０００６】
また、半導体基板の第１主面の突起状半導体領域１０２以外の部分は、半導体基板の第１主面に沿ってゲート電極１０７が設けられたプレーナゲート構造となっている。このため、半導体基板の第１主面の突起状半導体領域１０２以外の部分をトレンチゲート構造とする場合に比べて、ゲート絶縁膜１０６を介してゲート電極１０７が対向する半導体領域の面積が小さくなり、ゲート−ドレイン間容量が低減される。
【０００７】
このような凸型エミッタ構造の半導体装置として、第１の主面と第２の主面とを有する第１導電型の半導体基板と、前記第１の主面に形成された第２導電型の第１不純物層と、前記第１不純物層から前記半導体基板にかけて形成された第１溝部と、前記第１溝部の内表面を覆うように形成されたゲート絶縁膜と、前記第１溝部を充填するように導電体によって形成されたゲート電極と、を有するゲートトレンチと、前記第１不純物層の表面近傍において、前記ゲートトレンチを挟むように形成された１対の第１導電型の不純物領域と、前記第１の主面を覆うように形成され、前記ゲートトレンチに対して絶縁膜を介在して、前記第１導電型の不純物領域と前記第１不純物層とに電気的に接続された第１主電極層と、前記第２の主面に形成された第２導電型の第２不純物層と、前記第２不純物層の表面に形成された第２主電極層と、を備え、前記ゲートトレンチは所定のピッチで複数設けられ、前記ゲートトレンチによって挟まれた位置には、前記第１不純物層から前記半導体基板にかけて形成された第２溝部、前記第２溝部の内表面を覆うように形成された絶縁膜および前記第２溝部を充填し、前記第１主電極層と電気的に接続された第２電極を有するエミッタトレンチを含む装置が提案されている（例えば、下記特許文献１参照。）。
【０００８】
また、別の装置として、ｎ型半導体基板の表面に、複数の並行トレンチと、該並行トレンチ間に前記トレンチより幅の狭い突起状半導体領域を有し、該突起状半導体領域に、ｐ型ベース層と該ｐ型ベース層の表面側のｎ++領域を備え、前記突起状半導体領域の側壁にはゲート絶縁膜を介してゲート電極を有する装置が提案されている（例えば、下記特許文献２参照。）。
【０００９】
また、別の装置として、ｎ型シリコン半導体基板の一方の主面側の主電流が流れる活性領域に、所定のピッチで直交する格子状線パターンの交差点に相当する位置を中心に、円形または長円形のリング状表面と、該リング状表面側から下層に向かってｎ型エミッタ領域とｐ型ベース層との積層を有するリング状の突起状半導体領域を有し、該突起状半導体領域が、前記直交する格子状線パターンに囲まれる領域の５０％未満の面積比となる大きさで配置され、前記活性領域内の前記突起状半導体領域以外の領域は前記ｐ型ベース層より深い位置に達する凹部が設けられ、前記突起状半導体領域の外周側の凹部側壁にはゲート絶縁膜を介してゲート電極を備える装置が提案されている（例えば、下記特許文献３参照。）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許４２０５１２８号公報
【特許文献２】特開２０１０−１４１３１０号公報
【特許文献３】特開２０１１−１７６２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した特許文献１〜３では、ＩＥ効果を向上させるためにデバイス表面の大部分がゲート電極１０７で覆われているため、ゲート電極１０７のコレクタ電極に対向する部分の面積が大きくなる。したがって、ゲート−ドレイン間容量の低減には限界があり、スイッチング動作を高速化させることが難しいという問題がある。
【００１２】
また、デバイス表面の大部分がゲート電極１０７で覆われているため、オン時にｎ-型ドリフト層１０１の、ゲート電極１０７に対向する部分の電位が上昇したときに、ｎ-型ドリフト層１０１内の空間電荷分布がゲート電極１０７による電界の影響を受けて変化する。そして、ゲート電極１０７の、ｎ-型ドリフト層１０１に対向する部分に変位電流が流れ込む。この変位電流は放電電流としてゲート駆動回路（不図示）へと流れるため、ゲート端子からゲート電極１０７までの直流抵抗であるゲート抵抗（不図示）に電圧降下が生じ、ゲート電圧が上昇する。
【００１３】
ゲート電圧が上昇することによりコレクタ電流が急上昇するため、コレクタ電流の時間変化率ｄｉ／ｄｔが増大する。それによって、例えばＩＧＢＴをブリッジ接続して構成したインバータ回路（不図示）において、対向アームに逆並列に接続され負荷電流を還流させる還流ダイオード（ＦＷＤ：Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）の電流減少率が大きくなり、還流ダイオードの逆回復ピーク電流が増大する。これにより、逆回復ピーク電流の時間変化率ｄｉ／ｄｔが増大し、還流ダイオードにかかるサージ電圧が上昇する。このため、還流ダイオードの逆回復波形の振動によりノイズが増大したり、過電圧により還流ダイオードが破壊に至るという問題がある。
【００１４】
この発明は、上述した従来技術による問題点を解消するため、ゲート−ドレイン間容量を低減させることができる半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、オン時におけるコレクタ電流の時間変化率を低減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の第１主面には、突起状の第２導電型の第１半導体領域が設けられている。第１半導体領域の内部には、半導体基板の第１主面から離れて、第１導電型の第２半導体領域が設けられている。第１半導体領域の、第２半導体領域と半導体基板とに挟まれた部分には、絶縁膜を介して制御電極が設けられている。第１主電極は、第１半導体領域および第２半導体領域に接する。半導体基板の第１主面には、絶縁膜を介してフィールドプレート電極が設けられている。また、フィールドプレート電極は、制御電極から離れて設けられている。フィールドプレート電極は、第１主電極と同電位である。半導体基板の第２主面には、第２導電型の第３半導体領域が設けられている。第２主電極は、第３半導体領域に接する。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、制御電極とフィールドプレート電極とは、第１半導体領域を挟んで配置されていることを特徴とする。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、第１半導体領域は、半導体基板の第１主面に複数設けられている。そして、制御電極は、隣り合う第１半導体領域の対向する側面に跨って設けられていることを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、制御電極は、隣り合う第１半導体領域の間の、半導体基板の第１主面に、絶縁膜を介して設けられていることを特徴とする。
【００１９】
上述した発明によれば、フィールドプレート電極が第１主電極電位とすることにより、半導体基板の第１主面に絶縁膜を介して設けられた電極のうち、ゲート電位をもつ電極を制御電極のみとすることができる。これにより、ゲート電位をもつ電極の第２主電極に対向する部分の面積を小さくすることができ、ゲート−ドレイン間容量を低減させることができる。したがって、ゲート電位をもつ電極に蓄積される電荷量を少なくすることができ、スイッチング動作を高速化することができる。これにより、高いスイッチング周波数で回路を動作させることができる。
【００２０】
また、上述した発明によれば、ゲート電位をもつ電極のコレクタに対向する部分の面積を小さくすることができるため、オン時に、制御電極を介してゲート駆動回路へ流れ込む変位電流を低減することができる。これにより、変位電流によって生じるゲート抵抗の両端部間の電位差を小さくすることができ、ゲート電圧の上昇を抑制することができる。したがって、コレクタ電流が上昇することを抑制することができる。また、ゲート抵抗両端部間の電位差を小さくすることによりコレクタ電流が上昇することを抑制することができるため、ゲート抵抗の抵抗値を変更するだけでコレクタ電流の上昇率を制御することができる。
【００２１】
また、上述した発明によれば、制御電極とフィールドプレート電極とを突起状の第１半導体領域を挟むように離して設けることにより、フィールドプレート電極電位による、ドリフト層の、制御電極に対向する部分への悪影響を抑制することができ、ゲート電圧の上昇を抑制することができる。
【発明の効果】
【００２２】
本発明にかかる半導体装置によれば、ゲート−ドレイン間容量を低減することができるという効果を奏する。また、本発明にかかる半導体装置によれば、オン時におけるコレクタ電流の時間変化率を低減することができるという効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】実施の形態にかかる半導体装置を示す断面図である。
【図２】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図３】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図４】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図５】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図６】実施の形態にかかる製造途中の半導体装置を示す平面図である。
【図７】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図８】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図９】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図１０】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図１１】実施の形態にかかる半導体装置のコレクタ電流の時間変化率を示す説明図である。
【図１２】従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００２４】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２５】
（実施の形態）
図１は、実施の形態にかかる半導体装置を示す断面図である。図１に示す実施の形態にかかる半導体装置は、ｎ-型ドリフト層１となる半導体基板の第１主面から突起した半導体領域（突起状半導体領域）２に１つのＭＯＳ構造のエミッタの層構造（凸型エミッタ構造）を設けたＩＧＢＴである。図１に示す実施の形態にかかる凸型エミッタ構造のＩＧＢＴにおいて、ｎ-型ドリフト層１となるｎ型の半導体基板の第１主面には、複数の突起状半導体領域２が互いに離れて設けられている。複数の突起状半導体領域２は、例えば、突起状半導体領域２が並ぶ方向と直交する方向に延びるストライプ状に配置されるのが好ましい。図１では、隣り合う２つの突起状半導体領域２近傍の断面構造のみを示す。
【００２６】
突起状半導体領域２の頂点部は、平坦面となっている。突起状半導体領域２の側面は、隣り合う突起状半導体領域２の間における半導体基板の第１主面に対して斜度を有していてもよい。具体的には、例えば、突起状半導体領域２は、頂点部側から半導体基板側に向かって広がった台形状の断面形状を有していてもよい。突起状半導体領域２の側面と、隣り合う突起状半導体領域２の間における半導体基板の第１主面とのなす角度（劣角）θは、例えば１５０度以下が好ましく、さらに好適には９０度に近いほどよい。その理由は、次の通りである。
【００２７】
突起状半導体領域２の側面と、隣り合う突起状半導体領域２の間における半導体基板の第１主面とのなす角度θが１８０度に近づくほど、突起状半導体領域２の側面の頂点部平坦面に対する勾配が緩やかになるため、突起状半導体領域２の頂点部側に対する半導体基板側の面積比率が大きくなる。したがって、突起状半導体領域２の頂点部平坦面（エミッタ側）の面積が小さい場合でも、エミッタ側の表面積に対する後述するｐ型ベース層３の面積比率が大きくなる。これにより、コレクタ側（半導体基板の第２主面側）に比べてエミッタ側の平均キャリア濃度が減少し、ＩＥ効果が低減してしまうからである。
【００２８】
各突起状半導体領域２には、それぞれ１つのＭＯＳ構造のエミッタの層構造のみが設けられている。１つの突起状半導体領域２を挟むように１つのＭＯＳ構造（以下、単位セルとする）が構成される。具体的には、突起状半導体領域２の内部には、それぞれ頂点部側の表面層にｐ型ベース層（第１半導体領域）３が設けられている。ｐ型ベース層３は、突起状半導体領域２のほぼ全体に、突起状半導体領域２の一方の側面から他方の側面にわたって設けられている。すなわち、突起状半導体領域２は、ｎ-型ドリフト層１に接する突起状のｐ型ベース層３で構成されている。
【００２９】
ｐ型ベース層３の内部には、突起状半導体領域２の頂点部側の表面層にｎ++型エミッタ層（第２半導体領域）４が設けられている。ｎ++型エミッタ層４の不純物濃度は、ｎ-型ドリフト層１の不純物濃度よりも高い。また、ｐ型ベース層３の内部には、ｎ++型エミッタ層４に接し、ｐ型ベース層３を貫通してｎ-型ドリフト層１に達するｐ+型コンタクト層５が設けられている。ｐ+型コンタクト層５の不純物濃度は、ｐ型ベース層３の不純物濃度よりも高い。
【００３０】
ｐ+型コンタクト層５は、突起状半導体領域２の片方の側面に達するように設けられている。したがって、１つの突起状半導体領域２内において、一方の側面にはｐ型ベース層３が露出され、他方の側面にはｐ+型コンタクト層５が露出されている。そして、１つの突起状半導体領域２（図１に符号２−１で示す）のｐ型ベース層３が露出する側面側に隣り合う突起状半導体領域２（図１に符号２−２で示す）の、突起状半導体領域２−１側の側面には、ｐ型ベース層３が露出する。
【００３１】
すなわち、隣り合う突起状半導体領域２内のｐ型ベース層３どうしが対向する状態と、ｐ+型コンタクト層５どうしが対向する場合とが、突起状半導体領域２が並ぶ方向に交互にあらわれる。ｐ+型コンタクト層５は、ｐ型ベース層３と後述するエミッタ電極１０とのコンタクト抵抗を低減する。また、ｐ+型コンタクト層５は、寄生サイリスタの動作によるラッチアップを防止する。各突起状半導体領域２の内部に設けられたｐ型ベース層３、ｎ++型エミッタ層４およびｐ+型コンタクト層５は、それぞれ、例えば突起状半導体領域２が並ぶ方向と直交する方向に延びるストライプ状に配置されるのが好ましい。
【００３２】
ｐ型ベース層３の、ｎ++型エミッタ層４とｎ-型ドリフト層１とに挟まれた部分には、ゲート絶縁膜６を介してゲート電極７（制御電極）が設けられている。ゲート電極７は、隣り合う突起状半導体領域２−１，２−２の対向する側面間に跨って設けられている。すなわち、ゲート電極７は、ゲート絶縁膜６を介して、突起状半導体領域２−１，２−２の対向する側面に露出する各ｐ型ベース層３と、隣り合う突起状半導体領域２−１，２−２の間に露出するｎ-型ドリフト層１とに対向する。
【００３３】
突起状半導体領域２のｐ+型コンタクト層５が露出する側面から当該側面に連続する半導体基板の第１主面にわたって、ダミーゲート絶縁膜８を介してダミーゲート電極（フィールドプレート電極）９が設けられている。すなわち、ダミーゲート電極９は、突起状半導体領域２−１，２−２の対向する側面に対して反対側の各側面に、それぞれダミーゲート絶縁膜８を介して、ｐ+型コンタクト層５およびｎ-型ドリフト層１と対向するように設けられている。
【００３４】
それによって、隣り合う突起状半導体領域２の間には、突起状半導体領域２が並ぶ方向にゲート電極７およびダミーゲート電極９が交互に配置されている。したがって、ゲート電極７とダミーゲート電極９との間に突起状半導体領域２が配置され、ダミーゲート電極９は、突起状半導体領域２によってゲート電極７と分離されている。ダミーゲート電極９は、エミッタ電極１０と接続され、エミッタ電位を有する。ゲート電極７およびダミーゲート電極９は、例えば、突起状半導体領域２が並ぶ方向と直交する方向に延びるストライプ状に配置されるのが好ましい。
【００３５】
突起状半導体領域２の頂点部には、ｎ++型エミッタ層４を貫通してｐ+型コンタクト層５に達する溝により段差部１５が設けられている。段差部１５は、隣り合う突起状半導体領域２−１，２−２の対向する側面に対して反対側の側面側の頂点部に設けられている。段差部１５の底面には、ｐ+型コンタクト層５が露出されている。エミッタ電極（第１主電極）１０は、段差部１５を介してｎ++型エミッタ層４およびｐ+型コンタクト層５に接し、ｐ+型コンタクト層５を介してｐ型ベース層３に電気的に接続されている。さらに、エミッタ電極１０は、ダミーゲート電極９に接続されている。また、エミッタ電極１０は、層間絶縁膜１１によってゲート電極７と電気的に絶縁されている。
【００３６】
ｎ-型ドリフト層１となる半導体基板の第２主面には、ｐ型コレクタ層（第３半導体領域）１３が設けられている。ｎ-型ドリフト層１とｐ型コレクタ層１３との間には、ｎ型バッファ層１２が設けられている。ｎ型バッファ層１２は、ｎ-型ドリフト層１およびｐ型コレクタ層１３に接する。ｎ型バッファ層１２の不純物濃度は、ｎ-型ドリフト層１の不純物濃度よりも高い。コレクタ電極（第２主電極）１４は、ｐ型コレクタ層１３に接する。
【００３７】
次に、図１に示す実施の形態にかかる半導体装置の動作について説明する。ＩＧＢＴのターンオン動作は、次の通りである。オフ状態において、ゲート電極７をエミッタ電極１０に対して同電位にした状態で、コレクタ電極１４をエミッタ電極１０に対して高電位にする。この状態では、ｎ-型ドリフト層１とｐ型ベース層３との間の逆バイアス接合により、その逆耐電圧以下ではｎ-型ドリフト層１とｐ型ベース層３とのｐｎ接合から空乏層が伸び、ＩＧＢＴは阻止状態となる。そして、この状態で、ゲート電極７をエミッタ電極１０に対して高電位にすることにより、ゲート電極７に電荷が蓄積され始める。同時に、ｐ型ベース層３の、ゲート絶縁膜６に接する領域に、ｎ型に反転したｎチャネル領域（図示せず）が形成される。
【００３８】
ｎ++型エミッタ層４とｎ-型ドリフト層１の間にｎチャネル領域が形成されると、このｎチャネル領域を通る通路では、逆バイアス接合が消える。したがって、エミッタ電極１０からｎ++型エミッタ層４およびｎチャネル領域を通ってｎ-型ドリフト層１に、電子が注入される。この電子の注入が起こると、コレクタ側のｐｎ接合が順バイアスされるので、ｐ型コレクタ層１３からｎ-型ドリフト層１に、少数キャリアである正孔が注入される。正孔がｎ-型ドリフト層１に注入されると、ｎ-型ドリフト層１においてキャリアについての中性条件を保つために多数キャリアである電子濃度が高くなり、ｎ-型ドリフト層１の抵抗が低くなる、いわゆる伝導度変調が起こる。このときにコレクタ電極１４とエミッタ電極１０の間に流れる電流による電圧降下が、オン電圧である。
【００３９】
半導体基板の第１主面に絶縁膜（ゲート絶縁膜６およびダミーゲート絶縁膜８）を介して設けられた電極（ゲート電極７およびダミーゲート電極９）のうち、ダミーゲート電極９はエミッタ電位となっている。このため、ゲート−ドレイン間容量に寄与する部分は、ゲート電極７とコレクタ電極１４とに挟まれた部分のみとなる。このため、従来のように半導体基板の第１主面の大部分がゲート電極で覆われている場合に比べて、ゲート電極７のコレクタ電極１４に対向する部分の面積が小さくなる。これにより、従来よりもゲート電極７に蓄積される電荷が少なくなり、ターンオン時、ｎ-型ドリフト層１の第１主面側の電位の上昇により生じる変位電流の電流値を小さくすることができる。したがって、従来よりもゲート電極７を介してゲート駆動回路へ流れ込む変位電流を少なくすることができ、ゲート電圧の上昇を抑制することができる。
【００４０】
一方、ＩＧＢＴのターンオフ動作は、次の通りである。オン状態において、エミッタ電極１０とゲート電極７の間の電圧が閾値以下になると、ゲート電極７に蓄積されていた電荷がゲート抵抗を介してゲート駆動回路へ放電される。それによって、ｐ型ベース層３においてｎ型に反転していたチャネル領域がｐ型に戻り、ｎチャネル領域がなくなる。したがって、エミッタ電極１０からｎ-型ドリフト層１への電子の供給がなくなる。しかし、ｎ-型ドリフト層１内に蓄積されている電子および正孔がそれぞれコレクタ電極１４およびエミッタ電極１０へ掃き出されるか、または、再結合して消滅するまで、電流が流れ続ける。そして、ｎ-型ドリフト層１内の電子と正孔が消滅した後に電流が流れなくなり、ＩＧＢＴがオフ状態となる。
【００４１】
次に、図１に示す実施の形態にかかる半導体装置の製造方法について説明する。図２〜５，７〜１０は、実施の形態にかかる製造途中の半導体装置を示す断面図である。図６は、実施の形態にかかる製造途中の半導体装置を示す平面図である。例えば、１２００Ｖ耐圧クラスのフィールドストップ（ＦＳ）型ＩＧＢＴを作製（製造）する場合を例に説明する。まず、例えば、（１００）面を第１主面とし、比抵抗６０Ωｃｍ程度のｎ-型のＦＺシリコン（ＦＺ−Ｓｉ）基板１−１を用意する。次に、図２に示すように、ＦＺシリコン基板１−１の第１主面に、例えば熱酸化法により熱酸化膜２１を３５０Å程度の厚さで成長させる。
【００４２】
次に、熱酸化膜２１を介して、ＦＺシリコン基板１−１の第１主面に例えばリン（Ｐ）イオンを注入する。このときのイオン注入条件は、例えば、ドーズ量１．０×１０13ｃｍ-2とし、加速エネルギー１００ＫｅＶとしてもよい。次に、熱処理によりＦＺシリコン基板１−１の第１主面に添加したリンを熱拡散（ドライブ・イン）させ、ＦＺシリコン基板１−１の第１主面の表面層に、ＦＺシリコン基板１−１よりも不純物濃度が高い表面ｎ層１−２を形成する。
【００４３】
次に、図３に示すように、熱酸化膜２１を介して、ＦＺシリコン基板１−１の第１主面に例えば砒素（Ａｓ）イオンを注入する。このときのイオン注入条件は、例えば、ドーズ量４．０×１０15ｃｍ-2とし、加速エネルギー１２０ＫｅＶとしてもよい。次に、熱アニール処理によりＦＺシリコン基板１−１の第１主面に導入した砒素を活性化し、表面ｎ層１−２の熱酸化膜２１側の表面層に、表面ｎ層１−２よりも不純物濃度が高いｎ++型エミッタ層４を０．２μｍ程度の厚さで形成する。
【００４４】
次に、図４に示すように、熱酸化膜２１を介して、ＦＺシリコン基板１−１の第１主面に例えばボロン（Ｂ）イオンを注入する。このときのイオン注入条件は、例えば、ドーズ量９．０×１０13ｃｍ-2とし、加速エネルギー１５０ＫｅＶとしてもよい。次に、熱アニール処理によりＦＺシリコン基板１−１の第１主面に導入したボロンを活性化し、表面ｎ層１−２とｎ++型エミッタ層４との間にｐ型ベース層３を形成する。ＦＺシリコン基板１−１の、ｐ型ベース層３およびｎ++型エミッタ層４を除く部分、すなわちＦＺシリコン基板１−１のｎ-層として残る部分および表面ｎ層１−２はｎ-型ドリフト層１である。
【００４５】
次に、熱酸化膜２１の表面に、例えばストライプ状に開口する開口部を有するレジストマスク（不図示）を形成する。次に、レジストマスクをマスクとして例えばドライエッチングにより熱酸化膜２１を選択的に除去し、ｎ++型エミッタ層４を選択的に露出させる。次に、図５に示すように、レジストマスク（不図示）および熱酸化膜（不図示）をマスクとしてエッチングを行い、シリコン半導体の、レジストマスクおよび熱酸化膜に覆われていない部分を０．３μｍ程度の深さｔ１まで除去する。
【００４６】
上述したようにｎ++型エミッタ層４は例えば０．２μｍ程度の厚さで形成されている。このため、図５，６に示すように、シリコン半導体の、レジストマスクおよび熱酸化膜に覆われていない部分を深さｔ１まで除去することにより、ｎ++型エミッタ層４の、レジストマスクおよび熱酸化膜に覆われていない部分は完全に除去され、ストライプ状にｐ型ベース層３が露出される。図６にハッチングで示すｐ型ベース層３は、エッチングされることにより露出された領域である。これにより、ｎ++型エミッタ層４を貫通しｐ型ベース層３に達する段差部１５となる第１溝２２が形成される。第１溝２２の深さｔ１は、第１溝２２の底面にｐ型ベース層３が露出される深さであればよい。
【００４７】
次に、図７に示すように、残っているレジストマスク（不図示）をマスクとして、第１溝２２の少なくとも底面コーナー部にボロン（Ｂ）イオンを注入する。このときのイオン注入条件は、例えば、ドーズ量１．０×１０15ｃｍ-2とし、加速エネルギー８０ＫｅＶとしてもよい。次に、熱アニール処理により第１溝２２内に露出するシリコン半導体に導入したボロンを活性化し、ｎ++型エミッタ層４に接し、かつｐ型ベース層３を貫通し表面ｎ層１−２に達するｐ+型コンタクト層５を形成する。ｐ+型コンタクト層５は、レジストマスクの開口部の平面形状と同様に、ｐ+型コンタクト層５が並ぶ方向と直交する方向に延びるストライプ状に配置される。その後、レジストマスクおよび熱酸化膜を完全に除去する。
【００４８】
次に、例えば等方性プラズマエッチャーを用いたエッチングにより、ＦＺシリコン基板１−１の第１主面側のシリコン半導体を選択的に例えば１．５μｍの深さｔ２まで除去し、ストライプ状に並ぶ複数の第２溝２３を形成する。隣り合う第２溝２３の間に残るシリコン半導体が突起状半導体領域２となる。第２溝２３は、隣り合う第１溝２２の間に残るシリコン半導体と、第１溝２２の底面に露出するシリコン半導体とに形成される。隣り合う第１溝２２の間に残るシリコン半導体に形成された第２溝２３（図７には符号２３−１で示す）と、第１溝２２の底面に露出するシリコン半導体に形成された第２溝２３（図７には符号２３−２で示す）とは交互に配置されている。
【００４９】
第２溝２３−２は、第１溝２２の底面から深さｔ２で形成される。このため、第２溝２３−２の、ＦＺシリコン基板１−１の第１主面からの深さｔ３は、第２溝２３−１の、ＦＺシリコン基板１−１の第１主面からの深さｔ２よりも第１溝２２の深さｔ１分だけ深くなる（ｔ３＝ｔ１＋ｔ２）。第２溝２３を形成するためのエッチングにより、隣り合う突起状半導体領域２の間（第２溝２３−１，２３−２部分）のｎ++型エミッタ層４およびｐ型ベース層３は完全に除去される。
【００５０】
エッチングにより除去されるシリコン半導体の深さ（第２溝２３の深さ）ｔ２は２μｍ以下であるのが好ましい。その理由は、エッチングにより除去されるシリコン半導体の深さが２μｍより大きくなった場合、その後のパターニング工程においてレジストむらが発生したり、パターニング精度が悪くなったりするからである。等方性エッチングによって第２溝２３を形成することにより、第２溝２３の側壁と、第２溝２３の底面とのなす角度（劣角）θは鈍角となる。第２溝２３の側壁と、第２溝２３の底面とのなす角度θは、ｐ型ベース層３を形成するためのボロンのドーズ量、このボロンを活性化させるためのアニール条件、および第２溝２３を形成するためのエッチング条件によって制御することができる。
【００５１】
次に、熱酸化処理により、ＦＺシリコン基板１−１の第１主面側全面、すなわち突起状半導体領域２の頂点部、突起状半導体領域２の側面（第２溝２３の側壁）および第２溝２３の底面に犠牲酸化膜として熱酸化膜（不図示）を１０００Åの厚さで成長させる。次に、犠牲酸化膜を除去し、エッチングによるシリコン半導体表面の加工ダメージを除去して平坦化する。次に、図８に示すように、例えば９００℃の熱酸化処理により、ＦＺシリコン基板１−１の第１主面側全面にゲート絶縁膜６およびダミーゲート絶縁膜８となる酸化膜２４を８００Åの厚さで成長させる。次に、酸化膜２４上にゲート電極７およびダミーゲート電極９となるポリシリコン膜を０．５μｍ程度の厚さで成長させる。
【００５２】
次に、フォトリソグラフィによりポリシリコン膜を選択的に除去し、ゲート電極７およびダミーゲート電極９を形成する。ポリシリコン膜の除去は、例えば等方性プラズマエッチャーを用いたエッチングにより行ってもよい。これにより、第２溝２３内には、突起状半導体領域２が並ぶ方向に交互に配置されるようにゲート電極７またはダミーゲート電極９が形成される。このとき、ゲート絶縁膜６、ダミーゲート絶縁膜８、ゲート電極７およびダミーゲート電極９を形成するための熱処理により、例えば、突起状半導体領域２の内部に形成されたｐ型ベース層３、ｎ++型エミッタ層４およびｐ+型コンタクト層５は拡散され、その拡散深さが深くなる。
【００５３】
次に、図９に示すように、ゲート電極７およびダミーゲート電極９を覆うように、層間絶縁膜１１としてＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜およびＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を順次堆積させる。そして、層間絶縁膜１１およびゲート絶縁膜６を選択的に除去してコンタクトホール２５を形成し、ｎ++型エミッタ層４、ｐ+型コンタクト層５およびダミーゲート電極９を選択的に露出させる。
【００５４】
次に、窒素雰囲気で１０００℃の温度のアニール処理を３０分間行う。次に、図１０に示すように、スパッタリングなどの物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＦＺシリコン基板１−１の第１主面側にエミッタ電極１０としてアルミニウムシリコン（ＡｌＳｉ）電極膜を堆積する。そして、フォトリソグラフィによりエミッタ電極１０をパターニングし、所望のエミッタ配線構造を形成する。
【００５５】
次に、スピンコーターを用いて、ＦＺシリコン基板１−１の第１主面側に表面保護膜としてポリイミド膜（不図示）を堆積しエミッタ電極１０を覆う。そして、フォトリソグラフィによりポリイミド膜をパターニングし、ＦＺシリコン基板１−１の第１主面側の電極パッド構造を形成する。次に、ＦＺシリコン基板１−１の第２主面を研削し、ＦＺシリコン基板１−１の厚さを例えば１２０μｍまで薄くする。次に、ＦＺシリコン基板１−１の研削された第２主面に、例えばプロトン（Ｈ+）とおよびボロンイオンを順次注入する。
【００５６】
次に、４００℃の温度で熱処理を行い、熱アニール処理によりＦＺシリコン基板１−１の第２主面に注入した不純物を活性化させる。これにより、図１に示すように、ＦＺシリコン基板１−１の第２主面の表面層にｎ型バッファ層１２が形成される。また、ＦＺシリコン基板１−１の第２主面の表面層のｎ型バッファ層１２よりも浅い部分に、ｎ型バッファ層１２に接するｐ型コレクタ層１３が形成される。その後、スパッタリングなどの物理気相成長法により、例えばアルミニウム−チタン（Ｔｉ）−ニッケル（Ｎｉ）−金（Ａｕ）の４層積層構造からなるコレクタ電極１４を形成する。そして、ＦＺシリコン基板１−１をダイシングしチップ化することにより、図１に示す凸型セル構造を有する半導体装置が完成する。
【００５７】
次に、上述した図１に示す半導体装置において、コレクタ電流の時間変化率ｄｉ／ｄｔとゲート抵抗との関係について検証した。図１１は、実施の形態にかかる半導体装置のコレクタ電流の時間変化率を示す説明図である。まず、実施の形態に従い、図１に示すような、ゲート電極７およびエミッタ電位のダミーゲート電極９を備えたＩＧＢＴを作製した（以下、実施例とする）。比較として、図１２に示すような、デバイス表面の大部分を覆う１つのゲート電極１０７を備えた従来のＩＧＢＴを作製した（以下、従来例とする）。
【００５８】
実施例および従来例ともに、ゲート抵抗の抵抗値を自由に変更できるように構成されている。そして、実施例および従来例のそれぞれにおいて、ゲート抵抗の抵抗値を種々変更し、オン時のコレクタ電流の時間変化率ｄｉ／ｄｔを測定した。コレクタ電流の時間変化率ｄｉ／ｄｔを測定する際の条件は、次の通りである。ＩＧＢＴの接合温度Ｔｊを１５０℃とした。ＩＧＢＴのコレクタ電流密度Ｊｃを１５０Ａ／ｃｍ2とした。ＩＧＢＴの飽和電流Ｉｓａｔを８００Ａ／ｃｍ2とした。
【００５９】
図１１に示す結果より、実施例は、従来例よりもオン時のコレクタ電流の時間変化率ｄｉ／ｄｔが小さいことが確認された。したがって、ダミーゲート電極９をエミッタ電位とすることにより、コレクタ電流の時間変化率ｄｉ／ｄｔが小さくなることが確認された。
【００６０】
以上、説明したように、実施の形態によれば、ダミーゲート電極をエミッタ電極に接続しエミッタ電位とすることにより、半導体基板の第１主面に絶縁膜を介して設けられた電極（ゲート電極およびダミーゲート電極）のうち、ゲート電位をもつ電極をゲート電極のみとすることができる。これにより、ゲート電位をもつ電極の、コレクタ電極に対向する部分の面積を小さくすることができ、ゲート−ドレイン間容量を低減させることができる。したがって、ゲート電位をもつ電極に蓄積される電荷量を少なくすることができ、スイッチング動作を高速化することができる。これにより、高いスイッチング周波数で回路を動作させることができる。
【００６１】
また、実施の形態によれば、ゲート電位をもつ電極のコレクタ電極に対向する部分の面積を小さくすることができるため、オン時に、ゲート電極を介してゲート駆動回路へ流れ込む変位電流を低減することができる。これにより、変位電流によって生じるゲート抵抗の両端部間の電位差を小さくすることができ、ゲート電圧の上昇を抑制することができる。したがって、コレクタ電流が上昇することを抑制することができ、コレクタ電流の時間変化率ｄｉ／ｄｔを小さくすることができる。また、ゲート抵抗両端部間の電位差を小さくすることによりコレクタ電流が上昇することを抑制することができるため、ゲート抵抗の抵抗値を変更するだけでコレクタ電流の上昇率を制御することができる。
【００６２】
また、実施の形態によれば、コレクタ電流の時間変化率ｄｉ／ｄｔを小さくすることができるため、例えばＩＧＢＴをブリッジ接続して構成したインバータ回路（不図示）において、対向アームに逆並列に接続され負荷電流を還流させる還流ダイオードの逆回復動作を緩やかにすることができ、逆回復ピーク電流を減少させることができる。これにより、逆回復ピーク電流の時間変化率ｄｉ／ｄｔが減少し、還流ダイオードにかかるサージ電圧の上昇を抑制することができるため、還流ダイオードの逆回復時におけるノイズの発生を低減し、素子破壊を回避することができる。
【００６３】
また、実施の形態によれば、ゲート電極とダミーゲート電極とを突起状半導体領域を挟むように離して設けることにより、エミッタ電位のダミーゲート電極による影響がゲート電極に及ばないようにすることができる。具体的には、例えば、ターンオン開始時、ｎ-型ドリフト層の、ダミーゲート電極に対向する部分はエミッタ電位に固定され続ける。このため、ゲート電極とダミーゲート電極とが隣り合っている場合、ｎ-型ドリフト層の、ゲート電極に対向する部分もエミッタ電位に固定される。コレクタ電流が流れ始めることによりｎ-型ドリフト層内の空間電荷分布が再構成され、ｎ-型ドリフト層の、ゲート電極に対向する部分の電位が上昇する。しかしながら、ｎ-型ドリフト層の、ゲート電極に対向する部分は、直前までエミッタ電位に固定されているため、電位上昇率が極めて大きく、ゲート絶縁膜を通してゲート電極へ流れ込む変位電流も大きくなるため、ゲート電圧が上昇してしまう。したがって、ゲート電極とダミーゲート電極とを突起状半導体領域を挟むように離して設けることにより、ダミーゲート電極電位による、ｎ-型ドリフト層の、ゲート電極に対向する部分への悪影響を抑制することができ、ゲート電圧の上昇を抑制することができる。
【００６４】
また、実施の形態によれば、凸型エミッタ構造とすることにより、エミッタ側の表面積に対するｐ型ベース層の面積比率が小さくなるため、ＩＥ効果が向上し、オン電圧が低減する。また、実施の形態によれば、突起状半導体領域の内部に設けられたｐ型ベース層とｎ-型ドリフト層とのｐｎ接合面から半導体基板の主面に平行に空乏層が伸びるため、電界集中が起こりにくく耐圧を向上させることができる。また、実施の形態によれば、ターンオン時、隣り合う突起状半導体領域の間に露出するｎ-型ドリフト層の、ゲート電極に対向する部分に電子蓄積層が形成される。したがって、ｐ型ベース層に対向する部分のみにゲート電極を設けた構成と比べて、ＩＥ効果が向上され、オン電圧が低減される。
【００６５】
以上において本発明では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。この場合、ｐ-型ドリフト層の第２ゲート電極に対向する部分には、多数キャリアである正孔が蓄積される。ＦＳ型ＩＧＢＴを例に説明しているが、ノンパンチスルー（ＮＰＴ）型やパンチスルー（ＰＴ）型のＩＧＢＴにも適用可能である。
【産業上の利用可能性】
【００６６】
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００６７】
１  ｎ-型ドリフト層（半導体基板）
２  突起状半導体領域
３  ｐ型ベース層（第１半導体領域）
４  ｎ++型エミッタ層（第２半導体領域）
５  ｐ+型コンタクト層
６  ゲート絶縁膜
７  ゲート電極
８  ダミーゲート絶縁膜
９  ダミーゲート電極
１０  エミッタ電極
１１  層間絶縁膜
１２  ｎ型バッファ層
１３  ｐ型コレクタ層
１４  コレクタ電極
【図１】
2013251465.tif 000003
【図２】
2013251465.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013251465.tif 000009
【図８】
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【図９】
2013251465.tif 000011
【図１０】
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【図１１】
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【図１２】
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