(57)【要約】【課題】複数の階層から構成される半導体集積回路の設計においてトップの配線を効率よく行うことができる、半導体集積回路の設計装置を提供する。【解決手段】トップ３に配置された配線の位置、幅、長さを含む上位階層配線詳細情報と、階層ブロック４ａに配置された配線の位置、幅、長さを含む内部詳細情報ファイル１４ｃと、階層ブロック４ａのトップ３における位置、及びトップ３に配置されたセル３１ａの位置を含む配置配線情報ファイル１４ｂと、これらのファイル１４ｂ、１４ｃを用いてトップ３におけるメタル被覆率を算出するメタル被覆率算出部を含む設計プログラム１４ａとが格納された記憶部１４を有することを特徴とする。【選択図】図１
2013196186.tif 000002
【特許請求の範囲】
【請求項１】
上位階層と下位階層とから構成される半導体集積回路において、前記上位階層に配置された配線の位置、幅、長さを含む上位階層配線詳細情報と、前記下位階層に配置された配線の位置、幅、長さを含む下位階層配線詳細情報と、前記下位階層を構成する階層ブロックの前記上位階層における位置、及び前記上位階層に配置されたセルの位置を含む配置位置情報とが格納されている配置配線情報記憶部と、
前記上位階層の面積に比して微小な領域であるチェック領域を設定し、前記上位階層配線詳細情報と、前記下位階層配線詳細情報と、前記配置位置情報とに基づき、前記チェック領域における前記配線が占める面積割合を算出するメタル被覆率算出部と、
を有し、前記配置配線情報記憶部には、前記階層ブロックの最外周から所定長さだけ内側に延出した位置にある内周までの間の領域である、リング状周縁領域における前記下位階層配線詳細情報が格納されており、前記所定長さは、少なくとも前記チェック領域を構成する辺のうち最も短い辺の長さよりも長いことを特徴とする、半導体集積回路の設計装置。
【請求項２】
上位階層と下位階層とから構成される半導体集積回路において、前記上位階層に配置された配線の位置、幅、長さを含む上位階層配線詳細情報と、前記下位階層に配置された配線の位置、幅、長さを含む下位階層配線詳細情報と、前記下位階層を構成する階層ブロックの前記上位階層における位置、及び前記上位階層に配置されたセルの位置を含む配置位置情報とが格納されている配置配線情報記憶部と、
前記上位階層配線詳細情報と、前記下位階層配線詳細情報と、前記配置位置情報とに基づき前記上位階層における前記配線が占める面積割合を算出するメタル被覆率算出部と、
を有することを特徴とする、半導体集積回路の設計装置。
【請求項３】
前記メタル被覆率算出部は、前記上位階層の面積に比して微小な領域であるチェック領域を設定し、前記チェック領域において前記配線が占める面積割合を算出することを特徴とする、請求項２に記載の半導体集積回路の設計装置。
【請求項４】
上位階層と下位階層とから構成される半導体集積回路の前記上位階層の配線設計において、前記上位階層の面積に比して微小な領域であるチェック領域を前記上位階層に設定し、
前記上位階層に配置されたセルの位置を含む配置位置情報と、前記上位階層に配置された配線の位置、幅、長さを含む上位階層配線詳細情報とを用いて、前記チェック領域に含まれる前記上位階層に配置された配線の面積を算出し、
前記下位階層を構成する階層ブロックの前記上位階層における位置を含む前記配置位置情報と、前記下位階層に配置された配線の位置、幅、長さを含む下位階層配線詳細情報とを用いて、前記チェック領域に含まれる前記階層ブロックに配置された配線の面積を算出し、
前記上位階層に配置された配線の面積と前記階層ブロックに配置された配線の面積とを合算し、前記チェック領域の面積に占める割合を算出することを特徴とする、半導体集積回路の設計方法。
【請求項５】
上位階層と下位階層とから構成される半導体集積回路の前記上位階層の配線設計において、前記上位階層の面積に比して微小な領域であるチェック領域を前記上位階層に設定し、
前記上位階層に配置されたセルの位置を含む配置位置情報と、前記上位階層に配置された配線の位置、幅、長さを含む上位階層配線詳細情報とを用いて、前記チェック領域に含まれる前記上位階層に配置された配線の面積を算出し、
前記下位階層を構成する階層ブロックの前記上位階層における位置を含む前記配置位置情報と、前記下位階層に配置された配線の位置、幅、長さを含む下位階層配線詳細情報とを用いて、前記チェック領域に含まれる前記階層ブロックに配置された配線の面積を算出し、
前記上位階層に配置された配線の面積と前記階層ブロックに配置された配線の面積とを合算し、前記チェック領域の面積に占める割合を算出する処理をコンピュータ実行させることを特徴とする、半導体集積回路の設計プログラム。
【請求項６】
上位階層と下位階層とから構成される半導体集積回路において、前記上位階層に配置された配線の位置、幅、長さを含む上位階層配線詳細情報と、
前記下位階層に配置された配線の位置、幅、長さを含む下位階層配線詳細情報と、
前記下位階層を構成する階層ブロックの前記上位階層における位置、及び前記上位階層に配置されたセルの位置を含む配置位置情報と、
前記上位階層の面積に比して微小な領域であるチェック領域を前記上位階層に設定し、前記配置位置情報と前記上位階層配線詳細情報とを用いて前記チェック領域に含まれる前記上位階層に配置された配線の面積を算出し、前記配置位置情報と前記下位階層配線詳細情報とを用いて前記チェック領域に含まれる前記階層ブロックに配置された配線の面積を算出し、前記上位階層に配置された配線の面積と前記階層ブロックに配置された配線の面積とを合算し、前記チェック領域の面積に占める割合を算出する処理をコンピュータ実行させるプログラムと、
が格納されている記録媒体。
【請求項７】
上位階層と下位階層とから構成される半導体集積回路のデータ構造であって、
前記上位階層に配置された配線の位置、幅、長さを含む上位階層配線詳細データと、前記下位階層を構成する階層ブロックの前記上位階層における位置、及び前記上位階層に配置されたセルの位置を含む配置位置データと、前記階層ブロックの最外周から所定長さだけ内側に延出した位置にある内周までの間の領域であるリング状周縁領域に配置された、配線の位置、幅、長さを含む下位階層配線詳細データとから構成され、前記所定長さは、少なくとも前記チェック領域を構成する辺のうち最も短い辺の長さよりも長いことを特徴とする、半導体集積回路のデータ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体集積回路の設計装置及び半導体集積回路の設計方法、半導体集積回路の設計プログラム、記録媒体、並びにデータ構造に関する。
【背景技術】
【０００２】
従来、半導体集積回路の設計では、アンド（ＡＮＤ）回路やオア（ＯＲ）回路などの論理回路、フリップフロップ回路、メモリ回路など既に設計されている基本回路であるセルをチップ内の所定領域に複数配置し、それぞれの信号接続を配線することで、所望の機能を実現してきた。近年、半導体製造技術の向上により、さらに多くの機能を１チップに搭載できるようになり、搭載ゲート規模が大きくなってきた。それに伴い、セルの配置、配線などの設計についての重要性が高まってきている。
【０００３】
そこで、大規模な半導体集積回路の設計手法については、複数の機能ブロック毎にセルの配置及び配線を行い、それを更に一つの半導体集積回路装置としてレイアウト設計を行う階層設計手法が多く用いられてきている。従来の配線設計では、下位階層を構成する機能ブロック（以下、階層ブロックと示す）のセルの配置及び配線を設計後に、トップと呼ばれる上位階層のセルの配置及び配線が設計される。
【０００４】
このとき、配線が過密に配置されたエリアでは、配線層の製造工程において隣接する配線がくっついてしまいショートする可能性がある。逆に、配線の密度が極端に低いエリアでは、配線層の製造工程において配線が細ったり局所的な欠けが生じたりする危険性があり、断線が発生する恐れがある。従って、配線を設計する際には、特定のエリアで配線の密度が過密や過疎にならないように、メタル被覆率のチェックが行われている。具体的には、デザインルールで定められた特定の大きさのエリア（以下、チェックエリアと示す）を設定し、同エリア内に配置されたメタル被覆率を算出する。算出された被覆率の値が、規定範囲として予め定められた最小値から最大値までの範囲に収まらない場合、配線を他のエリアに分散させたりダミーの配線を設置したりするなどの再配線が行われる。
【０００５】
従来、トップの設計時においては、階層ブロックの上面は配線禁止領域として扱われ、階層ブロック内の配線などの詳細な情報を知ることができなかった。このため、トップの配線後に行われるメタルの被覆率のチェックでは、階層ブロック内の全領域のメタル密度を１００％、もしくは０％などと仮定してチェックが行われていた。従って、チェックエリアがトップと階層ブロックとに跨る箇所では、実際の値と異なる値でメタルの被覆率が算出されてしまう。このため、トップのメタルの被覆率のチェック時においては、被覆率が規定の範囲内に収まっていても、最終的にトップから階層ブロックまでをフラットに展開して行われる最終チェックにおいて、算出される実際のメタル被覆率が規定の範囲内に収まらないという事態が生じてしまう。このような場合、メタル被覆率が規定の範囲内に収まるように、トップの再配線やダミー配線の設置などを行わなければならず、設計の手戻りが生じてしまうという問題があった。
【０００６】
配線の設計が完了した後、トップの階層図面から階層ブロック内の回路情報を識別する装置においても、トップの設計時において階層ブロック内の詳細な情報を得ることはできず、トップと階層ブロックとに跨る箇所における正確なメタル被覆率の算出を行うことはできない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１８７６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、本実施形態は、以上の点に鑑みてなされたもので、複数の階層から構成される半導体集積回路の設計においてトップの配線の設計を効率よく行うことができる、半導体集積回路の設計装置及び半導体集積回路の設計方法、半導体集積回路の設計プログラム、記録媒体、並びにデータ構造を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本実施形態の半導体集積回路の設計装置は、上位階層と下位階層とから構成される半導体集積回路において、前記上位階層に配置された配線の位置、幅、長さを含む上位階層配線詳細情報と、前記下位階層に配置された配線の位置、幅、長さを含む下位階層配線詳細情報と、前記下位階層を構成する階層ブロックの前記上位階層における位置、及び前記上位階層に配置されたセルの位置を含む配置位置情報とが格納されている配置配線情報記憶部と、前記上位階層配線詳細情報と、前記下位階層配線詳細情報と、前記配置位置情報とに基づき前記上位階層における前記配線が占める面積割合を算出するメタル被覆率算出部と、を有することを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係わる半導体集積回路の設計装置の構成の一例を説明する図。
【図２】本実施形態に係わる半導体集積回路の設計装置１により設計される半導体集積回路の構成の一例を概念的に示した図。
【図３】トップ３の配線手順の一部を説明するフローチャート。
【図４】トップ３におけるチェックエリア５のスキャン方法の一例を説明する概略図。
【図５】トップ３におけるチェックエリア５の設定位置を説明する図。
【図６】チェックエリア５におけるメタル被覆率の算出手順を説明するフローチャート。
【図７】チェックエリア５ｃの配置されている領域を説明する図。
【図８】トップ３の設計時における階層ブロック４ａの内部情報取得可能範囲を説明する図。
【図９】チェックエリア５に含まれる階層ブロック４ａ領域におけるメタル被覆率の算出手順を説明するフローチャート。
【発明を実施するための形態】
【００１１】
以下、図面を参照して実施形態を説明する。
【００１２】
まず、図１を参照して、本実施形態に係わる半導体集積回路の設計装置の構成を説明する。図１は、本実施形態に係わる半導体集積回路の設計装置の構成の一例を説明する図である。
【００１３】
図１に示すように、本実施形態に係わる半導体集積回路の設計装置１は、各種ソフトウエアプログラムを実行する中央処理装置（以下、CPUという）１１ａ、ＲＯＭ、ＲＡＭなどを含む装置本体１１と、キーボード１２ａやマウス１２ｂなどの入力装置１２と、表示装置１３と、ハードディスク装置などの外部記憶装置１４（以下、単に記憶装置１４と示す）とを有してなるパーソナルコンピュータ（ＰＣ）などのコンピュータである。
【００１４】
記憶装置１４には、各種ソフトウエアプログラムとして、半導体集積回路のセルの配置、配線などの設計を行う設計プログラム１４ａが記憶されている。また、記憶装置１４には、セルの位置や接続に関する情報や、配線の位置や接続に関する情報などが格納されている配置配線情報ファイル１４ｂ、セル内に敷設された配線の位置など、より詳細な情報が格納されている内部詳細情報ファイル１４ｃ、配線全般の情報が格納されているメタルマージ情報ファイル１４ｄ、の各種ファイルが格納されている。本体装置１１のＣＰＵ１１ａは、記憶部１４に記憶されたプログラム等を実行あるいは読み出すことができる。
【００１５】
なお、配置配線情報ファイル１４ｂに格納されているセルの位置や接続に関する情報は配置位置情報に相当し、同じく配線の配置配線情報ファイル１４ｂに格納されている配線の位置や接続に関する情報は上位階層配線詳細情報のうちセル間に敷設された配線の情報に相当する。また、内部詳細情報ファイル１４ｃに格納されているセル内に敷設された配線の位置などのより詳細な情報は、下位階層配線詳細情報及びセル内に敷設された上位階層配線詳細情報に相当する。また、設計プログラム１４ａには、メタル被覆率を算出するメタル被覆率算出部が含まれている。（メタル被覆率の算出については後に詳述する。）
図２は、本実施形態に係わる半導体集積回路の設計装置１により設計される半導体集積回路の構成の一例を概念的に示した図である。図２に示すように、設計装置１により設計される半導体集積回路は、下位階層４と上位階層（以下、トップと示す）３とが積層に配置して構成されている。
【００１６】
下位階層４は、１つ以上の階層ブロック４ａ、４ｂから構成されており、階層ブロック４ａ、４ｂにはそれぞれ図示しないセルが配置されている。また、セル内部及びセル間には必要な配線が敷設されている。トップ３は、下位階層４の上面に配置され、１つ以上のセル３１ａ、３１ｂが配置されている。セル３１ａ、３１ｂの間やそれぞれの内部、及び、セル３１ａ、３１ｂと階層ブロック４ａ、４ｂの間には、必要な配線が敷設されている。また、トップ３の周縁部には、外部とのインタフェースとしてのＩ／Ｏ部２１が配置されており、セル３１ａ、３１ｂとＩ／Ｏ部２１との間やＩ／Ｏ部２１の内部には必要な配線が敷設されている。
【００１７】
トップ３の設計（セル３１ａ、３１ｂの配置や必要な配線の敷設）においては、階層ブロック４ａ、４ｂが配置されている領域は配線禁止領域として扱われる。従って、セル３１ａ、３１ｂや必要な配線は、階層ブロック４ａ、４ｂの上面以外の領域に配置及び敷設される。なお、図２において、トップ３の上面に示したフラット層（以下、単にフラットと示す）２は、階層ブロック４ａ、４ｂとトップ３に配置された全てのセル４ａ、４ｂ、３１ａ、３１ｂ、及び全ての配線を、トップ３の上面に投影して示したものである。
【００１８】
図２に例示したような、階層設計手法を用いて設計される半導体集積回路の配線、特にトップ３の配線を行う手順について、図３を用いて以下説明する。図３は、トップ３の配線手順の一部を説明するフローチャートである。図３に示すフローチャートは、トップ３に配線が敷設された状態でメタル被覆率のチェックを行い、チェック結果を実際の配線にフィードバックする手順について示している。なお、メタル被覆率とは、所定の領域において配線が占める面積割合をいう。本実施形態では、所定の領域として微小な評価エリア（以下、チェックエリア５と示す）をトップ３に配置し、同チェックエリア５におけるメタル被覆率を算出する。
【００１９】
配線が過密に配置されたエリアでは、配線層の製造工程において隣接する配線がくっついてしまいショートする可能性がある。逆に、配線の密度が極端に低いエリアでは、配線層の製造工程において配線が細ったり局所的な欠けが生じたりする危険性があり、断線が発生する恐れがある。従って、配線を設計する際には、特定のエリアで配線の密度が過密や過疎にならないように、配線を敷設する全領域に渡ってメタルの被覆率チェックを細密に行う必要がある。算出されたメタル被覆率の値が規定範囲として予め定められた最小値から最大値までの範囲に収まらない場合、配線を他のエリアに分散させたりダミーの配線を設置したりするなどの再配線が行われる（チェック結果のフィードバック）。
【００２０】
チェックエリア５は、例えば一辺が５０μｍの矩形の形状を有する微小領域として設定される。チェックエリア５の設定位置を少しずつずらしスキャンしながら繰り返しチェックを行うことで、トップ３の全ての領域についてメタル被覆率をもれなくチェックする。図４を参照しながら、チェックエリア５のスキャン方法の一例を説明する。図４は、トップ３におけるチェックエリア５のスキャン方法の一例を説明する概略図である。
【００２１】
図４に示すように、チェックエリア５を例えばトップ３の左下隅部に設定し、メタル被覆率チェックを行う。チェックが終了したら、チェックエリア５を右横方向（図４におけるｘ方向）に移動させる。このとき、チェックエリア５の移動距離を、チェックエリア５の一辺の長さ（＝ｌｃ）よりも短い距離（例えば１μｍ）に設定する。このようにすることで、直前のチェックエリア５と新たに設定されるチェックエリア５´とに重なり領域が設けられるため、チェック漏れを防止することができる。
【００２２】
メタル被覆率チェックとチェックエリア５の移動を繰り返し、チェックエリア５がトップ３の右端部まで達したら、チェックエリア５を縦上方向（図４におけるｙ方向）に移動させる。この場合のチェックエリア５の移動距離も、横方向の場合と同様に、チェックエリア５の一辺の長さよりも短い距離（例えば１μｍ）に設定する。
【００２３】
縦方向に移動して設定したチェックエリア５”におけるメタル被覆率のチェックが終了したら、左横方向にチェックエリア５を移動させる。チェックエリア５がトップ３の右上隅部（もしくは左上隅部）に達するまでこのようなジグザグ状のスキャンを行うことで、トップ３の全ての領域についてもれなくメタル被覆率をチェックする。
【００２４】
なお、チェックエリア５の大きさやトップ３のスキャン方法（チェックエリアの移動距離を含む）は、上述の値及び方法に限定されるものではなく、設計を行う半導体集積回路などに応じて都度最適な方法で行ってよい。
【００２５】
図３に戻って、トップ３の配線（特にメタル被覆率チェック）手順について説明する。なお、トップ３の配線に先んじて、下位階層４の設計（セル・配線の配置）が終了しているものとする。
【００２６】
まず、ステップＳ１において、トップ３の所定位置にメタル被覆率をチェックするためのチェックエリア５を設定する。次に、ステップＳ２に進み、チェックエリア５内のメタル被覆率を算出する。メタル被覆率の算出方法は、チェックエリア５の設定位置によって異なる。チェックエリア５の設定位置とメタル被覆率の算出方法との関係について、図５を用いて説明する。図５は、トップ３におけるチェックエリア５の設定位置を説明する図である。
【００２７】
図５に示すトップ３は、図２に示した半導体集積回路のトップ３と同一である。図２を用いて説明したように、トップ３の下層には階層ブロック４ａ、４ｂが配置されており、これと重ならないようにセル３１ａ、３１ｂが配置されている。メタル被覆率の算出方法は、チェックエリア５の設定位置によって次の三つの方法に大別される。
【００２８】
一つ目は、チェックエリアの全領域が階層ブロック４ａ、４ｂに重なるように配置されている場合（図５におけるチェックエリア５ａの場合）である。二つ目は、チェックエリアの全領域が階層ブロック４ａ、４ｂに重ならないように配置されている場合（図５におけるチェックエリア５ｂの場合）である。三つ目は、チェックエリアの一部が階層ブロック４ａ、４ｂに重なるように、トップ３と階層ブロック４ａ、４ｂとに跨って配置されている場合（図５におけるチェックエリア５ｃの場合）である。
【００２９】
以下、それぞれの場合についてメタル被覆率の算出方法を説明する。まず、一つ目の場合、すなわち、チェックエリア５ａの全領域が階層ブロック４ａ、４ｂに重なるように配置されている場合について説明する。階層ブロック４ａ、４ｂのメタル被覆率は、下位階層の配線設計時にすでにチェックがなされており、規定範囲として定められた範囲内に収まるように配線が調整されている。従って、階層ブロック４ａ、４ｂの上部についてはメタル被覆率のチェックを改めて行う必要はない。すなわち、チェックエリア５ａの全領域が階層ブロック４ａ、４ｂに重なるように配置されている場合は、図３のステップＳ２は省略（スキップ）される。
【００３０】
次に、二つ目の場合、すなわち、チェックエリア５ｂの全領域が階層ブロック４ａ、４ｂに重ならないように配置されている場合について説明する。この場合のメタル被覆率の算出手順を、図６のフローチャートを用いて説明する。図６は、チェックエリア５におけるメタル被覆率の算出手順を説明するフローチャートである。
【００３１】
まず、ステップＳ２１において、チェックエリア５ｂが設定された領域に敷設された配線の数と長さの情報を、配置配線情報ファイル１４ｂから取得する。配置配線情報ファイル１４ｂから取得できる配線の情報は、セル３１ａ、３１ｂや、Primitiveセル（ＩＶ、ＮＡＮＤ、ＮＯＲ等）などの、各種セル間を接続する配線に関するものである。従って、チェックエリア５ｂにセル３１ａ、３１ｂが配置されている場合、セル３１ａ、３１ｂの内部の配線については以降の手順において別途情報を取得する。
【００３２】
次に、ステップＳ２２に進み、配線の幅の情報を内部詳細情報ファイル１４ｃから取得する。続くステップＳ２３において、ステップＳ２１で取得した配線の数と長さから配線のトータルの長さを算出し、これにステップＳ２２で取得した配線の幅を乗じて配線の面積Ｓｔoを算出する。なお、チェックエリア５ｂが設定された領域の全てがトップのセル３１ａ、３１ｂに含まれている場合、上述したステップＳ２１からステップＳ２３は行わずにステップＳ２４へ進む。
【００３３】
チェックエリア５ｂが設定された領域にトップ３のセル３１ａ、３１ｂが配置されている場合（ステップＳ２４、Ｙｅｓ）、ステップＳ２５に進み、チェックエリア５ｂが設定された領域に存在するトップ３のセル３１ａ、３１ｂの位置情報を、配置配線情報ファイル１４ｂから取得する。続いて、ステップＳ２６において、セル３１ａ、３１ｂのうちチェックエリア５ｂに含まれる領域に敷設された配線の数と長さ、幅の情報を、内部詳細情報ファイル１４ｃから取得する。
【００３４】
次に、ステップＳ２７に進み、ステップＳ２６で取得した配線の数と長さから配線のトータル長さを算出し、同じくステップＳ２７で取得した配線の幅をこれに乗じて配線の面積Ｓｔｉを算出する。次に、ステップＳ２７で算出した配線の面積Ｓｔｉと、ステップＳ２３で算出した配線の面積Ｓｔoとを合算し、チェックエリア５ｂに含まれる配線のトータルの面積Ｓｔａを算出する（ステップＳ２８）。
【００３５】
なお、チェックエリア５ｂが設定された領域にトップ３のセル３１ａ、３１ｂが配置されていない場合（ステップＳ２４、Ｎｏ）、ステップＳ２５からステップＳ２７は行わずにステップＳ２８に進む。この場合、ステップＳ２８では、ステップＳ２３で算出した配線の面積Ｓｔoが、チェックエリア５ｂに含まれる配線のトータルの面積Ｓｔａとなる。
【００３６】
最後に、ステップＳ２９において、チェックエリア５ｂに含まれる配線のトータルの面積Ｓｔａをチェックエリア５ｂの面積で除し、チェックエリア５ｂのメタル被覆率を算出する。
【００３７】
最後に、三つ目の場合、すなわち、チェックエリア５ｃの一部が階層ブロック４ａ、４ｂに重なるように、トップ３と階層ブロック４ａ、４ｂとに跨って配置されている場合について説明する。図７は、チェックエリア５ｃの配置されている領域を説明する図である。
【００３８】
図７に示すように、チェックエリア５ｃには階層ブロック４ａの一部と、トップ３の一部とが含まれている。従来、配線禁止領域である階層ブロック４ａの領域は、トップ３の設計の時点においてはブラックボックスとして扱われており、階層ブロック４ａ内部の配線や詳細な情報は得られなかった。このため、チェックエリア５ｃのメタル被覆率を算出する場合、階層ブロック４ａが配置されている部分のメタル被覆率は０％又は１００％など固定された値が用いられていた。
【００３９】
しかし、図７に示すように、階層ブロック４ａの内部に実際に敷設されている配線４１を用いて算出するメタル被覆率は、上述した固定値とは異なる。従って、当該部分の被覆率を０％と固定してチェックエリア５ｃのメタル被覆率を算出した場合、実際の配線４１を用いて計算した値よりも小さい値が算出されてしまう。逆に当該部分の被覆率を１００％と固定してチェックエリア５ｃのメタル被覆率を算出した場合、実際の配線４１を用いて計算した値よりも大きい値が算出されてしまう。
【００４０】
メタル被覆率が実際よりも小さい値として算出され、規定の範囲の下限を下回ってしまう場合、当該チェックエリア５ｃ内にダミー配線を付加してトップ３の配線が行われる。実際のメタル被覆率は規定の範囲内におさまっているにもかかわらず、固定値を用いたために規定の下限を下回ってしまう場合、必要のないダミー配線を付加してしまうことになる。この不必要なダミー配線のために、トップ３の設計後に最終確認として行われるフラット２のメタル被覆率チェック（下位階層４とトップ３に敷設された配線をフラット２と呼ばれる平面に投影して行われるメタル被覆率チェック）において、当該エリアのメタル被覆率が規定範囲を超えてしまう可能性がある。規定範囲を超えた場合、トップ３の配線を再設計しなおさなければならず、設計の手戻りが生じてしまう。
【００４１】
また、メタル被覆率が実際よりも大きい値として算出され、規定の範囲の上限を上回ってしまう場合、当該チェックエリア５ｃから配線を他の領域に移動させるなどトップ３の再配線が行われる。実際のメタル被覆率は規定の範囲にあるのにもかかわらず、固定値を用いたために規定の下限を上回ってしまう場合、本来そのエリアにあるべき配線を他のエリアに移動してしまうことになる。この不必要な再配線のために、トップ３の設計後の最終確認として行われるフラット２のメタル被覆率チェックにおいて、当該エリアのメタル被覆率が規定範囲を下回ってしまう可能性がある。規定範囲を下回った場合、上述の場合と同様にトップ３の配線を再設計しなおさなければならず、設計の手戻りが生じてしまう。
【００４２】
このような手戻りをなくして効率よく設計が行われるべく、本実施形態の半導体集積回路の設計装置では、チェックエリア５ｃの配置領域に含まれる階層ブロック４ａの配線の情報を取得できるようにし、実際に階層ブロック４ａに敷設されている配線４１を用いて当該領域のメタル被覆率を算出する。
【００４３】
すなわち図８に示すように、本実施形態の半導体集積回路の設計装置では、トップ３のメタル被覆率をチェックする際に、階層ブロック４ａのチェックエリア５の一部が配置される可能性のある領域４３については、配線の位置、数や長さなどの詳細な情報を内部詳細情報ファイル１４ｃから取得できる。図８は、トップ３の設計時における階層ブロック４ａの内部情報取得可能範囲を説明する図である。
【００４４】
トップ３の設計時にチェックエリア５が設定される領域は、階層ブロック４ａの外周部分、すなわち、最外周である境界部からチェックエリア５の一辺の長さ（＝ｌｃ）分内側に延出した内周部までの間の領域である、リング状の領域４３だけである。従って、これよりも内側の領域４２は配線に関する情報が不要であるため、従来と同様に情報を取得できない領域（いわゆるブラックボックス領域）とする。このように、トップ３の設計時において配線に関する情報を取得できる領域４３を階層ブロック４ａの一部の必要な領域に限定することで、必要最低限の情報量のみを保持し、情報量を最低限に抑制することができる。
【００４５】
チェックエリア５ｃの一部が階層ブロック４ａ、４ｂに重なるように、トップ３と階層ブロック４ａ、４ｂとに跨って配置されている場合のメタル被覆率の算出手順を、図６、図９のフローチャートを用いて説明する。図９は、チェックエリア５に含まれる階層ブロック４領域におけるメタル被覆率の算出手順を説明するフローチャートである。
【００４６】
まず、図９のステップＳ３１において、チェックエリア５ｃが設定された領域に存在する階層ブロック４ａの位置情報を、配置配線情報ファイル１４ｂから取得する。続いて、ステップＳ３２において、階層ブロック４ａのうちチェックエリア５ｂに含まれる領域に敷設された配線の数と長さ、幅の情報を、内部詳細情報ファイル１４ｃから取得する。
【００４７】
次に、ステップＳ３３に進み、ステップＳ３２で取得した配線の数と長さから配線のトータル長さを算出し、同じくステップＳ３２で取得した配線の幅をこれに乗じて配線の面積Ｓｂｉを算出する。
【００４８】
続いて、図６のフローチャートのステップＳ２１からステップＳ２９を実行する。ステップＳ２１からステップＳ２９の手順は、上述した二つ目の場合（チェックエリア５ｂの全領域が階層ブロック４ａ、４ｂに重ならないように配置されている場合）と同様であるので、詳細な説明を省略する。なお、ステップＳ２８では、ステップＳ３３で算出した配線の面積Ｓｂｉと、ステップＳ２７で算出した配線の面積Ｓｔｉと、ステップＳ２３で算出した配線の面積Ｓｔoとを合算して、チェックエリア５ｃに含まれる配線のトータルの面積Ｓｔａを算出する。
【００４９】
上述のように、チェックエリア５の設置位置に応じてメタル被覆率の算出（図３のフローチャートのステップＳ２）が終了すると、ステップＳ３に進み、予め上限と下限とが設定された規定範囲とが算出されたメタル被覆率とを比較される（メタル被覆率のチェック）。通常、メタル被覆率の規定範囲はデザインルールに設定されており、例えば２０％以上８０％以下などの値が設定されている。
【００５０】
続いて、ステップＳ４において、ステップＳ３でのチェック結果が出力される。結果は表示装置１３に逐次出力及び表示してもよいし、ファイルなどに書き込んでおいて必要に応じて表示してもよい。また、一つのチェックエリア５ごとに結果を出力してもよいし、トップ３に設定されるすべてのチェックエリア５の結果をまとめて出力してもよい。
【００５１】
トップ３の全領域についてメタル被覆率のチェックが終了している場合（ステップＳ５、Ｙｅｓ）、図３に示すフローチャートを終了する。なお、トップ３にメタル被覆率のチェックを行っていない領域が残っている場合（ステップＳ５、Ｎｏ）、チェックエリア５を移動・再設定してステップＳ１からステップＳ４の手順を実行する。
【００５２】
図３に示すフローチャートを終了した後、ステップＳ１からステップＳ５で得られたメタル被覆率のチェック結果に基づき、敷設されている配線に対してダミー配線を追加したり配線を移動させたりして、トップ３の全ての領域でメタル被覆率が規定範囲に収まるように再配線が行われ、トップ３の配線設計が完了する。
【００５３】
このように、本実施形態によれば、半導体集積回路の配線設計において、階層設計手法を用いて設計を行う場合、トップ３の配線後にメタル被覆率をチェックする際に、下位階層４である階層ブロック４ａ、４ｂの外周領域（チェックエリア５が設定される可能性がある領域）に敷設されている配線の詳細な情報を取得できるようにしている。
【００５４】
従って、チェックエリア５の設定領域に階層ブロック４ａ、４ｂが含まれる場合においても、当該領域に実際に敷設されている配線の詳細情報を用いてメタル被覆率を算出することができ、正しい値を算出することができる。実際の配線に基づいた正しいメタル被覆率に基づき再配線を行って、トップ３の全ての領域のメタル被覆率を規定範囲におさめれば、トップ３の設計完了後に、最終チェックとして行われるフラット２のメタル被覆率チェック（メタルマージ情報ファイル１４ｄから全ての配線の詳細情報を取得し、これを用いて算出するメタル被覆率のチェック）も規定範囲に収まるため、トップ３の配線設計をやりなおす必要がなくなり、設計時間の短縮及び設計の向上が図れる。
【００５５】
なお、上述した実施形態では、メタル被覆率の算出に必要な各種情報を、配置配線情報ファイル１４ｂと内部詳細情報ファイル１４ｃとに分けて格納し、参照できるように構成したが、全体として必要な情報が取得できればよく、例えば配線の幅に関する情報は内部詳細情報ファイル１４ｃでなく配置配線情報ファイル１４ｂに格納してもよい。また、情報を格納するファイルの数は２つでなくてもよく、１つのファイルにまとめたり、３つ以上のファイルに分割して格納したりしてもよい。
【００５６】
また、本実施形態の変形例として、ハード化マクロやＩＰ（Intellectual Property）などの物理ライブラリへの適用も可能である。例えば、ＬＳＩチップの一部を構成するための部分的な回路情報として用いられるハード化メガセルにおいて、これを構成する各層ごとに層の周縁領域（図８の領域４３に相当する領域）の詳細な物理情報（上述した配線の詳細情報や、隣接容量の詳細情報など）をデータとして参照可能な状態にしておき、ハード化メガセルと一緒に提供する。ハード化メガセルをＬＳＩチップにレイアウトする際に、これらの物理情報を参照しながら設計を行うことで、ＬＳＩチップ全体としてメタル被覆率エラーなどを防止することができ、歩留まりの向上につながる。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１…半導体集積回路の設計装置、１１…装置本体、１１ａ…CPU、１２…入力装置、１２ａ…キーボード、１２ｂ…マウス、１３…表示装置、１４…記憶装置、１４ａ…設計プログラム、１４ｂ…配置配線情報ファイル、１４ｃ…内部詳細情報ファイル、１４ｄ…メタルマージ情報ファイル、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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