(57)【要約】 【課題】セレクトゲートのカットオフ特性を適正化させる不揮発性半導体記憶装置を提供すること。【解決手段】半導体基板上に形成され、ソース側のセレクトゲート、ドレイン側のセレクトゲート及びワードラインを含む不揮発性半導体記憶装置において、前記ソース側の前記セレクトゲートのゲート長は、前記ドレイン側の前記セレクトゲートのゲート長よりも長く形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成され、ソース側のセレクトゲート、ドレイン側のセレクトゲート及びワードラインを含む不揮発性半導体記憶装置において、
前記ソース側の前記セレクトゲートのゲート長は、前記ドレイン側の前記セレクトゲートのゲート長よりも長く形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ソース側の前記セレクトゲートの前記ゲート長の増分は、前記ドレイン側の前記セレクトゲートの前記ゲート長の減分と等しく形成し、セル部側のスペース幅を変化させないことを特微とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上に形成され、ソース側のセレクトゲート、ドレイン側のセレクトゲート及びワードラインを含む不揮発性半導体記憶装置において、
前記ソース側の前記セレクトゲートのチャネル端のｐ型不純物濃度は、前記ドレイン側の前記セレクトゲートのチャネル端のｐ型不純物濃度よりも濃く設定されていることを特微とする不揮発性半導体記憶装置。
【請求項４】
前記ソース側の前記セレクトゲートの前記チャネル端の前記ｐ型不純物濃度の増分は、前記ドレイン側の前記セレクトゲートの前記チャネル端の前記ｐ型不純物濃度の減分と等しくなることを特微とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に形成され、ソース側のセレクトゲート、ドレイン側のセレクトゲート及びワードラインを含む不揮発性半導体記憶装置の製造方法において、
前記ソース側の前記セレクトゲート又は当該セレクトゲートに対応する前記半導体基板の前記部分に前記リーク電流を減少させる層構造を形成する工程、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えばＮＡＮＤ型不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発性半導体記憶装置は、半導体基板上に、トランジスタを形成し、このトランジスタを動作させるためのソース側のセレクトゲートやドレイン側のセレクトゲート、トランジスタなどが形成され、かつこれらソース側とドレイン側の各セレクトゲートの間にワードラインなどが形成されている。このようなＮＡＮＤ型不揮発性半導体記憶装置では、ＮＡＮＤセルの微細化に伴って各トランジスタ間の距離が狭くなっている。  
このため、ソース側やドレイン側のセレクトゲートの近傍の電界集中部からは、リーク電流がより発生し易くなっている。このようなリーク電流は、非選択ビットラインに対する誤書き込みの原因になるため、歩留りを確保することがますます難しくなっている。これに対してセレクトゲートのカットオフ特性を上げると、非選択ビットラインのリーク電流が減少する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４３０９０７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、セレクトゲートのカットオフ特性を上げると、非選択ビットラインのリーク電流が減少し、これと共に、選択ビットラインのドレイン電流も減少する。このため、ＮＡＮＤセル全体の特性が低下するというトレードオフが問題になっている。
【０００５】
解決しようとする課題は、セレクトゲートのカットオフ特性を適正化させる不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体基板上に形成され、ソース側のセレクトゲート、ドレイン側のセレクトゲート及びワードラインを含む不揮発性半導体記憶装置において、前記ソース側の前記セレクトゲートのゲート長は、前記ドレイン側の前記セレクトゲートのゲート長よりも長く形成されている。
【０００７】
又、実施形態によれば、半導体基板上に形成され、ソース側のセレクトゲート、ドレイン側のセレクトゲート及びワードラインを含む不揮発性半導体記憶装置において、前記ソース側の前記セレクトゲートのチャネル端のｐ型不純物濃度は、前記ドレイン側の前記セレクトゲートのチャネル端のｐ型不純物濃度よりも濃く設定されている。
【０００８】
又、実施形態によれば、半導体基板上に形成され、ソース側のセレクトゲート、ドレイン側のセレクトゲート及びワードラインを含む不揮発性半導体記憶装置の製造方法において、前記ソース側の前記セレクトゲート又は当該セレクトゲートに対応する前記半導体基板の前記部分に前記リーク電流を減少させる層構造を形成する工程を有する。
【図面の簡単な説明】
【０００９】
【図１】ＮＡＮＤ型不揮発性半導体記憶装置の第１の実施形態を示す構成図。
【図２】同装置のセル部ゲート長が２４ｎｍのＮＡＮＤセルにおいて、誤書き込み不良となったチップ及び良品となったチップに対するソースセレクトゲートの闘値電圧とドレインセレクトゲートの閾値電圧との差の分布を示す図。
【図３】同装置のセル部ゲート長１９ｎｍのＮＡＮＤセルにおいて、誤書き込み不良となったチップ及び良品となったチップに対するソースセレクトゲートの闘値電圧とドレインセレクトゲートの閾値電圧との差の分布を示す図。
【図４】同装置におけるソースセレクトゲートやドレインセレクトゲートのゲート長に対する閾値の電圧変化を示す図。
【図５】ＮＡＮＤ型不揮発性半導体記憶装置の第２の実施形態を示す構成図。
【図６】同装置におけるソースセレクトゲートやドレインセレクトゲートのチャネル端のボロンドーズ量に対する閾値電圧の変化を示す図。
【発明を実施するための形態】
【００１０】
［第１の実施の形態］  
以下、第１の実施の形態について、図面を参照して説明する。  
図１はＮＡＮＤ型不揮発性半導体記憶装置の構成図を示す。この装置には、半導体基板１が設けられている。この半導体基板１は、例えばｐ型シリコン基板により成る。この半導体基板１上には、２つの配線２、３が所定間隔で設けられ、配線２に電圧Ｖｓが印加され、配線３に電圧Ｖｄｄが印加される。  
これら配線２、３の間には、ソース側のセレクトゲート（ソースセレクトゲートＳＧＳ）４と、ダミーワードライン（ＤＷＬ）５と、複数のワードライン（ＷＬ）、例えば６４本のワードライン６−０〜６−６３と、ダミーワードライン（ＤＷＬ）７と、ドレイン側のセレクトゲート（ドレインセレクトゲートＳＧＤ）８とが配線されている。なお、各配線２、３やセレクトゲート４、各ライン５、６−０〜６−６３、７、セレクトゲート８は、絶縁層９内に配線されている。
【００１１】
各配線２、３の配線下の半導体基板１上には、それぞれｎ型不純物拡散層（ＮＭＯＳ）１０−１、１０−２、１１−１〜１１−ｎが形成されている。同様に、セレクトゲート４、各ライン５、６−０〜６−６３、７、セレクトゲート８の各間の下方における半導体基板１上には、それぞれｎ型不純物拡散層（ＮＭＯＳ）１０−１、１０−２、１１−１〜１１−ｎが形成されている。
【００１２】
かかる構成において、ソースセレクトゲートＳＧＳ４のゲート長ＳＬは、ドレインセレクトゲートＳＧＤ８のゲート長ＤＬよりも長く形成されている。この場合、ソースセレクトゲートＳＧＳ４のゲート長ＳＬの増分は、ドレインセレクトゲートＳＧＤ８のゲート長ＤＬの減分と等しく形成されている。  
具体的に、ソースセレクトゲートＳＧＳ４のゲート長ＳＬの増分とドレインセレクトゲートＳＧＤ８のゲート長ＤＬの減分とは、それぞれ例えば５〜１５％である。  
これらソースセレクトゲートＳＧＳ４のゲート長ＳＬの増分とドレインセレクトゲートＳＧＤ８のゲート長ＤＬの減分とにより、セル部側のスペース幅は、変化しないものとなる。
【００１３】
これらソースセレクトゲートＳＧＳ４とドレインセレクトゲートＳＧＤ８とは、当該不揮発性半導体記憶装置の製造工程において、ソースセレクトゲートＳＧＳ４の配線下に当たる半導体基板１の部分にリーク電流を減少させる層構造として、ソースセレクトゲートＳＧＳ４のゲート長ＳＬは、ドレインセレクトゲートＳＧＤ８のゲート長ＤＬよりも長く形成する形成工程を有する。
【００１４】
このようにソースセレクトゲートＳＧＳ４のゲート長ＳＬは、ドレインセレクトゲートＳＧＤ８のゲート長ＤＬよりも長く形成することにより、各ｎ型不純物拡散層１０−１と１１−１との間隔が長くなるので、これらｎ型不純物拡散層１０−１と１１−１との間に流れるリーク電流を減少させることができ、これによってソースセレクトゲートＳＧＳ４の閾値Ｖｔｈを上げることが出来る。
【００１５】
このソースセレクトゲートＳＧＳ４の閾値Ｖｔｈは、ソースセレクトゲートＳＧＳ４への電流を流すか、又は流さないかの閾値である。このソースセレクトゲートＳＧＳ４の閾値Ｖｔｈが上がると、当該ソースセレクトゲートＳＧＳ４のカットオフ特性を適正化でき、ソースセレクトゲートＳＧＳ４やドレインセレクトゲートＳＧＤ８の近傍の電界集中部からリーク電流が発生しないようになり、このリーク電流による非選択ビットライン（ＢＬ）に対する誤書き込みの原因を減少し、歩留りを確保できる。
【００１６】
図２はセル部のゲート長が２４ｎｍのＮＡＮＤ型不揮発性半導体記憶装置において、誤書き込み不良となったチップ及び良品となったチップに対して、ソースセレクトゲートＳＧＳ４の闘値電圧（ＳＧＳ Ｖth）とドレインセレクトゲートＳＧＤ８の閾値電圧（ＳＧＤ Ｖth）との差分の分布を示す。同図に示すようにソースセレクトゲートＳＧＳ４の闘値電圧（ＳＧＳ Ｖth）とドレインセレクトゲートＳＧＤ８の閾値電圧（ＳＧＤ Ｖth）との差が０ｍＶ以上のチップに対しては、全て良品となったことが分かる。
【００１７】
図３はセル部のゲート長１９ｎｍのＮＡＮＤセルにおいて、誤書き込み不良となったチップ及び良品となったチップに対して、ソースセレクトゲートＳＧＳ４の闘値電圧（ＳＧＳ Ｖth）とドレインセレクトゲートＳＧＤ８の閾値電圧（ＳＧＤ Ｖth）との差の分布を示す。同図に示すようにソースセレクトゲートＳＧＳ４の闘値電圧（ＳＧＳ Ｖth）とドレインセレクトゲートＳＧＤ８の閾値電圧（ＳＧＤ Ｖth）との差分が７０ｍＶ以上のチップに対しては、全て良品となったことが分かる。
【００１８】
以上のようにセル部ゲート長に依らず、ソースセレクトゲートＳＧＳ４の闘値電圧（ＳＧＳ Ｖth）がドレインセレクトゲートＳＧＤ８の閾値電圧（ＳＧＤ Ｖth）よりも大きいチップほど、誤書き込み不良になりにくいことが分かる。
【００１９】
図４はソースセレクトゲートＳＧＳ４やドレインセレクトゲートＳＧＤ８のセレクトゲートのゲート長に対する閾値Ｖｔｈの電圧変化を示す。同図によりソースセレクトゲートＳＧＳ４の闘値電圧（ＳＧＳ Ｖth）とドレインセレクトゲートＳＧＤ８の閾値電圧（ＳＧＤ Ｖth）との差分が目標として１００ｍＶとなるには、すなわち、  
ソースセレクトゲートＳＧＳ４の闘値電圧（ＳＧＳ Ｖth）−ドレインセレクトゲートＳＧＤ８の閾値電圧（ＳＧＤ Ｖth）≧ １００ｍＶ  
になるには、ソースセレクトゲートＳＧＳ４のゲート長ＳＬが例えば１４１ｎｍで、ドレインセレクトゲートＳＧＤ８のゲート長ＤＬが例えば１１５ｎｍになる。これらソースセレクトゲートＳＧＳ４とドレインセレクトゲートＳＧＤ８との各ゲート長ＳＬ、ＤＬは、それぞれ既定のゲート長（センター）、例えば１３０ｎｍに対して約±１０％の変化量となる。
【００２０】
このように上記第１の実施の形態によれば、ソースセレクトゲートＳＧＳ４のゲート長ＳＬをドレインセレクトゲートＳＧＤ８のゲート長ＤＬよりも長く形成したので、ソースセレクトゲートＳＧＳ４の閾値Ｖｔｈを上げてソースセレクトゲートＳＧＳ４のカットオフ特性を適正化でき、非選択ビットライン（ＢＬ）に対する誤書き込みの原因を減少し、歩留りを確保できる。
【００２１】
［第２の実施の形態］  
以下、第２の実施の形態について、図面を参照して説明する。なお、図１と同一部分には同一符号を付してその説明は省略する。  
図５はＮＡＮＤ型不揮発性半導体記憶装置の構成図を示す。ソースセレクトゲートＳＧＳ４のチャネル端、換言すれば、各ｎ型不純物拡散層１０−１、１１−１との間には、ｐ型不純物の高濃度層２０が形成されている。このｐ型不純物の高濃度層２０は、ドレインセレクトゲートＳＧＤ８のチャネル端の層２１のｐ型不純物濃度よりも濃く設定されている。  
このソースセレクトゲートＳＧＳ４のチャネル端における高濃度層２０のｐ型不純物濃度の増分は、ドレインセレクトゲートＳＧＤ８のチャネル端の層２１のｐ型不純物濃度の減分と等しく設定されている。
【００２２】
具体的に、ソースセレクトゲートＳＧＳ４のチャネル端のｐ型不純物濃度の増分と、ドレインセレクトゲートＳＧＤ８のチャネル端のｐ型不純物濃度の減分とは、それぞれ例えば５〜１５％である。  
このｐ型不純物の高濃度層２０は、当該不揮発性半導体記憶装置の製造工程において、ソースセレクトゲートＳＧＳ４の配線下に当たる半導体基板１の部分にリーク電流を減少させる層構造を有するｐ型不純物の高濃度層２０の形成工程において形成される。
【００２３】
このようにｐ型不純物の高濃度層２０は、ドレインセレクトゲートＳＧＤ８のチャネル端の層２１のｐ型不純物濃度よりも濃く設定されることにより、各ｎ型不純物拡散層１０−１と１１−１との間に流れるリーク電流を減少させることができ、これによってソースセレクトゲートＳＧＳ４の閾値Ｖｔｈを上げることが出来る。これにより、上記同様に、ソースセレクトゲートＳＧＳ４のカットオフ特性を適正化でき、ソースセレクトゲートＳＧＳ４やドレインセレクトゲートＳＧＤ８の近傍の電界集中部からリーク電流が発生しないようになり、非選択ビットライン（ＢＬ）に対する誤書き込みの原因を減少し、歩留りを確保できる。
【００２４】
図６はソースセレクトゲートＳＧＳ４のチャネル端に添付する不純物としてボロンドーズ量に対する閾値Ｖｔｈの電圧変化を示す。同図によりソースセレクトゲートＳＧＳ４の闘値電圧とドレインセレクトゲートＳＧＤ８の闘値電圧との差分が１００ｍＶになるには、ソースセレクトゲートＳＧＳ４のチャネル端のボロンドーズ量が例えば１１．０ｅ＋１３、ドレインセレクトゲートＳＧＤ８のチャネル端のボロンドーズ量が９．７ｅ＋１３となれば良く，センター１０．３ｅ＋１３に対して約±１０％の変化量になる。
【００２５】
このように上記第２の実施の形態によれば、ソースセレクトゲートＳＧＳ４のチャネル端に、ドレインセレクトゲートＳＧＤ８のチャネル端の層２１のｐ型不純物濃度よりも濃く設定されたｐ型不純物の高濃度層２０を形成したので、上記第１の実施の形態と同様に、ソースセレクトゲートＳＧＳ４の閾値Ｖｔｈを上げてソースセレクトゲートＳＧＳ４のカットオフ特性を適正化でき、非選択ビットライン（ＢＬ）に対する誤書き込みの原因を減少し、歩留りを確保できる。
【００２６】
なお、本実施の形態は、上記各実施の形態に限定されるものでない。  
例えば、ソースセレクトゲートＳＧＳ４のゲート長ＳＬをドレインセレクトゲートＳＧＤ８のゲート長ＤＬよりも長く形成することと、ソースセレクトゲートＳＧＳ４のチャネル端に、ドレインセレクトゲートＳＧＤ８のチャネル端の層２１のｐ型不純物濃度よりも濃く設定されたｐ型不純物の高濃度層２０を形成することとを合わせた構造のＮＡＮＤ型不揮発性半導体記憶装置としてもよい。
【００２７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２８】
１：半導体基板、２，３：配線、４：ソースセレクトゲート、５：ダミーワードライン、６−０〜６−６３：ワードライン、７：ダミーワードライン、８：ドレインセレクトゲート、９：絶縁層、１０−１，１０−２，１１−１〜１１−ｎ：ｎ型不純物拡散層、２０：ｐ型不純物の高濃度層、２１：ドレインセレクトゲートのチャネル端の層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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