(57)【要約】【課題】表面にＤＺを有する半導体基板において、該ＤＺの有無を判定することを目的の一とする。【解決手段】表面にＤＺ、内部にＩＧ層を有する半導体基板において、表面再結合速度を１×１０４ｃｍ／ｓｅｃ以上に調整した第１のサンプルの一次モードのライフタイムτ１１を測定し、一次モードのライフタイムτ１１および下記数式を用いて、ＩＧ層のバルクライフタイムτＩＧを求め、第１のサンプルに対して、表面再結合速度を１×１０２ｃｍ／ｓｅｃ以下に調整した第２のサンプルの一次モードのライフタイムτ１２を測定し、一次モードのライフタイムτ１２とＩＧ層のバルクライフタイムτＩＧを比較し、一次モードのライフタイムτ１２とＩＧ層のバルクライフタイムτＩＧの差が０となったとき、ＤＺが消失したと判定することができる。2013093434.tif 000008【選択図】図１
2013093434.tif 000002
【特許請求の範囲】
【請求項１】
表面近傍にＤＺを有し、内部にＩＧ層を有する半導体基板に対して、表面再結合速度を１×１０４ｃｍ／ｓｅｃ以上に調整した第１のサンプルの一次モードのライフタイムτ１１を測定し、
前記一次モードのライフタイムτ１１および下記数式を用いて、前記ＩＧ層のバルクライフタイムτＩＧを求め、
前記第１のサンプルの表面再結合速度を１×１０２ｃｍ／ｓｅｃ以下に調整した第２のサンプルの一次モードのライフタイムτ１２を測定し、
前記一次モードのライフタイムτ１２と前記ＩＧ層のバルクライフタイムτＩＧを比較し、
前記一次モードのライフタイムτ１２と前記ＩＧ層のバルクライフタイムτＩＧの差が０となったとき、ＤＺが消失したと判定する半導体基板の解析方法。
【数１】
2013093434.tif 000006
（ただし、数式中、Ｄは少数キャリア拡散定数、τ１１は一次モードのライフタイム、τＩＧはＩＧ層のバルクライフタイム、Ｗは半導体基板の厚さをそれぞれ表す。）
【請求項２】
表面近傍にＤＺを有し、内部にＩＧ層を有する半導体基板に対して、表面再結合速度を１×１０４ｃｍ／ｓｅｃ以上に調整した第１のサンプルの一次モードのライフタイムτ１１を測定し、
前記一次モードのライフタイムτ１１および下記数式を用いて、前記ＩＧ層のバルクライフタイムτＩＧを求め、
前記第１のサンプルの表面再結合速度を１×１０２ｃｍ／ｓｅｃ以下に調整した第２のサンプルの一次モードのライフタイムτ１２を測定し、
前記一次モードのライフタイムτ１２と前記ＩＧ層のバルクライフタイムτＩＧを比較し、
前記一次モードのライフタイムτ１２と前記ＩＧ層のバルクライフタイムτＩＧの差が前記ＩＧ層のバルクライフタイムτＩＧに対して、設定した割合以下となった時にＤＺが僅少であると判定する半導体基板の解析方法。
【数２】
2013093434.tif 000007
（ただし、数式中、Ｄは少数キャリア拡散定数、τ１１は一次モードのライフタイム、τＩＧはＩＧ層のバルクライフタイム、Ｗは半導体基板の厚さをそれぞれ表す。）
【請求項３】
前記ＤＺは、半導体基板を不活性雰囲気中または水素雰囲気中でアニールすることにより形成する請求項１または請求項２に記載の半導体基板の解析方法。
【請求項４】
前記半導体基板は、シリコン基板である請求項１乃至請求項３に記載の半導体基板の解析方法。
【請求項５】
前記一次モードのライフタイムτ１１および前記一次モードのライフタイムτ１２は、μ−ＰＣＤ法を用いて測定する請求項１乃至請求項４に記載の半導体基板の解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、半導体基板の解析方法に関する。また、ＳＯＩ基板の作製方法に関する。
【背景技術】
【０００２】
単層構造のシリコン基板の解析方法として、μ−ＰＣＤ（Ｍｉｃｒｏｗａｖｅ−Ｐｈｏｔｏ  Ｃｏｎｄｕｃｔｉｖｅ  Ｄｅｃａｙ）法により得られた過剰キャリア密度の時間変化（減衰曲線）から、シリコン基板中の少数キャリアのライフタイム（バルクライフタイムτｂともいう）を測定する手法が知られている（特許文献１参照）。
【０００３】
バルクライフタイムは、半導体のエネルギーギャップ中の欠陥や不純物に起因する準位（これらをまとめて欠陥準位と呼ぶ）の大小を示す指標の一つである。特にエネルギーギャップ中の深い位置に存在する欠陥準位は、キャリアの生成再結合中心としての性質が濃い。バルクライフタイムはキャリアが生成されてからそれらの準位を介して再結合によって消滅するまでの時間（寿命）の目安である。欠陥準位が多いほど再結合の頻度が増加するため、バルクライフタイムは減少する。
【０００４】
また、例えば、単結晶シリコン基板においてその表面は結晶の周期性が断絶する箇所であり、表面ダングリングボンド等に伴う欠陥準位が存在する。表面再結合速度は表面における欠陥準位の大小を示す指標の一つである。
【０００５】
また、μ−ＰＣＤ法は、半導体基板等の試料を非破壊かつ非接触で測定することができるため、バルクライフタイム測定法として有効な手法である。以下にその原理を説明する。
【０００６】
試料の表面にレーザとマイクロ波（μ波ともいう）を同時に照射する。レーザ照射によって試料中に過剰キャリアが生成される。そして、レーザ照射を止めるとエネルギーギャップ中の欠陥準位を介した再結合により、一定時間後に熱平衡状態のキャリア密度に戻る。ここで、キャリア密度とμ波の反射率との相関を利用し、反射マイクロ波を検波することで、減衰中のキャリア密度の時間変化を追うことができる。レーザ照射を止めてから十分な時間が経つと、キャリア密度の減衰は最も時定数の長いモードのみが残り、減衰曲線は指数関数１つで表されるようになる。その最も長い時定数を一次モードのライフタイムτ１と呼ぶ。
【０００７】
ここで、μ−ＰＣＤ法から得られた一次モードのライフタイムτ１は一般に試料のバルクライフタイムτｂよりも短くなる。一次モードのライフタイムτ１は表面再結合速度の寄与（表面でのキャリア消滅）とバルクライフタイムの寄与（バルク内でのキャリア消滅）の両方を含むためである。
【０００８】
μ−ＰＣＤ法を用いてバルクライフタイムを測定するには、表面再結合速度を可能な限り０に近付けることで表面の影響を排除し、一次モードのライフタイムτ１をバルクライフタイムτｂと近似するＳ−ｌｏｗｅｒｉｎｇという手法が知られている。この手法においては、例えば、熱酸化膜形成やケミカルパッシベーションといった表面処理が採用される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５９−５５０１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
シリコン基板にアルゴン等の不活性ガス雰囲気でアニールを施し、形成されたＤＺ（Ｄｅｎｕｄｅｄ  Ｚｏｎｅ）の一部をガラス基板、シリコン基板、サファイア基板等へ転載する場合、これを繰り返すうちに上記基板側のＤＺは薄膜化され、やがて消失してしまう。
【００１１】
一方で、μ−ＰＣＤ法を用いた複数層構造（多層構造ともいう）を有する半導体基板の解析の試みは少なかった。表面近傍にＤＺを有し、内部にＩＧ（Ｉｎｔｒｉｎｓｉｃ  Ｇｅｔｔｅｒｉｎｇ）層を有する半導体基板について、ＤＺの厚さの測定法は提案されていない。
【００１２】
そこで、本発明の一態様は、表面にＤＺを有する半導体基板において、該ＤＺの残存有無を判定することを目的の一とする。
【課題を解決するための手段】
【００１３】
本発明の一態様は、表面近傍にＤＺを有し、内部にＩＧ層を有する半導体基板に対して、表面再結合速度を１×１０４ｃｍ／ｓｅｃ以上に調整した第１のサンプルの一次モードのライフタイムτ１１を測定し、一次モードのライフタイムτ１１および下記数式を用いて、ＩＧ層のバルクライフタイムτＩＧを求め、第１のサンプルの表面再結合速度を１×１０２ｃｍ／ｓｅｃ以下に調整した第２のサンプルの一次モードのライフタイムτ１２を測定し、一次モードのライフタイムτ１２とＩＧ層のバルクライフタイムτＩＧを比較し、一次モードのライフタイムτ１２とＩＧ層のバルクライフタイムτＩＧの差が０となったとき、ＤＺが消失したと判定する半導体基板の解析方法である。
【００１４】
【数１】
2013093434.tif 000003
（ただし、数式中、Ｄは少数キャリア拡散定数、τ１１は一次モードのライフタイム、τＩＧはＩＧ層のバルクライフタイム、Ｗは半導体基板の厚さをそれぞれ表す。）
【００１５】
本発明の他の一態様は、表面近傍にＤＺを有し、内部にＩＧ層を有する半導体基板に対して、表面再結合速度を１×１０４ｃｍ／ｓｅｃ以上に調整した第１のサンプルの一次モードのライフタイムτ１１を測定し、一次モードのライフタイムτ１１および下記数式を用いて、ＩＧ層のバルクライフタイムτＩＧを求め、第１のサンプルの表面再結合速度を１×１０２ｃｍ／ｓｅｃ以下に調整した第２のサンプルの一次モードのライフタイムτ１２を測定し、一次モードのライフタイムτ１２とＩＧ層のバルクライフタイムτＩＧを比較し、一次モードのライフタイムτ１２とＩＧ層のバルクライフタイムτＩＧの差がＩＧ層のバルクライフタイムτＩＧに対して、設定した割合以下となった時にＤＺが僅少であると判定する半導体基板の解析方法である。
【００１６】
【数２】
2013093434.tif 000004
（ただし、数式中、Ｄは少数キャリア拡散定数、τ１１は一次モードのライフタイム、τＩＧはＩＧ層のバルクライフタイム、Ｗは半導体基板の厚さをそれぞれ表す。）
【００１７】
ここで、τＩＧとτ１２の大小関係はτＩＧ＜τ１２となる。第２のサンプルの一次モードライフタイムτ１２はτＩＧに加え、それよりも圧倒的に大きいＤＺのバルクライフタイムτＤＺが寄与するためである。また、第２のサンプルにおける表面の寄与は、それが無視できるほどの表面再結合速度に制御されている。
【００１８】
ここで、転載工程の繰り返しに伴うＤＺ幅の減少によるτＩＧおよびτ１２の推移について数値シミュレーション結果を用いて説明する。図３はＩＧ層の外側にＤＺがある層構造を想定した多層モデル計算の例である。ここでは、τＩＧ＝１μｓｅｃ、τＤＺ＝１ｍｓｅｃとした。白丸は表面再結合速度Ｓ＝１×１０５ｃｍ／ｓｅｃとしてμ−ＰＣＤシミュレーションから得られたτ１１を数式１に代入して近似的に見積もったτＩＧである。黒丸は表面再結合速度Ｓ＝１０ｃｍ／ｓｅｃとしてμ−ＰＣＤシミュレーションから得られたτ１２である。ＤＺの薄膜化が進むにつれて、τＩＧがτ１２に近づくことが確認できる。
【００１９】
図３に示すようにＤＺの薄膜化によってτ１２は減少してτＩＧへ近付き、ＤＺが完全に消失するとτ１２はτＩＧにほぼ一致する。
【００２０】
転載工程毎に上記の解析を用いてτＩＧとτ１２を取得し、その差（τ１２−τＩＧ）が０となったとき、ＤＺが消失したと判定することができる。なお、本明細書では、「τ１２とτＩＧの差が０」という表現は、τ１２とτＩＧの差がほぼ０という意味も含むものとする。
【００２１】
また、ＤＺが消失していた場合、そのまま次の転載工程を行うと別基板へ転載される半導体層は結晶欠陥を多く含むＩＧ層を含んでしまう可能性があるため、（τ１２−τＩＧ）がτＩＧに対して、設定した割合以下（例えば、実施の形態１では０．０５以下）となった時にＤＺが僅少であると判定するとより好ましい。
【００２２】
また、本発明の他の一態様は、半導体基板のＤＺは、半導体基板を不活性雰囲気中または水素雰囲気中でアニールすることにより形成してもよい。
【００２３】
また、本発明の他の一態様は、半導体基板にシリコン基板を用いてもよい。
【００２４】
また、本発明の他の一態様は、一次モードのライフタイムτ１１および一次モードのライフタイムτ１２は、μ−ＰＣＤ法を用いて測定してもよい。
【発明の効果】
【００２５】
本発明の一態様は、上記方法で解析することにより、ＤＺの残存有無を判定することができる。
【００２６】
また、本発明の他の一態様は、上記方法で解析することにより、ＤＺが僅少であると判定することができる。
【図面の簡単な説明】
【００２７】
【図１】半導体装置の解析方法の一例を説明する図。
【図２】ＳＯＩ基板の作製方法を示す図。
【図３】転載工程によるＤＺの薄膜化を示す図。
【発明を実施するための形態】
【００２８】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００２９】
（実施の形態１）
本実施の形態では、表面にＤＺを有する半導体基板において、ＤＺの残存有無を判定する解析方法および残存するＤＺが僅少であると判定する解析方法について説明する。本実施の形態の図１では、残存するＤＺが僅少であると判定する解析方法について示されている。解析は、次の工程Ａ乃至工程Ｇによって行われる。
【００３０】
＜工程Ａ：半導体基板の準備（図１のステップ１０１に対応）＞
解析に用いる半導体基板を準備する。半導体基板としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウムまたは炭化シリコンなどの第１４族元素を含む結晶半導体基板を用いればよい。
【００３１】
本実施の形態に用いる半導体基板の厚さは、薄すぎると基板処理時や測定時のハンドリングが困難になるため、０．５ｍｍ以上であることが望ましい。
【００３２】
＜工程Ｂ：ＤＺ、ＩＧ層の形成（図１のステップ１０２に対応）＞
次に、半導体基板に対してアルゴン、ヘリウム、窒素等の不活性雰囲気中、または水素雰囲気中でアニールを施すことによりＤＺが形成される。当該アニールを施すことで、半導体基板の表面近傍の酸素等が外方拡散し、該表面近傍に結晶欠陥が少ない層（ＤＺ）を形成することができる。ＤＺの形成方法は、これに限定されない。
【００３３】
そして、表面近傍より内側（ＤＺより内側）には、ＤＺに比べて圧倒的に結晶欠陥の多い層（ＩＧ層）となる。すなわち、半導体基板は、表面近傍にＤＺを有し、内部にＩＧ層を有する。
【００３４】
なお、本実施の形態に用いた半導体基板は、シリコン基板であり、ＤＺの膜厚（一般的に１０μｍ以上１００μｍ以下）は、シリコン基板の膜厚（一般的に５００μｍ以上１ｍｍ以下）に比較して十分薄い。
【００３５】
＜工程Ｃ：半導体基板における一次モードのライフタイムτ１１の取得（図１のステップ１０３に対応）＞
次に、半導体基板表面の表面再結合速度を１×１０４ｃｍ／ｓｅｃ以上に調整する。これを第１のサンプルとする。調整する方法としては、例えば、半導体基板表面に自然酸化膜を形成すればよい。自然酸化膜は一般的に数万程度の非常に大きい表面再結合速度を有している。そして、μ−ＰＣＤ法によって、一次モードのライフタイムτ１１を測定する。
【００３６】
半導体基板表面に形成する自然酸化膜は、半導体基板を準備した段階で形成されている自然酸化膜を用いてもよいし、当該自然酸化膜をフッ化水素酸などにより除去して純水によって洗浄した後に、再度、自然酸化膜を形成してもよい。なお、形成する自然酸化膜の厚さは特に限定されない。
【００３７】
＜工程Ｄ：半導体基板におけるＩＧ層のバルクライフタイムτＩＧの取得（図１のステップ１０４に対応）＞
次に半導体基板におけるＩＧ層のバルクライフタイムτＩＧを求める。
【００３８】
ここで、工程Ｃにおいて、半導体基板表面の表面再結合速度が１×１０４ｃｍ／ｓｅｃ以上の場合、一次モードのライフタイムτ１１は、以下のような数式で近似できる。
【００３９】
【数３】
2013093434.tif 000005
（ただし、数式中、Ｄは少数キャリア拡散定数、τ１１は一次モードのライフタイム、τＩＧはＩＧ層のバルクライフタイム、Ｗは半導体基板の厚さをそれぞれ表す。）
【００４０】
得られた一次モードのライフタイムτ１１および上記数式を用いて、ＩＧ層のバルクライフタイムτＩＧを算出する。
【００４１】
ＩＧ層のバルクライフタイムτＩＧを算出後、表面再結合速度が１×１０４ｃｍ／ｓｅｃ以上である半導体基板表面の膜を除去する。自然酸化膜は、例えば、フッ化水素酸などにより除去すればよい。
【００４２】
＜工程Ｅ：半導体基板の一次モードのライフタイムτ１２の測定（図１のステップ１０５に対応）＞
次に、第１のサンプルの半導体基板表面の表面再結合速度を１×１０２ｃｍ／ｓｅｃ以下に調整する。これを第２のサンプルとする。調整する方法としては、例えば、半導体基板表面に熱酸化膜やケミカルパッシベーション膜を形成すればよい。
【００４３】
特にケミカルパッシベーション膜は半導体基板の表面再結合速度を小さくすることが可能である。具体的には、表面再結合速度を１ｃｍ／ｓｅｃ以上１０ｃｍ／ｓｅｃ以下にすることが可能である。
【００４４】
また、半導体基板表面の表面再結合速度を１×１０２ｃｍ／ｓｅｃ以下に調整する方法として、化学気相蒸着法（ＣＶＤ法ともいう。）を用いて形成した、窒化シリコンを主成分とする膜、酸化アルミニウムを主成分とする膜またはアモルファスシリコンを主成分とする膜などを用いることができる。例えば、アモルファスシリコンを主成分とする膜であれば、ＳｉＨ４とＨ２を用いたＲＦプラズマＣＶＤにより２００℃程度の温度で作製することができる。
【００４５】
次に一次モードのライフタイムτ１２を測定する。本実施の形態では、μ−ＰＣＤ法によって、一次モードのライフタイムτ１２を測定する。
【００４６】
＜工程Ｆ：判定（図１のステップ１０６に対応）＞
次に、工程Ｄにおいて取得したＩＧ層のバルクライフタイムτＩＧと工程Ｅで測定した一次モードのライフタイムτ１２とを比較する。
【００４７】
ＩＧ層のバルクライフタイムτＩＧと一次モードのライフタイムτ１２とを比較した結果、その差（τ１２−τＩＧ）がτＩＧに対して、設定した割合以下（本実施の形態では、０．０５以下）であると残存するＤＺが僅少であると判定する。そのまま次の転載工程を行うと別基板へ転載される半導体層は結晶欠陥を多く含むＩＧ層を含んでしまう可能性があるため、再度、ＤＺを形成する必要がある。
【００４８】
上記の判定法によって残存するＤＺが僅少であると判定された場合、ステップ１０２へ戻り、アルゴン等の不活性ガス雰囲気でアニールを施し再びＤＺを形成する。
【００４９】
上記の判定法によってＤＺがまだ十分あり、転載可能と判定された場合、転載工程を行った後、ステップ１０３へ戻り、再び同様の解析を行う。
【００５０】
また、図１には示していないがＩＧ層のバルクライフタイムτＩＧと一次モードのライフタイムτ１２とを比較した結果、その差（τ１２−τＩＧ）が０であるとＤＺが消失したと判定することができる。
【００５１】
以上の工程を行うことにより、算出したバルクライフタイムτＩＧおよび測定した一次モードのライフタイムτ１２のみにより、半導体基板表面のＤＺの残存有無を非常に簡便に判定することができ、結晶欠陥の多いＩＧ層の別基板への転載を防ぐことができるため、歩留まりの向上が期待できる。
【００５２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００５３】
（実施の形態２）
本実施の形態では、実施の形態１の方法により解析した半導体基板を用い、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を作製する方法を示す。
【００５４】
まず、半導体基板２０１を準備する（図２（Ａ）参照）。半導体基板２０１は、実施の形態１の方法で解析され、ＤＺがまだ十分あると確認されたものを用いる。
【００５５】
次いで、半導体基板２０１にイオン２０３照射をし、所定の深さに損傷領域２０５を形成する（図２（Ｂ）参照）。
【００５６】
損傷領域２０５は、電界で加速されたイオン（イオンビーム）２０３を半導体基板２０１に照射し、半導体基板２０１の表面から所定の深さにイオン２０３を導入することで、形成することができる。
【００５７】
イオン２０３の照射は、水素、不活性元素（例えばヘリウム）またはハロゲン（例えばフッ素）等のイオンを用い、イオンドーピング法またはイオン注入法により行うことができる。
【００５８】
なお、上記の「イオンドーピング法」とは、原料ガスから生成されるイオン化したガスを質量分離せず、そのまま電界で加速して対象物に照射し、イオン化したガスの元素を対象物に含ませる方式を指す。また、上記の「イオン注入法」とは、原料ガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離をして、所定の質量を有するイオン種を加速して、イオンビームとして、対象物に注入する方法である。
【００５９】
次に、支持基板２０７を準備する（図２（Ｃ）参照）。
【００６０】
支持基板２０７は、ガラス、プラスチック、セラミック、石英、サファイアなどの絶縁体でなる基板、シリコンなどの半導体でなる基板、金属やステンレスなどの導電体でなる基板を用いることができる。
【００６１】
次いで、半導体基板２０１と支持基板２０７とを、絶縁層２０９を介して貼り合わせる（図２（Ｄ）参照）。貼り合わせは、半導体基板２０１の損傷領域２０５を形成した際にイオン２０３が導入された側を貼り合わせ面（接合面ともいう）として行う。
【００６２】
絶縁層２０９は、２つの基板を貼り合わせるための接合層として機能するものであり、半導体基板２０１上に形成してもよく、支持基板２０７上に形成してもよい。半導体基板２０１上に絶縁層２０９を形成する場合、上記イオン２０３の照射の前に絶縁層２０９を形成してもよい。
【００６３】
絶縁層２０９は、熱酸化膜やＣＶＤ法により、酸化物または窒化物等を、単層または積層させて形成すればよい。具体的な材料としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、または窒化酸化シリコン等が挙げられる。
【００６４】
なお、本明細書中において、酸化窒化シリコンなどの「酸化窒化物」とは、その組成として、窒素よりも酸素の含有量が多いものを示す。
【００６５】
なお、本明細書中において、窒化酸化シリコンなどの「窒化酸化物」とは、その組成として、酸素よりも窒素の含有量が多いものを示す。
【００６６】
ここで、含有量の比較は、ラザフォード後方散乱法および水素前方散乱法の測定結果に基づいて行うこととする。
【００６７】
また、貼り合わせを行う前に、２つの基板の貼り合わせ面に洗浄やプラズマ処理などの表面処理を行ってもよい。表面処理を行うことで、親水性または清浄性が向上し、貼り合わせの際の接合強度を向上させることができる。なお、表面処理は、２つの基板の少なくとも一方に行えばよい。また、絶縁層２０９が形成されている基板に表面処理を行う場合は、絶縁層２０９の表面に対して行う。
【００６８】
次に、加熱処理を行い、損傷領域２０５において半導体基板２０１を分離（分断ともいう）する（図２（Ｅ）参照）。該分離により、支持基板２０７上に、絶縁層２０９と、半導体基板２０１の一部からなる半導体層２１１とを順に設けることができる。すなわち、支持基板２０７上に、半導体基板２０１の一部からなる半導体層２１１を転載することができる。
【００６９】
なお、加熱処理は、３００℃以上、かつ、支持基板２０７の歪み点未満の温度で行えばよい。
【００７０】
このようにして、ＳＯＩ基板２１３を作製することができる。
【００７１】
実施の形態１の解析方法を用いることで、予め半導体基板のＤＺの有無を判定することができる。そして、ＤＺの内部に損傷領域を形成し、ＤＺの一部を転載することで、結晶欠陥が少ない半導体層を得ることができる。
【００７２】
なお、ＳＯＩ基板とは、支持基板上に絶縁層を介して半導体層が設けられたものの総称であり、シリコン層を有する基板に限定されない。
【００７３】
そして、このＳＯＩ基板を用いて、トランジスタまたはダイオード等の半導体装置を作製することができる。
【００７４】
また、上記半導体素子を用いて、様々な電子機器を作製することができる。電子機器の一例としては、テレビ、パーソナルコンピュータ、ビデオカメラ、デジタルカメラ、ナビゲーションシステムまたは携帯情報端末（携帯電話、電子書籍または携帯型ゲーム機等）などの表示装置が挙げられる。これら表示装置の表示部または周辺部に、上記半導体素子を用いた回路を設けることができる。
【００７５】
また、電子機器の他の一例としては、表示部を必須としないものでもよく、例えば、無線タグ、認証装置、照明装置または空調機などの様々な装置が挙げられる。これらの装置に上記半導体素子を用いた回路を設けることができる。
【００７６】
上記回路としては、画素回路、駆動回路、演算回路、センサ回路、電源回路またはメモリ回路など、上記半導体素子を用いることが可能な回路が挙げられる。
【００７７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【００７８】
１０１    ステップ
１０２    ステップ
１０３    ステップ
１０４    ステップ
１０５    ステップ
１０６    ステップ
２０１    半導体基板
２０３    イオン
２０５    損傷領域
２０７    支持基板
２０９    絶縁層
２１１    半導体層
２１３    ＳＯＩ基板
【図１】
2013093434.tif 000009
【図２】
2013093434.tif 000010
【図３】
2013093434.tif 000011