(57)【要約】      （修正有）【課題】チップ単位で欠陥情報を把握し、基板欠陥が多い低品質ウエハであっても欠陥を早期に検出し半導体ウエハプロセスの歩留まりを向上させることが可能な欠陥検査方法を提供する。【解決手段】半導体ウエハ１の欠陥を検査する欠陥検査方法であって、（ａ）検査対象の半導体ウエハ１上に、当該半導体ウエハ１から生成されるデバイスチップ２の寸法に対応するマークを、半導体ウエハ１上の所定のデバイスチップ２について形成する工程と、（ｂ）半導体ウエハプロセスの所定のプロセスにおいて、あるいは半導体ウエハプロセス前に、半導体ウエハ１の欠陥検査を行い、マークを基準として欠陥情報を認識する工程とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体ウエハの欠陥を検査する欠陥検査方法であって、
（ａ）検査対象の半導体ウエハ上に、当該半導体ウエハから生成されるチップの寸法に対応するマークを、前記半導体ウエハ上の所定のチップについて形成する工程と、
（ｂ）半導体ウエハプロセスの所定のプロセスにおいて、あるいは前記半導体ウエハプロセス前に、前記半導体ウエハの欠陥検査を行い、前記マークを基準として欠陥情報を認識する工程と、
を備える、欠陥検査方法。
【請求項２】
前記工程（ｂ）において、
チップ単位で前記欠陥情報の認識を行うことを特徴とする、請求項１に記載の欠陥検査方法。
【請求項３】
前記工程（ｂ）において、
前記欠陥検査は、前記半導体ウエハプロセスの複数のプロセスにおいて行われることを特徴とする、請求項１または２に記載の欠陥検査方法。
【請求項４】
前記工程（ｂ）において、
前記欠陥検査は、微分干渉方式を用いて行われることを特徴とする、請求項１ないし３のいずれかに記載の欠陥検査方法。
【請求項５】
前記半導体ウエハは、ＳｉＣウエハまたはＧａＮウエハであることを特徴とする、請求項１ないし４のいずれかに記載の欠陥検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハの欠陥を検査する欠陥検査方法に関する。
【背景技術】
【０００２】
半導体ウエハプロセスにおける半導体ウエハ（以下、単にウエハとも称する）の品質管理や、歩留まりの管理・改善の方法には、半導体ウエハプロセスに含まれる主要あるいは重要な工程にてウエハの欠陥検査を実施し、当該ウエハにおける異物や欠陥の特定・推移管理、課題プロセス工程の検出、迅速なフィードバックなどが必須となる。
【０００３】
多くの半導体製造装置による複数のプロセスを経て形成される半導体ウエハプロセスでは、クリーンルーム内あるいは各プロセスで用いられる装置内における異物、あるいは多くの処理を施すことによってウエハ上に形成されるキズや、ウエハ上へのパターン形成時に形成されるパターン不良など、デバイス（ウエハを個片化したチップ）を作成する上で特性に悪影響を与える可能性がある欠陥がウエハ上に存在する。このような欠陥は、歩留まりの低下の要因となる。
【０００４】
また、基板欠陥が多い低品質ウエハ（例えば、炭化珪素ウエハ（以下、ＳｉＣウエハとも称する）や、窒化ガリウムウエハ（以下、ＧａＮウエハ））において、半導体ウエハプロセスにおける欠陥検査では、全ての欠陥を検出・スクリーニングすることができず、検出漏れとなる欠陥が発生する可能性が大きくなる。従って、後工程におけるテスト工程や信頼性工程での負荷（各工程にて要求される条件）が必要以上に高くなり、効率が非常に悪くなるといった問題がある。このように、ＳｉＣウエハやＧａＮウエハなどウエハ自体にも欠陥が多数存在するような低品質ウエハを半導体ウエハプロセスに使用すると、ウエハ自体の欠陥がデバイスの特性に悪影響を及ぼす可能性があり、歩留まりの低下の要因となる。
【０００５】
また、デバイスの特性に影響を及ぼす可能性がある欠陥が存在するウエハ（デバイス）を、電気特性試験で選別することができずに、その後の信頼性試験で初めて不良であると判別され選別される場合において、多くのプロセスを経て形成される不良デバイスに対して無駄に時間と手間を費やすことになり、電気特性評価などの検査工程の非効率化を招いてしまう。
【０００６】
従来、ウエハ上に形成される欠陥の有無を検査し、欠陥が検出された箇所に対してマーキングすることによって、デバイスの良・不良を判別する技術がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６３−２２２４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体ウエハプロセスの歩留まりを向上させるためには、デバイスの特性に影響を及ぼすようなウエハや各プロセスにおける欠陥を十分な精度で検出し、検出結果に基づいて早期にリジェクトするか、あるいは欠陥が発生したプロセスへのフィードバックによる欠陥低減を図る必要がある。そのためには、欠陥検査によって得られた欠陥情報をチップ単位で電子データとして把握することが望ましい。
【０００９】
特許文献１では、欠陥検査によって得られる結果を電子データとして扱っていない。また、上記の低品質ウエハ自体に対する欠陥検査が行われておらず、ウエハ自体の欠陥がデバイスの特性に悪影響を及ぼし、歩留まりの低下の要因となる可能性があった。
【００１０】
本発明は、これらの問題を解決するためになされたものであり、チップ単位で欠陥情報を把握し、基板欠陥が多い低品質ウエハであっても欠陥を早期に検出し半導体ウエハプロセスの歩留まりを向上させることが可能な欠陥検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明による欠陥検査方法は、半導体ウエハの欠陥を検査する欠陥検査方法であって、（ａ）検査対象の半導体ウエハ上に、当該半導体ウエハから生成されるチップの寸法に対応するマークを、半導体ウエハ上の所定のチップについて形成する工程と、（ｂ）半導体ウエハプロセスの所定のプロセスにおいて、あるいは半導体ウエハプロセス前に、半導体ウエハの欠陥検査を行い、マークを基準として欠陥情報を認識する工程とを備える。
【発明の効果】
【００１２】
本発明によると、（ａ）検査対象の半導体ウエハ上に、当該半導体ウエハから生成されるチップの寸法に対応するマークを、半導体ウエハ上の所定のチップについて形成する工程と、（ｂ）半導体ウエハプロセスの所定のプロセスにおいて、あるいは半導体ウエハプロセス前に、半導体ウエハの欠陥検査を行い、マークを基準として欠陥情報を認識する工程とを備えるため、チップ単位で欠陥情報を把握し、基板欠陥が多い低品質ウエハであっても欠陥を早期に検出し半導体ウエハプロセスの歩留まりを向上させることが可能となる。
【００１３】
例えば、本発明によれば、ウエハプロセスの各主要（任意）工程で欠陥検査（プロセス前のウエハ検査を含む）を実施することによって、各プロセスにて発生する異物やパターン欠陥などを検出し、また、各工程を経た工程間においてその欠陥の差分を取れるようにすることができる。これにより、基板欠陥の多い低品質ウエハにおいても、欠陥検査によって致命欠陥とみなされ得るデバイスチップをテスト工程に至る前の早い段階から検出・スクリーニングし、その後のテスト工程や信頼性評価の効率化を図り、ウエハプロセス、デバイス電気特性評価、信頼性評価までを含めたデバイス作製全体における効率的なプロセス管理、スクリーニング、評価を確立させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１による半導体ウエハプロセスにおける欠陥検査の実施の一例を示す図である。
【図２】本発明の実施の形態１による半導体ウエハにおける欠陥検査結果のマップの一例を示す図である。
【図３】本発明の実施の形態１による半導体ウエハに形成されるマークの一例を示す図である。
【図４】本発明の実施の形態１による複数の欠陥検査を行った場合における欠陥検査結果のマップの一例を示す図である。
【発明を実施するための形態】
【００１５】
本発明の実施の形態について、図面に基づいて以下に説明する。
【００１６】
＜実施の形態１＞
図１は、本発明の実施の形態１による半導体ウエハプロセス（以下、ウエハプロセスとも称する）における欠陥検査の実施の一例を示す図であり、半導体ウエハプロセスや電気特性評価などのデバイス作製工程全体における各プロセスと欠陥検査との関係を示す図である。なお、本実施の形態１では、通常のレンズを使用した顕微鏡検査によって欠陥検査を行うものとする。
【００１７】
図１に示すように、欠陥検査は、ウエハプロセスにおける任意のプロセス（例えば、主要・重要なプロセス）で実施され（図１のプロセス欠陥検出Ａ，Ｂ）、各プロセスにて発生する異物やパターン欠陥などを検出する（図２参照）。また、欠陥検査を複数のプロセスにおいて行った場合は、プロセス間の欠陥の差分を取得することができる（図４参照）。また、欠陥検査の結果は、各プロセスにフィードバックされる。また、欠陥検査は、ウエハプロセス開始前の半導体ウエハ自体（基板）に対して行うこともできる（図１の基板欠陥検出）。上記の欠陥検査の詳細については、後に説明する。
【００１８】
次に、本実施の形態１による欠陥検査方法について、図１〜３を用いて説明する。
【００１９】
図２は、本実施の形態１による半導体ウエハ１における欠陥検査結果のマップの一例を示す図である。また、図３は、本実施の形態１による半導体ウエハ１に形成されるマーク４の一例を示す図である。
【００２０】
まず、欠陥検査を行う前に、半導体ウエハ１上に当該半導体ウエハ１から生成されるデバイスチップ２（チップ）の寸法に対応するマーク４を所定のデバイスチップ２について形成する（図３参照）。具体的には、例えば図２に示すデバイスチップ２（黒塗り箇所）に対してマーク４を形成する。マーク４は、例えばエッチングで形成されており、欠陥検査時に欠陥情報を取得する際の基準となる。なお、本実施の形態では、マーク４は任意の１つのデバイスチップ２に対して形成されているが、複数のデバイスチップ２に対して形成してもよい。また、マーク４の形状は、図３に示す形状に限らず、デバイスチップ２の寸法に対応するような形状であればよい。
【００２１】
次に、マーク４が形成された半導体ウエハ１に対して所定のウエハプロセス（半導体ウエハプロセス）が行われる。
【００２２】
次に、ウエハプロセスにおける任意のプロセス（例えば、主要・重要プロセス）にて欠陥検査が行われ、欠陥が検出される。なお、ここでは、１つのプロセスにて欠陥検査が行われるものとする（例えば、図１に示すプロセス欠陥検出Ａ，Ｂのうちいずれか一方を行う）。
【００２３】
欠陥検査では、１つまたは複数のマーク４を基準として、半導体ウエハ１上の全チップの外形・位置を認識することにより、デバイスチップ２の寸法単位で欠陥情報（欠陥の位置、大きさ、種類）を把握（取得）している。すなわち、欠陥検査を行うことによって、半導体ウエハ１（あるいはデバイスチップ２）上における欠陥位置３等の情報をチップ単位で電子データとして把握（認識）することができる。例えば、図２では、欠陥検査の結果得られた欠陥位置３が半導体ウエハ１上にマッピングされている状態を示している。なお、欠陥検査で得られる情報は、欠陥位置３の情報だけでなく、欠陥の画像（写真）などの視覚的情報も得ることができる。
【００２４】
以上のことから、ウエハプロセスにおける任意のプロセスにて欠陥検査を行うことによって、どのプロセスで、半導体ウエハ１（あるいはデバイスチップ２）上のどの位置に、どのような欠陥が存在するのかを統計的に把握することができる。また、最終的に生成されたデバイスチップ２に対して電気特性評価を行うことによって発生した電気特性不良チップと、ウエハプロセス中で発生した欠陥との相関を取ることができる。さらに、当該相関データを蓄積して各プロセスにフィードバックすることによって、ウエハプロセス段階から不良チップとなり得るデバイスチップ２のスクリーニングが可能となり、不良チップの流出防止、電気特性評価などのテスト工程、信頼性評価工程の高速化・効率化を図ることができる。
【００２５】
上記では、ウエハプロセスにおける１つのプロセスにて欠陥検査を行うことについて説明したが、複数のプロセスにて欠陥検査を行うようにしてもよい。例えば、図１に示すプロセス欠陥検出Ａ，Ｂの両方を行うようにしてもよい。
【００２６】
図４は、本実施の形態１による複数の欠陥検査を行った場合における欠陥検査結果のマップの一例を示す図であり、図２に示すような欠陥検査結果を複数のプロセス分だけ重ね合わせた状態を示している。例えば、図４に示すように、複数のプロセスの各々に対して欠陥検査Ａ，Ｂ，Ｃを行い、それらの検査結果を半導体ウエハ１上に重ね合わせてマッピングする。
【００２７】
以上のことから、ウエハプロセスにおける複数のプロセスにて欠陥検査を行うことによって、複数のプロセス間における欠陥の推移などの情報を得ることができ、予め不良（致命欠陥）であると分かっているデバイスチップは除外した上で後工程での検査を行うことができるため、後工程における検査に要する時間を短縮することができる。また、複数の欠陥検査間（複数のプロセス間）における欠陥の差分を取ることによって、プロセス異常（多くの欠陥が発生するプロセス）を早期に発見し、不良チップの流出防止や、異常情報を各プロセスにフィードバックさせることができる。さらに、ウエハプロセス完了後に行う電気特性評価や信頼性評価についても同様に、不良となり得るデバイスチップを予め排除することによって、効率的な評価を行うことができる。
【００２８】
なお、上記では、ウエハプロセスにおける複数のプロセスにて欠陥検査を行うことについて説明したが、半導体ウエハ１の素性を明らかにするために、ウエハプロセス前に実施するウエハ濃度検査、ウエハ厚み検査、ウエハ抵抗率検査などの半導体ウエハ自体の検査（欠陥検査）において、検査結果をデバイスチップ単位でマッピングするようにしてもよい。
【００２９】
上述の通り、欠陥が多数存在するような低品質ウエハ（例えば、ＳｉＣウエハやＧａＮウエハ）を半導体ウエハプロセスに使用すると、ウエハ自体の欠陥がデバイスの特性に悪影響を及ぼす可能性があり、歩留まりの低下の要因となる。従って、ウエハプロセス前に半導体ウエハ１自体の欠陥を検査し、検査結果を重ね合わせることによって理論的累積に基づいた不良チップを想定することができ、また、当該不良チップを予め選別・除外することによって各プロセスの効率を向上させることができる。なお、半導体ウエハ１自体に対する欠陥検査を行う前には予めマーク４が形成されており、欠陥検査の際にはマーク４を基準として欠陥情報が取得（認識）される。
【００３０】
以上のことから、本実施の形態１によれば、基板欠陥が多い低品質ウエハであっても、致命欠陥と見なされ得るデバイスチップ（不良チップ）をテスト工程（例えば、電気特性評価）前の早い段階で検出・スクリーニングすることによって、テスト工程や信頼性評価の効率化を図ってウエハプロセスの歩留まりを向上させることが可能になるとともに、デバイス作製全体における効率的なプロセス管理、スクリーニング、評価を確立させることができる。
【００３１】
＜実施の形態２＞
実施の形態１では、通常のレンズを使用した顕微鏡検査によって欠陥検査を行ったが、本実施の形態２では、微分干渉方式を備えた欠陥検査装置によって欠陥検査を行うことを特徴とする。その他の構成および動作は、実施の形態１と同様であるため、ここでは説明を省略する。
【００３２】
微分干渉方式を備えた欠陥検査装置を使用すれば、実施の形態１による顕微鏡検査では検出することが難しい半導体ウエハ（基板）表面の凹凸の程度が低い欠陥を高精度で検出することができるため、特に微小な凹凸状の欠陥が存在する半導体ウエハに対して有効である。従って、例えば、基板欠陥検査（ウエハプロセス前の半導体ウエハ自体の欠陥検査）において、半導体ウエハ自体に起因する欠陥（ステップバンチングやピットなど）をデバイスチップ単位で把握することができ、デバイスに影響を与え得る致命的な欠陥を含むデバイスチップはその段階（基板欠陥検査段階）で選別して排除することができる。
【００３３】
以上のことから、本実施の形態２によれば、半導体ウエハに存在する欠陥の検出精度を高めることができ、最終的なデバイス特性不良や信頼性試験不良になり得る欠陥が存在するデバイスチップを基板欠陥検査段階で早期に排除することができ、評価・試験などの効率化を図ることができる。
【００３４】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００３５】
１  半導体ウエハ、２  デバイスチップ、３  欠陥位置、４  マーク。
【図１】
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【図２】
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【図３】
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【図４】
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