(57)【要約】【課題】パンチスルーを抑制しつつ、セレクトゲート電極からのフリンジ電界を低減する。【解決手段】空隙ＡＧ１は、制御ゲート電極８およびセレクトゲート電極１２下に潜るようにしてトレンチ２に沿って連続して形成され、セレクトゲートトランジスタのドレイン領域間に達している。そして、セレクトゲートトランジスタのドレイン領域間において、空隙ＡＧ１が埋め戻し絶縁膜ＲＢにて埋め戻されている。【選択図】図１
2013105990.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、電荷蓄積層上に制御ゲート電極が設けられたメモリセルと、
ソース領域とドレイン領域との間にセレクトゲート電極が設けられ、前記ソース領域を前記メモリセルと共有するセレクトゲートトランジスタと、
ワード線方向に隣接する前記電荷蓄積層間および前記ソース領域間に設けられ、前記ワード線下および前記セレクトゲート電極下に潜るようにして、ビット線方向に隣接するメモリセルおよびセレクトゲートトランジスタに渡って連続して形成された空隙と、
前記ワード線方向に隣接する前記ドレイン領域間の空隙を埋め戻す埋め戻し絶縁膜とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
電荷蓄積層上に制御ゲート電極が設けられたメモリセルと、
ソース領域とドレイン領域との間にセレクトゲート電極が設けられ、前記ソース領域を前記メモリセルと共有するセレクトゲートトランジスタと、
前記ワード線方向に隣接する前記ドレイン領域間に到達しないようにして、前記ワード線方向に隣接する前記電荷蓄積層間および前記ソース領域間に設けられるとともに、前記ワード線下および前記セレクトゲート電極下に潜るようにして、ビット線方向に隣接するメモリセルおよびセレクトゲートトランジスタに渡って連続して形成された空隙とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記空隙は、前記メモリセルのアクティブエリアを分離する前記半導体基板に設けられたトレンチ内に入り込んでいることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記空隙は、前記メモリセルおよび前記セレクトゲートトランジスタに渡って前記トレンチ内に連続して形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に設けられ、電荷蓄積層上に制御ゲート電極が設けられたメモリセルと、
ソース領域とドレイン領域との間にセレクトゲート電極が設けられ、前記ソース領域を前記メモリセルと共有するセレクトゲートトランジスタと、
ワード線方向に隣接する前記電荷蓄積層間および前記ソース領域間に設けられ、前記ワード線下および前記セレクトゲート電極下に潜るようにして、ビット線方向に隣接するメモリセルおよびセレクトゲートトランジスタに渡って連続して形成された第１の空隙と、
ビット線方向に隣接する前記電荷蓄積層間に設けられた第２の空隙と、
前記第２の空隙に埋め込まれないようにして前記第２の空隙を覆うとともに、前記セレクトゲートトランジスタと前記セレクトゲートトランジスタに隣接するメモリセルとの間に埋め込まれたカバー絶縁膜とを備えることをとする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、電荷蓄積層間の寄生容量を低減させるため、メモリセル間にエアギャップを設けたものがある。この時、セレクトゲート電極の周囲が絶縁体で覆われていると、セレクトゲート電極からのフリンジ電界が大きくなり、セレクトゲートトランジスタのしきい値電圧の低下を招いていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１２３８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、パンチスルーを抑制しつつ、セレクトゲート電極からのフリンジ電界を低減することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、メモリセルと、セレクトゲートトランジスタと、空隙と、埋め戻し絶縁膜とが設けられている。メモリセルは、半導体基板上に設けられ、電荷蓄積層上に制御ゲート電極が設けられている。セレクトゲートトランジスタは、ソース領域とドレイン領域との間にセレクトゲート電極が設けられ、前記ソース領域を前記メモリセルと共有する。空隙は、ワード線方向に隣接する前記電荷蓄積層間および前記ソース領域間に設けられ、前記ワード線下および前記セレクトゲート電極下に潜るようにして、ビット線方向に隣接するメモリセルおよびセレクトゲートトランジスタに渡って連続して形成されている。埋め戻し絶縁膜は、前記ワード線方向に隣接する前記ドレイン領域間の空隙を埋め戻す。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルおよびセレクトゲートトランジスタの概略構成を示す斜視図である。
【図２】図２は、第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
【図３】図３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図４】図４は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図５】図５は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図６】図６は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図７】図７は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図８】図８は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９】図９は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０】図１０は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１】図１１は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１２】図１２は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１３】図１３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１４】図１４は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１５】図１５は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１６】図１６は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１７】図１７は、第５実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１８】図１８は、第６実施形態に係る不揮発性半導体記憶装置のメモリセルおよびセレクトゲートトランジスタの概略構成を示す斜視図である。
【図１９】図１９は、第７実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
【図２０】図２０は、図１９の空隙ＡＧ１の形成時のレジストパターンの配置方法を示す平面図である。
【図２１】図２１は、図１９のＡ−Ａ線に沿った断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。また、説明において上下左右等の方向は、後述する半導体基板のメモリセルが形成された側の面を上とした場合における相対的な方向を指す。すなわち、説明における方向と重力加速度方向に対しての方向とが異なる場合がある。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルおよびセレクトゲートトランジスタの概略構成を示す斜視図である。
図１において、半導体基板１には、ビット線方向ＤＢに延びるトレンチ２がＤＷ方向に複数個配置されている。このトレンチ２により、半導体基板１に形成されるメモリセルおよびセレクトゲートトランジスタのアクティブエリアが分離されている。なお、メモリセルにおけるアクティブエリアは、メモリセルに設けられたメモリトランジスタのチャネル領域および直列に接続されたメモリセル間の領域（例えばソース領域およびドレイン領域）を言う。セレクトゲートトランジスタにおけるアクティブエリアは、セレクトゲートトランジスタのチャネル領域およびソース領域およびドレイン領域を言う。なお、セレクトゲートトランジスタのソース領域は、セレクトゲートトランジスタの隣接するメモリセルのソース領域と共有することができる。また、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＩｎＡｓＰまたはＺｎＳｅなどから選択することができる。
【０００９】
そして、トレンチ２には、埋め込み絶縁膜３が埋め込まれている。なお、埋め込み絶縁膜３は、例えば、ＣＶＤ酸化膜、ＡＬＤ酸化膜またはＣＶＤ酸化膜などのシリコン酸化膜系並びにＳＯＧ酸化膜などの有機溶剤に可溶な無機ポリマーを用いることができる。なお、トレンチ２に埋め込まれる埋め込み絶縁膜の構成は必ずしも１層構造でなくてもよく、２層以上であってもよい。
【００１０】
また、半導体基板１上のメモリセルのアクティブエリアには、トンネル絶縁膜５を介して電荷蓄積層６がメモリセルごとに形成されている。本例では、電荷蓄積層６を浮遊ゲート電極とした場合について述べる。また、電荷蓄積層６はシリコン窒化膜などの電荷トラップ膜を用いることもできる。なお、トンネル絶縁膜５としては、例えば、熱酸化膜であってもよいし、熱酸窒化膜であってもよい。あるいは、ＣＶＤ酸化膜であってもよいし、ＣＶＤ酸窒化膜であってもよい。あるいは、Ｓｉを挟んだ絶縁膜であってもよいし、Ｓｉがドット状に埋め込まれた絶縁膜であってもよい。電荷蓄積層６は、Ｎ型不純物またはＰ型不純物がドーピングされた多結晶シリコンであってもよいし、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いたメタル膜あるいはポリメタル膜であってもよい。
【００１１】
電荷蓄積層６上には、電極間絶縁膜７を介して制御ゲート電極８がワード線方向ＤＷに形成されている。なお、制御ゲート電極８は、ワード線の一部を構成することができる。ここで、電荷蓄積層６と制御ゲート電極８との間のカップリング比を向上させるため、電荷蓄積層６のＤＷ側の側壁に接するように制御ゲート電極８を形成することができる。
【００１２】
また、半導体基板１上のセレクトゲートトランジスタのアクティブエリアには、トンネル絶縁膜５を介して電荷蓄積層６が形成されている。そして、電荷蓄積層６上には、電極間絶縁膜７を介してワード線方向ＤＷに延びるセレクトゲート電極１２が形成されている。ここで、セレクトゲートトランジスタの電荷蓄積層６上において、電極間絶縁膜７に開口部Ｋ３が形成され、電荷蓄積層６は電極間絶縁膜７の開口部Ｋ３を介してセレクトゲート電極１２に接されている。また、セレクトゲートトランジスタのドレイン領域には高濃度拡散層１４が形成されている。ここで、セレクトゲートトランジスタの電荷蓄積層６はトレンチ２により分離されているので、セレクトゲートトランジスタは、トレンチ２により分離された半導体基板１毎に形成されている。またセレクトゲート電極１２はＤＷ方向に延びており、ＤＷ方向に隣接するそれぞれのセレクトゲートトランジスタの共通のゲート電極として機能する。
【００１３】
制御ゲート電極８およびセレクトゲート電極１２上には、シリサイド層９が形成され、シリサイド層９上には、カバー絶縁膜１０が形成されている。なお、電極間絶縁膜７としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。あるいは、ＯＮＯ膜などのシリコン酸化膜とシリコン窒化膜との積層構造であってもよい。あるいは、酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造であってもよい。制御ゲート電極８およびセレクトゲート電極１２は、Ｎ型不純物またはＰ型不純物がドーピングされた多結晶シリコンであってもよい。あるいは、制御ゲート電極８およびセレクトゲート電極１２は、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いたメタル膜あるいはポリメタル膜であってもよい。制御ゲート電極８およびセレクトゲート電極１２としてメタル膜あるいはポリメタル膜を用いる場合、シリサイド層９はなくてもよい。シリサイド層９としては、例えば、ＣｏＳｉ、ＮｉＳｉ、ＰｔＳｉ、ＷＳｉまたはＭｏＳｉなどを用いることができる。また、カバー絶縁膜１０としては、例えば、シリコン酸化膜を用いることができる。
【００１４】
ここで、トレンチ２内に埋め込まれた埋め込み絶縁膜３の上部の一部が除去されることで、ワード線方向ＤＷに隣接する電荷蓄積層６間に空隙ＡＧ１が形成されている。空隙ＡＧ１は、トレンチ２の上部に入り込むように形成されることで、空隙ＡＧ１の底部が電荷蓄積層６の下面よりも深い位置まで至るようにしてもよい。また、空隙ＡＧ１は、制御ゲート電極８およびセレクトゲート電極１２下に潜るようにしてトレンチ２に沿って連続して形成され、セレクトゲートトランジスタのドレイン領域間の近傍に達している。そして、セレクトゲートトランジスタのドレイン領域間において、空隙ＡＧ１が埋め戻し絶縁膜ＲＢにて埋め戻されている。
【００１５】
すなわち、トレンチ２に形成された埋め込み絶縁膜３の上面は、制御ゲート電極８の下において、半導体基板１の上面よりも低く、セレクトゲート電極１２の下において半導体基板１の上面よりも低いと言える。また、トレンチ２の上面に位置する制御ゲート電極８の下面は、半導体基板１の上面よりも高く、トレンチ２の上面に位置するセレクトゲート電極１２の下面は、半導体基板１の上面よりも高い。また、それぞれのメモリセルのソース領域間、ドレイン領域間において、埋め込み絶縁膜３の上面は半導体基板１の上面よりも低い。また、それぞれのセレクトゲートトランジスタのソース領域間において、埋め込み絶縁膜３の上面は半導体基板１の上面よりも低い。
【００１６】
これにより、空隙ＡＧ１は電荷蓄積層６、トンネル絶縁膜５、メモリセルのソース領域及びドレイン領域、及び、セレクトゲートトランジスタのソース領域の上部に位置することになる。
【００１７】
また、カバー絶縁膜１０は、電荷蓄積層６間が完全に埋め込まれないようにして制御ゲート電極８間に掛け渡されるとともに、制御ゲート電極８とセレクトゲート電極１２との間に掛け渡される。このことで、ビット線方向ＤＢに隣接するメモリセルの電荷蓄積層６間に空隙ＡＧ２が形成されるとともに、メモリセルとセレクトゲートトランジスタの電荷蓄積層６間に空隙ＡＧ３が形成される。なお、空隙ＡＧ２は、上下が非対称になるように形成することができ、その上端は尖塔形状を持つことができる。また、空隙ＡＧ２の上端はビット線方向ＤＢに隣接するメモリセルの制御ゲート電極８、または、シリサイド層９よりも高くにも形成することができる。その結果、隣接セル間の電界の干渉をより大きく低減することができる。また、空隙ＡＧ１と空隙ＡＧ２は繋がっており、一体的に形成されていても良い。
【００１８】
また、空隙ＡＧ３はビット線方向ＤＢに隣接するメモリセルの選択ゲート電極１２とセレクトゲート電極１２間にも形成することができる。その結果、セレクトゲート電極１２からの電界の干渉をより大きく低減することができる。また、空隙ＡＧ１と空隙ＡＧ３は繋がっており、一体的に形成されていても良い。
【００１９】
また、ビット線方向ＤＢのメモリセル間における埋め戻し絶縁膜ＲＢの下面は、メモリセルのシリサイド層９の上面より高い位置にある。また、ビット線方向ＤＢのメモリセルとセレクトゲートトランジスタ間における埋め戻し絶縁膜ＲＢの下面は、セレクトゲートトランジスタのメモリセルのシリサイド層９の上面より低い位置にある。すなわち、メモリセル間の埋め戻し絶縁膜ＲＢの下面は、メモリセルとセレクトゲートトランジスタ間の埋め戻し絶縁膜ＲＢの下面よりも高い位置にある。
【００２０】
図２は、第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
図２において、ビット線方向ＤＢに延び、ワード線方向ＤＷにトレンチＴＣが複数本形成され、アクティブエリアＡＡはトレンチＴＣにて分離されている。また、ワード線方向ＤＷに延びるワード線ＷＬ０、ＷＬ１、・・がビット線方向ＤＢにそれぞれ形成される。アクティブエリアＡＡとワード線ＷＬ０、ＷＬ１、・・の交点にメモリセルが形成されている。また、ワード線方向ＤＷに延びるセレクトゲート電極ＳＧ１、ＳＧ２が形成されている。アクティブエリアＡＡとセレクトゲート電極ＳＧ１、ＳＧ２の交点にセレクトゲートトランジスタのゲート電極が形成されている。そして、セレクトゲート電極ＳＧ１、ＳＧ２間のアクティブエリアＡＡ上には高濃度拡散層１４が形成され、高濃度拡散層１４上にはビット線コンタクトＣＢが形成されている。
【００２１】
そして、ビット線方向ＤＢにはトレンチＴＣに沿って空隙ＡＧ１が形成されている。この空隙ＡＧ１は、ワード線ＷＬ０、ＷＬ１、・・およびセレクトゲート電極ＳＧ１、ＳＧ２下に潜るようにしてトレンチ２に沿って連続して形成され、セレクトゲートトランジスタのドレイン領域間に達している。また、ワード線方向ＤＷにおいて、ワード線ＷＬ０、ＷＬ１、・・間には空隙ＡＧ２が形成されている。また、ワード線ＷＬ０とセレクトゲート電極ＳＧ１との間には空隙ＡＧ３が形成されている。そして、セレクトゲートトランジスタのドレイン領域間において、空隙ＡＧ１が埋め戻し絶縁膜ＲＢにて埋め戻されている。また、セレクトゲートトランジスタのドレイン領域間において、空隙は形成されていない。すなわち、セレクトゲートトランジスタのドレイン領域間は埋め戻し絶縁膜ＲＢを含む絶縁膜により埋められている。
【００２２】
ここで、電荷蓄積層６間に空隙ＡＧ１、ＡＧ２（例えば、空気の比誘電率は１）を設けることにより、電荷蓄積層６間に絶縁体（例えば、シリコン酸化膜の比誘電率は３．９）が埋め込まれた場合に比べて電荷蓄積層６間の寄生容量を低減することができる。このため、電荷蓄積層６間の寄生容量に起因した隣接セル間の電界の干渉を低減することができ、セルトランジスタのしきい値電圧の分布幅を小さくすることができる。
【００２３】
また、空隙ＡＧ１は、制御ゲート電極８下に潜るようにしてトレンチ２に沿って連続して形成することにより、電荷蓄積層６と半導体基板１との間のフリンジ容量を低減することができる。このため、空隙ＡＧ１が無い場合と比べてゲート絶縁膜５の容量を小さく見せることができ、書き込み電圧を低下させることができる。
【００２４】
また、セレクトゲートトランジスタのドレイン領域間において、埋め戻し絶縁膜ＲＢにて空隙ＡＧ１を埋め戻すことにより、セレクトゲートトランジスタのドレイン領域に高濃度拡散層１４を形成する時に不純物がセレクトゲートトランジスタのドレイン領域に隣接する埋め戻し絶縁膜３を突き抜けて半導体基板１（トレンチ２の底部）に達するのを防止することができる。すなわち、セレクトゲートトランジスタのドレイン領域に隣接するトレンチ２の底部に位置する半導体基板１（第１の領域）の不純物濃度は殆ど検出されない。すなわち、セレクトゲートトランジスタのソース領域に隣接するトレンチ２の底部に位置する半導体基板１（第２の領域）とした場合、第１の領域と第２の領域の不純物濃度はほぼ同じである。なお、ここで言う第１の領域及び第２の領域の不純物種は高濃度拡散層１４の不純物種と同じ不純物種である。
【００２５】
例えば、書き込み動作の時、ＤＷ方向に隣接するセレクトトランジスタのドレイン領域間には、異なる電位差が与えられる場合がある。この時、第１の領域の不純物濃度が高い場合、隣接するセレクトトランジスタのドレイン領域間でパンチスルーが発生してしまう。その結果、メモリセルにデータを正確に書き込めない場合が生じる。
【００２６】
一方、本実施形態においては、第１の領域の不純物濃度が比較的低いのでパンチスルーは発生しない。また、第２領域においては、セレクトゲートトランジスタのソース領域間の電位差は、セレクトゲートトランジスタのチャネルにより電位降下が生じるため、セレクトゲートトランジスタのドレイン領域間ほど電位差が高くならない。
このため、セレクトゲートトランジスタのドレイン領域間のパンチスルーを抑制しつつ、セレクトゲート電極１２からのフリンジ電界を低減することが可能となる。
【００２７】
（第２実施形態）
図３（ａ）〜図６（ａ）、図３（ｂ）〜図６（ｂ）、図７、図８（ａ）、図８（ｂ）、図９（ａ）〜図１５（ａ）、図９（ｂ）〜図１５（ｂ）、図９（ｃ）〜図１５（ｃ）は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図３（ａ）〜図６（ａ）、図７および図９（ａ）〜図１５（ａ）は、図２のＡ−Ａ線の切断方向に対応する図、図３（ｂ）〜図６（ｂ）、図８（ａ）、図８（ｂ）および図９（ｂ）〜図１５（ｂ）は、図２のＢ−Ｂ線の切断方向に対応する図、図９（ｃ）〜図１５（ｃ）は、図２のＣ−Ｃ線の切断方向に対応する図である。
【００２８】
図３（ａ）において、熱酸化などの方法を用いることにより、半導体基板１上にトンネル絶縁膜５を形成する。そして、ＣＶＤなどの方法を用いることにより、トンネル絶縁膜５上に電荷蓄積層材６´を成膜する。
【００２９】
次に、図３（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、電荷蓄積層材６´上にハードマスクＭ１を形成する。なお、ハードマスクＭ１としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
【００３０】
次に、図４（ａ）に示すように、フォトリソグラフィ技術を用いることにより、開口部Ｋ１が設けられたレジストパターンＲ１をハードマスクＭ１上に形成する。
【００３１】
次に、図４（ｂ）に示すように、レジストパターンＲ１をマスクとしてハードマスクＭ１をパターニングした後、そのハードマスクＭ１をマスクとして電荷蓄積層材６´、トンネル絶縁膜５および半導体基板１をエッチングすることにより、半導体基板１にトレンチ２を形成する。
【００３２】
次に、図５（ａ）に示すように、ＣＶＤまたはＳＯＧ（塗布）などの方法を用いることにより、トレンチ２全体が埋め込まれるようにして埋め込み絶縁膜３を、トレンチ２を埋めるようにハードマスクＭ１上に形成する。
【００３３】
次に、図５（ｂ）に示すように、ＣＭＰなどの方法を用いることにより、埋め込み絶縁膜３の上面を平坦化し、ハードマスクＭ１の表面を露出させる。
【００３４】
次に、図６（ａ）に示すように、ウェットエッチングなどの方法を用いることにより、ハードマスクＭ１を除去する。なお、ハードマスクＭ１がシリコン窒化膜の場合、ウェットエッチングの薬液はホット燐酸を用いることができる。そして、ＲＩＥなどの異方性エッチングを用いることにより、埋め込み絶縁膜３の一部を除去し、電荷蓄積層材６´の側壁の一部を露出させる。なお、電荷蓄積層材６´の側壁の一部を露出させる場合、埋め込み絶縁膜３の上面は、トンネル絶縁膜５の上面より上に残存させることが好ましい。また、埋め込み絶縁膜３がＳＯＧ酸化膜の場合、希フッ酸を用いたウェットエッチングにて埋め込み絶縁膜３の一部を除去するようにしてもよい。
【００３５】
次に、図６（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、電荷蓄積層材６´の側壁が覆われるようにして電荷蓄積層材６´上に電極間絶縁膜７を形成する。なお、電極間絶縁膜７は、例えば、ＯＮＯ膜などの多層構造であってもよい。ここで、セレクトゲートトランジスタの電荷蓄積層６上となる位置に電極間絶縁膜７に開口部Ｋ３を設けることができる。
【００３６】
次に、図７に示すように、ＣＶＤなどの方法を用いることにより、制御ゲート電極材８´を電極間絶縁膜７上に成膜する。
【００３７】
次に、図８（ａ）に示すように、ＣＶＤなどの方法を用いることにより、キャップ絶縁膜１１を制御ゲート電極材８´上に形成する。なお、キャップ絶縁膜１１としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、スピンコートなどの方法を用いることにより、キャップ絶縁膜１１上にレジスト膜Ｒ２を塗布する。
【００３８】
次に、図８（ｂ）に示すように、フォトリソグラフィ技術を用いることにより、レジスト膜Ｒ２に開口部Ｋ２を形成する。
【００３９】
次に、図９（ａ）〜図９（ｃ）に示すように、開口部Ｋ２が設けられたレジスト膜Ｒ２をマスクとしてキャップ絶縁膜１１をパターニングした後、そのキャップ絶縁膜１１をマスクとして制御ゲート電極材８´、電極間絶縁膜７および電荷蓄積層材６´をエッチングすることにより、メモリセルごとに分離された電荷蓄積層６を形成するとともに、電極間絶縁膜７を介して電荷蓄積層６上に配置され、ワード線方向に延びる制御ゲート電極８およびセレクトゲート電極１２を形成する。ここで、セレクトゲート電極１２は、電極間絶縁膜７の形成後、制御ゲート電極材８´の形成前に電極間絶縁膜７に設けられた開口部Ｋ３を介してその下の電荷蓄積層６と接続される。ここで、アクティブエリアＡＡ間における埋め込み絶縁膜の上面を半導体基板１の上面よりも低くすることにより窪みＡＧＴを形成する。
【００４０】
次に、図１０（ａ）〜図１０（ｃ）に示すように、ウェットエッチングなどの方法を用いることにより、埋め込み絶縁膜３の一部をトレンチ２に沿って除去し、ワード線方向ＤＷに隣接する電荷蓄積層６間に空隙ＡＧ１を形成する。この時、窪みＡＧＴからウェットエッチング剤が侵入することにより、空隙ＡＧ１は、制御ゲート電極８およびセレクトゲート電極１２下に潜るようにしてトレンチ２に沿って連続して形成することができる。
【００４１】
次に、図１１（ａ）〜図１１（ｃ）に示すように、半導体基板１に不純物を選択的にイオン注入することにより、メモリセルおよびセレクトゲートトランジスタのソース領域およびドレイン領域に低濃度拡散層Ｆ１を形成する。ここで、低濃度拡散層Ｆ１は低加速度、低濃度でイオン注入されるため、アクティブエリアＡＡ間において埋め込み絶縁膜３を突き抜けて半導体基板１まで達する不純物は少ない。
【００４２】
次に、図１２（ａ）〜図１２（ｃ）に示すように、ＣＶＤなどの方法を用いることにより、露出面全体が覆われるようにスペーサ絶縁膜１３を形成する。なお、スペーサ絶縁膜１３としては、例えば、シリコン酸化膜を用いることができる。
【００４３】
次に、図１３（ａ）〜図１３（ｃ）に示すように、プラズマＣＶＤなどの方法を用いることにより、制御ゲート電極８間および制御ゲート電極８とセレクトゲート電極１２との間に架け渡されるようにカバー絶縁膜１０を形成し、ビット線方向ＤＢに隣接する電荷蓄積層６間に空隙ＡＧ２、ＡＧ３を形成する。なお、カバー絶縁膜１０としては、例えば、シリコン酸化膜を用いることができる。また、制御ゲート電極８上にカバー絶縁膜１０を形成する場合、メモリセル間の空隙ＡＧ２、ＡＧ３がカバー絶縁膜１０にて埋め込まれないようにするために、カバレッジの悪い条件に設定することができる。この時、セレクトゲートトランジスタのドレイン側において、セレクトゲートトランジスタ間の間隔は、セレクトゲートトランジスタとメモリセル間の間隔よりも広い。その結果、セレクトゲートトランジスタのドレイン側にはカバー絶縁膜１０が入り込むように形成去る。よって、空隙ＡＧ２、ＡＧ３を形成しつつ、セレクトゲートトランジスタのドレイン側の空隙ＡＧ１をカバー絶縁膜１０にて埋め込むことができる。
【００４４】
この際、空隙ＡＧ１において、カバー絶縁膜１０は原料ガスが届く範囲において成長する。すなわち、カバー絶縁膜１０は制御ゲート電極８の角部の成長速度が速く、制御ゲート電極８の角部において略円状に成長する。カバー絶縁膜１０が制御ゲート電極８の側面及び底面の両方から成長するためである。その結果、制御ゲート８の下において、カバー絶縁膜１０は制御ゲート電極８から埋め戻し絶縁膜３に行くに従いメモリセル側から遠くなる逆テーパー形状となる。
【００４５】
次に、図１４（ａ）〜図１４（ｃ）に示すように、フォトリソグラフィ技術および異方性エッチング技術を用いることにより、セレクトゲートトランジスタのドレイン間のトレンチ２内を含む側面にカバー絶縁膜１０が残るようにして、カバー絶縁膜１０を除去する。セレクトゲートトランジスタのドレイン間の空隙ＡＧ１を埋め戻し絶縁膜ＲＢにて埋め戻すとともに、セレクトゲート電極１２の側面にサイドウォールＳＷを形成する。
【００４６】
次に、図１５（ａ）〜図１５（ｃ）に示すように、半導体基板１に不純物を選択的にイオン注入することにより、セレクトゲートトランジスタのドレイン領域に高濃度拡散層Ｆ２を形成する。この高濃度拡散層Ｆ２によりビット線コンタクトＢＣのコンタクト抵抗を低くすることができる。また、セレクトゲートトランジスタのドレイン側において、アクティブエリアＡＡ間は埋め戻し絶縁膜ＲＢで埋められている。その結果、埋め戻し絶縁膜ＲＢ及び埋め戻し絶縁膜３を突き抜けて半導体基板１まで達する不純物は少ない。その結果、セレクトゲートトランジスタのドレイン側において、アクティブエリアＡＡ間の半導体基板１の不純物濃度を低くすることができる。
その後は周知の方法により、シリサイド層９、ビット線コンタクトＣＢを形成し、本実施形態の半導体記憶装置が完成する。
【００４７】
（第３実施形態）
図１６（ａ）〜図１６（ｃ）は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図１６（ａ）〜図１６（ｃ）は、図１４（ａ）〜図１４（ｃ）にそれぞれ対応する。
図１４（ｃ）の構成では、セレクトゲート電極１２下が空隙ＡＧ１にて貫通される構成について説明したが、図１６（ｃ）に示すように、セレクトゲート電極１２下の空隙ＡＧ１が埋め込み絶縁膜３にて分断されるようにしてもよい。この構造は、図１０に示すウェットエッチングの条件を調整することにより形成できる。
【００４８】
（第４実施形態）
図１７（ａ）〜図１７（ｃ）は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図１７（ａ）〜図１７（ｃ）は、図１４（ａ）〜図１４（ｃ）にそれぞれ対応する。
図１４（ｂ）および図１４（ｃ）の構成では、メモリセルとセレクトゲートトランジスタの電荷蓄積層６間に空隙ＡＧ３が形成する方法について説明したが、メモリセルとセレクトゲートトランジスタの電荷蓄積層６間の空隙ＡＧ３がカバー絶縁膜１０にて埋め込まれるようにしてもよい。
【００４９】
この時、ビット線方向ＤＢのメモリセル間の間隔に比べてメモリセルとセレクトゲートトランジスタの間隔は広くなっている。このため、メモリセル間の空隙ＡＧ２はカバー絶縁膜１０にて埋め込まれないが、メモリセルとセレクトゲートトランジスタとの間の空隙ＡＧ３はカバー絶縁膜１０にて埋め込まれるように、カバー絶縁膜１０のカバレッジ条件を設定することができる。
【００５０】
ここで、メモリセルとセレクトゲートトランジスタの電荷蓄積層６間の空隙ＡＧ３がカバー絶縁膜１０にて埋め込まれることになり、セレクトゲートトランジスタ及びメモリセルのフリンジ容量が増えることになる。その結果、例えば、読み出し動作時において、メモリセルとセレクトゲートトランジスタとの間のアクティブ領域に電界が伝わり易くなることにより低抵抗化することができる。その結果、読み出しマージンを増大させることができる。
【００５１】
（第５実施形態）
図１８は、第５実施形態に係る不揮発性半導体記憶装置のメモリセルおよびセレクトゲートトランジスタの概略構成を示す斜視図である。
図１の構成では、制御ゲート電極８およびセレクトゲート電極１２下に潜るようにしてトレンチ２に沿って連続して空隙ＡＧ１を形成し、セレクトゲートトランジスタのドレイン領域間において埋め戻し絶縁膜ＲＢにて空隙ＡＧ１を埋め戻す方法について説明した。一方、図１８に示すように、セレクトゲートトランジスタのドレイン領域間に空隙ＡＧ１が到達しないようにしつつ、制御ゲート電極８およびセレクトゲート電極１２下に潜るようにしてトレンチ２に沿って連続して空隙ＡＧ１を形成してもよい。
【００５２】
図１９は、第５実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。図２０は、図１９の空隙ＡＧ１の形成時のレジストパターンの配置方法を示す平面図である。図２１は図１９のＡ−Ａ線に沿った断面である。
図２１において、ビット線方向ＤＢにおけるセレクトゲートトランジスタのドレイン領域間は埋め込み絶縁膜３で埋められている。なお、この埋め込み絶縁膜３の上面は半導体基板１の上面より低くても高くても良い。
図２０において、空隙ＡＧ１を形成する前に、セレクトゲート電極ＳＧ１、ＳＧ２間を覆うレジストパターンＲＥを半導体基板１上に形成する。そして、トレンチＴＣに埋め込まれている埋め込み絶縁膜を除去することにより、空隙ＡＧ１を形成する。
【００５３】
例えば、図９（ａ）〜図９（ｃ）の工程の後、セレクトゲートトランジスタのドレイン側を覆うレジストパターンＲＥを半導体基板１上に形成する。そして、図１０（ａ）〜図１０（ｃ）の工程において、埋め込み絶縁膜３の一部をトレンチ２に沿って除去することにより、電荷蓄積層６間に空隙ＡＧ１を形成する。
【００５４】
この時、セレクトゲート電極１２下においては、セレクトゲートトランジスタのソース側からエッチングが進行し、セレクトゲートトランジスタのドレイン側からはエッチングが進まない。このため、空隙ＡＧ１がセレクトゲートトランジスタのドレイン側に到達する前に、埋め込み絶縁膜３のエッチングを止めることにより、セレクトゲートトランジスタのドレイン側に空隙ＡＧ１が形成されるのを防止することができる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１  半導体基板、２、ＴＣ  トレンチ、３  埋め込み絶縁膜、５  トンネル絶縁膜、６  電荷蓄積層、７  電極間絶縁膜、８  制御ゲート電極、９  シリサイド層、１０  カバー絶縁膜、ＡＧ１〜ＡＧ３  空隙、ＡＡ  アクティブエリア、ＣＢ  ビットコンタクト、ＷＬ０、ＷＬ１  ワード線、ＳＧ１、ＳＧ２、１２  セレクトゲート電極、ＲＢ  埋め戻し絶縁膜、６´  電荷蓄積層材、８´  制御ゲート電極材、Ｍ１  ハードマスク、Ｒ１、Ｒ３  レジストパターン、Ｒ２  レジスト膜、Ｋ１〜Ｋ３  開口部、１１  キャップ絶縁膜、１３  スペーサ絶縁膜、ＲＢ  埋め戻し絶縁膜、ＳＷ  サイドウォール、Ｆ１  低濃度拡散層、Ｆ２、１４、１５  高濃度拡散層
【図１】
2013105990.tif 000003
【図２】
2013105990.tif 000004
【図３】
2013105990.tif 000005
【図４】
2013105990.tif 000006
【図５】
2013105990.tif 000007
【図６】
2013105990.tif 000008
【図７】
2013105990.tif 000009
【図８】
2013105990.tif 000010
【図９】
2013105990.tif 000011
【図１０】
2013105990.tif 000012
【図１１】
2013105990.tif 000013
【図１２】
2013105990.tif 000014
【図１３】
2013105990.tif 000015
【図１４】
2013105990.tif 000016
【図１５】
2013105990.tif 000017
【図１６】
2013105990.tif 000018
【図１７】
2013105990.tif 000019
【図１８】
2013105990.tif 000020
【図１９】
2013105990.tif 000021
【図２０】
2013105990.tif 000022
【図２１】
2013105990.tif 000023