(57)【要約】      （修正有）【課題】縦型オーバーフロードレインを有するグローバル電子シャッタ制御可能な撮像装置で、より高速な電子シャッタ制御を可能にする。【解決手段】縦型オーバーフロードレインを駆動するための電源と、画素部の電荷をリセットするための画素電源を共用する。前記縦型オーバーフロードレインは、画素毎に半導体基板と画素電源が金属配線により接続されており、前記半導体基板の電圧により駆動され、前記半導体基板はｎ型半導体である。又前記電源は画素部の信号蓄積時間中に低レベルにする。【選択図】図３
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【特許請求の範囲】
【請求項１】
光電変換された電荷を一時的に記憶できる画素メモリと、
電荷を排斥するための縦型オーバーフロードレイン構造を有する画素部と、
画素部の電荷をリセットするための画素電源を有し、
前記電源は、前記縦型オーバーフロードレインを駆動するための電源を共用することを特徴とする撮像装置。
【請求項２】
前記縦型オーバーフロードレインは、画素毎に半導体基板と画素電源が金属配線により接続されていることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記縦型オーバーフロードレインは、前記半導体基板の電圧により駆動され、前記半導体基板はｎ型半導体であることを特徴とする請求項１に記載の撮像装置。
【請求項４】
前記電源は画素部の信号蓄積時間中に低レベルすることを特徴とする請求項３記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルスチルカメラ等の撮像装置における、CMOS型固体撮像素子構造の改良に関するものである。
【背景技術】
【０００２】
従来、ＣＭＯＳ型の固体撮像素子では、電子シャッタ動作を行う場合、ローリング走査に起因して被写体歪み等が発生していた。この被写体歪みは、一画面分の走査時間（例えば走査速度１０コマ／ｓであれば１／１０ｓ）と被写体の移動速度を捉えるシャッタスピード（例えば１／６０ｓ）の関係において、シャッタスピード＜＜一画面分の走査時間であるとき顕著に発生しうるものである。
【０００３】
このため、より速いシャッタスピードであっても被写体歪みが発生しないよう、例えば、特許文献１には、フォトダイオード部と保持部を分離した上で全画面同時蓄積やダイナミックレンジ拡大等の機能付加を可能とした固体撮像装置およびその駆動方法が開示されている。
【０００４】
図７に示すようにフォトダイオードＰＤは第１の転送ゲートＴＸ１を介して保持部Ｍｅｍに接続されており、フォトダイオードＰＤで発生した信号電荷を、露光期間の開始当初から保持部Ｍｅｍへ転送している。露光終了後の信号読み出しは、保持部Ｍｅｍから第２の転送ゲートＴＸ２を介してフローティングディフュージョン部ＦＤへ転送して以降ＣＭＯＳ型固体撮像装置特有のローリング走査が行われる。
【０００５】
他方、フォトダイオードＰＤは上記ローリング走査中も露光されているが、第１の転送ゲートＴＸ１を閉じた上でオーバーフロードレインＯＦＤに発生電荷が常に排出されているので、保持部Ｍｅｍにある本来の信号電荷に影響を与えない。つまり、信号読み出し走査はローリング走査となっているが、実質信号電荷の蓄積開始から終了までを、第１の転送ゲートＴＸ１によって一画面分全ての画素を同時に制御することで原理的に全画面同時蓄積（グローバルシャッタ）を可能としている。逆に言うとオーバーフロードレインが無いとローリング走査中の露光信号により本来の信号が影響を受けることになる。
【０００６】
ところで、オーバーフロードレインＯＦＤ構成は、特許文献２で示すように横型オーバーフロードレインと縦型オーバーフロードレインがある。オーバーフロードレインＯＦＤ構成は画素ごとに必要なため、一般的には横型オーバーフロードレイン構成より縦型オーバーフロードレイン構成のほうが高画素化したときの光電変換部ＰＤ面積を大きくとることができるため微細化に適している。
【０００７】
その反面、縦型オーバーフロードレイン構成は例えば図８のように高抵抗のｎ型基板電圧ＶＤＤを直接駆動する必要があるため、撮像素子周辺に配置された電極から電圧を印加することになる。そのため撮像素子面内における中央部画素と周辺部画素で応答に差があるなど高速駆動が難しく、高速グローバルシャッタの障害となっていた。つまり、より高速な電子シャッタを用いるときは被写体輝度が非常に高く、オーバーフロードレイン動作が十分高速に追従できないと、ローリング走査中の露光により本来の画像が影響を受けることになる。
【０００８】
特許文献３では、裏面照射型ＣＭＯＳ撮像素子において縦型オーバーフロードレインとコンタクトしてアルミ等金属配線で画素単位に制御可能な例が示されているが、その制御配線が必要なためなため、裏面照射型ではない撮像素子においては光電変換部ＰＤ面積を圧迫することになり微細化の障害となっていた。
【０００９】
また、特許文献４では、横型オーバーフロードレイン構成でありながら微細化ＣＭＯＳセンサーに適した構造として画素出力トランジスタ電源との電源を共通にする例が示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−２４６４５０号公報
【特許文献２】特開２００６−５４２５２号公報
【特許文献３】特開２００８−１０３６６８号公報
【特許文献４】特開２０００−２６０９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、縦型オーバーフロードレイン有し高画素化達成にための微細化に適していながら高速グローバルシャッタが可能で、且つ画素レイアウトの自由度を犠牲にしない撮像装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決する為に、本発明の撮像装置では、光電変換された電荷を一時的に記憶できる画素メモリと、電荷を排斥するための縦型オーバーフロードレイン構造を有する画素部と、画素部の電荷をリセットするための画素電源を有し、画素電源と縦型オーバーフロードレインを駆動するための電源を共用させる。また、縦型オーバーフロードレインは、画素毎にｎ型半導体基板と画素電源が金属配線により接続される構成とし、信号蓄積期間中は画素電源を低レベルにする。
【発明の効果】
【００１３】
本発明のでは、縦型オーバーフロードレインを有していながら、オーバーフロードレイン動作を高速に動作させることができるため、より高速なグローバル電子シャッタ駆動を実現可能にしている。
【００１４】
また、画素レイアウトの自由度を犠牲にしないため、高画素化に適した撮像装置を提供可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態の撮像素子の全体構成を概略的に示す図
【図２】本発明の実施形態を示す固体撮像素子の画素部の等価回路図
【図３】本発明の実施形態を示す固体撮像素子の画素部の構成を表す図
【図４】本発明の実施形態を示す固体撮像素子の画素部のポテンシャル図
【図５】本発明の実施形態を示す固体撮像素子の画素部のポテンシャル図
【図６】本発明の実施形態の撮像装置の駆動方法を概略的に示す図
【図７】従来例を説明する画素部のポテンシャル図
【図８】従来例における半導体基板抵抗を説明する図
【発明を実施するための形態】
【００１６】
［実施例］
以下、本発明の具体的な実施例を説明する。
【００１７】
図１は本発明の実施形態の撮像素子の概略を示す図である。
【００１８】
図１において撮像素子は、画素アレイ１０１と、画素アレイ１０１における行を選択する垂直選択回路１０２、画素アレイ１０１における列を選択する水平選択回路１０４、画素アレイ１０１中の画素のうち垂直選択回路１０２及び水平選択回路１０４によって選択される画素の信号を読み出す読み出し回路１０３を含んで構成されうる。なお、撮像素子は、図示された構成要素以外にも、例えば、垂直選択回路１０２、水平選択回路１０４、信号読み出し部１０３等にタイミングを提供するタイミングジェネレータ或いは制御回路等を備える。
【００１９】
典型的には、垂直選択回路１０２は、画素アレイ１０１の複数の行を順に選択し、水平選択回路１０４は、垂直選択回路１０２によって選択されている行を構成する複数の画素を順に選択するように画素アレイの複数の列を順に選択する。
【００２０】
画素アレイ１０１は、２次元の画像を提供するために、複数の画素を２次元アレイ状に配列して構成される。
【００２１】
図２は、撮像素子における１画素の構成を示す図である。撮像素子において、２次元の画像を提供する画素アレイは、複数の画素を２次元アレイ状に配列して構成される。
【００２２】
各画素２０１は、フォトダイオード(以下、ＰＤとも記す)２０２、第１転送スイッチ２０３、画素メモリ２０４、第２転送スイッチ２０５、フローティングディフュージョン部（以下、ＦＤとも記す）２０６、リセットスイッチ２０７、増幅ＭＯＳアンプ２０８、及び、選択スイッチ２０９を含んで構成されうる。
【００２３】
ＰＤ２０２は、光学系を通して入射する光を光電変換する光電変換部として機能する。第１転送スイッチ２０３は、そのゲート端子に入力されるパルスφｍｅｍによって駆動され、ＰＤ２０２で発生した電荷を画素メモリ２０４に転送する。第２転送スイッチ２０５は、そのゲート端子に入力される転送パルスφＴＸによって駆動され、画素メモリ２０４に蓄積された電荷をＦＤ２０６に転送する。ＦＤ２０６は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。
【００２４】
増幅ＭＯＳアンプ２０８は、ソースフォロアとして機能し、そのゲートにはＦＤ２０６で電荷電圧変換された信号が入力される。選択スイッチ２０９は、そのゲートに入力される垂直選択パルスφＳＥＬによって駆動される。垂直選択パルスφＳＥＬがアクティブレベル（ハイレベル）になると、画素アレイの該当する行に属する画素の選択スイッチ２０９が導通状態になり、増幅ＭＯＳアンプ２０８のソースが垂直信号線２１０に接続される。
【００２５】
リセットスイッチ２０７は、そのゲートに入力されるパルスφＲＥＳによって駆動されて、ＦＤ２０６に蓄積されている電荷を除去する。
【００２６】
ＦＤ２０６及び増幅ＭＯＳアンプ２０８及び増幅ＭＯＳアンプ２０８のドレインに供給される画素電源ＳＶＤＤに加え、垂直信号線２１０に定電流を供給する不図示の定電流源によってフローティングディフュージョンアンプが構成される。選択スイッチ２０９で選択された行を構成する各画素において、ＦＤ２０６に転送される電荷がＦＤ２０６で電圧信号に変換される。その後、フローティングディフュージョンアンプを通じて対応する信号読み出し部１０３に出力される。
【００２７】
本実施形態の画素部の構成を図３に示す。図中の２０２から２０６はそれぞれ図２の構成要素を示す。半導体基板３０１はｎ型で構成されている。基板中には接地されたｐ型領域３０２を備えている。ＰＤ２０２はｎ型半導体で構成され、表面には暗電流を抑えるためのｐ型のウエル領域３０３を備える。画素メモリ２０４とＦＤ２０６はｎ型領域で構成される。第１転送スイッチ２０３と第２転送スイッチ２０５はポリシリコンなどで構成される。ここでｎ型半導体基板３０１の電位を変動させることでオーバーフロードレイン動作を行うことが可能である。
【００２８】
具体的には本実施例のような縦型オーバーフロードレインでは、ｎ型半導体基板３０２（ドレイン）の電圧ＶＯＦＤが低いときにはＰＤの電荷を排出せず、ＶＯＦＤが高いときにはＰＤの電荷を排出するように働く。
【００２９】
ここでｎ型半導体基板３０１は各画素として構成されるｐ型のウエル領域３０３以外の部分から、各画素単位でコンタクト２０７及びアルミ等の金属配線により低抵抗で画素電源ＳＶＤＤと共通接続し配線される。これにより、各画素のオーバーフロードレインをｎ型半導体基板３０１の高抵抗を通して駆動するのに比べて、極めて高速に駆動することが可能である。
【００３０】
つまり、これまで
尚、ＳＶＤＤ（＝ＶＯＦＤ）は図示しない電源によって電圧選択可能にする。
【００３１】
また、縦型オーバーフロードレインを動作させるためのｎ型半導体基板３０２（ドレイン）の電圧ＶＯＦＤと画素電源ＳＶＤＤを共通に配線させることにより、画素部レイアウトの自由度を犠牲にすることが無い。
【００３２】
ＶＯＦＤとＳＶＤＤを共通接続配線した時の動作説明は後述する。以下、ＳＶＤＤとの記載はＳＶＤＤとＶＯＦＤが共通接続配線されたものとして説明する。
【００３３】
図３中の点線部の各個所ＡからＥまでのポテンシャル状態を図４に示す。フォトダイオードＣで発生した電荷はフォトダイオードＣに溜まる。ここで、電荷はポテンシャルの低い状態より高い状態にむかって移動するので、発生電荷は図中の下部に向かって移動する。図中の実線はＳＶＤＤが低い電圧であり、φＭＥＭ、ΦＴＸがオフ状態のときのポテンシャル状態を示す。点線はＳＶＤＤが高い電圧であり、φＭＥＭ、ΦＴＸがオン状態のポテンシャル状態を示す。すなわち、ＳＶＤＤ電圧、ΦＭＥＭ、ΦＴＸの状態によって、電荷の移動する方向が決定される。例えば、ＳＶＤＤ電圧が高ければ、ＰＤで発生した電荷は基板４０１の方に流れる。逆に、ＳＶＤＤ電圧が低く、かつφＭＥＭがオン状態であれば、ＰＤで発生した電荷は画素メモリに流れる。また、画素メモリに電荷が溜まった状態でφＴＸをオンすると、転送動作がなされ、画素メモリの電荷はＦＤに転送される。
【００３４】
本実施形態の画素部のポテンシャル状態を図５に示す。また、第１の実施形態の駆動パターンを図６に示す。以下、図５と図６を用いて、第１の実施形態の駆動方法について説明する。
【００３５】
図６における、ｎ、ｎ＋１、ｎ＋２はそれぞれｎ行目、ｎ＋１行目、ｎ＋２行目を表す。ここでは、ｎからｎ＋２までの３行分のパルスを用いて説明する。時刻ｔ６０１の間に、パルスφＴＸｎ〜φｎ＋２の全行分のφＴＸとパルスφＲＥＳｎ〜φｎ＋２の全行分のφＲＥＳをオン状態にする。また、時刻ｔ６０２の間に、パルスφＭＥＭｎ〜φｎ＋２の全行分のφＭＥＭをオン状態にする。それによって時刻ｔ６０１の間に、リセットスイッチ２０７と第１転送スイッチ２０３と第２転送スイッチ２０５をオンし、ＰＤと画素メモリとＦＤの電位が初期電位にリセットされ、露光が開始する。
【００３６】
時刻ｔ６０１の間にSVDDを高電圧（つまりオーバーフロードレイン動作状態且つ画素電源オン状態）にし、パルスφＴＸｎ〜φｎ＋２の全行分のφＴＸをオン状態にする。この時画素メモリに溜まった電荷はＦＤ側からリセットスイッチ２０７を通して画素電源に、ＰＤに溜まった電荷はオーバーフロードレイン側に排出され、各部の電荷がリセットされる。この場合は、図５（ａ）のようなポテンシャル状態になる。その際には、ΦＭＥＭはオン状態でもオフ状態でもよいが、本説明ではオン状態であるとする。
【００３７】
時刻ｔ６０１が終わってφＴＸがオフ、SVDDが低電圧（つまりオーバーフロードレイン非動作状態且つ画素電源オフ状態）になった時点からＰＤは蓄積状態となり、入射光量に応じた光電荷を発生する。すなわち、時刻ｔ６０３が蓄積時間となる。時刻ｔ６０３の間にはφＭＥＭｎ〜φｎ＋２の全行分のφＭＥＭがオン状態になっているため、ＰＤで発生した光電荷は画素メモリに移動する。図５（ｂ）のはこのときのポテンシャル状態と光電荷の様子を表す。尚、時刻ｔ６０３の間はＦＤはフローティングになり暗電流が発生しやすい状態である。
【００３８】
次に、時刻ｔ６０２の終わりに、φＭＥＭｎ〜φｎ＋２の全行分のφＭＥＭをオフ状態にし、SVDD電圧を高電圧（つまりオーバーフロードレイン動作状態且つ画素電源オン状態）にすることで、蓄積が終了する。蓄積が終了してから、ＰＤで発生した電荷は全てオーバーフロードレイン側に排出される。図５（ｃ）がその状態を示すポテンシャル図である。
【００３９】
その後、各行のφＲＥＳがオフになるまでの時刻ｔ６０９に、時刻ｔ６０３の間でフローティング状態にあったＦＤをリセットする。
【００４０】
次に、時刻ｔ６０４の間にｎ行目のパルスφＳＥＬｎを印加し、選択スイッチ２０９をオンすることで読み出し行を選択する。読み出し行選択にともなって、φＲＥＳｎをオフにすることで、ＦＤのリセットを終了する。ｎ行目の時刻ｔ６０５の間にＦＤのリセット電位を信号読み出し部１０３に読みだす。その後、時刻ｔ６０６の間にパルスΦＴＸｎをオンする。それにより、スイッチ２０５がオンし、画素メモリに蓄積された電荷がＦＤに読み出される。時刻ｔ６０７の間にＦＤの電位を信号読み出し部１０３に読みだす。このときのポテンシャル状態を図５（ｄ）に示す。図５（ｃ）の状態で画素メモリに貯められた電荷が、選択行のみＦＤに転送される。
【００４１】
信号読み出し部１０３では、時刻ｔ６０５の間にサンプリングしたＦＤのリセット電位と時刻ｔ６０７の間にサンプリングしたＦＤの信号電位の差分を出力する。それによって回路の固定パターンノイズを低減し、また画素のリセットスイッチのばらつきによるノイズを低減する。時刻ｔ６０８の期間において、水平選択回路１０４を動作されることによって、読み出し回路部１０３に保存されたｎ行目の信号を列毎に読み出す。
【００４２】
時刻ｔ６０８が終わると次にｎ＋１行目の信号を読みだす。以下、すべての行に対して、同様に駆動を行うことで、１画面分の信号を読み出す。
【００４３】
ここでｎ型半導体基板３０１上にｐ型層が均一に構成される場合においては、イオン打ち込みやホール開口等の手法によりｎ型半導体を埋め込みｎ型半導体基板３０１と表層のアルミ等金属配線を接続するようにしても良い。
【００４４】
以上のように、本発明では縦型オーバーフロードレイン構造を有し、各画素単位でコンタクト及びアルミ等金属配線により低抵抗で画素電源ＳＶＤＤと共通接続し配線することで縦型オーバーフロードレインを駆動している。これにより、画素レイアウトの自由度を犠牲にせず高速電子シャッタ駆動を実現している。
【符号の説明】
【００４５】
１０１、２０１：画素部
１０２：垂直選択回路
１０３：読み出し回路
１０４：水平選択回路
２０２：フォトダイオード
２０３、２０５、２０７、２０８、２０９：トランジスタ
２０４：メモリ
２０６：フローティングディフュージョン
２１０：出力線
２１１：コンタクト
３０１：ｎ型半導体基板
３０２、３０３：ｐ型半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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