(57)【要約】【課題】不揮発性半導体装置の高集積化を図ることのできる技術を提供する。【解決手段】スイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧと、スイッチ用ｎＭＩＳ（Ｑｓ）にワード線に対して交差する方向に沿って隣接するメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧとの間に、スイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨとして機能し、同時にメモリ用ｎＭＩＳ（Ｑｍ）のドレイン領域Ｄとして機能する半導体領域を形成し、スイッチ用ｎＭＩＳ（Ｑｓ）のメモリ用ｎＭＩＳ（Ｑｍ）側のソース／ドレイン領域ＳＤＨを構成する半導体領域の形状と、スイッチ用ｎＭＩＳ（Ｑｓ）のメモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬを構成する半導体領域の形状とを非対称とする。【選択図】図２
2013004791.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に並列接続された複数のメモリ用トランジスタと、前記複数のメモリ用トランジスタのビット線側の端部に設けられたスイッチ用トランジスタとを含む半導体装置であって、
ワード線に対して交差する方向に沿って、前記スイッチ用トランジスタに隣接する第１メモリ用トランジスタの第１メモリゲート電極と、前記スイッチ用トランジスタのスイッチゲート電極との間には、前記メモリ用トランジスタのドレイン領域として機能し、同時に前記スイッチ用トランジスタの第１ソース／ドレイン領域として機能する第１半導体領域が形成されており、
前記スイッチ用トランジスタの前記メモリ用トランジスタ側の前記第１ソース／ドレイン領域を構成する前記第１半導体領域の形状と、前記スイッチ用トランジスタの前記メモリ用トランジスタと反対側の第２ソース／ドレイン領域を構成する第２半導体領域の形状とが非対称となっていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記スイッチ用トランジスタに隣接する前記第１メモリ用トランジスタの前記第１メモリゲート電極と、前記スイッチ用トランジスタの前記スイッチゲート電極との間のスペースは最小加工寸法の２倍であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記スイッチ用トランジスタに隣接する前記第１メモリ用トランジスタの前記第１メモリゲート電極と、前記スイッチ用トランジスタの前記スイッチゲート電極との間に形成された前記第１半導体領域の形状は、前記第１メモリ用トランジスタのソース領域を構成する第３半導体領域の形状と同じであることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１半導体領域の不純物濃度は前記第２半導体領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記第１半導体領域の前記半導体基板の主面からの深さが前記第２半導体領域の前記半導体基板の主面からの深さよりも浅いことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記スイッチ用トランジスタに隣接する前記第１メモリ用トランジスタの前記第１メモリゲート電極と、前記スイッチ用トランジスタの前記スイッチゲート電極との間に形成された前記第１半導体領域は、前記第１メモリ用トランジスタ側に形成された第１の部分と、前記スイッチ用トランジスタ側に形成された第２の部分とから構成され、
前記第１の部分の不純物濃度は前記第２の部分の不純物濃度よりも高く、前記第１部分の前記半導体基板の主面からの深さが前記第２部分の前記半導体基板の主面からの深さよりも浅いことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１の部分の不純物濃度は、前記第１メモリ用トランジスタのソース領域を構成する前記第３半導体領域の不純物濃度と同じであり、前記第２の部分の不純物濃度は、前記スイッチ用トランジスタの前記メモリ用トランジスタと反対側の第２ソース／ドレイン領域を構成する前記第２半導体領域の不純物濃度と同じであることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記第１の部分の前記半導体基板の主面からの深さは、前記第１メモリ用トランジスタのソース領域を構成する前記第３半導体領域の前記半導体基板の主面からの深さと同じであり、前記第２の部分の前記半導体基板の主面からの深さは、前記スイッチ用トランジスタの前記メモリ用トランジスタと反対側の第２ソース／ドレイン領域を構成する前記第２半導体領域の前記半導体基板の主面からの深さと同じであることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記複数のメモリ用トランジスタおよび前記スイッチ用トランジスタは、前記半導体基板に形成された同一のウェルの領域に形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記複数のメモリ用トランジスタは、前記半導体基板に形成された第１ウェルの領域に形成され、前記スイッチ用トランジスタは、前記半導体基板に形成された第２ウェルの領域に形成され、前記第１ウェルの不純物濃度が前記第２ウェルの不純物濃度よりも高いことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記スイッチ用トランジスタに隣接する第１メモリ用トランジスタの前記第１メモリゲート電極と、前記スイッチ用トランジスタの前記スイッチゲート電極との間には素子分離部が形成されていないことを特徴とする半導体装置。
【請求項１２】
半導体基板の主面上に並列接続された複数のメモリ用トランジスタと、前記複数のメモリ用トランジスタのビット線側の端部に設けられたスイッチ用トランジスタとを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面の前記複数のメモリ用トランジスタが形成される第１領域および前記スイッチ用トランジスタが形成される第２領域にウェルを形成する工程と、
（ｂ）前記第２領域の前記半導体基板の主面上に第１絶縁膜を形成する工程と、
（ｃ）前記半導体基板の主面上に第２絶縁膜、電荷蓄積層、および第３絶縁膜を順次堆積する工程と、
（ｄ）前記第１領域の前記第３絶縁膜を除去し、さらに前記第２領域の前記第３絶縁膜、前記電荷蓄積層、前記第２絶縁膜、および前記第１絶縁膜を順次除去する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板に対して熱酸化処理を施すことにより、前記第１領域の前記電荷蓄積層上に第４絶縁膜を形成し、前記第２領域の前記半導体基板の主面上に第５絶縁膜を形成して、前記第１領域の前記半導体基板の主面上に前記第２絶縁膜、前記電荷蓄積層、前記第４絶縁膜からなる第１ゲート絶縁膜を形成し、前記第２領域の前記半導体基板の主面上に前記第５絶縁膜からなる第２ゲート絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面上に導電膜および第６絶縁膜を順次形成する工程と、
（ｇ）前記第６絶縁膜および前記導電膜を順次加工して、前記第１領域に前記複数のメモリ用トランジスタの複数のメモリゲート電極を形成し、前記第２領域に前記スイッチ用トランジスタのスイッチゲート電極を形成する工程と、
（ｈ）前記第１領域の前記半導体基板の主面、および前記第２領域でかつ前記スイッチゲート電極の前記複数のメモリ用トランジスタ側の前記半導体基板の主面に第１不純物をイオン注入して第１低濃度半導体領域を形成し、前記第２領域でかつ前記スイッチゲート電極の前記複数のメモリ用トランジスタと反対側の前記半導体基板の主面に第２不純物をイオン注入して第２低濃度半導体領域を形成する工程と、
（ｉ）前記複数のメモリゲート電極の側壁および前記スイッチゲート電極の側壁にそれぞれサイドウォールを形成する工程と、
（ｊ）前記第１領域および前記第２領域の前記半導体基板の主面に第３不純物をイオン注入して高濃度半導体領域を形成する工程と、
を含み、
前記（ｈ）工程における前記第１不純物のイオン注入の注入量が前記第２不純物のイオン注入の注入量よりも多いことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｄ）工程において、前記第３絶縁膜、前記電荷蓄積層、前記第２絶縁膜、および前記第１絶縁膜はウエットエッチングにより除去されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記（ａ）工程において、前記ウェルは、前記第１領域の前記半導体基板の形成された第１ウェルと前記第２領域の前記半導体基板の主面に形成された第２ウェルとからなり、前記第１ウェルの不純物濃度が前記第２ウェルの不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、
前記（ｊ）工程の後、
（ｋ）前記第６絶縁膜を除去した後、前記メモリゲート電極の上面、前記スイッチゲート電極の上面、前記高濃度半導体領域の表面にシリサイド層を形成する工程、
をさらに含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型不揮発性メモリセルを有する不揮発性半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００９−２４５９５８号公報（特許文献１）には、アルミニウム酸化物膜をブロック絶縁膜とするＭＯＮＯＳ型のＮＡＮＤ型不揮発性半導体メモリ装置が開示されており、メモリセルトランジスタに隣接する選択トランジスタのソース／ドレイン領域において、メモリセルトランジスタ側のソース／ドレイン領域の不純物濃度が他方のソース／ドレイン領域の不純物濃度よりも高くなる製造方法が記載されている。
【０００３】
また、特開２００２−２３１８３２号公報（特許文献２）には、選択トランジスタのソース／ドレイン拡散層領域の形状を非対称とするＮＡＮＤ型不揮発性半導体記憶装置が開示されており、メモリセルトランジスタに隣接する選択トランジスタのソース／ドレイン領域において、メモリセルトランジスタ側のソース／ドレイン領域の不純物濃度が他方のソース／ドレイン領域の不純物濃度よりも高いことが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２４５９５８号公報
【特許文献２】特開２００２−２３１８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
データの書き込みおよび消去を電気的に行うことが可能な不揮発メモリは、例えば配線基板上に組み込んだままの状態でデータの書き換えが可能であり、使いやすいことからメモリを必要とする様々な製品に幅広く使用されている。
【０００６】
特に、電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Real Only Memory：以下、フラッシュメモリと言う）は、メモリアレイの一定の範囲（メモリアレイの全てのメモリセルまたは所定のメモリセル群）のデータを一括して電気的に消去する機能を持っている。さらに、フラッシュメモリは、１トランジスタ積層ゲート構造であることからセルの小型化が進み、高集積化への期待も大きい。
【０００７】
１トランジスタ積層ゲート構造は、１個のメモリセルが、基本的に１個の２層ゲート電界効果トランジスタで構成されている。その２層ゲート電界効果トランジスタは、半導体基板上にトンネル絶縁膜を介して浮遊ゲートを設け、さらにその上に層間膜を介して制御ゲートを積み重ねることで形成されている。データの記憶は、上記浮遊ゲートに電子を注入したり、浮遊ゲートから電子を抜き出したりすることで行われる。
【０００８】
本発明者によって検討された、本願発明が適用される前の不揮発性半導体装置を図２４〜図３０を用いて説明する。図２４〜図２８は不揮発性半導体装置を構成するメモリアレイの一部領域（並列接続された複数のメモリ用トランジスタと、これら複数のメモリ用トランジスタのビット線側の端部に設けられたスイッチ用トランジスタ）の要部断面図、図２９は不揮発性半導体装置の製造過程で生じる加工不良の一例を説明するメモリアレイの一部領域の要部断面図、図３０は不揮発性半導体装置を構成するメモリアレイの一部領域の要部平面図である。なお、図２４〜図２９に示す断面は図３０に示すＢ−Ｂ′線に沿った断面に該当する。
【０００９】
図２４〜図２８を用いて、本願発明が適用される前の不揮発性半導体装置の製造方法を説明する。
【００１０】
まず、図２４に示すように、半導体基板５１の主面に、例えば溝型の素子分離部ＳＴＩおよびこれに取り囲まれるように配置された活性領域等を形成する。続いて半導体基板５１にｐ型不純物を選択的にイオン注入することにより、ｐウェル５２を形成した後、半導体基板５１の主面上に、例えば酸化シリコンからなるトンネル絶縁膜５３を形成する。続いて半導体基板５１の主面上に、低抵抗多結晶シリコンからなる第１導電膜５４を堆積する。
【００１１】
次に、図２５に示すように、レジストパターン５５をマスクとしたドライエッチングにより、第１導電膜５４およびトンネル絶縁膜５３を順次加工して、メモリ用トランジスタ領域に第１導電膜５４およびトンネル絶縁膜５３を残す。その後、レジストパターン５５を除去する。
【００１２】
次に、図２６に示すように、半導体基板５１の主面上に、例えば酸化シリコンからなる絶縁膜５６ｂを形成する。絶縁膜５６ｂの厚さは、例えば４ｎｍである。続いて半導体基板５１の主面上に、窒化シリコンからなる絶縁膜５６ｃおよび酸化シリコンからなる絶縁膜５６ｔを順次形成する。続いて半導体基板５１の主面上に、例えば低抵抗多結晶シリコンからなる第２導電膜５７および、例えば酸化シリコンからなるキャップ絶縁膜５８を形成する。
【００１３】
次に、図２７に示すように、レジストパターン５９をマスクとしたドライエッチングによりキャップ絶縁膜５８、第２導電膜５７、および絶縁膜５６ｔ，５６ｃ，５６ｂを順次加工する。これにより、メモリ用トランジスタ領域にメモリ用トランジスタの第２導電膜５７からなる制御ゲート電極ＣＧ、および絶縁膜５６ｔ，５６ｃ，５６ｂからなる層間膜５６Ｍを形成する。同時に、スイッチ用トランジスタ領域にスイッチ用トランジスタの第２導電膜５７からなるスイッチゲート電極ＳＧ、および絶縁膜５６ｔ，５６ｃ，５６ｂからなるゲート絶縁膜５６Ｓを形成する。その後、レジストパターン５９を除去する。
【００１４】
次に、図２８に示すように、レジストパターン６０によりスイッチ用トランジスタ領域を覆い、このレジストパターン６０をマスクとしたドライエッチングにより第１導電膜５４を加工する。これにより、メモリ用トランジスタ領域にメモリ用トランジスタの第１導電膜５４からなる浮遊ゲート電極ＦＧを形成する。ここで、スイッチ用トランジスタ領域の活性領域が削れるのを防ぐために、スイッチ用トランジスタ領域をレジストパターン６０により覆っている。その後、レジストパターン６０を除去する。これにより、メモリ用トランジスタ領域には、複数のメモリ用トランジスタの制御ゲート電極ＣＧおよび浮遊ゲート電極ＦＧからなる２層ゲートが形成され、スイッチ用トランジスタ領域には、スイッチ用トランジスタのスイッチゲート電極ＳＧが形成される。
【００１５】
ところで、スイッチ用トランジスタ領域とメモリ用トランジスタ領域との境界部には、素子分離部ＳＴＩが形成されている。仮にこの素子分離部ＳＴＩが上記境界部に形成されておらず、かつ第１導電膜５４を上記境界部に残さないように第１導電膜５４を加工すると、例えば図２９に示すように、半導体基板５１（ｐウェル５２）の一部が削れて段差６１が形成される。この段差６１が形成されると、後の工程で形成されるソース領域、ドレイン領域、またはシリサイド層の導電性が阻害されるなどの問題が生じる。そこで、このような問題を回避するために、前述の図２８に示したように、上記境界部には素子分離部ＳＴＩを形成し、素子分離部ＳＴＩの上に第１導電膜５４の端部を配置し、さらに第１導電膜５４の端部を第２導電膜５７によって覆うなどの工夫をしている。
【００１６】
しかしながら、スイッチ用トランジスタ領域とメモリ用トランジスタ領域との境界部に形成された素子分離部ＳＴＩは、不揮発性メモリセル動作に必要な部位ではなく、不揮発性半導体装置の高集積化の阻害要因となっている。
【００１７】
例えば図３０に示すように、メモリ用トランジスタのチャネル領域をワード線に対して交差する方向（図３０に示すｘ方向）でレイアウトを見ると、メモリ用トランジスタ領域では、隣接するメモリ用トランジスタの２層ゲート（制御ゲート電極ＣＧおよび浮遊ゲート電極ＦＧ）間のスペースＳ２は２Ｆ（Ｆ（minimum feature size）：最小加工寸法）とすることができる。一方、スイッチ用トランジスタ領域とメモリ用トランジスタ領域との境界部では、メモリアレイの端部に位置するメモリ用トランジスタの２層ゲート（制御ゲート電極ＣＧおよび浮遊ゲート電極ＦＧ）とスイッチ用トランジスタのスイッチゲート電極ＳＧとの間のスペースＳ３として、６Ｆ（Ｆ：最小加工寸法）が必要となる。これは、素子分離部ＳＴＩおよび接続孔の合わせ余裕等を考慮するためである。
【００１８】
本発明の目的は、不揮発性半導体装置の高集積化を図ることのできる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００２１】
この実施の形態は、半導体基板の主面上に並列接続された複数のメモリ用トランジスタと、複数のメモリ用トランジスタのビット線側の端部に設けられたスイッチ用トランジスタとを有する半導体装置であって、スイッチ用トランジスタのスイッチゲート電極と、スイッチ用トランジスタに隣接するメモリ用トランジスタのメモリゲート電極との間の半導体基板には、スイッチ用トランジスタの一方のソース／ドレイン領域として機能し、同時にメモリ用トランジスタのドレイン領域として機能する半導体領域が形成されており、スイッチ用トランジスタのメモリ用トランジスタ側の一方のソース／ドレイン領域を構成する半導体領域の形状と、スイッチ用トランジスタのメモリ用トランジスタと反対側（ビット線側）の他方のソース／ドレイン領域を構成する半導体領域の形状とが非対称となっている。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
スイッチ用トランジスタ領域とメモリ用トランジスタ領域との境界部の面積を縮小することにより、不揮発性半導体装置の高集積化を図ることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１による不揮発性半導体装置のメモリアレイを構成する並列接続された複数のメモリ用トランジスタの配置と、これら複数のメモリ用トランジスタの端部に設けられたスイッチ用トランジスタの配置とを説明する要部平面図である。
【図２】図１のＡ−Ａ′線（メモリ用トランジスタのチャネル領域をワード線に対して交差する方向に沿って切断した線）に沿った断面に該当する複数のメモリ用トランジスタおよびスイッチ用トランジスタの要部断面図である。
【図３】本発明の実施の形態１による不揮発性半導体装置の製造工程中における不揮発性半導体装置を構成するメモリアレイの一部領域（並列接続された複数のメモリ用トランジスタと、これら複数のメモリ用トランジスタの端部に設けられたスイッチ用トランジスタ）の要部断面図である。
【図４】本発明の実施の形態１による不揮発性半導体装置の製造工程中における不揮発性半導体装置を構成するメモリアレイの一部領域（並列接続された複数のメモリ用トランジスタと、これら複数のメモリ用トランジスタの端部に設けられたスイッチ用トランジスタ）の要部平面図である。
【図５】図３および図４に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図６】図５に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図７】図６に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図８】図６に続く、不揮発性半導体装置の製造工程中の図４と同じ箇所の要部平面図である。
【図９】図７および図８に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１０】図９に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１１】図１０に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１２】図１０に続く、不揮発性半導体装置の製造工程中の図４と同じ箇所の要部平面図である。
【図１３】図１１および図１２に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１４】図１３に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１５】図１４に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１６】図１５に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１７】図１６に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１８】図１７に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１９】図１８に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図２０】図１８に続く、不揮発性半導体装置の製造工程中の図４と同じ箇所の要部平面図である。
【図２１】図１９および図２０に続く、不揮発性半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図２２】図１９および図２０に続く、不揮発性半導体装置の製造工程中の図４と同じ箇所の要部平面図である。
【図２３】本発明の実施の形態２による不揮発性半導体装置のメモリアレイを構成する並列接続された複数のメモリ用トランジスタと、これら複数のメモリ用トランジスタの端部に設けられたスイッチ用トランジスタとを説明する要部断面図であり、メモリ用トランジスタのチャネル領域をワード線に対して交差する方向に沿って切断した断面を示している。
【図２４】本願発明が適用される前の不揮発性半導体装置の製造工程中における不揮発性半導体装置を構成するメモリアレイの一部領域（並列接続された複数のメモリ用トランジスタと、これら複数のメモリ用トランジスタの端部に設けられたスイッチ用トランジスタ）の要部断面図である。
【図２５】図２４に続く、不揮発性半導体装置の製造工程中の図２４と同じ箇所の要部断面図である。
【図２６】図２５に続く、不揮発性半導体装置の製造工程中の図２４と同じ箇所の要部断面図である。
【図２７】図２６に続く、不揮発性半導体装置の製造工程中の図２４と同じ箇所の要部断面図である。
【図２８】図２７に続く、不揮発性半導体装置の製造工程中の図２４と同じ箇所の要部断面図である。
【図２９】本願発明が適用される前の不揮発性半導体装置の製造過程で生じる加工不良の一例を説明するメモリアレイの一部領域の要部断面図である。
【図３０】本願発明が適用される前の不揮発性半導体装置を構成するメモリアレイの一部領域（並列接続された複数のメモリ用トランジスタと、これら複数のメモリ用トランジスタの端部に設けられたスイッチ用トランジスタ）の要部平面図である。
【発明を実施するための形態】
【００２５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２８】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、ｎチャネル型のメモリ用トランジスタをメモリ用ｎＭＩＳと記載し、ｎチャネル型のスイッチ用トランジスタをスイッチ用ｎＭＩＳと記載する。
【００２９】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３０】
（実施の形態１）
本発明の実施の形態１による不揮発性半導体装置の構造を図１および図２を用いて説明する。図１は不揮発性半導体装置のメモリアレイを構成する並列接続された複数のメモリ用ｎＭＩＳの配置と、これら複数のメモリ用ｎＭＩＳの端部（ビット線側の端部）に設けられたスイッチ用ｎＭＩＳの配置とを説明する要部平面図、図２は図１のＡ−Ａ′線（メモリ用ｎＭＩＳのチャネル領域をワード線に対して交差する方向に沿って切断した線）に沿った断面に該当する複数のメモリ用ｎＭＩＳおよびスイッチ用ｎＭＩＳの要部断面図である。
【００３１】
図１では、４ビット（図１中、点線で囲んだ領域が１ビット（１単位））分のメモリ用ｎＭＩＳ（Ｑｍ）および２つのスイッチ用ｎＭＩＳ（Ｑｓ）のみを示しているが、これに限定されるものではない。また、本発明の実施の形態１では、特に言及しない限り、メモリ用ｎＭＩＳ（Ｑｍ）のビット線側に接続されるスイッチ用ｎＭＩＳ（Ｑｓ）の構成について説明する。従って、図１には、ビット線側における複数のメモリ用ｎＭＩＳ（Ｑｍ）の端部に設けられたスイッチ用ｎＭＩＳ（Ｑｓ）の平面レイアウトのみを示しているが、ソース線側における複数のメモリ用ｎＭＩＳの端部に設けられたスイッチ用ｎＭＩＳの平面レイアウトも図１とほぼ同様である。
【００３２】
図１および図２に示すように、半導体基板１の主面（デバイス形成面）の素子分離部ＳＴＩに囲まれた活性領域ＡＣＴに、複数のメモリ用ｎＭＩＳ（Ｑｍ）が配置されている。このメモリ用ｎＭＩＳ（Ｑｍ）のソース領域Ｓおよびドレイン領域Ｄは、所謂ＬＤＤ（Lightly Doped Drain）構造であり、それぞれ相対的に低濃度のｎ−型の半導体領域１０と、そのｎ−型の半導体領域１０よりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域１３とから構成されている。ｎ−型の半導体領域１０はメモリ用ｎＭＩＳ（Ｑｍ）のチャネル領域側に配置され、ｎ＋型の半導体領域１３はメモリ用ｎＭＩＳ（Ｑｍ）のチャネル領域側からｎ−型の半導体領域１０分だけ離れた位置に配置されている。ｎ−型の半導体領域１０の半導体基板１の主面からの深さは、例えば０．１μｍである。
【００３３】
このソース領域Ｓとドレイン領域Ｄとの間の半導体基板１の主面上には、メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧが第２方向（図１中のｙ方向：ワード線が延在する方向）に延在しており、その第２方向（ｙ方向）に沿って、複数のメモリ用ｎＭＩＳ（Ｑｍ）が素子分離部ＳＴＩを介して隣接している。メモリゲート電極ＭＧのゲート長は、例えば０．１μｍである。
【００３４】
また、上記第２方向（ｙ方向）と直交する第１方向（図１中のｘ方向：ワード線が延在する方向と直交する方向）に沿って、複数のメモリ用ｎＭＩＳ（Ｑｍ）が配置されているが、隣接するメモリ用ｎＭＩＳ（Ｑｍ）はソース領域Ｓまたはドレイン領域Ｄを共有している。従って、第１方向（ｘ方向）に沿って隣接するメモリ用ｎＭＩＳ（Ｑｍ）では、それぞれのメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧがドレイン領域Ｄまたはソース領域Ｓを挟んで配置されている。
【００３５】
さらに、第１方向（ｘ方向）に沿って配置された複数のメモリ用ｎＭＩＳ（Ｑｍ）のビット線側の端部には、スイッチ用ｎＭＩＳ（Ｑｓ）が配置されている。このスイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨ，ＳＤＬは所謂ＬＤＤ構造である。また、メモリ用ｎＭＩＳ（Ｑｍ）側のソース／ドレイン領域ＳＤＨは、相対的に低濃度のｎ−型の半導体領域１０と、そのｎ−型の半導体領域１０よりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域１３とから構成されており、メモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬは、相対的に低濃度のｎ−型の半導体領域９と、そのｎ−型の半導体領域９よりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域１３とから構成されている。ｎ−型の半導体領域９の半導体基板１の主面からの深さは、例えば０．２μｍである。すなわち、メモリ用ｎＭＩＳ（Ｑｍ）側のソース／ドレイン領域ＳＤＨの形状とメモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬの形状とは非対称となっている。
【００３６】
このソース／ドレイン領域ＳＤＨとソース／ドレイン領域ＳＤＬとの間の半導体基板１の主面上には、スイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧが第２方向（図１中のｙ方向）に延在しており、その第２方向（ｙ方向）に沿って、複数のスイッチ用ｎＭＩＳ（Ｑｓ）が素子分離部ＳＴＩを介して隣接している。スイッチゲート電極ＳＧのゲート長は、例えば０．４μｍである。
【００３７】
さらに、メモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との第１方向（ｘ方向）に沿った境界部には素子分離部ＳＴＩは形成されていない。この境界部には、メモリ用ｎＭＩＳ（Ｑｍ）のドレイン領域Ｄとして機能し、同時にスイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨとして機能する半導体領域（ｎ−型の半導体領域１０およびｎ＋型の半導体領域１３）が半導体基板１の主面に形成されている。
【００３８】
なお、第１方向（ｘ方向）に沿って配置された複数のメモリ用ｎＭＩＳ（Ｑｍ）のソース線側の端部にも、ビット線側と同様に、スイッチ用ｎＭＩＳが配置されている。ただし、このソース線側のスイッチ用ｎＭＩＳのソース／ドレイン領域は、ビット線側のスイッチ用ｎＭＩＳのソース／ドレイン領域ＳＤＨ，ＳＤＬと同様の構成（非対称の形状）であってもよく、またはメモリ用ｎＭＩＳ（Ｑｍ）のソース領域Ｓまたはドレイン領域Ｄと同様の構成（対称の形状）であってもよい。
【００３９】
メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧは、例えばｎ型の低抵抗多結晶シリコンからなる導電膜によって構成されている。半導体基板１とメモリゲート電極ＭＧとの間には、絶縁膜４ｂ、電荷蓄積層ＣＳＬ、および絶縁膜５ｔの積層膜（以下、絶縁膜４ｂ，５ｔおよび電荷蓄積層ＣＳＬと記す）からなるゲート絶縁膜（第１ゲート絶縁膜）が設けられている。電荷蓄積層ＣＳＬは、例えば窒化シリコンからなり、その厚さは、例えば１５ｎｍである。絶縁膜４ｂ，５ｔは、例えば酸化シリコンからなり、絶縁膜４ｂの厚さは、例えば１．５ｎｍ、絶縁膜５ｔの厚さは、例えば２．５ｎｍ以上である。絶縁膜４ｂ，５ｔは窒素を含んだ酸化シリコンで形成することもできる。絶縁膜４ｂ，５ｔおよび電荷蓄積層ＣＳＬからなるゲート絶縁膜下の半導体基板１（ｐウェルＰＷ）の主面には、例えばヒ素が導入されてｎ型の半導体領域３ｎが形成されている。この半導体領域３ｎは、メモリ用ｎＭＩＳ（Ｑｍ）のチャネル形成用の半導体領域であり、この半導体領域３ｎによりメモリ用ｎＭＩＳ（Ｑｍ）のしきい値電圧が所定の値に設定されている。
【００４０】
スイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧは、例えばｎ型の低抵抗多結晶シリコンからなる導電膜によって構成されている。半導体基板１とスイッチゲート電極ＳＧとの間には、ゲート絶縁膜５（第２ゲート絶縁膜）が設けられている。ゲート絶縁膜５は、例えば酸化シリコンからなり、その厚さは、例えば２０ｎｍである。このゲート絶縁膜５下の半導体基板１（ｐウェルＰＷ）の主面には、例えばボロンが導入されてｐ型の半導体領域３ｐが形成されている。この半導体領域３ｐは、スイッチ用ｎＭＩＳ（Ｑｓ）のチャネル形成用の半導体領域であり、この半導体領域３ｐによりスイッチ用ｎＭＩＳ（Ｑｓ）のしきい値電圧が所定の値に設定されている。
【００４１】
メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧおよびスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧのそれぞれの両側面には、例えば酸化シリコンからなるサイドウォール１２が形成されている。また、メモリゲート電極ＭＧの上面およびスイッチゲート電極ＳＧの上面には、例えばニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ２）等のようなシリサイド層１４が形成されている。シリサイド層１４を形成することによりメモリゲート電極ＭＧおよびスイッチゲート電極ＳＧの低抵抗化を図ることができる。上記シリサイド層１４は、メモリ用ｎＭＩＳ（Ｑｍ）のソース領域Ｓおよびドレイン領域Ｄの一部を構成するｎ＋型の半導体領域１３の表面、ならびにスイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨ，ＳＤＬの一部を構成するｎ＋型の半導体領域１３の表面にも形成されている。
【００４２】
さらに、複数のメモリ用ｎＭＩＳ（Ｑｍ）およびスイッチ用ｎＭＩＳ（Ｑｓ）は層間絶縁膜１５により覆われている。層間絶縁膜１５は、例えば下層を窒化シリコン、上層を酸化シリコンとする積層膜からなる。層間絶縁膜１５には、メモリ用ｎＭＩＳ（Ｑｍ）のソース領域Ｓおよびドレイン領域Ｄの一部を構成するｎ＋型の半導体領域１３の表面に形成されたシリサイド層１４、ならびにスイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨ，ＳＤＬの一部を構成するｎ＋型の半導体領域１３の表面に形成されたシリサイド層１４にそれぞれ達する接続孔ＣＮＴが形成されている。
【００４３】
接続孔ＣＮＴの内部にはプラグ１６が埋め込まれており、このプラグ１６を介して第１層目の配線Ｍ１がメモリ用ｎＭＩＳ（Ｑｍ）のソース領域Ｓまたはドレイン領域Ｄ、ならびにスイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨ，ＳＤＬに接続されている。プラグ１６は、例えばチタンと窒化チタンとの積層膜等からなる相対的に薄い導電膜からなるバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。配線Ｍ１は、例えばタングステンまたはアルミニウム等からなる金属膜によって構成される。
【００４４】
このように、メモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との境界部には、メモリ用ｎＭＩＳ（Ｑｍ）のドレイン領域Ｄとして機能し、同時にスイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨとして機能する半導体領域（ｎ−型の半導体領域１０およびｎ＋型の半導体領域１３）が形成されている。従って、この境界部を介して第１方向（ｘ方向）に沿って隣接するメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧとスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧとの間のスペースＳ１は、半導体領域（ｎ−型の半導体領域１０およびｎ＋型の半導体領域１３）に接続する接続孔ＣＮＴを形成できるスペースとすることができる。例えば最小加工寸法をＦとすると、合わせ余裕等を考慮しても上記スペースＳ１は２Ｆとすることができる。メモリ用ｎＭＩＳ領域に形成される第１方向（ｘ方向）に沿って隣接するメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧ間のスペースＳ２も２Ｆとすることができることから、第１方向（ｘ方向）に沿って隣接するメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧとスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧとの間のスペースＳ１と、メモリ用ｎＭＩＳ領域に形成される第１方向（ｘ方向）に沿って隣接するメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧ間のスペースＳ２とを同じ（２Ｆ）とすることができる。
【００４５】
例えば前述した図３０を用いて説明した、メモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との境界部に素子分離部ＳＴＩを有する場合は、この境界部を介して第１方向（ｘ方向）に沿って隣接するメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧとスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧとの間のスペースＳ３は６Ｆである。従って、本実施の形態１による境界部では、上記素子分離部ＳＴＩを有する境界部よりも、ソース側も合わせると第１方向（ｘ方向）に沿って８Ｆ（４Ｆ×２）分短くなる。また、本実施の形態１によるメモリ用ｎＭＩＳ（Ｑｍ）の１ビット（図１中に点線で囲んだ領域）のセルサイズが、例えば５Ｆ×３Ｆで構成されると、セルサイズ換算で２．７セル分の縮小効果がある。
【００４６】
ところで、本実施の形態１においては、メモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との境界部に、メモリ用ｎＭＩＳ（Ｑｍ）のドレイン領域Ｄとして機能し、同時にスイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨとして機能する半導体領域（ｎ−型の半導体領域１０およびｎ＋型の半導体領域１３）が形成される。この半導体領域は、メモリ用ｎＭＩＳ（Ｑｍ）の動作特性に必要とする不純物分布に設定する必要がある。しかし、スイッチ用ｎＭＩＳ（Ｑｓ）のメモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬの不純物分布を、メモリ用ｎＭＩＳ（Ｑｍ）のソース／ドレイン領域ＳＤＨの不純物分布と同じとすると、スイッチ用ｎＭＩＳ（Ｑｓ）のメモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬに高い外部電圧が印加された場合、接合リークがなどの不良が生じるおそれがある。
【００４７】
そこで、スイッチ用ｎＭＩＳ（Ｑｓ）では、メモリ用ｎＭＩＳ（Ｑｍ）側のソース／ドレイン領域ＳＤＨを構成する半導体領域の形状と、メモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬを構成する半導体領域の形状とを非対称とする。具体的には、メモリ用ｎＭＩＳ（Ｑｍ）側のソース／ドレイン領域ＳＤＨの一部を構成するｎ−型の半導体領域１０の形状（不純物濃度および半導体基板１の主面からの深さ）と、メモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬの一部を構成するｎ−型の半導体領域９の形状（不純物濃度および半導体基板１の主面からの深さ）とが非対称となるように、スイッチゲート電極ＳＧの両側の半導体基板１の主面にｎ−型の半導体領域９およびｎ−型の半導体領域１０が形成される。
【００４８】
すなわち、メモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬの一部を構成するｎ−型の半導体領域９の半導体基板１の主面からの深さを、例えば０．２μｍ、メモリ用ｎＭＩＳ（Ｑｍ）側のソース／ドレイ領域ＳＤＨの一部を構成するｎ−型の半導体領域１０の半導体基板１の主面からの深さを、例えば０．１μｍとし、前者の方が後者よりも、半導体基板１の主面から深くなるように形成する。さらに、メモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬの一部を構成するｎ−型の半導体領域９の不純物濃度は、メモリ用ｎＭＩＳ（Ｑｍ）側のソース／ドレイ領域ＳＤＨの一部を構成するｎ−型の半導体領域１０の不純物濃度よりも低くなるように形成する。従って、メモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）にあるソース／ドレイン領域ＳＤＬの一部を構成するｎ−型の半導体領域９の方が、メモリ用ｎＭＩＳ（Ｑｍ）側にあるソース／ドレイン領域ＳＤＨの一部を構成するｎ−型の半導体領域１０よりも半導体基板１の主面から深く、かつ低濃度に形成されている。
【００４９】
これにより、メモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との境界部に隣接するメモリ用ｎＭＩＳ（Ｑｍ）では、その動作特性に必要とする不純物分布を有するｎ−型の半導体領域１０とｎ＋型の半導体領域１３とから構成されるドレイン領域Ｄを備えることができる。一方、スイッチ用ｎＭＩＳ（Ｑｓ）では、メモリ用ｎＭＩＳと反対側（ビット線側）にｎ−型の半導体領域１０よりも低濃度の不純物分布を有するｎ−型の半導体領域９とｎ＋型の半導体領域１３とから構成されるソース／ドレイン領域ＳＤＬを備えることができるので、このソース／ドレイン領域ＳＤＬに高い外部電圧が印加されても、接合リークが抑えられて、耐圧を維持することができる。
【００５０】
本発明の実施の形態１による不揮発性半導体装置の製造方法を図３〜図２１を用いて工程順に説明する。図３、図５〜図７、図９〜図１１、図１３〜図１９、および図２１はメモリ用ｎＭＩＳ領域およびビット線側のスイッチ用ｎＭＩＳ領域の要部断面図（前述の図２と同じ領域の要部断面図）であり、図４、図８、図１２、図２０、および図２２はメモリ用ｎＭＩＳ領域およびビット線側のスイッチ用ｎＭＩＳ領域の要部平面図（前述の図１と同じ領域の要部平面図）である。
【００５１】
まず、図３および図４に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＴＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴを形成する。すなわち、半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内にのみ残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離部ＳＴＩを形成する。
【００５２】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコンからなる絶縁膜２を形成する。絶縁膜２の厚さは、例えば２０ｎｍである。続いて半導体基板１にｐ型不純物を選択的にイオン注入することにより、ｐウェルＰＷを形成する。ｐ型不純物のイオン注入濃度は、例えば５×１０１２〜１×１０１３ｃｍ−２である。
【００５３】
次に、スイッチ用ｎＭＩＳ領域をレジストパターンＲＰ１で覆い、メモリ用ｎＭＩＳ領域の半導体基板１にｎ型不純物、例えばヒ素を選択的にイオン注入する。これにより、メモリ用ｎＭＩＳ領域の半導体基板１に、メモリ用ｎＭＩＳ（Ｑｍ）のチャネル形成用のｎ型の半導体領域３ｎを形成する。その後、レジストパターンＲＰ１は除去する。また同様にして、メモリ用ｎＭＩＳ領域をレジストパターンで覆い、スイッチ用ｎＭＩＳ領域の半導体基板１にｐ型不純物、例えばボロンを選択的にイオン注入する。これにより、スイッチ用ｎＭＩＳ領域の半導体基板１に、スイッチ用ｎＭＩＳ（Ｑｓ）のチャネル形成用のｎ型の半導体領域３ｐを形成する。
【００５４】
次に、図５に示すように、メモリ用ｎＭＩＳ領域の絶縁膜２を除去した後、半導体基板１に対して熱処理を施すことにより、半導体基板１にイオン注入したｎ型不純物を活性化させる。
【００５５】
次に、図６に示すように、メモリ用ｎＭＩＳ領域の半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜４ｂを形成する。絶縁膜４ｂは、例えば熱酸化法またはＩＳＳＧ（In-Site Steam Generation）酸化法により形成され、その厚さは、例えば１．５ｎｍである。続いて半導体基板１の主面上に、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜４ｔを順次形成する。電荷蓄積層ＣＳＬはＣＶＤ（Chemical Vapor Deposition）法により形成され、その厚さは、例えば１５ｎｍである。絶縁膜４ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば２ｎｍである。絶縁膜４ｂ，４ｔは窒素を含んだ酸化シリコンで形成してもよい。
【００５６】
次に、図７および図８に示すように、メモリ用ｎＭＩＳ領域をレジストパターンＲＰ２で覆い、スイッチ用ｎＭＩＳ領域の絶縁膜４ｔをフッ化水素酸（ウエットエッチング）により除去して、スイッチ用ｎＭＩＳ領域の電荷蓄積層ＣＳＬを露出させる。その後、レジストパターンＲＰ２を除去する。
【００５７】
次に、図９に示すように、スイッチ用ｎＭＩＳ領域の電荷蓄積層ＣＳＬを熱リン酸（ウエットエッチング）により除去した後、さらにスイッチ用ｎＭＩＳ領域の絶縁膜２およびメモリ用ｎＭＩＳ領域の絶縁膜４ｔをフッ化水素酸（ウエットエッチング）により除去する。続いて電荷蓄積層ＣＳＬ（メモリ用ｎＭＩＳ領域）および半導体基板１（スイッチ用ｎＭＩＳ領域）の表面を洗浄した後、半導体基板１に対して酸化処理を施す。この酸化処理は、例えばウエット酸化を行った後にＩＳＳＧ酸化を行う方法またはＩＳＳＧ酸化を行った後ウエット酸化を行う方法を用いることができる。
【００５８】
これにより、メモリ用ｎＭＩＳ領域では電荷蓄積層ＣＳＬ上に絶縁膜５ｔを形成し、スイッチ用ｎＭＩＳ領域では半導体基板１の主面上に絶縁膜５を形成する。絶縁膜５ｔ，５は、例えば酸化シリコンからなり、電荷蓄積層ＣＳＬ上に形成された絶縁膜５ｔの厚さは、例えば２．５ｎｍ以上であり、半導体基板１の主面上に形成された絶縁膜５の厚さは、例えば２０ｎｍである。メモリ用ｎＭＩＳ領域では絶縁膜４ｂ，５ｔおよび電荷蓄積層ＣＳＬがメモリ用ｎＭＩＳ（Ｑｍ）のゲート絶縁膜（第１ゲート絶縁膜）となり、スイッチ用ｎＭＩＳ領域では絶縁膜５がスイッチ用ｎＭＩＳ（Ｑｓ）のゲート絶縁膜（第２ゲート絶縁膜）となる。
【００５９】
次に、図１０に示すように、半導体基板１の主面上に、低抵抗多結晶シリコンからなる導電膜６および酸化シリコンからなる絶縁膜７を順次堆積する。導電膜６はＣＶＤ法により形成され、その厚さは、例えば２００ｎｍである。また、絶縁膜７はＴＥＯＳ（tetra ethyl ortho silicate：Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法により形成され、その厚さは、例えば２０ｎｍである。
【００６０】
次に、図１１および図１２に示すように、レジストパターンをマスクとしたドライエッチングにより、導電膜６をエッチングストッパ膜として絶縁膜７を加工し、続いて上記レジストパターンを除去した後、加工された絶縁膜７をマスクとしたドライエッチングにより、電界蓄積層ＣＳＬをエッチングストッパ膜として導電膜６および絶縁膜５ｔ，５を加工する。これにより、メモリ用ｎＭＩＳ領域に導電膜６からなるメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧを形成し、スイッチ用ｎＭＩＳ領域に導電膜６からなるスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧを形成する。メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧのゲート長は、例えば０．１μｍであり、スイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧは、例えば０．４μｍである。
【００６１】
このように、メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧは、１層の導電膜６から構成されている。従って、例えば前述した図２９等を用いて説明したように、層間膜５６Ｍを介した浮遊ゲート電極ＦＧ（第１導電膜５４）および制御ゲート電極ＣＧ（第２導電膜５７）から構成されるメモリゲートの場合では、第１導電膜５４を加工する際にメモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との境界部に素子分離部が必要とされるが、本実施の形態１では、この素子分離部は不要となる。
【００６２】
次に、図１３に示すように、酸化処理を施すことにより、メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧおよびスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧを構成する導電膜６の側壁に酸化膜８する。
【００６３】
次に、図１４に示すように、露出している電荷蓄積層ＣＳＬを熱リン酸により除去する。メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧおよびスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧを構成する導電膜６の側壁は酸化膜８により保護されているので、露出している電荷蓄積層ＣＳＬのみが熱リン酸により除去される。続いてメモリ用ｎＭＩＳ領域に露出している絶縁膜４ｂをフッ化水素酸により除去する。このとき、スイッチ用ｎＭＩＳ領域に露出している絶縁膜５の一部はフッ化水素酸により除去されて薄くなる。
【００６４】
次に、図１５に示すように、その端部がスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｍ）側のスイッチゲート電極ＳＧの一部およびメモリゲート電極ＭＧを覆うフォトレジストパターンＲＰ３を形成した後、スイッチゲート電極ＳＧおよびフォトレジストパターンＲＰ３をマスクとしてｎ型不純物、例えばリンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域９をスイッチゲート電極ＳＧに対して自己整合的に形成する。ｎ型不純物（リン）の注入エネルギーは、例えば７０ｋｅＶ、注入量は、例えば１×１０１３ｃｍ−２である。その後、フォトレジストパターンＲＰ３を除去する。
【００６５】
次に、図１６に示すように、その端部がスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のスイッチゲート電極ＳＧの一部を覆うフォトレジストパターンＲＰ４を形成した後、スイッチゲート電極ＳＧ、メモリゲート電極ＭＧ、およびフォトレジストパターンＲＰ４をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域１０をスイッチゲート電極ＳＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。ｎ型不純物（ヒ素）の注入エネルギーは、例えば１０ｋｅＶ、注入量は、例えば５×１０１３〜１×１０１４ｃｍ−２である。その後、フォトレジストパターンＲＰ４を除去する。
【００６６】
ここでは、先にｎ−型の半導体領域９を形成し、その後ｎ−型の半導体領域１０を形成したが、先にｎ−型の半導体領域１０を形成し、その後ｎ−型の半導体領域９を形成してもよい。また、ｎ−型の半導体領域１０を形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域１０の下部を囲むようにｐ型の半導体領域を形成してもよい。このｐ型不純物（ボロン）の注入量は、例えば１×１０１３ｃｍ−２である。
【００６７】
前述の図１５および図１６を用いて説明した製造工程により、スイッチ用ｎＭＩＳ（Ｑｓ）では、メモリ用ｎＭＩＳ（Ｑｍ）側にｎ−型の半導体領域１０が形成され、メモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）にｎ−型の半導体領域９が形成されて、スイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧの両側の半導体基板１の主面には、互いに形状（不純物濃度および半導体基板１の主面からの深さ）の異なるｎ−型の半導体領域９，１０が形成される。
【００６８】
ところで、前述の図１６に示したスイッチ用ｎＭＩＳ（Ｑｓ）では、メモリ用ｎＭＩＳ（Ｑｍ）側のメモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との境界部にｎ−型の半導体領域１０のみを形成したが、これに限定されるものではない。
【００６９】
例えば図１７に示すように、メモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との境界部に形成されるｎ−型の半導体領域において、境界部に隣接するメモリ用ｎＭＩＳ（Ｑｍ）側にはｎ−型の半導体領域１０を形成し、スイッチ用ｎＭＩＳ（Ｑｓ）側にはｎ−型の半導体領域１０よりも低濃度のｎ−型の半導体領域９を形成することもできる。このような構成にしても、メモリ用ｎＭＩＳ（Ｑｍ）では、その動作特性に必要とする不純物分布を有するｎ−型の半導体領域１０を有している。
【００７０】
次に、図１８に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチングでエッチバックする。これにより、メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧの両側面およびスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧの両側面にそれぞれサイドウォール１２を形成する。
【００７１】
次に、ｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、メモリ領域の半導体基板１の主面にｎ＋型の半導体領域１３をスイッチゲート電極ＳＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。これにより、メモリ用ｎＭＩＳ領域では、メモリ用ｎＭＩＳ（Ｑｍ）のｎ−型の半導体領域１０とｎ＋型の半導体領域１３とからなるソース領域Ｓおよびドレイン領域Ｄが形成される。また、スイッチ用ｎＭＩＳ領域では、メモリ用ｎＭＩＳ（Ｑｍ）側に、スイッチ用ｎＭＩＳ（Ｑｓ）のｎ−型の半導体領域１０とｎ＋型の半導体領域１３とからなるソース／ドレイン領域ＳＤＨが形成され、メモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）に、スイッチ用ｎＭＩＳ（Ｑｓ）のｎ−型の半導体領域９とｎ＋型の半導体領域１３とからなるソース／ドレイン領域ＳＤＬが形成される。
【００７２】
次に、メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧ上およびスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧ上の絶縁膜７を除去した後、メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧの上面、ソース領域Ｓの表面およびドレイン領域Ｄの表面、ならびにスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧの上面およびソース／ドレイン領域ＳＤＨ，ＳＤＬの表面にシリサイド層１４を形成する。シリサイド層１４は、例えばサリサイド（Salicide：Self align silicide）プロセスにより形成され、シリサイド層１４としては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。
【００７３】
シリサイド層１４を形成することにより、シリサイド層１４と、その上部に形成されるプラグ等との接続抵抗を低減することができる。また、メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧ、ソース領域Ｓおよびドレイン領域Ｄ、ならびにスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧおよびソース／ドレイン領域ＳＤＨ，ＳＤＬの抵抗を低減することができる。
【００７４】
次に、図１９および図２０に示すように、半導体基板１の主面上に、例えば窒化シリコンからなる第１絶縁膜をＣＶＤ法により堆積する。この第１絶縁膜は、後述の接続孔を形成する際に、エッチングストッパとして機能する。続いて、例えば酸化シリコンからなる第２絶縁膜をＣＶＤ法により堆積して、第１絶縁膜および第２絶縁膜からなる層間絶縁膜１５を形成する。続いて層間絶縁膜１５の表面を、例えばＣＭＰ法により研磨して、平坦化する。
【００７５】
次に、メモリ用ｎＭＩＳ（Ｑｍ）のソース領域Ｓ上のシリサイド層１４およびドレイン領域Ｄ上のシリサイド層１４、ならびにスイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨ，ＳＤＬ上のシリサイド層１４に達する接続孔ＣＮＴを層間絶縁膜１５に形成する。続いて接続孔ＣＮＴの内部にプラグ１６を形成する。プラグ１６は、例えばチタンと窒化チタンとの積層膜からなる相対的に薄い導電膜からなるバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。その後、層間絶縁膜１５上に、例えばタングステンまたはアルミニウムを主成分とする第１層目の配線Ｍ１を形成する。
【００７６】
次に、図２１および図２２に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる層間絶縁膜１７をＣＶＤ法により堆積する。続いて第１層目の配線Ｍ１に達する接続孔ＴＨを層間絶縁膜１７に形成する。続いて接続光ＴＨの内部に、前述したプラグ１６と同様にしてプラグ１８を形成する。その後、層間絶縁膜１７上に、例えばタングステンまたはアルミニウムを主成分とする第２層目の配線Ｍ２を形成する。
【００７７】
その後、半導体基板１の主面上に、第２層目の配線Ｍ２よりも上層の配線を形成し、さらに表面保護膜を形成した後、その一部に最上層配線の一部が露出するような開孔部を形成してボンディングパッドを形成することにより、不揮発性半導体装置を製造する。
【００７８】
このように、本実施の形態１によれば、ワード線が延在する第２方向（ｙ方向）と直交する第１方向（ｘ方向）において、メモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との境界部では、メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧとスイッチゲート電極ＳＧとの間のスペースＳ１を、例えば隣接するメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧ間のスペースＳ２と同じ２Ｆ（最小加工寸法）まで縮小することができるので、メモリアレイの面積を縮小することが可能となり、不揮発性半導体装置の高集積化を図ることができる。
【００７９】
また、メモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との境界部には、メモリ用ｎＭＩＳ（Ｑｍ）のドレイン領域Ｄとして機能し、同時にスイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨとして機能する半導体領域が形成されるが、この半導体領域は、メモリ用ｎＭＩＳ（Ｑｍ）の動作特性に必要とする不純物分布を有するｎ−型の半導体領域１０とｎ＋型の半導体領域１３とから構成される。従って、所望するメモリ用ｎＭＩＳ（Ｑｍ）の動作特性を得ることができる。一方で、スイッチ用ｎＭＩＳ（Ｑｓ）のメモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）には、ｎ−型の半導体領域１０よりも低濃度の不純物分布を有するｎ−型の半導体領域９とｎ＋型の半導体領域１３とから構成されるソース／ドレイン領域ＳＤＬを形成することにより、ソース／ドレイン領域ＳＤＬの耐圧を維持することができる。
【００８０】
（実施の形態２）
本発明の実施の形態２による不揮発性半導体装置の構造を図２３を用いて説明する。図２３は不揮発性半導体装置のメモリアレイを構成する並列接続された複数のメモリ用ｎＭＩＳと、これら複数のメモリ用ｎＭＩＳの端部（ビット線側の端部）に設けられたスイッチ用ｎＭＩＳとを説明する要部断面図であり、メモリ用ｎＭＩＳのチャネル領域をワード線に対して交差する方向に沿って切断した線に沿った断面を示している。
【００８１】
本発明の実施の形態２による不揮発性半導体装置は、前述した実施の形態１と同様であり、ワード線に対して交差する方向に沿ったメモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との境界部を半導体領域のみにより構成するものであるが、ウェル領域の構造が前述の実施の形態１と相違する。
【００８２】
すなわち、前述した実施の形態１では、複数のメモリ用ｎＭＩＳ（Ｑｍ）およびスイッチ用ｎＭＩＳ（Ｑｓ）は、半導体基板１に形成されたｐウェルＰＷの領域内に形成され、スイッチ用ｎＭＩＳ（Ｑｓ）のメモリ用ｎＭＩＳ（Ｑｍ）側のソース／ドレイン領域ＳＤＨを構成する半導体領域の形状とメモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬを構成する半導体領域の形状とを非対称とした。
【００８３】
これに対して、本発明の実施の形態２では、複数のメモリ用ｎＭＩＳ（Ｑｍ）は第１ｐウェルＨＰＷの領域内に形成され、スイッチ用ｎＭＩＳは第１ｐウェルＨＰＷよりも不純物濃度の低い第２ｐウェルＬＰＷの領域内に形成されている。複数のメモリ用ｎＭＩＳ（Ｑｍ）が形成される第１ｐウェルＨＰＷの不純物濃度は、例えば１×１０１３ｃｍ−２〜３×１０１３ｃｍ−３であり、スイッチ用ｎＭＩＳ（Ｑｓ）が形成される第２ｐウェルＬＰＷの不純物濃度は、例えば５×１０１２ｃｍ−２〜１×１０１３ｃｍ−３である。
【００８４】
このように、本実施の形態２によれば、複数のメモリ用ｎＭＩＳ（Ｑｍ）が形成される第１ｐウェルＨＰＷの不純物濃度を高くすることにより、前述した実施の形態１による効果に加えて、メモリ用ｎＭＩＳの動作特性をさらに向上させることができる。
【００８５】
なお、本発明の実施の形態２では、メモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との境界部のｎ−型の半導体領域には、ｎ−型の半導体領域１０のみを形成した場合を例示したが、前述の図１７を用いて説明したように、メモリ用ｎＭＩＳ領域とスイッチ用ｎＭＩＳ領域との境界部に形成されるｎ−型の半導体領域において、境界部に隣接するメモリ用ｎＭＩＳ（Ｑｍ）側にはｎ−型の半導体領域１０を形成し、スイッチ用ｎＭＩＳ（Ｑｓ）側にはｎ−型の半導体領域１０よりも低濃度のｎ−型の半導体領域９を形成することもできる。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８７】
本発明は、ＭＯＮＯＳ型不揮発性メモリセルによって構成される不揮発性半導体装置に適用することができる。
【符号の説明】
【００８８】
１  半導体基板
２  絶縁膜
３ｎ，３ｐ  半導体領域
４ｂ，４ｔ，５，５ｔ  絶縁膜
６  導電膜
７  絶縁膜
８  酸化膜
９，１０  半導体領域
１２  サイドウォール
１３  半導体領域
１４  シリサイド層
１５  層間絶縁膜
１６  プラグ
１７  層間絶縁膜
１８  プラグ
５１  半導体基板
５２  ｐウェル
５３  トンネル絶縁膜
５４  第１導電膜
５５  レジストパターン
５６ｂ，５６ｃ，５６ｔ  絶縁膜
５６Ｍ  層間膜
５６Ｓ  ゲート絶縁膜
５７  第２導電膜
５８  キャップ絶縁膜
５９，６０  レジストパターン
６１  段差
ＡＣＴ  活性領域
ＣＧ  制御ゲート電極
ＣＮＴ  接続孔
ＣＳＬ  電荷蓄積層
Ｄ  ドレイン領域
ＦＧ  浮遊ゲート電極
ＨＰＷ  第１ｐウェル
ＬＰＷ  第２ｐウェル
Ｍ１，Ｍ２  配線
ＭＧ  メモリゲート電極
ＰＷ  ｐウェル
Ｑｍ  メモリ用トランジスタ
Ｑｓ  スイッチ用トランジスタ
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４  レジストパターン
Ｓ  ソース領域
Ｓ１，Ｓ２，Ｓ３  スペース
ＳＤＨ  ソース／ドレイン領域（第１ソース／ドレイン領域）
ＳＤＬ  ソース／ドレイン領域（第２ソース／ドレイン領域）
ＳＧ  スイッチゲート電極
ＳＴＩ  素子分離部
ＴＨ  接続孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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