(57)【要約】      （修正有）【課題】オーバドライブ時間を変更せずに、センスアンプ列の過昇圧の発生を回避する。【解決手段】半導体装置は、複数のセンスアンプ列に対応するオーバドライブ配線２３−１と、オーバドライブ配線に一端が接続される第１の容量素子６１−１と、オーバドライブ配線に第１のスイッチ６２−１を介して一端が接続される第２の容量素子６１−２と、オーバドライブ配線に対する第１の電圧の供給及び供給停止を制御する第２のスイッチ２７−１と、複数のセンスアンプ列の活性化を制御するとともに、第１のスイッチ及び第２のスイッチを制御する制御部とを備える。【選択図】図７
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【特許請求の範囲】
【請求項１】
複数のセンスアンプ列に対応するオーバドライブ配線と、
前記オーバドライブ配線に一端が接続される第１の容量素子と、
前記オーバドライブ配線に第１のスイッチを介して一端が接続される第２の容量素子と、
前記オーバドライブ配線に対する第１の電圧の供給及び供給停止を制御する第２のスイッチと、
前記複数のセンスアンプ列の活性化を制御するとともに、前記第１のスイッチ及び前記第２のスイッチを制御する制御部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記制御部は、前記複数のセンスアンプ列のうちの一つを活性化させる場合に、前記第１のスイッチをオフさせ、それ以外は前記第１のスイッチをオンさせることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御部は、前記複数のセンスアンプ列のうち少なくとも一つを活性化させる場合に、前記第２のスイッチをオフさせ、それ以外は前記第２のスイッチをオンさせることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
複数のメモリマットをさらに備え、
前記複数のセンスアンプ列と前記複数のメモリマットは交互に配列され、
前記制御部は、前記複数のメモリマットのうちの一つを選択し、選択されたメモリマットに隣接する一つ又は二つのセンスアンプ列を活性化させることを特徴とする請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項５】
複数のメモリマットと複数のセンスアンプ列とを交互にかつ一列に配列させた記憶部と、
前記複数のセンスアンプ列を前記記憶部の配列方向に沿って分割した第１及び第２のグループにそれぞれ対応する第１及び第２のオーバドライブ配線と、
前記第１のオーバドライブ配線に一端が接続される第１の容量素子と、
前記第１のオーバドライブ配線に第１のスイッチを介して一端が接続される第２の容量素子と、
前記第１のオーバドライブ配線に対する第１の電圧の供給及び供給停止を制御する第２のスイッチと、
前記第２のオーバドライブ配線に一端が接続される第３の容量素子と、
前記第２のオーバドライブ配線に第３のスイッチを介して一端が接続される第４の容量素子と、
前記第２のオーバドライブ配線に対する第１の電圧の供給及び供給停止を制御する第４のスイッチと、
前記複数のセンスアンプ列の活性化を制御するとともに、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチを制御する制御部と、
を備えることを特徴とする半導体装置。
【請求項６】
前記制御部は、前記複数のメモリマットのうち、その両隣に位置する２つのセンスアンプ列の一方が前記第１のグループに属し、かつ他方が前記第２のグループに属しているメモリマットを選択する場合、及び前記記憶部の端部に位置するメモリマットを選択する場合に、前記第１のスイッチ及び前記第３のスイッチをオフさせ、それ以外は前記第１のスイッチ及び前記第３のスイッチをオンさせることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記制御部は、前記複数のセンスアンプ列のうち少なくとも一つを活性化させる場合に、前記第２のスイッチ及び前記第４のスイッチをオフさせ、それ以外は前記第２のスイッチ及び前記第４のスイッチをオンさせることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
活性化されるメモリマットのアドレスが特定のアドレスであるか否かを判定し、
判定結果が特定アドレスを示す場合に、前記メモリマットに接続されたセンスアンプ列にオーバドライブ電圧を供給するオーバドライブ配線に接続された２つの容量素子の一方を前記オーバドライブ配線から電気的に分離する、
ことを特徴とする半導体装置のオーバドライブ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、リフレッシュ動作を必要とする半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等の半導体記憶装置は、記憶情報の消失を防ぐためにリフレッシュ動作を必要とする。リフレッシュ動作は、複数のセンスアンプを同時に活性化させて行われる。複数のセンスアンプの活性化を速やかに行うため、活性化の初期段階で通常の動作電圧よりも高い電圧を一時的に供給するオーバドライブ方式が採用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−６８０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
オーバドライブ方式として、容量素子を用いるものがある。この方式では、容量素子から供給される電荷は一定である。一方、ドライブされる側のセンスアンプの数は、ある所定数（例えば、センスアンプ列２列分）の場合と、その半分（例えば、センスアンプ列１列分）の場合とがある。容量素子から供給される電荷が一定のとき、ドライブされるセンスアンプの数が所定数の半分の場合、センスアンプに供給される電圧は、所定数のセンスアンプを活性化する場合より高くなる。つまり、過昇圧状態となる。
【課題を解決するための手段】
【０００５】
本発明の一実施の形態に係る半導体装置は、複数のセンスアンプ列に対応するオーバドライブ配線と、前記オーバドライブ配線に一端が接続される第１の容量素子と、前記オーバドライブ配線に第１のスイッチを介して一端が接続される第２の容量素子と、前記オーバドライブ配線に対する第１の電圧の供給及び供給停止を制御する第２のスイッチと、前記複数のセンスアンプ列の活性化を制御するとともに、前記第１のスイッチ及び前記第２のスイッチを制御する制御部と、を備えることを特徴とする。
【０００６】
また、本発明の他の実施の形態に係る半導体装置は、複数のメモリマットと複数のセンスアンプ列とを交互にかつ一列に配列させた記憶部と、前記複数のセンスアンプ列を前記記憶部の配列方向に沿って分割した第１及び第２のグループにそれぞれ対応する第１及び第２のオーバドライブ配線と、前記第１のオーバドライブ配線に一端が接続される第１の容量素子と、前記第１のオーバドライブ配線に第１のスイッチを介して一端が接続される第２の容量素子と、前記第１のオーバドライブ配線に対する第１の電圧の供給及び供給停止を制御する第２のスイッチと、前記第２のオーバドライブ配線に一端が接続される第３の容量素子と、前記第２のオーバドライブ配線に第３のスイッチを介して一端が接続される第４の容量素子と、前記第２のオーバドライブ配線に対する第１の電圧の供給及び供給停止を制御する第４のスイッチと、前記複数のセンスアンプ列の活性化を制御するとともに、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチを制御する制御部とを備えることを特徴とする。
【０００７】
さらに、本発明の他の実施の形態に係る半導体装置のオーバドライブ方法は、活性化されるメモリマットのアドレスが特定のアドレスであるか否かを判定し、判定結果が特定アドレスを示す場合に、前記メモリマットに接続されたセンスアンプ列にオーバドライブ電圧を供給するオーバドライブ配線に接続された２つの容量素子の一方を前記オーバドライブ配線から電気的に分離することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、第１のスイッチをオン・オフさせることにより、オーバドライブ配線に接続される容量を変更することができる。これにより、活性化されるセンスアンプ列の数に応じて、第１及び第２の容量素子からオーバドライブ配線に供給される電荷の量を精度良く調整することができ、センスアンプ列の過昇圧状態を回避することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。
【図２】図１の半導体装置に含まれるセンスアンプ列及びその周囲の構成を示す回路図である。
【図３】図２に示す回路の動作を説明するための波形図である。
【図４】複数のメモリマットとセンスアンプ列との関係の一例を示す図である。
【図５】関連する半導体装置におけるオーバドライブ配線とオーバドライブ容量との接続関係を示す図である。
【図６】図５の半導体装置が有する問題点を解決しようとした場合に生じる新たな問題点を説明するための図である。
【図７】本発明の第１の実施の形態に係る半導体装置におけるオーバドライブ配線とオーバドライブ容量との接続関係を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１１】
図１は、本発明の第１の実施の形態に係る半導体装置（ＤＲＡＭ：Dynamic Random Access Memory）の概略構成を示すブロック図である。この半導体装置は、メモリアレイ部１１、Ｘデコーダ・Ｘタイミング生成回路１２、Ｙデコーダ・Ｙタイミング生成回路１３、データ制御回路１４、データラッチ回路１５、入出力インターフェース１６、内部クロック生成回路１７、コマンドデコーダ１８及びＤＬＬ（Delay Locked Loop）１９を有している。
【００１２】
メモリアレイ部１１は、複数のバンク（ここでは、Ｂａｎｋ＿０〜ｍ）１１１を有し、各バンク１１１には、複数のメモリマット１１２、複数のセンスアンプ列（ＳＡ）１１３及び複数のサブワードドライバ回路（ＳＷＤ）１１４が配列形成されている。また、各バンク１１１には、Ｘ制御回路１１５及びＹ制御回路１１６が設けられている。
【００１３】
各メモリマット１１２は、複数のワード線ＷＬと、それらに交差する複数のビット線ＢＬと、それらの交点に対応して設けられた複数のメモリセルＭＣを有している。
【００１４】
複数のセンスアンプ列（ＳＡ）１１３は、ビット線ＢＬの延在方向（図の上下方向）に、複数のメモリマット１１２と交互に配置されている。各センスアンプ列１１３は、両側にメモリマットが配置されている場合にはそれらのメモリマットに接続され、片側にしかメモリマットが配置されていない場合にはそのメモリマットに接続される。
【００１５】
また、複数のサブワードドライバ回路１１４は、ワード線ＷＬの延在方向（図の左右方向）に、複数のメモリマット１１２と交互に配置されている。
【００１６】
各センスアンプ列１１３は、例えば、図２に示すように構成される。即ち、各センスアンプ列１１３は、複数（ここではｎ個の）のセンスアンプ２０１、複数のプリチャージ回路２０３、Ｉ／Ｏ（入出力）線２０４とビット線ＢＬＴ又はＢＬＢとの間に設けられたトランジスタ２０５とを有している。
【００１７】
各センスアンプ列に含まれる複数のセンスアンプ２０１は、共通のソース電源線ＰＣＳ及びＮＣＳに接続され、各々異なるビット線ＢＬＴ及びＢＬＢに接続されている。
【００１８】
高電位側のソース電源線ＰＣＳには、スイッチ２１及び２２を介してオーバドライブ（ＶＯＤ）配線２３及び動作電源（ＶＡＲＹ）配線２４がそれぞれ接続されている。また、低電位側のソース電源線ＮＣＳには、スイッチ２５を介して接地（ＶＳＳＳＡ）配線２６が接続されている。
【００１９】
ＶＯＤ配線２３には、スイッチ２７を介して外部電源配線（ＶＰＥＲＩ又はＶＤＤ）２８が接続され、ＶＡＲＹ配線２４には、動作電源（ＶＡＲＹ）発生回路２９が接続されている。また、ＶＯＤ配線２３とＶＳＳＳＡ配線２６との間にはオーバドライブ（ＶＯＤ）容量素子３０が接続されている。
【００２０】
上記構成において、スイッチ２７は、バンク活性化信号によって制御される。バンク活性化信号が非活性のとき、スイッチ２７はオンしており、ＶＯＤ容量素子３０は外部電源配線２８を通じて外部電源電圧ＶＰＥＲＩ又はＶＤＤで充電される。そして、バンク活性化信号が活性化されると、スイッチ２７はオフし、ＶＯＤ容量素子３０は外部電源配線２８から電気的に分離される。
【００２１】
その状態で、図３に示すように、いずれかのワード線ＷＬが選択され活性化されると、選択されたワード線に接続されているメモリセルＭＣが保持する情報（電荷）に応じて、予め等電位（ＶＡＲＹ／２）にプリチャージされていたビット線ＢＬＴ及びＢＬＢ間に電位差が生じる。その後、適切なタイミングで、スイッチ２１，２５を同時又は所定のタイミング差でオンさせると、ＶＯＤ容量素子３０に充電された電荷がセンスアンプ２０１に供給され、センスアンプ２０１は、ビット線ＢＬＴ及びＢＬＢ間に生じた電位差を増幅する。ＶＯＤ容量素子３０が十分な容量を有していれば、高電位側のビット線は外部電源電圧ＶＰＥＲＩまで上昇する。
【００２２】
高電位側のビット線の電位が十分に上昇したタイミングで、スイッチ２１をオフさせるとともにスイッチ２２をオンさせると、高電位側のビット線の電位は動作電源電圧ＶＡＲＹまで低下する。
【００２３】
以上のようにして、センスアンプ２０１のオーバドライブが行われる。
【００２４】
本発明は、上述した半導体装置の構成のうち、特に、ＶＯＤ配線２３とそれに接続されるＶＯＤ容量素子３０に関するものである。以下では、本発明に直接関係する部分についてのみ説明し、その他の部分の説明については省略する。
【００２５】
ここで、本発明の理解を容易にするため、関連技術が有する問題点について説明する。
【００２６】
上述したように、複数のメモリマット１１２と複数のセンスアンプ列１１３とは交互に配置される。このとき、チップ面積縮小の要請に応えるため、最上位アドレス（例えば、Ｘ１３）が互いに異なるメモリマット１１２が同一の列に配列される。具体的には、図４に示すように、アドレスＸ１３Ｎにより選択されるメモリマット“０１”〜“１６”（及び“３３”）と、アドレスＸ１３Ｔにより選択されるメモリマット“１７”〜“３２”とが一列に配列される。
【００２７】
このような構成において、ＶＯＤ容量素子３０からＶＯＤ配線２３にオーバドライブ電圧用の電荷を供給することを考える。通常、一つのメモリマットが選択されるとき、その選択されたメモリマットの両隣に位置する２つのセンスアンプ列が活性化される。各センスアンプ列に接続されているビット線の数が４０９６（４ｋ）本とすると、両センスアンプ列には合計８１９２（８ｋ）本のビット線が接続されていることになる。各ビット線の容量をＣｂとすると、活性化されるセンスアンプ列に接続されているビット線の全容量ＣｂｔはＣｂｔ＝Ｃｂ×８ｋ、となる。ＶＯＤ容量素子Ｃの容量は、このビット線の全容量Ｃｂｔに基づいて設定される。以下では、このビット線全容量Ｃｂｔ＝Ｃｂ×８ｋに対応するＶＯＤ容量素子の容量をＣ０とする。
【００２８】
さて、ノーマル動作では、アドレスＸ１３Ｎ又はＸ１３Ｔを用いて１つのメモリマットが選択される。これに対し、リフレッシュ動作では、アドレスＸ１３Ｎ及びＸ１３Ｔに無関係に（両方のアドレスＸ１３Ｎ及びＸ１３Ｔを用いて）、２つのメモリマットが選択される。つまり、活性化されるセンスアンプ列の数は、ノーマル動作のとき２列であるのに対して、リフレッシュ動作のときは４列となる。４列のセンスアンプ列を活性化する際に、ノーマル動作の場合と同様に活性化させるには、ＶＯＤ容量素子の容量として２×Ｃ０が必要となる。そこで、図５に示すように、ＶＯＤ配線２３に容量Ｃ０のＶＯＤ容量素子３０−１及び３０−２を接続する構成が考えられる。
【００２９】
図５の構成において、ＶＯＤ容量素子３０−１及び３０−２は、バンク活性信号により制御されるスイッチ２７−１及び２７−２を介して外部電源配線２８に接続され、外部電源電圧ＶＲＥＲＩ（又はＶＤＤ）で充電される。いずれかのメモリマットが選択されると、選択されたメモリマットに対応するセンスアンプ列とＶＯＤ線２３とが（図２のスイッチ２１を介して）接続される。ＶＯＤ容量素子３０−１及び３０−２は、ＶＯＤ配線２３の電圧を維持するように充電された電荷を放電する。
【００３０】
図５に示す構成において、ＶＯＤ容量素子３０−１及び３０−２の容量は、４列のセンスアンプ列を活性化するようにＣ０に設定されている。このため、ノーマル動作時に、リフレッシュ動作時と同じ制御を行ったのでは、活性化される２列のセンスアンプ列に過剰な電荷が供給されることになる。そこで、ノーマル動作時とリフレッシュ動作時とで、センスアンプ列にＶＯＤ配線を接続する時間（オーバドライブ時間又はＶＯＤ幅）を変化させる。例えば、リフレッシュ時のＶＯＤ幅をＴ１として、ノーマル動作時のＶＯＤ幅をＴ１／２とする。このようにすることで、ＶＯＤ容量素子３０−１及び３０−２からＶＯＤ配線に供給される電荷の量を制限する。ＶＯＤ幅の制御は、図２及び図３から理解されるように、ソース電源線ＰＣＳとＶＯＤ配線２３との間に接続されたスイッチ２１のオン時間を制御することにより行うことができる。
【００３１】
しかしながら、ＶＯＤ幅の制御は、信号遅延時間のバラツキ等の影響により誤差が生じ易く、精度良く制御することが困難である。それゆえ、ノーマル動作時とリフレッシュ動作時とでＶＯＤ幅の調整を行う必要の無い構成が求められている。
【００３２】
ノーマル動作時とリフレッシュ動作時とでＶＯＤ幅の調整を不用にするために、Ｘ１３Ｎ側とＸ１３Ｔ側にそれぞれＶＯＤ配線とＶＯＤ電源容量素子を設けることが考えられる。しかしながら、そのように構成した場合、以下のような問題点が生じる。
【００３３】
即ち、Ｘ１３Ｎ側とＸ１３Ｔ側にそれぞれＶＯＤ配線を設けようとすると、図６に示すように、Ｘ１３Ｎ側とＸ１３Ｔ側の境界に位置するメモリマット“１７”の両側に位置する２つのセンスアンプ列“１６”及び“１７”が互いに異なるＶＯＤ配線２３−１及び２３−２に接続されることになる。そして、メモリマット“１７”が選択されたとき、センスアンプ列“１６”はＸ１３Ｎ側のＶＯＤ電源容量素子３０−１から、センスアンプ列“１７”はＸ１３Ｔ側のＶＯＤ電源容量素子３０−２から、それぞれ電荷の供給を受ける。上述したように、ＶＯＤ電源容量素子３０−１及び３０−２は、それぞれ２列のセンスアンプ列（８ｋ本のビット線ＢＬ）に対応する容量Ｃ０を持つよう設定されているため、１列のセンスアンプ列（４ｋ本のビット線に接続されたセンスアンプ列）の活性化に利用されると、そのセンスアンプ列“１６”及び“１７”を過昇圧状態にしてしまう。
【００３４】
そこで、本実施の形態に係る半導体装置では、図７に示すように、Ｘ１３Ｎ側ＶＯＤ配線２３−１に、容量がＣ０／２のＶＯＤ容量素子６１−１を接続するとともに、同じく容量がＣ０／２のＶＯＤ容量素子６１−２を、容量選択スイッチ６２−１を介して接続する。同様に、Ｘ１３Ｔ側ＶＯＤ配線２３−２に、容量がＣ０／２のＶＯＤ容量素子６１−３を接続するとともに、同じく容量がＣ０／２のＶＯＤ容量素子６１−４を、容量選択スイッチ６２−２を介して接続する。なお、容量選択スイッチ６２−１及び６２−２は、例えばＰチャネルＭＯＳトランジスタで構成することができる。
【００３５】
図７の構成において、各ＶＯＤ配線２３−１又は２３−１を用いて活性化されるセンスアンプ列の数（１列又は２列）に応じて、容量選択スイッチ６２−１又は６２−２のオン・オフを制御する。これにより、ＶＯＤ配線２３−１又は２３−２に接続される容量を調節し、活性化されるセンスアンプ列の過昇圧を回避する。以下、図７の構成の動作について説明する。
【００３６】
メモリバンク非活性のとき、スイッチ２７−１，２７−２、６２−１及び６２−２は全てオンしており、ＶＯＤ容量素子６１−１〜６１−４は、外部電圧ＶＲＥＲＩ（又はＶＤＤ）で充電される。
【００３７】
バンク活性信号が“Ｈ”になるとスイッチ２７−１及び２７−２はオフし、ＶＯＤ配線２３−１及び２３−２は、外部電源配線２８から電気的に切り離される。通常、マット選択信号は“Ｌ”であり、容量調整スイッチ６２−１及び６２−２はオンしている。
【００３８】
なお、バンク活性信号及びマット選択信号は、コマンド（／ＣＳ，／ＲＡＳ，／ＣＡＳ及び／ＷＥ）を受けてコマンド信号を生成するコマンドデコーダ１８からのコマンド信号と、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡとを受けて、Ｘ制御回路１１５を制御するＸデコーダ・Ｘタイミング生成回路１２から与えられる。即ち、Ｘデコーダ・Ｘタイミング生成回路１２は、アドレス信号が特定のアドレスか否か判定し、その判定結果とコマンド信号とに基づいて、バンク活性信号及びマット選択信号を生成する。
【００３９】
メモリマット“０２”〜“１６”、“１８”〜“３２”のいずれかが選択される場合は、選択されたメモリマットの両側に位置するセンスアンプ列のソース電源線ＰＣＳとＶＯＤ配線との間が電気的に接続される（図２参照）。これにより、ＶＯＤ容量素子６１−１及び６１−２若しくは６１−３及び６１−４からセンスアンプ列へ電荷が供給される。ノーマル動作及びリフレッシュ動作のいずれの場合も、ＶＯＤ配線２３−１及び２３−２の各々は、２列のセンスアンプ列の活性化に利用される。つまり、ビット線８ｋ本に対して容量Ｃ０／２＋Ｃ０／２＝Ｃ０が用いられる。
【００４０】
一方、メモリマット“１７”が選択される場合は以下のようになる。
【００４１】
ノーマル動作（ＡＣＴコマンド）の場合、メモリマット“１７”が選択されると、マット選択信号を“Ｈ”にして容量調整スイッチ６２−１及び６２−２をオフさせる。これにより、Ｘ１３Ｎ側ＶＯＤ配線２３−１とＸ１３Ｔ側ＶＯＤ配線２３−２からＶＯＤ容量素子６１−２及び６１−４がそれぞれ電気的に切り離される。この結果、Ｘ１３Ｎ側ＶＯＤ配線２３−１及びＸ１３Ｔ側ＶＯＤ配線２３−２にそれぞれ接続されている容量はＣ０／２となり、上述したメモリマット“０２”〜“１６”、“１８”〜“３２”のいずれかが選択される場合の半分となる。Ｘ１３Ｎ側ＶＯＤ配線２３−１及びＸ１３Ｔ側ＶＯＤ配線２３−２は、それぞれ１列のセンスアンプ列の活性化に利用され、ビット線４ｋ本に対して、容量Ｃ０／２が用いられる。容量調整スイッチ６２−１及び６２−２は、プリチャージ（ＰＲＥ）コマンドに応じてマット選択信号が“Ｌ”となることでオンする。
【００４２】
また、メモリマット“０１”が選択される場合は、メモリマット“３３”を同時に選択する。このとき活性化されるセンスアンプ列は”０１”及び“３２”である。この場合も、メモリマット“１７”が選択された場合と同様に、Ｘ１３Ｎ側ＶＯＤ配線２３−１及びＸ１３Ｔ側ＶＯＤ配線２３−２は、それぞれ１列のセンスアンプ列の活性化に利用される。そこで、この場合も、容量調整スイッチ６２−１及び６２−２をオフさせるように制御する。
【００４３】
リフレッシュ動作の場合は、メモリマット“０１”と“３３”及び“１７”が同時に選択され、Ｘ１３Ｎ側ＶＯＤ配線２３−１及びＸ１３Ｔ側ＶＯＤ配線２３−２は、それぞれ２列のセンスアンプ列の活性化に利用される。したがって、この場合、容量調整スイッチ６２−１及び６２−２はオンのままとする。
【００４４】
以上説明したように、本実施の形態に係る半導体装置は、複数のメモリマット１１２と複数のセンスアンプ列１１３とを交互にかつ一列に配列させた記憶部（メモリバンク１１１のビット線に沿った方向の列）と、複数のセンスアンプ列を記憶部の配列方向に沿って分割した第１及び第２のグループ（アドレスＸ１３Ｎ側及びＸ１３Ｔ側）にそれぞれ対応する第１及び第２のオーバドライブ（ＶＯＤ）配線１３−１，２３−２と、第１のオーバドライブ配線２３−１に一端が接続される第１の容量素子６１−１と、第１のオーバドライブ配線２３−２に第１のスイッチ６２−１を介して一端が接続される第２の容量素子６１−２と、第１のオーバドライブ配線２３−１に対する第１の電圧（外部電源電圧ＶＰＥＲＩ又はＶＤＤ）の供給及び供給停止を制御する第２のスイッチ２７−１と、第２のオーバドライブ配線２３−２に一端が接続される第３の容量素子６１−３と、第２のオーバドライブ配線２３−２に第３のスイッチ６２−２を介して一端が接続される第４の容量素子６１−４と、第２のオーバドライブ配線２３−２に対する第１の電圧の供給及び供給停止を制御する第４のスイッチ２７−２と、複数のセンスアンプ列の活性化を制御するとともに、第１乃至第４のスイッチを制御する制御部（コマンドデコーダ１８及びＸデコーダ・Ｘタイミング生成回路１２）と、を備える。
【００４５】
そして、活性化されるメモリマットのアドレスが特定のアドレス（メモリマット“０１”又は”１７”を示す）であるか否かを判定し、判定結果が特定アドレスを示す場合に、メモリマットに接続されたセンスアンプ列にオーバドライブ電圧を供給するオーバドライブ配線２３−１（２３−２）に接続された２つの容量素子６１−１及び６１−２（６１−３及び６１−４）の一方をオーバドライブ配線から電気的に分離する。
【００４６】
このようにすることで、本実施の形態に係る半導体装置は、ＶＯＤ幅を変更せずに、ＶＯＤ配線に供給される電荷を調整できる。ＶＯＤ配線に接続された容量を切り替え制御するので、精度良く容易にＶＯＤ配線に供給される電荷を調整することができ、活性化されるセンスアンプ列のソース電源線の電圧を精度良く制御することができる。
【００４７】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではく、本発明の主旨を逸脱することなく、種々の変更・変形が可能である。例えば、上記実施の形態ではスイッチとしてＰチャネルＭＯＳトランジスタを用いたが、ＮチャネルＭＯＳトランジスタ、或いはその他のトランジスタ又はスイッチを用いることもできる。
【符号の説明】
【００４８】
１１    メモリアレイ部
１２    Ｘデコーダ・Ｘタイミング生成回路
１３    Ｙデコーダ・Ｙタイミング生成回路
１４    データ制御回路
１５    データラッチ回路
１６    入出力インターフェース
１７    内部クロック生成回路
１８    コマンドデコーダ
１９    ＤＬＬ
１１１    バンク
１１２    メモリマット
１１３    センスアンプ列（ＳＡ）
１１４    サブワードドライバ回路（ＳＷＤ）
２０１    センスアンプ
２０３    プリチャージ回路
２０４    Ｉ／Ｏ線
２０５    トランジスタ
２１，２２    スイッチ
２３    オーバドライブ（ＶＯＤ）配線
２４    動作電源（ＶＡＲＹ）配線
２５    スイッチ
２６    接地（ＶＳＳＳＡ）配線
２７    スイッチ
２８    外部電源配線
２９    ＶＡＲＹ発生回路
３０    オーバドライブ（ＶＯＤ）容量素子
【図１】
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【図２】
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【図３】
2013004113.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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