(57)【要約】【課題】本発明は表示装置、アレイ基板、薄膜トランジスタ及びその製造方法を提供する。【解決手段】ゲート、活性層、及びゲートと活性層との間に位置するゲート絶縁層を備える薄膜トランジスタであって、活性層は酸化物半導体であり、ゲート絶縁層は少なくとも１層の無機絶縁薄膜を有する。この薄膜トランジスタにおけるゲート絶縁層は、水素基が酸化物半導体に与える影響を効果的に避けられ、ＴＦＴデバイス全体の安定性を最大限に向上させ、製品の合格率を向上できる。【選択図】図３
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【特許請求の範囲】
【請求項１】
ゲート、活性層、及びゲートと活性層との間に位置するゲート絶縁層を備える薄膜トランジスタであって、
前記活性層は酸化物半導体であり、前記ゲート絶縁層は少なくとも１層の無機絶縁薄膜を有することを特徴とする薄膜トランジスタ。
【請求項２】
前記ゲート絶縁層は、第１のゲート絶縁層、第２のゲート絶縁層および第３のゲート絶縁層を有する３層の構造であり、前記第１のゲート絶縁層はゲートに接近し、前記第３の絶縁層は活性層に接近し、前記第２のゲート絶縁層は前記第１のゲート絶縁層と前記第３のゲート絶縁層との間に位置し、
前記第１のゲート絶縁層、前記第２のゲート絶縁層および前記第３のゲート絶縁層のうちの少なくとも１つは無機絶縁薄膜であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第１のゲート絶縁層、前記第２のゲート絶縁層および前記第３のゲート絶縁層は、いずれも無機絶縁薄膜であることを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項４】
前記第１のゲート絶縁層は窒化ケイ素薄膜、又は酸窒化ケイ素薄膜であり、前記第２のゲート絶縁層は酸窒化ケイ素薄膜であり、前記第３のゲート絶縁層は酸化ケイ素薄膜、酸化アルミニウム薄膜又は酸化チタン薄膜であることを特徴とする請求項２または３に記載の薄膜トランジスタ。
【請求項５】
前記第１のゲート絶縁層の厚さは、５０ｎｍ〜６００ｎｍであり、１００ｎｍ〜２００ｎｍが望ましいことを特徴とする請求項２〜４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記第２のゲート絶縁層の厚さは、５０ｎｍ〜６００ｎｍであり、１００ｎｍ〜２００ｎｍが望ましいことを特徴とする請求項２〜５のいずれか１項に記載の薄膜トランジスタ。
【請求項７】
前記第３のゲート絶縁層の厚さは、２０ｎｍ〜６００ｎｍであり、１００ｎｍ〜１５０ｎｍが望ましいことを特徴とする請求項２〜６のいずれか１項に記載の薄膜トランジスタ。
【請求項８】
前記ゲート絶縁層は、第１のゲート絶縁層および第２のゲート絶縁層を有する２層構造であり、前記第１のゲート絶縁層はゲートに接近し、前記第２のゲート絶縁層は前記活性層に接近し、
前記第１のゲート絶縁層および前記第２のゲート絶縁層のうちの少なくとも１つは無機絶縁薄膜であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項９】
前記第１のゲート絶縁層および前記第２のゲート絶縁層は、何れも無機絶縁薄膜であることを特徴とする請求項８に記載の薄膜トランジスタ。
【請求項１０】
前記第１のゲート絶縁層は、窒化ケイ素薄膜または酸窒化ケイ素薄膜であり、前記第２のゲート絶縁層は、酸化ケイ素薄膜、三酸化二イットリウム薄膜または酸窒化ケイ素薄膜であることを特徴とする請求項８または９に記載の薄膜トランジスタ。
【請求項１１】
前記第１のゲート絶縁層と前記第２のゲート絶縁層のうち、少なくとも前記第１のゲート絶縁層はアニーリングされた絶縁層であることを特徴とする請求項８〜１０のいずれか１項に記載の薄膜トランジスタ。
【請求項１２】
前記第１のゲート絶縁層の厚さは５０ｎｍ〜６００ｎｍであり、１００ｎｍ〜３００ｎｍが望ましいことを特徴とする請求項８〜１１のいずれか１項に記載の薄膜トランジスタ。
【請求項１３】
前記第２のゲート絶縁層の厚さは５０ｎｍ〜６５０ｎｍであり、１００ｎｍ〜２００ｎｍが望ましいことを特徴とする請求項８〜１２のいずれか１項に記載の薄膜トランジスタ。
【請求項１４】
前記ゲート絶縁層は１層構造で、第１のゲート絶縁層であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１５】
前記第１のゲート絶縁層は、二酸化珪素薄膜、窒化ケイ素薄膜、酸窒化ケイ素薄膜、酸化アルミニウム薄膜または酸化チタン薄膜であることを特徴とする請求項１４に記載の薄膜トランジスタ。
【請求項１６】
前記第１のゲート絶縁層はアニーリングされた絶縁層であることを特徴とする請求項１４又は１５に記載の薄膜トランジスタ。
【請求項１７】
前記第１のゲート絶縁層の厚さは５０ｎｍ〜５００ｎｍであり、１００ｎｍ〜３００ｎｍが望ましいことを特徴とする請求項１４〜１６のいずれか１項に記載の薄膜トランジスタ。
【請求項１８】
前記ゲートは銅または銅合金であることを特徴とする請求項１〜１７のいずれか１項に記載の薄膜トランジスタ。
【請求項１９】
請求項１〜１８のいずれか１項に記載の薄膜トランジスタの製造方法であって、
少なくとも１層の無機絶縁薄膜を有するゲート絶縁層を製造するステップを備えることを特徴とする薄膜トランジスタの製造方法。
【請求項２０】
前記ゲート絶縁層は１層構造で、第１のゲート絶縁層である前記ゲート絶縁層の製造方法は、
無機絶縁材料によって第１のゲート絶縁層を形成するステップＳ１１と、
前記第１のゲート絶縁層をアニーリングするステップＳ１２と、を備えることを特徴とする請求項１９に記載の薄膜トランジスタの製造方法。
【請求項２１】
前記ゲート絶縁層は、第１のゲート絶縁層および第２のゲート絶縁層を有する２層構造であり、前記第１のゲート絶縁層はゲートに接近し、前記第２のゲート絶縁層は前記活性層に接近し、
前記ゲート絶縁層の製造方法は、
第１のゲート絶縁層を形成するステップＳ２１と、
前記第１のゲート絶縁層をアニーリングするステップＳ２２と、
第２のゲート絶縁層を形成するステップＳ２３と、を備え、
或いは、
第２のゲート絶縁層を形成するステップＳ２１と、
第１のゲート絶縁層を形成するステップＳ２２と、
前記第１のゲート絶縁層をアニーリングするステップＳ２３と、を備えることを特徴とする請求項１９に記載の薄膜トランジスタの製造方法。
【請求項２２】
前記ゲート絶縁層は、第１のゲート絶縁層、第２のゲート絶縁層及び第３のゲート絶縁層を有する３層構造であり、前記第１のゲート絶縁層はゲートに接近し、前記第３のゲート絶縁層は活性層に接近し、前記第２のゲート絶縁層は前記第１のゲート絶縁層と前記第３のゲート絶縁層との間に位置し、
前記ゲート絶縁層の製造方法は、
第１のゲート絶縁層を形成するステップＳ３１と、
第２のゲート絶縁層を形成するステップＳ３２と、
第３のゲート絶縁層を形成するステップＳ３３と、を備え、
或いは、
第３のゲート絶縁層を形成するステップＳ３１と、
第２のゲート絶縁層を形成するステップＳ３２と、
第１のゲート絶縁層を形成するステップＳ３３と、を備えることを特徴とする請求項１９に記載の薄膜トランジスタの製造方法。
【請求項２３】
前記アニーリング工程は、高温アニール炉によって第１のゲート絶縁層を脱水素化する工程を備え、アニーリングは窒素、真空または希ガスで実施され、アニーリングの温度は２５０℃〜４５０℃であり、アニーリングの時間は２０分〜１５０分であることを特徴とする請求項２０または２１に記載の薄膜トランジスタの製造方法。
【請求項２４】
前記アニーリング工程は、気圧が１０-４Ｐａ〜１Ｐａである真空の加熱チャンバーをＰＥＣＶＤ装置に設け、第１のゲート絶縁層を脱水素化する工程を備え、アニーリングのチャンバーの温度が３５０℃〜４８０℃であり、アニーリングの時間が１０分〜３０分であることを特徴とする請求項２０または２１に記載の薄膜トランジスタの製造方法。
【請求項２５】
請求項１〜１８のいずれか１項に記載の薄膜トランジスタを備えることを特徴とするアレイ基板。
【請求項２６】
請求項２５に記載のアレイ基板を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、アレイ基板、薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
酸化物薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）は、外形が薄く、重量が軽く、消費電力が少ない等のメリットを有し、液晶ディスプレイパネルの製造に用いられるだけでなく、有機発光（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ、ＯＬＥＤ）ディスプレイパネルにも用いられる。
【０００３】
図１、図２Ａ〜図２Ｍを参照しながら、従来技術にかかる酸化物ＴＦＴアレイ基板の製造方法を説明する。
【０００４】
図１は従来の酸化物ＴＦＴアレイ基板の製造方法を示すフローチャートであり、図２Ａ〜図２Ｍは酸化物ＴＦＴアレイ基板の製造過程中の断面図である。
【０００５】
Ｓ１０１’、基板上にゲート層を形成する。
【０００６】
図２Ａに示すように、ガラス基板上にゲート層１３を形成する。ＴＦＴを製造するとき、ゲートは、一般的に、マグネトロンスパッタ法によって製造され、電極の材料は、デバイスの構造及び工程の要求によって選択することができる。ゲートとして一般的に採用されるゲートの金属は、Ｍｏ、Ｍｏ−Ａｌ−Ｍｏ合金、Ｍｏ／Ａｌ−Ｎｄ／Ｍｏの積層である電極、Ｃｕ、銅合金、チタンおよび上記金属の合金などである。
【０００７】
Ｓ１０２’、ゲート層をパターニングする。
【０００８】
図２Ｂに示すように、ウェットエッチングによって、ゲート金属層１３をパターニングし、ゲート１３ａ、ゲートライン（図示しない）、共通電極線１３ｂを形成する。具体的な設計によっては、共通電極線を製造しなくてもよい。
【０００９】
Ｓ１０３’、ゲート上にゲート絶縁層を形成する。
【００１０】
図２Ｃに示すように、ゲートをパターニングした後、成膜前のプレクリーン（Ｐｒｅ−ｃｌｅａｎ）工程を行い、そして、プラズマ化学気相成長法（ＰＥＣＶＤ）法によって、ゲートのパターンを有する基板上にゲート絶縁層１４を形成する。ゲート絶縁層１４の材料については、例えば二酸化珪素（ＳｉＯ２）薄膜、窒化ケイ素薄膜（ＳｉＮｘ）、酸窒化ケイ素薄膜（ＳｉＯｘＮｙ）、酸化アルミニウム（Ａｌ２Ｏ３）薄膜、酸化チタン（ＴｉＯｘ）薄膜または複合の複数層構造の薄膜を用いてよい。
【００１１】
Ｓ１０４’、ゲート絶縁層を表面処理する。
【００１２】
薄膜トランジスタ（ＴＦＴ）を製造するとき、ゲート絶縁層の表面特性は、ＴＦＴ全体の特性、特に酸化物薄膜トランジスタの特性に対して非常に重要である。一般的に、プラズマによって表面処理または表面改質を行う。
【００１３】
Ｓ１０５’、活性層としての酸化物半導体を形成する。
【００１４】
図２Ｄに示すように、活性層としての酸化物半導体層１５を形成する。酸化物ＴＦＴの製造において、活性層としての酸化物半導体の製造は最も重要な一環である。現在、酸化物半導体として、インジウム・ガリウム・亜鉛・酸化物（ＩＧＺＯ）、インジウム・ガリウム・スズ・酸化物（ＩＧＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等及びそれに関わる異なる比率の配合物が幅広く使用されている。主な製造方法には、マグネトロンスパッタ堆積（Ｓｐｕｔｔｅｒｉｎｇ）及び溶液法等が含まれている。
【００１５】
Ｓ１０６’、活性層としての酸化物半導体をパターニングする。
【００１６】
図２Ｅに示すように、活性層としての酸化物のパターン１５ａを形成する。活性層としての酸化物半導体に対するパターニング工程の主なエッチング工程に、ウェットエッチングおよびドライエッチングがある。異なる方法は、酸化物半導体層に異なる損害をもたらす。適当なパターニング工程を採用することは、酸化物ＴＦＴの特性を改善するための重要な方法である。
【００１７】
Ｓ１０７’、エッチングストップ層の薄膜を形成してパターニングする。
【００１８】
図２Ｆに示すように、エッチングストップ層（Ｅｔｃｈ  Ｓｔｏｐ  Ｌａｙｅｒ、ＥＳＬ）１６を形成する。エッチングストップ層の材料は、異なるメーカの自分の工程に対する異なる要求によって異なるが、データラインをパターニングするときに酸化物半導体薄膜にもたらす損傷を減少するように、一般的に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、ＴｉＯｘ等の無機絶縁材料の使用が必要である。エッチングストップ層の薄膜を形成した後、パターニングする。図２Ｇに示すように、一般的に、ドライエッチング法によって、ＥＳＬをパターニングしてエッチングストップ層１６ａを形成する。
【００１９】
Ｓ１０８’、ソース、ドレイン、データラインおよび電源線を形成する。
【００２０】
図２Ｈに示すように、ＥＳＬをパターニングした後、ソース、ドレイン、データラインおよび電源線を形成する。図２Ｉに示すように、まず、金属層１７を堆積し、そして、ウェットエッチング法によってパターニングし、ソース、ドレイン １７ａ、データラインおよび電源線（図示しない）を形成する。
【００２１】
Ｓ１０９’、ビアホール（Ｖｉａ  Ｈｏｌｅ）をエッチングする。
【００２２】
図２Ｊに示すように、データラインおよび電源線をパターニングした後、平面全体にパッシベーション層１８を形成する。一般的に、例えばＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、ＴｉＯｘ等の無機絶縁材料の使用が必要である。図２Ｋに示すように、パッシベーション層を形成した後、各導線及び画素電極との接続を実現するように、ビアホールをエッチングし、ビアホール１９ａおよび１９ｂを形成する。
【００２３】
Ｓ１１０’、画素電極を堆積してパターニングする。
【００２４】
図２Ｌに示すように、ビアホールを形成した後、画素電極層２０を形成する。画素電極層２０の材料として、現在、インジウムスズ酸化物（ＩＴＯ）が幅広く使用されている。図２Ｍに示すように、ウェットエッチング法によって、画素電極層２０をパターニングし、画素電極２０ａおよびコンタクト電極２０ｂを形成する。
【００２５】
上述したアレイ基板の製造工程において、ゲート絶縁層を製造する工程において、例えば、ＯＨ−、Ｈ＋および吸着される水素等の水素基がゲート絶縁層に混合することを避けられない。これらの基は、デバイスの製造中、及びデバイスの作動状態で破壊しやすいだけでなく、ゲート絶縁層と酸化物半導体層との界面にも拡散し、さらに、時間の経過および環境の変化につれて、酸化物半導体層まで拡散する可能性も高い。拡散したＯＨ−、Ｈ２Ｏ、Ｈ＋等の物質によって、デバイスの安定性が影響され、酸化物薄膜トランジスタ・デバイスの閾値電圧Ｖｔｈが大幅にドリフトして、製品の効力がなくなる。
【発明の概要】
【発明が解決しようとする課題】
【００２６】
本発明は、従来のアレイ基板における、ゲート絶縁層に混合する水素基がデバイスの安定性を破壊しやすく、製品の合格率に影響する問題を解決するものである。
【課題を解決するための手段】
【００２７】
本発明は、上記問題を解決するように、ゲート、活性層及びゲートと活性層との間のゲート絶縁層を備える薄膜トランジスタを提供する。前記活性層は酸化物半導体であり、前記ゲート絶縁層は少なくとも１層の無機絶縁薄膜を有する。
【００２８】
１つの例示として、前記ゲート絶縁層は１層構造であり、第１のゲート絶縁層である。即ち、ゲート絶縁層は１層構造である。
【００２９】
例えば、前記第１のゲート絶縁層は、二酸化珪素薄膜、窒化ケイ素薄膜、酸窒化ケイ素薄膜、酸化アルミニウム薄膜または酸化チタン薄膜である。
【００３０】
例えば、前記第１のゲート絶縁層は、アニーリングされた絶縁層である。
【００３１】
例えば、前記第１のゲート絶縁層の厚さは、５０ｎｍ〜５００ｎｍである。
【００３２】
例えば、前記第１のゲート絶縁層の厚さは、１００ｎｍ〜３００ｎｍである。
【００３３】
もう１つの例示として、前記ゲート絶縁層は、第１のゲート絶縁層および第２のゲート絶縁層を有する２層の構造である。前記第１のゲート絶縁層は、ゲートに接近し、前記第２のゲート絶縁層は前記活性層に接近する。さらに、前記第１のゲート絶縁層および前記第２のゲート絶縁層の中の少なくとも１つは無機絶縁薄膜である。
【００３４】
例えば、前記第１のゲート絶縁層および前記第２のゲート絶縁層は、ともに無機絶縁薄膜である。
【００３５】
例えば、前記第１のゲート絶縁層は、窒化ケイ素薄膜または酸窒化ケイ素薄膜である。
【００３６】
例えば、前記第２のゲート絶縁層は、酸化ケイ素薄膜、三酸化二イットリウム薄膜または酸窒化ケイ素薄膜である。
【００３７】
例えば、前記第１のゲート絶縁層はアニーリングされた絶縁層である。
【００３８】
例えば、前記第２のゲート絶縁層はアニーリングされた絶縁層である。
【００３９】
例えば、前記第１のゲート絶縁層の厚さは５０ｎｍ〜６００ｎｍである。例えば、前記第１のゲート絶縁層の厚さは１００ｎｍ〜３００ｎｍである。
【００４０】
例えば、前記第２のゲート絶縁層の厚さは５０ｎｍ〜６５０ｎｍである。例えば、前記第２のゲート絶縁層の厚さは１００ｎｍ〜２００ｎｍである。
【００４１】
もう１つの例示では、前記ゲート絶縁層は、第１のゲート絶縁層、第２のゲート絶縁層および第３のゲート絶縁層を有する３層の構造である。前記第１のゲート絶縁層はゲートに接近し、前記第３絶縁層は活性層に接近し、前記第２のゲート絶縁層は第１のゲート絶縁層と第３のゲート絶縁層との間に位置する。さらに、前記第１のゲート絶縁層、前記第２のゲート絶縁層および前記第３のゲート絶縁層の少なくとも１つは無機絶縁薄膜である。
【００４２】
例えば、前記第１のゲート絶縁層、前記第２のゲート絶縁層および前記第３のゲート絶縁層は、いずれも無機絶縁薄膜である。
【００４３】
例えば、前記第１のゲート絶縁層は、窒化ケイ素薄膜または酸窒化ケイ素薄膜等の無機絶縁薄膜である。
【００４４】
例えば、前記第２のゲート絶縁層は、酸窒化ケイ素薄膜等の無機絶縁薄膜である。
【００４５】
例えば、前記第３のゲート絶縁層は、酸化ケイ素薄膜、酸化アルミニウム薄膜または酸化チタン薄膜等の無機絶縁薄膜である。
【００４６】
例えば、前記第１のゲート絶縁層の厚さは、５０ｎｍ〜６００ｎｍであり、例えば、前記第１のゲート絶縁層の厚さは、１００ｎｍ〜２００ｎｍである。
【００４７】
例えば、前記第２のゲート絶縁層の厚さは、５０ｎｍ〜６５０ｎｍであり、例えば、前記第２のゲート絶縁層の厚さは、１００ｎｍ〜２００ｎｍである。
【００４８】
例えば、前記第３のゲート絶縁層の厚さは、２０ｎｍ〜６００ｎｍであり、例えば、前記第３のゲート絶縁層の厚さは、１００ｎｍ〜１５０ｎｍである。
【００４９】
例えば、前記ゲートは銅または銅合金である。
【００５０】
さらに、本発明は、薄膜トランジスタの製造方法を提供し、該製造方法は、
少なくとも１層の無機絶縁薄膜を有するゲート絶縁層を製造するステップを備える。
【００５１】
１つの例示として、前記ゲート絶縁層は、１層であり、第１のゲート絶縁層である。前記ゲート絶縁層の製造方法は、無機絶縁材料によって第１のゲート絶縁層を形成するステップＳ１１と、第１のゲート絶縁層をアニーリングするステップＳ１２と、を備える。
【００５２】
例えば、前記第１のゲート絶縁層は、二酸化珪素、窒化ケイ素、酸窒化ケイ素、酸化アルミニウムまたは酸化チタンによって形成される。
【００５３】
例えば、前記第１のゲート絶縁層の厚さは５０ｎｍ〜５００ｎｍであり、例えば、前記第１のゲート絶縁層の厚さは、１００ｎｍ〜３００ｎｍである。
【００５４】
他の例示では、前記ゲート絶縁層は、第１のゲート絶縁層および第２のゲート絶縁層を有する２層構造である。前記第１のゲート絶縁層はゲートに接近し、前記第２のゲート絶縁層は前記活性層に接近する。
【００５５】
前記ゲート絶縁層の製造方法は、第１のゲート絶縁層を形成するステップＳ２１と、第１のゲート絶縁層をアニーリングするステップＳ２２と、第２のゲート絶縁層を形成するステップＳ２３と、を備える。このゲート絶縁層の製造方法は、ボトムゲート型薄膜トランジスタの製造に用いられる。
【００５６】
或いは、前記ゲート絶縁層の製造方法は、第２のゲート絶縁層を形成するステップＳ２１と、第１のゲート絶縁層を形成するステップＳ２２と、第１のゲート絶縁層をアニーリングするステップＳ２３と、を備える。このゲート絶縁層の製造方法は、トップゲート型薄膜トランジスタの製造に用いられる。
【００５７】
例えば、前記第１のゲート絶縁層及び前記第２のゲート絶縁層の少なくとも１つは、無機絶縁薄膜である。
【００５８】
例えば、前記第１のゲート絶縁層は、窒化ケイ素または酸窒化ケイ素等の無機絶縁材料によって形成される。
【００５９】
例えば、前記第２のゲート絶縁層は、酸化ケイ素、三酸化二イットリウムまたは酸窒化ケイ素等の無機絶縁材料によって形成される。
【００６０】
例えば、前記第１のゲート絶縁層の厚さは、５０ｎｍ〜６００ｎｍである。例えば、前記第１のゲート絶縁層の厚さは、１００ｎｍ〜３００ｎｍである。
【００６１】
例えば、前記第２のゲート絶縁層の厚さは、５０ｎｍ〜６５０ｎｍである。例えば、前記第２のゲート絶縁層の厚さは、１００ｎｍ〜２００ｎｍである。
【００６２】
もう１つの例示として、前記ゲート絶縁層は、第１のゲート絶縁層、第２のゲート絶縁層及び第３のゲート絶縁層を有する３層構造である。前記第１のゲート絶縁層はゲートに接近し、前記第３のゲート絶縁層は活性層に接近し、前記第２のゲート絶縁層は第１のゲート絶縁層と第３のゲート絶縁層との間に位置する。
【００６３】
前記ゲート絶縁層の製造方法は、第１のゲート絶縁層を形成するステップＳ３１と、第２のゲート絶縁層を形成するステップＳ３２と、第３のゲート絶縁層を形成するステップＳ３３と、を備える。このゲート絶縁層の製造方法は、ボトムゲート型薄膜トランジスタの製造に用いられる。
【００６４】
或いは、前記ゲート絶縁層の製造方法は、第３のゲート絶縁層を形成するステップＳ３１と、第２のゲート絶縁層を形成するステップＳ３２と、第１のゲート絶縁層を形成するステップＳ３３と、を備える。このゲート絶縁層の製造方法は、トップゲート型薄膜トランジスタの製造に用いられる。
【００６５】
例えば、前記第１のゲート絶縁層は無機絶縁薄膜であり、及び／または、前記第２のゲート絶縁層は無機絶縁薄膜であり、及び／または、前記第３のゲート絶縁層は無機絶縁薄膜である。
【００６６】
例えば、前記第１のゲート絶縁層は、窒化ケイ素または酸窒化ケイ素などの無機絶縁材料によって形成される。
【００６７】
例えば、前記第２のゲート絶縁層は、酸窒化ケイ素等の無機絶縁材料によって形成される。
【００６８】
例えば、前記第３のゲート絶縁層は、酸化ケイ素、酸化アルミニウムまたは酸化チタン等の無機絶縁材料によって形成される。
【００６９】
例えば、前記第１のゲート絶縁層の厚さは、５０ｎｍ〜６００ｎｍである。例えば、前記第１のゲート絶縁層の厚さは、１００ｎｍ〜２００ｎｍである。
【００７０】
例えば、前記第２のゲート絶縁層の厚さは、５０ｎｍ〜６５０ｎｍである。例えば、前記第２のゲート絶縁層の厚さは、１００ｎｍ〜２００ｎｍである。
【００７１】
例えば、前記第３のゲート絶縁層の厚さは、２０ｎｍ〜６００ｎｍである。例えば、前記第３のゲート絶縁層の厚さは、１００ｎｍ〜１５０ｎｍである。
【００７２】
例えば、上述したアニーリング工程では、高温アニール炉によって第１のゲート絶縁層を脱水素化しているが、アニーリングは窒素、真空または希ガスで実施され、アニーリングの温度が２５０℃〜４５０℃であり、アニーリングの時間が２０ｍｉｎ（分）〜１５０ｍｉｎである。
【００７３】
該アニーリング工程では、具体的に、気圧が１０-４Ｐａ〜１Ｐａである真空の加熱チャンバーをＰＥＣＶＤ装置に設け、第１のゲート絶縁層を脱水素化する。その中において、アニール・チャンバーの温度が３５０℃〜４８０℃であり、アニーリングの時間が１０ｍｉｎ〜３０ｍｉｎである。
【００７４】
本発明は上述した薄膜トランジスタを有するアレイ基板をさらに提供する。
【００７５】
本発明は、上述したアレイ基板を備える表示装置をさらに提供する。
【００７６】
以下、本発明実施例の技術案をさらに明確に説明するように、実施例の図面を簡単に説明する。当然ながら、下記図面は本発明の一部の実施例に関するものであり、本発明を限定するものではない。
【図面の簡単な説明】
【００７７】
【図１】従来技術に係る酸化物ＴＦＴアレイ基板の製造方法を示すフローチャートである。
【図２Ａ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第１の概略図である。
【図２Ｂ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第２の概略図である。
【図２Ｃ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第３の概略図である。
【図２Ｄ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第４の概略図である。
【図２Ｅ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第５の概略図である。
【図２Ｆ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第６の概略図である。
【図２Ｇ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第７の概略図である。
【図２Ｈ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第８の概略図である。
【図２Ｉ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第９の概略図である。
【図２Ｊ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第１０の概略図である。
【図２Ｋ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第１１の概略図である。
【図２Ｌ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第１２の概略図である。
【図２Ｍ】従来技術に係る酸化物ＴＦＴアレイ基板を製造する第１３の概略図である。
【図３】本発明第１の実施例に係る薄膜トランジスタ構造の概略図である。
【図４】本発明第１の実施例に係る薄膜トランジスタの製造方法を示すフローチャートである。
【図５】本発明第３の実施例に係る薄膜トランジスタの構造概略図である。
【図６】本発明第３の実施例に係る薄膜トランジスタの製造方法を示すフローチャートである。
【図７】本発明第５の実施例に係る薄膜トランジスタの構造概略図である。
【図８】本発明第５の実施例に係る薄膜トランジスタの製造方法を示すフローチャートである。
【図９Ａ】本発明第７の実施例においてアレイ基板を製造する第１の概略図である。
【図９Ｂ】本発明第７の実施例においてアレイ基板を製造する第２の概略図である。
【図９Ｃ】本発明第７の実施例においてアレイ基板を製造する第３の概略図である。
【図９Ｄ】本発明第７の実施例においてアレイ基板を製造する第４の概略図である。
【図９Ｅ】本発明第７の実施例においてアレイ基板を製造する第５の概略図である。
【図９Ｆ】本発明第７の実施例においてアレイ基板を製造する第６の概略図である。
【図９Ｇ】本発明第７の実施例においてアレイ基板を製造する第７の概略図である。
【図９Ｈ】本発明第７の実施例においてアレイ基板を製造する第８の概略図である。
【図９Ｉ】本発明第７の実施例においてアレイ基板を製造する第９の概略図である。
【図９Ｊ】本発明第７の実施例においてアレイ基板を製造する第１０の概略図である。
【図１０】本発明第７の実施例においてアレイ基板を製造する方法を示すフローチャートである。
【発明を実施するための形態】
【００７８】
以下、本発明実施例の目的、技術案及びメリットをさらに明確にするように、図面を参照しながら、本発明実施例の技術案を明確で完全に説明する。下記の実施例は、当然ながら、本発明実施例の一部であり、全ての実施例ではない。本発明実施例に基づき、当業者が創造性のある労働をする必要がない前提で得られる全ての他の実施例は、いずれも本発明の保護範囲に入る。
【００７９】
（第１の実施例）
図３に示すように、本発明第１の実施例に係る薄膜トランジスタは、ゲート層がボトム層に位置する薄膜トランジスタ（即ち、ボトムゲート型）である。該薄膜トランジスタＴは、基板３０１上に位置するゲート３０２ａと、ゲート３０２ａ上にそれぞれ位置するゲート絶縁層と活性層３０６ａと、を備える。活性層３０６ａは、酸化物半導体であり、ゲート３０２ａは、銅または銅合金である。該ゲート絶縁層は、第１のゲート絶縁層３０３を備える１層構造である。第１のゲート絶縁層３０３は、二酸化珪素薄膜、窒化ケイ素薄膜、酸窒化ケイ素薄膜、酸化アルミニウム薄膜または酸化チタン薄膜である。該第１のゲート絶縁層３０３は、厚さが５０ｎｍ〜５００ｎｍである。
【００８０】
本発明実施例では、第１のゲート絶縁層３０３は、二酸化珪素薄膜、窒化ケイ素薄膜、酸窒化ケイ素薄膜、酸化アルミニウム薄膜または酸化チタン薄膜の他に、上述した各物質の材料特性と同じまたは類似する他の無機絶縁材料によって形成される薄膜を用いてもよい。
【００８１】
該第１のゲート絶縁層３０３の厚さが５０ｎｍ〜５００ｎｍであると、水素基が酸化物半導体に与える影響を効果的に避けると共に、第１のゲート絶縁層を短い時間内で製造でき、即ち、生産効率を確保できる。第１のゲート絶縁層の厚さが薄すぎると、水素基が酸化物半導体に与える影響を避けられない。第１のゲート絶縁層が厚すぎると、より長い成膜時間（ｔａｃｔ  ｔｉｍｅ）が必要になり、生産効率が低下してしまう。
【００８２】
第１のゲート絶縁層の厚さが１００ｎｍ〜３００ｎｍであることがさらに好ましい。このとき、水素基が酸化物半導体に与える影響を避けることと、適当な成膜時間とのバランスを最もよく取れる。即ち、水素基が酸化物半導体に与える影響を効果的に避けるとともに、最短の成膜時間で製造でき、生産効率が向上した。
【００８３】
本実施例では、デバイスの特性をよりよく確保するように、第１のゲート絶縁層をアニーリングしてもよい（即ち、第１のゲート絶縁層は、アニーリングされた絶縁層である）。これによって、ゲート絶縁層における水素及び水素のコンポジットが酸化物半導体の特性に与える影響を低下させる。
【００８４】
図３は、本実施例に係る薄膜トランジスタを備えるアレイ基板の一部を示す。本発明実施例に係る薄膜トランジスタは図３の左側の部分である。符号３０２ｂは、アレイ基板の共通電極線を示し、例えば、ゲート３０２ａと同じ層の金属で同じパターニング工程で形成されるものである。本発明実施例に係る薄膜トランジスタでアレイ基板を製造するとき、共通電極線３０２ｂを製造しなくてもよく、または共通電極線を製造するが、ゲートと同じ層の金属で同時に形成しなくてもよい。
【００８５】
図３では、本実施例に係る薄膜トランジスタのソース及びドレインが示されていないが、それらは活性層３０６ａ上に形成され、互いに間隔をあけて対向するべきである。活性層３０６ａの、ソースとドレインとの間における部分はチャネルを構成する。活性層３０６ａの酸化物半導体は、インジウム・ガリウム・亜鉛・酸化物（ＩＧＺＯ）、インジウム・ガリウム・スズ・酸化物（ＩＧＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等及びそれらに関わる異なる比率の配合物であってもよい。
【００８６】
本実施例は、図４に示すように、上述した構造の薄膜トランジスタを製造する方法をさらに提供する。該方法は、以下のようなステップを備える。
【００８７】
ステップＳ１０１、ベース基板上にゲート層を形成する。
【００８８】
例えば、ベース基板としてのガラス基板上にゲート層を形成する。ゲート層は、一般的に、マグネトロンスパッタ法によって製造され、導電の電極材料について、銅及びその合金を用いることができ、厚さが一般的に２００ｎｍ〜３５０ｎｍであり、シート抵抗が比較的に低いレベルに保たれる。
【００８９】
ステップＳ１０２、ゲート層をパターニングする。
【００９０】
例えば、ウェットエッチング法によって、ゲート層をパターニングしてゲートを形成する。
【００９１】
ステップＳ１０３、ゲート上に第１のゲート絶縁層を形成する。
【００９２】
本実施例では、ゲート絶縁層は１層であり、二酸化珪素薄膜、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、酸化チタン、または他の無機絶縁材料によって、第１のゲート絶縁層を形成する。該第１のゲート絶縁層の厚さは５０ｎｍ〜５００ｎｍである。
【００９３】
以上のように、該第１のゲート絶縁層３０３の厚さが５０ｎｍ〜５００ｎｍであると、水素基が酸化物半導体に与える影響を効果的に避けると共に、比較的短い時間内で第１のゲート絶縁層を製造でき、即ち、生産効率を確保できる。
【００９４】
第１のゲート絶縁層の厚さが１００ｎｍ〜３００ｎｍであることがさらに好ましい。このとき、水素基が酸化物半導体に与える影響を効果的に避けるとともに、最短成膜時間で製造でき、生産効率を向上させた。
【００９５】
ステップＳ１０４、第１のゲート絶縁層をアニーリングする。
【００９６】
このアニーリング工程は、高温アニーリング炉で第１のゲート絶縁層を脱水素化するように最適化される。例えば、アニーリングを窒素、真空または希ガスで実施し、アニーリング温度が２５０℃〜４５０℃であり、アニーリング時間が２０ｍｉｎ〜１５０ｍｉｎである。
【００９７】
或いは、このアニーリング工程を、気圧が１０-４Ｐａ〜１Ｐａである真空の加熱チャンバーをＰＥＣＶＤ装置に設け、第１のゲート絶縁層を脱水素化するようにさらに最適化することができる。例えば、アニーリングチャンバーの温度が３５０℃〜４８０℃であり、アニーリング時間が１０ｍｉｎ〜３０ｍｉｎである。
【００９８】
本実施例におけるアニーリング工程は最適化されたアニーリング工程であるため、従来のアニーリング工程に対して、時間が短縮され、製品の生産量を向上させるとともに、設備に対する資金投入を低下させた。
【００９９】
ステップＳ１０５、第１のゲート絶縁層上に活性層を形成する。
【０１００】
薄膜トランジスタを製造する完全なステップは、ステップＳ１０５の後に、薄膜トランジスタのソース、ドレイン等を形成するステップをさらに有する。これらのステップは、例えば、通常の技術手段によって行えるため、ここで、贅言しない。
【０１０１】
本実施例では、ゲート絶縁層として特定の材料を用い、最適化されたアニーリング工程と組み合わせることで、ゲート絶縁層に混合する水素及び水素のコンポジットが酸化物半導体の特性に与える影響を低下できる。
【０１０２】
本実施例では、ゲート金属は、Ｃｕ及びその合金以外に、通常に使われるＭｏ、Ｍｏ−Ａｌ−Ｍｏ合金、Ｍｏ／Ａｌ-Ｎｄ／Ｍｏの積層構造の電極、純Ａｌ及びその合金、Ｍｏ／Ｎｄ／Ｃｕ、Ｔｉ／Ｃｕ等の金属であってもよい。なお、ゲート金属として、Ｃｕ及びその合金を用いるとき、ゲート絶縁層として非酸化物絶縁層を用いると、非酸化物絶縁層の材料と酸化物半導体の材料とのマッチングが悪く、その内部に水素及びその水素のコンポジットも多いため、酸化物半導体の特性にある程度の悪影響を与える。一方、ゲート絶縁層として、酸化物絶縁層を用いるとき、それが酸化物半導体層の材料とよくマッチングできるが、酸化物絶縁層がＣｕ及びその合金からなるゲートにある程度の影響を与えやすい。
【０１０３】
（第２の実施例）
本実施例と第１の実施例との区別は以下の通りである。本実施例に提供される薄膜トランジスタは、ゲート層がトップに位置する（即ち、トップゲート型）薄膜トランジスタである。該薄膜トランジスタは、基板上に位置する活性層と、活性層の上方に位置するゲート絶縁層と、ゲート絶縁層の上方に位置するゲートと、を備える。該ゲート絶縁層は、構造、製造方法及びゲート、活性層、ソース、ドレイン等が第１の実施例と同じまたは類似するため、ここで贅言しない。
【０１０４】
（第３の実施例）
図５に示すように、本実施例に係る薄膜トランジスタは、ゲート層がボトムに位置する（即ち、ボトムゲート型）薄膜トランジスタである。該薄膜トランジスタＴは、ベース基板３１１上に位置するゲート３１２ａと、ゲート３１２ａの上方にそれぞれ位置するゲート絶縁層及び活性層３１６ａと、を備える。活性層３１６ａは酸化物半導体であり、ゲート３１２ａは銅または銅合金である。該ゲート絶縁層は第１のゲート絶縁層３１３及び第２のゲート絶縁層３１４を有する両層の構造である。第１のゲート絶縁層３１３は、ゲート３１２ａに接近し、ゲートの上方に位置する。第２のゲート絶縁層３１４は、活性層３１６ａに接近する。第１のゲート絶縁層３１３は窒化ケイ素薄膜または酸窒化ケイ素薄膜であり、第２のゲート絶縁層３１４は酸化ケイ素、三酸化二イットリウムまたは酸窒化ケイ素である。例えば、該第１のゲート絶縁層３１３の厚さが５０ｎｍ〜６００ｎｍであり、第２のゲート絶縁層３１４の厚さが５０ｎｍ〜６５０ｎｍである。
【０１０５】
本実施例では、第１のゲート絶縁層３１３は、窒化ケイ素薄膜または酸窒化ケイ素薄膜の他に、上述した物質の材料特性と同じまたは近似する他の無機絶縁材料で形成される薄膜を用いてもよい。
【０１０６】
本実施例では、第２のゲート絶縁層３１４は、酸化ケイ素薄膜、三酸化二イットリウム薄膜または酸窒化ケイ素薄膜の他に、上述した物質の材料特性と同じまたは近似する他の無機絶縁材料で形成される薄膜を用いてもよい。
【０１０７】
本実施例では、第１のゲート絶縁層は、ゲート（特に銅または銅合金を用いるとき）に生じる不良を抑制するものである。第２のゲート絶縁層は、デバイスの性能が向上するように、酸化物半導体とのマッチングを実現するものである。
【０１０８】
第２のゲート絶縁層の材料は、Ｈ＋、ＯＨ−等の基の拡散を防止する能力が比較的に悪い酸化物絶縁層であることが多い。従って、1つの例示では、第１のゲート絶縁層の製造が完了した後、第１のゲート絶縁層で破壊して拡散する可能性があるＨ＋、ＯＨ−等の基を減少させるように、第１のゲート絶縁層をアニーリングする。これによって、デバイスの安定性を向上させる。
【０１０９】
本実施例では、第１のゲート絶縁層３１３の厚さは、例えば、５０ｎｍ〜６００ｎｍであると、水素基が酸化物半導体に与える影響が効果的に避けられ（薄すぎると、この作用を図れない）、成膜時間も長すぎることにはならない（第１のゲート絶縁層が厚すぎると、より長い成膜時間（ｔａｃｔ  ｔｉｍｅ）が必要になり、生産効率が低下する）。
【０１１０】
第１のゲート絶縁層３１３の厚さが例えば１００ｎｍ〜３００ｎｍであることがさらに好ましい。このとき、水素基が酸化物半導体に与える影響を避けることと、適当な成膜時間とのバランスを最もよく取れる。第１のゲート絶縁層の上述した厚さは、ゲート（特に、銅または銅合金を用いるとき）に生じる不良をよく抑制できる。
【０１１１】
第２のゲート絶縁層３１４の厚さが例えば５０ｎｍ〜６５０ｎｍであるとき、酸化物半導体とよくマッチングでき、デバイスの性能が向上し、長すぎる成膜時間も必要ではない（膜層が厚いと、より長い成膜時間が必要になり、生産効率が影響される）。
【０１１２】
第２のゲート絶縁層３１４の厚さが例えば１００ｎｍ〜２００ｎｍであることがさらに好ましい。この厚さになると、第２のゲート絶縁層が酸化物半導体とよりよくマッチングでき、成膜時間が相対的に短縮され、生産効率が向上する。
【０１１３】
本実施例では、よりよい技術的効果を実現するように、第２のゲート絶縁層をアニーリングしてもよい。
【０１１４】
なお、図５は本実施例の薄膜トランジスタを備えるアレイ基板の一部を示す。本発明実施例に係る薄膜トランジスタは図５の左側の部分である。図５において、符号３１２ｂは、ゲート３１２ａと同じ層の金属で同時に形成される、アレイ基板の共通電極線である。本発明実施例に係る薄膜トランジスタでアレイ基板を製造するとき、共通電極線３１２ｂを製造しなくてもよく、または共通電極線を製造するが、ゲートと同じ層の金属で同時に形成しなくてもよい。
【０１１５】
図５では、本実施例に係る薄膜トランジスタのソース及びドレインが示されないが、それらは活性層３１６ａ上に形成され、互いに間隔をあけて対向するべきである。活性層３１６ａの、ソースとドレインとの間の部分がチャネルを構成する。活性層３１６ａの酸化物半導体は、インジウム・ガリウム・亜鉛・酸化物（ＩＧＺＯ）、インジウム・ガリウム・スズ・酸化物（ＩＧＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等及びそれらに関わる異なる比率の配合物であってもよい。
【０１１６】
本実施例は、図６に示すように、上述した構造の薄膜トランジスタを製造する方法をさらに提供する。該方法は、以下のようなステップを備える。
【０１１７】
ステップＳ３０１、ベース基板上にゲート層を形成する。
【０１１８】
例えば、ベース基板としてのガラス基板上にゲート層を形成する。ゲート層は、一般的に、マグネトロンスパッタ法によって製造され、電極材料が銅及びその合金であってもよく、厚さが一般的に２００ｎｍ〜３５０ｎｍであり、シート抵抗が比較的低いレベルに保たれる。
【０１１９】
ステップＳ３０２、ゲート層をパターニングする。
【０１２０】
例えば、ウェットエッチング法によって、ゲート層をパターニングしてゲートを形成する。
【０１２１】
ステップＳ３０３、ゲート上に第１のゲート絶縁層を形成する。
【０１２２】
ゲート絶縁層において、窒化ケイ素薄膜または酸窒化ケイ素薄膜によって、厚さが例えば５０ｎｍ〜５００ｎｍである第１のゲート絶縁層を形成する。
【０１２３】
第１のゲート絶縁層３１３の厚さが５０ｎｍ〜６００ｎｍであると、水素基が酸化物半導体に与える影響を効果的に避けると共に、長すぎる成膜時間が必要ではない。第１のゲート絶縁層３１３の厚さが１００ｎｍ〜３００ｎｍであることがさらに好ましい。このとき、水素基が酸化物半導体に与える影響を効果的に避けることと、適当な成膜時間とのバランスを最もよく取れる。さらに、第１のゲート絶縁層の上記厚さによって、ゲート（特に、銅または銅合金を用いるとき）に生じる不良をよく抑制できる。
【０１２４】
ステップＳ３０４、第１のゲート絶縁層をアニーリングする。
【０１２５】
例えば、該アニーリング工程を、高温アニール炉で第１のゲート絶縁層を脱水素化するように最適化することができる。アニーリングは窒素、真空または希ガスで実施され、アニーリング温度が２５０℃〜４５０℃であり、アニーリング時間が２０ｍｉｎ〜１５０ｍｉｎである。
【０１２６】
或いは、該アニーリング工程を、気圧が１０-４Ｐａ〜１Ｐａである真空の加熱チャンバーをＰＥＣＶＤ装置に設け、第１のゲート絶縁層を脱水素化するようにさらに最適化することができる。例えば、アニーリングチャンバーの温度が３５０℃〜４８０℃であり、アニーリング時間が１０ｍｉｎ〜３０ｍｉｎである。
【０１２７】
第１のゲート絶縁層の製造が完了した後、第１のゲート絶縁層で破壊して拡散する可能性があるＨ＋、ＯＨ−等の基が減少するように、第１のゲート絶縁層をアニーリングする。これによって、デバイスの安定性が向上する。
【０１２８】
本実施例におけるアニーリング工程は最適化されたアニーリング工程であるので、従来のアニーリング工程に対して、時間が短縮でき、製品の生産量を向上させるとともに、設備に対する資金投入を低下させた。
【０１２９】
ステップＳ３０５、第１のゲート絶縁層上に、酸化ケイ素、三酸化二イットリウムまたは酸窒化ケイ素によって、第２のゲート絶縁層を形成する。
【０１３０】
該第２のゲート絶縁層の厚さは、例えば、５０ｎｍ〜６５０ｎｍである。
【０１３１】
このステップでは、技術的効果をよりよく実現するように、第２のゲート絶縁層をアニーリングしてもよい。当然ながら、アニーリングによって、時間が長くなり、生産効率が低下してしまう。よって、第２のゲート絶縁層をアニーリングするかどうかは、実際の状況によって選択すればよい。
【０１３２】
ステップＳ３０６、第２のゲート絶縁層上に活性層の酸化物半導体を形成してパターニングする。
【０１３３】
薄膜トランジスタを製造する完全なステップは、ステップＳ３０６の後に、薄膜トランジスタのソース、ドレイン等を形成するステップをさらに有する。これらのステップは、通常の技術手段によって行え、本発明実施例の設計ポイントではないため、ここで、贅言しない。
【０１３４】
活性層の酸化物半導体に用いられるパターニング法に、ウェットエッチング法及びドライエッチング法がある。例えば、ウェットエッチング法によってエッチングの精度が制御できる。
【０１３５】
（第４の実施例）
本実施例と第３の実施例の区別は以下の通りである。本実施例の薄膜トランジスタは、ゲート層がトップに位置する（即ち、トップゲート型）薄膜トランジスタである。該薄膜トランジスタは、基板上に位置する活性層と、活性層の上方に位置するゲート絶縁層と、ゲート絶縁層の上方に位置するゲートと、を備える。該ゲート絶縁層は、構造及び製造方法が第３の実施例のゲート絶縁層と同じまたは類似するが、第１のゲート絶縁層がゲートに接近し、第２のゲート絶縁層が活性層に接近するため、活性層がボトム層に位置するときは、第２のゲート絶縁層を先に形成し、そして、第１のゲート絶縁層を形成する必要がある。１つの例示では、第１のゲート絶縁層をアニーリングし、アニーリングが完了した後、第１のゲート絶縁層上にゲート層を形成する。各構造層を形成する工程及び方法は第３の実施例と同じでもよいため、ここで贅言しない。
【０１３６】
（第５の実施例）
図７に示すように、本実施例に係る薄膜トランジスタは、ゲート層がボトムに位置する（即ち、ボトムゲート型）薄膜トランジスタである。該薄膜トランジスタＴは、ベース基板３２１上に位置するゲート３２２ａと、ゲート上にそれぞれ位置するゲート絶縁層及び活性層３２６ａと、を備える。活性層３２６ａは酸化物半導体であり、ゲート３２２ａは銅または銅合金である。該ゲート絶縁層は、第１のゲート絶縁層３２３、第２のゲート絶縁層３２４及び第３のゲート絶縁層３２５を有する３層の構造である。第１のゲート絶縁層３２３はゲートに接近し、第３のゲート絶縁層３２５は活性層に接近し、第２のゲート絶縁層３２４は第１のゲート絶縁層３２３と第３のゲート絶縁層３２５との間に位置する。第１のゲート絶縁層３２３は窒化ケイ素薄膜または酸窒化ケイ素薄膜であり、第２のゲート絶縁層３２４は酸窒化ケイ素薄膜であり、第３のゲート絶縁層３２５は酸化ケイ素、酸化アルミニウム、酸化チタン薄膜である。
【０１３７】
例えば、該第１のゲート絶縁層３２３の厚さが５０ｎｍ〜６００ｎｍであり、第２のゲート絶縁層３２４の厚さが５０ｎｍ〜６５０ｎｍであり、第３のゲート絶縁層３２５の厚さが２０ｎｍ〜６００ｎｍである。
【０１３８】
本実施例では、ゲート３２２ａの材料は、Ｃｕ及びその合金であってよく、Ｍｏ、Ｍｏ−Ａｌ−Ｍｏ合金、Ｍｏ／Ａｌ-Ｎｄ／Ｍｏの積層構造の電極、純Ａｌ及びその合金、Ｍｏ／Ｎｄ／Ｃｕ、Ｔｉ／Ｃｕ等の金属であってもよい。当然ながら、ゲートとして、Ｃｕ及びその合金を用いることは、パターニング工程を最適化し、デバイス性能を向上させ、コストを低下させるなどの役割がある。
【０１３９】
本実施例では、第１のゲート絶縁層３２３は、窒化ケイ素薄膜または酸窒化ケイ素薄膜の他に、上述した物質の材料特性と同じまたは近似する他の無機絶縁材料で形成される薄膜を用いてもよい。
【０１４０】
本実施例では、第２のゲート絶縁層３２４は、酸窒化ケイ素薄膜の他に、上述した物質の材料特性と同じまたは近似する他の無機絶縁材料で形成される薄膜を用いてもよい。
【０１４１】
本実施例では、第３のゲート絶縁層３２５は、酸化ケイ素、酸化アルミニウム、酸化チタン薄膜の他に、上述した物質の材料特性と同じまたは近似する他の無機絶縁材料で形成される薄膜を用いてもよい。
【０１４２】
本実施例では、第１のゲート絶縁層は窒化ケイ素または酸窒化ケイ素薄膜等の無機絶縁材料を用いる。上記材料は、酸化物半導体層に直接に接触すると、酸化物半導体層の性能が低下してしまうが、ゲートの金属（特に、銅及びその合金をゲートとするとき）に接触するときに生じる不良現象をよく抑制できるため、該第１のゲート絶縁層を、ゲートに密接して活性層から離れるように配置する。第２のゲート絶縁層が中間層に設けられ、酸窒化ケイ素薄膜等の無機絶縁材料からなる第２のゲート絶縁層は、自身が含有するＨ＋、ＯＨ−等の基が比較的に少ないとともに、Ｈ＋、ＯＨ−等の基の浸透をある程度で防止できるため、Ｈ＋、ＯＨ−等の基の酸化物半導体層への拡散をよく抑制でき、デバイスの安定性を向上させた。さらに、デバイスの特性を最大限に向上させるために、第３のゲート絶縁層と酸化物半導体とを密接して設置することで、酸化物半導体とのマッチングをよく実現でき、デバイスの安定性を向上させた。
【０１４３】
本実施例では、第１のゲート絶縁層３２３は、厚さが例えば５０ｎｍ〜６００ｎｍであるとき、ゲート絶縁層がゲート（特に、銅及びその合金をゲートとするとき）に接触するときに生じる不良現象（第１のゲート絶縁層３２３が薄すぎると、対応する作用が実現できない）をよく抑制でき、長すぎる成膜時間が必要ではない（第１のゲート絶縁層が厚すぎると、より長い成膜時間（ｔａｃｔ  ｔｉｍｅ）が必要になり、生産効率が低下する）。
【０１４４】
第１のゲート絶縁層３２３の厚さが例えば１００ｎｍ〜２００ｎｍであることがさらに好ましい。このとき、ゲート絶縁層とゲートとの接触不良と、適当な成膜時間とのバランスが最もよく取れる。
【０１４５】
第２のゲート絶縁層３２４は、厚さが例えば５０ｎｍ〜６５０ｎｍであるとき、Ｈ＋、ＯＨ−等の基の酸化物半導体層への拡散をよく抑制でき、デバイスの安定性が向上し、かつ長すぎる成膜時間が必要ではない（膜層が厚すぎると、より長い成膜時間が必要になり、生産効率が影響される）。
【０１４６】
第２のゲート絶縁層３２４の厚さが例えば１００ｎｍ〜２００ｎｍであることが更に好ましい。この好ましい厚さになると、Ｈ＋、ＯＨ−等の基の酸化物半導体層への拡散をよりよく抑制でき、成膜時間が比較的に最も短くなり、生産効率を向上させた。
【０１４７】
第３のゲート絶縁層３２５は、厚さが例えば２０ｎｍ〜６００ｎｍであるとき、第３のゲート絶縁層３２５と酸化物半導体とのマッチングをよく実現でき、デバイスの安定性が向上し、長すぎる成膜時間が必要ではない（膜層が厚すぎると、より長い成膜時間が必要になり、生産効率が影響される）。
【０１４８】
第３のゲート絶縁層３２５の厚さが例えば１００ｎｍ〜１５０ｎｍであることが更に好ましい。このとき、第３のゲート絶縁層３２５と酸化物半導体とのマッチングをよく実現できる前提で、最も少ない成膜時間（具体的に、第３のゲート絶縁層を製造する時間である）でデバイスを製造できる。
【０１４９】
なお、図７は本実施例の薄膜トランジスタを備えるアレイ基板の一部を示す。本発明実施例に係る薄膜トランジスタは図７の左側の部分である。アレイ基板の共通電極線３２２ｂは、ゲート３２２ａと同じ層の金属で同時に形成されるものである。本発明実施例に係る薄膜トランジスタでアレイ基板を製造するとき、共通電極線を製造しなくてもよく、または共通電極線を製造するが、ゲートと同じ層の金属で同時に形成しなくてもよい。
【０１５０】
図７では、本実施例に係る薄膜トランジスタのソース及びドレインが示されていないが、それらは活性層３２６ａ上に形成され、互いに間隔をあけて対向するべきである。活性層３２６ａの、ソースとドレインとの間の部分がチャネルを構成する。活性層３２６ａの酸化物半導体は、インジウム・ガリウム・亜鉛・酸化物（ＩＧＺＯ）、インジウム・ガリウム・スズ・酸化物（ＩＧＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等及びそれらに関わる異なる比率の配合物であってもよい。
【０１５１】
本実施例では、図８に示すように、本実施例の薄膜トランジスタを製造する方法をさらに提供する。該方法は、以下のようなステップを備える。
【０１５２】
ステップＳ５０１、基板上にゲート層を形成する。
【０１５３】
例えば、ベース基板としてのガラス基板上にゲート層を形成する。ゲート層は、一般的に、マグネトロンスパッタ法によって製造され、導電の電極材料が銅及びその合金であってもよく、厚さが一般的に２００ｎｍ〜３５０ｎｍであり、シート抵抗が比較的低いレベルに保たれる。
【０１５４】
ステップＳ５０２、ゲート層をパターニングする。
【０１５５】
例えば、ウェットエッチング法によって、ゲート層をパターニングしてゲートを形成する。
【０１５６】
ステップＳ５０３、ゲート上に、窒化ケイ素薄膜または酸窒化ケイ素薄膜によって、第１のゲート絶縁層を形成する。
【０１５７】
該第１のゲート絶縁層の厚さが例えば５０ｎｍ〜３００ｎｍである。
【０１５８】
第１のゲート絶縁層３２３の厚さが５０ｎｍ〜６００ｎｍであると、ゲート絶縁層がゲート（特に、銅及びその合金をゲートとするとき）に接触するときに生じる不良現象をよく抑制でき、長すぎる成膜時間が必要ではない。
【０１５９】
第１のゲート絶縁層３２３の厚さが１００ｎｍ〜２００ｎｍであることがさらに好ましい。このとき、ゲート絶縁層とゲートの接触不良と、適当な成膜時間とのバランスを最もよく取れる。
【０１６０】
ステップＳ５０４、第１のゲート絶縁層上に、酸窒化ケイ素薄膜によって、第２のゲート絶縁層を形成する。
【０１６１】
第２のゲート絶縁層３２４は、厚さが例えば５０ｎｍ〜６５０ｎｍであると、Ｈ＋、ＯＨ−等の基の酸化物半導体層への拡散をよく抑制でき、デバイス安定性を向上させ、かつ長すぎる成膜時間が必要ではない（膜層が厚すぎると、より長い成膜時間が必要になり、生産効率が影響される）。
【０１６２】
第２のゲート絶縁層３２４の厚さが例えば１００ｎｍ〜２００ｎｍであることがさらに好ましい。この好ましい厚さになると、Ｈ＋、ＯＨ−等の基の酸化物半導体層への拡散をよりよく抑制でき、成膜時間を相対的に最も節約でき、生産効率を向上させた。
【０１６３】
ステップＳ５０５、第２のゲート絶縁層上に、酸化ケイ素、酸化アルミニウムまたは酸化チタンによって、第３のゲート絶縁層を形成する。
【０１６４】
第３のゲート絶縁層３２５は、厚さが例えば２０ｎｍ〜６００ｎｍであるとき、第３のゲート絶縁層３２５と酸化物半導体とのマッチングをよく実現でき、デバイスの安定性を向上させ、長すぎる成膜時間が必要ではない（膜層が厚すぎると、より長い成膜時間が必要になり、生産効率が影響される）。
【０１６５】
第３のゲート絶縁層３２５の厚さが例えば１００ｎｍ〜１５０ｎｍであることがさらに好ましい。このとき、第３のゲート絶縁層３２５と酸化物半導体とのマッチングをよく実現できる前提で、最も少ない成膜時間（具体的に、第３のゲート絶縁層を製造する時間である）でデバイスを製造できる。
【０１６６】
ステップＳ５０６、第３のゲート絶縁層上に、活性層に用いられる酸化物半導体を形成してパターニングする。
【０１６７】
当業者が理解できるように、本実施例の薄膜トランジスタを製造する方法について、他の方法を採用してもよい。例えば、パターニングによってゲートを形成した後、ゲート絶縁層薄膜及び活性層薄膜を順に形成し、対応するゲート絶縁層及び活性層を形成するようにパターニングする。
【０１６８】
本実施例では、第１のゲート絶縁層は窒化ケイ素または酸窒化ケイ素薄膜を用いる。上記材料は、酸化物半導体層に直接に接触する時に、酸化物半導体層の性能を低下することがあるが、銅及びその合金との接触による不良現象をよく抑制できるため、該第１のゲート絶縁層を、ゲートに密接して活性層から離れるように配置する。第２のゲート絶縁層が中間層に設けられる。酸窒化ケイ素薄膜等の酸窒化物絶縁層からなる第２のゲート絶縁層は、自身に含有するＨ＋、ＯＨ−等の基が比較的に少ないとともに、Ｈ＋、ＯＨ−等の基の浸透をある程度防止できるため、Ｈ＋、ＯＨ−等の基の酸化物半導体層への拡散をよく防止でき、デバイスの安定性を向上できる。さらに、デバイスの特性を最大限に向上させるように、第３のゲート絶縁層を酸化物半導体に密接にさせることで、酸化物半導体とのマッチングをよく実現でき、デバイスの安定性を向上できる。
【０１６９】
（第６の実施例）
本実施例と第５の実施例の区別は以下の通りである。本実施例の薄膜トランジスタは、ゲート層がトップに位置する（即ち、トップゲート型）薄膜トランジスタである。該薄膜トランジスタは、基板上に位置する活性層と、活性層の上方に位置するゲート絶縁層と、ゲート絶縁層の上方に位置するゲートと、を備える。該ゲート絶縁層は、構造及び製造方法が第５の実施例のゲート絶縁層と同じまたは類似するが、第１のゲート絶縁層がゲートに接近し、第３のゲート絶縁層が活性層に接近するため、活性層がボトム層に位置するときは、第３のゲート絶縁層を先に形成し、次に第２のゲート絶縁層を形成し、その後、第２のゲート絶縁層上に第１のゲート絶縁層を形成し、最後に第１のゲート絶縁層にゲート層を形成する必要がある。各構造層を形成する工程及び方法は第５の実施例と同じであるため、ここで贅言しない。
【０１７０】
なお、上述したゲート絶縁層は、第１のゲート絶縁層、第２のゲート絶縁層及び第３のゲート絶縁層を有する。然し、第１、第２及び第３は、ゲート絶縁層の第１層、第２層及び第３層に位置するとの意味ではなく、ゲート絶縁層における各層を相互に区分するためだけである。
【０１７１】
なお、上記各実施例では、ゲートの金属は、Ｃｕ及びその合金の他に、Ｍｏ、Ｍｏ−Ａｌ−Ｍｏ合金、Ｍｏ／Ａｌ−Ｎｄ／Ｍｏの積層構造の電極、純Ａｌ及びその合金、Ｍｏ／Ｎｄ／Ｃｕ、Ｔｉ／Ｃｕ等の金属であってもよい。
【０１７２】
本発明の各実施例に係る薄膜トランジスタは、ゲート、ゲート絶縁層及び活性層を備えるだけでなく、ソース、ドレイン、エッチングストップ層等の薄膜トランジスタの組立部分も備える。上記部分は、通常の方式で製造できるため、ソース、ドレイン、エッチングストップ層等の他の部材については贅言しない。
【０１７３】
本発明の第３の実施例、第４の実施例、第５の実施例及び第６の実施例との４つの実施例において、ゲートが銅または銅合金を用いることは、パターニング工程を最適化し、デバイス性能を向上させ、コストを低下させる等の役割があり、酸化物半導体を活性層とすることによって、デバイスでは、非晶質シリコンを活性層とする場合と比べ、反応速度がより速く、電力消費がより少なく、コストがより安くなる。上記実施例におけるゲート絶縁層構造及びその製造方法は、ゲート及び活性層とのよりよい接触及びマッチングを両立でき、水素基が活性層（酸化物半導体）に与える影響を効果的に避けられるため、製品の合格率が向上し、ＴＦＴ（薄膜トランジスタ）デバイス全体の安定性が最大限に向上し、応用の見通しがよい。
【０１７４】
（第７の実施例）
本発明第７の実施例は、上述した実施例のいずれかにおける薄膜トランジスタを有するアレイ基板を提供する。該薄膜トランジスタは、画素ユニットのスイッチング素子の製造に用いられ、上述した実施例における異なる製造方法によって、異なる層数を有するゲート絶縁層を製造することができる。以下、３層の構造であるゲート絶縁層だけを例として、アレイ基板の製造方法を説明する。このアレイ基板の例示は、ボトムゲートの構造である。
【０１７５】
図１０に示すように、該アレイ基板の製造方法は、以下のようなステップを備えることができる。
【０１７６】
ステップＳ７０１、ベース基板上にゲート層を形成する。
【０１７７】
図９Ａに示すように、ベース基板としてのガラス基板５０１上にゲート層５０２を形成する。
【０１７８】
ＴＦＴの製造において、ゲート層はマグネトロンスパッタ法によって製造されることが多い。導電の電極材料は異なるデバイスの構造及び工程の要求によって選択できる。一般的に採用されるゲート金属は、Ｍｏ、Ｍｏ−Ａｌ−Ｍｏ合金、Ｍｏ／Ａｌ−Ｎｄ／Ｍｏの積層構造の電極、純Ａｌ及びその合金、Ｃｕ及びその合金、Ｍｏ／Ｎｄ／Ｃｕ、Ｔｉ／Ｃｕ等の金属であり、厚さは一般的に２００ｎｍ〜３５０ｎｍであり、シート抵抗は比較的低いレベルに保たれる。
【０１７９】
ステップＳ７０２、ゲート層をパターニングする。
【０１８０】
図９Ｂに示すように、ウェットエッチングによって、ゲート層５０２をパターニングし、ゲート５０２ａ及び共通電極線５０２ｂを形成する。
【０１８１】
ステップＳ７０３、図９Ｃに示すように、ゲート上に、窒化ケイ素薄膜または酸窒化ケイ素薄膜によって、第１のゲート絶縁層５０３を形成する。該第１のゲート絶縁層５０３の厚さは、例えば、５０ｎｍ〜３００ｎｍである。
【０１８２】
ステップＳ７０４、図９Ｄに示すように、第１のゲート絶縁層５０３上に、酸窒化ケイ素薄膜によって、第２のゲート絶縁層５０４を形成する。
【０１８３】
ステップＳ７０５、図９Ｅに示すように、第２のゲート絶縁層５０４上に、酸化ケイ素、酸化アルミニウムまたは酸化チタンによって、第３のゲート絶縁層５０５を形成する。
【０１８４】
ステップＳ７０６、第３のゲート絶縁層５０５上に、活性層の酸化物半導体を形成してパターニングする。
【０１８５】
図９Ｆに示すように、それによって、パターニングされた活性層５０６ａが得られる。活性層の酸化物半導体を形成し、酸化物半導体は、インジウム・ガリウム・亜鉛・酸化物（ＩＧＺＯ）、インジウム・ガリウム・スズ・酸化物（ＩＴＺＯ）、インジウム亜鉛酸化物（ＩＺＯ）等及びそれらに関わる異なる比率の配合物であってもよい。主な製造方法は、マグネトロンスパッタ（Ｓｐｕｔｔｅｒ）及び溶液法などがある。活性層としての酸化物半導体のエッチング方法は、ウェットエッチング及びドライエッチングとの２つがある。例えば、ウェットエッチングは、エッチングを精度よく制御できる。エッチング方法によって、酸化物半導体層をパターニングする。
【０１８６】
ステップＳ７０７、エッチングストップ層を形成してパターニングする。
【０１８７】
パターニングされた酸化物半導体層５０６ａ上に、エッチングストップ層（Ｅｔｃｈ  Ｓｔｏｐ  Ｌａｙｅｒ、ＥＳＬ）５０７ａを直接形成する。エッチングストップ層５０７ａは、一般的に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、ＴｉＯｘ、Ｙ２Ｏ３等の無機絶縁材料を用いるものであり、データラインをパターニングするとき、酸化物半導体薄膜に与える損傷を低減するとともに、デバイスの安定性を効果的に改善し、外部環境がデバイスに与える影響を避けるものである。図９Ｇの５０７ａに示すように、一般的に、ドライエッチング法によってＥＳＬをパターニングする。
【０１８８】
ステップＳ７０８、薄膜トランジスタのソース、ドレイン、データライン及び電源線を形成する。
【０１８９】
図９Ｈに示すように、Ｓ７０６及びＳ７０７をした後、ソース５０８ａ、ドレイン５０８ｂ及びデータラインと電源線（ＯＬＥＤパネルに用いるものであり、ここでは図示しない）を形成する。まず、金属層５０８を堆積し、データライン及び電源線の電極層を形成する。金属層は一般的にマグネトロンスパッタ法によって製造される。電極材料は、デバイスの構造及び工程の要求によって選択できる。電極金属の例示は、Ｍｏ、Ｍｏ−Ａｌ−Ｍｏ合金、Ｍｏ／Ａｌ−Ｎｄ／Ｍｏの積層構造の電極、Ｃｕ及びチタン及びその合金、ＩＴＯ電極、Ｔｉ／Ａｌ／Ｔｉ、Ｍｏ／ＩＴＯ等を備え、厚さが例えば、１００ｎｍ〜３５０ｎｍであり、シート抵抗は比較的低いレベルに保たれる。金属電極層が形成された後、ウェットエッチング法によって、それをパターニングする。
【０１９０】
ステップＳ７０９、パッシベーション層を形成し、ビアホールをエッチングし、画素電極を堆積してパターニングする。
【０１９１】
図９Ｉに示すように、ソース、ドレイン及びデータラインと電源線をパターニングした後、一般的に、例えば、ＳｉＯｘ、ＳｉＮｘ、ＳiＯｘＮｙ、Ａｌ２Ｏ３、ＴｉＯｘ、Ｙ２Ｏ３等の無機絶縁材料によって、平面全体にパッシベーション層５０９を形成する。例えば、アクティブマトリクス式有機ＥＬ（ＡＭＯＬＥＤ）分野に用いられるとき、後続のＯＬＥＤの製造条件がより優れるように、例えば、樹脂材料及びアクリル系の材料からなる有機絶縁層を用いてもよい。図９Ｉに示すように、パッシベーション層を形成した後、ビアホールをエッチングしてビアホール５０９ａ及び５０９ｂを得て、各導線及び画素電極との接続を実現することに用いることができる。上記工程が終了した後、画素電極を堆積してパターニングする。図９Ｊに示すように、ビアホールを形成した後、現在幅広く採用されているインジウムスズ酸化物（ＩＴＯ）からなる画素電極層５１０を形成し、ウェットエッチング法によってパターニングし、図９Ｊに示すコンタクト電極５１０ａおよび画素電極５１０ｂを得る。
【０１９２】
上述したアレイ基板の製造方法について、ゲート絶縁層の製造方法を除き、他の構造層は従来技術の常用の工程方法によって製造できる。
【０１９３】
本発明実施例に係る各種のアレイ基板及びその製造方法は、液晶ディスプレイに用いられるアレイ基板、例えば、ＴＮ型アレイ基板、ＦＦＳ型アレイ基板、ＩＰＳアレイ基板、またはＶＡ型アレイ基板であってもよく、ＯＬＥＤディスプレイに用いられるアレイ基板等であってもよい。
【０１９４】
また、本発明は、上述したアレイ基板を備える表示装置をさらに提供する。該表示装置は、液晶パネル、ＯＬＥＤパネル、液晶ディスプレイ、液晶テレビ、液晶ディスプレイスクリーン、フラットパネルコンピュータ等の電子表示設備を備えるが、それらに限らない。
【０１９５】
本発明実施例では、薄膜トランジスタにおけるゲート絶縁層は、アニーリング工程、または分層構造とアニーリング工程との組み合わせ、または分層構造によって、ゲート絶縁層における水素基を最大限に減少でき、水素基が酸化物半導体に与える影響を効果的に避けることができ、ＴＦＴデバイス全体の安定性を最大限に向上でき、最終的製品の合格率を向上させる。また、本発明各実施例におけるアニーリング工程は、最適化されたアニーリング工程であり、従来のアニーリング工程に対して、デバイスを製造する工程の時間を大幅に短縮し、生産ライン設備の生産コストを効果的に低下させ、製品の生産量および合格率をさらに向上させることができる。
【０１９６】
本発明の実施例について、当業者にとって多くの修正と変化は明らかである。本発明の保護範囲は請求項に限定される。
【符号の説明】
【０１９７】
３０１、３１１、３２１、５０１  基板
３０２ａ、３１２ａ、３２２ａ、５０２ａ  ゲート
３０２ｂ、３１２ｂ、３２２ｂ、５０２ｂ  共通電極線
３０３、３１３、３２３、５０３  第１のゲート絶縁層
３０６ａ、３１６ａ、３２６ａ、５０６ａ  活性層
３１４、３２４、５０４  第２のゲート絶縁層
３２５、５０５  第３のゲート絶縁層
５０７ａ  エッチングストップ層
５０８ａ  ソース
５０８ｂ  ドレイン
５０９  パッシベーション層
５０９ａ、５０９ｂ  ビアホール
５１０ａ  コンタクト電極
５１０ｂ  画素電極
【図１】
2013232619.tif 000003
【図２Ａ】
2013232619.tif 000004
【図２Ｂ】
2013232619.tif 000005
【図２Ｃ】
2013232619.tif 000006
【図２Ｄ】
2013232619.tif 000007
【図２Ｅ】
2013232619.tif 000008
【図２Ｆ】
2013232619.tif 000009
【図２Ｇ】
2013232619.tif 000010
【図２Ｈ】
2013232619.tif 000011
【図２Ｉ】
2013232619.tif 000012
【図２Ｊ】
2013232619.tif 000013
【図２Ｋ】
2013232619.tif 000014
【図２Ｌ】
2013232619.tif 000015
【図２Ｍ】
2013232619.tif 000016
【図３】
2013232619.tif 000017
【図４】
2013232619.tif 000018
【図５】
2013232619.tif 000019
【図６】
2013232619.tif 000020
【図７】
2013232619.tif 000021
【図８】
2013232619.tif 000022
【図９Ａ】
2013232619.tif 000023
【図９Ｂ】
2013232619.tif 000024
【図９Ｃ】
2013232619.tif 000025
【図９Ｄ】
2013232619.tif 000026
【図９Ｅ】
2013232619.tif 000027
【図９Ｆ】
2013232619.tif 000028
【図９Ｇ】
2013232619.tif 000029
【図９Ｈ】
2013232619.tif 000030
【図９Ｉ】
2013232619.tif 000031
【図９Ｊ】
2013232619.tif 000032
【図１０】
2013232619.tif 000033