(57)【要約】【課題】集積回路および複数のデバイスを基板上に配置し、集積回路とこれに接続されるデバイスとの間での信号のタイミング調整を容易化すること。【解決手段】回路装置は集積回路（信号処理ＬＳＩ２０２）と、これに接続するデバイス（ＤＲＡＭ２０１，ＡＦＥ２０３）を１つの基板上に有する。信号処理ＬＳＩ２０２のパッケージ、およびＬＳＩ内部の半導体チップ、インターポーザの外形は、向かい合う辺の長さが異なる多角形である。第１の配線群ＳＧ１は信号処理ＬＳＩ２０２とＡＦＥ２０３を接続し、第２の配線群ＳＧ２は信号処理ＬＳＩ２０２とＤＲＡＭ２０１を接続し、いずれも高速な信号を伝送する。基板上にてＬＳＩの長辺部（Ｃ部）側には接続ピン数の多いＤＲＡＭ２０１を配置し、短辺部（Ｄ部）側には接続ピン数の少ないＡＦＥ２０３を配置して配線することで配線群ＳＧ１，ＳＧ２の配線長がそれぞれ等長化される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
集積回路および該集積回路に接続した複数のデバイスを基板上に備えた回路装置であって、
前記集積回路のパッケージおよび該集積回路内の半導体チップの外形を、向かい合う辺の長さが異なる長辺部および短辺部を有する多角形とし、
前記基板上で前記集積回路の前記短辺部に接続する第１のデバイスに比べて接続ピン数の多い第２のデバイスを、前記集積回路の前記長辺部に接続したことを特徴とする回路装置。
【請求項２】
前記集積回路のパッケージおよび該集積回路内の半導体チップの形状が台形であり、
前記集積回路の短辺部は等長の第１の配線群を介して前記第１のデバイスに接続され、
前記集積回路の長辺部は等長の第２の配線群を介して前記第２のデバイスに接続されたことを特徴とする請求項１に記載の回路装置。
【請求項３】
前記集積回路の斜辺部は、前記第１および第２の配線群よりも低速の第３の配線群を介して当該集積回路とは異なる集積回路またはデバイスに接続されたことを特徴とする請求項２に記載の回路装置。
【請求項４】
前記第１のデバイスの周囲に配置されて該デバイスに接続された複数の前記集積回路と、
前記複数の集積回路にそれぞれ接続された複数の第２のデバイスを備え、
前記第１のデバイスと前記複数の集積回路は等長の第１の配線群を介してそれぞれ接続され、
前記複数の第２のデバイスと前記複数の集積回路は等長の第２の配線群を介してそれぞれ接続され、
前記複数の集積回路同士は前記第１および第２の配線群よりも低速な第３の配線群を介してそれぞれ接続されたことを特徴とする請求項１に記載の回路装置。
【請求項５】
前記第１のデバイスの外形は、前記集積回路の数と同じ数の辺を有する多角形であることを特徴とする請求項４に記載の回路装置。
【請求項６】
信号処理用の集積回路および該集積回路に接続した複数のデバイスを基板上に備えた電子機器であって、
前記集積回路のパッケージおよび該集積回路内の半導体チップの外形を、向かい合う辺の長さが異なる長辺部および短辺部を有する多角形とし、
前記基板上で前記集積回路の前記短辺部に接続する第１のデバイスに比べて接続ピン数の多い第２のデバイスを、前記集積回路の前記長辺部に接続したことを特徴とする電子機器。
【請求項７】
集積回路のパッケージおよび該集積回路内の半導体チップの外形が、向かい合う辺の長さの異なる長辺部および短辺部を有する多角形とされており、前記集積回路に接続する複数のデバイスを基板上に実装する回路装置の実装方法であって、
前記集積回路を前記基板上に配置する工程と、
前記基板上で前記集積回路の前記短辺部に第１のデバイスを接続し、該第１のデバイスに比べて接続ピン数の多い第２のデバイスを前記集積回路の前記長辺部に接続する工程を有することを特徴とする回路装置の実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速なインターフェースを有する集積回路を複数個使用する電子機器において、高速伝送を実現可能にする回路実装技術に関する。
【背景技術】
【０００２】
近年の携帯情報端末やＤＶＣ（Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｃａｍｅｒａ）等の機器は高機能化、小型化が進んでいる。これに伴い、機器に搭載するＬＳＩ（大規模集積回路）にはパッケージの小型化や基板上の実装効率の向上が求められている。例えば、ＤＶＣでは、高画質化および高解像度化に伴い、単位時間当たりに処理する画素数が増える結果、信号処理の高速化が必須となり、種々の信号処理ＬＳＩやデバイスを用いて、高速な信号処理を実現している。
【０００３】
高速な信号処理の実現には、ＬＳＩの処理能力の向上はもとより、ＬＳＩとデバイスとの間で高速伝送を行うことが不可欠となる。しかし、伝送速度が速くなるほどＬＳＩとデバイスとの間で信号のタイミング調整が困難になる。このため、ＬＳＩ内部の構成と信号配線、更には実装基板上でのＬＳＩとデバイスとの間の信号配線方法や、基板上での実装レイアウトを考慮する必要がある。すなわち、機器を構成するデバイス全体に配慮した対策が必須である。
【０００４】
多数のＬＳＩを使用するシステムでは、各ＬＳＩの半導体チップを積層し、１チップに集積することにより、半導体チップ同士の配線長を短くし、かつ等長配線とすることで高速伝送に対応している。また、小型化の実現にはＬＳＩパッケージによる基板の占有面積を低減させる必要がある。このため、ＬＳＩチップと電気的に接続されたリードと、ＬＳＩチップおよびリードを封入する充填材の体積を減少させることで、パッケージ周辺に空間を設け、該空間に他のＬＳＩを立体的に載設する方法が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１１０２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、複数のＬＳＩや半導体チップを積層し、または立体的に載設する方法では、各ＬＳＩや半導体チップが動作する際の放熱が難しくなる。発生した熱は各ＬＳＩ、および積層したＬＳＩを用いて構築した機器全体の機能および動作に対して誤動作を惹き起こす原因となり得るので、放熱対策の問題が顕在化する。
【０００７】
各ＬＳＩが動作する際の放熱を容易にするためには、ＬＳＩを平面的に実装する形態が求められる。また高速伝送において信号のタイミング調整が困難な場合、ＬＳＩ内部の配線と実装基板上のＬＳＩ間の配線の両面を考慮して対応する必要がある。高速インターフェース部に対してタイミング調整を容易化する手段が求められる。
そこで、本発明の目的は、集積回路および複数のデバイスを基板上に配置し、集積回路とこれに接続されるデバイスとの間での信号のタイミング調整を容易化することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明に係る装置は、集積回路および該集積回路に接続した複数のデバイスを基板上に備えた回路装置であって、前記集積回路のパッケージおよび該集積回路内の半導体チップの外形を、向かい合う辺の長さが異なる長辺部および短辺部を有する多角形とし、前記基板上で前記集積回路の前記短辺部に接続する第１のデバイスに比べて接続ピン数の多い第２のデバイスを、前記集積回路の前記長辺部に接続したことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、基板上に配置される集積回路とデバイスとの間での信号のタイミング調整を容易化できる。
【図面の簡単な説明】
【００１０】
【図１】ＬＳＩの基本的な実装形態を例示する図である。
【図２】本発明の第１実施形態に係るＬＳＩの実装形態を示す図である。
【図３】多チャンネルの場合におけるＬＳＩの実装形態を示す図である。
【図４】本発明の第２実施形態に係る、多チャンネルの場合におけるＬＳＩ実装形態を示す図である。
【図５】本発明の第２実施形態に係る、多チャンネルの場合におけるＬＳＩ実装形態の別例を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の各実施形態を詳細に説明する。
【００１２】
［第１実施形態］
先ず、本発明の実施形態に関連する基本構成について、図１を参照して説明する。以下に説明する回路装置は、集積回路とこれに接続する複数のデバイスを基板上に備える。
図１は、高速な複数のインターフェースを有する大規模集積回路（以下、ＬＳＩと略記する）を複数個使用するシステムの実装形態を示す。以下では、電子機器の一例としてＤＶＣを例示して説明する。
【００１３】
図１に示すＤＲＡＭ（Dynamic Random Access Memory）１０１は、信号配線で信号処理ＬＳＩ１０２（ＣＯＲＥ参照）に接続されている。信号処理ＬＳＩ１０２は各種信号処理を実行する各種の機能ブロックを内蔵する。複数の機能ブロックはＤＲＡＭ１０１を共用しており、ＤＲＡＭ１０１を介して各種信号処理データの受け渡しを行っている。アナログフロントエンドＩＣ（以下、ＡＦＥと略記する）１０３は、例えばＣＣＤ（電荷結合素子）等を用いた撮像素子からのアナログ画像データをデジタル画像データに変換する処理を行う。ＡＦＥ１０３は信号処理ＬＳＩ１０２に接続されている。ＤＲＡＭ１０１と信号処理ＬＳＩ１０２との間、および信号処理ＬＳＩ１０２とＡＦＥ１０３との間の信号は、高速な信号であり、処理する画素数が増加するほど更に高速度と高品質が要求される。
【００１４】
ＤＲＡＭ１０１、信号処理ＬＳＩ１０２、ＡＦＥ１０３を同一の基板上に実装する場合、各デバイス間に亘る信号基板上での配線は、図１に示すようになる。第１のデバイスであるＡＦＥ１０３は第１の配線群ＳＧ１を介して信号処理ＬＳＩ１０２に接続され、信号処理ＬＳＩ１０２は第２の配線群ＳＧ２を介してＤＲＡＭ１０１に接続されている。
【００１５】
ＤＲＡＭ１０１は、信号処理ＬＳＩ１０２、ＡＦＥ１０３に比べて信号線数が多く（デバイスの接続ピン数が多く）、それに伴いパッケージも大きい。従って、ＤＲＡＭ１０１と信号処理ＬＳＩ１０２を接続する信号配線（第２の配線群ＳＧ２参照）では、中央部（図１のＢ部参照）とその両側部（図１のＡ部参照）とで配線長が異なる。つまり、信号線の基板上での配線長を各部で比較すると、Ｂ部よりもＡ部における配線長の方が長くなる。その結果、ＤＲＡＭ１０１と信号処理ＬＳＩ１０２との間の信号については、Ａ部とＢ部とで位相ずれが発生した場合、両者間でタイミングが異なってしまう。
【００１６】
メモリインターフェース部では、高速なパラレル伝送による信号の処理が行われる。そのため、ＤＲＡＭ１０１と信号処理ＬＳＩ１０２との間では、複数の信号の送受信が必要である。その際、送受信のタイミングを刻むクロックと各制御信号・データバス・アドレスバスとの位相合わせ（信号間のタイミング調整）が必要不可欠であり、タイミング要件を満たす必要がある。
【００１７】
そこで、本発明の第１実施形態では図２に示す実装方法を採用する。
図２は、第１実施形態に係る複数の高速なインターフェースを有する信号処理ＬＳＩの外形図と、信号処理ＬＳＩおよびその周辺デバイスの基板上における実装形態を例示する。図２（Ａ）は、信号処理ＬＳＩ２０２およびＤＲＡＭ２０１のパッケージの外形、およびパッケージ内の半導体チップの外形を示す。集積回路は、向かい合う辺の長さが異なる多角形構造をもつ。つまり、集積回路のパッケージや集積回路内の半導体チップの外形は、向かい合う辺の長さが異なる長辺部と短辺部を有する多角形状であり、以下では台形を例にして説明する。
【００１８】
信号処理ＬＳＩ２０２は基板上にて台形のパッケージ形状をもち、その長辺部（Ｃ部参照）および短辺部（Ｄ部参照）の長さは、これらの部分に接続する他のＬＳＩやデバイスとの信号線数により決定される。更に、台形のパッケージ形状を有する信号処理ＬＳＩ２０２には、その長辺部および短辺部からそれぞれ外部に引き出される信号配線のうちで、他のＬＳＩやデバイスとの間で高速なインターフェースを要する信号線が配置される。すなわち、長辺部に対しては、基板上において高速で、かつ信号線数（接続ピン数）の多いデバイスが接続され、信号処理ＬＳＩ２０２のＣ部には該デバイスとのインターフェース部が配置される。他方、短辺部に対しては、基板上において高速で、かつ信号線数の少ないデバイスが接続され、信号処理ＬＳＩ２０２のＤ部には該デバイスとのインターフェース部が配置される。
【００１９】
図２（Ｂ）は、信号処理ＬＳＩ２０２に対して、ＤＲＡＭ２０１とＡＦＥ２０３をそれぞれ接続した状態を示す。信号処理ＬＳＩ２０２のパッケージの長辺部には、ＤＲＡＭ２０１とのインターフェース部（各種制御線・データバス・アドレスバスを含む）が配置される。また、短辺部にはＡＦＥ２０３とのインターフェース部が配置される。
信号処理ＬＳＩ２０２のパッケージの斜辺部（図２（Ａ）のＥ部参照）には、ＤＲＡＭ２０１、ＡＦＥ２０３とのインターフェース信号以外の信号線を接続するインターフェース部が配置される。このインターフェース部は、ＤＲＡＭ２０１やＡＦＥ２０３とのインターフェース信号に比べて低速な信号線、例えば、信号処理ＬＳＩ２０２と他のＬＳＩとの間の通信のための信号配線を含む。
【００２０】
信号処理ＬＳＩ２０２内の半導体チップおよびインターポーザは、それらの外形がパッケージの形状に合わせた多角形（本例では台形）である。これにより、半導体チップ上の電極（パッド）から外部端子（リード電極）までのボンディング・ワイヤは、台形状パッケージの長辺部に配置する信号に対し、全て同じ長さにすることができる。また、台形状パッケージの短辺部に配置する信号に対しても同様に、ボンディング・ワイヤを全て同じ長さにすることができる。
【００２１】
矩形状パッケージをもつＤＲＡＭ２０１については、半導体チップ上の電極（パッド）から外部端子（リード電極）までのボンディング・ワイヤを、全てパッケージの片側（図２（Ａ）のＦ部参照）に配置する。
以上のように本実施形態では、信号処理ＬＳＩ２０２の外形を台形にし、かつその長辺部にＤＲＡＭ２０１とのインターフェース部を配置し、短辺部にＡＦＥ２０３とのインターフェース部を配置する。信号処理ＬＳＩ２０２と、周辺デバイスであるＤＲＡＭ２０１、ＡＦＥ２０３との基板上での実装形態は、図２（Ｂ）のようになる。
【００２２】
その結果、信号処理ＬＳＩ２０２と周辺デバイスを接続する信号配線を等長化できる。つまり、信号処理ＬＳＩ２０２とＤＲＡＭ２０１との間での、各種制御線・データバス・アドレスバスの配線において、中央部（Ｂ部参照）とその両側部（Ａ部）を比較すると、全信号線に亘って配線長が等しくなる。
【００２３】
このように信号処理ＬＳＩ２０２のパッケージ、および内部の半導体チップ、インターポーザの外形を台形とすることで、以下の等長配線が実現される。
（１）信号処理ＬＳＩ２０２とこれに接続する周辺のＬＳＩやデバイスとの間の高速なインターフェース信号の配線が、基板上での等長化されること。
（２）信号処理ＬＳＩ２０２の内部の半導体チップ上の電極（パッド）から信号処理ＬＳＩ２０２の外部端子（リード電極）までのボンディング・ワイヤが等長化されること。
回路装置の実装では、多角形状をした集積回路を基板上に配置する工程が行われる。基板上で集積回路の短辺部には第１のデバイス（ＡＦＥ２０３参照）が接続され、該デバイスに比べて接続ピン数の多い第２のデバイス（ＤＲＡＭ２０１参照）が集積回路の長辺部に接続される。
第１実施形態によれば、ＬＳＩのパッケージ形状（ＬＳＩ内部の半導体チップ、インターポーザなどを含む）およびピン配置を工夫することにより、ＬＳＩを積層することなく、基板上に効率良く、平面的に部品を実装することができる。よって、積層構造に比して放熱効率が高い。また、ＬＳＩにおける高速なインターフェース部の配線に関して、ＬＳＩ内部の配線および実装基板上における配線を等長化できる。よって、信号間のタイミング調整が容易となり、ＬＳＩとデバイスとの間の高速伝送を実現できる。
【００２４】
［第２実施形態］
次に、本発明の第２実施形態を説明する。以下では、基板における信号処理ＬＳＩとデバイス（ＤＲＡＭ）の実装形態にて、ＡＦＥの信号系統を多チャンネルに拡張する場合の対応策について説明する。図３はＡＦＥの周囲に複数の信号処理用のＬＳＩを配置した実装形態を例示する。
図３（Ａ）は、ＡＦＥが多チャンネル（例えば、４チャンネル）の場合の、基板上における各ＬＳＩおよびデバイスの実装形態について第２実施形態に関連する構成例を示す。図中、ＤＲＡＭ４０１として、４つのＤＲＡＭ１−４を示す。また、４つの信号処理ＬＳＩ４０２を、ＣＯＲＥ１−４で示す。ＡＦＥ４０３を中心として、ＡＦＥ４０３の各辺（この場合、４辺）の周囲には、各チャンネルに対応する信号処理ＬＳＩ４０２がそれぞれ配置され、ＣＯＲＥ１−４に対してＤＲＡＭ１−４がそれぞれ接続されている。
【００２５】
この場合、ＤＲＡＭ４０１と信号処理ＬＳＩ４０２との間の各信号線については、配線長が等しくない。パッケージの端部に近い場所にある信号線は、中央部に配置される信号線に比べて、配線長が長くなる。信号線の配線長を全て等しくするために、図３（Ｂ）に示すように信号処理ＬＳＩ５０２のパッケージ形状をＤＲＡＭ５０１に合わせて、例えば長方形とし、長辺方向の長さを互いに合わせる方法がある。信号処理ＬＳＩ５０２とＤＲＡＭ５０１との間の各信号線は全て等長となり、また信号処理ＬＳＩ５０２とＡＦＥ５０３との間の各信号線は全て等長となる。しかし、この方法では、４チャンネル分の各ＬＳＩおよびデバイスを基板上にて平面的に実装する場合、占有面積が大きくなってしまう。その結果、このような配置は機器の小型化を妨げる原因となる。
【００２６】
そこで、各ＬＳＩおよびデバイスを基板上にて平面的に実装する際の占有面積を小さくして実装密度を向上させるため、図４に示すＬＳＩパッケージ、および基板上での実装形態を採用する。図中、ＤＲＡＭ６０１として、４つのＤＲＡＭ１−４を示す。また、台形状パッケージの信号処理ＬＳＩ６０２を、ＣＯＲＥ１−４で示す。ＡＦＥ６０３を中心として、ＡＦＥ６０３の各辺の周囲には、各チャンネルに対応する信号処理ＬＳＩ６０２がそれぞれ配置され、ＣＯＲＥ１−４に対してＤＲＡＭ１−４がそれぞれ接続されている。なお、隣り合う信号処理用の集積回路同士は、それらの斜辺部にて低速のインターフェース信号配線で互いに接続されている。つまり、信号処理ＬＳＩ６０２同士の接続については、前記第１および第２の配線群に比べて低速な第３の配線群ＳＧ３を介して行われる。各信号処理ＬＳＩ６０２の斜辺部が互い平行になるように配置すれば、第３の配線群ＳＧ３の配線長についても等長化が可能である。
【００２７】
図４に示すように、隣り合う信号処理ＬＳＩ６０２同士が干渉することはないため、部品を実装し易くなる。各チャンネルに対応する信号処理ＬＳＩ６０２およびＤＲＡＭ６０１の実装位置は、ＡＦＥ６０３に向かって、すなわち中心に向かって（図中の矢印方向に）集約できるので、コンパクトな実装が可能となる。
このような実装形態は、複数の高速なインターフェース部を有するＬＳＩを複数個使用するシステムに好適である。例えば、ＤＶＣにおいて、ＤＲＡＭインターフェースまたはＡＦＥインターフェースとして高速なインターフェースを使用する場合が挙げられる。信号処理ＬＳＩ６０２のパッケージの外形、およびパッケージ内の半導体チップの外形を、向かい合う辺の長さが異なる多角形にすると、信号処理ＬＳＩ６０２とＤＲＡＭ６０１との間の信号線の配線長を等しくすることができる。つまり、信号処理ＬＳＩ６０２の内部配線、および実装基板上の配線長を含めて等長化できる。また、前記のように占有面積を小さくし、実装密度を向上させながらＬＳＩおよびデバイスを平面的に実装することが可能となるので、放熱対策に有利である。
【００２８】
図５は、更にＡＦＥを多チャンネル化し、例えば、６チャンネルとした場合の、基板上での実装形態を示す。６つのＤＲＡＭ７０１をＤＲＡＭ１−６に示し、６つの信号処理ＬＳＩ７０２をＣＯＲＥ１−６に示す。中心に位置するＡＦＥ７０３のパッケージ、およびＡＦＥ７０３内の半導体チップ、インターポーザの外形は、チャンネル数に合わせて６角形とする。このようにパッケージ形状がチャンネル数に合わせて設計され、各辺（この場合、６辺）には、ＡＦＥ７０３の各チャンネルの信号処理に係わるＬＳＩおよびデバイスが配置される。ＡＦＥ７０３の各チャンネルについて、台形状パッケージの信号処理ＬＳＩ７０２とＡＦＥ７０３とを信号線で接続し、更に信号処理ＬＳＩ７０２にＤＲＡＭ７０１を接続することで、各部が基板上に実装される。これにより、基板上に実装する際の占有面積を小さくし、実装密度を向上させるとともに各部品を平面上に実装できる。また、ＡＦＥ７０３と信号処理ＬＳＩ７０２との間の信号配線、および信号処理ＬＳＩ７０２とＤＲＡＭ７０１との間の信号配線について、配線長はＬＳＩ内部および基板上の配線を含めて等しくなる。よって、高速な信号に対し、各種制御線・データバス・アドレスバスでの位相合わせ（信号のタイミング調整）が容易となるので、タイミング要件を容易に満たすことができる。
【符号の説明】
【００２９】
２０１，６０１，７０１  ＤＲＡＭ（第２のデバイス）
２０２，６０２，７０２  信号処理ＬＳＩ（集積回路）
２０３，６０３，７０３  ＡＦＥ（第１のデバイス）
【図１】
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【図２】
2013229404.tif 000004
【図３】
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【図４】
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【図５】
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