(57)【要約】【課題】ゲート絶縁膜の絶縁破壊耐量を向上させ、ゲート絶縁膜の信頼性を向上させることができる半導体装置を提供すること。【解決手段】ｎ+型ＳｉＣ基板のおもて面にｎ型ＳｉＣ層が形成され、ｎ型ＳｉＣ層の内部に選択的に複数のｐ型領域が形成される。ｎ型ＳｉＣ層およびｐ型領域の表面にわたってｐ型ＳｉＣ層が形成される。ｐ型ＳｉＣ層の内部にｎ型ＳｉＣ層につながるようにｎ型領域が形成される。ｐ型ＳｉＣ層の内部に、ｎ型領域と離れて、かつ互いに接するｎ+型ソース領域とｐ+型コンタクト領域とが形成される。ｐ型ＳｉＣ層内部のｎ型領域の幅ＬJFETが０．８μｍ〜３．０μｍの範囲内となり、ｎ型領域の不純物濃度が１．０×１０16ｃｍ-3〜５．０×１０16ｃｍ-3の範囲内となるようにｎ型領域を形成する。これにより、ゲート酸化膜に大きな電界がかかることがなくなるため、ゲート絶縁膜の破壊耐量が向上し、ゲート絶縁膜の信頼性が向上する。【選択図】図４
2013232561.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型炭化珪素基板と、
前記第１導電型炭化珪素基板の表面に形成された、前記第１導電型炭化珪素基板よりも低不純物濃度の第１導電型炭化珪素層と、
前記第１導電型炭化珪素層の内部に選択的に形成された第２導電型領域と、
前記第１導電型炭化珪素層および前記第２導電型領域の表面に形成された第２導電型炭化珪素層と、
前記第２導電型炭化珪素層の内部に選択的に形成され、深さ方向に前記第２導電型炭化珪素層を貫通し前記第１導電型炭化珪素層に接する第１導電型領域と、
前記第２導電型炭化珪素層の内部に形成された第１導電型ソース領域と、
前記第２導電型炭化珪素層の内部に形成され、かつ前記第１導電型ソース領域の第１導電型領域側に対して反対側に配置された第２導電型高濃度領域と、
前記第２導電型高濃度領域および第１導電型ソース領域に電気的に接続されたソース電極と、
前記第１導電型ソース領域から前記第１導電型領域に跨って、第２導電型炭化珪素層の前記第１導電型ソース領域と前記第１導電型領域とに挟まれた部分の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記第１導電型炭化珪素基板の裏面に形成されたドレイン電極と、
を備え、
前記第１導電型領域の不純物濃度は、１．０×１０16ｃｍ-3〜５．０×１０16ｃｍ-3の範囲内にあり、
前記第１導電型領域の幅は、０．８μｍ〜３．０μｍの範囲内にあることを特徴とする半導体装置。
【請求項２】
前記第１導電型領域の不純物濃度は、２．０×１０16ｃｍ-3〜４．０×１０16ｃｍ-3の範囲内にあり、
前記第１導電型領域の幅は、１．０μｍ〜２．０μｍの範囲内にあることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素基板上に形成される半導体装置に関し、特に縦型半導体装置に関する。
【背景技術】
【０００２】
従来、炭化珪素（以下、ＳｉＣとする）基板を用いたスイッチングデバイスとして、縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）が公知である（例えば、下記特許文献１参照）。下記特許文献１の縦型ＭＯＳＦＥＴにおいて、ドリフト領域となるｎ+型ＳｉＣ基板上には、ベース領域となるｐ型ＳｉＣ層が堆積される。ｐ型ＳｉＣ層の内部には、ｎ+型ソース領域と、深さ方向にｐ型ＳｉＣ層を貫通してｎ+型ＳｉＣ基板につながるｎ型領域とが互いに離れて選択的に形成される。ｐ型ＳｉＣ層のｎ+型ソース領域とｎ型領域とに挟まれた部分の表面には、ゲート絶縁膜を介してゲート電極が形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００４／０３６６５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ｐ型ＳｉＣ層の内部に形成されたｎ型領域の不純物濃度や幅が最適化されていない場合、オン抵抗特性と素子耐圧特性とを最適な状態で両立させることが困難である。すなわち、オン抵抗特性と素子耐圧特性との間にはトレードオフの関係があり、低オン抵抗とした場合には低耐圧となり、逆に高耐圧とした場合には高オン抵抗となる。このため、オン抵抗特性と素子耐圧特性とが共に良好な素子特性を得ることができないという問題がある。
【０００５】
また、ｐ型ＳｉＣ層の内部に形成されたｎ型領域の幅が最適化されていない場合、ドレイン電極に高電圧が印加されたときにゲート絶縁膜に大きな電界がかかることにより、ゲート絶縁膜が絶縁破壊したり、ゲート絶縁膜の信頼性が著しく低下する虞がある。特に、ＭＯＳＦＥＴのオフ時にはドレイン電極に高電圧が印加されつづける状態になるため、ゲート絶縁膜に大きな電界がかかりやすく、ゲート絶縁膜に生じる上記問題が起こりやすいという問題がある。
【０００６】
この発明は、上述した従来技術による問題点を解消するため、低オン抵抗化および高耐圧化を図ることができる半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、ゲート絶縁膜の絶縁破壊耐量を向上させ、ゲート絶縁膜の信頼性を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板の表面に形成された、前記第１導電型炭化珪素基板よりも低不純物濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の内部に選択的に形成された第２導電型領域と、前記第１導電型炭化珪素層および前記第２導電型領域の表面に形成された第２導電型炭化珪素層と、前記第２導電型炭化珪素層の内部に選択的に形成され、深さ方向に前記第２導電型炭化珪素層を貫通し前記第１導電型炭化珪素層に接する第１導電型領域と、前記第２導電型炭化珪素層の内部に形成された第１導電型ソース領域と、前記第２導電型炭化珪素層の内部に形成され、かつ前記第１導電型ソース領域の第１導電型領域側に対して反対側に配置された第２導電型高濃度領域と、前記第２導電型高濃度領域および第１導電型ソース領域に電気的に接続されたソース電極と、前記第１導電型ソース領域から前記第１導電型領域に跨って、第２導電型炭化珪素層の前記第１導電型ソース領域と前記第１導電型領域とに挟まれた部分の表面にゲート絶縁膜を介して形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面に形成されたドレイン電極と、を備え、前記第１導電型領域の不純物濃度は、１．０×１０16ｃｍ-3〜５．０×１０16ｃｍ-3の範囲内にあり、前記第１導電型領域の幅は、０．８μｍ〜３．０μｍの範囲内にあることを特徴とする。
【０００８】
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型領域の不純物濃度は、２．０×１０16ｃｍ-3〜４．０×１０16ｃｍ-3の範囲内にあり、前記第１導電型領域の幅は、１．０μｍ〜２．０μｍの範囲内にあることを特徴とする。
【０００９】
上述した発明によれば、第２導電型炭化珪素層に形成された第１導電型領域の濃度と幅とを最適な設計にすることによりオン抵抗と素子耐圧とを両立させることができ、低オン抵抗でありながら高耐圧の素子を得ることができる。また、ドレイン電極に高電圧が印加された際には第１導電型領域上のゲート絶縁膜に大きな電界がかかることがなくなり、ゲート絶縁膜の絶縁破壊耐量を向上させることができる。したがって、ゲート絶縁膜の信頼性が向上する。
【発明の効果】
【００１０】
本発明にかかる半導体装置によれば、低オン抵抗化および高耐圧化を図ることができるという効果を奏する。本発明にかかる半導体装置によれば、ゲート絶縁膜の絶縁破壊耐量を向上させることができ、ゲート絶縁膜の信頼性を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態にかかるＭＯＳＦＥＴの構成を示す断面図である。
【図２】本発明の実施の形態にかかるＭＯＳＦＥＴのオン抵抗特性を示す特性図である。
【図３】本発明の実施の形態にかかるＭＯＳＦＥＴの耐圧特性を示す特性図である。
【図４】本発明の実施の形態にかかるＭＯＳＦＥＴの電界強度を示す特性図である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００１３】
（実施の形態）
図１は、本発明の実施の形態にかかるＭＯＳＦＥＴの構成を示す断面図である。図１に示すように、本発明の実施の形態にかかるＭＯＳＦＥＴにおいて、ｎ+型ＳｉＣ基板（第１導電型の炭化珪素基板）１のおもて面にはｎ型ＳｉＣ層（第１導電型炭化珪素層）２が形成される。ｎ型ＳｉＣ層２の不純物濃度は、ｎ+型ＳｉＣ基板１の不純物濃度よりも低い。ｎ型ＳｉＣ層２の内部には、複数のｐ型領域（第２導電型領域）１０が選択的に形成される。
【００１４】
ｐ型領域１０は、ｎ型ＳｉＣ層２のｎ+型ＳｉＣ基板１側に対して反対側の面に露出する。ｎ型ＳｉＣ層２およびｐ型領域１０の表面にわたってｐ型ＳｉＣ層（第２導電型炭化珪素層）１１が形成される。ｐ型領域１０が形成されていないｎ型ＳｉＣ層２上のｐ型ＳｉＣ層１１に、深さ方向にｐ型ＳｉＣ層１１を貫通しｎ型ＳｉＣ層２に達するｎ型領域（第１導電型領域）１２が形成される。ｎ型ＳｉＣ層２およびｎ型領域１２は、ｎ型ドリフト領域である。ｎ型領域１２の不純物濃度および幅ＬJFETの詳細な条件については後述する。
【００１５】
ｐ型ＳｉＣ層１１の内部には、互いに接するようにｎ+型ソース領域（第１導電型ソース領域）４およびｐ+型コンタクト領域（第２導電型高濃度領域）５が形成される。ｎ+型ソース領域４およびｐ+型コンタクト領域５は、ｐ型ＳｉＣ層１１のｎ型ＳｉＣ層２側に対して反対側の面に露出する。ｎ+型ソース領域４は、ｎ型領域１２と離れて形成される。ｐ+型コンタクト領域５は、ｎ+型ソース領域４のｎ型領域１２側に対して反対側に位置する。ｐ+型コンタクト領域５の不純物濃度は、ｐ型ＳｉＣ層１１の不純物濃度よりも高い。ｐ型ＳｉＣ層１１のｎ+型ソース領域４、ｐ+型コンタクト領域５およびｎ型領域１２を除く部分は、ｐ型領域１０と共にｐ型ベース領域となる。
【００１６】
ｎ+型ソース領域４とｐ+型コンタクト領域５との表面には、ソース電極８が形成される。隣り合うｎ+型ソース領域４の間のｐ型領域１０とｎ型領域１２との表面には、ゲート絶縁膜６を介してゲート電極７が形成される。ゲート電極７は、図示省略する層間絶縁膜によって、ソース電極８と電気的に絶縁される。また、ｎ+型ＳｉＣ基板１の裏面には、ｎ+型ＳｉＣ基板１に接するドレイン電極９が形成される。
【００１７】
次に、本発明の実施の形態にかかるＭＯＳＦＥＴの動作について説明する。ドレイン電極９がソース電極８に対して高電位となるようにドレイン−ソース間に電圧を印加することにより、ｐ型領域１０とｎ型ＳｉＣ層２との間、またはｐ型ＳｉＣ層１１とｎ型領域１２との間のｐｎ接合が逆バイアスされた状態となる。この状態では、空乏層がベース領域（ｐ型領域１０およびｐ型ＳｉＣ層１１）内とドリフト領域（ｎ型ＳｉＣ層２およびｎ型領域１２）内に広がり、伝導キャリアである電子の経路（チャネル）が遮断されているため、ゲート電極７への印加電圧がゲート閾値未満である場合にドレイン電流は流れない。この状態がオフ状態である。
【００１８】
一方、ドレイン電極９をソース電極８に対して高電位となるようにドレイン−ソース間に電圧を印加した状態で、ゲート電極７への印加電圧をゲート閾値以上とした場合、ゲート電極７直下のｐ型領域１０またはｐ型ＳｉＣ層１１表面に自由電子が集まって反転層（電子の経路）が形成される。この反転層を介してｎ+型ソース領域４とｎ型ＳｉＣ層２またはｎ型領域１２とがつながるため、ｎ+型ソース領域４から飛び出した電子が反転層を通ってドレイン領域に移動し、ドレイン電流が流れる。この状態がオン状態である。このように、ゲート電極７への印加電圧によってＭＯＳＦＥＴのスイッチング動作を制御することができる。
【００１９】
次に、ｎ型領域１２の不純物濃度および幅ＬJFETに依存する電気的特性について説明する。図２は、本発明の実施の形態にかかるＭＯＳＦＥＴのオン抵抗特性を示す特性図である。図３は、本発明の実施の形態にかかるＭＯＳＦＥＴの耐圧特性を示す特性図である。図４は、本発明の実施の形態にかかるＭＯＳＦＥＴの電界強度を示す特性図である。図２〜４において、横軸がｎ型領域１２の幅ＬJFETであり、縦軸が各電気的特性であり、グラフ中に示す数値が不純物濃度（単位ｃｍ-3）である。
【００２０】
実施の形態にかかるＭＯＳＦＥＴのオン抵抗特性について、図２，３を参照して説明する。図２は、ｎ型領域１２の不純物濃度および幅ＬJFETとオン抵抗ＲｏｎＡとの依存性を示すシミュレーション結果を示す特性図である。図３は、ｎ型領域１２の不純物濃度および幅ＬJFETと耐圧ＢＶｄｓｓとの依存性を示すシミュレーション結果を示す特性図である。
【００２１】
図２に示す結果より、ｎ型領域１２の幅ＬJFETを広くするほど、オン抵抗ＲｏｎＡを低下させることができることが確認された。かつ、ｎ型領域１２の不純物濃度を高くするほど、オン抵抗ＲｏｎＡを低下させることができることが確認された。したがって、オン抵抗ＲｏｎＡは、ｎ型領域１２の幅ＬJFETが広く、かつｎ型領域１２の不純物濃度が高い場合に良好な特性を示すことが確認された。
【００２２】
一方、図３に示す結果より、ｎ型領域１２の幅ＬJFETを狭くするほど、耐圧ＢＶｄｓｓを高くすることができることが確認された。かつ、ｎ型領域１２の不純物濃度を低くするほど、耐圧ＢＶｄｓｓを高くすることができることが確認された。したがって、耐圧ＢＶｄｓｓは、ｎ型領域１２の幅ＬJFETが狭く、かつｎ型領域１２の不純物濃度が低い場合に良好な特性を示すことが確認された。すなわち、耐圧ＢＶｄｓｓは、ｎ型領域１２の幅ＬJFETおよび不純物濃度に対して、オン抵抗ＲｏｎＡとは逆の特性を示すことが確認された。
【００２３】
このように、オン抵抗特性と耐圧特性とがトレードオフの関係にあるため、これを両立させることが必要である。例えばスイッチングデバイスとして用いるＭＯＳＦＥＴにおいて、通常、オン抵抗ＲｏｎＡは１０ｍΩ・ｃｍ2以下であるのが好ましい。また、耐圧ＢＶｄｓｓは１５００Ｖ以上であるのが好ましい。その理由は、オン動作時の発熱が小さく、破壊耐量が大きくなるからである。したがって、図２，３に示す結果より、ｎ型領域１２の幅ＬJFETが０．８μｍ〜３．０μｍの範囲内となり、かつｎ型領域１２の不純物濃度が１．０×１０16ｃｍ-3〜５．０×１０16ｃｍ-3の範囲内となるようにｎ型領域１２を形成することで、低オン抵抗特性と高耐圧特性とをほぼ両立させることができる。
【００２４】
更には、オン抵抗ＲｏｎＡは、５ｍΩ・ｃｍ2以下であるのがより好ましい。また、耐圧ＢＶｄｓｓは、１５５０Ｖ以上であるのがより好ましい。その理由は、更に、オン動作時の発熱が小さく、破壊耐量が大きくなるからである。したがって、図２，３に示す結果より、ｎ型領域１２の幅ＬJFETが１．０μｍ〜２．０μｍの範囲内となり、かつｎ型領域１２の不純物濃度が２．０×１０16ｃｍ-3〜４．０×１０16ｃｍ-3の範囲内となるようにｎ型領域１２を形成することでより良好な低オン抵抗特性および高耐圧特性を得ることができる。
【００２５】
実施の形態にかかるＭＯＳＦＥＴのゲート絶縁膜６にかかる電界について、図４を参照して説明する。図４には、ｎ型領域１２の不純物濃度および幅ＬJFETと、オフ時にゲート絶縁膜６にかかる電界強度Ｅｏｘとの依存性を示す。図４に示す結果より、ｎ型領域１２の幅ＬJFETが狭く、ｎ型領域１２の不純物濃度が低濃度であるほうがゲート絶縁膜６にかかる電界強度Ｅｏｘが小さくなることが確認された。
【００２６】
したがって、図２〜４に示す結果より、ｎ型領域１２の幅ＬJFETを０．８μｍ〜３．０μｍの範囲内となるように狭くし、かつｎ型領域１２の不純物濃度を１．０×１０16ｃｍ-3〜５．０×１０16ｃｍ-3の範囲内となるように低濃度とすることにより、低オン抵抗特性と高耐圧特性とをほぼ両立させることができ、かつゲート絶縁膜６にかかる電界強度Ｅｏｘを小さくすることができることが確認された。
【００２７】
以上、説明したように、実施の形態によれば、ｎ型ＳｉＣ層のゲート絶縁膜に接する部分（ｎ型領域１２）の幅を０．８μｍ〜３．０μｍの範囲内となるように狭くし、かつ不純物濃度を１．０×１０16ｃｍ-3〜５．０×１０16ｃｍ-3の範囲内となるように低濃度とすることにより、低オン抵抗特性と高耐圧特性とをほぼ両立させることができ、かつゲート酸化膜に大きな電界がかかることがなくなる。このため、ゲート絶縁膜の絶縁破壊耐量を向上させることができ、ゲート絶縁膜の信頼性を向上させることができる。
【００２８】
以上において本発明は、ＭＯＳ構造を有するさまざまな半導体装置に適用することが可能である。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００２９】
以上のように、本発明にかかる半導体装置は、スイッチングデバイスとして用いられる半導体装置に有用である。
【符号の説明】
【００３０】
１  ｎ+型炭化珪素基板
２  ｎ型炭化珪素層
４  ｎ+型ソース領域
５  ｐ+型コンタクト領域
６  ゲート絶縁膜
７  ゲート電極
８  ソース電極
９  ドレイン電極
１０  ｐ型領域
１１  ｐ型炭化珪素層
１２  ｎ型領域
【図１】
2013232561.tif 000003
【図２】
2013232561.tif 000004
【図３】
2013232561.tif 000005
【図４】
2013232561.tif 000006