(57)【要約】【課題】電力変換回路において、ノーマリオン型トランジスタを利用したスイッチング素子への貫通電流を抑制する。【解決手段】ハイサイドトランジスタ２１とローサイドトランジスタ２２の少なくとも一方は、ノーマリオン型トランジスタである。２つのゲート駆動回路１１、１２の少なくとも一方は、正電源から供給される第１電源電圧ＶＤＤと、負電圧源３０から供給され接地電圧ＧＮＤよりも低い第２電源電圧ＶＮＥＧとに応じた駆動電圧ＧＨ、ＧＬを、ノーマリオン型のトランジスタのゲートに出力する。制御回路４０は、第２電源電圧ＶＮＥＧが参照電圧Ｖｒｅｆよりも高い場合、ハイサイドトランジスタ２１に流れるドレイン電流を遮断する。【選択図】図３
2013070530.tif 000002
【特許請求の範囲】
【請求項１】
相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ及びローサイドトランジスタのゲートを相補に駆動する２つの駆動回路と、
制御回路と
を具備し、
前記ハイサイドトランジスタと前記ローサイドトランジスタの少なくとも一方は、ノーマリオン型トランジスタであり、
２つの前記ゲート駆動回路の少なくとも一方は、低電位側の電源電圧として供給される第２電源電圧に応じた駆動電圧を、前記ノーマリオン型のトランジスタのゲートに出力し、
前記第２電源電圧は、接地電圧よりも低く、
前記制御回路は、前記第２電源電圧が目標電圧よりも高い場合、前記ハイサイドトランジスタに流れるドレイン電流を遮断する
ゲート駆動回路。
【請求項２】
請求項１に記載のゲート駆動回路において、
前記制御回路は、前記第２電源電圧が前記目標電圧よりも高い場合、前記ハイサイドトランジスタのゲート電圧を制御し、前記ハイサイドトランジスタのドレイン電流を遮断する
ゲート駆動回路。
【請求項３】
請求項２に記載のゲート駆動回路において、
前記制御回路は、前記第２電源電圧が前記目標電圧よりも低い場合、第１論理レベルの信号を出力し、前記第２電源電圧が前記目標電圧よりも高い場合、第２論理レベルの信号を出力し、
前記第２駆動回路は、前記第２論理レベルの前記信号に応じた駆動電圧を前記ハイサイドトランジスタのゲートに供給し、前記ハイサイドトランジスタにおけるドレイン電流を遮断する
ゲート駆動回路。
【請求項４】
請求項１又は２に記載のゲート駆動回路において、
前記制御回路は、正電源と前記ハイサイドトランジスタとの間の接続を制御する電源制御スイッチと、前記第２電源電圧が前記目標電圧よりも高い場合、前記電源制御スイッチの制御端子の電圧を制御することで、前記ハイサイドトランジスタと前記正電源との接続を切断するスイッチ制御回路を備える
ゲート駆動回路。
【請求項５】
請求項２に記載のゲート駆動回路において、
前記スイッチ制御回路は、前記第２電源電圧が前記目標電圧よりも低い場合、第１論理レベルのスイッチ制御信号を出力し、前記第２電源電圧が前記目標電圧よりも高い場合、第２論理レベルのスイッチ制御信号を出力し、
前記電源制御スイッチは、前記第１論理レベルの前記スイッチ制御信号に応じて前記ハイサイドトランジスタと前記正電源とを電気的に接続し、前記第２論理レベルの前記スイッチ制御信号に応じて前記ハイサイドトランジスタと前記正電源との接続を切断する
ゲート駆動回路。
【請求項６】
請求項４又は５に記載のゲート駆動回路において、
前記電源制御スイッチは、複数のハーフブリッジ回路に接続され、
前記複数のハーフブリッジ回路のそれぞれは、前記ハイサイドトランジスタと前記ローサイドトランジスタを備え、
前記電源制御スイッチは、前記複数のトランジスタ対のそれぞれの前記ハイサイドトランジスタと前記正電源との接続を制御する
ゲート駆動回路。
【請求項７】
請求項１から６のいずれか１項に記載のゲート駆動回路において、
前記ローサイドトランジスタは、ノーマリオン型トランジスタである
ゲート駆動回路。
【請求項８】
請求項４から６のいずれか１項に記載のゲート駆動回路において、
前記ハイサイドトランジスタ及び前記ローサイドトランジスタは、ノーマリオン型トランジスタである
ゲート駆動回路。
【請求項９】
請求項１から８のいずれか１項に記載のゲート駆動回路において、
前記ノーマリオン型トランジスタは、Ｎチャネル型のＧａＮパワートランジスタである
ゲート駆動回路。
【請求項１０】
請求項１から９のいずれか１項に記載のゲート駆動回路において、
前記第２電源電圧を、２つの前記ゲート駆動回路の少なくとも一方に供給する負電圧源を更に具備し、
前記負電圧源は、降圧型チャージポンプである
ゲート駆動回路。
【請求項１１】
請求項１から９のいずれか１項に記載のゲート駆動回路において、
前記第２電源電圧を、２つの前記ゲート駆動回路の少なくとも一方に供給する負電圧源を更に具備し、
前記負電圧源は、降圧型チョッパ回路である
ゲート駆動回路。
【請求項１２】
請求項１０又は１１に記載のゲート駆動回路において、
前記負電圧源は、多層ウェル構造又はディープＮウェル構造によって形成されたダイオードを備える
ゲート駆動回路。
【請求項１３】
請求項１から９のいずれか１項に記載のゲート駆動回路と、
相互に直列接続され、ハーフブリッジ回路を構成するハイサイドトランジスタ及びローサイドトランジスタと
を具備し、
前記ゲート駆動回路は、ＰＷＭ信号に応じて前記ハイサイドトランジスタ及びローサイドトランジスタを駆動する
電力変換回路。
【請求項１４】
請求項１３に記載の電力変換回路が複数設けられ、
前記複数の電力変換回路のそれぞれのハーフブリッジ回路は、モータにおける複数のステータコイルの入力端子に接続される
３相インバータ。
【請求項１５】
相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ及びローサイドトランジスタのゲートを相補に駆動する２つの駆動回路を具備するゲート駆動回路のゲート駆動方法において、
２つの前記駆動回路の少なくとも一方に対する低電位側の電源電圧として供給される、接地電位より低い電源電圧が目標電圧よりも高いか否かを監視するステップと、
前記電源電圧が目標電圧よりも高い場合、前記ハイサイドトランジスタに流れるドレイン電流を遮断するステップと
を具備する
ゲート駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動回路に関し、特に電力変換装置のスイッチング素子として機能するトランジスタのゲートを駆動するゲート駆動回路、これを備える電力変換装置、及びゲート駆動方法に関する。
【背景技術】
【０００２】
従来の電力制御回路では、電力変換を制御するスイッチング素子として、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が用いられている。一方、近年スイッチング速度が高速なことから窒化ガリウム（ＧａＮ）を用いたパワーＭＯＳＦＥＴ（以下、ＧａＮトランジスタと称す）が注目されている。ＧａＮトランジスタは、閾値電圧Ｖｔｈの大きさに応じてノーマリオン型とノーマリオフ型の２種類がある。詳細には、ノーマリオン型トランジスタの閾値電圧Ｖｔｈは０より低く、ゲート電圧とソース電圧が同電位の場合にオン状態となる。ノーマリオフ型トランジスタの閾値電圧Ｖｔｈは０より高く、ゲート電圧とソース電圧が同電位の場合にオフ状態になる。
【０００３】
ＧａＮの場合、ノーマリオン型トランジスタは、ノーマリオフ型トランジスタに比べてスイッチング性能に優れる。例えば、ノーマリオン型トランジスタは、ノーマリオフ型トランジスタよりも少ないゲート容量であるとともにオン抵抗を低くすることができ、高速スイッチング動作を実現できる。ただし、ノーマリオン型トランジスタをオフ状態にするためには、ゲートに接地電位（０Ｖ）よりも低い負電圧を供給する必要がある。このため、ノーマリオン型トランジスタを駆動する場合、チャージポンプなどを用いて負電圧を生成する回路（以下、負電圧源と称す）を用意する必要がある。
【０００４】
ノーマリオン型トランジスタをスイッチング素子として利用した半導体装置の一例が、特開２０１１−１０１２１７に記載されている（特許文献１参照）。特許文献１には、負電圧源に応じてノーマリオン型ＧａＮトランジスタのゲートを駆動するハイサイド駆動部を備える半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１０１２１７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ノーマリオン型トランジスタはスイッチング性能に優れるが、ゲートに供給される負電圧が不安定な場合、オン状態となることがある。
【０００７】
図１は、発明者によって想定された電力変換回路の構成を示す図である。ここで発明者は、ハイサイドトランジスタ及びローサイドトランジスタとしてノーマリオン型のＮ型パワートランジスタを利用することを想定した。図１に示す電力変換回路は、ゲート駆動回路１０１、１０２、ハーフブリッジ回路のスイッチング素子として機能するハイサイドトランジスタ２０１及びローサイドトランジスタ２０２、負電圧源３０１、３０２を具備する。
【０００８】
ゲート駆動回路１０１は、入力信号５０１（ＰＷＭ信号：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）の反転信号を反転した出力信号によりハイサイドトランジスタ２０１のゲートを駆動する。ゲート駆動回路１０１は、例えば第１電源電圧ＶＤＤを高電位側の電源電圧とし、負電圧源３０１から供給される第２電源電圧ＶＮＥＧを低位側の電源電圧として動作するトーテムポール回路を備え、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータが好適である。ゲート駆動回路１０２は、入力信号５０２（ＰＷＭ信号）の反転信号を反転した出力信号によりローサイドトランジスタ２０２のゲートを駆動する。ゲート駆動回路１０２は、例えば第１電源電圧ＶＤＤを高電位側の電源電圧とし、負電圧源から供給される第２電源電圧ＶＮＥＧを低位側の電源電圧として動作するトーテムポール回路を備え、例えばＣＭＯＳインバータが好適である。
【０００９】
ハイサイドトランジスタ２０１のドレインには、図示しない電源から第３電源電圧ＶＨが供給され、ソースは出力端子を介してローサイドトランジスタ２０２のドレインに接続される。ローサイドトランジスタ２０２のソースは接地され、ドレインは出力端子を介してハイサイドトランジスタ２０１のソースに接続される。出力端子は、負荷５００に接続される。
【００１０】
以上のような構成から、ハイサイドトランジスタ２０１及びローサイドトランジスタ２０２は、ゲートに供給される電圧に応じたスイッチング動作により、第３電源電圧ＶＨと接地電圧ＧＮＤに応じた出力を負荷５００に出力する。
【００１１】
図１に示す電力変換回路では、ノーマリオン型のハイサイドトランジスタ２０１を駆動するため、負電圧源３０１からゲート駆動回路１０１に対し接地電位よりも低い負電圧（第２電源電圧ＶＮＥＧ）が供給される。同様にノーマリオン型のローサイドトランジスタ２０２を駆動するため、負電圧源３０２からゲート駆動回路１０２に対し負電圧（第２電源電圧ＶＮＥＧ）が供給される。例えば、第２電源電圧ＶＮＥＧは、負電圧源３０１、３０２において、第１電源電圧ＶＤＤに応じて生成されるため、第１電源電圧ＶＤＤが不安定な期間中、第２電源電圧ＶＮＥＧも不安定な値を示す。例えば、電源を投入した直後や、制御回路の電源を遮断したとき等、第２電源電圧ＶＮＥＧは安定して生成されない。
【００１２】
図２は、図１に示す電力変換回路における電源投入時の第１電源電圧ＶＤＤ、第２電源電圧ＶＮＥＧ、及びスイッチング素子（ハイサイドトランジスタ２０１及びローサイドトランジスタ２０２）に流れる貫通電流Ｉの関係を示すタイミングチャートである。図２を参照して、時刻Ｔ１に電源が投入されてから時刻Ｔ２までの間、第１電源電圧ＶＤＤは不安定な値を示しながら所定の値となるまで上昇する。この間、負電圧源３０１、３０２は、第１電源電圧ＶＤＤが所定のレベルに達していないため動作せず、第２電源電圧ＶＮＥＧは０Ｖを示す。このため、ノーマリオン型のハイサイドトランジスタ２０１、ローサイドトランジスタ２０２はともにオン状態となる。時刻Ｔ１から時刻Ｔ２までの間、ハイサイドトランジスタ２０１に供給される第３電源電圧ＶＨは、第１電源電圧ＶＤＤの上昇に伴い増加するため、第３電源電圧ＶＨによる貫通電流Ｉが、ハイサイドトランジスタ２０１及びローサイドトランジスタ２０２を介して流れ始める。
【００１３】
時刻Ｔ２において、第１電源電圧ＶＤＤが所定の値に安定すると、負電圧源３０１、３０２は動作を開始し、第２電源電圧ＶＮＥＧ（負電圧）は低下し始める。しかし、第２電源電圧ＶＮＥＧが、所定の値に安定する時刻Ｔ３までの間、ノーマリオン型のハイサイドトランジスタ２０１及びローサイドトランジスタ２０２がともにオン状態となる場合がある。この場合、第３電源電圧ＶＨによる貫通電流Ｉが、ハイサイドトランジスタ２０１及びローサイドトランジスタ２０２を介して流れてしまう。
【００１４】
以上のように、図１に示す電力変換回路において、第２電源電圧ＶＮＥＧ（負電圧）が十分に生成されていないタイミングでは、ハイサイドトランジスタ２０１とローサイドトランジスタ２０２の両方がオン状態になってしまい、大きな貫通電流が流れる場合がある。この貫通電流によって、電力変換回路の出力電圧Ｖｏｕｔは不定になるため、負荷５００が破壊される恐れがある。又、Ｎ型パワートランジスタ２０１、２０２も巨大な貫通電流による発熱で破壊する恐れがある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１６】
本発明によるゲート駆動回路は、相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ（２１）及びローサイドトランジスタ（２２）のゲートを相補に駆動する２つの駆動回路（１１、１２）と制御回路（４０）とを具備する。ハイサイドトランジスタ（２１）とローサイドトランジスタ（２２）の少なくとも一方は、ノーマリオン型トランジスタである。２つのゲート駆動回路（１１、１２）の少なくとも一方は、低電位側の電源電圧として供給される第２電源電圧（ＶＮＥＧ）に応じた駆動電圧を、ノーマリオン型のトランジスタのゲートに出力する。ここで第２電源電圧（ＶＮＥＧ）は接地電圧（ＧＮＤ）よりも低い。制御回路（４０）は、第２電源電圧（ＶＮＥＧ）が予め設定された目標電圧よりも高い場合、ハイサイドトランジスタ（２１）に流れるドレイン電流を遮断する。
【００１７】
他の観点において、本発明によるゲート駆動方法は、相互に直列接続されハーフブリッジ回路を構成するハイサイドトランジスタ（２１）及びローサイドトランジスタ（２２）のゲートを相補に駆動する２つの駆動回路を具備するゲート駆動回路（１１、１２）のゲート駆動方法である。本発明によるゲート駆動方法は、２つの駆動回路（１１、１２）の少なくとも一方に対する低電位側の電源電圧として供給される、接地電位（ＧＮＤ）より低い電源電圧（ＶＮＥＧ）が目標電圧よりも高い場合、ハイサイドトランジスタ（２１）に流れるドレイン電流を遮断するステップとを具備する。
【発明の効果】
【００１８】
本発明によれば、電力変換回路において、ノーマリオン型トランジスタを利用したスイッチング素子への貫通電流を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、発明者が想定した電力変換回路の構成を示す図である。
【図２】図２は、図１に示す電力変換回路における電源投入時の電源電圧、負電圧、及びスイッチング素子に流れる貫通電流の関係を示すタイミングチャートである。
【図３】図３は、本発明によるゲート駆動回路の第１の実施の形態における構成を示す図である。
【図４Ａ】図４Ａは、本発明に係る負電圧源の構成の一例を示す図である。
【図４Ｂ】図４Ｂは、本発明に係る負電圧源の構成の一例を示す図である。
【図４Ｃ】図４Ｃは、本発明に係る負電圧源の構成の一例を示す図である。
【図５】図５は、本発明に係る負電圧源に利用されるダイオードの構造の一例を示す図である。
【図６】図６は、本発明に係る負電圧検出回路の構成の一例を示す図である。
【図７】図７は、本発明によるゲート駆動回路の第１の実施の形態における動作を示すタイミングチャートである。
【図８】図８は、第１の実施の形態におけるゲート駆動回路を利用したマルチフェーズスイッチング電源の構成の一例を示す図である。
【図９】図９は、図８に示すマルチフェーズスイッチング電源に搭載されるフェーズＩＣの構成の一例を示す図である。
【図１０】図１０は、第１の実施の形態におけるゲート駆動回路を利用した３相インバータの構成の一例を示す図である。
【図１１】図１１は、図１０に示す３相インバータに搭載されるフェーズＩＣの構成の一例を示す図である。
【図１２】図１２は、本発明によるゲート駆動回路の第２の実施の形態における構成を示す図である。
【図１３】図１３は、本発明によるゲート駆動回路の第２の実施の形態における動作を示すタイミングチャートである。
【図１４】図１４は、第２の実施の形態におけるゲート駆動回路を利用したマルチフェーズスイッチング電源の構成の一例を示す図である。
【図１５】図１５は、図１３に示すマルチフェーズスイッチング電源に搭載されるフェーズＩＣの構成の一例を示す図である。
【図１６】図１６は、第２の実施の形態におけるゲート駆動回路を利用した３相インバータの構成の一例を示す図である。
【図１７】図１７は、第１の実施の形態における電力変換回路を搭載したＳｉＰの構造の一例を示す図である。
【図１８】図１８は、本発明によるゲート駆動回路を適用したインバータの構成の一例を示す図である。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２１】
１．第１の実施の形態
図３から図１１を参照して、第１の実施の形態におけるゲート駆動回路１を説明する。第１の実施の形態におけるゲート駆動回路１は、ノーマリオン型のローサイドトランジスタを駆動するための負電圧に応じて、ハイサイドトランジスタのゲート電圧を制御する。ゲート駆動回路１は、負電圧が所定の電圧に達するまで、ハイサイドトランジスタをオフ状態とすることでハイサイドトランジスタのドレイン電流を遮断する。これにより、負電圧が不安定な期間において、ハーフブリッジ回路を構成するスイッチング素子（ハイサイドトランジスタ及びローサイドトランジスタ）への貫通電流を抑制する。
（構成）
以下、図３から図６を参照して、第１の実施の形態におけるゲート駆動回路１の構成の詳細を説明する。図３は、本発明による電力変換回路の第１の実施の形態における構成を示す図である。図３を参照して、第１の実施の形態における電力変換回路は、ゲート駆動回路１と、ハーフブリッジ回路のスイッチング素子として機能し、負荷５０に接続されるハイサイドトランジスタ２１及びローサイドトランジスタ２２を具備する。第１の実施の形態におけるゲート駆動回路１は、駆動回路１１、１２、負電圧源３０、制御回路４０を具備し、ハイサイドトランジスタ２１及びローサイドトランジスタ２２を駆動する。図３に示す一例では、負電圧（第２電源電圧ＶＮＥＧ）が目標電圧よりも高く、不安定な期間中、ゲート電圧を制御することにより強制的にオフ状態に制御可能であることから、ハイサイドトランジスタ２１としてノーマリオフ型のＮチャネル型ＧａＮトランジスタが好適に利用される。又、スイッチング性能の観点からローサイドトランジスタ２２としてノーマリオン型のＮチャネル型ＧａＮトランジスタが好適に利用される。
【００２２】
ハイサイドトランジスタ２１のドレインには、図示しない電源から第３電源電圧ＶＨが供給され、ソースは出力ノード５３を介してローサイドトランジスタ２２のドレインに接続される。ローサイドトランジスタ２２のソースは接地され、ドレインは出力ノード５３を介してハイサイドトランジスタ２１のソースに接続される。出力ノード５３は、負荷５０に接続される。
【００２３】
駆動回路１１は、制御回路４０から入力ノード４２０に出力された信号に応じて、ハイサイドトランジスタ２１のゲートを駆動する。駆動回路１１の入力ノードは制御回路４０に接続され、出力ノード１１０は、ハイサイドトランジスタ２１のゲートに接続される。駆動回路１１は、図示しない電源から供給される第１電源電圧ＶＤＤを高位側の電源電圧とし、接地電圧を低位側の電源電圧として動作するトーテムポール回路を備える。図３に示す一例では、駆動回路１１はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータであり、入力される信号の反転信号を、ゲート駆動信号ＧＨとしてハイサイドトランジスタ２１のゲートに出力する。駆動回路１２は、制御回路４０から入力ノード４２０に出力された信号に応じて、ローサイドトランジスタ２２のゲートを駆動する。駆動回路１１の入力ノードは、制御回路４０に接続され、出力ノード１２０は、ローサイドトランジスタ２２のゲートに接続される。駆動回路１２は、例えば第１電源電圧ＶＤＤを高電位側の電源電圧とし、負電圧源３０から供給される第２電源電圧ＶＮＥＧを低位側の電源電圧として動作するトーテムポール回路を備える。図３に示す一例では、駆動回路１２はＣＭＯＳインバータであり、入力される信号の反転信号を、ゲート駆動信号ＧＬとしてローサイドトランジスタ２２のゲートに出力する。尚、駆動回路１２に供給される高電位側の電源電圧は第１電源電圧ＶＤＤに限らず、ノーマリオン型トランジスタをオン状態とできる電圧であれば任意に設定できる。
【００２４】
負電圧源３０は、接地電圧ＧＮＤよりも低い負電圧（第２電源電圧ＶＮＥＧ）を生成する。図４Ａ〜図４Ｄのそれぞれは、負電圧源３０の構成の一例を示す図である。負電圧源３０は、例えば、図４Ａに示す降圧型チャージポンプによって構成される。図４Ａに示す負電圧源には、クロックパルス信号φ１が入力される。図４Ａを参照して、ハイレベルのクロックパルス信号φ１により、容量Ｃｉｎ及びダイオードＤ１０を介してＧＮＤに電流が流れ、容量Ｃｉｎに電荷がチャージされる。続くローレベルのクロックパルス信号φ１により、ＧＮＤから容量Ｃｏｕｔ、ダイオードＤ２０、容量Ｃｉｎを介して入力側に電流が流れ、容量Ｃｉｎにチャージされた電荷が容量Ｃｉｎにチャージされる。これにより、容量ＣｏｕｔとダイオードＤ２０との接続ノード（出力ノード３１０）の電圧が接地電圧ＧＮＤよりも低い負電圧（第２電源電圧ＶＮＥＧ）となる。
【００２５】
負電圧源３０は、図４Ｂに示すディクソン型チャージポンプによっても実現できる。図４Ｂに示す負電圧源３０には、相互に相補のクロックパルス信号φ１０、φ２０が入力される。クロックパルス信号φ１０がローレベル、クロックパルス信号φ２０がハイレベルの期間、ダイオードＤ２、Ｄ４が導通状態となり、ダイオードＤ１、Ｄ３が遮断状態となる（１）。これにより容量Ｃ１、Ｃ３に電荷がチャージされる。クロックパルス信号φ１０がハイレベル、クロックパルスφ２０がローレベルの期間、ダイオードＤ１、Ｄ３が導通状態となり、ダイオードＤ２、Ｄ４が遮断状態となる（２）。これにより、容量Ｃ２、Ｃ４に電荷がチャージされる。この際、容量Ｃ１、Ｃ３にチャージされた電荷が容量Ｃ２、Ｃ４にチャージされる。上記（１）、（２）を繰り返すことにより、容量Ｃｏｕｔには、容量Ｃ４にチャージされた電荷がチャージされ、容量ＣｏｕｔとダイオードＤ５との接続ノード（出力ノード３１０）の電圧が、接地電圧ＧＮＤよりも低い負電圧（第２電源電圧ＶＮＥＧ）となる。
【００２６】
負電圧源３０は、図４Ｃに示す降圧型チョッパ回路によっても実現できる。図４Ｃを参照して、負電圧源３０に入力されるクロックパルス信号φ２に応じてスイッチＳ１がオンすると、第１電源（第１電源電圧ＶＤＤ）からチョークコイルＬを介して接地端子（ＧＮＤ）側へ電流が流れ、チョークコイルＬにエネルギーが蓄えられる。続いてクロックパルス信号φ２に応じてスイッチＳ１がオフ状態となると、チョークコイルＬに蓄えられたエネルギーにより出力ノード３１０から接地端子（ＧＮＤ）側に電流が流れ、出力ノード３１０は接地電圧ＧＮＤよりも低い負電圧（第２電源電圧ＶＮＥＧ）に降圧する。
【００２７】
図５は、本発明に係る負電圧源３０に利用されるダイオードの構造の一例を示す図である。上述のように負電圧（第２電源電圧ＶＮＥＧ）を生成するためには、ダイオードが重要な構成部品となる。ダイオードを集積回路上で実現することが求められる。しかし、通常の基板では、Ｐ−ｓｕｂ基板がＧＮＤに接続されているため、接地電圧ＧＮＤよりも低い電位のＮ−ｗｅｌｌまたはＮ＋拡散層をＰ−ｓｕｂ基板上に作ることができない。例えば、順方向のＰＮ接合により、接地電圧ＧＮＤよりも低い電位のＮ−ｗｅｌｌ又はＮ＋拡散層には接地電圧ＧＮＤが供給される。このため、本発明では、ダブルウェル、トリプルウェル、ディープＮウェル、ＳＯＩ基板の何れかを使用可能なプロセスを利用することで、負電圧源３０で用いられるダイオードを集積回路上で実現することが好ましい。
【００２８】
例えば、図５に示すように、トリプルウェル構造により、第１電源電圧ＶＤＤが供給されたＮ−ｗｅｌｌ  Ｎ１によって逆バイアスされた寄生ダイオードＤ４０が形成されることで、Ｎ＋拡散層Ｎ２及びＰ−ｗｅｌｌ  Ｐ２によって形成されるダイオードＤ５０と接地電圧ＧＮＤが供給されるＰ−ｓｕｂ  Ｐ１との間が絶縁される。詳細には、ＧＮＤに接続されたＰ−ｓｕｂ  Ｐ１上にＮ−ｗｅｌｌＮ１、Ｎ−ｗｅｌｌ  Ｎ１上にＰ−ｗｅｌｌ  Ｐ２、Ｐ−ｗｅｌｌ  Ｐ２上にＮ＋拡散層Ｎ２が形成され、Ｎ−ｗｅｌｌ  Ｎ１に第１電源電圧ＶＤＤが供給され、Ｐ−ｗｅｌｌ  Ｐ２にアノード端子、Ｎ＋拡散層Ｎ２にカソード端子が接続される。このような構成により、Ｎ−ｗｅｌｌ  Ｎ１とＰ−ｗｅｌｌ  Ｐ２との間に逆バイアスされた寄生ダイオードＤ４０が形成され、Ｎ＋拡散層Ｎ２及びＰ−ｗｅｌｌ  Ｐ２によって形成されるダイオードＤ５０と接地電圧ＧＮＤが供給されるＰ−ｓｕｂ  Ｐ１との間が絶縁される。このような構造により、負電圧源に利用可能なダイオードＤ５０を形成することが可能となる。
【００２９】
ウェルの層数が図５に示す一例と同じ又は多い場合や、Ｎ−基板にダブルウェルが形成されたプロセスを用いる場合、すなわち多層ウェル構造を利用することで、Ｎ−ｗｅｌｌとＰ＋拡散層の間で負電圧源３０に利用するダイオードを構成することも可能である。又、トランジスタのボディを基板から絶縁できるＳＯＩ基板を利用することで、トランジスタのボディとなるＰ−ｓｕｂ、Ｎ−ｓｕｂと、Ｎ＋拡散層、Ｐ＋拡散層の組み合わせによって負電圧源３０に利用するダイオードを形成することが可能となる。尚、通常プロセスによるＰＮ接合ダイオードや、ショットキーダイオード等を負電圧源３０に利用しても構わない。
【００３０】
負電圧源３０は、図４Ａ〜図４Ｃの様に構成できるが、安定的な第２電源電圧ＶＮＥＧが供給できれば、その構成はこれに限らない。
【００３１】
制御回路４０は、負電圧検出回路４１、選択演算回路４２、４３を具備する。負電圧検出回路４１は、負電圧源３０とローサイドトランジスタ２２との接続ノード（出力ノード３１０）に接続される。負電圧検出回路４１は、出力ノード３１０から供給される第２電源電圧ＶＮＥＧが所望の値となっているかを監視し、監視結果に応じた信号レベル（論理値）の駆動制御信号ＲＤＹを、出力ノード４１０を介して選択演算回路４２、４３に出力する。詳細には、負電圧検出回路４１は、第２電源電圧ＶＮＥＧが予め設定された目標電圧よりも高いか否かを監視し、第２電源電圧ＶＮＥＧが目標電圧より高い場合、ローレベル“０”の駆動制御信号ＲＤＹを出力し、第２電源電圧ＶＮＥＧが目標電圧よりも低い場合、ハイレベル“１”の駆動制御信号ＲＤＹを出力する。
【００３２】
図６は、本発明に係る負電圧検出回路４１の構成の一例を示す図である。図６に示す負電圧検出回路４１は、抵抗４１１、４１２、Ｐ型ＭＯＳトランジスタ４１３、４１４、コンパレータ４１５を具備する。抵抗４１１の一端には第１電源電圧ＶＤＤが供給され、他端はＰ型ＭＯＳトランジスタ４１３のドレイン及びコンパレータ４１５の反転入力端子に接続される。抵抗４１２の一端には第１電源電圧ＶＤＤが供給され、他端はＰ型ＭＯＳトランジスタ４１４のドレイン及びコンパレータ４１５の非反転入力端子に接続される。Ｐ型ＭＯＳトランジスタ４１３のゲートは接地され、ソースは負電圧源３０の出力ノード３１０に接続される。Ｐ型ＭＯＳトランジスタ４１４のゲートは参照電圧生成回路４４０の出力ノード３２０に接続され、ソースは接地される。参照電圧生成回路４４０は参照電圧Ｖｒｅｆを出力ノード３２０に出力する。ここで参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”は接地電圧ＧＮＤより低く、第２電源電圧ＶＮＥＧに対して規定された所望の値（ここでは目標電圧）に設定される。
【００３３】
図６に示す負電圧検出回路４１では、接地電圧ＧＮＤから第２電源電圧ＶＮＥＧを減じた値が、参照電圧Ｖｒｅｆから接地電圧ＧＮＤを減じた値よりも大きいとき、すなわち、第２電源電圧ＶＮＥＧが参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”よりも低くなると、抵抗４１１を流れる電流Ｉ１が抵抗４１２を流れる電流Ｉ２よりも大きくなる。この場合、反転入力端子の電圧Ｖ１が非反転入力端子の電圧Ｖ２よりも小さくなるため、コンパレータ４１５は出力ノード４１０にハイレベル“１”の駆動制御信号ＲＤＹを出力する。一方、接地電圧ＧＮＤから第２電源電圧ＶＮＥＧを減じた値が、参照電圧Ｖｒｅｆから接地電圧ＧＮＤを減じた値よりも小さいとき、すなわち、第２電源電圧ＶＮＥＧが参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”よりも高い場合、電流Ｉ１が電流Ｉ２よりも小さくなる。この場合、反転入力端子の電圧Ｖ１が非反転入力端子の電圧Ｖ２よりも大きくなるため、コンパレータ４１５は出力ノード４１０にローレベル“０”の駆動制御信号ＲＤＹを出力する。
【００３４】
負電圧検出回路４１は、図６の様に第２電源電圧ＶＮＥＧと参照電圧Ｖｒｅｆとを比較する比較回路によって構成できるが、第２電源電圧ＶＮＥＧが所定のレベル（目標電圧）に達したか否かを検出しその検出結果を駆動制御信号ＲＤＹとして出力できれば、その構成はこれに限らない。例えば、トランジスタの閾値電圧Ｖｔｈやダイオードの順電圧ＶＦを目標電圧として第２電源電圧ＶＮＥＧの値を監視してもよい。又、上述の例では、参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”を目標電圧としたがこれに限らない。例えば、第２電源電圧ＶＮＥＧに基づいて生成された電圧（例えば分圧抵抗による分圧電圧）と参照電圧Ｖｒｅｆとを比較した結果に応じて、第２電源電圧ＶＮＥＧが目標電圧以下となったか否かを検出する方法を負電圧検出回路４１に採用しても構わない。
【００３５】
選択演算回路４２は、入力ノード５１から入力されるＰＷＭ信号（入力信号ＧＨＩＮ）と、負電圧検出回路４１から入力される駆動制御信号ＲＤＹとの論理演算結果を、駆動回路１１の入力ノード４２０に出力する。ここでは、選択演算回路４２はＮＡＮＤゲートが好適に利用され、入力信号ＧＨＩＮと駆動制御信号ＲＤＹ（のそれぞれが示す論理値）の否定論理積を入力ノード４２０に出力する。すなわち、選択演算回路４２は、駆動制御信号ＲＤＹがローレベルレベル“０”のとき、入力信号ＧＨＩＮがいかなる値であってもハイレベル“１”の演算結果を入力ノード４２０（駆動回路１１）に出力する。一方、選択演算回路４２は、駆動制御信号ＲＤＹがハイレベルレベル“１”のとき、入力信号ＧＨＩＮが示す論理レベルに対応する論理レベルの演算結果を入力ノード４２０（駆動回路１１）に出力する。ここでは入力信号ＧＨＩＮがハイレベル“１”のときローレベル“０”の演算結果が出力され、入力信号ＧＨＩＮがローレベル“０”のときハイレベル“１”の演算結果が出力される。同様に選択演算回路４２は、入力ノード５２から入力されるＰＷＭ信号（入力信号ＧＬＩＮ）と、負電圧検出回路４１から入力される駆動制御信号ＲＤＹとの論理演算結果を、駆動回路１２の入力ノード４３０に出力する。ここでは、選択演算回路４２はＮＡＮＤゲートが好適に利用され、入力信号ＧＬＩＮと駆動制御信号ＲＤＹ（のそれぞれが示す論理値）の否定論理積を入力ノード４３０に出力する。すなわち、選択演算回路４２は、駆動制御信号ＲＤＹがローレベルレベル“０”のとき、入力信号ＧＬＩＮがいかなる値であってもハイレベル“１”の演算結果を入力ノード４３０（駆動回路１２）に出力する。一方、選択演算回路４２は、駆動制御信号ＲＤＹがハイレベルレベル“１”のとき、入力信号ＧＬＩＮが示す論理レベルに対応する論理レベルの演算結果を入力ノード４３０（駆動回路１２）に出力する。ここでは入力信号ＧＬＩＮがハイレベル“１”のときローレベル“０”の演算結果が出力され、入力信号ＧＬＩＮがローレベル“０”のときハイレベル“１”の演算結果が出力される。
【００３６】
以上のような構成により、第１の実施の形態における制御回路４０は、目標電圧よりも第２電源電圧ＶＮＥＧが高い場合、入力信号ＧＨＩＮ、ＧＬＩＮに関わらずハイレベル“１”の出力信号を駆動回路１１、１２に出力し、目標電圧よりも第２電源電圧ＶＮＥＧが低い場合、入力信号ＧＨＩＮ、ＧＬＩＮに応じた論理レベルの出力信号を駆動回路１１、１２に出力する。尚、入力ノード５１、５２に入力される入力信号ＧＨＩＮと入力信号ＧＬＩＮは互いに相補な信号であることが一般的に多い。
【００３７】
駆動回路１１は入力される信号を反転してハイサイドトランジスタ２１に出力する。例えば、目標電圧よりも第２電源電圧ＶＮＥＧが高い場合、制御回路４０から入力されるハイレベルの信号を反転したローレベルのゲート駆動信号ＧＨをハイサイドトランジスタ２１に出力する。ハイサイドトランジスタ２１は、Ｎチャネル型のノーマリオフ型トランジスタであるため、駆動回路１１から出力されるローレベルのゲート駆動信号ＧＨによって強制的にオフ状態となる。本実施の形態では、駆動回路１２に供給される第２電源電圧ＶＮＥＧが所定の値（目標電圧）に達するまでの間、ノーマリオフ型のハイサイドトランジスタ２１を強制的にオフ状態としている。これにより、第３電源電圧ＶＨに起因する貫通電流の発生を防止することができる。
【００３８】
（動作）
次に図３及び図７を参照して、第１の実施の形態におけるゲート駆動回路１の動作を説明する。図７は、本発明によるゲート駆動回路の第１の実施の形態における動作を示すタイミングチャートである。
【００３９】
図７を参照して、時刻Ｔ１に電力変換回路を含む半導体装置全体の電源（システム電源）が投入されてから時刻Ｔ２までの間、第１電源電圧ＶＤＤは不安定な値を示しながら所定の値となるまで上昇する。この間、負電圧源３０は、第１電源電圧ＶＤＤが所定のレベルに達していないため動作せず、第２電源電圧ＶＮＥＧは０Ｖを示す。負電圧検出回路４１は、第２電源電圧ＶＮＥＧが参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”よりも高い０Ｖであるため、ローレベル“０”の駆動制御信号ＲＤＹを出力ノード４１０に出力する。これにより、駆動回路１１は、入力信号ＧＨＩＮ、ＧＬＩＮの値に関わらずローレベル“０”のゲート駆動信号ＧＨを出力ノード１１０（ハイサイドトランジスタ２１のゲート）に供給し、ハイサイドトランジスタ２１を強制的にオフ状態とする。
【００４０】
時刻Ｔ２において、第１電源電圧ＶＤＤが所定の値に安定すると、負電圧源３０は動作を開始し、第２電源電圧ＶＮＥＧ（負電圧）は低下し始める。時刻Ｔ２から、第２電源電圧ＶＮＥＧが参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”よりも低くなる時刻Ｔ３までの間、負電圧検出回路４１は、ローレベル“０”の駆動制御信号ＲＤＹを出力ノード４１０に出力する。これにより、駆動回路１１は、入力信号ＧＨＩＮの値に関わらず、出力ノード１１０（ハイサイドトランジスタ２１のゲート）にローレベル“０”のゲート駆動信号ＧＨを供給し、ハイサイドトランジスタ２１を強制的にオフ状態とする。一方、時刻Ｔ２から時刻Ｔ３の期間中、第２電源電圧ＶＮＥＧは参照電圧に−１を乗じた値“−Ｖｒｅｆ”より高く不安定な値を示すため、駆動回路１２から、出力ノード１２０（ローサイドトランジスタ２２のゲート）に供給されるゲート駆動信号ＧＬは不安定な値を示す。このため、ローサイドトランジスタ２２のオン／オフの状態は不定となる場合がある。
【００４１】
本実施の形態におけるゲート駆動回路１では、システム電源（第１電源電圧ＶＤＤ）が投入される時刻Ｔ１から、第２電源電圧ＶＮＥＧが参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”を下回る時刻Ｔ３までの期間、制御回路４０によってノーマリオフ型のハイサイドトランジスタ２１を強制的にオフ状態としている。この結果、第３電源電圧ＶＨを供給する電源と出力ノード５３（負荷５０）との電気的接続が遮断され、第３電源電圧ＶＨに起因したハーフブリッジ回路におけるスイッチング素子（ハイサイドトランジスタ２１、ローサイドトランジスタ２２）への貫通電流が阻止される。
【００４２】
時刻Ｔ３以降、第２電源電圧ＶＮＥＧが参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”より低くなるため、負電圧検出回路４１は、ハイレベル“１”の駆動制御信号ＲＤＹを出力する。これにより、駆動回路１１、１２は、入力信号ＧＨＩＮ、ＧＬＩＮの信号レベルに応じた信号レベルのゲート駆動信号ＧＨ、ＧＬを出力する通常動作モードに移行する。
【００４３】
第１の実施の形態では、ローサイドトランジスタ２２としてスイッチング性能が良好なノーマリオン型のＧａＮトランジスタを用いている。このため、ローサイドトランジスタ２２のゲート駆動する駆動回路１２には、システム電源投入時等にその値が不安定となる第２電源電圧ＶＮＥＧ（負電圧）が供給される。第２電源電圧ＶＮＥＧが不安定である場合、特に、第２電源電圧ＶＮＥＧが規定の電圧（目標電圧以下）まで低下していない場合、ローサイドトランジスタ２２はオフ状態とならない。本実施の形態におけるゲート駆動回路は、第２電源電圧ＶＮＥＧが規定の電圧（目標電圧、ここでは“−Ｖｒｅｆ”）に達するまでハイサイドトランジスタ２１を強制的にオフ状態とする。このため、第２電源電圧ＶＮＥＧが不安定な期間においても第３電源電圧ＶＨに起因したスイッチング素子（ハイサイドトランジスタ２１、ローサイドトランジスタ２２）への貫通電流を防止することができる。又、第２電源電圧ＶＮＥＧが規定の電圧（目標電圧、ここでは“−Ｖｒｅｆ”）に達した場合、ゲート駆動回路１は、入力信号ＧＨＩＮ、ＧＬＩＮに応じて、ハイサイドトランジスタ２１及びローサイドトランジスタ２２のスイッチング動作を制御することが可能となる。この際、ゲート駆動回路は、ゲート駆動信号ＧＨ、ＧＬがハイレベルになることを許可する。
【００４４】
（ゲート駆動回路の適用例）
図８は、第１の実施の形態におけるゲート駆動回路１を利用したマルチフェーズスイッチング電源の構成の一例を示す図である。図８に示すマルチフェーズスイッチング電源は、並列接続された複数のスイッチング電源６０と、複数のハーフブリッジ６０のそれぞれに搭載されたフェーズＩＣ２３を制御する制御ＩＣ７０を具備する。複数のハーフブリッジ６０のそれぞれは、負荷５０とともにハーフブリッジ回路を構成するスイッチング素子として機能するハイサイドトランジスタ２１及びローサイドトランジスタ２２と、そのスイッチング動作を制御するフェーズＩＣ２３を備える。複数のハーフブリッジ６０のそれぞれのハイサイドトランジスタ２１及びローサイドトランジスタ２２は、第３電源（第３電源電圧ＶＨ）とＧＮＤ（接地電圧ＧＮＤ）との間に設けられ、それぞれの出力ノード５３は共通接続される。
【００４５】
フェーズＩＣ２３は、出力ノード１１０を介してハイサイドトランジスタ２１のゲートに接続され、出力ノード１２０を介してローサイドトランジスタ２２のゲートに接続される。又、フェーズＩＣ２３は入力ノード２３０、２３１を介して制御ＩＣ７０に接続される。図９は、図８に示すマルチフェーズスイッチング電源に搭載されるフェーズＩＣ２３の構成の一例を示す図である。
【００４６】
図９を参照して、フェーズＩＣ２３は、図３に示すゲート駆動回路１、デッドタイム回路３１、３２を備える。制御ＩＣ７０は、入力ノード２３０を介してゲート駆動回路１にＰＷＭ信号を出力する。この際、ＰＷＭ信号は、デッドタイム回路３１、３２を介して入力ノード５１、５２に入力される。これにより、入力ノード５１、５２に入力される入力信号ＧＨＩＮ、ＧＬＩＮは、デッドタイムを含むＰＷＭ信号となる。又、デッドタイム回路３２に入力されるＰＷＭ信号は反転されるため、入力ノード５１、５２に入力される入力信号ＧＨＩＮ、ＧＬＩＮは相互に相補な関係となる。
【００４７】
ゲート駆動回路１は、入力信号ＧＨＩＮ、ＧＬＩＮに応じたゲート駆動信号ＧＨ、ＧＬを出力することで、ハーフブリッジ回路のスイッチング素子であるハイサイドトランジスタ２１及びローサイドトランジスタ２２のスイッチング動作を制御する。ここで、負電圧源３０から供給される第２電源電圧ＶＮＥＧが目標電圧（ここでは参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”）よりも高い場合、ゲート駆動回路１は、ハイサイドトランジスタ２１をオフ状態とするゲート駆動信号ＧＨを出力する。これにより、複数のハーフブリッジ６０のそれぞれにおいて、第２電源電圧ＶＮＥＧが目標電圧より高いときに発生する貫通電流を防止することができる。
【００４８】
制御ＩＣ７０は、入力ノード２３１を介してフェーズＩＣ２３に異常検出信号を出力する。異常検出信号は、例えば選択演算回路４２に入力され、駆動回路１１（ハイサイドトランジスタ２１）の動作を制御する。詳細には、制御ＩＣ７０は、スイッチング電源の出力ノード５３の電圧を監視し、異常を検出するとローレベル“０”の異常検出信号をフェーズＩＣ２３（入力ノード２３１）に出力する。選択演算回路４２は、ローレベル“０”の異常検出信号に応じてハイレベル“１”の出力信号を駆動回路１１に出力する。これにより、駆動回路１１は、ローレベル“０”のゲート駆動信号ＧＨを出力し、ハイサイドトランジスタ２１をオフ状態とする。すなわち、スイッチング電源の出力異常（例えば出力信号Ｖｏｕｔが所定の値を超える）に応じて、フェーズＩＣ２３は、ハイサイドトランジスタ２１をオフ状態とし、スイッチング電源の動作を停止する。
【００４９】
尚、図８に示すマルチフェーズスイッチング電源では、ハーフブリッジ６０毎（フェーズＩＣ２３毎）に負電圧源３０が搭載されているが、これに限らず、複数のハーフブリッジ６０に共通の負電圧源が設けられても良い。この場合、目標電圧に至らない第２電源電圧ＶＮＥＧの検出は、複数のフェーズＩＣ２３のそれぞれに搭載された負電圧検出回路４１によって行われても良いし、複数のフェーズＩＣ２３に共通の負電圧検出回路（図示なし）によって行われても良い。
【００５０】
図８のように、図３に示すゲート駆動回路１をマルチフェーズスイッチング電源に利用することで、第２電源電圧ＶＮＥＧが不安定な期間に複数のハーフブリッジのいずれかにおいて発生する貫通電流を防止することができる。
【００５１】
図１０は、第１の実施の形態におけるゲート駆動回路１を利用した３相インバータの構成の一例を示す図である。図１０に示す三相インバータは、並列接続された複数のハーフブリッジ６１−１〜６１−３と、複数のハーフブリッジ６１−１〜６１−３のそれぞれに搭載されたフェーズＩＣ２４を制御する制御ＩＣ８０を具備する。複数のハーフブリッジ６１−１〜６１−３のそれぞれは、負荷５０とともにハーフブリッジ回路のスイッチング素子として機能するハイサイドトランジスタ２１及びローサイドトランジスタ２２と、そのスイッチング動作を制御するフェーズＩＣ２４を備える。複数のハーフブリッジ６１−１〜６１−３のそれぞれのハイサイドトランジスタ２１及びローサイドトランジスタ２２は、第３電源（第３電源電圧ＶＨ）とＧＮＤ（接地電圧ＧＮＤ）との間に設けられる。ハーフブリッジ６１−１〜６１−３の出力ノード５３−１〜５３−３は、図示しない３相モータ（負荷５０に相当）のｕ端子、ｖ端子、ｗ端子に接続される。図１０に示す一例では、ハーフブリッジ６１−１の出力ノード５３−１はｕ端子に接続され、ハーフブリッジ６１−２の出力ノード５３−２はｖ端子に接続され、ハーフブリッジ６１−３の出力ノード５３−３はｗ端子に接続される。
【００５２】
フェーズＩＣ２４は、出力ノード１１０を介してハイサイドトランジスタ２１のゲートに接続され、出力ノード１２０を介してローサイドトランジスタ２２のゲートに接続される。又、フェーズＩＣ２４は入力ノード２３０を介して制御ＩＣ８０に接続される。図１１は、図１０に示す３相インバータに搭載されるフェーズＩＣ２４の構成の一例を示す図である。
【００５３】
図１１を参照して、フェーズＩＣ２４は、図３に示すゲート駆動回路１を備える。制御ＩＣ８０は、入力ノード２３０を介してゲート駆動回路１にＰＷＭ信号を出力する。この際、ＰＷＭ信号は、デッドタイム回路３１、３２を介して入力ノード５１、５２に入力される。これにより、入力ノード５１、５２に入力される入力信号ＧＨＩＮ、ＧＬＩＮは、デッドタイムを含むＰＷＭ信号となる。又、デッドタイム回路３２に入力されるＰＷＭ信号は反転されるため、入力ノード５１、５２に入力される入力信号ＧＨＩＮ、ＧＬＩＮは相互に相補な関係となる。尚、制御ＩＣ８０は、周辺機器やコンソールに接続されるマイコンに例示され、駆動系の第１電源電圧ＶＤＤより低い電源電圧を高位側の電源とし、接地電圧ＧＮＤと異なる電源電圧を低位側の電源として動作する。この場合、ＰＷＭ信号はレベルシフタ（図示なし）を介してフェーズＩＣに入力される。
【００５４】
ゲート駆動回路１は、入力信号ＧＨＩＮ、ＧＬＩＮに応じたゲート駆動信号ＧＨ、ＧＬを出力することで、ハーフブリッジ回路のスイッチング素子であるハイサイドトランジスタ２１及びローサイドトランジスタ２２のスイッチング動作を制御する。ここで、負電圧源３０から供給される第２電源電圧ＶＮＥＧが目標電圧（ここでは参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”）よりも高い場合、ゲート駆動回路１は、ハイサイドトランジスタ２１をオフ状態とするゲート駆動信号ＧＨを出力する。これにより、複数のハーフブリッジ６１−１〜６１−３のいずれかにおいて、第２電源電圧ＶＮＥＧが目標電圧より高い値となるときに発生する貫通電流や、これによるモータの破壊を防止することができる。
【００５５】
尚、図１０に示す３相インバータでは、ハーフブリッジ６１毎（フェーズＩＣ２４毎）に負電圧源３０が搭載されているが、これに限らず、複数のハーフブリッジ６１−１、６１−２、６１−３に共通の負電圧源が設けられても良い。この場合、目標電圧に至らない第２電源電圧ＶＮＥＧの検出は、複数のフェーズＩＣ２４のそれぞれに搭載された負電圧検出回路４１によって行われても良いし、複数のフェーズＩＣ２４に共通の負電圧検出回路（図示なし）によって行われても良い。
【００５６】
又、ハイサイドトランジスタ２１を駆動する駆動回路１１は、低位側電源電圧として接地電圧ＧＮＤが供給される接地端子ではなく、出力ノード５３−１〜５３−３のうち、対応する出力ノード５３に接続されても構わない。この場合、出力ノード５３の電圧に所定の電圧を加算した電圧が高位側電源電圧（第１電源電圧ＶＤＤ）として駆動回路１１に供給される。同様に、ローサイドトランジスタ２２を駆動する駆動回路１２には、第１電源電圧ＶＤＤが供給されるのではなく、接地電圧ＧＮＤよりも高い任意の大きさの電圧が高位側電源電圧として供給されても良い。
【００５７】
例えば、電気自動車に利用されるモータに図１０に示す３相インバータを適用する場合、ハイサイドの駆動回路１１の低位側電源として出力ノード５３−１が接続され、高電位側の第１電源電圧ＶＤＤとして“出力ノード５３−１の電圧＋１５Ｖ”が供給される。又、ローサイドの駆動回路１２の高位側電源電圧として“第２電源電圧ＶＮＥＧ＋１５Ｖ”が供給され、低位側電源電圧として第２電源電圧ＶＮＥＧが供給される。更に電気自動車に利用されるモータを駆動するための第３電源電圧ＶＨとして、例えば“接地電圧ＧＮＤ＋６００Ｖ”といった高電圧が供給される。
【００５８】
図１０のように、図３に示すゲート駆動回路１を３相インバータに利用することで、第２電源電圧ＶＮＥＧが目標電圧よりも高く不安定な期間に複数のインバータのいずれかにおいて発生する貫通電流を防止することができる。特に、第３電源電圧ＶＨが高電圧となるモータを駆動する場合、第３電源電圧ＶＨに起因する貫通電流を防止することは、モータの破壊を防止する上で有効である。
【００５９】
本実施の形態では、ハイサイドトランジスタ２１として、ゲート電圧が０Ｖにおいてオフ状態となるノーマリオフ型のパワートランジスタを利用している。この場合、ハイサイドトランジスタ２１のゲートを駆動するとき第２電源電圧ＶＮＥＧ（負電圧）を利用していないため、第２電源電圧ＶＮＥＧが規定の電圧まで低下することを待たずにハイサイドトランジスタ２１をオフ状態とすることができる。このため、本実施の形態におけるゲート駆動回路は、図２のように第１電源電圧ＶＤＤ（例えばシステム制御系電源）と同時的に第３電源電圧ＶＨ（例えばパワー系の電源）が上昇するようなシステムにおいても利用でき、第３電源電圧ＶＨの上昇にともなって発生するスイッチング素子への貫通電流を防止することができる。
【００６０】
又、システム電源断により第１電源電圧ＶＤＤが遮断された場合、ハイサイドトランジスタ２１のゲート電圧はゼロとなる。この場合、ハイサイドトランジスタ２１がノーマリオフ型トランジスタであれば、ハイサイド側がオフ状態になる。このときローサイドトランジスタ２２がオン状態であっても、負荷５０に印加される電圧はゼロになるので、装置の破壊などが引き起こされることはない。
【００６１】
２．第２の実施の形態
第１の実施の形態における電力変換回路では、ハイサイドトランジスタ２１としてノーマリオフ型のトランジスタを用いている。この構成を用いることで、システム電源（第１電源電圧ＶＤＤ）の投入時や遮断時の貫通電流の問題を解決することができるが、ノーマリオン型のトランジスタに比べてスイッチング性能（例えばゲート容量に対するオン抵抗の低さ）は、若干悪化する。
【００６２】
第２の実施の形態における電力変換回路では、スイッチング性能を向上させるため、ハイサイドトランジスタ２１としてノーマリオン型のトランジスタが用いられる。
（構成）
以下、図１２から図１６を参照して、第２の実施の形態におけるゲート駆動回路１の構成の詳細を説明する。図１２は、本発明による電力変換回路の第２の実施の形態における構成を示す図である。図１２を参照して、第２の実施の形態における電力変換回路は、ゲート駆動回路１と、ハーフブリッジ回路のスイッチング素子として機能し、負荷５０に接続されるハイサイドトランジスタ２１及びローサイドトランジスタ２２を具備する。第２の実施の形態におけるゲート駆動回路１は、駆動回路１１、１２、負電圧源３０−１、３０−２、制御回路４０を具備し、ハイサイドトランジスタ２１及びローサイドトランジスタ２２を駆動する。図１２に示す一例では、スイッチング性能が良好であるノーマリオン型のＮチャネル型ＧａＮトランジスタがハイサイドトランジスタ２１及びローサイドトランジスタ２２として好適に利用される。
【００６３】
ハイサイドトランジスタ２１のドレインには、図示しない電源から第３電源電圧ＶＨが供給され、ソースは出力ノード５３を介してローサイドトランジスタ２２のドレインに接続される。ローサイドトランジスタ２２のソースは接地され、ドレインは出力ノード５３を介してハイサイドトランジスタ２１のソースに接続される。出力ノード５３は、負荷５０に接続される。
【００６４】
第２の実施の形態における駆動回路１１は、入力ノード５１から入力されるＰＷＭ信号（入力信号ＧＨＩＮ）に応じて、ノーマリオン型のハイサイドトランジスタ２１のゲートを駆動する。駆駆動回路１１は、例えば第１電源電圧ＶＤＤを高電位側の電源電圧とし、負電圧源から供給される第２電源電圧ＶＮＥＧを低位側の電源電圧として動作するトーテムポール回路を備える。図１２に示す一例では、駆動回路１１はＣＭＯＳインバータであり、入力信号ＧＨＩＮを反転させた信号を、ゲート駆動信号ＧＨとしてハイサイドトランジスタ２１のゲートに出力する。第２の実施の形態における駆動回路１２は、入力ノード５２から入力されるＰＷＭ信号（入力信号ＧＬＩＮ）に応じて、ノーマリオン型のローサイドトランジスタ２２のゲートを駆動する。駆動回路１２は、例えば第１電源電圧ＶＤＤを高電位側の電源電圧とし、負電圧源３０から供給される第２電源電圧ＶＮＥＧを低位側の電源電圧として動作するトーテムポール回路を備える。図１２に示す一例では、駆動回路１２はＣＭＯＳインバータであり、入力信号ＧＬＩＮを反転させた信号を、ゲート駆動信号ＧＬとしてローサイドトランジスタ２２のゲートに出力する。尚、駆動回路１１、１２に供給される高電位側の電源電圧は第１電源電圧ＶＤＤに限らず、ノーマリオン型トランジスタをオン状態とできる電圧であれば任意に設定できる。
【００６５】
負電圧源３０−１、３０−２は、接地電圧ＧＮＤよりも低い負電圧（第２電源電圧ＶＮＥＧ１、ＶＮＥＧ２）を生成する。負電圧源３０−１、３０−２は、第１の実施の形態と同様な構成であり、例えば図４Ａ〜図４Ｃに示す構成が好適である。
【００６６】
第２の実施の形態における制御回路４０は、負電圧検出回路４１−１、４１−２、選択演算回路４４、スイッチ制御回路４５、電源制御スイッチ４６を具備する。負電圧検出回路４１−１、４１−２は、第１の実施の形態における負電圧検出回路４１と同様な構成により、第２電源電圧ＶＮＥＧ１、ＶＮＥＧ２と、参照電圧Ｖｒｅｆ（図１２に図示なし）との比較結果に応じた信号レベル（論理値）の駆動制御信号ＲＤＹを出力する。
【００６７】
詳細には、負電圧検出回路４１−１は、負電圧源３０−１とローサイドトランジスタ２２との接続ノード（出力ノード３１０−１）に接続される。負電圧検出回路４１−１は、出力ノード３１０−１から供給される第２電源電圧ＶＮＥＧ１と、目標電圧（ここでは参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”（図１２に図示なし））との比較結果に応じた信号レベル（論理値）の駆動制御信号ＲＤＹ１を、出力ノード４１０−１を介して選択演算回路４４に出力する。負電圧検出回路４１−２は、負電圧源３０−２とハイサイドトランジスタ２１との接続ノード（出力ノード３１０−２）に接続される。負電圧検出回路４１−２は、出力ノード３１０−２から供給される第２電源電圧ＶＮＥＧ２と、目標電圧（ここでは参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”（図１２に図示なし））との比較結果に応じた信号レベル（論理値）の駆動制御信号ＲＤＹ２を、出力ノード４１０−２を介して選択演算回路４４に出力する。例えば、負電圧検出回路４１−１、４１−２は、第２電源電圧ＶＮＥＧ１、ＶＮＥＧ２が目標電圧よりも高い場合、ローレベル“０”の駆動制御信号ＲＤＹ１、ＲＤＹ２を選択演算回路４４に出力し、第２電源電圧ＶＮＥＧが目標電圧よりも低い場合、ハイレベル“１”の駆動制御信号ＲＤＹ１、ＲＤＹ２を選択演算回路４４に出力する。第２の実施の形態における負電圧検出回路４１−１、４１−２の構成は、図６に示す負電圧検出回路４１の構成と同様である。
【００６８】
選択演算回路４４は、負電圧検出回路４１−１、４１−２から入力される駆動制御信号ＲＤＹ１、ＲＤＹ２との論理演算結果を、スイッチ制御回路４５に出力する。ここでは、選択演算回路４４はＮＡＮＤゲートが好適に利用され、駆動制御信号ＲＤＹ１と駆動制御信号ＲＤＹ２（のそれぞれが示す論理値）の否定論理積をスイッチ制御回路４５に出力する。すなわち、選択演算回路４４は、駆動制御信号ＲＤＹ１、ＲＤＹ２の少なくとも一方がローレベルレベル“０”のとき、ハイレベル“１”の演算結果をスイッチ制御回路４５に出力する。又、選択演算回路４４は、駆動制御信号ＲＤＹ１、ＲＤＹ２が両者ともハイレベルレベル“１”のとき、ローレベル“０”の演算結果をスイッチ制御回路４５に出力する。
【００６９】
スイッチ制御回路４５は、選択演算回路４４から出力された演算結果に応じて、電源制御スイッチ４６のスイッチング動作（オン又はオフ）を制御する。詳細には、スイッチ制御回路４５は、図示しない電源から供給される第１電源電圧ＶＤＤと接地電圧ＧＮＤに応じて動作するトーテムポール回路を備える。例えば、駆動回路１１はＣＭＯＳインバータであり、入力信号の反転信号をスイッチ制御信号ＳＣとして出力ノード１３０を介して電源制御スイッチ４６のスイッチング制御端子。例えば、選択演算回路４４から出力された演算結果がローレベル“０”の場合、ハイレベル“１”のスイッチ制御信号ＳＣを出力し、選択演算回路４４から出力された演算結果がハイレベル“１”の場合、ローレベル“０”のスイッチ制御信号ＳＣを出力する。
【００７０】
電源制御スイッチ４６は、第３電源電圧ＶＨが供給される電源とハイサイドトランジスタ２１のドレインとの間に設けられる。電源制御スイッチ４６は、出力ノード１３０から供給されるスイッチ制御信号ＳＣに応じて、第３電源電圧ＶＨが供給される電源とハイサイドトランジスタ２１のドレインとの接続／切断を制御する。電源制御スイッチ４６は、電源（第３電源電圧ＶＨ）とハイサイドトランジスタ２１との間の接続／切断が制御できれば、ＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、サイリスタ、あるいは機械的スイッチ（例えばリレースイッチ）等に例示されるスイッチ素子が好適である。又、電源制御スイッチ４６は低抵抗、低コストであれば良くスイッチング速度が高速である必要はないため、例えばＩＧＢＴのような低速スイッチも電源制御スイッチ４６として利用できる。ただし、負電圧に依存せずに電源とハイサイドトランジスタ２１との接続を確実に切断するため、電源制御スイッチ４６は、ノーマリオフ型（エンハンスメント型）のトランジスタが好適に利用される。例えば、電源制御スイッチ４６として、コレクタが電源（第３電源電圧ＶＨ）に接続され、エミッタがハイサイドトランジスタ２１のドレインに接続され、ゲートが出力ノード１３０に接続されたＮチャネル型のＩＧＢＴが設けられる。
【００７１】
スイッチング素子として利用されるハイサイドトランジスタ２１及びローサイドトランジスタ２２は、高速動作が求められることからＮチャネル型トランジスタが好適に用いられる。一方、電源制御スイッチ４６は、第２電源電圧ＶＮＥＧが不安定なときに負荷５０に供給される電力を遮断するためのスイッチ素子であれば良い。すなわち、電源制御スイッチ４６は、ＰＷＭ信号などによる頻繁なスイッチングは行わないため、単純に低抵抗であれば良く、高速スイッチング性能は要求されない。このため、電源制御スイッチ４６がトランジスタによって構成される場合、電源制御スイッチ４６は、電源とハイサイドトランジスタ２１との間の導通を制御できればＰチャネル型トランジスタでも、Ｎチャネル型トランジスタでもどちらでも構わない。
【００７２】
以上のような構成により、第２の実施の形態における制御回路４０では、目標電圧よりも第２電源電圧ＶＮＥＧが高い場合、電源制御スイッチ４６がオフとなり、ハイサイドトランジスタ２１への第３電源電圧ＶＨの供給が遮断され、ハイサイドトランジスタ２１のドレイン電流が遮断される。これにより、第２電源電圧ＶＮＥＧが目標電圧よりも高く不安定な期間において、第３電源電圧ＶＨに起因するハイサイドトランジスタ２１への貫通電流の発生を防止することができる。一方、目標電圧よりも第２電源電圧ＶＮＥＧが低い場合、電源制御スイッチ４６がオン状態となり、ハイサイドトランジスタ２１へ第３電源電圧ＶＨが供給される。第２電源電圧ＶＮＥＧが参照電圧Ｖｒｅｆより低い規定の値で安定すると、ハイサイドトランジスタ２１及びローサイドトランジスタ２２は、入力信号ＧＨＩＮ、ＧＬＩＮに応じた通常のスイッチング動作を行うことが可能となる。
【００７３】
（動作）
次に図１２及び図１３を参照して、第２の実施の形態におけるゲート駆動回路１の動作を説明する。図１３は、本発明によるゲート駆動回路の第２の実施の形態における動作を示すタイミングチャートである。
【００７４】
図１３を参照して、時刻Ｔ１に電力変換回路を含む半導体装置全体の電源（システム電源）が投入されてから時刻Ｔ２までの間、第１電源電圧ＶＤＤは不安定な値を示しながら所定の値となるまで上昇する。この間、負電圧源３０は、第１電源電圧ＶＤＤが所定のレベルに達していないため動作せず、第２電源電圧ＶＮＥＧｘは０Ｖを示す（ｘは、１又は２）。負電圧検出回路４１−ｘは、第２電源電圧ＶＮＥＧｘが参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”よりも高い０Ｖであるため、ローレベル“０”の駆動制御信号ＲＤＹｘを出力ノード４１０−ｘに出力する。これにより、スイッチ制御回路４５はローレベル“０”のスイッチ制御信号ＳＣを出力ノード１３０（電源制御スイッチ４６の制御端子）に供給し、電源制御スイッチ４６を強制的にオフ状態とする。
【００７５】
時刻Ｔ２において、第１電源電圧ＶＤＤが所定の値に安定すると、負電圧源３０は動作を開始し、第２電源電圧ＶＮＥＧｘ（負電圧）は低下し始める。時刻Ｔ２から、第２電源電圧ＶＮＥＧｘが参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”よりも低くなる時刻Ｔ３までの間、負電圧検出回路４１−ｘは、ローレベル“０”の駆動制御信号ＲＤＹｘを出力ノード４１０−ｘに出力する。これにより、スイッチ制御回路４５はローレベル“０”のスイッチ制御信号ＳＣを出力ノード１３０（電源制御スイッチ４６の制御端子）に供給し、電源制御スイッチ４６を強制的にオフ状態とする。
【００７６】
本実施の形態におけるゲート駆動回路１では、システム電源が投入される時刻Ｔ１から、第２電源電圧ＶＮＥＧが参照電圧Ｖｒｅｆを下回る時刻Ｔ３までの期間、制御回路４０におけるノーマリオフ型の電源制御スイッチ４６を強制的にオフ状態としている。この結果、第３電源電圧ＶＨを供給する電源とハイサイドトランジスタ２１との電気的接続が遮断され、第３電源電圧ＶＨに起因したハイサイドトランジスタ２１への貫通電流が阻止される。
【００７７】
時刻Ｔ３以降、第２電源電圧ＶＮＥＧｘが参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”よりも低くなると、負電圧検出回路４１−ｘは、ハイレベル“１”の駆動制御信号ＲＤＹｘを出力する。これにより、スイッチ制御回路４５はハイレベル“１”のスイッチ制御信号ＳＣを出力ノード１３０（電源制御スイッチ４６の制御端子）に供給し、電源制御スイッチ４６をオン状態とする。これにより、ハイサイドトランジスタ２１に第３電源電圧ＶＨが供給され、ハイサイドトランジスタ２１及びローサイドトランジスタ２２は、入力信号ＧＨＩＮ、ＧＬＩＮの信号レベルに応じたスイッチング動作を行う通常動作モードに移行する。
【００７８】
第２の実施の形態では、ノーマリオフ型の電源制御スイッチ４６によって、第２電源電圧ＶＮＥＧに応じた第３電源電圧ＶＨの供給制御を行っている。このため、ローサイドトランジスタ２２のみならずハイサイドトランジスタ２１にも高速スイッチング可能で低抵抗なノーマリオン型のＧａＮトランジスタを用いることが可能となる。従って、第２の実施の形態における電力変換回路によれば、ハーフブリッジ回路のスイッチング素子におけるオン抵抗による損失と、スイッチング損失の両方を小さくしながら、負電圧が不安定なときに発生する貫通電流を防止することができる。
【００７９】
（ゲート駆動回路の適用例）
図１４は、第２の実施の形態におけるゲート駆動回路１を利用したマルチフェーズスイッチング電源の構成の一例を示す図である。図１４に示すマルチフェーズスイッチング電源は、選択演算回路４４、スイッチ制御回路４５、電源制御スイッチ４６、並列接続された複数のハーフブリッジ６２、複数のハーフブリッジ６２のそれぞれに搭載されたフェーズＩＣ２５を制御する制御ＩＣ９０を具備する。図１２に示すゲート駆動回路１のうち、選択演算回路４４、スイッチ制御回路４５、電源制御スイッチ４６は、複数のハーフブリッジ６２に共通して設けられ、これら以外の構成は、複数のハーフブリッジ６２のそれぞれのフェーズＩＣ２５に搭載される。以下では、電源制御スイッチ４６として、コレクタが電源（第３電源電圧ＶＨ）に接続され、エミッタが複数のハイサイドトランジスタ２１のドレインに共通接続され、ゲートが出力ノード１３０に接続されたＮチャネル型のＩＧＢＴが設けられているものとして説明する。
【００８０】
複数のハーフブリッジ６２のそれぞれは、負荷５０とともにハーフブリッジ回路のスイッチング素子を構成するハイサイドトランジスタ２１及びローサイドトランジスタ２２と、そのスイッチング動作を制御するフェーズＩＣ２５を備える。複数のハーフブリッジ６２のそれぞれにおけるハイサイドトランジスタ２１は共通の電源制御スイッチ４６を介して第３電源（第３電源電圧ＶＨ）に接続され、ローサイドトランジスタ２２はＧＮＤ（接地電圧ＧＮＤ）に接続される。又、複数のハーフブリッジ６２の出力ノード５３は共通接続される。ここで、ハイサイドトランジスタ２１及びローサイドトランジスタ２２はノーマリオン型のトランジスタが好適に利用される。
【００８１】
選択演算回路４４は、複数のハーフブリッジ６２のそれぞれに搭載されたフェーズＩＣ２５から出力される駆動制御信号ＲＤＹｘを入力とし、その否定論理積をスイッチ制御回路４５に出力する。スイッチ制御回路４５は、選択演算回路４４からの演算結果の反転信号をスイッチ制御信号ＳＣとして電源制御スイッチ４６のゲートに出力する。電源制御スイッチ４６は、スイッチ制御信号ＳＣに応じて第３電源（第３電源電圧ＶＨ）と、複数のハーフブリッジ６２のハイサイドトランジスタ２１との接続／切断を制御する。
【００８２】
フェーズＩＣ２５は、出力ノード１１０を介してハイサイドトランジスタ２１のゲートに接続され、出力ノード１２０を介してローサイドトランジスタ２２のゲートに接続される。又、フェーズＩＣ２５は入力ノード２３０を介して制御ＩＣ９０に接続される。図１５は、図１４に示すマルチフェーズスイッチング電源に搭載されるフェーズＩＣ２５の構成の一例を示す図である。
【００８３】
図１５を参照して、フェーズＩＣ２５は、図１２に示すゲート駆動回路１のうち、選択演算回路４４、スイッチ制御回路４５、電源制御スイッチ４６を除く、駆動回路１１、１２、負電圧源３０−１、３０−２、負電圧検出回路４１−１、４１−２と、デッドタイム回路３１、３２を備える。制御ＩＣ７０は、入力ノード２３０を介してゲート駆動回路１にＰＷＭ信号を出力する。この際、ＰＷＭ信号は、デッドタイム回路３１、３２を介して入力ノード５１、５２に入力される。これにより、入力ノード５１、５２に入力される入力信号ＧＨＩＮ、ＧＬＩＮは、デッドタイムを含むＰＷＭ信号となる。又、デッドタイム回路３２に入力されるＰＷＭ信号は反転されるため、入力ノード５１、５２に入力される入力信号ＧＨＩＮ、ＧＬＩＮは相互に相補な関係となる。
【００８４】
駆動回路１１、１２は、入力信号ＧＨＩＮ、ＧＬＩＮに応じたゲート駆動信号ＧＨ、ＧＬを出力することで、ハーフブリッジ回路のスイッチング素子であるハイサイドトランジスタ２１及びローサイドトランジスタ２２のスイッチング動作を制御する。負電圧検出回路４１−１、４１−２から出力される駆動制御信号ＲＤＹ１、ＲＤＹ２は、複数のハーフブリッジ６２に共通の選択演算回路４４に入力される。ここで、複数のフェーズＩＣ２５のそれぞれの負電圧源３０−１、３０−２から供給される第２電源電圧ＶＮＥＧ１、ＶＮＥＧ２の少なくとも一方が目標電圧（ここでは参照電圧Ｖｒｅｆに−１を乗じた値“−Ｖｒｅｆ”）よりも高い場合、スイッチ制御回路４５は、電源制御スイッチ４６をオフ状態とするスイッチ制御信号ＳＣを出力する。これにより、複数のハーフブリッジ６２のいずれかにおいて、第２電源電圧ＶＮＥＧ１、ＶＮＥＧ２が規定の値より高いときに発生する貫通電流を防止することができる。
【００８５】
制御ＩＣ９０は、スイッチング電源の出力ノード５３の電圧を監視し、異常を検出するとローレベル“０”の異常検出信号を選択演算回路４４に出力してもよい。この場合、スイッチ制御回路４５は、ローレベル“０”のスイッチ制御信号ＳＣを出力し、電源制御スイッチ４６をオフ状態とする。すなわち、スイッチング電源の出力異常（例えば出力信号Ｖｏｕｔが所定の値を超える場合）に応じて、スイッチ制御回路４５は、電源制御スイッチ４６をオフ状態とし、スイッチング電源の動作を停止する。
【００８６】
尚、図１４に示すマルチフェーズスイッチング電源では、ハーフブリッジ６２毎（フェーズＩＣ２５毎）に負電圧源３０−１、３０−２が搭載されているが、これに限らず、複数のハーフブリッジ６２、あるいは駆動回路１１、１２に共通の負電圧源が設けられても良い。この場合、目標電圧に至らない第２電源電圧ＶＮＥＧの検出は、複数のフェーズＩＣ２５のそれぞれに搭載された負電圧検出回路４１によって行われても良いし、複数のフェーズＩＣ２３に共通の負電圧検出回路（図示なし）によって行われても良い。
【００８７】
図１４のように、図１２に示すゲート駆動回路１をマルチフェーズスイッチング電源に利用することで、第２電源電圧ＶＮＥＧ１、ＶＮＥＧ２が目標電圧よりも高く不安定な期間に複数のハーフブリッジ６２のいずれかにおいて発生する貫通電流を防止することができる。又、複数のハーフブリッジ６２に共通の電源制御スイッチ４６によって、複数のハーフブリッジ６２への電源供給を制御しているため、面積の増大を抑制しながら負電圧異常に起因する貫通電流を防止することが可能となる。
【００８８】
図１６は、第２の実施の形態におけるゲート駆動回路１を利用した３相インバータの構成の一例を示す図である。図１６に示す３相インバータは、選択演算回路４７、４８、スイッチ制御回路４５、電源制御スイッチ４６、並列接続された複数のハーフブリッジ６３−１〜６３−３、複数のハーフブリッジ６３−１〜６３−３のそれぞれに搭載されたフェーズＩＣ２５を制御する制御ＩＣ８０を具備する。図１２に示すゲート駆動回路１のうち、スイッチ制御回路４５及び電源制御スイッチ４６が、複数のハーフブリッジ６３−１〜６３−３に共通して設けられるとともに、選択演算回路４４に替えて、複数のハーフブリッジ６３−１〜６３−３に共通する選択演算回路４７、４８が設けられ、これら以外の構成は、複数のハーフブリッジ６３−１〜６３−３のそれぞれのフェーズＩＣ２５に搭載される。以下では、電源制御スイッチ４６として、コレクタが電源（第３電源電圧ＶＨ）に接続され、エミッタが複数のハイサイドトランジスタ２１のドレインに共通接続され、ゲートが出力ノード１３０に接続されたＮチャネル型のＩＧＢＴが設けられているものとして説明する。
【００８９】
複数のハーフブリッジ６３−１〜６３−３のそれぞれは、図１４に示すハーフブリッジ６２と同様に、負荷５０とともにハーフブリッジ回路のスイッチング素子を構成するハイサイドトランジスタ２１及びローサイドトランジスタ２２と、ハーフブリッジ回路のスイッチング動作を制御するフェーズＩＣ２５を備える。複数のハーフブリッジ６３−１〜６３−３のそれぞれにおけるハイサイドトランジスタ２１は共通の電源制御スイッチ４６を介して第３電源（第３電源電圧ＶＨ）に接続され、ローサイドトランジスタ２２はＧＮＤ（接地電圧ＧＮＤ）に接続される。又、複数のハーフブリッジ６３−１〜６３−３の出力ノード５３の出力ノード５３−１〜５３−３は、図示しない３相モータ（負荷５０に相当）のｕ端子、ｖ端子、ｗ端子に接続される。ここでｕ端子とは３相誘導モータのステータコイルのうち、ｕ相コイルの入力端子であり、ｖ端子とはｖ相コイルの入力端子であり、ｗ端子とはｗ相コイルの入力端子である。図１６に示す一例では、ハーフブリッジ６３−１の出力ノード５３−１はｕ端子に接続され、ハーフブリッジ６３−２の出力ノード５３−２はｖ端子に接続され、ハーフブリッジ６３−３の出力ノード５３−３はｗ端子に接続される。
【００９０】
ハーフブリッジ６３−１〜６３−３の構成は、出力ノード５３−１〜５３−３の接続先以外、図１４に示すハーフブリッジ６２と同様であるため、その説明は省略する。又、フェーズＩＣ２５の構成は、駆動制御信号ＲＤＹ１、ＲＤＹ２の出力先が、選択演算回路４７である以外図１５に示す構成と同様である。
【００９１】
選択演算回路４７は、複数のハーフブリッジ６３−１〜６３−３のそれぞれにおけるフェーズＩＣ２５から出力される駆動制御信号ＲＤＹ１、ＲＤＹ２の論理演算結果を、選択演算回路４８に出力する。ここでは、選択演算回路４７はＮＡＮＤゲートが好適に利用され、駆動制御信号ＲＤＹ１と駆動制御信号ＲＤＹ２（のそれぞれが示す論理値）の否定論理積を選択演算回路４８に出力する。選択演算回路４８は、ＯＲゲートが好適に利用され、選択演算回路４７の出力と異常検出信号との論理和をスイッチ制御回路４５に出力する。ｕ端子、ｖ端子、ｗ端子のいずれかに対する出力信号や、図示しないモータに異常が生じた場合、ハイレベル“１”の異常検出信号が入力され、異常がない場合、ローレベル“０”の異常検出信号が入力される。選択演算回路４８は、選択演算回路４７の演算結果と異常検出信号のすくなくとも一方が、ハイレベル“１”の場合、すなわちモータ等に異常がある場合や第２電源電圧ＶＮＥＧ１、ＶＮＥＧ２の少なくとも一方が目標電圧に達していない場合、ハイレベル“１”の信号をスイッチ制御回路４５に出力する。この場合、スイッチ制御回路４５はローレベル“０”のスイッチ制御信号ＳＣを電源制御スイッチ４６のゲート）に供給し、電源制御スイッチ４６を強制的にオフ状態とする。これにより、モータ出力に異常のあるときに第３電源電圧ＶＨの供給を遮断できるとともに、複数のハーフブリッジ６３−１〜６３−３のいずれかにおいて、第２電源電圧ＶＮＥＧ１、ＶＮＥＧ２が目標電圧より高いときに発生する貫通電流や、これによるモータの破壊を防止することができる。
【００９２】
一方、選択演算回路４７の演算結果と異常検出信号の両者ともローレベル“０”の場合、すなわちモータ等に異常がない場合や第２電源電圧ＶＮＥＧ１、ＶＮＥＧ２の両者が規定のレベルに達している場合、選択演算回路４８はローレベル“０”の信号をスイッチ制御回路４５に出力する。この場合、スイッチ制御回路４５はハイレベル“１”のスイッチ制御信号ＳＣを電源制御スイッチ４６のゲートに供給し、電源制御スイッチ４６を強制的にオン状態とする。これにより、複数のハーフブリッジ６３−１〜６３−３には第３電源電圧ＶＨが供給され、複数のハーフブリッジ６３−１〜６３−３は入力信号ＧＨＩＮ、ＧＬＩＮに応じた駆動電圧を出力端子５３−１〜５３−３に出力して図示しない３相モータを駆動する。
【００９３】
尚、図１６に示す３相インバータでは、ハーフブリッジ６３毎（フェーズＩＣ２５毎）に負電圧源３０が搭載されているが、これに限らず、複数のハーフブリッジ６３−１、６３−２、６３−３に共通の負電圧源が設けられても良い。この場合目標電圧に至らない第２電源電圧ＶＮＥＧの検出は、複数のフェーズＩＣ２５のそれぞれに搭載された負電圧検出回路４１によって行われても良いし、複数のフェーズＩＣ２５に共通の負電圧検出回路（図示なし）によって行われても良い。
【００９４】
又、ハイサイドトランジスタ２１は、接地電圧ＧＮＤが供給される接地端子ではなく、出力ノード５３−１〜５３−３のうち、対応する出力ノード５３に接続されても構わない。電気自動車に利用されるモータに図１０に示す３相インバータを適用する場合、ハイサイドトランジスタ２１の低位電源として、接地端子に替えて出力ノード５３−１に接続されることで、第１電源電圧ＶＤＤとして“出力ノード５３−１の電圧＋１５Ｖ”が供給され、第３電源電圧として“接地電圧ＧＮＤ＋６００Ｖ”が供給される。
【００９５】
図１６のように、図１２に示すゲート駆動回路１を３相インバータに利用することで、第２電源電圧ＶＮＥＧ１、ＶＮＥＧ２が不安定な期間に複数のインバータ６３−１〜６３−３のいずれかにおいて発生する貫通電流を防止することができる。又、複数のハーフブリッジ６３−１〜６３−３に共通の電源制御スイッチ４６によって、複数のハーフブリッジ６３−１〜６３−３への電源供給を制御しているため、面積の増大を抑制しながら負電圧異常に起因する貫通電流を防止することが可能となる。特に、第３電源電圧ＶＨが高電圧となるモータを駆動する場合、第３電源電圧ＶＨに起因する貫通電流を防止することは、モータの破壊を防止する上で有効である。
【００９６】
本実施の形態では、ハイサイド、ローサイドともにノーマリオン型トランジスタを用いているため、第１の実施の形態に比べてパワートランジスタによる損失を減らすことが可能である。又、ハイサイドトランジスタ２１と電源の間に挿入するノーマリオフ型の電源制御スイッチ４６は、複数のフェーズＩＣで共有することができるため、貫通電流防止のための構成による面積増大を抑制することができる。
【００９７】
（パッケージ例）
図１７は、第１の実施の形態における電力変換回路を１つのパッケージに実装した場合の構成例を示す図である。図１７を参照して、本発明に係るパッケージ（ＳｉＰ：Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）は、図３に示すゲート駆動回路１を含む制御チップ９１、ハイサイドトランジスタ２１を含むハイサイド部９２、ローサイドトランジスタ２２を含むローサイド部を具備し、制御チップ９１、ハイサイド部９２、ローサイド部９３は樹脂によりモールドパッケージされる。制御チップ９１、ハイサイド部９２、ローサイド部９３は、基板上に設けられ、それぞれボンディングワイヤや基板上の配線によって接続される。詳細には、制御チップ９１は、出力ノード１１０として機能するボンディングワイヤを介してハイサイド部９２に接続され、出力ノード１２０として機能するボンディングワイヤを介してローサイド部９３に接続される。又、制御チップ９１は、第１電源電圧ＶＤＤや接地電圧ＧＮＤが供給される外部端子や、入力ノード２３０として機能する外部端子に接続される。ハイサイド部９２は、第３電源電圧ＶＨが供給される外部端子や、出力ノード５３として機能する外部端子に接続される。ローサイド部９３は、接地電圧ＧＮＤが供給される外部端子や、出力ノード５３として機能する外部端子に接続される。ハイサイドトランジスタ２１の方がローサイドトランジスタ２２に比べオン状態となるデューティ比（オンデューティ）が低いため、ローサイドトランジスタ２２に比べると相対的にオン抵抗による損失が小さく、スイッチング損失の割合が高くなる。このため、ハイサイドトランジスタ２１のオン抵抗を低減するよりもスイッチング時間を短くする方が電力損失の削減に有効である。従って、ハイサイド部９２は、ゲート入力容量を小さくするためにローサイド部９３よりも小さいチップを用いることが望ましい。
【００９８】
図１８は、第２の実施の形態における電力変換回路を１つのパッケージに実装した場合の構成例を示す図である。図１８を参照して、本発明に係るパッケージ（ＳｉＰ）は、図１２に示すゲート駆動回路１を含む制御チップ９１、ハイサイドトランジスタ２１を含むハイサイド部９２、ローサイドトランジスタ２２を含むローサイド部を具備し、制御チップ９１、ハイサイド部９２、ローサイド部９３は樹脂によりモールドパッケージされる。制御チップ９１、ハイサイド部９２、ローサイド部９３は、基板上に設けられ、それぞれボンディングワイヤや基板上の配線によって接続される。詳細には、制御チップ９１は、出力ノード１１０として機能するボンディングワイヤを介してハイサイド部９２に接続され、出力ノード１２０として機能するボンディングワイヤを介してローサイド部９３に接続される。又、制御チップ９１は、第１電源電圧ＶＤＤや接地電圧ＧＮＤが供給される外部端子や、入力ノード２３０として機能する外部端子に接続される。更に、制御チップ９１は、第３電源電圧ＶＨが供給される外部端子とハイサイド部９２との間を、ボンディングワイヤを介して接続される。ハイサイド部９２は、制御チップ９１を介して第３電源電圧ＶＨが供給される外部端子に接続されるとともに、出力ノード５３として機能する外部端子に接続される。ローサイド部９３は、接地電圧ＧＮＤが供給される外部端子や、出力ノード５３として機能する外部端子に接続される。又、図１７と同様に、ハイサイド部９２は、ゲート入力容量を小さくするためにローサイド部９３よりも小さいチップを用いることが望ましい。
【００９９】
本発明による電力変換回路は、ＳｉＰのようにパッケージ化しても実現できるが、ＳＯＩ構造により１チップ化しても構わない。この場合、ゲート駆動回路１、ハイサイドトランジスタ２１、ローサイドトランジスタ２２は、ＳＴＩにより絶縁分離される。
【０１００】
以上のように本発明によるゲート駆動回路１は、負電圧（第２電源電圧ＶＮＥＧ）が規定のレベルに達していなければ、電源投入時に限らずシステム電源の遮断時や、負電圧源の故障等によっても、ハイサイドトランジスタ２１への第３電源電圧ＶＨの供給を遮断する。これにより、第３電源電圧ＶＨに起因する貫通電流を防止し、負荷５０やハイサイドトランジスタ２１及びローサイドトランジスタ２２の破壊を防ぐことが可能となる。本発明によれば、負電圧（第２電源電圧ＶＮＥＧ）が不安定なときでも貫通電流を防止できるため、電力変換回路として機能するブリッジ回路のスイッチ素子として、ノーマリオン型のパワートランジスタ、特にＦｉｇｕｒｅ  Ｏｆ  Ｍｅｒｉｔ（ＦＯＭ）の優れたノーマリオン型のＧａＮトランジスタを利用することが可能となる。
【０１０１】
特に、第２の実施の形態におけるゲート駆動回路１では、ブリッジ回路のスイッチング素子とは別に設けられた電源制御スイッチ４６により、ハイサイドトランジスタ２１への第３電源電圧ＶＨの供給を制御している。このため、ＰＷＭ信号によるスイッチング動作を行うハイサイドトランジスタ２１とローサイドトランジスタ２２の両方に、ＦＯＭの優れたノーマリオン型のＧａＮトランジスタを使用できる。この結果、電力変換回路におけるスイッチング素子は低抵抗かつ高速スイッチングが可能となり、オン抵抗による損失とスイッチング損失の両方を小さくすることが可能となる。
【０１０２】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【０１０３】
第１及び第２の実施の形態では、キャリアの移動度が高く低抵抗で電力損失が小さいことから、ハイサイドトランジスタ２１及びローサイドトランジスタ２２としてＮチャネル型トランジスタを好適に利用している。しかし、ハイサイドトランジスタ２１及びローサイドトランジスタ２２の少なくとも一方にＰチャネル型トランジスタを利用しても構わない。ハイサイドトランジスタ２１にＰチャネル型トランジスタを利用する場合、貫通電流を遮断するために出力される駆動制御信号ＧＨの信号レベルは、上述の実施の形態に対し反転することは言うまでもない。又、電源制御スイッチ４６もＮチャネル型トランジスタ、Ｐチャネル型トランジスタ、あるいはＰＮＰバイポーラトランジスタのいずれを利用しても構わない。
【０１０４】
第１の実施の形態において、第２電源電圧ＶＮＥＧに応じてオフ状態とする対象は、ノーマリオフ型トランジスタとは限らずノーマリオン型トランジスタでも良い。すなわち、図３に示すハイサイドトランジスタ２１としてノーマリオン型トランジスタ（例えばノーマリオン型ＧａＮトランジスタ）が利用されても良い。この場合、駆動回路１１は、駆動回路１２と同様に、第１電源電圧ＶＤＤと負電圧源３０から供給される第２電源電圧ＶＮＥＧ（負電圧）とに応じて動作する。負電圧検出回路４１は、ハイサイドの駆動回路１１に供給される第２電源電圧ＶＮＥＧと参照電圧Ｖｒｅｆとの比較結果に応じた駆動制御信号ＲＤＹをハイサイドの選択演算回路４２に出力する。これにより、ハイサイドの駆動回路１１に供給される負電圧が規定のレベルに達しない場合、ハイサイドトランジスタ２１を強制的にオフ状態にすることができる。ここで、負電圧源３０や負電圧検出回路４１として、ハイサイド、ローサイドに共通な負電圧源や負電圧検出回路が設けられても良いし、ハイサイド、ローサイドのそれぞれに個別の負電圧源や負電圧検出回路が設けられても良い。又、ハイサイドのみに負電圧源３０、負電圧検出回路４１及び選択演算回路４２が設けられても良い。
【０１０５】
上述の実施の形態では、駆動回路１１、１２、４６は反転出力しているがこれに限らず、正論理のゲートドライバが用いられても良い。この場合、駆動回路１１、１２、４６を制御する論理ゲートは、実施の形態で示した論理の反転出力を駆動回路１１、１２、４６に入力する論理ゲートに置換されることは言うまでもない。
【符号の説明】
【０１０６】
１  ：ゲート駆動回路
１１、１２：駆動回路
２１：ハイサイドトランジスタ
２２：ローサイドトランジスタ
３０、３０−１、３０−２：負電圧源
３１、３２：デッドタイム回路
４０：制御回路
４１、４１−１、４１−２：負電圧検出回路
４２、４４、４７、４８：選択演算回路
４５：スイッチ制御回路
４６：電源制御スイッチ
５０：負荷
５１、５２：入力ノード
５３、５３−１〜５３−３：の出力ノード
６０、６２：ハーフブリッジ
６１−１〜６１−３、６３−１〜６３−３：ハーフブリッジ
９１：制御チップ
９２：ハイサイド部
９３：ローサイド部
１１０、１２０、３１０、  ３１０−１、３１０−２、３２０：出力ノード
２３０、２３１、４２０、４３０：入力ノード
４１０、４１０−１、４１０−２：出力ノード
４１１、４１２：抵抗
４１３、４１４：Ｐ型ＭＯＳトランジスタ
４１５：コンパレータ
４４０：参照電圧生成回路
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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