(57)【要約】      （修正有）【課題】いくつかの逐次比較サイクルでサイクル当たり１つよりも多いビットに変換するアナログ／デジタル変換器（ＡＤＣ）を提供する。【解決手段】システムは、容量性サブＤＡＣ回路４１０及び比較器４３０を含み、スイッチＳ２は、１つ又はそれよりも多くの最初のサイクル中に容量性サブＤＡＣ回路を隔離し、かつ１つ又はそれよりも多くの最終サイクル中にサブＤＡＣ回路を融合し、逐次比較型レジスタ（ＳＡＲ）４４０は、デジタル出力信号又はＤＡＣデジタル信号を発生させる。また、システムは、ＤＡＣ回路を含み、アナログ入力信号及びＤＡＣアナログ信号のうちの少なくとも一方で入力キャパシタＣｉｎを予充電し、プログラマブル利得増幅器４２０は、誤差信号を増幅し、マルチビットＡＤＣは、増幅された誤差信号をマルチビットデジタル信号に変換し、ＳＡＲは、マルチビットデジタル信号を使用してＤＡＣデジタル信号又はデジタル出力信号を発生させる。【選択図】図４
2013093850.tif 000002
【特許請求の範囲】
【請求項１】
いくつかの遂次比較サイクルのサイクル当たりに１つよりも多いビットを処理することによってアナログ入力信号をデジタル出力信号に変換するためのｎビットアナログ／デジタル変換器（ＡＤＣ）回路であって、
容量要素の各々が、誤差信号を取得するためにアナログ入力信号に予充電されるように構成されて、いくつかの容量性サブＤＡＣ回路にグループ分けされた対応する数の容量要素を含むデジタル／アナログ（ＤＡＣ）回路と、
各々が前記容量性サブＤＡＣ回路の１つに結合された複数の比較器と、
遂次比較サイクルの１つ又はそれよりも多くの最初のサイクル中に前記容量性サブＤＡＣ回路を隔離し、かつ該遂次比較サイクルの１つ又はそれよりも多くの最終サイクル中に該容量性サブＤＡＣ回路を融合するように構成された複数の第１のスイッチと、
前記複数の比較器から出力信号を受信し、かつ前記デジタル出力信号及びいくつかのＤＡＣデジタル信号のうちの少なくとも一方を発生させるように構成された遂次比較型レジスタ（ＳＡＲ）回路と、
を含み、
ｎが、１よりも大きい正の整数を表す、
ことを特徴とするｎビットアナログ／デジタル変換器（ＡＤＣ）回路。
【請求項２】
前記誤差信号は、前記アナログ入力信号と基準信号の間の差を含むことを特徴とする請求項１に記載のｎビットＡＤＣ回路。
【請求項３】
容量要素の前記対応する数は、２nに実質的に等しいことを特徴とする請求項１に記載のｎビットＡＤＣ回路。
【請求項４】
各々が前記複数の比較器の２つの隣接するものを相互接続するように構成可能な複数の第２のスイッチを更に含むことを特徴とする請求項１に記載のｎビットＡＤＣ回路。
【請求項５】
前記容量性サブＤＡＣ回路の各々の出力と前記複数の比較器の対応する１つの入力との間に結合された増幅器回路を更に含み、
前記容量性サブＤＡＣ回路の各々は、前記ＤＡＣデジタル信号の１つを受信するように構成され、
前記容量性サブＤＡＣ回路の各々のビット数が、前記デジタル出力信号のビット数よりも小さい、
ことを特徴とする請求項１に記載のｎビットＡＤＣ回路。
【請求項６】
複数のシャントスイッチを更に含み、該複数のシャントスイッチの各々が、容量要素の対応する１つ又はそれよりも多くが予充電される時に前記増幅器回路の対応する１つの入力及び出力を短絡させるために閉じるように構成され、該複数のシャントスイッチの各々が、該増幅器回路の該対応する１つの該入力が比較に向けて待機状態である時に該増幅器回路の該対応する１つの該入力及び該出力を互いに切り離すために開くように構成されることを特徴とする請求項５に記載のｎビットＡＤＣ回路。
【請求項７】
前記ＳＡＲ回路は、前記１つ又はそれよりも多くの最終サイクルの前のサイクル中に遂次比較サイクル当たり１つよりも多いビットを計算するように構成されることを特徴とする請求項１に記載のｎビットＡＤＣ回路。
【請求項８】
ｎが８であり、前記容量性サブＤＡＣ回路の各々が、６ビットＤＡＣを含み、
前記１つ又はそれよりも多くの最終サイクルは、前記遂次比較サイクルの最終の２サイクルを含む、
ことを特徴とする請求項１に記載のｎビットＡＤＣ回路。
【請求項９】
８サイクル未満で前記デジタル出力信号を計算するように構成され、
前記遂次比較サイクルの最初の３サイクルの各々中に前記デジタル出力信号の２ビットを計算するように構成され、
ｎが８である、
ことを特徴とする請求項１に記載のｎビットＡＤＣ回路。
【請求項１０】
前記複数の比較器の各々は、数回の比較を行うように構成され、
前記複数の比較器の１つ又はそれよりも多くは、ｎビットＡＤＣ回路が、閾値レベル、オフセット電圧、設定時間、及び利得値のうちの少なくとも１つに関連付けられた判断誤差を含む判断誤差に対して耐性であることを可能にするために、前記数回の比較に加えて１回又はそれよりも多くの比較を行うように構成される、
ことを特徴とする請求項１に記載のｎビットＡＤＣ回路。
【請求項１１】
いくつかの遂次比較サイクルでアナログ入力信号をデジタル出力信号に変換するためのｎビットアナログ／デジタル変換器（ＡＤＣ）回路であって、
ＤＡＣデジタル信号をＤＡＣアナログ信号に変換することによってＤＡＣアナログ信号を発生させるように構成されたデジタル／アナログ変換器（ＤＡＣ）回路と、
前記アナログ入力信号及び前記ＤＡＣアナログ信号のうちの少なくとも一方に対して予充電されるように構成された入力キャパシタと、
前記アナログ入力信号と前記ＤＡＣアナログ信号間の差を含む誤差信号を増幅するように構成され、遂次比較サイクルの少なくとも一部のサイクル中にＰＧＡ回路の利得を変えるように構成されたプログラマブル利得増幅器（ＰＧＡ）回路と、
前記増幅された誤差信号をマルチビットデジタル信号に変換するように構成されたマルチビットフラッシュＡＤＣ回路と、
前記マルチビットデジタル信号を使用して、前記遂次比較サイクルの少なくとも一部において、ＤＡＣデジタル信号及び前記デジタル出力信号のうちの少なくとも一方を発生させるように構成された遂次比較型レジスタ（ＳＡＲ）回路と、
を含み、
ｎが、１よりも大きい正の整数を表す、
ことを特徴とするｎビットアナログ／デジタル変換器（ＡＤＣ）回路。
【請求項１２】
前記ＤＡＣ回路は、単一電荷再分配型容量ＤＡＣを含むことを特徴とする請求項１１に記載のｎビットＡＤＣ回路。
【請求項１３】
前記ＰＧＡ回路の入力ポートで前記誤差信号を供給するように構成された複数のスイッチを更に含むことを特徴とする請求項１１に記載のｎビットＡＤＣ回路。
【請求項１４】
前記ＰＧＡ回路に制御信号を供給するように構成された制御回路を更に含み、
前記ＰＧＡ回路は、更に、前記制御信号に応答して該ＰＧＡ回路の前記利得を変えるように構成される、
ことを特徴とする請求項１１に記載のｎビットＡＤＣ回路。
【請求項１５】
前記ＳＡＲ回路は、遂次比較サイクル当たり１つよりも多いビットを計算するように構成されることを特徴とする請求項１１に記載のｎビットＡＤＣ回路。
【請求項１６】
前記マルチビットフラッシュＡＤＣ回路は、数回の比較を行うことによって前記増幅された誤差信号を変換するように構成され、
前記マルチビットフラッシュＡＤＣ回路は、更に、前記数回の比較に加えて１回又はそれよりも多くの比較を行うことにより、ｎビットＡＤＣ回路が閾値レベル、オフセット電圧、設定時間、及び利得値のうちの少なくとも１つに関連付けられた判断誤差を含む判断誤差に対して耐性であることを可能にするように構成される、
ことを特徴とする請求項１１に記載のｎビットＡＤＣ回路。
【請求項１７】
アナログ入力信号をデジタル出力信号に変換する方法であって、
遂次比較サイクルであるサイクル当たりに１つよりも多いビットを処理するために遂次比較型アナログ／デジタル変換器（ＡＤＣ）回路を作動する段階、
を含み、
前記作動する段階は、
１つ又はそれよりも多くの最初のサイクル中に複数の分解容量性サブＤＡＣ回路として前記ＡＤＣ回路の容量性デジタル／アナログ（ＤＡＣ）アレイを作動する段階と、
１つ又はそれよりも多くの最終のサイクル中に前記容量性ＤＡＣアレイの前記複数の分解容量性サブＤＡＣ回路を融合する段階と、
を含む、
ことを特徴とする方法。
【請求項１８】
前記遂次比較型ＡＤＣ回路を作動する前記段階は、数回の比較を行って判断誤差を低減する段階を含み、
前記比較の回数は、比較の最少回数をよりも大きく、
前記比較の最少回数は、（２P）−１であり、
ｐは、サイクル当たりの前記ビット数であり、
ｐは、１よりも大きい整数である、
ことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記遂次比較型ＡＤＣ回路を作動する前記段階は、前記アナログ入力信号と１つのサイクルに関連して計算された信号との間の差を含む誤差信号を生成し、前記比較の少なくとも１つにおいて該誤差信号を利用する段階を含み、
前記比較の最少回数は、第１の数の誤差信号分割間隔に関連付けられ、
前記比較の回数は、第２の数の誤差信号分割間隔に関連付けられ、
前記誤差信号分割間隔の第２の数は、前記誤差信号分割間隔の第１の数よりも大きい、
ことを特徴とする請求項１８に記載の方法。
【請求項２０】
アナログ入力信号をデジタル出力信号に変換する方法であって、
遂次比較サイクルであるサイクル当たりに１つよりも多いビットを処理するために遂次比較型アナログ／デジタル変換器（ＡＤＣ）回路を作動する段階、
を含み、
前記作動する段階は、
第１のデジタル信号を第１のアナログ信号に変換する段階と、
アナログ入力信号と前記第１のアナログ信号の間の差を含む誤差信号を増幅する段階と、
前記増幅された誤差信号をマルチビットデジタル信号に変換する段階と、
前記サイクルの少なくとも一部において、前記マルチビットデジタル信号に基づいてデジタル信号及び前記デジタル出力信号のうちの少なくとも一方を発生させる段階と、
を含み、
前記増幅する段階に関連付けられた利得が、前記サイクルの少なくとも一部のサイクル中に増大する、
ことを特徴とする方法。
【請求項２１】
前記増幅された誤差信号を前記マルチビットデジタル信号に変換する前記段階は、数回の比較を行う段階を含み、
前記増幅された誤差信号をマルチビットデジタル信号に変換する前記段階は、追加の回数の比較を行って判断誤差を低減する段階を含む、
ことを特徴とする請求項２０に記載の方法。
【請求項２２】
いくつかのサイクルでアナログ入力信号をデジタル出力信号に変換するためのアナログ／デジタル変換器（ＡＤＣ）回路であって、
予充電されるように構成されていくつかの容量性サブＤＡＣ回路にグループ分けされた対応する数の容量要素を含むデジタル／アナログ（ＤＡＣ）回路と、
前記容量性サブＤＡＣ回路に結合された複数の比較器と、
サイクルの最終部分中に前記容量性サブＤＡＣ回路を融合するように構成された複数の第１のスイッチと、
前記比較器の少なくとも一部から出力信号を受信し、かつデジタル出力信号及び１つ又はそれよりも多くのデジタル信号のうちの少なくとも一方を発生させるように構成された処理回路と、
を含むことを特徴とするアナログ／デジタル変換器（ＡＤＣ）回路。
【請求項２３】
いくつかのサイクルでアナログ入力信号をデジタル出力信号に変換するためのアナログ／デジタル変換器（ＡＤＣ）回路であって、
ＤＡＣデジタル信号をＤＡＣアナログ信号に変換するように構成されたデジタル／アナログ変換器（ＤＡＣ）回路と、
アナログ入力信号及び前記ＤＡＣアナログ信号のうちの少なくとも一方に対して予充電されるように構成されたキャパシタと、
誤差信号を増幅するように構成された増幅器回路と、
前記増幅された誤差信号をマルチビットデジタル信号に変換するように構成されたマルチビットＡＤＣ回路と、
前記マルチビットデジタル信号を使用してＤＡＣデジタル信号及び前記デジタル出力信号のうちの少なくとも一方を発生させるように構成された処理回路と、
を含むことを特徴とするアナログ／デジタル変換器（ＡＤＣ）回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の開示は、一般的にアナログ／デジタル変換（ＡＤＣ）に関し、より具体的には、マルチビット遂次比較型ＡＤＣに関する。
【背景技術】
【０００２】
アナログ／デジタル変換（ＡＤＣ）は、多くの場合に、アナログ信号をデジタル的に表すことができるようにアナログ信号をサンプリングするのに使用される。アナログ信号のデジタル表現の必要性は、デジタル通信受信機のような様々な用途において生じる。
【０００３】
ＡＤＣを実行する様々な技術は、当業技術で公知である。２つの一般的な技術として、遂次比較（ＳＡ）ＡＤＣ及びフラッシュＡＤＣ回路がある。「ＳＡ  ＡＤＣ」回路は、一般的に、連続した段階を通じてアナログ入力信号を処理することによってデジタル表現を生成し、各段階では、比較を行ってアナログ入力信号の連続的により正確なデジタル表現を取得する。典型的なフラッシュＡＤＣ回路においては、アナログ入力信号値は、複数の比較器を使用して様々な基準レベルと全て一度に比較される。全ての他の条件が同じ場合に、フラッシュＡＤＣ回路においては「ＳＡ  ＡＤＣ」のように複数の段階の代わりに同時に単一の段階で信号を異なる基準レベルと比較するので、フラッシュＡＤＣ回路は、典型的には、「ＳＡ  ＡＤＣ」回路よりも短い待ち時間にアナログ信号のデジタル表現を生成することができる。従って、フラッシュＡＤＣ技術は、高速用途により適切であると一般的に考えられている。
【発明の概要】
【課題を解決するための手段】
【０００４】
いくつかの遂次比較サイクルでサイクル当たり１つよりも多いビットを処理することによってアナログ信号をデジタル信号に変換する例を提供する。システムは、容量性サブＤＡＣ回路及び比較器を含むことができる。スイッチは、１つ又はそれよりも多くの最初のサイクル中に容量性サブＤＡＣ回路を隔離し、かつ１つ又はそれよりも多くの最終サイクル中にサブＤＡＣ回路を融合することができる。遂次比較型レジスタ（ＳＡＲ）は、デジタル出力信号又はＤＡＣデジタル信号を発生させることができる。別の例において、システムは、ＤＡＣ回路を含むことができる。入力キャパシタは、アナログ入力信号及びＤＡＣアナログ信号のうちの少なくとも一方に対して予充電することができる。プログラマブル利得増幅器は、誤差信号を増幅することができる。マルチビットＡＤＣは、増幅された誤差信号をマルチビットデジタル信号に変換することができる。ＳＡＲは、マルチビットデジタル信号を使用してＤＡＣデジタル信号又はデジタル出力信号を発生させることができる。
【０００５】
本発明の技術の様々な構成は、本発明の開示から当業者に容易に明らかになることが理解され、本発明の技術の様々な構成は、例示的に図示して説明される。認められるように、本発明の技術は、他のかつ異なる構成が可能であり、いくつかのその詳細は、全てが本発明の技術の範囲から逸脱することなく様々な他の点において修正が可能である。従って、要約、図面、及び詳細説明は、本質的に例示的であり、限定的ではないと見なすものとする。
【図面の簡単な説明】
【０００６】
【図１】フラッシュアナログ／デジタル変換器（ＡＤＣ）回路の例のブロック図である。
【図２】パイプラインＡＤＣ回路の例のブロック図である。
【図３】遂次比較（ＳＡ）ＡＤＣ回路の例のブロック図である。
【図４】スイッチドキャパシタ「ＳＡ  ＡＤＣ」回路の例のブロック図である。
【図５】電荷再分配型スイッチドキャパシタ「ＳＡ  ＡＤＣ」回路の例のブロック図である。
【図６】一度に２ビットを計算するように構成された付加的なハードウエアによる６ビットＡＤＣの実施例を示すブロック図である。
【図７】いくつかのサイクルに向けて４つの６ビットアレイに８ビットＤＡＣアレイを分割することによる８ビットＡＤＣの実施例を示すブロック図である。
【図８】その後のサイクルにおける電圧−間隔分割の例を示す図である。
【図９】判断誤差に対する耐性を可能にする改良型電圧−間隔分割方式の例を示す図である。
【図１０】フラッシュＡＤＣを使用するマルチビット「ＳＡ  ＡＤＣ」の例のブロック図である。
【図１１】「ＳＡ  ＡＤＣ」を作動させる方法の例の流れ図である。
【図１２】「ＳＡ  ＡＤＣ」を作動させる別の例示的な方法の流れ図である。
【図１３】ＳＡアナログ／デジタル変換を行うための装置の例のブロック図である。
【図１４】ＳＡアナログ／デジタル変換を行うための装置の例のブロック図である。
【図１５Ａ】ＳＡアナログ／デジタル変換を行うための装置の例のブロック図である。
【図１５Ｂ】ＳＡアナログ／デジタル変換を行うための装置の例のブロック図である。
【図１６Ａ】ＳＡアナログ／デジタル変換を行うための装置の例のブロック図である。
【図１６Ｂ】ＳＡアナログ／デジタル変換を行うための装置の例のブロック図である。
【図１７】ＳＡアナログ／デジタル変換を行うための装置の例のブロック図である。
【図１８】ＳＡアナログ／デジタル変換を行うための装置の例のブロック図である。
【発明を実施するための形態】
【０００７】
以下に説明する詳細説明は、本発明の技術の様々な構成の説明として意図したものであり、本発明の技術を実施することができる唯一の構成を表すことを意図していない。添付の図面は、本明細書で組み込まれて詳細説明の一部を形成する。詳細説明は、本発明の技術を完全に理解することを目的として特定の詳細を含むものである。しかし、本発明の技術は、これらの特定の詳細がなくても実施することができることは当業者には明らかであろう。一部の例において、公知の回路要素及び構成要素は、本発明の技術の概念を不明瞭にすることを回避するためにブロック図の形態に示されている。同様の構成要素は、理解しやすいように同一要素番号でラベル付けされる。
【０００８】
概要
高データ転送速度及び配置密度の需要の増大に伴って、特にギガヘルツ（ＧＨｚ）範囲で送信される信号において、高速かつ精密なＡＤＣ回路の需要は、常に伸びている。「ＳＡ  ＡＤＣ」回路に関して、より小さいチップ面積及びより低い消費電力の高速回路を使用する実施が望まれている。
【０００９】
本発明の開示の一態様では、より優れた「ＳＡ  ＡＤＣ」回路は、より高速、より低い消費電力、及びより小さい所要面積の要件を満たすことが必要とされる。広義かつ一般的に、一態様では、本発明の開示は、アナログ／デジタル変換器（ＡＤＣ）回路、方法、装置、及びシステムを提供する。広義かつ一般的に、一態様では、本発明の開示は、比較段階の数を低減することによって変換を加速するために「ＳＡ  ＡＤＣ」のループ内でマルチビット量子化を用いる技術を説明する。この技術の２つの実施例を本明細書で開示する。
【００１０】
容量性電荷再分配型「ＳＡ  ＡＤＣ」に対応する第１の実施例では、ＤＡＣ回路の容量要素（例えば、容量性アレイ）は、いくつかのサブＤＡＣ回路（例えば、部分配列）にグループ分けされ、各サブＤＡＣ回路は、２つ又はそれよりも多くのビットが各段階で抽出することができるように、数回の比較を並行して行うことを可能にするそれぞれの比較器に結びつけることができる。その後の段階（例えば、最終段階のような最後の数段階）で、キャパシタの部分配列の全ては、固有のフィードバックＤＡＣを形成するために互いに融合することができる。その結果、有利な態様では、開示する技術は、所要のキャパシタ要素（例えば、基本のキャパシタ）の総数は増えないが、一度に数ビットを抽出することができる。
【００１１】
第２の実施例では、比較器回路は、ＰＧＡ回路及びフラッシュＡＤＣ回路で置換され、増幅器の利得は、変換の各段階で徐々に増大する。従って、より粗い量子化を段階の第１の部分（すなわち、サイクル、例えば、ＳＡサイクル時間）において行うことができ、より細かい量子化を段階の最終部分（例えば、最終の１つ又はそれよりも多くの段階）に利用することができる。ＳＡループにおいてマルチビット量子化を用いる利点は、上述の一方又は他方の実施例を用いて、一部の判断誤差にＳＡ位相の段階の第１の部分において耐えることを可能にする点を含むことができ、これは、段階の次の部分において補正することができる。判断誤差耐性は、各段階で行われる比較の回数を僅かに増すことによって技術に何らかの冗長性を提供することによって達成することができる。
【００１２】
ナイキスト速度ＡＤＣは、時間間隔にわたる何らかの平均化された値を使用するのではなく、明確な時点（例えば、サンプリングインスタント）で信号の値を定量化するのに使用されるＡＤＣを指すことができる。ナイキスト速度ＡＤＣは、適用された変換技術に基づいて（１）フラッシュＡＤＣ、（２）パイプラインＡＤＣ、（３）アルゴリズムＡＤＣ、及び（４）「ＳＡ  ＡＤＣ」を含む４つの主要なタイプで分類することができる。これらに対して以下で詳細に説明する。
【００１３】
フラッシュＡＤＣ
フラッシュアナログ／デジタル変換処理は、デジタル通信システム及びデジタル信号及び画像処理システムを含む様々な用途においては使用することができる。ＡＤＣの１つの手法は、特に高データ転送速度が関わっている時にフラッシュＡＤＣと呼ぶことができる。一般的なフラッシュＡＤＣシステムにおいて、アナログ入力信号がサンプリングされ、サンプリングされた信号の振幅は、一般的に一斉にデジタル表現を発生させるために複数のアナログ基準信号と比較される。例えば、ｎビットフラッシュＡＤＣにおいて、以下に説明する図１に示すように、復号の後でＡＤＣのｎビット出力コードを示す温度コード（例えば、デジタル信号）を生成するために、入力信号は、同時に（２n−１）個の等間隔の基準レベル（例えば、電圧基準レベル）と比較される。
【００１４】
図１は、本発明の開示のある一定の構成によるフラッシュＡＤＣ回路１００の例のブロック図である。フラッシュＡＤＣ回路１００は、基準電圧分割回路１２０、比較器回路１３０、及び温度復号器１４０を含む。基準電圧分割回路１２０は、基準電圧分割回路１２０のポート１１０及び１１２に適用された基準電圧Ｖｒｅｆをいくつかの（すなわち、ｎ個、例えば、６個、８個、１６個のような）副基準電圧に分割する、Ｖｒ（０）−Ｖｒ（２n−１）。副基準電圧の各々は、入力アナログ信号Ｖｉｎと比較器回路１３０の比較器により比較される。比較結果Ｑ（０）−Ｑ（２n−１）は、温度復号器１４０によって受信されてｎビット出力信号１４２に変換される。
【００１５】
このアーキテクチャの欠点は、比較器回路１３０は多くの比較器を有する必要があり、比較器のオフセット電圧は、入力信号の最小有効ビット（ＬＳＢ）の値の１／２よりも小さい必要があるという点である。そうでなければ、比較器回路１３０の出力コード１４２は、温度信号として保証することができず、変換の単調性を保証することができない。従って、このアーキテクチャの適用は、低分解能（例えば、６ビット未満）変換に制限される可能性がある。
【００１６】
パイプラインＡＤＣ
より高い分解能をもたらすために、変換は、パイプラインＡＤＣを通じていくつかの段階で達成することができ、パイプラインの各ステージは、図２に示して以下に説明するように１つ又はそれよりも多くのビットを抽出することができる。
【００１７】
図２は、本発明の開示のある一定の構成によるパイプラインＡＤＣ回路２００の例のブロック図である。パイプラインＡＤＣ回路２００は、いくつかのステージ（例えば、ステージ２１０、２２０、及び２３０）、及びデジタル結合回路２４０を含む。各ステージ（例えば、ステージ２１０、２２０、又は２３０の１つ）において、入力信号（例えば、Ｖｉｎ、Ｖ１、Ｖ２、又はＶｍ−１の１つ）をまずサンプリングし、次に、粗いコードＱｉ（例えば、Ｑ１、Ｑ２、Ｑｍ）を取得するために粗いＡＤＣ（例えば、低分解能の小型フラッシュＡＤＣ（２１２、２２２、又は２３２の１つのような））により定量化することができる。信号（すなわち、Ｑｉ）のこのデジタル推定値は、次に、フィードバックＤＡＣ（例えば、２１４又は２２４の一方によりアナログドメイン（例えば、信号Ｖｄａｃ１又はＶｄａｃ２）に再変換することができ、次に、ステージ（例えば、Ｖｉｎ、Ｖ１、Ｖ２、又はＶｍ−ｌの１つ）のサンプリングされた入力信号から減算することができる。残留電圧Ｖｉ（例えば、Ｖ１、Ｖ２、又はＶｍ−１）を取得するために減算の結果を利得ステージＧｉ（例えば、利得ステージＧ１−２１６又はＧ２−２２６）で増幅することができ、残留電圧Ｖｉは、ｉ番目の利得ステージＧｉの出力での量子化誤差のイメージと解釈することができる。パイプラインの次のステージでこの量子化誤差を評価することによって推定値を精緻化することができる。しかし、パイプライン（すなわち、ステージ２３０）の最終ステージに対して、この残留電圧がそれ以上処理されないので、残留電圧（例えば、Ｖｍ）を発生させるために量子化された信号をアナログに再変換して戻すことはできない。
【００１８】
ＡＤＣの入力信号電圧（例えば、Ｖｉｎ）の範囲が、例えば、０ＶとＶｒｅｆの間に存在すると仮定すれば、かつこの範囲も各ステージ内の粗いＡＤＣ（例えば、２１２、２２２、又は２３２の１つ）の入力電圧の範囲に対応する場合に、各ＤＡＣ（例えば、２１４又は２２４）の出力範囲も、０とＶｒｅｆの間に存在し、各ステージ内の出力電圧Ｖｄａｃｉは、Ｑｉ*Ｖｒｅｆに等しく、Ｑｉは、ｉ番目のステージのＡＤＣの出力コードである（すなわち、ＤＡＣの入力コードでもある）。従って、以下が得られる。
Ｖｉ＝Ｇ１*（ＶｉｎＶｄａｃｌ）＝Ｇ１（Ｖｉｎ−Ｑ１*Ｖｒｅｆ）
Ｖ２＝Ｇ２*（Ｖ１−Ｖｄａｃ２）＝Ｇ２（Ｖ１−Ｑ２*Ｖｒｅｆ）
Ｖ３＝Ｇ３*（Ｖ２−Ｖｄａｃ３）＝Ｇ３（Ｖ２  −  Ｑ３*Ｖｒｅｆ）
これらの方程式を逆転すると以下が得られる。
Ｖｉｎ＝Ｖｒｅｆ*Ｑ１＋Ｖｌ／Ｇ１
Ｖｉ＝Ｖｒｅｆ*Ｑ２＋Ｖ２／Ｇ２
Ｖ２＝Ｖｒｅｆ*Ｑ３＋Ｖ３／Ｇ３
これらの方程式を結合すると、以下になる。
Ｖｉｎ＝Ｖｒｅｆ*（Ｑ１＋Ｑ２／Ｇ１）＋Ｖ２／（Ｇ１*Ｇ２）
他方、３ｄパイプラインステージも考慮した場合に、以下が得られる。
Ｖｉｎ＝Ｖｒｅｆ*（ＱＩ＋Ｑ２／Ｇ１＋Ｑ３／（Ｇｌ*Ｇ２））＋Ｖ３／（Ｇ１*Ｇ２*Ｇ３）
【００１９】
実際的には、残余増幅器２１６及び２２６の利得ＧＬ及びＧ２は、アナログ利得（例えば、キャパシタ値の比）であるが、名目上整数に、一般的には２の累乗にさえに対応し（不一致及び利得誤差を無視して）、従って、異なるステージからの出力を結合するデジタル回路内の乗率としてデジタルドメインに簡単にマップすることができる。従って、出力コードが、デジタルドメインにおいて、Ｋ１＝１、Ｋ２＝Ｋ１／Ｇ１＝１／Ｇ１、及びＫ３＝Ｋ２／Ｇ２＝１／（Ｇ１*Ｇ２）として、
Ｃｏｄｅ＝Ｋ１*Ｑｉ＋Ｋ２*Ｑ２＋Ｋ３*Ｑ３
のように計算された場合に、以下が得られる。
Ｖｉｎ＝Ｖｒｅｆ*Ｃｏｄｅ＋Ｖ３／（Ｇ１*Ｇ２*Ｇ３）
これは、出力コードが入力信号電圧に比例しており、従って、入力信号電圧を表すことができることを示しており、量子化誤差は、最終段の残余を表すＶ３／（Ｇ１*Ｇ２*Ｇ３）に比例する（これは実施する必要はない）。各ステージ内で実行された利得は、一般的に２kに対応し、ｋは、ステージにおいて解かれたビット数であり、従って、入力を基準にする量子化誤差は、ステージの数を上げた時に徐々に小さくなる。例えば、２ビットがステージ当たりに分解された場合に、残余を各ステージにおいて４だけ増幅することができる。
【００２０】
パイプラインＡＤＣ回路２００に対して、精度は、粗いＡＤＣの精度（すなわち、比較器の閾値）により制限されず、その理由は、冗長技術を用いることにより、第１のステージ内の判断での小さい誤差は、以下のステージにおいて補正することができるからである。しかし、この精度は、各ステージのフィードバック経路内のＤＡＣ（例えば、２１４又は２２４）の精度により、及び残留電圧増幅器Ｇｉ（例えば、２１６又は２２６）の利得の精度により強力に抑制される。その点を考慮すると、例えば、１０ビット分解能が所望され、しかも、２ビットは第１のステージから抽出される。これは、第１のステージの残留電圧Ｖｉが８ビットの精度で評価されることを意味し、これは、第１の利得ステージ２１６の利得Ｇｉの利得誤差が大雑把に１／２５６＝０．４％より優れた精度を有することを示している。それによって高速で作動する時に、主として残留電圧増幅器の設定に厳しい制約が課せられる可能性がある。
アルゴリズムＡＤＣ
【００２１】
アルゴリズムＡＤＣ
アルゴリズムＡＤＣは、パイプラインＡＤＣと類似のものであり、相違点として、実行されるのは単一のステージのみであり、これは、タイムシェアリングにより、パイプラインの第１、第２…、最終ステージの機能を連続的に実行する。従って、時間ｋでの増幅器の出力は、時間ステップｋ＋１で同じブロックの入力として作用する。それによってアルゴリズムＡＤＣによりサンプリングすることができるデータの収量が低減されるが、その理由は、同じブロックが、入力電圧の新しいサンプルを取る前に連続的に変換アルゴリズムの異なる段階を実行するからである。従って、アルゴリズムＡＤＣは、所要面積が小さい用途に向けて良好に適するが、高速作業に適さない。
【００２２】
「ＳＡ  ＡＤＣ」
「ＳＡ  ＡＤＣ」の利点は、残余増幅が不要であるという点であり、その理由は、図３に示して以下に説明するように変換が単一のステージにおいては達成されるからである。
【００２３】
図３は、本発明の開示のある一定の構成による「ＳＡ  ＡＤＣ」回路３００の例のブロック図である。ＡＤＣ回路３００は、入力サンプラ３１０、フィードバックＤＡＣ３２０、比較器３３０、及びＳＡＲ３４０を含むことができる。入力サンプラ３１０は、スイッチＳ１及びキャパシタＣｉｎを含むことができ、サンプリングされた入力信号電圧を発生させるために入力信号電圧（例えば、Ｖｉｎ）をサンプリングするように構成されることができ、サンプリングされた入力信号電圧は、比較器３３０により、フィードバックＤＡＣ３２０の出力信号と比較することができる。ＳＡＲ３４０は、サンプリングされた入力信号電圧をどれと比較することができるかに関してフィードバックＤＡＣ３２０の連続した入力コードを生成する。ＳＡＲ３４０は、比較結果を受信し、受信した比較結果に基づいて出力コード３４２を判断する。
【００２４】
ＡＤＣ回路３００の作動は、サンプリングされた入力信号電圧を最も良好に近似し、一般的に結果として二分法が得られるＤＡＣレベルを見つけることを含む。一態様では、ＡＤＣ回路３００の作動は、ＤＡＣにサンプリングされた入力信号電圧を最も良好に近似するレベルを見つけることで構成される。例えば、ＡＤＣ回路３００の入力信号電圧の範囲及びフィードバックＤＡＣ３２０の出力範囲がゼロとＶｒｅｆの間に存在し、ＡＤＣ回路３００及びフィードバックＤＡＣ３２０の分解能は８ビットであるというシナリオを考慮してみる。このシナリオにおいて、作動の開始時に、入力電圧は、０とＶｒｅｆの間の範囲であることが既知である。第１の段階で、フィードバックＤＡＣ３２０にＤＡＣコード１０００  ００００を適用することによって入力信号電圧をＶｒｅｆＹ２と比較する。得られるビット（例えば、比較器３３０の出力）が高い場合に、入力信号電圧は、Ｖｒｅｆ／２よりも高く、従って、Ｖｒｅｆ／２とＶｒｅｆの間に存在することが分っており、高くない場合に、入力信号電圧はゼロとＶｒｅｆ／２の間に存在する。不確実性（すなわち、入力電圧があることが既知である時の間隔）は、従って、２倍低減される。例えば、第１のビットがゼロであった場合に、フィードバックＤＡＣ３２０に適用された次のコードは、電圧Ｖｒｅｆ／４を発生させるために０１００  ００００であり、入力電圧は、次に、電圧Ｖｒｅｆ／４と比較される。第２のビットが低い場合に、入力電圧はゼロからＶｒｅｆ４までの間隔にあることが既知であり、第２のビットが低くなかった場合に、Ｖｒｅｆ／４とＶｒｅｆ／２間の間隔において、不確実性は、同じく２倍低減される。最後の場合には、例えば、フィードバックＤＡＣ３２０に適用された第３のコードは、０１１０  ００００であり、それによって３／８*Ｖｒｅｆのような電圧レベルが生成される。その結果、各段階で、１ビットが解かれ、不確実性は２で割算される。このような「ＳＡ  ＡＤＣ」の実施例は、本明細書に説明する図４に示すようにスイッチドキャパシタに基づくものである。
【００２５】
「ＳＡ  ＡＤＣ」のスイッチドキャパシタ実施
図４は、本発明の開示のある一定の構成によるスイッチドキャパシタ「ＳＡ  ＡＤＣ」回路４００の例のブロック図である。ＡＤＣ回路４００は、ＤＡＣ４１０、スイッチＳ１、Ｓ２、及びＳ３、キャパシタンスＣｉを有する入力キャパシタＣｉｎ、増幅器４２０、比較器４３０、及びＳＡＲ４４０を含むことができる。予充電段階１中に、スイッチＳ１及びＳ３は閉成され、入力キャパシタＣｉｎは、入力信号Ｖｉｎに入力キャパシタＣｉｎの１つの電極を接続することによって入力電圧Ｖｉｎに予充電され、一方、キャパシタＣｉｎの他の電極は、増幅器４２０の仮想接地Ｖｇｎｄに結びつけられ、増幅器４２０は、この段階において、フィードバック経路の周りでスイッチＳ３により閉ループ内に設定される。増幅器４２０の正の入力が電圧Ｖｇｎｄに結合された時に、この増幅器のオフセット電圧が無視されると仮定すれば、増幅器４２０又は仮想接地の負の入力は、従って、同じ電圧Ｖｇｎｄにある。予充電段階の終わりで、スイッチＳ１及びＳ３が開成し、入力キャパシタＣｉｎにわたって電荷Ｑ＝Ｃｉ*（Ｖｉｎ−Ｖｇｎｄ）が凍結され、一方、増幅器は開ループ内に設定され、ＳＡ位相を行うために、比較器（例えば、比較器の第１のステージとして）として作用する。入力キャパシタＣｉｎは、次に、スイッチ５２を閉成することにより、ＤＡＣ４１０に結合される。キャパシタＣｉｎにわたって電圧差（Ｖｉｎ−Ｖｇｎｄ）が一定のままであることが強制されるので（放電路がないので）、増幅器４２０（ここでは比較器として作用する）の負の入力に結合されるキャパシタＣｉｎの電極上の電圧は、Ｖｄａｃ−Ｖｉｎ＋Ｖｇｎｄに等しく、比較器（すなわち、開ループ内に設定された増幅器４２０）の第１のステージの両方の入力間の差誤差電圧Ｖｅｒｒｏｒは、従って、Ｖｅｅｒｒｏｒ＝Ｖｄａｃ−Ｖｉｎに等しい。ＶｉｎとＶｄａｃ間の差は、従って、キャパシタＣｉｎにわたって一定の電荷（従って、定電圧）を維持しながらキャパシタＣｉｎの右側電極の上で電圧をＶｉｎからＶｄａｃに切り換えることによって直接に達成される。
【００２６】
ＡＤＣ回路４００は、品目４３０及び４４０（制御された構成要素Ａ）が取りわけ上述の機能の一部又は全部を実行することを可能にするためにスイッチＳ１、Ｓ２、Ｓ３、及び制御された構成要素Ａを制御するように構成された位相コントローラモジュール４９５を含むことができる。増幅器４２０は、時にスイッチド増幅器又は増幅器回路という場合がある。
【００２７】
容量性ＤＡＣに基づく電荷再分配による「ＳＡ  ＡＤＣ」のスイッチドキャパシタ実施
図５は、本発明の開示のある一定の構成による電荷再分配スイッチドキャパシタ「ＳＡ  ＡＤＣ」回路５００の例のブロック図である。図５では、簡潔さを期すために、ＡＤＣ回路５００の対応する比較器ＳＡＲ及び位相コントローラ回路は図示されていない。増幅器５２０は、図４の増幅器４２０と類似のものである。ＡＤＣ回路５００において、入力キャパシタ（図４の入力キャパシタＣｉｎのような）に適用すべき電圧Ｖｄａｃを生成する代わりに、ＳＡ段階において、図４の入力キャパシタＣｉｎは、容量性ＤＡＣ５１０をもたらすために、キャパシタの群（例えば、キャパシタアレイＣｉｎ１、（Ｃｉｎ２）．．．、ＣｉｎＮ）に分解される。キャパシタアレイ（例えば、Ｃｉｎ１、．．．、又はＣｉｎＮ）は、正の基準電圧Ｖｒｅｆｐ又は負の基準電圧Ｖｒｅｆｎ（例えば、ゼロ又は接地電位を含む）に独立して接続することができ、そのために、ＤＡＣ５１０は、Ｖｒｅｆｐ又はＶｒｅｆｎに結びつけられるアレイ内のキャパシタアレイの数の制御で達成される。キャパシタアレイの各々は、任意数の同一基本キャパシタで製造することができ、そのために、キャパシタアレイは、単体のキャパシタ又は二成分のキャパシタ、又はその両方によって形成することができる。
【００２８】
「ＳＡ  ＡＤＣ」の１つの利点は、情報がこの残留誤差電圧の符号であるように、残留電圧を定量化するために正確に残留電圧（すなわち、図４のＤＡＣ４１０の入力電圧ＶｉｎとＶｄａｃ間の電圧差）を再増幅する必要がないという点である。更に、一態様では、フラッシュＡＤＣ（図１を参照されたい）とは異なり、入力信号電圧が同じ比較器（図４の比較器４３０）により常に異なるレベルと比較されるので、適合に関する問題が異なる比較器の間にない。「ＳＡ  ＡＤＣ」において、比較器のオフセットがあれば、結果として単にＡＤＣの特性の全体的なオフセットになるであろうが、その分解能には影響を与えるものではない。正確な分解能要件に対して、比較器は、低いノイズであり、かつヒステリシスレベルは１つのＬＳＢに劣る。ＳＡの精度は、基本的に、一般的に電荷再分配ＡＤＣ内のキャパシタアレイのキャパシタ間の適合により定義されたフィードバックＤＡＣ（例えば、容量性ＤＡＣ５１０）の精度で判断される。上述の理由から、ＳＡは、一般的に、高速（例えば、１ＧＳ／ｓ台）での作動を伴う用途に使用することができる。多くの「ＳＡ  ＡＤＣ」回路に交互配置することによってＡＤＣ回路の高速化（例えば、ＧＳ／ｓの数十分の一）をもたらすことさえ可能である。
【００２９】
しかし、「ＳＡ  ＡＤＣ」の欠点は、ＳＡ段階当たり１ビットしか計算されないので、変換当たりの所要のステップ数が「ＳＡ  ＡＤＣ」のビット数に対応するという点である。従って、８ビット「ＳＡ  ＡＤＣ」に対して、何らかの時間が予充電段階にも割り当てられるので、各ＳＡ段階に割り当てられるのは、変換時間の１／８未満である。高速ＡＤＣ（例えば、１ＧＳ／ｓ及びそれ以上）に対して、これより厳しい制約がＤＡＣの設定及び比較器の速度に課せられ、その結果、電力消費量が影響を受ける。比較すると、パイプラインＡＤＣは、各クロックサイクルで変換を提供し、各ステージでマルチビット量子化を行うことができる。
【００３０】
一態様では、ＤＡＣ５１０は、図４のＤＡＣ４１０の機能性を含む。
【００３１】
本発明の開示内の様々な構成により、ＳＡサイクル（又はＳＡ段階）当たり１つよりも多いビットを処理することによって「ＳＡ  ＡＤＣ」内の段階の数を低減する解決法が得られる。マルチビット「ＳＡ  ＡＤＣ」をもたらす例示的な解決法を図６に示すと共に以下に説明する。
【００３２】
６ビットＡＤＣの例
図６は、本発明の開示のある一定の構成による一度に２ビットを計算するように構成された付加的なハードウエアによる６ビットＡＤＣの例を示すブロック図である。６ビットＡＤＣ６００は、いくつか（例えば、３個）の６ビット電荷再分配ＤＡＣ６１０、スイッチド増幅器回路６２０、比較器６３０、及びＳＡＲ６４０を含むことができる。６ビット電荷再分配ＤＡＣ６１０（以下「ＤＡＣ６１０」）の容量性アレイ６１２の各々は、第１の段階において入力信号電圧Ｖｉｎに予充電される基本キャパシタのアレイを含むことができる。
【００３３】
予充電段階後に、各ＤＡＣ６１０の作動は、上述の図４のＤＡＣ４１０の作動と類似である。第１の段階中、入力信号電圧Ｖｉｎは、３つの容量性アレイ６１２上で同時にサンプリングされる。ＡＤＣ回路６００が６ビットＡＤＣとして作動する時に、出力コードは、０と６３の間に存在する。２ビットがＳＡＲサイクル当たりに処理されるので、入力信号電圧が含まれることが既知である間隔における不確実性は、各段階において４で割算され、従って、出力コードが常駐する間隔も４で割算される。最初に、出力コードに対して、間隔［０、６４［内の値が使用される。［ｍ，ｎ［という表記は、ｍとｎの間、かつｍを含みｎを除外すると理解することができる。４で不確実性を割算するために、入力信号電圧は、第１のＳＡＲサイクル中に、同時に３つのＤＡＣ６１０及び比較器６３０によりＤＡＣコード１６、３２、及び４８に対応する電圧と比較される。これは、３つのＤＡＣ６１０にコード１６、３２、及び４８を適用することによって達成される。入力信号電圧が３９と４０の間に存在する場合に、３つの比較器６３０は、信号が１６より大きく、３２より大きく、かつ４８未満のコードに対応することを示している。従って、第１のＳＡＲ段階の後に、コードは、間隔［３２、４８［内にあることが見出され、間隔［３２、４８［は、初めの間隔［０、６４［よりも４倍小さい。第２のＳＡＲサイクルで、得られる間隔［３２、４８［は、同じく４で割算される。これは、３つのＤＡＣ６１０にコード３６、４０、及び４４を適用することによって達成される。入力信号電圧が３９と４０の間にコードに対応するので、３つの比較器は、次に、コードが３６をよりも大きく、４０を下回り、４４を下回り、従って、間隔［３６、４０［にあることを示すことになり、間隔［３６、４０［は、同じく第１のＳＡＲサイクルから生じる間隔よりも４倍小さい。
【００３４】
第３及び最終のＳＡＲサイクルで、間隔［３６、４０［は、コード３７、３８及び３９と同時に比較することによってＬＳＢを取得するために、同じく４で割算される。比較器６３０は、この場合に、入力信号電圧がコード３７、３８、及び３９に対応するＤＡＣ６１０の電圧よりも高く、従って、３９と４０の間の入力コードに対応することを示し、３９と４０間の入力コードは、端数を切り捨てると、ＡＤＣ回路６００の出力コード６４２に対して３９という値が出る。規範的なＳＡサイクル当たりの１ビットの実行において、６４個の基本キャパシタで製造された単一の比較器及び単一の６ビット容量性ＤＡＣが使用される。一方、ＡＤＣ回路６００において、２ビットが各サイクルで計算される場合に、３つの６ビット容量性ＤＡＣ６１０及び３つの比較器６３０は、並行して作動され、これは、所要面積及び電力消費量に関して大きな欠点である。
【００３５】
ＡＤＣ６００は、図６に示す構成要素の一部又は全部を制御する位相コントローラブロック（品目４９５のような）を含むことができる。
【００３６】
アナログ／デジタル変換の代替法として以下で開示する態様の利点は、開示する態様が、容量性ＤＡＣの地域を増大していくつかの完全なＤＡＣを並列に作動させることなく、サイクル当たりに１つよりも多いビットを処理することを可能にするという点である。開示する態様の別の利点は、アルゴリズムの第１の段階での小さい判断誤差を最終の１つ又はそれよりも多くの段階で補正することができるようにＳＡアルゴリズムの冗長性を含むことである。
【００３７】
スイッチド容量性アレイを有するＡＤＣ
各々が異なるｎビットコードを使用する並列のいくつかのｎビットＤＡＣ及びいくつかの比較器（例えば、図６のＡＤＣ６００に使用されるように、並列の３つの完全な６ビットＤＡＣが６ビットＡＤＣをもたらすのに使用された）を有する代わりに、ｎビット「ＳＡ  ＡＤＣ」回路をもたらすために、容量性アレイ全体をＳＡサイクルの第１の部分に向けてより低い分解能を有するより小型のアレイに分割し、かつ図７に示して以下に説明するように１つ又はそれよりも多くの最終ＳＡサイクルに向けて融合することができる。一態様では、容量性アレイ全体が、少なくとも１つの最終ＳＡサイクルに向けて融合される。
【００３８】
図７は、本発明の開示のある一定の構成によるいくつかのサイクルに向けて４つの６ビットアレイに８ビットＤＡＣアレイを分割することによる８ビットＡＤＣの例を示すブロック図である。８ビットＡＤＣ回路７００（以下「ＡＤＣ７００」）は、６ビット容量性電荷再分配サブＤＡＣ（以下「サブＤＡＣ７１０」）、スイッチＳＭ１１、ＳＭ１２、ＳＭ２１、ＳＭ２２、ＳＭ３１、及びＳＭ３２、スイッチド増幅器７２０、比較器７３０、及びＳＡＲ７４０を含むことができる。入力信号電圧が接地電位（すなわち、０Ｖ＝Ｖｒｅｆｎ）からＶｒｅｌｂの範囲であるＡＤＣ７００の作動は、少なくとも第１のＳＡ段階に対して、ＳＡ段階当たり２ビットを計算することに基づくものである。本明細書に説明する例において、入力信号電圧Ｖｉｎは、１４１．２／２５６*Ｖｒｅｆに対応するので、１４１の８ビット出力コード７４２が見出されることが予想される。８ビットＡＤＣをもたらすために、従って、８ビットＤＡＣが必要とされ、２５６個の基本キャパシタは、各々６４個の基本キャパシタ（簡潔さを期すために、２個のみを図示）を含む４つのサブＤＡＣ７１０にグループ分けされる。サイクル当たりの２ビットを計算するために、サイクル当たり３回の比較が行われる。しかし、図６の構成を使用する予定であれば必要とされるように、並列の３つの８ビットＤＡＣを有する代わりに、２５６個の基本キャパシタを有する８ビットＤＡＣの全体的なアレイは、各々６ビットＤＡＣとして作動する４つのサブＤＡＣ７１０に分割される。あらゆるサイクルで、３つの異なるコードを４つのサブＤＡＣ７１０のうちの３つで実行することができ、結果として３つの比較ビットが得られる。実行を簡素化するために、１つの比較器７３０は、３つの比較器が使用される最初のサイクル中に各サブＤＡＣ７１０が入力コードで作動することができるように、各サブＤＡＣ７１０、５０に関連している。
【００３９】
入力電圧信号は、まず４つの６ビットサブＤＡＣ７１０にサンプリングされる。図６に関して説明するように、第１の６ビットが計算される。第１のＳＡサイクルに向けて、４で入力電圧信号上の不確実性を割算するために、入力電圧信号を以下の基準、すなわち、１／４*Ｖｒｅｆ、２／４*Ｖｒｅｆ、及び３／４*Ｖｒｅｆと比較することができる。これは、コード１６＝１／４*６４、３２＝２／４*６４、及び４８＝３／４*６４を４つのサブＤＡＣ７１０のうちの３つに適用することによって達成することができる（例えば、ＳＡＲ７４０によって生成されるＣｏｄｅ＿ｄａｄ、Ｃｏｄｅ＿ｄａｃ２、及びＣｏｄｅ＿ｄａｃ３として）。入力電圧信号が１４１．２／２５６*Ｖｒｅｆ＝３５．３／６４に等しいので、入力信号電圧は、次に、２／４*Ｖｒｅｆと３／４*Ｖｒｅｆ間の間隔にあることが見出され、従って、対応する６ビットコードは、３２〜４８の範囲にあることが予想される。
【００４０】
第２のＳＡサイクルで、２／４*Ｖｒｅｆ＝３２／６４*Ｖｒｅｆと３／４*Ｖｒｅｆ＝４８／６４*Ｖｒｅｆ間の間隔は、４つのサブＤＡＣ７１０のうち３つにコード３６，４０、及び４４を実行することにより、同じく４で割算される。入力信号電圧が３５．３／６４*Ｖｒｅｆであるので、求めるべき６ビットコードの間隔は、範囲［３２、３６［に限定される。
【００４１】
第３のＳＡサイクルで、入力信号電圧は、３つの異なるサブｄａｃ７１０にコード３３、３４、及び３５を適用することによって３３／６４*Ｖｒｅｆ、３４／６４*Ｖｒｅｆ及び３５／６４*Ｖｒｅｆと比較される。入力信号電圧は、次に、３５／６４*Ｖｒｅｆと３６／６４*Ｖｒｅｆ、３５／６４*Ｖｒｅｆ間、従って、１４０／２５６*Ｖｒｅｆと１４４／２５６*Ｖｒｅｆ間の間隔にあることが見出され、従って、出力コード７４２は、間隔［１４０、１４４［にあり、これは、６つの最上位のビット（ＭＳＢ）が３つの段階の後に判断されたことを示している。２つの最終ビット（すなわち、ＬＳＢ）を求めるために、４つのサブＤＡＣ７１０は、相互接続スイッチＳＭ１１、ＳＭ２１及びＳＭ３１を通じて単一の８ビットＤＡＣに融合される。この時点で、ＡＤＣ７００は、一度に１ビットを計算する規範的なＳＡＲとして作動する。２で間隔［１４０、１４４［を割算するために、最初に、１４２に対応する８ビットコードが適用される。これは、４つのサブＤＡＣ７１０のうちの２つにコード３５を適用することによって達成され、コード３６が、他の２つのサブＤＡＣ７１０に適用され、その結果、サブＤＡＣ７１０によって形成された８ビットＤＡＣ全体に対してコード１４２＝３５＋３５±３６＋３６が得られる。
【００４２】
サブＤＡＣ７１０の出力はスイッチＳＭ１１、ＳＭ２１、及びＳＭ３１を通じて相互接続されるので、比較器７３０の入力ポートは、共に実質的に短絡し、従って、比較器７３０は、ゼロ又は無視することができるオフセットである場合は同じ結果を出す。従って、比較器７３０のいずれも、信号が１４２／２５６*Ｖｒｅｆよりも小さい又は大きいかを判断するのに使用することができる。この段階の終わりに、入力電圧が１４２／２５６*Ｖｒｅｆよりも小さいことが分かり、従って、求めるべき８ビット出力コード７４２は、範囲［１４０、１４２［に常駐することが予想される。
【００４３】
本発明の開示のある一定の構成において、より高い精度は、例えば、スイッチＳＭ１２、ＳＭ２２、及びＳＭ３２によってノイズ及びオフセット電圧を平均化するために並列に比較器７３０を相互接続することによって取得することができる（出力ノード及び一部の内部ノードは、を相互に接続することができるが、簡潔さを期すために図７には示されていない）。
【００４４】
最終ＳＡ段階に対して、コード１４１は、サブＤＡＣ７１０のうちの３つにコード３５を適用することによって使用され、一方、コード３６は、最終１つに使用され、その結果、コード１４１＝３５＋３５＋３５＋３６が得られる。比較結果は、次に、入力電圧が１４１／２５６と１４２／２５６の間の範囲にあることを示し、結果として、１４１の８ビットコード、すなわち、推定値が得られる。
【００４５】
上述の例において、８つの段階の代わりに５つの段階でキャパシタの数を増加させなくても出力コード７４２の８ビットが得られ、その理由は、段階当たり２ビットが段階１、２、及び３に対しては得られ、段階当たり単一のビットが最後の２段階４及び５に対しては得られるからである。
【００４６】
一態様では、比較器７３０が同じオフセット値を有することが重要であると考えられるが、入力を共に短絡させた時に、出力を比較することによって比較器７３０間の相対的なオフセットが観測される場合がある。入力が共に短絡状態である間に１つの比較器の出力が他の比較器よりも一般的に高い場合に、これは、その特定の比較器のオフセットが他の比較器より低いことを示している。例えば、これらのオフセット誤差は、オフセットを調節するフィードバックループにより補正することができる。一例において、ＤＡＣを含むフィードバックループを出力ノードと各スイッチド増幅器７２０の入力ノードの間に配置することができる。このフィードバックループは単に図面を複雑化しないために図７に図示していないが、その存在は、上述の文から理解される。
【００４７】
上述の例において、出力コードは、特定の回数の判断によって達成されるが、冗長性は達成されない。一態様では、実施例において行われた全ての判断が正確であった場合に、このような冗長性が処理内に含まれる必要性はない。
【００４８】
スイッチド容量性アレイ及び冗長性を有するＡＤＣ
早期の段階で行われた間違った判断を補正する可能性を含むことが望ましい場合がある。例えば、第１の段階において、比較結果が誤って信号がＶｒｅｆ／２＝１２８／２５６*Ｖｒｅｆ未満であることを示す場合に、１２８に等しいか又はそれよりも大きい出力コード値に最後に収束することは不可能である。判断誤差耐性を可能にするために、行うべき比較の回数を増すことによって何らかの冗長性が追加される。冗長性を追加するために、各ステップで第４のコードを使用するために、図７の第４のサブＤＡＣ７１０及び図７の比較器７３０の１つから恩典を得ることができる。以下に説明する図８及び図９に示す比較レベルを使用することによって従来のかつ更に別の比較を行うことができる。
【００４９】
スイッチド容量性アレイを有するＡＤＣに関する付加的な説明
一態様では、図７内のＡＤＣ回路７００は、制御された構成要素Ｂが取りわけ上述の機能の一部又は全部を実行することを可能にするために少なくともスイッチＳＭ１１、ＳＭ１２、ＳＭ２１、ＳＭ２２、ＳＭ３１、及びＳＭ３２、スイッチド増幅器７２０、比較器７３０、及びＳＡＲ７４０（制御された構成要素Ｂ）のような図７に示す構成要素の一部を制御する位相コントローラモジュール７９５を含むことができる。制御接続は、単に図面を複雑化しないために明示的に図７に示していないが、このような接続は、７９５と制御された構成要素Ｂの各々間に存在し（図４と同様に）、これらの接続は示されたと見なしている。
【００５０】
一実施例では、各サブＤＡＣ７１０は、図５の品目５１０を含むことができ、かつ二成分のキャパシタ、単体のキャパシタ、又は両方の組合せを含むことができる。別の実施例では、各サブＤＡＣ７１０は、図４に示す構成要素Ｓｌ、５２、４１０、及びＣｉｎを含むことができる。
【００５１】
一態様では、スイッチド増幅器７２０及び比較器７３０を併せて、比較器７３５と見ることができる。簡潔さを期すために、１つの比較器７３５のみが、図７において破線の箱で識別される。スイッチド増幅器７２０の各々は、前置増幅器として見ることができ、第１の段階中（スイッチ増幅器７２０内の各シャントスイッチ７２５が閉成された時）に、前置増幅器は、前置増幅器の入出力を短絡させるので自動ゼロ圧調節増幅器として作用することができる。第２の段階中（スイッチド増幅器７２０内の各シャントスイッチ７２５が開成された時）に、前置増幅器は、高い利得を有する固定利得増幅器として作用することができるが、利得は正確である必要がない。一態様では、比較器７３０は、ラッチを用いて実施することができる。
【００５２】
代替構成において、出力ノードスイッチ（図７に示していないが入力ノードスイッチＳＭ１２、ＳＭ２２、及びＳＭ３２と類似）を比較器７３０の出力に配置することができ、出力ノードスイッチが閉成される時に、比較器７３０の出力が共に短絡する。出力ノードスイッチは、単に図面を複雑化することを回避するために図示していないが、比較器７３０の入力の代わりに比較器７３０の出力であることを除き、ＳＭ１２、ＳＭ２２、及びＳＭ３２と全く同様に図７において配置することができる。
【００５３】
一態様では、ＡＤＣ回路７００は、複数のスライス７８０、ＳＭ１１、ＳＭ１２、ＳＭ２１、ＳＭ２２、ＳＭ３１、及びＳＭ３２のような複数のスイッチ、ＳＡＲ７４０、及び位相コントローラモジュール７９５を含むと見ることができる。各スライス７８０は、ＤＡＣ７１０、増幅器７２０、及び比較器７３０を含むことができる。１つの有利な実施例では、ＳＡＲサイクル当たりにいくつかのビットを使用してＳＡＲ７４０からｎビット出力コード７４２を発生させるために、２からｐの電力まで１を減算することによってスライス７８０の最少数（代替的に、比較器７３０の最少数）を取得することができ、ｐは、（２P）−１と表すことができ、ここで、ｎ及びｐは、正の整数であり、ｐはｎを下回り、ｐは、１より大きい。冗長性を有するために、スライス７８０の最少数（又は比較器７３０の最少数）は、（２p）−１より大きい。例えば、ｎが８であり、ｐは２であり、冗長性は使用されない場合に、スライス７８０の最少数（代替的に、比較器７３０の最少数）は３であり、これは（２2）−１から計算される。図７に示す実施例では、ｎは８であり、ｐは２であり、冗長性を有する。従って、図７において、スライス７８０（又は比較器７３０の数）の数は、３より大きく、この実施例では、ＡＤＣ回路７００はもう１枚のスライス（又は別の比較器）を有し、従って、ＡＤＣ回路７００のスライスの数（又は比較器の数）は４である。一態様では、スライスの数及び比較器の数は等しい。１つの有利な態様では、必要なスライスの最大数（又は比較器の最大数）は、（２n）−１よりも小さい。
【００５４】
電圧間隔分割方式
図８は、本発明の開示のある一定の構成によるその後のサイクルにおける電圧−間隔分割の例を示す図である。図８に示す電圧間隔ＤＶは、特定の段階後に、入力信号電圧があると判断された間隔を示している。換言すると、入力信号電圧は、Ｖ１及びＶ２＝Ｖ１±ＤＶの間に存在すると判断することができ、ここで、例えば、Ｖ１＝（３２／６４）*Ｖｒｅｆ及びＶ２＝（４８／６４）*Ｖｒｅｆである。しかし、出力コードの１つ又はそれよりも多くの中間値に対して行われた以前の判断の１つ又はそれよりも多くが間違っていた場合に、入力信号電圧は、Ｖ１を僅かに下回る可能性がある。従来の手法では、各段階の後に、電圧間隔ＤＶは、３つの位置の電圧間隔の数を低減し、従って、入力電圧信号を３つの比較レベルＶ１＋１*ＤＶ／４、Ｖ１＋２*ＤＶ／４、Ｖ１＋３*ＤＶ／４と比較することによって４で更に割算される。判断結果により、調査すべき間隔は、［Ｖ１、Ｖ１＋１*ＤＶ／４［、［Ｖ１＋ｌ*ＤＶ／４、Ｖ１＋２*ＤＶ／４［、［Ｖ１＋２*ＤＶ／４、Ｖ１＋３*ＤＶ／４［、又は［Ｖ１＋３*ＤＶ／４、Ｖ２［になる。従って、調査する次の間隔は、現在のものに常に含まれることになる。この手法では、早期の段階において行われた間違った判断を補正する余裕がない。この実施例では、４つの電圧間隔があって、誤差信号分割間隔の数は４である。
【００５５】
図９は、本発明の開示のある一定の構成による判断誤差に対する耐性を可能にする改良型電圧間隔分割方式の例を示す図である。前の間違った判断の修正が可能にするために、図９の電圧間隔ＤＶは、４つの位置で電圧間隔ＤＶを切ることにより、４つの区画に分割され、従って、図８に関して上述したように、入力電圧信号を３つのレベルの代わりに４つのレベルと比較することができる。現在の間隔内の４つの等間隔のレベル［Ｖ１、Ｖ２［は、図９に示すように、レベルＶ１＋ＤＶ／８、Ｖ１＋３*ＤＶ／８、Ｖ１＋５*ＤＶ／８、及びＶ２＋７*ＤＶ／８に対応する。信号電圧レベルは、次に、比較器からの結果を考慮した後に、幅ＤＶ／４のより小さい間隔にあると判断される。例えば、信号がＶ１＋ＤＶ／８より大きくてＶ１＋３／８*ＤＶより小さい場合に、幅ＤＶ／４の同等の間隔にあると判断され、幅ＤＶ／４は、次に、次のＳＡ段階中に調査されることになる。ここで、比較により信号がＶ１＋ＤＶ／８よりも小さいことが見出された場合に、入力信号電圧は、理論的に、ＤＶ／４の代わりに幅ＤＶ／８の間隔［Ｖ１、Ｖ１＋ＤＶ／８［にあることが予想される。従って、別のビットは、この場合に向けて予め得られる。Ｖ１＞Ｖ１＋７／８*ＤＶの場合に、同じ状況が発生する。この場合に、信号は、理論的に、ＤＶ／４の代わりに幅ＤＶ／８の間隔［Ｖ１＋７／８*ＤＶ、Ｖ２［＝［Ｖ２−ＤＶ／８、Ｖ２［にあることが予想される。しかし、信号に基づいていくつかのＳＡ段階を有することが有用ではない場合がある。更に、以前の間違った判断のためにあらゆる誤差を補正することが有用である場合がある。従って、Ｖ１ｎ＜Ｖ１＋ｄＶ／８と判断した場合に、調査すべき次の間隔は、幅ＤＶ／８の間隔［Ｖ１、Ｖ１＋ＤＶ／８［の代わりに幅ＤＶ／４の間隔［Ｖ１−ＤＶ／８、Ｖ１＋ＤＶ／８［になる。図９の改良型分割方式を使用し、信号が［Ｖ１−ＤＶ／８、Ｖ１［間の間隔にあるが前の段階において間違った比較のためにまずＶ１つよりも多いと判断された場合に、このような間違った判断は、次の段階において補正することができる。信号が間隔［Ｖ２、Ｖ２＋ＤＶ／８［にあるがＶ２より小さいことが先に判明していた場合に、類似の補正も可能である。従って、より多くの比較を用いることにより、何らかの冗長性が追加され、ＡＤＣ回路は、一部の判断誤差に対していくらかの程度で耐性になる。
【００５６】
上述の改良型分割方式がどのように機能するかを示すために、入力信号電圧が、１６１．２／２５６*Ｖｒｅｆ＝４０．３／６４*Ｖｒｅｆであるシナリオを考慮してみる。第１の段階（すなわち、そこでＶ１＝０）で、入力信号電圧（例えば、図７のＶｉｎ）は、図７の４つの異なるサブＤＡＣ７１０にコード１／８*６４＝８，３／８*６４＝２４、５／８*６４＝４０、７／８*６４＝５６を適用することによって１／８*Ｖｒｅｆ、３／８*Ｖｒｅｆ、５／８*Ｖｒｅｆ、及び７／８*Ｖｒｅｆに等しい４つの基準電圧と比較される。入力信号電圧が比較される対応する基準電圧は、８／６４*Ｖｒｅｆ、２４／６４*Ｖｒｅｆ、４０／６４*Ｖｒｅｆ、及び５６／６４*Ｖｒｅｆである。入力信号電圧が４０．３／６４*Ｖｒｅｆであるので、理論的には、入力信号電圧は、第１の段階の後に、４０／６４*Ｖｒｅｆと５６／６４*Ｖｒｅｆ間に間隔にあることが判明することが予想される。しかし、入力電圧信号が４０／６４*Ｖｒｅｆの閾値に近いので、この判断は、何らかのオフセット又は設定誤差のために誤って行われる可能性がある。対応する比較器がＶｉｎ＜４０／６４*Ｖｒｅｆを示す場合に、調査すべき次の電圧間隔は、従って、［２４／６４*Ｖｒｅｆ、４０／６４*Ｖｒｅｆ［であると誤って判断され、これは、入力信号電圧レベル（すなわち、４０．３／６４*Ｖｒｅｆ）を含まない。次の４つの比較レベルは、次に、この間隔において等間隔であり、かつコード２４＋１／８*１６＝２６、２４＋３／８*１６＝３０、２４＋５／８*１６＝３４、及び２４＋７／８*１６＝３８に対応し、対応する比較レベルは、２６／６４*Ｖｒｅｆ、３０／６４*Ｖｒｅｆ、３４／６４*Ｖｒｅｆ、及び３８／６４*Ｖｒｅｆにある。信号が４０．３／６４*Ｖｒｅｆであるので、この時にこれ以上の判断誤差がない場合に、信号は、３８／６４*Ｖｒｅｆよりも大きいことが見出され、従って、調査すべき次の間隔は、間隔［３８／６４*Ｖｒｅｆ、４２／６４*Ｖｒｅｆ［であり、これは、ここで、第１の段階での間違った判断が以下の段階で補正されることを示す入力信号を含む。
【００５７】
更に別の比較段階を続行すると、調査すべき次の間隔は、間隔［３８／６４*Ｖｒｅｆ、４２／６４*Ｖｒｅｆ［であり、これは、４つの比較レベルを選択することにより、４で割算される。しかし、以前と同様に次の閾値、すなわち、３８／６４＋１／８*４／６４*Ｖｒｅｆ（すなわち、３８．５／６４*Ｖｒｅｆ）、３８／６４＋３／８*４／６４*Ｖｒｅｆ（すなわち、３９．５／６４*Ｖｒｅｆ）、３８／６４＋５／８*４／６４*Ｖｒｅｆ（すなわち、４０．５／６４*Ｖｒｅｆ）、及び３８／６４＋７／８*４／６４*Ｖｒｅｆ（すなわち、４１．５／６４*Ｖｒｅｆ）を選択することは、不可能であり、その理由は、図７の６ビットＤＡＣ７１０の代わりに各１２８の基本キャパシタが形成された７ビットサブＤＡＣを必要とすることになるからである。それにも関わらず、間隔［３８／６４*Ｖｒｅｆ、４２／６４*Ｖｒｅｆ［を精緻化するためにＶｒｅｆ／６４で離間した４つの基準レベルを選択するために、４つの選択レベルは、３８／６４*Ｖｒｅｆ、３９／６４*Ｖｒｅｆ、４０／６４*Ｖｒｅｆ、及び４１／６４*Ｖｒｅｆ、又は３９／６４*Ｖｒｅｆ、４０／６４*Ｖｒｅｆ、４１／６４*Ｖｒｅｆ、及び４２／６４*Ｖｒｅｆを含むことができる。コード３８／６４*Ｖｒｅｆが前の段階に使用されたので、コード３９、４０、４１、及び４２、及び全４つのサブＤＡＣ（例えば、サブＤＡＣ７１０）を適用することによって電圧３９／６４*Ｖｒｅｆ、４０／６４*Ｖｒｅｆ、４１／６４*Ｖｒｅｆ、及び４２／６４*Ｖｒｅｆに対して４回の比較が行われる。信号は、次に、４０／６４*Ｖｒｅｆ＝１６０／２５６*Ｖｒｅｆと４１／６４*Ｖｒｅｆ＝１６４／２５６*Ｖｒｅｆ間の間隔にあると判断される。
【００５８】
最終段階で、４つのサブＤＡＣは、互いに融合され、２つのサブＤＡＣにコード４０を他の２つのサブＤＡＣにコード４１を適用することによってコード４０＋４０＋４１＋４１＝１６２が使用される。入力電圧は、１６１．２／２５６*Ｖｒｅｆであるので、比較器からの対応するビットは低い。間隔は、次に、［１６０／２５６*Ｖｒｅｆ，１６２／２５６*Ｖｒｅｆ［に限定され、従って、サブＤＡＣのうちの３つにコード４０をかつ最終サブＤＡＣにコード４１を適用することにより入力信号電圧を１６１／２５６*Ｖｒｅｆの基準レベルと比較することによって最終ビットが得られる。入力信号電圧は、１６１／２５６*Ｖｒｅｆよりも高いので、比較器から対応するビットは高く、入力電圧は、間隔［１６１ｌ／２５６*Ｖｒｅｆ、１６２／２５６*Ｖｒｅｆ［にあると判断することになる。従って、コード１６１は、図７のＳＡＲ７４０の出力コード７４２として供給される。第１のＳＡ段階で発生して以下の段階でその後補正された誤差にも関わらず、コード１６１は、予想される値に対応する。上述の事例は、いくつかのサブＤＡＣに容量性ＤＡＣアレイを分割することによって達成可能な冗長性の適用単一の実施例を表している。「ＳＡ  ＡＤＣ」当たりに抽出すべきビットの総数、容量性ＤＡＣが再分割されるサブＤＡＣの数などに基づいて、他の可能性が存在する場合がある。例えば、サイクル又は冗長符号付き桁（ＲＳＤ）（設計者が誤差を補正するために冗長性に対して０．５ビットを入れることができる場合）当たり１．５ビットと類似の技術は、良好な冗長性でサイクル当たり単一ビットを抽出するために１回の代わりにサイクル当たり２回の比較を使用し、従って、ＡＤＣ回路（例えば、図７のＡＤＣ回路７００）をＳＡ段階の第１の１つ又はそれよりも多くの段階において主に判断誤差に対して耐性にすることによって導出することができる。図９に示す実施例では、誤差信号分割間隔の数は、５つの電圧間隔があるので５である。
【００５９】
フラッシュＡＤＣを使用するマルチビット量子化
一態様では、いくつかのサブＤＡＣにＤＡＣを分割して最終ビットを抽出するためにＳＡ段階の終わりでサブＤＡＣを融合する代替法は、単一の再分配ＤＡＣをマルチビットフラッシュＡＤＣと共に使用することである。マルチビットフラッシュは、特定の段階でより精密に誤差電圧を定量化することができ、従って、以下で図１０に関して説明するように、一度に１つよりも多いビットが抽出される。
【００６０】
図１０は、本発明の開示のある一定の構成によるフラッシュＡ／Ｄ変換器を使用するマルチビット「ＳＡ  ＡＤＣ」回路１０００の例のブロック図である。マルチビット「ＳＡ  ＡＤＣ」１０００（以下「ＡＤＣ１０００」）は、ＤＡＣ１０１０、スイッチＳ１、Ｓ２、及びＳ３、入力キャパシタＣｉｎ、ＰＧＡ１０２０、フラッシュＡＤＣ１０３０、及びＳＡＲ１０４０を含むことができる。フラッシュＡＤＣは、入力信号電圧Ｖｉｎの現在の推定で、次の段階に向けてこの推定を精緻化するために、誤差（Ｖｄａｃ−Ｖｉｎ）を定量化するのに使用される。現在の推定における誤差は、ＳＡ段階の初めで大きく、その後のＳＡ段階に対して小さくなる場合がある。従って、作動中に、大きな入力振幅をＳＡ段階の最初にフラッシュＡＤＣ１０３０に適用する場合があり、振幅は、ＳＡ段階の経過と共に徐々に小さくなる場合がある。この問題を軽減する１つの方法は、フラッシュＡＤＣ１０３０の前にＰＧＡ１０２０を導入することによるものである。
【００６１】
一態様により、ＡＤＣ１０００は、０とＶｒｅｆの間のレベルを発生させるために８ビットＤＡＣアレイ（例えば、ＤＡＣ１０１０）を使用する８ビットＡＤＣを含むことができる。ＤＡＣ１０１０は、例えば、容量性アレイ内の電荷再分配により、又は外部的に適切な電圧レベルの選択を行う抵抗分割器によって達成することができる。入力信号電圧が図７のＡＤＣ７００に関して上述した実施例の場合と同様に１６１．２／２５６*Ｖｒｅｆであるシナリオを考慮する。作動の最初に予充電の段階１中に、入力キャパシタＣｉｎ（例えば、キャパシタアレイ）は、キャパシタＣｉｎの左の電極に適用された入力信号電圧Ｖｉｎに予充電され、一方、例えば、右の電極（例えば、図１０のえばｅｒｒノード）は、スイッチ５３を通じて明確な電圧供給源、例えば、接地電位に結びつけられる。
【００６２】
ＳＡ段階（すなわち、第１のＳＡＲサイクル）の開始時に、入力キャパシタＣｉｎは、スイッチ５３を通じて電圧供給源（例えば、接地電位）から切り離され、従って、強制的に高インピーダンス状態になる。入力キャパシタＣｉｎの左の電極は、Ｖｄａｃ（すなわち、ＤＡＣ１０１０の出力信号）に５２を通じて結合され、一方、所定のＤＡＣコード１０１２は、ＳＡＲ１０４０を通じてＤＡＣ１０１０の入力ポートに適用される。例えば、ＤＡＣコード１０１２がＳＡＲにより最初にゼロに設定された場合に、０／２５６*Ｖｒｅｆ＝０のＤＡＣ出力電圧Ｖｄａｃは、ＤＡＣ１０１０の出力ポートで表示されている。この場合に、入力キャパシタＣｉｎの右の電極上で適用される誤差電圧Ｖｅｒｒは、Ｖｄａｃ−Ｖｉｎ＝０−Ｖｉｎ＝−Ｖｉｎに等しく、従って、ＰＧＡの入力範囲は、−Ｖｒｅｆと０の間に存在する。ＰＧＡ１０２０は、反転構成であり、従って、負の利得を有する。ＰＧＡ１０２０のプログラマブル利得がこの段階において−１に設定された場合に（例えば、簡潔さを期すために、図１０では図示しないＳＡＲ１０４０の制御モジュールにより）、フラッシュの入力範囲は、０とＶｉｎ，ｍａｘ＝Ｖｒｅｆの間に存在する。サイクル当たり２ビットを抽出するために、冗長性なしで、この範囲は、フラッシュＡＤＣ１０２０の比較閾値レベルを１／４*Ｖｒｅｆ（すなわち、６４／２５６*Ｖｒｅｆ）、２／４*Ｖｒｅｆ（すなわち、１２８／２５６*Ｖｒｅｆ）、及び３／４*Ｖｒｅｆ（すなわち、１９２／２５６*Ｖｒｅｆ）に設定することによって３で割算される。入力信号電圧が１６１．２／２５６*Ｖｒｅｆであるので、１２８／２５６*Ｖｒｅｆと１９２／２５６*Ｖｒｅｆの間に出力コードに向けて調査すべき間隔は、［１２８、１９２［であり、２つのＭＳＢは、「１０」であると判断され、ＤＡＣに適用される次のＤＡＣコード１０１２は、１２８であり、二値語「１０００００００」に対応する。
【００６３】
誤差電圧Ｖｅｒｒｏｒは、次のＳＡＲサイクル中に、１２８／２５６*Ｖｒｅｆ−Ｖｉｎ、従って、０−Ｖｒｅｆ／４と０の間に存在する。フラッシュＡＤＣの入力範囲が０とＶｒｅｆの間に存在するので、ＰＧＡ１０２０の次の利得は、完全に入力範囲を抽出するために−４（先に抽出された２ビットに対応）の値に設定される。入力電圧が１６１．２／２５６*Ｖｒｅｆであるので、得られる誤差電圧−Ｖｅｒｒｏｒは（ｌ２８−１６１．２）／２５６*Ｖｒｅｆ＝−３３．２／２５６*Ｖｒｅｆであり、それによって−４のプログラマブル利得で乗算すると、フラッシュＡＤＣ１０３０に対して１３２．８／２５６*Ｖｒｅｆの入力電圧が出て、従って、１２８／２５６*Ｖｒｅｆと１９２／２５６*Ｖｒｅｆの間の値になる。従って、次の２ビットは、「１０」であると判断される。
【００６４】
第３のＳＡＲサイクルで、ＤＡＣ１０１０に適用されたＤＡＣコード１０１２は、ＳＡＲ１０４０により「１０１０００００」に設定され、右で０で満たされた４つの得られたビットに対応し、これは、１０進値１６０に対応する。第３のＳＡＲサイクル中に誤差電圧は、次に、（１６０−１６１．２）／２５６*Ｖｒｅｆ＝−ｌ．２／２５６*Ｖｒｅｆである。このサイクルでの誤差の範囲は、従って、−Ｖｒｅｆ／ｌ６と０の間に存在し、従って、４つの得られたビットを補正するために第３のＳＡＲサイクルで−１６のＰＧＡ１０２０利得により増幅される。フラッシュＡＤＣ１０３０の入力電圧は、従って、１６*１．２／２５６*Ｖｒｅｆ＝１９．２／２５６*Ｖｒｅｆであり、これは、０とＶｒｅｆ／４の間の間隔にあり、従って、次の２ビットは、「００」であると判断される。
【００６５】
第４のＳＡＲサイクルで、ＤＡＣ１０１０上で適用されたＤＡＣコード１０１２は、「１０１０００００」であり、これは、終わりで２つの補足的な０で得られた６ビットに対応する。この特定の場合では、実際には、前のサイクルと同じコード（１．２／２５６*Ｖｒｅｆ）であり、その理由は、前の段階で判断されるビットは「００」であったからである。しかし、６ビットが処理されていたので、この誤差の範囲は、−ＶｒｅｆＺ６４と０の間に存在し、従って、フラッシュＡＤＣ１０３０の入力範囲に適合するために−６４で乗算される。フラッシュＡＤＣ１０３０の入力電圧は、次に、６４*ｌ．２／２５６*Ｖｒｅｆ＝７６．８／２５６*Ｖｒｅｆになる。この電圧がＶｒｅｆ／４と２*Ｖｒｅｆ／４の間に存在するので、２つの最終ビットは、「０１」であると判断され、求められると予想された値であるコード１６１に対応する１０１００００１の出力コード１０４２が得られる。上述の技術において、２ビットが各ＳＡ段階で判断されるので、８ビットが、４つのＳＡ段階において得られる。上述の技術の原理は、異なる数の比較器及びフラッシュＡＤＣのビットで様々なＡＤＣを包含するように一般化することができる。
【００６６】
プログラマブル利得及び冗長性を有するフラッシュＡＤＣを使用するマルチビット量子化
図１０のＡＤＣ１０００の説明において、比較の最少回数のみ（サイクル当たり２ビットの場合は３回）が行われ、比較器（図１０のフラッシュＡＤＣ１０３０に対して内部）のオフセット電圧、閾値電圧の値、又は図１０のＰＧＡ１０２０上で実行された利得に対する誤差の補正は与えられない。しかし、ここでもまた図９に関して説明するように、比較レベルの数を増すことによって何らかの冗長性を処理に追加することができる。例えば、３つの代わりに４つの比較レベルを有するフラッシュＡＤＣを使用することにより、サイクル当たり２ビットを冗長性を用いて抽出することができる。例えば、３つの代わりに４つの比較レベル又は閾値を使用することにより、これらのレベルを１／８*Ｖｒｅｆ、３／８*Ｖｒｅｆ、５／８*Ｖｒｅｆ、及び７／８*Ｖｒｅｆで設定することができ、従って、４つの間隔（図９に示すように）の代わりに５つの得られる間隔（図９に示すように）を判断することができ、第１のＳＡＲ段階で一部の誤差を補正することができる。これらの補助判断レベルは、プログラムされた利得を増大させながらフラッシュＡＤＣの入力で誤差の分岐を回避することを可能にすることができる。
【００６７】
フラッシュＡＤＣを使用するマルチビット量子化に関する付加的な説明
一態様では、図１０内のＡＤＣ回路１０００は、制御された構成要素Ｃが取りわけ上述の機能の一部又は全部を実行することを可能にするように、少なくともスイッチＳ１、Ｓ２、及びＳ３、ＰＧＡ１０２０、フラッシュＡＤＣ１０３０、及びＳＡＲ１０４０（制御された構成要素Ｃ）のような図１０に示す構成要素の一部を制御する位相コントローラモジュール１０９５を含むことができる。制御接続は、単に図面を複雑化しないために明示的に図１０に図示していないが、このような接続は、制御された構成要素Ｃの１０９５と各々の間に存在し（図４と同様に）、これらの接続は、示されたと見なしている。１つの有利な実施例では、フラッシュＡＤＣ１０３０は、あらゆるＡＤＣにより置換することができる。
【００６８】
本発明の開示の更なる説明
本発明の開示（例えば、図７）の態様は、容量性ＤＡＣアレイをいくつかのサブＤＡＣに分解すること提供するものであり、各サブＤＡＣは遂次比較段階を加速するために、かつ所要の段階の数を低減するために第１の遂次比較段階中に異なるコードに使用され、一方、最終１つ又はそれよりも多くの段階に対して、異なるサブＤＡＣ（例えば、全くサブＤＡＣの）は、最サブのビットを取得するために互いに融合される。
【００６９】
本発明の開示（例えば、図１０）の態様は、一度に１つよりも多いビットを判断するためにマルチビットフラッシュＡＤＣ（比較器の代わりに）及びフラッシュＡＤＣの前のプログラマブル利得増幅器（ＰＧＡ）回路を有するＳＡＲを提供する。
【００７０】
一態様では、付加的な比較器の使用（又は、付加的な比較の使用）により、一部の判断誤差（閾値、オフセット、設定値、利得誤差などによる）に対する耐性をもたらすことができる。これらの付加的な比較器（又は、付加的な比較）は、図７及び図１０に示すＡＤＣ回路のような遂次比較型ＡＤＣに利用することができる。
【００７１】
広義にかつ一般的に、一態様では、本発明の開示は、いくつかの遂次比較（ＳＡ）サイクルでアナログ入力信号をデジタル出力信号に変換するｎビットアナログ／デジタル変換器（ＡＤＣ）回路を提供する。ｎビットＡＤＣ回路は、以下のもの、すなわち、１つ又はそれよりも多くの容量性サブＤＡＣ回路を含むデジタル／アナログ変換器（ＤＡＣ）回路、いくつかのスイッチ、１つ又はそれよりも多くの比較器、及びＳＡレジスタ（ＳＡＲ）回路のうちの１つ又はそれよりも多くを含むことができる。ｎビットＤＡＣ回路は、各々が誤差信号を取得するためにアナログ入力信号に予充電されるように構成された対応する数の容量要素を含むことができる。対応する数の容量要素は、いくつかの容量性サブＤＡＣ回路にグループ分けすることができる。比較器の各々は、容量性サブＤＡＣ回路の１つに結合することができる。スイッチは、ＳＡサイクルの１つ又はそれよりも多くの最初のサイクル中に容量性サブＤＡＣ回路を隔離し、かつＳＡサイクルの１つ又はそれよりも多くの最終サイクル中に容量性サブＤＡＣ回路を融合するように構成することができる。ＳＡＲ回路は、複数の比較器の各々から出力信号を受信し、かつデジタル出力信号又はいくつかのＤＡＣデジタル信号を発生させるように構成することができる。一態様では、比較器の数は、１よりも大きい正の整数を表している。一態様では、ｎビットＡＤＣの数ｎは、正の整数を表している。ＳＡサイクルは、第１の部分及び第２の部分を含むことができ、第１の部分は、１つ又はそれよりも多くの最初のサイクルを含むことができ、第２の部分は、１つ又はそれよりも多くの最終サイクルを含むことができ、第１の部分は、第２の部分に先行する。一態様では、ＳＡサイクルは、１つ又はそれよりも多くの最初のサイクル及び１つ又はそれよりも多くの最終サイクルから構成することができる。一態様では、１つ又はそれよりも多くの最初のサイクルは、複数のサイクルを含む。
【００７２】
広義にかつ一般的に、一態様では、本発明の開示は、いくつかのＳＡサイクルでアナログ入力信号をデジタル出力信号に変換するｎビットＡＤＣ回路を提供する。ｎビットＡＤＣ回路は、以下のもの、すなわち、ＤＡＣ回路、入力キャパシタ、プログラマブル利得増幅器（ＰＧＡ）回路、マルチビットフラッシュＡＤＣ回路、及びＳＡＲ回路のうちの１つ又はそれよりも多くを含むことができる。ＤＡＣ回路は、ＤＡＣデジタル信号をＤＡＣアナログ信号に変換することによってＤＡＣアナログ信号を発生させるように構成することができる。入力キャパシタは、アナログ入力信号又はＤＡＣアナログ信号の１つ又はそれよりも多くに予充電されるように構成することができる。ＰＧＡ回路は、アナログ入力信号とＤＡＣアナログ信号の間の差を含む誤差信号を増幅するように構成することができる。ＰＧＡ回路の利得構成は、ＳＡサイクルの一部中に変更することができる。マルチビットフラッシュＡＤＣ回路は、マルチビットデジタル信号に増幅された誤差信号を変換するように構成することができる。ＳＡＲ回路は、マルチビットデジタル信号を使用してＳＡサイクルの一部で１つ又はそれよりも多くのＤＡＣデジタル信号又はデジタル出力信号を発生させるように構成することができる。
【００７３】
一実施例では、遂次比較サイクルという用語は、順次的（又は遂次的）であり、かつ近似である値を供給することができるサイクルを指すことができる。一実施例では、遂次比較サイクルという用語は、順次的（又は遂次的）であり、かつ反復的サイクルを指すことができる。一実施例では、遂次比較型レジスタという用語は、遂次計算近似値に基づいて最終値を生成するレジスタを指すことができる。一実施例では、遂次比較という用語は、遂次計算近似値に基づいて最終値を生成することを指すことができる。一実施例では、遂次比較サイクルにより、検索範囲は、上半分及び下半分にまず分割される。次に、比較の結果は、検索の次の段階が上半分又は下半分かを判断する。次に、判断に基づいて、上半分又は下半分は、別の上半分及び下半分に分割され、処理は、最終結果が見出されるまで続く。一実施例では、遂次比較法において、初期近似値は粗く、遂次比較サイクルが進行する時に精密になり、先に詳細に説明されているように、時間と共に最終コードに到達する。これらは例であり、これらの用語はこれらの例に限定されない。
【００７４】
条項を使用した本発明の開示の解説
本発明の開示の態様の様々な例は、便宜上付番した条項（１、２、３のような）として説明される。これらは、例示的に示しているものであり、本発明の技術を限定しない。図及び参照番号の識別は、単に例示及び例証の目的で以下に示すものであり、これらの条項は、それらの識別により限定されない。
１．いくつかの遂次比較サイクルでサイクル当たり１つよりも多いビットを処理することによってアナログ入力信号をデジタル出力信号に変換するｎビットアナログ／デジタル変換器（ＡＤＣ）回路（例えば、図７の７００）であって、対応する数の容量要素を含むｎビットデジタル／アナログ（ＤＡＣ）回路（例えば、図７の７１０の一部又は全部）を含み、容量要素の各々が、誤差信号を取得するためにアナログ入力信号に予充電されるように構成され、対応する数の容量要素が、いくつかの容量性サブＤＡＣ回路（例えば、図７の７１０）にグループ分けされ、ｎビットアナログ／デジタル変換器が、更に、各々が容量性サブＤＡＣ回路の１つに結合された複数の比較器（例えば、図７の７３０の一部又は全部）と、遂次比較サイクルの１つ又はそれよりも多くの最初のサイクル中に容量性サブＤＡＣ回路を隔離し、かつ遂次比較サイクルの１つ又はそれよりも多くの最終サイクル中に容量性サブＤＡＣ回路を融合するように構成された複数の第１のスイッチ（例えば、ＳＭ１１、ＳＭ２１及び図７のＳＭ３１）と、複数の比較器から出力信号を受信し、かつデジタル出力信号及びいくつかのＤＡＣデジタル信号（例えば、上の図７を参照して上述したようなＣｏｄｅ−ｄａｃｌ（５：０）、Ｃｏｄｅ＿ｄａｃ２）のうちの少なくとも一方を発生させるように構成された遂次比較型レジスタ（ＳＡＲ）回路（例えば、図７の７４０）とを含み、ｎが、１よりも大きい正整数を表すことを特徴とするｎビットアナログ／デジタル変換器（ＡＤＣ）回路。
２．誤差信号が、アナログ入力信号と基準信号の間の差を含むことを特徴とする条項１に記載のｎビットＡＤＣ回路。
３．対応する数の容量要素が、２nに実質的に等しいことを特徴とする条項１に記載のｎビットＡＤＣ回路。
４．複数の第２のスイッチ（例えば、図７のＳＭｌ２、ＳＭ２２、及びＳＭ３２）を更に含み、複数の第２のスイッチの各々が複数の比較器の２つの隣接する比較器を相互接続するように構成可能であることを特徴とする条項１に記載のｎビットＡＤＣ回路。
５．容量性サブＤＡＣ回路の各々の出力と複数の比較器の対応する１つの入力の間に結合された増幅器回路（例えば、図７の７２０）を更に含み、容量性サブＤＡＣ回路の各々が、ＤＡＣデジタル信号（例えば、先に図７を参照して上述したようなＣｏｄｅ−ｄａｃｌ（５：０）、Ｃｏｄｅ＿ｄａｃ２）の１つを受信するように構成され、容量性サブＤＡＣ回路の各々のビット数が、デジタル出力信号のビット数よりも小さいことを特徴とする条項１に記載のｎビットＡＤＣ回路。
６．複数のシャントスイッチ（例えば、図７の７２５の一部又は全部）を更に含み、複数のシャントスイッチの各々が、容量要素の対応する１つ又はそれよりも多くが予充電された時増幅器回路の対応する１つの入力及び出力を短絡させるために閉じるように構成され、複数のシャントスイッチの各々が、増幅器回路の対応する１つの入力が比較に向けて待機である時に、互いに増幅器回路の入力及び対応する１つの出力から切り離すために開くように構成されることを特徴とする条項５に記載のｎビットＡＤＣ回路。
７．ＳＡＲ回路が、１つ又はそれよりも多くの最終サイクルの前のサイクル中に遂次比較サイクル当たり１つよりも多いビットを計算するように構成されることを特徴とする条項１に記載のｎビットＡＤＣ回路。
８．ｎが８であり、容量性サブＤＡＣ回路の各々が、６ビットＤＡＣ（例えば、図７内の７１０）を含み、１つ又はそれよりも多くの最終サイクルが、遂次比較サイクルの最終２サイクルを含むことを特徴とする条項１に記載のｎビットＡＤＣ回路。
９．ｎビットＡＤＣ回路が、８サイクル未満でデジタル出力信号を計算するように構成され、ｎビットＡＤＣ回路が、遂次比較サイクルの第１の３サイクルの各々中にデジタル出力信号の２ビットを計算するように構成され、ｎが８であることを特徴とする条項１に記載のｎビットＡＤＣ回路。
１０．複数の比較器の各々が、数回の比較を行うように構成され、複数の比較器の１つ又はそれよりも多くが、ｎビットＡＤＣ回路が閾値レベル、オフセット電圧、設定時間、及び利得値（例えば、図９）の少なくとも１つに関連付けられた判断誤差を含む判断誤差に対して耐性であることを可能にするために数回の比較に加えて１回又はそれよりも多くの比較を行うように構成されることを特徴とする条項１に記載のｎビットＡＤＣ回路。
１１．いくつかの遂次比較サイクルでアナログ入力信号をデジタル出力信号に変換するｎビットアナログ／デジタル変換器（ＡＤＣ）回路（例えば、図１０の１０００）であって、ＤＡＣデジタル信号をＤＡＣアナログ信号に変換することによってＤＡＣアナログ信号を発生させるように構成されたデジタル／アナログ変換器（ＤＡＣ）回路（例えば、図１０の１０１０）と、アナログ入力信号及びＤＡＣアナログ信号のうちの少なくとも一方に予充電されるように構成された入力キャパシタ（例えば、図１０のＣｉｎ）と、アナログ入力信号とＤＡＣアナログ信号の間の差を含む誤差信号を増幅するように構成されたプログラマブル利得増幅器（ＰＧＡ）回路（例えば、図１０の１０２０）であって、ＰＧＡ回路が、少なくとも遂次比較サイクルの一部中にＰＧＡ回路の利得を変えるように構成されたプログラマブル利得増幅器（ＰＧＡ）回路と、マルチビットデジタル信号に増幅された誤差信号を変換するように構成されたマルチビットフラッシュＡＤＣ回路（例えば、図１０の１０３０）と、マルチビットデジタル信号を使用し、少なくとも遂次比較サイクルの一部においてＤＡＣデジタル信号及びデジタル出力信号のうちの少なくとも一方を発生させるように構成された遂次比較型レジスタ（ＳＡＲ）回路（例えば、図１０の１０４０）とを含み、ｎが、１よりも大きい正の整数を表すことを特徴とするｎビットアナログ／デジタル変換器（ＡＤＣ）回路。
１２．ＤＡＣ回路が、単一の電荷再分配型容量ＤＡＣを含むことを特徴とする条項１１に記載のｎビットＡＤＣ回路。
１３．ＰＧＡ回路の入力ポートで誤差信号を供給するように構成された複数のスイッチを更に含むことを特徴とする条項１１に記載のｎビットＡＤＣ回路。
１４．ＰＧＡ回路に制御信号を供給するように構成された制御回路を更に含み、ＰＧＡ回路が、更に制御信号に応答してＰＧＡ回路の利得を変えるように構成されることを特徴とする条項１１に記載のｎビットＡＤＣ回路。
１５．ＳＡＲ回路が、遂次比較サイクル当たり１つよりも多いビットを計算するように構成されることを特徴とする条項１１に記載のｎビットＡＤＣ回路。
１６．マルチビットフラッシュＡＤＣ回路が、数回の比較を行うことによって増幅された誤差信号を変換するように構成され、マルチビットフラッシュＡＤＣ回路が、更に、数回の比較に加えて１回又はそれよりも多くの比較を行うことにより、ｎビットＡＤＣ回路が閾値レベル、オフセット電圧、設定時間、及び利得値の少なくとも１つに関連付けられた判断誤差を含む判断誤差に対して耐性であることを可能にするように構成されることを特徴とする条項１１に記載のｎビットＡＤＣ回路。
１７．アナログ入力信号をデジタル出力信号に変換する方法（例えば、図１１の１１００）であって、サイクル当たり１つよりも多いビットを処理するために遂次比較型Ａ／Ｄ変換器（ＡＤＣ）回路を作動する段階を含み、サイクルが、遂次比較サイクルであり、作動する段階（例えば、図１１の１１２０）が、１つ又はそれよりも多くの最初のサイクル中に複数の分解容量性サブＤＡＣ回路としてＡＤＣ回路の容量性デジタル／アナログ（ＤＡＣ）アレイを作動する段階（例えば、図１１の１１３０）と、１つ又はそれよりも多くの最終サイクル中に容量性ＤＡＣアレイの複数の分解容量性サブＤＡＣ回路を融合する段階（例えば、図１１の１１４０）とを含むことを特徴とする方法。
１８．遂次比較型ＡＤＣ回路を作動する段階が、数回の比較を行って判断誤差を低減する段階を含み、比較回数が、比較の最少回数をよりも大きく、比較の最少回数が、（２P）−１であり、ｐが、サイクル当たりビット数であり、ｐが、１よりも大きい整数であることを特徴とする条項１７に記載の方法。
１９．遂次比較型ＡＤＣ回路を作動する段階が、アナログ入力信号と１つのサイクルに関連して計算された信号の間の差を含む誤差信号を生成し、比較の少なくとも１つにおいて誤差信号を利用する段階を含み、比較の最少回数が、第１の数の誤差信号分割間隔に関連付けられ、比較回数が、誤差信号分割間隔の第２の数に関連しており、誤差信号分割間隔の第２の数が、誤差信号分割間隔の第１の数よりも大きいことを特徴とする条項１８に記載の方法。
２０．アナログ入力信号をデジタル出力信号に変換する方法（例えば、図１２の１２００）であって、サイクル当たりに１つよりも多いビットを処理するために遂次比較型Ａ／Ｄ変換器（ＡＤＣ）回路を作動する段階を含み、サイクルが、遂次比較サイクルであり、作動する段階（例えば、図１２の１２１０）が、第１のデジタル信号を第１のアナログ信号に変換する段階（例えば、図１２の１２１５）と、アナログ入力信号と第１のアナログ信号の間の差を含む誤差信号を増幅する段階（例えば、図１２の１２２０）と、増幅された誤差信号をマルチビットデジタル信号に変換する段階（例えば、図１２の１２３０）と、少なくともサイクルの一部において、マルチビットデジタル信号に基づいてデジタル信号及びデジタル出力信号のうちの少なくとも一方を発生させる段階（例えば、図１２の１２４０）とを含み、増幅に関連の利得が、サイクルの少なくとも一部中に増大することを特徴とする方法。
２１．増幅された誤差信号をマルチビットデジタル信号に変換する段階が、数回の比較を行う段階を含み、増幅された誤差信号をマルチビットデジタル信号に変換する段階が、更に別の回数の比較を行って判断誤差を低減する段階を含むことを特徴とする条項２０に記載の方法。
２２．いくつかのサイクルでアナログ入力信号をデジタル出力信号に変換するアナログ／デジタル変換器（ＡＤＣ）回路であって、いくつかの容量性サブＤＡＣ回路にグループ分けされた予充電されるように構成された対応する数の容量要素を含むデジタル／アナログ（ＤＡＣ）回路と、容量性サブＤＡＣ回路に結合された複数の比較器と、サイクルの最終部分中に容量性サブＤＡＣ回路を融合するように構成された複数の第１のスイッチと、比較器の少なくとも一部から出力信号を受信し、かつデジタル出力信号及び１つ又はそれよりも多くのデジタル信号のうちの少なくとも一方を発生させるように構成された処理回路とを含むことを特徴とするアナログ／デジタル変換器（ＡＤＣ）回路。
２３．いくつかのサイクルでアナログ入力信号をデジタル出力信号に変換するアナログ／デジタル変換器（ＡＤＣ）回路であって、ＤＡＣデジタル信号をＤＡＣアナログ信号に変換するように構成されたデジタル／アナログ変換器（ＤＡＣ）回路と、アナログ入力信号及びＤＡＣアナログ信号のうちの少なくとも一方に予充電されるように構成されたキャパシタと、誤差信号を増幅するように構成された増幅器回路と、増幅された誤差信号をマルチビットデジタル信号に変換するように構成されたマルチビットＡＤＣ回路と、マルチビットデジタル信号を使用してＤＡＣデジタル信号及びデジタル出力信号のうちの少なくとも一方を発生させるように構成された処理回路とを含むことを特徴とするアナログ／デジタル変換器（ＡＤＣ）回路。
【００７５】
本発明の開示の態様の様々な例は、便宜上付番した条項（１、２、３のような）として説明される。これらは例示的に示しているものであり、本発明の技術を限定しない。図及び参照番号の識別は、単に例示及び例証の目的で以下に示すものであり、これらの条項は、それらの識別により限定されない。
１．いくつかの遂次比較サイクルでアナログ入力信号をデジタル出力信号に変換するｎビットアナログ／デジタル変換器（ＡＤＣ）回路（例えば、図１３の１３００）であって、いくつかの容量性サブＤＡＣ回路にグループ分けされた容量要素を予充電するための手段（例えば、図１３の１３１０）と、容量性サブＤＡＣ回路に結合された比較を行うための手段（例えば、図１３の１３２０）と、遂次比較サイクルの１つ又はそれよりも多くの最初のサイクル中に容量性サブＤＡＣ回路を隔離し、かつ遂次比較サイクルの１つ又はそれよりも多くの最終サイクル中に容量性サブＤＡＣ回路を融合するための手段（例えば、図１３の１３３０）と、複数の比較器から出力信号を受信するための手段（例えば、図１３の１３４０）と、デジタル出力信号及びいくつかのＤＡＣデジタル信号のうちの少なくとも一方を発生させるための手段（例えば、図１３の１３５０）とを含み、ｎが、１よりも大きい正の整数を表すことを特徴とするｎビットアナログ／デジタル変換器（ＡＤＣ）回路。
２．誤差信号が、アナログ入力信号と基準信号の間の差を含むことを特徴とする条項１に記載のｎビットＡＤＣ回路。
３．容量要素が、２ｎ要素を実質的に含むことを特徴とする条項１に記載のｎビットＡＤＣ回路。
４．比較を行うための手段が、複数の比較器を含み、ｎビットＡＤＣ回路が、複数の比較器の２つの隣接比較器を相互接続するための手段を含むことを特徴とする条項１に記載のｎビットＡＤＣ回路。
５．予充電するための手段と比較を行うための手段の間に結合された増幅を行うための手段を更に含み、容量性サブＤＡＣ回路の各々が、ＤＡＣデジタル信号の１つを受信するように構成され、容量性サブＤＡＣ回路の各々のビット数が、デジタル出力信号のビット数よりも小さいことを特徴とする条項１に記載のｎビットＡＤＣ回路。
６．増幅を行うための手段が、増幅器回路を含み、ｎビットＡＤＣ回路が、遮断するための手段を含み、遮断するための手段が、容量要素の対応する１つ又はそれよりも多くが予充電された時増幅器回路の対応する１つの入力及び出力を短絡させるように構成され、かつ増幅器回路の対応する１つの入力が比較に向けて待機状態である時に増幅器回路の対応する１つの入力及び出力を互いに切り離すために開成するように構成されることを特徴とする条項５に記載のｎビットＡＤＣ回路。
７．生成するための手段が、１つ又はそれよりも多くの最終サイクルの前のサイクル中に遂次比較サイクル当たり１つよりも多いビットを計算するように構成されることを特徴とする条項１に記載のｎビットＡＤＣ回路。
８．ｎが８であり、容量性サブＤＡＣ回路の各々が、６ビットＤＡＣを含み、１つ又はそれよりも多くの最終サイクルが、遂次比較サイクルの最終２サイクルを含むことを特徴とする条項１に記載のｎビットＡＤＣ回路。
９．ｎビットＡＤＣ回路が、８サイクル未満でデジタル出力信号を計算するように構成され、ｎビットＡＤＣ回路が、遂次比較サイクルの第１の３サイクルの各々中にデジタル出力信号の２ビットを計算するように構成され、ｎが８であることを特徴とする条項１に記載のｎビットＡＤＣ回路。
１０．比較を行うための手段が、複数の比較器を含み、複数の比較器の各々が、数回の比較を行うように構成され、複数の比較器の１つ又はそれよりも多くが、ｎビットＡＤＣ回路が閾値レベル、オフセット電圧、設定時間、及び利得値の少なくとも１つに関連付けられた判断誤差を含む判断誤差に対して耐性であることを可能にするために比較の回数に加えて１回又はそれよりも多くの比較を行うように構成されることを特徴とする条項１に記載のｎビットＡＤＣ回路。
１１．いくつかの遂次比較サイクルでアナログ入力信号をデジタル出力信号に変換するｎビットアナログ／デジタル変換器（ＡＤＣ）回路であって、ＤＡＣデジタル信号をＤＡＣアナログ信号に変換することによってＤＡＣアナログ信号を発生させるための手段（例えば、図１４の１４１０）と、アナログ入力信号及びＤＡＣアナログ信号のうちの少なくとも一方でキャパシタを予充電するための手段（例えば、図１４の１４２０）と、アナログ入力信号とＤＡＣアナログ信号の間の差を含む誤差信号を増幅するための手段であって、増幅するための手段が、遂次比較サイクルの少なくとも一部中に増幅するための手段の利得を変えるように構成される増幅するための手段（例えば、図１４の１４３０）と、マルチビットデジタル信号に増幅された誤差信号を変換するための手段（例えば、図１４内の１４４０）と、遂次比較サイクルの少なくとも一部でマルチビットデジタル信号に基づいてＤＡＣデジタル信号及びデジタル出力信号のうちの少なくとも一方を発生させるための手段（例えば、図１４内の１４５０）とを含み、ｎが、１よりも大きい正の整数を表すことを特徴とするｎビットアナログ／デジタル変換器（ＡＤＣ）回路。
１２．ＤＡＣアナログ信号を発生させる手段が、単一の電荷再分配型容量性ＤＡＣを含むことを特徴とする条項１に記載のｎビットＡＤＣ回路。
１３．増幅するための手段の入力ポートで誤差信号を供給するように構成されたスイッチングの手段を更に含むことを特徴とする条項１１に記載のｎビットＡＤＣ回路。
１４．増幅するための手段に制御信号を供給するように構成された制御するための手段を更に含み、増幅するための手段が、更に、制御信号に応答して増幅するための手段の利得を変えるように構成されることを特徴とする条項１１に記載のｎビットＡＤＣ回路。
１５．ＤＡＣデジタル信号及びデジタル出力信号のうちの少なくとも一方を発生させるための手段が、遂次比較サイクル当たりに１つよりも多いビットを計算するように構成されることを特徴とする条項１１に記載のｎビットＡＤＣ回路。
１６．増幅された誤差信号を変換するための手段が、数回の比較を行うことによって増幅された誤差信号を変換するように構成され、増幅された誤差信号を変換するための手段が、更に、数回の比較に加えて１つ又はそれよりも多くの比較を行うことによってｎビットＡＤＣ回路が閾値レベル、オフセット電圧、設定時間、及び利得値の少なくとも１つに関連付けられた判断誤差を含む判断誤差に対して耐性であることを可能にするように構成されることを特徴とする条項１１に記載のｎビットＡＤＣ回路。
１７．いくつかの遂次比較サイクルでアナログ入力信号をデジタル出力信号に変換する装置であって、遂次比較サイクルの１つ又はそれよりも多くの最初のサイクル中に複数の分解された容量性サブＤＡＣ回路として容量性デジタル／アナログ（ＤＡＣ）アレイを作動するための手段（例えば、図１５Ａの１５１０）と、遂次比較型サイクルの１つ又はそれよりも多くの最終サイクル中に容量性ＤＡＣアレイの複数の分解された容量性サブＤＡＣ回路を融合するための手段（例えば、図１５Ａの１５２０）とを含むことを特徴とする装置。
１８．作動するための手段及び融合するための手段が、数回の比較を行って判断誤差を低減するための手段（例えば、図１５Ｂの１５３０）を含み、比較の回数が、比較の最少回数をよりも大きく、比較の最少回数が、（２P）−１であり、ｐが、遂次比較サイクル当たりに利用されるビットの数であり、ｐが、１よりも大きい整数であることを特徴とする条項１７に記載の装置。
１９．作動するための手段及び融合するための手段が、アナログ入力信号と遂次比較サイクルの１つに関連して計算された信号の間の差を含む誤差信号を生成し、比較の少なくとも１つにおいて誤差信号を利用するための手段（例えば、図１５Ｂの１５４０）を含み、比較の最少回数が、第１の数の誤差信号分割間隔に関連付けられ、比較の回数が、誤差信号分割間隔の第２の数に関連しており、誤差信号分割間隔の第２の数が、誤差信号分割間隔の第１の数よりも大きいことを特徴とする条項１８に記載の装置。
２０．いくつかの遂次比較サイクルでアナログ入力信号をデジタル出力信号に変換する装置であって、第１のデジタル信号を第１のアナログ信号に変換するための手段（例えば、図１６Ａの１６１０）と、アナログ入力信号と第１のアナログ信号の間の差を含む誤差信号を増幅するための手段（例えば、図１６Ａの１６２０）と、増幅された誤差信号をマルチビットデジタル信号に変換するための手段（例えば、図１６Ａ内の１６３０）と、少なくともサイクルの一部でマルチビットデジタル信号に基づいてデジタル信号及びデジタル出力信号のうちの少なくとも一方を発生させるための手段（例えば、図１６Ａの１６４０）とを含み、増幅するための手段に関連の利得が、遂次比較サイクルの少なくとも一部中に増大することを特徴とする装置。
２１．マルチビットデジタル信号に増幅された誤差信号を変換するための手段が、数回の比較を行うための手段（例えば、図１６Ａの１６５０）を含み、マルチビットデジタル信号に増幅された誤差信号を変換するための手段が、判断誤差を低減するために追加回数の比較を行うための手段を含むことを特徴とする条項１８に記載の装置。
２２．いくつかのサイクルでアナログ入力信号をデジタル出力信号に変換するアナログ／デジタル変換器（ＡＤＣ）回路であって、いくつかの容量性サブＤＡＣ回路にグループ分けされた容量要素を予充電するための手段（例えば、図１７の１７１０）と、容量性サブＤＡＣ回路に結合された比較を行うための手段（例えば、図１７内の１７２０）と、サイクルの最終部分中に容量性サブＤＡＣ回路を融合するための手段（例えば、図１７内の１７３０）と、デジタル出力信号及び１つ又はそれよりも多くのデジタル信号のうちの少なくとも一方を発生させるための手段（例えば、図１７の１７４０）とを含むことを特徴とする装置。
２３．いくつかのサイクルでアナログ入力信号をデジタル出力信号に変換するアナログ／デジタル変換器（ＡＤＣ）回路であって、ＤＡＣデジタル信号をＤＡＣアナログ信号に変換するための手段（例えば、図１８内の１８１０）と、アナログ入力信号及びＤＡＣアナログ信号のうちの少なくとも一方でキャパシタを予充電するための手段（例えば、図１８の１８２０）と、誤差信号を増幅するための手段（例えば、図１８の１８３０）と、マルチビットデジタル信号に増幅された誤差信号を変換するための手段（例えば、図１８内の１８４０）と、マルチビットデジタル信号に基づいてＤＡＣデジタル信号及びデジタル出力信号のうちの少なくとも一方を発生させるための手段（例えば、図１８内の１８５０）とを含むことを特徴とするアナログ／デジタル変換器（ＡＤＣ）回路。
【００７６】
他の注釈
一態様では、本明細書の節のいずれも独立節のいずれか１つ又は従属節のいずれか１つに従属することができる。一態様では、節（例えば、従属節又は独立節）のいずれもいずれかの他の節（例えば、従属節又は独立節）と組み合わせることができる。一態様では、条項は、節、文、語句、又は段落に記載の単語（例えば、段階、作動、手段、又は構成要素）の一部又は全部を含むことができる。一態様では、条項は、１つ又はそれよりも多くの節、文、語句、又は段落に説明された単語の一部又は全部を含むことができる。一態様では、条項、文、語句、又は段落の各々の単語の一部を除外することができる。一態様では、付加的な単語又は要素は、節、文、語句、又は段落に追加することができる。一態様では、本発明の技術は、本明細書に説明する構成要素、要素、機能、又は作動の一部を利用せずに実施することができる。一態様では、本発明の技術は、付加的な構成要素、要素、機能、又は作動を利用して実施することができる。
【００７７】
一態様では、本明細書に説明又は主張するあらゆる方法、命令、コード、手段、論理回路、構成要素、ブロック、及びモジュールなど（例えば、ソフトウエア又はハードウエア）は、図面（例えば、流れ図、ブロック図）において表すことができ、このような図面（明示的に示されたか否かに関わらず）は、引用により明示的に本明細書に組み込まれ、かつこのような図面は（明示的に示されていないとしても）、新規事項を形成することなく本発明の開示に追加することができる。簡潔さを期すために、節／説明／特許請求の範囲の一部（ただし必ずしも全てというわけではない）は、図面において明示的に表されているが、節／説明／条項のいずれも、明示的に示す図面と同様に図面中で表すことができる。例えば、各作動又は段階が矢印により次の作動又は段階に接続されるように、方法に関する節、文、又は条項のいずれかのために流れ図を示すことができる。別の例において、ブロック図は、要素の各手段が要素のモジュール（例えば、アクションを実行するモジュール）として表することができるように、要素（例えば、アクションを実行するための手段）に向けて手段を有する節、文、又は条項のいずれに対しても示すことができる。
【００７８】
当業者は、本明細書に説明する様々な例示的なブロック、モジュール、要素、構成要素、方法、作動、段階、及びアルゴリズムのような品目が、電子ハードウエア、又はハードウエア及びソフトウエアの組合せとして実施することができることを認めるであろう。
【００７９】
ハードウエア及びソフトウエアの互換性を示すために、様々な例示的なブロック、モジュール、要素、構成要素、方法、作動、段階、及びアルゴリズムのような品目は、機能性に関して一般的に説明した。このような機能性がハードウエア又はソフトウエアとして実施されるか否かは、システム全体に課せられる特定の用途及び設計制約条件に依存する。当業者は、各特定の用途に向けて説明した機能性を異なる方法で実施することができる。
【００８０】
一態様では、「手段」、ブロック、モジュール、要素、構成要素、又はプロセッサは、１つ又はそれよりも多くの機能又は作動を行うための品目（例えば、ブロック、モジュール、要素、構成要素、又はプロセッサのうちの１つ又はそれよりも多く）とすることができる。一態様では、そのような品目は、装置、ハードウエア、又はその一部とすることができる。実施例では、品目は、機能を実行するか又は作動を実行するように構成された１つ又はそれよりも多くの回路として実施することができる。回路は、１つ又はそれよりも多くの回路及び／又は論理回路を含むことができる。回路は、アナログ及び／又はデジタルとすることができる。回路は、電気的及び／又は光学的とすることができる。回路は、トランジスタを含むことができる。実施例では、１つ又はそれよりも多くの品目は、処理システム（例えば、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）など）として実施することができる。一実施例では、例えば、品目は、機能を実行するか又は作動を実行する命令の形態の構造を含むことができ、命令は、機械可読媒体、別のデバイス、又はその部分上に符号化又は記憶され、命令は、ソフトウエア、アプリケーション、サブルーチン、又はその一部とすることができる。当業者は、命令、回路、及び処理システムを実施する方法を認識するであろう。
【００８１】
単数形の要素への言及は、特に断らない限り「唯一無二である」ではなく「１つ又はそれよりも多く」を意味することを意図している。例えば、クロック信号は、１つ又はそれよりも多くのクロック信号を指すことができ、制御信号は、１つ又はそれよりも多くの制御信号を指すことができ、入力信号は、１つ又はそれよりも多くの入力信号を指すことができ、出力信号は、１つ又はそれよりも多くの出力信号を指すことができ、信号は、差動電圧信号を指すことができる。
【００８２】
特に断らない限り、「一部」という用語は、１つ又はそれよりも多くを指す。男性（例えば、彼の）の代名詞は、女性及び中性（例えば、彼女及びその）を含み、その逆も同様である。見出し及び小見出しは、あるとしても便宜上使用しており、本発明を限定しない。
【００８３】
「例示的」という単語は、「例示又は例証として機能すること」を意味するために本明細書に使用される。「例示的」であるとして本明細書に説明するあらゆる態様又は設計は、必ずしも他の態様又は設計に優って好適又は有利と解釈すべきではない。一態様では、本明細書に説明する様々な代替構成及び作動は、少なくとも同等であると考えることができる。
【００８４】
「態様」のような語句は、このような態様が本発明の技術に不可欠であること、又はこのような態様が、主題の全ての構成に適用されることを意味しない。態様に関連する開示内容は、全ての構成又は１つ又はそれよりも多くの構成に適用することができる。態様は、１つ又はそれよりも多くの実施例を提供することができる。態様のような語句は１つ又はそれよりも多くの態様を指すことができ、その逆も同様である。「実施形態」のような語句は、このような実施形態が本発明の技術に不可欠であること、又はこのような実施形態が本発明の技術の全ての構成に適用されるように意図しているものではない。実施形態に関連する開示は、全ての実施形態又は１つ又はそれよりも多くの実施形態に適用することができる。実施形態は、１つ又はそれよりも多くの実施例を提供することができる。実施形態のような語句は、１つ又はそれよりも多くの実施形態を指すことができ、その逆も同様である。「構成」のような語句は、このような構成が本発明の技術に不可欠であること、又はこのような構成が本発明の技術の全ての構成に適用されることを意味しない。構成に関連する開示は、全ての構成又は１つ又はそれよりも多くの構成に適用することができる。構成は、１つ又はそれよりも多くの実施例を提供することができる。構成のような語句は、１つ又はそれよりも多くの構成を指すことができ、その逆も同様である。
【００８５】
本発明の開示の一態様では、アクション又は機能が品目によって実行されると説明される時に（例えば、受信、判断、供給、生成、変換、表示、通知、受諾、選択、制御、送信、報告、送付、又はあらゆる他のアクション又は機能）、このようなアクション又は機能は、直接又は間接にその品目によって実行することができることが理解される。一態様では、モジュールがアクションを実行すると説明される時に、モジュールは、直接にアクションを実行することを理解することができる。一態様では、モジュールがアクションを実行する説明する時に、例えば、このようなアクションを容易にするか、可能にするか、又は引き起こすことによってモジュールは間接的にアクションを実行することを理解することができる。
【００８６】
一態様では、特に断らない限り、全ての測定値、値、定格値、位置、マグニチュード、サイズ、及び以下の特許請求の範囲を含む本明細書に定められる他の仕様は、概算であり正確なものではない。一態様では、関連する機能及び関連する当業技術において慣習的であるものと一致する適切な範囲を有することが意図される。
【００８７】
一態様では、「結合された」などの用語は、直接に結合されることを指すことができる。別の態様では、「結合された」などの用語は、間接的に結合されることを指すことができる。
【００８８】
本発明の開示で用いられる「上部」、「底部」、「前部」、「後部」などのような用語は、普通の重力座標系ではなく任意の座標系で理解すべきである。従って、上面、底面、前面、及び後面は、重力座標系において上方、下方、斜め、又は水平に拡張することができる。
【００８９】
様々な品目は、全て、本発明の技術の範囲から逸脱することなく個別に配置することができる（例えば、異なる順番に配置又は異なる方法で分割することができる）。本発明の開示の一態様では、特許請求の範囲に説明される要素は、１つ又はそれよりも多くのモジュール又はサブモジュールによって実施することができる。
【００９０】
開示する段階、作動、又は処理の特定の順番又は階層は、例示的な手法の例示であることが理解される。設計優先項目に基づいて、段階、作動、又は処理の特定の順番又は階層を再編成することができることが理解される。段階、作動、又は処理の一部を同時に実行することができる。付随する方法に関する特許請求の範囲は、あるとしても、サンプル的な順番で様々な段階、作動、又は処理の要素を提供するものであり、提供する特定の順番又は階層に限定されることを意図していない。
【００９１】
本発明の開示は、あらゆる当業者が本明細書に説明する様々な態様を実施することを可能にするために提供するものである。本発明の開示では、本発明の技術の様々な実施例を示しており、本発明の技術は、これらの実施例に限定されない。開示する実施形態に対する様々な修正は、当業者に容易に明らかであると思われるので、本明細書で定義する一般的な原理を他の実施形態にも適用することができる。
【００９２】
一態様では、トランジスタは、バイポーラ接合型トランジスタ、電界効果トランジスタなどを指すことができる。一態様では、図７及び図１０は、特定の数のビット、サブＤＡＣ、スイッチ、増幅器、比較器、ＳＡＲ、ＤＡＣ、ＰＧＡ、及び他の構成要素による構成の実施例を提供する。しかし、本発明の技術はこれらの例示的な数に限定されず、他の数のビット又は構成要素で実施することができる。
【００９３】
当業者に公知か又は後で公知になる本発明の開示を通じて説明する様々な態様の要素に対する全ての構造的及び機能的均等物は、引用により本明細書に明示的に組み込まれると共に特許請求の範囲によって包含されるように意図している。更に、本明細書で開示するいずれのものもこのような開示が明示的に特許請求の範囲に説明されるか否かに関わらず、一般大衆に捧げることを意図したものではない。いずれの特許請求の範囲の要素も「のための手段」という語句を使用して要素が明示的に説明されるか、又は方法に関する特許請求の範囲の場合には「のための段階」という語句を使用して要素が説明されていない限り、「３５  Ｕ．Ｓ．Ｃ．§１１２」第６項の規定により解釈されるものとする。更に、「含む」、「有する」のような用語が使用される範囲で、このような用語は、「ｃｏｍｐｒｉｓｅ」が特許請求の範囲内の転換語として使用された時に解釈されるような用語「ｃｏｍｐｒｉｓｅ」と同様に包含的であると意図される。
【００９４】
表題、背景技術、発明の概要、図面の簡単な説明、及び要約は、本発明の開示に本明細書により組み込まれて本発明の開示又は特許請求の範囲を限定するのではなく本発明の開示の例示的な例として示されている。更に、発明を実施するための形態において、説明は、例示的な例を示し、様々な特徴は、本発明の開示を合理化する目的のために様々な実施形態において共にグループ分けされていることを見ることができる。この開示の方法は、主張する主題が各特許請求の範囲において明示的に説明されている特徴よりも多い特徴が必要であるという意図を反映するとは解釈しないものとする。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示する構成又は作動の全て未満の特徴に存在する。従って、以下の特許請求の範囲は、詳細説明に組み込まれ、各特許請求の範囲は、個別に主張する主題として自立している。
【００９５】
特許請求の範囲は、本明細書に説明する態様に限定されず、言語による特許請求の範囲と一致する完全な範囲を与えられるものとしてかつ全ての法的均等物を包含するものとする。それにも関わらず、特許請求の範囲のいずれも「３５  Ｕ．Ｓ．Ｃ．§１０１、１０２、又は１０３」の要件を満足しない主題を包含することを意図しておらず、また、そのように解釈すべきではない。このような主題のあらゆる想定外の包含をここに否定する。
【符号の説明】
【００９６】
１００  フラッシュＡＤＣ回路
１２０  基準電圧分割回路
１３０  比較器回路
１４０  温度復号器
Ｖｒｅｆ  基準電圧
【図１】
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【図４】
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【図５】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図２】
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【図３】
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【図６】
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【図７】
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【図１０】
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【外国語明細書】
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