(57)【要約】【課題】ショートチャネル特性などを向上する。【解決手段】ｎ型ＦＥＴ１１１Ｎの半導体活性層１１１Ｃの上面に、バックゲート絶縁膜４０１を介してバックゲート電極１２１を金属材料で形成する。ここでは、バックゲート電極１２１，２２１について、半導体活性層１１１Ｃの上面においてゲート電極１１１Ｇおよび一対のソース・ドレイン領域１１１Ａ，１１１Ｂに対応する部分を被覆するように、バックゲート電極１２１を形成する。【選択図】図２
2013093371.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が設けられている電界効果トランジスタ
を具備し、
前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、
前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように設けられている、
半導体装置。
【請求項２】
前記バックゲート電極に印加される電位に応じて、当該電界効果トランジスタの閾値電圧が制御される、
請求項１に記載の半導体装置。
【請求項３】
前記半導体層の他方の面の側に設けられており、前記バックゲート電極に電気的に接続された外部電極
を有し、
前記外部電極を介して、前記バックゲート電極に電位が印加されることによって、当該電界効果トランジスタの閾値電圧が制御される、
請求項２に記載の半導体装置。
【請求項４】
前記バックゲート絶縁膜は、シリコン酸化物よりも誘電率が高いｈｉｇｈ−ｋ材料によって形成されている、
請求項１に記載の半導体装置。
【請求項５】
前記バックゲート絶縁膜は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成されている、
請求項１に記載の半導体装置。
【請求項６】
前記バックゲート絶縁膜は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成されている、
請求項１に記載の半導体装置。
【請求項７】
前記バックゲート絶縁膜は、Ｈｆ，Ｔａ，Ｚｒ，Ｌａの酸化物、窒化物、酸窒化物、または、これらにＳｉが含有された材料で形成された層を含むように形成されている、
請求項１に記載の半導体装置。
【請求項８】
前記バックゲート電極は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成されている、
請求項１に記載の半導体装置。
【請求項９】
前記バックゲート電極は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成されている、
請求項１に記載の半導体装置。
【請求項１０】
前記バックゲート電極は、ＴｉＮ，Ｔｉ，ＴａＮ，Ｔａ，Ｗ，Ｃｕ，または、Ａｌで形成された層を含むように形成されている、
請求項１に記載の半導体装置。
【請求項１１】
ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、
前記バックゲート絶縁膜は、前記ｎ型電界効果トランジスタと前記ｐ型電界効果トランジスタとの間において一体に形成されている、
請求項１に記載の半導体装置。
【請求項１２】
ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、
前記バックゲート絶縁膜は、前記ｎ型電界効果トランジスタと前記ｐ型電界効果トランジスタとの間において分離しており、互いに異なる材料で形成されている、
請求項１に記載の半導体装置。
【請求項１３】
前記電界効果トランジスタとして、同じ導電型のものが複数設けられており、
当該同じ導電型の複数の電界効果トランジスタにおいて、前記バックゲート絶縁膜が分離しており、異なる材料で形成されている、
請求項１に記載の半導体装置。
【請求項１４】
ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、
前記バックゲート電極は、前記ｎ型電界効果トランジスタと前記ｐ型電界効果トランジスタとの間において、互いに異なる材料で形成されている、
請求項１に記載の半導体装置。
【請求項１５】
前記電界効果トランジスタとして、同じ導電型のものが複数設けられており、
当該同じ導電型の複数の電界効果トランジスタにおいて、前記バックゲート電極が異なる材料で形成されている、
請求項１に記載の半導体装置。
【請求項１６】
前記半導体層は、真性半導体で形成されている、
請求項１に記載の半導体装置。
【請求項１７】
前記電界効果トランジスタに電気的に接続するパッド電極
を有し、
前記パッド電極は、前記半導体層の一方の面の側に設けられている、
請求項１に記載の半導体装置。
【請求項１８】
前記電界効果トランジスタは、フィン型トランジスタである、
請求項１に記載の半導体装置。
【請求項１９】
半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が設けられる電界効果トランジスタを形成する工程と、
前記半導体層の他方の面に、バックゲート絶縁膜を介してバックゲート電極を金属材料で形成する工程と
を有し、
前記バックゲート電極の形成工程では、前記バックゲート電極が前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように、前記バックゲート電極を形成する、
半導体装置の製造方法。
【請求項２０】
受光素子を含む画素と、
前記画素に電気的に接続された周辺回路と
を具備し、
前記周辺回路は、
半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成されると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が形成されている電界効果トランジスタ
を有し、
前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、
前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように設けられている、
固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置、および、その製造方法に関する。また、固体撮像装置に関する。特に、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を具備する、半導体装置、および、その製造方法、固体撮像装置に関する。
【背景技術】
【０００２】
半導体装置において、２２ｎｍノード（ｎｏｄｅ）、さらに、１４ｎｍノードなどの最先端ロジックデバイスでは、ＦＥＴの縮小化に伴うショートチャネル効果に起因して、性能の向上が困難になってきている。特に、不純物のイオン注入によって、ハロ（Ｈａｌｏ）−エクステンション領域を含むソース・ドレイン領域を形成する場合（たとえば、特許文献１の図２参照）には、空乏層の制御が容易でなく、この不具合の発生が顕在化している。
【０００３】
このような不具合を解消するために、たとえば、ハロ（Ｈａｌｏ）−エクステンション領域を含むソース・ドレイン領域をエピタキシャル成長によって形成することが提案されている（たとえば、特許文献２の図２参照）。この場合には、空乏層の伸びを抑制すると共に、所望の接続抵抗を得てオン電流を維持しながら、ショートチャネル特性を改善できる。
【０００４】
また、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いて、完全欠乏（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ）型のＦＥＴを形成し、空乏層の伸びを完全に抑制することで、この不具合を解消できる（たとえば、特許文献３の図１７参照）。
【０００５】
半導体装置においては、ＦＥＴの閾値電圧を調整するために、チャネルに不純物をイオン注入している。しかし、この場合は、ショートチャネル特性（サブスレッシュホールド特性）の悪化以外に、不純物濃度のバラツキに起因してトランジスタ特性（マッチング特性等）のバラツキが増加する場合がある。
【０００６】
また、チャネルに不純物をイオン注入すること以外に、ｈｉｇｈ−ｋ材料（ＨｆＯ２等）でゲート絶縁膜を形成し、メタル材料（ＴｉＮ等）でゲート電極を形成することで、ＦＥＴの閾値制御を実施する場合がある。これは、２８ｎｍノード以降で、一般に実施されている。この場合、ゲート絶縁膜やゲート電極について適切な仕事関数になるように材料を選択して、ＦＥＴの閾値制御を実施している（たとえば、特許文献４の段落［０００２］，［０１３４］，［０１３９］など参照）。
【０００７】
しかし、この場合には、ＦＥＴについて複数の異なる閾値電圧にすることができない。つまり、マルチ閾値にすることができない。
【０００８】
マルチ閾値を実現のために、ＳＯＩ基板を構成するシリコン基板に、高濃度の不純物を含むグランド・プレーン（ｇｒｏｕｎｄ  ｐｌａｎｅ）領域を設け、そのグランド・プレーン領域上にＢＯＸ層（埋め込み酸化膜）を介してＦＥＴを設けることが提案されている。ここでは、グランド・プレーンをバックゲートとしてバイアスを印加することで、マルチ閾値が実現されている（たとえば、非特許文献１参照）。この場合、ＳＯＩ基板においてシリコン層とＢＯＸ層とを介してシリコン基板に不純物をイオン注入することで、グランド・プレーン領域を形成している。よって、ＦＥＴのチャネルが形成されるシリコン層に不純物がイオン注入されてしまうので、ショートチャネル特性の悪化や、トランジスタ特性のバラツキが発生する場合がある。また、完全欠乏型の場合でも、ＢＯＸ層を薄膜化することが容易ではないので、その厚いＢＯＸ層を介して、ドレインとチャネルとの間のカップリング容量が大きくなる場合がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−４９７３３号公報
【特許文献２】特開２００８−１６５２３号公報
【特許文献３】特開２００５−１８３６２２号公報
【特許文献４】特開２００５−２８５８０９号公報
【非特許文献】
【００１０】
【非特許文献１】Ｍ．Ｋｈａｔｅｒ，ｅｔ  ａｌ．，”ＦＤＳＯＩ  ＣＭＯＳ  ｗｉｈｔ  Ｄｉｅｌｅｌｃｔｒｉｃａｌｌｙ−Ｉｓｏｌａｔｅｄ  Ｂａｃｋ  Ｇａｔｅｓ  ａｎｄ  ３０ｎｍ  ＬＧ  Ｈｉｇｈ−ｋ／Ｍｅｔａｌ  Ｇａｔｅ”、２０１０  ＳＹＭＰＯＳＩＵＭ  ＯＮ  ＶＬＳＩ  ＴＥＣＨＮＯＬＯＧＹ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ  、ＵＳＡ、ＩＥＥＥ  ＣＡＴ．  Ｎｏ．ＣＦＰ１０ＶＬＳ−ＰＲＴ、２０１０．０６．１５、４３〜４４ページ
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記のように、半導体装置においては、微細化などの要求に伴って、性能を向上させることが困難になってきている。同様に、上記のような半導体装置として構成された固体撮像装置においても、性能を向上させることが容易では無い。
【００１２】
したがって、本技術は、性能を向上可能な、半導体装置、および、その製造方法、固体撮像装置を提供する。
【課題を解決するための手段】
【００１３】
本技術の半導体装置は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が設けられている電界効果トランジスタを具備し、前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように設けられている。
【００１４】
本技術の半導体装置の製造方法は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が設けられる電界効果トランジスタを形成する工程と、前記半導体層の他方の面に、バックゲート絶縁膜を介してバックゲート電極を金属材料で形成する工程とを有し、前記バックゲート電極の形成工程では、前記バックゲート電極が前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように、前記バックゲート電極を形成する。
【００１５】
本技術の固体撮像装置は、受光素子を含む画素と、前記画素に電気的に接続された周辺回路とを具備し、前記周辺回路は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成されると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が形成されている電界効果トランジスタを有し、前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように設けられている。
【００１６】
本技術においては、電界効果トランジスタを構成する半導体層の他方の面に、バックゲート絶縁膜を介してバックゲート電極を金属材料で形成する。ここでは、半導体層の他方の面においてゲート電極および一対のソース・ドレイン領域に対応する部分を少なくとも被覆するようにバックゲート電極を形成する。
【発明の効果】
【００１７】
本技術によれば、本技術は、性能を向上可能な、半導体装置、および、その製造方法、固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、実施形態１の半導体装置を示す図である。
【図２】図２は、実施形態１の半導体装置を示す図である。
【図３】図３は、実施形態１の半導体装置を示す図である。
【図４】図４は、実施形態１において、半導体装置の製造方法の要部を示す図である。
【図５】図５は、実施形態１において、半導体装置の製造方法の要部を示す図である。
【図６】図６は、実施形態１において、半導体装置の製造方法の要部を示す図である。
【図７】図７は、実施形態１において、半導体装置の製造方法の要部を示す図である。
【図８】図８は、実施形態１において、半導体装置の製造方法の要部を示す図である。
【図９】図９は、実施形態１において、半導体装置の製造方法の要部を示す図である。
【図１０】図１０は、実施形態１において、半導体装置の製造方法の要部を示す図である。
【図１１】図１１は、比較例の半導体装置を示す図である。
【図１２】図１２は、実施形態２において、半導体装置の要部を示す図である。
【図１３】図１３は、実施形態３において、半導体装置の要部を示す図である。
【図１４】図１４は、実施形態３において、半導体装置の要部を示す図である。
【図１５】図１５は、実施形態４において、半導体装置の要部を示す図である。
【図１６】図１６は、実施形態４において、半導体装置の要部を示す図である。
【図１７】図１７は、実施形態４において、半導体装置の要部を示す図である。
【図１８】図１８は、実施形態４において、半導体装置の製造方法の要部を示す図である。
【図１９】図１９は、実施形態４において、半導体装置の製造方法の要部を示す図である。
【図２０】図２０は、実施形態４において、半導体装置の製造方法の要部を示す図である。
【図２１】図２１は、実施形態４において、半導体装置の製造方法の要部を示す図である。
【図２２】図２２は、実施形態４において、半導体装置の製造方法の要部を示す図である。
【図２３】図２３は、実施形態４において、半導体装置の製造方法の要部を示す図である。
【図２４】図２４は、実施形態４において、半導体装置の製造方法の要部を示す図である。
【図２５】図２５は、実施形態４において、半導体装置の製造方法の要部を示す図である。
【図２６】図２６は、実施形態４において、半導体装置の製造方法の要部を示す図である。
【図２７】図２７は、実施形態４において、半導体装置の製造方法の要部を示す図である。
【図２８】図２８は、実施形態４において、半導体装置の製造方法の要部を示す図である。
【図２９】図２９は、実施形態５において、半導体装置の要部を示す図である。
【図３０】図３０は、実施形態５において、半導体装置の要部を示す図である。
【図３１】図３１は、実施形態５において、半導体装置の製造方法の要部を示す図である。
【図３２】図３２は、実施形態５において、半導体装置の製造方法の要部を示す図である。
【図３３】図３３は、実施形態５において、半導体装置の製造方法の要部を示す図である。
【図３４】図３４は、実施形態５において、半導体装置の製造方法の要部を示す図である。
【図３５】図３５は、実施形態５において、半導体装置の製造方法の要部を示す図である。
【図３６】図３６は、実施形態５において、半導体装置の製造方法の要部を示す図である。
【図３７】図３７は、実施形態５において、半導体装置の製造方法の要部を示す図である。
【発明を実施するための形態】
【００１９】
本技術の実施形態について、図面を参照して説明する。
【００２０】
なお、説明は、下記の順序で行う。
１．実施形態１（バックゲート絶縁膜がＮＦＥＴとＰＦＥＴとの間で一体の場合）
２．実施形態２（バックゲート絶縁膜がＮＦＥＴとＰＦＥＴとのそれぞれに設けられている場合）
３．実施形態３（パッド電極を含む構造の場合）
４．実施形態４（固体撮像装置の場合）
５．実施形態５（ＦｉｎＦＥＴの場合）
６．その他
【００２１】
＜１．実施形態１＞
［Ａ］装置構成
図１〜図３は、実施形態１の半導体装置を示す図である。
【００２２】
図１は、半導体装置の断面を示す図である。図２は、半導体装置の要部に関する断面を示す図である。図３は、半導体装置の要部に関する上面を示す図である。各図においては、各部のレイアウトについて容易に理解できるように、各部のスケールを適宜変更して示している。
【００２３】
図１に示すように、半導体装置１は、ｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとを含む。
【００２４】
そして、半導体装置１において、ｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとの裏面（上面）側には、図１に示すように、バックゲート絶縁膜４０１とバックゲート電極１２１，２２１とが設けられている。
【００２５】
また、半導体装置１において、ｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとの表面（下面）側には、図１に示すように、多層配線層３１０が設けられている。
【００２６】
半導体装置１を構成する各部の構成について順次説明する。
【００２７】
（ａ）ｎ型ＦＥＴ１１１Ｎについて
図１に示すように、ｎ型ＦＥＴ１１１Ｎは、素子分離領域１１０で区画された領域内に設けられている。
【００２８】
図２に示すように、ｎ型ＦＥＴ１１１Ｎは、半導体活性層１１１Ｃと、ソース・ドレイン領域１１１Ａ，１１１Ｂと、ゲート電極１１１Ｇとを含む、完全空乏型のＭＯＳＦＥＴである。
【００２９】
ｎ型ＦＥＴ１１１Ｎのうち、半導体活性層１１１Ｃは、図２，図３に示すように、板状体である。半導体活性層１１１Ｃは、たとえば、真性な単結晶シリコン半導体によって形成されており、素子分離領域１１０で区画されている。半導体活性層１１１Ｃは、チャネルが形成される。素子分離領域１１０は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）であり、トレンチに絶縁材料を埋め込むことで形成されている。
【００３０】
ｎ型ＦＥＴ１１１Ｎのうち、ソース・ドレイン領域１１１Ａ，１１１Ｂは、図２に示すように、半導体活性層１１１Ｃの平坦な表面（下面）において、一対がゲート電極１１１Ｇを挟むように設けられている。一対のソース・ドレイン領域１１１Ａ，１１１Ｂのそれぞれは、低濃度不純物領域１１１ＡＬ，１１１ＢＬと、高濃度不純物領域１１１ＡＨ，１１１ＢＨとを含む。
【００３１】
ここで、低濃度不純物領域１１１ＡＬ，１１１ＢＬは、いわゆるエクステンション領域であり、図２に示すように、ゲート電極１１１Ｇと高濃度不純物領域１１１ＡＨ，１１１ＢＨとの間に挟まれるように設けられている。低濃度不純物領域１１１ＡＬ，１１１ＢＬは、半導体活性層１１１Ｃの表面（下面）において、エピタキシャル成長で形成された半導体層であり、ｎ型の不純物がドープされている。つまり、低濃度不純物領域１１１ＡＬ，１１１ＢＬは、レイズド・エクステンション（Ｒａｉｓｅｄ−Ｅｘｔｅｎｓｉｏｎ）である。
【００３２】
そして、一対の低濃度不純物領域１１１ＡＬ，１１１ＢＬのそれぞれは、図２に示すように、表面（下面）側に、絶縁膜Ｚ１とサイドウォールＳＷ１とが設けられている。絶縁膜Ｚ１は、低濃度不純物領域１１１ＡＬ，１１１ＢＬの表面（下面）と、ゲート電極１１１Ｇの側面とを被覆するように、たとえば、ＳｉＯ２などの絶縁材料を用いて形成されている。また、サイドウォールＳＷ１は、たとえば、ＳｉＮなどの絶縁材料を用いて形成されている。
【００３３】
高濃度不純物領域１１１ＡＨ，１１１ＢＨは、図２に示すように、一対が、半導体活性層１１１Ｃの平坦な表面（下面）において、低濃度不純物領域１１１ＡＬ，１１１ＢＬを介してゲート電極１１１Ｇを挟むように設けられている。一対の高濃度不純物領域１１１ＡＨ，１１１ＢＨのそれぞれは、絶縁膜Ｚ１およびサイドウォールＳＷ１が設けられた部分の両側部に形成されている。高濃度不純物領域１１１ＡＨ，１１１ＢＨは、半導体活性層１１１Ｃの表面（下面）において、エピタキシャル成長で形成された半導体層であり、ｎ型の不純物がドープされている。つまり、高濃度不純物領域１１１ＡＨ，１１１ＢＨは、レイズド・ソース・ドレイン（Ｒａｉｓｅｄ−ＳＤ）である。高濃度不純物領域１１１ＡＨ，１１１ＢＨは、低濃度不純物領域１１１ＡＬ，１１１ＢＬよりも不純物の濃度が高く、かつ、層厚が厚くなるように形成されている。
【００３４】
ｎ型ＦＥＴ１１１Ｎのうち、ゲート電極１１１Ｇは、図２に示すように、半導体活性層１１１Ｃの平坦な表面（下面）において、ゲート絶縁膜１１１Ｚを介して、凸状に突き出るように設けられている。ゲート電極１１１Ｇは、半導体活性層１１１Ｃの表面（ｘｙ面）に対して垂直な断面（ｙｚ面）が、矩形状になるように設けられている。
【００３５】
ここでは、図２に示すように、低濃度不純物領域１１１ＡＬ，１１１ＢＬと絶縁膜Ｚ１とサイドウォールＳＷ１とからなる一対の積層体で挟まれたトレンチの内面を被覆するように、ゲート絶縁膜１１１Ｚが成膜されて形成されている。たとえば、ＨｆＯ２などのように、シリコン酸化物よりも誘電率が高い高誘電率（ｈｉｇｈ−ｋ）材料を用いて、ゲート絶縁膜１１１Ｚが形成されている。
【００３６】
そして、図２に示すように、ゲート絶縁膜１１１Ｚで被覆されたトレンチ内部に第１金属層１１１Ｇａと第２金属層１１１Ｇｂとを設けることで、ゲート電極１１１Ｇが形成されている。具体的には、ゲート絶縁膜１１１Ｚで被覆されたトレンチ内面を被覆するように、第１金属層１１１Ｇａが設けられている。たとえば、Ａｌを含有するＴｉＮ膜が、第１金属層１１１Ｇａとして設けられている。そして、ゲート絶縁膜１１１Ｚと第１金属層１１１Ｇａとを介して、そのトレンチの内部を埋め込むように、第２金属層１１１Ｇｂが設けられている。たとえば、Ｗ膜やＡｌ膜などが、第２金属層１１１Ｇｂとして設けられている。つまり、ゲート電極１１１Ｇは、仕事関数が伝導帯の端に位置するように、金属材料を用いて形成されている。
【００３７】
上記のように設けられたｎ型ＦＥＴ１１１Ｎは、図１に示すように、表面（下面）側が絶縁層１２０で被覆されている。また、ｎ型ＦＥＴ１１１Ｎは、表面（下面）側に、絶縁層１２０を介して、平坦化膜３０１が設けられている。平坦化膜３０１は、表面（下面）が平坦になるように設けられている。
【００３８】
そして、図１に示すように、平坦化膜３０１の表面（下面）には、複数の導電層１１１ＨＡ，１１１ＨＢ，１１１ＨＧが設けられている。複数の導電層１１１ＨＡ，１１１ＨＢ，１１１ＨＧのそれぞれは、配線であり、平坦化膜３０１の表面（下面）に設けられた絶縁膜３０２に形成されたトレンチに金属材料を埋め込むように成膜することで形成されている。
【００３９】
ここでは、導電層１１１ＨＡは、平坦化膜３０１を貫通するコンタクトＣ１１０を介して、一方の高濃度不純物領域１１１ＡＨ（図２参照）に電気的に接続するように設けられている。導電層１１１ＨＢは、平坦化膜３０１を貫通するコンタクトＣ１１０を介して、他方の高濃度不純物領域１１１ＢＨ（図２参照）に電気的に接続するように設けられている。導電層１１１ＨＧは、平坦化膜３０１を貫通するコンタクトＣ１１０を介して、ゲート電極１１１Ｇ（図２参照）に電気的に接続するように設けられている。なお、導電層１１１ＨＧ、および、これに接続するコンタクトＣ１１０は、他の導電層１１１ＨＡ，１１１ＨＢやコンタクトＣ１１０と異なる断面部分に形成されているので、図中では点線で示している。
【００４０】
（ｂ）ｐ型ＦＥＴ２１１Ｐについて
ｐ型ＦＥＴ２１１Ｐは、図１に示すように、ｎ型ＦＥＴ１１１Ｎと同様に、素子分離領域１１０で区画された領域内に設けられている。
【００４１】
図２に示すように、ｐ型ＦＥＴ２１１Ｐは、半導体活性層２１１Ｃと、ソース・ドレイン領域２１１Ａ，２１１Ｂと、ゲート電極２１１Ｇとを含む、完全空乏型のＭＯＳＦＥＴである。
【００４２】
ｐ型ＦＥＴ２１１Ｐのうち、半導体活性層２１１Ｃは、図２，図３に示すように、板状体である。半導体活性層２１１Ｃは、たとえば、真性な単結晶シリコン半導体によって形成されており、素子分離領域１１０で区画されている。半導体活性層２１１Ｃは、チャネルが形成される。
【００４３】
ｐ型ＦＥＴ２１１Ｐのうち、ソース・ドレイン領域２１１Ａ，２１１Ｂは、図２に示すように、半導体活性層２１１Ｃの平坦な表面（下面）において、一対がゲート電極２１１Ｇを挟むように設けられている。一対のソース・ドレイン領域２１１Ａ，２１１Ｂのそれぞれは、低濃度不純物領域２１１ＡＬ，２１１ＢＬと、高濃度不純物領域２１１ＡＨ，２１１ＢＨとを含む。
【００４４】
低濃度不純物領域２１１ＡＬ，２１１ＢＬは、いわゆるエクステンション領域であり、図２に示すように、ゲート電極２１１Ｇと高濃度不純物領域２１１ＡＨ，２１１ＢＨとの間に挟まれるように設けられている。低濃度不純物領域２１１ＡＬ，２１１ＢＬは、半導体活性層２１１Ｃの表面（下面）において、エピタキシャル成長で形成された半導体層であり、ｐ型の不純物がドープされている。つまり、低濃度不純物領域２１１ＡＬ，２１１ＢＬは、レイズド・エクステンションである。
【００４５】
一対の低濃度不純物領域２１１ＡＬ，２１１ＢＬのそれぞれは、図２に示すように、表面（下面）側に、絶縁膜Ｚ２とサイドウォールＳＷ２とが設けられている。絶縁膜Ｚ２は、低濃度不純物領域２１１ＡＬ，２１１ＢＬの表面（下面）と、ゲート電極２１１Ｇの側面とを被覆するように、たとえば、ＳｉＯ２などの絶縁材料を用いて形成されている。サイドウォールＳＷ２は、たとえば、ＳｉＮなどの絶縁材料を用いて形成されている。
【００４６】
高濃度不純物領域２１１ＡＨ，２１１ＢＨは、図２に示すように、一対が、半導体活性層２１１Ｃの平坦な表面（下面）において、低濃度不純物領域２１１ＡＬ，２１１ＢＬを介してゲート電極２１１Ｇを挟むように設けられている。一対の高濃度不純物領域２１１ＡＨ，２１１ＢＨのそれぞれは、絶縁膜Ｚ２およびサイドウォールＳＷ２が設けられた部分の両側部に形成されている。高濃度不純物領域２１１ＡＨ，２１１ＢＨは、半導体活性層２１１Ｃの表面（下面）において、エピタキシャル成長で形成された半導体層であり、ｐ型の不純物がドープされている。つまり、高濃度不純物領域２１１ＡＨ，２１１ＢＨは、レイズド・ソース・ドレインである。高濃度不純物領域２１１ＡＨ，２１１ＢＨは、低濃度不純物領域２１１ＡＬ，２１１ＢＬよりも不純物の濃度が高く、かつ、層厚が厚くなるように形成されている。
【００４７】
ｐ型ＦＥＴ２１１Ｐのうち、ゲート電極２１１Ｇは、図２に示すように、半導体活性層２１１Ｃの平坦な表面（下面）において、ゲート絶縁膜２１１Ｚを介して、凸状に突き出るように設けられている。ゲート電極２１１Ｇは、半導体活性層２１１Ｃの表面（ｘｙ面）に対して垂直な断面（ｙｚ面）が、矩形状になるように設けられている。
【００４８】
ここでは、図２に示すように、低濃度不純物領域２１１ＡＬ，２１１ＢＬと絶縁膜Ｚ２とサイドウォールＳＷ２とからなる一対の積層体で挟まれたトレンチの内面を被覆するように、ゲート絶縁膜２１１Ｚが成膜されて形成されている。たとえば、ＨｆＯ２などのように、シリコン酸化物よりも誘電率が高い高誘電率（ｈｉｇｈ−ｋ）材料を用いて、ゲート絶縁膜２１１Ｚが形成されている。
【００４９】
そして、図２に示すように、ゲート絶縁膜２１１Ｚで被覆されたトレンチ内部に第１金属層２１１Ｇａと第２金属層２１１Ｇｂとを設けることで、ゲート電極２１１Ｇが形成されている。具体的には、ゲート絶縁膜２１１Ｚで被覆されたトレンチ内面を被覆するように、第１金属層２１１Ｇａが設けられている。たとえば、Ａｌを含有しないＴｉＮ膜が、第１金属層２１１Ｇａとして設けられている。そして、ゲート絶縁膜２１１Ｚと第１金属層２１１Ｇａとを介して、そのトレンチの内部を埋め込むように、第２金属層２１１Ｇｂが設けられている。たとえば、Ｗ膜やＡｌ膜などが、第２金属層２１１Ｇｂとして設けられている。つまり、ゲート電極２１１Ｇは、仕事関数が価電子帯の端に位置するような金属材料を用いて形成されている。
【００５０】
上記のように設けられたｐ型ＦＥＴ２１１Ｐは、図１に示すように、表面（下面）側が絶縁層１２０で被覆されている。また、ｐ型ＦＥＴ２１１Ｐは、表面（下面）側に、絶縁層１２０を介して、平坦化膜３０１が設けられている。
【００５１】
そして、図１に示すように、平坦化膜３０１の表面（下面）には、複数の導電層２１１ＨＡ，２１１ＨＢ，２１１ＨＧが設けられている。複数の導電層２１１ＨＡ，２１１ＨＢ，２１１ＨＧのそれぞれは、配線であり、平坦化膜３０１の表面（下面）に設けられた絶縁膜３０２に形成されたトレンチに金属材料を埋め込むように成膜することで形成されている。
【００５２】
ここでは、導電層２１１ＨＡは、平坦化膜３０１を貫通するコンタクトＣ２１０を介して、一方の高濃度不純物領域２１１ＡＨ（図２参照）に電気的に接続するように設けられている。導電層２１１ＨＢは、平坦化膜３０１を貫通するコンタクトＣ２１０を介して、他方の高濃度不純物領域２１１ＢＨ（図２参照）に電気的に接続するように設けられている。導電層２１１ＨＧは、平坦化膜３０１を貫通するコンタクトＣ２１０を介して、ゲート電極２１１Ｇ（図２参照）に電気的に接続するように設けられている。なお、導電層２１１ＨＧ、および、これに接続するコンタクトＣ２１０は、他の導電層２１１ＨＡ，２１１ＨＢやコンタクトＣ２１０と異なる断面部分に形成されているので、図中では点線で示している。
【００５３】
（ｃ）バックゲート絶縁膜４０１について
バックゲート絶縁膜４０１は、図１に示すように、半導体装置１においてｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとの裏面（上面）側に設けられている。
【００５４】
バックゲート絶縁膜４０１は、ｎ型ＦＥＴ１１１Ｎの半導体活性層１１１Ｃと、ｐ型ＦＥＴ２１１Ｐの半導体活性層２１１Ｃと、素子分離領域１１０とのそれぞれの裏面（上面）を被覆するように形成されている。バックゲート絶縁膜４０１は、ｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとの間において一体に形成されている。
【００５５】
ここでは、バックゲート絶縁膜４０１は、シリコン酸化物よりも誘電率が高い高誘電率（ｈｉｇｈ−ｋ）材料を用いて形成されている。たとえば、バックゲート絶縁膜４０１は、Ｈｆ，Ｔａ，Ｚｒ，Ｌａの酸化物、窒化物、酸窒化物、または、これらにＳｉが含有された材料で形成された層を含むように形成されている。
【００５６】
（ｄ）バックゲート電極１２１，２２１について
バックゲート電極１２１，２２１は、図１に示すように、半導体装置１においてｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとの裏面（上面）にバックゲート絶縁膜４０１を介して設けられている。
【００５７】
バックゲート電極１２１，２２１のそれぞれは、図２，図３に示すように、ｎ型ＦＥＴ１１１Ｎの半導体活性層１１１Ｃと、ｐ型ＦＥＴ２１１Ｐの半導体活性層２１１Ｃとのそれぞれの裏面（上面）の全体を被覆するように形成されている。図３に示すように、バックゲート電極１２１，２２１のそれぞれは、ｎ型ＦＥＴ１１１Ｎの半導体活性層１１１Ｃと、ｐ型ＦＥＴ２１１Ｐの半導体活性層２１１Ｃとの各裏面（上面）よりも、面積が大きくなるように形成されている。
【００５８】
ここでは、バックゲート電極１２１，２２１は、金属材料で形成されている。たとえば、バックゲート電極１２１，２２１は、ＴｉＮ，Ｔｉ，ＴａＮ，Ｔａ，Ｗ，Ｃｕ，または、Ａｌで形成された層を含むように形成されている。
【００５９】
本実施形態では、ｎ型ＦＥＴ１１１Ｎの裏面に設けられたバックゲート電極１２１と、ｐ型ＦＥＴ２１１Ｐの裏面に設けられたバックゲート電極２２１とのそれぞれは、各ＦＥＴの閾値調整のために、互いに異なる材料で形成されている。
【００６０】
そして、バックゲート電極１２１，２２１のそれぞれは、図１に示すように、裏面（上面）が平坦な絶縁膜４１１で被覆されている。そして、その絶縁膜４１１の裏面（上面）には、外部電極１２２，２２２が設けられている。
【００６１】
また、絶縁膜４１１には、バックゲート電極１２１，２２１のそれぞれと、外部電極１２２，２２２のそれぞれとを電気的に接続させるプラグ（コンタクト）Ｃ１２０，Ｃ２２０が設けられている。なお、図３においては、プラグ（コンタクト）Ｃ１２０，Ｃ２２０のそれぞれは、バックゲート電極１２１，２２１のそれぞれに対して、１つずつ、設けられているが、これに限定されない。プラグ（コンタクト）Ｃ１２０，Ｃ２２０のそれぞれは、バックゲート電極１２１，２２１のそれぞれに対して、複数設けても良い。
【００６２】
そして、外部電極１２２，２２２を被覆するように絶縁膜４１２が設けられている。この絶縁膜４１２には、外部電極１２２，２２２の裏面（上面）が露出するように、開口１２２Ｋ，２２２Ｋが設けられている。
【００６３】
（ｅ）多層配線層３１０について
多層配線層３１０は、図１に示すように、半導体装置１においてｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとの表面（下面）側に設けられている。
【００６４】
多層配線層３１０は、複数の絶縁膜３１１〜３４１と複数の配線３１３Ｈ，３２３Ｈ，３３３Ｈとを含む。複数の絶縁膜３１１〜３４１は、順次、積層されている。そして、複数の配線３１３Ｈ，３２３Ｈ，３３３Ｈは、多層配線層３１０の内部において積層しており、ビア３１２Ｃ，３２２Ｃ，３３２Ｃによって、適宜、電気的に接続されている。
【００６５】
そして、多層配線層３１０において、ｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとが設けられた裏面（上面）とは反対側の表面（下面）には、支持基板ＳＫが貼り付けられている。
【００６６】
［Ｂ］製造方法
以下より、上記の半導体装置１を製造する製造方法について説明する。
【００６７】
図４〜図１０は、実施形態１において、半導体装置の製造方法の要部を示す図である。
【００６８】
図４〜図１０は、図１と同様な断面図であり、半導体装置１の製造方法における各ステップで形成される断面を順次示している。
【００６９】
（ａ）ｎ型ＦＥＴ１１１Ｎ、ｐ型ＦＥＴ２１１Ｐなどの形成
まず、図４に示すように、ｎ型ＦＥＴ１１１Ｎ、ｐ型ＦＥＴ２１１Ｐなどの各部を形成する（ＳＴ１０）。
【００７０】
ここでは、シリコン半導体基板１１Ｓの表面（上面）上にＢＯＸ層１１Ｂを介して表面シリコン層（１１１Ｃ，２１１Ｃに相当）が設けられたＳＯＩ基板を準備する。たとえば、ＢＯＸ層１１Ｂの膜厚が、２０ｎｍ〜１００ｎｍであり、表面シリコン層（１１１Ｃ，２１１Ｃに相当）の膜厚が、１０ｎｍ以下のものを準備する。
【００７１】
そして、このＳＯＩ基板においてＢＯＸ層１１Ｂの表面（上面）に設けられている表面シリコン層（図示無し）を加工して、素子分離領域１１０を形成する。これにより、表面シリコン層において、素子分離領域１１０で区画された部分が、ｎ型ＦＥＴ１１１Ｎ、ｐ型ＦＥＴ２１１Ｐを構成する半導体活性層１１１Ｃ，２１１Ｃとして設けられる。
【００７２】
そして、上記したように、半導体活性層１１１Ｃの表面（上面）側に、ソース・ドレイン領域１１１Ａ，１１１Ｂ、ゲート電極１１１Ｇなどの各部をそれぞれ形成することで、ｎ型ＦＥＴ１１１Ｎを設ける。同様に、半導体活性層２１１Ｃの表面（上面）側に、ソース・ドレイン領域２１１Ａ，２１１Ｂ、ゲート電極２１１Ｇなどの各部をそれぞれ形成することで、ｐ型ＦＥＴ２１１Ｐを設ける。
【００７３】
ｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとの間において同じ材料を用いる部材については、同一の工程で、その部材を形成することができる。
【００７４】
本実施形態では、エクステンション領域である低濃度不純物領域１１１ＡＬ，１１１ＢＬ，２１１ＡＬ，２１１ＢＬについて、エピタキシャル成長によって形成する。同様に、高濃度不純物領域１１１ＡＨ，１１１ＢＨ，２１１ＡＨ，２１１ＢＨについて、エピタキシャル成長によって形成する。不純物をイオン注入すること形成するハロ領域などについては、設けない。また、チャネル領域に不純物をイオン注入しない。
【００７５】
その後、図４に示すように、ｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとの表面（上面）側に、多層配線層３１０などの各部を設ける。
【００７６】
（ｂ）支持基板ＳＫの貼り合わせ
つぎに、図５に示すように、支持基板ＳＫを貼り合わせる（ＳＴ２０）。
【００７７】
ここでは、ｎ型ＦＥＴ１１１Ｎ、ｐ型ＦＥＴ２１１Ｐなどの各部を形成したＳＯＩ基板の上下を反転させる。つまり、シリコン半導体基板１１Ｓにおいて、ＢＯＸ層１１Ｂが設けられている表面が下方を向くように反転させる。
【００７８】
そして、シリコン半導体基板１１ＳにおいてＢＯＸ層１１Ｂが設けられている表面側の面（下面）と、支持基板ＳＫの面（上面）とを対面させて、両者を貼り合わせる。
【００７９】
具体的には、シリコン半導体基板１１Ｓに設けられた多層配線層３１０の表面（下面）と、支持基板ＳＫの面（上面）とを接触させて貼り合わせる。たとえば、プラズマ接合によって、両者を接合させて貼り合わせる。すなわち、プラズマで処理した面同士について、脱水縮合反応を利用して接合する。プラズマ接合は、低温環境下（たとえば、４００℃以下）において実施されるため、不純物の再分布の発生防止、金属配線の耐熱性等の観点から、装置の信頼性を低下させず、好適である。
【００８０】
（ｃ）シリコン半導体基板１１Ｓの除去
つぎに、図６に示すように、シリコン半導体基板１１Ｓについて除去する（ＳＴ３０）。
【００８１】
ここでは、シリコン半導体基板１１Ｓの裏面（上面）からＢＯＸ層１１Ｂまでの間を研磨することによって、シリコン半導体基板１１Ｓを除去する。たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理によって、本ステップを実施する。これにより、ＢＯＸ層１１Ｂの裏面（上面）が露出された状態になる。
【００８２】
（ｄ）ＢＯＸ層１１Ｂの除去
つぎに、図７に示すように、ＢＯＸ層１１Ｂについて除去する（ＳＴ４０）。
【００８３】
ここでは、ＢＯＸ層１１Ｂの裏面（上面）から、半導体活性層１１１Ｃ，２１１Ｃの裏面（上面）までの間を研磨することによって、ＢＯＸ層１１Ｂを除去する。たとえば、ＣＭＰ処理によって、本ステップを実施する。これにより、素子分離領域１１０、半導体活性層１１１Ｃ，２１１Ｃの裏面（上面）が露出された状態になる。
【００８４】
（ｅ）バックゲート絶縁膜４０１の形成
つぎに、図８に示すように、バックゲート絶縁膜４０１を形成する（ＳＴ５０）。
【００８５】
ここでは、ｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとの裏面（上面）側に、バックゲート絶縁膜４０１を設ける。つまり、素子分離領域１１０、半導体活性層１１１Ｃ，２１１Ｃにおいて露出された裏面（上面）を被覆するように、バックゲート絶縁膜４０１を設ける。
【００８６】
たとえば、バックゲート絶縁膜４０１については、下記の条件で形成する。
・材料：高誘電率（ｈｉｇｈ−ｋ）材料（ＨｆＯ２系（ＨｆＳｉＯを含む）、ＴａＯ２系、Ａｌ２Ｏ３系、Ｚｒ酸化物系、Ｒｕ酸化物系、または、これらの窒化物系）（Ｋ−ｖａｌｕｅ≧１０）
・膜厚：３ｎｍ以下
・成膜法：ＣＶＤ法、または、スパッタ法
・プロセス温度：４５０℃以下の低温
【００８７】
（ｆ）バックゲート電極１２１，２２１の形成
つぎに、図９に示すように、バックゲート電極１２１，２２１を形成する（ＳＴ６０）。
【００８８】
ここでは、ｎ型ＦＥＴ１１１Ｎの半導体活性層１１１Ｃと、ｐ型ＦＥＴ２１１Ｐの半導体活性層２１１Ｃとのそれぞれの裏面（上面）の全体を被覆するように、バックゲート電極１２１，２２１のそれぞれを形成する。
【００８９】
本実施形態では、ｎ型ＦＥＴ１１１Ｎの裏面に設けられたバックゲート電極１２１と、ｐ型ＦＥＴ２１１Ｐの裏面に設けられたバックゲート電極２２１とのそれぞれについて、互いに異なる材料で形成する。
【００９０】
具体的には、ｎ型ＦＥＴ１１１Ｎの裏面に設けるバックゲート電極１２１については、仕事関数が伝導帯（Ｃｏｎｄｕｃｔｉｏｎ  Ｂａｎｄ）の端に位置するような金属材料を用いて形成する。
【００９１】
たとえば、ｎ型ＦＥＴ１１１Ｎの裏面については、下記の条件で、バックゲート電極１２１を形成する。
・材料：Ａｌ含有のＴｉＮ（Ａｌの含有割合：０．５〜５ａｔｍ％）
・厚み：１０〜１００ｎｍ
・成膜法：ＣＶＤ法、または、スパッタ法
【００９２】
一方で、ｐ型ＦＥＴ２１１Ｐの裏面に設けるバックゲート電極２２１については、仕事関数が価電子帯（Ｖａｌｅｎｃｅ  Ｂａｎｄ）の端に位置するような金属材料を用いて形成する。
【００９３】
たとえば、ｐ型ＦＥＴ２１１Ｐの裏面については、下記の条件で、バックゲート電極２２１を形成する。
・材料：Ａｌ無しのＴｉＮ
・厚み：１０〜１００ｎｍ
・成膜法：ＣＶＤ法、または、スパッタ法
【００９４】
（ｇ）絶縁膜４１１の形成
つぎに、図１０に示すように、絶縁膜４１１を形成する（ＳＴ７０）。
【００９５】
ここでは、バックゲート電極１２１，２２１のそれぞれを被覆するように、裏面（上面）が平坦な絶縁膜４１１を形成する。
【００９６】
たとえば、ＣＶＤ法でＳｉＯ２を成膜後、ＣＭＰ処理によって裏面（上面）を平坦化することで、この絶縁膜４１１を形成する。
【００９７】
（ｈ）外部電極１２２，２２２などの形成
【００９８】
つぎに、図１で示したように、外部電極１２２，２２２などを形成することで、半導体装置１を完成させる。
【００９９】
ここでは、絶縁膜４１１にプラグＣ１２０，Ｃ２２０を形成後、絶縁膜４１１の裏面（上面）に、外部電極１２２，２２２を設ける。
【０１００】
プラグＣ１２０，Ｃ２２０については、たとえば、タングステン（Ｗ），銅（Ｃｕ）などの金属材料を用いて形成する。また、外部電極１２２，２２２については、たとえば、アルミニウム（Ａｌ）などの金属材料を用いて形成する。
【０１０１】
そして、外部電極１２２，２２２を被覆するように絶縁膜４１２を形成後、外部電極１２２，２２２のそれぞれの裏面（上面）が露出するように、絶縁膜４１２に開口１２２Ｋ，２２２Ｋを設ける。
【０１０２】
このようにして、半導体装置１を完成させる。
【０１０３】
なお、上記においては、ＳＯＩ基板から半導体装置１を製造する場合について説明したが、これに限定されない。たとえば、バルク（Ｂｕｌｋ）基板から半導体装置１を製造してもよい。この場合には、バルク基板を薄膜化するときに、素子分離領域１１０をストッパーとして用いる。ＳＯＩ基板でなく、バルク基板を用いた場合には、コストの低減を実現することができる。
【０１０４】
［Ｃ］動作
上記の半導体装置１は、外部電極１２２，２２２を介して、バックゲート電極１２１，２２１に電位を印加することで、ｎ型ＦＥＴ１１１Ｎ、ｐ型ＦＥＴ２１１Ｐの閾値電圧を調整することができる。
【０１０５】
たとえば、下記の条件で、バックゲート電極１２１，２２１のそれぞれに電位ＶＢＧを印加することで、ｎ型ＦＥＴ１１１Ｎ、ｐ型ＦＥＴ２１１Ｐの閾値電圧Ｖｔｈが調整される。
【０１０６】
（ｎ型ＦＥＴ１１１Ｎの場合）
・ＶＢＧ＝Ｖｄｄのとき、基準の閾値電圧
・ＶＢＧ＝０のとき、基準の閾値よりも高い閾値電圧
【０１０７】
（ｐ型ＦＥＴ１１１Ｎの場合）
・ＶＢＧ＝０のとき、基準の閾値電圧
・ＶＢＧ＝Ｖｄｄのとき、基準の閾値電圧よりも高い閾値電圧
【０１０８】
［Ｄ］まとめ
以上のように、本実施形態では、図２などに示すように、ｎ型ＦＥＴ１１１Ｎ，ｐ型ＦＥＴ２１１Ｐは、半導体活性層１１１Ｃ，２１１Ｃの表面（下面）にゲート絶縁膜１１１Ｚ，２１１Ｚを介してゲート電極１１１Ｇ，２１１Ｇが設けられている。これと共に、ゲート電極１１１Ｇ，２１１Ｇを挟むように一対のソース・ドレイン領域１１１Ａ，１１１Ｂ，２１１Ａ，２１１Ｂが設けられている。
【０１０９】
本実施形態では、半導体活性層１１１Ｃ，２１１Ｃの裏面（上面）には、バックゲート絶縁膜４０１を介してバックゲート電極１２１，２２１が金属材料で形成されている。ここでは、バックゲート電極１２１，２２１は、半導体活性層１１１Ｃ，２１１Ｃの裏面（上面）においてゲート電極１１１Ｇ，２１１Ｇおよび一対のソース・ドレイン領域１１１Ａ，１１１Ｂ，２１１Ａ，２１１Ｂに対応する部分を被覆している。
【０１１０】
また、本実施形態では、バックゲート電極１２１，２２１に印加される電位に応じて、ｎ型ＦＥＴ１１１Ｎ，ｐ型ＦＥＴ２１１Ｐの閾値電圧が制御される。ここでは、半導体活性層１１１Ｃ，２１１Ｃの裏面（上面）の側において、バックゲート電極１２１，２２１に電気的に接続された外部電極１２２，２２２を介して、電位が印加されて、ｎ型ＦＥＴ１１１Ｎ，ｐ型ＦＥＴ２１１Ｐの閾値電圧が制御される。
【０１１１】
下記より、本実施形態の半導体装置１の効果について、比較例と比較して説明する。
【０１１２】
図１１は、比較例の半導体装置を示す図である。図１１では、図１と同様に、断面を示している。
【０１１３】
図１１に示すように、比較例では、バックゲート電極１２１，２２１（図１参照）が形成されていない。バックゲート電極１２１，２２１（図１参照）に代わって、グランド・プレーン領域１１１ＧＰ，２１１ＧＰが設けられている。また、バックゲート絶縁膜４０１（図１参照）が形成されずに、これに代わって、ＢＯＸ層１１Ｂが、ｎ型ＦＥＴ１１１Ｎ、ｐ型ＦＥＴ２１１Ｐとバックゲート電極１２１，２２１（図１参照）との間に設けられている。
【０１１４】
このように、比較例では、高濃度の不純物を含むグランド・プレーン領域１１１ＧＰ，２１１ＧＰ上に、ＢＯＸ層１１Ｂを介して、ｎ型ＦＥＴ１１１Ｎ、ｐ型ＦＥＴ２１１Ｐが設けられている。そして、グランド・プレーン領域１１１ＧＰ，２１１ＧＰを、バックゲートとしてバイアスを印加することで、マルチ閾値を実現している（たとえば、非特許文献１参照）。
【０１１５】
この比較例では、シリコン半導体基板１１Ｓに不純物をイオン注入することで、グランド・プレーン領域１１１ＧＰ，２１１ＧＰが形成される。このイオン注入は、ＳＯＩ基板において、シリコン層（ＦＥＴのシリコン活性層に相当）とＢＯＸ層１１Ｂとを介して実施される。よって、ＦＥＴのシリコン活性層に不純物がイオン注入されてしまうので、ショートチャネル特性の悪化や、トランジスタ特性のバラツキが発生する場合がある。また、貼り合わせ法によるＳＯＩ基板では、ＢＯＸ層１１Ｂを均一に薄膜化することが容易ではないので、完全欠乏型の場合でも、その厚いＢＯＸ層１１Ｂを介して、ドレインとチャネルとの間のカップリング容量が大きくなる場合がある。
【０１１６】
これに対して、本実施形態の半導体装置１では、上記したように、グランド・プレーン領域１１１ＧＰ，２１１ＧＰ（図１１）ではなく、バックゲート電極１２１，２２１（図１など参照）が設けられている。バックゲート電極１２１，２２１（図１など参照）については、金属材料で形成している。このため、本実施形態では、チャネルが形成される半導体活性層１１１Ｃ，２１１Ｃに不純物がイオン注入されることなく、ＦＥＴの閾値電圧を制御できる。
【０１１７】
また、バックゲート電極１２１，２２１は、半導体活性層１１１Ｃ，２１１Ｃの表面（下面）にてゲート電極１１１Ｇ，２１１Ｇおよび一対のソース・ドレイン領域１１１Ａ，１１１Ｂ，２１１Ａ，２１１Ｂに対応する部分を被覆するように形成されている。このため、均一に電位を印加することができる。
【０１１８】
よって、本実施形態は、ショートチャネル特性の悪化を防止すると共に、不純物濃度のバラツキが生じないので、トランジスタ特性のバラツキ発生を防止できる。
【０１１９】
これと共に、本実施形態では、ＢＯＸ層１１Ｂに代えて、バックゲート絶縁膜４０１（図１参照）を、シリコン酸化物よりも誘電率が高いｈｉｇｈ−ｋ材料で形成している。このため、バックゲート絶縁膜４０１（図１参照）について、均一であって、薄く形成することが容易に実現できる。さらに、高温プロセスでは素子の特性が劣化する場合があるが、ｈｉｇｈ−ｋ材料のバックゲート絶縁膜４０１（図１参照）は、低温で形成可能である。
【０１２０】
したがって、本実施形態では、ドレイン−チャネル間のカップリング容量を減少可能であって、ショートチャネル特性を改善可能である。つまり、ＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ−ＢａｒｒｉｅｒＬｏｗｅｒｉｎｇ）効果を抑制可能である。
【０１２１】
［Ｅ］変形例
上記の実施形態では、ｎ型ＦＥＴ１１１Ｎの裏面に設けるバックゲート電極１２１については、たとえば、Ａｌ含有のＴｉＮで形成した。一方で、ｐ型ＦＥＴ２１１Ｐの裏面（上面）に設けるバックゲート電極２２１については、Ａｌ無しのＴｉＮで形成した。しかしながら、これに限定されない。
【０１２２】
バックゲート電極１２１，２２１のそれぞれの間において、メタル材料を入れ替えても良い。つまり、ｎ型ＦＥＴ１１１Ｎの裏面に設けるバックゲート電極１２１について、たとえば、Ａｌ無しのＴｉＮで形成しても良い。そして、ｐ型ＦＥＴ２１１Ｐの裏面に設けるバックゲート電極２２１について、たとえば、Ａｌ含有のＴｉＮで形成してもよい。
【０１２３】
このように、バックゲート電極１２１，２２１については、半導体活性層１１１Ｃ，２１１Ｃの表面（下面）の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成してもよい。また、半導体活性層１１１Ｃ，２１１Ｃの表面（下面）の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成してもよい。バックゲート電極１２１，２２１のメタル材料を適宜選択することで、仕事関数を調整し、ＦＥＴの閾値を制御することができる。
【０１２４】
具体的には、ｎ型ＦＥＴ１１１Ｎの閾値電圧を下げる場合には、ポテンシャルがミッドギャップより伝導帯側にシフトする金属材料で、バックゲート電極１２１を形成する。つまり、仕事関数がシリコンの伝導帯側になるようにバックゲート電極１２１を形成する。そして、ｎ型ＦＥＴ１１１Ｎの閾値電圧を上げる場合には、ポテンシャルがミッドギャップより価電子帯側にシフトする金属材料でバックゲート電極１２１を形成する。
【０１２５】
これに対して、ｐ型ＦＥＴ２１１Ｐの閾値電圧を下げる場合には、ポテンシャルがミッドギャップより価電子帯側にシフトする金属材料で、バックゲート電極２２１を形成する。つまり、仕事関数がシリコンの価電子帯側になるようにバックゲート電極２２１を形成する。そして、ｐ型ＦＥＴ２１１Ｐの閾値電圧を上げる場合には、ポテンシャルがミッドギャップより伝導帯側にシフトする金属材料でバックゲート電極２２１を形成する。
【０１２６】
上記の他に、バックゲート電極１２１，２２１のそれぞれの間において、同一のメタル材料を用いても良い。この場合には、ＦＥＴの閾値電圧は、外部電位によってコントロールできる。
【０１２７】
さらに、同じ導電型の電界効果トランジスタを複数設けた場合には、その同じ導電型の複数の電界効果トランジスタの間において、バックゲート電極１２１，２２１を異なる材料で形成してもよい。
【０１２８】
＜２．実施形態２＞
［Ａ］装置構成
図１２は、実施形態２において、半導体装置の要部を示す図である。
【０１２９】
図１２は、図１と同様に、半導体装置の断面を示している。
【０１３０】
本実施形態においては、図１２に示すように、実施形態１におけるバックゲート絶縁膜４０１（図１参照）に代わって、複数のバックゲート絶縁膜４０１１，４０１２が設けられている。本実施形態は、この点、および、これに関連する点を除き、実施形態１の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【０１３１】
図１２に示すように、本実施形態では、ｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとのそれぞれにおいて、バックゲート絶縁膜４０１１，４０１２が分断して設けられている。つまり、バックゲート絶縁膜４０１１，４０１２のそれぞれは、ｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとの間において、一体に設けられておらず、独立に分離して設けられている。
【０１３２】
また、バックゲート絶縁膜４０１１，４０１２のそれぞれは、互いに異なる材料で形成されている。
【０１３３】
具体的には、ｎ型ＦＥＴ１１１Ｎの裏面（上面）については、たとえば、下記の条件で、バックゲート絶縁膜４０１１が形成されている。
・材料：Ａｌ無しのＨｉｇｈ−ｋ材料
・厚み：０．５〜５ｎｍ
・成膜法：ＣＶＤ法、または、スパッタ法
【０１３４】
一方で、ｐ型ＦＥＴ２１１Ｐの裏面（上面）については、たとえば、下記の条件で、バックゲート絶縁膜４０１２が形成されている。下記のように、Ｈｉｇｈ−ｋ材料にＡｌを含有させることで、分極（ｄｉｐｏｌｅ）が発生して、Ｓｉ界面のポテンシャルが、価電子帯付近に近づくので、ｐ型ＦＥＴ２１１Ｐの閾値電圧を下げることができる。
・材料：Ａｌ含有のＨｉｇｈ−ｋ材料（Ａｌの含有割合：０．５〜５ａｔｍ％）
・厚み：０．５〜５ｎｍ
・成膜法：ＣＶＤ法、または、スパッタ法
【０１３５】
なお、バックゲート電極１２１，２２１については、実施形態１と異なり、それぞれの間において、同一のメタル材料を用いて形成されている。
【０１３６】
［Ｂ］まとめ
以上のように、本実施形態では、実施形態１の場合と同様に、ｎ型ＦＥＴ１１１Ｎ，ｐ型ＦＥＴ２１１Ｐの裏面（上面）に、バックゲート絶縁膜４０１１，４０１２を介してバックゲート電極１２１，２２１が金属材料で形成されている。
【０１３７】
このため、本実施形態は、実施形態１と同様な効果を奏することができる。
本実施形態では、実施形態１と異なり、バックゲート絶縁膜４０１１，４０１２のそれぞれについて、ｎ型ＦＥＴ１１１Ｎとｐ型ＦＥＴ２１１Ｐとの間において、独立に分離して設けている。絶縁膜領域を分離することで、含有金属の拡散を完全に防止することができ、他方のトランジスタ特性（Ｖｔｈ）のばらつき等を防止することができる。
【０１３８】
［Ｃ］変形例
上記の実施形態では、ｎ型ＦＥＴ１１１Ｎの裏面に設けるバックゲート絶縁膜４０１１については、たとえば、Ａｌ含有無しのＨｉｇｈ−ｋ材料で形成した。一方で、ｐ型ＦＥＴ２１１Ｐの裏面に設けるバックゲート絶縁膜４０１２については、Ａｌ含有のＨｉｇｈ−ｋ材料で形成した。しかしながら、これに限定されない。
【０１３９】
バックゲート絶縁膜４０１１，４０１２のそれぞれの間において、Ｈｉｇｈ−ｋ材料を入れ替えても良い。つまり、ｎ型ＦＥＴ１１１Ｎの裏面に設けるバックゲート絶縁膜４０１１について、たとえば、Ａｌ含有のＨｉｇｈ−ｋ材料で形成しても良い。そして、ｐ型ＦＥＴ２１１Ｐの裏面に設けるバックゲート絶縁膜４０１２について、たとえば、Ａｌ含有無しのＨｉｇｈ−ｋ材料で形成してもよい。
【０１４０】
このように、バックゲート絶縁膜４０１１，４０１２は、半導体活性層１１１Ｃ，２１１Ｃの表面（下面）の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成してもよい。また、半導体活性層１１１Ｃ，２１１Ｃの表面（下面）の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成してもよい。バックゲート絶縁膜４０１１，４０１２の材料を適宜選択することで、仕事関数を調整し、ＦＥＴの閾値電圧を制御することができる。
【０１４１】
具体的には、ｎ型ＦＥＴ１１１Ｎの閾値電圧を下げる場合には、ポテンシャルがミッドギャップより伝導帯側にシフトするＨｉｇｈ−ｋ材料で、バックゲート絶縁膜４０１１を形成する。そして、ｎ型ＦＥＴ１１１Ｎの閾値電圧を上げる場合には、ポテンシャルがミッドギャップより価電子帯側にシフトするＨｉｇｈ−ｋ材料でバックゲート絶縁膜４０１１を形成する。
【０１４２】
これに対して、ｐ型ＦＥＴ２１１Ｐの閾値電圧を下げる場合には、ポテンシャルがミッドギャップより価電子帯側にシフトするＨｉｇｈ−ｋ材料で、バックゲート絶縁膜４０１２を形成する。そして、ｐ型ＦＥＴ２１１Ｐの閾値電圧を上げる場合には、ポテンシャルがミッドギャップより伝導帯側にシフトするＨｉｇｈ−ｋ材料でバックゲート絶縁膜４０１２を形成する。
【０１４３】
上記の他に、バックゲート絶縁膜４０１１，４０１２のそれぞれの間において、同一の材料を用いても良い。この場合には、ＦＥＴの閾値電圧は、外部電位によってコントロールできる。
【０１４４】
さらに、同じ導電型の電界効果トランジスタを複数設けた場合には、その同じ導電型の複数の電界効果トランジスタの間において、バックゲート絶縁膜４０１１，４０１２を分離し、それぞれを異なる材料で形成してもよい。
【０１４５】
＜３．実施形態３＞
［Ａ］装置構成
図１３，図１４は、実施形態３において、半導体装置の要部を示す図である。
【０１４６】
図１３は、図１と同様に、半導体装置の断面を示している。図１４は、半導体装置の上面を示している。
【０１４７】
本実施形態においては、図１３，図１４に示すように、パッド電極５０１が設けられている。本実施形態は、この点、および、これに関連する点を除き、実施形態１の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【０１４８】
図１３に示すように、パッド電極５０１は、多層配線層３１０の内部に設けられている。つまり、パッド電極５０１は、ｎ型ＦＥＴ１１１Ｎ，ｐ型ＦＥＴ２１１Ｐを構成する半導体活性層１１１Ｃ，２１１Ｃの表面（下面）側に設けられている。そして、パッド電極５０１は、たとえば、ｎ型ＦＥＴ１１１Ｎに電気的に接続されている。
【０１４９】
パッド電極５０１は、裏面（上面）側に開口５０１Ｋが形成されており、裏面（上面）側の面の一部が露出している。この開口５０１Ｋは、パッド電極５０１の裏面（上面）側をエッチング処理などで除去することで形成される。そして、その開口５０１Ｋの側部を囲うように、ガードリングＧＲが設けられている。ガードリングＧＲは、開口５０１Ｋからの吸湿を防止するために、多層配線層３１０を構成する配線やコンタクトと同様に金属材料で形成されている。
【０１５０】
また、図１４に示すように、パッド電極５０１は、ｎ型ＦＥＴ１１１Ｎ，ｐ型ＦＥＴ２１１Ｐの裏面（上面）に設けられた外部電極１２２，２２２と共に、半導体装置の面の周辺に配置されている。
【０１５１】
［Ｂ］まとめ
以上のように、本実施形態では、実施形態１の場合と同様に、ｎ型ＦＥＴ１１１Ｎ，ｐ型ＦＥＴ２１１Ｐの裏面（上面）に、バックゲート絶縁膜４０１を介してバックゲート電極１２１，２２１が金属材料で形成されている。
【０１５２】
このため、本実施形態は、実施形態１と同様な効果を奏することができる。
また、パッド電極５０１は、ｎ型ＦＥＴ１１１Ｎ，ｐ型ＦＥＴ２１１Ｐを構成する半導体活性層１１１Ｃ，２１１Ｃの表面（下面）側に設けられている。ＴＳＶのような形状をつくることなく、電極を構成できるため、プロセスコストの増大を抑えることができる。
【０１５３】
＜４．実施形態４＞
［Ａ］装置構成
図１５〜図１７は、実施形態４において、半導体装置の要部を示す図である。
【０１５４】
図１５は、図１と同様に、断面を示している。図１６は、上面を示している。図１７は、回路図を示している。なお、各図においては、図示の都合で、各部の形状（幅など）を各図の間で適宜変更している。
【０１５５】
図１５，図１６に示すように、本実施形態の半導体装置は、固体撮像装置である。つまり、画素Ｐが配列された画素領域ＰＡが設けられている。本実施形態は、この点、および、これに関連する点を除き、実施形態１の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【０１５６】
本実施形態では、図１５，図１６に示すように、画素領域ＰＡと周辺領域ＳＡとが設けられている。画素領域ＰＡと周辺領域ＳＡとの境界には、素子分離領域１０が設けられている。素子分離領域１０は、たとえば、ＳＴＩ構造で形成されている。
【０１５７】
下記より、画素領域ＰＡと周辺領域ＳＡとのそれぞれについて、順次、説明する。
【０１５８】
［Ａ−１］画素領域ＰＡについて
図１５に示すように、画素領域ＰＡにおいては、画素Ｐが設けられている。画素領域ＰＡは、図１６に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに配置されている。つまり、画素Ｐがマトリクス状に並んでいる。
【０１５９】
画素領域ＰＡの画素Ｐには、図１５に示すように、シリコン半導体基板１１Ｓの内部にフォトダイオード２１が設けられている。フォトダイオード２１は、入射光を受光し光電変換することによって信号電荷を生成して蓄積するように構成されている。フォトダイオード２１は、たとえば、ＨＡＤ構造で形成されている。このフォトダイオード２１は、図１７に示すように、アノードが接地されており、蓄積した信号電荷（電子）が、画素トランジスタＴｒによって読み出され、電気信号として垂直信号線２７へ出力される。
【０１６０】
シリコン半導体基板１１Ｓの裏面（上面）には、図１５に示すように、反射防止膜３１、遮光膜５１、カラーフィルタＣＦ、マイクロレンズＭＬなどの部材が設けられている。反射防止膜３１と遮光膜５１との間には、絶縁膜４１が介在している。また、遮光膜５１とカラーフィルタＣＦとの間には、絶縁膜５２が介在している。そして、マイクロレンズＭＬは、絶縁膜５２の裏面（上面）においてカラーフィルタＣＦを被覆するように設けられたレンズ材膜６１を加工することで形成されている。フォトダイオード２１は、上方に設けられた、これらの各部材を順次介して入射した入射光を受光して光電変換が行われる。なお、光を受光するフォトダイオード２１の上方に設けられた遮光膜５１は、上方から入射する入射光が透過する開口（図示無し）が設けられている。一方で、黒レベルの信号を得るための画素においては、遮光膜５１は、開口が設けられていない。
【０１６１】
これに対して、シリコン半導体基板１１Ｓの表面（下面）には、図１５に示すように、転送トランジスタ２２が設けられている。図１５では図示を省略しているが、図１７に示すように、転送トランジスタ２２の他に、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５が、画素トランジスタＴｒとして設けられている。転送トランジスタ２２と同様に、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５についても、シリコン半導体基板１１Ｓの表面（下面）に設けられている。画素トランジスタＴｒは、フォトダイオード２１から信号電荷を読み出して電気信号として垂直信号線２７へ出力するように各部が接続されている。転送トランジスタ２２などの画素トランジスタＴｒは、図１５に示すように、表面（下面）側が絶縁層１２０で被覆されている。また、絶縁層１２０を介して、平坦化膜３０１が設けられている。
【０１６２】
そして、図１５に示すように、シリコン半導体基板１１Ｓの表面（下面）には、多層配線層３１０が設けられている。多層配線層３１０に設けられた各配線は、画素トランジスタＴｒとして設けられた各トランジスタ２２〜２５に電気的に接続している。つまり、各配線は、図１７で示した、転送線２６，アドレス線２８，垂直信号線２７，リセット線２９などの各配線として機能するように、積層している。
【０１６３】
また、図１５に示すように、多層配線層３１０において、シリコン半導体基板１１Ｓの側に対して反対側の面には、支持基板ＳＫが設けられている。
【０１６４】
つまり、本実施形態の半導体装置は、「裏面照射型ＣＭＯＳイメージセンサ」であって、裏面（上面）側から入射する入射光を、フォトダイオード２１が受光し、カラー画像を生成するように構成されている。
【０１６５】
［Ａ−２］周辺領域ＳＡについて
図１５に示すように、周辺領域ＳＡには、実施形態１と同様に、ｎ型ＦＥＴ１１１Ｎが設けられている。なお、ｐ型ＦＥＴ２１１Ｐ（図１参照）も、設けられているが、図示を省略している。
【０１６６】
この周辺領域ＳＡは、図１６に示すように、画素領域ＰＡの周辺に位置しており、周辺回路が設けられている。
【０１６７】
具体的には、図１６に示すように、垂直駆動回路１３と、カラム回路１４と、水平駆動回路１５と、外部出力回路１７と、タイミングジェネレータ１８と、シャッター駆動回路１９とが、周辺回路として設けられている。
【０１６８】
垂直駆動回路１３は、図１６に示すように、周辺領域ＳＡにおいて、画素領域ＰＡの側部に設けられており、画素領域ＰＡの画素Ｐを行単位で選択して駆動させるように構成されている。
【０１６９】
カラム回路１４は、図１６に示すように、周辺領域ＳＡにおいて、画素領域ＰＡの下端部に設けられており、列単位で画素Ｐから出力される信号について信号処理を実施する。ここでは、カラム回路１４は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路（図示なし）を含み、固定パターンノイズを除去する信号処理を実施する。
【０１７０】
水平駆動回路１５は、図１６に示すように、カラム回路１４に電気的に接続されている。水平駆動回路１５は、たとえば、シフトレジスタを含み、カラム回路１４において画素Ｐの列ごとに保持されている信号を、順次、外部出力回路１７へ出力させる。
【０１７１】
外部出力回路１７は、図１６に示すように、カラム回路１４に電気的に接続されており、カラム回路１４から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路１７は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路１７ａとＡＤＣ回路１７ｂとを含む。外部出力回路１７においては、ＡＧＣ回路１７ａが信号にゲインをかけた後に、ＡＤＣ回路１７ｂがアナログ信号からデジタル信号へ変換して、外部へ出力する。
【０１７２】
タイミングジェネレータ１８は、図１６に示すように、垂直駆動回路１３、カラム回路１４、水平駆動回路１５，外部出力回路１７，シャッター駆動回路１９のそれぞれに電気的に接続されている。タイミングジェネレータ１８は、各種のタイミング信号を生成し、垂直駆動回路１３、カラム回路１４、水平駆動回路１５，外部出力回路１７，シャッター駆動回路１９に出力することで、各部について駆動制御を行う。
【０１７３】
シャッター駆動回路１９は、画素Ｐを行単位で選択して、画素Ｐにおける露光時間を調整するように構成されている。
【０１７４】
上記の周辺回路の一部を構成するように、周辺領域ＳＡに設けられたｎ型ＦＥＴ１１１Ｎ（図１５参照），ｐ型ＦＥＴ２１１Ｐ（図１５では図示無し）が、実施形態１と同様に形成されている。
【０１７５】
［Ｂ］製造方法
以下より、上記の半導体装置を製造する製造方法について説明する。
【０１７６】
図１８〜図２８は、実施形態４において、半導体装置の製造方法の要部を示す図である。
【０１７７】
図１８〜図２８は、図１５と同様な断面図であり、半導体装置の製造方法における各ステップで形成される断面を順次示している。
【０１７８】
（ａ）ＳＯＩ基板の準備
まず、図１８に示すように、ＳＯＩ基板１１を準備する（ＳＴ０１０）。
【０１７９】
ここでは、シリコン半導体基板１１Ｓ上にＢＯＸ層１１Ｂとシリコン半導体層１１Ｃとが設けられたＳＯＩ基板１１を準備する。
【０１８０】
（ｂ）ＢＯＸ層１１Ｂとシリコン半導体層１１Ｃとを加工
つぎに、図１９に示すように、ＢＯＸ層１１Ｂとシリコン半導体層１１Ｃとについて加工する（ＳＴ０２０）。
【０１８１】
ここでは、ＳＯＩ基板１１において、画素領域ＰＡを形成する部分に位置するＢＯＸ層１１Ｂおよびシリコン半導体層１１Ｃを除去する。具体的には、リソグラフィ技術、エッチング技術を用いて、ＢＯＸ層１１Ｂとシリコン半導体層１１Ｃとの一部を除去する。周辺領域ＳＡについては、ＢＯＸ層１１Ｂとシリコン半導体層１１Ｃとを加工せずに、そのまま残した状態にする。
【０１８２】
（ｃ）転送トランジスタ２２，ｎ型ＦＥＴ１１１Ｎなどの形成
つぎに、図２０に示すように、転送トランジスタ２２，ｎ型ＦＥＴ１１１Ｎなどの各部を形成する（ＳＴ０３０）。
【０１８３】
ここでは、最初に、図２０に示すように、画素領域ＰＡと周辺領域ＳＡとの境界部分に素子分離領域１０を形成する。具体的には、シリコン半導体基板１１Ｓにトレンチを形成後、そのトレンチに絶縁材料を埋め込むことで、素子分離領域１０を形成する。素子分離領域１０については、フォトダイオード２１を形成する領域と同じ深さになるように形成する。
【０１８４】
そして、画素領域ＰＡにおいては、フォトダイオード２１、転送トランジスタ２２を形成する。図示を省略しているが、転送トランジスタ２２の形成と共に、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５とについても形成する。
【０１８５】
また、周辺領域ＳＡにおいては、実施形態１の場合と同様にして、ｎ型ＦＥＴ１１１Ｎを設ける。図示を省略しているが、ｎ型ＦＥＴ１１１Ｎの形成と共に、ｐ型ＦＥＴ２１１Ｐについても形成する。
【０１８６】
その後、実施形態１の場合と同様に、シリコン半導体基板１１Ｓにおいて、転送トランジスタ２２，ｎ型ＦＥＴ１１１Ｎが設けられた表面（上面）側に、多層配線層３１０などを設ける。
【０１８７】
（ｄ）支持基板ＳＫの貼り合わせ
つぎに、図２１に示すように、支持基板ＳＫを貼り合わせる（ＳＴ０４０）。
【０１８８】
ここでは、シリコン半導体基板１１Ｓにおいて転送トランジスタ２２，ｎ型ＦＥＴ１１１Ｎが設けられた表面が下方に向くように、シリコン半導体基板１１Ｓを反転させる。
【０１８９】
そして、実施形態１の場合と同様に、シリコン半導体基板１１ＳにおいてＢＯＸ層１１Ｂが設けられている表面側の面（下面）と、支持基板ＳＫの面（上面）とを対面させて、両者を貼り合わせる。たとえば、プラズマ接合によって、両者を接合させて貼り合わせる。
【０１９０】
（ｅ）シリコン半導体基板１１Ｓの薄膜化
つぎに、図２２に示すように、シリコン半導体基板１１Ｓについて薄膜化する（ＳＴ０５０）。
【０１９１】
ここでは、シリコン半導体基板１１Ｓの裏面（上面）から素子分離領域１０までの間を除去することによって、シリコン半導体基板１１Ｓを薄膜化する。たとえば、ＣＭＰ処理によって、本ステップを実施する。
【０１９２】
（ｆ）カラーフィルタＣＦ、マイクロレンズＭＬなどの形成
つぎに、図２３に示すように、カラーフィルタＣＦ、マイクロレンズＭＬなどの各部を形成する（ＳＴ０６０）。
【０１９３】
ここでは、シリコン半導体基板１１Ｓの裏面（上面）に、反射防止膜３１、遮光膜５１、カラーフィルタＣＦ、マイクロレンズＭＬなどの部材を設ける。
【０１９４】
具体的には、反射防止膜３１については、いわゆるピニング層としても機能するように、たとえば、ｈｉｇｈ−ｋ材料を用いて形成する。そして、反射防止膜３１を被覆するように、たとえば、ＣＶＤ法によってシリコン酸化膜を成膜することで、絶縁膜４１を形成する。
【０１９５】
遮光膜５１については、たとえば、タングステン（Ｗ）を絶縁膜４１上に成膜後、パターン加工することで形成する。そして、遮光膜５１を被覆するように、たとえば、ＣＶＤ法によってシリコン酸化膜を成膜することで、絶縁膜５２を設ける。
【０１９６】
カラーフィルタＣＦについては、たとえば、着色剤を含む感光性樹脂を絶縁膜５２上に成膜後、パターン加工することで形成する。
【０１９７】
マイクロレンズＭＬについては、絶縁膜５２の裏面（上面）においてカラーフィルタＣＦを被覆するように設けられたレンズ材膜６１を加工することで形成する。たとえば、ＳｉＮ膜をレンズ材膜６１として設けて、マイクロレンズＭＬに加工する。
【０１９８】
この後、図２３に示すように、画素領域ＰＡにおいては、レンズ材膜６１を被覆するように、マスク層７１としてシリコン酸化膜で設ける。
【０１９９】
（ｇ）反射防止膜３１などの一部除去
つぎに、図２４に示すように、反射防止膜３１などの部材の一部を除去する（ＳＴ０７０）。
【０２００】
ここでは、画素領域ＰＡにおいてマスク層７１を被覆するように、フォトレジストマスクＰＲを設ける。そして、このフォトレジストマスクＰＲをマスクとして用いて、周辺領域ＳＡにおいてシリコン半導体基板１１Ｓの裏面（上面）に設けられた反射防止膜３１などの部材を除去する。具体的には、ドライエッチング処理を実施することで、この除去を実施する。そして、フォトレジストマスクＰＲを除去する。
【０２０１】
（ｈ）シリコン半導体基板１１Ｓの一部除去
つぎに、図２５に示すように、シリコン半導体基板１１Ｓの一部を除去する（ＳＴ０８０）。
【０２０２】
ここでは、シリコン半導体基板１１Ｓにおいて周辺領域ＳＡに対応する部分を除去する。具体的には、マスク層７１をマスクとして用いて、ウェットエッチング処理をすることで、この除去を実施する。たとえば、フッ化硝酸をウェットエッチング液として用いる。これにより、周辺領域ＳＡにおいては、ＢＯＸ層１１Ｂの裏面（上面）が露出された状態になる。
【０２０３】
（ｉ）ＢＯＸ層１１Ｂの一部除去
つぎに、図２６に示すように、ＢＯＸ層１１Ｂの一部について除去する（ＳＴ０９０）。
【０２０４】
ここでは、ＢＯＸ層１１Ｂにおいて周辺領域ＳＡに対応する部分を除去する。具体的には、マスク層７１をマスクとして用いて、ウェットエッチング処理をすることで、この除去を実施する。たとえば、ＤＨＦをウェットエッチング液として用いる。これにより、素子分離領域１１０などの裏面（上面）が露出された状態になる。
【０２０５】
（ｊ）バックゲート絶縁膜４０１，バックゲート電極１２１などの形成
つぎに、図２７に示すように、バックゲート絶縁膜４０１，バックゲート電極１２１などの各部を形成する（ＳＴ１００）。
【０２０６】
ここでは、実施形態１の場合と同様にして、バックゲート絶縁膜４０１、バックゲート電極１２１、外部電極１２２などの各部を形成する。図示を省略しているが、ｐ型ＦＥＴ２１１Ｐの裏面（上面）側にも、バックゲート絶縁膜４０１，バックゲート電極２２１などを設ける（図１参照）。
【０２０７】
そして、絶縁膜４１２を形成後、周辺領域ＳＡについては、さらに、シリコン窒化膜を絶縁膜４１３として成膜する。
【０２０８】
（ｋ）バックゲート絶縁膜４０１などの一部除去
つぎに、図２８に示すように、バックゲート絶縁膜４０１などの一部について除去する（ＳＴ１１０）。
【０２０９】
ここでは、画素領域ＰＡにおいて、レンズ材膜６１を被覆するように設けられたバックゲート絶縁膜４０１、絶縁膜４１１，４１２、マスク層７１を除去する。たとえば、ウェットエッチング液を用いて、エッチバック処理を実施することで、この除去を実施する。
【０２１０】
（ｌ）開口１２２Ｋの形成
つぎに、図１５に示したように、外部電極１２２の裏面（上面）が露出するように、絶縁膜４１２，４１３に開口１２２Ｋを設ける。図示を省略しているが、ｐ型ＦＥＴ２１１Ｐの裏面（上面）側にも、開口２２２Ｋを設ける（図１参照）。
【０２１１】
このようにして、固体撮像装置を完成させる。
【０２１２】
［Ｃ］まとめ
以上のように、本実施形態では、図１５に示すように、受光素子としてフォトダイオード２１を含む画素Ｐが設けられている。そして、ｎ型ＦＥＴ１１１Ｎは、周辺領域ＳＡにおいて、その画素Ｐに電気的に接続された周辺回路を構成している。
【０２１３】
そして、本実施形態では、実施形態１の場合と同様に、ｎ型ＦＥＴ１１１Ｎの裏面（上面）には、バックゲート絶縁膜４０１を介してバックゲート電極１２１，２２１が金属材料で形成されている。
【０２１４】
このため、本実施形態は、実施形態１と同様な効果を奏することができる。特に、周辺回路においては、信号処理の高速化を容易に実現できる。
【０２１５】
＜５．実施形態５＞
［Ａ］装置構成
図２９，図３０は、実施形態５において、半導体装置の要部を示す図である。
【０２１６】
図２９は、図１と同様に、断面を示している。図３０は、斜視図であり、図３０の上面が、図２９の下面に対応している。また、図３０に示す面Ｓｘｙが、図２９の断面に相当する。なお、各図においては、図示の都合で、各部の形状（幅など）を各図の間で適宜変更している。
【０２１７】
図２９，図３０に示すように、本実施形態の半導体装置においては、ｎ型ＦＥＴ１１１Ｎの構成が実施形態１と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態１の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。なお、ｐ型ＦＥＴ２１１Ｐについても、ｎ型ＦＥＴ１１１Ｎと同様な構成で形成されているので、記載を省略している。
【０２１８】
ｎ型ＦＥＴ１１１Ｎは、図２９，図３０に示すように、フィン型電界効果トランジスタ（ｆｉｎＦＥＴ）である。
【０２１９】
具体的には、ｎ型ＦＥＴ１１１Ｎは、図２９，図３０に示すように、フィン１１１Ｆと、ゲート電極１１１Ｇとを有する。
【０２２０】
ｎ型ＦＥＴ１１１Ｎにおいて、フィン１１１Ｆは、半導体活性層であり、図２９，図３０に示すように、チャネル領域１１１Ｃを挟むように一対のソース・ドレイン領域１１１Ａ，１１１Ｂが設けられている。ここでは、フィン１１１Ｆは、ｙ方向に延在しており、チャネル領域１１１Ｃと、一対のソース・ドレイン領域１１１Ａ，１１１Ｂのそれぞれとが、ｙ方向に並ぶように設けられている。たとえば、フィン１１１Ｆは、厚みが２０〜１００ｎｍであり、幅が５〜２０ｎｍである。
【０２２１】
そして、ｎ型ＦＥＴ１１１Ｎにおいて、ゲート電極１１１Ｇは、図３０に示すように、チャネル領域１１１Ｃにおいてフィン１１１Ｆに直交するように設けられている。つまり、ゲート電極１１１Ｇは、ｘ方向に延在するように設けられている。図２９に示すように、ゲート電極１１１Ｇは、フィン１１１Ｆとの間に、ゲート絶縁膜１１１Ｚが介在するように設けられている。ゲート電極１１１Ｇは、フィン１１１Ｆの上面から、たとえば、５〜３０ｎｍの厚みで凸状に突き出るように設けられている。
【０２２２】
上記のように設けられたｎ型ＦＥＴ１１１Ｎは、図２９に示すように、平坦化膜３０１が設けられている。平坦化膜３０１は、表面（下面）が平坦になるように設けられている。また、平坦化膜３０１の表面（下面）を被覆するように絶縁膜３１１が設けられている。
【０２２３】
そして、図２９に示すように、絶縁膜３１１の表面（下面）には、複数の導電層１１１ＨＡ，１１１ＨＢ，１１１ＨＧが設けられている。複数の導電層１１１ＨＡ，１１１ＨＢ，１１１ＨＧのそれぞれは、絶縁膜３１１の表面（下面）に設けられた絶縁膜３２１に形成されたトレンチに金属材料を埋め込むように成膜することで形成されている。
【０２２４】
ここでは、図２９に示すように、導電層１１１ＨＡは、平坦化膜３０１および絶縁膜３１１を貫通するコンタクトＣ１１０を介して、一方の高濃度不純物領域１１１ＡＨに電気的に接続するように設けられている。導電層１１１ＨＢは、平坦化膜３０１および絶縁膜３１１を貫通するコンタクトＣ１１０を介して、他方の高濃度不純物領域１１１ＢＨに電気的に接続するように設けられている。導電層１１１ＨＧは、絶縁膜３１１を貫通するコンタクトＣ１１０を介して、ゲート電極１１１Ｇに電気的に接続するように設けられている。
【０２２５】
そして、絶縁膜３２１の表面（下面）を被覆するように絶縁膜３３１が設けられている。そして、この絶縁膜３３１の表面（下面）に、支持基板ＳＫが貼り付けられている。
【０２２６】
これに対して、ｎ型ＦＥＴ１１１Ｎの裏面（上面）側には、図２９に示すように、バックゲート絶縁膜４０１が設けられている。実施形態１と同様に、バックゲート絶縁膜４０１は、たとえば、ＨｆＯ２などのように、シリコン酸化物よりも誘電率が高い高誘電率（ｈｉｇｈ−ｋ）材料を用いて形成されている。
【０２２７】
この他に、ｎ型ＦＥＴ１１１Ｎの裏面（上面）側には、図２９に示すように、バックゲート電極１２１が設けられている。バックゲート電極１２１は、ｎ型ＦＥＴ１１１Ｎのフィン１１１Ｆの全体を被覆するように形成されている。バックゲート電極１２１は、実施形態１と同様に、金属材料で形成されている。
【０２２８】
そして、バックゲート電極１２１は、図２９に示すように、裏面（上面）が平坦な絶縁膜４１１で被覆されている。そして、その絶縁膜４１１の裏面（上面）には、外部電極１２２，２２２が設けられている。また、絶縁膜４１１には、バックゲート電極１２１と、外部電極１２２とを電気的に接続させるプラグＣ１２０が設けられている。
【０２２９】
そして、外部電極１２２を被覆するように絶縁膜４１２が設けられている。この絶縁膜４１２には、外部電極１２２の裏面（上面）が露出するように、開口１２２Ｋ，２２２Ｋが設けられている。
【０２３０】
［Ｂ］製造方法
以下より、上記の半導体装置を製造する製造方法について説明する。
【０２３１】
図３１〜図３７は、実施形態５において、半導体装置の製造方法の要部を示す図である。
【０２３２】
図３１〜図３７は、図２９と同様な断面図であり、半導体装置の製造方法における各ステップで形成される断面を順次示している。
【０２３３】
（ａ）ｎ型ＦＥＴ１１１Ｎなどの形成
まず、図３１に示すように、ｎ型ＦＥＴ１１１Ｎなどの各部を形成する（ＳＴ１１）。
【０２３４】
ここでは、最初に、シリコン半導体基板１１ＳとＢＯＸ層１１Ｂとを含むＳＯＩ基板を用いて、ｎ型ＦＥＴ１１１Ｎを形成する。つまり、ＢＯＸ層１１Ｂの表面（上面）側に、ｎ型ＦＥＴ１１１Ｎを形成する。図示を省略しているが、ｐ型ＦＥＴ（図示無し）についても、同様に形成する。
【０２３５】
その後、図３１に示すように、平坦化膜３０１、絶縁膜３１１、絶縁膜３２１、導電層１１１ＨＡ，１１１ＨＢ，１１１ＨＧ、絶縁膜３３１を設ける。
【０２３６】
（ｂ）シリコン半導体基板１１Ｓの反転
つぎに、図３２に示すように、シリコン半導体基板１１Ｓを反転させる（ＳＴ２１）。
【０２３７】
ここでは、ｎ型ＦＥＴ１１１Ｎなどの各部を形成したシリコン半導体基板１１Ｓの上下を反転させる。つまり、シリコン半導体基板１１Ｓにおいて、ＢＯＸ層１１Ｂが設けられている表面が下方を向くように反転させる。
【０２３８】
（ｃ）支持基板ＳＫの貼り合わせ
つぎに、図３３に示すように、支持基板ＳＫを貼り合わせる（ＳＴ３１）。
【０２３９】
ここでは、シリコン半導体基板１１ＳにおいてＢＯＸ層１１Ｂが設けられている表面側の面と、支持基板ＳＫの面とを対面させて、両者を貼り合わせる。
【０２４０】
具体的には、シリコン半導体基板１１Ｓの表面側に設けられた絶縁膜３３１の表面（下面）と、支持基板ＳＫの面とを接触させて接合させる。たとえば、実施形態１の場合と同様に、プラズマ接合によって、両者を接合させて貼り合わせる。
【０２４１】
（ｄ）シリコン半導体基板１１Ｓの除去
つぎに、図３４に示すように、シリコン半導体基板１１Ｓについて除去する（ＳＴ４１）。
【０２４２】
ここでは、シリコン半導体基板１１Ｓの裏面（上面）からＢＯＸ層１１Ｂまでの間を研磨することによって、シリコン半導体基板１１Ｓを除去する。たとえば、ＣＭＰ処理によって、本ステップを実施する。これにより、ＢＯＸ層１１Ｂの裏面（上面）が露出された状態になる。
【０２４３】
（ｅ）ＢＯＸ層１１Ｂの除去
つぎに、図３５に示すように、ＢＯＸ層１１Ｂについて除去する（ＳＴ５１）。
【０２４４】
ここでは、ＢＯＸ層１１Ｂの裏面（上面）から研磨することによって、ＢＯＸ層１１Ｂを除去する。たとえば、ＣＭＰ処理によって、本ステップを実施する。これにより、フィン１１１Ｆ（図２９参照）の裏面（上面）が露出された状態になる。
【０２４５】
（ｆ）バックゲート絶縁膜４０１の形成
つぎに、図３６に示すように、バックゲート絶縁膜４０１を形成する（ＳＴ６１）。
【０２４６】
ここでは、ｎ型ＦＥＴ１１１Ｎの裏面（上面）側に、バックゲート絶縁膜４０１を設ける。たとえば、実施形態１と同様な条件で、バックゲート絶縁膜４０１について形成する。
【０２４７】
（ｊ）バックゲート電極１２１の形成
つぎに、図３７に示すように、バックゲート電極１２１を形成する（ＳＴ７１）。
【０２４８】
ここでは、ｎ型ＦＥＴ１１１Ｎのフィン１１１Ｆ（図２９参照）の裏面（上面）の全体を被覆するように、バックゲート電極１２１を形成する。たとえば、実施形態１と同様な条件で、バックゲート電極１２１について形成する。図示を省略しているが、これと共に、ｐ型ＦＥＴ（図示無し）のフィンの裏面（上面）の全体を被覆するように、バックゲート電極（図示無し）を、実施形態１と同様な条件で形成する。
【０２４９】
（ｈ）絶縁膜４１１、外部電極１２２などの形成
つぎに、図２９に示したように、絶縁膜４１１、外部電極１２２などを形成する。
【０２５０】
ここでは、実施形態１の場合と同様に、バックゲート電極１２１を被覆するように、裏面（上面）が平坦な絶縁膜４１１を形成する。また、絶縁膜４１１にプラグＣ１２０を形成後、絶縁膜４１１の裏面（上面）に、外部電極１２２を設ける。そして、外部電極１２２を被覆するように絶縁膜４１２を形成後、外部電極１２２の裏面（上面）が露出するように、絶縁膜４１２に開口１２２Ｋを設ける。図示を省略しているが、これと共に、ｐ型ＦＥＴ（図示無し）のフィンの裏面（上面）側に、外部電極（図示無し）などの各部を形成する。たとえば、実施形態１と同様な条件で、各部を形成する。
【０２５１】
このようにして、固体撮像装置としての半導体装置を完成させる。
【０２５２】
［Ｃ］まとめ
以上のように、本実施形態では、実施形態１の場合と同様に、ｎ型ＦＥＴ１１１Ｎの裏面（上面）には、バックゲート絶縁膜４０１を介してバックゲート電極１２１が金属材料で形成されている。
【０２５３】
このため、本実施形態は、実施形態１と同様な効果を奏することができる。
【０２５４】
＜６．その他＞
本技術の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
【０２５５】
たとえば、上記の各実施形態を、適宜、組み合わせても良い。また、公知技術を、適宜、組み合わせても良い。
【０２５６】
本技術は、下記のような構成も取ることができる。
【０２５７】
（１）
半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が設けられている電界効果トランジスタ
を具備し、
前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、
前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように設けられている、
半導体装置。
（２）
前記バックゲート電極に印加される電位に応じて、当該電界効果トランジスタの閾値電圧が制御される、
上記（１）に記載の半導体装置。
（３）
前記半導体層の他方の面の側に設けられており、前記バックゲート電極に電気的に接続された外部電極
を有し、
前記外部電極を介して、前記バックゲート電極に電位が印加されることによって、当該電界効果トランジスタの閾値電圧が制御される、
上記（２）に記載の半導体装置。
（４）
前記バックゲート絶縁膜は、シリコン酸化物よりも誘電率が高いｈｉｇｈ−ｋ材料によって形成されている、
上記（１）から（３）のいずれかに記載の半導体装置。
（５）
前記バックゲート絶縁膜は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成されている、
上記（４）に記載の半導体装置。
（６）
前記バックゲート絶縁膜は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成されている、
上記（４）に記載の半導体装置。
（７）
前記バックゲート絶縁膜は、Ｈｆ，Ｔａ，Ｚｒ，Ｌａの酸化物、窒化物、酸窒化物、または、これらにＳｉが含有された材料で形成された層を含むように形成されている、
上記（４）から（６）のいずれかに記載の半導体装置。
（８）
前記バックゲート電極は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成されている、
上記（１）から（７）のいずれかに記載の半導体装置。
（９）
前記バックゲート電極は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成されている、
上記（１）から（７）のいずれかに記載の半導体装置。
（１０）
前記バックゲート電極は、ＴｉＮ，Ｔｉ，ＴａＮ，Ｔａ，Ｗ，Ｃｕ，または、Ａｌで形成された層を含むように形成されている、
上記（８）または（９）に記載の半導体装置。
（１１）
ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、
前記バックゲート絶縁膜は、前記ｎ型電界効果トランジスタと前記ｐ型電界効果トランジスタとの間において一体に形成されている、
上記（１）から（１０）のいずれかに記載の半導体装置。
（１２）
ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、
前記バックゲート絶縁膜は、前記ｎ型電界効果トランジスタと前記ｐ型電界効果トランジスタとの間において分離しており、互いに異なる材料で形成されている、
上記（１）から（１０）のいずれかに記載の半導体装置。
（１３）
前記電界効果トランジスタとして、同じ導電型のものが複数設けられており、
当該同じ導電型の複数の電界効果トランジスタにおいて、前記バックゲート絶縁膜が分離しており、異なる材料で形成されている、
上記（１）から（１０）のいずれかに記載の半導体装置。
（１４）
ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、
前記バックゲート電極は、前記ｎ型電界効果トランジスタと前記ｐ型電界効果トランジスタとの間において、互いに異なる材料で形成されている、
上記（１）から（１３）のいずれかに記載の半導体装置。
（１５）
前記電界効果トランジスタとして、同じ導電型のものが複数設けられており、
当該同じ導電型の複数の電界効果トランジスタにおいて、前記バックゲート電極が異なる材料で形成されている、
上記（１）から（１４）のいずれかに記載の半導体装置。
（１６）
前記半導体層は、真性半導体で形成されている、
上記（１）から（１５）のいずれかに記載の半導体装置。
（１７）
前記電界効果トランジスタに電気的に接続するパッド電極
を有し、
前記パッド電極は、前記半導体層の一方の面の側に設けられている、
上記（１）から（１６）のいずれかに記載の半導体装置。
（１８）
前記電界効果トランジスタは、フィン型トランジスタである、
上記（１）から（１７）のいずれかに記載の半導体装置。
（１９）
半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が設けられる電界効果トランジスタを形成する工程と、
前記半導体層の他方の面に、バックゲート絶縁膜を介してバックゲート電極を金属材料で形成する工程と
を有し、
前記バックゲート電極の形成工程では、前記バックゲート電極が前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように、前記バックゲート電極を形成する、
半導体装置の製造方法。
（２０）
受光素子を含む画素と、
前記画素に電気的に接続された周辺回路と
を具備し、
前記周辺回路は、
半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成されると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が形成されている電界効果トランジスタ
を有し、
前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、
前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように設けられている、
固体撮像装置。
【０２５８】
なお、上記の実施形態において、ｎ型ＦＥＴ１１１Ｎ、ｐ型ＦＥＴ２１１Ｐは、本技術の電界効果トランジスタの一例である。また、上記の実施形態において、バックゲート絶縁膜４０１，４０１１，４０１２は、本技術のバックゲート絶縁膜の一例である。また、上記の実施形態において、バックゲート電極１２１，２２１は、本技術のバックゲート電極の一例である。また、上記の実施形態において、半導体活性層１１１Ｃ，２１１Ｃ，フィン１１１Ｆは、本技術の半導体層の一例である。また、上記の実施形態において、ソース・ドレイン領域１１１Ａ，１１１Ｂ，２１１Ａ，２１１Ｂは、本技術のソース・ドレイン領域の一例である。また、上記の実施形態において、ゲート電極１１１Ｇ，２１１Ｇは、本技術のゲート電極の一例である。また、上記の実施形態において、ゲート絶縁膜１１１Ｚ，２１１Ｚは、本技術のゲート絶縁膜の一例である。また、上記の実施形態において、外部電極１２２，２２２は、本技術の外部電極の一例である。また、上記の実施形態において、パッド電極５０１は、本技術のパッド電極の一例である。また、上記の実施形態において、画素Ｐは、本技術の画素の一例である。また、上記の実施形態において、フォトダイオード２１は、本技術の受光素子の一例である。また、上記の実施形態において、垂直駆動回路１３，カラム回路１４，水平駆動回路１５，外部出力回路１７，タイミングジェネレータ１８，シャッター駆動回路１９は、本技術の周辺回路の一例である。
【符号の説明】
【０２５９】
１１１Ｎ…ｎ型ＦＥＴ、２１１Ｐ…ｐ型ＦＥＴ、４０１，４０１１，４０１２…バックゲート絶縁膜、１２１，２２１…バックゲート電極、１１１Ｃ，２１１Ｃ…半導体活性層、１１１Ｆ…フィン、１１１Ａ，１１１Ｂ，２１１Ａ，２１１Ｂ…ソース・ドレイン領域、１１１Ｇ，２１１Ｇ…ゲート電極、１１１Ｚ，２１１Ｚ…ゲート絶縁膜、１２２，２２２…外部電極、５０１…パッド電極、Ｐ…画素、２１…フォトダイオード、１３…垂直駆動回路、１４…カラム回路、１５…水平駆動回路、１７…外部出力回路、１８…タイミングジェネレータ、１９…シャッター駆動回路
【図１】
2013093371.tif 000003
【図２】
2013093371.tif 000004
【図３】
2013093371.tif 000005
【図４】
2013093371.tif 000006
【図５】
2013093371.tif 000007
【図６】
2013093371.tif 000008
【図７】
2013093371.tif 000009
【図８】
2013093371.tif 000010
【図９】
2013093371.tif 000011
【図１０】
2013093371.tif 000012
【図１１】
2013093371.tif 000013
【図１２】
2013093371.tif 000014
【図１３】
2013093371.tif 000015
【図１４】
2013093371.tif 000016
【図１５】
2013093371.tif 000017
【図１６】
2013093371.tif 000018
【図１７】
2013093371.tif 000019
【図１８】
2013093371.tif 000020
【図１９】
2013093371.tif 000021
【図２０】
2013093371.tif 000022
【図２１】
2013093371.tif 000023
【図２２】
2013093371.tif 000024
【図２３】
2013093371.tif 000025
【図２４】
2013093371.tif 000026
【図２５】
2013093371.tif 000027
【図２６】
2013093371.tif 000028
【図２７】
2013093371.tif 000029
【図２８】
2013093371.tif 000030
【図２９】
2013093371.tif 000031
【図３０】
2013093371.tif 000032
【図３１】
2013093371.tif 000033
【図３２】
2013093371.tif 000034
【図３３】
2013093371.tif 000035
【図３４】
2013093371.tif 000036
【図３５】
2013093371.tif 000037
【図３６】
2013093371.tif 000038
【図３７】
2013093371.tif 000039