(57)【要約】【課題】電源遮断直後に全ポートをオフに設定する。【解決手段】一つの実施形態によれば、半導体スイッチ回路は、電圧生成回路、ドライブ回路、及びスイッチ部が設けられる。電圧生成回路は、第一の正電圧及び第一の負電圧を生成する。ドライブ回路は、第一の高電位側電源、第一の正電圧、及び第一の負電圧が供給され、第一の信号に基づいてレベルシフトされた第一の差動出力信号及び第一の差動出力信号の反転信号である第二の差動出力信号を生成する。スイッチ部は、第一及び第二の差動出力信号に基づいて、共通信号端子と信号端子の接続状態を切り替える。半導体スイッチ回路は、前記第一の高電位側電源がオフしたときに、前記ドライブ回路から出力される全ての前記第一の差動出力信号がローレベルに設定され、且つ前記ドライブ回路から出力される全ての前記第二の差動出力信号が所定期間ハイレベルに設定される。【選択図】  図１
2013229647.tif 000002
【特許請求の範囲】
【請求項１】
第一の正電圧及び第一の負電圧を生成する電圧生成回路と、
第一の高電位側電源、前記第一の正電圧、及び前記第一の負電圧が供給され、第一の信号に基づいてレベルシフトされた第一の差動出力信号及び前記第一の差動出力信号の反転信号である第二の差動出力信号を生成するドライブ回路と、
前記第一及び第二の差動出力信号に基づいて、共通信号端子と信号端子の接続状態を切り替えるスイッチ部と、
を具備し、前記第一の高電位側電源がオフしたときに、前記ドライブ回路から出力される全ての前記第一の差動出力信号がローレベルに設定され、且つ前記ドライブ回路から出力される全ての前記第二の差動出力信号が所定期間ハイレベルに設定されることを特徴とする半導体スイッチ回路。
【請求項２】
制御信号に基づいてデコード処理された前記第一の信号を生成するデコーダと、
第二の高電位側電源に基づいて電圧が降下された前記第一の高電位側電源を生成し、前記第一の高電位側電源を前記デコーダ及び前記ドライブ回路に供給する降圧回路と、
を更に具備することを特徴とする請求項１に記載の半導体スイッチ回路。
【請求項３】
前記ドライブ回路は、前記第一の高電位側電源がオフした後、所定期間、所定以上の電位を保持する第一の電位保持回路が設けられることを特徴とする請求項１又は２に記載の半導体スイッチ回路。
【請求項４】
前記ドライブ回路は、前記第一の電位保持回路、第一のインバータ、第一のＰｃｈ  ＭＯＳトランジスタ、及び差動型レベルシフタが設けられ、
前記第一の電位保持回路は、一端が前記第一の高電位側電源に接続される抵抗と、一端が前記抵抗の他端に接続され、他端が低電位側電源に接続されるコンデンサとを有し、前記第一の高電位側電源がオフしたときに、前記第一の高電位側電源よりも電圧降下の遅い第三の高電位側電源を生成し、
前記第一のインバータは、第一の端子が前記第一の高電位側電源に接続され、制御端子に前記第一の信号が入力され、バックゲートがフローティングである第二のＰｃｈ  ＭＯＳトランジスタと、第一の端子が前記第二のＰｃｈ  ＭＯＳトランジスタの第二の端子に接続され、制御端子に前記第一の信号が入力され、第二の端子が前記低電位側電源及びバックゲートに接続される第一のＮｃｈ  ＭＯＳトランジスタとを有し、前記第一の信号を反転した第二の信号を生成し、
前記第一のＰｃｈ  ＭＯＳトランジスタは、第一の端子が前記第三の高電位側電源及びバックゲートに接続され、制御端子が前記第一の高電位側電源に接続され、第二の端子が前記第一のインバータの出力側に接続され、
前記差動型レベルシフタは、前記第一の正電圧及び前記第一の負電圧が供給され、前記第一及び第二の信号が入力され、前記第一及び第二の差動出力信号を生成する
ことを特徴とする請求項３に記載の半導体スイッチ回路。
【請求項５】
前記第一の高電位側電源が供給され、前記第一の正電圧に接続され、前記第一の高電位側電源がオフしたときに前記第一の正電圧を低電位側電源電圧に降下する放電回路を
更に具備することを特徴とする請求項１に記載の半導体スイッチ回路。
【請求項６】
制御信号に基づいてデコード処理された前記第一の信号を生成するデコーダと、
第二の高電位側電源に基づいて電圧が降下された前記第一の高電位側電源を生成し、前記第一の高電位側電源を前記デコーダ、前記放電回路、及び前記ドライブ回路に供給する降圧回路と、
を更に具備することを特徴とする請求項５に記載の半導体スイッチ回路。
【請求項７】
前記放電回路は、第二の電位保持回路、第二のインバータ、及び第二のＮｃｈ  ＭＯＳトランジスタが設けられ、
前記第二の電位保持回路は、一端が前記第一の高電位側電源に接続される抵抗と、一端が前記抵抗の他端に接続され、他端が低電位側電源に接続されるコンデンサとを有し、前記第一の高電位側電源がオフしたときに、前記第一の高電位側電源よりも電圧降下の遅い第三の高電位側電源を生成し、
前記第二のインバータは、第一の端子が前記第三の高電位側電源及びバックゲートに接続され、制御端子が前記第一の高電位側電源に接続される第三のＰｃｈ  ＭＯＳトランジスタと、第一の端子が前記第三のＰｃｈ  ＭＯＳトランジスタの第二の端子に接続され、制御端子が前記第一の高電位側電源に接続され、第二の端子が前記低電位側電源及びバックゲートに接続される第三のＮｃｈ  ＭＯＳトランジスタとを有し、
前記第二のＮｃｈ  ＭＯＳトランジスタは、第一の端子が前記第一の正電圧に接続され、制御端子が前記第二のインバータの出力側に接続され、第二の端子が前記低電位側電源及びバックゲートに接続される
ことを特徴とする請求項５又は６に記載の半導体スイッチ回路。
【請求項８】
前記半導体スイッチは、同一基板上に設けられ、ＳＯＩ型ＭＯＳトランジスタから構成されることを特徴とする請求項１乃至７のいずれか1項に記載の半導体スイッチ回路。
【請求項９】
前記半導体スイッチは、通信の送信回路及び受信回路の高周波半導体スイッチ又はシステムＬＳＩのバススイッチに適用されることを特徴とする請求項１乃至８のいずれか1項に記載の半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体スイッチ回路に関する。
【背景技術】
【０００２】
近年、通信の受信回路や送信回路に使用される半導体スイッチ回路では、高性能化及び高機能化が急速に進展している。また、半導体スイッチ回路では、低コスト化、小型化、及び高集積度化が強く要求されている。この要求に対応するために、従来使用されてきたＨＥＭＴ（High Electron Mobility Transistor）などの化合物半導体デバイスに代わって、シリコン基板上に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタよりも寄生容量が小さく、電力損失を小さくすることができるＳＯＩ（Silicon On Insulator）型ＭＯＳトランジスタを適用した半導体スイッチ回路が多数開発されている。ＳＯＩ基板上に形成されるＳＯＩ型ＭＯＳトランジスタは、複数の回路を同一基板上（１チップ上）に容易に形成することができる。例えば、１チップ半導体スイッチ回路には、デコーダ、電圧生成回路、ドライブ回路、スイッチ部などが搭載される。
【０００３】
複数の回路が搭載された半導体スイッチ回路では、半導体スイッチの機能として、電源が遮断された直後にスイッチ部の全ての出力ポートをオフに設定できることが要求される。ところが、電源を遮断した直後では、直前の状態が保持されるという問題点がある。直前の状態を保持すると、電源再投入での特性の不安定を解消することができない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９１６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、電源遮断直後に全ての出力ポートをオフに設定できる半導体スイッチ回路を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体スイッチ回路は、電圧生成回路、ドライブ回路、及びスイッチ部が設けられる。電圧生成回路は、第一の正電圧及び第一の負電圧を生成する。ドライブ回路は、第一の高電位側電源、第一の正電圧、及び第一の負電圧が供給され、第一の信号に基づいてレベルシフトされた第一の差動出力信号及び第一の差動出力信号の反転信号である第二の差動出力信号を生成する。スイッチ部は、第一及び第二の差動出力信号に基づいて、共通信号端子と信号端子の接続状態を切り替える。半導体スイッチ回路は、前記第一の高電位側電源がオフしたときに、前記ドライブ回路から出力される全ての前記第一の差動出力信号がローレベルに設定され、且つ前記ドライブ回路から出力される全ての前記第二の差動出力信号が所定期間ハイレベルに設定される。
【図面の簡単な説明】
【０００７】
【図１】第一の実施形態に係る半導体スイッチ回路の構成を示すブロック図である。
【図２】第一の実施形態に係るドライブ回路の構成を示す回路図である。
【図３】第一の実施形態に係るインバータの構成を示す回路図である。
【図４】第一の実施形態に係るインバータを構成するＭＯＳトランジスタの模式断面図である。
【図５】第一の実施形態に係るスイッチ回路の構成を示す回路図である。
【図６】第一の実施形態に係る比較例の半導体スイッチ回路の構成を示すブロック図である。
【図７】第一の実施形態に係る比較例のドライブ回路の構成を示す回路図である。
【図８】第一の実施形態に係る高電位側電源オフ時でのＶｄｄ1、Ｖｄｄ１ｘの電圧降下を示す図である。
【図９】第一の実施形態に係わる高電位側電源オフ時でのデコード信号の変化を示す図である。
【図１０】第一の実施形態に係わる高電位側電源オフ時でのスイッチに印加されるゲート電圧の変化を示す図である。
【図１１】第一の実施形態に係わる比較例の高電位側電源オフ時でのＶｄｄ1の電圧降下を示す図である。
【図１２】第一の実施形態に係わる比較例の高電位側電源オフ時でのデコード信号の変化を示す図である。
【図１３】第一の実施形態に係わる比較例の高電位側電源オフ時でのスイッチに印加されるゲート電圧の変化を示す図である。
【図１４】第二の実施形態に係る半導体スイッチ回路の構成を示すブロック図である。
【図１５】第二の実施形態に係る放電回路の構成を示す回路図である。
【図１６】第二の実施形態に係る高電位側電源オフ時でのＶｄｄ1、Ｖｄｄ１ｘの電圧降下を示す図である。
【図１７】第二の実施形態に係る高電位側電源オフ時でのノードＮ１２の電圧変化を示す図である。
【図１８】第二の実施形態に係る高電位側電源オフ時での正電圧Ｖｐの電圧変化を示す図である。
【図１９】変形例の半導体スイッチ回路の構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第一の実施形態）
まず、本発明の第一の実施形態に係る半導体スイッチ回路について、図面を参照して説明する。図１は半導体スイッチ回路の構成を示すブロック図である。図２はドライブ回路の構成を示す回路図である。図３はインバータの構成を示す回路図である。図４はインバータを構成するＭＯＳトランジスタの模式断面図である。図５はスイッチ回路の構成を示す図である。本実施形態では、ドライブ回路に遅延回路、バックゲートがフローティングのインバータ、及びＰｃｈ  ＭＯＳトランジスタを設けて、電源遮断直後に全ての出力ポートをオフに設定して電源再投入での特性の不安定を解消している。
【００１０】
図１に示すように、半導体スイッチ回路９０には、デコーダ１、ドライブ回路２、スイッチ部３、降圧回路４、電圧生成回路５、端子Ｐｉｎ、端子Ｐｒｆ１乃至Ｐｒｆｎ、端子Ｐｒｆｃｏｍ、及び端子Ｐｖｄｄが設けられる。半導体スイッチ回路９０は、同一基板（１チップ）上に形成され、ＳＯＩ（Silicon On Insulator）基板上に形成されるＳＯＩ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタから構成される高周波半導体スイッチ回路である。半導体スイッチ回路９０は、通信の送信回路及び受信回路に適用され、ここでは携帯電話端末の送受信回路に使用される。
【００１１】
端子Ｐｉｎは、スイッチ部３の出力ポートの切り替えを制御する制御信号Ｓｃ１乃至Ｓｃｎ（Ｎビット入力）が入力される入力端子である。端子Ｐｖｄｄは、高電位側電源Ｖｄｄが入力される電源端子である。Ｐｒｆｃｏｍは、アンテナ６を介して共通高周波信号ＲＦＣＯＭが入力されるＲＦ共通信号端子である。端子Ｐｒｆ１乃至Ｐｒｆｎは、高周波信号ＲＦ１乃至ＲＦｎをそれぞれ出力するＲＦ信号端子である。
【００１２】
降圧回路４は、高電位側電源Ｖｄｄ（第二の高電位側電源）が入力され、高電位側電源Ｖｄｄを降圧した高電位側電源Ｖｄｄ１（第一の高電位側電源）を生成する。
【００１３】
電圧生成回路５は、高電位側電源Ｖｄｄが入力され、高電位側電源Ｖｄｄに基づいて正電圧Ｖｐ（第一の正電圧）及び負電圧Ｖｎ（第一の負電圧）を生成する。ここでは、高電位側電源Ｖｄｄ電圧を３Ｖ、高電位側電源Ｖｄｄ１電圧を１．７Ｖ、正電圧Ｖｐを３．５Ｖ、負電圧Ｖｎを−１．５Ｖに設定している。
【００１４】
デコーダ１は、制御信号Ｓｃ１乃至Ｓｃｎが入力され、制御信号Ｓｃ１乃至Ｓｃｎに基づいてデコード信号Ｄｅｃ１ａ乃至Ｄｅｃｎａ（第一のデコード信号）を生成する。
【００１５】
ドライブ回路２は、高電位側電源Ｖｄｄ１、正電圧Ｖｐ、及び負電圧Ｖｎが供給され、デコード信号Ｄｅｃ１ａ乃至Ｄｅｃｎａが入力される。ドライブ回路２は、デコード信号Ｄｅｃ１ａ乃至Ｄｅｃｎａに基づいて差動出力ｃｏｎ１ａ乃至ｃｏｎｎａ（第一の差動出力信号）と差動出力ｃｏｎ１ａ乃至ｃｏｎｎａを反転した差動出力ｃｏｎ１ｂ乃至ｃｏｎｎｂ（第二の差動出力信号）を生成する。電源が遮断され高電位側電源Ｖｄｄ１がオフしたとき、ドライブ回路２は差動出力ｃｏｎ１ａ乃至ｃｏｎｎａの信号レベルを同一レベルに設定し、差動出力ｃｏｎ１ｂ乃至ｃｏｎｎｂの信号レベルを同一レベルに設定してスイッチ部３の全ての出力ポートをオフしている。この結果、ドライブ回路２は電源再投入での特性の不安定を解消している（詳細は後述）。
【００１６】
スイッチ部３は、ポート数Ｎを有するＳＰＮＴ（Single-Pole N-Throw）高周波スイッチ回路である。スイッチ部３は、差動出力ｃｏｎ１ａ乃至ｃｏｎｎａと差動出力ｃｏｎ１ｂ乃至ｃｏｎｎｂが入力される。スイッチ部３は、差動出力ｃｏｎ１ａ乃至ｃｏｎｎａと差動出力ｃｏｎ１ｂ乃至ｃｏｎｎｂに基づいて、端子Ｐｒｆ１乃至Ｐｒｆｎのいずれか１つと端子Ｐｒｆｃｏｍの間を選択接続し、アンテナ６を介して入力される共通高周波信号ＲＦＣＯＭを高周波信号ＲＦ１、ＲＦ２、・・・、ＲＦｎのいずれか１つとして選択出力する。例えば、選択出力された高周波信号は受信回路のＲＦ部（例えば、ＬＮＡ)に入力される。
【００１７】
図２に示すように、ドライブ回路２には、遅延回路１１、レベルシフタ１２１乃至１２ｎ、インバータＩＮＶ１乃至ＩＮＶｎ、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１乃至ＰＭＴｎが設けられる。
【００１８】
遅延回路１１は、抵抗Ｒ１及びコンデンサＣ１が設けられるＲＣ時定数回路である。遅延回路１１は、電源が遮断され高電位側電源Ｖｄｄ１がオフしたとき、高電位側電源Ｖｄｄ１よりも電圧の低下が遅い高電位側電源Ｖｄｄ１ｘ（第三の高電位側電源）を生成する。遅延回路１１は、電源が遮断され、高電位側電源Ｖｄｄ１がオフした後、所定期間、所定の以上の電位を保持する電位保持回路として機能する（詳細は後述）。
【００１９】
抵抗Ｒ１は、一端が高電位側電源Ｖｄｄ１（ノードＮ１）に接続され、他端がノードＮ２に接続される。コンデンサＣ１は、一端が抵抗Ｒ１の他端（ノードＮ２）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００２０】
インバータＩＮＶ１乃至ＩＮＶｎは、バックゲートがフローティングであるＰｃｈ  ＭＯＳトランジスタを用いたインバータである。インバータＩＮＶ１乃至ＩＮＶｎは、電源が遮断され高電位側電源Ｖｄｄ１がオフすると、出力側がフローティング状態（Ｈｉｇｈ  インピーダンス状態）となる。
【００２１】
図３に示すように、インバータＩＮＶ１乃至ＩＮＶｎは、Ｐｃｈ  ＭＯＳトランジスタＰＭＴＦ１とＮｃｈ  ＭＯＳトランジスタＮＭＴ１から構成される。
【００２２】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴＦ１は、ソース（第一の端子）が高電位側電源Ｖｄｄ１に接続され、ゲート（制御端子）にデコード信号Ｄｅｃ１ａ乃至Ｄｅｃｎａのいずれか１つが入力され、バックゲートがフローティングである。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレイン（第一の端子）がＰｃｈ  ＭＯＳトランジスタＰＭＴＦ１のドレイン（第二の端子）に接続され、ゲート（制御端子）にデコード信号Ｄｅｃ１ａ乃至Ｄｅｃｎａのいずれか１つが入力され、ソース（第二の端子）が低電位側電源（接地電位）Ｖｓｓ及びバックゲートに接続される。
【００２３】
図４に示すように、Ｐｃｈ  ＭＯＳトランジスタＰＭＴＦ１とＮｃｈ  ＭＯＳトランジスタＮＭＴ１は、ＳＯＩ基板２３に形成された完全空乏型のＳＯＩ型ＭＯＳトランジスタである。
【００２４】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴＦ１では、積層形成される基板２１及びＢＯＸ層（埋め込み酸化膜）２２上に、ソース層であるＰ＋層２６、バックゲートであるＮ層２４、及びドレイン層であるＰ＋層２６が設けられる。Ｐ＋層２６及びＮ層２４の周囲にはＳＴＩ（シャロートレンチアイソレーション）２５が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴＦ１は、ＳＴＩ（シャロートレンチアイソレーション）２５により周囲と絶縁分離される。Ｎ層２４上には、ソース層及びドレイン層とオーバーラップするようにゲート絶縁膜３１及びゲート電極３２が積層形成される。バックゲートであるＮ層２４は、ソースに接続されずフローティング状態に設定される（所定の電位に設定されない）。
【００２５】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１では、積層形成される基板２１及びＢＯＸ層（埋め込み酸化膜）２２上に、ソース層であるＮ＋層３０、バックゲートであるＰ層２８、ドレイン層であるＮ＋層２９、及びＰ＋層２７が設けられる。Ｎ＋層３０、Ｐ層２８、Ｎ＋層２９、及びＰ＋層２７の周囲にはＳＴＩ（シャロートレンチアイソレーション）２５が設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ＳＴＩ（シャロートレンチアイソレーション）２５により周囲と絶縁分離される。Ｐ層２８上には、ソース層及びドレイン層とオーバーラップするようにゲート絶縁膜３１及びゲート電極３２が積層形成される。バックゲートであるＰ層２８は、Ｐ＋層２７を介してソースに接続される（バックゲートがソース接地される）。
【００２６】
インバータＩＮＶ１は、高電位側電源Ｖｄｄ１と低電位側電源（接地電位）Ｖｓｓが供給され、デコード信号Ｄｅｃ１ａが入力される。インバータＩＮＶ１は、デコード信号Ｄｅｃ１ａを反転したデコード信号Ｄｅｃ１ｂ（第二のデコード信号）を生成する。
【００２７】
インバータＩＮＶ２は、高電位側電源Ｖｄｄ１と低電位側電源（接地電位）Ｖｓｓが供給され、デコード信号Ｄｅｃ２ａが入力される。インバータＩＮＶ２は、デコード信号Ｄｅｃ２ａを反転したデコード信号Ｄｅｃ２ｂ（第二のデコード信号）を生成する。
【００２８】
インバータＩＮＶｎは、高電位側電源Ｖｄｄ１と低電位側電源（接地電位）Ｖｓｓが供給され、デコード信号Ｄｅｃｎａが入力される。インバータＩＮＶｎは、デコード信号Ｄｅｃｎａを反転したデコード信号Ｄｅｃｎｂ（第二のデコード信号）を生成する。
【００２９】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソース（第一の端子）が高電位側電源Ｖｄｄ１ｘ（ノードＮ２）及びバックゲートに接続され、ゲート（制御端子）が高電位側電源Ｖｄｄ１に接続され、ドレイン（第二の端子）がインバータＩＮＶ１の出力側（ノードＮ３）に接続される。
【００３０】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソース（第一の端子）が高電位側電源Ｖｄｄ１ｘ（ノードＮ２）及びバックゲートに接続され、ゲート（制御端子）が高電位側電源Ｖｄｄ１に接続され、ドレイン（第二の端子）がインバータＩＮＶ２の出力側（ノードＮ４）に接続される。
【００３１】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴｎは、ソース（第一の端子）が高電位側電源Ｖｄｄ１ｘ（ノードＮ２）及びバックゲートに接続され、ゲート（制御端子）が高電位側電源Ｖｄｄ１に接続され、ドレイン（第二の端子）がインバータＩＮＶｎの出力側（ノードＮ５）に接続される。
【００３２】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１乃至ＰＭＴｎは、電源が遮断され高電位側電源Ｖｄｄ１がオフし、高電位側電源Ｖｄｄ１ｘと高電位側電源Ｖｄｄ１の間に所定の値以上の電位差が発生する期間オンし、ドレイン（第二の端子）を高電位側電源Ｖｄｄ１ｘレベルに設定する。
【００３３】
レベルシフタ１２１乃至１２ｎは、差動型レベルシフタである。レベルシフタ１２１は、正電圧Ｖｐ及び負電圧Ｖｎが供給され、デコード信号Ｄｅｃ１ａ（第一のデコード信号）及びデコード信号Ｄｅｃ１ｂ（第二のデコード信号）が入力される。レベルシフタ１２１は、デコード信号Ｄｅｃ１ａ及びデコード信号Ｄｅｃ１ｂに基づいてレベルシフトされた差動出力ｃｏｎ１ａ（第一の差動出力信号）及びその反転信号である差動出力ｃｏｎ１ｂ（第二の差動出力信号）を生成する。
【００３４】
レベルシフタ１２２は、正電圧Ｖｐ及び負電圧Ｖｎが供給され、デコード信号Ｄｅｃ２ａ（第一のデコード信号）及びデコード信号Ｄｅｃ２ｂ（第二のデコード信号）が入力される。レベルシフタ１２２は、デコード信号Ｄｅｃ２ａ及びデコード信号Ｄｅｃ２ｂに基づいてレベルシフトされた差動出力ｃｏｎ２ａ（第一の差動出力信号）及びその反転信号である差動出力ｃｏｎ２ｂ（第二の差動出力信号）を生成する。
【００３５】
レベルシフタ１２ｎは、正電圧Ｖｐ及び負電圧Ｖｎが供給され、デコード信号Ｄｅｃｎａ（第一のデコード信号）及びデコード信号Ｄｅｃｎｂ（第二のデコード信号）が入力される。レベルシフタ１２ｎは、デコード信号Ｄｅｃｎａ及びデコード信号Ｄｅｃｎｂに基づいてレベルシフトされた差動出力ｃｏｎｎａ（第一の差動出力信号）及びその反転信号である差動出力ｃｏｎｎｂ（第二の差動出力信号）を生成する。
【００３６】
差動出力ｃｏｎ１ａ乃至ｃｏｎｎａと差動出力ｃｏｎ１ｂ乃至ｃｏｎｎｂは、ハイレベルが”Ｖｐレベル”、ローレベルが”Ｖｎレベル”に設定される。
【００３７】
図５に示すように、スイッチ部３には、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１ｋ、抵抗Ｒｎ１、抵抗Ｒｎ２、抵抗Ｒｎｋ、抵抗Ｒ１１１、抵抗Ｒ１１２、抵抗Ｒ１１ｊ、抵抗Ｒ１ｎ１、抵抗Ｒ１ｎ２、抵抗Ｒ１ｎｊ、シャントトランジスタＳ１１、シャントトランジスタＳ１２、シャントトランジスタＳ１ｋ、シャントトランジスタＳｎ１、シャントトランジスタＳｎ２、シャントトランジスタＳｎｋ、スル―トランジスタＴ１１、スル―トランジスタＴ１２、スル―トランジスタＴ１ｊ、スル―トランジスタＴｎ１、スル―トランジスタＴｎ２、及びスル―トランジスタＴｎｊが設けられる。
【００３８】
ここで、スイッチ部３を構成するトランジスタは、高周波特性が要求されるのでバックゲートがフローティングに設定されるＮｃｈ  ＭＯＳトランジスタを用いている。
【００３９】
高周波信号ＲＦ１側（出力ポート１側）と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続されるｋ個のシャントトランジスタＳ１１、シャントトランジスタＳ１２、・・・、シャントトランジスタＳ１ｋが設けられる。高周波信号ＲＦ１側と共通高周波信号ＲＦ  ＣＯＭ側の間に、縦続接続されるｊ個のスル―トランジスタＴ１１、スル―トランジスタＴ１２、・・・、スル―トランジスタＴ１ｊが設けられる。
【００４０】
高周波信号ＲＦｎ側（出力ポートｎ側）と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続されるｋ個のシャントトランジスタＳｎ１、シャントトランジスタＳｎ２、・・・、シャントトランジスタＳｎｋが設けられる。高周波信号ＲＦｎ側と共通高周波信号ＲＦ  ＣＯＭ側の間に、縦続接続されるｊ個のスル―トランジスタＴｎ１、スル―トランジスタＴｎ２、・・・、スル―トランジスタＴｎｊが設けられる。
【００４１】
差動出力ｃｏｎ１ｂ側とシャントトランジスタＳ１１のゲートの間に抵抗Ｒ１１が設けられる。差動出力ｃｏｎ１ｂ側とシャントトランジスタＳ１２のゲートの間に抵抗Ｒ１２が設けられる。差動出力ｃｏｎ１ｂ側とシャントトランジスタＳ１ｋのゲートの間に抵抗Ｒ１ｋが設けられる。差動出力ｃｏｎ１ａ側とスル―トランジスタＴ１１のゲートの間に抵抗Ｒ１１１が設けられる。差動出力ｃｏｎ１ａ側とスル―トランジスタＴ１２のゲートの間に抵抗Ｒ１１２が設けられる。差動出力ｃｏｎ１ａ側とスル―トランジスタＴ１ｊのゲートの間に抵抗Ｒ１１ｊが設けられる。
【００４２】
差動出力ｃｏｎｎｂ側とシャントトランジスタＳｎ１のゲートの間に抵抗Ｒｎ１が設けられる。差動出力ｃｏｎｎｂ側とシャントトランジスタＳｎ２のゲートの間に抵抗Ｒｎ２が設けられる。差動出力ｃｏｎｎｂ側とシャントトランジスタＳｎｋのゲートの間に抵抗Ｒｎｋが設けられる。差動出力ｃｏｎｎａ側とスル―トランジスタＴｎ１のゲートの間に抵抗Ｒ１ｎ１が設けられる。差動出力ｃｏｎｎａ側とスル―トランジスタＴｎ２のゲートの間に抵抗Ｒ１ｎ２が設けられる。差動出力ｃｏｎｎａ側とスル―トランジスタＴｎｊのゲートの間に抵抗Ｒ１ｎｊが設けられる。
【００４３】
ここで、スイッチ回路を構成するトランジスタの閾値電圧（Ｖｔｈ)は、例えば０（ゼロ）Ｖに設定される。差動出力ｃｏｎ１ｂがローレベル（負電圧Ｖｎ）、差動出力ｃｏｎ１ａがハイレベル（正電圧Ｖｐ）に設定されたとき、縦続接続されるｋ個のシャントトランジスタＳ１１、シャントトランジスタＳ１２、・・・、シャントトランジスタＳ１ｋがオフし、縦続接続されるｊ個のスル―トランジスタＴ１１、スル―トランジスタＴ１２、・・・、スル―トランジスタＴ１ｊがオンする（出力ポート１がオン）。その結果、高周波信号ＲＦ１側と共通高周波信号ＲＦ  ＣＯＭ側の間が接続され、共通高周波信号ＲＦ  ＣＯＭが高周波信号ＲＦ１として出力される。なお、差動出力ｃｏｎ１ｂがハイレベル（正電圧Ｖｐ）、差動出力ｃｏｎ１ａがローレベル（負電圧Ｖｎ）に設定されたとき、高周波信号ＲＦ１側と共通高周波信号ＲＦ  ＣＯＭ側の間は接続されない。
【００４４】
差動出力ｃｏｎｎｂがローレベル（負電圧Ｖｎ）、差動出力ｃｏｎｎａがハイレベル（正電圧Ｖｐ）に設定されたとき、縦続接続されるｋ個のシャントトランジスタＳｎ１、シャントトランジスタＳｎ２、・・・、シャントトランジスタＳｎｋがオフし、縦続接続されるｊ個のスル―トランジスタＴｎ１、スル―トランジスタＴｎ２、・・・、スル―トランジスタＴｎｊがオンする（出力ポートｎがオン）。その結果、高周波信号ＲＦｎ側と共通高周波信号ＲＦ  ＣＯＭ側の間が接続され、共通高周波信号ＲＦ  ＣＯＭが高周波信号ＲＦｎとして出力される。なお、差動出力ｃｏｎｎｂがハイレベル（正電圧Ｖｐ）、差動出力ｃｏｎｎａがローレベル（負電圧Ｖｎ）に設定されたとき、高周波信号ＲＦｎ側と共通高周波信号ＲＦ  ＣＯＭ側の間は接続されない。
【００４５】
次に、比較例の半導体スイッチ回路について図６及び図７を参照して説明する。図６は比較例の半導体スイッチ回路の構成を示すブロック図である。図７は比較例のドライブ回路の構成を示す回路図である。
【００４６】
図６に示すように、比較例の半導体スイッチ回路９１には、デコーダ１、ドライブ回路２ａ、スイッチ部３、降圧回路４、電圧生成回路５、端子Ｐｉｎ、端子Ｐｒｆ１乃至Ｐｒｆｎ、端子Ｐｒｆｃｏｍ、及び端子Ｐｖｄｄが設けられる。比較例の半導体スイッチ回路９１は、同一基板（１チップ）上に形成され、ＳＯＩ基板上に形成されるＳＯＩ型ＭＯＳトランジスタから構成される高周波半導体スイッチ回路である。比較例の半導体スイッチ回路９１は、ドライブ回路２ａが本実施形態の半導体スイッチ回路９０と異なる。
【００４７】
図７に示すように、ドライブ回路２ａには、レベルシフタ１２１乃至１２ｎ及びインバータＩＮＶ１乃至ＩＮＶｎが設けられる。ドライブ回路２ａには、本実施形態の半導体スイッチ回路９０の遅延回路１１及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１乃至ＰＭＴｎが設けられない。
【００４８】
次に、半導体スイッチ回路の動作について図８乃至１３を参照して説明する。図８は高電位側電源オフ時でのＶｄｄ１、Ｖｄｄ１ｘの電圧降下を示す図である。図９は高電位側電源オフ時でのデコード信号の変化を示す図である。図１０は高電位側電源オフ時でのスイッチに印加されるゲート電圧の変化を示す図である。図１１は比較例の高電位側電源オフ時でのＶｄｄ１の電圧降下を示す図である。図１２は比較例の高電位側電源オフ時でのデコード信号の変化を示す図である。図１３は比較例の高電位側電源オフ時でのスイッチに印加されるゲート電圧の変化を示す図である。
【００４９】
図８に示すように、本実施形態の半導体スイッチ回路９０では、電源が遮断され降圧回路４がオフすると、高電位側電源Ｖｄｄ１が短時間で電圧が降下する。高電位側電源Ｖｄｄ１の場合、例えば、２０ｎｓｅｃ．後に１．７Ｖから０．５Ｖに降下し、それ以降徐々に電圧降下する。
【００５０】
これに対して、遅延回路１１から出力される高電位側電源Ｖｄｄ１ｘは電圧降下が遅い。高電位側電源Ｖｄｄ１ｘの場合、例えば、０．１μｓｅｃ．後に１．７Ｖから１．３７Ｖに降下し、０．３μｓｅｃ．後に１．２Ｖに低下し、それ以降も高電位側電源Ｖｄｄ１の場合と比較して電圧の降下速度が遅い。
【００５１】
図９に示すように、本実施形態の半導体スイッチ回路９０では、電源遮断前のデコード信号Ｄｅｃ１ａ（第一のデコード信号）がハイレベル（１．７Ｖ）で、デコード信号Ｄｃｅ１ｂがローレベル（Ｖｓｓ）の場合（出力ポート１がオン）、電源が遮断され降圧回路４がオフすると、デコード信号Ｄｅｃ１ａは、短時間で電圧が降下する。デコード信号Ｄｅｃ１ａの場合、例えば、１μｓｅｃ．後に１．７Ｖから０．４Ｖに急激に低下し、それ以降徐々に電圧降下する。
【００５２】
これに対して、遅延回路１１及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１乃至ＰＭＴｎが信号遅延に介在するデコード信号Ｄｅｃ１ｂの場合、例えば、１μｓｅｃ．後に１．７Ｖから０．９５Ｖに緩やかに低下し、それ以降もデコード信号Ｄｅｃ１ａの場合と比較して電圧の降下速度が遅い。
【００５３】
なお、電源遮断前にローレベル（Ｖｓｓ）に設定されるデコード信号Ｄｅｃ２ａ乃至Ｄｅｃｎａでは、デコード信号Ｄｅｃ２ｂ乃至Ｄｅｃｎｂがハイレベル（１．７Ｖレベル）から図９に示すデコード信号Ｄｅｃ１ｂと同様な信号レベルに変化する。
【００５４】
レベルシフタ１２１乃至１２ｎでは、デコード信号Ｄｅｃ１ａとデコード信号Ｄｅｃ１ｂの絶対値の電圧差である差動入力振幅ΔＶｉｎが、例えば１５μｓｅｃ．以上の期間、２００ｍＶ以上あれば正論理化又は負論理であるかを識別することが可能である。
【００５５】
本実施形態の半導体スイッチ回路９０では、４０μｓｅｃ．後までΔＶｉｎ≧２００ｍＶを保持できるので電源遮断前にオン状態であったスイッチのスル―トランジスタを完全にオフさせることができる。また、電源遮断前にオフ状態であったスルートランジスタをオフ状態に維持できる。
【００５６】
図１０に示すように、本実施形態の半導体スイッチ回路９０では、電源遮断前の差動出力ｃｏｎ１ａ（第一の差動出力信号）がハイレベル（３．５Ｖ）で、差動出力ｃｏｎ１ｂ（第二の差動出力信号）がローレベル（−１．５Ｖ）の場合、電源が遮断され降圧回路４がオフすると、差動出力ｃｏｎ１ａは電圧降下し、例えば１０μｓｅｃ．後に０（ゼロ）Ｖまで降下し、それ以降更に電圧降下する。
【００５７】
これに対して、差動出力ｃｏｎ１ｂは電圧上昇し、２μｓｅｃ．に３．２Ｖに達し、それ以降電圧が徐々に低下する（電圧低下の速度は非常に遅い）。このため、電源遮断前にオン状態であった高周波信号ＲＦ１（出力ポート１）を電源遮断後にオフ状態にすることができる。また、電源遮断前にオフ状態であった他のポートも電源遮断後にオフ状態に維持することができる。
【００５８】
本実施形態の半導体スイッチ回路９０では、電源を遮断した直後では、直前の状態を保持しない。このため、電源再投入での特性の不安定を解消することができる。
【００５９】
図１１に示すように、比較例の半導体スイッチ回路９１では、電源が遮断され降圧回路４がオフすると、高電位側電源Ｖｄｄ１が短時間で電圧が降下する。高電位側電源Ｖｄｄ１の場合、例えば、２０ｎｓｅｃ．後に１．７Ｖから０．５Ｖに降下し、それ以降徐々に電圧降下する。
【００６０】
図１２に示すように、比較例の半導体スイッチ回路９１では、電源遮断前のデコード信号Ｄｅｃ１ａ（第一のデコード信号）がハイレベル（１．７Ｖ）で、デコード信号Ｄｃｅ１ｂがローレベル（Ｖｓｓ）の場合、電源が遮断され降圧回路４がオフすると、デコード信号Ｄｅｃ１ａは、短時間で電圧が降下する。デコード信号Ｄｅｃ１ａの場合、例えば、１μｓｅｃ．後に１．７Ｖから０．４Ｖに急激に低下し、それ以降徐々に電圧降下する。
【００６１】
これに対して、デコード信号Ｄｅｃ１ｂの場合、例えば、徐々に０から緩やかに低下する。所定時間経過後に、デコード信号Ｄｅｃ１ａ及びデコード信号Ｄｅｃ１ｂは、ローレベル（Ｖｓｓ）に復帰する。
【００６２】
比較例の半導体スイッチ回路９１では、図１３に示すように、電源遮断前の差動出力ｃｏｎ１ａ（第一の差動出力信号）がハイレベル（３．５Ｖ）で、差動出力ｃｏｎ１ｂ（第二の差動出力信号）がローレベル（−１．５Ｖ）の場合、電源が遮断され降圧回路４がオフすると、差動出力ｃｏｎ１ａはハイレベル（３．５Ｖ）を維持し、差動出力ｃｏｎ１ｂはローレベル（−１．５Ｖ）を維持する。したがって、電源遮断前にオン状態であった高周波信号ＲＦ１ポートを電源遮断後にオフ状態にすることができない。
【００６３】
すなわち、比較例の半導体スイッチ回路９１では、電源を遮断した直後では、直前の状態を保持し、全ての出力ポートをオフすることができないという問題点がある。直前の状態を保持すると、電源再投入での特性の不安定を解消することができない。このため、半導体スイッチ回路の特性（例えば、高周波歪などのＡＣ特性）評価が困難となる。
【００６４】
上述したように、本実施形態の半導体スイッチ回路では、デコーダ１、ドライブ回路２、スイッチ部３、降圧回路４、電圧生成回路５、端子Ｐｉｎ、端子Ｐｒｆ１乃至Ｐｒｆｎ、端子Ｐｒｆｃｏｍ、及び端子Ｐｖｄｄが設けられる。ドライブ回路２には、遅延回路１１、レベルシフタ１２１乃至１２ｎ、バックゲートがフローティングであるＰｃｈ  ＭＯＳトランジスタを含むインバータＩＮＶ１乃至ＩＮＶｎ、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１乃至ＰＭＴｎが設けられる。ドライブ回路２は、電源が遮断され降圧回路４がオフしたとき、差動出力ｃｏｎ１ａ乃至ｃｏｎｎａの信号レベルを同一に設定し、差動出力ｃｏｎ１ｂ乃至ｃｏｎｎｂの信号レベルを同一に設定する。
【００６５】
このため、電源を遮断した直後では、直前の状態を保持しない。電源遮断前にオン状態であったスイッチ部３を完全にオフすることができる。したがって、半導体スイッチ回路９０では、電源遮断直後に全ての出力ポートをオフに設定でき、電源再投入での特性の不安定を解消することができる。
【００６６】
（第二の実施形態）
次に、本発明の第二の実施形態に係る半導体スイッチ回路ついて、図面を参照して説明する。図１４は半導体スイッチ回路の構成を示すブロック図である。図１５は放電回路の構成を示す回路図である。本実施形態では、遅延回路、インバータ、及びＮｃｈ  ＭＯＳトランジスタから構成される放電回路を設け、電源遮断直後に全ての出力ポートをオフに設定して電源再投入での特性の不安定を解消している。
【００６７】
図１４に示すように、半導体スイッチ回路１００には、デコーダ１、ドライブ回路２ａ、スイッチ部３、降圧回路４、電圧生成回路５、放電回路７、端子Ｐｉｎ、端子Ｐｒｆ１乃至Ｐｒｆｎ、端子Ｐｒｆｃｏｍ、及び端子Ｐｖｄｄが設けられる。半導体スイッチ回路１００は、同一基板（１チップ）上に形成され、ＳＯＩ基板上に形成されるＳＯＩ型ＭＯＳトランジスタから構成される高周波半導体スイッチ回路である。半導体スイッチ回路１００は、通信の送信回路及び受信回路に適用され、ここでは携帯電話端末の送受信回路に使用される。
【００６８】
放電回路７は、高電位側電源Ｖｄｄ１が供給され、正電圧Ｖｐに接続される。放電回路７は、電源が遮断され降圧回路４がオフしたとき、放電して正電圧Ｖｐの電圧レベルを高電位側電源（接地電位）レベルに降下する。
【００６９】
図１５に示すように、放電回路７には、遅延回路１２、インバータＩＮＶ２２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１１が設けられる。
【００７０】
遅延回路１２には、抵抗Ｒａ及びコンデンサＣａが設けられるＲＣ時定数回路である。遅延回路１２は、電源が遮断され高電位側電源Ｖｄｄ１がオフしたとき、高電位側電源Ｖｄｄ１よりも電圧の低下が遅い高電位側電源Ｖｄｄ１ｘ（第三の高電位側電源）を生成する。遅延回路１２は、電源が遮断され、高電位側電源Ｖｄｄ１がオフした後、所定期間、所定の以上の電位を保持する電位保持回路として機能する。
【００７１】
抵抗Ｒａは、一端が高電位側電源Ｖｄｄ１に接続され、他端がノードＮ１１に接続される。コンデンサＣａは、一端が抵抗Ｒａの他端（ノードＮ１１）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００７２】
インバータＩＮＶ２２は、バックゲートがソースに接地されるＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタから構成されるインバータである。インバータＩＮＶ２２は、電源が遮断され高電位側電源Ｖｄｄ１がオフすると、出力側（ノードＮ１２）を所定期間ハイレベルに維持する（詳細は後述）。
【００７３】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ドレイン（第一の端子）が正電位Ｖｐに接続され、ゲート（制御端子）がインバータＩＮＶ２２の出力側（ノードＮ１２）に接続され、ソース（第二の端子）が低電位側電源（接地電位）Ｖｓｓ及びバックゲートに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、電源が遮断され高電位側電源Ｖｄｄ１がオフするときにオンして正電位Ｖｐの電圧レベルを低下する役目をする。
【００７４】
次に、半導体スイッチ回路の動作について図１６乃至１８を参照して説明する。図１６は高電位側電源オフ時でのＶｄｄ1、Ｖｄｄ１ｘの電圧降下を示す図である。図１７は高電位側電源オフ時でのノードＮ１２の電圧変化を示す図である。図１８は高電位側電源オフ時での正電圧Ｖｐの電圧変化を示す図である。
【００７５】
図１６に示すように、本実施形態の半導体スイッチ回路１００では、電源が遮断され降圧回路４がオフすると、高電位側電源Ｖｄｄ１が短時間で電圧が降下する。高電位側電源Ｖｄｄ１の場合、例えば、降圧回路４のオフ直後後に１．７Ｖから０．４Ｖに降下し、それ以降徐々に電圧降下する。
【００７６】
これに対して、遅延回路１２から出力される高電位側電源Ｖｄｄ１ｘは電圧降下が遅い。高電位側電源Ｖｄｄ１ｘの場合、例えば、２７μｓｅｃ．後に１．７Ｖから０．５Ｖに降下し、それ以降も高電位側電源Ｖｄｄ１の場合と比較して電圧の降下速度が遅い。
【００７７】
図１７に示すように、インバータＩＮＶ２２の出力側（ノードＮ１２）では、電源が遮断され降圧回路４がオフすると、高電位側電源Ｖｄｄ１と高電位側電源Ｖｄｄ１ｘ間に電圧差が発生して、この期間オンする。具体的には、（降圧回路４のオフ直後）１．７Ｖから７μｓｅｃ．後に０．５Ｖに降下し、３５μｓｅｃ．後に０．５Ｖに降下する。１００μｓｅｃ．後に略低電位側電源（接地電位）Ｖｓｓレベルとなる。
【００７８】
図１８に示すように、電源が遮断され降圧回路４がオフすると、放電回路７が動作して正電圧Ｖｐが急速に低下する。
【００７９】
具体的には、正電圧Ｖｐは３．５Ｖから１．５μｓｅｃ．後に１Ｖに降下し、３μｓｅｃ．後に０．０４Ｖに降下する。
【００８０】
正電圧Ｖｐを急速に低下させることができるので、電源遮断前にオン状態であったポートを含め全ての出力ポートをオフ状態にすることができる。
【００８１】
上述したように、本実施形態の半導体スイッチ回路では、デコーダ１、ドライブ回路２ａ、スイッチ部３、降圧回路４、電圧生成回路５、放電回路７、端子Ｐｉｎ、端子Ｐｒｆ１乃至Ｐｒｆｎ、端子Ｐｒｆｃｏｍ、及び端子Ｐｖｄｄが設けられる。放電回路７には、遅延回路１２、インバータＩＮＶ２２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１１が設けられる。放電回路７は、電源が遮断され降圧回路４がオフすると、動作を開始して正電圧Ｖｐを急速に低下させる。
【００８２】
このため、電源を遮断した直後では、全ての出力ポートをオフさせることができる。したがって、半導体スイッチ回路１００では、電源再投入での特性の不安定を解消することができる。
【００８３】
なお、第二の実施形態では、降圧回路４を設けているが必ずしもこれに限定されるものではない。例えば図１９に示す変形例の半導体スイッチ回路１０１のように、降圧回路４を省略して高電位側電源Ｖｄｄを直接、デコーダ１やドライブ回路２ａに供給してもよい。
【００８４】
また、実施形態では、半導体スイッチ回路を通信の送信回路及び受信回路用の高周波半導体スイッチ回路に適用しているが、システムＬＳＩのバススイッチにも適用することができる。
【００８５】
また、実施形態では、半導体スイッチ回路をＭＯＳトランジスタで構成しているが必ずしもこれに限定されるものではない。例えば、ゲートが高誘電率を有する絶縁膜などから構成されるＭＩＳトランジスタで構成してもよい。半導体スイッチ回路を構成する回路を同一ＳＯＩ基板上（１チップ）に形成しているが必ずしもこれに限定されるものではない。別々のＳＯＩ基板上に形成してもよい。
【００８６】
また、実施形態では、半導体スイッチ回路を完全空乏型構造のＳＯＩ型ＭＯＳトランジスタにしているが必ずしもこれに限定されるものではない。部分空乏型構造のＳＯＩ型ＭＯＳトランジスタやＳＯＩ型ＭＩＳトランジスタにしてもよい。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１  デコーダ
２、２ａ  ドライブ回路
３  スイッチ部
４  降圧回路
５  電圧生成回路
６  アンテナ
７  放電回路
１１、１２  遅延回路
２１  基板
２２  ＢＯＸ層（埋め込み酸化膜）
２３  ＳＯＩ基板
２４  Ｎ層
２５  ＳＴＩ（シャロートレンチアイソレーション）
２６、２７  Ｐ＋層
２８  Ｐ層
２９、３０  Ｎ＋層
３１  ゲート絶縁膜
３２  ゲート電極
１２１〜１２ｎ  レベルシフタ
９０、９１、１００、１０１  半導体スイッチ回路
Ｃ１、Ｃａ  コンデンサ
ｃｏｎ１ａ〜ｃｏｎｎａ、ｃｏｎ１ｂ〜ｃｏｎｎｂ、  差動出力
Ｄｅｃ１ａ〜Ｄｅｃｎａ、Ｄｅｃ１ｂ〜Ｄｅｃｎｂ  デコード信号
ＩＮＶ１〜ＩＮＶｎ、ＩＮＶ１１〜ＩＮＶ１ｎ、ＩＮＶ２２  インバータ
Ｎ１〜Ｎ５、Ｎ１１、Ｎ１２  ノード
ＮＭＴ１、ＮＭＴ１１  Ｎｃｈ  ＭＯＳトランジスタ
ＰＭＴ１〜ＰＭＴｎ、ＰＭＴＦ１  Ｐｃｈ  ＭＯＳトランジスタ
Ｐｉｎ、Ｐｒｆ１〜Ｐｒｆｎ、Ｐｒｆｃｏｍ、Ｐｖｄｄ  端子
Ｒ１、Ｒａ、Ｒ１１、Ｒ１２、Ｒ１ｋ、Ｒｎ１、Ｒｎ２、Ｒｎｋ、Ｒ１１１、Ｒ１１２、Ｒ１１ｊ、Ｒ１ｎ１、Ｒ１ｎ２、Ｒ１ｎｊ  抵抗
ＲＦ１〜ＲＦｎ  高周波信号
ＲＦＣＯＭ  共通高周波信号
Ｓ１１、Ｓ１２、Ｓ１ｋ、Ｓｎ１、Ｓｎ２、Ｓｎｋ  シャントトランジスタ
Ｓｃ１〜Ｓｃｎ  制御信号
Ｔ１１、Ｔ１２、Ｔ１ｊ、Ｔｎ１、Ｔｎ２、Ｔｎｊ  スル―トランジスタ
Ｖｄｄ、Ｖｄｄ１、Ｖｄｄ１ｘ  高電位側電源
Ｖｎ  負電圧
Ｖｐ  正電圧
Ｖｓｓ  低電位側電源（接地電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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