(57)【要約】 【課題】選択トランジスタの特性の低下を抑制しつつ、メモリセルを微細化する。【解決手段】本実施形態によれば、半導体記憶装置は、基板上に順に形成された第１絶縁膜、第１浮遊ゲート、第２絶縁膜、第２浮遊ゲート、第３絶縁膜、及び制御ゲートを有するメモリセルトランジスタと、前記基板上に順に形成された第４絶縁膜、第１電極層、第５絶縁膜、第２電極層、第６絶縁膜、及び第３電極層を有する選択トランジスタと、を備える。前記第５絶縁膜及び前記第６絶縁膜の少なくとも一部に開口部が設けられ、前記開口部を介して前記第１電極層、前記第２電極層、及び前記第３電極層が電気的に接続される。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に順に形成された第１絶縁膜、第１浮遊ゲート、第２絶縁膜、第２浮遊ゲート、第３絶縁膜、及び制御ゲートを有するメモリセルトランジスタと、
前記基板上に順に形成された第４絶縁膜、第１電極層、第５絶縁膜、第２電極層、第６絶縁膜、及び第３電極層を有する選択トランジスタと、
を備え、
前記第５絶縁膜及び前記第６絶縁膜の少なくとも一部に開口部が設けられ、前記開口部を介して前記第１電極層、前記第２電極層、及び前記第３電極層が電気的に接続され、
前記第５絶縁膜に設けられた開口部の大きさは、前記第６絶縁膜に設けられた開口部の大きさ以上であり、前記第１電極層と前記第２電極層とが接触し、前記第２電極層と前記第３電極層とが接触し、
前記メモリセルトランジスタは、第１の方向に伸びる複数のビット線と前記第１の方向に直交する第２の方向に伸びる複数のワード線との交点部分に設けられ、
前記第２絶縁膜と前記第２浮遊ゲートとの間、又は前記第２浮遊ゲートと前記第３絶縁膜との間にチャージトラップ膜が形成されていることを特徴とする半導体記憶装置。
【請求項２】
基板上に順に形成された第１絶縁膜、第１浮遊ゲート、第２絶縁膜、第２浮遊ゲート、第３絶縁膜、及び制御ゲートを有するメモリセルトランジスタと、
前記基板上に順に形成された第４絶縁膜、第１電極層、第５絶縁膜、第２電極層、第６絶縁膜、及び第３電極層を有する選択トランジスタと、
を備え、
前記第５絶縁膜及び前記第６絶縁膜の少なくとも一部に開口部が設けられ、前記開口部を介して前記第１電極層、前記第２電極層、及び前記第３電極層が電気的に接続されることを特徴とする半導体記憶装置。
【請求項３】
前記第５絶縁膜に設けられた開口部は、前記第６絶縁膜に設けられた開口部より小さく、
前記第３電極層が、前記第１電極層及び前記第２電極層に接触することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第５絶縁膜に設けられた開口部の大きさは、前記第６絶縁膜に設けられた開口部の大きさ以上であり、
前記第１電極層と前記第２電極層とが接触し、前記第２電極層と前記第３電極層とが接触することを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
第１の方向に伸びる複数のビット線と、前記第１の方向に直交する第２の方向に伸びる複数のワード線とが設けられ、
前記メモリセルトランジスタは、前記ビット線と前記ワード線の交点部分に設けられていることを特徴とする請求項２乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記メモリセルトランジスタは、前記第２絶縁膜と前記第２浮遊ゲートとの間、又は前記第２浮遊ゲートと前記第３絶縁膜との間にチャージトラップ膜をさらに備えることを特徴とする請求項２乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
基板上に第１絶縁膜、第１電極層、第２絶縁膜、及び第２電極層を順に形成し、
第１の方向に沿った複数の帯状のマスク層を用いて前記第２電極層、前記第２絶縁膜、前記第１電極層、前記第１絶縁膜、及び前記基板をエッチングして複数の第１溝を形成し、
前記第１溝に絶縁膜を埋め込んで素子分離領域を形成し、
前記第２電極層及び前記素子分離領域上に第３絶縁膜を形成し、
所定領域の前記第３絶縁膜、前記第２電極層、及び前記第２絶縁膜をエッチングして第２溝を形成し、
前記第２溝を埋め込むように前記第３絶縁膜上に第３電極層を形成し、
前記第１の方向に直交する第２の方向に沿った複数の帯状のマスク層を用いて、前記第３電極層、前記第３絶縁膜、前記第２電極層、前記第２絶縁膜、前記第１電極層、及び前記第１絶縁膜をエッチングして複数の第３溝を形成し、
前記第３溝に層間絶縁膜を埋め込む半導体記憶装置の製造方法。
【請求項８】
基板上に第１絶縁膜、第１電極層、及び第２絶縁膜を順に形成し、
所定領域の前記第２絶縁膜をエッチングして第１溝を形成し、
前記第１溝を埋め込むように前記第２絶縁膜上に第２電極層を形成し、
第１の方向に沿った複数の帯状のマスク層を用いて前記第２電極層、前記第２絶縁膜、前記第１電極層、前記第１絶縁膜、及び前記基板をエッチングして複数の第２溝を形成し、
前記第２溝に絶縁膜を埋め込んで素子分離領域を形成し、
前記第２電極層及び前記素子分離領域上に第３絶縁膜を形成し、
所定領域の前記第３絶縁膜をエッチングして第３溝を形成し、
前記第３溝を埋め込むように前記第３絶縁膜上に第３電極層を形成し、
前記第１の方向に直交する第２の方向に沿った複数の帯状のマスク層を用いて、前記第３電極層、前記第３絶縁膜、前記第２電極層、前記第２絶縁膜、前記第１電極層、及び前記第１絶縁膜をエッチングして複数の第４溝を形成し、
前記第４溝に層間絶縁膜を埋め込む半導体記憶装置の製造方法。
【請求項９】
前記第３溝を前記第１溝の上方領域に形成することを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置において、メモリセルトランジスタの浮遊ゲートが、下部浮遊ゲート及び上部浮遊ゲートと、下部浮遊ゲートと上部浮遊ゲートとの間に設けられたゲート間絶縁膜とを備えた構成が提案されている。このような構成にすることで、メモリセルトランジスタの書き込み特性の低下、近接セル干渉効果、電荷抜け等を抑制しつつ、メモリセルを微細化することができる。
【０００３】
従来のＮＡＮＤ型フラッシュメモリの選択トランジスタは、浮遊ゲートに対応する第１電極層と、制御ゲートに対応する第２電極層との間の絶縁膜に溝（開口部）が設けられ、第１電極層と第２電極層とが接続された構成になっている。メモリセルトランジスタの浮遊ゲートを、上述したような下部浮遊ゲート及び上部浮遊ゲートと、下部浮遊ゲートと上部浮遊ゲートとの間に設けられたゲート間絶縁膜を有する構成とした場合、選択トランジスタの第１電極層も同様に、下部電極層及び上部電極層と、下部電極層と上部電極層との間に設けられた絶縁膜を有する構成となる。このような構成の選択トランジスタでは、下部電極層が浮遊ゲートのように電荷を保持することにより、閾値電圧が変わって誤動作を起こすおそれがあった。また、トンネル絶縁膜と、下部電極層と上部電極層との間に設けられた絶縁膜とを合計した分の電圧を印加する必要があり、消費電力を増加させていた。そのため、メモリセルの微細化は選択トランジスタの特性の低下を招いていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１１４０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、選択トランジスタの特性の低下を抑制しつつ、メモリセルを微細化することができる半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本実施形態によれば、半導体記憶装置は、基板上に順に形成された第１絶縁膜、第１浮遊ゲート、第２絶縁膜、第２浮遊ゲート、第３絶縁膜、及び制御ゲートを有するメモリセルトランジスタと、前記基板上に順に形成された第４絶縁膜、第１電極層、第５絶縁膜、第２電極層、第６絶縁膜、及び第３電極層を有する選択トランジスタと、を備える。前記第５絶縁膜及び前記第６絶縁膜の少なくとも一部に開口部が設けられ、前記開口部を介して前記第１電極層、前記第２電極層、及び前記第３電極層が電気的に接続される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の平面図である。
【図２】第１の実施形態に係る半導体記憶装置の断面図である。
【図３】第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図４】図３に続く工程断面図である。
【図５】図４に続く工程断面図である。
【図６】図５に続く工程断面図である。
【図７】図６に続く工程断面図である。
【図８】図７に続く工程断面図である。
【図９】第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図１０】図９に続く工程断面図である。
【図１１】図１０に続く工程断面図である。
【図１２】図１１に続く工程断面図である。
【図１３】第２の実施形態に係る半導体記憶装置の断面図である。
【図１４】変形例による半導体記憶装置の断面図である。
【図１５】第３の実施形態に係る半導体記憶装置の断面図である。
【図１６】変形例による半導体記憶装置の断面図である。
【図１７】変形例による半導体記憶装置の断面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態を図面に基づいて説明する。
【０００９】
（第１の実施形態）図１は、第１の実施形態に係る半導体記憶装置の平面図である。半導体記憶装置はＮＡＮＤ型フラッシュメモリとなっている。
【００１０】
図１に示すように、半導体記憶装置には、第１の方向に沿って伸びる複数のビット線ＢＬと、第１の方向と直交する第２の方向に沿って伸びる複数のワード線ＷＬ及び選択線Ｓが設けられている。
【００１１】
ビット線ＢＬとワード線ＷＬとの交点にはメモリセルトランジスタが設けられている。また、ビット線ＢＬと選択線Ｓとの交点には選択トランジスタが設けられている。メモリセルトランジスタは、ビット線ＢＬ及びワード線ＷＬに電気的に接続されている。また、選択トランジスタは、ビット線ＢＬ及び選択線Ｓに電気的に接続されている。
【００１２】
図２（ａ）は図１のＡ−Ａ線に沿った縦断面を示し、図２（ｂ）は図１のＢ−Ｂ線に沿った縦断面の一部を示している。
【００１３】
図２（ａ）に示すように、半導体基板１０１の表面部分には不純物拡散層１３１が形成される。不純物拡散層１３１間の半導体基板１０１上にはトンネル絶縁膜１１１ａ、下部浮遊ゲート１１２ａ、ＩＦＤ（Inter Floating-Gate Dielectric）膜１１３ａ、上部浮遊ゲート１１４ａ、ＩＰＤ（Inter Poly-Si Dielectric）膜１１５ａ、制御ゲート１１６ａが順に積層されたメモリセルトランジスタＭＴが形成されている。メモリセルトランジスタＭＴでは、浮遊ゲートがＩＦＤ膜１１３ａを挟んだ２層構造になっている。
【００１４】
図２（ｂ）に示すように、メモリセルトランジスタＭＴではワード線ＷＬ方向に沿って半導体基板１０１に所定間隔を空けて複数の埋め込み型の素子分離領域１３０が形成されている。素子分離領域１３０の間の半導体基板１０１上にはトンネル絶縁膜１１１ａ、下部浮遊ゲート１１２ａ、ＩＦＤ膜１１３ａ、及び上部浮遊ゲート１１４ａが順に形成されている。
【００１５】
上部浮遊ゲート１１４ａ及び素子分離領域１３０の上にＩＰＤ膜１１５ａが形成されている。このＩＰＤ膜１１５ａの上には制御ゲート１１６ａが形成されている。
【００１６】
図１及び図２（ａ）に示すように、ビット線ＢＬ方向に並んだ複数のメモリセルトランジスタＭＴの両端には選択トランジスタＳＴが形成される。選択トランジスタＳＴは、半導体基板１０１上に順に積層されたトンネル絶縁膜１１１ｂ、第１電極層１１２ｂ、第１電極間絶縁膜１１３ｂ、第２電極層１１４ｂ、第２電極間絶縁膜１１５ｂ、及び第３電極層１１６ｂを備えている。選択トランジスタＳＴはメモリセルトランジスタＭＴと同様の構成になっており、選択トランジスタＳＴのトンネル絶縁膜１１１ｂ、第１電極層１１２ｂ、第１電極間絶縁膜１１３ｂ、第２電極層１１４ｂ、第２電極間絶縁膜１１５ｂ、及び第３電極層１１６ｂは、それぞれメモリセルトランジスタＭＴのトンネル絶縁膜１１１ａ、下部浮遊ゲート１１２ａ、ＩＦＤ膜１１３ａ、上部浮遊ゲート１１４ａ、ＩＰＤ膜１１５ａ、及び制御ゲート１１６ａに対応している。
【００１７】
ただし、選択トランジスタＳＴでは、第１電極間絶縁膜１１３ｂ及び第２電極間絶縁膜１１５ｂの一部に開口部が形成されており、第１電極層１１２ｂ、第２電極層１１４ｂ、及び第３電極層１１６ｂが接続されている。
【００１８】
第１電極間絶縁膜１１３ｂに開口部が設けられない場合、第１電極層１１２ｂが浮遊ゲートのように電荷を保持するため、選択トランジスタＳＴの閾値電圧が変わって誤動作を起こすおそれがある。また、第１電極間絶縁膜１１３ｂに開口部が設けられない場合、選択トランジスタＳＴを駆動するには、トンネル絶縁膜１１１ｂと第１電極間絶縁膜１１３ｂとの合計に対応した電圧を印加する必要があり、消費電力が大きくなる。
【００１９】
これに対し、本実施形態では、第１電極間絶縁膜１１３ｂの一部に開口部が形成され、第１電極層１１２ｂ、第２電極層１１４ｂ、及び第３電極層１１６ｂが接続されているため、第１電極層１１２ｂが浮遊ゲートのように電荷を保持せず、選択トランジスタＳＴの閾値電圧が変わって誤動作が起きることを防止できる。また、選択トランジスタＳＴを駆動するには、トンネル絶縁膜１１１ｂに対応した電圧を印加すればよく、消費電力を抑えることができる。第１電極間絶縁膜１１３ｂの開口部の大きさは特に限定されず、開口部が第１電極間絶縁膜１１３ｂと同じ大きさ、すなわち第１電極間絶縁膜１１３ｂが省略されていてもよい。
【００２０】
また、本実施形態では、メモリセルトランジスタＭＴの浮遊ゲートを、下部浮遊ゲート１１２ａ及び上部浮遊ゲート１１４ａで構成し、下部浮遊ゲート１１２ａと上部浮遊ゲート１１４ａとの間にＩＦＤ膜１１３ａを介在させている。これにより、上部浮遊ゲート１１４ａと制御ゲート１１６ａのカップリング比が向上し、トンネル絶縁膜１１１ａに印加される電界が増加するため、メモリセルトランジスタＭＴの書き込み特性が改善される。さらには、セル内の容量が増加し、カップリング比が大きくなるため、近接セル干渉効果が抑制される。
【００２１】
また、トンネル絶縁膜１１１ａ及びＩＦＤ膜１１３ａがＦＮ（Fowler-Nordheim）膜となるため、下部浮遊ゲート１１２ａ内の電荷が基板１０１に抜けることが抑止されるとともに、上部浮遊ゲート１１４ａ内の電荷が下部浮遊ゲート１１２ａに抜けることが抑止される。そのため、メモリセルトランジスタＭＴに長時間電荷を保持し続けることができる。メモリセルトランジスタＭＴは、書き込み特性の低下、近接セル干渉効果、電荷抜け等を抑制しつつ、微細化することができる。
【００２２】
このように、本実施形態によれば、選択トランジスタＳＴの特性の低下を抑制しつつ、メモリセルトランジスタＭＴを微細化することができる。
【００２３】
次に、このような半導体記憶装置の製造方法を図３〜図８に示す工程断面図を用いて説明する。各図における（ａ）、（ｂ）は、それぞれ図２（ａ）、（ｂ）に対応する断面を示している。
【００２４】
まず、図３（ａ）、（ｂ）に示すように、基板１０１上に、トンネル絶縁膜１１１ａ、ｂの材料となる絶縁膜１１１、下部浮遊ゲート１１２ａ及び第１電極層１１２ｂの材料となる電極層１１２、ＩＦＤ膜１１３ａ及び第１電極間絶縁膜１１３ｂの材料となる絶縁膜１１３、上部浮遊ゲート１１４ａ及び第２電極層１１４ｂの材料となる電極層１１４を順に形成する。
【００２５】
絶縁膜１１１は、例えば、シリコン酸化膜、シリコン酸窒化膜、又はシリコン窒化膜である。電極層１１２、１１４は、例えば、ポリシリコン、ホウ素やリンがドープされたポリシリコン、又はＴｉＮ、ＴａＮ、Ｗなどのメタル及びそれらのシリサイドからなる。絶縁膜１１３は、例えば、シリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３膜、ＨｆＯｘ膜、ＴａＯｘ膜、又はＬａ２Ｏｘ膜である。
【００２６】
次に、図４（ａ）、（ｂ）に示すように、電極層１１４上にマスク層（図示せず）を形成し、リソグラフィ及びエッチングによりこのマスク層をビット線ＢＬ方向に沿った複数の帯状にパターニングする。マスク層は例えばシリコン酸化膜である。そして、パターニングしたマスク層を用いて電極層１１４、絶縁膜１１３、電極層１１２、絶縁膜１１１、及び基板１０１をエッチングして複数の溝Ｔ１を形成する。そして、マスク層を除去し、溝Ｔ１にシリコン酸化膜等の絶縁膜を埋め込み、ＣＭＰ（化学機械研磨）処理で平坦化することで、素子分離領域１３０を形成する。
【００２７】
次に、図５（ａ）、（ｂ）に示すように、電極層１１４及び素子分離領域１３０上に、ＩＰＤ膜１１５ａ及び第２電極間絶縁膜１１５ｂの材料となる絶縁膜１１５を形成する。絶縁膜１１５は、例えば、シリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３膜、ＨｆＯｘ膜、ＴａＯｘ膜、又はＬａ２Ｏｘ膜である。
【００２８】
そして、選択トランジスタＳＴが設けられる領域において、リソグラフィ及びエッチング（例えばＲＩＥ）により絶縁膜１１５、電極層１１４、及び絶縁膜１１３を除去して溝Ｔ２を形成する。このとき、電極層１１２が一部除去されてもよい。溝Ｔ２は、選択トランジスタＳＴの第１電極間絶縁膜１１３ｂ及び第２電極間絶縁膜１１５ｂに設けられる開口部に対応する。また、一般に、異方性エッチングでは、深い場所程、除去される量が少なくなるため、溝Ｔ２の幅は位置が低くなるに伴い狭くなる。従って、第１電極間絶縁膜１１３ｂに設けられる開口部は、第２電極間絶縁膜１１５ｂに設けられる開口部よりも幅が狭くなる。
【００２９】
次に、図６（ａ）、（ｂ）に示すように、絶縁膜１１５上に、制御ゲート１１６ａ及び第３電極層１１６ｂの材料となる電極層１１６を形成する。溝Ｔ２は電極層１１６により埋め込まれる。電極層１１６は、ポリシリコン、ホウ素やリンがドープされたポリシリコン、又はＴｉＮ、ＴａＮ、Ｗ、Ｎｉ、Ｃｏなどのメタル及びそれらのシリサイドからなる。
【００３０】
次に、図７（ａ）、（ｂ）に示すように、電極層１１６上にマスク層（図示せず）を形成し、リソグラフィ及びエッチングによりこのマスク層をワード線ＷＬ方向に沿った複数の帯状にパターニングする。そして、パターニングしたマスク層を用いて電極層１１６、絶縁膜１１５、電極層１１４、絶縁膜１１３、電極層１１２及び絶縁膜１１１をエッチングして複数の溝Ｔ３を形成する。
【００３１】
次に、図８（ａ）、（ｂ）に示すように、基板１０１に不純物拡散層１３１を形成する。そして、基板１０１上に、溝Ｔ３を埋め込むように層間絶縁膜１４０を形成する。その後、コンタクトプラグ、ビアプラグ、配線層等を形成する。
【００３２】
これにより、トンネル絶縁膜１１１ａ、下部浮遊ゲート１１２ａ、ＩＦＤ膜１１３ａ、上部浮遊ゲート１１４ａ、ＩＰＤ膜１１５ａ、及び制御ゲート１１６ａが積層されたメモリセルトランジスタＭＴが形成される。
【００３３】
また、トンネル絶縁膜１１１ｂ、第１電極層１１２ｂ、第１電極間絶縁膜１１３ｂ、第２電極層１１４ｂ、第２電極間絶縁膜１１５ｂ、及び第３電極層１１６ｂが積層され、第１電極間絶縁膜１１３ｂ及び第２電極間絶縁膜１１５ｂに設けられた開口部を介して第１電極層１１２ｂ、第２電極層１１４ｂ及び第３電極層１１６ｂが接続された選択トランジスタＳＴが形成される。選択トランジスタＳＴでは、第３電極層１１６ｂが第１電極層１１２ｂ及び第２電極層１１４ｂに接触している。
【００３４】
以上のように、本実施形態では、第１電極間絶縁膜１１３ｂ及び第２電極間絶縁膜１１５ｂの一部に開口部が形成され、第１電極層１１２ｂ、第２電極層１１４ｂ、及び第３電極層１１６ｂが接続されているため、第１電極層１１２ｂが浮遊ゲートのように電荷を保持せず、選択トランジスタＳＴの閾値電圧が変わって誤動作が起きることを防止できる。また、選択トランジスタＳＴを駆動するには、トンネル絶縁膜１１１ｂに対応した電圧を印加すればよく、消費電力を抑えることができる。
【００３５】
また、メモリセルトランジスタＭＴの浮遊ゲートが、下部浮遊ゲート１１２ａ、ＩＦＤ膜１１３ａ及び上部浮遊ゲート１１４ａで構成されているため、メモリセルトランジスタＭＴは、書き込み特性の低下、近接セル干渉効果、電荷抜け等を抑制しつつ、微細化することができる。
【００３６】
このように、本実施形態によれば、選択トランジスタＳＴの特性の低下を抑制しつつ、メモリセルトランジスタＭＴを微細化することができる。
【００３７】
（第２の実施形態）上記第１の実施形態では、図５（ａ）に示す工程において、溝Ｔ２を形成することで、選択トランジスタＳＴの第１電極間絶縁膜１１３ｂ及び第２電極間絶縁膜１１５ｂに設けられる開口部を形成していた。すなわち、上記第１の実施形態では、第１電極間絶縁膜１１３ｂ及び第２電極間絶縁膜１１５ｂに設けられる開口部を同じ工程で形成していたが、これらを別の工程で形成してもよい。
【００３８】
第１電極間絶縁膜１１３ｂに設けられる開口部と第２電極間絶縁膜１１５ｂに設けられる開口部とを別工程で形成する場合の半導体記憶装置の製造方法を図９〜図１２に示す工程断面図を用いて説明する。各図における（ａ）、（ｂ）は、それぞれ図２（ａ）、（ｂ）に対応する断面を示している。
【００３９】
まず、図９（ａ）、（ｂ）に示すように、基板１０１上に、トンネル絶縁膜１１１ａ、ｂの材料となる絶縁膜１１１、下部浮遊ゲート１１２ａ及び第１電極層１１２ｂの材料となる電極層１１２、ＩＦＤ膜１１３ａ及び第１電極間絶縁膜１１３ｂの材料となる絶縁膜１１３を順に形成する。
【００４０】
そして、選択トランジスタＳＴが設けられる領域において、リソグラフィ及びエッチングにより絶縁膜１１３を除去して溝Ｔ４を形成する。溝Ｔ４は、選択トランジスタＳＴの第１電極間絶縁膜１１３ｂに設けられる開口部に対応する。
【００４１】
次に、図１０（ａ）、（ｂ）に示すように、絶縁膜１１３上に、上部浮遊ゲート１１４ａ及び第２電極層１１４ｂの材料となる電極層１１４を形成する。溝Ｔ４は電極層１１４により埋め込まれる。
【００４２】
そして、電極層１１４上にマスク層（図示せず）を形成し、リソグラフィ及びエッチングによりこのマスク層をビット線ＢＬ方向に沿った複数の帯状にパターニングする。そして、パターニングしたマスク層を用いて電極層１１４、絶縁膜１１３、電極層１１２、絶縁膜１１１、及び基板１０１をエッチングして複数の溝Ｔ１を形成する。そして、マスク層を除去し、溝Ｔ１にシリコン酸化膜等の絶縁膜を埋め込み、ＣＭＰ（化学機械研磨）処理で平坦化することで、素子分離領域１３０を形成する。
【００４３】
次に、図１１（ａ）、（ｂ）に示すように、電極層１１４及び素子分離領域１３０上に、ＩＰＤ膜１１５ａ及び第２電極間絶縁膜１１５ｂの材料となる絶縁膜１１５を形成する。そして、選択トランジスタＳＴが設けられる領域において、リソグラフィ及びエッチング（例えばＲＩＥ）により絶縁膜１１５を除去して溝Ｔ５を形成する。溝Ｔ５は、選択トランジスタＳＴの第２電極間絶縁膜１１５ｂに設けられる開口部に対応する。
【００４４】
次に、図１２（ａ）、（ｂ）に示すように、絶縁膜１１５上に、制御ゲート１１６ａ及び第３電極層１１６ｂの材料となる電極層１１６を形成する。溝Ｔ５は電極層１１６により埋め込まれる。
【００４５】
その後の工程は上記第１の実施形態（図７（ａ）、（ｂ）、図８（ａ）、（ｂ）参照）と同様であるため、説明を省略する。このようにして、図１３に示すような半導体記憶装置が形成される。図１３に示す選択トランジスタＳＴでは、第３電極層１１６ｂが第２電極層１１４ｂに接触し、第２電極層１１４ｂが第１電極層１１２ｂに接触している。
【００４６】
上記第１の実施形態では、図５（ａ）に示す工程において、絶縁膜１１５、電極層１１４、及び絶縁膜１１３を除去して溝Ｔ２を形成する。絶縁膜１１５、電極層１１４、絶縁膜１１３、電極層１１２の膜厚をそれぞれｄ５、ｄ４、ｄ３、ｄ２とした場合、図５（ａ）に示す工程では、エッチング膜厚がｄ５＋ｄ４＋ｄ３、エッチング深さのばらつき許容量はｄ２となる。
【００４７】
一方、本実施形態では、図９（ａ）に示す溝Ｔ４を形成する工程では、エッチング膜厚がｄ３、エッチング深さのばらつき許容量はｄ２となる。また、図１１（ａ）に示す溝Ｔ５を形成する工程では、エッチング膜厚がｄ５、エッチング深さのばらつき許容量はｄ４＋ｄ３＋ｄ２となる。本実施形態によれば、上記第１の実施形態と比較して、エッチング膜厚に対するエッチング深さのばらつき許容量を大きくとることができ、第１電極間絶縁膜１１３ｂに設けられる開口部と第２電極間絶縁膜１１５ｂに設けられる開口部とを安定的に形成することができる。
【００４８】
上記第２の実施形態においては、溝Ｔ５が溝Ｔ４の直上に形成されていなくてもよい。第１電極間絶縁膜１１３ｂに設けられる開口部の位置（平面位置）と第２電極間絶縁膜１１５ｂに設けられる開口部の位置（平面位置）とがずれていても、第１電極層１１２ｂ、第２電極層１１４ｂ、及び第３電極層１１６ｂは接続されるためである。
【００４９】
上記第１の実施形態では、第１電極間絶縁膜１１３ｂに設けられる開口部は、第２電極間絶縁膜１１５ｂに設けられる開口部よりも幅が小さくなっていたが、第２の実施形態ではこれらの開口部を別工程で形成するため、第１電極間絶縁膜１１３ｂに設けられる開口部の幅を、第２電極間絶縁膜１１５ｂに設けられる開口部の幅以上にすることもできる。
【００５０】
上記第２の実施形態では、図１０（ａ）、（ｂ）に示す工程において溝Ｔ１を形成するにあたり、電極層１１４上にマスク層を形成するが、マスク層の除去後も、図１４に示すように、マスク層の一部が溝Ｔ４（第１電極間絶縁膜１１３ｂの開口部）の上方部分に残存する場合がある。このように、マスク層の一部が残存していても、第１電極層１１２ｂ、第２電極層１１４ｂ、及び第３電極層１１６ｂは接続される。
【００５１】
（第３の実施形態）上記第１、第２の実施形態では、ＩＰＤ膜１１５及び制御ゲート１１６の下面が平坦になっていた。言い換えれば、上部浮遊ゲート１１４の上面の高さと、素子分離領域１３０の上面の高さが同じであった。
【００５２】
これに対し、本実施形態では、図１５に示すように、素子分離領域１３０の上面の高さを上部浮遊ゲート１１４ａの上面の高さより低くし、ＩＰＤ膜１１５ａ及び制御ゲート１１６ａの下面を素子分離領域１３０及び上部浮遊ゲート１１４ａの表面形状に応じた凹凸のある形状とする。
【００５３】
具体的には、図４（ｂ）、図１０（ｂ）に示す工程において、溝Ｔ１にシリコン酸化膜等の絶縁膜を埋め込み、ＣＭＰ処理で平坦化した後、溝Ｔ１に埋め込まれた絶縁膜の一部をＲＩＥ等により除去する。
【００５４】
図１５に示すような構成にすることで、制御ゲート１１６ａと上部浮遊ゲート１１４ａとの対向面積を大きくし、結合容量、カップリング係数を大きくすることができる。
【００５５】
上記第１〜第３の実施形態において、図１６に示すように、メモリセルトランジスタＭＴの上部浮遊ゲート１１４ａにチャージトラップ膜１５０ａを設けてもよい。チャージトラップ膜１５０ａは、例えばシリコン窒化膜やＨｆＯｘ膜である。チャージトラップ膜１５０ａは、図１６に示すようにＩＰＤ膜１１５ａの直下に形成されていてもよいし、図１７に示すようにＩＦＤ膜１１３ａの直上に形成されていてもよい。上記第２の実施形態による製造方法を用いて図１７に示す構成を製造する場合、ＩＦＤ膜１１３ａ上にチャージトラップ膜１５０ａを形成した後に、ＩＦＤ膜１１３ａの開口部に対応する溝Ｔ４を形成してもよい。
【００５６】
なお、上部浮遊ゲート１１４ａにチャージチャージトラップ膜１５０ａが設けられる場合、選択トランジスタＳＴには、チャージトラップ膜１５０ａと同じ材料からなる膜１５０ｂが形成される。
【００５７】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５８】
１０１  半導体基板
１１１ａ、１１１ｂ  トンネル絶縁膜
１１２ａ  下部浮遊ゲート
１１２ｂ  第１電極層
１１３ａ  ＩＦＤ膜
１１３ｂ  第１電極間絶縁膜
１１４ａ  上部浮遊ゲート
１１４ｂ  第２電極層
１１５ａ  ＩＰＤ膜
１１５ｂ  第２電極間絶縁膜
１１６ａ  制御ゲート
１１６ｂ  第３電極層
１３０  素子分離領域
１３１  不純物拡散層
１４０  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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