(57)【要約】【課題】断熱動作を実現しつつ、通常のＣＭＯＳ動作を行った場合には電力ロスや動作速度の低下を抑制できる集積回路装置を提供する。【解決手段】集積回路装置が、ＣＭＯＳ回路として構成された論理回路４と、高位側電源線２と、高位側電源線２と論理回路４の間に接続された高位側制御回路部６と、高位側電源線２に高位側電源電圧Ｖｄｄを供給する電源回路１とを備えている。電源回路１は、断熱動作モードにおいては交流の電源電圧を高位側電源電圧Ｖｄｄとして高位側電源線２に供給し、且つ、ＣＭＯＳ動作モードにおいては正電源電圧ＶＤＤを高位側電源電圧Ｖｄｄとして高位側電源線２に供給するように構成されている。高位側制御回路部６は、断熱動作モードにおいてはダイオード７を介して高位側電源線２と論理回路５とを接続し、ＣＭＯＳ動作モードにおいては高位側電源線２と論理回路４とを短絡して接続するように構成されている。【選択図】図３
2013187613.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳ回路として構成された論理回路と、
電源線と、
前記電源線と前記論理回路の間に接続された制御回路部と、
前記電源線に電源電圧を供給する電源回路
とを備え、
前記電源回路は、第１モードにおいては前記電源電圧として交流の電源電圧を前記電源線に供給し、且つ、第２モードにおいては前記電源電圧として直流の電源電圧を前記電源線に供給するように構成されており、
前記制御回路部は、前記第１モードにおいてはダイオードとして機能する素子を介して前記電源線と前記論理回路とを接続し、且つ、前記第２モードにおいては前記電源線と前記論理回路とを短絡して接続するように構成された
集積回路装置。
【請求項２】
請求項１に記載の集積回路装置であって、
前記制御回路部は、
前記電源線と前記論理回路の間に接続されたダイオード素子と、
前記電源線と前記論理回路の間に前記ダイオード素子と並列に接続されたスイッチ素子
とを備えており、
前記スイッチ素子は、前記第１モードにおいてオフ状態にされ、前記第２モードにおいてオン状態にされる
集積回路装置。
【請求項３】
請求項１に記載の集積回路装置であって、
前記制御回路部は、前記電源線にソースが接続され、前記論理回路にドレインが接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソースとドレインの間に接続されたスイッチ素子
とを備えており、
前記スイッチ素子は、前記第１モードにおいてオン状態にされ、前記第２モードにおいてオフ状態にされる
集積回路装置。
【請求項４】
請求項３に記載の集積回路装置であって、
前記制御回路部は、第３モードにおいては前記電源線と前記電源回路を遮断するように構成され、
前記ＭＯＳトランジスタが、前記第３モードにおいてオフ状態にされる
集積回路装置。
【請求項５】
請求項４に記載の集積回路装置であって、
前記ＭＯＳトランジスタが、前記第２モードにおいてオン状態にされる
集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置に関し、特に、断熱動作に対応した構成を有する集積回路装置に関する。
【背景技術】
【０００２】
集積回路の消費電力を低減する技術の一つが、断熱動作（断熱論理）の採用である。断熱動作とは、信号の入出力タイミングに同期して電源電圧を緩やかに変化させて回路の各ノードの充放電を行うことで電流のピーク値を低減し、これにより、消費電力を低減する手法である（詳細は後述する）。例えば、特開２００６−２２１７６９号公報（特許文献１）は、データ書き込み時にはメモリセルに断熱充電電圧を入力し、これにより、メモリセルの貫通最大電流を低減する技術を開示している。
【０００３】
断熱動作は、多くの場合、パストランジスタロジック又はダイナミックロジックによって実現されている。例えば、断熱的ダイナミック論理回路装置が特開平７−１５３１７号公報（特許文献２）に開示されている。しかしながら、これらの方式で設計された集積回路は、現在のＬＳＩ（large scale integrated circuit）で主流であるＣＭＯＳ(complementary metal oxide semiconductor)ロジック回路との互換性が低く、設計ツールやノウハウが利用できない。
【０００４】
このような背景から、ＣＭＯＳロジック回路を用いて断熱動作を実現する手法が提案されている。例えば、特開平７−２２１６３１号公報（特許文献３）は、一対のダイオードがＣＭＯＳ回路に結合され、該一対のダイオードに相補の入力クロック信号が供給される論理回路を開示している。図１は、この公報に開示されている論理回路の構成を示している。図１の論理回路は、直列に接続されたシフトステージ２０１１〜２０１４を備えている。各シフトステージは、ＰＭＯＳトランジスタ２０２と、ＮＭＯＳトランジスタ２０３と、ダイオード２０４、２０５とを備えている。シフトステージ２０１１〜２０１４のダイオード２０４には、それぞれ、クロック信号Ｃ１、Ｃ２、クロック信号Ｃ１の相補信号、クロック信号Ｃ２の相補信号が供給される。
【０００５】
更に、特開２００４−３２０５６６号公報（特許文献４）は、ＣＭＯＳ回路と繰り返し波を生成する電源回路の間にダイオードが接続され、且つ、各ダイオードが複数のＣＭＯＳゲートに共有されている論理回路の構成を開示している。図２は、この公報に開示されている論理回路の構成を示している。図２の論理回路３００は、ＰＭＯＳトランジスタ２４０、２５０、３０４、３１４と、ＮＭＯＳトランジスタ２４２、２５２、３０６、３１６を備えている。ＰＭＯＳトランジスタ２４０及びＮＭＯＳトランジスタ２４２は、奇数段のＣＭＯＳゲートを構成しており、ＰＭＯＳトランジスタ２５０及びＮＭＯＳトランジスタ２５２は、偶数段のＣＭＯＳゲートを構成している。ＰＭＯＳトランジスタ３０４及びＮＭＯＳトランジスタ３０６は、ドレインがゲートに接続されており、それぞれダイオードとして機能する。奇数段のＣＭＯＳゲートは、これらのダイオードを介して繰り返し波電源回路２１１に接続される。同様に、ＰＭＯＳトランジスタ３１４及びＮＭＯＳトランジスタ３１６は、ドレインがゲートに接続されており、それぞれダイオードとして機能する。偶数段のＣＭＯＳゲートは、これらのダイオードを介して繰り返し波電源回路２１２に接続される。また、ＰＭＯＳトランジスタ２４０、２５０のバックゲートは直流電源２３０に接続され、ＮＭＯＳトランジスタ２４２、２５２のバックゲートは接地されている。更に、初段のＣＭＯＳゲートの入力（ＰＭＯＳトランジスタ２４０、ＮＭＯＳトランジスタ２４２の共通接続ゲート）には信号源２２０が接続されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２２１７６９号公報
【特許文献２】特開平７−１５３１７号公報
【特許文献３】特開平７−２２１６３１号公報
【特許文献４】特開２００４−３２０５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
断熱動作では消費電力を低減できる一方で動作速度が低下するので、高速動作が要求される場合には直流の電源電圧を供給する通常のＣＭＯＳ動作を行うことが好ましい。しかしながら、図１、図２に図示した論理回路では、直流の電源電圧を供給して通常のＣＭＯＳ動作を行うと、ダイオードの影響で電力ロスや動作速度の低下が生じるという問題が生じる。まず、ダイオードのしきい値の影響で信号振幅が低減し、これにより動作速度が低下する。加えて、ダイオードの大きな内部抵抗により、無駄な電力消費が発生してしまう。
【０００８】
したがって、本発明の目的は、断熱動作を実現しつつ、通常のＣＭＯＳ動作を行った場合には電力ロスや動作速度の低下を抑制できる集積回路装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一の観点では、集積回路装置が、ＣＭＯＳ回路として構成された論理回路と、電源線と、電源線と論理回路の間に接続された制御回路部と、電源線に電源電圧を供給する電源回路とを備えている。電源回路は、第１モードにおいては交流の電源電圧を電源線に供給し、且つ、第２モードにおいては直流の電源電圧を電源線に供給するように構成されている。制御回路部は、第１モードにおいてはダイオードとして機能する素子を介して電源線と論理回路とを接続し、且つ、第２モードにおいては電源線と論理回路とを短絡して接続するように構成されている。
【発明の効果】
【００１０】
本発明によれば、断熱動作を実現しつつ、通常のＣＭＯＳ動作を行った場合には電力ロスや動作速度の低下を抑制できる集積回路装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】断熱動作に対応した従来の論理回路の構成を示す回路図である。
【図２】断熱動作に対応した従来の論理回路の構成を示す回路図である。
【図３】本発明の第１の実施形態の集積回路装置の構成を示す概念図である。
【図４】第１の実施形態の集積回路装置の動作の一例を示すタイミングチャートである。
【図５】本発明の第２の実施形態の集積回路装置の構成を示す概念図である。
【図６Ａ】第２の実施形態の集積回路装置の動作の一例を示すタイミングチャートである。
【図６Ｂ】第２の実施形態の集積回路装置の動作の他の例を示すタイミングチャートである。
【図７Ａ】高位側制御回路部の構成の一例を示す回路図である。
【図７Ｂ】低位側制御回路部の構成の一例を示す回路図である。
【図８】第２の実施形態の集積回路装置の好適なレイアウトを示す概念図である。
【図９Ａ】本発明の第３の実施形態における高位側制御回路部の構成を示す回路図である。
【図９Ｂ】図９Ａの高位側制御回路部の動作を示す表である。
【図１０】本発明の第４の実施形態における高位側制御回路部の構成を示す回路図である。
【図１１Ａ】第４の実施形態における高位側制御回路部の好適な構成を示す回路図である。
【図１１Ｂ】図１１Ａの高位側制御回路部の動作を示す表である。
【図１２Ａ】本発明の第５の実施形態における高位側制御回路部の構成を示す回路図である。
【図１２Ｂ】図１２Ａの高位側制御回路部の動作を示す表である。
【図１３Ａ】本発明の一実施形態における低位側制御回路部の構成を示す回路図である。
【図１３Ｂ】本発明の他の実施形態における低位側制御回路部の構成を示す回路図である。
【図１３Ｃ】本発明の更に他の実施形態における低位側制御回路部の構成を示す回路図である。
【図１４】本発明の一実施形態における、高位側制御回路部と低位側制御回路部とを備えた集積回路装置の構成を示す回路図である。
【図１５】本発明の一実施形態における、高位側制御回路部と低位側制御回路部とを備えた集積回路装置のレイアウトの例を示す図である。
【図１６】本発明の他の実施形態における、高位側制御回路部と低位側制御回路部とを備えた集積回路装置のレイアウトの例を示す図である。
【図１７】本発明の第６の実施形態の集積回路装置の構成を示す回路図である。
【図１８】第６の実施形態の集積回路装置の動作の一例を示すタイミングチャートである。
【図１９】第６の実施形態の集積回路装置のレイアウトの一例を示す概念図である。
【図２０】本発明の第７の実施形態の集積回路装置の構成を示す回路図である。
【図２１】第７の実施形態の集積回路装置の動作の一例を示すタイミングチャートである。
【図２２】本発明の一実施形態の集積回路装置の構成を部分的に示す回路図である。
【図２３】図２２の集積回路装置のレイアウトの一例を示す図である。
【図２４】本発明の他の実施形態の集積回路装置の構成を部分的に示す回路図である。
【図２５】図２４の集積回路装置のレイアウトの一例を示す図である。
【図２６】本発明の更に他の実施形態の集積回路装置の構成を部分的に示す回路図である。
【図２７】図２６の集積回路装置のレイアウトの一例を示す図である。
【発明を実施するための形態】
【００１２】
第１の実施形態：
図３は、本発明の第１の実施形態の集積回路装置の構成を示す概念図である。第１の実施形態の集積回路装置は、電源回路１と、高位側電源線２と、低位側電源線３と、論理回路４と、高位側セル電源線５と、高位側制御回路部６とを備えている。
【００１３】
電源回路１は、直流の正電源電圧ＶＤＤと接地電圧ＧＮＤとが供給されており、高位側電源電圧Ｖｄｄを高位側電源線２を介して高位側制御回路部６に供給すると共に、低位側電源電圧Ｖｓｓを低位側電源線３を介して論理回路４に供給する。ここで、本明細書では、正電源電圧ＶＤＤは、接地電圧ＧＮＤより高い固定の電源電圧を意味していることに留意されたい。高位側電源電圧Ｖｄｄは、当該集積回路装置の動作モードに応じて正電源電圧ＶＤＤ又は「交流」の電源電圧のうちから選択される。ここで、本明細書において、「交流」とは、正電源電圧ＶＤＤと接地電圧ＧＮＤの間で電圧レベルが変化することを意味している。電源回路１には、当該集積回路装置の動作モードを指定する制御信号Ｅｎが供給されている。制御信号Ｅｎが接地電圧ＧＮＤである（又は、論理値“０”である）場合には、当該集積回路装置がＣＭＯＳ動作モードに設定される。ここで、ＣＭＯＳ動作モードとは、論理回路４に通常のＣＭＯＳ動作を行わせる動作モードである。一方、制御信号Ｅｎが正電源電圧ＶＤＤである（又は、論理値“１”である）場合には、当該集積回路装置が断熱動作モードに設定される。断熱動作モードとは、論理回路４に断熱動作を行わせる動作モードである。また、本実施形態では、低位側電源電圧Ｖｓｓが接地電圧ＧＮＤに固定される。
【００１４】
高位側電源線２と低位側電源線３の間に、高位側制御回路部６、高位側セル電源線５、及び、論理回路４が直列に接続されている。論理回路４は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含むＣＭＯＳ回路として構成されている。論理回路４は、例えば、それぞれにＣＭＯＳ回路を含む複数のスタンダードセルで構成される。論理回路４の高位側電源端子は高位側セル電源線５に接続されており、論理回路４の低位側電源端子は低位側電源線３に接続されている。
【００１５】
高位側制御回路部６は、高位側電源線２と高位側セル電源線５との間に並列に接続されたダイオード７とスイッチ素子８とを備えている。ダイオード７は、高位側電源線２に接続されたアノードと、高位側セル電源線５に接続されたカソードとを有している。即ち、ダイオード７は、高位側電源線２から論理回路４に向かう方向が順方向であるように設けられている。スイッチ素子８は、当該集積回路装置の動作モードに応じて（即ち、制御信号Ｅｎに応答して）高位側電源線２と高位側セル電源線５とを短絡する。本実施形態では、スイッチ素子８として、ソースが高位側電源線２に接続され、ドレインが高位側セル電源線５に接続され、ゲートに制御信号Ｅｎが供給されるＰＭＯＳトランジスタが使用される。
【００１６】
図４は、第１の実施形態の集積回路装置の動作を示すタイミングチャートである。当該集積回路装置が断熱動作モードに設定されると（即ち、制御信号Ｅｎが論理値“１”に設定されると）、電源回路１は、交流の電源電圧を高位側電源電圧Ｖｄｄとして供給する。図４では、高位側電源電圧Ｖｄｄは、正電源電圧ＶＤＤと接地電圧ＧＮＤの間で変化する繰り返し三角波として生成されている。ただし、高位側電源電圧Ｖｄｄは、他の波形、例えば、正弦波として生成されてもよい。加えて、断熱動作モードではスイッチ素子８がオフされ、高位側制御回路部６は、ダイオード７を介して（交流の電源電圧である）高位側電源電圧Ｖｄｄを論理回路４に供給する。これにより、断熱動作を実現することができる。
【００１７】
一方、当該集積回路装置がＣＭＯＳ動作モードに設定されると（即ち、制御信号Ｅｎが論理値“０”に設定されると）、電源回路１は、直流の正電源電圧ＶＤＤを高位側電源電圧Ｖｄｄとして供給する。これにより、論理回路４は、通常のＣＭＯＳ動作を行う。このとき、スイッチ素子８がオンされて高位側電源線２と論理回路４との間が短絡される。これにより、ダイオード７の影響をなくし、電力ロスや動作速度の低下を抑制することができる。
【００１８】
このように、本実施形態の集積回路装置では、スイッチ素子８をオフしながらダイオード７を介して交流の電源電圧を高位側電源電圧Ｖｄｄとして供給することで、断熱動作を実現することができる。その一方、スイッチ素子８をオンしながら直流の正電源電圧ＶＤＤを高位側電源電圧Ｖｄｄとして供給することで、通常のＣＭＯＳ動作を行う場合における電力ロスや動作速度の低下を抑制することができる。
【００１９】
第２の実施形態：
図５は、本発明の第２の実施形態の集積回路装置の構成を示す概念図である。第２の実施形態の集積回路装置は、第１の実施形態の集積回路装置（図３参照）と類似した構成を有しているが、低位側電源線３と論理回路４との間に低位側制御回路部１０を追加的に有している点で異なっている。論理回路４の低位側電源端子は、低位側セル電源線９に接続されており、低位側制御回路部１０は、低位側セル電源線９と低位側電源線３の間に接続されている。
【００２０】
低位側制御回路部１０は、低位側電源線３と低位側セル電源線９との間に並列に接続されたダイオード１１とスイッチ素子１２とを備えている。ダイオード１１は、低位側電源線３に接続されたカソードと、低位側セル電源線９に接続されたアノードとを有している。即ち、ダイオード７は、論理回路４から低位側電源線３に向かう方向が順方向であるように設けられている。スイッチ素子１２は、当該集積回路装置の動作モードに応じて（即ち、制御信号Ｅｎに応答して）低位側電源線３と低位側セル電源線９とを短絡する。本実施形態では、スイッチ素子１２として、ソースが低位側電源線３に接続され、ドレインが低位側セル電源線９に接続され、ゲートに制御信号／Ｅｎが供給されるＮＭＯＳトランジスタが使用される。ここで、制御信号／Ｅｎは、高位側制御回路部６に供給される制御信号Ｅｎと相補の信号である。
【００２１】
図６Ａ、図６Ｂは、第２の実施形態の集積回路装置の断熱動作時の動作を示すタイミングチャートである。当該集積回路装置が断熱動作モードに設定されると（即ち、制御信号Ｅｎが論理値“１”に設定され、制御信号／Ｅｎが論理値“０”に設定されると）、電源回路１は、高位側電源電圧Ｖｄｄ及び低位側電源電圧Ｖｓｓとして交流の電源電圧を供給する。図６Ａ、図６Ｂでは、高位側電源電圧Ｖｄｄ及び低位側電源電圧Ｖｓｓは、正電源電圧ＶＤＤと接地電圧ＧＮＤの間で変化する繰り返し三角波として生成されている。高位側電源電圧Ｖｄｄ及び低位側電源電圧Ｖｓｓの両方を交流の電源電圧として生成することで、断熱動作における電力効率を向上させることができる。ここで、図６Ａに図示されているように、高位側電源電圧Ｖｄｄと低位側電源電圧Ｖｓｓが同相であってもよいし、図６Ｂに図示されているように、高位側電源電圧Ｖｄｄと低位側電源電圧Ｖｓｓが逆相であってもよい。ただし、高位側電源電圧Ｖｄｄ及び低位側電源電圧Ｖｓｓは、他の波形、例えば、正弦波として生成されてもよい。
【００２２】
加えて、高位側制御回路部６のスイッチ素子８と低位側制御回路部１０のスイッチ素子１２がオフされる。これにより、高位側制御回路部６はダイオード７を介して（交流の電源電圧である）高位側電源電圧Ｖｄｄを論理回路４に供給し、低位側制御回路部１０はダイオード１１を介して（交流の電源電圧である）低位側電源電圧Ｖｓｓを論理回路４に供給することになる。この結果、断熱動作が実現される。
【００２３】
一方、当該集積回路装置がＣＭＯＳ動作モードに設定されると（即ち、制御信号Ｅｎが論理値“０”に設定され、制御信号／Ｅｎが論理値“１”に設定されると）、電源回路１は、直流の正電源電圧ＶＤＤを高位側電源電圧Ｖｄｄとして供給し、直流の接地電圧ＧＮＤを低位側電源電圧Ｖｓｓとして供給する。これにより、論理回路４は、通常のＣＭＯＳ動作を行う。このとき、スイッチ素子８がオンされて高位側電源線２と論理回路４との間が短絡され、更に、スイッチ素子１２がオンされて論理回路４と低位側電源線３との間が短絡される。これにより、高位側制御回路部６、１０のダイオード７、１１の影響をなくし、電力ロスや動作速度の低下を抑制することができる。
【００２４】
このように、本実施形態の集積回路装置では、スイッチ素子８、１２をオフしながら交流の電源電圧を高位側電源電圧Ｖｄｄ及び低位側電源電圧Ｖｓｓとして供給することで、断熱動作を実現することができる。その一方、スイッチ素子８、１２をオンしながら直流の正電源電圧ＶＤＤ及び接地電圧ＧＮＤを高位側電源電圧Ｖｄｄ及び低位側電源電圧Ｖｓｓとしてそれぞれ供給することで、通常のＣＭＯＳ動作を行う場合における電力ロスや動作速度の低下を抑制することができる。
【００２５】
図７Ａ、図７Ｂは、それぞれ、高位側制御回路部６及び低位側制御回路部１０の構成の具体例を示している。図７Ａに図示されているように、ダイオード７として、ダイオード接続されたＰＭＯＳトランジスタＭＰ１が用いられてもよい。これにより、ＰＮダイオードを使用する場合と比較して、高位側制御回路部６の面積を低減することができる。図７Ａでは、スイッチ素子８として、ＰＭＯＳトランジスタＭＰ１と並列に接続されたＰＭＯＳトランジスタＭＰ２が使用されている。同様に、図７Ｂに図示されているように、ダイオード１１として、ダイオード接続されたＮＭＯＳトランジスタＭＮ１が用いられてもよい。図７Ｂでは、スイッチ素子１２として、ＮＭＯＳトランジスタＭＮ１と並列に接続されたＮＭＯＳトランジスタＭＮ２が使用されている。
【００２６】
図８は、第２の実施形態の集積回路装置の具体的なレイアウトの例を示す概念図である。高位側セル電源線５及び低位側セル電源線９は、第１層配線（基板に最も近い配線層の配線）として横方向（ｘ方向）に延設されている。高位側セル電源線５及び低位側セル電源線９は、互いに平行に、且つ、縦方向に交互に並んで配置されている。一方、高位側電源線２、低位側電源線３、及び、制御信号線１３、１４は、上層配線（第１層配線よりも基板から離れた配線層の配線）として縦方向（ｙ方向）に延設されている。ここで、制御信号線１３、１４とは、それぞれ、制御信号Ｅｎ、／Ｅｎを伝送する信号線である。
【００２７】
論理回路４は、行列に並べられたスタンダードセル（論理セル）４ａを備えている。スタンダードセル４ａの各行は、一対の高位側セル電源線５及び低位側セル電源線９の間に配置されており、各行において複数のスタンダードセル４ａがｘ方向に並んで配置されている。
【００２８】
高位側制御回路部６及び低位側制御回路部１０は、それぞれにセルに収容されており、高位側制御回路部６及び低位側制御回路部１０を収容するセル（制御回路部セル）は、端に位置するスタンダードセル４ａと、高位側電源線２、低位側電源線３、及び、制御信号線１３、１４の間に配置される。高位側制御回路部６及び低位側制御回路部１０をセルに収容することにより、これらの回路部を自動設計ツールで扱うことができるようになり、設計を容易化できる。例えば、高位側制御回路部６及び低位側制御回路部１０を収容する制御回路部セルを空き領域に自動配置することができる。加えて、必要に応じて、デカップリングセルやフィルセルとの置換も自動設計ツールによって行うことができる。
【００２９】
第３の実施形態：
図９Ａは、第３の実施形態の集積回路装置の構成を示す回路図である。第３の実施形態は、高位側制御回路部の構成の改良に関している。第１、第２の実施形態の高位側制御回路部６の構成の一つの問題は、断熱動作モードとＣＭＯＳ動作モードの両方において高位側制御回路部６で発生する電力損失を低減するためには高位側制御回路部６の面積の増大が避けられないことである。例えば、図７Ａに図示されている高位側制御回路部６の構成では、断熱動作モードとＣＭＯＳ動作モードの両方において高位側制御回路部６で発生する損失を低減するためには、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の両方のオン抵抗を小さくする必要がある。このためには、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の両方のサイズ（ゲート幅）を大きくする必要があり、これは、高位側制御回路部６の面積を増大させてしまう。第３の実施形態では、面積の増大を抑制しながら、発生する損失を低減するための高位側制御回路部の構成が提示される。以下では、第３の実施形態の高位側制御回路部を符号６Ａで参照する。
【００３０】
図９Ａに図示されているように、第３の実施形態では、高位側制御回路部６ＡがＰＭＯＳトランジスタＭＰ１、ＭＰ３及びＮＭＯＳトランジスタＭＮ１１を備えている。ＰＭＯＳトランジスタＭＰ１は、そのソースが高位側電源線２に接続され、ドレインが高位側セル電源線５に接続されている。ＰＭＯＳトランジスタＭＰ３は、そのソースがＰＭＯＳトランジスタＭＰ１のゲートに接続され、ドレインが高位側セル電源線５に接続されている。ＰＭＯＳトランジスタＭＰ３のゲートには、制御信号／Ｅｎが供給されている。ＰＭＯＳトランジスタＭＰ３は、制御信号／Ｅｎに応答してＰＭＯＳトランジスタＭＰ１のゲートとドレインを短絡するスイッチ素子として機能する。ＰＭＯＳトランジスタＭＰ１のゲートとドレインを短絡すると、ＰＭＯＳトランジスタＭＰ１がダイオードとして機能することに留意されたい。ＮＭＯＳトランジスタＭＮ１１は、そのドレインがＰＭＯＳトランジスタＭＰ１のゲートに接続され、ソースが接地端子（直流の接地電圧ＶＳＳが供給されている端子）に接続されている。ＮＭＯＳトランジスタＭＮ１１のゲートには、制御信号／Ｅｎが供給されている。ＮＭＯＳトランジスタＭＮ１１は、制御信号／Ｅｎに応答してＰＭＯＳトランジスタＭＰ１のゲートを接地電圧ＶＳＳにプルダウンするスイッチ素子として機能する。
【００３１】
図９Ａの高位側制御回路部６Ａの構成では、ＰＭＯＳトランジスタＭＰ１が、高位側電源線２と高位側セル電源線５とを短絡するスイッチ素子として機能すると共に、高位側電源線２と高位側セル電源線５の間に接続されたダイオード素子としても機能する。ＰＭＯＳトランジスタＭＰ１の動作は、制御信号／Ｅｎに応じて切り替えられる。以下、高位側制御回路部６Ａの動作について詳細に説明する。
【００３２】
図９Ｂは、図９Ａの高位側制御回路部６Ａの動作を示す表である。第３の実施形態の集積回路装置がＣＭＯＳ動作モードに設定されると（即ち、制御信号／Ｅｎが論理値“１”に設定されると）、ＰＭＯＳトランジスタＭＰ３がオフされると共に、ＮＭＯＳトランジスタＭＮ１１がオンされる。これにより、ＰＭＯＳトランジスタＭＰ１のゲートが接地電圧ＶＳＳにプルダウンされ、ＰＭＯＳトランジスタＭＰ１がオン状態になる。即ち、ＰＭＯＳトランジスタＭＰ１は、高位側電源線２と高位側セル電源線５とを短絡する。
【００３３】
一方、当該集積回路装置が断熱動作モードに設定されると（即ち、制御信号／Ｅｎが論理値“０”に設定されると）、ＰＭＯＳトランジスタＭＰ３がオンされると共に、ＮＭＯＳトランジスタＭＮ１１がオフされる。これにより、ＰＭＯＳトランジスタＭＰ１はダイオード接続され、ＰＭＯＳトランジスタＭＰ１がダイオードとして機能する。
【００３４】
図９Ａの高位側制御回路部６Ａの構成では、電力損失を低減するためにはＰＭＯＳトランジスタＭＰ１のサイズ（ゲート幅）が大きいことが要求されるものの、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ１１のサイズ（ゲート幅）は小さくてもよい。ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ１１のサイズを（少なくともＰＭＯＳトランジスタＭＰ１のサイズよりも）小さくすることで、損失を低減しながら高位側制御回路部６Ａの面積の増大を抑制することができる。
【００３５】
第４の実施形態：
図１０及び図１１Ａは、第４の実施形態の集積回路装置の構成を示す回路図である。第４の実施形態は、第３の実施形態とは異なる観点での高位側制御回路部の構成の改良に関している。第１、第２の実施形態の高位側制御回路部６の構成（図５、図７Ａ参照）の他の問題は、論理回路４への高位側電源電圧Ｖｄｄの供給を遮断できないことである。なぜなら、スイッチ素子８をオフしても、ダイオード７が機能するためである。
【００３６】
このような問題を解決する最も簡単な方法は、図１０に図示されているように、高位側電源線２と高位側セル電源線５（又は論理回路４）の間にダイオード７と直列にスイッチ素子８ａを挿入することである。図１０の高位側制御回路部６Ｄの構成では、スイッチ素子８ａとしてはＰＭＯＳトランジスタが使用されている。スイッチ素子８ａとして使用されるＰＭＯＳトランジスタのゲートには制御信号Ｅｎ１が供給され、スイッチ素子８として使用されるＰＭＯＳトランジスタのゲートには制御信号Ｅｎ２が供給される。
【００３７】
当該集積回路装置が断熱動作モードに設定されると、制御信号Ｅｎ１が論理値“０”（又は接地電圧ＶＳＳ）に設定され、制御信号Ｅｎ２が論理値“１”（又は正電源電圧ＶＤＤ）に設定される。これにより、スイッチ素子８ａがオン状態に、スイッチ素子８がオフ状態に設定され、高位側電源電圧Ｖｄｄがダイオード７とスイッチ素子８ａを介して論理回路４に供給される。高位側電源電圧Ｖｄｄとしては交流の電源電圧が供給され、この結果、断熱動作が実現される。
【００３８】
一方、当該集積回路装置がＣＭＯＳ動作モードに設定されると、制御信号Ｅｎ１が論理値“１”に設定され、制御信号Ｅｎ２が論理値“０”に設定される。これにより、スイッチ素子８ａがオフ状態に、スイッチ素子８がオン状態に設定され、高位側電源線２と高位側セル電源線５が短絡される。高位側電源電圧Ｖｄｄとしては直流の正電源電圧ＶＤＤが供給され、この結果、通常のＣＭＯＳ動作が実現される。
【００３９】
更に、制御信号Ｅｎ１、Ｅｎ２の両方が論理値“１”に設定されると、スイッチ素子８、８ａの両方がオフ状態に設定され、これにより、論理回路４への高位側電源電圧Ｖｄｄの供給が遮断される。
【００４０】
しかしながら、図１０の構成では、スイッチ素子８ａとダイオード７とが直列に接続されるため、断熱動作時の電力損失が増大する。電力損失を低減するためにはスイッチ素子８ａ及びダイオード７のサイズを大きくすれば良いが、これは、高位側制御回路部６Ｄの面積を増大させるため好ましくない。
【００４１】
図１１Ａは、図１０の回路構成の問題に対処するための高位側制御回路部６Ｂの構成、即ち、高位側電源電圧Ｖｄｄの論理回路４への電力供給が遮断可能であり、面積の増大を抑制し、且つ、断熱動作時の電力損失を低減できる高位側制御回路部６Ｂの構成を示している。高位側制御回路部６Ｂは、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４を備えている。ＰＭＯＳトランジスタＭＰ１は、ソースが高位側電源線２に接続され、ドレインが高位側セル電源線５に接続されている。ＰＭＯＳトランジスタＭＰ２は、ソースが高位側電源線２に接続され、ドレインが高位側セル電源線５に接続されている。ＰＭＯＳトランジスタＭＰ２のゲートには制御信号Ｅｎ１が供給されており、ＰＭＯＳトランジスタＭＰ２は、制御信号Ｅｎ１に応答して高位側電源線２と高位側セル電源線５とを短絡するスイッチ素子として機能する。ＰＭＯＳトランジスタＭＰ３は、ソースがＰＭＯＳトランジスタＭＰ１のゲートに接続され、ドレインが高位側セル電源線５に接続されている。ＰＭＯＳトランジスタＭＰ３のゲートには制御信号Ｅｎ３が供給されており、ＰＭＯＳトランジスタＭＰ３は、制御信号Ｅｎ３に応答してＰＭＯＳトランジスタＭＰ１のゲートとドレインを短絡するスイッチ素子として機能する。ＰＭＯＳトランジスタＭＰ４は、ソースが高位側電源線２に接続され、ドレインがＰＭＯＳトランジスタＭＰ１のゲートに接続されている。ＰＭＯＳトランジスタＭＰ４のゲートには制御信号Ｅｎ２が供給されており、ＰＭＯＳトランジスタＭＰ４は、ＰＭＯＳトランジスタＭＰ１のゲートと高位側電源線２とを短絡するスイッチ素子として機能する。
【００４２】
図１１Ｂは、図１１Ａの高位側制御回路部６Ｂの動作を示す表である。図１１Ａの実施形態の集積回路装置がＣＭＯＳ動作モードに設定されると、制御信号Ｅｎ１、Ｅｎ２、Ｅｎ３は、それぞれ、論理値“０”、“０”、“１”に設定される。これにより、ＰＭＯＳトランジスタＭＰ２がオン状態に、ＰＭＯＳトランジスタＭＰ３がオフ状態に、ＰＭＯＳトランジスタＭＰ４がオン状態に設定される。結果として、ＰＭＯＳトランジスタＭＰ１がオフ状態に設定される一方で、ＰＭＯＳトランジスタＭＰ２が高位側電源線２と高位側セル電源線５とを短絡する。この状態で高位側電源電圧Ｖｄｄとして直流の正電源電圧ＶＤＤが供給されると、論理回路４は、通常のＣＭＯＳ動作を行う。
【００４３】
また、当該集積回路装置が電源遮断モードに設定されると、高位側電源電圧Ｖｄｄとして直流の正電源電圧ＶＤＤが供給される一方で、制御信号Ｅｎ１、Ｅｎ２、Ｅｎ３は、それぞれ、論理値“１”、“０”、“１”に設定される。これにより、ＰＭＯＳトランジスタＭＰ２、ＭＰ３がオフ状態に、ＰＭＯＳトランジスタＭＰ４がオン状態に設定される。結果として、高位側電源電圧Ｖｄｄとして直流の正電源電圧ＶＤＤが供給されてもＰＭＯＳトランジスタＭＰ１、ＭＰ２の両方がオフ状態になり、論理回路４への高位側電源電圧Ｖｄｄの供給が遮断される。
【００４４】
一方、当該集積回路装置が断熱動作モードに設定されると、制御信号Ｅｎ１、Ｅｎ２、Ｅｎ３は、それぞれ、論理値“１”、“１”、“０”に設定される。これにより、ＰＭＯＳトランジスタＭＰ２がオフ状態に、ＰＭＯＳトランジスタＭＰ３がオン状態に、ＰＭＯＳトランジスタＭＰ４がオフ状態に設定される。結果として、ＰＭＯＳトランジスタＭＰ１のゲートとドレインが短絡され、ＰＭＯＳトランジスタＭＰ１はダイオードとして機能する。加えて、高位側電源電圧Ｖｄｄとしては交流の電源電圧が供給され、この結果、断熱動作が実現される。
【００４５】
図１１Ａの高位側制御回路部６Ｂの構成では、断熱動作時の電力損失を低減するためにはＰＭＯＳトランジスタＭＰ１のサイズ（ゲート幅）が大きいことが要求されるものの、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のサイズ（ゲート幅）は小さくてもよい。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のサイズを（少なくともＰＭＯＳトランジスタＭＰ１のサイズよりも）小さくすることで、損失を低減しながら高位側制御回路部６Ｂの面積の増大を抑制することができる。
【００４６】
第５の実施形態：
図１２Ａは、第５の実施形態の集積回路装置の構成を示す回路図である。第５の実施形態も、高位側制御回路部の構成の改良に関している。第５の実施形態の高位側制御回路部６Ｃは、第３の実施形態及び第４の実施形態の高位側制御回路部の両方の利点を実現できる構成を有している。即ち、第４の実施形態の高位側制御回路部６Ｂ（図１１Ａ）は、論理回路４への高位側電源電圧Ｖｄｄの供給を遮断できる一方で、ＣＭＯＳ動作モードと断熱動作モードとの両方において電力損失を低減するためにはＰＭＯＳトランジスタＭＰ１、ＭＰ２の両方のサイズ（ゲート幅）を小さくする必要がある。第５の実施形態では、論理回路４への高位側電源電圧Ｖｄｄの供給を遮断可能であり、且つ、ＣＭＯＳ動作モードと断熱動作モードとの両方において電力損失を低減できる高位側制御回路部の構成が提示される。
【００４７】
図１２Ａに図示されているように、第５の実施形態の高位側制御回路部６Ｃは、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２とを備えている。ＰＭＯＳトランジスタＭＰ１は、ソースが高位側電源線２に接続され、ドレインが高位側セル電源線５に接続されている。ＰＭＯＳトランジスタＭＰ２は、ソースが高位側電源線２に接続され、ドレインがＰＭＯＳトランジスタＭＰ１のゲートに接続されている。ＰＭＯＳトランジスタＭＰ２のゲートには制御信号Ｅｎ１が供給されており、ＰＭＯＳトランジスタＭＰ２は、制御信号Ｅｎ１に応答して高位側電源線２とＰＭＯＳトランジスタＭＰ１のゲートとを短絡するスイッチ素子として機能する。ＰＭＯＳトランジスタＭＰ３は、ソースがＰＭＯＳトランジスタＭＰ１のゲートに接続され、ドレインが高位側セル電源線５に接続されている。ＰＭＯＳトランジスタＭＰ３のゲートには制御信号Ｅｎ２が供給されており、ＰＭＯＳトランジスタＭＰ３は、制御信号Ｅｎ２に応答してＰＭＯＳトランジスタＭＰ１のゲートとドレインを短絡するスイッチ素子として機能する。
【００４８】
ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、ＰＭＯＳトランジスタＭＰ１のゲートと接地端子（接地電圧ＶＳＳが供給される端子）との間に直列に接続されている。ＮＭＯＳトランジスタＭＮ１１のゲートには制御信号Ｅｎ１が供給され、ＮＭＯＳトランジスタＭＮ１２のゲートには制御信号Ｅｎ２が供給される。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、制御信号Ｅｎ１、Ｅｎ２の両方が論理値“１”である場合にＰＭＯＳトランジスタＭＰ１のゲートを接地電圧ＶＳＳにプルダウンするプルダウンスイッチとして機能する。
【００４９】
図１２Ｂは、図１２Ａの高位側制御回路部６Ｃの動作を示す表である。図１２Ａの実施形態の集積回路装置がＣＭＯＳ動作モードに設定されると、制御信号Ｅｎ１、Ｅｎ２は、いずれも、論理値“１”に設定される。これにより、ＰＭＯＳトランジスタＭＰ２、ＭＰ３がオフ状態に、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２がオン状態に設定される。結果として、ＰＭＯＳトランジスタＭＰ１がオン状態に設定され、高位側電源線２と高位側セル電源線５とが短絡される。この状態で高位側電源電圧Ｖｄｄとして直流の正電源電圧ＶＤＤが供給されると、論理回路４は、通常のＣＭＯＳ動作を行う。
【００５０】
また、当該集積回路装置が電源遮断モードに設定されると、制御信号Ｅｎ１、Ｅｎ２は、それぞれ、論理値“０”、“１”に設定される。これにより、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ１２がオン状態に、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ１１がオフ状態に設定される。結果として、高位側電源電圧Ｖｄｄとして直流の正電源電圧ＶＤＤが供給されてもＰＭＯＳトランジスタＭＰ１がオフ状態になり、論理回路４への高位側電源電圧Ｖｄｄの供給が遮断される。
【００５１】
一方、当該集積回路装置が断熱動作モードに設定されると、制御信号Ｅｎ１、Ｅｎ２は、それぞれ、論理値“１”、“０”に設定される。これにより、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１２とがオフ状態に、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ１１とがオン状態に設定される。結果として、ＰＭＯＳトランジスタＭＰ１のゲートとドレインが短絡され、ＰＭＯＳトランジスタＭＰ１はダイオードとして機能する。加えて、高位側電源電圧Ｖｄｄとしては交流の電源電圧が供給され、この結果、断熱動作が実現される。
【００５２】
図１２Ａの高位側制御回路部６Ｃの構成では、制御信号Ｅｎ１、Ｅｎ２を論理値“０”、“１”に設定することで、ＰＭＯＳトランジスタＭＰ１をオフ状態に設定し、論理回路４への高位側電源電圧Ｖｄｄの供給を遮断することができる。その一方で、ＣＭＯＳ動作モードと断熱動作モードの両方の電力損失を低減するためにはＰＭＯＳトランジスタＭＰ１のサイズ（ゲート幅）が大きいことが要求されるものの、ＰＭＯＳトランジスタＭＰ２、ＭＰ３、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のサイズ（ゲート幅）は小さくてもよい。ＰＭＯＳトランジスタＭＰ２、ＭＰ３、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のサイズを（少なくともＰＭＯＳトランジスタＭＰ１のサイズよりも）小さくすることで、損失を低減しながら高位側制御回路部６Ｃの面積の増大を抑制することができる。
【００５３】
加えて、図１２Ａの高位側制御回路部６Ｃの構成は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方を含んでいるため、スタンダードセルとの適合性が高い。一般に、スタンダードセルは、一般にＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方を含むため、図１２Ａの高位側制御回路部６Ｃをスタンダードセルが配置されるセル領域に配置した場合には、当該セル領域の面積が有効に利用可能であり、チップ面積を小さくすることができる。
【００５４】
なお、第３乃至第５の実施形態の高位側制御回路部６Ａ〜６Ｃの回路構成は、それらに含まれるＭＯＳトランジスタの極性を反転させることで、低位側制御回路部にも適用可能である。図１３Ａ〜図１３Ｃは、第３乃至第５の実施形態の高位側制御回路部６Ａ〜６Ｃの構成に対応する低位側制御回路部１０Ａ〜１０Ｃの構成を示す回路図である。
【００５５】
図１３Ａの低位側制御回路部１０Ａは、ＮＭＯＳトランジスタＭＮ１、ＭＮ３及びＰＭＯＳトランジスタＭＰ１１を備えている。ＮＭＯＳトランジスタＭＮ１は、そのソースが低位側電源線３に接続され、ドレインが低位側セル電源線９に接続されている。ＮＭＯＳトランジスタＭＮ３は、そのソースがＮＭＯＳトランジスタＭＮ１のゲートに接続され、ドレインが低位側セル電源線９に接続されている。ＮＭＯＳトランジスタＭＮ３のゲートには、制御信号Ｅｎが供給されている。ＮＭＯＳトランジスタＭＮ３は、制御信号Ｅｎに応答してＮＭＯＳトランジスタＭＮ１のゲートとドレインを短絡するスイッチ素子として機能する。ＮＭＯＳトランジスタＭＮ１のゲートとドレインを短絡すると、ＮＭＯＳトランジスタＭＮ１がダイオードとして機能することに留意されたい。ＰＭＯＳトランジスタＭＰ１１は、そのドレインがＮＭＯＳトランジスタＭＮ１のゲートに接続され、ソースが正電源端子（直流の正電源電圧ＶＤＤが供給されている端子）に接続されている。ＰＭＯＳトランジスタＭＰ１１のゲートには、制御信号Ｅｎが供給されている。ＰＭＯＳトランジスタＭＰ１１は、制御信号Ｅｎに応答してＮＭＯＳトランジスタＭＮ１のゲートを正電源電圧ＶＤＤにプルアップするスイッチ素子として機能する。
【００５６】
図１３Ａの低位側制御回路部１０Ａは、制御信号Ｅｎを論理値“１”（正電源電圧ＶＤＤ）に設定することで、低位側セル電源線９と低位側電源線３とを短絡し、論理回路４にＣＭＯＳ動作を行わせることができる。また、制御信号Ｅｎを論理値“０”（接地電圧ＧＮＤ）に設定することで、ＮＭＯＳトランジスタＭＮ１をダイオードとして機能させ、論理回路４に断熱動作を行わせることができる。
【００５７】
また、図１３Ｂの低位側制御回路部１０Ｂは、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４を備えている。ＮＭＯＳトランジスタＭＮ１は、ソースが低位側電源線３に接続され、ドレインが低位側セル電源線９に接続されている。ＮＭＯＳトランジスタＭＮ２は、ソースが低位側電源線３に接続され、ドレインが低位側セル電源線９に接続されている。ＮＭＯＳトランジスタＭＮ２のゲートには制御信号／Ｅｎ１が供給されており、ＮＭＯＳトランジスタＭＮ２は、制御信号／Ｅｎ１に応答して低位側電源線３と低位側セル電源線９とを短絡するスイッチ素子として機能する。ＮＭＯＳトランジスタＭＮ３は、ソースがＮＭＯＳトランジスタＭＮ１のゲートに接続され、ドレインが低位側セル電源線９に接続されている。ＮＭＯＳトランジスタＭＮ３のゲートには制御信号／Ｅｎ３が供給されており、ＮＭＯＳトランジスタＭＮ３は、制御信号／Ｅｎ３に応答してＮＭＯＳトランジスタＭＮ１のゲートとドレインを短絡するスイッチ素子として機能する。ＮＭＯＳトランジスタＭＮ４は、ソースが低位側電源線３に接続され、ドレインがＮＭＯＳトランジスタＭＮ１のゲートに接続されている。ＮＭＯＳトランジスタＭＮ４のゲートには制御信号／Ｅｎ２が供給されており、ＮＭＯＳトランジスタＭＮ４は、ＮＭＯＳトランジスタＭＮ１のゲートと低位側電源線３とを短絡するスイッチ素子として機能する。
【００５８】
図１３Ｂの低位側制御回路部１０Ｂは、制御信号／Ｅｎ１、／Ｅｎ２、／Ｅｎ３を、それぞれ論理値“１”、“１”、“０”に設定することで、ＮＭＯＳトランジスタＭＮ１をオフ状態に設定すると共に、ＮＭＯＳトランジスタＭＮ２によって低位側電源線３と低位側セル電源線９とを短絡することができる。これにより、論理回路４に、通常のＣＭＯＳ動作を行わせることができる。
【００５９】
また、低位側電源電圧Ｖｓｓを接地電圧ＧＮＤに設定した状態で制御信号／Ｅｎ１、／Ｅｎ２、／Ｅｎ３をそれぞれ論理値“０”、“１”、“０”に設定することで、ＮＭＯＳトランジスタＭＮ２、ＭＮ３がオフ状態に、ＰＭＯＳトランジスタＭＰ４がオン状態に設定される。結果として、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の両方がオフ状態になり、論理回路４への低位側電源電圧Ｖｓｓの供給が遮断される。
【００６０】
そして、制御信号／Ｅｎ１、／Ｅｎ２、／Ｅｎ３をそれぞれ論理値“０”、“０”、“１”に設定することで、ＮＭＯＳトランジスタＭＮ２をオフ状態に、ＮＭＯＳトランジスタＭＮ３をオン状態に、ＮＭＯＳトランジスタＭＮ４をオフ状態に設定することができる。結果として、ＮＭＯＳトランジスタＭＮ１のゲートとドレインが短絡され、ＮＭＯＳトランジスタＭＮ１はダイオードとして機能する。これにより、論理回路４に断熱動作を行わせることができる。
【００６１】
更に、図１３Ｃの低位側制御回路部１０Ｃは、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３及びＰＭＯＳトランジスタＭＰ１１、ＭＰ１２を備えている。ＮＭＯＳトランジスタＭＮ１は、そのソースが低位側電源線３に接続され、ドレインが低位側セル電源線９に接続されている。ＮＭＯＳトランジスタＭＮ２は、そのソースが低位側電源線３に接続され、ドレインがＮＭＯＳトランジスタＭＮ１のゲートに接続されている。ＮＭＯＳトランジスタＭＮ２のゲートには制御信号／Ｅｎ２が供給されており、ＮＭＯＳトランジスタＭＮ２は、制御信号／Ｅｎ２に応答してＮＭＯＳトランジスタＭＮ１のゲートを低位側電源線３に短絡するスイッチ素子として機能する。ＮＭＯＳトランジスタＭＮ３は、そのソースがＮＭＯＳトランジスタＭＮ１のゲートに接続され、ドレインが低位側セル電源線９に接続されている。ＮＭＯＳトランジスタＭＮ３のゲートには、制御信号／Ｅｎ１が供給されており、ＮＭＯＳトランジスタＭＮ３は、制御信号／Ｅｎ１に応答してＮＭＯＳトランジスタＭＮ１のゲートとドレインを短絡するスイッチ素子として機能する。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、正電源端子（直流の正電源電圧ＶＤＤが供給されている端子）とＮＭＯＳトランジスタＭＮ１のゲートの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ１１のゲートには制御信号／Ｅｎ１が供給され、ＰＭＯＳトランジスタＭＰ１２のゲートには制御信号／Ｅｎ２が供給されている。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、制御信号／Ｅｎ１、／Ｅｎ２の両方が論理値“０”である場合にＮＭＯＳトランジスタＭＮ１のゲートを正電源電圧ＶＤＤにプルアップするスイッチとして機能する。
【００６２】
図１３Ｃの低位側制御回路部１０Ｃは、制御信号／Ｅｎ１、／Ｅｎ２をいずれも、論理値“０”に設定することで、ＮＭＯＳトランジスタＭＮ２、ＭＮ３をオフ状態に、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２をオン状態に設定することができる。結果として、ＮＭＯＳトランジスタＭＮ１がオン状態に設定され、低位側電源線３と低位側セル電源線９とが短絡される。この状態で低位側電源電圧Ｖｓｓとして直流の接地電圧ＧＮＤを供給することで、論理回路４に通常のＣＭＯＳ動作を行わせることができる。
【００６３】
また、制御信号／Ｅｎ１、／Ｅｎ２をそれぞれ論理値“１”、“０”に設定することで、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ１２をオン状態に、ＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ１１をオフ状態に設定することができる。結果として、低位側電源電圧Ｖｓｓとして直流の接地電圧ＧＮＤが供給されてもＮＭＯＳトランジスタＭＮ１がオフ状態になり、論理回路４への低位側電源電圧Ｖｓｓの供給が遮断される。
【００６４】
一方、制御信号／Ｅｎ１、／Ｅｎ２をそれぞれ論理値“０”、“１”に設定することで、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ１２とをオフ状態に、ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ１１をオン状態に設定することができる。結果として、ＮＭＯＳトランジスタＭＮ１のゲートとドレインが短絡され、ＮＭＯＳトランジスタＭＮ１はダイオードとして機能する。加えて、低位側電源電圧Ｖｓｓとしては交流の電源電圧が供給され、この結果、断熱動作が実現される。
【００６５】
図５に図示されているような高位側制御回路部と低位側制御回路部との両方が使用される構成では、高位側制御回路部として図９Ａ、図１１Ａ、図１２Ａのいずれに図示されている回路構成を採用してもよく、また、低位側制御回路部として図１３Ａ、図１３Ｂ、図１３Ｃのいずれに図示されている回路構成を採用してもよい。例えば、図１４に図示されているように、高位側制御回路部６Ｃ（図１２Ａ）と低位側制御回路部１０Ａ（図１３Ａ）の組み合わせを使用してもよい。ただし、電源電圧（高位側電源電圧Ｖｄｄ又は低位側電源電圧Ｖｓｓ）の供給を遮断する回路構成は、高位側制御回路部と低位側制御回路部の一方で採用すれば充分である。例えば、図１４の回路構成では、高位側制御回路部６Ｃが高位側電源電圧Ｖｄｄの供給を遮断可能に構成されている一方で、低位側制御回路部１０Ａは低位側電源電圧Ｖｓｓの供給を遮断する動作には対応していない。このような構成は、高位側制御回路部と低位側制御回路部の両方に電源電圧（高位側電源電圧Ｖｄｄ又は低位側電源電圧Ｖｓｓ）の供給を遮断する構成を採用する場合と比較して面積を低減することができる。
【００６６】
図１５、図１６は、高位側制御回路部と低位側制御回路部との両方を備えた集積回路装置のレイアウトの例を示す図である。図１５は、高位側制御回路部６Ａ、低位側制御回路部１０Ａ、及び、論理回路４のスタンダードセル４ａのレイアウトの例を図示しており、図１６は、高位側制御回路部６Ｃ、低位側制御回路部１０Ｃ、及び、論理回路４のスタンダードセル４ａのレイアウトの例を図示している。図１５、図１６において、符号２０はセル枠を示しており、符号２１はＰ＋拡散領域を示しており、符号２２はＮ＋拡散領域を示しており、符号２３はセル内配線を示しており、符号２４はゲート配線を示しており、符号２５はコンタクトを示している。
【００６７】
図１５のレイアウトでは、高位側電源線２、低位側電源線３、及び制御信号線１３、１４が縦方向（ｙ方向）に延伸するように設けられている一方で、高位側セル電源線５及び低位側セル電源線９が横方向（ｘ方向）に延伸するように設けられている。高位側セル電源線５及び低位側セル電源線９の間に、論理回路４のスタンダードセル４ａがｘ方向に並んで配置される（但し、スタンダードセル４ａは一つしか図示されていない）。
【００６８】
高位側制御回路部６Ａ及び低位側制御回路部１０Ａは、スタンダードセル４ａと同一の高さのセルに収容されており、高位側制御回路部６Ａを収容するセル（制御回路部セル）と低位側制御回路部１０Ａを収容するセルは、高位側セル電源線５及び低位側セル電源線９の間に配置される。高位側電源電圧Ｖｄｄは、高位側電源線２から高位側制御回路部６Ａ及び高位側セル電源線５を介して論理回路４のスタンダードセル４ａに供給される。低位側電源電圧Ｖｓｓは、低位側電源線３から低位側制御回路部１０Ａ及び低位側セル電源線９を介して論理回路４のスタンダードセル４ａに供給される。
【００６９】
図１６のレイアウトでも同様に、高位側制御回路部６Ｃ及び低位側制御回路部１０Ｃは、スタンダードセル４ａと同一の高さのセルに収容されており、高位側制御回路部６Ｃを収容するセルと低位側制御回路部１０Ｃを収容するセルは、高位側セル電源線５及び低位側セル電源線９の間に配置される。
【００７０】
このように、高位側制御回路部６Ａ及び低位側制御回路部１０Ａがスタンダードセル４ａと同一の高さのセルに収容されて高位側セル電源線５及び低位側セル電源線９の間に配置される構成によれば、スタンダードセル４ａと高位側制御回路部６Ａ及び低位側制御回路部１０Ａを収容するセルとを混在させて配置する、即ち、スタンダードセル４ａの間に高位側制御回路部６Ａ及び低位側制御回路部１０Ａを収容するセルを配置することができる。これは、面積効率の向上に有効である上、自動設計ツールによる自動配置が可能になり、設計容易化に貢献する。
【００７１】
第６の実施形態：
図１７は、本発明の第６の実施形態の集積回路装置の構成を示す回路図である。第６の実施形態の集積回路装置は、論理回路４が断熱動作を行う場合に、多相の（本実施形態では２相の）高位側電源電圧を供給するように構成されている。以下、詳細に説明する。
【００７２】
第６の実施形態の集積回路装置は、電源回路１と、高位側電源線２−１、２−２と、低位側電源線３と、論理回路４と、高位側セル電源線５−１、５−２と、高位側制御回路部６−１、６−２とを備えている。
【００７３】
電源回路１は、直流の正電源電圧ＶＤＤと接地電圧ＧＮＤとが供給されており、高位側電源電圧Ｖｄｄ１、Ｖｄｄ２を、それぞれ、高位側電源線２−１、２−２を介して高位側制御回路部６−１、６−２に供給する。加えて、電源回路１は、低位側電源電圧Ｖｓｓを低位側電源線３を介して論理回路４に供給する。高位側電源電圧Ｖｄｄ１、Ｖｄｄ２は、当該集積回路装置の動作モードに応じて正電源電圧ＶＤＤ又は「交流」の電源電圧のうちから選択される。電源回路１には、当該集積回路装置の動作モードを指定する制御信号Ｅｎが供給されている。制御信号Ｅｎが接地電圧ＧＮＤである（又は、論理値“０”である）場合には、当該集積回路装置がＣＭＯＳ動作モードに設定される。一方、制御信号Ｅｎが正電源電圧ＶＤＤである（又は、論理値“１”である）場合には、当該集積回路装置が断熱動作モードに設定される。また、本実施形態では、低位側電源電圧Ｖｓｓが接地電圧ＧＮＤに固定される。
【００７４】
高位側電源線２−１は、高位側制御回路部６−１を介して高位側セル電源線５−１に接続されており、高位側電源線２−２は、高位側制御回路部６−２を介して高位側セル電源線５−２に接続されている。高位側制御回路部６−１は、ダイオード７とスイッチ素子８とを備えており、ダイオード７を介して、又は、スイッチ素子８によって高位側電源線２−１と高位側セル電源線５−１とを短絡した状態で高位側電源電圧Ｖｄｄ１を高位側セル電源線５−１に供給する。同様に、高位側制御回路部６−２は、ダイオード７とスイッチ素子８とを備えており、ダイオード７を介して、又は、スイッチ素子８によって高位側電源線２−２と高位側セル電源線５−２とを短絡した状態で高位側電源電圧Ｖｄｄ２を高位側セル電源線５−２に供給する。高位側制御回路部６−１、６−２の動作は制御信号Ｅｎによって制御される。なお、高位側制御回路部６−１、６−２には、図９Ａ、図１０、図１１Ａ、図１２Ａのいずれに図示されている回路構成を採用してもよい。
【００７５】
論理回路４は、複数のスタンダードセル４ａを備えている。各スタンダードセル４ａは、高位側セル電源線５−１又は５−２から高位側電源電圧Ｖｄｄ１又はＶｄｄ２を受け取るように構成されている。図１７では、奇数段のスタンダードセル４ａには高位側セル電源線５−１から高位側電源電圧Ｖｄｄ１が供給され、偶数段のスタンダードセル４ａには高位側セル電源線５−２から高位側電源電圧Ｖｄｄ２が供給される。また、全てのスタンダードセル４ａに低位側電源線３から低位側電源電圧Ｖｓｓが供給される。
【００７６】
図１８は、第６の実施形態の集積回路装置の動作を示すタイミングチャートである。当該集積回路装置が断熱動作モードに設定されると（即ち、制御信号Ｅｎが論理値“１”に設定されると）、電源回路１は、交流の電源電圧を高位側電源電圧Ｖｄｄ１、Ｖｄｄ２として供給する。図１８では、高位側電源電圧Ｖｄｄ１、Ｖｄｄ２は、正電源電圧ＶＤＤと接地電圧ＧＮＤの間で変化する互いに逆相の繰り返し三角波として生成されている。ただし、高位側電源電圧Ｖｄｄ１、Ｖｄｄ２は、他の波形、例えば、正弦波として生成されてもよい。加えて、断熱動作モードでは、高位側制御回路部６−１、６−２のスイッチ素子８がオフされ、ダイオード７を介して（交流の電源電圧である）高位側電源電圧Ｖｄｄ１、Ｖｄｄ２が論理回路４に供給される。これにより、断熱動作を実現することができる。ここで、本実施形態では、複数相（本実施形態では２相）の高位側電源電圧Ｖｄｄ１、Ｖｄｄ２が論理回路４のスタンダードセル４ａに供給されるため、断熱動作による消費電力の効果を向上させることができる。
【００７７】
一方、当該集積回路装置がＣＭＯＳ動作モードに設定されると（即ち、制御信号Ｅｎが論理値“０”に設定されると）、電源回路１は、直流の正電源電圧ＶＤＤを高位側電源電圧Ｖｄｄ１、Ｖｄｄ２として供給する。これにより、論理回路４は、通常のＣＭＯＳ動作を行う。このとき、スイッチ素子８がオンされて高位側電源線２−１、２−２と論理回路４との間が短絡される。これにより、ダイオード７の影響をなくし、電力ロスや動作速度の低下を抑制することができる。
【００７８】
このように、本実施形態の集積回路装置では、高位側制御回路部６−１、６−２のスイッチ素子８をオフしながらダイオード７を介して交流の電源電圧を高位側電源電圧Ｖｄｄ１、Ｖｄｄ２として供給することで、断熱動作を実現することができる。その一方で、高位側制御回路部６−１、６−２のスイッチ素子８をオンしながら直流の正電源電圧ＶＤＤを高位側電源電圧Ｖｄｄ１、Ｖｄｄ２として供給することで、通常のＣＭＯＳ動作を行う場合における電力ロスや動作速度の低下を抑制することができる。
【００７９】
図１９は、第６の実施形態の集積回路装置のレイアウトの一例を示す概念図である。高位側セル電源線５−１、５−２及び低位側セル電源線９は、第１層配線（基板に最も近い配線層の配線）として横方向（ｘ方向）に延設されている。高位側セル電源線５−１、５−２及び低位側セル電源線９は、互いに平行に、且つ、高位側セル電源線５−１、５−２の組と、低位側セル電源線９とが縦方向において交互に並ぶように配置されている。一方、高位側電源線２−１、２−２、低位側電源線３、及び、制御信号線１３は、上層配線（第１層配線よりも基板から離れた配線層の配線）として縦方向（ｙ方向）に延設されている。ここで、制御信号線１３は、制御信号Ｅｎを伝送する信号線である。
【００８０】
論理回路４のスタンダードセル４ａは、行列に並んで配置されている。スタンダードセル４ａの各行は、高位側セル電源線５−１、５−２の組と低位側セル電源線９との間に配置されており、各行において複数のスタンダードセル４ａがｘ方向に並んで配置されている。図１９では、スタンダードセル４ａが複数行にわたって配置されている。
【００８１】
高位側制御回路部６−１、６−２は、それぞれにセルに収容されており、高位側制御回路部６−１、６−２を収容するセル（制御回路部セル）は、端に位置するスタンダードセル４ａと、高位側電源線２−１、２−２、低位側電源線３、及び、制御信号線１３の間に配置される。高位側制御回路部６−１、６−２をセルに収容することにより、これらの回路部を自動設計ツールで扱うことができるようになり、設計を容易化できる。
【００８２】
なお、本実施形態において、当該集積回路装置が（互いに位相が異なる）３相以上の高位側電源電圧を供給するように構成されてもよい。この場合、高位側電源線２、高位側制御回路部６、高位側セル電源線５の数は、高位側電源電圧の相の数に合わせて調節される。
【００８３】
第７の実施形態：
図２０は、本発明の第７の実施形態の集積回路装置の構成を示す回路図である。第７の実施形態の集積回路装置は、論理回路４が断熱動作を行う場合に、多相の（本実施形態では２相の）高位側電源電圧及び低位側電源電圧を供給するように構成されている。以下、詳細に説明する。
【００８４】
第７の実施形態の集積回路装置の構成は、第６の実施形態の集積回路の構成（図１７）と類似しているが、接地電圧ＶＳＳに固定される低位側電源線３の代わりに、２本の低位側電源線３−１、３−２、２つの低位側制御回路部１０−１、１０−２、及び、２本の低位側セル電源線９−１、９−２が設けられている点で相違する。
【００８５】
電源回路１は、高位側電源電圧Ｖｄｄ１、Ｖｄｄ２を、それぞれ、高位側電源線２−１、２−２を介して高位側制御回路部６−１、６−２に供給すると共に、低位側電源電圧Ｖｓｓ１、Ｖｓｓ２を、それぞれ、低位側電源線３−１、３−２を介して低位側制御回路部１０−１、１０−２に供給する。高位側電源電圧Ｖｄｄ１、Ｖｄｄ２は、当該集積回路装置の動作モードに応じて正電源電圧ＶＤＤ又は「交流」の電源電圧のうちから選択され、低位側電源電圧Ｖｓｓ１、Ｖｓｓ２は、当該集積回路装置の動作モードに応じて接地電圧ＧＮＤ又は「交流」の電源電圧のうちから選択される。
【００８６】
低位側電源線３−１は、低位側制御回路部１０−１を介して低位側セル電源線９−１に接続されており、低位側電源線３−２は、低位側制御回路部１０−２を介して低位側セル電源線９−２に接続されている。低位側制御回路部１０−１は、ダイオード１１とスイッチ素子１２とを備えており、ダイオード１１を介して、又は、スイッチ素子１２によって低位側電源線３−１と低位側セル電源線９−１とを短絡した状態で低位側電源電圧Ｖｓｓ１を低位側セル電源線９−１に供給する。同様に、低位側制御回路部１０−２は、ダイオード１１とスイッチ素子１２とを備えており、ダイオード１１を介して、又は、スイッチ素子１２によって低位側電源線３−２と低位側セル電源線９−２とを短絡した状態で低位側電源電圧Ｖｓｓ２を低位側セル電源線９−２に供給する。低位側制御回路部１０−１、１０−２の動作は制御信号／Ｅｎによって制御される。なお、低位側制御回路部１０−１、１０−２には、図１３Ａ〜図１３Ｃのいずれに図示されている回路構成を採用してもよい。
【００８７】
論理回路４の各スタンダードセル４ａは、高位側セル電源線５−１又は５−２から高位側電源電圧Ｖｄｄ１又はＶｄｄ２を受け取ると共に、低位側セル電源線９−１又は９−２から低位側電源電圧Ｖｓｓ１又はＶｓｓ２を受け取るように構成されている。図２０では、奇数段のスタンダードセル４ａには、高位側セル電源線５−１から高位側電源電圧Ｖｄｄ１が供給されると共に低位側セル電源線９−１から低位側電源電圧Ｖｓｓ１が供給される。また、偶数段のスタンダードセル４ａには、高位側セル電源線５−２から高位側電源電圧Ｖｄｄ２が供給されると共に低位側セル電源線９−２から低位側電源電圧Ｖｓｓ２が供給される。
【００８８】
第７の実施形態の集積回路装置の他の部分の構成及び動作は、第６の実施形態と同様である。
【００８９】
図２１は、第７の実施形態の集積回路装置の断熱動作モード時の動作を示すタイミングチャートである。当該集積回路装置が断熱動作モードに設定されると（即ち、制御信号Ｅｎが論理値“１”に設定されると）、電源回路１は、交流の電源電圧を高位側電源電圧Ｖｄｄ１、Ｖｄｄ２及び低位側電源電圧Ｖｓｓ１、Ｖｄｄ２として供給する。図１８では、高位側電源電圧Ｖｄｄ１、Ｖｄｄ２は、正電源電圧ＶＤＤと接地電圧ＧＮＤの間で変化する互いに逆相の繰り返し三角波として生成され、低位側電源電圧Ｖｓｓ１、Ｖｓｓ２は、正電源電圧ＶＤＤと接地電圧ＧＮＤの間で変化する互いに逆相の繰り返し三角波として生成される。ここで、高位側電源電圧Ｖｄｄ１と低位側電源電圧Ｖｓｓ１とは互いに逆相であり、高位側電源電圧Ｖｄｄ２と低位側電源電圧Ｖｓｓ２とは互いに逆相である。ただし、高位側電源電圧Ｖｄｄ１、Ｖｄｄ２及び低位側電源電圧Ｖｓｓ１、Ｖｓｓ２は、他の波形、例えば、正弦波として生成されてもよい。
【００９０】
加えて、断熱動作モードでは、高位側制御回路部６−１、６−２のスイッチ素子８がオフされ、低位側制御回路部１０−１、１０−２のスイッチ素子１２がオフされる。これにより、高位側制御回路部６−１、６−２では、ダイオード７を介して（交流の電源電圧である）高位側電源電圧Ｖｄｄ１、Ｖｄｄ２が論理回路４に供給され、低位側制御回路部１０−１、１０−２では、ダイオード１１を介して低位側電源電圧Ｖｓｓ１、Ｖｓｓ２が論理回路４に供給される。これにより、断熱動作を実現することができる。ここで、本実施形態では、複数相（本実施形態では２相）の高位側電源電圧Ｖｄｄ１、Ｖｄｄ２が論理回路４のスタンダードセル４ａに供給されると共に複数相の低位側電源電圧Ｖｓｓ１、Ｖｓｓ２が論理回路４のスタンダードセル４ａに供給されるため、断熱動作による消費電力の効果を一層に向上させることができる。
【００９１】
一方、当該集積回路装置がＣＭＯＳ動作モードに設定されると（即ち、制御信号Ｅｎが論理値“０”に設定されると）、電源回路１は、直流の正電源電圧ＶＤＤを高位側電源電圧Ｖｄｄ１、Ｖｄｄ２として供給すると共に、直流の接地電圧ＶＳＳを低位側電源電圧Ｖｓｓ１、Ｖｓｓ２として供給する。これにより、論理回路４は、通常のＣＭＯＳ動作を行う。このとき、高位側制御回路部６−１、６−２のスイッチ素子８がオンされて高位側電源線２−１、２−２と論理回路４との間が短絡され、低位側制御回路部１０−１、１０−２のスイッチ素子１２がオンされて低位側電源線３−１、３−２と論理回路４との間が短絡される。これにより、ダイオード１１の影響をなくし、電力ロスや動作速度の低下を抑制することができる。
【００９２】
バックゲート電位（基板電位）：
以下では、上記の実施形態における、高位側制御回路部、低位側制御回路部、及び、スタンダードセルに含まれるＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのバックゲート電位（基板電位）について議論する。
【００９３】
図２２は、一実施形態における集積回路装置の構成を部分的に示す回路図であり、図２２には、高位側制御回路部６のダイオード７、低位側制御回路部１０のダイオード１１、及び、論理回路４のスタンダードセル４ａの構成が図示されている。図２２の回路構成では、ダイオード７が、ダイオード接続されたＰＭＯＳトランジスタＭＰ１として構成され、ダイオード１１が、ダイオード接続されたＮＭＯＳトランジスタＭＮ１として構成されている。また、各スタンダードセル４ａが、ＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２１とを備えている。図２２では、スタンダードセル４ａがＣＭＯＳインバータとして構成されているが、各スタンダードセル４ａは、他の構成のＣＭＯＳ回路として構成されてもよい。
【００９４】
図２２の回路構成では、高位側制御回路部６のダイオード７として機能するＰＭＯＳトランジスタＭＰ１のバックゲートには直流の正電源電圧ＶＤＤが供給され、低位側制御回路部１０のダイオード１１として機能するＮＭＯＳトランジスタＭＮ１のバックゲートには直流の接地電圧ＧＮＤが供給される。一方、スタンダードセル４ａのＰＭＯＳトランジスタＭＰ２１のバックゲートは高位側セル電源線５に接続され、ＮＭＯＳトランジスタＭＮ２１のバックゲートは低位側セル電源線９に接続されている。このような回路トポロジーは、スタンダードセル４ａに含まれるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのバックゲートのバイアス手法として最も一般的である。
【００９５】
図２３は、図２２に図示されている集積回路装置のレイアウトを概念的に示した図である。Ｎウェル２６−１、２６−２が、横方向（ｘ方向）に並んで設けられている。更に、Ｎウェル２６−１、２６−２にそれぞれ縦方向（ｙ方向）に隣接してＰウェル２７−１、２７−２が設けられている。高位側セル電源線５がｘ方向に延伸してＮウェル２６−１、２６−２を横断するように設けられており、低位側セル電源線９がｘ方向に延伸してＰウェル２７−１、２７−２を横断するように設けられている。また、電源ストラップを構成する高位側電源線２、低位側電源線３、正電源線１５及び接地線１６が、ｙ方向に延伸してＮウェル２６−２及びＰウェル２７−２を縦断するように設けられている。ここで、正電源線１５とは、直流の正電源電圧ＶＤＤが供給される電源線であり、接地線１６とは、直流の接地電圧ＧＮＤが供給される電源線である。
【００９６】
Ｎウェル２６−１にはＰＭＯＳトランジスタＭＰ２１が形成されており、更に、Ｎウェル２６−１がウェルコンタクト２８−１を介して高位側セル電源線５に接続されている。これは、ＰＭＯＳトランジスタＭＰ２１のバックゲートが高位側セル電源線５に接続されていることを意味している。同様に、Ｐウェル２７−１にはＮＭＯＳトランジスタＭＮ２１が形成されており、更に、Ｐウェル２７−１がウェルコンタクト２９−１を介して低位側セル電源線９に接続されている。これは、ＮＭＯＳトランジスタＭＮ２１のバックゲートが低位側セル電源線９に接続されていることを意味している。
【００９７】
一方、Ｎウェル２６−２には（ダイオード７として機能する）ＰＭＯＳトランジスタＭＰ１が形成されており、更に、Ｎウェル２６−２がウェルコンタクト２８−２を介して正電源線１５に接続されている。これは、ＰＭＯＳトランジスタＭＰ１のバックゲートが正電源線１５に接続されている、即ち、ＰＭＯＳトランジスタＭＰ１のバックゲートに正電源電圧ＶＤＤが供給されることを意味している。同様に、Ｐウェル２７−２には（ダイオード１１として機能する）ＮＭＯＳトランジスタＭＮ１が形成されており、更に、Ｐウェル２７−２がウェルコンタクト２９−２を介して接地線１６に接続されている。これは、ＮＭＯＳトランジスタＭＮ１のバックゲートが接地線１６に接続されていること、即ち、ＮＭＯＳトランジスタＭＮ１のバックゲートに接地電圧ＧＮＤが供給されることを意味している。なお、図２３において、符号２１はＰ＋拡散領域、符号２２はＮ＋拡散領域、符号２３はセル内配線、符号２４はゲート配線を示している。
【００９８】
しかしながら、図２２、図２３に図示されているような構成では、断熱動作時に高位側電源電圧Ｖｄｄ、低位側電源電圧Ｖｓｓとして交流の電源電圧を供給すると、スタンダードセル４ａのＰＭＯＳトランジスタＭＰ２１及びＮＭＯＳトランジスタＭＮ２１のソース容量、ドレイン容量の充放電電流が多く流れる。これは、スタンダードセル４ａの消費電力を増大させるため好ましくない。
【００９９】
図２４は、断熱動作における消費電力をより低減するための回路構成を示す回路図である。図２４の回路構成では、高位側制御回路部６のダイオード７として機能するＰＭＯＳトランジスタＭＰ１のバックゲートに加え、スタンダードセル４ａに含まれるＰＭＯＳトランジスタＭＰ２１のバックゲートにも直流の正電源電圧ＶＤＤが供給される。同様に、低位側制御回路部１０のダイオード１１として機能するＮＭＯＳトランジスタＭＮ１のバックゲートに加え、スタンダードセル４ａに含まれるＮＭＯＳトランジスタＭＮ２１のバックゲートにも直流の接地電圧ＧＮＤが供給される。
【０１００】
図２５は、図２４に図示されている集積回路装置のレイアウトを概念的に示した図である。Ｎウェル２６とＰウェル２７とが縦方向（ｙ方向）に隣接して設けられている。高位側セル電源線５がｘ方向に延伸してＮウェル２６を横断するように設けられており、低位側セル電源線９がｘ方向に延伸してＰウェル２７を横断するように設けられている。また、電源ストラップを構成する高位側電源線２、低位側電源線３、正電源線１５及び接地線１６が、ｙ方向に延伸してＮウェル２６及びＰウェル２７を縦断するように設けられている。
【０１０１】
Ｎウェル２６には、ＰＭＯＳトランジスタＭＰ２１と（ダイオード７として機能する）ＰＭＯＳトランジスタＭＰ１とが形成されており、更に、Ｎウェル２６がウェルコンタクト２８を介して正電源線１５に接続されている。これは、ＰＭＯＳトランジスタＭＰ２１とＰＭＯＳトランジスタＭＰ１のバックゲートが正電源線１５に接続され、正電源電圧ＶＤＤが供給されていることを意味している。同様に、Ｐウェル２７にはＮＭＯＳトランジスタＭＮ２１と（ダイオード１１として機能する）ＮＭＯＳトランジスタＭＮ１とが形成されており、更に、Ｐウェル２７がウェルコンタクト２９を介して接地線１６に接続されている。これは、ＮＭＯＳトランジスタＭＮ２１とＮＭＯＳトランジスタＭＮ１のバックゲートが接地線１６に接続され、接地電圧ＧＮＤが供給されていることを意味している。図２５においても、符号２１はＰ＋拡散領域、符号２２はＮ＋拡散領域、符号２３はセル内配線、符号２４はゲート配線を示している。
【０１０２】
図２４、図２５に図示されているような構成では、断熱動作時に高位側電源電圧Ｖｄｄ、低位側電源電圧Ｖｓｓとして交流の電源電圧を供給してもスタンダードセル４ａのＰＭＯＳトランジスタＭＰ２１及びＮＭＯＳトランジスタＭＮ２１のソース容量、ドレイン容量が充放電されない。これは、スタンダードセル４ａの消費電力の低減に寄与する。
【０１０３】
図２６は、高位側制御回路部６にＰＮ接合ダイオード７Ａが使用され、低位側制御回路部１０にＰＮ接合ダイオード１１Ａが使用される場合の集積回路装置の構成を示している。図２７は、図２６に図示されている集積回路装置のレイアウトを概念的に示した図である。Ｎウェル２６−１とＰウェル２７−１とが縦方向（ｙ方向）に隣接して設けられている。また、Ｎウェル２６−１とＰウェル２７−１とに横方向（ｘ方向）に隣接してＮウェル２６−２が設けられ、そのＮウェル２６−２にｘ方向に隣接してＮウェル２６−３が設けられている。更に、Ｎウェル２６−２の中央部にＰウェル２７−２が形成されており、Ｎウェル２６−３の中央部にＰウェル２７−３が形成されている。
【０１０４】
高位側セル電源線５がｘ方向に延伸してＮウェル２６−１、２６−２、２６−３を横断するように設けられており、低位側セル電源線９がｘ方向に延伸してＰウェル２７、Ｎウェル２６−２、２６−３を横断するように設けられている。また、電源ストラップを構成する高位側電源線２、低位側電源線３が、それぞれ、ｙ方向に延伸してＮウェル２６−２及びＮウェル２６−３を縦断するように設けられている。
【０１０５】
Ｎウェル２６−１にはＰＭＯＳトランジスタＭＰ２１が形成されており、更に、Ｎウェル２６−１がウェルコンタクト２８−１を介して高位側セル電源線５に接続されている。これは、ＰＭＯＳトランジスタＭＰ２１のバックゲートが高位側セル電源線５に接続されていることを意味している。同様に、Ｐウェル２７−１にはＮＭＯＳトランジスタＭＮ２１が形成されており、更に、Ｐウェル２７−１がウェルコンタクト２９−１を介して低位側セル電源線９に接続されている。これは、ＮＭＯＳトランジスタＭＮ２１のバックゲートが低位側セル電源線９に接続されていることを意味している。
【０１０６】
一方、Ｎウェル２６−２は、ウェルコンタクト２８−２を介して高位側セル電源線５に接続されており、Ｐウェル２７−２は、ウェルコンタクト２９−２を介して高位側電源線２に接続されている。このような接続により、高位側電源線２と高位側セル電源線５の間に接続されるＰＮ接合ダイオード７Ａが形成されている。同様に、Ｐウェル２７−３は、ウェルコンタクト２９−３を介して低位側セル電源線９に接続されており、Ｎウェル２６−３は、ウェルコンタクト２８−３を介して低位側電源線３に接続されている。このような接続により、低位側電源線３と低位側セル電源線９の間に接続されるＰＮ接合ダイオード１１Ａが形成されている。なお、図２７においても、符号２１はＰ＋拡散領域、符号２２はＮ＋拡散領域、符号２３はセル内配線、符号２４はゲート配線を示している。
【０１０７】
以上には本発明の様々な実施形態が記述されているが、本発明の実施形態は、下記の各項目としても表現できる：
【０１０８】
［項目１］
ＣＭＯＳ回路として構成された論理回路と、
第１電源線と、
前記第１電源線と前記論理回路の間に接続された第１制御回路部と、
前記第１電源線に第１電源電圧を供給する電源回路
とを備え、
前記電源回路は、第１モードにおいては交流の電源電圧を前記第１電源電圧として前記第１電源線に供給し、且つ、第２モードにおいては直流の電源電圧を前記第１電源電圧として前記第１電源線に供給するように構成されており、
前記制御回路部は、前記第１モードにおいてはダイオードとして機能する素子を介して前記第１電源線と前記論理回路とを接続し、且つ、前記第２モードにおいては前記第１電源線と前記論理回路とを短絡して接続するように構成された
集積回路装置。
【０１０９】
[項目２]
項目１に記載の集積回路装置であって、
前記第１制御回路部は、
前記第１電源線と前記論理回路の間に接続されたダイオード素子と、
前記第１電源線と前記論理回路の間に前記ダイオード素子と並列に接続されたスイッチ素子
とを備えており、
前記スイッチ素子は、前記第１モードにおいてオフ状態にされ、前記第２モードにおいてオン状態にされる
集積回路装置。
【０１１０】
［項目３］
項目２に記載の集積回路装置であって、
前記ダイオード素子が、ダイオード接続されたＭＯＳトランジスタである
集積回路装置。
【０１１１】
［項目４］
項目１に記載の集積回路装置であって、
前記第１制御回路部は、前記第１電源線にソースが接続され、前記論理回路の前記第１電源端子にドレインが接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソースとドレインの間に接続された第１スイッチ素子
とを備えており、
前記第１スイッチ素子は、前記第１モードにおいてオン状態にされ、前記第２モードにおいてオフ状態にされる
集積回路装置。
【０１１２】
［項目５］
項目４に記載の集積回路装置であって、
前記ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
前記第１制御回路部は、更に、前記ＭＯＳトランジスタのゲートと接地端子との間に接続された第２スイッチ素子を備え、
前記第２スイッチ素子は、前記第１モードにおいてオフ状態にされ、前記第２モードにおいてオン状態にされる
集積回路装置。
【０１１３】
［項目６］
項目４に記載の集積回路装置であって、
前記ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
前記第１制御回路部は、更に、前記ＭＯＳトランジスタのゲートと直流の正電源電圧が供給される端子との間に接続された第２スイッチ素子を備え、
前記第２スイッチ素子は、前記第１モードにおいてオフ状態にされ、前記第２モードにおいてオン状態にされる
集積回路装置。
【０１１４】
［項目７］
項目４に記載の集積回路装置であって、
前記第１制御回路部は、第３モードにおいては前記第１電源線と前記電源回路を遮断するように構成され、
前記ＭＯＳトランジスタが、前記第３モードにおいてオフ状態にされる
集積回路装置。
【０１１５】
［項目８］
項目７に記載の集積回路装置であって、
前記第１制御回路部は、
前記ＭＯＳトランジスタと並列に前記第１電源線と前記論理回路の前記第１電源端子との間に接続された第２スイッチ素子と
前記ＭＯＳトランジスタのゲートと前記第１電源線との間に接続された第３スイッチ素子
とを備え、
前記第２スイッチ素子は、前記第２モードにおいてオン状態にされ、前記第１モード及び前記第３モードにおいてオフ状態にされ、
前記第３スイッチは、前記第３モードにおいてオン状態にされ、前記第１モード及び前記第２モードにおいてオフ状態にされる
集積回路装置。
【０１１６】
［項目９］
項目７に記載の集積回路装置であって、
前記ＭＯＳトランジスタが、前記第２モードにおいてオン状態にされる
集積回路装置。
【０１１７】
［項目１０］
項目９に記載の集積回路装置であって、
前記ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記第１制御回路部は、
前記ＭＯＳトランジスタのゲートと接地端子との間に接続されたスイッチ部と、
前記ＭＯＳトランジスタのゲートと前記第１電源線との間に接続された第２スイッチ素子
とを備え、
前記スイッチ部は、前記第２モードにおいて前記ＭＯＳトランジスタのゲートと前記接地端子とを接続し、前記第１モード及び前記第３モードにおいて前記ＭＯＳトランジスタのゲートと前記接地端子とを切り離し、
前記第２スイッチは、前記第３モードにおいてオン状態にされ、前記第１モード及び前記第２モードにおいてオフ状態にされる
集積回路装置。
【０１１８】
［項目１１］
項目９に記載の集積回路装置であって、
前記ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第１制御回路部は、
前記ＭＯＳトランジスタのゲートと直流の正電源電圧が供給される正電源端子との間に接続されたスイッチ部と、
前記ＭＯＳトランジスタのゲートと前記第１電源線との間に接続された第２スイッチ素子
とを備え、
前記スイッチ部は、前記第２モードにおいて前記ＭＯＳトランジスタのゲートと前記正電源端子とを接続し、前記第１モード及び前記第３モードにおいて前記ＭＯＳトランジスタのゲートと前記正電源端子とを切り離し、
前記第２スイッチは、前記第３モードにおいてオン状態にされ、前記第１モード及び前記第２モードにおいてオフ状態にされる
集積回路装置。
【０１１９】
［項目１２］
項目１乃至１１のいずれかに記載の集積回路装置であって、
更に、
第２電源線と、
前記第２電源線と前記論理回路の間に接続された第２制御回路部と、
前記第２電源線に第２電源電圧を供給する電源回路
とを備え、
前記第２モードにおいて、前記第１電源電圧は、接地電圧よりも高い直流の正電源電圧として生成され、
前記電源回路は、前記第１モードにおいては交流の電源電圧を前記第２電源電圧として前記第２電源線に供給し、且つ、前記第２モードにおいては接地電圧を前記第２電源電圧として前記第２電源線に供給するように構成されており、
前記第２制御回路部は、前記第１モードにおいてはダイオードとして機能する素子を介して前記第２電源線と前記論理回路とを接続し、且つ、前記第２モードにおいては前記第２電源線と前記論理回路とを短絡して接続するように構成された
集積回路装置。
【０１２０】
［項目１３］
項目１２に記載の集積回路装置であって、
更に、
第１方向に延伸するように設けられた第１セル電源線と、
前記第１方向に延伸するように設けられた第２セル電源線
とを備えており、
前記第１制御回路部は、前記第１電源線と前記第１セル電源線の間に電気的に接続されており、
前記第２制御回路部は、前記第２電源線と前記第２セル電源線の間に電気的に接続されており、
前記第１電源線及び第２電源線は、前記第１方向に垂直な第２方向に延伸し、
前記論理回路は、前記第１セル電源線と前記第２セル電源線に接続されたスタンダードセルを含んでおり、
前記第１制御回路部は、前記第２方向において前記スタンダードセルと同一の高さを有する第１制御回路部セルに収容されており、
前記第２制御回路部は、前記第２方向において前記スタンダードセルと同一の高さを有する第２制御回路部セルに収容されており、
前記スタンダードセルと前記第１制御回路部セルと前記第２制御回路部セルとが、前記第１セル電源線と前記第２セル電源線との間の位置に、前記第１方向に並んで配置された
集積回路装置。
【０１２１】
［項目１４］
項目１乃至１１のいずれかに記載の集積回路装置であって、
更に、
第２電源線と、
前記第２電源線と前記論理回路の間に接続された第２制御回路部と、
前記第２電源線に第２電源電圧を供給する電源回路
とを備え、
前記論理回路は、第１及び第２スタンダードセルを含み、
前記第１制御回路部は、前記第１電源線と前記第１スタンダードセルとの間に接続され、
前記第２制御回路部は、前記第２電源線と前記第２スタンダードセルとの間に接続され、
前記電源回路は、前記第１モードにおいては交流の電源電圧を前記第２電源電圧として前記第２電源線に供給し、且つ、前記第２モードにおいては前記直流の電源電圧を前記第２電源電圧として前記第２電源線に供給するように構成されており、
前記第１制御回路部は、前記第１モードにおいてはダイオードとして機能する素子を介して前記第１電源線と前記第１スタンダードセルとを接続し、且つ、前記第２モードにおいては前記第１電源線と前記第１スタンダードセルとを短絡して接続するように構成され、
前記第２制御回路部は、前記第１モードにおいてはダイオードとして機能する素子を介して前記第２電源線と前記第２スタンダードセルとを接続し、且つ、前記第２モードにおいては前記第２電源線と前記第２スタンダードセルとを短絡して接続するように構成された
集積回路装置。
【０１２２】
以上には、本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明の実施形態は、当業者には自明的な様々な変更と共に行うことができる。また、上述の実施形態は、技術的に矛盾しない限り、組み合わせて実施できることにも留意されたい。
【符号の説明】
【０１２３】
１：電源回路
２：高位側電源線
３：低位側電源線
４：論理回路
４ａ：スタンダードセル
５：高位側セル電源線
６、６Ａ、６Ｂ、６Ｃ、６Ｄ：高位側制御回路部
７：ダイオード
７Ａ：ショットキーダイオード
８、８ａ：スイッチ素子
９：低位側セル電源線
１０、１０Ａ、１０Ｂ、１０Ｃ：低位側制御回路部
１１：ダイオード
１１Ａ：ショットキーダイオード
１２：スイッチ素子
１３：制御信号線
１４：制御信号線
２０：セル枠
２１：Ｐ＋拡散領域
２２：Ｎ＋拡散領域
２３：セル内配線
２４：ゲート配線
２５：コンタクト
２６：Ｎウェル
２７：Ｐウェル
２８、２９：ウェルコンタクト
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ１１、ＭＰ１２、ＭＰ２１：ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ１１、ＭＮ１２、ＭＮ２１：ＮＭＯＳトランジスタ
２０１１、２０１２、２０１３、２０１４：シフトステージ
２０２：ＰＭＯＳトランジスタ
２０３：ＮＭＯＳトランジスタ
２０４、２０５：ダイオード
Ｃ１、Ｃ２：クロック信号
３００：論理回路
２１１、２１２：繰り返し波電源回路
２２０：信号源
２３０：直流電源
２４０、２５０、３０４、３１４：ＰＭＯＳトランジスタ
２４２、２５２、３０６、３１６：ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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