(57)【要約】【課題】半導体装置のＥＳＤ耐圧を保持し、チップ面積を縮小する。【解決手段】一つの実施形態によれば、半導体装置は、半導体基板、出力トランジスタ、及び第１の半導体層が設けられる。半導体基板は、第１導電型を有し、接地電位に設定される。出力トランジスタは、前記半導体基板表面及び上面に設けられ、前記半導体基板に接続される第２導電型のソース層と、出力端子に接続される第２導電型のドレイン層と、制御信号が入力されるゲート電極とを有し、前記ドレイン層側から出力信号を出力する。第１の半導体層は、第２導電型を有し、前記ソース層及び前記ドレイン層と離間配置され、前記半導体基板表面に設けられ、前記制御信号が入力される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
接地電位に設定される第１導電型の半導体基板と、
前記半導体基板表面及び上面に設けられ、前記半導体基板に接続される第２導電型のソース層と、出力端子に接続される第２導電型のドレイン層と、制御信号が入力されるゲート電極とを有し、前記ドレイン層側から出力信号を出力する出力トランジスタと、
前記ソース層及び前記ドレイン層と離間配置され、前記半導体基板表面に設けられ、前記制御信号が入力される第２導電型の第１の半導体層と、
を具備することを特徴とする半導体装置。
【請求項２】
第１導電型はＰ型であり、第２導電型はＮ型であり、
前記出力端子に（＋）静電気が印加されたとき、前記ソース層がエミッタ、前記半導体基板がベース、前記第１の半導体層がコレクタとなる寄生ＮＰＮトランジスタがオンすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドレイン層は高電位側電源に接続されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記出力トランジスタは、Ｎｃｈ  ＭＯＳトランジスタ或いはＮｃｈ  ＭＩＳトランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記制御信号は、前記半導体装置に設けられ、信号処理を実行する回路から出力される信号であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
第１導電型の半導体基板表面に設けられた第１導電型の第１の半導体層と、
前記第１の半導体層表面に設けられ、前記第１の半導体層よりも不純物濃度が高く、接地電位に設定される第１導電型の第２の半導体層と、
前記第２の半導体層と離間配置され、前記第１の半導体層表面及び上面に設けられ、前記接地電位に設定される第２導電型のソース層と、出力端子に接続される第２導電型のドレイン層と、制御信号が入力されるゲート電極とを有し、前記ドレイン層側から出力信号を出力する出力トランジスタと、
前記ソース層、前記ドレイン層、及び前記第２の半導体層と離間配置され、前記第１の半導体層表面に設けられ、前記制御信号が入力される第２導電型の第３の半導体層と、
を具備することを特徴とする半導体装置。
【請求項７】
前記第１の半導体層は、ウエル層或いはエピタキシャル層であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１導電型はＰ型であり、第２導電型はＮ型であり、
前記出力端子に（＋）静電気が印加されたとき、前記ソース層がエミッタ、前記第１の半導体層がベース、前記第３の半導体層がコレクタとなる寄生ＮＰＮトランジスタがオンすることを特徴とする請求項６又は７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、入力端子や出力端子などに印加される静電気から内部の素子や回路を保護する静電保護素子や静電保護回路が設けられる。静電保護素子や静電保護回路は、ダイオード、抵抗、トランジスタなどを用いて形成される。
【０００３】
静電気から保護される被保護素子である出力トランジスタには、被保護素子よりも面積の大きな保護素子である静電保護素子などが設けられ、被保護素子と保護素子の間に分離素子層を設けてＥＳＤ（electro static discharge）耐量を向上させている。このため、出力トランジスタが設けられる出力部の面積が増大するという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１７３４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ＥＳＤ耐圧を保持し、チップ面積を縮小することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体装置は、半導体基板、出力トランジスタ、及び第１の半導体層が設けられる。半導体基板は、第１導電型を有し、接地電位に設定される。出力トランジスタは、前記半導体基板表面及び上面に設けられ、前記半導体基板に接続される第２導電型のソース層と、出力端子に接続される第２導電型のドレイン層と、制御信号が入力されるゲート電極とを有し、前記ドレイン層側から出力信号を出力する。第１の半導体層は、第２導電型を有し、前記ソース層及び前記ドレイン層と離間配置され、前記半導体基板表面に設けられ、前記制御信号が入力される。
【図面の簡単な説明】
【０００７】
【図１】第一の実施形態に係る半導体装置を示す回路図である。
【図２】第一の実施形態に係る半導体装置の出力部を示す模式断面図である。
【図３】第一の実施形態に係る比較例の半導体装置を示す回路図である。
【図４】第一の実施形態に係る比較例の半導体装置の出力部を示す模式断面図である。
【図５】第一の実施形態に係る出力端子に（＋）静電気が印加されたときの動作を示す説明図である。
【図６】第一の実施形態に係る出力端子に（―）静電気が印加されたときの動作を示す説明図である。
【図７】変形例の半導体装置の出力部を示す模式断面図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第一の実施形態）
まず、本発明の第一の実施形態に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示す回路図である。図２は半導体装置の出力部を示す模式断面図である。図３は比較例の半導体装置を示す回路図である。図４は比較例の半導体装置の出力部を示す模式断面図である。本実施形態では、出力トランジスタのゲートと低電位側電源（接地電位）の間にＥＳＤ保護ダイオードを設け、出力端子に接続される出力トランジスタのドレインに静電気が印加されたときに、寄生ＮＰＮトランジスタがオンしてＥＳＤ（electro static discharge）耐量を保持している。
【００１０】
図１に示すように、半導体装置９０には、内部回路１、出力部２、入力端子Ｐｉｎ、及び出力端子Ｐｏｕｔが設けられる。半導体装置９０は、デジタル信号処理或いはアナログ信号処理を実行する半導体集積回路（ＩＣ／ＬＳＩ）である。
【００１１】
入力端子Ｐｉｎは、入力信号Ｓｉｎが入力され、入力信号Ｓｉｎを内部回路１に出力する。内部回路１は、入力端子Ｐｉｎと出力部２の間に設けられ、図示しない入力インターフェース部及び信号処理部から構成される。内部回路１は、入力信号Ｓｉｎが入力され、信号処理部で入力信号Ｓｉｎを信号処理した信号をノードＮ１側から出力する。
【００１２】
出力部２は、内部回路１と出力端子Ｐｏｕｔの間に設けられ、ダイオードＤ１及び出力トランジスタＮＴ１が設けられる。出力部２は、ノードＮ１の信号を増幅した出力信号Ｓｏｕｔを出力端子Ｐｏｕｔに出力する。
【００１３】
ダイオードＤ１は、ノードＮ１及び出力トランジスタのゲートと低電位側電源（接地電位）Ｖｓｓの間に設けられる。ダイオードＤ１は、カソードがノードＮ１及び出力トランジスタのゲートに接続され、アノードが低電位側電源（接地電位）Ｖｓｓに接続される。ダイオードＤ１は、静電保護ダイオードとして機能する。
【００１４】
出力トランジスタＮＴ１は、ドレインが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ１に接続され（ゲートに制御信号が入力され）、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。出力トランジスタＮＴ１は、ドレイン側から出力信号Ｓｏｕｔを出力端子Ｐｏｕｔに出力する。出力トランジスタＮＴ１は、Ｎｃｈ  ＭＯＳ（metal oxide semiconductor）トランジスタである。なお、Ｎｃｈ  ＭＯＳトランジスタの代わりに、Ｎｃｈ  ＭＩＳ（metal insulator semiconductor）トランジスタなどを用いてもよい。
【００１５】
図２に示すように、半導体装置９０の出力部２には、Ｐ型シリコン基板である半導体基板１１表面及び上面に形成される出力トランジスタＮＴ１と、半導体基板１１表面に形成されるダイオードＤ１と、半導体基板１１表面に形成されるＰ＋コンタクト層である半導体層１２とが設けられる。
【００１６】
Ｎ＋ソース層である半導体層１４は、半導体基板１１表面に設けられ、低電位側電源（接地電位）Ｖｓｓに接続される。Ｎ＋ドレイン層である半導体層１５は、半導体層１４と離間配置され、半導体基板１１表面に設けられる。半導体層１５は、出力端子Ｐｏｕｔ及び高電位側電源Ｖｄｄに接続される。ゲート電極１６は、半導体層１４と半導体層１５の間の半導体基板１１上に、半導体層１４及び半導体層１５とオーバーラップするようにゲート絶縁膜を介して設けられる。ゲート電極１６は、ノードＮ１に接続される。半導体層１４（ソース）、半導体層１５（ドレイン）、ゲート絶縁膜及びゲート電極１６（ゲート）、半導体基板１１（バックゲート）は、出力トランジスタＮＴ１を構成する。
【００１７】
Ｎ＋層である半導体層１３は、半導体層１２と半導体層１４及び半導体層１５の間に設けられ、半導体基板１１表面に設けられる。半導体層１３は、ダイオードＤ１のカソードとして機能する。
【００１８】
Ｐ＋コンタクト層である半導体層１２は、半導体層１３、半導体層１４、半導体層１５と離間配置され、半導体基板１１表面に設けられる。半導体層１２は、低電位側電源（接地電位）Ｖｓｓに接続される。
【００１９】
図３に示すように、比較例の半導体装置１００には、内部回路１、出力部３、入力端子Ｐｉｎ、及び出力端子Ｐｏｕｔが設けられる。比較例の半導体装置１００は、デジタル信号処理或いはアナログ信号処理を実行する半導体集積回路（ＩＣ／ＬＳＩ）である。比較例の半導体装置１００は、本実施形態の半導体装置９０とは出力部３の構成が異なるので異なる部分のみ説明する。
【００２０】
出力部３は、内部回路１と出力端子Ｐｏｕｔの間に設けられ、出力トランジスタＮＴ１及びトランジスタＮＴ２が設けられる。出力部３は、ノードＮ１の信号を増幅した出力信号Ｓｏｕｔを出力端子Ｐｏｕｔに出力する。
【００２１】
トランジスタＮＴ２は、ドレインがノードＮ１及び出力トランジスタＮＴ１のゲートに接続され、ゲート及びソースが低電位側電源（接地電位）Ｖｓｓに接続される。トランジスタＮＴ２は、ゲート接地される静電保護トランジスタとして機能する。
【００２２】
図４に示すように、比較例の半導体装置１００の出力部３には、Ｐ型シリコン基板である半導体基板１１表面及び上面に形成される出力トランジスタＮＴ１と、半導体基板１１表面及び上面に形成されるトランジスタＮＴ２と、半導体基板１１表面に形成される半導体層１２とが設けられる。比較例の半導体装置１００の出力部３は、本実施形態の半導体装置９０の出力部２とはトランジスタＮＴ２（ダイオードＤ１の代わり）が設けられている点が異なる。このため、異なる点のみ説明する。
【００２３】
トランジスタＮＴ２は、半導体層１２と素子分離層１９の間に配置され、半導体基板１１表面及び上面に設けられる。
【００２４】
Ｎ＋ソース層である半導体層１７は、半導体基板１１表面に設けられ、低電位側電源（接地電位）Ｖｓｓに接続される。Ｎ＋ドレイン層である半導体層２０は、半導体層１７と離間配置され、半導体基板１１表面に設けられる。半導体層２０は、ノードＮ１に接続される。ゲート電極１８は、半導体層１７と半導体層２０の間の半導体基板１１上に、半導体層１７及び半導体層２０とオーバーラップするようにゲート絶縁膜を介して設けられる。ゲート電極１８は、低電位側電源（接地電位）Ｖｓｓに接続される。半導体層１７（ソース）、半導体層２０（ドレイン）、ゲート絶縁膜及びゲート電極１８（ゲート）、半導体基板１１（バックゲート）は、トランジスタＮＴ２を構成する。
【００２５】
素子分離層１９は、トランジスタＮＴ２と出力トランジスタＮＴ１の間に設けられる。素子分離層１９は、半導体層１４、半導体層１６、半導体層１７、及び半導体層２０よりも深さが深く形成され、例えばシリコン酸化膜（ＳｉＯ２）から構成される。
【００２６】
次に、出力端子に静電気が印加されたときの本実施形態の半導体装置の動作について図５及び図６を参照して説明する。図５は出力端子に（＋）静電気が印加されたときの動作を示す説明図である。図６は出力端子に（―）静電気が印加されたときの動作を示す説明図である。
【００２７】
図５に示すように、出力端子Ｐｏｕｔに高電位側電源Ｖｄｄよりも高電圧の（＋）静電気が印加されたとき、半導体層１５と半導体基板１１から構成されるダイオードは、半導体層１５がカソード、半導体基板１１がアノードとなる。このダイオードには、高電圧の逆方向電圧が印加されることになり、半導体層１５側から半導体基板１１側へ逆方向電流が流れる。
【００２８】
この逆方向電流は、コレクタ（半導体層１３）、エミッタ（半導体層１４）、及びベース（半導体基板１１）からなる寄生ＮＰＮトランジスタのベース電流となる。低電位側電源（接地電位）Ｖｓｓに接続されたエミッタ（半導体層１４）は、高電位に設定されるベース（半導体基板１１）よりも低電位に設定される。内部回路２に接続されるコレクタ（半導体層１３）は、エミッタ（半導体層１４）よりも高電位に設定される。
【００２９】
このため、寄生ＮＰＮトランジスタがオンしてエミッタ（半導体層１４）側から低電位側電源（接地電位）Ｖｓｓに電流が流れ、出力端子Ｐｏｕｔに印加された（＋）静電気は、迅速に放電される。この結果、出力トランジスタＮＴ１が設けられた出力部２を含む半導体装置９０の静電破壊を防止することができる。
【００３０】
ここでは、本実施例の場合について説明したが、図示しないが比較例の出力部３の場合でも同様に静電破壊を防止することができる。本実施例の半導体装置９０では、ゲート電極１８、半導体層１７、素子分離層１９、ゲート電極１８の信号引き出し配線、及び半導体層１７の信号引き出し配線が設けられていないので、ＥＳＤ耐量を保持しながら、比較例の半導体装置１００と比較してチップ面積を縮小することができる。
【００３１】
図６に示すように、出力端子Ｐｏｕｔに高電位側電源Ｖｄｄよりも絶対値の高い電圧の（−）静電気が印加されたとき、半導体層１５と半導体基板１１から構成されるダイオードは、半導体層１５がカソード、半導体基板１１がアノードとなる。このダイオードには、順方向電圧が印加されることになり、半導体層１５側から低電位側電源（接地電位）Ｖｓｓに接続される半導体基板１１へ順方向電流が流れる。
【００３２】
このため、出力端子Ｐｏｕｔに印加された（−）静電気は、迅速に放電される。この結果、出力トランジスタＮＴ１が設けられた出力部２を含む半導体装置９０の静電破壊を防止することができる。
【００３３】
ここでは、本実施例の場合について説明したが、図示しないが比較例の出力部３の場合でも同様に静電破壊を防止することができる。
【００３４】
上述したように、本実施形態の半導体装置では、内部回路１、出力部２、入力端子Ｐｉｎ、及び出力端子Ｐｏｕｔが設けられる。出力部２には、ダイオードＤ１及び出力トランジスタＮＴ１が設けられる。ダイオードＤ１は、カソードがノードＮ１に接続され、アノードが低電位側電源（接地電位）Ｖｓｓに接続される。出力端子Ｐｏｕｔに高電位側電源Ｖｄｄよりも高電圧の（＋）静電気が印加されたとき、コレクタ（半導体層１３）、エミッタ（半導体層１４）、及びベース（半導体基板１１）からなる寄生ＮＰＮトランジスタがオンして出力端子Ｐｏｕｔに印加された（＋）静電気は、迅速に放電される。
【００３５】
このため、静電保護トランジスタや静電保護トランジスタと出力トランジスタＮＴ１を分離する素子分離層などが不要となる。したがって、ＥＳＤ耐量を保持しながら、半導体装置９０のチップ面積を縮小することができる。
【００３６】
なお、第１の実施形態では、半導体基板１１上に素子を形成しているが必ずしもこれに限定されるものではない。図７に示す変形例の半導体装置９０ａのようにＰウエル２１上に素子を形成してもよい。具体的には、半導体基板１１表面にＰウエル層２１を形成している。Ｐウエル層２１表面にダイオードＤ１及び出力トランジスタＮＴ１を形成している。内部回路１は、Ｐウエル層２１及びＮウエル層２２表面に形成している（図示せず）。なお、Ｐウエル層２１の代わりＰ型エピタキシャル層を用いてもよい。
【００３７】
また、第１の実施形態では、出力トランジスタＮＴ１のドレインを高電位側電源Ｖｄｄに接続しているが必ずしもこれに限定されるものではない。例えばインダクタや抵抗などを介して出力トランジスタＮＴ１のドレインを高電位側電源Ｖｄｄに接続してもよい。
【００３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３９】
１  内部回路１
２、３  出力部
１１  半導体基板
１２〜１５、１７、２０  半導体層
１６、１８  ゲート電極
１９  素子分離層
２１  Ｐウエル
２２  Ｎウエル
９０、９０ａ、１００  半導体装置
Ｄ１  ダイオード
Ｎ１  ノード
ＮＴ１  出力トランジスタ
ＮＴ２  トランジスタ
Ｐｉｎ  入力端子
Ｐｏｕｔ  出力端子
Ｓｉｎ  入力信号
Ｓｏｕｔ  出力信号
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源（接地電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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