(57)【要約】【課題】微細化が可能であり、歩留まりが優れた半導体装置を製造する。【解決手段】基板上に第１の方向に延在する凸部を形成した後、凸部を覆うように第１の膜を形成する。第１の膜内に、第１の方向と交差する第２の方向に延在する複数の第１の溝であって第１の溝の幅よりも大きいピッチで互いに平行に配置された複数の第１の溝を形成する。複数の第１の溝内に第２の膜を埋め込んだ後、第２の膜をマスクに用いて第１の膜のエッチングを行い、基板の一部を露出させる第２の溝を形成する。第２の溝内に導電材料を埋め込む。【選択図】図１１
2013187386.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、第１の方向に延在する凸部を形成する工程と、
前記基板上に、前記凸部を覆うように第１の膜を形成する工程と、
前記第１の膜内に、前記第１の方向と交差する第２の方向に延在する複数の第１の溝であって前記第１の溝の幅よりも大きいピッチで互いに平行に配置された複数の第１の溝を形成する工程と、
前記複数の第１の溝内に第２の膜を埋め込む工程と、
前記第２の膜をマスクに用いて第１の膜のエッチングを行い、前記基板の一部を露出させる第２の溝を形成する工程と、
前記第２の溝内に導電材料を埋め込む工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第１の溝を形成する工程では、
前記第１の溝の底部が、前記凸部の上面よりも下に位置するように前記第１の溝を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記基板は半導体基板であり、
前記凸部を形成する工程よりも前に更に、
前記基板の主面に第1及び第２の不純物拡散層を有するトランジスタを形成する工程を有し、
前記凸部を形成する工程では、
前記第1の不純物拡散層に接するように、前記凸部としてビット線を形成し、
前記第２の溝を形成する工程では、
前記第２の不純物拡散層を露出させるように前記第２の溝を形成し、
前記導電材料を埋め込む工程では、
前記第２の不純物拡散層に接するように容量コンタクトプラグを形成し、
前記導電材料を埋め込む工程の後に更に、
前記容量コンタクトプラグに電気的に接続されるようにキャパシタを形成する工程を有する、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記基板は半導体基板であり、
前記凸部を形成する工程の後で、前記導電材料を埋め込む工程の前に更に、
前記凸部を挟んだ前記基板の両側の主面に第1及び第２の不純物拡散層を形成する工程を有し、
前記凸部を形成する工程では、
前記凸部としてワード線を形成し、
前記第２の溝を形成する工程では、
前記第1及び第２の不純物拡散層を露出させるように前記第２の溝を形成し、
前記導電材料を埋め込む工程では、
前記第２の不純物拡散層に接するように容量コンタクトプラグ及び前記第１の不純物拡散層に接するようにビットコンタクトプラグを形成し、
前記導電材料を埋め込む工程の後に更に、
前記容量コンタクトプラグに電気的に接続されるようにキャパシタを形成する工程と、
前記ビットコンタクトプラグに電気的に接続されるようにビット線を形成する工程と、
を有する、請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記第１の溝を形成する工程では、
前記基板の主面が露出しないように、前記第１の膜の途中まで第１の溝を形成する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の溝を形成する工程では、
前記第１の膜を貫通するように、前記第１の溝を形成する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１の溝を形成する工程では、
前記第１の膜上に設けた、ラインアンドスペース形状のマスクパターンを用いた第１の膜のエッチングにより前記第１の溝を形成する、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記マスクパターンは、有機膜を含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記有機膜は、フォトレジスト膜又はアモルファスカーボン膜である、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記マスクパターンは、無機膜を含む、請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記無機膜は、窒化シリコン膜である、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の膜を埋め込む工程では、
前記マスクパターンを残した状態で前記第２の膜を埋め込む、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２の溝を形成する工程では、
前記エッチングはウェットエッチングである、請求項１〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
半導体基板上に設けられ、第1の方向に延在する凸部と、
前記半導体基板上に前記凸部の上面と同じ高さまで設けられた層間絶縁膜であって、少なくとも上部は窒化シリコン膜である層間絶縁膜と、
前記半導体基板の主面に設けられた第１及び第２の不純物拡散層と、
少なくとも一方の不純物拡散層上に設けられたコンタクトプラグと、
を有する、トランジスタを備えた半導体装置。
【請求項１５】
前記半導体基板内に埋め込まれ、前記第1の方向と交差する第３の方向に延在するワード線と、
前記ワード線と前記半導体基板間に設けられたゲート絶縁膜と、
前記第２の不純物拡散層に電気的に接続されたキャパシタと、
を更に有し、
前記第1及び第２の不純物拡散層は、前記ワード線を挟むように設けられ、
前記凸部はビット線であり、前記第1の不純物拡散層上に設けられ、
前記コンタクトプラグは容量コンタクトプラグであり、前記第２の不純物拡散層上に設けられ、
前記キャパシタは、前記容量コンタクトプラグを介して前記第２の不純物拡散層に接続される、請求項１４に記載の半導体装置。
【請求項１６】
前記第１の不純物拡散層に電気的に接続されたビット線を更に有し、
前記凸部は、ワード線であり、
前記コンタクトプラグは、前記第２の不純物拡散層上に設けられた容量コンタクトプラグ及び前記第１の不純物拡散層上に設けられたビットコンタクトプラグであり、
前記ビット線は、前記ビットコンタクトプラグを介して前記第１の不純物拡散層に電気的に接続される、請求項１４に記載の半導体装置。
【請求項１７】
前記層間絶縁膜は窒化シリコン膜からなる、請求項１４〜１６の何れか１項に記載の半導体装置。
【請求項１８】
前記層間絶縁膜は、前記半導体基板上に設けられた酸化シリコン膜と前記酸化シリコン膜上に設けられた窒化シリコン膜とを有する、請求項１４〜１６の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１（特開２００９−１８２１１４号公報）には、半導体基板の表面よりも下に埋め込まれた溝型のゲート電極を有する電界効果型トランジスタを備えた半導体装置が開示されている。このような埋め込みゲート電極トランジスタは、一定の方向に延在する複数のトレンチが設けられ、トレンチの内壁にはゲート絶縁膜が設けられ、トレンチ内を埋め込むように溝型のゲート電極（ワード線）が設けられている。ゲート電極の延在方向と交差する方向にゲート電極を挟むように一対の拡散層が設けられ、ソース及びドレイン領域を構成する。ゲート絶縁膜、ゲート電極、ソース及びドレインから一つのトランジスタが構成され、ＯＮ状態の時には半導体基板内のトレンチに沿ってチャネルが形成される。拡散層は、縦方向及び横方向にアレイ状に設けられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８２１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
微細化の進展に伴って、非常に細いライン状のマスクを形成する必要がある。しかし、マスク幅が非常に小さくなると、マスク加工時やＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎ  Ｃｏｎｔａｃｔ）によるエッチング時にマスク自身や被加工膜がうねったり、曲がったり、マスクが断線したりする。これらの問題が微細パターンの形成を困難にし、歩留まりの低下を招いていた。
【課題を解決するための手段】
【０００５】
一実施形態は、
基板上に、第１の方向に延在する凸部を形成する工程と、
前記基板上に、前記凸部を覆うように第１の膜を形成する工程と、
前記第１の膜内に、前記第１の方向と交差する第２の方向に延在する複数の第１の溝であって前記第１の溝の幅よりも大きいピッチで互いに平行に配置された複数の第１の溝を形成する工程と、
前記複数の第１の溝内に第２の膜を埋め込む工程と、
前記第２の膜をマスクに用いて第１の膜のエッチングを行い、前記基板の一部を露出させる第２の溝を形成する工程と、
前記第２の溝内に導電材料を埋め込む工程と、
を有する半導体装置の製造方法に関する。
【０００６】
他の実施形態は、
半導体基板上に設けられ、第1の方向に延在する凸部と、
前記半導体基板上に前記凸部の上面と同じ高さまで設けられた層間絶縁膜であって、少なくとも上部は窒化シリコン膜である層間絶縁膜と、
前記半導体基板の主面に設けられた第１及び第２の不純物拡散層と、
少なくとも一方の不純物拡散層上に設けられたコンタクトプラグと、
を有する、トランジスタを備えた半導体装置に関する。
【発明の効果】
【０００７】
微細化が可能であり、歩留まりが優れた半導体装置を製造できる。
【図面の簡単な説明】
【０００８】
【図１】関連する半導体装置の製造方法の一工程を表す図である。
【図２】関連する半導体装置の製造方法の一工程を表す図である。
【図３】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図４】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図５】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図７】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図９】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図１０】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図１１】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図１２】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図１３】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図１４】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図１５】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図１６】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１７】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１８】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１９】第３実施例の半導体装置の製造方法の一工程を表す図である。
【図２０】第３実施例の半導体装置の製造方法の一工程を表す図である。
【図２１】第４実施例の半導体装置の製造方法の一工程を表す図である。
【図２２】第４実施例の半導体装置の製造方法の一工程を表す図である。
【図２３】第４実施例の半導体装置の製造方法の一工程を表す図である。
【図２４】第４実施例の半導体装置の製造方法の一工程を表す図である。
【図２５】第４実施例の半導体装置の製造方法の一工程を表す図である。
【発明を実施するための形態】
【０００９】
本発明者は、微細化が進んだ場合にトランジスタのソース及びドレイン領域へ安定的にコンタクトプラグを形成するといった課題を解決するためにまず、図１〜２の方法を検討した。図１〜２は、基板主面にラインアンドスペース状に形成された複数の溝からなるゲート電極（ワード線）と、それに交差するビット線を有する半導体装置の製造工程を示している。図１〜２において、Ａ図は平面図であり、Ｂ図及びＣ図はそれぞれＡ図のＡ１−Ａ１断面及びＢ１−Ｂ１断面を表す図である。また、図１Ｄ、２Ｄ及び２Ｅはビット線１を斜め方向から見た鳥瞰図である。なお、構成要素を分かり易くするために、図１Ａ及び２Ａでは上層を覆う絶縁膜などを適宜省略して示すこととする。また、図１Ｄ、２Ｄ及び２Ｅはビット線の構造を概略的に示し、それ以外の構造は適宜省略して示す。
【００１０】
図１に示すように、浅溝型の素子分離領域６によって活性領域１４が規定された半導体基板７０の主面にトレンチ７１を形成し、更にこのトレンチ７１の内壁にゲート絶縁膜３及びゲート電極７４を形成する。ここで、トレンチ７１を隔ててゲート電極７４の両側方に配置された活性領域１４の上部が、ソース及びドレイン領域７２ａ及び７２ｂとなる。次に、半導体基板７０の全面にライナー膜２１ａ及びＳＯＤ（Ｓｐｉｎ−Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜１９を形成した後、これらの膜の一部を除去する。全面に窒化シリコン膜（ビットコン層間膜）２１ｂを形成した後、ビット線と接触させるべき個所のソース又はドレイン領域７２ａを露出させるように、窒化シリコン膜２１ｂの一部を開口する。この後、導電膜を成膜してパターニングすることで、一定の方向Ｘ1に延在し、ラインアンドスペース状に配置された複数のビット線１を形成する。ビット線１上には、窒化シリコン膜からなるキャップ絶縁膜２４が設けられている。全面に窒化シリコン膜からなるライナー膜２５を設ける。
【００１１】
続く工程を図２を用いて説明する。まず、基板全面にＳＯＤ膜からなる層間絶縁膜２７を形成する。このとき、ラインアンドスペース状の複数のビット線１の凹凸間にＳＯＤ膜２７が埋設される。次に、層間絶縁膜２７上に、一定のピッチでライン部分７ａを有するフォトレジストのマスクパターン７を形成する。このマスクパターン７を用いて層間絶縁膜２７の異方性エッチングを行う。ここでは、窒化シリコン膜２４、２５に対して選択比が高い条件でＳＯＤ膜からなる層間絶縁膜２７をエッチングする。これにより、窒化シリコン膜２４、２５で覆われたビット線１はエッチングにより除去されずに残り、それ以外の個所に容量コンタクトホール４が形成される。このように、ビット線１に対して自己整合（セルフアライン）的に容量コンタクトホール４を形成することができる。最後に、容量コンタクトホール４底部の薄いライナー膜２５を除去して、ソース又はドレイン領域７２ｂを露出させる。
【００１２】
次に、容量コンタクトホール４内に容量コンタクトプラグ（図示していない）を形成する。容量コンタクトプラグに接続されるようにコンタクトパッド（図示していない）を形成した後、コンタクトパッドに接続されるようにキャパシタ（図示していない）を形成する。
【００１３】
この方法によれば、ラインアンドスペース形状に形成したマスクパターン７を用いて、自己整合的に容量コンタクトホール４を形成できる。
【００１４】
しかしながら、微細化が進むにつれて、図１〜２の方法ではマスクパターン７のライン幅Ｌ1が狭くなると、マスク加工時やＳＡＣによるエッチング時にマスク自身や被エッチング膜であるＳＯＤ膜２７がうねったり、曲がったり（図２Ｅ）、マスクが断線したりする。これらの原因は、膜自身の応力や積層構造の膜応力差やドライエッチ時のデポとの応力差とライン形状の高アスペクト化にあると、本発明者は想到した。また、マスク断線の原因は、細線化によるエッチング耐性低下やマスクの寸法ばらつきによりマスク自身がエッチングに耐えられないことにあると、本発明者は想到した。そして、上記のような問題がラインＳＡＣを用いたプロセスにおいて微細なパターン形成を妨げる一原因になっていることに、本発明者は想到した。例えば、上記の例では、ライン部分７ａに生じた撚れや断線はその下部の層間絶縁膜２７の形状にも反映されるため、容量コンタクトホール４の形状は不均一になり易い。この容量コンタクトホール４内に導電材料を埋め込んで容量コンタクトプラグを形成すると、容量コンタクトプラグの形状も不均一になり易い。このようなコンタクトプラグの形状不均一は、コンタクト抵抗の高抵抗化やバラツキ増加の一原因となり得る。また、層間絶縁膜２７の破れ個所で、隣り合う容量コンタクトプラグの短絡が生じる場合があった。このようなコンタクトプラグの短絡は、歩留まり低下の一原因となる。
【００１５】
そこで、本発明者は、微細化を進めた場合に、図１〜２の方法による問題を生じることのない導電材料の埋め込み方法（例えば、コンタクトプラグの形成方法）として、本発明を完成するに至ったものである。
【００１６】
以下に、図面を参照して、本発明の実施例を説明する。なお、下記実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１７】
（第1実施例）
本実施例は、本発明の構造をメモリセル領域の容量コンタクトプラグに適用した、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を有する半導体装置の製造方法に関するものである。以下、図面を参照して、本実施例の半導体装置の製造方法を説明する。
【００１８】
まず、図３に示すように、公知の方法により、半導体基板７０内に浅溝型の素子分離領域６を形成する。このような素子分離領域６はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などと称される。これにより、半導体基板７０の主面に、素子分離領域６で区画された活性領域１４が規定される。次に、公知の方法により、活性領域１４内にソース及びドレイン領域用の不純物を注入する。以後、この領域をソース及びドレイン領域７２と記す。
【００１９】
続いて、半導体基板７０の主面上に酸化シリコン膜及び窒化シリコン膜を形成してこれらをパターニングすることでパッド酸化膜１８及びハードマスクパターン１７を設けた後、ハードマスクパターン１７を用いたエッチングにより、半導体基板７０内に、素子分離領域６と交差する方向（第３の方向）Ｘ3に延在する溝状のトレンチ７１を形成する。そして、トレンチ７１の内壁をＩＳＳＧ（ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）法により酸化して、酸化シリコン膜からなるゲート絶縁膜３を形成する。次に、トレンチ７１の内壁上に窒化チタン膜等のバリア膜１５を形成した後、トレンチ７１内をタングステン膜等の導体膜１６で埋め込む。
【００２０】
図４Ａ及びＢに示すように、エッチバックによりバリア膜１５及び導体膜１６の上面をトレンチ７１の上端（半導体基板７０の主面）よりも後退させて、溝型のゲート電極（ワード線）７４を形成する。これにより、ソース及びドレイン領域７２、ゲート絶縁膜３、並びに溝型のゲート電極（ワード線）７４を有する電界効果型ＭＩＳトランジスタＴｒ１が形成される。続いて、半導体基板７０の全面にＳｉＯＮ膜／ＳｉＮ膜からなるライナー窒化膜２１ａを形成した後、半導体基板７０の全面に更にＳＯＤ膜１９を形成する。その後、ＳＯＤ膜１９にＣＭＰ処理を施す。
【００２１】
図４Ｃ及びＤに示すように、ライナー窒化膜２１ａ及びＳＯＤ膜１９の一部を除去した後、半導体基板７０上の全面に、ＡＬＤ法により窒化シリコン膜からなるビットコンタクト層間絶縁膜２１ｂを形成する。周知のフォトリソグラフィ法およびエッチング法などにより、ビット線と接触させるべき一部のソース又はドレイン領域７２上のビットコンタクト層間絶縁膜２１ｂなどを除去して、半導体基板７０の主面の一部（ソース及びドレイン領域７２の一方）を露出させる（以下では、ソース及びドレイン領域７２のうち、この工程で露出したものを「第1の不純物拡散層７２ａ」、この工程で露出しないものを「第２の不純物拡散層７２ｂ」と呼ぶ場合がある。）。続いて、半導体基板７０上の全面に、不純物を含む多結晶シリコン膜２２、窒化タングステン膜及びタングステン膜２３（以下では、窒化タングステン膜とタングステン膜をまとめて膜２３として示す）、及び窒化シリコン膜２４を形成する。
【００２２】
図５に示すように、フォトリソグラフィ法およびドライエッチング法などにより、窒化シリコン膜を加工してハードマスク２４を形成する。ハードマスク２４を用いて、窒化タングステン膜及びタングステン膜２３、多結晶シリコン膜２２を加工する。この加工により、多結晶シリコン膜２２、窒化タングステン膜及びタングステン膜２３からなり、第1の方向Ｘ1に互いに平行となるように延在する複数のビット線１が形成される。ビット線１は第1の不純物拡散層７２ａに接している。半導体基板７０の全面にビット線１を覆うように窒化シリコン膜からなるライナー膜２５を形成する。
【００２３】
図６及び７に示すように、半導体基板７０の全面に更にビット線１を覆うようにＳＯＤ膜（第1の膜）からなる犠牲膜２７を形成した後、ＣＭＰ処理により犠牲膜２７の平坦化を行う。この際、犠牲膜２７は、ビット線１を覆うように形成し、平坦化後においても犠牲膜２７の上面２７ａは、窒化シリコン膜２５の上面２５ａよりも高くなるように、ＣＭＰ処理を行う。犠牲膜２７上にフォトレジトパターン２８を形成する。フォトレジストパターン２８はラインアンドスペース形状を有しており、第２の方向Ｘ2に延在するライン部分２８ａが一定のピッチ（間隔）で配置され、ライン部分２８ａの間はスペース部分２８ｂを構成する。後述するように、平面視で、このライン部分２８ａと第２の不純物拡散層７２ｂの重なる部分に容量コンタクトプラグ３６が形成される。従って、ライン部分２８ａは第２の不純物拡散層７２ｂの上方に位置するように、フォトレジストパターン２８を形成する。
【００２４】
この際、ライン部分２８ａの幅Ｌ1は、スペース部分２８ｂの幅Ｌ2よりも大きくする。ライン部分２８ａの幅は２０ｎｍ以上とすることで、うねりやよれ、断線が生じ難くなり、４０ｎｍ以上であることがより好ましい。一方、スペース部分２８ｂの幅は４０ｎｍ以下、更には、ライン形成では困難であった２０ｎｍ以下とすることもできる。そして、本願発明によれば、後述のように最終的に層間絶縁膜となるのはスペース部分２８ｂであるから、層間絶縁膜の幅を４０ｎｍ以下、更には、ライン形成では困難であった２０ｎｍ以下とすることが可能である。
【００２５】
なお、本実施例では、ゲート電極（ワード線）７４の延在方向（第３の方向）Ｘ3と、ライン部分２８ａの延在方向（第２の方向）Ｘ2は同じ方向とした。しかし、ライン部分２８ａの一部が第２の不純物拡散層７２ｂの上方に位置し、かつ第１の方向Ｘ1と異なる方向であれば、ライン部分２８ａの延在方向Ｘ2は特に限定されない。また、フォトレジストパターン２８の代わりに、アモルファスカーボン膜や有機系の膜等のＯ2プラズマで除去可能な膜であれば他の膜を使用しても良い。
【００２６】
図８に示すように、フォトレジトパターン２８をマスクに用いて、犠牲膜２７をドライエッチングして、犠牲膜２７を貫通すると共に第２の方向Ｘ2に延在する複数の第１の溝２９ａを形成する。第１の溝２９ａはフォトレジトパターン２８のスペース部分２８ｂに対応する位置に形成される。第１の溝２９ａはスペース部分２８ｂに対応する幅Ｌ2を有し、第１の溝２９ａはライン部分２８ａに対応するピッチＬ1で互いに平行となるように配置されている。第１の溝２９ａの底部４５には、窒化シリコン膜２５が露出している。本実施例では、ライン部分２８ａの幅Ｌ1＞スペース部分２８ｂの幅Ｌ2としたため、微細化が進み各部の寸法が小さくなった場合であっても、大きなライン幅Ｌ1を確保することが可能となる。従って、ライン部分２８ａを、機械的強度やエッチング耐性が優れたものとすることができる。また、エッチング時に、ライン部分２８ａの変形による撚れや断線が生じにくくなるため、ライン部分２８ａの下に位置する犠牲膜２７も変形しにくくなり、均一な形状の第１の溝２９ａを得ることができる。この結果、後述する工程で第１の溝２９ａの間に形成される第２の溝２９ｂ内に導電材料を埋め込んで形成した容量コンタクトプラグ３６の形状も均一となり、コンタクト抵抗の高抵抗化やバラツキ増加を防ぐことができる。また、犠牲膜２７の破れ個所で、隣り合う容量コンタクトプラグ３６の短絡が生じることを防いで、歩留まりを向上させることができる。
【００２７】
図９に示すように、フォトレジトパターン２８を除去した後、第１の溝２９ａ内を埋め込むように窒化シリコン膜３０（第２の膜）を形成する。この窒化シリコン膜３０は、凸部８０を跨るように形成される。凸部８０は、図９Ｂ及び９Ｃに示すようにビットコンタクト層間絶縁膜２１ｂ上にビット線１が位置する領域では、ビットコンタクト層間絶縁膜２１ｂ、ビット線１、キャップ絶縁膜２４及び窒化シリコン膜２５からなる。また、凸部８０は、図９Ａに示すように半導体基板７０上にビット線１が位置する領域では、ビット線１、キャップ絶縁膜２４及び窒化シリコン膜２５からなる。
【００２８】
図１０に示すように、エッチバックにより犠牲膜２７上の窒化シリコン膜３０を除去する。これによりスペース部分２８ｂに対応する位置に、窒化シリコン膜３０が形成される。この窒化シリコン膜３０が、後に形成する容量コンタクトプラグ３６どうしを絶縁する層間絶縁膜となる。
【００２９】
図１１に示すように、窒化シリコン膜３０に対して犠牲膜２７の選択比が高いエッチングにより犠牲膜２７を選択的に除去する。これにより、最初に設けたラインアンドスペース形状のマスクパターン２８が反転され、ライン部分２８ａに対応する位置には第２の方向Ｘ2に延在する第２の溝２９ｂが形成される。第２の溝２９ｂの底部には、窒化シリコン膜２５が露出する。本実施例では、フォトレジストパターン２８のライン部分２８ａの幅Ｌ1をスペース部分２８ｂの幅Ｌ2よりも大きくしたため、第２の溝２９ｂの幅Ｌ1は窒化シリコン膜３０の幅Ｌ2よりも大きくなる。これにより、コンタクト抵抗を低抵抗化させることができる。
【００３０】
また、図１１Ａ及びＣに示すように、このエッチング時に、窒化シリコン膜３０は、凸部８０を跨るように形成される。このため、窒化シリコン膜３０は凸部８０の側面及び上面の窒化シリコン膜２５に接するように形成されており、凸部８０によって支持されている。また、窒化シリコン膜３０は同じ材料である窒化シリコン膜２５に接している。このため、窒化シリコン膜３０は優れたエッチング耐性を有し、ずれ、撚れや断線などの変形が、より生じにくくなっており、所望の形状の第２の溝２９ｂを安定的に形成することができる。
【００３１】
犠牲膜２７を除去するためのエッチングとしては、ドライエッチング又はウェットエッチングを行うことができるが、ビット線１の上面及び側面上に存在する窒化シリコン膜２５のエッチング量を少なくできるため、ウェットエッチングを行うことが好ましい。ドライエッチングとしてはプラズマドライエッチング、ウェットエッチングとしてはフッ酸を用いたウェットエッチングを行うことができる。
【００３２】
図１２に示すように、ドライエッチングにより第２の溝２９ｂの底部に露出した窒化シリコン膜２５及び２１ｂを除去して、第２の溝２９ｂの底部に酸化シリコン膜３を露出させる。なお、この際、窒化シリコン膜３０も除去されるが、窒化シリコン膜３０は予め十分な厚さで形成したため、窒化シリコン膜２１ｂ及び２５の除去後も、窒化シリコン膜３０の上面３０ａはキャップ絶縁膜２４の上面２４ａよりも上方に位置する。
【００３３】
図１３に示すように、窒化シリコン膜２５及び３０をマスクに用いたエッチングにより第２の溝２９ｂの底部に露出した酸化シリコン膜３を除去して、第２の不純物拡散層７２ｂを露出させる。第２の溝２９ｂの内壁側面上に窒化シリコン膜からなるサイドウォール絶縁膜３１を形成する。
【００３４】
図１４及び１５に示すように、第２の溝２９ｂ内を埋め込むように、不純物をドープしたＤＯＰＯＳ膜からなる容量コンタクトプラグ３６を形成する。ここでは、第２の溝２９ｂ内に、ＤＯＰＯＳ膜を埋め込むことにより、自己整合的に容量コンタクトプラグ３６を形成することができる。本実施例では、第２の溝２９ｂを均一な形状で形成できたため層間絶縁膜としての窒化シリコン膜３０も絶縁性に優れたものとなり、隣り合う容量コンタクトプラグ３６間の短絡などの問題が発生することを防止できる。容量コンタクトプラグ３６に電気的に接続されたコンタクトパッド１０を、公知の方法により形成する。続いて、コンタクトパッド１０を覆うように、窒化シリコン膜７３を形成する。公知の方法により下部電極１１、容量絶縁膜１２、及び上部電極１３からなるクラウン型のキャパシタＣａｐを形成する。キャパシタＣａｐは、コンタクトパッド１０に電気的に接続されている。これにより、キャパシタＣａｐ、電界効果トランジスタＴｒ１、及びビット線１を有するＤＲＡＭを備えた、本実施例の半導体装置が完成する。
【００３５】
以上のように、本実施例では、予め設けたマスクパターン２８のスペース部分２８ｂの下に犠牲膜及び窒化シリコン膜（第２の膜）３０が形成され、ライン部分２８ａの下に第２の溝２９ｂが形成される。この第２の溝２９ｂには最終的に容量コンタクトプラグ３６が形成される。一般的なコンタクトプラグ形成技術では、マスクパターンのスペース部分の下にコンタクトプラグが形成される。これに対して、本実施例ではマスクパターン２８のライン部分２８ａの下にコンタクトプラグ３６が形成されており、予め設けたマスクパターン２８の形状が反転されている。これにより、マスクパターン２８のライン部分２８ａの幅Ｌ1を大きくすることができる。このため、微細化が進み各部の寸法が小さくなった場合であっても、大きなライン幅Ｌ1を確保することが可能となる。従って、ライン部分２８ａを、機械的強度やエッチング耐性が優れたものとすることができる。また、エッチング時に、ライン部分２８ａの変形による撚れや断線が生じにくくなるため、ライン部分２８ａの下に位置する犠牲膜２７も変形しにくくなり、均一な形状の第１の溝２９ａを得ることができる。この結果、第１の溝２９ａ間に形成する第２の溝２９ｂ内に導電材料を埋め込んで形成した容量コンタクトプラグ３６の形状も均一となり、コンタクト抵抗の高抵抗化やバラツキ増加を防ぐことができる。また、層間絶縁膜の破れ個所で、隣り合う容量コンタクトプラグ３６の短絡が生じることを防ぐことができる。この結果、本実施例では、微細化が可能であり、歩留まりが優れた半導体装置を製造できる。
【００３６】
更に、窒化シリコン膜３０の底部は凸部８０の上面２５ａよりも低い位置に存在し、窒化シリコン膜３０（第２の膜）は凸部８０を跨るように形成される。すなわち、窒化シリコン膜３０は凸部８０の上面及び側面の窒化シリコン膜２５に接触し、凸部８０によって支持され、ＳＯＤ膜からなる犠牲膜２７（第１の膜）のエッチング時に形状が変形しにくくなっている。従って、微細化を進め、窒化シリコン膜３０（第２の溝２９ｂ）の幅が小さくなった場合であっても、窒化シリコン膜３０の変形を防止して撚れや断線が発生することをより効果的に防止できる。これにより、第２の溝２９ｂを所望の形状とし、第２の溝２９ｂに導電材料を埋め込んで形成した容量コンタクトプラグ３６のコンタクト抵抗を低く、そのバラツキも小さなものとすることができる。
【００３７】
（第２実施例）
本実施例は、第１実施例の図８の工程において、窒化シリコン膜２５が露出しないように犠牲膜２７の途中まで第１の溝２９ａを形成する点が第１実施例とは異なる。以下、第１実施例と異なる工程を中心に、本実施例の製造工程を説明する。
【００３８】
まず、第1実施例の図３〜７の工程を実施する。
【００３９】
次に、図１６に示すように、フォトレジストパターン２８を用いたエッチングにより、犠牲膜（第１の膜）２７の途中の深さまで複数の第１の溝２９ａを形成する。第１の溝２９ａはスペース部分２８ｂに対応する幅Ｌ2を有し、第１の溝２９ａはライン部分２８ａに対応するピッチＬ1で互いに平行となるように配置されている。この際、第１の溝２９ａの底部４５が、窒化シリコン膜２５の上面２５ａよりも下に位置するまで第１の溝２９ａを形成する。
【００４０】
図１７に示すように、フォトレジトパターン２８を除去した後、第１の溝２９ａ内に窒化シリコン膜３０（第２の膜）を埋め込むように全面に形成する。この際、第１の溝２９ａの底部４５は窒化シリコン膜２５の上面２５ａよりも下に位置しているため、図１７Ｃに示すように、窒化シリコン膜３０は凸部８０を跨るように形成される。
【００４１】
図１８に示すように、エッチバックにより犠牲膜２７上の窒化シリコン膜３０を除去する。これによりマスクパターン２８のスペース部分２８ｂに対応する位置に、窒化シリコン膜３０が形成される。
【００４２】
後の工程は、第1実施例の図１１〜１５の工程と同様に実施する。これにより、本実施例の半導体装置が完成する。
【００４３】
本実施例では、窒化シリコン膜３０（第２の膜）の下にはＳＯＤ膜２７が残留しており、層間絶縁膜は窒化シリコン膜３０及びＳＯＤ膜２７からなる。このような場合であっても、図１６の工程では第１の溝２９ａの底部４５が窒化シリコン膜２５の上面２５ａよりも下に位置するように第１の溝２９ａを形成したため、窒化シリコン膜３０は凸部８０によって支持されている。従って、窒化シリコン膜３０の撚れや断線を防止して、容量コンタクトプラグ３６の形状を所望のものとすることができる。
【００４４】
このように本発明では、ＳＯＤ膜２７（第１の膜；犠牲膜）内に第１の溝２９ａを形成する際、少なくとも第１の溝２９ａの底部４５が凸部８０の上面２５ａよりも下に位置するように第１の溝２９ａを形成することが好ましい。これによって、第１の溝２９ａ内に形成する窒化シリコン膜（第２の膜）３０が凸部８０によって支持され、その変形を防止することができる。この結果、第１実施例と同様に、微細化に対応し、歩留まりに優れた半導体装置を提供することができる。
【００４５】
（第３実施例）
本実施例は、第２実施例の図１６の工程において、第１の溝２９ａを設けるためのマスクパターンとして、フォトレジストパターン２８の代わりに窒化シリコン膜のハードマスクパターン４０を設ける点が第２実施例とは異なる。以下、第２実施例と異なる工程を中心に、本実施例の製造工程を説明する。
【００４６】
まず、第1実施例の図３〜５の工程を実施する。半導体基板７０の全面にＳＯＤ膜（第1の膜）からなる犠牲膜２７を形成した後、ＣＭＰ処理により犠牲膜２７の平坦化を行う。
【００４７】
次に、図１９に示すように犠牲膜２７上に窒化シリコン膜を形成した後、フォトリソグラフィ法及びドライエッチング法などを用いて窒化シリコン膜からなるラインアンドスペース形状のハードマスクパターン４０を形成する。ハードマスクパターン４０を用いて犠牲膜２７のエッチングを行い、犠牲膜２７内に、複数の第１の溝２９ａを形成する。第１の溝２９ａはハードマスクパターン４０のスペース部分に対応する幅Ｌ2を有し、第１の溝２９ａはハードマスクパターン４０のライン部分に対応するピッチＬ1で互いに平行となるように配置されている。
【００４８】
図２０に示すように、ハードマスクパターン４０を残した状態で全面に窒化シリコン膜３０を形成して、第１の溝２９ａ内に窒化シリコン膜３０を埋め込む。
【００４９】
次に、ＣＭＰ処理又はエッチバックにより、犠牲膜２７上の窒化シリコン膜３０及び４０を除去する。これにより、図１８の構造が得られる。
【００５０】
後の工程は、第1実施例の図１１〜１５の工程と同様に実施する。これにより、本実施例の半導体装置が完成する。
【００５１】
本実施例においては、マスクパターンとして、ＳＯＤ膜２７に対してエッチング選択比がとれる窒化シリコン膜４０を用いているため、第２実施例に比べてＳＯＤ膜２７内に更に細い幅の第１の溝２９ａを形成することができる。この結果、より微細化に対応した半導体装置を提供することができる。
【００５２】
（第４実施例）
本実施例は、本発明の構造をメモリセル領域の容量コンタクトプラグ及びビット線コンタクトプラグに適用した、ＤＲＡＭを有する半導体装置の製造方法に関するものである。以下、図面を参照して、本実施例の半導体装置の製造方法を説明する。
【００５３】
図２１に示すように、ＳＴＩ法により、半導体基板７０内に素子分離領域６を形成する。これにより、半導体基板７０に、素子分離領域６で区画された活性領域１４が規定される。次に、半導体基板７０の主面上に酸化シリコン膜３、不純物を含有する多結晶シリコン膜４３、及び窒化シリコン膜２４の積層膜を形成する。フォトリソグラフィ法およびエッチング法などにより、これらの積層膜を加工して、酸化シリコン膜からなるゲート絶縁膜３、多結晶シリコン膜からなるゲート電極（ワード線）４３を構成する。ゲート電極４３上には窒化シリコン膜からなるキャップ絶縁膜２４が形成される。ゲート絶縁膜及びゲート電極の側壁上にサイドウォール膜４１を形成する。窒化シリコン膜２４及びサイドウォール膜４１をマスクに用いて、半導体基板内に不純物を注入することによりソース及びドレイン領域（第１及び第２の不純物拡散層）７２ａ及び７２ｂを形成する。なお、サイドウォール膜４１の形成前に、半導体基板内に低濃度の不純物を注入して、ＬＤＤ領域を形成しても良い。これにより、ソース及びドレイン領域７２ａ及び７２ｂ、ゲート絶縁膜３並びにゲート電極（ワード線）４３からなるトランジスタＴｒ２が完成する。図２１Ｂには２つのトランジスタＴｒ２が示されており、中央の不純物拡散層７２ａは２つのトランジスタＴｒ２の間で共有されている。本実施例では、凸部８０は、ゲート電極４３、キャップ絶縁膜２４及びサイドウォール膜４１から構成される。凸部８０は互いに平行となるように、第１の方向Ｘ1に延在している。
【００５４】
図２２に示すように、半導体基板７０上の全面に、凸部８０を覆い窒化シリコン膜２４の上面２４ａよりも高くなるようにＳＯＤ膜（第１の膜；犠牲膜）２７を形成した後、ＳＯＤ膜２７上にラインアンドスペース形状のフォトレジストパターン２８を形成する。このフォトレジストパターン２８は、活性領域の延在方向と同じ第２の方向Ｘ2に延在するライン部分２８ａと、ライン部分２８ａの間に設けられたスペース部分２８ｂを有する。ライン部分２８ａの幅Ｌ1は、スペース部分２８ｂの幅Ｌ2よりも大きくなっている。また、ライン部分２８ａは、ソース及びドレイン領域７２ａ及び７２ｂ上に位置する。
【００５５】
図２３に示すように、フォトレジストパターン２８をマスクに用いてＳＯＤ膜２７をエッチングする。これにより、ＳＯＤ膜２７を貫通すると共にワード線の延在方向と交差する第２の方向Ｘ2に互いに平行となるように延在し、かつ半導体基板７０の主面（ソース及びドレイン領域７２ａ、７２ｂ）を露出させるように複数の第１の溝２９ａを形成する。第１の溝２９ａはスペース部分２８ｂに対応する幅Ｌ2を有し、第１の溝２９ａはライン部分２８ａに対応するピッチＬ1で互いに平行となるように配置されている。フォトレジトパターン２８を除去した後、半導体基板７０上の全面に、第１の溝２９ａ内を埋め込むように窒化シリコン膜（第２の膜）３０を形成した後、エッチバック等によりＳＯＤ膜２７上の窒化シリコン膜３０を除去する。
【００５６】
図２４に示すように、窒化シリコン膜３０をマスクに用いたエッチングによりＳＯＤ膜２７を除去して第２の溝２９ｂを形成し、第２の溝２９ｂの底部にソース及びドレイン領域７２ａ及び７２ｂを露出させる。図２４Ｃに示すように、このエッチング時に、窒化シリコン膜３０は凸部８０の側面及び上面に接するように形成されており、凸部８０によって支持されている。また、窒化シリコン膜３０は同じ材料である窒化シリコン膜２４及び４１に接している。このため、窒化シリコン膜３０は、窒化シリコン膜２４及び４１との境界でずれ、撚れや断線が生じにくくなっている。従って、所望の形状の第２の溝２９ｂを安定的に形成することができる。
【００５７】
図２５に示すように、第２の溝２９ｂ内にＤＯＰＯＳ膜等の導電膜を埋め込んだ後、エッチバックにより導電膜、窒化シリコン膜３０、２４及び４１の上面が面一となるように平坦化を行う。これにより、導電膜からなるコンタクトプラグ３６ａ及び３６ｂが形成される。コンタクトプラグ３６ｂはソース又はドレイン領域（第２の不純物拡散層）７２ｂに接続された容量コンタクトプラグ、コンタクトプラグ３６ａはソース又はドレイン領域（第１の不純物拡散層）７２ａに接続されたビットコンタクトプラグとなる。全面に酸化シリコン膜からなる層間絶縁膜５０を形成した後、層間絶縁膜５０内にビットコンタクトプラグ３６ａに接続されるようにコンタクトプラグ５２ｂ及びビット線５３を形成する。全面に酸化シリコン膜からなる層間絶縁膜５１を形成した後、層間絶縁膜５１内に容量コンタクトプラグ３６ｂに接続されるようにコンタクトプラグ５２ａ及びコンタクトパッド１０を形成する。コンタクトパッド１０を覆うように窒化シリコン膜７３を形成した後、コンタクトパッド１０に接するように下部電極１１、容量絶縁膜１２及び上部電極１３を形成することにより、キャパシタＣａｐを形成する。これにより、トランジスタＴｒ２、ビット線５３及びキャパシタＣａｐを有するＤＲＡＭを備えた本実施例の半導体装置が完成する。
【００５８】
なお、本実施例では図２３の工程で半導体基板７０を露出させるまで第１の溝２９ａを形成した。しかし、この工程の代わりに、第２実施例の図１６の工程のように半導体基板７０を露出させずに犠牲膜２７の途中までの深さの第１の溝２９ａを形成しても良い。また、図２２の工程ではフォトレジスト膜からなるマスクパターン２８を用いたが、第３実施例の図１９の工程のようにフォトレジスト膜の代わりに窒化シリコン膜等のハードマスクパターンを用いても良い。
【００５９】
以上のように、本実施例では、予め設けたマスクパターン２８のスペース部分２８ｂの下に層間絶縁膜及びマスクとして機能する窒化シリコン膜（第２の膜）３０が形成され、ライン部分２８ａの下に第２の溝２９ｂが形成される。この第２の溝２９ｂには最終的にコンタクトプラグ３６ａ、３６ｂが形成される。このように本実施例では、ライン部分２８ａの下にコンタクトプラグ３６ａ、３６ｂが形成されており、予め設けたマスクパターン２８の形状が反転されている。これにより、マスクパターン２８のライン部分２８ａの幅Ｌ1を大きくすることができる。このため、微細化が進み各部の寸法が小さくなった場合であっても、大きなライン幅Ｌ1を確保することが可能となる。従って、ライン部分２８ａを、機械的強度やエッチング耐性が優れたものとすることができる。また、エッチング時に、ライン部分２８ａの変形による撚れや断線が生じにくくなるため、ライン部分２８ａの下に位置する犠牲膜２７も変形しにくくなり、均一な形状の第１の溝２９ａを得ることができる。この結果、第１の溝２９ａ間に形成する第２の溝２９ｂ内に導電材料を埋め込んで形成した容量コンタクトプラグ３６ａ、３６ｂの形状も均一となり、コンタクト抵抗の高抵抗化やバラツキ増加を防ぐことができる。また、犠牲膜２７の破れ個所で、隣り合う容量コンタクトプラグ３６ａ、３６ｂの短絡が生じることを防ぐことができる。この結果、本実施例では、微細化が可能であり、歩留まりが優れた半導体装置を製造できる。
【符号の説明】
【００６０】
３  ゲート絶縁膜
４  容量コンタクトホール
６  素子分離領域
７  マスクパターン
７ａ  ライン部分
７ｂ  スペース部分
１０  コンタクトパッド
１１  下部電極
１２  容量絶縁膜
１３  上部電極
１４  活性領域
１５  バリア膜
１６  導体膜
１７  ハードマスクパターン
１８  パッド酸化膜
１９  ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜
２１ａ、２５  ライナー膜
２１ｂ  ビットコンタクト層間絶縁膜
２２  多結晶シリコン膜
２３  窒化タングステン膜及びタングステン膜
２４  キャップ絶縁膜
２４ａ  キャップ絶縁膜の上面
２５ａ  窒化シリコン膜の上面
２７  ＳＯＤ膜（犠牲膜）
２７ａ  層間絶縁膜の上面
２８  フォトレジトパターン
２８ａ  ライン部分
２８ｂ  スペース部分
２９ａ  第１の溝
２９ｂ  第２の溝
３０  窒化シリコン膜(第２の膜)
３０ａ  窒化シリコン膜の上面
３１  サイドウォール絶縁膜
３６、３６ａ、３６ｂ  容量コンタクトプラグ
４０  ハードマスクパターン
４１  サイドウォール膜
４５  第１の溝の底部
５０、５１  層間絶縁膜
５２ａ、５２ｂ  コンタクトプラグ
５３  ビット線
７０  半導体基板
７１  トレンチ
７２、７２ａ、７２ｂ  ソース及びドレイン領域
７３  窒化シリコン膜
７４  ゲート電極（ワード線）
８０  凸部
Ｃａｐ  キャパシタ
Ｌ1  ライン部分の幅
Ｌ2  スペース部分の幅
Ｔｒ１、Ｔｒ２  トランジスタ
Ｘ1  第1の方向
Ｘ2  第２の方向
Ｘ3  第３の方向
【図１】
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【図２】
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【図６】
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【図１４】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２５】
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