(57)【要約】【課題】８Ｔr ＳＲＡＭにおけるハーフセレクト問題を解決でき、同時に、従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力削減を実現できる半導体記憶装置を提供する。【解決手段】８Ｔr ＳＲＡＭにおいて、１）列方向のメモリセル群の各メモリセルの読出し用ビットライン（ＲＢＬ）から保持データを読出すことが可能で、読出されたデータに応じて、ハーフセレクト列のメモリセルのみ、書込み用ビットラインを駆動するビットラインハーフ駆動回路と、２）ビットラインハーフ駆動回路のイネーブル信号（ＤＲＮ）と列選択信号（ＣＬＥ）とを入力してビットラインハーフ駆動回路を活性化させる選択信号回路と、３）列方向のメモリセル群の書込み用ビットラインをイコライズし、書込み用ビットラインのプリチャージを行わないイコライザー回路を備える。【選択図】図１
2013004110.tif 000002
【特許請求の範囲】
【請求項１】
２つのＣＭＯＳインバータ回路がループを形成するラッチ回路にアクセスゲートを設け、さらに読出し専用トランジスタを設けてワードラインを読出し用ワードライン（ＲＷＬ）と書込み用ワードライン（ＷＷＬ）とに分離し、読出し用ワードライン（ＲＷＬ）のみを活性化することにより読出し用ビットライン（ＲＢＬ）からメモリセルの保持データを読出すことができるメモリセルを、アレイ状に複数個配置した半導体記憶装置において、
列方向のメモリセル群の各メモリセルの読出し用ビットライン（ＲＢＬ）から保持データを読出すことが可能で、読出されたデータに応じて、ハーフセレクト列のメモリセルのみ、書込み用ビットライン（ＷＢＬ）を駆動するビットラインハーフ駆動回路と、
ビットラインハーフ駆動回路のイネーブル信号と列選択信号とを入力してビットラインハーフ駆動回路を活性化させる選択信号回路と、
列方向のメモリセル群の書込み用ビットラインをイコライズし、書込み用ビットラインのプリチャージを行わないイコライザー回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記ビットラインハーフ駆動回路は、メモリセルの書込み用ビットライン（ＷＢＬ）をプルアップ及びプルダウンするドライバ部分が、ｎＭＯＳで構成されており、プルアップされるビットラインの電圧レベルは、電源電圧からｎＭＯＳのしきい値分だけ低下した電圧でクランプされることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ビットラインハーフ駆動回路は、メモリセルの書込み用ビットライン（ＷＢＬ）をプルアップ及びプルダウンするドライバ部分が、インバータで構成され、インバータの電源電圧をメモリセルの電源電圧より所定電圧低くすることにより、プルアップされるビットラインの電圧レベルは、電源電圧から前記所定電圧だけ低下した電圧でクランプされることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ビットラインハーフ駆動回路において、書込み用ビットラインを駆動する際のビットラインの振幅量が、カラムデコーダにより選択されたメモリセルのビットラインの振幅量よりも、カラムデコーダにより選択されないハーフセレクト列のメモリセルのビットラインの振幅量が小さいことにより、消費電力を低減し得ることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記イコライザー回路は、ｎＭＯＳとｐＭＯＳとが並列に接続され、それぞれの中間ノードをメモリセルの書込み用ビットラインに接続した構成であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記イコライザー回路は、メモリセルの書込み用ビットラインの間にｎＭＯＳまたはｐＭＯＳが接続された構成であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記メモリセルの書込み用ビットラインは、スタンバイ時には書込み用ビットラインはフローティング状態となり、メモリセルのリーク電流によって書込み用ビットラインは中間電位に保たれることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記選択信号回路は、ＣＭＯＳ
ＮＯＲゲートまたはＣＭＯＳ ＮＡＮＤゲートを用いて構成され、ビットラインハーフ駆動回路のイネーブル信号および列選択信号を入力とし、ビットラインハーフ駆動回路とメモリセルの書込み用ビットラインの間に配置されるアクセストランジスタのゲートに出力されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記ビットラインハーフ駆動回路の前記イネーブル信号の動作後に、書込み用ワードラインを活性化することを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、８トランジスタでメモリセルを構成するＳＲＡＭの書込み用ビットラインの充放電電力を削減する半導体記憶装置に関する技術である。
【背景技術】
【０００２】
近年、ＶＬＳＩは様々な産業の基幹を担っており、コンピュータシステムに搭載されるＶＬＳＩの信頼性がますます重要となってきている。しかし、ＶＬＳＩ製造プロセスの微細化が進むにつれてトランジスタ素子特性のばらつきが増大し、ＬＳＩの低電圧における動作信頼性が低下している。ＶＬＳＩ製造プロセスが９０ｎｍ以降の世代になると、ＬＳＩに集積されるＭＯＳトランジスタのしきい値電圧のばらつきが顕在化すると言われている。
特に、ＳＲＡＭ（Static
Random Access Memory）に関しては、各世代の最小サイズのＭＯＳトランジスタを用いることから、ＬＳＩの信頼性及び歩留まりを決定する要因となっており、低電圧における動作信頼性の維持が重要となってきている。
６トランジスタでメモリセルを構成するＳＲＡＭ（６Ｔ
ＳＲＡＭ）は、ラッチ回路（４Ｔ）にアクセスゲート（２Ｔ）を加えた構成をしており、同一アクセスゲートを用いて書込み及び読出しを行う。そのため、書込みマージンと読出しマージンのトレードオフを解決することが困難であり、低電圧での動作信頼性が深刻な問題となる。
【０００３】
一方で、６Ｔ ＳＲＡＭに対し読出しポート（２Ｔ）を加えて８トランジスタでメモリセルを構成するＳＲＡＭ（８Ｔ
ＳＲＡＭ）では、読出しマージンを考慮する必要がないことから、微細化されたプロセスにおいては８Ｔ ＳＲＡＭが６Ｔ ＳＲＡＭに比べて小面積で実装可能であることが一般的に知られている（非特許文献１）。
しかしながら、８Ｔ ＳＲＡＭは、低電圧での動作信頼性を確保できる一方で、単位サイクルあたりの消費電力の観点では、動作電圧の高い６Ｔ
ＳＲＡＭより増加する傾向にある。その理由は、８Ｔ ＳＲＡＭへの書込み時のディスターブ（いわゆるハーフセレクト問題）を解決するためのライトバック手法によって、電力オーバヘッド及び速度低下が生じてリーク電力割合の増加が生じるからである（例えば、特許文献１，非特許文献２を参照。）。
上記の８Ｔ ＳＲＡＭのハーフセレクト問題やライトバック手法については、図面を参照しながら後述する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】再表２００８／０３２５４９号公報
【非特許文献】
【０００５】
【非特許文献１】Ｌ．Ｃｈａｎｇｅｔ ａｌ，"Ｓｔａｂｌｅ ＳＲＡＭ Ｃｅｌｌ Ｄｅｓｉｇｎ ｆｏｒ ｔｈｅ ３２ｎｍ Ｎｏｄｅ ａｎｄＢｅｙｏｎｄ，"ＶＬＳＩ Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１２８−１２９，Ｊｕｎ．２００５．
【非特許文献２】Ｊ．Ｊ．Ｗｕｅｔ ａｌ，"Ａ Ｌａｒｇｅ σＶＴＨ／ＶＤＤ ＴｏｌｅｒａｎｔＺｉｇｚａｇ ８Ｔ ＳＲＡＭ ｗｉｔｈ Ａｒｅａ−Ｅｆｆｉｃｉｅｎｔ Ｄｅｃｏｕｐｌｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｅｎｓｉｎｇ ａｎｄ Ｆａｓt Ｗｒｉｔｅ−Ｂａｃｋ Ｓｃｈｅｍｅ," ＩＥＥＥ Ｓｙｍｐ. ＶＬＳＩ Ｃｉｒｃｕｉｔ，Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１０３−１０４，２０１０．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
微細化されたプロセスにおいて有利な８Ｔ
ＳＲＡＭにおいては、従来のライトバック手法を用いることにより、ハーフセレクト問題を解決することができ、低電圧における動作信頼性が確保できる。しかしながら、従来のライトバック手法においては、全ての書込み用ビットラインがフルスイングすることから、書込み動作時のハーフセレクト列における充放電電力の増加が問題となっていた。
【０００７】
上記状況に鑑みて、本発明は、８Ｔ
ＳＲＡＭにおけるハーフセレクト問題を解決でき、同時に、従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力削減を実現できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成すべく、本発明の半導体記憶装置は、２つのＣＭＯＳインバータ回路がループを形成するラッチ回路にアクセスゲートを設け、さらに読出し専用トランジスタを設けてワードラインを読出し用ワードライン（ＲＷＬ）と書込み用ワードライン（ＷＷＬ）とに分離し、読出し用ワードライン（ＲＷＬ）のみを活性化することにより読出し用ビットライン（ＲＢＬ）からメモリセルの保持データを読出すことができるメモリセルを、アレイ状に複数個配置した半導体記憶装置において、下記１）〜３）を備えた構成とされる。
【０００９】
１）列方向のメモリセル群の各メモリセルの読出し用ビットライン（ＲＢＬ）から保持データを読出すことが可能で、読出されたデータに応じて、ハーフセレクト列のメモリセルのみ、書込み用ビットライン（ＷＢＬ）を駆動するビットラインハーフ駆動回路
２）ビットラインハーフ駆動回路のイネーブル信号と列選択信号とを入力してビットラインハーフ駆動回路を活性化させる選択信号回路
３）列方向のメモリセル群の書込み用ビットラインをイコライズし、書込み用ビットラインのプリチャージを行わないイコライザー回路
【００１０】
かかる構成によれば、８Ｔ
ＳＲＡＭにおけるハーフセレクト問題を解決でき、同時に、従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力を削減できる。
２つのＣＭＯＳインバータ回路がループを形成するラッチ回路にアクセスゲートを設け、さらに読出し専用トランジスタを設けてワードラインを読出し用ワードライン（ＲＷＬ）と書込み用ワードライン（ＷＷＬ）とに分離し、読出し用ワードライン（ＲＷＬ）のみを活性化することにより読出し用ビットライン（ＲＢＬ）からメモリセルの保持データを読出すことができるメモリセルは、８Ｔ
ＳＲＡＭやその類似構成のメモリセルのことである。
【００１１】
また、上記１）のビットラインハーフ駆動回路は、具体的には、メモリセルの書込み用ビットライン（ＷＢＬ）をプルアップ及びプルダウンするドライバ部分が、ｎＭＯＳで構成されており、プルアップされるビットラインの電圧レベルは、電源電圧からｎＭＯＳのしきい値分だけ低下した電圧でクランプされる。
或いは、上記１）のビットラインハーフ駆動回路は、メモリセルの書込み用ビットライン（ＷＢＬ）をプルアップ及びプルダウンするドライバ部分が、インバータで構成され、インバータの電源電圧をメモリセルの電源電圧より所定電圧低くすることにより、プルアップされるビットラインの電圧レベルは、電源電圧から前記所定電圧だけ低下した電圧でクランプされる。
これにより、ビットラインハーフ駆動回路では、書込み用ビットラインを駆動する際のビットラインの振幅量が、カラムデコーダにより選択されたメモリセルのビットラインの振幅量よりも、カラムデコーダにより選択されないハーフセレクト列のメモリセルのビットラインの振幅量が小さくなる。これにより、消費電力を低減する。
【００１２】
また、上記２）の選択信号回路は、具体的には、ＣＭＯＳ
ＮＯＲゲートまたはＣＭＯＳ ＮＡＮＤゲートを用いて構成され、ビットラインハーフ駆動回路のイネーブル信号および列選択信号を入力とし、ビットラインハーフ駆動回路とメモリセルの書込み用ビットラインの間に配置されるアクセストランジスタのゲートに出力される。
【００１３】
また、上記３）のイコライザー回路は、具体的には、ｎＭＯＳとｐＭＯＳとが並列に接続され、それぞれの中間ノードをメモリセルの書込み用ビットラインに接続した構成である。
或いは、上記３）のイコライザー回路は、メモリセルの書込み用ビットラインの間にｎＭＯＳまたはｐＭＯＳが接続された構成である。
これにより、メモリセルの書込み用ビットラインは、スタンバイ時には書込み用ビットラインはフローティング状態となり、メモリセルのリーク電流によって書込み用ビットラインは中間電位に保たれることになる。
【００１４】
また、上記の本発明の半導体記憶装置では、ビットラインハーフ駆動回路のイネーブル信号の動作後に、書込み用ワードラインを活性化することにより、従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力削減を実現している。
【００１５】
なお、ビットラインハーフ駆動回路は、８×２（ｎ−１）個（ｎは自然数）などの複数のメモリセルを１つのメモリセル群とした中に１つ設ければよい。ビットラインハーフ駆動回路を追加することによる面積オーバヘッドを最小限とすべく、多数のメモリセルを１つのメモリセル群とした中に１つ設けられる。例えば８個のメモリセル、１６個のメモリセル、３２個のメモリセル、６４個のメモリセル、１２８個のメモリセル、２５６個のメモリセルのいずれかのメモリセル群に１つ設けられる。読出し用ビットラインによる保持データの減衰や、書込み用ビットラインの駆動を鑑みて、最適な個数とすればよい。
【発明の効果】
【００１６】
本発明によれば、８Ｔ
ＳＲＡＭにおけるハーフセレクト問題を解決でき、同時に、従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力削減を実現でき、低消費電力のＳＲＡＭを構築できるといった効果がある。
【図面の簡単な説明】
【００１７】
【図１】本発明のＳＲＡＭ回路のブロック図
【図２】ＳＲＡＭのブロック図
【図３】６ＴＳＲＡＭメモリセルの回路構成図
【図４】６ＴＳＲＡＭメモリセルの動作説明図
【図５】８ＴＳＲＡＭメモリセルの回路構成図
【図６】８ＴＳＲＡＭメモリセルの読出し時の回路説明図
【図７】８ＴＳＲＡＭメモリセルの書込み時の選択セル及び非選択セルの回路説明図
【図８】８ＴＳＲＡＭメモリセルの従来のライトバック手法を実現する回路図
【図９】従来のライトバック手法を実現する回路の動作説明図１
【図１０】従来のライトバック手法を実現する回路の動作説明図２
【図１１】本発明のライトバック手法を実現するビットラインハーフ駆動回路およびイコライザー回路の回路構成図
【図１２】本発明の８ＴＳＲＡＭのブロック図
【図１３】ビットラインハーフ駆動回路の動作説明図
【図１４】本発明の８ＴＳＲＡＭと従来方式との動作波形の比較図
【図１５】リーク電力削減効果を示す図
【図１６】アクティブ電力削減効果を示す図
【図１７】ｎＭＯＳ−ｆａｓｔコーナとｎＭＯＳ−ｓｌｏｗコーナでの消費電力削減効果の違いの説明図
【図１８】５１２ＫｂＳＲＡＭの試作回路におけるアクティブリーク電力の削減効果を示す図
【図１９】５１２ＫｂＳＲＡＭの試作回路における書込み時のアクティブ電力の削減効果を示す図
【図２０】しきい値のランダムばらつきの影響の説明図
【図２１】ビットラインハーフ駆動回路の他の実施例の回路構成図
【図２２】イコライザー回路の他の実施例の回路構成図
【図２３】選択信号回路の他の実施例の回路構成図
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
【００１９】
先ず、しきい値のランダムばらつきの影響について、図２０を参照して説明する。図２０（１）は６Ｔ
ＳＲＡＭのメモリセルにおける保持データを読出すＭＯＳトランジスタ（Ｐａｓｓ ｇａｔｅ）を示している。プロセスの微細化に伴って、図２０（２）に示すように、ＭＯＳトランジスタのしきい値電圧のばらつきが増大する。しきい値電圧のばらつきは、ゲート長の変動、不純物の揺らぎ、温度、ＬＥＲ（Ｌｉｎｅ
Ｅｄｇｅ Ｒｏｕｇｈｎｅｓｓ）などの要因で発生する。図２０（３）に示すように、しきい値電圧のばらつきの影響により、Ｐａｓｓ ｇａｔｅのオン電流のばらつきも増大する。
【００２０】
図２にＳＲＡＭのブロック図、図３に一般的な６Ｔ
ＳＲＡＭのメモリセルの回路図を示す。従来の６Ｔ ＳＲＡＭのメモリセルは、ロードトランジスタ（ＰＬ０，ＰＬ１），アクセストランジスタ（ＮＡ０，ＮＡ１），ドライブトランジスタ（ＮＤ０，ＮＤ１）で構成される。また、メモリセルを横方向に貫通する行選択線（ワードライン)、縦方向に貫通するデータ線（ビットライン）がある。
【００２１】
読出し時の動作としては、先ずビットライン（ＢＬ）をプリチャージし“Ｈｉｇｈ”の状態とする。そして、入力したアドレス信号からＸデコーダ（図示せず）で選択された行のワードライン（ＷＬ）を立上げる。Ｘデコーダ回路（図示せず）によって選択された行のメモリセルのアクセストランジスタ（ＮＡ０，ＮＡ１）をオン状態とし、保持データをビットライン（ＢＬ）に出力する。Ｙデコーダ回路によって選択された列のビットライン（ＢＬ）をセンスアンプ回路（図示せず）に出力して微小電位差を増幅する。増幅された信号をデータラッチ回路（図示せず）で保持しデータを出力する。
【００２２】
また、書込み動作としては、入力したアドレス信号からＸデコーダ回路（図示せず）で選択された行のワードライン（ＷＬ）を立ち上げ、Ｙデコーダ回路（図示せず）がビットラインを選択する。書込むデータに応じて、一方のビットライン（ＢＬＮ）を書込みドライバ回路（図示せず）で接地（ＧＮＤ）させ、他方のビットライン（ＢＬ）を電源電圧（ＶＤＤ）に駆動する。図４（１）に示すように、Ｘデコーダ回路（図示せず）によって選択された行のメモリセルのアクセストランジスタ（ＮＡ０，ＮＡ１）がオン状態となり、Ｙデコーダ回路によって選択された列の書込み対象セルに対してビットラインからデータを書込む。
【００２３】
しかし、上述したように、プロセスの微細化が進むにつれて従来の６Ｔ
ＳＲＡＭのメモリセルの動作の信頼性が失われつつある。上述の如く、プロセスの微細化に伴って、ＭＯＳトランジスタのしきい値電圧のばらつきが増大する。従来の６Ｔ ＳＲＡＭは、大容量化及び高速化の面で大きなアドバンテージをもつが、その一方で、図４（２）に示すように、書込み対象でない非選択セルに対してディスターブ電流が発生する。この時、アクセストランジスタ（ＮＡ０、ＮＡ１）のしきい値が高くばらついた場合は書込みマージンが小さくなり、低くばらついた場合は読出しマージンが小さくなる。つまり、従来の６Ｔ
ＳＲＡＭでは、読出し及び書込みマージンのトレードオフを解決できず、微細化が進むにつれて低電圧動作が難しくなる。
一方で、８Ｔ
ＳＲＡＭでは、専用の読出しポートを保持することから、読出しマージンを考慮する必要が無く、低電圧での歩留まりが確保しやすい。このため、微細化が進むにつれてその必要性が上がっている。
【００２４】
図５に、８Ｔ
ＳＲＡＭのメモリセルの回路図を示す。８Ｔ ＳＲＡＭのメモリセルでは、データ保持ノード（Ｎ１）の電位の状態（ＶＤＤまたは０Ｖ）に応じて読出しポートのドライブトランジスタ（ＮＲＤ）のＯＮ／ＯＦＦが切り替わり、読出し用ビットライン（ＲＢＬ）にプリチャージされた電荷の放電の有無が変化する。
【００２５】
図６に、８Ｔ
ＳＲＡＭのメモリセルの読出し時の回路図を示す。データ保持ノード（Ｎ１）の電位がＶＤＤのとき、読出しドライブトランジスタ（ＮＲＤ）がＯＮとなり、読出し用ワードライン（ＲＷＬ）が立ち上がると、読出し用ビットライン（ＲＢＬ）から読出しアクセストランジスタ（ＮＲＡ），読出しドライブトランジスタ（ＮＲＤ）を通してグラウンド（ＧＮＤ）への放電パスが生じる。
放電パスが生じることにより、読出し用ビットライン（ＲＢＬ）の電位がＶＤＤから徐々に低下する。読出し用ビットライン（ＲＢＬ）の電位が後段のアンプ部（図示せず）の論理しきい値電圧に達することによりデータ出力が決定する。
【００２６】
８Ｔ
ＳＲＡＭのメモリセルの読出しポートでは、データ保持ノード（Ｎ１）の電位を読出しドライブトランジスタ（ＮＲＤ）のゲートで受けて直接、読出し用ビットライン（ＲＢＬ）に伝達することから、読出し動作により保持データが破壊されることはない。すなわち、８Ｔ
ＳＲＡＭのメモリセルの設計においては読出しマージンを考慮する必要がない。また、８Ｔ ＳＲＡＭのメモリセルの書込み動作は、上述した６Ｔ ＳＲＡＭのメモリセルの書込み動作と同一である。
【００２７】
図７に、書込み動作時の選択セル及び非選択セルの回路図を示す。８Ｔ
ＳＲＡＭのメモリセルに対する書込みは、行方向に選択されたワードライン及び列方向に選択されたビットラインを通じて行われる。選択されたビットラインは、書込みドライバによって、ＶＤＤまたはＧＮＤレベルに固定され、選択されたワードラインが駆動されることによりメモリセルに書込みが行われる。この時、選択されたワードライン上には、書込み非対象なメモリセル（ハーフセレクトセル）が存在することになる。このハーフセレクトセルのビットラインはＶＤＤにプリチャージされているため、ＧＮＤレベルを保持するノードに対し、ディスターブ電流が流れこむことになる。その結果、低電圧においてマージンの低下したセルではビット不良が発生するというハーフセレクト問題がある。
【００２８】
８Ｔ
ＳＲＡＭのメモリセルのハーフセレクト列におけるメモリセルの不安定性を回避する手法の一つにライトバック手法がある。図８に示すような従来から知られたライトバック回路を参照して、ライトバック手法について説明する。ライトバック手法では、書込みサイクルの前半において、読出し動作を行う点を特徴とする。図８の回路では、８Ｔ
ＳＲＡＭの読出しポートにより、メモリセルから保持データの読出し動作時のディスターブを排除し、ライトバック回路で、書込み動作時のディスターブを排除している。
８Ｔ
ＳＲＡＭのメモリセルの書込み時には、図９に示すように、先ず読出し用ワードライン（ＲＷＬ）が立ち上がり、選択行に属する全列のメモリセル保持データが読出し用ビットライン（ＲＢＬ）を通じてラッチ回路（Ｄ−ｌａｔｃｈ）に読出される。
【００２９】
図１０に示すように、マルチプレクサ（２：１
ＭＵＸ）では、列アドレスに応じて、書込むデータの割当てが行われる。選択列に対しては外部からの入力データ（Ｄａｔａｉｎ）が割当てられ、非選択列に対しては読出されたデータ（Ｄａｔａｏｕｔ）が割当てられる。この時、従来のライトバック手法では、書込み用ビットライン（ＷＢＬ）はＶＤＤにプリチャージされており、割り当てられたデータに応じて、各列の書込みドライバ（Ｗｒｉｔｅ
ｄｒｉｖｅｒ）が、対となるビットラインのどちらか一方をＧＮＤレベルまで駆動する。次に、書込み用ワードライン（ＷＷＬ）が立ち上がり、割当てられたデータがメモリセルに書込まれる。これにより、選択列に対しては外部からの入力データが書込まれる。一方、非選択列においては読出されたデータ（Ｄａｔａｏｕｔ）が書き戻される形となるため、非選択列におけるディスターブ電流が生じず、データが保持されることになる。
このように、従来のライトバック手法を用いることにより、ハーフセレクト問題を解決することができ、低電圧における８Ｔ
ＳＲＡＭの動作信頼性が確保できる。
【００３０】
しかしながら、従来のライトバック手法では、書込み用ワードライン（ＷＷＬ）が立ち上がり、選択列も非選択列も、それぞれ割当てられたデータがメモリセルに書込まれることから、全ての書込み用ビットライン（ＷＢＬ）がＶＤＤからＧＮＤレベルまでフルスイングする。この時、列アドレスがＮビットとすると、非選択列は選択列の（２Ｎ−１）倍となる。つまり、列アドレスが８ビットとすると、非選択列における充放電電力は選択列における充放電電力の（２８−１）＝２５５倍となる。その結果、書込み動作時において、ハーフセレクト列における充放電電力の増加が問題となる。
【００３１】
そこで、本発明のライトバック手法を実現する半導体記憶装置は、図１に示すように、２つのＣＭＯＳインバータ回路がループを形成するラッチ回路にアクセスゲートを設け、さらに読出し専用トランジスタを設けてワードラインを読出し用ワードライン（ＲＷＬ）と書込み用ワードライン（ＷＷＬ）とに分離し、読出し用ワードライン（ＲＷＬ）のみを活性化することにより読出し用ビットライン（ＲＢＬ）からメモリセルの保持データを読出すことができるメモリセル１を、アレイ状に複数個配置した半導体記憶装置において、列方向のメモリセル群の各メモリセルの読出し用ビットライン（ＲＢＬ）から保持データを読出すことが可能で、読出されたデータに応じて、ハーフセレクト列のメモリセルのみ、書込み用ビットラインを駆動するビットラインハーフ駆動回路２と、ビットラインハーフ駆動回路のイネーブル信号（ＤＲＮ）と列選択信号（ＣＬＥ）とを入力してビットラインハーフ駆動回路を活性化させる選択信号回路３と、列方向のメモリセル群の書込み用ビットラインをイコライズし、書込み用ビットラインのプリチャージを行わないイコライザー回路４とから構成されるようにした。
【００３２】
ビットラインハーフ駆動回路２により、書込み用ビットライン（ＷＢＬ）の振幅を制限し、イコライザー回路４により、書込み用ビットライン（ＷＢＬ）を、プリチャージを行わずに常時フローティング状態とすることができる。これにより、従来のライトバックによる動作電圧の下限を低減できるといったメリットを保ちつつ、低消費電力化を実現できる。本発明のライトバック手法を実現する半導体記憶装置の特徴は、書込み用ビットライン（ＷＢＬ）をプリチャージレスの点と、書込み用ビットライン（ＷＢＬ）の振幅量に制限を加える点である。
【００３３】
本発明のライトバック手法を実現する半導体記憶装置の実施方法は、以下の通りである。先ず、選択列のデータを読出して、ビットラインハーフ駆動回路に入力する。そして、非選択カラムの書込み用ビットライン（ＷＢＬ）を、ビットラインハーフ駆動回路により充放電を行う。そして、選択列の書込みを行う。最後に、書込み用ビットライン（ＷＢＬ）はイコライズを行った後で、フローティング状態とする。
以下、具体的な回路を例に挙げて、詳細に説明する。
【実施例１】
【００３４】
本発明のライトバック手法を実現する一実施例として、図１１にビットラインハーフ駆動回路およびイコライザー回路を搭載した回路構成図を示す。
イコライザー回路４は、ｎＭＯＳとｐＭＯＳとが並列に接続され、それぞれの中間ノードがメモリセルの書込み用ビットラインに接続されている回路である。書込み用ビットライン（ＷＢＬ）のプリチャージを行わず、メモリセルの書込み用ビットラインは、スタンバイ時には書込み用ビットラインはフローティング状態となる。しかし、メモリセルのリーク電流によって書込み用ビットラインは中間電位に保たれることになる。
【００３５】
ビットラインハーフ駆動回路２は、読出し用ビットライン（ＲＢＬ）の読出し回路の後段に位置し、読出されたデータに応じて書込み用ビットライン（ＷＢＬ）をドライブする。図１３に示すように、ビットラインハーフ駆動回路２は、メモリセルの書込み用ビットライン（ＷＢＬ）をプルアップ及びプルダウンするドライバ部分が、４個のｎＭＯＳ（Ｎ１，Ｎ２，Ｎ３，Ｎ４）で構成され、２個のアクセストランジスタ（Ｎ５，Ｎ６）を介して書込み用ビットライン（ＷＢＬ）に接続されている。上述したように、ビットラインハーフ駆動回路が動作する前のタイミングでは、書込み用ビットライン（ＷＢＬ）はｎＭＯＳのしきい値よりも低い中間電位に保たれているため、図に示すようにトランジスタ（Ｎ１，Ｎ４，Ｎ５，Ｎ６）のスイッチがＯＮされると、プルアップされるビットラインの電圧レベルは、電源電圧からｎＭＯＳのしきい値分だけ低下した電圧でクランプされるようになっている。これにより、ビットラインハーフ駆動回路では、書込み用ビットライン（ＷＢＬ）を駆動する際のビットラインの振幅量が、カラムデコーダにより選択されたメモリセルのビットラインの振幅量よりも、カラムデコーダにより選択されないハーフセレクト列のメモリセルのビットラインの振幅量が小さくできる。
【００３６】
また、選択信号回路３は、ＣＭＯＳ
ＮＯＲゲートを用いて構成され、ビットラインハーフ駆動回路のイネーブル信号（ＤＲＮ）および列選択信号（ＣＬＥ）を入力とし、ビットラインハーフ駆動回路２とメモリセルの書込み用ビットライン（ＷＢＬ）の間に配置されるアクセストランジスタ（Ｎ５，Ｎ６）のゲートに接続される。
【００３７】
図１２は、本発明の８Ｔ
ＳＲＡＭのブロック図である。また、図１４は、ビットラインハーフ駆動回路の動作説明図である。
書込み時は、選択された行の読出し用ワードライン（ＲＷＬ）が駆動されて、データが読出し用ビットライン（ＲＢＬ）に伝わる。この時、書込みを行う選択列においては、列選択信号（ＣＬＥ）が駆動される。次に、選択された行において、ドライバイネーブル信号（ＤＲＮ）が駆動される。ビットラインハーフ駆動回路は、列選択信号（ＣＬＥ）が駆動されていない非選択列において、ドライバイネーブル信号（ＤＲＮ）の駆動をもって書込み用ビットライン（ＷＢＬ）の駆動を行う。その結果、書込み対象列ではビットラインハーフ駆動回路が書込み用ビットライン（ＷＢＬ）を駆動せず、ハーフセレクト列のビットラインのみを駆動するようになる。書込み対象列は、ＣＭＯＳで構成される書込みドライバ（Ｗｒｉｔｅ
ｄｒｉｖｅｒ）によって駆動されるため、書込み用ビットライン（ＷＢＬ）はＶＤＤとＧＮＤレベルに固定され、従来と同様にデータの書込みが行われる。
図１４に示される動作波形を用いて、従来技術と本発明の差異について詳しく述べる。本発明と従来方式においては、書込み用ビットライン（ＷＢＬ）の電圧波形について異なる点が２点ある。まず１点目は、選択列（Ｓｅｌｅｃｔｅｄ）及び非選択列（Ｕｎｓｅｌｅｃｔｅｄ）の書込み用ビットライン（ＷＢＬ）は、本発明ではフローティング状態となり中間電位に保たれるが、従来技術ではＶＤＤにプリチャージされている点である。２点目は、本発明では、非選択列におけるプルアップされる書込み用ビットライン（ＷＢＬ）の電位が、ＶＤＤからｎＭＯＳのしきい値分だけ低下した電位でクランプされるが、従来技術ではＶＤＤにプリチャージされた書込み用ビットライン（ＷＢＬ）のどちらか一方がＧＮＤレベルまでプルダウンされる点である。列選択信号（ＣＬＥ）とドライバイネーブル信号（ＤＲＮ）によって、書込み用ビットライン（ＷＢＬ）の駆動タイミングが決定される点は同じである。従来技術では全ての書込み用ビットライン（ＷＢＬ）がフルスイングしている一方で、本発明では非選択列において書込み用ビットライン（ＷＢＬ）の振幅量が削減されていることがわかる。ハーフセレクト列の書込み用ビットライン（ＷＢＬ）にメモリセルのデータが反映された後に、書込み用ワードライン（ＷＷＬ）が駆動され、書込みが行われる。この時、本発明においては、プルアップされる書込み用ビットライン（ＷＢＬ）の電位がＶＤＤ以下となるために、Ｈｉｇｈ側を保持するノードから書込み用ビットライン（ＷＢＬ）に電流パスが発生する。しかし、Ｌｏｗ側を保持するノードがＬｏｗ側書込み用ビットライン（ＷＢＬ）によって保持されるため、ハーフセレクトセル（Ｄｉｓｔｕｒｂｅｄ
ｃｅｌｌ）における安定性は保たれる。本発明を用いたことによるに歩留まりについては、後述するシミュレーション結果を示す。
これらの動作により、ハーフセレクト問題を解決でき、同時に従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力削減を実現できることになる。
【００３８】
（シミュレーション）
実施例１のＳＲＡＭ回路では、プルアップされる書込み用ビットライン（ＷＢＬ）はＶＤＤ以下となるために、Ｈｉｇｈ側を保持するノードから書込み用ビットライン（ＷＢＬ）に電流パスが発生することが懸念される。そこで、実施例１のＳＲＡＭ回路に関して歩留まりのシミュレーションを行った。
下記表１は、ハーフセレクトセルにおけるＦａｉｌ
ｂｉｔ ｃｏｕｎｔシミュレーション結果を示す。各グローバルコーナ及び温度において、１００万回のモンテカルロシミュレーションを試行した。シミュレーションの結果、ワーストコーナ（ＳＳコーナかつ低温）において４．２９σの歩留まりを確保可能であり、その他のコーナ及び温度条件では４．８９σ以上の歩留まりを得られた。
【００３９】
【表１】
2013004110.tif 000003
【００４０】
図１５に、実施例１のＳＲＡＭ回路と従来のライトバック方式の８Ｔ
ＳＲＡＭのリーク電力削減効果について示す。実施例１のＳＲＡＭ回路では、書込み用ビットライン（ＷＢＬ）を常時フローティング状態とするため、アクティブ状態におけるリーク電力を削減できる。図１５に示すように、書込み用ビットラインのフローティングによって、ＦＦコーナ，高温，０．５Ｖ動作時のリーク電力を３３％削減することが可能となる。
【００４１】
図１６に、各グローバルコーナにおける書込み時アクティブ電力低減効果を示す。ＦＦコーナ，ＣＣコーナ，ＳＳコーナにおいて、それぞれ３２％，４７％，６０％のアクティブ電力が低減できることがわかる。
また、図１７から、ｎＭＯＳ−ｆａｓｔコーナでは、アシスト効果が大きい一方で、振幅幅が大きく、消費電力の削減効果が小さいことがわかる。反対に、ｎＭＯＳ−ｓｌｏｗコーナでは、振幅幅が小さく、消費電力の削減効果が大きいことがわかる。
【００４２】
（４０ｎｍプロセスによる試作）
実施例１のＳＲＡＭ回路を、４０ｎｍプロセスを用いて試作した。ＳＲＡＭメモリ容量は５１２Ｋｂであり、１６Ｋｂブロック内において、ローカル読出し回路は１６セル毎、ビットラインハーフ駆動回路は３２セル毎、書込みドライバは１２８セル毎に１つである。８Ｔ
ＳＲＡＭでは読出しポートと書込みポートが分割されているため、読出し用ビットラインの階層化による消費電力の低減と高速化を実現できることになる。
下記表２は、試作したＳＲＡＭ回路の仕様である。
【００４３】
【表２】
2013004110.tif 000004
【００４４】
アクセスタイムは読出し動作によって決定されるため、実施例のＳＲＡＭ回路のビットラインハーフ駆動回路やイコライザー回路に起因する速度オーバヘッドは生じることはない。０．８Ｖ時に４．５ｎｓのアクセスタイムを実現し、０．５Ｖ単一電源による動作が可能であった。
図１８はアクティブリーク電力の削減効果を示している。従来と比べて、実施例１のＳＲＡＭ回路では、０．５Ｖ動作時においてリーク電力を２６％削減できることがわかる。
また、図１９は書込み時のアクティブ電力削減効果を示している。従来と比べて、実施例１のＳＲＡＭ回路では、０．５Ｖ動作時において、アクティブ電力を３５％削減できることがわかる。
【００４５】
（その他の実施例）
上記の実施例１では、ビットラインハーフ駆動回路は、メモリセルの書込み用ビットライン（ＷＢＬ）をプルアップ及びプルダウンするドライバ部分が、ｎＭＯＳで構成されており、プルアップされるビットラインの電圧レベルを電源電圧ＶＤＤからｎＭＯＳのしきい値分だけ低下した電圧でクランプさせるものであってが、これ以外の構成であっても構わない。例えば、図２１（ａ）（ｂ）に示すように、メモリセルの書込み用ビットライン（ＷＢＬ）をプルアップ及びプルダウンするドライバ部分が、インバータで構成され、インバータの電源電圧をメモリセルの電源電圧（ＶＤＤ）より所定電圧（α）だけ低くすることにより、プルアップされるビットラインの電圧レベルを電源電圧ＶＤＤから所定電圧（α）だけ低下した電圧でクランプさせる構成でも構わない。
図２１（ａ）（ｂ）に示すビットラインハーフ駆動回路は、インバータの電源電圧をメモリセルの電源電圧より低くすることにより、書込み用ビットライン（ＷＢＬ）の振幅を抑制することが可能で、具体的には、ＶＤＤ−αの電源電圧をインバータの電源に加えることで、プルアップされる書込み用ビットライン（ＷＢＬ）がＶＤＤ−αまで駆動されることになる。
【００４６】
ここで、図２１（ａ）の場合、ビットラインハーフ駆動回路を活性化させる選択信号回路は、ＣＭＯＳ ＮＯＲゲートとＮＯＴゲートで構成され、ビットラインハーフ駆動回路のイネーブル信号および列選択信号をＮＯＲゲートの入力とし、ビットラインハーフ駆動回路とメモリセルの書込み用ビットラインの間に配置されるｎＭＯＳのアクセストランジスタのゲートにＮＯＲゲートの出力が、また、ビットラインハーフ駆動回路とメモリセルの書込み用ビットラインの間に配置されるｐＭＯＳのアクセストランジスタのゲートにＮＯＴゲートの出力が、それぞれ出力される。この時、選択信号回路として、図２３のように、ＮＡＮＤゲートを用いても同様の論理を構築できる。
【００４７】
また、図２１（ｂ）の場合、ビットラインハーフ駆動回路を活性化させる選択信号回路は、ＣＭＯＳ ＮＯＲゲートとＮＯＴゲートで構成され、ビットラインハーフ駆動回路のイネーブル信号および列選択信号をＮＯＲゲートの入力とし、ビットラインハーフ駆動回路を構成する上述のインバータの中間ノードとｎＭＯＳの間の導通スイッチ（ｎＭＯＳ）のゲートにＮＯＲゲートの出力が、また、インバータの中間ノードとｐＭＯＳの間の導通スイッチ（ｐＭＯＳ）のゲートにＮＯＴゲートの出力が、それぞれ出力される。この時、選択信号回路として、図２３のように、ＮＡＮＤゲートを用いても同様の論理を構築できる。
【００４８】
また、上記の実施例１では、イコライザー回路は、ｎＭＯＳとｐＭＯＳとが並列に接続され、それぞれの中間ノードをメモリセルの書込み用ビットラインに接続した構成を示したが、列方向のメモリセル群の書込み用ビットラインをイコライズし、書込み用ビットラインのプリチャージを行わないものであれば、これ以外の構成であっても構わない。例えば、図２２（ａ）（ｂ）に示すように、イコライザー回路は、メモリセルの書込み用ビットラインの間にｎＭＯＳまたはｐＭＯＳが接続された構成とすることができる。
【産業上の利用可能性】
【００４９】
本発明は、現在までに適応されている８Ｔ ＳＲＡＭの従来型のライトバック手法の置き換えが可能である。
【符号の説明】
【００５０】
１  メモリセル
２  ビットラインハーフ駆動回路
３  選択信号回路
４  イコライザー回路
５  書込みドライバ
６  センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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