(57)【要約】      （修正有）【課題】フリップチップパッケージにおけるＭＥＭＳデバイスの伝導性ピラーに関するシステムと方法を提供する。【解決手段】電気ボードに結合されるパッケージされたダイ１００は、レセス領域１１２を有する基板層１０２と、一部がレセス領域に形成されることを特徴とする伝導トレース１０４と、基板層に結合されるエピタキシャルデバイス層１０６とを有する。ＭＥＭＳデバイス層の一部は、レセス領域の上に配置されるＭＥＭＳデバイスと、少なくとも一つのエピタキシャル伝導性ピラー１０８とを有し、少なくとも一つのエピタキシャル伝導性ピラーの第１の側は、伝導トレースに電気的に結合され、第２の側は、電気ボードに電気的に結合され、少なくとも一つのエピタキシャル伝導性ピラーが、エピタキシャルデバイス層上のインタフェース面に伝導トレースを電気的に結合するようにエピタキシャルデバイス層を介して延びることを特徴とする。【選択図】図１
2013173221.tif 000002
【特許請求の範囲】
【請求項１】
表面上に少なくとも１つの伝導トレース（１０４）を備えた基板層（１０２）と、
第１の側と反対の第２の側とを備えたエピタキシャルデバイス層（１０６）と
を有し、
前記エピタキシャルデバイス層（１０６）の第１の側は、前記基板層（１０２）に結合され、
前記デバイス層（１０６）は、
少なくとも１つの微小電子機械システム（ＭＥＭＳ）デバイス（１１０）と、
少なくとも１つのエピタキシャル伝導性ピラー（１０８）と、
を有し、
前記少なくとも１つのエピタキシャル伝導性ピラー（１０８）が、少なくとも１つの伝導トレース（１０４）を、エピタキシャルデバイス層（１０６）の第２の側のインターフェース表面に電気的に結合するように、エピタキシャルデバイス層（１０６）を介して延びる、
ことを特徴とする装置。
【請求項２】
前記基板層（１０２）が、少なくとも１つのレセス領域（１１２）および少なくとも１つのメサ（１１４）を有し、
少なくとも１つのメサ（１１４）の第１のメサ（１１４）が、エピタキシャルデバイス層（１０６）の第１の側に結合されることを特徴とする請求項１に記載の装置。
【請求項３】
パッケージされたダイを製造する方法であって、
伝導トレース（１０４）を基板層（１０２）の上に形成するステップと、
微小電子機械システム（ＭＥＭＳ）デバイス（１１０）および、少なくとも１つのエピタキシャル伝導性ピラー（１０８）を包含するエピタキシャルデバイス層（１０６）を半導体基板上に形成するステップと、
基板層（１０２）にデバイス層（１０６）のＭＥＭＳデバイス（１１０）を結合するステップと、
伝導トレース（１０４）にエピタキシャル伝導性ピラー（１０８）を結合するステップと
を有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  フリップチップパッケージにおいて、ボードまたは他の基板の表面に信号パッドを電気的に接続する前に、ある位置において組み立てられるデバイスは「さかさまに」回転される。
【背景技術】
【０００２】
表面に載置するときに、フリップ-チップパッケージは、チップ自身の寸法に対して同様のサイズであるフットプリントを有するのが理想的である。すなわち、チップの取付面に配置された信号パッドが、直接ボードに接続されるので、フリップチップパッケージは、チップパッケージのフットプリントを増加させるチップパッケージ周辺の電気的接続の放射パターンを欠いている。しかしながら、フリップ-チップパッケージの特定のＭＥＭＳデバイスを実装するときに課題は生じる。フリップされる前に、ＭＥＭＳデバイス層は、フリップ-チップパッケージの表面が反転するように典型的には形成される。ＭＥＭＳデバイスでは、MEMS層の厚みは、かなり厚くてもよい。この相当な厚みを原因として生じるので、パッケージが反転するとき、ＭＥＭＳデバイスが形成される基板に置かれる信号パッドは効果的にＭＥＭＳデバイスが載置されているボードの表面とくっつくにはあまりにボードの上面から遠くてもよい。
【発明の概要】
【課題を解決するための手段】
【０００３】
[0002]  本発明の実施形態は、伝導性ピラーに関するシステム及び方法を提供し、以下の詳細な説明を読み、研究することによって理解される。
[0003]  伝導性ピラーに関するシステムと方法を提供する。ある実施形態では、システムは、少なくとも一つの電気デバイスから成る電気ボード、および、パッケージされたダイを有し、パッケージされたダイは電気ボードに結合される。パッケージされたダイは、レセス領域を有する基板層と、伝導トレースであって、伝導トレースの一部がレセス領域に形成されることを特徴とする伝導トレースと、基板層に結合されるエピタキシャルデバイス層と、を有する。デバイス層は、微小電子機械システム（ＭＥＭＳ）デバイスであって、ＭＥＭＳデバイスの一部は、レセス領域の上に吊り上げられることを特徴とするＭＥＭＳデバイスと、少なくとも一つのエピタキシャル伝導性ピラーとを有し、少なくとも一つのエピタキシャル伝導性ピラーの第１の側は、伝導トレースに電気的に結合され、少なくとも一つのエピタキシャル伝導性ピラーの第２の側は、電気ボードに電気的に結合され、少なくとも一つのエピタキシャル伝導性ピラーが、エピタキシャルデバイス層上のインタフェース面に伝導トレースを電気的に結合するようにエピタキシャルデバイス層を介して延びることを特徴とする。
【０００４】
[0004]  本発明の実施形態は、好ましい実施形態および以下の図の説明から鑑みて、より容易によく理解され、更なる効果および使用を理解することが出来る。
【図面の簡単な説明】
【０００５】
【図１】[0005]  図１は、本発明のある実施形態の伝導性ピラーを有するダイのブロック図である。
【図２】[0006]  図２は、本発明のある実施形態の伝導性ピラーを使用して実装されるＭＥＭＳデバイスの斜視図である。
【図３】[0007]  図３は、本発明のある実施形態のエピタキシャル層の伝導性ピラーおよびＭＥＭＳデバイスを組み立てる方法を例示している工程系統図である。
【図４】[0008]  図４は、本発明のある実施形態のエピタキシャル層に形成された伝導性ピラーおよびＭＥＭＳデバイスを例示する線図である。
【図５】[0009]  図５は、本発明のある実施形態の基板層製造する方法を例示している工程系統図である。
【図６】[0010]  図６は、本発明のある実施形態のＭＥＭＳデバイスをサポートするための基板層の構成を例示する線図である。
【図７】[0011]  図７は、本発明のある実施形態のサポート基板に、エピタキシャル層を結合する方法を例示する工程系統図である。
【図８】[0012]  図８は、本発明のある実施形態のＭＥＭＳデバイスの製造を例示する線図である。
【図９】[0013]  図９は、本発明のある実施形態のＭＥＭＳデバイスの取付けを例示しているブロック図である。
【図１０】[0014]  図１０は、本発明のある実施形態のＭＥＭＳデバイスを組み立てる方法を例示している工程系統図である。
【発明を実施するための形態】
【０００６】
[0015]  共通の実装において、さまざまな記載されている特徴は、一定の比率で描かれておらず、例示の実施形態に関連する特定の特徴を強調するように描かれる。
[0016]  以下の詳細な説明において、その一部を形成する添付の図面を参照し、本発明を実施することができる特定の例示の実施形態を示す。これらの実施形態は、当業者は本発明を実施することができるのに充分詳細に記載され、他の実施形態を利用することができ、その論理的、機械的、電気的変更は本発明の範囲内においてなされることができる。したがって、以下の詳細な説明は、限定的に解釈されない。
【０００７】
[0017]  本開示において提供される実施形態は、フリップ-チップパッケージを使用して実装されるＭＥＭＳデバイスに関して電気的連結性を提供するためのシステムおよび方法を記載する（フリップ-チップパッケージのある実施形態では、パッケージはControlled Collapse Chip Connection（制御崩壊チップ接続）またはその頭字語（C4）を使用して載置される。他の方法はまた、フリップ-チップパッケージを取り付けるのに用いることができる）。
【０００８】
[0018]  例えば、ある実施形態では、エピタキシャル伝導性ピラーは、ＭＥＭＳデバイスを含むデバイス層の一部として、サポート基板のデバイス表面の上に形成される。エピタキシャル伝導性ピラーは、デバイス層（ほぼＭＥＭＳデバイスの上面と同じ）のインタフェース表面に、サポート基板のデバイス表面の上に形成される伝導トレースから伸びる。別の実施形態では、伝導性ピラーは、デバイス層のインタフェース表面を越えて伸びる。かくして、エピタキシャル伝導性ピラーは、デバイス層のインタフェース表面に、サポート基板の上に形成される伝導トレース間の電気的接続を提供する。エピタキシャル伝導性ピラーは、デバイス層のインタフェース表面と伝導トレースとの間のギャップをブリッジさせ、その結果、デバイスがボード上に載置するためにフリップするとき、伝導トレースは、エピタキシャル伝導性ピラーを介して外部回路に連結することができる。更に、伝導性ピラーがＭＥＭＳデバイスのインタフェース面を越えて伸びるとき、伝導性ピラーは追加的なスペースをＭＥＭＳデバイスの移動に提供する。
【０００９】
[0019]  図１は、基板層102の上に結合されるＭＥＭＳデバイス110から成る本発明のある実施形態のダイ100のブロック図である。ここで使用しているように、基板層102は、残留するダイ100コンポーネントに構造上のサポートを提供する層に関連する。少なくとも一つの実施形態では、基板層102は、剛性の非伝導性材料から作られるが、シリコン・グラス、セラミックなどに限定されない。追加的な実施形態において、基板層102は、導電材料から製造される。図１に示すように、基板層102は、マイクロ電気機械システム（MEMS）デバイス110をサポートする。本願明細書において使われるように、フレーズ「ＭＥＭＳデバイス」は、さまざまな機能を検出し、処理し、または実行する集積された小型化機械式デバイスを有する電気部品に関する。例えば、ＭＥＭＳデバイス110は、加速度計、ジャイロスコープ、などでありえる。
【００１０】
[0020]  基板層102が、機械の一部を有するデバイスをサポートするので、基板層102は一つ以上のレセス112を含む。レセス112は、基板層102からなる材料の一部が、ＭＥＭＳデバイス110の機械的コンポーネントに対する運動の自由を許容するように基板層102のデバイス表面から取り除かれた領域である。レセス112はまた、ＭＥＭＳデバイス110および基板層102を接続する基板層102のデバイス表面の上に（伝導トレース104のような）電気的相互接続を形成するためにスペースを提供する。基板層102も、一つ以上のメサ114を含む。少なくとも一つの典型的な実施形態では、メサ114は、レセス112の形成の後、基板層102のデバイス表面からの材料が残る一部の基板層102である。いくつかの実施態様では、メサ114は、ＭＥＭＳデバイス110の非可動部分に結合する。このように、ある実施形態では、ＭＥＭＳデバイス110は、メサ114に結合することによって基板層102に結合する。追加的な実施形態では、基板層102が導電材料から製造されるとき、基板層102は、電子相互接続（例えば伝導トレース104）およびＭＥＭＳデバイス110から電気的に絶縁される。
【００１１】
[0021]  図１の図示した実施形態にて図示したように、伝導トレース104は、導電材料が堆積した基板層102の上面上の領域である。伝導トレース104は、基板層102の上面に沿って、電気信号の伝送を許す。例えば、特定の実施態様では、伝導トレース104は、ＭＥＭＳデバイス110の移動を検出するためのセンス電極として作用する。あるいは、伝導トレース104は、基板層102上のある領域から他の領域への電気を伝導するように機能する。いくつかの実施態様では、伝導トレース104はメサ114上へレセス112の領域から伸びる。伝導トレース104がメサ114上へ伸びるとき、伝導トレース104は信号パッド116を形成する。信号パッド116は、オフ・チップ（off-chip）面に電気的につながるように設計されている基板層102上の電気伝導領域である。特定の実施態様では、伝導トレース104および信号パッド116は、金属または他の導電材料から作られる。
【００１２】
[0022]  ＭＥＭＳデバイス110は、本願明細書においてデバイス層106と称されるダイ100の層の基板層102に結合される。すなわち、デバイス層106は、ＭＥＭＳデバイス110を含む基板層102上のエピタキシャル材料の層である。このように、用語「エピタキシャル層」および「デバイス層」は、この説明の全体にわたって同義的に使われる。伝導トレース104とデバイス層106の表面との間の電気結合性のための手段を提供するために、デバイス層106の一部の半導体材料は、エピタキシャル伝導性ピラー108として形成される。伝導性ピラー108は、デバイス層106の一部としてＭＥＭＳデバイス110と一緒に製造される一部の伝導性のエピタキシャル材料である。伝導性ピラー108は、伝導トレース104に連結する信号パッド116をデバイス層106のインタフェース表面120に電気的に接続する。かくして、インタフェース面120は、ダイ100がoff-chip回路で相互接続することができるインタフェースを提供する。換言すれば、ダイ100がフリップチップ構成の回路基板のような表面に結合されるとき、信号パッド116と外部回路との間の電気接続を容易にするために、伝導性ピラー108は、信号パッド116とデバイス層110のインタフェース表面120と間のギャップをブリッジする。
【００１３】
[0023]  図２は、本発明のある実施形態のダイ200の斜視図である。ダイ200は、基板層202に結合し、図1のダイ100に関して上に記載したように、エピタキシャル伝導性ピラー208を使用してインプリメントされるＭＥＭＳデバイス210を有する。ＭＥＭＳデバイス210および伝導性ピラー208は、ダイ200のデバイス層206を集合的に形成する。基板層202は、レセス領域212の中で配置される複数のメサ214および少なくとも一つのレセス領域212を含む。ある実施形態において、レセス領域212は基板層202のデバイス表面を通じて、実質的に伸びる。図２の図示した実施形態において、多数のメサ214（すなわち、レセスが作られなかったデバイス面の領域）は、物理的および電気的に接続ポイントを伝導性ピラー208およびＭＥＭＳデバイス210の両方に提供する。
【００１４】
[0024]  メサ214の電気接続位置を提供するために、伝導トレース204は、基板層202のレセス領域212において形成される。ある実施形態において、伝導トレース204は、ＭＥＭＳデバイス210の運動を検出するかまたはドライブするような機能を促進する電極である。伝導トレース204を形成するために用いる導電材料はまた、伝導トレース204に電気的に連結する信号パッド216を形成するためにメサ214の上面の部分に置かれる。信号パッド216は、図１の信号パッド116と類似している。
【００１５】
[0025]  上で説明した理由のために、ダイ200がフリップチップ構成に取り付けられるとき、ＭＥＭＳデバイス210の厚みは、信号パッド216が、ダイ200で外れたとわかる表面で効果的電気接続を形成するためにダイ200のインタフェース表面に対して十分に近いのを防止することができる。信号パッド216と外表面との間の電気接続を形成するために、伝導性ピラー208は、信号パッド216に結合される。伝導性ピラー208は、信号パッド216と伝導的に接触し、信号パッド216および伝導トレース204を電気的に接続し、ＭＥＭＳデバイス210のインタフェース面とほぼ同じように電気接続ポイントを提供する。電気接続が、信号パッド216からＭＥＭＳデバイス210を含んでいるデバイス層のインタフェース表面まで延長されるので、伝導性ピラー208は、フリップチップ構成のダイ200に対して、外部の電気接続を容易にする。特定の実施形態において、メタライゼーション層218は、信号パッド216と外部コネクションとの間の電気的接点の品質を更に強化するために伝導性ピラー208の上面の上に形成される。
【００１６】
[0026]  図３は、図１のデバイス層106または図２のデバイス層206に示されるようなエピタキシャル層の伝導性ピラーおよびＭＥＭＳデバイスを組み立てる方法300のある実施形態の工程系統図である。方法は、エピタキシャル層を半導体ウェハの上に形成することによって302から始まる。例えば、エピタキシャル層は、シリコン・ウェハ上の導電材料から形成される。あるいは、エピタキシャル層およびシリコン・ウェハは、非伝導性層によって分離される。方法300は、エピタキシャル層にマスクを適用することによって304に進み、ここで、マスクは、少なくとも一つのＭＥＭＳデバイスおよびエピタキシャル伝導性ピラーのパターンを有する。例えば、エピタキシャル層にＭＥＭＳデバイスおよび伝導性ピラーを形成するために、マスクは、エピタキシャル層の露出表面に適用され、マスクされた領域は、ＭＥＭＳデバイスおよび伝導性ピラーを形成するエピタキシャル層の領域と一致する。
【００１７】
[0027]  方法300は、エピタキシャル層のマスクがされていない部分でエピタキシャル層を介したエッチングによって306に続く。例えば、液体またはプラスマエッチャントは、マスクされたエピタキシャル層の表面に適用される。エッチャントは、マスクによってさらされるエピタキシャル層の領域を除去する。更に、エッチャントがマスクによってさらされる領域で、エピタキシャル層を除去するまで、エッチャントはエピタキシャル層上に残される。いくつかの実施態様では、エッチャントもエピタキシャル層がマスクによってさらされる領域で、完全に除去されることを確実にするためにエピタキシャル層の下で一部の半導体ウェハを取り除く。少なくとも一つの実施形態において、更なる非伝導性酸化物層が、半導体ウェハおよびエピタキシャル層の間に存在する。非伝導性酸化物層がエピタキシャル層を半導体ウェハから分離するとき、エッチャントはまた、マスクおよびエピタキシャル層によってさらされる領域で、非伝導性酸化物層を取り除くために用いられる。方法300は、マスクを除去することによって308に続く。エッチャントがエピタキシャル層から十分に材料を除去するとき、エッチャントは除去され、マスクは除去される。このように、エピタキシャル層をエッチングすることは、ＭＥＭＳデバイスおよび伝導性ピラーを含むエピタキシャル層のパターンを形成し、半導体ウェハに結合する。
【００１８】
[0028]  図４は、図３の方法300によって形成されるデバイス400のある実施形態を例示している線図である。デバイス400は、半導体ウェハ420を含む。方法300のブロック302で、エピタキシャル層406は半導体ウェハ420の上面の上に形成される。エピタキシャル層406は、導電材料から作られる。マスキングおよびエッチングがブロック304および306において実行されたあと、エピタキシャル層406は、ＭＥＭＳデバイス410およびエピタキシャル伝導性ピラー408を含む。示すように、一つ以上の場所で、エピタキシャル層406にエッチングされるパターンは、エピタキシャル層406を通って延び、半導体ウェハ420の上部部分に侵入する。
【００１９】
[0029]  図５は、図１のこの種の基板層102または図２の基板層202のある実施形態であるＭＥＭＳデバイスをサポートするための基板層を製造するための方法500の工程系統図である。特定の実施形態において、非伝導性基板に第１のマスクを適用することで、方法は502から始まる。非伝導性基板は、ガラスのような剛性非伝導性材料から作られる。
第１のマスクは、デバイス面のどの部分が残るか、そして、どの部分が次の処理においてレセスを作られるか制御するために非伝導性基板のデバイス表面に適用される。別の実施形態では、非伝導性基板が導電材料から製造され、導電材料をその他から切り離す非伝導性層については、存在する伝導部品は、非伝導性基板の上に形成される。方法500は、非伝導性基板のマスクされていない部分にエッチングすることによって非伝導性基板のレセスを形成する504に続く。方法500は、第1のマスクを除去する506に進む。
【００２０】
[0030]  別の実施形態では、基板層202が導電材料から製造され、第１のマスクはデバイス面の部分に残り、一部が次の処理においてレセスを作るように制御するために基板層に適用される。導電基板のマスクされていない部分は、エッチングされる。マスクされていない部分がエッチングされるとき、マスクは除去される。マスクの除去の際、非伝導性材料は、基板層の上面に堆積される。いくつかの実施態様では、非伝導性材料は、全ての基板層の上面にわたって堆積する。別の実施態様では、非伝導性材料は、基板層の選択された領域にわたって堆積する。例えば、非伝導性材料は、基板層に結合する他のデバイスと絶縁相互接続を分離する領域で、マスキングを介して堆積する。
【００２１】
[0031]  方法500は、次いで、非伝導性基板に第２のマスクを塗布する508に進む。第１のマスクが非伝導性基板のデバイス表面から、材料の除去のための領域をさらしたのに対して、第２のマスクは材料が非伝導性基板のデバイス表面に加えられる領域をさらす。方法500は、導電材料を非伝導性基板のマスクされていない部分に堆積する510に進む。ある実施形態では、導電材料は非伝導性基板のエッチングされた表面の所望の領域に、電気伝導度を提供する伝導トレースを形成するために堆積される。例えば、非伝導性基板のエッチングされた表面の非レセスが作られた部分から、非伝導性基板のエッチングされた表面のレセスが作られた部分まで伸びる電気接続を提供する伝導トレースは、形成される。更に、方法500は第２のマスクを除去する512に進む。
【００２２】
[0032] 別の実施形態において、導電材料は非伝導性基板の上の層として堆積する。導電材料が堆積するときに、マスクは塗布され、導電材料はマスクによってさらされる領域で除去される。更に別の実施形態では、導電材料は、シャドーマスクを使用している非伝導性基板上へパターン化される。特定の実施態様では、伝導トレースの形成および非伝導性基板上の他の電気接続は、堆積、エッチングまたはシャドーマスクの使用を含む多数のステップを含むことができる。更に、伝導トレースおよび他の電気接続の形成は、繰り返された堆積が所望のパターンを実現することを必要とすることができる。
【００２３】
[0033]  図６は、図５の方法500によって形成されるデバイス600のある実施形態を例示する線図である。デバイス600は、非伝導性基板602を含む。非伝導性基板602は、ガラス、セラミックなどを含む材料から成る。上述のように、非伝導性基板602はまた、非伝導性層でおおわれている導電材料を含むことができる。ブロック502乃至506は、非伝導性基板602にレセス612を形成する。すなわち、レセス612は材料が除去された非伝導性基板602のエッチングされた表面の領域である。メサ614は、材料がブロック502-506に記載されている方法のステップによって、除去されなかったそれらの領域を例示する。伝導トレース604は、導電材料が非伝導性基板602のエッチングされた表面に置かれたブロック508-512に記載されている方法のステップによって形成される領域である。実施形態によっては、伝導トレース604はレセス612に堆積することができる。実施形態によっては、伝導トレース604はレセス612からメサ614まで伸びる。ブロック510で導電材料を堆積させることは、ある実施形態では、信号パッド616の堆積を含む。信号パッド616は、場所を電気的に外部電気的結合部材に接続する伝導トレース604に提供するメサ614の上に形成される伝導トレース604の領域である。
【００２４】
[0034]  図７はＭＥＭＳデバイスを含むエピタキシャルデバイス層を結合することによってデバイスを形成する方法700のある実施形態の工程系統図であり、ＭＥＭＳデバイスをサポートするための基板層を有する方法300によって形成される伝導性ピラーは方法500によって形成された。方法700は、ＭＥＭＳデバイスおよび非伝導性基板層のデバイス表面を有する少なくとも一つの伝導性ピラーを有するエピタキシャルデバイス層のインタフェース表面を方位付けする702から始まる。方法は、非伝導性基板層の一部と接触して、少なくとも一つのエピタキシャル伝導性ピラーおよびＭＥＭＳデバイスを配置する704へ進む。少なくとも一つの実施形態では、エピタキシャル伝導性ピラーは、メサ上の信号パッドを囲む非伝導性基板の領域と親密な接触で配置される。更に、一部のＭＥＭＳデバイスは、メサにある非伝導性基板の領域と親密な接触をもたらされる。方法は、非伝導性基板層にＭＥＭＳデバイスおよびエピタキシャル伝導性ピラーを結合する706へ進む。異なる表面は、周知の結合技術（例えば陽極の結合、直接的な結合、熱圧着など）を用いて互いに結合される。方法700は、エピタキシャル層から半導体ウェハを取り除くことによって708に進む。例えば、図８に示すように、半導体ウェハ420は、エピタキシャル層406において形成されるＭＥＭＳデバイス410の可動部分を解放するためにエピタキシャル層406から取り除かれた。
【００２５】
[0035]  図８は、図３-７に記載される方法によって形成されるデバイス800のある実施形態を例示している線図である。エピタキシャル層406は、非伝導性基板602の表面に非レセスが作られた部分に結合される。ＭＥＭＳデバイス410は、メサ614に結合される。ＭＥＭＳデバイス410が可動部分を含むある実施形態では、メサによってＭＥＭＳデバイス410の可動部分がレセス612を通じてつるされることができる。エピタキシャル伝導性ピラー408は、エピタキシャル層406によって定義されるデバイス層による信号パッド616から、電気径路を延長するために信号パッド616に結合される。
【００２６】
[0036]  図９はダイ901（例えば上の図1-8に記載されているいずれか）のある実施形態を例示しているブロック図であり、フリップチップを使用して（例えば、プリント回路基板の表面のような）表面940に取り付けられる。ダイ901は、非伝導性基板層902とエピタキシャルデバイス層903とを備える。ある実施形態において、ダイ901は図3-8に関して記載されている方法を使用して製造される。
【００２７】
[0037] 上の実施形態にて説明したように、エピタキシャル伝導性ピラー908は、非伝導性基板層902の伝導トレース904から、表面940に到着するように、ダイ901のインタフェース表面906までデバイス層903を介して電気接続を延長するように機能する。少なくとも一つの実施において、伝導性ピラー908のインタフェース表面906は、電気的に導電材料930による表面940に接続している。導電材料930は、伝導性ピラー908を表面940に電気的に接続し、更に物理的にMEMSダイ901を表面940に固定する。導電材料930は、はんだ、金バンプなどのような材料を含むことがでるが、それらに限定されない。
【００２８】
[0038] 図10は、エピタキシャル伝導性ピラーを組み込むＭＥＭＳデバイスを組み立てる方法1000のある実施形態のハイレベルフローチャートである。方法1000は、上記したそれらの実施形態のいずれかと連動して適用されることができる。方法は、伝導トレースが非伝導性基板層の上に形成される1002で始まる。いくつかの実施態様では、伝導トレースは基板層の上側表面に形成される。伝導トレースはまた、非伝導性基板層上のレセス領域の中に形成されることができる。ある実施形態では、伝導トレースがレセス領域の中で形成され、伝導トレースは非レセス領域（例えばメサ）に及ぶ。非レセス領域にある伝導トレースの一部分は、電気信号パッドを形成することができる。
【００２９】
[0039]  方法1000は、サポート基板上のＭＥＭＳデバイスおよび少なくとも一つのエピタキシャル伝導性ピラーを含むエピタキシャルデバイス層を形成することによって1004に続く。例えば、ある実施形態では、ＭＥＭＳデバイスおよび伝導性ピラーは、シリコン・ウェハ上のエピタキシャル層において形成される。当業者がこの明細書を読めば即座に分かるように、ブロック1002および1004に関して例示されるオーダーは限定を意味していない。すなわち、方法は、ブロック1004の前またはブロック1004の後に、ブロック1002を実行することを含むことができる。あるいは、ブロック1002および1004は、少なくとも部分的に並行して実行されることができる。
【００３０】
[0040]  次いで、方法は1006および1008へ進み、デバイス層のＭＥＭＳデバイスが非伝導性基板層に結合され、伝導性ピラーは伝導トレースに結合される。実施形態によっては、陽極結合が、基板層および伝導トレースにそれぞれ、ＭＥＭＳデバイスおよび伝導性ピラーを結合するのに使われる。実施形態によっては、ＭＥＭＳデバイスの機械の一部分が移動することが可能であるように、サポート基板はそれから任意にエピタキシャル層から除去される。伝導トレースに伝導性ピラーを結合することによって、デバイス層のインタフェース表面にある伝導トレースに、伝導性ピラーは、電気接続を提供する。電気接続がデバイス層のインタフェース表面に配置されているので、電気接続はＭＥＭＳデバイスの動作と干渉することなくフリップチップ構成の他の伝導の表面に結合され得る。
【００３１】
例示の実施形態
[0041]  例１は、装置を包含し、該装置は、
表面上に少なくとも１つの伝導トレースを備えた基板層と、
第１の側と反対の第２の側とを備えたエピタキシャルデバイス層と
を有し、
前記エピタキシャルデバイス層の第１の側は、前記基板層に結合され、
前記デバイス層は、
少なくとも１つの微小電子機械システム（ＭＥＭＳ）デバイスと、
少なくとも１つのエピタキシャル伝導性ピラーと、
を有し、
前記少なくとも１つのエピタキシャル伝導性ピラーが、少なくとも１つの伝導トレースを、エピタキシャルデバイス層の第２の側のインターフェース表面に電気的に結合するように、エピタキシャルデバイス層を介して延びる
ことを特徴とする装置。
【００３２】
[0042]  例２は、
前記基板層が、少なくとも１つのレセス領域および少なくとも１つのメサを有し、
少なくとも１つのメサの第１のメサが、エピタキシャルデバイス層の第１の側に結合されることを特徴とする例１に記載の装置を包含する。
【００３３】
[0043]  例３は、前記伝導トレースが、第２のメサの頂部表面からレセス領域の基板層の表面まで延びることを特徴とする例２に記載の装置を包含する。
[0044]  例４は、前記レセス領域が、ＭＥＭＳデバイスの可動部分の下に位置決めされることを特徴とする、例２または３のいずれかに記載の装置を含む。
【００３４】
[0045]  例５は、少なくとも一つのエピタキシャル伝導性ピラーが、外部回路に電気接続を提供することを特徴とする、例１乃至４のいずれか１つの装置を含む。
[0046]  例６は、少なくとも一つのエピタキシャル伝導性ピラーの上面の上に形成されるメタライゼーション層を更に有することを特徴とする、例５に記載の装置を含む。
【００３５】
[0047]  例７は、少なくとも一つのエピタキシャル伝導性ピラーが、電気ボードに電気的に接続され、基板層およびエピタキシャルデバイス層が、フリップチップ構成にパッケージされたダイの一部であることを特徴とする、例５または６のいずれかに記載の装置を含む。
【００３６】
[0048]  例８は、少なくとも一つのエピタキシャル伝導性ピラーの高さが、ＭＥＭＳデバイスの厚みより大きいことを特徴とする、例１乃至７のいずれか１つに記載の装置を含む。
【００３７】
[0049]  例９は、電気システムを包含し、該システムは、
少なくとも１つの電気デバイスを備えた電気的ボードと、
前記電気的ボードに結合されたパッケージされたダイであって、該パッケージされたダイが、
レセス領域を備えた基板層と、
伝導トレースであって、該伝導トレースの一部がレセス領域に形成されることを特徴とする伝導トレースとを備え、ることを特徴とする、パッケージされたダイと、
前記基板層に結合されたエピタキシャルデバイス層と、
を有し、
該デバイス層が、
微小電子機械システム（ＭＥＭＳ）デバイスであって、該微小電子機械システム（ＭＥＭＳ）デバイスの一部が前記レセス領域の上に吊り下げられることを特徴とするＭＥＭＳデバイスと、
少なくとも１つのエピタキシャル伝導性ピラーと、
を有し、
少なくとも１つのエピタキシャル伝導性ピラーの第１の側が、前記伝導トレースに電気的に接続され、少なくとも１つのエピタキシャル伝導性ピラーの第２の側が、前記電気的ボードに電気的に接続され、
少なくとも１つのエピタキシャル伝導性ピラーが、前記エピタキシャルデバイス層のインターフェース表面に前記伝導トレースを電気的に結合するようにエピタキシャルデバイス層を介して延びる、
ことを特徴とする。
【００３８】
[0050]  例１０は、少なくとも一つのエピタキシャル伝導性ピラーおよびＭＥＭＳデバイスが、基板層の上面の上に形成される複数のメサに結合され、伝導トレースは、レセス領域から複数のメサのうちの１つのメサの上面まで延びることを特徴とする、例９の電気システムを含む。
【００３９】
[0051]  例１１は、パッケージされたダイを製造する方法を含み、
該方法は、
伝導トレースを基板層の上に形成するステップと、
微小電子機械システム（ＭＥＭＳ）デバイスおよび、少なくとも１つのエピタキシャル伝導性ピラーを包含するエピタキシャルデバイス層を半導体基板上に形成するステップと、
基板層にデバイス層のＭＥＭＳデバイスを結合するステップと、
伝導トレースにエピタキシャル伝導性ピラーを結合するステップと
を有することを特徴とする。
【００４０】
[0052]  例１２は、非伝導性基板層の少なくとも一つのレセス部分を形成するステップを更に有し、複数のメサは、非伝導性基板層の非レセス部分で形成されることを特徴とする例１１の方法を含む。
【００４１】
[0053]  例１３は、ＭＥＭＳデバイスの一部は、複数のメサの少なくとも一つのメサに結合されることを特徴とする例１２の方法を含む。
[0054]  例１４は、伝導トレースを形成するステップが、第１のレセス領域に、および、第１のメサ上に導電材料を堆積するステップを有することを特徴とする
例12または１３のいずれかに記載の方法を含む。
【００４２】
[0055]  例１５は、伝導トレースにエピタキシャル伝導性ピラーを結合するステップが、メサ上の導電材料にエピタキシャル伝導性ピラーを結合するステップからなることを特徴とする例１４に記載の方法を含む。
【００４３】
[0056]  例１６は、エピタキシャルデバイス層を形成するステップが、
シリコン基板の領域をマスキングするステップであって、マスキングによって形成されたマスクが、ＭＥＭＳデバイスおよび少なくとも一つのエピタキシャル伝導性ピラーと対応することを特徴とするステップと、
エピタキシャルデバイス層を介して、および、シリコン基板の一部内へマスクされていない領域をエッチングするステップと
有することを特徴とする例１４または１５のいずれかの方法を含む。
【００４４】
[0057]  例１７は、エピタキシャルデバイス層から少なくともシリコン基板の一部を除去するステップを更に有することを特徴とする例１６の方法を含む。
[0058]  例１８は、メタライゼーション層を少なくとも一つのエピタキシャル伝導性ピラーに堆積するステップを更に有することを特徴とする例１１乃至１７のいずれかの方法を含む。
【００４５】
[0059]  例１９は、パッケージされたダイをフリップチップ構成の表面に電気的に接続するステップを更に有し、
少なくとも一つのエピタキシャル伝導性ピラーが、伝導トレースを表面に電気的に結合するためにエピタキシャルデバイス層を介して延びることを特徴とする例１１乃至１８のいずれかの方法を含む。
【００４６】
[0060]  例２０は、陽極の結合を使用して、ＭＥＭＳデバイスが、非伝導性基板層に結合され、少なくとも一つのエピタキシャル伝導性ピラーが、伝導トレースに結合されることを特徴とする、例１１乃至１９のいずれかの方法を含む。
【００４７】
[0061]  以下の請求項によって画定される本発明の多くの実施形態を記載してきた。それにもかかわらず、記載されている実施形態に対するさまざまな変更態様が、本発明の趣旨および範囲から逸脱することなく、なされることができると理解される。したがって、他の実施形態は、以下の特許請求の範囲内である。
【図１】
2013173221.tif 000003
【図２】
2013173221.tif 000004
【図３】
2013173221.tif 000005
【図４】
2013173221.tif 000006
【図５】
2013173221.tif 000007
【図６】
2013173221.tif 000008
【図７】
2013173221.tif 000009
【図８】
2013173221.tif 000010
【図９】
2013173221.tif 000011
【図１０】
2013173221.tif 000012
【手続補正書】
【提出日】平成25年3月26日(2013.3.26)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2013173221.tif 000013
【外国語明細書】
2013173221000001.pdf