(57)【要約】【課題】ＤＬＬの遅延値を補償するテストができるメモリインターフェース回路を供給する。【解決手段】メモリインターフェース回路のテストシステムを以下のように構成する。クロック信号（ＣＫ）の周期を遁倍した遁倍クロック（ＣＫｘ２、ＣＫｘ４）を生成する遁倍クロック生成ＰＬＬ回路（２、１４）と、遁倍クロック（ＣＫｘ２、ＣＫｘ４）によりＤＱＳ信号の出力タイミングを選択して出力する選択回路（５、１３）と、ＤＱＳ信号のリード回路側に配置され、オフセット設定機能を有するＤＬＬ回路（４）と、テストパタンデータを自己で生成するパターン発生回路（３）と、テストパタンデータとＤＱ信号とが一致しているか否かを判定する一致判定回路（９）と、ＤＱ信号を１データ遅れで受け取ったときに、ＤＱ信号とテストパタンデータとが一致していると判定する１データ遅れ一致判定回路（１０）とを有するように構成する。【選択図】図１
2013004131.tif 000002
【特許請求の範囲】
【請求項１】
メモリインターフェース回路のテストシステムであって、
クロック信号の周期を遁倍した遁倍クロックを生成する遁倍クロック生成ＰＬＬ回路と、
前記遁倍クロックによりＤＱＳ信号の出力タイミングを選択して出力する選択回路と、
前記ＤＱＳ信号のリード回路側に配置され、オフセット設定機能を有するＤＬＬ回路と、
テストパタンデータを自己で生成するパターン発生回路と、
テストパタンデータとＤＱ信号とが一致しているか否かを判定する一致判定回路と、
前記ＤＱ信号を１データ遅れで受け取ったときに、前記ＤＱ信号と前記テストパタンデータとが一致していると判定する１データ遅れ一致判定回路と
を有することを特徴とする
メモリインターフェース回路のテストシステム。
【請求項２】
請求項１に記載のメモリインターフェース回路のテストシステムにおいて、
前記ＤＬＬ回路は、
前記ＤＱＳ信号を遅延させたＤＤＱＳ信号を出力し、
前記一致判定回路は、
前記ＤＱ信号と前記テストパタンデータとが一致しているときに、前記ＤＤＱＳ信号の遅延が適切であることを示す判定結果を出力し、
前記１データ遅れ一致判定回路は、
前記ＤＱ信号の１データ遅れのデータと前記テストパタンデータとが一致しているときに、前記ＤＤＱＳ信号の遅延が適切であることを示す判定結果を出力する
メモリインターフェース回路のテストシステム。
【請求項３】
請求項２に記載のメモリインターフェース回路のテストシステムにおいて、
前記パターン発生回路は、
前記テストパタンデータと同じデータを前記ＤＱ信号として供給し、
前記一致判定回路は、
前記ＤＤＱＳ信号に同期して取り込まれた前記ＤＱ信号と前記テストパタンデータとの一致判定を行い、
前記１データ遅れ一致判定回路は、
前記ＤＤＱＳ信号に同期して取り込まれた前記ＤＱ信号の１データ遅れのデータと前記テストパタンデータとの一致判定を行い、
メモリインターフェース回路のテストシステム。
【請求項４】
請求項３に記載のメモリインターフェース回路のテストシステムにおいて、さらに、
前記ＤＤＱＳ信号に同期して前記ＤＱ信号を取り込むフリップフロップと、
前記フリップフロップから供給されるＤＱＣ信号を保持するリードデータ保存用メモリ回路と、
前記パターン発生回路から供給される前記テストパタンデータを保持するテストデータ保存用メモリ回路と
を備え、
前記一致判定回路は、
リードデータ保存用メモリ回路に保持された前記ＤＱ信号と、前記テストデータ保存用メモリ回路に保持されたテストパタンデータとの一致判定を行い、
前記１データ遅れ一致判定回路は、
リードデータ保存用メモリ回路に保持された前記ＤＱ信号と、前記テストデータ保存用メモリ回路に保持されたテストパタンデータとの一致判定を行う
メモリインターフェース回路のテストシステム。
【請求項５】
請求項１から４の何れか一項に記載のメモリインターフェース回路のテストシステムにおいて、
前記遁倍クロック生成ＰＬＬ回路は、
前記クロック信号の周期を２倍した２倍クロック、または、前記クロック信号の周期を４倍した４倍クロックを生成する
メモリインターフェース回路のテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリインターフェース回路に関し、特にアットスピードでの端子折り返しでのメモリインターフェーステストが可能なメモリインターフェース回路に関する。
【背景技術】
【０００２】
ＳＤＲＡＭをそなえる半導体装置の出荷試験として、機能テストを実速度で行うアットスピードテスト（ａｔ−ｓｐｅｅｄ  ｔｅｓｔ）がある。ＳＤＲＡＭのデータ転送レートは非常に高速である。そのため、アットスピード試験を行うには高速なテスタを用いる必要がある。高速テスタは高価である。そこで、低速なテスタでアットスピードテストをすることが可能なループバック試験が行われている（例えば、特許文献１参照）。
【０００３】
特許文献１（特開２００８‐２１０４８７号公報）には、ライト回路からリード回路へループバックしたアットスピードでのテストを行うための技術が記載されている。特許文献１に記載の技術では、テスト用のパターン発生回路と、通常動作でのデータを選択する回路と、ライト回路と、リード回路と、帰ってきたデータが正しいかを判定する回路で構成されたテスト回路が記載されている。
【０００４】
図８は、特許文献１に記載のＤＤＲ‐インターフェーステスト回路の構成を示すブロック図である。ＤＤＲ−ＳＤＲＡＭインターフェース回路３０１は、データストローブ信号入出力部３０２、データ信号入出力部３０３、判定部３０４、パターン発生器１０３を備えている。
【０００５】
データストローブ信号入出力部３０２は、データストローブ信号発生回路１０１と、出力バッファ１５６と、入力バッファ１５７と、ＤＬＬ回路３０５とを備えている。データストローブ信号発生回路１０１は、内部クロック信号２ＣＬＫを受けとる。データストローブ信号発生回路１０１から出力されるデータストローブ信号ＤＱＳは、出力バッファ１５６を介してデータストローブ信号入出力部３０２および入力バッファ１５７へ送られる。そのデータストローブ信号ＤＱＳは、入力バッファ１５７を介してＤＬＬ回路３０５へ送られる。そのＤＬＬ回路３０５からは、遅延データストローブ信号ＤＤＱＳが出力される。また、ＤＬＬ回路３０５には、不図示の制御回路から、位相調整信号ＰＡＳが供給される。
【０００６】
データ回路は、データセレクタ３０７と、フリップフロップ１５３と、クロックセレクタ３０８と、出力バッファ１５８と、データ信号入出力部３０３と、入力バッファ１５９と、データ信号キャプチャ用のフリップフロップ３０６とを備えている。データセレクタ３０７は、不図示の内部回路から出力される内部データ信号ＩＤＱと、パターン発生器１０３から出力されるパターンデータＤＰと、テスト制御信号ＴＥＳＴを受け取る。また、クロックセレクタ３０８は、内部クロック信号２ＣＬＫと、内部逆相クロック信号２ＣＬＫＢと、テスト制御信号ＴＥＳＴとを受け取る。内部逆相信号２ＣＬＫＢは、内部クロック信号２ＣＬＫと逆相のクロック信号である。
【０００７】
フリップフロップ１５３からは、データ信号ＤＱまたは遅延データ信号ＤＱＲが出力される。ここで、データ信号ＤＱは、内部逆相クロック信号２ＣＬＫＢに基づいて生成された信号である。遅延データ信号ＤＱＲは、内部クロック信号ＣＬＫに基づいて生成された信号である。データ信号ＤＱまたは遅延データ信号ＤＱＲは、出力バッファ１５８を介して、データ信号入出力部３０３および入力バッファ１５９へ供給される。入力バッファ１５９から送られたデータ信号ＤＱまたは遅延データ信号ＤＱＲは、フリップフロップ３０６へ供給される。フリップフロップ３０６からは、取得データ信号ＤＱＣが出力される。その取得データ信号ＤＱＣは、判定部３０４および不図示の内部回路へ供給される。
【０００８】
判定部３０４は、リードデータ保存用メモリ回路１０７と、テストデータ保存用メモリ回路１０８と、一致判定回路１０９とを備えている。リードデータ保存用メモリ回路１０７は、取得データ信号ＤＱＣを受け取り、テストデータ保存用メモリ回路１０８は、パターンデータＤＰを受け取る。一致判定回路１０９は、リードデータ保存用メモリ回路１０７から供給される試験結果データＭＤと、テストデータ保存用メモリ回路１０８から出力される出力パターンデータＴＤとを受け取る。その一致判定回路１０９からは、判定信号ＤＴが出力される。
【０００９】
ここで、ＤＤＲ−ＳＤＲＡＭインターフェース回路３０１のループバック試験動作を説明する。ＤＤＲ−ＳＤＲＡＭインターフェース回路３０１は、データ書き込み時には、不図示のＤＤＲ‐ＳＤＲＡＭへデータストローブ信号ＤＱＳおよびデータ信号ＤＱを供給する。一方、ＤＤＲ−ＳＤＲＡＭインターフェース回路３０１は、データの読み出し時には、ＤＤＲ‐ＳＤＲＡＭからデータストローブ信号ＤＱＳおよびデータ信号ＤＱを受け取る。またＤＤＲ−ＳＤＲＡＭインターフェース回路３０１は、データ信号ＤＱをＤＤＲ‐ＳＤＲＡＭと通信する通常動作モードと、ＤＤＲ−ＳＤＲＡＭインターフェース回路３０１自身の動作確認を行うテストモードを有する。テストモードで実施されるＤＤＲ−ＳＤＲＡＭインターフェース回路３０１の出荷試験として、機能試験をアットスピードで行うアットスピード試験がある。上述のように、ＤＤＲ‐ＳＤＲＡＭのデータ転送レートは非常に高速である。そのため、アットスピード試験を、テスタを用いて行うには、高速なテスタを用いる必要があるが、高速テスタは高価である。そこで、ループバック試験が行われている。
【００１０】
ループバック試験では、出力バッファ１５６を介したデータストローブ信号ＤＱＳを折り返して入力バッファ１５７へ供給する。また、出力バッファ１５８を介したデータ信号ＤＱを折り返して入力バッファ１５９へ供給する。そして、折り返されたデータストローブ信号ＤＱＳを用いて、折り返されたデータ信号ＤＱをフリップフロップ３０６でキャプチャする。キャプチャされたデータと出力元のデータとが一致するか否かを判定部３０４で判定する。これにより、テスタではデータの一致判定をすれば済むため、安価な低速なテスタを用いて、ＤＤＲ−ＳＤＲＡＭインターフェース回路３０１のアットスピード試験を行うことができる。
【００１１】
次に、テストモードでの動作を図８と図９で説明する。通常モードでは、図８のテスト制御信号ＴＥＳＴがローレベルとされる。クロックセレクタ３０８は、ローレベルのテスト制御信号ＴＥＳＴに応じて、フリップフロップ１５３へ入力されるクロックとして内部逆相クロック信号２ＣＬＫＢを選択する。また、データセレクタＤＳは、フリップフロップ１５３へ入力されるデータとして内部データ信号ＩＤＱを選択する。
【００１２】
一方、不図示の制御回路により、テスト制御信号ＴＥＳＴがハイレベルとされると、ループバック試験モードとされる。クロックセレクタ３０８は、テスト制御信号ＴＥＳＴがハイレベルへ遷移することに応じて、フリップフロップ１５３へ入力されるクロック信号を、内部逆相クロック信号２ＣＬＫＢから内部クロック信号２ＣＬＫへ変更する。また、データセレクタＤＳは、ハイレベルのテスト制御信号ＴＥＳＴに応じて、フリップフロップ１５３へ入力されるデータを、内部データ信号ＩＤＱからパターンデータＤＰへ変更する。パターン発生器１０３では、データストローブ信号ＤＱＳが生成される。
【００１３】
データストローブ信号ＤＱＳは、図９のタイミングチャートの矢印Ａ１０に示すように、内部クロック信号２ＣＬＫの立ち上がりエッジに応じて、内部クロック信号２ＣＬＫを２分周して得られる。パターン発生器１０３から出力されたデータストローブ信号ＤＱＳは、出力バッファ１５６、入力バッファ１５７を経由してＤＬＬ回路３０５に入力される。ＤＬＬ回路３０５では、図９の矢印Ａ１１のように、データストローブ信号ＤＱＳの位相を９０°遅延させた遅延データストローブ信号ＤＤＱＳが生成される。遅延データストローブ信号ＤＤＱＳは、フリップフロップ３０６に入力される。
【００１４】
またフリップフロップ１５３は、クロックセレクタ３０８から入力される内部クロック信号２ＣＬＫに応じて遅延データ信号ＤＱＲを生成する。遅延データ信号ＤＱＲは、図９の矢印Ａ１２に示すように、内部クロック信号２ＣＬＫの立ち上がりエッジに応じて、内部クロック信号２ＣＬＫを２分周して得られる。フリップフロップ１５３から出力された遅延データ信号ＤＱＲは出力バッファ１５８を介して入力バッファ１５９に折り返され、フリップフロップ３０６に入力される。
【００１５】
遅延データストローブ信号ＤＤＱＳのトグルエッジは、図９の矢印Ａ１３のように、遅延データ信号ＤＱＲの中央に位置する。よって、フリップフロップ３０６では、遅延データストローブ信号ＤＤＱＳのトグルエッジに応じて、遅延データ信号ＤＱＲのキャプチャが行われる。このとき、遅延データストローブ信号ＤＤＱＳのトグルエッジは、遅延データ信号ＤＱＲの中央に位置しているため、フリップフロップ３０６は十分な時間マージンをもってデータ信号ＤＱのキャプチャを行うことができる。
【００１６】
フリップフロップ１５３からは、通常モード時にはデータ信号ＤＱが出力され、ループバック試験時には遅延データ信号ＤＱＲが出力される。これにより、ループバック試験モード時においては、データストローブ信号ＤＱＳと遅延データ信号ＤＱＲとのエッジの位相がそろった状態で、両信号がＤＤＲ−ＳＤＲＡＭインターフェース回路３０１に帰還されることになる。すると、データストローブ信号ＤＱＳは、ＤＬＬ回路３０５に入力され、ＤＬＬ回路３０５からは９０°位相が遅延された遅延データストローブ信号ＤＤＱＳが出力されるため、遅延データストローブ信号ＤＤＱＳのエッジは遅延データ信号ＤＱＲの略中央に位置することになる。これにより、フリップフロップ３０６では、遅延データストローブ信号ＤＤＱＳを用いて遅延データ信号ＤＱＲをキャプチャすることができるため、ループバック試験を行うことが可能となる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００８‐２１０４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
特許文献１に技術は、ＤＤＬの遅延値を補償するテストができないという問題がある。特許文献１に技術では、遅延データストローブ信号ＤＤＱＳのトグルエッジが、遅延データ信号ＤＱＲの中央に位置している。それによって、フリップフロップ３０６によるデータ信号ＤＱのキャプチャが、十分な時間マージンを持って行われている。特許文献１に技術において、ＤＬＬの遅延値がずれている場合、マージンが減るものの、フリップフロップ３０６による遅延データ信号ＤＱＲのキャプチャは行われるので、テストとしてはパスとなる。このように、特許文献１に技術では、厳密なＤＬＬの遅延値のテストを実現することが困難であった。
【００１９】
しかし、ＤＬＬの遅延値のズレが大きく、マージンが少ない状態の製品は、セットに組み込んだ後のユーザ製品で、長時間連続で動作させることにより、ノイズや温度変化の影響を受ける。そのような場合、時間経過に伴って、フリップフロップ３０６でのキャプチャ動作が適切に行われなくなってしまうことがある。本発明が解決しようとする課題は、ＤＬＬの遅延値を補償するテストができるメモリインターフェース回路を供給することにある。
【課題を解決するための手段】
【００２０】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２１】
上記の課題を解決するために、メモリインターフェース回路のテストシステムを以下のように構成する。具体的には、そのメモリインターフェース回路のテストシステム（２１）は、クロック信号（ＣＫ）の周期を遁倍した遁倍クロック（ＣＫｘ２、ＣＫｘ４）を生成する遁倍クロック生成ＰＬＬ回路（２、１４）と、遁倍クロック（ＣＫｘ２、ＣＫｘ４）によりＤＱＳ信号の出力タイミングを選択して出力する選択回路（５、１３）と、ＤＱＳ信号のリード回路側に配置され、オフセット設定機能を有するＤＬＬ回路（４）と、テストパタンデータを自己で生成するパターン発生回路（３）と、テストパタンデータとＤＱ信号とが一致しているか否かを判定する一致判定回路（９）と、ＤＱ信号を１データ遅れで受け取ったときに、ＤＱ信号とテストパタンデータとが一致していると判定する１データ遅れ一致判定回路（１０）とを有するように構成する。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ＤＬＬの遅延補償ができることである。その理由として、データストローブ信号ＤＱＳを２倍以上のクロックとオフセット調整機能付きＤＬＬ回路とデータ判定回路と１データ遅れ判定回路を構成することで、データ信号ＤＱをキャプチャするタイミングを自由に設定することができ、キャプチャタイミングの厳しいタイミング状態での出荷試験も行えることである。
【００２３】
また、通常モードのパスも同時にテストできることである。その理由として、データ信号ＤＱは通常モードもテストモードも同じデータパスであり、データストローブ信号は、タイミング調整の組み合わせで同じパス設定でテストを行えるからである。
【図面の簡単な説明】
【００２４】
【図１】図１は、メモリテストシステム２１の第１実施形態の構成を例示するブロック図である。
【図２】図２は、ＤＤＲメモリが通常動作をしているときのメモリテストシステム２１の動作を例示するタイミングチャートである。
【図３】図３は、本実施形態のメモリテストシステム２１において、ＤＬＬが想定よりも遅延が大きいことを検出する動作を例示するタイミングチャートである。
【図４】図４は、本実施形態のメモリテストシステム２１にいて、ＤＬＬが想定より遅延が小さいことを検出する動作を例示するタイミングチャートである。
【図５】図５は、第２実施形態のメモリテストシステム２１の構成を例示するブロック図である。
【図６】図６は、第２実施形態のメモリテストシステム２１において、ＤＬＬが想定よりも遅延が大きいことを検出する動作を例示するタイミングチャートである。
【図７】図７は、第２実施形態のメモリテストシステム２１にいて、ＤＬＬが想定より遅延が小さいことを検出する動作を例示するタイミングチャートである。
【図８】図８は、特許文献１に記載のＤＤＲ‐インターフェーステスト回路の構成を示すブロック図である。
【図９】図９は、特許文献１に記載のＤＤＲ‐インターフェーステスト回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
［第１実施形態］
図１は、本発明のメモリテストシステム２１の第１実施形態の構成を例示するブロック図である。メモリテストシステム２１は、ＤＱＳ選択回路５と、オフセット機能付きＤＬＬ４と、ＤＱ選択回路６と、リードデータ保存用メモリ回路７と、テストデータ保存用メモリ回路８と、一致判定回路９と、１データ遅れ判定回路１０とを備えている。
【００２６】
そのＤＱＳ選択回路５の入力端は、フリップフロップ５１の出力端とフリップフロップ５２の出力端に接続されている。フリップフロップ５１は、データストローブ信号発生回路１の出力を、２倍速クロック発生ＰＬＬ２から供給される２倍速クロックＣＫｘ２を反転させた逆相クロックでキャプチャしている。フリップフロップ５２は、２倍速クロック発生ＰＬＬ２から供給される２倍速クロックＣＫｘ２を非反転させた正相クロックでキャプチャしている。ＤＱＳ選択回路５の出力端は、出力バッファ５６に接続されている。その出力バッファ５６の出力端は、端子ＰＤ１および入力バッファ５７に接続されている。入力バッファ５７から出力される信号は、オフセット機能付きＤＬＬ４に供給される。このオフセット機能付きＤＬＬ４は、ＤＬＬオフセット値入力１２から入力される値で制御される。
【００２７】
ＤＱ選択回路６の入力端の一方には、通常時のデータＩＤＱが供給され、他方には、テスト用データパターン発生器３で生成されるデータが供給される。ＤＱ選択回路６の出力端は、フリップフロップ５３に接続されている。フリップフロップ５３は、ＤＱ選択回路６からの出力を、２倍速クロック発生ＰＬＬ２から２倍速クロックＣＫｘ２の逆相でキャプチャする。
【００２８】
フリップフロップ５３の出力端は、出力バッファ５８に接続されている。その出力バッファ５８の出力端は、端子ＰＤ２および入力バッファ５９に接続されている。入力バッファ５９の出力端は、フリップフロップ５４とフリップフロップ５５に接続されている。フリップフロップ５４は、入力バッファ５９からの出力を、オフセット機能付きＤＬＬ４の正相でキャプチャしている。フリップフロップ５５は、入力バッファ５９からの出力を、オフセット機能付きＤＬＬ４の逆相でキャプチャしている。
【００２９】
リードデータ保存用メモリ回路７には、フリップフロップ５４とフリップフロップ５５の出力端が接続されている。テストデータ保存用メモリ回路８には、テスト用データパターン発生器３の出力端が接続されている。リードデータ保存用メモリ回路７の出力端は、一致判定回路９と１データ遅れ判定回路１０に接続されている。同様に、テストデータ保存用メモリ回路８の出力端は、一致判定回路９と１データ遅れ判定回路１０に接続されている。また、２倍速クロック発生ＰＬＬ２の出力は、１／２分周期１１と出力バッファ６０を通してクロックＣＫとして端子ＰＤ３に供給されている。
【００３０】
以下に、本実施形態のメモリテストシステム２１の動作について説明を行う。まず、本実施形態に対する理解を容易にするために、一般的なＳＤＲＡＭとのアクセス動作を説明する。図２は、ＤＤＲメモリが通常動作をしているときのメモリテストシステム２１の動作を例示するタイミングチャートである。
【００３１】
通常のライト動作でのデータストローブ信号ＤＱＳは、フリップフロップ５１とフリップフロップ５２とＤＱＳ選択回路５をとおって２倍速クロック発生ＰＬＬ２の出力である２倍速クロックＣＫｘ２の立ち上がりエッジに同期して出力される。また、データ信号ＤＱは、フリップフロップ５３で２倍速クロック発生ＰＬＬ２の出力である２倍速クロックＣＫｘ２の立ち下りに同期して読み書きが行われる。
【００３２】
ライトでのデータ信号ＤＱには、データストローブ信号ＤＱＳに対して、クロックＣＫの周期の９０°位相差がつけられている。一方、リード動作時は、ＳＤＲＡＭからはデータ信号ＤＱとデータストローブ信号ＤＱＳとが同じ位相で供給される。データストローブ信号ＤＱＳは、オフセット機能付きＤＬＬ４で位相を調整してから、フリップフロップ５４とフリップフロップ５５とに送られる。フリップフロップ５４とフリップフロップ５５は、位相が調整されたデータストローブ信号ＤＱＳを遅延データストローブ信号ＤＤＱＳとして取り込む。
【００３３】
ここで、本実施形態のアットスピードのループバック試験の動作について説明を行う。図３、図４は、本実施形態のアットスピードのループバック試験の動作を例示するタイミングチャートである。本実施形態のアットスピードのループバック試験は、２つの設定状態で行なわれる。
【００３４】
図３は、本実施形態のメモリテストシステム２１において、ＤＬＬ（オフセット機能付きＤＬＬ４）が想定よりも遅延が大きいことを検出する動作を例示するタイミングチャートである。図３のタイミングチャートのＣＫｘ２、ＣＫ、ＤＱ、ＤＱＳに対応する波形図は、それぞれ、図１の２倍速クロックＣＫｘ２、クロックＣＫ、データ信号ＤＱ、データストローブ信号ＤＱＳのタイミングを示している。また、図３のＤＤＱＳ（２）、ＤＱＣ１（２）、ＤＱＣ２（２）に対応する波形図は、不良品と判定される場合の図１の遅延データストローブ信号ＤＤＱＳ、第１取得データ信号ＤＱＣ１、第２取得データ信号ＤＱＣ２のタイミングを例示している。
【００３５】
データストローブ信号ＤＱＳは、フリップフロップ５１とＤＱＳ選択回路５を通って、２倍速クロック発生ＰＬＬ２の出力である２倍速クロックＣＫｘ２の立ち下がりで同期して出力される。そのデータストローブ信号ＤＱＳは、出力バッファ５６と入力バッファ５７を通してオフセット機能付きＤＬＬ４に供給される。
【００３６】
このとき、ＤＬＬオフセット値入力１２によって、ホールド時間が厳しいフリップフロップ５４とフリップフロップ５５とで、データが正しく取り込める限界値ｔ１になるように、オフセット値が設定される。具体的には、
“データストローブ信号ＤＱＳのハイ幅”−“（９０°の位相＋オフセット値）”
または、
“データストローブ信号ＤＱＳのロー幅”−“（９０°の位相＋オフセット値）”
が、フリップフロップ５４とフリップフロップ５５のホールド値になるようなオフセット値が設定される。
【００３７】
図３に示されているように、このときの遅延データストローブ信号ＤＤＱＳは、ＤＤＱＳ（１）のタイミングとなる。オフセット機能付きＤＬＬ４の遅延値が遅延時間ｔ１の場合には、フリップフロップ５４とフリップフロップ５５は、Ｄ０−Ｄ１−Ｄ２−Ｄ３のデータを取り込み、第１取得データ信号ＤＱＣ１と第２取得データ信号ＤＱＣ２は、それぞれ、ＤＱＣ１（１）とＤＱＣ２（１）のタイミングとなる。この場合、一致判定回路９は、フリップフロップ５４とフリップフロップ５５から供給されるデータが、テスト用データパターン発生器３で生成したデータと一致していると判定する。これにより、ＤＬＬが想定よりも遅延が大きくはないと判断できる。
【００３８】
ＤＬＬの遅延値が遅延時間ｔ２のように目標値より大きくできていると、遅延データストローブ信号ＤＤＱＳは、ＤＤＱＳ（２）のタイミングとなる。フリップフロップ５４とフリップフロップ５５は、Ｄ１−Ｄ２−Ｄ３−０のデータを取り込み、第１取得データ信号ＤＱＣ１と第２取得データ信号ＤＱＣ２はそれぞれＤＱＣ１（２）、ＤＱＣ２（２）のタイミングとなる。この場合、一致判定回路９は、フリップフロップ５４とフリップフロップ５５から供給されるデータが、テスト用データパターン発生器３で生成したデータと一致していないと判定する。
【００３９】
図４は、本実施形態のメモリテストシステム２１にいて、ＤＬＬ（オフセット機能付きＤＬＬ４）が想定より遅延が小さいことを検出する動作を例示するタイミングチャートである。図４のタイミングチャートのＣＫｘ２、ＣＫ、ＤＱ、ＤＱＳに対応する波形図は、それぞれ図１の２倍速クロックＣＫｘ２、クロックＣＫ、データ信号ＤＱ、データストローブ信号ＤＱＳのタイミングを例示している。また、図４のタイミングチャートのＤＤＱＳ（１）、ＤＱＣ１（１）、ＤＱＣ２（１）に対応する波形図は、良品と判定される場合の図１の遅延データストローブ信号ＤＤＱＳ、第１取得データ信号ＤＱＣ１、第２取得データ信号ＤＱＣ２のタイミングを例示している。また、図４のタイミングチャートのＤＤＱＳ（２）、ＤＱＣ１（２）、ＤＱＣ２（２）に対応する波形図は、不良品と判定される場合の図１の遅延データストローブ信号ＤＤＱＳ、第１取得データ信号ＤＱＣ１、第２取得データ信号ＤＱＣ２のタイミングを例示している。
【００４０】
通常動作と同じように、フリップフロップ５１とフリップフロップ５２を通して供給されるデータストローブ信号ＤＱＳを、データ信号ＤＱと９０°の位相差になるようにする。オフセット機能付きＤＬＬ４では、ＤＬＬオフセット値入力１２によって、遅延時間ｔ３が設定される。具体的には、データストローブ信号ＤＱＳの９０°の位相と、フリップフロップ５４とフリップフロップ５５のセットアップ値とがオフセットとして設定され、遅延データストローブ信号ＤＤＱＳはＤＤＱＳ（１）のタイミングとなる。
【００４１】
遅延時間ｔ３のようにＤＤＬの遅延値が正しくできていれば、フリップフロップ５４とフリップフロップ５５は、Ｄ１−Ｄ２−Ｄ３−０のデータを取り込み、第１取得データ信号ＤＱＣ１と第２取得データ信号ＤＱＣ２は、それぞれ、ＤＱＣ１（１）とＤＱＣ２（１）のタイミングとなる。このとき、１データ遅れ判定回路１０は、フリップフロップ５４とフリップフロップ５５から供給されるデータが、テスト用データパターン発生器３で生成したデータに対して１データ遅れであり、一致していると判定できる。ＤＬＬの遅延値が遅延時間ｔ４のように、目標の遅延時間ｔ３よりも小さくできていると、遅延データストローブ信号ＤＤＱＳはＤＤＱＳ（２）のタイミングとなる。このときフリップフロップ５４とフリップフロップ５５は、Ｄ０−Ｄ１−Ｄ２−Ｄ３のデータを取り込み、第１取得データ信号ＤＱＣ１と第２取得データ信号ＤＱＣ２は、それぞれＤＱＣ１（２）とＤＱＣ２（２）のタイミングとなる。この場合、１データ遅れ判定回路１０は、フリップフロップ５４とフリップフロップ５５から供給されるデータが、テスト用データパターン発生器３で生成したデータに対する１データ遅れであると判断されず、したがって１データ遅れ判定回路１０が、一致していない（不良）と判定する。
【００４２】
このように図３に例示した動作のタイミングにおいて、一致判定回路９で一致を検出し、図４に例示したタイミングにおいて、１データ遅れ判定回路１０で一致を検出した場合に、この製品は良品と判定される。
【００４３】
なお、この２つの判定回路（一致判定回路９、１データ遅れ判定回路１０）は、テスト用データパターン発生器３からのテストデータによっては両方が一致と判定する場合がある。したがって、テストデータを複数使用し、一致判定回路９と１データ遅れ判定回路１０が同時に一致判定だけを出すテストパターンにならないようにすることで、より精度の高いテストを行うことが可能となる。また、図３および図４に例示した上述の動作において、ＤＬＬオフセット値入力１２によって設定されるオフセット機能付きＤＬＬ４のオフセットを一義的に定義した。このオフセット機能付きＤＬＬ４のオフセットは、搭載している回路の動作マージンを考慮して決めればよい。また、オフセット値を可変にして何回か測定することも可能である。
【００４４】
上述のように、本実施形態のメモリテストシステム２１は、データ信号ＤＱのキャプチャタイミングを可変させるための構成を備えている。具体的には、アットスピードのループバックテストにおいて、データ信号ＤＱを、ＤＱＳ選択回路５とオフセット機能付きＤＬＬ４とを介してフリップフロップ５４とフリップフロップ５５とにキャプチャタイミングを可変させて供給している。そして、一致判定回路９と１データ遅れ判定回路１０とを構成することで、リード回路のセットアップまたはホールドを厳しいタイミングに設定し、１つ遅れた次のデータを取り込めるタイミングでのテストを行う。それによって、ＤＬＬ遅延の出来栄えがテスト結果に反映される。そのため、最良タイミングのみのテストだけでなく、ＤＬＬの遅延がずれていてマージンの無い状態で動作している製品を判別することが可能となる。さらに、すべての通常動作データパス試験ができずに、他の手段で行っていたテストも実現できるという効果もある。
【００４５】
［第２実施形態］
以下に、本発明の第２実施形態について説明を行う。上述の第１実施形態では、ＰＬＬからの出力が２遁倍（２倍速クロックＣＫｘ２）であった。第２実施形態のメモリテストシステム２１は、４遁倍（４倍速クロックＣＫｘ４）を使用して動作する。図５は、第２実施形態のメモリテストシステム２１の構成を例示するブロック図である。４倍速クロックＣＫｘ４を供給する４倍速クロック発生ＰＬＬ１４と、フロップフロップ６１と、フロップフロップ６２と、フロップフロップ６３とを備えている。フリップフロップ５３の一方の入力端と４倍速クロック発生ＰＬＬ１４との間には、１／２分周期１５が設けられている。第２実施形態のメモリテストシステム２１では、データストローブ信号ＤＱＳは、４５°単位で調整可能となる。
【００４６】
図５に示されている第２実施形態のメモリテストシステム２１において、通常のライト動作では、データストローブ信号ＤＱＳは、４倍速クロック発生ＰＬＬ１４の出力である４倍速クロックＣＫｘ４に基づいて生成される。そのデータストローブ信号ＤＱＳは、フロップフロップ６１とフロップフロップ６２とＤＱＳ選択回路１３を通った後、出力バッファ５６と入力バッファ５７を介してオフセット機能付きＤＬＬ４に供給されている。データ信号ＤＱは第１実施形態と同様である。また、リード動作は第１実施形態と同様である。
【００４７】
以下に、第２実施形態の動作について説明を行う。図６は、第２実施形態のメモリテストシステム２１において、ＤＬＬ（オフセット機能付きＤＬＬ４）が想定よりも遅延が大きいことを検出する動作を例示するタイミングチャートである。
【００４８】
図６のタイミングチャートのＣＫｘ４、ＣＫｘ２、ＣＫ、ＤＱ、ＤＱＳに対応する波形図は、それぞれ、図５の４倍速クロックＣＫｘ４、２倍速クロックＣＫｘ２、クロックＣＫ、データ信号ＤＱ、データストローブ信号ＤＱＳのタイミングを示している。また、図６のタイミングチャートのＤＤＱＳ（１）、ＤＱＣ１（１）、ＤＱＣ２（１）に対応する波形図は、良品と判定される場合の遅延データストローブ信号ＤＤＱＳ、第１取得データ信号ＤＱＣ１、第２取得データ信号ＤＱＣ２のタイミングを示している。また、図６のタイミングチャートのＤＤＱＳ（２），ＤＱＣ１（２）、ＤＱＣ２（２）に対応する波形図は、不良品と判定される場合の遅延データストローブ信号ＤＤＱＳ、第１取得データ信号ＤＱＣ１、第２取得データ信号ＤＱＣ２のタイミングを示している。
【００４９】
第２実施形態のメモリテストシステム２１は、データストローブ信号ＤＱＳを、フロップフロップ６１とＤＱＳ選択回路１３を通っている。メモリテストシステム２１は、そのデータストローブ信号ＤＱＳを、４倍速クロック発生ＰＬＬ１４の出力である４倍速クロックＣＫｘ４の立ち下がりエッジに同期させることで、データ信号ＤＱの一周期に対して９０°送らせて出力することができる。第２実施形態における判定方法は、第１実施形態と同様に行われる。
【００５０】
ＤＬＬオフセット値入力１２によって、フリップフロップ５４とフリップフロップ５５が厳しいホールドでデータが正しく取り込める限界値（遅延時間ｔ５）になるようなオフセット値が設定される。具体的には、
“データストローブ信号ＤＱＳのハイ幅”−“（９０°の位相＋オフセット値）”
または、
“データストローブ信号ＤＱＳのロー幅”−“（９０°の位相＋オフセット値）”
がフリップフロップ５４とフリップフロップ５５のホールド値になるようなオフセット値が設定される。図６に示されているように、遅延データストローブ信号ＤＤＱＳは、ＤＤＱＳ（１）の設定値になる。
【００５１】
ＤＬＬの遅延値が遅延時間ｔ５の正しい遅延でできていれば、フリップフロップ５４とフリップフロップ５５は、Ｄ０−Ｄ１−Ｄ２−Ｄ３のデータを取り込み、第１取得データ信号ＤＱＣ１と第２取得データ信号ＤＱＣ２はそれぞれ、ＤＱＣ１（１）とＤＱＣ２（１）のタイミングとなる。このとき、一致判定回路９は、フリップフロップ５４とフリップフロップ５５から供給されるデータと、テスト用データパターン発生器３で生成したデータとが一致していると判定する。
【００５２】
ＤＬＬの遅延値が遅延時間ｔ６のように、目標の遅延時間ｔ５より大きくできていると、フリップフロップ５４とフリップフロップ５５は、Ｄ１−Ｄ２−Ｄ３−０のデータを取り込み、第１取得データ信号ＤＱＣ１と第２取得データ信号ＤＱＣ２はそれぞれＤＱＣ１（２）、ＤＱＣ２（２）のタイミングとなる。この場合、一致判定回路９は、フリップフロップ５４とフリップフロップ５５から供給されるデータが、テスト用データパターン発生器３で生成したデータと一致していないと判定する。
【００５３】
図７は、第２実施形態のメモリテストシステム２１にいて、ＤＬＬ（オフセット機能付きＤＬＬ４）が想定より遅延が小さいことを検出する動作を例示するタイミングチャートである。図７のタイミングチャートのＣＫｘ４、ＣＫｘ２、ＣＫ、ＤＱ、ＤＱＳに対応する波形図は、それぞれ図５の４倍速クロックＣＫｘ４、２倍速クロックＣＫｘ２、クロックＣＫ、データ信号ＤＱ、データストローブ信号ＤＱＳのタイミングを示している。図７のタイミングチャートのＤＤＱＳ（１）、ＤＱＣ１（１）、ＤＱＣ２（１）に対応する波形図は、良品と判定される場合の遅延データストローブ信号ＤＤＱＳ、第１取得データ信号ＤＱＣ１、第２取得データ信号ＤＱＣ２のタイミングを示している。図７のタイミングチャートのＤＤＱＳ（２）、ＤＱＣ１（２）、ＤＱＣ２（２）に対応する波形図は、不良品と判定される場合の遅延データストローブ信号ＤＤＱＳ、第１取得データ信号ＤＱＣ１、第２取得データ信号ＤＱＣ２のタイミングを示している。
【００５４】
図７に示されているように、データストローブ信号ＤＱＳをフロップフロップ６１とフロップフロップ６２、フロップフロップ６３とＤＱＳ選択回路１３を通って、４倍速クロック発生ＰＬＬ１４の出力である４倍速クロックＣＫｘ４の立ち上がりエッジに同期に同期させる。メモリテストシステム２１は、それによって、データ信号ＤＱの１周期に対して２７０°遅らせて出力する。また、ＤＬＬオフセット値入力１２によって、フリップフロップ５４とフリップフロップ５５が厳しいセットアップでデータが正しく取り込める限界値付近の遅延時間ｔ７になるようにオフセットを設定する。
【００５５】
遅延時間ｔ７のようにＤＤＬの遅延値が正しくできていれば、フリップフロップ５４とフリップフロップ５５は、Ｄ１−Ｄ２−Ｄ３−０のデータを取り込み、第１取得データ信号ＤＱＣ１と第２取得データ信号ＤＱＣ２は、それぞれ、ＤＱＣ１（１）とＤＱＣ２（１）のタイミングとなる。このとき、１データ遅れ判定回路１０は、フリップフロップ５４とフリップフロップ５５から供給されるデータが、テスト用データパターン発生器３で生成したデータに対して１データ遅れであり、一致している判定する。
【００５６】
ＤＬＬの遅延値が遅延時間ｔ８のように目標の遅延時間ｔ７よりも小さくできていると、遅延データストローブ信号ＤＤＱＳはＤＤＱＳ（２）のタイミングとなる。この場合、フリップフロップ５４とフリップフロップ５５は、Ｄ０−Ｄ１−Ｄ２−Ｄ３のデータを取り込む。第１取得データ信号ＤＱＣ１と第２取得データ信号ＤＱＣ２は、それぞれＤＱＣ１（２）とＤＱＣ２（２）のタイミングとなる。このとき、１データ遅れ判定回路１０は、フリップフロップ５４とフリップフロップ５５から供給されるデータが、テスト用データパターン発生器３で生成したデータに対して１データ遅れと一致していない（不良）と判定する。
【００５７】
第２実施形態のメモリテストシステム２１では、データストローブ信号を論理回路で４５°単位に調整を行えることで、ＤＬＬのオフセット範囲調整範囲を小さくすることが可能である。
【００５８】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００５９】
１…データストローブ信号発生回路
２…２倍速クロック発生ＰＬＬ
３…テスト用データパターン発生器
４…オフセット機能付きＤＬＬ
５…ＤＱＳ選択回路
６…ＤＱ選択回路
７…リードデータ保存用メモリ回路
８…テストデータ保存用メモリ回路
９…一致判定回路
１０…１データ遅れ判定回路
１１…１／２分周期
１２…ＤＬＬオフセット値入力
１３…ＤＱＳ選択回路
１４…４倍速クロック発生ＰＬＬ
１５…１／２分周期
２１…メモリテストシステム
５１…フリップフロップ
５２…フリップフロップ
５３…フリップフロップ
５４…フリップフロップ
５５…フリップフロップ
５６…出力バッファ
５７…入力バッファ
５８…出力バッファ
５９…入力バッファ
６０…出力バッファ
６１…フロップフロップ
６２…フロップフロップ
６３…フロップフロップ
１０１…データストローブ信号発生回路
１０３…パターン発生器
１０７…リードデータ保存用メモリ回路
１０８…テストデータ保存用メモリ回路
１０９…一致判定回路
１５３…フリップフロップ
１５４…フリップフロップ
１５５…フリップフロップ
１５６…出力バッファ
１５７…入力バッファ
１５８…出力バッファ
１５９…入力バッファ
３０１…ＤＤＲ−ＳＤＲＡＭインターフェース回路
３０２…データストローブ信号入出力部
３０３…データ信号入出力部
３０４…判定部
３０５…ＤＬＬ回路
３０６…フリップフロップ
３０７…データセレクタ
３０８…クロックセレクタ
２ＣＬＫ…内部クロック信号
２ＣＬＫＢ…内部逆相クロック信号
ＣＫ…クロック
ＣＫｘ２…２倍速クロック
ＣＫｘ４…４倍速クロック
ＤＱ…データ信号
ＤＱＲ…遅延データ信号
ＤＱＳ…データストローブ信号
ＤＤＱＳ…遅延データストローブ信号
ＤＱＣ…取得データ信号
ＤＱＣ１…第１取得データ信号
ＤＱＣ２…第２取得データ信号
ＴＥＳＴ…テスト制御信号
Ａ１０…矢印
Ａ１１…矢印
Ａ１２…矢印
Ａ１３…矢印
ｔ１…遅延時間
ｔ２…遅延時間
ｔ３…遅延時間
ｔ４…遅延時間
ｔ５…遅延時間
ｔ６…遅延時間
ｔ７…遅延時間
ｔ８…遅延時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013004131.tif 000009
【図８】
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【図９】
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