(57)【要約】【課題】ＣＰＵコアや主記憶に復旧困難な障害が発生すると現用系および待機系が一度にダウンする危険性があること。【解決手段】マルチコアプロセッサは、複数のＣＰＵコアと、複数のＣＰＵコアからアクセス可能な主記憶とを有する。現用系プログラムは、第１のＣＰＵコア上で動作し、主記憶のうちの第１のメモリ領域を専有する。待機系プログラムは、第２のＣＰＵコア上で動作し、主記憶のうちの第１のメモリ領域と重複しない第２のメモリ領域を専有する。待機系プログラムは、現用系プログラムに障害が発生したことを検出すると、業務処理を引き継ぐ。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のＣＰＵコアと、該複数のＣＰＵコアからアクセス可能な主記憶とを有するマルチコアプロセッサにおいて、
第１のＣＰＵコア上で動作し、前記主記憶のうちの第１のメモリ領域を専有する現用系プログラムと、
第２のＣＰＵコア上で動作し、前記主記憶のうちの前記第１のメモリ領域と重複しない第２のメモリ領域を専有し、前記現用系プログラムに障害が発生したことを検出すると、前記現用系プログラムで実行されていた業務処理を引き継ぐ待機系プログラムと
を有するマルチコアプロセッサ。
【請求項２】
第３のＣＰＵコア上で動作し、前記現用系プログラムに対して前記第１のＣＰＵコアと前記第１のメモリ領域とを専用リソースとして割り当て、前記待機系プログラムに対して前記第２のＣＰＵコアと前記第２のメモリ領域とを専用リソースとして割り当て、前記現用系プログラムおよび前記待機系プログラムの実行を開始させる仮想化制御プログラムを有する
請求項１に記載のマルチコアプロセッサ。
【請求項３】
前記複数のＣＰＵコアは、それぞれ専用のキャッシュメモリを有する
請求項２に記載のマルチコアプロセッサ。
【請求項４】
前記仮想化制御プログラムは、前記第１のＣＰＵコアの前記キャッシュメモリと前記第２のＣＰＵコアの前記キャッシュメモリとの間で行われる、キャッシュコヒーレンシ制御のためのキャッシュ更新状態の情報の交換を抑止する設定を行った後、前記現用系プログラムおよび前記待機系プログラムの実行を開始させる
請求項３に記載のマルチコアプロセッサ。
【請求項５】
前記複数のＣＰＵコアの前記キャッシュメモリは、ソフトウェアビジブルなフラグを他のキャッシュメモリ対応に有し、前記フラグの値に基づいて前記キャッシュ更新状態の情報の交換を行う他のキャッシュメモリを判断するキャッシュ制御部を有し、
前記仮想化制御プログラムによる前記設定では、前記第１のＣＰＵコアの前記キャッシュメモリと前記第２のＣＰＵコアの前記キャッシュメモリとの間の前記キャッシュ更新状態の情報の交換を抑止するように前記フラグの値を設定する
請求項４に記載のマルチコアプロセッサ。
【請求項６】
複数のＣＰＵコアと、該複数のＣＰＵコアからアクセス可能な主記憶とを有するマルチコアプロセッサにおけるプログラム実行方法であって、
前記主記憶のうちの第１のメモリ領域を専有する現用系プログラムを、第１のＣＰＵコア上で実行し、
前記主記憶のうちの前記第１のメモリ領域と重複しない第２のメモリ領域を専有する待機系プログラムを、第２のＣＰＵコア上で実行し、
前記待機系プログラムが、前記現用系プログラムに障害が発生したことを検出すると、前記現用系プログラムで実行されていた業務処理を引き継ぐ
プログラム実行方法。
【請求項７】
複数のＣＰＵコアと、該複数のＣＰＵコアからアクセス可能な主記憶とを有するマルチコアプロセッサに、
現用系プログラムに対して、第１のＣＰＵコアと前記主記憶のうちの第１のメモリ領域とを専有リソースとして割り当てる処理と、
前記現用系プログラムに障害が発生したことを検出すると前記現用系プログラムで実行されていた業務処理を引き継ぐ待機系プログラムに対して、第２のＣＰＵコアと前記主記憶のうちの前記第１のメモリ領域と重複しない第２のメモリ領域とを専有リソースとして割り当てる処理と
を行わせるための仮想化制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＣＰＵコアと、複数のＣＰＵコアからアクセス可能な主記憶とを有するマルチコアプロセッサに関する。
【背景技術】
【０００２】
信頼性向上を目的とした多重化システムとして、ホットスタンバイシステムがある。ホットスタンバイシステムは、２系統のシステムを用い、その一方を現用系、他方を待機系とし、現用系が故障したときは、待機系を現用系に切り替えて業務処理を継続する。上記２系統のシステムとして、物理的に相違する２つのプロセッサを使用すると、コスト高になる。そこで、仮想化技術を利用して一つのプロセッサ上で複数のＯＳ（オペレーティングシステム）を動作させ、一方のＯＳを現用系、他方のＯＳを待機系とした計算機システムが特許文献１に記載されている。
【０００３】
他方、本発明に関連する他の技術として、以下のような技術がある。
【０００４】
例えば特許文献２には、単一のマルチコアＣＰＵ上において複数のＯＳをそれぞれ異なるＣＰＵコアで動作させ、これら複数のＯＳ間で単一のＩ２Ｓ（Ｉｎｔｅｒ−ＩＣ  Ｓｏｕｎｄ）デバイスを共有させ、一方のＯＳに障害が発生してフリーズした場合、他の正常に動作しているＯＳ側からの出力音声に対して、音切れの発生を防止する技術が記載されている。
【０００５】
また特許文献３には、複数の物理的なコンピュータのそれぞれに仮想マシンを置き、それらをネットワーク経由で協働させる発明が記載されている。
【０００６】
また特許文献４には、複数のＣＰＵコアが同時に同じ内容の演算を行い、その結果を比較し、エラーがある場合には演算結果を修正する発明が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−２８８５９０号公報
【特許文献２】特開２０１１−４３８９２号公報
【特許文献３】特開２００２−０２４０４８号公報
【特許文献４】特表２００６−５１０１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載の技術によれば、一つのプロセッサを用いてホットスタンバイ機能を実現できるため、コスト面で有利である。しかし、ＣＰＵ上のキャッシュメモリに復旧困難な障害が発生する等、プロセッサにハードウェア障害が発生すると、現用系および待機系の双方がダウンしてしまう。
【０００９】
特許文献２に記載される、ＣＰＵコアを各ＯＳに専用に割り当てる技術を特許文献１に適用し、現用系と待機系とにそれぞれ異なるＣＰＵコアを割り当てるようにすれば、何れかのＣＰＵコアに復旧困難な障害が発生してもその影響は障害の発生したＣＰＵコアを使用する系のみに止まるため、現用系および待機系の双方が一度にダウンすることはなくなる。しかし、現用系と待機系とは主記憶を共有しているため、主記憶に復旧困難な障害が発生すると、現用系および待機系の双方がダウンしてしまうことになる。
【００１０】
本発明の目的は、上述したような課題、すなわち、ＣＰＵコアや主記憶に復旧困難な障害が発生すると現用系および待機系が一度にダウンする危険性がある、という課題を解決することにある。
【課題を解決するための手段】
【００１１】
本発明の一形態にかかるマルチコアプロセッサは、
複数のＣＰＵコアと、この複数のＣＰＵコアからアクセス可能な主記憶とを有するマルチコアプロセッサにおいて、
第１のＣＰＵコア上で動作し、上記主記憶のうちの第１のメモリ領域を専有する現用系プログラムと、
第２のＣＰＵコア上で動作し、上記主記憶のうちの上記第１のメモリ領域と重複しない第２のメモリ領域を専有し、上記現用系プログラムに障害が発生したことを検出すると、上記現用系プログラムで実行されていた業務処理を引き継ぐ待機系プログラムと
を有する、といった構成を採る。
【発明の効果】
【００１２】
本発明は上述したような構成を有するため、ＣＰＵコアや主記憶に復旧困難な障害が発生しても現用系および待機系が一度にダウンすることはなくなる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態にかかるマルチコアプロセッサのハードウェア構成の一例を示すブロック図である。
【図２】本発明の第１の実施形態にかかるマルチコアプロセッサのソフトウェア構成の一例とリソース割り当ての一例を示す図である。
【図３】本発明の第２の実施形態にかかるマルチコアプロセッサのハードウェア構成の一例を示すブロック図である。
【図４】本発明の第２の実施形態にかかるマルチコアプロセッサの電源投入から業務処理が開始されるまでのセットアップ処理の一例を示す流れ図である。
【発明を実施するための形態】
【００１４】
次に本発明の実施の形態について図面を参照して詳細に説明する。
[第１の実施形態]
図１を参照すると、本発明の第１の実施形態にかかるマルチコアプロセッサ１は、ハードウェアとして、マルチコアＣＰＵ２と、主記憶メモリ３と、その他ハードウェア４と、これらを相互に接続するシステムバス５とを有する。
【００１５】
マルチコアＣＰＵ２は、３つのＣＰＵコア６ａ〜６ｃと、ＣＰＵコア６間の通信に使用するコア間通信路７とを有する。それぞれのＣＰＵコア６は、システムバス５に接続されると共に、コア間通信路７に接続されている。また、それぞれのＣＰＵコア６は、自コア専用のキャッシュメモリ８ａ〜８ｃを有する。それぞれのＣＰＵコア６には、キャッシュメモリ８以外に、演算部等の他の要素が存在するが、図示は省略している。
【００１６】
主記憶メモリ３は、読み書き可能なメモリであり、ＲＡＭ等で構成される。その他ハードウェア４は、例えば入出力装置、外部記憶装置、通信装置、或いはそれらのインタフェースなどである。
【００１７】
図２を参照すると、本発明の第１の実施形態にかかるマルチコアプロセッサ１は、ソフトウェアとして、仮想化ハイパーバイザー１１と、現用系のＯＳ１２ａと、待機系のＯＳ１２ｂと、各々のＯＳの制御の下で動作するアプリケーションプログラム（図示せず）とを有する。
【００１８】
仮想化ハイパーバイザー１１は、ハードウエアを直接制御する機能を持ち、ＣＰＵコア６ｃ上で動く仮想化制御プログラムである。現用系のＯＳ１２ａおよび待機系のＯＳ１２ｂは、この仮想化ハイパーバイザー１１を通じてＣＰＵコア６ａ、６ｂ、主記憶メモリ３、およびその他ハードウェア４を利用する。本実施形態の場合、図２の破線で示すように、仮想化ハイパーバイザー１１は、現用系のＯＳ１２ａに対して、ＣＰＵコア６ａと、主記憶メモリ３上の一部のメモリ領域９ａを専有リソースとして割り当てる。また、仮想化ハイパーバイザー１１は、待機系のＯＳ１２ｂに対して、図２の一点鎖線で示すように、ＣＰＵコア６ｂと、主記憶メモリ３上の他の一部のメモリ領域９ｂとを専有リソースとして割り当てる。さらに、仮想化ハイパーバイザー１１は、その他ハードウェア４に関しては、現用系のＯＳ１２ａおよび待機系のＯＳ１２ｂの両方から使用可能な共有リソースとして割り当てている。
【００１９】
現用系のＯＳ１２ａは、現用系の業務を行うプログラムである。待機系のＯＳ１２ｂは、現用系のＯＳ１２ｂに障害が発生した場合に現用系のＯＳ１２ａで実行されていた業務処理を引き継いで実行するプログラムである。業務処理としては、例えばマルチプロセッサコア１をネットワーク機器に適用する場合、パケット転送サービスなどが考えられるが、それに限定されるものではない。
【００２０】
現用系のＯＳ１２ａと待機系のＯＳ１２ｂとは、仮想化ハイパーバイザー１１により割り当てられたそれぞれ異なるＣＰＵコア６ａとＣＰＵコア６ｂ上で動作しながら、ホットスタンバイ機能を実現するために、コア間通信路７を利用して互いに通信を行っている。この通信の目的は、一つは、現用系と待機系とでＯＳ状態の同期を採るためである。また他の目的は、障害が発生していないかどうかを互いに監視するためである。本実施形態では、双方のＯＳ間で共有する主記憶領域が存在しないため、共有メモリを経由するＯＳ間通信は行えない。そのため、コア間通信路７を利用したＯＳ間通信を行うようになっている。
【００２１】
次に本実施形態の動作を説明する。
【００２２】
現在、マルチプロセッサ１は、ＯＳ１２ａを現用系、ＯＳ１２ｂを待機系とした冗長構成で動作しているとする。この状態では、例えばその他ハードウェア４を通じて外部から入力されるマルチコアプロセッサ１に対する処理要求は、現用系であるＯＳ１２ａがＣＰＵコア６ａとメモリ領域９ａとその他ハードウェア４とを使用して処理しており、またその処理結果をコア間通信路７経由によるＯＳ間通信によって待機系であるＯＳ１２ｂに送信している。ＯＳ１２ｂは、受け取った情報を使用して自ＯＳ１２ｂの内部状態を更新することで、ＯＳ１２ａの内部状態に一致させている。
【００２３】
また、ＯＳ１２ａとＯＳ１２ｂは、コア間通信路７経由によるＯＳ間通信によって互いの稼動状態をモニターしており、対向ＯＳに障害が発生した際には、直ちにそれを検出することが可能である。
【００２４】
今、現用系のＯＳ１２ａが使用しているＣＰＵコア６ａに搭載されているキャッシュメモリ８ａあるいは主記憶メモリ３におけるＯＳ１２ａ用のメモリ領域９ａに回復不可能なメモリエラーが発生したとする。現用系と待機系の双方のＯＳでＣＰＵコアおよび主記憶を共有している場合、それらに発生した障害は双方のＯＳに影響が及ぶため、双方のＯＳを再起動する以外にエラー状態から回復することができず、マルチコアプロセッサ１が提供している業務処理は中断することとなる。
【００２５】
しかし、本実施形態においては、ＣＰＵコア６ａおよびメモリ領域９ａの障害は、仮想化ハイパーバイザー１１を通じて障害の発生したＣＰＵコア６ａおよびメモリ領域９ａを占有的に使用しているＯＳ１２ａのみに影響が波及し、仮想化ハイパーバイザー１１を通じてＣＰＵコア６ａおよびメモリ領域９ａを使用していないＯＳ１２ｂにはその影響は及ばない。この結果、ＯＳ１２ａは最終的に再起動することとなるが、ＯＳ１２ｂは本障害の影響を受けることなく動作を継続することが可能である。
【００２６】
待機系のＯＳ１２ｂは、ＯＳ間通信によって現用系のＯＳ１２ｂに障害が発生したことを検出すると、自らを現用系に切り替えて業務処理を引き継ぐ。これにより、マルチコアプロセッサ１全体としての業務処理は継続される。
【００２７】
ＯＳ１２ａは、再起動完了後、コア間通信路７を使用したＯＳ間通信を通じて、ＯＳ１２ｂから状態情報等を受け取って自ＯＳ１２ａの内部状態をＯＳ１２ｂの内部状態に一致させ、以後、待機系のＯＳとして動作する。
【００２８】
なお、メモリエラーのように再起動することで復旧可能なエラーではなく、ハードウェア自体に物理的な障害が発生した場合では、該当ハードウェア領域を使用するＯＳはそれ以降使用不能となり、上記のような冗長性は失われるが、それでも他方のＯＳが制御を引き続き行うために、マルチコアプロセッサ全体では業務処理は継続される。
【００２９】
このように本実施形態によれば、現用系のＯＳ１２ａと待機系のＯＳ１２ｂとをそれぞれ異なるＣＰＵコア６ａ、６ｂ上で動作させ、また現用系のＯＳ１２ａと待機系のＯＳ１２ｂとに主記憶メモリ３上のそれぞれ異なるメモリ領域９ａ、９ｂを割り当てるようにしているため、何れかのＣＰＵコア６ａ、６ｂのキャッシュメモリや何れかの主記憶メモリ領域に復旧困難な障害が発生しても、現用系および待機系の双方が一度にダウンすることがなくなる。
【００３０】
[第２の実施形態]
図３を参照すると、本発明の第２の実施形態にかかるマルチコアプロセッサ２１は、それぞれのＣＰＵコア６ａ〜６ｃのキャッシュメモリ８ａ〜８ｃが、キャッシュ更新状態の情報の交換を行う他のキャッシュメモリを判断するキャッシュ制御部２３ａ〜２３ｃを有する点で、第１の実施形態と相違する。
【００３１】
それぞれのキャッシュ制御部２３ａ〜２３ｃは、自キャッシュの更新状態の情報を交換するか否かを示すフラグ２２ａ〜２２ｃを他のキャッシュメモリ対応に有する。それぞれのキャッシュ制御部２３ａ〜２３ｃは、フラグがオンになっている他のキャッシュメモリに対してのみ、自キャッシュの更新状態の情報をシステムバス５を通じて当該他のキャッシュメモリへ送出する。３つのＣＰＵコア６ａ〜６ｃを有する本実施形態の場合、フラグ２２ａ〜２２ｃのそれぞれは、最低２ビットあれば良い。
【００３２】
一般に、それぞれのＣＰＵコア６ａ〜６ｃが独自のキャッシュメモリ８ａ〜８ｃを有するマルチコアプロセッサにおいては、キャッシュのコヒーレンシ（一貫性）を保証する仕組みが必要になる。その代表的な手法にスヌープ方式がある。スヌープ方式では、ＣＰＵコアのキャッシュメモリ間でキャッシュ更新状態の情報を交換することで、各ＣＰＵコアのキャッシュは自身や他のＣＰＵコアのキャッシュのライン更新状態を把握し、どのキャッシュに最新のデータが存在するかを把握し、必要なときに最新のデータを取得できるようにキャッシュラインのパージなどを行う。具体的なプロトコルとして、ＭＥＳＩプロトコルがある。しかし、キャッシュ更新状態の情報の交換はシステムバス５を介して行われるため、コヒーレンシ保持のためのトラフィックによって性能が低下するという課題がある。
【００３３】
本実施形態において、第１の実施形態と同様に、現用系のＯＳ１２ａと待機系のＯＳ１２ｂとに主記憶メモリ３上のそれぞれ異なるメモリ領域９ａ、９ｂを割り当て、現用系のＯＳ１２ａをＣＰＵコア６ａ上で動作させ、待機系のＯＳ１２ｂをＣＰＵコア６ｂ上で動作させると、ＣＰＵコア６ａとＣＰＵコア６ｂとから主記憶メモリ３の同一アドレスのメモリ領域をアクセスすることはない。従って、キャッシュメモリ８ａとキャッシュメモリ８ｂとの間でキャッシュ更新状態の情報の交換を行う必要はない。
【００３４】
そこで、本実施形態では、仮想化制御プログラム１１は、ＣＰＵコア６ａのキャッシュメモリ８ａとＣＰＵコア６ｂのキャッシュメモリ８ｂとの間のキャッシュ更新状態の情報の交換を抑止するようにフラグ２２ａ、２２ｂの値を設定した後、現用系ＯＳ１２ａおよび待機系ＯＳ１２ｂを起動するようにしている。なお、現用系および待機系ＯＳが動作するＣＰＵコア６ａ、６ｂのキャッシュメモリ８ａ、８ｂと、ＣＰＵコア６ｃのキャッシュメモリ８ｃとの間のキャッシュ更新状態の情報の交換を抑止するかどうかは、ＣＰＵコア６ｃからメモリ領域９ａ、９ｂをアクセスする可能性があるか否かに基づいて決定される。
【００３５】
次に本実施形態のセットアップ時の動作を説明する。なお、起動に必要なＢＩＯＳは、マルチコアプロセッサ２１のＣＰＵコア６ｃ中の図示しないＲＯＭに記憶されているものとする。また、起動に必要なブートプログラム、仮想化ハイパーバイザー、システム設定ファイル、各ＯＳは、例えばシステムバス５に接続される磁気ディスク２４に記憶されているものとする。
【００３６】
図４は、マルチコアプロセッサ２１の電源投入から業務処理が開始されるまでのセットアップ処理の一例を示す流れ図である。
【００３７】
電源が投入されると、ＢＩＯＳが起動し、各種デバイスの初期化などが行われる（ステップＳ１）。次に、ＢＩＯＳにより、磁気ディスク２４からブートプログラム２５がＣＰＵコア６ｃにロードされて起動され（ステップＳ２）、続いて、このブートプログラム２５により磁気ディスク２４から仮想化ハイパーバイザー１１がＣＰＵコア６ｃにロードされて起動される（ステップＳ３）。
【００３８】
次に、仮想化ハイパーバイザー１１は、システム設定ファイル２６を磁気ディスク２４から読み込む（ステップＳ４）。このシステム設定ファイル２６には、起動すべきＯＳ１２ａ、１２ｂの情報、各ＯＳに割り当てるＣＰＵコア、主記憶メモリ、その他ハードウェアに関する情報、フラグ２２ａ〜２２ｃの設定値が定義されている。仮想化ハイパーバイザー１１は、システム設定ファイル２６に定義された情報に従って、各ＯＳ１２ａ、１２ｂにリソースを割り当てる（ステップＳ５）。
【００３９】
また、仮想化ハイパーバイザー１１は、システム設定ファイル２６に定義された情報に従って、フラグ２２ａ〜２２ｃの値を設定すると共に、ハードウェア割り込みコントローラの設定等を行う（ステップＳ６）。フラグ２２ａ〜２２ｃの値の設定では、フラグ２２ａ中のキャッシュメモリ８ｂに対応するフラグと、フラグ２２ｂ中のキャッシュメモリ８ａに対応するフラグとは、キャッシュ更新状態の情報の交換を行わないようにオフに設定する。フラグ２２ａ〜２２ｃ中の他のキャッシュメモリに対応するフラグについてもシステム設定ファイル２６に定義された値に従って設定を行う。
【００４０】
その後、仮想化ハイパーバイザー１１は、ＯＳ１２ａを磁気ディスク２４からメモリ領域９ａにロードして起動すると共に、ＯＳ１２ｂを磁気ディスク２４からメモリ領域９ｂにロードして起動する（ステップＳ７）。以後、ＯＳ１２ａの制御の下で現用系の業務処理が実行され、ＯＳ１２ｂの制御の下で待機系の処理が実行される。
【００４１】
本実施形態によれば、第１の実施形態と同様の効果が得られると共に、コヒーレンシ保持のためのトラフィックによって業務処理の性能が低下するのを防止することができる。
【００４２】
また、キャッシュ更新状態の情報の交換を抑止する設定を自動化することができる。
【００４３】
以上、本発明を幾つかの実施形態を挙げて説明したが、本発明は以上の実施形態にのみ限定されず、その他各種の付加変更が可能である。
【００４４】
例えば、以上の各実施形態では、メモリ障害を例として挙げたが、同種のハードウェアを複数実装する場合でも、仮想化ハイパーバイザーにてそれらを占有的に制御するＯＳを割り振り、上記実施形態と同様の処理を行うことで、それらハードウェアに障害が発生した場合でもマルチコアプロセッサ全体での業務処理を継続することが可能となる。
【００４５】
また、以上の各実施形態では、コア間通信路７を使用してＯＳ間通信を実現したが、コア間通信路７の代わりにシステムバス５経由でＯＳ間通信を実現することもできる。また、その他ハードウェア４として通信インターフェースが複数存在する場合、通信インターフェース間の通信をＯＳ間通信に利用することも可能である。
【００４６】
また、ＣＰＵコアを３つ有するマルチコアＣＰＵを例として挙げたが、４つ以上のＣＰＵコアを有するマルチコアＣＰＵに対しても本発明は適用可能である。
【産業上の利用可能性】
【００４７】
本発明は、ネットワーク中継装置等のサービスの中断が許容されない装置や、メモリエラーの訂正機能等、エラー耐性の乏しいハードウェアを搭載するシステムなどに利用可能である。
【符号の説明】
【００４８】
１、２１…マルチコアプロセッサ
２…マルチコアＣＰＵ
３…主記憶メモリ
４…その他ハードウェア
５…システムバス
６ａ〜６ｃ…ＣＰＵコア
７…コア間通信路
８ａ〜８ｃ…キャッシュメモリ
９ａ…ＯＳ１２ａ用のメモリ領域
９ｂ…ＯＳ１２ｂ用のメモリ領域
１１…仮想化ハイパーバイザー
１２ａ…現用系のＯＳ
１２ｂ…待機系のＯＳ
２２ａ〜２２ｃ…フラグ
２３ａ〜２３ｃ…キャッシュ制御部
２４…磁気ディスク装置
２５…ブートプログラム
２６…システム設定ファイル
【図１】
2013130999.tif 000003
【図２】
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【図３】
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【図４】
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