(57)【要約】      （修正有）【課題】できるだけＣＭＰ処理を無くして特性劣化が発生しないようにする不揮発性半導体装置とその製造方法を提供する。【解決手段】半導体基板２上にゲート絶縁膜３、第１シリコン膜４、電極間絶縁膜５、第２シリコン膜６、シリサイド層７、加工用絶縁膜を形成し、これらを順次エッチングしてゲート電極ＭＧを分離形成する。各ゲート電極ＭＧ間にゲート間絶縁膜８を埋め込み形成し、加工用絶縁膜を剥離して第２シリコン膜６の上面を露出させ、且つゲート間絶縁膜８の上面が第２シリコン膜６の上面とほぼ同じ高さとなるように加工する。隣接する２つの選択ゲートトランジスタのゲート電極ＳＧ間の所定幅のコンタクト領域を残してゲート電極ＳＧ間のゲート電極間絶縁膜８を所定深さまでエッチングして第２シリコン膜６の上部を露出させるように加工し、ゲート電極ＳＧの第２シリコン膜８の上部をシリサイド加工し、シリサイド加工の後に層間絶縁膜９を形成する。【選択図】図３
2013122959.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜、第１シリコン膜、電極間絶縁膜、第２シリコン膜、加工用絶縁膜を形成し、
前記加工用絶縁膜、第２シリコン膜、電極間絶縁膜および第１シリコン膜を順次エッチングしてメモリセルトランジスタおよび選択ゲートトランジスタの各ゲート電極を形成し、
前記メモリセルトランジスタおよび前記選択ゲートトランジスタの各ゲート電極間にゲート間絶縁膜としてのシリコン酸化膜を埋め込み、
前記加工用絶縁膜を剥離して前記第２シリコン膜の上面を露出させ、且つ前記ゲート間絶縁膜の上面を前記第２シリコン膜の上面とほぼ同じ高さに加工し、
隣接する２つの前記選択ゲートトランジスタのゲート電極間の所定幅のコンタクト領域の上面に調整用絶縁膜となるシリコン窒化膜を形成し、
前記調整用絶縁膜が形成された領域を残して前記ゲート電極間の前記ゲート電極間絶縁膜を所定深さまでエッチングして前記第２シリコン膜の上部を露出させ、
前記ゲート電極の前記第２シリコン膜の上部をシリサイド加工し、
前記シリサイド加工の後に層間絶縁膜を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜、第１シリコン膜、電極間絶縁膜、第２シリコン膜、加工用絶縁膜を形成し、
前記加工用絶縁膜、第２シリコン膜、電極間絶縁膜および第１シリコン膜を順次エッチングしてメモリセルトランジスタおよび選択ゲートトランジスタの各ゲート電極を形成し、
前記メモリセルトランジスタおよび前記選択ゲートトランジスタの各ゲート電極間にゲート間絶縁膜を埋め込み、
前記加工用絶縁膜を剥離して前記第２シリコン膜の上面を露出させ、且つ前記ゲート間絶縁膜の上面を前記第２シリコン膜の上面とほぼ同じ高さに加工し、
隣接する２つの前記選択ゲートトランジスタのゲート電極間の所定幅のコンタクト領域を残して前記ゲート電極間の前記ゲート電極間絶縁膜を所定深さまでエッチングして前記第２シリコン膜の上部を露出させ、
前記ゲート電極の前記第２シリコン膜の上部をシリサイド加工し、
前記シリサイド加工の後に層間絶縁膜を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置の製造方法おいて、
隣接する２つの前記選択ゲートトランジスタのゲート電極間の所定幅のコンタクト領域を残して前記ゲート電極間の前記ゲート電極間絶縁膜を所定深さまでエッチングして前記第２シリコン膜の上部を露出させるときに、
隣接する２つの前記選択ゲートトランジスタのゲート電極間の所定幅のコンタクト領域の上面に調整用絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置の製造方法において、
前記シリサイド加工により前記第２シリコン膜の膜厚が増加する分を超える膜厚で前記調整用絶縁膜を形成する場合であって、
前記加工用絶縁膜を剥離して前記第２シリコン膜の上面を露出させ、且つ前記ゲート間絶縁膜の上面を前記第２シリコン膜の上面とほぼ同じ高さに加工する際に、
前記ゲート間絶縁膜の上面を前記第２シリコン膜の上面よりも調整寸法だけ低く加工し、
前記シリサイド加工の後に前記第２シリコン膜の上面と前記加工用絶縁膜の上面とをほぼ同じ高さとしたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項２ないし４のいずれかに記載の不揮発性半導体記憶装置の製造方法において、
前記ゲート間絶縁膜をシリコン酸化膜とし、前記調整用絶縁膜をシリコン窒化膜として形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された第１のシリコン膜、電極間絶縁膜、第２のシリコン膜、シリサイド膜からなるメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極と、
前記ゲート電極間を前記ゲート電極の上面よりも低い位置まで埋めるように形成された埋め込み部と２個の前記選択ゲートトランジスタのゲート電極間に所定幅で前記ゲート電極の上面とほぼ同じ高さまで埋めこまれた嵩上げ部とを有するゲート間絶縁膜と、
前記ゲート間絶縁膜の嵩上げ部の上面に形成された調整用絶縁膜と
を備えたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置においては、メモリセルトランジスタのゲート電極間を接続するワード線の配線抵抗を低減するために制御ゲート電極の上部にシリサイド膜を設ける構成を採用している。この場合、制御ゲート電極として多結晶シリコン膜を形成したものを後からその上部をシリサイド化してシリサイド膜を形成するものがある。
【０００３】
このようなシリサイド化の方法としては、制御ゲート電極となる多結晶シリコン膜の上部を所定深さまで露出させるようにゲート間絶縁膜をエッチングで落し込みをして段差を形成している。この後、シリサイド化処理を行うと、多結晶シリコンがシリサイドに転換する際に膨張するため、上記した段差はさらに大きくなる。
【０００４】
このようにして発生する段差は、後工程のコンタクト生成時のコンタクトオープンやダマシンメタル工程の際に、配線抵抗バラつき等の要因となるため残った状態のままとするのは好ましくない。そこで、この上面にシリコン窒化膜などを形成してから段差埋め込み用のシリコン酸化膜などを形成し、その後、シリコン窒化膜をストッパ膜として用いてＣＭＰ（chemical mechanical polishing）処理で平坦化し、この上部に層間絶縁膜を形成する工程を採用している。
【０００５】
しかし、上記のような段差が発生した場合に、シリサイド化処理を実施した後であるため、シリコン窒化膜を高温で成膜することができず、このためシリコン窒化膜が緻密な膜とならないことがある。したがって、ＣＭＰ処理を行うとストッパ膜であるシリコン窒化膜の表面にスクラッチ傷などが発生しやすく、場合によっては電気的特性に悪影響をおよぼすことがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１９２８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、できるだけＣＭＰ処理を無くして特性劣化が発生しないようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜、第１シリコン膜、電極間絶縁膜、第２シリコン膜、加工用絶縁膜を形成し、前記加工用絶縁膜、第２シリコン膜、電極間絶縁膜および第１シリコン膜を順次エッチングしてメモリセルトランジスタおよび選択ゲートトランジスタの各ゲート電極を形成し、前記メモリセルトランジスタおよび前記選択ゲートトランジスタの各ゲート電極間にゲート間絶縁膜を埋め込み、前記加工用絶縁膜を剥離して前記第２シリコン膜の上面を露出させ、且つ前記ゲート間絶縁膜の上面を前記第２シリコン膜の上面とほぼ同じ高さに加工し、隣接する２つの前記選択ゲートトランジスタのゲート電極間の所定幅のコンタクト領域を残して前記ゲート電極間の前記ゲート電極間絶縁膜を所定深さまでエッチングして前記第２シリコン膜の上部を露出させ、前記ゲート電極の前記第２シリコン膜の上部をシリサイド加工し、前記シリサイド加工の後に層間絶縁膜を形成するところに特徴を有する。
【０００９】
また、本実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された第１のシリコン膜、電極間絶縁膜、第２のシリコン膜、シリサイド膜からなるメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極と、前記ゲート電極間を前記ゲート電極の上面よりも低い位置まで埋めるように形成された埋め込み部と２個の前記選択ゲートトランジスタのゲート電極間に所定幅で前記ゲート電極の上面とほぼ同じ高さまで埋めこまれた嵩上げ部とを有するゲート間絶縁膜と、前記ゲート間絶縁膜の嵩上げ部の上面に形成された調整用絶縁膜とを備えたところに特徴を有する。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】メモリセル領域の一部構造を概略的に示す平面図
【図３】（ａ）図２中Ａ−Ａ線に沿った模式的な縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿った模式的な縦断面図
【図４】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１）
【図５】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その２）
【図６】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その３）
【図７】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その４）
【図８】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その５）
【図９】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その６）
【図１０】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その７）
【図１１】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その８）
【図１２】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その９）
【図１３】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１０）
【図１４】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１１）
【図１５】第２実施形態における（ａ）図２中Ａ−Ａ線に沿った模式的な縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿った模式的な縦断面図
【図１６】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１）
【図１７】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その２）
【図１８】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その３）
【図１９】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その４）
【図２０】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その５）
【図２１】第３実施形態における（ａ）図２中Ａ−Ａ線に沿った模式的な縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿った模式的な縦断面図
【図２２】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１）
【図２３】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その２）
【図２４】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その３）
【図２５】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その４）
【図２６】第４実施形態における（ａ）図２中Ａ−Ａ線に沿った模式的な縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿った模式的な縦断面図
【図２７】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１）
【図２８】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その２）
【図２９】第５実施形態における（ａ）図２中Ａ−Ａ線に沿った模式的な縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿った模式的な縦断面図
【図３０】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１）
【図３１】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その２）
【図３２】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その３）
【図３３】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その４）
【図３４】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その５）
【図３５】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その６）
【図３６】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その７）
【図３７】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その８）
【図３８】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その９）
【図３９】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１０）
【図４０】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１１）
【図４１】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１２）
【図４２】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１３）
【図４３】（ａ）製造工程の一段階の状態を図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）製造工程の一段階の状態を図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１４）
【発明を実施するための形態】
【００１１】
（第１実施形態）
以下、第１実施形態について、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１ないし図１４を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【００１２】
まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構造について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。
【００１３】
ＮＡＮＤ型フラッシュメモリ装置１は、そのメモリセルアレイ内に、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、これら選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有するＮＡＮＤセルユニットＳＵが行列状に形成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１４】
図１中のＸ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢ（図２（ａ）のＣＢａ、ＣＢｂに対応）が接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１５】
図２は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２に示すように、半導体基板としてのｐ型のシリコン基板２のメモリセル領域には、トレンチ内に絶縁膜を埋め込むＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って延伸して形成される。この素子分離領域Ｓｂは、図２中、Ｘ方向に所定間隔で複数形成される。これにより、素子領域Ｓａが図２中のＹ方向に沿って延伸形成されることになり、シリコン基板２の表層部に複数の素子領域ＳａがＸ方向に分離して形成される。
【００１６】
ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２中Ｘ方向）に沿って延伸形成される。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（図３（ａ）参照）が形成されている。
【００１７】
Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）の一部となる。選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２は、ＮＡＮＤ列の両端部メモリセルトランジスタＴｒｍのＹ方向両外側に隣接してそれぞれ設けられる。選択ゲートトランジスタＴｒｓ１はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは選択ゲート線ＳＧＬ１により電気的に接続されている。なお選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上に、選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧが構成されている。
【００１８】
同様に、選択ゲートトランジスタＴｒｓ２は、図示はしていないがＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２のゲート電極は選択ゲート線ＳＧＬ２によって電気的に接続されている。なお選択ゲート線ＳＧＬ２と交差する素子領域Ｓａ上にもゲート電極が構成されている。
【００１９】
ビット線コンタクトＣＢａ、ＣＢｂは、それぞれ隣接するゲート電極ＳＧ−ＳＧ間の第１素子領域Ｓａ１、第２素子領域Ｓａ２上に形成されている。また、ビット線コンタクトＣＢａは一方のゲート電極ＳＧに近接し、ビット線コンタクトＣＢｂは他方のゲート電極ＳＧに近接するように、ジグザグ状に配置されている。隣接するビット線コンタクトＣＢａ、ＣＢｂ間の距離が大きくなるように、ビット線コンタクトＣＢａ、ＣＢｂを配置することができ、ビット線コンタクトＣＢａ、ＣＢｂ間のショート不良を低減することができる。
【００２０】
図３（ａ）、（ｂ）はそれぞれメモリセル領域内の断面構造を模式的に示している。図３（ａ）は、図２のＡ−Ａ線に沿う部分のメモリセルトランジスタＴｒｍの断面構造である。図３（ｂ）は、図２のＢ−Ｂ線に沿う部分の一対の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ１およびそれら選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間のビット線コンタクトＣＢｂの形成領域のＹ方向周辺断面構造である。なお、以下の記載では、選択ゲートトランジスタは単にＴｒｓとして記載する。
【００２１】
図３（ａ）、（ｂ）において、半導体基板であるシリコン基板２の上面にゲート絶縁膜３が形成されている。ゲート絶縁膜３は例えばシリコン酸化膜を用いて形成され、メモリセルトランジスタＴｒｍ、選択ゲートトランジスタＴｒｓの形成領域におけるシリコン基板２の上面に形成されている。メモリセルトランジスタＴｒｍは、ゲート絶縁膜３上に形成されたゲート電極ＭＧとソース／ドレイン領域２ａとを含む構成である。メモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成されている。これらメモリセルトランジスタＴｒｍの端部のものに隣接して一対の選択ゲートトランジスタＴｒｓが形成されている。
【００２２】
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ゲート絶縁膜３上に、浮遊ゲート電極を形成するための第１シリコン膜である多結晶シリコン膜４、電極間絶縁膜５、制御ゲート電極を形成するための第２シリコン膜である多結晶シリコン膜６およびシリサイド膜７を有する。電極間絶縁膜５は、ＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜などが用いられる。
【００２３】
ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧ−ＭＧ間に位置するシリコン基板２の表層にはソース／ドレイン領域２ａが設けられ、ゲート電極ＳＧ−ＳＧ間に位置するシリコン基板２の表層にはドレイン領域に対応するＬＤＤ（lightly doped drain）領域２ｂが設けられる。ソース／ドレイン領域２ａおよびＬＤＤ領域２ｂは、シリコン基板２の表層に不純物を導入して形成することができる。また、ゲート電極ＳＧ−ＳＧ間に位置するシリコン基板２の表層には高濃度で不純物を導入したドレイン領域２ｃが形成され、これにより、ＬＤＤ構造が形成されている。
【００２４】
選択ゲートトランジスタＴｒｓのゲート電極ＳＧは、メモリセルトランジスタＴｒｍのゲート電極ＭＧとほぼ同様の構造でありゲート絶縁膜３上に、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、シリサイド膜７が積層されている。ゲート電極ＳＧにおいては、電極間絶縁膜５の中央部は開口５ａが設けられ、多結晶シリコン膜４と６とが接触して電気的に導通した状態とされている。なお、断面構造の図示を省略しているが、選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２のいずれのゲート電極ＳＧも同様の構造となっている。
【００２５】
ゲート電極ＭＧおよびゲート電極ＳＧの上部に形成されるシリサイド膜７は、多結晶シリコン膜６を成膜した後にシリサイド形成用のメタルを成膜し、これを熱処理して多結晶シリコン膜６の上部をシリサイド化して形成している。また、このように多結晶シリコン膜６をシリサイド化して形成するので、シリサイド反応が多く進んだ上部においては高さおよび横幅の寸法がやや大きくなっている。
【００２６】
また、シリサイド反応は、多結晶シリコン膜６の上部および側面からも進行するので、幅寸法が小さいゲート電極ＭＧのシリサイド膜７は、下部の多結晶シリコン膜６に対して下方にシリサイド反応が進行して膜厚が厚く形成されている。幅寸法が大きいゲート電極ＳＧのシリサイド膜７は、上部の端面部分が内側に部分的にシリサイド反応が進行している。
【００２７】
ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間には、ゲート間絶縁膜としてのシリコン酸化膜８が埋め込み形成されている。シリコン酸化膜８は、ゲート電極ＭＧ間ではその上面の高さがシリサイド膜７の縦方向中央付近に位置している。そして、これらを埋めるように層間絶縁膜であるシリコン酸化膜９が所定膜厚で形成されている。
【００２８】
ゲート電極ＳＧ−ＳＧ間には、ゲート電極ＳＧの側壁にスペーサ膜１０が形成されている。また、ゲート電極ＳＧ−ＳＧ間のスペーサ膜１０間は、ゲート絶縁膜３が剥離されシリコン基板２の表面が露出されており、この上面およびスペーサ膜１０の側面に沿うようにＴＥＯＳ膜からなるシリコン酸化膜１１、シリコン窒化膜１２が形成されると共に、残った凹部を埋め込むようにシリコン酸化膜１３が形成されている。
【００２９】
シリコン酸化膜１１、シリコン窒化膜１２およびシリコン酸化膜１３からなる部分は、上面の高さがシリサイド膜７の上面よりも少し低い位置に形成されており、その上面を覆うように調整用絶縁膜としての所定膜厚のシリコン窒化膜１４が形成されている。シリコン窒化膜１４の上面の高さは、シリサイド膜７の上面よりも段差寸法Ｄ１だけ高い位置となるように形成されている。段差寸法Ｄ１は、シリコン窒化膜１４の膜厚もしくはそれよりも少し小さい寸法となっている。シリコン窒化膜１４の膜厚よりも段差寸法Ｄ１が小さくなるのは、後述するようにシリサイド膜７を形成する際にシリサイド反応により若干膨張することで膜厚が大きくなったことで段差が小さくなるからである。
【００３０】
また、シリコン窒化膜１４の幅寸法Ｗは、シリコン酸化膜１１、シリコン窒化膜１２およびシリコン酸化膜１３からなる部分を覆う程度の寸法に設定されている。この幅寸法Ｗは、後工程でコンタクトホールを形成する際に、これを満たす幅寸法が確保できれば良い。したがって、シリコン酸化膜１３を覆う程度とすることもできるし、あるいはスペーサ膜１０の一部を覆う程度まで形成することができる。選択ゲートＳＧのシリサイド膜７を形成する際に支障を及ぼさない程度であれば広い幅寸法Ｗとすることもできる。
【００３１】
上記の構成では、シリコン窒化膜１４の上面の高さが、ゲート電極ＳＧのシリサイド膜７の上面よりも段差寸法Ｄ１だけ高い位置となるように形成されているため、その上面に形成したシリコン酸化膜９の上面にも段差寸法Ｄ１以下の段差寸法ｄ（≦Ｄ１）の凸部９ａとして現れる。しかし、この程度の段差であれば後の工程に支障を及ぼすのを大きく低減させることができる。
【００３２】
なお、この場合において、従来の構成を採用した場合には、工程上で、シリコン酸化膜１１、シリコン窒化膜１２およびシリコン酸化膜１３からなる部分の高さがシリサイド膜７の形成時にシリコン酸化膜８、１０を落とし込んだときの高さ寸法とほぼ同等となる。つまり、図３（ｂ）中、寸法Ｒで示す程度の段差が発生しているので、この凹部を解消させるために凹部埋め込みのための絶縁膜形成工程およびＣＭＰ工程を追加して平坦化処理をすることが行われていた。
【００３３】
次に、上記構成の製造方法の一例について図４〜図１４の図面を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、工程を削除することもできる。また、各工程は実用的に可能であれば、適宜入れ替えても良い。
【００３４】
まず、図４（ａ）、（ｂ）に示すゲート加工後の状態となるまでの工程を簡単に説明する。ｐ型のシリコン基板２上にシリコン酸化膜を用いたゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば熱酸化処理により形成する。次に、浮遊ゲート電極用の材料となる多結晶シリコン膜４を減圧ＣＶＤ（化学気相成長）法により成膜する。このとき不純物としてはｎ型の不純物であるリン（Ｐ）またはｐ型の不純物であるホウ素（Ｂ）が用いられる。
【００３５】
この後、図示はしないが、多結晶シリコン膜４およびシリコン基板２の上部をフォトリソグラフィ技術およびエッチング技術により図４（ａ）、（ｂ）と直交する方向（Ｘ方向）に分断する溝を形成し、溝内部に素子分離絶縁膜（図示せず）を埋込むことで素子領域Ｓａ、Ｓｃを複数に分断し素子分離領域Ｓｂ、Ｓｄを形成する。
【００３６】
次に、多結晶シリコン膜４上にＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法によりＯＮＯ（oxide-nitride-oxide）膜などを形成することで電極間絶縁膜５を形成する。なお、ＯＮＯ膜の成膜前後にラジカル窒化処理することでＮＯＮＯＮ膜としても良いし、酸化アルミニウム（アルミナ）や酸化ハフニウムを含む高誘電率膜を中間の窒化膜の代わりに形成しても良い。次に、電極間絶縁膜５上にＣＶＤ法により制御ゲート電極の材料となる多結晶シリコン膜６ａを形成する。このときの多結晶シリコン膜６ａは、図３の構成において説明した場合の多結晶シリコン膜６よりも厚い膜厚であってシリサイド膜７の分を含めた厚さに形成されている。続いて、多結晶シリコン膜６ａ上にＣＶＤ法により加工用絶縁膜としてのシリコン窒化膜１５を形成する。
【００３７】
次に、このシリコン窒化膜１５上にドライエッチング加工のハードマスクとなるシリコン酸化膜（図示せず）を成膜した後、フォトリソグラフィ技術によりメモリセル領域においてはラインアンドスペースのパターン、周辺回路領域においては所定のパターンにレジスト膜を形成する。レジスト膜をマスクとしてシリコン酸化膜をパターニング加工してハードマスクを形成し、続いて、ハードマスクを利用してシリコン窒化膜１５を異方性エッチング（例えばＲＩＥ法による）する。
【００３８】
次いで、多結晶シリコン膜６、電極間絶縁膜５、多結晶シリコン膜４を異方性エッチングにより加工することで、ゲート電極ＭＧおよびゲート電極ＳＧを分離形成する。なお、この工程では、ゲート絶縁膜３の途中またはシリコン基板２に至るまでエッチングによりゲート絶縁膜３を除去しても良い。この後、ゲート電極ＭＧおよびＳＧのシリコン窒化膜１５をマスクとしてシリコン基板２の表層に一般的なイオン注入法によりｎ型の不純物（例えばリン）を導入し、熱処理を行うことでソース／ドレイン領域２ａおよびＬＤＤ領域２ｂ（ソース領域も同様）を形成する。これにより、図４（ａ）、（ｂ）に示した構成を得る。
【００３９】
次に、図５（ａ）、（ｂ）に示すように、ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間にシリコン酸化膜８を埋め込み形成する。この工程では、図４（ａ）、（ｂ）に示した状態からゲート電極ＭＧおよびＳＧの側壁にシリコン酸化膜８を形成すべく、全面にシリコン酸化膜８を形成する。その後、エッチング処理を経て各ゲート電極ＭＧ、ＳＧの上面およびゲート電極ＳＧ同士が対向する側壁およびゲート電極ＳＧ−ＳＧ間のシリコン基板２のゲート絶縁膜３を露出させるように加工する。
【００４０】
続いて、図６（ａ）、（ｂ）に示すように、一対のゲート電極ＳＧの対向する部分の側壁にシリコン酸化膜であるＴＥＯＳ膜によるスペーサ膜１０を形成する。このスペーサ膜１０の形成においては、全面に所定膜厚のＴＥＯＳ膜を形成し、スペーサ加工としてＲＩＥ（reactive ion etching）処理によりエッチバック加工してゲート電極ＳＧの側壁部分のＴＥＯＳ膜を残すことでスペーサ膜１０を形成している。このとき、ゲート電極ＳＧ−ＳＧ間に露出していたゲート絶縁膜３も同時に除去されているが、除去しない状態でエッチング加工を停止させても良い。
【００４１】
次に、ＴＥＯＳ膜からなるスペーサ膜１０をマスクとして利用し、ゲート電極ＳＧ−ＳＧ間のシリコン基板２表層に高濃度の不純物（ｎ型の場合、例えばリンまたはヒ素）をイオン注入により導入する。続いて、不純物の活性化をするための熱処理を施すことによりコンタクト用のドレイン領域（ソース領域）２ｃを形成しＬＤＤ構造とする。
【００４２】
続いて、図７（ａ）、（ｂ）に示すように、上記構成の上面すなわち、各ゲート電極ＭＧ、ＳＧの上面のシリコン窒化膜１５上面およびそれらの間に埋め込まれたシリコン酸化膜８の上面、ゲート電極ＳＧ−ＳＧ間のスペーサ膜１０の表面、シリコン基板２の上面に接触するようにライナー膜としてのシリコン酸化膜１１を所定膜厚で形成する。また、このシリコン酸化膜１１の上面にライナー膜としてのシリコン窒化膜１２を所定膜厚で形成する。これにより、ゲート電極ＳＧ−ＳＧ間においては、スペーサ膜１０の表面およびシリコン基板２の表面に沿うようにシリコン酸化膜１１およびシリコン窒化膜１２が形成され、この部分に凹部が形成された状態となる。
【００４３】
次に、図８（ａ）、（ｂ）に示すように、上記したゲート電極ＳＧ−ＳＧ間の凹部を埋め込むように流動性の高いシリコン酸化膜１３を埋め込み形成する。この場合、凹部以外に形成されたシリコン酸化膜１３は、ＣＭＰ（chemical mechanical polishing）処理によりシリコン窒化膜１２をストッパとして研削除去して平坦化されている。
【００４４】
続いて、図９（ａ）、（ｂ）に示すように、シリサイド膜７を形成するために、シリコン窒化膜１５を除去するエッチバック処理を行う。このとき、同時にシリコン酸化膜８、１０、１１、１３およびシリコン窒化膜１２をエッチバック処理するため、無選択の条件でエッチングする。
【００４５】
次に、図１０（ａ）、（ｂ）に示すように、上記のエッチバックした表面にシリコン窒化膜１４ａを全面に成膜する。このシリコン窒化膜１４ａは、後工程のコンタクト形成時におけるＲＩＥ処理のストッパとして機能するものである。
【００４６】
続いて、図１１（ａ）、（ｂ）に示すように、上記の様に成膜したシリコン窒化膜１４ａをメモリセル以外のゲート電極ＳＧあるいは周辺回路のトランジスタのゲート電極間を覆うようにレジスト膜１６でカバーするようにパターニングする。この後、レジスト膜１６をマスクとしてエッチング処理をすることでレジスト膜１６のパターン部分以外のシリコン窒化膜１４ａを除去して、シリコン窒化膜１４を形成する。この場合、シリコン窒化膜１４は、選択ゲートトランジスタＴｒｓのゲート電極ＳＧ−ＳＧ間においては、スペーサ膜１０よりも内側つまりシリコン酸化膜１１、シリコン窒化膜１２およびシリコン酸化膜１３の上面部分を覆うようにパターニングされている。
【００４７】
次に、図１２（ａ）、（ｂ）に示すように、ゲート電極ＭＧおよびゲート電極ＳＧの上部に露出している制御ゲート電極用の多結晶シリコン膜６の上部を所定深さまで露出させるため、シリコン酸化膜８およびスペーサ膜１０をＲＩＥ法によりエッチバック処理する。この場合、エッチバック処理では、シリコン酸化膜を多結晶シリコン膜６に対して高選択な条件でエッチング加工する。また、エッチバック加工の深さは、後のシリサイド処理の際におけるシリサイド化の量を制御するのに適した深さに設定される。
【００４８】
なお、この状態では、選択ゲート電極ＳＧ−ＳＧ間にエッチバック処理で低くならないようにシリコン窒化膜１４で覆っているので、幅の広い段差が発生することなく、しかも、ゲート電極ＳＧの上部のシリサイドに適した多結晶シリコン膜６の上部の露出を行なっている。続いて、図１３（ａ）、（ｂ）に示すように、レジスト膜１６をアッシング処理により除去し、シリコン窒化膜１４の上面が露出する状態とする。
【００４９】
この後、図１４（ａ）、（ｂ）に示すように、シリサイド加工のためのメタル工程に先立ってその前処理を行うと共にシリサイドメタルをスパッタ法（またはＣＶＤ法）により所定膜厚だけ成膜する。ここでは、ニッケルシリサイドを形成するので、ニッケル（Ｎｉ）膜を形成している。ニッケル膜の成膜後に、ＲＴＡ（rapid thermal annealing）技術を用いて熱処理を行うことによりニッケルと多結晶シリコン膜６が接触している部分でシリサイド反応を起こさせて多結晶シリコン膜６の上部をシリサイド化してシリサイド膜７を形成する。
【００５０】
シリサイド膜７の形成後に、シリコン酸化膜上のニッケル膜などの反応に寄与しない余分なニッケル膜を硫酸過水（硫酸＋過酸化水素水）処理により剥離する。この状態では、メモリセルトランジスタＴｒｍのゲート電極ＭＧにおいては、幅寸法が小さいことにより、多結晶シリコン膜６の上部が横方向からもシリサイド反応が内側に進行してシリコン酸化膜８の上面部分よりも下の部分までシリサイド化して厚い膜厚のシリサイド膜７が形成される。また、選択ゲートトランジスタＴｒｓのゲート電極ＳＧにおいては、ゲート電極ＭＧに比べて幅寸法が大きく、シリサイド反応は横方向に進行するものの、内部側を除いた端部だけがシリコン酸化膜８あるいはスペーサ膜１０の上面部分から下の部分に一部シリサイド化されたシリサイド膜７が形成される。
【００５１】
続いて、前述した図３（ａ）、（ｂ）に示すように、コンタクト形成用のシリコン酸化膜９を全面に形成する。このとき、シリサイド膜７は、熱処理を経ることで多結晶シリコン膜６の形成時点での高さよりもシリサイド反応によって膨張するので、図に示すように上部および左右に寸法が拡大したものとなる。このため、ゲート電極ＭＧおよびＳＧの上面の高さは、ゲート電極ＳＧ−ＳＧ間のシリコン窒化膜１４の上面高さには達しないものの下面よりも少し高い位置となり、段差寸法がＤ１となる。シリコン酸化膜９の上面にはこの段差寸法Ｄ１よりも小さい段差寸法ｄを有する凸部９ａができるが、後の工程に支障を及ぼさない程度である。
【００５２】
この後、フォトリソグラフィ技術を用いてメモリセル領域のビット線コンタクトＣＢａ、ＣＢｂを形成するためのコンタクトホールを形成する。この場合、コンタクトホールの形成においては、ＲＩＥ法によりシリコン酸化膜９をエッチングするが、ここでシリコン窒化膜１４はコンタクトストッパ膜として機能させることができ、一旦エッチングを止めることでエッチングの過不足を調整する。続いて、シリコン酸化膜１３、シリコン窒化膜１２、シリコン酸化膜１１を順次エッチングして除去することでコンタクトホールを形成する。
【００５３】
次に、コンタクトホールの内壁面にチタンなどのバリアメタルを薄く形成した上で、コンタクトホール内にコンタクト材を埋め込んでコンタクトを形成する。この後さらに上層に多層配線構造を形成する。ここでは、この後の製造工程は発明の特徴部分に特に関係しないため説明を省略する。これにより、ＮＡＮＤ型フラッシュメモリ装置１を得る。
【００５４】
このような本実施形態によれば、シリサイド工程に際して、ゲート電極ＭＧおよびＳＧの上部の多結晶シリコン膜６の上面を露出させたときに、ゲート電極ＳＧ−ＳＧ間にシリコン酸化膜１１、１３、シリコン窒化膜１２の上面にシリコン窒化膜１４を形成してこの部分の落し込みをしないようにしているので、シリサイド工程後にゲート電極ＳＧとの段差を小さくすることができる。
【００５５】
これによって、後工程で上記の段差に起因した凹部を埋め込むための工程として、ストッパ用シリコン窒化膜の形成工程、埋め込み用のシリコン酸化膜の形成工程およびシリコン窒化膜をストッパとしてシリコン酸化膜をＣＭＰ処理により平坦化する工程を無くすことができ、シリサイド膜７の形成後に低温で形成するシリコン窒化膜をストッパとしたＣＭＰ処理でシリコン窒化膜の表面にスクラッチなどの発生がなくなり、スクラッチに起因した不良発生を抑制できる。
【００５６】
また、ゲート電極ＳＧ−ＳＧ間にシリコン酸化膜１１、１３、シリコン窒化膜１２の上面にシリコン窒化膜１４を形成しているので、シリコン酸化膜９にコンタクトホールを形成する際にシリコン窒化膜１４をエッチングのストッパとして利用することができ、エッチングの制御性を高く保持することができる。また、このシリコン窒化膜１４は、シリサイド膜７を形成する前に成膜するので、形成温度の制約を受けず高温で形成することができ、膜質を高いものとして形成でき、これによってＲＩＥのストッパ膜としての効果を高めることが可能となる。
【００５７】
なお、この構成では、周辺回路部のトランジスタのゲート電極上にもシリコン窒化膜が形成されていないが、そのゲートコンタクトの形成に際しては、シリサイド膜が形成されていることで、シリコン酸化膜との選択比を確保可能であるので工程上での支障を来すことはない。
【００５８】
また、ゲート電極ＳＧ−ＳＧ間の充填材を変更すると、２個のゲート電極ＳＧ−ＳＧ間および周辺のシリコン酸化膜との選択比が異なりリセス量が変化することに起因してシリサイド工程以降での調整をすることとなるが、この部分の上部にシリコン窒化膜１４を形成していることで、エッチバック時の調整要素を無くすることができ、安定したプロセスとして実施することができるようになる。
【００５９】
（第２実施形態）
図１５〜図２０は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この第２実施形態においては、第１実施形態において発生していたゲート電極ＳＧ−ＳＧ間のシリコン窒化膜１４部分とゲート電極ＳＧとの高さの段差寸法Ｄ１をほぼゼロ（矢印ＤＸで示す部分）となるように工程を付加したところである。
【００６０】
すなわち、図１５の構成においては、第１実施形態とほぼ同じ構成であるが、上記した点において相違している。詳細に述べると、この図１５の構成では、ゲート電極ＳＧの高さは同じであるが、シリコン窒化膜１４が形成された部分の下のシリコン酸化膜１１、１３及びシリコン窒化膜１２からなる部分の高さが予め段差寸法Ｄ１を解消するように低く形成されているところが相違点である。
【００６１】
以下、上記のように構成するための工程について説明する。
第１実施形態と同様に図８（ａ）、（ｂ）に示した状態まで加工し、その後、シリコン窒化膜１５を除去するエッチバック処理を行う。このとき、同時にシリコン酸化膜８、１０、１１、１３およびシリコン窒化膜１２をエッチバック処理するため、無選択の条件でエッチングして図９（ａ）、（ｂ）に示した状態に形成する。
【００６２】
この状態に続けて、エッチングの条件を変更して、多結晶シリコン膜６に対してシリコン酸化膜８、１０、１１、１３およびシリコン窒化膜１２を選択的にエッチバック処理する条件として図１６（ａ）、（ｂ）に示すように、多結晶シリコン膜６の上面よりも他の部分の絶縁膜を落とし込み寸法Ｄ２だけ低くなるように加工する。このときの落し込み寸法Ｄ２の大きさが前述した段差寸法Ｄ１を解消するための準備となる。
【００６３】
以下、第１実施形態と同様にして、図１７（ａ）、（ｂ）に示すように、上記のエッチバックした表面にシリコン窒化膜１４ａを全面に成膜する。続いて、図１８（ａ）、（ｂ）に示すように、上記の様に成膜したシリコン窒化膜１４ａをメモリセル以外のゲート電極ＳＧあるいは周辺回路のトランジスタのゲート電極間を覆うようにレジスト膜１６でカバーするようにパターニングする。この後、レジスト膜１６をマスクとしてエッチング処理をすることでレジスト膜１６のパターン部分以外のシリコン窒化膜１４ａを除去して、シリコン窒化膜１４を形成する。
【００６４】
次に、図１９（ａ）、（ｂ）に示すように、ゲート電極ＭＧおよびゲート電極ＳＧの上部に露出している制御ゲート電極用の多結晶シリコン膜６の上部を所定深さまで露出させるため、シリコン酸化膜８およびスペーサ膜１０をＲＩＥ法によりエッチバック処理する。続いて、レジスト膜１６をアッシング処理により除去し、シリコン窒化膜１４の上面が露出する状態とする。
【００６５】
この後、図２０（ａ）、（ｂ）に示すように、シリサイド加工のためのメタル工程に先立ってその前処理を行うと共にシリサイドメタルであるニッケル膜をスパッタ法（またはＣＶＤ法）により所定膜厚だけ成膜する。ニッケル膜の成膜後に、ＲＴＡ技術を用いて熱処理を行うことにより多結晶シリコン膜６の上部をシリサイド化してシリサイド膜７を形成する。シリサイド膜７の形成後に、シリコン酸化膜上のニッケル膜などの反応に寄与しない余分なニッケル膜を剥離する。
【００６６】
続いて、前述した図１５（ａ）、（ｂ）に示すように、コンタクト形成用のシリコン酸化膜９を全面に形成する。このとき、シリサイド膜７は、熱処理を経ることで多結晶シリコン膜６の形成時点での高さよりもシリサイド反応によって膨張するので、図に示すように上部および左右に寸法が拡大したものとなる。これにより、ゲート電極ＭＧおよびＳＧの上面の高さは、ゲート電極ＳＧ−ＳＧ間のシリコン窒化膜１４の上面高さとほぼ同じとなり段差が解消した状態である。
【００６７】
このような第２実施形態によれば、第１実施形態の工程に、シリサイド化を行う際に、ゲート電極ＳＧ−ＳＧ間の上面部分を予め少し下げておくエッチバック処理を追加することで、予め段差寸法Ｄ１に相当する分を落とし込んだ状態に形成し、これによって、第１実施形態で最終段階の後（図３の構成）に発生していた段差寸法Ｄ１が発生するのを解消することができ、これによって、シリコン酸化膜９の上面に段差ｄの凸部９ａが発生するのを解消することができ、さらに加工性に優れた形状を得ることができる。
【００６８】
（第３実施形態）
図２１〜図２５は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。
図２１（ａ）、（ｂ）は第１実施形態における図３の状態に相当する構成を示している。この図２１において、図３（ａ）、（ｂ）の構成と異なるところは、シリコン窒化膜１４を設けていない構成としているところである。したがって、この構成においては、ゲート電極ＳＧのシリサイド膜７の上面の高さは、ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜１１、１３、シリコン窒化膜１２からなる部分の上面の高さよりも段差寸法Ｄ３だけ若干高く形成された状態となる。この段差寸法Ｄ３は、多結晶シリコン膜６の上部がシリサイド化されてシリサイド膜７に転換した際に膨張して高くなった分に相当するが、この段差寸法Ｄ３は、上部に形成されるシリコン酸化膜９の上面に段差を形成するほどの大きさではないので、殆ど影響をおよぼすことがない程度である。
【００６９】
次に、上記構成の製造工程について、第１実施形態と異なる部分について説明する。第１実施形態と同様にして図９に示す構成に至るまで形成すると、続いて、図２２（ａ）、（ｂ）に示すように、フォトリソグラフィ技術を用いてゲート電極ＳＧ−ＳＧ間に露出しているシリコン酸化膜１１、１３、シリコン窒化膜１２からなる部分の上面を覆うようにパターニングしたレジスト膜１７を形成する。
【００７０】
続いて、図２３（ａ）、（ｂ）に示すように、シリコン酸化膜８およびスペーサ膜１０をＲＩＥ法によりエッチバック処理し、所定深さまで落としこむ。このとき、選択ゲート電極ＳＧ−ＳＧ間のレジスト膜１７で覆われた下の部分のシリコン酸化膜１１、１３、シリコン窒化膜１２の部分はエッチングされずにそのままの状態で残る。この後、図２４（ａ）、（ｂ）に示すように、レジスト膜１７をアッシング処理により除去し、シリコン酸化膜１１、１３、シリコン窒化膜１２の部分の上面が露出する状態とする。
【００７１】
この後、図２５（ａ）、（ｂ）に示すように、シリサイド加工のためのメタル工程に先立ってその前処理を行うと共にシリサイドメタルであるニッケル膜を所定膜厚だけ成膜し、ＲＴＡ（rapid thermal annealing）技術を用いて熱処理を行うことによりニッケルと多結晶シリコン膜６が接触している部分でシリサイド反応を起こさせて多結晶シリコン膜６の上部をシリサイド化してシリサイド膜７を形成する。この後、反応に寄与しない余分なニッケル膜を硫酸過水処理により剥離する。これにより、シリサイド膜７は、第１実施形態で示したのと同様の状態に形成されている。
【００７２】
続いて、前述した図２１（ａ）、（ｂ）に示すように、コンタクト形成用のシリコン酸化膜９を全面に形成する。このとき、前述したように、シリサイド膜７は、熱処理を経ることで多結晶シリコン膜６の形成時点での高さよりも膨張することで、その上面の高さがシリコン酸化膜１１、１３、シリコン窒化膜１２の部分の上面よりも段差寸法Ｄ３だけ高く形成される。この段差寸法Ｄ３は第１実施形態における段差寸法Ｄ１よりも小さく、シリコン酸化膜９の上面には段差寸法Ｄ３に起因した凸部がほとんど形成されない状態となる。
【００７３】
この後、メモリセル領域のビット線コンタクトＣＢａ、ＣＢｂを形成するためのコンタクトホールを形成する。この場合、コンタクトホールの形成においては、ＲＩＥ法によりシリコン酸化膜９をエッチングするが、ここでは、第１実施形態と異なりコンタクトストッパ膜となるシリコン窒化膜１４が設けられていないので、エッチング量をコントロールすることで適切なエッチング処理を行う。
【００７４】
このような第３実施形態によれば、シリコン窒化膜を設けない構成として、シリコン酸化膜１１、１３、シリコン窒化膜１２の部分をレジスト膜１７で覆ってシリコン酸化膜８およびスペーサ膜１０の落し込みのエッチバック処理を行うようにしたので、シリコン窒化膜を形成する工程を省略することができ、第１実施形態の場合よりも工程数を削減したプロセスとすることができる。コンタクトホールの形成に際しては、エッチング処理の精度が要求されるが、エッチング処理の制御性を良好に行うことで対応可能である。
【００７５】
なお、図２１で示した段差寸法Ｄ３については、次のようなエッチバック処理が行われた場合にはほぼゼロとなるようにすることができる。すなわち、シリコン酸化膜１１、１３、シリコン窒化膜１２の部分をレジスト膜１７で覆った状態でシリコン酸化膜８およびスペーサ膜１０の落し込みのエッチバック処理をする際に、多結晶シリコン膜６についても若干のエッチングが進行してレジスト膜１７で覆ったシリコン酸化膜１１、１３、シリコン窒化膜１２の部分の上面よりも低く形成されるように処理すると、予め多結晶シリコン膜６の上面の高さを低くすることができ、これによってシリサイド膜７が形成された状態で両者の高さが段差寸法Ｄ３をほぼゼロとなるようにすることができる。
【００７６】
（第４実施形態）
図２６〜図２８は第４実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。すなわち、この実施形態においては、第３実施形態において、シリサイド膜７を形成した後の工程が異なる。
【００７７】
図２６（ａ）、（ｂ）に示すように、第３実施形態の図２１（ａ）、（ｂ）の工程で示しているシリコン酸化膜９を形成状態に移行する前に、図２７（ａ）、（ｂ）に示すようにシリコン酸化膜１８を所定膜厚で形成し、さらに図２８（ａ）、（ｂ）に示すようにシリコン窒化膜１９を所定膜厚で形成した構成としている。
【００７８】
このような第４実施形態によれば、第３実施形態における工程を採用した上で、シリサイド膜７の形成時の段差を解消できるようにした利点を生かしつつ、シリコン窒化膜１９を全面に形成することで外部からの水分などの浸入を抑制する機能をもたせるようにすることができる。この場合、シリコン窒化膜１９は、パターニングしなくても良いので工程数の大幅な増大にはつながらない。
【００７９】
（第５実施形態）
図２９〜図４３は第５実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。第５実施形態においては、メモリセルトランジスタＴｒｍのゲート電極ＭＧ−ＭＧ間に絶縁膜を設ける構成に代えて、真空もしくは空気の充填されたエアギャップを設けて絶縁するようにした構成としている。
【００８０】
図２９（ａ）、（ｂ）において、ゲート電極ＭＧおよびＳＧのそれぞれの側壁部とそれらの間のシリコン基板２の上面のゲート絶縁膜３上には所定膜厚のシリコン酸化膜２０が底面部から所定高さまで形成されている。ゲート電極ＳＧ−ＳＧ間のシリコン基板２上に形成されたシリコン酸化膜１１、１３、シリコン窒化膜１２の部分には、上面には第２実施形態のシリコン窒化膜１４に代えて、シリコン酸化膜２１が形成されている。
【００８１】
ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間のシリコン酸化膜２０が形成された部分の内側には、真空状態あるいは空気が内部に導入されたエアギャップ２０ａが設けられている。エアギャップ２０ａは、絶縁膜に代わる絶縁手段として設けられるもので、隣接するメモリセルトランジスタＴｒｍ間での浮遊容量を低減して相互結合による誤動作の発生を低減する効果を有する。
【００８２】
シリコン酸化膜２０により囲まれたエアギャップ２０ａ部分よりも上のシリサイド膜７が露出している部分およびゲート電極ＳＧ−ＳＧ間のシリコン酸化膜１１、１３、シリコン窒化膜１２の部分を除いた部分に、シリコン酸化膜２２が形成されている。このシリコン酸化膜２２は、後述するように成膜時において段差をカバーするカバレッジの悪い条件で形成するもので、この成膜によって閉塞された部分にエアギャップ２０ａを形成している。シリコン酸化膜２２の上面には、バリア絶縁膜としてのシリコン窒化膜２３が所定膜厚で形成され、さらにその上部に前述同様のコンタクト形成用のシリコン酸化膜９が形成されている。
【００８３】
このようにメモリセルトランジスタＴｒｍのゲート電極ＭＧ間にエアギャップ２０ａを設ける構成を採用することで、メモリセルトランジスタＴｒｍのセル間にシリコン酸化膜などの絶縁膜を充填して構成する場合に比べて結合容量を低減することができ、動作が干渉し合うことによるデータの不具合発生を極力低減することができる。また、この構成においても、シリサイド膜７の形成に際して段差が発生するのを抑制することができるので、段差部分を埋め込むためのシリコン酸化膜の形成やＣＭＰのストッパとしてのシリコン窒化膜を形成しなくても良くなる。
【００８４】
次に、上記構成の製造工程について第２実施形態と異なる工程について説明する。まず、第１実施形態における図４（ａ）、（ｂ）に示す工程まで同様に実施し、この後、図３０（ａ）、（ｂ）に示すように、ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間の側壁部に薄いシリコン酸化膜２０を形成する。この第５実施形態では、ゲート電極ＭＧ−ＭＧ間の側壁部および底面部に沿うようにシリコン酸化膜２０を形成しており、この状態でゲート電極ＭＧ−ＭＧ間には空隙部が残る状態に形成される。
【００８５】
次に、図３１（ａ）、（ｂ）に示すように、スペーサ形成用の所定膜厚のシリコン窒化膜２４を形成する。このとき、シリコン窒化膜２４はゲート電極ＭＧ−ＭＧ間の空隙部を埋め込むように形成されており、このシリコン窒化膜２４はエアギャップ２０ａを形成する際の犠牲膜としても機能する。
【００８６】
この後、図３２（ａ）、（ｂ）に示すように、スペーサ加工としてＲＩＥ処理によりエッチバック加工してゲート電極ＳＧの側壁部分のシリコン窒化膜２４を残すことでスペーサ膜２４ａを形成する。このとき、ゲート電極ＭＧ−ＭＧ間に充填されたシリコン窒化膜２４はエッチバックされずに残り、シリコン窒化膜２４ｂとして残留する。また、ゲート電極ＳＧ−ＳＧ間に露出していたゲート絶縁膜３も同時に除去されるが、残すようにエッチング加工しても良い。続いて、スペーサ膜２４ａをマスクとして、ゲート電極ＳＧ−ＳＧ間のシリコン基板２表層に高濃度の不純物をイオン注入により導入し、不純物活性化の熱処理を施してドレイン領域（ソース領域）２ｃを形成しＬＤＤ構造とする。
【００８７】
続いて、図３３（ａ）、（ｂ）に示すように、上記構成の上面すなわち、各ゲート電極ＭＧ、ＳＧの上面のシリコン窒化膜１５上面およびそれらの間に埋め込まれたシリコン酸化膜２０、シリコン窒化膜２４ｂの上面、ゲート電極ＳＧ−ＳＧ間のスペーサ膜２４ａの表面、シリコン基板２の上面に接触するようにライナー膜としてのシリコン酸化膜１１を所定膜厚で形成する。また、このシリコン酸化膜１１の上面にライナー膜としてのシリコン窒化膜１２を所定膜厚で形成する。
【００８８】
次に、図３４（ａ）、（ｂ）に示すように、上記したゲート電極ＳＧ−ＳＧ間の凹部を埋め込むように流動性の高いシリコン酸化膜１３を埋め込み形成する。この場合、凹部以外に形成されたシリコン酸化膜１３は、前述同様にしてＣＭＰ処理によりシリコン窒化膜１２をストッパとして研削除去され、平坦化されている。
【００８９】
次に、図３５（ａ）、（ｂ）に示すように、シリコン窒化膜１５を除去するエッチバック処理を行う。このとき、同時にシリコン酸化膜１１、１３、２０およびシリコン窒化膜１２、２４ｂをエッチバック処理するため、無選択の条件でエッチングして図９（ａ）、（ｂ）に示した状態に形成する。この状態に続けて、エッチングの条件を変更して、多結晶シリコン膜６に対してシリコン酸化膜１１、１３、２０およびシリコン窒化膜１２、２４ｂを選択的にエッチバック処理する条件により、多結晶シリコン膜６の上面よりも他の部分の絶縁膜を落とし込み寸法Ｄ２だけ低くなるように加工する。
【００９０】
以下、第２実施形態と同様にして、図３６（ａ）、（ｂ）に示すように、上記のエッチバックした表面にシリコン窒化膜２１ａを全面に成膜する。続いて、図３７（ａ）、（ｂ）に示すように、上記の様に成膜したシリコン酸化膜２１ａをメモリセル以外のゲート電極ＳＧあるいは周辺回路のトランジスタのゲート電極間を覆うようにレジスト膜２５でカバーするようにパターニングする。
【００９１】
この後、図３８（ａ）、（ｂ）に示すように、レジスト膜２５をマスクとしてエッチング処理をすることでレジスト膜２５のパターン部分以外のシリコン酸化膜２１ａを除去して、シリコン酸化膜１４を形成する。このとき、シリコン酸化膜１４ａの残渣としてシリコン酸化膜１４ｂが各部の側壁部に若干残留するが、さらにエッチングを進めて図３９（ａ）、（ｂ）に示すようにシリコン酸化膜２１ｂを除去した状態まで加工する。
【００９２】
次に、図４０（ａ）、（ｂ）に示すように、レジスト膜２５をアッシング処理により除去し、シリコン酸化膜２１をマスクとしてスペーサ膜２４ａ、シリコン窒化膜２４ｂを燐酸溶液によるウェットエッチング処理により除去する。
【００９３】
この後、図４１（ａ）、（ｂ）に示すように、シリサイド加工のためのメタル工程に先立ってその前処理を行うと共にシリサイドメタルとしてニッケル膜２６をスパッタ法により所定膜厚だけ成膜する。
【００９４】
次に、図４２（ａ）、（ｂ）に示すように、ニッケル膜２６の成膜後に、ＲＴＡ技術を用いて熱処理を行うことによりニッケルと多結晶シリコン膜６が接触している部分でシリサイド反応を起こさせて多結晶シリコン膜６の上部をシリサイド化してシリサイド膜７を形成する。シリサイド膜７の形成後に、反応に寄与しない余分なニッケル膜２６を硫酸過水処理により剥離する。
【００９５】
続いて、図４３（ａ）、（ｂ）に示すように、シリコン酸化膜２２を全面に形成する。このとき、シリコン酸化膜２２は、モノシラン系のガスを用いてステップカバレッジの悪い条件にて形成することで、ゲート電極ＭＧ−ＭＧ間のシリコン酸化膜２０で囲まれた空隙部を上面から閉塞するようにしている。
【００９６】
これにより、閉塞された部分に真空もしくは空気が満たされたエアギャップ２０ａが絶縁体として形成される。また、ゲート電極ＳＧ−ＳＧ間のスペーサ膜２４ａが除去された部分は、比較的広い幅で形成されていることから、内部にシリコン酸化膜２２が埋めこまれた状態に形成される。さらに、ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜２１を形成した部分の高さはゲート電極ＳＧのシリサイド膜７が形成された部分の高さとほぼ同じであるから、シリコン酸化膜２２は、上面部分が比較的平坦に形成される。
【００９７】
次に、図２９（ａ）、（ｂ）に示したように、シリコン酸化膜２２の上面にバリア絶縁膜としてのシリコン窒化膜２３が所定膜厚で形成され、さらにその上部に前述同様のコンタクト形成用のシリコン酸化膜９が形成されている。シリコン酸化膜９は、上面がほぼ平坦な状態に形成されている。
【００９８】
この後、前述同様にフォトリソグラフィ技術を用いてメモリセル領域のビット線コンタクトＣＢａ、ＣＢｂを形成するためのコンタクトホールを形成する。この場合、コンタクトホールの形成においては、ＲＩＥ法によりシリコン酸化膜９をエッチングするが、ここでバリア膜であるシリコン窒化膜２３はコンタクトストッパ膜として機能させることができ、一旦エッチングを止めることでエッチングの過不足を調整する。続いて、シリコン酸化膜２２、２１、１３、シリコン窒化膜１２、シリコン酸化膜１１を順次エッチングして除去することでコンタクトホールを形成し、続いてコンタクトを前述同様の工程により形成する。
【００９９】
このような本実施形態によれば、エアギャップ２０ａを形成するものを対象として第２実施形態と同様のプロセスを採用することができ、これによって、シリサイド工程に際して、ゲート電極ＭＧおよびＳＧの上部の多結晶シリコン膜６の上面を露出させたときに、ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜１１、１３、シリコン窒化膜１２の上面の高さを予め低くなるようにエッチバック処理した上で、その上面にシリコン酸化膜２１を形成して多結晶シリコン膜６とほぼ同じ高さとなるようにして、シリサイド工程後にゲート電極ＳＧとの段差をゼロに近くすることができる。
【０１００】
これにより、メモリセルトランジスタＴｒｍのゲート電極ＭＧ−ＭＧ間の絶縁性に優れた構成のＮＡＮＤフラッシュメモリの製造工程においても、段差に起因した凹部を埋め込むための工程を不要として工程数の削減を図ることができる。さらに、埋め込みの工程が無くなることで、ＣＭＰ実施に起因したスクラッチ発生を回避できるようになる。
【０１０１】
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
調整用絶縁膜としてのシリコン窒化膜１４、シリコン酸化膜２１の膜厚は、シリサイド膜７の形成の条件や膜厚などに応じて適宜の膜厚に設定することができる。また、これらの幅寸法Ｗについても、これよりも大きくすることもできるし、小さくすることもできる。調整用絶縁膜の幅寸法は、上に形成する層間絶縁膜としてのシリコン酸化膜９に段差が形成されない範囲で設定することができ、且つ、隣接配置されているゲート電極ＳＧのシリサイド膜７の形成に支障を及ぼさない範囲で設定することができる。
【０１０２】
上記各実施形態では、第１シリコン膜、第２シリコン膜として、多結晶シリコン膜４、６を形成する場合を示したが、最初に形成する膜としては、多結晶シリコン膜に代えてアモルファスシリコン膜を形成しても良い。ただし、後の加工工程を経ることで最終段階では、多結晶シリコン膜に転換していることが予想される。
【０１０３】
シリサイド膜７は、ニッケルシリサイド膜としたが、シリサイド用のメタルとしては、この他にコバルト（Ｃｏ）、チタン（Ｔｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）なども用いることができる。
【０１０４】
ビット線コンタクトＣＢａ、ＣＢｂが何れかの選択ゲート電極ＳＧ，ＳＧに近接配置され、ビット線コンタクトの形成領域内で千鳥配置される形態を示したが、選択ゲート電極ＳＧ−ＳＧ間の中央に位置して各素子領域Ｓａに一箇所ずつ構成された態様に適用しても良い。
【０１０５】
また、シリコン酸化膜１１に代えてＢＰＳＧ膜、ＰＳＧ膜、ＮＳＧ膜などを適用しても良い。
選択ゲートトランジスタＴｒｓ１とメモリセルトランジスタＴｒｍとの間にダミートランジスタが設けられた形態に適用しても良い。
【０１０６】
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０７】
図面中、１はＮＡＮＤ型フラッシュメモリ装置（不揮発性半導体記憶装置）、２はシリコン基板（半導体基板）、３はゲート絶縁膜、４は多結晶シリコン膜（第１シリコン膜）、５は電極間絶縁膜、６は多結晶シリコン膜（第２シリコン膜）、７はシリサイド膜、８はシリコン酸化膜（ゲート間絶縁膜）、９はシリコン酸化膜（層間絶縁膜）、１０、２４ａはスペーサ膜、１４はシリコン窒化膜（調整用絶縁膜）、１５はシリコン窒化膜（加工用絶縁膜）、２０ａはエアギャップ、２２はシリコン酸化膜Ｔｒｍはメモリセルトランジスタ、Ｔｒｓは選択ゲートトランジスタ、ＭＧ、ＳＧはゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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