(57)【要約】【課題】効率的にパターンを形成することができる半導体装置の製造方法を提供することである。【解決手段】実施形態に係る半導体装置の製造方法は、半導体素子が形成された基板上に犠牲部を形成する工程、犠牲部の幅寸法を縮める工程、犠牲部を覆う膜を形成する工程、形成された膜を除去して犠牲部の上面を露出させるとともに犠牲部を囲む枠体を形成する工程、犠牲部を除去する工程、枠体の一部分を除去して第１の要素と第２の要素を形成する工程、を備える。    犠牲部を覆う膜を形成する工程において、導電性を有する材料を用いて膜を形成し、第１の要素と第２の要素とを形成する工程において、第１の要素を枠体の中心から見て第１の方向に形成し、第２の要素を枠体の中心から見て第１の方向と交差する第２の方向に形成する。第１の要素は半導体素子の電極となる。【選択図】図１
2013187422.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が形成された基板上に犠牲部を形成する工程と、
前記犠牲部の幅寸法を縮める工程と、
前記幅寸法を縮めた犠牲部を覆う膜を形成する工程と、
前記形成された膜を除去して、前記幅寸法を縮めた犠牲部の上面を露出させるとともに、前記幅寸法を縮めた犠牲部を囲む枠体を形成する工程と、
前記幅寸法を縮めた犠牲部を除去する工程と、
前記枠体の一部分を除去して、第１の要素と、第２の要素と、を形成する工程と、
を備え、
前記幅寸法を縮めた犠牲部を覆う膜を形成する工程において、
導電性を有する材料を用いて前記膜を形成し、
前記枠体の一部分を除去して、第１の要素と、第２の要素と、を形成する工程において、
前記第１の要素を、前記枠体の中心から見て、第１の方向に形成し、
前記第２の要素を、前記枠体の中心から見て、前記第１の方向と交差する第２の方向に形成し、
前記第１の要素は、前記半導体素子の電極となる半導体装置の製造方法。
【請求項２】
半導体素子が形成された基板上に犠牲部を形成する工程と、
前記犠牲部の幅寸法を縮める工程と、
前記幅寸法を縮めた犠牲部を覆う膜を形成する工程と、
前記形成された膜を除去して、前記幅寸法を縮めた犠牲部の上面を露出させるとともに、前記幅寸法を縮めた犠牲部を囲む枠体を形成する工程と、
前記幅寸法を縮めた犠牲部を除去する工程と、
前記枠体の一部分を除去して、第１の要素と、第２の要素と、を形成する工程と、
を備え、
前記枠体の一部分を除去して、第１の要素と、第２の要素と、を形成する工程において、
前記第１の要素を、前記枠体の中心から見て、第１の方向に形成し、
前記第２の要素を、前記枠体の中心から見て、前記第１の方向と交差する第２の方向に形成する半導体装置の製造方法。
【請求項３】
前記枠体の一部分を除去して、第１の要素と、第２の要素と、を形成する工程において、
前記第１の要素を、互いに平行となるように複数形成する請求項２記載の半導体装置の製造方法。
【請求項４】
前記半導体素子が形成された基板上に犠牲部を形成する工程において、前記犠牲部を複数形成する請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記形成された膜を除去して、前記幅寸法を縮めた犠牲部の上面を露出させるとともに、前記幅寸法を縮めた犠牲部を囲む枠体を形成する工程において、
複数の前記幅寸法を縮めた犠牲部を囲む枠体を形成する請求項４記載の半導体装置の製造方法。
【請求項６】
前記枠体の一部分を除去して、第１の要素と、第２の要素と、を形成する工程において、
前記第１の要素を、前記半導体素子が形成される素子領域の上に形成し、
前記第２の要素を、前記素子領域に隣接する素子分離領域の上に形成する請求項２〜５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を製造する際に、側壁転写プロセスを用いて、ラインアンドスペースパターンを形成する技術がある。側壁転写プロセスを用いれば、フォトリソグラフィ限界以下の幅寸法を有するラインアンドスペースパターンを形成することができる。  
しかしながら、この技術においては、単純なラインアンドスペースパターンを形成することしか考慮されていなかった。  
そのため、ラインアンドスペースパターンと、他のパターンとを含む総合的なパターンを効率的に形成することができなかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２５８２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、効率的にパターンを形成することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、半導体素子が形成された基板上に犠牲部を形成する工程と、前記犠牲部の幅寸法を縮める工程と、前記幅寸法を縮めた犠牲部を覆う膜を形成する工程と、前記形成された膜を除去して、前記幅寸法を縮めた犠牲部の上面を露出させるとともに、前記幅寸法を縮めた犠牲部を囲む枠体を形成する工程と、前記幅寸法を縮めた犠牲部を除去する工程と、前記枠体の一部分を除去して、第１の要素と、第２の要素と、を形成する工程と、を備えている。  
そして、前記幅寸法を縮めた犠牲部を覆う膜を形成する工程において、導電性を有する材料を用いて前記膜を形成し、前記枠体の一部分を除去して、第１の要素と、第２の要素と、を形成する工程において、前記第１の要素を、前記枠体の中心から見て、第１の方向に形成し、前記第２の要素を、前記枠体の中心から見て、前記第１の方向と交差する第２の方向に形成し、前記第１の要素は、前記半導体素子の電極となる。
【図面の簡単な説明】
【０００６】
【図１】（ａ）、（ｂ）は、本実施の形態に係る半導体装置の製造方法を例示する模式工程断面図である。
【図２】（ａ）、（ｂ）は、図１（ａ）、（ｂ）に続く模式工程断面図である。
【図３】（ａ）、（ｂ）は、図２（ａ）、（ｂ）に続く模式工程断面図である。
【図４】（ａ）、（ｂ）は、図３（ａ）、（ｂ）に続く模式工程断面図である。
【図５】（ａ）、（ｂ）は、図４（ａ）、（ｂ）に続く模式工程断面図である。
【図６】比較例に係る半導体装置を例示するための模式断面図である。
【図７】半導体素子の要素の近傍に他の要素が形成された半導体装置を例示するための模式断面図である。
【図８】（ａ）、（ｂ）は、図７に例示をした半導体装置の製造方法を例示するための模式工程断面図である。
【図９】（ａ）、（ｂ）は、図８（ａ）、（ｂ）に続く模式工程断面図である。
【図１０】半導体素子の要素同士の間に２つの他の要素が形成された半導体装置を例示するための模式図である。
【図１１】（ａ）、（ｂ）は、半導体装置の製造方法を例示するための模式工程断面図である。
【図１２】（ａ）、（ｂ）は、半導体素子の要素の近傍に他の要素が形成された半導体装置を例示するための模式図である。
【図１３】（ａ）、（ｂ）は、半導体素子の要素の近傍に他の要素が形成された半導体装置を例示するための模式図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。  
なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  また、各図面中の矢印Ｘ、Ｙ、Ｚは互いに直交する三方向を表しており、例えば、矢印Ｘ、矢印Ｙは基板の主面に平行な方向、矢印Ｚは基板の主面に垂直な方向を表している。
【０００８】
図１（ａ）、（ｂ）は、本実施の形態に係る半導体装置１０の製造方法を例示する模式工程断面図である。  
なお、図１（ｂ）は、図１（ａ）におけるＡ−Ａ矢視断面を表す図である。  
図２（ａ）、（ｂ）は、図１（ａ）、（ｂ）に続く模式工程断面図である。  
なお、図２（ｂ）は、図２（ａ）におけるＢ−Ｂ矢視断面を表す図である。  
図３（ａ）、（ｂ）は、図２（ａ）、（ｂ）に続く模式工程断面図である。  
なお、図３（ｂ）は、図３（ａ）におけるＣ−Ｃ矢視断面を表す図である。  
図４（ａ）、（ｂ）は、図３（ａ）、（ｂ）に続く模式工程断面図である。  
なお、図４（ｂ）は、図４（ａ）におけるＤ−Ｄ矢視断面を表す図である。  
図５（ａ）、（ｂ）は、図４（ａ）、（ｂ）に続く模式工程断面図である。  
なお、図５（ｂ）は、図５（ａ）におけるＥ−Ｅ矢視断面を表す図である。  
まず、図１（ａ）、（ｂ）に示すように、シリコンを含む基板１の表面領域に素子分離領域３を形成する。素子分離領域３は、例えば、基板１の表面領域に形成されたトレンチ３ａにシリコン酸化物などの絶縁材料を埋め込むことで形成することができる。素子分離領域３により区画された部分が素子領域２（活性領域；アクティブエリア）となる。  
素子領域２には図示しない半導体素子（例えば、トランジスタやメモリセルなど）が形成されるが、半導体素子の形成には既知の技術を適用することができる。そのため、半導体素子の形成に関する詳細は省略する。  
続いて、図示しない半導体素子が形成された基板１上に犠牲部４を形成する。  
この場合、素子領域２の上に犠牲部４を形成するようにすることができる。  
図１（ａ）に例示をしたものにおいては、図示しない半導体素子を複数形成するため、犠牲部４も複数形成する。  
この場合、後述する要素５ｂ（第１の要素の一例に相当する）が図示しない半導体素子の上に形成されるように、犠牲部４の配設位置や寸法などが設定される。
【０００９】
例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて犠牲部４となる膜を成膜し、フォトリソグラフィ法とＲＩＥ（reactive ion etching）法とを用いて犠牲部４となる膜をラインアンドスペースのパターンに加工することで犠牲部４を形成することができる。  
犠牲部４となる膜は、例えば、シリコン酸化物などを用いて形成することができる。
【００１０】
次に、図２（ａ）、（ｂ）に示すように、犠牲部４の幅寸法を縮める。  
例えば、犠牲部４をスリミング処理する。  
スリミング処理は、例えば、フォトリソグラフィ法とＲＩＥ法とを用いて行うことができる。なお、スリミング処理は、ウェットエッチング法を用いて行うこともできる。
【００１１】
続いて、幅寸法を縮めた犠牲部４を覆うようにして、膜１５を形成する。  
膜１５の形成は、例えば、ＣＶＤ法などを用いて行うことができる。  
膜１５は、例えば、導電性を有する材料から形成することができる。例えば、膜１５は、ホウ素がドープされたポリシリコンなどから形成することができる。ただし、膜１５の材料はホウ素がドープされたポリシリコンに限定されるわけではなく適宜変更することができる。
【００１２】
次に、図３（ａ）、（ｂ）に示すように、形成された膜１５を除去して、幅寸法を縮めた犠牲部４の上面を露出させるとともに、幅寸法を縮めた犠牲部４を囲む枠体５を形成する。
膜１５の除去は、例えば、フォトリソグラフィ法とＲＩＥ法とを用いて行うことができる。  
ここで、枠体５の厚み寸法をＬ１、枠体５同士の間の寸法をＬ２、幅寸法を縮めた犠牲部４の幅寸法をＬ３とした場合、寸法Ｌ１〜Ｌ３が同じ値となるようにすることもできる。
例えば、犠牲部４の配設位置、幅寸法を縮めた犠牲部４の幅寸法、膜１５の厚み寸法を適宜設定することで、寸法Ｌ１〜Ｌ３が同じ値となるようにすることができる。
【００１３】
次に、図４（ａ）、（ｂ）に示すように、幅寸法を縮めた犠牲部４を選択的に除去する。
犠牲部４の除去は、例えば、フォトリソグラフィ法とＲＩＥ法とを用いて行うことができる。なお、犠牲部４の除去は、ウェットエッチング法を用いて行うこともできる。  
犠牲部４を除去することで、枠体５の内部は空間５ａとなる。
【００１４】
次に、図５（ａ）、（ｂ）に示すように、枠体５の一部分を除去して、半導体素子の要素５ｂと、半導体素子の要素５ｂの近傍に形成される要素５ｃ（第２の要素の一例に相当する）とを一括して形成する。
【００１５】
この場合、要素５ｂを枠体５の中心３５から見てＹ方向（第１の方向の一例に相当する）に形成し、要素５ｃを枠体５の中心３５から見てＹ方向と直交するＸ方向（第２の方向の一例に相当する）に形成する。  
また、要素５ｂを互いに平行となるように複数形成する。  
また、要素５ｂを図示しない半導体素子が形成される素子領域２の上に形成し、要素５ｃを素子領域２に隣接する素子分離領域３の上に形成する。  
この場合、要素５ｂは、例えば、図示しない半導体素子の電極となる。  
枠体５の一部分の除去は、例えば、フォトリソグラフィ法とＲＩＥ法とを用いて行うことができる。
【００１６】
以上のようにして、半導体素子の要素５ｂの近傍に他の要素５ｃが設けられた半導体装置１０を製造することができる。
【００１７】
本実施の形態に係る半導体装置の製造方法によれば、半導体素子の要素５ｂのようなラインアンドスペースパターンと、半導体素子の要素５ｂの近傍に形成される他の要素５ｃとを含む総合的なパターンを効率的に形成することができる。
【００１８】
またさらに、フォトリソグラフィ法とＲＩＥ法とを用いて形成した犠牲部４の幅寸法に対して、より短い幅寸法を有する要素５ｂを形成することができる。すなわち、フォトリソグラフィ限界以下の幅寸法を有する要素５ｂを形成することができる。
【００１９】
次に、半導体素子の要素５ｂの近傍に形成される要素５ｃについてさらに例示をする。  図６は、比較例に係る半導体装置１００を例示するための模式断面図である。  
図７は、半導体素子の要素５ｂの近傍に要素５ｃが形成された半導体装置１０ａを例示するための模式断面図である。
【００２０】
図６に示すように、比較例に係る半導体装置１００においては、２つの素子領域２ａ、２ｂが形成され、素子領域２ａ、２ｂには図示しない半導体素子がそれぞれ形成されている。また、素子領域２ａ、２ｂの上には、図示しない半導体素子の要素５０がそれぞれ形成されている。そして、素子領域２ａと、素子領域２ｂとの間には、素子分離領域３が形成されている。
【００２１】
すなわち、比較例に係る半導体装置１００においては、素子領域２ａと、素子領域２ｂとの間に素子分離領域３を形成することで、素子領域２ａに形成された半導体素子と、素子領域２ｂに形成された半導体素子との間を絶縁するようにしている。  
ところが、例えば、素子領域２ａに形成された半導体素子に高い電圧が印加されると、発生した電界によりリーク電流２００が流れる場合がある。すなわち、素子領域２ａと、素子領域２ｂとの間に形成された素子分離領域３の下方を回り込むようなリーク電流２００が流れる場合がある。
【００２２】
これに対し、図７に示すように、半導体装置１０ａにおいては、半導体素子の要素５ｂの近傍に要素５ｃが形成されている。  
また、要素５ｃは、半導体素子の要素５ｂ同士の間に形成されている。  
この場合、後述するように、要素５ｃは、２つの要素５ｂと一括して形成される。そのため、要素５ｃは、要素５ｂと同じ材料、例えば、導電性を有する材料から形成することができる。
【００２３】
導電性を有する材料から形成された要素５ｃは、シールドとして用いることができる。例えば、要素５ｃを接地することで、素子領域２ａと、素子領域２ｂとの間に形成された素子分離領域３の下方を回り込むようなリーク電流２００を遮断することができる。すなわち、素子領域２ａと、素子領域２ｂとの間に接地された要素５ｃを設けることで、半導体素子間における耐圧を向上させることができる。
【００２４】
図８（ａ）、（ｂ）は、図７に例示をした半導体装置１０ａの製造方法を例示するための模式工程断面図である。  
なお、図８（ｂ）は、図８（ａ）におけるＦ−Ｆ矢視断面を表す図である。  
図９（ａ）、（ｂ）は、図８（ａ）、（ｂ）に続く模式工程断面図である。  
なお、図９（ｂ）は、図９（ａ）におけるＧ−Ｇ矢視断面を表す図である。  
半導体装置１０ａの製造方法においても、前述したものと同様に、半導体素子の要素５ｂと、半導体素子の要素の近傍に設けられる要素５ｃの形成について例示する。
【００２５】
まず、図８（ａ）、（ｂ）に示すように、内部に空間２５ａを有する枠体２５を形成する。
枠体２５の形成は、前述した枠体５の形成と同様とすることができる。  
例えば、素子領域２ａ、２ｂの上に犠牲部４をそれぞれ形成し、形成された犠牲部４の幅寸法を縮め、幅寸法を縮めた犠牲部４を覆うようにして膜１５を形成し、形成された膜１５を除去して幅寸法を縮めた犠牲部４の上面を露出させるとともに幅寸法を縮めた犠牲部４を囲む枠体２５を形成することができる。なお、枠体２５を形成する際に、複数の幅寸法を縮めた犠牲部４を囲む枠体２５を形成する。
【００２６】
次に、図９（ａ）、（ｂ）に示すように、枠体２５の一部分を除去することで半導体素子の要素５ｂと、半導体素子の要素５ｂの近傍に設けられる要素５ｃとを一括して形成する。
【００２７】
例えば、図８（ａ）に示す領域２６ａ〜２６ｄに含まれる枠体２５の一部分を除去することで、半導体素子の要素５ｂと、半導体素子の要素５ｂの近傍に設けられる要素５ｃとを一括して形成する。  
以上のようにして、半導体素子の要素５ｂ同士の間に要素５ｃが形成された半導体装置１０ａを製造することができる。
【００２８】
図１０は、半導体素子の要素５ｂ同士の間に２つの要素５ｃが形成された半導体装置１０ｂを例示するための模式図である。  
図１０に示すように、半導体装置１０ｂにおいては、半導体素子の要素５ｂ同士の間に２つの要素５ｃが形成されている。  
すなわち、半導体装置１０ｂには、シールドとして用いることができる要素５ｃが２つ形成されている。
【００２９】
そのため、２つの要素５ｃを接地することで、素子領域２ａと、素子領域２ｂとの間に形成された素子分離領域３の下方を回り込むようなリーク電流２００をより確実に遮断することができる。すなわち、素子領域２ａと、素子領域２ｂとの間に接地された要素５ｃを複数設けることで、半導体素子間における耐圧をより向上させることができる。
【００３０】
図１１（ａ）、（ｂ）は、半導体装置１０ｂの製造方法を例示するための模式工程断面図である。  
半導体装置１０ｂの製造方法においても、前述したものと同様に、半導体素子の要素５ｂと、半導体素子の要素の近傍に設けられる要素５ｃの形成について例示する。
【００３１】
まず、図１１（ａ）に示すように、内部に空間５ａを有する枠体５を形成する。  
なお、枠体５は、図１〜図４において例示をしたものと同様にして形成することができる。
【００３２】
次に、図１１（ｂ）に示すように、枠体５の一部分を除去することで半導体素子の要素５ｂと、半導体素子の要素５ｂの近傍に設けられる要素５ｃとを一括して形成する。  
例えば、図１１（ａ）に示す領域２７〜２７ｄに含まれる枠体５の一部分を除去することで、半導体素子の要素５ｂと、半導体素子の要素５ｂの近傍に設けられる要素５ｃとを一括して形成する。  
以上のようにして、半導体素子の要素５ｂ同士の間に２つの要素５ｃが形成された半導体装置１０ｂを製造することができる。
【００３３】
図１２（ａ）、（ｂ）は、半導体素子の要素５ｄ（第１の要素の一例に相当する）の近傍に要素５ｅ（第２の要素の一例に相当する）が形成された半導体装置１０ｃを例示するための模式図である。  
この場合、要素５ｄは、例えば、半導体素子の電極である。  
なお、図１２（ｂ）は、図１２（ａ）におけるＨ−Ｈ矢視断面を表す図である。  
図１２（ａ）、（ｂ）に示す半導体装置１０ｃは、ＳＲＡＭ（Static Random Access Memory）である。
【００３４】
この場合、素子領域２ａには半導体素子として図示しないｎＭＯＳトランジスタが形成され、素子領域２ｂには半導体素子として図示しないｐＭＯＳトランジスタが形成されている。そして、隣接するｎＭＯＳトランジスタとｐＭＯＳトランジスタとの上に、共通の要素５ｄが設けられＣＭＯＳインバータを構成している。  
また、配線２８ａ、２８ｂにより２つのＣＭＯＳインバータが接続され、ＳＲＡＭを構成している。
【００３５】
ここで、ＳＲＡＭにはソフトエラーが発生する場合がある。  
ソフトエラーは、半導体素子が壊れるのではなく、記憶していたデータの一部が反転してしまう不良である。  
ソフトエラーは、アルファ線や中性子線などの宇宙線が半導体素子に入射することで引き起こされる。
【００３６】
この場合、半導体素子に印加する電圧を上げたり、半導体素子を大きくしたりすればソフトエラーの発生を抑制することができる。  
しかしながら、半導体素子に印加する電圧を上げたり、半導体素子を大きくしたりすれば、半導体素子の微細化が困難となる。
【００３７】
そこで、半導体装置１０ｃにおいては、半導体素子の要素５ｄの近傍に要素５ｅを形成し、配線２９ａ、２９ｂにより要素５ｄと要素５ｅとを接続するようにしている。  
なお、図１２（ａ）中の３０ａは、要素５ｄと要素５ｅとの静電容量結合を表している。
【００３８】
この様にすれば、セル容量を増加させることができるので、半導体素子の微細化と、ソフトエラーに対する耐性の向上とを図ることができる。  
また、半導体素子の要素５ｄの近傍に要素５ｅを形成することができる。すなわち、要素５ｄと、要素５ｅとの間の寸法を短くすることができる。  
要素５ｄと、要素５ｅとの間の寸法を短くすることができれば、セル容量をより増加させることができる。また、要素５ｄと、要素５ｅとの間の寸法を短くすることができれば、しきい値電圧のばらつきを小さくすることができるので、複数の半導体素子間における特性のばらつきを小さくすることができる。
【００３９】
なお、図１２（ａ）、（ｂ）に例示をした要素５ｄと要素５ｅは、前述した要素５ｂと要素５ｃと同様にして形成することができる。  
そのため、半導体装置１０ｃの製造方法については、説明を省略する。
【００４０】
図１３（ａ）、（ｂ）は、半導体素子の要素５ｂ１（第１の要素の一例に相当する）、要素５ｂ２（第１の要素の一例に相当する）の近傍に要素５ｃが形成された半導体装置１０ｄを例示するための模式図である。  
この場合、要素５ｂ１、５ｂ２は、例えば、半導体素子の電極である。  
なお、図１３（ｂ）は、図１３（ａ）におけるＩ−Ｉ矢視断面を表す図である。
【００４１】
半導体装置１０ｄの製造においては、既知の技術を用いて、半導体素子の要素５ｂ１、５ｂ２の上方に図示しない配線やコンタクト３２などが適宜形成される。  
そして、一般的には、コンタクト３２などの形成にはＲＩＥ法が用いられている。
【００４２】
ＲＩＥ法を用いて、コンタクト３２などを形成すると、プラズマ中において生成された電荷が要素５ｂ１、５ｂ２に集中（チャージアップ現象）し、要素５ｂ１、５ｂ２の下の図示しない絶縁膜にダメージ（プラズマダメージ）が発生する場合がある。  
このプラズマダメージは、アンテナ比を小さくすることで抑制することができる。
【００４３】
ここで、アンテナ比は、要素５ｂ１、５ｂ２の下の図示しない絶縁膜の面積に対するビアの開口面積比、または、要素５ｂ１、５ｂ２の下の図示しない絶縁膜の面積に対する配線面積比により規定される。
【００４４】
この場合、要素５ｂ１と要素５ｃとを配線で接続し、要素５ｃを接地するようにすれば、要素５ｃと接続されていない要素５ｂ２と比べてアンテナ比を小さくすることができる。すなわち、要素５ｂ１と要素５ｃとを配線で接続すれば、要素５ｃの面積分だけアンテナ比を小さくすることができる。  
そのため、要素５ｂ１と要素５ｃとを配線で接続し、要素５ｃを接地するようにすれば、プラズマダメージを抑制することができる。
【００４５】
なお、図１３（ａ）、（ｂ）に例示をした要素５ｂ１、５ｂ２と要素５ｃは、前述した要素５ｂと要素５ｃと同様にして形成することができる。  
そのため、半導体装置１０ｄの製造方法については、説明を省略する。
【００４６】
以上に例示をしたように、半導体素子の要素の近傍に形成された要素は、様々な用途に用いることができる。  
そして、以上に例示をした実施形態に係る半導体装置の製造方法によれば、半導体素子の要素を形成する際に、その近傍にこの様な要素を同時に形成することができる。すなわち、以上に例示をした実施形態に係る半導体装置の製造方法によれば、半導体素子の要素のパターン（例えば、電極のパターンなど）と、他の要素のパターンとを含む総合的なパターンを効率的に形成することができる。  
そのため、特性や品質などに優れた半導体装置を効率よく製造することができる。  
また、半導体装置には、例えば、メモリデバイス（半導体記憶装置）やロジックデバイスなどがあるが、以上に例示をした実施形態に係る半導体装置の製造方法は各種の半導体装置の製造に適用させることができる。
【００４７】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４８】
１  基板、２  素子領域、２ａ  素子領域、２ｂ  素子領域、３  素子分離領域、４  犠牲部、５  枠体、５ｂ  要素、５ｂ１  要素、５ｂ２  要素、５ｃ  要素、５ｄ  要素、５ｅ  要素、１０  半導体装置、１０ａ〜１０ｄ  半導体装置、２５  枠体、３５  枠体の中心
【図１】
2013187422.tif 000003
【図２】
2013187422.tif 000004
【図３】
2013187422.tif 000005
【図４】
2013187422.tif 000006
【図５】
2013187422.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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