(57)【要約】【課題】安定的で高速に動作するレベルシフタを提供する。【解決手段】第１の電源（ＧＮＤ）と第１の電源と異なる電圧の第２の電源（ＶＤＤＬ）との間の振幅を持つ低電圧入力信号（１７）と、  第１の電源（ＧＮＤ）の電圧との間に第２の電源（ＶＤＤＬ）の電圧がある第３の電源（ＶＤＤＨ）と、  低電圧入力信号を入力して、第１の電源（ＧＮＤ）の電圧と前記第３の電源（ＶＤＤＨ）の電圧との間の振幅を持つ高電圧出力信号を出力する複数のレベルシフタと、  複数のレベルシフタの少なくとも一部に電力を共通に供給する共通電源線と、  共通電源線に第３の電源（ＶＤＤＨ）から電力を供給する電力供給線とを備える表示装置の駆動回路（表示ドライバ）を構成する。ここにおいて、その電力供給線の抵抗値が、電力供給線と同じ長さの前記共通電源線の抵抗値より大きい。【選択図】図３
2013187641.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と前記第１の電源と異なる電圧の第２の電源との間の振幅を持つ低電圧入力信号と、
前記第１の電源の電圧との間に前記第２の電源の電圧がある第３の電源と、
前記低電圧入力信号を入力して、前記第１の電源の電圧と前記第３の電源の電圧との間の振幅を持つ高電圧出力信号を出力する複数のレベルシフタと、
前記複数のレベルシフタの少なくとも一部に電力を共通に供給する共通電源線と、
前記共通電源線に前記第３の電源から電力を供給する電力供給線と
を持ち、
前記電力供給線の抵抗値が、前記電力供給線と同じ長さの前記共通電源線の抵抗値より大きいことを特徴とする
表示装置の駆動回路。
【請求項２】
前記電力供給線に直列に抵抗素子を持つことを特徴とする請求項１に記載の
表示装置の駆動回路。
【請求項３】
前記電力供給線の配線材料と前記共通電源線の配線材料とが異なり、前記電力供給線を形成する配線材料のシート抵抗が前記共通電源線の配線材料のシート抵抗より大きいことを特徴とする請求項１または２に記載の
表示装置の駆動回路。
【請求項４】
前記電力供給線の配線材料と前記共通電源線の配線材料とが材質および構造的に同一であり、前記電力供給線の抵抗として配線の寄生抵抗を使用することを特徴とする請求項１に記載の
表示装置の駆動回路。
【請求項５】
前記電力供給線のレイアウト上の配線断面積が、前記共通電源線のレイアウト上の配線断面積より小さいことを特徴とする請求項４に記載の
表示装置の駆動回路。
【請求項６】
複数のレベルシフタを有するレベルシフトブロックと、
前記レベルシフトブロックに設けられた前記複数のレベルシフタに共通に接続され、前記複数のレベルシフタの各々に接地電圧を供給する接地電圧供給線と、
前記レベルシフトブロックに設けられた前記複数のレベルシフタに共通に接続され、前記複数のレベルシフタの各々に駆動電圧を供給する共通電源線と、
前記駆動電圧を供給する電力供給線と、
前記電力供給線と前記レベルシフトブロックとの間に設けられた電圧降下発生部と、
を具備し、
前記複数のレベルシフタの各々は、
接地電圧と入力信号電圧との間の振幅を有する入力信号を、前記接地電圧と前記駆動電圧との間の振幅を有する出力信号にシフトし、
前記電圧降下発生部は、
抵抗性を有し、
前記抵抗性は、
前記レベルシフトブロックに流れる電流に応じて電圧降下を発生させる
表示装置の駆動回路。
【請求項７】
請求項６に記載の表示装置の駆動回路において、
前記電圧降下発生部は、
直列接続で前記電力供給線に接続され、
前記電力供給線と前記電圧降下発生部とを含む経路は、前記共通電源線のインピーダンスより大きいインピーダンスを有する
表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動回路（表示ドライバ）に関し、特にＣＭＯＳ型レベルシフタを内蔵した表示装置の駆動回路に関する。
【背景技術】
【０００２】
表示装置の駆動回路（表示ドライバ）は、低電圧（１Ｖ〜５Ｖ）の映像ディジタル信号を入力して、表示装置のデータ線を駆動するための高電圧（５Ｖ〜２０Ｖ）にして出力する。そのため、低電圧ディジタル信号を高電圧ディジタル信号に変換するレベルシフタ回路が必要になる。
【０００３】
レベルシフタ回路の数は、表示装置の駆動回路（表示ドライバ）ＩＣ１個当たりで、映像ディジタル階調信号数（例えば、８ｂｉｔ入力信号の場合８本）と出力チャネル数（数百チャネルから千数百チャネル）との積（数千個から一万数千個）必要になる。
表示装置の主流であるマトリクス方式では１ラインの表示切り替えを同時に行うため、表示装置の駆動回路（表示ドライバ）の多出力化、多階調化にともない、多数のレベルシフタの同時動作が必要になっている。この同時動作は、レベルシフタ回路に共通の電源・ＧＮＤ線にノイズを発生する原因になる。
【０００４】
ＣＭＯＳ方式のレベルシフタでは、低電圧入力信号の範囲をオンとオフを切り替える動作範囲に含む第１のチャネル（Ｎｃｈ）のトランジスタの系は入力信号で制御することができる。しかし、低電圧入力信号の範囲外でオンとオフを切り替える動作をする第２のチャネル（Ｐｃｈ）のトランジスタの系は、第１のチャネルのトランジスタの系の動作で制御することになる。そのため第１のチャネルのトランジスタの系の駆動能力を第２のチャネルのトランジスタの系の駆動能力より十分に大きくする必要がある。
【０００５】
この時、第１のチャネルのトランジスタのソース側の電源線に乗るノイズは、第１のチャネルのトランジスタの系の駆動能力を、信号変化時に落とすように働いてしまう。そのため、第１のチャネルのトランジスタの駆動能力を、その分を見込んでさらに大きくする必要がある。
【０００６】
しかし、レイアウト面積の制限から第１のチャネルのトランジスタのサイズをむやみに大きくすることができず、またレベルシフタの静的駆動能力が必要なことから第２のチャネルのトランジスタのサイズを小さくしすぎることができない。そのため、第２のチャネルのトランジスタの系の駆動能力を信号変化時だけ落とすことで、第１のチャネルのトランジスタの系に要求される駆動能力の増大化を抑制する技術が知られている（例えば、特許文献１）。
【０００７】
図１は、特許文献１（特開２０００−１７４６１０号公報）に記載のレベルシフタの構成を示す回路図である。特許文献１に記載のレベルシフタには、ＰチャネルＭＯＳトランジスタ１３１、ＰチャネルＭＯＳトランジスタ１３２と電源線１４１との間に、ＰチャネルＭＯＳトランジスタ１３４が設けられている。また、そのレベルシフタには、制御回路１８１が備えられている。制御回路１８１は、電源線１４１の電圧の変化に応じてＰチャネルＭＯＳトランジスタ１３４のゲート電圧を制御する。制御回路１８１によって、ＰチャネルＭＯＳトランジスタ１３４のゲート電圧が制御されることで、ＰチャネルＭＯＳトランジスタ１３１、ＰチャネルＭＯＳトランジスタ１３２と、ＮチャネルＭＯＳトランジスタ１２１、ＮチャネルＭＯＳトランジスタ１２２の電流駆動能力の引き合いをより早く完了させている。このような技術によって、特許文献１に記載のレベルシフタは、動作速度の低下と貫通電流の増加の抑制とを実現している。
【０００８】
また、半導体装置に供給する電源電圧の変動を制御する技術が記載されている（例えば、特許文献２、３参照）。特許文献２には、半導体装置の同時スイッチングノイズ評価方法において、電源配線上の入出力セルの各々を、入力バッファセル、出力バッファセル、第１の電源セル、第２の電源セル、接地用電源セルを含む複数のセルのモデルの中のいずれかに対応させ、各入出力セルに対し、半導体装置の設計仕様と構成を考慮して設定、もしくは半導体装置のレイアウト情報から抽出した容量、抵抗、インダクタンスの値を用いたモデルを生成する技術が記載されている。その特許文献２の技術では、半導体装置の内部負荷及び内部電源配線のモデルを生成し、各入出力セルのモデルと前記内部負荷・内部電源配線モデルとを結合して全体モデルを生成する技術が記載されている。
【０００９】
特許文献３には、外部電源電圧が変動しても、半導体記憶回路に供給する内部電源電圧が一定範囲になるように制御する技術が記載されている。その特許文献３の技術では、外部電源電圧に接続された抵抗に直列に、ドレインとゲートが接続されたＭＯＳトランジスタを複数直列接続した回路を接地している。このトランジスタ回路を利用することで、所定値以下または所定値以上である外部電源電圧が検出される。外部電源電圧が所定値以下のときは、その外部電源電圧に接続された他のＭＯＳトランジスタを導通状態にして外部電源電圧を電圧降下することなく半導体記憶回路に供給している。また、外部電源電圧が所定値以上のときは、別のＭＯＳトランジスタを通して外部電源電圧を降下して半導体記憶回路に供給している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−１７４６１０号公報
【特許文献２】特開２００４−５４５２２号公報
【特許文献３】特開平９−１４７５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
回路の動作速度の向上を目指した電源配線の設計を行う場合、電源に近い方の電源インピーダンスが低くなり、回路素子に近い方の電源インピーダンスが高くなるような回路設計が行われることがある。このような設計の場合、電流の集中する電源配線のインピーダンスを低くすることで、電源配線の寄生抵抗による電圧降下が小さくなり、それによって、全体として電源線での電圧降下が小さくなることが期待される。
【００１２】
電源に近い方の電源インピーダンスを低く、回路素子に近い方の電源インピーダンスを高くするように設計された回路では、電源電圧の変動を制御するための素子の追加が必要になる。例えば、特許文献１に記載のレベルシフタのような回路では、電源インピーダンス調整用のＰチャネルＭＯＳトランジスタ１３４と制御回路１８１を追加する必要がある。そのため、素子数が増加し、その結果レイアウト面積が増加してしまう。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
上記の課題を解決するために、第１の電源（ＧＮＤ）と第１の電源と異なる電圧の第２の電源（ＶＤＤＬ）との間の振幅を持つ低電圧入力信号（１７）と、
第１の電源（ＧＮＤ）の電圧との間に第２の電源（ＶＤＤＬ）の電圧がある第３の電源（ＶＤＤＨ）と、
低電圧入力信号を入力して、第１の電源（ＧＮＤ）の電圧と前記第３の電源（ＶＤＤＨ）の電圧との間の振幅を持つ高電圧出力信号を出力する複数のレベルシフタと、
複数のレベルシフタの少なくとも一部に電力を共通に供給する共通電源線と、
共通電源線に第３の電源（ＶＤＤＨ）から電力を供給する電力供給線とを備える表示装置の駆動回路（表示ドライバ）を構成する。ここにおいて、その電力供給線の抵抗値が、電力供給線と同じ長さの前記共通電源線の抵抗値より大きい。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明する。本願発明は、素子数の増加やレイアウト面積の増加を抑止しつつ、安定的で高速に出力レベルのシフト動作を行うレベルシフタを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、従来のレベルシフタの構成を示す回路図である。
【図２】図２は、本実施形態のレベルシフタの適用が可能な、表示装置１０の構成を例示するブロック図である。
【図３】図３は、本実施形態の表示装置１０に備えられた表示装置駆動回路１の構成を例示するブロック図である。
【図４】図４は、本実施形態のレベルシフタ１１の構成を例示する等価回路図である。
【図５】図５は、本実施形態の表示装置駆動回路１の構成を例示するブロック図である。
【図６】図６は、第２実施形態の表示装置駆動回路１の構成を例示するブロック図である。
【図７】図７は、第３実施形態の表示装置駆動回路１の構成を例示するブロック図である。
【図８】図８は、第４実施形態の表示装置駆動回路１の構成を例示するブロック図である。
【図９】図９は、第５実施形態の表示装置駆動回路１の構成を例示するブロック図である。
【図１０】図１０は、第６実施形態の表示装置駆動回路１の構成を例示するブロック図である。
【図１１】図１１は、第７実施形態の表示装置駆動回路１の構成を例示するブロック図である。
【発明を実施するための形態】
【００１７】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
図２は、本実施形態のレベルシフタの適用が可能な、表示装置１０の構成を例示するブロック図である。図２に示されているように、表示装置１０は、表示装置駆動回路１と、複数の画素を有する表示パネル２と、表示コントローラ３と、電源回路４とを備えている。表示コントローラ３は、受け取った表示データに基づいて、垂直同期信号と水平同期信号を生成する。その垂直同期信号は、表示装置駆動回路１のＹドライバに供給され、その水平同期信号は、表示装置駆動回路１のＸドライバに供給される。また、表示コントローラ３は、受け取った表示データに基づいて、映像ディジタル信号をＸドライバに供給する。ここで、垂直同期信号、水平同期信号及び映像ディジタル信号は、１〜５Ｖ程度の低電圧信号である。表示装置駆動回路１は、供給される垂直同期信号、水平同期信号と映像ディジタル信号に基づいて、表示パネル２を駆動する。表示パネルが液晶表示パネルの場合、これを駆動する信号は、Ｙドライバが−５Ｖから＋３５Ｖ程度の振幅の高電圧ディジタル信号であり、Ｘドライバが０Ｖから５Ｖ乃至２０Ｖ程度の高電圧アナログ信号である。低電圧の映像ディジタル信号で高電圧の出力アナログ信号を制御するために、Ｘドライバには多くのレベルシフタが使用される。この時、Ｙドライバでは同時に動作するレベルシフタは最大１個であるため問題にならないが、Ｘドライバでは、最大で、階調数に出力数を乗じた数のレベルシフタが同時に動作することがある。また、その表示装置駆動回路１は、電源回路４から供給される電源電圧に基づいて動作する。
【００１９】
図３は、本実施形態の表示装置１０に備えられた表示装置駆動回路１のレベルシフタ群とその電源配線の構成を例示するブロック図である。図３に示されているように、表示装置駆動回路１は、複数のレベルシフタ１１を備えるレベルシフトブロック１８を備えている。複数のレベルシフタ１１の各々は、入力信号線１７を介して低電圧入力信号を受け取っている。
【００２０】
そのレベルシフトブロック１８は、電源側共通配線１２と接地側共通配線１３との間に配置されている。レベルシフトブロック１８の複数のレベルシフタは、各々に共通な配線を介して、電源回路４から供給される電源電圧ＶＤＤＨと接地電圧ＧＮＤとを受けている。図示しない、レベルシフトブロック１８以外の高電圧で動作する回路は、電圧降下発生部１６を介さずに直接、電源電圧ＶＤＤＨを供給されている。
【００２１】
電源側共通配線１２は、電圧降下発生部１６を介して電源電圧供給線１５に接続されている。以下では、その電源電圧供給線１５から電圧降下発生部１６を経由して電源側共通配線１２に至る経路を電力供給線１４として、本実施形態の表示装置駆動回路１の説明を行っていく。レベルシフタの高電圧電源の配線である電源側共通配線１２は、複数のレベルシフタ１１に共通に接続されるように設けられている。そして、電源電圧供給線１５から供給される電源電圧ＶＤＤＨは、電力供給線１４を経由して電源側共通配線１２に印加されている。
【００２２】
接地側共通配線１３は、接地電圧ＧＮＤを供給する接地電圧供給ノード１９に接続されている。各レベルシフタに接続される接地側共通配線１３は、接地電圧ＧＮＤを供給する接地電圧供給ノード１９に対し、十分にインピーダンス（直流抵抗）の低い配線で構成されている。接地側共通配線１３は、複数のレベルシフタ１１の各々に、接地電圧ＧＮＤを供給している。
【００２３】
図３に示されているように、本実施形態では、電力供給線１４に直列に電圧降下発生部１６が挿入されている。その電圧降下発生部１６は、電圧降下発生部１６を含む電力供給線１４の長さと同じ長さの電源側共通配線１２と比較した場合、電源側共通配線１２の電源インピーダンス（抵抗値）より、電力供給線１４全体としての電源インピーダンス（抵抗値）を大きくするように作用している。
【００２４】
図４は、本実施形態のレベルシフタ１１の構成を例示する等価回路図である。図４に示されているように、レベルシフタ１１は、入力段２１と、レベルシフト部２２と、出力段２３を備えている。レベルシフト部２２は、第１ＮチャネルＭＯＳトランジスタＮ１と、第２ＮチャネルＭＯＳトランジスタＮ２と、第１ＰチャネルＭＯＳトランジスタＰ１と、第２ＰチャネルＭＯＳトランジスタＰ２とで構成されるＣＭＯＳタイプのレベルシフタ回路として構成されている。レベルシフト部２２から出力される信号は、出力段２３に供給されている。入力段２１は、接地電圧ＧＮＤと低電圧電源ＶＤＤＬで動作するカスケード接続された２つのインバータを備えている。入力段２１は、低電圧入力信号を受け、２つのインバータで作成した入力信号とその反転信号をレベルシフト部２２に供給する。レベルシフト部２２は、電源側共通配線１２と接地側共通配線１３に接続され、それらから電力の供給を受けている。
【００２５】
図５は、本実施形態の表示装置駆動回路１のレベルシフタ群とその電源配線の構成を例示するブロック図である。図５は、本実施形態の表示装置駆動回路１において、電圧降下発生部１６を抵抗素子３１で構成した場合の回路を例示している。図５に示されているように、電力供給線１４に直列に抵抗素子３１が挿入されている。抵抗素子３１は、電源側共通配線１２全体の電源インピーダンス（抵抗値）より、電力供給線１４全体としての電源インピーダンス（抵抗値）を大きくするように作用している。
【００２６】
上述の表示装置１０において、表示パネル２の１ラインを表示する時に、最大でその１ラインに対応するＸドライバの全てのレベルシフタ１１が同時に動作する場合がある。図５を参照すると明らかなように、レベルシフタ１１が動作する場合、電源側共通配線１２は、必ず電源電圧供給線１５から電流の供給を受ける。これは、出力値が変化するレベルシフタ１１の、第１ＰチャネルＭＯＳトランジスタＰ１と第１ＮチャネルＭＯＳトランジスタＮ１の組で構成されるパス、または、第２ＰチャネルＭＯＳトランジスタＰ２と第２ＮチャネルＭＯＳトランジスタＮ２の組で構成されるパスのうち、どちらかのＰチャネルＭＯＳトランジスタがオフからオンに変化するからである。
【００２７】
このとき、電源側共通配線１２に接続された全ての出力値が変化するレベルシフタは、その電源側共通配線１２から動作電流を受ける。そのため、電力供給線１４には、以下のような電源電流Ｉが流れる。
電源電流Ｉ
＝（レベルシフタ１つの動作電流）×（出力が変化したレベルシフタの数）
【００２８】
ここで、電力供給線１４に設けられた抵抗素子３１の抵抗値をＲとすると、電力供給線１４には以下の電圧降下δＶが発生する。
電圧降下δＶ＝電源電流Ｉ×抵抗値Ｒ
【００２９】
この電力供給線１４の電圧降下δＶにより、レベルシフタの第１ＰチャネルトランジスタＰ１（または第２ＰチャネルＭＯＳトランジスタＰ２）のソースドレイン電圧が低下する。そのため、レベルシフトブロック１８における複数のレベルシフタ１１が、正常に動作するようになる。全てのレベルシフタ１１の動作が終了するとほとんど電源電流Ｉが流れなくなる。そのため、全てのレベルシフタ１１の動作が終了後においては、この電力供給線１４の電圧降下δＶを、無視することができる。
【００３０】
上述したように、本実施形態では、トランジスタの数を増やすことなく、レベルシフタ群に共通の電力供給線の構成を変更するだけで、安定的で高速な信号レベルのシフトを行うことができるレベルシフタを実現することが可能である。
【００３１】
［第２実施形態］
以下に、図面を参照して、本願発明の第２実施形態について説明を行う。図６は、第２実施形態の表示装置駆動回路１のレベルシフタ群とその電源配線の構成を例示するブロック図である。図６に示されているように、第２実施形態の電力供給線１４は、電源電圧供給線１５と大シート抵抗配線３２とを含んでいる。また、レベルシフトブロック１８は、小シート抵抗共通配線１２ａを介して電力供給線１４に接続されている。その大シート抵抗配線３２は、小シート抵抗共通配線１２ａと異なる材料で構成されている。
【００３２】
具体的には、電力供給線１４に設けられた大シート抵抗配線３２は、小シート抵抗共通配線１２ａに用いられる配線材料よりシート抵抗が大きい配線材料で構成されている。そのため、その大シート抵抗配線３２は、小シート抵抗共通配線１２ａ全体の電源インピーダンス（抵抗値）より、電力供給線１４全体としての電源インピーダンス（抵抗値）を大きくするように作用する。
【００３３】
なお、電源電圧供給線１５と大シート抵抗配線３２とを含む電力供給線１４全体に対し、小シート抵抗共通配線１２ａに用いられる配線材料よりシート抵抗が大きい配線材料で形成することも可能である。そのような構成によって、電力供給線１４全体としての電源インピーダンス（抵抗値）を、小シート抵抗共通配線１２ａ全体の電源インピーダンス（抵抗値）より大きくすることができ、この場合には、電力供給線１４の一部分である大シート抵抗配線３２を電源電圧供給線１５と異なる材料で構成する必要が無くなる。
【００３４】
［第３実施形態］
以下に、図面を参照して、本願発明の第３実施形態について説明を行う。図７は、第３実施形態の表示装置駆動回路１の構成を例示するブロック図である。図７に示されているように、第３実施形態の電力供給線１４は、寄生抵抗３３を含んでいる。寄生抵抗３３は、電力供給線１４の配線の寄生抵抗を、電圧降下発生部１６として機能させている。この寄生抵抗３３によって、電力供給線１４全体としての電源インピーダンス（抵抗値）を、電源側共通配線１２全体の電源インピーダンス（抵抗値）より大きくすることができる。
【００３５】
［第４実施形態］
以下に、図面を参照して、本願発明の第４実施形態について説明を行う。図８は、第４実施形態の表示装置駆動回路１の構成を例示するブロック図である。図８に示されているように、第４実施形態の電力供給線１４は、小断面積配線３４を含んでいる。また、レベルシフトブロック１８は、電源側共通配線１２ｂを介して電力供給線１４に接続されている。その小断面積配線３４は、電力供給線１４のレイアウト上の配線断面積が、電源側共通配線１２ｂのレイアウト上の配線断面積より小さくなるように形成されている。そのため、その小断面積配線３４は、小シート抵抗共通配線１２ａ全体の電源インピーダンス（抵抗値）より、電力供給線１４全体としての電源インピーダンス（抵抗値）を大きくするように作用する。
【００３６】
なお、電源電圧供給線１５と小断面積配線３４とを含む電力供給線１４全体に対し、電源側共通配線１２ｂよりも断面積が小さい材料で形成することも可能である。このような構成によって、電力供給線１４全体としての電源インピーダンス（抵抗値）を、電源側共通配線１２ｂ全体の電源インピーダンス（抵抗値）より大きくすることができ、この場合には、電力供給線１４の一部分である小断面積配線３４を、電源電圧供給線１５と異なる材料で構成する必要が無くなる。
【００３７】
［第５実施形態］
以下に、図面を参照して、本願発明の第５実施形態について説明を行う。図９は、第５実施形態の表示装置駆動回路１の構成を例示するブロック図である。図９に示されているように、第５実施形態のレベルシフトブロック１８は、大抵抗率電源側共通配線１２ｃを介して電力供給線１４に接続されている。また、そのレベルシフトブロック１８は、小抵抗率接地側共通配線１３ａから接地電圧ＧＮＤを受け取っている。第５実施形態における大抵抗率電源側共通配線１２ｃは、単位長さ当たりの抵抗値が小抵抗率接地側共通配線１３ａの長さ当たりの抵抗値より大きい材料で構成されている。電力供給線１４と大抵抗率電源側共通配線１２ｃとの電圧降下により、信号動作時のレベルシフタの第１ＰチャネルトランジスタＰ１（または第２ＰチャネルＭＯＳトランジスタＰ２）のソースドレイン電圧を低下させることができる。
【００３８】
［第６実施形態］
以下に、図面を参照して、本願発明の第６実施形態について説明を行う。図１０は、第６実施形態の表示装置駆動回路１の構成を例示するブロック図である。図１０に示されているように、第６実施形態の表示装置駆動回路１は、複数の電力供給線１４（電力供給線１４ａ、電力供給線１４ｂ、電力供給線１４ｃ）を備えている。また、接地側共通配線１３は、接地側電力供給線４１ａ、接地側電力供給線４１ｂおよび接地側電力供給線４１ｃを介して接地電圧ＧＮＤを供給する接地電圧供給ノード１９に接続されている。電力供給線１４を複数にすることで、動作終了後の安定化に有効であり、特にレベルシフタの数を増やす場合の設計を容易にすることができる。
【００３９】
［第７実施形態］
以下に、図面を参照して、本願発明の第７実施形態について説明を行う。図１１は、第７実施形態の表示装置駆動回路１の構成を例示するブロック図である。図１１に示されているように、第７実施形態の表示装置駆動回路１は、ＧＮＤ側に、複数の給電ポイントが備えられている。接地側共通配線１３は、複数の接地側電力供給線４２を介して接地電圧ＧＮＤを受け取っている。接地電圧ＧＮＤを供給する電源側の抵抗値と比較して、電力供給線１４から電源側共通配線１２の配線抵抗を大きくすることができる。
【００４０】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述した複数の実施形態は、その構成・動作に矛盾が生じない範囲において、組み合わせて実施することが可能である。
【符号の説明】
【００４１】
１…表示装置駆動回路
２…表示パネル
３…表示コントローラ
４…電源回路
１０…表示装置
１１…レベルシフタ
１２…電源側共通配線
１２ａ…小シート抵抗共通配線
１２ｂ…電源側共通配線
１２ｃ…大抵抗率電源側共通配線
１３…接地側共通配線
１３ａ…小抵抗率接地側共通配線
１４…電力供給線
１４ａ…電力供給線
１４ｂ…電力供給線
１４ｃ…電力供給線
１５…電源電圧供給線
１６…電圧降下発生部
１７…入力信号線
１８…レベルシフトブロック
１９…接地電圧供給ノード
２１…入力段
２２…レベルシフト部
２３…出力段
３１…抵抗素子
３２…大シート抵抗配線
３３…寄生抵抗
３４…小断面積配線
４１ａ…接地側電力供給線
４１ｂ…接地側電力供給線
４１ｃ…接地側電力供給線
４２…接地側電力供給線
Ｎ１…第１ＮチャネルＭＯＳトランジスタ
Ｎ２…第２ＮチャネルＭＯＳトランジスタ
Ｐ１…第１ＰチャネルＭＯＳトランジスタ
Ｐ２…第２ＰチャネルＭＯＳトランジスタ
ＧＮＤ…接地電圧
ＶＤＤＨ…電源電圧
１２１…ＮチャネルＭＯＳトランジスタ
１２２…ＮチャネルＭＯＳトランジスタ
１３１…ＰチャネルＭＯＳトランジスタ
１３２…ＰチャネルＭＯＳトランジスタ
１３４…ＰチャネルＭＯＳトランジスタ
１４１…電源線
１８１…制御回路
【図１】
2013187641.tif 000003
【図２】
2013187641.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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