(57)【要約】【課題】ゲート−コレクタ間容量を低減し、耐圧が高く、かつオン電圧を低減させた半導体装置および半導体装置の制御方法を提供すること。【解決手段】半導体基板のおもて面に、ゲートトレンチ４、ゲート絶縁膜５およびゲート電極６からなるトレンチゲート型のＭＯＳ構造と、ダミートレンチ１４、ダミーゲート絶縁膜１５およびダミーゲート電極１６からなるダミートレンチゲート構造とを備える。ゲートトレンチ４とダミートレンチ１４との間にはｐベース領域２が設けられている。隣り合うダミートレンチ１４の間にはｐ型領域は設けられていない。ダミーゲート電極１６は、エミッタ電極７に電気的に接続されている。トレンチピッチｄは、順電圧阻止時に、隣り合うダミートレンチ１４間に挟まれたメサ領域１２が空乏化する程度に狭く、例えば１．８μｍ以上３．６μｍ以下である。隣り合うダミートレンチ１４に挟まれたメサ領域１２は、順電圧阻止時に空乏化する低い不純物濃度を有する。【選択図】図１
2013251468.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板の第１の主面に所定のピッチで設けられた複数のトレンチと、
複数の前記トレンチのうちの第１トレンチの内壁に沿って前記第１トレンチの内部に設けられた第１絶縁膜と、
前記第１絶縁膜を介して前記第１トレンチの内部に設けられた第１制御電極と、
複数の前記トレンチのうち、前記第１トレンチを除く残りの第２トレンチの内壁に沿って前記第２トレンチの内部に設けられた第２絶縁膜と、
前記第２絶縁膜を介して前記第２トレンチの内部に設けられ、前記第１制御電極と電気的に絶縁された第２制御電極と、
前記第１導電型半導体基板の、前記第１トレンチと前記第２トレンチとに挟まれた部分のみに、前記第１トレンチに接するように設けられた第２導電型半導体領域と、
前記第２導電型半導体領域の内部に、前記第１トレンチに接するように形成された第１導電型半導体領域と、
前記第２導電型半導体領域および前記第１導電型半導体領域に電気的に接続された第１主電極と、
前記第１導電型半導体基板の第２の主面に設けられた第２導電型半導体層と、
前記第２導電型半導体層に接する第２主電極と、
を備え、
前記第２制御電極は、前記第１主電極に電気的に接続されており、
前記第１導電型半導体基板の、隣り合う前記第２トレンチに挟まれた部分が順電圧阻止時に空乏化する前記所定のピッチで前記トレンチが設けられていることを特徴とする半導体装置。
【請求項２】
前記第２導電型半導体領域の深さは、前記トレンチの深さよりも浅く、
前記第１導電型半導体基板の、隣り合う前記第２トレンチに挟まれた部分の不純物濃度が２．０×１０10ｃｍ-2以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチの前記ピッチは３．６μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１導電型半導体基板の第１の主面に所定のピッチで設けられた複数のトレンチと、複数の前記トレンチのうちの第１トレンチの内壁に沿って前記第１トレンチの内部に設けられた第１絶縁膜と、前記第１絶縁膜を介して前記第１トレンチの内部に設けられた第１制御電極と、複数の前記トレンチのうち、前記第１トレンチを除く残りの第２トレンチの内壁に沿って前記第２トレンチの内部に設けられた第２絶縁膜と、前記第２絶縁膜を介して前記第２トレンチの内部に設けられ、前記第１制御電極と電気的に絶縁された第２制御電極と、前記第１導電型半導体基板の、前記第１トレンチと前記第２トレンチとに挟まれた部分のみに、前記第１トレンチに接するように設けられた第２導電型半導体領域と、前記第２導電型半導体領域の内部に、前記第１トレンチに接するように形成された第１導電型半導体領域と、前記第２導電型半導体領域および前記第１導電型半導体領域に電気的に接続された第１主電極と、前記第１導電型半導体基板の第２の主面に設けられた第２導電型半導体層と、前記第２導電型半導体層に接する第２主電極と、を備え、前記第１導電型半導体基板の、隣り合う前記第２トレンチに挟まれた部分が順電圧阻止時に空乏化する前記ピッチで前記トレンチが設けられた半導体装置の制御方法であって、
前記半導体装置の動作時に、前記第２制御電極の電位が前記第１主電極と同電位となるように、前記第２制御電極と前記第１主電極との間に電圧を印加することを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の制御方法に関する。
【背景技術】
【０００２】
従来、電力変換装置などに使用されるパワー半導体装置として、エミッタ電位のダミーゲート電極を備えたトレンチゲート型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が公知である（例えば、下記特許文献１参照）。図４は、従来の半導体装置の構成を示す断面図である。図４は、下記特許文献１の図４２に示す半導体装置である。図４に示す従来の半導体装置には、ｎ-ドリフト領域１０１となる半導体基板のおもて面側の表面層に、ｐベース領域１０２が設けられている。ｐベース領域１０２の内部には、ｎ+エミッタ領域１０３が設けられている。
【０００３】
ｐベース領域１０２およびｎ+エミッタ領域１０３を貫通し、ｎ-ドリフト領域１０１に達する複数のトレンチ（以下、ゲートトレンチとする）１０４が所定のピッチで設けられている。ゲートトレンチ１０４の内部には、ゲートトレンチ１０４の側壁および底面に沿ってゲート絶縁膜１０５が設けられている。また、ゲートトレンチ１０４の内部には、ゲート絶縁膜１０５の内側にゲート電極１０６が設けられている。エミッタ電極１０７は、ｐベース領域１０２およびｎ+エミッタ領域１０３に接する。
【０００４】
隣り合うゲートトレンチ１０４の間には、ｐベース領域１０２を貫通してｎ-ドリフト領域１０１に達する複数のダミートレンチ１１４が所定のピッチで設けられている。すなわち、ｐベース領域１０２は、ダミートレンチ１１４により複数の領域に分離され、ｎ+エミッタ領域１０３が設けられた領域１０２ａと、ｎ+エミッタ領域１０３が設けられていない領域１０２ｂとが形成されている。ｐベース領域１０２の、ｎ+エミッタ領域１０３が設けられていない領域（以下、ｐフローティング（浮遊）領域とする）１０２ｂは、電気的にフローティング（浮遊）状態となっている。
【０００５】
ダミートレンチ１１４の内部には、ダミートレンチ１１４の側壁および底面に沿ってダミーゲート絶縁膜１１５が設けられている。また、ダミートレンチ１１４の内部には、ダミーゲート絶縁膜１１５の内側にダミーゲート電極１１６が埋め込まれている。ダミーゲート電極１１６は、エミッタ電極１０７に電気的に接続され、エミッタ電位となっている。半導体基板の裏面には、ｎバッファ領域１０９、ｐコレクタ領域１１０およびコレクタ電極１１１が設けられている。
【０００６】
このようにエミッタ電位のダミーゲート電極を設けることにより、ゲート−コレクタ間の寄生容量（Ｑｇｃ）（以下、ゲート−コレクタ間容量とする）が低減され、スイッチング動作が高速化される。また、駆動能力の低いゲートドライバでのゲート駆動も可能となる。また、ｐフローティング領域を設けることにより、ダミートレンチのピッチが広い場合でも耐圧低下を防止することができる。
【０００７】
このｐフローティング領域を完全なフローティング状態にするためには、ｐフローティング領域と、活性領域外周部に設けられた正孔（ホール）引き抜きのためのエミッタ電位のｐ型領域（以下、ホール引き抜き用ｐ型領域とする）とを電気的に分離する必要がある（例えば、下記特許文献２参照。）。図５は、従来の半導体装置の構成の別の一例を示す断面図である。図５は、下記特許文献２に示す分離構造部を備えたトレンチゲート型ＩＧＢＴである。図５に示すように、ｐベース領域１２２ａの外側（活性領域外周部側）には、ゲートトレンチ１２４を挟んでｐフローティング領域１２２ｂが設けられている。
【０００８】
ｐフローティング領域１２２ｂの外側には、分離構造部１３０を挟んでホール引き抜き用ｐ型領域１２２ｃが設けられている。分離構造部１３０は、２つの分離トレンチ１３４に挟まれたｎ-ドリフト領域１２１からなる。ｐフローティング領域１２２ｂとホール引き抜き用ｐ型領域１２２ｃとの間に分離構造部１３０を設けることにより、ｐフローティング領域１２２ｂとホール引き抜き用ｐ型領域１２２ｃとが電気的に分離され、ホール引き抜き用ｐ型領域１２２ｃを経由してｐフローティング領域１２２ｂからエミッタ電極へホール電流が流れることを防いでいる。
【０００９】
また、エミッタ電位のダミーゲート電極を備えた従来のトレンチゲート型ＩＧＢＴの別の一例をとして、複数のｐフローティング領域が並ぶ方向に直交する方向にセル端部まで延びるストライプ状のｐフローティング領域を備え、ｐフローティング領域のセル端部をエミッタ電極に接触させてｐフローティング領域を実質的に完全なフローティング状態（以下、不完全フローティングとする）とした装置が公知である。定常オン状態においてホール電流密度は数十Ａ／ｃｍ2〜数百Ａ／ｃｍ2と高く、セル端部のエミッタ電極との接触部に流れ込むホール電流の比率は、セル端部のエミッタ電極との接触部以外に流れ込むホール電流よりも少ない。このため、ｐフローティング領域のセル端部以外の部分は実質的には完全なフローティング状態となる。
【００１０】
さらに、エミッタ電位のダミーゲート電極を備えた従来のトレンチゲート型ＩＧＢＴの別の一例をとして、ゲートトレンチを２個連続して設け、その間に挟まれたｐウエルのゲートトレンチに接する部分にｎ+エミッタ領域を設け、エミッタトレンチの両端部にｐウエルを設けない構造を採用した装置が提案されている（例えば、下記特許文献３（第０１７０段落、第４８図）参照。）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第４２０５１２８号公報
【特許文献２】米国特許第６８１５７６９号明細書
【特許文献３】特開平９−３３１０６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献２（図５）に示す分離構造部１３０を設けた構成では、ｐフローティング領域１２２ｂとホール引き抜き用ｐ型領域１２２ｃとの分離距離ｄ１３０が短い場合、定常オン状態においてｐフローティング領域１２２ｂからホール引き抜き用ｐ型領域１２２ｃへホール電流が流れ込み、表面ホール濃度が減少してオン電圧が上昇してしまう。一方、ｐフローティング領域１２２ｂとホール引き抜き用ｐ型領域１２２ｃとの分離距離ｄ１３０が長い場合、１セルに占める分離構造部１３０の占有面積が増えてしまう。また、分離トレンチ１３４底部の電界強度が上昇して耐圧が低下し、かつアバランシェ耐量も低下してしまうという問題がある。
【００１３】
また、不完全フローティングのｐフローティング領域を備えたトレンチゲート型ＩＧＢＴでは、セル端部近傍において、ホール電流がｐフローティング領域を経由してエミッタ電極に引き抜かれる。これにより、電子注入促進（ＩＥ）効果が低下するため、ｐフローティング領域の表面ホール濃度が減少してオン電圧が上昇する。素子全体としては、オン電圧の高いセル端部近傍の領域とオン電圧の低いセル端部以外の領域とが並列接続されているとみなすことができる。このため、セル端部近傍でのオン電圧上昇の悪影響を受けて、素子全体のオン電圧が上昇するという問題がある。また、上記特許文献３に示すｐフローティング領域を設けない構成では、ダミートレンチのピッチが広い場合に、トレンチ底部でアバランシェ降伏が起こり易く耐圧が低下するという問題が生じる。
【００１４】
この発明は、上述した従来技術による問題点を解消するため、ゲート−コレクタ間容量を低減することができる半導体装置および半導体装置の制御方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、高い耐圧を維持することができる半導体装置および半導体装置の制御方法を提供することを目的とする。さらに、この発明は、上述した従来技術による問題点を解消するため、オン電圧を低減させることができる半導体装置および半導体装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型半導体基板の第１の主面に所定のピッチで設けられた複数のトレンチと、複数の前記トレンチのうちの第１トレンチの内壁に沿って前記第１トレンチの内部に設けられた第１絶縁膜と、前記第１絶縁膜を介して前記第１トレンチの内部に設けられた第１制御電極と、複数の前記トレンチのうち、前記第１トレンチを除く残りの第２トレンチの内壁に沿って前記第２トレンチの内部に設けられた第２絶縁膜と、前記第２絶縁膜を介して前記第２トレンチの内部に設けられ、前記第１制御電極と電気的に絶縁された第２制御電極と、前記第１導電型半導体基板の、前記第１トレンチと前記第２トレンチとに挟まれた部分のみに、前記第１トレンチに接するように設けられた第２導電型半導体領域と、前記第２導電型半導体領域の内部に、前記第１トレンチに接するように形成された第１導電型半導体領域と、前記第２導電型半導体領域および前記第１導電型半導体領域に電気的に接続された第１主電極と、前記第１導電型半導体基板の第２の主面に設けられた第２導電型半導体層と、前記第２導電型半導体層に接する第２主電極と、を備え、前記第２制御電極は、前記第１主電極に電気的に接続されており、前記第１導電型半導体基板の、隣り合う前記第２トレンチに挟まれた部分が順電圧阻止時に空乏化する前記所定のピッチで前記トレンチが設けられていることを特徴とする。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型半導体領域の深さは、前記トレンチの深さよりも浅く、前記第１導電型半導体基板の、隣り合う前記第２トレンチに挟まれた部分の不純物濃度が２．０×１０10ｃｍ-2以下であることを特徴とする。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの前記ピッチは３．６μｍ以下であることを特徴とする。
【００１８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の制御方法は、第１導電型半導体基板の第１の主面に所定のピッチで設けられた複数のトレンチと、複数の前記トレンチのうちの第１トレンチの内壁に沿って前記第１トレンチの内部に設けられた第１絶縁膜と、前記第１絶縁膜を介して前記第１トレンチの内部に設けられた第１制御電極と、複数の前記トレンチのうち、前記第１トレンチを除く残りの第２トレンチの内壁に沿って前記第２トレンチの内部に設けられた第２絶縁膜と、前記第２絶縁膜を介して前記第２トレンチの内部に設けられ、前記第１制御電極と電気的に絶縁された第２制御電極と、前記第１導電型半導体基板の、前記第１トレンチと前記第２トレンチとに挟まれた部分のみに、前記第１トレンチに接するように設けられた第２導電型半導体領域と、前記第２導電型半導体領域の内部に、前記第１トレンチに接するように形成された第１導電型半導体領域と、前記第２導電型半導体領域および前記第１導電型半導体領域に電気的に接続された第１主電極と、前記第１導電型半導体基板の第２の主面に設けられた第２導電型半導体層と、前記第２導電型半導体層に接する第２主電極と、を備え、前記第１導電型半導体基板の、隣り合う前記第２トレンチに挟まれた部分が順電圧阻止時に空乏化する前記ピッチで前記トレンチが設けられた半導体装置の制御方法であって、前記半導体装置の動作時に、前記第２制御電極の電位が前記第１主電極と同電位となるように、前記第２制御電極と前記第１主電極との間に電圧を印加することを特徴とする。
【００１９】
上述した発明によれば、第１制御電極を埋め込んだ第１トレンチを挟むように、エミッタ電位の第２制御電極を埋め込んだ第２トレンチを設けることにより、ターンオン時のゲート電位の持ち上がりを防ぎ、コレクタ電流の時間変化率ｄｉ／ｄｔを低減することができる。
【００２０】
また、上述した発明によれば、第２制御電極を埋め込んだ第２トレンチ間に第２導電型フローティング領域を設けない構成とし、第１導電型半導体基板の、隣り合う第２トレンチに挟まれた部分（メサ領域）が順電圧阻止時に空乏化する程度にトレンチピッチを狭くすることにより、メサ領域の第１導電型半導体基板の第１の主面に平行な方向に積分した単位面積当たりの不純物濃度を低くすることができる。このため、アバランシェ降伏が起こり易いトレンチ底面における電界を緩和することができる。
【００２１】
また、上述した発明によれば、トレンチピッチを３．６μｍ以下と狭くする、または、メサ領域の第１導電型半導体基板の第１の主面に平行な方向に積分した単位面積当たりの不純物濃度を２．０×１０10ｃｍ-2以下とすることにより、活性領域の耐圧を平面接合耐圧の９５％以上とし、エッジ領域の耐圧を活性領域の耐圧以上とすることができ、高い耐圧を実現することができる。このため、所望の耐圧を実現するために必要な厚さにまでｎ-ドリフト領域の厚さを薄くすることができ、オン電圧を低減することができる。
【００２２】
また、上述した発明によれば、第２制御電極を埋め込んだ第２トレンチ間に第２導電型フローティング領域を設けない構成とすることにより、従来のように第２導電型フローティング領域と活性領域外周部（例えばエッジ構造領域）のホール引き抜き用第２導電型領域とをトレンチ（分離構造部）で分離する必要がない。したがって、順方向電圧のブロッキング時（電流が流れない阻止状態）に、分離構造部における電界集中が起こらず、耐圧低下を防ぐことができる。また、定常オン状態において、第２導電型フローティング領域を経由してホール引き抜き用第２導電型領域からホールが引き抜かれないので、表面ホール濃度が減少してオン電圧が上昇することを防止することができる。
【発明の効果】
【００２３】
本発明にかかる半導体装置および半導体装置の制御方法によれば、ゲート−コレクタ間容量を低減することができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の制御方法によれば、耐圧が高い半導体装置および半導体装置の制御方法を提供することができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の制御方法によれば、オン電圧が低い半導体装置および半導体装置の制御方法を提供することができるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】実施の形態にかかる半導体装置の構成を示す断面図である。
【図２】実施の形態にかかる半導体装置のオン電圧特性について示す特性図である。
【図３】実施の形態にかかる半導体装置の耐圧特性について示す特性図である。
【図４】従来の半導体装置の構成を示す断面図である。
【図５】従来の半導体装置の構成の別の一例を示す断面図である。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の制御方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２６】
（実施の形態）
図１は、実施の形態にかかる半導体装置の構成を示す断面図である。実施の形態にかかる半導体装置について、フィールドストップ型ＩＧＢＴ（ＦＳ−ＩＧＢＴ）に適用した場合を一例に説明する。図１に示すように、実施の形態１にかかる半導体装置は、ｎ-ドリフト領域１となるｎ-半導体基板（第１導電型半導体基板）のおもて面（第１の主面）に、ｐベース領域（第２導電型半導体領域）２、ｎ+エミッタ領域（第１導電型半導体領域）３、第１トレンチ（以下、ゲートトレンチとする）４、ゲート絶縁膜（第１絶縁膜）５およびゲート電極（第１制御電極）６からなるトレンチゲート型のＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造を備える。トレンチゲート型のＭＯＳ構造が設けられた領域が、半導体装置のオン時に電流が流れる活性領域である。
【００２７】
また、ｎ-半導体基板のおもて面には、第２トレンチ（以下、ダミートレンチとする）１４、ダミーゲート絶縁膜（第２絶縁膜）１５およびダミーゲート電極（第２制御電極）１６からなるダミートレンチゲート構造が設けられている。ｎ-半導体基板の裏面（第２の主面）の表面層には、ｐ+コレクタ領域（第２導電型半導体層）１０が設けられている。ｎ-ドリフト領域１とｐ+コレクタ領域１０との間には、ｎバッファ領域９が設けられている。コレクタ電極（第２主電極）１１は、ｐ+コレクタ領域１０に接し、さらにコレクタパッドＣに接続されている。ダミートレンチ１４が設けられた領域が、ｎ-ドリフト領域１のおもて面側の電界を緩和し耐圧を保持するエッジ構造領域である。
【００２８】
ゲートトレンチ４およびダミートレンチ１４は、ｎ-半導体基板のおもて面から裏面に達しない深さで設けられ、所定のピッチで並ぶ複数のトレンチによって構成される。複数のトレンチは、トレンチが並ぶ方向（以下、短手方向とする）と直交する方向（図１では紙面奥行き方向、以下、長手方向とする）に延びるストライプ状の平面レイアウトを有する。各トレンチの内部には、それぞれ内壁に沿ってゲート酸化膜が設けられている。そして、また、各トレンチの内部には、ゲート酸化膜を介してそれぞれリン（Ｐ）が高不純物濃度にドープされた低抵抗なポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極が設けられている。
【００２９】
トレンチの短手方向の幅（以下、単に幅とする）ｗ１は、１．０μｍより大きく、２．０μｍ以下であるのが好ましい。その理由は、次のとおりである。トレンチの幅ｗ１が１．０μｍ以下の場合、ゲート抵抗が高くなり、ゲート遅延が大きくなるからである。また、トレンチの幅ｗ１が２．０μｍより大きい場合、トレンチの内部にポリシリコンをむらなく埋め込むことが難しいからである。トレンチピッチｄは、ｎ-ドリフト領域１の、隣り合うダミートレンチ１４に挟まれた部分（メサ領域）１２が順電圧阻止時に空乏化する程度に狭いピッチであることが好ましい。隣り合うダミートレンチ１４に挟まれたメサ領域１２は、例えば、所望の耐圧を実現することができる程度に空乏化されることが好ましく、好適には完全に空乏化されるのがよい。より具体的には、トレンチピッチｄは、例えば１．８μｍ以上３．６μｍ以下であるのが好ましい。その理由は、次のとおりである。
【００３０】
トレンチピッチｄが１．８μｍより小さい場合、隣り合うトレンチに挟まれたメサ領域１２の短手方向の幅（以下、単に幅とする）ｗ２が０．８μｍより小さくなるため、半導体装置の製造が困難になるからである。また、トレンチピッチｄが３．６μｍより大きい場合、隣り合うダミートレンチ１４に挟まれたメサ領域１２が順電圧阻止時に空乏化しにくく、耐圧が低下するからである。耐圧が低くなりすぎる場合、所望の耐圧を実現するために最低限必要なｎ-ドリフト領域の厚さよりもｎ-ドリフト領域１の厚さを厚くする必要があるため、さらにオン電圧が高くなるという問題も生じる。また、活性領域の耐圧がエッジ構造領域の耐圧よりも高くなり、エッジ構造領域でアバランシェ破壊耐量が低下するからである。
【００３１】
これらのトレンチのうち、一部のトレンチの長手方向に平行な両側面に、ｎ+エミッタ領域３が設けられている。ｎ+エミッタ領域３は、ゲートトレンチ４の側壁に沿って設けられたゲート絶縁膜５に接する。ｎ+エミッタ領域３が接するトレンチがゲートトレンチ４であり、このゲートトレンチ４の内部に埋め込まれたゲート電極６に、ｎ+エミッタ領域３とｐ+コレクタ領域１０との間の電流の流れを制御する制御電圧が印加される。ゲート電極６は、ゲートトレンチ４の長手方向の端部においてゲートパッドＧに接続されている。
【００３２】
ｎ+エミッタ領域３は、ｎ-ドリフト領域１よりも高不純物濃度であり、例えば砒素（Ａｓ）がドープされることにより形成される。また、ｎ+エミッタ領域３は、ｐベース領域２に囲まれている。ｐベース領域２は、ｎ-ドリフト領域１の、ゲートトレンチ４とダミートレンチ１４とに挟まれた部分のみに設けられている。ｐベース領域２は、ゲートトレンチ４に隣り合うダミートレンチ１４のゲートトレンチ４側の側面に接していてもよい。ｐベース領域２の、ｎ+エミッタ領域３とｎ-ドリフト領域１とに挟まれた部分は、ゲートトレンチ４の側壁に沿って設けられたゲート絶縁膜５に接する。ｐベース領域２の深さは、ゲートトレンチ４の深さよりも浅い。エミッタ電極（第１主電極）７は、ｐベース領域２およびｎ+エミッタ領域３に電気的に接続されている。エミッタ電極７は、エミッタパッドＥに接続されている。
【００３３】
複数のトレンチのうち、ゲートトレンチ４以外のトレンチがダミートレンチ１４である。隣り合うゲートトレンチ４（不図示）の間には複数のダミートレンチ１４が設けられている。すなわち、１つのゲートトレンチ４の両側はともにダミートレンチ１４となっている。ダミートレンチ１４の内壁に沿って設けられたゲート絶縁膜がダミーゲート絶縁膜１５であり、ダミートレンチ１４の内部に埋め込まれたゲート電極がダミーゲート電極１６である。ダミーゲート電極１６は、層間絶縁膜８によってゲート電極６と電気的に絶縁されている。すべてのダミーゲート電極１６は、例えばダミートレンチ１４の長手方向の端部においてエミッタパッドＥに接続されエミッタ電位となっている。ダミーゲート電極１６は、エミッタ電極７と直接接触してもよい。
【００３４】
隣り合うダミートレンチ１４に挟まれたメサ領域１２には、従来のようにｐフローティング領域は設けられていない。すなわち、隣り合うダミートレンチ１４に挟まれたメサ領域１２は、ｎ-ドリフト領域１となっている。隣り合うダミートレンチ１４に挟まれたメサ領域１２の不純物濃度は、１．０×１０9ｃｍ-2以上２．０×１０12ｃｍ-2以下の範囲内にあることが好ましい。その理由は、次のとおりである。
【００３５】
ｎ-半導体基板（ｎ-ドリフト領域１）の構成材料であるシリコン（Ｓｉ）は、１．３×１０12ｃｍ-2のドーズ量で臨界電界に達するという物性を示す。このため、メサ領域１２両側のダミートレンチ１４側面から当該メサ領域１２へ空乏層が延びるとした場合に、隣り合うダミートレンチ１４に挟まれたメサ領域１２の不純物濃度は２．６×１０12ｃｍ-2以下である必要がある。このため、安全マージンを考慮して、隣り合うダミートレンチ１４に挟まれたメサ領域１２の不純物濃度は、２．０×１０12ｃｍ-2以下の範囲内にあることが好ましい。
【００３６】
また、ｎ-半導体基板の不純物濃度を１．０×１０13ｃｍ-2とし、メサ領域１２の幅ｗ２を半導体装置の製造可能限界である０．８μｍとした場合、隣り合うダミートレンチ１４に挟まれたメサ領域１２の不純物濃度は１．０×１０9ｃｍ-2程度となる。隣り合うダミートレンチ１４に挟まれたメサ領域１２の不純物濃度が１．０×１０9ｃｍ-2より小さい場合、半導体装置の製造が困難であると同時に、隣り合うダミートレンチ１４に挟まれたメサ領域１２の抵抗が高くなってしまう。したがって、隣り合うダミートレンチ１４に挟まれたメサ領域１２の不純物濃度は、１．０×１０9ｃｍ-2以上の範囲内にあることが好ましい。
【００３７】
次に、実施の形態にかかる半導体装置の動作について説明する。オフ状態において、ゲート電極６をエミッタ電極７に対して同電位にした状態で、コレクタ電極１１に数Ｖの正電圧を印加してコレクタ電極１１をエミッタ電極７に対して高電位にする。この状態では、ｎ-ドリフト領域１とｐベース領域２との間の逆バイアス接合により、その逆耐電圧以下ではｎ-ドリフト領域１とｐベース領域２とのｐｎ接合から空乏層が伸び、ＩＧＢＴは阻止状態となる。この状態で、ゲート電極６に例えば１５Ｖ程度の正電圧を印加して、ゲート電極６をエミッタ電極７に対して高電位にする。
【００３８】
コレクタ電極１１はエミッタ電極７に対して高電位となっているため、ゲート電極６に電荷が蓄積され始める。同時に、ｐベース領域２の、ゲート絶縁膜５に接する領域に、ｎ型に反転したｎチャネル領域（図示せず）が形成される。ｎ+エミッタ領域３とｎ-ドリフト領域１の間にｎチャネル領域が形成されると、このｎチャネル領域を通る通路では、逆バイアス接合が消える。したがって、エミッタ電極７からｎ+エミッタ領域３およびｎチャネル領域を通ってｎ-ドリフト領域１に、電子電流が注入される。
【００３９】
この電子の注入が起こると、コレクタ側のｐｎ接合が順バイアスされるため、ｐ+コレクタ層１０からｎ-ドリフト領域１に少数キャリアである正孔（ホール）が注入され、ｎ-半導体基板おもて面のｐベース領域２から引き抜かれる。ホールがｎ-ドリフト領域１に注入されると、ｎ-ドリフト領域１においてキャリアについての中性条件を保つために多数キャリアである電子濃度が高くなり、ｎ-ドリフト領域１の電気抵抗が低くなる、いわゆる伝導度変調が起こる。コレクタ電極１１とエミッタ電極７の間に流れるコレクタ電流Ｉｃによる電圧降下がオン電圧であり、伝導度変調により定常オン状態におけるオン電圧が低減される。
【００４０】
次に、実施の形態にかかる半導体装置のオン電圧について検証した。図２は、実施の形態にかかる半導体装置のオン電圧特性について示す特性図である。まず、実施の形態にしたがい、定格１２００Ｖ耐圧のトレンチゲート型ＦＳ−ＩＧＢＴを作製（製造）した（以下、実施例とする）。具体的には、ｎ-ドリフト領域１となるｎ-半導体基板として、比抵抗６０Ωｃｍのｎ型ＦＺ（Ｆｌｏａｔ  Ｚｏｎｅ）ウェハからなるＦＺ基板を用いた。ｎ-半導体基板の厚さｔを１２０μｍとした。ｎ-半導体基板の厚さｔとは、ｎ-ドリフト領域１、ｎバッファ領域９およびｐ+コレクタ領域１０の各厚さの総計である。
【００４１】
ゲートトレンチ４およびダミートレンチ１４となる複数のトレンチは、短手方向に等間隔に配置し、かつ長手方向に延びるストライプ状の平面レイアウトで形成した。トレンチピッチｄを３．０μｍとし、トレンチの幅ｗ１を１．２μｍとした。ゲート酸化膜の厚さを１００ｎｍとした。ゲート電極６は、高濃度のリンがドープされたポリシリコンで形成した。ｎ+エミッタ領域３を形成するためのドーパントを砒素とした。ゲート電極６は、ゲートトレンチ４の長手方向の端部においてゲートパッドＧに接続した。ダミーゲート電極１６は、例えばダミートレンチ１４の長手方向の端部においてエミッタパッドＥに接続した。
【００４２】
また、比較として、図５に示す従来の不完全フローティングのｐフローティング領域を備えたＦＳ−ＩＧＢＴを作製した（以下、従来例とする）。従来例では、隣り合うダミートレンチに挟まれた各メサ領域に長手方向にセル端部まで延びるｐフローティング領域を設けた。ｐフローティング領域のセル端部をエミッタ電極に接触させた。従来例のそれ以外の構成は、実施例と同様である。これら実施例および従来例に対して、ゲート電極に１５Ｖ程度の正電圧を印加すると同時に、コレクタ電極に数Ｖの正電圧を印加し、コレクタ−エミッタ間電圧Ｖｃｅ（オン電圧）を測定した結果を図２に示す。
【００４３】
図２に示す結果より、実施例のオン電圧は、従来例のオン電圧よりも０．４Ｖ以上低減されることが確認された。その理由は、次のとおりである。従来例では、ｐコレクタ層からｎ-ドリフト領域に注入されたホールの一部がｐフローティング領域に入り、ｎ-半導体基板の主面に平行な方向（横方向）に流れてセル端部のエミッタ電極との接触部から引き抜かれる。このため、セル端部近傍のホール濃度が減少してしまった。一方、実施例では、隣り合うダミートレンチ１４に挟まれた各メサ領域１２にｐフローティング領域が存在しないため、セル端部のホール濃度は減少しないからである。
【００４４】
次に、実施の形態にかかる半導体装置のトレンチピッチｄと耐圧との関係について検証した。図３は、実施の形態にかかる半導体装置の耐圧特性について示す特性図である。上述したように、ゲート電極６をエミッタ電極７に対して同電位にした状態で、コレクタ電極１１を増加させた場合、電流が流れない阻止状態となる。このとき、活性領域におけるゲートトレンチ４の底面は電界が集中する部分であり、アバランシェ降伏が発生する部分となる。従来例では、ゲートトレンチとダミートレンチとに挟まれた領域にｐフローティング領域を設けてゲートトレンチの底面の電界を緩和している。一方、実施例においては、トレンチピッチｄが３．０μｍと狭いため、ｐフローティング領域を設けることなく耐圧低下を防ぐことができる。
【００４５】
また、実施例においては、平面接合（ｎ-ドリフト領域１とｐベース領域２とのｐｎ接合）の理想的な１次元的耐圧（以下、平面接合耐圧とする）が例えば１３１０Ｖであり、エッジ構造領域の耐圧を平面接合耐圧よりもやや低く、かつ平面接合耐圧の９５％またはそれ以上に設計することが好ましい。さらに、活性領域の耐圧は、エッジ構造領域の耐圧よりも低いことが望ましい。活性領域の耐圧をエッジ構造領域の耐圧よりも高くした場合、活性領域よりも先に、エッジ構造領域でアバランシェ電流が発生してアバランシェ破壊に至るからである。活性領域の耐圧をエッジ構造領域の耐圧よりも低くすることで、エッジ構造領域よりも先に、広い面積を有する活性領域でアバランシェ電流が発生する。これにより、アバランシェ電流密度を低減させることができるため、破壊耐量を向上させることができる。
【００４６】
一方、活性領域の耐圧がエッジ構造領域の耐圧に対して低すぎた場合、耐圧規格を満たすためにｎ-ドリフト領域１の厚さを厚くする必要があり、オン電圧が上昇してしまう。このため、活性領域の耐圧は、平面接合耐圧の９５％以上であることが好ましい。すなわち、活性領域の耐圧を平面接合耐圧の９５％以上とし、エッジ領域の耐圧が活性領域の耐圧以上となるように素子設計を行うことが好ましい。図３に示すように、実施例において平面接合耐圧を例えば１３１０Ｖ（破線２１で示す）とした場合、活性領域の耐圧の下限値が平面接合耐圧よりも５％低い１２４４Ｖ（破線２２で示す）となるように素子設計を行う。具体的には、トレンチピッチｄが３．６μｍ以下であれば、活性領域の耐圧を平面接合耐圧の９５％以上とすることができ、非常に高い耐圧を実現することができる。したがって、トレンチピッチｄを３．６μｍ以下とすることが好ましい。また、実施例のようにトレンチピッチｄを３．０μｍとすることにより、活性領域の耐圧を平面接合耐圧の９８％とすることができるため、より好ましい。
【００４７】
以上、説明したように、実施の形態によれば、ゲート電極を埋め込んだゲートトレンチを挟むように、エミッタ電位のダミーゲート電極を埋め込んだダミートレンチを設けることにより、ターンオン時のゲート電位の持ち上がりを防ぎ、コレクタ電流の時間変化率ｄｉ／ｄｔを低減することができる。これにより、ゲート−コレクタ間容量（Ｑｇｃ）が低減され、スイッチング動作が高速化される。また、駆動能力の低いゲートドライバでのゲート駆動も可能となる。
【００４８】
また、実施の形態によれば、エミッタ電位のダミーゲート電極を埋め込んだダミートレンチ間にｐフローティング領域を設けない構成とし、隣り合うダミートレンチに挟まれたメサ領域が順電圧阻止時に空乏化する程度にトレンチピッチを狭くすることにより、隣り合うダミートレンチに挟まれたメサ領域の不純物濃度を低くすることができる。このため、アバランシェ降伏が起こり易いトレンチ底面における電界を緩和することができる。これにより、耐圧低下を防止することができる。
【００４９】
また、実施の形態によれば、トレンチピッチを３．６μｍ以下と狭くする、または、メサ領域の不純物濃度を２．０×１０10ｃｍ-2以下とすることにより、活性領域の耐圧を平面接合耐圧の９５％以上とし、エッジ領域の耐圧を活性領域の耐圧以上とすることができ、高い耐圧を実現することができる。高い耐圧を実現することができるため、所望の耐圧を実現するために必要な厚さにまでｎ-ドリフト領域の厚さを薄くすることができ、オン電圧を低くすることができる。また、オン電圧を低くすることができるため、インバータなどの回路として用いる場合に電力変換効率を高くすることができる。
【００５０】
また、実施の形態によれば、エミッタ電位のダミーゲート電極を埋め込んだダミートレンチ間にｐフローティング領域を設けない構成とすることにより、従来のようにｐフローティング領域と活性領域外周部（例えばエッジ構造領域）のホール引き抜き用ｐ型領域とをトレンチ（分離構造部）で分離する必要がない。したがって、順方向電圧のブロッキング時（電流が流れない阻止状態）に、分離構造部における電界集中が起こらず、耐圧低下を防ぐことができる。また、定常オン状態において、ｐフローティング領域を経由してホール引き抜き用ｐ型領域からホールが引き抜かれないので、表面ホール濃度が減少してオン電圧が上昇することを防止することができる。
【００５１】
以上において本発明では、ＦＳ−ＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、ダミートレンチを設けたさまざまな構成の半導体装置に適用することが可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５２】
以上のように、本発明にかかる半導体装置および半導体装置の制御方法は、電力変換装置に使用されるパワー半導体装置に有用である。
【符号の説明】
【００５３】
１  ｎ-ドリフト領域
２  ｐベース領域
３  ｎ+エミッタ領域
４  ゲートトレンチ
５  ゲート絶縁膜
６  ゲート電極
７  エミッタ電極
８  層間絶縁膜
９  ｎバッファ領域
１０  ｐ+コレクタ領域
１１  コレクタ電極
１４  ダミートレンチ
１５  ダミーゲート絶縁膜
１６  ダミーゲート電極
Ｅ  エミッタパッド
Ｇ  ゲートパッド
Ｃ  コレクタパッド
【図１】
2013251468.tif 000003
【図２】
2013251468.tif 000004
【図３】
2013251468.tif 000005
【図４】
2013251468.tif 000006
【図５】
2013251468.tif 000007