(57)【要約】【課題】絶縁層上の半導体層に形成されたＬＯＣＯＳ酸化膜によって囲まれた素子領域に配置されたＮｃｈＭＯＳＦＥＴにおいて、半導体層に別途Ｐ型不純物を注入することなく、ＬＯＣＯＳ酸化膜のバーズビーク下に形成される寄生ＭＯＳＦＥＴの動作を抑制する。【解決手段】ゲート電極１９は、Ｐ型ポリシリコン部分１９ａとＮ型ポリシリコン部分１９ｂとをもつポリシリコンで形成されている。ゲート電極１９は、Ｐ型チャネル領域１５上からチャネル幅方向へＬＯＣＯＳ酸化膜９上に延伸して配置されている。ゲート電極１９のＰ型ポリシリコン部分１９ａは、少なくともＬＯＣＯＳ酸化膜９のバーズビーク９ａ上をまたぐようにＬＯＣＯＳ酸化膜９上からＰ型チャネル領域１５上にまたがって配置されている。ゲート電極１９のＮ型ポリシリコン部分１９ｂはＰ型チャネル領域１５上に配置されている。【選択図】図１
2013187442.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上の半導体層に形成されたＬＯＣＯＳ酸化膜と、そのＬＯＣＯＳ酸化膜によって囲まれた素子領域の半導体層に互いに間隔をもって形成されたＮ型ソース領域及びＮ型ドレイン領域と、Ｎ型ソース領域とＮ型ドレイン領域の間の半導体層に設けられたＰ型チャネル領域と、そのＰ型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極をもつＮｃｈＭＯＳＦＥＴを備えた半導体装置において、
前記ゲート電極は、Ｐ型ポリシリコン部分とＮ型ポリシリコン部分とをもつポリシリコンで形成されており、かつ、前記Ｐ型チャネル領域上からチャネル幅方向へ前記ＬＯＣＯＳ酸化膜上に延伸して配置されており、
前記ゲート電極の前記Ｐ型ポリシリコン部分は、少なくとも前記ＬＯＣＯＳ酸化膜のバーズビーク上をまたぐように前記ＬＯＣＯＳ酸化膜上から前記Ｐ型チャネル領域上にまたがって配置されており、
前記ゲート電極の前記Ｎ型ポリシリコン部分は前記Ｐ型チャネル領域上に配置されていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極はチャネル長方向に伸びる幅広部分を備え、
前記幅広部分は、Ｐ型ポリシリコンで形成されており、かつチャネル幅方向で前記ＬＯＣＯＳ酸化膜上から前記Ｐ型チャネル領域上にまたがって配置されている請求項１に記載の半導体装置。
【請求項３】
前記幅広部分のチャネル長方向の寸法は、前記Ｎ型ポリシリコン部分のチャネル長方向の寸法の２倍以上である請求項２に記載の半導体装置。
【請求項４】
チャネル幅方向における、前記ＬＯＣＯＳ酸化膜上の前記幅広部分の端部と前記バーズビーク先端との間の寸法は、前記バーズビークの長さ以上の長さである請求項２又は３に記載の半導体装置。
【請求項５】
チャネル幅方向における、前記Ｐ型チャネル領域上の前記幅広部分の端部と前記バーズビーク先端との間の寸法は、前記バーズビークの長さ以上の長さである請求項１から３のいずれか一項に記載の半導体装置。
【請求項６】
ＰｃｈＭＯＳＦＥＴをさらに備え、
前記ＰｃｈＭＯＳＦＥＴは、前記ＮｃｈＭＯＳＦＥＴの素子領域とは異なる位置で前記ＬＯＣＯＳ酸化膜によって囲まれた素子領域の前記半導体層に互いに間隔をもって形成されたＰ型ソース領域及びＰ型ドレイン領域と、前記Ｐ型ソース領域と前記Ｐ型ドレイン領域の間の前記半導体層に設けられた前記Ｎ型チャネル領域と、前記Ｎ型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを、を備えている請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲート電極において、前記ポリシリコンに替えてアモルファスシリコンが用いられている請求項１から６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、絶縁層上の半導体層に形成されたＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜と、そのＬＯＣＯＳ酸化膜によって囲まれた素子領域の半導体層に互いに間隔をもって形成されたＮ型ソース領域及びＮ型ドレイン領域と、Ｎ型ソース領域とＮ型ドレイン領域の間の半導体層に設けられたＰ型チャネル領域と、そのＰ型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極をもつＮｃｈＭＯＳＦＥＴ（N-channel Metal-Oxide-Semiconductor Field-Effect Transistor）を備えた半導体装置に関する。
【背景技術】
【０００２】
絶縁層上に半導体層が形成された半導体基板としてＳＯＩ（Silicon on Insulator）基板が知られている（例えば特許文献１を参照。）。ＳＯＩ基板を用いた半導体装置において、素子分離に用いるＬＯＣＯＳ酸化膜を形成するためのＬＯＣＯＳ酸化処理によって、半導体層中のＰ型不純物であるボロンの吸い込みが起こる。
【０００３】
ＮｃｈＭＯＳＦＥＴはＰ型のチャネル領域をもつ。そのチャネル領域のＬＯＣＯＳ酸化膜近傍の部分で、ＬＯＣＯＳ酸化処理によって吸い出されたボロンの分だけＰ型不純物濃度が下がる。これにより、ＮｃｈＭＯＳＦＥＴにおいて、チャネルの幅方向の端に寄生ＭＯＳＦＥＴが発生してしまう。
【０００４】
図１０は、従来の半導体装置におけるＮｃｈＭＯＳＦＥＴ形成領域の構成の一例を説明するための概略的な平面図及び断面図である。図１０において、断面図は平面図のＸ−Ｘ’位置に対応している。
【０００５】
ＳＯＩ基板１０１は支持基板１０３、埋込み酸化膜１０５及び半導体層１０７によって構成される。半導体層１０７に素子分離用のＬＯＣＯＳ酸化膜１０９が形成されている。ＬＯＣＯＳ酸化膜１０９はバーズビーク１０９ａを備えている。
【０００６】
ＬＯＣＯＳ酸化膜１０９によって囲まれた素子領域の半導体層１０７にＮ型ソース領域１１１（Ｎ＋）及びＮ型ドレイン領域１１３（Ｎ＋）が互いに間隔をもって形成されている。Ｎ型ソース領域１１１とＮ型ドレイン領域１１３の間の半導体層１０７にＰ型チャネル領域１１５（Ｐ）が形成されている。
【０００７】
バーズビーク１０９ａ下の半導体層１０７にＰ型領域１１５ａ（Ｐ−）が形成されている。Ｐ型領域１１５ａは、Ｐ型不純物がＬＯＣＯＳ酸化膜１０９に吸い込まれたことによって、Ｐ型チャネル領域１１５よりもＰ型不純物濃度が薄くなっている。
【０００８】
Ｐ型チャネル領域１１５上にゲート酸化膜１１７を介してゲート電極１１９（Ｎ＋）が形成されている。ゲート電極１１９はＮ型ポリシリコンで形成されている。チャネル幅方向でのゲート電極１１９の端部は、ＬＯＣＯＳ酸化膜１０９上に延伸して配置されている。
ＮｃｈＭＯＳＦＥＴは、ソース領域１１１、ドレイン領域１１３、チャネル領域１１５、ゲート酸化膜１１７及びゲート電極１１９によって形成されている。
【０００９】
ＬＯＣＯＳ酸化膜１０９上、ソース領域１１１上、ドレイン領域１１３上及びゲート電極１１９上に層間絶縁膜１２１（平面図での図示は省略）が形成されている。層間絶縁膜１２１にコンタクトホール１２３が形成されている。コンタクトホール１２３は、ＬＯＣＯＳ酸化膜１０９上に位置するゲート電極１１９の部分の上に形成されている。コンタクトホール１２３内及び層間絶縁膜１２１上に金属配線１２５（平面図での図示は省略）が形成されている。
【００１０】
ＮｃｈＭＯＳＦＥＴの形成領域において、ゲート電極１１９下かつバーズビーク１０９ａ下のＰ型領域１１５ａは、Ｐ型チャネル領域１１５よりもＰ型不純物濃度が薄くなっているので、寄生ＭＯＳＦＥＴが形成される。
【００１１】
このような不具合を解決するための１つの方法として、寄生ＭＯＳＦＥＴが形成される領域の下の支持基板１０３にＰ型高濃度不純物領域１２７を形成する方法がある（図１１を参照。）。
【００１２】
図１１は、従来の半導体装置におけるＮｃｈＭＯＳＦＥＴ形成領域の構成の他の例を説明するための概略的な平面図及び断面図である。図１１において、断面図は平面図のＹ−Ｙ’位置に対応している。
【００１３】
図１１において、Ｐ型高濃度不純物領域１２７をゲートとしたＭＯＳ構造によって、ゲート電極１１９下かつバーズビーク１０９ａ下のＰ型領域１１５ａに形成される寄生ＭＯＳＦＥＴのしきい値電圧が大きくされている。これにより、寄生ＭＯＳＦＥＴの動作は抑制されている。
【００１４】
また、上記不具合を解決するための他の方法として、ゲート電極１１９下かつバーズビーク１０９ａ下の半導体層１０７にボロンを注入してＰ型領域１２９（Ｐ＋）を形成する方法がある（図１２を参照。）。
【００１５】
図１２は、従来の半導体装置におけるＮｃｈＭＯＳＦＥＴ形成領域の構成のさらに他の例を説明するための概略的な平面図及び断面図である。図１１において、断面図は平面図のＺ−Ｚ’位置に対応している。
【００１６】
ゲート電極１１９下かつバーズビーク１０９ａ下の半導体層１０７において、Ｐ型領域１２９は図１０のＰ型領域１１５ａに対してＰ型不純物濃度が高い。これにより、寄生ＭＯＳＦＥＴのしきい値電圧が大きくされて、寄生ＭＯＳＦＥＴの動作は抑制されている。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
従来の半導体装置において、バーズビーク１０９ａ下の半導体層１０７に形成される寄生ＭＯＳＦＥＴの動作を抑制するために、支持基板１０１や半導体層１０７にＰ型不純物が注入される。
【００１８】
しかし、寄生ＭＯＳＦＥＴの動作を抑制するために注入するＰ型不純物の濃度を設定するために非常に手間がかかるという問題があった。
【００１９】
例えば、図１２に示された従来技術において、Ｐ型領域１２９のＰ型不純物濃度が薄すぎると、寄生ＭＯＳＦＥＴの動作が抑制されない。他方、Ｐ型領域１２９のＰ型不純物濃度が濃すぎると、Ｐ型領域１２９と、Ｎ型ソース領域１１１及びＮ型ドレイン領域１１３とのＰＮ接合リークが起こる。
【００２０】
本発明は、絶縁層上の半導体層に形成されたＬＯＣＯＳ酸化膜によって囲まれた素子領域に配置されたＮｃｈＭＯＳＦＥＴを備えた半導体装置において、半導体層に別途Ｐ型不純物を注入することなく、ＬＯＣＯＳ酸化膜のバーズビーク下に形成される寄生ＭＯＳＦＥＴの動作を抑制することを目的とするものである。
【課題を解決するための手段】
【００２１】
本発明にかかる半導体装置は、絶縁層上の半導体層に形成されたＬＯＣＯＳ酸化膜と、そのＬＯＣＯＳ酸化膜によって囲まれた素子領域の半導体層に互いに間隔をもって形成されたＮ型ソース領域及びＮ型ドレイン領域と、Ｎ型ソース領域とＮ型ドレイン領域の間の半導体層に設けられたＰ型チャネル領域と、そのＰ型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極をもつＮｃｈＭＯＳＦＥＴを備えた半導体装置であって、上記ゲート電極は、Ｐ型ポリシリコン部分とＮ型ポリシリコン部分とをもつポリシリコンで形成されており、かつ、上記Ｐ型チャネル領域上からチャネル幅方向へ前記ＬＯＣＯＳ酸化膜上に延伸して配置されており、上記ゲート電極の上記Ｐ型ポリシリコン部分は、少なくとも上記ＬＯＣＯＳ酸化膜のバーズビーク上をまたぐように上記ＬＯＣＯＳ酸化膜上から上記Ｐ型チャネル領域上にまたがって配置されており、上記ゲート電極の上記Ｎ型ポリシリコン部分は上記Ｐ型チャネル領域上に配置されているものである。
【発明の効果】
【００２２】
本発明の半導体装置は、Ｐ型チャネル領域上からチャネル幅方向へＬＯＣＯＳ酸化膜上に延伸して配置されたゲート電極について、少なくともＬＯＣＯＳ酸化膜のバーズビーク上をまたぐようにＬＯＣＯＳ酸化膜上からＰ型チャネル領域上にまたがっている部分がＰ型ポリシリコン部分で形成されているようにした。これにより、当該ゲート電極部分がＮ型ポリシリコンで形成されている場合に比べて、ゲート電極下かつバーズビーク下の半導体層に形成される寄生ＭＯＳＦＥＴのしきい値電圧が上昇し、寄生ＭＯＳＦＥＴの動作が抑制される。
したがって、本発明は、半導体層に別途Ｐ型不純物を注入することなく、ＬＯＣＯＳ酸化膜のバーズビーク下に形成される寄生ＭＯＳＦＥＴの動作を抑制することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施例におけるＮｃｈＭＯＳＦＥＴ形成領域の構成を説明するための概略的な平面図及び断面図である。
【図２】本発明の他の実施例におけるＮｃｈＭＯＳＦＥＴ形成領域の構成を説明するための概略的な平面図及び断面図である。
【図３】本発明のさらに他の実施例におけるＰｃｈＭＯＳＦＥＴ形成領域の構成を説明するための概略的な平面図及び断面図である。
【図４】図１、図２及び図３に示された半導体装置の製造方法の一例を説明するための断面図である。
【図５】図４の続きの工程を説明するための断面図である。
【図６】図１及び図３の実施例に対するＮ型不純物の注入位置を説明するための平面図である。
【図７】図２及び図３の実施例に対するＮ型不純物の注入位置を説明するための平面図である。
【図８】図１及び図３の実施例に対するＰ型不純物の注入位置を説明するための平面図である。
【図９】図２及び図３の実施例に対するＰ型不純物の注入位置を説明するための平面図である。
【図１０】従来の半導体装置におけるＮｃｈＭＯＳＦＥＴ形成領域の構成の一例を説明するための概略的な平面図及び断面図である。
【図１１】従来の半導体装置におけるＮｃｈＭＯＳＦＥＴ形成領域の構成の他の例を説明するための概略的な平面図及び断面図である。
【図１２】従来の半導体装置におけるＮｃｈＭＯＳＦＥＴ形成領域の構成のさらに他の例を説明するための概略的な平面図及び断面図である。
【発明を実施するための形態】
【００２４】
図１は、本発明の一実施例におけるＮｃｈＭＯＳＦＥＴ形成領域の構成を説明するための概略的な平面図及び断面図である。図１において、断面図は平面図のＡ−Ａ’位置に対応している。
【００２５】
ＳＯＩ基板１は支持基板３、埋込み酸化膜５及び半導体層７によって構成される。半導体層７に素子分離用のＬＯＣＯＳ酸化膜９が形成されている。ＬＯＣＯＳ酸化膜９はバーズビーク９ａを備えている。
【００２６】
ＬＯＣＯＳ酸化膜９によって囲まれた素子領域にＮｃｈＭＯＳＦＥＴが形成されている。ＮｃｈＭＯＳＦＥＴは、Ｎ型ソース領域１１、Ｎ型ドレイン領域１３、Ｐ型チャネル領域１５、ゲート酸化膜１７及びゲート電極１９によって形成されている。
【００２７】
ＮｃｈＭＯＳＦＥＴ形成領域の半導体層７にＮ型ソース領域１１（Ｎ＋）及びＮ型ドレイン領域１３（Ｎ＋）が互いに間隔をもって形成されている。Ｎ型ソース領域１１とＮ型ドレイン領域１３の間の半導体層７にＰ型チャネル領域１５（Ｐ）が形成されている。
【００２８】
バーズビーク９ａ下の半導体層７にＰ型領域１５ａ（Ｐ−）が形成されている。Ｐ型領域１５ａは、Ｐ型不純物がＬＯＣＯＳ酸化膜９に吸い込まれたことによって、Ｐ型チャネル領域１５よりもＰ型不純物濃度が薄くなっている。
【００２９】
Ｐ型チャネル領域１５上にゲート酸化膜１７を介してゲート電極１９が形成されている。ゲート電極１９は、Ｐ型ポリシリコン部分１９ａ（Ｐ＋）とＮ型ポリシリコン部分１９ｂ（Ｎ＋）とをもつポリシリコンで形成されている。また、ゲート電極１９は、Ｐ型チャネル領域１５上からチャネル幅方向へＬＯＣＯＳ酸化膜９上に延伸して配置されている。
【００３０】
ゲート電極１９のＰ型ポリシリコン部分１９ａは、ＬＯＣＯＳ酸化膜９のバーズビーク９ａ上をまたぐようにＬＯＣＯＳ酸化膜９上からＰ型チャネル領域１５上にまたがって配置されている。Ｎ型ポリシリコン部分１９ｂはＰ型チャネル領域１５上に配置されている。
【００３１】
ＬＯＣＯＳ酸化膜９上、Ｎ型ソース領域１１上、Ｎ型ドレイン領域１３上及びゲート電極１９上に層間絶縁膜２１（平面図での図示は省略）が形成されている。層間絶縁膜２１にコンタクトホール２３が形成されている。コンタクトホール２３は、ＬＯＣＯＳ酸化膜９上に位置するゲート電極１９の部分の上に形成されている。また、Ｎ型ソース領域１１上及びＮ型ドレイン領域１３上で、層間絶縁膜２１にコンタクトホール（図示は省略）が形成されている。
【００３２】
コンタクトホール２３内及び層間絶縁膜２１上に、ゲート電極１９の電位をとるための金属配線２５（平面図での図示は省略）が形成されている。また、Ｎ型ソース領域１１上及びＮ型ドレイン領域１３上のコンタクトホール、並びに層間絶縁膜２１上に、Ｎ型ソース領域１１又はＮ型ドレイン領域１３の電位をとるための金属配線（図示は省略）が形成されている。
【００３３】
ＮｃｈＭＯＳＦＥＴの形成領域のゲート電極１９下かつバーズビーク９ａ下の位置において、Ｐ型領域１５ａはＰ型チャネル領域１５よりもＰ型不純物濃度が薄くなっているので、寄生ＭＯＳＦＥＴが形成される。
【００３４】
寄生ＭＯＳＦＥＴが形成される位置において、Ｐ型領域１５ａ上のゲート電極１９はＰ型ポリシリコン部分１９ａで形成されている。Ｐ型領域１５ａにＮ型反転層を発生させるゲート電極１９のポテンシャルは、Ｐ型ポリシリコン部分１９ａがＮ型ポリシリコンで形成されている場合（図１０を参照。）に比べて仕事関数差分だけ大きくなっている。
【００３５】
したがって、この実施例では、寄生ＭＯＳＦＥＴのしきい値電圧が従来技術（図１０を参照。）に比べて上昇されている。このようにして、この実施例は、半導体層７に別途Ｐ型不純物を注入することなく、ＬＯＣＯＳ酸化膜９のバーズビーク９ａ下に形成される寄生ＭＯＳＦＥＴの動作を抑制している。
【００３６】
図２は、本発明の他の実施例におけるＮｃｈＭＯＳＦＥＴ形成領域の構成を説明するための概略的な平面図及び断面図である。図２において、断面図は平面図のＢ−Ｂ’位置に対応している。図２において、図１と同じ部分には同じ符号が付される。この実施例の説明においてそれらの部分の説明は省略される。
【００３７】
この実施例が図１を参照して説明された実施例と異なる点は、ゲート電極１９はチャネル長方向に伸びる幅広部分１９ｃを備えていることである。幅広部分１９ｃはＰ型ポリシリコンで形成されている。また、幅広部分１９ｃは、チャネル幅方向でＬＯＣＯＳ酸化膜９上からＰ型チャネル領域１５上にまたがって配置されている。
【００３８】
例えば、幅広部分１９ｃのチャネル長方向の寸法Ｗ２は、Ｎ型ポリシリコン部分１９ｂのチャネル長方向の寸法Ｗ１の２倍以上である。ただし、本発明において、幅広部分１９ｃの寸法Ｗ２はこれに限定されるものではない。
【００３９】
また、チャネル幅方向における、ＬＯＣＯＳ酸化膜９上の幅広部分１９ｃの端部とバーズビーク９ａ先端との間の寸法Ｌ１は、バーズビーク９ａの長さＬ以上の長さである。ただし、本発明において、幅広部分１９ｃの寸法Ｌ１はこれに限定されるものではない。
【００４０】
また、チャネル幅方向における、Ｐ型チャネル領域１５上の幅広部分１９ｃの端部とバーズビーク先端９ａとの間の寸法Ｌ２は、バーズビーク９ａの長さＬ以上の長さである。ただし、本発明において、幅広部分１９ｃの寸法Ｌ２はこれに限定されるものではない。
【００４１】
バーズビーク９ａの長さＬは、半導体層７の膜厚や、ＬＯＣＯＳ酸化膜９の形成時の熱処理条件によって決まる。例えば、バーズビーク９ａの長さＬが０.５μｍ（マイクロメートル）である場合、幅広部分１９ｃの寸法Ｌ１，Ｌ２はそれぞれ０.５μｍとすることができる。
【００４２】
Ｐ型ポリシリコンからなる幅広部分１９ｃは、幅広部分１９ｃが設けられていない場合に比べて、ゲート電極１９下かつバーズビーク９ａ下の位置に形成される寄生ＭＯＳＦＥＴのゲート長を大きくする。寄生ＭＯＳＦＥＴにおいて、ゲート長が長くなることにより、短チャネル効果に起因するしきい値電圧低下が抑制される。これにより、寄生ＭＯＳＦＥＴの動作がさらに抑制される。
【００４３】
図３は、本発明のさらに他の実施例におけるＰｃｈＭＯＳＦＥＴ形成領域の構成を説明するための概略的な平面図及び断面図である。図３において、断面図は平面図のＣ−Ｃ’位置に対応している。図３において、図１及び図２と同じ部分には同じ符号が付される。この実施例の説明においてそれらの部分の説明は省略される。この実施例におけるＮｃｈＭＯＳＦＥＴ形成領域の構成は図１又は図２と同じである。なお、本発明の半導体装置において、ＰｃｈＭＯＳＦＥＴは形成されていなくてもよい。
【００４４】
ＮｃｈＭＯＳＦＥＴの素子領域とは異なる位置でＬＯＣＯＳ酸化膜９によって囲まれた素子領域にＰｃｈＭＯＳＦＥＴが形成されている。ＰｃｈＭＯＳＦＥＴは、Ｐ型ソース領域２９、Ｐ型ドレイン領域３１、Ｎ型チャネル領域３３、ゲート酸化膜３５及びゲート電極３７によって形成されている。
【００４５】
ＰｃｈＭＯＳＦＥＴ形成領域の半導体層７にＰ型ソース領域２９（Ｐ＋）及びＰ型ドレイン領域３１（Ｐ＋）が互いに間隔をもって形成されている。Ｐ型ソース領域２９とＰ型ドレイン領域３１の間の半導体層７にＮ型チャネル領域３３（Ｎ）が形成されている。
【００４６】
Ｎ型チャネル領域３３上にゲート酸化膜３５を介してゲート電極３７が形成されている。ゲート電極３７はＰ型ポリシリコン（Ｐ＋）で形成されている。また、ゲート電極３７は、Ｎ型チャネル領域３３上からチャネル幅方向へＬＯＣＯＳ酸化膜９上に延伸して配置されている。
【００４７】
ＬＯＣＯＳ酸化膜９上、Ｐ型ソース領域２９上、Ｐ型ドレイン領域３１上及びゲート電極３７上に層間絶縁膜２１（平面図での図示は省略）が形成されている。層間絶縁膜２１にコンタクトホール３９が形成されている。コンタクトホール３９は、ＬＯＣＯＳ酸化膜９上に位置するゲート電極３７の部分の上に形成されている。また、Ｐ型ソース領域２９上及びＰ型ドレイン領域３１上で、層間絶縁膜２１にコンタクトホール（図示は省略）が形成されている。
【００４８】
コンタクトホール３９内及び層間絶縁膜２１上に、ゲート電極３７の電位をとるための金属配線４１（平面図での図示は省略）が形成されている。また、Ｐ型ソース領域２９上及びＰ型ドレイン領域３１上のコンタクトホール、並びに層間絶縁膜２１上に、Ｐ型ソース領域２９及びＰ型ドレイン領域３１の電位をとるための金属配線（図示は省略）が形成されている。
【００４９】
例えば、ＮｃｈＭＯＳＦＥＴのゲート電極１９を形成するためのポリシリコンパターンと、ＰｃｈＭＯＳＦＥＴのゲート電極３７を形成するためのポリシリコンパターンは同一の工程によって同時に形成されたものである。
【００５０】
また、ＮｃｈＭＯＳＦＥＴのゲート電極１９のＰ型ポリシリコン部分１９ａ（幅広部分１９ｃが形成されている場合には幅広部分１９ｃを含む）、並びにＰｃｈＭＯＳＦＥＴのＰ型ソース領域２９、Ｐ型ドレイン領域３１及びゲート電極３７は、同一のイオン注入工程によって同時にＰ型不純物が導入されたものである。
【００５１】
また、ＮｃｈＭＯＳＦＥＴのＮ型ソース領域１１、Ｎ型ドレイン領域１３及びゲート電極１９のＮ型ポリシリコン部分１９ｂは、同一のイオン注入工程によって同時にＮ型不純物が導入されたものである。
【００５２】
図４及び図５は、図１、図２及び図３に示された半導体装置の製造方法の一例を説明するための断面図である。図４及び図５の断面位置は、図１のＡ−Ａ’位置及び図２のＢ−Ｂ’位置に対応している。図４及び図５におけるカッコ数字（１）〜（５）は、以下に説明する工程（１）〜（５）に対応している。
【００５３】
（１）支持基板３上に埋込み酸化膜５が３００ｎｍ（ナノメートル）の膜厚で形成され、さらにその上にＰ型シリコン層からなる半導体層７が１００ｎｍの膜厚で形成されたＰ型ＳＯＩ基板１を用いる。写真製版技術及びイオン注入技術により、ＰｃｈＭＯＳＦＥＴの形成領域にＮ型チャネル領域３３が形成される（図３を参照。）。また、写真製版技術及びイオン注入技術により、ＮｃｈＭＯＳＦＥＴの形成領域にＰ型チャネル領域１５が形成される。
【００５４】
熱酸化処理が施されて、半導体層７の表面にバッファ酸化膜４３が形成される。ＣＶＤ（Chemical Vapor Deposition）法により、バッファ酸化膜４３上にシリコン窒化膜が１００ｎｍの膜厚で形成される。フィールド形成用のマスクを用いてシリコン窒化膜のパターニングが行なわれ、ＬＯＣＯＳ酸化膜の形成予定位置に開口部をもつシリコン窒化膜パターン４５が形成される。
【００５５】
（２）一般的な手法によりＬＯＣＯＳ酸化が行なわれて、ＬＯＣＯＳ酸化膜９が形成される。例えば、温度条件が１０００℃のウェット酸化により、膜厚が３００ｎｍ程度のＬＯＣＯＳ酸化膜９が形成される。ＬＯＣＯＳ酸化膜９にはバーズビーク９ａが形成される。ＮｃｈＭＯＳＦＥＴの形成領域において、ＬＯＣＯＳ酸化膜９の近傍でＰ型チャネル領域１５中のボロンの吸い込みが起こり、Ｐ型領域１５ａが形成される。
【００５６】
（３）シリコン窒化膜パターン４５及びバッファ酸化膜４３が除去される。例えば９２０℃のウェット酸化処理により、ゲート酸化膜１７，３５が形成される（図３も参照）。ゲート酸化膜１７，３５の膜厚は例えば１５ｎｍである。ＬＰ−ＣＶＤ（low pressure ＣＶＤ）法により、３５０ｎｍ程度の膜厚のポリシリコン膜４７が形成される。
【００５７】
（４）写真製版技術によりポリシリコン膜上にレジストパターンが形成される。ＨＢｒとＨＣｌガスを混合したドライエッチング法により、ポリシリコン膜がパターニングされてゲート電極１９，３７が形成される（図３も参照）。レジストパターンが除去される。
【００５８】
写真製版技術により、開口部４９ａをもつレジストパターン４９が形成される。
図６は、図１及び図３の実施例に対するＮ型不純物の注入位置を説明するための平面図である。図７は、図２及び図３の実施例に対するＮ型不純物の注入位置を説明するための平面図である。
【００５９】
レジストパターン４９は、ＮｃｈＭＯＳＦＥＴのＮ型ソース領域１１、Ｎ型ドレイン領域１３及びゲート電極１９のＮ型ポリシリコン部分１９ｂの形成予定位置に開口部４９ａを備えている。イオン注入技術により、レジストパターン４９をマスクにして、Ｎ型不純物であるリン５１が３０ｋｅＶ、５.８×１０15ｃｍ-2のドーズ量の条件にて注入される。これにより、ＮｃｈＭＯＳＦＥＴのＮ型ソース領域１１、Ｎ型ドレイン領域１３及びゲート電極１９のＮ型ポリシリコン部分１９ｂが形成される。
【００６０】
（５）レジストパターン４９が除去される。写真製版技術により、開口部５３ａをもつレジストパターン５３が形成される。
図８は、図１及び図３の実施例に対するＰ型不純物の注入位置を説明するための平面図である。図９は、図２及び図３の実施例に対するＰ型不純物の注入位置を説明するための平面図である。
【００６１】
レジストパターン５３は、ＮｃｈＭＯＳＦＥＴのゲート電極１９のＰ型ポリシリコン部分１９ａ、並びにＰｃｈＭＯＳＦＥＴのＰ型ソース領域２９、Ｐ型ドレイン領域３１及びゲート電極３７の形成予定位置に開口部４９ａを備えている（図８を参照。）。図２に示された実施例のように、ＮｃｈＭＯＳＦＥＴのゲート電極１９がＰ型の幅広部分１９ｃを備えている場合には、開口部５３ａは幅広部分１９ｃの形成予定位置にも設けられる（図９を参照。）。
【００６２】
イオン注入技術により、レジストパターン５３をマスクにして、Ｐ型不純物であるボロン５５が３０ｋｅＶ、２.３×１０15ｃｍ-2のドーズ量の条件にて注入される。これにより、ＮｃｈＭＯＳＦＥＴのゲート電極１９のＰ型ポリシリコン部分１９ａ、並びにＰｃｈＭＯＳＦＥＴのＰ型ソース領域２９、Ｐ型ドレイン領域３１及びゲート電極３７が形成される（図１及び図３を参照）。また、図２に示されたように、ＮｃｈＭＯＳＦＥＴのゲート電極１９に幅広部分１９ｃが設けられている場合には、この工程でＰ型の幅広部分１９ｃも形成される。
【００６３】
レジストパターン５３が除去された後、通常の半導体装置製造工程と同様に、層間絶縁膜２１、コンタクトホール２３，３９、金属配線２５，４２などが形成される（図１、図２及び図３を参照。）。
【００６４】
このように、図１及び図２に示された実施例は、ＬＯＣＯＳ酸化膜９のバーズビーク９ａ下に形成される寄生ＭＯＳＦＥＴの動作を抑制するために、半導体層７に別途Ｐ型不純物を注入する工程が設けられなくても、形成され得る。
【００６５】
さらに、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴが同一基板上に形成されている場合、ＮｃｈＭＯＳＦＥＴのゲート電極１９におけるＰ型ポリシリコン部分１９ａ及び幅広部分１９ｃへのＰ型不純物の導入と、ＰｃｈＭＯＳＦＥＴのＰ型ソース領域２９、Ｐ型ドレイン領域３１及びゲート電極３７へのＰ型不純物の導入とを同一の工程で同時に行なうことができる。
【００６６】
図１１や図１２に示されたＰ型領域１２７やＰ型領域１２９を形成するためには、専用の写真製版工程及びイオン注入工程が必要となり、製造コストが増加する。
これに対し、ＮＭＯＳＦＥＴのＰ型ポリシリコン部分１９ａ及び幅広部分１９ｃ、並びにＰｃｈＭＯＳＦＥＴのＰ型ソース領域２９、Ｐ型ドレイン領域３１及びゲート電極３７へのＰ型不純物の導入を同一の工程で同時に行なえば、製造工程及び製造コストの増加を抑制できる。
【００６７】
このＰ型不純物の導入は、ＰｃｈＭＯＳＦＥＴのＰ型ソース領域２９、Ｐ型ドレイン領域３１及びゲート電極３７へのＰ型不純物の導入に用いられるマスクのレイアウトを変更することにより、容易に実現され得る。さらに、Ｐ型ポリシリコン部分１９ａ及び幅広部分１９ｃへのＰ型不純物の注入条件を設定する手間もかからないという利点もある。
【００６８】
以上、本発明の実施例が説明されたが、上記実施例で示された寸法、材料、配置、形状等は一例であり、本発明は上記実施例に限定されるものではない。本発明は特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００６９】
例えば、上記実施例では半導体層７としてＰ型シリコンが用いられているが、本発明はこれに限定されるものではない。本発明において、半導体層は、Ｎ型シリコンであってもよいし、ノンドープであってもよいし、シリコン以外の半導体層であってもよい。
【００７０】
また、上記実施例ではゲート絶縁膜としてシリコン酸化膜１７，３５が用いられているが、本発明はこれに限定されるものではない。本発明において、ゲート絶縁膜は、例えばＯＮＯ膜とよばれる、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜など、他の材料からなるものであってもよい。
【００７１】
また、上記実施例ではＳＯＩ基板１が用いられているが、本発明における絶縁層上の半導体層の構成はこれに限定されるものではない。本発明において、絶縁層上の半導体層の構成は、例えばサファイア基板上に形成された半導体層など、他の構成であってもよい。
【００７２】
また、上記実施例ではゲート電極の材料としてポリシリコンが用いられているが、本発明はこれに限定されるものではない。本発明において、ゲート電極の材料はアモルファスシリコンであってもよい。ゲート電極の材料としてアモルファスシリコンが用いられた場合であっても、ポリシリコンが用いられた場合と同じ作用及び効果が得られる。
【符号の説明】
【００７３】
５  埋込み酸化膜（絶縁層）
７  半導体層
９  ＬＯＣＯＳ酸化膜
９ａ  バーズビーク
１１  Ｎ型ソース領域
１３  Ｎ型ドレイン領域
１５  Ｐ型チャネル領域
１７  ゲート酸化膜（ゲート絶縁膜）
１９  ゲート電極
１９ａ  Ｐ型ポリシリコン部分
１９ｂ  Ｎ型ポリシリコン部分
１９ｃ  幅広部分
２９  Ｐ型ソース領域
３１  Ｐ型ドレイン領域
３３  Ｎ型チャネル領域
３５  ゲート酸化膜（ゲート絶縁膜）
３７  ゲート電極
【先行技術文献】
【特許文献】
【００７４】
【特許文献１】特開平０８−１８１３１６号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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