(57)【要約】      （修正有）【課題】同一パッケージ内に複数の半導体メモリチップを有する半導体装置を、圧縮機能を使用して試験する場合に、縮退される端子についても試験が行える試験方法の実現。【解決手段】パッケージ１０内に複数の半導体メモリチップ２０Ａ、２０Ｂを有し、複数の半導体メモリチップは、チップ選択の端子ＣＳＡ，ＣＳＢを除いて、パッケージの端子に共通に接続され、試験時には、入出力データを圧縮して入出力する機能を有する半導体装置１の試験方法であって、パッケージ外から圧縮して入力し、１個の半導体メモリチップに書き込んだ試験データを、１個の半導体メモリチップから圧縮せずに読み出して、他の半導体メモリチップに書き込む。【選択図】図５
2013196713.tif 000002
【特許請求の範囲】
【請求項１】
同一パッケージ内に複数の半導体メモリチップを有し、前記複数の半導体メモリチップは、チップ選択の端子を除いて、前記パッケージの端子に共通に接続され、試験時には、入出力データを圧縮して入出力する機能を有する半導体装置の試験方法であって、
前記パッケージ外から圧縮して入力し、１個の前記半導体メモリチップに書き込んだ試験データを、前記１個の半導体メモリチップから圧縮せずに読み出して、他の前記半導体メモリチップに書き込むことを、含む半導体装置の試験方法。
【請求項２】
前記同一パッケージ内に３個以上の前記半導体メモリチップを有する場合には、前記他の半導体メモリチップに書き込まれた前記試験データを、前記他の半導体メモリチップから圧縮せずに読み出して、さらに他の前記半導体メモリチップに書き込むことを、含む請求項１記載の半導体装置の試験方法。
【請求項３】
前記パッケージ外から前記試験データを圧縮して入力する前に、前記パッケージ外から圧縮して初期化データを入力して、１個の前記半導体メモリチップに書き込み、書き込んだ前記初期化データを圧縮せずに読み出して、他の前記半導体メモリチップに書き込む動作を行って、前記複数の半導体メモリチップに前記初期化データを書き込む初期化動作を行う、請求項１または２記載の半導体装置の試験方法。
【請求項４】
前記試験データは、前記初期化データの反転データである請求項１から３のいずれか１項記載の半導体装置の試験方法。
【請求項５】
前記他の半導体メモリチップに書き込まれた前記試験データを、圧縮して前記パッケージ外に読み出し、圧縮して前記パッケージ外から入力した元の前記試験データと照合することを、含む請求項１から４のいずれか１項記載の半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の試験方法に関する。
【背景技術】
【０００２】
１つのパッケージに複数個の半導体メモリチップを搭載した半導体装置が、実用化されている。例えば、８個の半導体メモリチップを搭載した場合には、メモリ容量が８倍の半導体装置が実現される。このような半導体装置には、搭載される半導体メモリチップを、薄片化した後積層したものや、重ならないように搭載されたものなどがある。また、搭載される半導体メモリチップは、同じ種類の場合も、異なる種類の場合もある。
【０００３】
このような半導体装置では、パッケージの端子数が制限されるため、アドレス端子およびデータ入出力端子は、複数の半導体メモリチップで共通化されるのが一般的である。アドレス端子については、例えば、パッケージの端子を各半導体メモリチップのチップセレクト端子に接続する場合と、パッケージの上位アドレス端子を半導体メモリチップのチップセレクト端子に接続する場合がある。
【０００４】
半導体装置の製造工程では、製造した半導体装置が、正常に動作するかを試験する。一般に、半導体メモリチップの動作試験では、各種の動作条件で、半導体メモリチップの全メモリセルに試験データを書き込み（記憶し）、半導体メモリチップから記憶しているデータを読み出し、読み出したデータが試験データに一致するかを判定する。一致すれば、メモリセルおよびメモリセルへのアクセスに関係する回路部分が正常に動作していると判定され良品となるが、一致しない場合には異常と判定される。一般的に半導体装置には不良救済機能があり、異常個所の補修が行われ、補修後の試験にて正常動作が確認されれば良品判定となる。尚も異常となった場合は不良品判定となり除外される。
【０００５】
半導体装置の動作試験は、半導体試験装置を用いて行われる。半導体試験装置は、複数のドライバと複数のコンパレータを有し、ドライバで動作に必要な信号を供給し、検出信号をコンパレータで２値化して判定を行う。半導体試験装置は、動作試験の生産性の向上と試験コストの低減のために、一度に多数の半導体装置を測定できるようになっているのが一般的である。一度に検査可能な半導体装置の個数が増加するほど、通常試験コストは低下する。しかし、同時に測定可能な半導体装置の個数は、半導体装置の信号端子数と半導体試験装置のドライバ数およびコンパレータ数により制約される。
【０００６】
そこで、更なる同時測定数拡大のために、半導体装置内部、あるいは外部に、信号をまとめる圧縮機能を搭載することが行われる。例えば、データ入出力信号を１本に纏めるＤＱ圧縮機能は、テストモードを設定することによりＤＱ圧縮機能が有効になると、１つのデータ入出力端子に入力された信号をセレクタで展開し、各端子に接続される全メモリセルにデータを書き込む構成を有する。また、データ出力は、各端子のデータを１つの端子のデータとＸＯＲ回路にて排他的論理輪を取り、次にＡＮＤ回路にて加算してハイインピーダンス（ＨＩ−Ｚ）制御回路により、出力段を制御する。すなわち、同一データか一部端子に異なるデータが入っているかを感知して、１つの端子に接続される出力段を制御し、全データ一致なら１つの端子にそのまま出力し、不一致なら出力をフローティングにする構造になっている。
このような圧縮機能を使用することで、同じ条件ならば同時測定数が拡大される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１５６０７８号公報
【特許文献２】特開２００６−０７３１５３号公報
【特許文献３】特開２００６−０８５７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
圧縮機能を使用する場合、半導体メモリチップの端子に、信号の入出力が行われない端子、すなわち縮退される端子が発生する。試験では、このような縮退される端子に対して欠陥が無い事を保証する必要がある。このため、試験装置の余剰となるドライバを用いてオープン・ショートなどの直流試験程度の簡単な試験を実施することになる。
【０００９】
しかし、今後、データ入出力ビット数の拡大や、１つのパッケージの半導体装置に搭載する半導体メモリチップ数などが増大すると、余剰となるドライバ数が不足することになる、そのような場合には、必要回数だけドライバの繋ぎ変えを行って試験する必要がある。また、半導体装置のＰＡＤより内部に偶発性の欠陥が発生した場合、直流試験では検出できないという潜在的な問題があり、圧縮率が大きくなると無視できなくなる。
【００１０】
実施形態によれば、同一パッケージ内に複数の半導体メモリチップを有する半導体装置を、圧縮機能を使用して試験する場合に、縮退される端子についても試験が行える試験方法が実現される。
【課題を解決するための手段】
【００１１】
第１の観点によれば、同一パッケージ内に複数の半導体メモリチップを有し、試験時には、入出力データを圧縮して入出力する機能を有する半導体装置の試験方法が提供される。複数の半導体メモリチップは、チップ選択の端子を除いて、パッケージの端子に共通に接続される。この試験方法は、パッケージ外から圧縮して入力し、１個の半導体メモリチップに書き込んだ試験データを、１個の半導体メモリチップから圧縮せずに読み出して、他の半導体メモリチップに書き込むことを、含む。
【発明の効果】
【００１２】
第１の観点の試験方法によれば、同一パッケージ内に複数の半導体メモリチップを有する半導体装置の試験方法で、圧縮機能を使用して同時測定する半導体装置の個数を拡大し且つ縮退される端子についても試験が行える。
【図面の簡単な説明】
【００１３】
【図１】図１は、半導体装置の試験方法を説明する図である。
【図２】図２は、一般的な圧縮機能を説明する図であり、データ入出力信号を１本に纏める手法を示している。
【図３】図３は、圧縮機能を有するＩ／Ｏ共通（コモン）回路の例を示す図である。
【図４】図４は、試験時に、圧縮機能を使用してメモリセルにデータを書き込みおよび読み出す場合の信号経路を示す図である。
【図５】図５は、１つのパッケージに２個の半導体メモリチップを搭載した半導体装置を、試験装置で動作試験する場合の構成を示す図である。
【図６】図６は、実施形態の半導体装置の試験方法の動作を示すフローチャートである。
【図７】図７は、実施形態の半導体装置の試験方法における、データの書込み、転送および読み出しを説明する図である。
【図８】図８は、一方の半導体メモリチップから読み出したデータを、他方の半導体メモリチップに書き込む動作を行う場合の、動作タイムチャートを示す図である。
【図９】図９は、パッケージ内に搭載した２個の半導体メモリチップを、最上位のアドレス信号で選択する半導体装置を試験対象とする場合の試験方法を示す図である。
【図１０】図１０は、図９の半導体メモリチップをアドレス信号で選択する半導体装置の試験で、一方の半導体メモリチップから他方の半導体メモリチップに、圧縮機能無しでデータを転送する場合の動作を示すタイムチャートである。
【発明を実施するための形態】
【００１４】
実施形態を説明する前に、半導体装置の試験、複数個のチップを搭載した半導体装置およびその試験について説明する。
図１は、半導体装置の試験方法を説明する図である。
【００１５】
試験対象の半導体装置１は、パッケージ１０と、パッケージ１０に搭載された半導体メモリチップ２０と、を有する。パッケージ１０は、複数の端子２３と、複数の端子２３にそれぞれ接続される複数のパッケージ電極パッド２２と、を有する。半導体メモリチップ２０は、チップ電極パッド２１を有する。チップ電極パッド２１は、ボンディングワイヤ等により対応するパッケージ電極パッド２２に接続される。なお、チップ電極パッド２１には、パッケージ電極パッド（以下、単に電極パッドと称する）２２に接続されないが、試験時等に利用される電極パッドが含まれる。一般に、半導体装置、特にメモリチップおよびメモリを搭載した半導体装置では、入力データ信号と出力データ信号は、同一の電極パッドおよびデータ入出力端子を介して行われる。
【００１６】
動作試験を行う半導体試験装置１００は、ハンドラやプローバなどのハンドリング装置と、テスタと、を有する。ハンドリング装置は、半導体装置１のパッケージ１０の複数の端子２３を、テスタの端子に電気的に接続する機能と搬送及び良品と不良品の分類機能を備える。テスタは、半導体装置１に電源および動作信号を供給して所定の動作を行わせ、半導体装置１からの出力信号を検出し、出力信号が所定の動作に対応した信号であるかを判定する。テスタは、出力信号が所定の動作に対応した信号であれば正常に動作していると判定し、そうでなければ動作異常であると判定する。
【００１７】
半導体装置１がメモリである場合には、図１に示すように、テスタ１００は、電源のほか、アドレス信号Ａ０−Ａｍ、ＣＥ，ＲＡＳ，ＣＡＳ，ＷＥ，ＯＥ等の制御（コントロール）信号および入力データ信号Ｄ０−Ｄｎを半導体装置１に供給する。半導体装置１は、供給された信号に応じて動作を行い、出力データ信号をテスタに出力する。
【００１８】
このような試験を行うために、半導体試験装置（テスタ）は、半導体装置の信号端子に制御信号やアドレス信号等を印加するためのドライバと、書き込みデータの発生機能と、書き込みデータの印加のドライバと、を有する。さらに、半導体試験装置は、半導体装置からの出力信号を受取り、書き込みデータと比較し一致不一致を判定するコンパレータを有する。
【００１９】
半導体装置の試験は、試験コスト低減のために、スループットの向上が求められている。そこで、一度に多数の半導体装置の動作試験が行える半導体試験装置が実現されている。このような半導体試験装置は、多数のドライバおよびコンパレータを有するが、半導体装置の信号端子数と半導体試験装置のドライバ数とコンパレータ数の関係から同時に測定可能な半導体装置の個数に制約が発生する。例えば、ドライバ数＝９６０個、コンパレータ数＝５７６個、信号端子数２５本、データ入出力端子数＝６４本の場合、一度に測定可能な半導体装置は８個となる。
【００２０】
半導体試験装置のドライバ数とコンパレータ数を増加させれば、同時に測定可能な半導体装置数が増加し、その分試験のスループットを向上するが、半導体試験装置が高価になるという問題がある。そこで、更なる同時測定数拡大のために、半導体装置内部、或いは外部に、信号を纏める圧縮機能を搭載することが行われる。
【００２１】
図２は、一般的な圧縮機能を説明する図であり、データ入出力信号を１本に纏める手法を示している。図２の（Ａ）が入力データ信号Ｄ０−Ｄｎをメモリセルに書き込む場合を、図２の（Ｂ）がメモリセルから出力データ信号を読み出す場合を示す。
【００２２】
図２の（Ａ）に示すように、テストモードにより圧縮機能が有効になると、データ電極パッド２２のうちのＤＱ０に入力された信号をセレクタ３１０−３１ｎで展開し、ＤＱ１−ＤＱｎに接続されるメモリセル３０に並列にデータを書き込む。圧縮機能によりデータ入力信号が入力されないデータ電極パッドＤＱ１−ＤＱｎを２２ＤＳで示す。
【００２３】
また、メモリセル３０からのデータ出力は、ＤＱ１−ＤＱｎのデータをＤＱ０のデータとＸＯＲ回路３３１−３３ｎにて排他的論理輪を演算し、その結果をＡＮＤ回路３４にて加算し、ＨＩ−Ｚ制御回路３５が加算結果応じて出力バッファ３２を制御する。具体的には、同一データか一部ＤＱに異なるデータが入っているかを感知して、ＤＱ０に接続される出力段を制御し、全ＤＱ一致ならＤＱ０をそのまま出力、不一致なら出力をフローティングする。圧縮機能によりデータ出力信号が出力されないデータ電極パッドＤＱ１−ＤＱｎを２２ＤＳで示す。ここでは、圧縮機能によりデータ出力信号が出力されないデータ電極パッドおよび端子を縮退されるデータ電極パッドおよび端子と称する。
【００２４】
図３は、圧縮機能を有するＩ／Ｏ共通（コモン）回路の例を示す図である。図３は、図２の（Ａ）および（Ｂ）に示したデータ入力とデータ出力を合わせて行うコモン回路である。図３に示すように、データ電極パッドＤＱ０−ＤＱｎには、それぞれ入力トランジスタ（Ｔｒ）３６０−３６ｎおよび出力トランジスタ（Ｔｒ）３８０−３８ｎが接続される。入力Ｔｒ３６０−３６ｎにはそれぞれ入力バッファ３７０−３７ｎが接続され、出力Ｔｒ３８０−３８ｎにはそれぞれ出力バッファ３９０−３９ｎが接続される。入力バッファ３７０−３７ｎおよび出力バッファ３９０−３９ｎは、メモリセル３０のデータ入出力線にそれぞれ接続される。セレクタ３１０は、入力がメモリセル３０のデータ入出力線に接続され、出力がメモリセル３０のデータ入出力線に接続される。セレクタ３１１−３１ｎは、メモリセル３０のデータ入出力線の信号または入力バッファ３７０の出力の一方を選択して、データ入出力線に出力する。排他的論理和（ＸＯＲ）回路３３０は、入力がメモリセル３０のデータ入出力線に接続され、出力が論理積（ＡＮＤ）回路３４に接続される。ＸＯＲ回路３３１−３３ｎは、メモリセル３０のデータ入出力線の信号とＸＯＲ回路３３０の入力の排他的論理和を演算してＡＮＤ回路３４に出力する。ハイインピーダンス（Ｈｉ−Ｚ）制御回路３５は、ＡＮＤ回路３４の出力に応じて、出力バッファ３９０の出力状態を制御する。通常動作時には、セレクタ３１０−３１ｎ、ＸＯＲ回路３３０−３３ｎ、ＡＮＤ回路３４およびＨｉ−Ｚ制御回路３５は、非動作状態に設定され、一般的なＩ／Ｏコモン回路と同様に動作する。
【００２５】
例えば、データ入出力端子（電極パッド）が１６個で、１個に纏める場合には、圧縮機能を使用することで、同じ条件でコンパレータの個数が制約要因であるならば、同時測定数は１６個以上に拡大することができる可能性がある。
【００２６】
図４は、試験時に、圧縮機能を使用してメモリセルにデータを書き込みおよび読み出す場合の信号経路を示す図である。図４を参照して、圧縮動作を使用してメモリセルにデータを書き込みおよび読み出す動作時の信号経路を説明する。
【００２７】
まず、圧縮機能を使用してメモリセル３０にデータを書き込む場合を説明する。テストモードにより圧縮機能が有効になると、セレクタ３１１−３１ｎは、入力バッファ３７０の出力を選択する状態になる。試験装置１００は、データ入出力端子を介して、１個の電極パッドＤＱ０に、書き込みデータ信号を印加する。この時、他の電極パッドＤＱ１−ＤＱｎには書き込みデータ信号を印加しない。電極パッドＤＱ０に印加された書き込みデータ信号は、チップ電極パッド２１０、入力Ｔｒ３６０、入力バッファ３７０およびセレクタ３１０−３１ｎを介して、メモリセル３０に入力する。メモリセル３０は、ｎ個のセルに書き込みデータ信号に対応する値を同時に書き込む。すなわち、同じデータが書き込まれる。
【００２８】
次に、圧縮機能を使用してメモリセル３０からデータを読み出す場合を説明する。ＸＯＲ回路３３０は、２つの入力にＤＱ０に対応するデータ入出力線の信号が入力されるので、常に一致の判定結果をＡＮＤ回路３４に出力する。ＸＯＲ回路３３１−３３ｎは、ＤＱ１−ＤＱｎに対応するデータ入出力線の信号と、ＤＱ０に対応するデータ入出力線の信号の排他的論理輪を演算し、その結果をＡＮＤ回路３４に出力する。上記のように、書き込まれているのは同じデータなので、正常であれば、ＸＯＲ回路３３１−３３ｎは、一致の判定結果を出力するが、メモリセル等に異常（欠陥）があると、少なくとも１つは不一致の判定結果を出力する。Ｈｉ−Ｚ制御回路３５は、正常であれば、出力バッファ３９０がメモリセル３０のＤＱ０に対応するデータ入出力線の信号を出力するように制御し、異常があれば、出力バッファ３９０がハイインピーダンス（フローティング）状態になるように制御する。出力バッファ３９０の出力は、出力Ｔｒ３８０、チップ電極パッド２１０および電極パッドＤＱ０を介して端子に出力される。
【００２９】
以上のようにして、試験装置１００により、１個の端子および１個の電極パッドを介して、ｎ個のメモリセルにデータの書込みおよび読み出しを行い、メモリセル３０が正常にデータの書込み及び読み出しができるかが試験できる。
【００３０】
動作試験においては、圧縮機能を使用する場合にも縮退される電極パッドおよび端子に対して欠陥が無い事を保証する。しかし、上記の試験動作で、入出力データ信号は、電極パッドＤＱ１−ＤＱｎ、チップ電極パッド２１１−２１ｎ、入力Ｔｒ３６１−３６ｎ、入力バッファ３７１−３７ｎ、出力バッファ３９１−３９ｎおよび出力Ｔｒ３８１−３８ｎを通過しない。
【００３１】
そのため、例えば、試験装置１００の余剰となるドライバを用いてオープン・ショートなどの直流試験程度の試験を実施していた。今後、半導体装置のデータ入出力ビット数の拡大や、１パッケージに半導体メモリチップを多数搭載した半導体装置等が増大すると予測されるが、そのような場合、試験装置の余剰となるドライバ数が不足することが予測される。そのため、ドライバの繋ぎ変えを必要回数行い試験することになると予測されるが、試験工程に長時間を要することになり、試験コストが増加する。
【００３２】
また、上記の直流試験では、十分な試験とはいえない。例えば、図４において、チップ電極パッド２１ｎと出力バッファ３８ｎの間に欠陥Ｆが発生した場合、圧縮機能を利用した試験では、欠陥箇所を信号が通過しない。そのため、たとえ欠陥Ｆがあっても、半導体装置から試験装置には、正常を示すデータが出力されてしまい、欠陥Ｆを検出することはできない。また、直流試験でも、欠陥Ｆを検出することはできない。このように、直流試験では検出できない問題が潜在的に有り、圧縮率が大きくなると無視できなくなる。
【００３３】
前述のように、１つのパッケージに複数個の半導体メモリチップを搭載した半導体装置が、実用化されている。実施形態の半導体装置の試験方法は、１つのパッケージに複数個の半導体メモリチップを搭載した半導体装置を試験対象とし、圧縮機能を使用して試験を行った場合でも、すべての信号経路の欠陥を検出する。
【００３４】
図５は、１つのパッケージ１０に２個の半導体メモリチップ２０Ａおよび２０Ｂを搭載した半導体装置１を、試験装置１００で動作試験する場合の構成を示す図である。
【００３５】
試験対象の半導体装置１は、パッケージ１０と、パッケージ１０に搭載された２個の半導体メモリチップ２０Ａおよび２０Ｂと、を有する。パッケージ１０は、複数の端子２３と、複数の端子２３にそれぞれ接続される複数のパッケージ電極パッド２２と、を有する。半導体メモリチップ２０Ａはチップ電極パッド２１Ａを有し、半導体メモリチップ２０Ｂはチップ電極パッド２１Ｂを有する。チップ選択信号(ChipA select (CSA), ChipB select (CSB))以外の信号用のチップ電極パッド２１Ａおよび２１Ｂは、ボンディングワイヤ等により対応するパッケージ電極パッド２２に共通に接続される。チップ選択信号CSA用のチップ電極パッド２１Ａは、チップ選択信号CSAが入力されるパッケージ電極パッド２２に接続される。また、チップ選択信号CSB用のチップ電極パッド２１Ｂは、チップ選択信号CSBが入力されるパッケージ電極パッド２２に接続される。なお、前述の通り、チップ電極パッド２１には、パッケージ電極パッド２２に接続されず、試験時等に利用される電極パッドが含まれ、入力データ信号と出力データ信号は、同一の電極パッドおよびデータ入出力端子を介して行われる。なお、図５では、説明の都合上、１つのパッケージに２個の半導体メモリチップを搭載した半導体装置を示したが、実施形態の試験方法は、これに限定されず、２個以上の半導体メモリチップを搭載した半導体装置であれば、検査対象となる。
【００３６】
通常使用される半導体試験装置１００は、チップ選択信号を出力する機能を有しており、実施形態では、そのような半導体試験装置１００を使用する。
【００３７】
実施形態の半導体装置の試験方法では、圧縮機能を利用して１個の半導体メモリチップに書き込んだデータを、パッケージ電極パッドを介して互いに接続された複数の半導体メモリチップ間で圧縮機能を使用せずに転送する。そして、転送したデータを、圧縮機能を利用して読み出す。
【００３８】
図６は、実施形態の半導体装置の試験方法の動作を示すフローチャートである。
図７は、実施形態の半導体装置の試験方法における、データの書込み、転送および読み出しを説明する図である。
図６および図７を参照して実施形態の半導体装置の試験方法を説明する。
【００３９】
Ｓ１１で、半導体試験装置１００は、パッケージ１０内の全半導体メモリチップ（ここでは２個）２０Ａおよび２０Ｂを動作状態にする電源および信号を出力する。
【００４０】
Ｓ１２で、半導体試験装置１００は、半導体メモリチップ２０Ａおよび２０Ｂの圧縮機能を有効にする。具体的には、半導体メモリチップ２０Ａおよび２０Ｂのセレクタ３１０−３１ｎ、ＸＯＲ回路３３０−３３ｎおよびＡＮＤ回路３４を動作状態にする。圧縮機能を有効にするか無効にするかは、半導体試験装置１００がテストモードを示す信号を出力するか否かで設定しても、外部に接続されない電極パッド等を利用して切り替えられるようにしてもよい。
【００４１】
Ｓ１３で、試験装置１００は、圧縮機能を利用して、初期化データを、半導体メモリチップ２０Ａおよび２０Ｂに同時に書き込む。この動作は、ＣＳＡおよびＣＳＢを両方共もアクティブにして、電極パッドＤＱ０に印加した初期化データを、圧縮機能により半導体メモリチップ２０Ａおよび２０Ｂのｎ個のメモリセルに同時に書き込む。この動作をすべてのアドレスに対して行うことにより、半導体メモリチップ２０Ａおよび２０Ｂの全メモリセルに初期化データが書き込まれる。
【００４２】
Ｓ１４で、一方の半導体メモリチップ（ここでは２０Ａ）を書き込み状態にして、試験データを書き込む。試験データは、初期化データを反転したデータである。初期化データは、読み出された試験データが正常であるかを確実に検出できるようにするためにあらかじめ書き込まれる。この動作は、ＣＳＡをアクティブにして半導体メモリチップ２０Ａが選択した状態にして、電極パッドＤＱ０に印加した試験データを、圧縮機能により半導体メモリチップ２０Ａのｎ個のメモリセルに書き込む。この動作をすべてのアドレスに対して行うことにより、半導体メモリチップ２０Ａの全メモリセルに試験データが書き込まれる。
【００４３】
半導体メモリチップ２０Ａへの試験データの書込みは、図７において以下のように行われる。電極パッドＤＱ０に印加された試験データは、半導体メモリチップ２０Ａのチップ電極パッド２１ＤＡを介して入力Ｔｒ３６Ａ０に入力される。この時、半導体メモリチップ２０Ｂのチップ電極パッド２１ＤＢを介して入力Ｔｒ３６Ｂ０にも入力されるが、半導体メモリチップ２０Ｂは非選択状態であり、入力Ｔｒ３６Ｂ０は動作しないので、半導体メモリチップ２０Ｂでの動作は生じない。
【００４４】
入力Ｔｒ３６Ａ０は、試験データに応じた出力を行い、入力バッファ３７Ａ０の出力は、半導体メモリチップ２０Ａのセレクタ３１Ａ０−３１Ａｎに供給される。圧縮機能が有効なので、セレクタ３１Ａ０−３１Ａｎは、入力バッファ３７Ａ０の出力を選択し、メモリセル３０Ａのｎ本のデータ入出力線に試験データが供給される。メモリセル３０Ａは、指定されたアドレスのｎ個のセルに試験データを書き込む。この動作を、アドレスを変化させて行い、メモリセル３０Ａの全セルに試験データを書き込む。
【００４５】
Ｓ１５で、試験装置１００は、圧縮機能を無効にする。
【００４６】
Ｓ１６で、一方の半導体メモリチップ２０Ａからデータを読み出すと同時に、Ｓ１７で、他方の半導体メモリチップ２０Ｂに書き込む動作を行う。図７において、メモリセル３０Ａから読み出されたデータは、ｎ本のデータ入出力線に出力され、出力バッファ３９Ａ０−３９Ａｎに供給される。出力バッファ３９Ａ０−３９Ａｎの出力は、出力Ｔｒ３８Ａ０−３８Ａｎおよびチップ電極パッド２１ＤＡを介して、電極パッドＤＱ０−ＤＱｎに出力され、さらに半導体メモリチップ２０Ｂのｎ個のチップ電極パッド２１ＤＢに供給される。半導体メモリチップ２０Ｂは書き込み動作状態であり、ｎ個のチップ電極パッド２１ＤＢのデータは、入力Ｔｒ３６Ｂ０−３６Ｂｎ、入力バッファ３７Ｂ０−３７Ｂｎ、およびｎ本のデータ入出力線を介してメモリセル３０Ｂに供給される。メモリセル３０Ｂは、供給されたデータを指定されたアドレスのｎ個のセルに試験データを書き込む。Ｓ１６およびＳ１７の動作を、アドレスを変化させて行い、試験データをメモリセル３０Ａの全セルからメモリセル３０Ｂの全セルに転送する。この転送において、データは、メモリセル３０Ａの出力バッファ３９Ａ０−３９Ａｎ、出力Ｔｒ３８Ａ０−３８Ａｎおよびチップ電極パッド２１ＤＡを通過して、電極パッドＤＱ０−ＤＱｎに至る。さらに、転送データは、半導体メモリチップ２０Ｂのチップ電極パッド２１ＤＢ、入力Ｔｒ３６Ｂ０−３６Ｂｎおよび入力バッファ３７Ｂ０−３７Ｂｎを通過して、メモリセル３０Ｂに至る。
【００４７】
図８は、Ｓ１６およびＳ１７で、一方の半導体メモリチップ２０Ａから読み出したデータを、他方の半導体メモリチップ２０Ｂに書き込む動作を行う場合の、動作タイムチャートを示す図である。
【００４８】
読み出し動作の場合のコラムレイテンシィＣＬ＝３、書き込み動作の場合のコラムレイテンシィＣＬ＝１であるとする。試験装置１００は、ＣＳＡおよびＣＳＢを１クロック（ＣＬＫ）分Ｌにし、それと同時にコマンドをアクティブ(ACTV)に、アクセスするセルのロウアドレス(ROW)を出力する。半導体メモリチップ２０Ａおよび２０Ｂは、ロウアドレスを取り込み、それに応じた動作を行う。次に、試験装置１００は、ＣＳＡおよびＣＳＢを１クロックＨにした後、ＣＳＡを１クロック分Ｌにし、読み出しコマンド(RD)およびコラムアドレス(COL)を出力する。この時、半導体メモリチップ２０Ｂは比選択状態なのでコマンドおよびアドレスを受け付けず、選択状態の半導体メモリチップ２０Ａが、ロウアドレスおよびコラムアドレスで指定されたセルからのデータ読み出し動作を開始する。次に、試験装置１００は、ＣＳＡおよびＣＳＢを１クロックＨにした後、ＣＳＢを１クロックＬにし、書き込みコマンド(WR)およびコラムアドレス(COL)を出力する。これに応じて、半導体メモリチップ２０Ｂは、書き込み動作を開始する。
【００４９】
読み出し動作時にはＣＬ＝３であるため、読み出しコマンド(RD)の入力後の３クロック目に、電極パッドＤＱ０−ＤＱｎに出力された半導体メモリチップ２０Ａから読み出したデータが確定する。書き込み動作時にはＣＬ＝１であるため、半導体メモリチップ２０Ｂは、書き込みコマンド(WR) の入力後の１クロック目、すなわち半導体メモリチップ２０Ａから読み出したデータが確定した時の電極パッドＤＱ０−ＤＱｎのデータを書き込む。その直後に、試験装置１００は、プリフェッチコマンド(PRE)を出力し、１回分の転送が終了する。以後、アドレスを変化させながら、半導体メモリチップ２０Ａから読み出したデータを、他方の半導体メモリチップ２０Ｂに書き込む動作を、全セルについて行う。
【００５０】
Ｓ１８で、試験装置１００は、圧縮機能を有効にする。
【００５１】
Ｓ１９で、試験装置１００は、他方の半導体メモリチップ２０Ｂから、圧縮機能を利用してデータを読み出す。メモリセル３０Ｂから読み出されたデータは、ＸＯＲ回路３３Ｂ０−３３Ｂｎに入力する。ＸＯＲ回路３３Ｂ０は、２つの入力が同じなので、一致を示す信号をＡＮＤ回路３４Ｂに出力する。ＸＯＲ回路３３Ｂ０は、２つの入力が同じなので、一致を示す信号をＡＮＤ回路３４Ｂに出力する。ＸＯＲ回路３３Ｂ１−３３Ｂｎは、ＸＯＲ回路３３Ｂ０の入力データと、メモリセル３０Ｂの対応するデータ入出力線のデータの排他的論理和を演算し、ＡＮＤ回路３４Ｂに出力する。メモリセル３０Ａおよび３０Ｂおよび転送経路に欠陥が無ければ、ＸＯＲ回路３３Ｂ０の入力データと、メモリセル３０Ｂの対応するデータ入出力線のデータは一致する。したがって、ＡＮＤ回路３４Ｂの出力は真であり、Ｈｉ−Ｚ制御回路３５Ｂは、出力バッファ３９Ｂ０を通常の出力状態にする。これにより、出力バッファ３９Ｂ０に接続されるデータ入出力線にメモリセル３０Ｂから出力されたデータが、出力バッファ３９Ｂ０、出力トランジスタ３８Ｂ０、チップ電極パッド２１ＤＢおよびＤＱ０を介して、試験装置１００に出力される。また、いずれかに欠陥があれば、ＸＯＲ回路３３Ｂ０−３３Ｂｎのいずれかが不一致を出力し、ＡＮＤ回路３４Ｂの出力は偽であり、Ｈｉ−Ｚ制御回路３５Ｂは、出力バッファ３９Ｂ０をＨｉ−Ｚ状態にする。
【００５２】
Ｓ２０では、試験装置１００は、コンパレータを使用して、読み出したデータを、Ｓ１４で書き込んだ試験データと比較して一致していることを判定し、一致していれば正常であると判定する。もし、出力が得られないＨｉ−Ｚ状態であれば、何らかの欠陥があると判定する。
【００５３】
以上の試験動作では、データ信号は、半導体メモリチップ２０Ａの入力Ｔｒ３６Ａ１−３６Ａｎ、入力バッファ３７Ａ１−３７Ａｎ、半導体メモリチップ２０Ｂの出力Ｔｒ３８Ｂ１−３８Ｂｎおよび出力バッファ３９Ｂ１−３９Ｂｎを通過しない。データ信号がこれらの部分を通過するようにするには、Ｓ１１からＳ２０の動作を、半導体メモリチップ２０Ａと半導体メモリチップ２０Ｂを交換して行えばよい。具体的には、半導体メモリチップ２０Ｂに圧縮機能を利用して試験データを書き込み、圧縮機能を使用せずに半導体メモリチップ２０Ｂから半導体メモリチップ２０Ａに転送し、半導体メモリチップ２０Ａから読み出したデータが正常であるか判定する。
【００５４】
Ｓ２１では、試験の転送動作が両方向で行われたかを判定し、行われていなければＳ１１に戻り、半導体メモリチップ２０Ａと半導体メモリチップ２０Ｂの順番を入れ替えて上記の動作を行い、両方向とも終了していれば終了する。
【００５５】
以上説明したように、実施形態の試験方法では、試験装置１００と半導体装置１とのデータの入出力は圧縮機能を利用するので、使用する端子数を削減できる。さらに、パッケージ１０内の複数の半導体メモリチップ間で圧縮機能を使用せずに転送するので、データは複数の半導体メモリチップのすべての経路を通過する。したがって、途中に欠陥が存在すれば、転送したデータに誤りが生じ、転送したデータを、圧縮機能を利用して読み出しても、読み出したデータには誤りが生じているので、欠陥を検出できる。
【００５６】
特に、実施形態の試験は、直流試験ではなく、機能試験で実施する事ができるため、入出力経路にある制御回路、入力バッファ出力、バッファ回路、データバス、データバス制御回路などの機能検査するデータパターンを選択すれば、周辺回路の全てにおいて欠陥検出が可能となる。
【００５７】
また、実施形態の試験方法を行うために、特別な回路を搭載することはなく、製品コストの増加はない。
【００５８】
上記の実施形態では、パッケージ内に２個の半導体メモリチップを搭載した半導体装置を例として説明したが、搭載する半導体メモリチップ数が増加しても、半導体メモリチップ間の転送回数が増加するだけで、同様に動作試験が行える。
【００５９】
さらに、上記の実施形態では、パッケージ内に搭載した２個の半導体メモリチップを、チップ選択信号ＣＳＡまたはＣＳＢで選択したが、アドレス信号で選択する半導体装置もある。
【００６０】
図９は、パッケージ内に搭載した２個の半導体メモリチップ２０Ａおよび２０Ｂを、最上位のアドレス信号Ａｎ＋１で選択する半導体装置１を試験対象とする場合の試験方法を示す図である。アドレス信号Ａｎ＋１が「０（Ｌ）」の時には半導体メモリチップ２０Ａが選択され、アドレス信号Ａｎ＋１が「１（Ｈ）」の時には半導体メモリチップ２０Ｂが選択される。半導体試験装置１００は、アドレス信号Ａｎ＋１を「０」または「１」にすることにより、半導体メモリチップの選択を行う。
【００６１】
図１０は、図９の半導体メモリチップ２０Ａおよび２０Ｂをアドレス信号Ａｎ＋１で選択する半導体装置の試験で、半導体メモリチップ２０Ａから半導体メモリチップ２０Ｂに、圧縮機能無しでデータを転送する場合の動作を示すタイムチャートである。アドレス信号Ａｎ＋１が「０」の時に半導体メモリチップ２０Ａが選択され、「１」の時に半導体メモリチップ２０Ｂが選択される以外は、図８と同じであり、説明は省略する。
【００６２】
また、１パッケージに異なるメモリ品種、例えばメモリサイズが異なるＤＲＡＭとＳＲＡＭを搭載した半導体装置であっても、データ入出力端子数が同じであれば、実施形態の私権方法が適用できる。
【００６３】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００６４】
１    半導体装置
１０    パッケージ
２０、２０Ａ、２０Ｂ    半導体メモリチップ
２１、２１Ａ、２１Ｂ    チップ電極パッド
２２    パッケージ電極パッド
２３    端子
３０、３０Ａ、３０Ｂ    メモリセル
３１０−３１ｎ、３１Ａ０−３１Ａｎ、３１Ｂ０−３１Ｂｎ    セレクタ
３２    出力バッファ
３３０−３３ｎ、３３Ａ０−３３Ａｎ、３３Ｂ０−３３Ｂｎ    ＸＯＲ回路
３４、３４Ａ、３４Ｂ    ＡＮＤ回路
３５、３５Ａ、３５Ｂ    Ｈｉ−Ｚ制御回路
３６０−３６ｎ、３６Ａ０−３６Ａｎ、３６Ｂ０−３６Ｂｎ    入力Ｔｒ
３７０−３７ｎ、３７Ａ０−３７Ａｎ、３７Ｂ０−３７Ｂｎ    入力バッファ
３８０−３８ｎ、３８Ａ０−３８Ａｎ、３８Ｂ０−３８Ｂｎ    出力Ｔｒ
３９０−３９ｎ、３９Ａ０−３９Ａｎ、３９Ｂ０−３９Ｂｎ    出力バッファ
１００    試験装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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