(57)【要約】【課題】チャージアップに起因するリーク電流及び閾値電圧の変動を抑制することが可能な半導体装置の製造方法を提供すること。【解決手段】本発明は、半導体層内に、活性領域３０を含むＦＥＴ３４、活性領域３０からなるスクライブライン３６、ＦＥＴ３４とスクライブライン３６との間に位置する不活性領域３２、及び不活性領域３２を横断してＦＥＴ３４とスクライブライン３６とを電気的に接続する接続領域３８を設ける工程と、半導体層上に絶縁膜２０を形成する工程と、ドライエッチング法により絶縁膜２０に選択的に開口部２１を形成する工程と、を有する半導体装置である。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層内に第１活性領域、第２活性領域、前記第１活性領域と第２活性領域との間に位置する不活性領域、及び前記不活性領域を横断して前記第１活性領域と前記第２活性領域とを電気的に接続する第３活性領域を設ける工程と、
前記半導体層上に絶縁膜を形成する工程と、
ドライエッチング法により前記絶縁膜に選択的に開口部を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記不活性領域は、前記第１活性領域を包囲してなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２活性領域はスクライブラインであることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第１活性領域は複数設けられ、前記複数の第１活性領域のそれぞれが前記第３活性領域によって前記第２活性領域と電気的に接続されてなることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１活性領域は電界効果トランジスタのチャネル層として機能する層を含み、
前記第２活性領域及び前記第３活性領域は、前記第１活性領域と同じ層構造を有することを特徴とする請求項１から４いずれか一項記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜は、ＦＴＩＲのシリコン−窒素伸縮振動のピークの位置が２１６０ｃｍ−１以下である窒化シリコン、又はＦＴＩＲのアルミニウム−酸素伸縮振動のピークの位置が９６０ｃｍ−１以上である酸化アルミニウムからなることを特徴とする請求項１から５いずれか一項記載の半導体装置の製造方法。
【請求項７】
第１活性領域及び不活性領域を有する半導体層上に、ＦＴＩＲのシリコン−窒素伸縮振動のピークの位置が２１６０ｃｍ−１以下である窒化シリコン、又はＦＴＩＲのアルミニウム−酸素伸縮振動のピークの位置が９６０ｃｍ−１以上である酸化アルミニウムからなる絶縁層を形成する工程と、
ドライエッチング法により、前記絶縁膜に選択的に開口部を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体層は第２活性領域からなるスクライブラインを有し、
前記絶縁層は前記スクライブライン上に延在するように設けられていることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記半導体層は窒化物半導体からなることを特徴とする請求項１から８いずれか一項記載の半導体装置の製造方法。
【請求項１０】
前記ドライエッチング法は、ＲＩＥ法、ＩＣＰ法およびＥＣＲ法の何れかを用いて実行されることを特徴とする請求項１から９いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を用いたＦＥＴ（Field Effect Transistor：電界効果トランジスタ）は、高周波用出力増幅用素子として用いられる。ＦＥＴでは、チャネル層と電子供給層との界面に生じる二次元電子ガス（２ＤＥＧ）をキャリアとして利用する。半導体装置の製造工程において静電気が帯電されるチャージアップ現象が生じることがある。特許文献１には、イオン注入より発生した正電荷を逃がすための導電性薄膜を用いる技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２７５３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
窒化物半導体を含む半導体装置の製造工程においては、高電圧を用いることがあるためチャージアップ現象が発生しやすい。特にゲート電極近傍に正電荷が生じることでリーク電流が誘発される。また半導体層が破壊され、閾値電圧が変動することもある。本願発明は、上記課題に鑑み、チャージアップに起因するリーク電流及び閾値電圧の変動を抑制することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、半導体層内に第１活性領域、第２活性領域、前記第１活性領域と第２活性領域との間に位置する不活性領域、及び前記不活性領域を横断して前記第１活性領域と前記第２活性領域とを電気的に接続する第３活性領域を設ける工程と、前記半導体層上に絶縁膜を形成する工程と、ドライエッチング法により前記絶縁膜に選択的に開口部を形成する工程と、を有する半導体装置の製造方法である。
【０００６】
上記構成において、前記不活性領域は、前記第１活性領域を包囲してなる構成とすることができる。
【０００７】
上記構成において、前記第２活性領域はスクライブラインである構成とすることができる。
【０００８】
上記構成において、前記第１活性領域は複数設けられ、前記複数の第１活性領域のそれぞれが前記第３活性領域によって前記第２活性領域と電気的に接続されてなる構成とすることができる。
【０００９】
上記構成において、前記第１活性領域は電界効果トランジスタのチャネル層として機能する層を含み、前記第２活性領域及び前記第３活性領域は、前記第１活性領域と同じ層構造を有する構成とすることができる。
【００１０】
上記構成において、前記絶縁膜は、ＦＴＩＲのシリコン−窒素伸縮振動のピークの位置が２１６０ｃｍ−１以下である窒化シリコン、又はＦＴＩＲのアルミニウム−酸素伸縮振動のピークの位置が９６０ｃｍ−１以上である酸化アルミニウムからなる構成とすることができる。
【００１１】
本発明は、第１活性領域及び不活性領域を有する半導体層上に、ＦＴＩＲのシリコン−窒素伸縮振動のピークの位置が２１６０ｃｍ−１以下である窒化シリコン、又はＦＴＩＲのアルミニウム−酸素伸縮振動のピークの位置が９６０ｃｍ−１以上である酸化アルミニウムからなる絶縁層を形成する工程と、ドライエッチング法により、前記絶縁膜に選択的に開口部を形成する工程と、を有する半導体装置の製造方法である。
【００１２】
上記構成において、前記半導体層は第２活性領域からなるスクライブラインを有し、前記絶縁層は前記スクライブライン上に延在するように設けられている構成とすることができる。
【００１３】
上記構成において、前記半導体層は窒化物半導体からなる構成とすることができる。
【００１４】
上記構成において、前記ドライエッチング法は、ＲＩＥ法、ＩＣＰ法およびＥＣＲ法の何れかを用いて実行される構成とすることができる。
【発明の効果】
【００１５】
本発明によれば、チャージアップに起因するリーク電流及び閾値電圧の変動を抑制することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】図１は比較例に係る半導体装置の製造方法を例示する断面図である。
【図２】図２（ａ）は実施例１における半導体装置を例示する平面図である。図２（ｂ）は図２（ａ）のＡ−Ａに沿った断面図である。図２（ｃ）は図２（ａ）のＢ−Ｂに沿った断面図である。
【図３】図３は図２（ａ）の四角Ｃで囲んだ領域の拡大図である。
【図４】図４（ａ）及び図４（ｂ）は実施例１に係る半導体装置の製造方法を例示する断面図である。
【図５】図５（ａ）及び図５（ｂ）は実施例１に係る半導体装置の製造方法を例示する断面図である。
【図６】図６（ａ）から図６（ｄ）は実施例１の変形例に係る半導体装置を例示する平面図である。
【図７】図７（ａ）から図７（ｄ）は実施例１の変形例に係る半導体装置を例示する平面図である。
【図８】図８（ａ）から図８（ｄ）は実施例１の変形例に係る半導体装置を例示する平面図である。
【図９】図９（ａ）から図９（ｃ）は実施例１の変形例に係る半導体装置を例示する平面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は実施例１の変形例に係る半導体装置を例示する平面図である。
【図１１】図１１（ａ）は実施例２に係る半導体装置を例示する平面図である。図１１（ｂ）は実施例２に係る半導体装置を例示する断面図である。
【図１２】図１２（ａ）及び図１２（ｂ）は実施例２に係る半導体装置の製造方法を例示する断面図である。
【図１３】図１３（ａ）及び図１３（ｂ）は実施例２に係る半導体装置の製造方法を例示する断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）はゲート面積及び破壊耐圧が変化した場合のリーク電流及び閾値電圧の変化を示すグラフである。
【図１５】図１５（ａ）及び図１５（ｂ）は破壊耐圧が変化した場合における、ウェハ内におけるリーク電流及び閾値電圧の変化を示すグラフである。
【図１６】図１６（ａ）及び図１６（ｂ）はＦＴＩＲピーク位置と破壊耐圧との関係を示すグラフである。
【図１７】図１７（ａ）は実施例３に係る半導体装置を例示する平面図である。図１７（ｂ）は実施例３に係る半導体装置の製造方法を例示する断面図である。
【発明を実施するための形態】
【００１７】
まず比較例について説明する。図１は比較例に係る半導体装置の製造方法を例示する断面図である。絶縁層１２０の一部、及びレジスト１２８におけるハッチングは省略している。
【００１８】
図１に示すように、基板１１０上に、下から順に下地層１１２、窒化ガリウム（ＧａＮ）層１１４、電子供給層１１６及びキャップ層１１８が積層されている。ＧａＮ層１１４中のチャネル層、電子供給層１１６及びキャップ層１１８は動作層１１３を形成している。動作層１１３の活性である領域は活性領域（図１においては不図示）であり、不活性である領域は不活性領域１３２である。キャップ層１１８上には、絶縁層１２０が設けられている。絶縁層１２０の開口部からキャップ層１１８が露出し、露出したキャップ層１１８上にはソース電極１２２及びドレイン電極１２４が設けられている。絶縁層１２０上にはレジスト１２８が設けられており、レジスト１２８から露出した絶縁層１２０に開口部１２１を形成する。開口部１２１から露出するキャップ層１１８上にはゲート電極が形成される。
【００１９】
開口部１２１を形成するためには、例えばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のプラズマエッチング法に代表されるドライエッチング法を用いる。ＲＩＥにおいてプラズマ処理を行うことにより、図１中に「−」で示すようにレジスト１２８がマイナスに帯電し、「＋」で示すように絶縁層１２０の開口部１２１付近の領域がプラスに帯電するチャージアップ現象が生じる。ＲＩＥ法以外には、ＩＣＰ法（Inductive Coupled Plasma）、ＥＣＲ法（Electron Cyclotron Resonance）を用いることもでき、これらの手法においてもＲＩＥ法と同様にチャージアップ現象が生じる。ソース電極１２２及びドレイン電極１２４から開口部１２１に向けて、電子が絶縁層１２０中を流れる。この結果、リーク電流が発生する。また動作層１１３からも電子が供給されるため、開口部１２１に向けて大電流が流れ、動作層１１３が破壊される。動作層１１３の損傷を受けた領域は、例えばウェットエッチング法等により除去される。または損傷を受けた箇所は残存する。これにより、ＦＥＴの閾値電圧が変動する。
【実施例１】
【００２０】
実施例１について説明する。実施例１は、スクライブラインと活性領域とを相互に接続する例である。正電荷を中和するための電子を供給する例である。図２（ａ）は実施例１における半導体装置を例示する平面図である。図２（ｂ）は図２（ａ）のＡ−Ａに沿った断面図である。図２（ｃ）は図２（ａ）のＢ−Ｂに沿った断面図である。図２（ａ）においては絶縁層２０を透視している。断面図における層の厚さは模式的に例示したものであり、変更可能である。活性領域３０は、図２（ａ）において格子斜線の領域として図示している。ＦＥＴ３４はマルチフィンガータイプであるが、図２（ｂ）及び図２（ｃ）においては電極の数を簡略化している。以下、断面図においては同様の簡略化をしている。また、図示しないが隣接する領域には別のＦＥＴ３４が設けられている。
【００２１】
図２（ａ）から図２（ｃ）に示すように、実施例１に係る半導体装置はＦＥＴ３４、スクライブライン３６及び接続領域３８を備える。基板１０は、例えば厚さ２００μｍの炭化シリコン（ＳｉＣ）等の絶縁体からなる。下地層１２は例えば厚さ１０ｎｍの窒化アルミニウム（ＡｌＮ）からなる。ＧａＮ層１４の厚さは例えば１０００ｎｍである。電子供給層１６は例えば厚さ３０ｎｍの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる。キャップ層１８は例えば厚さ５ｎｍのＧａＮからなる。絶縁層２０は例えば窒化シリコン（ＳｉＮ）又は酸化アルミニウム（Ａｌ２Ｏ３）等の絶縁体からなる。ソース電極２２及びドレイン電極２４は、例えばキャップ層１８に近い方から順にチタン及びアルミニウム（Ｔｉ／Ａｌ）等の金属を積層してなるオーミック電極である。ゲート電極２６は、例えばキャップ層１８に近い方から順にニッケル及び金（Ｎｉ／Ａｕ）を積層してなる。
【００２２】
ＧａＮ層１４中のチャネル層、電子供給層１６及びキャップ層１８からなる動作層１３の一部は、活性な活性領域３０である。図２（ａ）から図２（ｃ）に示すように、ＦＥＴ３４、及びスクライブライン３６は活性領域３０を含む。動作層１３の別の一部は、不活性な不活性領域３２である。不活性領域３２はＦＥＴ３４を包囲している。接続領域３８は活性領域３０からなり、不活性領域３２を横断しＦＥＴ３４及びスクライブライン３６における活性領域３０を電気的に接続する。ＦＥＴ３４における活性領域３０を第１活性領域とし、スクライブライン３６における活性領域３０を第２活性領域とし、接続領域３８を第３活性領域とする。図２（ａ）の矢印は、後述するＲＩＥプロセス時における仮想的な電子の動きを表す。
【００２３】
図３は図２（ａ）の四角Ｃで囲んだ領域の拡大図である。図３に示すように、ソース電極２２は、ソースフィンガー２２ａ、ソースフィンガー２２ａを連結する連結部２２ｂ、及びソースパッド２２ｃを含む。同様に、ドレイン電極２４はドレインフィンガー２４ａ、連結部２４ｂ及びドレインパッド２４ｃを含む。ゲート電極２６はゲートフィンガー２６ａ、連結部２６ｂ及びゲートパッド２６ｃを含む。ソースフィンガー２２ａとドレインフィンガー２４ａとは対向し、交互に配置されている。ゲートフィンガー２６ａは、ソースフィンガー２２ａとドレインフィンガー２４ａとの間に配置されている。なお、電極の寸法、フィンガーの本数等は変更可能である。
【００２４】
次に実施例１に係る半導体装置の製造方法について説明する。図４（ａ）から図５（ｂ）は実施例１に係る半導体装置の製造方法を例示する断面図であり、図２（ａ）のＡ−Ａに対応する断面を図示している。
【００２５】
図４（ａ）に示すように、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）により、基板１０上に下地層１２、ＧａＮ層１４、電子供給層１６及びキャップ層１８をエピタキシャル成長させる。キャップ層１８上にレジスト２３を形成する。レジスト２３から露出する動作層１３に例えばアルゴンイオン（Ａｒ＋）等の希ガスイオンを注入し、不活性領域３２を形成する。このとき、ＦＥＴ３４が形成されるＦＥＴ領域３１の一部、スクライブライン３６及び接続領域３８は、レジスト２３に覆われているため、活性領域３０のまま維持される。
【００２６】
図４（ｂ）に示すように、レジスト２３を除去した後、例えばＰＥＣＶＤ法（Plasma-enhanced CVD：プラズマＣＶＤ法）を用いて、キャップ層１８上にＳｉＮからなる絶縁層２０を設ける。絶縁槽２０上にレジスト２５を設ける。例えばＲＩＥ等のドライエッチング法により、絶縁層２０に開口部を形成する。図５（ａ）に示すように、例えば蒸着法等により、ソース電極２２及びドレイン電極２４を設ける。
【００２７】
図５（ｂ）に示すように、絶縁層２０上に、開口部を有するレジスト２８を設けた後、ＲＩＥにより、絶縁層２０のゲート電極２６が形成される箇所に、選択的に開口部２１を形成する。このとき、活性領域３４が接続領域３８を介してスクライブライン３６と接続されていることから、図５（ｂ）に矢印で示すように電子の経路が確立される。これにより、絶縁層２０に帯電した正電荷を打ち消し、帯電を緩和することができる。この結果、ソース−ゲート間のリーク電流が抑制される。また絶縁層２０に大電流が流れ動作層１３が破壊されることも抑制される。従って、閾値電圧の変動も抑制される。開口部２１にゲート電極２６を形成することで、ＦＥＴ領域３１にＦＥＴ３４が形成される。スクライブライン３６に沿って窒化物半導体層及び基板１０を切断することで、個片化された半導体装置が形成される。
【００２８】
実施例１においては、図２（ａ）に示すように、２つの接続領域３８がＦＥＴ３４とスクライブライン３６とを接続しているため、絶縁層２０に帯電する正電荷を打ち消すことができる。これにより帯電が緩和される。また接続領域３８の数及び配置は変更可能である。図６（ａ）から図１０（ｂ）は実施例１の変形例に係る半導体装置を例示する平面図である。
【００２９】
図６（ａ）に示すように、接続領域３８は１つでもよい。図６（ｂ）及び図６（ｃ）に示すように、接続領域３８はＦＥＴ３４の上端又は下端に接続されてもよい。図６（ｄ）に示すように、接続領域３８は、ＦＥＴ３４の上辺及び下辺に接続されてもよい。図７（ａ）から図７（ｃ）に示すように、ＦＥＴ３４の上辺又は下辺に接続された接続領域３８の数、位置は変更可能である。図７（ｄ）に示すように、ＦＥＴ３４の全ての辺に接続領域３８を接続してもよい。図８（ａ）に示すように、接続領域３８はＦＥＴ３４の四隅に接続されてもよい。図８（ｂ）及び図８（ｃ）に示すように、接続領域３８はＦＥＴ３４の四隅のうちいずれかに接続されてもよい。図８（ｄ）に示すように、接続領域３８はＦＥＴ３４の四隅及び辺に接続されてもよい。図９（ａ）に示すように、１チップ内に２つのＦＥＴ３４が形成されている場合、各ＦＥＴ３４に接続領域３８を接続すればよい。図９（ｂ）から図１０（ｂ）に示すように、各ＦＥＴ３４に接続された接続領域３８の数及び位置も変更可能である。またＦＥＴ３４の数が３つ以上でも、接続領域３８を接続すればよい。接続領域３８の数を増やすことで、電子の経路を増やし、帯電した正電荷を効率よく打ち消すことができる。また、例えばＦＥＴ３４の中央付近、又は四隅のように、正電荷が滞留しやすい箇所に接続領域３８を接続することが好ましい。
【００３０】
図２（ａ）においては、スクライブライン３６の幅と、スクライブライン３６に含まれる活性領域３０の幅とは同一であるとしたが、構成はこれに限定されない。スクライブライン３６の幅は、活性領域３０の幅よりも小さくてもよいし、大きくてもよい。接続領域３８は、ＦＥＴ３４の活性領域３０とスクライブライン３６の活性領域３０とを接続すればよい。ＦＥＴ３４、スクライブライン３６及び接続領域３８において、活性領域３０は同じ層構造を有することが好ましい。すなわち、実デバイス領域であるＦＥＴ３４の領域におけるチャネル層と同じ構造がスクライブライン３６及び接続領域３８に設けられればよい。またスクライブライン３６中の活性領域３０はウェハの端部まで到達していることが好ましい。また、絶縁層２０形成後、又はゲート電極２６形成後に、ソース電極２２及びドレイン電極２４を設けてもよい。
【実施例２】
【００３１】
実施例２は、実施例１と異なり、活性領域３０を含むスクライブライン及び接続領域を用いず、絶縁層２０の破壊耐圧を小さくする例である。図１１（ａ）は実施例２に係る半導体装置を例示する平面図である。図１１（ｂ）は実施例２に係る半導体装置を例示する断面図である。電極の構成は図３に示したものと同じである。
【００３２】
図１１（ａ）及び図１１（ｂ）に示すように、ＦＥＴ３４は活性領域３０を含む。スクライブライン３６は、活性領域３０を含んでおらず、不活性領域３２からなる。絶縁層２０は、例えばＳｉＮ又はＡｌ２Ｏ３からなり、破壊耐圧は例えば４ＭＶ／ｃｍ以下である。
【００３３】
次に、実施例２に係る半導体装置の製造方法について説明する。図１２（ａ）から図１３（ｂ）は実施例２に係る半導体装置の製造方法を例示する断面図である。ここでは絶縁層２０がＳｉＮから形成されているとする。
【００３４】
図１２（ａ）に示すように、基板１０上に下地層１２、ＧａＮ層１４、電子供給層１６及びキャップ層１８を形成する。キャップ層１８上にレジスト２３を形成する。レジスト２３から露出する動作層１３に不活性領域３２を形成する。図１２（ｂ）に示すように、例えばＰＥＣＶＤ法を用いて、キャップ層１８上にＳｉＮからなる絶縁層２０を設ける。絶縁層２０の製造条件として以下のものを用いる。成長圧力とはＰＥＣＶＤ法に用いる装置内の圧力である。成長温度とはウェハの温度である。
原料、キャリアガス及び流量：
シラン（ＳｉＨ４）：アンモニア（ＮＨ３）：窒素（Ｎ２）：ヘリウム（Ｈｅ）＝３〜６：０〜２：１００〜６００：５００〜９００ｓｃｃｍ（５．０７×１０−３〜１０．１４×１０−３：０〜３．３８×１０−３：１．６９×１０−１〜１．０１４：８．４５×１０−１〜１．５２Ｐａ・ｍ３／ｓ）
成長圧力：０．５〜１．８Ｔｏｒｒ（６６．６５〜２３９．９４Ｐａ）
成長温度：２００〜４００℃
ＲＦ（Radio Frequency：高周波）電力：２５〜１５０Ｗ
例えばＲＩＥ等のドライエッチング法により、絶縁層２０に開口部を形成する。図１３（ａ）に示すように、例えば蒸着法等により、ソース電極２２及びドレイン電極２４を設ける。
【００３５】
図１３（ｂ）に示すように、絶縁層２０上にレジスト２８を設け、ＲＩＥによりレジスト２８から露出する絶縁層２０に開口部２１を形成する。絶縁層２０の破壊耐圧は４ＭＶ／ｍ以下と小さいため、ＲＩＥプロセスにおいて、電子は絶縁層２０中を移動しやすい。図１１（ａ）及び図１３（ｂ）に矢印で示すように、ＲＩＥプロセスにおいては、絶縁層２０を介して電子が供給され、絶縁層２０の帯電が抑制できる。この結果、リーク電流、及び閾値電圧の変動が抑制される。
【００３６】
絶縁層２０の破壊耐圧とＦＥＴの電気的特性との関係を検証した実験について説明する。実験では、図１１（ａ）及び図１１（ｂ）に示した構成の半導体装置において、絶縁層２０の破壊耐圧を変動させ、閾値電圧の変化ΔＶｔｈ、及びリーク電流の変動の対数ｌｏｇ（ΔＩｇｓ）の大きさを検証した。図中の四角は破壊耐圧が８ＭＶ／ｍの場合、三角は６ＭＶ／ｍの場合、菱形は５ＭＶ／ｍの場合、丸は４ＭＶ／ｍの場合、それぞれにおける結果を示す。
【００３７】
図１４（ａ）及び図１４（ｂ）はゲート面積及び破壊耐圧が変化した場合のリーク電流及び閾値電圧の変化を示すグラフである。図１４（ａ）は絶縁層２０がＳｉＮからなる場合の実験結果、図１４（ｂ）は絶縁層２０がＡｌ２Ｏ３からなる場合の実験結果をそれぞれ表す。横軸はゲート面積、縦軸はΔＶｔｈ又はｌｏｇ（ΔＩｇｓ）を示す。ゲート面積とは、ゲート電極２６のうち、活性領域３０と重なる部分の面積のことである。例えば図３におけるゲート面積は、ゲートフィンガー２６ａの活性領域３０と重なる幅Ｗと長さＬとの積を、ゲートフィンガー２６ａの本数について和をとった値である。
【００３８】
図１４（ａ）及び図１４（ｂ）に示すように、破壊耐圧が８ＭＶ／ｃｍの場合、及び６ＭＶ／ｃｍの場合、ゲート面積が小さいほどΔＶｔｈ及びｌｏｇ（ΔＩｇｓ）は大きくなる。特にゲート面積が５０００μｍ２以下の場合、ΔＶｔｈ及びｌｏｇ（ΔＩｇｓ）が急激に大きくなる。これは、小さな面積に正電荷が集中するためである。これに対し、破壊耐圧が５ＭＶ／ｃｍとなることでΔＶｔｈ及びｌｏｇ（ΔＩｇｓ）は大幅に小さくなり、破壊耐圧が４ＭＶ／ｃｍの場合により小さくなる。特にゲート面積が５０００μｍ２以下であっても、ΔＶｔｈ及びｌｏｇ（ΔＩｇｓ）はゼロに近い。
【００３９】
図１５（ａ）及び図１５（ｂ）は破壊耐圧が変化した場合における、ウェハ内におけるリーク電流及び閾値電圧の変化を示すグラフである。横軸はウェハの中央からの距離であり、中央から一方の方向の距離を正の値、反対方向の距離を負の値で表している。ゲート面積は１０００μｍ２である。
【００４０】
図１５（ａ）及び図１５（ｂ）に示すように、破壊耐圧が８ＭＶ／ｃｍの場合、及び６ＭＶ／ｃｍの場合、ΔＶｔｈ及びｌｏｇ（ΔＩｇｓ）は大きく、特にウェハの中央付近において大きい。これに対し、破壊耐圧が５ＭＶ／ｃｍ及び４ＭＶ／ｃｍとなることでΔＶｔｈ及びｌｏｇ（ΔＩｇｓ）は大幅に小さくなる。特にウェハの中央付近であっても、ΔＶｔｈ及びｌｏｇ（ΔＩｇｓ）はゼロに近い。以上のように、絶縁層２０の破壊耐圧が４ＭＶ／ｃｍ以下となることで、リーク電流及び閾値電圧の変動は大きく抑制される。
【００４１】
絶縁層２０の破壊耐圧を所望の値とするためには、絶縁層２０のＦＴＩＲ（Fourie Transform Infrared spectrometer：フーリエ変換型赤外分光）のピークの位置が所定の範囲内であればよい。図１６（ａ）及び図１６（ｂ）はＦＴＩＲピーク位置と破壊耐圧との関係を示すグラフである。図１６（ａ）は絶縁層２０がＳｉＮからなる例であり、横軸はＳｉ−Ｎ伸縮振動のピーク位置を示す。図１６（ｂ）は絶縁層２０がＡｌ２Ｏ３からなる例であり、横軸はＡｌ−Ｏ伸縮振動のピーク位置を示す。縦軸は破壊耐圧を示す。
【００４２】
図１６（ａ）に示すように、ＳｉＮからなる絶縁層２０におけるＳｉ−Ｎの伸縮振動のピーク位置が２１６０ｃｍ−１以下である場合、破壊耐圧が４ＭＶ／ｃｍ以下となる。図１６（ｂ）に示すように、Ａｌ２Ｏ３からなる絶縁層２０におけるＡｌ−Ｏの伸縮振動のピーク位置が９６０ｃｍ−１以上である場合、破壊耐圧が４ＭＶ／ｃｍ以下となる。従って、ＳｉＮからなる絶縁層２０の、ＦＴＩＲのＳｉ−Ｎの伸縮振動のピーク位置は２１６０ｃｍ−１以下が好ましく、２１５０ｃｍ−１以下、２１４０ｃｍ−１以下がより好ましい。Ａｌ２Ｏ３からなる絶縁層２０の、ＦＴＩＲのＡｌ−Ｏの伸縮振動のピーク位置は９６０ｃｍ−１以上が好ましく、９６５ｃｍ−１以上、９７０ｃｍ−１以上がより好ましい。キャップ層１８と絶縁層２０との間に他の層が介在してもよいが、効率的に電子を供給するためには絶縁層２０と動作層１３とが接触していることが好ましい。絶縁層２０が複数の絶縁層の積層構造からなる場合、キャップ層１８に接触する絶縁層が上記のピーク位置を有することが好ましい。
【００４３】
絶縁層２０をＡｌ２Ｏ３により形成する場合、例えばＡＬＤ法（Atomic Layer Deposition：原子層成長法）を用いることができる。原料のトリメチルアルミニウム（Trimethyle Aluminum：ＴＭＡ）を、例えば５０〜５００ｍｓｅｃの時間、供給する。例えば５〜１５ｓｅｃの時間、排気を行う。例えばオゾン、水、又はＯ２プラズマ等の酸化剤を、５０〜５００ｍｓｅｃの時間、添加する。５〜１５ｓｅｃの排気を行う。排気の後、再びＴＭＡを供給する。上記のサイクルを繰り返して絶縁層２０を成長させる。成長温度は１００〜５００℃である。
【実施例３】
【００４４】
実施例３は、実施例１のような接続領域３８は用いないが、活性領域を含むスクライブラインと破壊耐圧の小さい絶縁層とを用いる例である。図１７（ａ）は実施例３に係る半導体装置を例示する平面図である。断面図は図２（ｃ）と同じである。図１７（ａ）に示すように、ＦＥＴ３４及びスクライブライン３６は活性領域３０を含む。絶縁層２０がＳｉＮにより形成される場合、Ｓｉ−Ｎの伸縮振動のピーク位置が２１６０ｃｍ−１以下、絶縁層２０がＡｌ２Ｏ３から形成される場合、Ａｌ−Ｏの伸縮振動のピーク位置が９６０ｃｍ−１以上であることは、実施例２と同じである。従って、絶縁層２０の破壊耐圧は４ＭＶ／ｍ以下である。
【００４５】
図１７（ｂ）は実施例３に係る半導体装置の製造方法を例示する断面図である。図１１（ａ）から図１３（ａ）において説明した構成は、実施例３にも共通である。絶縁層２０はスクライブライン３６上に延在しているため、図１７（ｂ）に示すように、電子はスクライブライン３６及び絶縁層２０を通じて移動しやすい。このため、開口部２１付近に帯電する正電荷が打ち消され、帯電は緩和される。実施例１及び実施例２と同様に、リーク電流及び閾値電圧の変動が抑制される。
【００４６】
破壊耐圧の小さい絶縁層２０を実施例１に適用することもできる。これにより、スクライブライン３６、接続領域３８及び絶縁層２０を通じて電子が供給されるため、帯電する正電荷を打ち消すことができる。これにより帯電を緩和することができる。実施例１〜３は、例えばＭＭＩＣ（Monolithic Microwave Integrated Circuit：モノリシックマイクロ波集積回路）等のＩＣ（Integrated Circuit：集積回路）に適用することもできる。また実施例１及び３では、スクライブライン３６とＦＥＴ３４とが接続された形態について説明した。しかし、スクライブライン３６が活性領域の構造を持たない場合であっても、本発明を適用することができる。スクライブライン３６が活性領域の構造を持たない場合、複数のＦＥＴ３４の領域同士を接続領域３８によって共通に接続することによっても、本発明の効果を得ることができる。
【００４７】
下地層１２、ＧａＮ層１４、電子供給層１６及びキャップ層１８等の窒化物半導体層は、上記以外の窒化物半導体から形成してもよい。窒化物半導体とは、窒素（Ｎ）を含む半導体であり、例えば窒化アルミニウム（ＡｌＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）等がある。ＧａＮ層１４に代えて、例えばＡｌＮからなるバッファ層及びＧａＮからなるチャネル層を設けてもよい。電子供給層１６は、窒化物半導体のうち、ＩｎＡｌＮ、ＡｌＩｎＧａＮ等からなるとしてもよい。
【００４８】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４９】
１０                            基板
１２                            下地層
１３                            動作層
１４                            ＧａＮ層
１６                            電子供給層
１８                            キャップ層
２０                            絶縁層
２２                            ソース電極
２４                            ドレイン電極
２６                            ゲート電極
３０                            活性領域
３１                            ＦＥＴ領域
３２                            不活性領域
３４                            ＦＥＴ
３６                            スクライブライン
３８                            接続領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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