(57)【要約】【課題】ＳＴＩの形成によるウェル拡散層の不純物濃度の変化を抑制し、かつ、ウェル拡散層のドーズロスを抑制した半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、半導体基板を備える。メモリセル領域には、複数のメモリセルが半導体基板上に形成されている。周辺回路領域には、複数のメモリ素子を制御する複数の半導体素子が形成されている。素子分離領域は、複数のメモリセル間を分離し、あるいは、複数の半導体素子間を分離する。周辺回路領域において半導体素子が形成されているアクティブエリアの不純物濃度は、半導体基板の表面に対して水平方向に素子分離領域の側面からアクティブエリアの内部へ向かって低下している。【選択図】図２
2013004675.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された複数のメモリセルを含むメモリセル領域と、
前記複数のメモリ素子を制御する複数の半導体素子を含む周辺回路領域と、
複数の前記メモリセル間を分離し、あるいは、複数の前記半導体素子間を分離する素子分離領域とを備え、
前記周辺回路領域において前記半導体素子が形成されているアクティブエリアの不純物濃度は、前記半導体基板の表面に対して水平方向に前記素子分離領域の側面から前記アクティブエリアの内部へ向かって低下していることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセル領域において前記メモリセルが形成されているアクティブエリアの不純物濃度は、前記半導体基板の表面から前記素子分離領域の底部に向かって増大していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセル領域および前記周辺回路領域の前記アクティブエリアは、テーパーを有することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体基板の表面に対する前記アクティブエリアの側面の傾斜は、８８°以下であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
複数のメモリセルを含むメモリセル領域と、前記複数のメモリ素子を制御する複数の半導体素子を含む周辺回路領域とを備えた半導体記憶装置の製造方法であって、
半導体基板上に少なくとも第１の絶縁膜および第１の導体膜を形成し、
前記第１の導体膜の上方にマスク材料を堆積し、
複数の前記メモリセル間を分離し、あるいは、複数の前記半導体素子間を分離する素子分離領域にある前記マスク材料を除去するように前記マスク材料を加工し、
前記マスク材料をマスクとして用いて前記第１の導体膜、前記第１の絶縁膜および前記半導体基板をエッチングして内側面が傾斜を有するように素子分離用のトレンチを形成し、
前記マスク材料をマスクとして用いて前記トレンチを介して前記トレンチの内側面に対して不純物を注入するように前記半導体基板へ不純物を導入してウェル拡散層を形成し、
前記トレンチへ素子分離用絶縁膜を埋め込むことによって素子分離を形成することを具備した半導体記憶装置の製造方法。
【請求項６】
前記半導体基板の表面に対する前記トレンチの内側面の傾斜は、８８°以下であることを特徴とする請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
前記ウェル拡散層の形成において、不純物は、前記半導体基板の表面に対してほぼ垂直方向に注入されることを特徴とする請求項５または請求項６に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型ＥＥＰＲＯＭ等の半導体記憶装置は、メモリセルアレイとメモリセルアレイを駆動させる周辺回路とを備える。メモリセルアレイおよび周辺回路の領域には、ウェル拡散層が形成される。さらに、メモリセルアレイ内の隣接するメモリセル間を分離し、あるいは、周辺回路内の半導体素子間を分離するためにＳＴＩ（Shallow Trench Isolation）がウェル拡散層内に形成されている。
【０００３】
従来からＳＴＩの形成は、ウェル拡散層の形成後に行われていた。しかし、ウェル拡散層を形成した後にＳＴＩを形成すると、ＳＴＩの形成時にウェル拡散層の不純物の一部が除去されるため、ドーズロス（Dose Loss）が生じる。従って、ウェル拡散層の不純物濃度を予め高く設定する必要があった。また、ＳＴＩの形成前後においてウェル拡散層の不純物濃度が変化すること自体も問題であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０８１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＴＩの形成によるウェル拡散層の不純物濃度の変化を抑制し、かつ、ウェル拡散層のドーズロスを抑制した半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置は、半導体基板を備える。メモリセル領域には、複数のメモリセルが半導体基板上に形成されている。周辺回路領域には、複数のメモリ素子を制御する複数の半導体素子が形成されている。素子分離領域は、複数のメモリセル間を分離し、あるいは、複数の半導体素子間を分離する。周辺回路領域において半導体素子が形成されているアクティブエリアの不純物濃度は、半導体基板の表面に対して水平方向に素子分離領域の側面からアクティブエリアの内部へ向かって低下している。
【図面の簡単な説明】
【０００７】
【図１】本実施形態によるＮＡＮＤ型ＥＥＰＲＯＭの平面図。
【図２】図１（Ａ）のＡ−Ａ線に沿った断面図および図１（Ｂ）のＢ−Ｂ線に沿った断面図。
【図３】ウェル拡散層２０の濃度分布を示す図。
【図４】本実施形態による半導体記憶装置の製造方法を示す断面図。
【図５】図４に続く、半導体記憶装置の製造方法を示す断面図。
【図６】図５に続く、半導体記憶装置の製造方法を示す断面図。
【図７】図６に続く、半導体記憶装置の製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
図１（Ａ）および図１（Ｂ）は、本実施形態によるＮＡＮＤ型ＥＥＰＲＯＭの平面図である。図１（Ａ）は、メモリセル領域の部分的な平面図を示し、図１（Ｂ）は、周辺回路領域に形成された１つのトランジスタの平面図を示す。
【００１０】
メモリセル領域において、素子分離領域ＳＴＩ（Shallow Trench Isolation）およびアクティブエリアＡＡが交互にストライプ状に形成されている。メモリセル領域では、素子分離領域ＳＴＩおよびアクティブエリアＡＡの各幅は、リソグラフィ技術または側壁加工技術によって非常に狭く形成されており、例えば、Ｆ（Feature size）である。
【００１１】
メモリセル領域には、複数のメモリセルＭＣがアクティブエリアＡＡ上に形成されており、マトリクス状に二次元配置されている。  コントロールゲートＣＧ（ワード線ＷＬ）は、素子分離領域ＳＴＩおよびアクティブエリアＡＡの延伸方向に対して垂直方向に延伸している。メモリセルＭＣは、それぞれアクティブエリアＡＡとコントロールゲートＣＧとの交点に対応して設けられている。複数のメモリセルＭＣは、アクティブエリアＡＡの延伸方向に直列に接続されており、ＮＡＮＤストリングを構成する。
【００１２】
ビット線ＢＬは、各アクティブエリアＡＡに対応するようにコントロールゲートＣＧの上方に設けられ、アクティブエリアＡＡと同一方向に延伸している。図では、便宜的に、ビット線ＢＬの図示を省略している。
【００１３】
一方、周辺回路領域には、メモリセル領域を制御するために複数の半導体素子が形成されている。図１（Ｂ）では、便宜的にアクティブエリアＡＡ上に形成された１つのトランジスタを示している。周辺回路領域のアクティブエリアＡＡの幅は、メモリセル領域におけるアクティブエリアＡＡの幅よりも広く形成されている箇所が多い。
【００１４】
ＩＰＤ（Inter Poly-Si Dielectric）エッチング領域ＥＩは、コントロールゲートの材料とフローティングゲートの材料とを電気的に接続する領域である。ＩＰＤエッチング領域ＥＩによって、コントロールゲートの材料およびフローティングゲートの材料は、周辺回路領域のトランジスタにおいては同一のゲート電極Ｇとして機能する。
【００１５】
図２（Ａ）は、図１（Ａ）のＡ−Ａ線に沿った断面図である。図２（Ｂ）は、図１（Ｂ）のＢ−Ｂ線に沿った断面図である。
【００１６】
図２（Ａ）に示すように、本実施形態によるＮＡＮＤ型ＥＥＰＲＯＭは、半導体基板としてのシリコン基板１０上に形成された複数のメモリセルＭＣを含む。素子分離領域ＳＴＩは、アクティブエリアＡＡ間に設けられており、複数のメモリセルＭＣ間を電気的に分離する。
【００１７】
各アクティブエリアＡＡには、ウェル拡散層２０が形成されている。ウェル拡散層２０は、アクティブエリアＡＡの全体および素子分離領域ＳＴＩの底部に亘って設けられている。
【００１８】
メモリセル領域において、アクティブエリアＡＡにおけるウェル拡散層２０の不純物濃度は、アクティブエリアＡＡの表面から素子分離領域ＳＴＩの底部に向かって増大している。これにより、隣接するメモリセルＭＣ間において電荷が往来することを抑制することができる。即ち、隣接するメモリセルＭＣ間におけるデータのディスターブを抑制する。
【００１９】
また、ワード線ＷＬの延伸方向におけるアクティブエリアＡＡの幅Ｗａａは、アクティブエリアＡＡの底部から表面に向かって狭くなっている。即ち、アクティブエリアＡＡは、ワード線ＷＬの延伸方向における断面において、アクティブエリアＡＡの底部から表面に向かってテーパーを有する。幅Ｗａａは、隣接する複数の素子分離領域ＳＴＩ間の幅と換言してもよい。素子分離領域ＳＴＩは、素子分離領域ＳＴＩの表面から底面に向かって狭くなっている。即ち、素子分離領域ＳＴＩは、ワード線ＷＬの延伸方向における断面において、素子分離領域ＳＴＩの表面から底面に向かってテーパーを有する。これにより、素子分離領域ＳＴＩのトレンチ形成後、アクティブエリアＡＡの傾斜した側面に対して不純物をイオン注入することができる。それによって、メモリセル領域にウェル拡散層２０を形成することができる。
【００２０】
アクティブエリアＡＡ上には、トンネル絶縁膜３０が形成されている。トンネル絶縁膜３０は、例えば、シリコン酸化膜等を用いて形成されている。トンネル絶縁膜３０上には、フローティングゲートＦＧが設けられている。フローティングゲートＦＧは、例えば、ポリシリコン等を用いて形成されている。
【００２１】
フローティングゲートＦＧの上面上および側面の一部には、ＩＰＤ膜４０が設けられている。ＩＰＤ膜４０は、例えば、シリコン酸化膜、シリコン酸化膜よりも誘電率の高いｈｉｇｈ−ｋ膜を用いて形成されている。
【００２２】
ＩＰＤ膜４０上には、コントロールゲートＣＧ（ワード線ＷＬ）が設けられている。コントロールゲートＣＧは、例えば、ポリシリコン、シリサイド、金属等の低抵抗材料を用いて形成されている。また、コントロールゲートＣＧは、コントロールゲートＣＧとフローティングゲートＦＧ間のカップリング容量を増大させるために、隣接する複数のフローティングゲートＦＧ間に埋め込まれている。
【００２３】
フローティングゲートＦＧ上には、さらに層間絶縁膜、配線、ビット線等（図示せず）が形成される。
【００２４】
周辺回路領域において、トンネル絶縁膜３０は、トランジスタＴｒのゲート絶縁膜として機能する。コントロールゲートＣＧの材料とフローティングゲートＦＧの材料とは、ＩＰＤエッチング領域ＥＩにおいて電気的に接続されている。これにより、コントロールゲートＣＧおよびフローティングゲートＦＧは、周辺回路領域においてトランジスタＴｒのゲート電極Ｇとして機能する。ＩＰＤ膜４０は、ＩＰＤエッチング領域ＥＩにおいて除去されている。
【００２５】
周辺回路領域において、ウェル拡散層２０は、アクティブエリアＡＡの側部および素子分離領域ＳＴＩの底部に形成されているが、アクティブエリアＡＡの全体には形成されていない。周辺回路領域のアクティブエリアＡＡの幅は、メモリセル領域のアクティブエリアＡＡの幅よりも大きい。従って、素子分離領域ＳＴＩのトレンチを介してアクティブエリアＡＡの側面から不純物をイオン注入した場合、周辺回路領域においては、不純物はアクティブエリアＡＡの側部に拡散され、その全体には拡散しない。周辺回路領域のアクティブエリアＡＡには、メモリセル領域のウェル拡散層２０とは別にウェル拡散層を形成することができる。
【００２６】
図３（Ａ）および図３（Ｂ）は、ウェル拡散層２０の濃度分布を示す図である。図３（Ａ）において、アクティブエリアＡＡの側面の傾斜角度は、シリコン基板１０の表面を基準（０度）として８９度である。図３（Ｂ）において、アクティブエリアＡＡの側面の傾斜角度は、シリコン基板１０の表面を基準（０度）として８８度である。図３（Ａ）および図３（Ｂ）に示すデバイスは、アクティブエリアＡＡの側面の傾斜角度が異なるのみであり、その他の構成は同じでよい。
【００２７】
この具体例で用いたＮＡＮＤ型ＥＥＰＲＯＭでは、シリコン基板１０の表面におけるメモリセル領域のアクティブエリアＡＡの幅Ｗａａ１は、約３０ｎｍであり、素子分離領域ＳＴＩの幅Ｗｓｔｉ１は、約２０ｎｍであった。素子分離領域ＳＴＩのトレンチＴＲの深さは、約２７０ｎｍであった。尚、トレンチＴＲの深さは、ウェル拡散層２０の不純物がイオン注入されるときのトレンチの深さである。よって、トレンチＴＲの深さは、トンネル絶縁膜（ゲート絶縁膜）３０、フローティングゲートＦＧおよびマスク材料１１０のそれぞれの厚みを含む。
【００２８】
シリコン基板１０の表面における周辺回路領域のアクティブエリアＡＡの幅Ｗａａ２は、約１２０ｎｍであり、素子分離領域ＳＴＩの幅Ｗｓｔｉ２は、約１００ｎｍであった。素子分離領域ＳＴＩのトレンチの深さは、上記のとおり約２７０ｎｍであった。また、ウェル拡散層２０の不純物は、シリコン基板１０の表面に対してほぼ垂直方向から注入されている。
【００２９】
図３（Ａ）に示すように、アクティブエリアＡＡの側面の傾斜角度が８９度の場合、ウェル拡散層２０の不純物は、メモリセル領域のアクティブエリアＡＡに充分に注入されず、トレンチＴＲの底部に高濃度で注入されている。例えば、図３（Ａ）では、トレンチＴＲの底部おいて不純物濃度は、約１０１８ｃｍ−３であるが、アクティブエリアＡＡにおいて約１０１５ｃｍ−３〜１０１６ｃｍ−３である。これは、アクティブエリアＡＡの側面の傾斜が急さであるからである。
【００３０】
これに対し、図３（Ｂ）に示すように、アクティブエリアＡＡの側面の傾斜角度が８８度の場合、ウェル拡散層２０の不純物は、メモリセル領域のアクティブエリアＡＡに充分に注入されていることが分かる。トレンチＴＲの底部にも高濃度で注入されている。例えば、図３（Ｂ）では、アクティブエリアＡＡにおいて約１０１７ｃｍ−３〜１０１８ｃｍ−３である。トレンチＴＲの底部おいて不純物濃度は、約１０１８ｃｍ−３である。即ち、メモリセル領域のアクティブエリアＡＡに充分な不純物濃度を有するウェル拡散層２０を形成するためには、アクティブエリアＡＡの側面の傾斜角度が８８度以下（０度以上）であることが好ましい。
【００３１】
この場合、図３（Ｂ）に示すように、周辺回路領域においては、アクティブエリアＡＡの不純物濃度は、シリコン基板１０の表面に対して水平方向Ｄ１に素子分離領域ＳＴＩのトレンチＴＲの内側面からアクティブエリアＡＡの内部へ向かって次第に低下している。即ち、周辺回路領域において、トレンチＴＲの内側面近傍におけるアクティブエリアＡＡの不純物濃度は約１０１７ｃｍ−３以上と高い。そして、不純物濃度は、トレンチＴＲの内側面から方向Ｄ１にアクティブエリアＡＡの内部へ向かって次第に低下し、アクティブエリアＡＡの中心部の不純物濃度は、約１０１５ｃｍ−３である。メモリセル領域においては、アクティブエリアＡＡの不純物濃度は、シリコン基板１０の表面に対してトレンチＴＲの底部に向かって次第に増大している。
【００３２】
このように、シリコン基板１０の表面に対するアクティブエリアＡＡの側面の傾斜を８８度以下にすることによって、微細なメモリセルＭＣを有するメモリセル領域のアクティブエリアＡＡに充分な不純物濃度のウェル拡散層２０が選択的に形成され得る。一方、周辺回路領域の比較的大きなアクティブエリアＡＡには、ウェル拡散層は形成されない。
【００３３】
本実施形態によれば、素子分離領域ＳＴＩのトレンチＴＲがテーパーを有するので、トレンチＴＲを介して不純物を注入し、それによりウェル拡散層２０を形成することができる。従って、素子分離領域ＳＴＩの形成時にドーズロスが生じにくい。
【００３４】
周辺回路領域におけるアクティブエリアＡＡの幅Ｗａａ２は、メモリセル領域におけるアクティブエリアＡＡの幅Ｗａａ１よりも広い。このため、ウェル拡散層２０は、メモリセル領域ＲｍｃのアクティブエリアＡＡの全体に形成されるものの、周辺回路領域のアクティブエリアＡＡにはウェルとして形成されない。従って、ウェル拡散層２０は、必要な不純物濃度でメモリセル領域Ｒｍｃに選択的に形成され得る。
【００３５】
図４から図７は、本実施形態による半導体記憶装置の製造方法を示す断面図である。図４から図７において、Ｒｍｃは、メモリセル領域の断面を示し、Ｒｐｐは、周辺回路領域の断面を示す。
【００３６】
まず、Ｐ型シリコン基板１０を準備し、周辺回路領域Ｒｐｐに必要に応じてＮ型ウェル拡散層（図示せず）を形成する。このとき、Ｎ型ウェル拡散層は、リソグラフィ技術および不純物注入技術を用いて形成される。
【００３７】
次に、熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法等を用いて、シリコン基板１０上に第１の絶縁膜としてのトンネル絶縁膜３０を形成する。トンネル絶縁膜３０は、例えば、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜でよい。
【００３８】
続いて、ＬＰＣＶＤ（Low Pressure-CVD）法を用いて第１の導体膜としてのフローティングゲートＦＧの材料を、トンネル絶縁膜３０上に堆積する。フローティングゲートＦＧの材料としては、例えば、燐、砒素またはボロン等の不純物を含むドープトポリシリコンを用いる。次に、ＣＤＶ法を用いて、フローティングゲートＦＧ上にマスク材料１１０を堆積する。これにより図４に示す構造が得られる。マスク材料１１０は、例えば、シリコン酸化膜またはシリコン窒化膜等を用いて形成される。
【００３９】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、マスク材料１１０をメモリセルＭＣのフローティングゲートＦＧの平面パターンおよびトランジスタＴｒのゲート電極の平面パターンに加工する。即ち、メモリセルＭＣ間を分離し、あるいは、周辺回路領域の素子間を分離する素子分離領域ＳＴＩのマスク材料１１０を除去するようにマスク材料１１０を加工する。
【００４０】
さらに、マスク材料１１０をマスクとして用いて、フローティングゲートＦＧの材料、トンネル絶縁膜３０およびシリコン基板１０をＲＩＥ法でエッチングする。これにより、図５に示すように、トレンチＴＲが形成される。このとき、トレンチＴＲの内側面（アクティブエリアＡＡの側面）は、シリコン基板１０の表面に対して０度以上８８度以下の傾斜を有する。これにより、トレンチＴＲは、テーパーを有するように形成される。
【００４１】
次に、マスク材料１１０をそのままマスクとして用いて、ウェル拡散層２０を形成するために、Ｐ型不純物（例えば、ボロン等）をシリコン基板１０にイオン注入する。このとき、不純物は、シリコン基板１０の表面に対してほぼ垂直方向に注入される（０度イオン注入）。不純物は、トレンチＴＲを介してトレンチＴＲの底部に注入される。それとともに、トレンチＴＲがテーパーを有することによって、不純物は、トレンチＴＲの内側面（アクティブエリアＡＡの側面）からも注入される。そして、シリコン基板１０を熱処理することによって、アクティブエリアＡＡ内に不純物を拡散させ、かつ、不純物を活性化させる。これにより、図６に示すようにウェル拡散層２０が得られる。
【００４２】
ここで、メモリセル領域Ｒｍｃでは、比較的狭小のアクティブエリアＡＡ全体にウェル拡散層２０が形成される。一方、周辺回路領域Ｒｐｐでは、比較的広いアクティブエリアＡＡの側部に不純物が注入され、その内部まで不純物は拡散されていない。
【００４３】
次に、マスク材料１１０を除去した後、トレンチＴＲへ素子分離用絶縁膜１２０を埋め込む。素子分離用絶縁膜１２０は、例えば、シリコン酸化膜等である。素子分離用絶縁膜１２０をエッチングバックすることよって素子分離領域ＳＴＩが形成される。このとき、素子分離用絶縁膜１２０は、フローティングゲートＦＧの上面および側面の上部が露出されるまでエッチングされる。
【００４４】
次に、ＣＶＤ法等を用いて、第２の絶縁膜としてのＩＰＤ膜４０をフローティングゲートＦＧの上面および側面上に堆積する。次に、リソグラフィ技術およびＲＩＥ法を用いてＩＰＤエッチング領域ＥＩにあるＩＰＤ膜４０を除去する。これにより、周辺回路領域においてコントロールゲートＣＧの材料がフローティングゲートＦＧの材料に電気的に接続され得る。
【００４５】
次に、ＬＰＣＶＤ法等を用いて、第２の導体膜としてのコントロールゲートＣＧ（ワード線ＷＬ）の材料をＩＰＤ膜４０上に堆積する。これにより、図７に示す構造が得られる。
【００４６】
リソグラフィ技術およびＲＩＥ法を用いて、コントロールゲートＣＧの材料およびＩＰＤ膜４０の材料をワード線ＷＬのパターンに加工する。これにより、コントロールゲートＣＧ（ワード線ＷＬ）およびＩＰＤ膜４０が形成される。
【００４７】
その後、層間絶縁膜、配線、ビット線等を形成することによって、本実施形態によるＮＡＮＤ型ＥＥＰＲＯＭが完成する。
【００４８】
本実施形態によれば、素子分離領域ＳＴＩのトレンチＴＲを形成した後に、ウェル拡散層２０を形成する。従って、素子分離領域ＳＴＩの形成時にドーズロスが生じにくい。従って、ウェル拡散層２０形成時のイオン注入工程において、注入される不純物濃度は、従来と比べて低い濃度でよい。これにより、イオン注入工程のスループットが改善される。
【００４９】
また、ウェル拡散層２０形成時のイオン注入は、トレンチＴＲの形成時に用いられたマスク材料１１０をそのままマスクとして用いて実行される。従って、ウェル拡散層２０を形成するためのリソグラフィ工程が不要となり、製造工程が従来よりも短縮される。その結果、半導体記憶装置の製造コストを削減することができる。
【００５０】
周辺回路領域におけるアクティブエリアＡＡの幅Ｗａａ２は、メモリセル領域ＲｍｃにおけるアクティブエリアＡＡの幅Ｗａａ１よりも広い。このため、ウェル拡散層２０は、メモリセル領域ＲｍｃおアクティブエリアＡＡの全体に形成されるものの、周辺回路領域のアクティブエリアＡＡには形成されない。従って、ウェル拡散層２０は、必要な不純物濃度でメモリセル領域Ｒｍｃに選択的に形成され得る。一方、周辺回路領域のアクティブエリアＡＡには、トレンチＴＲ形成前に必要に応じてウェル拡散層を形成すればよい。
【符号の説明】
【００５１】
１０・・・シリコン基板、２０・・・ウェル拡散層、３０・・・トンネル絶縁膜、４０・・・ＩＰＤ膜、ＡＡ・・・アクティブエリア、ＳＴＩ・・・素子分離領域、ＦＧ・・・フローティングゲート、ＣＧ・・・コントロールゲート、ＭＣ・・・メモリセル、Ｔｒ・・・トランジスタ、ＴＲ・・・トレンチ
【図１】
2013004675.tif 000003
【図２】
2013004675.tif 000004
【図４】
2013004675.tif 000005
【図５】
2013004675.tif 000006
【図６】
2013004675.tif 000007
【図７】
2013004675.tif 000008
【図３】
2013004675.tif 000009