(57)【要約】【課題】チャージシェアスイッチのオンオフを制御する制御回路の破壊を防止することが可能な半導体集積回路を提供すること。【解決手段】本発明にかかる半導体集積回路は、データラインＤＬ１とチャージシェアラインＣＨＳＬとの間に設けられたチャージシェアスイッチ１７１−１と、データラインＤＬ２とチャージシェアラインＣＨＳＬとの間に設けられたチャージシェアスイッチ１７１−２と、チャージシェアスイッチ１７１−１，１７１−２のオンオフを制御するための制御信号を出力する制御回路１７２と、制御回路１７２とチャージシェアスイッチ１７１−１，１７１−２との間に設けられ、制御回路１７２を過電圧から保護する保護回路１７４と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１データラインとチャージシェアラインとの間に設けられた第１チャージシェアスイッチと、
第２データラインと前記チャージシェアラインとの間に設けられた第２チャージシェアスイッチと、
前記第１及び前記第２チャージシェアスイッチのオンオフを制御するための制御信号を出力する制御回路と、
前記制御回路と、前記第１及び前記第２チャージシェアスイッチと、の間に設けられ、前記制御回路を過電圧から保護する保護回路と、を備えた半導体集積回路。
【請求項２】
前記保護回路は、前記第１及び前記第２チャージシェアスイッチにそれぞれ蓄積された電荷が前記制御回路に流れ込むことを抑制することにより、前記制御回路を過電圧から保護することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記保護回路は、
前記制御回路と、前記第１及び前記第２チャージシェアスイッチと、の間の信号線と、電源と、の間に設けられたＰＮ接合ダイオードを有する請求項１又は２に記載の半導体集積回路。
【請求項４】
前記保護回路は、
前記制御回路と、前記第１及び前記第２チャージシェアスイッチと、の間の信号線と、電源と、の間に設けられた、ダイオード接続されたＭＯＳトランジスタを有する請求項１又は２に記載の半導体集積回路。
【請求項５】
前記保護回路は、
前記制御回路と、前記第１及び前記第２チャージシェアスイッチと、の間の信号線上に設けられた抵抗素子をさらに備えた請求項３又は４に記載の半導体集積回路。
【請求項６】
前記保護回路は、
前記制御回路と、前記第１及び前記第２チャージシェアスイッチと、の間の信号線上に設けられた抵抗素子を備えた請求項１又は２に記載の半導体集積回路。
【請求項７】
前記保護回路は、前記制御回路の近傍に配置されることを特徴とする請求項１〜６のいずれか一項に記載の半導体集積回路。
【請求項８】
前記保護回路は、前記第１及び前記第２チャージシェアスイッチよりも前記制御回路の近傍に配置されることを特徴とする請求項１〜７のいずれか一項に記載の半導体集積回路。
【請求項９】
第１出力信号を生成し、前記第１データラインに供給する第１出力回路と、
第２出力信号を生成し、前記第２データラインに供給する第２出力回路と、をさらに備えた請求項１〜８の何れか一項に記載の半導体集積回路。
【請求項１０】
前記第１出力回路から出力された前記第１出力信号を前記第１データラインに供給するか否かを切り替える第１スイッチと、
前記第２出力回路から出力された前記第２出力信号を前記第２データラインに供給するか否かを切り替える第２スイッチと、をさらに備えた請求項９に記載の半導体集積回路。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体集積回路を備えたＬＣＤドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びそれを備えたＬＣＤドライバに関し、特に過電圧保護に適した半導体集積回路及びそれを備えたＬＣＤドライバに関する。
【背景技術】
【０００２】
ＬＣＤ(Liquid Crystal Display)ドライバの中には、消費電力の低減を目的として、複数の出力信号をチャージシェアラインにショートするチャージシェア方式を採用したＬＣＤドライバがある。このＬＣＤドライバは、複数の出力信号をそれぞれチャージシェアラインにショートする複数のチャージシェアスイッチと、複数のチャージシェアスイッチのオンオフを制御する制御回路と、を備える。この制御回路は半導体チップ上に１箇所以上配置されており、各制御回路は複数のチャージシェアスイッチのオンオフを一斉に制御している。
【０００３】
ところで、近年、ＭＭ(Machine Model)やＨＢＭ(Human Body Model)等のＥＳＤ試験において、チャージシェアスイッチのオンオフを制御する制御回路が破壊する事例が確認されている。そのため、この制御回路の破壊を防止することが求められている。
【０００４】
関連する技術が特許文献１〜特許文献５に開示されている。
【０００５】
特許文献１に開示された半導体装置は、制御電圧により駆動力が変化する第１のトランジスタを有する保護回路と、保護回路と同一の回路構成を有するモニター回路と、モニター回路が出力する電圧と基準電圧との比較結果に基づいて制御電圧を生成する制御電圧生成回路と、を有する。それにより、この半導体装置は、保護回路で発生するリーク電流の影響を抑制している。
【０００６】
特許文献２に開示された半導体集積回路装置は、同一半導体基板上に設けられた複数の基本回路を配線によって電気的に直列接続する構造を備える半導体集積回路装置であって、基本回路の入力と、基本回路を駆動する高電位の電源および低電位の電源の両方と、の間に、過電圧保護用のダイオードを逆方向接続となるように電気的に接続している。それにより、異種電源で駆動する基本回路を同一半導体基板に有する半導体集積回路装置の過電圧保護性能を向上させている。
【０００７】
特許文献３に開示された半導体回路は、外部電源に接続される電源配線が相互に分離された第１および第２の電源系と、第１の電源系から電力の供給を受けて動作する第１の回路と、第２の電源系から電力の供給を受けて動作する第２の回路と、第１の回路と第２の回路との間をつなぐ信号線と、この信号線と第１および第２の電源系のうちの少なくとも一方のグラウンドとの間に、当該信号線側をカソード、当該グラウンド側をアノードとする向きに接続されたダイオードと、を備える。それにより、この半導体回路は、チップ面積を抑えたまま、ＥＳＤ耐性を高めている。
【０００８】
特許文献４に開示されたＥＳＤ保護回路は、１つの電力領域に結合された少なくとも１つのクランプを含み、このクランプは、ＥＳＤ事象の発生中に電流を伝導して、２つの異なった電力領域間のインターフェース回線に余分な電流を提供する。また、この余分な電流は、インターフェース回線上のインピーダンス要素にかかる電圧を上昇させる。それにより、ＥＳＤ保護のための設計の余裕を改善し、かつ、ＩＣ製品のためのより優れたＥＳＤ保護能力を提供している。
【０００９】
特許文献５に開示された表示装置は、第１の容量素子と、第２の容量素子と、スイッチと、インバータと、発光素子とを有する。スイッチの一方の電極は、第２の容量素子の他方の電極と電気的に接続され、スイッチの他方の電極は、インバータの第１の端子と電気的に接続され、インバータの第２の端子は、第２のスイッチの一方の電極と電気的に接続され、インバータの第１の端子は、発光素子と電気的に接続され、第１の容量素子は、スイッチの他方の電極と電気的に接続されている。それにより、この表示装置は、画素の配線、具体的には信号線の本数を低減して、開口率を向上させている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−２３６１１９号公報
【特許文献２】特開平１１−５４７０１号公報
【特許文献３】特開２００４−１８６６２３号公報
【特許文献４】特開２００８−２３５８８６号公報
【特許文献５】特開２００６−１１４０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、関連する技術は、異電源回路間に保護回路を設けることにより過電圧保護性能を高める技術を含むものの、何れも、チャージシェアスイッチのオンオフを制御する制御回路の破壊を防止するものではない。また、関連する技術には、チャージシェアスイッチのオンオフを制御する制御回路の破壊を防止する旨の記載はなく示唆すらされていない。そのため、関連する技術では、チャージシェアスイッチのオンオフを制御する制御回路の破壊を防止することができないという問題があった。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体集積回路は、第１データラインとチャージシェアラインとの間に設けられた第１チャージシェアスイッチと、第２データラインと前記チャージシェアラインとの間に設けられた第２チャージシェアスイッチと、前記第１及び前記第２チャージシェアスイッチのオンオフを制御するための制御信号を出力する制御回路と、前記制御回路と、前記第１及び前記第２チャージシェアスイッチと、の間に設けられ、前記制御回路を過電圧から保護する保護回路と、を備える。
【００１３】
上述のような回路構成により、チャージシェアスイッチのオンオフを制御する制御回路の破壊を防止することができる。
【発明の効果】
【００１４】
本発明により、チャージシェアスイッチのオンオフを制御する制御回路の破壊を防止することが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１にかかるＬＣＤドライバの全体の構成例を示す図である。
【図２】本発明の実施の形態１にかかるチャージシェア部の構成例を示す図である。
【図３】本発明の実施の形態２にかかるチャージシェア部の構成例を示す図である。
【図４】本発明の実施の形態３にかかるチャージシェア部の構成例を示す図である。
【図５】本発明の実施の形態４にかかるチャージシェア部の構成例を示す図である。
【図６】本発明の実施の形態５にかかるチャージシェア部の構成例を示す図である。
【図７】本発明の実施の形態６にかかるチャージシェア部の構成例を示す図である。
【図８】本発明のチャージシェア回路のレイアウト構成の一例を示す図である。
【発明を実施するための形態】
【００１６】
（発明に至る前の構想）
まず、本発明の実施の形態を説明する前に、本発明に至る前に発明者が検討した内容について説明する。
【００１７】
上記したように、近年、チャージシェア方式を採用したＬＣＤドライバでは、ＥＳＤ試験時にチャージシェアスイッチのオンオフを制御する制御回路が破壊する例が確認されている。発明者がこの制御回路の破壊箇所を解析したところ、主として、制御回路を構成する出力段トランジスタのソース・ドレイン拡散層及び基板間が破壊していることが判明した。この解析結果から、制御回路が破壊する原因は、複数のチャージシェアスイッチに蓄積された電荷が、当該複数のチャージシェアスイッチのオンオフを制御している駆動回路の拡散層に流入したため、と考えることができる。
【００１８】
なお、一般的にＭＯＳトランジスタは、ゲート破壊耐圧よりも拡散層ブレークダウン耐圧の方が低い。そのため、制御回路を構成する出力段トランジスタでは、ゲート・基板間よりも、ソース・ドレイン拡散層及び基板間が破壊されやすい、と考えることができる。
【００１９】
近年では、ＬＣＤの高画質化及び大型化により画素数が増加している。そのため、ＬＣＤドライバの出力信号の信号線数（データライン数）が増加し、それに応じて、チャージシェアスイッチの数も増加している。チャージシェアスイッチの数が増加すると、一つの制御回路によって制御されるチャージシェアスイッチの数も増加する。それにより、これらチャージシェアスイッチから制御回路の拡散層に向けて従来よりも多くの電荷が流入してしまう。そのため、制御回路は、よりいっそう破壊しやすくなっている。
【００２０】
例えば、複数のチャージシェアスイッチを構成するトランジスタのゲート幅の合計は、制御回路の出力段に設けられたトランジスタのゲート幅よりも約１５０倍も大きい場合もある。
【００２１】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２４】
実施の形態１
図１は、本発明の実施の形態１にかかるＬＣＤドライバ１の全体の構成例を示す図である。本実施の形態にかかるＬＣＤドライバ１は、複数のチャージシェアスイッチと、これら複数のチャージシェアスイッチのオンオフを制御する制御回路と、の間に制御回路を過電圧から保護する保護回路を備える。それにより、本実施の形態にかかるＬＣＤドライバ１は、チャージシェアスイッチのオンオフを制御する制御回路の破壊を防止することができる。以下、具体的に説明する。
【００２５】
図１に示すＬＣＤドライバ１は、液晶パネル等の表示部（不図示）とともに液晶表示装置の一部を構成する。表示部では、複数のデータラインと、複数のゲートラインと、が交差して配置されており、これらの交差部分に画素が設けられている。
【００２６】
ＬＣＤドライバ１は、１水平期間において、複数の階調電圧のうち表示データに基づいて選択された階調電圧を生成し、データラインに供給する。この液晶表示装置では、表示部の画質の劣化を防止するために、ＬＣＤドライバ１により水平期間毎に階調電圧の極性を反転させる駆動方式（反転駆動方式）が採用されている。
【００２７】
反転駆動方式では、ＬＣＤドライバ１は、水平期間毎に、ある階調電圧（便宜上、第１階調電圧と称す）と、その逆極性の階調電圧（便宜上、第２階調電圧と称す）と、を交互にデータラインに対して出力する。なお、１水平期間は、表示期間と、チャージシェア期間と、からなる。例えば、ＬＣＤドライバ１は、表示期間に、第１階調電圧を出力し、チャージシェア期間に、第１及び第２階調電圧の中間電圧（コモン電圧）を出力し、次の表示期間に、第２階調電圧を出力する。このように、反転駆動方式では、ＬＣＤドライバ１が水平期間毎に階調電圧の極性を反転して出力している。それにより、表示部の画質の劣化を防止することができる。
【００２８】
ここで、ＬＣＤドライバ１は、チャージシェア期間中、複数の出力信号（階調電圧）をチャージシェアラインにショートするチャージシェア方式を採用している。換言すると、ＬＣＤドライバ１は、チャージシェア期間中、複数のデータラインをチャージシェアラインにショートするチャージシェア方式を採用している。それにより、チャージシェア期間中、複数のデータラインに中間電圧（コモン電圧）が供給される。
【００２９】
続いて、ＬＣＤドライバ１の具体的な構成例について説明する。図１に示すＬＣＤドライバ１は、シフトレジスタ１１と、データレジスタ１２と、ラッチ部１３と、レベルシフト部１４と、ＤＡ変換部１５と、出力部１６と、チャージシェア部（半導体集積回路）１７と、階調電圧生成部１８と、を備える。
【００３０】
シフトレジスタ１１は、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期して順次シフトし、データレジスタ１２に対して出力する。データレジスタ１２は、ｎ（ｎは２以上の整数）個のレジスタを有する。ｎ個のレジスタは、それぞれ、外部（例えば、タイミングコントローラ）から出力されるｎ個分の表示データを、シフトレジスタ１１の出力データに同期して取り込み、データラッチ部１３に対して出力する。
【００３１】
データラッチ部１３は、ｎ個のラッチ回路を有する。ｎ個のラッチ回路は、それぞれ、データレジスタ１２から出力されたｎ個の表示データを、同じタイミングでラッチし、レベルシフト部１４に対して出力する。
【００３２】
レベルシフト部１４は、ｎ個のレベルシフタを有する。ｎ個のレベルシフタは、それぞれ、データラッチ部１３から同時に出力されたｎ個の表示データ（パラレルデータ）の電圧レベルを変換し、ＤＡ変換部１５に対して出力する。
【００３３】
階調電圧生成部１８は、電圧レベルの異なる複数の階調電圧を生成し、ＤＡ変換部１５に対して出力する。
【００３４】
ＤＡ変換部１５は、ｎ個のＤＡコンバータを有する。ｎ個のＤＡコンバータは、それぞれ、レベルシフト部１４から出力された電圧変換後のｎ個の表示データに対して、デジタル／アナログ変換を行う。より具体的には、各ＤＡコンバータは、階調電圧生成部１８から出力された複数の階調電圧のうち、電圧変換後の表示データに応じた階調電圧を選択し、出力部１６に対して出力する。
【００３５】
出力部１６は、ｎ個の出力バッファを有する。ｎ個の出力バッファは、それぞれ、ＤＡ変換部１５から出力されたｎ個のアナログ信号（出力階調電圧）を、ｎ個のデータラインＤＬ１〜ＤＬｎに出力する。出力部１６は、さらに、ｎ個のスイッチを有する。ｎ個のスイッチは、それぞれ、ｎ個の出力バッファの出力側に設けられている。ｎ個のスイッチは、表示期間中、オンし、チャージシェア期間中、オフする。それにより、出力部１６は、表示期間中、ｎ個のアナログ信号をそれぞれｎ本のデータラインＤＬ１〜ＤＬｎに出力し、チャージシェア期間中、アナログ信号の出力を停止する。
【００３６】
チャージシェア部１７は、チャージシェア期間中、ｎ個のデータラインＤＬ１〜ＤＬｎをチャージシェアラインにショートし、当該ｎ個のデータラインＤＬ１〜ＤＬｎに中間電圧（コモン電圧）を供給する。
【００３７】
（チャージシェア部１７の詳細）
次に、チャージシェア部１７について詳細に説明する。図２は、チャージシェア部１７及びその前段の出力部１６の構成例を示す図である。図２に示すように、出力部１６は、ｎ個の出力バッファ１６１−１〜１６１−ｎと、ｎ個のスイッチ１６２−１〜１６２−ｎと、を有する。上記した通り、ｎ個のスイッチ１６２−１〜１６２−ｎは、表示期間中、オンし、チャージシェア期間中、オフする。それにより、出力部１６は、表示期間中、ｎ個のアナログ信号をそれぞれｎ本のデータラインＤＬ１〜ＤＬｎに出力し、チャージシェア期間中、アナログ信号の出力を停止する。
【００３８】
なお、出力バッファ１６１−１は第１出力回路とも称する。出力バッファ１６１−２は第２出力回路とも称する。出力バッファ１６１−１から出力されたアナログ信号を、第１出力信号とも称する。出力バッファ１６１−２から出力されたアナログ信号を、第２出力信号とも称する。データラインＤＬ１を第１データラインとも称する。データラインＤＬ２を第２データラインとも称する。スイッチ１６２−１を第１スイッチとも称する。スイッチ１６２−２を第２スイッチとも称する。
【００３９】
チャージシェア部１７は、ｎ個のチャージシェアスイッチ１７１−１〜１７１−ｎと、ｎ個のチャージシェアスイッチ１７１−１〜１７１−ｎのオンオフを制御する制御回路１７２と、チャージシェアラインＣＨＳＬと、保護回路１７４と、を有する。
【００４０】
なお、チャージシェアスイッチ１７１−１は第１チャージシェアスイッチとも称する。チャージシェアスイッチ１７１−２は第２チャージシェアスイッチとも称する。
【００４１】
チャージシェアスイッチ１７１−１〜１７１−ｎのそれぞれの第１の端子は、それぞれデータラインＤＬ１〜ＤＬｎに接続される。チャージシェアスイッチ１７１−１〜１７１−ｎのそれぞれの第２の端子は、何れもチャージシェアラインＣＨＳＬに接続される。そして、チャージシェアスイッチ１７１−１〜１７１−ｎのそれぞれの制御端子には、制御回路１７２から出力された制御信号が供給される。この制御回路１７２からの制御信号により、チャージシェアスイッチ１７１−１〜１７１−ｎのオンオフが制御される。
【００４２】
また、制御回路１７２とチャージシェアスイッチ１７１−１〜１７１−ｎとの間には、保護回路１７４が設けられる。より具体的には、制御回路１７２とチャージシェアスイッチ１７１−１〜１７１−ｎとを接続する信号線ＣＴＬＬ上に保護回路１７４が設けられる。
【００４３】
保護回路１７４は、制御回路１７２を過電圧から保護する素子である。例えば、チャージシェアスイッチ１７１−１〜１７１−ｎに蓄積された電荷が、信号線ＣＴＬＬを介して、制御回路１７２側に流れる場合でも、保護回路１７４は、信号線ＣＴＬＬの電圧レベルを所定の範囲内に抑制することにより、制御回路１７２を過電圧から保護する。
【００４４】
具体的には、保護回路１７４は、信号線ＣＴＬＬの電圧レベルが所定の範囲の上限を超えそうになった場合、信号線ＣＴＬＬに流れる電荷を放電し、所定の範囲の下限を下回りそうになった場合、信号線ＣＴＬＬに電荷を充電する。それにより、制御回路１７２の拡散層（さらにはゲート）に多量の電荷が流入することを防ぐことができる。その結果、制御回路１７２の破壊を防止することができる。
【００４５】
特に、制御回路１７２によって制御されるチャージシェアスイッチの数が増加するほど、即ち、ｎの値が大きくなるほど、これらチャージシェアスイッチから信号線ＣＴＬＬを介して制御回路１７２側に流れる電荷の量は多くなる。つまり、近年のように画素数が増加するほど、制御回路１７２側に流れる電荷の量は多くなる。このような状況において、信号線ＣＴＬＬ上に保護回路１７４を設けることにより、制御回路１７２の破壊を効果的に防止することができる。
【００４６】
このように、本実施の形態にかかるＬＣＤドライバ１は、複数のチャージシェアスイッチ１７１−１〜１７１−ｎと、これら複数のチャージシェアスイッチ１７１−１〜１７１−ｎのオンオフを制御する制御回路１７２と、の間に制御回路１７２を過電圧から保護する保護回路１７４を備える。それにより、本実施の形態にかかるＬＣＤドライバ１は、チャージシェアスイッチ１７１−１〜１７１−ｎのオンオフを制御する制御回路１７２の破壊を防止することができる。
【００４７】
実施の形態２
図３は、本発明の実施の形態２にかかるチャージシェア部１７Ａの構成例を示す図である。図３は、図２に示すチャージシェア部１７のさらに詳細な構成例をチャージシェア部１７Ａとして示したものである。以下、具体的に説明する。
【００４８】
チャージシェア部１７Ａは、チャージシェアスイッチとしてのｎ個のトランスファゲート１７１−１〜１７１−ｎと、ｎ個のトランスファゲート１７１−１〜１７１−ｎのオンオフを制御する制御回路１７２と、チャージシェアラインＣＨＳＬと、保護回路１７４Ａと、を有する。
【００４９】
各トランスファゲート１７１−１〜１７１−ｎは、一つのＰチャネルＭＯＳトランジスタと一つのＮチャネルＭＯＳトランジスタとによって構成される。各トランスファゲート１７１−１〜１７１−ｎでは、ＰチャネルＭＯＳトランジスタの第１端子と、ＮチャネルＭＯＳトランジスタの第１端子と、が第１の端子に接続される。ＰチャネルＭＯＳトランジスタの第２端子と、ＮチャネルＭＯＳトランジスタの第２端子と、が第２の端子に接続される。
【００５０】
トランスファゲート１７１−１〜１７１−ｎのそれぞれの第１の端子は、それぞれデータラインＤＬ１〜ＤＬｎに接続される。トランスファゲート１７１−１〜１７１−ｎのそれぞれの第２の端子は、何れもチャージシェアラインＣＨＳＬに接続される。
【００５１】
制御回路１７２は、制御信号生成部１７３と、出力段回路としてのインバータＩＮＶ１，ＩＮＶ２と、を有する。本実施の形態では、一例として、出力段回路がインバータＩＮＶ１，ＩＮＶ２である場合を例に説明するが、これに限られず、同様の機能を実現可能な他の回路構成に適宜変更可能である。制御信号生成部１７３は、制御信号を生成し、信号線ＣＴＬＬに出力する。
【００５２】
インバータＩＮＶ１，ＩＮＶ２は、信号線ＣＴＬＬ上に直列に設けられている。インバータＩＮＶ１は、制御信号生成部１７３によって生成された制御信号の反転信号を出力する。インバータＩＮＶ２は、インバータＩＮＶ１の出力信号の反転信号、即ち、制御信号生成部１７３によって生成された制御信号の正転信号を出力する。インバータＩＮＶ１の出力信号は、各トランスファゲート１７１−１〜１７１−ｎに設けられたＰチャネルＭＯＳトランジスタの制御端子（ゲート）に供給される。インバータＩＮＶ２の出力信号は、各トランスファゲート１７１−１〜１７１−ｎに設けられたＮチャネルＭＯＳトランジスタの制御端子（ゲート）に供給される。この制御回路１７２からの制御信号により、トランスファゲート１７１−１〜１７１−ｎのオンオフが制御される。
【００５３】
例えば、制御信号生成部１７３がＨレベルの制御信号を生成した場合、インバータＩＮＶ１は、Ｌレベルの信号を出力する。インバータＩＮＶ２は、Ｈレベルの信号を出力する。それにより、各トランスファゲート１７１−１〜１７１−ｎは、ＰチャネルＭＯＳトランジスタのゲートにＬレベルの信号が供給され、ＮチャネルＭＯＳトランジスタのゲートにＨレベルの信号が供給されるため、オンする。一方、制御信号生成部１７３がＬレベルの制御信号を生成した場合、インバータＩＮＶ１は、Ｈレベルの信号を出力する。インバータＩＮＶ２は、Ｌレベルの信号を出力する。それにより、各トランスファゲート１７１−１〜１７１−ｎは、ＰチャネルＭＯＳトランジスタのゲートにＨレベルの信号が供給され、ＮチャネルＭＯＳトランジスタのゲートにＬレベルの信号が供給されるため、オフする。
【００５４】
保護回路１７４Ａは、ＰＮ接合ダイオード（以下、単にダイオードと称す）Ｄ１〜Ｄ４を有する。
【００５５】
ダイオードＤ１のアノードは、インバータＩＮＶ１の出力端子と、トランスファゲート１７１−１〜１７１−ｎのそれぞれのＰチャネルＭＯＳトランジスタのゲートが共通接続された信号線ＣＴＬＬ上のノードＮ１と、の間の信号線ＣＴＬＬ上のノードＮ２に接続される。ダイオードＤ１のカソードは、電源電圧端子ＶＤＤに接続される。なお、電源電圧端子ＶＤＤとは、電源から電源電圧ＶＤＤの供給される端子のことである。ダイオードＤ２のアノードは、基準電圧端子ＧＮＤに接続され、ダイオードＤ２のカソードは、ノードＮ２に接続される。なお、基準電圧端子ＧＮＤとは、電源から基準電圧ＧＮＤの供給される端子のことである。
【００５６】
ダイオードＤ３のアノードは、インバータＩＮＶ２の出力端子と、トランスファゲート１７１−１〜１７１−ｎのそれぞれのＮチャネルＭＯＳトランジスタのゲートが共通接続された信号線ＣＴＬＬ上のノードＮ３と、の間の信号線ＣＴＬＬ上のノードＮ４に接続される。ダイオードＤ２のカソードは、電源電圧端子ＶＤＤに接続される。ダイオードＤ４のアノードは、基準電圧端子ＧＮＤに接続され、ダイオードＤ４のカソードは、ノードＮ４に接続される。
【００５７】
ダイオードＤ１，Ｄ２は、制御回路１７２の出力段回路であるインバータＩＮＶ１を過電圧から保護する。例えば、トランスファゲート１７１−１〜１７１−ｎに蓄積された電荷が、信号線ＣＴＬＬを介して、インバータＩＮＶ１側に流れる場合でも、ダイオードＤ１，Ｄ２は、信号線ＣＴＬＬ上のノードＮ２の電圧レベルを所定の範囲内に抑制することにより、インバータＩＮＶ１を過電圧から保護する。
【００５８】
具体的には、ダイオードＤ１は、信号線ＣＴＬＬ上のノードＮ２の電圧レベルが所定の範囲の上限（例えば、電源電圧ＶＤＤよりダイオードＤ１の耐圧分大きな電圧）を超えそうになった場合、信号線ＣＴＬＬ上のノードＮ２に流れる電荷を電源電圧端子ＶＤＤ側に放電する。一方、ダイオードＤ２は、信号線ＣＴＬＬ上のノードＮ２の電圧レベルが所定の範囲の下限（例えば、基準電圧ＧＮＤよりダイオードＤ２の耐圧分小さな電圧）を下回りそうになった場合、基準電圧ＧＮＤ側から信号線ＣＴＬＬ上のノードＮ２に電荷を充電する。それにより、インバータＩＮＶ１、特にインバータＩＮＶ１を構成するトランジスタの拡散層、に多量の電荷が流入することを防ぐことができる。その結果、インバータＩＮＶ１、即ち、制御回路１７２の破壊を防止することができる。
【００５９】
なお、ダイオードＤ１，Ｄ２は、インバータＩＮＶ１の拡散層（及びゲート）のみならず、インバータＩＮＶ２を構成するトランジスタのゲート・基板間の破壊も防止することができる。
【００６０】
ダイオードＤ３，Ｄ４は、制御回路１７２の出力段回路であるインバータＩＮＶ２を過電圧から保護する。例えば、トランスファゲート１７１−１〜１７１−ｎに蓄積された電荷が、信号線ＣＴＬＬを介して、インバータＩＮＶ２側に流れる場合でも、ダイオードＤ３，Ｄ４は、信号線ＣＴＬＬ上のノードＮ４の電圧レベルを所定の範囲内に抑制することにより、インバータＩＮＶ２を過電圧から保護する。
【００６１】
具体的には、ダイオードＤ３は、信号線ＣＴＬＬ上のノードＮ４の電圧レベルが所定の範囲の上限（例えば、電源電圧ＶＤＤよりダイオードＤ３の耐圧分大きな電圧）を超えそうになった場合、信号線ＣＴＬＬ上のノードＮ４に流れる電荷を電源電圧端子ＶＤＤ側に放電する。一方、ダイオードＤ４は、信号線ＣＴＬＬ上のノードＮ４の電圧レベルが所定の範囲の下限（例えば、基準電圧ＧＮＤよりダイオードＤ４の耐圧分小さな電圧）を下回りそうになった場合、基準電圧ＧＮＤ側から信号線ＣＴＬＬ上のノードＮ４に電荷を充電する。それにより、インバータＩＮＶ２、特にインバータＩＮＶ２を構成するトランジスタの拡散層、に多量の電荷が流入することを防ぐことができる。その結果、インバータＩＮＶ２、即ち、制御回路１７２の破壊を防止することができる。
【００６２】
このように、本実施の形態にかかるＬＣＤドライバは、実施の形態１の場合と同等の効果を奏することができる。
【００６３】
実施の形態３
図４は、本発明の実施の形態３にかかるチャージシェア部１７Ｂの構成例を示す図である。図４は、図２に示すチャージシェア部１７のさらに詳細な構成例をチャージシェア部１７Ｂとして示したものである。なお、チャージシェア部１７Ｂでは、図３に示すチャージシェア部１７Ａと比較して、保護回路の構成が異なる。以下、具体的に説明する。
【００６４】
チャージシェア部１７Ｂは、チャージシェアスイッチとしてのｎ個のトランスファゲート１７１−１〜１７１−ｎと、ｎ個のトランスファゲート１７１−１〜１７１−ｎのオンオフを制御する制御回路１７２と、チャージシェアラインＣＨＳＬと、保護回路１７４Ｂと、を有する。
【００６５】
保護回路１７４Ｂは、トランジスタＭ１〜Ｍ４を有する。本実施の形態では、トランジスタＭ１，Ｍ３がＰチャネルＭＯＳトランジスタであって、トランジスタＭ２，Ｍ４がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００６６】
トランジスタＭ１では、第１端子及び制御端子（ゲート）が電源電圧端子ＶＤＤに接続され、第２端子がノードＮ２に接続される。つまり、トランジスタＭ１は、ノードＮ２から電源電圧端子ＶＤＤの方向を順方向にして、ダイオード接続されている。トランジスタＭ２では、第１端子及び制御端子（ゲート）が基準電圧端子ＧＮＤに接続され、第２端子がノードＮ２に接続される。つまり、トランジスタＭ２は、基準電圧端子ＧＮＤからノードＮ２の方向を順方向にして、ダイオード接続されている。
【００６７】
トランジスタＭ３では、第１端子及び制御端子（ゲート）が電源電圧端子ＶＤＤに接続され、第２端子がノードＮ４に接続される。つまり、トランジスタＭ３は、ノードＮ４から電源電圧端子ＶＤＤの方向を順方向にして、ダイオード接続されている。トランジスタＭ４では、第１端子及び制御端子（ゲート）が基準電圧端子ＧＮＤに接続され、第２端子がノードＮ４に接続される。つまり、トランジスタＭ４は、基準電圧端子ＧＮＤからノードＮ４の方向を順方向にして、ダイオード接続されている。
【００６８】
ダイオード接続されたトランジスタＭ１〜Ｍ４の基本動作については、それぞれダイオードＤ１〜Ｄ４の場合と同様であるため、その説明を省略する。また、図４に示すチャージシェア部１７Ｂのその他の回路構成及び動作については、図３に示すチャージシェア部１７Ａの場合と同様であるため、その説明を省略する。
【００６９】
このように、本実施の形態にかかるＬＣＤドライバは、実施の形態１，２の場合と同等の効果を奏することができる。
【００７０】
実施の形態４
図５は、本発明の実施の形態４にかかるチャージシェア部１７Ｃの構成例を示す図である。図５は、図２に示すチャージシェア部１７のさらに詳細な構成例をチャージシェア部１７Ｃとして示したものである。なお、チャージシェア部１７Ｃでは、図３に示すチャージシェア部１７Ａと比較して、保護回路の構成が異なる。以下、具体的に説明する。
【００７１】
チャージシェア部１７Ｃは、チャージシェアスイッチとしてのｎ個のトランスファゲート１７１−１〜１７１−ｎと、ｎ個のトランスファゲート１７１−１〜１７１−ｎのオンオフを制御する制御回路１７２と、チャージシェアラインＣＨＳＬと、保護回路１７４Ｃと、を有する。
【００７２】
保護回路１７４Ｃは、ダイオードＤ１〜Ｄ４と、抵抗素子Ｒ１，Ｒ２と、を有する。ダイオードＤ１〜Ｄ４の接続関係は、図３に示すダイオードＤ１〜Ｄ４と同じである。抵抗素子Ｒ１は、ノードＮ１とノードＮ２との間の信号線ＣＴＬＬ上に設けられる。具体的には、抵抗素子Ｒ１の一端がノードＮ１に接続され、抵抗素子Ｒ１の他端がノードＮ２に接続される。抵抗素子Ｒ２は、ノードＮ３とノードＮ４との間の信号線ＣＴＬＬ上に設けられる。具体的には、抵抗素子Ｒ２の一端がノードＮ３に接続され、抵抗素子Ｒ２の他端がノードＮ４に接続される。
【００７３】
図５に示すチャージシェア部１７Ｃのその他の回路構成及び動作については、図３に示すチャージシェア部１７Ａの場合と同様であるため、その説明を省略する。
【００７４】
チャージシェア部１７Ｃは、抵抗素子Ｒ１，Ｒ２を設けることにより、抵抗素子Ｒ１，Ｒ２でも放電時のエネルギーを消費させることができる。それにより、より効率的にインバータＩＮＶ１，ＩＮＶ２、即ち、制御回路１７２の破壊を防止することができる。
【００７５】
抵抗素子Ｒ１，Ｒ２は、例えば、ポリシリコン等により形成される。あるいは、抵抗素子Ｒ１，Ｒ２は、配線の寄生抵抗であってもよい。抵抗素子Ｒ１，Ｒ２が配線の寄生抵抗である場合には、追加の製造工程が発生しないため、製造工数の増大を抑制することができる。
【００７６】
なお、チャージシェア部１７Ｃの構成では、抵抗素子Ｒ１，Ｒ２の影響により、制御回路１７２の負荷が大きくなる。そのため、本構成は、比較的低速動作に適している。
【００７７】
実施の形態５
図６は、本発明の実施の形態５にかかるチャージシェア部１７Ｄの構成例を示す図である。図６は、図２に示すチャージシェア部１７のさらに詳細な構成例をチャージシェア部１７Ｄとして示したものである。なお、チャージシェア部１７Ｄでは、図４に示すチャージシェア部１７Ｂと比較して、保護回路の構成が異なる。以下、具体的に説明する。
【００７８】
チャージシェア部１７Ｄは、チャージシェアスイッチとしてのｎ個のトランスファゲート１７１−１〜１７１−ｎと、ｎ個のトランスファゲート１７１−１〜１７１−ｎのオンオフを制御する制御回路１７２と、チャージシェアラインＣＨＳＬと、保護回路１７４Ｄと、を有する。
【００７９】
保護回路１７４Ｄは、ダイオード接続されたトランジスタＭ１〜Ｍ４と、抵抗素子Ｒ１，Ｒ２と、を有する。トランジスタＭ１〜Ｍ４の接続関係は、図４に示すトランジスタＭ１〜Ｍ４と同じである。抵抗素子Ｒ１は、ノードＮ１とノードＮ２との間の信号線ＣＴＬＬ上に設けられる。具体的には、抵抗素子Ｒ１の一端がノードＮ１に接続され、抵抗素子Ｒ１の他端がノードＮ２に接続される。抵抗素子Ｒ２は、ノードＮ３とノードＮ４との間の信号線ＣＴＬＬ上に設けられる。具体的には、抵抗素子Ｒ２の一端がノードＮ３に接続され、抵抗素子Ｒ２の他端がノードＮ４に接続される。
【００８０】
図６に示すチャージシェア部１７Ｄのその他の回路構成及び動作については、図４に示すチャージシェア部１７Ｂの場合と同様であるため、その説明を省略する。
【００８１】
チャージシェア部１７Ｄは、抵抗素子Ｒ１，Ｒ２を設けることにより、抵抗素子Ｒ１，Ｒ２でも放電時のエネルギーを消費させることができる。それにより、より効率的にインバータＩＮＶ１，ＩＮＶ２、即ち、制御回路１７２の破壊を防止することができる。
【００８２】
抵抗素子Ｒ１，Ｒ２は、例えば、ポリシリコン等により形成される。あるいは、抵抗素子Ｒ１，Ｒ２は、配線の寄生抵抗であってもよい。抵抗素子Ｒ１，Ｒ２が配線の寄生抵抗である場合には、追加の製造工程が発生しないため、製造工数の増大を抑制することができる。
【００８３】
なお、チャージシェア部１７Ｄの構成では、抵抗素子Ｒ１，Ｒ２の影響により、制御回路１７２の負荷が大きくなる。そのため、本構成は、比較的低速動作に適している。
【００８４】
実施の形態６
図７は、本発明の実施の形態６にかかるチャージシェア部１７Ｅの構成例を示す図である。図７は、図２に示すチャージシェア部１７のさらに詳細な構成例をチャージシェア部１７Ｅとして示したものである。チャージシェア部１７Ｅでは、図３に示すチャージシェア部１７Ａと比較して、保護回路の構成が異なる。以下、具体的に説明する。
【００８５】
チャージシェア部１７Ｅは、チャージシェアスイッチとしてのｎ個のトランスファゲート１７１−１〜１７１−ｎと、ｎ個のトランスファゲート１７１−１〜１７１−ｎのオンオフを制御する制御回路１７２と、チャージシェアラインＣＨＳＬと、保護回路１７４Ｅと、を有する。
【００８６】
保護回路１７４Ｄは、抵抗素子Ｒ１，Ｒ２を有し、ダイオードＤ１〜Ｄ４を有しない。抵抗素子Ｒ１は、ノードＮ１とインバータＩＮＶ１の出力端子との間の信号線ＣＴＬＬ上に設けられる。具体的には、抵抗素子Ｒ１の一端がノードＮ１に接続され、抵抗素子Ｒ１の他端がインバータＩＮＶ１の出力端子に接続される。抵抗素子Ｒ２は、ノードＮ３とインバータＩＮＶ２の出力端子との間の信号線ＣＴＬＬ上に設けられる。具体的には、抵抗素子Ｒ２の一端がノードＮ３に接続され、抵抗素子Ｒ２の他端がインバータＩＮＶ２の出力端子に接続される。
【００８７】
図７に示すチャージシェア部１７Ｅのその他の回路構成及び動作については、図３に示すチャージシェア部１７Ａの場合と同様であるため、その説明を省略する。ただし、上記したようにダイオードＤ１〜Ｄ４は設けられていない。
【００８８】
チャージシェア部１７Ｅは、ＰＮ接合のダイオードや、ダイオード接続されたトランジスタを設けていないが、抵抗素子Ｒ１，Ｒ２を設けることにより、抵抗部分で放電時のエネルギーを消費させることができる。それにより、インバータＩＮＶ１，ＩＮＶ２、即ち、制御回路１７２の破壊を防止する効果を期待することができる。
【００８９】
（本発明にかかるチャージシェア部のレイアウト構成例）
次に、本発明にかかるチャージシェア部のレイアウト構成例について説明する。図８では、代表して、図３に示すチャージシェア部１７Ａのレイアウト構成例の一部を示している。
【００９０】
図８に示すように、本発明にかかるチャージシェア部のチップ上には、紙面の上部において、左側から右側に向けて、順に、第１のＰチャネルＭＯＳトランジスタＭＰ１、第２のＰチャネルＭＯＳトランジスタＭＰ２、ダイオードＤ１及びダイオードＤ３が配置されている。また、紙面の下部において、左側から右側に向けて、順に、第１のＮチャネルＭＯＳトランジスタＭＮ１、第２のＰチャネルＭＯＳトランジスタＭＮ２、ダイオードＤ２及びダイオードＤ４が配置されている。第１のＰチャネルＭＯＳトランジスタＭＰ１及び第１のＮチャネルＭＯＳトランジスタＭＮ１により、制御回路１７２の出力段回路であるインバータＩＮＶ１が構成される。第２のＰチャネルＭＯＳトランジスタＭＰ２及び第２のＮチャネルＭＯＳトランジスタＭＮ２により、制御回路１７２の出力段回路であるインバータＩＮＶ２が構成される。
【００９１】
図８を見ても明らかなように、保護回路１７４を構成するダイオードＤ１〜Ｄ４は、何れも、インバータＩＮＶ１，ＩＮＶ２、即ち、制御回路１７２の近傍に配置されている。例えば、保護回路１７４を構成するダイオードＤ１〜Ｄ４は、何れも、図示しないトランスファゲート（チャージシェアスイッチ）１７１−１〜１７１−ｎよりもインバータＩＮＶ１，ＩＮＶ２、即ち、制御回路１７２の近傍に配置されている。それにより、インバータＩＮＶ１，ＩＮＶ２を構成するトランジスタの拡散層（及びゲート）に多量の電荷が流入するのをより効率的に防ぐことができる。
【００９２】
以上のように、上記実施の形態１〜６にかかるＬＣＤドライバは、複数のチャージシェアスイッチと、これら複数のチャージシェアスイッチのオンオフを制御する制御回路と、の間に制御回路を過電圧から保護する保護回路を備える。それにより、上記実施の形態にかかるＬＣＤドライバは、チャージシェアスイッチのオンオフを制御する制御回路の破壊を防止することができる。
【００９３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、一つの制御回路によってｎ個のチャージシェアスイッチが制御される場合を例に説明したが、これに限られない。２個以上の制御回路によって、ｎ個のチャージシェアスイッチが分割して制御される回路構成に適宜変更可能である。
【００９４】
また、上記実施の形態では、チャージシェアスイッチがトランスファゲートである場合を例に説明したが、これに限られない。各チャージシェアスイッチは、例えば、一つのＰ又はＮチャネルＭＯＳトランジスタであっても良い。
【００９５】
また、図５〜図７の構成では、ノードＮ１とインバータＩＮＶ２の入力端子との間にさらに抵抗素子が設けられても良い。それにより、より効率的にインバータＩＮＶ２のゲート・基板間の破壊を防止することができる。
【００９６】
また、図５〜図７の構成では、抵抗素子Ｒ１，Ｒ２に代えて、各トランスファゲート１７１−１〜１７１−ｎのＰチャネルＭＯＳトランジスタのゲートに個別に抵抗素子が設けられ、各トランスファゲート１７１−１〜１７１−ｎのＮチャネルＭＯＳトランジスタのゲートに個別に抵抗素子が設けられても良い。その場合、回路規模の増大に留意する必要がある。
【００９７】
なお、上記実施の形態で説明したように、破壊のし易さを考慮して、まずはトランジスタの拡散層の破壊対策を優先し、次にゲート側の破壊対策を行うことが好ましい。しかしながら、トランジスタの構造によっては、ゲート側が破壊しやすい場合もあるため、破壊対策の優先順位は適宜変更すべきであることは言うまでもない。
【符号の説明】
【００９８】
１  ＬＣＤドライバ
１１  シフトレジスタ
１２  データレジスタ
１３  ラッチ部
１４  レベルシフト部
１５  ＤＡ変換部
１６  出力部
１７，１７Ａ〜１７Ｅ  チャージシェア部
１８  階調電圧生成部
１６１−１〜１６１−ｎ  出力バッファ
１６２−１〜１６２−ｎ  スイッチ
１７１−１〜１７１−ｎ  チャージシェアスイッチ（トランスファゲート）
１７２  制御回路
１７３  制御信号生成部
１７４，１７４Ａ〜１７４Ｅ  保護回路
ＣＴＬＬ  信号線
ＣＨＳＬ  チャージシェアライン
ＩＮＶ１，ＩＮＶ２  インバータ（出力段回路）
Ｄ１〜Ｄ４  ダイオード
ＤＬ１〜ＤＬｎ  データライン
Ｍ１〜Ｍ４  トランジスタ
ＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２  トランジスタ
Ｒ１，Ｒ２  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013122968.tif 000009
【図８】
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