(57)【要約】【課題】消費電力を低減し、且つ判定閾値をより負側に下げることが可能な半導体記憶装置を提供すること。【解決手段】メモリセルＭＣが直列接続されたＮＡＮＤストリングを複数含むセルアレイと、ソースＳＬと、複数ビット線ＢＬと、一端が第１ノードＳＣＯＭで前記ビット線、他端が第２ノードＮ２に接続され、ゲート及び第２ノード間の電位に応じてこの第２ノードに第１電流ｉＦＬＴを流す第１トランジスタ２２を有し、前記第１ノードの電位に応じて前記メモリセルが保持する前記データを読み出すアンプ７とを具備し、前記データの読み出し時において、前記ソースに第１電圧を供給しつつ、前記ソースから前記アンプへと向かって同時に複数の前記ＮＡＮＤストリングに流れる電流であって、読み出し対象とされる前記メモリセルの閾値電圧に応じた第２電流Ｉｃｅｌｌを、前記第１電流に制限する。【選択図】図８
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【特許請求の範囲】
【請求項１】
２値以上のデータを保持可能な複数のメモリセルが直列接続されたＮＡＮＤストリングを複数含むメモリセルアレイと、
複数の前記ＮＡＮＤストリングが共通接続されるソースと、
各々が対応する前記ＮＡＮＤストリングと接続され、互いに隣接する複数ビット線と、
前記ビット線に流れる電流を制御するよう、第１電圧を出力するミラー回路部と、
電流経路の一端が第１ノードで前記ビット線に接続され、且つ電流経路の他端が第２ノードに接続され、前記第１電圧に応じてこの第２ノードに第１電流を流す第１トランジスタを有し、前記第１ノードの電位に応じて前記メモリセルが保持する前記データを読み出すセンスアンプと
を具備し、
前記データの読み出し時において、前記ソースに第２電圧を供給しつつ、前記ソースから前記センスアンプへと向かって同時に複数の前記ＮＡＮＤストリングに流れる電流であって、読み出し対象とされる前記メモリセルの閾値電圧に応じた第２電流を、前記第１トランジスタで前記第１電流に制限する
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２ノードはゼロ電位である
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２ノードの電位を上昇させ、前記読み出し対象とされる前記メモリセルのドレイン−ソース間の電位を低下させる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記読み出しデータを検知する検知部と、
前記第１ノードの電位を前記検知部へ転送する転送トランジスタと
を更に備え、
前記転送トランジスタのゲートに供給する電圧は、前記第１電流と前記第２電流との電流−電圧特性に応じた値とされる
ことを特徴とする請求項２又は３記載の半導体記憶装置。
【請求項５】
前記データの読み出し時において、前記ＮＡＮＤストリングを構成する複数の前記メモリセルは、読み出し対象とされる第１メモリセルと、非読み出し対象とされ前記第１メモリセルとは異なる第２メモリセルと、を含み、
前記第１メモリセルには、第３電圧を供給し、前記第２メモリセルには前記第３電圧と異なる第４電圧を供給する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
２値以上のデータを保持可能な複数のメモリセルが直列接続されたＮＡＮＤストリングを複数含むメモリセルアレイと、
各々が複数の前記ＮＡＮＤストリングと接続された複数ビット線と、
一端が第１ノード、他端が第２ノードに接続され、前記第１ノードが前記ビット線に接続された第１ＭＯＳトランジスタを含み、前記第１ノードの電位に応じた前記データを読み出す複数のセンスアンプと、
を具備し、
前記ＮＡＮＤストリングを構成する複数の前記メモリセルのゲートに読み出し電圧を転送しつつ、前記ＮＡＮＤストリングのソースに第１電圧、前記第１ＭＯＳトランジスタをオン状態とすることで、同時に前記第１ノードの電位を読み出す
ことを特徴とする半導体記憶装置。
【請求項７】
前記第２ノードを接地電位とする
ことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記第２ノードを接地電位よりも大きく、且つ前記第１電圧よりも小さな第２電圧とする
ことを特徴とする請求項６記載の半導体記憶装置。
【請求項９】
前記第１ノードの電位を読み出す際に、前記第１ＭＯＳトランジスタをオフ状態とする
ことを特徴とする請求項７又は８記載の半導体記憶装置。
【請求項１０】
複数の前記ビット線は、第１電流が流れる第１ビット線と、前記第１電流よりも小さな電流が流れる第２ビット線と、を含み、
前記第２ビット線の電位が既定値以下となった時点で前記第１ＭＯＳトランジスタをオフ状態とする
ことを特徴とする請求項７又は８記載の半導体記憶装置。
【請求項１１】
前記読み出しデータを検知する検知部と、
前記第１ノードの電位を前記検知部へ転送する転送トランジスタと
を更に備え、
前記転送トランジスタのゲートに供給する電圧は、前記第１電流又は前記第２電流と、前記第１ＭＯＳトランジスタが流す第３電流と、の電流−電圧特性に応じた値とされる
ことを特徴とする請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、ソースフォロファセンス（Source Follower Sense 以下、ＳＦＳ）方式を用いたセンスアンプに関する。
【背景技術】
【０００２】
センス方式には、ビット線の電圧を検知する方式と、ビット線に流れる電流を検知する方式と、がある。これらセンス方式において、メモリセルの負の閾値を読み出す際、メモリセルのソース側に印加する電圧を上昇させ、メモリセルのゲート−ソース間に仮想的に負電位を印加する手法がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５８０７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、消費電力を低減し、判定閾値をより負側に下げることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置によれば、２値以上のデータを保持可能な複数のメモリセルが直列接続されたＮＡＮＤストリングを複数含むメモリセルアレイと、複数の前記ＮＡＮＤストリングが共通接続されるソースと、各々が対応する前記ＮＡＮＤストリングと接続され、互いに隣接する複数ビット線と、前記ビット線に流れる電流を制御するよう、第１電圧を出力するミラー回路部と、電流経路の一端が第１ノードで前記ビット線に接続され、且つ電流経路の他端が第２ノードに接続され、前記第１電圧に応じてこの第２ノードに第１電流を流す第１トランジスタを有し、前記第１ノードの電位に応じて前記メモリセルが保持する前記データを読み出すセンスアンプとを具備し、前記データの読み出し時において、前記ソースに第２電圧を供給しつつ、前記ソースから前記センスアンプへと向かって同時に複数の前記ＮＡＮＤストリングに流れる電流であって、読み出し対象とされる前記メモリセルの閾値電圧に応じた第２電流を、前記第１トランジスタで前記第１電流に制限する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の全体構成例。
【図２】第１実施形態に係るメモリセルの閾値分布を示した概念図。
【図３】第１実施形態に係るメモリセルの電流分布を示した概念図。
【図４】第１実施形態に係る電圧発生回路の構成例。
【図５】第１実施形態に係るセンスアンプの構成例。
【図６】第１実施形態に係るセンスアンプ内に流れる電流−電圧特性を示し、信号ＸＸＬの設定範囲を示した概念図。
【図７】第１実施形態に係るタイムチャート。
【図８】第１実施形態に係る“１”データ読み出し時におけるセンスアンプ及びＮＡＮＤストリングの電位を示した概念図。
【図９】第１実施形態に係る“０”データ読み出し時におけるセンスアンプ及びＮＡＮＤストリングの電位を示した概念図。
【図１０】第１実施形態に係るメモリセルの閾値分布であって、時間経過と共に閾値が減少する様子をしめした概念図。
【図１１】第１実施形態の変形例１に係るデータ読み出しにおけるセンスアンプ及びＮＡＮＤストリングの電位を示した概念図。
【図１２】第１実施形態の変形例１に係るメモリセルの電流分布を示した概念図。
【図１３】第２実施形態に係る電圧発生回路のブロック図。
【図１４】第２実施形態に係るタイムチャート。
【図１５】第２実施形態に係る“０”データ読み出し時におけるセンスアンプ及びＮＡＮＤストリングの電位を示した概念図。
【図１６】第３実施形態に係る制御部のブロック図。
【図１７】第３実施形態に係る選択ワード線ＷＬと信号ＸＸＬに供給される電圧の関係を示した概念図。
【図１８】第４実施形態に係る“０”、“１”データの読み出し動作を示したタイムチャート。
【図１９】第４実施形態の変形例に係る読み出し動作におけるタイムチャート。
【図２０】第４実施形態に変形例に係る読み出し動作におけるタイムチャート。
【図２１】第５実施形態に係るセンスアンプの回路図であって、閾値ばらつきを測定する概念図。
【発明を実施するための形態】
【０００７】
以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００８】
[第１の実施形態]  
第１の実施形態では、メモリセルＭＣのデータの読み出しにおいてソースフォロアセンスを行いつつ、全ビット線ＢＬに対し同時にデータを読み出す半導体記憶装置について説明する。
【０００９】
１．全体構成例  
図１を用いて全体構成例について説明する。図１はＮＡＮＤ型フラッシュメモリを一例として示したブロック図である。図示するように、ＮＡＮＤ型フラッシュメモリはメモリセルアレイ１、ロウデコーダ２、データ入出力回路３、電圧発生回路４、ソース線ドライバ５、制御部６、及びセンスアンプ７を備える。
【００１０】
１−１．メモリセルアレイ１  
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
【００１１】
メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１２】
メモリセルＭＣの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリセルＭＣは、ｎチャネル型ＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
【００１３】
またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１４】
同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００１５】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。
【００１６】
１−２．メモリセルＭＣの閾値分布及び電流分布  
１−２−１．  
図２を用いて上記メモリセルＭＣの閾値分布について説明する。図２は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルＭＣの数を示したグラフである。図示するように、各々のメモリセルＭＣは、例えば２値（2-levels）のデータ（１ビットデータ：閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータ）を保持できる。また、メモリセルＭＣは、消去状態（例えば負電圧）において、“１”データを保持し、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。
【００１７】
１−２−２．  
図３を用いて上記メモリセルＭＣの電流分布について説明する。図３は、横軸に電流分布をとり、縦軸にメモリセルＭＣの数を示したグラフである。図３に示すように、ゲートに、例えば０Ｖを与えた際にオン状態であるメモリセルＭＣ（以下ＯＮセルと称することがある）には電流Ｉｃｅｌｌ１が流れ、オフ状態にあるメモリセルＭＣ（以下ＯＦＦセルと称することがある）には電流Ｉｃｅｌｌ０が流れる。このようにメモリセルトランジスタＭＴは、オン又はオフ状態に応じて流れる電流値が変化し、Ｉｃｅｌｌ１＞Ｉｃｅｌｌ０なる関係がある。
【００１８】
電流Ｉｃｅｌｌ１及びＩｃｅｌｌ０はそれぞれ、一定の幅を持って分布する。すなわち、これらの電流にはばらつきが存在する。これは、メモリセルＭＣ自身の特性のバラつきや、ビット線の線幅にバラつき等を原因とするものである。
【００１９】
そして、オン状態であるメモリセルＭＣに流れる電流Ｉｃｅｌｌ１の最小値Ｉｃｅｌｌ１ｍｉｎには、Ｉｃｅｌｌ１ｍｉｎ＞ＲｅａｄＬｅｖｅｌなる関係がある。また、オフ状態であるメモリセルＭＣに流れる電流Ｉｃｅｌｌ０の最大値Ｉｃｅｌｌ０ｍａｘには、Ｉｃｅｌｌ０ｍａｘ＜ＲｅａｄＬｅｖｅｌなる関係がある。またなお、ＲｅａｄＬｅｖｅｌとはセンスアンプ７がデータを“０”と判定するか“１”と判定するかの基準となる電流の値である。
【００２０】
１−３．ロウデコーダ２  
図１に戻って、周辺回路について説明する。  
ロウデコーダ２は、例えば読み出し動作時において制御部６から与えられるブロック選択信号をデコードし、その結果に基づいてブロックＢＬＫを選択する。次いで、選択したブロックＢＬＫ内の各ワード線ＷＬに対し、読み出し電圧を転送する。具体的には、ロウデコーダ２は、読み出し電圧として、読み出し対象のメモリセルＭＣに選択読み出し電圧（以下、Ｖｃｇｒ）を転送し、それ以外のメモリセルＭＣに非選択読み出し電圧（以下、電圧Ｖｒｅａｄ）を転送する。後述するが、この際ソース線ＳＬには例えばＣＥＬＳＲＣに電圧ＶＤＤが印加される。なお、ＣＥＬＳＲＣとは、複数のＮＡＮＤストリングがソース線ＳＬと接続されるノードに相当する。
【００２１】
なお、消去時には、選択ブロックＢＬＫを貫通する全ワード線ＷＬにゼロ電位を転送しつつ、メモリセルＭＣが形成される半導体基板（ウェル基板）には、正の高電圧が印加される。このウェルに印加される電圧に応じて、メモリセルＭＣの閾値が負側に設定される。
【００２２】
１−４．データ入出力回路３  
データ入出力回路３は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部６へ出力する。またデータ入出力回路３は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ７へと出力する。読み出しデータをホストへ出力する際は、制御部６の制御に基づきセンスアンプ７が読み出したデータをデータ線Ｄｌｉｎｅを介して受け取り、次いでＩ／Ｏ端子を介してホストへ出力する。
【００２３】
１−５．電圧発生回路４  
図４を用いて電圧発生回路４について説明する。図４に示すように電圧発生回路４は、ＶＤＤ ｇｅｎｅｒａｔｏｒ４−１、Ｖｃｇｒ ｇｅｎｅｒａｔｏｒ４−２、Ｖｒｅａｄ ｇｅｎｅｒａｔｏｒ４−３、Ｖｅｒａ ｇｅｎｅｒａｔｏｒ４−４、及び後述するセンスアンプ７内のＭＯＳトランジスタ２３の電流経路の一端を接地するスイッチＳＷを備える。この電圧発生回路４は外部電圧（電圧Ｖｃｃ、例えば１．８Ｖ）を受け、制御部６に従って所定の電圧を発生する。具体的には、ＶＤＤ ｇｅｎｅｒａｔｏｒ４−１は、例えば電圧ＶＤＤを発生し、これをセンスアンプ７、ソース線ドライバ５に供給する。またＶｃｇｒ ｇｅｎｅｒａｔｏｒ４−２及びＶｒｅａｄ ｇｅｎｅｒａｔｏｒ４−３は、読み出し電圧（電圧Ｖｃｇｒ、電圧Ｖｒｅａｄ）を発生し、ロウデコーダ２に供給する。更に、Ｖｅｒａ ｇｅｎｅｒａｔｏｒ４−４は消去電圧（電圧Ｖｅｒａ）を発生し、メモリセルＭＣが形成されるウェルに供給される。
【００２４】
またスイッチＳＷは、電流経路の一端が接地され、ゲートには信号ｓｗが供給されたスイッチトランジスタＳＷである。このスイッチＳＷは読み出し時においてオン状態とされ、これによりＭＯＳトランジスタ２３の電流経路の一端が接地電位とされる。
【００２５】
１−６．ソース線ドライバ５  
本実施形態に係るソース線ドライバ５は、データの読み出し時において上記電圧発生回路４のＶＤＤ ｇｅｎｅｒａｔｏｒ４−１から供給された電圧ＶＤＤをソース線ＳＬ（ＣＥＬＳＲＣ）へと供給する。
【００２６】
１−７．制御部６  
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路３を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。具体的には、センスアンプ７を構成する各トランジスタへの信号供給タイミング、ソース線ドライバ５への電圧ＶＤＤを供給するタイミング、及びビット線ＢＬに流れる電流量などを制御する。  
そして、制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。制御部６は、このブロック選択信号をロウデコーダ２に出力し、カラム選択信号をセンスアンプ７に出力する。カラム選択信号とは、センスアンプ７のカラム方向を選択する信号である。
【００２７】
１−８．センスアンプ７  
センスアンプ７は、データ入出力回路３から転送された書き込みデータをビット線ＢＬを介してメモリセルＭＣに書き込み、またメモリセルＭＣから読み出したデータをデータ入出力回路３に転送する。本実施形態におけるデータの読み出し方法は、ＳＦＳ方式を用いてセンスアンプ７がソース線ＳＬからビット線ＢＬに向かって流れる電流Ｉｃｅｌｌをセンスするものである。また本実施形態におけるセンスアンプ７では、全ビット線ＢＬに対して一括して保持データを読み出す。
【００２８】
なお、保持データについては、上記したようにメモリセルＭＣの有する閾値に応じた電流値により決まる。次にセンスアンプ７の構成について述べる。
【００２９】
２．センスアンプ７の構成  
図５を用いてセンスアンプ７の構成について説明する。センスアンプ７は、ｎチャネル型ＭＯＳトランジスタ２０〜２３、２５〜３０、３２〜３６、ｐチャネル型ＭＯＳトランジスタ３７〜４０、キャパシタ素子２４、並びに定電流源５０を備える。この定電流源５０は電流源５１及びＭＯＳトランジスタ５２を備える。なお、以下ではＭＯＳトランジスタの閾値電位ＶｔｈにそのＭＯＳトランジスタの参照符号を付すことでＭＯＳトランジスタの閾値電位を表す。例えば、ＭＯＳトランジスタ２１の閾値電位はＶｔｈ２１とする。以下、センスアンプ７の構成について説明する。
【００３０】
ＭＯＳトランジスタ２０の電流経路の一端はビット線ＢＬに接続され、ゲートには制御部４によって制御される信号ＢＬＳが供給される。信号ＢＬＳは、読み出し動作、書き込み動作の際、“Ｈ”レベル、消去動作時に“Ｌ”レベルとされる、すなわちビット線ＢＬとセンスアンプ５とを接続可能とする信号である。
【００３１】
なお、ＭＯＳトランジスタ２０のゲートに供給される信号ＢＬＳと同様に、センスアンプ７を構成し、以下説明する各ＭＯＳトランジスタのゲートに供給される信号についても制御部６によって制御される。
【００３２】
ＭＯＳトランジスタ２１の電流経路の一端は、ＭＯＳトランジスタ２０の電流経路の他端に接続され、他端はＳＣＯＭに接続され、ゲートには信号ＢＬＣが供給される。信号ＢＬＣとはビット線ＢＬを所定の電位にクランプするための信号である。仮にＭＯＳトランジスタ２０に信号ＢＬＣ＝（Ｖｓｅｎ＋Ｖｔｈ２１）が与えられると、ビット線ＢＬの電位は、電圧Ｖｓｅｎにクランプされる。
【００３３】
ＭＯＳトランジスタ２２の電流経路の一端はＳＣＯＭに接続され、他端はノードＮ２に接続され、ゲートには信号ＢＬＸが供給される。ノードＮ２には、上記した電圧発生回路４内のスイッチＳＷに接続される。つまり、スイッチトランジスタＳＷがオン状態とされると、ノードＮ２は接地電位となる。
【００３４】
また後述するが、ＳＣＯＭの電位は上記図３に示したようにメモリセルＭＣの流す電流Ｉｃｅｌｌによって変化する。具体的には、Ｉｃｅｌｌを流すメモリセルＭＣの電流駆動力Ｉ（以下、Ｉｃｅｌｌ１を流す際の電流駆動力ＩをＩ１、Ｉｃｅｌｌ０を流す際の電流駆動力ＩをＩ０とする。）とＭＯＳトランジスタ２２が流す電流駆動力Ｉ２２との大小関係で変化する。これら電流駆動力Ｉ０、電流駆動力Ｉ２２、及び電流駆動力Ｉ１の間には、Ｉ０＜Ｉ２２＜Ｉ１なる関係が成り立つ。
【００３５】
引き続き構成の説明をする。ＭＯＳトランジスタ２２のゲートはＭＯＳトランジスタ５２のゲートと共通接続される。つまり、ＭＯＳトランジスタ２２とＭＯＳトランジスタ５２とでミラー回路を形成する。これにより、ＭＯＳトランジスタ５２とＭＯＳトランジスタ２２とに同一の電流が流れる（以下、ＭＯＳトランジスタ２２に流れる電流を電流ｉＦＬＴと呼ぶ）。なお、ＭＯＳトランジスタ５２の電流経路の一端及びゲートには電流源５１からの電流が供給され、ＭＯＳトランジスタ５２はこのゲート−ソース間の電位差に応じた電流ｉＦＬＴを流す。
【００３６】
ＭＯＳトランジスタ２３の電流経路の一端は、ＳＣＯＭに接続され、他端はＳＥＮ（検知部）に接続され、ゲートには信号ＸＸＬ（Ｖｓｅｎ＋Ｖｔｈ２３＋ＧＢ）が供給される。ここで、電圧ＧＢとは、“０”データを読み出す際にＭＯＳトランジスタ２３を確実にオン状態とするための予備的な電圧である。以下、他のＭＯＳトランジスタのゲートに供給されるＧＢについても同様である。
【００３７】
信号ＢＬＣ、及び信号ＢＬＸの間には、信号ＢＬＣ＞信号ＸＸＬなる電圧関係が成り立つ。つまり、センスする際、ＭＯＳトランジスタ２３の電流よりもＭＯＳトランジスタ２１の電流を優先的に流すべく、ＭＯＳトランジスタ２１とＭＯＳトランジスタ２３との電流駆動力Ｉに電流駆動力Ｉ２１＞電流駆動力Ｉ２３という関係を成り立たせている。
【００３８】
つまり、信号ＸＸＬが“Ｈ”レベルとされると、ＳＣＯＭの電位に応じてＳＥＮとこのＳＣＯＭとの間でチャージシェアが行われる。
【００３９】
仮に、ＳＣＯＭの電位が電圧（Ｖｓｅｎ＋ＧＢ）以上であると、チャージシェアが生じず、ＳＥＮは“Ｈ”レベルを維持する。
【００４０】
これに対し、ＳＣＯＭの電位が電圧（Ｖｓｅｎ＋ＧＢ）未満であるとチャージシェアが生じ、ＳＥＮは“Ｌ”レベルへと遷移する。なお、信号ＸＸＬの値について後述する。
【００４１】
引き続き、構成について説明する。キャパシタ素子２４の一方の電極には、ノードＮ３でクロックＣＬＫが供給され、他方の電極はＳＥＮに接続される。このクロックＣＬＫは、ＳＥＮの電位をブーストするための機能を有する。
【００４２】
ＭＯＳトランジスタ２５の電流経路の一端はノードＮ３に接続され、ゲートには信号ＳＥＮが供給される。つまり、このＳＥＮの電位に応じてＭＯＳトランジスタ２５がオン・オフする。ＭＯＳトランジスタ２６の電流経路の一端は、ＭＯＳトランジスタ２５の他端と接続され、電流経路の他端はノードＮ４に接続され、ゲートには信号ＳＴＢが供給される。これらＭＯＳトランジスタ２５、２６は、読み出しデータをラッチ部（例えば、ＳＤＬ）にデータを転送する機能を有する。
【００４３】
ＭＯＳトランジスタ２７の電流経路の一端はＳＥＮに接続され、電流経路の他端はノードＮ４に接続され、ゲートには信号ＢＬＱ（電圧（ＶＤＤ＋Ｖｔｈ２７＋ＧＢ））が供給される。ＭＯＳトランジスタ２７は、ノードＳＥＮを充電、更にはデータの演算時にノードＳＥＮにその演算データを転送する機能を有する。
【００４４】
ＭＯＳトランジスタ２８の電流経路の一端はＳＥＮに接続され、ゲートには信号ＬＳＬが供給される。またＭＯＳトランジスタ２９の電流経路の一端は、ＭＯＳトランジスタ２８の電流経路の他端に接続され、電流経路の他端は、接地（電圧ＶＬＳＡ）され、ゲートはノードＮ４に接続される。これらＭＯＳトランジスタ２８及び２９は、図示せぬラッチ部（例えば、ＸＤＬ）が格納する演算データをノードＳＥＮに転送するためのトランジスタである。
【００４５】
ＭＯＳトランジスタ３０の電流経路の一端はノードＮ４に接続され、他端はノードＬＡＴ_Ｓに接続され、ゲートには信号ＳＴＬが供給される。
【００４６】
ＭＯＳトランジスタ３２の電流経路の一端は電圧ＶＤＤが供給され、電流経路の他端はＭＯＳトランジスタ３３の電流経路の一端とノードＮ４で接続され、ゲートには信号ＬＰＣ（＝電圧（Ｖｔｈ３２＋ＶＤＤ＋ＧＢ））が供給される。ＭＯＳトランジスタ３３の電流経路の一端はノードＮ４に接続され、電流経路の他端はＤＢＵＳ（必要に応じて接地電位）に接続され、ゲートには信号ＤＳＷが供給される。なお、ノードＮ４が接続される配線をＬＢＵＳと呼ぶこともある。
【００４７】
またなお、ＭＯＳトランジスタ３１の電流経路の一端に供給される電圧ＶＤＤは、電圧発生回路４（ＶＤＤ ｇｅｎｅｒａｔｏｒ４−１）が発生した電圧である。読み出し時、ＭＯＳトランジスタ３１、３２、及び２７を介してＳＥＮにこの電圧ＶＤＤを供給することでチャージシェアの準備をする。
【００４８】
ＭＯＳトランジスタ３４の電流経路の一端はノードＬＡＴ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＩＮＶ_Ｓが接続される。ＭＯＳトランジスタ３５の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＬＡＴ_Ｓに接続される。ＭＯＳトランジスタ３６の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端はノードＮ４に接続され、ゲートには信号ＳＴＩが供給される。つまり、ＭＯＳトランジスタ３４、３５、３８、及び４０でラッチ回路ＳＤＬを構成し、このラッチ回路ＳＤＬはノードＬＡＴ_Ｓのデータを保持する。
【００４９】
またＭＯＳトランジスタ３７の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＬが供給される。ＭＯＳトランジスタ３８の電流経路の一端はＭＯＳトランジスタ３７の電流経路の他端と接続され、電流経路の他端はノードＬＡＴ_Ｓに接続され、ゲートはノードＩＮＶ_Ｓに接続される。ＭＯＳトランジスタ３９の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＩが供給される。ＭＯＳトランジスタ４０の電流経路の一端は、ＭＯＳトランジスタ３９の電流経路の他端と接続され、電流経路の他端はノードＩＮＶ_Ｓに接続され、ゲートはノードＬＡＴ_Ｓに接続される。
【００５０】
３．信号ＸＸＬの電圧について  
次に図６を用いて、信号ＸＸＬとして供給される電圧Ｖｓｅｎについて説明する。電圧Ｖｓｅｎは、Ｉｃｅｌｌ０とＩｃｅｌｌ１とで変化するＳＣＯＭの電位に応じて設定する必要がある。図６は縦軸に電流、横軸に電圧をとった電流−電圧特性を示すグラフである。
【００５１】
このグラフには“０”データを保持するメモリセルＭＣが流す電流Ｉｃｅｌｌ０（以下、（ａ）線）、“１”データを保持するメモリセルＭＣが流す電流Ｉｃｅｌｌ１（以下、（ｂ）線）、及び電流ｉＦＬＴ（以下、（ｃ）線）の電流−電圧特性を示す。
【００５２】
そして、メモリセルＭＣの特性をみる場合には横軸がゲートに供給される電圧とされ、ＭＯＳトランジスタ２２の特性をみる場合には横軸はＭＯＳトランジスタ２２のドレイン（ＳＣＯＭ）に供給される電圧となる。
【００５３】
図６に示すように、例えば（ｂ）線に示す電圧−電流特性では、電圧Ｅｖｔに達すると電流が流れなくなる。これは、上述の通りゲートに０Ｖ、ドレインに電圧Ｅｖｔを与えるとＩｃｅｌｌ１を流すメモリセルＭＣのソースには電圧Ｅｖｔが現れる。つまり、ゲート−ソース間には電圧Ｅｖｔだけの電位差が生じる。ここで、ゲートに与える電圧を電圧Ｅｖｔとすると、この電位差（ゲート−ソース間の電位差）がゼロとなるため、電流Ｉｃｅｌｌ１は流れなくなる。
【００５４】
同様に（ａ）線に示す電圧−電流特性ついても同様のことが言える。（ｂ）線と異なる点は、図６から分かるようにＩｃｅｌｌ１を流すメモリセルＭＣと同じ電圧をゲートに供給しても、流れる電流値は少ないということである。すなわち、電流Ｉｃｅｌｌ０は電流Ｉｃｅｌｌ１よりも左側にシフトした特性を有する。これら（ａ）線、（ｂ）線に対し、（ｃ）線の電流ｉＦＬＴは、ＭＯＳトランジスタ２２のゲートに与えられる電圧と共に上昇しある点を以て飽和する特性を有する。
【００５５】
これら、（ａ）線と（ｃ）線との交点、及び（ｂ）線と（ｃ）線との交点がＳＣＯＭの電位となる。これら交点をそれぞれ交点Ｉａ、交点Ｉｂとし、また交点Ｉａの電圧を電圧Ｖａ、交点Ｉｂの電圧を電圧Ｖｂとする。以下、電圧Ｖａ及び電圧Ｖｂと電圧Ｖｓｅｎとの関係を説明する。  
＜電圧Ｖａと電圧Ｖｓｅｎとの大小関係について＞  
センスアンプ７は、Ｉｃｅｌｌ０を流すメモリセルＭＣに対し、チャージシェア後ＳＥＮの電位を“Ｌ”レベルへと遷移させる必要がある。つまり、ＳＣＯＭの電位は電圧Ｖａであるので少なくとも電圧（Ｖｓｅｎ＋ＧＢ）の値をこの電圧Ｖａよりも大きな値とする必要がある。換言すれば、領域Ａに電圧Ｖａの値を設定することで、チャージシェアが発生する。なお、電圧Ｖａよりも電圧（Ｖｓｅｎ＋α）の値を小さくすると、ＭＯＳトランジスタ２３はカットオフしてしまい、チャージシェアが生じずデータの誤読み出しとなる。
【００５６】
＜電圧Ｖｂと電圧Ｖｓｅｎとの関係について＞  
センスアンプ７は、Ｉｃｅｌｌ１を流すメモリセルＭＣに対し、信号ＸＸＬを“Ｈ”レベルとした場合にＭＯＳトランジスタ２３はオフ状態を維持し、ＳＥＮの電位を“Ｈ”レベルに維持させる必要がある。つまり、ＳＣＯＭの電位は電圧Ｖｂであるので、電圧（Ｖｓｅｎ＋α）の値をこの電圧Ｖｂよりも小さな値とする必要がある。
【００５７】
つまり、図６に示すように電圧Ｖｓｅｎ、電圧Ｖａ、及び電圧Ｖｂの関係は、電圧Ｖａ＜電圧Ｖｓｅｎ＜電圧Ｖｂを満たす必要がある。なお、ＳＣＯＭの電圧Ｖｂよりも電圧（Ｖｓｅｎ＋α）の値を大きくすると、ＭＯＳトランジスタ２３はオン状態となってしまい、チャージシェアが生じてしまう。このためデータの誤読み出しとなる。換言すれば、電圧Ｖｂの値を領域Ｂに設定すればチャージシェアは生じず、誤読み出しとはならない。なお図６に示すように、電流Ｉｃｅｌｌ１が流れた際のＳＣＯＭの電圧Ｖｂとは、上述の通り電圧Ｅｖｔからビット線ＢＬの抵抗値及びメモリセルＭＣのオン抵抗に応じた電圧を差し引いた値とされる。
【００５８】
４．読み出し動作時の各信号、及び各ノードの電位について  
次に図７のタイムチャートを用いてセンスアンプ７における各信号及び各ノードの電位の動作について説明する。図７に読み出し動作時のノードＮ２、信号ＢＬＸ、信号ＢＬＣ、ＣＥＬＳＲＣ、ビット線ＢＬ、ＳＥＮ、信号ＣＬＫ、及び信号ＸＸＬの電圧変化を示したタイムチャートを示す。
【００５９】
図７に示すように、時刻ｔ０において、信号ＢＬＸ及び信号ＢＬＣが“Ｈ”レベルとされる。またＶＤＤ ｇｅｎｅｒａｔｏｒ４−１により、ソース線ＳＬ、すなわちＣＥＬＳＲＣの電位が電圧ＶＤＤに上昇する。なお、ノードＮ２は接地電位とされる。
【００６０】
またここでは図示しないが、次いでワード線ＷＬ、及び選択トランジスタＳＴ１、ＳＴ２に所定の電圧を与える。この結果、ＮＡＮＤストリング１０が導通すれば、ビット線ＢＬには電流Ｉｃｅｌｌ１が流れ、時刻ｔ０以降ビット線ＢＬの電位は電圧ＶＤＤに上昇する。その後そのビット線ＢＬの電位は、電圧ＶＤＤからビット線ＢＬの抵抗値及びメモリセルＭＣの抵抗値に応じた電圧が差し引かれた値とされる（図７中、“１”ｄａｔａと表記）。このビット線ＢＬの電位については後述する。
【００６１】
これに対し、ＮＡＮＤストリング１０が非導通の場合、Ｉｃｅｌｌ０が流れるものの、この電流は微少であることから、ＣＥＬＳＲＣの電位がビット線ＢＬに伝わらず、ビット線ＢＬの電位は、例えば隣接するビット線ＢＬとの配線容量で一端は上昇するものの、時刻経過と共に下降する（図７中、“０”ｄａｔａと表記）。
【００６２】
次いで、時刻ｔ１において、ＭＯＳトランジスタ３１、ＭＯＳトランジスタ３４、及びＭＯＳトランジスタ２７がそれぞれオン状態とされ、これらＭＯＳトランジスタを経由してＳＥＮの電位が上昇する。その後、時刻ｔ２において電圧ＶＤＤに達する。また時刻ｔ３において信号ＣＬＫが“Ｈ”レベルとされるため、これによりＳＥＮの電位がブーストし、更に電圧が上昇する。
【００６３】
その後、時刻ｔ４において信号ＸＸＬが“Ｈ”レベルとされ、メモリセルＭＣの保持データをセンスする。この結果、チャージシェアが生じると、時刻ｔ５でＳＥＮの電位は“Ｌ”レベルとされる。これに対し、チャージシェアが生じない場合、時刻ｔ５を経過してもＳＥＮは“Ｈ”レベルを維持する。その後、信号ＣＬＫによるブーストが終了する。
【００６４】
５．読み出し動作  
次に、ＮＡＮＤストリング１０及びセンスアンプ７に着目して、上記読み出し時のＮＡＮＤストリング１０及びセンスアンプ７の電流、電圧について具体的に説明する。以下“１”データ読み出しと“０”データ読み出しとに分ける。  
＜“１”データ読み出し＞  
図８を用いて、メモリセルＭＣが“１”データを保持する場合について説明する。図８ではメモリストリング１０及びセンスアンプ７の一部の構成を示し、メモリストリング１０のソース端を上側、センスアンプ７を下側に配置する。本実施形態では、ワード線ＷＬ６３に接続されたメモリセルＭＣ（以下、メモリセルＭＣ６３と呼ぶ）が保持するデータを読み出すものとし、このメモリセルＭＣ６３の閾値をＶｔｈ６３（＜０）とする。
【００６５】
上述の通り、読み出し動作では、ソース線ドライバ５がソース線ＳＬのＣＥＬＳＲＣに電圧ＶＤＤを供給しつつ、ロウデコーダ２が選択トランジスタＳＴ１に電圧ｓｇｄ１、選択トランジスタＳＴ２に電圧ｓｇｓ１、ワード線ＷＬ０〜ＷＬ６２に電圧Ｖｒｅａｄ、そしてワード線ＷＬ６３に０Ｖを供給する。すると上記したようにメモリセルＭＣ６３の保持データによってこのメモリセルＭＣ６３はオン状態とされ、ＮＡＮＤストリング１０が導通する（図２参照）。すなわち、ソース線ＳＬからセンスアンプ７に向かって電流駆動力Ｉ６３を有する電流Ｉｃｅｌｌ１が流れる。このため、ノードＮ１０（ビット線ＢＬ）の電位はメモリセルＭＣ６３の閾値電圧、すなわち電圧Ｖｔｈ６３とされる（以下、ビット線ＢＬに現れる電位をＥｖｔと呼ぶことがある）。すなわち、メモリセルＭＣの閾値電圧Ｖｔｈ６３が、例えば−ＶＤＤであった場合、電圧Ｅｖｔ＝ＶＤＤとなる。
【００６６】
これはメモリセルＭＣ６３のゲート−ソース間電圧がこのメモリセルＭＣ６３の閾値電圧と同電位となり、メモリセルＭＣ６３が流す電流Ｉｃｅｌｌ１がゼロとなるまでソースの電位が上昇するからである。すなわち、ワード線ＷＬ６３の電位は０Ｖであるため、メモリセルＭＣ６３の閾値電圧と同電位となるようメモリセルＭＣ６３のソースは電圧Ｖｔｈ６３まで上昇する。これを定性的に示すと、Ｅｖｔ＝（Ｖｇｓ−Ｖｔｈ６３）で表される。なお、Ｖｇｓとは、メモリセルＭＣ６３のゲート−ソース間の電位である。
【００６７】
また、定電流源５０が動作することにより信号ＢＬＸ＝“Ｈ”レベルとされ、ＭＯＳトランジスタ２２がオン状態とされる。これにより、ＭＯＳトランジスタ２２はノードＮ２に向かって電流ｉＦＬＴを流す。このため、“１”データ読み出しの際、上記ＮＡＮＤストリング１０に流れるＩｃｅｌｌ１は電流ｉＦＬＴに制限される。なお上述したように、本ケースにおいてＭＯＳトランジスタ２２の電流駆動力Ｉ２２は、ＭＯＳトランジスタ６３の電流駆動力Ｉ６３よりも小さな値である。
【００６８】
また、電流ｉＦＬＴが流れるＮＡＮＤストリング１０及びビット線ＢＬには図示せぬ配線抵抗（以下、配線抵抗ＲＢＬと呼ぶ）を有し、また、メモリセルＭＣ０〜ＭＣ６３の各々は、オン抵抗を有する。オン抵抗に例えばソース−ドレイン間のチャネル抵抗などがある。従って、ＳＣＯＭの電位は、これら配線抵抗ＲＢＬやオン抵抗に起因した電圧だけ低下した電位とされる。つまり（ＲＢＬ＋メモリセルＭＣ０〜ＭＣ６３のオン抵抗）×ｉＦＬＴだけＳＣＯＭの電位が低下する。すなわち、ＳＣＯＭの電位は、Ｅｖｔ−（ＲＢＬ＋メモリセルＭＣ０〜ＭＣ６３のオン抵抗）×ｉＦＬＴとなる。
【００６９】
この状態で信号ＸＸＬを“Ｈ”レベルとする。上述したように信号ＢＬＣ＞信号ＸＸＬであるので、ＭＯＳトランジスタ２３が流す電流よりも、優先的にＭＯＳトランジスタ２１、ＭＯＳトランジスタ２２経由の電流ｉＦＬＴがノードＮ２に流れ込む。このため、ＳＥＮは“Ｈ”レベルを保持する。この際、上記したように電流駆動力Ｉ６３＞電流駆動力Ｉ２２であるため、ＭＯＳトランジスタ２２が流す電流量よりも、ＭＯＳトランジスタ６３がＳＣＯＭに流し込む電流量の方が多くなる。このため、ＳＣＯＭの電位はＶｓｅｎ以上とされる。従って、信号ＸＸＬが“Ｈ”レベルとされてもチャージシェアは生じず、ＳＥＮは“Ｈ”レベルを維持する。これにより、データの“１”読み出しが完了する。この後所定のデータ転送動作により“１”データ読み出しが完了する。
【００７０】
なお、ＭＯＳトランジスタ２２のソースの先は図示せぬ配線抵抗を介して接地される。
【００７１】
＜“０”データ読み出し＞  
次に図９を用いて、メモリセルＭＣが“０”データを保持する場合のデータ読み出しについて説明する。図９においても図８と同様の構成を示す。上記同様、一例としてワード線ＷＬ６３に接続されたメモリセルＭＣ（以下、メモリセルＭＣ６３と呼ぶ）が保持するデータを読み出すものとし、このメモリセルＭＣ６３の閾値をＶｔｈ６３（＞０）とする。
【００７２】
上記読み出し動作と同様に、ソース線ドライバ５及びロウデコーダ２が所定の電圧を選択トランジスタＳＴ１、ＳＴ２、ワード線ＷＬ０〜ＷＬ６２、及びワード線ＷＬ６３、更にはソース線ＳＬに供給する。ここではメモリセルＭＣ６３の保持データが“０”であるのでこのメモリセルＭＣ６３はオフ状態とされ、微少な電流Ｉｃｅｌｌ０が流れるものの、メモリストリング１０は非導通とされ、フローティング状態（Ｈｉ−ｚ）となる（図３参照）。
【００７３】
次いで、定電流源５０により信号ＢＬＸ＝“Ｈ”レベルとされ、ＭＯＳトランジスタ２２はオン状態となる。これにより、ＭＯＳトランジスタ２２はノードＮ２（接地電位）に向かって電流ｉＦＬＴを流す。ここで上記したように本ケースでは電流駆動力Ｉ６３＜電流駆動力Ｉ２２という関係を満たすため、ＳＣＯＭの電位は放電の結果、接地電位に遷移し、同様にビット線ＢＬも接地電位とされる。
【００７４】
次いで、信号ＸＸＬ＝“Ｈ”レベルとし、ＭＯＳトランジスタ２３をオン状態とする。ここでＳＣＯＭの電位がゼロ電位であるためＳＥＮとＳＣＯＭとの間でチャージシェアが生じ、ＳＥＮの電荷がノードＮ２またはビット線ＢＬに抜けた結果、このＳＥＮの電位が“Ｈ”レベル＝＞“Ｌ”レベルへと遷移する。この後所定のデータ転送動作により“０”データ読み出しが完了する。
【００７５】
＜第１の実施形態に係る効果＞  
本実施形態に係る半導体記憶装置であると、以下（１）及び（２）の効果を奏することが出来る。  
（１）本実施形態に係る半導体記憶装置であると、外部電圧Ｖｃｃが低電圧源であってもデータの読み出し判定閾値Ｖ０１を更に負側に下げることが出来、また、全ビット線ＢＬに対してデータの同時読み出しを行うことが出来る。  
本実施形態の効果につき比較例を挙げつつ説明する。なお、比較例において同じ構成においては、同一の参照符号を使用する。
【００７６】
比較例の構成その１では、センスアンプ７からビット線ＢＬへと電流を流し、同時に全ビット線ＢＬの電流を検知する構成を用いて説明する。この場合の構成では、図５におけるＭＯＳトランジスタ２１のゲートには、定電流源５０の代わりに電圧（Ｖｂｌｃ＋Ｖｔｈ２１＋ＣＥＬＳＲＣ）が供給され、ＭＯＳトランジスタ２２のゲートには、電圧（Ｖｂｌｃ＋Ｖｔｈ２２＋ＣＥＬＳＲＣ＋ＢＬＣ２ＢＬＸ）が供給される。ここで、電圧Ｖｂｌｃとは、プリチャージした際のビット線ＢＬの電位である。ここで、メモリセルＭＣの負側に分布する閾値を検知するためＣＥＬＳＲＣを上昇させると、これに伴い信号ＢＬＣ及び信号ＢＬＸの電位も上昇してしまう。ＣＥＬＳＲＣの電位が上昇し、ＭＯＳトランジスタ２２において、信号ＢＬＣの電位とノードＮ２との電位差がＶｔｈ２２を超えた状態で、センス動作、すなわち信号ＸＸＬを“Ｈ”レベルとすると、ＳＥＮに蓄積された電荷がＭＯＳトランジスタ２３、ＳＣＯＭ、及びＭＯＳトランジスタ２２を介して流れてしまう（これを逆流と呼ぶ）現象が生じる。
【００７７】
このため、例えば読み出し対象のメモリセルＭＣが“０”データを保持していた場合、ＮＡＮＤストリング１０は非導通とされビット線ＢＬは例えば電圧ＶＤＤにまで充電される。すなわち、ＳＣＯＭの電位が“Ｈ”レベルにも関わらず、この逆流によりＳＣＯＭが接地、すなわち“Ｌ”レベルへと遷移し、これによりＳＥＮとＳＣＯＭとでチャージシェアが生じ、この結果誤読み出しが生じてしまう。こういったように比較例の構成その１では、逆流が生じないようソース線ＳＬドライバ５が供給するＣＥＬＳＲＣの値に上限値が存在する。例えば外部電圧が１．８Ｖ、１ページが２Ｋ Ｂｙｔｅの場合、ＣＥＬＳＲＣの値はこの外部電圧の半分以下の値とされる。すなわち概算で−０．９Ｖ程度までしか判断閾値Ｖ０１を下げることが出来ない。
【００７８】
しかし背景に、この判断閾値Ｖ０１をできるだけ負側に下げたいといった要求がある。これは、例えば“０”データを保持するメモリセルＭＣの電荷蓄積層の電荷が時間の経過と共に外へと抜け、図２で示す“０”データの閾値分布が左側（負側）へと移動してしまい、この結果“１”データと“０”データとの分布が近くなってしまうことでデータの誤読み出しが生じてしまう懸念があるからである。
【００７９】
これを解決しようと、すなわちＣＥＬＳＲＣの値を上昇させるため、ビット線ＢＬの電圧を検知することでデータを読み出す構成のセンスアンプ７（以下、比較例その２の構成と呼ぶ）でＳＦＳ方式を採用する場合がある。ＣＥＬＳＲＣを上昇させることは出来るが、この方式では同時に全てのビット線ＢＬを選択できず偶数または奇数のいずれかビット線ＢＬしか選択できない。すなわち、例えば１ページが２Ｋ Ｂｙｔｅであったとしてもその半分の１Ｋ Ｂｙｔｅのデータしか読み出すことができない。
【００８０】
これに対し、本実施形態に係る半導体記憶装置であると、上記両方の要求を同時に満たすことが出来る。すなわち全ビット線ＢＬ（例えば２ＫＢｙｔｅ）に接続されたメモリセルＭＣから同時にデータ読み出しを行いつつ、“０”、“１”データの判断閾値Ｖ０１をより負側（具体的には、−（電圧ＶＤＤ−電流ｉＦＬＴ（ＲＢＬ＋メモリセルＭＣ０〜ＭＣ６３のオン抵抗））に下げることが出来る。これは、定電流源５０及びＳＦＳ方式を採用し、またＭＯＳトランジスタ２２の電流経路の一端を供給するノードＮ２を接地したためである。
【００８１】
すなわち、本実施形態であると、ＣＥＬＳＲＣの電位を内部電圧ＶＤＤ（例えば、１．８Ｖ）まで上昇させても、ＭＯＳトランジスタ２２のゲートにはこのＣＥＬＳＲＣに起因した電圧が供給されないことから、読み出し時の逆流が生じることがない。このため、ＣＥＬＳＲＣの電位を、内部電圧ＶＤＤにまで上昇させることが出来る。この様子を図１０に示す。図１０は図２で示したメモリセルＭＣの閾値分布であり、時間の経過と共に“０”データを保持するメモリセルＭＣの閾値電圧が低下している概念図を示す。図１０に示すように判断閾値Ｖ０１が例えば−０．９である場合を考える。この場合、波線矢印で示すように、“０”データの閾値分布は、ある時間の経過と共にこの判断閾値Ｖ０１を超えて負側へと向かってしまう。このため、センスアンプ７は元々の“０”データを“１”データと誤読み出しする可能性がある。これに対し、本実施形態では判断閾値Ｖ０１を−ＶＤＤとすることが出来るため、例え“０”データの閾値分布が負側へと移動しても、誤読み出しを低減することが出来る。
【００８２】
また、本実施形態であると、ＭＯＳトランジスタ２２のソース側を接地している。仮に比較例その２の構成のセンスアンプ７においてノードＮ２を接地せず、ＳＦＳ方式を用いて例えば全ビット線ＢＬ同時読み出しをしたとする。ここで、例えば３本のビット線ＢＬの内、真ん中のビット線ＢＬで“０”データを読み出し、このビット線ＢＬの両側ビット線ＢＬから“１”データを読み出す場合を考える。この場合、真ん中のビット線ＢＬの電位はフローティング（Ｈｉ−ｚ）状態とされ、これに対し、両側のビット線ＢＬの電位はＥｖｔとなる。このため“０”データを読み出すビット線ＢＬの電位は配線間容量によって両側のビット線ＢＬの電位に起因した電位まで上昇してしまい、誤読み出しの原因となってしまう。
【００８３】
しかし、本実施形態に係る半導体記憶装置であると、ＭＯＳトランジスタ２２がノードＮ２に電流ｉＦＬＴを流すことで、ビット線ＢＬの電位を放電させる。つまり、例えカップリングでビット線ＢＬ電圧が上昇しても、これを放電する機構を具備するため、全ビット線ＢＬの同時読み出しが可能となる。
【００８４】
なお、電流ｉＦＬＴの値は、“１”データを読み出したとき、ＮＡＮＤストリング１０に流れる電流Ｉｃｅｌｌ１よりも小さい値、すなわちＳＣＯＭの電位がゼロ電位とならない程度の値である。これは、つまりあまりにもＭＯＳトランジスタ２５の電流駆動力を上げてしまうと、ＳＣＯＭの電位が減少してしまい誤読み出しの原因となるためである。
【００８５】
（２）消費電力を低減することが出来る。  
すなわち、本実施形態に係る半導体記憶装置であると、チップ内に流れる電流を低減することが出来、消費電力を低減することが出来る。仮にＭＯＳトランジスタ２２によって全ビット線ＢＬに流れる電流Ｉｃｅｌｌ１を電流ｉＦＬＴに制限せず、電流Ｉｃｅｌｌ１を流してしまうと、“１”データを保持するメモリセルＭＣの閾値にも依存はあるが、仮に電流ｉＦＬＴよりも大きな電流を流すメモリセルＭＣが多数存在した場合、これらメモリセルＭＣの流す電流Ｉｃｅｌｌ１によってチップ内に同時に流れる電流量が増加してしまう。
【００８６】
これに対し上記したように本実施形態に係るセンスアンプ７であると、“１”データ読み出し時において、電流Ｉｃｅｌｌ１を電流ｉＦＬＴに制限する。本実施形態では全ビット線ＢＬに接続されたメモリセルＭＣから同時にデータを読み出すため、電流（Ｉｃｅｌｌ１−ｉＦＬＴ）×“１”データ読み出しのビット線ＢＬの数だけ電流を低減することが出来る。すなわち、消費電力を低減することが出来る。
【００８７】
また、上記電流ｉＦＬＴについてセンスアンプ７毎のばらつきを無くすことが出来る。つまり、第１の実施形態に係る半導体記憶装置であると、ノードＮ２が接地電位とされるため、ＭＯＳトランジスタ２２のＶｇｓ（ゲート−ノードＮ２）間の電位差は、センスアンプ７毎のばらつきを抑制することが出来る。つまり、電流ｉＦＬＴのばらつきを抑制出来ることから、ＳＣＯＭの電位にばらつきの抑制を可能とし、誤読み出しを低減することが出来る。これに対し、センスアンプ７からソースＳＬ方向へ電流を流しつつ、データを読み出す手法によると、ＭＯＳトランジスタ２２のソースと機能する側はビット線ＢＬと接続される。つまり、ＭＯＳトランジスタ２２のソースの電位は、読み出そうとするメモリセルＭＣの閾値に応じたビット線ＢＬの電位に起因してしまい、このＭＯＳトランジスタ２２が流す電流ｉＦＬＴがセンスアンプ７毎異なってしまう。第１の実施形態に係る半導体記憶装置であると、こういったばらつきを低減することが出来る。
【００８８】
＜変形例１＞  
次に図１１、図１２を用いて上記第１の実施形態の変形例１に係る半導体記憶装置について説明する。変形例１では、定電流源５０内にセンスアンプ７のＭＯＳトランジスタ２２が流す電流ｉＦＬＴの値を制御する構成を設ける。これにより、上記第１の実施形態よりも更に判断閾値Ｖ０１を負側に下げる。以下、変形例１に係る構成について説明する。  
１．構成例  
図１１、図１２を用いて変形例１に係るセンスアンプ７の構成例及びその構成例を用いた読み出し動作について説明する。なお、定電流源５０以外の構成については、上記第１の実施形態と同一であるため説明を省略する。  
図示するように変形例１に係る定電流源５０は、ＭＯＳトランジスタ５２に加え、ｐチャネル型ＭＯＳトランジスタ５３、５４、及びメモリセルＭＣ５５を備える。ＭＯＳトランジスタ５３の電流経路の一端には、電圧ＶＤＤが供給され、電流経路の他端はＭＯＳトランジスタ５２の他端に接続され、ゲートはノードＮ２０に接続される。ＭＯＳトランジスタ５４の電流経路の一端には電圧ＶＤＤが供給され、電流経路の他端及びゲートはノードＮ２０に接続される。すなわち、ＭＯＳトランジスタ５３及び５４によってミラー回路が構成される。ＭＯＳトランジスタ５５の電流経路の一端はノードＮ２０でＭＯＳトランジスタ５４の電流経路の他端と接続され、電流経路の他端は接地され、ゲートには例えば制御部６により信号Ｓｒｅｆが接続され、読み出し時にはその信号Ｓｒｅｆはゼロ電位とされる。ＭＯＳトランジスタ５５はゲートにゼロ電位が供給されると、電流Ｉｒｅｆｃｅｌｌを流す。なお、信号Ｓｒｅｆはロウデコーダ２から供給されても良い。
【００８９】
ＭＯＳトランジスタ５５の閾値をＶｔｈ５５とする。このＭＯＳトランジスタ５５の閾値は任意の値、例えば−ＶＤＤよりも負側の値とし、ＭＯＳトランジスタ５４はこのＭＯＳトランジスタ５５の閾値に応じた電流を流す。換言すれば、ＭＯＳトランジスタ５４が流す電流は、ＭＯＳトランジスタ５５の閾値の値に制御される。なお、このＭＯＳトランジスタ５５の閾値の設定は消去動作により負側に遷移させ、どのくらい遷移させるかについても消去動作によって設定することが出来る。
【００９０】
上記構成においてＭＯＳトランジスタ５４はノード２０のレベル（“Ｌ”レベルまたは“Ｈ”レベル）に応じてオン・オフを繰り返す。具体的にはＭＯＳトランジスタ５４のノード２０（ドレイン側）がＶｔｈ５４を維持するようにオン・オフ状態を繰り返す。つまり、オン状態で電流Ｉｒｅｆｃｅｌｌを流し、ＭＯＳトランジスタ５４のノードＮ２０（ドレイン側）の電位がゼロ電位からＶｔｈ５４に達すると、ゲートにはＭＯＳトランジスタ５４の閾値Ｖｔｈ５４が供給されるためオフ状態とされ電流Ｉｒｅｆｃｅｌｌを停止する。そして、ＭＯＳトランジスタがオフ状態になり、ノードＮ２０（ドレイン側）の電圧がそれまでのＶｔｈ５４から低下すると、ＭＯＳトランジスタ５４は再度オン状態となり、電流Ｉｒｅｆｃｅｌｌを流す。
【００９１】
このオン・オフを繰り返すことで、ＭＯＳトランジスタ５４及びＭＯＳトランジスタ５５は、電流Ｉｒｅｆｃｅｌｌを流す。読み出し時において、この電流ＩｒｅｆｃｅｌｌがＭＯＳトランジスタ２５にも流れる。以下、ＭＯＳトランジスタ５５の閾値を変化させ、より負側に位置するメモリセルＭＣの保持データを読み出す方法について以下説明する。
【００９２】
２．データの読み出し動作  
次に、図１１、図１２を用いてデータ読み出し動作について説明する。ここで、例えばＭＯＳトランジスタ５５の閾値を、例えばＶｔｈ５５＝−２．０Ｖとする。このＭＯＳトランジスタ５５のゲートにゼロ電位を与えたとき、ＭＯＳトランジスタ５５は電流Ｉｒｅｆｃｅｌｌを流すものとする。すなわち、電流Ｉｒｅｆｃｅｌｌとは、閾値が−２．０ＶのメモリセルＭＣが流すことの出来る電流である。上述の通り、ＭＯＳトランジスタ２２が流す電流ｉＦＬＴも電流Ｉｒｅｆｃｅｌｌと同値の電流を流す。従って、ＳＣＯＭの電位に応じて、このＳＣＯＭとＳＥＮとがチャージシェアをするか否かで−２．０Ｖを判断閾値Ｖ０１とした読み出しが可能となる。このように変形例１では、更に負側での閾値読み出しを行うことが出来る。なお、ここでもメモリセルＭＣ６３を読み出し対象とする。
【００９３】
また、ソース線ＳＬに供給されるＣＥＬＳＲＣやロウデコーダ２の出力電圧であるが、これら電圧は、上記第１の実施形態と同様であるため説明を省略し、ここでは、読み出し時のＳＣＯＭの電位に着目する。
【００９４】
図１１及び図１２に示すように上記同様の読み出し動作において、ＮＡＮＤストリング１０には読み出そうとするメモリセルＭＣが有する閾値に応じて電流Ｉｃｅｌｌ０、又は電流Ｉｃｅｌｌ１（以下、ＣＡＳＥ （ａ）ではＩｃｅｌｌ_１ａ、ＣＡＳＥ （ｂ）ではＩｃｅｌｌ_１ｂとする）のいずれか電流が流れる。つまり、より負側に遷移した閾値を有するのであれば、これに応じて電流Ｉｃｅｌｌは大きな値とされる。以下、読み出し動作時チャージシェアの有無でメモリセルＭＣ６３の保持データを場合分けする。
【００９５】
・ＣＡＳＥ （ａ）    チャージシェア無し  
電圧（Ｖｓｅｎ＋α）の値がＳＣＯＭの電位よりも小さい場合、信号ＸＸＬを“Ｈ”レベルとしてもＳＥＮとＳＣＯＭとの間でチャージシェアは生じない。このため、ＳＥＮは“Ｈ”レベルを維持する。従って、メモリセルＭＣ６３の保持データとして“１”データが読み出される。ここで、電圧（Ｖｓｅｎ＋α）の値がＳＣＯＭの電位よりも小さいということは、電流Ｉｃｅｌｌａを流すメモリセルＭＣ６３の電流駆動力Ｉｆ６３と電流Ｉｒｅｆを流すＭＯＳトランジスタ２３の電流駆動力Ｉｆ２３との間に、Ｉｆ６３＞Ｉｆ２３という関係が成立していることが分かる。これは、Ｉｆ６３＞Ｉｆ２３であるとＳＣＯＭから放電される量よりも流れ込む量が多くなるからである。つまり、今着目しているメモリセルＭＣ６３は、−２．０Ｖの閾値を有するメモリセルＭＣが流す電流Ｉｒｅｆｃｅｌｌよりも大きな電流を流すことの出来る閾値を有していることが分かる。換言すればメモリセルＭＣ６３とは−２．０Ｖよりも更に負側に位置していることが分かる（図１１、ＣＡＳＥ （ａ）の分布を参照）。このように、メモリセルＭＣ５５の閾値を−２．０Ｖとすることによって、より負側のメモリセルＭＣの保持データを読み出すことが出来る。
【００９６】
・ＣＡＳＥ （ｂ）    チャージシェア有り  
電圧（Ｖｓｅｎ＋α）がＳＣＯＭの電位よりも大きい場合、信号ＸＸＬを“Ｈ”レベルとするとチャージシェアが生じる。このため、ＳＥＮは“Ｈ”レベル＝＞“Ｌ”レベルへと遷移し、この結果メモリセルＭＣ６３の保持データとして“０”データが読み出される。ここで、ＳＣＯＭの電位が電圧（Ｖｓｅｎ＋α）よりも小さいということは、電流Ｉｃｅｌｌｂを流すメモリセルＭＣ６３の電流駆動力Ｉｆ６３と電流Ｉｒｅを流すＭＯＳトランジスタ２３の電流駆動力Ｉｆ２３との間にＩｆ６３＜Ｉｆ２３という関係が成立していることが分かる。これは上記と逆の現象でＳＣＯＭに流れ込む量よりも放電される量の方が多くなるからである。つまり、今着目しているメモリセルＭＣ６３とは、−２．０Ｖの閾値を有するメモリセルＭＣが流す電流Ｉｒｅｆｃｅｌｌよりも小さな電流を流す閾値を有していることが分かる。（図１１中のＣＡＳＥ（ｂ）参照）換言すればメモリセルＭＣ６３とは−２．０Ｖよりも正側に位置していることが分かる。
【００９７】
なお、ここではリファレンスセルとして−２．０Ｖの閾値を有するメモリセルＭＣを用いて、すなわち判断閾値Ｖ０１を−２．０Ｖとして、これを境界に“０”、“１”データの読み出しを行ったが、判断閾値Ｖ０１はこの値に限定されない。すなわち、−２．０Ｖとは一例として挙げた値であって、これ以外の値であって良い。つまり、リファレンスセルの閾値を更に負側にシフトさせることで、判断閾値Ｖ０１をより負側へとシフトさせて読み出し動作を行っても良い。
【００９８】
＜変形例１に係る効果＞  
変形例１に係る半導体記憶装置であると、上記（１）及び（２）に加え（３）の効果を奏することが出来る。  
（３）更にデータの読み出し判定閾値をより負側に下げることが出来る。  
変形例１に係る半導体記憶装置であると、上記したようにリファレンスセルとして機能するメモリセルＭＣ５５を備えた定電流源５０を具備する。この定電流源５０が備えるメモリセルＭＣ５５の閾値を消去動作によって任意に設定することで、読み出したい判断閾値Ｖ０１をより負側にシフトさせることが出来る。つまり、変形例１に係る構成であると、例え外部電圧Ｖｃｃが低電圧であってもこれに律速されることなく、判断閾値Ｖ０１をより負側にシフトさせることが出来る。
【００９９】
［第２の実施形態］  
次に図１３〜図１５を用いて第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態に係る半導体記憶装置は、カップリングで上昇したビット線ＢＬの電位を放電する際、ＭＯＳトランジスタ２２の電流経路の一端（ノードＮ２）に供給される電位をゼロ電位よりも大きな値（以下、中間電位）とするものである。以下では、“０”データを読み出すビット線ＢＬに着目して説明する。なお、上記構成と同一の構成については説明を省略する。
【０１００】
１．構成例  
１−１．電圧発生回路４  
図１３に第２の実施形態に係る電圧発生回路４のブロック図を示す。図１３に示すように、電圧発生回路４は更にＮＥＧ_ＳＲＣ Ｄｒｉｖｅｒ４−６、及びスイッチとして機能するＭＯＳトランジスタ４−７を備える。このＮＥＧ_ＳＲＣ Ｄｒｉｖｅｒ４−６は、中間電位（例えば１．０Ｖ）を生成する。ＮＥＧ_ＳＲＣ Ｄｒｉｖｅｒ４−６は、生成した中間電位をＭＯＳトランジスタ４−７を介してＭＯＳトランジスタ２２の電流経路の一端（ノードＮ２）に供給する。
【０１０１】
ＭＯＳトランジスタ４−７は、ＮＥＧ_ＳＲＣ Ｄｒｉｖｅｒ４−６の出力とノードＮ２とを接続可能とするトランジスタである。つまり、本実施形態において、スイッチトランジスタＳＷをオフ、ＭＯＳトランジスタ４−７をオン状態とし、ノードＮ２に中間電位が転送される。
【０１０２】
２．読み出し動作時の各信号、及び各ノードの電位について  
次に、第２の実施形態に係るセンスアンプ７における各信号、及びビット線ＢＬを含む各ノードの電位変化について説明する。具体的には、読み出し動作時のノードＮ２、信号ＢＬＸ、信号ＢＬＣ、ＣＥＬＳＲＣ、ビット線ＢＬ、ＳＥＮ、信号ＣＬＫ、及び信号ＸＸＬのタイムチャートを示す。第２の実施形態では、読み出し時においてノードＮ２の電位が中間電位とされる点、上記第１の実施形態と異なる。それ以外の動作は上記第１の実施形態と同様であるため説明を省略する。
【０１０３】
図１４に示すように、ＮＥＧ_ＳＲＣ Ｄｒｉｖｅｒ４−６は、ノードＮ２に中間電圧を生成し、これをノードＮ２に供給する。このため時刻ｔ０以降、ノードＮ２の電位は中間電位とされる。このため、例えば“０”データを読み出すビット線ＢＬは時刻ｔ２´で電圧Ｖ０に達し、この時刻ｔ２´以降同電位とされる。
【０１０４】
３．読み出し動作  
次に図１５を用いて、センスアンプ７による“０”データの読み出し動作について説明する。ここでもメモリセルＭＣ６３を読み出し対象とし、メモリセルＭＣ６３が“０”データを保持する場合を一例に挙げる。なお、ソース線ＳＬ、すなわちＣＥＬＳＲＣに供給される電圧ＶＤＤやロウデコーダ２の出力電圧であるが、これら上記第１、第２の実施形態と同様であるため説明を省略する。
【０１０５】
図１５に示すように上記同様の読み出し動作によって、メモリセルＭＣ６３はオフ状態とされ、ＮＡＮＤストリング１０には微少電流Ｉｃｅｌｌ０が流れる。ここで、ＮＥＧ_ＳＲＣ Ｄｒｉｖｅｒ４−６が、ＭＯＳトランジスタ２３の電流経路の一端、すなわちノードＮ２に中間電位を供給する。ここで、信号ＢＬＸによってＭＯＳトランジスタ２２は十分オン状態とされているため、ＳＣＯＭの電位は、ノードＮ２の電位、すなわち中間電位の値と同値される。また、メモリセルＭＣ０〜６２までオン抵抗が多少存在するがノードＮ１１の電位はこのＳＣＯＭの電位とされる。つまり、メモリセルＭＣ６３のＶｄｓ（ソース−ドレイン間電圧）は電圧（ＶＤＤ−ＳＣＯＭの電位）とされる。
【０１０６】
次いでセンス動作を行う。すなわち、信号ＸＸＬを“Ｈ”レベルとし、ＳＥＮとＳＣＯＭとでチャージシェアを行う。この際、信号ＸＸＬの値の値をノードＮ２の上昇に合わせて電圧（Ｖｔｈ＋Ｖｓｅｎ＋中間電位）とする。すなわち、信号ＸＸＬが“Ｈ”レベルとされ、チャージシェアの結果“０”データ読み出しが出来るよう、この信号ＸＸＬの値を設定する。この結果、ＳＥＮの電位は“Ｈ”レベルから“Ｌ”レベルへと遷移し、“０”データ読み出しが完了する。
【０１０７】
＜第２の実施形態に係る効果＞  
第２の実施形態に係る半導体記憶装置であると上記（１）及び（２）の効果に加え、更に以下（４）及び（５）の効果を奏することが出来る。  
（４）読み出し対象のメモリセルＭＣに係るＶｄｓを低減することが出来る。  
すなわち、第２の実施形態に係る半導体記憶装置であると、ＮＥＧ_ＳＲＣ Ｄｒｉｖｅｒ４−６が生成した中間電位をＭＯＳトランジスタ２２の電流経路の一端（ノードＮ２）に供給する構成を備える。従って、“０”データを読み出す際に、選択メモリセルＭＣ６３のドレイン−ソース間に係る電圧を低減することが出来、ゲートを“Ｌ”レベルとしてもソース−ドレイン間でリーク電流を流してしまう、所謂パンチスルーを抑制することが出来る。この様に、第２の実施形態に係る半導体記憶装置であると電圧Ｖｄｓを小さくすることで短チャネル効果を抑制することが出来る。
【０１０８】
（５）読み出し動作を早くできる。  
第２の実施形態に係る半導体記憶装置であると、中間電位を発生させるＮＥＧ_ＳＲＣ Ｄｒｉｖｅｒ４−６を備える。このＮＥＧ_ＳＲＣ Ｄｒｉｖｅｒ４−６によって読み出し時にノードＮ２を中間電位とすることで、例えば“０”データを読み出すビット線ＢＬの電位を素早く所定の電位に到達させることが出来る。すなわち、素早い読み出し動作を実現することが出来る。
【０１０９】
［第３の実施形態］  
次に図１６及び図１７を用いて第３の実施形態について説明する。第３の実施形態に係る半導体記憶装置は、読み出そうとするメモリセルＭＣのアドレスに応じて信号ＸＸＬに供給する電圧を可変な値とするものである。以下、第３の実施形態に係る構成について説明する。なお、信号ＢＬＣ＞信号ＸＸＬという関係を満たしつつ、信号ＸＸＬを可変とするものである。
【０１１０】
１．構成  
１−１．制御部６  
図１６に示すように、第３の実施形態に係る制御部６は、テーブル６１を備える。テーブル６１は、読み出そうとするメモリセルＭＣのアドレス情報（図中、選択ワード線ＷＬと表記）、このアドレス情報に応じて算出されるセンスアンプ７までのビット線ＢＬの距離、及びそのビット線ＢＬ長に応じた抵抗値、の対応を示す。
【０１１１】
具体的には、図示するように、選択ワード線ＷＬ０の場合、ビット線ＢＬ長はｌ０、ビット線ＢＬの抵抗値ＲはＲ０である。以下同様にワード線ＷＬ１〜ＷＬ１０２３まで対応するビット線ＢＬ長及びそのビット線ＢＬ長に応じた抵抗値Ｒが示される。
【０１１２】
制御部６は、読み出そうとするメモリセルＭＣのアドレス情報をデータ入出力回路から受け取ると、このアドレス情報に応じて対応テーブル６１を参照し、アドレス情報に応じたビット線ＢＬの距離ｌ及び抵抗値Ｒを確認する。次いで、制御部６はこの抵抗値Ｒに応じて信号ＸＸＬの値を設定する。
【０１１３】
２．選択ワード線ＷＬと信号ＸＸＬとの対応概念図  
次に、図１７を用いて選択ワード線ＷＬと信号ＸＸＬに供給される電圧の関係を示した概念図について説明する。図１７は、メモリセルアレイ１とセンスアンプ７の一部構成とを示したブロック図である。ここでは、メモリセルアレイ１に、ブロックＢＬＫ０〜ＢＬＫ１５が設けられる場合を一例として説明する。
【０１１４】
図示するように、ブロックＢＬＫ０〜ＢＬＫ１５の各々にはそれぞれワード線ＷＬ０〜ＷＬ６３、ＷＬ６４〜ＷＬ１２７、・・・、ＷＬ９６０〜ＷＬ１０２３が設けられ、またビット線ＢＬ０〜ビット線ＢＬｎがこれらブロックＢＬＫ０〜ＢＬＫ１５を貫通するように形成される。つまり、選択されるワード線ＷＬに応じて、読み出そうとするメモリセルＭＣとセンスアンプ７との距離が変化する。
【０１１５】
具体的には図１７に示すようにワード線ＷＬ０が選択された場合、制御部６はテーブル６１を参照し、センスアンプ７までのビット線ＢＬの距離ｌ及び抵抗値Ｒの値を確認する。参照の結果、距離ｌ＝ｌ０、抵抗値Ｒ＝Ｒ０であるため、制御部６はこの抵抗値Ｒ０に応じて信号ＸＸＬの値を設定する。
【０１１６】
具体的には、読み出し時、ビット線ＢＬには電流ｉＦＬＴ（メモリセルＭＣが流す電流は、電流Ｉｃｅｌｌ）が流れる。従って、ビット線ＢＬの長さに起因して低下する電圧は電流ｉＦＬＴ×Ｒ０とされる。これにより、制御部６は信号ＸＸＬの値を電圧（Ｖｔｈ２５＋Ｖｓｅｎ）＝＞電圧（Ｖｔｈ２５＋Ｖｓｅｎ−ｉＦＬＴ×Ｒ０）に設定する。
【０１１７】
また、ワード線ＷＬ１０２３が選択された場合も同様に制御部６はテーブル６１を参照する。この場合、テーブル６１に示すように、距離ｌ＝ｌ１０２３、抵抗値Ｒ＝Ｒ１０２３であるため、制御部６はこの抵抗値Ｒ１０２３に応じて信号ＸＸＬの値を設定する。具体的には、制御部６は信号ＸＸＬの値を電圧（Ｖｔｈ２５＋Ｖｓｅｎ）＝＞電圧（Ｖｔｈ２５＋Ｖｓｅｎ−ｉＦＬＴ×Ｒ０）に設定する。
【０１１８】
なお、上記第２の実施形態で説明したように、電圧ノードＮ２の電位に応じて、この信号ＸＸＬの値も変動する。すなわち、ワード線ＷＬ０が選択された場合にはＸＸＬ＝電圧（Ｖｔｈ２５＋Ｖｓｅｎ−ｉＦＬＴ×Ｒ０＋中間電位）、ワード線ＷＬ１０２３が選択された場合にはＸＸＬ＝電圧（Ｖｔｈ２５＋Ｖｓｅｎ−ｉＦＬＴ×Ｒ１０２３＋中間電位）とされる。
【０１１９】
＜第３の実施形態に係る効果＞  
第３の実施形態に係る半導体記憶装置であっても、上記（１）及び（２）の効果に加え以下（６）の効果を奏することが出来る。  
（６）データ誤読み出しを抑制することが出来る。  
上述したように読み出されたデータは、ビット線ＢＬを介してセンスアンプ７に到達するまでこのビット線ＢＬ抵抗の影響を受け、所定の電圧値よりも低下する。このため、例えばワード線ＷＬ１０２３のメモリセルＭＣ１０２３が選択された場合、センスアンプ７までの距離が一番遠くなる。このため、そもそも読み出しデータは“０”データに対応する電圧だったにも関わらず、ＳＣＯＭで検知される電圧が低下し“１”データと誤読み出しをしてしまう恐れがある。
【０１２０】
この点、第３の実施形態に係る半導体記憶装置によれば、上述の通りアドレス情報に応じて信号ＸＸＬの値を設定するため、例えワード線ＷＬ１０２３のメモリセルＭＣ１０２３からデータを読み出した場合であっても誤読み出しを低減することが出来る。
【０１２１】
［第４の実施形態］  
次に図１８を用いて第４の実施形態に係る半導体記憶装置について説明する。第４の実施形態に係る半導体記憶装置は、センス時（チャージシェア時）にＭＯＳトランジスタ２２をオフ状態とすることで“１”データ読み出し時においてＳＣＯＭの電位を上昇させ、誤読み出しを低減するものである。なお、センスアンプ７の構成は、第１の実施形態で説明した構成と同様であるため説明を省略する。
【０１２２】
１．読み出し動作  
図１８を用いてデータの読み出し動作について説明する。図１８は、“０”、“１”データの読み出しビット線ＢＬの電位、信号ＸＸＬ、及び信号ＢＬＸのタイムチャートである。なお、“１”データを読み出すビット線ＢＬについては、図１８に示すように電流Ｉｃｅｌｌ_ｍｉｎを流すメモリセルＭＣとする。すなわち、読み出そうとするメモリセルＭＣが“１”データを示す閾値分布の高電位側に分布する場合を想定する。  
時刻ｔ０において、ワード線ＷＬに所定の電圧を転送し、メモリセルＭＣの保持データに応じた電流ＩｃｅｌｌをＮＡＮＤストリング１０に流す。すると、“０”を読み出すビット線ＢＬは０Ｖへと下降し、また“１”データを読み出すビット線ＢＬは時刻ｔ１で電圧Ｖ１にまで下降する。
【０１２３】
“１”データを読み出すビット線ＢＬについて電圧Ｖ１へと下降してしまうのは、上述の通りＭＯＳトランジスタ２２にはＳＣＯＭの電位を放電する電流ｉＦＬＴと電流Ｉｃｅｌｌ_ｍｉｎとの間に、例えば電流Ｉｃｅｌｌ_ｍｉｎ＜電流ｉＦＬＴという関係があるからである。従ってこの場合、時刻ｔ０において信号ＢＬＸ＝“Ｈ”レベルとすると、ビット線ＢＬの電位は下降してしまう。
【０１２４】
そこで、時刻ｔ１において信号ＢＬＸを“Ｌ”レベルとし、ＭＯＳトランジスタ２２をオフ状態とすることで電流ｉＦＬＴを停止する。すると、“１”データを読み出すビット線ＢＬに対応するＳＣＯＭの電位が上昇する。これは前述の通り電流ｉＦＬＴを停止しているからである。次いで時刻ｔ２においてＳＥＮとＳＣＯＭとの間でチャージシェアを行う。つまり、信号ＸＸＬを“Ｈ”レベルとし、センス動作を行う。
【０１２５】
チャージシェアが終了すると、時刻ｔ３において信号ＸＸＬを再度“Ｌ”レベルとする。その後、時刻ｔ４において信号ＢＬＸを“Ｈ”レベルとする。
【０１２６】
＜第４の実施形態に係る効果＞  
第４の実施形態に係る半導体記憶装置であると、上記（１）、（２）の効果に加え（７）の効果を奏することが出来る。  
（７）“１”データの誤読み出しを低減することが出来る。  
“１”データを保持するメモリセルＭＣであっても、メモリセルＭＣの閾値が高い場合など“０”データと判断される程度にＩｃｅｌｌ１が小さい場合がある。この様な場合に電流ｉＦＬＴを流すとＳＣＯＭの電位が低減してしまい“０”データと誤読み出しをしてしまう恐れがある。この点、第４の実施形態に係る半導体記憶装置によればＳＣＯＭの電位を低減させることなく、誤読み出しを低減させることが出来る。これは、チャージシェアの前に信号ＢＬＸをオフ状態とし、ＳＣＯＭの電位を上昇させるからである。これによって“０”データと誤読み出しすることを抑制させることが出来る。
【０１２７】
また、第４の実施形態に係る半導体記憶装置によればＭＯＳトランジスタ２５を長くオン状態とさせることが出来、誤読み出しを抑制することが出来る。つまり、仮に電流ｉＦＬＴを流し続けることでＳＣＯＭの電位が減少してしまうことによる誤読み出しが生じないよう、チャージシェアの時間を短くしようと信号ＸＸＬを極端に短くすると、他のビット線ＢＬにおいて実際ビット線ＢＬの電位がゼロ電位にも関わらず、この信号ＸＸＬがオン状態とされる時間が短いことで十分にチャージシェアが行われずＳＥＮの電位が“Ｌ”レベルに遷移しない場合がある。これに対し、第４の実施形態に係る半導体記憶装置によれば電流ｉＦＬＴを流さないため、例えＩｃｅｌｌ１の値が小さい場合であってもＳＣＯＭの電位が上昇するので、上記のように信号ＸＸＬのオン期間を短くする必要も無くなる。
【０１２８】
なお、全ビット線ＢＬに対し同時読み出しを行っているため、全センスアンプ７における信号ＢＬＸをオフ状態とする。このため仮に“１”データを読み出すビット線ＢＬのＳＣＯＭの電位が上昇したことに起因して、“０”データを読み出すビット線ＢＬの電位がカップリングで上昇したとしても、これに起因する誤読み出しは生じない。これは、電流ｉＦＬＴを停止した後、“１”データ読み出しをするビット線ＢＬのＳＣＯＭの電位が上昇するが、この上昇分による“０”データ読み出しをするビット線ＢＬのブースト分は小さいためである。
【０１２９】
＜変形例２＞  
次に図１９を用いて第４の実施形態の変形例（以下、変形例２）に係る半導体記憶装置について説明する。変形例２に係る半導体記憶装置は、信号ＢＬＸを前倒しして“Ｌ”レベルとする点、上記第４の実施形態と異なる。なお、構成については上記第４の実施形態と同様であるため説明を省略する。
【０１３０】
１．タイムチャート  
縦軸にビット線ＢＬ、信号ＸＸＬ、及び信号ＢＬＸを取り、横軸に時間を取る。なお、上記図１８と異なる点のみ説明する。  
図１９に示すように、（時刻ｔ０＜）時刻ｔ０´（＜時刻ｔ２）において、信号ＢＬＸを“Ｌ”レベルとする。これにより、“１”データを読み出すビット線ＢＬの電位は、電圧Ｖ２（＞電圧Ｖ１）まで下降した後、再度上昇する。なお、“０”データを読み出すビット線ＢＬについては、時刻ｔ０´の時点で電流ｉＦＬＴによって放電されている。
【０１３１】
＜変形例２に係る効果＞  
変形例２に係る半導体記憶装置であると、例えば“１”データを読み出すビット線ＢＬに流れる電流Ｉｃｅｌｌと電流ｉＦＬＴとの電流駆動力の大きさに応じた誤読み出しを低減することが出来る。  
すなわち、上記したように“１”データを保持するメモリセルＭＣであっても、図１８、図１９で示したように閾値分布の高電圧側に位置し、電流Ｉｃｅｌｌ１_ｍｉｎを流すメモリセルＭＣである場合がある。このような場合、電流ｉＦＬＴを流す電流駆動力の方が大きく、ビット線ＢＬの電位が放電されてしまいデータの誤読み出しを招く恐れがある。
【０１３２】
これに対し、変形例２に係る半導体記憶装置であると、ビット線ＢＬの電位が下降し、誤読み出しが生じてしまう前に信号ＢＬＸを“Ｌ”レベルとすることで、ＳＣＯＭの電位を電圧Ｖ２以上に保つことが出来る。これにより、データの誤読み出しを低減することが出来る。
【０１３３】
＜変形例３＞  
次に、図２０を用いて第４の実施形態の変形例（以下、変形例３）に係る半導体記憶装置について説明する。変形例３に係る半導体記憶装置は、ＣＥＬＳＲＣに電圧（Ｅｖｔ＋α）を供給する点で、上記実施形態と異なる。また変形例３において、構成については上記実施形態と同様であるため、説明を省略し、読み出し動作について説明する。
【０１３４】
１．タイムチャート  
図２０を用いてセンスアンプ７による“０”データの読み出し動作について説明する。ここでもメモリセルＭＣ６３を読み出し対象とし、メモリセルＭＣ６３が“０”データを保持する場合を一例に挙げる。なお、上述したようにソース線ＳＬ、すなわちＣＥＬＳＲＣに供給される電圧以外、ロウデコーダ２の出力電圧や各信号の動作については同様であるため説明を省略する。
【０１３５】
図２０に示すように、時刻ｔ０´以降において、信号ＢＬＸが“Ｌ”レベルとされ、隣接する“１”データを読み出すビット線ＢＬにおいて電圧の上昇が生じると、これに伴い“０”データを読み出すビット線ＢＬの電位がカップリングによって上昇する。変形例３では、ＣＥＬＳＲＣの電位は、電圧（Ｅｖｔ＋α）が供給される。このため、時刻ｔ４において“１”データを読み出すビット線ＢＬの電位の上昇は、電圧（Ｅｖｔ＋α）−（ＲＢＬ＋オン抵抗）×ｉＦＬＴとされ、“０”データを読み出すビット線ＢＬの電位は、この“１”データを読み出すビット線ＢＬの電位に応じた値とされる。なお、電圧Ｅｖｔとは、読み出そうとするメモリセルＭＣの閾値の閾値電圧であり、電圧ＶＤＤよりも小さな値である。
【０１３６】
＜変形例３に係る効果＞  
変形例３に係る半導体記憶装置であると、“１”データを読み出すビット線ＢＬの電圧上昇に伴うデータ誤読み出しを低減することが出来る。すなわち、変形例３に係る半導体記憶装置によれば、ＣＥＬＳＲＣに電圧（Ｅｖｔ＋α）＜ＶＤＤが供給される。このため、“１”データの読み出し時において読み出し対象とされるメモリセルＭＣのソースに現れる電圧は、電圧Ｅｖｔまたは電圧（Ｅｖｔ＋α）とされる。つまり、信号ＢＬＸが“Ｌ”レベルとされ、ビット線ＢＬ（ＳＣＯＭ）の電位が上昇した場合であっても、“１”データを読み出すビット線ＢＬの電位は電圧（（Ｅｖｔ＋α）−（ＲＢＬ＋オン抵抗）×ｉＦＬＴ）とされる。つまり、この“１”データを読み出すビット線ＢＬの電圧上昇に伴って、例え“０”データを読み出すビット線ＢＬの電位がカップリングによって上昇したとしても、ＣＥＬＳＲＣに供給される電圧が電圧ＶＤＤよりも小さい。従って、この“０”データを読み出すビット線ＢＬの電位は、誤読み出しされる程度にまで上昇することがない。
【０１３７】
［第５の実施形態］  
次に、図２１を用いて第５の実施形態について説明する。図２１はセンスアンプ７の回路図であって、ＭＯＳトランジスタ２２の閾値ばらつきを測定する概念図である。これは、ＭＯＳトランジスタ２２のばらつくと、定電流源５０とのミラー回路で得られた電流ｉＦＬＴにばらつきが生じるからである。
【０１３８】
１．構成例  
図２１に示すように、センスアンプ７はＸＤＬ６０及びＤＴＣＴ７０を更に備える。ここでは、Ｉｃｅｌｌ_ｍｉｎを測定する経路に着目するため、測定に係る構成のみ説明し、他は省略する。
【０１３９】
ＤＴＣＴ７０は、ｎチャネル型ＭＯＳトランジスタ７１〜７３を備える。ＭＯＳトランジスタ７１の電流経路の一端はこの配線ＤＢＵＳに接続され、ゲートはノードＮ５に接続される。ＭＯＳトランジスタ７２の電流経路の一端はＭＯＳトランジスタ７１の他端と共通接続され、ゲートには信号ＩＣＥＬが供給される。また、ＭＯＳトランジスタ７３の電流経路の一端はＭＯＳトランジスタ７２の他端に接続され、ゲートはノードＮ６に接続され、電流経路の他端はＩｃｅｌｌ_ｍｏｎを計測する外部機器に接続される。
【０１４０】
この構成において、ＭＯＳトランジスタ７３、７２、７１、ＭＯＳトランジスタ２７、ＭＯＳトランジスタ２３、及びＭＯＳトランジスタ２２をそれぞれオン状態とすることで電流Ｉｃｅｌｌ_ｍｏｎをノードＮ２に向かって流す。つまり、ＭＯＳトランジスタ７３、７２、７１、配線ＤＢＵＳ、ＭＯＳトランジスタ２７、ＳＥＮ、ＭＯＳトランジスタ２３、ＳＣＯＭ、及びＭＯＳトランジスタ２２を介して、このＭＯＳトランジスタ２２に流れる電流Ｉｃｅｌｌ_ｍｏｎを外部機器にて計測する。
【０１４１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。ｉＦＬＴの値書く  １：２６  待ち時間同じ、１：２８：００
【符号の説明】
【０１４２】
１…メモリセルアレイ、２…ロウデコーダ、３…データ入出力回路、４…電圧発生回路、５…ソース線ＳＬドライバ、６…制御部、７…センスアンプ、１０…ＮＡＮＤストリング、２０〜２３、２５〜４１、５２〜５５…ＭＯＳトランジスタ、２４…キャパシタ素子、５０…定電流源、６１…対応テーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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