(57)【要約】【課題】スパイラルインダクタを有する半導体装置における寄生容量の低減と、Ｑ値の低下を抑制すること。【解決手段】半導体基板と、前記半導体基板の表面近傍に設けられた複数個の素子分離領域と、前記素子分離領域間の半導体基板上に設けられた能動素子部と、基板上に積層された複数の配線層と、前記素子分離領域のうち第１の素子分離領域の鉛直上方であって、かつ、前記配線層のうち少なくとも最上の配線層に設けられたスパイラルインダクタとを備え、前記スパイラルインダクタが形成されたインダクタ形成領域の鉛直下方であって、かつ、前記第１の素子分離領域の半導体基板表面上にシリサイド形成防止膜が形成されていることを特徴とする半導体装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面近傍に設けられた複数個の素子分離領域と、
前記素子分離領域間の半導体基板上に設けられた能動素子部と、
前記半導体基板上に積層された複数の配線層と、
前記素子分離領域のうち第１の素子分離領域の鉛直上方であって、かつ、前記配線層のうち少なくとも最上の配線層に設けられたスパイラルインダクタとを備え、
前記スパイラルインダクタが形成されたインダクタ形成領域の鉛直下方であって、かつ、
前記第１の素子分離領域の半導体基板表面上にシリサイド形成防止膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記スパイラルインダクタは、前記複数の配線層のうち、最上の配線層のみに形成されるか、または、
前記最上の配線層とその直下の配線層とに形成され、かつ、前記２つの配線層にそれぞれ形成されたスパイラルインダクタがビアで接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スパイラルインダクタが形成されたインダクタ形成領域の鉛直下方であって、前記半導体基板上の各配線層の内部には、配線パターンが形成されないことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記シリサイド形成防止膜は、シリコン酸化膜、シリコン窒化膜、もしくはシリコン窒酸化膜のいずれかの単層膜、またはこれらの膜のいずれかの積層膜であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記シリサイド形成防止膜の水平方向の幅、および前記第１の素子分離領域の水平方向の幅が、前記スパイラルインダクタが形成されたインダクタ形成領域の水平方向の幅よりも広いことを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記スパイラルインダクタを形成する配線層は、アルミニウム−銅化合物、銅、若しくはそれらを含む積層膜で形成されることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、スパイラルインダクタを有する半導体装置に関する。
【背景技術】
【０００２】
高周波回路を混載した半導体集積回路において、インダクタンス素子として金属配線層を螺旋状に形成したスパイラルインダクタが用いられる。より大きなインダクタンスを得るためには、スパイラルインダクタの巻き回数を増やすことが有効である。
しかし、一方でスパイラルインダクタの巻き回数を増やすと配線抵抗の増加や、半導体基板との寄生静電容量が増加するので、Ｑ値の損失が大きくなりインダクタンスの増加分によるＱ値の改善が目減りすることとなる。
【０００３】
上記の問題を解決するために、半導体基板から最も離れた最上層の配線層を、他の配線層より膜厚の厚い金属膜で形成し、その最上層の配線層と同じ層にスパイラルインダクタを形成することが一般的である。また、下層の配線層には、ダミーパターンが形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２５８６００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、この場合においても、下層の配線層のダミーパターンにより、同様の寄生静電容量の問題が発生する。また、下層配線層のダミーパターンを全て除去すると、ＣＭＰ(化学的機械研磨法)工程での層間絶縁膜のディッシングにより、表面が落ち込むような形状となり、スパイラルインダクタと半導体基板間の絶縁膜の合計膜厚が目減りすることにより、同様に寄生静電容量の増加の問題が発生する。さらにスパイラルインダクタやその周辺部においても、他の領域とのウェハー表面高さの違いから、フォトパターニング時のフォーカスのずれが発生し、コンタクトや配線層の加工不良が起こり得る。
【０００６】
また、特許文献１には、インダクタを形成する高周波配線と、高周波配線と相異なる層に設けられたダミーパターンとを備え、図３（ａ）のようにダミーパターンを、平面視で、高周波配線と重なる領域を避けるように配置して、高周波配線の磁界によりダミーパターンに発生する渦電流を抑制する半導体装置が提案されている。
【０００７】
しかしながら、特許文献１のようにダミー導体パターンを配置した場合においても、次のような問題が発生する。
すなわち、インダクタとなる高周波配線の直下にはダミーパターンは無いが、インダクタの周囲のダミーパターンとインダクタとの間に寄生容量が発生する。
また、図３（ｂ）に示すようにインダクタンスを増加させるためにスパイラルインダクタの巻き回数を増加したり、配線抵抗を低下させるためにスパイラルインダクタの配線幅を太くしたりした場合には、ダミーパターンが十分に充填されないので、上記したディッシングと同様に、寄生容量が増加するという問題が発生する。
さらに、配線層数が少ない場合においては、ダミーパターンの有無によるスパイラルインダクタと半導体基板間の絶縁膜の合計膜厚が少なくなるために、寄生容量に関して十分な改善効果が得られない。
【０００８】
そこで、この発明は、以上のような事情を考慮してなされたものであり、製造工程やコストを増加することなく、寄生容量を低減させて、Ｑ値の損失を少なくしたスパイラルインダクタを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明は、半導体基板と、前記半導体基板の表面近傍に設けられた複数個の素子分離領域と、前記素子分離領域間の半導体基板上に設けられた能動素子部と、前記半導体基板上に積層された複数の配線層と、前記素子分離領域のうち第１の素子分離領域の鉛直上方であって、かつ、前記配線層のうち少なくとも最上の配線層に設けられたスパイラルインダクタとを備え、前記スパイラルインダクタが形成されたインダクタ形成領域の鉛直下方であって、かつ、前記第１の素子分離領域の半導体基板表面上にシリサイド形成防止膜が形成されていることを特徴とする半導体装置を提供するものである。
【００１０】
また、前記スパイラルインダクタは、前記複数の配線層のうち、最上の配線層のみに形成されるか、または、前記最上の配線層と、その直下の配線層とに形成され、かつ、前記２つの配線層にそれぞれ形成されたスパイラルインダクタがコンタクトビアで接続されていることを特徴とする。
【００１１】
さらに、前記スパイラルインダクタが形成されたインダクタ形成領域の鉛直下方であって、前記半導体基板上の各配線層の内部には、配線パターンが形成されないことを特徴とする。
また、前記シリサイド形成防止膜は、シリコン酸化膜、シリコン窒化膜、もしくはシリコン窒酸化膜のいずれかの単層膜、またはこれらの膜のいずれかの積層膜であることを特徴とする。
【００１２】
また、前記シリサイド形成防止膜の水平方向の幅、および前記第１の素子分離領域の水平方向の幅が、前記スパイラルインダクタが形成されたインダクタ形成領域の水平方向の幅よりも広いことを特徴とする。
また、前記スパイラルインダクタを形成する配線層は、アルミニウム−銅化合物、銅、若しくはそれらを含む積層膜で形成されることを特徴とする。
【発明の効果】
【００１３】
この発明によれば、スパイラルインダクタを形成するインダクタ形成領域の鉛直下方であって、第１の素子分離領域の上の半導体基板表面上に、シリサイド形成防止膜が形成されているので、配線層およびスパイラルインダクタの配線構造に関係なく、寄生容量を低減でき、Ｑ値の低下を抑制できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の半導体装置の形成方法の一実施例を説明する断面図である。
【図２】本発明の半導体装置の形成方法の一実施例を説明する断面図である。
【図３】従来のスパイラルインダクタを有する半導体装置の説明図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について、製造工程の断面図を用いて説明する。
図１（ａ）〜 図１（ｄ）および図２（ｅ）、図２（ｆ）に、本発明の半導体装置の形成方法の一実施例を説明する断面図を示す。
【００１６】
この発明の半導体装置は、図２（ｆ）に示すように、主として、半導体基板１０１と、複数個の素子分離領域１０２と、能動素子部（１０４，１０５）と、積層された複数の配線層（１１１，１１４，１１５）と、スパイラルインダクタ１０３ａと、シリサイド形成防止膜１０６とから構成される。
ここで、能動素子部は、素子分離領域間の半導体基板上に形成されるトランジスタ部１０４やポリ抵抗部１０５に相当する。
配線層は、半導体基板上に積層された金属配線層（１１１，１１４，１１５）に相当し、異なる層に属する金属配線層は、層間を貫くコンタクトビアによって接続される。
【００１７】
複数の配線層のうち、最上の配線層１１５が設けられる層と同じ層に、スパイラルインダクタ１０３ａが設けられる。ただし、最上の配線層１１５のみに１つのスパイラルインダクタ１０３ａを設けてもよいが、最上の配線層１１５とその直下の配線層１１４とにそれぞれスパイラルインダクタを形成し、２つの配線層（１１５，１１４）に形成されたこれらのスパイラルインダクタを、コンタクトビアで接続してもよい。
【００１８】
また、スパイラルインダクタ１０３ａは、所定の素子分離領域１０２の鉛直上方に設けられるが、その素子分離領域１０２を第１の素子分離領域と呼ぶ。
シリサイド形成防止膜１０６は、図１（ｃ）などに示したように、第１の素子分離領域の半導体基板上に形成され、シリサイドブロック膜とも呼ぶ。
スパイラルインダクタ１０３ａが形成されている領域をスパイラルインダクタ形成領域１０３、あるいはインダクタ領域と呼ぶ。スパイラルインダクタ形成領域１０３は、図２（ｆ）に示すように、スパイラルインダクタ１０３ａが形成された最上層から、スパイラルインダクタのある領域の鉛直下方の半導体基板１０１までの立体構造部分を意味する。
【００１９】
また、後述するように、寄生容量低減の観点から、スパイラルインダクタ形成領域１０３の鉛直下方であって、半導体基板上の各配線層の内部には、配線パターンが形成されないようにする。
図２（ｆ）においては、スパイラルインダクタ１０３ａが形成されている領域１０３の下方にある４つの層間絶縁膜（１０９，１１２）の内部には、配線パターンが存在しないようにする。
【００２０】
（１）第１工程（素子分離領域の形成工程、図１（ａ））
図１（ａ）に示すように、半導体基板１０１の表面近傍に、既知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法もしくはＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、シリコン酸化膜からなる素子分離領域１０２を複数個形成する。半導体基板１０１としては、たとえばシリコン基板を用いればよい。
【００２１】
本実施例では、ＳＴＩ法を用いるものとする。例えば、既知の手段によって、シリコン基板表面に深さ３００ｎｍのトレンチを形成したのち、ＣＶＤ法でシリコン酸化膜を堆積し、ＣＭＰ法でシリコン酸化膜を平坦化することで、厚さ３００ｎｍの素子分離領域１０２を形成する。
【００２２】
複数個の素子分離領域１０２のうち、図２（ｆ）に示したように、スパイラルインダクタ形成領域１０３の直下に形成されるものが、第１の素子分離領域１０２である。
【００２３】
また、半導体基板とスパイラルインダクタ間に生ずる寄生容量を減らすために、第１の素子分離領域１０２の水平方向の幅は、後に形成するスパイラルインダクタの形成領域１０３（インダクタ形成領域）の水平方向の幅よりも、広くすることが好ましい。
ＳＴＩ法の場合は、スパイラルインダクタ形成領域１０３の直下に形成される第１の素子分離領域１０２の中央部は、ＣＭＰ法によるディッシングにより、たとえば５０ｎｍ〜１００ｎｍ程度、他の素子分離領域１０２の厚さ（約３００ｎｍ）よりも薄くなる。
【００２４】
（２）第２工程（トランジスタ部、ポリ抵抗部の形成工程、図１（ｂ））
図１（ｂ）に示すように、既知の技術を用いて、ウェル、ゲート電極（例えば、ポリシリコン２００ｎｍ）、ソース・ドレインを形成し、能動素子部に相当するトランジスタ部１０４を、素子分離領域間の半導体基板上に形成し、ゲート電極と同等のポリシリコンに任意の不純物導入を行い、ポリ抵抗部１０５を所定の素子分離領域１０２の上に形成する。
このとき、半導体基板とスパイラルインダクタ間に生ずる寄生容量を減らすために、スパイラルインダクタ形成領域１０３の内部には、ポリシリコンが無いことが望ましい。
【００２５】
（３）第３工程（シリサイドブロック膜の形成工程、図１（ｃ））
図１（Ｃ）に示すように、素子分離領域１０２の上方であって、ポリ抵抗部１０５等のシリサイド化を行わない領域と、スパイラルインダクタ形成領域１０３に、シリサイドブロック膜１０６（シリサイド形成防止膜）を形成する。
シリサイドブロック膜１０６は、シリコン酸化膜、シリコン窒化膜、もしくはシリコン窒酸化膜のいずれかの単層膜、またはそれらの膜をいくつか積層した積層膜から形成される。
【００２６】
シリサイドブロック膜１０６は、上記したいずれかの膜を、ＣＶＤ法の技術を用いて、半導体基板表面全体に、２０〜１００ｎｍ程度の膜厚（例えば５０ｎｍ）となるように、堆積させる。
その後、上記構造の上方で図１（ｃ）のような領域に、フォトグラフィー法を用いてレジストパターン１０７を形成し、このレジストパターン１０７をマスクとしてドライエッチング法もしくはウェットエッチング法を用いて、シリサイドブロック膜１０６を所定の形状に加工する。
【００２７】
この加工処理により、シリサイドブロック膜１０６が所望の領域に形成される。また、図１（ｃ）に示すように、シリサイドブロック膜１０６の形成領域のすぐ外側の素子分離領域１０２は、深さ方向に１０〜１００ｎｍ程度（例えば５０ｎｍ）エッチングされる。
その結果、本実施例では、スパイラルインダクタ形成領域１０３の部分は、他の素子分離領域１０２よりも、１００ｎｍ程度絶縁膜が厚くなる。これにより、第１工程のＣＭＰ法によるディッシングで失われた膜厚の目減り分が補われることになる。これにより、半導体基板とスパイラルインダクタ間に生ずる寄生容量が減少し、さらにこれ以降のフォトパターニング工程でのダミーパターン削減によるフォーカスずれが抑制できる。
【００２８】
（４）第４工程（層間絶縁膜、金属配線層等の形成工程、図１（ｄ））
ここでは、図１（ｄ）に示すように、シリサイド膜１０８，層間絶縁膜１０９，コンタクトビア１１０，金属配線層１１１を形成する。
まず、図１（ｄ）のレジストパターン１０７を除去する。
その後、既知のサリサイド法を用いて、トランジスタ部１０４のゲート電極とソース・ドレイン領域の表面等に、３５ｎｍ程度の膜厚のシリサイド膜１０８を形成する。
【００２９】
次に、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）からなる第１の層間絶縁膜１０９を、上記構造の上方全体に形成する。この膜１０９の形成条件としては、ＢＰＳＧを堆積後、ＣＭＰで平坦化し、半導体基板表面に対して６００ｎｍ程度の膜厚の第１層間絶縁膜１０９を形成すればよい。
さらに、シリサイド膜１０８の上方に、コンタクト１１０を形成する。このコンタクト１１０の中には、シリサイド膜１０８と上方の金属配線層１１１との電気的接続を確保するコンタクト材料として、たとえば、バリア層として、Ｔｉ、ＴｉＮを挿入後、タングステンを挿入する。
【００３０】
次に、コンタクト１１０の上方に、アルミニウム-銅化合物からなる第１の金属配線層１１１を形成する。このとき、半導体基板とスパイラルインダクタ間に生ずる寄生容量を減らすために、スパイラルインダクタ形成領域１０３の内部には、第１の金属配線層１１１を構成する配線パターンが無いことが望ましい。
また、第１の金属配線層１１１の膜厚は３００ｎｍ程度とすればよい。
【００３１】
（５）第５工程（複数の層間絶縁膜、金属配線層の形成工程、図２（ｅ））
ここでは、図２（ｅ）に示すように、上記図１（ｄ）の構造の上方に、複数の層間絶縁膜１１２と、金属配線層１１４とを形成する。
すなわち、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ  Ｓｉｌｉｃａ  Ｇｌａｓｓ）を堆積後、ＣＭＰ法で平坦化した層間絶縁膜１１２と、この膜１１２を貫通するビア１１３と、ビア１１３の上方に接触する金属配線層１１４とからなる構造を、繰り返し形成していく。
図２（ｅ）では、上記層間絶縁膜１１２と金属配線層１１４からなる構造を２層積層した場合を示しているが、２層に限ることはなく、１〜７層程度積層してもよい。金属配線層１１４は、アルミニウム−銅化合物や、銅を用いればよい。
【００３２】
上記ビア１１３と、金属配線層１１４の形成方法は、図１（ｄ）で用いた方法と同様の形成方法を用いればよい。
また、各上下金属配線層間の層間絶縁膜１１２の膜厚は、たとえば３００ｎｍ程度とすればよいが、同一の膜厚にする必要はない。金属配線層１１４の膜厚は、たとえば３００ｎｍ程度とすればよい。
また、図１（ｄ）の説明で示したのと同様に、半導体基板とスパイラルインダクタ間に生ずる寄生容量を減らすために、スパイラルインダクタ形成領域１０３の内部には、すべての金属配線層１１４を構成する配線パターンが無いことが望ましい。
【００３３】
（６）第６工程（スパイラルインダクタの形成工程、図２（ｆ））
図２（ｆ）に示すように、最上層となる金属配線層１１５を形成し、インダクタ形成領域１０３に、金属配線層１１５を用いて、スパイラルインダクタ１０３ａを形成する。
【００３４】
最上の金属配線層１１５の膜厚は、インダクタのＱ値を確保するために、下層の金属配線層１１１、１１４より厚くした方がよい。たとえば、最上の金属配線層１１５の膜厚は、２０００ｎｍ程度とすればよい。
スパイラルインダクタ１０３ａは、従来と同様にうず巻き状に形成すればよいが、最も外側の部分のパターンの水平方向の幅が、スパイラルインダクタ形成領域１０３の幅に相当する。
【００３５】
また、層間絶縁膜１１２の材料としては、その他に、ＵＳＧ、Ｌｏｗ-k等の材料を用いてもよい。
さらに、金属配線層１１５の材料としては、アルミニウム-銅化合物だけでなく、たとえば、銅を用いてもよい。さらに、金属配線層は、これらの材料を含む積層膜で形成してもよい。
【００３６】
＜この発明の半導体装置の具体例＞
上記のような形成方法により製造した半導体装置の一つの具体例について説明する。
ここでは、図２（ｆ）に示すように、シリコンで作られた半導体基板１０１上に、４層の層間絶縁膜（１０９，１１２）を形成し、最上の層間絶縁膜１１２の上のインダクタ形成領域１０３に、スパイラルインダクタ１０３ａを形成したものについて説明する。
【００３７】
半導体基板１０１に、所定の距離をあけて複数個の素子分離領域１０２を形成し、スパイラルインダクタ形成領域１０３の直下の第１の素子分離領域１０２に隣接する素子分離領域１０２の上にポリ抵抗部１０５を形成し、その２つの素子分離領域１０２の間の領域の基板１０１上に、トランジスタ部１０４と、シリサイド膜１０８を形成した。
また、インダクタ形成領域１０３ａの外部の各層間絶縁膜上には、金属配線層（１１４，１１５）を形成し、層間に形成した金属配線層１１４を鉛直方向に接続するコンタクトビア（１１０，１１３）を形成し、基板上のトランジスタ部１０４から最上層の金属配線層１１５までの導通路を形成した。
【００３８】
例えば、上述の実施例に基づき下記のような構造とする。
スパイラルインダクタ形成領域１０３下の素子分離膜厚：２５０ｎｍ
ゲート電極膜厚：２００ｎｍ
シリサイドブロック膜１０６の膜厚：５０ｎｍ
第１の層間絶縁膜１０９の膜厚：６００ｎｍ（半導体基板−第１の金属配線層間）
第１の金属配線層１１１の膜厚：３００ｎｍ
第２の層間絶縁膜１１２の膜厚：３００ｎｍ（上下配線層間）
第２の金属配線層１１４の膜厚：３００ｎｍ
第３の層間絶縁膜１１２の膜厚：３００ｎｍ（上下配線層間）
第３の金属配線層１１４の膜厚：３００ｎｍ
第４の層間絶縁膜１１２の膜厚：３００ｎｍ（上下配線層間）
最上層の金属配線層１１５の膜厚：２０００ｎｍ
【００３９】
上記のようなこの発明の半導体装置においては、主として、次のような特徴を有する。
（ａ）インダクタ形成領域１０３の内部において、金属配線層が存在しないこと。また、この領域１０３の内部には、従来用いられていたダミーパターンも存在しない。
（ｂ）インダクタ形成領域１０３の鉛直直下の半導体基板１０１の表面近傍に形成された第１の素子分離領域１０２の上に、シリサイドブロック膜１０６が形成されていること。
（ｃ）他の素子分離領域１０２の基板１０１上及びポリ抵抗部１０５の上に、シリサイドブロック膜１０６が形成されていること。
（ｄ）スパイラルインダクタ１０３ａが、最上の金属配線層１１５で形成されていること。
（ｅ）スパイラルインダクタ１０３ａを形成するインダクタ形成領域１０３の水平方向の幅よりも、その領域１０３の直下に形成された第１の素子分離領域１０２の水平方向の幅及びその素子分離領域１０２上に形成されたシリサイドブロック膜１０６の水平方向の幅が、広いこと。
【００４０】
この発明と従来の半導体装置の寄生容量を計算より求めた。
上記のような特徴を有するこの発明の半導体装置は、従来用いられていたダミーパターン（各層のダミー充填率４０％）を含むスパイラルインダクタを有する半導体装置に対して、寄生容量を２０％程度減少させることができた。
【００４１】
すなわち、この発明の半導体装置では、図２（ｆ）に示すような構造でスパイラルインダクタを形成し、特に、スパイラルインダクタ形成領域１０３の直下の半導体基板上に、その領域１０３よりも幅の広い素子分離領域１０２及びシリサイドブロック膜１０６を形成しているので、半導体基板とスパイラルインダクタ間に発生する寄生容量を低減させ、かつＱ値の低下を抑制することができる。さらに、フォトパターニング時のフォーカスずれの低減やフォーカスマージンの拡大ができ、加工安定性を維持したまま、スパイラルインダクタ内のダミーパターンを削除できる。
【００４２】
また、シリサイドブロック膜１０６を用いるために、従来の製造工程と比較して新たな工程を追加する必要がないので、製造コスト及び時間が著しく増加することはなく、装置コストもほとんど増加することはない。
【符号の説明】
【００４３】
１０１   シリコン基板
１０２   素子分離
１０３   スパイラルインダクタ形成領域
１０３ａ  スパイラルインダクタ
１０４   トランジスタ部
１０５   ポリ抵抗部
１０６   シリサイドブロック膜
１０８   シリサイド膜
１０９、１１２  層間絶縁膜
１１０、１１３  コンタクトビア
１１１、１１４  金属配線層
１１５  最上の金属配線層
【図１】
2013089626.tif 000003
【図２】
2013089626.tif 000004
【図３（ａ）】
2013089626.tif 000005
【図３（ｂ）】
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