(57)【要約】【課題】２つのインバータがタスキ掛けに接続され、それぞれの出力からトランスファゲートを介してデータと反転データを入出力するＳＲＡＭセルを、マトリックス状に配置してなるＳＲＡＭセルにおいて、メモリセルの接続構成を考慮することにより、配線数を削減し、面積の小さなＳＲＡＭを提供する。【解決手段】行方向に隣接するＳＲＡＭセル同士で、ビット線と反転ビット線が共有され、行方向に隣接するＳＲＡＭセル同士でワード線が異なり、かつ前記行方向に隣接する一連のＳＲＡＭに対し列方向に隣接するＳＲＡＭセルのワード線は、前記ワード線のいずれとも異なるように配線されたことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
２つのインバータがタスキ掛けに接続され、それぞれの出力からトランスファゲートを介してデータと反転データを入出力するＳＲＡＭセルを、マトリックス状に配置してなるＳＲＡＭにおいて、行方向に隣接するＳＲＡＭセル同士で、ビット線と反転ビット線が共有され、行方向に隣接するＳＲＡＭセル同士でワード線が異なり、かつ前記行方向に隣接する一連のＳＲＡＭセルに対し列方向に隣接するＳＲＡＭセルのワード線は、前記ワード線のいずれとも異なるように配線されたことを特徴とするＳＲＡＭ。
【請求項２】
ＳＲＡＭデータの読み出し回路は、
ワードデコーダで出力されたワード信号により行方向の選択されたＳＲＡＭセルの内、
列デコーダより出力された選択信号により選択されるスイッチトランジスタを介して列方向のＳＲＡＭセルが選択され、
さらにスイッチトランジスタを介して、ビット線及び反転ビット線の共有線が、選択されたＳＲＡＭセルのデータ又は反転データに応じてセンスアンプの正入力又は反転入力に接続されることを特徴とする請求項１に記載のＳＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリＳＲＡＭに関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static  Random  Access Memory）は、ＤＲＡＭ（Dynamic  Random  Access  Memory）と異なり、定常的にデータを記憶するメモリである。ＤＲＡＭのように、データを保持するために、定期的にデータをリフレッシュする必要が無く、制御も容易となり、利便性が良いメモリである。大規模なシステムから小規模なシステムまで、幅広い用途がある。
【０００３】
図２に、６トランジスタ構成の一般的なＳＲＡＭのセルを示す。ＰチャンネルトランジスタＰ１と、ＮチャンネルトランジスタＮ１からなるインバータと、ＰチャンネルトランジスタＰ２と、ＮチャンネルトランジスタＮ２からなるインバータの２つのインバータがタスキ掛けに接続されている。そして、それぞれの出力Ｖ０、Ｖ１からトランスファゲートＴ１、Ｔ２を介してビットデータＢＬと反転ビットデータＢＬＢを、それぞれデータ線と反転データ線に出力する。また、図３に、このＳＲＡＭセルを行及び列方向に、アレイ上に配置したＳＲＡＭの構成を示す。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−１９８１８３号公報
【特許文献２】特開平０５−２２５７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、図２、図３で例示したように、ＳＲＡＭは、６トランジスタで構成されており、また、データ線と反転データ線の２つが必要であって、レイアウトの上でも、配線が増えて、面積が大きくなる欠点がある。
【０００６】
本発明の目的は、メモリセルの接続構成を考慮することにより、配線数を削減し、面積の小さなＳＲＡＭを提供することにある。
【課題を解決するための手段】
【０００７】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
２つのインバータがタスキ掛けに接続され、それぞれの出力からトランスファゲートを介してデータと反転データを入出力するＳＲＡＭセルを、マトリックス状に配置してなるＳＲＡＭにおいて、行方向に隣接するＳＲＡＭセル同士で、ビット線と反転ビット線が共有され、行方向に隣接するＳＲＡＭセル同士でワード線が異なり、かつ前記行方向に隣接する一連のＳＲＡＭセルに対し列方向に隣接するＳＲＡＭセルのワード線は、前記ワード線のいずれとも異なるように配線されたことを特徴とするＳＲＡＭとしたものである。
【０００８】
本発明の請求項２の発明は、
ＳＲＡＭデータの読み出し回路は、
ワードデコーダで出力されたワード信号により行方向の選択されたＳＲＡＭセルの内、
列デコーダより出力された選択信号により選択されるスイッチトランジスタを介して列方
向のＳＲＡＭセルが選択され、
さらにスイッチトランジスタを介して、ビット線及び反転ビット線の共有線が、選択されたＳＲＡＭセルのデータ又は反転データに応じてセンスアンプの正入力又は反転入力に接続されることを特徴とする請求項１に記載のＳＲＡＭとしたものである。
【発明の効果】
【０００９】
本発明のＳＲＡＭは以上のような構成であって、メモリセルの接続構成を考慮したことにより、実質的にメモリアレイの配置を小さく出来、低価格なＳＲＡＭを提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明のＳＲＡＭの実施の形態例を示す説明図である。
【図２】従来のＳＲＡＭセルの例を示す説明図である。
【図３】従来のＳＲＡＭの例を示す説明図である。
【発明を実施するための形態】
【００１１】
以下本発明を実施するための形態につき説明する。
【００１２】
図１、図２に本発明のＳＲＡＭの実施の形態例を示す。本発明のＳＲＡＭは、２つのインバータがタスキ掛けに接続され、それぞれの出力からトランスファゲートＴ１、Ｔ２を介してデータＢＬと反転データＢＬＢを入出力するＳＲＡＭセルを、マトリックス状に配置してなることを前提とする。そして、行方向に隣接するＳＲＡＭセル同士で、ビット線と反転ビット線が共有（ＢＬｋ）されており、行方向に隣接するＳＲＡＭセル同士で異なるワード線に接続されている。そして、前記行方向に隣接する一連のＳＲＡＭセルに対し列方向に隣接するＳＲＡＭセルのワード線は、前記ワード線のいずれとも異なるように配線されている。
【００１３】
ＳＲＡＭデータの読み出しについては、ワードデコーダで出力されたワード信号により行方向の選択されたＳＲＡＭセルの内、列デコーダより出力された選択信号ＣＯＬ０、ＣＯＬ１により選択されるスイッチトランジスタＣＧを介して列方向のＳＲＡＭセルが選択される。さらにスイッチトランジスタＣＧを介して、ビット線及び反転ビット線の共有線ＢＬｋが、選択されたＳＲＡＭセルのデータ又は反転データに応じてセンスアンプＳ／Ａの正入力＋又は反転入力−に接続され、ＳＲＡＭデータが読み出される。
【００１４】
本願発明のＳＲＡＭは、このように行方向に隣接するＳＲＡＭセル同士で、ビット線と反転ビット線が共有（ＢＬｋ）されている。しかし行方向に隣接するＳＲＡＭセル同士でワード線が異なる。さらに、列方向に隣接するＳＲＡＭセルのワード線とも異なるように配線されている。このような構成であることから、ワード信号により行方向の選択されたＳＲＡＭセルのビット線及び反転ビット線の共有線は、データの読み出し・書き込み時には、左右のＳＲＡＭセルからトランスファゲートによって切断されている。さらに、列方向上下およびその左右のＳＲＡＭセルからもトランスファゲートによって切断されている。このような構成および、回路動作から、ビット線及び反転ビット線を共有線で共有しても、ＳＲＡＭセルのデータの読み出し、および書き込みができる。
【００１５】
このように、ビット線及び反転ビット線を１本の共有線で共有できるから、ＳＲＡＭセルの配線を減少し、実質的にメモリアレイの配置を小さくし、低価格なＳＲＡＭを提供できる。
【００１６】
なお、本願発明では、ワード線がＳＲＡＭセルの間で２本となるが、ワード線は一般にポリシリコンを拡散パターン上に配置することでトランスファゲートを形成するので、ほぼポリシリコンのパターンを１本、およびそのための拡散パターンを追加することで配線できる。ビット線は、拡散パターン上にコンタクトホールを設け、導電体（一般的にはアルミニウム）に接続して配線する。コンタクトホールの大きさ、コンタクトホールに対する導電体の余裕（アロワンス）、導電体の幅、導電体間の距離などから、ビット線はワード線に比較して広いスペースを必要とする。これから、ワード線が増えても、本願発明では、実質的にメモリアレイの配置を小さく出来る。
【００１７】
以下図１、図２を用いて、さらに具体的に本発明の構成と回路動作について説明する。
【００１８】
図１は、本発明のＳＲＡＭの配置及び接続を工夫したメモリアレイの一例を示す。行に沿った方向（横）に配置されるメモリセルのビット線BLと反転ビット線BLBを共有化して、ビット線の配線を削減する構成である。
【００１９】
Ｍ００の反転ビット線とＭ０１のビット線を共有化してＢＬ１とし、Ｍ０１の反転ビット線とＭ０２のビット線を共有化してＢＬ２とする。同様にして、Ｍ０２，Ｍ０３の反転ビット線、ビット線を共有化する。隣り合ったセルが同時に選択されないように、ワード線は列に沿った方向（縦）のメモリセルのワード線出力を交互に接続する。このような構成にすることで、ビット線と反転ビット線の本数を半分に出来る。
【００２０】
ビット線ＢＬ０はＭ００の正出力（Ｔ１の出力端、上記の‘データ’）に接続され、反転出力（Ｔ２の出力端、上記の‘反転データ’）は、ビット線ＢＬ１に接続される。Ｍ０１の正出力はＢＬ１に接続され、反転出力は、ＢＬ２に接続される。
【００２１】
同様にして、Ｍ０２はＢＬ２とＢＬ３に、Ｍ０３は、ＢＬ３とＢＬ４に接続される。
Ｍ００のビット線と反転ビット線に対応するＢＬ０とＢＬ１は、列デコーダからの出力である列選択信号ＣＯＬ０をゲートに入力される、選択ゲートトランジスタＣＧ００、ＣＧ０１を介して、それぞれセンスアンプＳ／Ａ０の正入力（＋側）と反転入力（−側）に接続される。
【００２２】
Ｍ０１のビット線と反転ビット線に対応するＢＬ１とＢＬ２は、ＣＯＬ１の選択信号をゲートに入力される選択ゲートＣＧ１０、ＣＧ１１を介して、それぞれセンスアンプＳ／Ａ０の正入力側と反転入力側に接続される。
【００２３】
同様に、Ｍ０２のビット線ＢＬ２と反転ビット線ＢＬ３は、ＣＯＬ０により選択されて、センスアンプＳ／Ａ１に接続され、Ｍ０３のビット線ＢＬ３と反転ビット線ＢＬ４は、ＣＯＬ１により選択されて、センスアンプＳ／Ａ１に接続される。
【００２４】
行デコーダの出力については、Ｍ００，Ｍ０２には、ＷＬ０を接続、Ｍ０１，Ｍ０３には、ＷＬ１を接続する。同様に、Ｍ１０，Ｍ１２には、ＷＬ２が、Ｍ１１，Ｍ１３には、ＷＬ３が接続される。
【００２５】
次に選択動作を説明する。
【００２６】
図示しない行アドレスと列アドレスにより、ＷＬ０とＣＯＬ０が選択された場合、Ｍ００が選択され、Ｍ００の正出力が、Ｔ１を介してＢＬ０に出力され、反転出力がＴ２を介してＢＬ１に読み出される。ＢＬ０，ＢＬ１はＣＯＬ０が入力されるＣＧ００，ＣＧ０１を介してセンスアンプＳ／Ａ０に入力され、Ｍ００のデータが、読み出される。
【００２７】
このとき、ＷＬ１は０Ｖなので、Ｍ０１のＴ１はオフとなっており、ＢＬ１には、Ｍ００しか接続されないので、隣接するＭ０１のセルの影響はない。
【００２８】
Ｍ０１が選択されたときも同様に、ＷＬ１とＣＯＬ１がＨｉｇｈとなり、ＢＬ１が、センスアンプＳ／Ａ０の正入力側に接続され、ＢＬ２が反転入力側に接続される。このとき、ＷＬ０は非選択で０Ｖなので、Ｍ００、Ｍ０２のセルの影響はない。
【００２９】
Ｍ０２，Ｍ０３の動作についても同様である。
【００３０】
このようにして、ビット線ＢＬ、反転ビット線ＢＬＢを共有化しても、特性の悪化をせずに、動作が可能である。
【図１】
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【図２】
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【図３】
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