(57)【要約】【課題】読み出し動作を正確に実行する。【解決手段】  制御回路は、メモリトランジスタの読み出し動作を実行する際、選択メモリトランジスタに接続される選択ワード線には、第１の電圧を印加する。選択メモリトランジスタを除く非選択メモリトランジスタに接続される非選択ワード線には、メモリトランジスタの保持データに拘わらずメモリトランジスタを導通させる第２の電圧を印加する。ビット線には、第３の電圧を印加する。ソース線のうち、選択メモリブロック中の前記選択メモリトランジスタが含まれるメモリストリングに接続される選択ソース線には第３の電圧より小さい第４の電圧を印加する。ソース線のうち、選択メモリブロック中の非選択のメモリストリングが接続される非選択ソース線には第３の電圧と略同一の第５の電圧を印加する。【選択図】図７
2013004123.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリブロックを有するメモリセルアレイと、
前記複数のメモリブロックの各々に半導体基板に対し垂直な方向に延びるように形成され複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、
前記メモリストリングの第１の端部に一端が接続されるドレイン側選択トランジスタと、
前記メモリストリングの第２の端部に一端が接続されるソース側選択トランジスタと、
それぞれ前記複数のメモリブロックの１つに配置される複数の前記メモリストリングに共通に接続される複数のワード線と、
第１方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
前記ソース側選択トランジスタの他端に接続され前記メモリブロック毎に複数本設けられるソース線と、
前記第１方向とは直交する第２方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第２方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるソース側選択ゲート線と、
複数の前記メモリブロックに対して印加する電圧を制御する制御回路と
を備え、
前記制御回路は、前記メモリトランジスタの読み出し動作を実行する際、
選択メモリトランジスタに接続される選択ワード線には、第１の電圧を印加し、
前記選択メモリトランジスタを除く非選択メモリトランジスタに接続される非選択ワード線には、前記メモリトランジスタの保持データに拘わらず前記メモリトランジスタを導通させる第２の電圧を印加し、
前記ビット線には、第３の電圧を印加し、
前記ソース線のうち、選択メモリブロック中の前記選択メモリトランジスタが含まれる前記メモリストリングに接続される選択ソース線には前記第３の電圧より小さい第４の電圧を印加し、
前記ソース線のうち、前記選択メモリブロック中の非選択のメモリストリングが接続される非選択ソース線には前記第３の電圧と略同一の第５の電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記選択メモリブロック以外の非選択メモリブロック中の前記ソース線に前記第５電圧を印加することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、
第１の基準電位と前記ソース線の電位とを差動増幅して第１の出力信号を出力する第１の差動増幅器と、
第２の基準電位と前記ソース線の電位とを差動増幅して第２の出力信号を出力する第２の差動増幅器と、
一端を前記ソース線に接続されると共に前記第１の出力信号又は前記第２の出力信号をゲートに与えられて導通する第１トランジスタと
を備えたことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、
第１の基準電位と、前記ソース線の電位とを差動増幅して第１の出力信号を出力する第１の差動増幅器と、
第２の基準電位と、前記ソース線の電位とを差動増幅する第２の出力信号を出力する第２の差動増幅器と、
一端を前記ソース線に接続されると共に前記第１の出力信号又は前記第２の出力信号をゲートに与えられて導通する第１トランジスタと、
一端を前記ソース線に接続されると共に前記第１の出力信号又は固定の基準電圧をゲートに与えられる第２トランジスタと
を備えたことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、
前記ソース線と前記第１の差増増幅器の入力端子との間に接続され第１制御信号に従って導通状態と非導通状態との間で切り替えられる第２トランジスタと、
前記ソース線と前記第２の差増増幅器の入力端子との間に接続され第２制御信号に従って導通状態と非導通状態との間で切り替えられる第３トランジスタと
を備えたことを特徴とする請求項３又は４に記載の不揮発性半導体記憶装置。
【請求項６】
複数のメモリブロックを有するメモリセルアレイと、
前記複数のメモリブロックの各々に半導体基板に対し垂直な方向に延びるように形成され複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、
前記メモリストリングの第１の端部に一端が接続されるドレイン側選択トランジスタと、
前記メモリストリングの第２の端部に一端が接続されるソース側選択トランジスタと、
それぞれ前記複数のメモリブロックの１つに配置される複数の前記メモリストリングに共通に接続される複数のワード線と、
第１方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
前記ソース側選択トランジスタの他端に接続され１つの前記メモリブロック毎に１本設けられる複数のソース線と、
前記第１方向とは直交する第２方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第２方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるソース側選択ゲート線と、
複数の前記メモリブロックに対して印加する電圧を制御する制御回路と
を備え、
前記制御回路は、前記メモリトランジスタの読み出し動作を実行する際、
選択メモリトランジスタに接続される選択ワード線には、第１の電圧を印加し、
前記選択メモリトランジスタを除く非選択メモリトランジスタに接続される非選択ワード線には、前記メモリトランジスタの保持データに拘わらず前記メモリトランジスタを導通させる第２の電圧を印加し、
前記ビット線には、第３の電圧を印加し、
前記複数のソース線のうち、前記選択メモリトランジスタが含まれる選択メモリブロックに接続されるソース線には前記第３の電圧より小さい第４の電圧を印加し、
前記複数のソース線のうち、前記選択メモリブロック以外の非選択メモリブロックに接続されるソース線には前記第３の電圧と略同一の第５の電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した積層型の不揮発性半導体記憶装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１７１８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は積層型の不揮発性半導体記憶装置において読み出し動作を正確に実行することを可能とするものである。
【課題を解決するための手段】
【０００５】
以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリブロックを有するメモリセルアレイを備える。複数のメモリブロックの各々には、半導体基板に対し垂直な方向に延びるように形成され複数のメモリトランジスタを直列接続してなる複数のメモリストリングが形成される。メモリストリングの第１の端部には、ドレイン側選択トランジスタの一端が接続される。メモリストリングの第２の端部にはソース側選択トランジスタの一端が接続される。
【０００６】
複数のワード線のそれぞれは、複数のメモリブロックの１つに配置される複数の前記メモリストリングに共通に接続される。複数のビット線は、第１方向（カラム方向）に延びて複数のメモリブロックに存在するドレイン側選択トランジスタの他端に接続される。ソース線は、ソース側選択トランジスタの他端に接続されメモリブロック毎に複数本設けられる。ドレイン側選択ゲート線は、第１方向とは直交する第２方向に並ぶドレイン側選択トランジスタのゲートを共通に接続するように第２方向（ロウ方向）を長手方向として配設される。ソース側選択ゲート線は、第２方向に並ぶソース側選択トランジスタのゲートを共通に接続するように第２方向を長手方向として配設される。
【０００７】
制御回路は、メモリトランジスタの読み出し動作を実行する際、次のような電圧印加を行う。選択メモリトランジスタに接続される選択ワード線には、第１の電圧を印加する。選択メモリトランジスタを除く非選択メモリトランジスタに接続される非選択ワード線には、メモリトランジスタの保持データに拘わらずメモリトランジスタを導通させる第２の電圧を印加する。ビット線には、第３の電圧を印加する。ソース線のうち、選択メモリブロブロック中の前記選択メモリトランジスタが含まれるメモリストリングに接続される選択ソース線には第３の電圧より小さい第４の電圧を印加する。ソース線のうち、選択メモリブロック中の非選択のメモリストリングが接続される非選択ソース線には第３の電圧と略同一の第５の電圧を印加する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す回路図である。
【図２】図１のメモリセルアレイＡＲ１の概略斜視図である。
【図３】図１のメモリセルアレイＡＲ１の回路構成を示す等価回路図である。
【図４】図１のメモリセルアレイＡＲ１中のメモリブロックＭＢの概略断面図である。
【図５】１つのメモリブロックＭＢ中のメモリユニットＭＵの概略断面図である。
【図６】１つのメモリブロックＭＢの平面図である。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置における読み出し動作を示す波形図及び概念図である。
【図８】第１の実施の形態のソース線ドライバ５の具体的構成例を示す回路図である。
【図９】第２の実施の形態のソース線ドライバ５の具体的構成例を示す回路図である。
【図１０】第２の実施の形態のソース線ドライバ５の更に詳細な構成例を示す回路図である。
【図１１】第３の実施の形態に係る不揮発性半導体記憶装置の具体的構成例を示す回路図である。
【図１２】第３の実施の形態のソース線ドライバ５の更に詳細な構成例を示す回路図である。
【図１３】第４の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す回路図である。
【図１４】図１３のメモリセルアレイＡＲ１の概略斜視図である。
【図１５】図１３のメモリセルアレイＡＲ１中のメモリブロックＭＢの概略断面図である。
【図１６】第４の実施の形態に係る不揮発性半導体記憶装置における読み出し動作を示す波形図及び概念図である。
【図１７】第５の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す回路図である。
【図１８】第５の実施の形態に係る不揮発性半導体記憶装置における読み出し動作を示す波形図及び概念図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１０】
［第１の実施の形態］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。
【００１１】
図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイＡＲ１、及びその周辺に設けられたロウデコーダ２、センスアンプ回路３、カラムデコーダ４、ソース線ドライバ５及び制御回路ＡＲ２を有する。
【００１２】
メモリセルアレイＡＲ１は、後述するように、メモリセルを３次元に配列して構成される。メモリセルアレイＡＲ１には、図１に示すように、電気的に書き換え可能なメモリトランジスタ（メモリセル）ＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒが直列接続されたメモリストリングＭＳをマトリクス状に配列される。
【００１３】
ロウデコーダ２は、メモリセルアレイＡＲ１に隣接して配置され、制御回路ＡＲ２からのアドレス信号に従い、ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びバックゲート線ＢＧを駆動する。カラムデコーダ４は、制御回路ＡＲ２から供給されるアドレス信号に従い、書き込み及び読み出しを行うアドレスを選択する。センスアンプ回路３は、読み出し動作時において、メモリセルに記憶されているデータを判定する。また、センスアンプ回路３は、制御回路ＡＲ２からカラムデコーダ４を介して供給されるアドレス信号に従い、ビット線ＢＬを駆動する。
【００１４】
制御回路ＡＲ２は、メモリセルＭＴｒ等に印加する電圧を制御する機能を有する。ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びバックゲート線ＢＧを駆動するドライバ２０１と、ビット線ＢＬ、及びソース線ＳＬを駆動するドライバ２０２と、電源電圧を所定の昇圧電圧まで昇圧させるチャージポンプ回路２０３と、アドレスデコーダ２０４とを備えている。
【００１５】
制御回路ＡＲ２は、メモリセルＭＴｒにデータを書き込む動作、メモリセルＭＴｒのデータを消去する消去動作、及びメモリセルＭＴｒからデータを読み出す動作を実行する。
【００１６】
メモリセルアレイＡＲ１は、図１に示すように、ｍ列のメモリブロックＭＢ（ＭＢ（１）〜ＭＢ（ｍ））を有する。各メモリブロックＭＢは、例えばｎ行１２列にマトリクス状に配列されたメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、メモリストリングＭＳのソース側に接続されたソース側選択トランジスタＳＳＴｒ、及びメモリストリングＭＳのドレイン側に接続されたドレイン側選択トランジスタＳＤＴｒ、及びバックゲートトランジスタＢＴｒを備える。
【００１７】
なお、図１に示す例においては、１つのメモリブロックＭＢ中の１列目に配列されるｎ個のメモリユニットＭＵをサブブロックＳＢ１と表記し、その１２列目に配列されるｎ個のメモリユニットＭＵをサブブロックＳＢ１２と表記する。図１では、１つのメモリブロックＭＢ中に１２個のサブブロックＳＢ１〜ＳＢ１２が存在する場合を説明するが、勿論これに限定されるものではない。
【００１８】
ｍ個のメモリブロックＭＢ（１）〜（ｍ）は、同一のビット線ＢＬを共有している。すなわち、ビット線ＢＬは、図１に示すカラム方向（第１方向）に延び、ｍ個のメモリブロックＭＢ（１）〜（ｍ）中でカラム方向に一列に並ぶ複数のメモリユニットＭＵ（ドレイン側選択トランジスタＳＤＴｒ）に接続されている。各メモリブロックＭＢ中において、カラム方向に並ぶ１２個のメモリユニットＭＵは、同一のビット線ＢＬに共通に接続されている。
【００１９】
また、各メモリブロックＭＢにおいて、ｎ×１２個のメモリユニットＭＵは、図２に示すワード線ＷＬ１乃至ワード線ＷＬ８及びバックゲート線ＢＧを共有している。また、ロウ方向に並ぶｎ個のメモリユニットＭＵは、選択ゲート線ＳＧＤ、選択ゲート線ＳＧＳを共有している。すなわち、１本のドレイン側選択ゲート線ＳＧＤ及び１本のソース側選択ゲート線ＳＧＳに共通に接続される複数のメモリユニットＭＵは、１つのサブブロックＳＢ（ＳＢ１〜ＳＢ１２）を構成する。
【００２０】
メモリセルアレイＡＲ１には、図２に示すように、メモリセルＭＴｒが３次元マトリクス状に配列される。すなわち、メモリセルＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列される。積層方向に並ぶ複数個のメモリセルＭＴｒ１〜４、ＭＴｒ５〜８はそれぞれ直列接続され、メモリＭＴｒ１〜４、ＭＴｒ５〜８が前述のメモリストリングＭＳに含まれる。メモリストリングＭＳは、メモリブロックＭＢ（１）〜ＭＢ（ｍ）の各々において基板１０に対し垂直な方向に延びるように形成され、複数のメモリトランジスタＭＴｒを直列接続してなる。
【００２１】
メモリストリングＭＳのドレイン側にドレイン側選択トランジスタＳＤＴｒが接続され、ソース側にソース側選択トランジスタＳＳＴｒが接続される。ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの選択/非選択を決定するために設けられている。このメモリストリングＭＳは、積層方向を長手方向として配列される。
【００２２】
次に、図３を参照して、メモリセルアレイＡＲ１に含まれる１つのメモリブロックＭＢの回路構成について具体的に説明する。ビット線ＢＬは、ロウ方向にあるピッチをもって配列されカラム方向を長手方向として延びる。
【００２３】
メモリブロックＭＢは、それぞれロウ方向及びカラム方向にマトリクス状に配列された複数（ｎ×１２個）のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。メモリユニットＭＵは、メモリブロックＭＢ内において、ロウ方向及びカラム方向にマトリクス状に配列されている。
【００２４】
メモリストリングＭＳは、メモリセルＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒを有する。メモリセルＭＴｒ１〜８の閾値電圧は、その電荷蓄積層に蓄積される電荷の量が変化することで変化する。電荷の量が変化する結果、メモリセルＭＴｒ１〜８に保持されるデータが変化する。
【００２５】
バックゲートトランジスタＢＴｒは、最下層のメモリセルＭＴｒ４とメモリセルＭＴｒ５との間に接続される。従って、メモリセルＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。
【００２６】
１つのメモリブロックＭＢ中のｎ行のメモリセルＭＴｒ１のゲートは、ロウ方向に延びる１本のワード線ＷＬ１に共通接続される。同様に、ｎ行のメモリセルＭＴｒ２〜８のゲートは、各々、ロウ方向に延びる１本のワード線ＷＬ２〜８に共通接続される。ワード線ＷＬ１〜８は、後述するように櫛歯状に形成されており、これにより、メモリブロック中のｎ×１２個のメモリセルＭＴｒはそれぞれ対応するサブブロックＳＢのワード線ＷＬ１〜８に共通接続される。ｎ行のメモリユニットＭＵによりサブブロックＳＢが形成される。この構成が列方向に１２個繰り返されることにより、１２個のサブブロックＳＢが形成される。ｎ×１２個のバックゲートトランジスタＢＴｒのゲートは、それぞれ対応するサブブロックＳＢのバックゲート線ＢＧに共通接続される。
【００２７】
ロウ方向に一列に配列されたｎ個のソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びる１本のソース側選択ゲート線ＳＧＳに共通接続される。また、ソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬに接続される。ソース線ＳＬは、１つのメモリブロックＭＢ中で複数本、例えば６本設けられる。換言すれば、１つのメモリブロックＭＢ中において、複数本例えば６本のソース線ＳＬ１〜６が、互いに分割され独立に電圧を制御可能に設けられている。
この実施の形態では、カラム方向に隣接する２つのサブブロックＳＢが１本のソース線ＳＬを共有している。図１では一例として、１つのメモリブロックＭＢ（ｉ）中の１２個のサブブロックＳＢ１〜１２のうち、隣接する２つのサブブロックＳＢ同士が１つのソース線ＳＬを共有している（例えば、サブブロックＳＢ１及びＳＢ２が１つのソース線ＳＬ１を共有している）。これに限らず、ソース線ＳＬを１つのサブブロックＳＢ毎に設けてもよい（１つのメモリブロックＭＢ（ｉ）中の１２個のサブブロックＳＢ１〜１２に対し、ソース線ＳＬを１本ずつ、計１２本設けても良い）。
また、この実施の形態では、複数のメモリブロックＭＢ（１）〜ＭＢ（ｍ）がソース線ＳＬ１〜６を共有する例を示しているが、各メモリブロックＭＢ毎に独立したソース線ＳＬ（図１の例では６本）を有するようにしてもよい（すなわち、ｍ個のメモリブロックＭＢが、合計でｍ×６本のソース線ＳＬを有していても良い）。
ソース線ＳＬ１〜６は、ソース線ドライバ５によりそれぞれ独立に電圧制御され得る。ただし、１本のソース線ＳＬｋ（ｋ＝１〜６）は、複数のメモリブロックＭＢ（ｉ）により共有されるように配線されている。また、それぞれのソース線ＳＬｋは、ロウ方向に隣接するサブブロックＳＢ間で共有されている。ソース線ドライバ５は、この１つのメモリブロックＭＢ（ｉ）中に含まれる複数のソース線ＳＬ１〜６の電圧に対し、そのソース線ＳＬが選択メモリストリングに接続されるか否かにより、異なる電圧を与える制御を実行する。
【００２８】
ロウ方向に一列に配列されたｎ個のドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びる１本のドレイン側選択ゲート線ＳＧＤに共通接続される。ドレイン側選択トランジスタＳＤＴｒのドレインは、カラム方向に延びるビット線ＢＬに接続される。
【００２９】
次に、図４、図５及び図６を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。
【００３０】
メモリセルアレイＡＲ１は、図４に示すように、基板１０上にバックゲートトランジスタ層２０、メモリセル層３０、選択トランジスタ層４０、及び配線層５０を有する。
バックゲートトランジスタ層２０は、バックゲートトランジスタＢＴｒとして機能する。メモリセル層３０は、メモリセルＭＴｒ１〜８（メモリストリングＭＳ）として機能する。選択トランジスタ層４０は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００３１】
バックゲートトランジスタ層２０は、バックゲート導電層２１を有する。バックゲート導電層２１は、バックゲート線ＢＧとして機能すると共に、バックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層２１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がるように形成される。バックゲート導電層２１は、メモリブロックＭＢ毎に分断される。バックゲート導電層２１は、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料としている。
【００３２】
バックゲートトランジスタ層２０は、図４に示すように、バックゲート半導体層３４ｂ（連結部３４ｂ）を有する。バックゲート半導体層３４ｂは、バックゲートホール２２に埋め込まれている。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００３３】
メモリセル層３０は、バックゲートトランジスタ層２０の上層に形成される。メモリセル層３０は、ワード線導電層３１ａ〜３１ｄを有する。ワード線導電層３１ａ〜３１ｄは、各々、ワード線ＷＬ１〜８として機能すると共に、及びメモリセルＭＴｒ１〜８のゲートとして機能する。
【００３４】
ワード線導電層３１ａ〜３１ｄは、層間絶縁層（図示略）を挟んで積層される。ワード線導電層３１ａ〜３１ｄは、カラム方向にあるピッチをもってロウ方向を長手方向として延びるように形成される。ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３５】
メモリセル層３０は、メモリ半導体層３４を有する。メモリ半導体層３４はメモリホール３２に埋め込まれる。メモリホール３２は、ワード線導電層３１ａ〜３１ｄ、及び図示しない層間絶縁層を貫通するように形成される。メモリホール３２は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成される。
【００３６】
また、バックゲートトランジスタ層２０、及びメモリセル層３０は、図４及び図５に示すように、メモリゲート絶縁層３３、及びメモリ半導体層３４を有する。メモリ半導体層３４は、メモリセルＭＴｒ１〜ＭＴｒ８（メモリストリングＭＳ）のボディとして機能する。
【００３７】
メモリゲート絶縁層３３は、図５に示すように、バックゲートホール２２及びメモリホール３２の側面にある厚みをもって形成される。メモリゲート絶縁層３３は、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを有する。
【００３８】
ブロック絶縁層３３ａは、図５に示すように、バックゲートホール２２及びメモリホール３２の側面にある厚みをもって形成される。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側面にある厚みをもって形成される。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側面にある厚みをもって形成される。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、例えば酸化シリコン（ＳｉＯ２）を材料としている。電荷蓄積層３３ｂは、例えば窒化シリコン（ＳｉＮ）を材料としている。
【００３９】
メモリ半導体層３４は、トンネル絶縁層３３ｃの側面に接するように形成される。メモリ半導体層３４は、バックゲートホール２２、及びメモリホール３３を埋めて形成される。メモリ半導体層３４は、ロウ方向からみてＵ字状に形成される。メモリ半導体層３４は、基板１０に対して垂直方向に延びる一対の柱状部３４ａ、及び一対の柱状部３４ａの下端を連結する連結部３４ｂを有する。メモリ半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４０】
上記バックゲートトランジスタ層２０の構成を換言すると、メモリゲート絶縁層３３は、連結部３４ｂを取り囲む。バックゲート導電層２１は、メモリゲート絶縁層３３を介して連結部３４ｂを取り囲む。また、上記メモリセル層３０の構成を換言すると、メモリゲート絶縁層３３は、柱状部３４ａを取り囲む。ワード線導電層３１ａ〜３１ｄは、メモリゲート絶縁層３３を介して柱状部３４ａを取り囲む。
【００４１】
選択トランジスタ層４０は、図５に示すように、ソース側導電層４５ａ、及びドレイン側導電層４５ｂを有する。ソース側導電層４５ａは、ソース側選択ゲート線ＳＧＳとして機能すると共に、ソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層４５ｂは、ドレイン側選択ゲート線ＳＧＤとして機能すると共に、ドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００４２】
ソース側導電層４５ａは、半導体層４８ａの周囲に形成され、ドレイン側導電層４５ｂは、ソース側導電層４５ａと同層であって、同様に半導体層４８ｂの周囲に形成される。ソース側導電層４５ａ、及びドレイン側導電層４５ｂは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料としている。
【００４３】
選択トランジスタ層４０は、図４に示すように、ソース側ホール４６ａ、ドレイン側ホール４６ｂを有する。ソース側ホール４６ａは、ソース側導電層４５ａを貫通するように形成される。ドレイン側ホール４６ｂは、ドレイン側導電層４５ｂを貫通するように形成される。ソース側ホール４６ａ及びドレイン側ホール４６ｂは、各々、メモリホール３２と整合する位置に形成される。
【００４４】
選択トランジスタ層４０は、図５に示すように、ソース側ゲート絶縁層４７ａ、ソース側柱状半導体層４８ａ、ドレイン側ゲート絶縁層４７ｂ、及びドレイン側柱状半導体層４８ｂを有する。ソース側柱状半導体層４８ａは、ソース側選択トランジスタＳＳＴｒのボディとして機能する。ドレイン側柱状半導体層４８ｂは、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。
【００４５】
配線層５０は、図４に示すように、選択トランジスタ層４０の上層に形成される。配線層５０は、ソース線層５１、及びビット線層５２を有する。ソース線層５１は、ソース線ＳＬとして機能する。ビット線層５２は、ビット線ＢＬとして機能する。
【００４６】
ソース線層５１は、ロウ方向に延びる略板状に形成される。ソース線層５１は、カラム方向に隣接する一対のソース側柱状半導体層４８ａの上面に接するように形成される。ビット線層５２は、ドレイン側柱状半導体層４８ｂの上面に接し、ロウ方向にあるピッチをもってカラム方向に延びるストライプ状に形成される。ソース線層５１、及びビット線層５２は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属にて構成される。
【００４７】
次に、図６を参照して、ワード線導電層３１ａ〜３１ｄの形状について詳しく説明する。図６は、ワード線３１ａ〜３１ｄの形状を示す上面図である。この図６では、一例として最下層のワード線導電層３１ａの平面形状を示す。その他のワード線導電層３１ａ〜３１ｄの形状は略同様であるので、重複する説明は省略する。
【００４８】
ワード線導電層３１ａは、図６に示すように、櫛歯状に形成された一対の導電層３１ａａ、３１ａｂを備えている。一対の導電層３１ａａ、３１ａｂは、互いに櫛歯部分が噛み合うような形で対向していると共に、メモリブロックＭＢ毎に分割されている、導電層３１ａａが例えばワード線ＷＬ５として機能する。一方、導電層３１ａｂは、例えばワード線ＷＬ４として機能する。
【００４９】
次に、第１の実施の形態に係る不揮発性半導体記憶装置における読み出し動作を、図７を参照して説明する。
読み出し動作を実行する場合には、まず、外部から供給されるブロックアドレスに従い、１つのメモリブロックＭＢが選択メモリブロックＭＢｓとして選択される。そして、その選択メモリブロックＭＢｓ内の１つのサブブロックＳＢに含まれるメモリストリングＭＳが選択メモリストリングＭＳｓとして選択される。
【００５０】
図７（ａ）〜（ｃ）は、読み出し動作において各部に印加される電圧の波形を示している。まず、図７（ａ）を参照して、選択メモリブロックＭＢｓ内の選択メモリストリングＭＳｓ、選択ソース線ＳＬｓに印加される電圧を説明する。
【００５１】
選択メモリストリングＭＳｓでは、読み出し対象の選択メモリセルＭＴｒｓに接続されるワード線ＷＬ（選択ワード線ＷＬｓ）が電圧ＶＣＧＲＶを印加される。一方、非選択メモリセルＭＴｒｎｓに接続される非選択ワード線ＷＬｎｓは、読み出しパス電圧ＶＲＥＡＤを印加される。電圧ＶＣＧＲＶは、メモリセルＭＴｒが有する複数の閾値電圧分布の上限と下限の間程度の電圧である（１つのメモリセルＭＴｒが複数ビットのデータを記憶する場合には、電圧ＶＣＧＲＶは複数通りの値を取り得る）。また、読み出しパス電圧ＶＲＥＡＤは、選択メモリセルＭＴｒが保持するデータに拘わらずメモリセルＭＴｒを導通させることができる電圧であり、例えば６Ｖ〜８Ｖ程度の電圧である。
【００５２】
また、選択メモリストリングＭＳｓに接続されるドレイン側選択ゲートトランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒにそれぞれ接続されるドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳには、それぞれ電圧ＶＳＧ（４Ｖ程度）が印加される。この電圧ＶＳＧは、ドレイン側選択ゲートトランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒを導通させるための電圧である。
【００５３】
そして、選択メモリストリングＭＳｓに接続されるビット線ＢＬには、電圧ＶＢＬ（２Ｖ程度）が印加され、選択メモリストリングＭＳｓに接続されるソース線ＳＬｓ（選択ソース線ＳＬｓ）にはこの電圧ＶＢＬよりも小さい電圧ＶＳＬ（１．５Ｖ程度）が印加される。
【００５４】
このような電圧の印加がされることにより、選択メモリストリングＭＳｓでは、次のような読み出し動作が実行される。すなわち、選択メモリセルＭＴｒの閾値電圧が電圧ＶＣＧＲＶよりも大であれば、選択メモリセルＭＴｒは導通しない。このため、ビット線ＢＬの電位は低下せず、電圧ＶＢＬのまま維持される。一方、選択メモリセルＭＴｒの閾値電圧が電圧ＶＣＧＲＶ以下である場合には、選択メモリセルＭＴｒは導通し、これによりビット線ＢＬの電位は電圧ＶＳＬまで低下する。このようなビット線ＢＬの電位の変動の大小をセンスアンプ回路３で検出することにより、選択メモリセルＭＴｒの保持データを判定することができる。
【００５５】
次に、図７（ｂ）を参照して、選択メモリブロックＭＢｓ内の非選択メモリストリングＭＳｎｓ、非選択ソース線ＳＬｎｓに印加される電圧を説明する。
選択メモリブロックＭＢｓのメモリストリングＭＳは、１つのワード線ＷＬを共有している。従って、選択メモリブロックＭＢｓ内の非選択メモリストリングＭＳｎｓに接続されるワード線ＷＬは、図７（ｂ）に示すように、選択メモリストリングＭＳｓのワード線ＷＬと同一の電圧（ＶＣＧＲＶ、ＶＲＥＡＤ）を供給される。ビット線ＢＬも同様である。また、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳには０Ｖ（接地電圧ＶＳＳ）が印加される。
【００５６】
しかし、非選択メモリストリングＭＳｎｓでは、これに接続されるソース線ＳＬｎｓ（非選択ソース線ＳＬｎｓ）の電圧は、ビット線ＢＬに印加される電圧と同じ電圧（電圧ＶＢＬ）とされる。ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳは０Ｖに維持されているので、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒは非導通状態に維持される。しかし、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒのリーク電流が大きい場合には、ビット線ＢＬの電位が低下することがあり、これがセンスアンプ回路３のリードマージンを低下させ、ひいては誤読み出し発生の原因となり得る。
【００５７】
この点、本実施の形態では、ビット線ＢＬと非選択ソース線ＳＬｎｓとが同電位（電圧ＶＢＬ）にとされているので、リーク電流が抑制され、ビット線ＢＬの電位も低下しない。従って、センスアンプ回路のリードマージンを大きくすることができ、誤読み出しの発生確率を少なくすることができる。
【００５８】
次に、図７（ｃ）を参照して、非選択メモリブロックＭＢｎｓ内の非選択メモリストリングＭＳｎｓ、非選択ソース線ＳＬｎｓに印加される電圧を説明する。
図７（ｃ）に示すように、非選択メモリブロックＭＢｎｓでは、ワード線ＷＬは全て接地電位ＶＳＳ（０Ｖ）を与えられる。また、全てのドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳには０Ｖ（接地電圧ＶＳＳ）が印加される。ビット線ＢＬには、電圧ＶＢＬが印加され、非選択ソース線ＳＬｎｓには電圧ＶＢＬが印加される（選択ワード線ＳＬｓには電圧ＶＳＬが印加される）。このため、非選択メモリブロックＭＢｎｓでも、リーク電流は抑制されている。
【００５９】
以上説明したように、本実施の形態の不揮発性半導体記憶装置では、図７（ｄ）に示すように、選択メモリブロックＭＢ中の選択メモリストリングＭＳｓに接続されるソース線ＳＬｓには、ビット線ＢＬに印加される電圧ＶＢＬよりも小さい電圧ＶＳＬを印加され、これにより、読み出し動作が行われる。一方、選択メモリブロックＭＢ中の非選択のメモリストリングＭＳｎｓに接続されるソース線ＳＬｎｓには、ビット線ＢＬに印加される電圧ＶＢＬと略等しい電圧（ここではＶＢＬ）が与えられる（ただし、選択メモリストリングＭＳｓとソース線ＳＬを共有する非選択メモリストリングＭＳｎｓは、ソース線ＳＬｓより電圧ＶＳＬを印加される）。非選択メモリブロックＭＢにおいても、同様の電圧がソース線ＳＬに印加される。これにより、非選択メモリストリングＭＳｎｓにおけるリーク電流を抑制し、センスアンプ回路のリードマージンを大きくすることができる。非選択メモリストリングＭＳｎｓのソース線ＳＬの電圧は、必ずしもビット線ＢＬの電圧ＶＢＬと等しくする必要はない。リーク電流の低減という目的が達成される限りにおいて、ビット線ＢＬの電圧とソース線ＳＬの電圧の間に多少の差は許容される。
また、図７（ｄ）に示すように、ソース線ＳＬは、選択メモリセルストリングＭＳｓと、これに隣接する非選択メモリストリングＭＳｎｓに共通接続されているので、非選択メモリストリングＭＳｎｓに接続されるソース線ＳＬにも電圧ＶＳＬが印加される場合がある。この場合を、図７（ｂ）を参照して説明する。すなわち、選択メモリブロックＭＢｎｓ内に存在し且つ選択ソース線ＳＬｓに接続される非選択メモリストリングＭＳｎｓに印加される電圧を説明する。
選択メモリブロックＭＢｎｓ内にあり且つ選択ソース線ＳＬｓに接続される非選択メモリストリングＭＳｎｓは、そのワード線ＷＬに、選択メモリストリングＭＳｓや他の非選択メモリストリングＭＳｎｓのワード線ＷＬに印加される電圧と同一の電圧（ＶＣＧＲＶ、ＶＲＥＡＤ）を印加される。
また、選択メモリブロックＭＢｎｓ内にあり且つ選択ソース線ＳＬｓに接続される非選択メモリストリングＭＳｎｓは、ビット線ＢＬに印加される電圧も選択メモリストリングＭＳｓと同一である。
また、選択メモリブロックＭＢｎｓ内にあり且つ選択ソース線ＳＬｓに接続される非選択メモリストリングＭＳｎｓは、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳには０Ｖ（接地電圧ＶＳＳ）が印加される。この点は、選択メモリブロックＭＢｓ内の他の非選択メモリストリングＭＳｎｓと同じである。
ただし、選択メモリブロックＭＢｎｓ内にあり且つ選択ソース線ＳＬｓに接続される非選択メモリストリングＭＳｎｓは、ソース線ＳＬから電圧ＶＳＬが印加される。
しかし、選択メモリブロックＭＢｎｓ内の残りのソース線ＳＬ２乃至ＳＬ６は非選択ソース線ＳＬｎｓとされ、電圧ＶＢＬが印加されている。その結果、従来よりもリーク電流の低減が達成できる。さらに、２個以上のサブブロックＳＢにおいてソース線ＳＬを共有することにより、回路動作の容易化、記憶容量の大容量化を可能とすることが出来る。
ソース線ＳＬを１個のサブブロックＳＢ毎に分割した場合、サブブロックＳＢ毎に独立してソース線ＳＬの電圧を制御することが必要になるが、これは回路動作を複雑化する。メモリセルアレイの記憶容量が小さければさほど複雑化することはないが、記憶容量が大容量化すると回路動作が複雑化し、この回路動作を実現化するために素子面積が増えてしまう。そこで、本実施の形態では、複数（例えば２つ）のサブブロックＳＢにおいてソース線ＳＬを共有している。これにより、リーク電流の低減を達成すると共に、回路動作の容易化、記憶容量の大容量化を可能とすることが出来る。
【００６０】
図８に、ソース線ドライバ５の具体的な構成例を示す。このソース線ドライバ５は、差増増幅器５１、高耐圧のＮＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３、５４を、ソース線ＳＬ毎に備えている。
差動増幅器５１は、ＮＭＯＳトランジスタ５３または５４から供給される参照電圧ＶＲＥＦ＿ＳＲＣ＿ＳＥＬ又はＶＲＥＦ＿ＳＲＣ＿ＵＳＥＬと、ソース線ＳＬの電圧を差動増幅する。高耐圧のＮＭＯＳトランジスタ５２は、この差動増幅器５１の出力信号をゲートに供給されると共に、ドレイン及びソースはそれぞれソース線ＳＬ及び接地端子に接続されている。
【００６１】
ＮＭＯＳトランジスタ５３及び５４は、ゲートに制御信号ＳＥＬ＿Ｓｗ（ｉ）、ＵＳＥＬ＿Ｓｗ（ｉ）（ｉ＝１〜６）を与えられることによりいずれか一方が択一的に導通状態とされ、他方は非導通状態とされる。選択メモリストリングＭＳｓが接続されるソース線ＳＬにおいては、ＮＭＯＳトランジスタ５３が導通し、これにより差動増幅器５１には参照電圧ＶＲＥＦ＿ＳＲＣ＿ＳＥＬが供給される。このとき、ＮＭＯＳトランジスタ５４は非導通状態に維持される。
【００６２】
一方、そのソース線ＳＬが非選択メモリストリングＭＳｎｓに接続されるソース線である場合には、ＮＭＯＳトランジスタ５４が導通し、これにより差動増幅器５１には参照電圧ＶＲＥＦ＿ＳＲＣ＿ＵＳＥＬが供給される。このとき、ＮＭＯＳトランジスタ５３は非導通状態に維持される。
【００６３】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置を、図９を参照して説明する。この第２の実施の形態は、ソース線ドライバ５の構成が第１の実施の形態とは異なっている。その他の点は第１の実施の形態と同様であるので、重複する説明は省略する。
【００６４】
図９に示すように、この実施の形態のソース線ドライバ５は、高耐圧のＮＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３、５４、及び高耐圧のＮＭＯＳトランジスタ５５、５６を、ソース線ＳＬ毎に備えている。一方、差動増幅器５１Ａ、５１Ｂは、例えば、６本のソース線ＳＬ１〜６により共有されている。換言すれば、差動増幅器５１Ａは、６本のソース線ＳＬ１〜６のうち選択メモリストリングＭＳｓに接続される１本のソース線ＳＬのために用意されている。一方、差動増幅器５１Ｂは、６本のソース線ＳＬ１〜６のうち非選択メモリストリングＭＳｎｓに接続される５本のソース線ＳＬのために用意されている。本例では、ソース線ＳＬが６本の場合を例に挙げて説明したが、差動増幅器５１Ａ、５１Ｂは、メモリセルアレイＡＲ１に含まれる全てのソース線ＳＬに共通接続されていても良い。
【００６５】
差動増幅器５１Ａは、ＮＭＯＳトランジスタ５５から供給されるソース線ＳＬの電圧、及び参照電圧ＶＲＥＦ＿ＳＲＣ＿ＳＥＬを差動増幅する。差動増幅器５１Ｂは、ＮＭＯＳトランジスタ５６から供給されるソース線ＳＬの電圧及び参照電圧ＶＲＥＦ＿ＳＲＣ＿ＵＳＥＬを差動増幅する。
【００６６】
差動増幅器５１Ａの出力信号は、ＮＭＯＳトランジスタ５３を介して、差動増幅器５１Ｂの出力信号は、ＮＭＯＳトランジスタ５４を介してＮＭＯＳトランジスタ５２のゲートに供給される。
高耐圧のＮＭＯＳトランジスタ５２は、この差動増幅器５１Ａ又は５１Ｂの出力信号をゲートに供給されると共に、ドレイン及びソースはそれぞれソース線ＳＬ及び接地端子に接続されている。
【００６７】
ＮＭＯＳトランジスタ５３及び５４は、それぞれ差増増幅器５１Ａ、５１Ｂの出力端子とＮＭＯＳトランジスタ５２のゲートとの間に接続されている。そして、ＮＭＯＳトランジスタ５３及び５４は、ソース線ＳＬに接続されるメモリストリングＭＳが選択されるか否かに応じて、制御信号Ｓｅｌ＿Ｓｗ（ｉ）、ＵＳｅｌ＿Ｓｗ（ｉ）に従い択一的に導通状態に切り替えられる（選択メモリストリングＭＳｓに接続されるソース線ＳＬｓでは、ＮＭＯＳトランジスタ５３が導通状態とされ、ＮＭＯＳトランジスタ５４は非導通状態とされる。非選択メモリストリングＭＳｓに接続されるソース線ＳＬｓでは、ＮＭＯＳトランジスタ５４が導通状態とされ、ＮＭＯＳトランジスタ５３は非導通状態とされる。）。
【００６８】
一方、ＮＭＯＳトランジスタ５５及び５６は、それぞれ差増増幅器５１Ａ、５１Ｂの入力端子とソース線ＳＬとの間に接続されている。そして、ＮＭＯＳトランジスタ５５及び５６は、ソース線ＳＬに接続されるメモリストリングＭＳが選択されるか否かに応じて、択一的に導通状態に切り替えられる（選択メモリストリングＭＳｓに接続されるソース線ＳＬでは、ＮＭＯＳトランジスタ５５が導通状態とされ、ＮＭＯＳトランジスタ５６は非導通状態とされる。非選択メモリストリングＭＳｓに接続されるソース線ＳＬｓでは、ＮＭＯＳトランジスタ５６が導通状態とされ、ＮＭＯＳトランジスタ５５は非導通状態とされる。）。
この第２の実施の形態のソース線ドライバ５では、上述のようなＮＭＯＳトランジスタ５５及び５６が設けられ、このトランジスタ５５及び５６が差増増幅器５１Ａ又は５１Ｂへの帰還経路を形成する。差増増幅器５１Ｂが非選択メモリストリングＭＳｎｓに接続される５本のソース線ＳＬｎｓにより共有されるため、差動増幅器の数を少なくすることができる。その結果、回路面積を縮小化できる。
【００６９】
図１０は、本実施の形態のソース線ドライバ５の構成を更に詳細に説明している。図９の回路図と同等の構成要素については同一の符号を付しているので、以下ではそれらの説明は省略する。
図１０の回路は、あるソース線ＳＬが選択される場合においてソース線ＳＬの電圧を例えば０Ｖから所定の電位（例えば、ＶＳＬ）まで上昇させるための構成として、差動増幅器５１Ａ’、高耐圧のＰＭＯＳトランジスタ５８Ａ、及び高耐圧のＮＭＯＳトランジスタ５９Ａを備えている。差動増幅器５１Ａ’は、ＮＭＯＳトランジスタ５５を介して供給されるソース線ＳＬの電圧と、参照電圧ＶＲＥＦ＿ＳＲＣＬ＿ＳＥＬとを差動増幅し、その出力信号をＰＭＯＳトランジスタ５８Ａのゲートに供給する。ＰＭＯＳトランジスタ５８Ａは、そのソースに電源電圧Ｖｄｄを与えられ、ドレインはＮＭＯＳトランジスタ５９Ａのドレインに接続されている。ＮＭＯＳトランジスタ５９Ａは、制御信号Ｓｅｌ＿Ｓｗ（ｉ）が”Ｈ”となることにより導通状態に切り替えられる。
差動増幅器５１Ａ’、及びＰＭＯＳトランジスタ５８Ａによりソース線ＳＬが所定の電位（例えば、ＶＳＬ）まで上昇する。その後、例えばビット線ＢＬとの容量カップリング等により、ソース線ＳＬの電位が所望の電位以上に上昇する場合がある。この所望値より大きくなった電圧を所望値に引き戻す（pull down）ための構成として、差動増幅器５１Ａが設けられている。差動増幅器５１Ｂも同様である。
【００７０】
また、図１０のソース線ドライバ５は、あるソース線ＳＬが非選択とされる場合においてソース線ＳＬの電圧を例えば０Ｖから所定の電位（例えば、ＶＢＬ）まで上昇させるための構成として、差動増幅器５１Ｂ’、高耐圧のＰＭＯＳトランジスタ５８Ｂ、高耐圧のＮＭＯＳトランジスタ５９Ｂを備えている。
【００７１】
差動増幅器５１Ｂ’は、ＮＭＯＳトランジスタ５６を介して供給されるソース線ＳＬの電圧と、参照電圧ＶＲＥＦ＿ＳＲＣＬ＿ＵＳＥＬとを差動増幅し、その出力信号をＰＭＯＳトランジスタ５８Ｂのゲートに供給する。ＮＭＯＳトランジスタ５９Ｂは、制御信号ＵＳｅｌ＿Ｓｗ（ｉ）＝”Ｈ”により導通状態に切り換えられる。
【００７２】
また、図１０のソース線ドライバ５は、あるソース線ＳＬが選択される場合においてソース線ＳＬの電圧を所定の電位（例えば、ＶＳＬ）に維持するための構成として、高耐圧のＰＭＯＳトランジスタ５７Ａ、及び電圧生成回路６１Ａを備えている。また、図１０のソース線ドライバ５Ｂは、あるソース線ＳＬが非選択とされる場合においてソース線ＳＬの電圧を所定の電位（例えば、ＶＢＬ）に維持するための構成として、高耐圧のＰＭＯＳトランジスタ５７Ｂ、及び電圧生成回路６１Ｂを備えている。
【００７３】
また、図１０のソース線ドライバ５は、ドライバ６２、高耐圧のＮＭＯＳトランジスタ６４、高耐圧のＰＭＯＳトランジスタ６５及び高耐圧のＮＭＯＳトランジスタ６６を備えている。ドライバ６２は、ＰＭＯＳトランジスタ５２のゲートを電源電圧ＶＤＤ又は接地電圧ＶＳＳに駆動する。例えば、ソース線を０Ｖにする際に用いられる。ＰＭＯＳトランジスタ６４のソースは、消去動作時にソース線に与えられるべき消去電圧ＶＥＲＡを与えられている。ＰＭＯＳトランジスタ６４は、そのゲートに与えられる制御信号ＳＷ＿ＶＥＲＡが”Ｈ”となることにより、ソース線ＳＬに消去動作のために必要な電圧を供給する。
【００７４】
また、ＰＭＯＳトランジスタ６５及びＮＭＯＳトランジスタ６６は、電源電圧端子とソース線ＳＬとの間に直列接続されている。ＰＭＯＳトランジスタ６５は、そのソースに電圧ＶＤＤＳＡを与えられ、ゲートには制御信号Ｇａｔｅ＿ｐを与えられている。また、ＮＭＯＳトランジスタ６６は、ＰＭＯＳトランジスタ６５のドレインとソース線ＳＬとの間に接続され、制御信号ＳＷ＿ＶＤＤ＝”Ｈ”により導通状態に切り換えられる。
【００７５】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置を、図１１
を参照して説明する。この第３の実施の形態は、ソース線ドライバ５の構成が前述の実施の形態とは異なっている。その他の点は第１の実施の形態と同様であるので、重複する説明は省略する。
【００７６】
図１０に示すように、この実施の形態のソース線ドライバ５は、高耐圧のＮＭＯＳトランジスタ５２Ａ、５２Ｂ、ＮＭＯＳトランジスタ５３Ａ、５４Ａ、５３Ｂ、５４Ｂ、及び高耐圧のＮＭＯＳトランジスタ５５、５６を、ソース線ＳＬ毎に備えている。差動増幅器５１Ａ、５１Ｂ、及びＮＭＯＳトランジスタ５５、５６は第２の実施の形態と同様の構成を有している。
【００７７】
この第３の実施の形態では、第２の実施の形態の高耐圧のＮＭＯＳトランジスタ５２に代えて、２個の高耐圧のＮＭＯＳトランジスタ５２Ａ、５２Ｂが、１本のソース線ＳＬと接地端子との間に並列接続されている。ＮＭＯＳトランジスタ５２Ａと５２Ｂとは、サイズが異なっている。一例として、第２の実施の形態のＮＭＯＳトランジスタ５２のゲート幅がＷである場合に、ＮＭＯＳトランジスタ５２Ａと５２Ｂのゲート幅ＷＡ、ＷＢを、それぞれＷＡ＝１／６Ｗ、ＷＢ＝５／６Ｗに設定することができる（Ｗ＝ＷＡ＋ＷＢ）。
【００７８】
差動増幅器５１Ａの出力端子とＮＭＯＳトランジスタ５２Ａのゲートとの間に、ＮＭＯＳトランジスタ５３Ａが接続され、差動増幅器５１Ｂの出力端子とＮＭＯＳトランジスタ５２Ａのゲートとの間に、ＮＭＯＳトランジスタ５４Ａが接続される。また、差動増幅器５１Ａの出力端子とＮＭＯＳトランジスタ５２Ｂのゲートとの間に、ＮＭＯＳトランジスタ５３Ｂが接続される、さらに、ＮＭＯＳトランジスタ５２Ａのゲートと接地端子との間にＮＭＯＳトランジスタ５４Ｂが接続される。ＮＭＯＳトランジスタ５３Ａ、５３Ｂのゲートには、前述の制御信号Ｓｅｌ＿Ｓｗ（ｉ）が供給され、ＮＭＯＳトランジスタ５４Ａ、５４Ｂのゲートには、前述の制御信号ＵＳｅｌ＿Ｓｗ（ｉ）が供給される。
【００７９】
例えばソース線ＳＬ１に接続されるメモリストリングが選択される場合には、ソース線ＳＬ１に対応するＮＭＯＳトランジスタ５３Ａ、５３Ｂ及び５５が導通状態とされ、ＮＭＯＳトランジスタ５４Ａ、５４Ｂ及び５６は非導通状態とされる。従って、ソース線ＳＬ１は、合計のゲート幅がＷＡ＋ＷＢ＝ＷであるＮＭＯＳトランジスタ５２Ａ及び５２Ｂの両方により電圧を制御される。
一方、非選択のメモリストリングに接続される他のソース線ＳＬ２〜６では、ＮＭＯＳトランジスタ５３Ａ、５３Ｂ及び５５は非導通状態とされ、ＮＭＯＳトランジスタ５４Ａ、５４Ｂ及び５６が導通状態とされる。従って、ソース線ＳＬ２〜６は、ゲート幅が１／６ＷであるＮＭＯＳトランジスタ５２Ａのみにより電圧を制御される。従って、この実施の形態によれば、前述の実施の形態に比べ、非選択のメモリストリングに接続されるソース線ＳＬ２〜６における消費電流を低減することができ、全体として消費電力を削減することが可能になる。
【００８０】
図１２は、本実施の形態のソース線ドライバ５の構成を更に詳細に説明している。図１１の回路図と同等の構成要素については同一の符号を付しているので、以下ではそれらの説明は省略する。また、図１０と同一の部分についても、以下では同一の符号を付してその説明は省略する。
図１２のソース線ドライバ５は、あるソース線ＳＬが選択される場合においてソース線ＳＬの電圧を例えば０Ｖから所定の電位まで上昇させるための構成として、差動増幅器５１Ａ’、及び高耐圧のＰＭＯＳトランジスタ５８Ａを備えている。差動増幅器５１Ａ’は、ＮＭＯＳトランジスタ５５を介して供給されるソース線ＳＬの電圧と、参照電圧ＶＲＥＦ＿ＳＲＣＬ＿ＳＥＬとを差動増幅し、その出力信号をＰＭＯＳトランジスタ５８Ａのゲートに供給する。ＰＭＯＳトランジスタ５８Ａは、そのソースに所定の電圧を与えられ、ドレインはＮＭＯＳトランジスタ５５のドレインに接続されている。
【００８１】
また、図１２のソース線ドライバ５は、あるソース線ＳＬが非選択とされる場合においてソース線ＳＬの電圧を例えば０Ｖから所定の電位まで上昇させるための構成として、差動増幅器５１Ｂ’、高耐圧のＰＭＯＳトランジスタ５８Ｂを備えている。差動増幅器５１Ｂ’は、ＮＭＯＳトランジスタ５６を介して供給されるソース線ＳＬの電圧と、参照電圧ＶＲＥＦ＿ＳＲＣＬ＿ＵＳＥＬとを差動増幅し、その出力信号をＰＭＯＳトランジスタ５８Ｂのゲートに供給する。
【００８２】
［第４の実施の形態］
次に、図１３〜図１６を参照して、第４の実施の形態に係る不揮発性半導体記憶装置について説明する。図１３〜図１５は、第４の実施の形態に係る不揮発性半導体記憶装置の構成を回路図、斜視図、及び断面図である。第１の実施の形態と同一の構成要素については図１３において図１と同一の符号を付し、以下ではその詳細な説明は省略する。また、メモリストリングＭＳ、及びワード線ＷＬの形状も、図５、図６に示したのと同様で良い。
【００８３】
図１３に示すように、第４の実施の形態に係る不揮発性半導体記憶装置は、１つのメモリブロックＭＢ（１）〜（ｍ）に、それぞれ１本のソース線ＳＬ（１）〜ＳＬ（ｍ）が設けられている。この点、前述の実施の形態において、１つのメモリブロックＭＢに６本の独立なソース線ＳＬが設けられているのと異なっている。
【００８４】
次に、第４の実施の形態に係る不揮発性半導体記憶装置における読み出し動作を、図１６を参照して説明する。第１の実施の形態との相違点を、以下において説明する。
【００８５】
選択メモリブロックＭＢｓ内の選択メモリストリングＭＳｓにおける動作は、図１６（ａ）に示すように、第１の実施の形態と略同一である。ただし、この実施の形態では、選択メモリブロックＭＢｓ内のすべてのソース線ＳＬが電圧ＶＳＬ（１．５Ｖ）を与えられ、非選択メモリブロックＭＢｎｓ内のすべてのソース線ＳＬが電圧ＶＢＬを与えられる（図１６（ｃ）参照）。この点、選択メモリブロックＭＢｓ内においても、選択メモリストリングＭＳｓに接続される選択ソース線ＳＬｓにのみ電圧ＶＳＬが印加され、その他の非選択ソース線ＳＬｎｓには電圧ＶＢＬが印加されるのと異なる。このような電圧の印加であっても、選択ビット線ＢＬに接続される１２×ｍ個のメモリストリングＭＳのうち、ソース線ＳＬに電圧ＶＳＬを印加されているメモリストリングＭＳの数は第１の実施の形態と同一である。従って、第１の実施の形態と同様の効果を奏することができる。また、ブロックごとにソース線ＳＬを共通化するため、素子面積を小さくすることができる。
また、非選択メモリブロックＭＢｎｓと非選択ソース線ＳＬｎｓをリンクして動作させることが出来る。その結果、回路動作を容易にすることができる。
【００８６】
［第５の実施の形態］
次に、図１７を参照して、第５の実施の形態に係る不揮発性半導体記憶装置について説明する。図１７は、第５の実施の形態に係る不揮発性半導体記憶装置の構成を回路図である。第１の実施の形態と同一の構成要素については図１７において図１と同一の符号を付し、以下ではその詳細な説明は省略する。また、メモリストリングＭＳ、及びワード線ＷＬの形状も、図５、図６に示したのと同様で良い。
【００８７】
図１７に示すように、第５の実施の形態に係る不揮発性半導体記憶装置では、１つのメモリブロックＭＢ中の１２個のサブブロックＳＢ１〜１２のうち、隣接する４つのサブブロックＳＢが１本のソース線ＳＬを共有している。すなわち、１つのメモリブロックＭＢ中に、サブブロックＳＢの数(１２個)の１／４の３本の独立なソース線ＳＬ１〜３が設けられている。この点、第１の実施の形態において、１つのメモリブロックＭＢに６本の独立なソース線ＳＬが設けられているのと異なっている。  
【００８８】
図１８は、第５の実施の形態の不揮発性半導体記憶装置の動作を示す。第１の実施の形態（図７）と略同一であるので、詳細な説明は省略する。
図１８（ｄ）に示すように、３個以上のサブブロックＳＢにおいてソース線ＳＬを共有することにより、独立して制御するソースＳＬの数を減らすことが出来る。その結果、リーク電流の低減を達成すると共に、回路動作の容易化、さらなる記憶容量の大容量化を可能とすることが出来る。
【００８９】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、メモリストリングＭＳの断面形状がＵ字型である例を説明したが、本発明はメモリストリングＭＳの断面形状がＩ字型（直線状）である不揮発性半導体記憶装置にも適用可能であることは明らかである。
【符号の説明】
【００９０】
ＡＲ１・・・メモリセルアレイ、  ＡＲ２・・・制御回路、  ２・・・ロウデコーダ、  ３・・・センスアンプ回路、  ４・・・カラムデコーダ、  ５・・・ソース線ドライバ、  ＭＢ・・・メモリブロック、  ＳＢ・・・サブブロック、  ＭＵ・・・メモリユニット、ＭＳ・・・メモリストリング、  ＭＴｒ・・・メモリセル、  ＢＴｒ・・・バックゲートトランジスタ、  ＳＤＴｒ、ＳＳＴｒ・・・選択トランジスタ、  ＷＬ・・・ワード線、  ＳＧＤ、ＳＧＳ・・・選択ゲート線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＢＧ・・・バックゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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