(57)【要約】【課題】制御性の高い不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、第１の方向に直列接続された複数のメモリセルを具備するＮＡＮＤセルユニットが、第１の方向と直交する第２の方向に複数配列され、メモリセルが、半導体層と、ゲート絶縁層と、浮遊ゲートと、制御ゲートとを有するメモリセルアレイと、第２の方向に配列された複数のメモリセルをページとして、ページ単位で前記メモリセルにデータを書き込む制御回路とを備え、制御回路は、ページ単位の複数のメモリセルへの書き込み動作に際して、選択メモリセルへの書き込みデータ及び選択メモリセルと第２の方向に隣接するメモリセルへの書き込みデータに応じて選択メモリセルの書き込みベリファイレベルを調整する。【選択図】図９
2013196725.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に直列接続された複数のメモリセル、前記複数のメモリセルとソース線との間に接続されたソース線側選択ゲートトランジスタ及び前記複数のメモリセルとビット線との間に接続されたビット線側選択ゲートトランジスタを具備するＮＡＮＤセルユニットが、前記第１の方向と直交する第２の方向に複数配列され、前記メモリセルが、半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された浮遊ゲートと、前記浮遊ゲートの前記第１の方向の両端にゲート間絶縁層を介して対向し前記第２の方向に延びる制御ゲートとを有するメモリセルアレイと、
前記第２の方向に配列された複数の前記メモリセルをページとして、ページ単位で前記メモリセルにデータを書き込む制御回路と
を備え、
前記制御回路は、前記データを書き込むページを構成する複数の前記選択メモリセルの書き込みデータを検出するコンパレータを更に備え、
前記ページ単位の複数のメモリセルへの書き込み動作に際して、第１段階の書き込み、前記第１段階の書き込み後に第１のベリファイ、前記第１のベリファイの後に第２の書き込み、前記第２の書き込みの後に第２のベリファイを行い、
前記ページ単位の複数のメモリセルへの書き込み動作に際して、選択メモリセルへの書き込みデータ及び前記選択メモリセルと前記第２の方向に隣接するメモリセルへの書き込みデータに応じて前記第２のベリファイにおける前記選択メモリセルの書き込みベリファイレベルを調整し、
前記選択メモリセルの前記第２の方向に隣接するメモリセルへの書き込みデータのしきい値レベルが大きいほど前記第２のベリファイにおける前記選択メモリセルの書き込みベリファイレベルを減少させ、
前記コンパレータの出力に応じて前記第２のベリファイにおける前記書き込みベリファイレベルの調整を行う
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１の方向に直列接続された複数のメモリセル、前記複数のメモリセルとソース線との間に接続されたソース線側選択ゲートトランジスタ及び前記複数のメモリセルとビット線との間に接続されたビット線側選択ゲートトランジスタを具備するＮＡＮＤセルユニットが、前記第１の方向と直交する第２の方向に複数配列され、前記メモリセルが、半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された浮遊ゲートと、前記浮遊ゲートにゲート間絶縁層を介して対向し前記第２の方向に延びる制御ゲートとを有するメモリセルアレイと、
前記第２の方向に配列された複数の前記メモリセルをページとして、ページ単位で前記メモリセルにデータを書き込む制御回路と
を備え、
前記制御回路は、
前記ページ単位の複数のメモリセルへの書き込み動作に際して、選択メモリセルへの書き込みデータ及び前記選択メモリセルと前記第２の方向に隣接するメモリセルへの書き込みデータに応じて前記選択メモリセルの書き込みベリファイレベルを調整する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記制御ゲートは、前記浮遊ゲートの前記第１の方向の両側に前記ゲート間絶縁層を介して配置されていることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、
前記選択メモリセルの前記第２の方向に隣接するメモリセルへの書き込みデータのしきい値レベルが大きいほど前記選択メモリセルの書き込みベリファイレベルを減少させることを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記データを書き込むページを構成する複数の前記選択メモリセルの書き込みデータを検出するコンパレータを更に備え、
前記コンパレータの出力に応じて前記書き込みベリファイレベルの調整を行う
ことを特徴とする請求項２〜４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書記載の技術は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。従来のＮＡＮＤ型フラッシュメモリのメモリトランジスタは絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたスタックゲート構造をしている。複数個のメモリトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端はビット線に接続され、他端はソース線に接続される。ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、同一のワード線に接続される。ＮＡＮＤセルユニット内にＮ個のメモリトランジスタが直列接続されている場合、１つのＮＡＮＤセルブロック内に含まれるワード線はＮ本となる。
【０００３】
このようなＮＡＮＤ型フラッシュメモリにおいては、微細化に伴い、メモリセル間の距離が小さくなると、メモリセルのセル間容量増大に起因する近接効果が増大し、メモリセルのしきい値分布が広くなり、各種ディスターブやリテンションマージンを確保するのが困難になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２９５２３２号公報
【特許文献２】特開２００９−１２３２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、制御性の高い不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、第１の方向に直列接続された複数のメモリセル、複数のメモリセルとソース線との間に接続されたソース線側選択ゲートトランジスタ及び複数のメモリセルとビット線との間に接続されたビット線側選択ゲートトランジスタを具備するＮＡＮＤセルユニットが、第１の方向と直交する第２の方向に複数配列され、メモリセルが、半導体層と、半導体層の上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成された浮遊ゲートと、浮遊ゲートにゲート間絶縁層を介して対向し第２の方向に延びる制御ゲートとを有するメモリセルアレイと、第２の方向に配列された複数のメモリセルをページとして、ページ単位で前記メモリセルにデータを書き込む制御回路とを備え、制御回路は、ページ単位の複数のメモリセルへの書き込み動作に際して、選択メモリセルへの書き込みデータ及び選択メモリセルと第２の方向に隣接するメモリセルへの書き込みデータに応じて選択メモリセルの書き込みベリファイレベルを調整する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図２】同不揮発性半導体記憶装置のメモリセルアレイ構造を示す図である。
【図３】同メモリセルアレイの等価回路図である。
【図４】同メモリセルアレイの斜視図である。
【図５】同メモリセルアレイの断面図である。
【図６】同メモリセルアレイの断面図である。
【図７】比較例の書込み動作を説明するための模式図である。
【図８】比較例に係る不揮発性半導体記憶装置の近接効果の影響を説明するための模式図である。
【図９】第１の実施形態に係る不揮発性半導体記憶装置の書込み動作を説明するための模式図である。
【図１０】同不揮発性半導体記憶装置の動作の書込み動作特性の一例を示すフローチャートである。
【図１１】同不揮発性半導体記憶装置の重み付け方法の例を示す図である。
【発明を実施するための形態】
【０００８】
以下、添付の図面を参照して実施の形態について説明する。
【０００９】
［第１の実施形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
この不揮発性半導体記憶装置は、複数のメモリセルＭＣがＮＡＮＤ接続されたＮＡＮＤストリングを複数備えたメモリセルアレイ１を備える。
【００１１】
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。
【００１２】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１３】
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００１４】
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１５】
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェイス６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００１６】
また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１７】
また、データ入出力バッファ４には、データ入出力バッファ４が受け取った書き込みデータを検出して加算し、ステートマシン７に転送するコンパレータ６１が接続されている。コンパレータ６１としては、加算回路等の論理回路を用いることが可能である。
【００１８】
また、ステートマシン７によって電圧生成回路６０が制御される。この制御により、電圧生成回路６０は任意の電圧、任意のタイミングのパルスを出力することが可能となる。尚、書き込み動作に際してステートマシン７は、コンパレータ６１から出力された情報を参照してベリファイ電圧の調整が行われる。
【００１９】
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１を配線層に形成した場合には、メモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００２０】
［メモリセルアレイ］
次に、第１の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１の構成について説明する。
【００２１】
本実施形態では、浮遊ゲートと制御ゲートのカップリングを確保するセル構造の一つとしてスタックゲート構造でなく、浮遊ゲートの両側面に制御ゲートを埋め込んで、浮遊ゲートとその両側の制御ゲートとをカップリングさせるゲート構造を有する。
【００２２】
図２は本実施形態に係るメモリセルアレイ１の構造を示す図、図３は同メモリセルアレイ１の回路図である。
【００２３】
メモリセルアレイ１は、電気的書き換え可能なＭ個の不揮発性メモリセルＭＣ０−ＭＣＭ−１が直列接続されたＮＡＮＤストリングと、このＮＡＮＤストリングの両端に接続される選択ゲートトランジスタＳ１，Ｓ２を備えるＮＡＮＤセルユニットＮＵが複数配列されている。ＮＡＮＤセルユニットＮＵの一端（選択ゲートトランジスタＳ１側）はビット線ＢＬに、他端（選択ゲートトランジスタＳ２側）は共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲート電極は選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ０〜ＭＣＭ−１の両側に配置された制御ゲート電極はそれぞれワード線ＷＬ０〜ＷＬＭに接続されている。ビット線ＢＬは、カラム制御回路２に含まれるセンスアンプ回路２ａに接続され、ワード線ＷＬ０〜ＷＬＭ及び選択ゲート線ＳＧＤ、ＳＧＳは、ロウ制御回路３に含まれるロウデコーダ回路３ａに接続されている。
【００２４】
基板に形成されたｐ型ウェル５１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層５２が形成されている。またウェル５１の上にはトンネル絶縁膜として機能するゲート絶縁膜５３を介して浮遊ゲート（ＦＧ）５４が形成され、この浮遊ゲート５４の両側面にはゲート間絶縁層（ＩＰＤ）５５を介して制御ゲート（ＣＧ）５６が形成されている。制御ゲート５６は、ワード線ＷＬを構成する。また、選択ゲートトランジスタＳ１、Ｓ２は、ウェル５１の上にゲート絶縁層５３を介して選択ゲート５７を有している。選択ゲート５７は、選択ゲート線ＳＧＳ，ＳＧＤを構成する。メモリセルＭＣと選択ゲートトランジスタＳ１，Ｓ２とは、隣接するもの同士でドレインおよびソースを共有する形でＮＡＮＤ接続されている。
【００２５】
［メモリセル］
１つのメモリセルＭＣに１ビットのデータが記憶される１ビット／セルの場合、ＮＡＮＤセルユニットＮＵに交差するワード線ＷＬに沿って形成されるメモリセルＭＣに１ページのデータが記憶される。また、１つのメモリセルＭＣに２ビットのデータが記憶される２ビット／セルの場合、ワード線ＷＬに沿って形成されるメモリセルＭＣに、２ページ（上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲ）のデータが記憶される。同様に、４ページのデータを記憶する４ビット／セルの場合、ワード線ＷＬに沿って形成されるメモリセルＭＣに、４ページのデータが記憶される構成に対しても適用可能である。尚、本実施形態においては２ビット／セル方式を採用しているが、１ビット／セル方式や３ビット／セル、４ビット／セル方式とする事も可能である。
【００２６】
［メモリブロック］
１つのブロックＢＬＫは、ワード線ＷＬを共有する複数のＮＡＮＤセルユニットＮＵを含む。１つのブロックＢＬＫは、データ消去動作の一単位を形成する。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、Ｍ＋１本であり、１ブロック中のページ数は、２ビット／セル方式であって１ブロックにおけるＮＡＮＤセルユニットあたりの有効なメモリセル数（ダミーセルを除いたメモリセル数）Ｍ＝６４個の場合、Ｍ×２＝１２８ページとなる。
【００２７】
［第１の実施形態のメモリセルアレイ構造］
次に、第１の実施形態に係るメモリセルアレイ構造について説明する。
図４は、第１の実施形態に係るメモリセルアレイ構造の斜視図、図５は図４のＧＣ（ゲート）方向から見た断面図、図６は図４のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の各線で切断し、図４のＡＡ（アクティブエリア）方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。
【００２８】
このメモリセルアレイ構造は、図２に示した、メモリセルアレイ構造を上下反転させて積層すると共に、上下のメモリセルアレイ層で制御ゲートを共有するようにしたものである。
【００２９】
すなわち、図４、５に示すように、絶縁体のベース３０の上に、チャネルを形成するボディとなる第１の半導体層１１及び第２の半導体層２１が上下に配置され、その間に第１のゲート絶縁層１２を介して第１の半導体層１１の上面に対向する第１の浮遊ゲート１３と第２のゲート絶縁層２２を介して第２の半導体層２１の下面に対向する第２の浮遊ゲート２３が第１の絶縁層３１を介して上下に積層されている。これら半導体層１１，２１、ゲート絶縁層１２，２２及び浮遊ゲート１３，２３は、図６（ａ）のＡ−Ａ′断面からも明らかなように、ＡＡ方向（第１の方向）に延びる層間絶縁層１５，２５を介してＧＣ方向（第２の方向）に互いに絶縁分離されている。
【００３０】
浮遊ゲート１３，２３の積層構造体は、ＮＡＮＤ配列を形成するように、半導体層１１，２１に沿ってＡＡ方向に所定間隔で複数形成されている。各浮遊ゲート１３，２３の積層体のＡＡ方向の両側には、ゲート間絶縁層（ＩＰＤ：インターポリ絶縁層）３２を介してＧＣ方向に延びる制御ゲート３３が形成されている。制御ゲート３３は、上下の浮遊ゲート１３，２３に側面からカップリングするように、これら浮遊ゲート１３，２３に共通に設けられている。制御ゲート３３と第２のゲート絶縁層２２との間には、マスク材３３ｍが設けられている。そして、下側の第１の半導体層１１、第１のゲート絶縁層１２、第１の浮遊ゲート１３、ゲート間絶縁層３２及び制御ゲート３３が、下側の第１のメモリセルＭＣ１の構成に含まれる。また、上側の第２の半導体層２１、第２のゲート絶縁層２２、第２の浮遊ゲート２３、ゲート間絶縁層３２及び制御ゲート３３が、上側の第２のメモリセルＭＣ２の構成に含まれる。
【００３１】
浮遊ゲート１３，２３の積層構造体の配列方向の両端の制御ゲート３３に隣接する位置には、選択ゲートトランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２を形成する第１の選択ゲート１６及び第２の選択ゲート２６が配置されている。これら選択ゲート１６，２６は、第１の絶縁層３１を介して上下に積層され、それぞれゲート絶縁層１２，２２を介して半導体層１１，２１に対向している。第１の選択ゲート１６にはＧＣ方向に延びる第１の選択ゲート線１７が埋め込まれ、第２の選択ゲート２６にはＧＣ方向に延びる第２の選択ゲート線２７とマスク材２７ｍとが埋め込まれている。これら選択ゲート線１７，２７は、層間絶縁層３４を介して互いに絶縁分離されている。
【００３２】
そして、下側の第１のＮＡＮＤセルユニットＮＵ１には下側のＮＡＮＤ接続されたメモリセルＭＣ１と選択ゲートトランジスタＳ１１，Ｓ２１を含み、第１のメモリセルアレイ層１０は第１の素子分離絶縁層１５を介してＧＣ方向に配列された複数のＮＡＮＤセルユニットＮＵ１を含む。また、上側の第２のＮＡＮＤセルユニットＮＵ２には上側のＮＡＮＤ接続されたメモリセルＭＣ２と選択ゲートトランジスタＳ１２，Ｓ２２を含み、第２のメモリセルアレイ層２０にはＧＣ方向に配列された複数のＮＡＮＤセルユニットＮＵ２を含む。
【００３３】
ＮＡＮＤセルユニットＮＵ１，ＮＵ２の一端の半導体層１１，２１には、これらに共通の上下に延びて図示しないビット線ＢＬにつながるビット線コンタクト３５が形成されている。また、ＮＡＮＤセルユニットＮＵ１，ＮＵ２の他端の半導体層１１，２１には、これらに共通の上下に延びて図示しないソース線につながるソース線コンタクト３６が形成されている。更に、制御ゲート３３の端部にはワード線コンタクト３７が形成され、選択ゲート線１７，２７の端部には選択ゲート線コンタクト３８が接続されている。
【００３４】
ビット線コンタクト３５は下部コンタクト３５ａ及び上部コンタクト３５ｂを含む。同様に、ソース線コンタクト３６も下部コンタクト３６ａ及び上部コンタクト３６ｂを含む。下部コンタクト３５ａ，３６ａは、第１のゲート絶縁層１２に設けられた第１の溝８１を介して第１の半導体層１１に接続されている。本実施形態における下部コンタクト３５ａ，３６ａは、後述のとおり第１の浮遊ゲート１３及び第１の選択ゲート１６と同時に形成される。従って、下部コンタクト３５ａ，３６ａと第１の半導体層１１のＧＣ方向における幅は略一致している。又、下部コンタクト３５ａ，３６ａは第１の浮遊ゲート１３と同一の素材から形成されており、第１の素子分離絶縁層１５を介して第１の半導体層と同一の間隔で同一直線状に形成されている。又、上部コンタクト３５ｂ，３６ｂは、第２の半導体層２１、第２のゲート絶縁層２２、第１の絶縁層３１を貫通し、下部コンタクト３５ａ，３６ａの上部に接続する様に形成されている。なお、上部コンタクト３５ａ，３６ａも第１の浮遊ゲート１３と同一素材から形成されている。
【００３５】
以上の構成によれば、上下のＮＡＮＤセルユニットＮＵ１，ＮＵ２の上下に対応するメモリセルＭＣ１，ＭＣ２の浮遊ゲート１３，２３は、両側のワード線ＷＬとのカップリングによって同時に駆動され、共通のビット線ＢＬと接続される。これに対し、選択ゲートトランジスタＳ１１〜Ｓ２２は、上下のビット線ＢＬに対してそれぞれ独立して設けられ、いずれか一方が選択状態にされることにより、ＮＡＮＤセルユニットＮＵ１，ＮＵ２を選択的にアクティブにすることができる。
【００３６】
また、上下の浮遊ゲート１３，２３の両側には、これらに共通の制御ゲート３３が配置されているので、シールド効果により、ＡＡ方向及び対角方向の近接効果の影響を殆ど受けない。一方、ＧＣ方向、すなわち制御ゲート３３の延びる方向の近接効果の影響を受けるが、これについては以下に述べるような動作により低減される。
【００３７】
［動作方法］
次に、本実施形態に係る不揮発性半導体記憶装置の動作方法について説明する。
【００３８】
［比較例の書き込み動作］
本実施形態に係る書き込み動作の説明に先立ち、比較例の書き込み動作について説明する。図７に示すように、ビット線ＢＬｎ−１，ＢＬｎ，ＢＬｎ＋１に接続され、同一のページを構成するメモリセルＭＣｎ−１，ＭＣｎ，ＭＣｎ＋１のうち、メモリセルＭＣｎを着目メモリセルとし、ワード線ＷＬ方向の両隣のメモリセルＭＣｎ−１，ＭＣｎ＋１を隣接メモリセルＭＣｎ−１，ＭＣｎ＋１とする。着目メモリセルＭＣｎに書き込みデータを書き込む場合には、メモリセルＭＣｎの浮遊ゲート５４の両側のワード線ＷＬｋ，ＷＬｋ＋１を構成する制御ゲート５６の電圧を所定の書き込み電圧まで引き上げる。このとき、同一ページ内の非選択メモリセルに接続するビット線に例えば電位ＶＤＤ（電源電圧）を印加して非選択メモリセルを非選択状態とし、選択メモリセルに接続するビット線に例えば電位０Ｖを印加して選択メモリセルセルを選択状態とすることで、選択的に書き込みを行う。なお、制御ゲート５６以外の制御ゲートについては、電位０Ｖもしくは書き込み電圧と０Ｖの中間電位であるＶｐａｓｓを印加して電圧を低くすることにより、書き込み対象ページ以外のメモリセルに誤書き込みが生じるのを防止する。
【００３９】
本実施形態に係るメモリセルアレイ１の様な構成においては、浮遊ゲート５４のビット線方向の両側面にワード線ＷＬが配置されており、これらワード線ＷＬはシールド線として動作する。その結果、書き込み動作に際してビット線方向に隣接するメモリセルＭＣへの近接効果は抑制される。従って、上記構成を有するメモリセルアレイ１においては、ワード線方向に隣接するメモリセルＭＣへの近接効果を低減することによって、効果的に制御性の向上を図ることが可能となる。
【００４０】
上記ワード線方向に隣接するメモリセルＭＣへの近接効果について、図８を用いて説明する。図８は、粗い（Foggy）書き込みと精密な（Fine）書き込みの２段階書き込みを行った場合の、上記近接効果がしきい値分布に及ぼす影響を説明する為のヒストグラムである。以下、メモリセルＭＣ対する書き込みデータに対応したしきい値を、低い方から順にデータＥ、Ａ、Ｂ及びＣとして説明する。
【００４１】
図８（１）は、書き込み動作に先立って消去動作を行った時の、複数のメモリセルＭＣのしきい値分布を示している。図８（２）は、消去動作後に第１の書き込み（粗い書き込み）を行った場合のしきい値分布、図８（３）は第１の書き込み後に第２の書き込み（精密な書き込み）を行った場合のしきい値分布をそれぞれを示している。図に示す通り、選択メモリセルＭＣｎに対する書き込みデータが隣接メモリセルＭＣｎ−１及びＭＣｎ＋１に対する書き込みデータ以上である場合には選択メモリセルＭＣｎに対する隣接メモリセルＭＣｎ−１，ＭＣｎ＋１からの近接効果はほとんど生じない。しかしながら、選択メモリセルＭＣｎに対する書き込みデータが隣接メモリセルＭＣｎ−１及びＭＣｎ＋１に対する書き込みデータよりも小さい場合には書き込みデータの差に応じた近接効果が生じ、しきい値分布が広がってしまう。又、近接効果は、選択メモリセルＭＣｎに対する書き込みデータが低いほど、かつ隣接メモリセルＭＣｎ−１およびＭＣｎ＋１に対する書き込みデータが高いほど顕著になる。
【００４２】
［第１の実施形態に係る不揮発性半導体記憶装置の書き込み動作］
上記近接効果に伴うしきい値変動の問題を解決すべく、本実施形態においては隣接メモリセルＭＣｎ−１，ＭＣｎ＋１からの近接効果を多く受ける選択メモリセルＭＣの書き込み条件、より詳細には書き込みベリファイレベルを通常よりも低めに設定する。図９は、本実施形態に係る書き込み動作を説明する為のヒストグラムである。図９（１）は、書き込み動作に先立って消去動作を行った時の、複数のメモリセルＭＣのしきい値分布を示している。
【００４３】
図９（２）は、消去動作後の第１の書き込み（粗い書き込み）に際して設定する書き込みベリファイレベルと、その結果として得られた選択メモリセルＭＣｎのしきい値分布を示している。本実施形態に係る書き込み動作においては、選択メモリセルＭＣｎに対する書き込みデータと、隣接メモリセルＭＣｎ−１及びＭＣｎ＋１に対する書き込みデータとに基づいて、選択メモリセルＭＣｎの書き込みベリファイレベルを設定する。すなわち、隣接メモリセルＭＣｎ−１，ＭＣｎ＋１の書き込みレベルが高いほど、選択メモリセルＭＣｎの書き込みベリファイレベルを小さく設定する。例えば、選択メモリセルＭＣｎに対してデータＡを書き込む場合、隣接メモリセルＭＣｎ＋１にデータＥが書き込まれる場合の書き込みベリファイレベルＶＡ１よりも、隣接メモリセルＭＣｎ−１，ＭＣｍ＋１にデータＣが書き込まれる場合の書き込みベリファイレベルＶＡＣ１の方が小さく設定される。
【００４４】
図９（３）は、第１の書き込み後の、第１の書き込みよりも精密な第２の書き込みに際して設定する書き込みベリファイレベルと、これにより得られる選択メモリセルＭＣｎのしきい値分布を示している。第２の書き込みにおいても、第１の書き込みと同様の方法によって選択メモリセルＭＣｎに対するしきい値電圧を調整する。
【００４５】
このような書き込みベリファイレベルの調整によれば、隣接メモリセルＭＣｎ−１，ＭＣｎ＋１からの近接効果によりしきい値レベルが変動しても、しきい値分布は収束する方向で変動するので、しきい値分布が拡がるのを防止することが出来る。
【００４６】
尚、本実施形態においては隣接メモリセルＭＣｎ−１及びＭＣｎ＋１の影響のみに着目しているが、メモリセルアレイ１の微細化に伴い、隣接メモリセルＭＣｎ−１及びＭＣｎ＋１に更に隣接するメモリセルＭＣｎ−２及びＭＣｎ＋２の影響を考慮する必要が生じる場合も有りうる。上記書き込み条件の調整は、当然この様な場合にも適用可能である。
【００４７】
次に、上記書き込み動作について、より詳細な具体例を挙げて説明する。図１０は、本実施形態に係る書き込み動作の一例を示すフローチャートである。
【００４８】
本実施形態に係る書き込み動作においては、まず所定の消去単位に含まれる複数のメモリセルＭＣに対して一括で消去動作を行い（ステップＳ１）、次に選択メモリセルＭＣｎに対するベリファイ電圧に対して、隣接メモリセルＭＣｎ−１及びＭＣｎ＋１に対する書き込みデータに応じた重み付けを行う（ステップＳ２）。
【００４９】
しきい値電圧の重み付けは、データ入出力バッファ４に保持されている１ページ分の書き込みデータをコンパレータ１１において演算処理し、重みデータとしてステートマシン７に出力することによって行う。本実施形態において、コンパレータ１１で行われる演算処理は単純な加算処理等を組み合わせたものである。即ち、各メモリセルＭＣｎについて、隣接メモリセルＭＣｎ−１及びＭＣｎ＋１に対する書き込みデータに基づいて選択メモリセルＭＣｎの書き込みベリファイレベルを決定する。
【００５０】
ステートマシン７は、データ入出力バッファ４に保持されている１ページ分の書き込みデータに応じて、ステップＳ２において１ページ分の重みデータを求め、これを用いて書き込みベリファイレベルを設定する。本実施形態においては２ビット／セル方式（４値）を採用している為、隣接メモリセルＭＣｎ−１及びＭＣｎ＋１の組合せは４×４＝１６通り存在する。従って、重みを１６段階に設定することも考えられるが、本実施形態においては、図１１に示す通り、隣接メモリセルＭＣｎ−１及びＭＣｎ＋１に対する書き込みデータに応じて７段階の重み付けを行う。
【００５１】
隣接メモリセルＭＣｎ−１及びＭＣｎ＋１への書き込み動作に起因する選択メモリセルＭＣｎへの近接効果の影響は、選択メモリセルＭＣｎに対する書き込みデータが小さい程顕著になる。従って、同じ重み付けであっても、選択メモリセルＭＣｎに対する書き込みデータによって、異なる重み付けをする事が可能である。即ち、選択メモリセルＭＣｎに対する書き込みデータが低い場合（例えばデータＥであった場合）には重み付けを強く反映させ、高い場合（例えばデータＣであった場合）には、書き込みデータが低い場合と比較して弱く反映させることが可能である。
【００５２】
次に、第１の書き込みを行う（ステップＳ３〜Ｓ５）。第１の書き込みは、選択ワード線ＷＬｋ，ＷＬｋ＋１に対して書き込みパルスを印加し（ステップＳ３）、ステップＳ２において重み付けされた書き込みデータを用いてベリファイを行い（ステップＳ４）、ベリファイが完了していない場合には書き込みパルスの電圧を上昇させて再度書き込みパルスの印加及びベリファイを繰り返す（ステップＳ５）。
【００５３】
本実施形態においては書き込みデータが４通り（データＥ、Ａ、Ｂ、Ｃ）存在し、それぞれについて７段階の重みを設けている為、各レベルの一回のベリファイにおいて７通りのパルス電圧の印加を行い、それぞれについて読み出し動作を行っている。従って、重み付けの数を増大させる程書き込み動作の精度は向上するが、それだけベリファイに要する時間が増大するため、重み付けの数はこの点を考慮して調整することが考えられる。尚、書き込みデータＥに対するベリファイは省略することも可能である。
【００５４】
次に、第２の書き込みを行う（ステップＳ６〜Ｓ８）。第２の書き込みは、第１の書き込みとほぼ同様に行われるが、第１の書き込みと第２の書き込みとではベリファイ電圧が異なるため（図４参照）、ベリファイ電圧を変更する必要がある。
【００５５】
以上の様な書き込み動作によれば、書き込み動作時に生じる隣接効果を低減し、制御性の高い不揮発性半導体記憶装置を提供することが可能となる。又、本実施形態に係る書き込み動作は、同一ページ内の書き込みデータ同士を演算処理することによって近接効果を低減させている為、次ページデータの読み込むためのキャッシュ等が不要であり、コンパレータ１１も比較的単純な論理回路によって構成可能であるため、回路構成はほぼ増大しない。更に、次ページデータ等のキャッシュへの読み書きが不要である。
［第２の実施形態］
次に、第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施形態に係る不揮発性半導体記憶装置と同様であるが、本実施形態に係る不揮発性半導体記憶装置においては、第２の書き込み時のみに重み付けを用いたベリファイを行っている。本実施形態に係る書き込み動作においては、第２の書き込みの精度を保持したまま第１の書き込みにおけるベリファイ時間を短縮し、動作の高速化を図ることが可能である。
【００５６】
尚、第１の書き込み時のみに重み付けを用いたベリファイを行うことも可能である。
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンドＩ／Ｆ、７…ステートマシン、１０…電圧生成回路、１１…コンパレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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