(57)【要約】【課題】イメージセンサのカラーフィルターの膜厚のばらつきを低減する。【解決手段】イメージセンサ構造体は、シリコン基板５１上に配列で形成された複数のイメージセンサと、複数のイメージセンサをダイシングして分離するときに切断される、隣り合うイメージセンサの間のスクライブラインと、から構成される。複数のイメージセンサのそれぞれは、シリコン基板５１上に形成された拡散層５２から構成される複数の光電変換素子と、複数の光電変換素子を囲んで、イメージセンサそれぞれの外周に沿って導体で形成されたガード配線８１と、を備える。そして、スクライブライン部５３に、ガード配線８１と同一のプロセスで同層に形成されたダミー配線８２が形成される。【選択図】図８
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【特許請求の範囲】
【請求項１】
基板上に配列で形成された複数のイメージセンサと、前記基板をダイシングして前記イメージセンサを分離するときに切断される、隣り合う前記イメージセンサの間のスクライブラインと、から構成されるイメージセンサ構造体であって、
前記イメージセンサのそれぞれは、
前記基板上に形成された複数の光電変換素子と、
前記複数の光電変換素子を囲んで、前記イメージセンサそれぞれの外周に沿って導体で形成されたガード配線と、を備え、
前記スクライブラインは、該スクライブラインに沿って前記ガード配線と同一のプロセスで同層に形成されたダミー配線を備える、イメージセンサ構造体。
【請求項２】
前記ガード配線および前記ダミー配線を被覆する保護層を備え、
前記イメージセンサそれぞれの周囲に、前記スクライブラインに沿って、前記保護層に、前記保護層の表面から該保護層の下の層に達する溝が形成された請求項１に記載のイメージセンサ構造体。
【請求項３】
基板上に複数のイメージセンサを配列で形成し、隣り合う前記イメージセンサの間のスクライブラインで切断して前記イメージセンサを分離する、イメージセンサの製造方法であって、
前記イメージセンサそれぞれの部分に、複数の光電変換素子を形成する素子形成ステップと、
前記イメージセンサそれぞれの前記複数の光電変換素子を囲み、前記イメージセンサそれぞれの外周に沿う導体のガード配線と、前記スクライブラインの部分に前記スクライブラインに沿って、前記ガード配線と同層に、同一のプロセスでダミー配線を形成する平坦化ステップと、
前記基板を前記スクライブラインに沿って切断して、前記イメージセンサを分離するダイシングステップと、
を備えるイメージセンサの製造方法。
【請求項４】
前記平坦化ステップののち、前記ダイシングステップの前に、
前記複数のイメージセンサおよび前記スクライブラインを被う保護層を形成する保護層ステップと、
前記保護層に、前記イメージセンサそれぞれの周囲で前記スクライブラインに沿って、前記保護層の表面から該保護層の下の層に達する溝を形成するステップと、
を備える請求項３に記載のイメージセンサの製造方法。
【請求項５】
請求項１または２に記載のイメージセンサ構造体を、前記スクライブラインで切断して、分離されたイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複写機、ファクシミリ、ＯＣＲ等の画像情報を読み取るイメージセンサに関する。
【背景技術】
【０００２】
ファクシミリ、スキャナ、複写機等の画像読み取り機器においては、画像を読み取るために密着型イメージセンサが用いられる。密着型イメージセンサは、複数の光電変換素子が所用読み取り長さに直線的に並べられた１０〜２０ｍｍサイズのラインイメージセンサを備える。密着型イメージセンサは、ラインイメージセンサ、原稿に光を照射するための光源モジュール、原稿に照射されて反射した光を集光するためのレンズ、ラインイメージセンサによって光電変換・増幅された電気信号をデジタル変換する信号処理回路、およびこれら部品を保持する筐体フレームから構成されている。
【０００３】
ラインイメージセンサは、シリコン基板上にＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスを用いて各種素子が形成され、光電変換受光素子であるフォトダイオード（ＰＤ：Photo Diode）が複数等間隔で直線的に配置されている。ラインイメージセンサは、ＰＤに加えて、ＰＤからの出力を増幅する信号処理部、外部からのスタート信号に従って規則的に順次読み出すためのラッチ回路から主に構成されている。
【０００４】
近年の画像読み取り機器のカラーに伴い、ラインイメージセンサもカラー化されている。カラーラインイメージセンサは、ＰＤ上に特定の波長帯域を透過させるカラーフィルターが実装される。カラーフィルターの主な透過波長帯域は色の３原色である赤色（６３０ｎｍ）、緑（５２０ｎｍ）、青（４５０ｎｍ）である。カラーラインイメージセンサには、各色カラーフィルターに対応するＰＤが、色ごとに１列にそれぞれ直線上に配置されている。そして、信号増幅回路についても同様に各色のＰＤに対応してそれぞれ実装される。
【０００５】
カラーラインイメージセンサから出力された信号は一般的には画像情報に変換され、コンピュータの画面表示やプリンターでの印刷に使用される。読み取り画像のカラー化に伴って、カラーイメージセンサが出力する光電変換信号の画素間のばらつきは、画像情報のムラや筋となって顕在化する。カラーラインイメージセンサの光電変換と特性のばらつきを低減することは大きな課題となっている。
【０００６】
例えば、特許文献１には、保護膜の膜厚を均一にすることにより、ラインイメージセンサの各光電変換素子から出力される電気信号の値のばらつきを抑える技術が開示されている。特許文献１の光電変換装置は、互いに隙間を空けて縦横方向に配列する複数のラインイメージセンサＩＣが形成された半導体基板であって、隣接するラインイメージセンサＩＣの短辺どうしが向かい合う領域に、ダミー配線によるパターンが形成される。そののち光電変換装置を、ラインイメージセンサＩＣの間のスクライブラインで切断（ダイシング）して、イメージセンサＩＣに分離する。
【０００７】
ラインイメージセンサが形成された半導体基板をダイシングするときには、ラインイメージセンサに損傷を与えないことが必要である。例えば、特許文献２の半導体ウェーハのダイシング方法では、スクライブライン予定部分に、半導体素子上に設けた保護膜とは分離された保護膜を設け、この分離された保護膜の部分をダイシングする。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１５９９７４号公報
【特許文献２】特開平１−１９６８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
カラーラインイメージセンサに実装されるＰＤの光電変換特性のばらつきを生じさせる要因には、さまざまなものが挙げられるが、それらは大きくは２つに集約される。
【００１０】
１つ目は、イメージセンサを形成する半導体工程の製造ばらつきや、レイアウト依存性による光電変換素子上の透明膜（保護膜）の膜厚ばらつきが、イメージセンサチップ内で生じることである。透明膜の膜厚ばらつきによって光干渉の強弱ばらつきが発生する。そのため、イメージセンサに入光した光がＰＤに到達したときには光強度にばらつきが発生し、結果的に光電変換された後の出力にばらつきを生じさせる。
【００１１】
２つ目は、光電変換素子上に配置されるカラーフィルターの膜厚がばらつくことで、カラーフィルターの透過特性にばらつきが生じることである。カラーフィルターの膜厚のばらつきで、イメージセンサに入光した光がＰＤに到達したときには光に強弱が発生し、その光電変換後の出力にばらつきを発生させる。
【００１２】
上記２つの現象はラインイメージセンサの長手方向端部近辺の光電変換受光素子において発生することが多い。特許文献１の光電変換装置は、１つ目の問題点を改善する手段の一つである。特許文献１によると、プラズマＣＶＤ法により原料ガスを生成すると、ラインイメージセンサＩＣ上のみならず、ダミー配線上にも、原料ガスが均一に堆積する。このため、ラインイメージセンサＩＣ上に、膜厚が均一な保護膜（透明膜）が形成されることが記載されている。
【００１３】
一般に、ラインイメージセンサに形成される各層の構成は、光電変換素子の部分と配線部分で異なるので、イメージセンサの保護膜の表面には凹凸ができる。保護膜の凹凸は、カラーフィルターの膜厚のばらつきの要因の１つである。特許文献１の技術では、保護膜の表面の凹凸を解消することはできない。２つ目のカラーフィルターの膜厚のばらつきについては、特許文献１および特許文献２では解決されない。
【００１４】
本発明は、上述のような事情に鑑みてなされたもので、イメージセンサのカラーフィルターの膜厚のばらつきを低減することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、本発明に係るイメージセンサ構造体は、基板上に配列で形成された複数のイメージセンサと、基板をダイシングしてイメージセンサを分離するときに切断される、隣り合うイメージセンサの間のスクライブラインと、から構成されるイメージセンサ構造体であって、イメージセンサのそれぞれは、基板上に形成された複数の光電変換素子と、複数の光電変換素子を囲んで、イメージセンサそれぞれの外周に沿って導体で形成されたガード配線と、を備える。そして、スクライブラインは、そのスクライブラインに沿ってガード配線と同一のプロセスで同層に形成されたダミー配線を備える。
【発明の効果】
【００１６】
本発明によれば、複数のイメージセンサを形成した基板のスクライブライン部で発生する凹凸を低減し、その結果、イメージセンサのカラーフィルターの膜厚のばらつきを低減することができる。
【図面の簡単な説明】
【００１７】
【図１】シリコン基板上に複数のイメージセンサが配列で形成されたイメージセンサ構造体を示す図である。
【図２】イメージセンサ構造体の一部拡大図である。
【図３】イメージセンサの回路構成の例を示すブロック図である。
【図４】カラーフィルターを形成する前のイメージセンサの端部とスクライブラインの断面図である。
【図５】カラーフィルターが形成されたイメージセンサの断面図である。
【図６】ＣＭＰ工法を用いないイメージセンサ端部とスクライブラインの断面図である。
【図７】本発明の実施の形態１に係るイメージセンサ構造体の一部を示す平面図である。
【図８】実施の形態１に係るイメージセンサの端部とスクライブラインの断面図である。
【図９】実施の形態１に係るイメージセンサ構造体のガード配線とダミー配線の製造工程を示す図である。
【図１０】実施の形態１に係るカラーフィルターが形成されたイメージセンサの断面図である。
【図１１】実施の形態１の異なる例に係るイメージセンサの端部とスクライブラインの断面図である。
【図１２】本発明の実施の形態２に係るイメージセンサの端部とスクライブラインの断面図である。スクライブラインの両側の保護膜にスリットを形成したイメージセンサの断面図である。
【発明を実施するための形態】
【００１８】
カラーフィルター製造工程においては、カラーフィルターの膜厚を均一にするために、カラーフィルターを実装する下地部を透明樹脂で被覆して平坦化を行う。ここで述べる下地は半導体製造工程で形成されたイメージセンサ最上面の保護膜表面のことを指す。この保護膜表面凹凸が大きい場合、１回の透明樹脂塗布によって、平坦化することができずに複数回の平坦化工程を実施しなくてはならない。複数回平坦化工程を実施した場合、工程数、および透明樹脂量が増えることからコスト増につながる。特にこの保護膜表面の凹凸はシリコン基板上に等間隔で配置されたイメージセンサを分離・切断するために設けられたスクライブライン部に顕著に表れる。本発明の実施の形態は、このスクライブライン部で発生する凹凸を低減する手段を提供し、カラーフィルター工程における平坦化工程への負担を低減する。
【００１９】
（実施の形態１）
理解を容易にするために、まず一般的なラインイメージセンサについて説明する。以下、ラインイメージセンサを、単にイメージセンサという。図１は、シリコン基板上に複数のイメージセンサが配列して形成されたイメージセンサ構造体を示す図である。イメージセンサ構造体１は、円形のシリコン基板５１上にイメージセンサ２が等間隔の配列で形成されている。
【００２０】
イメージセンサ２は一般的にＣＭＯＳプロセスによって製造されており、そのチップサイズはＸ方向の横幅Ｗが約１０〜２０ｍｍ、Ｙ方向の縦幅Ｌが０．４〜０．８ｍｍ程度の長方形である。イメージセンサ２には、光電変換素子である一定の面積のフォトダイオード（以下ＰＤという）がＸ方向に一定の密度・間隔で配置されている。ＰＤの密度・間隔は、例えば６００ｄｐｉピッチである。
【００２１】
図２は、イメージセンサ構造体の一部拡大図である。等間隔に形成されたイメージセンサ２の間には、イメージセンサ２の長辺で挟まれてＸ方向に延びるスクライブライン２１Ｘと、イメージセンサ２の短辺で挟まれてＹ方向に延びるスクライブライン２１Ｙが設けられている。スクライブライン２１Ｘ、２１Ｙは、複数のイメージセンサ２を１つずつ分離する為に、シリコン基板５１を切断する領域である。スクライブライン２１Ｘとスクライブライン２１Ｙは格子状に形成されており、ＸＹ方向に並んだ各イメージセンサ２は、その周囲が、スクライブライン２１Ｘ、２１Ｙに囲まれている。スクライブライン２１Ｘの幅ＳＤと、スクライブライン２１Ｙの幅ＳＷは、共に等間隔、または、異なる間隔を有する。幅ＳＤおよび幅ＳＷは、おおよそ５０〜２００μｍである。
【００２２】
イメージセンサ２はそれぞれ、３色の光を検出する画素２２Ｒ、２２Ｇ、２２Ｂが形成されている。画素２２Ｒ、２２Ｇ、２２Ｂはそれぞれ、ＰＤとカラーフィルターが含まれる。画素２２Ｒ、２２Ｇ、２２ＢはそれぞれＸ方向に１列に直線上に配置される。図２では、１つのイメージセンサ２で画素２２Ｒ、２２Ｇ、２２Ｂの数をそれぞれ３０個程度しか描いていないが、実際にはそれぞれＸ方向に数百個程度以上の画素が形成される。イメージセンサ２には、電力の供給と信号の取り出しのための配線（ワイヤ）を接続するワイヤーボンディングパッド２３が形成される。
【００２３】
図３は、イメージセンサの回路構成の例を示すブロック図である。イメージセンサ２の回路は、画素回路３４、セレクタ３３、スタート信号制御部３１および増幅回路３２を備える。画素回路３４には、イメージセンサ２のＰＤ３６の後段に、ＰＤ３６からの信号を増幅する複数のトランジスタ３７やアナログメモリ３５が配置される。セレクタ３３は、複数の画素回路３４の信号を順次読み出して、直列の信号に（シリアライズ）する。スタート信号制御部３１は、セレクタ３３の順次読み出しを外部からのスタート信号によって制御するための回路である。シリアライズされた画素回路３４の信号（アナログ信号）は、増幅回路３２で増幅されて外部に出力される。カラーイメージセンサにおいては、図３に示す回路構成が赤、緑、青の３色分それぞれ独立して必要となり、上記構成の回路の３回路分が配置される。次にイメージセンサ２の断面構成を説明する。
【００２４】
図４は、カラーフィルターを形成する前のイメージセンサの端部とスクライブラインの断面図である。図４は、図２のＡ−Ａ線の切断面を示す。図４には、両側にイメージセンサ２の端部５８が、中央にスクライブライン２１Ｙの断面（スクライブライン部５３）が示されている。ＣＭＯＳプロセスで使用される基板は、一般的にＰ型のシリコン基板５１である。光電変換素子であるＰＤ３６はシリコン基板５１に、砒素もしくはリンをイオン注入したＮ型の拡散層５２として形成される。このＰ型のシリコン基板５１とＮ型の拡散層５２をＰＮ接合ダイオードとして、光電変換素子であるＰＤ３６を構成する。
【００２５】
拡散層５２が形成されたシリコン基板５１の上層に絶縁膜５４ａが配置される。別途形成されるトランジスタ等（図示せず）の回路を電気的に接続するためのアルミニウムなどの導電性材料で形成される配線層５５ａが、絶縁膜５４ａ上に配置される。図４には示されていないが、配線層５５ａと、光電変換素子とを接続するコンタクトが形成される。さらに配線層５５ａの上に、イメージセンサ２の回路を構成するために、絶縁膜５４ｂ、５４ｃと、配線層５５ｂ、５５ｃおよび配線層間を接続するコンタクト（ビアともいう。図示せず）を形成する。
【００２６】
ＰＤ３６（拡散層５２）周辺では、これら配線層５５ａ、５５ｂ、５５ｃは、複数配置されるＰＤ３６間を光学的に分離するための遮光層として配置される。図４では、遮光層としての配線層５５ａ、５５ｂ、５５ｃが示されている。これらの遮光層はラインイメージセンサを製造する半導体プロセスにて製造可能な最大層数を配置することが一般的である。例えは半導体プロセスにおいて配線層が３層形成可能であれば遮光層も３層である。しかしながら必ずしもその限りではない。配線層５５ａ、５５ｂ、５５ｃのパターンによって、形成される層の厚さが異なるので、保護膜５６ａの表面には、凹凸５７ができる。
【００２７】
近年の微細化された半導体プロセスにおいては配線層が多層となることが主流である。多層の配線層を精度よく積層するために、配線層間に配置される絶縁層を化学機械平坦化（ＣＭＰ：Chemical Mechanical Planarization）と呼ばれる工法を用いて平坦化してから、上層の配線層を形成する。ＣＭＰ工法を用いる半導体プロセスにおいては、各層の厚みがコントロールされて積層されているので、シリコン基板５１からイメージセンサ２の最上面である保護膜表面までの膜厚のばらつきは小さくなる。
【００２８】
最上層の保護膜５６ａを形成したのちに、カラーフィルターを形成する。図５は、カラーフィルターが形成されたイメージセンサの断面図である。カラーフィルター形成工程において、カラーフィルター膜は保護膜５６ａ表面上にスピンコート法を用いて成膜される。そのため保護膜５６ａ表面上に凹凸が存在するとカラーフィルター膜厚の均一化においては悪影響を及ぼす。そこで、保護膜５６ａ表面の凹凸を低減するために、保護膜５６ａ表面上に透明樹脂を塗布し平坦化して、透明平坦化膜６２を形成する（平坦化工程）。
【００２９】
カラーフィルター膜の成膜はスピンコート法で行われる為、シリコン基板全体の保護膜の凹凸の影響を受ける。したがって、シリコン基板全体の保護膜を対象として平坦化工程を行う。特にラインイメージセンサ間に配置されるスクライブライン部５３はその凹凸が発生しやすい箇所となり、平坦化の対象となる。
【００３０】
カラーフィルター６１を成膜しないモノクロのラインイメージセンサの場合、スクライブライン部５３の保護膜５６ｂ（図４参照）はエッチングによって取り除かれることが一般的である。これはイメージセンサ２の分離・切断時に、保護膜５６ａに亀裂や捲れを発生させないためである。その場合、イメージセンサ２のシリコン基板５１から、保護膜５６ａ表面までの厚みＨとスクライブライン部５３の厚みＵに差が発生し、深い凹凸状態となる。１回の平坦化工程においては塗布する樹脂量の制約があり、凹凸量が大きい場合、１回の樹脂塗布では平坦化できずに、平坦化工程を複数回実施しなければならなくなる。したがって、平坦化工程の回数を減らすためには、スクライブライン部５３の保護膜５６ｂを除去しないことが望ましい。
【００３１】
平坦化工程を行った後、スピンコート法でカラーフィルター膜を成膜し、不要な部分をエッチング等で除去して、ＰＤ３６の上部等の必要部分だけカラーフィルター６１を形成する。この一連の工程は赤、緑、青の３色分のカラーフィルター６１に対して行われる。図５は、各色の画素２２Ｒ、２２Ｇ、２２Ｂの配列に平行な断面なので、１色のカラーフィルター６１だけが表されている。その後、カラーフィルター６１を保護するためのカラーフィルター保護膜６３を成膜し、スクライブライン部５３およびワイヤーボンディングパッド２３上の不要な膜６４を除去して、カラーフィルター工程が完了する。
【００３２】
先に記載した半導体製造工程においてＣＭＰ工法を用いることで、保護膜５６ａまでの均一な膜厚が確保される反面、製造工数を増加させることから製造コストは高価になる傾向がある。昨今、低価格が求められるイメージセンサにおいては製造コスト低減の為、ＣＭＰ工法を用いない半導体製造工程が用いられることが多い。この場合ＣＭＰ工法を用いる半導体製造工程と異なり、図６に示すように、保護膜５６ａ表面においては配線レイアウト配置に依存した凹凸７２が多数発生する。またスクライブライン部５３においても同様であり、ＣＭＰ工法を用いる場合と比較すると、深さＤの大きい凹凸７１が発生してしまうといった課題に直面する。
【００３３】
凹凸７１と凹凸７２の深さは同程度であるが、スクライブライン部５３の凹凸７１は、イメージセンサ２内の凹凸７２より面積が大きく、イメージセンサ２の外周に連続するので、平坦化工程への影響が大きい。イメージセンサ２の外周に近い部分ほど、平坦化が不完全で、カラーフィルター６１の膜厚のばらつきが大きくなる。
【００３４】
図７は、本発明の実施の形態１に係るイメージセンサ構造体の一部を示す平面図である。実施の形態１のイメージセンサ構造体１では、スクライブライン２１Ｘ、２１Ｙにダミー配線４１Ｘ、４１Ｙを形成する。図８は、実施の形態１に係るイメージセンサの端部とスクライブラインの断面図である。図８は、図７のＢ−Ｂ線切断面を示す。
【００３５】
イメージセンサ２の端部５８に、外部からイメージセンサ２内部に対して水分の浸入を防ぐためのガード配線８１が配置される。ガード配線８１は、イメージセンサ２の外周に沿って形成されるので、ガードリングもしくはシールリングとも呼ばれる。ガード配線８１は半導体製造プロセスで可能な最大の配線層数で、導体で形成される配線層と配線層の間を接続するコンタクト（ビアともいう）から構成される。シリコン基板５１からガード配線８１上の保護膜５６ａまでの厚みは、イメージセンサ２の中で最も厚くなる。スクライブライン部５３はガード配線８１に隣接しており、通常は、図６に示すようにスクライブライン部５３に配線層が配置されない。そのため、スクライブライン部５３は、保護膜５６ｂ（図４）をエッチングしない場合においても厚みは最も薄くなり、凹凸が大きくなる部位である。
【００３６】
ガード配線８１とスクライブライン部５３の膜厚差に起因する凹凸を低減する目的で、ガード配線８１の層構成を変更することは水分の吸収を防ぐ機能を失わせ、ラインイメージセンサの信頼性を低下させるといった問題があり難しい。しかしスクライブライン部５３の層構成を変更することはこの信頼性の問題への影響はなく容易である。
【００３７】
ＣＭＰ工法を用いない場合、シリコン基板５１と保護膜５６ａ表面までの厚みは各層に配置される配線パターンに依存する。配線層５５ａ、５５ｂ、５５ｃが配置されていない部位、たとえばＰＤ３６上部等の膜厚は薄く、すべての配線層が配置された部位が最も膜厚が厚くなる。
【００３８】
本実施の形態１では、スクライブライン部５３に、配線層８２ａおよびコンタクト８２ｂから構成されるダミー配線８２を設ける。図８のダミー配線８２は、図７に示すダミー配線４１Ｙの断面である。ダミー配線８２（ダミー配線４１Ｘ、４１Ｙ）は、スクライブライン２１Ｘ、２１Ｙに沿って、ガード配線８１と同一のプロセスで同層に形成される。スクライブライン部５３にダミー配線８２を設けることにより、カード層８１の部分とスクライブライン部５３の層構成は同一となり、ガード配線８１部とスクライブライン部５３の保護膜５６ａまでの厚みはほぼ等しくなる。
【００３９】
ガード配線８１とダミー配線８２の層構成を同じにすることによって、ガード配線８１の部分とスクライブライン部５３には、深い凹凸７１が形成されない。ガード配線８１は、イメージセンサ２の最大層数の配線層の構成なので、イメージセンサ２を形成するプロセスにはない新たな膜形成プロセスを追加しない限り、ダミー配線８２をガード配線８１の層構成と異なる層構成にすると、スクライブライン部５３の厚みはガードリング部の厚みよりも薄くなる。すなわち、ガード配線８１とダミー配線８２の層構成を同じにする場合に、ガード配線８１の部分とスクライブライン部５３の凹凸の深さは最小になる。
【００４０】
ガード配線８１とダミー配線８２は、以下のように形成する。図４で説明したように、Ｐ型のシリコン基板５１に、砒素もしくはリンをイオン注入してＮ型の拡散層５２を形成する。また、信号処理回路を形成するＣＭＯＳトランジスタ（図示せず）をそれぞれの領域に形成する。その上に、例えば酸化膜からなる絶縁層５４ａを形成する。
【００４１】
図９は、実施の形態１に係るイメージセンサ構造体のガード配線とダミー配線の製造工程を示す図である。光電変換素子およびＣＭＯＳトランジスタに電気的に配線を接続するために、絶縁層５４ａにエッチング等でコンタクトホールを形成する。このとき、図９（ａ）に示すように、ガード配線８１とダミー配線８２の部分にもコンタクトホール５４ｈを形成する。
【００４２】
次に、導電材であるアルミニウム膜５５ｆを堆積して（図９（ｂ）参照）、エッチングにより所定の配線パターンで配線層５５ａを形成する（図９（ｃ）参照）。このとき、配線パターンと同時に、ガード配線８１とダミー配線８２の部分のアルミニウム膜５５ｆを残して、それらのパターンを形成する。また、配線パターンと同時に、遮光層を形成する。そしてそれらの上に、絶縁膜５４ｂを形成する（図９（ｄ）参照）。以下、図９（ａ）〜（ｄ）と同様にして、絶縁膜５４ｂにコンタクトホールを形成し、絶縁膜５４ｂの上に配線層５５ｂを形成すると同時に、配線層５５ｂと同じ層にガード配線８１、ダミー配線８２および遮光層を形成する。さらに絶縁膜５４ｃ、配線層５５ｃ、配線層５５ｃと同じ層のガード配線８１、ダミー配線８２および遮光層を形成する。
【００４３】
図１０は、実施の形態１に係るカラーフィルターが形成されたイメージセンサの断面図である。配線層５５ａ、５５ｂ、５５ｃ（遮光層を含む）、ガード配線８１およびダミー層８２を形成したのち、それらの上に、例えば窒化シリコン（ＳｉＮ）等による透明な保護膜５６を形成する。ガード配線８１およびダミー配線８２を被覆する保護膜５６を形成したのち、図５と同様に、透明平坦化膜６２、カラーフィルター６１およびカラーフィルター保護膜６３を形成する。
【００４４】
以上のようにして、製造したイメージ構造体１を、スクライブライン２１Ｘ、２１Ｙ（スクライブライン部５３）でダイシングして切断することにより、イメージセンサ２を１つずつ分離する。分離されたイメージセンサ２は、筐体フレームに固定されて、ワイヤーボンディングパッド２３と信号処理回路または外部端子との間が配線される。さらに、光源モジュールおよびレンズなどを組み込んで封止し、密着イメージセンサを完成する。
【００４５】
図６で述べたように、面積が大きく平坦化工程への影響が大きい、スクライブライン部５３の凹凸７１（図６参照）が解消されるので、イメージセンサ２の外周に近い部分でも、平坦化の精度が高くなり、カラーフィルター６１の膜厚のばらつきが小さくなる。
【００４６】
図１１は、実施の形態１の異なる例に係るイメージセンサの端部とスクライブラインの断面図である。図１１に示す例では、多層の配線層を精度よく積層するために、配線層間に配置される絶縁層をＣＭＰ工法を用いて平坦化してから、上層の配線層を形成する。ＣＭＰ工法を用いる半導体プロセスにおいては、各層の厚みがコントロールされて積層されているので、シリコン基板５１からイメージセンサ２の最上面である保護膜５６表面までの膜厚のばらつきは小さくなる。
【００４７】
図１１の例でも、スクライブライン部５３には、ガード配線８１と同一のプロセスで同層にダミー配線８２を形成する。ダミー配線８２を配置することによって、スクライブライン部５３の凹凸を極めて小さくすることができる。配線層間に配置される絶縁層をＣＭＰ工法を用いて平坦化するので、図８の構成に比べて、イメージセンサ２の内部の凹凸が小さくなる。その結果、さらに、平坦化の精度が高く、また、平坦化の回数を少なくできる。そして、カラーフィルター６１の膜厚のばらつきを、より小さくできる。
【００４８】
本実施の形態１のイメージセンサ構造体１では、ＣＭＰ工法を用いない半導体プロセスを使用する場合でも、スクライブライン部５３に凹凸が発生しにくい。スクライブライン部５３の保護膜５６表面の凹凸が低減するのは、イメージセンサ２の端部５８に隣接する部分に限らない。イメージセンサ２の外周のガード配線８１が配置されるところでは、いずれも、スクライブライン部５３の保護膜５６表面の凹凸が低減する効果が得られる。
【００４９】
スクライブライン部５３にダミー配線８２を配置した構成にすることによって、スクライブライン部５３の保護膜５６表面の凹凸が低減する。保護膜５６表面の凹凸が低減するので、平坦化工程によってカラーフィルター膜を形成する前にその表面を確実に平坦にすることができる。その結果、カラーフィルター膜の厚さを均一にすることができ、イメージセンサ２のカラーフィルター６１の膜厚のばらつきを低減することができる。そして、ダミー配線８２によって、カラーフィルター製造工程における平坦化工程の負荷を低減することができる。それによって、低コストでばらつきの少ないカラーフィルター特性を有するイメージセンサ２を提供することができる。
【００５０】
（実施の形態２）
実施の形態２のイメージセンサ構造体１では、イメージセンサ２をダイシングする前に、イメージセンサ２それぞれの周囲の保護膜５６に、スクライブライン２１Ｘ、２１Ｙに沿って溝を形成する。
【００５１】
図８に示されるように、実施の形態１に係るイメージセンサ構造体１は、スクライブライン部５３にダミー配線８２を有する構成において、スクライブライン部５３の保護膜５６ｂと、イメージセンサ周囲に配置されるガード配線８１の上の保護膜５６ａがつながっている。先に説明したように、一般的なイメージセンサをはじめとする半導体ＩＣを形成したシリコン基板５１では、ダイシングする前にスクライブライン部５３の保護膜５６ｂを除去する。これはダイヤモンドカッターを用いるダイシング装置によって分離・切断を行う際、そのダイヤモンドカッターの回転によって保護膜５６ａに亀裂や捲れを発生させないためである。保護膜５６ａに亀裂や捲れが発生すると、ガード配線８１端部の配線層がむき出しになり、ガード配線８１の本来の目的である水分の進入を防ぐ機能が損なわれる。
【００５２】
図１２は、本発明の実施の形態２に係るイメージセンサの端部とスクライブラインの断面図である。実施の形態１と同じように、ガード配線８１およびダミー配線８２を形成したのちに、ガード配線８１およびダミー配線８２を被覆する保護膜５６を形成する。そして、ガード配線８１とダミー配線８２との間の保護膜５６に、溝９１を形成する。保護膜５６は、例えば、プラズマＣＶＤ法により窒化シリコン（ＳｉＮ）等を堆積して形成する。そして、例えばエッチングによって溝９１を形成する。
【００５３】
溝９１は、イメージセンサ２それぞれの周囲に、スクライブライン２１Ｘ、２１Ｙに沿って連続して形成される。溝９１は、イメージセンサ２それぞれの周囲に形成されるので、スクライブライン部５３の両側に形成される。溝９１の深さは、少なくとも保護膜５６の表面から保護膜５６の下の層にまで達する。すなわち、保護膜５６を溝９１で分断する。
【００５４】
保護膜５６に溝９１を形成することでダイシング時に亀裂や捲れが発生した場合、保護膜５６は溝９１によって分断されているので、亀裂や捲れの進行をガード配線８１に到達する前に食い止めることができる。
【００５５】
このような構成とすることで、保護膜５６への亀裂や捲れの発生を抑制された低コストでばらつきの少ないカラーフィルター特性を有するカラーラインイメージセンサを提供することができる。
【符号の説明】
【００５６】
１    イメージセンサ構造体
２    イメージセンサ
２１Ｘ、２１Ｙ  スクライブライン
２２Ｒ、２２Ｇ、２２Ｂ  画素
２３    ワイヤーボンディングパッド
３６    フォトダイオード（ＰＤ）
４１Ｘ、４１Ｙ  ダミー配線
５１    シリコン基板
５２    拡散層
５３    スクライブライン部
５４ａ、５４ｂ、５４ｃ  絶縁膜
５４ｈ  コンタクトホール
５５ａ、５５ｂ、５５ｃ  配線層
５５ｆ  アルミニウム膜
５６、５６ａ、５６ｂ  保護膜
５８    （イメージセンサの）端部
６１    カラーフィルター
６２    透明平坦化膜
６３    カラーフィルター保護膜
８１    ガード配線
８２    ダミー配線
９１    溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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