(57)【要約】【課題】リーク電流の増大を抑制する。【解決手段】ＴＦＴでは、ゲート電極層上のゲート絶縁膜の上部に凸部を形成し、当該凸部上に半導体層、ソースドレイン半導体層を順に形成するようにした。このため、半導体層及びソースドレイン半導体層を覆うようにゲート絶縁膜上に形成されたソースドレイン電極層のゲート絶縁膜上の部分の面に対して、半導体層のゲート絶縁膜側の面が高くなる。つまり、半導体層はゲート絶縁膜のＰ領域付近から上方に遠ざかるため、半導体層にはＰ領域付近に生じる電界集中の影響が及ばなくなり、半導体層におけるキャリアの発生が抑制される。【選択図】図３
2013229453.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極層と、
前記ゲート電極層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に前記ゲート電極層と対向して形成された半導体層と、
前記半導体層及び前記ゲート絶縁膜上に形成されたソースドレイン電極層と、
を有し、
前記半導体層の前記ゲート絶縁膜側の面は、前記ソースドレイン電極層の前記ゲート絶縁膜上の部分の面よりも上方に位置する、
半導体装置。
【請求項２】
前記ゲート絶縁膜上の前記ゲート電極層と対向する領域に、前記半導体層が形成される凸部を備える、請求項１記載の半導体装置。
【請求項３】
前記凸部は、前記半導体層が形成された前記ゲート絶縁膜の領域に隣接するソース側及びドレイン側の部分のうち少なくともドレイン側に掘り込まれた段差により構成される、請求項２記載の半導体装置。
【請求項４】
前記ゲート絶縁膜上に形成され、前記ゲート電極層と対向する領域に前記半導体層が形成され、前記半導体層が形成された領域に隣接するソース側及びドレイン側の部分のうち少なくともドレイン側の部分が除去された絶縁膜を備える、請求項１記載の半導体装置。
【請求項５】
前記絶縁膜の誘電率は前記ゲート絶縁膜の誘電率よりも高い、請求項４記載の半導体装置。
【請求項６】
前記ゲート電極層は、平面視で前記半導体層を覆う大きさである、請求項１記載の半導体装置。
【請求項７】
前記半導体層上に保護膜がさらに形成され、
前記保護膜上に、前記ソースドレイン電極層が形成されている、
請求項１記載の半導体装置。
【請求項８】
前記半導体層は、有機半導体により構成されている、請求項１記載の半導体装置。
【請求項９】
前記半導体層は、酸化物半導体により構成されている、請求項１記載の半導体装置。
【請求項１０】
ゲート電極層と、前記ゲート電極層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に前記ゲート電極層と対向して形成された半導体層と、前記半導体層及び前記ゲート絶縁膜上に形成されたソースドレイン電極層と、を有し、前記半導体層の前記ゲート絶縁膜側の面は、前記ソースドレイン電極層の前記ゲート絶縁膜上の部分の面よりも上方に位置する半導体装置を備える表示装置。
【請求項１１】
ゲート電極層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ゲート電極層と対向して半導体層を形成する工程と、
前記半導体層及び前記ゲート絶縁膜上にソースドレイン電極層を形成する工程と、
を有し、
前記半導体層の前記ゲート絶縁膜側の面は、前記ソースドレイン電極層の前記ゲート絶縁膜上の部分の面よりも上方に位置する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置、表示装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
液晶ディスプレイ、有機ＥＬ（Electro-Luminescence）ディスプレイといったフラットパネルディスプレイでは、パネルを駆動するためにパッシブマトリクス方式またはアクティブマトリクス方式が利用されている。そのうち、アクティブマトリクス方式は、画素ごとに薄膜トランジスタ（Thin Film Transistor(TFT)）が設けられており、各ＴＦＴが画素の明暗をそれぞれ制御する。このようなアクティブマトリクス方式は、パッシブマトリクス方式よりも表示品位が高いことから近年主流になっている。
【０００３】
また、ＴＦＴには、スタガ型または逆スタガ型の構造が用いられている。スタガ型はチャネル領域及びソースドレイン領域が異なった半導体層にそれぞれ形成された構造である。逆スタガ型は、当該スタガ型において断面にてソースドレイン領域に対してゲート電極層が下方に位置するボトムゲート構造である（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−５３４６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、例えば、特許文献１の逆スタガ型のＴＦＴは、その断面構造において、ゲート絶縁膜４０２上で半導体積層体１３３の微結晶半導体領域１３３ａ（半導体層）とソース／ドレイン電極４０５ａ／４０５ｂとが交差する箇所において電界が強くなる。このような電界により微結晶半導体領域１３３ａのドレイン−チャネル間にキャリアが生成され、ゲート負バイアス時のリーク電流が増大してしまうという問題点があった。
【０００６】
本技術は、このような点に鑑みてなされたものであり、リーク電流の増大を抑制することができる半導体装置、表示装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、半導体装置は、ゲート電極層と、ゲート電極層上に形成されたゲート絶縁膜と、ゲート絶縁膜上にゲート電極層と対向して形成された半導体層と、半導体層及びゲート絶縁膜上に形成されたソースドレイン電極層と、を有する。半導体層のゲート絶縁膜側の面は、ソースドレイン電極層のゲート絶縁膜上の部分の面よりも上方に位置する。
【０００８】
また、上記課題を解決するために、上記の半導体装置を備える表示装置及び上記の半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
上記の半導体装置、表示装置及び半導体装置の製造方法によれば、半導体装置の特性の低下を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】有機ＥＬディスプレイの構成及び回路構成の一例を示す図である。
【図２】第１の実施の形態における薄膜トランジスタの平面図である。
【図３】第１の実施の形態における薄膜トランジスタの断面図である。
【図４】第１の実施の形態における薄膜トランジスタの製造方法を説明するための図（その１）である。
【図５】第１の実施の形態における薄膜トランジスタの製造方法を説明するための図（その２）である。
【図６】第２の実施の形態における薄膜トランジスタの断面図である。
【図７】第２の実施の形態における薄膜トランジスタの製造方法を説明するための図である。
【図８】第３の実施の形態における薄膜トランジスタの断面図である。
【図９】第４の実施の形態における薄膜トランジスタの平面図である。
【図１０】第４の実施の形態における薄膜トランジスタの断面図である。
【図１１】第５の実施の形態における薄膜トランジスタの平面図である。
【図１２】第５の実施の形態における薄膜トランジスタの断面図である。
【図１３】第６の実施の形態における薄膜トランジスタの平面図である。
【図１４】第６の実施の形態における薄膜トランジスタの断面図である。
【図１５】第６の実施の形態における薄膜トランジスタの製造方法を説明するための図（その１）である。
【図１６】第６の実施の形態における薄膜トランジスタの製造方法を説明するための図（その２）である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して実施の形態について説明する。
【００１２】
フラットパネルディスプレイの一例として有機ＥＬディスプレイの場合を例に挙げる。まず、有機ＥＬディスプレイの構成等について図１を用いて説明する。
【００１３】
図１は、有機ＥＬディスプレイの構成及び回路構成の一例を示す図であり、図１（Ａ）は有機ＥＬディスプレイの構成、図１（Ｂ）は有機ＥＬディスプレイに含まれる回路構成をそれぞれ表す。
【００１４】
アクティブマトリクス型の有機ＥＬディスプレイは、電流駆動型の電気光学素子である有機ＥＬ素子に流れる電流を、当該有機ＥＬ素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタにより制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（薄膜トランジスタ）が用いられる。
【００１５】
このような有機ＥＬディスプレイ１０は、図１に示すように、表示領域１１と、映像表示用のドライバである走査線駆動回路１２と、電源供給走査回路１３、信号線駆動回路１４が形成されている。
【００１６】
表示領域１１内には赤色光（Ｒ）、緑色光（Ｇ）、青色光（Ｂ）をそれぞれ発光する画素１５Ｒ，１５Ｇ，１５Ｂが、例えば、ｍ行・ｎ列のマトリクス状に配置されている。このような画素１５の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線１２ａ並びに電源供給線１３ａと、列方向（画素列の画素の配列方向）に沿って信号線１４ａとが画素列毎にそれぞれ配列されている。
【００１７】
走査線駆動回路１２は、クロックパルスに同期してスタートパルスを順にシフト（転送）するシフトレジスタ回路等によって構成されている。この走査線駆動回路１２は、表示領域１１の各画素１５への映像信号の書込みに際し、走査線１２ａに対して書込み走査信号を順次供給することによって表示領域１１の各画素１５を行単位で順番に走査（線順次走査）する。
【００１８】
電源供給走査回路１３は、クロックパルスに同期してスタートパルスを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路１３は、走査線駆動回路１２による線順次走査に同期して、電源電位（Ｖｃｃ）を電源供給線１３ａに供給する。
【００１９】
信号線駆動回路１４は、信号供給源（図示を省略）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）と基準電位とを選択的に出力する。信号線駆動回路１４から出力される信号電圧／基準電位は、信号線１４ａを介して表示領域の各画素１５に対して、走査線駆動回路１２よる走査によって選択された画素行の単位で書き込まれる。即ち、信号線駆動回路１４は、信号電圧を行（ライン）単位で順次書き込む。
【００２０】
また、画素１５は、例えば、図１（Ｂ）に示す回路構成を有する。このような画素１５は、有機ＥＬ素子３００と、有機ＥＬ素子３００に電流を流すことによって当該有機ＥＬ素子３００を駆動させる駆動回路とによって構成されている。
【００２１】
有機ＥＬ素子３００は、発光部であって、入力される電流値に応じて発光輝度が変化する電流駆動型の電気光学素子であり、電源供給線１３ａと接地（ＧＮＤ）との間において後述するＴＦＴ１００に直列に接続されている。
【００２２】
有機ＥＬ素子３００を駆動させる駆動回路は、有機ＥＬ素子３００を駆動させるＴＦＴ１００と、書込みを行うＴＦＴ２００、容量素子Ｃｓを有する。ＴＦＴ１００，２００としてＮチャネル型を用いることができる。但し、ここで示したＴＦＴ１００，２００の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００２３】
ＴＦＴ１００は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子３００のアノード電極に接続され、他方の電極（ドレイン／ソース電極）が電源供給線１３ａに接続されている。
【００２４】
ＴＦＴ２００は、一方の電極（ソース／ドレイン電極）が信号線１４ａに接続され、他方の電極（ドレイン／ソース電極）がＴＦＴ１００のゲート電極に接続されている。また、ＴＦＴ２００のゲート電極は、走査線１２ａに接続されている。
【００２５】
ＴＦＴ１００，２００において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００２６】
容量素子Ｃｓは、一方の電極がＴＦＴ１００のゲート電極に接続され、他方の電極がＴＦＴ２００の他方の電極に接続されている。
【００２７】
以下に、このような有機ＥＬディスプレイ１０が備える有機ＥＬ素子３００を駆動させるＴＦＴ１００の様々な形態について説明する。
【００２８】
［第１の実施の形態］
第１の実施の形態では、バックチャネルエッチング型プロセスにより製造されるＴＦＴ１００の場合を例に挙げて図２及び図３を用いて説明する。
【００２９】
図２は、第１の実施の形態における薄膜トランジスタの平面図、図３は、第１の実施の形態における薄膜トランジスタの断面図である。
【００３０】
なお、図２は、ＴＦＴ１００において平面視におけるゲート電極層１２０、半導体層１４０、ソースドレイン電極層１６０ａ，１６０ｂのみの配置関係を示している。図３は、図２の一点鎖線Ｘ−Ｘにおける断面の要部を拡大して示している。
【００３１】
ＴＦＴ１００は、図３に示すように、ガラス等からなる基板１１０上に、図示しない下地層（絶縁膜の一種）を介して、例えば、モリブデン等の高融点金属により構成されるゲート電極層１２０が形成されている。また、ゲート電極層１２０上に、ゲート絶縁膜１３０と、半導体層１４０、ソースドレイン半導体層１５０ａ，１５０ｂ、ソースドレイン電極層１６０ａ，１６０ｂが順に積層されている。
【００３２】
ゲート電極層１２０の（図中横方向の）幅は、図２及び図３に示すように、後述する半導体層１４０の幅よりも狭く構成されている。
【００３３】
ゲート絶縁膜１３０は、ゲート電極層１２０の表面部を覆うように、基板１１０及びゲート電極層１２０上に形成されている。また、図３中上部には凸部１３０ａが形成されている。この凸部１３０ａは、後述する半導体層１４０が形成されたゲート絶縁膜１３０の領域に隣接するソース側及びドレイン側の部分のうち少なくともドレイン側に掘り込まれた段差により構成されるものである。図３では、ゲート絶縁膜１３０の領域に隣接するソース側及びドレイン側の両方の部分が掘り込まれた場合を示している。なお、凸部１３０ａのテーパー角は９０度未満である。ゲート絶縁膜１３０は、例えば、単層の窒化シリコンまたは酸化シリコンで構成される。また、多層膜にすることも可能であり、その場合には、下層及び上層として窒化シリコン及び酸化シリコンをそれぞれを形成することが望ましい。
【００３４】
ゲート絶縁膜１３０のゲート電極層１２０の上面から後述する半導体層１４０の下面までの膜厚ｔが３００ｎｍである場合、ゲート絶縁膜１３０の凸部１３０ａの高さｔ１は、３ｎｍ以上、２００ｎｍ以下（または、１％以上、７０％以下）であることが好ましく、さらには、１０ｎｍ以上、６０ｎｍ以下（または、３％以上、２０％以下）であることがより好ましい。高さｔ１に応じた半導体層１４０に対する電界強度の変化のシミュレーション結果によれば、高さｔ１が１０ｎｍ位までになると、電界強度が急激に低下する。さらに高さｔ１を大きくするに連れて電界強度は低下するものの、高さｔ１が約６０ｎｍを超えると、低下した電界強度の変化が得られなくなった。このような結果と共に、実際に行われるエッチングの精度を考慮することで、高さｔ１は上記の範囲がより好ましいことが考えられる。
【００３５】
半導体層１４０は、ゲート絶縁膜１３０の凸部１３０ａ上に形成されており、チャネル領域として機能する。半導体層１４０は、アモルファスシリコンまたは微結晶シリコンにより構成される。微結晶シリコンからなる場合のその膜厚は、例えば、十数ｎｍ程度である。また、半導体層１４０には、ペンタセン、ナフタセン、ヘキサセン、ヘプタセン、ピレン、クリセン、ペリレン、コロネン、ルブレン、ポリチオフェン、ポリアセン、ポリフェニレンビニレン、ポリピロール、ポルフィリン、カーボンナノチューブ、フラーレン、金属フタロシアニンやそれらの誘導体といった有機半導体材料を適用することができる。または、インジウム、ガリウム、亜鉛、スズ等の元素と、酸素とを含む化合物で構成された酸化物半導体を適用することができる。より具体的には、非晶質の酸化物半導体としては、酸化インジウムガリウム亜鉛が挙げられ、結晶性の酸化物半導体としては、酸化亜鉛、酸化インジウム亜鉛、酸化インジウムガリウム、酸化インジウムスズ、酸化インジウムスズ亜鉛、酸化インジウム等が挙げられる。非晶質の酸化物半導体として挙げた材料でも、部分的に結晶化されたものでより易動度が高い場合があり、本技術に適用するとより有用である。また、結晶性の酸化物半導体として挙げた材料でも、優れた易動度をもつものは、非晶質として本技術に適用でき、より効果を有する場合がある。
【００３６】
ソースドレイン半導体層１５０ａ，１５０ｂは、半導体層１４０上に、Ｎ型・Ｐ型の不純物が高濃度に添加された半導体層であり、半導体層１４０と異なる層として形成されている。このようなソースドレイン半導体層１５０ａ，１５０ｂの膜厚は数十ｎｍ程度である。
【００３７】
ソースドレイン電極層１６０ａ，１６０ｂは、ゲート絶縁膜１３０及びソースドレイン半導体層１５０ａ，１５０ｂ上にそれぞれ形成される。ソースドレイン電極層１６０ａ，１６０ｂがこのように形成されると、半導体層１４０のゲート絶縁膜１３０側の面は、ソースドレイン電極層１６０ａ，１６０ｂのゲート絶縁膜１３０上の部分の面よりも上方に位置するようになる。このようにして形成されたソースドレイン電極層１６０ａ，１６０ｂは、図２に示すように、半導体層１４０に対して半導体層１４０の両側の一部と重なるように配置される。
【００３８】
次に、このような積層構造を有するＴＦＴ１００の製造方法について、図４及び図５を用いて説明する。
【００３９】
図４及び図５は、第１の実施の形態における薄膜トランジスタの製造方法を説明するための図である。なお、図４及び図５では、ＴＦＴ１００と共に、例えば、ＴＦＴ１００に近接する容量素子Ｃｓについても示している。
【００４０】
まず、ガラス等からなる基板１１０の絶縁面の上に、例えば、モリブデン等の導電性を有する金属材料を成膜及び加工を行ってパターニングされたゲート電極層１２０を形成する。また、この際、近くの領域には、容量素子Ｃｓの電極或いは図示しない配線の裏打ち層等となるゲートメタル層１２０ａも同時に形成される（図４（Ａ））。
【００４１】
次いで、基板１１０上に、ゲート電極層１２０及びゲートメタル層１２０ａを覆うように、例えば、酸化シリコンまたは窒化シリコンによりゲート絶縁膜１３０を形成する。さらに、ゲート絶縁膜１３０のゲート電極層１２０及びゲートメタル層１２０ａの上方に対応するそれぞれの領域に段差を掘り込み、凸部１３０ａ，１３０ａ１を形成する。凸部１３０ａ，１３０ａ１が形成されたゲート絶縁膜１３０上に、半導体層１４０とソースドレイン半導体層１５０とを順に形成する（図４（Ｂ））。
【００４２】
次いで、ゲート絶縁膜１３０の凸部１３０ａ上の半導体層１４０及びソースドレイン半導体層１５０を残して他の半導体層１４０及びソースドレイン半導体層１５０をエッチングにて除去する。これにより、半導体層１４０はソースドレイン半導体層１５０の下に自己整合的に形成される。除去後の表出したゲート絶縁膜１３０の上面に、所定の位置で開口する図示しないレジストを形成して、ゲート絶縁膜１３０をエッチングして、コンタクトホール１３０ｂを開口する（図５（Ａ））。
【００４３】
次いで、半導体層１４０及びソースドレイン半導体層１５０を覆うように、ゲート絶縁膜１３０上にソースドレイン電極層を形成し、これらを順次エッチングして、所望のパターンを形成する。これにより、ソースドレイン半導体層１５０ａ，１５０ｂ及びソースドレイン電極層１６０ａ，１６０ｂがチャネル形成領域の上方で分離して形成される。また、他の領域では、コンタクトホール１３０ｂを通じて下層のゲートメタル層１２０ａに接続する配線層１６０ｃが形成される（図５（Ｂ））。
【００４４】
以上の工程により、ＴＦＴ１００及び容量素子Ｃｓ等が形成される。
【００４５】
なお、この後、ソースドレイン電極層１６０ａ，１６０ｂ、配線層１６０ｃ上に層間絶縁膜、有機材料による発光層、電極層、保護膜等を所定の位置に形成し、有機ＥＬ素子３００が形成されて、有機ＥＬディスプレイ１０の画素１５が完成する。
【００４６】
このようなＴＦＴ１００では、ゲート電極層１２０上のゲート絶縁膜１３０の上部に凸部１３０ａを形成し、当該凸部１３０ａ上に半導体層１４０、ソースドレイン半導体層１５０ａ，１５０ｂを順に形成するようにした。このため、半導体層１４０及びソースドレイン半導体層１５０ａ，１５０ｂを覆うようにゲート絶縁膜１３０上に形成されたソースドレイン電極層１６０ａ，１６０ｂのゲート絶縁膜１３０上の部分の面に対して、半導体層１４０のゲート絶縁膜１３０側の面が高くなる。つまり、半導体層１４０はゲート絶縁膜１３０の図３中のＰ領域付近から上方に遠ざかるため、半導体層１４０にはＰ領域付近に生じる電界集中の影響が及ばなくなり、半導体層１４０におけるキャリアの発生が抑制される。この結果、ゲート負バイアス時のリーク電流の増大が抑制されて、ＴＦＴ１００の特性の低下を抑制することができるようになる。
【００４７】
なお、第１の実施の形態のＴＦＴ１００は、有機ＥＬディスプレイ１０に限らず、液晶ディスプレイにも適用することができる。
【００４８】
［第２の実施の形態］
第２の実施の形態では、第１の実施の形態のＴＦＴ１００に対して、ゲート絶縁膜１３０上にさらに別の絶縁膜を形成した場合について図６及び図７を用いて説明する。
【００４９】
図６は、第２の実施の形態における薄膜トランジスタの断面図である。
【００５０】
なお、ＴＦＴ１００ａの平面図は図２に示した平面図と同様であり、図６は、図２の平面図に示した一点鎖線Ｘ−Ｘに対応する位置での断面の要部を拡大して示している。
【００５１】
ＴＦＴ１００ａは、第１の実施の形態のＴＦＴ１００のゲート絶縁膜１３０の凸部１３０ａに代わり、ゲート絶縁膜１７０がゲート絶縁膜１３０上に形成されている。
【００５２】
ゲート絶縁膜１７０は、ゲート電極層１２０と対向する領域に半導体層１４０が形成され、半導体層１４０が形成された領域に隣接するソース側及びドレイン側の部分のうち少なくともドレイン側の部分が除去されるものである。なお、図６では、半導体層１４０が形成された領域に隣接するソース側及びドレイン側の両方の部分が除去された場合を示している。また、ゲート絶縁膜１７０は、その誘電率がゲート絶縁膜１３０の誘電率よりも高い材料が用いられる。なお、ゲート絶縁膜１７０の膜厚ｔ２は、第１の実施の形態の場合と同様に、３ｎｍ以上、２００ｎｍ以下（または、１％以上、７０％以下）であることが好ましく、さらには、１０ｎｍ以上、６０ｎｍ以下（または、３％以上、２０％以下）であることがより好ましい。
【００５３】
このようなＴＦＴ１００ａの製造方法について図７を用いて説明する。
【００５４】
図７は、第２の実施の形態における薄膜トランジスタの製造方法を説明するための図である。
【００５５】
基板１１０上にゲート電極層１２０等の形成後（図４（Ａ））、基板１１０上に、ゲート電極層１２０等を覆うようにゲート絶縁膜１３０を形成する。さらに、ゲート絶縁膜１３０のゲート電極層１２０の上方に対応する箇所を平坦化すると共に、ゲートメタル層１２０ａの上方に対応する箇所に段差を掘り込み凸部１３０ａ１を形成する（図７（Ａ））。
【００５６】
ゲート絶縁膜１３０上に、さらに、ゲート絶縁膜１３０よりも誘電率が高い絶縁膜を形成し、ゲート電極層１２０の上方に対応する箇所にて、所定の形状にパターニングして、ゲート絶縁膜１７０を形成する（図７（Ｂ））。
【００５７】
以降の工程は、図４（Ｂ）〜図５と同様にして、ＴＦＴ１００ａ（図６）を形成することができる。
【００５８】
このようにＴＦＴ１００ａでは、ゲート電極層１２０上のゲート絶縁膜１３０の上部にゲート絶縁膜１７０を形成し、当該ゲート絶縁膜１７０上に半導体層１４０、ソースドレイン半導体層１５０ａ，１５０ｂを順に形成するようにした。このため、半導体層１４０及びソースドレイン半導体層１５０ａ，１５０ｂを覆うようにゲート絶縁膜１３０上に形成されたソースドレイン電極層１６０ａ，１６０ｂのゲート絶縁膜１３０上の部分の面に対して、半導体層１４０のゲート絶縁膜１３０側の面が高くなる。つまり、半導体層１４０はゲート絶縁膜１３０の図６中のＰ領域付近から上方に遠ざかるため、半導体層１４０にはＰ領域付近に生じる電界集中の影響が及ばなくなり、半導体層１４０におけるキャリアの発生が抑制される。さらに、ゲート絶縁膜１７０はその誘電率がゲート絶縁膜１３０の誘電率よりも高いために、半導体層１４０に対する電界を抑制することができる。この結果、ゲート負バイアス時のリーク電流の増大が抑制されて、ＴＦＴ１００ａの特性の低下を抑制することができるようになる。
【００５９】
なお、第２の実施の形態のＴＦＴ１００ａは、有機ＥＬディスプレイ１０に限らず、液晶ディスプレイにも適用することができる。
【００６０】
［第３の実施の形態］
第３の実施の形態では、第１の実施の形態のＴＦＴ１００において、ゲート絶縁膜１３０上の片側のみに段差を備える凸部を形成する場合について図８を用いて説明する。
【００６１】
図８は、第３の実施の形態における薄膜トランジスタの断面図である。
【００６２】
なお、図８のＴＦＴ１００ｂの平面図は図２に示した平面図と同様であり、図８は、図２の平面図に示した一点鎖線Ｘ−Ｘに対応する位置での断面の要部を拡大して示している。
【００６３】
有機ＥＬディスプレイ１０では、その発光制御を行うＴＦＴはソースが有機ＥＬ素子３００のアノードに接続され、ドレインが電源に接続されるために、ソースとドレインとの機能が入れ替わることがない。
【００６４】
そこで、有機ＥＬディスプレイ１０の画素１５に用いるＴＦＴ１００ｂでは、第１の実施の形態のＴＦＴ１００のゲート絶縁膜１３０の片側（ドレイン側）のみに段差を掘り込み、凸部１３０ｃを形成する。なお、ゲート絶縁膜１３０の凸部１３０ｃの高さは、第１の実施の形態と同様に、３ｎｍ以上、２００ｎｍ以下（または、１％以上、７０％以下）であることが好ましく、さらには、１０ｎｍ以上、６０ｎｍ以下（または、３％以上、２０％以下）であることがより好ましい。
【００６５】
このようなゲート絶縁膜１３０の凸部１３０ｃ上に半導体層１４０、ソースドレイン半導体層１５０ａ，１５０ｂ、ソースドレイン電極層１６０ａ，１６０ｂ１がそれぞれ形成されている。
【００６６】
このようなＴＦＴ１００ｂでは、ゲート電極層１２０上のゲート絶縁膜１３０の上部に片側のみに段差を掘り込んで凸部１３０ｃを形成し、当該凸部１３０ｃ上に半導体層１４０、ソースドレイン半導体層１５０ａ，１５０ｂを順に形成するようにした。このため、半導体層１４０及びソースドレイン半導体層１５０ａ，１５０ｂを覆うようにゲート絶縁膜１３０上に形成されたソースドレイン電極層１６０ａ，１６０ｂ１のゲート絶縁膜１３０上の部分の面に対して、半導体層１４０のゲート絶縁膜１３０側の面が高くなる。つまり、半導体層１４０はゲート絶縁膜１３０の図８中のＰ領域付近から上方に遠ざかるため、半導体層１４０にはＰ領域付近に生じる電界集中の影響が及ばなくなり、半導体層１４０におけるキャリアの発生が抑制される。この結果、ゲート負バイアス時のリーク電流の増大が抑制されて、ＴＦＴ１００ｂの特性の低下を抑制することができるようになる。
【００６７】
なお、第３の実施の形態のＴＦＴ１００ｂは、有機ＥＬディスプレイ１０に限らず、液晶ディスプレイにも適用することができる。
【００６８】
［第４の実施の形態］
第４の実施の形態では、第３の実施の形態のＴＦＴ１００ｂのゲート絶縁膜１３０上にさらに別のゲート絶縁膜を形成した場合について図９及び図１０を用いて説明する。
【００６９】
図９は、第４の実施の形態における薄膜トランジスタの平面図、図１０は、第４の実施の形態における薄膜トランジスタの断面図である。
【００７０】
なお、図９は、ＴＦＴ１００ｃにおいて平面視におけるゲート電極層１２０、ゲート絶縁膜１７０ａ、半導体層１４０、ソースドレイン電極層１６０ａ，１６０ｂ１のみの配置関係を示している。図１０は、図９の一点鎖線Ｘ−Ｘにおける断面の要部を拡大して示している。
【００７１】
ＴＦＴ１００ｃは、第３の実施の形態のＴＦＴ１００ｂのゲート絶縁膜１３０の凸部１３０ｃに代わり、図１０に示すように、誘電率がゲート絶縁膜１３０よりも高いゲート絶縁膜１７０ａがゲート絶縁膜１３０上に配置されている。また、ゲート絶縁膜１７０ａは、図９に示すように、ゲート電極層１２０と対向する領域に半導体層１４０が形成され、半導体層１４０が形成された領域に隣接するドレイン側の部分が除去されたものである。ゲート絶縁膜１７０ａは、その誘電率がゲート絶縁膜１３０の誘電率よりも高い材料が用いられる。なお、ゲート絶縁膜１７０ａの膜厚は、第１の実施の形態の場合と同様に、３ｎｍ以上、２００ｎｍ以下（または、１％以上、７０％以下）であることが好ましく、さらには、１０ｎｍ以上、６０ｎｍ以下（または、３％以上、２０％以下）であることがより好ましい。
【００７２】
このようなＴＦＴ１００ｃでは、ゲート電極層１２０上のゲート絶縁膜１３０の上部にゲート絶縁膜１７０ａを形成し、当該ゲート絶縁膜１７０ａ上に半導体層１４０、ソースドレイン半導体層１５０ａ，１５０ｂを順に形成するようにした。このため、半導体層１４０及びソースドレイン半導体層１５０ａ，１５０ｂを覆うようにゲート絶縁膜１３０上に形成されたソースドレイン電極層１６０ａ，１６０ｂ１のゲート絶縁膜１３０上の部分の面に対して、半導体層１４０のゲート絶縁膜１３０側の面が高くなる。つまり、半導体層１４０はゲート絶縁膜１３０の図１０中のＰ領域付近から上方に遠ざかるため、半導体層１４０にはＰ領域付近に生じる電界集中の影響が及ばなくなり、半導体層１４０におけるキャリアの発生が抑制される。さらに、ゲート絶縁膜１７０ａはその誘電率がゲート絶縁膜１３０の誘電率よりも高いために、半導体層１４０に対する電界を抑制することができる。この結果、ゲート負バイアス時のリーク電流の増大が抑制されて、ＴＦＴ１００ｃの特性の低下を抑制することができるようになる。
【００７３】
なお、第４の実施の形態のＴＦＴ１００ｃは、有機ＥＬディスプレイ１０に限らず、液晶ディスプレイにも適用することができる。
【００７４】
［第５の実施の形態］
第５の実施の形態では、第１の実施の形態のＴＦＴ１００において平面視でゲート電極層が半導体層１４０よりも広い場合について図１１及び図１２を用いて説明する。
【００７５】
図１１は、第５の実施の形態における薄膜トランジスタの平面図、図１２は、第５の実施の形態における薄膜トランジスタの断面図である。
【００７６】
なお、図１１は、ＴＦＴ１００ｄにおいて平面視におけるゲート電極層１２０ｂ、半導体層１４０、ソースドレイン電極層１６０ａ，１６０ｂのみの配置関係を示している。図１２は、図１１の一点鎖線Ｘ−Ｘにおける断面の要部を拡大して示している。
【００７７】
ＴＦＴ１００ｄのゲート電極層１２０ｂは、図１２に示すように、その幅（図１２中横方向）がゲート絶縁膜１３０の凸部１３０ａの幅よりも広くなるように形成されており、図１１に示すように、半導体層１４０よりも広く構成されている。なお、ＴＦＴ１００ｄのゲート電極層１２０ｂは、第１の実施の形態のゲート電極層１２０と同じ材質である。
【００７８】
このようなＴＦＴ１００ｄは、有機ＥＬディスプレイ１０に限らず、液晶ディスプレイにも適用することができる。そして、ＴＦＴ１００ｄでは、平面視でゲート電極層１２０ｂが半導体層１４０よりも広く形成されている。このため、ＴＦＴ１００ｄを有機ＥＬディスプレイ１０に適用した場合には、半導体層１４０に対する有機ＥＬディスプレイ１０の有機ＥＬ素子３００からの光及びそれに付随した反射光をゲート電極層１２０ｂで遮光することが可能となる。また、ＴＦＴ１００ｄを液晶ディスプレイに適用した場合にも液晶ディスプレイのバックライト等の光照射及びそれに付随して発生する反射光をゲート電極層１２０ｂで遮光することが可能となる。この結果、有機ＥＬ素子３００または液晶ディスプレイのバックライトの光による半導体層１４０での光リーク電流の発生を抑制することができるようになる。
【００７９】
また、ＴＦＴ１００ｄは、ゲート電極層１２０ｂ以外の構成は第１の実施の形態のＴＦＴ１００と同様の構成であることから、半導体層１４０をゲート絶縁膜１３０の図１２中のＰ領域付近から上方に遠ざけて、半導体層１４０にはＰ領域付近に生じる電界集中の影響が及ばなくなり、半導体層１４０におけるキャリアの発生が抑制される。この結果、ゲート負バイアス時のリーク電流の増大が抑制されて、ＴＦＴ１００ｄの特性の低下を抑制することができるようになる。
【００８０】
したがって、上記のようなＴＦＴ１００ｄでは、ゲート負バイアス時のリーク電流の増大を抑制すると共に、光リーク電流の発生も抑制することが可能となる。
【００８１】
なお、第５の実施の形態のＴＦＴ１００ｄは、第２〜第４の実施の形態と同様に、凸部１３０ａに代わりゲート絶縁膜１７０を配置し、ゲート絶縁膜１３０の上部の片側のみに段差を形成し、また、凸部１３０ａに代わりゲート絶縁膜１７０ａを配置することができる。
【００８２】
［第６の実施の形態］
第６の実施の形態では、エッチングストッパ型プロセスにより製造されるＴＦＴ１００ｅの場合を例に挙げて図１３及び図１４を用いて説明する。
【００８３】
図１３は、第６の実施の形態における薄膜トランジスタの平面図、図１４は、第６の実施の形態における薄膜トランジスタを示す断面図である。
【００８４】
なお、図１３は、ＴＦＴ１００ｅにおいて平面視におけるゲート電極層１２０、半導体層１４０、チャネル保護膜１８０、ソースドレイン電極層１６１ａ，１６１ｂのみの配置関係を示している。図１４は、図１３の一点鎖線Ｘ−Ｘにおける断面の要部を拡大して示している。
【００８５】
ＴＦＴ１００ｅは、図１４に示すように、ガラス等からなる基板１１０上に、図示しない下地層（絶縁膜の一種）を介して、例えば、モリブデン等の高融点金属により構成されるゲート電極層１２０が形成されている。また、ゲート電極層１２０上に、ゲート絶縁膜１３０と、半導体層１４０、ソースドレイン半導体層１５１ａ，１５１ｂ、ソースドレイン電極層１６１ａ，１６１ｂが順に積層されている。さらに、ＴＦＴ１００ｅでは、半導体層１４０上にチャネル保護膜１８０が形成されている。
【００８６】
チャネル保護膜１８０は、例えば、窒化シリコンにより構成されており、図１３及び図１４に示すように、半導体層１４０上に配置され、その端面が緩やかなスロープを有する順テーパー形状となっている。このようにチャネル保護膜１８０を半導体層１４０上に配置することにより、ＴＦＴ１００ｅの製造時に加工のためのエッチングから半導体層１４０を保護することができる。また、チャネル保護膜１８０は、このように半導体層１４０の保護のための厚さを有するが、ソースドレイン電極層１６１ａ，１６１ｂとの総合的な応力バランスを保つ機能も備えている。
【００８７】
なお、ソースドレイン半導体層１５１ａ，１５１ｂ並びにソースドレイン電極層１６１ａ，１６１ｂは、第１〜第５の実施の形態で説明したソースドレイン半導体層１５０ａ，１５０ｂ並びにソースドレイン電極層１６０ａ，１６０ｂと同じ材質を適用することができる。
【００８８】
次に、このような積層構造を有するＴＦＴ１００ｅの製造方法について、図１５及び図１６を用いて説明する。
【００８９】
図１５及び図１６は、第６の実施の形態における薄膜トランジスタの製造方法を説明するための図である。なお、図１５及び図１６では、ＴＦＴ１００ｅと共に、ＴＦＴ１００ｅに近接する容量素子Ｃｓについても示している。
【００９０】
まず、第１の実施の形態と同様に、基板１１０の絶縁面の上に、例えば、モリブデン等の導電性を有する金属材料を成膜及び加工を行ってゲート電極層１２０及びゲートメタル層１２０ａを形成する（図４（Ａ））。
【００９１】
次いで、基板１１０上に、図４（Ｂ）の場合と同様に、ゲート電極層１２０及びゲートメタル層１２０ａを覆うように、ゲート絶縁膜１３０を形成し、さらに、ゲート絶縁膜１３０に凸部１３０ａ，１３０ａ１を形成する。そして、凸部１３０ａ，１３０ａ１が形成されたゲート絶縁膜１３０上に、半導体層１４０を形成する。
【００９２】
半導体層１４０上に、例えば、窒化シリコンによる膜を成膜並びにパターニングして、半導体層１４０の上部にチャネル保護膜１８０を形成し、半導体層１４０及びチャネル保護膜１８０上にソースドレイン半導体層１５１を形成する（図１５（Ａ））。
【００９３】
ソースドレイン半導体層１５１を凸部１３０ａ上の部分を残すようにパターニングし、不要な部分を除去する。これにより、半導体層１４０はソースドレイン半導体層１５１の下に自己整合的に形成される（図１５（Ｂ））。
【００９４】
次いで、半導体層１４０及びソースドレイン半導体層１５１を覆うように、ゲート絶縁膜１３０上にソースドレイン電極層を形成し、これらを順次エッチングして、所望のパターンを形成する。これにより、ソースドレイン半導体層１５１ａ，１５１ｂ及びソースドレイン電極層１６１ａ，１６１ｂがチャネル形成領域の上方で分離して形成される。また、他の領域では、コンタクトホール１３０ｂを通じて下層のゲートメタル層１２０ａに接続する配線層１６１ｃが形成される（図１６）。
【００９５】
以上の工程により、ＴＦＴ１００ｅ及び容量素子Ｃｓが形成される。
【００９６】
なお、この後、ソースドレイン電極層１６１ａ，１６１ｂ、配線層１６１ｃ上に層間絶縁膜、有機材料による発光層、電極層、保護膜等を所定の位置に形成し、有機ＥＬ素子３００が形成されて、有機ＥＬディスプレイ１０の画素１５が完成する。
【００９７】
このようなＴＦＴ１００ｅでは、ゲート電極層１２０上のゲート絶縁膜１３０の上部に凸部１３０ａを形成し、当該凸部１３０ａ上に半導体層１４０、チャネル保護膜１８０、ソースドレイン半導体層１５１ａ，１５１ｂを順に形成するようにした。このため、半導体層１４０、チャネル保護膜１８０及びソースドレイン半導体層１５１ａ，１５１ｂを覆うようにゲート絶縁膜１３０上に形成されたソースドレイン電極層１６１ａ，１６１ｂのゲート絶縁膜１３０上の部分の面に対して、半導体層１４０のゲート絶縁膜１３０側の面が高くなる。つまり、半導体層１４０はゲート絶縁膜１３０の図１４中のＰ領域付近から上方に遠ざかるため、半導体層１４０にはＰ領域付近に生じる電界集中の影響が及ばなくなり、半導体層１４０におけるキャリアの発生が抑制される。この結果、ゲート負バイアス時のリーク電流の増大が抑制されて、ＴＦＴ１００ｅの特性の低下を抑制することができるようになる。
【００９８】
また、ＴＦＴ１００ｅでは、半導体層１４０上にチャネル保護膜１８０を形成するようにしたために、ＴＦＴ１００ｅの製造時の加工及びエッチング等による半導体層１４０に対する損傷を防止でき、ＴＦＴ１００ｅの特性の低下を抑制することができる。
【００９９】
なお、第６の実施の形態のＴＦＴ１００ｅは、第２〜第５の実施の形態と同様の構成を適用することができる。即ち、凸部１３０ａに代わりゲート絶縁膜１７０を配置し、ゲート絶縁膜１３０の上部の片側のみに段差を形成し、凸部１３０ａに代わりゲート絶縁膜１７０ａを配置することができる。特に、平面視で、ゲート電極層１２０に代わって、半導体層１４０よりも広いゲート電極層１２０ｂを配置すると、半導体層１４０に対する有機ＥＬディスプレイ１０の有機ＥＬ素子３００からの光と、液晶ディスプレイのバックライト等の光を遮光することができるようになる。この結果、有機ＥＬ素子３００または液晶ディスプレイのバックライトの光による半導体層１４０での光リーク電流の発生を抑制することができるようになる。
【０１００】
なお、本技術は以下のような構成を採ることもできる。
（１）ゲート電極層と、
前記ゲート電極層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に前記ゲート電極層と対向して形成された半導体層と、
前記半導体層及び前記ゲート絶縁膜上に形成されたソースドレイン電極層と、
を有し、
前記半導体層の前記ゲート絶縁膜側の面は、前記ソースドレイン電極層の前記ゲート絶縁膜上の部分の面よりも上方に位置する、
半導体装置。
（２）前記ゲート絶縁膜上の前記ゲート電極層と対向する領域に、前記半導体層が形成される凸部を備える、前記（１）記載の半導体装置。
（３）前記凸部は、前記半導体層が形成された前記ゲート絶縁膜の領域に隣接するソース側及びドレイン側の部分のうち少なくともドレイン側に掘り込まれた段差により構成される、前記（２）記載の半導体装置。
（４）前記ゲート絶縁膜上に形成され、前記ゲート電極層と対向する領域に前記半導体層が形成され、前記半導体層が形成された領域に隣接するソース側及びドレイン側の部分のうち少なくともドレイン側の部分が除去された絶縁膜を備える、前記（１）記載の半導体装置。
（５）前記絶縁膜の誘電率は前記ゲート絶縁膜の誘電率よりも高い、前記（４）記載の半導体装置。
（６）前記ゲート電極層は、平面視で前記半導体層を覆う大きさである、前記（１）乃至（５）のいずれかに記載の半導体装置。
（７）前記半導体層上に保護膜がさらに形成され、
前記保護膜上に、前記ソースドレイン電極層が形成されている、
前記（１）乃至（６）のいずれかに記載の半導体装置。
（８）前記半導体層は、有機半導体により構成されている、前記（１）乃至（７）のいずれかに記載の半導体装置。
（９）前記半導体層は、酸化物半導体により構成されている、前記（１）乃至（７）のいずれかに記載の半導体装置。
（１０）ゲート電極層と、前記ゲート電極層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に前記ゲート電極層と対向して形成された半導体層と、前記半導体層及び前記ゲート絶縁膜上に形成されたソースドレイン電極層と、を有し、前記半導体層の前記ゲート絶縁膜側の面は、前記ソースドレイン電極層の前記ゲート絶縁膜上の部分の面よりも上方に位置する半導体装置を備える表示装置。
（１１）ゲート電極層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ゲート電極層と対向して半導体層を形成する工程と、
前記半導体層及び前記ゲート絶縁膜上にソースドレイン電極層を形成する工程と、
を有し、
前記半導体層の前記ゲート絶縁膜側の面は、前記ソースドレイン電極層の前記ゲート絶縁膜上の部分の面よりも上方に位置する、
半導体装置の製造方法。
【符号の説明】
【０１０１】
１１０……基板、１２０……ゲート電極層、１３０……ゲート絶縁膜、１３０ａ……凸部、１４０……半導体層、１５０ａ，１５０ｂ……ソースドレイン半導体層、１６０ａ，１６０ｂ……ソースドレイン電極層
【図１】
2013229453.tif 000003
【図２】
2013229453.tif 000004
【図３】
2013229453.tif 000005
【図４】
2013229453.tif 000006
【図５】
2013229453.tif 000007
【図６】
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【図７】
2013229453.tif 000009
【図８】
2013229453.tif 000010
【図９】
2013229453.tif 000011
【図１０】
2013229453.tif 000012
【図１１】
2013229453.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2013229453.tif 000017
【図１６】
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