(57)【要約】【課題】低温でも良好に薄膜形成できるｐ型ＺｎＯ系半導体材料を提供する。【解決手段】  ＺｎＯとＮｉＯの混合材料をスパッタターゲットとして、スパッタリングすることにより、Ｚｎ1-xＮｉｘＯ薄膜を基板上に形成する。Ｚｎ1-xＮｉxＯ（ｘは、ＺｎとＮｉの合計モル数に対するＮｉモル数の比率である）は、ＺｎＯとＮｉＯとが混合した酸化物であり、ｘの値は０．６５以下に設定してＺｎＯに対する価電子帯トップのオフセット量を１ｅＶ以内に抑えることが好ましく、ｘの値は小さい方が好ましい。一方、電気伝導タイプをｐ型とし、電気抵抗を低く抑えることを考慮すると、Ｚｎ1-XＮｉXＯにおけるＸの値は０．１３以上であることが好ましい。【選択図】図４
2013004529.tif 000002
【特許請求の範囲】
【請求項１】
３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギレベルが高い元素と、亜鉛と、酸素とを含有する組成を有し、バンドギャップが３．０ｅＶ以上であるｐ型半導体材料。
【請求項２】
Ｚｎ1-xＭxＯ（Ｍは、３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギレベルが高い元素。０＜ｘ＜１）で表わされる請求項１記載のｐ型半導体材料。
【請求項３】
前記元素はＮｉである請求項１又は２記載のｐ型半導体材料。
【請求項４】
ＺｎとＮｉの合計モル数に対してＮｉが１５モル％以上含有されている請求項３記載のｐ型半導体材料。
【請求項５】
ＺｎとＮｉの合計モル数に対してＮｉが６５モル％以下含有されている請求項３または４記載のｐ型半導体材料。
【請求項６】
前記元素はＣｕである請求項１又は２記載のｐ型半導体材料。
【請求項７】
ＺｎとＣｕの合計モル数に対してＣｕが５モル％以上含有されている請求項６記載のｐ型半導体材料。
【請求項８】
ＺｎとＣｕの合計モル数に対してＣｕが１０モル％以下含有されている請求項６または７記載のｐ型半導体材料。
【請求項９】
請求項１〜８のいずれか記載のｐ型半導体材料が成膜されてなるｐ型半導体膜。
【請求項１０】
基板上に、ＺｎＯ膜及び請求項９記載のｐ型半導体膜が積層されてなるｐｎ接合素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化亜鉛（ＺｎＯ）系の半導体材料に関する。
【背景技術】
【０００２】
ＺｎＯ結晶は、約３．３７ｅＶ程度のワイドなバンドギャップを有する直接遷移型半導体であり、ホールと電子が固体内で結合した励起子の束縛エネルギーが６０ｍｅＶと大きく、室温でも安定に存在するため、安価で環境負荷も小さく、青色領域から紫外領域までの発光デバイス用の材料として期待されている。また、このＺｎＯ結晶は、発光デバイス以外にも用途が広く、受光素子や圧電素子、トランジスタ、透明電極などへの応用も期待されている。
【０００３】
これらの用途に使用するには、量産性に優れた高品質のＺｎＯ結晶成長技術を確立することが重要であるとともに、半導体の伝導性を制御するドーピング技術も重要である。
特に、ｎ型のＺｎＯ半導体層の上にｐ型のＺｎＯ系半導体層を積層したＺｎＯデバイスを開発する上で、ＺｎＯのｐ型化が大きな課題となっており、現在、多くの機関がＺｎＯのｐ型化に注力している。
【０００４】
例えば、ＺｎＯ系半導体にドーピングするｐ型ドーピング材料としてＶ族元素を用い、酸素原子をＶ族元素に置き換える方法が多くの機関で検討されており、Ｎ（窒素）, Ａｓ（砒素），Ｐ（リン），Ｓｂ（アンチモン）等が候補に挙げられている。この中でもＮは、イオン半径が酸素と同程度であり、ＺｎＯに対するｐ型ドーパントの候補として有力である。
【０００５】
一方、発光デバイスとして大画面のディスプレイに適したものも要求されている。従って、ガラス基板のように大面積化しやすい基板の上に、ｎ型ＺｎＯ半導体膜及びｐ型ＺｎＯ半導体薄膜を積層形成した発光素子を形成する技術が求められる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２２３２１９号公報
【特許文献２】特開２００３−２７３４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上記のようにＺｎＯに窒素をドーピングしてｐ型化した半導体膜において、高い結晶性と表面平滑性を得るためには、例えば特許文献１に開示されているように、３００℃〜８００℃程度の高温度でアニール処理する必要がある。ガラス基板はそのような高温には耐えないので、ｐ型ＺｎＯ系半導体薄膜を窒素ドーピングの方法によってガラス基板上に形成することは困難である。
【０００８】
本発明は上記課題に鑑み、低温でも良好に薄膜形成できるｐ型ＺｎＯ系半導体材料を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明にかかるｐ型半導体材料は、３ｄ電子を最外殻に持ち４ｓ軌道のエネルギレベルよりも３ｄ軌道のエネルギレベルが高い元素と、亜鉛と、酸素を含有する組成であって、３．０ｅＶ以上のバンドギャップを持つように設定されている。
上記「４ｓ軌道のエネルギレベルよりも３ｄ軌道のエネルギレベルが高い元素」としては、Ｎｉ，Ｃｕが好ましい。
【００１０】
上記ｐ型半導体材料は、組成がＺｎ1-xＭxＯ（Ｍは、３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギレベルが高い元素。０＜ｘ＜１）で表わされることが好ましい。
上記元素がＮｉである場合、ＺｎとＮｉの合計モル数に対するＮｉの含有量は１３モル％以上であることが好ましく、６５モル％以下であることが好ましい。
【００１１】
上記元素がＣｕである場合、ＺｎとＣｕの合計モル数に対するＣｕの含有量は５モル％以上であることが好ましく、５０モル％以下であることが好ましい。
【発明の効果】
【００１２】
上記本発明にかかるｐ型半導体材料は、３ｄ電子を最外殻に持ち４ｓ軌道のエネルギレベルよりも３ｄ軌道のエネルギレベルが高い元素と、亜鉛と、酸素を含有する組成であって、バンドギャップが３．０ｅＶ以上となるように設定されている。
ここで、最外殻に３ｄ電子を持ち４ｓ軌道のエネルギレベルよりも３ｄ軌道のエネルギレベルが高い元素は、ホールを生成する機能に優れるので、この元素がＺｎＯ系材料の中に含有されることによってＺｎＯ系材料のｐ型化が実現される。
【００１３】
本発明にかかるｐ型半導体材料において、３ｄ電子を最外殻に持ち４ｓ軌道のエネルギレベルよりも３ｄ軌道のエネルギレベルが高い元素がＮｉである場合、ＺｎとＮｉの合計モル数に対するＮｉの含有量を１３モル％以上に設定することによって、その電子状態がｐ型になることが確認されている。
この場合、ｐ型半導体材料におけるＺｎとＮｉの合計モル数に対するＮｉの含有量が６５モル％以下であることが、ＺｎＯからの価電子帯トップのオフセット量を１ｅＶ以内に
抑える上で好ましい。
【００１４】
このオフセット量を１ｅＶに抑えることによって、ｐｎ接合素子を形成したときにその駆動電圧を低く抑えることができ、またホール注入効率や逆バイアスに対する耐圧を良好に保つことができる。
３ｄ電子を最外殻に持ち４ｓ軌道のエネルギレベルよりも３ｄ軌道のエネルギレベルが高い元素がＣｕである場合、ｐ型の半導体を得る上で、ＺｎとＣｕの合計モル数に対するＣｕの含有量を５モル％以上とすることが好ましい。また、バンドギャップを３ｅＶ以上のワイドバンドギャップに維持し、且つＺｎＯからの価電子帯トップのオフセット量を１ｅＶ以内に抑えるために、ＺｎとＣｕの合計モル数に対するＣｕの含有量を１０モル％以下に設定することが望ましい。
【図面の簡単な説明】
【００１５】
【図１】実施例及び比較例にかかる薄膜について、ＸＰＳで価電子帯の電子状態を測定した結果を示す図である。
【図２】実施例及び比較例にかかる薄膜について、波長（ｅＶ）と(αhν)2との関係をプロットした図である。
【図３】ＺｎＯ膜の上にＺｎ0.05Ｎｉ0.95Ｏの薄膜を形成したものをＸＰＳ測定した結果を示す図である。
【図４】Ｚｎ1-xＮｉｘＯにおけるｘ値とバンドギャップ及びオフセット量の関係を示す図である。
【図５】Ｚｎ1-xＮｉｘＯ薄膜についてｘを変化させて比抵抗を測定した結果を示す図である。
【図６】Ｚｎ1-xＮｉｘＯ材料を用いたｐｎ接合素子の構造を示す図である。
【図７】実施例にかかる素子について、電圧−電流特性を測定した結果を示す図である。
【図８】Ｚｎ0.95Ｃｕ0.05Ｏ薄膜及びＺｎＯ薄膜についてＸＰＳで測定した結果である。
【図９】Ｚｎ1-xＣｕXＯ薄膜、及びＺｎＯ薄膜について、波長（ｅｖ）と(αhν)2との関係を示す図である。
【図１０】Ｚｎ1-xＣｕxＯにおけるｘ値と、バンドギャップ及びオフセットの関係を示す図である。
【図１１】ＮｉＯ層とＺｎＯ層とをヘテロ接合した素子における各層のＥｎｅｒｇｙレベル（ｅＶ）を示す図である。
【発明を実施するための形態】
【００１６】
（Ｚｎ、Ｍ，Ｏからなるｐ型半導体材料）
まず、本発明にかかるｐ型半導体材料について説明する。
本発明者は、詳細な検討の結果、３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギレベルが高く元素と、亜鉛と、酸素とを含有する組成を有するｐ型半導体材料は、低温での成膜性に優れるので、５００℃以下の比較的低い温度でも、基板上あるいはｎ型半導体層の上に低抵抗の薄膜を形成することができ、基板としてガラス基板を用いても大丈夫であることを見出した。
【００１７】
また、上記ｐ型半導体材料を、ＺｎＯ層の上に積層することによって、ｐ型半導体材料層とｎ型のＺｎＯ層とをヘテロ接合した素子を形成することができ、青色領域から紫外領域までの発光素子を形成できることも見出した。
ここで、上記ｐ型半導体材料を薄膜の形態で形成するには、ＺｎＯとＭＯ（Ｍは、３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギレベルが高い元素。）の混合材料をスパッタターゲットとして、基板上あるいはＺｎＯ層などの上にスパッタリングすればよい。
【００１８】
なお、この薄膜形成は、還元雰囲気で行うとｎ型になりやすいので、酸化性雰囲気下で行うことがｐ型半導体膜を形成することが好ましい。
上記組成の材料がｐ型半導体の性質を持つのは、３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギレベルが高い元素は、ＺｎＯと混合されることによって、その４ｓ軌道にホールを形成しやすいためと考えられる。
【００１９】
上記ｐ型半導体材料は、組成がＺｎ1-xＭxＯ（ただし、Ｍは、３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギレベルが高く元素。０＜ｘ＜１）で表わされることが好ましい。
Ｚｎ1-xＭxＯは、ＺｎＯとＭＯが混ざり合った酸化物であって、ｘは、ＺｎとＭの合計モル数に対するＭのモル数の比率である。
【００２０】
また、このｐ型半導体材料は、非結晶状態でもかまわないが、優れた特性を得るために、結晶性化合物であることが望ましい。
また、結晶性化合物の場合、ＺｎＯ結晶におけるＺｎが部分的にＭに置き換わった混晶、あるいは、ＭＯ結晶におけるＭが部分的にＺｎに置き換わった混晶でもよいし、ＺｎＯ結晶とＭＯ結晶とが混ざり合った結晶混合体であってもよい。
【００２１】
３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギレベルが高い元素としては、Ｎｉ，Ｃｕが挙げられる。
図６は、このようなＺｎ1-xＭxＯ系材料を用いたｐｎヘテロ接合素子の一例を示す図である。当図に示すように、この素子は、基板１の上に、下部電極層２、ＺｎＯ層３、ｐ型半導体層４、透明電極層５が積層形成されて構成されている。
【００２２】
そして、ｐ型半導体層４がＺｎ1-xＭxＯ系材料で形成されている。
このようなｐｎヘテロ接合素子は、青色領域から紫外領域までの波長の光を出す発光素子として用いることができ、５００℃以下の低温でも形成することができるので、大画面のディスプレイに適している。
また、以下に詳細に説明するように、ＺｎＯ層３の価電子帯トップに対するｐ型半導体層４の価電子帯トップのオフセット量を１ｅＶに抑えて、その駆動電圧を低く抑えることができ、またホール注入効率や逆バイアスに対する耐圧性能を良好に保つこともできる。
【００２３】
以下、実施の形態１ではＭがＮｉである場合について、実施の形態２ではＭがＣｕである場合について説明する。
[実施の形態１]  Ｚｎ1-xＮｉxＯ
Ｚｎ1-xＮｉxＯは、ＺｎＯとＮｉＯとが混ざり合った酸化物であって、ｘは、ＺｎとＮｉの合計モル数に対するＮｉモル数の比率である。
【００２４】
Ｚｎ1-xＮｉｘＯは、ＺｎＯにおけるＺｎが部分的にＮｉに置き換わった化合物、あるいは、ＮｉＯにおけるＮｉが部分的にＺｎに置き換わった化合物ということもできる。
Ｚｎ1-xＮｉxＯの結晶形としては、ＺｎＯの結晶（ウルツ型）とＮｉＯの結晶（ＮａＣｌ型）が混合された混合形でもよいし、ＺｎＯの結晶構造をもった混晶、あるいは、ＮｉＯの結晶構造を持った混晶であってもよい。
【００２５】
Ｚｎ1-xＮｉxＯ系材料は、低温で薄膜形成が可能なｐ型半導体であって、ＺｎＯ層の上で優れたヘテロ接合を形成することができる。
ｘの値が大きいほど、ＺｎＯに対する価電子帯トップのオフセット量が大きくなり、ＺｎＯ層とｐｎ接合素子を形成したときにホール注入効率や逆バイアスの耐圧が低下するので、ｘの値は０．６５以下に設定してＺｎＯに対する価電子帯トップのオフセット量を１ｅＶ以内に抑えることが好ましく、ｘの値は小さい方が好ましい。
【００２６】
一方、電気伝導タイプをｐ型とし、電気抵抗を低く抑えることを考慮すると、Ｚｎ1-XＮｉXＯにおけるＸの値は０．１３以上であることが好ましい。
[実施例１]
Ｚｎ1-xＮｉxＯ薄膜の実施例として、ＺｎＯとＮｉＯの混合材料をスパッタターゲットとして作製し、スパッタリングすることにより、Ｚｎ1-xＮｉxＯ薄膜を基板上に作製した。
【００２７】
混合するときのＺｎＯとＮｉＯの合計モル数に対するＮｉＯのモル比率を、０．１５、０．２５、０．６５、０．９５とした。
原料として用いたＺｎＯ、ＮｉＯは、純度９９．９％程度のものである。
基板温度２００℃、導入ガスはＡｒ：Ｏ2の流量比１：１、圧力１Ｐａ、投入パワー  ２．５Ｗ／ｃｍ2とした。薄膜の膜厚は約２００ｎｍとした。
【００２８】
比較例として、ＺｎＯ単独と、ＮｉＯ単独についても、同様に薄膜形成した。
実施例及び比較例にかかる各薄膜について、以下のように、ＸＰＳ測定、光透過率測定を行った。
ＸＰＳ測定によるｐ型ｎ型の判定：
各薄膜について、ＸＰＳにより価電子帯の電子状態を測定した。
【００２９】
図１はその結果を示している。
なお、各スペクトルの右側に、ＸＰＳを測定し解析することによって得られた組成（Ｎｉ／（Ｚｎ＋Ｎｉ））と、ゼーベック効果を用いて測定した電気伝導タイプ（ｐ型あるいはｎ型）を記入している。
つまり、混合するときのＺｎＯとＮｉＯの合計モル数に対するＮｉＯのモル比率を、０．１５、０．２５、０．６５、０．９５に設定したものを用いて薄膜形成したものを測定するとＺｎ＋Ｎｉのモル数に対するＮｉのモル数の比率が、１３％、２５％、６４％、９６％であった。
【００３０】
このように、ＸＰＳスペクトルを解析した結果、薄膜の組成は、スパッタターゲットの組成をほぼ反映していた。
図１に示すＺｎ1-xＮｉｘＯ材料（Ｚｎに対してＮｉが１３％以上）のスペクトルにおいては、横軸のＢｉｎｄｉｎｇ Ｅｎｅｒｇｙの値が０の近傍において縦軸の強度が立ち上がっている。これは、ＸＰＳの測定原理からフェルミレベルが価電子帯トップ近傍にあることを示し、電子状態がｐ型であることを示している。
【００３１】
このように、Ｚｎ1-xＮｉｘＯ（Ｚｎに対してＮｉが１３％以上）の薄膜がｐ型であることがサポートされている。
一方、図１において、ＺｎＯ（Ｎｉが０％）のスペクトルは、Ｂｉｎｄｉｎｇ  Ｅｎｅｒｇｙフェルミレベル（Ｂｉｎｄｉｎｇ  Ｅｎｅｒｇｙ＝０）から２ｅＶ〜３ｅＶ深い位置で立ち上がっている。これは、ＺｎＯの電子状態がｎ型であることを示している。
【００３２】
バンドギャップ測定：
上記のＺｎ1-xＮｉｘＯ（Ｘ＝０．１３、０．２５、０．６５、０．９６）薄膜、及びＺｎＯ薄膜について、分光光度計で透過率スペクトルを測定した。
図２は、分光光度計で測定した透過率スペクトルに基づいて、波長（ｅＶ）と(αhν)2との関係をプロットした特性図である。
【００３３】
この特性図に基づいて各薄膜のバンドギャップを求めた。その値を表１に示す。
【００３４】
【表１】
2013004529.tif 000003
【００３５】
価電子帯トップのオフセット量、比抵抗の測定：
ＺｎＯ膜の上に、上記の方法で膜厚約１０ｎｍで形成したＺｎ1-xＮｉxＯ薄膜を、ＸＰＳ測定し、その測定結果を解析することによって、ＺｎＯの価電子帯トップに対するＺｎ1-xＮｉｘＯの価電子帯トップのエネルギレベルのオフセット量を求めた。
その一例として、図３は、ＺｎＯ膜の上に、Ｚｎ0.05Ｎｉ0.95Ｏの薄膜を膜厚約１０ｎｍで形成したものについて、ＸＰＳ測定した結果を示している。比較例としてＺｎＯ膜のみについてもＸＰＳ測定結果を示している。
【００３６】
図３において、Ｂｉｎｄｉｎｇ Ｅｎｅｒｇｙ  １０ｅＶ近傍に観測されるピークＰは、ＺｎＯに特有のものであるため、このピークＰを基準とすることによって、ＺｎＯの価電子帯トップに対するＺｎ0.05Ｎｉ0.95Ｏの価電子帯トップのオフセット量を求めることができる。
すなわち、ＺｎＯにおいて、図３に示すように、価電子帯の最大エネルギーに相当する位置（価電子帯トップと呼ぶ）と、ピークＰのエネルギーレベルの差Ｒは７．４ｅＶである。
【００３７】
一方、Ｚｎ0.05Ｎｉ0.95Ｏ薄膜において、価電子帯トップのエネルギーレベルとピークＰのエネルギーレベルとの差Ｍは９．６ｅＶである。
従って、ＺｎＯの価電子帯トップに対するＺｎ0.05Ｎｉ0.95Ｏの価電子帯トップのオフセット量は、９．６−７．４＝２．２ｅＶと求められる。
以上のようにして、各薄膜について、ＸＰＳ測定し、その結果を解析して価電子帯トップのオフセットを求めた。
【００３８】
図４は、その結果であって、Ｚｎ1-xＮｉｘＯにおけるｘ値と、バンドギャップ及びオフセットの関係を示している。
図４に示すように、Ｘが大きくなるに従って、ＺｎＯの価電子帯トップからのオフセット量は大きくなることがわかる。
ここで、Ｚｎ1-xＮｉｘＯ層とＺｎＯ層とｐｎ接合されたデバイスを考慮すると、このオフセット量が大きいと、Ｚｎ1-xＮｉｘＯ層からＺｎＯ層へのホール注入効率や逆バイアスの耐圧が低下するので、ホール注入効率や逆バイアスの耐圧を良好に保つために、このオフセット量を１ｅＶ以下に抑えることが望ましい。
【００３９】
このオフセットを１ｅＶ以下とするためには、図４に示す実験結果から考察すると、Ｚｎ1-xＮｉｘＯにおいてＸを０．６５以下に設定することが望ましい。
一方、Ｘが１に近づくと、ワイドバンドギャップでｐ型半導体薄膜を比較的容易に低温で形成することができるが、オフセット量が大きくなる。
図１１は、Ｘ＝１（ＮｉＯ）の場合、すなわち、ｐ型のＮｉＯ層とｎ型のＺｎＯ層とをヘテロ接合した素子において、ｎ型電極、ＺｎＯ層、ＮｉＯ層、ＩＴＯ電極のエネルギレベルを示す図である。
【００４０】
Ｘ＝１（ＮｉＯ）の場合は、ＺｎＯ層の価電子帯トップとＮｉＯ層の価電子帯トップのエネルギレベル（ｅＶ）の差（オフセット量）が大きく、オフセット量が２ｅＶ以上となる。この場合、ホール注入効率が悪く、且つ逆バイアス時の耐圧も低くなる。
この点で、ＺｎＯとＮｉＯをヘテロ接合した素子構造は、デバイスには不都合である。
一方、Ｚｎ1-xＮｉｘＯにおいて、Ｘが小さくなると、ｐ型半導体ではなくｎ型半導体になりやすい。
【００４１】
また、Ｚｎ1-xＮｉｘＯ薄膜の比抵抗も、Ｘが小さくなると増加する。
図５は、ｘを変化させたＺｎ1-xＮｉｘＯ薄膜における比抵抗を測定した結果である。当図に示すように、Ｚｎ1-xＮｉｘＯ系薄膜は、Ｘの値が減少するほど比抵抗が高くなり、Ｘ＝０では通常、ｎ型で高抵抗である。
以上の結果から、Ｚｎ1-xＮｉｘＯ系材料を用いることによって、低温で薄膜形成が可能で且つｐ型半導体としてＺｎＯと優れたヘテロ接合を形成することができることがわかり、また、価電子帯トップのオフセット量に関連してホール注入効率や逆バイアスの耐圧を良好に保つために、Ｚｎ1-xＮｉｘＯにおけるｘの値は小さい方が好ましいが、電気伝導タイプをｐ型とし、電気抵抗を小さくすること考慮すると、ｘの値は０．１３以上であることが好ましいといえる。
【００４２】
素子の電圧−電流特性：
上記のＺｎ1-xＮｉｘＯ系材料を用いて、ｐｎヘテロ接合素子を作製し、電圧−電流特性を測定した。
図６は、ｐｎヘテロ接合素子の構造を示す図である。当図に示すように、基板１の上に、下部電極層２、ＺｎＯ薄膜３、ｐ型半導体層４、透明電極層５を形成した。
【００４３】
下部電極層２は、ｎ型電極である。ｐ型半導体層４は、Ｚｎ1-xＮｉｘＯ薄膜であり、Ｘ＝０．１３のものとＸ＝０．６５のものを作製した。また、比較例としてｘ＝１（ＮｉＯ）についても作製した。
作製した各素子について、電圧−電流特性を測定した
図７（ａ）は、その結果を示す特性図であって、印加電圧と電流との関係を示している。
【００４４】
図７（ｂ）はｘ＝０．６５（Ｎｉ/（Ｚｎ＋Ｎｉ）６４％）の素子では、印加電圧２Ｖ程度で電流の立ち上がりが見られ、Ｘが大きくなるほど、立ち上がりに必要な印加電圧は高くなっている。そして、Ｘ＝０．１３（Ｎｉ/（Ｚｎ＋Ｎｉ）１３％）の素子では、印加電圧が４Ｖ程度で電流が立ち上がっている。
従って、４Ｖ以内の印加電圧で電流が流れるようにするためには、Ｘを０．１３以上に設定することが好ましいことがわかる。
【００４５】
また、逆バイアス耐性に関しては、ｘ＝１（ＮｉＯ）の場合は、印加電圧が−５Ｖの負電圧で、若干の電流が流れているが、Ｘ＝０．１３とｘ＝０．６５の場合は、いずれも、印加電圧が−５Ｖの負電圧でも電流はほとんど流れていない。
この結果から、Ｚｎ1-XＮｉXＯ層とＺｎＯ層のへテロ接合素子は、ＺｎＯ／ＮｉＯへテロ接合素子と比較して、逆バイアスに対する耐圧が良好であることがわかる。
【００４６】
なお、ｘ＝０．１３においては、図５に示したように電気抵抗が高抵抗であるため、電流の立ち上がり電圧は、期待される電圧値よりも高くなるが、その影響は問題にならない程度である。
[実施の形態２]   Ｚｎ1-xＣｕXＯ
Ｚｎ1-xＣｕXＯは、ＺｎＯとＣｕＯとが混合された酸化物であって、ｘは、ＺｎとＣｕの合計モル数に対するＣｕモル数の比率である。
【００４７】
Ｚｎ1-xＣｕXＯは、ＺｎＯにおけるＺｎが部分的にＣｕに置き換わった化合物ということもできる。
Ｚｎ1-xＣｕXＯの結晶形としては、ＺｎＯの結晶とＣｕＯの結晶が混ざりあった混合形でもよいし、ＺｎＯの結晶構造をもった混晶、あるいは、ＣｕＯの結晶構造を持った混晶であってもよい。  
【００４８】
Ｚｎ1-xＣｕXＯ材料は、低温で薄膜形成が可能なｐ型半導体であって、ＺｎＯ層の上に優れたヘテロ接合を形成することができる。
Ｚｎ1-xＣｕXＯ材料は、ｘの値が大きいほど、ＺｎＯに対する価電子帯トップのオフセット量が大きくなり、ＺｎＯ層とｐｎ接合素子を形成したときにホール注入効率や逆バイアスの耐圧が低下する。また、Ｚｎ1-xＣｕXＯ材料は、ｘの値が大きいほど、バンドギャップも狭くなる。
【００４９】
従って、これらを良好に保つ観点からｘの値を０．１０以下に設定してＺｎＯに対する価電子帯トップのオフセット量を１ｅＶ以内に抑えることが好ましく、ｘの値は小さい方が好ましい。
一方、電気伝導タイプをｐ型にすることと、電気抵抗を小さくすることを考慮すると、Ｚｎ1-xＣｕXＯにおけるＸの値は０．０５以上であることが好ましい。
【００５０】
[実施例２]
Ｚｎ1-xＣｕXＯ薄膜の実施例として、ＺｎＯとＣｕＯの混合材料をスパッタターゲットとして作製し、スパッタリングすることにより、Ｚｎ1-xＣｕXＯ薄膜を基板上に作製した。
ＺｎＯとＣｕＯを混合するときのＺｎＯとＣｕＯの合計モル数に対するＣｕＯのモル比率は、０．０５、０．２０とした。
【００５１】
原料として用いたＺｎＯ、ＣｕＯは、純度９９．９％程度のものである。
ここで薄膜形成は、還元雰囲気で行うとｎ型になりやすいので、酸化性雰囲気下で行うことがｐ型半導体膜を形成することが好ましい。基板温度は５００℃程度で行った。
作製条件は、基板温度５００℃、導入ガスはＡｒ：Ｏ2で、その流量比１：１、圧力１Ｐａ、投入パワー  ２．５Ｗ／ｃｍ2とした。
【００５２】
得られた膜厚は、約２００ｎｍであった。
また、比較例としてｘ＝０（ＺｎＯ）の薄膜も同様に作製した。
実施例及び比較例にかかる各薄膜について、以下のように、ＸＰＳ測定、光透過率測定を行った。
ＸＰＳ測定のよるｐ型ｎ型の判定：
作製した各薄膜について、ＸＰＳによる価電子帯の電子状態を測定した。
【００５３】
図８は、Ｚｎ0.95Ｃｕ0.05Ｏ薄膜及びＺｎＯ薄膜について、ＸＰＳで測定した結果であって、価電子帯の電子状態を示している。
ＸＰＳスペクトルを解析した結果、混合するときのＺｎＯとＣｕＯの合計モル数に対するＣｕＯのモル比率を、０．０５、０．２０に設定したものを用いて薄膜形成したものを測定するとＺｎ＋Ｃｕのモル数に対するＣｕのモル数の比率が、６％、２１％であった。このように、ＸＰＳスペクトルを解析した結果、薄膜の組成は、スパッタターゲットの組成をほぼ反映していた。
【００５４】
Ｚｎ0.95Ｃｕ0.05Ｏ薄膜のＸＰＳスペクトルは、テイリングが強く、Binding  Energyが０の付近まで伸びている。この結果は、Ｚｎ0.95Ｃｕ0.05Ｏ薄膜における電子状態がｐ型であることを示している。
また、Ｚｎ0.95Ｃｕ0.05Ｏ薄膜について、ゼーベック効果を用いて電気伝導タイプを測定した結果、ｐ型を示した。
【００５５】
一方、ＺｎＯ薄膜についてのＸＰＳスペクトルは、フェルミレベル（Ｂｉｎｄｉｎｇ  Ｅｎｅｒｇｙ  ＝  ０  ）より２ｅＶ〜３ｅＶ深いＢｉｎｄｉｎｇ  Ｅｎｅｒｇｙ  の位置で立ち上がっており、この結果はＺｎＯ薄膜がｎ型になっていることを示している。
オフセット量の測定：
図８において、ＺｎＯ薄膜のスペクトルのうち１０ｅＶ近傍にあるピークと価電子帯トップとのエネルギー差Ｒは７．４０ｅＶである。
【００５６】
一方、Ｚｎ0.95Ｃｕ0.05Ｏ薄膜における１０ｅＶ近傍にあるピークと価電子帯トップとのエネルギー差Ｓは７．５５ｅＶである。
従って、ＺｎＯの価電子帯トップと、Ｚｎ0.95Ｃｕ0.05Ｏの価電子帯トップのオフセット量は、７．５５−７．４０＝０．１５ｅＶと求められる。
このような方法で、作製した各薄膜について、ＸＰＳ測定して、価電子帯トップのオフセットを求めた。
【００５７】
バンドギャップ測定：
上記のＺｎ1-xＣｕXＯ薄膜、及びＺｎＯ薄膜について、分光光度計で透過率スペクトルを測定した。図中、Ｃｕ/（Ｚｎ＋Ｃｕ）６％はＸ＝０．０５、Ｃｕ/（Ｚｎ＋Ｃｕ）２１％はＸ＝０．２０に設定したものである。
図９は、分光光度計で測定した透過率スペクトルに基づいて、波長（ｅｖ）と(αhν)2との関係をプロットした特性図である。
【００５８】
この特性図に基づいて各薄膜のバンドギャップを求めた。その値を表２に示す。
【００５９】
【表２】
2013004529.tif 000004
【００６０】
上記方法で求めた価電子帯のオフセットと、表２に示すバンドギャップから、図１０に示すように、Ｚｎ1-xＣｕXＯにおけるｘ値と、バンドギャップ及びオフセット量の関係を得た。
当図に示すように、Ｚｎ1-xＣｕXＯは、Ｘが大きくなるに伴って、ＺｎＯに対する価電子帯トップのオフセット量は大きくなる。
【００６１】
このオフセット量が大きいほど、ホール濃度が増してｐ型半導体として望ましいが、上記実施例１で述べたように、ホール注入効率や逆バイアスの耐圧を良好に保つ点から、オフセット量は１ｅＶ以内であることが好ましい。
一方、図１０に示すように、Ｚｎ1-xＣｕXＯは、Ｘが大きくなるに伴って、バンドギャップは減少する。ＺｎＯを用いた発光デバイスや紫外線検知器、太陽電池のトップセルなどへの応用を考えた場合、バンドギャップが３．２５ｅＶ（光の波長３８０ｎｍに相当）以上であることが望まれる。
【００６２】
従って、Ｚｎ1-xＣｕXＯ薄膜において、バンドギャップを３．２５ｅＶ以上確保し、オフセット量を１ｅＶ以内とするために、Ｘ値は０．１以下に設定することが望ましい。
一方、Ｚｎ1-xＣｕXＯ薄膜においてＸ＝０．０５未満とすると、高抵抗であって、ゼーベック効果や他の手段を用いてもｎ型かｐ型かを判断しにくいので、デバイスへの応用が難しい。従ってＺｎ1-xＣｕXＯにおいて、Ｘは０．０５以上に設定することが好ましい。
【００６３】
以上のように、Ｚｎ1-xＣｕXＯは、ｐ型半導体材料であって、Ｚｎ1-xＣｕXＯ層とＺｎＯ層とｐｎ接合されたデバイスを作成するのに適し、ｘの範囲は０．０５以上、０．１０以下に設定することが望ましい。
[Ｎｉ，Ｃｕ以外の元素について]
上記実施の形態では、４ｓ軌道のエネルギレベルよりも３ｄ軌道のエネルギレベルが高い元素が、Ｎｉ，Ｃｕの場合について説明したが、Ｎｉ，Ｃｕ以外にも、４ｓ軌道のエネルギレベルよりも３ｄ軌道のエネルギレベルが高い元素を用いても、同様に実施することができる。
【００６４】
４ｓ軌道のエネルギレベルよりも３ｄ軌道のエネルギレベルが高い元素であるか否かは、例えば、元素のＸＰＳスペクトルを測定して、その３ｄ電子に相当するピーク波形から判断することができる。
【産業上の利用可能性】
【００６５】
本発明にかかるｐ型半導体材料は、ＺｎＯ層とｐｎ接合した薄膜形成して発光素子を作成するのに適している。また、大画面のディスプレイを形成するのにも適している。
【符号の説明】
【００６６】
１    基板
２    下部電極層
３    ＺｎＯ層
４    ｐ型半導体層
５    透明電極層
【図１】
2013004529.tif 000005
【図２】
2013004529.tif 000006
【図３】
2013004529.tif 000007
【図４】
2013004529.tif 000008
【図５】
2013004529.tif 000009
【図６】
2013004529.tif 000010
【図７】
2013004529.tif 000011
【図８】
2013004529.tif 000012
【図９】
2013004529.tif 000013
【図１０】
2013004529.tif 000014
【図１１】
2013004529.tif 000015