(57)【要約】【課題】出力波形に発生するノイズを低減することが可能なインターフェース回路を提供する。【解決手段】Ｐ側リセットレート制御部５Ｐは、中間電圧ＦＰＲに基づいてＰチャンネル電界効果トランジスタＰＭのオフ速度を変化させ、Ｎ側リセットレート制御部５Ｎは、中間電圧ＦＮＲに基づいてＮチャンネル電界効果トランジスタＮＭのオフ速度を変化させる。【選択図】      図１
2013187594.tif 000002
【特許請求の範囲】
【請求項１】
パッド電極と、
前記パッド電極にドレイン端子が接続された第１のＰチャンネル電界効果トランジスタと前記パッド電極にドレイン端子が接続された第１のＮチャンネル電界効果トランジスタのオン／オフ動作に基づいて出力波形を生成する出力バッファと、
前記出力バッファを駆動するドライバ回路とを備え、
前記ドライバ回路は、
前記第１のＰチャンネル電界効果トランジスタのオン速度を変化させることが可能なＰ側スルーレート制御部と、
前記第１のＰチャンネル電界効果トランジスタのオフ速度を変化させることが可能なＰ側リセットレート制御部と、
前記第１のＮチャンネル電界効果トランジスタのオン速度を変化させることが可能なＮ側スルーレート制御部と、
前記第１のＮチャンネル電界効果トランジスタのオフ速度を変化させることが可能なＮ側リセットレート制御部とを備え、
前記Ｐ側スルーレート制御部は、
入力電圧に基づいて前記第１のＰチャンネル電界効果トランジスタのゲート電位をプルダウンする第２のＮチャンネル電界効果トランジスタと、
前記第２のＮチャンネル電界効果トランジスタに直列に接続され、前記入力電圧と独立な第１の中間電圧がゲート端子に印加される第３のＮチャンネル電界効果トランジスタとを備え、
前記Ｐ側リセットレート制御部は、
前記入力電圧に基づいて前記第１のＰチャンネル電界効果トランジスタのゲート電位をプルアップするように互いに並列に接続された複数の第２のＰチャンネル電界効果トランジスタと、
前記プルアップ時に前記第２のＰチャンネル電界効果トランジスタをオンさせる個数を選択する第１の選択回路とを備え、
前記Ｎ側スルーレート制御部は、
前記入力電圧に基づいて前記第１のＮチャンネル電界効果トランジスタのゲート電位をプルアップする第３のＰチャンネル電界効果トランジスタと、
前記第３のＰチャンネル電界効果トランジスタに直列に接続され、前記入力電圧と独立な第２の中間電圧がゲート端子に印加される第４のＰチャンネル電界効果トランジスタとを備え、
前記Ｎ側リセットレート制御部は、
前記入力電圧に基づいて前記第１のＰチャンネル電界効果トランジスタのゲート電位をプルダウンするように互いに並列に接続された複数の第４のＮチャンネル電界効果トランジスタと、
前記プルダウン時に前記第４のＮチャンネル電界効果トランジスタをオンさせる個数を選択する第２の選択回路とを備えることを特徴とするインターフェース回路。
【請求項２】
トランジスタのオン／オフ動作に基づいて出力波形を生成する出力バッファと、
前記トランジスタを駆動し、前記トランジスタのオン速度およびオフ速度を別個に変化させることが可能なドライバ回路とを備えることを特徴とするインターフェース回路。
【請求項３】
前記ドライバ回路は、
前記トランジスタのオン速度を変化させることが可能なスルーレート制御部と、
前記トランジスタのオフ速度を変化させることが可能なリセットレート制御とを備えることを特徴とする請求項２に記載のインターフェース回路。
【請求項４】
前記トランジスタは、
第１のＰチャンネル電界効果トランジスタと、
前記第１のＰチャンネル電界効果トランジスタに直列に接続された第１のＮチャンネル電界効果トランジスタとを備え、
前記ドライバ回路は、
前記第１のＰチャンネル電界効果トランジスタのオン速度を変化させることが可能なＰ側スルーレート制御部と、
前記第１のＰチャンネル電界効果トランジスタのオフ速度を変化させることが可能なＰ側リセットレート制御部と、
前記第１のＮチャンネル電界効果トランジスタのオン速度を変化させることが可能なＮ側スルーレート制御部と、
前記第１のＮチャンネル電界効果トランジスタのオフ速度を変化させることが可能なＮ側リセットレート制御部とを備えることを特徴とする請求項３に記載のインターフェース回路。
【請求項５】
前記Ｐ側スルーレート制御部は、
入力電圧に基づいて前記第１のＰチャンネル電界効果トランジスタのゲート電位をプルダウンする第２のＮチャンネル電界効果トランジスタと、
前記第２のＮチャンネル電界効果トランジスタに直列に接続され、前記入力電圧と独立な第１の中間電圧がゲート端子に印加される第３のＮチャンネル電界効果トランジスタとを備え、
前記Ｐ側リセットレート制御部は、
前記入力電圧に基づいて前記第１のＰチャンネル電界効果トランジスタのゲート電位をプルアップする第２のＰチャンネル電界効果トランジスタと、
前記第２のＰチャンネル電界効果トランジスタに直列に接続され、前記入力電圧と独立な第２の中間電圧がゲート端子に印加される第３のＰチャンネル電界効果トランジスタとを備え、
前記Ｎ側スルーレート制御部は、
前記入力電圧に基づいて前記第１のＮチャンネル電界効果トランジスタのゲート電位をプルアップする第４のＰチャンネル電界効果トランジスタと、
前記第４のＰチャンネル電界効果トランジスタに直列に接続され、前記入力電圧と独立な第３の中間電圧がゲート端子に印加される第５のＰチャンネル電界効果トランジスタとを備え、
前記Ｎ側リセットレート制御部は、
前記入力電圧に基づいて前記第１のＮチャンネル電界効果トランジスタのゲート電位をプルダウンする第４のＮチャンネル電界効果トランジスタと、
前記第４のＮチャンネル電界効果トランジスタに直列に接続され、前記入力電圧と独立な第４の中間電圧がゲート端子に印加される第５のＮチャンネル電界効果トランジスタとを備えることを特徴とする請求項４に記載のインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態はインターフェース回路に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリなどの半導体チップでは、コントローラチップなどとデータをやりとりするインターフェースの高速化が進んでいる。このようなインターフェースは、複数のチップが積層されて使用されたり、同一バスに複数のパッケージが接続されて使用されたり、メモリチップを制御するコントローラチップとメモリチップとの間の配線が異なったりするなどの様々な形態で使用される。このような様々な環境において、所望の高速化動作を達成するために、オフチップドライバ（ＯＣＤ）のスルーレートを制御することにより、出力波形が最適化されるように出力バッファは設計される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１５２０２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、出力波形に発生するノイズを低減することが可能なインターフェース回路を提供することである。
【課題を解決するための手段】
【０００５】
実施形態のインターフェース回路によれば、出力バッファと、ドライバ回路とが設けられている。出力バッファは、トランジスタのオン／オフ動作に基づいて出力波形を生成する。ドライバ回路は、前記トランジスタを駆動し、前記トランジスタのオン速度およびオフ速度を別個に変化させることが可能である。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るインターフェース回路の概略構成を示すブロック図である。
【図２】図２（ａ）〜図２（ｃ）は、図１のインターフェース回路のドライバ出力のリセットレートを変化させた時の波形を示す図である。
【図３】図３は、図１のインターフェース回路にタイムラグ生成回路を付加した構成を示すブロック図である。
【図４】図４は、図３のタイムラグ生成回路の構成例を示す回路図である。
【図５】図５は、第２実施形態に係るインターフェース回路の概略構成を示すブロック図である。
【図６】図６は、第３実施形態に係るインターフェース回路の概略構成を示すブロック図である。
【図７】図７は、第４実施形態に係るインターフェース回路の概略構成を示すブロック図である。
【図８】図８（ａ）は、第５実施形態に係るインターフェース回路が適用される半導体記憶装置の概略構成を示すブロック図、図８（ｂ）は、図８（ａ）のＮＡＮＤメモリ１０３−１の概略構成を示す斜視図、図８（ｃ）は、図８（ｂ）のＮＡＮＤメモリ１０３−１の半導体チップＣＰ１の概略構成を示す斜視図である。
【図９】図９は、図８（ａ）のＮＡＮＤメモリ１０３−１の概略構成の一例を示す斜視図である。
【図１０】図１０は、図９の半導体チップＣＰ１のピン配置の一例を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係るインターフェース回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係るインターフェース回路の概略構成を示すブロック図である。
図１において、このインターフェース回路には、出力波形を生成する出力バッファ１および出力バッファ１を駆動するドライバ回路２が設けられている。出力バッファ１には、Ｐチャンネル電界効果トランジスタＰＭおよびＮチャンネル電界効果トランジスタＮＭが設けられている。ここで、Ｐチャンネル電界効果トランジスタＰＭおよびＮチャンネル電界効果トランジスタＮＭは互いに直列に接続され、Ｐチャンネル電界効果トランジスタＰＭのドレイン端子およびＮチャンネル電界効果トランジスタＮＭのドレイン端子はパッド電極ＰＤに接続されている。なお、Ｐチャンネル電界効果トランジスタＰＭは、Ｎチャンネル電界効果トランジスタＮＭよりもサイズを大きくすることができる。
【０００９】
ドライバ回路２には、Ｐチャンネル電界効果トランジスタＰＭを駆動するＰ側ドライバ回路３ＰおよびＮチャンネル電界効果トランジスタＮＭを駆動するＮ側ドライバ回路３Ｎが設けられている。Ｐ側ドライバ回路３Ｐには、Ｐ側スルーレート制御部４ＰおよびＰ側リセットレート制御部５Ｐが設けられ、Ｎ側ドライバ回路３Ｎには、Ｎ側スルーレート制御部４ＮおよびＮ側リセットレート制御部５Ｎが設けられている。
【００１０】
Ｐ側スルーレート制御部４Ｐは、入力電圧ＩＮに基づいて、Ｐチャンネル電界効果トランジスタＰＭのゲート電位をプルダウンすることにより、Ｐチャンネル電界効果トランジスタＰＭをオンさせることができる。また、Ｐ側スルーレート制御部４Ｐは、中間電圧ＦＮに基づいてＰチャンネル電界効果トランジスタＰＭのオン速度を変化させることができる。
【００１１】
ここで、Ｐ側スルーレート制御部４Ｐには、Ｐチャンネル電界効果トランジスタＰ１１およびＮチャンネル電界効果トランジスタＮ１１、Ｎ１２が設けられている。Ｐチャンネル電界効果トランジスタＰ１１およびＮチャンネル電界効果トランジスタＮ１１は互いに直列に接続されている。また、Ｐチャンネル電界効果トランジスタＰ１１のドレイン端子およびＮチャンネル電界効果トランジスタＮ１１のドレイン端子は、Ｎチャンネル電界効果トランジスタＮ１２を介してＰチャンネル電界効果トランジスタＰＭのゲート端子に接続されている。Ｐチャンネル電界効果トランジスタＰ１１のゲート端子およびＮチャンネル電界効果トランジスタＮ１１のゲート端子には、入力電圧ＩＮが印加され、Ｎチャンネル電界効果トランジスタＮ１２のゲート端子には、中間電圧ＦＮが印加される。なお、Ｎチャンネル電界効果トランジスタＮ１２が抵抗として働くように中間電圧ＦＮを設定することができる。
【００１２】
Ｐ側リセットレート制御部５Ｐは、入力電圧ＩＮに基づいて、Ｐチャンネル電界効果トランジスタＰＭのゲート電位をプルアップすることにより、Ｐチャンネル電界効果トランジスタＰＭをオフさせることができる。また、Ｐ側リセットレート制御部５Ｐは、中間電圧ＦＰＲに基づいてＰチャンネル電界効果トランジスタＰＭのオフ速度を変化させることができる。
【００１３】
ここで、Ｐ側リセットレート制御部５Ｐには、Ｐチャンネル電界効果トランジスタＰ１２、Ｐ１３が設けられている。Ｐチャンネル電界効果トランジスタＰ１２、Ｐ１３は互いに直列に接続されている。また、Ｐチャンネル電界効果トランジスタＰ１３のドレイン端子は、Ｐチャンネル電界効果トランジスタＰＭのゲート端子に接続されている。Ｐチャンネル電界効果トランジスタＰ１２のゲート端子には、入力電圧ＩＮが印加され、Ｐチャンネル電界効果トランジスタＰ１３のゲート端子には、中間電圧ＦＰＲが印加される。なお、Ｐチャンネル電界効果トランジスタＰ１３が抵抗として働くように中間電圧ＦＰＲを設定することができる。
【００１４】
Ｎ側スルーレート制御部４Ｎは、入力電圧ＩＮに基づいて、Ｎチャンネル電界効果トランジスタＮＭのゲート電位をプルアップすることにより、Ｎチャンネル電界効果トランジスタＮＭをオンさせることができる。また、Ｎ側スルーレート制御部４Ｎは、中間電圧ＦＰに基づいてＮチャンネル電界効果トランジスタＮＭのオン速度を変化させることができる。
【００１５】
ここで、Ｎ側スルーレート制御部４Ｎには、Ｐチャンネル電界効果トランジスタＰ２１、Ｐ２２およびＮチャンネル電界効果トランジスタＮ２１が設けられている。Ｐチャンネル電界効果トランジスタＰ２１およびＮチャンネル電界効果トランジスタＮ２１は互いに直列に接続されている。また、Ｐチャンネル電界効果トランジスタＰ２１のドレイン端子およびＮチャンネル電界効果トランジスタＮ２１のドレイン端子は、Ｐチャンネル電界効果トランジスタＰ２２を介してＮチャンネル電界効果トランジスタＮＭのゲート端子に接続されている。Ｐチャンネル電界効果トランジスタＰ２１のゲート端子およびＮチャンネル電界効果トランジスタＮ２１のゲート端子には、入力電圧ＩＮが印加され、Ｐチャンネル電界効果トランジスタＰ２２のゲート端子には、中間電圧ＦＰが印加される。なお、Ｐチャンネル電界効果トランジスタＰ２２が抵抗として働くように中間電圧ＦＰを設定することができる。
【００１６】
Ｎ側リセットレート制御部５Ｎは、入力電圧ＩＮに基づいて、Ｎチャンネル電界効果トランジスタＮＭのゲート電位をプルダウンすることにより、Ｎチャンネル電界効果トランジスタＮＭをオフさせることができる。また、Ｎ側リセットレート制御部５Ｎは、中間電圧ＦＮＲに基づいてＮチャンネル電界効果トランジスタＮＭのオフ速度を変化させることができる。
【００１７】
ここで、Ｎ側リセットレート制御部５Ｎには、Ｎチャンネル電界効果トランジスタＮ２２、Ｎ２３が設けられている。Ｎチャンネル電界効果トランジスタＮ２２、Ｎ２３は互いに直列に接続されている。また、Ｎチャンネル電界効果トランジスタＮ２２のドレイン端子は、Ｎチャンネル電界効果トランジスタＮＭのゲート端子に接続されている。Ｎチャンネル電界効果トランジスタＮ２３のゲート端子には、入力電圧ＩＮが印加され、Ｎチャンネル電界効果トランジスタＮ２２のゲート端子には、中間電圧ＦＮＲが印加される。なお、Ｎチャンネル電界効果トランジスタＮ２２が抵抗として働くように中間電圧ＦＮＲを設定することができる。
【００１８】
そして、Ｐ側ドライバ回路３Ｐにおいて、入力電圧ＩＮが立ち上がると、Ｐチャンネル電界効果トランジスタＰ１１、Ｐ１２はオフするとともに、Ｎチャンネル電界効果トランジスタＮ１１はオンする。このため、Ｐチャンネル電界効果トランジスタＰＭのゲート電位はＮチャンネル電界効果トランジスタＮ１１、Ｎ１２を介してプルダウンされ、Ｐチャンネル電界効果トランジスタＰＭはオンする。この時、Ｎチャンネル電界効果トランジスタＮ１２を介してＰチャンネル電界効果トランジスタＰＭのゲート電位の立ち下がりの傾きが調整され、Ｐチャンネル電界効果トランジスタＰＭのオン速度が調整される。
【００１９】
また、Ｎ側ドライバ回路３Ｎにおいて、入力電圧ＩＮが立ち上がると、Ｐチャンネル電界効果トランジスタＰ２１はオフするとともに、Ｎチャンネル電界効果トランジスタＮ２１、Ｎ２３はオンする。このため、Ｎチャンネル電界効果トランジスタＮＭのゲート電位はＮチャンネル電界効果トランジスタＮ２２、Ｎ２３を介してプルダウンされ、Ｎチャンネル電界効果トランジスタＮＭはオフする。この時、Ｎチャンネル電界効果トランジスタＮ２２を介してＮチャンネル電界効果トランジスタＮＭのゲート電位の立ち下がりの傾きが調整され、Ｎチャンネル電界効果トランジスタＮＭのオフ速度が調整される。
【００２０】
一方、Ｐ側ドライバ回路３Ｐにおいて、入力電圧ＩＮが立ち下がると、Ｐチャンネル電界効果トランジスタＰ１１、Ｐ１２はオンするとともに、Ｎチャンネル電界効果トランジスタＮ１１はオフする。このため、Ｐチャンネル電界効果トランジスタＰＭのゲート電位はＰチャンネル電界効果トランジスタＰ１２、Ｐ１３を介してプルアップされ、Ｐチャンネル電界効果トランジスタＰＭはオフする。この時、Ｐチャンネル電界効果トランジスタＰ１３を介してＰチャンネル電界効果トランジスタＰＭのゲート電位の立ち上下がりの傾きが調整され、Ｐチャンネル電界効果トランジスタＰＭのオフ速度が調整される。
【００２１】
また、Ｎ側ドライバ回路３Ｎにおいて、入力電圧ＩＮが立ち下がると、Ｐチャンネル電界効果トランジスタＰ２１はオンするとともに、Ｎチャンネル電界効果トランジスタＮ２１、Ｎ２３はオフする。このため、Ｎチャンネル電界効果トランジスタＮＭのゲート電位はＰチャンネル電界効果トランジスタＰ２１を介してプルアップされ、Ｎチャンネル電界効果トランジスタＮＭはオンする。この時、Ｐチャンネル電界効果トランジスタＰ２２を介してＮチャンネル電界効果トランジスタＮＭのゲート電位の立ち上がりの傾きが調整され、Ｎチャンネル電界効果トランジスタＮＭのオン速度が調整される。
【００２２】
ここで、Ｐ側スルーレート制御部４ＰおよびＮ側スルーレート制御部４Ｎを設けることにより、Ｐチャンネル電界効果トランジスタＰＭおよびＮチャンネル電界効果トランジスタＮＭのオン速度を調整することが可能となるとともに、Ｐ側リセットレート制御部５ＰおよびＮ側リセットレート制御部５Ｎを設けることにより、Ｐチャンネル電界効果トランジスタＰＭおよびＮチャンネル電界効果トランジスタＮＭのオフ速度を調整することが可能となる。このため、Ｐチャンネル電界効果トランジスタＰＭおよびＮチャンネル電界効果トランジスタＮＭを緩やかにオン／オフさせることが可能となり、パッド電極ＰＤに流れる電流の急激な変化を抑制することができる。この結果、パッド電極ＰＤに接続される外部配線にインダクタンス成分が含まれている場合においても、出力波形に発生するノイズを低減することが可能となる。
【００２３】
図２（ａ）〜図２（ｃ）は、図１のインターフェース回路のドライバ出力のリセットレートを変化させた時の波形を示す図である。
図２（ａ）において、図１の中間電圧ＦＮが低下すると、Ｐチャンネル電界効果トランジスタＰＭのゲート電位の立ち下がりの傾きが緩やかになる。このため、図２（ｃ）に示すように、パッド電極ＰＤの出力波形の立ち上がりの傾きが緩やかになる。この時、Ｎチャンネル電界効果トランジスタＮＭをオフさせる時のオフノイズを減らすため、図１の中間電圧ＦＮＲを低下させると、図２（ｂ）に示すように、Ｎチャンネル電界効果トランジスタＮＭのゲート電位の立ち下がりの傾きが緩やかになる。
【００２４】
ここで、Ｎチャンネル電界効果トランジスタＮＭのゲート電位の立ち下がりの傾きが緩やかになると、Ｎチャンネル電界効果トランジスタＮＭがオフしないうちにＰチャンネル電界効果トランジスタＰＭがオンするようになり、貫通電流の増大を招く。このため、Ｐチャンネル電界効果トランジスタＰＭとＮチャンネル電界効果トランジスタＮＭとが同時にオンしないように、Ｐ側ドライバ回路３Ｐに入力される入力電圧ＩＮと、Ｎ側ドライバ回路３Ｎに入力される入力電圧ＩＮとの間にタイムラグを設けるようにしてもよい。
【００２５】
図３は、図１のインターフェース回路にタイムラグ生成回路を付加した構成を示すブロック図である。
図３において、図１のインターフェース回路の前段には、タイムラグ生成回路７が接続され、タイムラグ生成回路７の前段には、レベルシフタ６が接続されている。そして、入力信号ＤＩはレベルシフタ６にてレベルシフトされた後、タイムラグ生成回路７に入力される。そして、タイムラグ生成回路７において、入力信号ＤＩに従ってＰチャンネル電界効果トランジスタＰＭとＮチャンネル電界効果トランジスタＮＭとが両方とも同時にオフされるような期間が付加されるように入力電圧ＩＮ１、ＩＮ２が生成され、Ｐ側ドライバ回路３ＰおよびＮ側ドライバ回路３Ｎにそれぞれ出力される。
【００２６】
図４は、図３のタイムラグ生成回路の構成例を示す回路図である。
図４において、タイムラグ生成回路７には、ＮＡＮＤ回路Ｇ１、ＮＯＲ回路Ｇ２およびインバータＶ１〜Ｖ６が設けられている。そして、入力信号ＤＩはインバータＶ１、Ｖ２を順次介してＮＡＮＤ回路Ｇ１およびＮＯＲ回路Ｇ２に入力される。また、ＮＡＮＤ回路Ｇ１の出力はインバータＶ３を介してＮＯＲ回路Ｇ２に入力される。また、ＮＯＲ回路Ｇ２の出力はインバータＶ４を介してＮＡＮＤ回路Ｇ１に入力される。
【００２７】
そして、ＮＡＮＤ回路Ｇ１において、インバータＶ２の出力とインバータＶ４の出力とのＮＡＮＤ演算が行われ、インバータＶ５を介してＰ側ドライバ回路３Ｐに出力される。また、ＮＯＲ回路Ｇ２において、インバータＶ２の出力とインバータＶ３の出力とのＮＯＲ演算が行われ、インバータＶ６を介してＮ側ドライバ回路３Ｎに出力される。
【００２８】
（第２実施形態）
図５は、第２実施形態に係るインターフェース回路の概略構成を示すブロック図である。
図５において、このインターフェース回路では、図１のドライバ回路２の代わりにドライバ回路１２が設けられている。
【００２９】
ドライバ回路１２には、Ｐチャンネル電界効果トランジスタＰＭを駆動するＰ側ドライバ回路１３ＰおよびＮチャンネル電界効果トランジスタＮＭを駆動するＮ側ドライバ回路１３Ｎが設けられている。Ｐ側ドライバ回路１３Ｐには、Ｐ側スルーレート制御部４Ｐ、Ｐ側リセットレート制御部１５ＰおよびインバータＰＶが設けられ、Ｎ側ドライバ回路１３Ｎには、Ｎ側スルーレート制御部４Ｎ、Ｎ側リセットレート制御部１５ＮおよびインバータＮＶが設けられている。
【００３０】
Ｐ側リセットレート制御部１５Ｐは、入力電圧ＩＮに基づいて、Ｐチャンネル電界効果トランジスタＰＭのゲート電位をプルアップすることにより、Ｐチャンネル電界効果トランジスタＰＭをオフさせることができる。また、Ｐ側リセットレート制御部１５Ｐは、選択信号ＣＴＰに基づいてＰチャンネル電界効果トランジスタＰＭのオフ速度を変化させることができる。
【００３１】
ここで、Ｐ側リセットレート制御部１５Ｐには、Ｐチャンネル電界効果トランジスタＰ３３、Ｐ３４およびＮＡＮＤ回路ＧＰが設けられている。Ｐチャンネル電界効果トランジスタＰ３３、Ｐ３４は互いに並列に接続されている。また、Ｐチャンネル電界効果トランジスタＰ３３、Ｐ３４のドレイン端子は、Ｐチャンネル電界効果トランジスタＰＭのゲート端子に接続されている。Ｐチャンネル電界効果トランジスタＰ３３のゲート端子には、インバータＰＶを介して入力電圧ＩＮが印加され、Ｐチャンネル電界効果トランジスタＰ３４のゲート端子には、ＮＡＮＤ回路ＧＰの出力が印加される。ＮＡＮＤ回路ＧＰには、入力電圧ＩＮおよび選択信号ＣＴＰが入力される。
【００３２】
なお、選択信号ＣＴＰは、ドライバ回路１２の電源電圧および動作速度に基づいてアクティブにすることができる。例えば、ドライバ回路１２の電源電圧が１．８Ｖと３．３Ｖの２電源に対応しているものとすると、１．８Ｖ電源では選択信号ＣＴＰをアクティブにすることにより、Ｐチャンネル電界効果トランジスタＰ３３、Ｐ３４にてＰチャンネル電界効果トランジスタＰＭのゲート電位をプルアップさせ、３．３Ｖ電源では選択信号ＣＴＰを非アクティブにすることにより、Ｐチャンネル電界効果トランジスタＰ３３にてＰチャンネル電界効果トランジスタＰＭのゲート電位をプルアップさせることができる。
【００３３】
インバータＰＶには、Ｐチャンネル電界効果トランジスタＰ３２およびＮチャンネル電界効果トランジスタＮ３２が設けられている。ここで、Ｐチャンネル電界効果トランジスタＰ３２およびＮチャンネル電界効果トランジスタＮ３２は互いに直列に接続され、Ｐチャンネル電界効果トランジスタＰ３２のドレイン端子およびＮチャンネル電界効果トランジスタＮ３２のドレイン端子は、Ｐチャンネル電界効果トランジスタＰ１１、Ｐ３３のゲート端子およびＮチャンネル電界効果トランジスタＮ１１のゲート端子に接続されている。Ｐチャンネル電界効果トランジスタＰ３２のゲート端子およびＮチャンネル電界効果トランジスタＮ３２のゲート端子には、入力電圧ＩＮが印加される。
【００３４】
Ｎ側リセットレート制御部１５Ｎは、入力電圧ＩＮに基づいて、Ｎチャンネル電界効果トランジスタＮＭのゲート電位をプルダウンすることにより、Ｎチャンネル電界効果トランジスタＮＭをオフさせることができる。また、Ｎ側リセットレート制御部１５Ｎは、選択信号ＣＴＮに基づいてＮチャンネル電界効果トランジスタＮＭのオフ速度を変化させることができる。
【００３５】
ここで、Ｎ側リセットレート制御部１５Ｎには、Ｎチャンネル電界効果トランジスタＮ４３、Ｎ４４およびＮＯＲ回路ＧＮが設けられている。Ｎチャンネル電界効果トランジスタＮ４３、Ｎ４４は互いに並列に接続されている。また、Ｎチャンネル電界効果トランジスタＮ４３、Ｎ４４のドレイン端子は、Ｎチャンネル電界効果トランジスタＮＭのゲート端子に接続されている。Ｎチャンネル電界効果トランジスタＮ４３のゲート端子には、インバータＮＶを介して入力電圧ＩＮが印加され、Ｎチャンネル電界効果トランジスタＮ４４のゲート端子には、ＮＯＲ回路ＧＮの出力が印加される。ＮＯＲ回路ＧＮには、入力電圧ＩＮおよび選択信号ＣＴＮが入力される。
【００３６】
なお、選択信号ＣＴＮは、ドライバ回路１２の電源電圧および動作速度に基づいてアクティブにすることができる。例えば、ドライバ回路１２の電源電圧が１．８Ｖと３．３Ｖの２電源に対応しているものとすると、１．８Ｖ電源では選択信号ＣＴＮをアクティブにすることにより、Ｎチャンネル電界効果トランジスタＮ４３、Ｎ４４にてＮチャンネル電界効果トランジスタＮＭのゲート電位をプルダウンさせ、３．３Ｖ電源では選択信号ＣＴＮを非アクティブにすることにより、Ｎチャンネル電界効果トランジスタＮ４３にてＮチャンネル電界効果トランジスタＮＭのゲート電位をプルダウンさせることができる。
【００３７】
インバータＮＶには、Ｐチャンネル電界効果トランジスタＰ４２およびＮチャンネル電界効果トランジスタＮ４２が設けられている。ここで、Ｐチャンネル電界効果トランジスタＰ４２およびＮチャンネル電界効果トランジスタＮ４２は互いに直列に接続され、Ｐチャンネル電界効果トランジスタＰ４２のドレイン端子およびＮチャンネル電界効果トランジスタＮ４２のドレイン端子は、Ｐチャンネル電界効果トランジスタＰ２１のゲート端子およびＮチャンネル電界効果トランジスタＮ２１、Ｎ４３のゲート端子に接続されている。Ｐチャンネル電界効果トランジスタＰ４２のゲート端子およびＮチャンネル電界効果トランジスタＮ４２のゲート端子には、入力電圧ＩＮが印加される。
【００３８】
そして、Ｐ側ドライバ回路１３Ｐにおいて、入力電圧ＩＮが立ち下がると、Ｐチャンネル電界効果トランジスタＰ１１、Ｐ３３はオフするとともに、Ｎチャンネル電界効果トランジスタＮ１１はオンする。このため、Ｐチャンネル電界効果トランジスタＰＭのゲート電位はＮチャンネル電界効果トランジスタＮ１１、Ｎ１２を介してプルダウンされ、Ｐチャンネル電界効果トランジスタＰＭはオンする。この時、Ｎチャンネル電界効果トランジスタＮ１２を介してＰチャンネル電界効果トランジスタＰＭのゲート電位の立ち下がりの傾きが調整され、Ｐチャンネル電界効果トランジスタＰＭのオン速度が調整される。
【００３９】
また、Ｎ側ドライバ回路１３Ｎにおいて、入力電圧ＩＮが立ち下がると、Ｐチャンネル電界効果トランジスタＰ２１はオフするとともに、Ｎチャンネル電界効果トランジスタＮ２１、Ｎ４３はオンする。このため、Ｎチャンネル電界効果トランジスタＮＭのゲート電位はＮチャンネル電界効果トランジスタＮ４３を介してプルダウンされ、Ｎチャンネル電界効果トランジスタＮＭはオフする。この時、Ｎチャンネル電界効果トランジスタＮ４４は選択信号ＣＴＮに応じてオンする。このため、選択信号ＣＴＮに応じてＮチャンネル電界効果トランジスタＮ４４を介してＮチャンネル電界効果トランジスタＮＭのゲート電位の立ち下がりの傾きが調整され、Ｎチャンネル電界効果トランジスタＮＭのオフ速度が調整される。
【００４０】
ここで、Ｎチャンネル電界効果トランジスタＮＭのオフ速度を調整するために、Ｎチャンネル電界効果トランジスタＮＭのゲート電位をプルダウンするＮチャンネル電界効果トランジスタＮ４３、Ｎ４４の個数を変化させることにより、Ｎチャンネル電界効果トランジスタＮ４３、Ｎ４４に直列に余分な負荷が付くのを防止することができ、Ｎチャンネル電界効果トランジスタＮ４３、Ｎ４４のサイズの増大を抑制することができる。
【００４１】
一方、Ｐ側ドライバ回路１３Ｐにおいて、入力電圧ＩＮが立ち上がると、Ｐチャンネル電界効果トランジスタＰ１１、Ｐ３３はオンするとともに、Ｎチャンネル電界効果トランジスタＮ１１はオフする。このため、Ｐチャンネル電界効果トランジスタＰＭのゲート電位はＰチャンネル電界効果トランジスタＰ３３を介してプルアップされ、Ｐチャンネル電界効果トランジスタＰＭはオフする。この時、Ｐチャンネル電界効果トランジスタＰ３４は選択信号ＣＴＰに応じてオンする。このため、選択信号ＣＴＰに応じてＰチャンネル電界効果トランジスタＰ３４を介してＰチャンネル電界効果トランジスタＰＭのゲート電位の立ち上がりの傾きが調整され、Ｐチャンネル電界効果トランジスタＰＭのオフ速度が調整される。
【００４２】
ここで、Ｐチャンネル電界効果トランジスタＰＭのオフ速度を調整するために、Ｐチャンネル電界効果トランジスタＰＭのゲート電位をプルアップするＰチャンネル電界効果トランジスタＰ３３、Ｐ３４の個数を変化させることにより、Ｐチャンネル電界効果トランジスタＰ３３、Ｐ３４に直列に余分な負荷が付くのを防止することができ、Ｐチャンネル電界効果トランジスタＰ３３、Ｐ３４のサイズの増大を抑制することができる。
【００４３】
また、Ｎ側ドライバ回路１３Ｎにおいて、入力電圧ＩＮが立ち上がると、Ｐチャンネル電界効果トランジスタＰ２１はオンするとともに、Ｎチャンネル電界効果トランジスタＮ２１、Ｎ４３はオフする。このため、Ｎチャンネル電界効果トランジスタＮＭのゲート電位はＰチャンネル電界効果トランジスタＰ２１、Ｐ２２を介してプルアップされ、Ｎチャンネル電界効果トランジスタＮＭはオンする。この時、Ｐチャンネル電界効果トランジスタＰ２２を介してＮチャンネル電界効果トランジスタＮＭのゲート電位の立ち上がりの傾きが調整され、Ｎチャンネル電界効果トランジスタＮＭのオン速度が調整される。
【００４４】
（第３実施形態）
図６は、第３実施形態に係るインターフェース回路の概略構成を示すブロック図である。
図６において、このインターフェース回路では、図５のドライバ回路１２の代わりにドライバ回路２２が設けられている。
【００４５】
ドライバ回路２２には、Ｐチャンネル電界効果トランジスタＰＭを駆動するＰ側ドライバ回路２３ＰおよびＮチャンネル電界効果トランジスタＮＭを駆動するＮ側ドライバ回路２３Ｎが設けられている。Ｐ側ドライバ回路２３Ｐには、Ｐ側リセットレート制御部１５Ｐの代わりにＰ側リセットレート制御部２５Ｐが設けられている。Ｎ側ドライバ回路２３Ｎには、Ｎ側リセットレート制御部１５Ｎの代わりにＮ側リセットレート制御部２５Ｎが設けられている。
【００４６】
Ｐ側リセットレート制御部２５Ｐは、入力電圧ＩＮに基づいて、Ｐチャンネル電界効果トランジスタＰＭのゲート電位をプルアップすることにより、Ｐチャンネル電界効果トランジスタＰＭをオフさせることができる。また、Ｐ側リセットレート制御部２５Ｐは、選択信号ＣＴＰ１、ＣＴＰ２に基づいてＰチャンネル電界効果トランジスタＰＭのオフ速度を変化させることができる。
【００４７】
ここで、Ｐ側リセットレート制御部２５Ｐには、Ｐチャンネル電界効果トランジスタＰ３３〜Ｐ３５およびＮＡＮＤ回路ＧＰ１、ＧＰ２が設けられている。Ｐチャンネル電界効果トランジスタＰ３３〜Ｐ３５は互いに並列に接続されている。また、Ｐチャンネル電界効果トランジスタＰ３３〜Ｐ３５のドレイン端子は、Ｐチャンネル電界効果トランジスタＰＭのゲート端子に接続されている。Ｐチャンネル電界効果トランジスタＰ３３のゲート端子には、インバータＰＶを介して入力電圧ＩＮが印加され、Ｐチャンネル電界効果トランジスタＰ３４のゲート端子には、ＮＡＮＤ回路ＧＰ１の出力が印加され、Ｐチャンネル電界効果トランジスタＰ３５のゲート端子には、ＮＡＮＤ回路ＧＰ２の出力が印加される。ＮＡＮＤ回路ＧＰ１には、入力電圧ＩＮおよび選択信号ＣＴＰ１が入力され、ＮＡＮＤ回路ＧＰ２には、入力電圧ＩＮおよび選択信号ＣＴＰ２が入力される。なお、選択信号ＣＴＰ１、ＣＴＰ２は、ドライバ回路２２の電源電圧および動作速度に基づいてアクティブにすることができる。
【００４８】
Ｎ側リセットレート制御部２５Ｎは、入力電圧ＩＮに基づいて、Ｎチャンネル電界効果トランジスタＮＭのゲート電位をプルダウンすることにより、Ｎチャンネル電界効果トランジスタＮＭをオフさせることができる。また、Ｎ側リセットレート制御部２５Ｎは、選択信号ＣＴＮ１、ＣＴＮ２に基づいてＮチャンネル電界効果トランジスタＮＭのオフ速度を変化させることができる。
【００４９】
ここで、Ｎ側リセットレート制御部２５Ｎには、Ｎチャンネル電界効果トランジスタＮ４３〜Ｎ４５およびＮＯＲ回路ＧＮ１、ＧＮ２が設けられている。Ｎチャンネル電界効果トランジスタＮ４３〜Ｎ４５は互いに並列に接続されている。また、Ｎチャンネル電界効果トランジスタＮ４３〜Ｎ４５のドレイン端子は、Ｎチャンネル電界効果トランジスタＮＭのゲート端子に接続されている。Ｎチャンネル電界効果トランジスタＮ４３のゲート端子には、インバータＮＶを介して入力電圧ＩＮが印加され、Ｎチャンネル電界効果トランジスタＮ４４のゲート端子には、ＮＯＲ回路ＧＮ１の出力が印加され、Ｎチャンネル電界効果トランジスタＮ４５のゲート端子には、ＮＯＲ回路ＧＮ２の出力が印加される。ＮＯＲ回路ＧＮ１には、入力電圧ＩＮおよび選択信号ＣＴＮ１が入力され、ＮＯＲ回路ＧＮ２には、入力電圧ＩＮおよび選択信号ＣＴＮ２が入力される。なお、選択信号ＣＴＮ１、ＣＴＮ２は、ドライバ回路２２の電源電圧および動作速度に基づいてアクティブにすることができる。
【００５０】
そして、Ｎ側ドライバ回路２３Ｎにおいて、入力電圧ＩＮが立ち下がると、Ｐチャンネル電界効果トランジスタＰ２１はオフするとともに、Ｎチャンネル電界効果トランジスタＮ２１、Ｎ４３はオンする。このため、Ｎチャンネル電界効果トランジスタＮＭのゲート電位はＮチャンネル電界効果トランジスタＮ４３を介してプルダウンされ、Ｎチャンネル電界効果トランジスタＮＭはオフする。この時、Ｎチャンネル電界効果トランジスタＮ４４、Ｎ４５は選択信号ＣＴＮ１、ＣＴＮ２にそれぞれ応じてオンする。このため、選択信号ＣＴＮ１、ＣＴＮ２にそれぞれ応じてＮチャンネル電界効果トランジスタＮ４４、Ｎ４５をそれぞれ介してＮチャンネル電界効果トランジスタＮＭのゲート電位の立ち下がりの傾きが調整され、Ｎチャンネル電界効果トランジスタＮＭのオフ速度が調整される。
【００５１】
ここで、Ｎチャンネル電界効果トランジスタＮＭのゲート電位のプルダウンに使用可能なＮチャンネル電界効果トランジスタＮ４３〜Ｎ４５の個数を増大させることにより、Ｎチャンネル電界効果トランジスタＮ４３〜Ｎ４５のサイズの増大を抑制しつつ、Ｎチャンネル電界効果トランジスタＮＭのオフ速度をきめ細やかに調整することができる。
【００５２】
なお、上述した実施形態では、Ｎチャンネル電界効果トランジスタＮＭのゲート電位のプルダウンに使用可能なＮチャンネル電界効果トランジスタＮ４３〜Ｎ４５の個数を３個に設定する方法について説明したが、４個以上に設定するようにしてもよい。
【００５３】
一方、Ｐ側ドライバ回路２３Ｐにおいて、入力電圧ＩＮが立ち上がると、Ｐチャンネル電界効果トランジスタＰ１１、Ｐ３３はオンするとともに、Ｎチャンネル電界効果トランジスタＮ１１はオフする。このため、Ｐチャンネル電界効果トランジスタＰＭのゲート電位はＰチャンネル電界効果トランジスタＰ３３を介してプルアップされ、Ｐチャンネル電界効果トランジスタＰＭはオフする。この時、Ｐチャンネル電界効果トランジスタＰ３４、Ｐ３５は選択信号ＣＴＰ１、ＣＴＰ２にそれぞれ応じてオンする。このため、選択信号ＣＴＰ１、ＣＴＰ２にそれぞれ応じてＰチャンネル電界効果トランジスタＰ３４をそれぞれ介してＰチャンネル電界効果トランジスタＰＭのゲート電位の立ち上がりの傾きが調整され、Ｐチャンネル電界効果トランジスタＰＭのオフ速度が調整される。
【００５４】
ここで、Ｐチャンネル電界効果トランジスタＰＭのゲート電位のプルアップに使用可能なＰチャンネル電界効果トランジスタＰ３３〜Ｐ３５の個数を増大させることにより、Ｐチャンネル電界効果トランジスタＰ３３〜Ｐ３５のサイズの増大を抑制しつつ、Ｐチャンネル電界効果トランジスタＰＭのオフ速度をきめ細やかに調整することができる。
【００５５】
なお、上述した実施形態では、Ｐチャンネル電界効果トランジスタＰＭのゲート電位のプルアップに使用可能なＰチャンネル電界効果トランジスタＰ３３〜Ｐ３５の個数を３個に設定する方法について説明したが、４個以上に設定するようにしてもよい。
【００５６】
（第４実施形態）
図７は、第４実施形態に係るインターフェース回路の概略構成を示すブロック図である。
図７において、このインターフェース回路では、図６のドライバ回路２２の代わりにドライバ回路３２が設けられている。
【００５７】
ドライバ回路３２には、Ｐチャンネル電界効果トランジスタＰＭを駆動するＰ側ドライバ回路３３ＰおよびＮチャンネル電界効果トランジスタＮＭを駆動するＮ側ドライバ回路３３Ｎが設けられている。Ｐ側ドライバ回路３３Ｐには、図６のＰ側スルーレート制御部４Ｐの代わりにＰ側スルーレート制御部２４Ｐが設けられている。Ｎ側ドライバ回路３３Ｎには、図６のＮ側スルーレート制御部４Ｎの代わりにＮ側スルーレート制御部２４Ｎが設けられている。
【００５８】
Ｐ側スルーレート制御部２４Ｐは、入力電圧ＩＮに基づいて、Ｐチャンネル電界効果トランジスタＰＭのゲート電位をプルダウンすることにより、Ｐチャンネル電界効果トランジスタＰＭをオンさせることができる。また、Ｐ側スルーレート制御部２４Ｐは、選択信号ＣＴＮ１´、ＣＴＮ２´に基づいてＰチャンネル電界効果トランジスタＰＭのオン速度を変化させることができる。
【００５９】
ここで、Ｐ側スルーレート制御部２４Ｐには、Ｎチャンネル電界効果トランジスタＮ３３〜Ｎ３５およびＮＯＲ回路ＧＰ１´、ＧＰ２´が設けられている。Ｎチャンネル電界効果トランジスタＮ３３〜Ｎ３５は互いに並列に接続されている。また、Ｎチャンネル電界効果トランジスタＮ３３〜Ｎ３５のドレイン端子は、Ｐチャンネル電界効果トランジスタＰＭのゲート端子に接続されている。Ｎチャンネル電界効果トランジスタＮ３３のゲート端子には、インバータＰＶを介して入力電圧ＩＮが印加され、Ｎチャンネル電界効果トランジスタＮ３４のゲート端子には、ＮＯＲ回路ＧＰ１´の出力が印加され、Ｎチャンネル電界効果トランジスタＮ３５のゲート端子には、ＮＯＲ回路ＧＰ２´の出力が印加される。ＮＯＲ回路ＧＰ１´には、入力電圧ＩＮおよび選択信号ＣＴＮ１´が入力され、ＮＯＲ回路ＧＰ２´には、入力電圧ＩＮおよび選択信号ＣＴＮ２´が入力される。なお、選択信号ＣＴＮ１´、ＣＴＮ２´は、ドライバ回路３２の電源電圧および動作速度に基づいてアクティブにすることができる。
【００６０】
Ｎ側スルーレート制御部２４Ｎは、入力電圧ＩＮに基づいて、Ｎチャンネル電界効果トランジスタＮＭのゲート電位をプルアップすることにより、Ｎチャンネル電界効果トランジスタＮＭをオンさせることができる。また、Ｎ側スルーレート制御部２４Ｎは、選択信号ＣＴＰ１´、ＣＴＰ２´に基づいてＮチャンネル電界効果トランジスタＮＭのオン速度を変化させることができる。
【００６１】
ここで、Ｎ側スルーレート制御部２４Ｎには、Ｐチャンネル電界効果トランジスタＰ４３〜Ｐ４５およびＮＡＮＤ回路ＧＮ１´、ＧＮ２´が設けられている。Ｐチャンネル電界効果トランジスタＰ４３〜Ｐ４５は互いに並列に接続されている。また、Ｐチャンネル電界効果トランジスタＰ４３〜Ｐ４５のドレイン端子は、Ｐチャンネル電界効果トランジスタＰＭのゲート端子に接続されている。Ｐチャンネル電界効果トランジスタＰ４３のゲート端子には、インバータＮＶを介して入力電圧ＩＮが印加され、Ｐチャンネル電界効果トランジスタＰ４４のゲート端子には、ＮＡＮＤ回路ＧＮ１´の出力が印加され、Ｐチャンネル電界効果トランジスタＰ４５のゲート端子には、ＮＡＮＤ回路ＧＮ２´の出力が印加される。ＮＡＮＤ回路ＧＮ１´には、入力電圧ＩＮおよび選択信号ＣＴＰ１´が入力され、ＮＡＮＤ回路ＧＮ２´には、入力電圧ＩＮおよび選択信号ＣＴＰ２´が入力される。なお、選択信号ＣＴＰ１´、ＣＴＰ２´は、ドライバ回路３２の電源電圧および動作速度に基づいてアクティブにすることができる。
【００６２】
そして、Ｐ側ドライバ回路３３Ｐにおいて、入力電圧ＩＮが立ち下がると、Ｐチャンネル電界効果トランジスタＰ３３はオフするとともに、Ｎチャンネル電界効果トランジスタＮ３３はオンする。このため、Ｐチャンネル電界効果トランジスタＰＭのゲート電位はＮチャンネル電界効果トランジスタＮ３３を介してプルダウンされ、Ｐチャンネル電界効果トランジスタＰＭはオンする。この時、Ｎチャンネル電界効果トランジスタＮ３４、Ｎ３５は選択信号ＣＴＮ１´、ＣＴＮ２´にそれぞれ応じてオンする。このため、選択信号ＣＴＮ１´、ＣＴＮ２´にそれぞれ応じてＮチャンネル電界効果トランジスタＮ３４、Ｎ３５をそれぞれ介してＰチャンネル電界効果トランジスタＰＭのゲート電位の立ち下がりの傾きが調整され、Ｐチャンネル電界効果トランジスタＰＭのオン速度が調整される。
【００６３】
ここで、Ｐチャンネル電界効果トランジスタＰＭのオン速度を調整するために、Ｎチャンネル電界効果トランジスタＮＭのゲート電位をプルダウンするＮチャンネル電界効果トランジスタＮ３３〜Ｎ３５の個数を変化させることにより、Ｎチャンネル電界効果トランジスタＮ３３〜Ｎ３５に直列に余分な負荷が付くのを防止することができ、Ｎチャンネル電界効果トランジスタＮ３３〜Ｎ３５のサイズの増大を抑制することができる。
【００６４】
なお、上述した実施形態では、Ｎチャンネル電界効果トランジスタＮＭのゲート電位のプルダウンに使用可能なＮチャンネル電界効果トランジスタＮ３３〜Ｎ３５の個数を３個に設定する方法について説明したが、４個以上に設定するようにしてもよい。
【００６５】
一方、Ｎ側ドライバ回路３３Ｎにおいて、入力電圧ＩＮが立ち上がると、Ｐチャンネル電界効果トランジスタＰ４３はオンするとともに、Ｎチャンネル電界効果トランジスタＮ４３はオフする。このため、Ｎチャンネル電界効果トランジスタＮＭのゲート電位はＰチャンネル電界効果トランジスタＰ４３を介してプルアップされ、Ｎチャンネル電界効果トランジスタＮＭはオンする。この時、Ｐチャンネル電界効果トランジスタＰ４４、Ｐ４５は選択信号ＣＴＰ１´、ＣＴＰ２´にそれぞれ応じてオンする。このため、選択信号ＣＴＰ１´、ＣＴＰ２´にそれぞれ応じてＰチャンネル電界効果トランジスタＰ４４、Ｐ４５をそれぞれ介してＮチャンネル電界効果トランジスタＮＭのゲート電位の立ち上がりの傾きが調整され、Ｎチャンネル電界効果トランジスタＮＭのオン速度が調整される。
【００６６】
ここで、Ｎチャンネル電界効果トランジスタＮＭのオン速度を調整するために、Ｎチャンネル電界効果トランジスタＮＭのゲート電位をプルアップするＮチャンネル電界効果トランジスタＮ４３〜Ｎ４５の個数を変化させることにより、Ｎチャンネル電界効果トランジスタＮ４３〜Ｎ４５に直列に余分な負荷が付くのを防止することができ、Ｎチャンネル電界効果トランジスタＮ４３〜Ｎ４５のサイズの増大を抑制することができる。
【００６７】
なお、上述した実施形態では、Ｐチャンネル電界効果トランジスタＰＭのゲート電位のプルアップに使用可能なＮチャンネル電界効果トランジスタＮ４３〜Ｎ４５の個数を３個に設定する方法について説明したが、４個以上に設定するようにしてもよい。
【００６８】
（第５実施形態）
図８（ａ）は、第５実施形態に係るインターフェース回路が適用される半導体記憶装置の概略構成を示すブロック図、図８（ｂ）は、図８（ａ）のＮＡＮＤメモリ１０３−１の概略構成を示す斜視図、図８（ｃ）は、図８（ｂ）のＮＡＮＤメモリ１０３−１の半導体チップＣＰ１の概略構成を示す斜視図である。
【００６９】
図８（ａ）〜図８（ｃ）において、半導体記憶装置には、ｎ（ｎは２以上の整数）個のＮＡＮＤメモリ１０３−１〜１０３−ｎが設けられるとともに、ＮＡＮＤメモリ１０３−１〜１０３−ｎのドライブ制御を行うコントローラ１０１が設けられている。なお、ＮＡＮＤメモリ１０３−１〜１０３−ｎのドライブ制御としては、例えば、ＮＡＮＤメモリ１０３−１〜１０３−ｎの読み書き制御、ブロック選択、誤り訂正、ウェアレベリングなどを挙げることができる。
【００７０】
ＮＡＮＤメモリ１０３−１〜１０３−ｎはチャネル１０２を介して互いに並列にコントローラ１０１に接続されている。ここで、例えば、ＮＡＮＤメモリ１０３−１には、ｍ（ｍは２以上の整数）個の半導体チップＣＰ１〜ＣＰｍが設けられ、各半導体チップＣＰ１〜ＣＰｍには、ＮＡＮＤフラッシュメモリ１１３が搭載されるとともに、ＮＡＮＤフラッシュメモリ１１３にそれぞれ接続されたパッド電極ＰＤ１〜ＰＤｍがそれぞれ形成されている。なお、ＮＡＮＤフラッシュメモリ１１３には、例えば、ユニットセルアレイ、デコーダ、センスアンプ、チャージポンプ回路およびページバッファなどを設けることができる。
【００７１】
また、各半導体チップＣＰ１〜ＣＰｍには、入力インターフェース回路１１１、出力インターフェース回路１１２およびレート設定部１１６が設けられている。入力インターフェース回路１１１は、コントローラ１０１から送られた書き込みデータやアドレスなどの制御信号をＮＡＮＤフラッシュメモリ１１３などに受け渡すことができる。出力インターフェース回路１１２は、ＮＡＮＤフラッシュメモリ１１３などから読み出された読み出しデータをコントローラ１０１に受け渡すことができる。
【００７２】
なお、出力インターフェース回路１１２は、図１および図５〜図７のいずれかの構成を用いることができる。また、出力インターフェース回路１１２には、図３のタイムラグ生成回路７を追加してもよい。
【００７３】
レート設定部１１６は、パラメータ設定に基づいてＰチャンネル電界効果トランジスタＰＭおよびＮチャンネル電界効果トランジスタＮＭのオン速度およびオフ速度を個別に設定するころができる。ここで、レート設定部１１６には、レジスタ１１４およびジェネレータ１１５が設けられている。
【００７４】
出力インターフェース回路１１２として図１の構成を用いた場合、レジスタ１１４には中間電圧ＦＮ、ＦＰ、ＦＮＲ、ＦＰＲの値を格納することができる。この時、ジェネレータ１１５は、レジスタ１１４の値に基づいて中間電圧ＦＮ、ＦＰ、ＦＮＲ、ＦＰＲを発生し、出力インターフェース回路１１２に供給することができる。
【００７５】
出力インターフェース回路１１２として図５の構成を用いた場合、レジスタ１１４には中間電圧ＦＮ、ＦＰおよび選択信号ＣＴＰ、ＣＴＮの値を格納することができる。この時、ジェネレータ１１５は、レジスタ１１４の値に基づいて中間電圧ＦＮ、ＦＰおよび選択信号ＣＴＰ、ＣＴＮを発生し、出力インターフェース回路１１２に供給することができる。
【００７６】
出力インターフェース回路１１２として図６の構成を用いた場合、レジスタ１１４には中間電圧ＦＮ、ＦＰおよび選択信号ＣＴＰ１、ＣＴＰ２、ＣＴＮ１、ＣＴＮ２の値を格納することができる。この時、ジェネレータ１１５は、レジスタ１１４の値に基づいて中間電圧ＦＮ、ＦＰおよび選択信号ＣＴＰ１、ＣＴＰ２、ＣＴＮ１、ＣＴＮ２を発生し、出力インターフェース回路１１２に供給することができる。
【００７７】
出力インターフェース回路１１２として図６の構成を用いた場合、レジスタ１１４には選択信号ＣＴＰ１、ＣＴＰ２、ＣＴＮ１、ＣＴＮ２、ＣＴＰ１´、ＣＴＰ２´、ＣＴＮ１´、ＣＴＮ２´の値を格納することができる。この時、ジェネレータ１１５は、レジスタ１１４の値に基づいて選択信号ＣＴＰ１、ＣＴＰ２、ＣＴＮ１、ＣＴＮ２、ＣＴＰ１´、ＣＴＰ２´、ＣＴＮ１´、ＣＴＮ２´を発生し、出力インターフェース回路１１２に供給することができる。
【００７８】
そして、ｍ個の半導体チップＣＰ１〜ＣＰｍは、１個の半導体パッケージＰＫ１上に実装され、この半導体パッケージＰＫ１の外部端子ＴＭは、ｍ個の半導体チップＣＰ１〜ＣＰｍのパッド電極ＰＤ１〜ＰＤｍにて共有されている。なお、半導体チップＣＰ１〜ＣＰｍを半導体パッケージＰＫ１上に実装する方法としては、半導体チップＣＰ１〜ＣＰｍを積層させる方法でもよいし、半導体チップＣＰ１〜ＣＰｍを同一平面上に配列する方法でもよい。また、半導体チップＣＰ１〜ＣＰｍは、フェースダウン実装でもよいし、フェースアップ実装でもよい。また、ｍ個のパッド電極ＰＤ１〜ＰＤｍにて１個の外部端子ＴＭを共有させる方法としては、ｍ個のパッド電極ＰＤ１〜ＰＤｍと１個の外部端子ＴＭとをボンディングワイヤＢＷにて接続することができる。あるいは、半導体チップＣＰ１〜ＣＰｍをフリップ実装し、パッド電極ＰＤ１〜ＰＤｍに形成されたバンプ電極を介してパッド電極ＰＤ１〜ＰＤｍと外部端子ＴＭとを互いに接続するようにしてもよい。あるいは、半導体チップＣＰ１〜ＣＰｍに貫通電極を形成し、この貫通電極を介してパッド電極ＰＤ１〜ＰＤｍと外部端子ＴＭとを互いに接続するようにしてもよい。なお、ＮＡＮＤメモリ１０３−１以外のＮＡＮＤメモリ１０３−２〜１０３−ｎについても同様である。また、この半導体記憶装置は、メモリカードやＳＳＤなどのストレージデバイスとして用いることができる。
【００７９】
図９は、図８（ａ）のＮＡＮＤメモリ１０３−１の概略構成の一例を示す斜視図である。なお、図９の例では、ｍ＝４の場合を例にとった。
図９において、半導体チップＣＰ１〜ＣＰ４には、パッド電極ＰＤ１〜ＰＤ４がそれぞれ形成されている。なお、パッド電極ＰＤ１〜ＰＤ４は、例えば、アドレス端子、リード／ライト端子、チップセレクト端子またはデータ端子として用いることができる。また、半導体パッケージＰＫ１には、外部端子ＴＭ１〜ＴＭ１７が形成されている。そして、４個分の半導体チップＣＰ１〜ＣＰ４を積層させて半導体パッケージＰＫ１上に実装する場合、パッド電極ＰＤ１〜ＰＤ４が露出するように半導体チップＣＰ１〜ＣＰ４をずらして積層させることができる。そして、ボンディングワイヤＢＷを介して、例えば、パッド電極ＰＤ１〜ＰＤ４を外部端子ＴＭ１に共通に接続することで、４個分の半導体チップＣＰ１〜ＣＰ４のパッド電極ＰＤ１〜ＰＤ４にて１個の外部端子ＴＭ１を共有させることができる。
【００８０】
図１０は、図９の半導体チップＣＰ１のピン配置の一例を示す図である。
図１０において、例えば、半導体チップＣＰ１には２９個のパッド電極ＰＤ１を設けることができる。ここで、各パッド電極には、ＶｓｓＱ、ＶｃｃＱ、ＤＱ［０］、ＤＱ［１］、ＤＱ［２］、ＤＱ［３］、ＶｓｓＱ、ＶｃｃＱ、ＤＱＳ、／ＤＱＳ、ＶｓｓＱ、ＶｃｃＱ、ＤＱ［４］、ＤＱ［５］、ＤＱ［６］、ＤＱ［７］、ＶｓｓＱ、ＶｃｃＱ、ＲＥ、／ＲＥ、ＶＲＥＦ、ＶＣＣ、ＶＳＳ、／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＷＰ、ＲＢを割り当てることができる。なお、ＶＣＣおよびＶＳＳはパワー、ＶｓｓＱおよびＶｃｃＱはＩ／Ｏパワー、ＤＱ［０］、ＤＱ［１］、ＤＱ［２］、ＤＱ［３］、ＤＱ［４］、ＤＱ［５］、ＤＱ［６］およびＤＱ［７］はデータ信号、ＤＱＳおよび／ＤＱＳはデータストローブ信号、ＲＥはリードイネーブル信号、ＶＲＥＦは基準信号、ＣＥはチップイネーブル信号、ＣＬＥはチップラッチイネーブル信号、ＡＬＥはアドレスラッチイネーブル信号、ＷＥはリード／ライト信号、ＷＰはライトプロテクト信号、ＲＢはレディ／ビジィ信号である。
【００８１】
ここで、ＤＱ［０］、ＤＱ［１］、ＤＱ［２］、ＤＱ［３］、ＤＱ［４］、ＤＱ［５］、ＤＱ［６］、ＤＱ［７］、ＤＱＳ、／ＤＱＳが割り当てられた各パッド電極には、図１および図５〜図７のいずれかの出力インターフェース回路１１２を設けることができる。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
１  出力バッファ、２、１２、２２、３２  ドライバ回路、３Ｐ、１３Ｐ、、３３Ｐ  Ｐ側ドライバ回路、３Ｎ、１３Ｎ、３３Ｎ  Ｎ側ドライバ回路、４Ｐ、２４Ｐ  Ｐ側スルーレート制御部、４Ｎ、２４Ｎ  Ｎ側スルーレート制御部、５Ｐ、２５Ｐ  Ｐ側リセットレート制御部、５Ｎ、２５Ｎ  Ｎ側リセットレート制御部、６  レベルシフタ、７  タイムラグ生成回路、ＰＭ、Ｐ１１〜Ｐ１３、Ｐ２１、Ｐ２２、Ｐ３２〜Ｐ３５、Ｐ４２〜Ｐ４５  Ｐチャンネル電界効果トランジスタ、ＮＭ、Ｎ２１〜Ｎ２３、Ｎ３２〜Ｎ３５、Ｎ４２〜Ｎ４５  Ｎチャンネル電界効果トランジスタ、ＧＰ、ＧＰ１、ＧＰ２、ＧＮ１´、ＧＮ２´、Ｇ１  ＮＡＮＤ回路、ＧＮ、ＧＮ１、ＧＮ２、ＧＰ１´、ＧＰ２´、Ｇ２  ＮＯＲ回路、ＰＶ、ＮＶ、Ｖ１〜Ｖ６  インバータ、１０１  コントローラ、１０２  チャネル、１０３−１〜１０３−ｎ  ＮＡＮＤメモリ、ＰＫ１  半導体パッケージ、ＣＰ１〜ＣＰｍ  半導体チップ、ＴＭ、ＴＭ１〜ＴＭ１７  外部端子、ＰＤ、ＰＤ１〜ＰＤｍ  パッド電極、ＢＷ  ボンディングワイヤ、１１１  入力インターフェース回路、１１２  出力インターフェース回路、１１３  ＮＡＮＤフラッシュメモリ、１１４  レジスタ、１１５  ジェネレータ、１１６  レート設定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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