(57)【要約】      （修正有）【課題】信頼性の高い高圧・高容量の積層セラミック電子部品を提供する。【解決手段】セラミック本体１０と、ギャップによって離隔して配置された導電パターンを含む第１の層と、当該第１の層とセラミック層を挟んで配置され上記導電パターンと重なる重なり部を有するフローティングパターンを含む第２の層と、を含み、上記第１の層の数と上記第２の層の数との和は１００以上であり、上記セラミック本体の外部面には第１及び第２の外部電極が形成され、上記第１及び第２の外部電極２１，２２を連結して延びる長さ方向と上記第１の層及び上記第２の層を積層する積層方向によって形成される平面において、上記セラミック本体の長さに対する上記フローティングパターンの長さの比は０．７〜０．９であり、上記フローティングパターンの長さに対する上記重なり部の長さの比は０．５〜０．９５以下であることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
セラミック本体と、
ギャップによって離隔して配置された導電パターンを含む第１の層と、
前記第１の層とセラミック層を挟んで配置され、前記導電パターンと重なる少なくとも一つの重なり部を有するフローティングパターンを含む第２の層と、
を含み、
前記第１の層の数と前記第２の層の数との和は１００以上であり、
前記セラミック本体の外部面には第１及び第２の外部電極が形成され、前記第１及び第２の外部電極を連結して延びる長さ方向と前記第１の層及び前記第２の層を積層する積層方向によって形成される平面において、前記セラミック本体の長さに対する前記フローティングパターンの長さの比は０．７〜０．９であり、前記フローティングパターンの長さに対する前記重なり部の長さの比は０．５〜０．９５である、積層セラミック電子部品。
【請求項２】
前記第１の層及び前記第２の層を積層する積層方向から見ると、前記導電パターンと前記フローティングパターンが形成する領域の面積に対する前記フローティングパターンの面積の比は０．７〜０．９であり、前記フローティングパターンの面積に対する前記重なり部の面積の比は０．５〜０．９５である、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記導電パターンは、第１の外部電極と接続される第１の導電パターンと、第２の外部電極と接続される第２の導電パターンと、を含む、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記第１の層は、前記第１の導電パターンと前記第２の導電パターンとの間に配置される少なくとも一つの第１のフローティングパターンをさらに含み、
前記フローティングパターンは、前記第１のフローティングパターンと重なる重なり部を有する複数の第２のフローティングパターンを含み、
前記フローティングパターンの長さは、前記複数の第２のフローティングパターンの長さの和であり、前記重なり部の長さは、前記導電パターンと重なる第２のフローティングパターンの重なり部の長さの和である、請求項３に記載の積層セラミック電子部品。
【請求項５】
前記第１の層及び前記第２の層を積層する積層方向から見ると、前記導電パターンと前記フローティングパターンが形成する領域の面積に対する前記第２のフローティングパターンの面積の和の比は０．７〜０．９であり、前記第２のフローティングパターンの面積の和に対する前記第２のフローティングパターンの重なり部の面積の和の比は０．５〜０．９５である、請求項４に記載の積層セラミック電子部品。
【請求項６】
前記フローティングパターンは、第１の層のギャップによって離隔して配置された隣接する二つの導電パターンとそれぞれ重なる、請求項１に記載の積層セラミック電子部品。
【請求項７】
前記第１の層及び前記第２の層を積層する積層方向から見ると、前記導電パターン及び前記フローティングパターンは、長方形である、請求項１に記載の積層セラミック電子部品。
【請求項８】
前記導電パターンの幅は、前記フローティングパターンの幅と同一である、請求項１に記載の積層セラミック電子部品。
【請求項９】
前記セラミック層の厚さは、１０μｍ以上である、請求項１に記載の積層セラミック電子部品。
【請求項１０】
前記平面は、セラミック本体の中心部にある、請求項１に記載の積層セラミック電子部品。
【請求項１１】
セラミック本体と、
ギャップによって離隔して配置された導電パターンを含む第１の層と、
前記第１の層とセラミック層を挟んで配置され、前記導電パターンと重なる重なり部を有するフローティングパターンを含む第２の層と、
を含み、
前記第１の層の数と前記第２の層の数との和は１００以上であり、
前記第１の層及び前記第２の層を積層する積層方向から見ると、前記導電パターンと前記フローティングパターンが形成する領域の面積に対する前記フローティングパターンの面積の比は０．７〜０．９であり、前記フローティングパターンの面積に対する前記重なり部の面積の比は０．５〜０．９５である、積層セラミック電子部品。
【請求項１２】
前記導電パターンは、第１の外部電極と接続される第１の導電パターンと、第２の外部電極と接続される第２の導電パターンと、を含む、請求項１１に記載の積層セラミック電子部品。
【請求項１３】
前記第１の層は、前記第１の導電パターンと前記第２の導電パターンとの間に配置される少なくとも一つの第１のフローティングパターンをさらに含み、
前記フローティングパターンは、前記第１のフローティングパターンと重なる重なり部を有する複数の第２のフローティングパターンを含み、
前記フローティングパターンの面積は、前記複数の第２のフローティングパターンの面積の和であり、前記重なり部の面積は、前記導電パターンと重なる第２のフローティングパターンの重なり部の面積の和である、請求項１２に記載の積層セラミック電子部品。
【請求項１４】
前記フローティングパターンは、第１の層のギャップによって離隔して配置された隣接する二つの導電パターンとそれぞれ重なる、請求項１１に記載の積層セラミック電子部品。
【請求項１５】
前記第１の層及び前記第２の層を積層する積層方向から見ると、前記導電パターン及び前記フローティングパターンは、長方形である、請求項１１に記載の積層セラミック電子部品。
【請求項１６】
前記導電パターンの幅は、前記フローティングパターンの幅と同一である、請求項１１に記載の積層セラミック電子部品。
【請求項１７】
前記セラミック層の厚さは、１０μｍ以上である、請求項１１に記載の積層セラミック電子部品。
【請求項１８】
セラミック本体と、
第１及び第２の外部電極にそれぞれ接続された第１及び第２の導電パターンと、当該第１及び第２の導電パターンの間に当該第１及び第２の導電パターンとギャップをおいて配置された第１のフローティングパターンと、を含む第１の層と、
前記第１の層とセラミック層を挟んで配置され、前記第１及び第２の導電パターン並びに前記第１のフローティングパターンの一つと重なる重なり部を有する複数の第２のフローティングパターンを含む第２の層と、
を含み、
前記第１の層の数と前記第２の層の数との和は１００以上であり、
前記セラミック本体の外部面には第１及び第２の外部電極が形成され、前記第１及び第２の外部電極を連結して延びる長さ方向と前記第１の層及び前記第２の層を積層する積層方向によって形成される平面において、前記セラミック本体の長さに対する前記第２のフローティングパターンの長さの和の比は０．７〜０．９であり、前記第２のフローティングパターンの長さの和に対する前記重なり部の長さの和の比は０．５〜０．９５である、積層セラミック電子部品。
【請求項１９】
前記第１の層及び前記第２の層を積層する積層方向から見ると、前記導電パターンと前記フローティングパターンが形成する領域の面積に対する前記第２のフローティングパターンの面積の和の比は０．７〜０．９であり、前記第２のフローティングパターンの面積の和に対する前記第２のフローティングパターンの重なり部の面積の和の比は０．５〜０．９５である、請求項１８に記載の積層セラミック電子部品。
【請求項２０】
前記第２のフローティングパターンは、前記第１の層のギャップによって離隔して配置された隣接する二つの導電パターンとそれぞれ重なる、請求項１８に記載の積層セラミック電子部品。
【請求項２１】
前記第２のフローティングパターンの数は、前記ギャップの数と同一である、請求項１８に記載の積層セラミック電子部品。
【請求項２２】
前記第１の層及び前記第２の層を積層する積層方向から見ると、前記第１及び第２の導電パターン並びに前記第１及び第２のフローティングパターンは、長方形である、請求項１８に記載の積層セラミック電子部品。
【請求項２３】
前記第１及び第２の導電パターン並びに第１及び第２のフローティングパターンの幅は、全て同一である、請求項１８に記載の積層セラミック電子部品。
【請求項２４】
前記平面は、前記セラミック本体の中心部にある、請求項１８に記載の積層セラミック電子部品。
【請求項２５】
前記セラミック層の厚さは、１０μｍ以上である、請求項１８に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品に関し、より詳細には、高圧・高容量の積層セラミック電子部品に関する。
【背景技術】
【０００２】
近年、電子製品の小型化及び高容量化に伴い、積層セラミックキャパシタ（Ｍｕｌｔｉｌａｙｅｒｅｄ  ｃｅｒａｍｉｃ  ｃａｐａｃｉｔｏｒ）の小型化及び高容量化も求められている。
【０００３】
これにより、積層セラミックキャパシタに用いられるセラミック誘電体層の薄層化も求められており、高容量を具現するために内部電極の積層数も増えている。
【０００４】
しかしながら、このようなセラミック誘電体層の薄層化及び内部電極の積層数の増加によって絶縁破壊電圧が低下する問題が生じている。
【０００５】
具体的には、積層セラミックキャパシタは、全体サイズが一定に決められているため、高容量を具現するために内部電極の積層数を増加させる場合、当該内部電極間の距離が減少し絶縁破壊電圧が低下して耐電圧特性が低下することがある。また、耐電圧を向上させるためにセラミック誘電体層の厚さを増加させる場合、内部電極の数が減少するため、高容量を具現することが困難となることがある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、信頼性の高い高圧・高容量の積層セラミックキャパシタを提供することである。
【課題を解決するための手段】
【０００７】
本発明の第１の態様による積層セラミック電子部品は、セラミック本体と、ギャップによって離隔して配置された導電パターンを含む第１の層と、上記第１の層とセラミック層を挟んで配置され、上記導電パターンと重なる少なくとも一つの重なり部を有するフローティングパターンを含む第２の層と、を含み、上記第１の層の数と上記第２の層の数との和は１００以上であり、上記セラミック本体の外部面には第１及び第２の外部電極が形成され、上記第１及び第２の外部電極を連結して延びる長さ方向と上記第１の層及び上記第２の層を積層する積層方向によって形成される平面において、上記セラミック本体の長さに対する上記フローティングパターンの長さの比は０．７〜０．９であり、上記フローティングパターンの長さに対する上記重なり部の長さの比は０．５〜０．９５であることができる。
【０００８】
上記第１の層及び上記第２の層を積層する積層方向から見ると、上記導電パターンと上記フローティングパターンが形成する領域の面積に対する上記フローティングパターンの面積の比は０．７〜０．９であり、上記フローティングパターンの面積に対する上記重なり部の面積の比は０．５〜０．９５であることができる。
【０００９】
上記導電パターンは、第１の外部電極と接続される第１の導電パターンと、第２の外部電極と接続される第２の導電パターンと、を含むことができる。
【００１０】
上記第１の層は、上記第１の導電パターンと上記第２の導電パターンとの間に配置される少なくとも一つの第１のフローティングパターンをさらに含み、上記フローティングパターンは、上記第１のフローティングパターンと重なる重なり部を有する複数の第２のフローティングパターンを含み、上記フローティングパターンの長さは上記複数の第２のフローティングパターンの長さの和であり、上記重なり部の長さは上記導電パターンと重なる第２のフローティングパターンの重なり部の長さの和であることができる。
【００１１】
上記第１の層及び上記第２の層を積層する積層方向から見ると、上記導電パターンと上記フローティングパターンが形成する領域の面積に対する上記第２のフローティングパターンの面積の和の比は０．７〜０．９であり、上記第２のフローティングパターンの面積の和に対する上記第２のフローティングパターンの重なり部の面積の和の比は０．５〜０．９５であることができる。
【００１２】
上記フローティングパターンは、第１の層のギャップによって離隔して配置された隣接する二つの導電パターンとそれぞれ重なることができる。
【００１３】
上記第１の層及び上記第２の層を積層する積層方向から見ると、上記導電パターン及び上記フローティングパターンは、長方形であることができる。
【００１４】
上記導電パターンの幅は、上記フローティングパターンの幅と同一であることができる。
【００１５】
上記セラミック層の厚さは、１０μｍ以上であることができる。
【００１６】
上記平面は、セラミック本体の中心部にあることができる。
【００１７】
本発明の第２の態様による積層セラミック電子部品は、セラミック本体と、ギャップによって離隔して配置された導電パターンを含む第１の層と、上記第１の層とセラミック層を挟んで配置され、上記導電パターンと重なる重なり部を有するフローティングパターンを含む第２の層と、を含み、上記第１の層の数と上記第２の層の数との和は１００以上であり、上記第１の層及び上記第２の層を積層する積層方向から見ると、上記導電パターンと上記フローティングパターンが形成する領域の面積に対する上記フローティングパターンの面積の比は０．７〜０．９であり、上記フローティングパターンの面積に対する上記重なり部の面積の比は０．５〜０．９５であることができる。
【００１８】
上記導電パターンは、第１の外部電極と接続される第１の導電パターンと、第２の外部電極と接続される第２の導電パターンと、を含むことができる。
【００１９】
上記第１の層は、上記第１の導電パターンと上記第２の導電パターンとの間に配置される少なくとも一つの第１のフローティングパターンをさらに含み、上記フローティングパターンは、上記第１のフローティングパターンと重なる重なり部を有する複数の第２のフローティングパターンを含み、上記フローティングパターンの面積は、上記複数の第２のフローティングパターンの面積の和であり、上記重なり部の面積は、上記導電パターンと重なる第２のフローティングパターンの重なり部の面積の和であることができる。
【００２０】
上記フローティングパターンは、第１の層のギャップによって離隔して配置された隣接する二つの導電パターンとそれぞれ重なることができる。
【００２１】
上記第１の層及び上記第２の層を積層する積層方向から見ると、上記導電パターン及び上記フローティングパターンは、長方形であることができる。
【００２２】
上記導電パターンの幅は、上記フローティングパターンの幅と同一であることができる。
【００２３】
上記セラミック層の厚さは、１０μｍ以上であることができる。
【００２４】
本発明の第３の態様による積層セラミック電子部品は、セラミック本体と、第１及び第２の外部電極にそれぞれ接続された第１及び第２の導電パターンと、当該第１及び第２の導電パターンの間に当該第１及び第２の導電パターンとギャップをおいて配置された第１のフローティングパターンと、を含む第１の層と、上記第１の層とセラミック層を挟んで配置され、上記第１及び第２の導電パターン並びに上記第１のフローティングパターンの一つと重なる重なり部を有する複数の第２のフローティングパターンを含む第２の層と、を含み、上記第１の層の数と上記第２の層の数との和は１００以上であり、上記セラミック本体の外部面には第１及び第２の外部電極が形成され、上記第１及び第２の外部電極を連結して延びる長さ方向と上記第１の層及び上記第２の層を積層する積層方向によって形成される平面において、上記セラミック本体の長さに対する上記第２のフローティングパターンの長さの和の比は０．７〜０．９であり、上記第２のフローティングパターンの長さの和に対する上記重なり部の長さの和の比は０．５〜０．９５であることができる。
【００２５】
上記第１の層及び上記第２の層を積層する積層方向から見ると、上記導電パターンと上記フローティングパターンが形成する領域の面積に対する上記第２のフローティングパターンの面積の和の比は０．７〜０．９であり、上記第２のフローティングパターンの面積の和に対する上記第２のフローティングパターンの重なり部の面積の和の比は０．５〜０．９５であることができる。
【００２６】
上記第２のフローティングパターンは、上記第１の層のギャップによって離隔して配置された隣接する二つの導電パターンとそれぞれ重なることができる。
【００２７】
上記第２のフローティングパターンの数は、上記ギャップの数と同一であることができる。
【００２８】
上記第１の層及び上記第２の層を積層する積層方向から見ると、上記第１及び第２の導電パターン並びに上記第１及び第２のフローティングパターンは、長方形であることができる。
【００２９】
上記第１及び第２の導電パターン並びに第１及び第２のフローティングパターンの幅は、全て同一であることができる。
【００３０】
上記平面は、上記セラミック本体の中心部にあることができる。
【００３１】
上記セラミック層の厚さは、１０μｍ以上であることができる。
【発明の効果】
【００３２】
本発明によると、高容量の積層セラミック電子部品にフローティング電極を適用することにより、高容量・高圧の積層セラミックキャパシタを具現することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態による積層セラミック電子部品の斜視図である。
【図２】図１のＡ−Ａ’線に沿う断面図である。
【図３】図１のＢ−Ｂ’線に沿う平面図である。
【図４】図３の変形例を示す図である。
【図５】図３の変形例を示す図である。
【図６】図１のＡ−Ａ’線に沿う断面図の他の例である。
【図７】図１のＢ−Ｂ’線に沿う断面図の他の例である。
【発明を実施するための形態】
【００３４】
以下、添付図面を参照して本発明の好ましい実施形態を説明する。但し、本発明の実施形態は、多様な他の形態に変形されることができ、本発明の範囲が後述する実施形態に限定されるものではない。また、本発明の実施形態は、当業界における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズ等は、より明確な説明のために誇張されることがある。なお、図面上において同一符号で表示される要素は、同一の要素である。
【００３５】
図１は、本発明の第１の実施形態による積層セラミック電子部品の斜視図であり、図２は、図１のＡ−Ａ’線に沿う断面図である。
【００３６】
積層セラミック電子部品には一般的にキャパシタ、インダクター、圧電体素子、バリスタ又はサーミスター等があり、本実施形態ではキャパシタを例に挙げて説明するが、本発明がこれに制限されるものではない。
【００３７】
図１及び図２を参照すると、本発明の第１の実施形態による積層セラミックキャパシタは、セラミック本体１０と、当該セラミック本体１０の外部面に形成された外部電極２１、２２と、当該セラミック本体１０の内部に形成された第１の層３１、３２及び第２の層４１と、を含むことができる。
【００３８】
本実施形態では、第２の層に一つのフローティングパターン４１が形成された場合を例に挙げて説明する。
【００３９】
本実施形態による積層セラミックキャパシタでは、第１及び第２の層を積み重ねる方向（Ｔ方向）を「積層方向」又は「厚さ方向」、第１及び第２の外部電極を連結して延びる方向（Ｌ方向）を「長さ方向」、上記積層方向及び上記長さ方向に垂直な方向（Ｗ方向）を「幅方向」とする。
【００４０】
セラミック本体１０は、複数のセラミック誘電体層（以下、セラミック層という）５０を積層した後に焼結させたもので、隣接するセラミック層５０の境界が視認できない程度に一体化されている。
【００４１】
セラミック層５０は、誘電物質（ｄｉｅｌｅｃｔｒｉｃ  ｍａｔｅｒｉａｌ）で形成されたもので、キャパシタの静電容量を向上させる役割をする。セラミック層５０に電場が印加されると、誘電体内に存在する電気双極子（ｅｌｅｃｔｒｉｃａｌ  ｄｉｐｏｌｅ）が電場に反応して整列されるため、外部から加えられた電場の値より大きい双極子モーメント（ｄｉｐｏｌｅ  ｍｏｍｅｎｔ）が誘導される。
【００４２】
誘電率が大きい材料ほど電気双極子モーメントを誘導する能力に優れて静電容量の向上に有益である。誘電率は、材料に応じてその値が決められる物質定数である。
【００４３】
セラミック本体１０は、高い誘電率を有するセラミック材料、例えば、チタン酸バリウム系材料又はチタン酸ストロンチウム系材料等からなることができるが、これに制限されるものではない。
【００４４】
セラミック本体１０は、下記のような方法により製造されることができる。
【００４５】
チタン酸バリウム等のセラミック粉末にバインダー等のその他の添加剤を入れボールミリング等を用いてセラミック粉末が均一に分散されたセラミックスラリーを製造し、ドクターブレード方法等を用いてキャリアフィルム上にセラミックスラリーを塗布し乾燥させてセラミックグリーンシートを製造することができる。
【００４６】
セラミックスラリーに含まれたバインダーの量、セラミック粉末の焼結収縮率、加圧条件等の製造工程条件等を考慮してセラミックグリーンシートの厚さを適宜調節することにより、焼結されたチップのセラミック層５０の厚さを適宜調節することができる。
【００４７】
上記セラミック層５０を積層し積層方向に適切な圧力を加えた後に積層体を焼結させることによりセラミック本体を製造することができる。
【００４８】
第１及び第２の外部電極２１、２２は、対向する状態でセラミック本体１０の外部面１１、１２に形成されることができる。第１及び第２の外部電極２１、２２には、それぞれ反対極性の電気が印加されることができる。
【００４９】
第１及び第２の外部電極２１、２２は、銅等の導電性金属粉末を主成分としガラス成分及びその他の添加剤が混合されたペーストを用いてディッピング（ｄｉｐｐｉｎｇ）方式により形成されることができる。第１及び第２の外部電極２１、２２の表面には、ソルダリング特性の向上のために錫メッキ層が形成されることができるが、これに限定されるものではない。
【００５０】
セラミック本体１０の内部には、第１の層と第２の層とが交互に積層されて配置されることができる。
【００５１】
図２を参照すると、第１の層は、セラミック本体１０の内部に形成された導電パターン３１、３２を含み、当該導電パターン３１、３２は、ギャップＧによって離隔して配置されることができる。上記導電パターン３１、３２は、二つの導電性領域で形成されることができる。即ち、一つの第１の層に二つの導電パターン３１、３２が形成されることができる。
【００５２】
以下では、第１の層に形成された上記二つの導電性領域をそれぞれ「第１の内部電極３１」及び「第２の内部電極３２」とする。
【００５３】
第１の内部電極３１は、セラミック本体１０の内部に形成され、当該セラミック本体１０の外部面１１に引き出されて第１の外部電極２１と接続されることができる。
【００５４】
第２の内部電極３２は、第１の内部電極３１と電気的に分離されるように当該第１の内部電極３１と離隔して形成されることができる。
【００５５】
また、第２の内部電極３２は、セラミック本体１０の外部面１２に引き出されて第２の外部電極２２に接続されることができる。
【００５６】
第１及び第２の内部電極３１、３２は、積層方向から見ると、長方形であることができるが、これに制限されるものではない。
【００５７】
第１及び第２の内部電極３１、３２には、第１及び第２の外部電極２１、２２を介してそれぞれ異なる極性の電気が印加されることができる。即ち、第１の内部電極３１が＋極に帯電され、第２の内部電極３２が−極に帯電されることができ、その反対も可能である。
【００５８】
第１及び第２の内部電極３１、３２の厚さは、０．７μｍ以下であることができるが、これに制限されるものではない。
【００５９】
第１及び第２の内部電極３１、３２は、一般的に導電性金属、バインダー及び溶剤を含むペーストをセラミックグリーンシート上に印刷した後にこれを焼成することにより形成されることができる。
【００６０】
導電性金属としては、ニッケル（Ｎｉ）又はニッケル合金等を用いることができる。内部電極用導電性ペーストは、セラミック共材、例えば、チタン酸バリウムをさらに含むことができる。チタン酸バリウムは、内部電極の焼結開始温度を上昇させて過度な粒成長を抑制することができる。バインダーとしては、ポリビニルブチラール、エチルセルロース等の高分子樹脂を用いることができる。溶剤としては、例えば、テルピネオール、ジヒドロテルピネオール、ブチルカルビトール、ケロシン等を用いることができるが、これに制限されるものではない。
【００６１】
第２の層は、第１の層３１、３２とセラミック層５０を挟んで配置されたフローティングパターン４１を含むことができる。上記フローティングパターン４１は、上記第１の層に形成された上記第１及び第２の内部電極３１、３２と重なる重なり部Ｃ１、Ｃ２を少なくとも一つ有することができる。
【００６２】
以下では、フローティングパターン４１を「フローティング電極４１」とする。フローティング電極４１は、第１及び第２の外部電極と電気的に分離されている。
【００６３】
積層方向から見ると、フローティング電極４１は、長方形であることができる。但し、製造工程を経ながら多少変形されることもある。
【００６４】
フローティング電極４１は、セラミック本体１０の外部面に引き出されないように当該セラミック本体１０の内部に形成され、第１及び第２の外部電極２１、２２と電気的に分離されている。
【００６５】
フローティング電極４１の幅は、第１の層に形成された導電パターン３１、３２の幅、即ち、第１及び第２の内部電極３１、３２の幅と同一であることができる。
【００６６】
以下では、フローティング電極４１を導入した理由に関して説明する。
【００６７】
積層セラミックキャパシタは、セラミック本体の厚さ方向と長さ方向によって形成される平面において、内部電極とセラミック層とが交互に積層された活性層と、当該活性層の上下にセラミック層のみを積層して形成された上部及び下部カバー層と、からなることができる。
【００６８】
積層セラミックキャパシタは、全体サイズが決められており上部及び下部カバー層の厚さも一定であるため、高容量を具現するために内部電極の積層数を増加させると、内部電極間の距離（セラミック層の厚さ）が減少し、これにより、絶縁破壊電圧が低下することがある。
【００６９】
また、絶縁破壊電圧特性を向上させるために内部電極間の距離（セラミック層の厚さ）を増加させると、内部電極の積層数が減少することになるため、高容量を具現することが困難となることがある。
【００７０】
上記のような問題点は、内部電極の積層数が１００以上の場合に顕著に示される。即ち、内部電極の積層数が１００未満の場合は、セラミック層の厚さが厚くなって絶縁破壊電圧が大きくなるため、問題がない。
【００７１】
しかしながら、内部電極の積層数が１００を超える場合は、セラミック層の厚さを十分に厚くすることができないため、絶縁破壊電圧が低下する問題が生じることがある。
【００７２】
上述した二つの問題点を同時に解決するためにフローティング電極４１を導入した。即ち、フローティング電極４１によって第１及び第２の内部電極３１、３２に作用する電圧を減少させることができる。たとえ、セラミック層５０が従来と同じ絶縁破壊電圧特性を有するとしても、フローティング電極４１によって当該セラミック層５０に作用する電圧が減少するため、製品全体としては絶縁破壊電圧が増加する効果、即ち、耐電圧特性が向上する効果を示すことができる。
【００７３】
また、絶縁破壊に至らない範囲内では内部電極３１、３２の積層数を増加させることができる。
【００７４】
フローティング電極４１は、第１及び第２の内部電極３１、３２とセラミック層５０を挟んで配置され、積層方向から見ると、第１及び第２の内部電極３１、３２とそれぞれ重なる第１及び第２の重なり部Ｃ１、Ｃ２を有することができる。
【００７５】
フローティング電極４１と第１及び第２の内部電極３１、３２は、セラミック層５０を挟んで交互に配置されることができる。
【００７６】
フローティング電極４１は、第１の層に形成されたギャップＧをカバーするように、第２の層のうち上記ギャップＧに対応する部分に形成されることができる。
【００７７】
積層方向から見ると、フローティング電極４１は、第１及び第２の内部電極３１、３２の間のギャップＧをカバーすると共に、第１の内部電極３１と重なる第１の重なり部Ｃ１と第２の内部電極３２と重なる第２の重なり部Ｃ２とを有することができる。
【００７８】
フローティング電極４１と第１及び第２の内部電極３１、３２とが重なる第１及び第２の重なり部Ｃ１、Ｃ２では、容量を具現することができる。
【００７９】
これを等価回路の観点から見ると、二つのキャパシタが直列に連結されており、このようにキャパシタを直列に配置することにより、第１及び第２の内部電極３１、３２に作用する電圧を半分に減少させることができる。
【００８０】
第１及び第２の外部電極２１、２２を連結して延びる長さ方向と第１の内部電極３１及び第２の内部電極３２を積層する積層方向によって形成される平面において、セラミック本体１０の長さＬに対するフローティング電極４１の長さＡの比（Ａ／Ｌ）は０．７〜０．９であり、フローティング電極４１の長さＡに対する重なり部Ｃ１、Ｃ２の長さ（Ｃ＝Ｃ１＋Ｃ２）の比（Ｃ／Ａ）は０．５〜０．９５であることができる。
【００８１】
フローティング電極４１が複数の場合、フローティング電極４１の長さＡは、複数のフローティング電極４１の長さの和であり、重なり部Ｃ１、Ｃ２が複数の場合、重なり部Ｃ１、Ｃ２の長さＣは、第１の重なり部の長さＣ１と第２の重なり部の長さＣ２との和であることができる。
【００８２】
Ａ／Ｌが０．７未満の場合は、容量形成に寄与する第１及び第２の重なり部Ｃ１、Ｃ２の長さが減少して高容量を具現することが困難となり、Ａ／Ｌが０．９を超える場合は、第１又は第２の外部電極２１、２２とフローティング電極４１との距離が短くなりすぎて当該第１又は第２の外部電極２１、２２と当該フローティング電極４１との間にフラッシュオーバーが発生する可能性がある。
【００８３】
Ｃ／Ａが０．５未満の場合は、容量形成に寄与する第１及び第２の重なり部Ｃ１、Ｃ２の長さが減少して製品の容量が低下することがあり、Ｃ／Ａが０．９５を超える場合は、第１及び第２の内部電極３１、３２間の間隔が狭くなりすぎて当該第１及び第２の内部電極３１、３２の間のギャップＧをセラミックで完全に充填することが困難となるため、この部分に空気が残存する可能性がある。この場合、空気はセラミックより絶縁破壊電圧が小さいため、第１及び第２の内部電極３１、３２の間の絶縁破壊電圧が減少し、ショート又はフラッシュオーバーが発生する可能性がある。
【００８４】
フローティング電極４１は、積層方向から見ると、長方形であることができるが、これに制限されるものではない。
【００８５】
図１には、セラミック本体１０の長さ方向と厚さ方向によって形成される平面が当該セラミック本体１０の中心Ｓにある場合が示されているが、これに制限されず、セラミック本体１０の中心Ｓを基準として幅方向両側にそれぞれ当該セラミック本体１０の幅の１５％以内の区間にあることができる。ここで、セラミック本体１０の中心Ｓを基準として幅方向両側にそれぞれ当該セラミック本体１０の幅の１５％以内の区間をセラミック本体１０の中心部と定義する。
【００８６】
上記平面が上記中心部にある際に第１及び第２の内部電極３１、３２並びにフローティング電極４１の長さの比は安定していることができる。
【００８７】
図４及び図５には第１及び第２の内部電極３１、３２が長方形ではない場合が示されているが、これに制限されず多様に変形されることができる。上記平面がセラミック本体１０の中心Ｓにあるか又はそれ以外の箇所にあるかに応じてフローティング電極４１の長さＡが変わることができる。
【００８８】
フローティング電極４１は、第１及び第２の内部電極３１、３２と同一の材料を用いて形成されることができる。即ち、内部電極用ペーストを用いて第１及び第２の内部電極３１、３２並びにフローティング電極４１を形成することができる。
【００８９】
同一の材料を用いて第１及び第２の内部電極３１、３２並びにフローティング電極４１を形成することにより、フローティング電極用ペーストを別に準備する工程等を省略することができるため、コスト及び時間面で有利である。
【００９０】
また、第１及び第２の内部電極３１、３２とフローティング電極４１とが重なる第１及び第２の重なり部Ｃ１、Ｃ２に電荷が蓄積されても、当該第１及び第２の内部電極３１、３２と当該フローティング電極４１の材料が同一であることから電気的特性も同一になるため、積層セラミックキャパシタの電気的特性がより安定していることができる。
【００９１】
第１の層の数と第２の層の数との和は、１００以上であることができる。
【００９２】
従来の高圧・高容量の積層セラミックキャパシタを具現する上での問題点は、内部電極の積層数が１００以上の場合に顕著に示されることがある。即ち、内部電極の積層数が１００未満の場合は、セラミック層が厚いため、高圧の積層セラミックキャパシタを具現するのに問題がなかった。しかしながら、内部電極の積層数が１００を超える場合は、セラミック層の厚さを十分に大きくすることができないため、セラミック層の絶縁破壊電圧特性が低下する。したがって、このような二つの問題点を同時に解決するために、前述したようにフローティング電極を導入した。
【００９３】
なお、従来の場合は内部電極のみが積層された構造で、内部電極３１、３２とフローティング電極４１とが交互に積層された構造の本実施形態とは相違している。
【００９４】
セラミック層５０の厚さは、１０μｍ以上でなければならない。
【００９５】
第１及び第２の内部電極３１、３２の積層数とフローティング電極４１の積層数との和が１００以上の場合は、当該第１及び第２の内部電極３１、３２と当該フローティング電極４１との間のセラミック層５０の厚さが薄くなる。その場合であっても、セラミック層５０の厚さは、１０μｍ以上でなければならない。
【００９６】
セラミック層５０の厚さが１０μｍ以下の場合は、第１及び第２の内部電極３１、３２とフローティング電極４１との距離が短くなりすぎて耐電圧特性が低下することがあるためである。
【００９７】
セラミック層５０の厚さは、第１及び第２の内部電極３１、３２とフローティング電極４１との距離の平均値で、下記のように測定されることができる。
【００９８】
セラミック本体１０の長さ方向と積層方向によって形成される平面において第１及び第２の内部電極３１、３２とフローティング電極４１とが重なる部分を１０，０００倍率の走査電子顕微鏡で撮影する。撮影された写真上の等間隔の３０箇所で第１及び第２の内部電極３１、３２とフローティング電極４１との最短距離を測定してその平均値を求める。そして、このような測定を１０個以上のセラミック層５０に対して繰り返して行って求められた平均値をセラミック層５０の厚さとする。
【００９９】
積層方向から見ると、第１及び第２の内部電極３１、３２並びにフローティング電極４１は、長方形であり、その幅が同一であることができる。
【０１００】
この場合、第１及び第２の内部電極３１、３２並びにフローティング電極４１の幅が同一であるため、当該第１及び第２の内部電極３１、３２並びに当該フローティング電極４１の面積の比は長さの比と同一であることができる。但し、第１及び第２の内部電極３１、３２並びにフローティング電極４１の幅が同一であることは、本発明の一つの実施例に過ぎず、本発明がこれに限定されるものではない。
【０１０１】
第１の層及び第２の層を積層する積層方向から見ると、第１及び第２の内部電極３１、３２とフローティング電極４１が形成する領域の面積（Ｐ）に対するフローティング電極４１の面積（Ｑ）の比（Ｑ／Ｐ）は０．７〜０．９であり、フローティング電極４１の面積（Ｑ）に対する重なり部Ｃ１、Ｃ２の面積（Ｒ）の比（Ｒ／Ｑ）は０．５〜０．９５であることができる。
【０１０２】
第１の層及び第２の層を積層する積層方向から見ると、第１及び第２の内部電極３１、３２とフローティング電極４１が形成する領域の面積（Ｐ）とは、当該第１及び第２の内部電極３１、３２の面積と当該フローティング電極４１の面積との和から、当該第１及び第２の内部電極３１、３２と当該フローティング電極４１とが重なる第１及び第２の重なり部Ｃ１、Ｃ２の面積を引いたものをいう。
【０１０３】
フローティング電極４１が複数の場合、当該フローティング電極４１の面積（Ｑ）は、複数のフローティング電極４１の面積の和であり、重なり部が複数の場合、当該重なり部の面積（Ｒ）は、第１の重なり部Ｃ１の面積と第２の重なり部Ｃ２の面積との和であることができる。
【０１０４】
Ｑ／Ｐが０．７未満の場合は、第１及び第２の重なり部Ｃ１、Ｃ２の長さが減少して高容量を具現することが困難となり、Ｑ／Ｐの値が０．９を超える場合は、第１又は第２の外部電極２１、２２とフローティング電極４１との距離が短くなりすぎて当該第１又は第２の外部電極２１、２２と当該フローティング電極４１との間にフラッシュオーバーが発生する可能性がある。
【０１０５】
Ｒ／Ｑが０．５未満の場合は、容量形成に寄与する第１及び第２の重なり部Ｃ１、Ｃ２の面積が減少して容量が低下することがあり、Ｒ／Ｑが０．９５を超える場合は、第１及び第２の内部電極３１、３２間の間隔が狭くなりすぎて当該第１及び第２の内部電極３１、３２の間のギャップＧをセラミックで完全に充填することが困難となるため、この部分に空気が残存する可能性がある。この場合、空気はセラミックより絶縁破壊電圧が小さいため、第１及び第２の内部電極３１、３２の間の絶縁破壊電圧が減少し、ショート又はフラッシュオーバーが発生する可能性がある。
【０１０６】
以下、図２及び図３を参照して本発明の第２の実施形態に関して説明する。
【０１０７】
本実施形態による積層セラミックキャパシタは、セラミック本体１０と、ギャップＧによって離隔して配置された導電パターン３１、３２を含む第１の層と、当該第１の層とセラミック層５０を挟んで配置され上記導電パターン３１、３２と重なる重なり部Ｃ１、Ｃ２を有するフローティングパターン４１を含む第２の層と、を含み、上記第１の層の数と上記第２の層の数との和は１００以上であり、上記第１の層及び上記第２の層を積層する積層方向から見ると、上記導電パターン３１、３２と上記フローティングパターン４１が形成する領域の面積（Ｐ）に対する上記フローティングパターン４１の面積（Ｑ）の比（Ｑ／Ｐ）は０．７〜０．９であり、上記フローティングパターンの面積（Ｑ）に対する上記重なり部Ｃ１、Ｃ２の面積（Ｒ）の比（Ｒ／Ｑ）は０．５〜０．９５であることができる。
【０１０８】
本実施形態では、第２の層に一つのフローティングパターンが形成された場合を例に挙げて説明する。
【０１０９】
上記導電パターンは、第１の外部電極２１と接続される第１の導電パターン３１と、第２の外部電極２２と接続される第２の導電パターン３２と、を含み、上記フローティングパターン４１は、上記ギャップＧをカバーするように第２の層のうち当該ギャップＧに対応する位置に形成されることができる。
【０１１０】
以下では、第１の導電パターンを「第１の内部電極３１」、第２の導電パターンを「第２の内部電極３２」、フローティングパターンを「フローティング電極４１」とする。
【０１１１】
上記第１の層及び上記第２の層を積層する積層方向から見ると、上記第１の及び第２の内部電極３１、３２並びに上記フローティング電極４１は長方形であり、上記第１及び第２の内部電極３１、３２の幅は上記フローティング電極４１の幅と同一であることができる。
【０１１２】
また、上記セラミック層の厚さは１０μｍ以上であり、上記平面はセラミック本体の中心部にあることができる。
【０１１３】
他にセラミック本体、内部電極、外部電極等に関する事項は、上述した第１の実施形態の場合と同様である。
【０１１４】
但し、第１の層及び第２の層を積層する積層方向から見ると、第１及び第２の内部電極３１、３２とフローティング電極４１が形成する領域の面積（Ｐ）に対するフローティング電極４１の面積（Ｑ）の比（Ｑ／Ｐ）は０．７〜０．９であり、フローティング電極４１の面積（Ｑ）に対する重なり部Ｃ１、Ｃ２の面積（Ｒ）の比（Ｒ／Ｑ）は０．５〜０．９５であることができる。
【０１１５】
Ｑ／Ｐが０．７未満の場合は、第１及び第２の重なり部Ｃ１、Ｃ２の長さが減少して高容量を具現することが困難となり、Ｑ／Ｐが０．９を超える場合は、第１又は第２の外部電極２１、２２とフローティング電極４１との距離が短くなりすぎて当該第１又は第２の外部電極２１、２２と当該フローティング電極４１との間にフラッシュオーバーが発生する可能性がある。
【０１１６】
Ｒ／Ｑが０．５未満の場合は、容量形成に寄与する第１及び第２の重なり部Ｃ１、Ｃ２の面積が減少して容量が低下することがあり、Ｒ／Ｑが０．９５を超える場合は、第１及び第２の内部電極３１、３２間の間隔が狭くなりすぎて当該第１及び第２の内部電極３１、３２の間のギャップＧをセラミックで完全に充填することが困難となるため、この部分に空気が残存する可能性がある。この場合、空気はセラミックより絶縁破壊電圧が小さいため、第１及び第２の内部電極３１、３２の間の絶縁破壊電圧が減少し、ショート又はフラッシュオーバーが発生する可能性がある。
【０１１７】
以下、図６及び図７を参照して本発明の第３の実施形態に関して説明する。
【０１１８】
図６は、図１のＡ−Ａ’線に沿う断面図の他の例であり、図７は、図１のＢ−Ｂ’線に沿う断面図の他の例である。図７の（ａ）は第１の層を示し、図７の（ｂ）は第２の層を示す。
【０１１９】
本実施形態は、第２の層に二つ以上のフローティングパターンが形成された場合である。即ち、本実施形態による積層セラミックキャパシタは、セラミック本体１０と、第１及び第２の導電パターン３１、３２と当該第１及び第２の導電パターン３１、３２の間に配置された第１のフローティングパターン３３とを含む第１の層と、当該第１の層とセラミック層５０を挟んで配置され上記第１及び第２の導電パターン３１、３２並びに上記第１のフローティングパターン３３と重なる重なり部Ｄ１〜Ｄ４を有する第２のフローティングパターン４２、４３を含む第２の層と、を含み、上記第１の層の数と上記第２の層の数との和は１００以上であり、上記セラミック本体１０の外部面１１、１２には第１及び第２の外部電極２１、２２が形成され、上記第１及び第２の外部電極２１、２２を連結して延びる長さ方向（Ｌ方向）と上記第１の層及び上記第２の層を積層する積層方向（Ｔ方向）によって形成される平面において、上記セラミック本体１０の長さＬに対する上記第２のフローティングパターン４２、４３の長さ（Ａ１＋Ａ２）の比は０．７〜０．９であり、上記第２のフローティングパターン４２、４３の長さ（Ａ１＋Ａ２）に対する上記重なり部の長さ（Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４）の比は０．５〜０．９５であることができる。
【０１２０】
本実施形態では、第２の層に形成されたフローティングパターン、即ち、第２のフローティング電極が二つの場合を例に挙げているが、本発明は、これに限定されず、第２の層に第２のフローティング電極が三つ以上形成された場合にも適用されることができる。
【０１２１】
第１の層は、第１及び第２の導電パターン３１、３２と、当該第１及び第２の導電パターンの間に配置されたフローティングパターン３３と、を含むことができる。
【０１２２】
以下、第１の導電パターンを「第１の内部電極３１」、第２の導電パターンを「第２の内部電極３２」、第１の層に形成されたフローティングパターンを「第１のフローティング電極３３」とする。
【０１２３】
第１の内部電極３１は、第１の外部電極２１に接続され、第２の内部電極３２は、第２の外部電極２２に接続されることができる。
【０１２４】
第１のフローティング電極３３は、第１及び第２の内部電極３１、３２とギャップＧ１、Ｇ２をおいて配置されることができる。
【０１２５】
第２の層は、第１の層とセラミック層５０を挟んで配置され、第１及び第２の内部電極３１、３２並びに第１のフローティングパターン３３と重なる重なり部Ｄ１〜Ｄ４を有するフローティング電極４２、４３を含むことができる。
【０１２６】
以下では、第２の層に形成されたフローティングパターンを「第２のフローティング電極４２、４３」とする。
【０１２７】
本実施形態では、第２の層に形成された第２のフローティング電極４２、４３が二つの場合を例に挙げて説明しているが、これに限定されず、二つ以上であることができる。
【０１２８】
第２の層に形成された第２のフローティング電極４２、４３は、第２の層のうち上記ギャップＧ１、Ｇ２に対応する位置に形成されて当該ギャップＧ１、Ｇ２をカバーすることができる。
【０１２９】
第２のフローティング電極４２、４３は、上記ギャップＧ１、Ｇ２に対応する位置に形成されるため、当該第２のフローティング電極４２、４３の数は当該ギャップＧ１、Ｇ２の数と同一であることができる。
【０１３０】
第１の層において、第１のギャップＧ１は第１の内部電極３１と第１のフローティング電極３３との間に位置し、第２のギャップＧ２は第１のフローティング電極３３と第２の内部電極３２との間に位置するため、第２のフローティング電極４２、４３のうち第２−１のフローティング電極４２は第１のギャップＧ１に対応する位置に形成され、第２−２のフローティング電極４３は第２のギャップＧ２に対応する位置に形成されることができる。
【０１３１】
即ち、第２−１のフローティング電極４２は、積層方向から見ると、第１の内部電極３１と第１のフローティング電極３３との間のギャップＧ１をカバーし、当該第１の内部電極３１の一部及び当該第１のフローティング電極３３の一部とそれぞれ重なる第１及び第２の重なり部Ｄ１、Ｄ２を有することができる。
【０１３２】
第２−２のフローティング電極４３は、積層方向から見ると、第１のフローティング電極３３と第２の内部電極３２との間のギャップＧ２をカバーし、当該第１のフローティング電極３３の一部及び当該第２の内部電極３２の一部とそれぞれ重なる第３及び第４の重なり部Ｄ３、Ｄ４を有することができる。
【０１３３】
第１から第４の重なり部Ｄ１〜Ｄ４では、容量が形成されることができる。
【０１３４】
第２−１及び第２−２のフローティング電極４２、４３は、第２の層に離隔して配置されることができる。
【０１３５】
第２のフローティング電極４２、４３は、上記第１及び第２の外部電極２１、２２と電気的に分離されることができる。
【０１３６】
第１の層及び第２の層を積層する積層方向から見ると、第１及び第２の内部電極３１、３２並びに第１及び第２のフローティング電極３３、４２、４３は、長方形であることができる。
【０１３７】
しかしながら、上記第１及び第２の内部電極３１、３２並びに上記第１及び第２のフローティング電極３３、４２、４３は、圧着等の製造過程で多少変形されることもある。
【０１３８】
第１及び第２の内部電極３１、３２並びに第１及び第２のフローティング電極３３、４２、４３の幅は、全て同一であることができる。
【０１３９】
セラミック本体１０の外部面１１、１２には、第１及び第２の外部電極２１、２２が形成され、上記第１及び第２の外部電極２１、２２を連結して延びる長さ方向（Ｌ方向）と第１の層及び第２の層を積層する積層方向（Ｔ方向）によって形成される平面において、上記セラミック本体１０の長さＬに対する上記第２のフローティングパターン４２、４３の長さＡの比（Ａ／Ｌ）は０．７〜０．９であり、上記第２のフローティングパターン４２、４３の長さＡに対する上記重なり部の長さＤの比（Ｄ／Ａ）は０．５〜０．９５であることができる。
【０１４０】
ここで、第２のフローティング電極の長さＡは、第２−１のフローティング電極の長さＡ１と第２−２のフローティング電極の長さＡ２との和であり、重なり部の長さＤは、第１から第４の重なり部の長さの和（Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４）である。
【０１４１】
Ａ／Ｌが０．７未満の場合は、第２−１及び第２−２のフローティング電極の長さが短くなるにつれ第１から第４の重なり部Ｄ１〜Ｄ４の長さＤも短くなって高容量を具現することが困難となり、Ａ／Ｌが０．９を超える場合は、第１又は第２の外部電極２１、２２と第２−１及び第２−２のフローティング電極４２、４３との距離が短くなりすぎて当該第１又は第２の外部電極２１、２２と当該第２−１及び第２−２のフローティング電極４２、４３との間にフラッシュオーバーが発生する可能性がある。
【０１４２】
Ｄ／Ａが０．５未満の場合は、容量形成に寄与する第１から第４の重なり部Ｄ１〜Ｄ４の長さが減少して容量が低下することがあり、Ｄ／Ａが０．９５を超える場合は、第１及び第２の内部電極３１、３２と第１のフローティング電極３３との間隔が狭くなりすぎて当該第１及び第２の内部電極３１、３２と当該第１のフローティング電極３３との間のギャップをセラミックで完全に充填することが困難となるため、この部分に空気が残存する可能性があり、これにより、当該第１及び第２の内部電極３１、３２の間の絶縁破壊電圧が減少し、ショート又はフラッシュオーバーが発生する可能性がある。
【０１４３】
図１には、セラミック本体１０の長さ方向と厚さ方向によって形成される平面が当該セラミック本体１０の中心Ｓにある場合が示されているが、これに制限されず、セラミック本体１０の中心Ｓを基準として幅方向両側にそれぞれ当該セラミック本体１０の幅の１５％以内の区間にあることができる。ここで、セラミック本体１０の中心Ｓを基準として幅方向両側にそれぞれ当該セラミック本体１０の幅の１５％以内の区間をセラミック本体１０の中心部と定義する。
【０１４４】
上記平面がセラミック本体１０の中心Ｓ又は中心部にある際に第１及び第２の内部電極３１、３２並びに第１及び第２のフローティング電極３３、４２、４３の長さの比は安定していることができる。
【０１４５】
図４及び図５には第１及び第２の内部電極３１、３２が長方形ではない場合が示されているが、これに制限されず多様に変形されることができる。上記平面がセラミック本体１０の中心Ｓにあるか又はそれ以外の箇所にあるかに応じてフローティング電極４１の長さＡが変わることができる。
【０１４６】
本実施形態において、第１の層及び第２の層を積層する積層方向から見ると、第１及び第２の内部電極３１、３２と第１及び第２のフローティング電極３３、４２、４３が形成する領域の面積（Ｐ）に対する第２のフローティング電極４２、４３の面積（Ｑ）の比（Ｑ／Ｐ）は０．７〜０．９であり、第２のフローティング電極４２、４３の面積（Ｑ）に対する重なり部（Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４）の面積（Ｒ）の比（Ｒ／Ｑ）は０．５〜０．９５であることができる。
【０１４７】
第１及び第２の内部電極３１、３２と第１及び第２のフローティング電極３３、４２、４３が形成する領域の面積（Ｐ）とは、当該第１及び第２の内部電極３１、３２の面積と当該第１及び第２のフローティング電極３３、４２、４３の面積との和から重なり部（Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４）の面積を引いたものをいう。
【０１４８】
Ｑ／Ｐが０．７未満の場合は、第１から第４の重なり部Ｄ１〜Ｄ４の面積が減少して高容量を具現することが困難となり、Ｑ／Ｐが０．９を超える場合は、第１又は第２の外部電極２１、２２と第２のフローティング電極４２、４３との距離が短くなりすぎて当該第１又は第２の外部電極２１、２２と当該第２のフローティング電極４２、４３との間にフラッシュオーバーが発生する可能性がある。
【０１４９】
Ｒ／Ｑが０．５未満の場合は、容量形成に寄与する第１から第４の重なり部Ｄ１〜Ｄ４の面積が減少して容量が低下することがあり、Ｒ／Ｑが０．９５を超える場合は、第１及び第２の内部電極３１、３２間の間隔が狭くなりすぎて当該第１及び第２の内部電極３１、３２の間のギャップＧをセラミックで完全に充填することが困難となるため、この部分に空気が残存する可能性がある。この場合、空気はセラミックより絶縁破壊電圧が小さいため、第１及び第２の内部電極３１、３２の間の絶縁破壊電圧が減少し、ショート又はフラッシュオーバーが発生する可能性がある。
【０１５０】
第１の層及び第２の層を積層する積層方向から見ると、第１及び第２の内部電極３１、３２並びに第１及び第２のフローティング電極３３、４２、４３は、長方形であることができる。
【０１５１】
第１の層の数と第２の層の数との和は１００以上であり、セラミック層５０の厚さは１０μｍ以上であることができる。
【０１５２】
他にセラミック本体１０、第１及び第２の内部電極３１、３２、第１及び第２の外部電極２１、２２、セラミック層５０の厚さ等に関する事項は、前述したと同様である。
【実施例】
【０１５３】
以下、実施例及び比較例を参照して本発明をより具体的に説明する。但し、本実施例は、発明の具体的な理解のためのもので、本発明の範囲がこれによって限定されるものではない。
【０１５４】
第２の層にフローティング電極４１が一つ形成された積層セラミックキャパシタを下記のような方法により製作した（図２及び図３参照）。
【０１５５】
まず、チタン酸バリウムセラミック粉末にエタノールとバインダー等の添加剤を混合しボールミリングしてセラミック粉末が均一に分散されたセラミックスラリーを製造し、ドクターブレード方法を用いてキャリアフィルム上にセラミックスラリーを塗布し乾燥させて焼結後の厚さが２０μｍとなるように誘電体グリーンシートを製造した。
【０１５６】
平均粒子サイズが０．０５〜０．２μｍのニッケル粉末に溶媒、バインダー等の添加剤を加えボールミリングして導電性金属のニッケルが均一に分散された内部電極用ペーストを製造した。
【０１５７】
上記内部電極用ペーストを用いて誘電体グリーンシート上にスクリーン印刷法により第１及び第２の内部電極３１、３２を印刷し、別個のグリーンシート上にフローティング電極４１を印刷した。
【０１５８】
第１及び第２の内部電極３１、３２並びにフローティング電極４１を全て長方形に印刷し、第１及び第２の内部電極３１、３２の幅とフローティング電極４１の幅を同一にした。
【０１５９】
第１及び第２の内部電極３１、３２並びにフローティング電極４１が形成されない誘電体グリーンシートを先に積層し、第１及び第２の内部電極３１、３２が形成された誘電体グリーンシートを積層し（第１の層）、フローティング電極４１が形成された誘電体グリーンシートを積層し（第２の層）、第１及び第２の内部電極３１、３２並びにフローティング電極４１が形成されない誘電体グリーンシートを積層して積層体を製造した。
【０１６０】
上記過程を繰り返して行って第１の層の数と第２の層の数との和を１００とした。
【０１６１】
積層体を８５℃で１，０００ｋｇｆ／ｃｍ２の圧力に等圧圧縮成形（ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）した。
【０１６２】
圧着された積層体を切断してグリーンチップを製造し、切断されたグリーンチップを大気雰囲気下で２３０℃で６０時間維持する脱バインダー工程を経た後、１２００℃で還元雰囲気（Ｎｉ／ＮｉＯ平衡酸素分圧より低い１０−１１〜１０−１０ａｔｍ）下で焼成して焼成チップを製造した。焼成後の第１及び第２の内部電極とフローティング電極との距離、即ち、セラミック層５０の厚さは平均２０μｍである。
【０１６３】
焼成チップの外部面を研磨した後に外部電極用導電性ペーストにディッピングしベーキングして第１及び第２の外部電極２１、２２を形成した。外部電極用導電性ペーストは、銅粉末にガラスフリット及びバインダー等を添加して製造された。
【０１６４】
電気メッキによって第１及び第２の外部電極２１、２２の表面にニッケルメッキ層及び錫メッキ層を形成した。
【０１６５】
セラミック本体の長さＬを４，２１０μｍと一定にし、フローティング電極４１の長さＡ、フローティング電極４１と第１及び第２の内部電極３１、３２とが重なる第１及び第２の重なり部の長さの和（Ｃ＝Ｃ１＋Ｃ２）を下記表１に示すように変化させた。
【０１６６】
以下では、上述した方法により製造された積層セラミックキャパシタの耐電圧特性及び内部欠陥の有無について説明する。
【０１６７】
耐電圧特性とは、製品が耐えられる電圧に関連する特性をいう。試験片に直流電圧を印加し、電圧を１０Ｖ／ｓｅｃの速度で上昇させながら絶縁破壊が起こる瞬間の電圧を測定してこれを耐電圧値とした。
【０１６８】
表１には、フローティング電極４１の長さＡ、フローティング電極４１と第１及び第２の内部電極３１、３２とが重なる第１及び第２の重なり部の長さの和（Ｃ＝Ｃ１＋Ｃ２）を変化させた後の積層セラミックキャパシタの耐電圧値及び内部欠陥の有無を示した。
【０１６９】
また、第１及び第２の内部電極３１、３２とフローティング電極４１が形成する領域の面積（Ｐ）に対するフローティング電極４１の面積（Ｑ）の比（Ｑ／Ｐ）並びにフローティング電極４１の面積（Ｑ）に対する第１及び第２の重なり部Ｃ１、Ｃ２の面積（Ｒ）の比（Ｒ／Ｑ）による耐電圧値及び内部欠陥の有無を示した。
【０１７０】
【表１】
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＊：本発明の範囲を外れる。
【０１７１】
表１を参照すると、Ｌはセラミック本体１０の長さ、Ｃは第１及び第２の内部電極３１、３２とフローティング電極４１とが重なる重なり部の長さ（Ｃ１＋Ｃ２）、Ａはフローティング電極４１の長さである。セラミック本体の長さＬは全て４，２１０μｍである。
【０１７２】
セラミック本体１０の長さＬに対するフローティング電極４１の長さＡの比（Ａ／Ｌ）を０．６７から１．００まで変化させ、フローティング電極４１の長さＡに対する重なり部の長さ（Ｃ＝Ｃ１＋Ｃ２）の比（Ｃ／Ａ）を０．８９から０．９３まで変化させた。
【０１７３】
比較例１及び２は、セラミック本体１０の長さＬに対するフローティング電極４１の長さＡの比（Ａ／Ｌ）が０．６７及び０．６９であり、フローティング電極４１の長さＡに対する重なり部Ｃの長さの比（Ｃ／Ａ）が０．８９及び０．９０である。比較例１及び２は、フローティング電極４１の長さＡが短くて容量形成に寄与する部分が少ない場合である。
【０１７４】
比較例１及び２の場合、全てアライメント不良が発生した。これは、フローティング電極４１の長さＡが短くて誘電体グリーンシートの圧着及び切断過程で当該フローティング電極４１の流動が容易に起こったためである。
【０１７５】
比較例１及び２の場合、耐電圧値は２．１０ｋＶ及び３．１４ｋＶと低い値を示している。これは、上記アライメント不良によって、フローティング電極４１と第１又は第２の外部電極２１、２２との距離のうち一部が短くなりすぎて低電圧で絶縁破壊が発生したためである。
【０１７６】
実施例１から８は、セラミック本体１０の長さＬに対するフローティング電極４１の長さＡの比（Ａ／Ｌ）が０．７１から０．８８であり、フローティング電極４１の長さＡに対する重なり部Ｃ１、Ｃ２の長さ（Ｃ＝Ｃ１＋Ｃ２）の比（Ｃ／Ａ）が０．９０〜０．９２である。
【０１７７】
実施例１から８の場合、内部欠陥がなく、耐電圧値も４．６７〜４．６８ｋＶと良好な結果を示している。
【０１７８】
比較例３及び４は、セラミック本体１０の長さＬに対するフローティング電極４１の長さＡの比（Ａ／Ｌ）が０．９０及び０．９３であり、フローティング電極４１の長さＡに対する重なり部Ｃ１、Ｃ２の長さ（Ｃ＝Ｃ１＋Ｃ２）の比（Ｃ／Ａ）が全て０．９２である。
【０１７９】
比較例３及び４の場合、内部欠陥は全てないが、耐電圧値がそれぞれ２．１９ｋＶ及び２．４３ｋＶと低い値を示している。これは、セラミック本体１０の長さＬに対するフローティング電極４１の長さＡの比（Ａ／Ｌ）が大きいため、即ち、フローティング電極４１の長さＡが長いため、フローティング電極４１の末端と第１又は第２の外部電極２１、２２との距離が短くなって低電圧で絶縁破壊が発生したためである。
【０１８０】
比較例５〜７は、セラミック本体１０の長さＬに対するフローティング電極４１の長さＡの比（Ａ／Ｌ）が０．９５〜１．００であり、フローティング電極４１の長さＡに対する重なり部Ｃの長さの比（Ｃ／Ａ）が全て０．９３である。
【０１８１】
比較例５の場合、ショート発生率が８３％であり、ショートが発生しない製品は０．９２ｋＶの耐電圧値を示した。比較例６及び７の場合、ショートが１００％発生した。これは、セラミック本体１０の長さＬとフローティング電極４１の長さＡが殆ど同一であることから、製造工程上の誤差によって第１及び第２の外部電極２１、２２とフローティング電極４１とが短絡され、これにより、耐電圧値を測定することができないためである。
【０１８２】
以上のことから、本発明の範囲に該当する実施例１から８は優れた耐電圧特性を示すことを確認することができる。
【０１８３】
以下では、第１及び第２の内部電極３１、３２並びにフローティング電極４１の面積を中心に説明する。
【０１８４】
本実施例では、第１及び第２の内部電極３１、３２並びにフローティング電極４１は、長方形であり、その幅が全て同一であるため、当該第１及び第２の内部電極３１、３２並びにフローティング電極４１の面積は当該第１及び第２の内部電極３１、３２並びにフローティング電極４１の長さに比例する。
【０１８５】
即ち、本実施例では、第１及び第２の内部電極３１、３２並びにフローティング電極４１の面積の比が長さの比と同一である。
【０１８６】
したがって、第１及び第２の内部電極３１、３２並びにフローティング電極４１の長さの比に関する前述した事項を面積に対しても同様に適用することができる。
【０１８７】
具体的には、実施例１から８は、第１及び第２の内部電極３１、３２とフローティング電極４１が形成する領域の面積（Ｐ）に対するフローティング電極４１の面積（Ｑ）の比（Ｑ／Ｐ）が０．７１〜０．８８であり、フローティング電極４１の面積（Ｑ）に対する重なり部Ｃの面積（Ｒ）の比（Ｒ／Ｑ）が０．９〜０．９２である。実施例１から８の場合、内部欠陥がなく、耐電圧値も４．６７〜４．６８ｋＶと良好な結果を示している。
【０１８８】
上記比較例及び実施例に関する具体的な事項は、前述したと同様である。
【０１８９】
本発明は、上述した実施形態及び添付図面によって限定されることなく、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載の本発明の技術的思想を逸脱しない範囲内で多様な形態の置換、変形及び変更が可能であることは、当技術分野における通常の知識を有する者に自明のことであり、これもまた特許請求の範囲に記載の技術的思想に属する。
【符号の説明】
【０１９０】
１０  セラミック本体
２１、２２  第１及び第２の外部電極
３１、３２  第１及び第２の内部電極
３３  第１のフローティング電極
４２、４３  第２のフローティング電極（第２−１及び第２−２のフローティング電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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