(57)【要約】【課題】データ用電流パスの占有面積を最小化し、かつ動作速度の低下も抑制する。【解決手段】半導体装置１０は、互いに積層されたインタフェースチップＩＦ及び複数のコアチップと、インタフェースチップＩＦと複数のコアチップのそれぞれとを接続するデータ用電流パスとを備え、インタフェースチップＩＦは、複数のコアチップに対して同時にリードコマンドを供給するコマンドデコーダ３２を有し、複数のコアチップはそれぞれ、メモリセルアレイ５０と、当該コアチップに割り当てられた層アドレスＬＩＤを記憶する層アドレス発生回路４６と、リードコマンドに応じてメモリセルアレイ５０からリードデータを読み出し、層アドレス発生回路４６に記憶される層アドレスＬＩＤに応じたタイミングで、上記データ用電流パスを介してインタフェースチップＩＦに出力するデータコントロール回路５４とを有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
互いに積層されたインタフェースチップ及び複数のコアチップと、
前記複数のコアチップのうちの少なくとも一部に設けられた少なくとも１つの貫通電極を含んで構成され、前記インタフェースチップと前記複数のコアチップのそれぞれとを接続するデータ用電流パスとを備え、
前記インタフェースチップは、
前記複数のコアチップに対して同時にリードコマンドを供給するコマンドデコーダを有し、
前記複数のコアチップはそれぞれ、
複数のメモリセルを含むメモリセルアレイと、
前記複数のコアチップごとに異なるチップ識別情報のうち、当該コアチップに割り当てられた前記チップ識別情報を記憶するチップ識別情報記憶部と、
前記リードコマンドに応じて前記メモリセルアレイからリードデータを読み出し、前記チップ識別情報記憶部に記憶される前記チップ識別情報に応じたタイミングで、前記データ用電流パスを介して前記インタフェースチップに出力する第１の出力回路とを有する
ことを特徴とする半導体装置。
【請求項２】
前記複数のコアチップそれぞれの前記第１の出力回路が前記リードデータを出力するタイミングは、それぞれの出力期間が互いに重複しないよう設定される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記データ用電流パスは複数の前記貫通電極を含んで構成され、
前記データ用電流パスを構成する前記複数の貫通電極は、平面視で同じ位置に設けられ、かつ互いに短絡している
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の出力回路は、前記リードコマンドに応じて前記メモリセルアレイから複数のリードデータを読み出し、前記チップ識別情報記憶部に記憶される前記チップ識別情報に応じたタイミングで、前記データ用電流パスを介して前記インタフェースチップにバースト出力する
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
データ入出力端子をさらに備え、
前記インタフェースチップは、
前記複数のコアチップそれぞれが出力したリードデータを、前記データ入出力端子から外部に出力する第２の出力回路を有する
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
互いに積層されたインタフェースチップ及び複数のコアチップと、
それぞれ前記複数のコアチップのうちの少なくとも一部に設けられた少なくとも１つの貫通電極を含んで構成され、前記インタフェースチップと前記複数のコアチップのそれぞれとを接続する複数のデータ用電流パスとを備え、
前記インタフェースチップは、
前記複数のコアチップに対して同時にリードコマンドを供給するコマンドデコーダを有し、
前記複数のコアチップはそれぞれ、
複数のメモリセルを含むメモリセルアレイと、
前記複数のコアチップごとに異なるチップ識別情報のうち、当該コアチップに割り当てられた前記チップ識別情報を記憶するチップ識別情報記憶部と、
前記リードコマンドに応じて、前記複数のデータ用電流パスごとに前記メモリセルアレイから複数のリードデータを読み出し、前記チップ識別情報記憶部に記憶される前記チップ識別情報に応じたタイミングで、対応する前記データ用電流パスを介して前記インタフェースチップに出力する第１の出力回路とを有する
ことを特徴とする半導体装置。
【請求項７】
データ入出力端子をさらに備え、
前記インタフェースチップは、
前記複数のデータ用電流パスそれぞれを介してパラレルに供給されるリードデータを、前記データ入出力端子からシリアルに外部に出力する第２の出力回路を有する
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数のコアチップそれぞれの前記第１の出力回路が前記リードデータを出力するタイミングは、前記複数のデータ用電流パスごとに、それぞれの出力期間が互いに重複しないよう設定される
ことを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記複数のデータ用電流パスはそれぞれ複数の前記貫通電極を含んで構成され、
同一の前記データ用電流パスを構成する前記複数の貫通電極は、平面視で同じ位置に設けられ、かつ互いに短絡している
ことを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数のコアチップを備える半導体装置に関する。
【背景技術】
【０００２】
近年、電気製品には半導体装置が搭載され、多種の機能を実現するために記憶装置としてのＤＲＡＭ（Dynamic Random Access Memory）の記憶容量は年々増大している。この要求を記憶装置のパッケージ面積を大きくすることなく満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。
【０００３】
マルチチップパッケージは、チップを積層するため、厚さ方向（垂直方向）にパッケージは若干大きくなるものの、横方向（水平方向）へのパッケージサイズは変わらず、積層数に応じて容量を増加させることができる。
【０００４】
このようなマルチチップパッケージとして、外部（例えば、メモリコントローラ）とのインターフェイスを行う、いわゆるフロントエンド部を含むインタフェースチップと、メモリコアの部分からなる複数のコアチップとを積層したものが注目されている。
【０００５】
このようなインタフェースチップを用いるタイプの半導体装置において、隣接するチップ間は、コアチップの基板を貫通する多数の貫通電極(Through Silicon Via)によって、互いに電気的に接続される。これら貫通電極の大部分は、積層方向から見た平面視で同じ位置に設けられた他層の貫通電極と短絡されており、電気的に短絡された一群の貫通電極によって、インタフェースチップと各コアチップとを結ぶ電流パスが形成されている。
【０００６】
データを入出力する際のコアチップの選択は、インタフェースチップから各コアチップに供給されるチップ選択情報によって行われる。各コアチップは、予め割り当てられたチップ識別情報と、チップ選択情報とを比較し、これらが一致した場合に入出力動作を行う。特許文献１には、このような動作の例が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１５７２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、インタフェースチップを用いるタイプの半導体装置では、たとえば、各コアチップのデータ幅よりも大きなデータ幅をインタフェースチップに要求される場合がある。このような例を、貫通電極を用いた積層型半導体装置において、ＤＱが×４（４ＤＱ）であるチップを４積層した半導体装置から×１６（１６ＤＱ）のデータをインタフェースチップに読み出す場合を例に取り、具体的に説明する。
【０００９】
１つ目の方法は、データ入出力用の電流パス（貫通電極を含む電流パス、以下、「データ用電流パス」と称する。）をコアチップごとに設ける方法である。この方法では、各コアチップはそれぞれ独立した４ＤＱ分のデータ用電流パスによってインタフェースに接続されるため、コアチップ間でリードデータの衝突が発生することはない。したがて、複数のコアチップからリードデータを同時に読み出すことができる。しかし一方で、この方法では、１６ＤＱ分すなわち１６本のデータ用電流パスが必要となるため、占有面積が大きくなり、コアチップの強度の低下や、チップサイズ増大の原因となる。
【００１０】
２つ目の方法は、データ用電流パスは各コアチップに共通とし、各コアチップからシリアルにリードデータを取り出す方法である。具体的には、４本のデータ用電流パスを４チップで共用し、ＩＦチップがそれぞれのチップに対して４回コマンドを出力することによって、それぞれのコアチップから出力される×４のデータを４回に分けて受取り、×１６のデータを得ることが考えられる。この方法には、コマンドを４回出力する必要があること、及び、あるコアチップがリードデータを出力した後、次のコアチップがリードデータを出力するまでの間に数クロック分の間隔（オーバーヘッド）が生じ、制御が複雑になることに加えて動作速度が低下してしまうという問題がある。
【００１１】
いずれの方法についても、積層数が大きくなると、問題はさらに大きくなる。すなわち、１つ目の方法では、データ用電流パスがさらに増えることになるため、電流パスの占有面積がさらに大きくなる。また、２つ目の方法では、積層数に応じてオーバーヘッドが加算されることから、動作速度がますます低下することになる。
【課題を解決するための手段】
【００１２】
本発明による半導体装置は、互いに積層されたインタフェースチップ及び複数のコアチップと、前記複数のコアチップのうちの少なくとも一部に設けられた少なくとも１つの貫通電極を含んで構成され、前記インタフェースチップと前記複数のコアチップのそれぞれとを接続するデータ用電流パスとを備え、前記インタフェースチップは、前記複数のコアチップに対して同時にリードコマンドを供給するコマンドデコーダを有し、前記複数のコアチップはそれぞれ、複数のメモリセルを含むメモリセルアレイと、前記複数のコアチップごとに異なるチップ識別情報のうち、当該コアチップに割り当てられた前記チップ識別情報を記憶するチップ識別情報記憶部と、前記リードコマンドに応じて前記メモリセルアレイからリードデータを読み出し、前記チップ識別情報記憶部に記憶される前記チップ識別情報に応じたタイミングで、前記データ用電流パスを介して前記インタフェースチップに出力する第１の出力回路とを有することを特徴とする。
【００１３】
本発明の他の一側面による半導体装置は、互いに積層されたインタフェースチップ及び複数のコアチップと、それぞれ前記複数のコアチップのうちの少なくとも一部に設けられた少なくとも１つの貫通電極を含んで構成され、前記インタフェースチップと前記複数のコアチップのそれぞれとを接続する複数のデータ用電流パスとを備え、前記インタフェースチップは、前記複数のコアチップに対して同時にリードコマンドを供給するコマンドデコーダを有し、前記複数のコアチップはそれぞれ、複数のメモリセルを含むメモリセルアレイと、前記複数のコアチップごとに異なるチップ識別情報のうち、当該コアチップに割り当てられた前記チップ識別情報を記憶するチップ識別情報記憶部と、前記リードコマンドに応じて前記メモリセルアレイから複数のリードデータを読み出し、前記チップ識別情報記憶部に記憶される前記チップ識別情報に応じたタイミングで、前記複数のデータ用電流パスそれぞれを介して前記インタフェースチップに出力する第１の出力回路とを有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、各コアチップからシリアルに、しかも間をおかずにリードデータを出力できるので、データ用電流パスをコアチップ間で共有してもリードデータの衝突が発生することはなく、オーバーヘッドも生じない。したがって、データ用電流パスの占有面積を最小化でき、かつ動作速度の低下も抑制できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の好ましい実施の形態による半導体装置の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【図４】本発明の好ましい実施の形態による半導体装置の回路構成を示すブロック図である。
【図５】本発明の好ましい実施の形態によるデータコントロール回路の内部構成のうち、一斉出力に関連する部分（第１の出力回路）を示す略ブロック図である。
【図６】（ａ）は、本発明の好ましい実施の形態によるカウンタの回路図である。（ｂ）は、本発明の好ましい実施の形態によるカウンタに関連する各信号のタイミング図である。
【図７】（ａ）は、本発明の好ましい実施の形態によるシフトレジスタの回路図である。（ｂ）は、本発明の好ましい実施の形態によるシフトレジスタに関連する各信号のタイミング図である。
【図８】（ａ）は、本発明の好ましい実施の形態によるシフトレジスタの回路図である。（ｂ）は、本発明の好ましい実施の形態によるシフトレジスタに関連する各信号のタイミング図である。
【図９】本発明の好ましい実施の形態によるデコーダの回路図である。
【図１０】本発明の好ましい実施の形態によるマルチプレクサの回路図である。
【図１１】（ａ）及び（ｂ）は、本発明の好ましい実施の形態によるアンド演算回路の回路図である。
【図１２】本発明の好ましい実施の形態による、入力タイミング指示信号及び出力タイミング指示信号、並びに関連する各信号のタイミング図である。
【図１３】本発明の好ましい実施の形態によるＦＩＦＯの回路図である。
【図１４】本発明の好ましい実施の形態による、カラムデコーダからＦＩＦＯに供給されるデータ、ＦＩＦＯが出力するデータ、及びこれらに関連する各信号のタイミング図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１８】
図１に示すように、本実施の形態による半導体装置１０は、互いに同一の機能、構造を持ち、互いに同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７と、コアチップとは異なる製造マスクで製作された１枚のインタフェースチップＩＦ及び１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインタフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極（Through Silicon Via）ＴＳＶによって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１９】
通常のメモリチップである周知で一般的な１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）は、フロントエンド部及びバックエンド部を含み、それ自身が単体チップでも動作し、メモリコントローラと直接通信できるよう構成される。フロントエンド部は、外部端子を介して外部とのインターフェイスを行う機能を有する。バックエンド部は、複数の記憶セルを含み、それら記憶セルへアクセスする機能を有する。コアチップＣＣ０〜ＣＣ７は、このような通常のメモリチップに含まれる回路ブロックのうち、フロントエンド部（フロントエンド機能）に相当する部分が削除された半導体チップである。言い換えれば、コアチップＣＣ０〜ＣＣ７は、原則としてバックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックの例としては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。バックエンド部に含まれる回路ブロックとしては、情報を記憶するメモリセルアレイなどが挙げられる。フロントエンド部が削除されていることから、コアチップの集積度は、一般的な単体チップの記憶集積度よりも高くなっている。
【００２０】
インタフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インタフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において実施されるウェハテストの際の動作を除き、コアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インタフェースチップＩＦが必要である。
【００２１】
インタフェースチップＩＦは、外部と第１の動作周波数で通信するフロントエンド機能を有し、コアチップＣＣ０〜ＣＣ７はそれぞれ、インタフェースチップＩＦとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。コアチップＣＣ０〜ＣＣ７のそれぞれからインタフェースチップＩＦへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりのリードデータのビット数は、インタフェースチップＩＦから各コアチップへ与える一回のリードコマンドに関連している。ここでいうリードデータのビット数は、周知のプリフェッチデータ数に対応する。
【００２２】
インタフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部（８枚のコアチップＣＣ０〜ＣＣ７と通信する信号の処理回路、外部から／外部への信号の処理回路）として機能する。したがって、半導体装置１０と外部の装置との通信は全てインタフェースチップＩＦを介して行われる。もちろん、データの入出力もインタフェースチップＩＦを介して行われる。
【００２３】
図１に示すように、本実施の形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインタフェースチップＩＦが配置されている。しかし、インタフェースチップＩＦの位置はこれに限定されるものではなく、インタフェースチップＩＦをコアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インタフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで配置する場合、又は、インターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インタフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インタフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００２４】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは、半導体装置１０を１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００２５】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われている。また、コアチップＣＣ０〜ＣＣ７及びインタフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、その周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００２６】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の電流パスが構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インタフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインタフェースチップＩＦに入力される。
【００２７】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されており、貫通電極ＴＳＶ２によって構成される電流パスは、途中に内部回路５を含むものとなっている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００２８】
さらに他の一部の貫通電極ＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。貫通電極ＴＳＶ３によって構成される各電流パスは、それぞれいずれか１つのコアチップのみの内部回路６と接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
【００２９】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶには、図２（ａ）〜（ｃ）に示す３タイプ（貫通電極ＴＳＶ１〜貫通電極ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インタフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインタフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，貫通電極ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００３０】
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【００３１】
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００３２】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。なお、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００３３】
図４は、半導体装置１０の回路構成を示すブロック図である。
【００３４】
図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインタフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００３５】
まず、これら外部端子とフロントエンド機能であるインタフェースチップＩＦとの接続関係、並びに、インタフェースチップＩＦの回路構成について説明する。
【００３６】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インタフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インタフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３７】
また、インタフェースチップＩＦにはＤＬＬ回路２２が含まれる。ＤＬＬ回路２２は入出力バッファ回路２３のレプリカ回路を有し、このレプリカ回路を利用して入出力用クロック信号ＬＣＬＫを生成する回路である。具体的には、生成した入出力用クロック信号ＬＣＬＫをレプリカ回路に供給し、その結果としてレプリカ回路から出力される信号が外部クロック信号ＣＫ，／ＣＫと同期するよう、入出力用クロック信号ＬＣＬＫの位相及びデューティーを調整する。ＤＬＬ回路２２が生成した入出力用クロック信号ＬＣＬＫは入出力バッファ回路２３に供給され、入出力バッファ回路２３は、この入出力用クロック信号ＬＣＬＫに同期してリードデータを出力する。ＤＬＬ回路２２をインタフェースチップＩＦに設けるのは、半導体装置１０がリードデータを外部へ出力するに当たり、その出力タイミングを外部クロック信号ＣＫ，／ＣＫに同期させる必要があるからである。外部へのリードデータの出力機能はフロントエンド機能に属するので、バックエンド部であるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００３８】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インタフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インタフェースチップＩＦ内の各種回路ブロックに供給される他、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３９】
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インタフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインタフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インタフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインタフェースチップＩＦ内で行われるためである。
【００４０】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インタフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００４１】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００４２】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７とは、バンクごとに接続される。したがって、例えば各コアチップＣＣ０〜ＣＣ７に含まれるバンク数が８バンクであり、プリフェッチ数が８ビットであるとすると、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は、１つのデータ入出力端子１４当たり６４ビット（８ビット×８バンク）となる。この接続は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を含む電流パス（データ用電流パス）を６４本設けることによって実現される。したがって、例えばデータ入出力端子１４が１６個ある場合には、データ用電流パスの本数は全部で１０２４本（＝６４×１６）となる。これら１０２４本のデータ用電流パスはいずれも、各コアチップＣＣ０〜ＣＣ７により共通に使用される。
【００４３】
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インタフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶ１を用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶ１の数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なる貫通電極ＴＳＶ１を用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１データ入出力端子１４当たり必要な貫通電極ＴＳＶ１の数を半分（３２個）に削減しても構わない。
【００４４】
さらに、データラッチ回路２５には、インタフェースチップ単位で試験を行える機能が付加されている。インタフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインタフェースチップの動作試験を行うことができなくなってしまう。これは、インタフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インタフェースチップを試験することを意味する。インタフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施の形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００４５】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インタフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインタフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００４６】
層アドレスコントロール回路４５は、本実施の形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施の形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００４７】
また、インタフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００４８】
さらに、インタフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００４９】
以上が外部端子とインタフェースチップＩＦとの接続関係、並びに、インタフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００５０】
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。なお、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、各バンクは、互いに排他制御で独立に動作し得る。半導体装置１０外部からは、各バンクに独立にアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより、それぞれ対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係を有している。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、さらにバンク２をアクティブに制御することができる。
【００５１】
メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００５２】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、貫通電極ＴＳＶを介してインタフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。貫通電極ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００５３】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、貫通電極ＴＳＶを介してインタフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【００５４】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインタフェースチップＩＦとの間は、コアチップＣＣ０〜ＣＣ７間で共通の複数本のデータ用電流パスを介してパラレルに接続される。
【００５５】
コントロールロジック回路６３は、貫通電極ＴＳＶを介してインタフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１、カラム制御回路６２、及びデータコントロール回路５４の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極ＴＳＶを介してインタフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
【００５６】
本実施の形態では、コマンドデコーダ３２が各コアチップＣＣ０〜ＣＣ７に対して同時にリードコマンドを供給する場合がある。この場合、層アドレス比較回路４７の出力は、すべてのコアチップで、アクセス対象であることを示すデータとなる。これを受けた各コアチップのコントロールロジック回路６３は、同時に、ロウ制御回路６１、カラム制御回路６２、及びデータコントロール回路５４の制御を開始する。なお、この場合のアドレス信号は、各コアチップＣＣ０〜ＣＣ７で共通である。この制御により、各コアチップＣＣ０〜ＣＣ７で並行してリードデータの読み出しが行われるが、上述したように、各コアチップＣＣ０〜ＣＣ７が共通のデータ用電流パスを使用するため、仮に各コアチップが同時にリードデータの出力を行うとすると、リードデータの衝突が発生してしまう。そこで、本実施の形態によるデータコントロール回路５４は、層アドレスＬＩＤに応じたタイミングで、インタフェースチップＩＦへのリードデータの出力を行う。これにより、各コアチップＣＣ０〜ＣＣ７からシリアルに、別の言葉で言えばそれぞれの出力期間が互いに重複しないよう、リードデータが出力されることになるので、衝突の発生が防止される。詳しくは後述する。
【００５７】
層アドレス発生回路４６は、当該コアチップに割り当てられた層アドレスＬＩＤ（チップ識別情報）を記憶するチップ識別情報記憶部である。層アドレスＬＩＤは各コアチップＣＣ０〜ＣＣ７に固有のデータであり、各コアチップＣＣ０〜ＣＣ７が記憶する層アドレスＬＩＤは、半導体装置１０の初期化時に設定される。
【００５８】
層アドレスＬＩＤの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）が貫通電極ＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスＬＩＤが設定される。
【００５９】
層アドレス発生回路４６には、貫通電極ＴＳＶを介してインタフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスＬＩＤではなく、インクリメントされていない層アドレスＬＩＤを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インタフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【００６０】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【００６１】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路７０には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【００６２】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、貫通電極ＴＳＶを介してインタフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。貫通電極ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して、データコントロール回路５４を含む各種周辺回路に供給される。
【００６３】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェイスを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インタフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施の形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インタフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【００６４】
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
【００６５】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
【００６６】
以上が本実施の形態による半導体装置１０の全体構成である。次に、各コアチップＣＣ０〜ＣＣ７が同時に読み出したリードデータを、各コアチップＣＣ０〜ＣＣ７からインタフェースチップＩＦに対し、各コアチップＣＣ０〜ＣＣ７に共通のデータ用電流パスを用いてシリアルに出力するための構成について説明する。以下では、このようなリードデータの出力を「一斉出力」と称する。また、以下の説明では、簡単のため、コアチップの積層枚数を４とし、１つのデータ用電流パスを介して出力されるリードデータに着目して説明を進める。さらに、各コアチップが、１つのデータ用電流パスを介して、それぞれ４ビットのリードデータをバースト出力するものとして説明する。
【００６７】
図５は、本実施の形態によるデータコントロール回路５４の内部構成のうち、一斉出力に関連する部分（第１の出力回路）を示す略ブロック図である。同図に示すように、データコントロール回路５４は、アンド回路１００、カウンタ１０１、シフトレジスタ１０２，１０３、デコーダ１０４、マルチプレクサ１０５、アンド演算回路１０６，１０７、及びＦＩＦＯ（First In First Out）１０８を有して構成される。
【００６８】
アンド回路１００は、内部クロック信号ＩＣＬＫと、クロックイネーブル信号ＣＫ＿ＥＮを受け、クロック信号ＣＫ＿００を生成する回路である。クロックイネーブル信号ＣＫ＿ＥＮは、図４に示したコントロールロジック回路６３により、一斉出力を行う直前に活性化され、その活性状態が一斉出力の終了まで維持される信号である。これにより、クロック信号ＣＫ＿００は、クロックイネーブル信号ＣＫ＿ＥＮが活性化されている場合にのみ内部クロック信号ＩＣＬＫに等しい信号となり、それ以外の場合には非活性状態となる。
【００６９】
カウンタ１０１は、クロック信号ＣＫ＿００に基づき、クロック信号ＣＫ０，ＣＫ２を生成する回路である。カウンタ１０１には、コントロールロジック回路６３からリセット信号ＲＥＳＥＴも供給される。このリセット信号ＲＥＳＥＴは、図４に示したコントロールロジック回路６３により、一斉出力を行う直前に一時的に活性化される信号である。
【００７０】
図６（ａ）は、カウンタ１０１の回路図である。同図に示すように、カウンタ１０１は、Ｄ型フリップフロップ１１０〜１１２、エクスクルーシブオア回路１１３，１１４、及びアンド回路１１５を有している。
【００７１】
Ｄ型フリップフロップ１１０〜１１２はそれぞれ、入力端子Ｄ、相補の出力端子Ｑ，／Ｑ、リセット端子Ｒ、及びクロック端子を有している。Ｄ型フリップフロップ１１０〜１１２の機能について簡単に説明すると、まず出力端子Ｑ，／Ｑは、リセット端子Ｒの入力が活性化されたことに応じて、それぞれロウ及びハイにリセットされる。この状態は、クロック端子に立ち上がりエッジが到来するまで維持される。クロック端子に立ち上がりエッジが到来すると、出力端子Ｑ，／Ｑの値はそれぞれ、そのときの入力端子Ｄの入力値及びその反転値に変化し、次にクロック端子に立ち上がりエッジが到来するまで、その状態が維持される。
【００７２】
さて、Ｄ型フリップフロップ１１０〜１１２のクロック端子及びリセット端子Ｒには、クロック信号ＣＫ＿００及びリセット信号ＲＥＳＥＴがそれぞれ供給される。Ｄ型フリップフロップ１１０の出力端子／Ｑと入力端子Ｄとは、相互に接続される。Ｄ型フリップフロップ１１０の出力端子Ｑは、エクスクルーシブオア回路１１３及びアンド回路１１５の各一方の入力端子に接続される。Ｄ型フリップフロップ１１１の入力端子Ｄは、エクスクルーシブオア回路１１３の出力端子に接続される。Ｄ型フリップフロップ１１１の出力端子Ｑは、エクスクルーシブオア回路１１３及びアンド回路１１５の各他方の入力端子に接続される。Ｄ型フリップフロップ１１２の入力端子Ｄは、エクスクルーシブオア回路１１４の出力端子に接続される。Ｄ型フリップフロップ１１２の出力端子Ｑは、エクスクルーシブオア回路１１４の一方の入力端子に接続される。アンド回路１１５の出力端子は、エクスクルーシブオア回路１１４の他方の入力端子に接続される。各Ｄ型フリップフロップ１１０〜１１２の出力端子Ｑに現れる信号は、それぞれクロック信号ＣＫ０〜ＣＫ２となる。このうち、クロック信号ＣＫ０，ＣＫ２が、カウンタ１０１の出力信号となる。
【００７３】
図６（ｂ）は、カウンタ１０１に関連する各信号のタイミング図である。同図に示すように、クロック信号ＣＫ０，ＣＫ１，ＣＫ２はそれぞれ、クロック信号ＣＫ＿００の２倍，４倍，８倍の周期を有するクロック信号となる。
【００７４】
図５に戻る。シフトレジスタ１０２は、クロック信号ＣＫ０に基づき、中間信号ＤＳＥＬＩ０Ｔ＜３：０＞を生成する回路である。なお、「ＤＳＥＬＩ０Ｔ＜３：０＞」と表記しているのは、ＤＳＥＬＩ０Ｔ＜０＞〜ＤＳＥＬＩ０Ｔ＜３＞の意味である。これは、後述する他の信号についても同様である。シフトレジスタ１０２にも、コントロールロジック回路６３からリセット信号ＲＥＳＥＴが供給される。
【００７５】
図７（ａ）は、シフトレジスタ１０２の回路図である。同図に示すように、シフトレジスタ１０２は、Ｄ型フリップフロップ１２０〜１２３を有している。このうち、Ｄ型フリップフロップ１２１〜１２３の構成は、上述したＤ型フリップフロップ１１０〜１１２と同様である。一方、Ｄ型フリップフロップ１２０は、上述したＤ型フリップフロップ１１０〜１１２において、リセット端子Ｒをセット端子Ｓに置き換えた構成を有している。これにより、Ｄ型フリップフロップ１２０の出力端子Ｑ，／Ｑは、セット端子Ｒの入力が活性化されたことに応じて、それぞれハイ及びロウにセットされる。
【００７６】
Ｄ型フリップフロップ１２０〜１２３のクロック端子には、クロック信号ＣＫ０の反転信号が供給される。また、Ｄ型フリップフロップ１２０のセット端子及びＤ型フリップフロップ１２１〜１２３のリセット端子には、リセット信号ＲＥＳＥＴが供給される。また、Ｄ型フリップフロップ１２０の入力端子ＤはＤ型フリップフロップ１２３の出力端子Ｑに、Ｄ型フリップフロップ１２１の入力端子ＤはＤ型フリップフロップ１２０の出力端子Ｑに、Ｄ型フリップフロップ１２２の入力端子ＤはＤ型フリップフロップ１２１の出力端子Ｑに、Ｄ型フリップフロップ１２３の入力端子ＤはＤ型フリップフロップ１２２の出力端子Ｑに、それぞれ接続される。中間信号ＤＳＥＬＩ０Ｔ＜０＞〜ＤＳＥＬＩ０Ｔ＜３＞はそれぞれ、Ｄ型フリップフロップ１２０〜１２３の出力端子Ｑから取り出される。
【００７７】
図７（ｂ）は、シフトレジスタ１０２に関連する各信号のタイミング図である。同図に示すように、リセット信号ＲＥＳＥＴが活性状態である間には、中間信号ＤＳＥＬＩ０Ｔ＜０＞が活性化されている。リセット信号ＲＥＳＥＴが非活性に戻ると、クロック信号ＣＫ０の次の立ち下がりエッジで、中間信号ＤＳＥＬＩ０Ｔ＜０＞が非活性となり、代わって中間信号ＤＳＥＬＩ０Ｔ＜１＞が活性化される。以後同様に、クロック信号ＣＫ０の立ち下がりエッジが到来するごとに、中間信号ＤＳＥＬＩ０Ｔ＜２＞、中間信号ＤＳＥＬＩ０Ｔ＜３＞、中間信号ＤＳＥＬＩ０Ｔ＜０＞・・・の順で、順次繰り返し活性化される。各信号の活性期間はクロック信号ＣＫ０の１周期分の長さであり、これはクロック信号ＣＫ＿００の２周期分に相当する。
【００７８】
図５に戻る。シフトレジスタ１０３は、クロック信号ＣＫ２に基づき、中間信号ＤＳＥＬＩＳＴ＜３：０＞を生成する回路である。シフトレジスタ１０３にも、コントロールロジック回路６３からリセット信号ＲＥＳＥＴが供給される。
【００７９】
図８（ａ）は、シフトレジスタ１０２の回路図である。同図に示すように、シフトレジスタ１０２は、Ｄ型フリップフロップ１２５〜１２８を有している。このうち、Ｄ型フリップフロップ１２５の構成は、上述したＤ型フリップフロップ１２０と同様である。また、Ｄ型フリップフロップ１２６〜１２８の構成は、上述したＤ型フリップフロップ１２１〜１２３と同様である。
【００８０】
Ｄ型フリップフロップ１２５〜１２８のクロック端子には、クロック信号ＣＫ２の反転信号が供給される。また、Ｄ型フリップフロップ１２５のセット端子及びＤ型フリップフロップ１２６〜１２８のリセット端子には、リセット信号ＲＥＳＥＴが供給される。また、Ｄ型フリップフロップ１２５の入力端子ＤはＤ型フリップフロップ１２８の出力端子Ｑに、Ｄ型フリップフロップ１２６の入力端子ＤはＤ型フリップフロップ１２５の出力端子Ｑに、Ｄ型フリップフロップ１２７の入力端子ＤはＤ型フリップフロップ１２６の出力端子Ｑに、Ｄ型フリップフロップ１２８の入力端子ＤはＤ型フリップフロップ１２７の出力端子Ｑに、それぞれ接続される。中間信号ＤＳＥＬＩＳＴ＜０＞〜ＤＳＥＬＩＳＴ＜３＞はそれぞれ、Ｄ型フリップフロップ１２６，１２７，１２８，１２５の出力端子Ｑから取り出される。
【００８１】
図８（ｂ）は、シフトレジスタ１０３に関連する各信号のタイミング図である。同図に示すように、リセット信号ＲＥＳＥＴが活性状態である間には、中間信号ＤＳＥＬＩＳＴ＜３＞が活性化されている。リセット信号ＲＥＳＥＴが非活性に戻ると、クロック信号ＣＫ２の次の立ち下がりエッジで、中間信号ＤＳＥＬＩＳＴ＜３＞が非活性となり、代わって中間信号ＤＳＥＬＩＳＴ＜０＞が活性化される。以後同様に、クロック信号ＣＫ２の立ち下がりエッジが到来するごとに、中間信号ＤＳＥＬＩＳＴ＜１＞、中間信号ＤＳＥＬＩＳＴ＜２＞、中間信号ＤＳＥＬＩＳＴ＜３＞・・・の順で、順次繰り返し活性化される。各信号の活性期間はクロック信号ＣＫ２の１周期分の長さであり、これはクロック信号ＣＫ＿００の８周期分に相当する。
【００８２】
図５に戻る。デコーダ１０４は、図４に示した層アドレス発生回路４６に記憶される層アドレスＬＩＤに基づき、スライス識別情報ＳＩＤ＜３：０＞を生成する回路である。ここではコアチップの積層枚数を４としているので、層アドレスＬＩＤは２ビットの情報である。
【００８３】
図９は、デコーダ１０４の回路図である。同図に示すように、デコーダ１０４はアンド回路１３０〜１３３を有しており、アンド回路１３０には層アドレスＬＩＤ＜０＞の反転値と層アドレスＬＩＤ＜１＞の反転値とが、アンド回路１３１には層アドレスＬＩＤ＜０＞と層アドレスＬＩＤ＜１＞の反転値とが、アンド回路１３２には層アドレスＬＩＤ＜０＞の反転値と層アドレスＬＩＤ＜１＞とが、アンド回路１３３には層アドレスＬＩＤ＜０＞と層アドレスＬＩＤ＜１＞とが、それぞれ入力される。スライス識別情報ＳＩＤ＜３：０＞はそれぞれ、アンド回路１３０〜１３３の出力端子から取り出される。以上の構成により、層アドレスＬＩＤ＜１：０＞とスライス識別情報ＳＩＤ＜３：０＞の対応関係は、次の表１のようになる。
【００８４】
【表１】
2013105512.tif 000003
【００８５】
図５に戻る。マルチプレクサ１０５は、中間信号ＤＳＥＬＩＳＴ＜３：０＞及びスライス識別情報ＳＩＤ＜３：０＞を受け、リードデータの出力期間を示す出力期間指示信号ＤＳＥＬＳＩＤＴを生成する回路である。
【００８６】
図１０は、マルチプレクサ１０５の回路図である。同図に示すように、マルチプレクサ１０５はスリーステイトバッファ１４０〜１４３を有している。スリーステイトバッファ１４０〜１４３の入力端子には、それぞれ中間信号ＤＳＥＬＩＳＴ＜３：０＞が入力される。スリーステイトバッファ１４０〜１４３の制御端子には、それぞれスライス識別情報ＳＩＤ＜０＞〜ＳＩＤ＜３＞が入力される。出力期間指示信号ＤＳＥＬＳＩＤＴは、スリーステイトバッファ１４０〜１４３それぞれの出力信号の合成信号である。以上の構成により、出力期間指示信号ＤＳＥＬＳＩＤＴは、コアチップＣＣ０では中間信号ＤＳＥＬＩＳＴ＜０＞に、コアチップＣＣ１では中間信号ＤＳＥＬＩＳＴ＜１＞に、コアチップＣＣ２では中間信号ＤＳＥＬＩＳＴ＜２＞に、コアチップＣＣ３では中間信号ＤＳＥＬＩＳＴ＜３＞に、それぞれ等しい信号となる。
【００８７】
図５に戻る。アンド演算回路１０６は、中間信号ＤＳＥＬＩ０Ｔ＜３：０＞及び中間信号ＤＳＥＬＩＳＴ＜０＞を受け、入力タイミング指示信号ＤＳＥＬＩＴ＜３：０＞を生成する回路である。また、アンド演算回路１０７は、中間信号ＤＳＥＬＩ０Ｔ＜３：０＞及び出力期間指示信号ＤＳＥＬＳＩＤＴを受け、出力タイミング指示信号ＤＳＥＬＯＴ＜３：０＞を生成する回路である。
【００８８】
図１１（ａ）及び図１１（ｂ）はそれぞれ、アンド演算回路１０６，１０７の回路図である。また、図１２は、入力タイミング指示信号ＤＳＥＬＩＴ＜３：０＞及び出力タイミング指示信号ＤＳＥＬＯＴ＜３：０＞、並びに関連する各信号のタイミング図である。図１２には、コアチップＣＣ１での各信号を示している。一部の信号の末尾に付した角括弧内の数字は、その信号にかかるコアチップを示している。
【００８９】
まず、図１１（ａ）に示すように、アンド演算回路１０６はアンド回路１５０〜１５３を有している。アンド回路１５０〜１５３には、それぞれ中間信号ＤＳＥＬＩ０Ｔ＜３：０＞が入力されるとともに、中間信号ＤＳＥＬＩＳＴ＜０＞が共通に供給される。入力タイミング指示信号ＤＳＥＬＩＴ＜３：０＞はそれぞれ、アンド回路１５０〜１５３の出力端子から取り出される。これにより、図１２に示すように、入力タイミング指示信号ＤＳＥＬＩＴ＜３：０＞は、中間信号ＤＳＥＬＩＳＴ＜０＞が活性化されている間、中間信号ＤＳＥＬＩ０Ｔ＜３：０＞に等しい信号となり、それ以外の期間にはロウに固定される。入力タイミング指示信号ＤＳＥＬＩＴ＜３：０＞が活性化される期間は、各コアチップで共通となる。
【００９０】
次に、図１１（ｂ）に示すように、アンド演算回路１０７はアンド回路１５５〜１５８を有している。アンド回路１５５〜１５８には、それぞれ中間信号ＤＳＥＬＩ０Ｔ＜３：０＞が入力されるとともに、出力期間指示信号ＤＳＥＬＳＩＤＴが共通に供給される。出力タイミング指示信号ＤＳＥＬＯＴ＜３：０＞はそれぞれ、アンド回路１５５〜１５８の出力端子から取り出される。これにより、図１２に示すように、出力タイミング指示信号ＤＳＥＬＯＴ＜３：０＞は、出力期間指示信号ＤＳＥＬＳＩＤＴが活性化されている間、中間信号ＤＳＥＬＩ０Ｔ＜３：０＞に等しい信号となり、それ以外の期間にはロウに固定される。出力タイミング指示信号ＤＳＥＬＯＴ＜３：０＞が活性化される期間は、コアチップごとに異なることになる。具体的には、コアチップＣＣ０からコアチップＣＣ３の順で順次、出力タイミング指示信号ＤＳＥＬＯＴ＜３：０＞が活性化される。
【００９１】
図５に戻る。ＦＩＦＯ１０８は、カラムデコーダ５２を介してメモリセルアレイ５０（図４）に記憶されているデータ（リードデータ）を受け取り、データ用電流パスＤＬを介して、インタフェースチップＩＦ内のデータラッチ回路２５に出力する回路である。上述したように、このデータ用電流パスＤＬは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を含んで構成され、各コアチップにより共通に使用される。また、ＦＩＦＯ１０８がカラムデコーダ５２からリードデータを受け取るタイミングは入力タイミング指示信号ＤＳＥＬＩＴ＜３：０＞によって制御され、ＦＩＦＯ１０８がデータ用電流パスＤＬにリードデータを出力するタイミングは出力タイミング指示信号ＤＳＥＬＯＴ＜３：０＞によって制御される。
【００９２】
図１３は、ＦＩＦＯ１０８の回路図である。また、図１４は、カラムデコーダ５２からＦＩＦＯ１０８に供給されるデータＤＡＴＡ＿ＩＮ、ＦＩＦＯ１０８が出力するデータＤＡＴＡ＿ＯＵＴ、及びこれらに関連する各信号のタイミング図である。
【００９３】
図１３に示すように、ＦＩＦＯ１０８は、スリーステイトバッファ１６０〜１７１を有している。スリーステイトバッファ１６０〜１６３の入力端子には、カラムデコーダ５２から供給されるデータＤＡＴＡ＿ＩＮが共通に供給される。スリーステイトバッファ１６０〜１６３の制御端子には、それぞれ入力タイミング指示信号ＤＳＥＬＩＴ＜０＞〜ＤＳＥＬＩＴ＜３＞が供給される。スリーステイトバッファ１６８〜１７１の入力端子は、それぞれ配線Ｗ１〜Ｗ４を介して、スリーステイトバッファ１６０〜１６３の出力端子に接続される。スリーステイトバッファ１６８〜１７１の制御端子には、それぞれ出力タイミング指示信号ＤＳＥＬＯＴ＜０＞〜ＤＳＥＬＯＴ＜３＞が供給される。スリーステイトバッファ１６４〜１６７の入力端子はそれぞれ、スリーステイトバッファ１６８〜１７１の入力端子に接続される。スリーステイトバッファ１６４の出力端子及び入力端子はともに、配線Ｗ１に接続される。ただし、出力端子は、対応する入力端子より配線Ｗ１の入力端に近い位置（スリーステイトバッファ１６０の出力端子に近い位置）に接続される。スリーステイトバッファ１６５〜１６７についても、接続先がそれぞれ配線Ｗ２〜Ｗ４であること以外は同様である。スリーステイトバッファ１６４〜１６７の制御端子には、それぞれ入力タイミング指示信号ＤＳＥＬＩＴ＜０＞〜ＤＳＥＬＩＴ＜３＞の反転信号が供給される。
【００９４】
図１４に示すように、データＤＡＴＡ＿ＩＮは、メモリセルアレイ５０（図４）からバースト出力された、４ビットのデータＤ０〜Ｄ３により構成される。各データの活性期間は、図１４に示すように、クロック信号ＣＫ＿００の周期で２周期分である。
【００９５】
ここで、図４に示したコントロールロジック回路６３は、一斉出力を指示するリードコマンドを受け取った後、まず初めにロウ制御回路６１及びカラム制御回路６２を制御することにより、アドレス信号が示す４個のメモリセルから各１ビット計４ビット分のデータＤ０〜Ｄ３をセンス回路５３に取り出して、一時記憶させる。そして、カラムデコーダ５２内のカラムスイッチを制御することにより、図１４に示すように、入力タイミング指示信号ＤＳＥＬＩＴ＜０＞〜ＤＳＥＬＩＴ＜３＞がそれぞれ活性化するタイミングに合わせて、ＦＩＦＯ１０８の入力端子にデータＤ０〜Ｄ３をバースト入力する。これにより、ＦＩＦＯ１０８は、それぞれ入力タイミング指示信号ＤＳＥＬＩＴ＜０＞〜ＤＳＥＬＩＴ＜３＞が活性化するタイミングで、データＤ０〜Ｄ３を受け取ることが可能になる。
【００９６】
入力タイミング指示信号ＤＳＥＬＩＴ＜０＞に同期して入力されたデータＤ０は、図１４に示すように、次に入力タイミング指示信号ＤＳＥＬＩＴ＜０＞が活性化するまで、配線Ｗ１にホールド信号Ｄ＿ＦＦ＜０＞として保持される。データＤ１〜Ｄ３についても同様である。図１４には、データＤ０〜Ｄ３にそれぞれ対応するホールド信号Ｄ＿ＦＦ＜０＞〜Ｄ＿ＦＦ＜３＞について、対応するデータを保持している期間を示している。
【００９７】
データＤ０〜Ｄ３が保持されている期間に出力タイミング指示信号ＤＳＥＬＯＴ＜３：０＞が活性化されると、それに応じてスリーステイトバッファ１６８〜１７１が順次活性化する。これにより、図１４に示すように、ＦＩＦＯ１０８から４ビット分のデータＤＡＴＡ＿ＯＵＴがバースト出力される。
【００９８】
以上の構成により、コアチップＣＣ０〜ＣＣ３がそれぞれ出力するデータＤＡＴＡ＿ＯＵＴ（リードデータ）は、シリアルに出力されることになる。つまり、図１４に示すように、まず初めにコアチップＣＣ０から４ビット分のリードデータがバースト出力され、続けてコアチップＣＣ１から４ビット分のリードデータがバースト出力され、さらに続けてコアチップＣＣ２から４ビット分のリードデータがバースト出力され、最後にコアチップＣＣ３から４ビット分のリードデータがバースト出力されることになる。こうして各コアチップからシリアルに出力されたリードデータは、図２（ａ）に示したタイプの貫通電極ＴＳＶ１を含む電流パスを介して、図４に示したデータラッチ回路２５に供給される。
【００９９】
上述したように、以上の説明は１つのデータ用電流パスに着目して行ったものである。データラッチ回路２５には、この１つのデータ用電流パスを介して、１６ビット（＝コアチップ数４×バースト出力ビット数４）のリードデータがシリアルに供給される。しかし実際には、上述したように、バンク数、プリフェッチ数、及びデータ入出力端子の数を乗算することにより得られる数のデータ用電流パスが存在し、それぞれを経由して、各コアチップから１６ビットのリードデータがシリアルに供給される。データラッチ回路２５及び入出力バッファ回路２３は、こうして各コアチップから複数本のデータ用電流パスを介してパラレルに供給されるリードデータを、各データ入出力端子１４を介して外部に出力する出力回路（第２の出力回路）として機能する。具体的には、まずデータラッチ回路２５は、各コアチップから供給されるリードデータを、データ入出力端子１４ごとにシリアル変換し、入出力バッファ回路２３に供給する。そして、入出力バッファ回路２３が入出力用クロック信号ＬＣＬＫに同期した出力動作を行うことにより、各コアチップから出力されたリードデータは、外部クロック信号ＣＫ，／ＣＫに同期して、各データ入出力端子１４から出力される。
【０１００】
以上説明したように、本実施の形態による半導体装置１０によれば、各コアチップからシリアルに、しかも間をおかずにリードデータを出力できるので、データ用電流パスをコアチップ間で共有してもリードデータの衝突が発生することはなく、オーバーヘッドも生じない。したがって、データ用電流パスの占有面積を最小化でき、かつ動作速度の低下も抑制できる。
【０１０１】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０２】
例えば、上記実施の形態では、各コアチップが、１つのデータ用電流パスを介して、それぞれ４ビットのリードデータをバースト出力するとしたが、各コアチップが１つのデータ用電流パスを介して出力するリードデータは、それぞれ１ビット以上であればよい。各コアチップは、こうして出力するリードデータのビット数が２以上である場合に、バースト出力を行うことになる。
【符号の説明】
【０１０３】
ＢＬ                        ビット線
ＣＣ０〜ＣＣ７              コアチップ
ＩＢ                        入力バッファ
ＩＦ                        インタフェースチップ
ＩＰ                        インターポーザ
ＭＣ                        メモリセル
ｎ１，ｎ２                  ノード
ＯＢ                        出力バッファ
ＴＨ１〜ＴＨ３，９２        スルーホール電極
ＴＳＶ，ＴＳＶ１〜ＴＳＶ３  貫通電極
ＷＬ                        ワード線
４〜６                      内部回路
１０                        半導体装置
１１ａ，１１ｂ              クロック端子
１１ｃ                      クロックイネーブル端子
１２ａ〜１２ｅ              コマンド端子
１３                        アドレス端子
１４                        データ入出力端子
１５ａ，１５ｂ              データストローブ端子
１６                        キャリブレーション端子
１７ａ，１７ｂ              電源端子
２１                        クロック発生回路
２２                        ＤＬＬ回路
２３                        入出力バッファ回路
２４                        キャリブレーション回路
２５                        データラッチ回路
３１                        コマンド入力バッファ
３２                        コマンドデコーダ
３３                        不良チップ情報保持回路
４１                        アドレス入力バッファ
４２                        モードレジスタ
４３，７１                  パワーオン検出回路
４４                        層アドレス設定回路
４５                        層アドレスコントロール回路
４６                        層アドレス発生回路
４７                        層アドレス比較回路
５０                        メモリセルアレイ
５１                        ロウデコーダ
５２                        カラムデコーダ
５３                        センス回路
５４                        データコントロール回路
５５                        入出力回路
６１                        ロウ制御回路
６１ａ                      アドレスバッファ
６１ｂ                      リフレッシュカウンタ
６２                        カラム制御回路
６２ａ                      アドレスバッファ
６２ｂ                      バーストカウンタ
６３                        コントロールロジック回路
６４                        モードレジスタ
６５                        コマンドデコーダ
７０                        内部電圧発生回路
８０                        シリコン基板
８１                        層間絶縁膜
８２                        絶縁リング
８３，８６                  貫通電極の端部
８４                        裏面バンプ
８５                        表面バンプ
９１                        電極
９３                        再配線層
９４                        ＮＣＦ
９５                        リードフレーム
９６                        アンダーフィル
９７                        封止樹脂
１００，１１５，１３０〜１３３，１５０〜１５３，１５５〜１５８  アンド回路
１０１                      カウンタ
１０２，１０３              シフトレジスタ
１０４                      デコーダ
１０５                      マルチプレクサ
１０６，１０７              アンド演算回路
１０８                      ＦＩＦＯ
１１０〜１１２，１２０〜１２３，１２５〜１２８  Ｄ型フリップフロップ
１１３，１１４              エクスクルーシブオア回路
１４０〜１４３，１６０〜１６１  スリーステイトバッファ
【図１】
2013105512.tif 000004
【図２】
2013105512.tif 000005
【図３】
2013105512.tif 000006
【図４】
2013105512.tif 000007
【図５】
2013105512.tif 000008
【図６】
2013105512.tif 000009
【図７】
2013105512.tif 000010
【図８】
2013105512.tif 000011
【図９】
2013105512.tif 000012
【図１０】
2013105512.tif 000013
【図１１】
2013105512.tif 000014
【図１２】
2013105512.tif 000015
【図１３】
2013105512.tif 000016
【図１４】
2013105512.tif 000017