(57)【要約】【課題】大面積のアクティブ面積を有するＳＯＩ基板を製造する。【解決手段】Ｓｉを含む基板の一つの面の一部の上方に、ＳｉＧｅを含む第１の層と、Ｓｉを含む第２の層とを基板側からこの順に配置する積層部を形成する工程（ａ）と、積層部の上方と基板の積層部が形成された領域とは異なる領域の上方とにまたがる第３の層を形成する工程（ｂ）と、積層部の上方に位置する第３の層及び第２の層の各一部をエッチングすることにより、第１の層の一部を露出させる工程（ｃ）と、工程（ｃ）において露出した第１の層を、基板の第１の面に沿った方向にエッチングする工程（ｄ）と、工程（ｃ）においてエッチングされた第２の層を、基板の第１の面に沿った方向にエピタキシャル成長させる工程（ｅ）と、積層部が形成された領域の基板と、第２の層との間にＳｉＯ２を含む第４の層を形成する工程（ｆ）と、を含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
Ｓｉを含む基板の一つの面の一部の上方に、ＳｉＧｅを含む第１の層と、Ｓｉを含む第２の層とを前記基板側からこの順に配置する積層部を形成する工程（ａ）と、
前記積層部の上方と、前記基板の前記積層部が形成された領域とは異なる領域の上方とにまたがる第３の層を形成する工程（ｂ）と、
前記積層部の上方に位置する前記第３の層及び前記第２の層の各一部をエッチングすることにより、前記第１の層の一部を露出させる工程（ｃ）と、
前記工程（ｃ）において露出した前記第１の層を、前記基板の前記第１の面に沿った方向にエッチングする工程（ｄ）と、
前記工程（ｃ）においてエッチングされた前記第２の層を、前記基板の前記第１の面に沿った方向にエピタキシャル成長させる工程（ｅ）と、
前記工程（ｅ）の後、又は、前記工程（ｄ）と前記工程（ｅ）との間に、前記積層部が形成された領域の前記基板と、前記第２の層との間にＳｉＯ２を含む第４の層を形成する工程（ｆ）と、
を含む半導体基板の製造方法。
【請求項２】
請求項１において、
前記工程（ｆ）は、前記工程（ｅ）の後に行われ、前記基板及び前記第２の層を熱処理することにより前記第４の層を形成する工程である半導体基板の製造方法。
【請求項３】
請求項１において、
前記工程（ｆ）は、前記工程（ｄ）と前記工程（ｅ）との間に行われ、前記基板と前記第２の層との間にＳｉＯ２を含む液体又は気体を到達させて前記第４の層を形成する工程である半導体基板の製造方法。
【請求項４】
請求項１乃至請求項３の何れか一項において、
前記工程（ａ）と前記工程（ｂ）との間に、前記第２の層の上方にＳｉＮを含む第５の層を形成する工程（ｇ）をさらに含む半導体基板の製造方法。
【請求項５】
請求項１乃至請求項４の何れか一項において、
前記工程（ｃ）は、前記第３の層及び前記第２の層に貫通孔を形成する工程である半導体基板の製造方法。
【請求項６】
請求項１乃至請求項４の何れか一項において、
前記工程（ｃ）は、前記基板の厚み方向からの平面視において、前記第２の層を複数の領域に分割する工程である半導体基板の製造方法。
【請求項７】
請求項１乃至請求項６の何れか一項において、
前記工程（ｃ）は、前記基板の厚み方向からの平面視において、前記第３の層及び前記第２の層の各一部である矩形状の領域をエッチングする工程である半導体基板の製造方法。
【請求項８】
請求項１乃至請求項７の何れか一項記載の方法によって半導体基板を製造する工程と、
前記半導体基板の前記第２の層に半導体素子を形成する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ（Silicon On Insulator）基板上に形成された電界効果型トランジスターは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量の小ささなどの点から、その有用性が注目されている。
【０００３】
ＳＯＩ基板としては、ＳＩＭＯＸ（Separation by Implanted Oxygen）基板や貼り合わせ基板の他、下記の非特許文献１に記載されたＳＢＳＩ（Separation by Bonding Silicon Island）法によって製造された基板が知られている。
【０００４】
非特許文献１に開示されたＳＢＳＩ法においては、Ｓｉ基板上にＳｉＧｅ層を成膜し、その上にＳｉ層を成膜する。そして、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層を選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。さらに、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ２層を形成する。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】T. Sakai et al., Second International SiGe Technology and Device Meeting, Meeting Abstract, pp. 230-231, May (2004)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳｉＧｅ層を除去するためのエッチング液としては、例えば、ＳｉとＳｉＧｅとの選択比を高くできるフッ硝酸が用いられる。しかしながら、ＳｉとＳｉＧｅとの選択比を高く維持できる処理時間には限界があるため、大面積のアクティブ面積を有するＳＯＩ基板を製造することは困難である。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、大面積のアクティブ面積を有するＳＯＩ基板を製造可能な半導体基板の製造方法と、この半導体基板を用いた半導体装置の製造方法を提供することに関連している。
【課題を解決するための手段】
【０００８】
本発明の幾つかの態様において、半導体基板の製造方法は、Ｓｉを含む基板の一つの面の一部の上方に、ＳｉＧｅを含む第１の層と、Ｓｉを含む第２の層とを基板側からこの順に配置する積層部を形成する工程（ａ）と、積層部の上方と基板の積層部が形成された領域とは異なる領域の上方とにまたがる第３の層を形成する工程（ｂ）と、積層部の上方に位置する第３の層及び第２の層の各一部をエッチングすることにより、第１の層の一部を露出させる工程（ｃ）と、工程（ｃ）において露出した第１の層を、基板の第１の面に沿った方向にエッチングする工程（ｄ）と、工程（ｃ）においてエッチングされた第２の層を、基板の第１の面に沿った方向にエピタキシャル成長させる工程（ｅ）と、工程（ｅ）の後、又は、工程（ｄ）と工程（ｅ）との間に、積層部が形成された領域の基板と、第２の層との間にＳｉＯ２を含む第４の層を形成する工程（ｆ）と、を含む。
この態様によれば、大面積のアクティブ面積を有するＳＯＩ基板を製造することが可能となる。
【０００９】
上述の態様において、工程（ｆ）は、工程（ｅ）の後に行われ、基板及び第２の層を熱処理することにより第４の層を形成する工程であることが望ましい。
これによれば、工程（ｃ）におけるエッチングの面積に関わらず、工程（ｆ）において第４の層を形成することができる。
【００１０】
上述の態様において、工程（ｆ）は、工程（ｄ）と工程（ｅ）との間に行われ、基板と第２の層との間にＳｉＯ２を含む液体又は気体を到達させて第４の層を形成する工程であってもよい。
これによれば、工程（ｃ）におけるエッチングによって形成された貫通孔又は隙間等を用いて、基板と第２の層との間にＳｉＯ２を含む液体又は気体を到達させることができる。
【００１１】
上述の態様において、工程（ａ）と工程（ｂ）との間に、第２の層の上方にＳｉＮを含む第５の層を形成する工程（ｇ）をさらに含むことが望ましい。
これによれば、工程（ｄ）において第２の層を保護することができる。
【００１２】
上述の態様において、工程（ｃ）は、第３の層及び第２の層に貫通孔を形成する工程であることが望ましい。
これによれば、工程（ｅ）において第２の層に大きな格子欠陥が生じることを抑制できる。
【００１３】
上述の態様において、工程（ｃ）は、基板の厚み方向からの平面視において、第２の層を複数の領域に分割する工程であってもよい。
これによれば、工程（ｄ）において効率良く第１の層をエッチングすることができる。
【００１４】
上述の態様において、工程（ｃ）は、基板の厚み方向からの平面視において、第３の層及び第２の層の各一部である矩形状の領域をエッチングする工程であってもよい。
【００１５】
本発明の他の態様において、半導体装置の製造方法は、上述の方法によって半導体基板を製造する工程と、半導体基板の第２の層に半導体素子を形成する工程と、
を含む。
この態様によれば、大面積のアクティブ面積を有するＳＯＩ基板を用いた半導体装置を製造することが可能となる。
なお、「上方」とは、表面を基準として、裏面に向かう方向とは反対の方向を意味する。
また、「積層部が形成された領域」とは、積層部が存在する場所の意味であり、「積層部が形成された領域とは異なる領域」とは、「積層部が形成された領域」と重なる部分がないことを意味する。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態における各工程の平面図及び断面図。
【図２】第１の実施形態における各工程の平面図及び断面図。
【図３】第１の実施形態における各工程の平面図及び断面図。
【図４】第１の実施形態における各工程の平面図及び断面図。
【図５】第１の実施形態における各工程の平面図及び断面図。
【図６】第１の実施形態における各工程の平面図及び断面図。
【図７】第１の実施形態における各工程の平面図及び断面図。
【図８】第１の実施形態における各工程の平面図及び断面図。
【図９】第２の実施形態における一部の工程を示す断面図。
【図１０】第２の実施形態における一部の工程を示す断面図。
【図１１】第３の実施形態における各工程の平面図及び断面図。
【図１２】第３の実施形態における各工程の平面図及び断面図。
【図１３】第３の実施形態における各工程の平面図及び断面図。
【図１４】第３の実施形態における各工程の平面図及び断面図。
【図１５】第３の実施形態における各工程の平面図及び断面図。
【図１６】第３の実施形態における各工程の平面図及び断面図。
【図１７】第３の実施形態における各工程の平面図及び断面図。
【図１８】第３の実施形態における各工程の平面図及び断面図。
【図１９】第３の実施形態における一部の工程を示す断面図。
【図２０】第４の実施形態に係る半導体装置の断面図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
【００１８】
＜１．第１の実施形態＞
図１〜図８は、本発明の第１の実施形態に係る半導体基板の製造方法における各工程の平面図及び断面図である。
【００１９】
まず、図１に示すように、単結晶シリコン基板１０の上面の一部である第１の領域１０ａ上に積層部を形成する。積層部は、シリコンゲルマニウム（ＳｉＧｅ）層１１（第１の層）とシリコン層１２（第２の層）とを基板側からこの順に配置したものである。具体的には、基板１０上にまずシリコンゲルマニウム層１１を形成し、シリコンゲルマニウム層１１上に、シリコンをエピタキシャル成長させてシリコン層１２を形成する。
次に、図２に示すように、シリコン層１２の上及び基板１０の上面の第２の領域１０ｂ上にまたがるように、酸化シリコン層１３（第３の層）を成膜する。第２の領域１０ｂは、基板１０の上面の積層部が形成された第１の領域１０ａとは異なる領域である。
【００２０】
次に、図３に示すように、第１の領域１０ａ上の酸化シリコン層１３及びシリコン層１２の各一部をエッチングすることにより、酸化シリコン層１３及びシリコン層１２に複数の貫通孔１３ａを形成する。この貫通孔１３ａを形成することによって、シリコンゲルマニウム層１１の一部が露出する。さらに、酸化シリコン層１３、シリコン層１２及びシリコンゲルマニウム層１１の側面１３ｃをパターニングすることにより、シリコンゲルマニウム層１１の側面を露出させてもよい。また、基板１０の厚み方向からの平面視において、貫通孔１３ａは矩形状でもよいし、他の形状でもよい。
【００２１】
次に、図４に示すように、シリコンゲルマニウム層１１をエッチングすることにより除去する。このエッチングは、貫通孔１３ａからエッチング液を導入することにより、基板１０の面に沿った方向に進行させる。さらに、貫通孔１３ａからだけでなく、シリコンゲルマニウム層１１の側面からも併せてエッチング液を導入してもよい。
シリコンゲルマニウム層１１を除去すると、基板１０とシリコン層１２との間には空隙１１ａが形成される。但し、シリコン層１２は、酸化シリコン層１３の下面に支持されている。
【００２２】
次に、図５に示すように、シリコン層１２を基板１０の面に沿った方向にエピタキシャル成長させる。これにより、貫通孔１３ａのうち、シリコン層１２に形成された部分が閉塞される。
【００２３】
次に、図６に示すように、基板１０を熱処理することにより、基板１０の第１の領域１０ａ上において、基板１０とシリコン層１２との対向面を酸化させる。これにより、基板１０とシリコン層１２との間の空隙１１ａが酸化シリコン層１４（第４の層）によって埋められる。このように、１回の熱酸化工程で酸化シリコン層１４を形成することができるので、均一な膜質を有し、絶縁破壊の起こりにくい酸化シリコン層１４を形成できる。また、シリコン層１２の貫通孔１３ａを閉塞した後で酸化シリコン層１４を形成するので、貫通孔１３ａの大きさに関わらず、酸化シリコン層１４を形成することができる。
【００２４】
次に、図７に示すように、酸化シリコン層１３上及び貫通孔１３ａ内に、酸化シリコン層１６をＣＶＤ（Chemical Vapor Deposition）法によって成膜する。
最後に、図８に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン層１２上の酸化シリコン層１３及び酸化シリコン層１６を除去する。このとき、予め図７の工程において貫通孔１３ａ内に酸化シリコン層１６が埋め込まれているので、ＣＭＰ処理における平坦性を確保することができる。さらに、ＢＨＦ（バッファードフッ酸）やＤＨＦ（希フッ酸）を用いたエッチングを行ってもよい。
以上の工程により、酸化シリコン層１４とその上の薄いシリコン層１２とを有するＳＯＩ基板１００が形成される。
【００２５】
なお、シリコンゲルマニウム層１１にエッチング液を到達させるために、図３に示す工程において貫通孔１３ａを形成する場合について説明したが、これに限らず、スリット状の隙間を形成してもよい。スリット状の隙間については、第３の実施形態において説明する。
【００２６】
＜２．第２の実施形態＞
図９及び図１０は、本発明の第２の実施形態に係る半導体基板の製造方法における一部の工程を示す断面図である。
第１の実施形態においては、図１において形成したシリコン層１２の上に、図２において酸化シリコン層１３を形成したが、シリコン層１２と酸化シリコン層１３との間に、窒化シリコン層１５（第５の層）を形成してもよい。
【００２７】
図９は、上述の図３（Ｂ）に相当する工程を示し、図１０は、上述の図４（Ｂ）に相当する工程を示す。第２の実施形態において、貫通孔１３ａは、酸化シリコン層１３と、窒化シリコン層１５と、シリコン層１２とに形成され、これらを貫通する。このような構成とすることにより、図１０におけるシリコンゲルマニウム層１１のエッチング工程において、仮に酸化シリコン層１３の一部がエッチングされ、酸化シリコン層１３の端面が後退してしまった場合でも、窒化シリコン層１５によってシリコン層１２が保護される。
【００２８】
また、窒化シリコン層１５を形成した場合には、図８において説明した平坦化工程において、窒化シリコン層１５がＣＭＰ処理のストッパーとして機能する。従って、ＳＯＩ基板の平坦性を向上することができる。ストッパーとなった窒化シリコン層１５は、さらにウェットエッチングを行うことにより除去することができる。
他の点については第１の実施形態と同様である。
【００２９】
＜３．第３の実施形態＞
図１１〜図１９は、本発明の第３の実施形態に係る半導体基板の製造方法における各工程の平面図及び断面図である。第１の実施形態においては、シリコン層１２の貫通孔１３ａを閉塞した後に、酸化シリコン層１４を形成するのに対し、第３の実施形態においては、酸化シリコン層１４を形成した後に、シリコン層１２の隙間１３ｂを閉塞する。
【００３０】
まず、図１１に示すように、単結晶シリコン基板１０の上面の一部である第１の領域１０ａ上に積層部を形成する。積層部は、シリコンゲルマニウム（ＳｉＧｅ）層１１（第１の層）とシリコン層１２（第２の層）とを基板側からこの順に配置したものである。具体的には、基板１０上にまずシリコンゲルマニウム層１１を形成し、シリコンゲルマニウム層１１上に、シリコンをエピタキシャル成長させてシリコン層１２を形成する。さらに、シリコン層１２の上に窒化シリコン層１５（第５の層）を形成する。なお、第１の実施形態と同様に、窒化シリコン層１５を形成しなくてもよい。
次に、図１２に示すように、窒化シリコン層１５の上及び基板１０の上面の第２の領域１０ｂ上にまたがるように、酸化シリコン層１３（第３の層）を成膜する。第２の領域１０ｂは、基板１０の上面の積層部が形成された第１の領域１０ａとは異なる領域である。
【００３１】
次に、図１３に示すように、第１の領域１０ａ上の酸化シリコン層１３と、窒化シリコン層１５及びシリコン層１２の各一部をエッチングすることにより、酸化シリコン層１３、窒化シリコン層１５及びシリコン層１２に複数のスリット状の隙間１３ｂを形成する。この隙間１３ｂを形成することによって、酸化シリコン層１３、窒化シリコン層１５及びシリコン層１２が基板１０の厚み方向からの平面視において複数の領域に分割され、シリコンゲルマニウム層１１の一部が露出する。なお、基板１０の厚み方向からの平面視において、隙間１３ｂは矩形状でもよいし、他の形状でもよい。
【００３２】
次に、図１４に示すように、シリコンゲルマニウム層１１をエッチングすることにより除去する。このエッチングは、隙間１３ｂからエッチング液を導入することにより、基板１０の面に沿った方向に進行させる。
シリコンゲルマニウム層１１を除去すると、基板１０とシリコン層１２との間には空隙１１ａが形成される。但し、シリコン層１２は、窒化シリコン層１５の下面に支持されている。
【００３３】
次に、図１５に示すように、基板１０上に酸化シリコンを含むＳＯＧ（Spin on Glass）等の液体を塗布して熱処理することにより、基板１０の上面に酸化シリコン層１４（第４の層）を形成する。この酸化シリコン層１４によって、基板１０とシリコン層１２との間の空隙１１ａも埋められる。なお、酸化シリコンを含む液体を塗布する場合に限らず、ＣＶＤ法によって酸化シリコン層を堆積させてもよい。このように、１回の工程で酸化シリコン層１４を形成することができるので、均一な膜質を有し、絶縁破壊の起こりにくい酸化シリコン層１４を形成できる。
【００３４】
次に、図１６に示すように、シリコン層１２を基板１０の面に沿った方向にエピタキシャル成長させる。これにより、隙間１３ｂのうち、シリコン層１２に形成された部分が閉塞される。すなわち、図１３に示す工程において複数の領域に分割されたシリコン層１２は、再び一体化される。
【００３５】
次に、図１７に示すように、酸化シリコン層１３上及び隙間１３ｂ内に、酸化シリコン層１６をＣＶＤ法によって成膜する。
次に、図１８に示すように、ＣＭＰ法により、酸化シリコン層１３及び酸化シリコン層１６の一部を除去することにより平坦化する。このとき、予め図１７の工程において隙間１３ｂ内に酸化シリコン層１６が埋め込まれているので、ＣＭＰ処理における平坦性を確保することができる。さらに、窒化シリコン層１５が、ＣＭＰ処理のストッパーとして機能する。従って、窒化シリコン層１５と、酸化シリコン層１６のうち窒化シリコン層１５と同一の高さまで堆積した部分は、シリコン層１２上に残る。
【００３６】
最後に、図１９に示すように、シリコン層１２上の窒化シリコン層１５と酸化シリコン層１６を、ウェットエッチングによって除去する。
以上の工程により、酸化シリコン層１４とその上の薄いシリコン層１２とを有するＳＯＩ基板１００が形成される。
【００３７】
なお、シリコンゲルマニウム層１１にエッチング液を到達させるために、図１３に示す工程においてはスリット状の隙間１３ｂを形成する場合について説明したが、これに限らず、第１の実施形態において説明した貫通孔１３ａを形成してもよい。貫通孔１３ａを形成した場合には、シリコン層１２の貫通孔１３ａを閉塞する工程において大きな格子欠陥が生じにくいという利点がある。
【００３８】
＜４．第４の実施形態＞
図２０は、本発明の第４の実施形態に係る半導体装置の断面図である。第４の実施形態においては、上述の第１〜第３の実施形態の何れかによって、大面積のシリコン層１２が形成された複数の領域を有するＳＯＩ基板１００に、複数の半導体素子５０を形成している。
【００３９】
半導体素子５０は、それぞれ、１つのシリコン層１２の全体をアクティブ領域としている。すなわち、半導体素子５０は、シリコン層１２の両端に形成された第１の導電型（Ｐ型又はＮ型）の不純物領域１２ａと、不純物領域１２ａの間に形成された第２の導電型（Ｎ型又はＰ型）の不純物領域１２ｂと、不純物領域１２ｂ上に形成されたゲート絶縁膜５１及びゲート電極５２とを含んでいる。
第４の実施形態によれば、大面積のシリコン層１２を用いて、大電流を流すことができるトランジスター等の半導体素子を実装した半導体装置を製造することができる。
【符号の説明】
【００４０】
１０…基板、１０ａ…第１の領域、１０ｂ…第２の領域、１１…シリコンゲルマニウム層、１１ａ…空隙、１２…シリコン層、１２ａ…不純物領域、１２ｂ…不純物領域、１３…酸化シリコン層、１３ａ…貫通孔、１３ｂ…隙間、１３ｃ…側面、１４…酸化シリコン層、１５…窒化シリコン層、１６…酸化シリコン層、５０…半導体素子、５１…ゲート絶縁膜、５２…ゲート電極、１００…ＳＯＩ基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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