(57)【要約】      （修正有）【課題】ＤＭＯＳトランジスタとＣＭＯＳトランジスタを同一の半導体基板上に形成する製造方法を提供する。【解決手段】ＤＭＯＳトランジスタ、ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタを備える半導体装置の製造方法であって、前記ＤＭＯＳトランジスタは、前記半導体基板の上面に隣接して形成され、ドレインおよびソースと同じ導電型で不純物濃度が低い第１不純物領域Ｎ−２０２と、第１不純物領域とは反対の導電型の第２不純物領域Ｐ−２０３とを備え、第１不純物領域は、ドレイン領域を取り囲むように、第２不純物領域は、ソース領域を取り囲むように形成される。第１不純物領域は、ＮＭＯＳ及びＰＭＯＳトランジスタのいずれか一方のウェルと同時に形成される第１工程と、第２不純物領域は、第１不純物領域と隣接するように、ＮＭＯＳ及び前記ＰＭＯＳトランジスタの他方のウェルと同時に形成する第２工程とを含むことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上に配されたＤＭＯＳトランジスタ、ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタを備える半導体装置の製造方法であって、
前記ＤＭＯＳトランジスタは、前記半導体基板の上面に互いに隣接して形成される、前記ＤＭＯＳトランジスタのドレイン領域およびソース領域と同じ導電型で不純物濃度が低い第１不純物領域と、前記第１不純物領域とは反対の導電型の第２不純物領域とを備え、前記第１不純物領域は、ドレイン領域を取り囲むように形成され、前記第２不純物領域は、ソース領域を取り囲むように形成され、
前記半導体装置の製造方法は、
前記第１不純物領域を、前記ＮＭＯＳ及び前記ＰＭＯＳトランジスタのいずれか一方のウェルと同時に形成する第１工程と、
前記第２不純物領域を、前記第１不純物領域と隣接するように、前記ＮＭＯＳ及び前記ＰＭＯＳトランジスタの他方のウェルと同時に形成する第２工程と、を含む、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記ＤＭＯＳトランジスタは、前記ソース領域と前記ドレイン領域の間の前記半導体基板の上に配された絶縁部と、前記絶縁部の上に配されたゲート電極をさらに備え、
前記第１不純物領域は、前記第２不純物領域と前記ドレイン領域との間に、前記第２不純物領域側に配された第１領域、及び前記ドレイン領域側に配された第２領域を有し、
前記絶縁部は、前記第１領域の上及び前記第２不純物領域の上に形成された第１絶縁部と、前記第２領域の上に形成されていて前記第１絶縁部より厚さが大きい第２絶縁部とを有し、
前記半導体装置の製造方法は、
前記第１絶縁部を、前記ＮＭＯＳ及び前記ＰＭＯＳトランジスタのそれぞれのゲート絶縁膜と同時に形成する第３工程と、をさらに含む、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板の上に配されたＤＭＯＳトランジスタ、ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタを備える半導体装置であって、
前記ＤＭＯＳトランジスタは、ドレイン領域及びソース領域のそれぞれ、前記ドレイン領域及び前記ソース領域のそれぞれをそれぞれ取り囲むように形成される第１不純物領域及び第２不純物領域のそれぞれ、前記ソース領域と前記ドレイン領域との間の前記半導体基板の上に配された絶縁部、並びに、前記絶縁部の上に配されたゲート電極を備え、
前記第１不純物領域及び前記第２不純物領域のそれぞれは、前記半導体基板の上面に互いに隣接して形成され、
前記第１不純物領域は、前記第２不純物領域と前記ドレイン領域との間に、前記第２不純物領域側に配された第１領域、及び前記ドレイン領域側に配された第２領域を有し、
前記絶縁部は、前記第１領域の上及び前記第２不純物領域の上に形成された第１絶縁部と、前記第２領域の上に形成されていて前記第１絶縁部より厚さが大きい第２絶縁部とを有し、
前記第１不純物領域は、前記ＮＭＯＳ及び前記ＰＭＯＳトランジスタのいずれか一方のウェルと同じ深さ、かつ同じ不純物濃度であり、
前記第１不純物領域は、前記ＮＭＯＳ及び前記ＰＭＯＳトランジスタの他方のウェルと同じ深さ、かつ同じ不純物濃度であり、
前記第１絶縁部は、前記ＮＭＯＳ及び前記ＰＭＯＳトランジスタのそれぞれのゲート絶縁膜と同じ厚さである、
ことを特徴とする半導体装置。
【請求項４】
前記ソース領域及び前記ドレイン領域のいずれか一方は、前記ソース領域及び前記ドレイン領域の他方を挟むように配される、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１不純物領域の不純物濃度は、８．０×１０１６［ｃｍ−３］以下の範囲に含まれる、
ことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記ソース領域から前記第１不純物領域と前記第２不純物領域との境界までの距離は、０．５μｍ以上の範囲に含まれる、
ことを特徴とする請求項３乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２絶縁部から前記第１不純物領域と前記第２不純物領域との境界までの距離は、０．５μｍ以上かつ２．０μｍ以下の範囲に含まれる、
ことを特徴とする請求項３乃至６のいずれか１項に記載の半導体装置。
【請求項８】
請求項３乃至７のいずれか１項に記載の半導体装置を備える、
ことを特徴とする記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、記録装置及びそれらの製造方法に関する。
【背景技術】
【０００２】
半導体装置において高電圧により駆動され大電流を流すためのドライバ用デバイスとしてＤＭＯＳトランジスタが用いられる。例えば、特許文献１及び２には、ＤＭＯＳトランジスタとＣＭＯＳトランジスタとを同一の半導体基板上に形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−４４９２４号公報
【特許文献２】特開２０１０−２５１６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１によると、ＤＭＯＳトランジスタを形成した後、これをシリコン窒化膜で覆うことによってＣＭＯＳトランジスタを別途形成しているが、そのため、工数が増大している。また、特許文献２によると、サイドウォールを選択的に形成することによってＤＭＯＳトランジスタ及びＣＭＯＳトランジスタのソース及びドレイン領域を同時に形成しているが、工数の低減は十分とは言えない。
【０００５】
本発明の目的は、ＤＭＯＳトランジスタとＣＭＯＳトランジスタとを同一の半導体基板上に形成するために有利な半導体装置の製造方法、半導体装置及び記録装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一つの側面は半導体装置の製造方法にかかり、半導体基板の上に配されたＤＭＯＳトランジスタ、ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタを備える半導体装置の製造方法であって、前記ＤＭＯＳトランジスタは、前記半導体基板の上面に互いに隣接して形成される、前記ＤＭＯＳトランジスタのドレイン領域およびソース領域と同じ導電型で不純物濃度が低い第１不純物領域と、前記第１不純物領域とは反対の導電型の第２不純物領域とを備え、前記第１不純物領域は、ドレイン領域を取り囲むように形成され、前記第２不純物領域は、ソース領域を取り囲むように形成され、前記半導体装置の製造方法は、前記第１不純物領域を、前記ＮＭＯＳ及び前記ＰＭＯＳトランジスタのいずれか一方のウェルと同時に形成する第１工程と、前記第２不純物領域を、前記第１不純物領域と隣接するように、前記ＮＭＯＳ及び前記ＰＭＯＳトランジスタの他方のウェルと同時に形成する第２工程と、を含む、ことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＤＭＯＳトランジスタとＣＭＯＳトランジスタとを同一の半導体基板上に形成するために有利な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】ＤＭＯＳトランジスタ及びＣＭＯＳトランジスタを同一の半導体基板上に備える半導体装置の構成例を説明する図。
【図２】ＤＭＯＳトランジスタの構成例を説明する図。
【図３】ＤＭＯＳトランジスタの構成例を説明する図。
【図４】ＤＭＯＳトランジスタの動作の例を説明する図。
【図５】ＤＭＯＳトランジスタの動作状態の例を説明する図。
【図６】半導体装置の製造方法の例を説明する図。
【図７】半導体装置の製造方法の例を説明する図。
【図８】半導体装置の製造方法の例を説明する図。
【図９】半導体装置の製造方法の例を説明する図。
【図１０】製造方法の参考例を説明する図。
【発明を実施するための形態】
【０００９】
ＤＭＯＳトランジスタ及びＣＭＯＳトランジスタを同一の半導体基板上に備える半導体装置についての本実施形態の製造方法を説明するに先立って、参考例として製造方法の一例を、図１０を参照しながら述べる。以下では、Ｎチャネル型のＤＭＯＳトランジスタ、ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタを図示する。まず、図１０（ａ）に例示されるように、Ｐ型半導体基板１０１の上のＰＭＯＳトランジスタを形成すべき領域にＮ型ウェル１０２が形成され、所望の領域を選択的に酸化することによってフィールド酸化領域１０３が形成されている。次に、図１０（ｂ）に例示されるように、ＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれの閾値電圧を調整するためのチャネルドープ層１０４及び１０５を形成する。その後、例えば、膜厚が６０ｎｍ程度のゲート酸化膜１０６を形成し、さらに、ポリシリコンのゲート電極１０７を形成する。次に、図１０（ｃ）に例示されるように、ＤＭＯＳトランジスタのチャネルを提供するＰ型の不純物領域１０８を形成する。これは、ゲート電極１０７をマスクとした自己整合技術によって、Ｐ型不純物のイオン注入、及び熱処理（例えば、１１００℃、１８０分程度）によって為されうる。最後に、図１０（ｄ）に例示されるように、ＰＭＯＳトランジスタを形成すべき領域に、Ｐ型不純物のイオン注入を行い、ソース及びドレイン領域１０９を形成する。次に、ＮＭＯＳトランジスタを形成すべき領域及びＤＭＯＳトランジスタを形成すべき領域に、Ｎ型不純物のイオン注入を行い、ソース及びドレイン領域１１０及び１１１を形成する。
【００１０】
この製造方法は、各半導体領域を形成するための工数が増大することの他、例えば、以下のような問題点がある。即ち、ゲート酸化膜１０６及びゲート電極１０７を形成した後に、ＤＭＯＳトランジスタのチャネルを提供するＰ型の不純物領域１０８を形成するため、高温かつ長時間の熱処理が行われる。そのため、ＮＭＯＳ及びＰＭＯＳトランジスタのチャネルドープ層１０４及び１０５の不純物が、この熱処理で拡散してしまい、閾値電圧の制御が困難である。特に、ゲート長が短い（例えば、１μｍ以下）ＮＭＯＳ及びＰＭＯＳトランジスタは、この熱処理によりチャネルドープ不純物プロファイルが拡がってしまい、リーク電流の増大等の問題が生じうる。また、この熱処理によって、ゲート電極１０７の中の不純物が、ゲート酸化膜を通ってチャネルまで拡散し、同様の問題が生じうる。このように、ＤＭＯＳトランジスタ及びＣＭＯＳトランジスタを同一の半導体基板上に形成することは容易ではない。
【００１１】
以下、図１乃至５を参照しながら、本実施形態の半導体装置を説明する。図１は、Ｎチャネル型のＤＭＯＳトランジスタ、ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタを同一の半導体基板の上に備える半導体装置の断面図を示す。ＤＭＯＳトランジスタは、例えば、Ｐ型の半導体基板２０１の上に、ソース領域２０９、ドレイン領域２１０、ＤＭＯＳトランジスタの第１不純物領域２０２ａ（ドリフト拡散層）を備えている。ここで、第１不純物領域２０２ａは、導電型がドレイン領域２１０及びソース領域２０９と同じＮ型で、その不純物濃度がドレイン領域２１０およびソース領域２０９よりも低い。更に、チャネルを提供する第２不純物領域２０３ａ（チャネル拡散層）を備えている。第２不純物領域２０３ａの導電型は、第１不純物領域とは反対のＰ型である。更に、絶縁部（第１及び第２絶縁部２０６及び２０８）、及び、ゲート電極２０７ａを備えている。第１不純物領域２０２ａ及び第２不純物領域２０３ａのそれぞれは、半導体基板２０１の上面に互いに隣接して形成されている。また、第１不純物領域２０２ａは、ドレイン領域２１０を取り囲むように形成され、第２不純物領域２０３ａは、ソース領域２０９を取り囲むように形成されている。第２不純物領域２０３ａにおいては、ゲート電極２０７ａに印加されたバイアスに応じて絶縁部との界面に反転領域が生じ、即ち、該界面に電子が移動しうるチャネルが形成される。第１不純物領域２０２ａにおいては、第２不純物領域２０３ａに生じたチャネルを移動してきた電子は、電界にしたがってドレイン領域２１０に向かってドリフトしうる。この電界は第１不純物領域２０２ａとドレイン領域２１０との不純物濃度差により生じる。絶縁部２０６及び２０８は、ソース領域２０９及びドレイン領域２１０との間の半導体基板２０１の上に配されている。ゲート電極２０７ａは、絶縁部（第１及び第２絶縁部２０６及び２０８）の上に配されている。第１不純物領域２０２ａは、第２不純物領域２０３ａとドレイン領域２１０との間に、第２不純物領域２０３ａ側に配された第１領域Ｒ１、及びドレイン領域２１０側に配された第２領域Ｒ２を有している。第１絶縁部２０６は、第１領域Ｒ１の上及び第２不純物領域２０３ａの上に形成されている。第２絶縁部２０８は、第２領域Ｒ２の上に形成された第１絶縁部２０６より厚さが大きい。また、図１には、ＤＭＯＳトランジスタと共に、ＮＭＯＳ及びＰＭＯＳトランジスタが描かれている。
【００１２】
ここで、ＤＭＯＳトランジスタの第１不純物領域２０２ａは、ＮＭＯＳ及びＰＭＯＳトランジスタのいずれか一方のウェル（ここでは、拡散領域２０２ｂ）と同一の工程（第１工程）で形成されている。したがって、第１不純物領域２０２ａと拡散領域２０２ｂとは、同じ深さ、かつ同じ不純物濃度で形成されている。また、ＤＭＯＳトランジスタの第２不純物領域２０３ａは、ＮＭＯＳ及びＰＭＯＳトランジスタの他方のウェル（ここでは、拡散領域２０３ｂ）と同一の工程（第２工程）で形成されている。したがって、第２不純物領域２０３ａと拡散領域２０３ｂとは、同じ深さ、かつ同じ不純物濃度で形成されている。また、ＤＭＯＳトランジスタの第１絶縁部２０６は、ＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれのゲート絶縁膜と同一の工程（第３工程）で形成されている。したがって、第１絶縁部２０６とＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれのゲート絶縁膜とは、同じ厚さで（例えば、２０ｎｍ以下）形成されている。その他、ＰＭＯＳトランジスタは、ゲート電極２０７ｂ、拡散領域２１１及び２１２を備えている。また、ＮＭＯＳトランジスタは、ゲート電極２０７ｃ、拡散領域２１３及び２１４を備えている。ＮＭＯＳ及びＰＭＯＳトランジスタのゲート長は、例えば、１．０μｍ以下である。以上において、「同じ深さ」、「同じ不純物濃度」、及び「同じ厚さ」と記したが、これらは製造ばらつきによる差異を含まない。
【００１３】
その他、第２絶縁部２０８は、後述のように、例えば、フィールド酸化によって形成されうる。ゲート電極２０７ａの一部は、この第２絶縁部２０８の上に配されている。拡散領域２０３ａにおけるゲート電極２０７ａの下の領域には、ＤＭＯＳトランジスタの閾値電圧を調整するためのチャネルドープ層２０４ａが形成されている。拡散領域２０３ｂにおけるゲート電極２０７ｃの下の領域には、ＮＭＯＳトランジスタの閾値電圧を調整するためのチャネルドープ層２０４ｂが形成されている。拡散領域２０２ｂにおけるゲート電極２０７ｂの下の領域には、ＰＭＯＳトランジスタの閾値電圧を調整するためのチャネルドープ層２０５が形成されている。
【００１４】
ＤＭＯＳトランジスタの構造は、例えば、ソース領域及びドレイン領域のいずれか一方を、ソース領域及びドレイン領域の他方が挟むように配するとよい。例えば、図２に示されるように、ドレイン領域３０１を、ソース領域３０２が挟むように配することができる。また、例えば、図３に示されるように、ソース領域４０１を、ドレイン領域４０２が挟むように配することができる。これにより、製造工程においてマスク位置がずれた場合には、ＤＭＯＳトランジスタの実効チャネル長Ｌｐ１及びＬｐ２のうちの一方は増大し、他方は減少するが、Ｌｐ１＋Ｌｐ２の総和は変わらない。即ち、このことは、マスクアライメントが変動した場合のＤＭＯＳトランジスタの製造ばらつきを抑制しうる。ここで、実効チャネル長Ｌｐ１及びＬｐ２は、ソース領域３０２（又は４０１）から第１不純物領域３０６（又は４０６）と第２不純物領域３０５（又は４０５）との境界までの距離を示している。実効チャネルＬｐ１及びＬｐ２は、例えば、０．５μｍ以下の範囲では、マスクアライメントの変動によるリーク電流等への影響が顕著になるため、例えば、０．５μｍ以上の範囲にするとよい。
【００１５】
また、図４に示される第２絶縁層５０６から第１不純物領域５０１と第２不純物領域５０２との境界までの距離Ｌｎは、例えば、０．５μｍ以上かつ２．０μｍ以下の範囲にするとよい。図４には、ＤＭＯＳトランジスタを駆動した時のドレイン領域５０３からソース領域５０４への電流経路を示している。ここで、Ｌｎが、例えば、０．５μｍより小さい場合は、電流経路が狭くなり、駆動電流量を低下させうる。一方、Ｌｎが、例えば、２．０μｍより大きい場合は、非導通状態のＤＭＯＳトランジスタにおいてドレイン側のブレークダウン電圧が低下しうる。図５には、非導通状態のＤＭＯＳトランジスタにおいて、ドレイン領域６０３に電圧を印加したときの空乏層の分布を示す。空乏層の境界６０７ａは、電圧の印加によって伸びたとき、第２絶縁部６０６の下の領域に位置するとよい。Ｌｎが大きいと、空乏層の境界６０７ａが第２絶縁部６０６の下まで伸びず、フィールド端のゲート酸化膜（図中の６０９領域）に電界が集中してブレークダウン電圧が低下しうる。空乏層の境界６０７ａが第２絶縁部６０６の下の領域まで伸びるためには、第１不純物領域６０１の不純物濃度を低くするとよい。第１不純物領域６０１の不純物濃度は、例えば、８．０×１０１６［ｃｍ−３］以下の範囲とするとよい。
【００１６】
以下、図６乃至９を参照しながら、本実施形態の半導体装置の製造方法を説明する。まず、図６（ａ）に示されるように、半導体基板７０１の上にシリコン酸化膜７０２形成し、さらに、不純物７０３（例えば、リン）を半導体基板７０１に向けて注入し、Ｎ型不純物層７０４を形成する。シリコン酸化膜７０２の厚さは、例えば、１００ｎｍ程度である。不純物７０３は、例えば、ドーズ量５×１０１２［ｃｍ−２］で注入する。
【００１７】
次に、図６（ｂ）に示されるように、シリコン酸化膜７０２上にフォトリソグラフィによってパターンニングしたフォトレジストマスク７０５を形成する。その後、このフォトレジストマスク７０５をマスクとして、不純物７０６（例えば、ボロン）を半導体基板７０１に向けて注入し、後にＰ型の拡散領域を形成すべき領域にＰ型不純物層７０７を形成する。不純物７０６は、例えば、ドーズ量１×１０１３［ｃｍ−２］で注入する。このとき、ここでは、不純物７０６のドーズ量は、例として、不純物７０３のドーズ量の２倍とした。これにより、不純物７０６（例えば、ボロン）が注入された領域には、後にＰ型の拡散領域が形成され、その他の領域には、後にＮ型の拡散領域が形成されうる。
【００１８】
次に、図６（ｃ）に示されるように、フォトレジストマスク７０５をマスクとしてシリコン酸化膜７０２のエッチングを行い、その後、薄い酸化膜７０２ａを形成する。次に、高温拡散処理（例えば、１１００℃、１８０分程度）を行い、Ｎ型の拡散領域７０８（又はＮ型ウェル）とＰ型の拡散領域７０９（又はＰ型ウェル）を形成する。
【００１９】
次に、図７（ａ）に示されるように、例えば、全面にシリコン窒化膜を成膜し、フォトリソグラフィ及びエッチングを行って活性領域となる部分にシリコン窒化膜７１０を形成する。その後、後にチャネルストッパ層７１４を形成するための不純物７１１（例えば、ボロン）を半導体基板７０１に向けて注入し、Ｐ型の拡散領域７０９の中に不純物層７１２を形成する。不純物７１１は、例えば、ドーズ量１×１０１４［ｃｍ−２］で注入する。このとき、Ｎ型の拡散領域７０８には、例えば、フォトレジストマスク（不図示）又はシリコン酸化膜７０２のマスク等を用いて、不純物７１１が注入されないようにするとよい。
【００２０】
次に、図７（ｂ）に示されるように、例えば、水素燃焼酸化によって、膜厚が、例えば、９００ｎｍ程度のフィールド酸化膜７１３を、所定の位置に選択的に形成する。このとき、不純物層７１２は拡散され、チャネルストッパ層７１４が形成される。
【００２１】
次に、図７（ｃ）に示されるように、ＤＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値電圧を調整するためチャネルドープ用の不純物７１５（例えば、ボロン）を半導体基板７０１に向けて注入する。これにより、Ｐ型の拡散領域７０９の中にチャネルドープ不純物層７１６を形成する。不純物７１５は、例えば、ドーズ量１×１０１２［ｃｍ−２］で注入する。このとき、Ｎ型の拡散領域７０８には、例えば、フォトレジストマスク（不図示）又はシリコン酸化膜７０２のマスク等を用いて、不純物７１５が注入されないようにするとよい。
【００２２】
次に、図８（ａ）に示されるように、ＰＭＯＳトランジスタの閾値電圧を調整するためチャネルドープ用の不純物７１７（例えば、ボロン）を半導体基板７０１に向けて注入する。これにより、Ｎ型の拡散領域７０８の中にチャネルドープ不純物層７１８を形成する。不純物７１７は、例えば、ドーズ量１×１０１２［ｃｍ−２］で注入する。このとき、Ｐ型の拡散領域７０９には、例えば、フォトレジストマスク又はシリコン酸化膜のマスク等を用いて、不純物７１７が注入されないようにするとよい。
【００２３】
次に、図８（ｂ）に示されるように、シリコン酸化膜７０２を除去し、その後、例えば、水素燃焼酸化により膜厚が１０ｎｍ程度のゲート酸化膜７１９を形成する。
【００２４】
次に、図８（ｃ）に示されるように、例えば、ＬＰＣＶＤ（減圧化学気相成長）法によって膜厚が３００ｎｍ程度のポリシリコンを形成する。このポリシリコンには、ＬＰＣＶＤ（減圧化学気相成長）法によって形成すると同時に、例えば、リンをドーピングすることによって抵抗値を変化させてもよい。また、ポリシリコンを形成した後に、例えば、イオン打ち込み法や固相拡散法を用いて、例えば、リンをドーピングするによって抵抗値を変化させてもよい。その後、フォトリソグラフィ工程とエッチング工程を経てポリシリコンのゲート電極７２０を形成する。
【００２５】
次に、図９（ａ）に示されるように、フォトリソグラフィによりパターンニングしたフォトレジストマスクを形成する。その後、このフォトレジストマスクの開口部に、Ｎ型の不純物７２１（例えば、ヒ素）を、例えば、ドーズ量５×１０１５［ｃｍ−２］で半導体基板７０１に向けて注入する。これにより、後にＮ型のソース及びドレイン領域７２５を形成すべき領域に、不純物層７２２を形成する。
【００２６】
同様にして、図９（ｂ）に示されるように、フォトリソグラフィによりパターンニングしたフォトレジストマスクを形成する。その後、このフォトレジストマスクの開口部に、Ｐ型の不純物７２３（例えば、ボロン）を、例えば、ドーズ量１．５×１０１５［ｃｍ−２］で半導体基板７０１に向けて注入する。これにより、後にＰ型のソース及びドレイン領域７２６を形成すべき領域に、不純物層７２４を形成する。
【００２７】
最後に、熱処理（例えば、９００℃、１０分程度）を行い、チャネルドープ不純物層７１６及び７１８、並びに、不純物層７２２及び７２４のそれぞれの不純物を熱拡散させる。これにより、図９（ｃ）に示されるように、ＤＭＯＳトランジスタ及びＮＭＯＳトランジスタのチャネルドープ領域７２７、ＰＭＯＳトランジスタのチャネルドープ領域７２８が形成される。また、Ｎ型のソース及びドレイン領域７２５、Ｐ型のソース及びドレイン領域７２６が形成される。
【００２８】
以上の方法によると、ＤＭＯＳトランジスタ及びＣＭＯＳトランジスタを同一の半導体基板の上に搭載した半導体装置について、製造の工数を低減させることができ、有利に製造することができる。また、この製造方法は、これらのトランジスタを形成する工程を共有化することによって、チャネルドープ不純物層７１６及び７１８が形成された（図８（ａ））後は、例えば、１０００℃を超えるような高温で、かつ長時間にわたる熱処理が為されない。これにより、チャネルドープ不純物層７１６及び７１８の不純物プロファイルが熱拡散によって変化することを抑え、即ち、各トランジスタの特性が製造工程の途中で変化することを抑えることができる。
【００２９】
以上において述べた実施形態はこれに限られるものではなく、目的、状態、用途、機能、およびその他の仕様の変更が適宜可能であり、他の実施形態によっても実施されうることは言うまでもない。例えば、Ｎ型の半導体領域又は拡散領域、並びにＰ型の半導体領域又は拡散領域は逆にしてもよい。実施例においてはＤＭＯＳがＮＭＯＳトランジスタの場合に関して説明したが、ＰＭＯＳトランジスタであってもよい。この場合には、第１不純物領域がＮＭＯＳトランジスタのチャネルを提供するＰウェルと同一工程で形成される。そして、第２不純物領域がＰＭＯＳトランジスタのチャネルを提供するＮウェルと同一工程で形成される。
【００３０】
また、上述の半導体装置は、例えば、記録装置に用いられうる。記録装置は、その記録ヘッドとして、電気熱変換素子とその電気熱変換素子を駆動する半導体装置が搭載されている。この電気変換素子駆動用の半導体装置は、高電圧により駆動され大電流を流すためのＤＭＯＳトランジスタ、及びこの駆動を制御するためのロジック用ＣＭＯＳトランジスタが同一の半導体基板の上に備えうる。記録装置は、例えば、複写機、ファクシミリ、ワードプロセッサ、コンピュータ等の出力端末として用いられ、また、例えば、ＤＮＡチップ、有機トランジスタ、カラーフィルタ等の作製用の液体吐出装置も含みうる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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