(57)【要約】【課題】コンフィギュレーションメモリが保持するコンフィギュレーションデータの配列を最適化する。【解決手段】コンフィギュレーションデータが保持されるメモリと、メモリから供給されたコンフィギュレーションデータに従って、入力された複数の信号のうちからいずれかを選択して出力する複数のマルチプレクサと、インバータと、を有し、複数のマルチプレクサは、バイナリツリー状に多段に接続され、最上位の段のマルチプレクサの入力端子の一つと、最上位の段の一つ下位の段のマルチプレクサの一の出力端子との間にインバータが設けられ、各マルチプレクサでの信号の選択により、最下位の段の全てのマルチプレクサに入力された信号のいずれかを前記最上位の段のマルチプレクサから出力信号として出力するルックアップテーブルである。【選択図】図１
2013251888.tif 000002
【特許請求の範囲】
【請求項１】
コンフィギュレーションデータが保持されるメモリと、
前記メモリから供給されたコンフィギュレーションデータに従って、入力された複数の信号のうちからいずれかを選択して出力する複数のマルチプレクサと、
インバータと、を有し、
前記複数のマルチプレクサは、バイナリツリー状に多段に接続され、
最上位の段のマルチプレクサの入力端子の一つと、前記最上位の段の一つ下位の段のマルチプレクサの一の出力端子との間にインバータが設けられ、
各マルチプレクサでの信号の選択により、最下位の段の全てのマルチプレクサに入力された信号のいずれかを前記最上位の段のマルチプレクサから出力信号として出力するルックアップテーブル。
【請求項２】
コンフィギュレーションデータが保持されるメモリと、
前記メモリから供給されたコンフィギュレーションデータに従って、入力された複数の信号のうちからいずれかを選択して出力する複数のマルチプレクサと、
インバータと、を有し、
前記複数のマルチプレクサは、バイナリツリー状に多段に接続され、
最下位の段のマルチプレクサの一の出力端子と、前記最下位の段の一つ上位の段のマルチプレクサの入力端子との間にインバータが設けられ、
各マルチプレクサでの信号の選択により、前記最下位の段の全てのマルチプレクサに入力された信号のいずれかを最上位の段のマルチプレクサから出力信号として出力するルックアップテーブル。
【請求項３】
請求項１または２において、
前記最下位の段のマルチプレクサの入力端子には、それぞれメモリ素子が接続され、
前記メモリ素子は、トランジスタ及び容量素子を有し、
前記トランジスタは、バンドギャップが３．０ｅＶ以上の半導体膜を含み、
前記トランジスタのソース及びドレインの一方と、前記容量素子の一対の電極のうち一方とが接続されたノードに、前記コンフィギュレーションデータを保持する、ルックアップテーブル。
【請求項４】
請求項１乃至３のいずれかに記載されたルックアップテーブルを含むプログラマブルロジックデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルロジックデバイスに関する。また、プログラマブルロジックデバイスを用いた半導体装置、及び半導体装置を用いた電子機器に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路などは全て半導体装置の一形態である。
【背景技術】
【０００３】
近年、特定の用途向けの集積回路であるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に代わり、製造後にユーザーにより内部の論理を定義・変更できるＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）や、ＣＰＬＤ（Ｃｏｍｐｌｅｘ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）などのＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）が注目されている。ＰＬＤは、ＡＳＩＣと比較して、開発期間の短縮や、設計変更に対する柔軟性を有しているため、数々の電子機器に実装され始めている。
【０００４】
ＰＬＤは、例えば、複数の論理ブロックと、各論理ブロック間の配線とで構成される。少なくとも一つの論理ブロックの機能を変更することで、ＰＬＤの機能を変更させることができる。論理ブロックは、例えば、ルックアップテーブル（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ；ＬＵＴ）などを用いて構成される。ＬＵＴは、複数の入力値のパターンに対する出力をあらかじめ計算しておき、入力値のパターンに相当する値を出力する機能を有する（特許文献１参照）。
【０００５】
ＬＵＴはメモリとマルチプレクサより構成され、メモリに記憶されるデータによって、回路構成を変更することができる。このようなＬＵＴのメモリや配線の接続を制御するメモリに記憶されたデータはコンフィギュレーションデータと呼ばれ、該コンフィギュレーションデータが記憶されたメモリを、コンフィギュレーションメモリと呼ぶ。コンフィギュレーションメモリに記憶されたコンフィギュレーションデータを書き換えることにより、所望の回路構成に変更することができる。なお、コンフィギュレーションメモリとは、上記のようにＬＵＴ内や配線接続回路に存在するメモリを総称するものであり、特定の箇所に一体となって存在しないこともある。
【０００６】
例えば、図８（Ａ）に示す３入力１出力のＬＵＴでは、３つの端子Ｉ１、Ｉ２、Ｉ３の入力値（計８通り）のパターンと、それに応じた出力値を記憶しておき、入力値のパターンに応じて記憶された値を出力する。そして、図８（Ｂ）に示すＡＮＤ回路とＯＲ回路とからなる３入力１出力の回路に対しては、入力端子Ｉ１、Ｉ２、Ｉ３の入力値の計８通りのパターンと、出力値（真理値表）は、図８（Ｃ）となる。また、図８（Ａ）に示す３入力のＬＵＴでは、図８（Ｄ）に示すように、８ビットのメモリＭＥＭと、バイナリツリー型の回路を構成するマルチプレクサＭＵＸ１〜ＭＵＸ７とにより、任意の論理回路を構成することができる。
【０００７】
図８（Ｂ）に示す論理回路をハードウェアで構成する場合には、製造後に回路構成を任意に変更することは困難であるが、ＬＵＴを用いる場合には、出力端子Ｆの値を変更することにより、回路構成を変更したことと同じ効果が得られる。例えば、図８（Ｃ）において、出力端子Ｆの値の一番左の数値以外を全て０とすると、３入力のＡＮＤ回路となり、出力端子Ｆの値の一番左の数値以外を全て１とすると、３入力のＯＲ回路となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許７０１９５５７号明細書
【特許文献２】特開２０１２−４４６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のようにＬＵＴによって、任意の論理回路を構成することができるが、実質的に１つの論理回路を構成するためにコンフィギュレーションメモリに保持されるコンフィギュレーションデータの配列は、複数ありうる。しかしながら、これまで、コンフィギュレーションメモリに保持されるコンフィギュレーションデータの配列については、特段、考慮されてこなかった。従って、コンフィギュレーションメモリに保持されるコンフィギュレーションデータの配列については、改善の余地がある。
【００１０】
本発明の一態様では、コンフィギュレーションメモリが保持するコンフィギュレーションデータの配列を最適化することを目的の一とする。
【課題を解決するための手段】
【００１１】
上述のように、最終的に図８（Ｂ）と等価な回路を構成できればよいのであるから、ＬＵＴの３つの入力端子と、外部の配線の接続の自由度は高い。図８（Ｂ）に示す回路をＰＬＤで構成する場合は、ＬＵＴの出力端子Ｆの値が、図８（Ｂ）に示す回路の真理値表と等価であればよく、必ずしも、真理値表が一致する必要はない。例えば、ＰＬＤで、図９（Ａ）乃至図９（Ｆ）に示すように、ＬＵＴ外部の配線Ｌ１、Ｌ２、Ｌ３と、ＬＵＴの入力端子Ｉ１、Ｉ２、Ｉ３と、を接続する場合を考える。ここでは、配線Ｌ１、Ｌ２、Ｌ３が、それぞれ図８（Ｂ）に示すＡＮＤ回路、ＯＲ回路に接続されたものと等価な回路を、ＬＵＴで構成する。入力端子Ｉ１、Ｉ２、Ｉ３は、配線Ｌ１、Ｌ２、Ｌ３とさまざまに接続でき、具体的には、入力端子Ｉ１、Ｉ２、Ｉ３と、配線Ｌ１、Ｌ２、Ｌ３との接続方法は、図９（Ａ）乃至図９（Ｆ）の６通りある。いずれも、ＬＵＴのメモリの内容を書き換えることで、図８（Ｂ）と等価な回路を構成することができる。
【００１２】
図９（Ａ）に示す接続の場合、真理値表は図８（Ｃ）で表わされる。一方、図９（Ｂ）に示す接続の場合、真理値表は図１０（Ａ）で表わされる。図９（Ｂ）に示す接続と、図９（Ａ）に示す接続の相違は、ＡＮＤ回路に接続する入力端子Ｉ２と、入力端子Ｉ３とを入れ替えただけであるので、出力端子Ｆの値の配列は同じになる。
【００１３】
また、図９（Ｃ）に示す接続の場合、真理値表は図１０（Ｂ）で表される。図９（Ｄ）に示す接続の場合も、ＡＮＤ回路に接続する入力端子Ｉ１と、入力端子Ｉ３とを入れ替えただけであるので、出力端子Ｆの値の配列は図９（Ｃ）と同じになる。
【００１４】
同様に、図９（Ｅ）に示す接続の場合、真理値表は図１０（Ｃ）で表される。図９（Ｆ）に示す接続の場合も、ＡＮＤ回路に接続する入力端子Ｉ１と、入力端子Ｉ２とを入れ替えただけであるので、出力端子Ｆの値の配列は図９（Ｅ）と同じになる。
【００１５】
ところで、メモリＭＥＭへのデータの書き込みや読み出しはシリアルにおこなわれる。その際、データが連続しない場合とデータが連続する場合とで、消費電力が異なることがある。例えば、図８（Ｃ）に示すように、８ビットのデータが０１０１０１１１である場合と、図１０（Ｃ）に示すように、０００１１１１１である場合を比較すると、データのパリティ（０か１か）が変動するたびにビット線の電位が変動するので、そのたびにビット線の容量分の電荷が必要となり、前者は後者より３倍消費電力が増大する。
【００１６】
また、例えば、データ”１”に対しては、１つのパルスを発生して書き込みや読み出しがおこなわれる場合もある。この場合にはデータ”１”の数が多いほど消費電力が大きく、データ”１”の数が少ないほど消費電力が小さい。
【００１７】
すなわち、配線とＬＵＴとの接続を最適化することにより、データのパリティ変動が最小である、あるいは”１”の数の少ないＬＵＴのメモリＭＥＭのデータ配列があり、それを発見することができる。
【００１８】
なお、特定の論理回路に対しては、上記の操作が有効でないこともある。例えば、ＯＲ回路、ＡＮＤ回路、全加算回路等は、入力に対する出力の対称性が高く、接続を変更しても真理値表が変動することはない。
【００１９】
しかしながら、確率的な論理回路の組み合わせ（論理関数）であれば、コンフィギュレーションメモリに保持されるコンフィギュレーションデータの約半分は”１”、残りが”０”である。また、実際に設計される論理関数のコンフィギュレーションデータを考慮しても、コンフィギュレーションデータの約４分の１が”１”であり、この比率を超えて、一方を少なくすることは困難である。
【００２０】
なお、上記において「”１”が少なく”０”が多い」という表現は、「”０”が少なく”１”が多い」という表現と実質的に等価である。なぜなら、”０”や”１”はデータのいずれかの状態を示すものであるからであり、データのいずれかの状態を”０”と指定すると他方は”１”となり、また、”０”を指定することは任意になしえるからである。したがって、上記および以下の記載において、”０”を”１”、”１”を”０”と読み替えてもよい。
【００２１】
そこで、本発明の一態様では、ＬＵＴの中の１つのマルチプレクサの出力端子と、他のマルチプレクサの入力端子との間にインバータを設ける。なお、本明細書では、インバータとは、入力したデータを反転させる機能を有する回路のことである。例えば、最上位の段のマルチプレクサの入力端子とその一つ下位の段のマルチプレクサの一方の出力端子の間にインバータを設ける。あるいは、最上位の段から２段目のマルチプレクサの入力端子とその一つ下位の段のマルチプレクサの一方の出力端子の間にインバータを設ける。インバータはマルチプレクサによって構成されるバイナリツリーの中に少なくとも１つ設けられる。設けられる位置は、コンフィギュレーションデータの”１”の比率によって最適化できる。
【００２２】
本発明の一態様は、コンフィギュレーションデータが保持されるメモリと、メモリから供給されたコンフィギュレーションデータに従って、入力された複数の信号のうちからいずれかを選択して出力する複数のマルチプレクサと、インバータと、を有し、複数のマルチプレクサは、バイナリツリー状に多段に接続され、ある段のマルチプレクサの一の入力端子の一つと、その段の一つ下位の段のマルチプレクサの一の出力端子との間にインバータが設けられ、各マルチプレクサでの信号の選択により、最下位の段の全てのマルチプレクサに入力された信号のいずれかを最上位の段のマルチプレクサから出力信号として出力するルックアップテーブルである。
【００２３】
本発明の一態様は、コンフィギュレーションデータが保持されるメモリと、メモリから供給されたコンフィギュレーションデータに従って、入力された複数の信号のうちからいずれかを選択して出力する複数のマルチプレクサと、インバータと、を有し、複数のマルチプレクサは、バイナリツリー状に多段に接続され、最上位の段のマルチプレクサの入力端子の一つと、最上位の段の一つ下位の段のマルチプレクサの一の出力端子との間にインバータが設けられ、各マルチプレクサでの信号の選択により、最下位の段の全てのマルチプレクサに入力された信号のいずれかを最上位の段のマルチプレクサから出力信号として出力するルックアップテーブルである。
【００２４】
または、ＬＵＴにおいて最下位の段のマルチプレクサのうち一つの出力端子と最下位の段の一つ上位の段のマルチプレクサの入力端子の間にインバータを設ける構成とすることもできる。
【００２５】
また、本発明の一態様は、コンフィギュレーションデータが保持されるメモリと、メモリから供給されたコンフィギュレーションデータに従って、入力された複数の信号のうちからいずれかを選択して出力する複数のマルチプレクサと、インバータと、を有し、複数のマルチプレクサは、バイナリツリー状に多段に接続され、最下位の段のマルチプレクサの一の出力端子と、最下位の段の一つ上位の段のマルチプレクサの入力端子との間にインバータが設けられ、各マルチプレクサでの信号の選択により、最下位の段の全てのマルチプレクサに入力された信号のいずれかを最上位の段のマルチプレクサから出力信号として出力するルックアップテーブルである。
【００２６】
ＬＵＴを、上記の構成とすることで、メモリに保持されるコンフィギュレーションデータに含まれる”１”を少なくすることができる。これにより、コンフィギュレーションデータの転送に伴う消費電力を低減することができる。
【００２７】
また、上記各ルックアップテーブルにおいて、最下位の段のマルチプレクサの入力端子には、それぞれメモリ素子が接続され、メモリ素子は、トランジスタ及び容量素子を有し、トランジスタは、バンドギャップが３．０ｅＶ以上の半導体膜を含み、トランジスタのソース及びドレインの一方と、容量素子の一対の電極のうち一方とが接続されたノードに、前記コンフィギュレーションデータを保持する構成であってもよい。
【００２８】
上述のルックアップテーブルのいずれかを含む論理ブロックを複数構成し、該複数の論理ブロックをマトリクス状に配置し、その間に、複数のスイッチブロック及び配線を設けることで、プログラマブルロジックデバイスを構成することができる。
【００２９】
プログラマブルロジックデバイスには、異なる種類の論理ブロックを配置することができる。例えば、本発明の一態様に係るルックアップテーブルのいずれかを含む論理ブロックと、図８（Ｄ）に示すルックアップテーブルを含む論理ブロックとを、それぞれ複数配置することができる。または、一つの論理ブロックの中に、本発明の一態様に係るルックアップテーブルと、図８（Ｄ）に示すルックアップテーブルとを含んでいてもよい。
【発明の効果】
【００３０】
本発明の一態様によれば、コンフィギュレーションメモリが保持するコンフィギュレーションデータの配列を最適化することができる。具体的には、ＬＵＴが有するメモリに入力されるコンフィギュレーションデータにおいて、”１”をより少なくすることができる。これにより、コンフィギュレーションデータの転送に伴う消費電力を低減することができる。また、コンフィギュレーションデータにおいて、”０”を連続させることで、プログラマブルロジックデバイスで消費される電力を低減することができる。
【図面の簡単な説明】
【００３１】
【図１】プログラマブルロジックデバイスのブロック図。
【図２】ルックアップテーブルを示す図。
【図３】メモリ素子を示す図。
【図４】ルックアップテーブルを示す図。
【図５】論理ブロックおよびスイッチブロックを示す図。
【図６】ルックアップテーブルを示す図。
【図７】半導体装置の断面図。
【図８】（Ａ）３入力１出力のＬＵＴ、（Ｂ）ＡＮＤ回路とＯＲ回路とからなる３入力１出力の回路、（Ｃ）真理値表、（Ｄ）３入力１出力のＬＵＴ。
【図９】ＬＵＴの入力端子と、配線との接続方法を説明する図。
【図１０】図９に示すＬＵＴの出力を表す真理値表を説明する図。
【発明を実施するための形態】
【００３２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
（実施の形態１）
本実施の形態では、本発明の一態様に係るプログラマブルロジックデバイス（ＰＬＤ）について、図１乃至図６を参照して説明する。
【００３４】
図１（Ａ）は、プログラマブルロジックデバイス１００の一形態を示すブロック図である。プログラマブルロジックデバイス１００は、複数の論理ブロック１２０と、複数のスイッチブロック１３０を有する。複数の論理ブロック１２０はマトリクス状に配置されている。また、論理ブロック１２０に配線が複数接続され、各配線の交差箇所にスイッチブロック１３０が設けられている。
【００３５】
また、プログラマブルロジックデバイス１００は、更に、マルチプライヤ（乗算器）や、ＲＡＭブロックや、ＰＬＬブロックや、Ｉ／Ｏエレメントを有していてもよい。マルチプライヤ（乗算器）は、複数のデータの乗算を高速で行う機能を有する。ＲＡＭブロックは、メモリとして任意のデータを記憶する機能を有する。ＰＬＬブロックは、クロック信号をプログラマブルロジックデバイス１００内部の回路に供給する機能を有する。Ｉ／Ｏエレメントは、プログラマブルロジックデバイス１００と外部回路との信号の受け渡しを制御する機能を有する。
【００３６】
メモリ１１０は、フラッシュＲＯＭ等の不揮発性メモリで構成される。メモリ１１０には、コンフィギュレーションデータが保持されている。
【００３７】
図１（Ｂ）に示す論理ブロック１２０は、ルックアップテーブル１１１と、レジスタ１１２と、を有する。ルックアップテーブル１１１は、メモリ１１０に保持されたコンフィギュレーションデータに応じて、信号を出力する。レジスタ１１２には、ルックアップテーブル１１１の出力信号と、クロック信号（ＣＬＫ）と、が入力され、ルックアップテーブル１１１の出力信号に対応する信号をクロック信号（ＣＬＫ）に同期して出力する。論理ブロック１２０は、ルックアップテーブル１１１の出力信号またはレジスタ１１２の出力信号を選択するマルチプレクサ等を有していてもよい。更に、別のＬＵＴや別のレジスタを有していてもよい。
【００３８】
スイッチブロック１３０は、メモリ１１０に記憶されたコンフィギュレーションデータに応じて、論理ブロック１２０同士の電気的接続関係や、論理ブロック１２０と、その他の回路（例えば、マルチプライヤ（乗算器）や、ＲＡＭブロックや、ＰＬＬブロックや、Ｉ／Ｏエレメント等）との電気的接続関係を変更する。例えば、スイッチブロック１３０は、論理ブロック１２０が有するレジスタ１１２の出力信号や、ルックアップテーブル１１１の出力信号を、論理ブロック１２０の出力信号として、コンフィギュレーションデータに応じて、別の論理ブロック１２０等へ出力することで、論理ブロック１２０と、別の論理ブロックとを電気的に接続させることができる。
【００３９】
図１に示した論理ブロック１２０の構成において、レジスタ１１２を省略することもできる。また、レジスタ１１２を有する論理ブロック１２０と、レジスタ１１２を省略した論理ブロック１２０の両方が混在するＰＬＤであってもよい。レジスタ１１２を省略した論理ブロック１２０では、ルックアップテーブル１１１の出力を、論理ブロック１２０の出力とすることができる。
【００４０】
なお、複数の論理ブロック１２０は、全て同じ構成である必要はなく、異なる種類の論理ブロック１２０を配置してもよい。
【００４１】
図２に、論理ブロック１２０が有するルックアップテーブル１１１の一形態を示す。
【００４２】
図２において、ルックアップテーブル１１１は、メモリ１１３と、複数のマルチプレクサＭＵＸ１〜ＭＵＸ７、及びインバータＩＮＶを有する。
【００４３】
ルックアップテーブル１１１において、メモリ１１３は、複数のメモリ素子１３ａ〜１３ｈを有する。メモリ１１３は、ＳＲＡＭ等の揮発性メモリや、フラッシュメモリ等の不揮発性メモリをはじめさまざまな種類のメモリ素子を利用できる。
【００４４】
ルックアップテーブル１１１において、マルチプレクサＭＵＸ１〜ＭＵＸ４の各入力端子は、メモリ１１３が有するメモリ素子１３ａ〜１３ｈと電気的に接続されている。マルチプレクサＭＵＸ１〜ＭＵＸ４の各制御端子は電気的に接続されており、ルックアップテーブル１１１の入力端子Ｉ１となっている。また、マルチプレクサＭＵＸ１の出力端子及びマルチプレクサＭＵＸ２の出力端子は、マルチプレクサＭＵＸ５の２つの入力端子と電気的に接続され、マルチプレクサＭＵＸ３の出力端子及びマルチプレクサＭＵＸ４の出力端子は、マルチプレクサＭＵＸ６の２つの入力端子と電気的に接続されている。マルチプレクサＭＵＸ５及びマルチプレクサＭＵＸ６の各制御端子は電気的に接続されており、ルックアップテーブル１１１の入力端子Ｉ２となっている。マルチプレクサＭＵＸ５の出力端子は、マルチプレクサＭＵＸ７の一方の入力端子と接続され、マルチプレクサＭＵＸ６の出力端子は、インバータＩＮＶを介して、マルチプレクサＭＵＸ７の他方の入力端子と接続されている。なお、マルチプレクサＭＵＸ７の制御端子は、ルックアップテーブル１１１の入力端子Ｉ３となっている。そして、マルチプレクサＭＵＸ７の出力端子が、ルックアップテーブル１１１の出力端子Ｆとなっている。
【００４５】
ルックアップテーブル１１１は、メモリ１１３及び入力端子Ｉ１、Ｉ２、Ｉ３に、コンフィギュレーションデータが入力されると、マルチプレクサＭＵＸ１〜ＭＵＸ７、およびインバータによって、ルックアップテーブル１１１によって行われる演算処理の種類を特定することができる。
【００４６】
ここで、図３に、メモリ１１３が有することのできるメモリ素子の一例について示す。
【００４７】
図３に示すメモリ素子１３は、書き込みトランジスタＷＴｒ、読み出しトランジスタＲＴｒ、容量素子Ｃｓ、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、書き込みビット線ＷＢＬ、読み出しビット線ＲＢＬを有する。なお、読み出しビット線ＲＢＬは、書き込みビット線ＷＢＬと兼用してもよい。
【００４８】
ここで、書き込みトランジスタＷＴｒは、オフ抵抗が高いトランジスタで構成するとよい。オフ抵抗が高いトランジスタは、例えば、シリコンよりも広いバンドギャップを有する半導体膜で形成されるトランジスタであることが好ましい。また、読み出しトランジスタＲＴｒは、シリコンなどの半導体で形成されることが好ましい。
【００４９】
シリコンよりも広いバンドギャップを有する半導体としては化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。本実施の形態では、書き込みトランジスタＷＴｒに用いる半導体膜として、酸化物半導体を用いる場合について説明する。
【００５０】
書き込みトランジスタＷＴｒに用いる酸化物半導体は、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を著しく小さくすることができる。
【００５１】
なお、本明細書等において、オフ電流とは、トランジスタがオフ状態のときに、ソースとドレインとの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、しきい値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
【００５２】
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、シリコンを用いたトランジスタに比べてオフ電流が著しく小さいといえる。
【００５３】
書き込みトランジスタＷＴｒとして、チャネルが酸化物半導体膜に形成されるトランジスタを用いることにより、書き込みトランジスタＷＴｒと、容量素子Ｃｓとが接続されたノードの電位が一定に保たれた後、書き込みトランジスタＷＴｒをオフ状態としても、書き込みトランジスタＷＴｒを介してリークする電荷量を、著しく小さく抑えることができる。
【００５４】
メモリ素子１３において、書き込みトランジスタＷＴｒと、容量素子Ｃｓとが接続されたノードを、メモリノードＭＮと呼ぶ。このような構造のメモリ素子においては、メモリノードＭＮの電位によって、データを保持することができる。メモリノードＭＮの電位は、増幅器ＡＭＰを経て、ルックアップテーブル１１１を構成するマルチプレクサＭＵＸへと出力される。増幅器ＡＭＰとしては、インバータを用いることができるが、１つのトランジスタだけでもよい。また、書き込みトランジスタＷＴｒと容量素子Ｃｓは、十分にデータを保持できる特性を備える必要がある。例えば、書き込みトランジスタＷＴｒのオフ抵抗が十分に高ければ、容量素子Ｃｓの容量は相対的に小さくてもよい。
【００５５】
図３に示すメモリ素子１３は、書き込みビット線ＷＢＬの電位によって、メモリノードＭＮの電位の変動が制限されるという特徴を有する。例えば、メモリノードＭＮの電位が、ハイレベルとローレベルのいずれかであり、ハイレベルのときに”１”が記憶され、ローレベルのときに”０”が記憶されるとする。このとき、書き込みビット線ＷＢＬの電位がローレベルであり、ソフトエラーのように、何らかの外部の作用でメモリノードＭＮの電位が変動する場合、メモリノードＭＮの電位がハイレベルからローレベルに変動することはあっても、ローレベルからハイレベルに変動することはない。また、書き込みビット線ＷＢＬの電位がハイレベルの場合、何らかの作用でメモリノードＭＮの電位が変動しても、ローレベルからハイレベルに変動することはあっても、ハイレベルからローレベルに変動することはない。
【００５６】
したがって、メモリノードＭＮに保持されたデータの変動を避けるためには、書き込みビット線ＷＢＬがローレベルの場合は、メモリノードＭＮに保持される電位がローレベルであるメモリ素子を多くすることが望ましい。逆に、書き込みビット線ＷＢＬがハイレベルの場合は、メモリノードＭＮに保持される電位がハイレベルであるメモリ素子を多くすることが望ましい。すなわち、書き込みビット線ＷＢＬがローレベルである場合、可能であるならば、メモリ素子のデータは”０”とすることが好ましく、書き込みビット線ＷＢＬがハイレベルである場合、可能であるならば、メモリ素子のデータは”１”とすることが好ましい。
【００５７】
しかしながら、図２に示すルックアップテーブル１１１において、メモリ１１３に保持されるデータは、通常の論理回路の組み合わせ（論理関数）であれば、確率論からいうと、データの約半分は”１”であり、残りが”０”である。また、実際に設計される論理関数の統計データを考慮しても、データの約４分の１が”１”であり、この比率を超えて、一方のみを少なくすることは困難である。
【００５８】
そこで、図２に示すルックアップテーブル１１１では、最上位の段のマルチプレクサの入力端子と、その前段のマルチプレクサの一方の出力端子との間に、インバータＩＮＶを設ける構成としている。この場合、メモリ１１３の半分のメモリ素子（インバータＩＮＶが設けられた側のメモリ素子）には、インバータを設けない場合と逆のパリティのデータが入力される。
【００５９】
例えば、マルチプレクサＭＵＸ６の出力端子と、マルチプレクサＭＵＸ７の入力端子との間に、インバータＩＮＶを設けない場合において、メモリ素子１３ａ〜１３ｈには、”０”、”０”、”０”、”１”、”１”、”１”、”１”、”１”が記憶されているとする（図１０（Ｃ）参照）。この場合、メモリ１１３には、５つのビットにデータ”１”が記憶されていることになる。
【００６０】
これに対し、図２に示すように、マルチプレクサＭＵＸ６の出力端子と、マルチプレクサＭＵＸ７の入力端子との間に、インバータＩＮＶを設けた場合、図１０（Ｃ）と同じ真理値表を得るためには、メモリ素子１３ａ〜１３ｈには、”０”、”０”、”０”、”１”、”０”、”０”、”０”、”０”を記憶すればよく、この場合、データ”１”が記憶されているのは１ビットだけで済む。
【００６１】
したがって、ルックアップテーブル１１１を図２に示す構成とすることにより、インバータを設けない場合と比較して、データの転送に伴う消費電力を低減できる。
【００６２】
さらに、図３に示すメモリ素子１３では、ＳＲＡＭに比較するとソフトエラーは生じにくい。ＳＲＡＭ等で生じるソフトエラーは、ＳＲＡＭを構成する半導体にα線（宇宙線由来の中性子による核反応で生成する）が透過することで、電子−正孔対が発生することが原因である。したがって、ＳＲＡＭでは、記憶されたデータは、ビット線に保持された電位に関係なく、ハイレベルからローレベル、またはローレベルからハイレベルと変動するため、ＳＲＡＭを用いたメモリ１１３では、全てのメモリ素子に対して、ソフトエラーが生じる可能性を有する。つまり、データが”０”であっても”１”であっても、同じ確率でソフトエラーが生じる。
【００６３】
これに対し、図３に示すメモリ素子１３では、酸化物半導体を用いたトランジスタを用いている。該酸化物半導体は薄膜である上、バンドギャップが広く、α線が、酸化物半導体膜を透過してもキャリアの発生が少ないので、ＳＲＡＭと比べてソフトエラーが生じにくい。また、上述したように、図３に示すメモリ素子１３においてデータが変動する要因は、書き込みビット線ＷＢＬと、メモリノードＭＮとの関係であるため、書き込みビット線がローレベルの場合に、メモリ素子１３に保持するデータをローレベルとして、メモリ１１３に保持するコンフィギュレーションデータに０を多くすることで、エラーが生じる確率を極めて小さくすることができる。
【００６４】
したがって、図３に示すメモリ素子１３をメモリ１１３に用いた場合において、図２のようにインバータＩＮＶをマルチプレクサのバイナリツリー中に挿入したＬＵＴ（データが”１”であるビットが１つ）では、図８（Ｄ）の構造のＬＵＴ（データが”１”であるビットが５つ）と比較して、データの変動によるエラーの発生確率を、１／５にすることができる。
【００６５】
なお、インバータＩＮＶを用いるにしても、例えば、メモリ１１３のデータとして図９（Ａ）、図９（Ｂ）で示される接続を用いた場合には、８ビット中３ビットにおいて”１”が必要となる。また、図９（Ｃ）、図９（Ｄ）で示される接続を用いた場合には、８ビット中５ビットにおいて”１”が必要となる。したがって、配線とＬＵＴの入力端子の接続を最適化することが求められる。
【００６６】
また、特殊な例では、ルックアップテーブル１１１に、インバータＩＮＶを用いることで、かえって”１”であるビット数が増加することもある。例えば、３入力のＡＮＤ回路では、インバータＩＮＶがない場合には、”１”であるビット数は１であるが、図２に示すように、インバータＩＮＶを用いることで３となってしまう。
【００６７】
しかしながら、図１（Ａ）に示したように、プログラマブルロジックデバイス１００には他にも多くのルックアップテーブル１１１があるので、それらがすべて３入力のＡＮＤ回路であることは考えられず、逆に３入力のＯＲ回路では”１”であるビット数は７から３へ減少することもある。
【００６８】
以上は、ルックアップテーブル１１１として３入力のものを取り上げたが、４入力、６入力、８入力でも同様な効果が得られる。
【００６９】
図４に、ルックアップテーブル１１１の変形例を示す。
【００７０】
図４に示すルックアップテーブル１１１では、マルチプレクサＭＵＸ６の出力を二分し、一方をインバータＩＮＶで反転させる。そして、インバータＩＮＶで反転された信号と、反転させない信号のいずれか一方を、マルチプレクサＭＵＸ８で選択して、マルチプレクサＭＵＸ７に入力するものである。マルチプレクサＭＵＸ８の出力は、メモリ１１３に追加されたビット（メモリ素子１３ｉ）のデータにより、選択される。メモリ１１３に追加されたビット（メモリ素子１３ｉ）のデータは、他のコンフィギュレーションデータと同様に、このデータもコンフィギュレーション時に書き込まれる。ここで、データが”１”であればインバータ出力を選択し、データが”０”であればインバータ出力でない方を選択する。
【００７１】
例えば、コンフィギュレーションデータとして、”１”が非常に少ない場合（例えば、ＡＮＤ回路が多く組み込まれていて、ＯＲ回路が少ない場合）は、図８（Ｄ）に示すＬＵＴに対し、図２に示すルックアップテーブル１１１では、コンフィギュレーションデータの”１”の数が変わらないか、場合によってはかえってルックアップテーブル１１１のデータの”１”の数が増加してしまう。
【００７２】
これに対し、図４に示すルックアップテーブル１１１では、インバータＩＮＶを場合によって無効とすることにより、コンフィギュレーションデータの”１”の数を抑制することができる。なお、インバータＩＮＶを有効にすると、コンフィギュレーションデータの”１”が１つ増加することに注意が必要である。
【００７３】
以下に、図４に示すルックアップテーブル１１１の効果の一例を示す。
【００７４】
統計的には、ＬＵＴで使用される論理関数は非常に偏っている。特許文献２によると、ＦＰＧＡの４入力ＬＵＴに適用される論理関数のうち、論理関数Ａ・Ｂ・Ｃ・Ｄ（Ａ、Ｂ、Ｃ、Ｄの４入力ＡＮＤ回路、”１”の比率は１／１６）が２７．２％であり、論理関数Ａ・Ｂ・（Ｃ＋Ｄ）（”１”の比率は３／１６）が１７．０％、論理関数Ａ・（Ｂ＋Ｃ＋Ｄ）（”１”の比率は７／１６）が１３．７％、論理関数Ａ・Ｂ＋Ｃ・Ｄ（”１”の比率は７／１６）が１２．８％、論理関数Ａ・（Ｂ＋Ｃ・Ｄ）（”１”の比率は５／１６）が１２．０％、論理関数Ａ・（Ｂ・Ｃ＋ｎｏｔＢ・Ｄ）（”１”の比率は３／１６）が５．６％、その他の論理関数が１１．７％である。なお、このデータはあくまでも統計的なものであり、設計される回路によっては、これらの数値から大きくずれることもある。
【００７５】
表１に論理関数Ａ・Ｂ・Ｃ・Ｄ、論理関数Ａ・Ｂ・（Ｃ＋Ｄ）、論理関数Ａ・（Ｂ＋Ｃ＋Ｄ）、論理関数Ａ・Ｂ＋Ｃ・Ｄ、論理関数Ａ・（Ｂ＋Ｃ・Ｄ）、論理関数Ａ・（Ｂ・Ｃ＋ｎｏｔＢ・Ｄ）の真理値表を示す。
【００７６】
【表１】
2013251888.tif 000003
【００７７】
その他の論理関数における”１”の比率を正確に見積もることは難しいが、上位６つの論理関数の”１”の比率の平均と同じ（すなわち、２１％）とすれば、図８（Ｄ）に示すＬＵＴでは、”１”の比率は約２４％である。
【００７８】
一方、図２に示すルックアップテーブル１１１では、１つのＬＵＴのデータの半分を反転して入力する方法では”１”の比率は約２７％となる。
【００７９】
これに対し、図４に示すルックアップテーブル１１１では、論理関数に応じて、１つのＬＵＴのデータの半分を反転させる、あるいは反転させないことが選択できるため、１５％未満まで”１”の比率を低下させることができる。
【００８０】
図５に、論理ブロックをマトリクス状に配置したＰＬＤの一例について示す。
【００８１】
図５には、複数の論理ブロックＬＢ＿Ａと、複数の論理ブロックＬＢ＿Ｂとが、マトリクス状に配置され、その間に複数のスイッチブロックＳＷＢおよび配線等が設けられる。ここで、論理ブロックＬＢ＿Ａとして、図２に示すような内部にインバータＩＮＶを有するＬＵＴを用い、論理ブロックＬＢ＿Ｂとして、図８（Ｄ）に示すような内部にインバータＩＮＶを有さないＬＵＴを用いるとする。
【００８２】
特許文献２によれば、４入力のＬＵＴでは、図２に示すルックアップテーブル１１１のように、内部にインバータＩＮＶを設けることにより、”１”の数の減る論理関数、Ａ・（Ｂ＋Ｃ＋Ｄ）、Ａ・Ｂ＋Ｃ・Ｄ、Ａ・（Ｂ＋Ｃ・Ｄ）の出現率は約３９％である。その他の論理関数も同じ比率で存在するとすれば、内部にインバータＩＮＶを設けることにより、”１”の数の減る論理関数の出現率は約４４％となる。
【００８３】
したがって、論理関数Ａ・（Ｂ＋Ｃ＋Ｄ）、Ａ・Ｂ＋Ｃ・Ｄ、Ａ・（Ｂ＋Ｃ・Ｄ）には、論理ブロックＬＢ＿Ａを用い、その他の論理関数には論理ブロックＬＢ＿Ｂを用いることで、図４に示す論理回路を用いたのと同様の効果が得られる。なお、図５では、論理ブロックＬＢ＿Ａと、論理ブロックＬＢ＿Ｂの比率を等しくしているが、その他の比率であってもよい。また、１つの論理ブロック内に、複数のＬＵＴを有する場合には、図２に示すＬＵＴと、図８（Ｄ）に示すＬＵＴの２種類を有していても、同様な効果が得られる。
【００８４】
なお、インバータＩＮＶを挿入する部分を適切に選択することによってもコンフィギュレーションデータにおける”１”の数を減らすことができる。例えば、図８（Ｄ）に示すＬＵＴのデータにおける”１”の比率が２５％程度である場合には、図６に示すように、マルチプレクサＭＵＸ４の出力端子と、マルチプレクサＭＵＸ６の入力端子との間に、インバータＩＮＶを挿入するとよい。すなわち、ＬＵＴのデータの２５％を反転できる構成とするとよい。
【００８５】
図６は、３入力のＬＵＴであるが、同様の思想の４入力のＬＵＴを使用した場合、特許文献２に従うと、ＬＵＴのデータにおける”１”の比率を１５％程度にまで低減することができる。
【００８６】
本発明の一態様によれば、ＬＵＴに入力されるコンフィギュレーションデータを最適化することができる。具体的には、ＬＵＴが有するメモリに入力されるコンフィギュレーションデータにおいて、”０”を多くすることができる。これにより、コンフィギュレーションデータの転送に伴う消費電力を低減することができる。また、コンフィギュレーションデータにおいて、”０”を連続させることで、ＰＬＤで消費される電力を低減することができる。
【００８７】
また、ＬＵＴが有するメモリとして、酸化物半導体を含むトランジスタを用いて図３に示す構成とすることで、ソフトエラーが生じる確率を低減することができる。
【００８８】
（実施の形態２）
本実施の形態では半導体装置の断面構造の一例について、図７を参照して説明する。
【００８９】
図７に示す半導体装置は、先の実施の形態に示すメモリ素子であり、トランジスタが積層して設けられている。半導体装置の下層は、第１の半導体材料（例えば、シリコン）などを用いたトランジスタで構成され、上層は、第２の半導体材料（例えば、酸化物半導体）を用いたトランジスタで構成されている。
【００９０】
〈下部のトランジスタの構成〉
ｎ型のトランジスタ５１０は、半導体材料を含む基板５００に設けられたチャネル形成領域５０１と、チャネル形成領域５０１を挟むように設けられた低濃度不純物領域５０２及び高濃度不純物領域５０３（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた金属間化合物領域５０７と、チャネル形成領域５０１上に設けられたゲート絶縁膜５０４ａと、ゲート絶縁膜５０４ａ上に設けられたゲート電極層５０５ａと、金属間化合物領域５０７と接して設けられたソース電極層５０６ａ及びドレイン電極層５０６ｂと、を有する。ゲート電極層５０５ａの側面には、サイドウォール絶縁膜５０８ａが設けられている。トランジスタ５１０を覆うように層間絶縁膜５２１及び層間絶縁膜５２２が設けられている。層間絶縁膜５２１及び層間絶縁膜５２２に形成された開口を通じて、ソース電極層５０６ａ及びドレイン電極層５０６ｂと、金属間化合物領域５０７とが接続されている。
【００９１】
ｐ型のトランジスタ５２０は、半導体材料を含む基板５００に設けられたチャネル形成領域５１１と、チャネル形成領域５１１を挟むように設けられた低濃度不純物領域５１２及び高濃度不純物領域５１３（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた金属間化合物領域５１７と、チャネル形成領域５１１上に設けられたゲート絶縁膜５０４ｂと、ゲート絶縁膜５０４ｂ上に設けられたゲート電極層５０５ｂと、金属間化合物領域５１７と接して設けられたソース電極層５０６ｃ及びドレイン電極層５０６ｄと、を有する。ゲート電極層５０５ｂの側面には、サイドウォール絶縁膜５０８ｂが設けられている。トランジスタ５２０を覆うように層間絶縁膜５２１及び層間絶縁膜５２２が設けられている。層間絶縁膜５２１及び層間絶縁膜５２２に形成された開口を通じて、ソース電極層５０６ｃ及びドレイン電極層５０６ｄと、金属間化合物領域５１７とが接続している。
【００９２】
また、基板５００には、トランジスタ５１０と、トランジスタ５２０のそれぞれを囲むように素子分離絶縁膜５０９が設けられている。
【００９３】
なお、図７では、トランジスタ５１０及びトランジスタ５２０が、半導体基板にチャネルが形成されるトランジスタである場合について示すが、トランジスタ５１０及びトランジスタ５２０が、絶縁表面上に形成された非晶質半導体膜、多結晶半導体膜にチャネルが形成されるトランジスタであってもよい。また、ＳＯＩ基板のように、単結晶半導体膜にチャネルが形成されるトランジスタであってもよい。
【００９４】
半導体基板として、単結晶半導体基板を用いることにより、トランジスタ５１０及びトランジスタ５２０を、高速動作させることができる。なお、図７に図示しないが、先の実施の形態に示すマルチプレクサ等も、単結晶半導体基板に形成されることが好ましい。
【００９５】
また、トランジスタ５１０と、トランジスタ５２０とは、配線５２３ａによって、それぞれ接続されており、配線５２３ａ上には、絶縁膜５２４が設けられている。また、絶縁膜５２４上には、導電層５２５ａ、５２５ｂ、絶縁膜５２６が設けられている。絶縁膜５２６は、絶縁膜５２４上に、導電層５２５ａ、５２５ｂを形成した後、導電層５２５ａ、５２５ｂ上に、絶縁膜５２６を形成し、絶縁膜５２６を、導電層５２５ａ、５２５ｂの上面が露出するまで、研磨処理を行ったものであることが好ましい。
【００９６】
〈上部のトランジスタの構成〉
上部のトランジスタ５３０は、シリコンよりもバンドギャップが広い半導体膜にチャネルが形成されるトランジスタである。トランジスタ５３０は、絶縁膜５２４上に設けられた導電層５２５ａと、導電層５２５ａ上に設けられた絶縁膜５３１及び絶縁膜５３２と、絶縁膜５３２上に設けられた半導体膜５３３と、半導体膜５３３に接して設けられたソース電極層５３４ａ、ドレイン電極層５３４ｂと、半導体膜５３３、ソース電極層５３４ａ、ドレイン電極層５３４ｂ上に設けられたゲート絶縁膜５３５と、ゲート絶縁膜５３５上に設けられたゲート電極層５３６ａと、を有する。なお、導電層５２５ａは、ゲート電極層として機能する。
【００９７】
図７では、半導体膜を挟んで上下に２つのゲート電極層を有する場合について示している。一方のゲート電極層には、オン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極層は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極層に、同じ高さの電位が与えられていても良いし、他方のゲート電極層にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極層に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【００９８】
また、ドレイン電極層５３４ｂ上に、ゲート絶縁膜５３５を介して、導電層５３６ｂが設けられている。ドレイン電極層５３４ｂ、ゲート絶縁膜５３５、導電層５３６ｂによって、容量素子５４０が構成される。
【００９９】
また、トランジスタ５３０及び容量素子５４０を覆うように、層間絶縁膜５３７、層間絶縁膜５３８が設けられている。また、層間絶縁膜５３７及び層間絶縁膜５３８に形成された開口を通じて、ソース電極層５３４ａと、配線５３９とが接続されている。
【０１００】
ドレイン電極層５３４ｂは、絶縁膜５３２及び絶縁膜５３１に設けられた開口を介して、導電層５２５ｂと接続されており、導電層５２５ｂは、絶縁膜５２４に設けられた開口を介して配線５２３ｂと接続されている。また、配線５２３ｂは、トランジスタ５２０のドレイン電極層５０６ｄと接続されている。
【０１０１】
シリコンよりも広いバンドギャップを有する半導体としては化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。本実施の形態では、半導体膜５３３として、酸化物半導体を用いる場合について説明する。
【０１０２】
トランジスタ５３０に用いる酸化物半導体は、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を著しく小さくすることができる。
【０１０３】
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、シリコンを用いたトランジスタに比べてオフ電流が著しく小さいといえる。
【０１０４】
また、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を含むことが好ましい。
【０１０５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１０６】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１０７】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０１０８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１０９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１１０】
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０１１１】
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
【０１１２】
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
【０１１３】
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
【０１１４】
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
【０１１５】
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
【０１１６】
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【０１１７】
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１１８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【０１１９】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
【０１２０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
【０１２１】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１２２】
また、トランジスタのしきい値電圧のシフト量は、一方のゲート絶縁膜および他方のゲート絶縁膜の材料が同じである場合には、膜厚比によって制御することが可能である。一方のゲート絶縁膜および他方のゲート絶縁膜の膜厚比が１：１０の場合は、膜厚比が１：１の場合と比較して、トランジスタのしきい値電圧のシフト量が大きくなる傾向がある。
【０１２３】
半導体膜５３３は、成膜前、成膜時、成膜後において、水素が含まれないようにすることが好ましい。例えば、半導体膜５３３の成膜時に、水素が極力含まれないように成膜する、及び半導体膜５３３の成膜後に脱水化または脱水素化のための加熱処理を行うことが好ましい。また、半導体膜５３３と接する絶縁膜の成膜時に、水素が極力含まれないように成膜する、及び絶縁膜の成膜後に脱水化または脱水素化のための加熱処理を行うことが好ましい。
【０１２４】
さらに、絶縁膜５３１として、水素が透過することを防止する膜を用いることにより、下部のトランジスタや、絶縁膜５２４、層間絶縁膜５２２等に含まれる水素が、半導体膜５３３に到達することを防止することができる。水素が透過することを防止する膜として、窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム等を用いることが好ましい。また、層間絶縁膜５３７として、水素が透過することを防止する膜を用いることにより、層間絶縁膜５３８に含まれる水素が、半導体膜５３３に到達することを防止することができる。
【０１２５】
また、半導体膜５３３に含まれる酸素欠損を低減するために、半導体膜５３３に酸素を供給する処理を行うことが好ましい。例えば、半導体膜５３３と、酸素が過剰に含まれる絶縁膜とを接して設け、加熱処理を行うことで、酸素が過剰に含まれる絶縁膜から半導体膜５３３に、酸素を供給することができる。半導体膜５３３に酸素が供給されることにより、半導体膜５３３に含まれる酸素欠損を低減することができる。また、半導体膜５３３に脱水化または脱水素化処理を行った後、半導体膜５３３に酸素を添加する処理を行っても良い。酸素を添加する処理としては、例えば、イオン注入法、イオンドーピング法、プラズマ処理等により、酸素ラジカル、オゾン、酸素原子、酸素イオン等を、半導体膜５３３に添加して行う。なお、酸素を添加する処理は、ゲート絶縁膜５３５を介して行っても良い。
【０１２６】
このように、半導体膜５３３において、不純物や酸素欠損が低減されることにより、キャリアの発生を抑制することができる。キャリア密度が高まることを抑制することで、キャリア密度に起因して、トランジスタのしきい値電圧がマイナス方向にシフトしてしまうことを抑制することができる。そのため、トランジスタの他方のゲート電極に印加する電位によって、トランジスタのしきい値電圧を容易に制御することが可能となる。
【０１２７】
本実施の形態は、他の実施の形態と適宜組み合わせて適用することができる。
【符号の説明】
【０１２８】
ＭＵＸ    マルチプレクサ
ＭＵＸ１    マルチプレクサ
ＭＵＸ２    マルチプレクサ
ＭＵＸ３    マルチプレクサ
ＭＵＸ４    マルチプレクサ
ＭＵＸ５    マルチプレクサ
ＭＵＸ６    マルチプレクサ
ＭＵＸ７    マルチプレクサ
ＭＵＸ８    マルチプレクサ
ＩＮＶ    インバータ
ＬＢ＿Ａ    論理ブロック
ＬＢ＿Ｂ    論理ブロック
ＷＴｒ    書き込みトランジスタ
ＲＴｒ    読み出しトランジスタ
Ｃｓ    容量素子
ＳＷＢ    スイッチブロック
ＭＥＭ    メモリ
１３    メモリ素子
１３ａ    メモリ素子
１３ｈ    メモリ素子
１３ｉ    メモリ素子
１００    プログラマブルロジックデバイス
１１０    メモリ
１１１    ルックアップテーブル
１１２    レジスタ
１１３    メモリ
１２０    論理ブロック
１３０    スイッチブロック
５００    基板
５０１    チャネル形成領域
５０２    低濃度不純物領域
５０３    高濃度不純物領域
５０４ａ    ゲート絶縁膜
５０４ｂ    ゲート絶縁膜
５０５ａ    ゲート電極層
５０５ｂ    ゲート電極層
５０６ａ    ソース電極層
５０６ｂ    ドレイン電極層
５０６ｃ    ソース電極層
５０６ｄ    ドレイン電極層
５０７    金属間化合物領域
５０８ａ    サイドウォール絶縁膜
５０８ｂ    サイドウォール絶縁膜
５０９    素子分離絶縁膜
５１０    トランジスタ
５１１    チャネル形成領域
５１２    低濃度不純物領域
５１３    高濃度不純物領域
５１７    金属間化合物領域
５２０    トランジスタ
５２１    層間絶縁膜
５２２    層間絶縁膜
５２３ａ    配線
５２３ｂ    配線
５２４    絶縁膜
５２５ａ    導電層
５２５ｂ    導電層
５２６    絶縁膜
５３０    トランジスタ
５３１    絶縁膜
５３２    絶縁膜
５３３    半導体膜
５３４ａ    ソース電極層
５３４ｂ    ドレイン電極層
５３５    ゲート絶縁膜
５３６ａ    ゲート電極層
５３６ｂ    導電層
５３７    層間絶縁膜
５３８    層間絶縁膜
５３９    配線
５４０    容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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