(57)【要約】【課題】狭スペースへのシリコン膜の埋め込み性の向上を図る。【解決手段】実施形態によれば、シリコン膜の形成方法は、凹部２０の開口側からボトム側に向けてくぼんだくぼみ４０を有するアンドープの第１のシリコン膜３２を凹部２０に形成する工程を含む。また、前記シリコン膜の形成方法は、凹部２０内の第１のシリコン膜３２の一部を塩素を含むガスを用いてエッチングし、第１のシリコン膜３２に凹部２０のボトム側よりも開口側で幅が広い隙間４１を形成する工程を含む。また、前記シリコン膜の形成方法は、隙間４１に面する第１のシリコン膜３２の内壁に不純物を添加する工程を含む。また、前記シリコン膜の形成方法は、不純物の添加後、隙間４１を埋める第２のシリコン膜３３を形成する工程を含む。【選択図】図４
2013105812.tif 000002
【特許請求の範囲】
【請求項１】
第１の原料ガスを用いて、凹部にコンフォーマルにシリコンを含むシード膜を形成する工程と、
前記第１の原料ガスとは異なるシランを含む第２の原料ガスを用いて、前記凹部の開口側からボトム側に向けてくぼんだくぼみを有するアンドープで非晶質の第１のシリコン膜を、前記シード膜の内側に形成する工程と、
前記第１のシリコン膜を結晶化させる温度よりも低い温度下で、前記凹部内の前記第１のシリコン膜の一部を塩素を含むガスを用いてエッチングし、前記第１のシリコン膜に、前記凹部の前記ボトム側よりも前記開口側で幅が広い隙間を形成する工程と、
前記隙間に面する前記第１のシリコン膜の内壁に、前記第１のシリコン膜を結晶化させる温度よりも低い温度下で不純物を添加する工程と、
前記不純物の添加後、前記隙間を埋める非晶質の第２のシリコン膜を形成する工程と、
前記第１のシリコン膜及び前記第２のシリコン膜を結晶化させる熱処理を行う工程と、
を備えたシリコン膜の形成方法。
【請求項２】
凹部の開口側からボトム側に向けてくぼんだくぼみを有するアンドープの第１のシリコン膜を、前記凹部に形成する工程と、
前記凹部内の前記第１のシリコン膜の一部を塩素を含むガスを用いてエッチングし、前記第１のシリコン膜に、前記凹部の前記ボトム側よりも前記開口側で幅が広い隙間を形成する工程と、
前記隙間に面する前記第１のシリコン膜の内壁に、不純物を添加する工程と、
前記不純物の添加後、前記隙間を埋める第２のシリコン膜を形成する工程と、
を備えたシリコン膜の形成方法。
【請求項３】
前記第１のシリコン膜及び前記第２のシリコン膜を非晶質状態で形成し、
前記第２のシリコン膜の形成後、前記第１のシリコン膜及び前記第２のシリコン膜を結晶化させる熱処理を行う工程をさらに備えた請求項２記載のシリコン膜の形成方法。
【請求項４】
前記第１のシリコン膜に対するエッチング及び前記不純物の添加を、前記第１のシリコン膜を結晶化させる前記熱処理の温度よりも低い温度で行う請求項３記載のシリコン膜の形成方法。
【請求項５】
基板上に設けられた複数の第１の電極間の凹部および前記第１の電極上に、コンフォーマルに絶縁膜を形成する工程と、
前記複数の第１の電極間における前記絶縁膜の内側および前記第１の電極上の前記絶縁膜上に、第２の電極を形成する工程と、
を備え、
前記第２の電極を形成する工程は、
前記凹部の開口側からボトム側に向けてくぼんだくぼみを有するアンドープの第１のシリコン膜を、前記凹部に形成する工程と、
前記凹部内の前記第１のシリコン膜の一部を塩素を含むガスを用いてエッチングし、前記第１のシリコン膜に、前記凹部の前記ボトム側よりも前記開口側で幅が広い隙間を形成する工程と、
前記隙間に面する前記第１のシリコン膜の内壁に、不純物を添加する工程と、
前記不純物の添加後、前記隙間を埋める第２のシリコン膜を形成する工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、シリコン膜の形成方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば、半導体記憶装置では、隣り合う浮遊ゲートの側壁間に絶縁膜を介して制御ゲートの一部となるシリコン膜を埋め込むなど、狭スペースにシリコン膜を埋め込むプロセスが求められている。近年のメモリセルの微細化の進展により、シリコン膜を埋め込むスペース幅がますます狭くなると、シリコン膜の埋め込み性の低下によるボイドが懸念される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１７１４２４号公報
【特許文献２】特開２００１−１９６５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、狭スペースへのシリコン膜の埋め込み性の向上を図ったシリコン膜の形成方法及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態によれば、シリコン膜の形成方法は、凹部の開口側からボトム側に向けてくぼんだくぼみを有するアンドープの第１のシリコン膜を、前記凹部に形成する工程を含む。また、前記シリコン膜の形成方法は、前記凹部内の前記第１のシリコン膜の一部を塩素を含むガスを用いてエッチングし、前記第１のシリコン膜に、前記凹部の前記ボトム側よりも前記開口側で幅が広い隙間を形成する工程を含む。また、前記シリコン膜の形成方法は、前記隙間に面する前記第１のシリコン膜の内壁に、不純物を添加する工程を含む。また、前記シリコン膜の形成方法は、前記不純物の添加後、前記隙間を埋める第２のシリコン膜を形成する工程を含む。
【図面の簡単な説明】
【０００６】
【図１】（ａ）は実施形態の半導体装置におけるアクティブ領域とスタックゲート構造のレイアウトを表す模式平面図であり、（ｂ）は（ａ）におけるＡ−Ａ断面に対応する模式断面図。
【図２】図１（ａ）におけるＢ−Ｂ断面に対応する部分の一部拡大模式断面図。
【図３】実施形態の半導体装置の製造方法を示す模式断面図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】（ａ）は実施形態のシリコン膜の成膜シーケンス図であり、（ｂ）は（ａ）に示す成膜シーケンスの各ステップで処理室内に導入されるガスの切り替えタイミングチャート。
【図６】実施形態のシリコン膜と、比較例のシリコン膜との、リン（Ｐ）の深さ方向の濃度分布図。
【図７】（ａ）は実施形態のシリコン膜を有するキャパシタと、比較例のシリコン膜を有するキャパシタとのＣＶ特性図であり、（ｂ）は実施形態のシリコン膜を有するメモリセルと比較例のシリコン膜を有するメモリセルとの書き込み電圧分布図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
実施形態では、半導体装置として、例えば、浮遊ゲートと制御ゲートとを含むスタックゲート構造を有する不揮発性半導体記憶装置を一例に挙げて説明する。
【０００９】
図１（ａ）は、実施形態の半導体装置におけるアクティブ領域１１とスタックゲート構造のレイアウトを表す模式平面図である。  
図１（ｂ）は、図１（ａ）におけるＡ−Ａ断面に対応する模式断面図である。  
図２は、図１（ａ）におけるＢ−Ｂ断面に対応する部分の一部拡大模式断面図である。
【００１０】
図１（ｂ）は、半導体基板１０の表面付近の断面を表す。半導体基板１０の表面側にはアクティブ領域１１が形成されている。アクティブ領域１１は、図示しない第１導電型のチャネル領域、第２導電型のソース領域及びドレイン領域を有する。
【００１１】
アクティブ領域１１は、第１の方向Ｘに延びている。また、図１（ａ）に示すように、複数のアクティブ領域１１が、第１の方向Ｘに対して直交する第２の方向Ｙに並んで形成されている。
【００１２】
図２に示すように、第２の方向Ｙで隣り合うアクティブ領域１１どうしは、例えばＳＴＩ（Shallow Trench Isolation）構造によって分離されている。すなわち、第２の方向Ｙで隣り合うアクティブ領域１１間にはトレンチが形成され、そのトレンチ内に例えばシリコン酸化物等の絶縁体１４が埋め込まれている。
【００１３】
アクティブ領域１１上には、トンネル絶縁膜１２が設けられている。トンネル絶縁膜１２は、図１（ｂ）に示すように第１の方向Ｘに延び、また、図２に示すように第２の方向Ｙに複数に分断されている。
【００１４】
トンネル絶縁膜１２上には、第１の電極として複数の浮遊ゲートＦＧが設けられている。複数の浮遊ゲートＦＧは、図１（ｂ）に示すように、第１の方向Ｘに分断されている。また、複数の浮遊ゲートＦＧは、図２に示すように、第２の方向Ｙにも分断されている。
【００１５】
浮遊ゲートＦＧの上には、電極間絶縁膜１３が設けられている。電極間絶縁膜１３は、図１（ｂ）に示すように、第１の方向Ｘに複数に分断されている。また、電極間絶縁膜１３は、図２に示すように、第２の方向Ｙには分断されず、第２の方向Ｙにつながっている。
【００１６】
さらに、浮遊ゲートＦＧにおいて、第２の方向Ｙで隣り合う他の浮遊ゲートＦＧに対向する側壁の一部にも、電極間絶縁膜１３が設けられている。
【００１７】
電極間絶縁膜１３上には、第２の電極として制御ゲートＣＧが設けられている。制御ゲートＣＧは、図１（ｂ）に示すように、第１の方向Ｘに複数に分断されている。また、制御ゲートＣＧは、図２に示すように、第２の方向Ｙには分断されず、第２の方向Ｙにつながっている。
【００１８】
図２に示すように、第２の方向Ｙで隣り合う浮遊ゲートＦＧの対向側壁間には凹部２０が設けられ、その凹部２０の内壁に沿ってコンフォーマルに電極間絶縁膜１３が設けられている。
【００１９】
そして、制御ゲートＣＧの一部は、凹部２０内における電極間絶縁膜１３の内側に埋め込まれている。このように、電極間絶縁膜１３及び制御ゲートＣＧを、浮遊ゲートＦＧ上にだけでなく側壁にも設けることで、電極間絶縁膜１３を介した浮遊ゲートＦＧと制御ゲートＣＧ間の容量を大きくできる。この結果、書き込み電圧の低電圧化を図れる。
【００２０】
浮遊ゲートＦＧは、図１（ａ）の平面視にて制御ゲートＣＧとアクティブ領域１１との交差部に設けられている。すなわち、半導体基板１０上に、複数のメモリセルＭＣがマトリクス状にレイアウトされている。図１（ｂ）では図示を省略しているが、第１の方向Ｘで隣り合う浮遊ゲートＦＧ間には、絶縁層が設けられている。したがって、１つのメモリセルＭＣは、そのまわりが絶縁された１つの浮遊ゲートＦＧを含む。
【００２１】
すなわち、浮遊ゲートＦＧは、導電部分には直接接続されていない。そのため、電源を切っても、浮遊ゲートＦＧ内に蓄積された電子は浮遊ゲートＦＧから漏れ出さず、また新たに入ることもない。
【００２２】
次に、実施形態の半導体装置の製造方法について説明する。実施形態では、制御ゲートＣＧとしてシリコン膜を用いており、そのシリコン膜の形成方法を中心に製造方法を以下に説明する。
【００２３】
アクティブ領域１１上に、トンネル絶縁膜１２と、浮遊ゲートＦＧとなる不純物を含むシリコン膜を積層した後、図示しないマスクを用いたエッチング加工により、アクティブ領域１１、トンネル絶縁膜１２及び浮遊ゲートＦＧの積層体は、図２に示すように第２の方向Ｙに複数に分断される。
【００２４】
第２の方向Ｙで隣り合う上記積層体間には絶縁体１４が埋め込まれる。その後、絶縁体１４の上面側がエッチングされ、第２の方向Ｙで隣り合う浮遊ゲートＦＧ間に、図３（ａ）に示すように凹部２０が形成される。凹部２０のボトムは、浮遊ゲートＦＧとトンネル絶縁膜１２との界面よりも上方の浮遊ゲートＦＧ側に位置する。
【００２５】
図３（ａ）〜図４（ｃ）は、制御ゲートＣＧとなるシリコン膜の形成方法を示す模式断面図である。図３（ａ）〜図４（ｃ）は、図２におけるトンネル絶縁膜１２よりも上の部分の断面を表す。
【００２６】
浮遊ゲートＦＧ間の凹部２０および浮遊ゲートＦＧ上には、図３（ｂ）に示すように、コンフォーマルに電極間絶縁膜１３が形成される。
【００２７】
以降、制御ゲートＣＧとなるシリコン膜の形成が続けられる。
【００２８】
シリコン膜の成膜対象物を含むウェーハが処理室（または反応炉）内に収容され、所望の温度に加熱される。また、処理室内には、減圧下で各種ガスが導入される。
【００２９】
図５（ａ）は、実施形態によるシリコン膜の成膜シーケンス図である。図５（ａ）における横軸は時間を、縦軸はウェーハ温度（以下、単に温度とも称する）を表す。
【００３０】
また、図５（ｂ）は、図５（ａ）に示す成膜シーケンスの各ステップで処理室内に導入されるガスの切り替えタイミングチャートである。
【００３１】
まず、例えば、温度を４００℃、処理室内圧力を１Ｔｏｒｒに設定して、ジシラン（Ｓｉ２Ｈ６）ガスを２００ｃｃの流量で処理室内に導入する。この処理を、例えば約１０分間続ける。
【００３２】
これにより、図３（ｃ）に示すように、電極間絶縁膜１３の表面に沿ってコンフォーマルに、シリコンを含むシード膜３１が形成される。すなわち、シード膜３１は、凹部２０内の電極間絶縁膜１３の内側、および浮遊ゲートＦＧ上の電極間絶縁膜１３の上面上に形成される。シード膜３１は、例えば非晶質シリコン膜である。
【００３３】
ジシランを原料ガス（第１の原料ガス）として用いたシード膜３１の成膜時の温度（例えば４００℃）では、例えばホスフィン（ＰＨ３）は分解しない。したがって、シード膜３１の成膜時、シード膜３１に導電性を付与する例えばリン（Ｐ）などの不純物ソースは導入せず、シード膜３１はアンドープである。
【００３４】
本明細書において、アンドープとは、シリコン膜に導電性を付与する不純物が意図的に添加されず、シリコン膜は成膜時のガスに起因する元素以外に、実質的に不純物を含まないことを表す。
【００３５】
シード膜３１の膜厚は、例えば１〜２ｎｍである。また、シード膜３１を形成するための第１の原料ガスとしては、ジシランに限らず、トリシラン、あるいはジイソプロピルアミノシランなどのアミノ基を持つガスを用いてもよい。
【００３６】
シリコン膜は成膜初期に島状成長のため表面に凹凸が生じやすい。しかしながら、上記ジシランなどのガスを用いて形成されるシリコン膜であるシード膜３１は、シラン（ＳｉＨ４）ガスを用いて形成されるシリコン膜よりも、シリコンの凝集を抑制して表面粗さを小さくでき、表面の平坦性に優れる。したがって、凹部２０内にボイドを残して、シード膜３１が凹部２０の一部を閉塞してしまうことがない。
【００３７】
シード膜３１の形成後、引き続き、ウェーハを処理室から出さず、処理室内に導入するガスを第１の原料ガスから水素ガス（Ｈ２ガス）に切り替え、さらに、ウェーハ温度を例えば５２０℃ほどに上げる。水素ガスの流量は、例えば１０００ｃｃに設定される。この昇温処理を、例えば約３０分間続ける。
【００３８】
ここで、水素を含まない雰囲気中でシード膜３１を昇温すると、シリコンに結合していた、原料ガスに由来する水素がシリコンから離脱し、その水素が離脱したシリコンどうしの距離が短くなり、シリコンが凝集するおそれがある。このため、水素を含まない雰囲気中でシード膜３１を昇温すると、昇温後のシード膜３１の表面の平坦性は昇温前よりも低下する傾向にある。
【００３９】
これに対し、実施形態のように、水素を含む雰囲気中でシード膜３１を昇温すると、シリコンに結合している水素の離脱が抑制される。このため、昇温中におけるシード膜３１のシリコンの凝集が抑制でき、シード膜３１の表面平坦性はそのまま維持される。
【００４０】
水素ガス雰囲気中での昇温ステップの後、引き続き、ウェーハを処理室から出さず、処理室内に導入するガスを水素ガスからシランガス（第２の原料ガス）に切り替える。例えば、処理室内圧力は０．５６Ｔｏｒｒに設定し、シランガスの流量は、例えば８００ｃｃに設定される。温度は約５２０℃に維持される。この処理を、例えば約３分間続ける。
【００４１】
これにより、シード膜３１の表面に、図４（ａ）に示す第１のシリコン膜３２が形成される。すなわち、凹部２０内におけるシード膜３１の内側、およびシード膜３１の上面上に、第１のシリコン膜３２が形成される。
【００４２】
第１のシリコン膜３２は、シード膜３１と同様、アンドープで非晶質のシリコン膜である。したがって、図４（ａ）以降の図においては、シード膜３１は第１のシリコン膜３２と区別せずに、第１のシリコン膜３２に包含させて図示している。
【００４３】
凹部２０の側壁に形成された電極間絶縁膜１３間の上端側の開口幅（図３（ｂ）におけるａ）は、例えば８ｎｍである。第１のシリコン膜３２の膜厚は、その開口幅ａの半分よりも小さい膜厚に制御される。
【００４４】
したがって、凹部２０は第１のシリコン膜３２で完全に埋まらず、第１のシリコン膜３２には、図４（ａ）に示すように、凹部２０の開口側からボトム側に向けてくぼんだくぼみ４０が形成される。すなわち、第１のシリコン膜３２は、凹部２０の直上で平坦になっていない。
【００４５】
くぼみ４０が凹部２０のボトム側に入り込んでいる深さは、図４（ａ）で表す位置に限らず、第１のシリコン膜３２の膜厚等によって変わる。
【００４６】
第１のシリコン膜３２を形成するときの第２の原料ガスには、シード膜３１を形成するときの第１の原料ガスとは異なり、シランガスが用いられる。
【００４７】
第１の原料ガスとしては、前述したようにシリコン膜の成膜初期の島状成長を抑制するため、ジシランなどが用いられる。一方、第２の原料ガスであるシランを用いて形成されたシリコン膜は、ジシランなどの第１の原料ガスを用いて形成されたシリコン膜に比べて、ウェーハ面内の膜厚均一性及び埋め込み性に優れ、また成膜レートも高い。
【００４８】
したがって、シード膜３１は、表面平坦性を確保するための下地として薄い（例えば１〜２ｎｍの）膜厚にとどめ、その後は、シランガスを用いて凹部２０内に第１のシリコン膜３２を形成することで、ジシランなどの第１の原料ガスに起因する良好な表面平坦性を得つつ、第２の原料ガス（シランガス）に起因する良好なステップカバレッジ及び高い生産性を実現できる。
【００４９】
第１のシリコン膜３２の形成後、引き続き、ウェーハを処理室から出さず、処理室内に導入するガスを第２の原料ガスから水素ガスに切り替え、さらに、ウェーハ温度を例えば３００℃程度に降温する。水素ガスの流量は、例えば１０００ｃｃに設定される。この処理を、例えば約４０分間続ける。
【００５０】
水素ガス雰囲気中での降温ステップの後、引き続き、ウェーハを処理室から出さず、処理室内に導入するガスを水素ガスから塩素を含むエッチングガスに切り替えて、第１のシリコン膜３２の一部をエッチングする。例えば、処理室内圧力は０．３Ｔｏｒｒに設定され、温度は約３００℃に維持される。
【００５１】
このエッチング処理で処理室内には、例えば、塩素ガス（Ｃｌ２ガス）が５００ｃｃの流量で導入され、さらに窒素ガス（Ｎ２ガス）が８００ｃｃの流量で導入される。このエッチング処理を、例えば約１５分間続ける。
【００５２】
第１のシリコン膜３２は、主に塩素の作用によりエッチングされる。図４（ａ）に示すエッチング前の状態で、第１のシリコン膜３２にはくぼみ４０が形成されている。そのくぼみ４０の幅を広げるようにエッチングが進み、図４（ｂ）に示すように、電極間絶縁膜１３に沿うようにコンフォーマルに第１のシリコン膜３２が残され、その内側に隙間４１が形成される。隙間４１の幅は、凹部２０のボトム側よりも開口側で広い。
【００５３】
エッチング前の状態で、第１のシリコン膜３２が凹部２０を完全に埋め込んで、凹部２０の直上部分で平坦になっていると、凹部２０内の第１のシリコン膜３２の幅方向の全体が均一にエッチバックされてしまい、図４（ｂ）に示すようなボトム側よりも開口側で幅が広い隙間４１は形成されない。
【００５４】
実施形態のように、エッチング前の状態で、第１のシリコン膜３２に、図４（ａ）に示すくぼみ４０があると、そのくぼみ４０にエッチングガスが入り込み、くぼみ４０を幅方向に広げつつエッチングが進む。
【００５５】
そして、エッチングガスが侵入しにくいくぼみ４０のボトム側よりも、エッチングガス濃度が高くなるウェーハ表面側でエッチングが促進される。このため、図４（ｂ）に示すように、ボトム側よりも開口側で幅が広がった隙間４１が形成される。隙間４１に面する第１のシリコン膜３２の側壁は、断面Ｖ字状のテーパー形状にされる。したがって、後述する第２のシリコン膜３３を、ボイドを生じさせることなく、隙間４１に埋め込みやすくできる。
【００５６】
このエッチングは、アンドープの非晶質シリコン膜である第１のシリコン膜３２に対して行われる。アンドープの非晶質シリコン膜に対して、例えば３００℃で、Ｃｌ２ガスを使うと、エッチングレートを１オングストローム／分程度に制御することができる。これにより、凹部２０のボトムと側壁に第１のシリコン膜３２を残しつつ、図４（ｂ）に示す形状の隙間４１を制御性よく形成することができる。
【００５７】
非晶質のシリコン膜に、不純物として例えばリンが少しでも添加されると、アンドープ非晶質シリコン膜に比べてエッチングレートが１００〜１０００倍に上がってしまい、凹部２０内のシリコン膜のほとんどが短時間で除去され、図４（ｂ）に示す形状の隙間４１の形成が困難になる。
【００５８】
第１のシリコン膜３２のエッチング後、引き続き、ウェーハを処理室から出さず、処理室内に導入するガスを塩素を含むエッチングガスから不純物を含むドーパントガスに切り替え、例えば３００℃から５２０℃に昇温する。処理室内圧力は、例えば４Ｔｏｒｒに設定される。
【００５９】
ドーパントガスとして、例えばリン（Ｐ）を含むホスフィン（ＰＨ３）ガスが用いられる。さらに具体的には、ヘリウムガスに１ｖｏｌ％の濃度でホスフィンガスを含む希釈ホスフィンガスが用いられ、この希釈ホスフィンガスは、例えば１０００ｃｃの流量で処理室内に導入される。例えば、約３０分かけて３００℃から５２０℃に昇温された後、約１０分間、５２０℃の温度が維持される。
【００６０】
すなわち、第１のシリコン膜３２は、リンを含むガス雰囲気中で熱処理される。これにより、隙間４１に面する第１のシリコン膜３２の内壁（側壁及び底部）に、第１のシリコン膜３２に導電性を付与する不純物としてリンが添加（ドーピング）される。
【００６１】
ドーパントガスとしては、ホスフィンガスに限らず、アルシン（ＡｓＨ３）ガス、ジボラン（Ｂ２Ｈ６）ガス、三塩化ボロン（ＢＣｌ３）ガスなどを用いることもできる。
【００６２】
第１のシリコン膜３２への不純物ドーピングの後、引き続き、ウェーハを処理室から出さず、処理室内に導入するガスをドーパントガスから、シラン及びドーパントガスを含むガスに切り替える。例えば、処理室内圧力は０．５６Ｔｏｒｒに設定され、温度は約５２０℃に維持される。シランガスは、例えば８００ｃｃの流量で処理室内に導入される。ドーパントガスとしては、例えば前ステップと同じガスが９０ｃｃの流量で処理室内に導入される。この成膜処理を、例えば約２０分間続ける。
【００６３】
これにより、隙間４１内、および浮遊ゲートＦＧ上の第１のシリコン膜３２上に、図４（ｃ）に示すように、第２のシリコン膜３３が形成される。第２のシリコン膜３３は、不純物として例えばリンを含む非晶質シリコン膜である。
【００６４】
あるいは、第２のシリコン膜３３の成膜時に不純物をドーピングせず、アンドープの第２のシリコン膜３３を形成した後、そのアンドープの第２のシリコン膜３３に不純物をドーピングして、第２のシリコン膜３３に導電性を与えてもよい。
【００６５】
いずれも非晶質状態で成膜された第１のシリコン膜３２及び第２のシリコン膜３３は、最終的には、熱処理により結晶化され、多結晶シリコン膜となる。これら多結晶シリコン膜である第１のシリコン膜３２及び第２のシリコン膜３３は、前述した半導体記憶装置における制御ゲートＣＧとして機能する。
【００６６】
前述した第１のシリコン膜３２に対するエッチング及び不純物ドーピングは、第１のシリコン膜３２を結晶化させる熱処理の温度よりも低い温度下で行われる。これにより、第１のシリコン膜３２に対するエッチング中及び不純物ドーピング中、第１のシリコン膜３２の非晶質状態を維持することができる。非晶質シリコン膜は、多結晶シリコン膜よりも表面粗さが小さいため、上記エッチング中及び不純物ドーピング中に第１のシリコン膜３２の表面平坦性の低下をまねかない。
【００６７】
ここで、実施形態とは異なるステップにより、制御ゲートＣＧとなるシリコン膜を形成する技術を比較例として挙げる。
【００６８】
この比較例では、ジシランを用いてシード膜３１を形成し、その後水素雰囲気中で昇温する工程までは、実施形態と同じであるが、それ以降の工程が実施形態と異なる。
【００６９】
すなわち、比較例では、水素雰囲気中で５２０℃まで昇温した後、その温度下で、シランガスとドーパントガスを用いて残りのシリコン膜を形成する。このシリコン膜形成時の条件は、実施形態における第２のシリコン膜３３を形成するときの条件と同じである。
【００７０】
近年、メモリデバイスの微細化が進み、図３（ｂ）に示す幅ａが１０ｎｍ以下になってきている。ここまで狭くなると、成膜初期にジシランで表面平坦性のよいシード膜３１を形成しても、凹部２０の局所的な閉塞が発生しやすくなる。また、凹部２０の幅が狭くなるのにともない、シリコン膜を埋め込む部分に露出する電極間絶縁膜１３の側壁が、基板に対して垂直になる傾向にあり、さらにはボトム側よりも開口側で凹部２０の幅が狭くなるオーバーハング形状になる傾向にもある。このようなことから、比較例の技術では、凹部２０内にボイドを生じさせることなくシリコン膜を埋め込むことが困難になりつつある。
【００７１】
これに対して、実施形態によれば、シード膜３１を形成した後、凹部２０内を一度にシリコン膜で埋め込まず、第１のシリコン膜３２の形成、第１のシリコン膜３２のエッチング、そして第２のシリコン膜３３の形成というステップにより、凹部２０内にシリコン膜を埋め込んでいる。
【００７２】
すなわち、第１のシリコン膜３２を形成した後、第１のシリコン膜３２に、図４（ｂ）に示す隙間４１を形成する。隙間４１は、凹部２０のボトム側よりも開口側で幅が広くなっており、深くなるほど漸次細くなるテーパー形状に形成されている。したがって、その隙間４１にボイド（空隙）を生じさせることなく、第２のシリコン膜３３を埋め込むことができる。
【００７３】
また、アンドープの第１のシリコン膜３２をエッチング対象とすることで、エッチング制御性を高めることができる。これにより、微小幅の凹部２０内に、確実にテーパーをもたせて微小隙間４１を形成することが可能になる。
【００７４】
電極間絶縁膜１３形成後の凹部２０の開口幅ａ（図３（ｂ）参照）が８ｎｍ、その開口付近における電極間絶縁膜１３の上面から側壁にかけての角部の角度が８９°の場合に、実施形態によれば、上記比較例に比べて、凹部２０にシリコン膜を埋め込んだ後に生じたボイドの数を１／３以下に減少させることができた。
【００７５】
また、ジシランを用いたシード膜３１の成膜時の温度では、例えばホスフィンガスは分解せず、よってシード膜３１に不純物をドープすることが困難である。また、シード膜３１の形成後に、ドーパントガスを含む雰囲気でシリコン膜を形成しても、そのシリコン膜の成膜初期の段階で、所望の温度にまだ安定せずドーパントガスの分解が不十分な状態で、シリコン膜が凹部２０内に埋め込まれてしまうことがある。凹部２０に埋め込まれたシリコン膜の導電性が不十分であると、浮遊ゲートＦＧ間のシリコン膜が空乏化し、制御ゲートＣＧとして機能しない。
【００７６】
実施形態によれば、凹部２０内を完全に埋め込む前に、図４（ｂ）の状態で、例えばホスフィンガスを含む雰囲気中で熱処理する。このとき、シリコン膜の原料ガスは処理室内に導入されない。したがって、隙間４１は閉塞されず、隙間４１にホスフィンガスを侵入させることができ、隙間４１に面する第１のシリコン膜３２の側壁を通じて、凹部２０内の第１のシリコン膜３２に不純物としてリンを確実にドーピングすることができる。この結果、浮遊ゲートＦＧ間のシリコン膜の空乏化を抑制することができる。
【００７７】
図６は、実施形態のステップで形成したシリコン膜と、上記比較例のステップで形成したシリコン膜との、リン（Ｐ）の深さ方向の濃度分布図である。
【００７８】
実施形態及び比較例ともに、シード膜３１を形成した後のステップで形成した非晶質シリコン膜中のＳＩＭＳ（Secondary Ion-microprobe Mass Spectrometer）分析によるＰ濃度を表す。横軸はシリコン膜の表面からの深さ（ｎｍ）を表し、縦軸はＰ濃度（atoms/cm3）を表す。
【００７９】
比較例の方法では、４０ｎｍ付近の深い位置に、すなわち成膜初期の段階でＰが高濃度にドーピングされなかった。これに対して、実施形態によれば、凹部２０が完全に埋め込まれる前にシリコン膜の成膜を一旦停止して制御性に優れたエッチングにより隙間４１を形成した後、ホスフィンガスによる熱処理を行うことで、４０ｎｍ付近の深い位置でのＰ濃度を比較例よりも高濃度にできた。
【００８０】
図７（ａ）は、凹部２０の下部における浮遊ゲートＦＧと、電極間絶縁膜１３と、その電極間絶縁膜１３の内側に実施形態による方法で形成されたシリコン膜とからなる実施形態のキャパシタの容量電圧特性（ＣＶ特性）と、凹部２０の下部における浮遊ゲートＦＧと、電極間絶縁膜１３と、その電極間絶縁膜１３の内側に上記比較例による方法で形成されたシリコン膜とからなる比較例のキャパシタの容量電圧特性（ＣＶ特性）と、を表す。
【００８１】
比較例では、凹部２０の下部におけるボイド（空隙）あるいはシリコン膜中の不純物不足により、シリコン膜に印加する正電圧を高くするとシリコン膜中を空乏層が伸び、容量が低下するのに対し、実施形態では空乏層がほとんど伸びず、容量低下をまねかない。
【００８２】
図７（ｂ）は、実施形態による方法で形成されたシリコン膜を制御ゲートＣＧとして有するメモリセルと、比較例による方法で形成されたシリコン膜を制御ゲートＣＧとして有するメモリセルとの書き込み電圧分布図である。
【００８３】
縦軸はビット数を表し、横軸は、メモリセルを所定のしきい値にするために制御ゲートＣＧに印加される書き込み電圧Ｖｐｇｍを表す。
【００８４】
実施形態によれば、比較例に比べて、書き込み電圧Ｖｐｇｍを下げることができ、また書き込み電圧Ｖｐｇｍのばらつきも大きく低減できる。
【００８５】
第１のシリコン膜３２の成膜及びその一部のエッチングは複数回繰り返してもよい。それらステップを複数回繰り返すと、隙間４１のテーパー角（隙間４１に面する第１のシリコン膜３２の側壁の傾斜）をよりゆるやかにして、第２のシリコン膜３３をより埋めやすくなる場合がある。
【００８６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８７】
１１…アクティブ領域、１２…トンネル絶縁膜、１３…電極間絶縁膜、２０…凹部、３１…シード膜、３２…第１のシリコン膜、３３…第２のシリコン膜、４０…くぼみ、４１…隙間、ＦＧ…浮遊ゲート、ＣＧ…制御ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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