(57)【要約】【課題】電源遮断状態から復帰する所要時間を短縮することができる半導体記憶装置を提供する。【解決手段】メモリは、不揮発性の複数のメモリセルを含むメモリセルアレイと、複数のメモリセルアレイのそれぞれに対応して設けられ、データ読出し動作またはデータ書込み動作においてメモリセルアレイのデータを検出し一時的に格納するセンスアンプ部とを含む複数のメモリバンクを備える。複数のスイッチが、電源と複数のメモリバンクとの間にそれぞれ設けられている。コントローラは、複数のスイッチの各々の導通状態を制御する。データ読出し動作またはデータ書込み動作中に電源遮断状態への遷移を指示する第１のコマンドを受けた場合、コントローラは、データ読出しまたはデータ書込みのために選択されているメモリバンクに対応するスイッチを導通状態にしたまま、それ以外のスイッチを非導通状態にする。【選択図】図５
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【特許請求の範囲】
【請求項１】
不揮発性の複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルアレイのそれぞれに対応して設けられ、データ読出し動作またはデータ書込み動作において前記メモリセルアレイのデータを検出し一時的に格納するセンスアンプ部と、
電源と前記複数のメモリセルアレイとの間に設けられた少なくとも１つの第１のスイッチと、
電源と前記複数のセンスアンプ部との間にそれぞれ設けられた複数の第２のスイッチと、
前記第１のスイッチおよび前記複数の第２のスイッチの各々の導通状態を制御するコントローラとを備え、
データ読出し動作またはデータ書込み動作中に電源遮断状態への遷移を指示する第１のコマンドを受けた場合、前記コントローラは、データ読出しまたはデータ書込みのために選択されている前記センスアンプ部に対応する前記第２のスイッチを導通状態にしたまま、それ以外の前記第２のスイッチおよび前記第１のスイッチを非導通状態にすることを特徴とする半導体記憶装置。
【請求項２】
不揮発性の複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルアレイのそれぞれに対応して設けられ、データ読出し動作またはデータ書込み動作において前記メモリセルアレイのデータを検出し一時的に格納するセンスアンプ部とを含む複数のメモリバンクと、
電源と前記複数のメモリバンクとの間にそれぞれ設けられた複数のスイッチと、
前記複数のスイッチの各々の導通状態を制御するコントローラとを備え、
データ読出し動作またはデータ書込み動作中に電源遮断状態への遷移を指示する第１のコマンドを受けた場合、前記コントローラは、データ読出しまたはデータ書込みのために選択されている前記メモリバンクに対応する前記スイッチを導通状態にしたまま、それ以外の前記スイッチを非導通状態にすることを特徴とする半導体記憶装置。
【請求項３】
前記複数のスイッチは、電源と前記複数のメモリセルアレイとの間に設けられた少なくとも１つの第１のスイッチと、電源と前記複数のセンスアンプ部との間にそれぞれ設けられた複数の第２のスイッチとを含み、
データ読出し動作またはデータ書込み動作中に電源遮断状態への遷移を指示する第１のコマンドを受けた場合、前記コントローラは、データ読出しまたはデータ書込みのために選択されている前記センスアンプ部に対応する前記第２のスイッチを導通状態にしたまま、それ以外の前記第２のスイッチおよび前記第１のスイッチを非導通状態にすることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１のコマンドを受けた後に、データ読出し動作またはデータ書込み動作の状態へ復帰させる第２のコマンドを受けた場合、前記コントローラは、データ読出しまたはデータ書込みのために選択されている前記センスアンプ部に対応する前記第２のスイッチ以外の前記第２のスイッチおよび前記第１のスイッチを導通状態にすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記コントローラは、データ読出し動作またはデータ書込み動作において前記複数のメモリセルアレイのいずれかを選択する活性化コマンドと前記第１のコマンドとに基づいて前記複数のスイッチを制御することを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置の動作状態を保持するモードレジスタをさらに備え、
データ読出し動作またはデータ書込み動作中に電源を遮断する第１のコマンドを受けた場合、前記コントローラは、前記モードレジスタを電源に接続したままにすることを特徴とする請求項２から請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
前記半導体記憶装置の動作状態を保持するモードレジスタと、
電源と前記モードレジスタとの間に設けられたレジスタスイッチとをさらに備え、
データ読出し動作またはデータ書込み動作中に前記第１のコマンドを受けた場合、前記コントローラは、前記レジスタスイッチを非導通状態にすることを特徴とする請求項２から請求項６のいずれかに記載の半導体記憶装置。
【請求項８】
不揮発性の複数のメモリセルを含む複数のメモリセルアレイと、
電源と前記複数のメモリセルアレイとの間にそれぞれ設けられた複数の第１のスイッチと、
前記半導体記憶装置の動作状態を保持するモードレジスタと、
前記複数の第１のスイッチの各々の導通状態を制御するコントローラとを備え、
データ読出し動作またはデータ書込み動作中に電源遮断状態への遷移を指示する第１のコマンドを受けた場合、前記コントローラは前記モードレジスタを電源に接続したまま、前記第１のスイッチを非導通状態にすることを特徴とする半導体記憶装置。
【請求項９】
前記半導体記憶装置の動作状態を保持するモードレジスタと、
電源と前記モードレジスタとの間に設けられたレジスタスイッチとをさらに備え、
データ読出し動作またはデータ書込み動作中に前記第１のコマンドを受けた場合、前記コントローラは、前記第１のスイッチおよび前記レジスタスイッチを非導通状態にすることを特徴とする請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリは、ＪＥＤＥＣのＬＰＤＤＲ２（Low Power Double Data Rate 2）の規格に準拠し得る。ＬＰＤＤＲ２にはＤＰＤ (Deep Power Down) 状態が規定されている。ＤＰＤ状態は、待機状態における消費電力削減のために、ＤＲＡＭの素子を外部電源から遮断した状態である。例えば、長期間の待機状態が見込まれる場合に、ＤＰＤコマンドが発行される。
【０００３】
ＤＰＤ状態に移行すると電源が遮断されるため、ＤＲＡＭ等の揮発性メモリでは、メモリセルおよびモードレジスタのデータが消失する。従って、通電状態（アイドル状態）に復帰する場合に、データをメモリセルおよびモードレジスタへ再度書き込む必要がある。このため、従来のＤＲＡＭでは、ＤＰＤ状態から復帰するために、長時間かかるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２９７０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電源遮断状態から復帰する所要時間を短縮することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置は、不揮発性の複数のメモリセルを含むメモリセルアレイと、複数のメモリセルアレイのそれぞれに対応して設けられ、データ読出し動作またはデータ書込み動作においてメモリセルアレイのデータを検出し一時的に格納するセンスアンプ部とを含む複数のメモリバンクを備える。複数のスイッチが、電源と複数のメモリバンクとの間にそれぞれ設けられている。コントローラは、複数のスイッチの各々の導通状態を制御する。データ読出し動作またはデータ書込み動作中に電源遮断状態への遷移を指示する第１のコマンドを受けた場合、コントローラは、データ読出しまたはデータ書込みのために選択されているメモリバンクに対応するスイッチを導通状態にしたまま、それ以外のスイッチを非導通状態にする。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるＭＲＡＭおよびチップコントローラＣＣを示すブロック図。
【図２】第１の実施形態によるＭＲＡＭの構成を示すブロック図。
【図３】単一のメモリセルＭＣの構成を示す説明図。
【図４】第１の実施形態によるＭＲＡＭのステートダイアグラム。
【図５】第１の実施形態によるＭＲＡＭのメモリバンクＢＮＫおよびその周辺部の構成および状態を示す図。
【図６】スイッチコントローラＳＷＣｎ、ＳＷＣ２０ｎ〜ＳＷＣ２３ｎの構成を示す回路図。
【図７】第１の実施形態によるＭＲＡＭの動作を示すタイミング図。
【図８】第２の実施形態によるＭＲＡＭのメモリバンクＢＮＫおよびその周辺部の構成および状態を示す図。
【図９】第２の実施形態によるＭＲＡＭのステートダイアグラム。
【図１０】第２の実施形態によるＭＲＡＭの動作を示すタイミング図。
【図１１】第３の実施形態によるＭＲＡＭのメモリバンクＢＮＫおよびその周辺部の構成および状態を示す図。
【図１２】第３の実施形態によるＭＲＡＭの動作を示すタイミング図。
【図１３】第４の実施形態によるＭＲＡＭのメモリバンクＢＮＫおよびその周辺部の構成および状態を示す図。
【図１４】第４の実施形態によるＭＲＡＭの動作を示すタイミング図。
【図１５】第２の実施形態によるモードレジスタＭＲｖを、第１の実施形態に適用した変形例１を示す図。
【図１６】第３の実施形態によるモードレジスタＭＲｎｖを、第１の実施形態に適用した変形例２を示す図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
以下の実施形態は、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）、強誘電体メモリ（ＦｅＲＡＭ：ferroelectoric random access memory）など様々な種類の不揮発性メモリに適用することができる。
【００１０】
以下の実施形態では、ＭＲＡＭを抵抗変化型メモリの一例として説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態によるＭＲＡＭおよびチップコントローラＣＣを示すブロック図である。チップコントローラＣＣは、ＣＰＵ、ＲＯＭ、ＳＲＡＭ、ＬＰＤＤＲ２コントローラを備えている。ＬＰＤＤＲ２コントローラは、チップ選択信号ＣＳ、クロックイネーブル信号ＣＫＥ、コマンド・アドレス信号ＣＡ、クロック信号ＣＫ、データＤＱ、ストローブ信号ＤＱＳ、マスクデータＤＭ等をＭＲＡＭに出力する。ＬＰＤＤＲ２コントローラはこれらの信号によってＭＲＡＭを制御する。
【００１２】
一般に、ＪＥＤＥＣのＬＰＤＤＲ２の規格は、ＤＲＡＭ等の揮発性メモリに適用されるが、本実施形態では、ＬＰＤＤＲ２は不揮発性メモリであるＭＲＡＭに適用されている。
【００１３】
図２は、第１の実施形態によるＭＲＡＭの構成を示すブロック図である。本実施形態によるＭＲＡＭは、メモリセルアレイＭＣＡと、パワージェネレータＰＧと、ロジック回路ＬＣと、クロックイネーブルレシーバＣＫＥＲと、コマンド・アドレスレシーバＣＡＲと、データバッファＤＱＢと、入出力部Ｉ／Ｏとを備えている。
【００１４】
メモリセルアレイＭＣＡは、例えば、マトリクス状に二次元配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、不揮発性のメモリセルであり、例えば、ＭＴＪ素子を含む。各メモリセルＭＣはビット線対（例えば図２に示すようにビット線ＢＬ１とビット線ＢＬ２）とワード線ＷＬに接続される。すなわち、メモリセルＭＣの一端は、ビット線対の一方のビット線ＢＬ１に接続され、他端はビット線対の他方のビット線ＢＬ２に接続される。ビット線対ＢＬ１、ＢＬ２は、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。
【００１５】
メモリセルアレイＭＣＡは、さらに、センスアンプ部ＳＡと、ライトドライバＷＤと、カラムデコーダＣＤと、ロウデコーダＲＤと、メインコントローラＭＣＮＴと、ライトリードバッファＷＲＢとを備えている。
【００１６】
センスアンプ部ＳＡは、例えばビット線ＢＬ１を介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出する機能を有する。ビット線ＢＬ２は、基準電圧（グランド）に接続されている。ライトドライバＷＤは、例えばビット線ＢＬ１を介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込む機能を有する。
【００１７】
メインコントローラＭＣＮＴは、ＤＱバッファＤＱＢから受け取ったデータを、コマンドコントローラＣＣＮＴの制御を受けて、所望のカラムのメモリセルＭＣに書き込むようにライトドライバＷＤへ転送し、あるいは、コマンドコントローラＣＣＮＴの制御を受けて、所望のカラムのメモリセルＭＣから読み出したデータをＤＱバッファＤＱＢへ転送する。
【００１８】
カラムデコーダＣＤは、コマンド・アドレスレシーバＣＡＲからのカラムアドレスに従って或るカラムのビット線対を選択するように構成されている。
【００１９】
ロウデコーダＲＤは、コマンド・アドレスレシーバＣＡＲからのロウアドレスに従ってワード線ＷＬを選択する。
【００２０】
ライトリードバッファＷＲＢは、入出力部Ｉ／ＯおよびデータバッファＤＱＢを介して入力した書込みデータを一時的に格納し、あるいは、メモリセルＭＣからの読出しデータを一時的に格納する。
【００２１】
データバッファＤＱＢは、入出力部Ｉ／Ｏを介して読出しデータを外部へ出力し、あるいは、入出力部Ｉ／Ｏを介して外部から取り込んだ書込みデータを内部へ転送するために、それらのデータを一時的に保持する。
【００２２】
クロックイネーブルレシーバＣＫＥＲは、クロック信号の受信の可否を決定するクロックイネーブル信号ＣＫＥを受け取り、クロックイネーブル信号ＣＫＥが活性化されている場合に、クロック信号を有効に通過させる。
【００２３】
パワージェネレータＰＧは、メモリセルアレイＭＣＡを駆動するための電源電圧を生成する。例えば、パワージェネレータＰＧは、外部からの電源電圧を昇圧または降圧して電源電圧ＶＤＤまたは基準電圧ＶＳＳを生成する。あるいは、パワージェネレータＰＧを設けることなく、外部からの電源電圧が、直接、電源電圧ＶＤＤまたは基準電圧ＶＳＳとして内部へ供給されることもある。
【００２４】
ロジック回路ＬＣは、パワーコントローラＰＣと、コマンドコントローラＣＣＮＴとを備えている。パワーコントローラＰＣは、パワージェネレータＰＧ、メインコントローラＭＣＮＴおよびコマンド・アドレスレシーバＣＡＲを制御する。パワーコントローラＰＣは、パワージェネレータＰＧ、メインコントローラＭＣＮＴおよびコマンド・アドレスレシーバＣＡＲを選択的に起動状態（オン状態）または休止状態（オフ状態）にすることができる。
【００２５】
コマンドコントローラＣＣＮＴは、コマンド・アドレスレシーバＣＡＲから読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってメインコントローラＭＣＮＴを制御する。
【００２６】
コマンド・アドレスレシーバＣＡＲは、メモリセルアレイＭＣＡの動作を決定するコマンドおよびアドレスを受け取る。コマンド・アドレスレシーバＣＡＲは、アドレスとして、例えば、カラムアドレス、ロウアドレス等を受け取る。コマンド・アドレスレシーバＣＡＲは、コマンドとして、例えば、アクティブコマンドＡＣＴ、リフレッシュコマンドＲＥＦ、セルフリフレッシュコマンドＳＲＥＦ、パワーダウンコマンドＰＤ、ディープパワーダウンコマンドＤＰＤ、ＭＲライトコマンドＭＲＷ、ＭＲリードコマンドＭＲＲ、リセットコマンドＲＳＴ等を受け取る。これらのコマンドによって、メモリセルアレイＭＣＡは、様々な動作を実行することができる。各コマンドの説明については後述する。これらのコマンドは、クロックイネーブル信号ＣＫＥおよび／またはチップセレクト信号ＣＳ等の信号の論理の組み合わせに応じて区別可能である。
【００２７】
図３は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子は、ＳＴＴ（Spin Transfer Torque）−ＭＴＪ素子である。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とビット線ＢＬ２との間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ２側に配置され、ＭＴＪ素子がビット線ＢＬ１側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。
【００２８】
ＴＭＲ（tunneling magnetoresistive）効果を利用したＳＴＴ−ＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、図３に示すように、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して構成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００２９】
書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＭＴＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００３０】
図４は、第１の実施形態によるＭＲＡＭのステートダイアグラムである。図４では、アイドル状態を中心に様々な状態への遷移を示している。起動モードとしてのアイドル状態では、コマンド・アドレスレシーバＣＡＲ、パワージェネレータＰＧ、メモリセルアレイＭＣＡは全て起動状態（ＯＮ状態）となっている。従って、コマンド・アドレスレシーバＣＡＲは、コマンドおよびアドレスを受け取ることができる状態にあり、それにより、ＭＲＡＭは、アクティブ状態や他の様々な状態へ短時間で遷移することができる。
【００３１】
尚、図４において、細い矢印は、ＭＲＡＭの状態がコマンドを受けることによって遷移することを示す。太い矢印は、ＭＲＡＭの状態がコマンドを受けることなく、動作終了後に自動的に遷移することを示す。
【００３２】
ＭＲＡＭがアクティブコマンドＡＣＴを受けとった場合、ＭＲＡＭは、アイドル状態からアクティブ状態へ遷移する。アクティブ状態では、リードコマンドまたはライトコマンドを受け取ることによって、データ読出し動作またはデータ書込み動作を実行することができる。
【００３３】
ＭＲＡＭは、パワーダウンコマンドＰＤまたはディープパワーダウンコマンドＤＰＤを受け取った場合、ＭＲＡＭは、アイドル状態からＰＤ状態またはＤＰＤ状態に遷移する。
【００３４】
通常、メモリは、アイドル状態において比較的大きな電力を消費する。よって、消費電力削減のために、所定期間使用されていない時には、ＭＲＡＭは、アイドル状態から消費電力を低減するＰＤ状態またはＤＰＤ状態に遷移する。
【００３５】
ＤＰＤ状態において、パワーコントローラＰＣは、メモリセルアレイＭＣＡ、パワージェネレータＰＧおよびコマンド・アドレスレシーバＣＡＲをすべて休止状態にする。メモリセルアレイＭＣＡ、パワージェネレータＰＧおよびコマンド・アドレスレシーバＣＡＲを休止状態とするので、ＤＰＤ状態では、消費電力が非常に低い。しかし、ＤＰＤ状態からアイドル状態への復帰時間は比較的長くなる。
【００３６】
ＰＤ状態において、パワーコントローラＰＣは、メモリセルアレイＭＣＡおよびパワージェネレータＰＧを起動状態にし、コマンド・アドレスレシーバＣＡＲを休止状態にする。メモリセルアレイＭＣＡおよびパワージェネレータＰＧを起動状態にしているので、ＰＤ状態では、アイドル状態への復帰時間がＤＰＤ状態からアイドル状態への復帰時間よりも短い。しかし、ＰＤ状態における消費電力はＤＰＤ状態におけるそれよりも大きくなる。
【００３７】
リフレッシュコマンドＲＥＦおよびセルフリフレッシュコマンドＳＲＥＦは、ＤＲＡＭ等の揮発性メモリにおいてリフレッシュ動作を実行するために発行される。一般に、ＤＲＡＭ等の揮発性メモリでは、メモリセルのデータをリテンションするために、リフレッシュ動作およびセルフリフレッシュ動作を実行する。
【００３８】
しかし、ＭＲＡＭ等の不揮発性メモリは、データを不揮発状態で保持することができるため、リフレッシュ動作およびセルフリフレッシュ動作を必要としない。従って、ＭＲＡＭ等の不揮発性メモリを、揮発性メモリの規格（例えば、ＬＰＤＤＲ２）に適用した場合、リフレッシュ動作およびセルフリフレッシュ動作のコマンドＲＥＦおよびＳＲＥＦは、使用されない。コマンドＲＥＦおよびＳＲＥＦが発行された場合、本実施形態によるＭＲＡＭは、それまでの状態（例えば、アイドル状態等）を維持すればよい。
【００３９】
ＭＲ（Mode Register）リードおよびＭＲライトは、モードレジスタＭＲのデータの読み出しまたは書き込み動作を示す。モードレジスタＭＲは、ＭＲＡＭの動作状態等を格納している。例えば、モードレジスタＭＲは、バーストの種類、バースト長、レイテンシ期間等を格納する。コマンドＭＲＲが発行されると、ＭＲＡＭは、ＭＲリードを実行する。コマンドＭＲＷが発行されると、ＭＲＡＭは、ＭＲライトを実行する。
【００４０】
クロックイネーブル信号ＣＫＥ、クロック信号ＣＫ＿ｔ、ＣＫ＿ｃを受け取るクロックイネーブルレシーバＣＫＥＲは、いずれの状態においても起動状態（ＯＮ状態）を維持している。そして、クロックイネーブルレシーバＣＫＥＲがクロックイネーブル信号ＣＫＥを受け取ったときに、パワーコントローラＰＣがコマンド・アドレスレシーバＣＡＲを起動させる。これにより、コマンド・アドレスレシーバＣＡＲは、コマンドＰＤＸ等のコマンドを受け取ることができる。
【００４１】
本実施形態は、さらに、ダイレクト部分ＤＰＤ状態を有する。ＭＲＡＭが第１のコマンドとしてのコマンドＤＰ−ＤＰＤを受け取ると、ＭＲＡＭは、アクティブ状態からダイレクト部分ＤＰＤ状態へ直接遷移する。また、ＭＲＡＭは、第２のコマンドとしてのＤＰ−ＤＰＤイグジットコマンドＤＰ−ＤＰＤＸを受け取ると、ダイレクト部分ＤＰＤ状態からアクティブ状態へ直接復帰する。尚、ダイレクト部分ＤＰＤ状態は、ＬＰＤＤＲ２の規格に準拠した状態ではなく、新規な状態である。
【００４２】
ダイレクト部分ＤＰＤ状態において、メインコントローラＭＣＮＴは、データ読出しまたはデータ書込みのために選択されているメモリバンクＢＮＫのセンスアンプ部ＳＡへの電力供給を維持したまま、それ以外の非選択メモリバンクＢＮＫへの電力供給を遮断する。さらに、メインコントローラＭＣＮＴは、データ読出しまたはデータ書込みのために選択されているメモリバンクＢＮＫのメモリセルアレイＭＣＡへの電力供給も遮断する。このとき、非選択メモリバンクＢＮＫは、上述のＤＰＤ状態と同様の状態である。選択メモリバンクＢＮＫのメモリセルアレイＭＣＡも上述のＤＰＤ状態とほぼ同じ状態である。しかし、選択メモリバンクＢＮＫのセンスアンプ部ＳＡは、起動状態を維持する。
【００４３】
ＭＲＡＭが第２のコマンドとしてのＤＰ−ＤＰＤイグジットコマンドＤＰ−ＤＰＤＸを受け取ると、ＭＲＡＭは、ダイレクト部分ＤＰＤ状態からアクティブ状態へ直接復帰する。ＤＰ−ＤＰＤイグジットコマンドＤＰ−ＤＰＤＸは、ダイレクト部分ＤＰＤ状態からアクティブ状態へ復帰するときに発行されるコマンドである。このとき、メインコントローラＭＣＮＴは、データ読出しまたはデータ書込みのために選択されているメモリバンクＢＮＫのセンスアンプＳＡの起動状態を維持したまま、それ以外のメモリバンクＢＮＫへの電力供給を復帰させる。また、メインコントローラＭＣＮＴは、選択メモリバンクＢＮＫのメモリセルアレイＭＣＡへの電力供給も復帰させる。
【００４４】
図５（Ａ）から図５（Ｄ）は、第１の実施形態によるＭＲＡＭのメモリバンクＢＮＫおよびその周辺部の構成および状態を示す図である。本実施形態によるＭＲＡＭは、４つのメモリバンクＢＮＫ０〜ＢＮＫ３を備えている。メモリバンクＢＮＫ０〜ＢＮＫ３は、それぞれ、メモリセルアレイＭＣＡ０〜ＭＣＡ３、センスアンプ部ＳＡ０〜ＳＡ３、図２に示すライトドライバＷＤ、メインコントローラＭＣＮＴ等を含む。
【００４５】
メモリセルアレイＭＣＡ０〜ＭＣＡ３は、それぞれメモリバンクＢＮＫ０〜ＢＮＫ３に対応して設けられている。センスアンプ部ＳＡ０〜ＳＡ３は、それぞれメモリセルアレイＭＣＡ０〜ＭＣＡ３に対応して設けられている。センスアンプ部ＳＡ０〜ＳＡ３は、データ読出し動作またはデータ書込み動作において、それぞれに対応するメモリセルアレイＭＣＡ０〜ＭＣＡ３のデータを一時的に格納するラッチ回路をそれぞれ備えている。図５（Ａ）から図５（Ｄ）に示す破線は、メモリセルアレイＭＣＡ０〜ＭＣＡ３とセンスアンプ部ＳＡ０〜ＳＡ３との境界を示している。
【００４６】
電源ＰＳは、図２に示すパワージェネレータＰＧによって生成された電源電圧ＶＤＤでよい。あるいは、パワージェネレータＰＧを設けていない場合、外部からの電源電圧が、そのまま電源電圧ＶＤＤとして、直接用いられる。第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎが電源ＰＳとメモリセルアレイＭＣＡ０〜ＭＣＡ３との間にそれぞれ設けられている。第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎが電源ＰＳとセンスアンプ部ＳＡ０〜ＳＡ３との間にそれぞれ設けられている。第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎおよび第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎは、それぞれＰ型ＦＥＴ（Field Effect Transistor）を用いて形成されている。第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎおよび第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎは、図６に示すスイッチコントローラＳＷＣｎ、ＳＷＣ２０ｎ〜ＳＷＣ２３ｎにより制御される。
【００４７】
尚、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎは、図７を参照して後述するように、同一動作を実行する。従って、メモリセルアレイＭＣＡ０〜ＭＣＡ３は必ずしもそれぞれに個別の第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎを備えている必要はない。即ち、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎは、単一の共通スイッチＳＷｎであってよい。この場合、メモリセルアレイＭＣＡ０〜ＭＣＡ３と電源ＰＳとの間には、単一の共通のスイッチＳＷｎが設けられる。以下、第１のスイッチをＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）と示す。
【００４８】
本実施形態では、メモリバンクＢＮＫ０〜ＢＮＫ３のメモリセルアレイＭＣＡ０〜ＭＣＡ３は、それぞれ第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）の導通状態に依って、電源ＰＳに接続され、あるいは、電源ＰＳから切断される。メモリバンクＢＮＫ０〜ＢＮＫ３のセンスアンプ部ＳＡ０〜ＳＡ３は、それぞれ第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎの導通状態に依って、電源ＰＳに接続され、あるいは、電源ＰＳから切断される。
【００４９】
センスアンプ部ＳＡ０〜ＳＡ３は、マルチプレクサＭＵＸ（図２参照）を介して対応するメモリセルアレイＭＣＡ０〜ＭＣＡ３のデータを検出する。ライトドライバＷＤは、マルチプレクサＭＵＸを介して対応するメモリセルアレイＭＣＡ０〜ＭＣＡ３にデータを書き込む。
【００５０】
尚、上記のメモリバンクの数、メモリバンク内のメモリセル数、ビット線ＢＬの数、ワード線ＷＬの数、電源ＰＳの種類、第１および第２のスイッチの種類、並びに、第１および第２のスイッチの数は、本実施形態に限定されない。
【００５１】
図５（Ａ）においては、メモリバンクＢＮＫ０〜ＢＮＫ３は、すべてアイドル状態である。このとき、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎおよび第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎは、全て導通状態である。次に、アクティブ状態において、例えば、図５（Ｂ）に示すように、メモリバンクＢＮＫ０が選択されたものとする。この場合、選択メモリバンクＢＮＫ０に対してデータ読出しまたはデータ書込みが実行される。データ読出しまたはデータ書込み動作において、選択メモリバンクＢＮＫ０では、センスアンプ部ＳＡ０がメモリセルアレイＭＣＡ０の選択ページのデータを一旦読み出す。センスアンプ部ＳＡ０は、その内部にラッチ回路を有するので、読み出されたデータは、センスアンプ部ＳＡ０に一旦格納される。このときも、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎおよび第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎは、導通状態である。
【００５２】
ＭＲＡＭがアクティブ状態であるときにダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤを受け取ると、メインコントローラＭＣＮＴは、ＭＲＡＭをアクティブ状態からダイレクト部分ＤＰＤ状態へ遷移させる。ダイレクト部分ＤＰＤ状態においては、図５（Ｃ）に示すように、メインコントローラＭＣＮＴは、選択メモリバンクＢＮＫ０のセンスアンプ部ＳＡ０への電力供給を維持したまま、選択メモリバンクＢＮＫ０のメモリセルアレイＭＣＡ０および選択メモリバンクＢＮＫ０以外の非選択メモリバンクＢＮＫ１〜ＢＮＫ３への電力供給を遮断する。このとき、第２のスイッチＳＷ２０ｎのみが導通状態であり、他の第２のスイッチＳＷ２１ｎ〜ＳＷ２３ｎおよび第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎは非導通状態である。よって、選択メモリバンクＢＮＫのセンスアンプ部ＳＡのみが起動状態であり、それ以外の要素は、ＤＰＤ状態である。これにより、ダイレクト部分ＤＰＤ状態の消費電力は、非常に低くなる。
【００５３】
ＭＲＡＭがイグジットコマンドＤＰ−ＤＰＤＸを受け取ると、メインコントローラＭＣＮＴは、ＭＲＡＭをダイレクト部分ＤＰＤ状態からアクティブ状態またはアイドル状態へ遷移させる。このとき、メインコントローラＭＣＮＴは、選択メモリバンクＢＮＫ０のメモリセルアレイＭＣＡ０および選択メモリバンクＢＮＫ０以外の非選択メモリバンクＢＮＫ１〜ＢＮＫ３への電力供給を復帰させる。即ち、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎおよび第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎは、全て導通状態に復帰させる。これにより、図５（Ｄ）に示すように、メモリセルアレイＭＣＡ０は、アクティブ状態となり、非選択メモリバンクＢＮＫ１〜ＢＮＫ３はアイドル状態となる。勿論、センスアンプ部ＳＡ０は、アクティブ状態を維持している。
【００５４】
選択メモリバンクＢＮＫ０における読出しまたは書込み対象のページデータは、センスアンプ部ＳＡ０内にラッチされたまま維持されている。従って、選択メモリバンクＢＮＫ０において、データをセンスアンプ部ＳＡ０に再度読み出す必要がない。これにより、アクティブ状態へ復帰後、ＭＲＡＭは、データ読出しまたはデータ書込み動作のシーケンスを直ちに再開することができる。その結果、ダイレクト部分ＤＰＤ状態からアクティブ状態への復帰時間は、ＤＰＤ状態からアイドル状態へ復帰し、かつ、アイドル状態からアクティブ状態へ復帰する時間に比べて短くて済む。
【００５５】
図６（Ａ）は、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）を制御するスイッチコントローラＳＷＣｎの構成を示す回路図である。図６（Ｂ）は、第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎを制御するスイッチコントローラＳＷＣ２０ｎ〜ＳＷＣ２３ｎの構成を示す回路図である。
【００５６】
図６（Ａ）に示すスイッチコントローラＳＷＣｎは、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤの論理状態をそのまま第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）に印加するバッファとして機能する。スイッチコントローラＳＷＣｎは、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）に対して共通に設けられている。従って、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤが非活性状態（論理ロウ）の場合、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）は共通に導通状態に維持される。これにより、メモリセルアレイＭＣＡ０〜ＭＣＡ３は、アイドル状態またはアクティブ状態になる。ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤが活性状態（論理ハイ）になると、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）は共通に非導通状態に切り替えられる。これにより、メモリセルアレイＭＣＡ０〜ＭＣＡ３は、ＤＰＤ状態になる。
【００５７】
図６（Ｂ）に示すスイッチコントローラＳＷＣ２０ｎ〜ＳＷ２３ｎは、第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎのそれぞれに対応して設けられている。スイッチコントローラＳＷＣ２０ｎは、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤおよびメモリバンクＢＮＫ０の活性化コマンドに基づいて第２のスイッチＳＷ２０ｎを制御する。スイッチコントローラＳＷＣ２１ｎは、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤおよびメモリバンクＢＮＫ１の活性化コマンドに基づいて第２のスイッチＳＷ２１ｎを制御する。スイッチコントローラＳＷＣ２２ｎは、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤおよびメモリバンクＢＮＫ２の活性化コマンドに基づいて第２のスイッチＳＷ２２ｎを制御する。スイッチコントローラＳＷＣ２３ｎは、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤおよびメモリバンクＢＮＫ３の活性化コマンドに基づいて第２のスイッチＳＷ２３ｎを制御する。
【００５８】
ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤが非活性状態（論理ロウ）である場合、メモリバンクＢＮＫ０〜ＢＮＫ３の活性化コマンドに関わらず、第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎは、導通状態を維持する。これにより、メモリセルアレイＭＣＡ０〜ＭＣＡ３は、アイドル状態またはアクティブ状態になり得る。
【００５９】
ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤが活性状態（論理ハイ）になると、メモリバンクＢＮＫ０〜ＢＮＫ３の活性化コマンドに依存して、第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎが切り替わる。
【００６０】
例えば、アクティブ状態においてメモリバンクＢＮＫ０が選択されている期間中においてダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤが活性化された場合、メモリバンクＢＮＫ０の活性化コマンドが論理ハイに活性化されている。従って、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤが活性化されても、第２のスイッチＳＷ２０ｎは導通状態を維持する。一方、他のメモリバンクＢＮＫ１〜ＢＮＫ３の活性化コマンドは論理ロウである。従って、第２のスイッチＳＷ２１ｎ〜ＳＷ２３ｎは、非導通状態になる。即ち、データ読出しまたはデータ書込み時に選択されているメモリバンクＢＮＫ０のセンスアンプＳＡのみアクティブ状態を維持し、メモリバンクＢＮＫ０のメモリセルアレイＭＣＡおよびメモリバンクＢＮＫ１〜ＢＮＫ３は、ＤＰＤ状態になる。
【００６１】
尚、図６（Ａ）および図６（Ｂ）のスイッチコントローラＳＷＣｎ、ＳＷＣ２０ｎ〜ＳＷＣ２３ｎは、図２のメインコントローラＭＣＮＴに組み込めばよい。
【００６２】
次に、本実施形態によるＭＲＡＭの動作をより詳細に説明する。
【００６３】
図７は、第１の実施形態によるＭＲＡＭの動作を示すタイミング図である。ＭＲＡＭは、クロック信号ＣＫに基づいて動作する。図７では、データ読出し動作またはデータ書込み動作中において、電源ＰＳを遮断するダイレクト部分ＤＰＤコマンド（第１のコマンド）ＤＰ−ＤＰＤが発行される。
【００６４】
尚、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎは、図７に示すように同一の動作を実行する。従って、上述の通り、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎは、単一の共通スイッチＳＷｎとして差し支えない。
【００６５】
ｔ１以前において、メモリバンクＢＮＫ０〜ＢＮＫ３は、アイドル状態（スタンバイ状態）である。このとき、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤは論理ロウに非活性化されているので、スイッチコントローラＳＷＣｎ、ＳＷＣ２０ｎ〜ＳＷＣ２３ｎは、第１および第２のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）、ＳＷ２０ｎ〜ＳＷ２３ｎの各ゲート電極に論理ロウを入力している。これにより、第１および第２のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）、ＳＷ２０ｎ〜ＳＷ２３ｎは導通状態（ＯＮ状態）である。メモリバンクＢＮＫ０〜ＢＮＫ３は、すべて電源ＰＳからの電力供給を受けている。
【００６６】
次に、ｔ１において、アクティブコマンドＡＣＴが発行されている。このとき、例えば、メモリバンクＢＮＫ０が選択される。これにより、メモリバンクＢＮＫ０がアイドル状態からアクティブ状態に遷移する。ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤは論理ロウを維持しているので、スイッチコントローラＳＷＣｎ、ＳＷＣ２０ｎ〜ＳＷＣ２３ｎは、第１および第２のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ、ＳＷ２０ｎ〜ＳＷ２３ｎの各ゲート電極に論理ロウを入力している。従って、ｔ１〜ｔ２において、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）、第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎは、導通状態（ＯＮ状態）を維持している。
【００６７】
アクティブ状態では、データの読出しまたは書込みのために、メモリバンクＢＮＫ０が活性化されており、選択ワード線ＷＬｓが論理ハイに活性化されている。これにより、メモリセルアレイＭＣＡ０内の選択ページのデータがビット線ＢＬを介してセンスアンプ部ＳＡ０に読み出される。
【００６８】
その後、リードコマンドが発行された場合には、センスアンプ部ＳＡ０に格納されたデータがデータバッファＤＱＢおよび入出力部Ｉ／Ｏを介してＭＲＡＭの外部へ出力される。ライトコマンドが発行された場合には、センスアンプ部ＳＡ０に格納されたデータが外部からの書込みデータによって更新され、更新後のデータがメモリバンクＢＮＫ０に書き戻される。
【００６９】
一方、データ読出しまたはデータ書込み動作中に、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤが発行された場合（ｔ２）、図６（Ａ）および図６（Ｂ）に示すスイッチコントローラＳＷＣｎおよびＳＷＣ２１ｎ〜ＳＷＣ２３ｎは、第２のスイッチＳＷ２０ｎ以外の第２のスイッチＳＷ２１ｎ〜ＳＷ２３ｎおよび第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）を非導通状態にする。スイッチコントローラＳＷＣ２０ｎは、センスアンプ部ＳＡ０に対応する第２のスイッチＳＷ２０ｎを導通状態に維持する。
【００７０】
第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）が非導通状態になるので、選択メモリバンクＢＮＫ０の選択ワード線ＷＬｓも不活性化される。それに伴い、選択メモリバンクＢＮＫ０において、ビット線ＢＬ上のデータは維持されなくなる。
【００７１】
しかし、センスアンプ部ＳＡ０のセンスノードＳＮ０（ラッチ回路）は、電源ＰＳからの電力供給を受けることによってデータを保持する。これにより、ＭＲＡＭがアクティブ状態からダイレクト部分ＤＰＤ状態へ遷移しても、センスアンプ部ＳＡ０のデータは保持される。
【００７２】
そして、ｔ３において、ＤＰ−ＤＰＤイグジットコマンドＤＰ−ＤＰＤＸが発行されると、ＤＰ−ＤＰＤコマンドが不活性化される。これにより、メモリバンクＢＮＫ０〜ＢＮＫ３は、ダイレクト部分ＤＰＤ状態からアクティブ状態またはアイドル状態へ復帰する。このとき、スイッチコントローラＳＷＣｎおよびＳＷＣ２０ｎ〜ＳＷＣ２３ｎは、データ読出しまたはデータ書込みのために選択されているメモリバンクＢＮＫ０の第２のスイッチＳＷ２０ｎの導通状態を維持したまま、第２のスイッチＳＷ２１ｎ〜ＳＷ２３ｎおよび第１のスイッチＳＷ１０ｎ〜１３ｎ（ＳＷｎ）を導通状態にする。
【００７３】
センスアンプ部ＳＡ０のセンスノードＳＮ０は、メモリセルアレイＭＣＡ０のデータを保持し続けている。従って、ＭＲＡＭは、アクティブコマンドＡＣＴを再発行することなく、直ちにメモリバンクＢＮＫ０をアクティブ状態に遷移させることができる。即ち、選択メモリバンクＢＮＫ０において、メモリセルアレイＭＣＡ０からセンスアンプＳＡ０へデータを読み出す動作が省略され得る。その分、リードレイテンシが短縮され得る。その結果、本実施形態によるＭＲＡＭは、ダイレクト部分ＤＰＤ状態からアクティブ状態へ復帰した後、短時間でセンスアンプＳＡ０のデータを読み出し、あるいは、書き込むことができる。また、ＭＲＡＭは、ｔ２において中断したデータ読出しまたはデータ書込み動作をｔ３から継続して実行することができる。
【００７４】
また、ダイレクト部分ＤＰＤ状態では、選択メモリバンクＢＮＫ０のセンスアンプＳＡ０以外のメモリセルアレイＭＣＡ０およびメモリバンクＢＮＫ１〜ＢＮＫ３は、電源ＰＳから切断されている。従って、本実施形態によるＭＲＡＭは、高速動作を維持しながらも、消費電力を可及的に抑制することができる。
【００７５】
このように、本実施形態によるＭＲＡＭは、各メモリバンクＢＮＫ０〜ＢＮＫ３において、メモリセルアレイＭＣＡ０〜ＭＣＡ３の電力供給経路（第１のスイッチ）とセンスアンプ部ＳＡ０〜ＳＡ３の電源供給経路（第２のスイッチ）とを個別に有する。即ち、ダイレクト部分ＤＰＤ状態において、電源が遮断される領域を区画化している。これにより、データ読出し動作またはデータ書込み動作中にダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤが発行された場合、選択センスアンプＳＡ０に対応する第２のスイッチＳＷ２０ｎを導通状態にしたまま、それ以外の第２のスイッチＳＷ２１ｎ〜ＳＷ２３ｎおよび第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）を非導通状態にすることができる。その結果、本実施形態によるＭＲＡＭは、ダイレクト部分ＤＰＤ状態からアクティブ状態またはアイドル状態へ復帰する所要時間を短縮することができ、かつ、消費電力を抑制することができる。
【００７６】
（第２の実施形態）
図８（Ａ）〜図８（Ｃ）は、第２の実施形態によるＭＲＡＭのメモリバンクＢＮＫおよびその周辺部の構成および状態を示す図である。第２の実施形態によるＭＲＡＭは、第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎを有しない。電源ＰＳとメモリセルアレイＭＣＡとの間に設けられた第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）が、それぞれメモリバンクＢＮＫ０〜ＢＮＫ３内のメモリセルアレイＭＣＡおよびセンスアンプ部ＳＡへ電力を供給し、あるいは、その電力を遮断する。従って、メモリバンクＢＮＫ０〜ＢＮＫ３は、それぞれメモリバンク全体として電力供給を受ける。あるいは、メモリバンクＢＮＫ０〜ＢＮＫ３には、メモリバンク全体として電力供給が遮断される。尚、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎは、第１の実施形態の第１のスイッチと同様に単一の共通スイッチＳＷｎでもよい。
【００７７】
ＭＲＡＭの動作状態を保持するモードレジスタＭＲｖは、ＭＲＡＭチップに対して１つ設けられている。モードレジスタＭＲｖは、上述の通り、ＭＲＡＭの動作状態等を格納している。例えば、モードレジスタＭＲｖは、バーストの種類、バースト長、レイテンシ期間等を格納する。モードレジスタＭＲｖは、揮発性メモリで構成されており、電源ＰＳから電力供給を継続的に受けている。モードレジスタＭＲｖは、例えば、Ｄフリップフロップ等である。
【００７８】
第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００７９】
図８（Ａ）では、データ読出し動作またはデータ書込み動作において選択されているメモリバンクＢＮＫ０がアクティブ状態であり、メモリバンクＢＮＫ１〜ＢＮＫ３がアイドル状態である。このように選択メモリバンクＢＮＫ０がアクティブ状態であるときに、ＭＲＡＭがダイレクト部分ＤＰＤコマンド（第１のコマンド）ＤＰ−ＤＰＤを受け取った場合、メインコントローラＭＣＮＴは、モードレジスタＭＲｖを電源に接続したまま、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）を非導通状態にする。これにより、図８（Ｂ）に示すように、メモリバンクＢＮＫ０〜ＢＮＫ３は、アクティブ状態またはアイドル状態からＤＰＤ状態へ遷移する。
【００８０】
このとき、モードレジスタＭＲｖ内のデータは保持されている。従って、第２の実施形態によるＤＰ−ＤＰＤ状態も、ＬＰＤＤＲ２の規格におけるＤＰＤ状態とは異なる。
【００８１】
そして、第１のコマンドＤＰ−ＤＰＤを受けた後に、データ読出し動作またはデータ書込み動作の状態へ復帰させるイグジットコマンド（第２のコマンド）ＤＰ−ＤＰＤＸを受けた場合、メインコントローラＭＣＮＴは、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）を導通状態にする。これにより、図８（Ｃ）に示すように、メモリバンクＢＮＫ０〜ＢＮＫ３は、アイドル状態に復帰する。さらに、選択メモリバンクＢＮＫ０は、アイドル状態からアクティブ状態に復帰する。
【００８２】
ここで、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）は、それぞれメモリバンクＢＮＫ０〜ＢＮＫ３全体の電力供給を制御する。従って、選択メモリバンクＢＮＫ０は、アクティブ状態からダイレクト部分ＤＰＤ状態へ遷移したときに、センスアンプＳＡにラッチされたデータを保持することができない。従って、図９に示すように、第２の実施形態では、ＭＲＡＭは、ダイレクト部分ＤＰＤ状態からアクティブ状態へ復帰する場合に、一旦アイドル状態を経ることによって、選択メモリバンクＢＮＫ０のセンスアンプＳＡにデータをリロードする必要がある。即ち、第２の実施形態によるＭＲＡＭは、アクティブ状態からダイレクト部分ＤＰＤ状態へ遷移することはできるが、ダイレクト部分ＤＰＤ状態からアクティブ状態へ復帰する場合には、一旦アイドル状態を経てからアクティブ状態へ復帰する。
【００８３】
図９は、第２の実施形態によるＭＲＡＭのステートダイアグラムである。図９に示すように、第２の実施形態によるＭＲＡＭは、ダイレクト部分ＤＰＤ状態からアクティブ状態へ復帰する場合には、一旦アイドル状態を経てからアクティブ状態へ復帰する。第２の実施形態のその他の状態遷移は、第１の実施形態の対応する状態遷移と同様である。
【００８４】
図１０は、第２の実施形態によるＭＲＡＭの動作を示すタイミング図である。まず、メモリバンクＢＮＫ０がアクティブ状態であり、メモリバンクＢＮＫ０のメモリセルアレイＭＣＡ０からセンスアンプＳＡ０へデータが読み出される。
【００８５】
ｔ１において、ダイレクト部分ＤＰＤコマンド（第１のコマンド）ＤＰ−ＤＰＤが発行されると、メインコントローラＭＣＮＴは、スイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）を非導通状態（オフ状態）にする。これにより、メモリバンクＢＮＫ０〜ＢＮＫ３は、電源ＰＳから切断され、電力供給が遮断される。従って、メモリバンクＢＮＫ０〜ＢＮＫ３は、アクティブ状態またはアイドル状態からＤＰＤ状態に遷移する。
【００８６】
一方、ｔ１〜ｔ２において、モードレジスタＭＲｖは、電源ＰＳからの電力供給を受け続けている。
【００８７】
ｔ２において、第２のコマンドとしてのイグジットコマンドＤＰ−ＤＰＤＸが発行されると、メインコントローラＭＣＮＴは、スイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）を導通状態（オン状態）に復帰させる。これにより、メモリバンクＢＮＫ０〜ＢＮＫ３は、アイドル状態へ復帰する。モードレジスタＭＲｖは、電源ＰＳからの電力供給を継続して受けているので、メモリバンクＢＮＫ０〜ＢＮＫ３がアイドル状態へ復帰した際に、モードレジスタＭＲｖにデータを書き込む必要が無い。その分、ダイレクト部分ＤＰＤ状態からアイドル状態へ復帰する時間が短縮される。
【００８８】
その後、ｔ３において、アクティブコマンドＡＣＴが発行されると、選択メモリバンクＢＮＫ０がアイドル状態からアクティブ状態へ復帰する。このとき、モードレジスタＭＲおよび選択メモリバンクＢＮＫ０のセンスアンプＳＡは、もとのデータを保持している。従って、ＭＲＡＭは、ｔ１において中断したデータ読出しまたはデータ書込み動作をｔ３から継続して実行することができる。
【００８９】
（第３の実施形態）
図１１（Ａ）〜図１１（Ｃ）は、第３の実施形態によるＭＲＡＭのメモリバンクＢＮＫおよびその周辺部の構成および状態を示す図である。第３の実施形態によるＭＲＡＭは、モードレジスタＭＲｎｖと電源ＰＳとの間にレジスタスイッチＳＷＲｎを備えている。モードレジスタＭＲｎｖは、不揮発性メモリで構成されている。モードレジスタＭＲｎｖは、例えば、ＭＲＡＭ等である。第３の実施形態のその他の構成は、第２の実施形態の対応する構成と同様でよい。
【００９０】
図１１（Ａ）では、データ読出し動作またはデータ書込み動作において選択されているメモリバンクＢＮＫ０がアクティブ状態であり、メモリバンクＢＮＫ１〜ＢＮＫ３がアイドル状態である。このとき、レジスタスイッチＳＷＲｎは、導通状態（オン状態）であり、モードレジスタＭＲｎｖは、電源ＰＳから電力供給を受ける。
【００９１】
選択メモリバンクＢＮＫ０がアクティブ状態であるときに、ＭＲＡＭがダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤを受け取った場合、メインコントローラＭＣＮＴは、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）を非導通状態にする。これにより、図１１（Ｂ）に示すように、メモリバンクＢＮＫ０〜ＢＮＫ３は、アクティブ状態またはアイドル状態からＤＰＤ状態へ遷移する。
【００９２】
さらに、メインコントローラＭＣＮＴは、レジスタスイッチＳＷＲｎを非導通状態（オフ状態）にして、モードレジスタＭＲｎｖを電源から切断する。モードレジスタＭＲｎｖは、不揮発性メモリで構成されているので、電源を切断してもモードレジスタＭＲｎｖ内のデータは保持されている。
【００９３】
そして、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤを受けた後に、データ読出し動作またはデータ書込み動作の状態へ復帰させるＤＰ−ＤＰＤイグジットコマンド（第２のコマンド）ＤＰ−ＤＰＤＸを受けた場合、メインコントローラＭＣＮＴは、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）およびレジスタスイッチＳＷＲｎを導通状態にする。これにより、図１１（Ｃ）に示すように、メモリバンクＢＮＫ０〜ＢＮＫ３がアイドル状態に復帰する。さらに、選択メモリバンクＢＮＫ０は、アイドル状態からアクティブ状態に復帰する。尚、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎは、第１の実施形態と同様に、単一の共通スイッチＳＷｎであってもよい。
【００９４】
第３の実施形態によるＭＲＡＭのステートダイアグラムは、図９に示すステートダイアグラムと同じでよい。
【００９５】
図１２は、第３の実施形態によるＭＲＡＭの動作を示すタイミング図である。まず、メモリバンクＢＮＫ０がアクティブ状態であり、メモリバンクＢＮＫ０のメモリセルアレイＭＣＡ０からセンスアンプＳＡ０へデータが読み出される。
【００９６】
ｔ１において、第１のコマンドＤＰ−ＤＰＤが発行されると、メインコントローラＭＣＮＴは、スイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）を非導通状態（オフ状態）にする。これにより、メモリバンクＢＮＫ１〜ＢＮＫ３は、電源ＰＳから切断され、電力供給が遮断される。従って、メモリバンクＢＮＫ１〜ＢＮＫ３は、アクティブ状態またはアイドル状態からＤＰＤ状態に遷移する。
【００９７】
さらに、メインコントローラＭＣＮＴは、レジスタスイッチＳＷＲｎを非導通状態（オフ状態）にする。これにより、モードレジスタＭＲｎｖが電源ＰＳから切断される。
【００９８】
ｔ２において、第２のコマンドとしてのイグジットコマンドＤＰ−ＤＰＤＸが発行されると、メインコントローラＭＣＮＴは、第１のスイッチＳＷ１０ｎ〜ＳＷ１３ｎ（ＳＷｎ）およびレジスタスイッチＳＷＲｎを導通状態（オン状態）に復帰させる。これにより、メモリバンクＢＮＫ０〜ＢＮＫ３は、アイドル状態へ復帰する。モードレジスタＭＲｎｖは、不揮発性メモリでありデータを保持しているので、モードレジスタＭＲｎｖにデータを書き込む必要が無い。その分、ダイレクト部分ＤＰ−ＤＰＤ状態からアイドル状態へ復帰する時間が短縮される。
【００９９】
また、モードレジスタＭＲｎｖは、不揮発性メモリであるため、ＤＰ−ＤＰＤ状態において電源ＰＳから切断されている。これにより、第３の実施形態によるＭＲＡＭは、ＤＰＤ状態における消費電力をさらに低減させることができる。
【０１００】
その後、ｔ３において、アクティブコマンドＡＣＴが発行されると、選択メモリバンクＢＮＫ０がアイドル状態からアクティブ状態へ復帰する。このとき、モードレジスタＭＲおよび選択メモリバンクＢＮＫ０のセンスアンプＳＡは、もとのデータを保持している。従って、ＭＲＡＭは、ｔ１において中断したデータ読出しまたはデータ書込み動作をｔ３から継続して実行することができる。
【０１０１】
（第４の実施形態）
図１３（Ａ）から図１３（Ｄ）は、第４の実施形態によるＭＲＡＭのメモリバンクＢＮＫおよびその周辺部の構成および状態を示す図である。
【０１０２】
第４の実施形態では、スイッチＳＷ１０ｎ〜ＳＷ１３ｎが電源ＰＳとメモリバンクＢＮＫ０〜ＢＮＫ３との間にそれぞれ個別に設けられている。しかし、第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎは設けられていない。即ち、第４の実施形態は、メモリバンク内においてメモリセルアレイとセンスアンプとで個別に電源スイッチを有していない。
【０１０３】
スイッチＳＷ１０ｎ〜ＳＷ１３ｎは、それぞれメモリバンクＢＮＫ０〜ＢＮＫ３の全体の電力供給を制御する。
【０１０４】
スイッチＳＷ１０ｎ〜ＳＷ１３ｎは、それぞれ図６（Ｂ）に示すスイッチコントローラＳＷＣ２０ｎ〜ＳＷＣ２３ｎによって制御され得る。
【０１０５】
第４の実施形態では、メモリバンクＢＮＫ０〜ＢＮＫ３は、それぞれスイッチＳＷ１０ｎ〜ＳＷ１３ｎの導通状態によって、電源ＰＳに接続され、あるいは、電源ＰＳから切断される。
【０１０６】
図１３（Ａ）においては、メモリバンクＢＮＫ０〜ＢＮＫ３は、すべてアイドル状態である。このとき、スイッチＳＷ１０ｎ〜ＳＷ１３ｎは、全て導通状態である。次に、アクティブ状態において、例えば、図１３（Ｂ）に示すように、メモリバンクＢＮＫ０が選択されたものとする。この場合、選択メモリバンクＢＮＫ０に対してデータ読出しまたはデータ書込みが実行される。データ読出しまたはデータ書込み動作において、選択メモリバンクＢＮＫ０では、センスアンプ部ＳＡ０がメモリセルアレイＭＣＡ０の選択ページのデータを一旦読み出す。センスアンプ部ＳＡ０は、その内部にラッチ回路を有するので、読み出されたデータは、センスアンプ部ＳＡ０に一旦格納される。このときも、スイッチＳＷ１０ｎ〜ＳＷ１３ｎは、全て導通状態である。
【０１０７】
ＭＲＡＭがアクティブ状態であるときにダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤを受け取ると、メインコントローラＭＣＮＴは、ＭＲＡＭをアクティブ状態からダイレクト部分ＤＰＤ状態へ遷移させる。ダイレクト部分ＤＰＤ状態においては、図１３（Ｃ）に示すように、メインコントローラＭＣＮＴは、選択メモリバンクＢＮＫ０への電力供給を維持したまま、それ以外の非選択メモリバンクＢＮＫ１〜ＢＮＫ３への電力供給を遮断する。このとき、スイッチＳＷ１０ｎのみが導通状態であり、他のスイッチＳＷ１１ｎ〜ＳＷ１３ｎは非導通状態である。よって、選択メモリバンクＢＮＫ０のみが起動状態であり、それ以外のメモリバンクＢＮＫ１〜ＢＮＫ３は、ＤＰＤ状態である。従って、ダイレクト部分ＤＰＤ状態の消費電力は、非常に低い。
【０１０８】
ＭＲＡＭがＤＰ−ＤＰＤイグジットコマンドＤＰ−ＤＰＤＸを受け取ると、メインコントローラＭＣＮＴは、ＭＲＡＭをダイレクト部分ＤＰＤ状態からアクティブ状態またはアイドル状態へ遷移させる。このとき、スイッチコントローラＳＷＣ２１ｎ〜ＳＷＣ２３ｎは、非選択メモリバンクＢＮＫ１〜ＢＮＫ３への電力供給を復帰させる。即ち、スイッチＳＷ１１ｎ〜ＳＷ１３ｎを導通状態に復帰させる。これにより、図１３（Ｄ）に示すように、非選択メモリバンクＢＮＫ１〜ＢＮＫ３はアイドル状態となる。尚、選択メモリバンクＢＮＫ０は、アクティブ状態を維持する。
【０１０９】
選択メモリバンクＢＮＫ０における読出しまたは書込み対象のページデータは、センスアンプ部ＳＡ０内にラッチされたまま維持されている。従って、選択メモリバンクＢＮＫ０において、データをセンスアンプ部ＳＡ０に再度読み出す必要がない。これにより、アクティブ状態へ復帰後、ＭＲＡＭは、データ読出しまたはデータ書込み動作のシーケンスを直ちに再開することができる。その結果、ＤＰＤ状態からアクティブ状態への復帰時間は短くて済む。
【０１１０】
図１４は、第４の実施形態によるＭＲＡＭの動作を示すタイミング図である。ＭＲＡＭは、クロック信号ＣＫに基づいて動作する。クロック信号ＣＬＫ、コマンドＣＭＤ、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤ、メモリバンクＢＮＫ０〜ＢＮＫ３の活性化コマンドは、図７に示すそれらの動作と同じでよい。
【０１１１】
第４の実施形態では、スイッチＳＷ１０ｎ〜ＳＷ１３ｎが、第１の実施形態の第２のスイッチＳＷ２０ｎ〜ＳＷ２３ｎと同様に動作する。
【０１１２】
ｔ１以前において、メモリバンクＢＮＫ０〜ＢＮＫ３は、アイドル状態（スタンバイ状態）である。この時点では、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤが論理ロウに非活性化されているので、スイッチコントローラＳＷＣ２０ｎ〜ＳＷＣ２３ｎは、スイッチＳＷ１０ｎ〜ＳＷ１３ｎの各ゲート電極に論理ロウを入力している。よって、スイッチＳＷ１０ｎ〜ＳＷ１３ｎは導通状態（ＯＮ状態）である。即ち、メモリバンクＢＮＫ０〜ＢＮＫ３は、すべて電源ＰＳからの電力供給を受けている。
【０１１３】
次に、ｔ１において、アクティブコマンドＡＣＴが発行されている。このとき、メモリバンクＢＮＫ０が選択されている。この場合、メモリバンクＢＮＫ０がアイドル状態からアクティブ状態に遷移する。ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤはまだ論理ロウを維持しているので、スイッチコントローラＳＷＣ２０ｎ〜ＳＷＣ２３ｎは、スイッチＳＷ１０ｎ〜ＳＷ１３ｎの各ゲート電極に論理ロウを入力している。従って、ｔ１〜ｔ２において、スイッチＳＷ１０ｎ〜ＳＷ１３ｎは、導通状態（ＯＮ状態）を維持している。
【０１１４】
アクティブ状態では、データの読出しまたは書込みのために、メモリバンクＢＮＫ０が活性化されており、選択ワード線ＷＬｓが論理ハイに活性化されている。これにより、メモリセルアレイＭＣＡ０内の選択ページのデータがビット線ＢＬを介してセンスアンプ部ＳＡ０に読み出される。
【０１１５】
第４の実施形態では、データ読出し動作またはデータ書込み動作中にダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤが活性化された場合（ｔ２）、図６（Ｂ）に示すスイッチコントローラＳＷＣ２１ｎ〜ＳＷＣ２３ｎは、スイッチＳＷ１１ｎ〜ＳＷ１３ｎを非導通状態にする。スイッチコントローラＳＷＣ２０ｎは、選択メモリバンクＢＮＫ０に対応するスイッチＳＷ１０ｎを導通状態に維持する。このとき、メモリバンクＢＮＫ０内のセンスアンプ部ＳＡ０に保持されているセンスノードＳＮ０（ラッチ回路）は、電源ＰＳからの電力供給を受けることによってデータを保持する。これにより、ＭＲＡＭがアクティブ状態からダイレクト部分ＤＰＤ状態へ遷移しても、メモリバンクＢＮＫ０のデータは保持される。
【０１１６】
そして、ｔ３において、ＤＰ−ＤＰＤイグジットコマンドＤＰ−ＤＰＤＸが発行されると、ダイレクト部分ＤＰＤコマンドＤＰ−ＤＰＤが不活性化される。これにより、メモリバンクＢＮＫ０〜ＢＮＫ３は、ダイレクト部分ＤＰＤ状態からアクティブ状態またはアイドル状態へ復帰する。このとき、スイッチコントローラＳＷＣ２１ｎ〜ＳＷＣ２３ｎは、選択メモリバンクＢＮＫ０のスイッチＳＷ１０ｎの導通状態を維持したまま、スイッチＳＷ１１ｎ〜ＳＷ１３ｎを導通状態に復帰させる。
【０１１７】
センスアンプ部ＳＡ０のセンスノードＳＮ０は、メモリセルアレイＭＣＡ０のデータを保持し続けている。従って、ＭＲＡＭは、アクティブコマンドＡＣＴを再発行することなく、直ちにメモリバンクＢＮＫ０をアクティブ状態に遷移させることができる。即ち、選択メモリバンクＢＮＫ０において、メモリセルアレイＭＣＡ０からセンスアンプＳＡ０へデータを読み出す動作が省略され得る。その分、リードレイテンシが短縮され得る。その結果、本実施形態によるＭＲＡＭは、ダイレクト部分ＤＰＤ状態からアクティブ状態へ復帰した後、短時間でセンスアンプＳＡ０のデータを読み出し、あるいは、書き込むことができる。
【０１１８】
また、ダイレクト部分ＤＰＤ状態では、選択メモリバンクＢＮＫ０以外のメモリバンクＢＮＫ１〜ＢＮＫ３は、電源ＰＳから切断されている。従って、本実施形態によるＭＲＡＭは、高速動作を維持しながら、消費電力を充分に抑制することができる。
【０１１９】
このように、第４の実施形態によるＭＲＡＭは、ダイレクト部分ＤＰＤ状態からアクティブ状態またはアイドル状態へ復帰する所要時間を短縮することができ、かつ、消費電力を抑制することができる。
【０１２０】
（変形例１）
図１５は、第２の実施形態によるモードレジスタＭＲｖを、第１の実施形態に適用した変形例１を示す。このように、第２の実施形態は、第１の実施形態と容易に組み合わせることができる。変形例１によるＭＲＡＭの動作は、第１および第２の実施形態から容易に理解できる。変形例１は、第１および第２の実施形態の両方の効果を得ることができる。尚、変形例１では、選択メモリバンクＢＮＫ０は、ダイレクト部分ＤＰＤ状態からアクティブ状態へ直接復帰することができる。即ち、変形例１のメモリバンクＢＮＫ０〜ＢＮＫ３の動作は、第１の実施形態のそれと同様でよい。変形例１のメモリレジスタＭＲｖの動作は、第２の実施形態のそれと同様でよい。
【０１２１】
（変形例２）
図１６は、第３の実施形態によるモードレジスタＭＲｎｖを、第１の実施形態に適用した変形例２を示す。このように、第３の実施形態は、第１の実施形態と容易に組み合わせることができる。変形例２によるＭＲＡＭの動作は、第１および第３の実施形態から容易に理解できる。変形例２は、第１および第３の実施形態の両方の効果を得ることができる。尚、変形例２では、選択メモリバンクＢＮＫ０は、ダイレクト部分ＤＰＤ状態からアクティブ状態へ直接復帰することができる。即ち、変形例２のメモリバンクＢＮＫ０〜ＢＮＫ３の動作は、第１の実施形態のそれと同様でよい。変形例２のメモリレジスタＭＲｖの動作は、第３の実施形態のそれと同様でよい。
【０１２２】
尚、モードレジスタＭＲｖまたはＭＲｎｖは、第４の実施形態によるＭＲＡＭにも簡単に適用できることは言うまでもない。第２および第４の実施形態を組み合わせたＭＲＡＭの構成は、図８に示す構成と同様でよい。第３および第４の実施形態を組み合わせたＭＲＡＭの構成は、図１１に示す構成と同様でよい。これにより、第２および第４の実施形態の効果または第３および第４の実施形態の効果を得ることができる。
【０１２３】
上記実施形態の読出しまたは書込みにおいて、メモリバンクＢＮＫ０が選択されている例を挙げたが、他のメモリバンクＢＮＫ１〜ＢＮＫ３が選択されてもよいことは言うまでもない。
【０１２４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１２５】
ＭＣＡ０〜ＭＣＡ３・・・メモリセルアレイ、ＢＮＫ０〜ＢＮＫ３・・・メモリバンク、ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＰＧ・・・パワージェネレータ、ＭＣＮＴ・・・メインコントローラ、ＳＡ０〜ＳＡ３・・・センスアンプ部、ＷＤ・・・ライトドライバ、ＰＳ・・・電源、ＳＷ１０ｎ〜ＳＷ１３ｎ・・・第１のスイッチ、ＳＷ２０ｎ〜ＳＷ２３ｎ・・・第２のスイッチ、ＭＲｖ、ＭＲｎｖ・・・モードレジスタ、ＳＷＲｎ・・・レジスタスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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