(57)【要約】      （修正有）【課題】ホールド電圧が高いエミッタ・ベース短絡型の保護素子が設けられた半導体装置を提供する。【解決手段】半導体装置１は、基板１０と、前記基板上に形成された第１導電形の半導体層１１と、前記基板と前記半導体層との間に形成された第１導電形の埋込層１３と、前記半導体層上に形成された第２導電形のウェル１４と、前記半導体層上であって、前記ウェルから離隔し、前記埋込層の直上域に形成された第１導電形の第１コンタクト層１５と、前記ウェル上に形成された第２導電形の第２コンタクト層１６と、前記ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層１７と、前記埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形のディープ層１８と、を備える。【選択図】図１
2013089677.tif 000002
【特許請求の範囲】
【請求項１】
保護素子領域並びに第１及び第２のトランジスタ領域が設定された半導体装置であって、
基板と、
前記基板上における前記保護素子領域並びに前記第１及び第２のトランジスタ領域に形成された第１導電形の半導体層と、
前記保護素子領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の第１埋込層と、
前記保護素子領域における前記半導体層上に形成された第２導電形の第１ウェルと、
前記保護素子領域における前記半導体層上であって、前記第１ウェルから離隔し、前記第１埋込層の直上域に形成された第１導電形の第１コンタクト層と、
前記第１ウェル上に形成された第２導電形の第２コンタクト層と、
前記第１ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層と、
前記第１埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形の第１ディープ層と、
前記第１のトランジスタ領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の第２埋込層と、
前記第１のトランジスタ領域における前記半導体層上に形成された第２導電形の第２ウェルと、
前記第１のトランジスタ領域における前記半導体層上であって、前記第２ウェルから離隔し、前記第２埋込層の直上域に形成された第１導電形の第４コンタクト層と、
前記第２ウェル上に形成された第２導電形の第５コンタクト層と、
前記第２ウェル上であって、前記第４コンタクト層と前記第５コンタクト層との間に形成された第１導電形の第６コンタクト層と、
前記第２埋込層と前記第４コンタクト層との間に形成され、前記第４コンタクト層に接した第１導電形の第２ディープ層と、
前記第２のトランジスタ領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の第３埋込層と、
前記第２のトランジスタ領域における前記半導体層上に形成された第２導電形の第３ウェルと、
前記第２のトランジスタ領域における前記半導体層上であって、前記第３ウェルから離隔し、前記第３埋込層の直上域に形成された第１導電形の第７コンタクト層と、
前記第３ウェル上に形成された第２導電形の第８コンタクト層と、
前記第３ウェル上であって、前記第７コンタクト層と前記第８コンタクト層との間に形成された第１導電形の第９コンタクト層と、
を備え、
前記第１ディープ層は、
第１部分と、
前記第１部分に接し、前記第１部分よりも浅い第２部分と、
を有し、
前記第２コンタクト層は前記第３コンタクト層にオーミック接続されており、
上下方向に延び、前記第１埋込層及び前記第１ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第１埋込層と前記第１ディープ層との間の極小点の値は、上下方向に延び、前記第２埋込層及び前記第２ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第２埋込層と前記第２ディープ層との間の極小点の値よりも低く、前記半導体層の実効的な不純物濃度と同程度であり、
前記第７コンタクト層は前記半導体層に接しており、
前記第１埋込層と前記第１部分との間には、前記半導体層が介在しており、
前記第１コンタクト層と前記第３コンタクト層との間にサージ電流が印加されたときに、前記第１埋込層内を流れる電流は、前記第１埋込層内を介さずに前記半導体層内を流れる電流よりも大きい半導体装置。
【請求項２】
保護素子領域及びトランジスタ領域が設定された半導体装置であって、
基板と、
前記基板上における前記保護素子領域及び前記トランジスタ領域の双方に形成された第１導電形の半導体層と、
前記保護素子領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の第１埋込層と、
前記保護素子領域における前記半導体層上に形成された第２導電形の第１ウェルと、
前記保護素子領域における前記半導体層上であって、前記第１ウェルから離隔し、前記第１埋込層の直上域に形成された第１導電形の第１コンタクト層と、
前記第１ウェル上に形成された第２導電形の第２コンタクト層と、
前記第１ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層と、
前記第１埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形の第１ディープ層と、
前記トランジスタ領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の第２埋込層と、
前記トランジスタ領域における前記半導体層上に形成された第２導電形の第２ウェルと、
前記トランジスタ領域における前記半導体層上であって、前記第２ウェルから離隔し、前記第２埋込層の直上域に形成された第１導電形の第４コンタクト層と、
前記第２ウェル上に形成された第２導電形の第５コンタクト層と、
前記第２ウェル上であって、前記第４コンタクト層と前記第５コンタクト層との間に形成された第１導電形の第６コンタクト層と、
前記第２埋込層と前記第４コンタクト層との間に形成され、前記第４コンタクト層に接した第１導電形の第２ディープ層と、
を備え、
前記第２コンタクト層は前記第３コンタクト層にオーミック接続されており、
上下方向に延び、前記第１埋込層及び前記第１ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第１埋込層と前記第１ディープ層との間の極小点の値は、上下方向に延び、前記第２埋込層及び前記第２ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第２埋込層と前記第２ディープ層との間の極小点の値よりも低い半導体装置。
【請求項３】
保護素子領域及びトランジスタ領域が設定された半導体装置であって、
基板と、
前記基板上における前記保護素子領域及び前記トランジスタ領域の双方に形成された第１導電形の半導体層と、
前記保護素子領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の第１埋込層と、
前記保護素子領域における前記半導体層上に形成された第２導電形の第１ウェルと、
前記保護素子領域における前記半導体層上であって、前記第１ウェルから離隔し、前記第１埋込層の直上域に形成された第１導電形の第１コンタクト層と、
前記第１ウェル上に形成された第２導電形の第２コンタクト層と、
前記第１ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層と、
前記第１埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形の第１ディープ層と、
前記トランジスタ領域における前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の第２埋込層と、
前記トランジスタ領域における前記半導体層上に形成された第２導電形の第２ウェルと、
前記トランジスタ領域における前記半導体層上であって、前記第２ウェルから離隔し、前記第２埋込層の直上域に形成された第１導電形の第４コンタクト層と、
前記第２ウェル上に形成された第２導電形の第５コンタクト層と、
前記第２ウェル上であって、前記第４コンタクト層と前記第５コンタクト層との間に形成された第１導電形の第６コンタクト層と、
を備え、
前記第２コンタクト層は前記第３コンタクト層にオーミック接続されており、
前記第４コンタクト層は前記半導体層に接している半導体装置。
【請求項４】
前記第１ディープ層は、
第１部分と、
前記第１部分に接し、前記第１部分よりも浅い第２部分と、
を有した請求項２または３に記載の半導体装置。
【請求項５】
前記第１コンタクト層と前記第３コンタクト層との間にサージ電流が印加されたときに、前記第１埋込層内を流れる電流は、前記第１埋込層内を介さずに前記半導体層内を流れる電流よりも大きい請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
上下方向に延び、前記第１埋込層及び前記第１ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第１埋込層と前記第１ディープ層との間の極小点の値は、前記半導体層の実効的な不純物濃度と同程度である請求項２〜５のいずれか１つに記載の半導体装置。
【請求項７】
基板と、
前記基板上に形成された第１導電形の半導体層と、
前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の埋込層と、
前記半導体層上に形成された第２導電形のウェルと、
前記半導体層上であって、前記ウェルから離隔し、前記埋込層の直上域に形成された第１導電形の第１コンタクト層と、
前記ウェル上に形成された第２導電形の第２コンタクト層と、
前記ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層と、
前記埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形のディープ層と、
を備え、
前記ディープ層は、
第１部分と、
前記第１部分に接し、前記第１部分よりも浅い第２部分と、
を有し、
前記第２コンタクト層は前記第３コンタクト層にオーミック接続されており、
上下方向に延び、前記埋込層及び前記第２部分を通過する直線に沿った実効的な不純物濃度のプロファイルには、前記埋込層と前記第１部分との間に極小点が存在する半導体装置。
【請求項８】
前記第１コンタクト層と前記第３コンタクト層との間にサージ電流が印加されたときに、前記埋込層内を流れる電流は、前記埋込層内を介さずに前記半導体層内を流れる電流よりも大きい請求項６記載の半導体装置。
【請求項９】
前記極小点の値は、前記半導体層の実効的な不純物濃度と同程度である請求項７または８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来より、バイポーラトランジスタが設けられた半導体装置において、バイポーラトランジスタのエミッタとベースを短絡させて、コレクタからエミッタ・ベースに向けてサージ電流を流す保護素子とする技術が提案されている。保護素子は、その内部でサージ電流の電力を消費するために、サージ電流が流れたときに、ある程度の電圧（ホールド電圧）を生じさせる必要がある。しかしながら、エミッタ・ベース短絡型の保護素子においては、高いホールド電圧を実現することが難しいという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−５４９８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ホールド電圧が高いエミッタ・ベース短絡型の保護素子が設けられた半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置には、保護素子領域及びトランジスタ領域が設定されている。前記半導体装置は、基板と、前記基板上における前記保護素子領域及び前記トランジスタ領域の双方に形成された第１導電形の半導体層と、を備える。
また、前記半導体装置は、前記保護素子領域においては、前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の第１埋込層と、前記半導体層上に形成された第２導電形の第１ウェルと、前記半導体層上であって、前記第１ウェルから離隔し、前記第１埋込層の直上域に形成された第１導電形の第１コンタクト層と、前記第１ウェル上に形成された第２導電形の第２コンタクト層と、前記第１ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層と、前記第１埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形の第１ディープ層と、を備える。
更に、前記半導体装置は、前記トランジスタ領域においては、前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の第２埋込層と、前記トランジスタ領域における前記半導体層上に形成された第２導電形の第２ウェルと、前記トランジスタ領域における前記半導体層上であって、前記第２ウェルから離隔し、前記第２埋込層の直上域に形成された第１導電形の第４コンタクト層と、前記第２ウェル上に形成された第２導電形の第５コンタクト層と、前記第２ウェル上であって、前記第４コンタクト層と前記第５コンタクト層との間に形成された第１導電形の第６コンタクト層と、前記第２埋込層と前記第４コンタクト層との間に形成され、前記第４コンタクト層に接した第１導電形の第２ディープ層と、を備える。
そして、前記第２コンタクト層は前記第３コンタクト層にオーミック接続されている。また、上下方向に延び、前記第１埋込層及び前記第１ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第１埋込層と前記第１ディープ層との間の極小点の値は、上下方向に延び、前記第２埋込層及び前記第２ディープ層を通過する直線に沿った実効的な不純物濃度のプロファイルにおける前記第２埋込層と前記第２ディープ層との間の極小点の値よりも低い。
【０００６】
実施形態に係る半導体装置には、保護素子領域及びトランジスタ領域が設定されている。前記半導体装置は、基板と、前記基板上における前記保護素子領域及び前記トランジスタ領域の双方に形成された第１導電形の半導体層と、を備える。
また、前記半導体装置は、前記保護素子領域においては、前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の第１埋込層と、前記半導体層上に形成された第２導電形の第１ウェルと、前記半導体層上であって、前記第１ウェルから離隔し、前記第１埋込層の直上域に形成された第１導電形の第１コンタクト層と、前記第１ウェル上に形成された第２導電形の第２コンタクト層と、前記第１ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層と、前記第１埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形の第１ディープ層と、を備える。
更に、前記半導体装置は、前記トランジスタ領域においては、前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の第２埋込層と、前記トランジスタ領域における前記半導体層上に形成された第２導電形の第２ウェルと、前記トランジスタ領域における前記半導体層上であって、前記第２ウェルから離隔し、前記第２埋込層の直上域に形成された第１導電形の第４コンタクト層と、前記第２ウェル上に形成された第２導電形の第５コンタクト層と、前記第２ウェル上であって、前記第４コンタクト層と前記第５コンタクト層との間に形成された第１導電形の第６コンタクト層と、を備える。
そして、前記第２コンタクト層は前記第３コンタクト層にオーミック接続されている。また、前記第４コンタクト層は前記半導体層に接している。
【０００７】
実施形態に係る半導体装置は、基板と、前記基板上に形成された第１導電形の半導体層と、前記基板と前記半導体層との間に形成され、実効的な不純物濃度が前記半導体層の実効的な不純物濃度よりも高い第１導電形の埋込層と、前記半導体層上に形成された第２導電形のウェルと、前記半導体層上であって、前記ウェルから離隔し、前記埋込層の直上域に形成された第１導電形の第１コンタクト層と、前記ウェル上に形成された第２導電形の第２コンタクト層と、前記ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層と、前記埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形のディープ層と、を備える。
また、前記ディープ層は、第１部分と、前記第１部分に接し、前記第１部分よりも浅い第２部分と、を有する。前記第２コンタクト層は前記第３コンタクト層にオーミック接続されている。上下方向に延び、前記埋込層及び前記第２部分を通過する直線に沿った実効的な不純物濃度のプロファイルには、前記埋込層と前記第１部分との間に極小点が存在する。
【図面の簡単な説明】
【０００８】
【図１】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置を例示する断面図である。
【図２】横軸に上下方向の位置をとり、縦軸に実効的な不純物濃度をとって、実効的な不純物濃度のプロファイルを例示するグラフ図である。
【図３】第１の実施形態に係る半導体装置の保護素子の動作を例示する模式的断面図である。
【図４】横軸に保護素子に印加される電圧をとり、縦軸に保護素子に流れる電流をとって、第１の実施形態における保護素子のＩ−Ｖ特性を模式的に例示するグラフ図である。
【図５】（ａ）は、第１の比較例に係る半導体装置の保護素子領域を例示する断面図であり、（ｂ）は、第２の比較例に係る半導体装置の保護素子領域を例示する断面図である。
【図６】第２の実施形態に係る半導体装置の保護素子領域を例示する断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）〜（ｃ）は、本実施形態に係る半導体装置を例示する断面図であり、
図２は、横軸に上下方向の位置をとり、縦軸に実効的な不純物濃度をとって、実効的な不純物濃度のプロファイルを例示するグラフ図であり、
図３は、本実施形態に係る半導体装置の保護素子の動作を例示する模式的断面図であり、
図４は、横軸に保護素子に印加される電圧をとり、縦軸に保護素子に流れる電流をとって、本実施形態における保護素子のＩ−Ｖ特性を模式的に例示するグラフ図である。
【００１０】
図１（ａ）〜（ｃ）に示すように、本実施形態に係る半導体装置１には、ＥＳＤ（Electrostatic Discharge：静電気放電）等のサージ電流から半導体装置１を保護する保護素子が形成された保護素子領域Ｒｐ、並びに、バイポーラトランジスタが形成されたトランジスタ領域Ｒｔ１及びＲｔ２が設定されている。
図１（ａ）は保護素子領域Ｒｐを示し、図１（ｂ）はトランジスタ領域Ｒｔ１を示し、図１（ｃ）はトランジスタ領域Ｒｔ２を示す。
図２は、図１（ａ）〜（ｃ）に示す直線Ｌ１、Ｌ２、Ｌ３に沿った実効的な不純物濃度のプロファイルを示している。
なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１１】
図１（ａ）〜（ｃ）に示すように、半導体装置１においては、導電形がｐ形であるｐ形シリコン基板１０が設けられている。ｐ形シリコン基板１０上の全面には、半導体層として、導電形がｎ形のｎ形エピタキシャル層１１が設けられている。ｎ形エピタキシャル層１１は、ｐ形シリコン基板１０の上面上に、ドナーを含むシリコンがエピタキシャル成長して形成されたものである。また、ｎ形エピタキシャル層１１を貫通してｐ形シリコン基板１０の上部に到達するように、シリコン酸化物等の絶縁材料からなるＤＴＩ（deep trench isolation：深溝素子分離体）１２が、上方から見て枠状に設けられている。ＤＴＩ１２によって囲まれた領域が、保護素子領域Ｒｐ、トランジスタ領域Ｒｔ１及びＲｔ２となっている。ｐ形シリコン基板１０及びｎ形エピタキシャル層１１は、保護素子領域Ｒｐ、トランジスタ領域Ｒｔ１及びＲｔ２に共通して設けられている。
【００１２】
次に、保護素子領域Ｒｐ、トランジスタ領域Ｒｔ１及びＲｔ２（以下、「各領域」ともいう）に共通の構成について説明する。
図１（ａ）〜（ｃ）に示すように、保護素子領域Ｒｐ、トランジスタ領域Ｒｔ１及びＲｔ２においては、それぞれ、ｐ形シリコン基板１０とｎ形エピタキシャル層１１との間に、ｎ形埋込層１３が形成されている。ｎ形埋込層１３の導電形はｎ形であり、その実効的な不純物濃度はｎ形エピタキシャル層１１の実効的な不純物濃度よりも高い。
【００１３】
ｎ形埋込層１３は、ｐ形シリコン基板１０の上部及びｎ形エピタキシャル層１１の下部にドナーとなる不純物を導入することにより、ｐ形シリコン基板１０の上部及びｎ形エピタキシャル層１１の下部の双方にわたって形成されたものである。ｎ形埋込層１３は、ＤＴＩ１２によって囲まれた領域の全体に形成されており、その端部はＤＴＩ１２によって囲まれた領域の外側にはみ出している。
【００１４】
また、各領域においては、それぞれ、ｎ形エピタキシャル層１１上に、導電形がｐ形のｐ−形ウェル１４が設けられている。ｐ−形ウェル１４は、各領域のそれぞれの一部に形成されている。各領域において、ｐ−形ウェル１４はｎ形埋込層１３から離隔しており、ｐ−形ウェル１４とｎ形埋込層１３との間には、ｎ形エピタキシャル層１１が介在している。ｐ−形ウェル１４は、ｎ形エピタキシャル層１１の上部に、アクセプタとなる不純物を選択的に導入することにより、形成されたものである。
【００１５】
更に、各領域においては、コンタクト層として、ｎ＋形コレクタ層１５、ｐ＋形ベース層１６及びｎ＋形エミッタ層１７が形成されている。ｎ＋形コレクタ層１５は、ｎ形エピタキシャル層１１上であって、ｐ−形ウェル１４から離隔し、ｎ形埋込層１３の直上域である位置に形成されている。ｎ＋形コレクタ層１５の導電形はｎ形であり、その実効的な不純物濃度はｎ形エピタキシャル層１１の実効的な不純物濃度よりも高い。ｐ＋形ベース層１６は、ｐ−形ウェル１４上に形成されている。ｐ＋形ベース層１６の導電形はｐ形であり、その実効的な不純物濃度はｐ−形ウェル１４の実効的な不純物濃度よりも高い。ｎ＋形エミッタ層１７は、ｐ−形ウェル１４上であって、ｎ＋形コレクタ層１５とｐ＋形ベース層１６との間に形成されている。ｎ＋形エミッタ層１７の導電形はｎ形であり、その実効的な不純物濃度はｎ形エピタキシャル層１１の実効的な不純物濃度よりも高い。ｎ＋形コレクタ層１５、ｐ＋形ベース層１６及びｎ＋形エミッタ層１７の表面には、シリサイド層（図示せず）が形成されている。
【００１６】
ｎ形エピタキシャル層１１上におけるｎ＋形コレクタ層１５とｎ＋形エミッタ層１７との間には、ＳＴＩ（shallow trench isolation：浅溝素子分離体）２０が設けられている。ＳＴＩ２０の下面は、ｎ＋形コレクタ層１５、ｐ＋形ベース層１６及びｎ＋形エミッタ層１７の各下面よりも下方であって、ｐ−形ウェル１４の下面よりも上方に位置している。
【００１７】
ｎ形エピタキシャル層１１、ＤＴＩ１２及びＳＴＩ２０の上方には、全面にわたって、層間絶縁膜２１が設けられている。層間絶縁膜２１におけるｎ＋形コレクタ層１５の直上域には、コレクタコンタクト２２が設けられており、ｎ＋形コレクタ層１５に接続されている。層間絶縁膜２１におけるｐ＋形ベース層１６の直上域には、ベースコンタクト２３が設けられており、ｐ＋形ベース層１６に接続されている。層間絶縁膜２１におけるｎ＋形エミッタ層１７の直上域には、エミッタコンタクト２４が設けられており、ｎ＋形エミッタ層１７に接続されている。コレクタコンタクト２２、ベースコンタクト２３及びエミッタコンタクト２４は、上下方向に延びる柱形であり、金属により形成されている。
【００１８】
次に、保護素子領域Ｒｐ、トランジスタ領域Ｒｔ１、トランジスタ領域Ｒｔ２の相互間において、相互に異なる構成について説明する。
図１（ａ）に示すように、保護素子領域Ｒｐにおいては、ｎ形埋込層１３とｎ＋形コレクタ層１５との間に、ディープｎ形層１８が形成されている。ディープｎ形層１８の導電形はｎ形であり、その実効的な不純物濃度はｎ形エピタキシャル層１１の実効的な不純物濃度よりも高く、ｎ形埋込層１３の実効的な不純物濃度と同程度であり、ｎ＋形コレクタ層１５の実効的な不純物濃度よりも低い。ディープｎ形層１８はｎ＋形コレクタ層１５に接しており、ｎ形埋込層１３には接していない。すなわち、ディープｎ形層１８とｎ形埋込層１３との間には、ｎ形エピタキシャル層１１が介在している。
【００１９】
また、層間絶縁膜２１上には、コレクタ電極２６及びエミッタ・ベース電極２７が設けられている。コレクタ電極２６はコレクタコンタクト２２に接続されており、エミッタ・ベース電極２７はベースコンタクト２３及びエミッタコンタクト２４に共通接続されている。これにより、保護素子領域Ｒｐにおいては、ｐ＋形ベース層１６が、ベースコンタクト２３、エミッタ・ベース電極２７及びエミッタコンタクト２４を介して、ｎ＋形エミッタ層１７にオーミック接続されている。
【００２０】
図１（ｂ）に示すように、トランジスタ領域Ｒｔ１においては、ｎ形埋込層１３とｎ＋形コレクタ層１５との間に、ディープｎ形層１９が形成されている。ディープｎ形層１９の導電形はｎ形であり、その実効的な不純物濃度はｎ形エピタキシャル層１１の実効的な不純物濃度よりも高く、ｎ形埋込層１３の実効的な不純物濃度と同程度であり、ｎ＋形コレクタ層１５の実効的な不純物濃度よりも低い。ディープｎ形層１９はｎ＋形コレクタ層１５に接しており、ｎ形埋込層１３にも接している。
【００２１】
図１（ｃ）に示すように、トランジスタ領域Ｒｔ２においては、ｎ形埋込層１３とｎ＋形コレクタ層１５との間に、ディープｎ形層は形成されていない。このため、ｎ＋形コレクタ層１５はｎ形エピタキシャル層１１に接している。
【００２２】
また、図１（ｂ）及び（ｃ）に示すように、トランジスタ領域Ｒｔ１及びＲｔ２のそれぞれにおいては、層間絶縁膜２１上に、コレクタ電極２６、ベース電極２８及びエミッタ電極２９が設けられている。コレクタ電極２６はコレクタコンタクト２２に接続されており、ベース電極２８はベースコンタクト２３に接続されており、エミッタ電極２９はエミッタコンタクト２４に接続されている。これにより、トランジスタ領域Ｒｔ１及びＲｔ２においては、ｐ＋形ベース層１６とｎ＋形エミッタ層１７とがオーミック接続されておらず、ｎ＋形コレクタ層１５、ｐ＋形ベース層１６及びｎ＋形エミッタ層１７に相互に独立して電位を印加することができる。
【００２３】
そして、図１（ａ）〜（ｃ）及び図２に示すように、保護素子領域Ｒｐにおいて、上下方向に延び、ｎ形埋込層１３及びディープｎ形層１８を通過する直線Ｌ１に沿った実効的な不純物濃度のプロファイルには、ｎ形埋込層１３とディープｎ形層１８との間に極小点Ｐ１が存在する。また、トランジスタ領域Ｒｔ１において、上下方向に延び、ｎ形埋込層１３及びディープｎ形層１９を通過する直線Ｌ２に沿った実効的な不純物濃度のプロファイルには、ｎ形埋込層１３とディープｎ形層１９との間に極小点Ｐ２が存在する。そして、極小点Ｐ１の値は、極小点Ｐ２の値よりも低い。また、極小点Ｐ１の値は、トランジスタ領域Ｒｔ３の直線Ｌ３に示すｎ形エピタキシャル層１１の実効的な不純物濃度と同程度である。例えば、極小点Ｐ１における実効的な不純物濃度は、ｎ形エピタキシャル層１１の実効的な不純物濃度の１倍以上５０倍以下である。
【００２４】
次に、本実施形態に係る半導体装置の動作について説明する。
図３は、図１（ａ）と同じ断面を示しているが、半導体装置１内を流れるサージ電流を矢印で表している。
図４は、保護素子領域Ｒｐに形成された保護素子の挙動を表しており、実線は本実施形態に係る半導体装置１を示し、破線は後述する第１の比較例に係る半導体装置１０１を示し、一点鎖線は後述する第２の比較例に係る半導体装置１０２を示す。
【００２５】
図３に示すように、保護素子領域Ｒｐのコレクタ電極２６とエミッタ・ベース電極２７との間に、コレクタ電極２６を正極とし、エミッタ・ベース電極２７を負極としたサージ電圧が印加されたとする。サージ電流は、例えば、ＥＳＤ電流である。このとき、コレクタ電極２６とエミッタ・ベース電極２７との間においては、ｐ−形ウェル１４とｎ形エピタキシャル層１１との界面がｐｎ界面となっており、このｐｎ界面に逆方向電圧が印加される。このため、図４の状態Ｓ１に示すように、サージ電圧がこのｐｎ界面の降伏電圧Ｖｔ０未満であると、電流は流れない。
【００２６】
サージ電圧が降伏電圧Ｖｔ０を超えると、図３及び図４の状態Ｓ２に示すように、ｎ＋形コレクタ層１５からｐ＋形ベース層１６に向かって、降伏電流Ｉ１が流れる。降伏電流Ｉ１が流れると、ｐ−形ウェル１４の抵抗によって、降伏電流Ｉ１の経路に沿って電圧降下が発生し、ｐ−形ウェル１４におけるｎ＋形エミッタ層１７に接した部分の電位が、ｎ＋形エミッタ層１７の電位よりも高くなる。これにより、ｐ−形ウェル１４とｎ＋形エミッタ層１７との間のｐｎ界面に順方向電圧が印加され、ｎ＋形コレクタ層１５とｎ＋形エミッタ層１７との間のｎｐｎバイポーラトランジスタが導通し始める。この結果、ｎ＋形コレクタ層１５からｎ＋形エミッタ層１７に向かって、バイポーラ電流Ｉ２が流れ始める。このとき、バイポーラ電流Ｉ２は、ｎ＋形コレクタ層１５、ディープｎ形層１８、ｎ形埋込層１３、ｎ形エピタキシャル層１１、ｐ−形ウェル１４及びｎ＋形エミッタ層１７を通過する。また、図４の状態Ｓ３に示すように、コレクタ電極２６とエミッタ・ベース電極２７との間の電圧は、ｎｐｎバイポーラトランジスタのターンオン電圧Ｖｔ１から減少する。
【００２７】
そして、ｎ＋形コレクタ層１５とｎ＋形エミッタ層１７との間のｎｐｎバイポーラトランジスタが完全に導通状態になると、抵抗がほぼ一定となり、図４の状態Ｓ４に示すように、電流の増加に伴って電圧も増加する。このとき、バイポーラ電流Ｉ２は降伏電流Ｉ１よりも大きい。このため、ｎ形埋込層１３内を流れる電流は、ｎ形埋込層１３を介さずにｎ形エピタキシャル層１１内を流れる電流よりも大きく、例えば、サージ電流全体の９８％程度がｎ形埋込層１３内を流れる。そして、状態Ｓ３から状態Ｓ４に移行する際に、コレクタ電極２６とエミッタ・ベース電極２７との間の電圧は極小値をとるが、この極小値がホールド電圧Ｖｈとなる。
一方、トランジスタ領域Ｒｔ１及びＲｔ２においては、ｎｐｎトランジスタが形成され、通常の回路素子として機能する。
【００２８】
次に、本実施形態の効果について説明する。
本実施形態においては、保護素子領域Ｒｐにおいて、ｎ＋形コレクタ層１５とｎ形埋込層１３との間にディープｎ形層１８が設けられているため、バイポーラ電流Ｉ２をｎ形埋込層１３内に確実に導くことができる。そして、ｎ形埋込層１３内に導かれたバイポーラ電流Ｉ２は、ｎ形エピタキシャル層１１及びｐ−形ウェル１４を介して、ｎ＋形エミッタ層１７に向けて流れる。このように、ディープｎ形層１８の存在により、バイポーラ電流Ｉ２の電流経路を規制することができるため、サージ電流が増加しても、ホールド電圧Ｖｈが下がり過ぎることがない。
【００２９】
また、保護素子領域Ｒｐにおいては、ディープｎ形層１８とｎ形埋込層１３とが離隔しており、これらの間にｎ形エピタキシャル層１１が介在しているため、上述のバイポーラ電流Ｉ２の電流経路において、ある程度の抵抗を実現できる。これによっても、所定のホールド電圧Ｖｈを確保することができる。
【００３０】
このように、本実施形態に係る半導体装置においては、保護素子領域Ｒｐにおいて、所定のホールド電圧Ｖｈを確保しつつ、サージ電流を流すことができるため、サージ電流の電力を保護素子領域Ｒｐ内で消費し、被保護回路を効果的に保護することができる。なお、被保護回路には、トランジスタ領域Ｒｔ１及びＲｔ２に形成されたｎｐｎバイポーラトランジスタが含まれていてもよい。
【００３１】
また、本実施形態によれば、保護素子領域Ｒｐに形成する保護素子の構成を、トランジスタ領域Ｒｔ１及びＲｔ２に形成するｎｐｎバイポーラトランジスタの構成と、ほぼ同じにすることができる。これにより、保護素子をｎｐｎバイポーラトランジスタと共通の工程で形成することができ、保護素子を形成するためのコストを抑えることができる。
【００３２】
次に、本実施形態の比較例について説明する。
図５（ａ）は、第１の比較例に係る半導体装置の保護素子領域を例示する断面図であり、（ｂ）は、第２の比較例に係る半導体装置の保護素子領域を例示する断面図である。
【００３３】
先ず、第１の比較例について説明する。
図５（ａ）に示すように、第１の比較例に係る半導体装置１０１においては、保護素子の構成が、図１（ｂ）に示すｎｐｎバイポーラトランジスタと類似した構成になっている。すなわち、保護素子領域Ｒｐにおいて、ｎ＋形コレクタ層１５とｎ形埋込層１３との間にディープｎ形層１９が設けられている。ディープｎ形層１９は、ｎ＋形コレクタ層１５及びｎ形埋込層１３の双方に接している。
【００３４】
第１の比較例に係る半導体装置１０１においては、バイポーラ電流Ｉ２が、ｎ＋形コレクタ層１５、ディープｎ形層１９、ｎ形埋込層１３、ｎ形エピタキシャル層１１、ｐ−形ウェル１４及びｎ＋形エミッタ層１７の経路で流れるが、ディープｎ形層１９がｎ形埋込層１３に接しているため、この電流経路の抵抗が低い。このため、図４の状態Ｓ５に示すように、ｎｐｎバイポーラトランジスタが導通状態となった後の電圧が低くなる。この結果、図４に破線で示すように、ホールド電圧Ｖｈが低くなってしまう。
【００３５】
次に、第２の比較例について説明する。
図５（ｂ）に示すように、第２の比較例に係る半導体装置１０２においては、保護素子の構成が、図１（ｃ）に示すｎｐｎバイポーラトランジスタと類似した構成になっている。すなわち、保護素子領域Ｒｐにおいて、ｎ＋形コレクタ層１５とｎ形埋込層１３との間にディープｎ形層が設けられていない。
【００３６】
第２の比較例に係る半導体装置１０２においては、ディープｎ形層が設けられていないため、バイポーラ電流Ｉ２の電流経路をｎ形埋込層１３内を通過する経路に規制する作用が弱い。このため、図４の状態Ｓ６に示すように、ｎｐｎバイポーラトランジスタが完全に導通状態となった後に、ｎ形埋込層１３内を介さずに、ｎ形エピタキシャル層１１内を流れるバイポーラ電流Ｉ３が増加する。バイポーラ電流Ｉ３は、図５（ｂ）に示す断面において、ｎ形エピタキシャル層１１内の広い経路を流れる。なお、図５（ｂ）においては、バイポーラ電流Ｉ３の経路を、２本の矢印で代表して示している。この結果、図４の状態Ｓ７に示すように、コレクタ電極２６とエミッタ・ベース電極２７との間の電圧が再び低下し始める。最終的には、例えば、サージ電流全体の約半分が、バイポーラ電流Ｉ３として、ｎ形埋込層１３内を介さずにｎ形エピタキシャル層１１内をショートカットする。その後、ｎ形埋込層１３及びｎ形エピタキシャル層１１内の電流分布が安定すると、図４の状態Ｓ８に示すように、電流の増加に伴って電圧が増加する。図４に一点鎖線で示すように、保護素子がこのような挙動を示すことにより、ホールド電圧Ｖｈは低くなってしまう。
【００３７】
次に、第２の実施形態について説明する。
図６は、本実施形態に係る半導体装置の保護素子領域を例示する断面図である。
図６に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、保護素子領域Ｒｐにおいて、ディープｎ形層１８（図１参照）の替わりに、ディープｎ形層３０が形成されている点が異なっている。
【００３８】
ディープｎ形層３０においては、部分３１及び部分３２が設けられている。部分３１及び部分３２は水平方向に沿って配列されており、相互に接している。部分３１は部分３２よりも深く、部分３１における実効的な不純物濃度は、部分３２における実効的な不純物濃度よりも高い。但し、部分３１は、ｎ形埋込層１３には接しておらず、部分３１とｎ形埋込層１３との間には、ｎ形エピタキシャル層１１が介在している。すなわち、上下方向に延び、ｎ形埋込層１３及び部分３１を通過する直線Ｌ４に沿った実効的な不純物濃度のプロファイルには、図２に示す極小点Ｐ１と同様に、ｎ形埋込層１３と部分３１との間に極小点が存在する。この極小点の値は、ｎ形エピタキシャル層１１における実効的な不純物濃度と同程度であり、例えば、１倍以上５０倍以下である。一方、部分３２の深さは、例えば、ｎ形エピタキシャル層１１の深さの半分以上である。また、上方から見て、例えば、部分３１の面積は部分３２の面積よりも小さく、例えば５０％以下である。更に、上方から見て、部分３１及び部分３２は、ｎ＋形コレクタ層１５の中心に関して非対称に配置されている。
【００３９】
ディープｎ形層３０は、例えば、以下の方法によって形成することができる。
すなわち、別々のマスクを用いて、相互に異なる加速電圧により不純物をイオン注入することにより、部分３１及び３２を形成することができる。この場合は、部分３１を形成する際のイオン注入の加速電圧を、部分３２を形成する際のイオン注入の加速電圧よりも高くする。
【００４０】
又は、部分３１に相当する部分の被覆率が相対的に低く、部分３２に相当する部分の被覆率が相対的に高い１枚のマスクを用いて、不純物をイオン注入してもよい。この場合は、ｎ形エピタキシャル層１１における部分３１に相当する領域に注入される不純物のドーズ量は、部分３２に相当する領域に注入される不純物のドーズ量よりも多くなる。そして、熱処理を行うことにより、注入した不純物を拡散させる。このとき、部分３１においては、部分３２よりも深くまで不純物が拡散し、相対的に深い部分３１と相対的に浅い部分３２とが形成される。
【００４１】
又は、ｎ形エピタキシャル層１１における部分３１及び３２に相当する領域に、ドナーとなる不純物をイオン注入することにより、部分３１に相当する深さまで不純物注入部分を形成し、その後、この不純物注入部分における部分３２となる部分の直下域に相当する部分に、アクセプタとなる不純物をイオン注入する。これにより、部分３２の直下域に相当する部分においては、打ち返しにより実効的な不純物濃度が低下する。この結果、部分３１及び部分３２が形成される。
【００４２】
次に、本実施形態の動作について説明する。
本実施形態においても、前述の第１の実施形態と同様に、コレクタ電極２６とエミッタ・ベース電極２７との間にサージ電圧が印加されたときは、先ず、ｎ＋形コレクタ層１５とｐ＋形ベース層１６との間にｐｎダイオードの降伏電流Ｉ１（図１参照）が流れ、これによって、ｎｐｎバイポーラトランジスタが導通状態となり、ｎ＋形コレクタ層１５とｎ＋形エミッタ層１７との間にバイポーラ電流Ｉ２（図１参照）が流れる。ディープｎ形層３０においては、バイポーラ電流Ｉ２は主として部分３１内を流れる。このとき、サージ電流全体のうち、ｎ形埋込層１３内を流れる電流は、ｎ形埋込層１３内を介さずにｎ形エピタキシャル１１内を流れる電流よりも大きい。
【００４３】
次に、本実施形態の効果について説明する。
本実施形態においては、ディープｎ形層３０を相対的に深い部分３１と相対的に浅い部分３２により構成することにより、ディープｎ形層３０を形成する際のイオン注入の制御性を向上させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４４】
なお、第２の実施形態において、部分３１及び部分３２は、それぞれ複数設けてもよい。また、部分３１と部分３２との相対的な位置関係は、特に限定されない。
また、前述の第１及び第２の実施形態においては、半導体装置に、ｎｐｎ構造のＥＢ短絡型保護素子、ディープ層のあるｎｐｎバイポーラトランジスタ、ディープ層がないｎｐｎトランジスタの３種類の素子が設けられている例を示したが、これには限定されず、保護素子及びディープ層のあるｎｐｎバイポーラトランジスタだけが設けられていてもよく、保護素子及びディープ層がないｎｐｎバイポーラトランジスタだけが設けられていてもよく、保護素子と他の種類の被保護回路が設けられていてもよく、保護素子が単独で設けられていてもよい。
【００４５】
以上説明した実施形態によれば、ホールド電圧が高いエミッタ・ベース短絡型の保護素子が設けられた半導体装置を実現することができる。
【００４６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４７】
１、２：半導体装置、１０：ｐ形シリコン基板、１１：ｎ形エピタキシャル層、１２：ＤＴＩ、１３：ｎ形埋込層、１４：ｐ−形ウェル、１５：ｎ＋形コレクタ層、１６：ｐ＋形ベース層、１７：ｎ＋形エミッタ層、１８、１９：ディープｎ形層、２０：ＳＴＩ、２１：層間絶縁膜、２２：コレクタコンタクト、２３：ベースコンタクト、２４：エミッタコンタクト、２６：コレクタ電極、２７：エミッタ・ベース電極、２８：ベース電極、２９：エミッタ電極、３０：ディープｎ形層、３１、３２：部分、１０１、１０２：半導体装置、Ｉ１：降伏電流、Ｉ２、Ｉ３：バイポーラ電流、直線Ｌ１、Ｌ２、Ｌ３、Ｌ４：直線、Ｐ１、Ｐ２：極小点、Ｒｐ：保護素子領域、Ｒｔ１、Ｒｔ２：トランジスタ領域、Ｖｔ０：降伏電圧、Ｖｔ１：ターンオン電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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