(57)【要約】      （修正有）【課題】半導体高周波素子・回路の実装技術において、インピーダンス整合性の改善や挿入損失の低減を実現し、ひいては半導体高周波素子・回路をパッケージする際の歩留まりの低下や製造コスト面の改善による半導体パッケージを提供する。【解決手段】半導体チップ１０と、前記半導体チップ１０を封止するためのキャップ構造とから構成され、前記キャップ構造が、中空構造３１と、凹構造２１を有し、かつ前記凹構造２１の凹部の底面に端面を有し、前記キャップ構造を貫通する貫通電極４０と、前記貫通電極４０と電気的に接触する接合用金属と、前記凹構造２１の外周部に形成され、前記半導体チップ１０と前記キャップ２０とをシールし、且つ前記貫通電極と電気的に絶縁された凸部２２と、前記凸部２２の先端の少なくとも一部に形成された前記半導体チップ１０との金属的接合部と、を有する半導体パッケージ。【選択図】図１
2013004754.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、前記半導体チップを封止するためのキャップ構造とから構成され、
前記キャップ構造が、
中空構造と、
凹構造を有し、かつ
前記凹構造の凹部の底面に端面を有し、前記キャップ構造を貫通する貫通電極と、
前記貫通電極と電気的に接触する接合用金属と、
前記凹構造の外周部に形成され、前記半導体チップと前記キャップとをシールし、且つ前記貫通電極と電気的に絶縁された凸部と、
前記凸部の先端の少なくとも一部に形成された前記半導体チップとの金属的接合部と、
を有することを特徴とする半導体パッケージ。
【請求項２】
前記キャップの材質が、金属的又は１Ｓ／ｍ以上の導電率を持つ導電性材料を少なくとも一部に含む材料により構成されていることを特徴とする請求項１記載の半導体パッケージ。
【請求項３】
前記キャップの材質が、Ｓｉを少なくとも一部に含む材料により構成されていることを特徴とする請求項１又は２記載の半導体パッケージ。
【請求項４】
前記金属接合部の組成として、少なくとも一部にＣｕを含むことを特徴とする請求項１乃至３いずれか1項記載の半導体パッケージ。
【請求項５】
前記金属接合部のハンダバンプの直径が、前記ハンダバンプと接触する形で形成されている上下の金属面の、少なくとも一方の面積よりも小さいことを特徴とする請求項１乃至４いずれか1項記載の半導体パッケージ。
【請求項６】
半導体チップと、前記半導体チップを封止するためのキャップ構造とから構成され、
前記キャップ構造が、
中空構造と、凹構造を有し、かつ
前記凹構造の凹部の底面に端面を有し、前記キャップ構造を貫通する貫通電極と、
前記貫通電極と電気的に接触する接合用金属と、
前記凹構造の外周部に形成され、前記半導体チップと前記キャップとをシールし、且つ前記貫通電極と電気的に絶縁された凸部と、
前記凸部の先端の少なくとも一部に形成された前記半導体チップとの金属的接合部と、
を有する半導体パッケージの製造方法であって、
前記凹構造を、深堀り反応性イオンエッチングにより形成する工程と、
前記貫通電極を、深堀り反応性イオンエッチングにより形成する工程と、
前記貫通電極の前記凹構造側の露出面に電気的に接触する接合用金属を位置合せする工程と、
前記半導体チップと前記貫通電極を接着して、電気的につなげる工程と、
を含むことを特徴とする半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体のパッケージと、その製造方法に関する。
【背景技術】
【０００２】
近年のデジタル機器の高性能化の要求に対しては、デバイスの面積・体積の縮小による小型化、半導体メモリー等の大容量化・高速化、また、無線通信機器との一体化を実現するための、アナログ処理回路とデジタル処理回路の混載、等の実現が求められている。これらを実現するための様々な設計仕様上の要請が、デバイスチップ設計、及びパッケージ形成方法等の実装技術に関して挙げられる。
【０００３】
これらの内、特に高周波素子や、パワーデバイス等に代表される大電力素子の実装時には、通過する信号強度が大きい（１Ｗ以上）、あるいは周波数が高い（１ＧＨｚ以上）、また電気的なインピーダンス整合や挿入損失低減の観点からの要求が存在するため、パッケージやその後のモジュール化における課題が多かった。
【０００４】
そのため従来は、個別の半導体チップを、金属、セラミック、あるいはそれらの複合体のパッケージ材に封入した後、受動部品等、他の素子と同時に実装用基板に実装したモジュールとして構成する工程が多く用いられていた。例えばMMIC(Monolithic Micro wave Integrated Circuit）と呼ばれる高周波チップは、入出力部における電気的なインピーダンスの整合と、電気信号の挿入損失の低下とを両立するため、金属、セラミック、あるいはそれらの複合体材料により構成されたパッケージ材に、Ａｕ、Ａｕ(Ｓｎ)、等の材料によりダイボンディングされた後、Ａｕ線等によりワイヤボンディングされ、ハーメチックシールすることにより機密封止し、パッケージとして完成される。これらを、更にキャパシタ、インダクタ、抵抗、等と共に、ハンダ、ワイヤボンディング、等を用いて、実装用基板に実装し、相互に配線を施すことにより、全体として機能する高周波モジュールが完成することになる。
【０００５】
但し、高周波素子では、扱う周波数が数桁の範囲に広がっており、また通過するパワーも様々であるため、それぞれの使用状況に適したパッケージや実装方法を選択する必要があり、問題点として、インピーダンス整合性の悪化や挿入損失の増大等の電気的特性の劣化の問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開特許公報２０１０−１７７３６４号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の半導体高周波素子・回路の実装技術における課題としては、インピーダンス整合性の改善や挿入損失の低減があり、ひいては半導体高周波素子・回路をパッケージする際の歩留まりの低下や製造コスト面で問題があった。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体パッケージは、半導体チップと、前記半導体チップを封止するためのキャップ構造とから構成され、前記キャップ構造が、凹構造を有し、かつ前記凹構造の凹部の底面に端面を有し、前記キャップ構造を貫通する貫通電極と、前記貫通電極と電気的に接触する接合用金属と、前記凹構造の外周部に形成され、前記半導体チップと前記キャップとをシールし、且つ前記貫通電極と電気的に絶縁された凸部と、前記凸部の先端の少なくとも一部に形成された前記半導体チップとの金属的接合部と、を有することを特徴とする。
【０００９】
また、本発明の他の一態様に係り、半導体チップとキャップ構造とから構成される半導体パッケージの製造方法は、前記キャップ構造の有する凹構造を深堀り反応性イオンエッチングにより形成する工程と、前記キャップ構造の有する貫通電極を深堀り反応性イオンエッチングにより形成する工程と、前記貫通電極の前記凹構造側の露出面に電気的に接触する接合用金属を位置合せする工程と、前記半導体チップと前記貫通電極を電気的につなげる工程と、からなることを特徴とし、前記半導体パッケージは、前記半導体チップと、前記半導体チップを封止するための前記キャップ構造とから構成され、前記キャップ構造が、前記凹構造を有し、かつ前記凹構造の凹部の底面に端面を有し、前記キャップ構造を貫通する前記貫通電極と、前記貫通電極と電気的に接触する前記接合用金属と、前記凹構造の外周部に形成され、前記半導体チップと前記キャップとをシールし、且つ前記貫通電極と電気的に絶縁された凸部と、前記凸部の先端の少なくとも一部に形成された前記半導体チップとの前記金属的接合部と、を有することを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態に係る半導体パッケージを示す概略図。
【図２】第１の実施の形態に係る半導体パッケージおよび従来例の半導体パッケージの入出力端子間の高周波信号の挿入損失に関する評価結果を示す図。
【図３】第１の実施の形態に係る半導体パッケージにおいて、凹部の導電性材料の材質を変えた場合の挿入損失（Ｐｏｗｅｒ Ｌｏｓｓ）を示す概略図。
【図４−１】第２の実施の形態に係る半導体パッケージの製造方法において、中空部分を形成する工程を示す概略図。
【図４−２】第２の実施の形態に係る半導体パッケージの製造方法において、凹部を形成するまでの工程を示す概略図。
【図４−３】第２の実施の形態に係る半導体パッケージの製造方法において、貫通電極を形成するための貫通孔を形成までの工程を示す概略図。
【図４−４】第２の実施の形態に係る半導体パッケージの製造方法において、貫通電極の形成から半導体パッケージの完成までの工程を示す概略図。
【図５】第２の実施の形態に係る半導体パッケージの製造方法において、シリコンキャップと半導体キャップをハンダバンプにより密着させる工程を示す概略図。
【図６】第２の実施の形態に係る半導体パッケージの製造方法において、ハンダバンプの材質及びシリコンキャップ側の電極径等と挿入損失特性関する評価結果との関係を示す図。
【図７】第２の実施の形態に係る半導体パッケージの製造方法において、実施形態に係る半導体パッケージの大型ウェハへの再構築を示す概略図。
【発明を実施するための形態】
【００１１】
以下、本発明の第１の実施の形態について説明する。
【００１２】
（第１の実施の形態）
（半導体パッケージ）
第１の実施の形態に係る半導体パッケージ１を、図１を参照して説明する。本実施の形態においては、半導体パッケージ１は半導体チップ１０の一種であるマイクロ波帯の高周波信号を処理するＭＭＩＣ（Microwave Monolithic Integrated Circuit）チップと、半導体チップ１０を封止するため低抵抗のシリコンキャップ（キャップ構造）２０とから構成され、さらにシリコンキャップ２０が凹部２１（凹構造）、貫通電極４０、ハンダバンプ（接合用金属）４２、半導体チップ１０とシリコンキャップ２０とをシールし、かつ前記貫通電極と電気的に絶縁された凸部２２、及び金属電極（金属的接合部）２３、２４、２５を有している。
【００１３】
金属接合部２３、２５は半導体チップ１０の図示しない絶縁膜の上に形成されているため、電気的には、半導体チップ１０とシリコンキャップ２０とを接地する役割を担っている。また、シリコンキャップ２０に形成された凹部２１の最外周部にある凸部２２の先端の金属電極２３は、接地の役割を担うと同時に半導体チップ１０を外部環境からシールして密閉する役割を担っている。従って、金属電極２３は、図１の半導体パッケージ１が他のチップとともにウェハ上に再構築される際に保護膜として用いられる樹脂を塗布する際に、液状の樹脂がパッケージ内へ侵入するのを防ぐことにより、高誘電率の樹脂による弊害、すなわち信号のロス、インピーダンス整合への悪影響、及びパルス信号のパルス幅の増大等を抑制することができる。
【００１４】
また、シリコンキャップ２０は高さ５０μｍ程度の中空構造３１を有し、その中空部分の誘電率は基本的に大気と同じく低い。このため、本実施の形態のように半導体チップ１０がマイクロ波帯の高周波信号を処理するＭＭＩＣチップの場合、後述するように挿入損失（Ｐｏｗｅｒ Ｌｏｓｓ）を抑制できる。さらに貫通電極４０、ハンダバンプ４２、金属電極２４は、信号線を構成しており、この信号線が低抵抗の凹部２１と金属電極２３、２５で囲まれているため、同軸ケーブルと類似の構造となり、結果としてインピーダンスマッチングの点でも極めて有利となる。
【００１５】
図1には示さないが、貫通電極４０と低抵抗のシリコンキャップ２０の界面および電極パッド４１と低抵抗のシリコンキャップ２０の界面には後述する熱酸化膜が形成されていることにより、貫通電極４０と低抵抗のシリコンキャップ２０は電気的に絶縁されている。また、シリコンキャップ２０（キャップ構造）の主要部の厚みは、１００μｍから４００μｍであり、電気的には金属的伝導特性を有するか又は1Ｓ／ｍ以上の導電率を持つことが望ましい。
【００１６】
金属電極２３、２４、２５はＴｉ等のバリアメタルとともに銅から構成される。ハンダバンプ４２は、後述するフリップチップボンディングの際の（１５０℃から２００℃程度の）熱処理の際にハンダバンプ４２が一旦溶け冷却時に固まる際にキャップ構造２０と半導体チップ１０との間に引張り応力を生じさせる。この接合用ハンダ４２に引張り応力が生じると、キャップ構造２０と半導体チップ１０とを密着させ、これら両者間のすきまをシールする。ハンダバンプ４２の材料としては、表１に示すようなハンダ材料とこれに対応する接合条件を用いる。
【表１】
2013004754.tif 000003
【００１７】
図２に、本実施の形態に係る半導体パッケージ１の入出力端子間（端子４１−端子４２）の高周波信号の挿入損失に関する評価結果（Ａ）を示す。また、図２には、同じ材質の１Ｓ／ｍの導電率を有するシリコンキャップを有する従来例に係る半導体パッケージ１’に対する挿入損失の評価結果（Ｂ）も比較例として示している。
【００１８】
Ｃｕの貫通電極の径はいずれも２０μｍφである。また、ハンダバンプは表１に示すＳｎ−Ａｇ−Ｃｕ合金を用いている。周波数はＸバンドを中心とするＧＨｚ帯である。挿入損失（Ｐｏｗｅｒ Ｌｏｓｓ）は、本実施の形態に係る半導体パッケージ１の方が比較例に比べて、著しく低い値を示している。
【００１９】
比較例の半導体パッケージ１’には、貫通電極のみで凹部２１は付与されていない、すなわち信号線に同軸ケーブルに類似の構造は付与されていない。一方、既に述べたように、半導体パッケージ１には、信号線である貫通電極周辺に凹部２１が付与されていることから、同軸ケーブルと類似の構造としたことによる効果が確認されたと言える。また、貫通電極のみの比較例に比べて、本実施の形態に係る半導体パッケージ１の方がインピーダンスマッチングも容易であった。
【００２０】
図３には、凹部２１を有するキャップとして、金属のＣｕを用いたＣｕキャップの場合（Ｃ）、及び１Ｓ／ｍ程度の導電性を有する導電性樹脂を用いた樹脂キャップの場合（Ｄ）の挿入損失（Ｐｏｗｅｒ Ｌｏｓｓ）を示す。Ｃｕキャップは低抵抗シリコンキャップの場合とほぼ同様に低い挿入損失を示す。一方、導電性樹脂キャップも図２の比較例よりも低い挿入損失を示し、凹部２１を形成したことによる同軸ケーブル類似の構造がキャップの導電性に勝るとも劣らず挿入損失の低下に寄与していることが分かる。
【００２１】
以上述べたように、本実施の形態に係る半導体パッケージによれば、半導体パッケージのキャップ構造に凹部（凹構造）を有するキャップ構造を設けることで、挿入損失やインピーダンス整合性等の電気的特性の劣化を抑制できる。
【００２２】
（第２の実施の形態）
以下、本発明の第２の実施の形態について説明する。
【００２３】
（半導体パッケージの製造方法）
（１）低抵抗シリコンキャップの製造工程：
次に、第２の実施の形態の半導体パッケージの製造方法について、図４−１から図４−５を用いて説明する。図４−１から図４−４は、図１における半導体パッケージ１の主な製造工程を示す図である。
【００２４】
図４−１（ａ）に示すように、まず、図１に示すキャップ構造２０を形成するための低抵抗シリコン基板２７を用意し、洗浄する。次に、キャップ構造２０の中空部分３１（図１）をＤ−ＲＩＥ（深堀反応性イオンエッチング、Ｄｅｅｐ−Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により形成するために、図４−１(ｂ)に示すように、レジスト５０を塗布後、リソグラフィーにより、中空部分３１に対応する窓３２をエッチングする。ここで、Ｄ−ＲＩＥは、ＳＦ６/Ｃ４Ｆ８系のガスを交互にマスフローコントローラからプロセスチェンバーに流しながら低抵抗シリコン基板２７をプラズマエッチングする、いわゆるボッシュ法によっている。レジスト除去後、図４−１(ｃ)に示すように、Ｄ−ＲＩＥによりエッチングし、低抵抗シリコン基板２７を深掘りする。Ｄ−ＲＩＥの後、レジスト５０を除去すると、図４−１（ｄ）に示すように、図１のキャップ構造２０の中空部分３１が形成された低抵抗シリコン基板２７が得られる。次に、図４−１（ｅ）に示すように、再度レジスト５１を塗布し、リソグラフィーにより、図１に示す凹部２１に対応する箇所のレジストを除去する。
【００２５】
そして、図４−２（ｆ）に示すように、図１の凹部２１を形成するためＤ−ＲＩＥにより再度深掘りエッチングを行う。この深掘りエッチングの後、レジスト５１を除去すると、図４−２（ｇ）に示すように、この低抵抗シリコン基板２７には、中空部分３１と凹部２９（凹構造）が形成される。凹部２９の深さは、ウェファの厚みに対して、機械的強度の保持のためには充分に浅くしなければならないが、後のハンダバンプによる接合工程におけるハンダのサイズとの相関関係を考慮し、本実施の形態では、約５０〜１００μｍの範囲とするのが妥当である。次に、図１に示す貫通電極４０用の貫通孔を形成するため、図４−２（ｈ）に示すように再度レジスト５２を塗布し、リソグラフィーを行い、凹部２１の中央部のレジスト５２を除去し、窓４５を開ける。次に、図４−２（ｉ）に示すように、再度Ｄ−ＲＩＥにより、貫通孔を形成するため、深掘りエッチングを行う。これにより、図４−２（ｊ）に示すように、レジスト、及び図示しないフッ化物パシベーション膜を除去すると、貫通電極４０用の貫通孔２６が形成される。
【００２６】
次に、図４−３（ｋ）に示すように、貫通孔２６を形成後、更に貫通電極と低抵抗シリコンキャップとの間の絶縁性を高めるため、水蒸気酸化型の熱酸化炉により、厚さ約１μｍの熱酸化膜４５を低抵抗シリコン基板２７に形成する。次に、図４−３（ｌ）に示すように、図１に示すシリコンキャップ２０と半導体チップ１０との接合時における凸部分２２と半導体チップ１０との電気的接触を図るため、凸部２２表面の熱酸化膜をＣＭＰ処理により除去する。
【００２７】
ＣＭＰ処理後、図４−３（ｍ）に示すように、低抵抗シリコン基板２７全面に再度レジスト５３を塗布し、リソグラフィーにより貫通孔２６上のレジスト５３を除去し窓４８を開ける。次いで、スパッタ法により、図４−３（ｎ）に示す如く、低抵抗シリコン基板２７全面にシード層４７を形成する。シード層４７は貫通孔２６内部にＣｕからなる貫通電極を電解メッキにより埋め込み形成するための層であり、Ｔｉ、Ｃｕの順で、膜厚１００ｎｍずつをスパッタ法により成膜する。
【００２８】
低抵抗シリコン基板２７に形成した貫通孔２６の内部では、シード層の厚みはレジスト５３上のシード層の厚みの１／２〜１／１０に低下するが、その後のＣｕ電極をメッキするためのシード層としては、充分にその役割を果たす膜厚となっている。シード層４７形成後レジストを除去すると、図４−３（ｏ）に示すように、シード層４７は貫通孔２６の内壁にのみ付着した状態となる。この様にして形成したシリコンキャップ構造に、貫通電極をＣｕ電解メッキにより形成する。メッキには、硫酸銅溶液を用いた電解メッキにより、Ｃｕ層を約１００μｍの厚みで形成し、基板２７表面の不要なＣｕ層は、図示はしないが、ＣＭＰ処理、及びリソグラフィーとエッチング工程を経て除去される。
【００２９】
ここで、貫通電極の構造的制御として、貫通孔最上層部の径を、内部より若干大きくしておくことが好ましい。これは、貫通電極部の最上層の開口部付近で、電解メッキ層が開口部を閉鎖する様に形成され、更に内部へのメッキ充填が不可能になってしまうことを防止するためであって、貫通電極の深さが深い場合でも、深さ方向全体にわたって良好な電極を形成することを可能にするためである。
【００３０】
貫通電極４０を形成後の低抵抗シリコン基板２７を図４−４（ｐ）に示す。このようにして、貫通孔２６内にＣｕ電極４０を形成した後、図４−４（ｑ）に示すように、凹部２９内の中心部にあるＣｕ貫通電極４０表面に図示しないバリアメタル層を形成し、このバリアメタル層表面に低融点ハンダ材料からなるハンダバンプ４２を形成する。バリアメタル層は、シリコンキャップ２０のＣｕ貫通電極４０の表裏露出面がフリップチップボンディングの際の昇温による酸化を防止するためのものである。すなわち、ハンダバンプ４２形成前にＮｉを電解メッキまたは無電解メッキによりＣｕ貫通電極４０の表裏露出面に約１μｍの厚さを形成し、更にその上にＡｕをフラッシュメッキにより０．１μｍ形成することによりバリアメタルを形成する。ハンダバンプ４２は、本工程では、凹部２１の深さが１０μｍオーダーなので、フィルムマスクでハンダ印刷することができ、ハンダバンプ４２を「印刷」という低コストの工程で形成することが可能である。
【００３１】
なお、ハンダバンプ４２を半導体チップ１０側に予め付着させてフリップチップボンディングを行ってもよい。そして、予め３つの金属電極２３、２４、２５が付与された半導体チップ１０を、金属電極２４にハンダバンプ４２が接触するようにシリコンキャップ２０に重ねる。ここで、金属電極２３と凸部２２との間に導電性シール剤を使うことにより、半導体チップ１０とシリコンキャップ２０のシールをより確実にしてもよい。
【００３２】
ハンダバンプ４２として、一例として、Ｓｎ−Ａｇ−Ｃｕ系の低融点ハンダを用いた場合、図示しないリフロー炉による工程を経て、図示しないマウンターにより、半導体チップ１０とシリコンキャップ２０の位置合せを行った後、１５０℃〜２００℃の温度範囲で接着する。この接着は、ハンダバンプ４２が高温で溶融し、温度の低下とともに再度固化して、さらに収縮することにより、半導体チップ１０とシリコンキャップ２０の間に引張り応力を生じさせることによる。
【００３３】
他に接合用として用いるメタル層の選択肢として、表１に示すように、ＡｕとＡｕ−Ｓｎ共晶合金、ＡｕとＳｎ−Ａｇ−Ｃｕ系ハンダ、Ａｕ−Ａｕの直接接合、導電性高分子と金属よる接合、またシリコンキャップ２０と半導体チップ１０のパッド間接合、等により一般的に形成可能である。また、上記のプロセスは、他の導電性材質のキャップを用いた場合でも、同様のプロセス技術を用いて実施可能である。最後に、図４−４（ｓ）に示すように、半導体チップ１０とシリコンキャップ２０がボンディングされた半導体パッケージ１が得られる。
【００３４】
（ハンダバンプによるシリコンキャップとMMICとの接合）
次に、シリコンキャップ２０と半導体チップ１０との間をシールするため、熱処理後にハンダ接合部分に引っ張り応力を生じさせるべく、図５（ａ）〜（ｄ）に示すように、半導体チップ１０の側のパッド面積を、対向するハンダバンプ４２側に露出する貫通電極４０の面積よりも大きくとることが望ましい。
【００３５】
先ず、図５（ａ）に示すように半導体チップ１０のパッド２４を形成後、図５（ｂ）に示すように、このパッドの酸化を防ぐために、バリアメタル層２９として、Ａｕ（０．１μｍ）／Ｐｔ（０．２μｍ）／Ｔｉ（０．１μｍ）を形成する。次に、図５（ｃ）に示すように、貫通電極４０の凹部２１側の露出表面に、例えばＳｎ−Ａｇ−Ｃｕ系のハンダバンプ４２を形成したシリコンキャップ２０を半導体チップ１０側の電極パッドの位置に合わせて接触させ、２５０℃程度に加熱して、このＳｎ−Ａｇ−Ｃｕ系のハンダバンプ４２を溶融状態にして、より面積の大きい半導体チップ１０側のパッドへフローさせる。このとき、図５（ｄ）に示すように、溶融したハンダバンプ４２は半導体チップ１０側のパッドへ拡がったところで、温度を下げるとハンダバンプ４２は固まって、シリコンキャップ２０と半導体チップ１０が接着する。
【００３６】
一度溶融したハンダバンプ４２は、冷却の過程で体積が収縮することによって、シリコンキャップ２０と半導体チップ１０との間に引張り応力を生じさせる。これによって、半導体チップ１０はシリコンキャップ２０により外部からシールされる。その後、半導体チップ１０を、後述するように、シリコンウェハ上にウェハレベルで展開する場合に、保護層として最終的に樹脂をウェハ全面に塗布することとなるが、凸部２１先端の金属層２８、２９でシールされているため、樹脂がシリコンキャップ２０の内部に侵入するのを確実に阻止することができる。すなわち、凸部２１によるシールは、誘電率の高い保護層としての樹脂と高周波信号の伝送線であるハンダバンプ４２とが接触することを防ぐ役割も果たし、挿入損失の低減とインピーダンスマッチングに寄与する。
【００３７】
表２に、ハンダバンプの材質およびシリコンキャップ側の電極の径／ＭＭＩＣ側のバリアメタルの径の一例を示す。これらの例について、挿入損失を測定したところ、図６に示すように、（Ｅ）、（Ｆ）、（Ｇ）のいずれも良好な挿入損失特性を示した。
【表２】
2013004754.tif 000004
【００３８】
（大型ウェハへの再構築）
最終的に、半導体チップ１０（ＭＭＩＣ）は、図７に示すように、キャップ構造を複数有するシリコンウェハ１００上へと再構築される。シリコンウェハ１００には、キャップ構造が周期的に形成され、各キャップ領域へＭＭＩＣが位置合せされて配置され、上述したようにボンディングされる。ボンディングされた後、ウェハ表面全体に、ＭＭＩＣの保護膜として、樹脂を塗布する。
【００３９】
図７では、半導体チップ１０（ＭＭＩＣ）の入出力端子用パッドは、Ｓｉウェハの裏面に形成されている。また、樹脂としては、エポキシ樹脂、ポリイミド樹脂、フッ素系樹脂、等の低誘電率樹脂を用いることが望ましい。前述したように、ウェハ表面に樹脂を塗布しても、本発明に係るシリコンキャップにより、半導体チップ１０（ＭＭＩＣ）への樹脂の侵入が阻止されるため、挿入損失の増大を防ぐことができ、またインピーダンスマッチングへの影響も軽減できる。樹脂の保護膜を形成後、ダイシングにより、半導体パッケージ１が量産される。
【００４０】
本実施の形態に係る半導体パッケージの製造方法によれば、小型の半導体パッケージを半導体プロセスにより作製することができるので、全体として簡便でスループットが高く、半導体パッケージの設計コストと実装コストの低減が可能となる。
【００４１】
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。本発明の実施の形態は上記の実施形態に限られず拡張、変更可能であり、拡張、変更した実施の形態も本発明の技術的範囲に含まれる。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
１    ・・・半導体パッケージ
１０  ・・・半導体チップ
２０  ・・・キャップ
２１  ・・・凹部（凹構造）
２２  ・・・凸部
２３  ・・・金属電極（金属的接合部）
２４  ・・・金属電極（金属的接合部）
２５  ・・・金属電極（金属的接合部）
２６  ・・・貫通孔
２７  ・・・（低抵抗）シリコン基板
２８  ・・・窓
２９  ・・・凹部（凹構造）
３１  ・・・中空構造（中空部分）
３２  ・・・中空部分に対応する窓
４０  ・・・貫通電極
４１  ・・・（電極）パッド
４２  ・・・ハンダバンプ（接合用金属）
４４  ・・・窓
４５  ・・・熱酸化膜
４７  ・・・シード層
５０  ・・・レジスト
５１  ・・・レジスト
５２  ・・・レジスト
５３  ・・・レジスト
１００・・・シリコンウェハ
１０１・・・（電極）パッド
２３１・・・バリアメタル
２４１・・・バリアメタル
２５１・・・バリアメタル
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図５】
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【図６】
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【図７】
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