(57)【要約】【課題】オン電圧を低減し、良品率がよく、かつ信頼性が高い、製造が容易な半導体装置および半導体装置の製造方法を提供すること。【解決手段】ｎ-ドリフト層１とｐベース層２との間には、ｎ-ドリフト層１よりも不純物濃度が高いｎ半導体層４が設けられている。ｎ+エミッタ領域３、ｐベース層２およびｎ半導体層４を貫通してｎ-ドリフト層１に達するトレンチ５が設けられている。トレンチ５の内部には、ゲート絶縁膜６を介してゲート電極７が設けられている。ｐベース層２を挟んでトレンチ５の側部に対向する酸化膜層８が設けられている。ｐベース層２における酸化膜層８とトレンチ５側部との第１間隔ｄ１は、ｎ半導体層４における酸化膜層８とトレンチ５側部との第２間隔ｄ２よりも広い。ｎ-ドリフト層１のトレンチ５の底面よりも深い位置にｐ+高濃度領域１１が設けられている。【選択図】図１
2013251467.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の内部の、第１主面側の表面層に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域を貫通し、前記半導体基板に達するトレンチと、
前記トレンチの側壁および底面に沿って前記トレンチの内側に設けられた絶縁膜と、
前記絶縁膜の内側に設けられた制御電極と、
前記第１半導体領域の内部に設けられ、前記トレンチの側部に接する第１導電型の第２半導体領域と、
前記第１半導体領域に接し、前記第１半導体領域を挟んで前記トレンチの側部に対向する絶縁体層と、
前記第１半導体領域および前記第２半導体領域に接する第１主電極と、
前記半導体基板の第２主面に設けられた第２導電型の第３半導体領域と、
前記第３半導体領域に接する第２主電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１半導体領域の前記第３半導体領域側に接し、前記トレンチの側部と前記絶縁体層とに挟まれた、前記半導体基板よりも不純物濃度が高い第１導電型の第４半導体領域をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁体層は、前記トレンチと対向する間隔が前記半導体基板の第１主面側よりも第２主面側で狭くなっていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の内部に、前記トレンチの底面よりも前記第３半導体領域側に深く設けられた、第２導電型の第５半導体領域をさらに備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第５半導体領域の内部に設けられた溝と、
前記溝の内壁に沿って設けられた絶縁膜の内側に充填された導電体層と、
をさらに備えることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記導電体層は、前記第１主電極と電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記導電体層は、前記制御電極と電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第５半導体領域は、電気的にフローティング状態であることを特徴とする請求項４または５に記載の半導体装置。
【請求項９】
前記第５半導体領域は、抵抗を介して前記第１主電極に電気的に接続されていることを特徴とする請求項４または５に記載の半導体装置。
【請求項１０】
第１導電型の半導体基板の第１主面に絶縁体層を形成する絶縁体層形成工程と、
前記絶縁体層を選択的に除去し、前記半導体基板の第１主面を選択的に露出させる絶縁体層除去工程と、
前記絶縁体層が除去された部分に第２導電型エピタキシャル層を成長させる第１層形成工程と、
前記第２導電型エピタキシャル層を貫通し、前記半導体基板に達するトレンチを形成するトレンチ形成工程と、
前記トレンチの側壁および底面に沿って前記トレンチの内側に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜の内側に制御電極を埋め込む制御電極形成工程と、
前記第２導電型エピタキシャル層の表面層に選択的に第１導電型不純物を導入し第１導電型半導体領域を形成する第１半導体領域形成工程と、
前記第２導電型エピタキシャル層および前記第１導電型半導体領域に接する第１主電極を形成する第１主電極形成工程と、
前記半導体基板の第２主面に第２導電型半導体領域を形成する第２半導体領域形成工程と、
前記第２導電型半導体領域に接する第２主電極を形成する第２主電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記絶縁体層除去工程後、前記第１層形成工程の前に、前記半導体基板よりも不純物濃度が高い第１導電型エピタキシャル層を成長させる第２層形成工程をさらに含み、
前記第２層形成工程では、前記絶縁体層が除去された部分に、前記絶縁体層の厚さよりも薄い厚さで前記第１導電型エピタキシャル層を成長させ、
前記第１層形成工程では、前記第１導電型エピタキシャル層上に前記第２導電型エピタキシャル層を成長させて、前記絶縁体層が除去された部分を埋めることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記絶縁体層除去工程では、前記半導体基板の第１主面に残る前記絶縁体層間の間隔が前記半導体基板側で狭くなるように、前記絶縁体層を除去することを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記絶縁体層除去工程は、
異方性エッチングにより、前記半導体基板の第１主面に達しない深さで、前記絶縁体層を選択的に除去する第１除去工程と、
異方性エッチングにより、前記半導体基板の第１主面に達しない深さで、かつ、前記第１除去工程で除去した部分よりも広い幅で、前記絶縁体層の、前記第１除去工程で除去した部分を含む領域を選択的に除去する第２除去工程と、
を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、電力変換装置などに使用されるパワー半導体装置として、エミッタ電位のダミーゲート電極を備え、セルピッチを微細化したトレンチゲート型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が公知である。図１９は、従来の半導体装置を示す断面図である。図１９に示す従来の半導体装置には、ｎ-ドリフト領域１０１となる半導体基板の内部の第１主面側に、ｐベース領域１０２が設けられている。ｐベース領域１０２の内部には、ｎ+エミッタ領域１０３が設けられている。
【０００３】
ｐベース領域１０２およびｎ+エミッタ領域１０３を貫通し、ｎ-ドリフト領域１０１に達する複数のトレンチ（ゲートトレンチ）１０４が所定のピッチｄｘで設けられている。トレンチ１０４の内部には、トレンチ１０４の側壁および底面に沿ってゲート絶縁膜１０５が設けられている。また、トレンチ１０４の内部には、ゲート絶縁膜１０５の内側にゲート電極１０６が埋め込まれている。エミッタ電極１０７は、ｐベース領域１０２およびｎ+エミッタ領域１０３に接する。
【０００４】
隣り合うトレンチ１０４の間には、ｐベース領域１０２を貫通してｎ-ドリフト領域１０１に達する複数のダミートレンチ１１４が所定のピッチｄｘで設けられている。すなわち、ｐベース領域１０２は、ダミートレンチ１１４により複数の領域に分離され、ｎ+エミッタ領域１０３が設けられた領域１０２ａと、ｎ+エミッタ領域１０３が設けられていない領域１０２ｂとが形成されている。ｐベース領域１０２の、ｎ+エミッタ領域１０３が設けられていない領域（以下、ｐフローティング（浮遊）層とする）１０２ｂは、電気的にフローティング（浮遊）状態となっている。
【０００５】
ダミートレンチ１１４の内部には、ダミートレンチ１１４の側壁および底面に沿ってダミーゲート絶縁膜１１５が設けられている。また、ダミートレンチ１１４の内部には、ダミーゲート絶縁膜１１５の内側にダミーゲート電極１１６が埋め込まれている。ダミーゲート電極１１６は、エミッタ電極１０７に接続され、エミッタ電位となっている。半導体基板の内部の第２主面側には、ｎバッファ領域１０９、ｐコレクタ領域１１０およびコレクタ電極１１１が設けられている。
【０００６】
ダミートレンチ１１４の内部にエミッタ電位のダミーゲート電極１１６を設けることにより、所定の耐圧特性が得られる。また、ゲート−コレクタ間の寄生容量（Ｑｇｃ）が低減され、スイッチング動作を高速化することができるため、駆動能力の低いゲートドライバでのゲート駆動も可能となる。さらに、隣り合うトレンチ１０４およびダミートレンチ１１４の側部間の間隔、すなわちメサ領域のトレンチ１０４およびダミートレンチ１１４が並ぶ方向の幅（以下、メサ領域の幅とする）を狭くすることにより、キャリア蓄積効果が向上し、オン電圧が低減される。また、ｐフローティング層１０２ｂとトレンチ１０４とが接していないため、ターンオン時にｐフローティング層１０２ｂの電位が変位した場合であっても、変位電流がゲート駆動回路に流れ込むことはない。したがって、ゲート抵抗によるコレクタ電流の時間変化率ｄｉ／ｄｔの制御性に優れている。
【０００７】
このようにエミッタ電位のダミーゲート電極を備えたトレンチゲート型ＩＧＢＴとして、第１の主面と第２の主面とを有する第１導電型の半導体基板と、前記第１の主面に形成された第２の導電型の第１不純物層と、前記第１不純物層から前記半導体基板にかけて形成された第１溝部と、前記第１溝部の内表面を覆うように形成されたゲート絶縁膜と、前記第１溝部を充填するように導電体によって形成されたゲート電極と、を有するゲートトレンチと、前記第１不純物層の表面近傍において、前記ゲートトレンチを挟むように形成された１対の第１導電型の不純物領域と、前記第１の主面を覆うように形成され、前記ゲートトレンチに対して絶縁膜を介在して、前記第１導電型の不純物領域と前記第１不純物層とに電気的に接続された第１主電極層と、前記第２の主面に形成された第２導電型の第２不純物層と、前記第２不純物層の表面に形成された第２主電極層と、を備え、前記ゲートトレンチは所定のピッチで複数設けられ、前記ゲートトレンチによって挟まれた位置には、前記第１不純物層から前記半導体基板にかけて形成された第２溝部、前記第２溝部の内表面を覆うように形成された絶縁膜および前記第２溝部を充填し、前記第１主電極層と電気的に接続された第２電極を有するエミッタトレンチを含む、次の装置が提案されている（例えば、下記特許文献１参照。）。
【０００８】
また、別のトレンチゲート型ＩＧＢＴとして、表面の一部分が突出した第１導電型の半導体層と、該半導体層の突出部の表面上に形成された第２導電型のウエル領域と、該第２導電型のウエル領域の側面、および上記半導体層の突出部の側面に近接するよう形成された制御電極と、該制御電極と上記半導体層との間に形成された第１の絶縁膜と、上記制御電極と上記ウエル領域との間に形成された第２の絶縁膜と、該ウエル領域表面部の周辺部分に形成された第１導電型の半導体領域と、上記半導体層表面側に該第１導電型の半導体領域と電気的につながるよう形成された第１の主電極と、上記半導体層裏面側にこの半導体層と電気的につながるよう形成された第２の主電極とを備え、上記第１の絶縁膜の少なくとも一部をその基準膜厚に対して薄膜化して、該第１の絶縁膜を、その膜厚が第２の絶縁膜の膜厚より薄い薄膜部を有する構造とし、上記制御電極に所定のオン電位の順バイアスを印加した時、上記第２導電型のウエル領域の、該制御電極と近接する部分にチャネルが形成され、上記制御電極に所定のオフ電位の逆バイアスを印加した時、上記第１導電型の半導体層における、上記第１の絶縁膜の薄膜部を介して該制御電極に近接する領域が、第２導電型領域に反転する装置が提案されている（例えば、下記特許文献２参照。）。
【０００９】
また、別のトレンチゲート型ＩＧＢＴとして、次の装置が提案されている。チャネル層の、トレンチにより仕切られた複数の領域のうち、エミッタ電極に接触する第１の領域をトレンチよりも浅くして、コレクタ層から注入された正孔をエミッタ電極から抜け難くし、キャリアの蓄積効果を高める。また、チャネル層の、エミッタ電極に接触しない第２の領域を第１の領域よりも深くして、トレンチボトムでの電界集中を抑制する（例えば、下記特許文献３参照。）。
【００１０】
また、別のトレンチゲート型ＩＧＢＴとして、第１導電型の基板上の半導体装置であって、該基板に埋め込まれているソース領域およびボデー領域並びにゲート電極から成る、少なくとも１つの電界効果トランジスタから成るトランジスタ装置と、相互にアイソレーションされる該第２の導電型の領域、該第２の導電型の領域は、該少なくとも１つの電界効果トランジスタのソース領域およびボデー領域と基板エッジとの間に配置されており、基板の表面から基板内部に延在して、トランジスタ装置を取り囲んでいる形式のものにおいて、前記少なくとも２つの第２の導電型の領域の相互間に配置するためのそれぞれ２つのアイソレーショントレンチ領域が、設けられており、該２つのアイソレーショントレンチ領域は基板の表面から基板内に延在している装置が提案されている（例えば、下記特許文献４参照。）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第４２０５１２８号公報
【特許文献２】特許第２９８３１１０号公報
【特許文献３】特開２００３−１０１０２０号公報
【特許文献４】特許第３９２３２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、図１９に示すようにエミッタ電位のダミーゲート電極１１６をダミートレンチ１１４内に埋め込んだ構成とする場合、次の問題が生じる。１つ目の問題として、ダミートレンチ１１４内に設けたダミーゲート絶縁膜１１５の膜質に問題があった場合、出荷試験のスクリーニングにおいて初期欠陥を含むデバイスとして取り除くことができない点が挙げられる。ゲート絶縁膜１０５であれば、ゲート絶縁膜１０５の膜質不良を判別することができるため、ゲート絶縁膜１０５の膜質に問題があるデバイスは出荷前に取り除くことができる。
【００１３】
具体的には、ゲート−エミッタ間に電圧を印加することによりｐベース領域１０２とゲート電極１０６との間に電圧がかかるため、ゲート絶縁膜１０５には所定の電圧をかけることができる。したがって、ウエハ試験時にゲート絶縁膜１０５の漏れ電流を測定することにより、漏れ電流の大きさに基づいてゲート絶縁膜１０５の膜質不良を判別することができる。それに対して、ゲート−エミッタ間およびゲート−コレクタ間のいずれの電極間に電圧を印加した場合においても、ダミーゲート絶縁膜１１５に電圧は印加されない。
【００１４】
コレクタ−エミッタ間に電圧を印加した場合には、ダミーゲート絶縁膜１１５に僅かに電圧が印加される。しかしながら、コレクタ−エミッタ間に印加された電圧の大部分は半導体領域に加わるため、ダミーゲート絶縁膜１１５には膜質不良を判断するのに十分な大きさで電圧が印加されない。回路動作中にダミーゲート絶縁膜１１５が破壊された場合、エミッタ電位のダミーゲート電極１１６とｎ-ドリフト領域１０１とが接触し導通する。この状態で、コレクタ電極１１１に正電荷が印加された場合、コレクタ−エミッタ間にダミーゲート電極１１６を介して電流が流れてしまう。したがって、所定の耐圧特性が得られなくなり、回路動作が正常に行われなくなる。
【００１５】
２つ目の問題として、トレンチピッチの微細化に伴い、単位面積あたりのトレンチ数が増加するため、所望のトレンチ形状でトレンチ１０４およびダミートレンチ１１４を形成することができないなどのトレンチ形成不良が増大する点が挙げられる。
【００１６】
３つ目の問題として、オン電圧を低減するためにさらにトレンチピッチの微細化を図ることにより、メサ領域の幅が狭くなるため、ｐベース領域１０２、ｎ+エミッタ領域１０３およびコンタクト領域（不図示）を形成することが困難である点が挙げられる。ｐベース領域１０２、ｎ+エミッタ領域１０３およびコンタクト領域は、ｎ-ドリフト領域１０１の、トレンチ１０４とダミートレンチ１１４とに挟まれたメサ領域に所定の位置関係をもって形成される必要がある。しかしながら、メサ領域の幅が狭くなることにより、フォトリソグラフィ工程のばらつきなどによってｐベース領域１０２、ｎ+エミッタ領域１０３およびコンタクト領域の形成位置がずれてしまい、所望のデバイス特性が得られなくなる。
【００１７】
この３つ目の問題を解消する方法として、複数のトレンチが並ぶ方向に直交する方向（トレンチの長手方向）に交互に配置されるように、ｐベース領域１０２、ｎ+エミッタ領域１０３およびコンタクト領域を形成する方法が公知である。しかしながら、トレンチの長手方向に延びるｎ+エミッタ領域１０３を形成する場合に比べて、トレンチの長手方向におけるｎ+エミッタ領域１０３の面積が減少し、チャネル周辺長も減少する。このため、チャネル領域における電圧降下が大きくなりオン電圧が上昇してしまう。
【００１８】
この発明は、上述した従来技術による問題点を解消するため、オン電圧を低減させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、良品率の高い半導体装置および半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、信頼性の高い半導体装置および半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、製造が容易な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板と、前記半導体基板の内部の、第１主面側の表面層に設けられた第２導電型の第１半導体領域と、前記第１半導体領域を貫通し、前記半導体基板に達するトレンチと、前記トレンチの側壁および底面に沿って前記トレンチの内側に設けられた絶縁膜と、前記絶縁膜の内側に設けられた制御電極と、前記第１半導体領域の内部に設けられ、前記トレンチの側部に接する第１導電型の第２半導体領域と、前記第１半導体領域に接し、前記第１半導体領域を挟んで前記トレンチの側部に対向する絶縁体層と、前記第１半導体領域および前記第２半導体領域に接する第１主電極と、前記半導体基板の第２主面に設けられた第２導電型の第３半導体領域と、前記第３半導体領域に接する第２主電極と、を備えることを特徴とする。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の前記第３半導体領域側に接し、前記トレンチの側部と前記絶縁体層とに挟まれた、前記半導体基板よりも不純物濃度が高い第１導電型の第４半導体領域をさらに備えることを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁体層は、前記トレンチと対向する間隔が前記半導体基板の第１主面側よりも第２主面側で狭くなっていることを特徴とする。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の内部に、前記トレンチの底面よりも前記第３半導体領域側に深く設けられた、第２導電型の第５半導体領域をさらに備えることを特徴とする。
【００２３】
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域の内部に設けられた溝と、前記溝の内壁に沿って設けられた絶縁膜の内側に充填された導電体層と、をさらに備えることを特徴とする。
【００２４】
また、この発明にかかる半導体装置は、上述した発明において、前記導電体層は、前記第１主電極と電気的に接続されていることを特徴とする。
【００２５】
また、この発明にかかる半導体装置は、上述した発明において、前記導電体層は、前記制御電極と電気的に接続されていることを特徴とする。
【００２６】
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、電気的にフローティング状態であることを特徴とする。
【００２７】
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、抵抗を介して前記第１主電極に電気的に接続されていることを特徴とする。
【００２８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型の半導体基板の第１主面に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層を選択的に除去し、前記半導体基板の第１主面を選択的に露出させる絶縁体層除去工程と、前記絶縁体層が除去された部分に第２導電型エピタキシャル層を成長させる第１層形成工程と、前記第２導電型エピタキシャル層を貫通し、前記半導体基板に達するトレンチを形成するトレンチ形成工程と、前記トレンチの側壁および底面に沿って前記トレンチの内側に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜の内側に制御電極を埋め込む制御電極形成工程と、前記第２導電型エピタキシャル層の表面層に選択的に第１導電型不純物を導入し第１導電型半導体領域を形成する第１半導体領域形成工程と、前記第２導電型エピタキシャル層および前記第１導電型半導体領域に接する第１主電極を形成する第１主電極形成工程と、前記半導体基板の第２主面に第２導電型半導体領域を形成する第２半導体領域形成工程と、前記第２導電型半導体領域に接する第２主電極を形成する第２主電極形成工程と、を含むことを特徴とする。
【００２９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記絶縁体層除去工程後、前記第１層形成工程の前に、前記半導体基板よりも不純物濃度が高い第１導電型エピタキシャル層を成長させる第２層形成工程をさらに含み、前記第２層形成工程では、前記絶縁体層が除去された部分に、前記絶縁体層の厚さよりも薄い厚さで前記第１導電型エピタキシャル層を成長させ、前記第１層形成工程では、前記第１導電型エピタキシャル層上に前記第２導電型エピタキシャル層を成長させて、前記絶縁体層が除去された部分を埋めることを特徴とする。
【００３０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記絶縁体層除去工程では、前記半導体基板の第１主面に残る前記絶縁体層間の間隔が前記半導体基板側で狭くなるように、前記絶縁体層を除去することを特徴とする。
【００３１】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記絶縁体層除去工程は、異方性エッチングにより、前記半導体基板の第１主面に達しない深さで、前記絶縁体層を選択的に除去する第１除去工程と、異方性エッチングにより、前記半導体基板の第１主面に達しない深さで、かつ、前記第１除去工程で除去した部分よりも広い幅で、前記絶縁体層の、前記第１除去工程で除去した部分を含む領域を選択的に除去する第２除去工程と、を含むことを特徴とする。
【００３２】
上述した発明によれば、ダミートレンチを設けていないため、複数のトレンチの内部にそれぞれ側壁および底面に沿って形成される絶縁膜はゲート絶縁膜のみとなる。このため、出荷試験のスクリーニングにおいて初期欠陥を含むデバイスとして取り除くことができる。したがって、上述した１つ目の問題を解消することができる。
【００３３】
また、上述した発明によれば、ダミートレンチを設けていないため、トレンチピッチの微細化による単位面積あたりのトレンチ数は、ダミートレンチを設けた従来の半導体装置に比べて少ない。したがって、トレンチ形成不良が生じることを低減することができ、ウェハプロセスにおける良品率を向上させることができる。また、上述した発明によれば、絶縁体層の、トレンチと対向する面とトレンチの側部との間隔を半導体基板の第１主面側よりも第２主面側が狭くなるようにすることで、オン電圧低減と製造容易性とを両立することができる。
【００３４】
また、上述した発明によれば、シリコン基板上に堆積した絶縁体層を選択的に除去した後に、絶縁体層が除去された部分に第１導電型エピタキシャル層および第２導電型エピタキシャル層を順に堆積させることにより、トレンチの側部と絶縁体層との間に容易に第４半導体領域および第１半導体領域を形成することができる。
【発明の効果】
【００３５】
本発明にかかる半導体装置および半導体装置の製造方法によれば、オン電圧を低減させることができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、良品率を向上させることができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、信頼性の高い半導体装置を提供することができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、電気的特性を向上させた半導体装置を容易に製造することができるという効果を奏する。
【図面の簡単な説明】
【００３６】
【図１】実施の形態にかかる半導体装置の要部を示す断面図である。
【図２】実施の形態にかかる製造途中の半導体装置の要部を示す断面図である。
【図３】実施の形態にかかる製造途中の半導体装置の要部を示す断面図である。
【図４】実施の形態にかかる製造途中の半導体装置の要部を示す断面図である。
【図５】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図６】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図７】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図８】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図９】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図１０】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図１１】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図１２】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図１３】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図１４】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図１５】実施の形態にかかる製造途中の半導体装置を示す断面図である。
【図１６】実施の形態にかかる半導体装置のオン状態における正孔電流密度を示す特性図である。
【図１７】実施の形態にかかる半導体装置の順方向電圧阻止時の内部状態を示す特性図である。
【図１８】実施の形態にかかる半導体装置の順方向電圧阻止時の内部状態を示す特性図である。
【図１９】従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００３７】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３８】
（実施の形態）
図１は、実施の形態にかかる半導体装置の要部を示す断面図である。図１に示すように、実施の形態にかかる半導体装置は、ｎ-ドリフト層１となる半導体基板１０で構成されている。半導体基板１０の内部には、第１主面側の表面層に選択的にｐベース層（第１半導体領域）２が設けられている。ｐベース層２の内部には、第１主面側の表面層に選択的にｎ+エミッタ領域（第２半導体領域）３が設けられている。ｎ-ドリフト層１とｐベース層２との間には、ｎ半導体層（第４半導体領域）４が設けられている。ｎ半導体層４の不純物濃度は、ｎ-ドリフト層１の不純物濃度よりも高い。
【００３９】
半導体基板１０の第１主面から、ｎ+エミッタ領域３、ｐベース層２およびｎ半導体層４を貫通してｎ-ドリフト層１に達するトレンチ５が複数設けられている。複数のトレンチ５は、トレンチ５が並ぶ方向と直交する方向に延びるストライプ状に形成される。１つのトレンチ５を含むメサ領域には、１つのＭＯＳ構造が設けられる。図１には、１つのトレンチ５のみを示す。トレンチ５の内部には、トレンチ５の側壁および底面に沿ってゲート絶縁膜６が設けられている。また、トレンチ５の内部には、ゲート絶縁膜６の内側にゲート電極（制御電極）７が埋め込まれている。
【００４０】
また、半導体基板１０の内部には、第１主面側の表面層に、ｐベース層２を挟んでトレンチ５の側部に対向するように酸化膜層（絶縁体層）８が設けられている。酸化膜層８は、半導体基板１０の第１主面からｎ半導体層４に達するように設けられている。酸化膜層８は、トレンチ５と対向する間隔が半導体基板１０の第１主面側よりも第２主面側で狭くなっている。具体的には、酸化膜層８の側部には、トレンチ５と対向する間隔が半導体基板１０の第１主面側よりも第２主面側で狭くなるように段差が設けられている。この段差により、ｐベース層２における酸化膜層８とトレンチ５側部との第１間隔ｄ１は、ｎ半導体層４における酸化膜層８とトレンチ５側部との第２間隔ｄ２よりも広くなっている。図１では、酸化膜層８の側部の段差を１段設けているが、この段差は２段以上設けられていてもよい。
【００４１】
酸化膜層８を設けることにより、従来のようにダミーゲートを設けなくとも、トレンチ５側部と酸化膜層８とに挟まれたメサ領域の幅を狭くすることができる。これにより、コレクタ側からｐベース層２へ流れる正孔（ホール）電流がｎ半導体層４に集中するため、高いＩＥ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ：注入促進）効果が得られる。また、酸化膜層８のトレンチと対向する側部に段差を設けることにより、第１間隔ｄ１を第２間隔ｄ２よりも広くしたり、第２間隔ｄ２を第１間隔ｄ１よりも狭くしたりすることができる。第１間隔ｄ１を第２間隔ｄ２よりも広くすることにより、トレンチ５側部と酸化膜層８とに挟まれたメサ領域の所望の位置にｐベース層２、ｎ+エミッタ領域３およびコンタクト領域（不図示）を容易に形成することができる。実施の形態にかかる半導体装置の製造方法については後述する。一方、第１間隔ｄ１は、メサ領域にＭＯＳ構造を容易に形成可能な間隔を保った状態で第２間隔ｄ２のみを狭くすることにより、製造容易性とＩＥ効果とをともに得ることができる。
【００４２】
さらに、半導体基板１０の内部には、第１主面側の表面層に選択的にｐ半導体層９が設けられている。酸化膜層８とｎ-ドリフト層１との間には、ｐ半導体層９とｎ-ドリフト層１との間にわたって、ｐ+高濃度領域（第５半導体領域）１１が設けられている。ｐ+高濃度領域１１は、トレンチ５の底面よりも深い位置まで設けられている。ｐ+高濃度領域１１の不純物濃度は、ｐ半導体層９の不純物濃度よりも高い。ｐ+高濃度領域１１は、ゲート電極７、エミッタ電極１２およびコレクタ電極１６のいずれの電極にも接続されておらず、電気的にフローティング状態となっている。酸化膜層８、ｐ+高濃度領域１１および層間絶縁膜１３に囲まれた領域（図１ではｐ半導体層９）も電気的にフローティング状態となっている。
【００４３】
ｐ半導体層９（以下、ｐフローティング層９とする）を設けることにより、ダミートレンチを設けた場合と同様に、所定の耐圧特性が得られる。さらに、ゲート−コレクタ間の寄生容量（Ｑｇｃ）が低減され、スイッチング動作を高速化することができるため、駆動能力の低いゲートドライバでのゲート駆動も可能となる。ｐフローティング層９は酸化膜層８によりトレンチ５と電気的に分離されるため、スイッチング時のｐフローティング層９の電位変化により発生する変位電流がゲート電極７を介してゲート駆動回路へ流れ込むことを防止することができる。また、ｐ+高濃度領域１１（以下、ｐ+フローティング層１１とする）を設けることにより、オフ時に順方向電圧が遮断されたときにトレンチ５底面における電界が緩和されるため、所望の耐圧を得ることができる。ｐ+フローティング層１１は、例えばポリシリコンでできた内部抵抗を介してエミッタ電極に接続されていてもよい。
【００４４】
エミッタ電極（第１主電極）１２は、ｐベース層２およびｎ+エミッタ領域３に接する。また、エミッタ電極１２は、層間絶縁膜１３によりゲート電極７およびｐフローティング層９と電気的に絶縁されている。半導体基板１０の第２主面には、ｎフィールドストップ（ＦＳ）層１４およびｐコレクタ層（第３半導体領域）１５がこの順で設けられている。コレクタ電極（第２主電極）１６は、ｐコレクタ層１５に接する。このように図１に示す実施の形態にかかる半導体装置は、ゲート電極７が埋め込まれたトレンチ５にｐベース層２を介して隣り合う酸化膜層８を設けた縦型のトレンチゲート型ＩＧＢＴである。
【００４５】
次に、図１に示す実施の形態にかかる半導体装置の製造方法について説明する。図２〜４は、実施の形態にかかる製造途中の半導体装置の要部を示す断面図である。図５〜１５は、実施の形態にかかる製造途中の半導体装置を示す断面図である。図２〜４には、ＭＯＳ構造が形成されるメサ領域２０−１付近のみを示す。例えば、１２００Ｖ耐圧クラスのフィールドストップ（ＦＳ）型ＩＧＢＴを作製（製造）する場合を例に説明する。まず、ｎ-ドリフト層１となる、例えば、（１００）面を第１主面とする比抵抗６０Ωｃｍ程度のｎ-型のＦＺシリコン（ＦＺ−Ｓｉ）基板（以下、ＦＺシリコン基板１とする）を用意する。
【００４６】
次に、図２に示すように、例えば１１５０℃のパイロジェニック酸化により、ＦＺシリコン基板１の第１主面に酸化膜層８となる熱酸化膜を２．４μｍ程度の厚さで成長させる。次に、図３に示すように、酸化膜層８の表面に、例えばストライプ状に開口する開口部２１−１を有するレジストマスク２２を形成する。次に、レジストマスク２２をマスクとして異方性ドライエッチングを行い、開口部２１−１に露出する酸化膜層８を選択的に除去し、ＦＺシリコン基板１に達しない深さで第１溝２３−１を形成する。第１溝２３−１は、第１溝２３−１が並ぶ方向と直交する方向に延びるストライプ状に形成される。第１溝２３−１の深さｔ１および短手方向の幅ｗ１は、例えばそれぞれ１．３μｍおよび２μｍであってもよい。
【００４７】
次に、図４に示すように、レジストマスク２２を選択的に除去し、レジストマスク２２の開口部２１−２の開口幅を広げる。次に、このレジストマスク２２をマスクとして異方性ドライエッチングを行い、開口部２１−２に露出する酸化膜層８を選択的に除去し、ＦＺシリコン基板１に達しない深さで第２溝２３−２を形成する。そして、レジストマスク２２を除去する。第２溝２３−２の深さｔ２は、第１溝２３−１の深さｔ１よりも深くてもよく、例えば１．４μｍであってもよい。第２溝２３−２の短手方向の幅ｗ２は、第１溝２３−１の短手方向の幅ｗ１よりも広く、例えば４μｍであってもよい。
【００４８】
酸化膜層８の、第１溝２３−１が形成された部分の厚さは、酸化膜層８の他の部分よりも薄くなっている。このため、第２溝２３−２を形成するための異方性ドライエッチングにより、酸化膜層８の、第１溝２３−１の底面とＦＺシリコン基板１の第１主面とに挟まれた部分は除去され、第２溝２３−２の底面に第３溝２３−３が短手方向の幅ｗ１で形成される。このように第１〜３溝２３−１〜２３−３を形成することにより、第２溝２３−２と第３溝２３−３とからなる段差を側部に有する酸化膜層８が形成される。この酸化膜層８は、後の工程で形成されるトレンチとともにメサ領域の幅を決定する。
【００４９】
酸化膜層８の、第１溝２３−１の底面とＦＺシリコン基板１の第１主面とに挟まれた部分の厚さは、その後形成される第２溝２３−２の深さｔ２よりも薄い。このため、第２溝２３−２を形成するための異方性ドライエッチングにより、酸化膜層８の、第１溝２３−１の底面とＦＺシリコン基板１の第１主面とに挟まれた部分は完全に除去される。これにより、第３溝２３−３の底面に、ＦＺシリコン基板１の第１主面が露出される。第３溝２３−３の深さｔ３（＝酸化膜層８形成時の酸化膜層８の厚さ−第２溝２３−２の深さｔ２）は、例えば１μｍであってもよい。
【００５０】
また、図５に示すように、メサ領域以外の領域２０−２においても酸化膜層も選択的に除去し、側部に段差を有する酸化膜層８（以下、符号３８で示す）を残す。これにより、ＦＺシリコン基板１の第１主面上に残る酸化膜層８，３８は、当該酸化膜層が並ぶ方向と直交する方向に延びるストライプ状に配置される。メサ領域２０−１の酸化膜層８と、メサ領域以外の領域２０−２の酸化膜層３８とは、例えば同時に形成されてもよい。メサ領域以外の領域２０−２では、酸化膜層を選択的に除去し、メサ領域２０−１よりも広い範囲でＦＺシリコン基板１の第１主面を露出させる。メサ領域以外の領域２０−２は、後の工程においてｐフローティング層９が形成される領域である。
【００５１】
次に、図６に示すように、例えば熱酸化法により、ＦＺシリコン基板１の第１主面にバッファ酸化膜２４を例えば３５ｎｍの厚さで成長させる。次に、バッファ酸化膜２４上に、メサ領域以外の領域２０−２が露出する開口部を有するレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとして、メサ領域以外の領域２０−２にバッファ酸化膜２４を介して例えばボロン（Ｂ）イオンを１．０×１０14ｃｍ-2のドーズ量で注入する。
【００５２】
そして、イオン注入マスクとして用いたレジストマスクを除去する。次に、１１５０℃の温度で４時間の熱処理を行い、ＦＺシリコン基板１の第１主面に導入したボロンを熱拡散（ドライブ・イン）させることにより、ＦＺシリコン基板１の第１主面の表面層にｐ+フローティング層１１を形成する。これにより、メサ領域以外の領域２０−２のみにｐ+フローティング層１１が形成される。そして、バッファ酸化膜２４を除去する。
【００５３】
次に、図７に示すように、エピタキシャル成長法により、ＦＺシリコン基板１の第１主面上に、ｎ半導体層４となるｎ型単結晶シリコン層（第１エピタキシャル層）を例えば１μｍの厚さで成長させる。このｎ型単結晶シリコン層は、酸化膜層８の厚さよりも薄い厚さで形成される。これにより、例えば、第３溝２３−３の内部をｎ半導体層４で完全に埋める。メサ領域２０−１にｎ半導体層４となるｎ型単結晶シリコン層がエピタキシャル成長されると同時に、メサ領域以外の領域２０−２にもｎ型単結晶シリコン層（以下、ｎ半導体層３４とする）が堆積される。
【００５４】
ｎ半導体層４，３４を形成するためのエピタキシャル成長は、例えばシリコンソースガスに塩素（ＨＣｌ）系ガスを混合させたエッチング選択比をもつエピタキシャル成長条件で行うのが好ましい。これにより、酸化膜層８，３８上にポリシリコンが成長することを回避することができ、かつｎ半導体層４，３４の結晶性が向上する。また、ｎ半導体層４には、１．０×１０17ｃｍ-3の不純物濃度でリン（Ｐ）がドープされているため、ＩＥ効果を高める効果がある。
【００５５】
続けて、図８に示すように、エピタキシャル成長法により、ｎ半導体層４上に、ｐベース層２となるｐ型単結晶シリコン層（第２エピタキシャル層）を例えば３μｍの厚さで成長させる。ｐベース層２を形成するためのエピタキシャル成長は、例えば第２溝２３−２を完全に埋め、酸化膜層８上に張り出すまで行う。メサ領域２０−１にｐベース層２となるｐ型単結晶シリコン層がエピタキシャル成長されると同時に、メサ領域以外の領域２０−２にもｐフローティング層９となるｐ型単結晶シリコン層が堆積される。ｎ半導体層４，３４と、ｐベース層２およびｐフローティング層９とを形成する一連のエピタキシャル成長は連続的に処理される。
【００５６】
次に、図９に示すように、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、酸化膜層８上に張り出したｐベース層２およびｐフローティング層９を除去し平坦化する。このＣＭＰ工程においては、酸化膜層８がストッパーとして機能する。ここまでの工程により形成されたＦＺシリコン基板１、ｎエピタキシャル層（ｎ半導体層４，３４）およびｐエピタキシャル層（ｐベース層２、ｐフローティング層９）が順に積層されてなる基板が図１に示す半導体基板１０である。次に、図１０に示すように、ＦＺシリコン基板１の第１主面側に、堆積酸化膜２５を例えば２００ｎｍの厚さで堆積する。次に、堆積酸化膜２５を選択的に除去し、トレンチ５の形成領域が露出する開口部２６を形成する。
【００５７】
次に、図１１に示すように、堆積酸化膜２５をマスクとして、トレンチエッチャーによりメサ領域２０−１の例えば中央部に、ｐベース層２およびｎ半導体層４を貫通し、ＦＺシリコン基板１に達するトレンチ５を形成する。トレンチ５の深さおよび短手方向の幅は、それぞれ例えば３μｍおよび０．８μｍであってもよい。次に、等方性シリコンエッチングおよび犠牲酸化を行い、トレンチ５の側壁および底面に生じたエッチングダメージを除去する。
【００５８】
次に、図１２に示すように、９００℃の温度で熱処理を行い、トレンチ５の側壁および底面に沿ってゲート絶縁膜６を例えば１００ｎｍの厚さで成長させる。続けて、トレンチ５の内部の、ゲート絶縁膜６の内側に、ポリシリコンを８００ｎｍの厚さで堆積させてトレンチ５を埋め込む。次に、例えばドライエッチングにより、堆積酸化膜２５上に堆積した余分なポリシリコンをエッチバックする。これにより、トレンチ５の内部にのみ、ゲート電極７となるポリシリコンが残る。そして、例えばウエットエッチングにより、堆積酸化膜２５を除去する。
【００５９】
次に、図１３に示すように、例えば熱酸化処理により、新たに熱酸化膜２７を３５ｎｍの厚さで成長させ、ｐベース層２およびｐフローティング層９を覆う。次に、熱酸化膜２７を介して、例えば砒素（Ａｓ）イオンを４．０×１０15ｃｍ-2のドーズ量で注入する。これにより、熱酸化膜２７に接するシリコン半導体部分、すなわち、ｐベース層２およびｐフローティング層９の熱酸化膜２７側の全面に砒素が導入される。次に、熱アニール処理によりｐベース層２およびｐフローティング層９に導入した砒素を活性化させ、ｐベース層２の熱酸化膜２７側の表面層にｎ+型エミッタ領域３を形成する。このとき、ｐフローティング層９の熱酸化膜２７側の表面層にもｎ+型半導体層が形成される。そして、熱酸化膜２７を除去する。
【００６０】
次に、図１４に示すように、トレンチ５の内部に埋め込むように、層間絶縁膜１３としてＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を例えば０．８μｍの厚さで堆積させる。次に、層間絶縁膜１３上に、コンタクトホール２８の形成領域が露出する開口部を有するレジストマスク２９を形成する。このとき、レジストマスク２９の開口部には、層間絶縁膜１３の、ｎ+型エミッタ領域３の一部から当該ｎ+型エミッタ領域３に接する酸化膜層８の一部までを覆う部分を露出させる。
【００６１】
次に、レジストマスク２９をマスクとして異方性ドライエッチャーを用いたエッチングにより、層間絶縁膜１３を選択的に除去し、コンタクトホール２８を形成する。さらに、オーバーエッチングにより、酸化膜層８も選択的に除去する。これにより、オーバーエッチングにより除去された部分にｐベース層２およびｎ+型エミッタ領域３が露出される。そして、レジストマスク２９を除去する。次に、図１５に示すように、層間絶縁膜１３をマスクとして、ＦＺシリコン基板１の第１主面側に露出するシリコン半導体に例えばボロンイオンを３．０×１０15ｃｍ-2のドーズ量で注入する。これにより、ｐベース層２の側面にボロンが導入される。
【００６２】
次に、窒素雰囲気中で１０００℃の温度の熱アニール処理を３０分間行い、ｐベース層２に導入したボロンを活性化させることにより、ｐベース層２の側面の表面層にｐ+コンタクト層３２を形成する。ｐ+コンタクト層３２は、ｐベース層２とエミッタ電極１２とのコンタクト抵抗を低減する。また、ｐ+コンタクト層３２は、寄生サイリスタの動作によるラッチアップを防止する。これにより、トレンチゲート型ＩＧＢＴのＭＯＳ構造がメサ領域２０−１に形成される。
【００６３】
次に、スパッタリングなどの物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＦＺシリコン基板１の第１主面側にエミッタ電極１２としてアルミニウムシリコン電極膜を例えば５μｍの厚さで堆積する。そして、フォトリソグラフィによりエミッタ電極１２をパターニングし、所望のエミッタ配線構造を形成する。次に、ＦＺシリコン基板１の第１主面側に表面保護膜としてポリイミド膜（不図示）を堆積しエミッタ電極１２を覆う。そして、フォトリソグラフィによりポリイミド膜をパターニングしてパッド部を露出させた後、アニール処理を行う。
【００６４】
次に、ＦＺシリコン基板１の第２主面を研削した後、ウエットエッチングによりＦＺシリコン基板１の第２主面の研削ダメージ層を除去することにより、ＦＺシリコン基板１の最終的な厚さを例えば１２０μｍまで薄くする。次に、ＦＺシリコン基板１の研削された第２主面に例えば水素（Ｈ）イオンおよびボロンイオンを順次注入した後、熱アニール処理によりＦＺシリコン基板１の第２主面に導入した不純物を活性化させる。これにより、ＦＺシリコン基板１の第２主面の表面層にｎフィールドストップ層１４およびｐコレクタ層１５がこの順に形成される。
【００６５】
次に、スパッタリングなどの物理気相成長法により、ｐコレクタ層１５の表面にアルミニウム、チタン（Ｔｉ）、ニッケル（Ｎｉ）および銀（Ａｇ）を連続して蒸着させ、これら４層の金属層が積層されてなるコレクタ電極１６を形成する。その後、ＦＺシリコン基板１をダイシングしてチップ化することにより、図１に示す半導体装置が完成する。図１では、ｐ+コンタクト層は図示を省略する。
【００６６】
上述した半導体装置の製造方法を用いて作製（製造）される半導体装置では、ｐフローティング層９とｐ+フローティング層１１の間にｎ半導体層３４が形成され、ｐフローティング層９内に形成されたｎ+半導体層が形成されているが、これらのｎ型層もｐフローティング層９と同様に電気的にフローティング状態となる。すなわち、上述した半導体装置の製造方法を用いて作製（製造）される半導体装置と、図１に示す半導体装置とは同様の効果を奏する。
【００６７】
次に、図１に示す実施の形態にかかる半導体装置の動作について、図１６〜１８のシミュレーション結果を参照して説明する。図１６は、実施の形態にかかる半導体装置のオン状態における正孔電流密度を示す特性図である。図１７，１８は、実施の形態にかかる半導体装置の順方向電圧阻止時の内部状態を示す特性図である。図１７には、ドーピング濃度分布を示す。図１８には、等電位線を示す。図１６〜１８に示すシミュレーションは、上述した半導体装置の製造方法に記載する設計条件で作製（製造）されたトレンチゲート型ＩＧＢＴについての検証結果である。図１６〜１８の断面図下側に示す目盛りは、トレンチが短手方向における、半導体装置を構成する各領域の寸法を示す。また、図１６〜１８では、コレクタ側を図示省略する。
【００６８】
ＩＧＢＴのターンオン動作は、次の通りである。オフ状態において、ゲート電極７をエミッタ電極１２に対して同電位にした状態で、コレクタ電極１６をエミッタ電極１２に対して高電位にする。この状態では、ｎ-ドリフト層１とｐベース層２との間の逆バイアス接合により、その逆耐電圧以下ではｎ-ドリフト層１とｐベース層２とのｐｎ接合から空乏層が伸び、ＩＧＢＴは阻止状態となる。そして、この状態で、ゲート電極７をエミッタ電極１２に対して高電位にすることにより、ゲート電極７に電荷が蓄積され始める。同時に、ｐベース層２の、ゲート絶縁膜６に接する領域に、ｎ型に反転したｎチャネル領域（図示せず）が形成される。
【００６９】
ｎ+エミッタ領域３とｎ-ドリフト層１の間にｎチャネル領域が形成されると、このｎチャネル領域を通る通路では、逆バイアス接合が消える。したがって、エミッタ電極１２からｎ+エミッタ領域３およびｎチャネル領域を通ってｎ-ドリフト層１に、電子が注入される。この電子の注入が起こると、コレクタ側のｐｎ接合が順バイアスされるので、ｐコレクタ層１５からｎ-ドリフト層１に、少数キャリアである正孔が注入される。正孔がｎ-ドリフト層１に注入されると、ｎ-ドリフト層１においてキャリアについての中性条件を保つために多数キャリアである電子濃度が高くなり、ｎ-ドリフト層１の抵抗が低くなる、いわゆる伝導度変調が起こる。このときにコレクタ電極１６とエミッタ電極１２の間に流れる電流による電圧降下が、オン電圧である。
【００７０】
上述したように酸化膜層８を設けることにより、トレンチ５と酸化膜層８との間のメサ領域の幅が狭くなっているため、この狭いメサ領域に正孔電流が集中する。図１６のシミュレーション結果に示すように、実施の形態にかかるＩＧＢＴにおいては、ｎ半導体層４における酸化膜層８とトレンチ５側部との第２間隔ｄ２は０．４μｍと狭くしている。このため、ｎ半導体層４の、酸化膜層８とトレンチ５側部とに挟まれた領域（以下、低濃度ｎ領域とする）４１では、正孔電流密度が非常に大きく、電圧降下が大きくなる。その一方で電子電流は主にトレンチ５側部に沿って形成される低抵抗な電子蓄積層４２を流れるため、電圧降下は小さい。したがって、高濃度ｎ領域である電子蓄積層４２に対してより低濃度なｎ半導体層４は正電位にバイアスされる。このため、電子蓄積層４２からｎ半導体層４へ向けて電子が注入され、ｎ半導体層４および、ｎ-ドリフト領域１の、ｎ半導体層４に接する部分の電子濃度が上昇する。そして、電子濃度が上昇することにより、キャリアについての中性条件を保つために多数キャリアである正孔濃度も高くなる。このため、電気抵抗が減少し、オン電圧が低減される。
【００７１】
ＩＧＢＴのターンオフ動作は、次の通りである。オン状態において、エミッタ電極１２とゲート電極７の間の電圧が閾値以下になると、ゲート電極７に蓄積されていた電荷がゲート抵抗を介してゲート駆動回路へ放電される。それによって、ｐベース層２においてｎ型に反転していたチャネル領域がｐ型に戻り、ｎチャネル領域がなくなる。したがって、エミッタ電極１２からｎ-ドリフト層１への電子の供給がなくなる。しかし、ｎ-ドリフト層１内に蓄積されている電子および正孔がそれぞれコレクタ電極１６およびエミッタ電極１２へ掃き出されるか、または、再結合して消滅するまで、電流が流れ続ける。そして、ｎ-ドリフト層１内の電子と正孔が消滅した後に電流が流れなくなり、ＩＧＢＴがオフ状態となる。ｎ-ドリフト層１とｐベース層２とのｐｎ接合から空乏層が伸び、印加電圧が保持される。
【００７２】
図１７のシミュレーション結果に示すように、実施の形態にかかるＩＧＢＴおいては、ｎ半導体層４のドーピング濃度を１×１０17ｃｍ-3程度と高くするが、ｎ半導体層４における酸化膜層８とトレンチ５側部との第２間隔ｄ２が狭い。このため、ＩＧＢＴが電圧阻止状態に遷移するとき、ｎ半導体層４は空乏化しやすく電界集中は起きにくい。したがって、耐圧が低下することはない。また、図１８に示すように、トレンチ５の底面よりもコレクタ側にあるｐ+フローティング層１１は、トレンチ５の底面のコーナー部付近５１の等電位線曲率を緩和する効果がある。このため、トレンチ５の底面のコーナー部における絶縁破壊を防止することができる。また、図１６〜１８に示すシミュレーション結果においては、１３００Ｖ耐圧クラスを得ることができることが確認された。
【００７３】
また、従来、ＩＧＢＴではオフ状態のときにゲート電極に正電圧を印加することにより、ＩＧＢＴはオン状態に遷移する。このオフ状態からオン状態に遷移するまでのターンオン期間にゲート電極への印加電圧が閾値以上となり、エミッタ側からｎチャネル領域を経由してｎ-ドリフト層に電子電流が流れ込むことにより、コレクタ側からｎ-ドリフト層に正孔電流が流れ始める。電流が流れ始めたときＩＧＢＴの内部では高電解領域が広がっており、ｎ-ドリフト層へ向かって移動している電子および正孔の存在により空間電荷分布が変化する。空間電荷分布の変化により電界分布が変化し、ｎ-ドリフト層の、ゲート絶縁膜に接する部分の電位が上昇するため、ゲート絶縁膜を介してｎ-ドリフト層からゲート電極へ向かって変位電流が流れ、さらにゲート駆動回路へと流れ込む。これにより、ゲート端子からゲート電極までの直流抵抗であるゲート抵抗における電圧降下が増大し、ゲート電圧が上昇する。その結果、コレクタ電流がさらに増大するという正帰還が起きる。
【００７４】
それに対して、実施の形態にかかるＩＧＢＴにおいては、オン状態のときのｎ半導体層４の正孔電流密度が非常に大きくなるため、ゲート絶縁膜６がｎ型領域（ｎ-ドリフト層１）に接する部分の面積を低減することができる。これにより、ゲート電極を介してゲート駆動回路へ流れ込む変位電流が少なくなり、上述した正帰還が起こりにくくなる。したがって、例えばＩＧＢＴをブリッジ接続して構成したインバータ回路（不図示）において、対向アームに逆並列に接続され負荷電流を還流させる還流ダイオードの逆回復動作を緩やかにすることができ、逆回復ピーク電流を減少させることができる。これにより、還流ダイオードにかかるサージ電圧の上昇を抑制することができるため、還流ダイオードの逆回復時におけるノイズの発生を低減し、素子破壊を回避することができる。
【００７５】
次に、実施の形態にかかる半導体装置の別の一例について説明する。図示省略するが実施の形態にかかる半導体装置の別の一例として、さらに、ｐ+高濃度領域１１の内部に溝を設けて、この溝の内側に絶縁膜を介して導電体層を充填させた構成としてもよい。具体的には、例えば、エミッタ電極１２側からｐ半導体層９を貫通しｐ+高濃度領域１１に達する第２トレンチ（溝）を設ける。そして、第２トレンチの側壁および底面に沿って第２トレンチの内部に第２ゲート絶縁膜を形成し、第２ゲート絶縁膜の内側をエミッタ電極またはゲート電極と電気的に接続されたポリシリコン電極（導電体層）で埋め込む。実施の形態にかかる半導体装置の別の一例のその他の構成は、実施の形態にかかる半導体装置と同様である。第２トレンチ、第２ゲート絶縁膜および、第２トレンチの内部のポリシリコン電極は、それぞれ、上述した実施の形態にかかる半導体装置の製造方法におけるトレンチ５、ゲート絶縁膜６およびゲート電極７と同時に形成されてもよい。
【００７６】
第２トレンチの内部にエミッタ電位のポリシリコン電極を埋め込んだ場合、ｐ半導体層９およびｐ+高濃度領域１１はエミッタ電位に近い電位に固定される。一方、第２トレンチの内部にゲート電位のポリシリコン電極を埋め込んだ場合、ｐ半導体層９およびｐ+高濃度領域１１はゲート電位に近い電位に固定される。第２トレンチの内部に埋め込んだポリシリコン電極がエミッタ電位およびゲート電位のいずれの電位であっても、ｐ+高濃度領域１１の電位が一定の電位に固定されやすくなり、スイッチング動作時の耐圧低下を防止することができる。
【００７７】
以上、説明したように、実施の形態によれば、ダミートレンチを設けていないため、複数のトレンチ内部にそれぞれ側壁および底面に沿って形成される絶縁膜はゲート絶縁膜のみとなる。このため、出荷試験のスクリーニングにおいて初期欠陥を含むデバイスとして取り除くことができる。実施の形態においては、ダミートレンチを設けた従来の半導体装置で得られる効果を、ゲートトレンチの底面よりもコレクタ側の位置にｐ+フローティング層を設けること、ゲートトレンチ以外にトレンチ構造を設けないこと、および、ゲートトレンチとｐフローティング層とを酸化膜層により分離すること、により得ることができる。
【００７８】
具体的には、ゲートトレンチの底面よりもコレクタ側の位置にｐ+フローティング層を設けることにより、上述したように順方向電圧阻止状態のときのゲートトレンチ底面のコーナー部の電界が緩和され、所望の耐圧を得ることができる。また、ゲートトレンチ以外にトレンチ構造を設けないことにより、ゲート絶縁膜とｎ-ドリフト層とが対向する部分の面積が極めて少ないため、ゲート−コレクタ間の寄生容量（Ｑｇｃ）が低減される。これにより、ターンオン時およびターンオフ時に出現するミラー容量成分が小さく、スイッチング動作を高速化することができる。したがって、キャリア周波数の高い回路にも適用することができる。スイッチング動作が高速化されることにより、損失を小さくすることができ、電力変換回路における変換効率を向上することができる。また、ゲートトレンチとｐフローティング層とを酸化膜層により分離することにより、ターンオン時にｐフローティング層の電位が変位することによるゲート駆動回路への変位電流の流入を防止することができる。したがって、信頼性の高い半導体装置を提供することができる。
【００７９】
また、実施の形態によれば、ダミートレンチを設けていないため、トレンチピッチの微細化による単位面積あたりのトレンチ数は、ダミートレンチを設けた従来の半導体装置に比べて少ない。したがって、トレンチ形成不良が生じることを低減することができ、ウェハプロセスにおける良品率を向上させることができる。また、実施の形態によれば、メサ領域の第１間隔を広くし、かつ第２間隔を狭くすることにより、オン電圧低減と製造容易性とを両立することができる。
【００８０】
また、実施の形態によれば、トレンチの底面よりもコレクタ側の位置にｐ+フローティング層を設けることにより、順方向電圧阻止状態のときのトレンチ底面のコーナー部における電界が緩和される。これにより、所望の耐圧を得ることができる。また、実施の形態によれば、ゲートトレンチとｐフローティング層とを酸化膜層により分離することにより、従来のようにゲートトレンチとｐフローティング層とが接しないため、ｐフローティング層からゲート電極へ変位電流が流れ込むことはない。したがって、ゲート抵抗における電圧降下を低減することができ、ゲート電圧が上昇することを低減することができる。
【００８１】
また、実施の形態によれば、半導体基板上に堆積した酸化膜層を選択的に除去した後、酸化膜層が除去された部分にｎ半導体層およびｐベース層をエピタキシャル成長させることにより、図１に示すトレンチゲート構造を有する半導体装置を容易に作製することができる。
【００８２】
以上において本発明では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。この場合、オン時にゲートトレンチの側部に沿った低抵抗の領域は正孔蓄積層となる。
【産業上の利用可能性】
【００８３】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、インバータなどの電力変換装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００８４】
１  ｎ-ドリフト層
２  ｐベース層
３  ｎ+エミッタ領域
４  ｎ半導体層
５  トレンチ
６  ゲート絶縁膜
７  ゲート電極
８  酸化膜層
９  ｐ半導体層
１０  半導体基板
１１  ｐ+高濃度領域
１２  エミッタ電極
１３  層間絶縁膜
１４  ｎフィールドストップ層
１５  ｐコレクタ層
１６  コレクタ電極
ｄ１  ｐベース層における酸化膜層とトレンチ側部との第１間隔
ｄ２  ｎ半導体層における酸化膜層とトレンチ側部との第２間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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