(57)【要約】【課題】接続不良の発生を防止することができるピラー電極を備えた半導体装置および半導体装置の製造方法を提供すること。【解決手段】実施形態によれば、半導体装置が提供される。半導体装置は、半導体チップと、ピラー電極と、金属膜とを備える。ピラー電極は、半導体チップの表面に設けられ、ニッケルを主成分とする。金属膜は、ピラー電極の頂面に設けられ、はんだとの接合によってピラー電極との界面まではんだと合金化してピラー電極とはんだとの合金化を防止する合金膜となる特性および膜厚を有する。【選択図】図１Ｂ
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【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップの表面に設けられ、ニッケルを主成分とするピラー電極と、
前記ピラー電極の頂面に設けられ、はんだとの接合によって前記ピラー電極との界面まで前記はんだと合金化して前記ピラー電極と前記はんだとの合金化を防止する特性および膜厚を有する金属膜と
を備えることを特徴とする半導体装置。
【請求項２】
前記金属膜は、
銅を主成分とする
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属膜は、
膜厚が１ミクロン未満である
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体チップは、
一方の表面に、前記ピラー電極および前記金属膜を備え、他方の表面に、はんだバンプを備える
ことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
半導体チップの表面に、ニッケルを主成分とするピラー電極を形成する工程と、
前記ピラー電極の頂面に、はんだとの接合によって前記ピラー電極との界面まで前記はんだと合金化して前記ピラー電極と前記はんだとの合金化を防止する特性および膜厚を有する金属膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、複数枚の半導体チップをチップオンチップ接続することで実装面積を低減した半導体装置がある。かかる半導体装置では、一方の半導体チップの接合面に設けられた金バンプと、他方の半導体チップの接合面に設けられたはんだバンプとを接合させてチップオンチップ接続させることが一般的である。
【０００３】
また、近年では、半導体チップの微細化および低コスト化を図るため、一方の半導体チップの接合面に、金バンプに代えてニッケルや銅によって形成されたピラー電極を設けることが検討されている。
【０００４】
しかしながら、ニッケルによって形成されたピラー電極は、表面が酸化して、はんだバンプとの接合面に酸化膜が形成されることがある。かかる酸化膜は、チップオンチップ接続後のピラー電極と、はんだバンプとの間に接続不良を生じさせる。
【０００５】
一方、銅によってピラー電極を形成した場合、チップオンチップ接続後のはんだと銅との界面にカーケンダルボイドが生じる。かかるカーケンダルボイドは、成長してクラックとなり、接続不良の原因となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１００８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、接続不良の発生を防止することができるピラー電極を備えた半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態によれば、半導体装置が提供される。半導体装置は、半導体チップと、ピラー電極と、金属膜とを備える。前記ピラー電極は、前記半導体チップの表面に設けられ、ニッケルを主成分とする。前記金属膜は、前記ピラー電極の頂面に設けられ、はんだとの接合によって前記ピラー電極との界面まで前記はんだと合金化して前記ピラー電極と前記はんだとの合金化を防止する合金膜となる特性および膜厚を有する。
【図面の簡単な説明】
【０００９】
【図１Ａ】実施形態に係る半導体装置の断面を示す模式図。
【図１Ｂ】図１Ａにおける破線枠の内部を示す拡大図。
【図１Ｃ】実施形態に係るはんだ接続後の導電性ピラーと、はんだバンプとの接続部を示す断面模式図。
【図２】実施形態に係る導電性ピラーの形成工程を示す断面模式図。
【図３】実施形態に係るはんだバンプの形成工程を示す断面模式図。
【図４】実施形態に係る半導体装置の実装工程の一例を示す断面模式図。
【発明を実施するための形態】
【００１０】
以下に、添付図面を参照して、実施形態に係る半導体装置および半導体装置の製造方法を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。図１Ａは、実施形態に係る半導体装置１の断面を示す模式図である。
【００１１】
図１Ａに示すように、実施形態に係る半導体装置１は、半導体チップ１０を備える。半導体チップ１０は、例えば、半導体メモリ等の複数の半導体素子（図示略）が形成されたデバイス層１１と、デバイス層１１の一方の面を被覆する絶縁膜１２ａと、デバイス層１１の他方の面を被覆する絶縁膜１２ｂとを備える。また、半導体チップ１０は、デバイス層１１に形成された半導体素子と接続された複数の電極１３を備える。
【００１２】
また、半導体装置１は、半導体チップ１０の一方の面（以下、「上面」と記載する）に、複数の導電性ピラー２０を備える。これらの各導電性ピラー２０は、各電極１３の一端（以下、「上端」と記載する）にそれぞれ設けられ、文字通り導電性の材料によって形成されたピラー（柱）形状の接続端子である。かかる導電性ピラー２０は、はんだよりも硬質な材料によって形成される。なお、導電性ピラー２０の構造の詳細については、図１Ｂを参照して後述する。
【００１３】
さらに、半導体装置１は、半導体チップ１０の他方の面（以下、「下面」と記載する）に、複数のはんだバンプ３０を備える。これらの各はんだバンプ３０は、各電極１３の他端（以下、「下端」と記載する）にそれぞれ設けられた接続端子である。なお、はんだバンプ３０の詳細な構造については、図１Ｂを参照して後述する。
【００１４】
このように、半導体装置１は、半導体チップ１０の上面に、はんだよりも硬質な材料によって形成された導電性ピラー２０を備え、半導体チップ１０の下面に、はんだバンプ３０を備える。
【００１５】
これにより、導電性ピラー２０が設けられた側の面を搬送用の冶具に当接させて搬送することで、搬送時に、はんだバンプ３０が冶具と接触して破損することを防止することができる。なお、かかる点については、図４を参照して後述する。
【００１６】
また、半導体装置１は、半導体チップ１０を貫通する各電極１３の上端に、導電性ピラー２０をそれぞれ備え、各電極１３の下端に、はんだバンプ３０をそれぞれ備える。これにより、図１Ａに示すように、半導体装置１の上面と、他の半導体装置１の下面とを対向させ、対応する導電性ピラー２０と、はんだバンプ３０との位置を合わせた状態で接合させることにより、半導体装置１同士をチップオンチップ接続させることができる。
【００１７】
また、半導体装置１の導電性ピラー２０は、はんだバンプ３０と接合（はんだ接続）させた場合に、はんだバンプ３０との間で接続不良が生じることを防止可能な構造を備える。以下、実施形態に係る導電性ピラー２０およびはんだバンプ３０の構造の一例について、図１Ｂを参照して詳細に説明する。図１Ｂは、図１Ａにおける破線枠の内部を示す拡大図であり、図１Ｃは、はんだ接続後の導電性ピラー２０と、はんだバンプ３０との接続部を示す断面模式図である。
【００１８】
図１Ｂに示すように、導電性ピラー２０の接合相手となるはんだバンプ３０は、基端（電極１３の下端）側から先端側へ向けて順に形成されたＴｉ（チタン）膜３１、Ｃｕ（銅）膜３２、Ｎｉ（ニッケル）層３３および、はんだ層３４を備える。
【００１９】
かかるはんだ層３４は、Ｓｎ（すず）を主成分とし、Ｓｎ以外に、Ｐｂ（鉛）、Ｉｎ（インジウム）、およびＢｉ（ビスマス）を含む。なお、はんだバンプ３０の形成工程の一例については、図３を参照して後述する。
【００２０】
一方、導電性ピラー２０は、基端（電極１３の上端）側から先端側へ向けて順に形成されたＴｉ膜２１と、Ｃｕ膜２２と、Ｎｉを主成分とするピラー電極２３とを備える。
【００２１】
さらに、導電性ピラー２０は、ピラー電極２３の頂面に金属膜２４を備える。かかる金属膜２４は、はんだとの接合によってピラー電極２３との界面まではんだと合金化して、ピラー電極２３のＮｉとはんだとの合金化を防止する合金膜２４ａ（図１Ｃ参照）となる特性および膜厚を有する。
【００２２】
かかる特性を有する金属としてはＡｕ、Ａｇ（銀）、Ｃｕ等が存在するが、本実施形態に係る導電性ピラー２０は、ＡｕやＡｇに比べてコストが低いＣｕを主成分として形成された金属膜２４をピラー電極２３の頂面に備える。このように、実施形態に係る半導体装置１は、Ｃｕを主成分とする金属膜２４を備えるので、低コストで製造することができる。
【００２３】
かかる導電性ピラー２０と、はんだバンプ３０とを接合（はんだ接続）した場合、図１Ｃに示すように、金属膜２４のＣｕは、ピラー電極２３との界面まではんだと合金化して、ピラー電極２３のＮｉとはんだとの合金化を防止する合金膜２４ａとなる。
【００２４】
このように、半導体装置１では、導電性ピラー２０と、はんだバンプ３０とを接合した場合に、合金膜２４ａが、はんだ層３４のはんだと、ピラー電極２３のＮｉとの合金化を防止する。
【００２５】
これにより、半導体装置１では、ピラー電極２３のＮｉが、はんだ層３４のはんだと合金化することで、はんだ層３４からピラー電極２３側へはんだが過剰に取り込まれ、はんだ層３４にクラックが生じて接続不良が発生することを防止することができる。
【００２６】
具体的には、はんだバンプ３０のはんだ層３４は、他の金属よりも軟質であるため、チップオンチップ接続をした場合に、半導体チップ１０間で緩衝部材としても機能するものである。
【００２７】
しかしながら、ピラー電極２３のＮｉとはんだ層３４のはんだとの合金化が進むと、はんだ層３４からピラー電極２３側へはんだが過剰に取り込まれ、緩衝部材として機能するはんだの量が不足してはんだ層３４にクラックが生じ、接続不良を起こす虞がある。
【００２８】
これに対し、半導体装置１では、導電性ピラー２０と、はんだバンプ３０とを接合しても、金属膜２４ａがピラー電極２３のＮｉとはんだ層３４のはんだとの合金化を防止するので、はんだ層３４からピラー電極２３側へはんだが取り込まれることがない。
【００２９】
したがって、半導体装置１によれば、導電性ピラー２０と、はんだバンプ３０とを接合した場合に、はんだ層３４にクラックが生じることを抑制することができるので、接続不良の発生を防止することができる。
【００３０】
また、導電性ピラー２０と、はんだバンプ３０とを接合した場合、金属膜２４（図１Ｂ参照）のＣｕは、図１Ｃに示すように、残らずはんだと合金化して合金膜２４ａとなるので、合金膜２４ａの内部でカーケンダルボイドが生じることがない。したがって、半導体装置１によれば、カーケンダルボイドに起因した接続不良の発生を防止することができる。
【００３１】
また、金属膜２４は、ピラー電極２３の頂面に強固な酸化膜が形成されることを防止する。このように、導電性ピラー２０では、ピラー電極２３の頂面に酸化膜が形成されることがないので、ピラー電極２３頂面の酸化膜に起因した接続不良の発生を防止することができる。
【００３２】
なお、金属膜２４は、Ｃｕを主成分とするため表面に薄い酸化膜が形成されることがあるが、Ｃｕの表面に形成される酸化膜は、Ｎｉの表面に形成される酸化膜ほど強固ではない。このため、金属膜２４の表面に生じた酸化膜は、ウェットまたはドライエッチングによって容易に除去することができる。
【００３３】
したがって、実施形態に係る導電性ピラー２０は、基端から先端までＮｉによって形成されて表面に強固な酸化膜が形成されやすい導電性ピラーに比べ、はんだバンプ３０と接合させても、はんだバンプ３０との間に接続不良が生じることがない。
【００３４】
次に、図２を参照して実施形態に係る導電性ピラー２０の形成工程について説明する。図２は、実施形態に係る導電性ピラー２０の形成工程を示す断面模式図である。半導体チップ１０（図１Ａ参照）の上面に導電性ピラー２０を形成する場合、図２に示すように、まず、半導体チップ１０の上面を被覆する絶縁膜１２ａを選択的に除去することによって電極１３の上面を露出させる（ステップＳ１０１）。
【００３５】
かかるステップＳ１０１では、例えば、フォトリソグラフィーを用い、電極１３の上面を被覆している絶縁膜１２ａの上面が選択的に露出するようにパターニングしたレジスト４１を絶縁膜１２ａの上面に形成する。
【００３６】
その後、レジスト４１をマスクとして、例えば、ＲＩＥ（Reactive  Ion  Etching）を行なうことにより、レジスト４１によって被覆されていない部分の絶縁膜１２ａを選択的に除去して電極１３の上面を露出させる。
【００３７】
続いて、レジスト４１を除去した後、上面を露出させた電極１３および絶縁膜１２ａの上面に、Ｔｉ膜２１およびＣｕ膜２２をスパッタリングによって順次形成する（ステップＳ１０２）。
【００３８】
その後、フォトリソグラフィーを用い、導電性ピラー２０の形成位置に開口を設けたレジスト４２をＣｕ膜２２の上面に形成した後、レジスト４２の開口内に、Ｎｉ層２３ａと、Ｃｕを主成分とする金属膜２４とを電界メッキによって順次形成する（ステップＳ１０３）。
【００３９】
続いて、レジスト４２を除去し（ステップＳ１０４）、Ｎｉ層２３ａおよび金属膜２４をマスクとしてウェットエッチングを行なう。これにより、Ｎｉ層２３ａおよび金属膜２４によって被覆されていない部分のＴｉ膜２１およびＣｕ膜２２が除去されて導電性ピラー２０が完成する（ステップＳ１０５）。なお、レジスト４２を除去した後のＮｉ層２３ａが、導電性ピラー２０におけるピラー電極２３となる。
【００４０】
ここで、ピラー電極２３の頂面に形成する金属膜２４の膜厚が薄すぎると、導電性ピラー２０と、はんだバンプ３０とを接合させた場合に、ピラー電極２３のＮｉとはんだとの合金化を防止可能な膜厚の合金膜２４ａ（図１Ｃ参照）が形成されない。
【００４１】
一方、金属膜２４の膜厚が厚すぎると、導電性ピラー２０と、はんだバンプ３０とを接合させた場合に、金属膜２４中で、はんだと合金化しないＣｕが残ってしまいカーケンダルボイドが生じる。
【００４２】
そこで、本実施形態では、電界メッキの時間および電流値を調整することにより、膜厚が少なくとも１ミクロン未満、好適には０．２〜０．６ミクロンの金属膜２４を形成する。これにより、金属膜２４は、導電性ピラー２０と、はんだバンプ３０とを接合させた場合に、ピラー電極２３との界面まで確実にはんだと合金化して、ピラー電極２３のＮｉとはんだとの合金化を防止可能な合金膜２４ａとなる。
【００４３】
したがって、実施形態に係る製造方法により製造された半導体装置１によれば、例えば、直径が２０ミクロン以下の微細なピラー電極２３であっても、ピラー電極２３と、はんだバンプ３０との接続不良を確実に防止することができる。
【００４４】
なお、成膜した金属膜２４の膜厚は、例えば、ＴＥＭ（Transmission  Electron  Microscope)やＳＥＭ（Scanning  Electron  Microscope）等の電子顕微鏡によって測定および検査を行なうことができる。
【００４５】
次に、図３を参照して実施形態に係るはんだバンプ３０の形成工程について説明する。図３は、実施形態に係るはんだバンプ３０の形成工程を示す断面模式図である。なお、以下では、図３と図１Ａおよび図１Ｂとの対応関係を明確化するため、半導体チップ１０の下面を下へ向けた状態で、はんだバンプ３０を形成する工程について説明するが、はんだバンプ３０は、半導体チップ１０の下面を上へ向けた状態で形成してもよい。
【００４６】
半導体チップ１０（図１Ａ参照）の下面にはんだバンプ３０を形成する場合、図３に示すように、まず、半導体チップ１０の下面を被覆する絶縁膜１２ｂを選択的に除去することによって電極１３の下面を露出させる（ステップＳ２０１）。
【００４７】
かかるステップＳ２０１では、例えば、フォトリソグラフィーを用い、電極１３の下面を被覆している絶縁膜１２ｂの下面が選択的に露出するようにパターニングしたレジスト４３を絶縁膜１２ｂの下面に形成する。その後、レジスト４３をマスクとして、例えば、ＲＩＥを行なうことにより、レジスト４３によって被覆されていない部分の絶縁膜１２ｂを選択的に除去して電極１３の下面を露出させる。
【００４８】
続いて、レジスト４３を除去した後、下面を露出させた電極１３および絶縁膜１２ｂの下面に、Ｔｉ膜３１およびＣｕ膜３２をスパッタリングによって順次形成する（ステップＳ２０２）。
【００４９】
その後、フォトリソグラフィーを用い、はんだバンプ３０の形成位置に開口を設けたレジスト４４をＣｕ膜３２の下面に形成した後、レジスト４４の開口内に、Ｎｉ層３３と、はんだ層３４とを電界メッキによって順次形成する（ステップＳ２０３）。なお、本実施形態では、Ｓｎ（すず）を主成分とし、Ｓｎ以外に、Ｐｂ（鉛）、Ｉｎ（インジウム）、およびＢｉ（ビスマス）を含むはんだ層３４を形成する。
【００５０】
続いて、レジスト４４を除去し（ステップＳ２０４）、Ｎｉ層３３およびはんだ層３４をマスクとしてウェットエッチングを行なう。これにより、Ｎｉ層３３およびはんだ層３４によって被覆されていない部分のＴｉ膜３１およびＣｕ膜３２が除去される。最後に、所定の熱処理を行うことによって、はんだ層３４の頂面を半球形状に変形させて、はんだバンプ３０が完成する（ステップＳ２０５）。
【００５１】
次に、図４を参照して実施形態に係る半導体装置１の実装工程について説明する。図４は、実施形態に係る半導体装置１の実装工程の一例を示す断面模式図である。以下では、半導体装置１上に、半導体装置１と同一構成の半導体装置１ａを積層してチップオンチップ接続する実装工程について説明する。
【００５２】
半導体装置１上に、半導体装置１ａを積層してチップオンチップ接続する場合、図４に示すように、搬送用の冶具５の吸着面によって半導体チップ１０の上面側を吸着させて保持させ、接続対象の半導体装置１の上方まで搬送させる（ステップＳ３０１）。
【００５３】
このとき、仮に半導体チップ１０の上下両面に、はんだバンプ３０が設けられていた場合、上面のはんだバンプ３０が冶具５に当接して変形したり、はんだバンプ３０が冶具５に貼り付いて半導体チップ１０から脱落したりして歩留まりが低下することがある。
【００５４】
これに対して、本実施形態に係る半導体装置１および１ａは、半導体チップ１０の上面に、はんだよりも硬質な導電性ピラー２０を備え、半導体チップ１０の下面に、はんだバンプ３０を備える。
【００５５】
これにより、本実施形態に係る半導体装置１および１ａは、冶具５によって半導体チップ１０の上面側が吸着保持されても、導電性ピラー２０が冶具５との当接によって変形したり、冶具５側へ貼りついて半導体チップ１０から脱落したりすることがない。
【００５６】
しかも、本実施形態に係る実装工程によれば、搬送時に、はんだバンプ３０が冶具５の吸着面と接触することがないので、はんだバンプ３０の変形や脱落を防止することができる。このように、本実施形態に係る半導体装置１および１ａは、冶具５によって搬送しても破損することがないので、歩留まりの低下を防止することができる。
【００５７】
半導体装置１ａの実装工程の説明に戻り、半導体装置１ａの搬送が完了すると、冶具５を降下させて半導体装置１ａの下面に設けられたはんだバンプ３０の頂面を半導体装置１の上面に設けられた導電性ピラー２０の頂面へ当接させる（ステップＳ３０２）。
【００５８】
このとき、ピラー電極２３に設けられた金属膜２４の表面が酸化されていた場合には、導電性ピラー２０と、はんだバンプ３０とを当接させる前に、酸化された金属膜２４の表面を洗浄する。例えば、金属膜２４の表面に対し、塩酸や硫酸等のエッチャントを用いたウェットエッチング、またはＡｒ（アルゴン）等のプラズマを用いたドライエッチングを施すことで金属膜２４の表面を洗浄する。
【００５９】
続いて、半導体装置１および半導体装置１ａを所定温度（例えば、２８０℃程度）まで加熱する。これにより、半導体装置１ａの下面に設けられたはんだバンプ３０と、半導体装置１の上面に設けられた導電性ピラー２０とが接合されて半導体装置１ａの半導体装置１へのチップオンチップ接続が完了する（ステップＳ３０３）。
【００６０】
このとき、半導体装置１ａの下面に設けられたはんだバンプ３０のはんだ層３４と、半導体装置１の上面に設けられた導電性ピラー２０のピラー電極２３との間に、はんだとＣｕとの合金膜２４ａ（図１Ｃ参照）が形成される。
【００６１】
上述したように、実施形態に係る製造方法によって製造される半導体装置１および１ａは、半導体チップ１０と、ピラー電極２３と、金属膜２４とを備える。そして、ピラー電極２３は、半導体チップ１０の一方の面に設けられ、Ｎｉを主成分とする。
【００６２】
また、金属膜２４は、ピラー電極２３の頂面に設けられ、はんだとの接合によってピラー電極２３との界面まではんだと合金化してピラー電極２３とはんだとの合金化を防止する合金膜２４ａとなる特性および膜厚を有する。
【００６３】
これにより、半導体装置１および１ａは、ピラー電極２３の頂面に設けられた金属膜２４と、はんだバンプ３０とを接合させた場合に、ピラー電極２３と、はんだバンプ３０との間に接続不良が生じることを防止することができる。
【００６４】
また、実施形態に係る半導体装置１および１ａの金属膜２４は、Ｃｕを主成分とする。これにより、実施形態に係る半導体装置１および１ａは、ＡｕやＡｇによって金属膜２４を形成する場合に比べて低コストでの製造が可能である。
【００６５】
また、実施形態に係る半導体装置１および１ａの金属膜２４は、膜厚が１ミクロン未満である。これにより、実施形態に係る半導体装置１および１ａの金属膜２４は、はんだバンプ３０と接合した場合に、ピラー電極２３との界面まで確実にはんだと合金化するので、カーケンダルボイドに起因した接続不良の発生を防止することができる。
【００６６】
なお、半導体装置１および１ａは、頂面に金属膜２４を備えたピラー電極２３が半導体チップ１０の上下両面に設けられていてもよい。かかる構成とした場合、半導体装置１および１ａは、接続相手となる他の半導体装置の接続面に、はんだバンプ３０が設けられていれば、はんだバンプ３０との間に接続不良が発生することを防止することができる。
【００６７】
なお、上記した実施形態では、金属膜２４の主成分がＣｕである場合について説明したが、金属膜２４をＡｕまたはＡｇによって形成した場合には、はんだとの接合により形成される合金膜２４ａの抵抗値をより低く抑えることができる。
【００６８】
また、実施形態に係る半導体装置１および１ａの半導体チップ１０は、導電性ピラー２０が設けられる一方の面とは逆側の他方の面に、はんだバンプ３０を備える。これにより、半導体装置１および１ａは、導電性ピラー２０が設けられる一方の面を搬送用の冶具５へ吸着させて搬送することで、搬送中にはんだバンプ３０が破損することを防止することができる。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１、１ａ  半導体装置、  １０  半導体チップ、  １１  デバイス層、  １２ａ、１２ｂ  絶縁膜、  １３  電極、  ２０  導電性ピラー、  ３０  はんだバンプ、  ２１、３１  Ｔｉ膜、  ２２、３２  Ｃｕ膜、  ２３  ピラー電極、  ２３ａ、３３  Ｎｉ層、  ２４  金属膜、  ２４ａ  合金膜、  ３４  はんだ層、  ４１〜４４  レジスト
【図１Ａ】
2013187258.tif 000003
【図１Ｂ】
2013187258.tif 000004
【図１Ｃ】
2013187258.tif 000005
【図２】
2013187258.tif 000006
【図３】
2013187258.tif 000007
【図４】
2013187258.tif 000008