(57)【要約】【課題】パーティクルの付着を抑制しつつ、基板に印字することができる半導体装置の製造方法を提供する。【解決手段】ＭＯＳＦＥＴ１の製造方法は、半導体からなる基板１０を準備する工程と、基板１０の主表面１０Ａの少なくとも一部を覆うように保護膜２０を形成する工程と、保護膜２０が形成された主表面１０ＡにレーザＬｂを照射することにより基板１０に印字する工程とを備えている。保護膜２０を形成する工程では、基板１０を構成する半導体よりもバンドギャップが大きい材料からなる保護膜２０が形成される。基板１０に印字する工程では、基板１０を構成する半導体よりも保護膜２０を構成する材料による吸収率が小さい波長のレーザＬｂが照射される。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体からなる基板を準備する工程と、
前記基板の一方の主表面の少なくとも一部を覆うように保護膜を形成する工程と、
前記保護膜に覆われた前記一方の主表面に光を照射することにより前記基板に印字する工程とを備え、
前記保護膜を形成する工程では、前記基板を構成する半導体よりもバンドギャップが大きい材料からなる前記保護膜が形成され、
前記基板に印字する工程では、前記基板を構成する半導体よりも前記保護膜を構成する材料による吸収率が小さい波長の光が照射される、半導体装置の製造方法。
【請求項２】
前記基板を準備する工程では、炭化珪素からなる前記基板が準備され、
前記基板に印字する工程では、３８０ｎｍよりも短い波長の光が前記基板に照射される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保護膜を形成する工程では、ＳｉＯ２からなる前記保護膜が形成され、
前記基板に印字する工程では、１４０ｎｍよりも長い波長の光が前記基板に照射される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記保護膜を形成する工程では、前記基板を熱酸化することにより前記保護膜が形成される、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記保護膜をＢＨＦまたはＨＦにより除去する工程をさらに備える、請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記基板を準備する工程は、
ベース基板を準備する工程と、
前記ベース基板上にエピタキシャル成長層を形成する工程とを含み、
前記保護膜を形成する工程では、前記エピタキシャル成長層の前記ベース基板とは反対側の主表面上に前記保護膜が形成される、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、より特定的には、パーティクルの付着を抑制しつつ、基板に印字することができる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造においては、製品管理などを目的として、たとえばロット番号等の製品情報を基板に印字する工程が実施される。基板に印字する工程では、たとえばレーザの照射により基板表面を溶融させて印字するソフトマークや、高出力のレーザ照射により基板を掘り下げて印字するハードマークなどのレーザーマークが主に用いられる。特に、ソフトマークは、低出力のレーザ照射による印字方法であるため、レーザ照射により発生するパーティクルが少なく、たとえばエピタキシャル成長面への印字などに用いられる（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３９８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、ソフトマークの場合でも、レーザー照射により発生した熱により、基板を構成する元素が基板から離脱し（アブレーション）、この元素が大気中の酸素と結合してパーティクルを形成する場合がある。そして、このパーティクルが基板表面に付着することにより、当該基板を用いて製造される半導体装置の品質が劣化するという問題点がある。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的は、パーティクルの付着を抑制しつつ、基板に印字することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明に従った半導体装置の製造方法は、半導体からなる基板を準備する工程と、基板の一方の主表面の少なくとも一部を覆うように保護膜を形成する工程と、保護膜に覆われた上記一方の主表面に光を照射することにより基板に印字する工程とを備えている。保護膜を形成する工程では、基板を構成する半導体よりもバンドギャップが大きい材料からなる保護膜が形成される。基板に印字する工程では、基板を構成する半導体よりも保護膜を構成する材料による吸収率が小さい波長の光が照射される。
【０００７】
本発明に従った半導体装置の製造方法では、基板を構成する半導体よりもバンドギャップが大きい材料からなる保護膜が形成された後、保護膜が形成された上記一方の主表面に基板を構成する半導体よりも保護膜を構成する材料による吸収率が小さい波長の光が照射される。すなわち、本発明に従った半導体装置の製造方法では、上記一方の主表面を覆うように保護膜が形成された状態において、上記一方の主表面に達する光を照射することにより基板への印字が実施されるため、上記光照射によるパーティクルの発生が抑制される。このように、本発明に従った半導体装置の製造方法によれば、パーティクルの発生を抑制しつつ、基板に印字することができる。
【０００８】
上記半導体装置の製造方法において、基板を準備する工程では、炭化珪素からなる基板が準備されてもよい。そしてこの場合、基板に印字する工程では、３８０ｎｍよりも短い波長の光が基板に照射されてもよい。このように、炭化珪素からなる基板が採用される場合、３８０ｎｍよりも短い波長の光を照射することにより、容易に基板に印字することができる。
【０００９】
上記半導体装置の製造方法において、保護膜を形成する工程では、ＳｉＯ２からなる保護膜が形成されてもよい。この場合、基板に印字する工程では、１４０ｎｍよりも長い波長の光が基板に照射されてもよい。このように、基板に照射する光の波長を１４０ｎｍよりも長くすることにより、保護膜に吸収される光の割合が抑制され、容易に基板に印字することができる。
【００１０】
上記半導体装置の製造方法において、保護膜を形成する工程では、基板を熱酸化することにより保護膜が形成されてもよい。これにより、密着性に優れた保護膜を容易に形成することができる。
【００１１】
上記半導体装置の製造方法は、保護膜をＢＨＦまたはＨＦにより除去する工程をさらに備えていてもよい。これにより、ＳｉＯ２からなる保護膜を容易に除去することができる。
【００１２】
上記半導体装置の製造方法において、基板を準備する工程は、ベース基板を準備する工程と、ベース基板上にエピタキシャル成長層を形成する工程とを含んでいてもよい。また、保護膜を形成する工程では、エピタキシャル成長層のベース基板とは反対側の主表面上に保護膜が形成されてもよい。すなわち、上記半導体装置の製造方法においては、基板を構成するエピタキシャル成長層に印字されてもよい。
【発明の効果】
【００１３】
以上の説明から明らかなように、本発明に従った半導体装置の製造方法によれば、パーティクルの発生を抑制しつつ、基板に印字することができる。
【図面の簡単な説明】
【００１４】
【図１】ＭＯＳＦＥＴの構造を示す概略断面図である。
【図２】ＭＯＳＦＥＴの製造方法を概略的に示すフローチャートである。
【図３】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【００１５】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１６】
まず、本発明の一実施の形態に係る半導体装置の構造について、図１を参照して説明する。本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１は、たとえば炭化珪素からなり、主表面１０Ａを有する基板１０と、酸化膜３０と、ゲート電極４０と、ソース電極６０と、ドレイン電極７０とを備えている。基板１０は、ベース基板１１と、半導体層１２とを含んでいる。また、半導体層１２には、ドリフト領域１３と、ボディ領域１４と、ソース領域１６と、コンタクト領域１５とが形成されている。
【００１７】
ベース基板１１は、たとえばＮ（窒素）などのｎ型不純物を含むことにより、導電型がｎ型（第１導電型）となっている。ドリフト領域１３は、ベース基板１１の一方の主表面上に形成されている。ドリフト領域１３は、ベース基板１１と同様に、たとえばＮ（窒素）などのｎ型不純物を含むことにより導電型がｎ型となっている。また、ドリフト領域１３において、主表面１０Ａを含む領域にはマーク１０Ｂが印字されている。なお、マーク１０Ｂは、ドリフト領域１３の外縁部に形成されている。
【００１８】
ボディ領域１４は、主表面１０Ａを含み、ドリフト領域１３から見てベース基板１１とは反対側に形成されている。ボディ領域１４は、たとえばＡｌ（アルミニウム）やＢ（硼素）などのｐ型不純物を含むことにより、導電型がｐ型（第２導電型）となっている。
【００１９】
ソース領域１６は、主表面１０Ａを含み、ボディ領域１４に接触して形成されている。別の観点から説明すると、ソース領域１６は、平面的に見てボディ領域１４に取り囲まれるように形成されている。ソース領域１６は、たとえばＰ（リン）などのｎ型不純物を含むことにより、ベース基板１１およびドリフト領域１３と同様に、導電型がｎ型となっている。
【００２０】
コンタクト領域１５は、主表面１０Ａを含み、ソース領域１６に接触して形成されている。別の観点から説明すると、コンタクト領域１５は、平面的に見てソース領域１６に取り囲まれるように形成されている。コンタクト領域１５は、ボディ領域１４と同様に、たとえばＡｌ（アルミニウム）やＢ（硼素）などのｐ型不純物を含むことにより、導電型がｐ型となっている。
【００２１】
酸化膜３０は、主表面１０Ａを部分的に覆うように形成されている。酸化膜３０は、たとえばＳｉＯ２（二酸化珪素）からなっている。
【００２２】
ゲート電極４０は、酸化膜３０上に接触して形成されている。ゲート電極４０は、たとえば不純物が添加されたポリシリコン、Ａｌ（アルミニウム）などの導電体からなっている。ゲート電極４０は、ゲート電極４０下において互いに対向する一方のソース領域１６から他方のソース領域１６上にまで延在するように形成されている。
【００２３】
ソース電極６０は、ソース領域１６およびコンタクト領域１５上に接触するように形成されている。ソース電極６０は、ソース領域１６に対してオーミック接触することができる材料、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）、ＴｉｘＳｉｙ（チタンシリサイド）、ＡｌｘＳｉｙ（アルミシリサイド）およびＴｉｘＡｌｙＳｉｚ（チタンアルミシリサイド）などからなっており、ソース領域１６に対して電気的に接続されている。
【００２４】
ドレイン電極７０は、ベース基板１１においてドリフト領域１３とは反対側の主表面上に形成されている。ドレイン電極７０は、ベース基板１１とオーミック接触することができる材料、たとえばソース電極６０と同様の材料からなっている。
【００２５】
次に、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極４０に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極６０とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極４０に閾値電圧以上の電圧が印加されると、ボディ領域１４においてチャネル領域（ゲート電極４０下のボディ領域１４）に反転層が形成される。その結果、ソース領域１６とドリフト領域１３とが電気的に接続され、ソース電極６０とドレイン電極７０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
【００２６】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１が製造される。図２を参照して、まず、工程（Ｓ１０）として、基板準備工程が実施される。この工程（Ｓ１０）では、以下に説明する工程（Ｓ１１）および（Ｓ１２）が実施されることにより、炭化珪素からなる基板１０が準備される。
【００２７】
まず、工程（Ｓ１１）としてベース基板準備工程が実施される。この工程（Ｓ１１）では、図３を参照して、たとえば４Ｈ−ＳｉＣからなるインゴットをスライスすることにより、炭化珪素からなるベース基板１１が準備される。次に、工程（Ｓ１２）として、エピタキシャル成長層形成工程が実施される。この工程（Ｓ１２）では、エピタキシャル成長によりベース基板１１の一方の主表面上に半導体層１２が形成される。
【００２８】
また、この工程（Ｓ１０）では、上述のように炭化珪素からなる基板１０が準備されてもよいが、これに限られるものではない。たとえば、ＧａＮ、ＡｌＮ、ＧａＡｓ、ＩｎＰおよびＳｉからなる群より選択される一の半導体からなる基板が準備されてもよい。
【００２９】
次に、工程（Ｓ２０）として、保護膜形成工程が実施される。この工程（Ｓ２０）では、基板１０の主表面１０Ａの少なくとも一部を覆うように保護膜が形成される。より具体的には、図４を参照して、たとえば酸素を含む雰囲気中において基板１０を熱酸化することにより、基板１０の主表面１０Ａを含む領域にＳｉＯ２（二酸化珪素）からなる保護膜２０が形成される。このように、保護膜２０を形成する方法として熱酸化を選択することにより、密着性に優れた保護膜を容易に形成することができる。
【００３０】
また、この工程（Ｓ２０）では、基板１０を構成する半導体よりもバンドギャップが大きい材料からなる保護膜２０が形成されればよく、たとえばＳｉＮ（窒化珪素）やＡｌ２Ｏ３（酸化アルミニウム）からなる保護膜２０が形成されてもよい。なお、ＳｉＮ（窒化珪素）からなる保護膜２０は、その製膜方法により光の吸収特性が異なる。そのため、保護膜２０を構成する材料としてＳｉＮ（窒化珪素）を採用する場合には、このことを考慮した上で保護膜２０が形成される。
【００３１】
また、この工程（Ｓ２０）では、保護膜２０は、基板１０を熱酸化することにより形成されてもよいが、これに限られるものではない。たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）塗布法、スパッタリング法および真空蒸着法などにより、保護膜２０が形成されてもよい。また、基板１０が、ＧａＮ、ＡｌＮ、ＧａＡｓ、ＩｎＰおよびＳｉからなる群より選択される一の半導体から構成される場合でも、保護膜２０はＳｉＯ２（二酸化珪素）からなるものとすることができる。
【００３２】
次に、工程（Ｓ３０）として、印字工程が実施される。この工程（Ｓ３０）では、図５を参照して、保護膜２０に覆われた基板１０の主表面１０ＡにレーザＬｂを照射することにより、基板１０にマーク１０Ｂが印字される。より具体的には、基板１０を構成する半導体よりも保護膜２０を構成する材料による吸収率が小さい波長のレーザＬｂ、すなわち本実施の形態においては炭化珪素よりも二酸化珪素による吸収率が小さい波長のレーザである、１４０ｎｍより長く３８０ｎｍより短い波長のレーザＬｂが照射される。そして、照射されたレーザＬｂは、保護膜２０を透過して基板１０の主表面１０Ａに達し、その結果主表面１０Ａを含む領域にマーク１０Ｂが形成される。また、この工程（Ｓ３０）では、たとえばＡｒＦエキシマレーザやＫｒＦエキシマレーザ、あるいはＹＡＧ（Ｙｔｔｒｉｕｍ  Ａｌｕｍｉｎｉｕｍ  Ｇａｒｎｅｔ）第３高調波（波長３５５ｎｍ）やＹＡＧ第４高調波（波長２６６ｎｍ）などを、レーザＬｂとして採用することができる。なお、マーク１０Ｂは、ロット番号やアライメントマーク、あるいは各チップを識別するためのマークなどであってもよい。
【００３３】
次に、工程（Ｓ４０）として、保護膜除去工程が実施される。この工程（Ｓ４０）では、図６を参照して、たとえばＢＨＦ（バッファードフッ酸）またはＨＦ（フッ酸）などを用いて基板１０を処理することにより、保護膜２０が除去される。この工程（Ｓ４０）は、本発明に係る半導体装置の製造方法において必須の工程ではないが、これを実施することにより、ＭＯＳＦＥＴ１の動作において不要な保護膜２０を除去することができる。また、この工程（Ｓ４０）は、後に説明する工程（Ｓ５０）の後に実施されてもよい。
【００３４】
次に、工程（Ｓ５０）として、イオン注入工程が実施される。この工程（Ｓ５０）では、図７を参照して、まず、たとえばＡｌイオンが主表面１０Ａを含む領域に注入され、主表面１０Ａを含むボディ領域１４が形成される。次に、たとえばＰイオンが主表面１０Ａを含む領域において、上記Ａｌイオンの注入深さよりも浅い注入深さで注入され、ソース領域１６が形成される。そして、たとえばＡｌイオンが主表面１０Ａを含む領域において、上記Ｐイオンの注入深さと同程度の注入深さで注入され、コンタクト領域１５が形成される。また、上記工程（Ｓ５０）において、半導体層１２のうち、ボディ領域１４、ソース領域１６およびコンタクト領域１５のいずれもが形成されなかった領域は、ドリフト領域１３となる。
【００３５】
次に、工程（Ｓ６０）として、活性化アニール工程が実施される。この工程（Ｓ６０）では、基板１０を加熱することにより、上記工程（Ｓ５０）において導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。
【００３６】
次に、工程（Ｓ７０）として、酸化膜形成工程が実施される。この工程（Ｓ７０）では、図８を参照して、たとえば酸素を含む雰囲気中において、基板１０を加熱することにより、主表面１０Ａを覆うようにＳｉＯ２（二酸化珪素）からなる酸化膜３０が形成される。
【００３７】
次に、工程（Ｓ８０）として、電極形成工程が実施される。この工程（Ｓ８０）では、図１を参照して、まず、たとえばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化膜３０上にポリシリコンからなるゲート電極４０が形成される。
【００３８】
次に、ソース電極６０を形成を形成すべき領域において酸化膜３０が除去され、ソース領域１６およびコンタクト領域１５が露出した領域が形成される。そして、当該領域において、たとえばＮｉからなる膜が形成される。一方、ベース基板１１において、ドリフト領域１３が形成される側とは反対側の主表面上に、たとえばＮｉからなる膜が形成される。その後、合金化熱処理が施され、上記Ｎｉからなる膜の少なくとも一部がシリサイド化されることにより、ソース電極６０およびドレイン電極７０が形成される。上記工程（Ｓ１０）〜（Ｓ８０）を実施することにより、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１が製造され、本実施の形態に係る半導体装置の製造方法が完了する。
【００３９】
以上のように、本実施の形態に係る半導体装置の製造方法では、基板１０を構成する半導体よりもバンドギャップが大きい材料からなる保護膜２０が形成された後、保護膜２０が形成された主表面１０Ａに基板１０を構成する半導体よりも保護膜２０を構成する材料による吸収率が小さい波長のレーザＬｂが照射される。すなわち、本実施の形態に係る半導体装置の製造方法では、主表面１０Ａを覆うように保護膜２０が形成された状態において、主表面１０Ａに達するレーザＬｂを照射することにより基板１０へのマーク１０Ｂの印字が実施されるため、上記レーザＬｂの照射によるパーティクルの発生が抑制される。このように、本実施の形態に係る半導体装置の製造方法によれば、パーティクルの発生を抑制しつつ、基板１０にマーク１０Ｂを印字することができる。
【００４０】
なお、本実施の形態においては、プレーナ（平板）型のＭＯＳＦＥＴの製造方法について説明したが、本発明に従った半導体装置の製造方法はこれに限られるものではない。たとえばトレンチ（溝）型のＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）など他の半導体装置の製造において、上記本発明に従った半導体装置の製造方法が適用されてもよい。
【００４１】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００４２】
本発明の半導体装置の製造方法は、パーティクルの発生を抑制しつつ、基板に印字することが要求される半導体装置の製造方法において、特に有利に適用され得る。
【符号の説明】
【００４３】
１  ＭＯＳＦＥＴ、１０  基板、１０Ａ  主表面、１０Ｂ  マーク、１１  ベース基板、１２  半導体層、１３  ドリフト領域、１４  ボディ領域、１５  コンタクト領域、１６  ソース領域、２０  保護膜、３０  酸化膜、４０  ゲート電極、６０  ソース電極、７０  ドレイン電極、Ｌｂ  レーザ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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