(57)【要約】【課題】ESD耐圧が向上した半導体装置を提供する。【解決手段】半導体装置は、電源パッドと、電源用配線を有する所定回路と、電源パッドと電源用配線とを接続する第１配線と、所定電位に設定された第２配線と、第１静電保護素子と、第２静電保護素子と、を含む。第１静電保護素子は、第１配線の電位が第１の閾値になった場合に、第１配線から第２配線への電流経路を形成する。第２静電保護素子は、電源用配線と第２配線との間に設けられ、第１配線の電位が第２の閾値になった場合に、電源用配線から第２配線への電流経路を形成する。【選択図】図１
2013004644.tif 000002
【特許請求の範囲】
【請求項１】
電源パッドと、
電源用配線を有する所定回路と、
前記電源パッドと前記電源用配線とを接続する第１配線と、
所定電位に設定された第２配線と、
前記第１配線の電位が第１の閾値になった場合に、前記第１配線から前記第２配線への電流経路を形成する第１静電保護素子と、
前記電源用配線と前記第２配線との間に設けられ、前記第１配線の電位が第２の閾値になった場合に、前記電源用配線から前記第２配線への電流経路を形成する第２静電保護素子と、を含むことを特徴とする半導体装置。
【請求項２】
前記第２静電保護素子は、前記第１静電保護素子が前記第１配線から前記第２配線への電流経路を形成したときに前記電源用配線と前記第２配線との間に電流経路を形成することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２静電保護素子は、複数個の静電保護素子から構成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記所定回路は、内部配線をそれぞれ有する複数の内部回路を含み、
前記電源用配線は、前記内部配線にて構成され、
前記内部配線は、それぞれ、前記第１配線からなる接続配線を介して、または、前記第１配線と他の内部配線からなる接続配線を介して、前記電源パッドと接続し、
前記第２静電保護素子は、前記内部配線のうち当該内部配線と接続する接続配線が最も長い所定内部配線と前記第２配線との間に設けられている、請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記電源パッドとは別の電源パッドと、
前記別の電源パッドに接続された第３静電保護素子と、
前記所定回路とは異なる回路が形成されると共に前記異なる回路に前記別の電源パッドからの電源を供給する別の電源用配線を備える回路領域と、を備え、
前記回路領域内に形成された別の電源用配線に接続された前記第３静電保護素子とは別の静電保護素子を有していないことを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項６】
前記所定回路が設けられた基板と、
前記基板を、前記所定回路が設けられた所定回路領域と、他の領域とに、電気的に分離する分離層と、
前記他の領域に設けられ、前記第２配線に前記所定電位を供給する電極と、をさらに含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項７】
前記他の領域は、前記所定電位に設定されており、
前記所定電位に設定された他の領域が、前記電極を兼ねることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記電極は、接地電極であることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記電極は、高電位側の電源電圧を受け付ける電源電極であることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記第２静電保護素子は、前記所定回路領域に設けられていることを特徴とする請求項６乃至９のいずれかに記載の半導体装置。
【請求項１１】
前記第２静電保護素子は、前記他の領域に設けられており、
前記他の領域を、前記第２静電保護素子が設けられた第１領域と、前記第１領域以外の第２領域に分離する領域分離層をさらに含むことを特徴とする請求項６乃至９のいずれかに記載の半導体装置。
【請求項１２】
前記所定回路は、ＤＬＬ回路、ＰＬＬ回路、メモリセルアレイ部、または、ＡＳＩＣを構成する論理回路であることを特徴とする請求項１乃至１１のいずれかに記載の半導体装置。
【請求項１３】
前記第１配線の途中に、前記電源パッドに印加された電源電圧を降圧して出力する降圧回路が設けられていることを特徴とする請求項１乃至１２のいずれかに記載の半導体装置。
【請求項１４】
前記第１静電保護素子は、前記所定回路の外側且つ前記第１配線の前記電源パッド近傍に配置され、前記第２静電保護素子は、前記所定回路内に形成された前記電源用配線に一端が接続されると共に前記第２配線に他端が接続されていることを特徴とする請求項１乃至１３のいずれかに記載の半導体装置。
【請求項１５】
前記第２静電保護素子は、前記所定回路の内部で前記電源用配線に接続された電源線に一端が接続されていることを特徴とする請求項１乃至１３のいずれかに記載の半導体装置。
【請求項１６】
前記第１静電保護素子と前記第２静電保護素子とは、同じ導電型のダイオード接続されたトランジスタによって構成されていることを特徴とする請求項１乃至１５のいずれかに記載の半導体装置。
【請求項１７】
前記第２静電保護素子は、ダイオードによって構成されていることを特徴とする請求項１乃至１５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、静電気放電（ESD：electrostatic discharge）に対する保護素子（静電保護素子）を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴い、微小な静電気によって当該素子が破壊される可能性が高まり、半導体素子から構成される内部回路を保護するための技術としてESDが注目されている。
【０００３】
半導体装置では、パッドに接続された内部回路にESDに起因するサージ等によって大電流が流れることを防止するため、パッド近傍にESD保護素子（静電保護素子）を配置して内部回路を保護する技術が一般的に用いられている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−６１２３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の半導体装置では、ESDに起因するサージが連続して発生した場合に、サージに起因する電荷がESD保護素子を介して内部回路から抜け切れずに内部回路に蓄積されるという問題があることを本願発明者らは明らかにした。以下、この問題について説明する。
【０００６】
半導体装置の製品仕様として、様々な理由（例えば電位差がある、ノイズ対策など）により電源パッドを分離する事がある。
【０００７】
周辺回路用の電源電圧VDDおよびVSSとDLL（Delay Locked Loop）回路用の電源電圧VDDLおよびVSSDLが分離されている半導体装置のパッケージを図１７（ａ）に示す。電源電圧VSSは接地電位である。このため、以下では、接地電位を接地電位VSSとも称する。半導体装置は、例えばDRAMを有する半導体記憶装置である。
【０００８】
図１７（ａ）において、VDDパッド1011およびVSSパッド1012は、例えば、周辺回路で使用される外部電源用のパッドであり、VDDLパッド1013およびVSSDLパッド1014は、DLL回路専用の外部電源用のパッドである。
【０００９】
図１７（ａ）に示した半導体装置では、周辺回路用の電源電位とDLL回路用の電源電位は同じであるが、ノイズ対策のために電源が分離されている。このため、VDDパッド1011とVDDLパッド1013は分離されており、同様にVSSパッド1012とVSSDLパッド1014は分離されている。
【００１０】
上述の半導体装置のパッケージのチップ概要を示した図１７（ｂ）について、以下にて説明する。
【００１１】
半導体装置のパッケージ内のチップは、図１７（ｂ）に示されるように、パッケージのVDDパッド1011と接続されるVDDパッド101、VDDパッド1013と接続されるVDDLパッド103、VSSパッド1012と接続されるVSSパッド102、VSSDLパッド1014と接続されるVSSDLパッド104、DLL回路が配置されるDLL回路領域105、メモリアレイが配置されるアレイ部AR、DQパッドやADDRESSパッドから又はこれらパッドへの入出力を制御する周辺回路領域106を備えて構成される。さらに、DLL回路が配置されるDLL回路領域105はディープNウェル層DNW（DeepNWell）で基板P-subと分離されることによって、DLL回路領域で発生するノイズがVSSDLパッド104から基板P-subを介してVSSパッド102及びVSSパッド102に接続された回路（例えば、後述の周辺回路）に伝播しないようにしている。同様にして、VDDLパッド103とVDDパッド101も独立して配置されている。なお、特に指定のないパッドは、DQパッドやADDRESSパッド、もしくはVDDL/VSSDL以外の電源パッドなどに割り振られるが本発明と直接関連しないため、説明を省略する。
【００１２】
なお、VDDパッド101およびVSSパッド102に接続する周辺回路は、ディープNウェル層DNWで囲わない周辺回路領域106内に設けられ、VDDLバッド103およびVSSDLパッド104に接続する回路は、DLL回路のみである。ここで、VSSパッド102の電位は、接地電極から供給される接地電位VSSであり、VSSパッド102は基板P-subに接続されている。このため、基板P-subの電位も接地電位VSSとなる。
【００１３】
次に、パッド近傍に設置されたESD保護素子（以下、単に「保護素子」と称する）について、図１７に示した半導体装置内の回路の概要を示した図１８Ａ及び、図１８Ａに示したDLL回路Bのレイアウトイメージを示した図１８Ｂを用いて説明する。なお、図１８Ｂでは、説明を簡単にするため、保護素子Ａ１に注目し、その他の保護素子については、図示していない。
【００１４】
半導体装置は、VDDパッド101と、VSSパッド102と、VDDLパッド103と、VSSDLパッド104と、保護素子A1〜A5と、DLL回路領域105内のDLL回路Bと、周辺回路領域106内の周辺回路106Aと、接地電極Tと、配線S1〜S8と、を含んで構成される。接地電極Ｔは、配線S8を介して接地電位を供給するVSSパッド102に接続される。DLL回路Bは、DLL回路領域105に配置され、DLL回路領域105とVDDLパッド103との間を接続する配線S3に接続されDLL回路領域105内に設けられた配線S1と、DLL回路領域105とVSSDLパッド104との間を接続する配線S４に接続されDLL回路領域105内に設けられた配線S2とによって、VDDL（例えば電源電位VDD）及びVSSL（例えば接地電位VSS）が供給される。
【００１５】
ここで、DLL回路Bは、複数の内部回路（以下では、内部回路B1およびB2）にて構成されるものとする。内部回路B1は、複数のPMOSトランジスタPMOSと、複数のNMOSトランジスタNMOSと、内部回路B1の領域内の配線S1として配線S1aおよび内部回路B1の領域内の配線として配線S2aと、を含む。同様に内部回路B2は、複数のPMOSトランジスタPMOSと、複数のNMOSトランジスタNMOSと、内部回路B2の領域内の配線S1として配線S1bおよび内部回路B2の領域内の配線S2として配線S2bと、を含む。すなわち、配線S1は、配線S1aと配線S1bにて構成され、配線S2は、配線S2aと配線S2bにて構成される。配線S3は、VDDLパッド103と配線S1とを接続する。配線S4は、VSSDLパッド104と配線S2とを接続する。
【００１６】
周辺回路106Aは、複数のPMOSトランジスタPMOSと、複数のNMOSトランジスタNMOSと、VDD用の配線S5と、VSS用の配線S6と、を含む。配線S7は、VDDパッド101と配線S5とを接続する。配線S8は、VSSパッド102と配線S6とを接続する。
【００１７】
一般的に保護素子は、パッド近傍かつパッドと内部回路の間に配置される共に、ダイオード接続されたトランジスタで構成される。
【００１８】
図１８Ａに示した例では、VDDLパッド103に接続される保護素子は、保護素子A1と保護素子A2であり、保護素子A1のソースとドレインは、それぞれ接地電極TとVDDLパッド103に接続され、保護素子A2のソースとドレインは、それぞれVSSDLパッド104とVDDLパッド103に接続されている。
【００１９】
なお、抵抗R1は、VDDLパッド103から内部回路B1までの寄生抵抗を示し、抵抗R2は、VDDLパッド103から内部回路B2までの寄生抵抗を示す。電荷Q1は、内部回路B1に蓄えられる電荷を示し、電荷Q2は、内部回路B2に蓄えられる電荷を示す。
【００２０】
また、機能セルCは、図１８Ｂに示すとおり、小規模な機能を持つ回路ユニットを示し、機能ブロックD1〜D4は、機能セルCを組み合わせることで実現される特定の機能を持つ回路を示す。
【００２１】
また、図１８Ｂに示すとおり、電源線CS11、CS21、CS31、CS41、CS51およびCS61は、VDDLパッド103から配線S1を介して供給される電源電圧VDDLを、隣接する機能セルCに供給し、電源線CS12、CS22、CS32、CS42、CS52およびCS62は、VSSDLパッド104から配線S2を介して供給される電源電圧VSSDLを、隣接する機能セルCに供給する。
【００２２】
ディープNウェル層DNWにて基板P-sub（電位VSSが供給されている）と分離されたDLL回路Bの断面を示した図１８Ｃに示す通り、ディープNウェル層DNWによって分離されているため、DLL回路Bは接地電極T（電位VSS）とは一切接続されていない。
【００２３】
次に、保護素子の動作原理の説明をする。
【００２４】
図１９は保護素子A1の断面図であり、図２０は保護素子A1についてのId-Vd特性を示した図である。以下、図１９および図２０を用いて保護素子A1の動作を説明する。なお、図中のVSSは全て接地電位である。
【００２５】
保護素子A1のドレインDrainに接続されているVDDLパッド103に電圧が印加されると、保護素子A1のドレイン電圧Vdが上昇する。ドレイン電圧Vdが図２０に示した電圧Vd0に達すると、電流がドレインDrainからPウェル層P-Wellを介してサブコン（サブコンタクト）E1に流れる。この経路を「保護素子A1内の経路F1」と称する。
【００２６】
その後、電流とPウェル層P-Well内の寄生抵抗によりソースSource近傍のPウェル層P-Wellの電圧が上昇する。そして、Pウェル層P-WellとソースSource間の電圧が一定値を越えると、Pウェル層P-WellとソースSourceのPN接合が順バイアスされ、ドレインDrainからソースSourceまで低抵抗な電流経路が形成される。この経路を「保護素子A1内の経路F2」と称する。
【００２７】
この現象はスナップバックとして知られ、スナップバックが開始する電圧Vd1はトリガー電圧と呼ばれる。
【００２８】
保護素子A1にスナップバックが起きると、VDDLパッド103からの電流は経路F2を通って接地電極Tに放電し、VDDLパッド103からDLL回路Bに流れる電流が抑えられる。なお、スナップバックが起きる前では、VDDLパッド103からの電流は、DLL回路Bにも流れる。
【００２９】
次に、ESD印加パルスの代表例を説明する。
【００３０】
図２１は、ESD印加パルスの代表的なモデルを示す図である。
【００３１】
図２１において、CDMはパッケージ帯電モデルであり、高速で大電流を流す。MMはマシーンモデルであり、中電流の振幅を持つ。HBMは人体モデルであり、小電流を流す。
【００３２】
次に、HBMパルス印加時の従来の回路動作を説明する。
【００３３】
図２２（ａ）に示したHBMパルスがVDDLパッド103に印加された場合について、図２３を用いて回路動作の説明をする。なお、図２２（ｂ）はHBMパルス印加時の、図２３に示した電流経路G1と電流経路G2に流れる電流を示す図である。
【００３４】
図２２（ａ）に示したHBMパルスがVDDLパッド103に印加されると、まず、図２３に示した電流経路G1と電流経路G2の２つの経路に対して電流は流れていく。このときの電流経路G1は、図１９で示した経路F1に対応する。
【００３５】
保護素子A1は図２０で示したId-Vd特性を持っているため、スナップバックが起きる前はVDDLパッド103から電流経路G2を介してDLL回路Bへ電流が流れていく（図２２（ｂ）に示した保護動作開始時t1前の状況)。
【００３６】
その後、保護素子A1にかかる電圧がトリガー電圧を超えるとスナップバックが起こる。
【００３７】
保護素子A1にスナップバックが起きると、電流が急激にVDDLパッド103から保護素子A1を介して接地電極Tに流れていく（図２２（ｂ）に示した保護動作開始時t1後の状況）。
【００３８】
すると、DLL回路Bに流れていく電流が抑えられ、DLL回路Bのゲートの電圧がDLL回路Bのゲート耐圧を超える事はなく、DLL回路BでのESD破壊が防止される。
【００３９】
次に、DLL回路Bに対する電荷の蓄えられ方について説明する。
【００４０】
Q=Itの関係から、DLL回路Bに蓄えられる電荷量＝図２２（ｂ）に示した領域H1の面積である。
【００４１】
保護動作開始後しばらくすると、電流経路G2に流れていた電流が保護素子A1に引かれていくため電流経路G2を流れる電流の方向は逆になる（図２４参照）。
【００４２】
電流経路G2を電流が流れる方向が逆になる直前までは、DLL回路Bには電荷が蓄えられていき、この時の電荷量は図２２（ｂ）に示した領域H1の面積に示す通りである。
【００４３】
電流経路G2を流れる電流の方向が逆になるという事は、即ちDLL回路Bが放電するという事である。図２２（ｂ）に示したDLL回路の放電開始時t2以降は、DLL回路Bに蓄えられた電荷は、保護素子A1を介して接地電極Tへ放電していき、最終的にはゼロになる。
【００４４】
この時、DLL回路Bに溜まっていた電荷量＝DLL回路Bから放電する電荷量である。
【００４５】
次に、従来の保護素子の接続における問題点を説明する。
【００４６】
実際のデバイスには、図２１に示した様なパルスが必ず単発で印加されるとは限らず、例えば図２５（ａ）に示した様にパルスが連続で印加される事もある。
【００４７】
この時、従来の保護素子の接続ではESD破壊が起こる。以下、その仕組みを説明する。
【００４８】
図２５（ａ）の印加I1のパルスがVDDLパッド103に印加されると、前述した様に、最初はDLL回路Bへ電荷が溜まっていき、その後、DLL回路B内の電荷は保護素子A1を介して接地電極Tへ放電していく。
【００４９】
ところが、図２５（ａ）に示した様にパルスが連続的に印加されると、図２５（ｂ）に示す様にDLL回路Bに蓄えられた電荷が放電している途中で次のパルスが印加される。このため、印加I2のパルスが入力される時点では、DLL回路Bには電荷が蓄えられたままの状態となる。
【００５０】
そのため、図２５（ｂ）に示す様に、印加I2のパルス期間においてDLL回路Bに蓄えられる電荷は、印加I1のパルス期間においてDLL回路Bに蓄えられる電荷と比べて大きくなる。
【００５１】
ここで、図２６を用いてDLL回路Bの放電経路について説明する。
【００５２】
なお、図２６において、VDDLパッド103から内部回路B2の配線S1bまでの配線（接続配線）の距離は、VDDLパッド103から内部回路B1の配線S1aまでの配線（接続配線）の距離よりも長いため、抵抗R2＞抵抗R1となる。
【００５３】
内部回路B1に蓄えられる電荷Q1の放電経路を放電経路J1とする。また、内部回路B2に蓄えられる電荷Q2の放電経路を放電経路J2とする。
【００５４】
この時、抵抗R2＞抵抗R1の関係により、電荷Q1は放電経路J1を介して放電するため、放電経路J2を介して放電する電荷Q2よりも放電しやすい。
【００５５】
よって、図２５（ｂ）で示している“印加I1のパルス期間に放電されなかった電荷”としては、印加I2のパルス開始時点において内部回路B2に蓄えられている電荷が大部分を占める。
【００５６】
つまり、ESDに伴うパルスの印加がパッドに対して連続的に繰り返されると、複数の内部回路のうちパッドから遠くに接続されている内部回路B2に蓄えられる電荷が大きくなっていき、最終的にパッド遠端の内部回路B2のゲートが破壊される。
【課題を解決するための手段】
【００５７】
本発明の半導体装置は、電源パッドと、電源用配線を有する所定回路と、前記電源パッドと前記電源用配線とを接続する第１配線と、所定電位に設定された第２配線と、前記第１配線の電位が第１の閾値になった場合に、前記第１配線から前記第２配線への電流経路を形成する第１静電保護素子と、前記電源用配線と前記第２配線との間に設けられ、前記第１配線の電位が第２の閾値になった場合に、前記電源用配線から前記第２配線への電流経路を形成する第２静電保護素子と、を含むことを特徴とする。
【発明の効果】
【００５８】
本発明によれば、第１静電保護素子は、電源パッドと所定回路内の電源用配線とを接続する第１配線の電位が第１の閾値になった場合に、第１配線から第２配線への電流経路を形成する。このため、ESDに起因して第１配線の電位が第１の閾値になった場合に、ESDに起因する電流を、第１配線から第２配線に流すことができる。
【００５９】
なお、ESDの発生時において、第１配線の電位が第１の閾値になるまでは、電源用配線を含む所定回路に、ESDに起因する電荷が蓄えられる。
【００６０】
第２静電保護素子は、第１配線の電位が第２の閾値になった場合に、所定回路内の電源用配線から第２配線への電流経路を形成する。このため、ESDに起因する電荷により第１配線の電位が第２の閾値になった場合に、ESDに起因して所定回路に蓄えられた電荷を第２配線に流すことが可能になる。
【００６１】
よって、ESDに起因するサージにて所定回路に蓄えられた電荷を放電可能な経路が増加し、半導体装置のESDに対する耐圧を向上することが可能になる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態の半導体装置を示した図である。
【図２】DLL回路Bのレイアウトイメージ図である。
【図３】保護素子A6の平面図である。
【図４】保護素子A6の断面図である。
【図５】保護素子A6として用いられるダイオードの平面図である。
【図６】図５に示したダイオードの断面図である。
【図７】保護素子A6の他の例を示した図である。
【図８】第３実施形態の半導体装置で用いる保護素子A6の断面を示した断面図である。
【図９】第４実施形態の半導体装置で用いる保護素子A6の断面を示した断面図である。
【図１０】保護素子A6の他の例を示した図である。
【図１１】DLL回路領域105内を示した説明図である。
【図１２】DLL回路領域105と保護素子A6との関係を示した説明図である。
【図１３】第８実施形態の半導体装置を示した図である。
【図１４】第９実施形態の半導体装置、さらに言えば、ASICのフロアプランの一例を示した図である。
【図１５】第１０実施形態の半導体装置を示した図である。
【図１６】降圧回路Uと内部回路B1と保護素子A6との断面図である。
【図１７】関連技術の半導体装置を示した図である。
【図１８Ａ】保護素子を有する半導体装置を示した図である。
【図１８Ｂ】保護素子を有する半導体装置を示した図である。
【図１８Ｃ】保護素子を有する半導体装置を示した図である。
【図１９】保護素子A1の断面図である。
【図２０】保護素子A1についてのId-Vd特性を示した図である。
【図２１】ESD印加パルスの代表的なモデルを示す図である。
【図２２】ESD印加パルスと電荷との関係を示した図である。
【図２３】回路動作の説明をするための図である。
【図２４】回路動作の説明をするための図である。
【図２５】連続するESD印加パルスと電荷との関係を示した図である。
【図２６】DLL回路Bの放電経路について説明するための図である。
【発明を実施するための形態】
【００６３】
以下、本発明の実施形態について図面を参照して説明する。
【００６４】
（第１実施形態）
本発明の第１実施形態の半導体装置を図１を用いて説明する。なお、図１において、図１８Ａに示したものと同一構成のものには同一符号を付してあり（同一符号の構成要素については、説明を省略する）、その相違点は、保護素子A6を新たに備える点である。
【００６５】
新たに設けられた保護素子A6は、DLL回路領域105内の配線S1と配線S9との間に設けられ、ESDに起因する電流を配線S1から配線S9へ流す経路として機能する。保護素子A6は、配線S1の電位が保護素子A6のトリガー電位になった場合に、配線S1から配線S8への電流の経路を形成する。なお、配線S1と配線S3とは接続されているので、保護素子A6は、配線S3の電位が保護素子A6のトリガー電位になった場合に、配線S1から配線S8への電流の経路を形成することになる。本実施形態では、保護素子A6は、配線S1bの電位が保護素子A6のトリガー電位になった場合に、配線S1bから配線S9への電流の経路を形成する。本実施形態では、保護素子A6のトリガー電位を保護素子A1のトリガー電位と等しくしている。このため、保護素子A6は、保護素子A1が配線S3から配線S8およびS9への電流経路を形成したときに配線S1と配線S9およびS8との間に電流経路を形成する。なお、保護素子A6のトリガー電位は、保護素子A1のトリガー電位と等しくなくてもよい。配線S9は、基板P-subのうちDLL回路領域105以外の領域に設けられた接地電極Tと接続されている。
【００６６】
なお、VDDLパッド103は、電源パットの一例であり、VDDパッド101は、別の電源パッドの一例である。
【００６７】
DLL回路Bは、所定回路の一例である。なお、所定回路は、DLL回路に限らず適宜変更可能であり、例えば、PLL（Phase Locked Loop）回路でもよい。
【００６８】
配線S1は、電源用配線の一例である。配線S3は、第１配線の一例である。配線S8およびS9は、第２配線の一例である。接地電位VSSは、所定電位の一例である。保護素子A1は、第１静電保護素子の一例である。保護素子A1のトリガー電圧は、第１の閾値の一例である。保護素子A6は、第２静電保護素子の一例である。保護素子A2のトリガー電圧は、第２の閾値の一例である。保護素子A1は、DLL回路Bの外側且つ配線S3のVDDLパッド103近傍に配置され、保護素子A6は、DLL回路B内に形成された配線S1に一端が接続されると共に配線S9に他端が接続されている。本実施形態では、保護素子A1およびＡ6は、同じ導電型のダイオード接続されたトランジスタによって構成されている。保護素子A5は、第３静電保護素子の一例であり、VDDパッド101に接続されている。周辺回路領域106は、回路領域の一例であり、周辺回路106Aが形成されており、また、周辺回路106AにVDDパッド101からの電源VDDを供給する配線S5を備えている。周辺回路106Aは、所定回路とは異なる回路の一例である。配線S5は、別の電源用配線の一例である。
【００６９】
配線S1aおよびS1bは、内部配線の一例である。配線S1aとVDDLパッド103とを接続する配線S3、および、配線S1bとVDDLパッド103とを接続する配線S3と配線S1aからなる配線は、接続配線の一例である。ディープNウェル層DNWは、分離層の一例である。DLL回路領域105は、所定回路領域の一例である。接地電極Tは、配線S8およびS9に所定電位を供給する仮想的な電極の一例であり、本実施形態では、配線S8、S9を介してVSSを供給するVSSパッド102に接続されている。
【００７０】
このように、本実施形態による半導体装置は、電源パッド103と、電源用配線S1を有する所定回路Bと、電源パッド103と電源用配線S1とを接続する第１配線S3と、所定電位VSSに設定された第２配線S8およびS9と、第１配線S3の電位が第１の閾値になった場合に、第１配線S3から第２配線S8への電流経路を形成する第１静電保護素子A1と、電源用配線S1と第２配線S9との間に設けられ、第１配線S3の電位が第２の閾値になった場合に、電源用配線S1から第２配線S9への電流経路を形成する第２静電保護素子A6と、を含む。
【００７１】
また、本実施形態による半導体装置では、第２静電保護素子A6は、第１静電保護素子A1が第１配線S3から第２配線S8への電流経路を形成したときに電源用配線S1と第２配線S9との間に電流経路を形成する。
【００７２】
また、本実施形態による半導体装置では、所定回路Bは、内部配線S1a、S1Bをそれぞれ有する複数の内部回路B1、B2を含み、電源用配線S1は、内部配線S1aおよびS1bにて構成され、内部配線S1aおよびS1bは、第１配線S3からなる接続配線を介して、または、第１配線S3と他の内部配線S1aからなる接続配線を介して、電源パッド103と接続し、第２静電保護素子A6は、内部配線S1aおよびS1bのうち当該内部配線と接続する接続配線が最も長い所定内部配線S1bと第２配線S9との間に設けられている。
【００７３】
また、本実施形態による半導体装置は、電源パッド103とは別の電源パッド101と、別の電源パッド101に接続された第３静電保護素子A5と、所定回路Bとは異なる回路106Aが形成されると共に異なる回路106Aに別の電源パッド101からの電源を供給する別の電源用配線S5を備える回路領域106と、を備え、回路領域106内に形成された別の電源用配線S5に接続された第３静電保護素子A5とは別の静電保護素子を有していない。
【００７４】
また、本実施形態による半導体装置は、所定回路Bが設けられた基板P-subと、基板P-subを、所定回路Bが設けられた所定回路領域105と、他の領域とに、電気的に分離する分離層DNWと、前記他の領域に設けられ、第２配線S8およびS9に所定電位VSSを供給する電極Tと、をさらに含む。
【００７５】
また、本実施形態による半導体装置は、第１静電保護素子A1は、所定回路Bの外側且つ配線S3の電源パッド103近傍に配置され、第２静電保護素子A6は、所定回路B内に形成された電源用配線S1に一端が接続されると共に配線S9に他端が接続されている。
【００７６】
また、本実施形態による半導体装置は、第１静電保護素子A1と第２静電保護素子A2とは、同じ導電型のダイオード接続されたトランジスタによって構成されている。
【００７７】
本実施形態の半導体装置では、内部回路B2の近傍に新たに接地電極Tへの放電経路を設ける事となる。
【００７８】
この時、内部回路B2と保護素子A6間の寄生抵抗R3の抵抗値は、VDDLパッド103から内部回路B2までの寄生抵抗R2の抵抗値より小さくする事が望ましい（抵抗R2＞抵抗R3）。
【００７９】
図１に示した半導体装置に対して、図２５（ａ）に示した様な連続的なパルスが印加された時、従来の保護素子の接続では放電しきれずに徐々に蓄えられていた電荷Q2は、保護素子A6にて形成される放電経路から接地電極Tへ放電する。
【００８０】
また、寄生抵抗の抵抗値の大きさは抵抗R2＞抵抗R3であるため、内部回路B2に蓄えられた電荷Q2の放電効率は、図１８Ａに示した半導体装置よりも非常に良く、図２５（ａ）の様な連続的なパルスが印加された場合においても、内部回路B2に電荷が溜まり難くなりESD破壊を防げる確率が高くなる。
【００８１】
なお、寄生抵抗の抵抗値の大きさは抵抗R2＞抵抗R3である事が望ましいと前述したが、抵抗R3>抵抗R2だとしても、電荷Q2の放電経路は増加するためESD耐圧向上に効果はある。
【００８２】
図２は、DLL回路Bのレイアウトイメージ図である。
【００８３】
本実施形態では、図２に示している通りディープNウェル層DNWにより基板P-subと分離されているDLL回路B、さらに言えば、DLL回路B内の複数の内部回路のうち、VDDLパッド103から遠端側の内部回路B2に対して、保護素子A61〜A65を追加配置している。なお、保護素子A61は電源線CS11に一端が接続され、保護素子A65は電源線CS61に一端が接続され、保護素子A62〜A64は一端が配線S1に接続され、保護素子A61〜A65の他端は、接地端子Tと接続された配線S91〜S95とそれぞれ接続されている。保護素子A61〜A65は、保護素子A6および第２静電保護素子の一例である。電源線CS11およびCS61は、DLL回路Bの内部で配線S1に接続された電源線の一例である。
【００８４】
なお、図２で示している様に、第２静電保護素子としての保護素子は複数でもよい。
【００８５】
このように、本実施形態による半導体装置では、第２静電保護素子A6は、複数個の静電保護素子A61〜A65から構成される。
【００８６】
また、本実施形態による半導体装置では、第２静電保護素子A61およびA65は、所定回路Bの内部で電源用配線S1に接続された電源線CS11またはCS61に一端が接続されている。
【００８７】
なお、ここではHBMパルスが連続的に印加される場合について説明したが、連続的に印加されるパルスがCDM、MM、もしくはこれらの組み合わせの場合においても、同様の原理により従来の保護素子の接続では内部回路B2のゲートが破壊され、本実施形態は前述したどのパルスが印加される場合においても有効である。
【００８８】
次に、保護素子A6の一例を説明する。
【００８９】
図３は、保護素子A6の平面図であり、図４は、保護素子A6の断面図である。
【００９０】
図３、図４に示した保護素子A6では、基板P-subにVDDL電位のディープNウェル層DNWが形成され、その中に接地電位VSSのPウェル層P-Wellが設けられ、更にその内側にトランジスタNMOSが形成されている。
【００９１】
トランジスタNMOSにおいて、ドレインDはVDDLパッド103に接続されており、ソースSおよびゲートgateは配線S9を介して接地電極Tに接続されている。
【００９２】
VDDLパッド103に電圧が印加された場合、電荷は、VDDLパッド103に接続されているドレインDからソースSを介して接地電極Tへ放電する。そのためDLL回路BでのESD破壊を防ぐ事ができる。
【００９３】
本実施形態によれば、保護素子A1は、VDDLパッド103とDLL回路Bの配線S1とを接続する配線S3の電位が保護素子A1のトリガー電位になった場合に、配線S3から配線S8への電流の経路を形成する。このため、ESDに起因して配線S3の電位が保護素子A1のトリガー電位になった場合に、ESDに起因する電流を、配線S3から配線S8に流すことができる。
【００９４】
なお、ESDの発生時において、配線S3の電位が保護素子A1のトリガー電位になるまでは、配線S1を含むDLL回路Bに、ESDに起因する電荷が蓄えられる。
【００９５】
保護素子A6は、配線S3の電位が保護素子A6のトリガー電位になった場合に、DLL回路B内の配線S1から配線S9への電流経路を形成する。このため、ESDに起因する電荷により配線S3の電位が保護素子A6のトリガー電位になった場合に、ESDに起因してDLL回路Bに蓄えられた電荷を配線S9に流すことが可能になる。
【００９６】
よって、ESDに起因するサージにてDLL回路Bに蓄えられた電荷を放電可能な経路が増加し、半導体装置のESDに対する耐圧を向上することが可能になる。
【００９７】
また、本実施形態では、保護素子A6は、保護素子A1が配線S3から配線S8への電流経路を形成したときに配線S1と配線S9との間に電流経路を形成する。
【００９８】
このため、ESDに起因する電荷を、保護素子A1が形成した電流経路と保護素子A6が形成した電流経路とを同時に使って、配線S8およびS9に流すことが可能になる。よって、ESDに起因する電荷を短時間でDLL回路Bから取り除くことが可能になる。
【００９９】
また、本実施形態では、保護素子A6は、複数個の静電保護素子A61〜A65から構成される。この場合、DLL回路B内の配線S1と配線S9およびS8との間に複数の電流経路を形成でき、ESDに起因する電荷を短時間で短時間でDLL回路Bから取り除くことが可能になる。
【０１００】
また、本実施形態では、保護素子A6は、ESDに起因する電流が配線S1bから配線S9へ流れる経路を形成する。配線S1bは、DLL回路B内の配線S1を構成する内部配線のうち、その内部配線と接続する接続配線が最長の配線である。接続配線が長くなると、接続配線の抵抗値が大きくなる。このため、保護素子A6は、複数の内部回路B1およびB2のうち、保護素子A1を介して電荷が最も抜けにくい内部回路B2から、電荷を抜くための経路を形成することになる。よって、半導体装置のESDに対する耐圧を向上することが可能になる。
【０１０１】
また、本実施形態では、周辺回路領域106内の配線S5に接続された、保護素子A5以外の静電保護素子を有していない。このため、その静電保護素子を有する場合に比べて構成の簡略化を図ることができる。
【０１０２】
また、本実施形態では、DLL回路Bは、ディープNウェル層DNWによって基板P-subから電気的に分離されたDLL回路領域105に設けられている。接地電極Tは、基板P-subのうち、DLL回路領域105とは異なる領域に設けられている。このため、基板から電気的に分離された領域に設けられた回路のESD耐性を向上することが可能になる。
【０１０３】
また、本実施形態において、保護素子A1は、DDL回路Bの外側且つ配線S3の電源パッド103近傍に配置され、保護素子A6（A62〜A64）は、DLL回路B内に形成された配線S1に一端が接続されると共に配線S9に他端が接続されていることが望ましい。
【０１０４】
また、本実施形態において、電保護素子A6（A61およびA65９は、DLL回路Bの内部で配線S1に接続された電源線CS11またはCS61に一端が接続されていてもよい。
【０１０５】
また、本実施形態では、保護素子A1と保護素子A2とは、同じ導電型のダイオード接続されたトランジスタによって構成されている。この場合、例えば、保護素子A1と保護素子A2の特性（例えば、トリガー電圧）を揃えやすくなる。
【０１０６】
（第２実施形態）
次に、本発明の第２実施形態の半導体装置を説明する。第２実施形態の半導体装置では、図１または図２に示した保護素子A6としてダイオードが用いられる点が、第１実施形態の半導体装置と異なる。つまり、本実施形態では、第２静電保護素子A6がダイオードによって構成されている。
【０１０７】
以下、第２実施形態の半導体装置について、第１実施形態の半導体装置と異なる点を中心に説明する。
【０１０８】
図５は、保護素子A6として用いられるダイオードの平面図である。図６は、図５に示したダイオードの断面図である。
【０１０９】
基板P-subにVDDL電位のディープNウェル層DNWが形成され、その中に接地電位VSSのPウェル層P-Wellが設けられ、更にその内側に２つのN+拡散層201および202にてダイオードが形成されている。
【０１１０】
N+拡散層201はVDDLパッド103に接続されており、N+拡散層202は接地電極T（接地電位VSS）に接続されている。
【０１１１】
VDDLパッド103に電圧が印加された場合、電荷はVDDLパッド103に接続されているN+拡散層201からPウェル層P-Wellに流れ込み、そしてN+拡散層202を介して接地電極Tへ放電する。そのためDLL回路BをESD破壊から防ぐ事ができる。
【０１１２】
なお、第１実施形態では図３と図４にてMOS構造の保護素子A6、第２実施形態では図５と図６にてダイオード構造の保護素子A6について説明したが、保護素子A6は、図３〜図６以外の構造であった場合においても、電荷を放電可能であり、かつ、電源ノイズの影響を受けない構成であれば、例えば図７に示す様な構成、具体的には、VDDLパッド103に接続されたN+拡散層203と、接地電極Tに接続されたP+拡散層204と、を有する保護素子でもよい。
【０１１３】
また、保護素子A6の電位次第では、N+拡散層を用いたNMOS構造の保護素子の代わりに、P+拡散層を用いたPMOS構造の保護素子が用いられたり、P+拡散層で構成されたダイオードが保護素子として用いられてもよい。
【０１１４】
（第３実施形態）
次に、本発明の第３実施形態の半導体装置を説明する。第３実施形態の半導体装置では、図１または図２に示した保護素子A6のソースSを接地電極Tと接続していない点が、第１実施形態の半導体装置と異なる。
【０１１５】
図８は、第３実施形態の半導体装置で用いる保護素子A6の断面を示した断面図である。この場合、保護素子A6のソースSと接続する基板P-subは接地電位VSSとなっていることが望ましい。なお、接地電位VSSは所定電位の一例である。このように本実施形態では、基板P-subのうち、所定電位VSSに設定された領域（DLL回路領域105と異なる領域）が、第２配線S9に所定電位VSSを供給する電極を兼ねる。
【０１１６】
第３実施形態の半導体装置は、保護素子A6の近傍に、接地電極Tと直接接続された配線（VSS電源線）がない場合に有効である。
【０１１７】
（第４実施形態）
次に、本発明の第４実施形態の半導体装置を説明する。第４実施形態の半導体装置では、図１または図２に示した保護素子A6のソースSを基板P-subと接続していない点が、第１実施形態の半導体装置と異なる。
【０１１８】
図９は、第４実施形態の半導体装置で用いる保護素子A6の断面を示した断面図である。このように本実施形態では、第２配線S9に所定電位VSSを供給する電極が接地電極である。
【０１１９】
第４実施形態の半導体装置は、保護素子A6の近傍で、接地電極Tを基板P-subに接続することが難しい場合に有効である。
【０１２０】
（第５実施形態）
次に、本発明の第５実施形態の半導体装置を説明する。第５実施形態の半導体装置では、図１０に示す様に、図１または図２に示した保護素子A6のソースSを、VDDパッド101と接続した配線（配線層）S10と接続する点が、第１実施形態の半導体装置と異なる。このように本実施形態では、第２配線S9に所定電位VSSを供給する電極が、高電位側の電源電圧を受け付ける電源電極101である。
【０１２１】
なお、保護素子A6のソースSに接続する対極電位は、基板と接続している電位が望ましいが、電荷を放電可能な程度に容量の大きい電位であれば、例えば図１０に示す様に、他の電位（VDD）でも構わない。
【０１２２】
（第６実施形態）
次に、本発明の第６実施形態の半導体装置を説明する。第６実施形態の半導体装置では、図１または図２に示した保護素子A6が、DLL回路Bが設けられているDLL回路領域105に形成されている点が、第１実施形態の半導体装置と異なる。図１１は、保護素子A6がDLL回路領域105内に設けられた半導体装置を示した説明図である。このように本実施形態では、第２静電保護素子A6は、所定回路領域105に設けられている。
【０１２３】
（第７実施形態）
次に、本発明の第７実施形態の半導体装置を説明する。第７実施形態の半導体装置では、図１または図２に示した保護素子A6が、ディープNウェル層DNWで基板P-subと分離された領域のうち、DLL回路領域105とは異なる領域（第１領域）に形成されている点が、第１実施形態の半導体装置と異なる。
【０１２４】
図１２は、第７実施形態の半導体装置でのDLL回路領域105と保護素子A6との関係を示した説明図である。
【０１２５】
図１２において、保護素子A6が配置されたディープNウェル層DNW-Aで区画された領域DNW1の電位は、DLL回路Bが配置されたディープNウェル層DNWで区画されたDLL回路領域105の電位と同一でもよいし、別電位としても構わない。なお、図１２において、基板P-subのうち、領域DNW1でもなくDLL回路領域105でもない領域area1は、第２領域の一例である。領域DNW1を区画するディープNウェル層DNW-Aは、領域分離層の一例である。このように本実施形態では、第２静電保護素子A6はDLL回路領域105とは異なる領域（他の領域）に設けられており、該他の領域を、第２静電保護素子A6が設けられた第１領域DNW1と、第１領域DNW1以外の第２領域area1に分離する領域分離層DNW-Aをさらに含む。
【０１２６】
また、図１２に示した保護素子A6が配置されているディープNウェル層DNWにて基板P-subと分離された領域DNW1内には、DLL回路Bとは異なる回路が配置されていてもよい。
【０１２７】
さらに、図１２に示した保護素子A6の配置箇所は、保護素子A6を介して電源ノイズの影響を受けない構成であれば、必ずしもディープNウェル層DNW-A内にて基板P-subと分離された領域に配置する必要はない。
【０１２８】
図１１および図１２に示したように、各実施形態において保護素子A6の配置箇所は任意に選択可能である。
【０１２９】
（第８実施形態）
次に、本発明の第８実施形態の半導体装置を説明する。第８実施形態の半導体装置では、所定回路としてメモリセルアレイ部（以下、単に「アレイ部」と称する）が用いられている点が、第１実施形態の半導体装置と異なる。つまり本実施形態では、所定回路はアレイ部ARである。
【０１３０】
図１３は、第８実施形態の半導体装置を示した図である。
【０１３１】
図１３に示したアレイ部ARの回路AR1〜AR4は、ディープNウェル層DNWにて基板P-subと電気的に分離されており、かつ、アレイ部ARはチップ中央にあるため電源パッドからの寄生抵抗が大きく、電源パッドに電圧が印加された場合、電荷が放電されずにディープNウェル層DNWにて区画された領域に蓄えられる。
【０１３２】
つまり、前述したDLL回路Bと同様に、ESDに起因するパルスが連続的に印加されると、アレイ部ARの回路AR1〜AR4に蓄えられる電荷が徐々に大きくなっていき、アレイ部ARの回路AR1〜AR4でゲート破壊が起こる。
【０１３３】
この場合においても、アレイ部ARの回路AR1〜AR4に対する保護素子A6の接続が有効であり、ディープNウェル層DNWにて基板P-subと分離されたアレイ部ARの回路AR1〜AR4においてもゲート破壊を防ぐ事ができる。
【０１３４】
なお、本実施形態でも、パッドには保護素子A1が接続されているが、図１３では省略してある。
【０１３５】
（第９実施形態）
次に、本発明の第９実施形態の半導体装置を説明する。第９実施形態の半導体装置は、論理回路を備えたASIC（Application Specific Integrated Circuit）であり、所定回路として、ASICを構成する論理回路が用いられている点が、第１実施形態の半導体装置と異なる。つまり本実施形態では、所定回路は、ASICを構成する論理回路Mである。
【０１３６】
図１４は、第９実施形態の半導体装置、さらに言えば、ASICのフロアプランの一例を示した図である。
【０１３７】
図１４において、デバイスの中央近傍にディープNウェル層DNWにて基板P-subと電気的に分離された論理回路Mを配置し、かつ、論理回路Mに保護回路A6が接続されていない場合、論理回路Mは電源パッドからの寄生抵抗が大きく、電源パッドに電圧が印加された場合、電荷が論理回路Mから放電されずに、論理回路Mに蓄えられる。
【０１３８】
つまり、前述したディープNウェル層DNWにて基板P-subと電気的に分離された領域内のDLL回路Bと同様に、ESDに起因するパルスが連続的に印加されると蓄えられる論理回路M内の電荷が徐々に大きくなっていき、論理回路M内でゲート破壊が起こる。
【０１３９】
この場合においても、保護素子A6が論理回路Mの電源用配線に接続されると、論理回路M内でのゲート破壊を防止することが可能になる。
【０１４０】
なお、本実施形態でも、パッドには保護素子A1が接続されているが、図１４では省略してある。
【０１４１】
（第１０実施形態）
次に、本発明の第１０実施形態の半導体装置を説明する。第１０実施形態の半導体装置では、DLL回路Bに対して、外部電源電圧VDDLを降圧した電源電圧VPERIを供給する降圧回路Uが接続されている点が、第１実施形態の半導体装置と異なる。
【０１４２】
図１５は、第１０実施形態の半導体装置を示した図である。
【０１４３】
図１６は、降圧回路Uと内部回路B1と保護素子A6との断面図であり、図中の矢印はVDDLパッド103に電圧が印加された場合に電荷が流れる経路を示している。このように、本実施形態では、第１配線S3の途中に、電源パッド103に印加された電源電圧を降圧して出力する降圧回路Uが設けられている。
【０１４４】
図１５、図１６に示す様に、降圧電源である電源電圧VPERIが供給される回路がディープNウェル層DNWにて基板P-subと電気的に分離されている場合についても、保護素子A6がないと、電荷は内部回路に蓄えられていく。そのため、内部回路でゲート破壊が起こり得る。
【０１４５】
特に、電源を降圧や昇圧する回路の能力が大きい場合は、ブレークダウン時の放電能力も大きいため内部回路のゲート破壊が起こりやすい。
【０１４６】
よって、ある電位に対して回路が内部電位を生成している場合においても、パッドから遠くに配置された内部回路に対して保護素子A6を接続する事は、ESD耐圧向上に有効である。
【０１４７】
なお、上記各実施形態において、保護素子A6としては、ダイオード接続のトランジスタおよびダイオードに限るものではなく、例えば、抵抗素子が用いられてもよい。
【０１４８】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【０１４９】
例えば、上記ではディープNウェル層DNWによって電源が分離されているケースについて説明したが、同様の問題は、同じ電源パッドから複数の回路に対して電源配線が分岐した構成においても起こるため、適宜適用可能であり、また、単一の電源配線にて電源が供給されている場合であっても当該電源配線が長い場合には、電源パッド近傍の保護素子が印加された静電気を放電しきる前に、次の静電気が印加されると同様の問題が起こってしまうため、この場合も適宜適用可能である。
【符号の説明】
【０１５０】
101      VDDパッド
102      VSSパッド
103      VDDパッド
104      VDDLパッド
105      DLL回路領域
106      周辺回路領域
106A    周辺回路
201、202   N+拡散層
T        接地電極
A1〜A5  保護素子
B        DLL回路
C        機能セル
D1〜D4  機能ブロック
E1      サブコンタクト
F1、F2  経路
G1、G2  電流経路
H1      領域
J1、J2  放電経路
DNW    ディープNウェル層
P-sub    基板
S1〜S9  配線
S3a、S3b  内部配線
P-Well    Pウェル層
U      降圧回路
【図１】
2013004644.tif 000003
【図２】
2013004644.tif 000004
【図３】
2013004644.tif 000005
【図４】
2013004644.tif 000006
【図５】
2013004644.tif 000007
【図６】
2013004644.tif 000008
【図７】
2013004644.tif 000009
【図８】
2013004644.tif 000010
【図９】
2013004644.tif 000011
【図１０】
2013004644.tif 000012
【図１１】
2013004644.tif 000013
【図１２】
2013004644.tif 000014
【図１３】
2013004644.tif 000015
【図１４】
2013004644.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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