(57)【要約】【課題】データの出力タイミングがずれた場合であっても読み出しの異常を解消可能とする。【解決手段】実施形態に係るストレージデバイス１は、メモリ部３と当該メモリ部３を制御するコントローラ２とを含む。ストレージデバイス１は、提供部５、関係付け部９、比較部６を含む。提供部５は、コントローラ２からメモリ部３へ読み出しアドレスを提供する。関係付け部９は、読み出しアドレスで指定されているデータをメモリ部３から読み出し、データと当該データに対応するアドレス情報とを関係付け、読み出しアドレスに対応するクロックにそって、データとアドレス情報とをメモリ部３からコントローラ２へ提供する。比較部６は、読み出しアドレスと、読み出しアドレスに対応するクロックにおいて読み出されたデータと関係付けられているアドレス情報とを比較し、エラー検出を行う。【選択図】      図１
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【特許請求の範囲】
【請求項１】
メモリ部と、
前記メモリ部を制御するコントローラと、
前記コントローラから前記メモリ部へ読み出しアドレスを提供する提供部と、
前記読み出しアドレスで指定されているデータをメモリ部から読み出し、前記データと当該データに対応するアドレス情報とを関係付け、前記読み出しアドレスに対応するクロックにそって、前記データと前記アドレス情報とを前記メモリ部から前記コントローラへ提供する関係付け部と、
前記読み出しアドレスと、前記読み出しアドレスに対応するクロックにおいて読み出されたデータと関係付けられているアドレス情報とを比較し、エラー検出を行う比較部と
を具備する、ストレージデバイス。
【請求項２】
前記提供部は、前記比較部による比較結果が一致しない場合に、前記読み出しアドレスの読み出しをリトライすることを特徴とする請求項１記載のストレージデバイス。
【請求項３】
読み出しのリトライ時に、前記メモリ部及び前記コントローラの周波数を低下させる周波数調整部をさらに具備する、請求項２記載のストレージデバイス。
【請求項４】
読み出しのリトライ時に、前記メモリ部から前記コントローラへ提供される前記クロックと前記データとの出力値を大きくする出力値調整部をさらに具備する、請求項２又は請求項３のいずれか１項に記載のストレージデバイス。
【請求項５】
前記関係付け部は、データ出力の間に、スクランブルされた前記アドレス情報を出力することを特徴とする請求項１乃至請求項４のいずれか１項に記載のストレージデバイス。
【請求項６】
ストレージデバイスの制御方法において、
前記ストレージデバイスのコントローラから前記ストレージデバイスのメモリ部へ読み出しアドレスを提供することと、
前記読み出しアドレスで指定されているデータをメモリ部から読み出し、前記データと当該データに対応するアドレス情報とを関係付け、前記読み出しアドレスに対応するクロックにそって、前記データと前記アドレス情報とを前記メモリ部から前記コントローラへ提供することと、
前記読み出しアドレスと、前記読み出しアドレスに対応するクロックにおいて読み出されたデータと関係付けられているアドレス情報とを比較し、エラー検出を行うことと
を具備する、制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ストレージデバイス及びその制御方法に関する。
【背景技術】
【０００２】
新しい仕様の半導体記憶装置が、様々なニーズに応じて製造され、多くの製品に組み込まれている。
【０００３】
ＥＣＣ（Error checking and correcting）機能を備えた従来の半導体記憶装置は、例えばビットデータまたはバイトデータなどのようなメモリセルアレイから読み出されたデータを訂正することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１１０９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、データの出力タイミングがずれた場合であっても読み出しの異常を解消可能なストレージデバイス及びその制御方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、ストレージデバイスは、メモリ部と当該メモリ部を制御するコントローラとを含む。ストレージデバイスは、提供部、関係付け部、比較部を含む。提供部は、コントローラからメモリ部へ読み出しアドレスを提供する。関係付け部は、読み出しアドレスで指定されているデータをメモリ部から読み出し、データと当該データに対応するアドレス情報とを関係付け、読み出しアドレスに対応するクロックにそって、データとアドレス情報とをメモリ部からコントローラへ提供する。比較部は、読み出しアドレスと、読み出しアドレスに対応するクロックにおいて読み出されたデータと関係付けられているアドレス情報とを比較し、エラー検出を行う。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の構成の一例を示すブロック図。
【図２】半導体記憶装置の通常動作状態と異常動作状態の一例を示すタイミングチャート。
【図３】本実施形態に係るメモリコントローラからメモリ部に出力される信号の一例を示すタイミングチャート。
【図４】アドレス比較部によってアドレスが一致すると判断される通常動作状態の一例を示すタイミングチャート。
【図５】アドレス比較部によってアドレスが一致しないと判断される異常動作状態の第１の例を示すタイミングチャート。
【図６】アドレス比較部によってアドレスが一致しないと判断される異常動作状態の第２の例を示すタイミングチャート。
【図７】アドレス比較部によってアドレスが一致しないと判断される異常動作状態の第３の例を示すタイミングチャート。
【図８】第２の実施形態に係る半導体記憶装置の構成の一例を示すブロック図。
【図９】周波数低下処理の第１の例を示すタイミングチャート。
【図１０】周波数低下処理の第２の例を示すタイミングチャート。
【図１１】出力バッファ変更の一例を示すタイミングチャート。
【図１２】アドレス関係付けコマンドの発行によりアドレス情報の出力が実行される一例を示すタイミングチャート。
【図１３】第３の実施形態に係る半導体記憶装置の読み出し処理の一例を示すフローチャート。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら本発明の各実施の形態について説明する。なお、以下の説明において、略または実質的に同一の機能および構成要素については、同一符号を付し、必要に応じて説明を行う。
【０００９】
（第１の実施形態）
本実施形態は、ストレージデバイスの一種である半導体記憶装置を用いて説明するが、磁気記憶装置などのような他のストレージデバイスに対しても同様に適用可能である。
【００１０】
例えば、先行の半導体記憶装置においては、読み出されたデータの訂正が行われたとしても、インタフェースの速度が遅く、所望のデータの出力タイミングが遅れ、所望のデータが適切に読み出されない場合がある。また、例えば、先行の半導体記憶装置においては、クロック信号とデータとの間でタイミングがずれるスキュー（skew）が発生し、読み出されるべきデータが飛ばされ、その後のデータに対する読み出しが全てずれる場合がある。これに対して、本実施形態に係る半導体記憶装置は、データの出力タイミングがずれた場合に、データ読み出しのリトライとその後の処理を高速に行う。本実施形態に係る半導体記憶装置は、例えばデータスキューによってデータ誤ラッチが発生した場合の処理遅延を防止する。
【００１１】
なお、以下においては、データの読み出し時のアドレスの不一致について説明するが、データの書き込み時のアドレスの不一致についても同様の手法で監視を行うことができる。
【００１２】
図１は、本実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【００１３】
半導体記憶装置１は、メモリコントローラ２とメモリ部３とを備える。
【００１４】
メモリコントローラ２は、例えばスキューによって出力タイミングにずれが発生し、所望のアドレスに対応するデータを取り出せなかった場合に、データ出力のリトライを実行させるための制御を実行する。メモリコントローラ２は、信号発生部４、コマンド提供部５、アドレス比較部６を備える。
【００１５】
信号発生部４は、チップイネーブル信号ＣＥ（／ＣＥでもよい）と、メモリコントローラ２からメモリ部３へ提供されるクロック信号ＲＥ（／ＲＥでもよい）と、書き込みを可能にすることを示すライトイネーブル信号ＷＥを発生し、メモリ部３に出力する。
【００１６】
コマンド提供部５は、例えば、アドレス（アドレスコマンド）、アドレス関係付けコマンド、リトライコマンドなど、各種のコマンドを生成し、入出力信号Ｉ／Ｏとしてメモリ部３に提供する。例えば、コマンド提供部５は、データが正常に読み出されていないことをアドレス比較部６から通知された場合に、リトライコマンドをメモリ部３に提供する。
【００１７】
アドレス比較部６は、メモリ部３に指定したアドレスと、このアドレスに対応するクロックにおいて読み出されたデータに関係付けられている（組み込まれている）アドレス情報とを比較し、アドレスに対応するデータが正常に読み出されたか否か判断する。アドレス比較部６は、データが正常に読み出されていない場合に、コマンド提供部５にその結果を通知する。
【００１８】
メモリ部３は、クロック発生部７と、コマンド解釈部８と、アドレス関係付け部９と、メモリセルアレイ１０とを備える。
【００１９】
クロック発生部７は、メモリコントローラ２から受けたクロック信号ＲＥに基づいて、クロック信号ＤＱＳを生成し、クロック信号ＤＱＳをメモリコントローラ２に出力する。
【００２０】
コマンド解釈部８は、例えば、アドレスを指定又は通知するアドレスコマンド、アドレスを関係付けたデータを返すことを命ずるアドレス関係付けコマンド、リトライを命ずるリトライコマンドなどのような各種のコマンドを解釈する。例えば、コマンド解釈部８は、アドレス関係付けコマンドが受信された場合に、その結果をアドレス関係付け部９に通知する。
【００２１】
アドレス関係付け部９は、コマンド解釈部８からアドレス関係付けコマンドが受信されたことを通知された場合に、データに、当該データに対応するアドレス情報を関係付け、このアドレス情報を関係付けたデータを入出力信号Ｉ／Ｏとしてメモリコントローラ２に提供する。
【００２２】
メモリセルアレイは、各種の記憶媒体を適用することができ、例えば、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＤＲＡＭ（Dynamic Random Access Memory）、ＦＰＭ−ＤＲＡＭ、ＥＤＯ−ＤＲＡＭ、ＳＤＲＡＭ、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）などを用いることができる。
【００２３】
以下において、タイミングチャートを用いて、メモリコントローラ２とメモリ部３との間の信号の変化について説明する。
【００２４】
まず、半導体記憶装置１における通常動作状態と異常動作状態のタイミングチャートを対比して説明する。
【００２５】
図２は、半導体記憶装置１の通常動作状態と異常動作状態の一例を示すタイミングチャートである。
【００２６】
信号発生部４は、メモリ部３を動作可能にするチップイネーブル信号ＣＥをローにし、メモリ部３を稼動状態にする。
【００２７】
信号発生部４は、メモリコントローラ２からメモリ部３へ、クロック信号ＲＥを提供する。
【００２８】
クロック発生部７は、メモリ部３からメモリコントローラ２へ、クロック信号ＤＱＳを提供する。
【００２９】
メモリ部３は、メモリコントローラ２から指定されたアドレスに対応するデータを、入出力信号Ｉ／Ｏとして、メモリコントローラ２に提供する。
【００３０】
通常動作状態においては、クロック信号ＤＱＳの変化に応じて（例えばクロック信号ＤＱＳと同期して）、入出力信号Ｉ／Ｏが出力される。
【００３１】
異常動作状態の第１の例では、サイクルタイムが短く、出力タイミングに対してデータの出力が遅れたため、指定されたアドレスと出力されたデータがずれ、その後も指定されたアドレスと出力されたデータとのずれが継続している。この場合、メモリコントローラ２のＥＣＣ機能でＮＧと判断され、リトライが実行される。しかしながら、このずれはインタフェースの遅れなどに基づいて発生しており、リトライされてもＥＣＣ機能による訂正が適切に行われない場合がある。
【００３２】
異常状態の第２の例では、データスキューが発生し、このデータスキュー発生後のデータ出力にずれが生じ、正常にデータが取得されない。このような指定されたアドレスと出力されたデータとのずれは、インタフェースの遅れなどに基づいて発生しており、リトライされてもＥＣＣ機能による訂正が適切に行われない場合がある。
【００３３】
本実施形態においては、このようなずれが発生した場合であっても高速にそのずれを修復する。
【００３４】
図３は、本実施形態に係るメモリコントローラ３からメモリ部４に出力される信号の一例を示すタイミングチャートである。
【００３５】
メモリコントローラ３の信号発生部４は、チップイネーブル信号ＣＥとライトイネーブル信号ＷＥとを発生させ、出力する。
【００３６】
コマンド提供部５は、特定のアドレス関係付けコマンドをメモリ部３に送信する。
【００３７】
メモリ部３のコマンド解釈部８は、アドレス関係付けコマンドを認識すると、アドレス情報の関係付けをアドレス関係付け部９に通知する。
【００３８】
アドレス関係付け部９は、アドレス情報の関係付けが通知されると、アドレスに対応するデータをメモリコントローラ２に出力し、通常データ出力の合間にスクランブルされたアドレス情報を出力する。
【００３９】
メモリコントローラ２のアドレス比較部６は、メモリコントローラ２からメモリ部３へ出力されたアドレスと、メモリ部３からメモリコントローラ２へ出力されたデータにスクランブルされているアドレス情報とを比較し、アドレスに対する出力タイミングに適切なデータが出力されたか否か判断する。アドレス比較部６は、判断結果をコマンド提供部５に通知する。
【００４０】
コマンド提供部５は、アドレスが不一致でありデータの読み出しをリトライする場合に、例えば、不一致の部分のみの読み出しを自動でリトライするか、又は、リトライの指示が入力された場合にリトライコマンドをメモリ部３に出力する。
【００４１】
図４は、アドレス比較部６によってアドレスが一致すると判断される通常動作状態の第１の例を示すタイミングチャートである。
【００４２】
アドレスが一致する場合、インタフェースに遅れが発生していないと判断され、随時データの読み出しが実行される。
【００４３】
図５は、アドレス比較部６によってアドレスが一致しない（ＮＧ）と判断される異常動作状態の第１の例を示すタイミングチャートである。
【００４４】
アドレスが不一致の第１の例では、アドレスの不一致の発生後も他のデータ（ＣＯＬデータ）の読み出しが継続され、全データの読み出しが終了した後に、アドレスが不一致の部分のみの読み出しがリトライされる。
【００４５】
図６は、アドレス比較部６によってアドレスが一致しない（ＮＧ）と判断された異常動作状態の第２の例を示すタイミングチャートである。
【００４６】
アドレスが不一致の第２の例では、アドレスの不一致が発生した時点で、インタフェースが遅れている部分の読み出しがリトライされる。
【００４７】
図７は、アドレス比較部６によってアドレスが一致しない（ＮＧ）と判断される異常動作状態の第３の例を示すタイミングチャートである。
【００４８】
アドレスが不一致の第３の例では、リトライの指示が入力され、リプレイコマンドが発行された場合に、インタフェースに遅延の生じた部分の読み出しがリトライされる。
【００４９】
以上説明した本実施形態においては、データ読み出し中に、メモリコントローラ２によってメモリ部３へ指定されたアドレスと、このアドレスに対応するタイミングにメモリ部３からメモリコントローラ２へ出力されたアドレス情報とが一致するか否か判断される。本実施形態においては、アドレスが一致しない場合に、このアドレスに対応するデータの読み出しがリトライされ、読み出しの異常が解消される。
【００５０】
したがって、インタフェースの遅れなどが原因で訂正できなかったＥＣＣエラー及び訂正に時間を必要としたＥＣＣエラーを有効に訂正することができ、半導体記憶装置１の高速動作を実現することができる。
【００５１】
なお、読み出しのリトライは、例えばクロック周期を長くするなど、処理速度を遅くして実行することで、正常に読み出しが実行される確率を高くすることができる。
【００５２】
また、処理速度を高速で維持する場合であっても、アドレスの不一致の発生した部分のみ読み出しをリトライすることで、正常に読み出しが実行される確率を高くすることができる。
【００５３】
先行の半導体記憶装置において、データの出力タイミングにずれが生じた場合、ＥＣＣ機能の後、ＮＧ（読み出しの異常）を検出し、リトライが行われる。しかしながら、このリトライにおいても、同じ状態でＮＧが検出され、リトライが繰り返される可能性が高く、処理時間が長くなる。これに対して、本実施形態においては、読み出し処理においてＮＧが検出され、リトライが行われた場合に、同じ状態でＮＧが検出されることを防止することができ、リトライが繰り返されることを防止することができ、処理時間の長期化を防ぐことができる。
【００５４】
上記と同様のアドレスの比較を書き込み時に行うことにより、書き込み時の異常動作状態についても判断することができ、読み出し時と同様の効果を得ることができる。
【００５５】
（第２の実施形態）
本実施形態においては、読み出しのリトライ時に、周波数を低下させてエラーが再発することを防止する周波数調整機能と、出力バッファのサイズ（抵抗値）を変えて読み出しをリトライし、指定されたアドレスと現在読み出しているアドレスとが一致しないことを防止する出力バッファ調整機能とのうちの少なくとも一方を適用する半導体記憶装置について説明する。
【００５６】
図８は、本実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【００５７】
半導体記憶装置１１は、メモリコントローラ１２とメモリ部１５とを備える。
【００５８】
半導体記憶装置１１のメモリコントローラ１２は、信号発生部４、コマンド提供部５、、アドレス比較部６とに加えて、周波数調整部１３をさらに備える。
【００５９】
周波数調整部１３は、アドレス比較部６によってアドレスが一致しないと判断されると、信号発信部４及びコマンド提供部５に周波数低下を指示する。
【００６０】
信号発信部４及びコマンド提供部５は、例えば、インタフェースのクロック周波数を落とした状態で、読み出しをリトライする。
【００６１】
半導体記憶装置１４のメモリ部１５は、クロック発生部７、コマンド解釈部８、アドレス関係付け部９、メモリセルアレイ１０とに加えて、さらに出力バッファ調整部１６を備える。
【００６２】
コマンド解釈部８は、リトライコマンドを受信すると、その旨を出力バッファ調整部１６に通知する。
【００６３】
出力バッファ調整部１６は、読み出しのリトライにおいて、例えば、クロック信号ＤＱＳ及び入出力信号Ｉ／Ｏなどのようなメモリ部１５からメモリコントローラ２に出力される信号を扱う出力バッファのサイズを変更し、信号の出力値を大きくする。
【００６４】
図９は、周波数低下処理の第１の例を示すタイミングチャートである。
【００６５】
この例では、アドレスが一致しておらず、このアドレスが一致していない部分の読み出しをリトライしたが、このリトライにおいてもアドレスが一致しない場合に、周波数を低下させた読み出しのリトライが行われている。
【００６６】
図１０は、周波数低下処理の第２の例を示すタイミングチャートである。
【００６７】
この例では、アドレスが一致していない部分に対して、周波数を低下させた読み出しのリトライが行われている。
【００６８】
指定されたアドレスと、現在読み出しているアドレスとのずれの原因が周波数にある場合、同じ周波数によって読み出しがリトライされても再度アドレスが一致しない可能性が高い。しかしながら、本実施形態においては、アドレスにずれがあった場合、周波数を低下させて読み出しがリトライされるため、指定されたアドレスと、現在読み出しているアドレスとを一致させることができ、ＥＣＣ機能による訂正を適切に行うことができる。
【００６９】
図１１は、出力バッファ変更の一例を示すタイミングチャートである。
【００７０】
この例では、アドレスが一致していない部分に対して、出力バッファのサイズが変更されて読み出しのリトライが行われている。
【００７１】
このように、アドレスにずれが生じた場合に、出力バッファのサイズを変更して読み出しのリトライを行うことにより、指定されたアドレスからデータを読み出すことができ、ＥＣＣ訂正を適切に行うことができる。
【００７２】
本実施形態においては、リトライ時に、周波数調整部１３のみが用いられてもよく、出力バッファ調整部１６のみが用いられてもよく、周波数調整部１３と出力バッファ調整部１６との双方が用いられてもよい。
【００７３】
上記の各実施形態において、メモリ部２，１５からメモリコントローラ２，１１へアドレス情報を出力することは予め設定されたタイミング又は設定されている単位ごとに自動的で行うとしてもよく、アドレス関係付けの指示にしたがって、図１２に示すように、アドレス関係付けコマンドを発行させて行うとしてもよい。
【００７４】
上記の各実施形態に係る読み出しは、メモリコントローラが複数のメモリ部を制御するマルチチップインタリーブにも適用可能である。
【００７５】
上記の各実施形態に係る半導体装置の電源投入時などにおいては、メモリコントローラからメモリ部へ提供される信号、及びメモリ部からメモリコントローラへ提供される信号として、テスト信号を用い、このテスト信号に基づくテストが終了した後に、上記の読み出しを開始するとしてもよい。これにより、半導体装置の電源投入時の動作を安定させることができる。まずテストパターンを発行し、このテストパターンについて正常に動作した後に、適宜コマンドを発行することにより、システム電源を安定化させることは、例えば、レイテンシを長くすることにより実現される。
【００７６】
（第３の実施形態）
本実施形態においては、上記各実施形態に係る半導体記憶装置の読み出し処理フローについて具体的に説明する。本実施形態においては、アドレスの不一致が発生した場合に、周波数を変更して再読み出しを行う場合について説明する。
【００７７】
図１３は、本実施形態に係る半導体記憶装置の読み出し処理の一例を示すフローチャートである。
【００７８】
ステップＳ１において、半導体記憶装置は、アドレスの不一致が発生した時点で読み出しをリトライする第１のモードか、アドレスの不一致の発生後も他のデータの読み出しを継続し全データの読み出しが終了した後にアドレスが不一致の部分のみの読み出しをリトライする第２のモードか、アドレス比較を行わない通常の読み出しを行う第３のモードか、を示すモード選択コマンドを受け、モードを判断する。第１のモードと判断された場合には、処理はステップＳ２へ移動し、第２のモードと判断された場合には、処理はステップＳ９へ移動する。第３のモードと判断された場合には、通常の読み出し処理が実行される。
【００７９】
第１のモードの場合、ステップＳ２において、半導体記憶装置は、読み出し対象として指定されたアドレスに対応するデータを読み出す。
【００８０】
ステップＳ３において、半導体記憶装置は、指定されたアドレスと、このアドレスに対応するタイミングに読み出されたデータに関係付けられているアドレス情報とを比較し、一致するか否か判断する。
【００８１】
アドレス比較の結果が一致を示す場合、ステップＳ４において、半導体記憶装置は、全てのデータが読み出されたか否か判断する。
【００８２】
全てのデータが読み出されていない場合、ステップＳ５において、半導体記憶装置は、次のデータに対する読み出しを行う。
【００８３】
全てのデータが読み出し済みの場合、半導体記憶装置は、読み出し完了として読み出し処理を終了する。
【００８４】
アドレス比較の結果が不一致を示す場合、ステップＳ６において、半導体記憶装置は、再読み出しが予め設定されている最大回数行われたか否か判断する。
【００８５】
再読み出しが最大回数行われた場合、半導体記憶装置は、読み出しＮＧとして読み出し処理を終了する。
【００８６】
再読み出しが最大回数行われていない場合、ステップＳ７において、半導体記憶装置は、インタフェースクロック周波数及び／又は出力バッファサイズを変更する。
【００８７】
ステップＳ８において、半導体記憶装置は、データの再読み出しを行い、処理はステップＳ３に戻る。
【００８８】
第２のモードの場合、ステップＳ９において、半導体記憶装置は、読み出し対象として指定されたアドレスに対応するデータを読み出す。
【００８９】
ステップＳ１０において、半導体記憶装置は、指定されたアドレスと、このアドレスに対応するタイミングに読み出されたデータに関係付けられているアドレス情報とを比較し、一致するか否か判断する。
【００９０】
アドレス比較の結果が不一致を示す場合、ステップＳ１１において、半導体記憶装置は、エラーの発生したアドレスを記憶し、処理はステップＳ１２に移動する。
【００９１】
アドレス比較の結果が一致を示す場合、処理はステップＳ１２に移動する。
【００９２】
ステップＳ１２において、半導体記憶装置は、全てのデータが読み出されたか否か判断する。
【００９３】
全てのデータが読み出されていない場合、ステップＳ１３において、半導体記憶装置は、次のデータに対する読み出しを行う。
【００９４】
全てのデータが読み出し済みの場合、ステップＳ１４において、半導体記憶装置は、アドレス比較で不一致があったか否か判断する。
【００９５】
アドレス比較で不一致がなかった場合、半導体記憶装置は、読み出し完了として読み出し処理を終了する。
【００９６】
アドレス比較で不一致があった場合、ステップＳ１５において、半導体記憶装置は、インタフェースクロック周波数及び／又は出力バッファサイズを変更する。
【００９７】
ステップＳ１６において、半導体記憶装置は、記憶されたエラーアドレスに対するデータの読み出しを実行する。
【００９８】
ステップＳ１７において、半導体記憶装置は、エラーアドレスと、このエラーアドレスに対応するタイミングに読み出されたデータに関係付けられているアドレス情報とを比較し、一致するか否か判断する。
【００９９】
エラーアドレスに関する比較の結果が一致を示す場合、読み出し完了として読み出し処理を終了する。
【０１００】
エラーアドレスに関する比較の結果が不一致を示す場合、ステップＳ１８において、半導体記憶装置は、不一致の発生したエラーアドレスにより、記憶されているエラーアドレスを更新する。
【０１０１】
ステップＳ１９において、半導体記憶装置は、再読み出しが予め設定されている最大回数行われたか否か判断する。
【０１０２】
再読み出しが最大回数行われた場合、半導体記憶装置は、読み出しＮＧとして読み出し処理を終了する。
【０１０３】
再読み出しが最大回数行われていない場合、処理はステップＳ１５に移動する。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
１，１１，１４…半導体記憶装置、２，１２…メモリコントローラ、３，１５…メモリ部、４…信号発生部、５…コマンド提供部、６…アドレス比較部、７…クロック発生部、８…コマンド解釈部、９…アドレス関係付け部、１０…メモリセルアレイ、１３…周波数調整部、１６…出力バッファ調整部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2013196644.tif 000011
【図１０】
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【図１１】
2013196644.tif 000013
【図１２】
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【図１３】
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