(57)【要約】【課題】半導体パッケージにおいて、半導体素子と、多層配線基板のギャップを液状アンダーフィルによって封止した後、この周囲をバックフィルで埋めるとき、多層配線基板上に搭載されている積層セラコンなどの受動部品が樹脂下に埋没することがある。このような半導体パッケージをＰＷＢなどに２次実装する際、突起電極接合時の熱履歴によって、埋没した積層セラコン下ではんだフラッシュと呼ばれる短絡が発生することがある。【解決手段】アンダーフィル封止後の半導体パッケージに塗布するバックフィルを、連続気泡多孔体材料とすることで、熱履歴時の樹脂と突起電極膨張から発生する内部圧力の緩和と放熱を行い、樹脂と受動部品間の剥離を防ぐ。これにより半導体パッケージをＰＷＢに２次実装する際に起こりやすいはんだフラッシュを防止する。【選択図】図２
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【特許請求の範囲】
【請求項１】
多層配線基板の表層絶縁層上に１個以上の半導体素子と１個以上の受動部品が実装され、前記半導体素子と前記多層配線基板の搭載されたギャップにアンダーフィル樹脂を充填することによりフリップチップ実装部を形成する半導体パッケージの製造方法において、アンダーフィル樹脂を充填した該フリップチップ実装部の外周を保護するために樹脂を充填し、充填に使用する樹脂に多孔体樹脂材料を用いることを特徴とする半導体パッケージの製造方法。
【請求項２】
前記多孔体樹脂材料が連続気泡多孔体であり、該連続気泡部分には空気が充填されていることを特徴とする請求項１記載の半導体パッケージの製造方法。
【請求項３】
前記受動部品電極の半導体素子に近い側の辺と前記フリップチップ実装部外縁部を結ぶ最短距離が３．５ｍｍ以下であることを特徴とする請求項１又は２記載の半導体パッケージの製造方法。
【請求項４】
前記フリップチップ実装部を保護する樹脂が前記多層配線基板上に存在する少なくとも１個以上の受動部品の高さを２０％以上埋没させることを特徴とする請求項１〜３のいずれかに記載の半導体パッケージの製造方法。
【請求項５】
前記フリップチップ実装部に対して塗布する樹脂の量は、表層絶縁層からの高さを０．１ｍｍ以上とし、前記フリップチップ実装部の上面高さ以下になることを特徴とする請求項１〜４のいずれかに記載の半導体パッケージの製造方法。
【請求項６】
前記多層配線基板は２次実装を目的とした電極を半導体素子実装面の裏面に設け、２２０℃以上の加熱を通じて外部基板に接続することを特徴とする請求項１〜５のいずれかに記載の半導体パッケージの製造方法。
【請求項７】
前記多層配線基板に搭載される積層セラミックコンデンサの突起電極接合部のスタンドオフが２５μｍ以上であることを特徴とした請求項１〜６のいずれかに記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ内の接続用電極間あるいは受動部品間の狭ピッチ化に伴う短絡等の発生が抑制され信頼性の高い半導体装置を得ることのできる半導体封止用樹脂組成物およびそれを用いた半導体パッケージの製造方法に関するものである。
【背景技術】
【０００２】
近年、高度情報化時代を迎え、情報通信技術が急速に発達し、それに伴って各種半導体素子の高密度化が図られている。この結果、半導体素子が搭載された多層配線基板からなる半導体パッケージにおいても、基板の実装面積がますます狭小化し、チップ／パッケージ面積比が大きくなってきている。本発明の分野の半導体パッケージは、半導体素子をエポキシ樹脂などの樹脂によりギャップ間を封止したものであり、近年における電子機器の小型化、高性能化に伴い、薄型、かつ小型化された表面実装型半導体パッケージなどとして広く普及されている。これを受け、半導体素子、積層セラミックコンデンサなどの受動部品同士の隣接距離がますます狭ピッチ化し、本来半導体素子外周を保護するために用いる樹脂（以下、バックフィル）が隣接する受動部品まで到達する形態の半導体パッケージがでてきている。
【０００３】
上記のような実装面積の低減や半導体素子の電極の増加に対応するには、受動部品を表面実装してからのフリップチップ実装が適していると言われている。
【０００４】
従来、表面実装プロセスにおいては、受動部品用の突起電極形成後、高速チップ実装装置などを用いて部品を搭載する。その後のフリップチップ実装プロセスにおいて、半導体素子と多層配線基板を接合した後、両者の約数十μｍのギャップに対して、アンダーフィル樹脂を充填することが一般に行われている。これは、熱衝撃による半導体素子と多層配線基板の熱膨張係数の差から生じる応力が、半導体素子と多層配線基板間に形成された突起電極に集中するのを防ぐため、封止樹脂全体に応力を分散させることを目的の１つとして行っている。樹脂の充填により、これを実施していないフリップチップ実装部よりも接続信頼性が飛躍的に向上することが知られている。
【０００５】
さらに半導体素子の保護目的で樹脂封止された半導体素子の周囲を樹脂（以下、バックフィル）で埋めることがある。このとき、半導体素子の近くに配置した微細な受動部品などがこの樹脂によって埋没することがある。
【０００６】
従来方法については、図１を用いて説明する。まず、図１に示される様に、多層配線基板１１の上に配置された電極７上に突起電極６を形成する。その後、積層セラミックコンデンサ（以下、積層セラコン）５などの受動部品を搭載し、リフローなどにより、突起電極６を溶融させて電気的に接続する。その後、多層配線基板１１上の電極４上に突起電極３Ｂを形成する。図２に示すように、半導体素子１の電極上に形成した突起電極３Ａをフェイスダウン方式で、突起電極３Ｂに位置合わせして搭載し、その後、リフロー処理などの熱処理によって、突起電極同士を溶融させ、バンプ３を形成しフリップチップ実装部を形成する。
【０００７】
次に、フリップチップ実装部を洗浄し、十分に乾燥させてからディスペンサステージ上に配置し、その片側１辺にディスペンサなどを用いて液状アンダーフィル８を充填する。樹脂７は、毛細管現象によって半導体素子と多層配線基板のギャップに充填され、封止が完了した状態で樹脂硬化を行う。
【０００８】
次に、前記フリップチップ実装部に対してバックフィル９を塗布する。その際、半導体素子に近接している積層セラコンなどの受動部品はバックフィルによって埋没するかたちとなる。
【０００９】
ところが、前記したような従来の樹脂封止型半導体パッケージは、外部基板へ２次実装する際の耐熱性に対して、大きな課題を残している。一般にこれらの半導体パッケージをＰＷＢなどに実装する際に、接合部だけでなく、半導体パッケージ自体も急激に加熱され、この過熱によって樹脂封止された半導体パッケージ内で応力のひずみが生じる。配線基板、バックフィル、突起電極など熱膨張差によるストレスから生じるこれらの応力のひずみは、フリップチップ実装部だけでなく、バックフィル硬化時に埋没した積層セラコンにおいても樹脂と積層セラコン界面での剥離の原因となる。また、図３に示すように、２次実装の熱が加わることにより、接合部自体の再溶融が起こりはんだフラッシュ１７といった問題が発生する。
【００１０】
このようなことから、例えば、特許文献１にあるように、配線基板上で部分的に表面粗さを変えることで、樹脂との密着力を上げることにより剥離を防止する方法がとられている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−３１７９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記の方法では、配線基板と樹脂との密着は強くなるものの、樹脂と受動部品界面での２次実装時の応力ひずみによる剥離を防止する完全な策とはならず、剥離が生じた部分でのはんだフラッシュの可能性は依然残る。また、部分的に粗さを変えるには工程を増やすことになり、製造コストが上昇することにつながる。
【００１３】
本発明は前述のごとき、従来の問題点を解消し、接続信頼性に優れる半導体パッケージの製造方法を提供することができる。
【課題を解決するための手段】
【００１４】
請求項１記載の発明は、多層配線基板の表層絶縁層上に１個以上の半導体素子と１個以上の受動部品が実装され、前記半導体素子と前記多層配線基板の搭載されたギャップにアンダーフィル樹脂を充填することによりフリップチップ実装部を形成する半導体パッケージの製造方法において、アンダーフィル樹脂を充填した該フリップチップ実装部の外周を保護するために樹脂を充填し、充填に使用する樹脂（以下、バックフィル）に多孔体樹脂材料を用いることを特徴とする半導体パッケージの製造方法であることをその要旨とした。
【００１５】
請求項２記載の発明は、前記多孔体樹脂材料が連続気泡多孔体であり、該連続気泡部分には空気が充填されていることを特徴とする請求項１記載の半導体パッケージの製造方法であることをその要旨とした。
【００１６】
請求項３記載の発明は、前記受動部品電極の半導体素子に近い側の辺と前記フリップチップ実装部外縁部を結ぶ最短距離が３．５ｍｍ以下であることを特徴とする請求項１又は２記載の半導体パッケージの製造方法であることをその要旨とした。
【００１７】
請求項４記載の発明は、前記フリップチップ実装部を保護するバックフィルが前記多層配線基板上に存在する少なくとも１個以上の受動部品の高さを２０％以上埋没させることを特徴とする請求項１〜３のいずれかに記載の半導体パッケージの製造方法であることをその要旨とした。
【００１８】
請求項５記載の発明は、前記フリップチップ実装部に対して塗布するバックフィルの量は、表層絶縁層からの高さを０．１ｍｍ以上とし、前記フリップチップ実装部の上面高さ以下になることを特徴とする請求項１〜４のいずれかに記載の半導体パッケージの製造方法であることをその要旨とした。
【００１９】
請求項６記載の発明は、前記多層配線基板は２次実装を目的とした電極を半導体素子実装面の裏面に設け、２２０℃以上の加熱を通じて外部基板に接続することを特徴とする請求項１〜５のいずれかに記載の半導体パッケージの製造方法であることをその要旨とした。
【００２０】
請求項７記載の発明は、前記多層配線基板に搭載される積層セラミックコンデンサの突起電極接合部のスタンドオフが２５μｍ以上であることを特徴とした請求項１〜６のいずれかに記載の半導体パッケージの製造方法であることをその要旨とした。
【発明の効果】
【００２１】
本発明によれば、多層配線基板からなる半導体パッケージにおいて、樹脂封止したフリップチップ実装部を囲むバックフィルとして連続気泡多孔体を用いることにより、熱応力を緩和し、放熱を促進させることによって樹脂と受動部品間の剥離を防ぎ、リフロー加熱による突起電極再溶融によって発生するはんだフラッシュを発生させることなく、接続信頼性を高めることができる。
【図面の簡単な説明】
【００２２】
【図１】従来のフリップチップ実装時の断面図
【図２】従来の樹脂封止型半導体パッケージ断面図と積層セラコン部の断面図
【図３】従来の半導体パッケージ上面図と従来のバックフィルを用いた積層セラコン部の断面図
【図４】本発明のバックフィルを用いた半導体パッケージ積層セラコン部の断面図
【発明を実施するための形態】
【００２３】
次に本発明の一実施の形態について、従来の表面実装、フリップチップ実装工程の流れに沿って説明していく。さらに詳しい部分については、図１、図２、図３、図４に基づき説明する。
【００２４】
Ａ．受動部品の実装
まず、本発明においては、多層配線基板上の電極４に印刷法や蒸着法などを用いて、突起電極３Ｂを形成しておく。さらに受動部品として積層セラコンを多層配線基板上に複数搭載するため、多層配線基板上の電極７に印刷法や蒸着法などを用い、突起電極６を形成し、その上に部品搭載装置を用いて、受動部品としての積層セラコン５を搭載し、加熱によって接合する。受動部品の種類、大きさ、電極の数、電極の材質に関しては、はんだを主材とすることが望ましいが、種類を問わない。突起電極接合後の受動部品のスタンドオフが２５μｍ以上あることが望ましい。さらに受動部品の半導体素子側に位置する電極の任意の一辺とフリップチップ実装部１６の外縁間の最短距離が３．５ｍｍ以下となるような配置であることが望ましい。最短距離を３．５ｍｍ以下とした理由は、３．５ｍｍ以上の距離（間隔）がある場合、設計段階でスティフナ（金属枠）を挿入することが出来、これが堤防の役割を持つためバックフィル樹脂による埋設が発生しないためである。
【００２５】
本発明では、突起電極６として、Ｓｎ／Ａｇ／Ｃｕはんだを使用した。接合にはリフローを使用し、炉内のピーク温度の設定は２４５℃とした。突起電極６の材質としては、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ｐｂ、Ｓｕ／Ａｇ、Ｓｕ／Ｃｕ、Ｓｕ／Ｓｂ、Ｓｕ／Ｚｎ、Ｓｕ、Ｂｉ、などが挙げられる。バンプ接合後に必要に応じてスティフナ１０と呼ばれる金属補強枠を多層配線基板１６に貼り合わせる。尚、スティフナ１０に関しては、多層配線基板の反りを矯正するために用いるものであり、材質や形状、貼り合わせ方法などは問わない。
【００２６】
Ｂ．半導体素子のマウント
本発明においては、受動部品搭載後の多層配線基板の電極４に対して同一のエリア配置された半導体素子電極２をフェイスダウン方式で、突起電極３を介して搭載し、フリップチップ実装部を形成する。次に、多層配線基板をリフローにかけフリップチップ実装部における、はんだ接合を完了する。突起電極３Ａ、３Ｂの材質の例としては、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ｐｂ、Ｓｎ／Ａｇ、Ｓｕ／Ｃｕ、Ｓｕ／Ｓｂ、Ｓｕ／Ｚｎ、Ｓｕ／Ｂｉなどが挙げられる。また、任意で半導体素子電極２と多層配線基板電極４を短時間で接続するのに、ローカルリフローで加熱とともに加圧を実施したり、振動を用いたりする方法を実施してもよい。
【００２７】
次にフリップチップ実装部のバンプ間の洗浄を行うが、フラックス残留成分の除去を目的としているため、洗浄不要のフラックス、またはフラックスを使用しないタイプの突起電極を使用する場合などは、これを必要としないため、任意で行うこととする。
【００２８】
Ｃ．アンダーフィルの充填
次にフリップチップ実装部を加熱したディスペンサステージに配置し、基板を昇温する。これは液状アンダーフィル８の流動性をステージの昇温温度については、使用される樹脂の性能がもっとも発揮される推奨条件を選択してよい。本発明では液状アンダーフィル８をフリップチップ実装部の任意の一辺に塗布し、充填の完了までステージ上に放置するものとする。本発明で使用する液状アンダーフィル８については、エポキシ樹脂系が主流であるが、フェノール樹脂、ポリイミド樹脂、シリコーン樹脂系の樹脂などを用いてもよい。その後、樹脂充填が完了したフリップチップ実装部を樹脂硬化が可能な温度雰囲気に移して、樹脂を完全に硬化させ半導体パッケージを形成する。
使用する樹脂によって硬化時間、硬化温度については最適な条件を採用するものとする。
【００２９】
Ｄ．バックフィルの充填
本発明の半導体パッケージについては、アンダーフィル樹脂で封止されたフリップチップ実装部の周辺を封止するバックフィル材として多孔体樹脂材料を用いる。多孔体樹脂材料は連続気泡多孔体であり、気泡部分には空気が充填されていることが望ましい。これにより、半導体パッケージをＰＷＢなどに２次実装する際の熱によって発生する材料間の応力を緩和し、内部にかかる熱を外部に放出する効果が得られる。本発明のバックフィルを受動部品である積層セラコンの高さの２０％以上埋没させる。１００５サイズの積層セラコンの場合、計算上埋設される高さは０．１０５ｍｍとなり、半導体素子の接続部である半導体素子／はんだ／多層配線基板界面を充分に覆うことが出来、半導体素子の外周部を保護するというバックフィル樹脂の役割を果たすのに必要な高さである。最後に樹脂の充填が完了した半導体パッケージを樹脂硬化可能な温度雰囲気に移して、樹脂を完全に硬化させ、本発明の半導体パッケージを完成させる。その後、半導体パッケージを外部の基板などに突起電極１５などを介して接続する。
【００３０】
尚、本実施の形態では、使用する半導体素子１に対しての表面処理、多層配線基板４の材質、表層絶縁層８の材質、半導体素子電極２、多層配線基板電極５の材質と配置、電極
２、４、１４の形成方法、突起電極３、６、１５の材質、バンプ３のメタル構造、ならびにアンダーフィル樹脂７の種類、開口部の形状、サイズなどは、ここに示すものに限定されるものではない。
【実施例】
【００３１】
上述した実施の形態の方法に従い、実施例の半導体パッケージを作成した。
【００３２】
実験では、図１は受動部品として積層セラコンを実装し半導体素子を実装する段階においての断面図であり、積層セラコンのサイズは、１００５サイズ（１．０×０．５×０．５ｍｍ）長手方向に端子があるタイプ、半導体素子の寸法は□１５．０ｍｍとした。また、フリップチップ実装部１６の外縁部の一辺と受動部品の半導体素子側の辺との最短距離は２．５ｍｍで搭載され、搭載後の突起電極６のスタンドオフを０．０３ｍｍとした。一般的に積層セラコンのスタンドオフは電極の体積、はんだ体積が関係しているが、ここでは１００５サイズの積層セラコンがはんだ量過多、過少にならない程度のスタンドオフ高さを０．０２５ｍｍ以上として、実験では０．０３０ｍｍとした。多層配線基板のサイズは□３０ｍｍであり、電極４の上にはＳｕ／Ａｇ／Ｃｕはんだからなる突起電極３Ｂがすでに形成されているものとする。実装前の突起電極高さは０．３５ｍｍ、バンプピッチは０．１８０ｍｍとした。実装後の半導体素子１と多層配線基板４のギャップは０．０７０ｍｍとした。さらに多層配線基板の裏面には２次実装を目的とした電極が配置される。該電極には、半導体パッケージが完成した後に鉛フリーはんだからなる突起電極が形成され２２０℃以上の加熱により２次実装されるものとする。
【００３３】
このようにして得られた実装体において、ギャップに液状アンダーフィル８を充填し、硬化の工程を経て半導体パッケージを作製した。液状アンダーフィル８はＰｂフリー仕様コアレス基板で標準であるナミックス製ＸＳ８４１０−７３Ｂを用いた。充填量は半導体素子の任意の１辺に沿うようにＩ字で５ｍｍを２往復させた。液状アンダーフィルの樹脂硬化を行った後で、連続気泡多孔体バックフィル１８を１００ｍｇフリップチップの外周部を覆うかたちで充填した。このとき、搭載した受動部品の高さの１００％が埋没する形となる。実装後の半導体素子と多層配線基板のギャップが０．０７０ｍｍであることから、半導体素子の外周部を保護するためにフリップチップ実装部に対して塗布する樹脂の量を表層絶縁層から０．１０ｍｍの高さ以上、半導体素子上面高さ以下とした。このようにして、本発明のシリコーン系樹脂からなる連続気泡多孔体をバックフィル材として用いた半導体パッケージ（Ａ）を計１０個作製した。また、比較のため、従来のシリコーン系からなる無気泡のバックフィル材として用いた半導体パッケージ（Ｂ）を計１０個作製した。
【００３４】
その後、信頼性を確認するため半導体パッケージ対してに吸湿〜リフロー処理を行い、その後、導通状態を確認した。評価条件としては３０℃／７０％ＲＨ、１９２ｈ加湿、リフローＭＡＸ２６０℃×３回とした。
配線の導通試験の結果を表１にした。
【００３５】
結果、従来のバックフィル材を用いた（Ｂ）の半導体パッケージは、積層セラコン部で短絡が多発した。発生数４／１０個。断面研磨の結果、積層セラコンの下面にはんだフラッシュらしき短絡を発見した。本特許の連続気泡多孔体バックフィルを用いた（Ａ）の半導体パッケージは短絡が確認されなかった。
【００３６】
【表１】
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【産業上の利用可能性】
【００３７】
上述の発明は、半導体パッケージを製造する際の半導体素子を多層配線基板へ搭載する
フリップチップ実装後の多層配線基板への封止処理として利用可能である。
【符号の説明】
【００３８】
１    半導体素子
２    半導体素子電極
３    突起電極バンプ
３Ａ  半導体素子突起電極
３Ｂ  多層配線基板突起電極
４    多層配線基板電極
５    積層セラコン
６    積層セラコン実装部突起電極
７    積層セラコン用基板電極
８    液状アンダーフィル
９    液状バックフィル
１０  スティフナ
１１  多層配線基板表層絶縁層１次実装側
１２  多層配線基板
１３  多層配線基板表層絶縁層２次実装側
１４  ２次実装側電極
１５  ２次実装側突起電極
１６  フリップチップ実装部
１７  はんだフラッシュ
１８  連続気泡多孔体バックフィル
【図１】
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【図２】
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【図３】
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【図４】
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