(57)【要約】【課題】面内方向での膜厚の均一性に優れ、電荷保持特性に優れた窒化シリコン膜の成膜方法、及び窒化シリコン膜を備えた不揮発性記憶装置の製造方法を提供する。【解決手段】半導体基板上に第２の窒化シリコン膜を形成する工程と、第２の窒化シリコン膜上に第２の窒化シリコン膜よりも光学吸収係数が大きくかつ光学吸収係数ｋが０．６０〜１．２６の第１の窒化シリコン膜を、ステップ成膜法により形成する工程と、を有する窒化シリコン膜の成膜方法。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に第２の窒化シリコン膜を形成する工程と、
前記第２の窒化シリコン膜上に、ステップ成膜法により、前記第２の窒化シリコン膜よりも光学吸収係数ｋが大きくかつ光学吸収係数ｋが０．６０〜１．２６の第１の窒化シリコン膜を形成する工程と、
を有する窒化シリコン膜の成膜方法。
【請求項２】
垂直方向で２つの第1の半導体基板の間に第２の半導体基板が配置されるように、縦型成膜装置の成膜室内に第1及び第２の半導体基板を設置する工程と、
ステップ成膜法により、前記第２の半導体基板上に光学吸収係数ｋが０．６０〜１．２６の第１の窒化シリコン膜を形成する工程と、
を有し、
前記第１の半導体基板は、前記第１の窒化シリコン膜の形成時に、表面を覆う膜として酸化シリコン膜を有さない、窒化シリコン膜の成膜方法。
【請求項３】
前記第1及び第２の半導体基板を設置する工程の後で、前記第１の窒化シリコン膜を形成する工程の前に更に、
前記第1及び第２の半導体基板上に、前記第１の窒化シリコン膜よりも光学吸収係数が小さな第２の窒化シリコン膜を形成する工程を有する、請求項２に記載の窒化シリコン膜の成膜方法。
【請求項４】
前記第２の窒化シリコン膜を形成する工程の前に更に、
前記半導体基板上に、酸化シリコン膜を形成する工程を有する、請求項１または３に記載の窒化シリコン膜の成膜方法。
【請求項５】
前記ステップ成膜法では、下記ステップ（ａ１）〜（ａ４）からなるサイクルを１回以上、行う、請求項１、３及び４の何れか１項に記載の窒化シリコン膜の成膜方法。
（ａ１）第1原料ガスを供給して、被成膜体上にシリコンを吸着させるステップ、
（ａ２）第1原料ガスをパージするステップ、
（ａ３）第２原料ガスを供給して、被成膜体上に吸着したシリコンを窒化して第１の窒化シリコン膜を形成するステップ、
（ａ４）第２原料ガスをパージするステップ。
【請求項６】
前記第1原料ガスは、ジクロロシラン（ＳｉＨ2Ｃｌ2）ガスであり、
前記第２原料ガスは、アンモニア（ＮＨ3）ガスである、請求項５に記載の窒化シリコン膜の成膜方法。
【請求項７】
前記ステップ（ａ１）において供給される第１原料ガスのモル量に対する前記ステップ（ａ３）において供給される第２原料ガスのモル量の比である、（第２原料ガスのモル量）／（第１原料ガスのモル量）は５未満である、請求項５又は６に記載の窒化シリコン膜の成膜方法。
【請求項８】
前記第１の窒化シリコン膜の光学吸収係数が０．８〜１．２２である、請求項１及び３〜７の何れか1項に記載の窒化シリコン膜の成膜方法。
【請求項９】
前記第２の窒化シリコン膜の光学吸収係数が０〜０．２である、請求項１及び３〜８の何れか1項に記載の窒化シリコン膜の成膜方法。
【請求項１０】
前記第２の窒化シリコン膜を形成する工程では、下記ステップ（ｂ１）〜（ｂ４）からなるサイクルを１回以上、行うステップ成膜法により第２の窒化シリコン膜を形成する、請求項１及び３〜９の何れか1項に記載の窒化シリコン膜の成膜方法。
（ｂ１）ジクロロシラン（ＳｉＨ2Ｃｌ2）ガスを供給して、被成膜体上にシリコンを吸着させるステップ、
（ｂ２）ジクロロシランガスをパージするステップ、
（ｂ３）アンモニア（ＮＨ3）ガスを供給して、被成膜体上に吸着したシリコンを窒化して第２の窒化シリコン膜を形成するステップ、
（ｂ４）アンモニアガスをパージするステップ。
【請求項１１】
前記ステップ（ｂ１）において供給されるジクロロシランガスのモル量に対する前記ステップ（ｂ３）において供給されるアンモニアガスのモル量の比である、（アンモニアガスのモル量）／（ジクロロシランガスのモル量）は５以上である、請求項１０に記載の窒化シリコン膜の成膜方法。
【請求項１２】
前記第２の窒化シリコン膜を形成する工程では、低圧ＣＶＤ法により第２の窒化シリコン膜を形成する、請求項１及び３〜９の何れか1項に記載の窒化シリコン膜の成膜方法。
【請求項１３】
前記第２の窒化シリコン膜の厚さが０．１〜２ｎｍである、請求項１及び３〜１２の何れか１項に記載の窒化シリコン膜の成膜方法。
【請求項１４】
半導体基板の表面にトンネル酸化膜を形成する工程と、
前記トンネル酸化膜の表面に第２の窒化シリコン膜を形成する工程と、
前記第２の窒化シリコン膜上に、ステップ成膜法により、前記第２の窒化シリコン膜よりも光学吸収係数ｋが大きくかつ光学吸収係数ｋが０．６０〜１．２６の第１の窒化シリコン膜を形成する工程と、
前記第１の窒化シリコン膜上に、制御ゲート絶縁膜を形成する工程と、
前記制御ゲート絶縁膜上に、制御ゲート電極を形成する工程と、
前記トンネル酸化膜、第２の窒化シリコン膜、第１の窒化シリコン膜、制御ゲート絶縁膜および制御ゲート電極をパターニングする工程と、
前記制御ゲート電極を挟んだ前記半導体基板の両側に不純物拡散層を形成する工程と、
を有する不揮発性記憶装置の製造方法。
【請求項１５】
前記ステップ成膜法では、下記ステップ（ａ１）〜（ａ４）からなるサイクルを１回以上、行う、請求項１４に記載の不揮発性記憶装置の製造方法。
（ａ１）第1原料ガスを供給して、被成膜体上にシリコンを吸着させるステップ、
（ａ２）第1原料ガスをパージするステップ、
（ａ３）第２原料ガスを供給して、被成膜体上に吸着したシリコンを窒化して第１の窒化シリコン膜を形成するステップ、
（ａ４）第２原料ガスをパージするステップ。
【請求項１６】
前記第1原料ガスは、ジクロロシラン（ＳｉＨ2Ｃｌ2）ガスであり、
前記第２原料ガスは、アンモニア（ＮＨ3）ガスである、請求項１５に記載の不揮発性記憶装置の製造方法。
【請求項１７】
前記ステップ（ａ１）において供給される第１原料ガスのモル量に対する前記ステップ（ａ３）において供給される第２原料ガスのモル量の比である、（第２原料ガスのモル量）／（第１原料ガスのモル量）は５未満である、請求項１５又は１６に記載の不揮発性記憶装置の製造方法。
【請求項１８】
前記第１の窒化シリコン膜の光学吸収係数が０．８〜１．２２である、請求項１４〜１７の何れか1項に記載の不揮発性記憶装置の製造方法。
【請求項１９】
前記第２の窒化シリコン膜の光学吸収係数が０〜０．２である、請求項１４〜１８の何れか1項に記載の不揮発性記憶装置の製造方法。
【請求項２０】
前記第２の窒化シリコン膜の厚さが０．１〜２ｎｍである、請求項１４〜１９の何れか1項に記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化シリコンの成膜方法、不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
半導体メモリの一つとして、不揮発性フラッシュメモリが広く用いられている。フラッシュメモリに用いられている記憶セル方式には、浮遊ゲート方式とチャージトラップ（電荷捕獲）方式がある。チャージトラップ方式の代表的ゲート構造としてＭＮＯＳ構造がある。ＭＮＯＳとは、制御ゲート電極（Ｍ）−窒化シリコン膜（Ｎ）−トンネル酸化シリコン膜（Ｏ）−シリコン基板（Ｓ）からなるゲートの縦方向構造を意味している。ＭＮＯＳ構造の中でも多く用いられる構造として、制御ゲート電極にシリコン膜（Ｓ）を用い、制御ゲート電極と窒化シリコン膜の間に酸化シリコン膜（Ｏ）を挟むと共に、窒化シリコン膜とシリコン基板との間にトンネル酸化シリコン膜を形成するＳＯＮＯＳ構造がある。ＭＮＯＳ構造は、窒化シリコン膜特有の電荷捕獲特性を利用するもので、基本的に絶縁膜中に分散する電荷トラップを有する構成となる。したがって、導体で構成される浮遊ゲート方式に比べ捕獲した電荷の放出確率が減少する。すなわちリーク電流が減少する。これにより、トンネル酸化シリコン膜（以下、トンネル酸化膜と記す）をリーク電流防止のために厚く形成する必要がなく、２ｎｍ程度の極薄膜で構成することが可能となり、低電圧動作および高速動作に有利とされている。
【０００３】
近年、電荷捕獲特性をさらに向上させるために、化学量論組成で構成される窒化シリコン膜（Ｓｉ3Ｎ4）に代えて、膜中のＳｉ含有量を多くするシリコンリッチ窒化シリコン膜（Ｓｉｌｉｃｏｎ  Ｒｉｃｈ  Ｎｉｔｒｉｄｅ：以下、ＳｉＲＮと記す）を用いる検討がなされている。通常、熱化学反応法で得られる窒化シリコン膜（以下、ＳｉＮと記す）は、化学量論組成であるＳｉ3Ｎ4となってネットワークを構成しており全体が完全な絶縁膜となっている。これに対し、ＳｉＲＮでは絶縁膜であるＳｉ−Ｎネットワーク内に強制的にＳｉドットを導入し、このＳｉドットに電荷を保持させるものである。全体が絶縁膜となる窒化シリコン膜に電荷捕獲させる場合に比べて、ＳｉＲＮでは電荷捕獲特性が向上するとされている。
【０００４】
ＳｉＲＮ膜の成膜にはバッチ式の縦型成膜装置が使用されている。特許文献１及び２（特開２０００−２６９７３号公報及び特開２００５−１２１６８号公報）には、バッチ式の縦型成膜装置が開示されている。
【０００５】
図１に、バッチ式の縦型成膜装置の概略を示す。図１に示すように、この成膜装置は、内部にポート３を備えた円筒状の成膜室２を有する。ポート３は数十枚の半導体基板を支持できるようになっており、ポート３により、数十枚の半導体基板４を垂直方向に一定の間隔で配置する。ポート３は回転した状態で成膜が行なわれる。成膜室２の外周には、ヒータ１が設けられており、成膜室２内の半導体基板４を加熱できるようになっている。成膜室２内は、ノズル６を介して内部のガスが排出されることにより、一定の圧力となるように制御される。原料ガスは、ノズル５を介して、成膜室２内に注入された後、成膜室２内を拡散し熱分解反応等を起こすことにより、半導体基板４上に所望の膜が成膜される。未反応の原料ガスは、ノズル６から排出される。なお、図１では、ノズル５及び６を1本しか示していないが、原料ガス及び排気ガスの種類に応じて、複数本のノズル５及び６が設けられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２６９７３号公報
【特許文献２】特開２００５−１２１６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述のＳｉＮ膜やＳｉＲＮ膜の成膜には、ジクロロシラン（ＳｉＨ2Ｃｌ2：以下、ＤＣＳと記す）とアンモニア（ＮＨ3）を原料ガスとして用いる。通常、ＳｉＮ膜を得るためには、成膜室に供給するＤＣＳの供給量に対して充分多くの量（モル量換算で５倍以上）のアンモニアを供給する。これにより成膜に寄与するＳｉ原子は全てアンモニアと反応してＳｉＮを構成する。成膜室内には過剰のアンモニアが存在することとなるが、アンモニアは分解生成物自体が水素と窒素のガス物質であり、未反応のアンモニアは成膜に寄与することなく、そのまま反応室外に排出される。したがって、熱化学反応法で得られるＳｉＮ膜は、窒素リッチの窒化シリコン膜にはなり得ない。
【０００８】
一方、ＳｉＲＮ膜は、ＳｉＮ膜の場合と逆に、アンモニアの供給量に対してＤＣＳの供給量を増大させる（モル量換算で、アンモニア／ＤＣＳが５倍未満）。これにより、アンモニアの供給量に見合った分のＤＣＳは反応してＳｉＮとなるが、過剰に供給されたＤＣＳ中のＳｉは固体物質であり、析出してＳｉＮ膜中に取り込まれることとなり、Ｓｉリッチ窒化シリコン膜が形成される。
【０００９】
本願の対象となる不揮発性フラッシュメモリを製造するためには、ＳｉＲＮ膜を、シリコン基板表面に形成されたトンネル酸化膜の上に形成する必要がある。しかし、本願発明者がバッチ式の縦型成膜装置を用いて、トンネル酸化膜が形成された半導体基板上にＳｉＲＮ膜の形成を試みたところ、ＳｉＮ膜を形成する場合に比べて、基板面内のＳｉＲＮ膜の膜厚分布のばらつきが大きくなってしまう問題のあることが明らかとなった。ＳｉＲＮ膜の膜厚分布のばらつきは不揮発性記憶装置としての電荷保持特性がばらつくことを意味しており好ましくない。電荷捕獲層としてのＳｉＲＮ膜の膜厚ばらつきは直径３００ｍｍの半導体基板面内において１．５ｎｍ以下であることが好ましく、１ｎｍ以下であればより好ましい、とされている。
【課題を解決するための手段】
【００１０】
上記の問題に鑑みて、本発明者は、このような現象が起こる原因を以下のように考察した。
【００１１】
まず、ＳｉＲＮ膜の成膜方法について説明する。ＳｉＲＮ膜の成膜は、ステップ成膜法を用いて行う。すなわち、トンネル酸化膜が形成された複数の半導体基板を縦型成膜装置の成膜室にセットした後、所定の温度、例えば６３０℃に保持した状態で、下記の第１〜第４ステップを１サイクルとして所望の膜厚となるまで複数サイクル繰り返すことにより成膜する。
【００１２】
（ａ１）Ｓｉ原料となるＤＣＳ（第１原料ガス）を供給し、トンネル酸化膜（被成膜体）上に析出Ｓｉを吸着させる第１のステップ、
（ａ２）未反応ＤＣＳ（第１原料ガス）を成膜室から排気する第２のステップ、
（ａ３）窒化原料となるアンモニア（第２原料ガス）を供給し、トンネル酸化膜（被成膜体）上に吸着しているＳｉを窒化させてＳｉＲＮに変換する第３のステップ、
（ａ４）未反応アンモニア（第２原料ガス）を成膜室から排気する第４のステップ。
【００１３】
上記の一連のサイクルの内、アンモニアを供給する第３のステップにおいて、吸着しているＳｉの全てが窒化されないようにアンモニアの供給量を抑制する。これにより、吸着しているＳｉの一部は窒化されてＳｉＮとなり、窒化されなかったＳｉはそのまま残存する。成膜が完了した時点では、窒化されなかったＳｉが膜中に含有されておりＳｉＲＮ膜となる。アンモニアの供給量を制御することによりＳｉＲＮ膜中のＳｉ／Ｎ比を変化させることができる。
【００１４】
次に、発生するＳｉＲＮ膜の膜厚分布のばらつきについて説明する。図２Ａは、図１の縦型成膜装置で上記のＳｉＲＮの成膜法を用いて、実際に、トンネル酸化膜上にＳｉＲＮ膜の成膜を試みた場合の状態を表す図であり、図１の点線で囲まれた部分７の拡大図を表す。
【００１５】
図２Ａに示すように、縦型成膜装置では、複数の半導体基板４を垂直方向に配置するため、各半導体基板４の表面と裏面はそれぞれ、その上下に配置された半導体基板４の裏面及び表面と対向するようになる。このため、トンネル酸化膜１１上にＳｉＲＮ膜を成膜する場合には、各半導体基板４のトンネル酸化膜１１が互いに対向することとなる。このような状態で上記のステップ成膜によりＳｉＲＮ膜を成膜すると、図２Ｂに示すように、半導体基板４の中央では膜厚が厚くなり、端部付近では膜厚が薄くなる膜厚分布のばらつきが発生する。ＳｉＲＮ膜の成膜には、ＤＣＳとアンモニアを用いるがアンモニアは単なる窒化剤であり、膜厚分布のばらつきを発生させる要因とはならない。したがって、ＳｉＲＮ膜の膜厚分布のばらつきには、ＤＣＳの空間分布が何らかの影響を及ぼしていると考えられる。発明者はこの観点から種々実験を行なった結果、以下の事実が判明した。
【００１６】
（１）トンネル酸化膜１１、すなわち酸化シリコン膜１１に代えてＳｉＮ膜を表面に形成した基板４の場合には膜厚分布のばらつきの発生が抑制される。
【００１７】
（２）酸化シリコン膜１１を形成しない半導体基板１０、すなわちシリコン単結晶や、トンネル酸化膜１１に代えて多結晶シリコン膜を形成した基板の場合も膜厚分布のばらつきの発生は抑制される。
【００１８】
（３）酸化シリコン膜１１を形成した基板であっても、原料ガスとしてＤＣＳに代えてモノシラン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）を用いた場合には、一つの半導体基板における膜厚分布のばらつきの発生は抑制される。ただし、モノシランやジシランの場合は、半導体基板間の膜厚分布のばらつきが大きくなるため実用的ではない。
【００１９】
（４）酸化シリコン膜１１を形成した基板４とＤＣＳの組み合わせを用いた場合、酸化シリコン膜上へのＳｉの吸着確率が、ＳｉＮ上やＳｉ上へのＳｉの吸着確率に比べて小さい。そのため、吸着速度が遅い。
【００２０】
（５）酸化シリコン膜１１上へのＳｉの吸着速度は、ＤＣＳの供給量に依存し、供給量が多いほど、すなわち、気相中のＤＣＳ濃度が高いほど速くなる。
【００２１】
（６）ＤＣＳからのＳｉの吸着は、基板表面全体がＳｉで覆われた後も継続し、供給時間が長くなるほど厚く形成される。この現象は、一般的にＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｎ）法とよばれるステップ成膜法において、基板表面が覆われるとその後の吸着は自動的に停止する現象とは異なっている。
【００２２】
上記の結果から、ＳｉＲＮ膜の成膜における膜厚分布のばらつきの発生は、基板表面にトンネル酸化膜１１、すなわち酸化シリコン膜が形成されていることと、原料ガスにＤＣＳを用いることの組み合わせによる特有の現象であることがわかる。
【００２３】
したがって、図２Ａに示したように、表面および裏面にトンネル酸化膜１１が形成された半導体基板４を上下に併設した場合、半導体基板４で挟まれる空間にＤＣＳが供給されても、トンネル酸化膜１１へのＳｉの吸着速度が遅いため、ＤＣＳの消費が不十分となり、上記空間でＤＣＳが過剰となる。その結果、排気効率が相対的に高い上記空間の半導体基板端部付近ではＤＣＳの分圧が低く、排気効率が低い半導体基板中央部付近ではＤＣＳの分圧が高くなるＤＣＳ濃度の空間分布が発生する。上記（５）のように、Ｓｉの吸着速度は、気相中のＤＣＳ濃度に依存するので、一旦吸着が始まると気相中のＤＣＳ濃度が高いほど吸着速度が速くなる。したがって、ＤＣＳ分圧の高い基板中央部では吸着が連続的に進むこととなり、基板中央部のＳｉ膜厚は増加することとなる。結果的に図２Ｂに示すように、半導体基板４の中央部で厚く、端部で薄くなるＳｉＲＮ膜の膜厚分布のばらつきが発生するものと推察される。
【００２４】
なお、上記（１）のように、表面に酸化シリコン膜１１が形成された基板であっても化学量論組成（Ｓｉ3Ｎ4）で構成されるＳｉＮ膜を形成する場合には、膜厚分布のばらつきはほとんど発生しない。ＳｉＮ膜の形成にも同じＤＣＳとアンモニアを原料ガスとして用いるので、膜厚分布のばらつきが発生すると予想されるが、実際には発生しない。また、後述するように、成膜された膜がわずかにシリコンリッチとなるＳｉＲＮ膜でも膜厚分布のばらつきの発生が抑制される結果となっている。５００℃以上の温度に加熱されている成膜室における基板表面の成膜状態を原子オーダーで計測する手段がないため、上記現象が起こる理由は明確ではないが、ＳｉＮ膜を形成する場合、アンモニアの供給量に対してＤＣＳの供給量を１／５程度に抑制する必要がある。このため、アンモニアに対して相対的にＤＣＳの供給量が少なくなり、酸化シリコン膜表面へのＳｉの吸着速度に見合った量のＤＣＳが供給されることとなり、基板で挟まれる空間に過剰なＤＣＳが存在しなくなるためと推察される。
【００２５】
本願発明の一実施形態は、
半導体基板上に第２の窒化シリコン膜を形成する工程と、
前記第２の窒化シリコン膜上に、ステップ成膜法により、前記第２の窒化シリコン膜よりも光学吸収係数ｋが大きくかつ光学吸収係数ｋが０．６０〜１．２６の第１の窒化シリコン膜を形成する工程と、
を有する窒化シリコン膜の成膜方法に関する。
【００２６】
他の実施形態は、
垂直方向で２つの第1の半導体基板の間に第２の半導体基板が配置されるように、縦型成膜装置の成膜室内に第1及び第２の半導体基板を設置する工程と、
ステップ成膜法により、前記第２の半導体基板上に光学吸収係数ｋが０．６０〜１．２６の第１の窒化シリコン膜を形成する工程と、
を有し、
前記第１の半導体基板は、前記第１の窒化シリコン膜の形成時に、表面を覆う膜として酸化シリコン膜を有さない、窒化シリコン膜の成膜方法に関する。
【００２７】
他の実施形態は、
半導体基板の表面にトンネル酸化膜を形成する工程と、
前記トンネル酸化膜の表面に第２の窒化シリコン膜を形成する工程と、
前記第２の窒化シリコン膜上に、ステップ成膜法により、前記第２の窒化シリコン膜よりも光学吸収係数ｋが大きくかつ光学吸収係数ｋが０．６０〜１．２６の第１の窒化シリコン膜を形成する工程と、
前記第１の窒化シリコン膜上に、制御ゲート絶縁膜を形成する工程と、
前記制御ゲート絶縁膜上に、制御ゲート電極を形成する工程と、
前記トンネル酸化膜、第２の窒化シリコン膜、第１の窒化シリコン膜、制御ゲート絶縁膜および制御ゲート電極をパターニングする工程と、
前記制御ゲート電極を挟んだ前記半導体基板の両側に不純物拡散層を形成する工程と、
を有する不揮発性記憶装置の製造方法に関する。
【発明の効果】
【００２８】
面内方向での膜厚の均一性に優れた窒化シリコン膜（ＳｉＲＮ膜）の成膜方法を提供する。また、電荷保持特性に優れた不揮発性記憶装置の製造方法を提供する。
【図面の簡単な説明】
【００２９】
【図１】縦型成膜装置を表す図である。
【図２】従来技術のステップ成膜法による、窒化シリコン膜の成膜状態を表す図である。
【図３】本発明の半導体装置の例を示す図である。
【図４】窒化シリコン膜中のＳｉ／Ｎ比と吸収係数（ｋ値）の関係を示す図である。
【図５】本発明の半導体装置の製造方法の一例を示す図である。
【図６】本発明の半導体装置の製造方法の一例を示す図である。
【図７】本発明の半導体装置の製造方法の一例を示す図である。
【図８】第１実施例の半導体装置の製造方法の一例を示す図である。
【図９】不揮発性記憶装置の製造方法の一例を示す図である。
【図１０】窒化シリコン膜の成膜過程を表すフローチャートである。
【図１１】窒化シリコン膜の成膜過程を表すタイムシーケンスである。
【図１２】実施例１で成膜した第１の窒化シリコン膜の面内方向の膜厚分布を表す図である。
【図１３】実施例２で成膜した第１の窒化シリコン膜の面内方向の膜厚分布を表す図である。
【図１４】実施例３で成膜した第１の窒化シリコン膜の面内方向の膜厚分布を表す図である。
【図１５】実施例４で成膜した第１の窒化シリコン膜の面内方向の膜厚分布を表す図である。
【図１６】比較例１で成膜した窒化シリコン膜の面内方向の膜厚分布を表す図である。
【発明を実施するための形態】
【００３０】
（半導体装置）
図３は縦型成膜装置を用いたステップ成膜法により窒化シリコン膜を成膜した、本発明の半導体装置の例を示す断面図である。図３Ａは半導体基板１０上にバッファー膜（第２の窒化シリコン膜）１４ａを有し、さらにバッファー膜１４ａ上に第１の窒化シリコン膜１４ｂを有する半導体装置を示している。また、図３Ｂは半導体基板１０上に酸化シリコン膜１１を有し、酸化シリコン膜１１上にバッファー膜（第２の窒化シリコン膜）１４ａ及びを第１の窒化シリコン膜１４ｂを有する半導体装置を示している。図３ＡおよびＢの半導体装置では、第１の窒化シリコン膜１４ｂの面内方向３０、すなわち直径３００ｍｍの半導体基板の直径方向における一端部から他の端部までの膜厚の均一性が優れており、面内方向での膜厚のばらつきが小さい。第１の窒化シリコン膜の面内方向のばらつきは例えば、１．６ｎｍ以下とすることができる。
【００３１】
図３ＡおよびＢの半導体装置では、第２の窒化シリコン膜１４ａは光学吸収係数ｋが０〜０．２０であり、第１の窒化シリコン膜１４ｂは光学吸収係数ｋが０．６０〜１．２６である。光学吸収係数ｋが０の膜は、後述するようにＳｉ3Ｎ4の組成からなるＳｉＮ膜であり、光学吸収係数ｋが０より大きい膜は、Ｓｉ3Ｎ4よりもシリコン原子の存在比が高いシリコンリッチの窒化シリコン（ＳｉＲＮ）膜となっている。
【００３２】
図３Ｂに示した、半導体基板１０上に酸化シリコン膜１１が存在する場合であっても、酸化シリコン膜１１表面に光学吸収係数ｋが０〜０．２０となる第２の窒化シリコン膜を配置することにより、その上に設けられる光学吸収係数ｋが０．６０〜１．２６のＳｉＲＮ膜（第１の窒化シリコン膜）の膜厚分布のばらつきが抑制され、電荷捕獲特性に優れると共に特性ばらつきが低減された半導体装置を提供できる。
【００３３】
なお、窒化シリコン膜の光学吸収係数ｋは、公知の分光エリプソメトリ法により、測定した。図４は、窒化シリコン膜の光学吸収係数ｋとＳｉ／Ｎ比との関係を表す図である。Ｓｉ／Ｎ比は、Ｘ線光電子分光法（ＸＰＳ：  Ｘ−ｒａｙ  ｐｈｏｔｏｅｌｅｃｔｒｏｎ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用い、膜の深さ方向にステップエッチしてはＸＰＳ分析を繰り返す方法で得られる各々のＳｉ／Ｎ比を深さ方向に平均して求めた。図４に示すように、光学吸収係数（ｋ値）とＳｉ／Ｎ比との間には比例関係が成り立っており、分光エリプソメトリ法により光学吸収係数（ｋ値）が分かればＳｉ／Ｎ比を算出することができる。第２の窒化シリコン膜１４ａのｋ値０〜０．２０は、Ｓｉ／Ｎ比で０．７５〜０．８３に相当している。また、ＳｉＲＮ膜（第１の窒化シリコン膜）１４ｂのｋ値０．６０〜１．２６は、Ｓｉ／Ｎ比で０．９７〜１．２１に相当している。
【００３４】
また、図３では、半導体基板の両面に第１および第２の窒化シリコン膜を形成する場合を示したが、実際に半導体装置として機能するのは、半導体基板の片面上に形成した第１および第２の窒化シリコン膜や素子等であっても良い。
【００３５】
ＳｉＲＮ膜（第１の窒化シリコン膜）１４ｂのｋ値は０．８〜１．２２（Ｓｉ／Ｎ比：１．０４〜１．１９）であることが好ましく、ｋ値が１．１０〜１．２０（Ｓｉ／Ｎ比：１．１５〜１．１９）であることがより好ましい。ＳｉＲＮ膜（第１の窒化シリコン膜）１４ｂのｋ値が０．６よりも小さいと、本発明をメモリ等の半導体素子に適用した場合に電荷捕獲特性の向上を達成することが困難となる。また、ｋ値が１．２６よりも大きくなると、第２の窒化シリコン膜を配置した効果が希薄となって、半導体装置の特性のばらつきが大きくなる。
【００３６】
第２の窒化シリコン膜１４ａのｋ値は０〜０．２であることが好ましい。０．２を超えると、第２の窒化シリコン膜１４ａ自体の形成段階で膜厚分布のばらつきが発生しやすくなる。第２の窒化シリコン膜１４ａの膜厚は、０．１〜２ｎｍの範囲であることが好ましく、０．５〜１．５ｎｍであることがより好ましく、０．８〜１．２ｎｍであれば更に好ましい。
【００３７】
図９Ｂは、第1実施例のＳｉＲＮを用いたＮＡＮＤ型フラッシュメモリ装置のメモリセルの一例を断面図で模式的に示している。半導体基板１０に形成された素子分離領域２０を備え、素子分離領域２０で囲まれた一方向Ｘ1に延在する活性領域１０ａを有している。図９Ｂには一つの活性領域１０ａしか示されていないが、一つのメモリ装置は複数の活性領域１０ａを配置することにより構成されている。
【００３８】
活性領域１０ａの表面には、複数のチャージトラップセルが不純物拡散層２７を介して連続的に配置されている。一つのセルは、半導体基板１０の表面に形成された酸化シリコン膜からなるトンネル酸化膜２３ａと、トンネル酸化膜２３ａ上面に接して配置され光学吸収係数ｋが０〜０．２０となる第２の窒化シリコン膜１４ａ（バッファー膜）と、第２の窒化シリコン膜１４ａ上面に接して配置され光学吸収係数ｋが０．６〜１．２６の第１の窒化シリコン膜１４ｂと、第１の窒化シリコン膜１４ｂ上面に接して配置され酸化シリコン膜もしくは酸窒化シリコン膜からなる制御ゲート絶縁膜２３ｂと、制御ゲート絶縁膜２３ｂ上面に接して配置されシリコン膜などの導体からなる制御ゲート電極２５と、で構成されている。
【００３９】
トンネル酸化膜２３ａの厚さは０．５〜２．０ｎｍである。第２の窒化シリコン膜１４ａの厚さは０．１〜２．０ｎｍである。第１の窒化シリコン膜１４ｂの厚さは１２〜１５ｎｍである。制御ゲート絶縁膜２３ｂの厚さは３〜７ｎｍである。制御ゲート絶縁膜２３ｂは第１の窒化シリコン膜を熱酸化して得られる酸窒化シリコン膜、もしくはＣＶＤ法で堆積した酸化シリコン膜で構成することができる。制御ゲート絶縁膜２３ｂは、チャージトラップ層に捕獲された電荷が制御ゲート電極に漏洩することを防止する機能を有する。制御ゲート電極２５は、不純物を含有した多結晶シリコン膜、多結晶シリコン膜上にニッケルシリサイドやコバルトシリサイドなどの金属シリサイドを配置した積層膜で構成することができる。制御ゲート電極２５は活性領域１０ａの延在方向Ｘ1に垂直で且つ半導体基板１０の表面に平行な方向に延在するワード線を構成している。
【００４０】
第２の窒化シリコン膜１４ａと第１の窒化シリコン膜１４ｂとはチャージトラップ層２４を構成している。また、セルは、上からシリコン膜２５（Ｓ）、酸化シリコン膜２３ｂ（Ｏ）、窒化シリコン膜２４（Ｎ）、酸化シリコン膜２３ａ（Ｏ）、シリコン基板１０（Ｓ）で構成されることからＳＯＮＯＳ構造となっている。
【００４１】
ＳＯＮＯＳ構造の両側壁には酸化シリコン膜からなるサイドウォール絶縁膜２６が設けられており、セル全体を覆うように酸化シリコン膜からなる層間絶縁膜２９が設けられる。層間絶縁膜２９上には活性領域１０ａと同じ方向Ｘ1に延在するビット線３１が設けられている。ビット線３１は、層間絶縁膜２９に設けられたコンタクトプラグ３０を介して活性領域１０ａの端部に位置する不純物拡散層２７に接続されている。図９ＢにはＮＡＮＤ型フラッシュメモリについて示したが、これに限るものではなく、本実施例はＮＯＲ型フラッシュメモリであっても適用可能である。
【００４２】
図９Ｂに記載された半導体装置によれば、トンネル酸化膜２３ａ上面に接して配置された光学吸収係数ｋが０〜０．２０のバッファー膜となる第２の窒化シリコン膜１４ａを介して、電荷捕獲特性に優れる光学吸収係数ｋが０．６〜１．２６の第１の窒化シリコン膜１４ｂを配置する構成となっている。これにより、第２の窒化シリコン膜１４ａがない場合に、ＳｉＲＮ膜となる第１の窒化シリコン膜１４ｂの膜厚がばらつく問題を回避できる。したがって、各セル間の特性ばらつきを低減して電荷捕獲特性に優れた半導体記憶装置を提供することができる。
【００４３】
（半導体装置の製造方法）
本発明の半導体装置の製造方法に適用されるＳｉＲＮ膜の成膜方法には、前述のステップ成膜法を用いる。すなわち、トンネル酸化膜が形成された、又は形成されていない複数の半導体基板を縦型成膜装置の成膜室にセットした後、所定の温度、例えば６３０℃に保持した状態で、下記第１〜第４ステップを１サイクルとして、所望の膜厚となるまで複数サイクルを繰り返すことにより成膜する。
【００４４】
（ａ１）Ｓｉ原料となるＤＣＳ（第１原料ガス）を供給し、半導体基板（被成膜体）上に析出Ｓｉを吸着させる第１のステップ、
（ａ２）未反応ＤＣＳ（第１原料ガス）を成膜室から排気する第２のステップ、
（ａ３）窒化原料となるアンモニア（第２原料ガス）を供給し、半導体基板（被成膜体）上に吸着しているＳｉを窒化させてＳｉＲＮに変換する第３のステップ、
（ａ４）未反応アンモニア（第２原料ガス）を成膜室から排気する第４のステップ。
【００４５】
最初に、半導体装置が形成される対象となる第２の半導体基板の上下に、第1の半導体基板を設置した状態で上記のステップ成膜法によりＳｉＲＮ膜を形成する場合に、第1の半導体基板の表面状態が第２の半導体基板上に形成されるＳｉＲＮ膜の膜厚分布に及ぼす影響について、図５〜７を参照して説明する。図５〜７はそれぞれ、本発明の半導体装置の製造方法の例を示す図であり、各図は図１の縦型成膜装置における点線で囲まれた部分７の拡大図である。なお、図６および７はそれぞれ、図３Ａ及びＢの半導体装置に対応する製造方法を表す。
【００４６】
まず、図５Ａに示すように、縦型成膜装置の成膜室２内に、シリコンが露出する第２の半導体基板１５ｂ、及びその上下に同じくシリコンが露出する第1の半導体基板１５ａ及び１５ｃを配置する。図５Ａでは３枚の基板のみを例示しているが、製造コストを低減するために、成膜室２内に複数の第２の半導体基板を設置し、その上下に複数対の第1の半導体基板を設けるのが良い。この場合、成膜室２内で垂直方向に、第1の半導体基板、第２の半導体基板、第1の半導体基板、第２の半導体基板、第1の半導体基板・・・のように交互に第1の半導体基板と第２の半導体基板が配置されることとなる。
【００４７】
次に、図５Ｂに示すように、上記のステップ成膜法により、半導体基板１５ｂ上にＳｉＲＮ膜（第１の窒化シリコン膜）１４ｂを成膜する。この第１の窒化シリコン膜１４ｂの成膜時に、第1の半導体基板１５ａの裏面及び１５ｃの表面は酸化シリコン膜ではなく、半導体層１０すなわちシリコンとなっている。このため、ＤＣＳからなる原料ガス１２は第1の半導体基板１５ａの裏面及び１５ｃの表面に吸着し易くなり、第２の半導体基板１５ｂと第1の半導体基板１５ａ及び１５ｃ間に存在する未反応の原料ガス１２の量は少なくなる。この結果、第２の半導体基板１５ｂと第1の半導体基板１５ａ及び１５ｃ間に存在する原料ガス１２の分圧（モル量）の面内方向での差が低減され、第２の半導体基板１５ｂの面内方向で、より均一に第１の窒化シリコン膜１４ｂの成膜が行われる。従って、第２の半導体基板１５ｂ上に成膜される第１の窒化シリコン膜１４ｂの膜厚分布のばらつきは、第1の半導体基板１５ａの裏面及び１５ｃの表面に酸化シリコン膜が形成されている場合に比べて小さくなる。
【００４８】
なお、図５で用いた第1の半導体基板１５ａ、１５ｃはシリコンからなるために、その表面には意図しない自然酸化膜が形成されるが、意図して形成した酸化シリコン膜に比べると表面の被覆割合が小さく、表面全体を覆う膜として形成されていない。このため、第1の半導体基板１５ａの裏面及び１５ｃの表面に意図して酸化シリコン膜を形成した場合と比べて、ＤＣＳの吸着確率が大きくなり、原料ガス１２の分圧（モル量）の面内方向での差が低減される。この結果、意図して酸化シリコン膜を形成した場合よりも、第１の窒化シリコン膜の膜厚分布のばらつきを、低減することができる。特許請求の範囲の請求項２に記載の、表面を覆う膜としての「酸化シリコン膜」は意図して形成された酸化シリコン膜を意味し、上記のように意図せずに自然酸化膜として半導体基板の表面に形成された酸化シリコン膜は、請求項２に記載の「酸化シリコン膜」には該当しない。
【００４９】
図６Ａは他の一例を示すものであり、シリコンが露出する第２の半導体基板１５ｂと、基板表面を覆う膜としてＳｉＮ膜（窒化シリコン膜：Ｓｉ3Ｎ4）１４ｃを予め成膜した第1の半導体基板１５ａ及び１５ｃと、を縦型成膜装置の成膜室２内に設置する。この窒化シリコン膜１４ｃは、ＤＣＳとアンモニアを同時に供給し、気相中で反応させるＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍａｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；低圧ＣＶＤ）法で成膜したものである。この状態で、図６Ｂに示すように、ＳｉＲＮ膜（第１の窒化シリコン膜）１４ｂの成膜を行う。前述のように、ＳｉＮ膜表面へのＤＣＳの吸着確率は、酸化シリコン膜表面へのＤＣＳの吸着確率より高くなる。したがって、第1の半導体基板１５ａの裏面および１５ｃの表面でＤＣＳが消費される。この結果、第２の半導体基板１５ｂと第1の半導体基板１５ａ及び１５ｃ間に存在する原料ガス１２の分圧（モル量）は面内方向での差が低減され、第２の半導体基板１５ｂの面内方向で、より均一に第１の窒化シリコン膜１４ｂの成膜が行われる。
【００５０】
なお、図５で用いた第1の半導体基板１５ａ、１５ｃはシリコンからなるために、その表面には意図しない自然酸化膜が形成されており、ＤＣＳの吸着を阻害する要因となる。しかし、ＳｉＮ膜の場合には、その表面に自然酸化膜は存在しない。従って、本例では図５の場合よりも更に、第２の半導体基板１５ｂ上に成膜されるＳｉＲＮ膜（第１の窒化シリコン膜）１４ｂの膜厚は均一化され、そのばらつきは小さくなる。
【００５１】
図５、図６および後述の比較例から明らかなように、ＳｉＲＮ膜の成膜方法として、半導体装置が形成される第２の半導体基板１５ｂを、上下の位置で挟むように第1の半導体基板１５ａおよび１５ｃを配置する。そして、第1の半導体基板１５ａ及び１５ｃの表面を酸化シリコン膜以外の膜で被覆しておく構成とする。これにより、基板上へのＤＣＳの吸着を促進させて基板間の空間におけるＤＣＳ分圧の差を低減して、第２の半導体基板１５ｂ上に形成されるＳｉＲＮ膜の膜厚分布のばらつきを低減することができる。酸化シリコン膜以外の膜として、シリコン膜（シリコン基板を含む）、光学吸収係数ｋが０のＳｉＮ膜（Ｓｉ／Ｎ比が０．７５に相当）を用いることができる。最初の１回目のＳｉＲＮ膜の成膜処理が終了すると、半導体基板１５ｂの表面は光学吸収係数ｋが０．６〜１．２６のＳｉＲＮ膜で覆われた状態となる。このため、２回目以降のＳｉＲＮ膜の成膜処理では、図６で用いたＳｉＮ膜で表面が覆われた第1の半導体基板１５ａ、１５ｃをセットした状態と同様の状態が継続され、ＳｉＲＮ膜の膜厚分布のばらつきは低減される。
【００５２】
図７Ａは他の一例を示すものであり、第２の半導体基板１５ｂおよび第1の半導体基板１５ａ、１５ｃとして、予め酸化シリコン膜１１を成膜した半導体基板を使用する。ここでの酸化シリコン膜１１はフラッシュメモリ装置のトンネル酸化膜を想定している。縦型成膜装置の成膜室２内に上記基板をセットした後、前述のステップ成膜法により、光学吸収係数ｋが０のＳｉＮ膜からなる第２の窒化シリコン膜１４ａを厚さ１ｎｍで形成した。その後、同一装置内で連続的に光学吸収係数ｋが１．１９のＳｉＲＮ膜からなる第１の窒化シリコン膜１４ｂを厚さ１３ｎｍで形成した。図７に示した例では、第２の半導体基板１５ｂおよび第1の半導体基板１５ａ、１５ｃのいずれの基板においてもＳｉＲＮ膜が形成される前の段階で光学吸収係数ｋが０のＳｉＮ膜が形成されている。したがって、第1の半導体基板１５ａの裏面および１５ｃの表面のみならず、第２の半導体基板１５ｂ自体の表面および裏面においても、ＤＣＳは消費されることとなり、各々の基板間の空間に生じるＤＣＳの空間濃度分布がより一層、解消される。本例では全ての基板の表面、裏面ともにＳｉＮ膜で被覆され、ＤＣＳの消費材として寄与するためにＳｉＲＮ膜の膜厚分布のばらつきは後述の実施例で述べるように大幅に改善される。
【００５３】
図７に示した例は、第1の半導体基板１５ａ、１５ｃの表面にも酸化シリコン膜１１が形成されており、フラッシュメモリの構成部材となるトンネル酸化膜が形成された半導体基板と同じ状態となっている。すなわち、図６の場合は、ＳｉＲＮ膜の成膜時に第1の半導体基板１５ａ及び１５ｃと、第２の半導体基板１５ｂの層構成が異なり、第1の半導体基板１５ａ及び１５ｃを半導体装置として使用することを想定していなかった。これに対して、図７の場合、第1の半導体基板１５ａ及び１５ｃは、トンネル酸化膜が形成された第２の半導体基板１５ｂを縦型成膜装置にセットした状態と同じ構成となっている。言い換えれば、第1の半導体基板も半導体装置として使用可能であり、縦型成膜装置の成膜室２内にセットされた基板が全て半導体装置として使用可能な状態と同じである。このように、セットされた全ての基板にトンネル酸化膜が形成された状態であっても、トンネル酸化膜上に光学吸収係数ｋが０のＳｉＮ膜を形成し、その上に光学吸収係数ｋが０．６０〜１．２６のＳｉＲＮ膜を形成する方法を用いることにより、ＳｉＲＮ膜の膜厚分布のばらつきを低減することができる。トンネル酸化膜上に形成する第２の窒化シリコン膜１４ａは、光学吸収係数ｋが０より大きく０．２０以下のＳｉＲＮ膜であっても良い。この範囲内であれば、結果的にｋ値が０．６０〜１．２６のＳｉＲＮ膜を直接トンネル酸化膜上へ形成する場合に比べて膜厚分布のばらつきを低減することができる。
【００５４】
図７の例によれば、第１及び第２の半導体基板１５ａ〜１５ｃ上に形成したＳｉＲＮ膜の膜厚分布のばらつきを低減することができるので、少なくとも２倍以上の生産性向上を図ることが可能となる。
【００５５】
また、ＳｉＲＮ膜のｋ値は、後述の実施例で説明するように、ステップ成膜法の条件、特に原料ガスとなるＤＣＳおよびアンモニアの供給圧力及び供給時間を調節することによって容易に制御することができる。
【００５６】
また、図７のように、ＳｉＲＮ膜の成膜時に、第１及び第２の半導体基板の層構成が同じで、第１及び第２の半導体基板の表面及び裏面に露出した膜が酸化シリコン膜ではない場合、第１の半導体基板と第２の半導体基板の区別は便宜的である。ＳｉＲＮ膜を成膜後の第１及び第２の半導体基板の両方を半導体装置として使用可能な場合がある。すなわち、成膜室２内に垂直方向に互いに同じ半導体基板である半導体基板１、半導体基板２、半導体基板３、半導体基板４、半導体基板５・・・・と配置した場合を例に挙げると、半導体基板２、４を第２の半導体基板とすると、その上下に配置された半導体基板１、３、５が第１の半導体基板となる。一方、半導体基板１、３、５を第２の半導体基板とすると、その上下に配置された半導体基板２、４が第１の半導体基板となる。このように上記例では、どの半導体基板を第２の半導体基板とするかによって、第１の半導体基板も変わり得る。同じ半導体基板であっても、第２の半導体基板の決め方によって、第１の半導体基板になったり、第２の半導体基板になったりし、第１及び第２の半導体基板は便宜的に決められる。しかし、このような場合であっても、ＳｉＲＮ膜の成膜時に、第１及び第２の半導体基板の層構成が同じで第１及び第２の半導体基板の表面及び裏面に露出した膜が酸化シリコン膜ではない場合には、両半導体基板上に形成した半導体装置の構成も同じとなり、膜厚分布のばらつきも同程度に低減されるため、問題は生じない。
【００５７】
以下、本発明の製造方法を適用するＮＡＮＤ型フラッシュメモリの製造方法について図８及び９を参照して、説明する。
【００５８】
図８Ａに示すように、ｐ型の単結晶シリコンからなる半導体基板１０の表面に、ＳＴＩ法等で素子分離領域２０を形成する。これにより、第一の方向Ｘ1に延在し、素子分離領域２０で囲まれる活性領域１０ａを形成する。
【００５９】
次に、半導体基板１０の表面を熱酸化法により酸化して、酸化シリコン膜からなるトンネル酸化膜２３ａを形成する。トンネル酸化膜２３ａの厚さは０．５〜２．０ｎｍとすることができるが、ここでは１．０ｎｍとする。
【００６０】
次に、縦型成膜装置の成膜室内に半導体基板１０をセットし、成膜室内が６３０℃で安定した後、ステップ成膜法により、トンネル酸化膜２３ａ上面に、バッファー膜となる第２の窒化シリコン膜１４ａを形成する。バッファー膜１４ａは、光学吸収係数ｋを０〜０．２０の範囲とすることができるが、ここでは、ｋ値を０とする。また、バッファー膜１４ａの厚さは０．１〜２．０ｎｍの範囲とすることができるが、０．５〜１．５ｎｍが好ましく、０．８〜１．２ｎｍであればより好ましい。ここでは１ｎｍとする。
【００６１】
引き続き、同一成膜室内で第２の窒化シリコン膜１４ａ上面に、ステップ成膜法により、主たるチャージトラップ層となるＳｉＲＮ膜（第１の窒化シリコン膜）１４ｂを成膜する。主たるチャージトラップ層となるＳｉＲＮ膜１４ｂは、光学吸収係数ｋを０．６〜１．２６の範囲とすることができるが、ここでは、ｋ値を１．１９とする。また、主たるチャージトラップ層となるＳｉＲＮ膜１４ｂの厚さは１２〜１５ｎｍとすることができる。
【００６２】
成膜室内から半導体基板１０を取り出した後、ＳｉＲＮ膜（第１の窒化シリコン膜）１４ｂ上面に酸化シリコン膜からなる厚さ３〜７ｎｍの制御ゲート絶縁膜２３ｂを形成する。制御ゲート絶縁膜２３ｂは、ＳｉＲＮ膜１４ｂの表面を熱酸化して形成する。あるいはＣＶＤ法により形成しても良い。ＳｉＲＮ膜自体は、酸化シリコン膜に比べて絶縁性が劣るため、ＳｉＲＮ膜１４ｂ上面に直接、制御ゲート電極を形成するとＳｉＲＮ膜１４ｂ中に捕獲された電荷が漏洩しやすくなり好ましくない。したがって、酸化シリコン膜からなる制御ゲート絶縁膜２３ｂは、主たるチャージトラップ層となるＳｉＲＮ膜からの電荷漏洩を防止する電荷漏洩防止膜として機能する。
【００６３】
次に、ＣＶＤ法等により、制御ゲート絶縁膜２３ｂ上面に、制御ゲート電極２５となる厚さ２０〜５０ｎｍのリンをドープした多結晶シリコン膜を形成する。また、制御ゲート電極２５は、リンをドープした非晶質シリコン膜を形成しゲート形状に加工した後、熱処理して多結晶化しても良い。非晶質シリコン膜は結晶粒界を持たないので多結晶シリコン膜に比べて高精度の加工ができる。また、非晶質状態から熱処理して多結晶化したシリコン膜の結晶は、成膜時に多結晶状態で形成したシリコン膜に比べて結晶粒が大きくなり、ワード線として用いる制御ゲート電極の低抵抗化に有利となる。
【００６４】
次に、図８Ｂに示すように、フォトリソグラフィー技術とドライエッチング技術により、制御ゲート電極２５のパターニングを行う。ワード線を構成する制御ゲート電極２５は、第一の方向Ｘ1に垂直で半導体基板１０の表面に平行な方向に延在するパターンとして形成される。フォトリソグラフィー技術により、図示しないマスク膜を制御ゲート電極２５上に形成し、ドライエッチング技術により、多結晶シリコン膜２５、酸化シリコン膜２３ｂ、ＳｉＲＮ膜１４ｂ、バッファー膜１４ａ、トンネル酸化膜２３ａを順次にエッチングしてＳＯＮＯＳゲート構造を形成する。ＳＯＮＯＳ構造を構成するＮは、主たる電荷捕獲層となるＳｉＲＮ膜１４ｂとバッファー膜となる窒化シリコン膜１４ａとで構成されるチャージトラップ層２４に相当する。光学吸収係数ｋが０〜０．２０の範囲となる窒化シリコン膜１４ａも、光学吸収係数ｋが０．６０〜１．２６のＳｉＲＮほどではないが、チャージトラップ層２４として機能する。
【００６５】
次に、イオン注入法を用いて、全面にリン、ヒ素などのｎ型不純物を注入し、半導体基板１０の表面に不純物拡散層２７を形成する。これにより、隣接するＳＯＮＯＳゲート構造の直下に位置する半導体基板１０の表面は、不純物拡散層２７により電気的に接続される構成となる。
【００６６】
次に、図９Ａに示すように、全面に酸化シリコン膜を形成した後、ドライエッチング法によりエッチバックして、ＳＯＮＯＳゲート構造の側壁に酸化シリコン膜からなるサイドウォール絶縁膜２６を形成する。
【００６７】
次に、全面に金属をスパッタ法により形成し、熱処理して制御ゲート電極２５の上面に金属シリサイド２８ａを、不純物拡散層２７の露出している上面に金属シリサイド２８ｂを同時に且つ選択的に形成する。選択的に、と言う意味は、金属シリサイドは金属がシリコンと接触している部位のみに形成されることである。その後、絶縁膜上に形成された未反応の金属を除去する。これにより、制御ゲート電極２５からなるワード線は、多結晶シリコン膜の上に金属シリサイド膜２８ａが形成された構成となり、より低抵抗のワード線とすることができる。上記金属には、ニッケル、コバルト、チタンなどを用いることができる。また、不純物拡散層２７の露出する表面に形成された金属シリサイド２８ｂはコンタクト抵抗の低減に寄与する。
【００６８】
次に、図９Ｂに示すように、ＳＯＮＯＳゲート構造全体を覆うように、塗布法もしくはＣＶＤ法を用いて層間絶縁膜２９を形成する。その後、リソグラフィ技術とドライエッチング技術により、活性領域１０ａの端部に位置する不純物拡散層２７上の層間絶縁膜２９にコンタクトホールを形成し、さらにコンタクトホール内を導体で埋設してコンタクトプラグ３０を形成する。次いで、全面に金属膜を形成した後、リソグラフィ技術とドライエッチング技術により、金属膜をエッチングして第一の方向Ｘ1に延在するビット線３１を形成する。ビット線３１はコンタクトプラグ３０を介して不純物拡散層２７に接続される。以上の工程によりフラッシュメモリのメモリセルが形成される。
【００６９】
図９Ｂのフラッシュメモリでは、チャージトラップ層２４を正または負に帯電させることにより書込みを行い、チャージトラップ層２４から電荷を放電させることにより消去を行う。そして、チャージトラップ層２４の帯電状態により、チャネルをオンするのに必要な、制御ゲート電極２５の電圧（しきい値電圧）の変化を利用して、情報の読み出しを行なう。
【００７０】
本実施例では、チャージトラップ層２４として、第１及び第２の窒化シリコン膜１４ｂ及び１４ａを用いている。第１の窒化シリコン膜１４ｂとして、Ｓｉ3Ｎ4よりもＳｉ／Ｎ比が大きなＳｉＲＮ膜を使用することにより、電荷捕獲特性を向上させることができる。また、チャージトラップ層の捕獲電荷量はその膜厚のばらつきの影響を大きく受けるが、本実施例では、第１の窒化シリコン膜１４ｂの膜厚は面内方向で均一となっている。このため、捕獲電荷量のばらつきを低減して動作特性に優れたフラッシュメモリ装置とすることができる。
【実施例】
【００７１】
（実施例１）
図１に示す縦型成膜装置内に、図５Ａに示すように垂直方向にシリコンが露出する半導体基板を配置した。このうち、半導体基板１５ａ及び１５ｃを第１の半導体基板とし、半導体基板１５ｂを第２の半導体基板として、光学吸収係数ｋが１．１９となるＳｉＲＮ膜（第１の窒化シリコン膜）の成膜を行った。なお、第１の窒化シリコン膜は、図１０に示す、（ａ１）ＤＣＳ（Ｓｉ）の吸着、（ａ２）ＤＣＳのパージ、（ａ３）ＮＨ3による吸着Ｓｉの窒化、（ａ４）ＮＨ3のパージからなる１サイクルを複数回、繰り返すステップ成膜法により成膜した。
【００７２】
具体的には、図１１Ｂに示すタイムシーケンスに従って１サイクルを実施した。図１１Ｂに示したステップ成膜法では、ＤＣＳもしくはＮＨ3が供給される時、同時にＮ2が供給されている。したがって、成膜室内の圧力は、ＤＣＳ分圧+Ｎ2分圧、もしくはＮＨ3分圧+Ｎ2分圧となる。以下の説明では、説明を単純化するために、図１１Ｂに記載されている成膜室内の圧力は、Ｎ2を含む供給ガスの全圧に対するＤＣＳ分圧、もしくはＮＨ3分圧を意味するものとする。
【００７３】
まず、シリコン基板を成膜室内にセットした後、ＮＨ3ラインからＮ2を供給しながら温度が６３０℃で安定するまで放置した。温度が安定した後、圧力が１２ＰａとなるＤＣＳを１２５秒間供給した。その後、Ｎ2を供給しながら高真空状態として１０秒間、ＤＣＳをパージした。次いで、圧力が４８ＰａとなるＮＨ3を５０秒間供給した。その後、Ｎ2を供給しながら高真空状態として１０秒間、ＮＨ3をパージした。これを１サイクルとしてＳｉＲＮ膜の膜厚が１３ｎｍとなるように繰り返した。ステップ成膜法では各々のガスが個別の条件で供給されるため、異なる成膜条件間におけるＤＣＳとＮＨ3の供給比率を比較することが難しい。そこで、便宜的に基板表面に供給されるガス分子の総量（モル量）を圧力と供給時間の積で表すこととする。上記の場合、ＤＣＳの総量は１５００（Ｐａ・ｓｅｃ）、ＮＨ3の総量は２４００（Ｐａ・ｓｅｃ）となる。ＮＨ3の総量は、ＤＣＳの総量の１．５倍程度である。通常、Ｓｉ／Ｎ比が０．７５となるＳｉＮ膜（Ｓｉ3Ｎ4）を形成する場合にはＮＨ3のモル量がＤＣＳのモル量の少なくとも５倍必要である。本実施例は、ＮＨ3の総量が相対的に不足している条件となっており、この条件で形成される窒化シリコン膜は、光学吸収係数ｋが１．１９（Ｓｉ／Ｎ比１．１８に相当）のＳｉＲＮ膜となる。
【００７４】
上記のように成膜した第２の半導体基板１５ｂの第1の窒化シリコン膜１４ｂについて、直径方向における４９点の膜厚を測定した。この結果を図１２に示す。なお、図１２において、Ｘ軸の目盛り「０」は第２の半導体基板１５ｂの中心を表し、Ｘ軸方向の左端の目盛り「−１４８」は第２の半導体基板１５ｂの直径方向の一方の端部、Ｘ軸方向の右端の目盛り「１４８」は第２の半導体基板１５ｂの直径方向の他方の端部（中心に対して一方の端部と対照の位置に存在）を表す。図１２に示すように第1の窒化シリコン膜の膜厚は、第２の半導体基板１５ｂの一方及び他方の端部の近傍で薄く、それ以外の部分ではほぼ一定の膜厚となった。また、直径方向の膜厚のばらつき（第1の窒化シリコン膜の最大膜厚と最小膜厚の差）は１．５６ｎｍであり、後述する比較例１（図１６；１．９７ｎｍ）と比べて小さくなった。
【００７５】
（実施例２）
図６Ａに示すように垂直方向にシリコンが露出する第２の半導体基板１５ｂと、表面がＳｉＮ膜で覆われた第１の半導体基板１５ａを交互に配置した以外は、実施例１と同様にしてステップ成膜法により、光学吸収係数ｋが１．１９となるＳｉＲＮ膜（第１の窒化シリコン膜）の成膜を行った。なお、図６Ａの第１の半導体基板１５ａ、１５ｃの表面を覆うＳｉＮ膜（Ｓｉ3Ｎ4）１４ｃは、縦型成膜装置にセットする前に、別の装置を用いてＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍａｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；低圧ＣＶＤ）法で形成した。ＬＰＣＶＤ法の条件は、ＤＣＳとＮＨ3を原料ガスとし、その流量比を１：２０として同時に供給した。全圧力は６６Ｐａ、温度は７６０℃とした。
【００７６】
上記のように成膜した第２の半導体基板１５ｂの第1の窒化シリコン膜１４ｂについて、直径方向における４９点の膜厚を測定した結果を図１３に示す。図１３に示すように第1の窒化シリコン膜の直径方向の膜厚のばらつきは０．９２ｎｍであり、実施例１と比べて膜厚のばらつきは更に小さくなった。
【００７７】
この理由は、シリコンが露出する基板の表面には、意図しない自然酸化膜が分散するように形成されている。この自然酸化膜も酸化シリコンであることからＤＣＳの吸着を阻害する要因となる。ただ、自然酸化膜は意図して形成した酸化シリコン膜に比べると表面の被覆割合が小さいので、熱酸化法で形成した酸化シリコン膜上にＳｉＲＮ膜を形成するよりはＳｉＲＮ膜の膜厚分布のばらつきは小さくなる。一方、本実施例では、ＳｉＮ膜上には自然酸化膜が存在しないのでＤＣＳの吸着確率が増大し、基板上でのＤＣＳの吸着消費が促進され、基板間の空間に存在する過剰なＤＣＳが減少する。この結果、基板間の空間におけるＤＣＳの分圧の偏りが小さくなり、第２の半導体基板１５ｂ上で均一なＳｉＲＮ膜の成膜が行われたためと考えられる。本実施例においても、第２の半導体基板１５ｂはシリコンが露出した状態となっており、第２の半導体基板１５ｂ自体へのＤＣＳの吸着も阻害されている。もし、自然酸化膜が形成されていない理想的なシリコン基板を用いた場合には、実施例１も本実施例もさらにＳｉＲＮ膜のばらつきは低減すると予想される。
【００７８】
（実施例３）
図１に示す縦型成膜装置内に、図７Ａに示すように、熱酸化法で形成した酸化シリコン膜１１で表面が覆われた基板を垂直方向に配置した。このうち、半導体基板１５ａ及び１５ｃを第１の半導体基板とし、半導体基板１５ｂを第２の半導体基板として光学吸収係数ｋが１．１９となるＳｉＲＮ膜（第１の窒化シリコン膜）１４ｂを、ステップ成膜法により形成した。なお、本実施例においては、第１の窒化シリコン膜１４ｂを形成する前に、光学吸収係数ｋが０のＳｉＮ膜（第２の窒化シリコン膜）１４ａをステップ成膜法により形成した。第２の窒化シリコン膜１４ａの膜厚は１ｎｍとした。
【００７９】
第２の窒化シリコン膜１４ａは図１０に示す、（ｂ１）酸化シリコン膜（被成膜体）１１上へのＤＣＳ（Ｓｉ）の吸着、（ｂ２）ＤＣＳのパージ、（ｂ３）ＮＨ3による酸化シリコン膜（被成膜体）１１に吸着したＳｉの窒化、（ｂ４）ＮＨ3のパージからなる１サイクルを複数回、繰り返すステップ成膜法により成膜した。具体的には、図１１Ａに示すタイムシーケンスに従って１サイクルを実施した。本実施例においても圧力は、実施例１と同じくＤＣＳ分圧、もしくはＮＨ3分圧を意味するものとする。
【００８０】
まず、半導体基板を成膜室内にセットした後、ＮＨ3ラインからＮ2を供給しながら温度が６３０℃で安定するまで放置した。温度が安定した後、圧力が１７ＰａとなるＤＣＳを６秒間供給した。その後、Ｎ2を供給しながら高真空状態として１０秒間、ＤＣＳをパージした。次いで、圧力が３４０ＰａとなるＮＨ3を２４秒間供給した。その後、Ｎ2を供給しながら高真空状態として１０秒間、ＮＨ3をパージした。これを１サイクルとしてＳｉＮ膜の膜厚が１ｎｍとなるように繰り返した。
【００８１】
実施例１と同様に、基板表面に供給されるガス分子の総量（モル量）を圧力と供給時間の積で表すと、ＤＣＳの総量は１０２（Ｐａ・ｓｅｃ）、ＮＨ3の総量は８１６０（Ｐａ・ｓｅｃ）となる。ＮＨ3の総量は、ＤＣＳの総量の８０倍となっている。通常、Ｓｉ／Ｎ比が０．７５となるＳｉＮ膜（Ｓｉ3Ｎ4）を形成する場合にはＮＨ3のモル量がＤＣＳのモル量の少なくとも５倍必要である。上記の成膜条件ではＮＨ3の総量が充分に過剰な条件となっており、この条件で形成される窒化シリコン膜は、光学吸収係数ｋが０（Ｓｉ／Ｎ比０．７５に相当）のＳｉＮ膜となる。
【００８２】
酸化シリコン膜１１の上面に、光学吸収係数ｋが０のＳｉＮ膜（第２の窒化シリコン膜）１４ａを厚さ１ｎｍで形成した。この後、ＳｉＮ膜１４ａの上面に、実施例１と同じ条件で、光学吸収係数ｋが１．１９となるＳｉＲＮ膜（第１の窒化シリコン膜）１４ｂをステップ成膜法により形成した。
【００８３】
上記のように成膜した第２の半導体基板１５ｂのＳｉＲＮ膜（第1の窒化シリコン膜）１４ｂについて、直径方向における４９点の膜厚を測定した。この結果を図１４に示す。図１４に示すように第1の窒化シリコン膜１４ｂの直径方向の膜厚のばらつきは０．１９ｎｍであり、実施例２と比べて膜厚のばらつきは更に小さくなった。この理由は、第１の半導体基板１５ａ、１５ｃのみならず、第２の半導体基板１５ｂ上に予めＳｉ／Ｎ比が小さく、膜質が第１の窒化シリコン膜１５ａ、１５ｃに類似する第２の窒化シリコン膜１４ａを形成している。そのため、第１の半導体基板１５ａ、１５ｃおよび第２の半導体基板１５ｂのいずれの基板上でもＤＣＳの吸着消費が促進され、基板間の空間に存在する過剰なＤＣＳが減少する。この結果、基板間の空間におけるＤＣＳ分圧の偏りが小さくなり、第２の半導体基板１５ｂ上で第１の窒化シリコン膜１４ｂの膜厚分布のばらつきがより一層低減されるためである。
【００８４】
本実施例では、光学吸収係数ｋが０のＳｉＮ膜（Ｓｉ／Ｎ比０．７５）を第２の窒化シリコン膜１４ａとして用いたが、光学吸収係数ｋが０より大きく０．２０（Ｓｉ／Ｎ比０．８３）以下のＳｉＲＮ膜からなる窒化シリコン膜であっても良い。この範囲内であれば、結果的にｋ値が０．６０〜１．２６のＳｉＲＮ膜を直接トンネル酸化膜上へ形成する場合に比べて膜厚分布のばらつきを低減することができる。光学吸収係数ｋが０．２０を超えると、酸化シリコン膜上に第２の窒化シリコン膜１４ａを形成する段階で膜厚分布のばらつきが発生しやすくなる。
【００８５】
実施例１および本実施例３から明らかなように、ＤＣＳとＮＨ3を原料ガスとして窒化シリコン膜を形成するステップ成膜法では、各々のガスの供給ガス分圧と供給時間を調整することにより、光学吸収係数ｋすなわちＳｉ／Ｎ比を効果的に変えることができる。
【００８６】
本実施例３では全ての基板の表面、裏面ともにＳｉＮ膜で被覆され、ＤＣＳの消費材として寄与するために、実施例１および２に比べて、ＳｉＲＮ膜の膜厚分布のばらつきは大幅に改善される。図７に示した例は、第１の半導体基板１５ａ、１５ｃのみならず第２の半導体基板１５ｂのすべての基板表面に酸化シリコン膜１１が形成されており、フラッシュメモリの構成部材となるトンネル酸化膜が形成された半導体基板と同じ状態となっている。すなわち、全ての半導体基板１５ａ〜１５ｃについて、トンネル酸化膜が形成された半導体基板１５ｂを縦型成膜装置にセットした状態と同じ構成となっている。言い換えれば、トンネル酸化膜、第１及び第２の窒化シリコン膜を形成した第１の半導体基板１５ａ及び１５ｃについても、第２の半導体基板１５ｂと同様にフラッシュメモリとして使用可能である。したがって、セットされた全ての基板にトンネル酸化膜が形成された状態であっても、トンネル酸化膜上に光学吸収係数ｋが０〜０．２０の窒化シリコン膜を形成し、その上に光学吸収係数ｋが０．６０〜１，２６のＳｉＲＮ膜を形成する方法を用いることにより、ＳｉＲＮ膜の膜厚分布のばらつきを低減することができる。
【００８７】
本実施例３によれば、第１の半導体基板１５ａ、１５ｃに形成したＳｉＲＮ膜１４ｂの膜厚分布のばらつきを低減することができるので、少なくとも２倍以上の生産性向上を図ることが可能となる。
【００８８】
なお、光学吸収係数ｋが０のＳｉＮ膜は、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍａｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；低圧ＣＶＤ）法で形成することもできる。ＬＰＣＶＤ法で形成する場合は、ＤＣＳとアンモニアを原料ガスとして成膜室内に同時に供給して成膜する。成膜条件としては、例えば、温度７６０℃、圧力６６Ｐａ、ＤＣＳ供給量２５ｓｃｃｍ、アンモニア供給量５００ｓｃｃｍのように設定できる。この場合、アンモニア供給量（モル量）がＤＣＳ供給量（モル量）の２０倍となっており、成膜される窒化シリコン膜はＳｉ3Ｎ4の化学量論組成となる。
【００８９】
（実施例４）
第２の窒化シリコン膜１４ａの膜厚を０．５ｎｍとした以外は、実施例３と同様にして第２及び第１の窒化シリコン膜１４ａ、１４ｂの成膜を行った。上記のように成膜した第２の半導体基板１５ｂの第1の窒化シリコン膜１４ｂについて、直径方向における４９点の膜厚を測定した。この結果を図１５に示す。図１５に示すように第1の窒化シリコン膜１４ｂの直径方向の膜厚のばらつきは０．３９ｎｍであり、実施例３と比べて膜厚のばらつきは若干、大きくなった。
【００９０】
（比較例１）
図６Ａに示す窒化シリコン膜１４ｃに代えて、酸化シリコン膜１４ｃで表面が覆われた半導体基板１５ａ、１５ｃを配置し、シリコンが露出する半導体基板１５ｂを挟むように、縦型成膜装置内に垂直方向に配置して第１の窒化シリコン膜１４ｂの成膜を行った。半導体基板１５ａ及び１５ｂの表面及び裏面には、熱酸化法により厚さ５ｎｍの膜厚の酸化シリコン膜１４ｃを成膜した。上記のように成膜した半導体基板１５ｂの第１の窒化シリコン膜１４ｂについて、直径方向における４９点の膜厚を測定した。この結果を図１６に示す。図１６に示すように第１の窒化シリコン膜１４ｂの直径方向の膜厚のばらつきは１．９７ｎｍであり、膜厚のばらつきは大きくなった。
【符号の説明】
【００９１】
２  成膜室
３  ポート
４  半導体基板
５、６  ノズル
１０  半導体層
１０ａ  活性領域
１１  酸化シリコン膜
１２  原料ガス
１３  窒化シリコン膜
１４ａ  第２の窒化シリコン膜（バッファー膜）
１４ｂ  第１の窒化シリコン膜
１５ａ、１５ｃ  第１の半導体基板
１５ｂ  第２の半導体基板
２０  素子分離領域
２３ａ  トンネル酸化膜
２３ｂ  制御ゲート絶縁膜
２５  制御ゲート電極
２６  サイドウォール絶縁膜
２７  不純物拡散層
２８ａ、２８ｂ  金属シリサイド
２９  層間絶縁膜
３０  コンタクトプラグ
３１  ビット線
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図４】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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