(57)【要約】      （修正有）【課題】各信号端子間で電気信号を転送する配線において、電気信号をフィルタリングするようにパターニングされたパッケージ基板を提供する。【解決手段】回路パッケージが提供される。回路パッケージは、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）に電気的に結合された第１の信号端子と、外部電子コンポーネントに電気的に結合された第２の信号端子と、絶縁層に配置された配線とを備える。配線は、第１の信号端子と第２の信号端子との間で電気信号を転送する。配線は、電気信号をフィルタリングする特定のフィルター特性を提供するようパターニングされている。【選択図】図１
2013232632.tif 000002
【特許請求の範囲】
【請求項１】
シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）に電気的に結合された第１の信号端子と、
外部電子コンポーネントに電気的に結合された第２の信号端子と、
絶縁層に配置され、前記第１の信号端子と前記第２の信号端子との間で電気信号を転送し、前記電気信号をフィルタリングする特定のフィルター特性を提供するようパターニングされた配線と
を備える回路パッケージ。
【請求項２】
前記配線は、あるカットオフ周波数のローパスフィルター特性を持つようパターニングされている請求項１に記載の回路パッケージ。
【請求項３】
前記配線は、前記ローパスフィルター特性の前記カットオフ周波数が、前記ＳＥＲＤＥＳのボーレートの約半分になるようにパターニングされている請求項２に記載の回路パッケージ。
【請求項４】
前記配線は、誘導特性を持つようにパターニングされた誘導部分を有する請求項１から３のいずれか１項に記載の回路パッケージ。
【請求項５】
前記誘導部分は、スパイラルインダクタを形成するようにパターニングされている請求項４に記載の回路パッケージ。
【請求項６】
前記配線は、容量特性を持つようにパターニングされた容量部分を有する請求項１から５のいずれか１項に記載の回路パッケージ。
【請求項７】
前記容量部分は、フィンガー容量を形成するようにパターニングされている請求項６に記載の回路パッケージ。
【請求項８】
上部に前記ＳＥＲＤＥＳが配置された状態で前記回路パッケージに実装される集積回路（ＩＣ）チップをさらに備える請求項１から７のいずれか１項に記載の回路パッケージ。
【請求項９】
ＩＣチップ上のシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）と外部電子コンポーネントとの間で送信されるべき電気信号を受信する段階と、
絶縁層に配置された配線を介して、前記シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）に電気的に結合された第１の信号端子と前記外部電子コンポーネントに電気的に結合された第２の信号端子との間で前記電気信号を転送する段階と、
前記電気信号をフィルタリングする特定のフィルター特性を提供するようパターニングされた前記配線によって前記電気信号をフィルタリングする段階と
を備える方法。
【請求項１０】
前記電気信号をフィルタリングする前記特定のフィルター特性を提供するようパターニングされた前記配線によって前記電気信号をフィルタリングする段階は、あるカットオフ周波数のローパスフィルター特性を持つようパターニングされた前記配線によって前記電気信号をフィルタリングする段階を有する請求項９に記載の方法。
【請求項１１】
前記あるカットオフ周波数のローパスフィルター特性を持つようパターニングされた前記配線によって前記電気信号をフィルタリングする段階は、前記カットオフ周波数が前記ＳＥＲＤＥＳのボーレートの約半分となるよう前記配線によって前記電気信号をフィルタリングする段階を含む請求項１０に記載の方法。
【請求項１２】
前記電気信号をフィルタリングする前記特定のフィルター特性を提供するようパターニングされた前記配線によって前記電気信号をフィルタリングする段階は、誘導特性を持つようパターニングされた誘導部分を有する前記配線によって前記電気信号をフィルタリングする段階を有する請求項９から１１のいずれか１項に記載の方法。
【請求項１３】
誘導特性を持つようパターニングされた誘導部分を有する前記配線によって前記電気信号をフィルタリングする段階は、スパイラルインダクタを形成するようパターニングされた前記誘導部分を有する前記配線によって前記電気信号をフィルタリングする段階を含む請求項１２に記載の方法。
【請求項１４】
前記電気信号をフィルタリングする前記特定のフィルター特性を提供するようパターニングされた前記配線によって前記電気信号をフィルタリングする段階は、容量特性を持つようパターニングされた容量部分を有する前記配線によって前記電気信号をフィルタリングする段階を有する請求項９から１３のいずれか１項に記載の方法。
【請求項１５】
前記容量特性を持つようパターニングされた前記容量部分を有する前記配線によって前記電気信号をフィルタリングする段階は、フィンガー容量を形成するようパターニングされた前記容量部分を有する前記配線によって前記電気信号をフィルタリングする段階を含む請求項１４に記載の方法。
【請求項１６】
絶縁層に配置され、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）に結合された第１の結合部材と別のデバイスに結合された第２の結合部材との間で電気信号を転送し、前記電気信号をフィルタリングする特定のフィルタリング特性を提供するようパターニングされた配線を備えるパッケージ基板。
【請求項１７】
前記配線は、特定のカットオフ周波数のローパスフィルター特性を持つようパターニングされている請求項１６に記載のパッケージ基板。
【請求項１８】
前記配線は、前記カットオフ周波数が前記ＳＥＲＤＥＳのボーレートの約半分となるようにパターニングされている請求項１７に記載のパッケージ基板。
【請求項１９】
前記配線は、誘導特性を持つようパターニングされた誘導部分を有する請求項１６から１８のいずれか１項に記載のパッケージ基板。
【請求項２０】
前記配線は、容量特性を持つようパターニングされた容量部分を有する請求項１６から１９のいずれか１項に記載のパッケージ基板。
【請求項２１】
パッケージ基板を製造する方法であって、
誘電基板を設ける段階と、
前記誘電基板上に、１本以上の配線を、前記配線を介して送信される電気信号をフィルタリングする特定のフィルター特性が提供されるようなパターンで形成する段階と
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本願は、２０１２年３月２３日出願の米国仮出願第６１／６１４，７７２号、発明の名称「印刷フィルターを使用するシリアル／パラレルパッケージバンド幅」の利益を主張し、その全体を、本明細書に参照として組み込むものとする。
【背景技術】
【０００２】
本明細書において提供される背景についての記載は、開示内容の背景を全般的に提示することを目的とする。本願において名前を提示された発明者の本背景技術の項目に記載される仕事と、出願時に先行技術としての条件を満たさない本記載の側面とは、明示的にも黙示的にも本開示内容に対する先行技術と自認するものでない。
【０００３】
一般的に、集積回路（ＩＣ）チップは、デュアルインラインパッケージ（ＤＩＰ）、ピングリッドアレイ（ＰＧＡ）パッケージ、ボールグリッドアレイ（ＢＧＡ）パッケージ等のチップパッケージの中に取り付けられる。チップパッケージは、印刷回路基板（ＰＣＢ）に実装することができる。チップパッケージおよびＰＣＢは、たとえば、半田バンプ、金属配線、半田ボール等の多様な結合部材を有しており、ＩＣチップはＰＣＢ上のその他のデバイスに結合される。結合部材は、ＩＣチップとＰＣＢ上のその他のデバイスとの間で、高速にデータ信号を転送するよう要求される。データ信号の信号品位は、結合部材によって、悪影響を及ぼされる可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の観点によると、回路パッケージが提供される。回路パッケージは、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）に電気的に結合された第１の信号端子と、外部電子コンポーネントに電気的に結合された第２の信号端子と、絶縁層に配置された配線とを備える。配線は、第１の信号端子と第２の信号端子との間で電気信号を転送する。配線は、電気信号をフィルタリングする特定のフィルター特性を提供するようパターニングされている。
【０００５】
本発明の観点によると、配線は、特定のカットオフ周波数のローパスフィルター特性を有するようパターニングされている。一例では、カットオフ周波数は、ＳＥＲＤＥＳのボーレートの約半分である。
【０００６】
一実施形態では、配線は、誘導特性を持つようパターニングされた誘導部分を有する。たとえば、誘導部分は、スパイラルインダクタを形成するようパターニングされている。別の実施形態では、配線は、容量特性を持つようパターニングされた容量部分を有する。たとえば、容量部分は、フィンガー容量を形成するようパターニングされている。
【０００７】
本発明の観点によると、方法が提供される。本方法は、ＩＣチップ上のシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）と外部電子コンポーネントとの間で送信されるべき電気信号を受信する段階と、絶縁層に配置された配線を介して、第１の信号端子と第２の信号端子との間で電気信号を転送する段階とを備える。第１の信号端子はＳＥＲＤＥＳに電気的に結合され、第２の信号端子は外部電子コンポーネントに電気的に結合される。本方法は、電気信号をフィルタリングする特定のフィルター特性を有するようパターニングされた配線によって電気信号をフィルタリングする段階をさらに備える。
【０００８】
本発明の観点によると、パッケージ基板が提供される。パッケージ基板は、絶縁層と、絶縁層に配置された配線とを備える。配線は、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）に結合された第１の結合部材と別のデバイスに結合された第２の結合部材との間で電気信号を転送する。配線は、電気信号をフィルタリングする特定のフィルター特性を提供するようパターニングされている。
【図面の簡単な説明】
【０００９】
例として提示される本発明の多様な実施形態を、以下の図面を参照して詳細に記載するが、図面において、同様な参照符号によって同様な部材を示す。
【００１０】
【図１】本発明の実施形態に係る集積回路（ＩＣ）パッケージの例１００の簡略図を示す。
【００１１】
【図２】本発明の実施形態に係る回路２００の概略図を示す。
【００１２】
【図３】本発明の実施形態に係る挿入損失−周波数特性のプロットを示す。
【００１３】
【図４】本発明の実施形態に係るシステムに印刷フィルターを実装するプロセスの例を概観したフローチャートを示す。
【発明を実施するための形態】
【００１４】
図１は、本発明の実施形態に係る集積回路（ＩＣ）パッケージの例１００の図を示す。ＩＣパッケージ１００は、ＩＣパッケージ１００内に、パッケージ基板１３０と、パッケージ基板１３０上に取り付けられたＩＣチップ１１０とを備える。ＩＣパッケージ１００は、印刷回路基板（ＰＣＢ）１２０上に実装することができる。ＩＣパッケージ１００は、ＩＣチップ１１０上の回路をＰＣＢ１２０上のその他のデバイス（不図示）に電気的に結合する半田バンプ、金属配線、ビア、半田ボール等の多様な結合部材を有する。一つの実施形態では、結合部材は、信号品位を高める特有のフィルター特性をそれぞれ提供する多様なフィルター部材を含んで構成される。一つの実施形態では、結合部材のうち、金属配線等の少なくともいくつかは、結合部材の本来的な一部としてフィルター部材を形成するようパターニングされており、別個にフィルター部材を付加する必要がなくなっている。
【００１５】
ＩＣチップ１１０は、信号処理のための多様な回路を含んでいる。一例では、ＩＣチップ１１０は、信号を生成する信号生成回路を含む。生成される信号は、アナログ信号、デジタル信号等の任意の適切な信号であってよい。生成された信号は、ＩＣチップ１１０の外部に送信することができる。別の例では、ＩＣチップ１１０は、信号処理回路を含む。ＩＣチップ１１０は、外部信号を受信し、信号処理回路は、受信した外部信号を処理する。外部信号は、アナログ信号、デジタル信号等の任意の適切な信号であってよい。
【００１６】
さらに、ＩＣチップ１１０は、ＩＣチップ１１０の外部に信号を送信し、および／または、ＩＣチップ１１０にやって来る信号を受信する入出力（Ｉ／Ｏ）構造を含む。たとえば、ＩＣチップ１１０は、ＩＣチップ１１０上の回路に電気的に接続されたＩ／Ｏパッド（不図示）を含む。さらに、半田バンプ１１２〜１１４がＩ／Ｏパッド上に形成され、ＩＣチップ１１０への／からの信号送信を補助する。図１の例では、ＩＣチップ１１０は、差動信号を生成もしくは処理するシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）１１１を含む。一例では、ＳＥＲＤＥＳ１１１は、半田バンプに電気的に結合されて、ＩＣチップ１１０の外部に差動信号を出力し、または、ＩＣチップ１１０にやって来る作動信号を受信する。一例では、ＳＥＲＤＥＳ１１１は、半田バンプ１１２に電気的に結合され、差動信号のうち一つを出力または受信する。差動信号の他方の信号を出力および受信する結合部材は、明瞭性を期して、図１では省略している。
【００１７】
パッケージ基板１３０は、ＩＣチップ１１０をＰＣＢ１２０にインターフェースする。具体的には、パッケージ基板１３０は、ＩＣチップ１１０上の半田バンプ１１２〜１１４に適合するランド等のバンプ受容構造を含む。ＩＣチップ１１０上の半田バンプは、パッケージ基板１３０上のバンプ受容構造に位置合わせすることができ、それにより、半田バンプ１１２〜１１４を電気的に接続された状態にすることができる。
【００１８】
さらに、パッケージ基板１３０は、ＩＣパッケージ１００をＰＣＢ１２０に電気的に結合させる半田ボール１５１〜１５３を含む。一例では、ＰＣＢ１２０は、半田ボール１５１〜１５３に適合するランド（不図示）を有する。ランドは、印刷回路基板１２０上のその他のデバイスに電気的に接続される。一実施形態では、半田ボール１５１〜１５３は、ランドに位置合わせされ、電気接続を形成する。
【００１９】
パッケージ基板１３０は、電気的に接続された状態の半田バンプ１１２〜１１４を半田バンプ１５１〜１５３に結合させるビア、金属配線等の結合部材を含む。本発明の観点によると、結合部材は、特定のカットオフ周波数（たとえば、３ｄＢ減衰周波数）を有するローパスフィルター特性等の特定のフィルター特性を有するように構成される。
【００２０】
Ｉ／Ｏパッド、半田ボール、半田バンプ、金属配線、ビア等の結合部材は、導電性の材料から形成される。導電特性に加えて、結合部材は、容量特性等の寄生特性を本来的に有する。結合部材の本来的な寄生特性によって、信号転送における周波数応答が平坦でなくなるかもしれず、信号品位が低下するかもしれない。一例では、結合部材における容量の不連続性によって、周波数特性に、挿入損失−周波数特性、反射減衰−周波数特性等の曲がり管状の挙動（ｋｎｅｅ  ｂｅｈａｖｉｏｒ）が生じ、また、曲がり管（ｋｎｅｅ）の前では周波数応答が平坦でなくなる。
【００２１】
本発明の観点によると、パッケージ基板１３０の結合部材は、送信するべき電気信号にしたがって周波数特性を整形するよう意図的に構成されている。一例では、ＳＥＲＤＥＳ１１１は、動作中、５Ｇｂｐｓ（ギガビット／秒）等のボーレート（Ｂａｕｄ  ｒａｔｅ）で動作するよう構成されている。一例では、パッケージ基板１３０の結合部材は、ボーレートに基づいて決定されるカットオフ周波数を有するローパスフィルター特性を有するよう構成されている。一例では、カットオフ周波数は、ボーレートの約半分に、たとえば、２．５ＧＨｚになるよう決定される。したがって、２．５ＧＨｚより低い周波数では、周波数応答は、比較的に平坦である。
【００２２】
図１の例では、パッケージ基板１３０は、半田バンプ１１２を半田ボール１５２に結合し、たとえば、ＳＥＲＤＥＳ１１１とＰＣＢ１２０上の別のデバイスとの間で電気信号を送信する信号送信経路として形成された結合部材を含む。信号送信経路の一部、たとえば、金属配線１４１−１４３は、信号送信経路の周波数特性が、一例では、約２．５ＧＨｚのカットオフ周波数を有するローパスフィルター特性となるよう整形するべく意図的に構成されている。
【００２３】
具体的には、一例では、パッケージ基板１３０は、絶縁層によって分離された複数の金属層を含む。金属層は、金属配線にパターニングされる。さらに、パッケージ基板１３０は、各金属層の金属配線を相互に接続し、信号送信経路を形成するビアを含む。図１の例では、金属配線１４１−１４３は、パッケージ基板１３０内の中間金属層に存在する。この例では、金属配線１４１−１４３は、第１ビア１６１および第２ビア１７１に接続される。第１ビア１６１は、金属配線１４１−１４３を半田ボール１５２に結合された下層の金属層の配線に接続し、第２ビア１７１は、金属配線１４１−１４３を上層の金属層の配線に接続する。下層金属層および上層金属層の配線は、明確性を期して、図示していない。
【００２４】
金属配線１４１−１４３の各部は、それぞれ異なる態様でパターニングされ、それぞれ異なるインピーダンス特性を有する。図１の例では、金属配線１４１−１４３は、第１部１４１、第２部１４２、および第３部１４３を有する。第１部１４１は、螺旋状のパターンを有しており、スパイラルインダクタを形成する。第３部１４３も、螺旋状のパターンを有し、スパイラルインダクタを形成する。本発明の実施形態によると、パッケージ基板１３０は、各スパイラルインダクタの上下における平面に開口１３１および１３３を有する。第２部１４２は、フィンガー状のパターンを有し、別のフィンガー状パターン１４４に容量結合され、フィンガー容量を形成する。一例では、フィンガー状パターン１４４は、接地されるよう構成される。一実施形態では、フィンガー状パターン１４４は、接地された平面に存在する。
【００２５】
第１部１４１および第３部１４３のインダクタンス値および第２部１４２の容量値は、適切に調整することができる。一例では、螺旋状パターンにおけるループの数、半径、および／または厚さを調整して、インダクタンス値を調整することができる。別の例では、フィンガー状パターンにおけるフィンガーの数、長さ、および／または厚さを調整して、容量値を調整することができる。
【００２６】
本発明の観点によると、金属配線１４１−１４３は、半田バンプ１１２と半田ボール１５２との間の信号送信経路の特性を支配するようにパターニングされる。一実施形態では、金属配線１４１−１４３および信号送信経路のその他の結合部材は、一緒にローパスフィルターを形成する。フィルター特性は、第１部１４１および第３部１４３のそれぞれにおけるループの数、半径、および／または厚さと、第２部１４２におけるフィンガーの数、長さ、および／または厚さとを適切に調整することにより、調整することができる。
【００２７】
金属配線１４１−１４３は、任意の適切な技術で形成することができることに注意されたい。一例では、パッケージ基板１３０は、印刷回路基板製造プロセスと似たプロセスを使用して製造される。この例では、金属配線１４１−１４３は、コーティングプロセス、リソグラフィプロセス、およびエッチングプロセスを使用して形成される。具体的には、コーティングプロセスでは、基板の表面に銅薄膜を塗布する。リソグラフィプロセスでは、フォトレジスト層を銅薄膜の上に適用する。フォトレジスト層を、所望の銅パターン、たとえば、部１４１および１４３には螺旋状パターン、部１４２にはフィンガー状パターンを規定するマスクにしたがって露光する。次に、フォトレジスト層を現像し、非所望部におけるフォトレジストの部分を除去して、銅の非所望部分を露光する。さらに、エッチングプロセスで、銅の非所望部分をエッチングし、フォトレジストで保護された所望部分を残す。最後に、残ったフォトレジストを剥離する。
【００２８】
インダクタおよび容量は、その他の適切なパターニングおよび技術で形成することができることに注意されたい。一例では、容量は、互い違いに配置された２つのフィンガー状パターンから形成される。別の例では、インダクタは、円形のループではなく、正方形のループから形成される。別の例では、インダクタおよび容量は、それぞれ異なる金属層に形成される配線から形成することができる。また、金属配線１４１−１４３は、任意の数のインダクダおよび任意の数の容量が形成されるようにパターニングすることができる。
【００２９】
図１では、パッケージ基板１３０に３つの誘電層もしくは絶縁層を示したが、パッケージ基板１３０は、任意の適切な数の誘電層を含むことができることに注意されたい。
【００３０】
また、図１は、差動信号のうち一方についての結合部材だけを示したが、差動信号のうち他方についての結合部材も同様に構成することができ、明瞭性を期して省略されていることに注意されたい。さらに、図示を簡略にするべく、図１に示す部材は、原寸通りに図示されていないことに注意されたい。
【００３１】
図２は、本発明の実施形態に係る図１の金属配線１４１−１４３によって形成される回路２００の概略図を示す。回路２００は、第１部１４１によって形成されるスパイラルインダクタに対応する第１インダクタＬ１と、第３部１４３によって形成されるスパイラルインダクタに対応する第２インダクタＬ２と、第２部１４２および部１４４によって形成されるフィンガー容量に対応する容量Ｃとを備える。
【００３２】
第１インダクタＬ１は、ノードＮ１とＮ２との間に結合され、第２インダクタＬ２は、ノードＮ２とＮ３との間に結合され、容量Ｃは、ノードＮ２とＮ４との間に結合される。ノードＮ１は、その他の適切な結合部材を介して、パッケージ１００の外部デバイスに結合され、ノードＮ３は、その他の適切な結合部材を介して、ＩＣチップ１１０上のＳＥＲＤＥＳ１１１に結合される。ノードＮ４は、適切に接地される。
【００３３】
本発明の実施形態によると、回路２００は、半田バンプ１１２と半田ボール１５２との間の信号送信経路の特性を支配する。信号送信経路のその他の部分の容量特性もしくは誘導特性は無視することができ、または、インダクタＬ１およびＬ２ならびに容量Ｃに統括することができる。
【００３４】
回路２００は、ローパスフィルター特性を有しており、フィルター特性は、インダクタＬ１およびＬ２のインダクタンス値と、容量Ｃの容量値とに依存する。一例では、インダクタンス値および容量値は、スパイラルインダクタのループ数およびフィンガー容量のフィンガー数を調整することにより調整することができる。一実施形態では、スパイラルインダクタのループ数およびフィンガー容量のフィンガー数は、回路２００が特性のカットオフ周波数を有するように調整される。
【００３５】
一例では、特定のカットオフ周波数は、信号送信経路によって電気信号が送信される速度に基づいて決定される。一例では、カットオフ周波数は、ＳＥＲＤＥＳ１１１のボーレートの約半分である。
【００３６】
図３は、本発明の実施形態に係る挿入損失−周波数応答のプロット３００を示す。プロット３００のＸ軸は、周波数に対応し、プロット３００のＹ軸は、ｄＢ単位の挿入損失に対応する。プロット３００は、比較例の挿入損失−周波数特性に対応する第１曲線３１０と、図１の金属配線１４１−１４３を含む信号送信経路の挿入損失−周波数特性に対応する第２曲線３２０とを含む。
【００３７】
比較例では、金属配線は、全体的に真っ直ぐな線形に形成され、信号送信の周波数特性を支配しない。半田バンプ、半田ボール等のその他の結合部材が周波数特性を支配する。このようなその他の結合部材においては容量が不連続となるので、挿入損失−周波数特性３１０は、曲がり管状の挙動（ｋｎｅｅ  ｂｅｈａｖｉｏｒ）を示し、曲がり管の前では、周波数応答が平坦ではない。
【００３８】
図１の例では、金属配線１４１−１４３は、周波数特性を支配するようパターニングされ、ローパスフィルター特性を有する。したがって、挿入損失−周波数特性３２０では、挿入損失−周波数特性３１０でよりも少ない曲がり管頻度（ｋｎｅｅ  ｆｒｅｑｕｅｎｃｙ）が曲がり管が現れ、曲がり管の前では、周波数応答がずっと平坦である。したがって、一例では、挿入損失−周波数特性３２０のカットオフ周波数（たとえば、−３ｄＢに対応する周波数）はＳＥＲＤＥＳ１１１のボーレートの約半分であり、挿入損失−周波数特性３２０は、ＳＥＲＤＥＳ１１１にとって、挿入損失−周波数特性３１０よりも良好な信号品位を示す。
【００３９】
図４は、本発明の実施形態に係るシステムに印刷フィルター（ｐｒｉｎｔｅｄ  ｆｉｌｔｅｒ）を実装するプロセス例を概観したフローチャートを示す。プロセスは、Ｓ４０１で開始され、Ｓ４１０に進む。
【００４０】
Ｓ４１０で、ＳＥＲＤＥＳ１１１のボーレートを決定する。一例では、システムにおいてＩＣチップ１１０とシステムのその他のデバイスとの間での信号送信に使用されるボーレートが、システム仕様に規定されている場合がある。
【００４１】
Ｓ４２０で、ボーレートに基づいてフィルター特性を決定する。一例では、印刷フィルターは、ローパスフィルターである。一実施形態では、ローパスフィルターのカットオフ周波数は、ボーレートの約半分となるように決定される。設計における選択事項として、ボーレートに基づいてその他のカットオフ周波数を決定することができることに注意されたい。
【００４２】
４３０で、フィルターのアーキテクチャを調整可能なパラメータにより決定する。一般的に、印刷フィルターは、多様なアーキテクチャを使用して実装することができる。一例では、ローパスフィルターは、抵抗および容量を使用して、または、インダクタおよび容量を使用して、または、回路２００のアーキテクチャを使用して、実装することができる。フィルターのアーキテクチャは、実装の難易度、費やされる面積、調整可能なパラメータの値、所望のフィルター特性、時間的要件等の多様な要因に基づいて決定することができる。
【００４３】
Ｓ４４０で、フィルターをパッケージ基板に実装する。この例では、フィルターは、印刷回路基板製造プロセスを使用して形成され、たとえば、コーティングプロセス、リソグラフィプロセス、およびエッチングプロセスが使用される。具体的には、コーティングプロセスで、基板の表面に銅薄膜を塗布する。リソグラフィプロセスで、銅薄膜上にフォトレジスト層を適用する。所望の銅パターン、たとえば、部１４１および１４３には螺旋状パターン、部１４２にはフィンガー状パターンを規定するマスクを介して、フォトレジスト層を露光する。次に、フォトレジスト層を現像し、非所望部分におけるフォトレジストの部分を除去して、銅の非所望部分を露光する。さらに、エッチングプロセスで、銅の非所望部分をエッチングし、フォトレジストで保護された所望部分を残す。最後に、残ったフォトレジストを剥離する。
【００４４】
Ｓ４５０で、チップ１１０とパッケージ基板１３０とをＩＣパッケージ１００として互いに組み合わせる。チップ１１０とパッケージ基板１３０とは、任意の適切な組み立て技術を使用して互いに組み合わせることができる。
【００４５】
Ｓ４６０で、ＩＣパッケージ１００およびその他のデバイスをＰＣＢ１２０に実装する。次に、プロセスは、Ｓ４９９に進み、終了する。
【００４６】
本発明の観点を例として提案する本発明の特定の実施形態に関連付けて記載したが、これらの例には代替、変更、多様化等を付加することができる。したがって、本明細書に記載される実施形態は、限定ではなく例示として意図されている。以下に記載する特許請求の範囲から逸脱することなく付加しうる変更も存在する。
【図１】
2013232632.tif 000003
【図２】
2013232632.tif 000004
【図３】
2013232632.tif 000005
【図４】
2013232632.tif 000006
【外国語明細書】
2013232632000001.pdf