(57)【要約】【課題】マークが設けられている部分における導電層の崩落を抑制することができる半導体装置及びその製造方法を提供することである。【解決手段】実施形態に係る半導体装置は、複数の導電層と、複数の絶縁層と、がそれぞれ交互に積層された積層体を有する半導体装置であって、前記積層体の表面に開口したマークと、前記マークの周辺に設けられ、前記積層体の積層方向に延びる支持部と、を備えている。そして、前記支持部は、少なくとも前記複数の導電層と接し、前記マークを囲むように設けられている。【選択図】図１
2013187338.tif 000002
【特許請求の範囲】
【請求項１】
複数の導電層と、複数の絶縁層と、がそれぞれ交互に積層された積層体を有する半導体装置であって、
前記積層体の表面に開口したマークと、
前記マークの周辺に設けられ、前記積層体の積層方向に延びる支持部と、
を備え、
前記支持部は、少なくとも前記複数の導電層と接し、前記マークを囲むように設けられている半導体装置。
【請求項２】
複数の導電層と、複数の絶縁層と、がそれぞれ交互に積層された積層体を有する半導体装置であって、
前記積層体の表面に開口したマークと、
前記マークの周辺に設けられ、前記積層体の積層方向に延びる支持部と、
を備え、
前記支持部は、少なくとも前記複数の導電層と接している半導体装置。
【請求項３】
前記支持部は、前記マークを囲むように設けられている請求項２記載の半導体装置。
【請求項４】
前記支持部は、前記マークの周辺に複数設けられている請求項２または３に記載の半導体装置。
【請求項５】
導電層と犠牲層とを交互に複数積層して積層体を形成する工程と、
前記積層体の積層方向に延びる支持部を形成する工程と、
前記積層体を積層方向に貫通する第１の孔を形成する工程と、
前記支持部の周辺に、前記積層体の表面に開口するマークとなる第２の孔を形成する工程と、
前記第１の孔を介して前記犠牲層を除去する工程と、
前記第１の孔を介して前記導電層同士の間に絶縁層を形成する工程と、
を備えた半導体装置の製造方法。
【請求項６】
前記積層体の積層方向に延びる支持部を形成する工程において、
前記支持部を、前記第２の孔が形成される部分を囲むように設ける請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
複数の導電層と複数の絶縁層とをそれぞれ交互に積層した積層体を有する半導体装置がある。  
この様な積層体を有する半導体装置としては、例えば、３次元積層メモリがある。  
３次元積層メモリの製造方法においては、積層体を積層方向に貫通する貫通孔を形成する必要があるが、複数の導電層と複数の絶縁層とがそれぞれ交互に積層しているためエッチングによる貫通孔の形成が困難となる。そのため、複数の導電層と複数の犠牲層とをそれぞれ交互に積層し、これを積層方向に貫通する貫通孔を形成し、貫通孔を介して犠牲層を除去した後、貫通孔を介して犠牲層が除去された部分に絶縁層を形成するという置換プロセスが用いられている。  
ここで、アライメントマークや検査マーク（合わせ計測マーク）などのリソグラフィマークが積層体に設けられる。また、フォトマスクの検査用のマークが積層体に転写される場合もある。  
この場合、置換プロセスにより犠牲層が除去されると、この様なマークが設けられている部分においては導電層を支えるものがなく、積層された導電層が部分的に崩落するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１９９１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、マークが設けられている部分における導電層の崩落を抑制することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、複数の導電層と、複数の絶縁層と、がそれぞれ交互に積層された積層体を有する半導体装置であって、前記積層体の表面に開口したマークと、前記マークの周辺に設けられ、前記積層体の積層方向に延びる支持部と、を備えている。そして、前記支持部は、少なくとも前記複数の導電層と接し、前記マークを囲むように設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置１に設けられる素子領域１ａの構成を例示するための模式斜視図である。
【図２】メモリセル部分の断面を例示するための模式図である。
【図３】（ａ）、（ｂ）は、マーク７０ａの周辺に設けられる支持部５０ａを例示するための模式図である。
【図４】（ａ）、（ｂ）は、マーク７０ｂの周辺に設けられる支持部５０ｂを例示するための模式図である。
【図５】（ａ）、（ｂ）は、マーク７０ｃの周辺に設けられる支持部５０ｃを例示するための模式図である。
【図６】（ａ）〜（ｃ）は、他の実施形態に係る支持部５０ｄを例示するための模式図である。
【図７】（ａ）、（ｂ）は、コンタクト領域１ｂに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０の形成について例示するための模式工程断面図である。
【図８】（ａ）、（ｂ）は、コンタクト領域１ｂに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０の形成について例示するための模式工程断面図である。
【図９】（ａ）、（ｂ）は、コンタクト領域１ｂに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０の形成について例示するための模式工程断面図である。
【図１０】（ａ）、（ｂ）は、素子領域１ａに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０の形成について例示するための模式工程断面図である。
【図１１】（ａ）、（ｂ）は、素子領域１ａに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０の形成について例示するための模式工程断面図である。
【図１２】（ａ）、（ｂ）は、素子領域１ａに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０の形成について例示するための模式工程断面図である。
【図１３】（ａ）、（ｂ）は、素子領域１ａに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０の形成について例示するための模式工程断面図である。
【図１４】第１の実施形態に係る半導体装置１に設けられる素子領域１ａ１の他の構成を例示するための模式斜視図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
また、以下においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。  
また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【０００８】
[第１の実施形態]  
まず、第１の実施形態に係る半導体装置１について例示する。  
なお、半導体装置１には、導電層を上層配線と接続するためのコンタクト電極が設けられるコンタクト領域、素子領域１ａに設けられる半導体素子（メモリセル）を駆動するための周辺回路が設けられる周辺回路領域、上層配線などが設けられるが、これらには既知の技術を適用することができるので説明を省略する。  
そのためここでは、半導体素子が設けられる素子領域１ａの構成について例示する。  
図１は、第１の実施形態に係る半導体装置１に設けられる素子領域１ａの構成を例示するための模式斜視図である。  
図１は、一例として、素子領域１ａに設けられるメモリセルアレイの構成を例示するものである。  
なお、図１においては、図を見易くするために、メモリホール内に形成された絶縁膜以外の絶縁部分については図示を省略している。
【０００９】
図１に示すように、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば、不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の導電層ＷＬ１〜ＷＬ４と、図示しない絶縁層とが交互に積層されている。導電層ＷＬ１〜ＷＬ４の層数は任意であり、本実施形態においては、例えば、４層の場合を例示する。導電層ＷＬ１〜ＷＬ４は、例えば、不純物が添加され導電性を有するシリコン層である。
【００１０】
導電層ＷＬ１〜ＷＬ４は、Ｘ方向に延びる溝ＳＴ３によって複数のブロックに分断されている。あるブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば、不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば、不純物が添加され導電性を有するシリコン層である。
【００１１】
ソース側選択ゲートＳＳＧ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬは、例えば、不純物が添加され導電性を有するシリコン層である。あるいは、ソース線ＳＬは金属材料を用いたものとしてもよい。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、図示しない絶縁層を介して複数のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延びている。
【００１２】
基板１０上の前述した積層体には、Ｕ字状のメモリホールが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬ１〜ＷＬ４を貫通しＺ方向に延びるメモリホールが形成されている。そして、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬ１〜ＷＬ４を貫通しＺ方向に延びるメモリホールが形成されている。それら両メモリホールは、バックゲートＢＧ内に形成されＹ方向に延びるメモリホールを介してつながっている。
【００１３】
メモリホールの内部には、Ｕ字状の半導体層としてシリコンボディ２０が設けられている。ドレイン側選択ゲートＤＳＧとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３６が形成されている。各導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間のメモリホールの内壁には、絶縁膜３０が形成されている。バックゲートＢＧとシリコンボディ２０との間のメモリホールの内壁にも、絶縁膜３０が形成されている。  
絶縁膜３０、ゲート絶縁膜３５、ゲート絶縁膜３６は、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００１４】
図２は、メモリセル部分の断面を例示するための模式図である。  
なお、図２においては、図１において省略したバックゲートＢＧと導電層ＷＬ４との間の絶縁層２４を表している。また、導電層ＷＬ１と、ドレイン側選択ゲートおよびＤＳＧソース側選択ゲートＳＳＧとの間の絶縁層２５も表している。絶縁層２４、絶縁層２５は、例えば、シリコン酸化膜からなる。
【００１５】
導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間には、導電層ＷＬ１〜ＷＬ４側から順に第１の絶縁膜３１、電荷蓄積層３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬ１〜ＷＬ４に接し、第２の絶縁膜３３はシリコンボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積層３２が設けられている。
【００１６】
シリコンボディ２０はチャネルとして機能し、導電層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層３２はシリコンボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンボディ２０と各導電層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００１７】
半導体装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積層３２は、電荷（電子）を閉じこめるトラップを多数有し、例えば、シリコン窒化膜からなる。第２の絶縁膜３３は、例えば、シリコン酸化膜からなり、電荷蓄積層３２にシリコンボディ２０から電荷が注入される際、または電荷蓄積層３２に蓄積された電荷がシリコンボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えば、シリコン酸化膜からなり、電荷蓄積層３２に蓄積された電荷が、導電層ＷＬ１〜ＷＬ４へ拡散するのを防止する。
【００１８】
導電層ＷＬ１〜ＷＬ４同士の間に設けられる絶縁層３０ａは、ＯＮＯ構造を有する絶縁膜３０が対向し、２層になったものである。  
また、Ｙ方向において導電層ＷＬ１〜ＷＬ４を分断する溝ＳＴ３の内部には、支持部６５が設けられている。支持部６５は、例えば、シリコン窒化膜からなる。なお、支持部６５の形成などについては後述する。
【００１９】
再び図１を参照すると、ドレイン側選択ゲートＤＳＧを貫通するシリコンボディ２０とドレイン側選択ゲートＤＳＧとの間にはゲート絶縁膜３５が設けられ、これらはドレイン側選択トランジスタＤＳＴを構成する。シリコンボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
【００２０】
ソース側選択ゲートＳＳＧを貫通するシリコンボディ２０とソース側選択ゲートＳＳＧとの間にはゲート絶縁膜３６が設けられ、これらはソース側選択トランジスタＳＳＴを構成する。シリコンボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。  
バックゲートＢＧ、このバックゲートＢＧ内に設けられたシリコンボディ２０及びバックゲートＢＧとシリコンボディ２０との間の絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００２１】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ１と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ２と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ３と、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ４が設けられている。
【００２２】
バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間には、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ５と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ６と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ７と、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ８が設けられている。
【００２３】
ドレイン側選択トランジスタＤＳＴ、メモリセルＭＣ１〜ＭＣ４、バックゲートトランジスタＢＧＴ、メモリセルＭＣ５〜ＭＣ８およびソース側選択トランジスタＳＳＴは、直列接続され、１つのメモリストリングを構成する。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣ１〜ＭＣ８がＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００２４】
ここで、複数の導電層ＷＬ１〜ＷＬ４と、絶縁層３０ａとが交互に積層された積層体には、アライメントマークや検査マークなどのリソグラフィマークが設けられている。また、複数の導電層ＷＬ１〜ＷＬ４と、絶縁層３０ａとが交互に積層された積層体には、フォトマスクの検査用のマークが転写される場合もある。以下、リソグラフィマークと、フォトマスクの検査用のマークとを単にマークと称する。  
この場合、後述する置換プロセスにより犠牲層６０が除去されると、マークが設けられている部分においては導電層ＷＬ１〜ＷＬ４を支えるものがなくなる。そのため、積層された導電層ＷＬ１〜ＷＬ４が部分的に崩落するおそれがある。
【００２５】
積層された導電層ＷＬ１〜ＷＬ４の崩落を抑制するために、マークの内壁に露出した犠牲層６０の端部にホウ素（Ｂ）などの不純物を添加して、犠牲層６０の端部が除去されないようにすることもできる。しかしながら、アスペクト比の高いマークの場合には、マークの下部に不純物を添加することが難しい。そのため、不純物の添加量が不充分となり、積層された導電層ＷＬ１〜ＷＬ４の崩落を抑制することができなくなるおそれがある。
【００２６】
そこで、本実施形態に係る半導体装置１においては、積層体の表面に開口したマークの周辺に設けられ、積層体の積層方向に延びる支持部を設けるようにしている。  
図３〜図５は、マーク７０ａ〜７０ｃの周辺に設けられる支持部５０ａ〜５０ｃを例示するための模式図である。  
なお、図３（ｂ）は図３（ａ）におけるＡ−Ａ矢視断面を表し、図４（ｂ）は図４（ａ）におけるＢ−Ｂ矢視断面を表し、図５（ｂ）は図５（ａ）におけるＣ−Ｃ矢視断面を表している。  
また、図３〜図５は、一例として、マークを形成する領域（マーク形成領域１ｃ）に設けられるマーク７０ａ〜７０ｃと支持部５０ａ〜５０ｃとを例示するものである。  
なお、マーク形成領域１ｃとは、図７〜図１３において例示をするように、例えば、素子領域１ａやコンタクト領域１ｂに隣接し、スクライブラインなどとなる領域である。
【００２７】
図３に示すマーク７０ａは、アライメントマークを例示するものである。  
図４に示すマーク７０ｂは、検査マークを例示するものである。  
図５に示すマーク７０ｃは、フォトマスクの検査用のマークを例示するものである。  
また、導電層ＷＬ１〜ＷＬ４同士の間に設けられている絶縁層６０ａは、除去が行われずに残された犠牲層６０である。なお、絶縁層６０ａの形成については後述する。
【００２８】
図３〜図５に示すように、積層体の表面に開口したマーク７０ａ〜７０ｃの周辺に、マーク７０ａ〜７０ｃを囲むようにして枠状の支持部５０ａ〜５０ｃを設けることができる。
支持部５０ａ〜５０ｃは、最上層の導電層ＷＬ１の上面から、最下層の導電層ＷＬ４の下面までの間を積層方向（Ｚ方向）に延びるようにして設けられている。  
すなわち、積層された導電層ＷＬ１〜ＷＬ４の崩落を抑制するために、支持部５０ａ〜５０ｃは少なくとも導電層ＷＬ１〜ＷＬ４と接している。
【００２９】
支持部５０ａ〜５０ｃの材料には特に限定はないが、後述する置換プロセスにおいて除去されにくい材料から形成することが好ましい。すなわち、犠牲層６０の材料のエッチングレートよりも低いエッチングレートを有する材料を用いて、支持部５０ａ〜５０ｃを形成することが好ましい。例えば、犠牲層６０を不純物が添加されていないシリコンから形成し、支持部５０ａ〜５０ｃをシリコン窒化物から形成することができる。
【００３０】
また、マーク７０ａ、７０ｂは、ＣＣＤ(Charge Coupled Device)カメラなどの撮像装置により撮像され、撮像された画像データに基づいて所定の処理が行われる。そのため、支持部５０ａ〜５０ｃが撮像装置により撮像されないようにすることが好ましい。例えば、支持部５０ａ〜５０ｃの幅寸法Ｗを撮像装置の解像検出限界以下とすれば、支持部５０ａ〜５０ｃが撮像装置により撮像されないようにすることができる。この場合、撮像装置によりマーク７０ａ〜７０ｃが撮像され、支持部５０ａ〜５０ｃが撮像されないようにするためには、支持部５０ａ〜５０ｃの幅寸法Ｗを１００ｎｍ以下とすることが好ましい。  
なお、画像処理を行うことで、支持部５０ａ〜５０ｃの画像データを除去するようにすることもできる。例えば、支持部５０ａ〜５０ｃと同形状のパターンを予め撮像しておき、マーク７０ａ〜７０ｃと支持部５０ａ〜５０ｃの画像データから支持部５０ａ〜５０ｃと同形状のパターンの画像データを差し引くようにすることもできる。
【００３１】
ここで、後述する置換プロセスにおいては、導電層ＷＬ１〜ＷＬ４同士の間に設けられた犠牲層６０が除去され、犠牲層６０が除去された部分に絶縁層３０ａが形成される。  
マーク７０ａ〜７０ｃの部分においては、マーク７０ａ〜７０ｃの内壁側から犠牲層６０が除去され、犠牲層６０が除去された部分に絶縁層３０ａが形成される。そのため、マーク７０ａ〜７０ｃの内壁側から犠牲層６０が除去された際に、積層された導電層ＷＬ１〜ＷＬ４を支えるものがないと、積層された導電層ＷＬ１〜ＷＬ４が部分的に崩落するおそれがある。
【００３２】
本実施形態においては、マーク７０ａ〜７０ｃの周辺に、積層体の積層方向に延びる支持部５０ａ〜５０ｃを設けているので、マーク７０ａ〜７０ｃの内壁側から犠牲層６０が除去されたとしても、積層された導電層ＷＬ１〜ＷＬ４を支えることができる。  
また、支持部５０ａ〜５０ｃは、マーク７０ａ〜７０ｃを囲むようにして設けられているので、支持部５０ａ〜５０ｃの外側にある犠牲層６０が除去されることを防止することができる。そのため、積層された導電層ＷＬ１〜ＷＬ４の崩落をより確実に抑制することができる。  
また、支持部５０ａ〜５０ｃの幅寸法Ｗを１００ｎｍ以下とすれば、撮像装置により撮像されないようにすることができる。
【００３３】
図６は、他の実施形態に係る支持部５０ｄを例示するための模式図である。  
図６（ａ）はアライメントマークであるマーク７０ａに対して支持部５０ｄを設ける場合、図６（ｂ）は検査マークであるマーク７０ｂに対して支持部５０ｄを設ける場合、図６（ｃ）はフォトマスクの検査用のマークであるマーク７０ｃに対して支持部５０ｄを設ける場合である。
【００３４】
図６（ａ）〜（ｃ）に示すように、ドット状の支持部５０ｄを設けるようにすることができる。支持部５０ｄの数には特に限定がなく、マーク７０ａ〜７０ｃの周辺に少なくとも１つ以上の支持部５０ｄが設けられていれば、積層された導電層ＷＬ１〜ＷＬ４の崩落を抑制することができる。
【００３５】
ただし、マーク７０ａ〜７０ｃの周辺に、マーク７０ａ〜７０ｃを囲むようにしてドット状の支持部５０ｄを複数設けるようにすれば、積層された導電層ＷＬ１〜ＷＬ４の崩落をより確実に抑制することができる。  
この場合、図６（ａ）〜（ｃ）に示すように複数の支持部５０ｄを規則的に配置することもできるし、複数の支持部５０ｄを任意の位置に配置することもできる。
【００３６】
支持部５０ｄは、支持部５０ａ〜５０ｃと同様に、最上層の導電層ＷＬ１の上面から、最下層の導電層ＷＬ４の下面までの間を積層方向（Ｚ方向）に延びるようにして設けられている。  
支持部５０ｄの材料は、前述した支持部５０ａ〜５０ｃの材料と同様とすることができる。
【００３７】
また、支持部５０ａ〜５０ｃの場合と同様に支持部５０ｄの幅寸法Ｗを１００ｎｍ以下とすることが好ましい。その様にすれば、支持部５０ｄが撮像装置により撮像されないようにすることができる。また、支持部５０ａ〜５０ｃの場合と同様に画像処理を行うことで、支持部５０ｄの画像データを除去するようにすることもできる。
【００３８】
積層体の積層方向に延びるドット状の支持部５０ｄを設けるようにすれば、積層された導電層ＷＬ１〜ＷＬ４を支えることができる。そのため、積層された導電層ＷＬ１〜ＷＬ４の崩落を抑制することができる。  
ドット状の支持部５０ｄは、前述した枠状の支持部５０ａ〜５０ｃと比べて、積層された導電層ＷＬ１〜ＷＬ４を支える効果は低いものの、撮像装置に撮像され難くする効果は高くすることができる。  
そのため、マークの形状、寸法、配設位置などに応じて、枠状の支持部５０ａ〜５０ｃとドット状の支持部５０ｄとを使い分けることができる。
【００３９】
以上は、素子領域１ａに設けられるマーク７０ａ〜７０ｃと支持部５０ａ〜５０ｄの場合であるが、半導体装置１の他の領域（例えば、コンタクト領域、周辺回路領域など）に設けられるマークと支持部についても同様とすることができる。  
また、マークと支持部の形状、配設位置などは例示をしたものに限定されるわけではなく適宜変更することができる。
【００４０】
[第２の実施形態]  
次に、第２の実施形態に係る半導体装置１の製造方法について例示する。  
まず、コンタクト領域１ｂに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０の形成について例示する。  
コンタクト領域１ｂは、導電層ＷＬを上層配線と接続するためのコンタクト電極が設けられる領域である。  
マーク形成領域１ｃは、例えば、コンタクト領域１ｂに隣接し、スクライブラインなどとなる領域である。  
図７〜図９は、コンタクト領域１ｂに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０の形成について例示するための模式工程断面図である。  
【００４１】
まず、図７（ａ）に示すように、基板１０上に絶縁層２６を形成し、絶縁層２６上にバックゲートＢＧを形成する。  
絶縁層２６とバックゲートＢＧの形成は、例えば、ＣＶＤ（chemical vapor deposition）法などを用いて行うことができる。この場合、絶縁層２６は、例えば、シリコン酸化物から形成することができる。バックゲートＢＧは、例えば、ホウ素などの不純物が添加され導電性を有するシリコンから形成することができる。
【００４２】
次に、図７（ｂ）に示すように、バックゲートＢＧ上に絶縁層２４を形成し、絶縁層２４上に導電層ＷＬと犠牲層６０とを交互に複数積層して積層体６４を形成する。導電層ＷＬの積層数には特に限定はないが、図７（ａ）においては導電層ＷＬが１１層積層されている。  
なお、絶縁層２４、積層体６４の形成は、素子領域１ａ、コンタクト領域１ｂ、マーク形成領域１ｃにおいて併せて行うことができる。
【００４３】
絶縁層２４と導電層ＷＬと犠牲層６０の形成は、例えば、ＣＶＤ法などを用いて行うことができる。この場合、絶縁層２４は、例えば、シリコン酸化物から形成することができる。導電層ＷＬは、例えば、ホウ素などの不純物が添加され導電性を有するシリコンから形成することができる。犠牲層６０は、例えば、不純物が添加されていないシリコンから形成することができる。
【００４４】
次に、図８（ａ）に示すように、マーク形成領域１ｃの所定の位置に積層体の積層方向に延びる支持部５０を形成する。また、コンタクト領域１ｂの所定の位置に積層体の積層方向に延びる支持部５５を形成する。  
例えば、最上層の導電層ＷＬの上面から、最下層の導電層ＷＬの下面までの間を積層方向（Ｚ方向）に延びる溝ＳＴ１、ＳＴ２を形成し、溝ＳＴ１、ＳＴ２の内部に所定の材料からなる膜を形成し、溝ＳＴ１、ＳＴ２の内部以外に形成された膜をエッチバックして除去することで支持部５０、支持部５５を形成する。
【００４５】
この場合、支持部５０を、マーク７０となる孔７１が形成される部分を囲むように設けることができる。  
その後、積層体６４の上に絶縁層２５を形成する。  
溝ＳＴ１、ＳＴ２の形成は、例えば、フォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）法とを用いて行うことができる。  
支持部５０、支持部５５、絶縁層２５の形成は、例えば、ＣＶＤ法などを用いて行うことができる。
【００４６】
支持部５０はマーク７０の周辺の導電層ＷＬを支えるために設けられるものであり、支持部５５はコンタクト電極が設けられる部分の導電層ＷＬを支えるために設けられるものである。  
支持部５０を形成するための溝ＳＴ１は、マーク７０を形成する部分の周辺に形成する。例えば、前述した支持部５０ａ〜５０ｄを形成するための溝ＳＴ１をマーク７０ａ〜７０ｃが形成される部分の周辺に形成する。
【００４７】
支持部５５を形成するための溝ＳＴ２の形成位置には特に限定がなく、後述する置換プロセスを行う際に積層された導電層ＷＬの崩落を抑制することができる位置に形成すればよい。また、溝ＳＴ２の形状にも特に限定がなく適宜設定することができる。例えば、溝ＳＴ２の形状を平坦な膜状などとすることができる。
【００４８】
支持部５０、支持部５５の材料には特に限定がないが、後述する置換プロセスにおいて除去されにくい材料から形成することが好ましい。すなわち、犠牲層６０の材料のエッチングレートよりも低いエッチングレートを有する材料を用いて、支持部５０、支持部５５を形成することが好ましい。例えば、犠牲層６０を不純物が添加されていないシリコンから形成し、支持部５０、支持部５５をシリコン窒化物から形成することができる。
【００４９】
支持部５０、支持部５５の幅寸法Ｗは、１００ｎｍ以下とすることが好ましい。その様にすれば、支持部５０、支持部５５が撮像装置により撮像されないようにすることができる。  
絶縁層２５は、例えば、シリコン酸化物から形成することができる。
【００５０】
次に、図８（ｂ）に示すように、支持部５０の周辺に積層体６４の表面に開口するマーク７０となる孔７１（第２の孔の一例に相当する）を形成する。また、所定の位置に、積層体６４を積層方向に貫通する孔７２（第１の孔の一例に相当する）を形成する。  
孔７１、７２の形成は、例えば、フォトリソグラフィ法とＲＩＥ法とを用いて行うことができる。  
孔７１は、マーク７０を形成するためのものであり、孔７２は置換プロセスを行う際に用いるためのものである。
【００５１】
次に、図９に示すように、置換プロセスを行う。  
置換プロセスにおいては、まず、図９（ａ）に示すように、孔７２を介して犠牲層６０を除去する。この際、支持部５５により積層された導電層ＷＬを支えることができるので、積層された導電層ＷＬの崩落を抑制することができる。  
また、孔７１の内壁側から犠牲層６０が除去されるが、支持部５０により積層された導電層ＷＬを支えることができるので、積層された導電層ＷＬの崩落を抑制することができる。  
犠牲層６０の除去には、例えば、コリン水溶液（TMY）などを用いたウェットエッチング法などを用いることができる。  
なお、犠牲層６０は必要な部分のみ除去するようにすることができる。そのため、除去されなかった部分が絶縁層６０ａとなる。
【００５２】
次に、図９（ｂ）に示すように、孔７２を介して、導電層ＷＬ同士の間に絶縁層２７を形成する。  
この際、絶縁膜２５の上、孔７１の内壁、孔７２の内部などにも絶縁層２７が形成される。  
また、孔７１の内壁に絶縁層２７が形成されることで、積層体の表面に開口するマーク７０が形成される。
【００５３】
絶縁層２７の形成には、例えば、原子層堆積法（ＡＬＤ（Atomic Layer Deposition）法）などを用いることができる。  
絶縁層２７は、例えば、シリコン酸化物から形成することができる。絶縁層２５と絶縁層２７とがシリコン酸化物から形成される場合には、絶縁層２５と絶縁層２７とが一体化される。
【００５４】
その後、コンタクト領域１ｂにおいて、積層体の積層方向に延び、それぞれが対応する導電層ＷＬ、バックゲートＢＧに達する図示しないコンタクト電極を形成する。  
以上のようにして、コンタクト領域１ｂに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０を形成することができる。
【００５５】
次に、素子領域１ａに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０の形成について例示する。  
図１０〜図１３は、素子領域１ａに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０の形成について例示するための模式工程断面図である。  
素子領域１ａは、半導体素子が設けられる領域である。  
マーク形成領域１ｃは、例えば、素子領域１ａに隣接し、スクライブラインなどとなる領域である。  
【００５６】
まず、図１０（ａ）に示すように、基板１０上に絶縁層２６を形成し、絶縁層２６上にバックゲートＢＧを形成する。  
なお、絶縁層２６、バックゲートＢＧの形成は、図７（ａ）に例示をしたコンタクト領域１ｂ、マーク形成領域１ｃにおける絶縁層２６、バックゲートＢＧの形成と併せて行う。
【００５７】
次に、図１０（ｂ）に示すように、素子領域１ａにおいて、バックゲートＢＧに、フォトリソグラフィ法とＲＩＥ法を用いて、溝３４を形成する。溝３４の位置は、Ｕ字状のメモリホールのうち、バックゲートＢＧ内に形成されＹ方向に延びる部分に対応している。
【００５８】
続いて、溝３４内に絶縁層２８を形成し、溝３４内に絶縁層２８を介して犠牲層２９を形成する。犠牲層２９は、例えば、不純物が添加されていないシリコンから形成することができる。犠牲層２９の余剰部分については、エッチバックにより取り除き、隣り合う犠牲層２９の間のバックゲートＢＧの表面を露出させる。  
続いて、犠牲層２９とバックゲートＢＧの上に絶縁層２４を形成する。  
絶縁層２４、絶縁層２８、犠牲層２９の形成は、例えば、ＣＶＤ法を用いて行うことができる。  
なお、絶縁層２４の形成は、素子領域１ａ、コンタクト領域１ｂ、マーク形成領域１ｃとにおいて併せて行うことができる。
【００５９】
次に、図１１（ａ）に示すように、絶縁層２４上に導電層ＷＬと犠牲層６０とを交互に複数積層して積層体６４を形成する。  
なお、積層体６４の形成は、素子領域１ａ、コンタクト領域１ｂ、マーク形成領域１ｃにおいて併せて行うことができる。
【００６０】
次に、図１１（ｂ）に示すように、マーク形成領域１ｃの所定の位置に積層体６４の積層方向に延びる支持部５０を形成する。また、素子領域１ａの所定の位置に積層体６４の積層方向に延びる支持部６５を形成する。  
支持部５０、支持部６５の形成は、図８（ａ）において例示をしたものと同様とすることができる。  
例えば、最上層の導電層ＷＬの上面から、最下層の導電層ＷＬの下面までの間を積層方向（Ｚ方向）に延びる溝ＳＴ１、ＳＴ３を形成し、溝ＳＴ１、ＳＴ３の内部に所定の材料からなる膜を形成し、溝ＳＴ１、ＳＴ３の内部以外に形成された膜をエッチバックして除去することで支持部５０、支持部６５を形成する。
【００６１】
この場合、支持部５０を、マーク７０となる孔７１ａが形成される部分を囲むように設けることができる。  
その後、積層体６４の上に絶縁層２５を形成する。  
支持部６５はシリコンボディ２０が設けられる部分の導電層ＷＬを支えるために設けられるものである。  
溝ＳＴ３は、溝３４の上方に形成することができる。
【００６２】
溝ＳＴ３の形成方法は溝ＳＴ２と同様とすることができる。  
支持部６５の形成方法、材料、幅寸法Ｗなどは、支持部５５と同様とすることができる。
なお、溝ＳＴ１、溝ＳＴ３、支持部５０、支持部６５、絶縁層２５の形成は、素子領域１ａ、コンタクト領域１ｂ、マーク形成領域１ｃにおいてそれぞれ併せて行うことができる。
【００６３】
次に、図１２（ａ）に示すように、絶縁層２５上に、ドレイン側選択ゲートＤＳＧ、ソース側選択ゲートＳＳＧとなる層３７を形成し、層３７上に絶縁層３８を形成する。  
層３７、絶縁層３８の形成は、例えば、ＣＶＤ法を用いて行うことができる。  
層３７は、例えば、ホウ素などの不純物が添加され導電性を有するシリコンから形成することができる。  
絶縁層３８、例えば、シリコン酸化物から形成することができる。
【００６４】
次に、図１２（ｂ）に示すように、フォトリソグラフィ法とＲＩＥ法を用いて、マーク形成領域１ｃの所定の位置に孔７１ａ（第２の孔の一例に相当する）を形成し、素子領域１ａの所定の位置にメモリーホール７３（第１の孔の一例に相当する）を形成する。  
絶縁層３８、層３７、絶縁層２５、積層体６４、絶縁層２４からなる積層体の表面に開口するマーク７０となる孔７１ａは、支持部５０の周辺に形成する。  
絶縁層３８、層３７、絶縁層２５、積層体６４、絶縁層２４からなる積層体を積層方向に貫通するメモリーホール７３（第１の孔の一例に相当する）は、所定の位置に形成する。
【００６５】
孔７１ａは、前述した孔７１と同様にして形成することができる。
【００６６】
メモリーホール７３は、１つの犠牲層２９に対して一対形成される。メモリーホール７３の下端は犠牲層２９に達し、メモリーホール７３の内側では複数の導電層ＷＬのそれぞれの間に設けられた犠牲層６０が露出している。
【００６７】
次に、図１３に示すように、置換プロセスを行う。  
置換プロセスにおいては、まず、図１３（ａ）に示すように、メモリーホール７３を介して犠牲層６０を除去する。この際、支持部６５により積層された導電層ＷＬを支えることができるので、積層された導電層ＷＬの崩落を抑制することができる。  
また、孔７１ａの内壁側から犠牲層６０が除去されるが、支持部５０により積層された導電層ＷＬを支えることができるので、積層された導電層ＷＬの崩落を抑制することができる。  
犠牲層６０の除去には、例えば、コリン水溶液（TMY）などを用たウェットエッチング法などを用いることができる。  
なお、犠牲層６０は必要な部分のみ除去するようにすることができる。そのため、除去されなかった部分が絶縁層６０ａとなる。
【００６８】
次に、図１３（ｂ）に示すように、メモリーホール７３を介して、導電層ＷＬ同士の間に絶縁膜３０ａを形成する。  
この際、絶縁層３８の上、孔７１ａの内壁、メモリーホール７３の内壁などに絶縁膜３０が形成される。  
前述したように絶縁膜３０ａは、絶縁膜３０が対向し２層になったものである。  
絶縁膜３０は、ＯＮＯ構造を有し、第１の絶縁膜３１、電荷蓄積層３２、第２の絶縁膜３３をこの順に積層することで形成することができる。
【００６９】
続いて、メモリーホール７３の内壁に形成された絶縁膜３０の内側に、シリコンボディ２０を形成する。  
第１の絶縁膜３１、電荷蓄積層３２、第２の絶縁膜３３、シリコンボディ２０の形成には、例えば、原子層堆積法などを用いることができる。  
そして、絶縁層３８の上、孔７１ａの内壁に形成された絶縁膜３０などをエッチバックすることで除去する。  
孔７１ａの内壁に形成された絶縁膜３０などをエッチバックして除去することで、積層体６４の表面に開口するマーク７０が形成される。
【００７０】
以上のようにして、素子領域１ａに設けられる要素、および、マーク形成領域１ｃに設けられるマーク７０を形成することができる。  
なお、半導体装置１の他の領域（例えば、周辺回路領域など）に隣接するマーク形成領域１ｃに設けられるマークと支持部の形成についても同様とすることができる。  
また、半導体装置１に設けられる他の要素の形成には、既知の技術を適用することができるので、それらの説明は省略する。  
以上のようにして、半導体装置１を製造することができる。
【００７１】
本実施形態においては、マーク７０を形成する部分の周辺に支持部５０を設けているので、犠牲層６０が除去されたとしても、積層された導電層ＷＬを支えることができる。  
そのため、積層された導電層ＷＬの崩落を抑制することができる。  
この場合、前述した支持部５０ａ〜５０ｄのように、マーク７０を囲むようにして支持部５０を形成するようにすれば、支持部５０の外側にある犠牲層６０が除去されることを防止することができる。そのため、積層された導電層ＷＬの崩落をより確実に抑制することができる。  
また、支持部５０の幅寸法Ｗを１００ｎｍ以下とすれば、撮像装置により撮像されないようにすることができる。
【００７２】
図１４は、第１の実施形態に係る半導体装置１に設けられる素子領域１ａ１の他の構成を例示するための模式斜視図である。  
なお、図１４においては、図を見易くするために、絶縁部分の図示は省略し、導電部分のみを表している。  
図１においては、Ｕ字状のメモリストリングを例示したが、図１４に示すようにＩ字状のメモリストリングとすることもできる。  
この構成では、基板１０上にソース線ＳＬが設けられ、その上方にソース側選択ゲート（または下部選択ゲート）ＳＳＧが設けられ、その上方に導電層ＷＬ１〜ＷＬ４が設けられ、最上層の導電層ＷＬ１とビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＤＳＧが設けられている。  
この様な構成を有する素子領域１ａ１の場合にも、マークの周辺に支持部を設けることで、置換プロセスにより犠牲層が除去される際に積層された導電層が部分的に崩落することを抑制することができる。  
なお、マークの周辺に設けられる支持部や、その形成方法などは、前述したものと同様とすることができる。そのため、それらの説明は省略する。
【００７３】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７４】
１  半導体装置、１ａ  素子領域、１ａ１  素子領域、１ｂ  コンタクト領域、１ｃ  マーク形成領域、１０  基板、２０  シリコンボディ、３０  絶縁膜、３１  第１の絶縁膜、３２  電荷蓄積層、３３  第２の絶縁膜、５０  支持部、５０ａ〜５０ｄ  支持部、６４  積層体、７０  マーク、７０ａ〜７０ｃ  マーク、ＤＳＧ  ドレイン側選択ゲート、ＳＳＧ  ソース側選択ゲート、ＷＬ  導電層、ＷＬ１〜ＷＬ４  導電層
【図１】
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【図２】
2013187338.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2013187338.tif 000014
【図１３】
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【図１４】
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