(57)【要約】【課題】メモリセルへのデータ書き込み動作時の書き込み電圧の低減を実現する不揮発性半導体記憶装置を提供する。【解決手段】実施の形態の不揮発性半導体記憶装置は、ｐ型の半導体基板と、半導体基板内に形成され、複数のメモリセルが形成されるｐ型の第１のＰウェルと、第１のＰウェルを囲み、第１のＰウェルを半導体基板から電気的に分離するｎ型の第１のＮウェルと、負電圧を発生する第１の負電圧発生部と、電圧を昇圧し昇圧電圧を発生する昇圧部と、第１の負電圧発生部、昇圧部、および第１のＰウェルに接続され、第１のＰウェルに印加される電圧を、第１の負電圧発生部で発生する負電圧と昇圧部で発生される昇圧電圧との間で切り替えるウェル電圧転送部と、を備える。【選択図】図１
2013196731.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型の半導体基板と、
前記半導体基板内に形成され、複数のメモリセルが形成されるｐ型の第１のＰウェルと、
前記第１のＰウェルを囲み、前記第１のＰウェルを前記半導体基板から電気的に分離するｎ型の第１のＮウェルと、
負電圧を発生する第１の負電圧発生部と、
電圧を昇圧し昇圧電圧を発生する昇圧部と、
前記第１の負電圧発生部、前記昇圧部、および前記第１のＰウェルに接続され、前記第１のＰウェルに印加される電圧を、前記第１の負電圧発生部で発生する負電圧と前記昇圧部で発生される昇圧電圧との間で切り替えるウェル電圧転送部と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタが形成されるｐ型の第２のＰウェルと、
前記第２のＰウェルを囲み、前記第２のＰウェルを前記半導体基板から電気的に分離するｎ型の第２のＮウェルと、
を、さらに有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルのビット線に印加する負電圧を発生する第２の負電圧発生部と、
前記第２の負電圧発生部で発生される負電圧を前記ビット線に転送するビット線スイッチ部と、
を、さらに有することを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のＰウェルに設けられ、前記メモリセルを選択する選択ゲートトランジスタと、
前記選択ゲートトランジスタのゲート電極に印加する電圧を転送する選択ゲートスイッチ部が形成されるｐ型の第３のＰウェルと、
前記第３のＰウェルを囲み、前記第３のＰウェルを前記半導体基板から電気的に分離するｎ型の第３のＮウェルと、
を、さらに有することを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
ｐ型の半導体基板と、
前記半導体基板内に形成され、複数のメモリセルが形成されるｐ型の第１のＰウェルと、
前記第１のＰウェルを囲み、前記第１のＰウェルを前記半導体基板から電気的に分離するｎ型の第１のＮウェルと、を有し、
前記メモリセルのデータ消去動作時に正の電圧が前記第１のＰウェルに印加され、
前記メモリセルのデータ書き込み動作時およびデータ読み出し動作時に負の電圧が前記第１のＰウェルに印加されることを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記データ消去動作時に、前記第１のＰウェルに印加される電圧が、負の電圧で始まり、負の電圧で終わることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等、半導体素子を用いた不揮発性半導体記憶装置は従来広く知られている。その中でもＮＡＮＤ型フラッシュメモリは、それぞれのメモリセルがソース・ドレイン拡散層を共有しているため、高密度化に有利である。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイ端部には、メモリセルのワード線に電圧を転送するワード線スイッチトランジスタが形成されるワード線スイッチ部が設けられる。ワード線スイッチ部の面積縮小のためには、メモリセルへのデータ書き込み動作時の書き込み電圧（プログラム電圧）を低減し、トランジスタのサイズを縮小することが望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２４５７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、メモリセルへのデータ書き込み動作時の書き込み電圧の低減を実現する不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施の形態の不揮発性半導体記憶装置は、ｐ型の半導体基板と、前記半導体基板内に形成され、複数のメモリセルが形成されるｐ型の第１のＰウェルと、前記第１のＰウェルを囲み、前記第１のＰウェルを前記半導体基板から電気的に分離するｎ型の第１のＮウェルと、負電圧を発生する第１の負電圧発生部と、電圧を昇圧し昇圧電圧を発生する昇圧部と、前記第１の負電圧発生部、前記昇圧部、および前記第１のＰウェルに接続され、前記第１のＰウェルに印加される電圧を、前記第１の負電圧発生部で発生する負電圧と前記昇圧部で発生される昇圧電圧との間で切り替えるウェル電圧転送部と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態の不揮発性半導体記憶装置のブロック図である。
【図２】第１の実施の形態の不揮発性半導体記憶装置の回路図である。
【図３】第１の実施の形態の不揮発性半導体記憶装置の模式断面図である。
【図４】第１の実施の形態の不揮発性半導体装置の動作電圧を示す図である。
【図５】第１の実施の形態の不揮発性半導体記憶装置の書き込み動作時の電位関係を示す模式断面図である。
【図６】第１の実施の形態の不揮発性半導体記憶装置の読み出し動作時の電位関係を示す模式断面図である。
【図７】第１の実施の形態の不揮発性半導体記憶装置の書き込み動作時のタイミングチャートである。
【図８】第２の実施の形態の不揮発性半導体記憶装置のブロック図である。
【図９】第２の実施の形態の不揮発性半導体記憶装置の読み出し動作時の電位関係を示す模式断面図である。
【発明を実施するための形態】
【０００８】
（第１の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、ｐ型の半導体基板と、半導体基板内に形成され、複数のメモリセルが形成されるｐ型の第１のＰウェルと、第１のＰウェルを囲み、第１のＰウェルを半導体基板から電気的に分離するｎ型の第１のＮウェルと、を備える。そして、負電圧を発生する第１の負電圧発生部と、電圧を昇圧し昇圧電圧を発生する昇圧部と、を備える。さらに、負電圧発生部、昇圧部、および第１のＰウェルに接続され、第１のＰウェルに印加される電圧を、第１の負電圧発生部で発生する負電圧と昇圧部で発生される昇圧電圧との間で切り替えるウェル電圧転送部と、を備える。なお、本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【０００９】
本実施の形態の不揮発性半導体記憶装置では、メモリセルのデータ消去動作時に正の電圧が第１のＰウェルに印加され、メモリセルのデータ書き込み動作時およびデータ読み出し動作時に負の電圧が第１のＰウェルに印加される。
【００１０】
本実施の形態の不揮発性半導体記憶装置は、複数のメモリセルが形成されるＰウェルに負の電位を与えることが可能となる。このため、メモリセルへのデータ書き込み動作時の書き込み電圧（Ｖｐｇｍ）の低減を実現することが可能となる。したがって、書き込み電圧（Ｖｐｇｍ）がそのソース・ドレインに印加されるワード線スイッチ部のトランジスタのサイズの縮小が可能となる。よって、ワード線スイッチ部の面積が縮小でき、不揮発性半導体記憶装置のチップ面積が縮小できる。
【００１１】
図１は、本実施の形態の不揮発性半導体記憶装置のブロック図である。
【００１２】
図１に示すように、本実施の形態の不揮発性半導体記憶装置は、複数のメモリセルを含むメモリセルアレイ（メモリセル部）１０、ビット線接続部１２、ビット線スイッチ部１４、センスアンプ部１６、カラムデコーダ部１８、ワード線スイッチ部２０、選択ゲートスイッチ部２２、ローデコーダ部２４を備える。
【００１３】
図２は、本実施の形態の不揮発性半導体記憶装置の回路図である。図２に示すように、例えば、ｍ×ｎ（ｍ、ｎは整数）個のフローティングゲート構造のトランジスタであるメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、ＭＴ２１〜ＭＴ２ｎ、・・・・・・・、ＭＴｍ１〜ＭＴｍｎでメモリセルアレイ１０が構成される。メモリセルアレイ１０においては、列方向、および、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。
【００１４】
メモリセルアレイ１０において、例えば、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、および、選択ゲートトランジスタＳＴＳ１、ＳＴＤ１が直列接続されて、セルユニットであるＮＡＮＤストリングを構成している。
【００１５】
直列接続された一群のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１１のソース領域には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択する選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１ｎのドレイン領域には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択する選択ゲートトランジスタＳＴＤ１のソース領域が接続されている。
【００１６】
選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＴ２１〜ＭＴ２ｎ、・・・・・・・、ＭＴｍ１〜ＭＴｍｎ、および選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ同様に直列接続されて、ＮＡＮＤストリングを構成している。
【００１７】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通のソース線ＳＬが接続される。
【００１８】
メモリセルトランジスタＭＴ１１、ＭＴ２１、・・・・・、ＭＴｍ１、メモリセルトランジスタＭＴ１２、ＭＴ２２、・・・・・、ＭＴｍ２、・・・・・・メモリセルトランジスタＭＴ１ｎ、ＭＴ２ｎ、・・・・・、ＭＴｍｎのそれぞれのワード線ＷＬ１〜ＷＬｎは、ワード線スイッチ部２０のワード線スイッチトランジスタに接続される。
【００１９】
それぞれのワード線ＷＬ１〜ＷＬｎは、ワード線スイッチ部２０を介して、昇圧回路等に接続される。そして、ワード線スイッチ部２０により、ワード線ＷＬ１〜ＷＬｎのゲート電極に印加される動作電圧が制御される。
【００２０】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通の選択ゲート線ＳＧＤは、選択ゲートスイッチ部２２のトランジスタに接続される。選択ゲートスイッチ部２２により、選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのゲート電極に印加される動作電圧が制御される。
【００２１】
また、ワード線ＷＬ１〜ＷＬｎおよび選択ゲート線ＳＧＳと選択ゲート線ＳＧＤは、ワード線スイッチ部２０および選択ゲートスイッチ部２２を介してローデコーダ部２４に接続される。ローデコーダ部２４は、行アドレス信号をデコードして行アドレスデコード信号を得て、ワード線スイッチ部２０および選択ゲートスイッチ部２２のトランジスタのゲート電圧を制御する。
【００２２】
選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍのそれぞれのドレインにはビット線ＢＬ１〜ＢＬｍがそれぞれ接続される。カラムデコーダ部１８は、列アドレス信号を得て、列アドレスデコード信号に基づいてビット線ＢＬ１〜ＢＬｍのいずれかを選択する。
【００２３】
センスアンプ部１６は、ローデコーダ部２４およびカラムデコーダ部１８によって選択されたメモリセルトランジスタから、ビット線ＢＬ１〜ＢＬｍを介して読み出されたデータを増幅する。
【００２４】
また、メモリセルアレイ１０とセンスアンプ部１６との間に、ビット線接続部１２が設けられる。ビット線接続部１２には、ビット線ＢＬ１〜ＢＬｍとセンスアンプ部の接続状態と非接続状態を制御するビット線接続トランジスタＨＴ１〜ＨＴｍが配置されている。ビット線ＢＬ１〜ＢＬｍのそれぞれが、ビット線接続トランジスタＨＴ１〜ＨＴｍに接続されている。
【００２５】
ビット線接続部１２は、ビット線に高い消去電圧が印加されるメモリセルの消去動作時に、この高い消去電圧がセンスアンプ部１６のトランジスタに印加されることを回避するために設けられる。
【００２６】
また、図１に示すように、本実施の形態の半導体不揮発性装置は、ｐ型の半導体基板１０１と、複数のメモリセルを含むメモリセルアレイ１０が形成されるｐ型の第１のＰウェル１０２と、第１のＰウェル１０２を囲み、第１のＰウェ１０２ルを半導体基板１０１から電気的に分離するｎ型の第１のＮウェル１０３と、を備えている。さらに、負電圧を発生する第１の負電圧発生部３０と、電圧を昇圧し昇圧電圧を発生する昇圧部３２と、第１の負電圧発生部３０、昇圧部３２、および第１のＰウェル１０２に電気的に接続され、第１のＰウェル１０２に印加される電圧を、第１の負電圧発生部３０で発生する負電圧と昇圧部３２で発生される昇圧電圧との間で切り替えるウェル電圧転送部３４と、を備えている。
【００２７】
第１の負電圧発生部３０は、例えば、チャージポンプ回路で構成される。
【００２８】
さらに、半導体基板１０１内に形成され、メモリセルのビット線とセンスアンプ部１６を接続するビット線接続トランジスタを含むビット線接続部１２が形成されるｐ型の第２のＰウェル１０４と、第２のＰウェル１０４を囲み、第２のＰウェル１０４を半導体基板１０１から電気的に分離するｎ型の第２のＮウェル１０５と、を備えている。
【００２９】
そして、メモリセルのビット線に印加する負電圧を発生する第２の負電圧発生部３６を備えている。第２の負電圧発生部３６で発生される負電圧は、ビット線スイッチ部１４に設けられた回路によりビット線に転送される。ビット線スイッチ部１４もｐ型の第２のＰウェル１０４内に形成される。
【００３０】
また、メモリセルを選択する選択ゲートトランジスタを含む選択ゲートスイッチ部２２が形成されるｐ型の第３のＰウェル１０６と、第３のＰウェル１０６を囲み、第３のＰウェル１０６を半導体基板１０１から電気的に分離するｎ型の第３のＮウェル１０７とを備えている。そして、選択ゲートトランジスタのゲート電極に印加される負電圧を発生する第３の負電圧発生部３８を備えている。第３の負電圧発生部３８で発生される負電圧は、選択ゲートスイッチ部２２により選択ゲートトランジスタに転送される。
【００３１】
第２の負電圧発生部３６、第３の負電圧発生部３８は、例えば、チャージポンプ回路で構成される。
【００３２】
図３は、本実施の形態の不揮発性半導体記憶装置の模式断面図である。ワード線の伸長方向に対して垂直方向の断面である。
【００３３】
図３に示すように、不揮発性半導体記憶装置は、ｐ型の半導体基板（Ｐ−ｓｕｂ）１０１を用いて形成される。半導体基板１０１の不純物は、例えばボロン（Ｂ）であり、不純物濃度は、例えば、１Ｅ１４〜１Ｅ１６ａｔｏｍｓ／ｃｍ３である。
【００３４】
そして、ｐ型の半導体基板１０１内に、ｐ型の第１のＰウェル（Ｃｅｌｌ  Ｐｗｅｌｌ）１０２が形成されている。第１のＰウェル１０２には、メモリセルトランジスタＭＴ１、ＭＴ２等が形成されている。すなわち、第１のＰウェル１０２には、複数のメモリセルを含むメモリセルアレイが形成される。
【００３５】
第１のＰウェル１０２の不純物は、例えばボロン（Ｂ）であり、不純物濃度は、例えば、５Ｅ１６〜１Ｅ１８ａｔｏｍｓ／ｃｍ３である。なお、本明細書中、ウェルの不純物濃度に分布がある場合、単に「ウェルの不純物濃度」と記述したときには、そのウェルにおけるピーク濃度を意味するものとする。
【００３６】
また、第１のＰウェル１０２を囲み、第１のＰウェル１０２を半導体基板１０１から電気的に分離する第１のＮウェル１０３が形成されている。第１のＮウェル１０３は、側部領域（Ｎｗｅｌｌ１）１０３ａ、底部領域（Ｃｅｌｌ  ｄｅｅｐ  Ｎｗｅｌｌ）１０３ｂとで構成される。
【００３７】
第１のＮウェル１０３の不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）であり、不純物濃度は、側部領域（Ｎ−ｗｅｌｌ１）１０３ａが、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３であり、底部領域（Ｃｅｌｌ  ｄｅｅｐ  Ｎｗｅｌｌ）１０５ｂが、例えば、５Ｅ１６〜１Ｅ１７ａｔｏｍｓ／ｃｍ３である。
【００３８】
このように、メモリセル部は、第１のＰウェル１０２と第１のＮウェル１０３とで構成される二重ウェルに形成されている。
【００３９】
そして、ビット線接続部に対応する領域のｐ型の半導体基板（Ｐ−ｓｕｂ）１０１内に、ｐ型の第２のＰウェル（Ｐｗｅｌｌ１）１０４が形成されている。第２のＰウェル１０４には、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタＨＴｋが形成される。第２のＰウェル１０４の不純物は、例えばボロン（Ｂ）であり、不純物濃度は、例えば、５Ｅ１６〜１Ｅ１８ａｔｏｍｓ／ｃｍ３である。
【００４０】
また、第２のＰウェル１０４を囲み、第２のＰウェル１０４を半導体基板１０１から電気的に分離するｎ型の第２のＮウェル１０５が形成されている。第２のＮウェル１０５は、側部領域（Ｎｗｅｌｌ１）１０５ａ、底部領域（ｄｅｅｐ  Ｎｗｅｌｌ）１０５ｂとで構成される。
【００４１】
第２のＮウェル１０５の不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）であり、不純物濃度は、側部領域（Ｎ−ｗｅｌｌ１）１０５ａが、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３であり、底部領域（ｄｅｅｐ  Ｎｗｅｌｌ）１０５ｂが、例えば、５Ｅ１６〜１Ｅ１７ａｔｏｍｓ／ｃｍ３である。
【００４２】
このように、ビット線接続部は、第２のＰウェル１０４と第２のＮウェル１０５とで構成される二重ウェルに形成されている。
【００４３】
さらに、センスアンプ部に対応する領域の半導体基板１０１内に、第２のＰウェル１０４と離間して形成されるｐ型の第４のＰウェル（Ｐｗｅｌｌ２）１０８が形成されている。第４のＰウェル１０８には、センスアンプのｎ型トランジスタＳＡｎが形成されている。第４のＰウェル１０８の不純物は、例えばボロン（Ｂ）であり、不純物濃度は、例えば、５Ｅ１６〜１Ｅ１８ａｔｏｍｓ／ｃｍ３である。
【００４４】
また、センスアンプ部に対応する領域の半導体基板１０１内に、ｎ型の第４のＮウェル（Ｎｗｅｌｌ２）１０９が形成されている。第４のＮウェル１０９には、センスアンプのｐ型トランジスタＳＡｐが形成されている。第４のＮウェル１０９の不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）であり、不純物濃度は、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３である。
【００４５】
ｐ型の半導体基板１０１は、例えばシリコンである。メモリセルトランジスタのゲート絶縁膜は、例えばシリコン酸化膜である。ゲート電極（ワード線）は、積層構造であり、例えば、多結晶シリコンの電荷蓄積膜、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の積層膜からなるブロック絶縁膜、例えば多結晶シリコンとニッケルシリサイドの積層膜であるコントロールゲート電極膜で形成される。
【００４６】
半導体基板１０１、ゲート絶縁膜、ゲート電極の材料は、必ずしも例示した材料に限定されるものではない。例えば、コントロールゲート電極膜として、多結晶シリコンとコバルトシリサイドの積層膜、多結晶シリコンとタングステンシリサイドの積層膜、多結晶シリコンとニッケルシリサイドの積層膜、タングステン膜、窒化タングステン膜等、その他の材料を適用することも可能である。
【００４７】
ビット線接続トランジスタやセンスアンプのトランジスタは、例えば、メモリセルのワード線と同様の積層構造を備える。例えば、多結晶シリコンの電荷蓄積膜、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の積層膜からなるブロック絶縁膜、ブロック絶縁膜に設けられる開口部を介して電荷蓄積膜と導通する、例えば多結晶シリコンとニッケルシリサイドの積層膜であるコントロールゲート電極膜で形成される。
【００４８】
次に、本実施の形態の不揮発性半導体記憶装置のメモリセルデータの動作時の電位関係について説明する。
【００４９】
本実施の形態の不揮発性半導体装置では、図１に示すように、負電圧を発生する第１の負電圧発生部３０と、電圧を昇圧し昇圧電圧を発生する昇圧部３２と、第１の負電圧発生部３０、昇圧部３２、およびメモリセルが形成される第１のＰウェル１０２に接続され、第１のＰウェル１０２に印加される電圧を、第１の負電圧発生部３０で発生する負電圧と昇圧部３２で発生される昇圧電圧との間で切り替えるウェル電圧転送部３４と、を備えている。
【００５０】
さらに、メモリセルは、第１のＰウェル１０２と第１のＮウェル１０３とで構成される二重ウェルに形成されている。
【００５１】
このため、メモリセルのデータ消去動作時に昇圧部３２で発生される正の電圧（昇圧電圧）、すなわち正の消去電圧（Ｖｅｒａ）を第１のＰウェル１０２に印加し、メモリセルのデータ書き込み動作時およびデータ読み出し動作時に負の電圧を第１のＰウェルに印加することが可能となる。
【００５２】
図４は、本実施の形態の不揮発性半導体装置の動作電圧を示す図である。図４（ａ）は、第１のＰウェル（Ｃｅｌｌ  Ｐｗｅｌｌ）１０２に、読み出し動作時および書き込み動作時に０Ｖの電圧を印加する場合、図４（ｂ）は、本実施の形態のように第１のＰウェル１０２に、読み出し動作時および書き込み動作時に負電圧、例えば、−１Ｖの電圧を印加する場合である。
【００５３】
ここで、図４（ａ）中、Ｖｄｄは電源電圧であり、例えば、１〜４Ｖである。Ｖｐｇｍは書き込み電圧であり、例えば、１３〜２６Ｖである。Ｖｒｅａｄは読み出し電圧であり、Ｖｄｄより高く、例えば、２〜９Ｖである。Ｖｐａｓｓは中間電圧であり、例えば、３〜１３Ｖである。Ｖｂｌはプリチャージ電圧であり、例えば、０．５〜１Ｖである。また、Ｖｅｒａは消去電圧であり、例えば、１３〜２６Ｖである。
【００５４】
図４（ｂ）で示すように、本実施の形態ではＣｅｌｌ  Ｐｗｅｌｌに−１Ｖの負電圧が、データの書き込み動作時および読み出し動作時に印加される。このため、例えば、書き込み動作時には、Ｃｅｌｌ  Ｐｗｅｌｌに０Ｖが印加される場合と比較して、同等の書き込み特性を得るための書き込み電圧を（Ｖｐｇｍ−１）Ｖ、すなわち、Ｃｅｌｌ  Ｐｗｅｌｌに印加される負電圧分だけ低減することが可能となる。
【００５５】
図５は、本実施の形態の不揮発性半導体記憶装置の書き込み動作時の電位関係を示す模式断面図である。メモリセル部のワード線に垂直方向の断面を示している。図５（ａ）が選択ビット線（ＢＬ）部の断面、図５（ｂ）が非選択ビット線（ＢＬ）部の断面である。
【００５６】
なお、Ｃｅｌｌ  Ｐｗｅｌｌに０Ｖが印加される場合と比較するため、図４同様、Ｃｅｌｌ  Ｐｗｅｌｌに０Ｖが印加される場合の電圧をＶｄｄ、Ｖｐｇｍ、Ｖｐａｓｓと表記している。Ｃｅｌｌ  Ｐｗｅｌｌに０Ｖが印加される場合と同等の書き込み特性を得るための電位関係が示されている。
【００５７】
図５（ａ）、（ｂ）では、選択ワード線上にあるメモリセルトランジスタ（ＭＴ）をハッチングで示している。図５（ａ）、（ｂ）に示すように、Ｃｅｌｌ  Ｐｗｅｌｌには、−１Ｖの負電圧が印加される。
【００５８】
そして、書き込み動作時には、選択ワード線上にあるメモリセルトランジスタ（ＭＴ）には、Ｃｅｌｌ  Ｐｗｅｌｌに０Ｖが印加される場合よりも、Ｃｅｌｌ  Ｐｗｅｌｌに印加される電圧分低い書き込み電圧、すなわち、（Ｖｐｇｍ−１）Ｖが印加される。
【００５９】
これは、図５（ａ）に示すように、Ｃｅｌｌ  Ｐｗｅｌｌの電圧を−１Ｖとすることで、選択ビット線（ＢＬ）に−１Ｖの負電圧を印加することが可能となり、書き込み動作時のメモリセルトランジスタＭＴのチャネル電位を、負電圧にできるためである。
【００６０】
このように、本実施の形態によれば、データの書き込み動作時の書き込み電圧（プログラム電圧Ｖｐｇｍ）を低減することが可能となる。したがって、書き込み電圧（Ｖｐｇｍ）が、そのソース・ドレインに印加されるワード線スイッチ部２０（図１、図２）のトランジスタのサイズの縮小が可能となる。
【００６１】
これは、トランジスタやトランジスタ間のサイズ、例えば、ゲート長や素子分離長が、トランジスタのソース・ドレインに印加される電圧に依存するからである。例えば、ドレイン電圧が低下すれば、同等のカットオフ特性を実現するための、ゲート長を短くすることが可能である。あるいは、例えば、ソース・ドレイン電圧が低下すれば、素子間耐圧が向上するため、隣接するトランジスタとの間の素子分離長も短くすることが可能である。よって、ワード線スイッチ部の面積が縮小でき、不揮発性半導体記憶装置のチップ面積が縮小できる。
【００６２】
また、書き込み電圧が低減されることで、消費電力の低減が可能となる。
【００６３】
そして、選択ビット線（ＢＬ）に与える負電圧は、第２の負電圧発生部３６（図１）で発生される。そして、第２の負電圧発生部３６で発生される負電圧は、ビット線スイッチ部１４（図１）によりビット線に転送される。
【００６４】
なお、ビット線に負電圧が印加されることから、ビット線接続部１２やビット線スイッチ部１４が形成されるｐ型の第２のＰウェル１０４は、第２のＰウェル１０４を半導体基板１０１から電気的に分離するｎ型の第２のＮウェル１０５内に形成される。すなわち、ビット線接続部１２やビット線スイッチ部１４は、第２のＰウェル１０４と第２のＮウェル１０５とで構成される二重ウェルに形成されることで、半導体基板１０１から電気的に分離されている。
【００６５】
なお、選択ゲート線ＳＧＳ上にある選択ゲートトランジスタＳＴＳのゲート電極には−１Ｖが、非選択ワード線上にあるメモリセルトランジスタ（ＭＴ）のコントロールゲート電極には（Ｖｐａｓｓ−１）Ｖが印加されることが、Ｃｅｌｌ  Ｐｗｅｌｌに０Ｖが印加される場合と同等の書き込み特性を得る観点から望ましい。
【００６６】
図５（ｂ）に示すように、非選択ビット線（ＢＬ）に関しては、（Ｖｄｄ−１）Ｖを与えることにより、選択ゲートトランジスタＳＴＤにバックゲートバイアスがかかるためトランジスタがオフされる。したがって、メモリセルトランジスタのチャネル部がセルフブーストにより昇圧する。このため，選択ワード線上にあるメモリセルトランジスタ（ＭＴ）にはデータが書き込まれない。このように、非選択ビット線（ＢＬ）の電位についても、Ｃｅｌｌ  Ｐｗｅｌｌに印加される電圧分低くすることができる。したがって、Ｃｅｌｌ  Ｐｗｅｌｌに０Ｖが印加される場合と比較してビット線に印加する電圧も低減することが可能となる。
【００６７】
ビット線に印加される電圧が低減すれば、消費電力の低減が可能となる。また、ビット線接続部１２やセンスアンプ部の素子間耐圧の向上や面積の縮小も可能となる。
【００６８】
なお、Ｃｅｌｌ  Ｐｗｅｌｌに印加される電圧は、−３Ｖ以上−１Ｖ以下であることが望ましい。−３Ｖより低いと、例えば、トランジスタのソース・ドレイン等の拡散層とウェル間のジョンクションリークの増大が懸念されるからである。また、−１Ｖより高い場合には、十分な面積縮小効果が得られない恐れがあるからである。
【００６９】
図６は、本実施の形態の不揮発性半導体記憶装置の読み出し動作時の電位関係を示す模式断面図である。図６は、選択ビット線（ＢＬ）部の断面であり、読み出し動作開始時の電位関係を示している。選択ワード線上にあるメモリセルトランジスタ（ＭＴ）をハッチングで示している。
【００７０】
Ｃｅｌｌ  Ｐｗｅｌｌには、−１Ｖの負電圧が印加されることで、例えば、ビット線プリチャージやデータの読み出し動作時に、選択ゲートトランジスタＳＴＳのカットオフ特性が向上し、データの読み出し特性が向上する。
【００７１】
図７は、本実施の形態の不揮発性半導体記憶装置の書き込み動作時のタイミングチャートである。図示するように、非選択のビット線が（Ｖｄｄ−１）Ｖに昇圧され、書き込み動作が開始される前からＣｅｌｌ  Ｐｗｅｌｌには負電圧として−１Ｖが印加された状態となっている。そして、選択ワード線に（Ｖｐｇｍ−１）Ｖ、非選択ワード線（Ｖｐａｓｓ−１）Ｖが印加されることにより、選択されたメモリセルにデータが書き込まれる。
【００７２】
なお、Ｃｅｌｌ  Ｐｗｅｌｌは、データの消去動作時以外、すなわち、データの書き込み動作時、読み出し動作および待機時には、負電圧が印加された状態を保つことが、Ｃｅｌｌ  Ｐｗｅｌｌの充放電のための電力消費を低減させる観点から望ましい。したがって、データの消去動作時の最初と最後にＣｅｌｌ  Ｐｗｅｌｌに印加される電圧は、負電圧となることが望ましい。例えば、消去ループが一回の場合は、Ｃｅｌｌ  Ｐｗｅｌｌに印加される電圧が、負電圧−正電圧−負電圧と順に変化する。
【００７３】
以上、本実施の形態の不揮発性半導体装置によれば、メモリセルへのデータ書き込み動作時の書き込み電圧の低減が実現される。したがって、ワード線スイッチ部やビット線接続部の面積縮小の実現が可能となる。よって、チップ面積の縮小が可能となる。
【００７４】
（第２の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、メモリセル部のメモリセルトランジスタのワード線に負電圧を印加するための第４の負電圧発生部を、さらに備え、ワード線スイッチ部が、ｎ型の第３のＮウェルに囲まれるｐ型の第３のＰウェルに形成されること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
【００７５】
図８は、本実施の形態の不揮発性半導体記憶装置のブロック図である。
【００７６】
本実施の形態の不揮発性半導体記憶装置は、メモリセル部のメモリセルトランジスタのワード線に負電圧を印加するための第４の負電圧発生部４０を備えている。第４の負電圧発生部４０で発生される負電圧は、ワード線スイッチ部２０によりメモリセルトランジスタのワード線に転送される。
【００７７】
ワード線スイッチ部２０は、ｐ型の第３のＰウェル１０６内に形成される。そして、第３のＰウェル１０６は、第３のＰウェル１０６を半導体基板１０１から電気的に分離するｎ型の第３のＮウェル１０７に囲まれている。
【００７８】
このように、ワード線スイッチ部２０が、二重ウェル内に形成されるため、半導体基板１０１と電気的に分離される。したがって、ワード線スイッチ部２０のトランジスタのソース・ドレインに第４の負電圧発生部４０で生成される負電圧を印加することが可能となる。
【００７９】
図９は、本実施の形態の不揮発性半導体記憶装置の読み出し動作時の電位関係を示す模式断面図である。図９は、選択ビット線（ＢＬ）部断面であり、読み出し開始時の電位関係を示している。選択ワード線上にあるメモリセルトランジスタ（ＭＴ）をハッチングで示している。
【００８０】
選択ワード線には、第４の負電圧発生部４０で生成される負電圧、例えば、−３Ｖを、ワード線スイッチ部２０を介して印加することが可能である。このため、セルに書き込まれたデータのレベルによっては、ワード線に負電圧を印加することで、データの読み出しマージンを向上させることが可能である。
【００８１】
なお、ワード線に印加される電圧は、−３Ｖ以上−１Ｖ以下であることが望ましい。−３Ｖより低いと、例えば、ビット線スイッチ部２０でのジョンクションリークの増大が懸念されるからである。また、−１Ｖより高い場合には、十分なデータの読み出しマージンを向上が得られない恐れがあるからである。
【００８２】
また、十分なデータの読み出しマージンを得る観点から、Ｃｅｌｌ  Ｐｗｅｌｌの負電圧よりも低い負電圧を選択ワード線に印加することが望ましい。
【００８３】
以上、本実施の形態によれば、第１の実施の形態の効果に加え、データの読み出しマージンを向上する効果が得られる。
【００８４】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置等に関わる要素を適宜選択して用いることができる。
【００８５】
例えば、第１〜第４の負電圧発生部はそれぞれ独立するものとして記載したが、一部、あるいは、すべてが共通の負電圧発生回路であってもかまわない、
【００８６】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００８７】
１０        メモリセルアレイ
１４        ビット線スイッチ部
２２        選択ゲートスイッチ部
３０        第１の負電圧発生部
３２        昇圧部
３４        ウェル電圧転送部
３６        第２の負電圧発生部
１０１      半導体基板
１０２      第１のＰウェル
１０３      第１のＮウェル
１０４      第２のＰウェル
１０５      第２のＮウェル
１０６      第３のＰウェル
１０７      第３のＮウェル
ＳＴＳ      選択ゲートトランジスタ
ＳＴＤ      選択ゲートトランジスタ
ＨＴ        ビット線接続トランジスタ
ＭＴ        メモリセルトランジスタ
【図１】
2013196731.tif 000003
【図２】
2013196731.tif 000004
【図３】
2013196731.tif 000005
【図４】
2013196731.tif 000006
【図５】
2013196731.tif 000007
【図６】
2013196731.tif 000008
【図７】
2013196731.tif 000009
【図８】
2013196731.tif 000010
【図９】
2013196731.tif 000011