(57)【要約】【課題】外部電位の影響を受けにくく主接合付近のアバランシェ電流を抑制し、臨界ｄｉ／ｄｔの高い半導体装置を提供する。【解決手段】複数のガードリング８の内の複数個のｐｎ接合が互いに接続される領域を備え、この領域のｐｎ接合と、活性部における主接合領域５のｐｎ接合とが分離されている。これにより、活性部端部における電流集中が低減されるので、臨界ｄｉ／ｄｔが向上する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域に隣接し、主電流が流れる活性部に設けられる第２導電型の主接合領域と、
前記第１半導体領域に隣接する、前記第２導電型の複数のガードリングと、
を備える半導体装置において、
前記複数のガードリングの内の複数個のｐｎ接合が互いに接続される第１の領域を備え、
前記第１半導体領域と前記主接合領域との間のｐｎ接合と、前記第１半導体領域と前記第１の領域との間のｐｎ接合とが分離されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数のガードリングの内の一部からなり、前記主接合領域と前記第１の領域との間に位置する第２の領域を備え、
前記第１半導体領域と前記第１の領域との間のｐｎ接合と、前記第１半導体領域と前記第２の領域との間のｐｎ接合とが分離されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１半導体領域と前記主接合領域との間のｐｎ接合と、前記第１半導体領域と前記第２の領域との間のｐｎ接合とが接続されていることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第１半導体領域と前記主接合領域との間のｐｎ接合と、前記第１半導体領域と前記第２の領域との間のｐｎ接合とが分離されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、前記第１の領域におけるガードリングが重なりあうことによりｐｎ接合が接続されることを特徴とする半導体装置。
【請求項６】
請求項１〜４のいずれか１項に記載の半導体装置において、前記第１の領域におけるガードリングの間に前記ガードリングよりも低不純物濃度の前記第２導電型の半導体領域を形成することによりｐｎ接合が接続されることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、前記第１の領域は、ガードリングの全本数の１／２以下の内周部に位置することを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、前記複数のガードリングに、導電層からなる複数のフィールドプレートが電気的に接続されることを特徴とする半導体装置。
【請求項９】
請求項８において、前記複数のフィールドプレートは互いに分離されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧の半導体装置に係り、特に半導体装置の耐圧保持構造に関する。
【背景技術】
【０００２】
高パワーのスイッチング素子として利用される、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ），ＭＯＳＦＥＴ，ダイオードなどは、数百Ｖ以上の高耐圧が要求される。これらの素子は、主要な電流経路となる活性部の周辺に設けられる耐圧保持構造部によって耐圧を確保している。
【０００３】
図５に従来技術の耐圧保持構造の断面図を示す。この図において、１は半導体装置であるダイオードであり、８はｐ型のガードリング、５はｐ型の主接合領域、４はｎ-層、９はｎ+層、１３はシリコン酸化膜、１１はアノード電極、１２はカソード電極である。ここで、ｎ型Ｓｉウェハの表面にｐ型の不純物を拡散することにより主接合領域５とガードリング８を形成している。ガードリング８は互いに分離されており、各ガードリングのｐｎ接合が互いに分離されている。このダイオードに逆バイアス電圧を印加すると、主接合領域５からｎ-層４に向けて空乏層が広がり始めるが、空乏層がガードリング８に到達すると、この領域が同電位となり、横方向に空乏層を広げて電界を緩和することができる。
【０００４】
図５の耐圧保持構造では、ガードリング８のｐｎ接合は互いに分離しているが、特許文献１−４に記載されるように、耐圧保持構造部の縮小や外部電荷の影響の軽減、あるいは主接合領域近傍のアバランシェ電流の抑制のため、内周部のガードリングのｐｎ接合を、主接合領域を含め接続している耐圧保持構造が提案されている。このような耐圧保持構造の一例を図６に示す。本例では、内周から２本目までのガードリング８のｐｎ接合領域が主接合領域５のｐｎ接合を含めて互いに接触している。
【０００５】
図６のような耐圧保持構造では、ガードリング８の間隔を狭くできるため、耐圧保持構造部３の幅を縮小することが可能となる。また、酸化膜界面の不純物濃度が高いため、外部電荷の影響を受けにくく、外乱に対する半導体装置の耐久性が向上する。さらに、複数のガードリング８のｐｎ接合が互いに接続される領域でのアバランシェ電流が抑制されるので、アバランシェ電流の主接合領域端部への集中を抑制することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１９７８９８号公報
【特許文献２】特開２００９−３８３５６号公報
【特許文献３】特開平１−２７０３４６号公報
【特許文献４】特開平２−１８６６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上記従来の耐圧保持構造では、主接合領域５とガードリング８の各ｐｎ接合が接続されるため、スイッチング時などに、素子の活性部端部に電流が集中し易くなり、素子が破壊に至る怖れがある。例えばダイオードでは、順方向に電流を流す際、耐圧保持構造部３にもキャリアが注入され易くなっている。耐圧保持構造部３に注入されたキャリアは、ダイオードのリカバリー時には逆方向に電圧がかかるため、活性部２に戻る方向に流れる。この際、リカバリー時の電流変化（ｄｉ／ｄｔ）が大きくなると、活性部端部などに電流集中が起こり、素子が破壊され得る。
【０００８】
一般に、破壊に至るときのｄｉ／ｄｔの値（以下、「臨界ｄｉ／ｄｔ」と記す）は大きいことが要求される。臨界ｄｉ／ｄｔが小さい場合、素子を破壊から保護するために、主回路内にインダクタンスを挿入するなどして、スイッチング速度を抑えて素子を使用する。しかし、スイッチング速度が低下すると、高速動作が要求される用途に使用することが困難になる。また、スイッチング素子のターンオン時間が長くなるため、ターンオン損失が増加し、スイッチング周波数の制限や素子冷却装置のコストが増大するなどの問題が生じる。このため、臨界ｄｉ／ｄｔを向上することは、高速動作や損失低減の面からも重要な課題となる。
【０００９】
本発明は、上記の問題点を考慮してなされたものであり、臨界ｄｉ／ｄｔを高くすることが可能な耐圧保持構造を提供することを目的とした。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明による半導体装置は、複数のガードリングの内の複数個のｐｎ接合が互いに接続される第１の領域を備え、活性部における主接合領域のｐｎ接合と第１の領域のｐｎ接合とが分離されている。
【００１１】
より具体的には、本発明による半導体装置は、第１導電型の第１半導体領域と、第１半導体領域に隣接し、主電流が流れる活性部に設けられる第２導電型の主接合領域と、第１半導体領域に隣接する、第２導電型の複数のガードリングを備える。さらに、本半導体装置は、複数のガードリングの内の複数個のｐｎ接合が互いに接続される第１の領域を備え、第１半導体領域と主接合領域との間のｐｎ接合と、第１半導体領域と第１の領域との間のｐｎ接合とが分離されている。
【００１２】
ここで、第１導電型および第２導電型は、ｐ型またはｎ型であり、かつ互いに反対導電型である。なお、本発明におけるガードリングは、いわゆるＦＬＲ（Field Limiting Ring）とも同義であるとする。
【００１３】
本発明は、ダイオード，ＩＧＢＴ，ＭＯＳＦＥＴや接合型バイポーラトランジスタなどの各種の半導体装置に適用できる。
【発明の効果】
【００１４】
本発明によれば、活性部における主接合領域のｐｎ接合と、複数のガードリングの内の複数個のｐｎ接合が互いに接続される第１の領域のｐｎ接合とが分離されているので、活性部端部における電流集中が低減されるので、臨界ｄｉ／ｄｔが向上する。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施例であるダイオードの要部断面図。
【図２】本発明の第２実施例であるダイオードの要部断面図。
【図３】本発明の第３実施例であるＩＧＢＴの要部断面図。
【図４】本発明の第４実施例であるパワーＭＯＳＦＥＴの要部断面図。
【図５】従来技術による耐圧保持構造の一例。
【図６】従来技術による耐圧保持構造の一例。
【発明を実施するための形態】
【００１６】
まず、本発明を実施した耐圧保持構造について、図１〜図４を参照しながら説明する。なお、各図に示す素子構造の詳細については、実施例として後述する。
【００１７】
内周部で、ｐ型半導体領域である主接合領域５のｐｎ接合と、同様のｐ型半導体領域であるガードリング８のｐｎ接合を分離することにより、順方向に電圧を印加した際に、耐圧保持構造部３へのキャリアの流入が抑制される。このため、リカバリー時に活性部２に戻るキャリア量を低減することができるので、活性部端部における電流集中が緩和され、臨界ｄｉ／ｄｔが向上できる。
【００１８】
主接合領域５およびガードリング８の各ｐｎ接合を互いに分離するためには、主接合領域と、最内周のガードリングとが分離されたり、少なくとも最内周のガードリングとは接するが複数本目のガードリングとが分離されたりする。いずれの構成においても、分離されたガードリングの位置より外周部の複数のガードリングのｐｎ接合が互いに接続された領域を設ける。本領域の表面は、複数のガードリングが接続されることにより不純物濃度が高くなるので、外部電荷の影響を受けにくい。これにより、アバランシェ電流を抑制することができる。
【００１９】
複数のガードリングのｐｎ接合が互いに接続されると、逆方向に電圧を印加した際、ガードリング間の電圧差が小さくなるため、全体の耐圧が低下する傾向がある。このため、互いに接続されたガードリング８の本数は、耐圧に影響し得る。また、上述したように、複数のガードリングを接続することによるアバランシェ電流の発生を抑制する効果を有効に生かせる領域に複数のガードリング８が互いに接続された領域を設けることが有効である。例えば、主接合領域５に近い部分でアバランシェ電流が発生すると主接合領域５の端部に電流集中を引き起こし素子が破壊する可能性がある。したがって、主接合領域５に近い領域において、複数のガードリングが互いに接続された領域を設けることが有効である。これらの点を考慮すると、ガードリング全本数の１／２以下の内周側領域、さらに耐圧を向上させるためには１／３以下の内周側領域で、複数のガードリングのｐｎ接合が互いに接続された領域を設けることが好ましい。
【００２０】
主接合領域５とガードリング８のｐｎ接合を分離する位置については、上述したように複数のガードリングが互いに接続された領域をガードリングの全本数の１／２以下好ましくは１／３以下の内周側領域に設けることが好ましいことから、できるだけ内周側に設定することが好ましい。このため、主接合領域５と１本目のガードリング８の間あるいは１本目と２本目のガードリング８の間、またはその両方でｐｎ接合を分離することが好ましい。
【００２１】
導体からなるフィールドプレート１４をガードリング８に電気的に接続しても良い。フィールドプレート１４により、外部電荷の影響をさらに低減することができる。本実施形態においては、ガードリング８とフィールドプレート１４は、ガードリングの全周においてシリコン酸化膜１３に開けられるスリット状のコンタクトホールや、コーナー部に開けられるコンタクトホールを介して接続される。また、ガードリング８は各ガードリング毎に設けられる。すなわち、フィールドプレートは、複数のガードリング８が互いに接続される場合であっても、各ガードリング毎に設けられる。これにより、耐圧を向上することができる。
【００２２】
ｐｎ接合が互いに接続された複数のガードリング８からなる領域の形成方法について以下に述べる。
【００２３】
ｎ型Ｓｉウェハ表面に酸化膜を形成した後、ホト工程でレジストパターンを形成する。次に、このレジストパターンをマスクとして酸化膜をエッチングした後、イオン打込みによりｐ型のドーパントを注入する。この場合、ｎ型Ｓｉウェハに対してはIII族元素（例えばホウ素Ｂ）を打込む。次に、レジストを剥離した後、熱処理によりｐ型のドーパントを拡散してガードリング８を形成する。
【００２４】
上記の工程で、ｐｎ接合が互いに接続された複数のガードリングを形成する場合、レジストパターンの幅をドーパントの拡散長の２倍以下に設定する。また、ガードリング８を形成する工程を、活性部２の主接合領域５を形成する工程と同時に行うことにより、工程数を増加させることなく耐圧保持構造を形成することができる。
【００２５】
また、図２に示すように、ガードリング間に設けられる、ガードリングよりも低不純物濃度の領域としてｐ-層７によって、複数のガードリングのｐｎ接合を接続しても良い。この耐圧保持構造の形成方法は次のとおりである。
【００２６】
Ｓｉウェハ表面に酸化膜を形成した後、ホト工程でレジストパターンを形成する。次に、このレジストパターンをマスクとして酸化膜をエッチングした後、イオン打込みによりｐ型のドーパントを注入する。次に、レジストを剥離した後、ホト工程で別のレジストパターンを形成し、酸化膜をエッチングした後、ｐ型のドーパントを注入する。この際、ｐ-層７の不純物濃度に相当するドーズ量でドーパントを注入する。次に、レジスト剥離した後、熱処理によりドーパントを拡散してガードリング８及びｐ-層７を形成する。これらの工程を、活性部の主接合領域などの形成と同時に行うことで、工程数を増加させることなく耐圧保持構造を形成することができる。
【００２７】
以下、図１〜図４の各図が示す本発明の実施例について説明する。なお、図中、同一物あるいは相当物には同じ符号を付記する。
【実施例１】
【００２８】
図１は、本発明の第１実施例であるダイオードの要部断面図である。
【００２９】
ｎ型半導体基板において主電流が流れる活性部２の表面に、ｎ型半導体基板よりも高不純物濃度のｐ型半導体領域である主接合領域５、同様に高不純物濃度のｐ型半導体領域であるｐ+領域６、主接合領域５及びｐ+領域６よりも低不純物濃度のｐ型半導体領域であるｐ-層７が設けられる。ここで、主接合領域５のｐｎ接合とｐ+領域６のｐｎ接合はｐ-層７によって接続される。ｎ型半導体基板の裏面には、ｎ型半導体基板よりも高不純物濃度のｎ型半導体領域であるｎ+層９が設けられる。ｎ型半導体基板の表面及び裏面には、それぞれ、金属膜のような導体膜からなるアノード電極１１及びカソード電極１２が設けられる。アノード電極１１はｐ+領域６およびｐ-層７に電気的に接続され、カソード電極１２はｎ+層９に電気的に接続される。また、活性部２の表面の端部で、アノード電極１１と主接合領域５の間にシリコン酸化膜１３が設けられている。
【００３０】
この半導体基板の活性部２の周辺には、耐圧保持構造部３が設けられる。本耐圧保持構造部３において、２０本のガードリング８が設けられる。活性部２側から１本目のガードリング８のｐｎ接合は主接合領域５のｐｎ接合と接している。１本目と２本目のガードリング８の各ｐｎ接合は、接することなく互いに分離されている。さらに２本目から６本目までのガードリング８の各ｐｎ接合が互いに接続された領域が設けられている。なお、耐圧保持構造部３の最外周部には、チャネルストッパとなり、半導体基板よりも高不純物濃度のｎ型半導体領域であるｎ+層１０が設けられる。ｎ+層１０にも、フィールドプレートとして作用する金属電極１５が電気的に接続される。
【００３１】
本実施例におけるガードリング８は、レジストマスクパターンを形成し酸化膜をエッチング除去した後、III族元素であるホウ素Ｂをイオン打込みし、熱処理により拡散して形成される。これらの工程は活性部２における主接合領域５およびｐ+領域６を形成する工程と同時に行うことができる。また、２本目から６本目までのガードリング８が接続される領域は、これらのガードリング間のレジストマスク幅を拡散長の２倍以下に設定することにより形成することができる。
【００３２】
各ガードリング８には金属膜からなるフィールドプレート１４が電気的に接続される。ｐｎ接合が接続された２〜６本目のガードリングからなる領域に設けられるフィールドプレート１４についても、各ガードリングに接続された各フィールドプレートは互いに分離されている。このようにフィールドプレート１４を分離することにより、それぞれのガードリング間で電圧差が生じ、ダイオード全体の耐圧を向上することができる。
【００３３】
本実施例の耐圧保持構造では、６本目より内側の領域での酸化膜界面の不純物濃度が高くなっているため、外部電位の影響を受けにくくなっている。これにより、この領域のアバランシェ電流の発生を抑制でき主接合領域５への影響を低減することができる。また、１本目と２本目のガードリングの各ｐｎ接合が分離しているため、電圧を順方向に印加した際に耐圧保持構造部３へのキャリア注入を抑制できる。このため、本実施例のダイオードは、リカバリー時の臨界ｄｉ／ｄｔを向上するので、高速動作に適用することができる。従って、本実施例のダイオードがＩＧＢＴに逆並列に接続されるアーム回路を備えるＩＧＢＴモジュールは、高速スイッチングに適用することができる。
【実施例２】
【００３４】
図２は、本発明の第２実施例であるダイオードの要部断面図である。以下、主に第１実施例と異なる点について説明する。
【００３５】
本実施例において、ガードリング８は２０本形成され、活性部２に近い側から１本目のガードリングのｐｎ接合は活性部２における主接合領域５のｐｎ接合と分離され、１本目と２本目のガードリングの各ｐｎ接合も互いに分離されている。さらに２本目から６本目までのガードリングの間に、ガードリング８よりも低不純物濃度のｐ-層７が設けられる。すなわち、２本目から６本目までのガードリング８の各ｐｎ接合が、ｐ-層７のｐｎ接合を介して互いに接続される領域が設けられる。
【００３６】
本実施例におけるガードリングを形成する際は、レジストマスクパターンを形成し酸化膜をエッチング除去した後、III族元素であるホウ素Ｂをイオン打込みする。また、低不純物濃度のｐ-層７についても、レジストマスクパターンを形成し酸化膜をエッチングした後、ホウ素Ｂをイオン打込みする。その後、熱処理によりホウ素を拡散して形成する。これらの工程は活性部２の主接合領域５，ｐ+領域６およびｐ-層７を形成する工程と同時に行うことができる。
【００３７】
本実施例の耐圧保持構造では、６本目のガードリング８より内側の領域での酸化膜界面の不純物濃度が高くなっているため、この領域で外部電位の影響を受けにくくなっている。また、この領域のアバランシェ電流の発生を抑制でき主接合領域５への影響を低減できる。また、主接合領域５のｐｎ接合と１本目のガードリングのｐｎ接合が分離されるとともに、１本目と２本目のガードリングの各ｐｎ接合が分離されている。このため、ダイオードの順方向電圧が印加された時における耐圧保持構造部３へのキャリアの注入を抑制できる。このため、本実施によれば、リカバリー時の臨界ｄｉ／ｄｔが向上するので、ダイオードを高速動作に適用することが可能になる。したがって、第１実施例と同様に、本実施例によるダイオードを適用したＩＧＢＴモジュールは高速スイッチングに適用することができる。
【実施例３】
【００３８】
図３は、本発明の第３実施例であるＩＧＢＴの要部断面図である。
【００３９】
ｎ型半導体基板の活性部２の表面にｐ型半導体領域であるｐ層３０，フローティングｐ層１７及び主接合領域５が設けられる。また、トレンチ構造のゲート電極２０が設けられる。このゲート電極近傍にｎ+領域１６が設けられる。また、半導体基板の裏面には、半導体基板よりも高不純物濃度のｎ型半導体領域であるｎ+バッファ層１８及びｎ+バッファ層１８よりも高不純物濃度のｐ型半導体領域であるｐコレクタ層１９が設けられる。半導体基板の表面及び裏面には、それぞれ、金属膜のような導体膜からなるエミッタ電極２１及びコレクタ電極２２が設けられ、エミッタ電極２１はｐ層３０及びｎ+領域１６並びに主接合領域５に電気的に接続され、コレクタ電極２２はｐコレクタ層１９に電気的に接続される。
【００４０】
活性部２の周辺における耐圧保持構造部３において、ガードリングは２０本設けられる。活性部２側から１本目のガードリング８のｐｎ接合と主接合領域５のｐｎ接合は互いに分離されている。１〜３本目のガードリング８の各ｐｎ接合が接続され、３本目と４本目のガードリング８のｐｎ接合が互いに分離され、４〜６本目の各ガードリング８のｐｎ接合が互いに接続された領域が設けられる。
【００４１】
本実施例の耐圧保持構造では、６本目のガードリング８より内側の領域での酸化膜界面の不純物濃度が高くなっているため、この領域で外部電位の影響を受けにくくなっている。従って、この領域のアバランシェ電流の発生を抑制でき、主接合領域５への影響が低減できる。また、１本目のガードリングのｐｎ接合と主接合領域のｐｎ接合が分離されているので、スイッチング時における活性部端部における電流集中を防止することができる。従って、本実施例によれば、ＩＧＢＴを高速動作に適用することができる、さらにＩＧＢＴを適用したＩＧＢＴモジュールを高速スイッチングに適用することができる。
【実施例４】
【００４２】
図４は、本発明の第４実施例であるパワーＭＯＳＦＥＴの要部断面図である。
【００４３】
ｎ型半導体基板の活性部２の表面に、ｎ型半導体基板よりも高不純物濃度のｎ型半導体領域であるｎソース領域２３、およびｎ型半導体基板よりも高不純物濃度のｐ型の主接合領域であるｐウェル２４が設けられる。また、ゲート酸化膜２５上にゲート電極２０が設けられる。さらに、金属膜のような導体膜からなるソース電極２６が、ｎソース領域２３及びｐウェル２４と電気的に接続される。
【００４４】
活性部２の周辺の耐圧保持構造部３において、ガードリング８は５本設けられる。活性部２側から１本目のガードリング８のｐｎ接合は、活性部２におけるｐウェル２４のｐｎ接合と接続される。１本目と２本目のガードリングの各ｐｎ接合は互いに分離される。さらに、２本目のガードリングのｐｎ接合およびそれより外側のすべてのガードリング８のｐｎ接合は互いに接続されている。
【００４５】
本実施例におけるガードリングは、レジストマスクパターンを形成し酸化膜をエッチング除去した後、III族元素であるホウ素Ｂをイオン打込みし、熱処理によりホウ素拡散して形成する。これらの工程は活性部２にｐウェル２４を形成する工程と同時に行うことができる。また、ｐｎ接合が互いに接続されるガードリング８は、これらのガードリング間のレジストマスク幅を拡散長の２倍以下に設定することにより形成される。
【００４６】
第１〜３実施例と同様に、各ガードリング８には、金属膜のような導体膜からなるフィールドプレート１４が接続される。ｐｎ接合が接続しているガードリング上に設けられるフィールドプレート１４も互いに分離されている。フィールドプレート１４を分離することにより、それぞれのガードリング間で電圧差が生じ、素子全体の耐圧を向上することができる。
【００４７】
本実施例の耐圧保持構造では、ほとんどのガードリングのｐｎ接合が接続されているので、半導体基板と酸化膜の界面の不純物濃度が高くなっているため、外部電荷の影響を受けにくい。このため、耐圧が変動しにくく、半導体素子の信頼性が向上する。
【符号の説明】
【００４８】
１  半導体装置
２  活性部
３  耐圧保持構造部
４  ｎ-層
５  主接合領域
６  ｐ+領域
７  ｐ-層
８  ガードリング
９，１０  ｎ+層
１１  アノード電極
１２  カソード電極
１３  シリコン酸化膜
１４  フィールドプレート
１５  金属電極
１６  ｎ+領域
１７  フローティングｐ層
１８  ｎ+バッファ層
１９  ｐコレクタ層
２０  ゲート電極
２１  エミッタ電極
２２  コレクタ電極
２３  ｎソース領域
２４  ｐウェル
２５  ゲート酸化膜
２６  ソース電極
３０  ｐ層
【図１】
2013187344.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2013187344.tif 000007
【図６】
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