(57)【要約】【課題】カラムで共有されるデータバスの負荷を軽減させた不揮発性半導体記憶装置を提供する。【解決手段】実施形態に係る不揮発性半導体記憶装置は、カラム毎に、複数のセンスアンプブロック、複数の外向けデータラッチ、並びに、複数のセンスアンプブロック及び複数の外向けデータラッチ間のデータを送受するデータバスを有するカラムデコーダを備える。データバスは、複数のセンスアンプブロックが接続されるセンスアンプ部分と、複数の外向けデータラッチが接続されるデータラッチ部分を有する。データバスのセンスアンプ部分は、更に、データラッチ部分と隣接し、所定数のセンスアンプブロックが接続される内側部分と、当該内側部分よりもデータラッチ部分から遠く、所定数のセンスアンプブロックが接続される外側部分と、これら内側部分及び外側部分を接続／切断する第１スイッチを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の第１配線、複数の第２配線、並びに、前記第１配線及び前記第２配線で選択されてデータを不揮発に記憶する複数のメモリセルを有するセルアレイと、
所定数の前記第２配線の組からなるカラム毎に、前記第２配線を介して前記メモリセルに読み書きされるデータを保持する複数のセンスアンプブロック、外部に出力するデータを保持する複数の外向けデータラッチ、並びに、前記複数のセンスアンプブロック及び前記複数の外向けデータラッチ間のデータを送受するデータバスを有するカラムデコーダと、
前記カラムデコーダを制御する制御部と
を備え、
前記データバスは、前記複数のセンスアンプブロックが接続されるセンスアンプ部分、並びに、前記複数の外向けデータラッチが接続されるデータラッチ部分を有し、
前記データバスのセンスアンプ部分は、更に、当該データバスのデータラッチ部分と隣接し、所定数の前記センスアンプブロックが電気的に接続される内側部分、当該内側部分よりも前記データラッチ部分から遠く、所定数の前記センスアンプブロックが電気的に接続される外側部分、並びに、これら内側部分及び外側部分を電気的に接続／切断する第１スイッチを有し、
前記センスアンプ部分の内側部分に電気的に接続される前記所定数のセンスアンプブロックを内側センスアンプブロック群、前記データバスのセンスアンプ部分の外側部分に電気的に接続される前記所定数のセンスアンプブロックを外側センスアンプブロック群とし、
前記内側センスアンプブロック群のセンスアンプブロックが保持するデータに基づくデータを前記外向けデータラッチに保持させる処理を内側演算処理、前記外側センスアンプブロック群のセンスアンプブロックが保持するデータに基づくデータを前記外向けデータラッチに保持させる処理を外側演算処理とした場合、
前記制御部は、前記複数のセンスアンプブロックが保持するデータに基づくデータを前記複数の外向けデータラッチに保持させる際、前記カラムデコーダに前記内側演算処理及び前記外側演算処理を交互に実行させ、
前記データバスのセンスアンプ部分の内側部分及び前記データバスのデータラッチ部分の充電を指示する信号を内側プリチャージ信号、前記データバスのセンスアンプ部分の外側部分の充電を指示する信号を外側プリチャージ信号、前記外向けデータラッチにデータの保持を指示する信号をデータラッチ信号とした場合、
前記制御部は、前記データラッチ信号を非活性化させた状態で前記内側プリチャージ信号を活性化させ、その後、前記内側プリチャージ信号を非活性化させると共に前記データラッチ信号及び前記外側プリチャージ信号を活性化させる
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の第１配線、複数の第２配線、並びに、前記第１配線及び前記第２配線で選択されてデータを不揮発に記憶する複数のメモリセルを有するセルアレイと、
所定数の前記第２配線の組からなるカラム毎に、前記第２配線を介して前記メモリセルに読み書きされるデータを保持する複数のセンスアンプブロック、外部に出力するデータを保持する複数の外向けデータラッチ、並びに、前記複数のセンスアンプブロック及び前記複数の外向けデータラッチ間のデータを送受するデータバスを有するカラムデコーダと、
前記カラムデコーダを制御する制御部と
を備え、
前記データバスは、前記複数のセンスアンプブロックが接続されるセンスアンプ部分、並びに、前記複数の外向けデータラッチが接続されるデータラッチ部分を有し、
前記データバスのセンスアンプ部分は、更に、当該データバスのデータラッチ部分と隣接し、所定数の前記センスアンプブロックが電気的に接続される内側部分、当該内側部分よりも前記データラッチ部分から遠く、所定数の前記センスアンプブロックが電気的に接続される外側部分、並びに、これら内側部分及び外側部分を電気的に接続／切断する第１スイッチを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記センスアンプ部分の内側部分に電気的に接続される前記所定数のセンスアンプブロックを内側センスアンプブロック群、前記データバスのセンスアンプ部分の外側部分に電気的に接続される前記所定数のセンスアンプブロックを外側センスアンプブロック群とし、
前記内側センスアンプブロック群のセンスアンプブロックが保持するデータに基づくデータを前記外向けデータラッチに保持させる処理を内側演算処理、前記外側センスアンプブロック群のセンスアンプブロックが保持するデータに基づくデータを前記外向けデータラッチに保持させる処理を外側演算処理とした場合、
前記制御部は、前記複数のセンスアンプブロックが保持するデータに基づくデータを前記複数の外向けデータラッチに保持させる際、前記カラムデコーダに前記内側演算処理及び前記外側演算処理を交互に実行させる
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記データバスのセンスアンプ部分の内側部分及び前記データバスのデータラッチ部分の充電を指示する信号を内側プリチャージ信号、前記データバスのセンスアンプ部分の外側部分の充電を指示する信号を外側プリチャージ信号、前記外向けデータラッチにデータの保持を指示する信号をデータラッチ信号とした場合、
前記制御部は、前記データラッチ信号を非活性化させた状態で前記内側プリチャージ信号を活性化させ、その後、前記内側プリチャージ信号を非活性化させると共に前記データラッチ信号及び前記外側プリチャージ信号を活性化させる
ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
前記データバスのデータラッチ部分は、更に、当該データバスのセンスアンプ部分と隣接し、所定数の前記外向けデータラッチが電気的に接続される内側部分、当該内側部分よりも前記センスアンプ部分から遠く、所定数の前記外向けデータラッチが電気的に接続される外側部分、並びに、これら内側部分及び外側部分を電気的に接続／切断する第２スイッチを有する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の１つであるＮＡＮＤ型フラッシュメモリのメモリセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットは、両端にそれぞれ選択ゲートトランジスタが設けられており、これらを介してビット線とソース線に接続されている。また、ＮＡＮＤセルユニット内のメモリセルの制御ゲートは、それぞれ異なるワード線に接続されている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース、ドレインを共有して直列接続されていること、選択ゲートトランジスタやそれらのビット線コンタクトやソース線コンタクトが複数のメモリセルで共有されていることから単位メモリセルのサイズを小さくすることができる。更に、ＮＡＮＤ型フラッシュメモリは、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため、チップ全体の微細化が容易であり、大容量も実現することができる。
【０００４】
しかし、近年のメモリセルの微細化に伴い、メモリセルアレイに含まれるメモリセル数も増大しており、これに比例して、周辺回路の回路面積も増大している。そして、周辺回路の回路面積の増大は、例えばセンスアンプやデータラッチなど周辺回路の素子間のデータ送受に用いるデータバスも長大化に繋がる。この場合、データバスに対する充放電に時間が掛かるため、データ読み出し或いはデータ書き込みの処理が遅くなったり、データバスに対する充放電時のピーク電流が増大してしまったりといった問題が生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−１９０６９４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
カラムで共有されるデータバスの負荷を軽減させた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、複数の第１配線、複数の第２配線、並びに、前記第１配線及び前記第２配線で選択されてデータを不揮発に記憶する複数のメモリセルを有するセルアレイと、所定数の前記第２配線の組からなるカラム毎に、前記第２配線を介して前記メモリセルに読み書きされるデータを保持する複数のセンスアンプブロック、外部に出力するデータを保持する複数の外向けデータラッチ、並びに、前記複数のセンスアンプブロック及び前記複数の外向けデータラッチ間のデータを送受するデータバスを有するカラムデコーダと、前記カラムデコーダを制御する制御部とを備え、前記データバスは、前記複数のセンスアンプブロックが接続されるセンスアンプ部分、並びに、前記複数の外向けデータラッチが接続されるデータラッチ部分を有し、前記データバスのセンスアンプ部分は、更に、当該データバスのデータラッチ部分と隣接し、所定数の前記センスアンプブロックが接続される内側部分、当該内側部分よりも前記データラッチ部分から遠く、所定数の前記センスアンプブロックが接続される外側部分、並びに、これら内側部分及び外側部分を電気的に接続／切断する第１スイッチを有することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】同実施形態に係る不揮発性半導体記憶装置のカラムデコーダの構成を示す図である。
【図３】同実施形態に係る不揮発性半導体記憶装置におけるカラムデコータのセンスアンプブロックの構成を示す図である。
【図４】同実施形態に係る不揮発性半導体記憶装置のカラムデコーダにおける演算処理の概要を説明する図である。
【図５】同実施形態に係る不揮発性半導体記憶装置のカラムデコーダにおける演算処理時の制御信号の波形を示す図である。
【図６】第２の実施形態に係る不揮発性半導体記憶装置のカラムデコーダの構成を示す図である。
【図７】同実施形態に係る不揮発性半導体記憶装置のカラムデコーダにおける演算処理の概要を説明する図である。
【図８】同実施形態に係る不揮発性半導体記憶装置のカラムデコーダにおける演算処理時の制御信号の波形を示す図である。
【図９】第１の実施形態に対する比較例に係る不揮発性半導体記憶装置のカラムデコーダの構成を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
【００１０】
［第１の実施形態］
＜全体構成＞
ここでは、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【００１１】
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリ２１（不揮発性半導体記憶装置）のブロック図である。図１に示すように、このＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１、カラムデコーダ２、ロウデコーダ３、コントローラ４、入出力バッファ５、ＲＯＭヒューズ６、及び電圧発生回路７から構成されている。コントローラ４は、メモリセルアレイ１に対する制御部を構成するものである。
【００１２】
メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス配列されて構成されている。１つのＮＡＮＤセルユニット１０は、複数個直列に接続されたメモリセルＭＣ（ＭＣ０、ＭＣ１、・・・、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。
【００１３】
図示は省略するが、１つのメモリセルＭＣは、周知の通り、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に電荷蓄積層としての浮遊ゲート電極を有し、その浮遊ゲート電極上に、ゲート間絶縁膜を介して制御ゲート電極を形成したものとすることができる。制御ゲートは、ワード線の１つに接続される。
【００１４】
選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。
【００１５】
ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、・・・、ＷＬ３１）に接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲートは、ワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１つのワード線ＷＬを共有する複数のメモリセルの集合は、１ページ或いは２ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。
【００１６】
図１に示すように、メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、・・・、ＢＬＫｎ）が構成される。これらの複数ブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウエル（ＣＰＷＥＬＬ）内に形成されている。
【００１７】
メモリセルアレイ１のビット線ＢＬには、カラムデコーダ２が接続されている。カラムデコーダ２は、メモリセルＭＣから読み出したデータを検知し保持する複数のセンスアンプブロックと、入出力バッファを介して外部から入力されるデータ或いは入出力バッファを介して外部に出力するデータを保持する複数のデータラッチを有する。ロウデコーダ３（ワード線ドライバを含む）は、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。
【００１８】
入出力バッファ５は、カラムデコーダ２と外部入出力端子との間でデータの送受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【００１９】
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはカラムデコーダ２に転送され、アドレスデータはカラムデコーダ２やロウデコーダ３に転送される。
【００２０】
また、コントローラ４は、外部制御信号に基づいて、読み出し、書き込み・消去のシーケンス制御、印加電圧の制御等を行う。
【００２１】
電圧発生回路７は、複数個の昇圧回路１１と、パルス発生回路１２とを備えている。昇圧回路１１は、それぞれ周知のチャージポンプ回路（チャージポンプ回路ＣＰ１、ＣＰ２、・・・、ＣＰｎ）から構成され得る。電圧発生回路７は、コントローラ４からの制御信号に基づいて、駆動される昇圧回路１１の数を切替え、さらにパルス発生回路１２を制御して、所望のパルス電圧を発生させる。
＜カラムデコーダ＞
ここでは、カラムデコーダ２について詳述する。
【００２２】
先ず、本実施形態のカラムデコーダ２の構成について説明する。
図２は、本実施形態のカラムデコーダ２の構成を示す図である。また、図３は、本実施形態のカラムデコーダ２のセンスアンプブロックＳＡＢの構成を示す図である。
【００２３】
メモリセルアレイ１中では、Ｊ本（例えば、Ｊ＝１６）のビット線ＢＬに沿ったメモリセルＭＣが１つのカラムを構成する。そして、カラムデコーダ２には、カラム毎に、そのビット線ＢＬの本数Ｊに応じた数のセンスアンプブロックＳＡＢ及び外向けデータラッチＸＤＬ（以下、単に「データラッチＸＤＬ」と呼ぶこともある）が設けられている。１つのカラムの複数のビット線ＢＬを同時に読み出し対象とする読み出し方式（以下、「ＡＢＬ方式」と呼ぶ）が採用される場合、ビット線ＢＬの数Ｊに合わせてＪ個のセンスアンプブロックＳＡＢ及びデータラッチＸＤＬが設けられる。以下では、ＡＢＬ方式が採用されている場合を例にして説明する。なお、本実施形態がＡＢＬ方式に限定されるものでないことは言うまでもない。例えば、本実施形態は、奇数ビット線と偶数ビット線を交互に読み出す奇数／偶数方式にも適用することができる。
【００２４】
図２の場合、カラムデコーダ２は、カラム毎に、１６個のセンスアンプブロックＳＡＢ＜０＞〜＜１５＞、１６個のデータラッチＸＤＬ＜０＞〜＜１５＞、並びに、これらセンスアンプブロックＳＡＢ及びデータラッチＸＤＬ間のデータを転送するデータバスＤＢＵＳを有する。
【００２５】
データバスＤＢＵＳは、センスアンプブロックＳＡＢが接続されるセンスアンプ部分と、データラッチＸＤＬが接続されるデータラッチ部分に大別することができる。更に、データバスＤＢＵＳのセンスアンプ部分は、データラッチ部分と隣接し、センスアンプブロックＳＡＢ＜０＞〜＜７＞が接続される内側部分と、この内側部分よりもデータラッチ部分から遠く、センスアンプブロックＳＡＢ＜８＞〜＜１５＞が接続される外側部分とに分れる。これらセンスアンプ部分の内側部分と外側部分は、制御信号ＡＳＷで制御されるｎ型のトランジスタＱＡ（第１スイッチ）を介して接続されている。換言すれば、データバスＤＢＵＳは、トランジスタＱＡを境に、センスアンプ部分の外側部分と、センスアンプ部分の内側部分及びデータラッチ部分からなる部分とに電気的に接続／切断可能に形成されている。以下において、データバスＤＢＵＳのうち、センスアンプ部分の内側部分からなる部分を第１部分データバスＤＢＵＳ１、センスアンプ部分の外側部分及びデータラッチ部分からなる部分を第２部分データバスＤＢＵＳ２と呼ぶ。また、第２部分データバスＤＢＵＳ２に接続されるセンスアンプブロックＳＡＢ＜０＞〜＜７＞からなるまとまりを内側センスアンプブロック群、第１部分データバスＤＢＵＳ１に接続されるセンスアンプブロックＳＡＢ＜８＞〜＜１５＞からなるまとまりを外側センスアンプブロック群と呼ぶ。
【００２６】
データバスＤＢＵＳは、更に、制御信号ＤＰＣｎ１で制御され、第１部分データバスＤＢＵＳ１をプリチャージするｐ型のトランジスタＱＤＰＣ１、並びに、制御信号ＤＰＣｎ２で制御され、第２部分データバスＤＢＵＳ２をプリチャージするｐ型のトランジスタＱＤＰＣ２を有する。
【００２７】
センスアンプブロックＳＡＢはそれぞれ、図３に示すように、センスアンプＳＡ、センスラッチＳＬ、並びに、２つのデータラッチＤＬ１、ＤＬ２によって構成されている。センスアンプＳＡは、ローカルバスＬＢＵＳを介して、センスラッチＳＬ、データラッチＤＬ１及びＤＬ２と接続されている。また、センスアンプＳＡは、センスノードＳＥＮ、制御信号ＳＡＳＷで制御されるｎ型のトランジスタＱＳＡを介してデータバスＤＢＵＳに接続されている。また、ローカルバスＬＢＵＳは、制御信号ＬＰＣｎで制御されるｐ型のトランジスタＱＬＰＣを介して高電圧Ｖｄｄｓａに接続される。つまり、このトランジスタＱＬＰＣをオンさせることで、ローカルバスＬＢＵＳを充電することができる。
【００２８】
なお、センスアンプブロックＳＡＢにデータラッチが２つ有るのは、１つのメモリセルＭＣに対し２ビットのデータを格納可能（２ビット／セル）とするためである。したがって、１つのメモリセルＭＣに１ビットのデータだけを記憶する場合であれば、データラッチＤＬ２は省略することもできる。また、１つのメモリセルＭＣに３ビット以上のデータを記憶する場合であれば、データラッチＤＬ１、ＤＬ２に加えて更にデータラッチを設ければ良い。
【００２９】
外向けデータラッチＸＤＬは、いわゆるデータキャッシュとして用いられるデータラッチであり、入出力バッファ５から供給されるデータを一時保持する機能を有している。このデータラッチＸＤＬは、センスアンプブロックＳＡＢよりもメモリセルアレイ１から見て遠い位置に形成されている。即ち、センスアンプブロックＳＡＢは、メモリセルアレイ１とデータラッチＸＤＬとに挟まれた位置に形成されている。
【００３０】
次に、本実施形態のカラムデコーダ２の動作について説明する。ここでは、データ読み出し時或いはデータ書き込み時に伴うロウデコーダ２内の処理のうち、センスアンプブロックＳＡＢ＜ｊ＞（ｊ＝０〜１５）が保持するデータに基づくデータをデータラッチＸＤＬ＜ｊ＞に保持させる動作について説明する。以下では、この動作のことを単に「演算処理」と呼ぶことにする。
【００３１】
図４は、本実施形態のカラムデコーダ２における演算処理の概要を説明する図である。図４において、センサアンプブロックＳＡＢ＜ｊ＞は、データバスＤＢＵＳに対して、制御信号ＳＡＳＷ＜ｊ＞で制御されるｎ型のトランジスタＱＳＡ＜ｊ＞によって電気的に接続されるものとし、データラッチＸＬＤ＜ｊ＞は、データバスＤＢＵＳに対して、制御信号ＸＤＬＳＷ＜ｊ＞で制御されるｎ型のトランジスタＱＸＤＬ＜ｊ＞によって電気的に接続されるものとする。
【００３２】
本実施形態の演算処理では、図４に示すように、始めに内側演算処理（図４中のＳ１１）を実行し、続いて、外側演算処理（図４中のＳ１２）を実行し、その後、内側演算処理と外側演算処理を交互に繰り返し実行する。ここで、内側演算処理とは、内側センスアンプブロック群のセンスアンプブロックＳＡＢ＜ｊ１＞（ｊ１＝０〜７）及びデータラッチＸＤＬ＜ｊ１＞間の演算処理をいう。また、外側演算処理とは、外側センスアンプブロック群のセンスアンプブロックＳＡＢ＜ｊ２＞（ｊ２＝８〜１５）及びデータラッチＸＤＬ＜８＞〜＜１５＞間の演算処理をいう。
【００３３】
それでは、図５に示すカラムデコーダ２における演算処理時の制御信号の波形を参照しながら本実施形態の演算処理をより詳細に説明することとする。なお、図５に示す各制御信号は、制御部であるコントローラ４から送信されても良いし、カラムデコーダ２内で生成されても良い。
【００３４】
内側演算処理Ｓ１１では、予め、制御信号はそれぞれ、ＤＰＣｎ２＝‘Ｈ’（内側プリチャージ信号）、ＤＰＣｎ１＝‘Ｈ’（外側プリチャージ信号）、ＳＡＳＷ＜ｊ＞＝‘Ｌ’、ＡＳＷ＝‘Ｌ’、ＸＤＬＳＷ＜ｊ＞＝‘Ｌ’（データラッチ信号）となっている。その結果、第１部分データバスＤＢＵＳ１及び第２部分データバスＤＢＵＳ２に対するプリチャージは停止している。センスアンプブロックＳＡＢ＜ｊ＞及びデータラッチＸＤＬ＜ｊ＞は、データバスＤＢＵＳから電気的に切断されている。また、第２部分データバスＤＢＵＳ２は、第１部分データバスＤＢＵＳ１から電気的に切断されている。
【００３５】
この状態において、始めに、クロックＣＬＫ＜１１＞が立ち上がると、制御信号ＤＰＣｎ２が‘Ｌ’に立ち下がる（活性化）。その結果、第２部分データバスＤＢＵＳ２に対するプリチャージが開始される。
【００３６】
続いて、クロックＣＬＫ＜１３＞が立ち上がると、制御信号ＤＰＣｎ２が‘Ｈ’に立ち上がる（非活性化）。その結果、第２部分データバスＤＢＵＳ２に対するプリチャージが終了する。ここで、クロックＣＬＫ＜１１＞の立ち上がりからクロックＣＬＫ＜１３＞の立ち上がりまでの期間で演算処理に必要な第２部分データバスＤＢＵＳ２に対するプリチャージは完了するものとする。
【００３７】
続いて、クロックＣＬＫ＜１３＞が立ち下がると、制御信号ＳＡＳＷ＜ｊ１´＞（ｊ１´は、ｊ１のいずれか１つ）が‘Ｈ’に立ち上がる（活性化）。その結果、トランジスタＱＳＡ＜ｊ１´＞がオンし、センスアンプブロックＳＡＢ＜ｊ１´＞が保持するデータに基づいて第２部分データバスＤＢＵＳ２の電位が変化し始める。
【００３８】
続いて、クロックＣＬＫ＜１４＞が立ち下がると、制御信号ＸＤＬＳＷ＜ｊ１´＞が‘Ｈ’に立ち上がる（活性化）。その結果、トランジスタＱＸＤＬ＜ｊ１´＞がオンし、第２部分データバスＤＢＵＳ２の電位に応じたデータがデータラッチＸＤＬ＜ｊ１´＞に格納される。
【００３９】
続いて、クロックＣＬＫ＜１５＞が立ち上がると、制御信号ＤＰＣｎ１が‘Ｌ’に立ち下がる（活性化）。その結果、第１部分データバスＤＢＵＳ１に対するプリチャージが開始される。
【００４０】
続いて、クロックＣＬＫ＜１７＞が立ち上がると、制御信号ＤＰＣｎ１が‘Ｈ’に立ち上がる（非活性化）。その結果、第１部分データバスＤＢＵＳ１に対するプリチャージが終了する。ここで、クロックＣＬＫ＜１５＞の立ち上がりからクロックＣＬＫ＜１７＞の立ち上がりまでの期間で演算処理に必要な第１部分データバスＤＢＵＳ１に対するプリチャージが完了するものとする。
【００４１】
最後に、クロックＣＬＫ＜１７＞が立ち下がると、制御信号ＳＡＳＷ＜ｊ１´＞及びＸＤＬＳＷ＜ｊ１´＞が‘Ｌ’に立ち下がる（非活性化）。その結果、トランジスタＱＳＡ＜ｊ１´＞及びＱＸＤＬ＜ｊ１´＞がオフし、センスアンプブロックＳＡＢ＜ｊ１´＞及びデータラッチＸＤＬ＜ｊ１´＞がデータバスＤＢＵＳから電気的に切断される。この状態で、カラムデコーダ２は、続く外側演算処理Ｓ１２に備える。
【００４２】
外側演算処理Ｓ１２は、内側演算処理Ｓ１１完了時の状態から始まる。つまり、制御信号はそれぞれ、ＤＰＣｎ２＝‘Ｈ’、ＤＰＣｎ１＝‘Ｈ’、ＳＡＳＷ＜ｊ＞＝‘Ｌ’、ＡＳＷ＝ＢＳＷ＝‘Ｌ’、ＸＤＬＳＷ＜ｊ＞＝‘Ｌ’となっている。その結果、第１部分データバスＤＢＵＳ１及び第２部分データバスＤＢＵＳ２に対するプリチャージは停止している。センスアンプブロックＳＡＢ＜ｊ＞及びデータラッチＸＤＬ＜ｊ＞は、データバスＤＢＵＳから電気的に切断されている。また、第２部分データバスＤＢＵＳ２は、第１部分データバスＤＢＵＳ１から電気的に切断されている。
【００４３】
この状態において、始めに、クロックＣＬＫ＜２１＞が立ち上がると、制御信号ＤＰＣｎ２が‘Ｌ’に立ち下がる（活性化）。その結果、第２部分データバスＤＢＵＳ２に対するプリチャージが開始される。
【００４４】
続いて、クロックＣＬＫ＜２１＞が立ち下がると、制御信号ＳＡＳＷ＜ｊ２´＞（ｊ２´は、ｊ２のいずれか１つ）が‘Ｈ’に立ち上がる（活性化）。その結果、トランジスタＱＳＡ＜ｊ２´＞がオンし、センスアンプブロックＳＡＢ＜ｊ２´＞が保持するデータに基づいて第１部分データバスＤＢＵＳ１の電位が変化し始める。
【００４５】
続いて、クロックＣＬＫ＜２３＞が立ち上がると、制御信号ＤＰＣｎ２が‘Ｈ’に立ち上がる（非活性化）。その結果、第２部分データバスＤＢＵＳ２に対するプリチャージが終了する。ここで、クロックＣＬＫ＜２１＞の立ち上がりからクロックＣＬＫ＜２３＞の立ち上がりまでの期間で演算処理に必要な第２部分データバスＤＢＵＳ２に対するプリチャージは完了するものとする。
【００４６】
続いて、クロックＣＬＫ＜２３＞が立ち下がると、制御信号ＡＳＷが‘Ｈ’に立ち上がる（活性化）。その結果、トランジスタＱＡがオンし、第２部分データバスＤＢＵＳ２が、第１部分データバスＤＢＵＳ１と電気的に接続される。これによって、第２部分データバスＤＢＵＳ２も、センスアンプブロックＳＡＢ＜ｊ２´＞のデータに基づいて電位が変化し始める。
【００４７】
続いて、クロックＣＬＫ＜２４＞が立ち下がると、制御信号ＸＤＬＳＷ＜ｊ２´＞が‘Ｈ’に立ち上がる（活性化）。その結果、トランジスタＱＸＤＬ＜ｊ２´＞がオンし、データバスＤＢＵＳの電位に応じたデータがデータラッチＸＤＬ＜ｊ２´＞に格納される。
【００４８】
最後に、クロックＣＬＫ＜２７＞が立ち下がると、制御信号ＳＡＳＷ＜ｊ２´＞及びＸＤＬＳＷ＜ｊ２´＞が‘Ｌ’に立ち下がる（非活性化）。その結果、トランジスタＱＳＡ＜ｊ２´＞及びＱＸＤＬ＜ｊ２´＞がオフし、センスアンプブロックＳＡＢ＜ｊ２´＞及びデータラッチＸＤＬ＜ｊ２´＞がデータバスＤＢＵＳから電気的に切断される。また、制御信号ＡＳＷも‘Ｌ’に立ち下がる（非活性化）。その結果、トランジスタＱＡがオフし、第２部分データバスＤＢＵＳ２が、第１部分データバスＤＢＵＳ１から電気的に切断される。この状態で、カラムデコーダ２は、続く内側演算処理Ｓ１１に備える。
【００４９】
以上の動作を、例えば、センスアンプブロックＳＡＢ＜０＞及びデータラッチＸＤＬ＜０＞間の内側演算処理Ｓ１１、センスアンプブロックＳＡＢ＜１＞及びデータラッチＸＤＬ＜１＞間の外側演算処理Ｓ１２、センスアンプブロックＳＡＢ＜２＞及びデータラッチＸＤＬ＜２＞間の内側演算処理Ｓ１１、・・・、センスアンプブロックＳＡＢ＜１４＞及びデータラッチＸＤＬ＜１４＞間の外側演算処理Ｓ１２、センスアンプブロックＳＡＢ＜７＞及びデータラッチＸＤＬ＜７＞間の内側演算処理Ｓ１１、センスアンプブロックＳＡＢ＜１５＞及びデータラッチＸＤＬ＜１５＞間の外側演算処理Ｓ１２の順に交互に繰り返す。これによって、カラム内の全ての演算処理を実行することができる。
【００５０】
次に、比較例を用いて、本実施形態の効果を説明する。
図９は、本実施形態の比較例に係る不揮発性半導体記憶装置のカラムデコーダの構成を示す図である。図２と同様の構成については、同じ符号を付している。
【００５１】
本比較例のカラムデコーダは、データバスＤＢＵＳに、データバスＤＢＵＳを電気的に分離するトランジスタが設けられていない点で、図２に示す本実施形態のカラムデコーダ２の構成と異なる。
【００５２】
この場合、１組のセンスアンプグロックＳＡＢ＜ｊ＞及びデータラッチＸＤＬ＜ｊ＞間の演算処理を行う度に、データバスＤＢＵＳ全体を充放電させる必要がある。この場合、データバスＤＢＵＳの充放電に要する時間が長くなるばかりでなく、ピーク電流も高くなってしまう。
【００５３】
その点、本実施形態の場合、第１部分データバスＤＢＵＳ１と第２部分データバスＤＢＵＳ２とを電気的に切断することができる。
【００５４】
この場合、内側演算処理Ｓ１１では、第２部分データバスＤＢＵＳ２のみを充放電すれば良いため、比較例と比べて、データバスＤＢＵＳの充放電に要する時間を短縮することができる。また、内側演算処理Ｓ１１におけるデータラッチＸＤＬ＜ｊ１´＞による第２部分データバスＤＢＵＳ２のデータの取り込みの間（クロックＣＬＫ＜１４＞の立ち下がりからクロックＣＬＫ＜１７＞の立ち下がりの間）に、第１部分データバスＤＢＵＳ１をプリチャージしておくことができる。これによって、外側演算処理Ｓ１２では、第２部分データバスＤＢＳＵ２のみをプリチャージすれば良いため、比較例と比べて、データバスＤＢＵＳのプリチャージに要する時間を短縮することができる。更に、本実施形態では、第１部分データバスＤＢＵＳ１と第２部分データバスＤＢＵＳ２のプリチャージを時間的に分散して行うため、比較例と比べて、ピーク電流を低減することができる。
【００５５】
つまり、本実施形態によれば、比較例と比べ、データバスに１つのトランジスタを増設するだけで、カラムデコーダ内の演算処理に要する時間の短縮及びピーク電流の低減を図ることができる。
【００５６】
［第２の実施形態］
第１の実施形態では、データバスのうち、センスアンプ部分だけを内側部分と外側部分に電気的に接続／切断することで、カラムデコーダ内における演算処理に要する時間及びピーク電流の低減を図った。これに対し、第２の実施形態では、更に、データラッチ部分についてもトランジスタを設け、データバスを電気的に接続／切断可能に構成する。
【００５７】
図６は、本実施形態のカラムデコーダ２の構成を示す図である。
本実施形態のカラムデコーダ２では、データバスＤＢＵＳが、データラッチ部分をセンスアンプ部分と隣接し、データラッチＸＤＬ＜０＞〜＜７＞が接続される内側部分と、この内側部分よりもセンスアンプ部分から遠く、データラッチ＜８＞〜＜１５＞が接続される外側部分とに分れる。これらデータラッチ部分の内側部分と外側部分は、制御信号ＢＳＷで制御されるｎ型のトランジスタＱＢ（第２スイッチ）を介して接続されている。換言すれば、データバスＤＢＵＳは、トランジスタＱＡ（第１スイッチ）及びＱＢによって、３つの部分に電気的に接続／切断可能に形成されている。以下において、トランジスタＱＡよりもメモリセルアレイ１側にある部分を第１部分データバスＤＢＵＳ１、トランジスタＱＡ及びＱＢ間にある部分を第２部分データバスＤＢＵＳ２、トランジスタＱＢよりも入出力バッファ５側にある部分を第３部分データバスＤＢＵＳ３と呼ぶ。また、第２部分データバスＤＢＵＳ２に接続されるセンスアンプブロックＳＡＢ＜０＞〜＜７＞からなるまとまりを内側センスアンプブロック群、第１部分データバスＤＢＵＳ１に接続されるセンスアンプブロックＳＡＢ＜８＞〜＜１５＞からなるまとまりを外側センスアンプブロック群、第２部分データバスＤＢＵＳ２に接続されるデータラッチＸＤＬ＜０＞〜＜７＞からなるまとまりを内側データラッチ群、第３部分データバスＤＢＵＳ３に接続されるデータラッチＸＤＬ＜８＞〜＜１５＞からなるまとまりを外側データラッチ群と呼ぶ。
【００５８】
データバスＤＢＵＳは、更に、制御信号ＤＰＣｎ１で制御され、第１部分データバスＤＢＵＳ１をプリチャージするｐ型のトランジスタＱＤＰＣ１、制御信号ＤＰＣｎ２で制御され、第２部分データバスＤＢＵＳ２をプリチャージするｐ型のトランジスタＱＤＰＣ２、並びに、制御信号ＤＰＣｎ３で制御され、第３部分データバスＤＢＵＳ３をプリチャージするｐ型のトランジスタＱＤＰＣ３を有する。
【００５９】
次に、本実施形態のカラムデコーダ２の演算処理時の動作について説明する。
図７は、本実施形態のカラムデコーダ２における演算処理の概要を説明する図である。図７において、センサアンプブロックＳＡＢ＜ｊ＞は、データバスＤＢＵＳに対して、制御信号ＳＡＳＷ＜ｊ＞で制御されるｎ型のトランジスタＱＳＡ＜ｊ＞によって電気的に接続されるものとし、データラッチＸＬＤ＜ｊ＞は、データバスＤＢＵＳに対して、制御信号ＸＤＬＳＷ＜ｊ＞で制御されるｎ型のトランジスタＱＸＤＬ＜ｊ＞によって電気的に接続されるものとする。
【００６０】
本実施形態の演算処理では、図７に示すように、始めに内側演算処理（図７中のＳ２１）を実行し、続いて、外側演算処理（図７中のＳ２２）を実行し、その後、内側演算処理と外側演算処理を交互に繰り返し実行する。ここで、内側演算処理とは、内側センスアンプブロック群のセンスアンプブロックＳＡ＜ｊ１＞（ｊ１＝０〜７）及び内側データラッチ群のデータラッチＸＤＬ＜ｊ１＞間の演算処理をいう。また、外側演算処理とは、外側センスアンプブロック群のセンスアンプブロックＳＡ＜ｊ２＞（ｊ２＝８〜１５）及び外側データラッチ群のデータラッチＸＤＬ＜ｊ２＞間の演算処理をいう。
【００６１】
それでは、図８に示すカラムデコーダ２における演算処理時の制御信号の波形を参照しながら本実施形態の演算処理をより詳細に説明することとする。なお、図８に示す各制御信号は、制御部であるコントローラ４から送信されても良いし、カラムデコーダ２内で生成されても良い。
【００６２】
内側演算処理Ｓ２１では、予め、制御信号はそれぞれ、ＤＰＣｎ３＝‘Ｈ’（外側プリチャージ信号の１つ）、ＤＰＣｎ２＝‘Ｈ’（内側プリチャージ信号）、ＤＰＣｎ１＝‘Ｈ’（外側プリチャージ信号の１つ）、ＳＡＳＷ＜ｊ＞＝‘Ｌ’、ＡＳＷ＝ＢＳＷ＝‘Ｌ’、ＸＤＬＳＷ＜ｊ＞＝‘Ｌ’（データラッチ信号）となっている。その結果、第１部分データバスＤＢＵＳ１、第２部分データバスＤＢＵＳ２及び第３部分データバスＤＢＵＳ３に対するプリチャージは停止している。センスアンプブロックＳＡＢ＜ｊ＞及びデータラッチＸＤＬ＜ｊ＞は、データバスＤＢＵＳから電気的に切断されている。また、第２部分データバスＤＢＵＳ２は、第１部分データバスＤＢＵＳ１から電気的に切断されている。同様に、第３部分データバスＤＢＵＳ３も、第２部分データバスＤＢＵＳ２から電気的に切断されている。
【００６３】
この状態において、始めに、クロックＣＬＫ＜１１＞が立ち上がると、制御信号ＤＰＣｎ２が‘Ｌ’（活性化）に立ち下がる。その結果、第２部分データバスＤＢＵＳ２に対するプリチャージが開始される。
【００６４】
続いて、クロックＣＬＫ＜１３＞が立ち上がると、制御信号ＤＰＣｎ２が‘Ｈ’に立ち上がる（非活性化）。その結果、第２部分データバスＤＢＵＳ２に対するプリチャージが終了する。ここで、クロックＣＬＫ＜１１＞の立ち上がりからクロックＣＬＫ＜１３＞の立ち上がりまでの期間で演算処理に必要な第２部分データバスＤＢＵＳ２に対するプリチャージは完了するものとする。
【００６５】
続いて、クロックＣＬＫ＜１３＞が立ち下がると、制御信号ＳＡＳＷ＜ｊ１´＞（ｊ１´は、ｊ１のいずれか１つ）が‘Ｈ’に立ち上がる（活性化）。その結果、トランジスタＱＳＡ＜ｊ１´＞がオンし、センスアンプブロックＳＡＢ＜ｊ１´＞が保持するデータに基づいて第２部分データバスＤＢＵＳ２の電位が変化し始める。
【００６６】
続いて、クロックＣＬＫ＜１４＞が立ち下がると、制御信号ＸＤＬＳＷ＜ｊ１´＞が‘Ｈ’に立ち上がる（活性化）。その結果、トランジスタＱＸＤＬ＜ｊ１´＞がオンし、第２部分データバスＤＢＵＳ２の電位に応じたデータがデータラッチＸＤＬ＜ｊ１´＞に格納される。
【００６７】
続いて、クロックＣＬＫ＜１５＞が立ち上がると、制御信号ＤＰＣｎ１及びＤＰＣｎ３が‘Ｌ’に立ち下がる（活性化）。その結果、第１部分データバスＤＢＵＳ１及び第３部分データバスＤＢＵＳ３に対するプリチャージが開始される。
【００６８】
続いて、クロックＣＬＫ＜１７＞が立ち上がると、制御信号ＤＰＣｎ１及びＤＰＣｎ３が‘Ｈ’に立ち上がる（非活性化）。その結果、第１部分データバスＤＢＵＳ１及び第３部分データバスＤＢＵＳ３に対するプリチャージが終了する。ここで、クロックＣＬＫ＜１５＞の立ち上がりからクロックＣＬＫ＜１７＞の立ち上がりまでの期間で演算処理に必要な第１部分データバスＤＢＵＳ１及び第３部分データバスＤＢＵＳ３に対するプリチャージが完了するものとする。
【００６９】
最後に、クロックＣＬＫ＜１７＞が立ち下がると、制御信号ＳＡＳＷ＜ｊ１´＞及びＸＤＬＳＷ＜ｊ１´＞が‘Ｌ’に立ち下がる（非活性化）。その結果、トランジスタＱＳＡ＜ｊ１´＞及びＱＸＤＬ＜ｊ１´＞がオフし、センスアンプブロックＳＡＢ＜ｊ１´＞及びデータラッチＸＤＬ＜ｊ１´＞がデータバスＤＢＵＳから電気的に切断される。この状態で、カラムデコーダ２は、続く外側演算処理Ｓ２２に備える。
【００７０】
外側演算処理Ｓ２２では、内側演算処理Ｓ２１完了時の状態から始まる。つまり、制御信号はそれぞれ、ＤＰＣｎ３＝‘Ｈ’、ＤＰＣｎ２＝‘Ｈ’、ＤＰＣｎ１＝‘Ｈ’、ＳＡＳＷ＜ｊ＞＝‘Ｌ’、ＡＳＷ＝ＢＳＷ＝‘Ｌ’、ＸＤＬＳＷ＜ｊ＞＝‘Ｌ’となっている。その結果、第１部分データバスＤＢＵＳ１、第２部分データバスＤＢＵＳ２及び第３部分データバスＤＢＵＳ１に対するプリチャージは停止している。センスアンプブロックＳＡＢ＜ｊ＞及びデータラッチＸＤＬ＜ｊ＞は、データバスＤＢＵＳから電気的に切断されている。また、第２部分データバスＤＢＵＳ２は、第１部分データバスＤＢＵＳ１から電気的に切断されている。同様に、第３部分データバスＤＢＵＳ３も、第２部分データバスＤＢＵＳ２から電気的に切断されている。
【００７１】
この状態において、始めに、クロックＣＬＫ＜２１＞が立ち上がると、制御信号ＤＰＣｎ２が‘Ｌ’に立ち下がる（活性化）。その結果、第２部分データバスＤＢＵＳ２に対するプリチャージが開始される。
【００７２】
続いて、クロックＣＬＫ＜２１＞が立ち下がると、制御信号ＳＡＳＷ＜ｊ２´＞（ｊ２´は、ｊ２のいずれか１つ）が‘Ｈ’に立ち上がる（活性化）。その結果、トランジスタＱＳＡ＜ｊ２´＞がオンし、センスアンプブロックＳＡＢ＜ｊ２´＞が保持するデータに基づいて第１部分データバスＤＢＵＳ１の電位が変化し始める。
【００７３】
続いて、クロックＣＬＫ＜２３＞が立ち上がると、制御信号ＤＰＣｎ２が‘Ｈ’に立ち上がる（非活性化）。その結果、第２部分データバスＤＢＵＳ２に対するプリチャージが終了する。ここで、クロックＣＬＫ＜２１＞の立ち上がりからクロックＣＬＫ＜２３＞の立ち上がりまでの期間で演算処理に必要な第２部分データバスＤＢＵＳ２に対するプリチャージは完了するものとする。
【００７４】
続いて、クロックＣＬＫ＜２３＞が立ち下がると、制御信号ＡＳＷ及びＢＳＷが‘Ｈ’に立ち上がる（活性化）。その結果、トランジスタＱＡ及びＱＢがオンし、第１部分データバスＤＢＵＳ１、第２部分データバスＤＢＵＳ２及び第３部分データバスＤＢＵＳ３が電気的に相互に接続される。これによって、第１部分データバスＤＢＵＳ１及び第３部分データバスＤＢＵＳ３も、センスアンプブロックＳＡＢ＜ｊ２´＞のデータに基づいて電位が変化し始める。
【００７５】
続いて、クロックＣＬＫ＜２４＞が立ち下がると、制御信号ＸＤＬＳＷ＜ｊ２´＞が‘Ｈ’に立ち上がる（活性化）。その結果、トランジスタＱＸＤＬ＜ｊ２´＞がオンし、データバスＤＢＵＳの電位に応じたデータがデータラッチＸＤＬ＜ｊ２´＞に格納される。
【００７６】
最後に、クロックＣＬＫ＜２７＞が立ち下がると、制御信号ＳＡＳＷ＜ｊ２´＞及びＸＤＬＳＷ＜ｊ２´＞が‘Ｌ’に立ち下がる（非活性化）。その結果、トランジスタＱＳＡ＜ｊ２´＞及びＱＸＤＬ＜ｊ２´＞がオフし、センスアンプブロックＳＡＢ＜ｊ２´＞及びデータラッチＸＤＬ＜ｊ２´＞がデータバスＤＢＵＳから電気的に切断される。また、制御信号ＡＳＷ及びＢＳＷも‘Ｌ’に立ち下がる（非活性化）。その結果、トランジスタＱＡ及びＱＢがオフし、第１部分データバスＤＢＵＳ１、第２部分データバスＤＢＵＳ２及び第３部分データバスＤＢＵＳ３が、それぞれ電気的に切断される。この状態で、カラムデコーダ２は、続く内側演算処理Ｓ２１に備える。
【００７７】
以上の動作を、例えば、センスアンプブロックＳＡＢ＜０＞及びデータラッチＸＤＬ＜０＞間の内側演算処理Ｓ２１、センスアンプブロックＳＡＢ＜８＞及びデータラッチＸＤＬ＜８＞間の外側演算処理Ｓ２２、センスアンプブロックＳＡＢ＜１＞及びデータラッチＸＤＬ＜１＞間の内側演算処理Ｓ２１、・・・、センスアンプブロックＳＡＢ＜１４＞及びデータラッチＸＤＬ＜１４＞間の外側演算処理Ｓ２２、センスアンプブロックＳＡＢ＜７＞及びデータラッチＸＤＬ＜７＞間の内側演算処理Ｓ２１、センスアンプブロックＳＡＢ＜１５＞及びデータラッチＸＤＬ＜１５＞間の外側演算処理Ｓ２２の順に交互に繰り返す。これによって、カラム内の全ての演算処理を実行することができる。
【００７８】
本実施形態の場合、データバスを、センスアンプ部分だけでなく、データラッチ部分においても電気的に切断することができる。そのため、第２部分データバスだけで完結する内側演算処理においては、第１の実施形態の内側演算処理よりも、データバスの充放電に要する時間を短縮することができる。
【００７９】
［まとめ］
以上、いくつかの実施形態に係る不揮発性半導体記憶装置について説明したが、これら不揮発性半導体記憶装置の特徴をまとめると以下のようになる。
【００８０】
（１）  複数の第１配線、複数の第２配線、並びに、前記第１配線及び前記第２配線で選択されてデータを不揮発に記憶する複数のメモリセルを有するセルアレイと、
所定数の前記第２配線の組からなるカラム毎に、前記第２配線を介して前記メモリセルに読み書きされるデータを保持する複数のセンスアンプブロック、外部に出力するデータを保持する複数の外向けデータラッチ、並びに、前記複数のセンスアンプブロック及び前記複数の外向けデータラッチ間のデータを送受するデータバスを有するカラムデコーダと、
前記カラムデコーダを制御する制御部と
を備え、
前記データバスは、前記複数のセンスアンプブロックが接続されるセンスアンプ部分、並びに、前記複数の外向けデータラッチが接続されるデータラッチ部分を有し、
前記データバスのセンスアンプ部分は、更に、当該データバスのデータラッチ部分と隣接し、所定数の前記センスアンプブロックが電気的に接続される内側部分、当該内側部分よりも前記データラッチ部分から遠く、所定数の前記センスアンプブロックが電気的に接続される外側部分、並びに、これら内側部分及び外側部分を電気的に接続／切断する第１スイッチを有する
ことを特徴とする不揮発性半導体記憶装置。
【００８１】
（２）  前記センスアンプ部分の内側部分に電気的に接続される前記所定数のセンスアンプブロックを内側センスアンプブロック群、前記データバスのセンスアンプ部分の外側部分に電気的に接続される前記所定数のセンスアンプブロックを外側センスアンプブロック群とし、
前記内側センスアンプブロック群のセンスアンプブロックが保持するデータに基づくデータを前記外向けデータラッチに保持させる処理を内側演算処理、前記外側センスアンプブロック群のセンスアンプブロックが保持するデータに基づくデータを前記外向けデータラッチに保持させる処理を外側演算処理とした場合、
前記制御部は、前記複数のセンスアンプブロックが保持するデータに基づくデータを前記複数の外向けデータラッチに保持させる際、前記カラムデコーダに前記内側演算処理及び前記外側演算処理を交互に実行させる
ことを特徴とする上記（１）記載の不揮発性半導体記憶装置。
【００８２】
（３）  前記データバスのセンスアンプ部分の内側部分及び前記データバスのデータラッチ部分の充電を指示する信号を内側プリチャージ信号、前記データバスのセンスアンプ部分の外側部分の充電を指示する信号を外側プリチャージ信号、前記外向けデータラッチにデータの保持を指示する信号をデータラッチ信号とした場合、
前記制御部は、前記データラッチ信号を非活性化させた状態で前記内側プリチャージ信号を活性化させ、その後、前記内側プリチャージ信号を非活性化させると共に前記データラッチ信号及び前記外側プリチャージ信号を活性化させる
ことを特徴とする上記（１）又は（２）記載の不揮発性半導体記憶装置。
【００８３】
（４）  前記データバスのデータラッチ部分は、更に、当該データバスのセンスアンプ部分と隣接し、所定数の前記外向けデータラッチが電気的に接続される内側部分、当該内側部分よりも前記センスアンプ部分から遠く、所定数の前記外向けデータラッチが電気的に接続される外側部分、並びに、これら内側部分及び外側部分を電気的に接続／切断する第２スイッチを有する
ことを特徴とする上記（１）記載の不揮発性半導体記憶装置。
【００８４】
（５）  前記データバスのセンスアンプ部分の内側部分に電気的に接続される前記所定数のセンスアンプブロックを内側センスアンプブロック群、前記データバスのセンスアンプ部分の外側部分に電気的に接続される前記所定数のセンスアンプブロックを外側センスアンプブロック群、前記データバスのデータラッチ部分の内側部分に電気的に接続される前記所定数の外向けデータラッチを内側データラッチ群、前記データバスのデータラッチ部分の外側部分に電気的に接続される前記所定数の外向けデータラッチを外側データラッチ群とし、
前記内側センスアンプブロック群のセンスアンプブロックが保持するデータに基づくデータを前記内側データラッチ群の外向けデータラッチに保持させる処理を内側演算処理、前記外側センスアンプブロック群のセンスアンプブロックが保持するデータに基づくデータを前記外側データラッチ群の外向けデータラッチに保持させる処理を外側演算処理とした場合、
前記制御部は、前記複数のセンスアンプブロックが保持するデータに基づくデータを前記複数の外向けデータラッチに保持させる際、前記カラムデコーダに前記内側演算処理及び前記外側演算処理を交互に実行させる
ことを特徴とする上記（４）記載の不揮発性半導体記憶装置。
【００８５】
（６）  前記データバスのセンスアンプ部分の内側部分及び前記データバスのデータラッチ部分の内側部分の充電を指示する信号を内側プリチャージ信号、前記データバスのセンスアンプ部分の外側部分及び前記データバスのデータラッチ部分の外側部分の充電を指示する信号を外側プリチャージ信号、前記内側データラッチ群の外向けデータラッチにデータの保持を指示する信号を内側データラッチ信号とした場合、
前記制御部は、前記内側データラッチ信号を非活性化させた状態で前記内側プリチャージ信号を活性化させ、その後、前記内側プリチャージ信号を非活性化させると共に前記内側データラッチ信号及び前記外側プリチャージ信号を活性化させる
ことを特徴とする上記（４）又は（５）記載の不揮発性半導体記憶装置。
【００８６】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８７】
１・・・メモリセルアレイ、２・・・カラムデコーダ、３・・・ロウデコーダ、４・・・コントローラ、５・・・入出力バッファ、６・・・ＲＯＭヒューズ、７・・・電圧発生回路、１０・・・ＮＡＮＤセルユニット、１１・・・昇圧回路、１２・・・パルス発生回路、２１・・・ＮＡＮＤ型フラッシュメモリ。
【図１】
2013196737.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013196737.tif 000009
【図８】
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【図９】
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