(57)【要約】【課題】ＰＭＯＳトランジスタの吸湿による閾値電圧の変動を抑制できる半導体装置及びその製造方法を提供すること。【解決手段】半導体基板１１上に形成された絶縁膜１２と、絶縁膜１２上に形成された配線層１３と、配線層１３及び絶縁膜１２上に形成された第１のＴＥＯＳ膜１４と、ＴＥＯＳ層１４上に形成されたＳＯＧ層１５と、ＳＯＧ層１５上に形成された第２のＴＥＯＳ膜１６と、第２のＴＥＯＳ膜１６上の形成された第２のメタル配線層１７と、第２のメタル配線層１７及び第２のＴＥＯＳ膜１６上に形成された保護ナイトライド膜１８とを有し、第１のＴＥＯＳ膜１４の膜応力が、第２のＴＥＯＳ膜１６の膜応力より高く、かつ第１のＴＥＯＳ膜１４の吸湿性が、第２のＴＥＯＳ膜１６の吸湿性より低いように構成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
吸湿によるＰＭＯＳトランジスタの閾値電圧変動を抑制できる層間絶縁膜を有する半導体装置において、
半導体基板上に形成された絶縁膜と、該絶縁膜上に形成された配線層と、該配線層上に形成された第１のＴＥＯＳ膜と、該ＴＥＯＳ層上に形成されたＳＯＧ層と、該ＳＯＧ層上に形成された第２のＴＥＯＳ膜とを有し、
前記第１のＴＥＯＳ膜の膜応力が、前記第２のＴＥＯＳ膜の膜応力より高く、かつ前記第１のＴＥＯＳ膜の吸湿性が、前記第２のＴＥＯＳ膜の吸湿性より低いことを特徴とする半導体装置。
【請求項２】
前記第１のＴＥＯＳ膜と、前記第２のＴＥＯＳ膜との膜応力の差が、２００ＭＰａ以上３００ＭＰａ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＴＥＯＳ膜と、前記第２のＴＥＯＳ膜との屈折率の差が、０．０２以上０．０３以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
吸湿によるＰＭＯＳトランジスタの閾値電圧変動を抑制できる層間絶縁膜を有する半導体装置の製造方法において、
半導体基板上に絶縁膜を形成する工程と、
次に、前記絶縁膜上に第１のメタル配線層を形成する工程と、
次に、前記第１のメタル配線層上に、層間絶縁膜の下層膜として、膜応力が高く吸湿性の低い第１のＴＥＯＳ膜を形成する工程と、
次に、前記下層膜上に前記層間絶縁膜の中間層としてＳＯＧ層を形成して表面を平坦化する工程と、
次に、前記ＳＯＧ層上に前記層間絶縁膜の上層膜として内部応力を緩和するための膜応力の低い第２のＴＥＯＳ膜を形成する工程と、
次に、前記第２のＴＥＯＳ膜上に第２のメタル配線層を形成する工程と、
最後に、前記第２のメタル配線層上に保護ナイトライド膜を形成する工程とを有し、
前記第１のＴＥＯＳ膜の膜応力が、前記第２のＴＥＯＳ膜の膜応力より高く、かつ前記第１のＴＥＯＳ膜の吸湿性が、前記第２のＴＥＯＳ膜の吸湿性より低いことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のＴＥＯＳ膜と第２のＴＥＯＳ膜をプラズマＣＶＤ法で、ＲＦパワーの差が１６０ＭＰａ以上３５０ＭＰａ以下となる成膜条件により形成する工程とをさらに有することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、吸湿によるＰＭＯＳトランジスタの閾値電圧変動を抑制できる層間絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、多層配線構造における公知の層間絶縁膜としてプラズマＣＶＤ−ＴＥＯＳ（テトラエトキシシラン）膜（以下、プラズマＣＶＤ−ＴＥＯＳ膜をＴＥＯＳ膜ということがある）がある。さらに、多層配線での段差形状を考慮して層間絶縁膜の平坦化が行われており、公知の層間絶縁膜平坦化技術として代表的なものには、ＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）中塗り法、エッチバックによる平坦化がある。
【０００３】
図１は、ＳＯＧを採用した半導体装置の一例を示す断面構成図で、特許文献１に記載されているものである。図１において、半導体基板１上に絶縁膜２を形成し、その上に第１のメタル配線層３を形成した後、層間絶縁膜の下層膜として第１のＴＥＯＳ膜４を形成する。その後、ＴＥＯＳ膜４上に層間絶縁膜の中間層としてＳＯＧ層（塗布膜）５を形成し、表面を平坦化する。その後、このＳＯＧ層５上に層間絶縁膜の上層膜として第２のＴＥＯＳ膜６を形成した後、その上に第２のメタル配線層７を形成する。さらに第２のメタル配線層７上に保護ナイトライド膜８を形成する。
【０００４】
しかしながら、この層間膜構造では、吸湿によるＰＭＯＳトランジスタの閾値電圧変動が発生するという問題がある。ＴＥＯＳ膜やＳＯＧ層は、多孔質で吸湿性に富んでいるため、空気にさらされると、これらの酸化膜は瞬時に空気中から水分を吸収する。高温バイアステストを行うと、吸収された水分がＰＭＯＳトランジスタのゲート酸化膜界面まで拡散し、界面準位を発生させることにより閾値電圧が変動する。
【０００５】
この種の問題は、ＴＥＯＳ膜の膜質を膜応力の高い緻密な膜質にして、吸湿性を低下させることで解決できるが、この場合には新たな問題が発生する。
なお、本発明に関連した特許文献としては、例えば、特許文献２に記載のものがある。この特許文献２のものは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有する半導体装置に関するもので、信頼性の高いゲート構造が得られ、製造不良も低減でき、しきい値電圧の低電圧化も可能で、工程数少ないプロセスで達成可能にすることが開示されている。
【０００６】
また、例えば、特許文献３に記載のものは、薄膜トランジスタの製造方法に関するもので、ゲート絶縁膜を、ＴＥＯＳを原料として成膜した酸化シリコンによって形成しても、薄膜トランジスタのしきい値電圧Ｖｔｈがほとんどシフトしないようにするために、ゲート絶縁膜をＴＥＯＳを原料として成膜された酸化シリコン膜によって形成し、層間絶縁膜を成膜された窒化シリコン膜によって形成することが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−２６４５３号公報
【特許文献２】特開平８−４６０５７号公報
【特許文献３】特開２００４−２７３６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した説明から明らかなように、層間絶縁膜が第１のＴＥＯＳ膜／ＳＯＧ層／第２のＴＥＯＳ膜の構成の場合には、膜の吸湿性及び膜応力の影響によりＰＭＯＳトランジスタの閾値電圧変動が発生するという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、層間絶縁膜の吸湿性と内部応力を抑制してＰＭＯＳトランジスタの閾値電圧変動を防止できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、吸湿によるＰＭＯＳトランジスタの閾値電圧変動を抑制できる層間絶縁膜を有する半導体装置において、半導体基板上に形成された絶縁膜と、該絶縁膜上に形成された配線層と、該配線層上に形成された第１のＴＥＯＳ膜と、該ＴＥＯＳ層上に形成されたＳＯＧ層と、該ＳＯＧ層上に形成された第２のＴＥＯＳ膜とを有し、前記第１のＴＥＯＳ膜の膜応力が、前記第２のＴＥＯＳ膜の膜応力より高く、かつ前記第１のＴＥＯＳ膜の吸湿性が、前記第２のＴＥＯＳ膜の吸湿性より低いことを特徴とする。
【００１０】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のＴＥＯＳ膜と、前記第２のＴＥＯＳ膜との膜応力の差が、２００ＭＰａ以上３００ＭＰａ以下であることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記第１のＴＥＯＳ膜と、前記第２のＴＥＯＳ膜との屈折率の差が、０．０２以上０．０３以下であることを特徴とする。
【００１１】
また、請求項４に記載の発明は、吸湿によるＰＭＯＳトランジスタの閾値電圧変動を抑制できる層間絶縁膜を有する半導体装置の製造方法において、半導体基板上に絶縁膜を形成する工程と、次に、前記絶縁膜上に第１のメタル配線層を形成する工程と、次に、前記第１のメタル配線層上に、層間絶縁膜の下層膜として、膜応力が高く吸湿性の低い第１のＴＥＯＳ膜を形成する工程と、次に、前記下層膜上に前記層間絶縁膜の中間層としてＳＯＧ層を形成して表面を平坦化する工程と、次に、前記ＳＯＧ層上に前記層間絶縁膜の上層膜として内部応力を緩和するための膜応力の低い第２のＴＥＯＳ膜を形成する工程と、次に、前記第２のＴＥＯＳ膜上に第２のメタル配線層を形成する工程と、最後に、前記第２のメタル配線層上に保護ナイトライド膜を形成する工程とを有し、前記第１のＴＥＯＳ膜の膜応力が、前記第２のＴＥＯＳ膜の膜応力より高く、かつ前記第１のＴＥＯＳ膜の吸湿性が、前記第２のＴＥＯＳ膜の吸湿性より低いことを特徴とする。
【００１２】
また、請求項５に記載の発明は、請求項４に記載の発明において、前記第１のＴＥＯＳ膜と第２のＴＥＯＳ膜をプラズマＣＶＤ法で、ＲＦパワーの差が１６０ＭＰａ以上３５０ＭＰａ以下となる成膜条件により形成する工程とをさらに有することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、第１のＴＥＯＳ膜により吸湿性を抑えて、かつ第２のＴＥＯＳ膜により内部応力を緩和することで、ＰＭＯＳトランジスタの閾値電圧変動を抑制できるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】ＳＯＧを採用した半導体装置の一例を示す断面構成図である。
【図２】図１に示した構造における問題点を解消するための本発明の前提となる半導体装置の断面構成図である。
【図３】本発明に係る半導体装置を説明するための断面構成図である。
【図４】ＴＥＯＳ膜形成時のＲＦパワーとＴＥＯＳ膜の屈折率及び膜応力の関係をグラフに示す図である。
【図５】ＴＥＯＳ膜の屈折率と重水吸収量の関係をグラフに示す図である。
【図６】従来構造と硬質構造及び本発明の構造でのＰＭＯＳトランジスタの閾値電圧変動を比較したグラフを示す図である。
【図７】本発明に係る半導体装置の製造方法を説明するための工程図である。
【発明を実施するための形態】
【００１５】
まず、図１に示した構造における問題点を解消するための本発明の前提となる半導体装置について以下に説明する。  
図２は、図１に示した構造における問題点を解消するための本発明の前提となる半導体装置の断面構成図である。
上下ＴＥＯＳ層ともに膜応力を高くした構造の模式的断面図である。半導体基板１上に絶縁膜２を形成し、その上に第１のメタル配線層３を形成した後、層間絶縁膜の下層膜として、膜応力が高く吸湿性の低い第１のＴＥＯＳ膜９を形成する。その後、下層膜９上に層間絶縁膜の中間層としてＳＯＧ層５を形成し、表面を平坦化する。その後、このＳＯＧ層５上に同様の膜質の第２のＴＥＯＳ膜１０を形成した後、その上に第２のメタル配線層７を形成する。さらに第２のメタル配線層７上に保護ナイトライド膜８を形成する。
【００１６】
この場合、ＴＥＯＳ膜が緻密であるために内部応力が高くなり、配線層間膜上部にある保護ナイトライド膜８にクラックが発生する。これにより配線層間膜が膜中の水分だけでなく、大気中の水分にさらされ続けることになり、ＴＥＯＳ膜を膜応力が高く吸湿性の低い膜質にしていても、標準的な膜質の場合に比べて発生は遅くなるが、いずれＰＭＯＳトランジスタの閾値電圧が変動してしまう。そこで、本発明は、この問題点を解決するために以下に説明するような半導体装置を提案したものである。
【００１７】
以下、図面を参照して本発明の実施例について説明する。  
図３は、本発明に係る半導体装置を説明するための断面構成図で、本発明による膜応力が高い第１のＴＥＯＳと膜応力が低い第１のＴＥＯＳを組み合わせた構造の模式的断面図である。図中符号１１は半導体基板、１２は絶縁膜、１３は第１のメタル配線層、１４は第１のＴＥＯＳ膜（下層膜）、１５はＳＯＧ層（塗布膜）、１６は第２のＴＥＯＳ膜（上層膜）、１７は第２のメタル配線層、１８は保護ナイトライド膜を示している。
【００１８】
本発明に係る半導体装置は、吸湿によるＰＭＯＳトランジスタの閾値電圧変動を抑制できる層間絶縁膜を有する半導体装置である。そして、本発明の半導体装置の構造は、半導体基板１１と、この半導体基板１１上に形成された絶縁膜１２と、この絶縁膜１２上に形成された配線層１３と、この配線層１３及び絶縁膜１２上に形成された第１のＴＥＯＳ膜１４と、このＴＥＯＳ層１４上に形成されたＳＯＧ層１５と、このＳＯＧ層１５上に形成された第２のＴＥＯＳ膜１６と、この第２のＴＥＯＳ膜１６上の形成された第２のメタル配線層１７と、この第２のメタル配線層１７及び第２のＴＥＯＳ膜１６上に形成された保護ナイトライド膜１８とを有している。
【００１９】
そして、第１のＴＥＯＳ膜１４の膜応力が、第２のＴＥＯＳ膜１６の膜応力より高く、かつ第１のＴＥＯＳ膜１４の吸湿性が、第２のＴＥＯＳ膜１６の吸湿性より低いように構成されている。
また、第１のＴＥＯＳ膜１４と、第２のＴＥＯＳ膜１６との膜応力の差が、２００ＭＰａ以上３００ＭＰａ以下であることが望ましい。また、第１のＴＥＯＳ膜１４と、第２のＴＥＯＳ膜１６との屈折率の差が、０．０２以上０．０３以下であるが望ましい。
【００２０】
つまり、第１のＴＥＯＳ膜１４の膜質としては、吸湿性を十分に抑制するために、第２のＴＥＯＳ膜と比較して、膜応力の差が２００ＭＰａ以上高く、かつ屈折率の差が０．０２以上高いことが望ましい。一方、第２のＴＥＯＳ膜１６は、第１のＴＥＯＳ膜１４と比較して膜応力が小さいため、内部応力を緩和して保護ナイトライド膜１８にクラックが入るのを防ぐことができる。
【００２１】
また、第１のＴＥＯＳ膜１４及び第２のＴＥＯＳ膜１６を形成する方法としては、プラズマＣＶＤ時のＲＦパワーを調整する。
図４は、ＴＥＯＳ膜形成時のＲＦパワーとＴＥＯＳ膜の屈折率及び膜応力の関係をグラフに示す図である。図４から分かるように、第一のＴＥＯＳ膜１４を形成する際のＲＦパワーと第二のＴＥＯＳ膜１６を形成する際のＲＦパワーの差は、１６０ＭＰａ以上３５０ＭＰａ以下であることが望ましい。
【００２２】
図５は、ＴＥＯＳ膜の屈折率と重水吸収量の関係をグラフに示す図である。ＲＦパワーを変えることで屈折率を調整したＴＥＯＳ膜を形成し、それらを重水雰囲気下に３日間さらした後で膜内に吸収された重水素の量をＳＩＭＳにより計測した結果をプロットした。この図５から、第１のＴＥＯＳ膜１４の屈折率を高くすることでＳＯＧ層１５や、第２のＴＥＯＳ膜１６からの吸湿を十分に抑制できることが分かる。つまり、屈折率が１．４５９の時にＤ原子吸収量が５４．８８３であり、屈折率が１．４８の時にＤ原子吸収量が７．８０８になることから、第１のＴＥＯＳ膜１４の屈折率を高くすることでＳＯＧ層１５や、第２のＴＥＯＳ膜１６からの吸湿を十分に抑制できることが分かる。
【００２３】
以下に、本発明と従来例との比較例について説明する。  
まず、比較例として以下の条件で従来品を形成する。平行平板電極式の高周波プラズマ発生装置を用いて温度３８０℃、圧力９Ｔｏｒｒ、ＴＥＯＳ１０００ｃｃ／分、酸素５００ｓｃｃｍ、電極間距離４．５ｍｍ、ＲＦパワー４４０Ｗ、屈折率１．４５７、膜応力１１１ＭＰａのＰ−ＴＥＯＳ膜３００ｎｍを形成した後、ＳＯＧ膜を塗布し、その上に同様な膜質のＰ−ＴＥＯＳ５００ｎｍを形成する。さらに比較例として、上下層のＰ−ＴＥＯＳともに膜応力が高い試料を以下の条件で形成する。平行平板電極式の高周波プラズマ発生装置を用いて温度３８０℃、圧力９Ｔｏｒｒ、ＴＥＯＳ１０００ｃｃ／分、酸素５００ｓｃｃｍ、電極間距離４．５ｍｍ、ＲＦパワー５５０Ｗ、屈折率１．４７２、膜応力２７６ＭＰａのＰ−ＴＥＯＳ膜３００ｎｍを形成した後、ＳＯＧ膜を塗布し、その上に同様な膜質のＰ−ＴＥＯＳ５００ｎｍを形成する。
【００２４】
次に、本発明の実施例を以下の条件で形成する。平行平板電極式の高周波プラズマ発生装置を用いて温度３８０℃、圧力９Ｔｏｒｒ、ＴＥＯＳ１０００ｃｃ／分、酸素５００ｓｃｃｍ、電極間距離４．５ｍｍ、ＲＦパワー５５０Ｗ、屈折率１．４７２、膜応力２７６ＭＰａのＰ−ＴＥＯＳ膜３００ｎｍを形成した後、ＳＯＧ膜を塗布し、その上にＲＦパワー以外は同条件、ＲＦパワー３９０Ｗ、屈折率１．４５０、ストレス５７ＭＰａの膜質のＰ−ＴＥＯＳ５００ｎｍを形成する。それぞれの試料のＰＭＯＳトランジスタのゲートに負バイアスを負荷し、１２５℃で高温バイアステストを行った場合の閾値電圧変動を図６に示す。
【００２５】
図６は、従来構造と硬質構造及び本発明の構造でのＰＭＯＳトランジスタの閾値電圧変動を比較したグラフを示す図である。従来品と硬質品では閾値電圧が変動するが、本発明の構造品では閾値電圧変動が抑制される。つまり、時間が８４．６８３３３ｈｒｓの時に、従来品での閾値電圧が０．００５７８５Ｖで、硬質品での閾値電圧が０．０１２５９４Ｖであり、時間が７５４．６１６７ｈｒｓの時に、従来品での閾値電圧が０．１９１５Ｖで、硬質品での閾値電圧が０．０９４６１３Ｖであることから、従来品と硬質品では閾値電圧が変動することがわかる。
【００２６】
図７は、本発明に係る半導体装置の製造方法を説明するための工程図である。本発明に係る半導体装置の製造方法は、吸湿によるＰＭＯＳトランジスタの閾値電圧変動を抑制できる層間絶縁膜を有する半導体装置の製造方法である。
まず、半導体基板１１上に絶縁膜１２を形成する（工程１）。次に、絶縁膜１２上に第１のメタル配線層１３を形成する（工程２）。次に、第１のメタル配線層１３及び絶縁膜１２上に、層間絶縁膜の下層膜として、膜応力が高く吸湿性の低い第１のＴＥＯＳ膜１４を形成する（工程３）。次に、下層膜１４上に層間絶縁膜の中間層としてＳＯＧ層１５を形成して表面を平坦化する（工程４）。次に、ＳＯＧ層１５上に層間絶縁膜の上層膜として内部応力を緩和するための膜応力の低い第２のＴＥＯＳ膜１６を形成する（工程５）。次に、第２のＴＥＯＳ膜１６上に第２のメタル配線層１７を形成する（工程６）。最後に、第２のメタル配線層１７及び、第２のＴＥＯＳ膜１６上に保護ナイトライド膜１８を形成する（工程７）。
【００２７】
そして、第１のＴＥＯＳ膜１４の膜応力が、第２のＴＥＯＳ膜１６の膜応力より高く、かつ第１のＴＥＯＳ膜１４の吸湿性が、第２のＴＥＯＳ膜１６の吸湿性より低いようになっている。
また、第１のＴＥＯＳ膜１４をプラズマＣＶＤ法によりＲＦパワー５５０Ｗ以上で形成する工程と、第２のＴＥＯＳ膜１６をプラズマＣＶＤ法によりＲＦパワー３９０Ｗ以下で形成する工程とをさらに有している。
【００２８】
このように、本発明に係る半導体装置及びその製造方法によれば、第１のＴＥＯＳ膜により吸湿性を抑えて、かつ第２のＴＥＯＳ膜により内部応力を緩和することで、ＰＭＯＳトランジスタの閾値電圧変動を抑制できるという効果を奏する。
【符号の説明】
【００２９】
１  半導体基板
２  絶縁膜
３  第１のメタル配線層
４  第２のＴＥＯＳ膜
５  ＳＯＧ層（塗布膜）
６  第１のＴＥＯＳ膜
７  第２のメタル配線層
８  保護ナイトライド膜
９  第１のＴＥＯＳ膜
１０  第２のＴＥＯＳ膜
１１  半導体基板
１２  絶縁膜
１３  第１のメタル配線層
１４  第１のＴＥＯＳ膜
１５  ＳＯＧ層（塗布膜）
１６  第２のＴＥＯＳ膜
１７  第２のメタル配線層
１８  保護ナイトライド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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