(57)【要約】【課題】検査用の電子回路をワンチップ化して小型化することができるとともに、検査信号供給回路の出力インピーダンスを所定の値とすることができ、検査対象の半導体デバイスにダメージを与えることなく精度良く検査することのできる半導体デバイスの検査装置を提供する。【解決手段】被測定半導体デバイスに検査信号を供給するための検査信号供給回路と、前記被測定半導体デバイスからの出力信号と基準値とを比較して前記被測定半導体デバイスの状態を検査するための比較回路とを１つの半導体チップ内に形成した半導体デバイスの検査装置であって、前記半導体チップ内に、前記検査信号供給回路の出力インピーダンスを調整するためのインピーダンス調整回路を配設した。【選択図】図１
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【特許請求の範囲】
【請求項１】
被測定半導体デバイスに検査信号を供給するための検査信号供給回路と、前記被測定半導体デバイスからの出力信号と基準値とを比較して前記被測定半導体デバイスの状態を検査するための比較回路とを１つの半導体チップ内に形成した半導体デバイスの検査装置であって、
前記半導体チップ内に、前記検査信号供給回路の出力インピーダンスを調整するためのインピーダンス調整回路を配設した
ことを特徴とする半導体デバイスの検査装置。
【請求項２】
請求項１記載の半導体デバイスの検査装置であって、
前記インピーダンス調整回路は、回路基板に搭載され、当該回路基板には、前記検査信号供給回路の出力端子と電気的に接続された抵抗素子が配設されている
ことを特徴とする半導体デバイスの検査装置。
【請求項３】
請求項２記載の半導体デバイスの検査装置であって、
前記インピーダンス調整回路は、前記検査信号供給回路の出力インピーダンスと前記抵抗素子のインピーダンスとを加算したインピーダンス値が、前記被測定半導体デバイスまでの伝送線路のインピーダンス値と一致するように、前記検査信号供給回路の出力インピーダンスを調整可能とされている
ことを特徴とする半導体デバイスの検査装置。
【請求項４】
半導体チップ内に設けられ被測定半導体デバイスに向けて検査信号を出力するドライバ回路の最終段に、電気的に並列した複数の抵抗の組み合わせを選択する回路を有し、
前記ドライバ回路の出力端から、前記被測定半導体デバイスの端子に到る配線のインピーダンスと目標とするインピーダンスとの差分の値を、前記複数の抵抗の組み合わせを選択する回路により作り出す様に動作させることで、前記ドライバ回路から出力される信号を前記被測定半導体デバイスの検査に適した波形に整形する手段を備えた
ことを特徴とする半導体デバイスの検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導デバイスの検査装置に関する。
【背景技術】
【０００２】
従来から半導体デバイスの製造工程では、半導体ウエハの状態及びパッケージングされた状態の半導体デバイスの状態を検査する半導体デバイスの検査装置（テスタ）が用いられている。このような半導体デバイスの検査装置では、所定の検査信号を被検査半導体デバイスに出力し、被検査半導体デバイスの出力信号を測定して被検査半導体デバイスから所定の信号が出力されているかを検査する（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−５３１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体デバイスの検査装置では、検査する半導体デバイスの種類によって、夫々異なる検査用の電子回路を必要とする。従来このような検査用の電子回路は、プリント配線基板等の上に形成された大型のものであった。しかしながら、このような大型の検査用の電子回路は、検査する半導体デバイスの近傍に設置することが難しく、ある程度離れた位置に設置することになる。このため、検査用の電子回路と検査する半導体デバイスとの間の伝送線路が長くなり、高速な検査を行うことが困難になるという問題がある。
【０００５】
半導体デバイスの検査装置の電子回路をワンチップ化して小型化することで、次のような効果を期待することができる。
１：ドライバ回路をチップ内に集積することで、本来基板上に広い面積を要して構成していたリレーやスイッチが必要なくなり、部品点数を集約化して減らすことができる。
２：チップ内にドライバ回路を集積することで、検査装置が自己の発熱に伴う温度の上昇や、半導体デバイスの機能を電気的にテストするプロセスによってチップ内の温度分布やプロセスを実行する回路の動作のばらつきが一様となり、コントロールしやすくなる。
【０００６】
なお、基板上に広い面積に亘って構成する従来の方法では、それぞれの部分のばらつきは相互に関係しないため、プロセスの内容を修正する為に特定の部品を交換することでプロセス内容を変更してゆく管理を実行することが難しい。また、ドライバ回路の外側に部品を付けることでインピーダンスを調整すると言う、外部部品による調整方法では、部品自体が持つ抵抗のインピーダンスが決まるため、インピーダンスの微調整によって、ドライバ回路の出力する信号波形の微調整を実行することができない。
【０００７】
以上のような半導体デバイスの検査装置の電子回路のワンチップ化は、優れた効果を期待できるが、逆に、小型化するためには、検査信号供給回路を狭い面積の中に形成して、占有面積を減少させて初めて達成できる技術である為、製造工程の状態や使用するテスト環境によって、ドライバ回路の出力インピーダンスが大きく変化するようになり、半導体デバイスの波形検査信号の供給では、オーバーシュート、アンダーシュートが発生する問題が出てくる。
【０００８】
そして、検査信号供給回路の出力インピーダンスが変動することによって、インピーダンスマッチングがずれると、検査信号の波形が所定形状とならず、例えば、所定の電圧レベルより高い電圧の検査信号が印加されるような場合があり、半導体デバイスの検査を精度良く行得ないばかりか、場合によっては検査対象の半導体デバイスが損傷を受けたり、破壊されたりする場合がある。
【０００９】
本発明の発明者は、半導体デバイスの検査装置の電子回路のワンチップ化に伴う問題の背景と原因分析を次の様に行った。
インピーダンスのミスマッチ要因の分析
（１）プリント基板上に構成される伝送線路は、マイクロストリップ線路やストリップ線路で作られるが、基板上の配線密度が高くなるにつれて十分な幅のＧＮＤプレーンを確保することが難しくなり、理想的な伝送線路を構成することができなくなる。これによりインピーダンスが変動する。
（２）ドライバ回路の出力信号の振動を減衰させる為に付けるダンピング抵抗を、仮に３６Ωとした場合、この値は製造のバラツキや、その使用時温度特性によって誤差を持っている。つまり、ダンピング抵抗と言っても理想抵抗ではないので、インピーダンスの変動の要因の一つとなる。
（３）基板上のドライバ回路の出力に、リレーを挿入して回路を切り換えてインピーダンスを変更する場合に、リレーのオン抵抗が存在する為に、インピーダンスの誤差が生じる。
（４）本発明の半導体デバイスの検査を行う検査装置のドライバ回路のように、多くの出力信号を出すラインを備えた場合、基板から出力する伝送回路のインピーダンスは、出力ライン毎に異なるため、それぞれの出力ラインに対して、木目細かなインピーダンス調整を各出力ラインごとに実施する必要がある。
以上の原因分析に基づいて、本発明では、検査対象の半導体デバイスに、検査用の信号を供給するラインごとにインピーダンス調整が可能であり、前記半導体デバイスの端子に至る伝送ラインが持つインピーダンスが、目的とするインピーダンスに対して足りない差分だけを、正確に微調整によって、ワンチップ化したドライバ回路内の出力段のインピーダンスによって作り出すことで、検査対象の半導体デバイスにダメージを与えることなく、精度良く目的の信号波形を送り込んで検査することのできる半導体デバイスの検査装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体デバイスの検査装置の一態様は、被測定半導体デバイスに検査信号を供給するための検査信号供給回路と、前記被測定半導体デバイスからの出力信号と基準値とを比較して前記被測定半導体デバイスの状態を検査するための比較回路とを１つの半導体チップ内に形成した半導体デバイスの検査装置であって、前記半導体チップ内に、前記検査信号供給回路の出力インピーダンスを調整するためのインピーダンス調整回路を配設したことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、検査用の電子回路をワンチップ化して小型化することができるとともに、検査信号供給回路の出力インピーダンスを所定の値とすることができ、検査対象の半導体デバイスにダメージを与えることなく精度良く検査することのできる半導体デバイスの検査装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態の半導体デバイスの検査装置の概略構成を示す図。
【図２】図１の半導体デバイスの検査装置の要部概略構成を示す図。
【図３】（ａ）ピンドライバ回路からアンダーシュートが発生した波形を出力したグラフ。（ｂ）ピンドライバ回路からオーバーシュートが発生した波形を出力したグラフ。
【図４】図１の半導体デバイスの検査装置の要部概略構成を示す図。
【図５】ＯＣＤ設定値とピンドライバ出力インピーダンスの関係を示すグラフ。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を、図面を参照して説明する。
【００１４】
図１は、本発明の一実施形態に係る半導体検査装置の概略構成を模式的に示すものである。半導体検査装置１００は、回路基板１１０に、半導体チップ１２０を搭載して構成されており、伝送線路１５０を介して被検査半導体デバイス（DUT(Device Under Test））２００と接続され、その検査を行うよう構成されている。
【００１５】
半導体チップ１２０には、タイミングジェネレータ１２１、デジタル・アナログ変換器（ＤＡＣ）１２２、複数のピンドライバ回路１２３、コンパレータ回路（比較回路）１２４、ＤＣ回路１２５、ＶＣ回路１２６、ドライババッファ回路１２７が配設されている。また、半導体チップ１２０が搭載された回路基板１１０には、各ピンドライバ回路１２３に対応して抵抗素子１１１が配設されている。また、図１において１３０，１３１はフォースラインであり、１４０、１４１はセンスラインである。
【００１６】
複数のピンドライバ回路１２３からは、タイミングジェネレータ１２１のテストタイミングに基づき、抵抗素子１１１及び伝送線１５０を介して被検査半導体デバイス２００に所定の検査信号が印加される。すなわち、ピンドライバ回路１２３は、検査信号供給回路として作用する。
【００１７】
そして、ピンドライバ回路１２３から供給される検査信号に基づいて被検査半導体デバイス２００から出力される出力信号をコンパレータ回路１２４で基準値と比較することによって、被検査半導体デバイス２００から正常な信号が出力されているかを検査する。なお、半導体チップ１２０に形成されたＤＣ回路１２５は、被検査半導体デバイス２００にＤＣ電圧又は電流を印加するためのものであり、ＶＣ回路１２６は被検査半導体デバイス２００に電源を供給するものである。
【００１８】
図２に示すように、複数（図２には１つのみ図示してある。）のピンドライバ回路１２３からは、抵抗素子１１１及び伝送線１５０を介して被検査半導体デバイス２００に所定の検査信号が印加される。この際、例えば、伝送線１５０のインピーダンスが５０Ωの場合、ピンドライバ回路１２３の出力インピーダンスを１４Ω、抵抗素子１１１のインピーダンスを３６Ω等とし、合計のインピーダンスが５０Ωとなるようにしてインピーダンスのマッチングを行っている。
【００１９】
しかしながら、ピンドライバ回路１２３等を１つの半導体チップ１２０内に形成した場合、製造プロセスの状況によってピンドライバ回路１２３の出力インピーダンスが変動する場合がある。また、半導体チップ１２０を小型化するためには、ピンドライバ回路１２３を狭い領域内に形成してピンドライバ回路１２３が半導体チップ１２０内で占める面積を減少させる必要がある。ところが、このようにピンドライバ回路１２３を小さくすると、さらに、製造プロセスの状況、電圧変動、温度等の環境の影響を受け易くなり、ピンドライバ回路１２３の出力インピーダンスが安定せず、変動してしまう場合がある。
【００２０】
そして、ピンドライバ回路１２３の出力インピーダンスが変動することによって、インピーダンスのマッチングがずれると、ピンドライバ回路１２３からの出力波形の立ち上がりの肩の部分に段差が生じ、所定値より高い値となったり、逆に低い値となる場合がある。このような場合のピンドライバ回路１２３からの出力波形の例を、縦軸を電圧、横軸を時間とした図３のグラフに示す。
【００２１】
図３（ａ）は、半導体検査装置のドライバ回路と、被検査半導体デバイスとをつなぐ伝送線路が５０Ωのインピーダンスを持っている時に、ドライバ回路がインピーダンスとして６０Ωという高い値を持つように設定された時の、ドライバ回路からの出力波形を示したものである。ドライバ回路からは、５０ナノ秒続く理想的なパルス波形を出力する様に設定されているが、実際に出力された出力波形は、図３（ａ）に示されているとおり、立ち上がりにおいて期待値電圧３．０００Ｖよりも低い２．７２７Ｖの電圧が１０ナノ秒続くアンダーシュートを持つ出力波形となっている。この原因は、伝送線路とドライバ回路のそれぞれのインピーダンスのミスマッチングによるものである。
【００２２】
図３（ｂ）は、前記前提条件と同じく、伝送経路が５０Ωのインピーダンスを持っている時に、ドライバ回路がインピーダンスとして４０Ωという低い値を持つように設定された時の、ドライバ回路からの出力波形を示したものである。ドライバ回路からは、５０ナノ秒続く理想的なパルス波形を出力する様に設定されているが、実際に出力された出力波形は、図３（ｂ）に示されているとおり、立ち上がりにおいて期待値電圧３．０００Ｖよりも高い３．３３３Ｖの電圧が１０ナノ秒続くオーバーシュートを持つ出力波形となっている。この原因は、伝送線路とドライバ回路のそれぞれのインピーダンスが、前記図３（ａ）とは逆の大小関係となった場合のミスマッチングによるものである。
【００２３】
そして、このように被検査半導体デバイス２００に、所定波形ではない検査信号、例えば、所定の電圧レベルより高い電圧の検査信号が印加されると、被検査半導体デバイス２００の検査を精度良く行えないばかりか、場合によっては被検査半導体デバイス２００が損傷を受けたり、破壊されたりする場合がある。図３（ａ）は、アンダーシュートが発生した事例であり、図３（ｂ）は、オーバーシュートが発生した事例であるが、これらの原因を原理に戻って解明すると次の通りとなる。
【００２４】
ピンドライバ回路１２３のインピーダンス：Ｚφ
抵抗素子（ダンピング抵抗）１１１のインピーダンス：Ｒ
伝送線１５０のインピーダンス：Ｚ
とすると、ピンドライバ回路１２３と抵抗素子１１１の合成インピーダンス  Ｚｓは、
Ｚｓ＝Ｚφ＋Ｒ
となり、
反射係数＝（Ｚｓ−Ｚ）／（Ｚｓ＋Ｚ）
となる。
ここで、Ｚφ＝３０Ω、Ｒ＝３６Ω、Ｚ＝５０Ωとすると、
反射係数＝（６６−５０）／（６６＋５０）≒０．１４
となり、波形に段が付いたりオーバーシュートが発生する。
Ｚφを調整して１４Ωにすると、反射係数０となり、反射による段付きやオーバーシュートは発生しなくなる。
【００２５】
そこで、本実施形態では、ピンドライバ回路１２３に図４に示すようなインピーダンス調整回路３００が設けられている。インピーダンス調整回路３００は、ＩＮ１側にスイッチ３１１〜３１６、及びＩＮ２側にスイッチ３２１〜３２６が夫々設けられている。これらのスイッチのうち、×６サイズのスイッチ３１１、３２１は、ＯＣＤ設定に関わらず、ＩＮ１、ＩＮ２信号によって動作するようになっている。
【００２６】
また、スイッチ３１１、３２１以外の×１サイズのスイッチ３１２、３２２、×２サイズのスイッチ３１３、３２３、×４サイズのスイッチ３１４、３２４、×８サイズのスイッチ３１５、３２５、×１６サイズのスイッチ３１６、３２６は、ＯＣＤ設定とＩＮ１信号又はＩＮ２信号のアンド（ＡＮＤ）で動作するようになっている。
【００２７】
したがって、スイッチサイズは、スイッチ３１１、３２１のみが動作した場合の×６サイズから、全てのスイッチ３１１〜３１６、スイッチ３２１〜３２６が動作した場合の×３７サイズ内で、５ビットのＯＣＤ設定により調整できるようになっている。これによって、ピンドライバ回路１２３の出力インピーダンスと抵抗素子１１１のインピーダンスのトータルのインピーダンスを、５０Ωに設定できるようになっている。
【００２８】
以上のピンドライバ回路の出力インピーダンス調整回路の説明をまとめると次のようになる。
サイズの異なる５つのスイッチを組み合わせることにより、オンした時の抵抗の値を、半導体デバイスの検査装置のドライバ回路に最適な値を選べる様に設定することができる。それぞれのスイッチサイズは、×１、×２、×４、×８、×１６となっており、組み合わせにより、３２通りの調整が可能である。
ドライバ回路の出力信号の振動を減衰する抵抗を３６Ωとした場合、ドライバ回路の出力インピーダンスを１４Ωとなる様に調整する。この場合、１ビットあたりのインピーダンスの変化量は、約０．５Ωとなり高精度でマッチングを取ることが可能となる。
ドライバの出力インピーダンスを下げ、駆動能力を上げると、オーバーシュートが発生し、反射による割れが発生する可能性がある。遠端に容量負荷がある場合でも、ドライバの駆動能力を増すと逆に出力がリンギングを起こし波形品質が低下する。
容量負荷とドライバの駆動能力は無関係なので、正しくマッチングを取ることが重要である。
【００２９】
図５は、縦軸をピンドライバ回路１２３の出力インピーダンス、横軸をＯＣＤ設定値として、これらの関係を、温度が２５℃（菱形のプロット）、５０℃（正方形のプロット）、８０℃（三角形のプロット）の場合について夫々測定した結果を示している。図５に示されるとおり、ＯＣＤ設定を変更することによって、１０Ωから４０Ω程度の範囲でピンドライバ回路１２３の出力インピーダンスを調整することができる。
【００３０】
また、ピンドライバ回路１２３の出力インピーダンスを、図中点線で示す１４Ωの近傍において、細かく調整できるようになっている。これによって、抵抗素子１１１のインピーダンスを３６Ωとした際に、抵抗素子１１１のインピーダンスとピンドライバ回路１２３の出力インピーダンスの合計が、精度良く５０Ωとなるように、調整できるようになっている。
【００３１】
なお、図５における各プロットは、スイッチ３１１、３２１の他、×４サイズのスイッチ３１４、３２４を動作させた場合、×８サイズのスイッチ３１５、３２５を動作させた場合、×１６サイズのスイッチ３１６、３２６を動作させた場合、全てのサイズのスイッチ３１２〜３１６、スイッチ３２２〜３２６を動作させた場合のインピーダンスの値を示している。
【００３２】
このように、本実施形態の半導体検査装置１００では、タイミングジェネレータ１２１、デジタル・アナログ変換器（ＤＡＣ）１２２、複数のピンドライバ回路１２３、コンパレータ回路１２４、ＤＣ回路１２５、ＶＣ回路１２６、ドライババッファ回路１２７等を１つの半導体チップ１２０内に形成した構成となっており、従来に比べて検査回路を小型化することができる。これによって、半導体検査装置１００をより被検査半導体デバイス（DUT(Device Under Test））２００の近くに配置することが可能となり、伝送線路１５０を短くすることができ、高速な検査を行うことが可能となる。
【００３３】
また、半導体チップ１２０におけるピンドライバ回路１２３の製造プロセスの状況や、電圧変動や温度等によってピンドライバ回路１２３の出力インピーダンスが所定値からずれてしまった場合でも、インピーダンス調整回路３００によって、精度良くピンドライバ回路１２３の出力インピーダンスを所定値に調整することができる。
【００３４】
これによって、常にインピーダンス整合がとれた状態で、被検査半導体デバイス２００に所定波形の検査信号を供給することができ、被検査半導体デバイス２００が損傷を受けたり破壊されたりすることなく、精度良く被検査半導体デバイス２００の検査を行うことができる。
【００３５】
なお、本発明は、上記実施形態に限定されるものではなく、種々の変形が可能であることは勿論である。
【符号の説明】
【００３６】
１００……半導体検査装置、１１０……回路基板、１１１……抵抗素子、１２０……半導体チップ、１２１……タイミングジェネレータ、１２２……デジタル・アナログ変換器（ＤＡＣ）、１２３……ピンドライバ回路、１２４……コンパレータ回路、１２５……ＤＣ回路、１２６……ＶＣ回路、１２７……ドライババッファ回路、１３０，１３１……フォースライン、１４０，１４１……センスライン、１５０……伝送線路、２００……被検査半導体デバイス（DUT(Device Under Test））。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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