(57)【要約】  【課題】  オン抵抗の不必要な上昇やゲート端部での電界集中を効果的に抑制可能な半導体装置を提供する。  【解決手段】  半導体基板１上にＳＴＩ法で形成された素子分離領域２、素子分離領域２により区画された活性領域、活性領域内に互いに離間して形成されたソース領域１６とドレイン領域１７、及び、ソース領域１６とドレイン領域１７間の半導体基板１の表面上にゲート絶縁膜１０とゲート電極１１を積層してなるゲート部を備えてなるＭＯＳ型トランジスタ構造の１種類以上の高耐圧トランジスタを備え、当該高耐圧トランジスタの前記ゲート部の端部の半導体基板表面より下方に、半導体基板に形成された溝内に絶縁体を充填してなるゲート端絶縁部３を設け、ゲート端絶縁部３の半導体基板表面からの深さを、高耐圧トランジスタのゲート絶縁膜１０の膜厚より大きく、素子分離領域２の半導体基板表面からの深さより小さくする。【選択図】  図１０
2013251497.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成された素子分離領域、前記素子分離領域により区画された活性領域、前記活性領域内に互いに離間して形成されたソース領域とドレイン領域、及び、前記ソース領域とドレイン領域間の前記半導体基板の表面上にゲート絶縁膜とゲート電極を積層してなるゲート部を備えてなるＭＯＳ型トランジスタ構造の１種類以上の高耐圧トランジスタを有し、
前記高耐圧トランジスタの前記ゲート部の端部の前記半導体基板表面より下方に、前記半導体基板に形成された溝内に絶縁体を充填してなるゲート端絶縁部を有し、
前記ゲート端絶縁部の幅が、前記素子分離領域の最小幅より細く、
前記ゲート端絶縁部の前記半導体基板表面からの深さが、前記高耐圧トランジスタの前記ゲート絶縁膜の膜厚より大きく、前記素子分離領域の前記半導体基板表面からの深さより小さいことを特徴とする半導体装置。
【請求項２】
前記高耐圧トランジスタの内の１種類のトランジスタが、前記ゲート部の前記ドレイン領域側の端部にのみ、前記ゲート端絶縁部を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高耐圧トランジスタの内の１種類のトランジスタが、前記ゲート部の前記ドレイン領域側と前記ソース領域側の各端部に、前記ゲート端絶縁部を夫々有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記高耐圧トランジスタの内の１種類のトランジスタが、前記ゲート部の前記ドレイン領域側と前記ソース領域側の各端部に、前記ゲート端絶縁部を夫々有し、
前記ドレイン領域側の端部の前記ゲート端絶縁部の前記半導体基板表面からの深さと、前記ソース領域側の端部の前記ゲート端絶縁部の前記半導体基板表面からの深さが異なることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記高耐圧トランジスタより低耐圧の前記ＭＯＳ型トランジスタ構造の１種類以上の低耐圧トランジスタを有し、
前記低耐圧トランジスタの前記ゲート部の端部の前記半導体基板表面より下方に、前記ゲート端絶縁部が形成されていないことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記高耐圧トランジスタの前記ゲート絶縁膜と、前記低耐圧トランジスタの前記ゲート絶縁膜が、同じ膜厚であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ゲート端絶縁部の前記半導体基板表面からの深さの異なる２種類以上の前記高耐圧トランジスタを備えることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
２種類以上の前記高耐圧トランジスタの内の１種類のトランジスタが、ＥＳＤ保護素子として使用されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
請求項１〜８の何れか１項に記載の半導体装置の製造方法であって、
前記半導体基板に、前記素子分離領域の溝と前記ゲート端絶縁部の溝を、４５°〜８０°の間に調整されたエッチング角度のエッチングにより同時に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧なＭＯＳ型トランジスタに関する。
【背景技術】
【０００２】
論理回路用トランジスタにおいて、動作速度の向上やコスト低減を図るために、トランジスタの微細化は不可欠であり、低消費電力化を図るべく電源電圧も下がる傾向がある。一方では、電源用入出力インターフェース回路、フラッシュメモリ等でのデータ書き込み消去用回路、液晶パネルの駆動用回路等は、一般の論理回路よりも高い入出力電圧を取り扱うため、耐圧の高いトランジスタを必要とする。
【０００３】
一般的な高耐圧トランジスタについては、耐圧を確保するために、ゲート酸化膜を厚くし、ゲートと高濃度拡散領域間の距離を確保する必要があり、トランジスタ及び素子分離領域の寸法は低電圧トランジスタよりも大きくなる傾向がある。このため、ドリフト部に素子分離領域に使用するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を採用し、深さ方向に距離を確保することによって、素子の縮小化が図れるトレンチオフセット型の中・高耐圧ＭＯＳトランジスタが提案されている。
【０００４】
また、高耐圧・低オン抵抗素子として周知のＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ) トランジスタでは、低電圧トランジスタのゲート酸化膜を利用することにより、チャネル部の濃度をドレイン側ドリフト部よりも濃度を高くすることができ、チャネル側への空乏層の伸びを抑制することによって、チャネル長を縮小し、高耐圧・低オン抵抗化を実現している。但し、薄いゲート酸化膜を利用した高耐圧トランジスタにおいては、耐圧を決める要因として、第１に、チャネル部のウェルとドレイン側ドリフト部間の耐圧、第２に、ドレイン側ドリフト部と基板間の耐圧、第３に、ドレイン側ドリフト部とドレイン側ゲート端部での電界集中による耐圧の３種類の耐圧があり、ゲート酸化膜を薄くするに従い、ゲート端部での電界集中が支配的になってしまう。これを改善するために、ドレイン側のゲート端部にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により厚い酸化膜を形成し、ゲート端部での電界集中を緩和する方法（例えば、下記の特許文献１等参照）や、ＬＯＣＯＳの代わりにＳＴＩにより緩和する方法が提案されている（例えば、下記の特許文献２等参照）。
【０００５】
図１７及び図１８に、一般的なＳＴＩオフセット型のｎ型高耐圧ＭＯＳトランジスタと、ＳＴＩオフセット型のｎ型ＬＤＭＯＳトランジスタの断面構造の一例を夫々模式的に示す。当該ＳＴＩオフセット型の素子構造では、ゲート端部の厚い酸化膜によりドレインとゲート間の電界集中が緩和されるため、耐圧の向上が図れるが、その反面、ドリフト部での電流経路がＳＴＩを下方側に迂回することで長くなり、オン抵抗の上昇を伴うという問題がある。
【０００６】
更に、図１７及び図１８に示す一般的なＳＴＩオフセット型の中・高耐圧トランジスタでは、ゲート端部にＳＴＩを配置することにより、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）の原因となる空乏層のドレイン側への押し付けを抑制することは可能であるが、ゲート端部に配置されるＳＴＩとして素子分離領域のＳＴＩを使用しているため、ＳＴＩが深くなり、オン抵抗が増加している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−２３６７５７号公報
【特許文献２】特開２０１１−１８７８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のオン抵抗の増加を抑制する方法として、特許文献２では、ＬＤＭＯＳトランジスタの耐圧とオン抵抗のトレードオフ関係を改善するために、ＳＴＩ形成時のトレンチエッチ後にＳＴＩ底部に不純物注入を追加することで、ＳＴＩ下方部の不純物濃度を上げ、ドリフト抵抗の低減を行い、オン抵抗を下げる試みが行われている。しかし、当該方法では、追加の不純物注入工程により工程数が増加し、製造コスト高騰の要因となる。
【０００９】
一方、ゲート端部に配置されるＳＴＩの深さを素子分離領域のＳＴＩより浅くすることで、ドリフト部での電流経路のＳＴＩの迂回距離を短くして、オン抵抗の増加を抑制することが考えられるが、ゲート端部に配置されるＳＴＩの深さを浅くするには、ゲート端部に配置されるＳＴＩのトレンチと素子分離領域のＳＴＩのトレンチを夫々別工程で形成しなければならず、工程数が増加し、製造コスト高騰の要因となる。
【００１０】
本発明は、上記の問題点に鑑みてなされたもので、その目的は、オン抵抗の不必要な上昇やゲート端部での電界集中を効果的に抑制可能な半導体装置を提供する点にある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明は、半導体基板上にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成された素子分離領域、前記素子分離領域により区画された活性領域、前記活性領域内に互いに離間して形成されたソース領域とドレイン領域、及び、前記ソース領域とドレイン領域間の前記半導体基板の表面上にゲート絶縁膜とゲート電極を積層してなるゲート部を備えてなるＭＯＳ型トランジスタ構造の１種類以上の高耐圧トランジスタを有し、前記高耐圧トランジスタの前記ゲート部の端部の前記半導体基板表面より下方に、前記半導体基板に形成された溝内に絶縁体を充填してなるゲート端絶縁部を有し、前記ゲート端絶縁部の幅が、前記素子分離領域の最小幅より細く、前記ゲート端絶縁部の前記半導体基板表面からの深さが、前記高耐圧トランジスタの前記ゲート絶縁膜の膜厚より大きく、前記素子分離領域の前記半導体基板表面からの深さより小さいことを特徴とする半導体装置を提供する。
【００１２】
ここで、上記特徴の半導体装置は、前記高耐圧トランジスタの内の１種類のトランジスタが、前記ゲート部の前記ドレイン領域側の端部にのみ、前記ゲート端絶縁部を有することが好ましい。
【００１３】
更に、上記特徴の半導体装置は、前記高耐圧トランジスタの内の１種類のトランジスタが、前記ゲート部の前記ドレイン領域側と前記ソース領域側の各端部に、前記ゲート端絶縁部を夫々有することが好ましい。
【００１４】
更に、上記特徴の半導体装置は、前記高耐圧トランジスタの内の１種類のトランジスタが、前記ゲート部の前記ドレイン領域側と前記ソース領域側の各端部に、前記ゲート端絶縁部を夫々有し、前記ドレイン領域側の端部の前記ゲート端絶縁部の前記半導体基板表面からの深さと、前記ソース領域側の端部の前記ゲート端絶縁部の前記半導体基板表面からの深さが異なることが好ましい。
【００１５】
更に、上記特徴の半導体装置は、前記高耐圧トランジスタより低耐圧の前記ＭＯＳ型トランジスタ構造の１種類以上の低耐圧トランジスタを有し、前記低耐圧トランジスタの前記ゲート部の端部の前記半導体基板表面より下方に、前記ゲート端絶縁部が形成されていないことが好ましい。
【００１６】
更に、上記特徴の半導体装置は、前記高耐圧トランジスタの前記ゲート絶縁膜と、前記低耐圧トランジスタの前記ゲート絶縁膜が、同じ膜厚であることが好ましい。
【００１７】
更に、上記特徴の半導体装置は、前記ゲート端絶縁部の前記半導体基板表面からの深さの異なる２種類以上の前記高耐圧トランジスタを備えることが好ましい。
【００１８】
更に、上記特徴の半導体装置は、２種類以上の前記高耐圧トランジスタの内の１種類のトランジスタが、ＥＳＤ保護素子として使用されることが好ましい。
【００１９】
更に、上記目的を達成するため、本発明は、上記特徴の半導体装置の製造方法であって、前記半導体基板に、前記素子分離領域の溝と前記ゲート端絶縁部の溝を、４５°〜８５°の間に調整されたエッチング角度のエッチングにより同時に形成することを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００２０】
上記特徴の半導体装置及びその製造方法によれば、高耐圧トランジスタが、ゲート部のドレイン領域側或、ソース領域側、或いは、その両側の端部の半導体基板表面より下方にゲート絶縁膜の膜厚より深さが大きいゲート端絶縁部を備えることで、ゲート部とドレイン領域或いはソース領域間の離間距離を確保できるため、当該端部での電界集中を効果的に緩和できる。更に、ゲート端絶縁部の深さが素子分離領域の前記半導体基板表面からの深さより小さくできるので、当該高耐圧トランジスタのオン抵抗が不必要に上昇することも抑制できる。
【００２１】
特に、素子分離領域とゲート端絶縁部は、何れも半導体基板に形成された溝内に絶縁体を充填してなる構造であり、当該各溝を同じ工程で同時に形成できる。しかも、ゲート端絶縁部の溝の幅が素子分離領域の溝の最小幅より細いため、ゲート端絶縁部の溝の深さを素子分離領域の溝の深さより浅く加工できる。より具体的には、溝の幅の異なる素子分離領域とゲート端絶縁部の各溝を、エッチング角度を調整することで、同じエッチング工程で異なる深さに形成することができる。つまり、素子分離領域とゲート端絶縁部を何れもＳＴＩで形成した場合において、夫々の溝の深さの異なるＳＴＩを同一工程で形成できるため、従来のＳＴＩオフセット型の高耐圧ＭＯＳトランジスタやＬＤＭＯＳトランジスタのように、ゲート端絶縁部のＳＴＩを別工程で形成することによる製造コストの高騰を招くことなく、ゲート端絶縁部を不必要に深く形成しなくても良いので、電界集中領域のＳＴＩの深さを耐圧に応じて自由に調整でき、オン抵抗の上昇を抑制することが可能となる。
【００２２】
また、ＬＤＭＯＳトランジスタでは、ゲート電極とドリフト領域にオーバーラップ領域を持たせることにより、ドリフト部のゲート端絶縁部（ＳＴＩ）下のドリフトキャリア濃度をゲート電極の電圧により高めることができるため、オン抵抗を低減できる。
【００２３】
更に、ゲート部の端部にゲート端絶縁部を有する２種類以上の高耐圧トランジスタを搭載している半導体装置であっても、各高耐圧トランジスタの耐圧に応じて、同一工程で、各ゲート端絶縁部の深さを調整できるため、工程数を増やすことなく、２種類以上の高耐圧トランジスタを混載した半導体装置を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の半導体装置に含まれる高耐圧及び低耐圧ＭＯＳトランジスタの製造過程（工程１）を模式的に示す工程断面図
【図２】本発明の半導体装置に含まれる高耐圧及び低耐圧ＭＯＳトランジスタの製造過程（工程２）を模式的に示す工程断面図
【図３】本発明の半導体装置に含まれる高耐圧及び低耐圧ＭＯＳトランジスタの製造過程（工程３）を模式的に示す工程断面図
【図４】本発明の半導体装置に含まれる高耐圧及び低耐圧ＭＯＳトランジスタの製造過程（工程４）を模式的に示す工程断面図
【図５】本発明の半導体装置に含まれる高耐圧及び低耐圧ＭＯＳトランジスタの製造過程（工程５）を模式的に示す工程断面図
【図６】本発明の半導体装置に含まれる高耐圧及び低耐圧ＭＯＳトランジスタの製造過程（工程６）を模式的に示す工程断面図
【図７】本発明の半導体装置に含まれる高耐圧及び低耐圧ＭＯＳトランジスタの製造過程（工程７）を模式的に示す工程断面図
【図８】本発明の半導体装置に含まれる高耐圧及び低耐圧ＭＯＳトランジスタの製造過程（工程８及び９）を模式的に示す工程断面図
【図９】本発明の半導体装置に含まれる高耐圧及び低耐圧ＭＯＳトランジスタの製造過程（工程１０）を模式的に示す工程断面図
【図１０】本発明の半導体装置に含まれる高耐圧及び低耐圧ＭＯＳトランジスタの製造過程（工程１１）を模式的に示す工程断面図
【図１１】ゲート端絶縁部の幅Ｗｇｅとトレンチ深さＤ１の関係を、エッチング角度が４５°、６０°、７０°、８０°の場合について示す図
【図１２】ゲート端絶縁部のトレンチ深さＤ１と、ＬＤＭＯＳトランジスタの素子耐圧Ｖｔｏｒ及びオン抵抗Ｒｏｎとの関係を模式的に示す図
【図１３】ＬＤＭＯＳトランジスタのゲート電極とドリフト領域のオーバーラップ長とＬＤＭＯＳトランジスタのオン抵抗と間の関係を模式的に示す図
【図１４】本発明の半導体装置に含まれる高耐圧ＭＯＳトランジスタの他の素子構造を模式的に示す断面図
【図１５】本発明の半導体装置に含まれる高耐圧ＭＯＳトランジスタの他の素子構造を模式的に示す断面図
【図１６】本発明の半導体装置に含まれる高耐圧ＭＯＳトランジスタの他の素子構造を模式的に示す断面図
【図１７】従来のＳＴＩオフセット型の高耐圧ＭＯＳトランジスタの素子構造の一例を模式的に示す断面図
【図１８】従来のＳＴＩオフセット型の高耐圧ＬＤＭＯＳトランジスタの素子構造を模式的に示す断面図
【発明を実施するための形態】
【００２５】
以下において、本発明の半導体装置及びその製造方法の実施形態につき図面を参照して説明する。先ず、本発明の半導体装置に含まれる高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタの製造方法について、図１〜図１０を参照して説明する。
【００２６】
図１〜図１０では、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタは、何れもｎチャネル型ＭＯＳトランジスタである場合を想定し、更に、高耐圧ＭＯＳトランジスタとして、ＬＤＭＯＳトランジスタを一例として示す。図１〜図１０は、夫々、右側が高耐圧ＭＯＳトランジスタ（ＬＤＭＯＳトランジスタ）の製造過程を示す工程断面図であり、左側が低耐圧ＭＯＳトランジスタの製造過程を示す工程断面図である。尚、図１〜図１０では、説明の理解を容易にするために、要部を強調して記載しているため、図示された各部の寸法比は、必ずしも実際の素子の寸法比とは一致しない。
【００２７】
図１に示すように、ｐ型半導体基板であるシリコン基板１に、ＳＴＩ技術を用いて、低耐圧ＭＯＳトランジスタ領域内に素子分離領域２を、高耐圧ＭＯＳトランジスタ領域内に素子分離領域２とゲート端絶縁部３を、夫々同時に形成する（工程１）。工程１では、シリコン基板１を局所的に掘り込んでトレンチを形成するトレンチエッチングを、周知のＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｃｈｉｎｇ）等の異方性ドライエッチングを用いて行う。尚、当該トレンチエッチング時において、ゲート端絶縁部３の幅Ｗｇｅを、素子分離領域２の最小幅より小さく調整し、更に、エッチング角度を４５〜８０°の範囲内に調整することにより、ゲート端絶縁部３のトレンチの深さＤ１を素子分離領域２のトレンチの深さＤ２より浅く形成する。尚、エッチング角度は、シリコン基板１の表面からの角度として規定される。素子分離領域２とゲート端絶縁部３の各トレンチ内に所定の絶縁膜（例えば、シリコン酸化膜）をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により埋設し、ＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等による平坦化処理を行い、素子分離領域２とゲート端絶縁部３が形成される。本実施形態では、一例として、素子分離領域２のトレンチ深さＤ２を０．３〜１．０μｍとし、ゲート端絶縁部３のトレンチ深さＤ１を０．０５〜０．５μｍとする。
【００２８】
図１１に、素子分離領域２のトレンチ深さＤ２が１．０μｍとする場合における、ゲート端絶縁部３の幅Ｗｇｅとトレンチ深さＤ１の関係を、エッチング角度が４５°、６０°、７０°、８０°の場合について示す。但し、トレンチエッチは、ドライエッチング法を用い、ＲＦパワーを１０００Ｗ、ＨＢｒとＣｌ２ガスの流量比を１：１〜５：１の間で変化させてエッチング角度の調整を行った。また、エッチング角度が８５°の場合における、幅Ｗｇｅとトレンチ深さＤ１の関係を、比較例として図１１に併記する。図１１より、ゲート端絶縁部３の幅Ｗｇｅとエッチング角度を夫々個別に調整することにより、ゲート端絶縁部３のトレンチ深さＤ１を、素子分離領域２のトレンチ深さＤ２より浅くできることが分かる。
【００２９】
また、トレンチエッチは、シリコン基板１の結晶方位に対してエッチング速度の異なる薬液を用いたウエットエッチングを用いて行っても良い。例えば、周知のＫＯＨ溶液を用いた場合、（１００）Ｓｉウェハに対してエッチング角度が約５５°で加工できる。
【００３０】
引き続き、図２に示すように、シリコン基板１の全面に犠牲酸化膜４を膜厚１０〜３０ｎｍで形成した後、高耐圧ＭＯＳトランジスタ側の一部領域が開口したレジストマスク５を用いて、ｎ型不純物、例えばＰ（燐）イオンを、ドーズ量が６．０×１０１２ｉｏｎｓ／ｃｍ２、注入エネルギが１００〜１５０ＫｅＶで注入を行い、９００℃〜１１００℃の熱処理によりＬＤＭＯＳトランジスタのドリフト領域６を形成する（工程２）。尚、本Ｐイオンの注入は、耐圧仕様に応じて変更できることは言うまでもない。また、ドリフト領域６の形成は、注入のみの多段注入により形成しても問題ない。また、高耐圧ＭＯＳトランジスタ領域の全面にドリフト領域６が形成されても良い（図１４参照）。
【００３１】
引き続き、図３に示すように、周知のフォトリソグラフィを用いて、レジストマスク７にて低耐圧ＭＯＳトランジスタ領域の全面、及び、高耐圧ＭＯＳトランジスタ側の一部領域に２回以上の多段注入により、ｐ型不純物、例えばＢ（ボロン）のイオン注入を行い、低耐圧ＭＯＳトランジスタのｐ型ウェル８、ＬＤＭＯＳトランジスタのｐ型ボディ領域９を同時に形成する（工程３）。本実施形態では、ゲート端絶縁部３のトレンチ深さＤ１が３５０ｎｍの場合、Ｂイオンを、ドーズ量が１．０×１０１３ｉｏｎｓ／ｃｍ２で、注入エネルギが２００ＫｅＶのイオン注入、ドーズ量が７．０×１０１２ｉｏｎｓ／ｃｍ２で、注入エネルギが１００ＫｅＶのイオン注入、ドーズ量が５．０×１０１２ｉｏｎｓ／ｃｍ２で、注入エネルギが２０ＫｅＶのイオン注入の合計３回のイオン注入を行うことにより、高耐圧ＭＯＳトランジスタ（ＬＤＭＯＳトランジスタ）の接合耐圧（例えば、３０Ｖ以上）に影響を及ぼすことなく、高耐圧ＭＯＳトランジスタと低耐圧トランジスタの閾値電圧の制御が可能である。尚、高エネルギ側でのイオン注入は、ゲート端絶縁部３のトレンチ深さＤ１及び高耐圧ＭＯＳトランジスタの所望耐圧に合わせて、注入エネルギ及びドーズ量の調整を行うことは言うまでもない。
【００３２】
引き続き、図４に示すように、犠牲酸化膜４を除去し、素子分離領域２で囲まれた活性領域の表面において、酸素雰囲気中にて、８００〜９００℃の温度で熱酸化を行い、低耐圧ＭＯＳトランジスタ用の３〜１５ｎｍの膜厚のゲート酸化膜１０を形成する（工程４）。本実施形態では、工程４のゲート酸化膜１０は、高耐圧ＭＯＳトランジスタ側の活性領域上にも同時に形成され、高耐圧ＭＯＳトランジスタのゲート酸化膜として使用される場合を想定する。尚、ゲート酸化膜１０は、上記の熱酸化膜に代えて、ＣＶＤ法等により堆積した誘電体膜であっても良い。
【００３３】
引き続き、図５に示すように、高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタの両方のゲート電極となる第１のポリシリコン層を１００〜２００ｎｍの膜厚で、ＣＶＤ法にて堆積し、所定の平面視パターンでパターニングして、各ＭＯＳトランジスタのゲート電極１１を同時に形成する（工程５）。尚、図５中に示すＬＤＭＯＳトランジスタのゲート電極１１とドリフト領域６のオーバーラップ長Ｌｘは、図１３に例示するＬＤＭＯＳトランジスタのオン抵抗と当該オーバーラップ長Ｌｘとの関係において参照される。
【００３４】
引き続き、図６に示すように、周知のフォトリソグラフィを用いて、低耐圧ＭＯＳトランジスタ領域の全面が開口したレジストマスク１２を形成し、当該レジストマスク１２とゲート電極１１をマスクとして、ｎ型不純物、例えば、Ａｓ（砒素）イオンのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）注入を行い、低耐圧ＭＯＳトランジスタのＬＤＤ領域１３を形成する（工程６）。当該ＬＤＤ注入は、一例として、ドーズ量２．０×１０１３ｉｏｎｓ／ｃｍ２、注入エネルギ１００ＫｅＶで行う。ここで、ショートチャネル抑制のためにｐ型イオン種を用いたＨａｌｏ注入を同時に行っても良い。尚、本実施形態では、低耐圧ＭＯＳトランジスタ領域以外にも、高耐圧ＭＯＳトランジスタのゲート電極１１のソース側の側方部とゲート電極１１のソース側の一部が開口したレジストマスク１２を用いることで、高耐圧ＭＯＳトランジスタのゲート電極１１のソース側の側方部にも、低耐圧ＭＯＳトランジスタと同様のＬＤＤ領域１３を形成しているが、高耐圧ＭＯＳトランジスタ側のＬＤＤ領域１３は、必要に応じて形成すれば良い。
【００３５】
引き続き、図７に示すように、低耐圧ＭＯＳトランジスタ領域と高耐圧ＭＯＳトランジスタ領域の全面にゲート電極１１の側壁絶縁膜１４となる、シリコン酸化膜を１００ｎｍの膜厚でＣＤＶ法により堆積させ、全面エッチバックを行い、低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタの各ゲート電極１１の側壁に、側壁絶縁膜１４を形成する（工程７）。尚、シリコン酸化膜の代わりに、他の誘電体膜を堆積しても良い。
【００３６】
引き続き、図８に示すように、図示しない所定の平面視パターンのｎ型の不純物注入領域以外を被覆するレジストマスクを形成し、当該レジストマスクとゲート電極１１と側壁絶縁膜１４をマスクとして、ｎ型不純物、例えば、Ａｓ（砒素）イオンを、ドーズ量３．０×１０１５ｉｏｎｓ／ｃｍ２、注入エネルギ４０ＫｅＶで注入し、低耐圧ＭＯＳトランジスタのソース・ドレイン領域１５、及び、高耐圧ＭＯＳトランジスタのソース領域１６とドレイン領域１７を、夫々同時に形成する（工程８）。引き続き、図８に示すように、図示しない所定の平面視パターンのｐ型の不純物注入領域以外を被覆するレジストマスクを形成し、当該レジストマスクをマスクとして、ｐ型不純物、例えば、ボロン（Ｂ）のイオン注入を、一例として、ドーズ量３．０×１０１５ｉｏｎｓ／ｃｍ２、注入エネルギ５ＫｅＶで行い、ｐ型高濃度拡散領域１８を形成した後、不活性ガス雰囲気中で７００〜８５０℃の熱処理を行うか、或いは、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法等により、上記高濃度イオン注入による欠陥の回復及び不純物イオンの活性化を行う（工程９）。高耐圧ＭＯＳトランジスタにおいては、ｐ型高濃度拡散領域１８は、ｐ型ボディ領域９と電気的に接続する。尚、ゲート電極１１、ソース・ドレイン領域１５、ソース領域１６、及び、ドレイン領域１７の表面に対して、周知の技術によりシリサイドを形成し、各領域の低抵抗化を図ることも可能である。
【００３７】
引き続き、図９に示すように、層間絶縁膜材料（例えば、Ｐ−ＳｉＯ）を１０００ｎｍの膜厚で、ＣＶＤ法により堆積させ、ＣＭＰ法により平坦化し層間絶縁膜１９を形成する（工程１０）。
【００３８】
引き続き、図１０に示すように、層間絶縁膜１９に、ソース・ドレイン領域１５、ソース領域１６、ドレイン領域１７、及び、ｐ型高濃度拡散領域１８の各表面に到達するコンタクト孔２０を夫々形成し、周知の技術により、当該コンタクト孔２０内に導電性材料を充填し、当該コンタクト孔２０上に金属電極２１を形成する（工程１１）。
【００３９】
以上、図１〜図１０に示す工程１〜１１を経て、図１０に例示する高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタが形成される。
【００４０】
図１２に、図１に示す工程１で形成されるゲート端絶縁部３のトレンチ深さＤ１と、ＬＤＭＯＳトランジスタの素子耐圧Ｖｔｏｒ及びオン抵抗Ｒｏｎとの関係を模式的に示す。また、図１３に、ＬＤＭＯＳトランジスタのゲート電極１１とドリフト領域６のオーバーラップ長Ｌｘ（図５参照）とＬＤＭＯＳトランジスタのオン抵抗Ｒｏｎとの関係に及ぼすゲート端絶縁部３のトレンチ深さＤ１の影響を模式的に示す。
【００４１】
図１２に示すように、ゲート端絶縁部３のトレンチ深さＤ１は、浅い範囲内では、トレンチ深さＤ１が大きくなるにつれて、素子耐圧Ｖｔｏｒは大きくなるが、当該浅い範囲を超えて大きくなっても、素子耐圧Ｖｔｏｒはそれ以上大きくならない。一方、オン抵抗Ｒｏｎは、トレンチ深さＤ１が大きくなるにつれて、大きくなる傾向がある。従って、本実施形態では、トレンチ深さＤ１として、上述の浅い範囲を僅かに超えた深さＡで、素子分離領域２のトレンチ深さＤ２より小さい値を使用することで、素子耐圧Ｖｔｏｒとして、従来と同程度を維持しながら、オン抵抗Ｒｏｎを大幅に低抵抗化している。
【００４２】
更に、図１３に示すように、ＬＤＭＯＳトランジスタのゲート電極１１とドリフト領域６のオーバーラップ長Ｌｘが大きくなるにつれて、チャンネル長が短くなるため、オン抵抗Ｒｏｎは低抵抗化するが、ゲート端絶縁部３のトレンチ深さＤ１が大きいと、ドレイン領域１７からソース領域１６に至る電流経路が、ゲート端絶縁部３の下方を大きく迂回するようになり、オン抵抗Ｒｏｎの低下が抑制される。この結果として、図１２に示すようなオン抵抗Ｒｏｎとトレンチ深さＤ１との間の関係を呈することになる。
【００４３】
［別実施形態］
以下、上記実施形態の半導体装置及びその製造方法の別実施形態について説明する。
【００４４】
〈１〉上記実施形態では、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタがｎ型チャネルＭＯＳトランジスタである場合について説明したが、ｎ型半導体基板を使用するか、或いは、ｎ型ウェルを形成し、上記ｎ型或いはｐ型の各不純物注入工程（工程２、３、６、８、９）において、ｎ型の不純物種をｐ型に、ｐ型の不純物種をｎ型に、夫々変更することで、ｐチャネル型ＭＯＳトランジスタに対しても、上記実施形態で説明した製造過程及びトランジスタ構造が適用できる。
【００４５】
〈２〉更に、ｎチャネル型の高耐圧ＭＯＳトランジスタとｐチャネル型の高耐圧ＭＯＳトランジスタが混載された半導体装置や、ｎチャネル型の低耐圧ＭＯＳトランジスタとｐチャネル型の低耐圧ＭＯＳトランジスタが混載された半導体装置を形成しても良い。
【００４６】
この場合、ｎ型或いはｐ型の各不純物注入工程（工程２、３、６、８、９）において、ｎチャネル型の高耐圧及び低耐圧ＭＯＳトランジスタの注入とｐチャネル型の高耐圧及び低耐圧ＭＯＳトランジスタの注入を、夫々の形成領域以外をマスクして交互に不純物注入を行えば良い。
【００４７】
〈３〉更に、上記実施形態では、高耐圧ＭＯＳトランジスタとして、図１０に示すようなＬＤＭＯＳトランジスタを想定したが、同じＬＤＭＯＳトランジスタの場合でも、図１４に示すように、ドリフト領域６を、ｐ型ボディ領域９を内包するように、高耐圧ＭＯＳトランジスタ領域の全面に形成するようにしても良い。更に、高耐圧ＭＯＳトランジスタとして、図１５に示すように、ドレイン・ソース間で対称な構造として、ゲート電極１１のソース側とドレイン側の両方の端部に夫々、ゲート端絶縁部３を設けるようにしても良い。この場合、ソース側にも、ｐ型ボディ領域９に代えてドリフト領域６を形成するのが好ましい。
【００４８】
更に、ゲート電極１１のソース側とドレイン側の両方の端部に夫々、ゲート端絶縁部３を設ける場合、ゲート・ソース間とゲート・ドレイン間で要求される耐圧が異なる場合、例えば、ゲート・ドレイン間の耐圧の方が、ゲート・ソース間の耐圧より高い場合、図１６に示すように、ソース側のゲート端絶縁部３のトレンチ深さＤ１ｓを、ドレイン側のゲート端絶縁部３のトレンチ深さＤ１ｄより浅く形成しても良い。この場合、ソース側のゲート端絶縁部３の幅Ｗｇｅｓを、ドレイン側のゲート端絶縁部３の幅Ｗｇｅｄより狭くすことで、夫々のトレンチ深さＤ１ｓ，Ｄ１ｄを上記のように調整できる。
【００４９】
〈４〉更に、上記実施形態及び別実施形態〈３〉では、高耐圧ＭＯＳトランジスタとして、図１０または図１４に示すようなゲート電極１１のドレイン側の端部にのみゲート端絶縁部３を設ける構造の高耐圧ＭＯＳトランジスタ、図１５または図１６に示すようなゲート電極１１のソース側とドレイン側の両方の端部にゲート端絶縁部３を設ける構造の高耐圧ＭＯＳトランジスタの内の何れか１種類を搭載する半導体装置を想定したが、同じシリコン基板上に、２種類以上の高耐圧ＭＯＳトランジスタを混載しても良い。この場合、図１０，１４〜１６に示すトランジスタ構造の内の１つのトランジスタ構造について、ゲート端絶縁部３のトレンチ深さＤ１の異なる２種類以上の高耐圧ＭＯＳトランジスタを設けても良く、また、図１０，１４〜１６に示すトランジスタ構造の内の２以上のトランジスタ構造の高耐圧ＭＯＳトランジスタを設けても良く、また、前者と後者を組み合わせてもの良い。
【００５０】
尚、２種類以上の高耐圧ＭＯＳトランジスタのゲート端絶縁部３のトレンチ深さＤ１を、各高耐圧ＭＯＳトランジスタに要求される耐圧に応じて夫々異ならせる場合、トレンチ深さＤ１が大きい高耐圧ＭＯＳトランジスタほど、ゲート端絶縁部３の幅を大きくする。
【００５１】
更に、同じシリコン基板上に２種類以上の高耐圧ＭＯＳトランジスタを混載する場合、その内の少なくとも１種類の高耐圧ＭＯＳトランジスタを、ＥＳＤ保護素子として使用するのも好ましい。
【００５２】
〈５〉上記実施形態で説明した高耐圧及び低耐圧ＭＯＳトランジスタの製造工程で例示した、各部の寸法、各不純物注入工程（工程２、３、６、８、９）における注入条件、及び、熱処理温度等は、一例であって、上記実施形態で例示した数値及び数値範囲に限定されるものではない。
【００５３】
〈６〉上記実施形態では、同じシリコン基板上に、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタが夫々搭載される場合を想定したが、同じシリコン基板上に、１種類以上の高耐圧ＭＯＳトランジスタが搭載され、低耐圧ＭＯＳトランジスタが搭載されない場合にも、上記実施形態で説明した製造過程及びトランジスタ構造が適用できる。
【００５４】
更に、同じシリコン基板上に、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタが夫々搭載される場合であっても、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタの各ゲート酸化膜の膜厚は、両ＭＯＳトランジスタ間で同じでなくても良い。
【符号の説明】
【００５５】
１：    半導体基板（シリコン基板）
２：    素子分離領域
３：    ゲート端絶縁部
４：    犠牲酸化膜
５：    レジストマスク
６：    ドリフト領域
７：    レジストマスク
８：    ｐ型ウェル
９：    ｐ型ボディ領域
１０：  ゲート酸化膜
１１：  ゲート電極
１２：  レジストマスク
１３：  ＬＤＤ領域
１４：  側壁絶縁膜
１５：  低耐圧ＭＯＳトランジスタのソース・ドレイン領域
１６：  高耐圧ＭＯＳトランジスタのソース領域
１７：  高耐圧ＭＯＳトランジスタのドレイン領域
１８：  ｐ型高濃度拡散領域
１９：  層間絶縁膜
２０：  コンタクト孔
２１：  金属電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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