(57)【要約】【課題】微細化によっても順方向電流が減少することが無いようにする。【解決手段】実施形態は、第１の配線と、その上に積層されたメモリセルと、その上に形成された第２の配線とを有するセルアレイ層を備え、メモリセルが、電流制御素子、可変抵抗素子及びこれらの間に配置されたシリサイド用金属層を有する。第１の配線又は第１の配線層を形成し、その上に電流制御素子を形成する半導体層、シリサイド用金属層及び可変抵抗素子を形成する可変抵抗素子層を順次形成する。可変抵抗素子層及びシリサイド用金属層を半導体層に達するまで第１のエッチングにより選択的に除去し、少なくとも露出したシリサイド用金属層の側面を覆うように第１の保護層を形成し、選択的に除去した部分に対応する半導体層の部分を第２のエッチングにより選択的に除去し、可変抵抗素子、シリサイド用金属層及び半導体層を覆うように第２の保護層を形成する。【選択図】図３
2013004540.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線とを有するセルアレイ層を備え、前記メモリセルが、電流制御素子、可変抵抗素子及びこれらの間に配置されたシリサイド用金属層を有する不揮発性半導体装置の製造方法において、
前記第１の配線を形成する第１の配線層を形成し、
前記第１の配線層の上に前記電流制御素子を形成する半導体層、前記シリサイド用金属層及び前記可変抵抗素子を形成する可変抵抗素子層を順次形成し、
前記可変抵抗素子層及び前記シリサイド用金属層を、前記メモリセルを形成する部分を残して前記半導体層に達するまで第１のエッチングにより選択的に除去し、
少なくとも前記第１のエッチングにより露出した前記シリサイド用金属層の側面を覆うように第１の保護層を形成し、
前記選択的な第１のエッチングで除去されなかった前記半導体層を、前記メモリセルを形成する部分を残して第２のエッチングにより選択的に除去し、
前記可変抵抗素子、前記シリサイド用金属層及び前記半導体層を覆うように第２の保護層を形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第１の保護層を、前記シリサイド用金属層の側面及び前記半導体層の前記シリサイド用金属層との界面近傍の側面を覆うように形成する
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記セルアレイ層は前記第１の配線と前記第２の配線に直交する方向に複数積層され、
奇数層における前記シリサイド用金属層の前記第１の保護層によって覆われる側面と、偶数層における前記シリサイド用金属層の前記第１の保護層によって覆われる側面とが互いに９０°異なる
ことを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
【請求項４】
第１の配線、前記第１の配線の上に積層された第１のメモリセル、及び前記第１のメモリセルの上に前記第１の配線と直交するように形成された第２の配線を有する第１のセルアレイ層と、
前記第２の配線、前記第２の配線の上に積層された第２のメモリセル、及び前記第２のメモリセルの上に前記第２の配線と直交するように形成された第３の配線を有する第２のセルアレイ層とを備え、
前記第１のメモリセルが、第１の電流制御素子、第１の可変抵抗素子及びこれらの間に配置された第１のシリサイド用金属層を有し、
前記第２のメモリセルが、第２の電流制御素子、第２の可変抵抗素子及びこれらの間に配置された第２のシリサイド用金属層を有する
不揮発性半導体装置の製造方法において、
前記第１の配線を形成する第１の配線層、前記第１の電流制御素子を形成する第１の半導体層、前記第１のシリサイド用金属層及び前記第１の可変抵抗素子を形成する第１の可変抵抗素子層を順次形成し、
前記第１の可変抵抗素子層及び前記第１のシリサイド用金属層を、第１のエッチングにより、前記第１の配線に沿った部分を残して選択的に除去して、前記第１の半導体層に達する第１の溝を形成し、
前記第１の溝に露出した前記第１のシリサイド用金属層の側面を覆うように第１の保護層を形成し、
前記第１の溝に残った前記第１の半導体層を、第２のエッチングにより、前記第１の配線に沿った部分を残して除去し、
前記第１の可変抵抗素子、前記第１のシリサイド用金属層及び前記第１の半導体層を覆うように第２の保護層を形成し、
前記第１の溝に第１の層間絶縁層を埋め込み、
前記第１の可変抵抗素子の上に、前記第２の配線を形成する第２の配線層、前記第２の電流制御素子を形成する第２の半導体層、前記第２のシリサイド用金属層及び前記第２の可変抵抗素子を形成する第２の可変抵抗素子層を順次形成し、
前記第２の可変抵抗素子層及び前記第２のシリサイド用金属層を、第３のエッチングにより、前記第２の配線に沿った部分を残して選択的に除去して、前記第２の半導体層に達する第２の溝を形成し、
前記第２の溝に露出した前記第２のシリサイド用金属層の側面を覆うように第３の保護層を形成し、
前記第２の溝に残った前記第２の半導体層、第２の配線層、第１の可変抵抗素子層、第１のシリサイド用金属層、前記第１の半導体層を、第４のエッチングにより、前記第２の配線に沿った部分を残して除去し、
前記第２の可変抵抗素子層、前記第２のシリサイド用金属層、前記第２の半導体層、第２の配線層、前記第１の可変抵抗素子、前記第１のシリサイド用金属層及び前記第１の半導体層を覆うように第４の保護層を形成し、
前記第２の溝に第２の層間絶縁膜を埋め込み、
前記第２の可変抵抗素子層の上に前記第３の配線を形成する第３の配線層を形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５】
第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線とを有するセルアレイ層を備えた半導体記憶装置であって、
前記メモリセルは、電流制御素子、可変抵抗素子及びこれらの間に配置されたシリサイド用金属層を有し、
前記シリサイド用金属層及び前記電流制御素子と前記シリサイド用金属層との界面近傍の側面に第１の保護層が形成され、
前記可変抵抗素子、前記シリサイド用金属層、前記電流制御素子及び前記第１の保護層を覆う第２の保護層が形成され、
前記第１の保護層は、前記第２の保護層よりも電子トラップ密度が少ない
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載された実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００４】
このような抵抗変化型メモリでは、選択されたメモリセルに対するデータ書き込み及び読み出し時の非選択メモリセルに対する回り込み電流を制御するため、可変抵抗素子と直列にダイオード等の電流制御素子が接続される。可変抵抗素子と電流制御素子は、第１の配線と第２の配線との間にエッチングプロセスによって柱状に形成される、いわゆるクロスポイント型の半導体記憶装置を構成する。
【０００５】
上述した抵抗変化型の半導体記憶装置の微細化を進めると、電流制御素子の順方向電流が少なくなるオープン不良が発生するという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６５８０３号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、微細化によっても順方向電流が減少することが無い半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態に係る半導体記憶装置の製造方法は、第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に第１の配線と直交するように形成された第２の配線とを有するセルアレイ層を備え、メモリセルが、電流制御素子、可変抵抗素子及びこれらの間に配置されたシリサイド用金属層を有する不揮発性半導体装置の製造方法であって、第１の配線を形成する第１の配線層を形成し、第１の配線層の上に電流制御素子を形成する半導体層、シリサイド用金属層及び可変抵抗素子を形成する可変抵抗素子層を順次形成し、可変抵抗素子層及びシリサイド用金属層を、メモリセルを形成する部分を残して半導体層に達するまで第１のエッチングにより選択的に除去し、少なくとも第１のエッチングにより露出したシリサイド用金属層の側面を覆うように第１の保護層を形成し、選択的な第１のエッチングで除去されなかった半導体層を、メモリセルを形成する部分を残して第２のエッチングにより選択的に除去し、可変抵抗素子、シリサイド用金属層及び半導体層を覆うように第２の保護層を形成する。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図３】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面図及び断面図である。
【図４】同実施形態に係る半導体記憶装置の構成の一部の拡大断面図である。
【図５】比較例に係る半導体記憶装置のメモリセルアレイの一部の断面図である。
【図６】比較例に係る半導体記憶装置のメモリセルアレイの製造方法を説明する為の正面図及び側面図である。
【図７】比較例に係る半導体記憶装置のメモリセルアレイの製造方法を説明する為の正面図及び側面図である。
【図８】本発明の第１の実施形態に係る半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図９】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図１０】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図１１】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図１２】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図１３】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図１４】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図１５】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図１６】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図１７】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図１８】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図１９】本発明の第２の実施形態に係る半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図２０】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図２１】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図２２】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図２３】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図２４】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図２５】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図２６】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図２７】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図２８】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図２９】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図３０】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図３１】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図３２】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図３３】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図３４】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図３５】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図３６】半導体記憶装置本発明の第３の実施形態に係る半導体記憶装置の構成を説明する為の平面図、正面図、及び側面図である。
【図３７】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図３８】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図３９】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図４０】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図４１】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図４２】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図４３】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図４４】同半導体記憶装置の製造方法を説明する為の平面図、正面図、及び側面図である。
【図４５】本発明の第４の実施形態に係る半導体記憶装置の構成の一部の拡大断面図である。
【図４６】半導体記憶装置二通りのＰＩＮダイオードにおける不純物濃度及び電位の分布を示したグラフである。
【発明を実施するための形態】
【００１０】
［第１の実施の形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、後述する可変抵抗素子と電流制御素子を具備するメモリセルＭＣをマトリクス状に配置したメモリセルアレイ１を備える。
【００１１】
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするロウ制御回路３が電気的に接続されている。
【００１２】
［メモリセルアレイ］
図２は、メモリセルアレイ１の一部の斜視図である。また、図３（ａ）は、メモリセルアレイ１の一部の平面図、同図（ｂ）は、同図（ａ）のＢ−Ｂ′断面図、同図（ｃ）は、同図（ａ）のＣ−Ｃ′断面図である。メモリセルアレイ１は、図示しない半導体基板の上に形成されたクロスポイント型のメモリセルアレイで、平行に配設された複数本のビット線１０３（ＢＬ）と、これと交差して平行に配設された複数本のワード線１２３（ＷＬ）とを有する。
【００１３】
ビット線１０３及びワード線１２３は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等を用いることができる。これらのビット線１０３及びワード線１２３は、それぞれ窒化シリコン（ＳｉＮ）などのバリア層１０２，１２２を介して層間絶縁層１０１，１２１に埋め込まれている。
【００１４】
［メモリセルＭＣ］
ビット線１０３とワード線１２３との各交差部に、両配線に挟まれるようにメモリセル１００が配置される。メモリセル１００は、電流制御素子ＤＩと可変抵抗素子１１０とを直列に接続した柱状に形成されている。
【００１５】
電流制御素子ＤＩは、この例では、ｐ型半導体１０７と、ｉ型半導体１０６と、ｎ型半導体１０５とからなるＰＩＮ型ダイオードを使用している。しかし、メモリセル１００に用いられる電流制御素子ＤＩは、電圧・電流特性において所定の電流制御特性を有する素子であれば、材質、構造等は、特に限定されない。例えば、電流制御素子ＤＩに用いられる材料として、シリコン（Ｓｉ）以外に、ゲルマニウム（Ｇｅ）等の半導体、半導体と金属の混晶、酸化物等の絶縁体を用いることも可能である。また、ＰＮ，ＭＩＳ，ＳＩＳ等各種ダイオードが適用可能である。
【００１６】
可変抵抗素子１１０は、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、例えば二酸化チタン（ＴｉＯ２）、酸化ニッケル（ＮｉＯ）、金属酸化膜（ＭｅＯｘ）、酸化ハフニウム（ＨｆＯ）、カーボン等により形成されている。可変抵抗素子１１０としては、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを切り替えるバイポーラ型、印加電圧の極性を切り替えることなく高抵抗状態と低抵抗状態とを切り替えるユニポーラ型のいずれも適用可能である。
【００１７】
電流制御素子ＤＩとビット線１０３との間、及び可変抵抗素子１１０の上下には、例えばバリアメタル層及び接着層として機能する窒化チタン（ＴｉＮ）等の電極１０４，１０９、１１１がそれぞれ配置されている。電極１１１の上にはタングステン（Ｗ）等のトップ電極１１２が配置されている。
【００１８】
また、電流制御素子ＤＩと可変抵抗素子１１０の下部の電極１０９との間には、シリサイド用金属層１０８が配置されている。このシリサイド用金属層１０８は、ｐ型半導体１０７の金属層１０８との界面をシリサイド化させて界面抵抗を下げる役割を果たしている。又、シリサイド用金属層１０８は、半導体層１０５〜１０７が結晶化（ポリシリコン化）する際の、核としての役割を果たしていることが確認されている。
【００１９】
この実施形態に係るメモリセル１００では、少なくともシリサイド用金属層１０８の側面、この例では、図４に拡大図を示すように、ｉ型半導体１０６上端部、ｐ型半導体１０７、シリサイド用金属層１０８、及び電極１０９の下端部の側壁が第１の保護層１１５によって覆われている。又、電極１０４からトップ電極１１２までの側壁を第１の保護層１１５も含めて第２の保護層１１６が更に覆っている。
【００２０】
第１の保護層１１５は、メモリセルアレイ１の製造工程中に、耐エッチング性の弱いシリサイド用の金属層１０８をサイドエッチングから保護する役割を有する。第１の保護層１１５としては、例えば半導体層との選択比が１０以上ある窒化シリコン（ＳｉＮ）、二酸化シリコンと窒化シリコンの二重側壁（ＳｉＯ２／ＳｉＮ）、テトラエトキシシラン（ＴＥＯＳ）等を用いることができる。第２の保護層１１６は、層間絶縁層１１７の熱酸化工程においてタングステン（Ｗ）等からなるトップ電極１１２の酸化を抑制するために設けられる。第２の保護層１１６としては、窒化シリコン（ＳｉＮ）等を用いることができる。
【００２１】
［半導体記憶装置の製造方法］
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。まず、本実施形態の説明に先立ち、比較例における問題点について説明する。比較例のメモリセルの構成を図５に、比較例のメモリセルの製造方法における一部の工程を図６及び図７に示す。
【００２２】
図５に示すとおり、比較例のメモリセル１００′には、図３に示した第１の保護層１１５が設けられていない。この様なメモリセルの製造工程には、図６に示す様に、層間絶縁層１０１に埋め込まれたビット線１０３上に、メモリセルを構成する各材料の層１０４Ａ〜１１２Ａを積層した構造に対して選択的なエッチングを行い、図７に示すような複数のピラーを形成する工程が存在する。この際、エッチングは図示しない下側の基板方向に進行する為、基板から遠い層ほどエッチングガスに長時間さらされることとなり、サイドエッチングや酸化を進行させることとなる。特に、一般にシリサイド用金属層１０８として用いられているＴｉ等は、ＴｉＮや半導体層を反応性イオンエッチング（ＲＩＥ）する際に使用されるガス（Ｃｌ、Ｂｒ、Ｆ等）により腐食し易く、シリサイド用金属層１０８のサイドエッチングや酸化を進行させるという問題がある。
【００２３】
このようなシリサイド用の金属層１０８は、前述したように、半導体層との界面をシリサイド化して界面抵抗を低下させる働きと、半導体層がポリシリコンの結晶となる際に、結晶化の核としての役割を果たすものと考えられている。従って、シリサイド用の金属層１０８が減少すると、界面抵抗を低下させることができず、且つ、半導体層がアモルファスとなり、電流制御素子ＤＩとして十分な電流を流すことができず、正常に動作しなくなってしまう。
【００２４】
そこで、本実施形態に係る半導体記憶装置の製造方法は、第１の保護層１１５によって半導体上部及びシリサイド用金属層１０８と電極１０９の側壁を覆うことにより、このような問題を解決するものである。
【００２５】
次に、図８〜図１８を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００２６】
まず、図８に示す通り、層間絶縁層１０１に、バリア層１０２を介してビット線１０３を、埋め込み方式又はＲＩＥにより形成する。ビット線１０３のパターンニングは、例えば側壁転写方式又は液浸ＡｒＦにより微細化することが可能である。
【００２７】
次に、図９に示す通り、ビット線１０３が埋め込まれた層間絶縁層１０１上に、電極１０４となる導電層１０４Ａ、ｎ型半導体層１０５Ａ、ｉ型半導体層１０６Ａ、ｐ型半導体層１０７Ａ、シリサイド用金属層１０８となる金属層１０８Ａ、電極１０９となる導電層１０９Ａ、可変抵抗素子１１０となる可変抵抗層１１０Ａ、及び電極１１１となる導電層１１１Ａが堆積される。電極となる導電層１０４Ａ、１０９Ａ、及び１１１ＡとしてはＴｉＮ等の導電体が適用可能である。又、可変抵抗層１１０Ａとしては、ＴｉＯ２，ＮｉＯ，ＭｅＯｘ，ＨｆＯ，Ｃａｒｂｏｎ等が適用可能である。
【００２８】
次に、図１０に示す通り、導電層１１１Ａ上にトップ電極１１２となる導電層１１２Ａ及びハードマスク１１３を堆積し、その上にレジストパターン１１４を形成する。レジストパターン１１４は、ビット線１０３と、後に形成されるワード線１２３とのｘｙ平面内における交点にメモリセル１００が配置されるように形成されている。すなわち、レジストパターン１１４は、１回のエッチングでピラー状のメモリセル１００を形成する孤立パターンとなっている。導電層１１２ＡとしてはＷ等の導電体が、ハードマスク１１３としてはＳｉＯ２，ＳｉＮ，Ｃ等が適用可能である。レジストパターン１１４のパターニングには側壁転写方式、液侵ＡｒＦパターニング手法等が適用可能である。
【００２９】
次に、図１１に示す通り、レジストパターン１１４をマスクとして、エッチングによりハードマスク１１３及び導電層１１２Ａを加工する。その後、加工されたハードマスク１１３及び導電層１１２Ａをマスクとして導電層１１１Ａからｉ型半導体層１０６Ａの上面までの範囲にエッチングを行い、ｉ型半導体層１０６Ｂ上にｐ型半導体１０７、シリサイド用金属層１０８、電極１０９、可変抵抗素子１１０、電極１１１、及び導電柱１１２Ｂが積層された柱状の構造を複数形成する。
【００３０】
次に、図１２に示す通り、ｉ型半導体層１０６Ｂの上面、ｎ型半導体１０７から導電柱１１２Ｂまでの側壁、及び導電柱１１２Ｂの上面を覆うように、第１の保護層１１５となる絶縁層１１５Ａを形成する。絶縁層１１５Ａとしては、例えばＳｉＮやＴＥＯＳ等、半導体層１０５Ａ〜１０７Ａに対して１０以上の選択比を有するものを使用する。又、絶縁層１１５Ａは、ＳｉＯ２／ＳｉＮの二重層等、複数層として形成することも可能である。ＳｉＮとしては、ＡＬＤ−ＳｉＮ，ＨＣＤ−ＳｉＮ，ＤＣＳ−ＳＩＮ，ＰｅＡＬＤ−ＳｉＯ２などが好適であり、ＳｉＯ２としてはＵＬＴ−ＳｉＯ２，ＡＬＤ−ＳｉＯ２，ＰｅＡＬＤ−ＳｉＯ２，ＬＴＯなどが好適である。
【００３１】
次に、図１３に示す通り、絶縁層１１５Ａのうち、ｉ型半導体層１０６Ｂの上面に形成されている部分及び導電柱１１２Ｂの上面に形成されている部分を除去する。これにより、ピラーの側壁部分に絶縁層１１５Ｂが形成される。
【００３２】
図１４に示す通りにエッチングを行い、導電柱１１２Ｂ、絶縁層１１５Ｂ、ｉ型半導体層１０６Ｂ、ｎ型半導体層１０５Ａ、導電層１０４Ａを加工する。これにより、電極１０４、ｎ型半導体１０５、ｉ型半導体１０６、ｐ型半導体１０７、シリサイド用金属層１０８、電極１０９、可変抵抗素子１１０、電極１１１、及びトップ電極１１２が積層され、ｉ型半導体１０６の上部から電極１０９の一部までの側壁を覆うように第１の保護層１１５が形成された柱状の構成が複数形成される。
【００３３】
次に、図１５に示す通り、基板１０１上面、電極１０４からトップ電極１１２までの側壁、及びトップ電極１１２の上面を覆うように、第２の保護層１１６となる絶縁層１１６Ａを形成する。絶縁層１１６Ａとしては、層間絶縁層１１７形成時のトップ電極１１２の熱酸化を抑制するＳｉＮ等の材料が適用可能である。
【００３４】
次に、図１６に示す通り、層間絶縁層１１７となる絶縁層１１７Ａを堆積し、水蒸気酸化を行う。ただし、絶縁層１１７Ａが塗布性の膜でなければ水蒸気酸化処理は必要ない。その後、図１７に示す通り絶縁層１１７Ａに対して、トップ電極１１２が露出するまでＣＭＰを行い、層間絶縁膜１１７及び第２の保護層１１６を形成する。次に、図１８に示す通り、層間絶縁層１２１、バリア層１２２、及びワード線１２３を形成する。層間絶縁層１２１及びバリア層１２２は、ワード線１２３の上部に、更にメモリセルアレイ１を形成する為に形成される。従って、最上層のメモリセルアレイ１の形成の際には、層間絶縁層１２１及びバリア層１２２を設ける必要は無い。尚、ワード線１２３の上部に、更にメモリセルアレイ１を形成する場合、図９〜図１８に示すプロセスを繰り返せばよい。更にメモリセルアレイ１を形成する場合には、上段に新たに形成するメモリセルアレイは、下段に存在するメモリセルアレイに対して、ｘｙ平面内において配線を９０°回転させて形成させること、及び半導体層１０４〜１０６の順番を逆転させることが必要である。
【００３５】
以上より、本実施形態に係る半導体記憶装置の製造方法によれば、第１の保護層１１５によって電流制御素子ＤＩ上端部及びシリサイド用金属層１０８と電極１０９下端部の側壁を覆うことにより、シリサイド用金属層１０８のサイドエッチング等を防ぎ、半導体記憶装置を安定して製造することが可能となる。
【００３６】
尚、本実施形態においては第１の保護層１１５となる絶縁層１１５Ａを形成する前に、ｉ型半導体層１０６Ａに届くまでエッチングを行っているが、ｐ型半導体層１０７Ａに到達した段階でエッチングを中断し、第１の保護層１１５となる絶縁層１１５Ａを形成すれば良い。又、本実施形態においては第１の保護層がｉ型半導体層の上部から電極１０９の一部の側壁までを覆っているが、シリサイド用の金属層１０８の側面が全て隠れるように覆われていればよい。
【００３７】
［第２の実施の形態］
次に、本発明の第２の実施形態に係る半導体記憶装置の製造方法について説明する。尚、以下において、第１の実施形態と同様の部分は同一符号を付し、説明を省略する。
【００３８】
図１９〜図２９は、本実施形態に係る半導体記憶装置の製造方法を表す図である。先の実施形態では、孤立状のマスクパターンを用いて１回のエッチングで柱状のメモリセル１００を形成したが、本実施形態では、ビット線１０３方向の溝形成と、ワード線１２３方向の溝形成とを別々のエッチングにより行うと共に、メモリセル１００とワード線１２３とは、セルフアラインによる位置合わせを行っている。
【００３９】
図８及び図９に示す工程までは、第１の実施形態と同様である。本実施形態においては、図９に示す状態から、図１９に示すように、トップ電極１１２となる導電層１１２Ａ及びハードマスク１１３を堆積し、その上にラインアンドスペースのレジストパターン１１４ｙを形成する。ラインアンドスペースのレジストパターン１１４ｙは、ｘｙ平面内においてビット線１０３と重なるように形成される。
【００４０】
ラインアンドスペースのレジストパターン１１４ｙを用いて、図１５〜図１７に示した様にエッチングや保護層の形成等を行う。すなわち、図２０に示す通り、レジストパターン１１４ｙをマスクとしてエッチングによりハードマスク１１３及び導電層１１２Ａを加工する。その後、加工されたハードマスク１１３及び導電層１１２Ａをマスクとして導電層１１１Ａからｉ型半導体層１０６Ａの上面までの範囲でエッチングを行い、図２１に示す通り、第１の保護層１１５となる絶縁層１１５Ａを形成する。そして、図２２及び図２３に示す通り、エッチングを導電層１０４Ａの下まで進め、図２４に示す通り、第２の保護層１１６となる絶縁層１１６Ａを形成する。次に、図２５に示す通りに層間絶縁層１１７Ｂを埋めて、図２６に示す通りにＣＭＰをする。
【００４１】
これにより、図２６に示すように、導電層１０４Ｂ、ｎ型半導体層１０５Ｂ、ｉ型半導体層１０６Ｃ、ｐ型半導体層１０７Ｂ、金属層１０８Ｂ、導電層１０９Ｂ、可変抵抗層１１０Ｂ、導電層１１１Ｂ、及び導電層１１２Ｂが積層され、ｉ型半導体壁１０６Ｂの上部から導電層１０９Ｂの一部までの側壁が絶縁層１１５Ｃによって覆われ、導電層１０４Ｂから導電層１１２Ｂまでの側壁が絶縁層１１６Ｂによって覆われた積層体がビット線１０３に沿って形成される。
【００４２】
次に、図２７及び図２８に示すとおり、層間絶縁層１１７Ｂ、絶縁層１１６Ｂ、及び導電層１１２Ｂの上面によって構成される面上に、導電層１２３Ａ及びハードマスク１１３を堆積し、その上にラインアンドスペースのレジストパターン１１４ｘを形成する。この際、レジストパターン１１４ｘは、ｘｙ平面上においてビット線１０３と直交する様に構成される。ラインアンドスペースのレジストパターン１１４ｘを用いて、図２９〜図３５に示す様にエッチングや第１の保護層１３５、第２の保護層１３６、及び層間絶縁層１３７の形成等を行うと、図３５に示すようにメモリセルアレイ１が形成される。
【００４３】
本実施形態においては、ワード線１２３の形成とメモリセル１００の形成とを同じエッチングにより行うため、両者の位置合わせが容易になる。
【００４４】
［第３の実施の形態］
次に、本発明の第３の実施形態に係る半導体記憶装置の製造方法について説明する。以下において、第１の実施形態と同様の部分は同一符号を付し、説明を省略する。
【００４５】
図３６には、本実施形態に係る半導体記憶装置の構成を示す。第１及び第２の実施形態では、１層のメモリセルアレイ１について示したが、本実施形態に係る半導体記憶装置は、多層のメモリセルアレイにより構成されている点が第１及び第２の実施形態と異なっている。即ち、本実施形態に係る半導体記憶装置は、第１層目のメモリセル積層体のビット線方向に溝を切り、第２層目のメモリセル積層体では、第１層目のメモリセル積層体と同時にワード線方向の溝を切り、第３層目のメモリセル積層体では、第２層目のメモリセル積層体と同時にビット線方向の溝を切る、という繰り返しでメモリセルを形成していく。これによりｎ層のメモリセルアレイ１を形成するのにｎ＋１回のエッチングプロセスだけで形成される。
【００４６】
しかし、本実施形態においては、２層分のエッチングを行うため、上層のシリサイド用金属層がよりサイドエッチングされ易くなる。そこで、上層のシリサイド用金属層の側面に第１の保護層を形成する。これにより、第１の保護層によって保護される側面は、奇数層と偶数層とでは９０°異なる側面となる。すなわち図３６に示すように、第１層目の第１の保護層１１５は、ビット線１０３が延びる方向に形成され、第２層目の第１の保護層１３５は、ワード線１２３と平行に形成されている。
【００４７】
次に、図３７から図４４を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００４８】
まず、図１９〜図２６に至る工程は第２の実施形態と同様である。図２６に示す様な構成が形成されたら、図３７に示す通り、更にワード線１２３となる導電層１２３Ａ、電極１２４となる導電層１２４Ａ、ｐ型半導体１２５となるｐ型半導体層１２５Ａ、ｉ型半導体１２６となるｉ型半導体層１２６Ａ、ｎ型半導体１２７となるｎ型半導体層１２７Ａ、シリサイド用金属層１２８となる金属層１２８Ａ、電極１２９となる導電層１２９Ａ、可変抵抗素子１３０となる可変抵抗層１３０Ａ、電極１３１となる導電層１３１Ａ、及びトップ電極１３２となる導電層１３２Ａを積層する。
【００４９】
次に、図３８に示す通り、導電層１３２Ａ上にハードマスク１３３を堆積し、ラインアンドスペースのレジストパターン１３４を形成する。ラインアンドスペースのレジストパターン１３４は、ｘｙ平面内においてビット線１０３と直交する方向に延びる様に形成される。
【００５０】
次に、図３９に示す通り、レジストパターン１３４をマスクとして、エッチングによりハードマスク１３３及び導電層１３２Ａを加工する。その後、加工されたハードマスク１３３及び導電層１３２Ａをマスクとして導電層１３１Ａからｉ型半導体層１２６Ａの上面までの範囲にエッチングを行い、ｉ型半導体層１２６Ｂ、ｎ型半導体層１２７Ｂ、金属層１２８Ｂ、導電層１２９Ｂ、可変抵抗層１３０Ｂ、導電層１３１Ｂ、及び導電層１３２Ｂからなる積層体が形成される。
【００５１】
次に、図４０及び図４１に示す通り、図１２及び図１３に示した工程と同様の工程によって、積層体の側壁に、第１の保護層１３５となる絶縁層１３５Ｂを形成する。その後、図４２に示す通り、メモリセルアレイ２層分の構成に対してエッチングを行う。この際、導電層１０４Ｂを完全に分離する必要は無い。次に、図４３に示す通りに、エッチングによって形成された、メモリセルアレイ２層分の積層体の側面に第２の保護層１３６となる絶縁層１３６Ａを形成する。次に、図４４に示す通りに、埋め込み及びＣＭＰによって層間絶縁層１３７Ｂ及び絶縁層１３６Ｂを形成する。これによって、図４４に示すように、下段にはメモリセル及びワード線１２３が形成され、上段には図２６に示す様な構成が形成される。
【００５２】
その後、更に上段にメモリセルアレイを形成する場合には図３７から図４４に示す工程を、形成しない場合には図２６から図３４に示す工程を行えばよい。
【００５３】
実施例１及び実施例２においては、メモリセルアレイを一層毎に形成していたが、本実施形態においては、二層ずつ一括で加工することが可能であり、ＰＥＰ数、Ｃｅｌｌ加工困難度、及び埋め込み困難度の低減が可能となる。例えばｎ層のメモリセルアレイを製造する場合、実施例２の方法におけるＰＥＰ数は２ｎ回、実施例３の方法においてはｎ＋１回となる。
【００５４】
又、本実施形態に係る半導体記憶装置の製造方法の様に、二層分のメモリセルアレイを一括で製造する方法においては、図４２に示した様な、メモリセルアレイ二層分の構成に対して、一括でエッチングを行う工程が存在する。この様な工程においては、上層に存在する構成は比較的長時間エッチングガスにさらされることとなる。従って、第１の保護層１３５が存在しなかった場合、シリサイド用の金属層１２８はより長い時間エッチングガスにさらされることとなってしまう。
【００５５】
本実施形態においては、シリサイド用の金属層１２８の側壁を第１の保護層１３５で覆うことによって、このような問題を回避し、半導体記憶装置を安定して製造することが可能となる。
【００５６】
［第４の実施形態］
次に、本実施形態に係る第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、全体構成については第３の実施形態と同様である。図４５は、第４の実施形態に係る不揮発性半導体記憶装置の一部を拡大して示す図である。
【００５７】
第１の保護層１１５は、シリサイド用金属層１０８の側面からダイオードのｐ型半導体層１０７とｉ型半導体層１０６の界面からやや下側の部分の側面を覆っている。本実施形態では、第１の保護層１１５は、ＳｉＮ以外の、例えばＳｉＯ２／ＳｉＮ層、ＴＥＯＳ層などにより形成され、第２の保護層１１６は、ＳｉＮ層により形成されている。
【００５８】
すなわち、ｐｉ接合部側面近傍に電子がトラップされていると、フォワード電圧からリバース電圧に切り替えたときに、ｐｉ接合部の側面を通じて大きなリーク電流が流れてしまう。この実施形態では、ＳｉＮよりも電子トラップを生じにくいＳｉＯ２／ＳｉＮ膜、ＴＥＯＳ膜をｐｉ接合部の側面に設けることにより、電子トラップを抑制してリバース電圧印加時のリーク電流を抑制することができる。
【００５９】
更に、不純物濃度プロファイルを制御することで、以下のように、多層構造にも対応可能である。
【００６０】
図４６は、ＰＩＮダイオードにおける２種類の不純物濃度プロファイルＡ，Ｂ並びにそれぞれの電位及び電界強度の分布を示したグラフである。尚、図４６中のグラフにおいて、プロファイルＡについては実線で、プロファイルＢについては点線で示している。プロファイルＡにおいては、ｐ層に注入された不純物の拡散長がｎ層に注入された不純物の拡散長よりも長く、プロファイルＢにおいては、ｎ層に注入された不純物の拡散長がｐ層に注入された不純物の拡散長よりも長い。そして、各プロファイルＡ，Ｂでは、拡散長の短い拡散層の方に電解が集中する。
【００６１】
そこで、第１層目（奇数層）は、プロファイルＢを採用して電界強度をｐ型半導体層とｉ型半導体層との間に集中させ、第２層目（偶数層）は、プロファイルＡを採用して電界強度をｎ型半導体層とｉ型半導体層の間に集中させる。そして、奇数層は、シリサイド用金属層１０８、ｐ型半導体層１０７及びｉ型半導体層１０６の上部の側面を第１の保護層１１５が覆い、奇数層は、シリサイド用金属層１２８、ｎ型半導体層１２７及びｉ型半導体層１２６の上部の側面を第１の保護層１３５が覆う。これにより、効果的にリーク電流を抑制することが可能となる。
【００６２】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、本明細書に記載した説明においては、ビット線１０３とメモリセルアレイ１を別々に形成していたが、エッチングによって同時に形成しても良い。この場合、ビット線１０３とメモリセルアレイ１がセルフアライメントになり、メモリセルアレイ１とビット線の位置合わせが容易となる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６３】
１…メモリセルアレイ、１０１…層間絶縁層、１０２…バリア層絶縁層、１０３…ビット線、１０４…電極、１０５…ｐ型半導体、１０６…ｉ型半導体、１０７…ｎ型半導体、１０８…シリサイド用金属層、１０９…電極、１１０…可変抵抗素子、１１１…電極、１１２…トップ電極、１１３…ハードマスク、１１４…レジストパターン、１１５…第１の保護層、１１６…第２の保護層、１１７…層間絶縁層、１２３…ワード線、ＤＩ…電流制御素子、ＭＣ…メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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