(57)【要約】【課題】アンダーフィルの収縮が半導体チップの電気特性に及ぼす影響を低減できる半導体装置を提供する。【解決手段】半導体装置１は、半導体チップ２とベース材３との積層構造を有する。半導体チップ２の表面上に電極２１が形成されており、ベース材３の表面上に電極３１が形成されている。半導体チップ２の前記表面とベース材３の前記表面とが対向すると共に電極２１と電極３１とが突起電極４を介して電気的に接続されている。半導体チップ２の前記表面とベース材３の前記表面とに挟まれた領域のうち、電極配置領域Ｂ以外の他の領域に位置する部分のアンダーフィル５に分断領域６が設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップとベース材との積層構造を有する半導体装置であって、
前記半導体チップにおける第１の表面上に第１の電極が形成されており、
前記ベース材における第２の表面上に第２の電極が形成されており、
前記半導体チップにおける前記第１の表面と前記ベース材における前記第２の表面とが対向すると共に前記第１の電極と前記第２の電極とが突起電極を介して電気的に接続されており、
前記半導体チップにおける前記第１の表面と前記ベース材における前記第２の表面との間にアンダーフィルが充填されており、
前記半導体チップにおける前記第１の表面と前記ベース材における前記第２の表面とに挟まれた領域のうち、前記第１の電極、前記第２の電極及び前記突起電極の配置領域以外の他の領域に位置する部分の前記アンダーフィルに分断領域が設けられていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記アンダーフィルの前記分断領域は、前記他の領域の形状における長手方向に対して実質的に垂直な方向に延びていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記半導体チップ内にはトランジスタが形成されており、
前記アンダーフィルの前記分断領域は、前記トランジスタのゲート長方向に対して実質的に垂直な方向又は平行な方向に延びていることを特徴とする記載の半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記アンダーフィルの前記分断領域では、少なくとも前記半導体チップの前記第１の表面から前記アンダーフィルが離間していることを特徴とする記載の半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記アンダーフィルの前記分断領域では、前記ベース材の前記第２の表面から前記アンダーフィルが離間していることを特徴とする記載の半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記半導体チップにおける前記他の領域内の前記第１の表面上に第１のダミー電極が形成されていると共に前記第１のダミー電極上にダミー突起電極が形成されており、
前記第１のダミー電極及び前記ダミー突起電極によって前記アンダーフィルの前記分断領域が設けられていることを特徴とする記載の半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記ベース材における前記他の領域内の前記第２の表面上に、前記ダミー突起電極と接続する第２のダミー電極が形成されていることを特徴とする記載の半導体装置。
【請求項８】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記半導体チップにおける前記他の領域内の前記第１の表面に第１の溝が形成されており、
前記第１の溝に前記アンダーフィルが充填されないことによって前記アンダーフィルの前記分断領域が設けられていることを特徴とする記載の半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記ベース材における前記他の領域内の前記第２の表面に第２の溝が形成されていることを特徴とする記載の半導体装置。
【請求項１０】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記半導体チップにおける前記他の領域内の前記第１の表面上に第１の導電体が形成されており、
前記第１の導電体によって前記アンダーフィルの前記分断領域が設けられていることを特徴とする記載の半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１の導電体は、前記第１の電極と電気的に接続する配線であることを特徴とする記載の半導体装置。
【請求項１２】
請求項１０又は１１に記載の半導体装置において、
前記第１の導電体は、絶縁膜によって被覆されていることを特徴とする記載の半導体装置。
【請求項１３】
請求項１０〜１２のいずれか１項に記載の半導体装置において、
前記ベース材における前記他の領域内の前記第２の表面に第２の導電体が形成されていることを特徴とする記載の半導体装置。
【請求項１４】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記半導体チップにおける前記他の領域内の前記第１の表面上に第１の弾性体が形成されており、
前記第１の弾性体によって前記アンダーフィルの前記分断領域が設けられていることを特徴とする記載の半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記ベース材における前記他の領域内の前記第２の表面に第２の弾性体が形成されていることを特徴とする記載の半導体装置。
【請求項１６】
請求項１〜１５のいずれか１項に記載の半導体装置において、
前記ベース材は、他の半導体チップであることを特徴とする半導体装置
【請求項１７】
前記ベース材は、有機材料又は無機材料からなる基板であることを特徴とする半導体装置。
【請求項１８】
半導体チップとベース材との積層構造を有する半導体装置であって、
前記半導体チップにおける第１の表面上に第１の電極が形成されており、
前記ベース材における第２の表面上に第２の電極が形成されており、
前記半導体チップにおける前記第１の表面と前記ベース材における前記第２の表面とが対向すると共に前記第１の電極と前記第２の電極とが突起電極を介して接続されており、
前記半導体チップにおける前記第１の表面と前記ベース材における前記第２の表面との間にアンダーフィルが充填されており、
前記半導体チップの中央部上に複数の前記第１の電極が実質的に２次元状に配置されており、
前記第１の電極の第１の方向における配列数は、前記第１の電極の第２の方向における配列数よりも多く、
前記第１の電極の配置領域における前記第２の方向の両側に位置する部分の前記アンダーフィルに、前記第２の方向に沿って延びる分断領域が設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、フェイスダウン実装を行う半導体装置に関する。
【背景技術】
【０００２】
デジタルテレビやレコーダー等のシステムでは、高機能化に伴い、扱うデータ量が飛躍的に増加している。このため、システムに搭載される半導体メモリにおいては、容量の増加及び高いデータ転送レートが要求されている。
【０００３】
このような半導体メモリを搭載する半導体装置として、メモリコントローラを実装した半導体論理回路チップとメモリとを１つのチップに集積するシステム・オン・チップ（ＳｏＣ）と、メモリコントローラを実装した半導体論理回路チップとメモリチップとを積層して１つのパッケージに収納するシステム・イン・パッケージ（ＳｉＰ）とがある。
【０００４】
現在は、製造コストが比較的低いＳｉＰを用いたシステムが増える傾向にある。このような半導体装置において、搭載される半導体論理回路チップとメモリチップとの間を電気的に接続する方法として、チップ・オン・チップ（ＣｏＣ）技術を用いる方法が、データ転送レートを高くする目的で幅広く利用されている（例えば特許文献１参照）。ＣｏＣ技術においては、半導体論理回路チップの回路形成面とメモリチップの回路形成面とを向かい合わせて、はんだ、金又は銅等からなる金属突起を介して各チップの電極同士を直接接続している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１４１０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、半導体装置の小型化が進むに従い、半導体論理回路チップに含まれるトランジスタが微細化されている。また、微細化されるに従い、トランジスタの電気的特性は、半導体チップのパッケージング時に発生する熱応力による影響を受けやすくなる。例えば、半導体チップをＣｏＣ接続した後にチップ間に封止用のアンダーフィルを注入して熱硬化させる場合、アンダーフィルと半導体チップとの間の熱膨張係数の差によって半導体チップの回路形成面に生じる圧縮応力により、例えばトランジスタのソース・ドレイン電流が大きく変動する。
【０００７】
また、半導体論理回路チップとメモリチップとを接続するための電極の配置は、求められるシステム構成によって様々な形態を取る。具体的には、例えば論理回路チップとメモリチップとが対向する領域のうちの一部の領域に電極配置が集中し、他の領域には電極が存在しない場合も考えられる。そのように配置された電極を有する半導体チップをＣｏＣ接続し、チップ間に封止用アンダーフィルを注入した場合、前述の電極が存在しない領域にはアンダーフィルのみが存在することになり、当該領域でのアンダーフィルの収縮に起因して半導体チップの回路形成面の圧縮応力は増大する。その結果、半導体チップの電気的特性、例えばトランジスタのソース・ドレイン電流等が大きく変動して、システム全体の回路動作に悪影響を及ぼす危険性がある。
【０００８】
前記に鑑み、本発明は、例えば半導体チップにおける電極配置が一部の領域に集中するような場合にも、アンダーフィルの収縮が半導体チップの電気特性に及ぼす影響を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明に係る半導体装置は、半導体チップとベース材との積層構造を有する半導体装置であって、前記半導体チップにおける第１の表面上に第１の電極が形成されており、前記ベース材における第２の表面上に第２の電極が形成されており、前記半導体チップにおける前記第１の表面と前記ベース材における前記第２の表面とが対向すると共に前記第１の電極と前記第２の電極とが突起電極を介して電気的に接続されており、前記半導体チップにおける前記第１の表面と前記ベース材における前記第２の表面との間にアンダーフィルが充填されており、前記半導体チップにおける前記第１の表面と前記ベース材における前記第２の表面とに挟まれた領域のうち、前記第１の電極、前記第２の電極及び前記突起電極の配置領域以外の他の領域に位置する部分の前記アンダーフィルに分断領域が設けられている。
【００１０】
本発明に係る半導体装置によると、半導体チップとベース材との間に充填されたアンダーフィルのうち電極配置領域以外の他の領域に位置する部分に分断領域を設けている。このため、アンダーフィルが熱硬化する際に半導体チップ表面に生じる圧縮応力を軽減することができる。従って、例えば半導体チップにおける電極配置が一部の領域に集中するような場合にも、アンダーフィルの収縮が半導体チップの電気特性、例えばトランジスタのソース・ドレイン電流等に及ぼす影響を低減することができるので、安定した回路動作を保証することができる。
【００１１】
本発明に係る半導体装置において、前記アンダーフィルの前記分断領域は、前記他の領域の形状における長手方向に対して実質的に垂直な方向に延びていてもよい。このようにすると、アンダーフィルの収縮に起因して半導体チップ表面に生じる圧縮応力を確実に軽減することができる。
【００１２】
本発明に係る半導体装置において、前記半導体チップ内にはトランジスタが形成されており、前記アンダーフィルの前記分断領域は、前記トランジスタのゲート長方向に対して実質的に垂直な方向又は平行な方向に延びていてもよい。このようにすると、アンダーフィルの収縮がトランジスタのソース・ドレイン電流等に及ぼす影響を確実に低減することができる。
【００１３】
本発明に係る半導体装置において、前記アンダーフィルの前記分断領域では、少なくとも前記半導体チップの前記第１の表面から前記アンダーフィルが離間していてもよい。この場合、前記アンダーフィルの前記分断領域では、前記ベース材の前記第２の表面から前記アンダーフィルが離間していてもよい。
【００１４】
本発明に係る半導体装置において、前記半導体チップにおける前記他の領域内の前記第１の表面上に第１のダミー電極が形成されていると共に前記第１のダミー電極上にダミー突起電極が形成されており、前記第１のダミー電極及び前記ダミー突起電極によって前記アンダーフィルの前記分断領域が設けられていてもよい。この場合、前記ベース材における前記他の領域内の前記第２の表面上に、前記ダミー突起電極と接続する第２のダミー電極が形成されていてもよい。
【００１５】
尚、本願において、「ダミー電極（ダミー突起電極）」とは、半導体チップ内の電気回路に影響を及ぼさない電極（突起電極）を意味する。
【００１６】
本発明に係る半導体装置において、前記半導体チップにおける前記他の領域内の前記第１の表面に第１の溝が形成されており、前記第１の溝に前記アンダーフィルが充填されないことによって前記アンダーフィルの前記分断領域が設けられていてもよい。この場合、前記ベース材における前記他の領域内の前記第２の表面に第２の溝が形成されていてもよい。
【００１７】
本発明に係る半導体装置において、前記半導体チップにおける前記他の領域内の前記第１の表面上に第１の導電体が形成されており、前記第１の導電体によって前記アンダーフィルの前記分断領域が設けられていてもよい。この場合、前記第１の導電体は、前記第１の電極と電気的に接続する配線であってもよい。また、前記第１の導電体は、絶縁膜によって被覆されていてもよい。さらに、前記ベース材における前記他の領域内の前記第２の表面に第２の導電体が形成されていてもよい。
【００１８】
本発明に係る半導体装置において、前記半導体チップにおける前記他の領域内の前記第１の表面上に第１の弾性体が形成されており、前記第１の弾性体によって前記アンダーフィルの前記分断領域が設けられていてもよい。この場合、前記ベース材における前記他の領域内の前記第２の表面に第２の弾性体が形成されていてもよい。
【００１９】
本発明に係る半導体装置において、前記ベース材は、他の半導体チップであってもよいし、又は、有機材料又は無機材料からなる基板であってもよい。すなわち、本発明に係る半導体装置は、複数の半導体チップがＣｏＣ接続されたものに限らず、例えば、トランジスタが形成された半導体チップと、例えば有機材料又は無機材料からなる基板とが積層されたものであってもよい。
【００２０】
本発明に係る他の半導体装置は、半導体チップとベース材との積層構造を有する半導体装置であって、前記半導体チップにおける第１の表面上に第１の電極が形成されており、前記ベース材における第２の表面上に第２の電極が形成されており、前記半導体チップにおける前記第１の表面と前記ベース材における前記第２の表面とが対向すると共に前記第１の電極と前記第２の電極とが突起電極を介して接続されており、前記半導体チップにおける前記第１の表面と前記ベース材における前記第２の表面との間にアンダーフィルが充填されており、前記半導体チップの中央部上に複数の前記第１の電極が実質的に２次元状に配置されており、前記第１の電極の第１の方向における配列数は、前記第１の電極の第２の方向における配列数よりも多く、前記第１の電極の配置領域における前記第２の方向の両側に位置する部分の前記アンダーフィルに、前記第２の方向に沿って延びる分断領域が設けられている。
【００２１】
本発明に係る他の半導体装置によると、半導体チップとベース材との間に充填されたアンダーフィルのうち、第１の電極の配置領域における電極配列数の少ない方向の両側に位置する部分に、当該方向に沿って延びる分断領域を設けている。このため、アンダーフィルが熱硬化する際に半導体チップ表面に生じる圧縮応力を軽減することができる。従って、例えば半導体チップにおける電極配置が一部の領域に集中するような場合にも、アンダーフィルの収縮が半導体チップの電気特性、例えばトランジスタのソース・ドレイン電流等に及ぼす影響を低減することができる。
【発明の効果】
【００２２】
本発明によれば、例えば半導体チップにおける電極配置が一部の領域に集中するような場合にも、アンダーフィルの収縮が半導体チップの電気特性に及ぼす影響を低減できる半導体装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】図１（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の構成を示しており、図１（ａ）は斜視図であり、図１（ｂ）は平面図であり、図１（ｃ）は図１（ｂ）におけるＤ−Ｄ’線の断面図である。
【図２】図２（ａ）〜（ｃ）は、比較例に係る半導体装置の構成を示しており、図２（ａ）は斜視図であり、図２（ｂ）は平面図であり、図２（ｃ）は、図２（ｂ）におけるＤ−Ｄ’線の断面図である。
【図３】図３は、第１の実施形態の変形例に係る半導体装置の構成を示す平面図である。
【図４】図４は、第１の実施形態の変形例に係る半導体装置の構成を示す平面図である。
【図５】図５は、第１の実施形態の変形例に係る半導体装置の構成を示す平面図である。
【図６】図６（ａ）〜（ｃ）は、第１の実施形態の変形例に係る半導体装置の構成を示しており、図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）におけるＤ−Ｄ’線の断面図であり、図６（ｃ）は、図６（ａ）の領域Ｅを拡大した斜視図である。
【図７】図７（ａ）〜（ｃ）は、第１の実施形態の変形例に係る半導体装置の構成を示しており、図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）におけるＤ−Ｄ’線の断面図であり、図７（ｃ）は、図７（ａ）の領域Ｅを拡大した斜視図である。
【図８】図８（ａ）〜（ｃ）は、第１の実施形態の変形例に係る半導体装置の構成を示しており、図８（ａ）は平面図であり、図８（ｂ）は図８（ａ）におけるＤ−Ｄ’線の断面図であり、図８（ｃ）は、図８（ａ）の領域Ｅを拡大した斜視図である。
【図９】図９（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の構成を示しており、図９（ａ）は斜視図であり、図９（ｂ）は平面図であり、図９（ｃ）は図９（ｂ）におけるＤ−Ｄ’線の断面図である。
【発明を実施するための形態】
【００２４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００２５】
図１（ａ）〜（ｃ）は、本実施形態に係る半導体装置の構成を示しており、図１（ａ）は斜視図であり、図１（ｂ）は平面図であり、図１（ｃ）は図１（ｂ）におけるＤ−Ｄ’線の断面図である。
【００２６】
図１（ａ）〜（ｃ）に示すように、本実施形態の半導体装置１は、例えばシリコンを基材とし且つ内部にトランジスタ２２が形成された半導体チップ２と、例えば半導体チップ２と同じシリコンを基材とする半導体チップ３との積層構造を有している。半導体チップ２の表面上には、例えば銅、アルミニウム又はニッケルなどの金属からなる電極２１が形成されていると共に、半導体チップ３の表面上には、例えば電極２１と同じく銅、アルミニウム又はニッケルなどの金属からなる電極３１が形成されている。ここで、半導体チップ２における電極２１が形成された表面と、半導体チップ３における電極３１が形成された表面とが対向していると共に、電極２１と電極３１とが、例えばはんだや金などの金属からなる突起電極４を介して電気的に接続されている。また、半導体チップ２における電極２１が形成された表面と、半導体チップ３における電極３１が形成された表面との間には、例えばエポキシ樹脂などからなるアンダーフィル５が充填されており、これにより、半導体チップ２及び３が封止されている。
【００２７】
半導体チップ２内のトランジスタ２２は、電極２１が形成されている面側のほぼ全領域に亘って等間隔に複数形成されている。個々のトランジスタ２２は、ソース領域２２１、ドレイン領域２２２及びゲート電極２２３を有している。本実施形態においては、ソース領域２２１とドレイン領域２２２とが並ぶ方向つまりゲート長方向が、図１（ｂ）のＸ軸方向に平行になるように各トランジスタ２２が配置されている。
【００２８】
半導体チップ２における電極２１が形成された表面と、半導体チップ３における電極３１が形成された表面とに挟まれた領域（つまり半導体チップ２と半導体チップ３とが対向する領域）のうち、電極２１及び３１が存在する領域（つまり電極２１及び３１が突起電極４によって接続されている領域）の配置については、種々の配置が可能である。本実施形態では、図１（ｂ）に示すように、半導体チップ２と半導体チップ３とが対向する領域の中央部に各電極が実質的に２次元状（マトリクス状）に配置されている。また、各電極のＸ軸方向の配列数の方が、各電極のＹ軸方向の配列数よりも多くなっている。すなわち、図１（ｂ）に示すように、各電極は、Ｘ軸方向に延びる領域（以下、電極配置領域と称する）Ｂに設けられている。具体的には、各電極のＸ軸方向の配置数は例えば約１００ピン程度であり、各電極のＹ軸方向の配置数は例えば約１０ピン程度であり、隣接する電極同士の間隔は例えば約５０μｍ程度である。尚、表示を簡便にするために、図１（ａ）及び（ｂ）では各電極の配列数を実際よりも少なくして示している。
【００２９】
本実施形態の特徴は、半導体チップ２における電極２１が形成されている表面上に、例えばポリイミドなどからなる弾性体６が形成されていることである。
【００３０】
具体的には、Ｘ軸方向に延びる電極配置領域ＢにおけるＹ軸方向の両側に、Ｙ軸方向に沿って延びるように弾性体６が形成されている。これにより、半導体チップ２と半導体チップ３とを突起電極４によって接続した後にチップ間に注入されるアンダーフィル５は、電極配置領域Ｂに加えて弾性体６によっても分断される。その結果、図１（ｂ）に示すように、アンダーフィル５の充填領域は、電極の存在しない領域Ａ１、Ａ２、Ａ３、Ａ４に分けられる。
【００３１】
すなわち、本実施形態によると、半導体チップ２及び３の間に充填されたアンダーフィル５のうち電極配置領域Ｂ以外の他の領域に位置する部分に分断領域を設けている。このため、アンダーフィル５が熱硬化する際に半導体チップ２表面に生じる圧縮応力を軽減することができる。従って、アンダーフィル５の収縮が半導体チップ２の電気特性、例えばトランジスタ２２のソース・ドレイン電流等に及ぼす影響を低減することができる。
【００３２】
また、弾性体６を用いてアンダーフィル５に分断領域を設けることにより、弾性のない構造体を用いた場合と比べて、半導体チップ２の線膨張係数とアンダーフィル５の線膨張係数との差に起因して生じる応力を緩和しやすくなるので、チップクラックや半導体装置全体の反りなどが生じる事態をより確実に回避することができる。但し、弾性体６に代えて、弾性のない構造体を用いた場合にも、当該構造体の線膨張係数がアンダーフィル５よりも低ければ、同様の効果を得ることができる。
【００３３】
以下、本実施形態の半導体装置１において、半導体チップ２のトランジスタ特性であるソース・ドレイン電流の変動量ΔＩを低減できる理由について、図２（ａ）〜（ｃ）に示す比較例に係る半導体装置１００、具体的には、半導体チップ２と半導体チップ３との間に弾性体６が形成されていない半導体装置１００と対比して説明する。
【００３４】
図２（ａ）〜（ｃ）は、比較例に係る半導体装置の構成を示しており、図２（ａ）は斜視図であり、図２（ｂ）は平面図であり、図２（ｃ）は、図２（ｂ）におけるＤ−Ｄ’線の断面図である。尚、図２（ａ）〜（ｃ）に示す比較例に係る半導体装置１００において、図１（ａ）〜（ｃ）に示す本実施形態の半導体装置１と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
【００３５】
図２（ａ）〜（ｃ）に示すように、比較例に係る半導体装置１００においては、半導体チップ２と半導体チップ３とを突起電極４を介して接続した後、半導体チップ２と半導体チップ３とが対向する領域にアンダーフィル５を充填して熱硬化させる。ここで、アンダーフィル５の充填領域は電極配置領域Ｂによって、電極が存在せずアンダーフィル５が１００％充填されて硬化した領域Ａ１及びＡ２に分けられる。このため、アンダーフィル５が熱硬化した後に常温まで冷却された際に、半導体チップ２の線膨張係数とアンダーフィル５の線膨張係数との差に起因して、半導体チップ２におけるトランジスタ２２の形成領域には、図２（ｂ）のＸ軸方向及びＹ軸方向のそれぞれに沿って圧縮応力が働く。その結果、当該圧縮応力によって、トランジスタ特性つまりソース・ドレイン電流量ΔＩが大きく変動することになる。
【００３６】
ここで、前述の圧縮応力は、半導体チップ２とアンダーフィル５とが接触している領域である領域Ａ１及びＡ２の面積、言い換えると、領域Ａ１及びＡ２におけるＸ軸方向及びＹ軸方向の長さに比例して大きくなる。図２（ｂ）に示すように、半導体チップ２と半導体チップ３とが対向する領域の中央部に、Ｘ軸方向に沿って延びるように電極配置領域Ｂが設けられており、これにより、アンダーフィル５の充填領域が分断されているので、領域Ａ１及びＡ２におけるＹ軸方向の長さは小さくなり、Ｙ軸方向に沿って働く圧縮応力も小さくなる。しかし、領域Ａ１及びＡ２におけるＸ軸方向の長さは、半導体チップ２と半導体チップ３とが対向する領域における一端から他端までの長さとなり、当該長さの全体にわたってアンダーフィル５が半導体チップ２と接触しているため、Ｘ軸方向に沿って働く圧縮応力は大きくなるので、ソース・ドレイン電流の変動量ΔＩも大きな値を示すことになる。
【００３７】
尚、圧縮応力に対してソース・ドレイン電流値が変動する感度は、Ｘ軸方向とＹ軸方向とでは異なることが知られている。比較例に係る半導体装置１００においては、トランジスタ２２のゲート長方向の変動感度の方が、ゲート幅方向の変動感度よりも大きいため、ゲート長方向である図２（ｂ）のＸ軸方向の圧縮応力に対して、ソース・ドレイン電流値が大きく変動することになる。その結果、前述の領域Ａ１及びＡ２におけるＸ軸方向の圧縮応力の増加と、ゲート長方向であるＸ軸方向の変動感度の増加との組合せによって、比較例に係る半導体装置１００の領域Ａ１及びＡ２においては、ソース・ドレイン電流の変動量ΔＩは非常に大きな値を示す。
【００３８】
それに対して、本実施形態の半導体装置１においては、図１（ｂ）に示すように、半導体チップ２及び３の対向領域のうちアンダーフィル５のみが充填されている領域は、弾性体６によって領域Ａ１、Ａ２、Ａ３、Ａ４に分断されている。ここで、個々の領域Ａ１、Ａ２、Ａ３、Ａ４は、前述の比較例に係る半導体装置１００の領域Ａ１、Ａ２（図２（ｂ）参照）と比較して、特にＸ軸方向の長さが２分の１程度まで小さくなっている。すなわち、比較例に係る半導体装置１００の領域Ａ１、Ａ２における長手方向に対して実質的に垂直な方向に延びるように弾性体６を配置することによって、本実施形態の半導体装置１の領域Ａ１、Ａ２、Ａ３、Ａ４となる。従って、本実施形態の半導体装置１において半導体チップ２とアンダーフィル５との線膨張係数差によって生じる圧縮応力は、比較例に係る半導体装置１００と比べて半減するので、当該応力の低下に応じてトランジスタ２２のソース・ドレイン電流の変動量ΔＩも小さくなる。また、本実施形態の半導体装置１においては、弾性体６によるアンダーフィル５の分断方向は、トランジスタ２２のゲート長方向（つまりソース領域２２１とドレイン領域２２２とが並ぶ方向）に対して垂直である。このため、圧縮応力に対するソース・ドレイン電流の変動感度の高い方向においてアンダーフィル５と半導体チップ２との接触領域を縮小できるので、ソース・ドレイン電流の変動量ΔＩを低減する効果が顕著に発揮される。
【００３９】
尚、本実施形態においては、半導体チップ２上の電極２１、半導体チップ３上の電極３１、及び電極２１と電極３１とを接続する突起電極４が、半導体チップ２及び３の対向領域のうち実質的に中央部に形成されており、且つ図１（ｂ）のＸ軸方向の配置数がＹ軸方向の配置数よりも多くなるように各電極が横長のマトリクス状に配置されている場合を対象とした。しかし、半導体チップ２及び３における電極配置としては、様々な配置が可能であり、例えば図３に示すように、半導体チップ２の各辺に沿って電極配置領域Ｂを設けてもよいし、又は、例えば図４に示すように、半導体チップ２におけるコーナーの１つの近傍に電極配置領域Ｂを設けてもよい。尚、図３及び図４は、本実施形態の変形例に係る半導体装置の構成を示す平面図であり、図３及び図４において、図１（ａ）〜（ｃ）に示す本実施形態の半導体装置１と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
【００４０】
ここで、本実施形態の特徴である弾性体６の形成位置は、電極配置領域Ｂの状態に対応して決められるものであり、例えば図３のような電極配置領域Ｂであれば、例えば半導体チップ２及び３の対向領域の中央に交点を持つ十字形状に弾性体６を形成して、アンダーフィル５のみが充填される領域を領域Ａ１、Ａ２、Ａ３、Ａ４に分断してもよい。或いは、例えば図４のような電極配置領域Ｂであれば、電極配置領域Ｂ以外の他の領域に「ト」字形状に弾性体６を形成して、アンダーフィル５のみが充填される領域を領域Ａ１、Ａ２、Ａ３に分断してもよい。また、図３又は図４に示すように、弾性体６によるアンダーフィル５の分断領域は、トランジスタ２２のゲート長方向（つまりソース領域２２１とドレイン領域２２２とが並ぶ方向）に対して垂直な方向及び平行な方向にそれぞれ延びていてもよい。すなわち、圧縮応力に対するソース・ドレイン電流の変動感度の方向性が問題にならない場合には、弾性体６によるアンダーフィル５の分断方向は、トランジスタ２２のゲート長方向に対して平行であってもよい。
【００４１】
また、本実施形態においては、図１（ｂ）に示すように、半導体チップ２上に形成されるトランジスタ２２の配置方向を、ゲート長方向つまりソース領域２２１とドレイン領域２２２とが並ぶ方向がＸ軸と平行になるように設定した。しかし、トランジスタ２２の配置方向としては様々な方向が可能であり、例えば図５に示すように、ゲート長方向つまりソース領域２２１とドレイン領域２２２とが並ぶ方向がＹ軸と平行であってもよい。この場合、図５に示すように、半導体チップ２及び３の対向領域の中央部の電極配置領域Ｂを挟むように、Ｘ軸と平行に延びる弾性体６を２本配置することによって、アンダーフィル５のみが充填される領域を領域Ａ１、Ａ２、Ａ３、Ａ４に分断してもよい。尚、図５は、本実施形態の変形例に係る半導体装置の構成を示す平面図であり、図５において、図１（ａ）〜（ｃ）に示す本実施形態の半導体装置１と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
【００４２】
また、本実施形態においては、アンダーフィル５の充填領域を分断する部材として、半導体チップ２上に形成した弾性体６を用いたが、アンダーフィル５のみが充填される領域を分断する方法はこれに限定されるものではない。
【００４３】
図６（ａ）〜（ｃ）は、本実施形態の変形例に係る半導体装置の構成を示しており、図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）におけるＤ−Ｄ’線の断面図であり、図６（ｃ）は、図６（ａ）の領域Ｅを拡大した斜視図である。尚、図６（ａ）〜（ｃ）において、図１（ａ）〜（ｃ）に示す本実施形態の半導体装置１と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。また、図６（ａ）〜（ｃ）においては、表示を簡便にするため、半導体チップ２上のトランジスタ２２については図示していない。さらに、図６（ｃ）においては、表示を簡便にするため、半導体チップ２の外形線をＬ２、半導体チップ２上における半導体チップ３の搭載領域の仮想線をＬ３で示し、半導体チップ３及びアンダーフィル５については図示していない。
【００４４】
図６（ａ）〜（ｃ）に示すように、Ｘ軸方向に延びる電極配置領域ＢにおけるＹ軸方向の両側にＹ軸方向に沿って、半導体チップ２の表面上には複数のダミー電極２１１が、半導体チップ３の表面上には複数のダミー電極３１１が形成されている。ここで、ダミー電極２１１及び３１１は、半導体装置１全体の回路動作には影響を及ぼさない。また、ダミー電極２１１とダミー電極３１１とはダミー突起電極４１を介して接続されている。
【００４５】
図６（ａ）〜（ｃ）に示す変形例によれば、ダミー電極２１１、ダミー電極３１１及びダミー突起電極４１によって、アンダーフィル５の充填領域が領域Ａ１、Ａ２、Ａ３、Ａ４に分けられるので、第１の実施形態と同様の効果を得ることができる。また、本変形例では、ダミー電極２１１、ダミー電極３１１及びダミー突起電極４１のそれぞれを電極２１、電極３１及び突起電極４１のそれぞれと同時に形成することができるため、第１の実施形態と比較して、弾性体６を形成するプロセスが不要となるので、より低コストで半導体装置を製造することができる。
【００４６】
図７（ａ）〜（ｃ）は、本実施形態の変形例に係る半導体装置の構成を示しており、図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）におけるＤ−Ｄ’線の断面図であり、図７（ｃ）は、図７（ａ）の領域Ｅを拡大した斜視図である。尚、図７（ａ）〜（ｃ）において、図１（ａ）〜（ｃ）に示す本実施形態の半導体装置１と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。また、図７（ａ）〜（ｃ）においては、表示を簡便にするため、半導体チップ２上のトランジスタ２２については図示していない。さらに、図７（ｃ）においては、表示を簡便にするため、半導体チップ２の外形線をＬ２、半導体チップ２上における半導体チップ３の搭載領域の仮想線をＬ３で示し、半導体チップ３及びアンダーフィル５については図示していない。
【００４７】
図７（ａ）〜（ｃ）に示すように、Ｘ軸方向に延びる電極配置領域ＢにおけるＹ軸方向の両側にＹ軸方向に沿って、半導体チップ２の表面部に溝２３が形成されている。ここで、半導体チップ２及び３の対向領域に注入されたアンダーフィル５は溝２３に部分的に入り込んで硬化している。このようにすると、溝２３の形成領域においてアンダーフィル５が半導体チップ３に達するまで充填されなくなる結果、アンダーフィル５のみが充填される領域を領域Ａ１、Ａ２、Ａ３、Ａ４に分割できるので、第１の実施形態と同様の効果を得ることができる。また、本変形例では、第１の実施形態のように新たに弾性体６を配置する必要がないので、より低コストで半導体装置を製造することができる。
【００４８】
図８（ａ）〜（ｃ）は、本実施形態の変形例に係る半導体装置の構成を示しており、図８（ａ）は平面図であり、図８（ｂ）は図８（ａ）におけるＤ−Ｄ’線の断面図であり、図８（ｃ）は、図８（ａ）の領域Ｅを拡大した斜視図である。尚、図８（ａ）〜（ｃ）において、図１（ａ）〜（ｃ）に示す本実施形態の半導体装置１と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。また、図８（ａ）〜（ｃ）においては、表示を簡便にするため、半導体チップ２上のトランジスタ２２については図示していない。さらに、図８（ｃ）においては、表示を簡便にするため、半導体チップ２上における半導体チップ３の搭載領域の仮想線をＬ３で示し、半導体チップ３及びアンダーフィル５については図示していない。
【００４９】
図８（ａ）〜（ｃ）に示すように、Ｘ軸方向に延びる電極配置領域ＢにおけるＹ軸方向の両側にＹ軸方向に沿って、半導体チップ２の表面上に導電体２４１が形成されている。これによって、アンダーフィル５の充填領域が領域Ａ１、Ａ２、Ａ３、Ａ４に分けられるので、第１の実施形態と同様の効果を得ることができる。また、本変形例では、導電体２４１を被覆するように保護絶縁膜２５が形成されている。これにより、アンダーフィル５の分断領域の体積を増加させることができる。さらに、本変形例では、半導体チップ２と半導体チップ３とが対向する領域の外側に導電体２４１が引き出されており、当該導電体２４１によって、半導体チップ２上おける半導体チップ３とオーバーラップしない部分に設けた引き出し電極２４２と、半導体チップ２の中央部に配置された電極２１とが電気的に接続されている。すなわち、本変形例の導電体２４１は、半導体装置１の回路の電気抵抗を低減する配線として用いられている。
【００５０】
尚、本実施形態又は各変形例において、アンダーフィル５の充填領域を分割することを目的として、図１（ａ）〜（ｃ）、図３〜図５に示す弾性体６、図７（ａ）〜（ｃ）に示す溝部２３、又は図８（ａ）〜（ｃ）に示す導電体２４１及び保護絶縁膜２５を半導体チップ２の表面上に形成した。すなわち、弾性体６等を用いて、少なくとも半導体チップ２の表面からアンダーフィル５を離間させた。しかし、これに代えて、弾性体６等と同様の構成を半導体チップ３の表面上に形成しても、或いは、弾性体６等と同様の構成を半導体チップ２及び３の両方の表面上に形成しても、本実施形態又は各変形例と同様の効果を得ることができる。すなわち、弾性体６等と同様の構成を用いて、半導体チップ３の表面からアンダーフィル５を離間させてもよい。
【００５１】
また、図６（ａ）〜（ｃ）に示す変形例では、半導体チップ２の表面上にダミー電極２１１を形成すると共に半導体チップ３の表面上にダミー電極３１１を形成し、ダミー電極２１１とダミー電極３１１とをダミー突起電極４１を介して接続した。しかし、これに代えて、ダミー電極２１１又はダミー電極３１１のいずれか一方を形成しなくても、本変形例と同様の効果を得ることができる。
【００５２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００５３】
図９（ａ）〜（ｃ）は、本実施形態に係る半導体装置の構成を示しており、図９（ａ）は斜視図であり、図９（ｂ）は平面図であり、図９（ｃ）は図９（ｂ）におけるＤ−Ｄ’線の断面図である。
【００５４】
図９（ａ）〜（ｃ）に示すように、本実施形態の半導体装置１０は、例えばエポキシ樹脂などの樹脂を基材とする回路基板９と、例えばシリコンを基材とし且つ内部にトランジスタ２２が形成された半導体チップ２との積層構造を有している。半導体チップ２の表面上には、例えば銅、アルミニウム又はニッケルなどの金属からなる電極２１が形成されていると共に、回路基板９の表面上には、例えば電極２１と同じく銅、アルミニウム又はニッケルなどの金属からなる電極９１が形成されている。ここで、半導体チップ２における電極２１が形成された表面と、回路基板９における電極９１が形成された表面とが対向していると共に、電極２１と電極９１とが、例えばはんだや金などの金属からなる突起電極４を介して電気的に接続されている。また、半導体チップ２における電極２１が形成された表面と、回路基板９における電極９１が形成された表面との間には、例えばエポキシ樹脂などからなるアンダーフィル５が充填されており、これにより、半導体チップ２及び３が封止されている。
【００５５】
半導体チップ２内のトランジスタ２２は、電極２１が形成されている面側のほぼ全領域に亘って等間隔に複数形成されている。個々のトランジスタ２２は、ソース領域２２１、ドレイン領域２２２及びゲート電極２２３を有している。本実施形態においては、ソース領域２２１とドレイン領域２２２とが並ぶ方向つまりゲート長方向が、図９（ｂ）のＸ軸方向に平行になるように各トランジスタ２２が配置されている。
【００５６】
半導体チップ２における電極２１が形成された表面と、回路基板９における電極９１が形成された表面とに挟まれた領域（つまり半導体チップ２と回路基板９とが対向する領域）のうち、電極２１及び９１が存在する領域（つまり電極２１及び９１が突起電極４によって接続されている領域）の配置については、種々の配置が可能である。本実施形態では、図９（ｂ）に示すように、半導体チップ２と回路基板９とが対向する領域の中央部に各電極が実質的に２次元状（マトリクス状）に配置されている。また、各電極のＸ軸方向の配列数の方が、各電極のＹ軸方向の配列数よりも多くなっている。すなわち、図９（ｂ）に示すように、各電極は、Ｘ軸方向に延びる領域（以下、電極配置領域と称する）Ｂに設けられている。具体的には、各電極のＸ軸方向の配置数は例えば約１００ピン程度であり、各電極のＹ軸方向の配置数は例えば約１０ピン程度であり、隣接する電極同士の間隔は例えば約５０μｍ程度である。尚、表示を簡便にするために、図９（ａ）及び（ｂ）では各電極の配列数を実際よりも少なくして示している。
【００５７】
本実施形態の特徴は、半導体チップ２における電極２１が形成されている表面上に、例えばポリイミドなどからなる弾性体６が形成されていることである。
【００５８】
具体的には、Ｘ軸方向に延びる電極配置領域ＢにおけるＹ軸方向の両側に、Ｙ軸方向に沿って延びるように弾性体６が形成されている。これにより、半導体チップ２と回路基板９とを突起電極４によって接続した後にチップ間に注入されるアンダーフィル５は、電極配置領域Ｂに加えて弾性体６によっても分断される。その結果、図９（ｂ）に示すように、アンダーフィル５の充填領域は、電極の存在しない領域Ａ１、Ａ２、Ａ３、Ａ４に分けられる。
【００５９】
すなわち、本実施形態によると、半導体チップ２及び回路基板９の間に充填されたアンダーフィル５のうち電極配置領域Ｂ以外の他の領域に位置する部分に分断領域を設けている。このため、アンダーフィル５が熱硬化する際に半導体チップ２表面に生じる圧縮応力を軽減することができる。従って、アンダーフィル５の収縮が半導体チップ２の電気特性、例えばトランジスタ２２のソース・ドレイン電流等に及ぼす影響を低減することができる。
【００６０】
また、弾性体６を用いてアンダーフィル５に分断領域を設けることにより、弾性のない構造体を用いた場合と比べて、半導体チップ２の線膨張係数とアンダーフィル５の線膨張係数との差に起因して生じる応力を緩和しやすくなるので、チップクラックや半導体装置全体の反りなどが生じる事態をより確実に回避することができる。但し、弾性体６に代えて、弾性のない構造体を用いた場合にも、当該構造体の線膨張係数がアンダーフィル５よりも低ければ、同様の効果を得ることができる。
【００６１】
本実施形態の半導体装置１０において、半導体チップ２のトランジスタ特性であるソース・ドレイン電流の変動量ΔＩを低減できる理由については前述の第１の実施形態と同様である。すなわち、本実施形態の半導体装置１０においては、図９（ｂ）に示すように、半導体チップ２及び回路基板９の対向領域のうちアンダーフィル５のみが充填されている領域は、弾性体６によって領域Ａ１、Ａ２、Ａ３、Ａ４に分断されている。ここで、個々の領域Ａ１、Ａ２、Ａ３、Ａ４は、前述の比較例に係る半導体装置１００の領域Ａ１、Ａ２（図２（ｂ）参照）と比較して、特にＸ軸方向の長さが２分の１程度まで小さくなっている。言い換えると、前述の比較例に係る半導体装置１００の領域Ａ１、Ａ２における長手方向に対して実質的に垂直な方向に延びるように弾性体６を配置することによって、本実施形態の半導体装置１の領域Ａ１、Ａ２、Ａ３、Ａ４となる。従って、本実施形態の半導体装置１０において半導体チップ２とアンダーフィル５との線膨張係数差によって生じる圧縮応力は、比較例に係る半導体装置１００と比べて半減するので、当該応力の低下に応じてトランジスタ２２のソース・ドレイン電流の変動量ΔＩも小さくなる。
【００６２】
また、本実施形態の半導体装置１０においては、弾性体６によるアンダーフィル５の分断方向は、トランジスタ２２のゲート長方向（つまりソース領域２２１とドレイン領域２２２とが並ぶ方向）に対して垂直である。このため、圧縮応力に対するソース・ドレイン電流の変動感度の高い方向においてアンダーフィル５と半導体チップ２との接触領域を縮小できるので、ソース・ドレイン電流の変動量ΔＩを低減する効果が顕著に発揮される。
【００６３】
尚、本実施形態においては、半導体チップ２上の電極２１、回路基板９上の電極９１、及び電極２１と電極９１とを接続する突起電極４が、半導体チップ２及び回路基板９の対向領域のうち実質的に中央部に形成されており、且つ図９（ｂ）のＸ軸方向の配置数がＹ軸方向の配置数よりも多くなるように各電極が横長のマトリクス状に配置されている場合を対象とした。しかし、半導体チップ２及び回路基板９における電極配置としては、様々な配置が可能であり、例えば図３〜図５と同様の電極配置を用いる場合には、図３〜図５と同様に弾性体６を形成すればよい。
【００６４】
また、本実施形態においては、アンダーフィル５の充填領域を分断する部材として、半導体チップ２上に形成した弾性体６を用いたが、アンダーフィル５のみが充填される領域を分断する方法はこれに限定されるものではない。具体的には、例えば、図６（ａ）〜（ｃ）に示すようなダミー電極、図７（ａ）〜（ｃ）に示すような溝、又は図８（ａ）〜（ｃ）に示すような導電体などを用いて、アンダーフィル５の充填領域を分断してもよい。
【００６５】
また、本実施形態においては、半導体チップ２と対向し且つ接続される回路基板９として、エポキシ樹脂を基材とする回路基板を用いたが、これに代えて、他の有機材料を基材とする回路基板、又は例えばシリコンなどの無機材料を基材とする基板などを用いてもよい。さらに、回路基板９に代えて、インターポーザ等の他のベース材と半導体チップ２と積層させてもよい。
【産業上の利用可能性】
【００６６】
本発明に係る半導体装置は、アンダーフィルの収縮が半導体チップの電気特性に及ぼす影響を低減させて安定した回路動作を保証することができるので、例えばフェイスダウン実装を行う半導体装置として好適である。
【符号の説明】
【００６７】
１、１０、１００          半導体装置
２、３                    半導体チップ
２１、３１、９１          電極
２１１、３１１            ダミー電極
２２                      トランジスタ
２２１                    ソース領域
２２２                    ドレイン領域
２２３                    ゲート電極
２３                      溝
２４１                    導電体
２４２                    引き出し電極
２５                      保護絶縁膜
４                        突起電極
４１                      ダミー突起電極
５                        アンダーフィル
６                        弾性体
９                        回路基板
Ａ１、Ａ２、Ａ３、Ａ４    アンダーフィルのみが充填される領域を分割した領域
Ｂ                        電極配置領域
Ｌ２                      半導体チップ２の外形線
Ｌ３                      半導体チップ３の搭載領域の仮想線
【図１】
2013093413.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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