(57)【要約】【課題】ワード線の活性化電位への立ち上がりの遅れを回避しチップサイズの縮小化、動作速度の高速化に対応可能とする。【解決手段】メモリセル容量（Ｃ）と、前記メモリセル容量及びビット線（ＢＬＴ）との間に設けられたメモリセルトランジスタ（ＮＭ）と、前記メモリセルトランジスタの制御電極に接続されるワード線（ＳＷＬ）と、前記ワード線を駆動するワードドライバ（ＳＷＤ）と、を備えた半導体装置であって、前記ワードドライバは、前記ワード線を活性化させる第１の期間、及びそれに続く第２の期間において、それぞれ第１の電源電圧、及び、第２の電源電圧により前記ワード線を駆動し、前記第１の電源電圧は前記第２の電源電圧よりも高い電位である。【選択図】図２
2013004136.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル容量と、
前記メモリセル容量及びビット線との間に設けられたメモリセルトランジスタと、
前記メモリセルトランジスタの制御電極に接続されるワード線と、
前記ワード線を駆動するワードドライバと、
を備えた半導体装置であって、
前記ワードドライバは、前記ワード線を活性化させる第１の期間、及び前記第１の期間に続く第２の期間において、それぞれ第１の電源電圧及び第２の電源電圧で前記ワード線を駆動し、
前記第１の電源電圧は前記第２の電源電圧よりも高い電位である、ことを特徴とする半導体装置。
【請求項２】
前記ワードドライバが、高電位電源端子と前記ワード線間に接続され、前記ワード線が選択された場合、オン状態とされ、前記ワード線を前記高電位電源端子の電位に駆動する第１のトランジスタと、
前記ワード線と低電位電源端子間に接続され、前記ワード線が非選択の場合、オン状態とされ、前記ワード線を低電位に設定する第２のトランジスタと、
を含む出力回路を備え、
前記ワードドライバの前記出力回路の前記高電位電源端子に出力が接続され、前記ワード線が選択され活性化させる場合、前記出力回路の前記高電位電源端子に対して前記第１の電源電圧及び前記第２の電源電圧を与える駆動電源供給回路を備えた、請求項１記載の半導体装置。
【請求項３】
前記駆動電源供給回路が、前記ワード線の活性化にあたり、前記第２の電源電圧に充電されたノードに一端が接続された第１の容量の他端を低電位から前記第２の電源電圧に切り替えることで前記ノードを前記第２電源電圧よりも高電位の前記第１の電源電圧に昇圧する昇圧回路を備え、
前記駆動電源供給回路は、
前記第１の期間には、前記出力から、前記昇圧回路で昇圧された前記ノードの前記第１の電源電圧を、前記ワードドライバの前記出力回路の前記高電位電源端子に供給し、
前記第２の期間には、前記昇圧回路の前記ノードを前記出力から切り離し、前記第２の電源電圧を、前記ワードドライバの前記出力回路の前記高電位電源端子に供給する、請求項２記載の半導体装置。
【請求項４】
前記ワードドライバが、複数のワード線にそれぞれ接続される複数の前記出力回路を備え、前記複数の前記出力回路が、前記複数のワード線に対して１つ設けられるメインワード線を共通に入力するサブワードドライバからなり、
ロウアドレスのデコードの結果、前記メインワード線が選択されており、複数の前記出力回路のうち、選択されたワード線に接続する前記出力回路では、前記駆動電源供給回路から前記高電位電源端子に与えられる電源電圧で前記ワード線を駆動し、残りの非選択のワード線に接続する前記出力回路の前記高電位電源端子に対して、対応する前記駆動電源供給回路の前記出力から低電位が与えられ、
前記メインワード線が非選択とされ非活性状態のとき、前記メインワード線を共通に入力する前記複数の出力回路は、前記複数の出力回路にそれぞれ接続する前記複数のワード線を、低電位電源電圧に設定する、請求項２又は３記載の半導体装置。
【請求項５】
前記駆動電源供給回路が、
ロウアドレスのデコードの結果出力される第１の信号を受け、前記第１の信号が、前記ワード線が選択されたことを示す場合、オン状態とされ、前記出力を、前記第２の電源電圧に駆動する第３のトランジスタと、
前記ロウアドレスのデコードの結果出力される第２の信号を受け、前記第２の信号が非活性状態のとき、オン状態とされ、前記出力を低電位に設定する第４のトランジスタと、
を備えた駆動回路を、前記複数の出力回路に対応させて複数備え、
さらに、前記複数の出力回路に共通に、前記昇圧回路を備え、
前記昇圧回路の前記ノードと、複数の前記駆動回路の前記出力との間に、それぞれ複数の第１のスイッチ素子を備え、
選択されたワード線を駆動する前記出力回路の前記高電位電源端子に接続された前記駆動回路の前記第３のトランジスタが、前記出力を前記第２の電源電圧に駆動したのち、前記第１の期間、前記第３のトランジスタをオフとし、前記複数の第１のスイッチ素子のうち、選択されたワード線を駆動する前記出力回路の前記高電位電源端子に接続された前記駆動回路の前記出力に接続する前記第１のスイッチ素子をオン状態として、前記昇圧されたノードを前記駆動回路の前記出力に接続し、前記出力から前記出力回路の前記高電位電源端子に、前記第１の電源電圧を供給して、前記選択されたワード線を前記第１の電源電圧に駆動し、
つづく前記第２の期間では、前記第１の期間でオン状態とされた前記第１のスイッチ素子をオフし、前記第３のトランジスタを再度オンして前記駆動回路の前記出力を前記第２の電源電圧とし、前記出力回路の前記高電位電源端子に前記第２の電源電圧を与え、前記選択されたワード線を前記第２の電源電圧とする、請求項４記載の半導体装置。
【請求項６】
前記昇圧回路は、前記第２の電源電圧を受ける電源端子と、前記ノードとの間に接続され、前記第１の期間の直前にオンとされ、前記ノードを前記第２の電源電圧に充電する第２のスイッチ素子と、
前記ノードと低電位電源端子間に第２の容量と、
を備え、前記第２のスイッチ素子は、前記第１の期間には、オフ状態とされる、請求項５記載の半導体装置。
【請求項７】
前記第１及び第２の電源電圧をそれぞれ発生する第１及び第２の電源を備え、
前記駆動電源供給回路が、
前記第１の電源からの前記第１の電源電圧が印加される電源端子と、前記出力との間に挿入された第５のトランジスタと、
前記第２の電源からの前記第２の電源電圧が印加される電源端子と、前記出力との間に挿入された第６のトランジスタと、
ロウアドレスのデコードの結果出力される信号に基づき、非選択ワード線に接続する前記出力回路の前記高電位電源端子に接続する前記出力を低電位に設定し、
選択ワード線に接続する前記出力回路の前記高電位電源端子を、前記第１の期間では、前記第５のトランジスタをオンとし、前記第６のトランジスタをオフとして、前記第１の電源電圧で駆動し、前記第２の期間では、前記第５のトランジスタをオフとし、前記第６のトランジスタをオンとして、前記第２の電源電圧で駆動するように制御する回路と、を備えた駆動回路を含む、請求項２記載の半導体装置。
【請求項８】
前記駆動電源供給回路の駆動回路が、非選択ワード線に接続する前記出力回路の前記高電位電源端子を低電位とする回路を備えた、請求項７記載の半導体装置。
【請求項９】
前記第１の電源電圧を発生する第１の電源と、発生する電圧が前記第１又は第２の電源電圧に切り替え可能な第３の電源とを備え、
前記駆動電源供給回路が、
前記第１の電源の電源端子と低電位電源端子間に配設され、ロウアドレスのデコードの結果出力される信号を入力する第１の回路と、
前記第３の電源の電源端子と低電位電源端子間に配設され、前記第１の回路の出力を入力する第２の回路と、
を備え、さらに、
前記第１の電源の電源端子と前記出力との間に設けられた第３のスイッチ素子と、
前記第１の期間を制御する信号と、ロウアドレスのデコードの結果出力される信号に基づき、ロウアドレスのデコードの結果出力される信号が、前記ワード線が選択されたことを示す場合、前記第１の期間に前記第３のスイッチ素子をオンとし、前記第２の期間に、前記第３のスイッチ素子をオフにする制御を行う論理回路を備え、
前記第１の期間には、前記第３のスイッチ素子がオンし、前記第３の電源の電圧は前記第１の電源電圧とされ、前記出力は前記第１の電源電圧とされ、選択ワード線に接続する前記出力回路の前記高電位電源端子を前記第１の電源電圧で駆動し、
前記第２の期間に、前記第３の電源の電圧は前記第２の電源電圧に切り替えられ、前記第３のスイッチ素子がオフとされ、前記出力は、前記第２の回路から出力される前記第３の電源の電圧である前記第２の電源電圧とされ、選択ワード線に接続する前記出力回路の前記高電位電源端子を前記第２の電源電圧で駆動する駆動回路を備えた、請求項２記載の半導体装置。
【請求項１０】
前記ワードドライバが、複数のワード線にそれぞれ接続される複数の前記出力回路を備え、前記複数の前記出力回路が、前記複数のワード線に対して１つ設けられるメインワード線を共通に入力するサブワードドライバからなり、
前記駆動回路を前記複数の前記出力回路に対応させて複数備えた、請求項７、８、９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にメモリセルアレイを備えた半導体装置に関する。
【背景技術】
【０００２】
書き込み及び読み出し可能なメモリセルアレイを備えた半導体装置において、それぞれが複数のメモリセルトランジスタのゲートに共通に接続されたワード線を複数備えており、複数のワード線の中から、ロウアドレスをデコードするロウデコーダ（Ｘデコーダ）で選択されたワード線がワードドライバで活性化電位に駆動され、当該活性化したワード線に接続されるメモリセルトランジスタをオン（導通）状態とし、カラムアドレスをデコードするカラムデコーダで選択されたカラム（ビット線）に接続するメモリセルからのデータの読み出し、又は書き込みが行われる。
【０００３】
かかるメモリセルアレイを備えた半導体装置においては、近時、半導体加工の微細化の進展による高集積密度化等による、ワード線に接続するセル数の増大、チップサイズ縮小化の要請等による、ワード線長の増大等の影響により、選択されたワード線の活性化電位（高電位）への立ち上がり時間の短縮が難しくなっている。
【０００４】
また、近時、ワード線を、１つのメインワード線に対して複数のワード線（サブワード線）を備えた階層ワード線構造のメモリセルアレイが採用されている。階層ワード線構造の場合、ワード線（サブワード線）は、当該ワード線の属するメインワード線が活性化され、且つ、当該メインワード線に属する複数のワード線の中から選択されたワード線が活性化電位（高電位）に活性化される。ワード線は、配線抵抗と負荷容量の時定数等から、その遠端側では、近端側と比べて遅れて活性化電位（高電位）に立ち上がる。ワード線の活性化が遅れると、ワード線の活性化以降のデータ増幅動作やリード（ライト）動作の遅れにも繋がる。
【０００５】
なお、ワード線の駆動に関連して、例えば特許文献１には、ワード線のＨｉｇｈ電位（活性化電位）として電源電圧よりも高い昇圧電圧を用いることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１７０３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下に、関連技術の分析を与える。
【０００８】
上記したように、メモリセルアレイを備えた半導体装置において、ワード線の立ち上がり時間の高速化、チップサイズの縮小等が求められている。
【０００９】
半導体装置においては、チップサイズの縮小化、動作速度の高速化が技術トレンドであることはよく知られている。
【００１０】
そこで、例えばセンスアンプ（ＳＡＭＰ）及びワードドライバ（ＳＷＤ）で囲まれるメモリセルマットの領域を大きくする（１ワード線／１ビット線：２５６セル→５１２セル等）ことも一案であるが、この場合、其々の寄生容量（負荷）も倍化することになる。このため、動作速度の高速化に支障を来たす場合がある。特に、ワード線の活性化が遅れると、その後のセンスアンプにおけるデータの増幅動作の遅れや、リード、ライトのアクセス時間の遅れにも繋がってしまうことから、望ましくない。
【課題を解決するための手段】
【００１１】
本発明は、上記問題点の少なくとも１つを解決するために創案されたものであって、概略以下の構成とされる（ただし、以下に制限されるものではない）。
【００１２】
１つの側面によれば、メモリセル容量と、前記メモリセル容量及びビット線との間に設けられたメモリセルトランジスタと、前記メモリセルトランジスタの制御電極に接続されるワード線と、前記ワード線を駆動するワードドライバと、を備えた半導体装置であって、前記ワードドライバは、前記ワード線を活性化させる第１の期間、及びそれに続く第２の期間において、それぞれ第１の電源電圧及び第２の電源電圧で前記ワード線を駆動し、前記第１の電源電圧は前記第２の電源電圧よりも高い電位である半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、ワード線の活性化電位への立ち上がりの遅れを回避することができる。このため、チップサイズの縮小化、動作速度の高速化に対応可能としている。本発明による、これ以外の特徴や効果は、好ましい態様のいくつかを例示したに過ぎない以下の記載及び添付図面（本発明を制限するためのものでない）から、当業者には明らかとされよう。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態のメモリセルアレイの構成の一例を示す図である。
【図３】本発明の一実施形態のサブワードドライバ（ＳＷＤ）の構成の一例を示す図である。
【図４】実施例１のＦＸ駆動回路（Ｆｘ＿ｄｒｖ）の構成を示す図である。
【図５】実施例１の動作波形の一例を示す図である。
【図６】実施例２のＦＸ駆動回路（Ｆｘ＿ｄｒｖ）の構成を示す図である。
【図７】実施例２の動作波形の一例を示す図である。
【図８】実施例３のＦＸ駆動回路（Ｆｘ＿ｄｒｖ）の構成を示す図である。
【図９】実施例３の動作波形の一例を示す図である。
【発明を実施するための形態】
【００１５】
本発明を実施するためのいくつかの好ましい形態に説明する。好ましいいくつかの形態によれば、ワード線を高速に駆動すべく、第１の期間において、ワード線の立ち上がり時に高電位の電源電圧を用い、続く第２の期間において、高電位の電源電圧も低い電位の電源で、ワード線を保持する。より詳しくは、メモリセル容量と、前記メモリセル容量及びビット線との間に設けられたメモリセルトランジスタと、前記メモリセルトランジスタの制御電極に接続されるワード線と、前記ワード線を駆動するワードドライバと、を備えた半導体装置であって、前記ワードドライバは、前記ワード線を活性化させる第１の期間、及びそれに続く第２の期間において、それぞれ第１の電源電圧、及び第２の電源電圧によって、前記ワード線を駆動し、前記第１の電源電圧は、前記第２の電源電圧よりも高い電位である。
【００１６】
いくつかの好ましい形態によれば、ワードドライバは、高電位電源端子と前記ワード線（ＳＷＬ＿ｋ０〜３）間に接続され、前記ワード線が選択された場合、オン状態とされ、前記ワード線を前記高電位電源端子の電位に駆動する第１のトランジスタ（ＰＭ１）と、前記ワード線と低電位電源端子（ＶＫＫ）間に接続され、前記ワード線が非選択の場合、オン状態とされ、前記ワード線を低電位に設定する第２のトランジスタ（ＮＭ２）と、を含む出力回路を備え、前記出力回路の前記高電位電源端子に出力（ＦＸＴ）が接続され、前記ワード線が選択され活性化させる場合、前記出力回路の前記高電位電源端子に対して前記第１の電源電圧及び前記第２の電源電圧（ＶＰＰ）を与える駆動電源供給回路（ＦＸ＿ｄｒｖ）を備えた構成としてもよい。
【００１７】
好ましい形態の１つによれば、前記駆動電源供給回路（ＦＸ＿ｄｒｖ）は、前記ワード線の活性化にあたり、前記第２の電源電圧（ＶＰＰ）に充電されたノード（ＦＸＢＳＴ）に一端が接続された第１の容量（Ｃ１）の他端を低電位（ＶＳＳ）から前記第２電源電圧（ＶＰＰ）に切り替えることで前記ノード（ＦＸＢＳＴ）を前記第２の電源電圧（ＶＰＰ）よりも高電位の前記第１の電源電圧に昇圧する昇圧回路を備えている。前記駆動電源供給回路（ＦＸ＿ｄｒｖ）は、前記第１の期間には、前記出力（ＦＸＴ）から、前記昇圧回路で昇圧された前記ノード（ＦＸＢＳＴ）の前記第１の電源電圧を、前記出力回路の前記高電位電源端子に供給し、前記第２の期間には、前記昇圧回路の前記ノード（ＦＸＢＳＴ）を前記出力から切り離し、前記第２の電源電圧（ＶＰＰ）を、前記出力回路の前記高電位電源端子に供給する構成としてもよい。
【００１８】
好ましい形態の１つによれば、前記ワードドライバが、複数のワード線（ＳＷＬ＿ｋ０〜３）にそれぞれ接続される複数の前記出力回路（（ＰＭ１＿０、ＮＭ１＿０、ＮＭ２＿０）〜（ＰＭ１＿３、ＮＭ１＿３、ＮＭ２＿３））を備え、前記複数の前記出力回路が、前記複数のワード線に対して１つ設けられるメインワード線（ＭＷＬ）を共通に入力するサブワードドライバ（ＳＷＤ）からなる。ロウアドレスのデコードの結果、前記メインワード線（ＭＷＬ）が選択されており、複数の前記出力回路のうち、選択されたワード線に接続する前記出力回路では、前記駆動電源供給回路（ＦＸ＿ｄｒｖ）から前記高電位電源端子に与えられる電源電圧で前記ワード線を駆動し、残りの非選択のワード線に接続する前記出力回路の前記高電位電源端子に対して、対応する前記駆動電源供給回路の前記出力から低電位が与えられ、前記メインワード線（ＭＷＬ）が非選択とされ非活性状態のとき、前記メインワード線（ＭＷＬ）を共通に入力する前記複数の出力回路（（ＰＭ１＿０、ＮＭ１＿０、ＮＭ２＿０）〜（ＰＭ１＿３、ＮＭ１＿３、ＮＭ２＿３））は、前記複数の出力回路にそれぞれ接続する前記複数のワード線（ＳＷＬ＿ｋ０〜３）を、低電位電源電圧（ＶＫＫ）に設定する構成としてもよい。
【００１９】
好ましい形態の１つによれば、前記駆動電源供給回路（ＦＸ＿ｄｒｖ）は、ロウアドレスのデコードの結果出力される第１の信号（ＦＸｂ２＿０〜３）を受け、前記第１の信号が、前記ワード線が選択されたことを示す場合、オン状態とされ、前記出力を、前記第２の電源電圧（ＶＰＰ）に駆動する第３のトランジスタ（ＰＭ１１＿０〜３）と、ロウアドレスのデコードの結果出力される第２の信号（ＲＦＸ＿０〜３）を受け、前記第２の信号が非活性状態（ＶＳＳ）のとき、オン状態とされ、前記出力を低電位に設定する第４のトランジスタ（ＮＭ１１＿０〜３）と、を備えた駆動回路を、前記複数の出力回路に対応させて複数備え、さらに、前記複数の出力回路に共通に、前記昇圧回路を備え、前記昇圧回路の前記ノードと、複数の前記駆動回路の前記出力との間に、それぞれ複数の第１のスイッチ素子（ＰＭ１２＿０〜３）を備えている。選択されたワード線を駆動する前記出力回路の前記高電位電源端子に接続された前記駆動回路の前記第３のトランジスタ（ＰＭ１１＿ｉ、ｉは０〜３のいずれか）が前記出力を前記第２の電源電圧（ＶＰＰ）に駆動したのち、前記第１の期間、前記第３のトランジスタ（ＰＭ１１＿ｉ）をオフとし、前記複数の第１のスイッチ素子（ＰＭ１２＿０〜３）のうち、選択されたワード線を駆動する前記出力回路の前記高電位電源端子に接続された前記駆動回路の前記出力に接続する前記第１のスイッチ素子（ＰＭ１２＿ｉ）をオン状態として、前記昇圧されたノード（ＦＸＢＳＴ）を前記駆動回路の前記出力（ＦＸＴ＿ｉ）に接続し、前記出力から前記出力回路の前記高電位電源端子に、前記第１の電源電圧を供給して、前記選択されたワード線を前記第１の電源電圧に駆動し、つづく前記第２の期間では、前記第１の期間でオン状態とされた前記第１のスイッチ素子（ＰＭ１２＿ｉ）をオフし、前記第３のトランジスタ（ＰＭ１１＿ｉ）を再度オンして前記駆動回路の前記出力を前記第２の電源電圧（ＶＰＰ）とし、前記出力回路の前記高電位電源端子に前記第２の電源電圧（ＶＰＰ）を与え、前記選択されたワード線を前記第１の電源電圧とする。
【００２０】
好ましい形態の１つによれば、前記昇圧回路は、前記第２の電源電圧（ＶＰＰ）を受ける電源端子と、前記ノード（ＦＸＢＳＴ）との間に接続され、前記第１の期間の直前にオンとされ、前記ノード（ＦＸＢＳＴ）を前記第２の電源電圧（ＶＰＰ）に充電する第２のスイッチ素子（ＰＭ１３）と、前記ノード（ＦＸＢＳＴ）と低電位電源端子間に第２の容量（Ｃ２）を備えている。前記第２のスイッチ素子（ＰＭ１３）は、前記第１の期間にはオフ状態とされる。
【００２１】
好ましい形態の１つによれば、前記第１の電源電圧（ＶＰＵ）及び第２の電源電圧（ＶＰＰ）をそれぞれ発生する第１、第２の電源（電源回路：１１５）を備え、前記駆動電源供給回路（ＦＸ＿ｄｒｖ）が、前記第１電源からの前記第１の電源電圧（ＶＰＵ）が印加される電源端子と前記出力（ＦＸＴ）との間に挿入された第５のトランジスタ（ＰＭ２５）と、前記第２の電源からの前記第２の電源電圧（ＶＰＰ）が印加される電源端子と前記出力（ＦＸＴ）との間に挿入された第６のトランジスタ（ＰＭ２３）と、ロウアドレスのデコードの結果出力される信号に基づき、非選択ワード線に接続する前記出力回路の前記高電位電源端子に接続する前記出力（ＦＸＴ）を低電位に設定し（ＮＡＮＤ、ＮＭ２１）、選択ワード線に接続する前記出力回路の前記高電位電源端子を、前記第１の期間では、前記第５のトランジスタ（ＰＭ２５）をオンとし、前記第６のトランジスタ（ＰＭ２３）をオフとして、前記第１の電源電圧（ＶＰＵ）で駆動し、前記第２の期間では、前記第５のトランジスタ（ＰＭ２５）をオフとし、前記第６のトランジスタ（ＰＭ２３）をオンとして、前記第２の電源電圧（ＶＰＰ）で駆動するように制御する回路（ＮＡＮＤ、ＰＭ２１、ＰＭ２２、ＮＭ２２、ＰＭ２４）と、を備えた駆動回路を含む。前記駆動電源供給回路において、駆動回路は、非選択ワード線に接続する前記出力回路の前記高電位電源端子を低電位とする回路（ＮＡＮＤ、ＭＮ２１）を備える。
【００２２】
好ましい形態の１つによれば、前記第１の電源電圧（ＶＰＵ）を発生する第１の電源と、前記第１又は第２の電源電圧に切り替え可能な第３の電源（ＶＦＸ）を備え、前記駆動電源供給回路（ＦＸ＿ｄｒｖ）が、前記第１の電源電圧（ＶＰＵ）が印加される電源端子と低電位電源端子間に配設され、ロウアドレスのデコードの結果出力される信号を入力する第１の回路（例えばＣＭＯＳインバータ（ＰＭ３１、ＮＭ３１））と、前記第３の電源（ＶＦＸ）の電源端子と低電位電源端子間に配設され、前記第１の回路（例えばＣＭＯＳインバータ（ＰＭ３１、ＮＭ３１））の出力を入力する第２の回路（例えばＣＭＯＳインバータ（ＰＭ３２、ＮＭ３２））と、を備え、さらに、前記第１の電源電圧（ＶＰＵ）が印加される電源端子と前記出力（ＦＸＴ）との間に設けられた第３のスイッチ素子（ＰＭ３３）と、前記第１の期間を制御する信号と、ロウアドレスのデコードの結果出力される信号に基づき、ロウアドレスのデコードの結果出力される信号（ＲＦＸ）が、前記ワード線が選択されたことを示す場合、前記第１の期間には、前記第３のスイッチ素子（ＰＭ３３）をオンとし、前記第２の期間に、前記第３のスイッチ素子（ＰＭ３３）をオフにする制御を行う論理回路（ＮＡＮＤ）を備え、前記第１の期間には、前記第３の電源（ＶＦＸ）は前記第１の電源電圧（ＶＰＵ）とされ、前記出力（ＦＸＴ）は、前記第１の電源電圧（ＶＰＵ）とされ、選択ワード線に接続する前記出力回路の前記高電位電源端子を前記第１の電源電圧で駆動し、前記第２の期間、前記第３の電源は前記第２の電源電圧（ＶＰＰ）とされ、前記出力は、前記第２の回路（例えばＣＭＯＳインバータ（ＰＭ３２、ＮＭ３２））から出力される第３の電源（ＶＦＸ）の前記第２の電源電圧（ＶＰＰ）とされ、選択ワード線に接続する前記出力回路の前記高電位電源端子を前記第２の電源電圧（ＶＰＰ）で駆動する駆動回路を備える。前記ワードドライバが、複数のワード線にそれぞれ接続される複数の前記出力回路を備え、前記複数の前記出力回路が、前記複数のワード線に対して１つ設けられるメインワード線を共通に入力するサブワードドライバからなり、前記駆動回路を前記複数の前記出力回路に対応させて複数備えている。以下、いくつかの実施形態、実施例に即して説明する。
【００２３】
図１は、同期式半導体装置の一つである同期式半導体メモリの全体構成の一例を模式的に示す図である。なお、以下では、半導体メモリとして、クロック同期式のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を例に説明するが、本発明は、以下のＤＲＡＭに制限されるものでなく、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であってもよいことは勿論である。
【００２４】
図１を参照すると、メモリセルアレイ１０１は、ワード線ＷＬとビット線ＢＬの交差部にメモリセルを複数アレイ状に備える。後述されるように、メモリセルは、ゲートにワード線が接続され、ビット線にソースとドレインの一方が接続され、ソースとドレインの他方が該容量に接続された１つのＭＯＳトランジスタと、該１つの容量とからなるＤＲＡＭセルとする。
【００２５】
アドレス入力回路１０４は、アドレス端子ＡＤＤに外部から入力されたアドレス信号を入力する入力回路（レシーバ）である。アドレスラッチ回路１０５は、アドレス端子ＡＤＤに外部から入力されたアドレス信号をラッチし、ロウデコーダ（Ｘデコーダ）１０２、カラムデコーダ（Ｙデコーダ）１０３に供給する。
【００２６】
ロウデコーダ（Ｘデコーダ）１０２は、ロウアドレス信号をデコードしてワード線を選択し、不図示のワードドライバにて選択されたワード線を活性化電位（高電位）に駆動する。
【００２７】
カラムデコーダ１０３は、入力された前記アドレス信号のカラムアドレスをデコードし選択されたカラム（ビット線）のカラムスイッチ（不図示）をオンとし、選択されたカラムのセンスアンプ（不図示）を入出力線（不図示）に接続する。
【００２８】
コマンド入力回路１０６は、コマンド信号を入力する。特に制限されるものではないが、コマンド信号として、例えば、／ＣＳ（チップセレクト）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトイネーブル）等の信号の値の組み合せとアドレス信号の予め定められたビットフィールドがコマンドの引数（パラメータ）として入力される。
【００２９】
コマンドデコーダ（デコード回路）１０７は、コマンド信号をデコードし、デコーダ結果を、カラムデコーダ１０３、ロウデコーダ１０２、リフレッシュ制御回路１０９等に与える。
【００３０】
モードレジスタ１０８には、コマンド信号として入力されるモードレジスタセットコマンド等により、同期式半導体メモリの動作モードを指定するパラメータ等（例えばバースト長）が設定される。
【００３１】
リフレッシュ制御回路１０９は、リフレッシュコマンドの入力により（あるいは、セルフリフレッシュ）により、メモリセルアレイ１０１のリフレッシュを制御する。メモリセルアレイ１０１のリフレッシュ時、リフレッシュアドレスがロウデコーダ１０２に供給され、メモリセルアレイ１０１の選択されたワード線のメモリセルのデータがビット線に読み出されたセンスアンプで増幅され、もとのメモリセルに書き戻される。
【００３２】
クロック入力回路１１０は、外部から入力される相補のクロック信号ＣＫ、／ＣＫを差動で入力し、またクロックイネーブル信号ＣＫＥを入力し、内部クロック信号（内部基準クロック信号）を出力する。フリップフロップ等順序回路を含む内部回路の動作は内部クロック信号に同期して行われる。なお、クロック入力回路１１０は、クロックイネーブル信号ＣＫＥがＬｏｗのとき、次のクロックＣＫの立ち上がりエッジ（／ＣＫの立ち下りエッジ）の動作は無視され、内部動作は行われない。クロックイネーブル信号ＣＫＥがＨｉｇｈのとき、ＣＫ、／ＣＫに同期した内部クロック信号を出力する。
【００３３】
ＤＬＬ（Ｄｅｌａｙ−Ｌｏｃｋ  Ｌｏｏｐ：遅延同期ループ）１１１は、外部クロック信号ＣＫ、／ＣＫを入力し、可変遅延回路で遅延させたクロック信号を出力し、可変遅延回路の出力は、端子ＤＱに接続する出力バッファ回路のダミー回路であるダミーバッファを通して位相比較器で入力クロックと位相が比較され、比較結果に基づき、可変遅延回路の遅延時間を可変に設定する。
【００３４】
図１において、タイミングジェネレータ１１２は、クロック入力回路１１０からの内部クロック信号を入力し各種タイミング信号を生成する。
【００３５】
入出力回路１１４は、データ入出力端子ＤＱをそれぞれ駆動する出力バッファ（不図示）と、データ入出力端子ＤＱに入力されたビットデータ（書き込みデータ）をそれぞれ受けるレシーバ回路（不図示）を備えている。なお、レシーバ回路でデータ受信時、出力バッファ回路は出力ディスエーブル状態（出力＝ハイ・インピーダンス状態）とされる。
【００３６】
メモリセルアレイ１０１の選択された複数のカラム（例えば、バースト長が４の場合、４本のカラム）からパラレルに読み出されたパラレルビットデータ（例えば４ビットパラレルデータ）は、ＦＩＦＯ（Ｆｉｓｒｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ：先入れ先出し）回路１１３に一旦書き込まれ、所定のレーテンシに対応して、入出力回路１１４を介してＤＱ端子に出力される。なお、同期式ＤＲＡＭ（ＳＤＡＲＭ）等では、上記所定のレーテンシは、ＲＥＡＤコマンド投入からＤＱ端子より最初のビットデータが出力されるまでのクロックサイクル数であるＣＡＳレーテンシに対応する。ＤＬＬ回路１１１からのクロック信号はＦＩＦＯ回路１１３、入出力回路１１４に供給される。ＦＩＦＯ回路１１３は、リード系のバッファ回路であり、先入れ先出し方式のメモリＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）とその書き込み、読み出しを制御する制御部（不図示）と、ＦＩＦＯから出力されるパラレルビットをシリアルビットに変換するパラレルシリアル変換回路（不図示）を備えている。入出力回路１１４では、ＦＩＦＯ回路１１３から転送されたビットデータをＤＬＬ回路１１１のクロック信号を用いてレジスタ（不図示）に取り込んでタイミング調整し、出力バッファ（不図示）に供給し、出力バッファ（不図示）がＤＱ端子（配線）を駆動する。
【００３７】
内部電源発生回路１１５は、内部電源（後述のＶＰＵや昇圧電圧ＶＰＰ）を生成する回路である。ＶＰＵ、ＶＰＰは高電圧、ＶＰＥＲＩは内部動作電圧、ＶＫＫはＧＮＤ電位（０Ｖ）よりも低い負電圧である。非選択ワード線の電位を負電圧ＶＫＫとする。図１では、内部電源発生回路１１５がＶＰＵを出力しているが、以下の第１実施例においては、ワード線の高電位を与えるＦＸ信号の発生回路においてＶＰＵのレベルを生成しているため、内部電源発生回路１１５で電源電圧ＶＰＵを発生することは不要である。電位レベルは、ＶＰＵ＞ＶＰＰ＞ＶＤＤ＞ＶＰＥＲＩ＞ＶＳＳ（＝０Ｖ）＞ＶＫＫの関係にある。
【００３８】
図２以降で説明されるＦＸＴ／ＦＸＢ、ＭＷＬ（Ｍａｉｎ  Ｗｏｒｄ  Ｌｉｎｅ：メインワード線）は、いずれも、ＡＣＴコマンドに対応して、ロウデコーダにより、アドレス端子から入力され、アドレスラッチ回路１０５でラッチされたロウアドレスをロウデコーダでデコードして生成される信号である。
【００３９】
図２は、図１のメモリセルアレイ１０１の一部を拡大して示した図であり、階層ワード線構造とされる。階層ワード線構造は、半導体基板（シリコン基板）上層のメタル層においてメタル配線（ＭＷＬ）を間隔を開けて配置し、このメタル配線（ＭＷＬ）に対して、例えば下層のゲートポリシリコン配線（ＳＷＬ：Ｓｕｂ  Ｗｏｒｄ  Ｌｉｎｅ）を例えば４〜８本配置し、活性化されたＭＷＬを入力するサブワードドライバ（ＳＷＤ：Ｓｕｂ  Ｗｏｒｄ  Ｄｒｉｖｅｒ）において、複数のワード線の中から１本のワード線（ＳＷＬ）を選択して、選択したワード線を内部電源電圧ＶＤＤよりも高い電位（昇圧電位）に駆動する。
【００４０】
メモリセルアレイ１０１は複数のメモリセルマット１０１２（「メモリマット」ともいう）からなる。メモリマットは、サブワードドライバ（ＳＷＤ）１０１３とセンスアンプ群（ＳＡＭＰ）１０１４に対応して割り当てられたメモリセル領域であり、ワード線（ＳＷＬ）が延在される１の方向と、該１の方向と直交しビット線（ＢＬＴ／ＢＬＢ）が延在される方向に沿って格子状に配置される。
【００４１】
メモリセル１０１１は、前述したように、ワード線（ＳＷＬ）にゲートが接続され、第１端子（ドレイン又はソース）が例えばビット線ＢＬＴに接続されＮＭＯＳトランジスタＮＭと、一端が電源（プレート電源）に接続され他端が、ＮＭＯＳトランジスタＮＭの第２端子（ソース又はドレイン）に接続された容量Ｃからなる。なお、ビット線ＢＬＴ、ＢＬＢの「Ｔ」、「Ｂ」はそれぞれＴｒｕｅ、Ｂａｒを表し、相補のビット線対を構成している。図２に示す例では、図の左右両側のメモリマットに挟まれたセンスアンプは、左右両側のビット線でＢＬＴ、ＢＬＢにそれぞれスイッチ等を介して接続される。両端部に位置するセンスアンプには、ビット線ＢＬＴ又はＢＬＢと、例えばダミービット線が接続される。メモリマット内の複数本のビット線に対応して配設された複数のセンスアンプがセンスアンプ群（ＳＡＭＰ）１０１４を構成している。例えば図２のメモリセル１０１１のデータ読み出し時、予めプリチャージ電圧にプリチャージされたビット線ＢＬＴと右隣りのメモリマットの相補のビット線ＢＬＢに対して、ワード線（ＳＷＬ）の活性化によりオン状態とされたメモリセル１０１１のＮＭＯＳトランジスタＮＭを介してビット線ＢＬＢにメモリセル１０１１の容量Ｃの電圧が読み出され、当該ビット線ＢＬＴと、右隣りのメモリマットの相補ビット線ＢＬＢに接続されるセンスアンプが活性化されて、ＢＬＴ／ＢＬＢの電位を差動増幅し、オン状態のカラムスイッチを介して入出力線に伝達される。なお、図２では、ビット線構造として、オープンビット線方式が例示されているが、かかる構成に制限されるものでなく、例えば、隣接するワード線にそれぞれ接続するメモリセルがＢＬＴ、ＢＬＢに交互に接続されるフォールデッド（折り返し型）線方式であってもよいことは勿論である。
【００４２】
階層型ワード線構造において、ロウデコーダ１０２は、ロウアドレスを構成する複数ビットの１部をなす所定のビットフィールドのデコード結果に基づき、メモリセルアレイ（メモリバンク）内のメモリマット（メインワード線ＭＷＬ）を選択し、残りのビットでメモリマット内のワード線（ＳＷＬ）を選択する。すなわち、ロウデコーダ１０２は、サブワードドライバ（ＳＷＤ）へ駆動信号ＦＸ（ＦＸＴ＿０〜３）を供給するＦＸドライバ（ＦＸ＿ｄｒｖ：第１のロウデコード部）１０２１と、メインワードドライバ（ＭＷＤ：第２のロウデコード部）１０２２を備えている。ＦＸドライバ（ＦＸ＿ｄｒｖ）１０２１の４ビットの出力ＦＸＴ＿０〜ＦＸＴ＿３は、複数のメモリマット１０１２に対応して設けられた複数のサブワードドライバ（ＳＷＤ）１０１３に共通に入力される。
【００４３】
メインワードドライバ（ＭＷＤ）１０２２は、ロウアドレスのデコード結果に基づき、選択されたメモリマットに対応するメインワード線ＭＷＬを駆動するドライバであり、活性化時、メインワード線ＭＷＬはＬｏｗ電位とされる。メインワード線ＭＷＬは、１列の複数のメモリマット１０１２に対して１本設けられており、ＭＷＬ＿ｋ（ｋ＝１、２、３・・）は、第ｋ列のメモリマット列に対応するメインワード線ＭＷＬを表している。ｋ列のメモリマット群に対応するサブワードドライバ（ＳＷＤ）１０１３では、メインワード線ＭＷＬ＿ｋを受け、ＭＷＬ＿ｋがＬｏｗのとき、ＦＸＴ＿０〜ＦＸＴ＿３に基づき、４本のワード線（ＳＷＬ）の中から、高電位のＦＸＴに対応する１本のワード線（ＳＷＬ）を選択し、選択したワード線（ＳＷＬ）を高電圧（ＦＸＴの電圧）に駆動する。図２では、ＦＸを４ビットとし、１本のＭＷＬに対して４本のＳＷＬを割り当てる構成とされているが、１本のＭＷＬに対して、２本、８本、あるいは１６本以上のＳＷＬ構成等としてもよいことは勿論である。
【００４４】
図３は、図２におけるサブワードドライバ（ＳＷＤ）の回路構成の一例を示す図である。前述したように、図２の構成において、１本のメインワード線ＭＷＬに対して４本のワード線（ＳＷＬ）が割り当てられ、４本のＳＷＬのうち、１本が選択的に、ＦＸ信号（ＦＸＴ＿０〜ＦＸＴ＿３）によって、高電位に活性化される。他の３本に対応するＦＸＴは、非活性状態（Ｌｏｗ電位）を保持する。なお、図３において、ＦＸＢ＿０〜ＦＸＢ＿３は、それぞれ、図２のＦＸＴ＿０〜ＦＸＴ＿３の相補信号である。
【００４５】
メインワード線ＭＷＬ＿ｋを入力するサブワードドライバ（ＳＷＤ）から出力される４本のワード線ＳＷＬ＿ｋ０〜ＳＷＬ＿ｋ３に関して、ＭＷＬ＿ｋがＬｏｗのとき、ＨｉｇｈのＦＸＴ＿ｉ（ｉは０、１、２、３のいずれか１つ）、ＬｏｗのＦＸＢ＿ｉの場合、ワード線ＳＷＬ＿ｋｉがＦＸＴ＿ｉの電位に駆動され、ＳＷＬ＿ｋｉ以外の残りの３本のワード線はＬｏｗ電位とされる。
【００４６】
図３を参照すると、ＦＸＴ＿ｉ（ｉ＝０、１、２、３）にソースが接続されたＰＭＯＳトランジスタＰＭ１＿ｉ（ｉ＝０、１、２、３）と、ソースが負電源ＶＫＫに接続されドレインがＰＭＯＳトランジスタＰＭ１＿ｉのドレインに接続され、ゲートがＰＭＯＳトランジスタＰＭ１＿ｉのゲートと共通にＭＷＬ＿ｋに接続されたＮＭＯＳトランジスタＮＭ１＿ｉ（ｉ＝０、１、２、３）を備え、ソースがＶＫＫに接続され、ドレインがワード線ＷＬ＿ｋｉ（ｉ＝０、１、２、３）に接続され、ゲートがＦＸＢ＿ｉに接続されたＮＭＯＳトランジスタＮＭ２＿ｉ（ｉ＝０、１、２、３）を備えている。なお、特に制限されるものではないが、本実施形態では、例えばメモリセルのリーク電流の抑制のため、非選択のメモリセルに接続するワード線（ロウデコーダ１０２で非選択とされたワード線）を負電圧ＶＫＫとするネガティブワード線方式が採用されている。
【００４７】
ＦＸＴ＿０〜ＦＸＴ＿３のうちの１つ、例えばＦＸＴ＿０が高電位に設定されると（ＦＸＢ＿０はＬｏｗ）、残りのＦＸＴ＿１、ＦＸＴ＿２、ＦＸＴ＿３はＬｏｗ（ＦＸＢ＿１、ＦＸＢ＿２、ＦＸＴ＿Ｂはいずれも高電位）とされる。このとき、メインワード線ＭＷＫ＿ｋが選択され活性化されている（ＭＷＫ＿ｋ＝Ｌｏｗ）場合、ＦＸＴ＿０にソースが接続されたＰＭＯＳトランジスタＰＭ１＿０がオン状態、ＮＭＯＳトランジスタＮＭ１＿０はオフ状態、ＮＭＯＳトランジスタＮＭ２＿０がオフ状態となり、ワード線ＳＷＬ＿ｋ０は負電位ＶＫＫからＦＸＴ＿０の電位にプルアップされる。このとき、ＰＭＯＳトランジスタＰＭ１＿１、ＰＭ１＿２、ＰＭ１＿３はオフ、ＮＭＯＳトランジスタＮＭ１＿１、ＮＭ１＿２、ＮＭ１＿３がオン、ＮＭＯＳトランジスタＮＭ２＿１、ＮＭ２＿２、ＮＭ２＿３がオンであり、ワード線ＳＷＬ＿ｋ１、ＳＷＬ＿ｋ２、ＳＷＬ＿ｋ３はいずれも負電源電圧ＶＫＫである。
【００４８】
なお、ＦＸＴ＿０〜ＦＸＴ＿３のうちの１つ、例えばＦＸＴ＿０が高電圧に設定されており（ＦＸＢ＿０はＬｏｗ）、メインワード線ＭＷＫ＿ｋが非選択の場合（ＭＷＫ＿ｋ＝Ｈｉｇｈ電位）、ＮＭＯＳトランジスタＮＭ１＿０がオン、ＰＭＯＳトランジスタＰＭ１＿０がオフとなり、ＳＷＬ＿ｋ０は負電源電圧ＶＫＫとなる。また、このとき、残りのＦＸＴ＿１、ＦＸＴ＿２、ＦＸＴ＿３はいずれもＬｏｗ電位とされ、これらの相補信号ＦＸＢ＿１、ＦＸＢ＿２、ＦＸＢ＿３はいずれもＨｉｇｈ電位とされる。このため、ＮＭＯＳトランジスタＮＭ２＿１、ＮＭ２＿２、ＮＭ２＿３がいずれもオン状態とされる。またＬｏｗ電位のＦＸＴ＿１〜３にソースがそれぞれ接続されたＰＭＯＳトランジスタＰＭ１＿１〜３はゲートがＨｉｇｈ電位（メインワード線ＭＷＫ＿ｋのＨｉｇｈ電位）とされ、いずれもオフ状態とされ、ＮＭＯＳトランジスタＮＭ１＿０〜３はオン状態とされる。このため、ワード線ＳＷＬ＿ｋ１〜ｋ３は、それぞれオン状態のＮＭＯＳトランジスタＮＭ１＿１〜３、ＮＭ２＿１〜３を介していずれも負電源電圧ＶＫＫとされる。すなわち、メインワード線ＭＷＫ＿ｋが非選択の場合、サブワードドライバ（ＳＷＤ）で当該メインワード線ＭＷＫ＿ｋから派生するワード線ＳＷＬ＿ｋ０〜３はいずれも非活性状態（負電源電圧ＶＫＫ）とされる。
【００４９】
ＦＸＴは、活性化時（ワード線駆動時）に、高電圧（例えば昇圧電位ＶＰＰ）に駆動されるが、本実施形態では、ワード線駆動の所定期間には、当該高電圧（昇圧電圧ＶＰＰ）よりも高電位の電源電圧（第１の電源電圧）で駆動することで、サブワードドライバ（ＳＷＤ）によるワード線の駆動の高速化を図っている。
【００５０】
＜実施例１＞
図４は、図２のＦＸドライバ（ＦＸ＿ｄｒｖ）１０２１の回路構成の一例を示す図である。図４において、ＦＸｂ２、ＲＦＸはアクティブコマンド（ＡＣＴ）及びロウアドレスに対応して選択的に所定の波形で生成される信号である。上記ＦＸＴの駆動電圧である第１の電源電圧の生成は、制御信号ＧＢＳＴＴ（ＧＢＳＴＢ）、制御信号ＰＵＭＰ等により、制御される。
【００５１】
図４を参照すると、ソースが高電位ＶＰＰに接続されゲートに信号ＦＸｂ２＿ｉ（ｉ＝０、１、２、３）を受けるＰＭＯＳトランジスタＰＭ１１＿ｉと、ソースが電源ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタＰＭ１１＿ｉと共通にＦＸＴ＿０に接続され、リセット制御信号ＲＦＸをインバータＩＮＶ０で反転した信号をゲートに受けるＮＭＯＳトランジスタＮＭ１１＿ｉと、ＦＸＴ＿ｉとノードＦＸＢＳＴ間に接続され、ゲートに制御信号ＧＢＳＴＢ＿０を受けるＰＭＯＳトランジスタ１２＿ｉ（パストランジスタ）とを備えている。ＰＭＯＳトランジスタＰＭ１１＿ｉは、ＦＸＴ＿ｉを電源電圧（第２の電源電圧）ＶＰＰに駆動する出力トランジスタである。
【００５２】
さらに、ソースが電源電圧ＶＰＰに接続され、ゲートが制御信号ＧＢＳＴＴに接続され、ドレインがノードＦＸＢＳＴに接続されたＰＭＯＳトランジスタＰＭ１３と、制御信号ＰＵＭＰに一端が接続され、他端がノードＦＸＢＳＴに接続された容量Ｃ１と、一端が電源ＶＳＳに接続され、他端がノードＦＸＢＳＴに接続された容量Ｃ２からなる昇圧回路（スイッチトキャパシタ回路）を、ＦＸＴ＿０〜ＦＸＴ＿３に対して、共通に備えている。ＦＸＴ＿０〜ＦＸＴ＿３は、それぞれＰＭＯＳトランジスタ１２＿０〜１２＿３を介してノードＦＸＢＳＴに接続されている。
【００５３】
図４において、ＦＸＴ＿ｉ（ｉ＝０、１、２、３）と電源ＶＳＳ間にそれぞれ接続される容量Ｃｆ＿ｉ（ｉ＝０、１、２、３）はＦＸＴ＿ｉの寄生容量である。なお、低電位電源として、電源ＶＳＳ（＝０Ｖ）ではなく、負電源ＶＫＫを用いてもよい。
【００５４】
図５は、図４のＦＸドライバの回路動作を説明するための波形図である。図５には、図４の回路のシミュレーション結果の波形が一部示されており、信号として、コマンド（ＡＣＴ、ＲＥＡＤ、ＰＲＥ）、ＧＢＳＴＢ、ＧＢＳＴＴ、ＦＸｂ２、ＰＵＭＰ、ＦＸＢ、ＦＸＴ、ＳＷＬ、ＲＦＸが示されている。ビット線対ＢＬＴ、ＢＬＢ等も示されているが、本発明に関係しないため説明は省略する。なお、図５の信号波形図において、ＧＢＳＴＢの添え字、ＧＢＳＴＢ＿ｉ（ｉ＝０、１、２、３）は省略されているが、選択されたワード線の番号（例えば）とする。ＦＸｂ２、ＦＸＢ、ＦＸＴ、ＳＷＬ、ＲＦＸについても同様である。
【００５５】
コマンドＡＣＴはアクティベートバンクコマンドであり、アドレス端子からバンクアドレスとロウアドレスを入力する。コマンドＲＥＡＤは、リード（読み出し）コマンドであり、カラムアドレスを入力する。なお、ＷＲＩＴＥは、ライトコマンドでも、カラムアドレスを入力する。コマンドＰＲＥはプリチャージコマンドであり、当該バンクのアクセスを終了する処理である。ＤＲＡＭにおいて、ＡＣＴコマンドからＲＥＡＤコマンドまでの最小サイクル間隔をｔＲＣＤともいう。なお、図５において、ＲＥＡＤコマンド入力以降のタイミング波形は、時間軸上短縮され、ＲＥＡＤコマンド入力からＤＱ端子にデータが出力されるまでのＣＡＳレイテンシに対応する時間等は図面上省略されている。
【００５６】
ＡＣＴコマン入力のタイミングｔ０において、ＧＢＳＴＴはＬｏｗ、ＧＢＳＴＢはＨｉｇｈ、ＦＸｂ２はＨｉｇｈ、ＲＦＸはＬｏｗ、ＰＵＭＰはＬｏｗであり、ＮＭＯＳトランジスタＮＭ１１＿０〜３はオン、ＰＭＯＳトランジスタＰＭ１１＿０〜３はオフ、ＰＭＯＳトランジスタＰＭ１３はオン、ＰＭ１２＿０〜３はオフであり、ＦＸＴ＿０〜３はＬｏｗ（０Ｖ）とされ、ノードＦＸＢＳＴは、電源電圧ＶＰＰ（２．５Ｖ）とされる。なお、このとき、図４には図示されないＦＸＢ＿０〜３（ＦＸＴ＿０〜３の相補信号）は、電源電圧ＶＰＰとなる。
【００５７】
ｔ１のタイミングで、アドレス信号のデコード結果に基づき、ＲＦＸ＿ｉ（ｉは１〜３のいずれか１つ）がＬｏｗからＨｉｇｈとなり、ＦＸｂ２＿ｉがＨｉｇｈからＬｏｗとなる。ＲＦＸ＿ｉをインバータＩＮＶ＿ｉで反転した信号（Ｌｏｗ）をゲートに受けるＮＭＯＳトランジスタＮＭ１１＿ｉがオフし、ＦＸｂ２＿ｉをゲートに受けるＰＭＯＳトランジスタＰＭ１１＿ｉがオンする。このため、ＦＸＴ＿ｉは、ＰＭＯＳトランジスタＰＭ１１＿ｉによりＶＰＰ電位側にプルアップされる。なお、このとき、図４には図示されない、ＦＸＢ＿ｉ（ＦＸＴ＿ｉの相補信号）はＬｏｗ電位となる。
【００５８】
タイミングｔ２で、ＧＢＳＴＴがＬｏｗからＨｉｇｈ、ＧＢＳＴＢ＿ｉがＨｉｇｈからＬｏｗとなり、ＦＸｂ２がＬｏｗからＨｉｇｈ、ＰＵＭＰがＬｏｗからＨｉｇｈとなる。この結果、ＰＭＯＳトランジスタＰＭ１３はオフし、ＰＭＯＳトランジスタＰＭ１２＿ｉがオンし、ＦＸＴ＿ｉは、ノードＦＸＢＳＴと通電する。またタイミングｔ２でＨｉｇｈとなったＦＸｂ２＿ｉをゲートに受けるＰＭＯＳトランジスタＰＭ１１＿ｉはオフし、オフ状態のＰＭＯＳトランジスタＰＭ１１＿ｉとＮＭＯＳトランジスタＮＭ１１＿ｉは、ＦＸＴ＿ｉから電気的に非接続とされる。
【００５９】
そして、タイミングｔ２におけるＰＵＭＰのＬｏｗからＨｉｇｈ（ＶＰＰ）への立ち上がり時、容量Ｃ１により、その時点でＶＰＰ電位に充電されているノードＦＸＢＳＴの電位を昇圧させる。
【００６０】
ここで、例えばノードＦＸＢＳＴとＶＳＳ間の容量Ｃ２が存在せず、ノードＦＸＢＳＴが完全にフローティング状態の場合、一端がＰＵＭＰに接続された容量Ｃ１の他端（電源電圧ＶＰＰ）は、このＰＵＭＰのＬｏｗからＨｉｇｈ（ＶＰＰ）への立ち上がりにより、ほぼＶＰＰの２倍の電圧に昇圧されることになる（ノードＦＸＢＳＴはＶＰＰの２倍の電圧となる）が、本実施例では、ノードＦＸＢＳＴは、容量Ｃ２を介して電源ＶＳＳに接続されており、さらに、オン状態のＰＭＯＳトランジスタＰＭ１２＿ｉを介してＦＸＴ＿ｉに接続される（ＦＸＴ＿ｉには寄生容量Ｃｆ＿ｉが接続する）。このため、ノードＦＸＢＳＴの電位は、ＶＰＰ＋ΔＶとなる（０＜ΔＶ＜ＶＰＰ）。特に制限されないが、図５の例では、ＶＰＰ＝２．５Ｖに対して、ノードＦＸＢＳＴの昇圧電圧（請求範囲の第１の電源電圧に対応）は３Ｖ近辺となる。なお、Ｃ１、Ｃ２の容量値は、寄生容量Ｃｆｘと信号ＰＵＭＰのパルス幅等に対応して、適宜設定される。このノードＦＸＢＳＴの電位はオン状態のＰＭＯＳトランジスタＰＭ１２＿ｉを介してＦＸＴ＿ｉに伝達され、サブワードドライバのＰＭＯＳトランジスタＰＭ１＿ｉのソースに供給され、ワード線ＷＬ＿ｋｉ（ＳＷＬ）をＶＰＰよりもさらに高電圧に設定する。
【００６１】
その後、タイミングｔ３で、ＧＢＳＴＴ、ＦＸｂ２＿ｉがＨｉｇｈからＬｏｗとなり、ＧＢＳＴＢ＿ｉがＬｏｗからＨｉｇｈとなり、ＰＭＯＳトランジスタＰＭ１３がオンし、ＰＭＯＳトランジスタＰＭ１１＿ｉがオンし、ＰＭＯＳトランジスタＰＭ１２＿ｉがオフする。このため、ＦＸＴ＿ｉとＦＸＢＳＴが電気的に非接続となり、オン状態のＰＭＯＳトランジスタＰＭ１１＿ｉのドレインが接続されたＦＸＴ＿ｉをＶＰＰ電位に安定化させる。このように、選択されたワード線用の高電位電源電圧を与えるＦＸＴは、タイミングｔ２からｔ３の期間（請求範囲の第１の期間に対応）で、ＶＰＰ（第２の電源電圧）よりも高電位とされ、タイミングｔ３以降の期間（請求範囲の第２の期間に対応）では、リセットされるまで、ＶＰＰとされる。
【００６２】
タイミングｔ４でＲＥＡＤコマンド、カラムアドレスが入力され、カラムデコーダでカラムアドレスをデコードした結果、出力されるカラム選択信号により、選択されたカラムのカラムスイッチがオンする。選択されたカラム（ビット線）のセンスアンプで増幅されたデータが、入出力線に出力され、ＤＱ端子から出力される。
【００６３】
タイミングｔ５でプリチャージコマンドＰＲＥが入力され、ＦＸｂ２＿ｉがＨｉｇｈとなり、ＲＦＸ＿ｉがＬｏｗとなり、ＰＭＯＳトランジスタＰＭ１１＿ｉがオフし、ＮＭＯＳトランジスタＮＭ１１＿ｉがオンし、ＦＸＴはＶＳＳとなる。
【００６４】
なお、図５にタイミング波形を示した制御信号（ＧＢＳＴＢ、ＧＢＳＴＴ、ＦＸｂ２、ＰＵＭ、ＲＦＸ）のタイミング制御は、図１のタイミングジェネレータ１１２からのタイミング信号に基づき行われる。
【００６５】
＜実施例２＞
図６は、ＦＸドライバの別の構成例を示す図である。本実施例では、電源電圧ＶＰＵ（ＶＰＵ＞ＶＰＰ）を内部電源発生回路１１５で生成し、図６のＦＸドライバ（ＦＸ＿ｄｒｖ）では、図４に示した構成と相違して容量による昇圧動作を行わない。
【００６６】
図４の構成において、ＦＸＴ＿ｉの寄生容量Ｃｆ＿ｉが大きい場合等、このＣｆ＿ｉに、ＰＵＭＰの立ち上がり時の容量Ｃ１による昇圧電圧の電荷が流れ込んでしまい、望ましい昇圧効率が得られない場合がある。そこで、本実施例では、ＦＸドライバ（ＦＸ＿ｄｒｖ）では、容量による昇圧動作を行わず、ＦＸＴに与える、電源電圧ＶＰＰ（第１の電源電圧）よりも高電位の電源電圧ＶＰＵ（第１の電源電圧）を、内部電源発生回路（図１の１１５）側で生成し、ＦＸドライバ（ＦＸ＿ｄｒｖ）において、ワード線駆動時のＦＸＴの電圧をＶＰＵ又はＶＰＰに切り替える構成としている。
【００６７】
図６を参照すると、電源（第１の電源）ＶＰＵにソースが接続され、ゲートに制御信号ＲＦＸＯＤを受け、ドレインがノードＮ２２に接続されたＰＭＯＳトランジスタＰＭ２４と、電源ＶＰＵにソースが接続され、ゲートがノードＮ２２に接続され、ドレインがＦＸＴ＿ｉ（ｉ＝０、１、２、３）に接続されたＰＭＯＳトランジスタＰＭ２５と、制御信号ＲＦＸ＿ｉ（ｉ＝０、１、２、３）とＲ２を入力する否定論理積回路ＮＡＮＤと、ＮＡＮＤの出力ノードＮ２１とノードＮ２２間に接続され、ゲートにＲＦＸＯＤＢ（ＲＦＸＯＤの相補信号）を受けるＰＭＯＳトランジスタＰＭ２２と、ゲートにＲＦＸＯＤを受けるＮＭＯＳトランジスタＮＭ２２からなるＣＭＯＳトランスファゲートと、電源（第２の電源）ＶＰＰにソースが接続され、ゲートにＲＦＸＯＤを受けるＰＭＯＳトランジスタＰＭ２３と、ＰＭＯＳトランジスタＰＭ２３のドレインにソースが接続され、ゲートがノードＮ２１に接続され、ドレインがＦＸＴ＿ｉ（ｉ＝０、１、２、３）に接続されたＰＭＯＳトランジスタＰＭ２１と、ソースが電源（低電位電源）ＶＳＳに接続され、ゲートがノードＮ２１に接続され、ドレインがＦＸＴ＿ｉ（ｉ＝０、１、２、３）に接続されたＮＭＯＳトランジスタＮＭ２１を備えている。なお、低電位電源として電源ＶＳＳではなく、負電源ＶＫＫを用いてもよい。
【００６８】
図７は、実施例２の動作の一例を示す信号波形図である。図７には、図６のＲＦＸ、Ｒ２、ＲＦＸＯＤ，ＲＦＸＯＤＢ、ＦＸＴの信号波形が示されている。なお、ＲＦＸ、ＦＸＴは、それぞれ、ＲＦＸ＿ｉ、ＦＸＴ＿ｉ（ただし、ｉは０〜３）のうち選択されたいずれかに対応する。なお、以下の説明でＲＦＸ＿ｉ、ＦＸＴ＿ｉの添え字＿ｉは省略する。タイミングｔ０〜ｔ５は、図５のｔ０〜ｔ５に対応している。タイミングｔ０でＡＣＴコマンド、タイミングｔ４でＲＥＡＤコマンド、タイミングｔ５でＰＲＥコマンドがそれぞれ入力される。
【００６９】
タイミングｔ０では、ＲＦＸ：Ｌｏｗ（ＶＳＳ）、Ｒ２：Ｌｏｗ、ＲＦＸＯＤ：Ｈｉｇｈ（ＶＰＵ）、ＲＦＸＯＤＢ：Ｌｏｗであり、ＮＡＮＤの出力ノードＮ２１がＨｉｇｈとなり、ＮＭＯＳトランジスタＮＭ２１がオンし、ＰＭＯＳトランジスタＰＭ２３とＰＭ２４はオフし、ＣＭＯＳトランスファゲート（ＰＭ２２、ＮＭ２２）はオンし、ノードＮ２１のＨｉｇｈ電位がノードＮ２２に伝達され、ＰＭＯＳトランジスタＰＭ２５はオフし、ＦＸＴはＬｏｗ（ＶＳＳ）とされる。
【００７０】
タイミングｔ１で、ＲＦＸがＬｏｗ（ＶＳＳ）からＨｉｇｈ（ＶＰＵ）に立ち上がり、ｔ１からわずかに遅れたタイミングｔ２で、Ｒ２がＬｏｗ（ＶＳＳ）からＨｉｇｈ（ＶＰＵ）に立ち上がり、ＮＡＮＤの出力ノードＮ２１はＬｏｗとなる。
【００７１】
ノードＮ２１がＬｏｗとなると、ＮＭＯＳトランジスタＮＭ２１がオフする。また、ＣＭＯＳトランスファゲート（ＰＭ２２、ＮＭ２２）はオン状態であるため、ノードＮ２１のＬｏｗ電位がノードＮ２２に伝達され、ＰＭＯＳトランジスタＰＭ２５がオンし、ＦＸＴはＶＳＳからＶＰＵに立ち上がる。
【００７２】
タイミングｔ３で、ＲＦＸＯＤがＬｏｗ（ＶＳＳ）、ＲＦＸＯＤＢはＨｉｇｈ（ＶＰＵ）となり、ＣＭＯＳトランスファゲート（ＰＭ２２、ＮＭ２２）がオフする。また、このとき、ＲＦＸＯＤのＬｏｗ（ＶＳＳ）への遷移に応答して、ＰＭＯＳトランジスタＰＭ２４とＰＭ２３がオンする。ＰＭＯＳトランジスタＰＭ２４のオンにより、そのドレインが接続されるノードＮ２２はＶＰＵ電位にプルアップされ、ＰＭＯＳトランジスタＰＭ２５はオフする。また、このとき、ノードＮ２１はＬｏｗ（ＶＳＳ）であり、ＰＭＯＳトランジスタＰＭ２１はオン状態である。したがって、ＦＸＴは、オン状態のＰＭＯＳトランジスタＰＭ２１とＰＭ２３を介して電源電圧ＶＰＰに接続される。このため、ＦＸＴの電圧は、タイミングｔ３で、ＶＰＵからＶＰＰに下がっている。
【００７３】
タイミングｔ４で、Ｒ２がＬｏｗ（ＶＳＳ）となり、ＮＡＮＤの出力ノードＮ２１はＨｉｇｈとなり、ＮＭＯＳトランジスタＮＭ２１がオンし、ＦＸＴの電圧はＶＳＳとなる。このとき、ＲＦＸＯＤはＬｏｗ（ＶＳＳ）、ＲＦＸＯＤＢはＨｉｇｈ（ＶＰＵ）のため、ＣＭＯＳトランスファゲート（ＰＭ２２、ＮＭ２２）はオフし、ＰＭＯＳトランジスタＰＭ２４がオンであるため、ノードＮ２２は電源電圧ＶＰＵであり、ＰＯＳトランジスタＰＭ２５はオフ状態とされる。また、ＰＭＯＳトランジスタＰＭ２３はオンであるが、ＰＭＯＳトランジスタＰＭ２１はオフし、よってＦＸＴの電圧はＶＳＳとなる。
【００７４】
タイミングｔ５でＲＦＸはＬｏｗとなり、ＲＦＸＯＤはＨｉｇｈ（ＶＰＵ）、ＲＦＸＯＤＢはＬｏｗとなり、ＣＭＯＳトランスファゲート（ＰＭ２２、ＮＭ２２）がオンし、ＰＭＯＳトランジスタＰＭ２４．ＰＭ２３はオフし、ノードＮ２１のＨｉｇｈ電位がノードＮ２２に伝達され、ＰＭＯＳトランジスタＰＭ２５はオフし、ＮＭＯＳトランジスタＮＭ２１がオンであり、ＦＸＴの電圧はＶＳＳとされる。
【００７５】
なお、図７にタイミング波形を示した制御信号（ＲＦＸ、Ｒ２、ＲＦＸＯＤ、ＲＦＸＯＤＢ）のタイミング制御は、図１のタイミングジェネレータ１１２からのタイミング信号に基づき行われる。
【００７６】
この実施例２では、前記実施例１のポンプ用の容量が不要とされており、ＦＸＴの寄生容量Ｃｆが大きい場合に有効である。また、昇圧電圧の制御が容易である。またＶＰＵ電源（第１の電源）は、ＶＰＰ（第２の電源）と別電源（内部電源電圧発生回路）であるため、ＦＸＴ電圧上昇後の電圧の調整も容易化している。
【００７７】
＜実施例３＞
図８は、さらに別のＦＸドライバの構成を示す図である。本実施例は、ＦＸの立ち上げ時に全てのＰＭＯＳトランジスタで一度に駆動する構成としており、効率がよく、また構成も簡素化される。図８を参照すると、電源ＶＰＵにソースが接続され、ゲートがＲＦＸ＿ｉ（ｉ＝０、１、２、３）に接続されたＰＭＯＳトランジスタＰＭ３１と、ソースが電源ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタＰＭ３１のドレインに接続され、ゲートがＲＦＸ＿０に接続されたＮＭＯＳトランジスタＮＭ３１と、電源ＶＦＸにソースが接続され、ＰＭＯＳトランジスタＰＭ３１とＮＭＯＳトランジスタＮＭ３１の共通ドレインノードＮ３２にゲートが接続されたＰＭＯＳトランジスタＰＭ３２と、ソースが電源ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタＰＭ３２のドレインとともにＦＸＴ＿ｉ（ｉ＝０、１、２、３）に接続され、ゲートがノードＮ３２に接続されたＮＭＯＳトランジスタＮＭ３２と、ＲＦＸＯＤとＲＦＸ＿ｉ（ｉ＝０、１、２、３）を入力する否定論理積回路ＮＡＮＤと、ソースが電源ＶＰＵに接続され、ゲートがＮＡＮＤの出力ノードＮ３１に接続され、ドレインがＦＸＴ＿ｉ（ｉ＝０、１、２、３）に接続されたＰＭＯＳトランジスタＰＭ３３と、を備えている。なお、低電位電源として、電源ＶＳＳではなく、負電源ＶＫＫを用いてもよい。
【００７８】
図９は、実施例３の動作を示す波形図である。タイミングｔ０、ｔ１、ｔ２、ｔ３は、図４のタイミングｔ０、ｔ１、ｔ３、ｔ５に対応する。なお、ＲＦＸは、図８のＲＦＸ＿０〜３のうちの選択されたいずれかとし、以下の説明で添え字は省略する。
【００７９】
タイミングｔ０で、ＲＦＸ：Ｌｏｗ、ＲＦＸＯＤ：Ｈｉｇｈ（ＶＰＵ）、ＶＦＸ（ＶＰＵ）とされ、ＮＡＮＤの出力ノードＮ３１はＨｉｇｈ（ＶＰＵ）であるため、ＰＭＯＳトランジスタＰＭ３３はオフである。ＲＦＸがＬｏｗ（ＶＳＳ）であることから、ＰＭＯＳトランジスタＰＭ３１がオンし、ノードＮ３２はＨｉｇｈ（ＶＰＵ）となり、ＮＭＯＳトランジスタＮＭ３２がオンし、ＦＸＴの電圧は、ＶＳＳ（ＶＳＳ）とされる。
【００８０】
タイミングｔ１でＲＦＸがＨｉｇｈ（ＶＰＵ）に立ち上がり、ＰＭＯＳトランジスタＰＭ３１がオフし、ＮＭＯＳトランジスタＮＭ３１がオンとなり、ノードＮ３２はＬｏｗ（ＶＳＳ）となり、ＰＭＯＳトランジスタＰＭ３２がオンし、ＮＭＯＳトランジスタＮＭ３２がオフし、さらにＮＡＮＤの出力ノードＮ３１がＬｏｗ（ＶＳＳ）となり、ＰＭＯＳトランジスタＰＭ３３がオンし、ＦＸＴの電圧は、オン状態のＰＭＯＳトランジスタＰＭ３３、ＰＭ３２を介してＶＳＳからＶＰＵに立ち上がる。なお、このとき、ＶＦＸの電位はＶＰＵとされ、ＰＭＯＳトランジスタＰＭ３２のソースは、ＰＭ３３のソースと共通電位とされる。
【００８１】
タイミングｔ２で、ＲＦＸＯＤがＨｉｇｈ（ＶＰＵ）からＬｏｗとなり、ＮＡＮＤの出力ノードＮ３１はＨｉｇｈとなり、ＰＭＯＳトランジスタＰＭ３３がオフする。このタイミングｔ２で、ＲＦＸはＨｉｇｈ（ＶＰＵ）のままであり、ノードＮ３２はＬｏｗであり、ＰＭＯＳトランジスタＰＭ３２はオン、ＮＭＯＳトランジスタＮＭ３２はオフ状態とされる。したがって、ＦＸＴは、オン状態のＰＭＯＳトランジスタＰＭ３２を介して、ＶＦＸ電位とされる。また、タイミングｔ２で、ＶＦＸは、電源電圧ＶＰＵからＶＰＰに切り替えられる。したがって、ＦＸＴは、オン状態のＰＭＯＳトランジスタＰＭ３２によりＶＰＰ電位とされる。
【００８２】
タイミングｔ３（ＰＲＥコマンド入力）で、ＲＦＸがＨｉｇｈ（ＶＰＵ）からＬｏｗとなる。また、ＲＦＸＯＤはＨｉｇｈ（ＶＰＵ）、ＶＦＸはＶＰＵとなり、ＦＸＴはＶＳＳとなる。
【００８３】
なお、図９にタイミング波形を示した制御信号（ＲＦＸ、ＲＦＸＯＤ）のタイミング制御、及びＶＦＸの電源電圧切り替えのタイミング制御等は、例えば図１のタイミングジェネレータ１１２で生成されたタイミング信号に基づき行われる。
【００８４】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８５】
１０１  メモリセルアレイ
１０２  ロウデコーダ
１０３  カラムデコーダ
１０４  アドレス入力回路
１０５  アドレスラッチ回路
１０６  コマンド入力回路
１０７  コマンドデコード回路
１０８  モードレジスタ
１０９  リフレッシュ制御回路
１１０  クロック入力回路
１１１  ＤＬＬ回路
１１２  タイミングジェネレータ
１１３  ＦＩＦＯ回路
１１４  入出力回路
１１５  内部電源発生回路
１０１１  メモリセル
１０１２  メモリマット
１０１３  サブワードドライバ（ＳＷＤ）
１０１４  センスアンプ（群）
１０２１  ＦＸドライバ
１０２２  メインワードドライバ（ＭＷＤ）
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図５】
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