(57)【要約】【課題】キャパシタの下部電極を支えるサポート膜にクラックが発生し、キャパシタ特性を劣化させる場合がある。【解決手段】シリンダー状または柱状の下部電極１５と、下部電極の上部で接触し、下部電極間を梁状に支持するサポート膜１３と、下部電極及びサポート膜を覆う誘電体膜１６と、前記誘電体膜を介して前記下部電極に対向する上部電極１７とを備えたキャパシタを有する半導体装置であって、誘電体膜１６は、サポート膜１３上面における膜厚ｄＡが、サポート膜と接する位置より低い位置での下部電極１５側面上における膜厚ｄＢよりも厚くすることで、サポート膜１３の機械的強度を高める。【選択図】図４
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【特許請求の範囲】
【請求項１】
シリンダー状または柱状の下部電極と
前記下部電極の上部で接触し、下部電極間を梁状に支持するサポート膜と
前記下部電極及びサポート膜を覆う誘電体膜と、
前記誘電体膜を介して前記下部電極に対向する上部電極と
を備えたキャパシタを有する半導体装置であって、
前記誘電体膜は、前記サポート膜上面における膜厚ｄＡが、前記サポート膜と接する位置より低い位置での前記下部電極側面上における膜厚ｄＢよりも厚いことを特徴とする半導体装置。
【請求項２】
前記誘電体膜は、前記膜厚ｄＡと前記膜厚ｄＢとの比ｄＡ／ｄＢが１．２５以上である請求項１に記載の半導体装置。
【請求項３】
前記膜厚ｄＢは前記キャパシタの所定容量値を満足する膜厚である請求項１または２に記載の半導体装置。
【請求項４】
前記サポート膜の膜厚が６０ｎｍ以下である請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記誘電体膜は、酸化ジルコニウムを含む請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記誘電体膜は、酸化ジルコニウム層中に酸化アルミニウム層を介装した膜である請求項５に記載の半導体装置。
【請求項７】
犠牲絶縁膜及びサポート膜の積層構造中にホールを形成する工程と、
前記ホール内にキャパシタの下部電極となる第１の導体膜を形成する工程と、
前記サポート膜に開口部を形成する工程と、
前記開口部を介して前記犠牲絶縁膜を除去する工程と、
前記露出する第１の導体膜及びサポート膜上に誘電体膜を形成する工程と、
を含む半導体装置の製造方法において、
前記誘電体膜は、前記サポート膜上面における膜厚ｄＡが、前記サポート膜と接する位置より低い位置での前記第１の導体膜側面上における膜厚ｄＢよりも厚くなるように形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記誘電体膜は、原料ガスの供給・吸着と、原料ガスのパージと、酸化ガスの供給と、成膜空間のパージからなる成膜サイクルを繰り返すＡＬＤ法で成膜され、前記成膜サイクルの一部にＣＶＤ条件を加えることによって成膜される請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ＣＶＤ条件は、前記原料ガスの分解温度をＴｄとして、Ｔｄ以上、Ｔｄ＋２０℃以下の範囲で原料ガスを供給・吸着を実施するものである請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ＣＶＤ条件は、前記原料ガスのパージを行わずに前記酸化ガスの供給を実施するものである請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記誘電体膜の形成は、原料ガスとしてジルコニウムを含む原料ガスを用いる請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記誘電体膜の形成は、原料ガスとしてジルコニウムを含む原料ガスを用いる成膜サイクル中に、アルミニウムを含む原料ガスを用いる成膜サイクルを１サイクル以上実施する請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ＣＶＤ条件は、原料ガスとしてジルコニウムを含む原料ガスを用いる成膜サイクル中に追加される請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記誘電体膜の形成は、前記膜厚ｄＡと前記膜厚ｄＢとの比ｄＡ／ｄＢが１．２５以上となるように実施される請求項７乃至１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記誘電体膜の形成は、前記膜厚ｄＢが、キャパシタの所定容量値を満足する膜厚となるように形成する請求項７乃至１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記サポート膜の膜厚が６０ｎｍ以下である請求項７乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記誘電体膜上に、キャパシタの上部電極となる第２の導体膜を形成する工程をさらに有する請求項７乃至１６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくはクラウン型キャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダー型（円筒型）またはピラー型（柱型）として、下部電極の側壁をキャパシタとして利用することで表面積を拡大することが可能となる。
【０００３】
従来、縦横比（アスペクト比）の大きいキャパシタの下部電極は、犠牲絶縁膜（主に酸化シリコン膜）に形成した深い穴の内面に下部電極材を形成した後、外側に残る厚い犠牲絶縁膜を除去して形成される。メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しており、キャパシタの下部電極の側壁を露出させる製造工程において、下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。この電極の倒壊を防止するために、下部電極間に支えとなる支持体を配置する技術が提案されている。例えば、特許文献１には、クラウン型のシリンダー構造を下部電極とするキャパシタにおいて、シリンダー倒れを防止するために支持体（サポート膜）が用いられている。サポート膜は、シリンダーの上部を連結することでシリンダー倒れを互いに支え合うものである。犠牲絶縁膜はＨＦ（フッ酸）でエッチングするため、サポート膜は耐フッ酸性の高い窒化シリコンで形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２６２９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１は、メモリセル部を上から見た模式上面図である。また、図２はそのＡ−Ａ’線での断面模式図を示す。基板１０１上に下部電極１０３である窒化チタン膜がクラウン状に形成されており、下部電極１０３の上部を支持するため、窒化シリコン膜からなるサポート膜１０２が形成されている。この構造に対して、誘電体膜を下部電極１０３及びサポート膜１０２表面に形成し、さらに誘電体膜上に上部電極としての窒化チタン膜と段差を埋めるためのポリシリコン膜を形成することで、ＤＲＡＭのキャパシタを形成する。
【０００６】
誘電体膜や上部電極を形成した後、基板上部から観察したところ、図１に示すようにサポート膜１０２にクラック１０４が発生していた。クラック１０４は、誘電体膜や上部電極膜、ポリシリコン膜の応力により発生するものと考えられる。
【０００７】
このクラックを発生させないためには、サポート膜１０２の上部から見た面積を大きくする対策が考えられる。しかし、誘電体膜や上部電極を成膜するためには、サポート膜に形成する開口部面積を広くする、すなわち、サポート膜面積が小さい方が好ましい。開口部面積が小さくなると、誘電体膜や上部電極を成膜するための原料ガスが十分に下部電極の低部にまで到達せず、下部電極低部にこれらの膜が成膜されない、成膜不良が発生する。
【０００８】
また、はじめから、サポート膜を厚く形成することも対策として考えられるが、サポート膜を厚くすると、下部電極の鋳型となるホール加工の際、ドライエッチングでの加工形状が悪くなる、或いはサポート膜成膜やドライエッチング時間が長くなるために生産性が悪化する問題がある。また、たとえ厚く形成したとしても、下部電極成膜後の犠牲絶縁膜のエッチング量は高アスペクト化に伴って多くなるために、サポート膜として用いる窒化シリコンといえどもエッチングされて薄くなってしまい、機械的強度が低下する問題がある。
【課題を解決するための手段】
【０００９】
本発明の実施形態によれば、
シリンダー状または柱状の下部電極と、
前記下部電極の上部で接触し、下部電極間を梁状に支持するサポート膜と、
前記下部電極及びサポート膜を覆う誘電体膜と、
前記誘電体膜を介して前記下部電極に対向する上部電極と
を備えたキャパシタを有する半導体装置であって、
前記誘電体膜は、前記サポート膜上面における膜厚ｄＡが、前記サポート膜と接する位置より低い位置での前記下部電極側面上における膜厚ｄＢよりも厚いことを特徴とする半導体装置、
が提供される。
【００１０】
また、本発明の別の実施形態によれば、
犠牲絶縁膜及びサポート膜の積層構造中にホールを形成する工程と、
前記ホール内にキャパシタの下部電極となる第１の導体膜を形成する工程と、
前記サポート膜に開口部を形成する工程と、
前記開口部を介して前記犠牲絶縁膜を除去する工程と、
前記露出する第１の導体膜及びサポート膜上に誘電体膜を形成する工程と、
を含む半導体装置の製造方法において、
前記誘電体膜は、前記サポート膜上面における膜厚ｄＡが、前記サポート膜と接する位置より低い位置での前記第１の導体膜側面上における膜厚ｄＢよりも厚くなるように形成することを特徴とする半導体装置の製造方法、
が提供される。
【発明の効果】
【００１１】
サポート膜上に形成する誘電体膜を下部電極側面に形成する膜厚よりも厚くすることで、サポート膜の強度を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】従来技術の課題を説明するための模式上面図である。
【図２】従来技術の課題を説明するための模式断面図である。
【図３】本発明の一実施形態例に係る半導体装置の概略断面図である。
【図４】図３のＰ１部分の拡大図である。
【図５】本発明の一実施形態例になる半導体装置の製造方法を説明する工程断面図である。
【図６】本発明の一実施形態例になる半導体装置の製造方法を説明する工程断面図である。
【図７】本発明の一実施形態例になる半導体装置の製造方法を説明する工程断面図である。
【図８】本発明の一実施形態例になる半導体装置の製造方法を説明する工程断面図である。
【図９】本発明の一実施形態例になる半導体装置の製造方法を説明する工程断面図である。
【図１０】本発明の一実施形態例になる誘電体膜形成工程を説明するフローチャートである。
【図１１】本発明の一実施形態例になる誘電体膜形成工程における成膜温度と成膜膜厚との関係を示すグラフである。
【図１２】本発明の別の実施形態例になる誘電体膜形成工程を説明するフローチャートである。
【図１３】本発明のサポート膜上面の誘電体膜厚（ｄＡ）と下部電極側面の誘電体膜厚（ｄＢ）の比によるクラック発生数変化を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されるものではない。
【００１４】
図３は、本発明の一実施形態例に係る半導体装置の概略断面図である。また、図４は、図３のＰ１部分の拡大図を示す。
【００１５】
素子分離領域２で確定された半導体基板１の活性領域には、不純物拡散層３が形成されており、半導体基板１にゲート絶縁膜４を介して埋め込みゲート電極５が形成されている。埋め込みゲート電極５上にキャップ層６が形成される。隣接する２つのトランジスタに共有される不純物拡散層３には、ビット線７が接続されており、ビット線７を覆うサイドウォール絶縁膜８が形成される。また、隣接する２つのトランジスタに共有されていない不純物拡散層３には、容量コンタクトプラグ１０を介して容量コンタクトパッド１１に接続されている。容量コンタクトパッド１１には、キャパシタの下部電極１６が形成され、下部電極１６の底部は容量コンタクトパッド１１を覆って形成されたストッパー膜１２で保持されている。一方、下部電極１６の上部はサポート膜１４で保持されている。なお、サポート膜１４には、図１に示したような開口部が形成されている。
【００１６】
下部電極１６及びサポート膜１４の表面には、誘電体膜１７を介して上部電極１８とギャップを埋めるポリシリコンからなる充填膜１９が形成され、ボロンドープシリコン膜からなる接着層２０を介して金属材料からなるプレート電極２１が形成されている。プレート電極２１上には、層間絶縁膜２２，２６が積層され、層間絶縁膜２２には、プレート電極２１と上層配線２４とを接続するコンタクトプラグ２３が形成されている。
【００１７】
本発明の特徴は、図４に示すように、サポート膜１４上面における誘電体膜１７の膜厚ｄＡが下部電極１６側面における誘電体膜１７の膜厚ｄＢよりも厚く形成されている点である。すなわち、本発明では、薄くなったサポート膜１４を、その後に形成する誘電体膜１７によって修復する。通常、誘電体膜１７はカバレッジ性の良好なＡＬＤ法で形成されるが、本発明では、このＡＬＤ法のステップで構成される成膜シーケンスにおいて、一部にＣＶＤ条件となるステップを挿入する。ＣＶＤ条件では誘電体膜のカバレッジ性が悪くなり、上方ほど厚く形成される特性がある。この特性を逆手にとって、下部電極上部に形成されるサポート膜１４の特に上面を他の部分より厚くすることで、サポート膜１４の機械的強度を向上させる。特に、本発明では、サポート膜１４の厚みが６０ｎｍ以下、さらには５０ｎｍ以下、特に４０ｎｍ以下の場合に有効である。
【００１８】
次に、本発明の半導体装置の製造工程について図５〜図９を用いて説明する。
まず、図５に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、素子分離溝（トレンチ）を形成する。次に、ＣＶＤ（chemical Vapor Deposition）法によって、窒化シリコン膜（ＳｉＮ）あるいは酸化シリコン膜（ＳｉＯ２）を素子分離溝の内部に充填して、素子分離領域２を形成する。次に、半導体基板１上に、溝を彫り、熱酸化法によるシリコン酸化膜であるゲート絶縁膜４とスパッタ法によるタングステン（Ｗ）を積層してから、窒化シリコン膜（ＳｉＮ）からなるキャップ層６で埋め戻すことで、タングステンで構成されたメタル構造の埋め込みワードライン（平面図は図示せず）を形成する。次に、フォトリソグラフィ技術およびイオン注入法を用いて、ワードラインで覆われていない半導体基板１に、不純物拡散層３を形成する。以上の処理で、ゲート絶縁膜４と、ゲート電極５となる埋め込みワードラインと、ソース/ドレインとなる不純物拡散層３で構成された埋め込み型のＭＯＳトランジスタが形成される。次に、ＣＶＤ法によって、タングステンとシリコン窒化膜を積層させてから、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、タングステンで構成されたビット線７を形成する。次に、ビット線７を覆うように、ＣＶＤ法によってシリコン窒化膜を成膜してから、エッチバックすることで、ビット線７の側面部を覆うサイドウォール絶縁膜８を形成する。次に、ビット線７を埋め込むように、ＣＶＤ法によってシリコン酸化膜である層間絶縁膜９を形成してから、ＣＭＰによって、層間絶縁膜９の表面を平坦化する。次に、層間絶縁膜９に不純物拡散層３を露出するコンタクトホールを形成し、容量コンタクトプラグを形成する。ＣＶＤ法によって、層間絶縁膜９上にタングステンを成膜し、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、容量コンタクトプラグ１０に接続する容量コンタクトパッド１１を形成する。次に、容量コンタクトパッド１１を覆うように、ＣＶＤ法によって、窒化シリコン膜を成膜して、ストッパー膜１２を形成する。
【００１９】
次に、図６に示すように、ストッパー膜１２上に、ＣＶＤ法を用いて、酸化シリコン膜である犠牲絶縁膜１３と窒化シリコン膜であるサポート膜１４を積層させる。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、サポート膜１４と犠牲絶縁膜１３およびストッパー膜１２を貫通するシリンダホール１５を形成する。これにより、シリンダホール１５の底面には容量コンタクトパッド１１の上面が露出する。
【００２０】
次に、シリンダホール１５の内面を覆うように、ＳＦＤ（Sequential Flow Deposition）法によって、下部電極となる窒化チタン（ＴｉＮ）膜を成膜する。このとき、窒化チタン膜の膜厚はシリンダホール１５の内径の１／２未満としており、シリンダホール１５は窒化チタン膜で完全に埋め込まれずに残留している。次に、シリンダホール１５を埋め込むように、ＣＶＤ法によって、酸化シリコン膜であるカバー膜（図示せず）を形成する。
【００２１】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域におけるサポート膜１４を除去して、周辺回路領域の犠牲絶縁膜１３の上面を露出させる。このとき、周辺回路領域におけるサポート膜１４の除去が終了すると同時に、メモリセル領域におけるサポート膜１４上のカバー膜と窒化チタンが除去されるようにフォトレジストの膜厚を調整しておくことで、下部電極１６も同時に形成する。次に、フッ酸（ＨＦ）を用いたウェットエッチング技術によって、酸化シリコン膜である犠牲絶縁膜１３およびシリンダホールを埋設しているカバー膜を完全に除去する（図７）。このとき、ストッパー膜１２で覆われた層間絶縁膜９並びに下部電極１６とサポート膜１４は、除去されずに残留する。これは、ストッパー膜１２及びサポート膜１４を構成する窒化シリコン膜と、下部電極１６を構成する窒化チタンがフッ酸で除去されないためである。隣接している下部電極１６は、残留したサポート膜１４で接続されているので、倒壊せずに林立している。犠牲絶縁膜１３を除去することによって、下部電極１６の内面および外側面が露出する。
【００２２】
次に、下部電極１６の表面を覆うように、ＡＬＤ（Atomic Layer Deposition）法によって、酸化アルミニウム(Ａｌ２Ｏ３)と酸化ジルコニウム（ＺｒＯ２）を交互に積層した薄膜である誘電体膜１７を形成する。このとき、本発明の成膜プロセスにより、サポート膜１４上面の誘電体膜１７の膜厚ｄＡがサポート膜１４との接触位置より低い位置での下部電極１６側面上の誘電体膜１７の膜厚ｄＢより厚くなるように、ＡＬＤステップにＣＶＤ条件を加える。なお、誘電体膜の成膜条件については、後述の実施例にて説明する。
【００２３】
次に、誘電体膜１７の表面を覆うように、ＳＦＤ法によって、窒化チタンである上部電極１８を形成する。このとき、図４に示したように、誘電体膜１７と上部電極１８は、下部電極１６の側面部を均一に覆っている。また、サポート膜１４とストッパー膜１２の表面も、誘電体膜１７と上部電極１８で覆われている。ＳＦＤ法は、成膜ステップ毎に２種類以上のプロセスガスを組み合わせて供給することで、高精度の薄膜を効率よく形成することができる手法である。下部電極１６と上部電極１８の成膜においては、プロセスガスとなる四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を同時に流すステップと、アンモニアだけを流すステップを交互に繰り返して、窒化チタンを形成する。
【００２４】
次に、上部電極１８上に、ＬＰＣＶＤ法によって、ボロン（Ｂ）をドープしたシリコンゲルマニウム（ＳｉＧｅ）である充填膜１９を形成する。次に、充填膜１９上に、ＬＰＣＶＤ法によって、ボロン（Ｂ）をドープしたポリシリコン（Ｓｉ）である接着層２０を形成する。充填膜１９を形成した後、メモリセル領域全体に低抵抗のタングステン（Ｗ）膜を形成するが、ボロンドープＳｉＧｅ膜の上にＷ膜を直接形成するとＷ膜が剥がれる問題がある。本実施形態例ではこの剥がれの問題を回避するために接着層としてボロンドープポリシリコン膜を形成する。ボロンドープポリシリコン膜の形成は、公知の薄膜形成装置を用いて、ボロンドープＳｉＧｅ膜の形成に続いて連続的に形成することが望ましい。このときのプロセス条件は、モノシラン（ＳｉＨ４）、三塩化ホウ素（ＢＣｌ３）を原料ガスとし、夫々の流量を７８７ｓｃｃｍ（ＳｉＨ４）、３．１５ｓｃｃｍ（ＢＣｌ３）、加熱温度を４５０℃、圧力を４０Ｐａとした。なお、モノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）は同じガス供給口から導入した。次に、接着層２０の表面を覆うように、スパッタ法によって、タングステンであるプレート電極２１を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域における不要な膜を除去する。ここで不要な膜とは、プレート電極２１、接着層２０、充填膜１９、上部電極１８であり、これらの不要な膜を除去することによって、周辺回路領域におけるストッパー膜１２の表面部とメモリセル領域における充填膜１９の側面部が露出する。このドライエッチングでは、前述した不要な膜に合わせて、エッチングガスを使い分けることが望ましく、さらに誘電体膜１７のドライエッチングは、エッチングの終了時点が容易に判明できるように、ストッパー膜１２との選択比が高くなるプロセス条件とすればなお良い。
【００２５】
ボロンドープＳｉで構成される接着層２０は、前述のように、４５０℃で形成すると、通常（例えば、酸化シリコン膜上に形成する場合）非晶質状態で形成され導電性を有していない。しかし、本実施例のように、既に多結晶状態となっているボロンドープＳｉＧｅ膜の上に形成する場合には、ボロンドープＳｉＧｅ膜自体を種結晶とするエピタキシャル成長が生じ、ボロンドープＳｉ膜も多結晶状態で形成される。これにより、ボロンドープＳｉ膜も形成段階で導電性を有する膜となっている。
【００２６】
ボロンドープＳｉ膜は、ボロンドープＳｉＧｅ膜に比べて段差被覆性が悪く、キャパシタの周囲に残存している空間を完全に埋設することができない。したがって、ボロンドープＳｉＧｅ膜に代えてボロンドープＳｉ膜を用いることはできない。ボロンドープＳｉ膜を形成する前の状態として、充填膜１９を形成した段階でキャパシタの上面より上方に形成される充填膜１９の上面が平坦に形成されていることが望ましい。充填膜１９の上面が平坦に形成される場合にはボロンドープＳｉ膜の段差被覆性の悪さは問題とならない。
【００２７】
最後に、メモリセル領域における充填膜１９と接着層２０とプレート電極２１を埋め込むように、ＣＶＤ法による酸化シリコン膜である第２層間絶縁膜２２を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing）によって、第２層間絶縁膜２２の表面を平坦化して、さらに、フォトリソグラフィ技術およびドライエッチング技術を用いて、コンタクトホールを形成する。ここで、コンタクトホールは、メモリセル領域における第２層間絶縁膜２２を貫通しており、その底面には、プレート電極２１の一部が露出している。またコンタクトホールは、周辺回路領域における第２層間絶縁膜２２、ストッパー膜１２、第１層間絶縁膜９、サイドウォール絶縁膜８を貫通して、その底面には、ビット線７の一部が露出している。次に、スパッタ法によって、コンタクトホールを埋め込むように、タングステンを形成し、さらに第２層間絶縁膜２２上のタングステンをＣＭＰで除去して、コンタクトプラグ２３と図示しないビット線コンタクトを形成する。
【００２８】
次に、第２層間絶縁膜２２上に、スパッタ法によって、配線となるアルミニウムを形成し、さらにアルミニウム上に、ＣＶＤ法によって、マスク膜２５となる窒化シリコン膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜２５とアルミニウムをパターニングして、上層配線２４を形成する。さらに上層配線２４を埋め込むように、ＣＶＤ法によって、酸化シリコン膜である第３層間絶縁膜２６を形成して、表面をＣＭＰによって平坦化する。以上により図３に示す構造が完成する。
【実施例】
【００２９】
以下、実施例を挙げて、本発明に係る半導体装置の製造方法において、特に誘電体膜の製造プロセスを説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００３０】
実施例１
実施例１の誘電体膜形成フローについて図１０に示す。なお、実施例では誘電体膜として、酸化ジルコニウム膜中に一部酸化アルミニウム層を形成してリーク電流特性を向上させた誘電体膜を例として挙げるが、その他公知のＡＬＤ法で成膜可能な誘電体膜に適用可能である。
【００３１】
まず、図１０に示すようにＺｒ膜単原子層＋αを形成するため、ＺｒソースガスをＡＬＤ装置内に導入する（Ｚｒソースフロー）。通常のＡＬＤ法では、Ｚｒソースガスが分解しない温度（２２０℃以下）で成膜するため、Ｚｒソース（ここではＴＥＭＡＺ：テトラキス（エチルメチルアミノ）ジルコニウム）に含まれる吸着サイト（エチルメチルアミノ基）が下地（下部電極膜及びサポート膜）に吸着する。Ｚｒソース上にＺｒソースは吸着しない。これにより１原子層の吸着が実現できる。次にＮ２パージにより、成膜空間内の未吸着のＺｒソースが排出され、次の酸化ガスの供給（Ｏ３フロー）により、吸着Ｚｒソースが酸化分解されることで１原子層の酸化ジルコニウム（ＺｒＯ２が成膜される。一方、本発明では、Ｚｒソースの一部を熱分解することで、下地に吸着したＺｒソースの隙間に分解物（Ｚｒ原子）を堆積させる。Ｎ２パージを実施してもＺｒソースの隙間に入り込んだ分解物は除去されずに残り、続くＯ３フローにおいて、Ｚｒソースとともに酸化され、１原子層＋αの酸化ジルコニウムが成膜される。その後、成膜空間内のＯ３及び分解物をＮ２パージにより除去する。Ｚｒソースフローから２回目のＮ２パージまでを１サイクル（Ａサイクル）として、所望の膜厚となるまで繰り返す。通常は、結晶性のＺｒＯ２膜を形成するために２ｎｍ以上、好ましくは４ｎｍ以上の膜厚となるように繰り返す。次に、Ａｌ２Ｏ３膜を形成するＡＬＤサイクルとなる。Ａｌ２Ｏ３膜を形成するＡＬＤサイクルは公知の方法で実施することができ、例えばＡｌソースとしてトリメチルアルミニウム（ＴＭＡ）を用いる通常のＡＬＤサイクルが挙げられる。なお、Ａｌ２Ｏ３膜は、酸化ジルコニウムに比較して誘電率が低いため、厚膜化は誘電体膜全体の誘電率を下げることとなる。通常は、１又は２サイクル程度で十分である。Ａｌ２Ｏ３膜形成後、再度、酸化ジルコニウム膜形成サイクルＡを実施する。サイクルＡとＡｌ２Ｏ３膜形成サイクルは所望の膜厚が得られるまで実施する（サイクルＢという）。なお、最後のサイクルはサイクルＡで終端してもよい。
【００３２】
図１１は、Ｚｒソース（ＴＥＭＡＺ）の熱分解特性を示すグラフであり、成膜温度に対して形成される１サイクル当たりの酸化ジルコニウム膜の膜厚を示している。ＴＥＭＡＺの分解温度である２２０℃までは１原子層で形成されるのに対し、それを超える温度では、急激に膜厚が上昇している。なお、いずれの場合も、Ｚｒソースフローレートが０．５ｃｃ／ｍｉｎ、Ｚｒソースフロー時間が１０分での結果である。ＣＶＤ条件を強くし過ぎる、すなわち、分解温度を高くし過ぎると膜厚制御が困難となる。本発明では、原料の分解温度をＴｄとして、Ｔｄ以上、Ｔｄ＋２０℃以下の範囲であることが好ましい。本実施例では２３０℃で実施した。
【００３３】
次に、図４に示すｄＡとｄＢの比について説明する。図１２は、ｄＡ／ｄＢ比とクラック発生数との関係を示すグラフであり、サポート膜の膜厚が２０ｎｍの場合と４０ｎｍの場合との２通りについて行った。ｄＡ／ｄＢ＝１が従来の技術に相当する。従来の技術では１００個程度（２０ｎｍ）発生していたクラックが、ｄＡ／ｄＢ比を大きくするに従い減少し、４０ｎｍの場合で１．２５，２０ｎｍの場合でも１．３５で０個となっていることが読み取れる。ここでは、ｄＢ＝８ｎｍとして実施した。
【００３４】
実施例２
実施例１では１原子層＋αの成膜を行うために、熱分解によるＣＶＤ条件を追加していたが、熱分解によらないＣＶＤ条件の追加も可能である。
【００３５】
図１３は、本実施例の成膜フローを説明するフローチャートである。まず、通常のＡＬＤサイクルＣを所望回数繰り返して酸化ジルコニウム膜を形成する。この段階ではｄＡ／ｄＢ＝１である。
【００３６】
次に、Ｚｒソースフロー後のＮ２パージを省略して気相中にＺｒソースを残すようにする。この状態でＯ３フローを実施すると、下地に吸着したＺｒソースの酸化分解（通常のＡＬＤ法）と同時に気相中での酸化分解が起こり、気相反応による酸化ジルコニウムは基板上方側、すなわち、サポート膜上面に多く堆積する。その後、Ｎ２パージを行う。この一連のサイクルをサイクルＤとして１回以上繰り返す。サイクルＤにおけるＺｒソースフローは、原料の分解温度未満の温度で実施される。場合によって、熱分解によるＣＶＤ条件を組み合わせることも可能である。
【００３７】
その後は、Ａｌ２Ｏ３膜を形成するＡＬＤサイクルとなる。Ａｌ２Ｏ３膜を形成するＡＬＤサイクルは実施例１と同様である。Ａｌ２Ｏ３膜形成後、再度、酸化ジルコニウム膜形成サイクルＣ、Ｄを実施する。サイクルＣ，ＤとＡｌ２Ｏ３膜形成サイクルは所望の膜厚が得られるまで実施する（サイクルＥという）。なお、最後のサイクルはサイクルＣあるいはサイクルＤで終端してもよい。
【符号の説明】
【００３８】
１  半導体基板
２  素子分離領域
３  不純物拡散層
４  ゲート絶縁膜
５  埋め込みゲート電極
６  キャップ層
７  ビット線
８  サイドウォール絶縁膜
９  第１層間絶縁膜
１０  容量コンタクトプラグ
１１  コンタクトパッド
１２  ストッパー膜
１３  犠牲絶縁膜
１４  サポート膜
１５  シリンダホール
１６  下部電極
１７  誘電体膜
１８  上部電極
１９  充填膜
２０  接着層
２１  プレート電極
２２  第２層間絶縁膜
２３  コンタクトプラグ
２４  上層配線
２５  第３層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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