(57)【要約】 【課題】製造プロセスが容易であり、かつ、電流駆動能力の高い半導体基板およびその製造方法を提供することである。【解決手段】本実施形態による半導体装置は、半導体基板を備える。第１導電型のＦｉｎ型半導体層は、半導体基板上に形成されている。第１導電型のソース層および第１導電型のドレイン層は、Ｆｉｎ型半導体層の長手方向の両端に設けられている。ゲート絶縁膜は、Ｆｉｎ型半導体層の両側面に設けられている。ゲート電極は、Ｆｉｎ型半導体層の両側面にゲート絶縁膜を介して設けられている。第２導電型のパンチスルーストッパ層は、ゲート電極およびＦｉｎ型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は、ソース層およびドレイン層の下にある半導体基板の不純物濃度よりも高い。【選択図】図１
2013105841.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１導電型のＦｉｎ型半導体層と、
前記Ｆｉｎ型半導体層の長手方向の両端に設けられた第１導電型のソース層および第１導電型のドレイン層と、
前記Ｆｉｎ型半導体層の両側面に設けられたゲート絶縁膜と、
前記Ｆｉｎ型半導体層の両側面に前記ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極および前記Ｆｉｎ型半導体層の下に設けられた第２導電型のパンチスルーストッパ層と、
前記ソース層と前記ドレイン層との間に設けられ前記Ｆｉｎ型半導体層を規定するゲートトレンチとを備え、
前記ゲート電極は、前記ゲートトレンチ内に埋め込まれており、
前記パンチスルーストッパ層は、前記ゲートトレンチの底部の前記半導体基板に設けられており、
前記パンチスルーストッパ層の不純物濃度は、前記ソース層および前記ドレイン層の下にある前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。  
【請求項２】
半導体基板と、
前記半導体基板上に形成された第１導電型のＦｉｎ型半導体層と、
前記Ｆｉｎ型半導体層の長手方向の両端に設けられた第１導電型のソース層および第１導電型のドレイン層と、
前記Ｆｉｎ型半導体層の両側面に設けられたゲート絶縁膜と、
前記Ｆｉｎ型半導体層の両側面に前記ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極および前記Ｆｉｎ型半導体層の下に設けられた第２導電型のパンチスルーストッパ層とを備え、
前記パンチスルーストッパ層の不純物濃度は、前記ソース層および前記ドレイン層の下にある前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項３】
前記ソース層と前記ドレイン層との間に設けられ前記Ｆｉｎ型半導体層を規定するゲートトレンチをさらに備え、
前記ゲート電極は、前記ゲートトレンチ内に埋め込まれており、
前記パンチスルーストッパ層は、前記ゲートトレンチの底部の前記半導体基板に設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース層および前記ドレイン層の幅は、前記Ｆｉｎ型半導体層の幅よりも広いことを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記Ｆｉｎ型半導体層の上面は、前記ソース層および前記ドレイン層の上面とほぼ面一であることを特徴とする請求項２から請求項４のいずれかに記載の半導体装置。
【請求項６】
前記Ｆｉｎ型半導体層の上面の高さは、前記ソース層および前記ドレイン層の上面よりも低く、
前記ゲート電極の上面の高さは、前記ソース層および前記ドレイン層の上面とほぼ同じかそれよりも低く、かつ、前記Ｆｉｎ型半導体層の上面よりも高いことを特徴とする請求項２から請求項５のいずれかに記載の半導体装置。
【請求項７】
前記Ｆｉｎ型半導体層の不純物濃度は、前記ソース層および前記ドレイン層の不純物濃度よりも低いことを特徴とする請求項２から請求項６のいずれかに記載の半導体装置。
【請求項８】
半導体基板の表面に第１導電型の不純物を導入し、
前記半導体基板の表面上にアクティブエリアを被覆する第１のマスクを形成し、
前記第１のマスクをマスクとして用いて素子分離領域に分離トレンチを形成し、
前記分離トレンチに絶縁材料を充填して素子分離を形成し、
前記第１のマスクをエッチングすることによって前記アクティブエリア上に該第１のマスクの一部を残置させ、
エッチング後の前記第１のマスクの長手方向の両側に形成されるソース層およびドレイン層を被覆するように第２のマスクを形成し、
前記第１および前記第２のマスクをマスクとして用いて前記半導体基板をエッチングしてゲートトレンチを形成することによって、前記第１のマスクの下にＦｉｎ型半導体層を形成し、並びに、前記第２のマスクの下に前記ソース層および前記ドレイン層を形成し、
前記第１および前記第２のマスクをマスクとして用いて前記ゲートトレンチの底部および前記Ｆｉｎ型半導体層の下に第２導電型の不純物を注入してパンチスルーストッパ層を形成し、
前記ゲートトレンチの内壁にゲート絶縁膜を形成し、
前記ゲートトレンチ内にゲート電極を充填することを具備し、
前記パンチスルーストッパ層の不純物濃度は、前記ソース層および前記ドレイン層の下にある前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
従来からジャンクションレストランジスタ（Junctionless-Transistor）が開発されている。ジャンクションレストランジスタは、電流駆動能力において優れているが、チャネル部の不純物濃度のばらつき（Ｒａｎｄｏｍ−Ｄｏｐａｎｔ  Ｆｌｕｃｔｉｏｎ(ＲＤＦ)）、あるいは、ボディ部の厚みのばらつき（ＬＥＦ）によって、特性が素子間においてばらつくという問題がある。
【０００３】
ＤＲＡＭのセルトランジスタ等に用いられるＳａｄｄｌｅ−ＦｉｎＦＥＴは、通常のＦｉｎＦＥＴに比べて製造プロセスが容易である。しかし、Ｓａｄｄｌｅ−ＦｉｎＦＥＴは、Ｆｉｎチャネルの上部のみが電導に寄与するため、実効チャネル幅が狭く、電流駆動能力において不利であるという問題がある。
【０００４】
Ｌｏｇｉｃ−ＬＳＩに用いられるＳｔａｎｄａｒｄ−ＦｉｎＦＥＴは、高い電流駆動能力を得ることができるが、製造プロセスが非常に複雑であるという問題がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】J.P.Colinge,“SOI gated resistor: CMOS without junctions”, SOI conference 2009
【非特許文献２】Makoto Yoshida,“Recessed Channel Fin Field Effect Transistor Cell technology for future generation dynamic random access memories”, Japanese Journal of Applied Physics 2008, pp. 2672-2675
【非特許文献３】A, Kaneko et. al. “High-Performance FinFET with Dopant-Segregated Schottky Source/Drain, International Electron Devices Meeting, 2006. IEDM '06. Page(s):893 - 896
【発明の概要】
【発明が解決しようとする課題】
【０００６】
製造プロセスが容易であり、かつ、電流駆動能力の高い半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態による半導体装置は、半導体基板を備える。第１導電型のＦｉｎ型半導体層は、半導体基板上に形成されている。第１導電型のソース層および第１導電型のドレイン層は、Ｆｉｎ型半導体層の長手方向の両端に設けられている。ゲート絶縁膜は、Ｆｉｎ型半導体層の両側面に設けられている。ゲート電極は、Ｆｉｎ型半導体層の両側面にゲート絶縁膜を介して設けられている。第２導電型のパンチスルーストッパ層は、ゲート電極およびＦｉｎ型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は、ソース層およびドレイン層の下にある半導体基板の不純物濃度よりも高い。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に従ったＦｉｎ型ＦＥＴの構成を示す断面斜視図。
【図２】第１の実施形態によるトランジスタの製造方法を示す断面斜視図。
【図３】図２に続く、製造方法を示す断面斜視図。
【図４】図３に続く、製造方法を示す断面斜視図。
【図５】図４に続く、製造方法を示す断面斜視図。
【図６】図５に続く、製造方法を示す断面斜視図。
【図７】図６に続く、製造方法を示す断面斜視図。
【図８】２の実施形態に従ったＦｉｎ型ＦＥＴの構成を示す断面斜視図。
【図９】３の実施形態に従ったＦｉｎ型ＦＥＴの構成を示す断面斜視図。
【図１０】第４の実施形態に従ったＦｉｎ型ＦＥＴの構成を示す断面斜視図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１（Ａ）および図１（Ｂ）は、第１の実施形態に従ったＦｉｎ型ＦＥＴ（Field-Effect Transistor）の構成を示す断面斜視図である。図１（Ｂ）は、Ｆｉｎ型半導体層２０を示すために半導体基板１０上の構造を省略した図である。
【００１１】
Ｆｉｎ型ＦＥＴ（以下、単にトランジスタともいう）は、半導体基板１０と、ｎ型（第１導電型）のＦｉｎ型半導体層２０と、ｎ型のソース層Ｓと、ｎ型のドレイン層Ｄと、ゲート絶縁膜３０と、ゲート電極Ｇと、ｐ型（第２導電型）のパンチスルーストッパ層５０とを備えている。
【００１２】
半導体基板１０は、ｐ型であり、あるいは、ｐ型ウェルを有する。半導体基板１０には、素子分離ＳＴＩ（Shallow Trench Isolation）が設けられており、その素子分離ＳＴＩ間にアクティブエリアＡＡが設けられている。アクティブエリアＡＡの表面には、ｎ型不純物が注入されている。従って、図１（Ｂ）に示すように、ｎ型不純物は、ソース層Ｓ、ドレイン層ＤおよびＦｉｎ型半導体層２０に同様に導入されている。
【００１３】
図１（Ｂ）に示すＦｉｎ型半導体層２０は、アクティブエリアＡＡに形成されたゲートトレンチＴＲｇ間に挟まれており、ゲートトレンチＴＲｇによって規定されている。Ｆｉｎ型半導体層２０は、ソース層Ｓとドレイン層Ｄとの間に設けられ半導体基板１０上に設けられている。Ｆｉｎ型半導体層２０は、本実施形態によるトランジスタのチャネル部として機能する。ソース層Ｓおよびドレイン層Ｄは、Ｆｉｎ型半導体層２０の長手方向（チャネル長方向）の両端に設けられており、Ｆｉｎ型半導体層２０と一体形成されている。これにより、Ｆｉｎ型半導体層２０の機械的強度が補強される。
【００１４】
図１（Ａ）に示すゲート絶縁膜３０は、Ｆｉｎ型半導体層２０の両側面を含むゲートトレンチＴＲｇの内面に設けられている。ゲート電極Ｇは、ゲートトレンチＴＲｇ内に埋め込まれており、Ｆｉｎ型半導体層２０の両側面にゲート絶縁膜３０を介して設設けられている。ゲート電極Ｇは、Ｆｉｎ型半導体層２０の幅方向（チャネル幅方向）に延伸しており、配線またはコンタクト（図示せず）と電気的に接続されている。
【００１５】
パンチスルーストッパ層５０は、ゲートトレンチＴＲｇの底部（ゲート電極Ｇの下）およびＦｉｎ型半導体層２０の下に設けられている。パンチスルーストッパ層５０のｐ型不純物の濃度は、ソース層およびドレイン層の下にある半導体基板１０（あるいはウェル）のｐ型不純物の濃度よりも高い。換言すると、パンチスルーストッパ層５０は、ゲート電極ＧおよびＦｉｎ型半導体層２０の下に局所的に設けられているが、ソース層Ｓおよびドレイン層Ｄの下には設けられていない。これにより、パンチスルーストッパ層５０は、ソース層Ｓとドレイン層Ｄとの間のパンチスルーを抑制することができる。また、パンチスルーストッパ層５０はソース層Ｓおよびドレイン層Ｄの下には設けられていないので、ドレイン層Ｄ（またはソース層Ｓ）と半導体基板１０との間の接合容量（寄生容量）は小さい。
【００１６】
本実施形態によるトランジスタは、さらに、ゲート電極Ｇ上に設けられたＳｉＮハードマスク６０と、層間絶縁膜ＩＬＤ１、ＩＬＤ２と、層間絶縁膜ＩＬＤ１、ＩＬＤ２内に埋め込まれたコンタクトプラグＰＬＧとを備えている。コンタクトプラグＰＬＧは、層間絶縁膜ＩＬＤ１、ＩＬＤ２を貫通してソース層Ｓまたはドレイン層Ｄに接続されている。
【００１７】
本実施形態によるトランジスタは、ドレイン層Ｄ（またはソース層Ｓ）と半導体基板１０との間の接合容量が小さいので、パンチスルーストッパ層５０がソース層Ｓおよびドレイン層Ｄの下に設けられたトランジスタに比較して、スイッチング速度が速い。
【００１８】
本実施形態によるトランジスタは、ソース層Ｓとチャネル部としてのＦｉｎ型半導体層２０との間、および、ドレイン層ＤとＦｉｎ型半導体層２０との間にｐｎ接合を有しない。即ち、本実施形態によるトランジスタは、ジャンクションレスＦｉｎ型ＦＥＴである。また、Ｆｉｎ型半導体層２０の側面全体にゲート電極Ｇが設けられている。従って、ジャンクションレスでありかつＦｉｎ型半導体層２０の全体がチャネル部となるので、バルクコンダクションが実現され、高い電流駆動能力を得ることができる。
【００１９】
Ｆｉｎ型半導体層２０の幅は、ソース層Ｓやドレイン層Ｄと比べて非常に狭いので、短チャネル効果を抑制できる。また、ソース層Ｓおよびドレイン層Ｄの幅は、Ｆｉｎ型半導体層２０の幅よりも広いので、ソースおよびドレインのコンタクト抵抗を低減することができる。
【００２０】
本実施形態において、図１（Ｂ）に示すように、Ｆｉｎ型半導体層２０の上面は、ソース層Ｓおよびドレイン層Ｄの上面とほぼ面一である。これにより、後述するように、製造方法が簡単になる。
【００２１】
図２〜図７は、第１の実施形態によるトランジスタの製造方法を示す断面斜視図である。まず、図２に示すように、半導体基板１０の表面にｎ型不純物を導入し、ｎ型半導体層１１を形成する。半導体基板１０は、例えば、バルクシリコン基板である。ｎ型不純物は、例えば、燐または砒素である。ｎ型半導体層１１の不純物濃度は、例えば、１Ｅ２０ｃｍ−３である。
【００２２】
次に、半導体基板１０の表面上にアクティブエリアＡＡを被覆するように第１のマスク１３を形成する。第１のマスク１３は、例えば、約７０ｎｍの厚みを有するシリコン窒化膜を用いて形成される。第１のマスク１３をマスクとして用いて、半導体基板１０をＲＩＥ（Reactive Ion Etching）でエッチングする。これにより、素子分離領域にＳＴＩ用の分離トレンチＴＲｓｔｉを形成する。次に、分離トレンチＴＲｓｔｉに絶縁材料（例えば、シリコン酸化膜）を充填することによって素子分離ＳＴＩを形成する。これにより、図３に示す構造が得られる。素子分離ＳＴＩに囲まれたアクティブエリアＡＡの幅は、例えば、約４０ｎｍである。尚、ｎ型半導体層１１は、素子分離ＳＴＩの形成後に形成してもよい。
【００２３】
次に、熱燐酸を用いて第１のマスク１３を等方的に約１５ｎｍエッチングバックすることによって、図４に示すようにアクティブエリアＡＡの中心部に第１のマスク１３の一部を残置させる。以下、残置された第１のマスク１３の一部を、便宜的に、第１のマスク１４とする。尚、第１のマスク１３のエッチング時にリソグラフィ技術およびＲＩＥを用いても構わない。エッチング後の第１のマスク１４の幅（チャネル幅方向の幅）は、Ｆｉｎ型半導体層２０の幅（チャネル幅）にほぼ等しい。また、第１のマスク１４の長さ（チャネル長方向の長さ）は、ソース層Ｓとドレイン層Ｄとの間の長さ（チャネル長）よりも長い。
【００２４】
次に、図５に示すように、第２のマスク１５が、第１のマスク１４の長手方向の両側にあるソース層Ｓおよびドレイン層Ｄの領域を被覆するように形成される。ソース層Ｓとドレイン層Ｄとの間の間隔は、例えば、約３０ｎｍである。第２のマスク１５は、第１のマスク１４に対して選択的にエッチング可能な材料で形成されている。第２のマスク１５は、例えば、シリコン酸化膜を用いて形成されている。これにより、第１のマスク１４を維持したまま、第２のマスク１５を加工することができる。尚、第２のマスク１５は、完成後、層間絶縁膜ＩＬＤ１として残置される。
【００２５】
次に、図６に示すように、第１および第２のマスク１４，１５をマスクとして用いて、半導体基板１０をＲＩＥでエッチングしてゲートトレンチＴＲｇを形成する。ゲートトレンチＴＲｇの半導体基板１０の表面からの深さは、例えば、約２００ｎｍであり、その幅は、例えば、約３０ｎｍである。これによって、第１のマスク１４の下にＦｉｎ型半導体層２０を形成し、並びに、第２のマスク１５の下にソース層Ｓおよびドレイン層Ｄを形成することができる。このとき、Ｆｉｎ型半導体層２０、ソース層Ｓおよびドレイン層Ｄは、同一のエッチング工程で同時に形成される。従って、Ｆｉｎ型半導体層２０、ソース層Ｓおよびドレイン層Ｄは、容易に一体形成され得る。即ち、Ｆｉｎ型半導体層２０、ソース層Ｓおよびドレイン層Ｄは、同一のｎ型半導体層で一体形成されるので、Ｆｉｎ型半導体層２０の上面は、ソース層Ｓおよびドレイン層Ｄの上面と面一になる。Ｆｉｎ型半導体層２０の高さは、例えば、約２００ｎｍであり、その幅は、約１０〜１５ｎｍである。
【００２６】
次に、第１および第２のマスク１４、１５をそのままマスクとして用いてゲートトレンチＴＲｇの底部およびＦｉｎ型半導体層２０の下にｐ型不純物を注入する。ｐ型不純物は、例えば、ボロンであり、その濃度は、例えば、約５Ｅ１３ｃｍ−２である。これにより、パンチスルーストッパ層５０は、ソース層Ｓおよびドレイン層Ｄの下に形成されず、ゲートトレンチＴＲｇの底部およびＦｉｎ型半導体層２０の下に局所的に形成され得る。尚、不純物イオンの一部は、ゲートトレンチＴＲｇの底部からの横反跳および熱拡散によってＦｉｎ型半導体層２０の下にも拡散する。このため、Ｆｉｎ型半導体層２０の下にもパンチスルーストッパ層５０が形成される。
【００２７】
次に、図７に示すように、ゲートトレンチＴＲｇの内壁にゲート絶縁膜３０を形成する。ゲート絶縁膜３０は、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも誘電率の高い高誘電体材料を用いて形成される。ゲート絶縁膜３０の膜厚は、例えば、約２ｎｍである。
【００２８】
次に、ゲート電極Ｇの材料をゲートトレンチＴＲｇ内に充填する。ゲート電極Ｇの材料は、例えば、タングステンおよびＴｉＮの積層膜等である。そして、ゲート電極Ｇの材料をエッチングバックし、ゲート電極Ｇの上面の高さを第２のマスク１５の上面よりも例えば、約３０ｎｍほど低くする。
【００２９】
次に、ハードマスク６０の材料を堆積し、ＣＭＰ（Chemical Mechanical Polishing）を用いて、第２のマスク１５が露出されるまでハードマスク６０の材料を研磨する。ハードマスク６０の材料は、例えば、シリコン窒化膜を用いて形成される。これにより、ゲート電極Ｇを保護するハードマスク６０が自己整合的に形成される。ハードマスク６０は、コンタクトプラグＰＬＧを形成する際に、ゲート電極Ｇを保護し、ゲート電極Ｇとソース側コンタクトＰＬＧ（またはドレイン側コンタクトＰＬＧ）との間の短絡を防止する。
【００３０】
その後、層間絶縁膜ＩＬＤ２を堆積する。ソース層Ｓおよびドレイン層Ｄに達するコンタクトホールを層間絶縁膜ＩＬＤ２に形成し、コンタクトプラグＰＬＧを充填する。さらに、層間絶縁膜および配線等（図示せず）を形成することによって、本実施形態によるトランジスタが完成する。
【００３１】
本実施形態によるトランジスタは、ジャンクションレストランジスタであり、ソース層ＳとＦｉｎ型半導体層２０との間、および、ドレイン層ＤとＦｉｎ型半導体層２０との間にＰＮ接合がなく、かつ不純物濃度差が無い。従って、ソース層Ｓ、ドレイン層ＤおよびＦｉｎ型半導体層２０の各不純物濃度は、同一の不純物注入工程で決定され得る。
【００３２】
本実施形態によるトランジスタにおいて、ソース層Ｓ、ドレイン層ＤおよびＦｉｎ型半導体層２０は、一体形成されており、それらの上面は面一に形成されている。従って、ソース層Ｓ、ドレイン層ＤおよびＦｉｎ型半導体層２０は、ゲートトレンチＴＲｇの形成工程によって同時に形成され得る。さらに、ゲートトレンチＴＲｇおよびマスク１４，１５を利用して、ゲートトレンチＴＲｇの底部およびＦｉｎ型半導体層２０の下にパンチスルーストッパ層５０を局所的に形成することができる。つまり、ゲートトレンチＴＲｇは、ソース層Ｓ、ドレイン層ＤおよびＦｉｎ型半導体層２０の加工だけでなく、パンチスルーストッパ層５０の形成にも利用されている。これにより、電流駆動能力の高く、かつ、スイッチング速度の速いジャンクションレスＦｉｎ型ＦＥＴを容易に製造することができる。
【００３３】
ソース層Ｓ、ドレイン層ＤおよびＦｉｎ型半導体層２０は、一体形成されているので、幅の狭いＦｉｎ型半導体層２０の機械的強度を維持しながら、トランジスタを製造することができる。ソース層Ｓおよびドレイン層Ｄの幅は、Ｆｉｎ型半導体層２０の幅よりも広いので、製造が容易になる。
【００３４】
本実施形態によるトランジスタは、バルク基板を用いて製造可能であり、かつ、ソースドレイン形成のためにエピタキシャル工程、斜めイオン注入およびプラズマドーピング等の工程を用いる必要がない。従って、製造プロセスが簡単であり、かつ、製造コストが低廉である。
【００３５】
（第２の実施形態）
図８は、第２の実施形態に従ったＦｉｎ型ＦＥＴの構成を示す断面斜視図である。ゲート電極Ｇおよびゲート絶縁膜３０を省略した断面斜視図は、図１（Ｂ）と同じであるので、その図示を省略する。
【００３６】
第２の実施形態では、ゲート電極Ｇが、ポリ−メタルゲートＧｐおよびＧｍとして構成されている。ポリゲート電極Ｇｐは、例えば、１５０ｎｍの厚みを有するドープトポリシリコンを用いて形成されている。ポリシリコンゲート電極Ｇｐ上に設けられたメタルゲート電極Ｇｍは、例えば、１０ｎｍの厚みを有するＴｉＮ/Ｔｉ膜と７０ｎｍの厚みを有するタングステン膜との積層膜を用いて形成されている。
【００３７】
さらに、第２の実施形態によるトランジスタは、メタルゲート電極Ｇｍ上に設けられたハードマスク８０と、ゲート電極Ｇの側面に設けられた側壁膜９０とをさらに備えている。ハードマスク８０および側壁膜９０は、例えば、シリコン窒化膜を用いて形成されている。ハードマスク８０および側壁膜９０は、ソース層Ｓおよびドレイン層Ｄに接続されるコンタクトプラグを形成する際に、ゲート電極Ｇを保護するために設けられている。尚、側壁膜９０は、便宜的に、その外縁のみ図示されている。
【００３８】
ハードマスク８０および側壁膜９０を被覆するように層間絶縁膜（図示せず）が設けられており、層間絶縁膜にコンタクトプラグ（図示せず）が形成される。
【００３９】
第２の実施形態によるトランジスタのその他の構成は、第１の実施形態における対応する構成と同様でよい。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４０】
第２の実施形態によるトランジスタでは、ゲートトレンチＴＲｇ内にポリシリコンゲート電極Ｇｐが充填されている。従って、金属をゲートトレンチＴＲｇ内に埋め込む必要がなく、ダマシン法を用いる必要がない。つまり、ゲート電極Ｇの加工時には、リソグラフィ技術およびＲＩＥ等のエッチング技術を用いることができる。ただし、ゲート電極Ｇのリソグラフィ工程において、ゲートトレンチＴＲｇに合わせてフォトマスクをアライメントする必要がある。第２の実施形態によるトランジスタの他の製造工程は、第１の実施形態の対応する製造工程と同様でよい。従って、第２の実施形態による製造方法は、第１の実施形態による製造方法と同様の効果を得ることができる。
【００４１】
（第３の実施形態）
図９（Ａ）および図９（Ｂ）は、第３の実施形態に従ったＦｉｎ型ＦＥＴの構成を示す断面斜視図である。図９（Ａ）では、便宜的に、層間絶縁膜ＩＬＤ２をその外縁のみで示している。また、図９（Ｂ）は、Ｆｉｎ型半導体層２０を示すために半導体基板１０上の構造を省略した図である。
【００４２】
第３の実施形態では、Ｆｉｎ型半導体層２０の上面が、ソース層Ｓおよびドレイン層Ｄの上面よりも低い。ゲート電極Ｇの上面は、ソース層Ｓおよびドレイン層Ｄの上面とほぼ面一かそれよりも低く、かつ、Ｆｉｎ型半導体層２０の上面よりも高い。Ｆｉｎ型半導体層２０をソース層Ｓおよびドレイン層Ｄよりも低くすることによって、ゲート電極Ｇの高さがソース層Ｓおよびドレイン層Ｄの高さ以下であっても、ゲート電極Ｇは、Ｆｉｎ型半導体層２０によって分断されず、ゲートトレンチＴＲｇ内において接続され得る。
【００４３】
ゲート電極Ｇの上面がソース層Ｓおよびドレイン層Ｄの上面とほぼ面一かそれよりも低いので、コンタクトプラグＰＬＧとゲート電極Ｇとの間の距離が大きくなる。これにより、コンタクトプラグＰＬＧとゲート電極Ｇとの間の寄生容量を低減することができる。さらに、コンタクトプラグＰＬＧとゲート電極Ｇとの間のプロセスマージンを向上させ、それらの間の短絡を抑制することができる。
【００４４】
ゲート電極ＧがゲートトレンチＴＲｇ内において接続されている限りにおいて、ゲート電極Ｇの上面は、ソース層Ｓおよびドレイン層Ｄの上面よりも低くてもよい。つまり、ゲート電極Ｇの上面は、Ｆｉｎ型半導体層２０の上面よりも高く、ソース層Ｓおよびドレイン層Ｄの上面以下の位置にあればよい。
【００４５】
ハードマスク６０の上面は、層間絶縁膜ＩＬＤ１の上面とほぼ面一となっている。これにより、ハードマスク６０は、ゲート電極Ｇを被覆している。
【００４６】
第３の実施形態によるトランジスタのその他の構成は、第１の実施形態における対応する構成と同様でよい。従って、第３の実施形態は、第１の実施形態の効果も得ることができる。
【００４７】
第３の実施形態によるトランジスタの製造方法を説明する。図２〜図５に示す工程を経た後、図６に示すように、ゲートトレンチＴＲｇおよびパンチスルーストッパ層５０を形成する。
【００４８】
次に、ＲＩＥを用いて第１のマスク１４を除去し、Ｆｉｎ型半導体層２０の上面を露出させる。次に、第２のマスク１５をマスクとして用いて、Ｆｉｎ型半導体層２０の上部をＲＩＥでエッチングする。これにより、Ｆｉｎ型半導体層２０は、ソース層Ｓおよびドレイン層Ｄよりも低くなる。例えば、Ｆｉｎ型半導体層２０は、ソース層Ｓおよびドレイン層Ｄよりも約７０ｎｍ低い。
【００４９】
次に、ゲート絶縁膜３０の形成後、ゲートトレンチＴＲｇ内にゲート電極Ｇの材料を充填する。ゲート電極Ｇの材料は、例えば、１０ｎｍの膜厚を有するＴｉＮと１５０ｎｍの膜厚を有するタングステンとの積層膜である。次に、ゲート電極Ｇの材料をエッチングバックする。これにより、ゲート電極Ｇは、ソース層Ｓおよびドレイン層Ｄとほぼ同じ高さか、それらよりも低く形成される。例えば、ゲート電極Ｇの上面は、ソース層Ｓおよびドレイン層Ｄの上面よりも約０〜３０ｎｍ低い。
【００５０】
次に、ハードマスク６０の材料を堆積し、ＣＭＰを用いて、第２のマスク１５が露出されるまでハードマスク６０の材料を研磨する。第２のマスク１５およびハードマスク６０は、所望の厚みまでさらに研磨してもよい。例えば、第３の実施形態では、第２のマスク１５およびハードマスク６０は、第２のマスク１５が約３０ｎｍの厚みになるまで研磨してよい。ハードマスク６０の材料は、例えば、シリコン窒化膜を用いて形成される。これにより、ゲート電極Ｇを保護するハードマスク６０が自己整合的に形成される。ハードマスク６０は、コンタクトプラグＰＬＧを形成する際に、ゲート電極Ｇを保護し、ゲート電極Ｇとソース側コンタクトＰＬＧ（またはドレイン側コンタクトＰＬＧ）との間の短絡を防止する。
【００５１】
その後、第１の実施形態による製造方法と同様に、層間絶縁膜ＩＬＤ２、コンタクトプラグＰＬＧ、層間絶縁膜および配線等（図示せず）を形成することによって、トランジスタが完成する。
【００５２】
第３の実施形態によれば、ゲート電極Ｇが半導体基板１０の表面と同じか、それよりも低い位置に設けられている。従って、コンタクトプラグＰＬＧのプロセスマージンが向上し（合わせ余裕などが緩和し）、コンタクトプラグＰＬＧの製造が容易になる。第３の実施形態は、さらに、第１の実施形態の効果も得ることができる。
【００５３】
（第４の実施形態）
図１０は、第４の実施形態に従ったＦｉｎ型ＦＥＴの構成を示す断面斜視図である。第４の実施形態では、Ｆｉｎ型半導体層２０の不純物濃度が、ソース層Ｓおよびドレイン層Ｄの不純物濃度よりも低い。即ち、Ｆｉｎ型半導体層２０のｎ型不純物濃度は、例えば、２Ｅ１９ｃｍ−３〜５Ｅ１９ｃｍ−３である。従って、Ｆｉｎ型半導体層２０のｎ型不純物濃度は、ソース層Ｓおよびドレイン層Ｄのｎ型不純物濃度（例えば、１Ｅ２０ｃｍ−３）よりも低い。これにより、チャネル部の不純物濃度のばらつき（ＲＤＦ）を抑制することができる。
【００５４】
第４の実施形態によるトランジスタのその他の構成は、第１の実施形態における対応する構成と同様でよい。従って、第４の実施形態は、第１の実施形態の効果も得ることができる。
【００５５】
第４の実施形態によるトランジスタの製造方法を説明する。図２〜図５に示す工程を経た後、図６に示すように、ゲートトレンチＴＲｇおよびパンチスルーストッパ層５０を形成する。
【００５６】
次に、Ｆｉｎ型半導体層２０にｐ型の不純物を斜め方向から注入する。これにより、Ｆｉｎ型半導体層２０のｎ型不純物濃度は、ソース層Ｓおよびドレイン層Ｄのｎ型不純物濃度よりも低くなる。その後の製造工程は、第１の実施形態による製造工程と同様でよい。
【００５７】
第４の実施形態は、第２の実施形態または第３の実施形態に組み合わせることができる。
【００５８】
上記第１から第４の実施形態によるＦｉｎ型ＦＥＴは、ＤＲＡＭ、ＭＲＡＭの周辺回路トランジスタ、並びに、ＤＲＡＭ、ＭＲＡＭのメモリセルのセルトランジスタに応用することができる。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６０】
１０・・・半導体基板、１３，１４・・・第１のマスク、１５・・・第２のマスク、２０・・・Ｆｉｎ型半導体層、３０・・・ゲート絶縁膜、５０・・・パンチスルーストッパ層、６０・・・ハードマスク、ＳＴＩ・・・素子分離、ＡＡ・・・アクティブエリア、Ｓ・・・ソース層、Ｄ・・・ドレイン層、Ｇ・・・ゲート電極、ＩＬＤ１、ＩＬＤ２・・・層間絶縁膜、ＰＬＧ・・・コンタクトプラグ、ＴＲｇ・・・ゲートトレンチ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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