(57)【要約】【課題】回路を構成しているMOSFET等の各素子の電圧値、電流値を監視し、電気的仕様を満たしているか否かを擬似エラーなく自動で検出可能な回路動作検証装置を提供する。【解決手段】回路動作検証実行部１は、入力された入力パターン、ネットリストおよび仕様を基に回路動作検証を実行して検証結果を検証結果保持部５に出力する。検証結果保持部５に保持された検証結果とネットリスト記憶部３が記憶しているネットリストを擬似エラー削除部６に入力し、擬似エラーを検出する。その場合、半導体集積回路のドレインと当該ドレインの接続情報を取り出し、上記検証結果から該当する半導体集積回路の素子情報を削除して出力する。擬似エラー削除部６から出力された、擬似エラーが削除された検証結果は、擬似エラー削除後の検証結果保持部７に保持される。擬似エラー削除後の検証結果保持部７に保持された検証結果は、必要があれば波形表示部８に表示される。【選択図】図１
2013122749.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を構成しているMOSFET等の回路素子の接続情報データをネットリストとして記憶するネットリスト記憶手段と、
回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターンを入力パターンデータとして記憶する入力パターン記憶手段と、
電気的条件に関する仕様を仕様データとして記憶する仕様データ記憶手段と、
前記ネットリスト記憶手段に記憶されたネットリスト、前記入力パターン記憶手段に記憶された回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターン、および前記仕様データ記憶手段に記憶された仕様を入力に受けて、所定の時間に対する回路素子の電圧値又は電流値を計算し、該計算結果及び各種回路素子情報を検証結果としてデータファイルに出力すると共に、前記データファイルに保持された検証結果を読み込み、電気的仕様を満足しない回路素子情報と、前記ネットリスト中でドレイン同士を共有している素子が同じ時間に動作領域が変化している場合には、この素子の検出結果を擬似エラーと判断して電気的仕様を満足しない回路素子情報から削除する回路シミュレーション手段と、を備え、
擬似エラーを排除した真の検証結果を自動的に検出する、
ことを特徴とする回路動作検証装置。
【請求項２】
半導体集積回路を構成しているMOSFET等の回路素子の接続情報データをネットリストとして記憶するネットリスト記憶手段と、
前記ネットリストが寄生素子などを付加するにより構成が変わったとしてもその付加された寄生素子を削除する機能を持った寄生素子削除手段と、
回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターンを入力パターンデータとして記憶する入力パターン記憶手段と、
電気的条件に関する仕様を仕様データとして記憶する仕様データ記憶手段と、
前記ネットリスト記憶手段に記憶されたネットリスト、前記入力パターン記憶手段に記憶された回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターン、および前記仕様データ記憶手段に記憶された仕様を入力に受けて、所定の時間に対する回路素子の電圧値又は電流値を計算し、該計算結果及び各種回路素子情報を検証結果としてデータファイルに出力すると共に、前記データファイルに保持された検証結果を読み込み、電気的仕様を満足しない回路素子情報と、前記ネットリスト中でドレイン同士を共有している素子が同じ時間に動作領域が変化している場合には、この素子の検出結果を擬似エラーと判断して電気的仕様を満足しない回路素子情報から削除する回路シミュレーション手段と、を備え、
擬似エラーを排除した真の検証結果を自動的に検出する、
ことを特徴とする回路動作検証装置。
【請求項３】
前記回路シミュレーション手段は、擬似エラー削除後の回路動作検証結果を波形表示する波形表示手段をさらに有することを特徴とする請求項１又は２記載の回路動作検証装置。
【請求項４】
前記回路シミュレーション手段は、前記計算結果及び各種回路素子情報を前記データファイルに出力せず、前記回路シミュレーション手段の内部メモリのみに格納し、電気的仕様を満足しない回路素子情報と、電気的仕様を満足しない素子が同じ時間に動作領域が変化している場合にはこの素子の検出結果を擬似エラーと判断して電気的仕様を満足しない回路素子情報から削除することを特徴とする請求項１又は２記載の回路動作検証装置。
【請求項５】
前記回路シミュレーション手段は、電気的仕様を満足しない素子が同じ時間に動作領域が変化している場合にはこの素子の検出結果を擬似エラーと判断して電気的仕様を満足しない回路素子情報から削除する一方、仕様を満足しない素子と電気的仕様を満足しない単体素子が同じ時間に動作領域が変化している場合についてもこの検出結果を擬似エラーの対象とすることを特徴とする請求項４記載の回路動作検証装置。
【請求項６】
半導体集積回路を構成しているMOSFET等の回路素子の接続情報データをネットリストとして記憶するネットリスト記憶手段と、回路動作をシミュレーションするために使用する電圧値又は、電流値等の入力パターンを入力パターンデータとして記憶する入力パターン記憶手段と、電気的条件に関する仕様を仕様データとして記憶する仕様データ記憶手段を有し、
前記ネットリスト記憶手段に記憶されたネットリスト、前記入力パターン記憶手段に記憶された回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターン、および前記仕様データ記憶手段に記憶された仕様を入力に受けて、所定の時間に対する回路素子の電圧値又は、電流値を計算すると共に、該計算結果及び各種回路素子情報を検証結果としてデータファイルに出力すると共に、前記データファイルに保持された検証結果を読み込み、電気的仕様を満足しない回路素子情報と、前記ネットリスト中でドレイン同士を共有している素子が同じ時間に動作領域が変化している場合には、この素子の検出結果を擬似エラーと判断し、電気的仕様を満足しない回路素子情報から削除することで擬似エラーを排除した真の検証結果を自動的に検出する、
ことを特徴とする回路動作検証方法。
【請求項７】
半導体集積回路を構成しているMOSFET等の回路素子の接続情報データをネットリストとして記憶するネットリスト記憶手段と、
前記ネットリストが寄生素子などを付加するにより構成が変わったとしてもその付加された寄生素子を削除する機能を持った寄生素子削除手段と、
回路動作をシミュレーションするために使用する電圧値又は、電流値等の入力パターンを入力パターンデータとして記憶する入力パターン記憶手段と、電気的条件に関する仕様を仕様データとして記憶する仕様データ記憶手段を有し、
前記ネットリスト記憶手段に記憶されたネットリスト、前記入力パターン記憶手段に記憶された回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターン、および前記仕様データ記憶手段に記憶された仕様を入力に受けて、所定の時間に対する回路素子の電圧値又は、電流値を計算すると共に、該計算結果及び各種回路素子情報を検証結果としてデータファイルに出力すると共に、前記データファイルに保持された検証結果を読み込み、電気的仕様を満足しない回路素子情報と、前記ネットリスト中でドレイン同士を共有している素子が同じ時間に動作領域が変化している場合には、この素子の検出結果を擬似エラーと判断し、電気的仕様を満足しない回路素子情報から削除することで擬似エラーを排除した真の検証結果を自動的に検出する、
ことを特徴とする回路動作検証方法。
【請求項８】
擬似エラーを排除した前記回路動作検証結果を得た後に、その検証結果を必要に応じて波形表示することを特徴とする請求項６又は７記載の回路動作検証方法。
【請求項９】
前記計算結果及び各種回路素子情報を前記データファイルに出力せず、内部メモリのみに保存し、電気的仕様を満足しない回路素子情報と、電気的仕様を満足しない素子が同じ時間に動作領域が変化している場合、この素子の検出結果を擬似エラーと判断して電気的仕様を満足しない回路素子情報から削除することを特徴とする請求項６又は７記載の回路動作検証方法。
【請求項１０】
電気的仕様を満足しない素子が同じ時間に動作領域が変化している場合にはこの素子の検出結果を擬似エラーと判断して電気的仕様を満足しない回路素子情報から削除する一方、電気的仕様を満足しない回路素子情報には、仕様を満足しない素子と電気的仕様を満足しない単体素子が同じ時間に動作領域が変化している場合についてもこの検出結果を擬似エラーの対象とすることを特徴とする請求項９記載の回路動作検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ等の半導体素子で構成される半導体集積回路の設計において、電気的仕様を満たしているか否かを自動で検出する回路動作検証装置および検証方法に関する。
【背景技術】
【０００２】
半導体回路製品にはIC性能品質を保つため、電圧値及び電流値等の仕様の規定がある。その仕様を守らないと、ICの品質低下や発熱等により破壊を起こしかねない。例えば、PN接合の順方向にかかる電圧は0.3Vまでと規定すると、それを超えるような電圧が印加されると、PN接合に電流が流れてしまい、漏れ電流の増大、消費電流の増大に繋がる。また、それがさらに進むと発熱により、破壊が起こる場合がある。そのため、設計されたものが仕様通りになっているか検証することが必要である。
【０００３】
また、近年半導体製造プロセスは、小面積化、低価格化を実現するため、微細化プロセスが進んでいる。そのようなプロセスを使用するアナログ回路製品開発では、寄生素子の影響を考慮する必要がある。
【０００４】
半導体集積回路の開発過程において、CAD（Computer Aided Design）を用いた半導体集積回路の設計、及びSPICE（Simulation Program with Integrated Circuit Emphasis）に代表される回路シミュレータを用いた回路動作の検証を行うのが通常であって、一般的にはHSPICEという名称の回路シミュレータを用いることが知られている。その回路シミュレータには、端子電圧が仕様を満たしているか監視する機能がある。
【０００５】
図１１は、従来の半導体集積回路の自動回路動作検証装置の全体システムの構成を示すブロック図である。図１１において検証対象となる半導体集積回路の回路図データ（ネットリスト）を記憶する回路図データ（ネットリスト）記憶部１０３と、回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターンデータを記憶する入力パターン記憶部１０２と、電気的条件データである仕様をデータとして記憶する仕様データ記憶部１０４は、それぞれが記憶しているデータを回路動作検証実行部１０１に入力する。回路動作検証実行部１０１は、入力されたそれらのデータに基づいて、所定の時間(例えば図１４の符号21に示される時間)に対する回路素子の電圧値又は、電流値を計算すると共に計算結果をファイルから成る検証結果保持部１０５に保持する。検証結果保持部１０５に保持されたデータは読み出されて波形表示部１０６上に表示される。回路動作検証実行部１０１、検証結果保持部１０５および波形表示部１０６でもって回路シミュレーション部を構成する。回路シミュレーションは、PC(Personal Computer)やWS(Workstation)等のコンピュータ上で動作するシミュレーションソフトウエアを備えて実現される。
【０００６】
図１２は、図１１に示した従来の半導体集積回路の回路動作検証装置の動作を説明するためのフローチャートである。同図においてステップを“S”と略記する。図１２では、図１１に示した回路動作検証装置が半導体集積回路の端子電圧が仕様を満たしているかを監視する処理を実行する。動作検証する回路として図１３に示すドレインを共有しているMOSFET（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）素子で構成される回路を用いるものとする。
【０００７】
図１２のステップ１においてシミュレーションを開始し、その開始時間をtime=0とする。ステップ２で、回路動作検証実行部１０１が電圧値及び電流値の計算を行い、ステップ３で回路動作検証実行部１０１が特定の回路の電圧・電流を監視し、仕様を満足するかどうか判断する。ステップ４で回路動作検証実行部１０１は仕様を満足しない場合、その時間、インスタンス名等の情報を回路動作検証実行部１０１内のメモリ（例えば内部メモリ）に格納する。ステップ６で、予め仕様で設定されている終了時間かを判定し、仕様で設定されている終了時間でない場合にはステップ２に戻り、また終了時間である場合にはステップ７に進む。ステップ７で仕様を満足しなかった情報をファイルから成る検証結果保持部１０５に出力し保持する。そしてステップ９でシミュレーションを終了する。
【０００８】
また下記特許文献１には、動作シミュレーション時にメモリに格納された電圧値、電流値に基づいて、回路素子が電圧規格、電流規格、時間的規格を満たすか否かを検証する検証方法が開示されている。
【０００９】
また下記特許文献２には、ネットリストに基づいて、ＰＮ接合を有している素子を抽出し、適切な耐圧を有していない素子を判定し、不適切な素子をエラーリストに登録する検証方法が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−１７５３４５号公報
【特許文献２】特開２０１０−１６０６８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述した従来の回路シミュレータにおける、回路を構成している素子の端子電圧、端子電流等の仕様を満たしているかを監視する機能は、実際の動作上は問題にはならない過渡的なノイズ成分を検出してしまう場合がある。
【００１２】
この過渡的なノイズは、一般に、酸化膜や空乏層などの電気的に絶縁された領域を、半導体及びアルミ配線等の金属を電極とするコンデンサ構造により蓄えられたエネルギーの充放電によって引き起こされることが知られている。
【００１３】
このとき、実際の動作上は問題にはならない過渡的なノイズ成分について仕様を満たしていないと検出されてしまう擬似エラーが大量に発生してしまい、当該擬似エラーを排除する手立てとしては目視により、全データを一つずつ検証していくしかなかった。そのため従来の回路シミュレータでは、改善すべき回路に影響する電気的仕様を満足しない回路素子を見つけにくいという欠点があった。
【００１４】
例えば図１４の符号27におけるオーバーシュートを拡大した図である図１７において、オーバーシュートの検出期間についての時間的な仕様が5nsと比較的小さい値の場合、PN接合の順バイアス仕様電圧を0.3Vとして、0.3Vを超えるオーバーシュートの発生期間が5ns前後だとすると、オーバーシュートが発生するばらつきにより擬似エラーが発生しやすくなる。
【００１５】
また、PMOS単体の基板電圧を制御する回路（不図示）において、図１８の符号40に示すように基板電圧がLowからHighに変化する直前の時間的な仕様を1μsと比較的大きな値に設定している場合、図１８の符号41に示すように、検証したPMOS素子でのドレインと基板間の順バイアス期間が0.5μsだったとすると、この場合は仕様を満たしエラーとして検出されない。しかし、図１８の符号42において、1μsの時間的な仕様を検証できていなかった別の動作モードにおいて、順バイアス期間が4μsになる場合があったとしても、仕様を満たさない回路として検出できなかったことになる。
【００１６】
さらに詳しく説明すると、閾値を変化させる目的等で基板バイアス電圧を制御する場合や起動時に、誤った信号を入力してしまう可能性があって、たとえば、通常の動作では図１８の符号41のように仕様に含まれるように動作させるが、別動作モードでは、間違って図１８の符号42のように動作させたとする。しかしこの動作モードで上述した順バイアス期間1μsまでなら許容する動作検証をしない場合、従来の時間仕様だけでは検証漏れになってしまう。このように動作モードに応じて時間仕様を設定してしまうと、全てシミュレーションで検証できた回路はよいが、検証できなかった動作モードの隠れた、仕様を満たさない回路の検出を逃してしまう場合がある。
【００１７】
図１３は、ドレインを共有しているMOSFET素子で構成される回路例を示す図である。図１３において、素子M1はPチャネルMOSFETであり、素子M2はNチャネルMOSFETであり、両素子のドレインは共通接続され、素子M1と素子M2とでインバータ回路を構成している。そして素子M1の入力in1が、High(H:5V)→Low(L:0V)に変化したとき、素子M1がONし、out電圧がLow→Highになる。このとき、in1端子への入力電圧の立ち上がり時間、素子M1、M2、M3のゲート容量、接合容量、またはoutの配線容量の影響で、out電圧が図１４の符号25に示すようなオーバーシュートを引き起こすことがある。そのときout電圧がvcc+0.3V以上になるので、仕様を0.3Vとした場合には、擬似エラーとして検出される。またこのとき、素子M2は、カットオフから飽和領域または線形領域に動作領域が変化する。PN接合順バイアスされた素子M1のドレインと、ドレインを共通にしている素子M2の動作領域が変化した時間が同じ場合は、この素子を擬似エラーと判断するか否かについて検討する必要がある。
【００１８】
図１５は、従来の回路動作検証装置によって検証される図１３に示すようなドレインを共有しているMOSFETのPN接合順バイアス検出結果例を示す図である。図１５に示される背景色が付けられた部分の検出結果は、図１４に示された時間軸におけるそれぞれの時間に徴してオーバーシュートやアンダーシュートが生じていない時間の検出結果であるにも拘わらずそのPN接合順バイアス検出結果は、オーバーシュートやアンダーシュートが生じている時間の検出結果である擬似エラーとともにPN接合順バイアス検出結果例の中に含まれて出力されていることが分かる。
【００１９】
図１６は、図１４に示された時間軸に対応して示されたMOSFETの動作状況の検出結果例を示す図である。すなわち図１６は、図１４に示された時間軸上のｔ0〜ｔ3に対応して図１３に示す素子の動作状況をインスタンス名とともに表形式に纏めたものである。
【００２０】
図２２は、本発明で検出対象としているドレインを共有しているMOSFETで構成される寄生素子を含む前の回路例であり、図２３は、図２２の回路図に寄生素子を付加した後の回路例である。符号61、62、63は寄生素子であり、これらが付加されることで、MOSFET素子M1、M2のドレインが共有しなくなる。このように寄生素子を考慮した開発をする場合、寄生素子を付加する影響でネットリストの構成が変わり、ドレインを共有しているMOSFET素子の検出ができなくなるため、擬似エラーの検出が出来ない恐れがある。
【００２１】
なお、上述した特許文献１および２のいずれにも、図１３に示すような、回路が複数のMOSFET素子で構成され、当該回路のドレインを共有している素子について同じ時間に動作領域が変化した場合にこの素子を擬似エラーと判断するか否かについての言及はなされていない。同様に図２２に示すような寄生素子を付加した回路の擬似エラーについても言及されていない。
【００２２】
上述した先行技術の問題点に鑑み本発明は、回路を構成しているMOSFET等の各素子の電圧値、電流値を監視し、電気的仕様を満たしているか否かを擬似エラーなく自動で検出可能な回路動作検証装置および検証方法を提供することをその目的とするものである。
【課題を解決するための手段】
【００２３】
上記課題を解決するために本発明の一態様は、ネットリストとしてネットリスト記憶手段と、回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターンを入力パターンデータとして記憶する入力パターン記憶手段と、電気的条件に関する仕様を仕様データとして記憶する仕様データ記憶手段と、前記ネットリスト記憶手段に記憶されたネットリスト、前記入力パターン記憶手段に記憶された回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターン、および前記仕様データ記憶手段に記憶された仕様を入力に受けて、所定の時間に対する回路素子の電圧値又は電流値を計算し、計算結果及び各種回路素子情報を検証結果としてデータファイルに出力し、該データファイルに保持された検証結果を読み込み、電気的仕様を満足しない回路素子情報と、前記ネットリスト中でドレイン同士を共有している素子が同じ時間に動作領域が変化している場合には、この素子の検出結果を擬似エラーと判断して電気的仕様を満足しない回路素子情報から削除する回路シミュレーション手段と、を備え、擬似エラーを排除した真の検証結果を自動的に検出する、ことを特徴とする。
【００２４】
また上記課題を解決するために本発明の別の一態様は、ネットリストとして記憶するネットリスト記憶手段と、前記ネットリストが寄生素子などを付加するにより構成が変わったとしてもその付加された寄生素子を削除する機能を持った寄生素子削除手段と、回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターンを入力パターンデータとして記憶する入力パターン記憶手段と、電気的条件に関する仕様を仕様データとして記憶する仕様データ記憶手段と、前記ネットリスト記憶手段に記憶されたネットリスト、前記入力パターン記憶手段に記憶された回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターン、および前記仕様データ記憶手段に記憶された仕様を入力に受けて、所定の時間に対する回路素子の電圧値又は電流値を計算し、該計算結果及び各種回路素子情報を検証結果としてデータファイルに出力すると共に、前記データファイルに保持された検証結果を読み込み、電気的仕様を満足しない回路素子情報と、前記ネットリスト中でドレイン同士を共有している素子が同じ時間に動作領域が変化している場合には、この素子の検出結果を擬似エラーと判断して電気的仕様を満足しない回路素子情報から削除する回路シミュレーション手段と、を備え、擬似エラーを排除した真の検証結果を自動的に検出する、ことを特徴とする。
【００２５】
上記において前記回路シミュレーション手段は、擬似エラー削除後の回路動作検証結果を波形表示する波形表示手段をさらに有することを特徴とする。
また上記において前記回路シミュレーション手段は、前記計算結果及び各種回路素子情報を前記データファイルに出力せず、前記回路シミュレーション手段の内部メモリのみに保存し、電気的仕様を満足しない回路素子情報と、電気的仕様を満足しない素子が同じ時間に動作領域が変化している場合、この素子の検出結果を擬似エラーと判断して電気的仕様を満足しない回路素子情報から削除することを特徴とする。
【００２６】
また上記において前記回路シミュレーション手段は、電気的仕様を満足しない素子が同じ時間に動作領域が変化している場合にはこの素子の検出結果を擬似エラーと判断して電気的仕様を満足しない回路素子情報から削除する一方、電気的仕様を満足しない回路素子情報には、仕様を満足しない素子と電気的仕様を満足しない単体素子が同じ時間に動作領域が変化している場合についてもこの検出結果を擬似エラーの対象とすることを特徴とする。
【００２７】
また上記課題を解決するために本発明のさらに別の態様は、半導体集積回路を構成しているMOSFET等の回路素子の接続情報データをネットリストとして記憶するネットリスト記憶手段と、回路動作をシミュレーションするために使用する電圧値又は、電流値等の入力パターンを入力パターンデータとして記憶する入力パターン記憶手段と、電気的条件に関する仕様を仕様データとして記憶する仕様データ記憶手段を有し、
前記ネットリスト記憶手段に記憶されたネットリスト、前記入力パターン記憶手段に記憶された回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターン、および前記仕様データ記憶手段に記憶された仕様を入力に受けて、所定の時間に対する回路素子の電圧値又は、電流値を計算すると共に、該計算結果及び各種回路素子情報を検証結果としてデータファイルに出力し、該データファイルに保持された検証結果を読み込み、電気的仕様を満足しない回路素子情報と、前記ネットリスト中でドレイン同士を共有している素子が同じ時間に動作領域が変化している場合には、この素子の検出結果を擬似エラーと判断し、電気的仕様を満足しない回路素子情報から削除することで擬似エラーを排除した真の検証結果を自動的に検出する、ことを特徴とする。
【００２８】
また上記課題を解決するために本発明のさらに別の一態様は、半導体集積回路を構成しているMOSFET等の回路素子の接続情報データをネットリストとして記憶するネットリスト記憶手段と、前記ネットリストが寄生素子などを付加するにより構成が変わったとしてもその付加された寄生素子を削除する機能を持った寄生素子削除手段と、回路動作をシミュレーションするために使用する電圧値又は、電流値等の入力パターンを入力パターンデータとして記憶する入力パターン記憶手段と、電気的条件に関する仕様を仕様データとして記憶する仕様データ記憶手段を有し、
前記ネットリスト記憶手段に記憶されたネットリスト、前記入力パターン記憶手段に記憶された回路動作をシミュレーションするために使用する電圧値又は電流値等の入力パターン、および前記仕様データ記憶手段に記憶された仕様を入力に受けて、所定の時間に対する回路素子の電圧値又は、電流値を計算すると共に、該計算結果及び各種回路素子情報を検証結果としてデータファイルに出力すると共に、前記データファイルに保持された検証結果を読み込み、電気的仕様を満足しない回路素子情報と、前記ネットリスト中でドレイン同士を共有している素子が同じ時間に動作領域が変化している場合には、この素子の検出結果を擬似エラーと判断し、電気的仕様を満足しない回路素子情報から削除することで擬似エラーを排除した真の検証結果を自動的に検出する、ことを特徴とする。
【００２９】
上記において、擬似エラーを排除した前記回路動作検証結果を得た後に、その検証結果を必要に応じて波形表示することを特徴とする。
また上記において、前記計算結果及び各種回路素子情報を前記データファイルに出力せず、内部メモリのみに保存し、電気的仕様を満足しない回路素子情報と、電気的仕様を満足しない素子が同じ時間に動作領域が変化している場合、この素子の検出結果を擬似エラーと判断して電気的仕様を満足しない回路素子情報から削除することを特徴とする。
【００３０】
また上記において、電気的仕様を満足しない素子が同じ時間に動作領域が変化している場合にはこの素子の検出結果を擬似エラーと判断して電気的仕様を満足しない回路素子情報から削除する一方、電気的仕様を満足しない回路素子情報には、仕様を満足しない素子と電気的仕様を満足しない単体素子が同じ時間に動作領域が変化している場合についてもこの検出結果を擬似エラーの対象とすることを特徴とする。
【発明の効果】
【００３１】
本発明によれば、仕様を満足しない真の検証結果を自動的に検出できるようになるため、従来大量に発生していた擬似エラーの確認作業の大幅な時間削減が可能となる。
また本発明によれば、擬似エラーを排除した検証結果を波形表示することで判定作業を支援し確認作業を大幅に軽減することができるようになる。
【００３２】
また本発明によれば、検証結果をメモリ（内部メモリ）のみに保存して処理の高速化を図ることで、シミュレーション後の検証結果の表示が素早く行われ、検証結果の確認をさらに早急に終えることが可能になる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に係る半導体集積回路の回路動作検証装置の全体システムの構成を示すブロック図である。
【図２】本発明の実施形態に係る半導体集積回路の回路動作検証装置の全体システムを実現するためのハードウェア構成を示す図である。
【図３】図１に示した本発明の実施形態に係る半導体集積回路の回路動作検証装置の第１の実施例の動作を説明するためのフローチャート（その１）である。
【図４】本発明で検出対象としているドレインを共有しているMOSFETで構成される回路例を示す図である。
【図５】一般的なMOSFET動作領域の定義例を示す図である。
【図６】図４で示した回路例の回路接続情報（ネットリスト）の例を示す図である。
【図７】本回路動作検証装置で作成するPN接合順バイアス状態として検出されたインスタンスと、そのインスタンスとドレイン同士を共通接続しているインスタンスを組み合わせた表の例を示す図である。
【図８】本発明の実施形態に係る半導体集積回路の回路動作検証装置によって擬似エラー削除後のPN接合順バイアス検出結果例を示す図である。
【図９】本回路動作検証装置で自動的に検証された結果を表示させたときのフォーム例を示す図である。
【図１０】図１に示した本発明の実施形態に係る半導体集積回路の回路動作検証装置の第２の実施例の動作を説明するためのフローチャート（その３）である。
【図１１】従来の半導体集積回路の回路動作検証装置の全体システムの構成を示すブロック図である。
【図１２】図１１に示した半導体集積回路の回路動作検証装置の全体システムの動作を説明するためのフローチャートである。
【図１３】ドレインを共有しているMOSFETで一般的な回路例を示す図である。
【図１４】仕様を0.3Vとした場合の検出、擬似エラーの例を示す図である。
【図１５】従来の回路動作検証装置によって検証される図１３に示すようなドレインを共有しているMOSFETのPN接合順バイアス検出結果例を示す図である。
【図１６】図１４に示された時間軸に対応して示されたMOSFETの動作状況の検出結果例を示す図である。
【図１７】従来技術の第１の問題点を説明するための図である。
【図１８】従来技術の第２の問題点を説明するための図である。
【図１９】図１に寄生素子削除部６０を付加した本発明の実施形態に係る半導体集積回路の回路動作検証装置の全体システムの構成を示すブロック図である。
【図２０】図１９に示した本発明の実施形態に係る半導体集積回路の回路動作検証装置の第１の実施例の動作を説明するためのフローチャート（その２）である。
【図２１】図１９に示した本発明の実施形態に係る半導体集積回路の回路動作検証装置の第２の実施例の動作を説明するためのフローチャート（その４）である。
【図２２】本発明で検出対象としているドレインを共有しているMOSFETで構成される寄生素子を含む前の回路例を示す図である。
【図２３】図２２で示した回路図に寄生素子を付加した後の回路例を示す図である。
【図２４】図２２で示した寄生素子を含む前の回路例の回路接続情報（ネットリスト）の例を示す図である。
【図２５】図２３で示した寄生素子を付加した後の回路例の回路接続情報（ネットリスト）の例を示す図である。
【図２６】図１９に示した寄生素子削除部６０の動作を説明するためのフローチャートである。
【図２７】図２６で示した寄生素子削除フローのループ１回目の例を示す図である。
【図２８】図２６で示した寄生素子削除フローのループ２回目の例を示す図である。
【図２９】図２６で示した寄生素子削除フローのループ３回目の例を示す図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態について、詳細に説明する。
図１は、本発明の実施形態に係る半導体集積回路の回路動作検証装置の全体システムの構成を示すブロック図である。図１における回路シミュレーションは、従来から知られているSPICE（Simulation Program with Integrated Circuit Emphasis）に代表される回路シミュレータで実行されているものを流用することができる。図１において、電圧、電流波形等の入力パターンデータを記憶する入力パターン記憶部２、半導体集積回路を構成しているMOSFET等の回路素子の接続情報データをネットリストとして記憶する回路図データ(ネットリスト)記憶部３、および、電圧値、電流値について検証するための仕様を仕様データとして記憶する仕様データ記憶部４を備え、それぞれに記憶されている入力パターン、ネットリストおよび仕様が回路動作検証実行部１に入力される。回路動作検証実行部１は、それらの入力データを基に回路動作検証を実行して検証結果を検証結果保持部５に出力する。そして検証結果保持部５に保持された検証結果とネットリスト記憶部３が記憶しているネットリストを擬似エラー削除部６に入力し、擬似エラーを検出する。その場合、半導体集積回路のドレインと当該ドレインの接続情報を取り出し、擬似エラーとなった検証結果を該当する半導体集積回路の素子情報から削除して出力する。擬似エラー削除部６から出力された、擬似エラーが削除された検証結果は、擬似エラー削除後の検証結果保持部７に出力され保持される。擬似エラー削除後の検証結果保持部７に保持された、擬似エラー削除後の検証結果は、必要に応じて波形表示部８に表示して擬似エラーが削除された検証結果をユーザ（オペレータ）が確認できるようにしている。本実施形態では、回路動作検証実行部１、ネットリスト記憶部３、検証結果保持部５、擬似エラー削除部６および擬似エラー削除後の検証結果保持部７でもって回路シミュレーション部を構成する。なおネットリスト記憶部３は、寄生素子の有無を考慮せずに、半導体集積回路を構成しているMOSFET等の回路素子の接続情報データをネットリストとして記憶しているものである。回路シミュレーションは、PC(Personal Computer)やWS(Workstation)等のコンピュータ上で動作するシミュレーションソフトウエアを備えて実現される。
【００３５】
図２は、上述した本発明の実施形態に係る半導体集積回路の回路動作検証装置の全体システムを実現するためのハードウェア構成を示す図である。同図に示されているように本発明の実施形態に係る半導体集積回路の回路動作検証装置は、当業者に周知のコンピュータハードウェア資源によって実現されているもので、メモリ５２や外部記憶装置５１に格納されたプログラムを実行して装置全体を制御するＣＰＵ５３と、プログラムやデータを保存するＲＯＭ，ＲＡＭなどからなるメモリ５２と、プログラムやデータを保存するためのＨＤＤ（ハードディスク）などからなる外部記憶装置５１と、マウス，キーボードなどからなる入力装置５４と、ディスプレイ、プリンタ，通信Ｉ/Ｆ（インターフェイス）などからなる出力装置５５を備え、それらがバス５６によって相互に結合されている。
【実施例１】
【００３６】
図３は、図１に示した本発明の実施形態に係る半導体集積回路の回路動作検証装置の第１の実施例の動作を説明するためのフローチャート（その１）である。同図においてステップを“S”と略記する。図１２の従来装置の動作と異なるところは、ステップ５とステップ８に素子の動作領域の変化の情報(時間、動作領域、インスタンス名等)を回路動作検証実行部１のメモリ（内部メモリ）と外部記憶装置（図２参照）に用意されたファイルとに出力し格納する部分と、ステップ１０ないし１２に回路シミュレーション実行後、検証結果から擬似エラーを削除するステップを追加したことである。これらのステップを追加することで、回路動作検証実行部１により検出されたデータの中から擬似エラーを削除して、従来大量に発生していた擬似エラーの確認作業の大幅な時間削減を図ることができる。具体的には従来の半導体集積回路の自動回路動作検証装置では検出素子数が700個であったものが、本発明の実施形態に係る半導体集積回路の回路動作検証装置の適用により18個まで大幅に削減され、確認作業を大幅に軽減することができた。
【００３７】
具体例を挙げると図４の回路に図１４の波形入出力があった場合の本発明の実施形態に係る半導体集積回路の回路動作検証装置の第１の実施例の動作を以下に説明する。
図４の回路図中のMOSFETシンボルには、M1等のシンボル名と呼ばれる情報及び、ドレイン(d)、ゲート(g)、ソース(s)、基板(sb)の各端子名が付加されている。また端子間を結ぶ配線をネットと呼び、各ネットにはin等のネット名と呼ばれる情報が付加される。さらに各シンボルには回路シミュレーションに用いるシミュレーションモデル名が付加される。また、一般的なMOSFETの動作領域の定義は、図５に示されるように、カットオフ領域、線形領域、飽和領域で示される。ここでVthは閾値電圧、Vgsはゲートとソース間電圧、Vdsはドレインとソース間電圧のことである。
【００３８】
図４に示される回路のin端子に、図１４の符号21の入力パターンが、t2の時間に5Vから0Vに変化したとき、MOSFETであるM1がOFFし、out電圧が0Vから5Vに変化する。このときin端子への入力電圧の立ち下がり時間及び、MOSFETであるM1、M2、M3のゲート容量、接合容量、さらにout端子の配線容量の影響等で、out端子電圧が図１４の符号25のようなオーバーシュートを引き起こす。そのとき、out端子電圧が5V+0.3V以上になる場合がある。このときMOSFETであるM1のドレインと基板間の接合ダイオードは仕様電圧を超えて順方向にバイアスされる。いまドレインと基板間の仕様電圧を0.3V以下とすると、仕様を満たしてないものとして通常検出されてしまう。またこのときMOSFETであるM2は、カットオフから飽和領域または線形領域に動作領域が変化している。このM1とM2の動作は当業者に良く知られているようにインバータ動作である。そして図１４の符号25のようなout端子のオーバーシュートは瞬間的なもので、通常の回路動作では問題ないので擬似エラーと扱うことができる。つまり、PN接合を順バイアスされた素子M1のドレインと、そのドレインを共通にしている素子M2の動作領域が変化した時間が同じ場合は、擬似エラーとして排除する、すなわち仕様を満たしてないものとして通常検出されても仕様を満たすものとして取り扱うことができる。こうすることで検出素子数の確認作業を大幅に減らせるようになる。
【００３９】
図４に示される回路のネットリストを図６に示す。図６の符号32はMOSFETであるM1、M2、M3のドレインのネット名である。このネット名からドレインが共通なMOSFETを探し、図７に示されるようにPN接合順バイアス状態におけるバイアスエラーで検出されたインスタンスと、そのバイアスエラーで検出されたインスタンスとドレインが共通なインスタンスの組み合わせの表を本発明の実施形態に係る半導体集積回路の回路動作検証装置においては自動的に作成し、図３のステップ１１に示すように図３のステップ７でファイル（図２の外部記憶装置５１）に出力された表から削除する。
【００４０】
またここで、図４に示すように、素子M3の基板端子をドレイン側に誤接続して場合、ソース電圧より基板電圧が常に高いため、仕様を満たせない。このとき、ソースとドレイン間に生成される寄生PN接合ダイオードに順方向電流が流れてしまい、回路動作に影響する。そしてこの場合には当然のことながら、擬似エラーではなく、仕様を満たさない検出結果として出力される。
【００４１】
いずれにしても最終的に擬似エラーが全て削除されて、図８のように擬似エラーが無く、実回路に影響する、仕様を満たさない出力のみが検出結果として出力される。
図１９は、図１に寄生素子削除部６０を付加した本発明の実施形態に係る半導体集積回路の回路動作検証装置の全体システムの構成を示すブロック図である。図１９における回路シミュレーションは、従来から知られているSPICEに代表される回路シミュレータで実行されているものを流用することができる。図１９において、電圧、電流波形等の入力パターンデータを記憶する入力パターン記憶部２、半導体集積回路を構成しているMOSFET等の回路素子の接続情報データをネットリストとして記憶する回路図データ(寄生素子を包含するネットリスト)記憶部３、および、電圧値、電流値について検証するための仕様を仕様データとして記憶する仕様データ記憶部４を備え、それぞれに記憶されている入力パターン、ネットリストおよび仕様が回路動作検証実行部１に入力される。回路動作検証実行部１は、それらの入力データを基に回路動作検証を実行して検証結果を検証結果保持部５に出力する。また、ネットリスト記憶部３が記憶しているネットリストから寄生素子削除部６０に入力し、寄生素子の無いネットリスト記憶部９を出力する。そして検証結果保持部５に保持された検証結果とネットリスト記憶部９が記憶しているネットリストを擬似エラー削除部６に入力し、擬似エラーを検出する。その場合、半導体集積回路のドレインと当該ドレインの接続情報を取り出し、擬似エラーとなった検証結果を該当する半導体集積回路の素子情報から削除して出力する。擬似エラー削除部６から出力された、擬似エラーが削除された検証結果は、擬似エラー削除後の検証結果保持部７に出力され保持される。擬似エラー削除後の検証結果保持部７に保持された、擬似エラー削除後の検証結果は、必要に応じて波形表示部８に表示して擬似エラーが削除された検証結果をユーザ（オペレータ）が確認できるようにしている。本実施形態では、回路動作検証実行部１、ネットリスト記憶部(寄生素子包含)３、検証結果保持部５、擬似エラー削除部６および擬似エラー削除後の検証結果保持部７、寄生素子の無いネットリスト記憶部９、寄生素子削除部６０でもって回路シミュレーション部を構成する。回路シミュレーションは、PC(Personal Computer)やWS(Workstation)等のコンピュータ上で動作するシミュレーションソフトウエアを備えて実現される。
【００４２】
図２０は、図１９に示した本発明の実施形態に係る半導体集積回路の回路動作検証装置の第１の実施例の別例の動作を説明するためのフローチャート（その２）である。同図においてステップを“S”と略記する。図１２の従来装置の動作と異なるところは、ステップ５とステップ８に素子の動作領域の変化の情報(時間、動作領域、インスタンス名等)を回路動作検証実行部１のメモリ（内部メモリ）と外部記憶装置（図２参照）に用意されたファイルとに出力し格納する部分と、ステップ１５にネットリストから寄生素子を削除し、寄生素子の無いネットリストを作成する部分と、ステップ１０ないし１２に回路シミュレーション実行後、検証結果から擬似エラーを削除するステップを追加したことである。これらのステップを追加することで、回路動作検証実行部１により検出されたデータの中から擬似エラーを削除して、従来大量に発生していた擬似エラーの確認作業の大幅な時間削減を図るようにしたものである。具体的には従来の半導体集積回路の自動回路動作検証装置では検出素子数が700個であったものが、本発明の実施形態に係る半導体集積回路の回路動作検証装置の適用により18個まで大幅に削減され、確認作業を大幅に軽減することができた。
【００４３】
ここで、図２２の回路に図２３のような寄生素子が付加された場合の本発明の実施形態に係る半導体集積回路のネットリストの寄生素子を削除する実施例の動作を以下に説明する。
【００４４】
寄生素子を含む前の回路例を図２２に示す。図２４は、図２２で示した回路例(寄生素子を含む前)の回路接続情報（ネットリスト）の例を示す図である。図２４の符号32はMOSFETであるM1、M2のドレインのネット名である。このネット名からドレインが共通なMOSFETを探し、図７に示されるようにPN接合順バイアス状態におけるバイアスエラーで検出されたインスタンスと、そのバイアスエラーで検出されたインスタンスとドレインが共通なインスタンスの組み合わせの表を本発明の実施形態に係る半導体集積回路の回路動作検証装置においては自動的に作成し、図３のステップ１１に示すように図３のステップ７でファイル（図２の外部記憶装置５１）に出力された表から削除する。
【００４５】
図２２に寄生素子が付加されると図２３のようになる。図２３に示す回路図上には寄生素子シンボルはRP1等のシンボル名と呼ばれる情報が付加されている。その他の情報は図４と同様のため省略する。
【００４６】
また図２５は、図２３で示した寄生素子が付加された後の回路例の回路接続情報（ネットリスト）の例を示す図である。
図２６は、図１９に示した寄生素子削除部６０を説明するためのフローチャートを示す図である。図２６においてもステップを“S”と略記する。図２６のステップ30でネットリスト読み込み、ステップ34で寄生素子(”RP”から始まるインスタンス名)を含んでいるかどうかを判定する。含んでいる場合(YES)は、ステップ31でネットリストから寄生素子を削除し、ステップ32で、ネットリスト全体に対し、寄生素子の一方の端子名に、ネットリスト上の端子名を置換する(ノード２の名前をノード１に置換)。これをループ１回目とし、その後、ステップ34に戻り、再度のループを２回目とする。寄生素子が無くなると(NO)、ステップ33でファイルに出力し、終了となる。
【００４７】
さらに詳しく説明すると、図２７は、図２６で示した寄生素子削除フローのループ１回目の例を示す図である。ループ１回目の削除フローにてRP1素子を削除し、RP2のノード１であるnet2をnet1に修正する。
【００４８】
図２８は、図２６で示した寄生素子削除フローのループ２回目の例を示す図である。ループ２回目の削除フローにてRP2素子を削除し、RP3のノード１であるoutをnet1に修正する。
【００４９】
さらに、図２９は、図２６で示した寄生素子削除フローのループ３回目の例を示す図である。ループ３回目の寄生素子削除フローにてRP3を削除し、ネットリスト上のRP3のノード２と同じ名前のＭ２のnet3をnet1に修正する。
【００５０】
このように寄生素子のあるネットリストでシミュレーション後、ネットリストから寄生素子を全て削除することで、寄生素子の影響も考慮しつつ、擬似エラー削除もできるようになる。
【００５１】
図９は、自動的に検証された結果を表示させたときのフォーム例を示す図である。図９に示すように、インスタンス名、検出時間、エラーとなったインスタンスの数等の情報を表示でき、検出されたインスタンスをユーザ（オペレータ）がチェックすることで修正することが容易である。
【実施例２】
【００５２】
本発明の実施形態に係る半導体集積回路の回路動作検証装置の全体システムの構成を示すブロック図は上記した図１と同様であるため省略する。そのうえで、本発明の実施形態に係る半導体集積回路の回路動作検証装置の第２の実施例を、上記第１の実施例に係る図３のフローチャート（その１）と本実施例に係る図１０のフローチャート（その３）を用いて説明する。なお、図１０においてもステップを“S”と略記する。
【００５３】
上記第１の実施例のネットリスト中でドレイン同士を共有している素子が同じ時間に動作領域が変化している場合、この素子の検出結果を擬似エラーとする処理するステップを、図１０のステップ１３に示すように、単体素子が同じ時間に動作領域が変化している場合についても同様の扱いとし、この単体素子の検出結果を擬似エラーとして該当する半導体集積回路の素子情報から削除するようにしたものである。
【００５４】
つまり図３の第１の実施例にかかるフローチャート（その１）のステップ１１において、MOSの状態が変化した瞬間にノイズが検出されれば、MOS単体のON/OFF動作によるノイズと判断し、このノイズが検出された該当する半導体集積回路の素子情報から擬似エラーを削除する。
【００５５】
具体的には、図１０に示す第２の実施例にかかるフローチャート（その３）のステップ１３に「MOSの状態が変化した瞬間に、検出されていれば、MOS単体のON/OFF動作によるノイズと判断し削除」するステップを付加して、MOS単体の動作領域が、カットオフ領域から線形領域もしくは飽和領域に変化した場合には、上記第１の実施例と同様に図１４の符号27のような仕様を超えるオーバーシュートが発生し、これをエラーとして検出されてしまう。したがってエラー検出された当該部分を削除することで、擬似エラーを低減することができる。
【００５６】
本発明の実施形態に係る半導体集積回路の回路動作検証装置の第２の実施例の別例を、上記本実施例に係る図１０のフローチャート（その３）と図２１のフローチャートを用いて説明する。なお、図２１においてもステップを“S”と略記する。
【００５７】
図２１の第２の実施例の別例にかかるフローチャート（その４）では、第２の実施例に係る図１０のフローチャート（その３）のステップ９のシミュレーションの終了とステップ１３の「MOSの状態が変化した瞬間に、検出されていれば、MOS単体のON/OFF動作によるノイズと判断し削除」するステップの間に、上記図２０に示した第１の実施例の別例にかかるフローチャート（その２）の「ネットリストから寄生素子を削除し、寄生素子の無いネットリストを作成する」ステップ１５を付加したものである。これにより、ネットリストから寄生素子を削除し、寄生素子の無いネットリストを作成した後に、さらに、MOS単体の動作領域が、カットオフ領域から線形領域もしくは飽和領域に変化した場合には、上記第１の実施例と同様に図１４の符号27のような仕様を超えるオーバーシュートが発生し、これをエラーとして検出されてしまう。したがってエラー検出された当該部分を削除することで、擬似エラーを低減することができる。
【符号の説明】
【００５８】
１  回路動作検証実行部
２  入力パターン記憶部
３  回路図データ(ネットリスト)記憶部
４  仕様データ記憶部
５  検証結果保持部
６  擬似エラー削除部
７  擬似エラー削除後の検証結果保持部
８  波形表示部
９  回路図データ(ネットリスト)記憶部(寄生素子なし)
10  P型MOSFET
11  N型MOSFET
12  N型MOSFET(基板ノードをドレインに誤接続したもの)
21  in端子電圧
22  out端子電圧
23  P型MOSFETのドレインノードと基板ノードのPN接合の順方向電圧値
24  N型MOSFETのドレインノードと基板ノードのPN接合の順方向電圧値
25  オーバーシュート
26  アンダーシュート
27  スイッチングの影響で発生する順バイアスの例
31  インスタンス名
32  ドレインノード
33  ゲートノード
34  ソースノード
35  基板ノード
36  モデルタイプ
40  回路動作でのP型MOSFETの基板電圧の一例
41  回路動作でのP型MOSFETのドレイン電圧(仕様範囲内)の一例
42  回路動作でのP型MOSFETのドレイン電圧(仕様範囲外)の一例
51  外部記憶装置
52  メモリ
53  ＣＰＵ
54  入力装置
55  出力装置
56  バス
52  メモリ
53  ＣＰＵ
54  入力装置
55  出力装置
56  バス
60  寄生素子削除部
61  寄生素子RP1
62  寄生素子RP2
63  寄生素子RP3
71  ノード1
72  ノード2
【図１】
2013122749.tif 000003
【図２】
2013122749.tif 000004
【図３】
2013122749.tif 000005
【図４】
2013122749.tif 000006
【図５】
2013122749.tif 000007
【図６】
2013122749.tif 000008
【図７】
2013122749.tif 000009
【図８】
2013122749.tif 000010
【図９】
2013122749.tif 000011
【図１０】
2013122749.tif 000012
【図１１】
2013122749.tif 000013
【図１２】
2013122749.tif 000014
【図１３】
2013122749.tif 000015
【図１４】
2013122749.tif 000016
【図１６】
2013122749.tif 000017
【図１７】
2013122749.tif 000018
【図１８】
2013122749.tif 000019
【図１９】
2013122749.tif 000020
【図２０】
2013122749.tif 000021
【図２１】
2013122749.tif 000022
【図２２】
2013122749.tif 000023
【図２３】
2013122749.tif 000024
【図２４】
2013122749.tif 000025
【図２５】
2013122749.tif 000026
【図２６】
2013122749.tif 000027
【図２７】
2013122749.tif 000028
【図２８】
2013122749.tif 000029
【図２９】
2013122749.tif 000030
【図１５】
2013122749.tif 000031