(57)【要約】【課題】トランジスタを備えた半導体装置において、ソース拡散層およびドレイン拡散層に配置されるコンタクトのレイアウトを好適に決定する。【解決手段】レイアウト設計装置は、ソース拡散層に設けられた第１のコンタクトのうちの隣り合うコンタクト間の間隔、および、ドレイン拡散層に設けられた第２のコンタクトのうちの隣り合うコンタクト間の間隔を第１の間隔とし、第１のコンタクトとゲート電極との間隔および第２のコンタクトとゲート電極との間隔を第２の間隔としたときに、第１の間隔が十分短い場合のトランジスタのオン電流を基準とした場合のオン電流の減少量が所定量以下となる第１の間隔の最大値を、第２の間隔およびトランジスタのゲート長に応じて決定する最大値決定部と、第１の間隔が決定した最大値に近づくように、第１および第２のコンタクトのレイアウトを調整するレイアウト調整部とを備える。【選択図】図６
2013232135.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第１のコンタクトのうちの隣り合うコンタクト間の間隔、および、前記方向に並ぶようにしてドレイン拡散層に設けられた複数の第２のコンタクトのうちの隣り合うコンタクト間の間隔を第１の間隔とし、前記複数の第１のコンタクトと前記ゲート電極との間隔および前記複数の第２のコンタクトと前記ゲート電極との間隔を第２の間隔としたときに、前記第１の間隔が十分短い場合の前記トランジスタのオン電流を基準とした場合のオン電流の減少量が所定量以下となる前記第１の間隔の最大値を、前記第２の間隔および前記トランジスタのゲート長に応じて決定する最大値決定部と、
前記第１の間隔が前記最大値に近づくように、前記複数の第１のコンタクトおよび前記複数の第２のコンタクトのレイアウトを調整するレイアウト調整部と、を備えるレイアウト設計装置。
【請求項２】
前記レイアウト調整部は、前記複数の第１のコンタクトに含まれるコンタクトと、前記複数の第２のコンタクトに含まれるコンタクトとの間隔が最大となるように、前記レイアウトを調整する、請求項１に記載のレイアウト設計装置。
【請求項３】
前記最大値決定部は、前記トランジスタの極性に応じて前記最大値を決定する、請求項２に記載のレイアウト設計装置。
【請求項４】
前記最大値決定部は、前記減少量が前記第１の間隔が十分に短い場合の前記トランジスタのオン電流の０．３％以下となるように前記最大値を決定する、請求項３に記載のレイアウト設計装置。
【請求項５】
前記第２の間隔および前記ゲート長に応じて決定された前記最大値のテーブルを保持する最大値データベースを備える、請求項３に記載のレイアウト設計装置。
【請求項６】
前記第２の間隔および前記ゲート長に応じて決定された前記最大値を所定の関数にフィッテングしたときのフィッテングパラメータを保持する最大値データベースを備える、請求項３に記載のレイアウト設計装置。
【請求項７】
前記レイアウト調整部は、前記最大値データベースに格納された前記テーブルおよび前記フィッティングパラメータの少なくともいずれかを、ＣＡＤツールのＤＲＣ機能に組み込むことで、前記レイアウトの調整を行う、請求項５または６に記載のレイアウト設計装置。
【請求項８】
トランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第１のコンタクトのうちの隣り合うコンタクト間の間隔、および、前記方向に並ぶようにしてドレイン拡散層に設けられた複数の第２のコンタクトのうちの隣り合うコンタクト間の間隔を第１の間隔とし、前記複数の第１のコンタクトと前記ゲート電極との間隔および前記複数の第２のコンタクトと前記ゲート電極との間隔を第２の間隔としたときに、前記第１の間隔が十分短い場合の前記トランジスタのオン電流を基準とした場合のオン電流の減少量が所定量以下となる前記第１の間隔の最大値を、前記第２の間隔および前記トランジスタのゲート長に応じて決定する決定工程と、
前記第１の間隔が前記最大値に近づくように、前記複数の第１のコンタクトおよび前記複数の第２のコンタクトのレイアウトを調整する調整工程と、を含むレイアウト設計方法。
【請求項９】
前記複数の第１のコンタクトに含まれるコンタクトと、前記複数の第２のコンタクトに含まれるコンタクトとの間隔が最大となるように、前記レイアウトを調整する工程を含む、請求項８に記載のレイアウト設計方法。
【請求項１０】
前記決定工程において、前記トランジスタの極性に応じて前記最大値を決定する、請求項９に記載のレイアウト設計方法。
【請求項１１】
前記決定工程において、前記減少量が前記第１の間隔が十分に短い場合の前記トランジスタのオン電流の０．３％以下となるように前記最大値を決定する、請求項１０に記載のレイアウト設計方法。
【請求項１２】
トランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第１のコンタクトのうちの隣り合うコンタクト間の間隔、および、前記方向に並ぶようにしてドレイン拡散層に設けられた複数の第２のコンタクトのうちの隣り合うコンタクト間の間隔を第１の間隔とし、前記複数の第１のコンタクトと前記ゲート電極との間隔および前記複数の第２のコンタクトと前記ゲート電極との間隔を第２の間隔としたときに、前記第１の間隔が十分短い場合の前記トランジスタのオン電流を基準とした場合のオン電流の減少量が所定量以下となる前記第１の間隔の最大値を、前記第２の間隔および前記トランジスタのゲート長に応じて決定する処理と、
前記第１の間隔が前記最大値に近づくように、前記複数の第１のコンタクトおよび前記複数の第２のコンタクトのレイアウトを調整する処理と、をコンピュータに実行させるプログラム。
【請求項１３】
前記複数の第１のコンタクトに含まれるコンタクトと、前記複数の第２のコンタクトに含まれるコンタクトとの間隔が最大となるように、前記レイアウトを調整する処理を、前記コンピュータに実行あせる、請求項１２に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レイアウト設計装置、レイアウト設計方法およびプログラムに関し、例えば、トランジスタを備えた半導体装置のレイアウト設計装置、レイアウト設計方法およびプログラムに関する。
【背景技術】
【０００２】
図１（ａ）は、半導体装置に設けられたＭＯＳ（Metal-Oxide-Semiconductor）トランジスタの構造を一例として示す断面図である。図１（ａ）を参照すると、ＭＯＳトランジスタは、例えばゲートポリシリコンから成るゲート電極１５と、酸化膜から成りゲート電極１５を覆うサイドウォール１６と、チャネルの両端に形成されたソース拡散層１１およびドレイン拡散層１２と、ソース拡散層１１およびドレイン拡散層１２のそれぞれに配置されたコンタクト１３、１４とを備える。
【０００３】
ＭＯＳトランジスタの微細化に伴って、ＭＯＳトランジスタのソース拡散層１１に配置されたソースコンタクト１１とドレイン拡散層に配置されたドレインコンタクト１２との間の寄生容量（以下、「ソース・ドレイン間容量」という。）が増大しており、ＭＯＳトランジスタの性能にも重大な影響を及ぼしている。寄生容量を削減してＭＯＳトランジスタの性能を向上させるには、ソース拡散層１１およびドレイン拡散層１２に配置されるコンタクト１３、１４の個数を削減する必要がある。
【０００４】
図１（ｂ）は、図１（ａ）のＭＯＳトランジスタの平面図である。図１（ｂ）を参照すると、各拡散層に配置されたコンタクト間の間隔（以下、「コンタクト間隔ＣＴＳ」という。）をＣＴＳ１とした場合と、ＣＴＳ２（＞ＣＴＳ１）とした場合のレイアウトが示されている。
【０００５】
図１（ｃ）は、ゲート長Ｌおよびゲート幅Ｗを一定とした場合における、ソース・ドレイン間容量と、コンタクト間隔ＣＴＳとの関係を示す図である。図１（ｃ）を参照すると、コンタクト間隔ＣＴＳを大きくするに従って、ソース・ドレイン間容量は小さくなる（ＣＴＳ１＜ＣＴＳ２、Ｃ１＞Ｃ２）。
【０００６】
また、近年、半導体装置の設計においては、コンピュータシミュレーションに基づくＣＡＤ（Computer Aided Design）ツールの役割が重要性を増している。一例として、特許文献１には、拡散層抵抗によるトランジスタの特性変動を回路シミュレーションで考慮する技術が記載されている。具体的には、拡散層抵抗をメッシュで与え、トランジスタのゲートを分割して回路網（モデル）を発生させて、回路シミュレーションに反映している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２２５５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は、本発明者によってなされたものである。
【０００９】
上述のように、近年の半導体装置では、微細化に伴ってコンタクトの寄生容量が増加している。また、寄生容量の増大が、回路性能に大きな影響を及ぼしている。ソース・ドレイン間容量を減らす方法として、図１（ｂ）に示すように、コンタクトの個数を削減する以外に、ゲート電極１５とソースコンタクト１３の間隔、および、ゲート電極１５とドレインコンタクト１４の間隔を広げる方法が考えられる。しかしながら、かかる方法によると、トランジスタの集積度が低下するという問題がある。
【００１０】
したがって、コンタクトの配置を調整して寄生容量を削減し、トランジスタ性能の向上を図るには、図１（ｂ）に示すように、各拡散層に配置されたコンタクト間の間隔であるコンタクト間隔ＣＴＳを広げ、コンタクトの個数を削減する必要がある。
【００１１】
しかしながら、コンタクト１３、１４の個数を単純に削減した場合、トランジスタのチャネル部における電流密度分布が偏り、結果として、トランジスタ性能の低下を招くおそれがある。また、この場合、トランジスタの性能低下にとどまらず、歩留まりの低下を引き起こすおそれもある。
【００１２】
図２は、ソースコンタクト１３およびドレインコンタクト１４の配置に応じて、トランジスタのチャネル部における電流密度分布が変化する様子を模式的に示す図である。図２（ａ）は、コンタクト間隔ＣＴＳがＣＴＳ１である場合の電流密度分布を示す。一方、図２（ｂ）は、コンタクト間隔ＣＴＳがＣＴＳ１よりも広いＣＴＳ２である場合の電流密度分布を示す。
【００１３】
図２（ａ）、図２（ｂ）を参照すると、ソースコンタクト１３およびドレインコンタクト１４の配置に応じて、チャネル部の電流密度分布が大きく変動している。図２（ａ）を参照すると、コンタクト間隔ＣＴＳ小さい場合には、ソース拡散層１１およびドレイン拡散層１２に十分な個数のコンタクト１３、１４が配置され、トランジスタのチャネル部における電流密度分布はほぼ一様となる。一方、図２（ｂ）を参照すると、コンタクト間隔ＣＴＳが大きい場合には、チャネル部における電流密度分布が大きく偏り、トランジスタとして駆動しない領域ΔＷが発生する。この結果、オン電流が低下ΔＩｏｎし、トランジスタの特性劣化が生じるおそれがある。
【００１４】
図３は、トランジスタのレイアウト寸法の定義を示す。図３に示すように、トランジスタのゲート長をＬとし、ゲート電極１５とソースコンタクト１３間、および、ゲート電極１５とドレインコンタクト１４間の間隔（以下「ゲート・コンタクト間隔」という。）をＣＧＳとし、ソースコンタクト１３間およびドレインコンタクト１４間の間隔、すなわちコンタクト間隔をＣＴＳとする。
【００１５】
図４および図５は、一例として、４０ｎｍプロセスで発生するオン電流の低下ΔＩｏｎを示す。図４は、チャネルがｎチャネル（ｎｃｈ）である場合を示す。一方、図５は、チャネルがｐチャネル（ｐｃｈ）である場合を示す。また、図４および図５は、ソースコンタクト１３およびドレインコンタクト１４が十分に配置されている（すなわち、コンタクト間隔ＣＴＳ最小）ときのトランジスタのオン電流をリファレンス（基準）として、各ゲート長Ｌ、ゲート・コンタクト間隔ＣＧＳ、コンタクト間隔ＣＴＳおけるオン電流Ｉｏｎの変動ΔＩｏｎを測定した結果を示す。コンタクト間隔ＣＴＳを大きくすると、オン電流の変動量（減少量）ΔＩｏｎが大きくなる。オン電流の変動量ΔＩｏｎは、ゲートＬおよびゲート・コンタクト間隔ＣＧＳの大きさに依存し、トランジスタのチャネルがｎチャネルまたはｐチャネルのいずれであるかにも依存する。
【００１６】
このように、ソース拡散層１１およびドレイン拡散層１２のそれぞれにおけるコンタクト間隔ＣＴＳを拡げた場合には、トランジスタのチャネル部の電流密度分布に偏りが生じ、オン電流が低下する等のトランジスタ性能の低下を招くおそれがある。しかし、特許文献１に記載されたシミュレーションにおいては、コンタクト間隔を拡げた場合に、トランジスタ特性が劣化することは考慮されておらず、電流密度分布の偏りによるトランジスタの特性劣化は許容されている。
【００１７】
そこで、トランジスタを備えた半導体装置のレイアウト設計において、ソース拡散層およびドレイン拡散層に配置されるコンタクトのレイアウトを好適に（例えば、半導体装置の特性を低下させることなく）決定するレイアウト設計装置、レイアウト設計方法およびプログラムを提供することが課題となる。なお、その他の課題および新規な特徴は、本明細書の記載および添付図面から明らかにされる。
【課題を解決するための手段】
【００１８】
一実施の形態によれば、レイアウト設計装置は、
トランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第１のコンタクトのうちの隣り合うコンタクト間の間隔、および、前記方向に並ぶようにしてドレイン拡散層に設けられた複数の第２のコンタクトのうちの隣り合うコンタクト間の間隔を第１の間隔とし、前記複数の第１のコンタクトと前記ゲート電極との間隔および前記複数の第２のコンタクトと前記ゲート電極との間隔を第２の間隔としたときに、前記第１の間隔が十分短い場合の前記トランジスタのオン電流を基準とした場合のオン電流の減少量が所定量以下となる前記第１の間隔の最大値を、前記第２の間隔および前記トランジスタのゲート長に応じて決定する最大値決定部と、
前記第１の間隔が前記最大値に近づくように、前記複数の第１のコンタクトおよび前記複数の第２のコンタクトのレイアウトを調整するレイアウト調整部と、を備える。
【００１９】
他の実施の形態によれば、レイアウト設計方法は、
トランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第１のコンタクトのうちの隣り合うコンタクト間の間隔、および、前記方向に並ぶようにしてドレイン拡散層に設けられた複数の第２のコンタクトのうちの隣り合うコンタクト間の間隔を第１の間隔とし、前記複数の第１のコンタクトと前記ゲート電極との間隔および前記複数の第２のコンタクトと前記ゲート電極との間隔を第２の間隔としたときに、前記第１の間隔が十分短い場合の前記トランジスタのオン電流を基準とした場合のオン電流の減少量が所定量以下となる前記第１の間隔の最大値を、前記第２の間隔および前記トランジスタのゲート長に応じて決定する決定工程と、
前記第１の間隔が前記最大値に近づくように、前記複数の第１のコンタクトおよび前記複数の第２のコンタクトのレイアウトを調整する調整工程と、を含む。
【００２０】
さらに他の実施の形態によれば、プログラムは、
トランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第１のコンタクトのうちの隣り合うコンタクト間の間隔、および、前記方向に並ぶようにしてドレイン拡散層に設けられた複数の第２のコンタクトのうちの隣り合うコンタクト間の間隔を第１の間隔とし、前記複数の第１のコンタクトと前記ゲート電極との間隔および前記複数の第２のコンタクトと前記ゲート電極との間隔を第２の間隔としたときに、前記第１の間隔が十分短い場合の前記トランジスタのオン電流を基準とした場合のオン電流の減少量が所定量以下となる前記第１の間隔の最大値を、前記第２の間隔および前記トランジスタのゲート長に応じて決定する処理と、
前記第１の間隔が前記最大値に近づくように、前記複数の第１のコンタクトおよび前記複数の第２のコンタクトのレイアウトを調整する処理と、をコンピュータに実行させる。
【００２１】
なお、プログラムは、非トランジエントなコンピュータ読み取り可能な記録媒体（non-transient computer-readable storage medium）に記録されたプログラム製品として提供することができる。
【発明の効果】
【００２２】
前記実施の形態に係るレイアウト設計装置、レイアウト設計方法およびプログラムによると、トランジスタを備えた半導体装置において、ソース拡散層およびドレイン拡散層に配置されるコンタクトのレイアウトを好適に決定することができる。
【図面の簡単な説明】
【００２３】
【図１】トランジスタの構造、および、ソース拡散層およびドレイン拡散層に配置されたコンタクトの数と寄生容量との関係を示す図である。
【図２】ソース拡散層およびドレイン拡散層に配置されたコンタクトの数と電流密度分布との関係を示す図である。
【図３】レイアウト寸法（ゲート長Ｌ、コンタクト間隔ＣＴＳ、ゲート・コンタクト間隔ＣＧＳ）の定義を示す図である。
【図４】４０ｎｍ  ｎチャネルプロセスにおけるオン電流変動量ΔＩｏｎのＬ、ＣＧＳ、ＣＴＳ依存性を示す図である。
【図５】４０ｎｍ  ｐチャネルプロセスにおけるオン電流変動量ΔＩｏｎのＬ、ＣＧＳ、ＣＴＳ依存性を示す図である。
【図６】実施形態に係るレイアウト設計装置の構成を一例として示すブロック図である。
【図７】実施形態に係るレイアウト設計装置における最大値決定部の動作を一例として示すフロー図である。
【図８】コンタクト間隔の最大値ＣＴＳｍａｘを決定するための特性抽出用のレイアウト水準（４０ｎｍプロセス）を示すテーブルである。
【図９】最大値ＣＴＳｍａｘを決定する手順を説明するための図である。
【図１０】最大値ＣＴＳｍａｘを一例として示す図である。
【図１１】関数でフィッテングした最大値ＣＴＳｍａｘを示す図である。
【図１２】実施形態に係るレイアウト設計装置におけるレイアウト調整部の動作を一例として示すフロー図である。
【図１３】レイアウト調整部によるレイアウト調整動作について説明するための図である。
【図１４】実施形態に係るレイアウト設計装置によるレイアウト設計の動作を一例として示すフロー図である。
【図１５】多段のインバータを備えたリングオシレータの構成を示す回路図である。
【図１６】図１５のインバータ１段の構成を示すレイアウト図である。
【図１７】コンタクト間隔ＣＴＳを変化させたときの、トランジスタのオン電流の変動量ΔＩｏｎおよび寄生容量（ゲート・コンタクト間容量）の変動量ΔＣを示す図である。
【図１８】コンタクト間隔ＣＴＳを変化させたときの、リングオシレータ（ＲＯＳＣ：Ring Oscillator）回路の周波数変動量を示す図である。
【発明を実施するための形態】
【００２４】
はじめに、一実施形態の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００２５】
図６は、一実施形態に係るレイアウト設計装置（２０）の構成を示すブロック図である。図６を参照すると、レイアウト設計装置（２０）は、最大値決定部（２１）およびレイアウト調整部（２２）を備える。図３は、レイアウト設計装置（２０）によって設計される半導体装置に含まれるトランジスタの構成を示すレイアウト図である。
【００２６】
図３を参照すると、最大値決定部（２１）は、トランジスタのゲート電極（１５）が延伸する方向に並ぶようにしてソース拡散層（１１）に設けられた複数の第１のコンタクト（ソースコンタクト１３）のうちの隣り合うコンタクト間の間隔、および、前記方向に並ぶようにしてドレイン拡散層（１２）に設けられた複数の第２のコンタクト（ドレインコンタクト１４）のうちの隣り合うコンタクト間の間隔を第１の間隔（コンタクト間隔ＣＴＳ）とし、複数の第１のコンタクト（１３）とゲート電極（１５）との間隔および複数の第２のコンタクト（１４）とゲート電極（１５）との間隔を第２の間隔（ゲート・コンタクト間隔ＣＧＳ）としたときに、第１の間隔（ＣＴＳ）が十分短い場合のトランジスタのオン電流を基準とした場合のオン電流の減少量が所定量以下となる第１の間隔（ＣＴＳ）の最大値（ＣＴＳｍａｘ）を、第２の間隔（ＣＧＳ）およびトランジスタのゲート長（Ｌ）に応じて決定する。レイアウト調整部（２２）は、第１の間隔（ＣＴＳ）が最大値（ＣＴＳｍａｘ）に近づくように、複数の第１のコンタクト（１３）および複数の第２のコンタクト（１４）のレイアウトを調整する。
【００２７】
レイアウト設計装置（２０）によると、トランジスタを備えた半導体装置のレイアウト設計において、ソース拡散層およびドレイン拡散層に配置されるコンタクトのレイアウトを好適に（例えば、半導体装置の特性を低下させることなく）決定することができる。すなわち、オン電流の低下量を半導体装置の特性が低下しない程度に抑えつつ、寄生容量を大幅に削減することが可能となる。また、かかるレイアウト設計装置（２０）よると、ゲート・コンタクト間容量、コンタクト数削減による電流密度分布を考慮しつつ、回路を高性能化することが可能となる。
【００２８】
レイアウト調整部（２２）は、図１３に示すように、複数の第１のコンタクトに含まれるコンタクト（１３）と、複数の第２のコンタクトに含まれるコンタクト（１４）との間隔が最大となるように、レイアウトをさらに調整することが好ましい。このとき、オン電流の低下を防ぎつつ、さらに寄生容量を削減することが可能となる。
【００２９】
また、最大値決定部（２１）は、トランジスタの極性（ｎチャネルないしｐチャネル）に応じて最大値（ＣＴＳｍａｘ）を決定することが好ましい。図４および図５に例示するように、オン電流のゲート長（Ｌ）、ゲート・コンタクト間隔（ＣＧＳ）、コンタクト間隔（ＣＴＳ）に対する依存性は、トランジスタのチャネルの極性に応じても変動するため、オン電流の減少量ΔＩｏｎが所定量以内となる最大のコンタクト間隔（ＣＴＳｍａｘ）を精度よく決定することが可能となる。
【００３０】
最大値決定部（２１）は、一例として、前記減少量が第１の間隔（ＣＴＳ）が十分に短い場合のトランジスタのオン電流の０．３％以下となるように最大値（ＣＴＳｍａｘ）を決定してもよい。オン電流の減少量が０．３％以下となる最大のコンタクト間隔ＣＴＳをＣＴＳｍａｘとすることで、例えば、図１５ないし図１８に例示した半導体装置（リングオシレータ）において最高の周波数特性が得られている。
【００３１】
図３を参照すると、レイアウト設計装置（２０）は、第２の間隔（ＣＧＳ）およびゲート長（Ｌ）に応じて決定された最大値（ＣＴＳｍａｘ）のテーブルを保持する最大値データベース（２３）を備えていてもよい。最大値データベース（２３）は、第２の間隔（ＣＧＳ）およびゲート長（Ｌ）に応じて決定された最大値（ＣＴＳｍａｘ）を所定の関数にフィッテングしたときのフィッテングパラメータを、上記テーブルの代わりに、または、上記テーブルとともに、保持するようにしてもよい。レイアウト調整部（２２）は、最大値データベース（２３）に格納されたテーブルおよびフィッティングパラメータの少なくともいずれかを、ＣＡＤツールのＤＲＣ機能に組み込むことで、上記のレイアウトの調整を行うようにしてもよい。
【００３２】
このように、最大値（ＣＴＳｍａｘ）をテーブル化ないし関数化することで、レイアウト調整部（２２）を既存のＣＡＤツールのＤＲＣ機能に基づいて実現することができる。
【００３３】
なお、図６の最大値決定部（２１）およびレイアウト調整部（２２）は、それぞれ、プログラムのモジュールとして実現するとともに、各モジュールをＣＰＵに実行させることで動作するようにしてもよい。また、最大値データベース（２３）は、コンピュータの記憶部が保持するようにしてもよい。
【００３４】
（実施形態）
実施形態に係るレイアウト設計装置について、図面を参照して説明する。図６は、本実施形態に係るレイアウト設計装置２０の構成を一例として示すブロック図である。図６を参照すると、レイアウト設計装置は、最大値決定部２１およびレイアウト調整部２２を備える。
【００３５】
レイアウト設計装置２０は、一例として、図３に示すトランジスタを含む半導体装置を設計するものとする。ソースコンタクト１３は、図３に示すように、トランジスタのゲート電極１５が延伸する方向に並ぶようにしてソース拡散層１１に設けられている。一方、ドレインコンタクト１４は、ゲート電極１５が延伸する方向に並ぶようにしてドレイン拡散層１２に設けられている。
【００３６】
ここでは、ソースコンタクト１３のうちの隣り合うコンタクト間の間隔、および、ドレインコンタクト１４のうちの隣り合うコンタクト間の間隔をコンタクト間隔ＣＴＳとする。また、ソースコンタクト１３とゲート電極１５との間隔、および、ドレインコンタクト１４とゲート電極１５との間隔を、ゲート・コンタクト間隔ＣＧＳとする。さらに、ゲート長をＬとする。
【００３７】
最大値決定部２１は、コンタクト間隔ＣＴＳが十分短い場合のトランジスタのオン電流を基準とした場合のオン電流の減少量が所定量以下となるような、コンタクト間隔ＣＴＳの最大値（「ＣＴＳｍａｘ」とする。）を、ゲート・コンタクト間隔ＣＧＳおよびゲート長Ｌに応じて決定する。
【００３８】
レイアウト調整部２２は、最大値決定部２１により決定された最大値ＣＴＳｍａｘにコンタクト間隔ＣＴＳが近づくように、ソースコンタクト１３およびドレインコンタクト１４のレイアウトを調整する。
【００３９】
図７は、最大値決定部２１の動作を一例として示すフロー図である。図７ないし図１３を参照しつつ、最大値決定部２１の動作を説明する。
【００４０】
はじめに、最大値ＣＴＳｍａｘを生成する方法について説明する。図７を参照すると、最大値決定部２１は、設計基準として最大値ＣＴＳｍａｘを決定するため、特性抽出用のレイアウトを作成する（ステップＡ１）。
【００４１】
オン電流Ｉｏｎの特性が変動し始めるコンタクト間隔ＣＴＳの値は、ゲート長Ｌ、ゲート・コンタクト間隔ＣＧＳ、チャネルｎｃｈ／ｐｃｈ毎に異なる。したがって、設計基準としてコンタクト間隔ＣＴＳの最大値ＣＴＳｍａｘを作成するために、最大値決定部２１は、ゲート長Ｌ、コンタクト間隔ＣＴＳ、ゲート・コンタクト間隔ＣＧＳ、チャネルｎｃｈ／ｐｃｈを水準振りしたレイアウトを作成する（ステップＡ１）。
【００４２】
水準を振る範囲は、ゲート長Ｌ、コンタクト間隔ＣＴＳ、ゲート・コンタクト間隔ＣＧＳとして、回路設計で使用される範囲を網羅することが好ましい。なお、オン電流Ｉｏｎの特性変動が始まるコンタクト間隔ＣＴＳが予測できている場合には、特性変動が生じる付近の水準を多く作成することが望ましい。
【００４３】
図８は、４０ｎｍノードで作成したレイアウトを例示する。図８の表中の数値の単位はｕｍである。図８を参照すると、ゲート長Ｌは、０．０４４ｕｍ，０．０６６ｕｍ，０．０８８ｕｍ，０．１７６ｕｍ，０．３５２ｕｍ，０．７０４ｕｍの６通りの値とした。また、ゲート・コンタクト間隔ＣＧＳは、０．０３３ｕｍ，０．０６６ｕｍ，０．１３２ｕｍ，０．２６４ｕｍ，０．５２８ｕｍ，１．０５６ｕｍの６通りの値とした。さらに、コンタクト間隔ＣＴＳは、０．０６６ｕｍ，０．１３２ｕｍ，０．２６４ｕｍ，０．５２８ｕｍ，１．０５６ｕｍ，２．１１２ｕ，４．２２４ｕｍの７通りの値とした。
【００４４】
次に、最大値決定部２１は、ステップＡ１で作成したレイアウトを用いて、電気特性を測定する（ステップＡ２）。なお、シリコン半導体装置を用いた実測ができない場合には、ＴＣＡＤ（Technology Computer Aided Design）シミュレーションで代用してもよい。測定するトランジスタ特性は、回路設計上重要なトランジスタ特性とすることが好ましい。一般的に、回路設計ではオン電流Ｉｏｎが重要となる。本実施形態では、トランジス特性の一例として、オン電流Ｉｏｎを考える。
【００４５】
測定したオン電流Ｉｏｎからオン電流の変動量ΔＩｏｎを抽出した結果を、図４および図５に示す。ここで、変動量ΔＩｏｎとは、コンタクト間隔ＣＴＳが最小のとき（図４、図５においてはＣＴＳ＝０．０６６ｕｍ）のオン電流Ｉｏｎをリファレンスとして、オン電流の変動量を算出したものをいう。なお、変動量ΔＩｏｎは、同一のゲート長Ｌおよびゲート・コンタクト間隔ＣＧＳの場合のオン電流Ｉｏｎをリファレンスとして算出される。
【００４６】
次に、最大値決定部２１は、ステップＡ２で測定したΔＩｏｎを用いて、設計基準値としてコンタクト間隔の最大値ＣＴＳｍａｘを決定する。最大値決定部２１は、一例として、オン電流Ｉｏｎの特性変動が始まるときのコンタクト間隔ＣＴＳの値を最大値ＣＴＳｍａｘとする。回路設計におけるオン電流のクライテリアΔＩｏｎを予め決めておく。本実施形態では、一例として、オン電流の変動量ΔＩｏｎ≦０．３％をクライテリアとする。最大値決定部２１は、このクライテリアを満たす、コンタクト間隔ＣＴＳの最大値を決定して、ＣＴＳｍａｘとする。
【００４７】
図９は、最大値ＣＴＳｍａｘの具体的な決定方法を示す。ここでは、最大値決定部２１は、ΔＩｏｎがクライテリア０．３％となるときのコンタクト間隔ＣＴＳをＣＴＳｍａｘとする。
【００４８】
図１０は、ゲート長Ｌ、ゲート・コンタクト間隔ＣＧＳ、および、チャネルｎｃｈ／ｐｃｈ毎に決定した最大値ＣＴＳｍａｘを示す。
【００４９】
最大値決定部２１は、図１０のように決定された最大値ＣＴＳｍａｘを関数によってフィッテングしてもよい。これにより、レイアウト調整部２２を既存のＣＡＤツールのＤＲＣ（Design Rule Check）スクリプトとして組み込むことが容易となる。ただし、最大値決定部２１は、決定した最大値ＣＴＳｍａｘを関数化できない場合には、最大値ＣＴＳをゲート長Ｌとおよびゲート・コンタクト間隔ＣＧＳのテーブルとして保持するようにしてもよい。この場合にも、ＤＲＣスクリプトへの組み込みが可能である。また、最大値ＣＴＳｍａｘをゲート長さＬ、ゲート・コンタクト間隔ＣＧＳのテーブルとした場合には、テーブルに保持されたＬ、ＣＧＳの中間のＬ、ＣＧＳに対するＣＴＳｍａｘの値については、一例として、線形補完で内挿して求めるようにしてもよい。
【００５０】
式１は、最大値ＣＴＳｍａｘをフィッテングするための関数を一例として示す。ここでは、最大値ＣＴＳｍａｘを、ゲート長Ｌおよびゲート・コンタクト間隔ＣＧＳの関数として表す。式１におけるパラメータａ、ｂ、ｃ、ｄ、ｅ、ｆは、フィッティングパラメータである。図１１は、式１によってフィッテングしたときの、最大値ＣＴＳｍａｘのグラフを示す。
2013232135.tif 000003
【００５１】
最大値決定部２１は、求めたＣＴＳｍａｘのテーブル、および／または、フィッティングパラメータを最大値データベース２３に格納する。
【００５２】
式（１）ないしテーブルとして求めた最大値ＣＴＳｍａｘ（Ｌ，ＣＧＳ）は、レイアウトを検証するために、ＣＡＤルールのＤＲＣに組み込むことができる。レイアウト調整部２２は、一例として、最大値ＣＴＳｍａｘ（Ｌ，ＣＧＳ）をＤＲＣに組み込むことで実現することができる。レイアウト検証用のＤＲＣツールとして、一例として、ベンダーのMentor Graphics社によって提供されているCalibre DRCを使用することができる。Calibre DRCによると、図形チェックしたいコードをルールスクリプトとして記載し、ツールを実行することで、レイアウト検証が可能となる。レイアウト検証を組み込む際には、コンタクト図形のゲート長Ｌ、ゲート・コンタクト間隔ＣＧＳ、チャネルｎｃｈ／ｐｃｈの特徴を読み取り、ゲート長Ｌ、ゲート・コンタクト間隔ＣＧＳ、チャネルｎｃｈ／ｐｃｈ毎の最大値ＣＴＳｍａｘを用いてチェックされるように組み込む。
【００５３】
上述のＤＲＣスクリプト用いると、製品レイアウトの検証が可能となる。図１２は、このようにして実現されたレイアウト調整部２２の動作を一例として示すフロー図である。レイアウト調整部２２は、製品レイアウトを検証して（ステップＢ１）、最大値ＣＴＳｍａｘによって表される設計基準を満たさない場合（ステップＢ２のＮＧ）、レイアウトを修正して、再度検証を行う。一方、レイアウト調整部２２は、製品レイアウトが最大値ＣＴＳｍａｘの設計基準値を満たす場合（ステップＢ２のＯＫ）、製品レイアウトを固定（ＦＩＸ）する。
【００５４】
レイアウト調整部２２は、ソース・ドレイン間容量が最小となるように、上記の最大値ＣＴＳｍａｘに基づく設計基準以外に、次の設計基準を適用することが好ましい。図１３は、コンタクト間隔ＣＴＳが最大値ＣＴＳｍａｘである場合に、ソースコンタクト１３とドレインコンタクト１４の間隔が最大となる場合のレイアウトを示す。
【００５５】
ソースコンタクト１３およびドレインコンタクト１４のサイズをコンタクト・サイズＣＴｓｉｚｅとする。ここで、コンタクト・サイズＣＴｓｉｚｅは、プロセス毎に異なる寸法である。ソースコンタクト１３とドレインコンタクト１４の距離（以下、「ソース・ドレイン距離ＣＴＰｓｄ」という。）が最大となり、寄生容量が最小となる場合におけるソース・ドレイン距離ＣＴＰｓｄは、以下の式２の右辺によって与えられる。
2013232135.tif 000004
【００５６】
式２の右辺は、コンタクト間隔ＣＴＳが最大値ＣＴＳｍａｘであり、ソースコンタクト１３とドレインコンタクト１４が図１３に示すように互い違いに配置されたときのソースコンタクト１３の中心とドレインコンタクト１４の中心間の距離を表す。ソースコンタクト１３とドレインコンタクト１４との距離が式２の右辺に一致する場合に、ソース・ドレイン距離ＣＴＰｓｄは最大となり、ソース・ドレイン間容量は最小となる。したがって、レイアウト調整部２２は、ソース・ドレイン距離ＣＴＰｓｄが式２の右辺に近づくように、レイアウトを調整することで、寄生容量を最小とし、回路性能の向上を図ることができる。
【００５７】
次に、本実施形態に係るレイアウト設計装置２０（図６）に基づくレイアウト設計の全体のフローについて説明する。図１４は、レイアウト設計全体の動作を一例として示すフロー図である。
【００５８】
まず、回路設計を行い（ステップＣ１）、ＳＰＩＣＥネットを生成する。回路設計については、従来技術を採用することができる。
【００５９】
次に、ステップＣ１で設計した回路のレイアウト設計を行う（ステップＣ２）。レイアウト設計する際には、コンタクト間隔ＣＴＳが最大値ＣＴＳｍａｘ以下となるようにする。
【００６０】
次に、ステップＣ２で設計したレイアウトが設計基準を満たしているかどうか、ＤＲＣ検証を行う（ステップＣ３）。ここでは、製造上問題になる図形をチェックする。すなわち、従来のＤＲＣ項目と同様の設計基準についてチェックを行う。設計基準を満たしていない場合（ステップＣ３のＮＧ）、設計基準を満たすようにレイアウト修正してから（ステップＣ４）、再度、ＤＲＣを実行する（ステップＣ３）。ステップＣ３およびステップＣ４の工程を、設計基準違反がなくなるまで繰り返す（ステップＣ３のＯＫ）。
【００６１】
次に、ステップＣ３で検証が完了したレイアウトに対して、さらに、性能検証を行う（ステップＣ５）。性能検証として、コンタクトの配置（ＣＴＳ，ＣＴＰｓｄ）を検査して、実現し得るレイアウトの中で好適なコンタクト間隔ＣＴＳおよびソース・ドレイン距離ＣＴＰｓｄとなっているかどうかをチェックする。すなわち、レイアウト調整部２２は、コンタクト間隔ＣＴＳが最大値ＣＴＳｍａｘに近い値となっており、かつ、ソース・ドレイン距離ＣＴＰｓｄが式２の右辺で与えられる最大値に近い値となっているかどうかをチェックする。
【００６２】
ステップＣ５の検証結果において、対象レイアウトが好適な配置となっていない場合として（ステップＣ５のＮＧ）、余剰なソースコンタクト１３、ドレインコンタクト１４が存在しており、コンタクト間隔ＣＴＳが最大値ＣＴＳｍａｘに達しておらず、余計な寄生容量が生じている場合、または、コンタクト間隔ＣＴＳが最大値ＣＴＳｍａｘを超えており、コンタクトが不足し、トランジスタの電流密度分布が偏っている場合などが考えられる。
【００６３】
設計基準を満たしていない場合（ステップＣ５のＮＧ）、レイアウト修正を行い（ステップＣ６）、コンタクトの配置を見直して、ステップＣ３のＤＲＣからやり直す。なお、配線配置の事情により、コンタクト間隔ＣＴＳを最大値ＣＴＳｍａｘに近づけると同時に、ソース・ドレイン距離ＣＴＰｓｄを式２の右辺に近づけることが困難な場合、少なくともコンタクト間隔ＣＴＳが最大値ＣＴＳｍａｘに近づくようにレイアウトを修正することが好ましい。コンタクト間隔ＣＴＳが最大値ＣＴＳｍａｘを超えた場合には、オン電流の大幅な変動ΔＩｏｎにより、歩留まりの悪化を引き起こし得る。したがって、ソース・ドレイン距離ＣＴＰｓｄを好適化することよりも、コンタクト間隔ＣＴＳを好適な値に調整することの方が重要となる。
【００６４】
レイアウト調整部２２は、コンタクト間隔ＣＴＳが最大値ＣＴＳｍａｘに近い値となっており、かつ、ソース・ドレイン距離ＣＴＰｓｄが式２の右辺で与えられる最大値に近い値となっている場合（ステップＣ５のＯＫ）、レイアウト設計を終了する。
【００６５】
本実施形態に係るレイアウト設計装置２０によると、次の効果がもたらされる。ソース拡散層１１およびドレイン拡散層１２に配置するコンタクト数を減らすと、トランジスタチャネル部の電流密度分布が偏り、トランジスタ特性へ影響を及ぼす（図２）。結果として、回路性能が大幅に劣化して、最悪の場合には歩留まり低下を引き起こす。本実施形態では、電流密度分布によるトランジスタ特性劣化を防ぐため、コンタクト間隔ＣＴＳが最大値ＣＴＳｍａｘ以内となるように制限を課す。最大値ＣＴＳｍａｘは、ゲート長Ｌ、ゲート・コンタクト間隔ＣＧＳ、および、チャネルｎｃｈ／ｐｃｈ毎に決定されるため、コンタクト間隔ＣＴＳに対して過不足なく制限を課すことができ、余計な面積マージン等がつかない。
【００６６】
また、ソースコンタクト１３とドレインコンタクト１４の間隔、すなわち、ソース・ドレイン距離ＣＴＰｓｄが式２の右辺に近づくようにレイアウトが決定されるため、ゲート・コンタクト間の寄生容量が小さくなる。したがって、本実施形態のレイアウト設計装置２０によって、図１４のフローに従って設計されたレイアウトは、電流密度分布の偏りによるトランジスタ特性の劣化なく、かつ、コンタクト寄生容量が小さいため、トランジスタを備えた半導体装置の性能を高性能化することが可能になる。
【００６７】
次に、本実施形態のレイアウト設計装置２０を用いて、リングオシレータ回路のレイアウト設計に行った結果を示す。図１５は、レイアウト設計の対象とされたリングオシレータの構成を示す回路図である。図１５を参照すると、リングオシレータ回路は、３１段のゲート（インバータ回路）を有する。各段のインバータにおいて、ゲート長Ｌはプロセス設計基準最小の０．０４４ｕｍとし、ゲート幅Ｗは２ｕｍとした。また、コンタクト間隔ＣＴＳは、０．０６６〜２ｕｍまでの数種類を用意した。図１６は、図１５のインバータ１段の構成を示すレイアウト図である。
【００６８】
次に、レイアウト設計結果について説明する。図１７は、コンタクト間隔ＣＴＳに応じた、インバータを構成するトランジスタのオン変動量ΔＩｏｎ、および、寄生容量（ゲート・コンタクト間容量）の変動量ΔＣのシミュレーション結果を示す。図１７を参照すると、オン電流Ｉｏｎは、コンタクト間隔ＣＴＳが増加するのに従って、電流密度分布の偏りが原因で減少する。具体的には、コンタクト間隔ＣＴＳ＝０．５ｕｍ付近から減少し始め、コンタクト間隔ＣＴＳ＝２ｕｍにおいては変動量ΔＩｏｎは−８％となる。一方、寄生容量Ｃは、コンタクト間隔ＣＴＳが増加するのに従って減少する。
【００６９】
図１８は、コンタクト間隔ＣＴＳに応じた、リングオシレータ回路の周波数変動量ΔＦｒｅｑのシミュレーション結果を示す。図１８を参照すると、周波数Ｆｒｅｑは、コンタクト間隔ＣＴＳが増加するのに従って、寄生容量Ｃが減少することに起因して増加し、コンタクト間隔ＣＴＳ＝０．５〜１．０ｕｍ付近で最大値となる。また、コンタクト間隔ＣＴＳが１．０ｕｍ以上の領域では周波数Ｆｒｅｑは減少して、コンタクト間隔ＣＴＳ＝２ｕｍでΔＦｒｅｑは＋６％になる。
【００７０】
本実施形態のレイアウト設計装置２０によると、オン電流の変動量ΔＩｏｎ≦０．３％をクライテリアとした場合、レイアウト調整部２２によって、コンタクト間隔ＣＴＳが０．５〜１．０ｕｍ付近へ調整される。したがって、本実施形態のレイアウト設計装置２０によると、リングオシレータ回路の周波数最大値が得られる。
【００７１】
なお、実施形態に係るレイアウト設計装置は、半導体装置（マイコン、ＡＳＩＣを含む。）のレイアウトを好適化して半導体装置を高性能（高速、低消費電力等）化するとともに、高歩留りを実現するために適用することができる。
【００７２】
なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７３】
１１    ソース拡散層
１２    ドレイン拡散層
１３    ソースコンタクト
１４    ドレインコンタクト
１５    ゲート電極
１６    サイドウォール
２０    レイアウト設計装置
２１    最大値決定部
２２    レイアウト調整部
２３    最大値データベース
ＣＧＳ    ゲート・コンタクト間隔
ＣＴＰｓｄ    ソース・ドレイン距離
ＣＴＳ    コンタクト間隔
Ｌ    ゲート長
Ｗ    ゲート幅
【図１】
2013232135.tif 000005
【図２】
2013232135.tif 000006
【図３】
2013232135.tif 000007
【図４】
2013232135.tif 000008
【図５】
2013232135.tif 000009
【図６】
2013232135.tif 000010
【図７】
2013232135.tif 000011
【図８】
2013232135.tif 000012
【図９】
2013232135.tif 000013
【図１０】
2013232135.tif 000014
【図１１】
2013232135.tif 000015
【図１２】
2013232135.tif 000016
【図１３】
2013232135.tif 000017
【図１４】
2013232135.tif 000018
【図１５】
2013232135.tif 000019
【図１６】
2013232135.tif 000020
【図１７】
2013232135.tif 000021
【図１８】
2013232135.tif 000022