(57)【要約】  【課題】  シリコンチップの層間絶縁膜に機械的強度の低い（脆い）ｌｏｗ−ｋ材料が用いられる構造においても、シリコンチップ上にかかる応力を軽減するような低応力のはんだバンプ接続を実現すること。  【解決手段】  正方形シリコンチップ（厚さ725μｍ）とラミネート層（厚さ1000μｍ）とが、正方形シリコンチップ上に配置されているところのlow-k層（配線層（ＢＥＯＬ）の絶縁層）を介して、正方形シリコンチップとラミネート層との間に２次元アレイ状に配置された複数のはんだバンプの溶融後の硬化により接続されている、積層体として、  正方形シリコンチップ（の４つの辺に相当する）外周から所定の割合まで内側にわたって配置された部分的な複数のはんだバンプについては、他の部分の複数のはんだバンプよりも弾性率が相対的に低くなるようにフィラーを入れて調整されている、ことを特徴とするものである。【選択図】  図３
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【特許請求の範囲】
【請求項１】
正方形シリコンチップ（厚さ725μｍ）とラミネート層（厚さ1000μｍ）とが、正方形シリコンチップ上に配置されているところのlow-k層（配線層（ＢＥＯＬ）の絶縁層）を介して、正方形シリコンチップとラミネート層との間に２次元アレイ状に配置された複数のはんだバンプの溶融後の硬化により接続されている、積層体であって、
正方形シリコンチップ（の４つの辺に相当する）外周から所定の割合まで内側にわたって配置された部分的な複数のはんだバンプについては、他の部分の複数のはんだバンプよりも弾性率が相対的に低くなるようにフィラーを入れて調整されていることを特徴とする、
積層体。
【請求項２】
正方形シリコンチップの辺の長さ（チップサイズ）が、３．０ｍｍ〜２０ｍｍ程度の範囲内であることを特徴とする、
請求項１に記載の積層体。
【請求項３】
所定の割合が、辺の外周から、辺の長さを１００パーセントとした場合の、辺の長さの３５パーセントを示す領域であることを特徴とする、
請求項１に記載の積層体。
【請求項４】
所定の割合が、辺の外周から、辺の長さを１００パーセントとした場合の、辺の長さの２５パーセントを示す領域であることを特徴とする、
請求項１に記載の積層体。
【請求項５】
積層体の製造方法であって、
ラミネート層（厚さ1000μｍ）を用意するステップと、
ラミネート層上に、複数のはんだを２次元アレイ状に配置するステップであって、正方形シリコンチップ（の４つの辺に相当する）外周から所定の割合まで内側にわたって配置された複数のはんだバンプについては、弾性率が相対的に低くなるようにフィラーを入れて調整されたはんだバンプにする、配置するステップと、
正方形シリコンチップ（厚さ725μｍ）を、正方形シリコンチップ上に配置されているところのlow-k層（配線層（ＢＥＯＬ）の絶縁層）を複数のはんだバンプに向けて、複数のはんだバンプを覆うステップと、
複数のはんだバンプを溶融させるステップと、
複数のはんだバンプを硬化させるステップとを有する、
方法。
【請求項６】
請求項５に記載の製造方法で製造された、積層体。
【請求項７】
はんだバンプを配置する方法であって、
ラミネート層（厚さ1000μｍ）または正方形シリコンチップ（厚さ725μｍ）を用意するステップと、
ラミネート層上に、または、正方形シリコンチップ上に配置されているところのlow-k層（配線層（ＢＥＯＬ）の絶縁層）を複数のはんだバンプに向けて、複数のはんだを２次元アレイ状に配置するステップであって、正方形シリコンチップ（の４つの辺に相当する）外周から所定の割合まで内側にわたって配置された複数のはんだバンプについては、弾性率が相対的に低くなるようにフィラーを入れて調整されたはんだバンプにする、配置するステップとを有する、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のはんだバンプによって接合を形成する積層体および製造方法に関する。より詳しくは、シリコンチップ上にかかる応力を軽減することを目的として、複数のはんだバンプから成るアレイにおいて、部分的に異なるはんだバンプを用いるアレイ配置上の工夫に関する。
【背景技術】
【０００２】
３次元集積化技術では、入出力（Ｉ／Ｏ））数の増加に伴って、はんだバンプ（はんだボール）の微細化（例えば、５μｍ〜４０μｍ径）が進んでいる。
【０００３】
寄生容量を減らす目的で、ＬＳＩの層間の絶縁膜にはｌｏｗ−ｋ（低い誘電率）材料が使われる。この絶縁膜によって、半導体チップの配線層（ＢＥＯＬ）を絶縁する。
【０００４】
最先端のＬＳＩでは、層間絶縁膜に機械的強度の低い（脆い）ｌｏｗ−ｋ材料（さらに低誘電率のＵＬＫを含む。）が用いられることが多くなっており、低応力のはんだバンプ接続（接合）が求められている。
【０００５】
特許文献１は、フィラー入りのはんだを使用して、接合部分近傍のクラックの発生を防止することについて説明している。
【０００６】
しかし、特許文献１がはんだバンプ単体における工夫である点で、本発明とは大きく異なる。
【０００７】
また、特許文献１においては、はんだバンプ単体の中においても、接合箇所だけにフィラーであるシリカが集中しすぎている点で、溶融と硬化のプロセスを通じての安定性に疑問が残る。
【０００８】
本発明が対象としているはんだバンプに比較すると、特許文献１が対象としているはんだバンプは、サイズ、スケールともに大きいものである。
【０００９】
特許文献１の方法に従って、本発明が対象としているような微細化の進んだ小さいスケールのはんだバンプの溶融後の硬化の処理を行おうとすると、金属間化合物（ＩＭＣ）が形成され易く、より弾性率の高い材料へと変化してしまうこともある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−２１９５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、シリコンチップの層間絶縁膜に機械的強度の低い（脆い）ｌｏｗ−ｋ材料が用いられる構造においても、シリコンチップ上にかかる応力を軽減するような低応力のはんだバンプ接続を実現することにある。
【課題を解決するための手段】
【００１２】
正方形シリコンチップ（厚さ725μｍ）とラミネート層（厚さ1000μｍ）とが、正方形シリコンチップ上に配置されているところのlow-k層（配線層（ＢＥＯＬ）の絶縁層）を介して、正方形シリコンチップとラミネート層との間に２次元アレイ状に配置された複数のはんだバンプの溶融後の硬化により接続されている、積層体として、
正方形シリコンチップ（の４つの辺に相当する）外周から所定の割合まで内側にわたって配置された部分的な複数のはんだバンプについては、他の部分の複数のはんだバンプよりも弾性率が相対的に低くなるようにフィラーを入れて調整されている、ことを特徴とするものである。
【発明の効果】
【００１３】
最大応力を２０％まで下げることが可能である。
【図面の簡単な説明】
【００１４】
【図１】図１は、はんだバンプによる積層体の構造と、その製造プロセスを示す模式図である。
【図２】図２は、混合材料の弾性率（ヤング率）について説明する図である。
【図３】図３は、正方形シリコンチップ上に２次元アレイ状に配置された複数のはんだバンプを示す図である。
【図４】図４は、本発明の効果を検証するために、有限要素法（ＦＥＭ）によるシミュレーションをするモデルを説明する図である。
【図５】図５は、有限要素法（ＦＥＭ）によるシミュレーションの結果を示す図である。
【図６】図６は、本発明を適用した、有限要素法（ＦＥＭ）によるシミュレーションの結果を示す図である。
【発明を実施するための形態】
【００１５】
図１は、はんだバンプによる積層体の構造と、その製造プロセスを示す模式図である。
図１（Ａ）は、積層体の側面図である。サイズ、スケールともに誇張して描かれている部分があることに留意されたい。
【００１６】
ラミネート層（厚さｔ＝1000μｍ）の上に、シリコンチップ（厚さｔ＝725μｍ）が３次元的に積層されているが、これらの間には複数のはんだバンプが配置されている。実際には、シリコンチップは、ほとんどの場合、（上から見ると）正方形であるが、ここでは側面図であるので、正方形であることまでは分からない。
【００１７】
図１（Ｂ）は、ひとつのはんだバンプ付近の構造を拡大した模式図である。
【００１８】
ラミネート層の上には金属パッドが設けられている。はんだバンプが溶融後に硬化することによって、はんだバンプと金属パッドとの間が機械的かつ電気的に接合される。
【００１９】
シリコンチップ上の配置は特徴的であり、low-k層という絶縁層が設けられている。これは配線層（ＢＥＯＬ）の絶縁層であり、このlow-k層を介して金属パッドが設けられている。
【００２０】
この図では、はんだバンプはシリコンチップ側の金属パッド上に（予め）配置されているが、はんだバンプがラミネート層側の金属パッド上に（予め）配置されるような態様であってもよい。
【００２１】
はんだバンプは、はんだボール等として別体として提供される場合もある。
【００２２】
積層させていくプロセスは、積層体の製造方法として具現化することもできる。積層体を製造する前準備として、はんだバンプを配置する方法としても特徴がある。
【００２３】
図１（Ｃ）は、はんだバンプの弾性率（ヤング率）をフィラーを入れて調整すること、および、はんだバンプの溶融後の硬化によって生じうる現象を説明する模式図である。
【００２４】
母体（ｍ：ｍａｔｒｉｘ）のはんだバンプの弾性率をＥｍとすると、フィラー（ｆ：ｆｉｌｌｅｒ）を入れて調整された弾性率Ｅｆは、Ｅｆ＜Ｅｍの関係となる。
【００２５】
混合材料（ｃ：ｃｏｍｐｏｓｉｔｅ）としての、はんだバンプ＋フィラーは、Ｅｃ＜Ｅｍであるが、線膨張係数（ＣＴＥ）も母体のはんだバンプよりも小さい。
【００２６】
はんだバンプを溶融させて硬化させるプロセスを経ると、はんだバンプと金属パッドとの間で金属間化合物（ＩＭＣ）が形成されてしまうこともある。
【００２７】
金属間化合物（ＩＭＣ）に状態が遷移すると、融点が高くなり、弾性率が高くなることも知られている。しかし、脆いｌｏｗ−ｋ層へかかってしまう応力の負担を考えると、弾性率が高くなることは必ずしも好ましいことではない。
【００２８】
図２は、混合材料の弾性率（ヤング率）について説明する図である。
【００２９】
図２（Ａ）のように、母体がすず（Ｓｎ）から成るはんだバンプを考え、銅（Ｃｕ）から成る金属パッドを考える。すると、これらの混合材料（Ｃ）または金属間化合物（ＩＭＣ）は、Ｃｕ−Ｓｎ系金属間化合物（Ｃｕ３Ｓｎ、Ｃｕ６Ｓｎ５）ということになる。また、フィラー（ｆ）については、シリカ（ＳｉＯ２）を考える。
【００３０】
図２（Ｂ）は、混合材料の弾性率を計算する計算式である。
【００３１】
図２（Ｃ）は、混合材料の各材料の機械的特性を表にしたものである。
【００３２】
図２（Ｄ）は、フィラーの含有率による弾性率（ヤング率）の変化を示すグラフである。図２（Ｂ）の計算式に従って導出することができる。
【００３３】
図３は、正方形シリコンチップ上に２次元アレイ状に配置された複数のはんだバンプを示す図である。図１（Ａ）に示す積層体の平面図に相当する。
【００３４】
図３（Ａ）では、はんだバンプの数を誇張してかなり少なめに模式的に描いているが、実際には、非常に多数にわたる微細なはんだバンプが、２次元平面にわたってアレイ状に並んでいる。
【００３５】
本発明では、図３（Ｂ）のように、複数のはんだを２次元アレイ状に配置するにあたって、正方形シリコンチップ（の４つの辺に相当する）外周から所定の割合まで内側にわたって配置された複数のはんだバンプについては、弾性率が相対的に低くなるようにフィラーを入れて調整されたはんだバンプにする、
【００３６】
「所定の割合」は、シリコンチップの幅（サイズ）すなわち辺と辺とを結ぶ距離を１００％（パーセント）とした場合の、ｘ（エックス）％（パーセント）を示す（部分的な）領域として表現することができる。
【００３７】
図４は、本発明の効果を検証するために、有限要素法（ＦＥＭ）によるシミュレーションをするモデルを説明する図である。
【００３８】
図４に説明している通りの、寸法（サイズ、スケール）、条件をもってモデリングして、シミュレーション（数値実験）を行っている。
【００３９】
図５は、有限要素法（ＦＥＭ）によるシミュレーションの結果を示す図である。
【００４０】
シリコンチップ上にかかる応力を軽減する目的に沿って、通常のはんだバンプを用いてシリコンチップ上にかかる最大応力を１００と正規化した場合に対し、フィラー入りのはんだバンプを用いていくと、相対的な最大応力が減っていくことが読み取れる。
【００４１】
図６は、本発明を適用した、有限要素法（ＦＥＭ）によるシミュレーションの結果を示す図である。
【００４２】
３種類のチップサイズについて、図３（Ｂ）のようにフィラー入りバンプを、部分的に異なるはんだバンプとして配置した結果、辺から３５％の領域まで（より好ましくは、辺から２５％の領域まで）フィラー入りバンプを使用すれば、最大応力を２０％まで下げることが可能であることがわかった。
【００４３】
したがって、３．０ｍｍ〜２０ｍｍ程度の範囲内（検証できている最大の範囲としては１２．６ｍｍであるが、それ以上の範囲については十分適用可能と類推できる）のチップサイズに有効であることが検証できている。
【図１】
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【図２】
2013105951.tif 000004
【図３】
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【図４】
2013105951.tif 000006
【図５】
2013105951.tif 000007
【図６】
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