(57)【要約】【課題】  正常動作と高速動作が可能な半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、制御電極を有する複数のメモリセルトランジスタ(MT)を含んだ複数のブロックを含む。第１線(CGL)は、相違するブロックのそれぞれのメモリセルトランジスタの制御電極とトランジスタを介して共通に接続され、データを消去されるメモリセルトランジスタの制御電極に電気的に接続される。電圧生成回路(9a)は、データを消去されるメモリセルトランジスタの制御電極に印加されるべき０Ｖ超の電圧を出力し、複数のブロックのうちの少なくとも２つの中のデータを消去する際に第１線に電気的に接続される。放電回路(16)は、複数のブロックのうちの少なくとも２つの中のデータを消去する際に有効化され、第１線を放電する。【選択図】      図５
2013196750.tif 000002
【特許請求の範囲】
【請求項１】
制御電極を有する複数のメモリセルトランジスタを含んだ複数のブロックと、
相違するブロックのそれぞれのメモリセルトランジスタの制御電極とトランジスタを介して共通に接続され、データを消去されるメモリセルトランジスタの制御電極に電気的に接続される第１線と、
前記データを消去されるメモリセルトランジスタの前記制御電極に印加されるべき０Ｖ超の電圧を出力し、前記複数のブロックのうちの少なくとも２つの中のデータを消去する際に前記第１線に電気的に接続される、電圧生成回路と、
前記複数のブロックのうちの少なくとも２つの中のデータを消去する際に有効化され、前記第１線を放電するための放電回路と、
を具備する半導体記憶装置。
【請求項２】
前記放電回路が、ダイオード接続された第１トランジスタを含む、
ことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記少なくとも２つのブロック中のデータを消去することが、前記半導体記憶装置中の全ブロックのうちのユーザデータ用の全ブロック中のデータを消去することである、
ことを特徴とする、請求項２に記載の半導体記憶装置。
【請求項４】
前記放電回路が、前記電圧生成回路の出力に接続されている、
ことを特徴とする、請求項３に記載の半導体記憶装置。
【請求項５】
前記放電回路が、ウェルの電位の充電完了まで、または前記ウェルの電位の放電完了まで、有効に維持される、
ことを特徴とする、請求項４に記載の半導体記憶装置。
【請求項６】
前記放電回路が、前記第１線に接続されている、
ことを特徴とする、請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
半導体メモリでは通常ユーザー動作での高速動作が求められるだけでなく、テスト工程において高速に動作することも、テスト時間短縮が図られ、生産コスト低減につながる。メモリの高速動作のために、充放電に要する時間の短縮が望まれるが、テスト工程などで同時に選択するブロックが多い場合は、電圧遷移の準備時間を多くとる必要となる。さらに、半導体メモリチップのサイズが小さいことはウェハ１枚より同時に取得できるチップ数が多くなり、生産効率を上げることができるためコストを抑えることができる。また、メモリの正しい動作も求められる。例えば、ＮＡＮＤ型フラッシュメモリ中のあるブロック中のデータ消去の際に、別ブロック中のデータ消去は抑制される必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２６２６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
正常動作と高速動作が可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による半導体記憶装置は、複数のブロックと、第１線と、電圧生成回路と、放電回路を含む。ブロックは、制御電極を有する複数のメモリセルトランジスタを含む。第１線は、相違するブロックのそれぞれのメモリセルトランジスタの制御電極とトランジスタを介して共通に接続され、データを消去されるメモリセルトランジスタの制御電極に電気的に接続される。電圧生成回路は、データを消去されるメモリセルトランジスタの制御電極に印加されるべき０Ｖ超の電圧を出力し、複数のブロックのうちの少なくとも２つの中のデータを消去する際に第１線に電気的に接続される。放電回路は、複数のブロックのうちの少なくとも２つの中のデータを消去する際に有効化され、第１線を放電する。
【図面の簡単な説明】
【０００６】
【図１】参照用のＮＡＮＤ型フラッシュメモリの一部を例示する図。
【図２】第１実施形態に係る半導体記憶装置を例示するブロック図。
【図３】ブロックの例の回路図。
【図４】ブロックの例の断面図。
【図５】第１実施形態に係る半導体記憶装置の一部を概略的に示す図。
【図６】第１実施形態に係る放電回路の例を示す図。
【図７】第１実施形態に係る放電回路の別の例を示す図。
【図８】第１実施形態に係る複数ブロックデータ消去時の主要部の電圧を示す図。
【図９】第１実施形態に係る複数ブロックデータ消去時の主要部の電圧の別の例を示す図。
【図１０】第２実施形態に係る半導体記憶装置の一部を概略的に示す図。
【図１１】第３実施形態に係る半導体記憶装置の一部を概略的に示す図。
【図１２】第３実施形態に係る放電回路の例を示す図。
【図１３】一般的なＣＧドライバの出力の一部を示す図。
【図１４】第３実施形態に係るＣＧドライバの例を示す図。
【発明を実施するための形態】
【０００７】
本発明者等は、実施形態の開発の過程において、以下に述べるような知見を得た。
【０００８】
図１は、参照用のＮＡＮＤ型フラッシュメモリの一部を例示している。ＮＡＮＤ型フラッシュメモリでは、メモリセル中のデータを消去するために、ウェルにワード線より高い電位を与えて、浮遊ゲート電極中の電子が基板へと抜き取られる。そのために、図１に示されるように、ウェル電位ＣＰＷＥＬＬが電位ＶＥＲＡに充電される。また、電圧生成回路１０１から出力される０ＶがＣＧドライバ１０２を介してＣＧ線ＣＧＬに印加される。さらに、選択ブロックでは、ブロック選択のためのＷＬ選択トランジスタ１０４がオンされてＣＧ線ＣＧＬとワード線ＷＬが電気的に接続される。一方、非選択ブロックでは、トランジスタ１０４はオフに維持されて、ワード線ＷＬはカップリングによってウェル電位ＣＰＷＥＬＬと同じ電位ＶＥＲＡに上昇する。こうして、非選択ブロックでは、ワード線ＷＬとウェルとが同じ電位に維持されてデータの消去が防止される。
【０００９】
上記のように、非選択ブロックでは、ワード線ＷＬとウェルとが同じ電位に維持されてデータの消去が防止される。しかしながら、ワード線ＷＬは、ウェルとのカップリングによって電位を維持しているのみなので、その電位はリーク電流、例えばＷＬ選択トランジスタ１０４を流れるリーク電流により容易に影響される。そこで、非選択ブロック中のＷＬ選択トランジスタ１０４にバックバイアスを印加して、リーク電流の抑制が図られることがある。バックバイアスの大きさは例えば０．５Ｖであり、そのために、ＣＧ線ＣＧＬが０．５Ｖに駆動される。このような例によれば、非選択ブロック中のＷＬ選択トランジスタ１０４のソースとドレインとの間の電位差は０ＶのＣＧ線ＣＧＬのケースよりも小さく、基板電位に対しバックバイアスがかかる。このことは、選択ブロック中のＷＬ選択トランジスタ１０４を流れるリーク電流を抑制し、ひいては非選択ブロック中でのデータ誤消去を抑制する。
【００１０】
ＮＡＮＤ型フラッシュメモリは、複数ブロックを一括して消去することもできる。特定のブロック、例えばＮＡＮＤ型フラッシュメモリの動作に必要なデータを保持するＲＯＭヒューズブロックを除く全ブロックを同時に消去できる。以下では、特定のブロックを除く複数のブロックのデータを一括して消去することを全ブロックのデータ消去と称する。全ブロックデータ消去では、図１の選択ブロックが大量になり、ひいては０．５Ｖへと充電されるＣＧ線ＣＧＬの数が大量に及ぶ。このため、ＣＧ線ＣＧＬの充放電に長時間を要する。これを避けるために、電圧生成回路１０１の能力を上げることが考えられるが、このことは回路サイズの増大につながる。また、経路抵抗を下げる目的では、ＷＬ選択トランジスタ１０４のゲート電極の幅（チャネル幅方向の長さ）を大きくすることも考えられるが、これもサイズ増大につながる。さらに、ＣＧ線ＣＧＬを０Ｖよりも高い電位に充電することを諦めることも考えられるが、非選択ブロックのデータ誤消去の課題に対処できない。全ブロック消去は、典型例としてメモリのテスト工程において行われる。テスト工程で全ブロックデータ消去の対象でないＲＯＭヒューズブロックの誤消去に対しては、データを再度書き込めばよい。したがって、全ブロックデータ消去中のデータ誤消去の課題は、テスト工程後の通常のファンクション動作においては発生しない。しかしながら、テスト工程に要する時間の増大は避けられず、やはり全ブロックデータ消去中のデータ誤消去への対処が望まれる。このように、非選択ブロックのデータ誤消去と充放電時間の抑制とを両立することが困難である。
【００１１】
以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１実施形態）
図２は、第１実施形態に係る半導体記憶装置を例示するブロック図である。図２に示されるように、半導体記憶装置（メモリ）は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、データ入出力端子５、ワード線制御回路６、制御回路７、制御信号入力端子８、電圧生成回路９を含んでいる。これらの各機能ブロックが、このように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。
【００１３】
メモリセルアレイ１は、複数のブロックを含んでいる。各ブロックは、複数のメモリセル、ワード線、ビット線等を含んでいる。ブロックは、複数のメモリセルからなる複数のページを含んでおり、詳細については後に詳述する。メモリセルアレイ１は、ビット線制御回路２、ワード線制御回路６、制御回路７、電圧生成回路９と電気的に接続されている。
【００１４】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルのデータを読み出し、ビット線を介してメモリセルの状態を検出する。また、ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルに書き込み（プログラム）電圧を印加してメモリセルにデータを書き込む。ビット線制御回路２には、カラムデコーダ３、データバッファ４、制御回路７が電気的に接続されている。
【００１５】
ビット線制御回路２はセンスアンプやデータ記憶回路等（図示せず）を含んでいる。特定のデータ記憶回路がカラムデコーダ３によって選択される。選択されたデータ記憶回路に読み出されたメモリセルのデータは、データバッファ４を介してデータ入出力端子５からメモリの外部へ出力される。データ入出力端子５は、メモリ外部の装置（例えば、ホスト、メモリコントローラなど）に接続される。データ入出力端子５は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＯＭ、アドレスＡＤＤを受け取り、またデータＤＴを受け取ったり、出力したりする。データ入出力端子５に入力された書き込みデータＤＴは、データバッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給される。コマンドＣＯＭおよびアドレスＡＤＤは、制御回路７に供給される。センスアンプは、ビット線上の電位を増幅する。
【００１６】
ワード線制御回路６は、制御回路７の制御に従ってメモリセルアレイ１内の特定のワード線を選択する。また、ワード線制御回路６は、読み出し、書き込み、あるいは消去に必要な電圧を電圧生成回路９から受け取る。ワード線制御回路６は、これらの電圧を、選択されたワード線に印加する。
【００１７】
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、ワード線制御回路６、電圧生成回路９に電気的に接続され、これらを制御する。制御回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力されるＡＬＥ（アドレスラッチイネーブル）信号等の制御信号によって制御される。また、制御回路７は、電圧生成回路９に制御信号を出力し、電圧生成回路９を制御する。
【００１８】
電圧生成回路９は、制御回路７の制御に従って、書き込み、読み出し、消去等の各動作において、メモリセルアレイ１、ワード線制御回路６等に必要な電圧を与える。電圧生成回路９は、そのような種々の電圧を生成できるように構成されている。具体的には、電圧生成回路９は、データ消去の際、電圧ＶＩＳＯ、電圧ＶＥＲＡ等を生成する。
【００１９】
図３および図４は、それぞれブロックＢｌｏｃｋの例を示す回路図および断面図である。図３には、１つのブロックＢｌｏｃｋのみが描かれている。図３および図４に示されるように、ブロックＢｌｏｃｋは、ワード線方向（ＷＬ＿Ｄｉｒｅｃｔｉｏｎ）に沿って並ぶ複数のメモリセル列（メモリセルユニット）ＭＵを含んでいる。メモリセル列ＭＵは、ビット線方向（ＢＬ＿Ｄｉｒｅｃｔｉｏｎ）に沿って延びる。メモリセル列ＭＵは、ＮＡＮＤストリングと、選択トランジスタＳ１、Ｓ２と、から構成される。ＮＡＮＤストリングは、電流経路（ソース／ドレインＳＤ）同士が相互に直列接続されている複数個（例えば３２個）のメモリセルトランジスタＭＴからなる。選択トランジスタＳ１、Ｓ２は、ＮＡＮＤストリングの両端にそれぞれ接続される。選択トランジスタＳ２の電流経路の他端はビット線ＢＬに接続され、選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続されている。
【００２０】
ワード線ＷＬ０〜ＷＬ３１は、ＷＬ方向に延び、同じ行に属する複数のメモリセルトランジスタＭＴに接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に沿って延び、ブロック内の全選択トランジスタＳ２に接続されている。セレクトゲート線ＳＧＳは、ＷＬ方向に沿って延び、ブロック内の全選択トランジスタＳ１に接続されている。
【００２１】
同じワード線ＷＬと接続されている複数のメモリセルトランジスタＭＴによるビットの集まりはページを構成する。ページごとにデータが読み出しおよび書き込みされる。１つのメモリセルが複数ビットのデータを保持可能な多値メモリセルの場合、１つのワード線に複数ページが割り当てられる。
【００２２】
メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの各交点に設けられる。メモリセルＭＴは、半導体基板内に形成されたウェル上に設けられる。メモリセルＭＴは、ウェル上に積層されたトンネル絶縁膜（図示せず）、電荷蓄積層としての浮遊電極（フローティングゲート電極）ＦＧ、ゲート間絶縁膜（図示せず）、制御電極（コントロールゲート電極）ＣＧ（ワード線ＷＬ）、ソース／ドレイン領域ＳＤを有する。メモリセルＭＴの電流経路であるソース／ドレインは、隣接するメモリセルＭＴのソース／ドレインに直列接続されている。選択トランジスタＳ１、Ｓ２は、半導体基板上に積層されたゲート絶縁膜（図示せず）、ゲート電極ＳＧＳ、ＳＧＤ、ソース／ドレイン領域ＳＤを含んでいる。
【００２３】
図５は、第１実施形態に係る半導体記憶装置の一部を概略的に示している。具体的には、図５は、図２のブロック図のいくつかの機能ブロックの一部を示している。電圧生成回路９は、種々の電圧を生成するための複数の部分を含んでおり、またこれらの複数の電圧を独立して出力することができる。そのような電圧には、少なくとも電圧ＶＩＳＯ、電源電圧ＶＤＤ、電圧ＶＥＲＡが含まれる。図５では、電圧生成回路９は、電圧ＶＩＳＯを生成するための部分（ＶＩＳＯ生成回路９ａ）を含んでいることが示されている。電圧ＶＤＤを生成するための部分、消去電圧ＶＥＲＡを生成するための部分、その他の電圧を生成するための部分は省略されている。
【００２４】
図５に示されるように、ＶＩＳＯ生成回路９ａの出力（ＶＩＳＯ）は、ＣＧドライバ１２に入力される。ＣＧドライバ１２は、図２のワード線制御回路６の一部に相当する。ＣＧドライバ１２の出力は、複数のＣＧ線ＣＧＬと接続されている。図では、１つのＣＧ線ＣＧＬの接続先のみを示している。各ＣＧ線ＣＧＬは、ｎ型の複数のＷＬ選択ＭＯＳＦＥＴ  Ｔｒ１の一端に共通に接続されている。１つのＣＧ線ＣＧＬに共通に接続されている各トランジスタＴｒ１は、対応する１つのブロックのためのものである。各トランジスタＴｒ１の他端は１つのワード線ＷＬと接続されている。説明の便宜上、以下の記述では、ページの集合からなるブロックに加え、このブロックと接続されたワード線と、このワード線と接続されたトランジスタＴｒ１と、このトランジスタＴｒ１と接続されたＣＧ線ＣＧＬを含めた構造をブロックと称する。
【００２５】
各ブロックは同数のＣＧ線（例えばＣＧ線ＣＧＬ０〜ＣＧＬ６５）を有し、各ブロック中の同じ番号のＣＧ線同士は接続されている。ＣＧ線およびそれと接続された要素の各組は、図５に１つ例示されているのと同じ要素および接続を有する。そして、ＣＧドライバ１２は、電圧生成回路１１の相違する電圧の複数の出力のうちの任意のものを任意のＣＧ線に選択的に接続できる。したがって、例えば、ある選択されたＣＧ線ＣＧＬ（例えばＣＧＬ０）について、対応する番号の各ブロック中のＣＧ線（ＣＧＬ０）を共通に電圧生成回路１１の任意の出力（例えばＶＩＳＯ生成回路９ａの出力）に接続する。
【００２６】
各トランジスタＴｒ１のゲートは、転送ゲート線１５を介して対応するブロックデコーダ１４に接続されている。ブロックデコーダ１４は、例えば図３のワード線制御回路６の一部である。制御回路７の制御に基づいて選択されたブロック用のブロックデコーダ１４は、対応するブロック中の全トランジスタＴｒ１をオンさせる。各ワード線ＷＬは、図３に記載のように、複数のメモリセルトランジスタの制御電極ＣＧに接続されている。
【００２７】
電圧生成回路９は、さらに放電回路１６を含む。放電回路１６はＶＩＳＯ生成回路９ａの出力ＶＩＳＯに接続されている。放電回路１６は制御回路９から制御信号ＣＯＮＴを受け取る。
【００２８】
放電回路１６は、図６に示される構成を有する。図６は、第１実施形態に係る放電回路の例を示している。図６に示されるように、放電回路１６は、ｎ型のＭＯＳＦＥＴ  Ｔｒ３と、ダイオード接続されたｎ型のＭＯＳＦＥＴ  Ｔｒ４を含む。トランジスタＴｒ３は、ＶＩＳＯ生成回路９ａの出力ＶＩＳＯとトランジスタＴｒ４の一端およびゲートと接続されている。トランジスタＴｒ４の他端は接地されている。トランジスタＴｒ３のゲートは、制御回路７から制御信号ＶＩＳＯ＿ＶＴＮを受け取る。信号ＶＩＳＯ＿ＶＴＮは、平時、無効論理（Ｌレベル）に維持される。また、信号ＶＩＳＯ＿ＶＴＮはレベルシフト回路により高い電圧に変換されていてもよい。
【００２９】
電圧ＶＩＳＯが大きい場合、放電回路１６は、図７に示される構成を有することが可能である。図７は、第１実施形態に係る放電回路の別の例を示している。図７に示されるように、図６のトランジスタＴｒ３に代えてトランジスタＴｒ６が設けられている。トランジスタＴｒ６は、トランジスタＴｒ３よりも高い耐圧を有する。トランジスタＴｒ６の接続は、トランジスタＴｒ３と同じである。
【００３０】
次に、図５の回路の動作について、図８を参照して説明する。図８は、第１実施形態に係る半導体記憶装置の複数ブロックデータ消去時の主要部の電圧を示している。複数ブロックデータ消去は、典型的な例として全ブロックデータ消去である。そして、全ブロックとは、上記のように、例えばＲＯＭヒューズブロック等のデータ消去を望まれないブロックを除く全ユーザブロックを指す。
【００３１】
図８の時刻ｔ１に先立って、ＶＩＳＯ生成回路９ａは、電圧ＶＩＳＯを出力する。電圧ＶＩＳＯは、データ消去時に、選択ブロック中のワード線ＷＬに印加される電圧である。具体的には、電圧ＶＩＳＯは、０Ｖより大きく、例えば０．５である。この電圧の値は、非選択ブロックのトランジスタＴｒ１に印加されることが望まれるバックバイアスの大きさに基づき、例えば同じ値である。複数ブロックデータ消去の間、非選択ブロックのトランジスタＴｒ１のゲートに印加される電圧は０Ｖに維持される。
【００３２】
時刻ｔ１において、選択ブロックの転送トランジスタＴｒ１がオンされる。トランジスタＴｒ１をオンさせるためにトランジスタＴｒ１のゲートに印加される電圧は、例えば２．５Ｖである。この結果、選択ブロックでは、ワード線ＷＬとＣＧ線ＣＧＬとが電気的に接続される。このため、選択ブロック中のワード線ＷＬは、ＣＧ線ＣＧＬを介してＶＩＳＯ生成回路９ａの出力電圧ＶＩＳＯに維持される。以降、選択ブロック中のワード線ＷＬの電位を示す線はＣＧ線ＣＧＬの電位も示す。
【００３３】
また、時刻ｔ１において、制御信号ＶＩＳＯ＿ＶＴＮが有効論理（Ｈレベル）とされる。この結果、放電回路１６が有効化される。制御信号ＶＩＳＯ＿ＶＴＮは、例えば、ウェルの放電完了（後述の時刻ｔ６）まで有効論理を維持する。放電回路１６は、ＣＧ線ＣＧＬの電位（選択ブロック中のワード線ＷＬの電位）が、トランジスタＴｒ４の閾値電圧ＶＴＮに達するまで動作を開始しない。
【００３４】
時刻ｔ２において、ＶＩＳＯ生成回路９ａは、データ消去のための電圧ＶＥＲＡのウェルへの印加を開始する。消去電圧ＶＥＲＡは、例えば２０Ｖである。この結果、ウェルの電位ＣＰＷＥＬＬは、消去電圧ＶＥＲＡに向かって上昇する。非選択ブロックでは、トランジスタＴｒ１はオフしているため、非選択ブロック中のワード線ＷＬは、ウェル電位とのカップリングにより、ウェル電位と同様に上昇する。
【００３５】
また、時刻ｔ２において、ＣＧドライバ１２は、ＶＩＳＯ生成回路９ａの出力を全てのＣＧ線ＣＧＬに接続する。上記のように、複数ブロックデータ消去では、ＣＧ線ＣＧＬを介してＶＩＳＯ生成回路９ａに接続されるワード線ＷＬの数が多数に及ぶ。このため、ＶＩＳＯ生成回路９ａは、ウェル電位とのカップリングによるＣＧ線ＣＧＬの電位上昇を抑え切れない場合がある。このような場合、ＣＧ線ＣＧＬの電位（選択ブロック中のワード線ＷＬの電位）は、時刻ｔ２から上昇を開始する。
【００３６】
ＣＧ線ＣＧＬ（選択ブロック中のワード線ＷＬ）の電位は上昇を続け、時刻ｔ３において、放電回路１６中のトランジスタＴｒ４の閾値電圧ＶＴＮに達する。すると、トランジスタＴｒ４による電圧ＶＴＮへとＣＧ線ＣＧＬを引く力が自律的に開始する。その後、ＣＧ線ＣＧＬの電位が上昇するに連れ、放電回路１６の放電能力が大きくなる。放電の開始後、ウェル電位の上昇の速度が一定である間は、ＣＧ線ＣＧＬの電位上昇は停止し、一定の値を維持する。
【００３７】
時刻ｔ４において、ウェル電位（非選択ブロック中のワード線ＷＬの電位）が消去電圧ＶＥＲＡに達し、その後、ウェル電位は時刻ｔ５まで維持される。また、ウェル電位が消去電圧ＶＥＲＡに達したことに応じて、放電回路１６は、ＣＧ線ＣＧＬを閾値電圧ＶＴＮまで放電し始める。この結果、ＣＧ線ＣＧＬは、電圧ＶＴＮまで低下する。このため、選択ブロック中ではワード線ＷＬはＣＧ線ＣＧＬを介して電圧ＶＴＮとされてデータ消去を行えるとともに、非選択ブロック中ではトランジスタＴｒ１にバックバイアスを印加して非選択ブロック中のデータの誤消去を抑制できる。
【００３８】
時刻ｔ５において、ウェルへの電圧印加が終了し、この結果、ウェル電位および非選択ブロック中のワード線ＷＬの電位は下降する。また、選択ブロック中のワード線の電位も時刻ｔ４から引き続き下降する。
【００３９】
時刻ｔ６において、ウェル電位、非選択ブロック中のワード線ＷＬの電位、選択ブロック中のワード線ＷＬの電位は、電圧ＶＩＳＯへと戻る。また、時刻ｔ６において、制御信号ＶＩＳＯ＿ＶＴＮが無効論理（Ｌレベル）とされる。こうして、複数ブロックデータ消去は終了する。
【００４０】
または、図５の回路は、図９のように動作されてもよい。図９は、第１実施形態に係る半導体記憶装置の複数ブロックデータ消去時の主要部の電圧を示している。図９は、制御信号ＶＩＳＯ＿ＶＴＮが無効論理にされるタイミングが、図８と異なる。すなわち、時刻ｔ４において、制御信号ＶＩＳＯ＿ＶＴＮは無効論理にされ、この結果、放電回路１６が無効化される。図８の例では、制御信号ＶＩＳＯ＿ＶＴＮが時刻ｔ６まで有効論理である。このため、ＣＧ線ＣＧＬの電位（選択ブロック中のワード線ＷＬの電位）は、時刻ｔ４からウェル電位が効果を始める時刻ｔ５まで、放電回路１６中のトランジスタＴｒ４の閾値電圧ＶＴＮに維持される。一方、図９の例によれば、時刻ｔ４において放電回路１６が無効化されるので、ＣＧ線ＣＧＬの電位は、ＶＩＳＯ生成回路９ａの出力電圧ＶＩＳＯに維持される。ＶＩＳＯ生成回路９ａの出力電圧ＶＩＳＯは、その大きさの制御が可能なので、この電圧ＶＩＳＯの制御を通じて、ＣＧ線ＣＧＬの電位の制御が可能である。
【００４１】
以上説明したように、第１実施形態に係る半導体記憶装置によれば、ＶＩＳＯ生成回路９ａの出力に放電回路１６が設けられている。放電回路１６は時刻ｔ２〜ｔ３の選択ワード線ＷＬの電位上昇を利用して自律的に動作開始して、ＣＧ線ＣＧＬを閾値電圧ＶＴＮへと引く。このため、ごく少ない要素の追加を通じて、非選択ブロックのトランジスタＴｒ１にバックバイアスを印加しつつ、ＣＧ線ＣＧＬを目的の電位へと制御できる。このような利点を得るのに、ＣＧ線ＣＧＬの電位を十分な能力で引くためのＶＩＳＯ生成回路９ａの強化は不要である。別の対策としてＣＧ線ＣＧＬの電位を引くために時刻ｔ１〜ｔ２を延長することも考えられるが、本実施形態によれば、そのような対策も不要である。放電回路１６は、時刻ｔ２〜ｔ３の選択ワード線ＷＬの電位上昇を利用して自律的に動作開始するからである。
【００４２】
（第２実施形態）
第２実施形態は、データ消去の際に複数のＣＧ線に相違する電圧が印加される形態に関する。
【００４３】
図１０は、第２実施形態に係る半導体記憶装置の一部を概略的に示している。具体的には、図１０は、図２のブロック図のいくつかの機能ブロックの一部を示している。図１０では、電圧生成回路９のうちの電圧ＶＤＤを生成するための部分（ＶＤＤ生成回路９ｂ）が示されている。放電回路１６の詳細を含め、第２実施形態に係る半導体記憶装置のその他の要素および接続については第１実施形態と同じである。
【００４４】
図１０に示されるように、第２実施形態では、複数ブロック（全ブロック）データ消去の際に複数のＣＧ線ＣＧＬのうちの一部の組と別の組とに相違する電圧が印加される。具体的には、例えば、奇数番号の複数ＣＧ線の組と、偶数番号の複数ＣＧ線の組とに分けられる。このような形態は、例えば半導体記憶装置のテスト工程で用いられる。図１０では、例として、偶数番号の複数ＣＧ線ＣＧＬには電圧生成回路９ａによって電圧ＶＩＳＯが印加され、奇数番号の複数ＣＧ線には電圧生成回路９ｂによって電圧ＶＤＤが印加される。そのために、ＣＧドライバ１２は、電圧生成回路９ａを偶数番号の複数ＣＧ線ＣＧＬに接続し、電圧生成回路９ｂを奇数番号の複数ＣＧ線ＣＧＬに接続する。また、選択ブロックにおいては、偶数番号の複数ＣＧ線ＣＧＬと接続されたトランジスタＴｒ１はオンされ、奇数番号の複数ＣＧ線ＣＧＬと接続されたトランジスタＴｒ１はオフに維持される。この結果、偶数番号の複数ＣＧ線ＣＧＬは、対応するワード線ＷＬと同じ電位に制御される。一方、非選択ブロックでは、トランジスタＴｒ１はみなオフに維持される。
【００４５】
このようなパターンを有する電圧の形態であっても、同じ番号のＣＧ線はブロックの選択／非選択によらずに同じ電圧へと制御される。このため、非選択ブロック中のトランジスタＴｒ１へのバックバイアスが無いと、トランジスタＴｒ１を流れるリーク電流によりデータが誤消去される可能性がある。そこで、第１実施形態と同じく、放電回路１６によってＶＩＳＯ生成回路９ａの出力（すなわち偶数番号のＣＧ線ＣＧＬ）が放電される。動作のタイミングは第１実施形態と同じである。この結果、ＶＩＳＯ生成回路９ａと接続されたＣＧ線（例えば偶数番号のＣＧ線ＣＧＬ）は、図８の時刻ｔ４から電圧ＶＴＮとなる。よって、非選択ブロック中のこのようなＣＧ線ＣＧＬと接続された転送トランジスタＴｒ１にバックバイアスが印加されることが可能である。一方、ＶＤＤ生成回路９ｂの出力と接続されたＣＧ線（例えば奇数番号のＣＧ線ＣＧＬ）は電圧ＶＤＤを印加される。よって、このようなＣＧ線ＣＧＬと接続されたトランジスタＴｒ１にも電圧ＶＤＤと電圧ＶＥＲＡにより定まる大きなバックバイアスが印加されることが可能である。こうして、非選択ブロック中のデータ誤消去は防止される。
【００４６】
以上説明したように、第２実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、ＶＩＳＯ生成回路９ａの出力に放電回路１６が設けられている。このため、第１実施形態と同じ利点を得られる。さらに、第２実施形態によれば、ワード線ＷＬにストレスをかけることができる。このような動作は、例えば製造時の欠陥をスクリーニングするためのテスト動作で用いられ、ワード線ＷＬ間ストレステストを全ブロック選択を通じて実行できる。
【００４７】
（第３実施形態）
第３実施形態は、放電回路１６の位置および詳細のバリエーションに関する。
【００４８】
図１１は、第３実施形態に係る半導体記憶装置の一部を概略的に示している。具体的には、図１１は、図２のブロック図のいくつかの機能ブロックの一部を示している。図１１に示されるように、放電回路１６は、ＣＧドライバ１２に含まれており、ＣＧドライバ１２の出力に接続されている。上記のようにＣＧドライバ１２は、複数のＣＧ線ＣＧＬ（例えばＣＧ０〜ＣＧ６５）とそれぞれ接続されている複数の出力を有する。よって、放電回路１６は、各出力に１つ設けられている。図では、１つの放電回路１６のみが示されている。
【００４９】
ＣＧ線ＣＧＬはプログラム電圧ＶＰＧＭを印加されることがある。すなわち、データ書き込みの際、選択されたワード線ＷＬと接続されるＣＧ線ＣＧＬは、ＣＧドライバ１２によって、電圧生成回路９のプログラム電圧を生成するための部分（ＶＰＧＭ生成回路）の出力に接続される。放電回路１６は、プログラム電圧ＶＰＧＭのような高電圧にも耐えられるように構成される必要がある。図１２は、第３実施形態に係る放電回路の例を示している。図１２に示されるように、放電回路１６は、第１実施形態（図６）のトランジスタＴｒ３、Ｔｒ４と同様に接続されたｎ型のＭＯＳＦＥＴ  Ｔｒ１３、Ｔｒ１４に加え、ｐ型のＭＯＳＦＥＴ  Ｔｒ１１およびｎ型のＭＯＳＦＥＴ  Ｔｒ１２を含んでいる。トランジスタＴｒ１１、Ｔｒ１２は、高い耐圧を有するデプリーション型である。トランジスタＴｒ１１、Ｔｒ１２は、ＣＧ線ＣＧＬとトランジスタＴｒ１３との間に直列接続されている。トランジスタＴｒ１１のソースはＣＧ線ＣＧＬと接続され、トランジスタＴｒ１２のソースはトランジスタＴｒ１３のドレインと接続されている。トランジスタＴｒ１１のゲートは電源電圧ＶＤＤを受け取り、トランジスタＴｒ１２のゲートは接地されている（電圧ＶＳＳに固定されている）。また、トランジスタＴｒ１３のゲートは、制御回路７から制御信号ＣＧＶＴＮを受け取る。信号ＣＧＶＴＮは、信号ＶＩＳＯ＿ＶＴＮと同じタイミングで同様に論理が変化する。
【００５０】
一般に、ＣＧドライバの出力には、その動作に必要な放電回路が設けられている場合がある。図１３は、一般的なＣＧドライバの出力の一部を示している。図１３に示されるように、ＣＧドライバ１２は、その動作に必要な放電回路２１を含んでいる。放電回路２１は、ｐ型のＭＯＳＦＥＴ  Ｔｒ２１およびｎ型のＭＯＳＦＥＴ  Ｔｒ２２、ｎ型のＭＯＳＦＥＴ  Ｔｒ２３を含んでいる。トランジスタＴｒ２１、Ｔｒ２２は、高い耐圧を有するデプリーション型である。トランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３は直列接続されている。トランジスタＴｒ２１のソースはＣＧ線ＣＧＬと接続され、トランジスタＴｒ２３のソースは接地されている。トランジスタＴｒ２１のゲートは電源電圧ＶＤＤを受け取り、トランジスタＴｒ２２のゲートは接地されている（電圧ＶＳＳに固定されている）。トランジスタＴｒ２３のゲートは、制御信号ＣＧＶＳＳを受け取る。第３実施形態に係る放電回路１６は、このような放電回路２１の一部の要素を共用することが可能である。
【００５１】
図１４は、第３実施形態に係るＣＧドライバの例を示している。図１４に示されるように、放電回路１６は、放電回路２１の一部であるトランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３と、トランジスタＴｒ３、Ｔｒ４を含んでいる。トランジスタＴｒ３のドレインはトランジスタＴｒ２２のソースに接続されている。信号ＣＧＶＳＳは、ＣＧドライバ１２中のロジック回路Ｌから出力される。ロジック回路Ｌは、制御回路７から制御信号を受け取り、制御信号に基づいてＣＧＶＳＳを出力する。すなわち、ロジック回路Ｌは、制御信号に基づいて、ＶＩＳＯ生成回路９ａの出力または他の電圧が特定のＣＧ線に供給されるように、信号ＣＧＶＳＳを出力する。トランジスタＴｒ３、Ｔｒ４のその他のノードの接続は、図１３と同じである。このように、トランジスタＴｒ２１、Ｔｒ２２は放電回路１６、２１で共用される。高耐圧トランジスタは一般に大きなサイズを有するので、高耐圧トランジスタが共用されることを通じて放電回路１６の付加によるレイアウトサイズの増大を、図１２の例よりも抑制できる。
【００５２】
第３実施形態の説明で記述された点以外の全ての点（例えば要素、接続、動作）については第１実施形態と同じである。また、第３実施形態を第２実施形態に組み合わせることも可能である。
【００５３】
以上説明したように、第３実施形態に係る半導体記憶装置によれば、ＣＧ線ＣＧＬの出力に放電回路１６が設けられている。放電回路１６は、第１実施形態と同じく自律的に動作開始して、放電回路１６によって電圧ＶＴＮへと引かれる。よって、第１実施形態と同じ利点を得られる。また、第３実施形態によれば、放電回路１６がＣＧ線ＣＧＬに接続されているので、第１実施形態よりもＣＧ線ＣＧＬの電位制御（放電）を素早く行うことができる。
【００５４】
その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【符号の説明】
【００５５】
１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データバッファ、５…データ入出力端子５、６…ワード線制御回路、７…制御回路、８…制御信号入力端子、９…電圧生成回路、９ａ…ＶＩＳＯ生成回路、１２…ＣＧドライバ、１４…ブロックデコーダ、１６…放電回路、ＣＧＬ…ＣＧ線、ＷＬ…ワード線、Ｔｒ１、Ｔｒ３、Ｔｒ４、Ｔｒ６、Ｔｒ２１、Ｔｒ２２、Ｔｒ２３…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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