(57)【要約】      （修正有）【課題】データの誤読み出しを低減する半導体記憶装置を提供する。【解決手段】電圧ＶＨＳＡ（＝第１電圧ＶＤＤ）が供給され、ビット線に第１電流を供給可能な第１トランジスタ２４と、前記ビット線に流れる電流を検知し、前記ビット線に接続されたメモリセルの保持データを読み出す検知部ＳＥＮと、検知部に第１電圧ＶＤＤまたはこの第１電圧よりも大きな第２電圧ＶＸ２ＳＡのいずれか電圧を転送可能な第２トランジスタ３０とを具備し、ビット線に第１電流を流しつつ、第２トランジスタが検知部ＳＥＮを第１電圧ＶＤＤ又は第２電圧ＶＸ２ＳＡのいずれかに充電する。【選択図】図５
2013232264.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧が供給され、ビット線に第１電流を供給可能な第１トランジスタと、
前記ビット線に接続されたメモリセルの保持データを読み出す検知部と、
前記第１電圧と略同値であって、前記第１電圧と供給源が異なる第２電圧、及びこの第２電圧よりも大きな第３電圧が供給され、前記検知部に前記第２電圧または前記第３電圧のいずれか電圧を転送可能な第２トランジスタと
を具備し、
前記ビット線に前記第１電流を流しつつ、前記第２トランジスタが前記検知部を前記第２電圧又は前記第３電圧のいずれか前記電圧に充電する
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２トランジスタに前記第２電圧又は前記第３電圧のいずれか前記電圧を出力する選択回路を更に備える
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記選択回路は、前記第２電圧又は前記第３電圧のいずれか前記電圧を、前記第２トランジスタに出力する第３トランジスタを含み、
前記第３トランジスタは、ｎチャネル型ＭＯＳトランジスタである
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
電流経路の一端が、前記第１トランジスタの電流経路の一端に接続され、前記検知部の前記電圧を前記ビット線に接続可能な第３トランジスタと、
電流経路の一端が、前記第１トランジスタの電流経路の一端及び前記第３トランジスタの電流経路の一端に接続され、前記ビット線を所定の電圧にクランプする第４トランジスタと、
を更に具備し、
前記第３トランジスタがオン状態とされると、前記第１トランジスタの電流経路の一端及び前記第４トランジスタの電流経路の一端が前記検知部に電気的に接続される
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
第１電圧が供給され、第１電流駆動力を有する第１トランジスタが第１電流をビット線に転送することと、
前記第１電流を前記ビット線に流しつつ、前記第１電圧とは異なる供給源である第２電圧を受け、前記ビット線に流れる電流を検知する検知部に第２トランジスタが前記第２電圧を転送することで前記検知部を充電することと、
前記検知部と前記ビット線とを接続した後、前記検知部の前記電位に応じて読み出しデータをラッチ回路に転送することと
を具備する半導体記憶装置の読み出し方法。
【請求項６】
選択回路が前記第２電圧を選択し、前記第２トランジスタに前記第２電圧を出力すること
を更に備える請求項５記載の半導体記憶装置の読み出し方法。
【請求項７】
前記検知部の電位が前記第２電圧に達した時点で、前記選択回路は前記第２電圧の出力を停止すること
を更に備える請求項６記載の半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、データの誤読み出しを低減する半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリには、メモリセルの保持データを読み出すセンスアンプが設けられる。このセンスアンプは、ビット線に接続される検知部を備え、この検知部はビット線の電位に応じたデータを検知する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３０８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、データの誤読み出しを低減する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置によれば、第１電圧が供給され、ビット線に第１電流を供給可能な第１トランジスタと、前記ビット線に接続されたメモリセルの保持データを読み出す検知部と、前記第１電圧と略同値であって、前記第１電圧と供給源が異なる第２電圧、及びこの第２電圧よりも大きな第３電圧が供給され、前記検知部に前記第２電圧または前記第３電圧のいずれか電圧を転送可能な第２トランジスタとを具備し、前記ビット線に前記第１電流を流しつつ、前記第２トランジスタが前記検知部を前記第２電圧又は前記第３電圧のいずれか前記電圧に充電する。
【０００６】
また実施形態に係る半導体記憶装置の読み出し方法によれば、第１電圧が供給され、第１電流駆動力を有する第１トランジスタが第１電流をビット線に転送することと、前記第１電流を前記ビット線に流しつつ、前記第１電圧とは異なる供給源である第２電圧を受け、前記ビット線に流れる電流を検知する検知部に第２トランジスタが前記第２電圧を転送することで前記検知部を充電することと、前記検知部と前記ビット線とを接続した後、前記検知部の前記電位に応じて読み出しデータをラッチ回路に転送することとを具備する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成例。
【図２】第１実施形態に係るメモリセルの閾値分布。
【図３】第１実施形態に係る電圧発生回路の詳細な構成例。
【図４】第１実施形態に係るＤＡＣの詳細な構成例。
【図５】第１実施形態に係るセンスアンプの詳細な構成例。
【図６】第１実施形態に係る読み出し動作の概念図。
【図７】第１実施形態に係る読み出し動作を示したタイムチャート。
【図８】第１実施形態のセンスアンプにおいて、センスマージンを拡大可能であることを示した概念図。
【図９】変形例に係るセンスアンプの構成例。
【図１０】変形例に係る読み出し動作を示したタイムチャート。
【図１１】第１実施形態に係るセンスアンプの詳細な構成例。
【図１２】変形例に係る書き込み動作を示したタイムチャート。
【図１３】変形例に係る書き込み動作を示したタイムチャート。
【図１４】変形例に係る読み出し動作を示したタイムチャート。
【発明を実施するための形態】
【０００８】
以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００９】
[第１の実施形態]  
本実施形態では、ＮＡＮＤストリングを充電する経路と、センスアンプの検知部を充電する経路とを分離することで、センスアンプの検知部（後述する、ノードＳＥＮ）の電位バラつきを抑制し、また例え外部からの供給電源が１．８Ｖであっても昇圧回路を用いることで検知部の電位を上昇させて（“１”データの）読み出しマージンを確保するものである。
【００１０】
図１を用いて本実施形態に係る半導体記憶装置の全体構成例について説明する。  
１．＜全体構成例＞  
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデータ２、データ入出力回路３、制御部４、センスアンプ５、及び電圧発生回路６を備える。
【００１１】
１−１．＜メモリセルアレイ１＞  
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
【００１２】
メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１３】
メモリセルＭＣの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルＭＣは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
【００１４】
またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１５】
同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００１６】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。
【００１７】
１−２．＜メモリセルＭＣの閾値分布＞  
図２を用いて上記メモリセルＭＣの閾値分布について説明する。図２は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルＭＣの数を示したグラフである。
【００１８】
図示するように、各々のメモリセルＭＣは、例えば２値（2-levels）のデータ（１ビットデータ：閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータ）を保持できる。また、メモリセルＭＣは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。
【００１９】
１−３．＜周辺回路＞  
図１に戻って、周辺回路について説明する。  
１−３−１．＜ロウデコーダ２＞  
ロウデコーダ２は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部４から与えられるブロック選択信号をデコードし、その結果に基づいてブロックＢＬＫを選択する。次いで、選択したブロックＢＬＫ内の各ワード線ＷＬに対し書き込み電圧、読み出し電圧、及び消去電圧のいずれか電圧を転送する。具体的には、ロウデコーダ２は書き込み電圧として、書き込み対象のメモリセルＭＣに選択書き込み電圧（以下、電圧Ｖｐｇｍ）を転送し、それ以外のメモリセルＭＣに非選択書き込み電圧（以下、電圧Ｖｐａｓｓ）を転送する。
【００２０】
また、ロウデコーダ２は、読み出し電圧として、読み出し対象のメモリセルＭＣに選択読み出し電圧（以下、Ｖｃｇｒ）を転送し、それ以外のメモリセルＭＣに非選択読み出し電圧（以下、電圧Ｖｒｅａｄ）を転送する。
【００２１】
また、消去時には、選択ブロックＢＬＫを貫通する全ワード線ＷＬにゼロ電位を転送する。なお、この際、メモリセルＭＣが配置される半導体基板（ウェル領域）には、正の高電圧が印加される。
【００２２】
１−３−２．＜データ入出力回路３＞  
データ入出力回路３は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部４へ出力する。またデータ入出力回路３は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ５へと出力する。データをホストへ出力する際は、制御部４の制御に基づき、センスアンプ５が増幅したデータを、データ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。
【００２３】
１−３−３．＜制御部４＞  
制御部４は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路３を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部４はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。制御部４は、前述したブロック選択信号をロウデコーダ２に出力する。また、制御部４はカラム選択信号をセンスアンプ５に出力する。カラム選択信号とは、センスアンプ５のカラム方向を選択する信号である。
【００２４】
また、制御部４には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部４は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路３へと供給された信号がアドレスであるのか、データであるのかを区別する。
【００２５】
また、制御部４は、センスアンプ５を構成する各トランジスタへの信号供給タイミングを制御する。
【００２６】
１−３−４．＜センスアンプ５＞  
データの読み出し時において、センスアンプ５はビット線ＢＬに定電流を流し、ビット線ＢＬの電位が安定した後のメモリセルＭＣが流す電流を直接センスする。このため、センスアンプ５は、全ビット線ＢＬに対して一括読み出しが出来る。またメモリセルＭＣの有するデータによりビット線ＢＬに流れる電流値が決まる。つまり、ビット線ＢＬに接続されたセンスアンプ５による“１”、または“０”の判定はこのメモリセルＭＣが流す電流の値の相違により決定される。なお、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。センスアンプ５の構成については後に述べる。
【００２７】
１−３−５．＜電圧発生回路６＞  
電圧発生回路６は、外部電圧（以下、電圧Ｖｃｃ）を受け、制御部４に応じて電圧Ｖｐｇｍ、電圧Ｖｐａｓｓ、電圧Ｖｃｇｒ、電圧Ｖｒｅａｄ、及び電圧Ｖｅｒａを発生し、これら電圧をロウデコーダ２に転送する。また、電圧発生回路６は、外部電圧Ｖｃｃを受け、電圧ＶＤＤ、電圧ＶＨＳＡ（＝電圧ＶＤＤ）、電圧ＶＸ２、及び電圧ＶＸ２ＳＡを発生させる。以下、図３を用いて電圧ＶＤＤ、電圧ＶＨＳＡ、電圧ＶＸ２、及び電圧ＶＸ２ＳＡを発生させる構成について説明する。
【００２８】
＜電圧発生回路６の構成＞  
図３に示すように電圧発生回路６は、電圧ＶＤＤ、電圧ＶＨＳＡ、電圧ＶＸ２、及び電圧ＶＸ２ＳＡを発生させる構成を備える。すなわち、電圧発生回路６は、ＶＤＤ ｇｅｎｅｒａｔｏｒ６−１、ＶＨＳＡ ｇｅｎｅｒａｔｏｒ６−２、Ｒｅｇｕｌａｔｏｒ６−３、Ｐｕｍｐ６−４、及びＤＡＣ６−５を備える。
【００２９】
ＶＤＤ ｇｅｎｅｒａｔｏｒ６−１は外部電圧Ｖｃｃを受け、これに基づき内部電圧ＶＤＤを発生させる。更にＶＨＳＡ ｇｅｎｅｒａｔｏｒ６−２は外部電圧Ｖｃｃを受け、これに基づき電圧ＶＨＳＡ（上記の通り、電圧ＶＤＤと同値）を発生させる。
【００３０】
Ｒｅｇｕｌａｔｏｒ６−３は、電圧Ｖｃｃを受け、これを所望の規則に従って昇圧または降圧した電圧をＰｕｍｐ６−４に出力する。Ｐｕｍｐ６−４は、Ｒｅｇｕｌａｔｏｒ６−３が出力した電圧を電圧ＶＸ２（＞ＶＤＤ）に昇圧する。ＤＡＣ（digital to analog converter）６−５は、Ｐｕｍｐ６−４からの電圧ＶＸ２を受け、電圧ＶＸ２ＳＡ（電圧ＶＤＤ＜電圧ＶＸ２ＳＡ＜電圧ＶＸ２）を発生させる。なお、Ｐｕｍｐ６−４は、ＶＤＤ ｇｅｎｅｒａｔｏｒ６−１が生成した電圧ＶＤＤに基づき、ＶＸ２を生成しても良い。
【００３１】
＜ＤＡＣ６−５の構成例＞  
図４を用いて、ＤＡＣ６−５の構成例について説明する。図４に示すように、ＤＡＣ６−５は、比較器１１、抵抗素子１２及び１３を備える。比較器１１は、Ｐｕｍｐ回路６−４が出力した電圧ＶＸ２を受け、電圧ＶＲＥＦとＮｍｏｎの電位とが一致するよう出力電圧を制御する。このとき比較器１１は、電圧ＶＸ２ＳＡをノードＮｏｕｔに出力する。また、抵抗素子１２の一端は、ノードＮｏｕｔに接続され、他端はノードＮｍｏｎに接続される。抵抗素子１３の一端は、ノードＮｍｏｎに接続され、他端は接地される。
【００３２】
３−１．＜センスアンプ５＞  
次に図５を用いてセンスアンプ５の詳細な構成について説明する。図５に示すようにセンスアンプ５は、ｎチャネル型ＭＯＳトランジスタ２０〜２３、２５、２６、２８〜４０、及び４６、４７、ｐチャネル型ＭＯＳトランジスタ２４、及び４１〜４５、並びにキャパシタ素子２７を備える。なお、以下ではＭＯＳトランジスタの閾値電位ＶｔｈにそのＭＯＳトランジスタの参照符号を付すことでＭＯＳトランジスタの閾値電位を表す。例えば、ＭＯＳトランジスタ２２の閾値電位はＶｔｈ２２とする。
【００３３】
ＭＯＳトランジスタ２０の電流経路の一端はビット線ＢＬに接続され、他端はノードＮ１に接続され、ゲートには制御部４によって制御される信号ＢＬＳが供給される。信号ＢＬＳは、読み出し動作、書き込み動作の際、“Ｈ”レベルとされ、ビット線ＢＬとセンスアンプ５とを接続可能とする信号である。
【００３４】
なお、センスアンプを構成し、以下説明する各ＭＯＳトランジスタのゲートに供給される信号についても、ＭＯＳトランジスタ２０のゲートに供給される信号ＢＬＳと同様に制御部４によって制御される。
【００３５】
ＭＯＳトランジスタ２１の電流経路の一端はノードＮ１に接続され、他端は接地（電圧ＶＬＳＡ）され、ゲートには信号ＸＬＬが供給される。ＭＯＳトランジスタ２２の電流経路の一端はノードＮ１に接続され、他端はＳＣＯＭに接続され、ゲートには信号ＢＬＣが供給される。信号ＢＬＣとはビット線ＢＬを所定の電位にクランプするための信号である。仮にＭＯＳトランジスタ２２に信号ＢＬＣ＝（Ｖｂｌｃ＋Ｖｔｈ２２）が与えられると、ビット線ＢＬの電位は、電圧Ｖｂｌｃとなる。
【００３６】
ＭＯＳトランジスタ２３の電流経路の一端はＳＣＯＭに接続され、他端はＭＯＳトランジスタ２４の一端に接続され、ゲートには信号ＢＬＸ（電圧（Ｖｂｌｃ＋Ｖｔｈ２３＋ＢＬＣ２ＢＬＸ））が供給される。
【００３７】
従って、“１”データ読み出しの際、ＳＣＯＭの電位は、電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）とされる（後述する）。
【００３８】
なお、電圧ＢＬＣ２ＢＬＸとは、ＳＣＯＭに電圧ＶＨＳＡを確実に転送するためのカードバンド電圧であり、ＭＯＳトランジスタ２３の電流駆動力をＭＯＳトランジスタ２２のよりも上げるための電圧である。例えば信号ＢＬＸ＜信号ＢＬＣとされると、ビット線ＢＬに供給する電圧が信号ＢＬＸに律速してしまう。これを防ぐため信号ＢＬＸの電圧は電圧ＢＬＣよりも高い電圧とされる。
【００３９】
また、ＭＯＳトランジスタ２４の電流経路の他端には電圧ＶＨＳＡが供給され、ゲートには信号ＩＮＶ_Ｓが供給される。なお、このＭＯＳトランジスタ２４は省略しても良い。ここで、信号ＩＮＶ_Ｓとは、後述するＳＤＬの保持データに応じて変化する信号である。
【００４０】
ＭＯＳトランジスタ２５の電流経路の一端は、ノードＳＣＯＭに接続され、他端はＳＥＮ（検知部）に接続され、ゲートには信号ＸＸＬ（Ｖｂｌｃ＋Ｖｔｈ２５＋ＢＬＣ２ＢＬＸ＋ＢＬＸ２ＸＸＬ）が供給される。なお、ＭＯＳトランジスタ２５のゲートには、ＭＯＳトランジスタ２３よりも電圧ＢＬＸ２ＸＸＬだけ大きな電圧が供給される。ここで、電圧ＢＬＸ２ＸＸＬとは、ＳＥＮに蓄積された電荷をＳＣＯＭに転送するためのガードバンド電圧である。
【００４１】
ここで、信号ＢＬＣ、信号ＢＬＸ、及び信号ＸＸＬの間には、信号ＢＬＣ＜信号ＢＬＸ＜信号ＸＸＬなる電圧関係が成り立つ。つまり、ＭＯＳトランジスタ２３よりもＭＯＳトランジスタ２５の電流駆動力の方が大きい。これは、“１”データをセンスする際、ＭＯＳトランジスタ２３が流す電流よりもＭＯＳトランジスタ２５が流す電流を大きくすることで、ノードＳＥＮの電位を優先的にビット線ＢＬに流すためである。
【００４２】
引き続き、構成について説明する。ＭＯＳトランジスタ２６の電流経路の一端はＳＣＯＭに接続され、他端は接地（電圧ＳＲＣＧＮＤ）され、ゲートには信号ＩＮＶ_Ｓが供給される。
【００４３】
また後述するが、本実施形態のセンスアンプ５で採用するＬｏｃｋｏｕｔ読み出しにおいて、このＭＯＳトランジスタ２６をオン状態とすることでビット線ＢＬを接地電位とする。
【００４４】
またキャパシタ素子２７の一方の電極には、ノードＮ２でクロックＣＬＫ（＝電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ））が供給され、他方の電極はノードＳＥＮに接続される。このクロックＣＬＫは、ノードＳＥＮの電位をブーストするための機能を有する。ＭＯＳトランジスタ２８の電流経路の一端はノードＮ２に接続され、ゲートには信号ＳＥＮが供給される。つまり、このノードＳＥＮの電位に応じてＭＯＳトランジスタ２８がオン・オフする。ＭＯＳトランジスタ２９の電流経路の一端は、ＭＯＳトランジスタ２８の他端と接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＳＴＢが供給される。ＭＯＳトランジスタ３０の電流経路の一端はノードＳＥＮに接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＢＬＱ（＝電圧（ＶＸ２ＳＡ＋Ｖｔｈ３０＋Ｖα）が供給される。ここで、電圧Ｖαとは、後述するＭＯＳトランジスタ３７から転送される電圧ＶＸ２ＳＡを確実にノードＳＥＮに転送するために追加された電圧（ガードバンド電圧）である。以下説明する、信号ＬＰＣにおける電圧Ｖαついても同様で、ガードバンドとして機能する電圧である。
【００４５】
ＭＯＳトランジスタ３１の電流経路の一端はノードＳＥＮに接続され、ゲートには信号ＬＳＬが供給される。またＭＯＳトランジスタ３２の電流経路の一端は、ＭＯＳトランジスタ３１の電流経路の他端に接続され、電流経路の他端は、接地（電圧ＶＬＳＡ）され、ゲートはノードＮ３に接続される。これらＭＯＳトランジスタ３１及び３２は、データを演算するためのトランジスタである。
【００４６】
ＭＯＳトランジスタ３３の電流経路の一端はノードＮ３に接続され、他端はノードＬＡＴ_Ｓに接続され、ゲートには信号ＳＴＬが供給される。ＭＯＳトランジスタ３６の電流経路の一端はノードＮ３に接続され、電流経路の他端はＤＢＵＳ（必要に応じて接地電位）に接続され、ゲートには信号ＤＳＷが供給される。ＭＯＳトランジスタ３７の電流経路の一端はノードＮ４に接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＬＰＣ（＝電圧（ＶＸ２ＳＡ＋Ｖｔｈ３７＋Ｖα））が供給される。ここで、ＭＯＳトランジスタ３７をｎチャネル型ＭＯＳトランジスタとする。仮にｐチャネル型ＭＯＳトランジスタであると、ウェル作成など製造工程に余計な手間が掛かる。具体的には、ｐ−ｗｅｌｌ拡散層に電圧ＶＸ２ＳＡが印加され、ｎ−ｗｅｌｌに電圧ＶＤＤが印加されると、ｐ−ｗｅｌｌ拡散層からｎ−ｗｅｌｌへとフォワード電圧が掛かってしまう。このため、ｎ−ｗｅｌｌを電圧ＶＸ２ＳＡ以上の電圧とする必要があり、他のｎ−ｗｅｌｌと隔離する必要がある。これは、レイアウトの拡大を招く。このような手間が掛かることから、ｎチャネル型ＭＯＳトランジスタを使用する。なお、ノードＮ３が接続される配線をＬＢＵＳと呼ぶこともある。
【００４７】
また、このＭＯＳトランジスタ３７に電圧発生回路６が発生する電圧ＶＤＤ、電圧ＶＸ２ＳＡのいずれか電圧を選択し、出力する選択回路５０が設けられる。この選択回路５０は、ＭＯＳトランジスタ３４、及び３５を備える。ＭＯＳトランジスタ３４の電流経路の一端には、電圧発生回路６（ＶＤＤ ｇｅｎｅｒａｔｏｒ６−１）が発生した電圧ＶＤＤが供給され、電流経路の他端はノードＮ４に接続され、ゲートには信号Ｓ１が供給される。なお、電圧ＶＤＤは、Ｐｕｍｐ６−４が生成したＶＸ２に基づきＤＡＣ６−５が生成しても良い。この場合、ＤＡＣ６−５の出力が電圧ＶＤＤとなるよう比較器１１に入力される電圧ＶＲＥＦを変えればよい。
【００４８】
またＭＯＳトランジスタ３５の電流経路の一端には、電圧発生回路６が発生した電圧ＶＸ２ＳＡが供給され、電流経路の他端はノードＮ４に接続され、ゲートには信号Ｓ２が供給される。これら信号Ｓ１、Ｓ２は、電圧発生回路６が電圧ＶＤＤ、電圧ＶＸ２ＳＡを発生するタイミングに合わせて“Ｈ”レベルとされる。これにより、電圧ＶＤＤまたは電圧ＶＸ２ＳＡがＭＯＳトランジスタ３７を介してノードＮ３（配線ＬＢＵＳ）に供給される。
【００４９】
ＭＯＳトランジスタ３８の電流経路の一端はノードＬＡＴ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＩＮＶ_Ｓが接続される。ＭＯＳトランジスタ３９の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＬＡＴ_Ｓに接続される。ＭＯＳトランジスタ４０の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＳＴＩが供給される。ＭＯＳトランジスタ４１の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＬが供給される。ＭＯＳトランジスタ４２の電流経路の一端はＭＯＳトランジスタ４１の電流経路の他端と接続され、電流経路の他端はノードＬＡＴ_Ｓに接続され、ゲートはノードＩＮＶ_Ｓに接続される。ＭＯＳトランジスタ４３の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＩが供給される。ＭＯＳトランジスタ４４の電流経路の一端は、ＭＯＳトランジスタ４３の電流経路の他端と接続され、電流経路の他端はノードＩＮＶ_Ｓに接続され、ゲートはノードＬＡＴ_Ｓに接続される。つまり、ＭＯＳトランジスタ３８、３９、４２、及び４３でラッチ回路ＳＤＬを構成し、このラッチ回路ＳＤＬはノードＬＡＴ_Ｓのデータを保持する。
【００５０】
２．＜センスアンプ５の読み出し動作＞  
次に、図６、図７を用いてセンスアンプ５の読み出し動作について説明する。図６は、センスアンプ５の動作を（１）〜（６）まで時系列に沿って示した概念図であり、図７はセンスアンプ５を構成するＭＯＳトランジスタに供給される各信号、及び各ノードの電位を示したタイムチャートである。具体的には、縦軸に電圧発生回路６の出力、信号ＢＬＱ、信号ＢＬＸ、信号ＢＬＣ、ノードＳＥＮ、信号ＬＰＣ、クロックＣＬＫ、信号ＸＸＬ、信号ＳＴＬ、信号ＳＬＬ、信号ＳＴＢ、信号ＤＳＷ、信号ＳＴＩ、信号ＳＬＩ、ノードＬＡＴ_Ｓ、及びノードＮ３（配線ＬＢＵＳの電位）を、そして横軸に時間を取る。なお、第１の実施形態に係るセンスアンプ５は、Ｌｏｃｋｏｕｔ読み出しを行うものとする。Ｌｏｃｋｏｕｔ読み出しとは、１回目の読み出し動作において、“１”データと判定されたメモリセルＭＣに接続されるビット線ＢＬの電位を“Ｌ”レベルに固定するものである。
【００５１】
まず、ラッチ回路ＳＤＬをリセットすることでノードＬＡＴ_Ｓを“Ｈ”レベルとする（（１）、図６）。すなわち、図７に示すように時刻ｔ１において信号ＳＴＩを“Ｈ”レベルとし、次いで時刻ｔ２において信号ＤＳＷを“Ｈ”レベル、信号ＳＬＩを“Ｈ”レベルとする。これによりＭＯＳトランジスタ４０及びＭＯＳトランジスタ３６がそれぞれオン状態とされ、ノードＩＮＶ_Ｓが接地（“Ｌ”レベル）される。従って、ＭＯＳトランジスタ４２はオン状態、ＭＯＳトランジスタ３８はオフ状態とされる。また、このときノードＮ３も接地されることから、配線ＬＢＵＳの電位も“Ｌ”レベルとされる。
【００５２】
なお、時刻ｔ１の時点において、信号ＳＬＬは“Ｌ”レベルであるため、ＭＯＳトランジスタ４１はオン状態である。従って、時刻ｔ２においてラッチ回路は“１”データを保持する（ノードＬＡＴ_Ｓ＝“Ｈ”レベル）。
【００５３】
また上記（１）と同時に、ビット線ＢＬへと定電流を流す（２）。すなわち、図７に示すように、時刻ｔ１において、信号ＢＬＸ、信号ＢＬＣをそれぞれ“Ｈ”レベルとすることで、ＭＯＳトランジスタ２４、ＭＯＳトランジスタ２３、ＭＯＳトランジスタ２２、及びＭＯＳトランジスタ２０の経路で定電流をビット線ＢＬへと流す。また、図示しないが信号Ｓ１を時刻ｔ１以前から“Ｈ”レベルとすることでノードＮ４の電位を電圧ＶＤＤに維持する。
【００５４】
次いで、図６に示すようにノードＳＥＮをＭＯＳトランジスタ３７、及びＭＯＳトランジスタ３０の経路でノードＳＥＮを充電する（３）。すなわち、図７に示すように時刻ｔ５において信号ＬＰＣ、及び信号ＢＬＱをそれぞれ“Ｈ”レベルとする。具体的には、上述の通り信号ＬＰＣを電圧（ＶＸ２ＳＡ＋Ｖｔｈ３７＋Ｖα）とし、信号ＢＬＱを電圧（ＶＸ２ＳＡ＋Ｖｔｈ３０＋Ｖα）とする。これにより、ノードＳＥＮが時刻ｔ５以降０Ｖから上昇する。なお、この時信号ＤＳＷは“Ｌ”レベルである。
【００５５】
その後、時刻ｔ６においてノードＳＥＮの電位が電圧ＶＤＤに達すると、電圧発生回路６は電圧ＶＸ２ＳＡをＭＯＳトランジスタ３５に供給する。このタイミングに合わせて信号Ｓ１を“Ｌ”レベル、信号Ｓ２を“Ｈ”レベルとする。これにより、ノードＬＢＵＳの電位が上昇し、時刻ｔ７でノードＳＥＮの電位が電圧ＶＸ２ＳＡに達する。次いで、この時刻ｔ７において、信号ＢＬＱを“Ｌ”レベルへと遷移させ、時刻ｔ８において信号ＬＰＣを“Ｌ”レベルへと遷移させる。すなわち、（３）の経路によるノードＳＥＮへの充電を終了する。なお、電圧発生回路６が電圧ＶＸ２ＳＡをＭＯＳトランジスタ３５に供給するタイミングは、制御部４によって制御される。これは制御部４が、ノードＳＥＮの電位がｔ６で電圧ＶＤＤに達すると予め把握しているためである。つまり、これによって制御部４は、このタイミング（時刻ｔ６）で電圧発生回路６に電圧ＶＸ２ＳＡをＭＯＳトランジスタ３５に供給するよう指示することが出来る。
【００５６】
次いで、図６に示すように、キャパシタ素子２７を介してノードＳＥＮの電位をブーストする（４）。つまり、図７に示すように、時刻ｔ９においてクロックＣＬＫをキャパシタ素子２７の一方の電極に印加することで、ノードＳＥＮの電位をブーストする。すなわち、カップリングによりノードＳＥＮの電位が電圧ＶＸ２ＳＡから上昇し、時刻ｔ１０において電圧（ＶＸ２ＳＡ＋Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）に達する。
【００５７】
次いで、図６に示すようにセンス動作を実行する（５）。すなわち、ＭＯＳトランジスタ２５、ＭＯＳトランジスタ２２、及びＭＯＳトランジスタ２０を介して、ノードＳＥＮとビット線とを電気的に接続する。上記したように、信号ＸＸＬ＞信号ＢＬＸであることからＭＯＳトランジスタ２５の方がＭＯＳトランジスタ２３よりも電流駆動力が大きい。つまり、（２）よりも（５）で示す経路で流れる電流を優先的にビット線ＢＬへと流す。この際、信号ＸＸＬを“Ｈ”（Ｖｂｌｃ＋Ｖｔｈ２５＋ＢＬＣ２ＢＬＸ＋ＢＬＸ２ＸＸＬ）レベルとする（図７参照）。
【００５８】
この時、メモリセルＭＣの保持データが“１”であれば、ＮＡＮＤストリング１０は導通するため、ビット線ＢＬは接地電位へと遷移する。このため、時刻ｔ１１において、ノードＳＥＮの電位がそれまでの電圧（ＶＸ２ＳＡ＋Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）から電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）にまで降下する（図７、（ｂ））。
【００５９】
またこの時、（２）の経路で電流がビット線ＢＬへと流れているため、ＳＣＯＭの電位は、ＭＯＳトランジスタ２５の閾値分だけ低下した電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）である。
【００６０】
その後、時刻ｔ１２においてクロックＣＬＫが電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）から、０Ｖへと下降する。これに伴い、ノードＳＥＮにおいてブースト分の電位が下降する。すなわち、０Ｖとされる。
【００６１】
これに対して、メモリセルＭＣの保持データが“０”であれば、ＮＡＮＤストリング１０は非導通であるため、ビット線ＢＬの電位は下降せず、（５）の経路でノードＳＥＮから電荷がビット線ＢＬに流れる出る電荷は少ない。すなわち、ＭＯＳトランジスタ２８のオン・オフを左右する程、ノードＳＥＮの電位に大した変化は見られない。
【００６２】
この結果、図７に示すようにｔ１１以降も電圧（ＶＸ２ＳＡ＋Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）を維持する（ａ）。また、上記したように、時刻ｔ１２にてクロックＣＬＫが立ち下がるため、ノードＳＥＮの電位は電圧ＶＸ２ＳＡとされる。
【００６３】
最後に、ラッチ動作が行われる。すなわち、ノードＳＥＮの電位をラッチ回路ＳＤＬに転送する動作が行われる（６）。
【００６４】
まず、ノードＮ３の電位を電圧ＶＤＤとする。つまり、図７に示すように、時刻ｔ１３において信号ＬＰＣを“Ｈ”レベルとし、（３）の経路でノードＮ３を電圧ＶＤＤに充電する。
【００６５】
その後、ｔ１４において、信号ＳＬＬを“Ｈ”レベルとし、ＭＯＳトランジスタ４１をオフ状態とする。更に、ｔ１５において信号ＳＴＬ、及び信号ＳＴＢをそれぞれ“Ｈ”レベルとし、ＭＯＳトランジスタ２９、及び３３をそれぞれオン状態とする。
【００６６】
ここで、ノードＳＥＮが“Ｈ”レベルであった場合（読み出しメモリセルＭＣの保持データ＝“０”）、すなわちＭＯＳトランジスタ２８がオン状態とされた場合、ノードＮ２（接地電位。なぜならクロックＣＬＫ＝“Ｌ”）とノードＬＡＴ_Ｓとが導通し、時刻ｔ１５においてノードＬＡＴ_Ｓの電位は“Ｌ”レベル、すなわちラッチ回路は“０”データを保持する。
【００６７】
これに対し、ノードＳＥＮが“Ｌ”レベルであった場合（読み出しメモリセルＭＣの保持データ＝“１”）、すなわちＭＯＳトランジスタ２８がオフ状態とされた場合、ノードＮ２はノードＬＡＴ_Ｓと非道通とされ、ラッチ回路はそれまでのデータ（“１”データ）を保持する。すなわち、時刻ｔ１５においてノードＬＡＴ_Ｓの電位は“Ｈ”レベルを保持する。
【００６８】
３．＜センスマージンについて＞  
次に図８を用いて上記タイムチャートで挙げた信号を用いてセンスマージンについて説明する。図８は、図７においてノードＳＥＮの電位、及びＭＯＳトランジスタ２８の閾値線を拡大したタイムチャートである。  
図示するように、時刻ｔ１２以降ノードＳＥＮの電位は電圧ＶＸ２ＳＡである。そして、ＭＯＳトランジスタ２８の閾値電圧を電圧Ｖ１（転送回路閾値Ｖ１とも呼ぶ）とする。ここで電圧Ｖ１と電圧ＶＸ２ＳＡとの関係は、電圧ＶＸ２ＳＡ＞２×電圧Ｖ１を満たすものとする。
【００６９】
そして図８に示すように、ノードＳＥＮにおいてメモリセルＭＣの保持データが“０”データであると、“０”データ読み出しマージンは電圧（ＶＸ２ＳＡ−Ｖ１）とされる。つまり、ＭＯＳトランジスタ２８の閾値バラつきに対して、電圧ＶＸ２ＳＡは十分に電圧Ｖ１よりも大きい値とされる。
【００７０】
例えば、ノードＳＥＮの電位が電圧ＶＤＤ（＜電圧ＶＸ２ＳＡ）であった場合を比較例として説明する。この場合、この電圧ＶＤＤと転送回路閾値Ｖ１との電位差が、電圧ＶＸ２ＳＡよりも小さくなる。すなわち、電位差は電圧（ＶＤＤ−Ｖ１）とされ、“０”データ読み出しの際に、十分なマージンを確保できなくなる。このため、ＭＯＳトランジスタ２８がオン状態とならず、“０”データを読み出すことができない、すなわち誤読み出しをするおそれがある。
【００７１】
これに対し、本実施形態に係る半導体記憶装置であると、上述の通り、マージンは電圧（ＶＤＤ−Ｖ１）よりも大きいことから、誤読み出しを低減することが出来る。
【００７２】
＜本実施形態に係る効果＞  
本実施形態に係る半導体記憶装置であると、以下（１）〜（５）の効果を得ることが出来る。  
（１）ノードＳＥＮの電位バラつきを抑制することが出来る（その１）。  
（１）の効果につき、比較例と本実施形態とに係るセンスアンプを比較しつつ効果を述べる。比較例に係るセンスアンプであると、図５においてＭＯＳトランジスタ２４とＭＯＳトランジスタ２３とが共通接続されるノードとノードＳＥＮとを接続可能なＭＯＳトランジスタが設けられる。比較例に掛かるこのような構成では、電圧ＶＨＳＡ（＝ＶＤＤ）を用いてＭＯＳトランジスタ２４、２３経由でＮＡＮＤストリング１０に電流を流しつつ、省略したＭＯＳトランジスタ（以下、転送トランジスタと呼ぶ）を介してノードＳＥＮを充電する。なお、この電圧ＶＨＳＡを供給するのは図３に示すＶＨＳＡ ｇｅｎｅｒａｔｏｒ６−２であり、このＶＨＳＡ ｇｅｎｅｒａｔｏｒ６−２によって全てのセンスアンプ５に電圧ＶＤＤが供給される。
【００７３】
このため、読み出し動作の際、導通するＮＡＮＤストリング１０が多いと、センスアンプ５に供給される電圧ＶＤＤにドロップが生じ、ノードＳＥＮに十分な充電が行えなかった。このため、センス動作の際にノードＳＥＮの電位が上昇せず、十分なセンスマージンが取れなくデータの誤読み出しを招いていた。
【００７４】
これに対し、本実施形態に係るセンスアンプ５であると、比較例に係るセンスアンプ５が有していた転送ＭＯＳトランジスタを廃し、ノードＳＥＮを充電する経路を変更した。このため、例え、ＮＡＮＤストリング１０への電流量が多い場合でも、ノードＳＥＮを充電する経路が異なるため、ノードＳＥＮの充電バラつきを抑制することが出来る。
【００７５】
（２）ノードＳＥＮの電位バラつきを抑制することが出来る（その２）。  
また、本実施形態に係る半導体記憶装置であると、転送トランジスタを廃したことにより、ノードＳＥＮの充電時における、このトランジスタ自身の閾値バラつきに起因したノードＳＥＮの電位バラつきを抑制することが出来る。
【００７６】
（３）面積削減が出来る。  
本実施形態に係る半導体記憶装置であると、上述したように転送トランジスタを廃した構成を備える。センスアンプ５はビット線ＢＬの数だけ設けられ、その数は例えば２×２１０個と多い。すなわち、本実施形態に係る半導体記憶装置であると、センスアンプ５の数だけ面積を削減することが出来る。
【００７７】
（４）十分なセンスマージンを確保することが出来る。  
本実施形態に係る半導体記憶装置であると、上述したようにノードＳＥＮへの充電経路を変更した。このため、ノードＳＥＮを充電する供給源をＶＨＳＡ ｇｅｎｅｒａｔｏｒ６−２とする必要が無くなる。つまり、ノードＳＥＮに十分なセンスマージンを持たせるよう、大きな電圧を供給することが出来る。そこで本実施形態に係る半導体記憶装置では、１．８Ｖを昇圧可能なＰｕｍｐ回路６−４を用いてＶＸ２ＳＡ（＞ＶＤＤ）を生成し、生成したこのＶＸ２ＳＡを（３）の経路で充電する。このように、ノードＳＥＮの電位をＶＸ２ＳＡとすることで、センスマージンを十分に確保することが出来る。つまり、例え、外部電圧ＶＣＣが１．８Ｖと低電圧であっても、外部電圧ＶＣＣが３．０Ｖであった同様にセンスマージンを確保出来、データの誤読み出しを低減することが出来る。なお、昇圧した電圧を使用するのには以下の理由がある。すなわち１つ目に、センスアンプ５を構成している複数のＭＯＳトランジスタの製造工程において、ＭＯＳトランジスタ２８を別途形成しＭＯＳトランジスタ２８の閾値レベルを調整するのには余計な手間が掛かり、またレイアウト面積が増加してしまう。２つ目に、閾値Ｖｔｈ２８とし、ノードＳＥＮの電位が電圧ＶＤＤよりも低い値とされた場合、ノードＳＥＮの電位は図８に示すＳＥＮ＝＞ＳＤＬ転送回路閾値（ＭＯＳトランジスタ２８の閾値レベル）に近くなる。この結果、ＭＯＳトランジスタ２８はオンするが、なんとかノードＮ２とノードＮ３とを接続した状態であり、（６）の経路に流れる電流値はとても小さい。つまり、データ転送に時間を要してしまう。実際のデータ転送動作では、センスアンプ５を複数のブロックに分け、順番にデータ転送を行う。このため、最後にデータ転送の順番が回ってきたセンスアンプ５のキャパシタ素子２７には、電荷が消滅していることも考えられ、正確なデータ読み出しができないといった問題がある。これら理由から、本実施形態では、ノードＳＥＮの電位を昇圧する方法を採用している。
【００７８】
また、ノードＳＥＮに電圧ＶＸ２ＳＡが充電できれば良いため、充電が完了した時点でＶＸ２ＳＡを生成する必要もなく電力消費も抑制でき、また、この充電期間は、ビット線ＢＬに定電流を流し、センス動作をするまでの期間までには終了することが出来る。つまり、センスアンプ５の構成を変更し、充電経路に変更を加えた場合であっても、読み出し時間に遅延が生じるといった問題も生じない。
【００７９】
（５）低消費電力化を実現出来る。  
第１の実施形態に係る半導体記憶装置であると、上記したようにＬｏｃｋｏｕｔ読み出しを採用する。このため、全てのビット線ＢＬに電流を流す必要性が無く、低消費電力を実現することが出来る。
【００８０】
＜本実施形態の実施について＞  
本実施形態を実施しているかは、一例ではあるが、データの読み出し動作時に、ノードＳＥＮと選択回路５０との間にあるノードＮ３の電位を測定することで判断できる場合がある。データの読み出し動作時に、例えばノードＮ３の電位が電圧ＶＤＤよりも高い電位であるとき、本実施形態を利用している場合がある。
【００８１】
＜変形例＞  
次に図９及び図１０を用いて上記第１の実施形態に係る変形例ついて説明する。この変形例では、上述したノードＳＥＮの充電電位を電圧ＶＸ２ＳＡとせず、電圧ＶＤＤとするものである。この場合であっても一定の効果を得ることが出来る。なお、上記第１の実施形態と同じ構成については説明を省略する。
【００８２】
１．＜センスアンプ５の構成＞  
図９に示すように変形例に係るセンスアンプ５は、上記選択回路５０を廃した構成とされる。具体的には、電圧ＶＸ２ＳＡを出力するＭＯＳトランジスタ３５を廃した構成をとる。なお、図９の構成を用いた、読み出し動作（１）〜（５）の手順は上記第１の実施形態と同様であるため説明を省略する。
【００８３】
２．＜読み出し動作＞  
次に図１０を用いて変形例に係るセンスアンプ５の読み出し動作について説明する。図１０は読み出し動作を示したタイムチャートである。なお、上記第１の実施形態と同様の動作については説明を省略する。
【００８４】
図１０に示すように、電圧発生回路６は常時電圧ＶＤＤを出力する。このため、時刻ｔ５において、信号ＬＰＣ及び信号ＢＬＱが“Ｈ”レベルとされると、これに応じてノードＳＥＮの電位がゼロ電位から上昇し、電圧ＶＤＤに達する。ノードＳＥＮの電位は、時刻ｔ７、時刻ｔ８で信号ＬＰＣ及び信号ＢＬＱがそれぞれ“Ｌ”レベルとされると、フローティング状態とされる。このため、ノードＳＥＮは電圧ＶＤＤを維持する。次いで、時刻ｔ９においてクロックＣＬＫによってブーストされ、時刻ｔ１０でノードＳＥＮの電位は電圧（ＶＤＤ＋Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）とされる。このタイミングで信号ＸＸＬを“Ｈ”レベルとしセンス動作を行う。センス動作の結果、ＮＡＮＤストリング１０が非導通であれば、ノードＳＥＮの電位は（ａ）、すなわち電圧ＶＤＤとされ、これに対し、ＮＡＮＤストリング１０が導通すれば、ノードＳＥＮの電位は（ｂ）、すなわちゼロ電位へと遷移する。この後、ラッチ動作が行われる。
【００８５】
＜変形例に係る効果＞  
変形例に係る半導体記憶装置であっても、上記（１）〜（３）の効果を得ることが出来る。つまり、第１の実施形態と同様、本変形例においてもノードＳＥＮを充電する経路を変更したため、これに起因した効果が得られる。すなわち、充電した際、ノードＳＥＮの電位バラつきを抑制出来、また面積の削減が出来る。
【００８６】
なお、上記第１の実施形態及び変形例のそれぞれに係る半導体記憶装置において、電圧ＶＲＥＦの値を切り替えることでＤＡＣ６−５の出力を可変としたが、この電圧ＶＲＥＦの値は、管理データ格納領域に格納されたデータを用いる。管理データ格納領域とは、メモリセルアレイ１内に配置され、ユーザエリア（正味のデータが格納されるエリア）とは別の図示せぬ領域である。
【００８７】
［第２の実施形態］  
次に図１１〜図１４を用いて第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態に係る半導体記憶装置は、センスアンプ５においてＭＯＳトランジスタ２４、及びＭＯＳトランジスタ２６を廃し、ＭＯＳトランジスタ４５〜４７を更に備えた構成とされる。以下、センスアンプ５の構成について説明する。
【００８８】
１．センスアンプ５  
図１１に示すように、センスアンプ５において、ＭＯＳトランジスタ２３の電流経路の一端に電圧ＶＨＳＡが供給される。また、ＭＯＳトランジスタ４５の電流経路の一端には電圧ＶＤＤが供給され、電流経路の他端はノードＮ４に接続され、ゲートにはノードＩＮＶ＿Ｓが供給される。ＭＯＳトランジスタ４６の電流経路の一端はノードＮ４でＭＯＳトランジスタ４５の電流経路の他端と共通接続され、電流経路の他端は接地される。またＭＯＳトランジスタ４６の電流経路の一端はノードＮ４に接続され、電流経路の他端はノードＮ３に接続される。これらＭＯＳトランジスタ４５〜４７は、データの書き込み時に、ビット線ＢＬを所定の電圧にプリチャージする機能を有する。
【００８９】
２．書き込み動作  
次に図１２及び図１３を用いて“０”又は“１”データの書き込み動作について説明する。  
＜“０”データ書き込み＞  
“０”データを書き込む際、センスアンプ５は、メモリセルＭＣのチャネル領域とワード線（制御ゲートＣＧ）との間に大きな電圧を与えるべく、ビット線ＢＬに書き込み許可電圧、すなわちゼロ電位を供給する。具体的には、図１２に示すように信号ＩＮＶ＿Ｓを“Ｈ”レベル、ＭＯＳトランジスタ４６、ＭＯＳトランジスタ３０、及びＭＯＳトランジスタ２５のそれぞれのゲートに電圧ＶＸ２を供給し、これらＭＯＳトランジスタ４５、４７、３０、及び２５をオン状態とする。更に、信号ＢＬＣ及び信号ＢＬＳを“Ｈ”レベルとする。これにより、図１２にも示すようにＭＯＳトランジスタ４７、４６、３０、２５、２２、及び２０を介してビット線ＢＬに接地電位を供給する。次いで、ロウデコーダ２により電圧発生回路４から供給されたワード線ＷＬに書き込み電圧Ｖｐｇｍ、及びＶｐａｓｓを転送することで、書き込み対象とするメモリセルＭＣの電荷蓄積層に電荷を注入することで“０”データを書き込む。
【００９０】
＜“１”データ書き込み＞  
“１”データをメモリセルＭＣに書き込む際、メモリセルＭＣのチャネル領域とワード線（制御ゲートＣＧ）との間に、閾値が変動しない程度の電位差を付ける。すなわち、センスアンプ５は、ビット線ＢＬに書き込み禁止電圧、すなわち例えば電圧ＶＤＤを供給する。具体的には、信号ＩＮＶ＿Ｓを“Ｌ”レベルとし、ＭＯＳトランジスタ４５をオン状態とすることで、ビット線ＢＬに電圧ＶＤＤを供給する点、上記“０”データ書き込みと異なる。なお、電圧ＶＸ２とは、ＭＯＳトランジスタ４６、３０、及び２５の閾値よりも十分大きな電圧であるため、これらＭＯＳトランジスタ４６、３０及び２５によって閾値落ちすることはない。ＭＯＳトランジスタ２２、及び２０についても同様である。
【００９１】
３．読み出し動作  
次に、図１４を用いて“０”又は“１”データの読み出し動作について説明する。以下では、Ｌｏｃｋｏｕｔ読み出しは採用せず、１回目のデータ読み出しで“１”データと判定したメモリセルＭＣに対しても再度同様のデータ読み出しを行うものである。すなわち、図１４に示すように第２の実施形態に係る読み出し方法は、読み出し動作の度にビット線ＢＬのプリチャージを行う。
【００９２】
＜第２の実施形態に係る効果＞  
第２の実施形態に係る半導体記憶装置であると上記（１）〜（４）の効果に加え、更に（６）の効果を得ることが出来る。  
（６）更なる面積削減が出来る。  
第２の実施形態の半導体記憶装置に係るセンスアンプ５であると、ラッチ回路ＳＤＬ、及び選択回路５０などを除いたセンスアンプの構成が全てｎチャネル型ＭＯＳトランジスタである。具体的には、ＭＯＳトランジスタ２０〜ＭＯＳトランジスタ２５、及びＭＯＳトランジスタ２８〜ＭＯＳトランジスタ３２で構成されるセンスアンプ５の一部が全てｎチャネル型ＭＯＳトランジスタであるため、トランジスタ間の素子分離領域を削減出来、レイアウト面積を縮小することが出来る。
【００９３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００９４】
１…メモリセルアレイ、２…ロウデコーダ、３…データ入出力回路、４…制御部、５…センスアンプ、６…電圧発生回路、６−１…ＶＤＤ ｇｅｎｅｒａｔｏｒ、６−２…ＶＨＳＡ ｇｅｎｅｒａｔｏｒ、６−３…ｒｅｇｕｌａｔｏｒ、６−４…Ｐｕｍｐ回路、２０〜２３、２５、２６、２８〜４０…ｎチャネル型ＭＯＳトランジスタ、２４、４１〜４４…ｐチャネル型ＭＯＳトランジスタ、２７…キャパシタ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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