(57)【要約】【課題】本発明は、積層セラミック電子部品に関する。【解決手段】本発明の一実施例による積層セラミック電子部品は、０．７μｍ以下の平均厚さを有する誘電体層を含むセラミック本体と、上記セラミック本体の外部面に形成される外部電極と、上記誘電体層上で間隙を挟んでそれぞれ配置される内部電極と、を含み、上記内部電極の対向する輪郭線の間の最も狭い間隙をＧｍｉｎと規定すると、上記Ｇｍｉｎは１０μｍ≦Ｇｍｉｎ≦６０μｍを満足することができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
０．７μｍ以下の平均厚さを有する誘電体層が積層されて形成されるセラミック本体と、
前記セラミック本体の外部面に少なくとも２以上形成される外部電極と、
前記誘電体層上で間隙を有するように印刷されて少なくとも２以上の内部電極積層部が形成されるようにする内部電極と、
を含み、
同一の誘電体層上の一つの内部電極積層部の内部電極と対向するもう一つの内部電極積層部の内部電極の間の間隙は曲線を有する対向する輪郭線によって規定され、
前記対向する輪郭線の最も狭い間隙をＧｍｉｎと規定すると、前記Ｇｍｉｎは１０μｍ≦Ｇｍｉｎ≦６０μｍを満足し、
前記内部電極の中心部ラインの幅をＷａとし、前記内部電極の輪郭線のボトムラインの幅をＷｂとするとき、１．１≦Ｗａ／Ｗｂ≦１．３５の範囲を満足する、積層セラミック電子部品。
【請求項２】
前記セラミック本体の短辺の一面と隣接する前記内部電極の輪郭線の間のマージン部をＭｓと規定すると、Ｇｍｉｎ≦Ｍｓを満足する、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記Ｗａは前記内部電極の最も広い幅であり、前記Ｗｂは前記内部電極の最も狭い幅である、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記内部電極積層部のうち少なくとも一つにおいて、前記誘電体層を挟んで積層方向に対応する前記内部電極のうち、一つの内部電極は前記セラミック本体の長辺の一面に引き出されるリードを含み、もう一つの内部電極は前記一面の他面に引き出されるリードを含む、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記セラミック本体の長さ及び幅はそれぞれ０．９±０．１５ｍｍ及び０．６±０．１５ｍｍの範囲又は１．３７±０．１５ｍｍ及び１．０±０．１５ｍｍの範囲を有する、請求項１に記載の積層セラミック電子部品。
【請求項６】
前記誘電体層を挟んで積層方向に対応する前記内部電極の角部は互いに重ならない、請求項１に記載の積層セラミック電子部品。
【請求項７】
前記輪郭線は、前記内部電極の中心部に行くほど膨らむ、請求項１に記載の積層セラミック電子部品。
【請求項８】
０．７μｍ以下の平均厚さを有する誘電体層を含むセラミック本体と、
前記セラミック本体の外部面に形成される外部電極と、
同一の前記誘電体層上で間隙を挟んでそれぞれ対向するように配置される内部電極と、
を含み、
前記内部電極の対向する輪郭線の間の最も狭い間隙をＧｍｉｎと規定すると、前記Ｇｍｉｎは１０μｍ≦Ｇｍｉｎ≦６０μｍを満足する、積層セラミック電子部品。
【請求項９】
前記輪郭線は、前記間隙が前記内部電極の幅方向の中心部で狭くなるように形成される、請求項８に記載の積層セラミック電子部品。
【請求項１０】
前記内部電極の中心部ラインの幅をＷａとし、前記内部電極の輪郭線のボトムラインの幅をＷｂとするとき、１．１≦Ｗａ／Ｗｂ≦１．３５の範囲を満足する、請求項８に記載の積層セラミック電子部品。
【請求項１１】
前記Ｗａは前記内部電極の最も広い幅であり、前記Ｗｂは前記内部電極の最も狭い幅である、請求項１０に記載の積層セラミック電子部品。
【請求項１２】
前記セラミック本体の短辺の一面と隣接する前記内部電極の輪郭線の間のマージン部をＭｓと規定すると、Ｇｍｉｎ≦Ｍｓを満足する、請求項８に記載の積層セラミック電子部品。
【請求項１３】
前記誘電体層を挟んで積層方向に対向する前記内部電極のうち、一つの内部電極は前記セラミック本体の長辺の一面に引き出されるリードを含み、もう一つの内部電極は前記一面の他面に引き出されるリードを含む、請求項８に記載の積層セラミック電子部品。
【請求項１４】
前記セラミック本体の長さ及び幅はそれぞれ１．３７±０．１５ｍｍ及び１．０±０．１５ｍｍの範囲又は０．９±０．１５ｍｍ及び０．６±０．１５ｍｍの範囲を有する、請求項８に記載の積層セラミック電子部品。
【請求項１５】
前記誘電体層を挟んで積層方向に対応する前記内部電極の角部は互いに重ならない、請求項８に記載の積層セラミック電子部品。
【請求項１６】
１４１０サイズ以下であり、０．７μｍ以下の平均厚さを有する誘電体層を含むセラミック本体と、
前記セラミック本体の一つの長辺に少なくとも２以上形成される外部電極と、
前記誘電体層上で間隙を有して隣接するように配置され２００層以上積層されて、第１及び第２の内部電極積層部を形成するようにする内部電極と、
を含み、
同一の誘電体層上で前記第１の内部電極積層部を形成する内部電極と前記第２の内部電極積層部を形成する内部電極の対向する輪郭線は曲率を有し、
前記対向する輪郭線の最も狭い間隙をＧｍｉｎと規定すると、前記Ｇｍｉｎは１０μｍ≦Ｇｍｉｎ≦６０μｍを満足し、
前記内部電極の中心部ラインの幅をＷａとし、前記内部電極の輪郭線のボトムラインの幅をＷｂとし、前記輪郭線の湾曲率をＷａ／Ｗｂと規定すると、１．１≦Ｗａ／Ｗｂ≦１．３５の範囲を満足する、積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品に関する。
【背景技術】
【０００２】
積層セラミック電子部品の一つである積層セラミックキャパシタは、多数の誘電体層の間に内部電極が形成される。
【０００３】
電子製品の小型化及び多機能化に従い、上記電子製品に内装されるチップ型積層キャパシタにも小型化及び高容量化が求められている。
【０００４】
積層キャパシタの小型化及び高容量化の傾向は、アレイ（ａｒｒａｙ）型の積層型セラミックキャパシタにも求められる。アレイ（ａｒｒａｙ）型の積層型セラミックキャパシタは誘電体層に印刷される隣接する内部電極の間に間隙が形成され、上記間隙において対向するエッジ（ｅｄｇｅ）部分を湾曲するように形成して電界集中を防止して来た。
【０００５】
アレイ型の積層型セラミックキャパシタにおける誘電体層を挟んで配置される上下層の内部電極において、上下層の内部電極が重なり始める内部電極のパターンは輪郭線に特に電界が集中してＢＤＶ特性が低下する。
【０００６】
小型化及び高容量化のために積層数が増加し誘電体の厚さが減少したアレイ型の積層型セラミックキャパシタでは、上下層の内部電極の干渉がより深化するため、内部電極相互間の間隙と対向する内部電極の輪郭線の湾曲率の関係をさらに特定してＢＤＶ特性を向上させることができる研究が必要な実情であった。
【０００７】
下記の特許文献１は、アレイ型の積層型キャパシタではなく、特許文献２は、容量形成に好ましくない内部電極のパターンを有し、特許文献３は、内部電極の湾曲された形状を開示しているが、内部電極の間の間隙の長さに関する内容は開示していない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】日本特許公開２００２−２９９１４８号公報
【特許文献２】日本特許公開１９９９−０２６２９１号公報
【特許文献３】韓国特許公開２００５−００８９４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、ＢＤＶ特性を向上させるために、同一の誘電体層上で間隙を挟んで対向する内部電極の輪郭線が曲線で形成されて間隙のサイズが調節されるアレイ型の積層セラミック電子部品を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例による積層セラミック電子部品は、０．７μｍ以下の平均厚さを有する誘電体層が積層されて形成されるセラミック本体と、上記セラミック本体の外部面に少なくとも２以上形成される外部電極と、上記誘電体層上で間隙を有するように印刷されて少なくとも２以上の内部電極積層部が形成されるようにする内部電極と、を含み、同一の誘電体層上の一つの内部電極積層部の内部電極と対向するもう一つの内部電極積層部の内部電極の間の間隙は曲線を有する対向する輪郭線によって規定され、上記対向する輪郭線の最も狭い間隙をＧｍｉｎと規定すると、上記Ｇｍｉｎは１０μｍ≦Ｇｍｉｎ≦６０μｍを満足し、上記内部電極の中心部ラインの幅をＷａとし、上記内部電極の輪郭線のボトムラインの幅をＷｂとするとき、１．１≦Ｗａ／Ｗｂ≦１．３５の範囲を満足することができる。
【００１１】
また、本発明の一実施例による積層セラミック電子部品において、上記セラミック本体の短辺の一面と隣接する上記内部電極の輪郭線の間のマージン部をＭｓと規定すると、Ｇｍｉｎ≦Ｍｓを満足することができる。
【００１２】
また、本発明の一実施例による積層セラミック電子部品の上記Ｗａは上記内部電極の最も広い幅であり、上記Ｗｂは上記内部電極の最も狭い幅であることができる。
【００１３】
また、本発明の一実施例による積層セラミック電子部品の上記内部電極積層部のうち少なくとも一つにおいて、上記誘電体層を挟んで積層方向に対応する上記内部電極のうち、一つの内部電極は上記セラミック本体の長辺の一面に引き出されるリードを含み、もう一つの内部電極は上記一面の他面に引き出されるリードを含むことができる。
【００１４】
また、本発明の一実施例による積層セラミック電子部品の上記セラミック本体の長さ及び幅はそれぞれ０．９±０．１５ｍｍ及び０．６±０．１５ｍｍの範囲又は１．３７±０．１５ｍｍ及び１．０±０．１５ｍｍの範囲を有することができる。
【００１５】
また、本発明の一実施例による積層セラミック電子部品の上記誘電体層を挟んで積層方向に対応する上記内部電極の角部は互いに重ならない。
【００１６】
また、本発明の一実施例による積層セラミック電子部品の上記輪郭線は、上記内部電極の中心部に行くほど膨らむことができる。
【００１７】
他の側面において、本発明の一実施例による積層セラミック電子部品は、０．７μｍ以下の平均厚さを有する誘電体層を含むセラミック本体と、上記セラミック本体の外部面に形成される外部電極と、同一の上記誘電体層上で間隙を挟んでそれぞれ対向するように配置される内部電極と、を含み、上記内部電極の対向する輪郭線の間の最も狭い間隙をＧｍｉｎと規定すると、上記Ｇｍｉｎは１０μｍ≦Ｇｍｉｎ≦６０μｍを満足することができる。
【００１８】
また、本発明の一実施例による積層セラミック電子部品の上記輪郭線は、上記間隙が上記内部電極の幅方向の中心部で狭くなるように形成されることができる。
【００１９】
また、本発明の一実施例による積層セラミック電子部品において、上記内部電極の中心部ラインの幅をＷａとし、上記内部電極の輪郭線のボトムラインの幅をＷｂとするとき、１．１≦Ｗａ／Ｗｂ≦１．３５の範囲を満足することができる。
【００２０】
また、本発明の一実施例による積層セラミック電子部品の上記Ｗａは上記内部電極の最も広い幅であり、上記Ｗｂは上記内部電極の最も狭い幅であることができる。
【００２１】
また、本発明の一実施例による積層セラミック電子部品において、上記セラミック本体の短辺の一面と隣接する上記内部電極の輪郭線の間のマージン部をＭｓと規定すると、Ｇｍｉｎ≦Ｍｓを満足することができる。
【００２２】
また、本発明の一実施例による積層セラミック電子部品の上記誘電体層を挟んで積層方向に対向する上記内部電極のうち、一つの内部電極は上記セラミック本体の長辺の一面に引き出されるリードを含み、もう一つの内部電極は上記一面の他面に引き出されるリードを含むことができる。
【００２３】
また、本発明の一実施例による積層セラミック電子部品の上記セラミック本体の長さ及び幅はそれぞれ１．３７±０．１５ｍｍ及び１．０±０．１５ｍｍの範囲又は０．９±０．１５ｍｍ及び０．６±０．１５ｍｍの範囲を有することができる。
【００２４】
また、本発明の一実施例による積層セラミック電子部品の上記誘電体層を挟んで積層方向に対応する上記内部電極の角部は互いに重ならない。
【００２５】
さらに他の側面において、本発明の一実施例による積層セラミック電子部品は、１４１０サイズ以下であり、０．７μｍ以下の平均厚さを有する誘電体層を含むセラミック本体と、上記セラミック本体の一つの長辺に少なくとも２以上形成される外部電極と、上記誘電体層上で間隙を有して隣接するように配置され２００層以上積層されて第１及び第２の内部電極積層部を形成するようにする内部電極と、を含み、同一の誘電体層上で上記第１の内部電極積層部を形成する内部電極と上記第２の内部電極積層部を形成する内部電極の対向する輪郭線は曲率を有し、上記対向する輪郭線の最も狭い間隙をＧｍｉｎと規定すると、上記Ｇｍｉｎは１０μｍ≦Ｇｍｉｎ≦６０μｍを満足し、上記内部電極の中心部ラインの幅をＷａとし、上記内部電極の輪郭線のボトムラインの幅をＷｂとし、上記輪郭線の湾曲率をＷａ／Ｗｂと規定すると、１．１≦Ｗａ／Ｗｂ≦１．３５の範囲を満足することができる。
【発明の効果】
【００２６】
本発明の一実施形態の積層セラミック電子部品によると、アレイ型の積層型セラミックキャパシタが小型化及び高容量化され、且つ上部誘電体層と下部誘電体層上に配置される内部電極の間で深化する電界集中を防止して、ＢＤＶ特性を向上させることができる。
【００２７】
また、誘電体層上で対向する内部電極の間の間隙が最も狭い部分が曲率を有するため、同一の誘電体層上に配置される内部電極の間で発生する電界集中を防止することができ、ＢＤＶ特性を向上させることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施例によるアレイ型の積層セラミックキャパシタの部分切開斜視図である。
【図２】図１のII−II線に沿って切開して示した概略断面図である。
【図３】図１のIII−III線に沿って切開して示した概略断面図である。
【図４】誘電体層上に形成される内部電極の積層態様を分解して示した概略分解斜視図である。
【図５】図１の積層セラミックキャパシタを長さ及び幅方向に切断して示した平面図である。
【図６】図１の積層セラミックキャパシタを長さ及び幅方向に研磨して下層の内部電極が誘電体層に投影された態様を示した平面図である。
【図７】本発明の一実施例による６端子積層セラミックキャパシタの積層態様を分解して示した概略分解斜視図である。
【図８】本発明の一実施例による８端子積層セラミックキャパシタの積層態様を分解して示した概略分解斜視図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の具体的な実施例を詳述する。但し、本発明の思想は提示される実施形態に制限されず、本発明の思想を理解する当業者は同一思想の範囲内で他の構成要素の追加、変更、削除などによって退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施例を容易に提案することができるが、これもまた本願発明の思想の範囲内に含まれる。
【００３０】
なお、各実施例の図面に示される同一思想の範囲内の機能が同一の構成要素には同一の参照符号を付して説明する。
【００３１】
本発明の一実施例による積層セラミック電子部品は、セラミック層である誘電体層を用い、上記誘電体層を挟んで内部電極が互いに対向する構造を有する積層セラミックキャパシタ、積層バリスター、サーミスター、圧電素子、多層基板等にも適切に用いられることができる。
【００３２】
以下、アレイ型の積層セラミックキャパシタを用いて本発明の実施例を説明する。
【００３３】
［アレイ型の積層セラミックキャパシタ］
図１は本発明の一実施例によるアレイ型の積層セラミックキャパシタの部分切開斜視図であり、図２は図１のII−II線に沿って切開して示した概略断面図であり、図３は図１のIII−III線に沿って切開して示した概略断面図であり、図４は誘電体層上に形成される内部電極の積層態様を分解して示した概略分解斜視図である。
【００３４】
図１から図４を参照すると、本発明の一実施例によるアレイ型の積層セラミックキャパシタ１０は、セラミック本体１５と、外部電極４０と、内部電極２０と、誘電体層５０と、を含むことができる。
【００３５】
上記セラミック本体１５は、セラミックグリーンシート上に内部電極２０を形成するように導電性ペーストを塗布し、上記内部電極２０が形成されたセラミックグリーンシートを積層した後に焼結することにより製造されることができる。ここで、アレイ型の積層セラミックキャパシタ１０の具現のために、内部電極２０は同一の誘電体層５０上で間隙Ｇを有し並んで配列され、それぞれ四角形に近い輪郭線Ｏを有するように導電性ペーストを塗布し、積層することができる。
【００３６】
上記セラミック本体１５は、多数の誘電体層５０と内部電極２２、２８、２４、２６が繰り返し積層して形成されることができる。内部電極２２、２８は一つの同一の誘電体層５２上で間隙Ｇを有し、内部電極２４、２６も一つの同一の誘電体層５４上で間隙Ｇを有するように配置されることができる。
【００３７】
積層された内部電極２２、２４と他の積層された内部電極２８、２６は、間隙Ｇを挟んで配置されてそれぞれ区分されることができる。即ち、一つのセラミック本体１５において、間隙Ｇを基準に２つの内部電極積層部ＣＡ１、ＣＡ２を形成することができる。
【００３８】
ここで、ＣＡ１とＣＡ２を第１の内部電極積層部と第２の内部電極積層部と称する。
【００３９】
一つのセラミック本体１５内に内部電極積層部ＣＡ１、ＣＡ２の個数を増加させることにより、一つのセラミック本体１５内で並列に連結された多数のキャパシタを具現することができる。
【００４０】
ここで、小型化されたサイズのセラミック本体１５は、容量を高めるために、誘電体層５０上に形成される内部電極２２、２８、２４、２６の積層数を２００層以上有することができる。
【００４１】
上記セラミック本体１５は、六面体形状であることができる。チップ形状に焼結するとき、セラミック粉末の焼結収縮によって、セラミック本体１５の外観は完全な直線を有する六面体形状でないこともある。但し、上記セラミック本体１５は、実質的には六面体形状を有することができる。
【００４２】
上記外部電極４０は、上記セラミック本体１５の長辺の長さ方向に対向するように形成され、一つの長辺に少なくとも２以上形成されることができる。外部電極４０の数は特に制限されず、４端子、６端子、８端子等となることができる。図７及び図８には、６端子と８端子に拡張して適用できる内部電極積層部を示している。
【００４３】
本発明の実施例を明確に説明するために、六面体の方向を定義すると、図１に表示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向、厚さ方向を示す。ここで、厚さ方向Ｔは、内部電極が積層された内部電極の積層方向と同一の概念として用いられることができる。本発明の一実施例において、上記長さ方向Ｌは六面体の長辺方向と定義されることができる。そして、幅方向は内部電極２２、２８、２４、２６のリード２２２、２４２が外部電極４４、４８、４２、４６と電気的に連結されるように引き出される方向と定義されることができる。
【００４４】
焼結された上記セラミック本体１５を図２のように長さ及び厚さ方向（Ｌ−Ｔ）に切開した断面（以下、'Ｌ−Ｔ断面'）及び図３のように幅及び厚さ方向（Ｗ−Ｔ）に切開した断面（以下、'Ｗ−Ｔ断面'）において誘電体層５０と内部電極２２、２４、２８、２６を観察することができる。
【００４５】
上記誘電体層５０をなす材料として、高容量化のために高誘電率を有するセラミック粉末を用いることができる。上記セラミック粉末としては、例えば、チタン酸バリウム（ＢａＴｉＯ３）系粉末又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末等を用いることができるが、これに制限されるものではない。
【００４６】
本実施例において、誘電体層５０は０．７μｍ以下の厚さｔｄを有することができる。
【００４７】
ここで、誘電体層５０の厚さｔｄは、内部電極２０の間に配置される一つの誘電体層５０の平均厚さを意味することができる。
【００４８】
上記誘電体層５０の厚さは、図２及び図３のようにセラミック本体１２の長さ方向断面のイメージを走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンして測定することができる。例えば、上記セラミック本体１５の幅方向Ｗの中心部に沿う長さ及び厚さ方向（Ｌ−Ｔ）断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の誘電体層５０に対し、長さ方向に等間隔の３０個の地点における厚さを測定して平均値を測定することができる。上記等間隔の３０個の地点は、第１及び第２の内部電極２２、２４が重なる領域を意味する容量形成部６０で測定されることができる。また、このような平均値の測定を１０個以上の誘電体層５０に拡張して行うと、誘電体層５０の厚さをより一般化することができる。
【００４９】
また、上記誘電体層５０の厚さｔｄは、長さ方向Ｌの中心部に沿う幅及び厚さ方向（Ｗ−Ｔ）断面を走査電子顕微鏡でスキャンしたイメージからも測定することができる。
【００５０】
ここで、セラミック本体１５の幅方向Ｗ又は長さ方向Ｌの中心部は、上記セラミック本体１５の幅方向Ｗ又は長さ方向Ｌのセンター地点から上記セラミック本体１５の幅又は長さの３０％の範囲内の地点と規定することができる。
【００５１】
上記第１の内部電極積層部ＣＡ１において、上記内部電極２０は第１の内部電極２２と第２の内部電極２４とを含むことができ、上記第１及び第２の内部電極２２、２４はそれぞれ第１及び第２の外部電極４２、４４とリード２２２、２４２を介して電気的に連結されることができる。
【００５２】
即ち、上記誘電体層５０を挟んで対向する上記内部電極のうち、一つの内部電極２２は上記セラミック本体１５の長辺Ｌｓ２の一面に引き出されるリード２２２を含み、もう一つの内部電極２４は上記一面の他面Ｌｓ１に引き出されるリード２４２を含むことができる。
【００５３】
上記第１及び第２の外部電極４２、４４は、金属粉末を含む導電性ペーストで形成されることができる。上記導電性ペーストに含まれる金属粉末としてはＣｕ、Ｎｉ又はこれらの合金を用いることができるが、特にこれらに制限されるものではない。
【００５４】
ここで、上記第１及び第２の内部電極２２、２４は、誘電体層５０を挟んで交互に繰り返して積層されることができる。図２のＬ−Ｔ断面及び図３のＷ−Ｔ断面上で、誘電体層５０を挟んで第１及び第２の内部電極２２、２４が重なって容量形成に寄与する上記内部電極２２、２４の部分をアクティブ領域部６０と定義する。上記内部電極２２、２４は、上記アクティブ領域部６０と上記外部電極４２、４４を連結し上記アクティブ領域部６０の幅方向の長さより小さい幅方向の長さを有するリード部２２２、２４２を備える。
【００５５】
このような第１及び第２の内部電極２２、２４の形状は、第２の内部電極積層部ＣＡ２にも同一に適用されることができる。
【００５６】
また、セラミック本体１５の上記誘電体層５０において、第１の内部電極積層部ＣＡ１の内部電極２２、２４及び第２の内部電極積層部ＣＡ２の内部電極２８、２６が形成されない部分をマージン部Ｍと定義する。上記マージン部Ｍのうち厚さ方向の上記アクティブ領域部の上部及び下部マージン部Ｍを特に上部及び下部カバー層５２２、５２４と定義し、内部電極２２、２４が誘電体層を挟んで積層されるアクティブ領域部を上記上部及び下部カバー層５２２、５２４に対応する概念としてアクティブ層とすることができる。
【００５７】
上記セラミック本体１５を構成する複数の誘電体層５０は焼結された状態で、隣接する誘電体層５０の間の境界は走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いなくては確認することが困難なほどに一体化されることができる。
【００５８】
一方、本発明の一実施例による積層セラミックキャパシタ１０のサイズは、上記セラミック本体１５の長さ及び幅がそれぞれ１．３７±０．１５ｍｍ及び１．０±０．１５ｍｍ（１４１０サイズ）の範囲又は０．９±０．０５ｍｍ及び０．６±０．０５ｍｍ（０９０６サイズ）の範囲の標準サイズを有するように小型化することができる。
【００５９】
また、高容量化のために、上記セラミック本体１２内の内部電極２０の積層数は２００層以上であることができる。
【００６０】
このようなアレイ型の積層セラミックキャパシタ１０は、誘電体層の厚さと積層数が増加するにつれ、下記の表１のようにＢＤＶ特性が低下することが分かる。
【００６１】
【表１】
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【００６２】
表１を参照すると、試料は、０９０６サイズ及び１４１０サイズのアレイ型の積層セラミックキャパシタを誘電体層の厚さと積層数を異ならせながら製造したものである。ここで、絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ、ＢＤＶ）はＱｕａｄＴｅｃｈ  Ｓｅｎｔｒｙ３０計測器を用いて測定し、５ｋＶのＤＣ電圧を印加して漏洩電流は５ｍＡを基準として絶縁破壊時の電圧を決めた。
【００６３】
表１を参照すると、０９０６サイズ及び１４１０サイズの積層セラミックキャパシタにおいて、誘電体層の厚さが０．８μｍから０．７μｍに減少し積層数が増加すると、ＢＤＶが１００Ｖ以下に低下する問題が発生する。したがって、誘電体層の厚さを０．７μｍ以下に減少させ積層数を増加させる場合、ＢＤＶ特性低下を防止するための他の設計の変更が必要であるということが分かる。
【００６４】
図５は図１の積層セラミックキャパシタを長さ及び幅方向に切断して示した平面図であり、図６は図１の積層セラミックキャパシタを長さ及び幅方向に研磨して下層の内部電極が誘電体層に投影された態様を示した平面図である。
【００６５】
以下、図５及び図６を参照して、本発明の一実施例による内部電極の間隙と内部電極の輪郭線Ｏの湾曲率の関係による電界集中解消を詳細に説明する。
【００６６】
本発明の実施例では、内部電極の対向する輪郭線Ｏは、上記内部電極の中心部に行くほど凸状を有することができる。ここで、対向する輪郭線Ｏの最も狭い間隙をＧｍｉｎと規定すると、上記Ｇｍｉｎは１０μｍ≦Ｇｍｉｎ≦６０μｍの範囲を有することができる。
【００６７】
Ｇｍｉｎが６０μｍを超えると、目標容量に対して得られる容量が減り、Ｇｍｉｎが１０μｍ未満であると、第１の内部電極積層部と第２の内部電極積層部がそれぞれのキャパシタとして動作すべき回路で短絡（ｓｈｏｒｔ）が発生する可能性がある。
【００６８】
即ち、対向する内部電極の間のギャップＧのサイズと上記内部電極の湾曲率を調節して、電界集中を解消することができる。図５に示されたように、上記内部電極の最も広い幅をＷａとし、上記内部電極の最も狭い幅をＷｂとし、上記輪郭線の湾曲率をＷａ／Ｗｂと規定することができる。
【００６９】
ここで、上記Ｗａは上記内部電極２２の中心部ラインの幅であり、Ｗｂは上記内部電極２２の輪郭線のボトムライン（ｂｏｔｔｏｍ  ｌｉｎｅ、Ｂ）の幅であることができる。上記内部電極の中心部は、リード２２２を除いた内部電極２２の幅方向の長さにおいてセンター地点を含んで３０％の範囲内と規定することができる。また、上記輪郭線のボトムラインＢは直線でないこともある。上記ボトムラインＢが曲線の場合は、リード２２２を除いた内部電極２２の幅方向の長さにおいて下端の５％内の地点から伸びた直線の長さであることができる。
【００７０】
本発明の実施例では、上記輪郭線の湾曲率は１．１≦Ｗａ／Ｗｂ≦１．３５の範囲を満足することができる。
【００７１】
Ｗａ／Ｗｂが１．１未満の場合は、ＢＤＶ特性が悪くなる問題が発生し、Ｗａ／Ｗｂが１．３５を超える場合は、容量値が減少し内部電極間に電気的に通電する短絡（ｓｈｏｒｔ）が発生する可能性がある。
【００７２】
本発明の一実施例において、上記セラミック本体１５の短辺Ｓｓ２の一面と隣接する上記内部電極２８の輪郭線Ｏの間のマージン部をＭｓと規定すると、Ｇｍｉｎ≦Ｍｓを満足することができる。ＧｍｉｎがＭｓより大きくなる場合は、Ｍｓが非常に狭い場合であるため、キャパシタ本体１５内への水分の浸透によって耐湿特性が低下する可能性がある。
【００７３】
図６を参照すると、誘電体層５２を挟んで、上部層の内部電極２２、２８に下部層の内部電極２４、２６が投影された態様が示されている。本実施例では、上部層の内部電極２２、２８の角部Ｅ、Ｅ'を重ならないように形成させて内部電極の電界集中現象が重なることを防止することができる。
【００７４】
一方、アレイ型の積層型セラミックキャパシタ１０の誘電体層５０を挟んで配置される上層の内部電極２２、２８と下層の内部電極２４、２６の輪郭線（Ｏｕｔｅｒ−ｌｉｎｅ、Ｏ）が曲率を備えることにより、輪郭線Ｏで発生する電界集中を解消することができる。
【００７５】
以下、実験例を挙げて、本発明の一実施例による内部電極の間隙のサイズと内部電極の輪郭線の湾曲率の関係による電界集中解消を詳細に説明する。
【００７６】
［実験例］
以下、本発明の実施例と比較例の実験データを参照して、本発明の実施例をより具体的に説明する。
【００７７】
下記の表２及び表３は、それぞれ０９０６サイズ及び１４１０サイズのアレイ型の積層セラミックキャパシタにおいて、一つの誘電体層上で対向する内部電極の輪郭線の最も狭い間隙のサイズをＧｍｉｎとし、一つの内部電極の最も広い幅をＷａとし、上記内部電極の最も狭い幅をＷｂとし、上記輪郭線の湾曲率をＷａ／Ｗｂと規定するとき、ＧｍｉｎとＷａ／Ｗｂ間の変化による目標容量に対する得られる静電容量の変化、ＢＤＶ変化等の関係を示したものである。
【００７８】
表２及び表３の結果を得るために実験に用いられた多様なチップサイズの積層セラミックキャパシタは、高容量を具現するために２００層から５００層の内部電極の積層数を有することができる。
【００７９】
本発明の実施例と比較例による積層セラミックキャパシタは、下記のように製作された。まず、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布し乾燥して、複数のセラミックグリーンシートを製造する。上記セラミックグリーンシートは、焼結後、０．７μｍ以下の平均厚さを有する誘電体層となる。
【００８０】
次に、上記セラミックグリーンシート上に内部電極のパターンが形成されるように、スクリーンを用いて上記セラミックグリーンシート上にニッケル内部電極用導電性ペーストを塗布して内部電極を形成する。ここで、アレイ型の積層キャパシタを具現するために、上記内部電極が相互間隙を有し、輪郭線が対向するように形成する。
【００８１】
また、内部電極の輪郭線の湾曲率を具現するために、内部電極の幅が中心部に行くほど幅が広い曲率を有する形状を有するように内部電極を塗布した。
【００８２】
ここで、上記セラミックグリーンシートを２５０層積層し、この積層体を８５℃で１０００ｋｇｆ／ｃｍ２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）した。圧着が完了したセラミック積層体を個別チップの形態に切断し、切断されたチップを大気雰囲気で２３０℃、６０時間維持して脱バインダーを行った。
【００８３】
以後、１１５０℃以下で内部電極が酸化しないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０−１１ａｔｍ〜１０−１０ａｔｍの酸素分圧下の還元雰囲気で焼成を行った。
【００８４】
この際、焼成後のチップのサイズはそれぞれ０．９±０．１５ｍｍ×０．６±０．１５ｍｍで、即ち、０９０６サイズで製作した。
【００８５】
次に、外部電極形成、メッキ等の工程を経て積層セラミックキャパシタを製作した。
【００８６】
【表２】
2013229558.tif 000004
＊：比較例
【００８７】
【表３】
2013229558.tif 000005
＊：比較例
【００８８】
表２は０9０6サイズのアレイ型の積層セラミックキャパシタにおいて、表３は１４１０サイズのアレイ型の積層セラミックキャパシタにおいて、対向する内部電極の輪郭線の間隙の最小サイズ（Ｇｍｉｎ）、内部電極の最も広い幅と狭い幅との間の湾曲率（Ｗａ／Ｗｂ）による目標容量に対して得られる静電容量、ＢＤＶ、短絡の有無を測定した結果を示したものである。
【００８９】
本実験例の静電容量は、Ａｇｉｌｅｎｔ社の４２７８計測器を用いて、１ｋＨｚ、０．５Ｖｒｍｓの条件で測定した。また、絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ、ＢＤＶ）はＱｕａｄＴｅｃｈ  Ｓｅｎｔｒｙ３０計測器を用いて測定し、５ｋＶのＤＣ電圧を印加して漏洩電流は５ｍＡを基準として絶縁破壊時の電圧を決めた。
【００９０】
上記表２及び表３を参照すると、Ｇｍｉｎが１０μｍ未満の表２及び表３の試料１及び２の場合は、ＢＤＶが低すぎ、第１の内部電極積層部と第２の内部電極積層部がそれぞれのキャパシタとして動作すべきであるが、短絡が発生する。即ち、同一の誘電体層の間で対向する内部電極間に電気的に通電が生じる可能性がある。
【００９１】
また、Ｇｍｉｎが６０μｍを超える表２及び表３の試料２４から２９の場合は、目標容量に対して得られる容量が減る問題点がある。
【００９２】
一方、Ｇｍｉｎが１０μｍ≦Ｇｍｉｎ≦６０μｍの範囲を満足することを前提として、Ｗａ／Ｗｂが１．１未満の表２及び表３の試料３、４、１０、１１、１７、１８の場合は、ＢＤＶが低すぎるという問題点がある。また、Ｗａ／Ｗｂが１．３５を超える表２及び表３の試料８、９、１５、１６、２２、２３の場合は、短絡が発生し、容量値の低下も問題となる。
【００９３】
表２及び表３の実験例を参照すると、１４１０サイズ以下で誘電体層の厚さを０．７μｍ以下に設定すると、同一の誘電体層での内部電極の間の間隙、Ｇｍｉｎの範囲と内部電極の輪郭線の湾曲率、Ｗａ／Ｗｂを適切に設定することにより、容量低下、短絡発生及びＢＤＶが低くなる問題点を防止することができる。
【符号の説明】
【００９４】
１０  積層セラミックキャパシタ
２０  内部電極
４０  外部電極
４２、４４  外部電極
Ｇｍｉｎ  内部電極の対向する輪郭線の最も狭い間隙
Ｗａ／Ｗｂ  内部電極の輪郭線の湾曲率
【図１】
2013229558.tif 000006
【図２】
2013229558.tif 000007
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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