(57)【要約】【課題】電源投入時に常時読み出し状態を保持したままで多数年の連続使用を可能とするメモリ構造を有する半導体装置及びその製造方法を提供すること。【解決手段】メモリ領域は、高電圧Ｎウェルを有するシリコン基板１１と、このシリコン基板１１上に設けられたトンネル酸化膜１８と、このトンネル酸化膜１８上に設けられた突起状のメモリ浮遊ゲート２１と、このメモリ浮遊ゲート２１上及びトンネル酸化膜１８上に設けられたＩＰＯ酸化膜２２と、メモリ浮遊ゲート２１の周辺のＩＰＯ酸化膜２２上に設けられたメモリ制御ゲート２４とを備え、トランジスタ領域は、Ｎウェルを有する基板１７と、この基板１７上に設けられたゲート酸化膜１９と、このゲート酸化膜１９上に設けられた突起状のトランジスタゲート２５とを備えている。【選択図】図１２
2013187201.tif 000002
【特許請求の範囲】
【請求項１】
電源投入時に常時読み出し状態を保持したままで多数年の連続使用を可能とするメモリ構造を有する半導体装置の製造方法において、
メモリ領域になるシリコン基板上に熱酸化膜を形成し、該熱酸化膜上にシリコン窒化膜を堆積させた後に、素子分離膜を形成する工程と、
トランジスタ領域及び容量素子領域を形成するために前記シリコン基板に隣接してＮウェル及びＰウェルを形成し、前記シリコン基板上及び前記Ｎウェル上に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜を除去した後、前記トランジスタ領域のゲート酸化膜と、前記メモリ領域のトンネル酸化膜を形成した後に、前記トランジスタ領域のゲートと前記メモリ領域の浮遊ゲートとなる第１ポリを堆積する工程と、
前記浮遊ゲートとなるポリシリコン膜を形成するために、前記第１のポリをドライエッチで所定の形状にパターンニングする工程と、
前記所定の形状にパターンニングされた第１のポリ２０上の全面にＩＰＯ酸化膜を形成する工程と、
前記ＩＰＯ酸化膜上に第２のポリを堆積する工程と、
前記第２のポリをエッチングしてメモリ制御ゲートをパターンニングする工程と、
前記トランジスタ領域のゲートと前記容量素子領域の第１のポリ上に残る前記ＩＰＯ酸化膜を除去した後に、前記トランジスタ領域のゲートを所定の形状にパターンニングする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法によって製造された半導体装置であって、電源投入時に常時読み出し状態を保持したままで多数年の連続使用を可能とするメモリ構造を有する半導体装置において、
メモリ領域と、該メモリ領域に隣接して設けられたトランジスタ領域とを備え、
前記メモリ領域は、高電圧Ｎウェルを有するシリコン基板と、該シリコン基板上に設けられたトンネル酸化膜と、該トンネル酸化膜上に設けられた突起状のメモリ浮遊ゲートと、該メモリ浮遊ゲート上及び前記トンネル酸化膜上に設けられたＩＰＯ酸化膜と、前記メモリ浮遊ゲートの周辺の前記ＩＰＯ酸化膜上に設けられたメモリ制御ゲートとを備え、
前記トランジスタ領域は、Ｎウェルを有する基板と、該基板上に設けられたゲート酸化膜と、該ゲート酸化膜上に設けられた突起状のトランジスタゲートとを備え、
読み出し動作時に前記メモリ領域の前記トンネル酸化膜に加わる電界ストレスを軽減するように構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、電源投入時に常時読み出し状態を保持したままで多数年の連続使用を可能とするメモリ構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から良く知られているＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ；電気的に消去可能なプログラマブルリードオンリーメモリ）は不揮発性メモリの一種で、コンピュータなどの電子機器で電源を切っても保持しておくべきデータを格納するのに使われている。ＵＳＢメモリのように大量のデータを格納する用途では、従来型のＥＥＰＲＯＭよりもその一種であるフラッシメモリなどの方が経済的である。
【０００３】
ＥＥＰＲＯＭは、利用者が内容を書き換え可能なＲＯＭであり、印加する電圧を読み取りのときよりも高くすることで何回も記憶内容の消去・再書き込みが可能である。高い電圧は最近のＥＥＰＲＯＭではチップ内部で発生させるようになっている。ＥＰＲＯＭの記憶内容を消去・再書き込みするには、一旦機器から取り外す必要があるが、ＥＥＰＲＯＭの場合は、機器内の回路上で消去・再書き込みが可能である。初期のＥＥＰＲＯＭは１バイト単位でしか操作できず非常に遅かったが、現在では多バイトページ操作が可能である。また、初期のＥＥＰＲＯＭは、書き換え可能回数が限られていたが、数十回、数百回、数千回と徐々にそれが延びていった。現在では、百万回の書き込みも可能となっている。コンピュータに内蔵するＥＥＰＲＯＭが頻繁に書き換えられるような場合、このＥＥＰＲＯＭの寿命は、設計時に考慮すべき重要な問題となる。
【０００４】
この種のＥＥＰＲＯＭの使い方には、多数回、例えば、９０℃で１０万回データの書き換えを行う主に記録媒体としての使い方と、回路補正用（トリミング）として使用する場合がある。トリミング用途の場合、書き換え回数は、出荷時に数回であるが、電源ＯＮ時にＥＥＰＲＯＭに記録された補正データが読み出される。従来のトリミングメモリは、１ビット当りの面積が大きく、微細化にも適さなくなっていた。また、メモリ形成に必要な工程数も多く、プロセスコスト削減の障害となっていた。そこで、工程数が少なく、微細な構造のトリミング用メモリが要求されていた。
【０００５】
例えば、特許文献１は、電気的に書き込み及び消去が可能なＥＥＰＲＯＭに関するもので、平面図上、９０°よりも鈍角な直線又は曲線で構成されたパターンにてトンネル領域を構成したＥＥＰＲＯＭが開示されている。
図１は、特許文献１に記載のＥＥＰＲＯＭの構成図である。フローティングゲートのドレイン上の突起は、平面図上円形に形成されており、これにより、トンネル領域も平面図上円形に形成されている。
【０００６】
また、例えば、特許文献２では、工程追加を少なく、面積が小さなＥＥＰＲＯＭを実現している。
図２は、特許文献２に記載のＥＥＰＲＯＭの構成図である。このメモリは、データの書き換え、データ保持特性、及びデータの読み出しというメモリに要求される機能も満たしており、さらに高温での書き換え、電荷保持耐性にも優れ、実用上は十分高品質なメモリである。
【０００７】
しかしながら、高温９０℃で１０万回書き換えた後に、長期間、例えば、１０年間連続で読み出し動作を繰り返すという動作環境下での使用方法を可能にする技術に関しては不十分であり、更なる高品質の高寿命化が求められていた。
この種の不揮発メモリでは、ドレイン近傍で高エネルギー状態となった電子（すなわち、ホットエレクトロン）を浮遊ゲートに注入したり、制御ゲートと基板の間の電圧差によるＦＮトンネリング現象を利用し、電子あるいはホールを浮遊ゲートに注入し、データの書き込みが行われる。データの書き換えの際に電子あるいはホールの通過するトンネル酸化膜には熱酸化膜が使われ、データの書き込みの際には、トンネル酸化膜に様々なトラップが生じる。この状態で、トンネル酸化膜に電圧が加わると、このトラップを介したホッピング現象により、浮遊ゲート中の蓄積電荷は少しずつ抜けていく現象が知られている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平３−２９３７０号公報
【特許文献２】米国特許第６４５１６５２号明細書（Ｂ１）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した特許文献１に記載のメモリは、読み取りの際ゲート電圧ＶＧ＝０Ｖでトリミング用メモリとして使用している。電荷の書き込みを行うトンネル酸化膜２とメモリのチャネル領域が分離している構造のため、メモリ本体の面積が大きく、微細化に不向きであり、また構造が複雑であり製造工程数も多く、コスト削減が見込めない。また、特許文献１に記載のメモリは、電源投入時にＥＥＰＲＯＭから読み出したデータを、レジスタに移して、電源ＯＮ時は常時レジスタからデータの読み出しを行っている。これにより、メモリの読み出しは、電源投入時のみの実施に限っている。しかしながら、この方法だと、メモリに加えて、レジスタ回路を追加する必要があるため、回路全体の面積が大きくなってしまう。
【００１０】
また、特許文献２に記載のメモリは、トンネル酸化膜とメモリのチャネル領域を統一化したことで面積が小さく、またメモリ形成のための追加工程数を少なくできるという点で特許文献１のメモリより有利である。また、特許文献２に記載のメモリは、ゲート電圧を下げて選択トランジスタをＯＮさせないとメモリの読み出しが出来ない。しかし、ゲート電圧を下げるとゲート−基板間の電位差（ＶＧＢ）が大きくなり、トンネル酸化膜の寿命に応じて、読み出し時間が制限されるという課題がある。
【００１１】
そこで、近年、上述した特許文献２に開示されたメモリをトリミング用途に利用して、更にトリミングメモリとしての機能を高めることが要求されている。つまり、浮遊ゲートと選択ゲートの極性を逆にし、選択ゲートをデプレション化し、ＶＧ＝０Ｖで読み出し可能なトリミング用メモリの実現である。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、電源投入時に常時読み出し状態を保持したままで多数年の連続使用を可能とするメモリ構造を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、電源投入時に常時読み出し状態を保持したままで多数年の連続使用を可能とするメモリ構造を有する半導体装置の製造方法において、メモリ領域になるシリコン基板上に熱酸化膜を形成し、該熱酸化膜上にシリコン窒化膜を堆積させた後に、素子分離膜を形成する工程と、トランジスタ領域及び容量素子領域を形成するために前記シリコン基板に隣接してＮウェル及びＰウェルを形成し、前記シリコン基板上及び前記Ｎウェル上に犠牲酸化膜を形成する工程と、前記犠牲酸化膜を除去した後、前記トランジスタ領域のゲート酸化膜と、前記メモリ領域のトンネル酸化膜を形成した後に、前記トランジスタ領域のゲートと前記メモリ領域の浮遊ゲートとなる第１ポリを堆積する工程と、前記浮遊ゲートとなるポリシリコン膜を形成するために、前記第１のポリをドライエッチで所定の形状にパターンニングする工程と、前記所定の形状にパターンニングされた第１のポリ上の全面にＩＰＯ酸化膜を形成する工程と、前記ＩＰＯ酸化膜上に第２のポリを堆積する工程と、前記第２のポリをエッチングしてメモリ制御ゲートをパターンニングする工程と、前記トランジスタ領域のゲートと前記容量素子領域の第１のポリ上に残る前記ＩＰＯ酸化膜を除去した後に、前記トランジスタ領域のゲートを所定の形状にパターンニングする工程とを有することを特徴とする。
【００１３】
また、請求項２に記載の発明は、請求項１に記載の半導体装置の製造方法によって製造された半導体装置であって、電源投入時に常時読み出し状態を保持したままで多数年の連続使用を可能とするメモリ構造を有する半導体装置において、メモリ領域と、該メモリ領域に隣接して設けられたトランジスタ領域とを備え、前記メモリ領域は、高電圧Ｎウェルを有するシリコン基板と、該シリコン基板上に設けられたトンネル酸化膜と、該トンネル酸化膜上に設けられた突起状のメモリ浮遊ゲートと、該メモリ浮遊ゲート上及び前記トンネル酸化膜上に設けられたＩＰＯ酸化膜と、前記メモリ浮遊ゲートの周辺の前記ＩＰＯ酸化膜上に設けられたメモリ制御ゲートとを備え、前記トランジスタ領域は、Ｎウェルを有する基板と、該基板上に設けられたゲート酸化膜と、該ゲート酸化膜上に設けられた突起状のトランジスタゲートとを備え、読み出し動作時に前記メモリ領域の前記トンネル酸化膜に加わる電界ストレスを軽減するように構成されていることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、読み出し動作時にメモリのトンネル酸化膜に加わる電界ストレスを０Ｖに近づけることができる。例えば、メモリの容量カップリング比が８０％になるよう設計されたメモリの場合、ＶＧＢが−３Ｖの場合、−２．４Ｖの電圧がトンネル酸化膜に加わり、この電界により浮遊ゲートに蓄積された電子がトンネル酸化膜を介してバルクのＨＶＮＷに抜けていくが、ＶＧＢが０Ｖの場合、トンネル酸化膜に加わる電圧を０Ｖとすることができ、電子の抜けを抑制することができると考えられる。
【図面の簡単な説明】
【００１５】
【図１】特許文献１に記載のＥＥＰＲＯＭの構成図である。
【図２】特許文献２に記載のＥＥＰＲＯＭの構成図である。
【図３】（ａ），（ｂ）は、データの読み出し時のデータ反転前後の様子を示す図である。
【図４】ＥｒａｓｅとＩｎｔｒｉｎｓｉｃとＰｒｏｇｒａｍ時の各Ｖｔｈを示す図である。
【図５】本発明に係る半導体装置の製造方法について説明するために工程図（その１）である。
【図６】本発明に係る半導体装置の製造方法について説明するために工程図（その２）である。
【図７】本発明に係る半導体装置の製造方法について説明するために工程図（その３）である。
【図８】本発明に係る半導体装置の製造方法について説明するために工程図（その４）である。
【図９】本発明に係る半導体装置の製造方法について説明するために工程図（その５）である。
【図１０】本発明に係る半導体装置の製造方法について説明するために工程図（その６）である。
【図１１】本発明に係る半導体装置の製造方法について説明するために工程図（その７）である。
【図１２】本発明に係る半導体装置の製造方法について説明するために工程図（その８）である。
【図１３】読み出し寿命の電圧依存性を示す図である。
【発明を実施するための形態】
【００１６】
本発明に係る半導体装置の製造方法について説明する前に、まず、データ反転前後の様子について説明する。
従来のメモリであると、データの読み出し時に、制御ゲート−基板間に電位差が生じることで、トンネル酸化膜にもメモリの容量カップリング比に応じて電位差が生じ、この電界ストレスにより酸化膜にトラップが発生し、このトラップを介して浮遊ゲートに蓄積された電荷が時間の経過と共に抜けていき、一定時間の後にデータが反転する。
【００１７】
図３（ａ），（ｂ）は、データの読み出し時のデータ反転前後の様子を示す図で、図３（ａ）は、浮遊ゲートから電子が引き抜かれ見掛け上浮遊ゲート中に正電荷が溜められた状態（消去後の状態）を示す図で、図３（ｂ）は、浮遊ゲート中の電荷が反転した状態（プログラム後の状態）を示す図である。図中符号１は第１のポリ（浮遊ゲート）、２は第２のポリ（制御ゲート）、３はシリコン基板（ＨＶＮＷ；高電圧Ｎウェル）を示している。
【００１８】
制御ゲート２及び選択ゲートとなる第２のＰｏｌｙをＰ型化し、第１のＰｏｌｙであるＮ型の浮遊ゲート１との仕事関数の差を利用することで、基板の不純物ドープが同じ状態で、制御ゲート２下のＶｔｈと浮遊ゲート１下のＶｔｈをそれぞれ別のＶｔｈに分けることができる。
例えば、Ｎ＋型ポリシリコンの仕事関数は４．１ｅＶ、Ｐ＋型ポリシリコンの仕事関数は５．２ｅＶとして、同じ不純物をチャネルにイオン注入した場合に、選択ゲートと浮遊
ゲートのＶｔｈを約１Ｖずらすことができると考えられる。すなわち、浮遊ゲートのＶｔｈを＋１Ｖになるように調整するようなインプラを打ち込むと、選択ゲートのＶｔｈを＋２Ｖに調整することができる。この状態では、浮遊ゲートのＶｔｈは＋１Ｖであるが、浮遊ゲートにホールを注入する（Ｅｒａｓｅ；図３（ａ）参照）ことで、メモリのＶｔｈを−２Ｖにシフトさせることができる。つまり、浮遊ゲートが無電荷の状態（Ｉｎｔｒｉｎｓｉｃの状態）が、Ｖｔｈ＝＋１Ｖ、浮遊ゲートにホールを注入した状態がＶｔｈ＝−２Ｖとなる。一方で、無電荷の状態から浮遊ゲートに電子を注入する（Ｐｒｏｇｒａｍ；図３（ｂ）参照）とメモリのＶｔｈは＋４Ｖとなる。
【００１９】
図４は、ＥｒａｓｅとＩｎｔｒｉｎｓｉｃとＰｒｏｇｒａｍ時の各Ｖｔｈを示す図である。選択ゲートのＶｔｈが＋２Ｖ以上であるので、読み出し時のゲート電圧ＶＧを０Ｖとすることで、選択ゲート下のチャネルは常時ＯＮ状態となる。このとき、浮遊ゲート中の電荷の状態により、浮遊ゲート下のチャネルを流れる電流がＯＮ、ＯＦＦとなる２つの状態を作ることができ、データ０及びデータ１を書き換えることのできるメモリとしての動作が可能となる。
【００２０】
以下、図面を参照して本発明の実施例について説明する。
図５乃至図１２は、本発明に係る半導体装置の製造方法について説明するために工程図である。図５は、シリコン基板に素子分離膜（ＬＯＣＯＳ）を形成する工程図である。形成条件は、シリコン基板上に１８０Åの熱酸化膜を形成し、その上に２０００Åのシリコン窒化膜を堆積させた後、ＬＯＣＯＳ１２を形成する領域を、ホトリソグラフィで開口し、開口したエリアのシリコン窒化膜をエッチングし、その後、１０００℃の熱処理で３３００Å程度の酸化膜を形成できるものである。また、メモリ領域のＨＶ−Ｎウェルを形成するために、本熱処理により前にイオン注入法により導入したリンを、本熱処理により拡散させて形成する。
【００２１】
図６は、トランジスタ及び容量素子を形成するためのウェル（ＷＥＬＬ）を形成する工程図である。例えば、トランジスタの領域の場合、ＰＭＯＳのＮウェル１７、容量素子の領域の場合、Ｐウェル（ＰＷ）１６を形成したものである。形成条件は、３００Åの熱酸化膜を全面に形成しこれを犠牲酸化膜１５として、所望の不純物をイオン注入法により導入し、濃度を所望の濃度になるように形成した。
【００２２】
図７は、第１のポリを堆積する工程図である。犠牲酸化膜１５を除去した後、トランジスタのゲート酸化膜１９と、メモリのトンネル酸化膜１８を形成後、トランジスタのゲートとメモリの浮遊ゲートとなる第１ポリ（Ｐｏｌｙ）２０を堆積したものである。形成方法は、ウェット酸化で７７Åのゲート酸化膜１９とトンネル酸化膜１８を同時形成する。その後、３５００Å程度の膜厚の不純物を含まないポリシリコン膜を堆積した。その後、浮遊ゲートと容量素子とトランジスタのゲートになる第１のポリ２０にリンを高濃度でイオン注入法により導入した。
【００２３】
図８は、第１のポリの第１回目のエッチングの工程図である。浮遊ゲート２１となるポリシリコン膜を形成するために、第１のポリ２０をドライエッチで所定の形状にパターンニングしたものである。
図９は、ＩＰＯ酸化膜とＨＬＤ堆積の工程図である。全面にＩＰＯ酸化膜２２を形成したものである。形成条件は、高濃度の第１のポリ２０上に１００Åの酸化膜を形成したのち、ＨＬＤ膜を１２０Å程度ＣＶＤ法により全面に堆積したものである。
【００２４】
図１０は、第２のポリを堆積する工程図である。ＩＰＯ酸化膜２２上に第２のポリ２３を堆積したものである。形成条件は、３５００Å程度の膜厚の不純物を含まないポリシリコンを堆積できる条件を選んだ。
図１１は、第２のポリをエッチングする工程図である。第２のポリ２３にホトリソグラフィとドライエッチを施し、メモリの制御ゲートをパターンニングしたものである。
【００２５】
図１２は、第１のポリの第２回目のエッチングの工程図である。トランジスタのゲートと容量素子の第１のポリ２０上に残るＩＰＯ酸化膜２２をドライエッチで除去した後、トランジスタのゲート２５を所定の形状にパターンニングしたものである。
以後は、一般的の半導体製造装置の製造方法に従い、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ  Ｄｒａｉｎ）やＤＤＤ(Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ)形成のためのインプラ注入、ソース、ドレインを形成するためのイオン注入を施しする。その際、Ｐ＋型不純物をメモリの制御ゲートにも打ち込むことで、制御ゲートをＰ＋型にしたものである。全面に層間絶縁膜を堆積する。層間絶縁膜は、例えば、ＣＶＤ法によるＳｉＯ2である。ＳｉＯ2膜にホトリソグラフィ、エッチングによりコンタクトホールを形成する。最終的には、全面メタル膜を堆積し、ホトリソグラフィとエッチングによりパターンニングを施してメタル配線をメモリ、トランジスタ、容量素子とコンタクトで導通させる。その後、水素処理を施したり、パッシベーション膜を形成したりする。
【００２６】
本発明に係る半導体装置は、上述した図５乃至図１２に示した半導体装置の製造方法の工程図により製造されたもので、電源投入時に常時読み出し状態を保持したままで多数年の連続使用を可能とするメモリ構造を有する半導体装置で、メモリ領域と、このメモリ領域に隣接して設けられたトランジスタ領域とを備えている。
メモリ領域は、高電圧Ｎウェルを有するシリコン基板１１と、このシリコン基板１１上に設けられたトンネル酸化膜１８と、このトンネル酸化膜１８上に設けられた突起状のメモリ浮遊ゲート２１と、このメモリ浮遊ゲート２１上及びトンネル酸化膜１８上に設けられたＩＰＯ酸化膜２２と、メモリ浮遊ゲート２１の周辺のＩＰＯ酸化膜２２上に設けられたメモリ制御ゲート２４とを備えている。
【００２７】
また、トランジスタ領域は、Ｎウェルを有する基板１７と、この基板１７上に設けられたゲート酸化膜１９と、このゲート酸化膜１９上に設けられた突起状のトランジスタゲート２５とを備えている。つまり、上述したような、メモリ領域及びトランジスタ領域とを備え、読み出し動作時にメモリ領域のトンネル酸化膜１８に加わる電界ストレスを軽減するように構成されている。
【００２８】
図１３は、読み出し寿命の電圧依存性を示す図で、読み出し電圧を４．４Ｖ、３．６Ｖ、３．４Ｖと変えていき、それぞれの電圧下でのデータ反転までの時間（寿命）をプロットした図である。この結果から、ゲート−バルク間の電位差｜ＶＧＢ｜が小さくなるほど、寿命が伸びていくことが分かる。したがって、上述したように、読み出し時の電圧を０Ｖにすれば、ゲート−バルク間の電位差｜ＶＧＢ｜を０Ｖにでき、図１３に示すように読み出し寿命が２．９３Ｅ６年まで伸びて、例えば、１０年連続読み出しのような厳しい動作環境下での使用も可能となる。
【００２９】
このようにして、製造工程数を少なく、且つ微細な（本発明により、従来１ビット当たり４０．７μｍ2だったのメモリサイズが、１ビット当り８．４μｍ2に縮小できる。）トリミング用メモリを実現することができる。
【産業上の利用可能性】
【００３０】
本発明は、ＡＶ機器，デジカメ，ポータブルＣＤ，パソコンなどのアプリケーションに使用され、センサ用途や車載用途などにも使用される不揮発性メモリで好適に利用できる。
【符号の説明】
【００３１】
１  第１のポリ（浮遊ゲート）
２  第２のポリ（制御ゲート）
３  シリコン基板（ＨＶＮＷ；高電圧Ｎウェル）
１１  シリコン基板（ＨＶＮＷ；高電圧Ｎウェル）
１２  素子分離膜（ＬＯＣＯＳ）
１３  シリコン窒化膜
１４  熱酸化膜（１８０Å）
１５  犠牲酸化膜（３００Å）
１６  Ｐウェル
１７  Ｎウェル
１８  トンネル酸化膜（７７Å）
１９  ゲート酸化膜（７７Å）
２０  第１のポリ（３５００Å）
２１  メモリ浮遊ゲート
２２  ＩＰＯ酸化膜
２３  第２のポリ（３５００Å）
２４  メモリ制御ゲート
２５  トランジスタゲート
【図１】
2013187201.tif 000003
【図２】
2013187201.tif 000004
【図３】
2013187201.tif 000005
【図４】
2013187201.tif 000006
【図５】
2013187201.tif 000007
【図６】
2013187201.tif 000008
【図７】
2013187201.tif 000009
【図８】
2013187201.tif 000010
【図９】
2013187201.tif 000011
【図１０】
2013187201.tif 000012
【図１１】
2013187201.tif 000013
【図１２】
2013187201.tif 000014
【図１３】
2013187201.tif 000015