(57)【要約】【課題】低電圧により動作可能としつつ、高速シリアルインタフェースの標準規格をより満足するような出力信号を得ることが可能にする。【解決手段】出力ドライバ回路１０は、モード選択信号により複数の出力モードから選択された出力モードに従い、データ信号ＤＡＴＡとデータ信号ＤＡＴＡに基づく信号ＤＬ１，ＤＮ１と固定レベル信号ＶＤＤ，ＧＮＤとを含む基準信号から増幅調整信号Ｄ１，Ｄ２を生成する信号制御回路３０と、増幅調整信号Ｄ１，Ｄ２によりＶＤＤまたはＧＮＤとの接続が制御され、出力抵抗１２，３６を介して出力端子１１に共通接続されるスイッチ素子１３、３７と、を備えるものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
モード選択信号により複数の出力モードから選択された出力モードに従い、入力データ信号と前記入力データ信号に基づく信号と固定レベル信号とを含む基準信号から複数の増幅調整信号を生成する増幅調整回路と、
前記増幅調整回路により複数の電源の一つに接続されるもしくは無接続の制御をうける複数のスイッチ素子群と、
一端が出力端子に共通接続された複数の抵抗とを備え、
前記複数の抵抗の他端には前記複数のスイッチ素子群が接続されている出力回路。
【請求項２】
前記固定レベル信号は、ハイレベル信号とロウレベル信号とを含んでいる、
請求項１に記載の出力回路。
【請求項３】
前記入力データ信号に基づく信号は、前記入力データ信号を遅延及び／又は反転させた信号を含んでいる、
請求項１または２に記載の出力回路。
【請求項４】
前記入力データ信号に基づく信号は、前記入力データ信号を異なる遅延時間で遅延させた複数の遅延信号を含んでいる、
請求項３に記載の出力回路。
【請求項５】
前記複数の出力モードは、前記出力信号としてコモンレベルの電圧を出力するコモンレベル電圧出力モードを含んでいる、
請求項１乃至４のいずれか一項に記載の出力回路。
【請求項６】
前記増幅調整回路は、前記コモンレベル電圧出力モードが選択された場合、前記複数の増幅調整信号として、ハイレベルの前記固定レベル信号とロウレベルの前記固定レベル信号とを生成する、
請求項５に記載の出力回路。
【請求項７】
前記生成されるハイレベルの前記固定レベル信号の数と、前記生成されるロウレベルの前記固定レベル信号の数とは同じである、
請求項６に記載の出力ドライバ回路。
【請求項８】
前記複数の出力モードは、前記出力信号の振幅を調整する振幅調整モードを含んでいる、
請求項１乃至７のいずれか一項に記載の出力回路。
【請求項９】
前記増幅調整回路は、前記振幅調整モードが選択された場合、前記複数の増幅調整信号として前記入力データ信号のみを生成する
請求項８に記載の出力回路。
【請求項１０】
前記増幅調整回路は、前記振幅調整モードが選択された場合、前記複数の増幅調整信号として前記入力データ信号と前記固定レベル信号とを生成する、
請求項８に記載の出力回路。
【請求項１１】
前記増幅調整回路は、前記生成される前記入力データ信号の数と前記生成される前記固定レベル信号の数により前記出力信号の振幅の大きさを調整する、
請求項１０に記載の出力回路。
【請求項１２】
前記複数の出力モードは、前記出力信号の立上り時間と立下り時間を調整する立上り立下り時間調整モードを含んでいる、
請求項１乃至１１のいずれか一項に記載の出力回路。
【請求項１３】
前記増幅調整回路は、前記立上り立下り時間調整モードが選択された場合、前記複数の増幅調整信号として、前記入力データ信号と、前記入力データ信号を遅延させた遅延信号とを生成する、
請求項１２に記載の出力回路。
【請求項１４】
前記遅延信号は、前記入力データ信号の１データ期間よりも短い時間遅延させた信号である、
請求項１３に記載の出力回路。
【請求項１５】
前記増幅調整回路は、前記生成される入力データ信号の数と前記生成される遅延信号の数により前記出力信号の立上り時間と立下り時間とを調整する、
請求項１３または１４に記載の出力回路。
【請求項１６】
前記複数の出力モードは、前記出力信号のエンファシス量を調整するエンファシス出力モードを含んでいる、
請求項１乃至１５のいずれか一項に記載の出力回路。
【請求項１７】
前記増幅調整回路は、前記エンファシス出力モードが選択された場合、前記複数の増幅調整信号として、前記入力データ信号と、前記入力データ信号を遅延及び反転させた遅延反転信号とを生成する、
請求項１６に記載の出力回路。
【請求項１８】
前記遅延信号は、前記入力データ信号の１データ期間の時間遅延させた信号である、
請求項１７に記載の出力回路。
【請求項１９】
前記増幅調整回路は、前記生成される入力データ信号の数と前記生成される遅延反転信号の数により前記出力信号のエンファシス量を調整する、
請求項１７または１８に記載の出力回路。
【請求項２０】
モード選択信号により複数の出力モードから選択された出力モードに従い、入力データ信号と前記入力データ信号に基づく信号と固定レベル信号とを含む基準信号から複数の増幅調整信号を生成し、
前記増幅調整信号により複数の電源の一つに接続されるもしくは無接続の制御をうける複数のスイッチ素子群を介して、一端が出力端子に共通接続された複数の抵抗を制御する、
出力回路の制御方法。
【請求項２１】
第１のノードに入力されたデータ信号に基づく第１の信号により第１または第２の電源を選択する第１のスイッチ素子と第１の抵抗の直列接続と、
少なくとも前記データ信号に第１の遅延を付加した第２の信号と前記データ信号に第２の遅延を付加し且つ反転させた第３の信号と０または１の固定データを含む信号群のいずれかにより前記第１または前記第２の電源もしくは無接続を選択する第２のスイッチ素子と第２の抵抗の直列接続と、
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路、出力回路の制御方法及び半導体装置に関し、特に、複数の単位出力回路を有する出力回路、出力回路の制御方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、情報通信装置の大容量化・高速化に伴い、装置間を接続するインタフェースの高速化が急速に進んでいる。そして、高速なインタフェースとして、パラレルインタフェースに代わり、高速シリアルインタフェースが広く普及している。このような高速シリアルインタフェースの規格として、ＳｅｒｉａｌＡＴＡ、ＰＣＩ−Ｅｘｐｒｅｓｓ、ＵＳＢといった高速ＳｅｒＤｅｓ（SERializer/DESerializer）標準規格が知られている。
【０００３】
高速シリアルインタフェースの標準規格では、シリアル伝送路に入出力する信号の電気的特性が定義されている。この標準規格を満たす信号を生成するために、シリアル伝送路に信号を出力する出力回路では、従来からＣＭＬ（Current Mode Logic）差動回路が採用されてきた。
【０００４】
一方、出力回路を含む半導体装置の製造プロセスの微細化に伴い、電源電圧は１．０Ｖ近傍まで低下している。このため、ＣＭＬ差動回路のトランジスタのＶｄｓ（ドレイン−ソース電圧）のマージンが無くなる事により、大振幅信号を送出する事が困難と成ってきた。そこで、低電圧でも動作可能にするため、出力回路にＣＭＯＳ回路を採用する技術が知られている。
【０００５】
例えば、特許文献１には、ＣＭＯＳ回路を有する出力回路が記載されている。図１２は、特許文献１に記載された出力回路の回路構成を示している。
【０００６】
この従来の出力回路９００は、エンファシス調整可能な出力回路である。エンファシスとは、伝送路に信号を出力する際に、伝送路による信号劣化を予め考慮して、出力する信号の一部を強調することである。一般に高速シリアルインタフェースの標準規格を満たすためにエンファシス調整が行われている。
【０００７】
図１２に示されるように、従来の出力回路９００は、並列接続した出力部９０３〜９０７と、プリバッファ回路９１５〜９１９と、セレクタ９２０、９２１と、インバータ９２２と、遅延回路９２３と、入力端子９２４、出力端子９１１と、出力の抵抗値調整端子９０８、９０９を備えている。
【０００８】
そして、従来の出力回路９００は、データ信号を入力端子９２４に入力し、出力端子９１１に接続された伝送線路９０２に送信信号を出力する。伝送線路９０２は受端で終端抵抗９０１を介して終端電圧Ｖｔに接続されている。
【０００９】
遅延回路９２３は、入力信号をデータ信号の１サイクル分の時間に代表される一定の時間を遅延させた信号をインバータ９２２に出力する。インバータ９２２からの遅延信号はセレクタ９２０とセレクタ９２１の入力信号となる。出力部９０３〜９０５は、ＰＭＯＳトランジスタ９１３、ＮＭＯＳトランジスタ９１４、可変抵抗９１２を有しており、プリバッファ９１５〜９１７を介して入力端子９２４からの入力信号を入力し、出力端子９１１へ出力する。
【００１０】
出力部９０６、９０７は、ＰＭＯＳトランジスタ９１３、ＮＭＯＳトランジスタ９１４、可変抵抗９１２を有しており、セレクタ９２０、９２１で選択された入力端子９２４からの入力信号、又は遅延回路９２３、インバータ９２２を介した入力端子９２４からの入力信号を、プリバッファ９１８、９１９を介して入力し、出力端子９１１へ出力する。
【００１１】
出力部９０３〜９０７の可変抵抗９１２は、抵抗値調整端子９０８、９０９からの入力信号により、抵抗値が一括して変更される。出力部９０７の可変抵抗は、一括して変更されるとともに、個別に変更される。
【００１２】
図１３は、従来の出力回路９００の出力波形を示している。図１３のように、従来の出力回路９００では、複数の出力波形を選択して出力することで、エンファシス調整を可能にしている。
【００１３】
出力端子１１の波形９２８は、セレクタ９２０、９２１ともに０を選択した場合の出力波形を示している。波形９２７は、セレクタ９２０が０、セレクタ９２１が１を選択した場合の出力波形を示している。波形９２５は、セレクタ９２０、９２１ともに１を選択した場合の出力波形を示している。波形９２６は、セレクタ９２０が０、セレクタ９２１が１を選択した場合で、かつ、抵抗値調整端子９０８に接続した抵抗値を、抵抗値調整端子９０９に接続した抵抗値の２倍にした場合の出力波形を示している。これらの波形が示すように、遅延回路９２３の遅延量（ｔ１−ｔ０）経過後に電圧が減り、波形のエッジが強調されるので、伝送線路の損失補償ができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００９−１６４７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上記のように、従来の出力回路９００では、低電圧で動作可能にするとともに、エンファシス強度の調整を可能としている。これにより、ある程度、高速シリアルインタフェースの標準規格を満たし得るような出力信号を出力することができる。
【００１６】
しかしながら、従来の出力回路９００では、高速シリアルインタフェースの標準規格を十分に満足する出力信号を得ることはできないことを、本発明者は見出した。
【００１７】
例えば、一般的な標準規格では、送信振幅を０．４〜１．２Ｖｐｐｄと規定しているが、従来の出力回路では、出力信号の振幅を調整することはできないため、標準規格を満足することは困難である。その他、標準規格では、立上り立下り時間やコモンレベル電圧などが規定されているが、従来の出力回路では、これらを調整することもできない。
【００１８】
このように、従来の出力回路では、低電圧により動作可能にするとともに、高速シリアルインタフェースの標準規格を満足する出力信号を得ることが困難であるという問題があった。
【課題を解決するための手段】
【００１９】
本発明に係る出力回路は、モード選択信号により複数の出力モードから選択された出力モードに従い、入力データ信号と前記入力データ信号に基づく信号と固定レベル信号（固定データ信号）とを含む基準信号から複数の増幅調整信号を生成する増幅調整回路と、前記増幅調整回路により複数の電源の一つに接続されるもしくは無接続の制御をうける複数のスイッチ素子群と、一端が出力端子に共通接続された複数の抵抗とを備え、前記複数の抵抗の他端には前記複数のスイッチ素子群が接続されているものである。
【００２０】
本発明に係る出力回路の制御方法は、モード選択信号により複数の出力モードから選択された出力モードに従い、入力データ信号と前記入力データ信号に基づく信号と固定レベル信号とを含む基準信号から複数の増幅調整信号を生成し、前記増幅調整信号により複数の電源の一つに接続されるもしくは無接続の制御をうける複数のスイッチ素子群を介して、一端が出力端子に共通接続された複数の抵抗を制御することで所望の出力を得るものである。
【００２１】
本発明では、複数の増幅調整信号を、出力モードに従い、入力データ信号と入力データ信号に基づく信号と固定レベル信号とを含む基準信号から生成することにより、低電圧により動作可能としつつ、高速シリアルインタフェースの標準規格をより満足するような出力信号を得ることができる。
【００２２】
本発明に係る半導体装置の一例は、第１のノードに入力されたデータ信号に基づく第１の信号により第１または第２の電源を選択する第１のスイッチ素子と第１の抵抗の直列接続と、少なくとも前記データ信号に第１の遅延を付加した第２の信号と前記データ信号に第２の遅延を付加し且つ反転させた第３の信号と０または１の固定データを含む信号群のいずれかにより前記第１または前記第２の電源もしくは無接続を選択する第２のスイッチ素子と第２の抵抗の直列接続を有するものである。本発明では、データ信号に第１の遅延を付加した第２の信号またはデータ信号に第２の遅延を付加し且つ反転させた第３の信号を含む信号群から選択された信号を用いて制御し出力することにより、低電圧により動作可能としつつ、高速シリアルインタフェースの標準規格をより満足するような信号を得ることができる。
【発明の効果】
【００２３】
本発明によれば、低電圧により動作可能としつつ、高速シリアルインタフェースの標準規格をより満足するような出力信号を得ることが可能な出力回路、出力回路の制御方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１に係る出力回路の構成を説明するための回路図である。
【図２】本発明の実施の形態１に係る出力回路の動作を説明するための真理値表である。
【図３】本発明の実施の形態１に係る出力回路の動作を説明するためのタイミングチャートである。
【図４】本発明の実施の形態１に係る出力回路の動作を説明するためのタイミングチャートである。
【図５】本発明の実施の形態１に係る出力回路の動作を説明するためのタイミングチャートである。
【図６】本発明の実施の形態１に係る出力回路の動作を説明するためのタイミングチャートである。
【図７】本発明の実施の形態１に係る出力回路の動作を説明するためのタイミングチャートである。
【図８】本発明の実施の形態２に係る出力回路の構成を説明するための回路図である。
【図９】本発明の実施の形態３に係る出力回路の構成を説明するための回路図である。
【図１０】本発明の実施の形態３に係る出力回路の動作を説明するための真理値表である。
【図１１】本発明の実施の形態４に係る出力回路の構成を説明するための回路図である。
【図１２】従来の出力回路の構成を説明するための回路図である。
【図１３】従来の出力回路の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００２５】
（本発明の実施の形態１）
以下、図面を参照して本発明の実施の形態１について説明する。
【００２６】
図１は、本発明の実施の形態１に係る出力回路の回路構成を示している。出力回路１０は、入力されるデータ信号ＤＡＴＡを増幅した出力信号ＯＵＴを伝送路２へ出力し、特に、モード選択信号により選択された出力モードに従った出力信号ＯＵＴを出力する回路である。
【００２７】
出力回路１０は、半導体装置２００に設けられている。そして、出力回路１０は、半導体装置２００内部の信号処理回路等から送信データであるデータ信号ＤＡＴＡが入力され、高速シリアルインタフェースである伝送路（基板配線、ケーブル）２を介して受信側の受信装置へ出力信号ＯＵＴを出力する。受信装置では、伝送路２の受端が終端抵抗１を介して終端電圧Ｖｔに接続されている。なお、終端抵抗１は伝送路２の特性インピーダンスと等しくする。
【００２８】
図１に示されるように、出力回路１０は、入出力端子として、データ信号ＤＡＴＡを入力する入力端子１０１と、出力信号ＯＵＴを出力する出力端子１１とを備えている。
【００２９】
また、出力回路１０は、立上り立下り時間設定信号ＴＲＴＦＳＥＬ、エンファシス設定信号ＥＭＰＳＥＬ、振幅設定信号ＶＯＤＳＥＬ、コモンレベル電圧設定信号ＶＣＭＳＥＬを含むモード選択信号により出力モードを設定する設定端子として、立上り立下り時間設定信号ＴＲＴＦＳＥＬを入力する設定端子１０２と、エンファシス設定信号ＥＭＰＳＥＬを入力する設定端子１０３と、振幅設定信号ＶＯＤＳＥＬを入力する設定端子１０４と、コモンレベル電圧設定信号ＶＣＭＳＥＬを入力する設定端子１０５とを備えている。なお、これらのモード選択信号は、例えば、半導体チップの内部の制御回路から設定してもよいし、外部の回路から設定してもよい。
【００３０】
出力回路１０は、回路構成として、信号制御回路３０と、単位出力回路（出力部）３、６とを備えている。
【００３１】
信号制御回路３０は、モード選択信号に応じた出力モードに従って、データ信号ＤＡＴＡとデータ信号に基づいた信号と固定レベル信号とを含む基準信号から増幅調整信号Ｄ１、Ｄ２を生成する増幅調整回路である。ここでは、データ信号に基づいた信号は、データ信号ＤＡＴＡを遅延した遅延信号ＤＬ１、データ信号ＤＡＴＡを遅延反転した遅延反転信号ＤＮ１であり、固定レベル信号は、電源電位ＶＤＤ、接地電位ＧＮＤである。なお、基準信号とは、増幅調整信号を生成するための元になる信号である。
【００３２】
すなわち、信号制御回路３０は、データ信号ＤＡＴＡと、エンファシス設定信号ＥＭＰＳＥＬと、振幅設定信号ＶＯＤＳＥＬと、立上り立下り時間設定信号ＴＲＴＦＳＥＬと、コモンレベル電圧設定信号ＶＣＭＳＥＬが入力され、基準信号であるデータ信号ＤＡＴＡ、遅延信号ＤＬ１、遅延反転信号ＤＮ１、電源電位ＶＤＤ、接地電位ＧＮＤに基づいて、ノードＮ１，Ｎ２を介して増幅調整信号Ｄ１，Ｄ２を出力する。
【００３３】
そして、信号制御回路３０は、遅延回路２３、３４と、インバータ２２と、切替回路２８〜２９とを備えている。
【００３４】
切替回路２８は、入力端子１０１と電源電位ＶＤＤのいずれかを、その出力端を介してノードＮ１に接続する。そして、切替回路２８は、接続切替信号として、設定端子１０５からコモンレベル電圧設定信号ＶＣＭＳＥＬが入力され、コモンレベル電圧設定信号ＶＣＭＳＥＬに応じて、データ信号ＤＡＴＡ、または、電源電位ＶＤＤのいずれかを出力する。切替回路２８の出力により、単位出力回路３のスイッチ素子１３が制御され、出力抵抗１２の一端を電源ＶＤＤもしくは接地ＧＮＤのいずれかに接続する。かかる出力抵抗１２の他端は出力端子１１へ共通接続される。
【００３５】
入力端子１０１に接続された遅延回路３４は、データ信号ＤＡＴＡを１データ期間よりも短い時間遅延させた遅延信号ＤＬ１を出力する。なお、データ信号ＤＡＴＡは複数のデータを含んでおり、１つのデータ（例えば１ビット）を入出力するための時間が１データ期間である。遅延回路３４による遅延信号ＤＬ１の遅延時間により、立上り立下り時間の調整量が決まる。例えば、遅延信号ＤＬ１の遅延時間をより長くすると、立上り立下り時間がより長くなり、遅延信号ＤＬ１の遅延時間をより短くすると、立上り立下り時間がより短くなる。
【００３６】
入力端子１０１に接続された遅延回路２３は、データ信号ＤＡＴＡを１データ期間遅延させた遅延信号ＤＬ２を出力する。インバータ２２は、遅延回路２３により遅延された遅延信号ＤＬ２を反転した遅延反転信号ＤＮ１を出力する。遅延回路２３により遅延反転信号ＤＮ１の遅延時間により、エンファシスで強調される期間が決まる。ここでは、遅延反転信号ＤＮ１の遅延時間を１データ期間としているが、任意の遅延時間として、エンファシスで強調される期間を変更してもよい。
【００３７】
切替回路２９は、その４つの入力が入力端子１０１、遅延回路３４の出力端、インバータ２２の出力端、および接地ＧＮＤにそれぞれ接続される。そして、切替回路２９は、接続切替信号として、設定端子１０２から立上り立下り時間設定信号ＴＲＴＦＳＥＬが、設定端子１０３からエンファシス設定信号ＥＭＰＳＥＬが、設定端子１０４から振幅設定信号ＶＯＤＳＥＬ、および端子１０５からコモンレベル電圧設定信号ＶＣＭＳＥＬが入力される。これらの信号もしくはこれらの信号を論理処理した信号により、切替回路２９は４つの入力のいずれかを、ノードＮ２へ出力する。切替回路２９の出力により、単位出力回路６のスイッチ素子３７が制御され、出力抵抗３６の一端を電源ＶＤＤもしくは接地ＧＮＤのいずれかに接続する。かかる出力抵抗３６の他端は出力端子１１へ共通接続される。
【００３８】
次に、図２の真理値表を用いて、本発明の実施の形態１に係る出力回路１０の動作の概要を説明する。この真理値表は、入力されるモード選択信号、信号制御回路３０が生成する増幅調整信号Ｄ１、Ｄ２（ノードＮ１，Ｎ２の信号）、出力回路１０の出力モードの関係を示している。
【００３９】
ここでは、出力モードとして、コモンレベル（ハイとロウの中間のレベル）の電圧を出力するコモンレベル電圧出力モード、振幅の大きい出力信号ＯＵＴを出力する大振幅電圧出力モード、振幅の小さい出力信号ＯＵＴを出力する小振幅電圧出力モード、出力信号ＯＵＴの立上り時間（ライズタイム）及び立下り時間（フォールタイム）を調整する立上り立下り時間調整モード、エンファシス強調された出力信号ＯＵＴを出力するエンファシス出力モードを設定することができる。
【００４０】
本実施形態では、各出力モードにおいて信号制御回路３０が、図２のように増幅調整信号を制御し、各単位出力回路に供給することで、出力モードに応じた出力信号の調整を可能にしている。なお、信号制御回路３０は、図２の真理値表の動作が可能な回路であればよく、具体的な回路構成は、図１に示した構成に限られない。
【００４１】
出力モードをコモンレベル電圧出力モードに設定する場合、入力するコモンレベル電圧設定信号ＶＣＭＳＥＬをハイにする。そうすると、信号制御回路３０は、ハイの増幅調整信号Ｄ１を出力し、ロウの増幅調整信号Ｄ２を出力する。これにより、単位出力回路３，６から、出力端子１１へ、電源ＶＤＤを出力抵抗１２と出力抵抗３６で分圧したコモンレベル電圧が出力信号ＯＵＴとして出力される。
【００４２】
出力モードを大振幅電圧出力モードに設定する場合、入力する全てのモード選択信号をロウにする。そうすると、信号制御回路３０は、増幅調整信号Ｄ１としてデータ信号ＤＡＴＡを出力し、増幅調整信号Ｄ２としてデータ信号ＤＡＴＡを出力する。これにより、単位出力回路３，６から、出力端子１１へ大振幅の出力信号ＯＵＴが出力される。
【００４３】
出力モードを小振幅電圧出力モードに設定する場合、入力する振幅設定信号ＶＯＤＳＥＬをハイにする。そうすると、信号制御回路３０は、増幅調整信号Ｄ１としてデータ信号ＤＡＴＡを出力し、ロウの増幅調整信号Ｄ２を出力する。これにより、単位出力回路３，６から、出力端子１１へ小振幅の出力信号ＯＵＴが出力される。
【００４４】
出力モードを立上り立下り時間調整モードに設定する場合、入力する立上り立下り時間設定信号ＴＲＴＦＳＥＬをハイにする。そうすると、信号制御回路３０は、増幅調整信号Ｄ１としてデータ信号ＤＡＴＡを出力し、増幅調整信号Ｄ２としてデータ信号ＤＡＴＡを１データ期間以下に遅延した遅延信号ＤＬ１を出力する。これにより、単位出力回路３，６から、出力端子１１へ立上り立下り時間の長い出力信号ＯＵＴが出力される。
【００４５】
出力モードをエンファシス出力モードに設定する場合、入力するエンファシス設定信号ＥＭＰＳＥＬをハイにする。そうすると、信号制御回路３０は、増幅調整信号Ｄ１としてデータ信号ＤＡＴＡを出力し、増幅調整信号Ｄ２としてデータ信号ＤＡＴＡを１データ期間遅延させ且つ反転した遅延反転信号ＤＮ１を出力する。これにより、単位出力回路３，６から、出力端子１１へエンファシス強調された出力信号ＯＵＴが出力される。
【００４６】
次に、図３〜図７のタイミングチャートを用いて、本発明の実施の形態１に係る出力回路１０の動作について詳細に説明する。なお、動作の説明にあたり図１の回路構成を適宜参照する。図３〜７のタイミングチャートでは、横軸は時間を示しており、縦軸は各信号の電圧を示している。
【００４７】
まず、図３を用いて、出力モードがコモンレベル電圧出力モードの場合における、出力回路１０の動作について説明する。
【００４８】
出力モードをコモンレベル電圧出力モードにする場合、コモンレベル電圧設定信号ＶＣＭＳＥＬをハイに設定し、エンファシス設定信号ＥＭＰＳＥＬと、振幅設定信号ＶＯＤＳＥＬと、立上り立下り時間設定信号ＴＲＴＦＳＥＬをそれぞれロウに設定する。切替回路２８が電源ＶＤＤを、切替回路２９が接地ＧＮＤを選択することにより、信号制御回路３０のノードＮ１、Ｎ２からは、ハイの増幅調整信号Ｄ１が出力され、ロウの増幅調整信号Ｄ２が出力される。
【００４９】
つまり、増幅調整信号Ｄ１，Ｄ２をハイ、ロウにすることにより、スイッチ素子１３、３７により、出力抵抗１２、３６は、電源電位ＶＤＤと接地電位ＧＮＤ間を直列接続することになる。よって、出力端子１１には、出力抵抗１２、３６によって分圧された電圧がコモンレベル電圧ＶＣＭの出力信号ＯＵＴとして出力される。
【００５０】
次に、図４を用いて、出力モードが大振幅電圧出力モードの場合における、出力回路１０の動作について説明する。
【００５１】
出力モードを大振幅電圧出力モードにする場合、エンファシス設定信号ＥＭＰＳＥＬ、振幅設定信号ＶＯＤＳＥＬ、立上り立下り時間設定信号ＴＲＴＦＳＥＬ、コモンレベル電圧設定信号ＶＣＭＳＥＬをそれぞれロウに設定する。
【００５２】
切替回路２８が入力ＤＡＴＡ側を選択することにより、信号制御回路３０のノードＮ１からは、増幅調整信号Ｄ１としてデータ信号ＤＡＴＡが出力される。また、切替回路２９が入力ＤＡＴＡ側を選択することにより、信号制御回路３０のノードＮ２からも、増幅調整信号Ｄ２として増幅調整信号Ｄ１と同じデータ信号ＤＡＴＡが出力される。
【００５３】
つまり、増幅調整信号Ｄ１，Ｄ２をともにデータ信号ＤＡＴＡとすることにより、単位出力回路３、６が並列動作することになる。よって、出力端子１１には出力抵抗１２と出力抵抗３６の並列と負荷抵抗（終端抵抗）１との分圧電圧である振幅Ｖ０Ｈ１〜Ｖ０Ｌ１の大振幅電圧の出力信号ＯＵＴが出力される。
【００５４】
次に、図５を用いて、出力モードが小振幅電圧出力モードの場合における、出力回路１０の動作について説明する。
【００５５】
出力モードを小振幅電圧出力モードにする場合、振幅設定信号ＶＯＤＳＥＬをハイに設定し、エンファシス設定信号ＥＭＰＳＥＬ、立上り立下り時間設定信号ＴＲＴＦＳＥＬ、コモンレベル電圧設定信号ＶＣＭＳＥＬをそれぞれロウに設定する。
【００５６】
切替回路２８が入力ＤＡＴＡ側を選択することにより、信号制御回路３０のノードＮ１からは、増幅調整信号Ｄ１としてデータ信号ＤＡＴＡが出力される。また、切替回路２９が接地ＧＮＤを選択することにより、ノードＮ２からは、ロウの増幅調整信号Ｄ２が出力される。
【００５７】
つまり、増幅調整信号Ｄ１をデータ信号ＤＡＴＡとし、増幅調整信号Ｄ２をロウとすることにより、スイッチ素子１３を介して出力抵抗１２の一端が信号によりＶＤＤとＧＮＤ間で振れ、スイッチ素子３７を介して出力抵抗３６は接地される。結果として、出力抵抗３６と負荷抵抗（終端抵抗）１の並列接続と、出力抵抗１２の分圧による、振幅がＶ０Ｈ２〜Ｖ０Ｌ２の小振幅電圧の出力信号ＯＵＴが出力される。なお、本実施形態の出力回路では、小振幅出力信号はＶＣＭを中心とした信号ではなく、最低値がＧＮＤとなる範囲の信号として出力される。
【００５８】
次に、図６を用いて、出力モードが立上り立下り時間調整モードの場合における、出力回路１０の動作について説明する。
【００５９】
出力モードを立上り立下り時間調整モードにする場合、立上り立下り時間設定信号ＴＲＴＦＳＥＬをハイに設定し、コモンレベル電圧設定信号ＶＣＭＳＥＬ、エンファシス設定信号ＥＭＰＳＥＬ、振幅設定信号ＶＯＤＳＥＬをそれぞれロウに設定する。
【００６０】
切替回路２８が入力ＤＡＴＡ側を選択することにより、信号制御回路３０のノードＮ１からは、増幅調整信号Ｄ１としてデータ信号ＤＡＴＡが出力される。また、切替回路２９がＤＬ１側を選択することにより、信号制御回路３０のノードＮ２からは、増幅調整信号Ｄ２としてデータ信号ＤＡＴＡを遅延回路３４にて遅延した信号が出力される。
【００６１】
増幅調整信号Ｄ２は、増幅調整信号Ｄ１と比べ１データ期間よりも小さい時間、遅延している。このため、立上り時は、先に単位出力回路３内のスイッチ素子１３が電源ＶＤＤにつながり、単位出力回路６内のスイッチ素子３６はまだＧＮＤ側につながったままのため、コモン電圧ＶＣＭになる。その後に単位出力回路６内のスイッチ素子３７が電源ＶＤＤにつながり、大振幅モードのＶ０Ｈと同じ出力となる。つまり意識的に途中の所定のタイミングでＶＣＭを出力させることにより、出力信号ＯＵＴの立上りと立下りの波形を折線近似させ、見かけ上の立上り立下りの傾きを緩やかにできる。なお立下り時も同様である。
【００６２】
次に、図７を用いて、出力モードがエンファシス出力モードの場合における、出力回路１０の動作について説明する。
【００６３】
出力モードをエンファシス出力モードにする場合、エンファシス設定信号ＥＭＰＳＥＬをハイに設定し、振幅設定信号ＶＯＤＳＥＬ、立上り立下り時間設定信号ＴＲＴＦＳＥＬ、コモンレベル電圧設定信号ＶＣＭＳＥＬをそれぞれロウに設定する。
【００６４】
切替回路２８が入力ＤＡＴＡ側を選択することにより、信号制御回路３０のノードＮ１からは、増幅調整信号Ｄ１としてデータ信号ＤＡＴＡが出力される。また、切替回路２９がＤＮ１側を選択することにより、信号制御回路３０のノードＮ２からは、増幅調整信号Ｄ２としてデータ信号ＤＡＴＡを遅延回路２３にて遅延させ且つ、インバータ２２にて反転した遅延反転信号ＤＮ１が出力される。
【００６５】
増幅調整信号Ｄ２は、増幅調整信号Ｄ１と比べ１データ期間、遅延している。このため、データ変化時の最初の１データ期間は、スイッチ素子１３とスイッチ素子３７はともに電源ＶＤＤか、接地ＧＮＤに接続するように選択されるので、大振幅モードの出力となり、強調される。一方、次以降のデータ期間では、逆相で加算されるため、相殺される。出力抵抗１２と出力抵抗３６の値を設計で選択することにより、相殺度合いを任意に設定できる。
【００６６】
つまり、増幅調整信号Ｄ１をデータ信号ＤＡＴＡとし、増幅調整信号Ｄ２をデータ信号ＤＡＴＡを１データ期間、遅延させかつ反転した信号とすることにより、スイッチ素子１３、３７が遅延時間を持って逆相動作することになる。よって、出力信号ＯＵＴには、遅延時間の間、振幅がＶ０Ｈ１またはＶ０Ｌ１まで強調されたエンファシス波形が出力される。なお、出力抵抗１２と出力抵抗３６がが同じ抵抗値（例えば１００Ω）の場合には、第二データ期間以降は常にＶＣＭが出力されてしまうため、出力抵抗１２と出力抵抗３６は異なる抵抗値に設定する。
【００６７】
本発明は、複数の抵抗とスイッチ素子の並列接続からなるデジタル・アナログ変換器(以下ＤＡＣと記す)を直接出力段とし、入力データと入力データを遅延したもの、および固定データ等から生成するデジタル・データをかかるＤＡＣの入力とするものとも言える。なおＤＡＣの構成として等しい複数個の抵抗の接続を切り替える方法のほか、二進法で重みづけした複数個の抵抗を切り替える方法や、Ｒ−２Ｒ梯子型回路を用いる方法などが公知であり、特に限定しない。またスイッチ素子としてはＭＯＳトランジスタが広く用いられるが、特にこれに限定しない。スイッチ素子は制御入力が０のときに第一の電源(例えば接地)に接続され、１のときに第二の電源に接続されるよう制御されるのが一般的である。
【００６８】
以上説明した通り、本実施形態の出力回路１０は、出力に接続された抵抗網（抵抗群）の他端を電源もしくは接地に切り替える抵抗切り替え型ＤＡＣの構成を採用しており、低電圧で動作することができ、低消費電力及び高速動作が可能である。ＤＡＣの入力を出力モードに応じて、ハイとロウの固定レベル信号、データ信号の正相と反転、遅延時間を制御することで、エンファシス強度調整に加え、振幅調整、立上り立下り時間調整、コモンレベル電圧出力が可能と成る。したがって、高速シリアルインタフェースの標準規格をより満足するような出力信号を得ることができる。
【００６９】
また、出力につながる抵抗の他端はつねに電源か接地という低インピーダンスに接続されるので、全ての出力モードに共通して、合成出力インピーダンスは、全抵抗の並列値となり、常に出力インピーダンスを一定に保つ事が出来る。
【００７０】
例えば、図１のように本実施形態ではエンファシスを除き、単位出力回路による分割数は２であるので、出力インピーダンスを５０Ωとしたい場合は、５０Ω×２＝１００Ω、つまり、出力抵抗１２、３６を１００Ωに設定すれば良い。
【００７１】
更に、電源電流はＶＤＤ−ＧＮＤ間インピーダンスが常に出力抵抗１２、３６×２と成るので低消費電力と成る。例えば、単位出力回路による分割数Ｎ＝２、出力インピーダンス＝５０Ω、出力抵抗１２、３６＝１００Ω、電源ＶＤＤ＝１．０Ｖの場合、消費電力＝１．０Ｖ／２００Ω＝５ｍＡである。
本実施形態の別な数値例としてコモンモード出力を除き、出力抵抗１２を７５Ω、出力抵抗３６を１５０Ωとすることもできる。この場合モード設定に応じ、Ｖ０Ｈ,Ｖ０Ｌの他に中間の２値を取ることが出来る。なお単位出力回路６と同じ１５０Ωのものを２個並列接続して、単位出力回路3を作ってもよい。
【００７２】
さらに、従来技術で、個別に必要な機能を組み合わせた回路を複数種類で構成すると、個々の機能特性は回路やレイアウトの違いが影響して、ばらつきが大きくなる可能性や、特性を同じにするための工数が余計に必要になることがある。本実施形態の出力回路では、必要な機能をすべて備えているため、この出力回路ですべての単位出力回路を実現すると、単位出力回路ごとに必要な機能に分けて、回路やレイアウト設計を個別に行う必要が無く、各単位出力回路の構成は同一の回路、レイアウトで実現することができるため、個々の機能特性のばらつきを少なくする効果もある。
【００７３】
（本発明の実施の形態２）
次に、図面を参照して本発明の実施の形態２について説明する。
【００７４】
図８は、本発明の実施の形態２に係る出力回路の回路構成を示している。本実施形態の出力回路１０は、実施の形態１の図１の構成に対し、バッファ１５、１６、出力端子４９と、インバータ３９、４０と、単位出力回路４７、４８を追加している。単位出力回路４７，４８には、伝送路５１が接続され、伝送路５１の終端には終端抵抗５０が接続されている。また信号制御回路３０の内部の切替回路をデジタルのセレクタ２０、３１、３２、３３、２ＮＯＲ論理回路３５を使って構成した一例を示している。その他の構成については図１と同様である。
【００７５】
すなわち、セレクタ３１は、その入力０が入力端子１０１に接続され、その入力１が電源電位ＶＤＤに接続され、その出力端がノードＮ１に接続される。そして、セレクタ３１は、接続切替信号として、設定端子１０５からコモンレベル電圧設定信号ＶＣＭＳＥＬが入力され、コモンレベル電圧設定信号ＶＣＭＳＥＬに応じて、データ信号ＤＡＴＡ、または、電源電位ＶＤＤのいずれかを出力する。セレクタ３１の出力により、ノードＮ１に接続されるバッファ１５を介してスイッチ素子１３が制御され、また、ノードＮ１に接続されるインバータ３９を介してスイッチ素子４１が制御される。
【００７６】
セレクタ３３は、その入力０が入力端子１０１に接続され、その入力１が遅延回路３４の出力端に接続され、その出力端がセレクタ２０の入力０に接続される。そして、セレクタ３３は、接続切替信号として、設定端子１０２から立上り立下り時間設定信号ＴＲＴＦＳＥＬが入力され、立上り立下り時間設定信号ＴＲＴＦＳＥＬに応じて、データ信号ＤＡＴＡ、または、データ信号ＤＡＴＡを遅延回路３４を介して遅延させた遅延信号ＤＬ１のいずれかを出力する。
【００７７】
セレクタ２０は、その入力０がセレクタ３３の出力端に接続され、その入力１がインバータ２２の出力端に接続され、その出力端がセレクタ３２の入力０に接続される。そして、セレクタ２０は、接続切替信号として、設定端子１０３からエンファシス設定信号ＥＭＰＳＥＬが入力され、エンファシス設定信号ＥＭＰＳＥＬに応じて、セレクタ３３から出力される信号（ＤＡＴＡ、ＤＬ１）、または、データ信号ＤＡＴＡを遅延回路２３及びインバータ２２を介して遅延反転させた遅延反転信号ＤＮ１のいずれかを出力する。
【００７８】
２ＮＯＲ論理回路３５は、一方の入力端が設定端子１０４に接続され、他方の入力端が設定端子１０５に接続され、出力端の信号が接続切替信号としてセレクタ３２へ出力される。２ＮＯＲ論理回路３５は、振幅設定信号ＶＯＤＳＥＬとコモンレベル電圧設定信号ＶＣＭＳＥＬとをＮＯＲ論理演算した結果を出力する。
【００７９】
セレクタ３２は、その入力０がセレクタ２０の出力端に接続され、その入力１が接地電位ＧＮＤに接続され、その出力端がノードＮ２に接続される。そして、セレクタ３２は、接続切替信号として、２ＮＯＲ論理回路３５の出力端の信号が入力される。セレクタ３２は、振幅設定信号ＶＯＤＳＥＬとコモンレベル電圧設定信号ＶＣＭＳＥＬとを２ＮＯＲ論理回路３５を介して出力された信号に応じて、セレクタ２０から出力される信号（ＤＡＴＡ、ＤＬ１、ＤＮ１）、または、接地電位ＧＮＤのいずれかを出力する。セレクタ３２の出力により、ノードＮ２に接続されるバッファ１８を介してスイッチ素子３７が制御され、また、ノードＮ２に接続されるインバータ４０を介してスイッチ素子４３が制御される。
【００８０】
インバータ３９は、信号制御回路３０のノードＮ１と単位出力回路４７との間に接続され、増幅調整信号Ｄ１を反転して単位出力回路４７へ出力する。インバータ４０は、信号制御回路３０のノードＮ２と単位出力回路４８との間に接続され、増幅調整信号Ｄ２を反転して単位出力回路４８へ出力する。
【００８１】
単位出力回路４７と単位出力回路４８は、単位出力回路３，６と同じ抵抗切り替え型ＤＡＣを構成している。単位出力回路４７，４８は、インバータ３９，４０を介して入力される増幅調整信号Ｄ１、Ｄ２の反転信号を反転増幅し、共通接続された出力端子４９を介して伝送路５１へ出力信号ＯＵＴ２を出力する。
【００８２】
単位出力回路４７は、スイッチ素子４１と出力抵抗４５で構成され、出力抵抗４５の他端はノードＮ５を介して出力端子４９に接続されている。同様に、単位出力回路４８は、スイッチ素子４１と出力抵抗４６で構成され、出力抵抗４６の他端はノードＮ６を介して出力端子４９に接続されている。
【００８３】
インバータ３９、４０によって増幅調整信号Ｄ１，Ｄ２を反転するため、単位出力回路４７、４８によって出力端子４９に出力される出力信号ＯＵＴ２は、出力端子１１に出力される出力信号ＯＵＴの相補信号となり、出力回路１０は差動信号を出力する回路となる。
【００８４】
このように、本実施形態の出力回路では、逆相出力を設けることにより差動信号を出力可能とした。本実施形態では、出力信号ＯＵＴの相補信号である出力信号ＯＵＴ２を追加することで、差動信号のメリットとされるノイズ耐性を向上させることができる。
【００８５】
（本発明の実施の形態３）
次に、図面を参照して本発明の実施の形態３について説明する。
【００８６】
図９は、本発明の実施の形態３に係る出力回路の回路構成を示している。本実施形態の出力回路１００は、実施の形態１の図１の回路構成を２段に並列接続している。ここでは、図９の回路全体を出力回路１００と称し、図１で示した１つの信号制御回路と２段の出力を含む回路を、出力回路とも称する。
【００８７】
本実施形態の出力回路１００は、２つの出力回路１０、１０−２（いずれかを１０とも称する）を有している。各出力回路１０は、同じ回路構成であり、図１もしくは図８の回路と、ほぼ同様の構成である。
【００８８】
出力回路１０は、信号制御回路６０と、バッファ１５、１８と、単位出力回路３、６とを有しており、データ信号ＤＡＴＡ、立上り立下り時間設定信号ＴＲＴＦＳＥＬ１、エンファシス設定信号ＥＭＰＳＥＬ１、振幅設定信号ＶＯＤＳＥＬ１、コモンレベル電圧設定信号ＶＣＭＳＥＬ１が入力され、出力端子１１を介して伝送路２へ出力信号ＯＵＴを出力する。
【００８９】
信号制御回路６０は、遅延回路２３、３４と、インバータ２２と、セレクタ２０、３１〜３３を有しており、図８と同様である。すなわち、セレクタ３２は、振幅設定信号ＶＯＤＳＥＬが直接入力され、振幅設定信号ＶＯＤＳＥＬに応じて、セレクタ２０から出力される信号、または、接地電位ＧＮＤのいずれかを出力する。
【００９０】
出力回路１０−２は、出力１０と同じ回路構成であり、信号制御回路６０−２と、バッファ１５−２、１８−２と、単位出力回路３−２、６−２とを有しており、共通のデータ信号ＤＡＴＡが入力され、立上り立下り時間設定信号ＴＲＴＦＳＥＬ２、エンファシス設定信号ＥＭＰＳＥＬ２、振幅設定信号ＶＯＤＳＥＬ２、コモンレベル電圧設定信号ＶＣＭＳＥＬ２が入力され、共通の出力端子１１を介して伝送路２へ出力信号ＯＵＴを出力する。
【００９１】
次に、図１０の真理値表を用いて、本発明の実施の形態３に係る出力回路１００の動作を説明する。この真理値表は、入力されるモード選択信号、信号制御回路６０，３９−２が生成する増幅調整信号Ｄ１、Ｄ２、Ｄ３、Ｄ４（ノードＮ１，Ｎ２、Ｎ５、Ｎ６の信号）、出力回路１００の出力モードの関係を示している。
【００９２】
ここでは、出力モードとして、コモンレベルの電圧を出力するコモンレベル電圧出力モード、振幅大の出力信号ＯＵＴを出力する大振幅電圧出力モード、振幅大と振幅小の間である振幅中の出力信号ＯＵＴを出力する中振幅電圧出力モード、振幅小の出力信号ＯＵＴを出力する小振幅電圧出力モード、出力信号ＯＵＴの立上り立下り時間を小さく調整する立上り立下り時間小モード、出力信号ＯＵＴの立上り立下り時間を大きく調整する立上り立下り時間大モード、エンファシスを弱く強調した出力信号ＯＵＴを出力するエンファシス弱モード、エンファシスを強く強調した出力信号ＯＵＴを出力するエンファシス強モードを設定することができる。
【００９３】
本実施形態では、大振幅電圧出力モードを基準として、中振幅電圧出力モードと小振幅電圧出力モードとで３段階に振幅調整し、大振幅電圧出力モードを基準として、立上り立下り時間小モードと立上り立下り時間大モードとで３段階に立上り立下り時間を調整し、大振幅電圧出力モードを基準として、エンファシス弱モードとエンファシス強モードとで３段階にエンファシス強度を調整する。
【００９４】
出力モードをコモンレベル電圧出力モードに設定する場合、信号制御回路６０に入力するコモンレベル電圧設定信号ＶＣＭＳＥＬ１、振幅設定信号ＶＯＤＳＥＬ１、信号制御回路６０−２に入力するコモンレベル電圧設定信号ＶＣＭＳＥＬ２、振幅設定信号ＶＯＤＳＥＬ２をそれぞれハイにする。そうすると、信号制御回路６０は、ハイの増幅調整信号Ｄ１を出力し、ロウの増幅調整信号Ｄ２を出力し、信号制御回路６０−２は、ハイの増幅調整信号Ｄ３を出力し、ロウの増幅調整信号Ｄ４を出力する。すなわち、コモンレベル電圧出力モードの場合、ハイレベルの増幅調整信号の数と、ロウレベルの増幅調整信号の数を同じにする。これにより、単位出力回路３，６、３−２，６−２から、出力端子１１へコモンレベル電圧の出力信号ＯＵＴが出力される。
【００９５】
出力モードを大振幅電圧出力モードに設定する場合、信号制御回路６０、６０−２に入力する全てのモード選択信号をロウにする。そうすると、信号制御回路６０は、増幅調整信号Ｄ１，Ｄ２としてそれぞれデータ信号ＤＡＴＡを出力し、信号制御回路６０−２は、増幅調整信号Ｄ３，Ｄ４としてそれぞれデータ信号ＤＡＴＡを出力する。すなわち、大振幅電圧出力モードの場合、増幅調整信号となるデータ信号ＤＡＴＡの数を最も多くし、ロウレベルやハイレベルの信号は生成しない。これにより、単位出力回路３，６、３−２，６−２から、出力端子１１へ大振幅の出力信号ＯＵＴが出力される。
【００９６】
出力モードを中振幅電圧出力モードに設定する場合、信号制御回路６０−２に入力する振幅設定信号ＶＯＤＳＥＬ２をハイにする。そうすると、信号制御回路６０は、増幅調整信号Ｄ１，Ｄ２としてそれぞれデータ信号ＤＡＴＡを出力し、信号制御回路６０−２は、増幅調整信号Ｄ３としてデータ信号ＤＡＴＡを出力し、ロウの増幅調整信号Ｄ４を出力する。すなわち、中振幅電圧出力モードの場合、増幅調整信号となるデータ信号ＤＡＴＡの数を、大振幅の場合よりも少なく、ロウレベルやハイレベルの信号の数を、大振幅の場合よりも多くする。これにより、単位出力回路３，６、３−２，６−２から、出力端子１１へ中振幅の出力信号ＯＵＴが出力される。
【００９７】
出力モードを小振幅電圧出力モードに設定する場合、信号制御回路６０に入力するコモンレベル電圧設定信号ＶＣＭＳＥＬ１、信号制御回路６０−２に入力する振幅設定信号ＶＯＤＳＥＬ２をそれぞれハイにする。そうすると、信号制御回路６０は、ハイの増幅調整信号Ｄ１を出力し、増幅調整信号Ｄ２としてデータ信号ＤＡＴＡを出力し、信号制御回路６０−２は、増幅調整信号Ｄ３としてデータ信号ＤＡＴＡを出力し、ロウの増幅調整信号Ｄ４を出力する。すなわち、小振幅電圧出力モードの場合、増幅調整信号となるデータ信号ＤＡＴＡの数を、大振幅・中振幅の場合よりも少なく、ロウレベルやハイレベルの信号の数を、大振幅・中振幅の場合よりも多くする。これにより、単位出力回路３，６、３−２，６−２から、出力端子１１へ小振幅の出力信号ＯＵＴが出力される。
【００９８】
出力モードを立上り立下り時間小モードに設定する場合、信号制御回路６０に入力する立上り立下り時間設定信号ＴＲＴＦＳＥＬ１をハイにする。そうすると、信号制御回路６０は、増幅調整信号Ｄ１としてデータ信号ＤＡＴＡを出力し、増幅調整信号Ｄ２としてデータ信号ＤＡＴＡを１データ期間以下に遅延した遅延信号ＤＬ１を出力し、信号制御回路６０−２は、増幅調整信号Ｄ３，Ｄ４としてそれぞれデータ信号ＤＡＴＡを出力する。
すなわち、立上り立下り時間小モードの場合、遅延信号ＤＬ１の信号の数を最も少なくし、増幅調整信号となるデータ信号ＤＡＴＡの数を多くする。これにより、単位出力回路３，６、３−２，６−２から、出力端子１１へ立上り立下り時間を小さく調整した出力信号ＯＵＴが出力される。
【００９９】
出力モードを立上り立下り時間大モードに設定する場合、信号制御回路６０に入力する立上り立下り時間設定信号ＴＲＴＦＳＥＬ１、信号制御回路６０−２に入力する立上り立下り時間設定信号ＴＲＴＦＳＥＬ２をそれぞれハイにする。そうすると、信号制御回路６０は、増幅調整信号Ｄ１としてデータ信号ＤＡＴＡを出力し、増幅調整信号Ｄ２としてデータ信号ＤＡＴＡを１データ期間以下に遅延した遅延信号ＤＬ１を出力し、信号制御回路６０−２は、増幅調整信号Ｄ３としてデータ信号ＤＡＴＡを出力し、増幅調整信号Ｄ４としてデータ信号ＤＡＴＡを１データ期間以下に遅延した遅延信号ＤＬ１を出力する。
すなわち、立上り立下り時間大モードの場合、遅延信号ＤＬ１の信号の数を、立上り立下り時間小モードの場合よりも多くし、増幅調整信号となるデータ信号ＤＡＴＡの数を、立上り立下り時間小モードの場合よりも少なくする。これにより、単位出力回路３，６、３−２，６−２から、出力端子１１へ立上り立下り時間を大きく調整した出力信号ＯＵＴが出力される。なお、ここでは、増幅調整信号Ｄ２とＤ４を同じ遅延信号ＤＬ１としているが、異なる遅延時間の遅延信号としてもよい。
【０１００】
出力モードをエンファシス弱モードに設定する場合、信号制御回路６０に入力するエンファシス設定信号ＥＭＰＳＥＬ１をハイにする。そうすると、信号制御回路６０は、増幅調整信号Ｄ１としてデータ信号ＤＡＴＡを出力し、増幅調整信号Ｄ２としてデータ信号ＤＡＴＡを１データ期間遅延させ且つ反転した遅延反転信号を出力し、信号制御回路６０−２は、増幅調整信号Ｄ３，Ｄ４としてそれぞれデータ信号ＤＡＴＡを出力する。すなわち、エンファシス弱モードの場合、遅延反転信号ＤＮ１の信号の数を最も少なくし、増幅調整信号となるデータ信号ＤＡＴＡの数を多くする。これにより、単位出力回路３，６、３−２，６−２から、出力端子１１へエンファシスを弱く強調した出力信号ＯＵＴが出力される。
【０１０１】
出力モードをエンファシス強モードに設定する場合、信号制御回路６０に入力するエンファシス設定信号ＥＭＰＳＥＬ１、信号制御回路６０−２に入力するエンファシス設定信号ＥＭＰＳＥＬ２をハイにする。そうすると、信号制御回路６０は、増幅調整信号Ｄ１としてデータ信号ＤＡＴＡを出力し、増幅調整信号Ｄ２としてデータ信号ＤＡＴＡを１データ期間遅延させ且つ反転した遅延反転信号を出力し、信号制御回路６０−２は、増幅調整信号Ｄ３としてデータ信号ＤＡＴＡを出力し、増幅調整信号Ｄ４としてデータ信号ＤＡＴＡを１データ期間遅延させ且つ反転した遅延反転信号を出力する。すなわち、エンファシス強モードの場合、遅延反転信号ＤＮ１の信号の数を、エンファシス弱モードの場合よりも多くし、増幅調整信号となるデータ信号ＤＡＴＡの数を、エンファシス弱モードの場合よりも少なくする。これにより、単位出力回路３，６、３−２，６−２から、出力端子１１へエンファシスを強く強調した出力信号ＯＵＴが出力される。なお、ここでは、増幅調整信号Ｄ２とＤ４を同じ遅延反転信号ＤＮ１としているが、異なる遅延時間の遅延反転信号としてもよい。
【０１０２】
このように、本実施形態では、図１もしくは図８と同様の回路ブロックを２段に並列接続するようにし、単位出力回路を４段並べる構成とした。これにより、振幅調整、立上り立下り時間調整、エンファシス強度調整をそれぞれ３段階に調整可能である。したがって、高速シリアルインタフェースの標準規格をさらに満足するような出力信号を得ることができる。
【０１０３】
（本発明の実施の形態４）
次に、図面を参照して本発明の実施の形態４について説明する。
【０１０４】
図１１は、本発明の実施の形態４に係る出力回路の回路構成を示している。実施の形態３では、出力回路１０を２段に並列接続したが、本実施形態の出力回路１００では、さらにＮ−１段の出力回路１０を並列接続している。すなわち、出力回路１００は、Ｎ−１個の出力回路１０を有している。各回路構成及び接続関係は、図９と同様である。
【０１０５】
このように、Ｎ−１段の出力回路１０を並列接続し、図１０と同様に、各モード選択信号を制御することで、振幅調整、立上り立下り時間調整、コモンレベル電圧出力をＮ段階に調整することが可能である。したがって、高速シリアルインタフェースの標準規格をさらに満足するような出力信号を得ることができる。
【０１０６】
なお、単位出力回路の分割数を増加させた場合においても、各単位出力回路の出力抵抗１２、３６の全並列抵抗が、常に出力インピーダンスとなるので、一定に保つ事ができる。この場合、これらの抵抗値を全て同一値にするのがわかりやすいが、必ずしも同じである必要はない。例えば、一部または全部を基準の2の正負べき乗倍にすることも可能である。
【０１０７】
各単位出力回路の全並列抵抗が出力インピーダンスとなるので、実はその値は集積回路プロセスのばらつきの影響を受けることになる。このような場合(制御回路を図示しないが)、単位出力回路のスイッチ素子をともにオフにして、いくつかの出力抵抗の一端を無接続にすることで、出力インピーダンスを少し高めることが出来る。つまり本発明は、全体を予めやや低めのインピーダンスで作っておくことで、出力インピーダンス調整も可能な回路である。
【０１０８】
上記の各実施形態では、各出力抵抗は全て共通に出力端子に接続されていたが、出力抵抗の途中にタップを設け、そこに次の出力抵抗をつなぐ梯子型の抵抗切り替えＤＡＣ回路を採用することも可能である。
【０１０９】
上記各実施形態のレイアウトにおいて、同じ回路を並べる方法のほかにも、例えば各単位出力回路の上半分のみを連続して並べたものと、下半分を連続して並べたものにすることも可能である。また仕様を満たすための構成上、切替が不要な回路がある場合、そこを省略することも可能である。
【０１１０】
本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１１１】
１    終端抵抗
２    伝送路
３，６  単位出力回路
１０  出力回路
１１  出力端子
１２，３６  出力抵抗
１３，３７  スイッチ素子
１５，１８  バッファ
２０，３１，３２，３３  セレクタ
２２  インバータ
２３，３４  遅延回路
２８，２９  切替回路
３０  信号制御回路
３５  ２ＮＯＲ論理回路
３９，４０  インバータ
４１，４３  スイッチ素子
４５，４６  出力抵抗
４７，４８  単位出力回路
４９  出力端子
５０  終端抵抗
５１  伝送路
６０  信号制御回路
１００  出力回路
１０１  入力端子
１０２〜１０５  設定端子
２００  半導体装置
Ｄ１，Ｄ２  増幅調整信号
Ｄ３，Ｄ４  増幅調整信号
ＤＬ１，ＤＬ２  遅延信号
ＤＮ１  遅延反転信号
ＥＭＰＳＥＬ  エンファシス設定信号
ＴＲＴＦＳＥＬ  時間設定信号
ＶＣＭＳＥＬ  コモンレベル電圧設定信号
ＶＯＤＳＥＬ  振幅設定信号
【図１】
2013187678.tif 000003
【図２】
2013187678.tif 000004
【図３】
2013187678.tif 000005
【図４】
2013187678.tif 000006
【図５】
2013187678.tif 000007
【図６】
2013187678.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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