(57)【要約】【課題】実施の形態に係る半導体記憶装置は、整流素子の電気的特性を任意の値に調整可能とする。【解決手段】実施の形態に係る半導体記憶装置は、半導体層、可変抵抗層、側壁層、及び埋込層を有する。半導体層は整流素子として機能する。可変抵抗層は半導体層の上方又は下方に設けられ、抵抗値を可逆的に変化させる。側壁層は半導体層の側壁に接する。埋込層は側壁層内に埋め込まれ且つ側壁層と異なる材料により構成される。これらの構成により、整流素子の電気的特性は任意の値に調整可能となる。【選択図】図３
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【特許請求の範囲】
【請求項１】
整流素子として機能する半導体層と、
前記半導体層の上方又は下方に設けられ、抵抗値を可逆的に変化させる可変抵抗層と、
前記半導体層の側壁に接する側壁層と、
前記側壁層内に埋め込まれ且つ前記側壁層と異なる材料により構成された埋込層と、
第１方向に延びる第１配線と、
第２方向に延びる第２配線とを備え、
前記半導体層及び前記可変抵抗層は、前記第１配線と前記第２配線とが交差する箇所であって前記第１配線と前記第２配線との間に設けられ、
前記埋込層は、ドット状に複数形成され、電荷を発生させる性質を有する材料により構成される
ことを特徴とする半導体記憶装置。
【請求項２】
整流素子として機能する半導体層と、
前記半導体層の上方又は下方に設けられ、抵抗値を可逆的に変化させる可変抵抗層と、
前記半導体層の側壁に接する側壁層と、
前記側壁層内に埋め込まれ且つ前記側壁層と異なる材料により構成された埋込層とを備える
ことを特徴とする半導体記憶装置。
【請求項３】
前記埋込層は、ドット状に複数形成される
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記埋込層は、前記半導体層を覆うように連続して形成される
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記埋込層は、電荷を発生させる性質を有する材料により構成される
ことを特徴とする請求項２乃至請求項４記載の半導体記憶装置。
【請求項６】
前記側壁層は、
前記半導体層の側壁に接する側壁半導体層と、
前記側壁半導体層の側面に前記埋込層を介して設けられた側壁絶縁層とを備える
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項７】
前記側壁半導体層は、シリコンにより構成され、
前記側壁絶縁層は、窒化シリコンにより構成され、
前記埋込層は、酸化シリコンにより構成される
ことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
第１方向に延びる第１配線と、
第２方向に延びる第２配線とを備え、
前記半導体層及び前記可変抵抗層は、前記第１配線と前記第２配線とが交差する箇所であって前記第１配線と前記第２配線との間に設けられる
ことを特徴とする請求項２乃至請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、電気的に書き換え可能なＲｅＲＡＭ、ＰＲＡＭ等の可変抵抗素子が注目されている。この可変抵抗素子は、メモリセル内に設けられる。可変抵抗素子は供給される電流によって抵抗値を可逆的に変化可能に構成され、メモリセルは可変抵抗素子の抵抗値の変化によりデータを記憶する。したがって、選択メモリセル内の可変抵抗素子にのみ電流を流し、非選択メモリセル内の可変抵抗素子に電流を流さないようにする必要がある。このため、可変抵抗素子はダイオード等の整流素子と直列接続される。
【０００３】
ここで、メモリセルの高密度化が要求されることから、整流素子のサイズは小さく抑える必要がある。更に、メモリセルに対してセット動作及びリセット動作が繰り返して実行可能なように整流素子の電気的特性を調整する必要がある。しかしながら、整流素子を微細化すると共にその電気的特性を任意の値に調整することは困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態に係る半導体記憶装置は、整流素子の電気的特性を任意の値に調整可能とする。
【課題を解決するための手段】
【０００６】
以下に記載の実施の形態に係る半導体記憶装置は、半導体層、可変抵抗層、側壁層、及び埋込層を有する。半導体層は整流素子として機能する。可変抵抗層は半導体層の上方又は下方に設けられ、抵抗値を可逆的に変化させる。側壁層は半導体層の側壁に接する。埋込層は側壁層内に埋め込まれ且つ側壁層と異なる材料により構成される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る半導体記憶装置の回路図である。
【図２】第１の実施の形態に係るメモリセルアレイ１０の斜視図である。
【図３】第１の実施の形態に係るメモリ層６０の断面図である。
【図４】第１の実施の形態に係るセット動作を示す図である。
【図５】側壁絶縁層６７に保持される電荷によって生じる電位分布の変化を示す図である。
【図６】比較例と第１の実施の形態のダイオードＤＩのＩ−Ｖ特性を示す図である。
【図７】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図８】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図９】第２の実施の形態に係るメモリ層６０の断面図である。
【図１０】第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１１】第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１２】第３の実施の形態に係るメモリ層６０の断面図である。
【図１３】第４の実施の形態に係るメモリ層６０の断面図である。
【図１４】第５の実施の形態に係るメモリ層６０の断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、半導体記憶装置の実施の形態について説明する。
【０００９】
［第１の実施の形態］
［構成］
先ず、図１を参照して、第１の実施の形態に係る半導体記憶装置の回路構成について説明する。第１の実施の形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
【００１０】
メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ及びビット線ＢＬ、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣを有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びる。メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置される。
【００１１】
メモリセルＭＣは、図１に示すように、ダイオードＤＩ、及び可変抵抗素子Ｒを有する。ダイオードＤＩのアノードはワード線ＷＬに接続され、そのカソードは可変抵抗素子Ｒの一端に接続される。可変抵抗素子Ｒは電気的に書き換え可能であり、これによりメモリセルＭＣは抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子Ｒはその抵抗値を可逆的に変化させる。可変抵抗素子Ｒの他端はビット線ＢＬに接続される。なお、ダイオードＤＩの順方向は、ワード線ＷＬ側からビット線ＢＬ側に向かう方向でも、ビット線ＢＬ側からワードＷＬ側へ向かう方向でも良い。
【００１２】
ワード線選択回路２０ａは、図１に示すように、複数の選択トランジスタＴｒａを有する。選択トランジスタＴｒａの一端はワード線ＷＬの一端に接続され、その他端はワード線駆動回路２０ｂに接続される。選択トランジスタＴｒａのゲートには信号Ｓａが供給される。ワード線選択回路２０ａは信号Ｓａを制御することにより、ワード線ＷＬを選択的にワード線駆動回路２０ｂに接続する。
【００１３】
ワード線駆動回路２０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をワード線ＷＬへと印加する。
【００１４】
ビット線選択回路３０ａは、図１に示すように、複数の選択トランジスタＴｒｂを有する。選択トランジスタＴｒｂの一端はビット線ＢＬの一端に接続され、その他端はビット線駆動回路３０ｂに接続される。選択トランジスタＴｒｂのゲートには信号Ｓｂが供給される。すなわち、ビット線選択回路３０ａは信号Ｓｂを制御することにより、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続する。
【００１５】
ビット線駆動回路３０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をビット線ＢＬへと印加する。また、ビット線駆動回路３０ｂはビット線ＢＬから読み出したデータを外部に出力する。
【００１６】
図２は、第１の実施の形態に係るメモリセルアレイ１０の積層構造を示す斜視図である。メモリセルアレイ１０は、図２に示すように、基板４０の上層に形成される。メモリセルアレイ１０は、下層から上層へと、第１導電層５０、メモリ層６０、及び第２導電層７０を有する。第１導電層５０はワード線ＷＬとして機能する。メモリ層６０はメモリセルＭＣとして機能する。第２導電層７０はビット線ＢＬとして機能する。
【００１７】
第１導電層５０は、図２に示すように、Ｙ方向に所定ピッチをもってＸ方向に延びるストライプ状に形成される。第１導電層５０は、熱に強く且つ抵抗値の低い材料が望ましく、例えば、W、WN、Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、WSix、TaSix、PdSix、ErSix、YSix、PtSix、HfSix、NiSix、CoSix、TiSix、VSix、CrSix、MnSix、FeSix等、または、上記の積層等の組み合わせにより構成される。
【００１８】
メモリ層６０は、図２に示すように、Ｘ方向及びＹ方向にマトリクス状に配列される。メモリ層６０は第１導電層５０と第２導電層７０との間に設けられる。
【００１９】
第２導電層７０は、図２に示すように、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に形成される。第２導電層７０は、第１導電層５０と同様の材料により構成される。
【００２０】
次に、図３を参照して、メモリ層６０の詳細な積層構造について説明する。図３はメモリ層６０を示す断面図である。メモリ層６０は、図３に示すように、電極層６１、ダイオード層６２、シリサイド層６３、電極層６４、可変抵抗層６５、電極層６６、側壁絶縁層６７、及び埋込層６８を有する。
【００２１】
電極層６１は、第１導電層５０の上に形成される。電極層６１は、例えば、１０ｎｍの厚みを有し、金属元素単体、又は複数の混合物、シリサイドや酸化物、窒化物などから構成される。具体的に、電極層６１は、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh、TaAlN 、SiTiOx、WSix、TaSix、PdSix、PtSix、IrSix、ErSix、YSix、HfSix、NiSix、CoSix、TiSix、VSix、CrSix、MnSix、FeSix等により構成される。電極層６１は、バリアメタル又は接着層として機能し得る。
【００２２】
ダイオード層６２は電極層６１の上面に接する。ダイオード層６２はダイオードＤＩとして機能する。具体的に、ダイオード層６２は、ＰＩＭダイオード、ＰＩＮダイオード、ＮＩＭダイオードのいずれかとして機能する。なお、ＰＩＭダイオードは、ＰＩＮダイオードと比較して薄く膜厚で形成できる。
【００２３】
ダイオードを構成するｐ型半導体層及びｎ型半導体層は、Si、SiGe、SiC、Ge、C、GaAsなどのIII-Ｖ族半導体、ZnSe等のII-VI族半導体、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択される。ｐ型半導体層（陽極層）は、p型Si、TiO2、ZrO2、InZnOx、ITO、Sbを含むSnO2、Alを含むZnO、AgSbO3、InGaZnO4、ZnO・SnO2のうちの一つまたは複数個の組み合わせが好ましい。ｎ型半導体層（陰極層）は、n型Si、NiOx、ZnO、Rh2O3、Nを含むZnO、La2CuO4のうちの一つまたは複数個の組み合わせが好ましい。
【００２４】
シリサイド層６３は、ダイオード層６２の上面に接し、例えば、チタンシリサイド（ＴｉＳｉ２）により構成される。電極層６４はシリサイド層６３の上面に接し、電極層６１と同様の材料により構成される。
【００２５】
可変抵抗層６５は電極層６４の上面に接する。可変抵抗層６５は可変抵抗素子Ｒとして機能し、印加される電圧の極性に応じてその抵抗値を可逆的に変化させる。可変抵抗層６４は例えば金属酸化物により構成される。
【００２６】
可変抵抗層６５は、例えば、二元系又は三元系の金属酸化物、又はカーボン等の有機物から構成される。ここで、カーボンは、ナノチューブ、グラフェンやフラーレンのような２次元構造を含む。可変抵抗層６５は、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含んでも良い。
【００２７】
電極層６６は可変抵抗層６５の上面に接する。電極層６６は電極層６１、６３と同様の材料により構成され得る。なお、電極層６６の上面には第２導電層７０が接する。
【００２８】
側壁絶縁層６７は、電極層６１、ダイオード層６２、シリサイド層６３、電極層６４、可変抵抗層６５、及び電極層６６の側面（側壁）に接する。側壁絶縁層６７は、例えば、窒化シリコン（ＳｉＮ）により構成される。
【００２９】
埋込層６８は、側壁絶縁層６７に埋め込まれ、電極層６１、ダイオード層６２、シリサイド層６３、電極層６４、可変抵抗層６５、及び電極層６６の側面に接する。埋込層６８はドット状に形成される。ここで、ドット状とは、0.5nm〜5nm程度の粒状の形状から、楕円形状の粒上のもの、Liner形状の途切れたものを含む。埋込層６８は側壁絶縁層６７との間で界面準位や欠陥準位を形成し、ダイオード層６２（ダイオードＤＩ）の電気的特性を調整可能とする材料により構成される。埋込層６８は電荷を発生させる性質を有する材料であって側壁絶縁層６７と異なる材料により構成される。例えば、埋込層６８は、金属、金属酸化物、絶縁体、Ｐ型及びＮ型を含む半導体（Ｓｉ、ＳｉＣ、ＳｉＧｅ、Ｇｅ、Ｃ、ＧｅＡｓ、これらの酸化物、ナイトライド、カーバイド等）、ボライド、ＳｉＮｘ（Ｘ=0〜2）やＳｉＯｘ、又はそれらの組み合わせから構成される。
【００３０】
［動作］
次に、図４を参照して、本実施の形態に係る半導体記憶装置の動作について説明する。図４は選択メモリセルＭＣ（２、２）に対するセット動作における電圧関係の一例を示す。ここで、セット動作は、メモリセルＭＣを高抵抗状態から低抵抗状態に遷移させる動作である。
【００３１】
図４に示すように、セット動作時、選択ワード線ＷＬ２には電圧Ｖａが印加され、非選択ワード線ＷＬ１、ＷＬ３には電圧Ｖａ／２が印加される。また、選択ビット線ＢＬ２には０Ｖが印加され、非選択ビット線ＢＬ１、ＢＬ３には電圧Ｖａ／２が印加される。これにより、非選択メモリセルＭＣ（１、１）、ＭＣ（１、３）、ＭＣ（３、１）、ＭＣ（３、３）に印加される電圧は０Ｖとなる。半選択メモリセルＭＣ（１、２）、ＭＣ（２、１）、ＭＣ（２、２）、ＭＣ（３、２）に印加される電圧はＶａ／２となる。また、選択メモリセルＭＣ（２、２）に印加される電圧はＶａとなる。
【００３２】
このようなセット動作において、ダイオードＤＩによって選択メモリセルＭＣ（２、２）内の可変抵抗素子ＶＲに電流が流れる。一方、ダイオードＤＩはＶａ／２未満の電圧で電流を流さないように構成されているため、半選択メモリセルＭＣ（１、２）〜ＭＣ（３、２）及び非選択メモリセルＭＣ（１、１）〜ＭＣ（３、３）内の可変抵抗素子ＶＲに電流は流れない。また、メモリセルＭＣを低抵抗状態から高抵抗状態に遷移させるリセット動作においても、セット動作と同様に、選択メモリセルＭＣ（２、２）内の可変抵抗素子ＶＲにのみ電流を流す。本実施の形態は、上述した埋込層６８によってダイオードＤＩの電気的特性を調整して以上のような動作を可能とする。
【００３３】
［効果］
次に、図５及び図６を参照して、第１の実施の形態による効果を説明する。図５は側壁絶縁層６７に保持される電荷によって生じる電位分布の変化を示す。ここで、側壁絶縁層６７に固定電荷が存在しなければ、図５（ａ）に示すようにダイオード層６２で電解集中は生じない。一方、側壁絶縁層６７に正の固定電荷が存在すると、図５（ｂ）に示すようにダイオード層６２のアノード側で電界集中が起こる。この場合、図５（ａ）に示す場合よりも逆方向電流が増加する。また、側壁絶縁層６７に負の固定電荷が存在する場合、図５（ｃ）に示すようにダイオード層６２のカソード側で電界集中が起こる。この場合、図５（ａ）に示す場合よりも逆方向電流が減少する。以上図５（ａ）〜（ｃ）に示したように側壁絶縁層６７に生じる固定電荷に応じて電界集中、逆方向電流の値が変化するため、メモリセルＭＣに誤作動が生じ易い。
【００３４】
そこで、本実施の形態は埋込層６８を側壁絶縁層６７に埋め込むことによって、ダイオード層６２のバンド幅、エネルギー準位の値、及びエネルギー準位の数を調整する。これにより、本実施の形態は側壁絶縁層６７に生じる固定電荷を調整し、電界集中、逆方向電流の値を任意の値に調整してメモリセルＭＣの誤作動を抑制できる。なお、ダイオード層６２（ダイオードＤＩ）が微細化した場合であっても、上記埋込層６８による効果は生じる。
【００３５】
例えば、本実施の形態において、ダイオード層６２における電界集中を緩和したい場合、側壁絶縁層６７の正又は負の固定電荷を打ち消すように埋込層６８によって負又は正の固定電荷を生じさせれば良い。また、ダイオードＤＩの逆方向電流を増やしたい場合、埋込層６８によって図５のように正の固定電位を生じさせればよい。また、ダイオードＤＩの逆方向電流を抑制したい場合、埋込層６８によって図５のように負の固定電位を生じさせればよい。
【００３６】
ここで、埋込層６８によって正の固定電位を与えるようなバンド変調を起こす場合、ダイオード層６２はシリコン酸化膜にて構成され、埋込層６８はそのシリコンの禁制帯の中心に対して仕事関数が小さい材料により構成されるものとする。この場合、例えば、側壁絶縁層６７をシリコン酸化膜により構成し、埋込層６８をN型シリコン又は金属により構成する。一方、埋込層６８によって負の固定電位を与えるようなバンド変調が起こす場合、ダイオード層６２はシリコン酸化膜により構成され、埋込層６８はそのシリコンの禁制帯の中心に対して仕事関数が大きい材料により構成されるものとする。この場合、例えば、側壁絶縁層６７をシリコン酸化膜により構成し、埋込層６８をＰ型シリコン又は金属により構成する。
【００３７】
その他の例として、埋込層６８によって負の電荷を生じさせる場合、埋込層６８をシリコンにより構成し、側壁絶縁層６７を窒化シリコン（ＳｉＮ）により構成する。この場合、窒化シリコンとシリコンの間の負電荷が利用される。
【００３８】
その他の例として、埋込層６８によって負の電荷を生じさせる場合、側壁絶縁層６７を酸化シリコン（ＳｉＯ２）により構成し、埋込層６８を窒化シリコン（ＳｉＮ）により構成する。
【００３９】
その他の例として、埋込層６８によって負の電荷を生じさせる場合、側壁絶縁層６７をシリコン（Ｓｉ）により構成し、埋込層６８を窒化シリコン（ＳｉＮ）により構成する。
【００４０】
その他の例として、埋込層６８によって正の電荷を生じさせる場合、側壁絶縁層６７を窒化シリコン（ＳｉＮ）により構成する。そして、側壁絶縁層６７中の欠陥、又は、側壁絶縁層６７中の金属による汚染箇所を埋込層６８として機能させる。正の固定電位を生じさせる効果を強くするためには、側壁絶縁層６７とダイオード層６２の界面近傍に埋込層６８を形成することが望ましい。
【００４１】
その他の例として、埋込層６８によって正の電荷を生じさせる場合、側壁絶縁層６７を窒化シリコン（ＳｉＮ）により構成し、埋込層６８をシリコン酸窒化膜（ＳｉＯＮ）により構成する。
【００４２】
その他の例として、埋込層６８によって負の電荷を生じさせる場合、側壁絶縁層６７を窒化シリコン（ＳｉＮ）により構成し、埋込層６８を酸化シリコン（ＳｉＯ２）により構成する。
【００４３】
例えば、本実施の形態は、図６に示すように、埋込層６８を有さない比較例よりも逆方向電流を大きくできる。また、本実施の形態は、ダイオードＤＩの順方向バイアス及び逆方向バイアスの閾値電圧を、比較例と異なる任意の値に調整できる。
【００４４】
［製造方法］
次に、図７及び図８を参照して、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。先ず、図７に示すように、第１導電層５０上に、電極層６１、ダイオード層６２、シリサイド層６３、電極層６４、可変抵抗層６５、電極層６６、及び第２導電層７０を堆積させ、それらをＲＩＥによって所定形状に加工する。
【００４５】
次に、図８に示すように、電極層６１、ダイオード層６２、シリサイド層６３、電極層６４、可変抵抗層６５、電極層６６、及び第２導電層７０の側面に、ドット状の埋込層６８を形成する。ここで、埋込層６８が金属や金属酸化物により構成される場合、埋込層６８はＣＶＤやスパッタ等を用いて形成される。なお、埋込層６８の形成後、アニールやプラズマ酸化を実行しても良い。また、電極層６１〜第２導電層７０の側面を所望の金属により汚染させて、それら側面に埋込層６８を転写させても良い。この場合、ＲＩＥなどを利用して、選択的に電極層６１〜第２導電層７０の側面に埋込層６８を転写させることも可能である。加工のＷＥＴやアッシーャなどの後処理で汚染や残留物を残す事も、除去する事も選択もできる。
【００４６】
図８に示す工程の後、埋込層６８を埋めるように、窒化シリコン（ＳｉＮ）を堆積させて、側壁絶縁層６７を形成する。これによって、図５に示したメモリ層６０が形成される。
【００４７】
［第２の実施の形態］
次に、図９を参照して、第２の実施の形態に係る半導体記憶装置について説明する。図９に示すように、第２の実施の形態は、埋込層６８のみが第１の実施の形態と異なる。なお、第２の実施の形態におけるその他の構成は第１の実施の形態と同様であるため、それらについては省略を説明する。
【００４８】
図９に示すように、第２の実施の形態において、埋込層６８は側壁絶縁層６７の厚さ方向の中心付近に形成され、電極層６１、ダイオード層６２、シリサイド層６３、電極層６４、可変抵抗層６５、及び電極層６６には接しない。このような構成であっても、第２の実施の形態は第１の実施の形態と同様の効果を奏する。
【００４９】
次に、図１０及び図１１を参照して、第２の実施の形態に係る半導体記憶装置の製造方法について説明する。先ず、第１の実施の形態の図７と同様の工程を実行する。次に、図１０に示すように、窒化シリコン（ＳｉＮ）を堆積させて、電極層６１、ダイオード層６２、シリサイド層６３、電極層６４、可変抵抗層６５、電極層６６の側面に接する側壁絶縁層６７ａを形成する。
【００５０】
続いて、図１１に示すように、側壁絶縁層６７ａの表面にドット状の埋込層６８を形成する。次に、埋込層６８を埋めるように、窒化シリコン（ＳｉＮ）を堆積させて、側壁絶縁層６７を形成する。これによって、図９に示したメモリ層６０が形成される。
【００５１】
［第３の実施の形態］
次に、図１２を参照して、第３の実施の形態に係る半導体記憶装置について説明する。図１２に示すように、第３の実施の形態は、埋込層６８ａのみが第２の実施の形態と異なる。なお、第３の実施の形態におけるその他の構成は第２の実施の形態と同様であるため、それらについては省略を説明する。
【００５２】
図１２に示すように、第３の実施の形態において、埋込層６８ａは、第２の実施の形態と同様に、側壁絶縁層６７の厚さ方向の中心付近に形成される。一方、埋込層６８ａは、第２の実施の形態と異なり、電極層６１、ダイオード層６２、シリサイド層６３、電極層６４、可変抵抗層６５、及び電極層６６を覆うように連続するライナー状に形成される。このような構成であっても、第３の実施の形態は第１の実施の形態と同様の効果を奏する。なお、第３の実施の形態の製造工程は、第２の実施の形態の製造工程と略同じである。
【００５３】
［第４の実施の形態］
次に、図１３を参照して、第４の実施の形態に係る半導体記憶装置について説明する。図１３に示すように、第４の実施の形態は、第１の実施の形態の側壁絶縁層６７の代わりに側壁層６７ｂを有する。なお、第４の実施の形態におけるその他の構成は第１の実施の形態と同様であるため、それらについては省略を説明する
【００５４】
図１３に示すように、第４の実施の形態において、側壁層６７ｂは、側壁半導体層６７１、及び側壁絶縁層６７２を有する。側壁半導体層６７１は、電極層６１、ダイオード層６２、シリサイド層６３、電極層６４、可変抵抗層６５、及び電極層６６の側面に接する。側壁半導体層６７１はシリコン（Ｓｉ）により構成される。側壁絶縁層６７２は、側壁半導体層６７１の側面に埋込層６８ｂを介して設けられる。側壁絶縁層６７２は窒化シリコン（ＳｉＮ）により構成される。なお、側壁絶縁層６７２は、ＷＶＧ（Water Vapor Generation）処理を実行するために形成される。
【００５５】
埋込層６８ｂは、側壁半導体層６７１及び側壁絶縁層６７２により埋め込まれ、側壁半導体層６７１を覆うように連続してライナー状に形成される。埋込層６８ｂは酸化シリコン（ＳｉＯ２）により構成される。なお、埋込層６８ｂは、シリコンにより構成された側壁半導体層６７１を酸化させることによって形成可能である。
【００５６】
上記構成であっても、第４の実施の形態は第１の実施の形態と同様の効果を奏する。また、側壁絶縁層６７２（窒化シリコン）はダイオード層６２の側面に直に接しておらず、ダイオード層６２の側面に埋込層６８ｂ及び側壁半導体層６７１を介して設けられる。このため、ダイオード層６２（シリコン）と側壁絶縁層６７２（窒化シリコン）とによる準位生成が抑制され、逆方向電流を抑制できる。また、埋込層６８ｂ（酸化シリコン）とダイオード層６２との間に側壁半導体層６７１（シリコン）が設けられているので、埋込層６８ｂはシリコン（Ｓｉ）が多い酸化シリコン（ＳｉＯ２）のように振る舞い、電荷の発生を抑制できる。
【００５７】
［第５の実施の形態］
図１４を参照して、第５の実施の形態に係る半導体記憶装置について説明する。図１４に示すように、第５の実施の形態は、第１の実施の形態と異なる埋込層６８ｃ、側壁絶縁層６７ｃを有する。なお、第５の実施の形態におけるその他の構成は第１の実施の形態と同様であるため、それらについては省略を説明する
【００５８】
図１４に示すように、埋込層６８ｃは、電極層６１、ダイオード層６２、シリサイド層６３、電極層６４、可変抵抗層６５、及び電極層６６の側面に接すると共にそれらを覆うように連続するライナー状に形成される。埋込層６８ｃはシリコン（Ｓｉ）により構成される。
【００５９】
側壁絶縁層６７ｃは、埋込層６８ｃを介して、電極層６１、ダイオード層６２、シリサイド層６３、電極層６４、可変抵抗層６５、及び電極層６６の側面に設けられる。側壁絶縁層６７ｃは、ＷＶＧ（Water Vapor Generation）等の酸化雰囲気での処理を実行するために形成される。側壁絶縁層６７ｃは、シリコンにより構成された埋込層６８ｃを窒化させることによって形成される。また、側壁絶縁層６７ｃは、全量窒化された窒化シリコンにより構成されても良い。
【００６０】
上記構成であっても、第５の実施の形態は第１の実施の形態と同様の効果を奏する。また、側壁絶縁層６７ｃ（窒化シリコン）は、ダイオード層６２の側面に直に接しておらず、ダイオード層６２の側面に埋込層６８ｃを介して設けられる。このため、ダイオード層６２（シリコン）と側壁絶縁層６７ｃ（窒化シリコン）とによる準位生成が抑制され、逆方向電流を抑制できる。一方、埋込層６８ｃの膜厚を薄くし、ダイオード層６２の側面近傍まで埋込層６８ｃ（シリコン）を窒化して、側壁絶縁層６７ｃを形成するか、ダイオード層６２まで過剰に窒化する場合は、電荷の影響により逆方向電流が増加する。
【００６１】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６２】
例えば、上記実施の形態において、可変抵抗素子ＶＲは以下（１）〜（６）の遷移、相変化及び転移によってその抵抗値を変化させる。
【００６３】
（１）金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移。
（２）量子状態の相変化（金属-超伝導体転移など）。
（３）常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移。
（４）常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移。
（５）以上の（１）〜（４）の転移の組み合わせからなる転移。
（６）金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及びその逆の転移。
【００６４】
また、可変抵抗層６４は以下に示す第１〜第３酸化物、酸窒化物のいずれかにより構成されてもよい。
【００６５】
第１酸化物は、SiO2、Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiOのいずれか、または、それらの組み合わせである。
【００６６】
第２酸化物は、“AB2O4”である。但し、A及びBは、同じ又は異なる元素で、かつ、Mg、Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Geのうちの一つまたは複数個の組み合わせである。例えば、第２酸化物は、Fe3O4、FeAl2O4、Mn1+xAl2-xO4+y、Co1+xAl2-xO4+y、MnOxなどである。
【００６７】
第３酸化物は、“ABO3”である。但し、A及びBは、同じ又は異なる元素で、かつ、Mg、Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn等のうちの一つまたは複数個の組み合わせである。第３酸化物は、例えば、LaAlO3、SrHfO3、SrZrO3、SrTiO3などである。
【００６８】
酸窒化物は、SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiONである。また、酸窒化物は、上記の第１〜第３酸化物の酸素元素の一部を窒素元素で置換した材料である。
【００６９】
また、上記実施の形態において埋込層６８、６８ａ、６８ｂは１層としているが、埋込層６８、６８ａ、６８ｂは複数層設けても良い。
【符号の説明】
【００７０】
１０…メモリセルアレイ、  ２０ａ…ワード線選択回路、  ２０ｂ…ワード線駆動回路、  ３０ａ…ビット線選択回路、  ３０ｂ…ビット線駆動回路、  ４０…基板、  ５０…第１導電層、  ６０…メモリ層、  ７０…第２導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図５】
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