(57)【要約】      （修正有）【課題】ロック状態であるか否かを検出し、その検出結果を出力するＣＤＲ回路及びＣＤＲ方法を提供する。【解決手段】受信データ信号をサンプリングするデータサンプリングクロック信号に同期して、受信データ信号をサンプリングしてサンプルドデータ信号を生成するデータサンプリング回路、データサンプリングクロック信号に対して位相がずれたエッジサンプリングクロック信号に同期して、受信データ信号をサンプリングしてサンプルドエッジ信号を生成するエッジサンプリング回路、データサンプリングクロック信号に同期して、受信データ信号の振幅と基準電圧との比較結果信号を出力する振幅比較回路を備え、比較結果信号、サンプルドデータ信号およびサンプルドエッジ信号に基づいて、データサンプリングクロック信号の位相を調整する位相シフタ回路、及び受信データ信号とデータサンプリングクロック信号との位相関係を検出するロック検出回路を備える。【選択図】図３
2013070323.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータ信号を増幅して受信データ信号を出力するイコライザと、
前記受信データ信号の振幅の最大値を検出する振幅検出回路と
前記振幅検出回路が検出した前記受信データ信号の振幅の最大値よりも小さい値に設定した基準電圧を生成する基準電圧生成回路と、
前記受信データ信号のデータをサンプリングするためのデータサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドデータ信号を生成するデータサンプリング回路と、
前記データサンプリングクロック信号に対して位相がずれたエッジサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドエッジ信号を生成するエッジサンプリング回路と、
前記データサンプリングクロック信号に同期して、前記受信データ信号の振幅と前記基準電圧とを比較し、この比較により得られた比較結果信号を出力する振幅比較回路と、
前記比較結果信号、前記サンプルドデータ信号および前記サンプルドエッジ信号に基づいて、前記データサンプリングクロック信号の位相を調整する位相シフタ回路と、
前記比較結果信号および前記サンプルドデータ信号に基づいて、前記受信データ信号とデータサンプリングクロック信号との位相関係を検出するロック検出回路と、を備え、
前記ロック検出回路は、
前記比較結果信号が、前記基準電圧よりも前記データサンプリングクロック信号に同期した前記受信データ信号の振幅の方が大きいことを示す場合には、前記データサンプリングクロック信号が前記受信データ信号のデータの位相をロックしているロック状態であると判断し、ロックフラグ信号を出力する
ことを特徴とするＣＤＲ回路。
【請求項２】
基準電圧を生成する基準電圧生成回路と、
受信データ信号のデータをサンプリングするためのデータサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドデータ信号を生成するデータサンプリング回路と、
前記データサンプリングクロック信号に対して位相がずれたエッジサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドエッジ信号を生成するエッジサンプリング回路と、
前記データサンプリングクロック信号に同期して、前記受信データ信号の振幅と前記基準電圧とを比較し、この比較により得られた比較結果信号を出力する振幅比較回路と、
前記サンプルドデータ信号および前記サンプルドエッジ信号に基づいて、前記データサンプリングクロック信号の位相を調整する位相シフタ回路と、
前記比較結果信号および前記サンプルドデータ信号に基づいて、前記受信データ信号とデータサンプリングクロック信号との位相関係を検出するロック検出回路と、を備え、
前記ロック検出回路は、
前記比較結果信号が、前記基準電圧よりも前記データサンプリングクロック信号に同期した前記受信データ信号の振幅の方が大きいことを示す場合には、前記データサンプリングクロック信号が前記受信データ信号のデータの位相をロックしているロック状態であると判断し、ロックフラグ信号を出力する
ことを特徴とするＣＤＲ回路。
【請求項３】
前記基準電圧生成回路は、前記受信データ信号の振幅の最大値よりも小さい値に前記基準電圧を設定する
ことを特徴とする請求項２に記載のＣＤＲ回路。
【請求項４】
前記位相シフタ回路は、
前記サンプルドデータ信号および前記比較結果信号に基づいて、前記データサンプリングクロック信号の位相を調整する
ことを特徴とする請求項２または３に記載のＣＤＲ回路。
【請求項５】
シリアルデータ信号を増幅して受信データ信号を出力するイコライザと、
前記イコライザに設定された前記受信データ信号の振幅の目標値よりも小さい値に設定した基準電圧を生成する基準電圧生成回路と、
前記受信データ信号のデータをサンプリングするためのデータサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドデータ信号を生成するデータサンプリング回路と、
前記データサンプリングクロック信号に対して位相がずれたエッジサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドエッジ信号を生成するエッジサンプリング回路と、
前記データサンプリングクロック信号に同期して、前記受信データ信号の振幅と前記基準電圧とを比較し、この比較により得られた比較結果信号を出力する振幅比較回路と、
前記サンプルドデータ信号および前記サンプルドエッジ信号に基づいて、前記データサンプリングクロック信号の位相を調整する位相シフタ回路と、
前記比較結果信号および前記サンプルドデータ信号に基づいて、前記受信データ信号とデータサンプリングクロック信号との位相関係を検出するロック検出回路と、を備え、
前記ロック検出回路は、
前記比較結果信号が、前記基準電圧よりも前記データサンプリングクロック信号に同期した前記受信データ信号の振幅の方が大きいことを示す場合には、前記データサンプリングクロック信号が前記受信データ信号のデータの位相をロックしているロック状態であると判断し、ロックフラグ信号を出力する
ことを特徴とするＣＤＲ回路。
【請求項６】
受信データ信号の振幅の最大値よりも小さい値に基準電圧を設定し、
データサンプリングクロック信号に同期した前記受信データ信号の振幅と前記基準電圧とを比較した比較結果を出力し、
前記比較結果が前記基準電圧よりも前記データサンプリングクロック信号に同期した前記データ信号の振幅が大きい状態を示す場合、前記データサンプリングクロック信号が前記受信データの位相をロックしているロック状態と判断し、前記比較結果が前記基準電圧よりも前記データサンプリングクロック信号に同期した前記データ信号の振幅が小さい状態を示す場合、前記データサンプリングクロック信号が前記受信データ信号の位相をロックしていない未ロック状態であると判断するＣＤＲ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路及びＣＤＲ方法に関する。
【背景技術】
【０００２】
従来、高速シリアルデータ伝送で用いられるＣＤＲ回路がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開１１−３１７７２９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ロック状態であるか否かをより適切に検出し、その検出結果を出力することが可能なＣＤＲ回路及びＣＤＲ方法を提供する。
【課題を解決するための手段】
【０００５】
実施例に従ったＣＤＲ回路は、基準電圧を生成する基準電圧生成回路を備える。ＣＤＲ回路は、前記受信データ信号のデータをサンプリングするためのデータサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドデータ信号を生成するデータサンプリング回路を備える。ＣＤＲ回路は、前記データサンプリングクロック信号に対して位相がずれたエッジサンプリングクロック信号に同期して、前記受信データ信号をサンプリングしてサンプルドエッジ信号を生成するエッジサンプリング回路を備える。ＣＤＲ回路は、前記データサンプリングクロック信号に同期して、前記受信データ信号の振幅と前記基準電圧とを比較し、この比較により得られた比較結果信号を出力する振幅比較回路を備える。ＣＤＲ回路は、前記比較結果信号、前記サンプルドデータ信号および前記サンプルドエッジ信号に基づいて、前記データサンプリングクロック信号の位相を調整する位相シフタ回路を備える。ＣＤＲ回路は、前記比較結果信号および前記サンプルドデータ信号に基づいて、前記受信データ信号とデータサンプリングクロック信号との位相関係を検出するロック検出回路を備える。
【０００６】
前記ロック検出回路は、前記比較結果信号が、前記基準電圧よりも前記受信データ信号の振幅の方が大きいことを示す場合には、前記データサンプリングクロック信号が前記受信データ信号のデータの位相をロックしているロック状態であると判断し、ロックフラグ信号を出力する。
【０００７】
実施例に従ったＣＤＲ方法は、受信データ信号の振幅の最大値よりも小さい値に基準電圧を設定する。ＣＤＲ方法は、データサンプリングクロック信号に同期した前記受信データ信号の振幅と前記基準電圧とを比較した比較結果を出力する。ＣＤＲ方法は、前記比較結果が前記基準電圧よりも前記データサンプリングクロック信号に同期した前記データ信号の振幅が大きい状態を示す場合、前記データサンプリングクロック信号が前記受信データの位相をロックしているロック状態と判断し、前記比較結果が前記基準電圧よりも前記データサンプリングクロック信号に同期した前記データ信号の振幅が小さい状態を示す場合、前記データサンプリングクロック信号が前記受信データ信号の位相をロックしていない未ロック状態であると判断する。
【図面の簡単な説明】
【０００８】
【図１】図１は、デタミニスティックなジッタを含む受信データ信号、データサンプリングクロック信号、およびサンプリングするためのエッジサンプリングクロック信号の関係が理想的な位相の状態である場合を示す図である。
【図２】図２は、デタミニスティックなジッタを含む受信データ信号、データサンプリングクロック信号、およびサンプリングするためのエッジサンプリングクロック信号の関係が誤ロック状態である場合を示す図である。
【図３】図３は、実施例１に係るＣＤＲ回路１００の構成の一例を示す図である。
【図４】図４は、理想的な位相の状態における、デタミニスティックなジッタを含む受信データ信号と基準電圧との関係を示す図である。
【図５】図５は、誤ロック状態における、デタミニスティックなジッタを含む受信データ信号と基準電圧との関係を示す図である。
【図６】図６は、実施例２に係るＣＤＲ回路２００の構成の一例を示す図である。
【図７】図７は、イコライザの出力信号（受信データ信号）の振幅の目標値と基準電圧との関係を示す図である。
【図８】図８は、実施例３に係るＣＤＲ回路３００の構成の一例を示す図である。
【図９】図９は、イコライザＥＱの出力信号（受信データ信号）の振幅の最大値と基準電圧との関係を示す図である。
【発明を実施するための形態】
【０００９】
ＣＤＲ回路は、受信データ信号のデータに対して、受信データ信号ＲＸ＿Ｐ／Ｎのデータをサンプリングするためのデータサンプリングクロック信号ＣＬＫの位相を調整する。
【００１０】
ここで、図１は、デタミニスティックなジッタを含む受信データ信号、データサンプリングクロック信号、およびサンプリングするためのエッジサンプリングクロック信号の関係が理想的な位相の状態である場合を示す図である。
【００１１】
図１に示すように、データサンプリングクロック信号ＣＬＫが、受信データ信号ＲＸ＿Ｐ／Ｎのデータの位相をロックしている。また、エッジサンプリングクロック信号ＣＬＫＢが、受信データ信号のエッジの位相をロックしている。
【００１２】
このように、理想的な位相関係では、受信データ信号ＲＸ＿Ｐ／Ｎのパターンの中心付近を、データサンプリングクロック信号ＣＬＫが叩いている（図１の矢印Ａ）。
【００１３】
また、図２は、デタミニスティックなジッタを含む受信データ信号、データサンプリングクロック信号、およびサンプリングするためのエッジサンプリングクロック信号の関係が誤ロック状態である場合を示す図である。
【００１４】
図２に示すように、データサンプリングクロック信号ＣＬＫが、受信データ信号ＲＸ＿Ｐ／Ｎのエッジの位相をロックしている（図２の矢印Ｂ）。また、エッジサンプリングクロック信号ＣＬＫＢが、受信データ信号のデータの位相をロックしている。
【００１５】
すなわち、図２に示す状態では、データサンプリングクロック信号ＣＬＫが、受信データ信号ＲＸ＿Ｐ／Ｎのデータの位相をロックしていない（未ロック状態）。
【００１６】
ここで、バイナリフェーズディテクタ等を使用したＣＤＲ回路は、回路構成が簡単になるというメリットがある。しかし、このようなＣＤＲ回路は、検出できる位相情報には位相差の量が含まれず、位相が遅れているか否かの情報しか得られない。
【００１７】
このため、受信データ信号にＩＳＩ（Ｉｎｔｅｒ  Ｓｙｍｂｏｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）等のデタミニスティックなジッタ（Ｄｊ）が多く含まれる場合に、本来ロックすべき位相ではなく、誤った位相でロックしてしまう状態（受信データ信号の遷移の間に、データサンプリングクロックによりサンプリングするタイミングが位置する状態）になり得る。以下では、この状態を誤ロック状態と呼ぶ。この誤ロック状態では、エッジをサンプリングするはずのエッジサンプルクロックでデータを読み出せる状態になっている。
【００１８】
上記ＣＤＲ回路では、データサンプリングクロック信号ＣＬＫが受信データ信号ＲＸ＿Ｐ／Ｎのエッジをサンプリングしていても、正常なロック状態であると判断してしまう問題がある。
【００１９】
そこで、以下の実施例では、ロック状態であるか否かをより適切に検出し、その検出結果を出力することが可能なＣＤＲ回路について提案する。
【００２０】
以下、実施例について、図面に基づいて説明する。
【実施例１】
【００２１】
図３は、実施例１に係るＣＤＲ回路１００の構成の一例を示す図である。また、図４は、理想的な位相の状態における、デタミニスティックなジッタを含む受信データ信号と基準電圧との関係を示す図である。また、図５は、誤ロック状態における、デタミニスティックなジッタを含む受信データ信号と基準電圧との関係を示す図である。
【００２２】
図３に示すように、ＣＤＲ回路１００は、受信データ信号（高速シリアルデータ）ＲＸ＿Ｐ／Ｎをクロック信号でサンプリングした結果を出力するようになっている。このＣＤＲ回路１００は、例えば、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）  Ｅｘｐｒｅｓｓ、または、ＳＡＴＡ（Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）、またはＵＳＢ３．０（ＳｕｐｅｒＳｐｅｅｄ  ＵＳＢ）に適応される。
【００２３】
このＣＤＲ回路１００は、基準電圧生成回路１と、振幅比較回路２と、データサンプリング回路３と、エッジサンプリング回路４と、ロック検出回路５と、位相シフタ回路６と、を備える。
【００２４】
基準電圧生成回路１は、基準電圧ＲＥＦを生成し出力するようになっている。この基準電圧生成回路１は、例えば、受信データ信号ＲＸ＿Ｐ／Ｎの振幅の最大値（ＲＸ＿Ｐ／Ｎ  ＶｍａｘＰ、ＲＸ＿Ｐ／Ｎ  ＶｍａｘＮ）よりも小さい値に基準電圧ＲＥＦ（ＲＥＦ＿Ｐ、ＲＥＦ＿Ｎ）を設定する（図４、図５）。また、基準電圧生成回路１は、例えば、受信データ信号ＲＸ＿Ｐ／Ｎのエッジの振幅の値よりも大きい値に基準電圧ＲＥＦ（ＲＥＦ＿Ｐ、ＲＥＦ＿Ｎ）を設定する（図４、図５）。
【００２５】
なお、ここでは、受信データ信号ＲＸ＿Ｐ／Ｎの振幅の値、および基準電圧ＲＥＦの値は、受信データ信号ＲＸ＿Ｐ／Ｎの振幅がゼロの点を基準として、極性が負の場合は絶対値で表現されるものとする（以下、同様）。
【００２６】
データサンプリング回路３は、データサンプリングクロック信号ＣＬＫに同期して、受信データ信号ＲＸ＿Ｐ／Ｎをサンプリングしてサンプルドデータ信号ＤＡＴＡを生成するようになっている。既述のように、データサンプリングクロック信号ＣＬＫは、受信データ信号ＲＸ＿Ｐ／Ｎのデータをサンプリングするための信号である。
【００２７】
このデータサンプリング回路３は、例えば、図３に示すように、センスアンプ３ａと、２つのフリップフロップ３ｂ、３ｃと、を有する。
【００２８】
センスアンプ３ａは、データサンプリングクロック信号ＣＬＫに同期して、受信データ信号ＲＸ＿Ｐ／Ｎの電圧差を増幅した信号を出力する。
【００２９】
フリップフロップ３ｂは、センスアンプ３ａが出力した信号が入力される。このフリップフロップ３ｂは、データサンプリングクロック信号ＣＬＫに同期して、入力された信号を保持し出力する。
【００３０】
フリップフロップ３ｃは、フリップフロップ３ｂが出力した信号が入力される。このフリップフロップ３ｃは、データサンプリングクロック信号ＣＬＫに同期して、入力された信号を保持し、既述のサンプルドデータ信号ＤＡＴＡを出力する。
【００３１】
また、振幅比較回路２は、データサンプリングクロック信号ＣＬＫに同期して、受信データ信号ＲＸ＿Ｐ／Ｎの振幅と基準電圧ＲＥＦとを比較し、この比較により得られた比較結果信号ＪＵＤＧＥを出力するようになっている。
【００３２】
この振幅比較回路２は、例えば、図３に示すように、センスアンプ２ａと、２つのフリップフロップ２ｂ、２ｃと、を有する。
【００３３】
センスアンプ２ａは、データサンプリングクロック信号ＣＬＫに同期して、受信データ信号ＲＸ＿Ｐ／Ｎの振幅と基準電圧ＲＥＦとを比較し、この比較結果に応じた信号を出力する。
【００３４】
フリップフロップ２ｂは、センスアンプ２ａが出力した信号が入力される。このフリップフロップ２ｂは、データサンプリングクロック信号ＣＬＫに同期して、入力された信号を保持し出力する。
【００３５】
フリップフロップ２ｃは、フリップフロップ２ｂが出力した信号が入力される。このフリップフロップ２ｃは、データサンプリングクロック信号ＣＬＫに同期して、入力された信号を保持し、既述の比較結果信号ＪＵＤＧＥを出力する。
【００３６】
したがって、この比較結果信号ＪＵＤＧＥとサンプルドデータ信号ＤＡＴＡとは、位相が揃っている。
【００３７】
また、エッジサンプリング回路４は、エッジサンプリングクロック信号ＣＬＫＢに同期して、受信データ信号ＲＸ＿Ｐ／Ｎをサンプリングしてサンプルドエッジ信号ＥＤＧＥを生成するようになっている。エッジサンプリングクロック信号ＣＬＫＢは、データサンプリングクロック信号ＣＬＫに対して（例えば、半周期だけ）位相がずれ且つ受信データ信号ＲＸ＿Ｐ／Ｎのエッジをサンプリングするための信号である。
【００３８】
このエッジサンプリング回路４は、例えば、図３に示すように、センスアンプ４ａと、ラッチ回路４ｂと、フリップフロップ４ｃと、を有する。
【００３９】
センスアンプ４ａは、エッジサンプリングクロック信号ＣＬＫＢに同期して、受信データ信号ＲＸ＿Ｐ／Ｎの電圧差を増幅した信号を出力する。
【００４０】
ラッチ回路４ｂは、センスアンプ４ａが出力した信号が入力される。このラッチ回路４ｂは、データサンプリングクロック信号ＣＬＫに同期して、入力された信号を保持し出力する。
【００４１】
フリップフロップ４ｃは、ラッチ回路４ｂが出力した信号が入力される。このフリップフロップ４ｃは、データサンプリングクロック信号ＣＬＫに同期して、入力された信号を保持し、既述のサンプルドエッジ信号ＥＤＧＥを出力する。
【００４２】
したがって、このサンプルドエッジ信号ＥＤＧＥは、比較結果信号ＪＵＤＧＥおよびサンプルドデータ信号ＤＡＴＡと位相が半周期ずれている。
【００４３】
また、位相シフタ回路６は、受信データ信号ＲＸ＿Ｐ／Ｎのデータをサンプルすべきデータサンプリングクロック信号ＣＬＫと、受信データ信号ＲＸ＿Ｐ／Ｎのエッジをサンプルすべきエッジサンプリングクロック信号ＣＬＫＢと、を外部クロックＣＬＫｉｎから生成するようになっている。
【００４４】
位相シフタ回路６は、サンプルドデータ信号ＤＡＴＡ、サンプルドエッジ信号ＥＤＧＥ、および比較結果信号ＪＵＤＧＥに基づいて、データサンプリングクロック信号ＣＬＫの位相が受信データ信号ＲＸ＿Ｐ／Ｎのデータの位相から遅れているか進んでいるかを判断する。なお、位相シフタ回路６は、比較結果信号ＪＵＤＧＥが入力されていなくても、受信データ信号ＲＸ＿Ｐ／Ｎのデータの位相を判断可能である。
【００４５】
そして、位相シフタ回路６は、この判断した結果に基づいて、データサンプリングクロック信号ＣＬＫで受信データ信号ＲＸ＿Ｐ／Ｎのデータの位相をロック（エッジサンプリングクロック信号ＣＬＫＢで受信データ信号ＲＸ＿Ｐ／Ｎのエッジをロック）するように、データサンプリングクロック信号ＣＬＫおよびエッジサンプリングクロック信号ＣＬＫＢの位相を調整する。
【００４６】
また、ロック検出回路５は、比較結果信号ＪＵＤＧＥとサンプルドデータ信号ＤＡＴＡとに基づいて、受信データ信号ＲＸ＿Ｐ／Ｎとデータサンプリングクロック信号ＣＬＫとの位相関係（ロック状態であるか否か）を検出し、この検出結果に応じた信号を出力するようになっている。
【００４７】
例えば、このロック検出回路５は、比較結果信号ＪＵＤＧＥが、基準電圧ＲＥＦよりも受信データ信号ＲＸ＿Ｐ／Ｎの振幅の方が大きいことを示す場合（図４の矢印Ｄ）には、データサンプリングクロック信号ＣＬＫが受信データ信号ＲＸ＿Ｐ／Ｎのデータの位相をロックしているロック状態であると判断し、ロックフラグ信号Ｆを出力する。
【００４８】
一方、ロック検出回路５は、比較結果信号ＪＵＤＧＥが、基準電圧ＲＥＦよりも受信データ信号ＲＸ＿Ｐ／Ｎの振幅の方が小さいことを示す場合（図５の矢印Ｅ）には、データサンプリングクロック信号ＣＬＫが受信データ信号ＲＸ＿Ｐ／Ｎのデータの位相をロックしていない未ロック状態であると判断し、ロックフラグ信号Ｆを出力しない。言い換えれば、この場合、ロック検出回路５は、未ロック状態を示す未ロックフラグ信号（図示せず）を出力する。
【００４９】
ここで、より好ましくは、ロック検出回路５は、比較結果信号ＪＵＤＧＥとサンプルドデータ信号ＤＡＴＡとに基づいて、ロックフラグ信号Ｆを出力する。すなわち、例えば、ロック検出回路５は、比較結果信号ＪＵＤＧＥが、基準電圧ＲＥＦよりも受信データ信号ＲＸ＿Ｐ／Ｎの振幅の方が大きいことを示し、且つ、サンプルドデータ信号ＤＡＴＡが、予め設定されたデータパターンに一致する場合には、ロックフラグ信号Ｆを出力する。
【００５０】
これにより、ロックフラグ信号Ｆの信頼性を向上することができる。
【００５１】
なお、該データパターンは、受信データ信号ＲＸ＿Ｐ／Ｎのデータを正常なロック状態でサンプルしたデータパターンに対応する。特に、該データパターンは、例えば、ＣＯＭＭＡ、または、Ｋ２８．５と呼ばれるデータパターンである。該データパターンは、ロック検出回路５に予め記憶されている。
【００５２】
また、既述のように、未ロック状態では、受信データ信号ＲＸ＿Ｐ／Ｎの遷移の間に、データサンプリングクロック信号ＣＬＫによりサンプリングするタイミングが位置する。
【００５３】
なお、例えば、図示しない信号処理システムが、このロックフラグ信号Ｆに基づいて、サンプルドデータ信号ＤＡＴＡがロック状態でサンプリングされたことを示すことを認識することができる。
【００５４】
一方、ロックフラグ信号Ｆが出力されていない場合は、該信号処理システムは、サンプルドデータ信号ＤＡＴＡが未ロック状態でサンプリングされたことを認識することができる。
【００５５】
このように、該信号処理システムは、ロックフラグ信号Ｆに基づいて、サンプルドデータ信号ＤＡＴＡの有効性を判断することができる。
【００５６】
特に、既述のように、より好ましくは、ロック検出回路５は、比較結果信号ＪＵＤＧＥとサンプルドデータ信号ＤＡＴＡとに基づいて、ロックフラグ信号Ｆを出力する。
【００５７】
これにより、ロックフラグ信号Ｆの信頼性がより向上するため、該信号処理システムは、ロックフラグ信号Ｆに基づいて、サンプルドデータ信号ＤＡＴＡの有効性をより的確に判断することができる。
【００５８】
以上のように、本実施例１に係るＣＤＲ回路によれば、ロック状態であるか否かをより適切に検出し、その検出結果を出力することができる。
【実施例２】
【００５９】
既述の実施例１では、基準電圧生成回路が予め設定された値の基準電圧を生成する場合について説明した。
【００６０】
本実施例２では、基準電圧生成回路がイコライザに設定された出力信号（受信データ信号）の振幅の目標値よりも小さい値に基準電圧を設定する場合について説明する。
【００６１】
図６は、実施例２に係るＣＤＲ回路２００の構成の一例を示す図である。また、図７は、イコライザの出力信号（受信データ信号）の振幅の目標値と基準電圧との関係を示す図である。なお、図６において、図３の符号と同じ符号は、実施例１と同様の構成を示す。
【００６２】
図６に示すように、ＣＤＲ回路２００は、実施例１と同様に、基準電圧生成回路１と、振幅比較回路２と、データサンプリング回路３と、エッジサンプリング回路４と、ロック検出回路５と、位相シフタ回路６と、を備える。
【００６３】
ここで、実施例１と異なる点は、イコライザＥＱがシリアルデータ信号を増幅して受信データ信号ＲＸ＿Ｐ／Ｎを出力する点である。
【００６４】
したがって、受信データ信号ＲＸ＿Ｐ／Ｎの振幅は、イコライザＥＱに設定された受信データ信号ＲＸ＿Ｐ／Ｎの振幅の目標値Ｔ＿Ｐ／Ｎに応じて変化することになる。
【００６５】
そこで、基準電圧生成回路１は、イコライザＥＱに設定された受信データ信号ＲＸ＿Ｐ／Ｎの振幅の目標値Ｔ＿Ｐ／Ｎよりも小さい値に基準電圧ＲＥＦを設定するようになっている（図７）。
【００６６】
そして、振幅比較回路２は、実施例１と同様に、データサンプリングクロック信号ＣＬＫに同期して、受信データ信号ＲＸ＿Ｐ／Ｎの振幅と基準電圧ＲＥＦとを比較し、この比較により得られた比較結果信号ＪＵＤＧＥを出力する。
【００６７】
そして、ロック検出回路５は、比較結果信号ＪＵＤＧＥとサンプルドデータ信号ＤＡＴＡとに基づいて、受信データ信号ＲＸ＿Ｐ／Ｎとデータサンプリングクロック信号ＣＬＫとの位相関係（ロック状態であるか否か）を検出し、この検出結果に応じてロックフラグ信号Ｆを出力する。
【００６８】
このように、ＣＤＲ回路２００は、イコライザＥＱに設定された振幅の目標値に拘わらず、適切に比較結果信号ＪＵＤＧＥを生成し、この比較結果信号ＪＵＤＧＥに基づいて、ロックフラグ信号Ｆを出力することができる。
【００６９】
なお、この実施例２に係るＣＤＲ回路２００のその他の構成および機能は、実施例１と同様である。
【００７０】
すなわち、本実施例２に係るＣＤＲ回路によれば、実施例１と同様に、ロック状態であるか否かをより適切に検出し、その検出結果を出力することができる。
【実施例３】
【００７１】
本実施例３では、基準電圧生成回路がイコライザの出力信号（受信データ信号）の振幅の最大値よりも小さい値に基準電圧を設定する場合について説明する。
【００７２】
図８は、実施例３に係るＣＤＲ回路３００の構成の一例を示す図である。また、図９は、イコライザＥＱの出力信号（受信データ信号）の振幅の最大値と基準電圧との関係を示す図である。なお、図８において、図６の符号と同じ符号は、実施例２と同様の構成を示す。
【００７３】
図８に示すように、ＣＤＲ回路３００は、実施例２と同様に、基準電圧生成回路１と、振幅比較回路２と、データサンプリング回路３と、エッジサンプリング回路４と、ロック検出回路５と、位相シフタ回路６とを備え、更に振幅検出回路７を備える。
【００７４】
ここで、実施例２と同様に、イコライザＥＱがシリアルデータ信号を増幅して受信データ信号ＲＸ＿Ｐ／Ｎを出力する。
【００７５】
したがって、実施例２と同様に、受信データ信号ＲＸ＿Ｐ／Ｎの振幅は、イコライザＥＱに設定された受信データ信号ＲＸ＿Ｐ／Ｎの振幅の目標値Ｔ＿Ｐ／Ｎに応じて変化することになる。
【００７６】
そこで、振幅検出回路７は、イコライザＥＱが出力した受信データ信号ＲＸ＿Ｐ／Ｎの振幅の最大値を検出するようになっている。
【００７７】
そして、基準電圧生成回路１は、振幅検出回路７が検出した受信データ信号ＲＸ＿Ｐ／Ｎの振幅の最大値よりも小さい値に基準電圧ＲＥＦを設定するようになっている（図９）。
【００７８】
そして、振幅比較回路２は、実施例１と同様に、データサンプリングクロック信号ＣＬＫに同期して、受信データ信号ＲＸ＿Ｐ／Ｎの振幅と基準電圧ＲＥＦとを比較し、この比較により得られた比較結果信号ＪＵＤＧＥを出力する。
【００７９】
そして、ロック検出回路５は、比較結果信号ＪＵＤＧＥとサンプルドデータ信号ＤＡＴＡとに基づいて、受信データ信号ＲＸ＿Ｐ／Ｎとデータサンプリングクロック信号ＣＬＫとの位相関係（ロック状態であるか否か）を検出し、この検出結果に応じてロックフラグ信号Ｆを出力する。
【００８０】
このように、ＣＤＲ回路３００は、イコライザＥＱに設定された振幅の目標値に拘わらず、適切に比較結果信号ＪＵＤＧＥを生成し、この比較結果信号ＪＵＤＧＥに基づいて、ロックフラグ信号Ｆを出力することができる。
【００８１】
なお、この実施例３に係るＣＤＲ回路３００のその他の構成および機能は、実施例１と同様である。
【００８２】
すなわち、本実施例３に係るＣＤＲ回路によれば、実施例１と同様に、ロック状態であるか否かをより適切に検出し、その検出結果を出力することができる。
【００８３】
なお、以上の各実施例においては、受信データ信号が差動信号である場合を例に説明したが、受信データ信号が単相信号である場合も、同様に説明される。
【００８４】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【００８５】
１  基準電圧生成回路
２  振幅比較回路
３  データサンプリング回路
４  エッジサンプリング回路
５  ロック検出回路
６  位相シフタ回路
７  振幅検出回路
１００、２００、３００  ＣＤＲ回路
ＥＱ  イコライザ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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