(57)【要約】【課題】単一の導電型のトランジスタを用いて増幅率が大きいレベル変換回路を得る。【解決手段】レベル変換回路３４は直列接続されたレベル変換部５０Ａ、５０Ｂからなる。レベル変換部５０Ａは回路ブロック５２Ａ，５４Ａからなる。回路ブロック５２Ａは、入力信号ＳＩＮを反転させる。回路ブロック５４Ａは電源ＶＬＯＷと接続点Ｎ３Ａとの間に接続されたトランジスタＭ２Ａと、Ｎ３Ａと電源ＶＨＩＧＨとの間に接続されたトランジスタＭ３Ａと、Ｍ３ＡのゲートとＶＨＩＧＨとの間に接続されたトランジスタＭ４Ａと、ＮＯＵＴとＭ３Ａのゲートとの間に接続されたコンデンサＣ１Ａとを備え、入力ノードＮＩＮからゲートに印加される信号に応じたＭ２Ａの動作と、回路ブロック５２Ａの出力をゲートに印加されオン／オフ状態を切り替えられるＭ４Ａの動作とに連動してレベル変換を行い、Ｎ３Ａの電位変化を出力する。【選択図】図２
2013229741.tif 000002
【特許請求の範囲】
【請求項１】
チャネルの導電型が同じであるトランジスタによって構成され、第１電源及び第２電源が供給する電圧間にて、矩形波である入力信号に対してレベル変換を行い振幅が増幅された出力信号を生成するレベル変換回路において、
第１の入力ノードから前記入力信号を入力され、当該入力信号に対して反転した中間信号を生成し第１の出力ノードから出力する第１のレベル変換部と、
前記第１の出力ノードに接続される第２の入力ノードから前記中間信号を入力され、当該中間信号に対して反転した前記出力信号を生成し第２の出力ノードから出力する第２のレベル変換部と、を有し、
前記各レベル変換部は、
前記入力ノードから矩形波を入力され、制御信号を出力するインバータ回路と、
前記インバータ回路から入力される前記制御信号に応じて動作し、前記入力ノードから入力される矩形波の振幅を増幅して前記出力ノードから出力する振幅増幅回路と、
を有し、
前記インバータ回路は、
前記第１電源及び前記第２電源の間に互いに直列に接続された第１のトランジスタと負荷抵抗とを備え、
前記入力ノードから前記第１のトランジスタのゲートに前記矩形波を印加され、
前記第１のトランジスタと前記負荷抵抗との接続点から前記矩形波に対して電圧変化が反転した前記制御信号を出力し、
前記振幅増幅回路は、
前記第１電源と前記出力ノードとの間にチャネルを接続された第２のトランジスタと、
前記出力ノードと前記第２電源との間にチャネルを接続された第３のトランジスタと、
前記第３のトランジスタのゲートと前記第２電源との間にチャネルを接続された第４のトランジスタと、
前記出力ノードと前記第３のトランジスタのゲートとの間に接続されたブートストラップコンデンサと、を備え、
前記入力ノードからゲートに印加される信号に応じた前記第２のトランジスタの動作と、前記制御信号をゲートに印加されオン／オフ状態を切り替えられる前記第４のトランジスタの動作とに連動して前記レベル変換を行い、前記入力ノードにおけるよりも振幅が増幅された電圧変化を前記出力ノードに生じること、
を特徴とするレベル変換回路。
【請求項２】
請求項１に記載のレベル変換回路において、
前記各レベル変換部の前記負荷抵抗は、第５のトランジスタ、第６のトランジスタ及びコンデンサからなるブートストラップ回路であり、
前記第５のトランジスタは前記第１のトランジスタと互いのチャネルを直列に接続され、当該第５のトランジスタ及び第１のトランジスタの直列接続は前記第１電源及び前記第２電源の間に接続され、
前記第６のトランジスタは前記第５のトランジスタのゲートと前記第２電源との間にチャネルを接続され、
前記コンデンサは前記第１のトランジスタと前記第５のトランジスタとの接続点と前記第５のトランジスタのゲートとの間に接続され、
前記ブートストラップ回路は、前記入力ノードにおけるよりも振幅が増幅された電圧変化を前記制御信号に生じること、を特徴とするレベル変換回路。
【請求項３】
請求項２に記載のレベル変換回路を用いた液晶表示装置であって、
前記液晶表示装置は、相互間に液晶を挟んで対向配置された一対の絶縁性基板を有し、
前記絶縁性基板の一方であるＴＦＴ基板は、画素が行列配置される領域に配置された他方の前記絶縁性基板に面した画素領域部分と、前記他方の絶縁性基板より外側に拡がった周辺部分とを有し、
前記ＴＦＴ基板の前記画素領域部分の表面には、前記画素の各行に沿う走査配線と、前記画素の各列に沿う映像配線と、前記画素ごとに配置された薄膜トランジスタとを含む画素配列構造が形成され、前記周辺部分の表面には、前記走査配線に信号を供給する走査線駆動回路及び、前記映像配線に信号を供給する映像線駆動回路に加え、これら走査線駆動回路又は映像線駆動回路に矩形波を供給する前記レベル変換回路が形成され、
前記レベル変換回路は、前記画素領域部分における前記画素配列構造の形成工程にて共に形成されること、
を特徴とする液晶表示装置。
【請求項４】
請求項１又は請求項２に記載のレベル変換回路において、
前記各トランジスタの前記導電型はｎチャネルであること、を特徴とするレベル変換回路。
【請求項５】
請求項３に記載の液晶表示装置において、
前記レベル変換回路の前記各トランジスタ及び、前記画素ごとの前記薄膜トランジスタの導電型は共にｎチャネルであること、を特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、矩形波の振幅が増幅されるレベル変換回路（レベルシフタ）、及びそれを用いた液晶表示装置に関し、特に、同じ導電型のトランジスタによって構成することができるレベル変換回路と、当該レベル変換回路を液晶パネルに搭載した液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置を駆動する際のデータの処理やタイミングパルスの生成は集積回路（ＩＣ）などのロジック回路を用いて行われ、それらの回路の多くは例えば、０〜３．３Ｖといった比較的に小さい電圧振幅で動作する。しかし、液晶パネルの駆動におけるゲート線やソース線に供給する信号のように、通常のロジック回路で用いられる範囲外の電圧や大きな振幅が必要とされる場合がある。そのような場合に、レベル変換回路は、通常のロジック回路等で生成された矩形波から、ハイレベル（Ｈレベル）及びローレベル（Ｌレベル）の電位を変換し振幅が増幅された矩形波を生成することができる。
【０００３】
レベル変換回路をＣＭＯＳ回路で構成した場合、ｐチャネル及びｎチャネルのＭＯＳトランジスタを用いる必要があり製造工程数が増大する。そこで、製造工程数を少なくして歩留まり向上やコスト低減を図るために、レベル変換回路を単一の導電型のＭＯＳトランジスタで構成することも行われている。
【０００４】
図３は下記特許文献１に示されるレベル変換回路の回路図である。当該レベル変換回路の基本構成は、高位電源ＶＨＩＧＨと低位電源ＶＬＯＷとの間にドライバ回路２と負荷回路４とが直列に接続され、ドライバ回路への入力信号に対してドライバ回路２と負荷回路４との接続点に電圧変化が反転した出力信号を生じるインバータ回路である。ドライバ回路２を構成するｎＭＯＳトランジスタＭ０１はソースを電源ＶＬＯＷに接続され、ドレインを出力ノードＮＯＵＴに接続される。負荷回路４は出力ノードＮＯＵＴと電源ＶＨＩＧＨとの間に接続されたｎＭＯＳトランジスタＭ０２、Ｍ０２のゲートと電源ＶＨＩＧＨとの間にダイオード接続されたｎＭＯＳトランジスタＭ０３、及びＭ０２のゲートと出力ノードＮＯＵＴとの間に接続されたコンデンサＣとからなるブートストラップ回路である。
【０００５】
例えば、電源ＶＬＯＷ側にドライバトランジスタとしてｎチャネルのトランジスタを配置したインバータへ矩形波を入力する場合、入力信号が矩形波のＬレベルよりＨレベルにてドライバトランジスタのオン抵抗が低下し、出力ノードの電圧が低下する。ここで、負荷回路を図３に示すブートストラップ回路とした場合、入力信号がＬレベルの時は出力ノードＮＯＵＴの電圧上昇に連動して、トランジスタＭ０３がオフ状態となることにより、トランジスタＭ０２のゲート電位がＶＨＩＧＨ−Ｖｔｈ（ここでＶｔｈはトランジスタＭ０３のしきい値電圧である。）よりも高い電位に上昇して、出力ノードＮＯＵＴの電圧上昇が促進される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−０１２３５６号公報
【特許文献２】再表２００９／０８１６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一方、入力信号がＨレベルの時は、出力ノードＮＯＵＴの電圧は低下する、この場合、トランジスタＭ０３はオン状態であり、トランジスタＭ０２のゲート電位は基本的にはＶＨＩＧＨ−Ｖｔｈである。つまり、入力信号のＨレベルに応じてトランジスタＭ０１のオン抵抗が低下する一方で、出力ノードＮＯＵＴの電圧低下に伴いトランジスタＭ０２のゲート−ソース間電圧ＶＧＳが増加して、トランジスタＭ０２のオン抵抗も低下する。よって、負荷回路が一定の抵抗値である場合に比べて、出力ノードＮＯＵＴの電圧の低下が緩和され、出力電圧を低下させにくいという問題があった。またこれに起因して、入力信号に対する出力信号の増幅率を大きくしにくいという問題があった。
【０００８】
本発明は上記問題点を解決するためになされたものであり、単一の導電型のトランジスタを用いて好適な増幅率が得られるレベル変換回路、及びそれを用いた液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るレベル変換回路は、チャネルの導電型が同じであるトランジスタによって構成され、第１電源及び第２電源が供給する電圧間にて、矩形波である入力信号に対してレベル変換を行い振幅が増幅された出力信号を生成するものであって、第１の入力ノードから前記入力信号を入力され、当該入力信号に対して反転した中間信号を生成し第１の出力ノードから出力する第１のレベル変換部と、前記第１の出力ノードに接続される第２の入力ノードから前記中間信号を入力され、当該中間信号に対して反転した前記出力信号を生成し第２の出力ノードから出力する第２のレベル変換部と、を有する。前記各レベル変換部は、前記入力ノードから矩形波を入力され、制御信号を出力するインバータ回路と、前記インバータ回路から入力される前記制御信号に応じて動作し、前記入力ノードから入力される矩形波の振幅を増幅して前記出力ノードから出力する振幅増幅回路と、を有する。前記インバータ回路は、前記第１電源及び前記第２電源の間に互いに直列に接続された第１のトランジスタと負荷抵抗とを備え、前記入力ノードから前記第１のトランジスタのゲートに前記矩形波を印加され、前記第１のトランジスタと前記負荷抵抗との接続点から前記矩形波に対して電圧変化が反転した前記制御信号を出力する。前記振幅増幅回路は、前記第１電源と前記出力ノードとの間にチャネルを接続された第２のトランジスタと、前記出力ノードと前記第２電源との間にチャネルを接続された第３のトランジスタと、前記第３のトランジスタのゲートと前記第２電源との間にチャネルを接続された第４のトランジスタと、前記出力ノードと前記第３のトランジスタのゲートとの間に接続されたブートストラップコンデンサと、を備え、前記入力ノードからゲートに印加される信号に応じた前記第２のトランジスタの動作と、前記制御信号をゲートに印加されオン／オフ状態を切り替えられる前記第４のトランジスタの動作とに連動して前記レベル変換を行い、前記入力ノードにおけるよりも振幅が増幅された電圧変化を前記出力ノードに生じる。
【００１０】
他の本発明に係るレベル変換回路においては、前記各レベル変換部の前記負荷抵抗は、第５のトランジスタ、第６のトランジスタ及びコンデンサからなるブートストラップ回路である。前記第５のトランジスタは前記第１のトランジスタと互いのチャネルを直列に接続され、当該第５のトランジスタ及び第１のトランジスタの直列接続は前記第１電源及び前記第２電源の間に接続され、前記第６のトランジスタは前記第５のトランジスタのゲートと前記第２電源との間にチャネルを接続され、前記コンデンサは前記第１のトランジスタと前記第５のトランジスタとの接続点と前記第５のトランジスタのゲートとの間に接続される。前記ブートストラップ回路は、前記入力ノードにおけるよりも振幅が増幅された電圧変化を前記制御信号に生じる。
【００１１】
本発明に係る液晶表示装置は、請求項２に記載のレベル変換回路を用いたものであって、前記液晶表示装置は、相互間に液晶を挟んで対向配置された一対の絶縁性基板を有し、前記絶縁性基板の一方であるＴＦＴ基板は、画素が行列配置される領域に配置された他方の前記絶縁性基板に面した画素領域部分と、前記他方の絶縁性基板より外側に拡がった周辺部分とを有し、前記ＴＦＴ基板の前記画素領域部分の表面には、前記画素の各行に沿う走査配線と、前記画素の各列に沿う映像配線と、前記画素ごとに配置された薄膜トランジスタとを含む画素配列構造が形成され、前記周辺部分の表面には、前記走査配線に信号を供給する走査線駆動回路及び、前記映像配線に信号を供給する映像線駆動回路に加え、これら走査線駆動回路又は映像線駆動回路に矩形波を供給する前記レベル変換回路が形成され、前記レベル変換回路は、前記画素領域部分における前記画素配列構造の形成工程にて共に形成される。
【００１２】
本発明に係るレベル変換回路において、前記各トランジスタの前記導電型はｎチャネルとすることができる。
【００１３】
また本発明に係る液晶表示装置において、前記レベル変換回路の前記各トランジスタ及び、前記画素ごとの前記薄膜トランジスタの導電型は共にｎチャネルとすることができる。
【発明の効果】
【００１４】
本発明によれば、単一の導電型のトランジスタを用いたレベル変換回路、及びそれを用いた液晶表示装置において、矩形波の増幅率の向上が図れる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る液晶表示装置の概略の構成を示す模式図である。
【図２】本発明の実施形態に係るレベル変換回路の基本的な構成を示す回路図である。
【図３】従来のレベル変換回路の回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１７】
図１は、本実施形態に係る液晶表示装置１０の概略の構成を示す模式図である。液晶表示装置１０は、液晶パネル１２、バックライトユニット（図示せず）等からなる。液晶パネル１２は、例えば、ＩＰＳ（In Plane Switching）方式、かつアクティブマトリクス駆動方式である。液晶パネル１２は、カラーフィルタ基板１４とＴＦＴ基板１６との間に液晶が充填される。カラーフィルタ基板１４及びＴＦＴ基板１６はそれぞれ絶縁性基板である透明ガラス基板を用いて形成される。カラーフィルタ基板１４、ＴＦＴ基板１６の外側面にはそれぞれ偏光フィルムが貼られ、またＴＦＴ基板１６の背面にバックライトユニットが配置される。
【００１８】
液晶表示装置１０の画像表示領域には画素が行列配置される。カラーフィルタ基板１４は画像表示領域に応じた大きさの矩形形状である。各画素は、例えば赤、緑及び青のサブ画素のセットからなり、カラーフィルタ基板１４の液晶側の面には、サブ画素の各色に対応したカラーフィルタが形成され、また、画素分離領域に遮光膜であるブラックマトリクスが形成される。
【００１９】
ＴＦＴ基板１６はカラーフィルタ基板１４より大きな矩形形状であり、画像表示領域に対応する部分（画素領域部分２０）とその外側に拡がった周辺部分２２とを有する。画素領域部分２０にはカラーフィルタ基板１４が対向配置される。周辺部分２２は、ＴＦＴ基板１６の少なくとも一辺の縁と当該縁に平行なカラーフィルタ基板１４の縁との間に設けられる。
【００２０】
ＴＦＴ基板１６の画素領域部分２０の液晶側の面には、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）２４、ソース線２６（映像配線）、ゲート線２８（走査配線）、画素電極及び共通電極などを含む画素配列構造が形成されている。具体的には、画素電極及びＴＦＴがそれぞれ画素配列に対応してマトリクス状に配置される。各画素には画素電極と同様、透明電極材からなる共通電極も配置される。ソース線２６はＴＦＴ２４の列（垂直方向の並び）ごとに設けられ、当該列の複数のＴＦＴ２４のソースに共通に接続される。ゲート線２８はＴＦＴ２４の行（水平方向の並び）ごとに設けられ、当該行の複数のＴＦＴ２４のゲート電極に共通に接続される。ソース線２６は画素列間に設けられる画素分離領域に沿って配置され、ゲート線２８は画素行間に設けられる画素分離領域に沿って配置され、複数のソース線２６と複数のゲート線２８とは互いに概ね直交して配置される。各ＴＦＴ２４のドレインには当該ＴＦＴに対応する画素電極が接続される。
【００２１】
各ＴＦＴ２４はゲート線２８に印加される走査パルスに応じて行単位で導通状態を制御される。オン状態とされたＴＦＴ２４を介して画素電極はソース線２６に接続され、ソース線２６から画素値に応じた信号電圧（画素電圧）を印加される。共通電極は共通電極配線を介して各画素に共通な所定のコモン電位を印加される。液晶は画素電極と共通電極との電位差に応じて生じる電界により画素ごとに配向を制御されて、バックライトユニットから入射した光に対する透過率を変化させ、これにより画像表示領域に画像が形成される。
【００２２】
ＴＦＴ基板１６の周辺部分２２は画素領域部分２０の画素配列構造が形成される面と同じ面に、ソース線駆動回路３０、ゲート線駆動回路３２（走査線駆動回路）及びレベル変換回路３４などが形成される。レベル変換回路３４は画素配列構造の形成工程にて一緒に作られる。またソース線駆動回路３０やゲート線駆動回路３２も画素配列構造と共に形成することができる。
【００２３】
ソース線駆動回路３０（映像線駆動回路）、ゲート線駆動回路３２及びレベル変換回路３４は、フレキシブルプリント基板（Flexible Print Circuit：ＦＰＣ）３６を介して、液晶パネル１２の外の基板３８と接続され、基板３８に設けられた制御装置からタイミング信号等を供給されて動作する。
【００２４】
制御装置は、不図示のチューナやアンテナで受信した映像信号や、映像再生装置など別の装置が生成した映像信号を入力される。制御装置は入力された映像信号に基づいて、各画素の階調値を示す画素データを生成しソース線駆動回路３０へ出力したり、ソース線駆動回路３０、ゲート線駆動回路３２及びレベル変換回路３４へのタイミングパルスやクロック信号を生成したりする。
【００２５】
ゲート線駆動回路３２は、画素領域部分２０の左右いずれかに設けられる周辺部分２２に画素領域部分２０に沿って配置され、各ゲート線２８に接続される。ゲート線駆動回路３２はシフトレジスタを含んで構成され、当該シフトレジスタは制御装置からのトリガ信号を受けて動作を開始し、垂直走査方向に沿った順序でゲート線２８を順次選択し、選択したゲート線２８に走査パルスを出力する。これにより、選択された画素行のＴＦＴ２４がオンされる。なお、ゲート線駆動回路３２を画素領域部分２０の両側に設け、ゲート線２８の両側から走査パルスを供給するようにしてもよい。
【００２６】
ソース線駆動回路３０は画素領域部分２０の上下いずれかに設けられる周辺部分２２に画素領域部分２０に沿って配置され、各ソース線２６に接続される。ソース線駆動回路３０はゲート線駆動回路３２によるゲート線２８の選択に同期して、当該選択された行の画素データを制御装置から入力され、当該行の各画素データに応じたデータ電圧を生成する。生成されたデータ電圧はソース線２６へ出力され、これにより、選択されたゲート線２８に対応する画素電極に画素電圧が設定される。ちなみに、これはラスター画像の水平走査に相当し、垂直走査期間（１Ｖ）内の有効走査期間にて水平走査周期（１Ｈ）ごとに行が選択され、当該行への画素電圧の書き込みが行われる。各行の書き込み動作にてＴＦＴ２４がオフ状態となった時点の画素電極の電位は、次のフレームにて当該行への書き込みが開始されるまで基本的に保持され、その間、当該行の各画素は当該電位に応じた透過率に制御される。
【００２７】
レベル変換回路３４は周辺部分２２の空き領域に配置される。具体的には、周辺部分２２のうち画素領域部分２０の矩形の辺に沿った部分にはソース線駆動回路３０及びゲート線駆動回路３２が配置されるが、ＴＦＴ基板１６の角に位置する周辺部分２２にはソース線駆動回路３０及びゲート線駆動回路３２が配置されず空き領域となり得る。そこでそのような空き領域を有効利用してレベル変換回路３４を形成することができる。例えば、図１ではレベル変換回路３４はＴＦＴ基板１６の左上の周辺部分２２に配置されている。
【００２８】
レベル変換回路３４は制御装置からクロック信号を入力され、そのＨレベル及びＬレベルそれぞれの電位を変換して振幅が増幅されたクロック信号を生成する。本実施形態ではレベル変換回路３４はそれぞれ２Ｈ周期で互いに位相が１Ｈずれた２相のクロック信号に対してレベル変換・増幅を行う。レベル変換回路３４が生成した２相クロック信号はゲート線駆動回路３２に供給される。ゲート線駆動回路３２は当該クロック信号に基づいて、シフトレジスタのシフト動作を行うと共にシフトレジスタの各段にて走査パルスを生成する。走査パルスのＨ／ＬレベルはＴＦＴ２４のオン／オフを好適に行うように設定され、レベル変換回路３４は当該走査パルスに所望のＨ／Ｌレベルが得られるようなクロック信号を生成する。例えば、レベル変換回路３４は制御装置で用いられる、Ｈレベルの電位ＶＩＨ＝３．３Ｖ，Ｌレベルの電位ＶＩＬ＝０Ｖのクロック信号を入力され、Ｈレベルの電位ＶＯＨ＝１０Ｖ，Ｌレベルの電位ＶＯＬ＝−６Ｖのクロック信号を生成する。なお、レベル変換回路３４の出力をソース線駆動回路３０の駆動に用いても良い。
【００２９】
図２はレベル変換回路３４の基本的な構成を示す回路図であり、上述の２相のクロック信号のそれぞれに対して図２に示す回路が設けられる。レベル変換回路３４は、トランジスタとコンデンサとで構成され、各トランジスタの導電型はｎチャネルである。また、本実施形態ではレベル変換回路３４はＴＦＴ基板１６の表面に形成され、各トランジスタは画素領域部分２０のＴＦＴ２４と同じプロセスで形成されるＴＦＴである。
【００３０】
レベル変換回路３４は所定の高電位ＶＨＩＧＨの電源（以下、電源ＶＨＩＧＨ）と所定の低電位ＶＬＯＷの電源（以下、電源ＶＬＯＷ）とに接続され、それら電源が供給する電圧間にて、Ｈレベル、Ｌレベルがそれぞれ電位ＶＩＨ，ＶＩＬである入力クロック信号ＳＩＮに対してレベル変換を行い、Ｈレベル、Ｌレベルがそれぞれ電位ＶＯＨ，ＶＯＬである振幅が増幅された出力クロック信号ＳＯＵＴを生成する。例えば、ＶＨＩＧＨは１７Ｖ、ＶＬＯＷは−９Ｖとする。
【００３１】
レベル変換回路３４は入力ノードＮＩＮから入力クロック信号ＳＩＮを入力され、出力ノードＮＯＵＴから出力クロック信号ＳＯＵＴを出力する。レベル変換回路３４は直列接続された２つのレベル変換部５０（５０Ａ，５０Ｂ）を有する。前段のレベル変換部５０Ａの入力ノードはノードＮＩＮであり、出力ノードは後段のレベル変換部５０Ｂとの接続ノードＮＭＩＤである。レベル変換部５０Ａは入力クロック信号ＳＩＮを反転した中間クロック信号ＳＭＩＤを生成し、後段のレベル変換部５０Ｂへ出力する。後段のレベル変換部５０Ｂの入力ノードはノードＮＭＩＤであり、出力ノードはノードＮＯＵＴである。レベル変換部５０Ｂは中間クロック信号ＳＭＩＤを反転した出力クロック信号ＳＯＵＴを生成する。
【００３２】
各レベル変換部５０は２つの回路ブロック５２，５４からなる。回路ブロック５２，５４の基本構造は、電源ＶＬＯＷ及び電源ＶＨＩＧＨの間にドライバトランジスタと実質的に負荷抵抗として機能する負荷抵抗回路とが直列に接続されたＭＯＳインバータ回路であり、ドライバトランジスタのゲートに印加される矩形波に対して電圧変化が反転した信号を、ドライバトランジスタと負荷抵抗回路との接続点から出力する。負荷抵抗回路は後述するようにブートストラップ回路である。以下、回路ブロック５２，５４の構成についてレベル変換部５０Ａを例にさらに説明する。
【００３３】
回路ブロック５２ＡはトランジスタＭ１Ａ，Ｍ５Ａ，Ｍ６Ａ及びコンデンサＣ１Ａからなり、Ｍ１Ａがドライバトランジスタであり、トランジスタＭ５Ａ，Ｍ６Ａ及びコンデンサＣ１Ａがブートストラップ回路を構成する。Ｍ１Ａのソースは電源ＶＬＯＷに接続され、ドレインはＭ５Ａのソースに接続され、ゲートはレベル変換部５０Ａの入力ノードに接続される。Ｍ５Ａのドレインは電源ＶＨＩＧＨに接続され、ゲートはＭ６Ａのソースに接続される。Ｍ６Ａのドレイン及びゲートは電源ＶＨＩＧＨに接続される。Ｃ１ＡはＭ１ＡとＭ５Ａとの接続点Ｎ１Ａと、Ｍ５ＡのゲートとＭ６Ａのソースとの接続点Ｎ２Ａとの間に接続される。
【００３４】
回路ブロック５４ＡはトランジスタＭ２Ａ、Ｍ３Ａ，Ｍ４Ａ及びコンデンサＣ２Ａからなり、Ｍ２Ａがドライバトランジスタであり、トランジスタＭ３Ａ，Ｍ４Ａ及びコンデンサＣ２Ａがブートストラップ回路を構成する。Ｍ２Ａのソースは電源ＶＬＯＷに接続され、ドレインはＭ３Ａのソースに接続され、ゲートはＭ１Ａと同様、レベル変換部５０Ａの入力ノードに接続される。Ｍ３Ａのドレインは電源ＶＨＩＧＨに接続され、ゲートはＭ４Ａのソースに接続される。Ｍ４Ａのドレインは電源ＶＨＩＧＨに接続され、ゲートは回路ブロック５２Ａの接続点Ｎ１Ａに接続される。Ｃ２ＡはＭ２ＡとＭ３Ａとの接続点Ｎ３Ａと、Ｍ３ＡのゲートとＭ４Ａのソースとの接続点Ｎ４Ａとの間に接続される。ここで、接続点Ｎ３Ａが接続ノードＮＭＩＤとなる。
【００３５】
回路ブロック５２Ｂ，５４ＢはトランジスタＭ１Ｂ〜Ｍ６Ｂ及びコンデンサＣ１Ｂ，Ｃ２Ｂからなり、接続点Ｎ１Ｂ〜Ｎ４Ｂを有する。それらの接続関係は回路ブロック５２Ａ，５４Ａと同じであり、トランジスタＭ１Ｂ〜Ｍ６Ｂ、コンデンサＣ１Ｂ，Ｃ２Ｂ、及び接続点Ｎ１Ｂ〜Ｎ４Ｂがそれぞれ、上述した回路ブロック５２Ａ，５４ＡにおけるトランジスタＭ１Ａ〜Ｍ６Ａ、コンデンサＣ１Ａ，Ｃ２Ａ、及び接続点Ｎ１Ａ〜Ｎ４Ａに対応する。ここで、Ｍ１Ｂ及びＭ２Ｂのゲートはレベル変換部５０Ｂの入力ノードに接続され、また接続点Ｎ３Ｂが出力ノードＮＯＵＴとなる。
【００３６】
次にレベル変換回路３４の動作を説明する。ここでは説明を簡単にするために、各トランジスタのしきい値電圧を共通とし、記号Ｖｔｈで表す。レベル変換回路３４は、入力クロック信号ＳＩＮがＨレベルＶＩＨのとき、それをゲートに印加されるトランジスタＭ１Ａ，Ｍ２Ａがオンするように設計されている。一方、ＳＩＮがＬレベルＶＩＬであるときは、トランジスタＭ１Ａ，Ｍ２ＡはＳＩＮがＶＩＨであるときよりも大きなオン抵抗を有する（又はオフする）。トランジスタＭ６Ａは電源ＶＨＩＧＨとトランジスタＭ５Ａのゲートとの間にダイオード接続され、接続点Ｎ２Ａの電位φ２Ａが（ＶＨＩＧＨ−Ｖｔｈ）以下の状態ではオンするが、電位φ２Ａが（ＶＨＩＧＨ−Ｖｔｈ）より高い状態ではゲート−ソース間電圧ＶＧＳがＶｔｈ未満となりオフする。接続点Ｎ１Ａの電位φ１Ａは、電源ＶＨＩＧＨとＶＬＯＷとの間にチャネルを直列に接続されるＭ５Ａ及びＭ１Ａの電流駆動力（オン抵抗）により決定され、同様に、接続点Ｎ３Ａの電位φ３ＡはＭ３Ａ及びＭ２Ａの電流駆動力（オン抵抗）により決定される。
【００３７】
入力クロック信号ＳＩＮがＶＩＨからＶＩＬに低下すると、トランジスタＭ１Ａのオン抵抗が上がるので、電位φ１Ａは上昇する。ここでＳＩＮがＶＩＨのとき、コンデンサＣ１Ａは接続点Ｎ２Ａ側のノードを、オン状態のトランジスタＭ６Ａを介して電源ＶＨＩＧＨに接続されて端子間電圧（φ２Ａ−φ１Ａ）に充電され、また電位φ２Ａは（ＶＨＩＧＨ−Ｖｔｈ）になっている。ＳＩＮがＶＩＬになり電位φ１Ａが上昇すると、その電位上昇がコンデンサＣ１Ａを介して接続点Ｎ２Ａに伝達され、電位φ２Ａが（ＶＨＩＧＨ−Ｖｔｈ）よりも高くなり、トランジスタＭ６Ａはオフ状態となり接続点Ｎ２Ａはフローティング状態となる。トランジスタＭ５Ａのオン抵抗は、ゲートに印加される電位φ２Ａの上昇に応じて低下するので、トランジスタＭ１Ａのオン抵抗の増加と相俟って、ＳＩＮがＶＩＬのときの電位φ１ＡはＳＩＮがＶＩＨのときより上昇する。当該φ１Ａをφ１Ａ(VＩＬ)と記す。
【００３８】
回路ブロック５２Ａの負荷回路をブートストラップ回路としていることにより、入力クロック信号ＳＩＮのＶＩＨからＶＩＬへの切り替わり時にはブートストラップ作用により、素早くトランジスタＭ５Ａを深いオン状態とすることができ、抵抗素子などを利用する構成に比べて、電位φ１Ａを迅速にφ１Ａ(VＩＬ)へ立ち上げることができる。
【００３９】
一方、入力クロック信号ＳＩＮがＶＩＬからＶＩＨに上昇すると、トランジスタＭ１Ａのオン抵抗が下がるので、電位φ１Ａは低下する。この場合、負荷回路であるブートストラップ回路において、トランジスタＭ６Ａが最初はオフ状態であるため、コンデンサＣ１Ａの容量結合により接続点Ｎ２Ａの電位φ２Ａが速やかに低下して、トランジスタＭ５Ａのオン抵抗も素早く増加する。よって、電位φ１Ａを迅速に引き下げることができる。ＳＩＮがＶＩＨのときの電位φ１Ａをφ１Ａ(VＩＨ)と記す。
【００４０】
φ１Ａ(VＩＨ)とφ１Ａ(VＩＬ)との間にはφ１Ａ(VＩＨ)＜φ１Ａ(VＩＬ)なる関係がある。また、ＶＬＯＷ＜ＶＩＬ＜ＶＩＨ＜ＶＨＩＧＨであり、ＶＬＯＷ＜φ１Ａ(VＩＨ)＜ＶＩＬ，ＶＩＨ＜φ１Ａ(VＩＬ)＜ＶＨＩＧＨに設定することができる。
【００４１】
回路ブロック５４Ａは回路ブロック５２Ａから制御信号としてφ１Ａの電位変化をトランジスタＭ４Ａのゲートに入力される。
【００４２】
入力クロック信号ＳＩＮがＶＩＨからＶＩＬに低下すると、回路ブロック５４Ａにおいて、トランジスタＭ４Ａはゲート電位がφ１Ａ(VＩＨ)からφ１Ａ(VＩＬ)へ切り替わってオン状態となり、接続点Ｎ４Ａの電位φ４Ａが（ＶＨＩＧＨ−Ｖｔｈ）になる。これによりコンデンサＣ２Ａは端子間電圧（φ４Ａ−φ３Ａ）に充電される。また、信号ＳＩＮがＶＩＨからＶＩＬに低下すると、トランジスタＭ２Ａのオン抵抗はゲート電位の低下に応じて増加するので、電位φ３Ａが上昇する。電位φ３Ａが上昇すると、その電位上昇がコンデンサＣ２Ａを介して接続点Ｎ４Ａに伝達され、電位φ４Ａが（ＶＨＩＧＨ−Ｖｔｈ）よりも高くなり、トランジスタＭ４Ａはオフ状態となり接続点Ｎ４Ａはフローティング状態となる。トランジスタＭ３Ａのオン抵抗は、ゲートに印加される電位φ４Ａの上昇に応じて低下するので、トランジスタＭ２Ａのオン抵抗の増加と相俟って、ＳＩＮがＶＩＬのときの電位φ３ＡはＳＩＮがＶＩＨのときより上昇する。当該φ３Ａをφ３Ａ(VＩＬ)と記す。
【００４３】
回路ブロック５４Ａの負荷回路をブートストラップ回路としていることにより、入力クロック信号ＳＩＮのＶＩＨからＶＩＬへの切り替わり時にはブートストラップ作用により、素早くトランジスタＭ３Ａを深いオン状態とすることができ、抵抗素子などを利用する構成に比べて、電位φ３Ａを迅速にφ３Ａ(VＩＬ)へ立ち上げることができる。
【００４４】
一方、入力クロック信号ＳＩＮがＶＩＬからＶＩＨに上昇すると、トランジスタＭ４Ａのゲート電位がφ１Ａ(VＩＬ)からφ１Ａ(VＩＨ)へ切り替わる。Ｍ４ＡはこのＳＩＮの切り替え前には基本的にブートストラップ作用でオフ状態になっており、ＳＩＮの切り替え後にはゲート電位がφ１Ａ(VＩＨ)に低下することでそのオフ状態を維持する。また、信号ＳＩＮがＶＩＬからＶＩＨに上昇すると、トランジスタＭ２Ａのオン抵抗が下がるので、電位φ３Ａは低下する。このとき、電位φ４ＡはコンデンサＣ２Ａの容量結合により、（ＶＨＩＧＨ−Ｖｔｈ）より高い状態から（ＶＨＩＧＨ−Ｖｔｈ）の状態に速やかに低下して、トランジスタＭ３Ａのオン抵抗も素早く増加する。さらに、回路ブロック５４Ａでは上述のようにＭ４Ａがオフ状態を維持するので、φ４Ａが（ＶＨＩＧＨ−Ｖｔｈ）以下になっても接続点Ｎ４Ａはフローティング状態に保たれる。よって、コンデンサＣ２Ａの容量結合により電位φ４Ａは電位φ３Ａに好適に追随してさらに低下する。つまり、仮にＭ４Ａを単純なダイオード接続として電位φ４Ａを基本的に（ＶＨＩＧＨ−Ｖｔｈ）に固定する構成と比較して、トランジスタＭ３Ａのゲート−ソース間電圧ＶＧＳは小さくなり、それに応じてトランジスタＭ３Ａのオン抵抗も増加する。よって、電位φ３Ａを迅速に引き下げることができると共に、その低下幅を大きくすることができる。ＳＩＮがＶＩＨのときの電位φ３Ａをφ３Ａ(VＩＨ)と記す。
【００４５】
φ３Ａ(VＩＨ)とφ３Ａ(VＩＬ)との間にはφ３Ａ(VＩＨ)＜φ３Ａ(VＩＬ)なる関係がある。また、ＶＬＯＷ＜φ３Ａ(VＩＨ)＜ＶＩＬ，ＶＩＨ＜φ３Ａ(VＩＬ)＜ＶＨＩＧＨに設定することができ、接続点Ｎ３Ａの電位変化の振幅を入力クロック信号ＳＩＮに対して１より大きな増幅率で増幅することができる。特に、上述したように、ＳＩＮがＶＩＬのときのブートストラップ作用による電位φ３Ａの増加幅の促進に加え、ＳＩＮがＶＩＨのときの電位φ３Ａの低下幅を大きくすることによって、増幅率の向上を図れる。
【００４６】
回路ブロック５２Ｂ，５４Ｂの動作は基本的に上述した回路ブロック５２Ａ，５４Ａと同様である。但し、回路ブロック５２ＡにおけるＮＩＮへの入力クロック信号ＳＩＮに代えて、回路ブロック５２Ｂはレベル変換部５０ＡからＮＭＩＤへ、Ｌレベルがφ３Ａ(VＩＨ)でありＨレベルがφ３Ａ(VＩＬ)であって、かつＳＩＮに対して位相が反転したクロック信号（中間クロック信号）ＳＭＩＤを入力される。回路ブロック５２Ｂは接続点Ｎ１Ｂの電位φ１Ｂを回路ブロック５４ＢのトランジスタＭ４Ｂのゲートへ制御信号として供給する。中間クロック信号ＳＭＩＤがＬレベルのときのφ１Ｂをφ１Ｂ(VＩＨ)、またＳＭＩＤがＨレベルのときのφ１Ｂをφ１Ｂ(VＩＬ)と表すと、φ１Ｂ(VＩＨ)＞φ１Ｂ(VＩＬ)である。ＳＭＩＤがＬレベルのとき、トランジスタＭ４Ｂはダイオード接続となり得、またトランジスタＭ２Ｂはオン抵抗が高い状態となる。一方、ＳＭＩＤがＨレベルのとき、トランジスタＭ４Ｂはオフ状態になり、またトランジスタＭ２Ｂはオン抵抗が低い状態となる。中間クロック信号ＳＭＩＤがＬレベルのときのφ３Ｂをφ３Ｂ(VＩＨ)、またＳＭＩＤがＨレベルのときのφ３Ｂをφ３Ｂ(VＩＬ)と表すと、φ３Ｂ(VＩＨ)＞φ３Ｂ(VＩＬ)となり、φ３Ｂ(VＩＨ)がＨレベルＶＯＨ、φ３Ｂ(VＩＬ)がＬレベルＶＯＬである出力クロック信号ＳＯＵＴが出力ノードＮＯＵＴから出力される。
【００４７】
レベル変換部５０Ｂはレベル変換部５０Ａと同様、入力されたクロック信号の各レベルを変換して、１より大きな増幅率で増幅されたクロック信号を生成し出力する。
【００４８】
各レベル変換部５０は上述のように増幅率の向上を図れ、レベル変換回路３４は高い増幅率を実現可能である。なお、回路ブロック５４のコンデンサＣ２Ａ，Ｃ２Ｂの保持電圧は、トランジスタＭ３Ａ，Ｍ３Ｂのリーク電流により低下し得る。そこで、それらコンデンサの容量は基本的には、リーク電流による電圧低下がブートストラップ動作に影響を与えない程度に留められるように大きく設定することが増幅率を確保する上で好適である。実際には、容量を増加すると一般にレベル変換回路３４の回路規模も大きくなるので、設計上、回路規模に課される上限も考慮して当該容量を決定することができる。
【００４９】
レベル変換部５０Ａとレベル変換部５０Ｂとは基本的な構成は同じとすることができる。但し、レベル変換部５０Ｂは出力ノードＮＯＵＴに接続される負荷に応じた駆動能力を必要とされ、例えば、大きな負荷を駆動する場合には、回路ブロック５４Ｂを構成する素子は回路ブロック５４Ａの素子より大きな電流、電荷を取り扱えるものとされる。具体的には回路ブロック５４Ｂのトランジスタのチャネル幅やコンデンサの容量を回路ブロック５４Ａより大きく設定する。
【００５０】
また、各レベル変換部５０はフィードフォワード回路であり、高速動作可能でありレベル変換回路３４の入出力間での位相遅れを小さくできる。さらに、レベル変換回路３４はシングルエンド信号の入出力であり回路構成が簡単である。それぞれ反転出力を与えるレベル変換部５０を直列に２段接続したことにより、レベル変換回路３４への入力クロック信号ＳＩＮがオフ、つまりＬレベルに固定される状態では、出力ノードＮＯＵＴの電位もＬレベルに設定される。例えば、本実施形態では出力信号のＬレベルＶＯＬは−６Ｖであり、ＨレベルＶＯＨは１０Ｖである。このようにＶＯＬの絶対値がＶＯＨの絶対値より小さい場合に、ＳＩＮオフ時に出力をＶＯＬに固定する構成は、レベル変換回路３４の出力に接続される配線や回路に印加される電圧の絶対値が小さくなり、例えば、回路の消費電力低減や安全性向上などの点で好適である。
【００５１】
上述の実施形態ではレベル変換回路３４を構成する各トランジスタをｎチャネルとしたが、各トランジスタをｐチャネルとしたレベル変換回路３４も実現可能である。また、当該トランジスタであるＴＦＴは、半導体層を透明アモルファス酸化物半導体（Transparent Amorphous Oxide Semiconductors：ＴＡＯＳ）で形成したものとすることができるが、半導体層は低温ポリシリコンやアモルファスシリコンなどの他の材料を用いて形成することもできる。
【００５２】
上述したレベル変換回路３４はＴＦＴ基板１６の周辺部分２２に生じる空き領域を有効利用して形成されるので、液晶パネル１２のサイズ増加を抑制できる。
【００５３】
また、レベル変換回路３４は基本的には抵抗素子を用いずに構成することができるので、ＴＦＴ基板１６表面に画素領域部分２０の画素配列構造と同様の製造工程で形成でき好都合である。一方、ＴＦＴ基板１６上に形成しない場合などにおけるレベル変換回路３４は、回路ブロック５２の負荷回路を、上述したブートストラップ回路に代えて、ドライバトランジスタＭ１Ａ，Ｍ１Ｂと電源ＶＨＩＧＨとの間に接続した抵抗素子にすることもできる。
【符号の説明】
【００５４】
１０  液晶表示装置、１２  液晶パネル、１４  カラーフィルタ基板、１６  ＴＦＴ基板、２０  画素領域部分、２２  周辺部分、２４  ＴＦＴ、２６  ソース線、２８  ゲート線、３０  ソース線駆動回路、３２  ゲート線駆動回路、３４  レベル変換回路、３６  ＦＰＣ、３８  基板、５０，５０Ａ，５０Ｂ  レベル変換部、５２ａ，５２Ｂ，５４Ａ，５４Ｂ  回路ブロック。
【図１】
2013229741.tif 000003
【図２】
2013229741.tif 000004
【図３】
2013229741.tif 000005