(57)【要約】【課題】  サイズがより小さく、かつ、より広い周波数帯域で減衰特性が得られるＥＢＧ構造を有する配線基板を提供する。【解決手段】  本開示の配線基板は、無機誘電膜と、第１導電膜と、第２導電膜とを有する薄膜部材を備える。無機誘電膜は、電子部品の実装面全体に渡って形成される。第１導電膜は、無機誘電膜の一方の面上全体に渡って形成され、かつ、少なくとも一部の領域に、所定のＥＢＧ構造に対応する所定パターンで配置された複数のパッチ電極部を含む。【選択図】  図１
2013232613.tif 000002
【特許請求の範囲】
【請求項１】
電子部品の実装面全体に渡って形成された無機誘電膜と、前記無機誘電膜の一方の面上全体に渡って形成され、かつ、少なくとも一部の領域に、所定のＥＢＧ構造に対応する所定パターンで配置された複数のパッチ電極部を含む第１導電膜と、前記無機誘電膜の他方の面上全体に渡って形成された第２導電膜とを有する薄膜部材を備える
配線基板。
【請求項２】
前記第１導電膜が、前記複数のパッチ電極部と、互いに隣り合う２つの前記パッチ電極部を電気的に接続するブランチ電極部とを有する
請求項１に記載の配線基板。
【請求項３】
前記ＥＢＧ構造が、前記電子部品の実装面全体に渡って形成されている
請求項２に記載の配線基板。
【請求項４】
前記第１導電膜が、前記電子部品の実装面の一部の領域に形成された前記複数のパッチ電極部と、前記電子部品の実装面の残りの領域に形成されたプレーン電極部とを含む
請求項２に記載の配線基板。
【請求項５】
前記第１導電膜が、前記第１導電膜の所定領域に形成された、デカップリングキャパシタを構成する電極パターン部を有し、該電極パターン部が前記パッチ電極部と電気的に接続されている
請求項２に記載の配線基板。
【請求項６】
前記複数のパッチ電極部が、前記薄膜部材の周辺端部に沿って配置されている
請求項４に記載の配線基板。
【請求項７】
前記無機誘電膜が、チタン酸バリウム、チタン酸ストロンチウム・バリウム、チタン酸ストロンチウム、及び、チタン酸ジルコン酸鉛のいずれかの材料で形成されている
請求項１に記載の配線基板。
【請求項８】
前記第１導電膜及び前記第２導電膜の一方が電源に接続され、他方がグラウンドに接続される
請求項１に記載の配線基板。
【請求項９】
さらに、前記パッチ電極部毎に設けられたビア電極部と、
前記ビア電極部上に設けられ、前記電子部品の実装面全体に渡って形成されたプレーン電極膜とを備え、
前記ビア電極部の一方の端部が対応する前記パッチ電極部に接続され、前記ビア電極部の他方の端部が前記プレーン電極膜に接続される
請求項１に記載の配線基板。
【請求項１０】
前記配線基板が、インターポーザ基板である
請求項１に記載の配線基板。
【請求項１１】
電子部品の実装面全体に渡って形成された無機誘電膜と、前記無機誘電膜の一方の面上全体に渡って形成され、かつ、少なくとも一部の領域に、所定のＥＢＧ構造に対応する所定パターンで配置された複数のパッチ電極部を含む第１導電膜と、前記無機誘電膜の他方の面上全体に渡って形成された第２導電膜とを有する薄膜部材を備える配線基板と、
前記配線基板上に実装された電子部品とを備える
電子機器。
【請求項１２】
前記電子部品が、ノイズの発生源となる第１半導体回路部と、該ノイズの影響を受ける第２半導体回路部とを含み、前記第１半導体回路部及び前記第２半導体回路部が、前記第１導電膜及び前記第２導電膜の一方を介して電源に接続され、かつ、前記第１導電膜及び前記第２導電膜の他方を介してグラウンドに接続される
請求項１１に記載の電子機器。
【請求項１３】
前記第１導電膜が、前記第１半導体回路部及び前記第２半導体回路部の少なくとも一方の実装領域に対応する所定領域の一部に形成された、デカップリングキャパシタを構成する電極パターン部を有し、該電極パターン部が前記パッチ電極部と電気的に接続されている
請求項１２に記載の電子機器。
【請求項１４】
前記第１半導体回路部が、デジタル回路部であり、前記第２半導体回路部がアナログ回路部である
請求項１２に記載の電子機器。
【請求項１５】
前記電子部品が、シングルエンドの高速配線を含み、前記高速配線の一部が、複数の前記パッチ電極部の形成領域上に設けられている
請求項１１に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電子部品が実装される配線基板、及び、それを備える電子機器に関する。
【背景技術】
【０００２】
一般に、プリント配線基板において、同時スイッチングノイズ(ＳＳＮ)によって引き起こされる接地電極及び電源電極間の共振モードは、シグナルインテグリティ、電磁妨害（ＥＭＩ：Electro Magnetic Interference)の特性に悪影響を及ぼすことが知られている。そこで、従来、このノイズの影響を低減するための技術が種々提案されている。例えば、プリント配線基板にデカップリングキャパシタを配置する手法や、プレーン（電極）を分離する手法などが提案されている。さらに、最近では、特定の周波数帯域において減衰特性（バンドギャップ）を発生させる電磁バンドギャップ（ＥＢＧ）構造をプリント配線基板に設ける技術が提案されている（例えば、特許文献１及び２参照）。
【０００３】
特許文献１には、マッシュルームタイプと呼ばれるＥＢＧ構造が提案されている。マッシュルームタイプのＥＢＧ構造は、電源レベルの導体プレーンと、グラウンドレベルの導体プレーンと、両導体プレーンの間に設けられ、かつ、基板面内において周期的にアレイ配置された、面形状が多角形の複数の導体小片からなる導体層とを備える。また、マッシュルームタイプのＥＢＧ構造では、各導体小片は、電源レベルの導体プレーン及びグラウンドレベルの導体プレーンの一方に電気的に接続される。さらに、特許文献１のＥＢＧ構造では、電源レベルの導体プレーン及び導電層間、並びに、グラウンドレベルの導体プレーン及び導電層間には、それぞれ誘電体層が設けられる。
【０００４】
特許文献１で提案されているマッシュルームタイプのＥＢＧ構造は、上述のように、３つの導電膜を、誘電体層を間に挟んで積層した３層構造となる。それゆえ、特許文献１の技術では、プリント配線基板にＥＢＧ構造を設けるために、電源レベルの導体プレーン及びグラウンドレベルの導体プレーン間に導電膜を１層追加する必要がある。この場合、プリント配線基板の構造が複雑になり、プリント配線基板のコストが高くなるという課題が生じる。
【０００５】
上述したマッシュルームタイプのＥＢＧ構造の課題を解消するために、特許文献２では、電源レベルの導体プレーン及びグラウンドレベルの導体プレーン間に導電膜を１層追加する必要のない構成のＥＢＧ構造が提案されている。特許文献２で提案されているＥＢＧ構造は、ＡＩ(Alternating Impedance）−ＥＢＧ構造と呼ばれるものである。
【０００６】
ＡＩ−ＥＢＧ構造では、電源に接続された導電膜及び接地された導電膜の一方が、面形状が大きなサイズの正方形の複数の導体小片（以下、パッチ電極部という）と、面形状が小さいサイズの正方形の複数の導体小片（以下、ブランチ電極部）とで構成される。そして、ＡＩ−ＥＢＧ構造では、複数のパッチ電極部が基板面内において周期的にアレイ配置され、互いに隣り合う２つのパッチ電極部を電気的に接続するように、各ブランチ導電部が配置される。このようなＡＩ−ＥＢＧ構造は、２つの導電膜を、誘電体層を間に挟んで積層した２層構造となる。
【０００７】
なお、上述したマッシュルームタイプのＥＢＧ構造及びＡＩ−ＥＢＧ構造は、いずれも、所望の周波数帯域のノイズを抑制するためのフィルタとして作用する。それゆえ、これらのＥＢＧ構造では、各導体要素（導体小片やパッチ電極部）の大きさや形状を調整して、ＥＢＧ構造のキャパシタンス成分やインダクタンス成分を適切に設定することにより、所定の周波数帯域にバンドギャップ（減衰帯域）を発現させる。
【０００８】
上述のＥＢＧ構造を、例えば、携帯電話などのコンスーマ用途に適用する場合には、ノイズを抑える周波数帯域の拡大、及び、ＥＢＧ構造の小型化という２つの課題がある。特に、前者の課題では、より低い周波数域からノイズ抑制効果が得られるように、ＥＢＧ構造を構成する必要がある。
【０００９】
ＥＢＧ構造において、ノイズを抑制する周波数帯域（バンドギャップの周波数帯域）を拡大するための手法としては、従来、種々の手法が提案されている（例えば、特許文献３及び４参照）。特許文献３には、例えばバンドギャップの周波数帯域が互いに異なる複数のＡＩ−ＥＢＧ構造を組み合わせる手法が提案されている。しかしながら、この特許文献３の手法では、ＡＩ−ＥＢＧ構造を複数設けるので、ＥＢＧ構造（プリント配線基板）の小型化が難しくなる。なお、特許文献３には、ＥＢＧ構造の小型化についての提案はなされていない。
【００１０】
また、特許文献４には、誘電体層（絶縁層）の厚さを２５μｍ以下にすることにより、バンドギャップが消失し、減衰帯域を拡大させることができることが示唆されている。しかしながら、従来、特許文献４のこの示唆に反するデータも開示されている（例えば非特許文献１参照）。非特許文献１には、電源レベルの導体プレーン及びグラウンドレベルの導体プレーン間に設けられる誘電膜（誘電体層）の比誘電率εｒを３０とし、その膜厚を１６μｍとした場合に、１．８ＧＨｚからバンドキャップが発現するデータが開示されている。
【００１１】
また、ＥＢＧ構造（フィルタ）の小型化の手法も、従来、種々提案されている（例えば非特許文献１及び特許文献５参照）。非特許文献１には、誘電膜の比誘電率εｒを大きくしてＥＢＧ構造のキャパシタ成分を大きくすることにより、ＥＢＧ構造の小型化を図る手法が提案されている。また、非特許文献１及び特許文献５には、誘電体層の一方の表面に磁性体層を設けることにより、ＥＢＧ構造のインダクタンス成分を大きくしてＥＢＧ構造の小型化を図る手法が提案されている。しかしながら、これらの手法を用いても、ＥＢＧ構造（フィルタ）のサイズは、数ｃｍオーダーのサイズであり、コンスーマ用途で必要な数ｍｍオーダーのサイズを実現することは難しい。
【００１２】
また、従来、ＥＢＧ構造の小型化に関して、マッシュルームタイプのＥＢＧ構造では、ＥＢＧ構造を構成する導体小片の凹凸により、誘電体層の薄膜化には限界があることが示唆されている（例えば、特許文献６参照）。また、特許文献６には、ＥＢＧ構造を小型化するためには、複数の導体小片とそれらと対向する導体プレートとの間隔を狭くすること、及び、誘電体層を比誘電率の高い材料で形成することが有効であることが示唆されている。しかしながら、特許文献６には、そのような構成のＥＢＧ構造を実現する具体的な手段は未だ見出されておらず、ＥＢＧ構造において所望の小型化が達成できないことも指摘されている。
【００１３】
さらに、特許文献６には、プリント配線基板で数ｍｍオーダーのＥＢＧ構造（フィルタ）を形成することが困難であるので、シリコンインターポーザ基板等のリジット基板にＥＢＧ構造を形成して数ｍｍオーダーのフィルタを作製することが提案されている。しかしながら、この手法では、通常のプリント配線基板の製造プロセスより製造コストが増大する。また、この手法では、その製造工程の途中で、プリント配線基板にリジット基板を部品として埋め込む工程が必要となり、さらに製造コストが増大する。なお、特許文献６で提案されているＥＢＧ構造では、所定の周波数帯域でバンドギャップが発現しており、上述した、減衰帯域の拡大（広帯域化）の課題は解消されていない。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】ＵＳ２００５／００２９６３２  Ａ１
【特許文献２】ＵＳ２００６／００５００１０  Ａ１
【特許文献３】特表２０１０−５１９７７７号公報
【特許文献４】特開２００８−１７７３６３号公報
【特許文献５】特許第４７５５９６６号
【特許文献６】ＷＯ  ２００９／１３１１４０  Ａ１
【非特許文献】
【００１５】
【非特許文献１】豊田啓孝  他４名：「プリント回路基板の電源／グランドプレーンに形成する不要電磁波伝搬抑制のためのプレーナＥＢＧ構造の小型化」，電子情報通信学会論文誌Ｂ，Ｖｏｌ．１０  Ｊ９０−Ｂ，Ｎｏ．１１，ｐｐ．１１３５−１１４２
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上述のように、従来、ＥＢＧ構造を備えるプリント配線基板が種々提案されているが、ＥＢＧ構造のサイズは数ｃｍオーダーであり、それらのＥＢＧ構造は、携帯電話などのコンスーマ用途には不向きである。また、近年、電子部品の動作周波数が高くなり、数ＧＨｚ帯に達する状況にある。そのため、ＥＭＩの問題は、マザーボードの分野にとどまらず、ＩＣ（Integrated Circuit）チップが搭載されるインターポーザ基板等のパッケージの分野にまで広がっている。このようなインターポーザ基板やＳｏＰ（System on Package）などにＥＢＧ構造を搭載するためには、上述のように、数ｍｍオーダーサイズのＥＢＧ構造（フィルタ）が必要となる。しかしながら、従来のＥＢＧ構造でそのようなサイズを実現することは、上述のように、難しい状況にある。
【００１７】
さらに、上述のように、携帯電話などのコンスーマ用途では、ＥＢＧ構造の小型化だけでなく、減衰帯域の拡大も必要とされる。しかしながら、上述のように、従来、ＥＢＧ構造の小型化、及び、減衰帯域の拡大の両方を達成できるようなＥＢＧ構造は提案されていない。
【００１８】
本開示は、上記状況を鑑みなされたものである。本開示の目的は、サイズがより小さく、かつ、より広い周波数帯域（例えば数ＭＨｚ〜数十ＧＨｚの周波数）で減衰特性が得られるＥＢＧ構造を有する配線基板、及び、それを備える電子機器を提供することである。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本開示の配線基板は、無機誘電膜と、第１導電膜と、第２導電膜とを有する薄膜部材を備える。無機誘電膜は、電子部品の実装面全体に渡って形成される。第１導電膜は、無機誘電膜の一方の面上全体に渡って形成され、かつ、少なくとも一部の領域に、所定のＥＢＧ構造に対応する所定パターンで配置された複数のパッチ電極部を含む。そして、第２導電膜は、無機誘電膜の他方の面上全体に渡って形成される。
【００２０】
また、本開示の電子機器は、上記本開示の配線基板と、配線基板上に実装された電子部品とを備える。
【発明の効果】
【００２１】
本開示の配線基板、及び、それを備える電子機器では、ＥＢＧ構造を構成する誘電膜を無機誘電膜で構成し、ＥＢＧ構造を含む薄膜部材を、配線基板の電子部品の搭載面全体に渡って設ける。この構成により、本開示によれば、ＥＢＧ構造の小型化、及び、減衰帯域の拡大の両方を図ることができる。
【図面の簡単な説明】
【００２２】
【図１】本開示の一実施形態に係る多層配線基板の概略構成図である。
【図２】多層配線基板の特性検証１で用いた多層配線基板の各種サンプルの概略構成図である。
【図３】ＥＢＧ構造を有する多層配線基板の特性検証１の結果を示す図である。
【図４】ＥＢＧ構造を有する多層配線基板の特性検証２の結果を示す図である。
【図５】ＥＢＧ構造を有する多層配線基板の特性検証２の結果を示す図である。
【図６】ＥＢＧ構造を有する多層配線基板の特性検証２の結果を示す図である。
【図７】ＥＢＧ構造を有する多層配線基板の特性検証３の結果を示す図である。
【図８】実施例の多層配線基板の概略構成図である。
【図９】比較例の多層配線基板の概略構成図である。
【図１０】実施例及び比較例で作製した多層配線基板の通過特性を示す図である。
【図１１】変形例１の多層配線基板の概略構成図である。
【図１２】変形例２の多層配線基板の概略構成図である。
【図１３】変形例２で作製した多層配線基板の通過特性を示す図である
【図１４】変形例３の多層配線基板の概略構成図である。
【図１５】応用例１の電子機器で用いる回路基板の概略構成図である。
【図１６】応用例２の電子機器で用いる回路基板の概略構成図である。
【図１７】応用例２の電子機器で用いる回路基板の概略構成図である。
【図１８】応用例３の電子機器で用いる回路基板の概略構成断面図である。
【図１９】応用例３の電子機器で用いる薄膜部材の概略平面図である。
【図２０】応用例３の電子機器で用いる薄膜部材の第１導電膜の概略平面図である。
【図２１】応用例３の電子機器で用いる薄膜部材の無機誘電膜の概略平面図である。
【図２２】応用例３の電子機器で用いる薄膜部材の第２導電膜の概略平面図である。
【図２３】応用例３の電子機器で用いる薄膜部材の第２導電膜におけるパッド部の拡大平面図である。
【図２４】応用例４の電子機器で用いる回路基板の概略構成断面図である。
【図２５】応用例４の電子機器で用いる回路基板の拡大構成断面図である。
【発明を実施するための形態】
【００２３】
以下に、本開示の実施形態に係る配線基板及びそれを備える電子機器の一例を、図面を参照しながら下記の順で説明する。ただし、本開示は下記の例に限定されない。
１．多層配線基板の構成例
２．多層配線基板の特性検証例
３．変形例
４．電子機器（応用例）の構成例
【００２４】
＜１．多層配線基板の構成例＞
図１Ａ及び１Ｂに、本開示の一実施形態に係る多層配線基板（配線基板）の概略構成を示す。なお、図１Ａは、本実施形態の多層配線基板の上面（平面）図であり、図１Ｂは、図１Ａ中のａ−ａ断面図である。
【００２５】
［多層配線基板の全体構造］
多層配線基板１は、図１Ａ及び１Ｂに示すように、面形状が正方形の板状部材である。また、多層配線基板１は、一対のポート１ａ，１ｂ（信号の入出力ポート）を備える。一対のポート１ａ，１ｂは、多層配線基板１の互いに対向する一対の辺部（図１Ａの例では左右の辺部）付近にそれぞれ設けられ、各ポートは、対応する辺部の延在方向の略中央部分に設けられる。なお、各ポートは、図１Ａに示すように、対応する後述のパッチ電極部１１ａと電気的に接触する位置に配置される。
【００２６】
また、多層配線基板１は、図１Ｂに示すように、薄膜部材２と、第１層間絶縁膜３と、第１配線膜４と、第２層間絶縁膜５と、第２配線膜６（金属箔）とを備える。なお、本実施形態の多層配線基板１では、薄膜部材２の一方の面（後述の第１導電膜１１の形成面）上に、第１層間絶縁膜３及び第１配線膜４がこの順で積層される。また、本実施形態では、薄膜部材２の他方の面（後述の第２導電膜１２の形成面）上に、第２層間絶縁膜５及び第２配線膜６がこの順で積層される。なお、各配線膜は、多層配線基板１上に実装される電子部品の配線となる。
【００２７】
本実施形態では、薄膜部材２は、多層配線基板１の製造とは、別個に作製される。そして、層間絶縁膜と配線膜（導電膜）とを積層して多層配線基板１を製造するプロセスの途中で、薄膜部材２自体を、例えば層間絶縁膜等の膜上に積層することにより多層配線基板１が作製される。それゆえ、薄膜部材２は、多層配線基板１の電子部品の実装面の一部に埋め込むようにして設けられるのでは無く、図１Ｂに示すように、多層配線基板１の電子部品の実装面全体に渡って、多層配線基板１の内部に挟み込む（埋め込む）ように設けられる。
【００２８】
［薄膜部材の構成］
次に、薄膜部材２の内部構成について説明する。なお、本実施形態では、薄膜部材２がＡＩ−ＥＢＧ構造を有する例を説明する。
【００２９】
薄膜部材２は、図１Ｂに示すように、無機誘電膜１０と、第１導電膜１１と、第２導電膜１２とで構成される。なお、第１導電膜１１は、無機誘電膜１０の一方の面上に配置（形成）され、第２導電膜１２は、無機誘電膜１０の他方の面上に配置（形成）される。また、第１導電膜１１及び第２導電膜１２の一方が電源（電源電圧ＶＤＤ）に接続され、他方がグラウンド（接地電圧ＧＮＤ）に接続される。
【００３０】
第１導電膜１１は、例えば銅（Ｃｕ）箔等の金属箔により構成される。また、第１導電膜１１は、金属箔に限定されず、例えばメッキ法、スパッタ法、蒸着法等の手法により形成された導電層で構成されていてもよい。
【００３１】
第２導電膜１２は、例えばニッケル（Ｎｉ）箔等の金属箔で構成される。
【００３２】
無機誘電膜１０は、比誘電率εｒが約５００〜２０００である、高誘電率の無機誘電体材料で形成される。具体的には、無機誘電膜１０は、例えば、チタン酸バリウム（ＢＴＯ）、チタン酸ストロンチウム・バリウム（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸ジルコン酸鉛（ＰＺＴ）等の材料で形成される。このような高誘電率の無機誘電膜１０を備える薄膜部材２を多層配線基板１の実装面全体に渡って設けることにより、ＥＢＧ構造のサイズをより縮小させることができる。例えば、後述の特性検証１で説明するように、本実施形態では、ＥＢＧ構造のサイズ（面積）を、有機誘電膜を用いた従来のＥＢＧ構造のサイズの約１／１０〜１／１００程度のサイズに縮小することができる。
【００３３】
また、本実施形態では、無機誘電膜１０の膜厚を約０．１μｍ〜２μｍ程度に設定する。無機誘電膜１０の厚さをこのように薄くした場合、後述の特性検証２で説明するように、通過特性において、バンドギャップが発生せず、より低い周波数域からより高い周波数域までの広範囲に渡って減衰した特性（阻止領域を有する特性）が得られる。
【００３４】
なお、従来の多層配線基板の製造手法（誘電体膜及び導電膜を順次積層する手法）では、上記構成の無機誘電膜１０を、作製することは困難である。これは、例えば、無機誘電膜１０を形成する際の加熱処理によりその他の有機誘電膜の特性に悪影響を及ぼす可能性があるためである。しかしながら、本実施形態のように、多層配線基板１の製造工程とは別個に、膜厚の薄い無機誘電膜１０を含む薄膜部材２を予め作製することにより、従来の製造手法における上記課題を解消することができる。
【００３５】
第１導電膜１１は、複数のパッチ電極部１１ａと、複数のブランチ電極部１１ｂとで構成される。図１Ａに示す例では、第１導電膜１１に、９個のパッチ電極部１１ａを設け、各パッチ電極部１１ａの面形状を正方形とする。そして、本実施形態では、９個のパッチ電極部１１ａを３行×３列の形態でかつ等間隔（ＥＢＧ構造に対応する所定パターン）で配置する。
【００３６】
また、図１Ａに示す例では、パッチ電極部１１ａ毎に２つのブランチ電極部１１ｂを設ける。なお、各ブランチ電極部１１ｂの面形状は正方形であり、各ブランチ電極部１１ｂの幅（一辺の長さ）は、パッチ電極部１１ａのそれより小さく、かつ、互いに隣り合う２つのパッチ電極部１１ａ間の領域の幅と同じ幅に設定される。
【００３７】
本実施形態では、２つのブランチ電極部１１ｂのうち、一方のブランチ電極部１１ｂは、対応するパッチ電極部１１ａの所定の角部（図１Ａに示す例では右上の角部）に設けられる。この一方のブランチ電極部１１ｂにより、行方向に隣り合う２つのパッチ電極部１１ａが電気的に接続される。また、他方のブランチ電極部１１ｂは、対応するパッチ電極部１１ａの対角方向において、一方のブランチ電極部１１ｂが設けられた角部と対向する角部（図１Ａに示す例では左下の角部）に設けられる。この他方のブランチ電極部１１ｂにより、列方向に隣り合う２つのパッチ電極部１１ａが電気的に接続される。なお、パッチ電極部１１ａ及びブランチ電極部１１ｂの配置形態（第１導電膜１１のＥＢＧ構造パターン）は、図１Ａに示す例に限定されず、例えば、多層配線基板１の全体形状及びサイズ、必要とする減衰特性、用途等に応じて適宜設定される。
【００３８】
第２導電膜１２は、多層配線基板１の全面に渡って形成される。本実施形態では、上記構成の第１導電膜１１及び第２導電膜１２の間に、無機誘電膜１０を設けることにより、ＡＩ−ＥＢＧ構造を形成する。
【００３９】
＜２．多層配線基板の特性検証例＞
上記実施形態では、多層配線基板１の内部に、その電子部品の搭載面全面に渡って、高誘電率でかつ膜厚の薄い無機誘電膜１０を備えた薄膜部材２（ＡＩ−ＥＢＧ構造）を設ける。これにより、上記実施形態の多層配線基板１では、ＥＢＧ構造の小型化、及び、減衰帯域の拡大の両方を図ることができる。ここでは、その理由を、ＥＢＧ構造を有する各種多層配線基板に対して行った特性検証を参照しながら説明する。
【００４０】
［特性検証１］
図２Ａ〜２Ｃに、特性検証１で用いた、ＥＢＧ構造を有する多層配線基板のサンプルＡ〜Ｃの概略平面図を示す。なお、図２Ａは、サンプルＡの多層配線基板２０における薄膜部材２１の概略平面図であり、図２Ｂは、サンプルＢの多層配線基板３０における薄膜部材３１の概略平面図である。また、図２Ｃは、サンプルＣの多層配線基板４０における薄膜部材４１の概略平面図である。なお、図２Ｃでは、説明の都合上、ブランチ電極部の図示を省略する。
【００４１】
（１）サンプルＡ
サンプルＡの薄膜部材２１におけるＥＢＧ構造は、上記図１Ａ及び１Ｂに示す構成の薄膜部材２のそれ（ＡＩ−ＥＢＧ構造）と同様とした。すなわち、サンプルＡでは、図２Ａに示すように、第１導電膜２２に、面形状が正方形のパッチ電極部２２ａを９個設け、該９個のパッチ電極部２２ａを３行×３列の形態（パッチパターン）でかつ等間隔で配置した。
【００４２】
また、サンプルＡにおいても、面形状が正方形のブランチ電極部２２ｂにより、互いに隣り合う２つのパッチ電極部２２ａを電気的に接続した。また、図示しないが、サンプルＡにおける第２導電膜も、上記実施形態と同様に、多層配線基板２０の全面に渡って形成した。さらに、図示しないが、サンプルＡにおいても、上記図１Ａに示す多層配線基板１と同様にして信号の入出力ポートを設けた。
【００４３】
サンプルＡでは、第１導電膜２２と第２導電膜（不図示）との間に設ける誘電膜（不図示）を、比誘電率εｒが４．５の誘電膜（例えば、ＦＲ４（Flame Retardant Type 4）材料からなる有機誘電膜）とした。また、サンプルＡの誘電膜の厚さｔは５０μｍとした。さらに、サンプルＡのパッチ電極部２２ａの幅（一辺の長さ：パッチサイズ）は１５ｍｍとし、ブランチ電極部２２ｂの幅（ブランチサイズ）は１ｍｍとした。それゆえ、サンプルＡの第１導電膜２２全体の幅は、図２Ａに示すように、４７ｍｍとなる。
【００４４】
（２）サンプルＢ
サンプルＢでは、第１導電膜３２と第２導電膜（不図示）との間に設ける誘電膜（不図示）を、比誘電率εｒが３０の誘電膜（例えば、Ｈｉｇｈ−ｋと呼ばれる高誘電体材料からなる誘電膜）とした。また、サンプルＢの誘電膜の厚さｔは１６μｍとした。さらに、サンプルＢのパッチ電極部３２ａの幅は６．０ｍｍとし、ブランチ電極部３２ｂの幅は０．４ｍｍとした。それゆえ、サンプルＢの第１導電膜３２全体の幅は、図２Ｂに示すように、１８．８ｍｍとなる。
【００４５】
なお、サンプルＢにおいて、上述した誘電膜の比誘電率εｒ及び膜厚ｔ、並びに、第１導電膜３２のパッチ電極部３２ａ及びブランチ電極部３２ｂのサイズ以外の構成（例えば、各電極部の形状及び配置形態など）は、サンプルＡと同様とした。
【００４６】
（３）サンプルＣ
サンプルＣでは、第１導電膜４２と第２導電膜（不図示）との間に設ける誘電膜（不図示）を、比誘電率εｒが５００の誘電膜（例えば無機誘電体材料からなる誘電膜）とした。また、サンプルＣの誘電膜の厚さｔは１６μｍとした。さらに、パッチ電極部４２ａの幅を１．５ｍｍとし、ブランチ電極部の幅を０．１ｍｍとした。それゆえ、第１導電膜４２全体の幅は、図２Ｃに示すように、４．７ｍｍとなる。
【００４７】
なお、サンプルＣにおいて、上述した誘電膜の比誘電率εｒ及び膜厚ｔ、並びに、第１導電膜４２のパッチ電極部４２ａ及びブランチ電極部のサイズ以外の構成（例えば、各電極部の形状及び配置形態など）は、サンプルＡと同様とした。
【００４８】
ここで、上記サンプルＡ〜Ｃの各多層配線基板の構造をまとめた表を、下記表１に示す。
【００４９】
【表１】
2013232613.tif 000003
【００５０】
（４）通過特性
図３に、サンプルＡ〜Ｃの入出力ポート間における信号の通過特性の検証実験（シミュレーション）の結果を示す。なお、図３中の一点鎖線で示す特性がサンプルＡ（多層配線基板２０）の通過特性であり、点線で示す特性は、サンプルＢ（多層配線基板３０）の通過特性であり、実線で示す特性は、サンプルＣ（多層配線基板４０）の通過特性である。また、図３に示す各特性の縦軸は、多層配線基板の通過特性を示すＳパラメータ（Ｓ２１）であり、横軸は、周波数である。
【００５１】
図３から明らかなように、サンプルＡ〜Ｃのいずれの多層配線基板においても、ほぼ同じ周波数帯域でバンドギャップが発生し、サンプルＡ〜Ｃの多層配線基板の間では、ほぼ同じ減衰特性が得られることが分かる。
【００５２】
この結果から、所定の通過特性（減衰特性）を得るために誘電膜として無機誘電膜を採用した場合（サンプルＣ）には、ＥＢＧ構造の面積を、誘電膜をＦＲ４材料で形成した場合（サンプルＡ）のそれの約１／１００程度に縮小できることが分かる。また、サンプルＢ（誘電膜をＨｉｇｈ−ｋ材料で形成した場合）とサンプルＣとを比較した場合には、サンプルＣのＥＢＧ構造の面積を、サンプルＢのそれの約１／１６程度に縮小できることが分かる。
【００５３】
上述した特性検証１の結果から、上記実施形態の多層配線基板１のように、ＥＢＧ構造を構成する誘電膜を高誘電率の無機誘電膜で構成することにより、ＥＢＧ構造のサイズを縮小（小型化）できることが分かる。
【００５４】
［特性検証２］
次に、上記実施形態と同様のＥＢＧ構造パターン（図１Ａ参照）を有する多層配線基板において、ＥＢＧ構造を構成する誘電膜の膜厚を変化させた場合の通過特性の変化を調べた。
【００５５】
すなわち、特性検証２で用いた多層配線基板の下記各種サンプル（サンプルＤ〜Ｆ）においても、第１導電膜を、面形状が正方形の９個のパッチ電極部と、互いに隣り合う２つのパッチ電極部を電気的に接続するブランチ電極部とで構成した。そして、下記各種サンプルでは、９個のパッチ電極部を３行×３列の形態でかつ等間隔で配置した。さらに、特性検証２で用いた下記各種サンプル（サンプルＤ〜Ｆ）では、パッチ電極部の幅は６．０ｍｍとし、ブランチ電極部の幅は０．４ｍｍとした。
【００５６】
（１）サンプルＤ
サンプルＤの多層配線基板（薄膜部材）では、ＥＢＧ構造を構成する誘電膜（第１導電膜と第２導電膜との間に設ける誘電膜）の比誘電率εｒを、上記サンプルＡと同様に、４．５とした。そして、サンプルＤでは、誘電膜の厚さｔを１６μｍ（サンプルＤ−１）又は０．６μｍ（サンプルＤ−２）とし、各サンプルの通過特性をシミュレーションで算出した。
【００５７】
図４Ａ及び４Ｂに、サンプルＤの多層配線基板において、誘電膜の膜厚ｔを変化させた場合の通過特性の変化を示す。図４Ａは、サンプルＤ−１（ｔ＝１６μｍ）の通過特性であり、図４Ｂは、サンプルＤ−２（ｔ＝０．６μｍ）の通過特性である。なお、図４Ａ及び４Ｂに示す各通過特性の縦軸は、通過特性を示すＳパラメータ（Ｓ２１）であり、横軸は、周波数である。
【００５８】
図４Ａ及び４Ｂの通過特性から明らかなように、サンプルＤの多層配線基板（比誘電率εｒ＝４．５）において、誘電膜の膜厚ｔが薄くなると、バンドギャップが消失することが分かる。また、図４Ｂに示すサンプルＤ−２の通過特性では、図４Ａに示すサンプルＤ−１の通過特性に比べて、より低い周波数域（数ＭＨｚ）から広範囲に渡って、減衰量が大きくなる（Ｓ２１の値が小さくなる）ことが分かる。すなわち、サンプルＤの多層配線基板では、誘電膜の膜厚ｔを薄くすることにより、減衰帯域を拡大できることが分かる。
【００５９】
（２）サンプルＥ
サンプルＥの多層配線基板（薄膜部材）では、ＥＢＧ構造を構成する誘電膜の比誘電率εｒを、上記サンプルＢと同様に、３０とした。そして、サンプルＥでは、誘電膜の厚さｔを１００μｍ（サンプルＥ−１）、１６μｍ（サンプルＥ−２）又は０．６μｍ（サンプルＥ−３）とし、各サンプルの通過特性をシミュレーションで算出した。
【００６０】
図５Ａ〜５Ｃに、サンプルＥの多層配線基板において、誘電膜の膜厚ｔを変化させた場合の通過特性の変化を示す。図５Ａは、サンプルＥ−１（ｔ＝１００μｍ）の通過特性であり、図５Ｂは、サンプルＥ−２（ｔ＝１６μｍ）の通過特性であり、図５Ｃは、サンプルＥ−３（ｔ＝０．６μｍ）の通過特性である。なお、図５Ａ〜５Ｃに示す各通過特性の縦軸は、通過特性を示すＳパラメータ（Ｓ２１）であり、横軸は、周波数である。
【００６１】
図５Ａ〜５Ｃの通過特性から明らかなように、サンプルＥの多層配線基板（比誘電率εｒ＝３０）においても、誘電膜の膜厚ｔが薄くなると、バンドギャップが消失することが分かる。また、図５Ｃに示すサンプルＥ−３の通過特性（バンドギャップが消失した通過特性）では、より低い周波数域（数ＭＨｚ）から広範囲に渡って、減衰量が大きくなる（Ｓ２１の値が小さくなる）ことが分かる。より詳細には、図５Ｃに示す通過特性では、図５Ｂに示す通過特性のバンドギャップの低周波数側の周波数より低い周波数から、該バンドギャップの高周波数側の周波数より高い周波数の範囲に渡って、減衰量が大きくなることが分かる。すなわち、サンプルＥの多層配線基板においても、サンプルＤと同様に、誘電膜の膜厚ｔを薄くすることにより、減衰帯域を拡大できることが分かる。
【００６２】
（３）サンプルＦ
サンプルＦの多層配線基板（薄膜部材）では、ＥＢＧ構造を構成する誘電膜の比誘電率εｒを、上記サンプルＣと同様に、５００とした。そして、サンプルＦでは、誘電膜の厚さｔを１６μｍ（サンプルＦ−１）又は０．６μｍ（サンプルＦ−２）とし、各サンプルの通過特性をシミュレーションで算出した。
【００６３】
図６Ａ及び６Ｂに、サンプルＦの多層配線基板において、誘電膜の膜厚ｔを変化させた場合の通過特性の変化を示す。図６Ａは、サンプルＦ−１（ｔ＝１６μｍ）の通過特性であり、図６Ｂは、サンプルＦ−２（ｔ＝０．６μｍ）の通過特性である。なお、図６Ａ及び６Ｂに示す各通過特性の縦軸は、通過特性を示すＳパラメータ（Ｓ２１）であり、横軸は、周波数である。
【００６４】
図６Ａ及び６Ｂの通過特性から明らかなように、サンプルＦの多層配線基板（比誘電率εｒ＝５００）においても、誘電膜の膜厚ｔが薄くなると、バンドギャップが消失することが分かる。また、図６Ｂに示すサンプルＦ−２の通過特性（バンドギャップが消失した通過特性）では、より低い周波数域（数ＭＨｚ）から広範囲に渡って、減衰量が大きくなる（Ｓ２１の値が小さくなる）ことが分かる。より詳細には、図６Ｂに示す通過特性では、図６Ａに示す通過特性のバンドギャップの低周波数側の周波数より低い周波数から、該バンドギャップの高周波数側の周波数より高い周波数の範囲に渡って、減衰量が大きくなることが分かる。すなわち、サンプルＦの多層配線基板においても、サンプルＤ及びＥと同様に、誘電膜の膜厚ｔを薄くすることにより、減衰帯域を拡大できることが分かる。
【００６５】
上述した特性検証２の結果から、ＥＢＧ構造を構成する誘電膜の膜厚を薄くすることにより、減衰帯域を拡大させることができることが分かる。また、図４Ａ、図５Ｂ及び図６Ａの結果から明らかなように、誘電膜の比誘電率εｒが高くなると、減衰量が例えば−５０ｄＢ以下となり始める周波数（バンドギャップの低周波数側の周波数）がより低周波数側にシフトすることが分かる。
【００６６】
［特性検証３］
さらに、本実施形態では、図２Ｃに示すＥＢＧ構造パターンを有する多層配線基板（サンプルＣ：比誘電率εｒ＝５００、誘電体の厚さｔ＝１６μｍ）において、ＥＢＧ構造を構成する誘電膜（無機誘電膜）の膜厚を薄くした場合の通過特性を調べた。具体的には、サンプルＣの構成において、ＥＢＧ構造を構成する誘電膜（第１導電膜と第２導電膜との間に設ける誘電膜）の厚さｔを０．６μｍ（サンプルＧ）とし、該サンプルの通過特性をシミュレーションで算出した。なお、このシミュレーションでは、入力ポート（不図示）から１Ｖのノイズを与えて計算を行った。
【００６７】
図７に、サンプルＧの通過特性のシミュレーション結果を示す。なお、図７に示す通過特性の縦軸は、多層配線基板の通過特性を示すＳパラメータ（Ｓ２１）であり、横軸は、周波数である。また、図７には、サンプルＧの通過特性（実線で示す特性）だけでなく、比較のため、サンプルＣの通過特性（破線で示す特性）及びサンプルＤ−１（比誘電率εｒ＝４．５、誘電体の厚さｔ＝１６μｍ）の通過特性（一点鎖線で示す特性）も合わせて記載した。
【００６８】
図７から明らかなように、サンプルＧの通過特性では、サンプルＣのそれに比べて、低い周波数から高い周波数の広い範囲に渡って、減衰量が大きくなることが分かる。
【００６９】
上記特性検証１〜３の結果から、ＥＢＧ構造を構成する誘電膜を、高誘電率の無機誘電膜で構成し、かつ、その膜厚を薄くすることにより、ＥＢＧ構造の小型化、及び、減衰帯域の拡大の両方を図ることができることが分かる。
【００７０】
また、上記実施形態では、上述のように、ＥＢＧ構造を構成する無機誘電膜１０を含む薄膜部材２を多層配線基板１の製造とは別個に作製する。そして、薄膜部材２自体を、多層配線基板１の電子部品の実装面全体に渡って、多層配線基板１の内部に挟み込むように設ける。このような構成の多層配線基板１（上記手法で作製された多層配線基板１）では、ＥＢＧ構造を構成する無機誘電膜１０の膜厚を薄くすることが容易であり、より簡単に、ＥＢＧ構造の小型化、及び、減衰帯域の拡大の両方を図ることができる。
【００７１】
なお、ここでは、検証結果を例示しないが、第１導電膜のパッチ電極部の面積、誘電膜の比誘電率及び誘電膜の膜厚の各パラメータと、通過特性との関係をさらに調べた。その結果、これらの各種パラメータにより減衰帯域の下限値（低周波数域）を可変できることが分かった。すなわち、多層配線基板の設計段階で、これらの各種パラメータを適宜設定することにより、所定の減衰特性（ＥＭＩの阻止性能）を所望の周波数帯域で発生させることができることが分かった。
【００７２】
［実施例］
ここで、実際に作製した本開示に係る多層配線基板の実施例の構成を、図８を参照しながら説明する。なお、図８は、実施例の多層配線基板５０の上面（平面）図である。
【００７３】
実施例の多層配線基板５０は、ＡＩ−ＥＢＧ構造を有する薄膜部材５１と、一対のポート５２，５３とを備える。
【００７４】
薄膜部材５１は、図８に示すように、面形状が略長方形の板状部材である。薄膜部材５１は、無機誘電膜（不図示）と、第１導電膜５４と、第２導電膜（不図示）とで構成され、上記実施形態（図１Ｂ）と同様に、第１導電膜５４は、無機誘電膜の一方の面上に形成され、第２導電膜は、無機誘電膜の他方の面上に形成される。また、この例では、第１導電膜５４及び第２導電膜の一方が、電源に接続され、他方がグラウンドに接続される。
【００７５】
この例では、無機誘電膜を、比誘電率εｒが約１０００のチタン酸バリウムで形成し、その膜厚は、１．０μｍとした。
【００７６】
第１導電膜５４は、図８に示すように、５個のパッチ電極部５４ａと、４個のブランチ電極部５４ｂとで構成される。なお、この例では、各パッチ電極部５４ａの面形状、及び、各ブランチ電極部５４ｂの面形状は、ともに、正方形とする。また、この例では、５個のパッチ電極部５４ａを、薄膜部材５１の長辺の延在方向に沿って、一列に配置し、かつ、等間隔で配置する。また、各ブランチ電極部５４ｂは、互いに隣り合う２つのパッチ電極部５４ａ間の対向領域の一方の端部（図８に示す例では上端部）に設けられ、これにより、互いに隣り合う２つのパッチ電極部５４ａが電気的に接続される。
【００７７】
この例では、パッチ電極部５４ａの幅（一辺の長さ）を１．５ｍｍとし、ブランチ電極部５４ｂの幅を０．１ｍｍとした。それゆえ、第１導電膜５４全体の幅、すなわち、ポート５２及びポート５３間の距離は、７．９ｍｍとなる。
【００７８】
また、図８には示さないが、この例における第２導電膜も、上記実施形態（図１Ｂ）と同様に、多層配線基板５０（薄膜部材５１）の全面に渡って形成した。なお、この例では、第１導電膜５４を銅で形成し、第２導電膜をニッケルで形成した。
【００７９】
ポート５２，５３は、多層配線基板５０の対向する一対の短辺部にそれぞれ設けられ、各ポートは、対応する短辺部において、その延在方向の中央付近に設けられる。なお、ポート５２は、図８に示すように、薄膜部材５１の一方の短辺側（図８では左側）に設けられたパッチ電極部５４ａと電気的に接触する位置に配置される。また、ポート５３は、薄膜部材５１の他方の短辺側（図８では右側）に設けられたパッチ電極部５４ａと電気的に接触する位置に配置される。
【００８０】
［比較例］
ここで、上記実施例の多層配線基板５０の通過特性と比較するために作製した多層配線基板（比較例）の構成を、図９に示す。なお、図９は、比較例の多層配線基板６０の上面（平面）図であり、図９に示す比較例の多層配線基板６０において、図８に示す実施例の多層配線基板５０と同様の構成には、同じ符号を付して示す。
【００８１】
比較例の多層配線基板６０は、薄膜部材６１と、一対のポート５２，５３とを備える。図９と図８との比較から明らかなように、比較例では、薄膜部材６１の第１導電膜６４の構成が、実施例のそれと異なる。比較例では、ＥＢＧ構造を設けず、第１導電膜６４を薄膜部材６１のほぼ面全体に渡って形成された電極膜（以下、プレーン電極膜という）で構成した。なお、比較例において、第１導電膜６４以外の構成は、実施例の対応する構成と同様とした。
【００８２】
［測定結果］
上記構成の実施例及び比較例の各多層配線基板に対して行った通過特性の測定結果を、図１０に示す。なお、図１０に示す各特性の縦軸は、多層配線基板の通過特性を示すＳパラメータ（Ｓ２１）であり、横軸は、周波数である。また、図１０中の実線で示す特性が実施例の多層配線基板５０の通過特性であり、点線で示す特性が比較例の多層配線基板６０の通過特性である。
【００８３】
図１０から明らかなように、実施例では、約２００ＭＨｚ以上の周波数において、比較例より減衰量が大きくなり、約−１００ｄＢの減衰量が得られることが分かる。すなわち、実施例の多層配線基板５０では、比較例に比べて、減衰帯域の低周波数側の周波数（減衰帯域の下限値）がより低くなり、減衰帯域を拡大できることが分かる。
【００８４】
＜３．変形例＞
本開示に係る多層配線基板（ＥＢＧ構造）の構成は、上記実施形態（図１Ａ及び１Ｂ）及び上記実施例（図８）で説明した構成に限定されず、様々な変形例が考えられる。以下では、各種変形例について説明する。
【００８５】
［変形例１］
上記実施形態及び実施例では、ＡＩ−ＥＢＧ構造の薄膜部材を備える多層配線基板を例に挙げ説明したが、本開示はこれに限定されない。ＥＢＧ構造をマッシュルームタイプの構造としてもよく、変形例１では、その一例を説明する。
【００８６】
図１１Ａ及び１１Ｂに、変形例１の多層配線基板の概略構成を示す。なお、図１１Ａは、変形例１の多層配線基板７０の上面（平面）図であり、図１１Ｂは、図１１Ａ中のｂ−ｂ断面図である。また、図１１Ａ及び１１Ｂに示すこの例の多層配線基板７０において、図１Ａ及び１Ｂに示す上記実施形態の多層配線基板１と同様の構成には、同じ符号を付して示す。
【００８７】
図１１Ａ及び１１Ｂと図１Ａ及び１Ｂとの比較から明らかなように、この例の多層配線基板７０は、上記実施形態の多層配線基板１において、薄膜部材を含むフィルタ構造部の構成を変えた構成となる。その他の構成は、上記実施形態の多層配線基板１の対応する構成と同様である。それゆえ、ここでは、薄膜部材７１ａを含むフィルタ構造部７１の構成についてのみ説明し、その他の構成の説明は省略する。
【００８８】
フィルタ構造部７１は、図１１Ｂに示すように、薄膜部材７１ａと、複数のビア電極部７３（縦穴電極）と、プレーン電極膜７４と、第３層間絶縁膜７５とで構成される。また、薄膜部材７１ａは、無機誘電膜１０と、第１導電膜７２と、第２導電膜１２とで構成される。
【００８９】
この例では、第１導電膜７２は、無機誘電膜１０の一方の面上に形成され、第２導電膜１２は、無機誘電膜１０の他方の面上に形成される。なお、無機誘電膜１０は、上記実施形態と同様に、比誘電率εｒが約５００〜２０００である高誘電率の無機誘電膜で構成され、その膜厚は約０．１μｍ〜２μｍ程度に設定される。また、第２導電膜１２は、上記実施形態と同様に、例えばニッケル（Ｎｉ）箔等の金属箔で構成され、多層配線基板７０の全面に渡って形成される。
【００９０】
第１導電膜７２は、図１１Ａに示すように、９個のパッチ電極部７２ａで構成され、各パッチ電極部７２ａの面形状は正方形とする。また、この例では、９個のパッチ電極部７２ａを３行×３列の形態でかつ等間隔で配置する。なお、この例のＥＢＧ構造は、マッシュルームタイプのＥＢＧ構造であるので、各パッチ電極部７２ａは、上記実施形態のようにブランチ電極部で電気的に接続されない。また、第１導電膜７２は、上記実施形態と同様に、例えば銅（Ｃｕ）等からなる金属箔や導電層により構成される。
【００９１】
プレーン電極膜７４は、第１導電膜７２上に、第３層間絶縁膜７５を間に挟んで、積層される。また、各ビア電極部７３は、第３層間絶縁膜７５をその厚さ方向に沿って貫通するように形成され、パッチ電極部７２ａ毎に一つのビア電極部７３が設けられる。なお、各ビア電極部７３の一方の端部は、対応するパッチ電極部７２ａの中央に接続され、他方の端部はプレーン電極膜７４に接続される。この例では、これにより、プレーン電極膜７４と各パッチ電極部７２ａとが電気的に接続される。
【００９２】
また、この例では、プレーン電極膜７４及び第２導電膜１２の一方が、電源に接続され、他方がグラウンドに接続される。すなわち、第１導電膜７２は、プレーン電極膜７４を介して電源又はグラウンドに接続される。
【００９３】
なお、この例の多層配線基板７０は、次のようにして作製される。まず、薄膜部材７１ａは、上記実施形態と同様に、多層配線基板７０の製造とは別個に作製される。そして、層間絶縁膜と配線膜（導電膜）とを積層して多層配線基板７０を製造するプロセスの途中で、薄膜部材７１ａ自体を、例えば層間絶縁膜等の膜上に積層する。次いで、薄膜部材７１ａ上に、第３層間絶縁膜７５、ビア電極部７３及びプレーン電極膜７４を従来のビルドアッププロセスにより形成する。そして、プレーン電極膜７４上に、第１層間絶縁膜３及び第１配線膜４をこの順で積層することにより、多層配線基板７０が作製される。この例においても、薄膜部材７１ａは、多層配線基板７０の電子部品の実装面全体に渡って、多層配線基板７０の内部に挟み込む（埋め込む）ように設けられる。
【００９４】
上述のように、この例においても、多層配線基板７０内に、その電子部品の搭載面全域に渡って、高誘電率でかつ膜厚の薄い無機誘電膜１０を含むマッシュルルームタイプのＥＢＧ構造のフィルタ構造部７１が設けられる。また、この例の多層配線基板７０は、上述のように、上記実施形態と同様にして作製することができる。それゆえ、この例においても、上記実施形態と同様の効果が得られる。
【００９５】
［変形例２］
上記実施形態及び実施例では、多層配線基板内に、その電子部品の搭載面全域に渡って、ＥＢＧ構造を設ける例を説明したが、本開示はこれに限定されない。多層配線基板の電子部品の搭載面の一部にＥＢＧ構造を設け、その他の領域には、該領域全体に渡って一様に電極膜（以下、プレーン電極部という）を設けてもよい。変形例２では、その一例を説明する。
【００９６】
図１２Ａ及び１２Ｂに、変形例２の多層配線基板の概略構成を示す。なお、図１２Ａは、多層配線基板の電子部品の搭載面において、ＥＢＧ構造の形成面積がプレーン電極部の形成面積より小さい場合（変形例２−１）の多層配線基板の上面（平面）図である。また、図１２Ｂは、多層配線基板の電子部品の搭載面において、ＥＢＧ構造の形成面積がプレーン電極部の形成面積より大きい場合（変形例２−２）の多層配線基板の上面（平面）図である。さらに、図１２Ａ及び１２Ｂに示すこの例の多層配線基板において、図８に示す上記実施例の多層配線基板５０と同様の構成には、同じ符号を付して示す。
【００９７】
（１）変形例２−１
図１２Ａと図８との比較から明らかなように、変形例２−１の多層配線基板８０では、第１導電膜８２の構成が、上記実施例のそれと異なる。それゆえ、ここでは、第１導電膜８２の構成についてのみ説明し、その他の構成の説明は省略する。
【００９８】
変形例２−１では、第１導電膜８２は、ＥＢＧ構造電極部８３と、プレーン電極部８４とで構成される。なお、ＥＢＧ構造電極部８３は、一方のポート５２側に配置され、プレーン電極部８４は、他方のポート５３側に配置される。また、この例では、ＥＢＧ構造電極部８３の形成面積が、プレーン電極部８４の形成面積より小さくなるように各電極部のサイズが設定される。
【００９９】
ＥＢＧ構造電極部８３は、２個のパッチ電極部５４ａと、２個のブランチ電極部５４ｂとで構成される。２個のパッチ電極部５４ａは、薄膜部材８１の長辺の延在方向に沿って、一列に配置され、かつ、等間隔で配置される。
【０１００】
２つのブランチ電極部５４ｂのうち、一方は、互いに隣り合う２つのパッチ電極部５４ａの対向領域において、一方の端部（図１２Ａに示す例では上端部）に設けられる。また、他方のブランチ電極部５４ｂは、ＥＢＧ構造電極部８３とプレーン電極部８４との対向領域において、一方の端部に設けられる。これにより、互いに隣り合う２つのパッチ電極部５４ａ、並びに、ＥＢＧ構造電極部８３及びプレーン電極部８４がそれぞれ電気的に接続される。
【０１０１】
（２）変形例２−２
図１２Ｂと図８との比較から明らかなように、変形例２−２の多層配線基板９０では、第１導電膜９２の構成が、上記実施例のそれと異なる。それゆえ、ここでは、第１導電膜９２の構成についてのみ説明し、その他の構成の説明は省略する。
【０１０２】
変形例２−２では、第１導電膜９２は、ＥＢＧ構造電極部９３と、プレーン電極部９４とで構成される。なお、ＥＢＧ構造電極部９３は、一方のポート５２側に配置され、プレーン電極部９４は、他方のポート５３側に配置される。また、この例では、ＥＢＧ構造電極部９３の形成面積が、プレーン電極部９４の形成面積より大きくなるように各電極部のサイズが設定される。
【０１０３】
ＥＢＧ構造電極部９３は、３個のパッチ電極部５４ａと、３個のブランチ電極部５４ｂとで構成される。３個のパッチ電極部５４ａは、薄膜部材９１の長辺の延在方向に沿って、一列に配置され、かつ、等間隔で配置される。
【０１０４】
３個のブランチ電極部５４ｂのうち、ポート５２側に位置する２個のブランチ電極部５４ｂのそれぞれは、互いに隣り合う２つのパッチ電極部５４ａの対向領域において、一方の端部（図１２Ｂに示す例では上端部）に設けられる。また、残りの一つのブランチ電極部５４ｂは、ＥＢＧ構造電極部９３とプレーン電極部９４との対向領域において、一方の端部に設けられる。これにより、互いに隣り合う３つのパッチ電極部５４ａ、並びに、ＥＢＧ構造電極部９３及びプレーン電極部９４がそれぞれ電気的に接続される。
【０１０５】
（３）通過特性
ここでは、変形例２−１及び２−２の多層配線基板の通過特性をシミュレーションにより求めた。なお、変形例２−１及び２−２の多層配線基板では、無機誘電膜及び導電膜の構成（例えば比誘電率、膜厚、サイズ等）は、上記実施例と同様とした。また、ＥＢＧ構造電極部を構成するパッチ電極部５４ａ及びブランチ電極部５４ｂの形状及びサイズも、上記実施例のそれらと同様とした。
【０１０６】
図１３に、変形例２−１及び２−２の多層配線基板における通過特性のシミュレーション結果を示す。なお、図１３に示す各特性の縦軸は、多層配線基板の通過特性を示すＳパラメータ（Ｓ２１）であり、横軸は、周波数である。また、図１３中の実線で示す特性が変形例２−１の多層配線基板８０の通過特性であり、点線で示す特性は、変形例２−２の多層配線基板９０の通過特性である。さらに、図１３には、比較のため、図９に示す比較例の多層配線基板６０に対してシミュレーションにより求めた通過特性（一点鎖線の特性）も合わせて記載した。
【０１０７】
図１３から明らかなように、変形例２−１及び２−２のいずれにおいても、比較例と比べて、より低い周波数域で減衰量が大きくなり、約−１００ｄＢの減衰量が得られることが分かる。すなわち、この例の多層配線基板においても、比較例に比べて、減衰帯域の低周波数側の周波数（減衰帯域の下限値）がより低くなり、減衰帯域を拡大できることが分かる。特に、変形例２−１の多層配線基板８０の構成では、約６ＧＨｚ以上の高周波数領域においても、比較例より減衰量が大きくなり、ポート間のアイソレーション性能がより向上することが分かる。
【０１０８】
なお、変形例２では、ＥＢＧ構造電極部をＡＩ−ＥＢＧ構造で構成する例を説明したが、本開示はこれに限定されず、変形例１と同様に、ＥＢＧ構造電極部をマッシュルームタイプのＥＢＧ構造で構成してもよい。
【０１０９】
［変形例３］
変形例３では、多層配線基板の電子部品の搭載面の一部にＡＩ−ＥＢＧ構造を設ける別の構成例を説明する。
【０１１０】
図１４Ａ及び１４Ｂに、変形例３の多層配線基板の概略構成を示す。なお、図１４Ａは、変形例３の多層配線基板の上面（平面）図であり、図１４Ｂは、図１４Ａ中のｃ−ｃ断面図である。また、図１４Ａ及び１４Ｂに示すこの例の多層配線基板１００において、図１Ａ及び１Ｂに示す上記実施形態の多層配線基板１と同様の構成には、同じ符号を付して示す。さらに、ここでは、説明を簡略化するため、ポート及びブランチ電極部の図示を省略する。
【０１１１】
図１４Ａ及び１４Ｂと図１Ａ及び１Ｂとの比較から明らかなように、この例の多層配線基板１００は、上記実施形態の多層配線基板１において、薄膜部材の構成を変えた構成となる。その他の構成は、上記実施形態の多層配線基板１の対応する構成と同様である。それゆえ、ここでは、薄膜部材１０１の構成についてのみ説明し、その他の構成の説明は省略する。
【０１１２】
なお、この例においても、薄膜部材１０１は、多層配線基板１００の製造とは別個に作製される。そして、層間絶縁膜と配線膜（導電膜）とを積層して多層配線基板１００を製造するプロセスの途中で、薄膜部材１０１自体を、例えば層間絶縁膜等の膜上に積層することにより多層配線基板１００を作製する。それゆえ、この例においても、薄膜部材１０１は、多層配線基板１００の電子部品の実装面全体に渡って、多層配線基板１００の内部に挟み込む（埋め込む）ように設けられる。
【０１１３】
薄膜部材１０１は、図１４Ｂに示すように、無機誘電膜１０と、第１導電膜１０２と、第２導電膜１２とで構成される。
【０１１４】
この例では、第１導電膜１０２は、無機誘電膜１０の一方の面上に形成され、第２導電膜１２は、無機誘電膜１０の他方の面上に形成される。また、第１導電膜１０２及び第２導電膜１２の一方が、電源に接続され、他方がグラウンドに接続される。なお、無機誘電膜１０は、上記実施形態と同様に、比誘電率εｒが約５００〜２０００である高誘電率の無機誘電膜で構成され、その膜厚は約０．１μｍ〜２μｍ程度に設定される。また、第２導電膜１２は、上記実施形態と同様に、多層配線基板１００の全面に渡って形成される。
【０１１５】
第１導電膜１０２は、複数のパッチ電極部１０２ａと、互いに隣り合うパッチ電極部１０２ａを電気的に接続する複数のブランチ電極部（不図示）と、プレーン電極部１０２ｂとを有する。なお、この例では、パッチ電極部１０２ａは、プレーン電極部１０２ｂと電気的に接続しない。また、この例では、各パッチ電極部１０２ａ及びブランチ電極部の面形状は正方形とする。
【０１１６】
この例では、図１４Ａに示すように、複数のパッチ電極部１０２ａ及び複数のブランチ電極部からなるＥＢＧ構造を、多層配線基板１００の周辺部に設け、多層配線基板１００の中央部にプレーン電極部１０２ｂを設ける。具体的には、多層配線基板１００の各辺部に沿ってパッチ電極部１０２ａを等間隔で配置する。なお、図１４Ａに示す例では、多層配線基板１００の各辺部に沿って３行（又は３列）分のパッチ電極部１０２ａを配置する例を示すが、本開示はこれに限定されない。パッチ電極部１０２ａの行数（列数）は、例えば、必要とする電磁波ノイズの抑制性能や多層配線基板の寸法等の条件を考慮して適宜設定することができる。
【０１１７】
上述のように、この例においても、上記実施形態と同様に、高誘電率でかつ膜厚の薄い無機誘電膜１０を備え、一部にＥＢＧ構造が設けられた薄膜部材１０１が、多層配線基板１００内部において、その電子部品の搭載面全域に渡って設けられる。また、この例の多層配線基板１００は、上述のように、上記実施形態と同様にして作製することができる。それゆえ、この例においても、上記実施形態と同様の効果が得られる。さらに、この例のように多層配線基板１００の周辺部にＥＢＧ構造を設けた場合には、多層配線基板１００の周辺部から放射される電磁波のノイズをより一層抑制することができる。
【０１１８】
なお、変形例３では、ＥＢＧ構造電極部をＡＩ−ＥＢＧ構造で構成する例を説明したが、本開示はこれに限定されず、変形例１と同様に、ＥＢＧ構造電極部をマッシュルームタイプのＥＢＧ構造で構成してもよい。
【０１１９】
［変形例４］
上述した実施形態、実施例及び各種変形例の多層配線基板は、マザーボード用の配線基板として用いてもよいが、インターポーザ基板として用いることができる。この場合には、インターポーザ基板に実装された各種半導体装置（半導体素子）等からのノイズ放射伝搬を抑制することができる。
【０１２０】
＜４．電子機器（応用例）の構成例＞
上述した実施形態、実施例及び各種変形例の多層配線基板は、様々な電子機器の回路基板に適用することができる。ここでは、その各種適用例（応用例）を説明する。
【０１２１】
［応用例１］
応用例１では、上述した実施形態、実施例及び各種変形例の多層配線基板上に、電子部品としてロジック回路及びアナログ回路を実装した電子機器の例を説明する。
【０１２２】
図１５Ａ及び１５Ｂに、応用例１の電子機器で用いる回路基板の概略構成を示す。なお、図１５Ａは、応用例１における回路基板の上面（平面）図であり、図１５Ｂは、図１５Ａ中のｄ−ｄ断面図である。また、図１５Ａ及び１５Ｂに示すこの例の電子機器１１０において、図１Ａ及び１Ｂに示す上記実施形態の多層配線基板１と同様の構成には、同じ符号を付して示す。
【０１２３】
電子機器１１０は、多層配線基板１１１と、ロジック回路部１１２と、アナログ回路部１１３とを備える。
【０１２４】
多層配線基板１１１は、図１５Ｂに示すように、薄膜部材１２０と、第１層間絶縁膜３と、第１配線膜４と、第３層間絶縁膜１１４と、第３配線膜１１５とを備える。また、多層配線基板１１１は、第２層間絶縁膜５と、第２配線膜６と、第４層間絶縁膜１１６と、第４配線膜１１７とを備える。さらに、多層配線基板１１１は、第１ビア電極部１１８と、第２ビア電極部１１９とを備える。
【０１２５】
この例では、薄膜部材１２０の一方の面上（後述の第１導電膜１２１上）に、第１層間絶縁膜３、第１配線膜４、第３層間絶縁膜１１４及び第３配線膜１１５がこの順で積層される。また、薄膜部材１２０の他方の面上（後述の第２導電膜１２上）には、第２層間絶縁膜５、第２配線膜６、第４層間絶縁膜１１６及び第４配線膜１１７がこの順で積層される。さらに、この例では、第３配線膜１１５上の所定位置に、ロジック回路部１１２及びアナログ回路部１１３が実装される。そして、各回路部の電源端子及び接地端子の一方は、多層配線基板１１１の厚さ方向に延在して形成された第１ビア電極部１１８を介して、薄膜部材１２０の第１導電膜１２１に電気的に接続される。また、各回路部の電源端子及び接地端子の他方は、多層配線基板１１１の厚さ方向に延在して形成された第２ビア電極部１１９を介して、薄膜部材１２０の第２導電膜１２に電気的に接続される。
【０１２６】
薄膜部材１２０は、無機誘電膜１０と、無機誘電膜１０の一方の表面上に設けられた第１導電膜１２１と、無機誘電膜１０の他方の表面上に設けられた第２導電膜１２とを有する。なお、無機誘電膜１０及び第２導電膜１２は、上記実施形態のそれらと同様に構成することができる。また、第１導電膜１２１及び第２導電膜１２の一方が電源に接続され、他方がグラウンドに接続される。
【０１２７】
それゆえ、例えば、第１導電膜１２１が電源に接続され、第２導電膜１２がグラウンドに接続された場合には、ロジック回路部１１２及びアナログ回路部１１３の各電源端子が第１ビア電極部１１８を介して、第１導電膜１２１に電気的に接続される。また、この場合、ロジック回路部１１２及びアナログ回路部１１３の各接地端子は、第２ビア電極部１１９を介して、第２導電膜１２に電気的に接続される。また、逆に、例えば、第１導電膜１２１がグラウンドに接続され、第２導電膜１２が電源に接続された場合には、ロジック回路部１１２及びアナログ回路部１１３の各電源端子が第２ビア電極部１１９を介して、第２導電膜１２に電気的に接続される。また、この場合、ロジック回路部１１２及びアナログ回路部１１３の各接地端子は、第１ビア電極部１１８を介して、第１導電膜１２１に電気的に接続される。
【０１２８】
また、この例では、第１導電膜１２１は、図１５Ａに示すように、複数のパッチ電極部１２１ａと、複数のブランチ電極部１２１ｂとで構成される。図１５Ａに示す例では、第１導電膜１２１に、２５個のパッチ電極部１２１ａを設け、該２５個のパッチ電極部１２１ａを５行×５列の形態でかつ等間隔で配置する。なお、各パッチ電極部１２１ａの面形状は正方形とする。
【０１２９】
また、図１５Ａに示す例では、パッチ電極部１２１ａ毎に２つのブランチ電極部１２１ｂを設ける。なお、各ブランチ電極部１２１ｂの面形状は正方形とする。
【０１３０】
２つのブランチ電極部１２１ｂのうち、一方のブランチ電極部１２１ｂは、対応するパッチ電極部１２１ａの所定の角部（図１５Ａに示す例では右上の角部）に設けられる。この一方のブランチ電極部１２１ｂにより、行方向に隣り合う２つのパッチ電極部１２１ａが電気的に接続される。また、他方のブランチ電極部１２１ｂは、対応するパッチ電極部１２１ａの対角方向において、一方のブランチ電極部１２１ｂが設けられた角部と対向する角部（図１５Ａに示す例では左下の角部）に設けられる。この他方のブランチ電極部１２１ｂにより、列方向に隣り合う２つのパッチ電極部１２１ａが電気的に接続される。なお、図１５Ｂでは、ロジック回路部１１２及びアナログ回路部１１３と、第１導電膜１２１及び第２導電膜１２との接続関係を明確にするため、ｄ−ｄ断面上において、薄膜部材１２０の両端部に位置するパッチ電極部１２１ａの図示は省略する。
【０１３１】
上述した応用例１の電子機器１１０においても、高誘電率でありかつ膜厚の薄い無機誘電膜を含むＡＩ−ＥＢＧ構造を備えた薄膜部材１２０を電子部品の搭載面全体に渡って設けることができる。それゆえ、この例の電子機器１１０では、ＥＢＧ構造の小型化、及び、減衰帯域の拡大の両方を図ることができる。
【０１３２】
また、この例の電子機器１１０では、ノイズ発生源となるロジック回路部１１２と、そのノイズの影響を受けるアナログ回路部１１３との間に、ＡＩ−ＥＢＧ構造を備えた薄膜部材１２０を設けた構成となる。それゆえ、この例では、低周波数域から高周波数域のより広い範囲に渡って、ロジック回路部１１２（ノイズ発生源となる半導体装置）及びアナログ回路部１１３（ノイズの影響を受ける半導体装置）間のノイズ伝搬を抑制することができる。すなわち、この例では、ＡＩ−ＥＢＧ構造を備えた薄膜部材１２０はノイズ伝搬の除去フィルタとして作用する。
【０１３３】
なお、この例では、ノイズ発生源となる半導体装置（第１半導体回路部）として、ロジック回路部１１２を例に挙げ、該ノイズの影響を受ける半導体装置（第２半導体回路部）としてアナログ回路部１１３を例に挙げ説明したが、本開示はこれに限定されない。本開示の上記技術は、任意のノイズ発生源となる半導体装置及び該ノイズの影響を受ける任意の半導体装置を多層配線基板上に実装する際にも適用可能であり、同様の効果が得られる。
【０１３４】
［応用例２］
応用例２では、上述した実施形態、実施例及び各種変形例の多層配線基板上に、電子部品としてシングルエンドの高速配線を実装した電子機器の例を説明する。
【０１３５】
図１６、並びに、図１７Ａ及び１７Ｂに、応用例２の電子機器で用いる回路基板の概略構成を示す。なお、図１６は、応用例２における回路基板の斜視図であり、図１７Ａは、この例の回路基板の上面（平面）図であり、図１７Ｂは、図１７Ａ中のｅ−ｅ断面図である。また、図１６、並びに、図１７Ａ及び１７Ｂに示すこの例の電子機器１３０において、図１５Ａ及び１５Ｂに示す上記応用例１の電子機器１１０と同様の構成には、同じ符号を付して示す。
【０１３６】
電子機器１３０は、図１７Ｂに示すように、多層配線基板１３１と、シングルエンドの高速配線１３２とを備える。多層配線基板１３１は、薄膜部材１２０と、薄膜部材１２０及び高速配線１３２間に設けられた第１層間絶縁膜１３３及び第２層間絶縁膜１３４とを備える。なお、この例の薄膜部材１２０は、上記応用例１で用いた薄膜部材（図１５Ａ及び１５Ｂ）と同様であるので、ここでは、薄膜部材１２０の説明は省略する。
【０１３７】
この例の電子機器１３０では、図１６及び図１７Ａに示すように、面形状が正方形の電子機器１３０の略中央付近において、電子機器１３０の所定の辺部の延在方向（図１７Ａでは上下方向）に沿って高速配線１３２が延在して設けられる。また、高速配線１３２は、第１高速配線部１３２ａ、第２高速配線部１３２ｂ及び第３高速配線部１３２ｃで構成される。
【０１３８】
第１高速配線部１３２ａ及び第３高速配線部１３２ｃは、第１層間絶縁膜１３３を間に挟んで、薄膜部材１２０の第１導電膜１２１上に設けられ、第２高速配線部１３２ｂは、第２層間絶縁膜１３４を間に挟んで、第２導電膜１２上に設けられる。そして、第２高速配線部１３２ｂの一方の端部は、一方のビア１３５を介して第１高速配線部１３２ａの一方の端部に接続され、第２高速配線部１３２ｂの他方の端部は、他方のビア１３６を介して第３高速配線部１３２ｃの一方の端部に接続される。
【０１３９】
上述した応用例２の電子機器１３０においても、高誘電率でありかつ膜厚の薄い無機誘電膜を含むＡＩ−ＥＢＧ構造を備えた薄膜部材１２０を電子部品の搭載面全体に渡って設けることができる。それゆえ、この例の電子機器１３０では、ＥＢＧ構造の小型化、及び、減衰帯域の拡大の両方を図ることができる。
【０１４０】
また、この例のように、薄膜部材１２０（多層配線基板）上にシングルエンドの高速配線１３２を設けた場合、高速配線１３２は、パッチ電極部１２１ａ上の領域だけでなく、互いに隣り合う２つのパッチ電極部１２１ａ間の領域１３７上にも形成される。この場合、高速配線１３２に流れる高速信号に対する特性インピーダンスは、互いに隣り合う２つのパッチ電極部１２１ａ間の領域１３７上において不連続になるので、該領域１３７上において高速信号が反射する可能性がある。
【０１４１】
しかしながら、本開示技術の提案者らの検証実験によれば、図１７Ａ及び１７Ｂに示す構成の電子機器１３０では、互いに隣り合う２つのパッチ電極部１２１ａ間の領域１３７上において、高速信号の反射が十分抑制されることが確認された。すなわち、上述した実施形態、実施例及び各種変形例の多層配線基板上に、シングルエンドの高速配線を実装しても、高速信号の品質を維持することができることが分かった。これは、ＡＩ−ＥＢＧ構造を構成する無機誘電膜１０の膜厚を十分薄くすることに起因するものと考えられる。
【０１４２】
なお、上記応用例１では、多層配線基板上に、電子部品としてロジック回路部及びアナログ回路部を実装する例を説明し、上記応用例２では、多層配線基板上に、電子部品としてシングルエンドの高速配線を実装する例を説明したが、本開示は、これに限定されない。上述した本開示技術は、例えば、電子部品としてロジック回路部、アナログ回路部及び高速配線を多層配線基板上に一緒に実装するような回路基板（電子機器）にも適用可能である。さらに、本開示技術は、上記応用例１及び２で説明した電子部品だけでなく、他の電子部品を一緒に多層配線基板上に実装するような回路基板（電子機器）にも適用可能である。
【０１４３】
［応用例３］
応用例３では、上記応用例１と同様に、本開示に係る薄膜部材を備える多層配線基板上に、ノイズ発生源となる回路と、該回路から発生するノイズの影響を受ける回路とが実装された電子機器の例を説明する。なお、応用例３では、多層配線基板をインターポーザ基板とし、薄膜部材には、ＡＩ−ＥＢＧ機能だけでなく、デカップリングキャパシタ機能も設けた例を説明する。
【０１４４】
（１）電子機器及び多層配線基板の構成
まず、図１８及び１９を参照しながら、応用例３の電子機器で用いる回路基板（インターポーザ基板）の概略構成を説明する。図１８は、応用例３の電子機器で用いる回路基板（インターポーザ基板）の概略構成断面図である。また、図１９は、応用例３で用いる薄膜部材の第１導電膜側から見た概略平面図であり、図１９には、薄膜部材（多層配線基）上に実装される各種回路の配置位置も示す。なお、図１９中のｆ−ｆ断面図が図１８に対応する。
【０１４５】
応用例３の電子機器１４０は、図１８に示すように、多層配線基板１４１（インターポーザ基板）と、多層配線基板１４１上に実装された、第１回路１４２（第１半導体回路部）及び第２回路１４３（第２半導体回路部）とを備える。
【０１４６】
多層配線基板１４１は、図１８に示すように、薄膜部材１５０と、第１層間絶縁膜１５４と、第１配線層１５５と、第２層間絶縁膜１５６と、第２配線層１５７と、第３層間絶縁膜１５８と、第３配線層１５９とを備える。さらに、多層配線基板１４１は、その厚さ方向に隣り合う２つの電極膜間を電気的に接続するビア電極部１６０（縦孔電極部）を有する。具体的には、第１配線層１５５及び薄膜部材１５０の導電膜間、第２配線層１５７及び薄膜部材１５０の導電膜間、並びに、第２配線層１５７及び第３配線層１５９間のそれぞれに、ビア電極部１６０が設けられる。
【０１４７】
この例の多層配線基板１４１では、薄膜部材１５０の第１導電膜１５２上に、第１層間絶縁膜１５４及び第１配線層１５５が、この順で積層される。また、この例では、薄膜部材１５０の第２導電膜１５３上に、第２層間絶縁膜１５６、第２配線層１５７、第３層間絶縁膜１５８及び第３配線層１５９が、この順で積層される。
【０１４８】
なお、この例の多層配線基板１４１は、従来の有機プリント配線基板と同様に、ビルトアップ工法で作製される。そして、この例では、上記実施形態と同様に、ビルトアップ工法のプロセス途中で、別途作製した薄膜部材１５０を層間絶縁膜上に積層して、多層配線基板１４１を作製する。
【０１４９】
薄膜部材１５０は、無機誘電膜１５１と、無機誘電膜１５１の一方（第１層間絶縁膜１５４側）の表面上に設けられた第１導電膜１５２と、無機誘電膜１５１の他方の表面上に設けられた第２導電膜１５３とを有する。なお、この例では、第１導電膜１５２が電源に接続され、第２導電膜１５３がグラウンドに接続される例を説明するが、本開示はこれに限定されず、第１導電膜１５２がグラウンドに接続され、第２導電膜１５３が電源に接続されていてもよい。
【０１５０】
薄膜部材１５０には、図１９に示すように、ＡＩ−ＥＢＧ構造部１５０ａと、２つのデカップリングキャパシタ部１５０ｂが設けられる。そして、この例では、２つのデカップリングキャパシタ部１５０ｂは、それぞれ、第１回路１４２及び第２回路１４３の実装領域に設けられ、ＡＩ−ＥＢＧ構造部１５０ａは、各デカップリングキャパシタ部１５０ｂの周囲を取り囲むように設けられる。なお、薄膜部材１５０を構成する各導電膜及び無機誘電膜１５１の構成については後で説明する。
【０１５１】
第１配線層１５５、第２配線層１５７及び第３配線層１５９のそれぞれは、所定の配線パターンで形成され、各配線層には、所定パターンの配線電極部が複数設けられる。また、第３配線層１５９は、インターポーザ基板の取り出し電極として機能する。
【０１５２】
（２）第１導電膜、第２導電膜及び無機誘電膜の構成
ここで、薄膜部材１５０を構成する各導電膜及び無機誘電膜１５１の構成を、図２０〜２２を参照しながら説明する。なお、図２０は、第１導電膜１５２の概略平面図であり、図２１は、無機誘電膜１５１の概略平面図であり、図２２は、第２導電膜１５３の概略平面図である。
【０１５３】
第１導電膜１５２は、図２０に示すように、パッチ電極部１５２ｂ及びブランチ電極部１５２ｃからなるＥＢＧ電極部１５２ａ（ＥＢＧ構造に対応する所定パターン）と、２つのプレーン電極部１５２ｄとを有する。ＥＢＧ電極部１５２ａは、薄膜部材１５０のＡＩ−ＥＢＧ構造部１５０ａに対応する領域に設けられ、２つのプレーン電極部１５２ｄは、薄膜部材１５０の２つのデカップリングキャパシタ部１５０ｂに対応する領域にそれぞれ設けられる。すなわち、２つのプレーン電極部１５２ｄのうち、一方（図２０では右側のプレーン電極部１５２ｄ）の領域上には第１回路１４２が実装（配置）され、他方（図２０では左側のプレーン電極部１５２ｄ）の領域上には第２回路１４３が実装される。
【０１５４】
また、ＥＢＧ電極部１５２ａは、各プレーン電極部１５２ｄの周囲を取り囲むように設けられる。具体的には、図２０に示すように、薄膜部材１５０の外周端部の領域、及び、２つのプレーン電極部１５２ｄ間の領域にＥＢＧ電極部１５２ａを設ける。なお、この例では、ＥＢＧ電極部１５２ａは、２つのプレーン電極部１５２ｄと電気的に接続される。
【０１５５】
各プレーン電極部１５２ｄ（デカップリングキャパシタを構成する電極パターン部）には、対応する回路の後述する電源ピンが電気的に接続される。また、各プレーン電極部１５２ｄにおいて、対応する回路の後述する接地ピン及び機能ピンの配置位置には、それぞれ貫通孔１５２ｅ（開口部）が設けられる。各貫通孔１５２ｅには、対応するビア電極部１６０が配置されるので、該ビア電極部１６０と、第１導電膜１５２との間の電気的な非接触状態を維持するために、各貫通孔１５２ｅの径は、ビア電極部１６０の径より大きな値に設定される。
【０１５６】
無機誘電膜１５１は、図２１に示すように、複数の貫通孔１５１ａ（開口部）を有する。この複数の貫通孔１５１ａは、多層配線基板１４１上に実装される各回路の後述する電源ピン、接地ピン及び機能ピンの配置位置にそれぞれ設けられる。また、各貫通孔１５１ａには、対応するビア電極部１６０が配置されるので、各貫通孔１５１ａの径は、ビア電極部１６０の径以上の値に設定される。なお、この例の無機誘電膜１５１において、多層配線基板１４１上に実装される各回路の配置領域に複数の貫通孔１５１ａを設けたこと以外の構成は、上記実施形態の無機誘電膜１０と同様に構成することができる。
【０１５７】
第２導電膜１５３は、図２２に示すように、略プレーン状の電極膜で構成され、電極部１５３ａと、複数のパッド部１５３ｂとを有する。電極部１５３ａには、多層配線基板１４１上に実装される各回路の後述する接地ピンが電気的に接続される。さらに、電極部１５３ａにおいて、多層配線基板１４１上に実装される各回路の後述する電源ピンの配置位置には、貫通孔１５３ｃ（開口部）が設けられる。また、各パッド部１５３ｂは、多層配線基板１４１上に実装される回路の後述する機能ピンの配置位置に設けられる。
【０１５８】
すなわち、第１導電膜１５２のプレーン電極部１５２ｄの形成領域と対向する第２導電膜１５３の領域（図２２中の破線で囲まれた領域）には、複数のパッド部１５３ｂと、複数の貫通孔１５３ｃとが形成される。なお、各貫通孔１５３ｃには、対応するビア電極部１６０が配置されるので、該ビア電極部１６０と、第２導電膜１５３との間の電気的な非接触状態を維持するために、各貫通孔１５３ｃの径は、ビア電極部１６０の径より大きな値に設定される。
【０１５９】
ここで、図２３に、パッド部１５３ｂの拡大平面図を示す。パッド部１５３ｂは、第２導電膜１５３と同じ材料で形成された導電膜で構成される。そして、パッド部１５３ｂは、電極部１５３ａにおいて、機能ピンの配置位置に形成された貫通孔１５３ｄ（開口部）内に設けられ、かつ、電極部１５３ａとは接触しないように設けられる。
【０１６０】
なお、この例では、第１導電膜１５２内の機能ピンの配置位置に対応する領域に貫通孔を設け、かつ、第２導電膜１５３内の機能ピンの配置位置に対応する領域にパッド部を設ける例を説明したが、本開示はこれに限定されない。例えば、第１導電膜１５２内の機能ピンの配置位置に対応する領域にパッド部を設け、かつ、第２導電膜１５３内の機能ピンの配置位置に対応する領域に貫通孔を設けてもよい。また、例えば、第１導電膜１５２及び第２導電膜１５３の両方において、機能ピンの配置位置に対応する各領域に貫通孔をそれぞれ設けてもよい。
【０１６１】
上述のように、この例の電子機器１４０では、多層配線基板１４１上に実装される各回路の電源ピンが第１導電膜１５２を介して電源に接続され、各回路の接地ピンが第２導電膜１５３を介してグラウンドに接続される。それゆえ、薄膜部材１５０において、電源ピン及び接地ピンが接続される領域（回路直下の領域：図１９中の微小容量キャパシタ部１５０ｃ）には、第１導電膜１５２及び第２導電膜１５３間に、微小容量のキャパシタが形成される。そして、このキャパシタは高周波数帯域のデカップリングキャパシタとして機能する。
【０１６２】
また、この例では、各プレーン電極部１５２ｄは、電源ピン及び接地ピン間の寸法より十分大きな寸法で形成されるので、各プレーン電極部１５２ｄの形成領域全体では、第１導電膜１５２及び第２導電膜１５３間に大容量のキャパシタが形成される。それゆえ、各プレーン電極部１５２ｄの形成領域全体で形成されるキャパシタは、低周波数帯域のデカップリングキャパシタとして機能する。
【０１６３】
なお、この例では、プレーン電極部１５２ｄ（デカップリングキャパシタ部１５０ｂ）の形成領域の面積を、該領域上に実装される回路の面積より大きくする例を説明したが、本開示はこれに限定されない。プレーン電極部１５２ｄ（デカップリングキャパシタ部１５０ｂ）の形成領域の面積を、該領域上に実装される回路の面積以下の面積にしてもよい。また、プレーン電極部１５２ｄ（デカップリングキャパシタ部１５０ｂ）を、電源ピン及び接地ピンの接続領域付近のみに設けてもよい。
【０１６４】
（３）第１及び第２回路の構成及び配線形態
次に、第１回路１４２及び第２回路１４３の構成、並びに、各回路及び多層配線基板１４１間の電気的な接続形態（配線形態）を、図１８及び１９を参照しながら説明する。
【０１６５】
第１回路１４２は、ノイズの発生源となる例えばデジタル回路等の回路（ＬＳＩ：Large-Scale Integration）であり、第２回路１４３は、第１回路１４２から発生するノイズの影響を受ける例えば高周波アナログ回路等の回路（ＬＳＩ）である。また、各回路は、薄膜部材１５０の第１導電膜１５２上において、対応するデカップリングキャパシタ部１５０ｂの領域上に実装される。
【０１６６】
第１回路１４２は、複数の電源ピン１４２ａ、複数の接地ピン１４２ｂ及び複数の機能ピン１４２ｃ（例えばＩ／Ｏ（Input/Output）ピン等）を有する。この例では、図１９に示すように、６個の電源ピン１４２ａ、６個の接地ピン１４２ｂ及び１３個の機能ピン１４２ｃ（合計２５個のピン）を設け、これらのピンを５×５の形態で所定の配置パターンで配列する。例えば、図１９中のｆ−ｆ断面線（一点鎖線）上では、第２回路１４３側から、接地ピン１４２ｂ、電源ピン１４２ａ、機能ピン１４２ｃ、接地ピン１４２ｂ及び電源ピン１４２ａが、この順で一列にかつ等間隔で配置される。なお、第１回路１４２の各ピンの個数及び配置構成は、これに限定されず、任意に設定することができる。
【０１６７】
第１回路１４２の電源ピン１４２ａは、図１８に示すように、第１配線層１５５の所定の配線電極部に接続され、該配線電極部は、第１層間絶縁膜１５４を貫通するビア電極部１６０を介して、薄膜部材１５０の第１導電膜１５２に接続される。また、薄膜部材１５０の第１導電膜１５２は、無機誘電膜１５１及び第２層間絶縁膜１５６を貫通するビア電極部１６０を介して、第２配線層１５７の所定の配線電極部に接続される。
【０１６８】
なお、第１導電膜１５２及び第２配線層１５７間を接続するビア電極部１６０は、第２導電膜１５３と接触しないように第２導電膜１５３の貫通孔１５３ｃ内に配置される。これにより、第１回路１４２の電源ピン１４２ａと薄膜部材１５０の第２導電膜１５３との間の電気的な非接触状態が維持される。
【０１６９】
そして、ビア電極部１６０を介して第１導電膜１５２と接続された第２配線層１５７の所定の配線電極部は、第３層間絶縁膜１５８を貫通するビア電極部１６０を介して、第３配線層１５９の所定の配線電極部に接続される。この結果、第１回路１４２の電源ピン１４２ａは、第３配線層１５９の対応する配線電極部（インターポーザ基板の電源取り出し電極部）に電気的に接続される。
【０１７０】
第１回路１４２の接地ピン１４２ｂは、図１８に示すように、第１配線層１５５の所定の配線電極部に接続される。次いで、第１配線層１５５の該配線電極部は、第１層間絶縁膜１５４及び無機誘電膜１５１を貫通するビア電極部１６０を介して、薄膜部材１５０の第２導電膜１５３の電極部１５３ａに接続される。
【０１７１】
なお、第１配線層１５５及び第２導電膜１５３の電極部１５３ａ間を接続するビア電極部１６０は、第１導電膜１５２と接触しないように第１導電膜１５２の貫通孔１５２ｅ内に配置される。これにより、第１回路１４２の接地ピン１４２ｂと薄膜部材１５０の第１導電膜１５２との間の電気的な非接触状態が維持される。
【０１７２】
また、第２導電膜１５３の電極部１５３ａは、第２層間絶縁膜１５６を貫通するビア電極部１６０を介して、第２配線層１５７の所定の配線電極部に接続される。そして、第２配線層１５７の該配線電極部は、第３層間絶縁膜１５８を貫通するビア電極部１６０を介して、第３配線層１５９の所定の配線電極部に接続される。この結果、第１回路１４２の接地ピン１４２ｂは、第３配線層１５９の対応する配線電極部（インターポーザ基板のグラウンド取り出し電極部）に電気的に接続される。
【０１７３】
また、第１回路１４２の機能ピン１４２ｃは、図１８に示すように、第１配線層１５５の所定の配線電極部に接続される。次いで、第１配線層１５５の該配線電極部は、第１層間絶縁膜１５４及び無機誘電膜１５１を貫通するビア電極部１６０を介して、薄膜部材１５０の第２導電膜１５３のパッド部１５３ｂに接続される。
【０１７４】
なお、第１配線層１５５及び第２導電膜１５３のパッド部１５３ｂ間を接続するビア電極部１６０は、第１導電膜１５２と接触しないように第１導電膜１５２の貫通孔１５２ｅ内に配置される。これにより、第１回路１４２の機能ピン１４２ｃと、薄膜部材１５０の第１導電膜１５２（電源配線）及び第２導電膜１５３（グラウンド配線）との間の電気的な非接触状態が維持される。
【０１７５】
また、第２導電膜１５３のパッド部１５３ｂは、第２層間絶縁膜１５６を貫通するビア電極部１６０を介して、第２配線層１５７の所定の配線電極部に接続される。そして、第２配線層１５７の該配線電極部は、第３層間絶縁膜１５８を貫通するビア電極部１６０を介して、第３配線層１５９の所定の配線電極部に接続される。この結果、第１回路１４２の機能ピン１４２ｃは、第３配線層１５９の対応する配線電極部（インターポーザ基板の信号取り出し電極部）に電気的に接続される。
【０１７６】
一方、第２回路１４３は、電源ピン１４３ａ、接地ピン１４３ｂ及び機能ピン１４３ｃを有する。この例では、図１９に示すように、第２回路１４３の電源ピン１４３ａ、接地ピン１４３ｂ及び機能ピン１４３ｃをそれぞれ１個ずつ設け、これらのピンを第１回路１４２と第２回路１４３との対向方向（ｆ−ｆ断面線（一点鎖線）に沿う方向）に沿って配置する。具体的には、第１回路１４２と第２回路１４３との対向方向において、第１回路１４２側から、接地ピン１４３ｂ、電源ピン１４３ａ及び機能ピン１４３ｃをこの順で一列にかつ等間隔で配置する。なお、第２回路１４３の各ピンの個数及び配置構成は、これに限定されず、任意に設定することができる。
【０１７７】
また、第２回路１４３の電源ピン１４３ａ、接地ピン１４３ｂ及び機能ピン１４３ｃと、第３配線層１５９の対応する各配線電極部（インターポーザ基板の取り出し電極部）との間の接続形態（配線形態）は、上述した第１回路１４２のそれと同様である。
【０１７８】
上述した応用例３の電子機器１４０においても、高誘電率でありかつ膜厚の薄い無機誘電膜を含むＡＩ−ＥＢＧ構造を備えた薄膜部材１５０を電子部品の搭載面全体に渡って設けることができる。それゆえ、この例の電子機器１４０においても、ＥＢＧ構造の小型化、及び、減衰帯域の拡大の両方を図ることができる。
【０１７９】
また、この例の電子機器１４０では、ノイズ発生源となる第１回路１４２と、そのノイズの影響を受ける第２回路１４３との間に、ＥＢＧ構造が設けられる。それゆえ、低周波数域から高周波数域のより広い範囲に渡って、第１回路１４２から第２回路１４３に放射されるノイズ（図１８中のノイズＮ１）の伝搬を抑制することができる。さらに、この例では、多層配線基板１４１の外周端部の領域にＥＢＧ構造が設けられる。それゆえ、第１回路１４２から外部に放射されるノイズ（図１８中のノイズＮ２）の伝搬（電磁放射）を抑制することができるとともに、外部から、第２回路１４３に侵入する外部ノイズ（図１８中のノイズＮ３）の伝搬も抑制することができる。
【０１８０】
また、この例の電子機器１４０では、多層配線基板１４１において、各回路の実装領域にデカップリングキャパシタ部１５０ｂを設けるので、各回路の電源安定化を図ることができる。また、デカップリングキャパシタ部１５０ｂには、上述のように、比較的、大容量のキャパシタが形成されるので、該キャパシタは、第１回路１４２から発生するノイズに対して低周波数域のノイズ成分を抑制するノイズフィルタとしても作用する。それゆえ、この例の薄膜部材１５０の構成では、低周波数域のノイズをより一層抑制することができる。
【０１８１】
［応用例４］
応用例４では、上記応用例１と同様に、本開示に係る薄膜部材を備える多層配線基板上に、ノイズ発生源となる回路と、該回路から発生するノイズの影響を受ける回路とが実装された電子機器の例を説明する。なお、応用例４では、多層配線基板をマザー基板とし、薄膜部材には、ＡＩ−ＥＢＧ機能だけでなく、デカップリングキャパシタ機能も設けた例を説明する。
【０１８２】
（１）電子機器の構成
まず、図２４を参照しながら、応用例４の電子機器の概略構成を説明する。図２４は、応用例４の電子機器で用いる回路基板（マザー基板）付近の概略構成断面図である。なお、図２４に示すこの例の電子機器１７０において、図１８に示す応用例３の電子機器１４０と同様の構成には、同じ符号を付して示す。
【０１８３】
応用例４の電子機器１７０は、多層配線基板１７１（マザー基板）と、多層配線基板１７１上に実装された、第１回路１４２（第１半導体回路部）、第２回路１４３（第２半導体回路部）、ＤＣ／ＤＣコンバータ１７２及びバルクＣ回路１７３とを備える。そして、各回路は、多層配線基板１７１内に設けられた電源配線１７４及びグラウンド配線１７５に接続される。また、図２４では、説明を簡略化するため、多層配線基板１７１に含まれるＥＢＧ構造を備える薄膜部材の図示は省略する。
【０１８４】
なお、バルクＣ回路１７３は、ＤＣ／ＤＣコンバータ１７２が多層配線基板１７１上の各種回路に電源供給を行う際に、その電源供給をより安定に行うために設けられる回路である。特に、バルクＣ回路１７３は、低周波数帯域における電源供給の安定化を図るために設けられる。なお、この例では、高周波数帯域における電源供給の安定化作用は、薄膜部材内に設けられたデカップリングキャパシタ部により得ることができる。ただし、本開示はこれに限定されず、高周波数帯域における電源供給の安定化作用を得るためのデカップリングキャパシタ回路を、別途、多層配線基板１７１に設けてもよい。
【０１８５】
（２）多層配線基板の構成
次に、多層配線基板１７１の構成を、図２５を参照しながら、より詳細に説明する。なお、図２５は、図２４中の破線で囲まれた領域の拡大断面図である。
【０１８６】
また、図２５では、説明を簡略化するため、各回路の電源ピン及び接地ピン、並びに、これらのピンと多層配線基板１７１内の各種電極膜との間の接続形態のみを示す。それゆえ、図２５では、各回路の機能ピン、並びに、機能ピンと多層配線基板１７１内の各種電極膜との間の接続形態の図示は省略する。なお、この例における、各回路の機能ピンと多層配線基板１７１内の各種電極膜との間の接続形態は、上記応用例３の接続形態と同様に構成することができる。
【０１８７】
多層配線基板１７１は、薄膜部材１８０と、コア層１９０と、第１層間絶縁膜１９１と、第２層間絶縁膜１９２と、第１配線層１９３と、第３層間絶縁膜１９４と、第２配線層１９５と、第１ソルダーレジスト層１９６とを備える。また、多層配線基板１７１は、第４層間絶縁膜１９７と、第３配線層１９８と、第５層間絶縁膜１９９と、第４配線層２００と、第６層間絶縁膜２０１と、第５配線層２０２と、第２ソルダーレジスト層２０３とを備える。さらに、多層配線基板１７１は、その厚さ方向に隣り合う２つの電極膜間を電気的に接続するビア電極部２０４ａ，２０４ｂ（縦孔電極部）を備える。
【０１８８】
この例の多層配線基板１７１では、コア層１９０の一方の面上に、第１層間絶縁膜１９１、薄膜部材１８０、第２層間絶縁膜１９２、第１配線層１９３、第３層間絶縁膜１９４、第２配線層１９５及び第１ソルダーレジスト層１９６が、この順で積層される。また、多層配線基板１７１では、コア層１９０の他方の面上に、第４層間絶縁膜１９７、第３配線層１９８、第５層間絶縁膜１９９、第４配線層２００、第６層間絶縁膜２０１、第５配線層２０２及び第２ソルダーレジスト層２０３がこの順で積層される。
【０１８９】
なお、この例の多層配線基板１７１は、従来の有機プリント配線基板と同様に、ビルトアップ工法で作製される。そして、この例では、ビルトアップ工法のプロセス途中で、別途作製した薄膜部材１８０を第１層間絶縁膜１９１上に積層して、多層配線基板１７１を作製する。
【０１９０】
薄膜部材１８０は、無機誘電膜１８１と、無機誘電膜１８１の一方（第２層間絶縁膜１９２側）の表面上に設けられた第１導電膜１８２と、無機誘電膜１８１の他方の表面上に設けられた第２導電膜１８３とを有する。この例の薄膜部材１８０の構成は、上記応用例３の薄膜部材１５０の構成と同様であるので、ここでは、薄膜部材１８０の構成の説明は省略する。
【０１９１】
なお、この例では、上記応用例３と同様に、薄膜部材１８０の各回路の実装領域に対応する領域にはデカップリングキャパシタ部１８０ｂを設ける。また、この例では、上記応用例３と同様に、薄膜部材１８０のデカップリングキャパシタ部１８０ｂの周囲、及び、多層配線基板１７１の外周端部領域には、ＡＩ−ＥＢＧ構造部１８０ａを設ける。さらに、この例では、第１導電膜１８２が電源に接続され、第２導電膜１８３がグラウンドに接続される例を説明するが、本開示はこれに限定されず、第１導電膜１８２がグラウンドに接続され、第２導電膜１８３が電源に接続されていてもよい。
【０１９２】
また、この例では、第１配線層１９３、第２配線層１９５、第３配線層１９８及び第４配線層２００のそれぞれは、所定の配線パターンで形成され、各配線層には、所定パターンの配線電極部が複数設けられる。さらに、第５配線層２０２は、多層配線基板１７１の全面に渡って形成されたプレーン状の導電膜で構成される。
【０１９３】
（３）第１及び第２回路の構成及び配線形態
次に、多層配線基板１７１と、第１回路１４２及び第２回路１４３との間の電気的な接続形態（配線形態）を、図２５を参照しながら説明する。なお、第１回路１４２は、上記応用例３と同様に、ノイズの発生源となる例えばデジタル回路等の回路（ＬＳＩ）であり、第２回路１４３は、第１回路１４２から発生するノイズの影響を受ける例えば高周波アナログ回路等の回路（ＬＳＩ）である。また、各回路は、図２５に示すように、薄膜部材１８０のデカップリングキャパシタ部１８０ｂの領域上に実装される。
【０１９４】
第１回路１４２の電源ピン１４２ａは、図２５に示すように、第２配線層１９５の所定の配線電極部に接続され、該配線電極部は、第３層間絶縁膜１９４を貫通するビア電極部２０４ａを介して、第１配線層１９３の所定の配線電極部に接続される。そして、第１配線層１９３の該配線電極部は、第２層間絶縁膜１９２を貫通するビア電極部２０４ｂを介して第１導電膜１８２に接続される。なお、該ビア電極部２０４ｂは、図２５に示すように、第２層間絶縁膜１９２、薄膜部材１８０、第１層間絶縁膜１９１、コア層１９０、第４層間絶縁膜１９７、第３配線層１９８及び第５層間絶縁膜１９９を貫通するように設けられる。それゆえ、薄膜部材１８０の第１導電膜１８２は、ビア電極部２０４ｂを介して、第３配線層１９８の所定の配線電極部、及び、第４配線層２００の所定の配線電極部に接続される。
【０１９５】
なお、第１導電膜１８２及び第４配線層２００間を接続するビア電極部２０４ｂは、第２導電膜１８３と接触しないように第２導電膜１８３の貫通孔内に配置される。これにより、第１回路１４２の電源ピン１４２ａと薄膜部材１８０の第２導電膜１８３との間の電気的な非接触状態が維持される。
【０１９６】
一方、第１回路１４２の接地ピン１４２ｂは、図２５に示すように、第２配線層１９５の所定の配線電極部に接続され、該配線電極部は、第３層間絶縁膜１９４を貫通するビア電極部２０４ａを介して、第１配線層１９３の所定の配線電極部に接続される。また、第１配線層１９３の該配線電極部は、ビア電極部２０４ｂを介して第２導電膜１８３（図示しないパッド部以外の電極部）に接続される。
【０１９７】
なお、第１配線層１９３及び第２導電膜１８３間を接続するビア電極部２０４ｂは、第１導電膜１８２と接触しないように第１導電膜１８２の貫通孔内に配置される。これにより、第１回路１４２の接地ピン１４２ｂと薄膜部材１８０の第１導電膜１８２との間の電気的な非接触状態が維持される。
【０１９８】
そして、第２導電膜１８３（図示しないパッド部以外の電極部）は、ビア電極部２０４ｂを介して、第３配線層１９８の所定の配線電極部、及び、第４配線層２００の所定の配線電極部に接続される。
【０１９９】
また、第２回路１４３の電源ピン１４３ａ及び接地ピン１４３ｂは、図２５に示すように、第１回路１４２の電源ピン１４２ａ及び接地ピン１４２ｂと同様に、ビア電極部２０４ａ，２０４ｂを介して、各種配線層に接続される。
【０２００】
上述した応用例４の電子機器１７０においても、高誘電率でありかつ膜厚の薄い無機誘電膜を含むＡＩ−ＥＢＧ構造を備えた薄膜部材１８０を電子部品の搭載面全体に渡って設けることができる。それゆえ、この例の電子機器１７０においても、ＥＢＧ構造の小型化、及び、減衰帯域の拡大の両方を図ることができる。
【０２０１】
また、この例の電子機器１７０では、上記応用例３と同様に、ＡＩ−ＥＢＧ機能だけでなく、デカップリングキャパシタ機能を備える薄膜部材１８０を多層配線基板１７１内に設ける。それゆえ、この例においても、上記応用例３と同様の効果が得られる。
【０２０２】
なお、上記応用例３及び４では、ノイズ発生源となる第１回路１４２（デジタル回路部）と、その影響を受ける第２回路１４３（アナログ回路部）とが互いに別個の回路チップである例を示したが、本開示はこれに限定されない。例えば、デジタル回路部及びアナログ回路部の両方を備える回路チップを実装する場合にも、本開示は適用可能である。この場合には、回路チップ内のデジタル回路部の形成領域及びアナログ回路部の形成領域のそれぞれに対応する薄膜部材の領域にデカップリングキャパシタ部を設ければよい。
【０２０３】
さらに、上記応用例３及び４では、ノイズ発生源となる回路部、及び、その影響を受ける回路部の両方の実装領域にデカップリングキャパシタ部を設ける例を説明したが、本開示はこれに限定されない。少なくとも一方の回路部の実装領域にデカップリングキャパシタ部が設けられていればよい。
【０２０４】
また、本開示は、以下のような構成を取ることもできる。
（１）
電子部品の実装面全体に渡って形成された無機誘電膜と、前記無機誘電膜の一方の面上全体に渡って形成され、かつ、少なくとも一部の領域に、所定のＥＢＧ構造に対応する所定パターンで配置された複数のパッチ電極部を含む第１導電膜と、前記無機誘電膜の他方の面上全体に渡って形成された第２導電膜とを有する薄膜部材を備える
配線基板。
（２）
前記第１導電膜が、前記複数のパッチ電極部と、互いに隣り合う２つの前記パッチ電極部を電気的に接続するブランチ電極部とを有する
（１）に記載の配線基板。
（３）
前記ＥＢＧ構造が、前記電子部品の実装面全体に渡って形成されている
（１）又は（２）に記載の配線基板。
（４）
前記第１導電膜が、前記電子部品の実装面の一部の領域に形成された前記複数のパッチ電極部と、前記電子部品の実装面の残りの領域に形成されたプレーン電極部とを含む
（１）又は（２）に記載の配線基板。
（５）
前記第１導電膜が、前記第１導電膜の所定領域に形成された、デカップリングキャパシタを構成する電極パターン部を有し、該電極パターン部が前記パッチ電極部と電気的に接続されている
（１）又は（２）に記載の配線基板。
（６）
前記複数のパッチ電極部が、前記薄膜部材の周辺端部に沿って配置されている
（４）又は（５）に記載の配線基板
（７）
前記無機誘電膜が、チタン酸バリウム、チタン酸ストロンチウム・バリウム、チタン酸ストロンチウム、及び、チタン酸ジルコン酸鉛のいずれかの材料で形成されている
（１）〜（６）のいずれか一項に記載の配線基板。
（８）
前記第１導電膜及び前記第２導電膜の一方が電源に接続され、他方がグラウンドに接続される
（１）〜（７）のいずれか一項に記載の配線基板。
（９）
さらに、前記パッチ電極部毎に設けられたビア電極部と、
前記ビア電極部上に設けられ、前記電子部品の実装面全体に渡って形成されたプレーン電極膜とを備え、
前記ビア電極部の一方の端部が対応する前記パッチ電極部に接続され、前記ビア電極部の他方の端部が前記プレーン電極膜に接続される
（１）〜（８）のいずれか一項に記載の配線基板。
（１０）
前記配線基板が、インターポーザ基板である
（１）〜（９）のいずれか一項に記載の配線基板。
（１１）
電子部品の実装面全体に渡って形成された無機誘電膜と、前記無機誘電膜の一方の面上全体に渡って形成され、かつ、少なくとも一部の領域に、所定のＥＢＧ構造に対応する所定パターンで配置された複数のパッチ電極部を含む第１導電膜と、前記無機誘電膜の他方の面上全体に渡って形成された第２導電膜とを有する薄膜部材を備える配線基板と、
前記配線基板上に実装された電子部品とを備える
電子機器。
（１２）
前記電子部品が、ノイズの発生源となる第１半導体回路部と、該ノイズの影響を受ける第２半導体回路部とを含み、前記第１半導体回路部及び前記第２半導体回路部が、前記第１導電膜及び前記第２導電膜の一方を介して電源に接続され、かつ、前記第１導電膜及び前記第２導電膜の他方を介してグラウンドに接続される
（１１）に記載の電子機器。
（１３）
前記第１導電膜が、前記第１半導体回路部及び前記第２半導体回路部の少なくとも一方の実装領域に対応する所定領域の一部に形成された、デカップリングキャパシタを構成する電極パターン部を有し、該電極パターン部が前記パッチ電極部と電気的に接続されている
（１２）に記載の電子機器。
（１４）
前記第１半導体回路部が、デジタル回路部であり、前記第２半導体回路部がアナログ回路部である
（１２）又は（１３）に記載の電子機器。
（１５）
前記電子部品が、シングルエンドの高速配線を含み、前記高速配線の一部が、複数の前記パッチ電極部の形成領域上に設けられている
（１１）〜（１４）のいずれか一項に記載の電子機器。
【符号の説明】
【０２０５】
１，５０，７０，８０，９０，１００，１１１，１４１，１７１…多層配線基板、１ａ，１ｂ，５２，５３…ポート、２，５１，７１ａ，８１，９１，１０１，１２０，１５０，１８０…薄膜部材、３，１３２…第１層間絶縁膜、４…第１配線膜、５，１３３…第２層間絶縁膜、６…第２配線膜、１０，１５１…無機誘電膜、１１，５４，７２，８２，９２，１０２，１２１，１５２…第１導電膜、１１ａ，５４ａ，７２ａ，１０２ａ，１２１ａ…パッチ電極部、１１ｂ，５４ｂ，１０２ｂ，１２１ｂ…ブランチ電極部、１２，１５３…第２導電膜、７１…フィルタ構造部、７３…ビア電極部、７４…プレーン電極膜、７５…第３層間絶縁膜、８３，９３…ＥＢＧ構造電極部、８４，９４…プレーン電極部、１１０，１３０，１４０，１７０…電子機器、１１２…ロジック回路部、１１３…アナログ回路部、１１８…第１ビア電極部、１１９…第２ビア電極部、１３１…高速配線、１３１ａ…第１高速配線部、１３１ｂ…第２高速配線部、１３１ｃ…第３高速配線部、１３４，１３５…ビア、１４２…第１回路、１４２ａ，１４３ａ…電源ピン、１４２ｂ，１４３ｂ…接地ピン、１４３ｃ，１４３ｃ…機能ピン、１４３…第２回路、１５０ａ，１８０ａ…ＡＩ−ＥＢＧ構造部、１５０ｂ，１８０ｂ…デカップリングキャパシタ部、１５１ａ，１５２ｅ，１５３ｃ，１５３ｄ…貫通孔、１５２ａ…ＥＢＧ電極部、１５２ｂ…パッチ電極部、１５２ｃ…ブランチ電極部、１５２ｄ…プレーン電極部、１５３ａ…電極部、１５３ｂ…パッド部、１７４…電源配線、１７５…グラウンド配線、コア層…１９０
【図１】
2013232613.tif 000004
【図２】
2013232613.tif 000005
【図３】
2013232613.tif 000006
【図４】
2013232613.tif 000007
【図５】
2013232613.tif 000008
【図６】
2013232613.tif 000009
【図７】
2013232613.tif 000010
【図８】
2013232613.tif 000011
【図９】
2013232613.tif 000012
【図１０】
2013232613.tif 000013
【図１１】
2013232613.tif 000014
【図１２】
2013232613.tif 000015
【図１３】
2013232613.tif 000016
【図１４】
2013232613.tif 000017
【図１５】
2013232613.tif 000018
【図１６】
2013232613.tif 000019
【図１７】
2013232613.tif 000020
【図１８】
2013232613.tif 000021
【図１９】
2013232613.tif 000022
【図２０】
2013232613.tif 000023
【図２１】
2013232613.tif 000024
【図２２】
2013232613.tif 000025
【図２３】
2013232613.tif 000026
【図２４】
2013232613.tif 000027
【図２５】
2013232613.tif 000028