(57)【要約】【課題】下部電極の劣化及び短絡を防止して、半導体装置の不良の発生を抑制する。歩留まりを向上させる。【解決手段】層間絶縁膜内に、開口及び平面視で開口を囲む溝を形成する。溝の内壁上に保護膜を形成した後、ウェットエッチングにより、保護膜及び溝で囲まれた領域の層間絶縁膜を除去する。【選択図】図１５
2013128042.tif 000002
【特許請求の範囲】
【請求項１】
層間絶縁膜内に、開口及び平面視で前記開口を囲む溝を形成する工程と、
前記溝の内壁上に保護膜を形成する工程と、
ウェットエッチングにより、前記保護膜及び前記溝で囲まれた領域の層間絶縁膜を除去する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記保護膜を形成する工程では、
ＡＬＤ法により、前記保護膜を形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保護膜を形成する工程では、
下記工程（１）〜（４）からなるサイクルを複数回、行う前記ＡＬＤ法により、前記保護膜を形成する請求項２に記載の半導体装置の製造方法。
（１）原料ガスを供給する工程、
（２）前記原料ガスをパージする工程、
（３）窒化ガスを供給する工程、
（４）前記窒化ガスをパージする工程。
【請求項４】
前記保護膜を形成する工程では、
５５０〜６３０℃で前記ＡＬＤ法が行われる請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記保護膜は、窒化シリコン膜である請求項２〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記保護膜を形成する工程では、
５５０℃で７ｎｍ以上、１６ｎｍ以下の膜厚の前記保護膜を形成する請求項２〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記保護膜を形成する工程では、
６３０℃で３ｎｍ以上、７ｎｍ以下の膜厚の前記保護膜を形成する請求項２〜５の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記保護膜及び層間絶縁膜を除去する工程では、
０．５〜１．０ｎｍ／ｓのエッチングレートとなるように前記保護膜のウェットエッチングを行う請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記層間絶縁膜は、ＢＰＳＧ膜と、前記ＢＰＳＧ膜上にＰＴＥＯＳ膜と、を有する請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記保護膜及び層間絶縁膜を除去する工程では、
エッチング液としてフッ化水素水溶液を用いて前記ウェットエッチングを行う請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記保護膜及び層間絶縁膜を除去する工程では、
２０〜１２０ｎｍ／ｓのエッチングレートとなるように前記層間絶縁膜のウェットエッチングを行う請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記保護膜及び層間絶縁膜を除去する工程では、
３７秒以下の間、前記ウェットエッチングを行う請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記保護膜及び層間絶縁膜を除去する工程では、
前記保護膜が除去されてから前記ウェットエッチングが終了するまでの時間が２４秒以下である請求項１〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記開口及び溝を形成する工程では、
前記開口としてキャパシタホール、前記溝としてガードリング用の溝を形成し、
前記開口及び溝を形成する工程と、前記保護膜を形成する工程の間に更に、
前記開口の内壁上に下部電極を形成する工程を有し、
前記保護膜及び層間絶縁膜を除去する工程の後に更に、
前記下部電極上に順に容量絶縁膜及び上部電極を形成する工程を有する請求項１〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記下部電極を形成する工程の後に更に、
前記溝で囲まれていない前記溝の外側の前記層間絶縁膜内にコンタクトプラグを形成する工程を有する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記開口及び溝を形成する工程の前に更に、
前記層間絶縁膜上にサポート膜を形成する工程を有し、
前記開口及び溝を形成する工程では、
前記サポート膜及び層間絶縁膜内に、前記開口及び溝を形成し、
前記保護膜及び層間絶縁膜を除去する工程では、
前記サポート膜をマスクに用いた前記ウェットエッチングにより、前記保護膜及び層間絶縁膜を除去する請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記開口及び溝を形成する工程の前に更に、
半導体基板にトランジスタを形成する工程と、
前記半導体基板上に前記層間絶縁膜を形成する工程と、
を有し、
前記下部電極を形成する工程では、
前記トランジスタの拡散層に接続されるように前記下部電極を形成する請求項１４〜１６の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
大容量メモリを代表する半導体メモリとしてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。  ＤＲＡＭは、トランジスタとキャパシタから構成されるメモリセルを多数、有している。ＤＲＡＭでの情報の記録は、キャパシタにおいて上部電極と下部電極の間に挟まれた容量絶縁膜中に電荷を保持することによって行われる。ＤＲＡＭの微細化に伴なって、上下の電極と容量絶縁膜の接触面積も小さくなってきており、キャパシタ容量を確保することが困難になっている。このため、下部電極の内壁面及び外壁側面上に容量絶縁膜と上部電極を設け、上下電極と容量絶縁膜の接触面積を大きくした、クラウン型のキャパシタが提案されている。特許文献１（特開２０１１−１４６４２８号公報）には、このタイプのキャパシタを備えたＤＲＡＭが開示されている。
【０００３】
以下では、特許文献１に示された図５〜１６及びこれらの図面に示された番号を参照して、特許文献１の半導体装置の製造方法を説明する。この方法ではまず、図５〜７に示すように、半導体基板１にトランジスタＴｒ１、トランジスタＴｒ１の拡散層８に接続されるようにビット線６及び容量コンタクトパッド１０を形成する。また、後述するキャパシタホール１２Ａの形成用の層間絶縁膜１２のドライエッチング時にストッパとなる窒化シリコン膜１１を形成する。図８に示すように、窒化シリコン膜１１上に層間絶縁膜１２及びサポート膜１４を形成する。サポート膜１４上に、マスクパターン３５を形成する。図９に示すように、マスクパターン３５を用いて、キャパシタホール１２Ａ及びキャパシタホール１２Ａを平面視で囲むようにガードリング用の溝１２Ｂを形成する。この後、マスクパターン３５を除去する。
【０００４】
図１０〜１２に示すように、キャパシタホール１２Ａ及びガードリング用の溝１２Ｂ内に下部電極用の窒化チタン膜１３を形成した後、更にガードリング用の溝１２Ｂ内に絶縁膜３１及び３２を形成する。次に、サポート膜１４内に更に、後述するウェットエッチング用の開口１４Ａを設ける。また、エッチバックによりサポート膜１４上の窒化チタン膜１３を除去することにより、窒化チタン膜１３を分離させて下部電極を形成する。
【０００５】
図１３に示すように、ウェットエッチングにより、ガードリング用の溝１２Ｂで囲まれたメモリセル領域内の層間絶縁膜１２を除去する。これにより、下部電極１３の外壁側面を露出させる。図１４に示すように、下部電極１３の露出した表面上に順に、容量絶縁膜１６及び上部電極１５を形成する。図１５に示すように、サポート膜１４上の容量絶縁膜１６及び上部電極１５を除去する。図１６に示すように、周辺回路領域の配線層１０Ｂまで到達するコンタクトプラグ２５及び上層の金属配線層２１を形成する。これによって、ＤＲＡＭが完成する。
【０００６】
特許文献１の方法では、ガードリング用の溝１２Ｂ内には窒化チタン膜１３及び絶縁膜３２が残留する。また、ガードリング用の溝１２Ｂで囲まれていない該溝の外側の周辺回路領域の層間絶縁膜１２上にはサポート膜１４が設けられ、周辺回路領域のサポート膜１４内には開口が設けられていない。このため、図１３のウェットエッチング時に、エッチング液が周辺回路領域にまで浸透することを抑制することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１４６４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の方法では、ガードリング用の溝１２Ｂ内に残留した窒化チタン膜１３及び絶縁膜３２内には微細なピンホールが発生する。図１３のウェットエッチング時には、このピンホールからエッチング液が周辺回路領域にまで侵入して、ピンホール近傍の層間絶縁膜１２をエッチングして空洞が発生する場合があった。従って、図１６のコンタクトプラグ２５を形成する工程では、この空洞内にもコンタクトプラグ２５用の導電膜が形成され、この導電膜を介してコンタクトプラグ２５とメモリセル領域の下部電極１３が短絡して、半導体装置の不良が発生する場合があった。この結果、歩留まりが低下していた。
【０００９】
また、このピンホール近傍の層間絶縁膜１２内に空洞が発生することを防止する方法として、窒化チタン膜１３の膜厚を厚くする方法が考えられる。しかしながら、窒化チタン膜１３の膜厚を厚くすると、特許文献１の図１２に示すエッチバックにより、サポート膜１４上の窒化チタン膜１３を除去して下部電極を分離させる工程において、窒化チタン膜１３がエッチング用のプロセスガスに曝される時間が長くなる。このため、窒化チタン膜１３の表面に悪影響を及ぼして下部電極の特性を劣化させることとなっていた。この結果、半導体装置の不良が発生して、歩留まりが低下していた。
【００１０】
以上のように、従来の方法では、ピンホールを介した周辺回路領域へのエッチング液の侵入を十分に防止することが困難であった。
【課題を解決するための手段】
【００１１】
一実施形態は、
層間絶縁膜内に、開口及び平面視で前記開口を囲む溝を形成する工程と、
前記溝の内壁上に保護膜を形成する工程と、
ウェットエッチングにより、前記保護膜及び前記溝で囲まれた領域の層間絶縁膜を除去する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１２】
下部電極の劣化及び短絡を防止して、半導体装置の不良の発生を抑制することができる。この結果、歩留まりを向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図７】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図９】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１７】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１８】層間絶縁膜であるＰＴＥＯＳ膜及びＢＰＳＧ膜におけるウェットエッチングの時間とエッチング量の関係を表す図である。
【図１９】５５０℃及び６３０℃で成膜された窒化シリコン膜におけるウェットエッチングの時間とエッチング量の関係を表す図である。
【図２０】従来例及び第１実施例における、ウェットエッチングの時間と不良品数の関係を表す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の好ましい実施例による半導体デバイスについて、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を一例として、添付図面を参照しながら詳細に説明する。なお、この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１５】
本実施例の半導体装置に係るＤＲＡＭ素子（チップ）は、メモリセル領域と周辺回路領域とから概略構成されている。図１は、ＤＲＡＭ素子の平面構造を示す概念図である。ＤＲＡＭ素子２１上には複数のメモリセル領域２２が配置されており、平面視で各メモリセル領域２２を囲むように周辺回路領域２３が配置されている。また、メモリセル領域２２と周辺回路領域２３の間にはガードリングが設けられている。なお、図１ではガードリングは省略している。周辺回路領域２３には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図１の配置は一例であり、メモリセル領域２２の数や、配置される位置は、図１のレイアウトには限定されない。
【００１６】
図２は、１つのメモリセル領域２２の領域全体の平面構造を示す概念図であり、メモリセル領域２２を構成する一部の要素のみを示している。メモリセル領域２２の外周部にはガードリング用の凹状の溝１２Ｂが、平面視でメモリセル領域２２を囲むように配置されている。なお、本明細書では便宜上、ガードリング用の凹状の溝１２Ｂはメモリセル領域２２及び周辺回路領域２３に含まれないものとする。ガードリング用の凹状の溝１２Ｂで囲まれたその内側の領域をメモリセル領域２２、ガードリング用の凹状の溝１２Ｂの外側の領域を周辺回路領域２３とする。
【００１７】
図２において、１２Ａは各メモリセルを構成するキャパシタの下部電極１３が形成された開口（キャパシタホール）の位置を示す。１４は製造の途中工程におけるキャパシタの下部電極１３の倒壊を防止するために配置されたサポート膜であり、サポート膜１４には所定の間隔で開口１４Ａが設けられている。このサポート膜１４は、ガードリング用の溝１２Ｂで囲まれたメモリセル領域２２内に設けられると共に、ガードリング用の溝１２Ｂで囲まれていない溝１２Ｂの外側の周辺回路領域２３にも設けられている。
【００１８】
周辺回路領域２３上には、製造工程の途中でサポート膜１４の機能を利用した後、ガードリング用の溝１２Ｂの外周から所定の幅の領域以外には、最終的に残存しないようにパターニングすることが好ましい。なお、図２のキャパシタホール１２Ａの配置および開口１４Ａの配置は一例であり、キャパシタホール１２Ａおよび開口１４Ａの数、形状、配置される位置は、図２のレイアウトには限定されない。
【００１９】
メモリセル領域２２には、複数のメモリセルが所定の規則に従って配置されている。図３は、各メモリセルの平面構造を示すための概念図で、メモリセルを構成する一部の要素のみを示している。図３の右手側は、後述する、ワード配線となるゲート電極５とゲート絶縁膜５ａを切断する面を基準とした透過断面図として示している。キャパシタの記載は図３においては省略した。
【００２０】
図４は図２及び図３のＡ−Ａ’線に対応する断面模式図である。これらの図は半導体装置の構成を説明するための概略図であり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。各メモリセルは、図４に示すように、メモリセル用のＭＯＳトランジスタＴｒと、ＭＯＳトランジスタＴｒに容量コンタクトプラグ９を介して接続されたキャパシタ３０とから概略構成されている。
【００２１】
図４において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により酸化シリコン膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に、本発明を適用した場合の例を示している。
【００２２】
本実施例では、図３に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Ｋの両端部と中央部には個々に拡散層８が形成され、ＭＯＳトランジスタＴｒのソース・ドレイン領域として機能する。ソース・ドレイン領域（拡散層）８の真上に配置されるように容量コンタクトプラグ９の位置が規定されている。なお、本発明では、活性領域Ｋの配列は図３のような配列に限定されない。活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。
【００２３】
図３の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット線６が延設され、このビット線６が図３の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図３の縦（Ｙ）方向に延在する直線形状の溝型のゲート電極５からなるワード配線が配置されている。個々のワード配線は図３の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線は各活性領域Ｋと交差する部分において、図４に示されるゲート電極５を構成する。本実施例では、折れ線形状のビット線６を示したが、ビット線６は直線形状であっても良い。また、本実施例では、ＭＯＳトランジスタＴｒが、溝型のゲート電極５を備えている場合を一例として示した。溝型のゲート電極５を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタを使用することも可能である。また、ピラー形状のチャネル領域を備えた縦型のＭＯＳトランジスタを用いてもよい。
【００２４】
図４の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース・ドレイン領域として機能する拡散層８が離間して形成されている。個々の拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、金属膜により形成されており、ゲート電極５の上面は半導体基板１の主面よりも低くなっている。ゲート電極５用の金属膜には、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属膜やこれらの膜の積層膜を用いることができる。ゲート電極５上には、窒化シリコン膜からなるキャップ絶縁膜２７が設けられている。ゲート電極５と半導体基板１との間には、ゲート絶縁膜５ａが形成されている。
【００２５】
拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成されている。半導体基板１上には、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜等を用いた第１層間絶縁膜７が形成されている。第１層間絶縁膜７内には、拡散層８と接触するように容量コンタクトプラグ９が形成されている。容量コンタクトプラグ９は、ＤＯＰＯＳ（ＤＯｐｅｄ  Ｐｏｌｙｓｉｌｉｃｏｎ）膜によって形成されている。
【００２６】
図４において真ん中の拡散層８上には、ビット線６が形成されている。ビット線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次、堆積した積層膜で構成されている。ビット線６上には、窒化シリコン膜からなるキャップ絶縁膜１８が設けられている。
【００２７】
第１層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ９と導通している。容量コンタクトパッド１０は、タングステン（Ｗ）膜や、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次、堆積した積層膜で形成されている。容量コンタクトパッド１０を覆うように、窒化シリコン膜を用いた第２層間絶縁膜１１が形成されている。容量コンタクトパッド１０と接続されるようにキャパシタ３０が形成されている。
【００２８】
キャパシタ３０は下部電極１３と上部電極１５の間に容量絶縁膜１６を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と接続している。また、下部電極１３の上端部を保持するように形成されたサポート膜１４によって、下部電極１３は製造工程の途中において倒壊しないように支持されている。キャパシタ３０上には第４層間絶縁膜２０が形成されている。
【００２９】
本実施例の半導体装置の製造方法について、まず、容量コンタクトパッド１０を形成するまでの工程について、図５を参照して説明する。
【００３０】
図５に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ2）等の絶縁膜を埋設した素子分離領域３を形成した。活性領域Ｋ内に不純物元素をイオン注入した後、熱処理を行うことにより活性化させた。これにより、活性領域Ｋ内に拡散層８を形成した。
【００３１】
次に、リソグラフィ技術を利用して、メモリセル領域２２内に形成されるワード線領域を露出させるパターンを有するフォトレジストマスク（図示せず）を形成した。ワード線領域は複数の活性領域Ｋと素子分離領域３に跨って延在するパターンとした。ワード線領域は個々の活性領域Ｋに対して２本、形成した。ワード線領域の幅は３５ｎｍとした。次いで、フォトレジストマスクを用いて半導体基板１をドライエッチングし、ワード線領域となる深さ１５０〜２００ｎｍのゲートトレンチ２９を形成した。ここではゲートトレンチ２９の最深部の深さを２００ｎｍとした。これにより、先の工程で形成された拡散層８は、キャパシタに接続される両側のキャパシタ拡散層と、ビット線６に接続される真ん中のビット線拡散層に分断された。
【００３２】
次に、ゲートトレンチ２９の内面に厚さ５ｎｍの酸化シリコン膜からなるゲート絶縁膜５ａを、熱酸化法により形成した。次いで、厚さ５ｎｍの窒化チタン（ＴｉＮ）をＣＶＤ法により形成し、さらに厚さ３０ｎｍのタングステン（Ｗ）をＣＶＤ法により形成した。ゲートトレンチ２９の幅は３５ｎｍとしているので、この段階でゲートトレンチ２９は、ＴｉＮとＷの積層膜で完全に埋設された状態となった。次いで、ＴｉＮとＷからなる積層膜をドライエッチング法によりエッチバックして、ＴｉＮとＷからなる積層膜の上面を半導体基板１の主面よりも低くなるように後退させた。これにより、ゲートトレンチ２９内に埋設されたＴｉＮとＷからなる溝型のゲート電極５を形成した。溝型のゲート電極５はワード線を構成する。
【００３３】
次に、ゲートトレンチ２９を埋設するように全面に厚さ２０ｎｍの窒化シリコン膜を、ＣＶＤ法により形成した。この後、窒化シリコン膜をエッチバックして、その上面を半導体基板１の主面と同じ高さまで後退させて、キャップ絶縁膜２７を形成した。次に、半導体基板１の全面に、合計で厚さ４０ｎｍの窒化タングステン（ＷＮ）膜及びタングステン（Ｗ）膜の積層膜を、ＣＶＤ法により形成した。この後、この積層膜上に窒化シリコン膜からなるカバー絶縁膜１８を形成した。次に、ゲート電極５の延在方向と交差する方向に延在するラインで開口するパターンを有するマスク（図示しない）を形成した。このマスクを用いて上面が露出しているカバー絶縁膜１８をドライエッチングし、さらに連続して、窒化タングステン（ＷＮ）膜及びタングステン（Ｗ）膜の積層膜をドライエッチングした。これにより、真ん中のビット線拡散層８上にはビット線６が形成された。また、ビット線６上には、カバー絶縁膜１８が形成された。
【００３４】
次に、半導体基板１上の全面に、塗布系絶縁膜としてＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜からなる第１層間絶縁膜７を形成した。カバー絶縁膜１８をストッパとして、第１層間絶縁膜７のＣＭＰ処理を行うことにより、第１層間絶縁膜７を平坦化した。第１層間絶縁膜７内に、公知のリソグラフィー技術とドライエッチング技術を利用して、両側のキャパシタ拡散層８を露出させるように、容量コンタクトホール２４を形成した。容量コンタクトホール２４の内部を埋め込むように、半導体基板１上の全面にＤＯＰＯＳ（ＤＯｐｅｄ  Ｐｏｌｙｓｉｌｉｃｏｎ）膜を形成した。この後、ＤＯＰＯＳ膜のエッチバックを行うことによって、容量コンタクトプラグ９を形成した。第１層間絶縁膜７上にタングステン等の導電膜を形成した。この後、導電膜のパターニングを行うことによって容量コンタクトパッド１０を形成した。
【００３５】
以降の工程について、図２のＢ−Ｂ’ 線に対応する断面模式図（図６〜図１７）を用いて説明する。
【００３６】
図６は、図５の工程が終了後の、容量コンタクトパッド１０及びその近傍の構造を示す。なお、図７以降の図面では、図６と同様に、容量コンタクトパッド１０及びその近傍の構造よりも下の構造は省略する。
【００３７】
図７に示すように、容量コンタクトパッド１０を覆うように第１層間絶縁膜７上に、窒化シリコン膜からなる第２層間絶縁膜１１を形成した。
【００３８】
図８に示すように、第２層間絶縁膜１１上に、第３層間絶縁膜として、膜厚が１０００ｎｍのＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜１２ａを形成した。次に、ＢＰＳＧ膜１２ａ上に、膜厚が１０００ｎｍのＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料ガスに用いたプラズマＣＶＤ法により、酸化シリコン膜１２ｂを形成した。また、ＣＭＰ法により、これらの第３層間絶縁膜１２ａ、１２ｂの平坦化を行った。
【００３９】
図９に示すように、酸化シリコン膜１２ｂ上に、ＡＬＤ法で堆積した窒化シリコンを用いて、膜厚５０ｎｍ程度のサポート膜１４を形成した。サポート膜１４上に、フォトレジスト膜を用いたマスクパターン３５を形成した。マスクパターン３５は、後述するキャパシタホール１２Ａの形成位置および、平面視でメモリセル領域２２の外周を囲むガードリング用の凹状の溝１２Ｂの位置に開口を有するように形成した。
【００４０】
図１０に示すように、マスクパターン３５を用いて異方性ドライエッチングを行い、サポート膜１４を貫通する開口１４Ｂを形成した。次に、マスクパターン３５を除去した。
【００４１】
図１１に示すように、サポート膜１４をマスクに用いて、第３層間絶縁膜１２ａ及び１２ｂと、第２層間絶縁膜１１の一部を貫通して、容量コンタクトパッド１０を露出させる開口（キャパシタホール）１２Ａと、平面視でメモリセル領域２２を囲むガードリング用の凹状の溝１２Ｂを同時に形成した。ＣＶＤ法等を用いて、下部電極用の導電膜として、窒化チタン（ＴｉＮ）膜１３を、２０ｎｍ程度の膜厚で形成した。窒化チタン膜１３は、開口１２Ａおよびガードリング用の凹状の溝１２Ｂの内壁を覆うように形成した。この際、凹状の溝１２Ｂの内壁上に設けた窒化チタン膜１３には、膜厚のバラツキにより微細なピンホール４２が発生した。
【００４２】
図１２に示すように、窒化チタン膜１３を覆うように全面に、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により保護膜として薄い窒化シリコン膜３２を形成した。このＡＬＤ法では、下記工程（１）〜（４）からなるサイクルを１回、行うことにより１分子層の窒化チタン膜が形成される。所望の回数のサイクルを繰り返すことによって、所望の膜厚の窒化チタン膜３２を形成することができる。
（１）原料ガスを供給する工程、
（２）原料ガスをパージする工程、
（３）窒化ガスを供給する工程、
（４）窒化ガスをパージする工程。
【００４３】
原料ガスとしては、ヘキサクロロジシラン（ＨＣＤ）、ジクロロシラン（ＤＣＳ）、モノシラン［ＳｉＨ4］、ジシラン［Ｓｉ2Ｈ6］、ヘキサメチルジシラザン（ＨＭＤＳ）、テトラクロロシラン（ＴＣＳ）、ジシリルアミン（ＤＳＡ）、トリシリルアミン（ＴＳＡ）、及びビスターシャルブチルアミノシラン（ＢＴＢＡＳ）からなる群より選択された少なくとも一種のガスを用いることができる。窒化ガスとしては、アンモニア（ＮＨ3）ガスを用いることができる。上記工程（２）及び（４）のパージガスとしては、窒素（Ｎ2）ガスを用いることができる。上記工程（１）〜（４）は、５００℃〜６５０℃の温度、特に５５０℃〜６３０℃の温度で行うことが好ましい。
【００４４】
ＡＬＤ法は段差被覆性（ステップカバレッジ）に優れるため、開口１２Ａおよび凹状の溝１２Ｂ上の窒化チタン膜１３上にも窒化シリコン膜３２が形成された。これにより、凹状の溝１２Ｂの内壁上の窒化チタン膜１３内に発生したピンホール４２も窒化シリコン膜（保護膜）３２で覆われた。次に、ステップカバレッジ（段差被服性）の悪い方法により、窒化シリコン膜３１を５０ｎｍ程度の膜厚に形成した。具体的には、平行平板型プラズマＣＶＤ法を用いて窒化シリコン膜３１を形成した。この窒化シリコン膜３１は、開口１２Ａの上端を塞ぐことによって、次工程で形成するフォトレジスト膜を開口１２Ａ内にまで侵入させない目的で形成した。
【００４５】
図１３に示すように、窒化シリコン膜３１上にフォトレジスト膜３４を用いて、マスクパターンを形成した。フォトレジスト膜３４は、メモリセル領域２２の開口１４Ａ（図２）を形成する位置に開口パターンを有するように形成した。
【００４６】
図１４に示すように、フォトレジスト膜３４をマスクに用いてドライエッチングを行い、開口１４Ａの領域に位置している窒化シリコン膜３１及び３２、窒化チタン膜１３及びサポート膜１４を順次、除去した。エッチング終了後に、フォトレジスト膜３４は除去した。次に、エッチバックにより、サポート膜１４上の窒化シリコン膜３１及び３２を除去した。
【００４７】
図１５に示すように、サポート膜１４をマスクに用い、エッチング液として希フッ酸（ＨＦ）を用いたウェットエッチングを行い、凹状の溝１２Ｂで囲まれたメモリセル領域２２内の第３層間絶縁膜１２ａ及び１２ｂを除去して、開口１２Ａ内に設けた窒化チタン膜１３の外壁側面を露出させた。これによって、開口（キャパシタホール）１２Ａの位置に、窒化チタン膜を用いたキャパシタの下部電極１３が形成された。また、このウェットエッチングでは、窒化シリコン膜からなる保護膜３２も除去されるが、第３層間絶縁膜であるＢＰＳＧ膜１２ａ及び酸化シリコン膜１２ｂが窒化シリコン膜３２に対してエッチング選択比を有する条件でウェットエッチングを行うため、エッチング中のほとんどの時間は窒化シリコン膜３２が残留する。このため、ウェットエッチング中の大部分の時間は、下部電極１３上に窒化シリコン膜３２が残留する状態となり、エッチング液による下部電極１３の劣化を防止することができる。また、ウェットエッチング中の大部分の時間は、凹状の溝１２Ｂ近傍に発生したピンホール４２は窒化シリコン膜３２で覆われた状態となる。従って、ピンホール４２を介して、エッチング液が周辺回路領域２３の第３層間絶縁膜１２ａ及び１２ｂ内に侵入することを効果的に防止できる。この結果、半導体装置の不良の発生を抑制して、歩留まりを向上させることができる。なお、この際、サポート膜１４及び窒化シリコン膜からなる第２層間絶縁膜１１も若干、除去されるが、サポート膜１４及び第２層間絶縁膜１１は、窒化シリコン膜３２よりも十分な厚さを有するように形成した。このため、これらの窒化シリコン膜１１及び１４が、ウェットエッチングによって完全に除去されることはなく、ウェットエッチング終了後も残留し、窒化シリコン膜１１及び１４の完全な除去によって半導体装置に悪影響を及ぼすことはない。
【００４８】
なお、上述したように、窒化シリコン膜３２はウェットエッチングの間、できるだけ長い時間、残留することが好ましいが、ウェットエッチング終了時には除去される必要がある。この理由は、ウェットエッチング後も窒化シリコン膜３２が残留すると、下部電極１３の電極特性が低下してキャパシタ３０の電荷蓄積容量が低くなる、といった問題が生じるためである。このため、ウェットエッチング終了時に窒化シリコン膜３２が除去されるように、ウェットエッチングの条件、第３層間絶縁膜１２ａ及び１２ｂ並びに窒化シリコン膜３２の特性を選択することが好ましい。図１８〜２０はこれらの条件及び特性を検討した結果を示した図である。
【００４９】
図１８は、ウェットエッチング時間と、ＢＰＳＧ膜１２ａ及び酸化シリコン膜（ＰＴＥＯＳ）１２ｂのエッチング量の関係を表すグラフであり、これらのグラフの傾きがエッチングレートに相当する。図１８より、エッチング液として４９ｗｔ％の濃度のフッ化水素水溶液を使用した場合の、これらの膜１２ａ及び１２ｂのエッチングレートはそれぞれ、１００ｎｍ／ｓ及び３０ｎｍ／ｓとなる。また、酸化シリコン膜１２ｂのウェットエッチング開始時の初期エッチング量は、約２８０ｎｍとなる。ここで、本実施例では、第３層間絶縁膜として１０００ｎｍのＢＰＳＧ膜１２ａと、１０００ｎｍの酸化シリコン膜１２ｂを形成した。従って、図１８から、ウェットエッチングにより第３層間絶縁膜１２ａ及び１２ｂを完全に除去する時間は３４ｓとなる。プロセスマージンを考慮して、ウェットエッチング時間を３ｓ、多くすると合計で３７ｓのウェットエッチング時間となる。
【００５０】
図１９は、ウェットエッチング時間と、５５０℃及び６３０℃で成膜した窒化シリコン膜３２のエッチング量の関係を表すグラフであり、これらのグラフの傾きがエッチングレートに相当する。図１９に示すように、保護膜として形成した窒化シリコン膜３２は、ＡＬＤ法の成膜温度によって膜の緻密性が異なり、ウェットエッチング時のエッチングレートも異なるものとなる。図１９から、５５０℃及び６３０℃で成膜した窒化シリコン膜３２のエッチングレートはそれぞれ、０．５４ｎｍ／ｓ及び０．２２ｎｍ／ｓとなる。従って、３４ｓのエッチング終了時にちょうど窒化シリコン膜３２が除去される膜厚は、５５０℃で成膜した場合、１８ｎｍ、６３０℃で成膜した場合、８ｎｍとなる。ｋのため、５５０℃及び６３０℃で成膜した窒化シリコン膜３２の膜厚はそれぞれ、１８ｎｍ以下及び８ｎｍ以下であれば、エッチング終了後に、窒化シリコン膜３２が残留することを防止できる。プロセスマージンを考慮して、５５０℃及び６３０℃で成膜した窒化シリコン膜３２の膜厚はそれぞれ、１６ｎｍ以下及び７ｎｍ以下であることが好ましい。
【００５１】
図２０は、従来の窒化シリコン膜３２を設けなかった半導体基板と、５５０℃で１２ｎｍの窒化シリコン膜３２を成膜した本実施例の半導体基板１について、ウェットエッチング時間と、周辺回路領域２３にまでエッチング液が染込んだ半導体基板の数（染込み数）の関係を表すグラフである。図２０に示すように、従来例において、半導体基板の染込み数は、ウェットエッチング時間が２４ｓを超えると急激に増加していることが分かる。この結果を考慮すると、本実施例では、ウェットエッチング中に窒化シリコン膜３２が除去されて半導体基板１がエッチング液に曝される時間は、２４ｓ以下にすることが好ましいことが分かる。上記したように、ウェットエッチング時間を３７ｓとすると、窒化シリコン膜３２が除去されてからウェハがエッチング液に曝される時間を２４ｓ以下にするためには、ウェットエッチング中に１３ｓ以上、窒化シリコン膜３２が残留する必要がある。図１９から、このような窒化シリコン膜３２の膜厚は、５５０℃で成膜した場合、７ｎｍ、６３０℃で成膜した場合、３ｎｍとなる。従って、５５０℃及び６３０℃で成膜した窒化シリコン膜３２の膜厚はそれぞれ、７ｎｍ以上及び３ｎｍ以上であれば、周辺回路領域２３へのエッチング液の染込みを効果的に防止できる、といえる。
【００５２】
以上より、窒化シリコン膜３２の膜厚の好ましい範囲は、５５０℃で成膜した場合、７ｎｍ以上、１６ｎｍ以下、６３０℃で成膜した場合、３ｎｍ以上、７ｎｍ以下となる。なお、プロセスマージン等を考慮して例えば、５５０℃で成膜した場合の窒化シリコン膜３２の膜厚を８ｎｍ以上、１６ｎｍ以下としても良い。これらの膜厚の範囲内にあることによって、半導体装置の不良の発生を抑制して、歩留まりを向上させることができる。また、窒化シリコン膜３２の膜厚が上記範囲よりも厚すぎると、窒化シリコン膜３２内に生じる応力が大きくなる。表１は、下部電極１３及び５５０℃と６３０℃で成膜した窒化シリコン膜３２内に発生する応力を示したものである。
【００５３】
【表１】
2013128042.tif 000003
【００５４】
表１に示すように、５５０℃と６３０℃の何れの温度で成膜した場合も、膜厚の増加に伴って窒化シリコン膜３２内の引張応力は増加する。発明者らの検討によると、窒化シリコン膜３２の応力と膜厚の積が、下部電極１３の応力と膜厚の積を超えると、第２層間絶縁膜１１と下部電極１３の界面に空洞が生じて、この空洞からエッチング液が周辺回路領域２３に浸透することが分かった。ここで、表１より、５５０℃と６３０℃で成膜した窒化シリコン膜３２の応力×膜厚はそれぞれ、＋１３００×（膜厚）Ｐａ・ｍ、＋８７０×（膜厚）Ｐａ・ｍで表される。従って、下部電極１３の応力と膜厚の積である＋３０Ｐａ・ｍを超えないためには、５５０℃と６３０℃で成膜した窒化シリコン膜３２の膜厚はそれぞれ、少なくとも２３ｎｍ未満及び３４ｎｍ未満とする必要がある。ここで、５５０℃で成膜した窒化シリコン膜３２の膜厚を７ｎｍ以上、１６ｎｍ以下、６３０℃で成膜した窒化シリコン膜３２の膜厚を３ｎｍ以上、７ｎｍ以下とすることにより、上記条件を満たすことができる。
【００５５】
また、ＡＬＤ法では成膜速度が遅いため、窒化シリコン膜３２の膜厚が上記の範囲内にあることによって、プロセスコストの増大を防止することができる。なお、窒化シリコン膜３２が上記範囲の膜厚を有することにより周辺回路領域２３へのエッチング液の染込みを防止できることは、図２０の５５０℃で１２ｎｍの窒化シリコン膜３２を成膜した本実施例の半導体基板１について、エッチング液の染込みが検出されなかったことからも明らかである。
【００５６】
なお、上記の膜厚の範囲は、特定の条件下でウェットエッチングを行い、特定の膜厚の第３層間絶縁膜１２ａ及び１２ｂを形成した場合の好ましい範囲として示した。ウェットエッチングの条件を変更する場合には適宜、ＢＰＳＧ膜１２ａ、酸化シリコン膜１２ｂ、各温度で成膜した窒化シリコン膜３２のエッチングレートを測定し、上記図１８〜２０と同じ手法を用いることにより、各温度での窒化シリコン膜３２の好ましい膜厚の範囲を決定することができる。
【００５７】
また、ＢＰＳＧ膜１２ａ及び酸化シリコン膜１２ｂの膜厚を変更する場合には、上記測定したＢＰＳＧ膜１２ａ及び酸化シリコン膜１２ｂのエッチングレートを用いて、ＢＰＳＧ膜１２ａ及び酸化シリコン膜１２ｂを除去するのに必要なウェットエッチング時間を計算し、更にプロセスマージンを考慮して３ｓなど一定の時間を加算したウェットエッチング時間を算出する。そして、上記測定した各温度での窒化シリコン膜３２のエッチングレートを用いて、このウェットエッチング時間の終了時にちょうど窒化シリコン膜３２が除去される膜厚を算出し、更にプロセスマージンを考慮して一定の膜厚を減算した膜厚を、好ましい上限として算出すれば良い。また、膜厚の好ましい下限についても図２０と同様の手法によって決定することができる。
【００５８】
なお、窒化シリコン膜３２のエッチングレートは、０．５〜１．０ｎｍ／ｓであることが好ましい。第３層間絶縁膜１２ａ、１２ｂのエッチングレートは、膜１２ａが２０〜４０ｎｍ／ｓ、膜１２ｂが８０〜１２０ｎｍ／ｓであることが好ましい。
【００５９】
図１６に示すように、窒化チタン膜（下部電極）１３の表面上に、容量絶縁膜１６を形成した。この後に、上部電極（プレート電極）１５として、窒化チタン膜を形成した。開口１２Ａ内には、下部電極（１３）と上部電極（１５）が容量絶縁膜１６を介して対向するキャパシタ３０が形成された。容量絶縁膜１６としては、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）等の高誘電体膜や、それらの積層膜を使用できる。また、上部電極１５は、窒化チタン膜を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極１３間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。なお、ガードリング用の凹状の溝１２Ｂ上に形成された膜１３、１５及び１６は、周辺回路領域２３へのエッチング液浸透を防止するために設けたものであり、キャパシタとしては機能しない。
【００６０】
図１７に示すように、上部電極１５のパターニングのために、フォトレジスト膜を用いたマスクパターン（図示していない）を形成した。マスクパターンをマスクとして用いたドライエッチングによって、周辺回路領域２３上の不要な膜（上部電極１５、容量絶縁膜１６、サポート膜１４）を除去した。エッチング後にマスクパターンは除去した。次に、上部電極１５を第４層間絶縁膜２０で覆った後、ＣＭＰによって第４層間絶縁膜２０を平坦化した。周辺回路領域２３の配線層まで到達するコンタクトプラグおよび、上層の金属配線層（何れも図示していない）を形成した。また、上部電極１５に所定の電位を与えるための回路と接続するための金属配線層およびコンタクトプラグを、図示していない領域で形成した。この後に図示しない表面保護膜を形成することにより、ＤＲＡＭ素子が完成した。
【００６１】
本実施例では、上記のように図１５のウェットエッチング工程の少なくとも一部において、ガードリング用の凹状の溝１２Ｂの内壁上に窒化シリコン膜（保護膜）３２が残留している。この窒化シリコン膜３２によって、エッチング液による下部電極１３の劣化を防止できる。また、窒化チタン膜１３に発生したピンホール４２を介して、周辺回路領域２３にエッチング液が侵入することを効果的に防止できる。従って、ウェットエッチングによりピンホール４２近傍の第３層間絶縁膜１２ａ、１２ｂ内に空洞が発生すること、及びこれによって空洞内に周辺回路領域２３のコンタクトプラグ用の導電膜が形成されコンタクトプラグと下部電極１３が短絡すること、を防止できる。また、下部電極１３を薄膜化できるため、微細化に十分、対応可能であり、電極特性の劣化を防止することもできる。この結果、半導体装置の不良発生を防止して、歩留まりを向上させることができる。
【符号の説明】
【００６２】
１  半導体基板
３  素子分離領域
５  ゲート電極
５ａ  ゲート絶縁膜
６  ビット線
７  第１層間絶縁膜
８  拡散層
９  容量コンタクトプラグ
１０  容量コンタクトパッド
１１  第２層間絶縁膜
１２ａ  ＢＰＳＧ膜
１２ｂ  酸化シリコン膜
１２Ａ  開口（キャパシターホール）
１２Ｂ  ガードリング用の凹状の溝
１３  下部電極
１４  サポート膜
１４Ａ、１４Ｂ  開口
１５  上部電極
１６  容量絶縁膜
１８  カバー絶縁膜
２０  第４層間絶縁膜
２１  ＤＲＡＭ素子
２２  メモリセル領域
２３  周辺回路領域
２４  容量コンタクトホール
２７  キャップ絶縁膜
２９  ゲートトレンチ
３０  キャパシタ
３１  窒化シリコン膜
３２  窒化シリコン膜（保護膜）
３４、３５  マスクパターン
４２  ピンホール
Ｋ  活性領域
Ｔｒ  ＭＯＳトランジスタ
【図１】
2013128042.tif 000004
【図２】
2013128042.tif 000005
【図３】
2013128042.tif 000006
【図４】
2013128042.tif 000007
【図５】
2013128042.tif 000008
【図６】
2013128042.tif 000009
【図７】
2013128042.tif 000010
【図８】
2013128042.tif 000011
【図９】
2013128042.tif 000012
【図１０】
2013128042.tif 000013
【図１１】
2013128042.tif 000014
【図１２】
2013128042.tif 000015
【図１３】
2013128042.tif 000016
【図１４】
2013128042.tif 000017
【図１５】
2013128042.tif 000018
【図１６】
2013128042.tif 000019
【図１７】
2013128042.tif 000020
【図１８】
2013128042.tif 000021
【図１９】
2013128042.tif 000022
【図２０】
2013128042.tif 000023