(57)【要約】【課題】緩い制約条件の下で、複数の分周回路の分周動作開始タイミングを揃える。【解決手段】ゲート信号生成回路１４は、分周回路１１及び１２のリセット信号入力点Ｂ及びＣに入力されるべきリセット信号を入力点Ｆにて受け、入力点Ｆでのリセット信号を数クロックサイクルだけ遅延させた信号をゲート信号として出力する。ゲート回路１３は、自身に入力されるソースクロックを出力点ｈから出力するか否かをゲート信号に応じて制御する。出力点ｈから出力されたソースクロックは、ゲーテッドクロックとして分周回路１１及び１２のクロック入力点ｂ及びｃに入力される。入力点Ｂ及びＣへのリセット信号によって各分周回路のリセットが解除され各分周回路の分周動作が許可された後に、ソースクロック（ゲーテッドクロック）が入力点ｂ及びｃに入力されるよう、リセット信号の遅延によるゲート信号生成及びゲート回路制御が成される。【選択図】図１
2013046268.tif 000002
【特許請求の範囲】
【請求項１】
共通の基準クロックを分周する複数の分周回路と、
前記複数の分周回路の前段に配置されたゲート回路と、を備え、
各分周回路のリセットが解除され各分周回路の分周動作が許可された後に、前記ゲート回路を介して前記基準クロックを各分周回路に入力するようにした
ことを特徴とするクロック分周装置。
【請求項２】
各分周回路をリセットさせるか否かを制御するリセット信号に応じてゲート信号を生成し、前記ゲート信号を前記ゲート回路に出力するゲート信号生成回路を更に備え、
前記基準クロックが前記ゲート回路を介して各分周回路に入力されるタイミングを、前記ゲート信号を用いて制御することにより、各分周回路のリセット解除後に前記基準クロックを各分周回路に入力する
ことを特徴とする請求項１に記載のクロック分周装置。
【請求項３】
前記ゲート信号生成回路は、前記リセット信号を遅延させた信号を前記ゲート信号として生成する
ことを特徴とする請求項２に記載のクロック分周装置。
【請求項４】
前記ゲート信号生成回路は、自身に入力された前記リセット信号を、遅延素子、シフトレジスタ回路又はカウンタ回路を用いて遅延させることで前記ゲート信号を生成する
ことを特徴とする請求項３に記載のクロック分周装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の分周回路を有するクロック分周装置に関する。
【背景技術】
【０００２】
ＤＬＬ（Delay-Locked Loop）を使用している回路など、クロックの波形品質に比較的強い制約（例えば、ジッタの大きさを相当に微小にするという制約）が課された回路では、配線がジッタに与える影響をできるだけ小さくするために、その回路が必要とするクロックを生成する分周回路を、対象となる回路になるだけ近づけて配置する。
【０００３】
分周回路にて生成される分周クロック及びそれと同期関係が必要なクロックが、対象となる回路だけで使用される場合においては、分周回路に用いられるリセット回路は非同期リセット回路１つでよい。ところが、別回路でも分周クロックが使用され、且つ、その別回路でもまた、波形品質に比較的強い制約がある場合、同様の分周回路が複数必要になる。この際、複数の分周回路に対するリセット回路が非同期リセット回路のままであると、リセットが解除されて分周動作を開始するときのクロックエッジが、複数の分周回路間で異なる可能性が出てくる。
【０００４】
このことを、図６及び図７を用いて説明する。図６のクロック分周装置では、同一のクロックと同一のリセット信号が、第１分周回路８１１及び第２分周回路８１２に共通入力される。ソースクロックは、分岐点ａにて分岐した後に、分周回路８１１及び８１２のクロック入力点ｂ及びｃに入力される。リセット信号は、分岐点Ａにて分岐した後に、分周回路８１１及び８１２のリセット信号入力点Ｂ及びＣに入力される。図７は、図６のクロック分周装置におけるタイミングチャートである。図７において、分岐点ａでのクロックの立ち上がりタイミングＴａ２〜Ｔａ５は、夫々、入力点ｂでのクロックの立ち上がりタイミングＴｂ２〜Ｔｂ５に対応し且つ入力点ｃでのクロックの立ち上がりタイミングＴｃ２〜Ｔｃ５に対応している。
【０００５】
クロックエッジ８４１が遅延したものがクロックエッジ８５１に相当し、クロックエッジ８４２が遅延したものがクロックエッジ８５２に相当する。図７において、クロックエッジ８５１は、分周回路８１１のリセットが解除された直後の、入力点ｂでのクロックエッジを表し、クロックエッジ８５２は、分周回路８１２のリセットが解除された直後の、入力点ｃでのクロックエッジを表している。従って、分周回路８１１はクロックエッジ８５１（タイミングＴｂ３）から分周動作を開始する一方で、分周回路８１２はクロックエッジ８５２（タイミングＴｃ４）から分周動作を開始する。即ち、図７の例では、分周動作開始に対応するクロックエッジが、分周回路８１１及び８１２間で異なっている。
【０００６】
分周動作を開始させるソースクロックのエッジを複数の分周回路間で安定的に同じにするためには、クロックとリセット信号の配線遅延を調整して、各分周回路に到達するリセット信号のタイミングを揃える必要がある。即ち、共通の隣接クロックエッジ間にリセット信号のエッジが到達するように（例えば、入力点Ｂに対してはクロックエッジタイミングＴｂ２及びＴｂ３間にリセット信号のエッジが到達し、且つ、入力点Ｃに対してはクロックエッジタイミングＴｃ２及びＴｃ３間にリセット信号のエッジが到達するように）配線遅延を調整する必要がある。ソースクロックが分岐点ａから入力点ｂに到達するための時間Ｔ_ａｂと入力点ｃに到達するための時間Ｔ_ａｃとの差Ｔ_ｂｃはクロックスキューと呼ばれ、クロックスキューをなるだけ小さく抑える配線設計はデジタル集積回路の分野において通常に行われる。これと同様の配線設計をリセット信号に対しても適用し、リセット信号における点Ａ及びＢ間の遅延時間Ｔ_ＡＢと点Ａ及びＣ間の遅延時間Ｔ_ＡＣとの差Ｔ_ＢＣを小さく抑えることも可能ではある。しかしながら、図６の構成において、リセット信号はそもそもクロックとは非同期であり、従って、リセット信号に対し、クロックのエッジとのタイミング関係は規定されていない。
【０００７】
そのため、実質的には不可能ともいえるが、仮に、クロックの遅延差Ｔ_ｂｃと非同期リセット信号の遅延差Ｔ_ＢＣを共にゼロにすることができたとしても、非同期リセット方式を採用した図６の構成において、分周回路８１１及び８１２の分周動作開始タイミングを揃えることを１００％保証することはできない（概ね揃うかもしれないが、リセット信号のエッジのタイミングによっては、揃わないこともある）。
【０００８】
これを考慮し、従来では、ソースクロックとは非同期であるリセット信号を同期化する方策がとられていた。即ち、リセット信号とクロックのエッジとのタイミング関係を確定するために、図８に示す如く、リセット信号を同期化するための同期リセット信号生成回路８１３を設けて、複数の分周回路に対する同期リセット信号を生成していた。
【０００９】
図８のクロック分周装置において、ソースクロックは、分岐点ａにて分岐した後に、回路８１１、８１２及び８１３の入力点ｂ、ｃ及びｄに入力される。非同期リセット信号は回路８１３の入力点Ａに入力し、回路８１３にて生成された同期リセット信号は出力点Ｄから分周回路８１１及び８１２の入力点Ｂ及びＣに出力される。図９は、図８のクロック分周装置におけるタイミングチャートである。図９において、分岐点ａでのクロックの立ち上がりタイミングＴａ２〜Ｔａ５は、夫々、入力点ｄ、ｂ、ｃでのクロックの立ち上がりタイミングＴｄ２〜Ｔｄ５、Ｔｂ２〜Ｔｂ５、Ｔｃ２〜Ｔｃ５に対応している。上述したように、点ａと点ｄ、ｂ及びｃとの間の遅延時間Ｔ_ａｄ、Ｔ_ａｂ及びＴ_ａｃは、それらの差がなるだけ小さくなるように、クロックツリー（Clock Trees）法などを利用した配線設計によって調整される。
【００１０】
回路８１３の点Ａに入力したリセット信号は、例えば図９に示すように、点ｄに入力したソースクロックの立ち上がりエッジ８６２（Ｔｄ３に対応）にて同期化され、点Ｄから出力される。エッジ８６２は、点ａでのクロックのエッジ８６１（Ｔａ３に対応）と同じエッジである。
【００１１】
点Ｄから出力されたリセット信号は、分周回路８１１の入力点Ｂ及びＣに、夫々の経路での遅延時間（図９の遅延時間Ｔ_ｄｂ３及びＴ_ｄｃ３よりも若干短い時間）を経た後で入力する。リセット信号は、エッジ８６２（Ｔｄ３に対応）にて同期化されている。このため、共通のエッジタイミングであるタイミングＴｂ４及びＴｃ４の前に分周回路８１１及び８１２のリセットが解除されるように、遅延時間Ｔ_ｄｂ３及びＴ_ｄｃ３の調整を含む配線設計を行うことが可能となる。そうすることで、共通のエッジタイミング（共通のエッジ８７１に基づく、入力点Ｂ及びＣのクロックエッジ８７２及び８７３のタイミングＴｂ４及びＴｃ４）から分周回路８１１及び８１２の分周動作を開始することができる。
【００１２】
尚、分周回路の前段にクロックゲートを配置する技術も提案されている（特許文献１及び２参照）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】実開平２−１２３１４４号公報
【特許文献２】特開２００９−２８８８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
近年、デジタル回路の動作周波数は高周波数になってきており、数１００ＭＨｚで動作する回路も多く存在する。数１００ＭＨｚの動作クロックの元となるソースクロックの周波数は、数ＧＨｚにも達し、ソースクロックの１サイクルの時間は１ｎｓ以下になることも多い。更に、分周回路８１１及び８１２の配置位置が離れてくると、遅延時間Ｔ_ａｄ、Ｔ_ａｂ及びＴ_ａｃの差（クロックスキュー）を小さく抑えることが難しくなり、エッジタイミングＴｄ３からエッジタイミングＴｂ４及びＴｃ４までの時間（図９のＴ_ｄｂ４及びＴ_ｄｃ４に相当）はクロックサイクルよりも小さくなることもある。
【００１５】
図８の回路を意図通りに動作させるには、時間Ｔ_ｄｂ３及びＴ_ｄｃ３を時間Ｔ_ｄｂ４及びＴ_ｄｃ４よりも小さく抑える等の必要条件を満たす設計が必要となるが、上述のような厳しい制約条件の下では、このような必要条件を満たす配線設計が困難になることがある。尚、特許文献１及び２に記載された方法は、複数の分周回路を設けた装置に対する上述の課題の解決に寄与するものではない。
【００１６】
そこで本発明は、複数の分周回路の動作開始タイミングを容易に揃えることのできるクロック分周装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係るクロック分周装置は、共通の基準クロックを分周する複数の分周回路と、前記複数の分周回路の前段に配置されたゲート回路と、を備え、各分周回路のリセットが解除され各分周回路の分周動作が許可された後に、前記ゲート回路を介して前記基準クロックを各分周回路に入力するようにしたことを特徴とする。
【００１８】
このように構成することにより、複数の分周回路の分周動作開始タイミングを容易に揃えることが可能となる。各分周回路のリセットが解除されてからゲート回路を介して基準クロックを各分周回路に与えるまでの時間を適切に設定することで、高周波数のソースクロックに対しても、緩い制約条件の下で配線設計が可能となる。
【００１９】
具体的には例えば、各分周回路をリセットさせるか否かを制御するリセット信号に応じてゲート信号を生成し、前記ゲート信号を前記ゲート回路に出力するゲート信号生成回路を当該クロック分周装置に更に設けるとよい。そして例えば、当該クロック分周装置は、前記基準クロックが前記ゲート回路を介して各分周回路に入力されるタイミングを、前記ゲート信号を用いて制御することにより、各分周回路のリセット解除後に前記基準クロックを各分周回路に入力してもよい。
【００２０】
より具体的には例えば、前記ゲート信号生成回路は、前記リセット信号を遅延させた信号を前記ゲート信号として生成してもよい。
【００２１】
更に具体的には例えば、前記ゲート信号生成回路は、自身に入力された前記リセット信号を、遅延素子、シフトレジスタ回路又はカウンタ回路を用いて遅延させることで前記ゲート信号を生成してもよい。
【発明の効果】
【００２２】
本発明によれば、複数の分周回路の動作開始タイミングを容易に揃えることのできるクロック分周装置を提供することが可能である。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係るクロック分周装置の概略構成図である。
【図２】図１のクロック分周装置のタイミングチャートである。
【図３】図１のゲート回路の内部構成例を示す図である。
【図４】図１のゲート信号生成回路に用いることもできる遅延素子、シフトレジスタ回路及びカウンタ回路を示す図である。
【図５】図１のクロック分周装置に適用可能なマイクロコンピュータを示す図である。
【図６】従来のクロック分周装置の第１構成例を示す図である。
【図７】図６のクロック分周装置のタイミングチャートである。
【図８】従来のクロック分周装置の第２構成例を示す図である。
【図９】図８のクロック分周装置のタイミングチャートである。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。
【００２５】
図１に、本発明の実施形態に係るクロック分周装置（クロック分周回路）１の概略構成図を示す。クロック分周装置１は、共通のソースクロック（基準クロック）を分周する複数の分周回路と、各分周回路の前段に配置され、ソースクロックを各分周回路に出力するか否かをゲート信号に応じて制御するゲート回路１３と、ゲート信号を生成するゲート信号生成回路１４とを備え、更に、ソースクロックを生成及び出力するソースクロック生成回路２１及びリセット信号を生成及び出力するリセット信号生成回路２２を備えうる。分周回路の個数は３以上でも良いが、ここでは、２つの分周回路として第１分周回路１１及び第２分周回路１２が備えられているとする。
【００２６】
ソースクロック生成回路２１から出力されたソースクロックは、回路２１と回路１３及び１４との間の共通配線３１を伝播した後、分岐点ａにて分岐し、回路１３及び１４のクロック入力点ｅ及びｆの夫々に入力される。リセット信号生成回路２２から出力されたリセット信号は、回路２２と回路１１、１２及び１４との間の共通配線３２を伝播した後、分岐点Ａにて分岐し、回路１１、１２及び１４のリセット信号入力点Ｂ、Ｃ及びＦの夫々に入力される。ゲート信号生成回路１４は出力点Ｇ１からゲート信号を出力し、該ゲート信号はゲート回路１３の入力点Ｇ２に入力される。ゲート回路１３は、入力点ｅに入力されたソースクロックを出力点ｈから出力するか否かを、入力点Ｇ２に入力されたゲート信号に応じて制御するクロックゲート回路である。故に、出力点ｈから出力されるソースクロックをゲーテッドクロックと呼ぶ。ゲート回路１３の出力点ｈから出力されたゲーテッドクロックは、回路１３及び１１間の配線及び回路１３及び１２間の配線を介して、分周回路１１のクロック入力点ｂ及び分周回路１２のクロック入力点ｃに入力される。以下、ソースクロック又はゲーテッドクロックを単にクロックと呼ぶこともある。
【００２７】
リセット信号は、各分周回路をリセットさせるか否かを制御する電圧信号であり、ハイレベル又はローレベルの電圧レベルをとる。ローレベルのリセット信号は、分周回路をリセットさせて分周回路の分周動作を停止させるリセット指示信号として機能し、ハイレベルのリセット信号は、分周回路のリセットを解除させて分周回路の分周動作を許可するリセット解除信号として機能する。
【００２８】
従って、ローレベルのリセット信号が分周回路１１の入力点Ｂに入力されているとき、分周回路１１はリセットされて分周回路１１の分周動作は停止する。入力点Ｂにおけるリセット信号のレベルがローレベルからハイレベルに切り替わると、分周回路１１のリセットは解除され、クロック入力点ｂへの入力クロックの次回の立ち上がりエッジにて、分周回路１１は分周動作を開始する。分周回路１２についても同様である。クロックは矩形波であって、クロックの立ち上がりエッジとは、クロックの電圧レベルのローレベルからハイレベルへの変化、又は、その変化のタイミングを指す。リセット信号の立ち上がりエッジも同様である。また、クロックの立ち上がりエッジを、単にクロックエッジとも言う。
【００２９】
分周動作の実行時において、分周回路１１及び１２は、ゲート回路１３からゲーテッドクロックとして入力点ｂ及びｃへ供給されるソースクロックを個別に分周し、これによって得た第１及び第２分周信号を出力する。
【００３０】
図２は、クロック分周装置１のタイミングチャートである。図２を参照して、分周動作の開始時点周辺のタイミング関係について説明する。図２において、実線波形３０１〜３１２は、夫々、点ａ、Ａ、ｆ、Ｆ、Ｇ１、ｅ、Ｇ２、ｈ、ｂ、Ｂ、ｃ及びＣの信号波形である。尚、実線波形３０８に付与された矩形波状破線は、便宜上に示したものであって、点ｈにおける実際の信号波形ではない。図２の例では、分岐点Ａでのリセット信号が、タイミングｔＡにおいてローレベルからハイレベルに切り替わり、その後、ハイレベルに維持されている（波形３０２参照）。分岐点Ａでのリセット信号は、点Ａ及びＦ間の配線遅延時間後、入力点Ｆに現われる（波形３０４参照）。
【００３１】
ゲート信号生成回路１４は、入力点Ｆにて受けたリセット信号を、所定時間Ｔ_ＦＧ分だけ遅延させ、遅延後のリセット信号を出力点Ｇ１からゲート信号として出力する（波形３０５参照）。図２の例では、ゲート信号生成回路１４が、入力点ｆに入力されたソースクロックに基づき、入力点Ｆにて受けたリセット信号をソースクロックの４サイクル（４周期）分だけ遅延させてゲート信号を得ている。即ち例えば、ゲート信号生成回路１４は、入力点Ｆでのリセット信号の立ち上がりエッジの後、入力点ｆでのクロックエッジの回数をカウントし、該回数が４回に達した時点で出力点Ｇ１でのゲート信号をローレベルからハイレベルに切り替え、以後、出力点Ｇ１でのゲート信号をハイレベルに維持する。勿論、ゲート信号生成回路１４における遅延量は４サイクル以外でも良い。
【００３２】
図２において、矢印３２１〜３２３は共通のクロックエッジを表し、クロックエッジ３２２及び３２３は、クロックエッジ３２１が遅延したものである。ゲート回路１３は、入力点Ｇ２でのゲート信号がハイレベルに切り替わった後、入力点ｅのソースクロックの次ぎの立ち上がりエッジ（３２２）から、入力点ｅのソースクロックを、ゲーテッドクロックとして出力点ｈより出力する。この結果、ゲート回路１３の出力であるゲーテッドクロックは、分岐点Ａにおけるリセット信号の立ち上がりエッジ（リセット解除指示）からソースクロックの５サイクル（５周期）後にアクティブとなる。
【００３３】
例えば、ゲート回路１３では、ゲート信号をローアクティブのラッチ回路で受けて、ソースクロックのローレベル期間にゲート信号をアクティブにし、出力にグリッチが発生しないようにしつつ、入力点ｅ及び出力点ｈ間のゲートをオン／オフする。より具体的には例えば、図３に示す如く、ラッチ回路３１及びアンド回路（論理積回路）３２にてゲート回路１３を構成することができる。ラッチ回路３１は、入力点ｅでのソースクロックのレベルがローレベルであるときに、入力点Ｇ２でのゲート信号をラッチして、ラッチしたゲート信号をアンド回路３２の第１入力点に入力する。アンド回路３２の第２入力点には入力点ｅへのソースクロックが入力される。アンド回路３２は、第１及び第２入力点への信号の論理積を表す信号をゲーテッドクロックとして出力点ｈから出力する。
【００３４】
一方、タイミングｔＡから点Ａ及びＢ間の配線遅延時間が経過したタイミングｔＢにおいて、入力点Ｂでのリセット信号がローレベルからハイレベルに切り替わり（波形３１０参照）、これによって分周回路１１のリセットが解除されて分周回路１１の分周動作が可能な状態（分周回路１１の分周動作が許可された状態）になる。同様に、タイミングｔＡから点Ａ及びＣ間の配線遅延時間が経過したタイミングｔＣにおいて、入力点Ｃでのリセット信号がローレベルからハイレベルに切り替わり（波形３１２参照）、これによって分周回路１２のリセットが解除されて分周回路１２の分周動作が可能な状態（分周回路１２の分周動作が許可された状態）になる。
【００３５】
しかしながら、タイミングｔＢ及びｔＣにおいては、ゲーテッドクロックがまだアクティブ状態になっていない（即ち、ソースクロックがゲーテッドクロックとしてゲート回路１３から出力されていない）。このため、タイミングｔＢにおいて分周回路１１は分周動作を開始せず且つタイミングｔＣにおいて分周回路１２は分周動作を開始せず、分周回路１１及び１２はクロックが入力されるのを待つ状態になる。
【００３６】
分周回路１１及び１２が分周動作を開始するのは、夫々、ゲーテッドクロックがアクティブになった最初のクロックエッジ３２４及び３２５（タイミングｔｂ及びｔｃに対応）からになる。即ち、分周回路１１はタイミングｔｂから分周動作を開始し、分周回路１２はタイミングｔｃから分周動作を開始する。タイミングｔｂは、入力点ｂに入力されたゲーテッドクロックの最初の立ち上がりエッジ３２４のタイミングであり、タイミングｔｃは、入力点ｃに入力されたゲーテッドクロックの最初の立ち上がりエッジ３２５のタイミングである。図２において、矢印３２１〜３２５は共通のクロックエッジを表し、クロックエッジ３２４及び３２５は、クロックエッジ３２３が遅延したものである。尚、図２において、Ｔ_ＡｂはタイミングｔＡ及びｔｂ間の時間を表し、Ｔ_ＡｃはタイミングｔＡ及びｔｃ間の時間を表す。
【００３７】
図２に示す状況とは異なるが、分周回路１１及び１２のリセットが解除されるタイミングｔＢ及びｔＣがタイミングｔｂ及びｔＣよりも遅かったり、タイミングｔＢからタイミングｔｂまでの時間Ｔ_Ｂｂ及びタイミングｔＣからタイミングｔｃまでの時間Ｔ_Ｃｃが、分周回路１１及び１２で使用しているフリップフロップのリカバリ時間よりも短かったりすると、ゲーテッドクロックがアクティブになった最初のクロックエッジから分周回路１１及び１２を動作開始させることに対して保証が得られない。これに鑑み、クロック分周装置１では、この保障に得るのに必要な時間だけ（例えばソースクロックの数サイクル分）リセット信号を遅延させ、この遅延を利用して得たゲーテッドクロックを分周回路１１及び１２に共通入力するようにしている。このため、時間Ｔ_Ｂｂ及び時間Ｔ_Ｃｃを十分に確保することができる。逆に考えれば、タイミングｔＢ及びｔＣが夫々タイミングｔｂ及びｔｃよりも早くなるように、且つ、時間Ｔ_Ｂｂ及びＴ_Ｃｃが分周回路１１及び１２で使用しているフリップフロップのリカバリ時間よりも長くなるように、ゲート信号生成回路１４における遅延時間Ｔ_ＦＧを定めておくとよい。
【００３８】
上述の如く、本実施形態では、各分周回路のリセットが解除されて各分周回路の分周動作が許可された後に（即ち、タイミングｔＢ及びｔＣよりも後に）、ゲート回路１３を介してソースクロック（ゲーテッドクロック）を各分周回路に入力する。このため、分周回路１１及び１２は、ソースクロックの同じクロックエッジ（３２４及び３２５）から確実に分周動作を開始することが可能となる。各分周回路のリセットが解除されてからゲート回路１３が開くまでの時間（各分周回路のリセットが解除されてからソースクロックが出力点ｈより出力開始されるまでの時間）を十分に長くとることで、高周波数のソースクロックに対しても、緩い制約条件の下で配線設計が可能となる。即ち、複数の分周回路を同じクロックエッジから動作開始させるという同期関係を持たせた回路を、高周波数のソースクロックに対しても、容易に設計することが可能となる。
【００３９】
ゲート信号生成回路１４について説明を加える。図１のゲート信号生成回路１４では、入力点Ｆに入力されたリセット信号を遅延させることでゲート信号を生成している。そして、クロック分周装置１では、ソースクロックがゲート回路１３を介して分周回路１１及び１２に入力されるタイミングをゲート信号を用いて制御し、これによって、各分周回路のリセットの解除後にソースクロックが各分周回路に入力されるようにしている。
【００４０】
ゲート信号生成回路１４は、リセット信号を遅延させてゲート信号を得るために、任意の素子又は回路を利用することができる。例えば、ゲート信号生成回路１４を、遅延素子５１、シフトレジスタ回路５２又はカウンタ回路５３を用いて形成することができる（図４（ａ）、（ｂ）及び（ｃ）参照）。
【００４１】
遅延素子５１は、入力点Ｆに入力されたリセット信号を、所定時間Ｔ_ＦＧ分だけ遅延させ、遅延後のリセット信号を出力点Ｇ１からゲート信号として出力する。遅延素子５１を単純な配線を用いて形成することもでき、この場合、ゲート信号生成回路１４へのソースクロックの入力は不要である。但し、ソースクロックを用いて上記遅延を実現する遅延素子５１を形成しても良い（この場合、遅延素子５１はシフトレジスタ回路５２の一種となりうる）。シフトレジスタ回路５２及びカウンタ回路５３を用いる場合、ソースクロックを用いてリセット信号を遅延させることでゲート信号を生成することができる。図２の例の如く、ソースクロックの４サイクル（４周期）分の遅延を行う場合には、ソースクロックを基準として動作する４段分のフリップフロップを直列接続してシフトレジスタ回路５２を形成すれば良く、或いは、ソースクロックのサイクル数をカウントする３ビット以上のカウンタ回路５３を形成すればよい。
【００４２】
ゲート信号をソフトウェアの制御の下で生成するようにしてもよい。例えば、クロック分周装置１において、ゲート信号生成回路１４の代わりに、図６に示すマイクロコンピュータ６１を設けておいても良い。マイクロコンピュータ６１は、図１のリセット信号生成回路２２を内包し、マイクロコンピュータ６１上にて動作するソフトウェアの制御の下で、リセット信号を共通配線３２及び分岐点Ａを介して入力点Ｂ及びＣに出力する。一方において、マイクロコンピュータ６１は、ゲート信号生成回路１４の機能をも内包し、上記ソフトウェアの制御の下で、リセット信号とは独立して、マイクロコンピュータ６１における出力点Ｇ１からゲート回路１３の入力点Ｇ２へゲート信号を出力する。
【００４３】
このマイクロコンピュータ６１（マイクロコンピュータ６１内のゲート信号生成回路）にソースクロックを供給する必要は必ずしも無く、図２の同様のタイミング関係が実現されるように、リセット信号に応じてゲート信号を生成及び出力すればよい（リセット信号を遅延させた信号をゲート信号として生成及び出力すればよい）。即ち、マイクロコンピュータ６１は、自身が出力するリセット信号の電圧レベルをローレベルからハイレベルに切り替えた時点から、所定時間Ｔ_ＦＧ後に、出力点Ｇ１のゲート信号の電圧レベルをローレベルからハイレベルに切り替えればよい。尚、マイクロコンピュータ６１とは別のリセット信号生成回路から分周回路１１及び１２に対するリセット信号が出力されていても良い。
【００４４】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【００４５】
各信号におけるローレベルとハイレベルの関係を逆にしてもよい。クロック分周装置１を任意のデジタル回路及びデジタル回路を含む任意の機器（例えば、デジタルカメラ等の撮像装置、パーソナルコンピュータ、携帯電話機などの携帯端末）に搭載することができる。
【符号の説明】
【００４６】
１  クロック分周装置
１１、１２  分周回路
１３  ゲート回路
１４  ゲート信号生成回路
２１  ソースクロック生成回路
２２  リセット信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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