(57)【要約】【課題】垂直積層構造とすることが可能であり、かつサイズの異なるＬＳＩチップを容易に垂直積層することが可能な半導体装置の提供【解決手段】有機基板１と、有機基板１を厚さ方向に貫通する貫通ビア４と、有機基板１の両面に設けられ、貫通ビア４に電気接続された外部電極５ｂ及び内部電極５ａと、有機基板１の一方の主面上に接着層３を介して素子回路面を上にして搭載された半導体素子２と、半導体素子２及びその周辺を封止する絶縁材料層６と、絶縁材料層６内に設けられ、一部が外部表面に露出している金属薄膜配線層７と、金属薄膜配線層７に電気接続している金属ビア１０と、金属薄膜配線層７上に形成された外部電極９とを含み、金属薄膜配線層７が、半導体素子２の素子回路面に配置された電極と、内部電極５ａと、金属ビア１０と、金属薄膜配線層７上に形成された外部電極９とを電気的に接続した構造を有する半導体装置。【選択図】図１
2013030593.tif 000002
【特許請求の範囲】
【請求項１】
有機基板と、
前記有機基板を厚さ方向に貫通する貫通ビアと、
前記有機基板の両面に設けられ、前記貫通ビアに電気接続された外部電極及び内部電極と、
前記有機基板の一方の主面上に接着層を介して素子回路面を上にして搭載された半導体素子と、
前記半導体素子及びその周辺を封止する絶縁材料層と、
前記絶縁材料層内に設けられ、一部が外部表面に露出している金属薄膜配線層と、
前記絶縁材料層内に設けられ前記金属薄膜配線層に電気接続している金属ビアと、
前記金属薄膜配線層上に形成された外部電極と、を含み、
前記金属薄膜配線層が、半導体素子の素子回路面に配置された電極と、前記内部電極と、前記金属ビアと、前記金属薄膜配線層上に形成された外部電極とを電気的に接続した構造を有することを特徴とする半導体装置。
【請求項２】
絶縁材料層がそれぞれ異なる絶縁材料からなる複数の絶縁材料層によって形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
金属薄膜配線層、及びそれと接続する金属ビアが複数層存在することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体素子に対向している有機基板の領域に、絶縁材料層内の前記金属薄膜配線層と電気接続していない貫通ビアを配置したことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
有機基板上に複数個の半導体素子を有することを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置の複数個を、半導体装置の金属薄膜配線層上に形成された外部電極と他の半導体装置の有機基板上に露出している外部電極とを接続することにより、半導体装置の主平面に垂直な方向に積層したことを特徴とするモジュール構造。
【請求項７】
半導体装置が請求項４に記載の半導体装置であることを特徴とする請求項６に記載のモジュール構造。
【請求項８】
有機基板に、該有機基板を厚さ方向に貫通する貫通ビアを形成する工程、
有機基板の両面に前記貫通ビアに電気接続する外部電極及び内部電極を形成する工程、
前記有機基板の一方の主面に、複数の半導体素子をその素子回路面が上になるように位置合わせして配置し、これらの半導体素子の素子回路面の反対側の面を有機基板に固着する工程、
前記半導体素子及びその周辺に絶縁材料層を形成する工程、
前記絶縁材料層内に開口を形成する工程、
前記絶縁材料層上に一部が前記半導体素子の周辺領域に延出された金属薄膜配線層を形成すると共に、絶縁材料層内の前記開口内に前記半導体素子の前記素子回路面に配置された電極と接続された導電部を形成して金属ビアを形成する工程、
前記金属薄膜配線層上に外部電極を形成する工程、
及び、
所定の位置で前記有機基板、前記絶縁材料層を切断することにより、１つまたは複数の半導体チップを含む半導体装置を分離する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜５のいずれかに記載の半導体装置の複数個を用い、一つの半導体装置の金属薄膜配線層上に形成された外部電極に他の半導体装置の有機基板上に露出している外部電極を接続して、半導体装置の主平面に垂直な方向に積層することを特徴とする半導体積層モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、該半導体装置を積層した半導体モジュール構造、及びその製造方法に関する。
より詳細には、本発明は、大型のパネルスケールで薄膜配線工程及び組立工程を行なう、Panel scale Fan-out package 構造に関するものであり、特にパッケージを複数垂直に積層した構造を有する半導体積層型モジュールに適用される。
【背景技術】
【０００２】
近年の電子機器の高機能化および軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んできており、これらの電子機器に使用される半導体装置、従来にも増して小型化が進んできている。
【０００３】
ＬＳＩユニットやＩＣモジュールのような半導体装置を製造する方法としては、まず、保持板上に、電気特性試験で良品と判定された半導体素子の複数個を、素子回路面を下にして所定の配列で配置し貼り付けた後、その上に、例えば樹脂シートを配置し加熱・加圧してモールドして複数個の半導体素子を一括して樹脂封止し、次いで、保持板を剥がし、樹脂封止体を所定の形状（例えば円形）に切断・加工した後、樹脂封止体に埋め込まれた半導体素子の素子回路面上に絶縁材料層を形成し、この絶縁材料層に半導体素子の電極パッドの位置に合わせて開口を形成した後、絶縁材料層の上に配線層を形成するとともに、開口内に半導体素子の電極パッドと接続する導電部（ビア部）を形成し、次いで、ソルダーレジスト層の形成、外部電極端子であるはんだボールの形成を順に行なった後、半導体素子１個ごとに切断して個別化して半導体装置を完成する方法がある（例えば、特許文献１参照）。
【０００４】
しかしながら、このようにして得られる従来の半導体装置においては、複数個の半導体素子を一括して樹脂封止する際に、樹脂が硬化により収縮し、かつその収縮量が必ずしも設計通りではないため、半導体素子の配列位置によっては、樹脂硬化後の位置が設計位置からずれることがあり、この位置ずれが生じた半導体素子では、絶縁材料層の開口に形成されるビア部と半導体素子の電極パッドとに位置ずれが生じるため、接続信頼性が低下するという問題があった。
【０００５】
この課題を解決した半導体装置が特許文献２に記載されている。
この装置の基本的な構造を図１４に示す。
半導体装置３０は、樹脂硬化体または金属から構成される平板３１を備えており、その一方の主面に、半導体素子３２が素子回路面を上にして配置され、素子回路面と反対側の面（裏面）が接着剤３３により平板３１に固着されている。そして、平板３１の主面全体には、半導体素子３２の素子回路面を覆うようにして絶縁材料層３４が一層だけ形成されている。この単層の絶縁材料層３４の上には、銅等の導電性金属から成る配線層３５が形成されており、その一部は半導体素子３２の周辺領域にまで引き出されている。また、半導体素子３２の素子回路面上に形成された絶縁材料層３４には、半導体素子３２の電極パッド（図示せず）と配線層３５とを電気的に接続するビア部３６が形成されている。このビア部３６は、配線層３５と一括して形成されて一体化されている。また、配線層３５の所定の位置には外部電極であるはんだボール３７が複数個形成されている。さらに、絶縁材料層３４の上、および半田ボール３７の接合部を除く配線層３５の上には、ソルダーレジスト層３８のような保護層が形成されている。
【０００６】
特許文献２記載の半導体装置は、上記の構成により半導体素子の電極と配線層との接続信頼性が高く、電極の微細化への対応が可能な半導体装置を、高い歩留まりで安価に得ることを可能としている。
しかしながら、特許文献２記載の半導体装置はパッケージの表裏を貫通するビアを設けることが困難であり、このため、近年急速に拡大している半導体パッケージ上に他の半導体パッケージや回路基板を積層した３次元構造の積層モジュールへの適用が不可能であるという課題がある。
【０００７】
近年の傾向では、半導体パッケージサイズの小型化及び半導体素子の搭載数の増加が要求されており、これらの要求に対応するものとして、半導体パッケージ上に他の半導体パッケージや回路基板を積層したＰＯＰ（Package on Package）構造の半導体装置（特許文献３）及びＴＳＶ（Through Silicon Via)構造の半導体装置（特許文献４）が提案され、開発されている。
【０００８】
図１５に基づいて従来のＰＯＰ構造の半導体装置について説明する。ＰＯＰ（Package on Package）は、複数の異なるＬＳＩをそれぞれ個別のパッケージに組立て、テストした後に、さらにそれらのパッケージを積層したパッケージ形態である。
半導体装置４０は、半導体パッケージ４１上に他の半導体パッケージ４２が積層されて構成されている。下側の半導体パッケージ４１の基板４３上には半導体素子４４がマウントされ、半導体素子４４の周縁部に形成された電極パッド（図示省略）と基板上の電極パッド４５とがワイヤー４６を介して電気的に接続されている。半導体素子４４は、その全面が封止部材４７によって封止されている。そして、半導体パッケージ４１と半導体パッケージ４２とは、半導体パッケージ４２の下面に形成された外部接続端子４８（半田ボール）を介してリフローにより互いに電気的に接続される。
【０００９】
ＰＯＰは上記のように複数のパッケージを積層することにより機器搭載時の実装面積をより多く確保することができ、また、それぞれのパッケージを個別にテストできるため、歩留ロスを低減することができるという利点を有している。しかしながら、ＰＯＰは個々のパッケージを個々にアセンブリして、完成したパッケージを積層するため、半導体素子サイズの縮小（シュリンク）による組立コスト削減が困難であり、積層モジュールの組立コストが非常に高価になるという課題を有している。
【００１０】
次に、図１６に基づいて従来のＴＳＶ構造の半導体装置を説明する。図１６に示すように、半導体装置５０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された複数枚の半導体素子５１及び１枚のインターポーザ基板５２が樹脂層５３を介して積層された構造を有している。半導体素子５１はシリコン基板を用いた半導体素子であり、シリコン基板を貫通する多数の貫通電極（ＴＳＶ：Through Silicon Via）５４によって上下に隣接する半導体素子と電気的に接続されるとともに封止樹脂５５によって封止されている。一方、インターポーザ基板５２は樹脂からなる回路基板であり、その裏面には複数の外部接続端子（半田ボール）５６が形成されている。
【００１１】
従来のＴＳＶ（Trough Si Via）積層モジュール構造では、個々の半導体素子それぞれに対して貫通孔を設けるため半導体素子が損傷を受ける可能性があり、さらに貫通孔内にビア電極を形成するという複雑かつコスト高のウエハ工程を複数追加する必要があり、タテ型積層モジュール全体の大幅なコストアップを招いていた。また、従来構造では異なるサイズのチップを含む積層実装が困難であり、さらにメモリ等の同一チップ積層時に必須となる「層ごとに異なる再配線層の付与」により、通常のメモリーモジュールよりも製造コストが大幅にアップし、量産効果による価格低下があまり望めないという問題が内在していた。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−１９７６６２号公報
【特許文献２】特開２０１０−２１９４８９号公報
【特許文献３】特開２００８−２１８５０５号公報
【特許文献４】特開２０１０―２７８３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、このような問題を解決するためになされたものであり、表裏間を貫通する電極を有する構造を有し、ＰＯＰ型構造をはじめ、垂直積層構造とすることが可能であり、かつサイズの異なるＬＳＩチップを容易に垂直積層することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明者らは、上記課題を解決するために鋭意検討を進めた結果、半導体素子を搭載する支持体として有機基板を用い、この有機基板を厚さ方向に貫通する貫通ビアを設ける共に、有機基板の両面に設けられ前記貫通ビアに電気接続された外部電極及び内部電極を設け、半導体素子の素子回路面に配置された電極と、前記内部電極と、前記内部電極と絶縁材料層内に設けられ金属ビアと、金属薄膜配線層上に形成された外部電極とを絶縁材料層内に設けられた金属薄膜配線層によって電気的に接続することにより、上記課題が解決できることを見出して本発明を完成した。
すなわち、本発明は以下に記載する通りのものである。
【００１５】
（１）有機基板と、
前記有機基板を厚さ方向に貫通する貫通ビアと、
前記有機基板の両面に設けられ、前記貫通ビアに電気接続された外部電極及び内部電極と、
前記有機基板の一方の主面上に接着層を介して素子回路面を上にして搭載された半導体素子と、
前記半導体素子及びその周辺を封止する絶縁材料層と、
前記絶縁材料層内に設けられ、一部が外部表面に露出している金属薄膜配線層と、
前記絶縁材料層内に設けられ前記金属薄膜配線層に電気接続している金属ビアと、
前記金属薄膜配線層上に形成された外部電極と、を含み、
前記金属薄膜配線層が、半導体素子の素子回路面に配置された電極と、前記内部電極と、前記金属ビアと、前記金属薄膜配線層上に形成された外部電極とを電気的に接続した構造を有することを特徴とする半導体装置。
（２）絶縁材料層がそれぞれ異なる絶縁材料からなる複数の絶縁材料層によって形成されていることを特徴とする（１）に記載の半導体装置。
（３）金属薄膜配線層、及びそれと接続する金属ビアが複数層存在することを特徴とする（１）または（２）に記載の半導体装置。
（４）半導体素子に対向している有機基板の領域に、絶縁材料層内の前記金属薄膜配線層と電気接続していない貫通ビアを配置したことを特徴とする（１）〜（３）のいずれかに記載の半導体装置。
（５）有機基板上に複数個の半導体素子を有することを特徴とする（１）〜（４）のいずれかに記載の半導体装置。
（６）（１）〜（５）のいずれかに記載の半導体装置の複数個を、半導体装置の金属薄膜配線層上に形成された外部電極と他の半導体装置の有機基板上に露出している外部電極とを接続することにより、半導体装置の主平面に垂直な方向に積層したことを特徴とするモジュール構造。
（７）半導体装置が（４）に記載の半導体装置であることを特徴とする（６）に記載のモジュール構造。
（８）有機基板に、該有機基板を厚さ方向に貫通する貫通ビアを形成する工程、
有機基板の両面に前記貫通ビアに電気接続する外部電極及び内部電極を形成する工程、
前記有機基板の一方の主面に、複数の半導体素子をその素子回路面が上になるように位置合わせして配置し、これらの半導体素子の素子回路面の反対側の面を有機基板に固着する工程、
前記半導体素子及びその周辺に絶縁材料層を形成する工程、
前記絶縁材料層内に開口を形成する工程、
前記絶縁材料層上に一部が前記半導体素子の周辺領域に延出された金属薄膜配線層を形成すると共に、絶縁材料層内の前記開口内に前記半導体素子の前記素子回路面に配置された電極と接続された導電部を形成して金属ビアを形成する工程、
前記金属薄膜配線層上に外部電極を形成する工程、
及び、
所定の位置で前記有機基板、前記絶縁材料層を切断することにより、１つまたは複数の半導体チップを含む半導体装置を分離する工程
を具備することを特徴とする半導体装置の製造方法。
（９）（１）〜（５）のいずれかに記載の半導体装置の複数個を用い、一つの半導体装置の金属薄膜配線層上に形成された外部電極に他の半導体装置の有機基板上に露出している外部電極を接続して、半導体装置の主平面に垂直な方向に積層することを特徴とする半導体積層モジュールの製造方法。
【発明の効果】
【００１６】
本発明の半導体装置は以下に記載する通りの効果を奏することができる。
・ＰＯＰ型構造をはじめ、垂直積層構造が可能となる。
・貫通電極を有しないＬＳＩチップを容易に垂直積層することができる。
・大型パネルスケールアセンブリにより、半導体素子サイズのダウンサイジングによる大幅なコスト削減が実現できる。
・メモリ等の同一チップ積層時に必須となる層ごとに異なる再配線層の付与」が不要となり、製造コストが大幅に削減できる。
・ＴＳＶプロセスを用いるような場合のデバイスへのダメージを防ぐことができる。
・薄型チップのハンドリングが容易になる。
・サーマルビアにより熱特性を向上することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る半導体装置の実施形態１を示す断面図である。
【図２】実施形態１の半導体装置を製造する方法を示し、（ａ）〜（ｅ）はその一部の工程を示す断面図である。
【図３】実施形態１の半導体装置を製造する方法を示し、（ｆ）〜（ｉ）はその一部の工程を示す断面図である。
【図４】実施形態１の半導体装置を製造する方法を示し、（ｊ）〜（ｋ）はその一部の工程を示す断面図である。
【図５】本発明に係る半導体装置の実施形態２を示す断面図である。
【図６】本発明に係る半導体装置の実施形態３を示す断面図である。
【図７】本発明に係る半導体装置の実施形態４を示す断面図である。
【図８】本発明に係る半導体装置の実施形態５を示す断面図である。
【図９】本発明に係る半導体装置の実施形態６を示す断面図である。
【図１０】本発明に係る半導体装置の実施形態７を示す断面図である。
【図１１】本発明に係る半導体装置の実施形態８を示す断面図である。
【図１２】本発明に係る半導体装置の実施形態９を示す断面図である。
【図１３】本発明に係る半導体装置の実施形態１０を示す断面図である。
【図１４】従来の半導体装置の構造を示す断面図である。
【図１５】従来のＰＯＰ構造の半導体装置の構造を示す図である。
【図１６】従来のＴＳＶ構造の半導体装置の構造を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための形態について説明する。なお、以下の記載では実施形態を図面に基づいて説明するが、それらの図面は図解のために供されるものであり、本発明はそれらの図面に限定されるものではない。
【００１９】
（実施形態１）
図１は本発明に係る半導体装置の基本的な構成を示す実施形態１を示す縦断面図である。
半導体装置２０は、樹脂硬化体から構成される有機基板１を備えており、その一方の主面に、半導体素子２が電極（図示せず）を有する素子回路面を上にして配置され、素子回路面と反対側の面（裏面）が接着剤３により有機基板１に固着されている。有機基板１には有機基板を厚さ方向に貫通する貫通ビア４が設けられ、かつ、有機基板１の両面には貫通ビア４に電気接続された内部電極５ａ及び外部電極５ｂが設けられている。有機基板１には上記のように貫通ビア４を設けるために貫通孔が形成されるので有機基板の材料としては加工強度が高い有機材料を用いることができる。このような有機基板１としては、例えばガラスクロスに樹脂を含浸させた複合材料を用いることができる。また、有機基板の両面は銅箔によって被覆されている。
【００２０】
そして、有機基板１の主面全体には、半導体素子２の素子回路面を覆うようにして絶縁材料層６が形成されている。この絶縁材料層６の上には、銅等の導電性金属から成る金属配線を構成する金属薄膜配線層（以下「配線層」ともいう）７が形成されており、その一部は半導体素子２の周辺領域にまで引き出されている。半導体素子２の電極面上にはビア部８が設けられ配線層７と電極とが電気的に接続されている。配線層７の所定の位置には半田ボール等の外部電極９が複数個形成されている。絶縁材料層６内には配線層７と貫通ビア４に電気接続された内部電極５ａとを電気接続するための金属ビア１０が設けられている。絶縁材料層６の上、および外部電極９の接合部を除く配線層７の上には、配線保護膜１１を形成する。配線保護膜１１は絶縁材料層の絶縁材料と同種の材料で形成しても良いし、異種の材料で形成しても良い。
【００２１】
上記半導体装置２０は、半導体素子２上の電極が金属薄膜配線層７を介して、金属ビア１０と電気的に接続され、又同金属ビア１０は有機基板１上の内部電極５ａ及び、外部電極９と電気的に接続されている。半導体装置２０はこのような構造のため、半導体素子２の端子が半導体装置の表裏両面の外部電極（５ｂ、９）と電気的につながることにより、同一構造のパッケージの積層実装が可能となる。
【００２２】
このような実施形態１の半導体装置２０の製造方法を以下に示す。
以下に説明する製造方法では、有機基板１を本発明の半導体素子２のサイズよりも極めて大きいものとし、複数の半導体素子２をそれぞれ間隔を置いて有機基板１に搭載して、所定の処理工程によって複数の半導体装置を同時に製造し、最終的に個々の半導体装置に分割して複数の半導体装置を得ることができるようにしている。
このように、複数の半導体装置を同時に製造することにより製造コストを大幅に抑制する事が可能となる。
また、本実施形態では有機基板上に一つの半導体素子を有する半導体装置について述べたが、有機基板上に複数個の半導体素子を有する場合も本発明の実施形態である。
以下では半導体の製造工程を図２〜図４に基づいて説明する。
【００２３】
図２（ａ）は貫通ビア形成前の有機基板１を示す図である。有機基板１としてはガラスクロスを基材としこれにエポキシ樹脂等の熱硬化型樹脂を含浸させて硬化させた基板１２を用いることができる。基板１２の表裏両面には銅箔１３が貼り付けられて固着されている。
【００２４】
図２（ｂ）は有機基板１に貫通ビアを形成するための貫通穴４′を形成した状態を示す図である。貫通穴４′は微細ドリルを用いて形成する。本図では銅箔１２および基板１２をドリルで一括加工しているが、貫通穴直上の銅箔１３を薬液などで先に除去しておくことにより、レーザーでの貫通穴形成も可能である。
【００２５】
図２（ｃ）は電解めっき等を用いて、貫通穴４′の側壁にめっき層１４を形成して貫通ビアを形成した状態を示す図である。この時、側壁のめっき層１４は銅箔１３と電気的に導通がとれた状態である。
【００２６】
図２（ｄ）は貫通ビア４内に導電材料１５が充填された状態を示す。導電材料１５はめっきで形成されても良いし、めっき層１４を形成した後に導電ペーストを充填することによって形成しても良い。めっき層１４の厚みが充分あり、めっき層のみで電気的接続が良好である場合には、導電材料を充填することを省略することができる。また、貫通ビアの剛性を高めると共に、金属電極の形成を容易にするために、導電材料を充填することに代えて穴埋め材を充填することができる。
【００２７】
図２（ｅ）は、銅箔１３を任意の形状に加工して配線層と接続するための内部電極５ａ及び半導体装置の接続部となる外部電極５ｂを形成した状態を示す図である。銅箔の加工は薬液によるエッチング処理等で行うことができる。
また、有機基板１に貫通ビア４を形成したのち、配線を保護する為に基板両面、もしくは片面にソルダーレジストなどの配線保護膜を形成することができる。配線保護膜を付与した場合は、貫通ビア４および配線部に外部電極接続用の開口を設ける。
【００２８】
図３（ｆ）は上記工程によって得られた有機基板に接着剤３を介して、電気特性試験で良品とされた半導体素子２を素子回路面を上にして固着した状態を示す図である。半導体素子２の表層には感光性樹脂膜１６が塗布されており、感光性樹脂膜１６に設けられた開口１７により半導体素子２の電極（外部接続用金属電極端子）が露出された状態である。感光性樹脂膜１６が塗布されない状態で、半導体素子２を基板に固着する場合もある。この時、基板は半導体サイズよりも極めて大きいため、多数の半導体素子２を搭載することができる。
【００２９】
図３（ｇ）は基板上に固着された半導体素子２の周辺部に絶縁性樹脂を供給して絶縁性樹脂層６を形成した状態を示す図である。絶縁性樹脂としては熱硬化型の樹脂を用い、半導体素子２ないしは感光性樹脂膜１６との間に極力段差ができないように供給を行う。絶縁性樹脂の供給は、スピンコータを用いて塗布する方法やスキージを用いた印刷法により行なうことができる。
絶縁性樹脂としては感光性樹脂を用いる場合もある。また、あらかじめ半導体素子２の回路形成面に感光性樹脂膜１６が供給されていない場合は、絶縁性樹脂としての感光性樹脂を半導体素子２の周辺部および回路形成面にも供給することもできる。
この時、半導体素子２の回路形成面の電極部は、別工程で露光・現像により開口して電極表面の露出をおこなう。
この時、同時に樹脂部の金属ビア用の開口（図３（ｈ）の１８参照）を形成することも可能である。
【００３０】
図３（ｈ）は絶縁材料層６に金属ビアを形成するための開口１８を形成した状態を示す図である。開口１８はレーザー等で加工され、有機基板の内部電極５ａまで貫通している。
この開口１８は微細ドリルで加工形成される場合も有り、絶縁材料層６が感光性樹脂からなる場合には、露光・現像にて開口される場合もある。
【００３１】
図３（ｉ）は開口１８が形成された絶縁材料層６、および半導体素子２の表層に金属薄膜配線層７が形成された状態を示す図である。絶縁材料層６の上面全体に、蒸着方式（スパッタ）、もしくは無電解めっき等で下地（シード層）を形成したのち、電解めっきを行う。このとき、図に示すように、絶縁材料層６の開口１８の側壁にもめっきによって導電性金属層が形成され金属ビア１９が形成される。次いで、全面に形成された導電性金属層をフォトリソグラフィーによりパターニングして金属薄膜配線層７を形成する。フォトリソグラフィーによるパターニングは、導電性金属層上に感光性レジスト層を形成し、所定のパターンのマスクを用いて露光・現像した後、導電性金属層をエッチングすることにより行なうことができる。このような電解めっきとフォトリソグラフィーによるパターニングにより、半導体素子２の電極と電気的に接続された金属ビア１９、配線層７、および後の工程で半田ボール等からなる外部電極９が形成される金属薄膜配線層７の所定部位を、一括して形成することができる。また、金属薄膜配線層７を形成した後に上記下地（シード層）をエッチングにて除去する。
【００３２】
図４（ｊ）は金属薄膜配線層７上に、ソルダーレジスト等の配線保護膜１１を形成した状態を示す図である。
ソルダーレジストは液状の場合はロールコーター、フィルム形状の場合はラミネート、圧着プレスなどで供給される。この配線保護膜１１を形成した後、配線保護膜に外部金属電極を設けるための開口部を開口する。
【００３３】
図４（ｋ）は金属薄膜配線層７の外部金属電極端子部に、導電材料からなる外部金属電極９を形成した状態を示した図である。導電材料としては半田ボール、導電性ペースト、半田ペーストなど導電がとれる材料を用いる。
外部電極９を形成した後、Ａ−Ａ切断線に沿って各個片に分断することにより本発明の実施形態１の半導体装置を得ることができる。
【００３４】
（実施形態２）
図５は、本発明の実施形態２を示す断面図である。
この実施形態２は実施形態１において、貫通ビアの壁面のみに金属導体を形成し、残りの空洞部分に樹脂等の穴埋め材２１を充填した構造を有する。
穴埋め材２１を充填することにより貫通ビアの剛性を高めることができると共に、貫通ビアの上下面に金属電極（導体膜）を形成しやすくすることができる。
【００３５】
（実施形態３）
図６は、本発明の実施形態３を示す断面図である。
この実施形態３では、実施形態１において、半導体素子の周囲の絶縁材料層６として配線層の下側と上側で異なる樹脂を用いる。例えば、樹脂６ａとしては、熱硬化性樹脂又は感光性樹脂を用い、一方、樹脂６ｂとしては、外部電極間を絶縁可能なソルダーレジスト等の絶縁樹脂材料を用いる。この樹脂６ａからなる層は配線保護層１１を構成する。
この様に構成することにより樹脂６ａとして熱硬化性樹脂を用いた場合には半導体素子の封止信頼性の向上効果が、樹脂６ａとして感光性樹脂を用いた場合にはパターニング性の向上効果が、また樹脂６ｂとしてソルダーレジストを用いることにより、外部電極間半田ショート防止効果がそれぞれ期待できる。
また、図示例では、有機基板の貫通ビアは第２の実施態様と同様に穴埋め材で充填されている。
【００３６】
（実施形態４）
図７は、本発明の実施形態４を示す断面図である。
この実施形態４は、実施形態３において、有機基板１の半導体素子２に対向する表面部分の銅箔を残してＣｕ電極パッド２３とし、このＣｕ電極パッド２３の下の有機基板１に、絶縁材料層６内の金属薄膜配線層７と電気接続しないダミーの貫通ビア２２を配置し、この貫通ビアをサーマルビアとすることにより、半導体素子２が発生する熱の放熱特性を向上させたものである。
この様な構造の半導体装置を積層モジュールに用いることにより縦方向への熱の流れが効率的に行われ、放熱がしやすくなる。
【００３７】
（実施形態５）
図８は、本発明の実施形態５を示す断面図である。
この実施形態５は、実施形態３において、有機基板の下面を配線２４でつないだものである。この様な構造とすることにより、有機基板上の貫通ビアから別のパッド位置への再配線が可能となる。また、パターニング面積を増やすことにより、面内温度分布の均一化による放熱特性の改善が可能となる。
【００３８】
（実施形態６）
図９は、本発明の実施形態６を示す断面図である。
この実施形態６は、実施形態４の変形例であり、有機基板１の半導体素子２に対向する表面部分の銅箔の面積を広く残してグランド層２５としたものである。
これにより、放熱特性の改善、グランド層の強化による電気特性の改善が可能となる。
【００３９】
（実施形態７）
図１０は、本発明の実施形態７を示す断面図である。
この実施形態７は、実施形態５において、半導体素子の周囲の絶縁材料層６として最下層を熱硬化性樹脂層６ｃ、その上の層を感光性樹脂層６ｄ、最上層をソルダーレジスト層６ｅとした構成である。このような構造とすることにより、熱硬化性樹脂層６ｃによる半導体素子の封止信頼性の向上効果が、感光性樹脂層６ｄによるパターニング性の向上効果が、ソルダーレジスト層６ｅによる外部電極間半田ショート防止効果が、それぞれ期待できる。
【００４０】
（実施形態８）
図１１は、本発明の実施形態９を示す断面図である。
この実施形態９は、金属薄膜配線層７及びそれと接続する金属ビア１０が複数層（図示したものではそれぞれ２層）設けたものである。
金属薄膜配線層７及びそれと接続する金属ビア１０が複数層存在することによって、半導体素子と外部金属電極又は、金属ビアを電気的に接続する配線自由度が増大し、同じ外形サイズの半導体装置に対して、搭載可能な半導体素子サイズの自由度を増大させることができるか、または、搭載可能な半導体素子表面の電極端子数の自由度を増大させることができる。
【００４１】
（実施形態９）
図１２は、本発明の実施形態９を示す断面図である。
この実施形態９は、半導体装置のユニット（Ｕ１〜Ｕ４）を、半導体装置の金属薄膜配線層上に形成された外部電極と他の半導体装置の有機基板上に露出している外部電極とを接続することにより、半導体装置の主平面に垂直な方向に積層してなる半導体積層モジュール２６である。
本発明の半導体装置を積層モジュールのユニットとして用いることにより、ＴＳＶ構造のように半導体素子に貫通電極を設けることなく、また、個々の半導体素子サイズが異なっても、任意の段数の積層モジュールを実現することができる。
【００４２】
（実施形態１０）
図１３は、本発明の実施形態１０を示す断面図である。
この実施形態１０は、図１２に示した実施形態９の半導体積層モジュール２６の最上層に、図１４に示した構造の半導体装置Ｕ５を配置することにより半導体積層モジュール２８を形成したものである。
この半導体装置Ｕ５は図１４に示されるものにおいて平板３１として高熱伝導金属板２７を用いたものであり、これにより最上層に高消費電力の半導体素子を搭載可能な高放熱性積層モジュールを実現することができる。
【符号の説明】
【００４３】
１  有機基板
２、３２、４４、５１  半導体素子
３  接着剤
４  貫通ビア
４′貫通孔
５ａ、５ｂ  金属電極
６、６ａ、６ｂ  絶縁材料層
６ｃ  熱硬化性樹脂層
６ｄ  感光性樹脂層
６ｅ  ソルダーレジスト層
７  金属薄膜配線層
８  ビア部
９  外部電極
１０  金属ビア
１１  配線保護膜
１２  基板
１３  銅箔
１４  めっき層
１５  導電材料
１６  感光性樹脂膜
１７、１８  開口
１９  金属ビア
２０、３０、４０  半導体装置
２１  穴埋め材
２３  Ｃｕ電極パッド
２４  配線
２５  グラウンド層
２６、２８  半導体積層モジュール
２７  高熱伝導金属板
３１  平板
３３  接着剤
３４  絶縁材料層
３５  配線層
３６  ビア部
３７  半田ボール
３８  ソルダーレジスト層
４１、４２  半導体パッケージ
４３  基板
４５  電極パッド
４６  ワイヤー
４７  封止部材
４８  外部接続端子５０  半導体装置
５２  インターポーザ基板
５３  樹脂層
５４  貫通電極（ＴＳＶ：Through Silicon Via）
５５  封止樹脂
５６  外部接続端子（半田ボール）
Ｕ１〜Ｕ５  半導体装置のユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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