(57)【要約】【課題】多巻線トランスを用いることなく、少数（二石もしくは四石）のスイッチで構成することができ、且つ、多数の磁性素子を必要とすることもない、従来よりも大幅に簡素化された均等化回路を提供することを課題とする。【解決手段】電圧均等化の対象となる複数の蓄電セルを用いて多段倍電圧整流回路を構成し、複数の蓄電セルに印加された電圧の合計電圧を、ハーフブリッジ型セル、フルブリッジ型セル等の入力回路へと入力して矩形状の電圧を生成し、当該矩形状の電圧を共振回路によって正弦状の交流電圧へと変換した上で、この交流電圧により上記複数の蓄電セルの電圧を均等化する。【選択図】図７
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【特許請求の範囲】
【請求項１】
直列接続された第１から第ｎ（ｎは２以上の整数）の蓄電セルの各々に対して、２つの直列接続されたダイオードを並列に接続し、更に、該２つの直列接続されたダイオードの各々における中間点にキャパシタを接続してなる、多段倍電圧整流回路と、
前記直列接続された第１から第ｎの蓄電セルそれぞれに印加された電圧の合計電圧の入力を受けて、スイッチの切り替え状態に応じた電圧を出力する、入力回路と、
前記入力回路から出力された電圧を変換し、前記キャパシタの各々に対して交流電圧を出力する、共振回路と
を備え、前記共振回路から出力される前記交流電圧によって前記第１から第ｎの蓄電セルの電圧を均等化するよう構成された、均等化回路。
【請求項２】
前記入力回路は、直列接続された第１及び第２のスイッチの各々にフライホイールダイオードを並列接続してなり、
前記第１及び第２のスイッチのうちオンとするスイッチを経時的に切り替えることによって、該第１及び第２のスイッチの両端間に定電圧が入力されたときに、該第１及び第２のスイッチの中間点にある第１の端子と、該第２のスイッチの両端のうち該第１の端子とは異なる側にある、第２の端子と、の間に矩形状の電圧を出力するよう構成された
ことを特徴とする、請求項１に記載の均等化回路。
【請求項３】
前記入力回路は、第１及び第２のスイッチを直列接続してなるスイッチ組と、第３及び第４のスイッチを直列接続してなるスイッチ組と、を並列接続し、さらに各々のスイッチにフライホイールダイオードを並列接続してなり、
第１及び第４のスイッチをオンとする状態と、第２及び第３のスイッチをオンとする状態と、の間で接続状態を経時的に切り替えることによって、各々のスイッチ組の両端間に定電圧が入力されたときに、該第１及び第２のスイッチの中間点にある第１の端子と、該第３及び第４のスイッチの中間点にある第２の端子と、の間に矩形状の電圧を出力するよう構成された
ことを特徴とする、請求項１に記載の均等化回路。
【請求項４】
前記共振回路が、前記第１の端子と第３の端子との間で直列接続されたインダクタと共振回路内キャパシタとを備え、
前記入力回路から矩形状の電圧の入力を受けたときに、前記第３の端子と、前記第２の端子に接続された第４の端子と、の間に前記交流電圧を出力するよう構成された
ことを特徴とする、請求項２又は３に記載の均等化回路。
【請求項５】
前記共振回路が、
前記第１の端子と第３の端子との間で直列接続されたインダクタと、
前記第１の端子と前記第３の端子とを結ぶ経路上の一点と、前記第２の端子と第４の端子とを結ぶ経路上の一点と、の間に接続された共振回路内キャパシタと
を備え、
前記入力回路から矩形状の電圧の入力を受けたときに、前記第３の端子と前記第４の端子との間に前記交流電圧を出力するよう構成された
ことを特徴とする、請求項２又は３に記載の均等化回路。
【請求項６】
前記共振回路が、
前記第１の端子と第３の端子との間で直列接続されたインダクタと、
前記第１の端子と前記第３の端子とを結ぶ経路上の一点と、前記第２の端子と第４の端子とを結ぶ経路上の一点と、の間に接続された、第１の共振回路内キャパシタと、
前記第２の端子と前記第４の端子とを結ぶ経路上の一点に接続された、第２の共振回路内キャパシタと
を備え、
前記入力回路から矩形状の電圧の入力を受けたときに、前記第３の端子と前記第４の端子との間に前記交流電圧を出力するよう構成された
ことを特徴とする、請求項２又は３に記載の均等化回路。
【請求項７】
前記共振回路が、
前記第１の端子と第３の端子との間で直列接続された第１のインダクタと、
前記第１の端子と前記第３の端子とを結ぶ経路上の一点と、前記第２の端子と第４の端子とを結ぶ経路上の一点と、の間に接続された、第２のインダクタと、
前記第２の端子と前記第４の端子とを結ぶ経路上の一点に接続された、共振回路内キャパシタと
を備え、
前記入力回路から矩形状の電圧の入力を受けたときに、前記第３の端子と前記第４の端子との間に前記交流電圧を出力するよう構成された
ことを特徴とする、請求項２又は３に記載の均等化回路。
【請求項８】
前記共振回路において、コアに対して巻回された一次巻線を前記第３の端子と前記第４の端子との間に設け、更に該コアに対して巻回されたニ次巻線を設けることによりトランスを形成し、前記交流電圧を変圧した上で、該二次巻線の両端にある第５の端子と第６の端子との間に出力するよう構成した
ことを特徴とする、請求項４乃至７のいずれか一項に記載の均等化回路。
【請求項９】
前記第１から第ｎの蓄電セルのうち少なくとも１つは、コンデンサ、二次電池、又は電気二重層キャパシタを含む、請求項１乃至８のいずれか一項に記載の均等化回路。
【請求項１０】
請求項１乃至９のいずれか一項に記載の均等化回路と、
前記蓄電セルのうち少なくとも２つの電圧を検出する電圧検出回路と、
前記蓄電セル電圧検出回路が検出した電圧に基づいて評価された蓄電セル電圧のばらつきを、電圧ばらつきの基準値と比較する、電圧比較演算回路と、
前記比較の結果に基づいて、前記スイッチの切り替えの周波数を制御する周波数制御回路と
を備えた、蓄電セル電圧の均等化システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個の蓄電セル（コンデンサ、二次電池、電気二重層キャパシタ等）を直列接続してなる蓄電モジュールにおいて、各蓄電セルの電圧を均等化する均等化回路に関する。
【背景技術】
【０００２】
二次電池や電気二重層キャパシタ等の蓄電セルは用途に応じた所望の電圧を得るために複数個のセルを直列に接続することによりモジュールを構成して使用される。そのような蓄電モジュールにおいては、繰り返し充放電を行うにしたがい、各セルの容量、内部抵抗、環境温度、自己放電等のばらつきに起因したセル電圧のばらつきが発生する。
【０００３】
セル電圧にばらつきが発生した状態で充放電を行えば、高電圧のセルは低電圧のセルと比較してより早く劣化が進行する。充放電を繰り返すことにより、このような劣化進行のばらつきは加速的に増大することがある。また、特に放電時においては、一部のセルの電圧が放電許容最低電圧に達した時点で、別の高電圧のセルに残存するエネルギーが利用不可能になるという問題も起こる。
【０００４】
このような問題を解決するべく各種の均等化回路が提案されているが、何れの方式も、回路構成が複雑化する、設計の柔軟性に欠ける、等の点で課題を抱えているのが現状である。以下、従来方式の均等化回路のうち幾つかを例として説明する。
【０００５】
従来方式の代表として（非特許文献１等）、スイッチトキャパシタを用いた均等化回路が挙げられる。この方式では１つの蓄電セルに対して２つのスイッチが必要となるため、蓄電セルの直列数Ｎに対して２Ｎ個のスイッチが必要となり、蓄電セルの直列接続数の増加に伴い、回路構成が飛躍的に複雑になってしまう。
【０００６】
これに対し、多巻線トランスを用いた方式では蓄電セルの直列数に比例した数のスイッチを用いる必要がなく、スイッチの個数を大幅に削減することができる。しかしながら、直列数Ｎの蓄電セルに対してＮ個の二次巻線を有するトランスが必要となる。この場合、複数の二次巻線の特性を精密に揃える必要があるため、蓄電セルの直列接続数の増加に伴いトランスの設計が困難となる。さらに、直列接続数を変更する際にはトランスの巻線の数を変更しなければならず、すなわち再設計を行うことが必要となるため、柔軟性や拡張性に欠けるという問題がある。
【０００７】
また、図１に示すとおりの、一石（すなわちスイッチ一つ）で動作可能な均等化機能を有する充電器も提案されている（特許文献１）が、この充電器は蓄電セルの直列接続数に比例した数のインダクタを必要とするため、直列接続数の増加に伴い回路のサイズ、重量、コストが飛躍的に増加するという問題を有する。
【０００８】
さらに、本発明と同一の発明者によって、図２に示すとおりの、一石で動作可能な均等化回路も提案されている（特願２０１１−０４６４６８）が、この均等化回路も蓄電セルの直列接続数に比例した数のインダクタを必要とするため、上述の充電器と同様の問題を有する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−１９９９４９
【非特許文献】
【００１０】
【非特許文献１】J. Cao, N. Schofield and A. Emadi, “Battery Balancing Methods: A Comprehensive Review,” IEEE Vehicle Power and Propulsion Conference, pp. 1-6, September 2008.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明はこのような背景の下でなされたものである。本発明は、多巻線トランスを用いることなく、少数（二石もしくは四石）のスイッチで構成することができ、且つ、多数の磁性素子を必要とすることもない、従来よりも大幅に簡素化された均等化回路を提供することを課題とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明は、直列接続された第１から第ｎ（ｎは２以上の整数）の蓄電セルの各々に対して、２つの直列接続されたダイオードを並列に接続し、更に、２つの直列接続されたダイオードの各々における中間点にキャパシタを接続してなる、多段倍電圧整流回路と、直列接続された第１から第ｎの蓄電セルそれぞれに印加された電圧の合計電圧の入力を受けて、スイッチの切り替え状態に応じた電圧を出力する、入力回路と、入力回路から出力された電圧を変換し、キャパシタの各々に対して交流電圧を出力する、共振回路とを備え、共振回路から出力される交流電圧によって第１から第ｎの蓄電セルの電圧を均等化するよう構成された、均等化回路を提供する。
【００１３】
上記均等化回路の均等化動作においては、第１から第ｎの蓄電セルの合計電圧から、入力回路及び共振回路を用いて交流電圧を生成し、この交流電圧を、キャパシタ及びダイオードを介して各蓄電セルに出力する。後述の実施例において示すとおり、このような均等化回路の動作は、スイッチングの１周期に亘って平均化すれば直流等価回路を用いて説明することができるのであり、この等価回路に基づき、蓄電セルの電圧が均等化されることを理論的に説明できる。
【００１４】
なお、上記記載中、「共振回路」は、誘導性素子と容量性素子の両方を備えた回路に限定されるものではなく、誘導性素子のみを備えた回路も含む。上述のとおり、本発明の均等化回路において多段倍電圧整流回路はキャパシタを含むため、入力回路と当該多段倍電圧整流回路との間にインダクタのみを接続した場合であっても、共振現象により正弦波状の交流電圧を出力することが可能である。
【００１５】
本発明の均等化回路において、入力回路は、直列接続された第１及び第２のスイッチの各々にフライホイールダイオードを並列接続してなる回路であってよい。第１及び第２のスイッチのうちオンとするスイッチを経時的に切り替えることによって、第１及び第２のスイッチの両端間に定電圧が入力されたときに、第１及び第２のスイッチの中間点にある第１の端子と、第２のスイッチの両端のうち該第１の端子とは異なる側にある、第２の端子と、の間に矩形状の電圧を出力するよう、上記入力回路を構成することが可能である。
【００１６】
あるいは、上記入力回路は、第１及び第２のスイッチを直列接続してなるスイッチ組と、第３及び第４のスイッチを直列接続してなるスイッチ組と、を並列接続し、さらに各々のスイッチにフライホイールダイオードを並列接続してなる回路であってよい。第１及び第４のスイッチをオンとする状態と、第２及び第３のスイッチをオンとする状態と、の間で接続状態を経時的に切り替えることによって、各々のスイッチ組の両端間に定電圧が入力されたときに、第１及び第２のスイッチの中間点にある第１の端子と、第３及び第４のスイッチの中間点にある第２の端子と、の間に矩形状の電圧を出力するよう、上記入力回路を構成することが可能である。
【００１７】
ただし、本発明の均等化回路に用いることができる入力回路の具体的回路構成がこれらに限られるものではなく、定電圧が入力されたときに矩形状の電圧を出力する任意の回路によって、上記入力回路を構成することもできる。
【００１８】
また、本発明の均等化回路において、共振回路は、第１の端子と第３の端子との間で直列接続されたインダクタと共振回路内キャパシタとを備え、入力回路から矩形状の電圧の入力を受けたときに、第３の端子と、第２の端子に接続された第４の端子と、の間に交流電圧を出力するよう構成された回路であってよい。
【００１９】
あるいは、上記共振回路は、第１の端子と第３の端子との間で直列接続されたインダクタと、第１の端子と第３の端子とを結ぶ経路上の一点と、第２の端子と第４の端子とを結ぶ経路上の一点と、の間に接続された共振回路内キャパシタとを備え、入力回路から矩形状の電圧の入力を受けたときに、第３の端子と第４の端子との間に交流電圧を出力するよう構成された回路であってよい。
【００２０】
あるいは、上記共振回路は、第１の端子と第３の端子との間で直列接続されたインダクタと、第１の端子と第３の端子とを結ぶ経路上の一点と、第２の端子と第４の端子とを結ぶ経路上の一点と、の間に接続された、第１の共振回路内キャパシタと、第２の端子と第４の端子とを結ぶ経路上の一点に接続された、第２の共振回路内キャパシタとを備え、入力回路から矩形状の電圧の入力を受けたときに、第３の端子と第４の端子との間に交流電圧を出力するよう構成された回路であってよい。
【００２１】
あるいは、上記共振回路は、第１の端子と第３の端子との間で直列接続された第１のインダクタと、第１の端子と第３の端子とを結ぶ経路上の一点と、第２の端子と第４の端子とを結ぶ経路上の一点と、の間に接続された、第２のインダクタと、第２の端子と第４の端子とを結ぶ経路上の一点に接続された、共振回路内キャパシタとを備え、入力回路から矩形状の電圧の入力を受けたときに、第３の端子と第４の端子との間に交流電圧を出力するよう構成された回路であってよい。
【００２２】
ただし、本発明の均等化回路に用いることができる共振回路の具体的回路構成がこれらに限られるものではなく、矩形状の電圧の入力を受けたときに交流電圧を出力する任意の回路によって、上記共振回路を構成することができる。
【００２３】
また、上記共振回路において、コアに対して巻回された一次巻線を第３の端子と第４の端子との間に設け、更にコアに対して巻回されたニ次巻線を設けることによりトランスを形成すれば、共振回路が出力した交流電圧を変圧した上で二次巻線の両端にある第５の端子と第６の端子との間に出力することが可能となる。トランスを用いて共振回路からの出力電圧を昇圧又は降圧することにより、均等化速度を任意に調整することが可能となる。
【００２４】
なお、上記均等化回路に用いられる第１から第ｎの蓄電セルのうち、少なくとも１つはコンデンサ、二次電池、又は電気二重層キャパシタを含んでよい。ただし、本発明の均等化回路によって電圧を均等化することのできる蓄電セルがこれらに限られるわけではない。また、本発明の均等化回路において直列接続される蓄電セル、及び多段倍電圧整流回路や共振回路の一例に含まれるキャパシタは、単一の蓄電素子に限られるわけではなく、２以上の素子からなるモジュール、あるいはそれらモジュールを用いて構成される任意の装置であってもよい。
【００２５】
また、本発明は、上述の均等化回路と、蓄電セルのうち少なくとも２つの電圧を検出する電圧検出回路と、電圧検出回路が検出した電圧に基づいて評価された蓄電セル電圧のばらつきを、電圧ばらつきの基準値と比較する、電圧比較演算回路と、比較の結果に基づいて、スイッチの切り替えの周波数を制御する周波数制御回路とを備えた、蓄電セル電圧の均等化システムを提供する。
【００２６】
共振回路からの出力電圧の振幅は入力電圧の周波数に依存し、典型的には共振周波数（本発明の均等化回路においては、共振回路に含まれるインダクタのインダクタンス、及び共振回路内キャパシタの容量だけでなく、多段倍電圧整流回路に含まれるキャパシタの容量にも依存して変化する。）においてピークをとる。均等化動作中に蓄電セル電圧のばらつきの大きさを監視しつつ、ばらつきが大きい場合にはスイッチングの周波数を共振周波数に近づけて、ばらつきが小さい場合や、高電圧により蓄電セルの損傷の恐れがある場合にはスイッチングの周波数を共振周波数から遠ざける等することにより、均等化動作の速度を制御することが可能である。
【発明の効果】
【００２７】
本発明に従えば、多巻線トランスを用いることなく、少数のスイッチで均等化回路を構成することが可能となり、回路構成が簡素化される。また、本発明の均等化回路においては必要とされる磁性素子も少数であり、各種従来の電圧均等化回路と比較しての回路サイズの小型化、低コスト化が実現される。
【図面の簡単な説明】
【００２８】
【図１】特許文献１に記載されている、従来の一石式均等化回路の回路図である。
【図２】特願２０１１−０４６４６８により提案されている、従来の一石式均等化回路の回路図である。
【図３】本発明の均等化回路において用いることができる、多段倍電圧整流回路の回路図である。
【図４ａ】本発明の均等化回路において入力回路として用いることができる、ハーフブリッジ型セルの回路図である。
【図４ｂ】本発明の均等化回路において入力回路として用いることができる、フルブリッジ型セルの回路図である。
【図５ａ】本発明の均等化回路において共振回路として用いることができる、直列共振回路の回路図である。
【図５ｂ】本発明の均等化回路において共振回路として用いることができる、並列共振回路の回路図である。
【図５ｃ】本発明の均等化回路において共振回路として用いることができる、直並列共振回路の回路図である。
【図５ｄ】本発明の均等化回路において共振回路として用いることができる、ＬＬＣ回路の回路図である。
【図６ａ】図５ａの直列共振回路に対してトランスを用いた共振回路の回路図である。
【図６ｂ】図５ｂの並列共振回路に対してトランスを用いた共振回路の回路図である。
【図６ｃ】図５ｃの直並列共振回路に対してトランスを用いた共振回路の回路図である。
【図６ｄ】図５ｄのＬＬＣ回路に対してトランスを用いた共振回路の回路図である。
【図７】図３の多段倍電圧整流回路と、図４ａのハーフブリッジ型セルと、図５ａの直列共振回路とを接続することにより構成される、本発明の均等化回路の、一実施形態の回路図である。
【図８】図７の均等化回路において、共振回路内のキャパシタと多段倍電圧整流回路内のキャパシタとを統合して描いた回路図である。
【図９】図８の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたときの、各素子を流れる電流、及びスイッチに印加される電圧の時間変化を表わす図である。
【図１０】図８の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード２の期間中において流れる電流の経路を示す図である。
【図１１】図８の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード３の期間中において流れる電流の経路を示す図である。
【図１２】図８の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード４の期間中において流れる電流の経路を示す図である。
【図１３】図８の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード１の期間中において流れる電流の経路を示す図である。
【図１４】図８の均等化回路の動作をスイッチングの１周期に亘って平均化することにより得られる、等価回路の回路図である。
【図１５】図８の均等化回路を用いて行った、共振回路の共振周波数よりも高い周波数での均等化動作の実験結果を表すグラフである。
【図１６】図８の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたときの、各素子を流れる電流、及びスイッチに印加される電圧の時間変化を表わす図である。
【図１７】図８の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード２の期間中において流れる電流の経路を示す図である。
【図１８】図８の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード３の期間中において流れる電流の経路を示す図である。
【図１９】図８の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード４の期間中において流れる電流の経路を示す図である。
【図２０】図８の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード１の期間中において流れる電流の経路を示す図である。
【図２１】図８の均等化回路において、図４ａのハーフブリッジ型セルを図４ｂのフルブリッジ型セルに置き換え、更に図６ａの共振回路を用いた構成を示す回路図である。
【図２２】図８の均等化回路において、図５ａの直列共振回路を図５ｂの並列共振回路に置き換えた構成を示す回路図である。
【図２３】図８の均等化回路において、共振回路と多段倍電圧整流回路との接続点を変更した構成を示す回路図である。
【図２４】図２３の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード２の期間中において流れる電流の経路を示す図である。
【図２５】図２３の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード３の期間中において流れる電流の経路を示す図である。
【図２６】図２３の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード４の期間中において流れる電流の経路を示す図である。
【図２７】図２３の均等化回路を共振回路の共振周波数よりも高い周波数で動作させたとき、モード１の期間中において流れる電流の経路を示す図である。
【図２８】図２３の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード２の期間中において流れる電流の経路を示す図である。
【図２９】図２３の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード３の期間中において流れる電流の経路を示す図である。
【図３０】図２３の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード４の期間中において流れる電流の経路を示す図である。
【図３１】図２３の均等化回路を共振回路の共振周波数よりも低い周波数で動作させたとき、モード１の期間中において流れる電流の経路を示す図である。
【図３２】図５ａの直列共振回路に対する入力電圧の周波数と、出力電圧の振幅と、の定性的関係を示すグラフである。
【図３３】図８の均等化回路に対して、電圧検出回路、電圧比較演算回路、周波数制御を備えることにより構成される、蓄電セル電圧の均等化システムを示す回路図である。
【発明を実施するための形態】
【００２９】
これより図面を用いて、本発明に係る均等化回路、及び均等化システムを説明する。但し、本発明に係る均等化回路、均等化システムの構成は、各図面にて示される特定の具体的構成へと限定されるわけではなく、本発明の範囲内で適宜変更可能である。例えば、以下において各キャパシタは主に単独の蓄電素子であるとして、また蓄電セルはコンデンサ、二次電池、電気二重層キャパシタ等であるとして説明するが、これらは充放電可能な任意の素子、複数の素子からなるモジュール、あるいはそれらモジュールを用いて構成される任意の装置であってもよい。各蓄電素子の容量も、それぞれ異なっていてよい。各スイッチについても、以下においてはＭＯＳＦＥＴなどの半導体スイッチであるとして説明するが、任意の電子スイッチ、あるいは機械式スイッチを用いることも可能である。
【００３０】
多段倍電圧整流回路
図３は、本発明の均等化回路において用いることができる、多段倍電圧整流回路の回路図である。多段倍電圧整流回路は、直列接続された蓄電セルＳＣ１〜ＳＣ６と、各々の蓄電セルに対して２つの直列接続されたダイオードを並列に接続してなる、ダイオードＤ１〜Ｄ１２と、２つの直列接続されたダイオードの各々における中間点にキャパシタを接続してなる、キャパシタＣ１〜Ｃ６とから構成される。後述のとおり、端子Ｃ，Ｄ（第３，第４の端子とする。第１，２の端子については後述。）又はＥ，Ｆ（第５，第６の端子とする。）からキャパシタＣ１〜Ｃ６、及びダイオードＤ１〜Ｄ１２を介して交流電圧が入力されることにより、蓄電セルＳＣ１〜ＳＣ６の電圧が均等化される。なお、蓄電セルの直列接続数は、６に限らず２以上の任意の数であってよい。
【００３１】
入力回路
図４ａ，図４ｂは、それぞれ本発明の均等化回路において入力回路として用いることができる、ハーフブリッジ型セル、フルブリッジ型セルの回路図である。
【００３２】
ハーフブリッジ型セルは、直列接続されたスイッチＱ１，Ｑ２の各々にフライホイールダイオードＤａ，Ｄｂを並列接続することにより構成される。スイッチＱ１，Ｑ２の両端間に電圧Ｖinが入力された状態で、これらスイッチのうちオンとするスイッチを経時的に切り替えることにより、端子Ａ，Ｂ（第１，第２の端子とする。）の間には、ピーク電圧Ｖin、ボトム電圧ゼロの矩形状の電圧が出力される。
【００３３】
フルブリッジ型セルは、スイッチＱ１，Ｑ２を直列接続してなるスイッチ組と、スイッチＱ３，Ｑ４を直列接続してなるスイッチ組と、を並列接続し、さらに各々のスイッチにフライホイールダイオードＤａ〜Ｄｄを並列接続することにより構成される。スイッチＱ１，Ｑ２の両端間（スイッチＱ３，Ｑ４の両端間）に電圧Ｖinが入力された状態で、スイッチＱ１及びＱ４をオンとする状態と、スイッチＱ２及びＱ３をオンとする状態と、の間で接続状態を経時的に切り替えることによって、端子Ａ，Ｂの間には、ピーク電圧Ｖin、ボトム電圧−Ｖinの矩形状の電圧が出力される。なお、入力回路としてフルブリッジ型セルを用いる場合、後段にはトランスを備えた共振回路を用いる等して、フルブリッジ回路と多段倍電圧整流回路との電圧レベルを独立させる必要がある。
【００３４】
共振回路
図５ａ〜図５ｄは、それぞれ本発明の均等化回路において共振回路として用いることができる、直列共振回路、並列共振回路、直並列共振回路、ＬＬＣ回路の回路図である。いずれの回路も１以上のインダクタと１以上のキャパシタとから構成されており、端子Ａ，Ｂの間に矩形状の電圧が入力されたとき、端子Ｃ，Ｄの間に交流電圧を出力する。
【００３５】
なお、交流電圧の波形は一般に正弦波状となるが、単独の周波数成分のみを有する完全な正弦波が得られるとは限らない。また、交流電圧の基本周波数成分ｆs、及び振幅ＶMも、共振回路に含まれるインダクタのインダクタンス、キャパシタの容量だけでなく、端子Ｃ，Ｄ間に接続される負荷の特性に依存する。特に、本実施例においては負荷としてキャパシタＣ１〜Ｃ６を備えた多段倍電圧整流回路が接続されるため、ｆsはそれらの容量にも依存して変わりうる。
【００３６】
しかしながら、図５ａ〜図５ｄに示す共振回路のいずれを用いても、あるいは、少なくとも誘導性素子を備えた、他の如何なる回路を用いても（既に述べたとおり、負荷として接続される多段倍電圧整流回路がキャパシタを備えるため、それらキャパシタを容量性素子として、誘導性素子のみを接続することにより共振回路を構成してもよい。）、誘導性素子と容量性素子との共振現象により交流電圧が得られるのであり（後述の図９に示すインダクタ電流ｉLrと同様の波形を有する電流が、多段倍電圧整流回路に入力される。）、周波数成分ｆs、振幅ＶMの具体的な値に関わらず、本発明の均等化回路を同様の原理で動作させることが可能である。
【００３７】
なお、図６ａ〜図６ｄに示すとおり、端子Ｃ，Ｄの間に導線を設け、これをコアに対して巻回し、更に二次巻線をコアに対して巻回することによりトランスを形成すれば、端子Ｃ，Ｄの間に印加される交流電圧を変圧した上で、二次巻線の両端にある端子Ｅ，Ｆの間に出力することが可能となる。
【実施例１】
【００３８】
本発明の均等化回路
図７は、図３の多段倍電圧整流回路と、図４ａのハーフブリッジ型セルと、図５ａの直列共振回路とを接続することにより構成される、本発明の均等化回路の一実施形態を示している。図７の均等化回路中に存在するスイッチは２つのみで、その他は全て受動部品により構成されている。必要となるスイッチは蓄電セルの直列数に関係なく２つであり、各種従来方式の均等化回路と比較して回路構成が飛躍的に簡素化されている。また回路内に存在する磁性素子はインダクタＬｒのみであり、すなわち必要となる磁性素子も蓄電セルの直列接続数に関係なく１つであるため、各種従来方式の均等化回路と比較して回路の小型化を図ることが容易である。
【００３９】
本発明の均等化回路による均等化動作
以下、本発明の均等化回路による蓄電セル電圧の均等化動作を、図８〜図２０を用いて詳しく説明する。
【００４０】
なお、図８〜図２０中では共振回路内キャパシタＣｒが描かれていないが、これは、図７中、キャパシタＣｒとキャパシタＣ１〜Ｃ６とからなるキャパシタ群を、図８中でキャパシタＣ１〜Ｃ６に統合して描いたためである。具体的には、図７中のキャパシタＣｒの容量をＣr、キャパシタＣ１〜Ｃ６の容量をＣi（ｉ＝１〜６）としたときに、以下の式
１／Ｃ’i＝１／Ｃr＋１／Ｃi  …（１）
により計算される合成容量Ｃ’iをキャパシタＣｉの容量として扱うことにより、キャパシタＣｒの存在を無視して動作を説明することが可能となる。
【００４１】
また、図８中、符号ＳaはスイッチＱ１とフライホイールダイオードＤａとから構成される双方向スイッチセルＳaを表し、符号ＳbはスイッチＱ１とフライホイールダイオードＤｂとから構成される双方向スイッチセルＳbを表す。符号ｖDSa，ｖDSb、及び符号ｉSa，ｉSbは、これらスイッチセルＳa，Ｓbに印加された電圧、及びこれらを流れる電流を表し、符号ｉLrはインダクタＬｒを流れる電流を表し、符合ｉC1〜ｉC6は、キャパシタＣ１〜Ｃ６を流れる電流を表し、符号ＶSC1〜ＶSC6は、蓄電セルＳＣ１〜ＳＣ６に印加された電圧を表す。
【００４２】
なお、図８中では蓄電セルＳＣ１〜ＳＣ６に対して定電圧の外部充電器Ｖextが接続されているが、これは、本発明の均等化回路が動作するために必須の要素ではない。
【００４３】
動作開始時点において、蓄電セルＳＣ１〜ＳＣ６にはそれぞれ任意の電圧が印加されているものとする。スイッチＱ１，Ｑ２の両端には、それら蓄電セルに印加された電圧の合計電圧、及び外部充電器Ｖextからの定電圧が印加されている。スイッチＱ１のゲート電圧ｖGSaとして所定の電圧を印加することにより、スイッチＱ１をオンとし、スイッチＱ２のゲート電圧ｖGSbをゼロとしてスイッチＱ２をオフとする状態と、スイッチＱ１のゲート電圧ｖGSaをゼロとしてスイッチＱ１をオフとし、スイッチＱ２のゲート電圧ｖGSbとして所定の電圧を印加することによりスイッチＱ２をオンとする状態と、の間で接続状態を経時的に切り替えることにより、時間に依存する電圧ｖDSbが共振回路へと入力される。蓄電セルＳＣ１〜ＳＣ６の容量がキャパシタＣ１〜Ｃ６の容量等に比較して十分大きく、スイッチングの１周期に亘って蓄電セル電圧ＶSC1〜ＶSC6がほぼ一定であるとすれば、スイッチＱ１，Ｑ２の両端に印加される電圧もスイッチングの１周期に亘ってほぼ一定であり、共振回路への入力電圧ｖDSbは図９に示すとおり矩形状の電圧となる。以下、スイッチングの周波数が共振回路の共振周波数よりも高い場合と低い場合とのそれぞれに関して、スイッチングの１周期を４つの期間に分割し、それぞれの期間に対応する動作のモード１〜４（図９中、ｖGSaのグラフ参照。）を説明する。
【００４４】
スイッチングの周波数が共振周波数よりも高い場合
便宜上、まずモード２の動作を説明する。モード２の期間中においては、図９中、ｖGSa，ｖGSbのグラフが示すとおり、スイッチＱ１がオンとされ、スイッチＱ２がオフとされており、インダクタＬｒを含む共振回路に対して、ほぼ一定の正電圧（図８中、ｖDsbを示す矢印の向きに上昇する電圧。図９中、ｖDSbのグラフ参照。）が出力される。これによりインダクタＬｒに正の電流（図８中、ｉLrを示す矢印の向きに流れる電流。蓄電セルＳＣ１〜ＳＣ６から、オン状態のスイッチＱ１を通ってインダクタＬｒへと流れ込む。）が流れ、さらにこの電流が、キャパシタＣ１〜Ｃ６、ダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２、及び蓄電セルＳＣ２〜ＳＣ６を通って図１０に示すとおりの経路を流れる。なお、インダクタＬｒとキャパシタＣ１〜Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは正弦波状に変化する（図９中、ｉLrのグラフ参照。）。この電流ｉLrは、図１０から明らかなとおり、スイッチセルＳaを流れる電流ｉSaに等しい（図９中、ｉSaのグラフ参照。）。なお、図１０に示されるとおり、オフ状態のスイッチＱ２に電流は流れず、すなわちスイッチセルＳbを流れる電流ｉSbはゼロである（図９中、ｉSbのグラフ参照。）。また、同じく図１０に示されるとおり、インダンクタＬｒを流れる電流ｉLrはダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２を通るよう分流されるため、偶数番号のダイオードを流れる電流ｉD2iは定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD(2i-1)はゼロである（図９中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
【００４５】
多段倍電圧整流回路に対する入力電圧ｖvmは、スイッチセルＳbの電圧ＶDsbとインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。ｖvmの最大値をＶVM-Eとし、各々のダイオードによる降下電圧をＶDとすれば、スイッチＱ２（図４ａ中、端子Ｂ，Ａ）、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セルＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セルＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セルＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セルＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セルＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、以下の（２）式で表すことができる。
2013183557.tif 000003
【００４６】
スイッチＱ１をオフとすることにより、モード２においてスイッチＱ１を流れていた電流がフライホイールダイオードＤｂへと転流し、動作はモード３へと移行する。このとき、共振回路に入力される電圧ＶDsbはゼロとなるが（図９中、ＶDSbのグラフ参照。）、共振現象により、インダクタＬｒを流れる電流ｉLrは引き続き正弦波状に変化する（図９中、ｉLrのグラフ参照。）。共振周波数よりも高い周波数でスイッチングを行っているため、モード３への移行時において、インダクタＬｒを流れる電流ｉLrは依然として正である。インダクタＬｒが誘導性素子であるため、電流ｉLrはモード３への移行時において連続である一方、モード２においてｉLrと等しかった電流ｉSaは、モード３への移行と同時にゼロとなる（図９中、ｉSaのグラフ参照。）。これに対応して、モード２においてゼロであった電流ｉSbが、モード３への移行と同時にｉLrと等しい大きさを有することとなる（図８に示すとおり電流ｉSbの極性を定義しているため、電流ｉSbと電流ｉLrの正負は逆となる。図９中、電流ｉSb，ｉLrのグラフ参照。）。
【００４７】
モード３の期間中において流れる電流の経路を図１１に示す。インダクタＬｒの電流ｉLrはダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２を通るよう分流されるため、偶数番号のダイオードを流れる電流ｉD2iは定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD(2i-1)はゼロである（図９中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
【００４８】
モード３の期間中に、スイッチＱ２がオンとされる。インダクタＬｒの電流ｉLrが負に切り替わるタイミングで、動作はモード４へと移行する。
【００４９】
モード４の期間中においては、モード３の期間中と同様に、共振回路に入力される電圧ＶDsbはゼロであるが（図９中、ＶDSbのグラフ参照。）、共振現象により、インダクタＬｒを流れる電流ｉLrは引き続き正弦波状に変化する（図９中、ｉLrのグラフ参照。）。電流ｉLrは負であり、さらにこの電流が、スイッチＱ２、蓄電セルＳＣ１〜ＳＣ５、ダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１、及びキャパシタＣ１〜Ｃ６を通って図１２に示すとおりの経路を流れる。電流ｉLrは、図１２から明らかなとおり、スイッチセルＳbを流れる電流ｉSbと大きさが等しく、極性が逆である（図９中、ｉSbのグラフ参照。）。なお、図１２に示されるとおり、オフ状態のスイッチＱ１に電流は流れず、すなわちスイッチセルＳaを流れる電流ｉSaはゼロである（図９中、ｉSaのグラフ参照。）。また、同じく図１２に示されるとおり、この電流ｉLrはダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を通るよう分流されるため、奇数番号のダイオードを流れる電流ｉD(2i-1)は定性的にｉLrと同様の波形を示し、さらに偶数番号のダイオードに流れる電流ｉD2iはゼロである（図９中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
【００５０】
多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、スイッチＱ２（図４ａ中、端子Ｂ，Ａ）、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セルＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セルＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セルＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、スイッチＱ２、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セルＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、以下の（３）式で表すことができる。
2013183557.tif 000004
【００５１】
スイッチＱ２をオフとすることにより、モード４においてスイッチＱ２を流れていた電流がフライホイールダイオードＤａへと転流し、動作はモード１へと移行する。このとき、インダクタＬｒを含む共振回路に対して、ほぼ一定の正電圧ｖDSbが出力される（図９中、ｖDSbのグラフ参照。）。共振周波数よりも高い周波数でスイッチングを行っているため、モード１への移行時においてインダクタＬｒを流れる電流ｉLrは負であるが、上記正電圧ｖDSb、及び共振現象により経時的に上昇する。インダクタＬｒが誘導性素子であるため、電流ｉLrはモード１への移行時において連続である一方、モード４においてｉLrと等しかった電流ｉSbは、モード１への移行と同時にゼロとなる（図９中、ｉSbのグラフ参照。）。これに対応して、モード４においてゼロであった電流ｉSaが、モード１への移行と同時にｉLrと等しくなる（図９中、電流ｉSa，ｉLrのグラフ参照。）。
【００５２】
モード１の期間中において流れる電流の経路を図１３に示す。インダクタＬｒの電流ｉLrはダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を通るよう分流されるため、奇数番号のダイオードを流れる電流ｉD(2i-1)は定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD2iはゼロである（図９中、ｉD(2i-1)及びｉD2iのグラフ参照。）。
【００５３】
モード１の期間中に、スイッチＱ１がオンとされる。インダクタＬｒの電流ｉLrが正に切り替わるタイミングで、動作はモード２へと移行する。
【００５４】
上記（２）式、及び（３）式を用いれば、スイッチングの１周期の間にキャパシタＣ１〜Ｃ６において生じる電圧変動ΔＶC1＝ＶC1E−ＶC1O〜ΔＶC6＝ＶC6E−ＶC6Oを、以下の（４）式により表すことができる。
2013183557.tif 000005
【００５５】
一般に、任意の時間ｔの間にキャパシタを介して運ばれる電荷量ならびにその際における電荷移動の等価抵抗Ｒeqを、以下の（５）式で表すことができる。
2013183557.tif 000006
ただし、Ｑは電荷量、Ｉは時間ｔに亘って流れる平均電流、Ｃはキャパシタの容量、Ｖは時間ｔの間にキャパシタに生じる電圧変動である。ここにおいて時間ｔがスイッチングの１周期に等しいとすれば、その逆数１／ｔはスイッチングの周波数ｆである。
【００５６】
（５）式中のＩとして、キャパシタＣ１〜Ｃ６を経由して流れる、スイッチングの１周期における平均電流ＩC1〜ＩC6を用い、Ｖとしてスイッチングの１周期におけるキャパシタＣ１〜Ｃ６の電圧変動ΔＶC1〜ΔＶC6を用いれば、各キャパシタを介した電荷移動の等価抵抗Ｒeq1〜Ｒeq6を、以下の（６）式で表すことができる。
2013183557.tif 000007
【００５７】
式（６）とオームの法則から、図８に示す均等化回路の、スイッチングの１周期に亘って平均化された動作を説明するための回路として、図１４に示すとおりの直流等価回路が得られる。この直流等価回路において、蓄電セルＳＣ１〜ＳＣ６は２つのダイオードと１つの等価抵抗を介してＶVM-E−ＶVM-Oの電圧値を持つ電圧源に接続されている。よって、蓄電セルＳＣ１〜ＳＣ６の電圧は、いずれも（ＶVM-E−ＶVM-O）−２ＶDで表される電圧へ向かって調整されることになるため、蓄電セルＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。
【００５８】
蓄電セル均等化動作の実験結果
インダクタＬｒとしてはインダクタンスが１０μＨのインダクタを、キャパシタＣ１〜Ｃ６としては容量が１０μＦのコンデンサを、蓄電セルＳＣ１〜ＳＣ６としては容量が５００Ｆの電気二重層キャパシタを用いて、図８に示す構成の均等化回路を作製した。さらに、この均等化回路を用いて、スイッチングの周波数を１００ｋＨｚとし、スイッチＱ１，Ｑ２の時比率を０．４５とし、蓄電セルＳＣ１〜ＳＣ６の初期電圧をそれぞれ１Ｖ、１．３Ｖ、１．６Ｖ、１．９Ｖ、２．２Ｖ、２．５Ｖとばらつかせた状態から均等化動作の実験を行った。ただし、外部電源Ｖextとして、蓄電セルＳＣ１〜ＳＣ６の初期電圧の合計電圧に等しい、１０．５Ｖの定圧電源を接続した。実験の結果を図１５に示す。時間の経過とともに蓄電セル電圧のばらつきが小さくなっていることがわかる。最終的には蓄電セル電圧の標準偏差が約５ｍＶまで低下しており、ばらつきはほぼ解消されたといえる。
【００５９】
スイッチングの周波数が共振周波数よりも低い場合
次に、スイッチングの周波数が共振周波数よりも低い場合の、図８に示す均等化回路の動作を説明する。
【００６０】
便宜上、まずモード２の動作を説明する。モード２の期間中においては、図１６中、ｖGSa，ｖGSbのグラフが示すとおり、スイッチＱ１がオンとされ、スイッチＱ２がオフとされており、インダクタＬｒを含む共振回路に対して、ほぼ一定の正電圧（図１６中、ｖDSbのグラフ参照。）が出力される。これによりインダクタＬｒに正の電流（蓄電セルＳＣ１〜ＳＣ６から、オン状態のスイッチＱ１を通ってインダクタＬｒへと流れ込む。）が流れ、さらにこの電流が、キャパシタＣ１〜Ｃ６、ダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２、及び蓄電セルＳＣ２〜ＳＣ６を通って図１７に示すとおりの経路を流れる。なお、インダクタＬｒとキャパシタＣ１〜Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは正弦波状に変化する（図１６中、ｉLrのグラフ参照。）。この電流ｉLrは、図１７から明らかなとおり、スイッチセルＳaを流れる電流ｉSaに等しい（図１６中、ｉSaのグラフ参照。）。なお、図１７に示されるとおり、オフ状態のスイッチQ２に電流は流れず、すなわちスイッチセルＳbを流れる電流ｉSbはゼロである（図１６中、ｉSbのグラフ参照。）。また、同じく図１７に示されるとおり、この電流ｉLrはダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１２を通るよう分流されるため、偶数番号のダイオードを流れる電流ｉD2iは定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD(2i-1)はゼロである（図１６中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
【００６１】
多段倍電圧整流回路に対する入力電圧ｖvmは、スイッチセルＳbの電圧ＶDsbとインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。ｖvmの最大値をＶVM-Eとし、各々のダイオードによる降下電圧をＶDとすれば、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、スイッチングの周波数が共振周波数よりも高い場合と同様にキルヒホッフの第二法則を適用することにより上記（２）式で表すことができる。
【００６２】
スイッチングの周波数よりも共振周波数が高いため、スイッチＱ１をオフとする前に電流ｉLrが負となる（図１６中、ｉLrのグラフ参照。）。これと同時に動作はモード３へと移行する。モード３において流れる電流の経路を図１８に示す。モード３への移行時において電流ｉLrは連続であるが、モード２とは異なり、この電流ｉLrはダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を通るよう分流されるため、奇数番号のダイオードを流れる電流ｉD(2i-1)は定性的にｉLrと同様の波形を示し、さらに偶数番号のダイオードに流れる電流ｉD2iはゼロである（図１６中、ｉD(2i-1)及びｉD2iのグラフ参照。）。
【００６３】
モード３の期間中に、スイッチＱ１がオフとされる。このとき、スイッチＱ１を流れていた電流はフライホイールダイオードＤａへと転流する。スイッチQ２をオンとすることにより、動作はモード４へと移行する。
【００６４】
モード４の期間中においては、共振回路に入力される電圧ＶDsbはゼロであるが（図１６中、ＶDSbのグラフ参照。）、共振現象により、インダクタＬｒを流れる電流ｉLrは引き続き正弦波状に変化する（図１６中、ｉLrのグラフ参照。）。電流ｉLrは負であり、さらにこの電流が、スイッチＱ２、蓄電セルＳＣ１〜ＳＣ５、ダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１、及びキャパシタＣ１〜Ｃ６を通って図１９に示すとおりの経路を流れる。電流ｉLrは、図１９から明らかなとおり、スイッチセルＳbを流れる電流ｉSbと大きさが等しく、極性が逆である（図１６中、ｉSbのグラフ参照。）。なお、図１９に示されるとおり、オフ状態のスイッチＱ１に電流は流れず、すなわちスイッチセルＳaを流れる電流ｉSaはゼロである（図１６中、ｉSaのグラフ参照。）。また、同じく図１９に示されるとおり、この電流ｉLrはダイオードＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１を通るよう分流されるため、奇数番号のダイオードを流れる電流ｉD(2i-1)は定性的にｉLrと同様の波形を示し、さらに偶数番号のダイオードに流れる電流ｉD2iはゼロである（図１６中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
【００６５】
多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、スイッチングの周波数が共振周波数よりも高い場合と同様にキルヒホッフの第二法則を適用することにより上記（３）式で表すことができる。
【００６６】
スイッチングの周波数よりも共振周波数が高いため、スイッチＱ２をオフとする前に電流ｉLrが正となる（図１６中、ｉLrのグラフ参照。）。これと同時に動作はモード１へと移行する。モード１において流れる電流の経路を図２０に示す。モード１への移行時において電流ｉLrは連続であるが、モード４とは異なり、この電流ｉLrはダイオードＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１０，Ｄ１２を通るよう分流されるため、偶数番号のダイオードを流れる電流ｉD2iは定性的にｉLrと同様の波形を示し、さらに奇数番号のダイオードに流れる電流ｉD(2i-1)はゼロである（図１６中、ｉD2i及びｉD(2i-1)のグラフ参照。）。
【００６７】
モード１の期間中に、スイッチＱ２がオフとされる。このとき、スイッチＱ２を流れていた電流はフライホイールダイオードＤｂへと転流する。スイッチＱ１をオンとすることにより、動作はモード２へと移行する。
【００６８】
上述のとおり、スイッチングの周波数が共振周波数よりも低い場合においても（２）式と（３）式とが成り立つのであり、これらの式を用いれば、スイッチングの１周期の間にキャパシタＣ１〜Ｃ６において生じる電圧変動を上記（４）式で表すことができる。したがって、スイッチングの周波数が共振周波数よりも低い場合においても、図８に示す均等化回路の、スイッチングの１周期に亘って平均化された動作を説明するための回路として、図１４に示すとおりの直流等価回路が得られる。蓄電セルＳＣ１〜ＳＣ６の電圧は、いずれも（ＶVM-E−ＶVM-O）−２ＶDで表される電圧へ向かって調整されることになるため、蓄電セルＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。
【実施例２】
【００６９】
既に述べたとおり、本発明の均等化回路において、入力回路は、定電圧が入力されたときに矩形状の電圧を出力する任意の回路であってよい。一例として、図４ｂに示すフルブリッジ型セルを入力回路として用いたときの均等化回路の構成を、図２１に示す（キャパシタＣｒはキャパシタＣ１〜Ｃ６に統合されている。）。なお、図２１においては、図６ａに示されるようなトランスを用いて、フルブリッジ回路と多段倍電圧整流回路との電圧レベルを独立させている。このような構成をとれば、二次巻線側のグラウンドとＳＣ１〜ＳＣ６のグラウンドとの接続を確保しつつ、スイッチＱ３がオンとなったときに蓄電セルＳＣ１〜ＳＣ６がショートすることを回避できる。この均等化回路を用いて、スイッチＱ１及びＱ４をオンとする状態と、スイッチＱ２及びＱ３をオンとする状態と、の間で接続状態を経時的に切り替えたとき、共振回路に対してはピーク電圧Ｖin、ボトム電圧−Ｖinの矩形状の電圧が出力される。インダクタＬｒとキャパシタＣ１〜Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは、図９に示すｉLrのグラフと同様の交流電流となる。
【００７０】
共振周波数よりも高い周波数で上記接続状態の切り替えを行ったとき、モード２，３，４，及び１の期間中において多段倍電圧整流回路内を流れる電流の経路は、それぞれ図１０，図１１，図１２，図１３に示されるものと同一である。多段倍電圧整流回路に対する入力電圧ｖvmは、端子Ａ，Ｂ間の電圧とインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。実施例１と同様に、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セルＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セルＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セルＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セルＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セルＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、上記（２）式で表すことができる。同じく、実施例１と同様に、多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セルＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セルＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セルＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セルＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、上記（３）式で表すことができる。したがって、図２１に示す均等化回路の動作も図１４の直列等価回路によって説明することができるのであり、蓄電セルＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。
【００７１】
共振周波数よりも低い周波数で上記接続状態の切り替えを行ったときも、モード２，３，４，及び１の期間中において多段倍電圧整流回路内を流れる電流の経路は、それぞれ図１７、図１８、図１９、及び図２０に示されるものと同一である。多段倍電圧整流回路に対する入力電圧ｖvmは、端子Ａ，Ｂ間の電圧とインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。実施例１と同様に、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セルＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セルＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セルＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セルＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セルＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、上記（２）式で表すことができる。同じく、実施例１と同様に、多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セルＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セルＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セルＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セルＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、上記（３）式で表すことができる。したがって、図２１に示す均等化回路の動作も図１４の直列等価回路によって説明することができるのであり、蓄電セルＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。入力回路としてその他の回路を用いたときも同様である。
【実施例３】
【００７２】
また、既に述べたとおり、本発明の均等化回路において、共振回路は、図５ａに限らず、１以上の誘導性素子を備えた任意の回路であってよい。一例として、図５ｂに示す並列共振回路を共振回路として用いたときの均等化回路の構成を、図２２に示す。この均等化回路を用いて、スイッチＱ１をオンとする状態と、スイッチＱ２をオンとする状態と、の間で接続状態を経時的に切り替えたとき、共振回路に対してはピーク電圧Ｖin、ボトム電圧ゼロの矩形状の電圧が出力される。インダクタＬｒ、共振回路内キャパシタＣｒ、及びキャパシタＣ１〜Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは、図９に示すｉLrのグラフと同様の交流電流となる。
【００７３】
共振周波数よりも高い周波数で上記接続状態の切り替えを行ったとき、モード２，３，４，及び１の期間中において回路内を流れる電流の経路は、それぞれ図１０，図１１，図１２，図１３に示されるものと同一である（但し、各モードにおいてキャパシタＣｒにも電流は流れるのであり、またこの電流の向きは、キャパシタＣｒの容量に依存して同一モード中でも随時変化する。）。多段倍電圧整流回路に対する入力電圧ｖvmは、端子Ａ，Ｂ間の電圧とインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。実施例１と同様に、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セルＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セルＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セルＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セルＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セルＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、上記（２）式で表すことができる。同じく、実施例１と同様に、多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セルＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セルＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セルＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セルＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、上記（３）式で表すことができる。したがって、図２２に示す均等化回路の動作も図１４の直列等価回路によって説明することができるのであり、蓄電セルＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。
【００７４】
共振周波数よりも低い周波数で上記接続状態の切り替えを行ったときも、モード２，３，４，及び１の期間中において回路内を流れる電流の経路は、それぞれ図１７、図１８、図１９、及び図２０に示されるものと同一である（但し、各モードにおいてキャパシタＣｒにも電流は流れるのであり、またこの電流の向きは、キャパシタＣｒの容量に依存して同一モード中でも随時変化する。）。多段倍電圧整流回路に対する入力電圧ｖvmは、端子Ａ，Ｂ間の電圧とインダクタＬｒによる誘導起電力との合計電圧であり、モード２の期間中に最大値をとる。実施例１と同様に、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ２、及び蓄電セルＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ４、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ６、及び蓄電セルＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ８、及び蓄電セルＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ１０、及び蓄電セルＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１２、及び蓄電セルＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、上記（２）式で表すことができる。同じく、実施例１と同様に、多段倍電圧整流回路に対する入力電圧ｖvmは、モード４の期間中に最小値をとる。ｖvmの最小値をＶVM-Oとすれば、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ１、ダイオードＤ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ２、ダイオードＤ３、及び蓄電セルＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ３、ダイオードＤ５、及び蓄電セルＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ４、ダイオードＤ７、及び蓄電セルＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ５、ダイオードＤ９、及び蓄電セルＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、端子Ｂ，Ａ、インダクタＬｒ、キャパシタＣ６、ダイオードＤ１１、及び蓄電セルＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１を通る経路と、にそれぞれキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、上記（３）式で表すことができる。したがって、図２２に示す均等化回路の動作も図１４の直列等価回路によって説明することができるのであり、蓄電セルＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。共振回路としてその他の回路を用いたときも同様である。
【実施例４】
【００７５】
また、本発明の均等化回路において、共振回路にトランスを設けるならば、共振回路と多段倍電圧整流回路との接続点Ｆは、ダイオードＤ１〜Ｄ１２の各々の両端のうち、任意の位置にとることができる。一例として、接続点ＤをダイオードＤ２とＤ３との中間点にとったときの均等化回路の構成を、図２３に示す。このような構成においても、スイッチＱ１をオンとする状態と、スイッチＱ２をオンとする状態と、の間で接続状態を経時的に切り替えたとき、共振回路に対してはピーク電圧Ｖin、ボトム電圧ゼロの矩形状の電圧が出力される。インダクタＬｒ、共振回路内キャパシタＣｒ、及びキャパシタＣ１〜Ｃ６の共振現象により、インダクタＬｒを流れる電流ｉLrは、図９に示すｉLrのグラフと同様の交流電流となる。
【００７６】
図２３に示す均等化回路を、共振周波数よりも高いスイッチング周波数で動作させたときのモード２，３，４，１における電流の経路を、それぞれ図２４、図２５、図２６、図２７に示す。実施例１等と同様に、モード２に対応する図２４の回路にキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、以下の（２）’式で表すことができ、モード４に対応する図２６の回路にキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、以下の（３）’式で、それぞれ表すことができる。
【００７７】
2013183557.tif 000008
（２）’
【００７８】
2013183557.tif 000009
（３）’
【００７９】
上記（２）’式、（３）’式から、実施例１と同様に（４）式が得られる。したがって、図２３に示す均等化回路を共振周波数よりも高いスイッチング周波数で動作させたときにも、蓄電セルＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。
【００８０】
さらに、図２３に示す均等化回路を、共振周波数よりも低いスイッチング周波数で動作させたときのモード２，３，４，１における電流の経路を、それぞれ図２８、図２９、図３０、図３１に示す。実施例１等と同様に、モード２に対応する図２８の回路にキルヒホッフの第二法則を適用することにより、ｖvmが最大値ＶVM-EをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1E〜ＶC6Eを、上記（２）’式で表すことができ、モード４に対応する図３０の回路にキルヒホッフの第二法則を適用することにより、ｖvmが最小値ＶVM-OをとるときのキャパシタＣ１〜Ｃ６の電圧ＶC1O〜ＶC6Oを、上記（３）’式で、それぞれ表すことができる。
【００８１】
上記（２）’式、（３）’式から、実施例１と同様に（４）式が得られる。したがって、図２３に示す均等化回路を共振周波数よりも低いスイッチング周波数で動作させたときにも、蓄電セルＳＣ１〜ＳＣ６の電圧は均等化される方向に向かう。接続点Ｄを他の位置にとった場合も、同様に（４）式が得られ、蓄電セルＳＣ１〜ＳＣ６の電圧は均等化される方向に向かうことが示される。
【実施例５】
【００８２】
本発明の均等化回路においては、スイッチングの周波数ｆを調節することで均等化の速度を制御することが可能である。図３２に、倍電圧整流回路への入力電圧振幅ＶVM（ＶVM-E−ＶVM-Oと等しい）と周波数の定性的な関係を示す。共振周波数よりも周波数ｆが高い領域ではｆの増加と共にＶVMが低下し、共振周波数よりも低い領域ではｆの増加と共にＶVMが増加する。図１４の等価回路より、ＶVMすなわちＶVM-E−ＶVM-Oが大きくなれば、より大きな電流が等価抵抗Ｒeqを介して各蓄電セルに流れるため、均等化の速度は速くなる。上記の特性を利用して、図３３に示すように、少なくとも２つの蓄電セル電圧を電圧検出器で検出し、検出された２以上の電圧値を用いて、電圧比較演算回路にて蓄電セル電圧のばらつきを評価し（例えば分散を算出するなど。）、評価された当該ばらつきを、電圧ばらつきの基準値と比較し、基準値との差異等、比較結果に応じて、周波数制御回路によりスイッチング周波数ｆを変化させつつ、均等化回路を動作させることにより、効果的に電圧ばらつきを解消することができる。なお、電圧検出回路、電圧比較演算回路、及び周波数制御回路を別個の回路として構成することは必須ではなく、単独の回路に全ての機能を実装してもよい。あるいは、これらの回路が有するべき機能を、２以上の任意の数の回路に分担させてもよい。
【産業上の利用可能性】
【００８３】
本発明に従い、コンデンサ、二次電池、電気二重層キャパシタ等の蓄電セル電圧を均等化するための均等化回路、均等化システムを構成することができる。本発明は、コンデンサ、二次電池、電気二重層キャパシタ等の蓄電セルを用いる電源に広く適用できる。
【符号の説明】
【００８４】
ＳＣ１〜ＳＣ６          蓄電セル
Ｃ１〜Ｃ６              キャパシタ
Ｄ１〜Ｄ１２            ダイオード
Ｑ１〜Ｑ４              スイッチ
Ｄａ〜Ｄｄ              フライホイールダイオード
Ｌｒ，Ｌｒ１，Ｌｒ２    インダクタ
Ｃｒ，Ｃｒ１，Ｃｒ２    共振回路内キャパシタ
【図１】
2013183557.tif 000010
【図２】
2013183557.tif 000011
【図３】
2013183557.tif 000012
【図４ａ】
2013183557.tif 000013
【図４ｂ】
2013183557.tif 000014
【図５ａ】
2013183557.tif 000015
【図５ｂ】
2013183557.tif 000016
【図５ｃ】
2013183557.tif 000017
【図５ｄ】
2013183557.tif 000018
【図６ａ】
2013183557.tif 000019
【図６ｂ】
2013183557.tif 000020
【図６ｃ】
2013183557.tif 000021
【図６ｄ】
2013183557.tif 000022
【図７】
2013183557.tif 000023
【図８】
2013183557.tif 000024
【図９】
2013183557.tif 000025
【図１０】
2013183557.tif 000026
【図１１】
2013183557.tif 000027
【図１２】
2013183557.tif 000028
【図１３】
2013183557.tif 000029
【図１４】
2013183557.tif 000030
【図１５】
2013183557.tif 000031
【図１６】
2013183557.tif 000032
【図１７】
2013183557.tif 000033
【図１８】
2013183557.tif 000034
【図１９】
2013183557.tif 000035
【図２０】
2013183557.tif 000036
【図２１】
2013183557.tif 000037
【図２２】
2013183557.tif 000038
【図２３】
2013183557.tif 000039
【図２４】
2013183557.tif 000040
【図２５】
2013183557.tif 000041
【図２６】
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【図２７】
2013183557.tif 000043
【図２８】
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【図２９】
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【図３０】
2013183557.tif 000046
【図３１】
2013183557.tif 000047
【図３２】
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【図３３】
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