(57)【要約】【課題】例えば高速バイポーラプロセス技術に好適なＥＳＤ保護素子を提供すること。【解決手段】第１のバイポーラトランジスタＰＮＰ１のコレクタを構成する第１導電型の半導体基板１００と、半導体基板１００上に形成され、第１のバイポーラトランジスタＰＮＰ１のベース及び第２のバイポーラトランジスタＮＰＮ１のコレクタとして共有される第２導電型の第１の半導体層１０１と、第１の半導体層１０１と並んで半導体基板１００上に形成された第１導電型の第２の半導体層１０２と、第１及び第２の半導体層１０１、１０２上に形成され、第２のバイポーラトランジスタのベースを構成する第１導電型の第３の半導体層１０３と、を備え、第２の半導体層１０２により半導体基板１００と第３の半導体層１０３とが接続されたサイリスタ。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のバイポーラトランジスタのコレクタを構成する第１導電型の半導体基板と、
前記半導体基板上に形成され、前記第１のバイポーラトランジスタのベース及び第２のバイポーラトランジスタのコレクタとして共有される第２導電型の第１の半導体層と、
前記第１の半導体層と並んで前記半導体基板上に形成された第１導電型の第２の半導体層と、
前記第１及び第２の半導体層上に形成され、前記第２のバイポーラトランジスタのベースを構成する第１導電型の第３の半導体層と、を備え、
前記第２の半導体層により前記半導体基板と前記第３の半導体層とが接続されたサイリスタ。
【請求項２】
前記第２の半導体層の第１導電型不純物濃度が１０１７ａｔｏｍｓ／ｃｍ３以上であることを特徴とする請求項１に記載のサイリスタ。
【請求項３】
前記半導体基板の第１導電型不純物濃度が１０１８ａｔｏｍｓ／ｃｍ３以上であることを特徴とする請求項１に記載のサイリスタ。
【請求項４】
前記半導体基板の裏面がグランドに接続されることを特徴とする請求項３に記載のサイリスタ。
【請求項５】
前記第３の半導体層上に形成され、前記第２のバイポーラトランジスタのエミッタを構成する第２導電型の第４の半導体層をさらに備えることを特徴とする請求項４に記載のサイリスタ。
【請求項６】
前記第４の半導体層上に形成されたコンタクトをさらに備え、
当該コンタクトがグランドに接続されることを特徴とする請求項５に記載のサイリスタ。
【請求項７】
前記第４の半導体層が多結晶シリコンからなることを特徴とする請求項５に記載のサイリスタ。
【請求項８】
前記第３の半導体層がＳｉＧｅからなることを特徴とする請求項１に記載のサイリスタ。
【請求項９】
前記第１導電型がｐ型、前記第２導電型がｎ型であることを特徴とする請求項１に記載のサイリスタ。
【請求項１０】
第１のバイポーラトランジスタのコレクタとなる第１導電型の半導体基板上に、前記第１のバイポーラトランジスタのベース及び第２のバイポーラトランジスタのコレクタとして共有される第２導電型の第１の半導体層と、第１導電型の第２の半導体層とを並べて形成し、
前記第１及び第２の半導体層上に、前記第２のバイポーラトランジスタのベースとなる第１導電型の第３の半導体層を形成し、前記第２の半導体層により前記半導体基板と前記第３の半導体層とを接続する、サイリスタの製造方法。
【請求項１１】
前記第２の半導体層の第１導電型不純物濃度を１０１７ａｔｏｍｓ／ｃｍ３以上とすることを特徴とする請求項１０に記載のサイリスタの製造方法。
【請求項１２】
前記半導体基板の第１導電型不純物濃度を１０１８ａｔｏｍｓ／ｃｍ３以上とすることを特徴とする請求項１０に記載のサイリスタの製造方法。
【請求項１３】
前記半導体基板の裏面をグランドに接続することを特徴とする請求項１２に記載のサイリスタの製造方法。
【請求項１４】
前記第３の半導体層上に前記第２のバイポーラトランジスタのエミッタを構成する第２導電型の第４の半導体層をさらに形成することを特徴とする請求項１３に記載のサイリスタの製造方法。
【請求項１５】
前記第４の半導体層上にコンタクトをさらに形成し、当該コンタクトをグランドに接続することを特徴とする請求項１４に記載のサイリスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタ及びその製造方法に関し、例えば縦型バイポーラトランジスタを備えるサイリスタ及びその製造方法に関する。
【背景技術】
【０００２】
高速バイポーラプロセス技術及びそれに付随する高速ＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）プロセス技術では、高速化のため、定格電圧が２．５Ｖ以下のバイポーラトランジスタが用いられる。
他方、バイポーラトランジスタの高速化により、静電気放電（ＥＳＤ：Electrostatic Discharge）に対する耐圧は低下する。そのため、ＥＳＤ保護素子の重要性が高まっており、高速バイポーラプロセス技術に適したＥＳＤ保護素子構造が希求されている。
【０００３】
特許文献１の図３には、ＥＳＤ保護素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を有するサイリスタが開示されている。なお、サイリスタは、シリコン制御整流子（ＳＣＲ：Silicon Controlled Rectifier）とも呼ばれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１０７０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明者は以下の課題を見出した。
特許文献１に記載のサイリスタは、ＣＭＯＳ構造を有する。そのため、ＣＭＯＳ構造を備えるＢｉＣＭＯＳプロセス技術に適用するのであれば、製造工程の増加は問題とならない。しかしながら、特許文献１に記載のサイリスタを、ＣＭＯＳ構造を有さない高速バイポーラプロセス技術に適用すると、ＣＭＯＳ構造を付加する製造工程が必要であるため、製造工程が大幅に増加してしまう問題があった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態に係るサイリスタは、第１のバイポーラトランジスタのベース及び第２のバイポーラトランジスタのコレクタとして共有される第２導電型の第１の半導体層と並んで半導体基板上に形成された第１導電型の第２の半導体層を備えている。当該第２の半導体層により、第１のバイポーラトランジスタのコレクタを構成する第１導電型の半導体基板と、第１及び第２の半導体層上に形成され第２のバイポーラトランジスタのベースを構成する第１導電型の第３の半導体層と、が接続される。
【発明の効果】
【０００７】
前記一実施の形態によれば、例えば高速バイポーラプロセス技術に好適なＥＳＤ保護素子を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係るサイリスタＳＣＲ１の構成を示す断面図である。
【図２Ａ】本実施の形態に係るサイリスタＳＣＲ１が搭載されたディスクリートデバイスの回路構成を示す回路図である。
【図２Ｂ】本実施の形態に係るサイリスタＳＣＲ１が搭載されたディスクリートデバイスの回路構成の変形例を示す回路図である。
【図３】実施の形態１の比較例に係るサイリスタＳＣＲ２の構成を示す断面図である。
【図４Ａ】実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。
【図４Ｂ】実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。
【図４Ｃ】実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。
【図４Ｄ】実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。
【図４Ｅ】実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。
【図４Ｆ】実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。
【図４Ｇ】実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。
【図４Ｈ】実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。
【図４Ｉ】実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。
【発明を実施するための形態】
【０００９】
以下、具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１０】
（実施の形態１）
まず、図１を参照して、実施の形態１に係るサイリスタについて説明する。実施の形態１に係るサイリスタは、例えばＥＳＤ保護素子に好適である。図１は、実施の形態１に係るサイリスタＳＣＲ１の構成を示す断面図である。実施の形態１に係るサイリスタは、半導体基板１００、第１の半導体層１０１、第２の半導体層１０２、第３の半導体層１０３ａ、１０３ｂ、第４の半導体層１０４、ガードリング層１０５、絶縁層１０６ａ、１０６ｂ、１０７、１０９、コンタクト層１０８、コンタクトＣ１〜Ｃ３を備えている。
【００１１】
さらに、図１には、破線で回路図が重ねて示されている。図１に示すように、実施の形態１に係るサイリスタＳＣＲ１は、２つの縦型バイポーラトランジスタから構成されている。具体的には、ｐｎｐトランジスタ（第１のバイポーラトランジスタ）ＰＮＰ１及びｎｐｎトランジスタＮＰＮ１（第２のバイポーラトランジスタ）から構成されている。
【００１２】
ここで、ｐｎｐトランジスタＰＮＰ１では、コレクタは半導体基板１００、ベースは第１の半導体層１０１、エミッタは第３の半導体層１０３ｂから構成されている。また、ｎｐｎトランジスタＮＰＮ１では、コレクタは第１の半導体層１０１、ベースは第３の半導体層１０３ａ、エミッタは第４の半導体層１０４から構成されている。
【００１３】
つまり、第１の半導体層１０１は、ｐｎｐトランジスタＰＮＰ１のベース及びｎｐｎトランジスタＮＰＮ１のコレクタとして共有されている。さらに、ｐｎｐトランジスタＰＮＰ１のコレクタを構成する半導体基板１００と、ｎｐｎトランジスタＮＰＮ１のベースを構成する第３の半導体層１０３ａとが、第２の半導体層１０２により接続されている。なお、回路構成の詳細については、図２Ａの回路図を用いて後述する。
【００１４】
次に、各構成要素について順に説明する。
半導体基板１００は、例えばシリコン（Ｓｉ）からなるｐ型半導体基板である。ｐ型不純物濃度は、１０１８ａｔｏｍｓ／ｃｍ３以上とすることが好ましく、１０１９ａｔｏｍｓ／ｃｍ３以上とすることがさらに好ましい。不純物濃度が１０１８未満であると基板抵抗Ｒｓｕｂが大きくなり、好ましくない。ｐ型不純物濃度の上限は特にないが、イオン注入による限界が５×１０２０ａｔｏｍｓ／ｃｍ３程度である。厚さは、例えば、５０〜２００μｍ程度である。半導体基板１００は、リードフレームのダイパッドに搭載される。このダイパッドはグランド端子ＧＮＤ２を介して接地されるため、半導体基板１００の裏面が接地される。上述の通り、半導体基板１００は、ｐｎｐトランジスタＰＮＰ１のコレクタを構成している。
【００１５】
第１の半導体層１０１は、半導体基板１００の表面上に形成された例えばシリコン（Ｓｉ）からなるｎ型半導体層である。ｎ型不純物濃度は、１０１７ａｔｏｍｓ／ｃｍ３程度とするのが好ましい。厚さは、５００〜１５００ｎｍ程度とするのが好ましい。第１の半導体層１０１は、例えば、半導体基板１００の表面上に形成されたエピタキシャル層にｎ型不純物をイオン注入することにより形成される。上述の通り、第１の半導体層１０１は、ｐｎｐトランジスタＰＮＰ１のベース及びｎｐｎトランジスタＮＰＮ１のコレクタを構成している。
【００１６】
第２の半導体層１０２は、第１の半導体層１０１と並んで半導体基板１００上に形成された例えばシリコン（Ｓｉ）からなるｐ型半導体層である。電気抵抗を抑えるために、ｐ型不純物濃度は、１０１７ａｔｏｍｓ／ｃｍ３以上とすることが好ましく、１０１８ａｔｏｍｓ／ｃｍ３以上とすることがさらに好ましい。ｐ型不純物濃度の上限は特にないが、イオン注入による限界が５×１０２０ａｔｏｍｓ／ｃｍ３程度である。厚さは、第１の半導体層１０１と同じにすればよい。第２の半導体層１０２は、第１の半導体層１０１と同様に、例えば、半導体基板１００の表面上に形成されたエピタキシャル層にｐ型不純物をイオン注入することにより形成される。図１では、第２の半導体層１０２は、第１の半導体層１０１と隣接しているが、必ずしも隣接している必要はない。上述の通り、第２の半導体層１０２は、ｐｎｐトランジスタＰＮＰ１のコレクタを構成する半導体基板１００と、ｎｐｎトランジスタＮＰＮ１のベースを構成する第３の半導体層１０３ａとを接続している。
【００１７】
詳細には後述するように、第２の半導体層１０２を設けることにより、製造工程をほとんど増加させることなく、また、素子面積を増大させることなく、ＥＳＤ保護素子を構成することができる。なお、ｐ型半導体層である第２の半導体層１０２は、ｎ型半導体層である第１の半導体層１０１とのｐｎ接合を利用した素子分離層としての機能も兼ね備えている。
【００１８】
第２の半導体層１０３ａ、１０３ｂは、第１の半導体層１０１上に形成された例えばシリコンゲルマニウム（ＳｉＧｅ）からなるｐ型半導体層である。ｐ型不純物濃度は、１０１７〜１０１９ａｔｏｍｓ／ｃｍ３程度とするのが好ましい。厚さは、５０〜１００ｎｍ程度とするのが好ましい。
【００１９】
第３の半導体層１０３ａは、第１の半導体層１０１、第２の半導体層１０２及び絶縁層１０６ａ上に形成されている。図１に示すように、第３の半導体層１０３ａは、底面部、１対の側壁部、１対の張出部から構成されている。底面部は、水平方向（半導体基板１００の主面と平行な方向）の中央部において第１の半導体層１０１及び第２の半導体層１０２と接触している。側壁部は、１対の絶縁層１０６ａの側面に沿って形成され、底面部の両端から垂直方向（半導体基板１００の主面と垂直な方向）に立ち上がっている。張出部は、絶縁層１０６ａの上面に形成され、それぞれの側壁部の上端から外側へ張り出している。また、上述の通り、第３の半導体層１０３ａは、ｎｐｎトランジスタＮＰＮ１のベースを構成している。
【００２０】
第３の半導体層１０３ｂは、第１の半導体層１０１及び絶縁層１０６ｂ上に形成されている。図１に示すように、第３の半導体層１０３ｂは、第３の半導体層１０３ａと同様に、底面部、１対の側壁部、１対の張出部から構成されている。底面部は、第１の半導体層１０１と接触している。側壁部は、絶縁層１０６ｂの側面に沿って形成され、底面部の両端から半導体基板１００の主面の垂直方向に立ち上がっている。張出部は、絶縁層１０６ｂの上面に形成され、それぞれの側壁部の上端から外側へ張り出している。また、上述の通り、第３の半導体層１０３ｂは、ｐｎｐトランジスタＰＮＰ１のエミッタを構成している。
【００２１】
第４の半導体層１０４は、第３の半導体層１０３ａ及び絶縁層１０７上に形成された例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ：Polycrystalline Silicon）からなるｎ型半導体層である。第４の半導体層１０４のｎ型不純物濃度は、１０１９〜１０２１ａｔｏｍｓ／ｃｍ３程度とするのが好ましい。厚さは、１００〜２００ｎｍ程度とするのが好ましい。図１に示すように、第４の半導体層１０４は、水平方向中央部に形成された絶縁層１０７の開口部を介して、第３の半導体層１０３ａと接触している。それ以外の領域では、絶縁層１０７と接触している。上述の通り、第４の半導体層１０４は、ｎｐｎトランジスタＮＰＮ１のエミッタを構成している。
【００２２】
ガードリング層１０５は、半導体基板１００の表面上おいて第１の半導体層１０１及び第２の半導体層１０２の外側に形成された例えばシリコン（Ｓｉ）からなるｐ型半導体層である。ｐ型不純物濃度は、１０１７ａｔｏｍｓ／ｃｍ３程度とすることが好ましい。厚さは、第１の半導体層１０１と同じにすればよい。ガードリング層１０５も、第１の半導体層１０１及び第２の半導体層１０２と同様に、例えば、半導体基板１００の表面上に形成されたエピタキシャル層にｐ型不純物をイオン注入することにより形成される。ｐ型半導体層であるガードリング層１０５は、ｎ型半導体層である第１の半導体層１０１とのｐｎ接合を利用した素子分離層である。なお、ガードリング層１０５に代えて、ＤＴＩ（Deep Trench Isolation）法による素子分離層を設けてもよい。
【００２３】
絶縁層１０６ａは、第１の半導体層１０１と第３の半導体層１０３ａとの間及び第２の半導体層１０２と第３の半導体層１０３ａとの間に設けられた１対の絶縁層である。換言すると、絶縁層１０６ａは、第３の半導体層１０３ａの下側において、第３の半導体層１０３ａの水平方向両端部に形成されている。厚さは、１００〜２００ｎｍ程度とするのが好ましい。
絶縁層１０６ｂは、第１の半導体層１０１と第３の半導体層１０３ｂとの間に設けられた１対の絶縁層である。換言すると、絶縁層１０６ｂは、第３の半導体層１０３ｂの下側において、第３の半導体層１０３ｂの水平方向両端部に形成されている。厚さは、１００〜２００ｎｍ程度とするのが好ましい。
【００２４】
絶縁層１０７は、第１の半導体層１０１と第４の半導体層１０４との間に設けられた絶縁層である。厚さは、５０〜１００ｎｍ程度とするのが好ましい。図１に示すように、絶縁層１０７は、第３の半導体層１０３ａ上に、その形状に沿って形成されているが、水平方向中央部に開口部が形成されている。上述の通り、絶縁層１０７の開口部において、第３の半導体層１０３ａと第４の半導体層１０４とが接触している。
【００２５】
コンタクト層１０８は、第１の半導体層１０１の表面に形成された例えばシリコン（Ｓｉ）からなるｎ型半導体層である。ｎ型不純物濃度は、１０１９〜１０２１ａｔｏｍｓ／ｃｍ３程度とするのが好ましい。厚さは、５０〜１００ｎｍ程度とするのが好ましい。コンタクト層１０８は、例えば、第１の半導体層１０１の表面にｎ型不純物をイオン注入することにより形成される。
【００２６】
絶縁層１０９は、ｐｎｐトランジスタＰＮＰ１及びｎｐｎトランジスタＮＰＮ１が形成された半導体基板１００の表面全体を覆うように形成されている。厚さは、１〜２μｍ程度とするのが好ましい。
以上で説明した絶縁層１０６ａ、１０６ｂ、１０７、１０９は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜あるいはそれらの複合膜などからなる。
【００２７】
コンタクトＣ１〜Ｃ３は、絶縁層１０９に形成されたコンタクトホールに形成されている。コンタクトＣ１〜Ｃ３は、例えばタングステン（Ｗ）などの金属からなる。コンタクトＣ１は、第４の半導体層１０４に接触するように形成されている。コンタクトＣ２は、コンタクト層１０８に接触するように形成されている。コンタクトＣ３は、第３の半導体層１０３ｂに接触するように形成されている。
【００２８】
ここで、絶縁層１０９上には、グランドパッドＧＮＤ１、出力パッドＯＵＴ、入力パッドＩＮが形成されている。そして、コンタクトＣ１はグランドパッドＧＮＤ１に、コンタクトＣ２は出力パッドＯＵＴに、コンタクトＣ３は入力パッドＩＮに、それぞれ絶縁層１０９上に形成された金属配線（不図示）を介して、接続されている。図１は、この様子を模式的に示している。
【００２９】
グランドパッドＧＮＤ１は、ボンディングワイヤ等を介して、リードフレームのグランド端子に接続されている。同様に、出力パッドＯＵＴはリードフレームの出力端子に、入力パッドＩＮはリードフレームの入力端子に、ボンディングワイヤ等を介して接続されている。
また、半導体基板１００は、グランドＧＮＤに接続されるリードフレームのダイパッドに搭載される。つまり、半導体基板１００の裏面が、ダイパッドのグランド端子ＧＮＤ２を介して接地される。
【００３０】
次に、図２Ａを用いて、本実施の形態に係るサイリスタＳＣＲ１が搭載されたディスクリートデバイスの回路構成について説明する。図２Ａは、本実施の形態に係るサイリスタＳＣＲ１が搭載されたディスクリートデバイスの回路構成を示す回路図である。
図２Ａに示されたディスクリートデバイスＤＤは、本実施の形態に係るサイリスタＳＣＲ１及び保護対象回路ＴＣを備えている。図２Ａに示すように、近年の高速バイポーラプロセス技術では、ディスクリートデバイスＤＤにもＥＳＤ保護素子が設けられることが多い。
【００３１】
ディスクリートデバイスＤＤの主要素子である保護対象回路ＴＣは、ｎｐｎトランジスタＮＰＮ２である。ｎｐｎトランジスタＮＰＮ２は、サイリスタＳＣＲ１を構成するｎｐｎトランジスタＮＰＮ１と同様の半導体積層構造（図１参照）を有する。ｎｐｎトランジスタＮＰＮ２のコレクタは出力ＯＵＴに、ベースは入力ＩＮに、エミッタはグランドＧＮＤに、それぞれ接続されている。ここで出力ＯＵＴは、例えば外部抵抗素子Ｒ１を介して、電源ＶＣＣに接続されている。
【００３２】
図２Ａに示すように、サイリスタＳＣＲ１は、ｎｐｎトランジスタＮＰＮ１、ｐｎｐトランジスタＰＮＰ１、基板抵抗Ｒｓｕｂを備えている。これらの構成要素は、図１にも示されている。
【００３３】
ｐｎｐトランジスタＰＮＰ１のコレクタは、保護対象回路ＴＣであるｎｐｎトランジスタＮＰＮ２のベースと入力ＩＮとの間に接続されている。
ｐｎｐトランジスタＰＮＰ１のベースと、ｎｐｎトランジスタＮＰＮ１のコレクタとは、共に出力ＯＵＴに接続されている。また、ｐｎｐトランジスタＰＮＰ１のエミッタと、ｎｐｎトランジスタＮＰＮ１のベースとは、共に基板抵抗Ｒｓｕｂの一端に接続されている。基板抵抗Ｒｓｕｂの他端は、グランドＧＮＤに接続されている。
ｎｐｎトランジスタＮＰＮ１のエミッタは、グランドＧＮＤに接続されている。
【００３４】
図２Ａに示すディスクリートデバイスＤＤでは、保護対象回路ＴＣがＣＭＯＳ構造を有していない。このようなディスクリートデバイスＤＤに対して、特許文献１に記載されたようなＣＭＯＳ構造を有するサイリスタを保護素子として付加すると、製造工程が大幅に増加してしまう。しかしながら、本実施の形態に係るサイリスタＳＣＲ１では、図１に示すように、第２の半導体層１０２を付加するのみにより、製造工程をさほど増加させることなく、ＥＳＤ保護素子を構成することができる。
【００３５】
一般的に、ＢｉＣＭＯＳプロセス技術では、ＣＭＯＳ構造を形成するための工程が２０〜３０％を占める。そのため、保護対象回路ＴＣがＣＭＯＳ構造を有していない場合、ＣＭＯＳ構造を有するサイリスタを付加するよりも、本実施の形態に係るサイリスタを付加する方が、製造工程を２０〜３０％程度減らすことができる。
【００３６】
また、本実施の形態に係るサイリスタＳＣＲ１を構成するｎｐｎトランジスタＮＰＮ１は、上述の通り、ベースが例えばシリコンゲルマニウム（ＳｉＧｅ）等の化合物半導体から構成された縦型バイポーラトランジスタである。このような縦型バイポーラトランジスタでは、ベース幅（第３の半導体層１０３ａの厚さ）を小さくすることができ、高速動作が可能となる。そのため、クランプ電圧も低くなり、ＥＳＤ電流を高速で逃がすことができるため、特許文献１に記載のＣＭＯＳ構造を有するサイリスタに比べ、ＥＳＤ保護素子としての機能も向上する。
【００３７】
次に、図２Ａに回路図を参照して、本実施の形態に係るサイリスタＳＣＲ１の動作について説明する。
まず、入力ＩＮにＥＳＤのサージが入力され、ｐｎｐトランジスタＰＮＰ１のエミッタに電圧Ｖｉｎが印加された場合を考える。ここで、最初はいずれのトランジスタも動作していないので、ｐｎｐトランジスタＰＮＰ１のベースには電源電圧ＶＣＣが印加されている。ｐｎｐトランジスタＰＮＰ１のエミッタ電圧とベース電圧との差（Ｖｉｎ−ＶＣＣ）が所定の値（例えば、０．７Ｖ）に達すると、ｐｎｐトランジスタＰＮＰ１のベースに順方向のバイアス電圧が印加され、ｐｎｐトランジスタＰＮＰ１が動作を開始する。
【００３８】
ｐｎｐトランジスタＰＮＰ１を流れる電流は、基板抵抗Ｒｓｕｂを介して、グランドＧＮＤに放電される。基板抵抗Ｒｓｕｂを電流が流れると、ｎｐｎトランジスタＮＰＮ１のベース電圧が上昇する。つまり、ｎｐｎトランジスタＮＰＮ１のベースに順方向のバイアス電圧が印加され、ｎｐｎトランジスタＮＰＮ１が動作を開始する。ｎｐｎトランジスタＮＰＮ１のベースは、ｎｐｎトランジスタＮＰＮ１とｐｎｐトランジスタＰＮＰ１とから構成されるサイリスタＳＣＲ１のゲートでもある。そのため、ｎｐｎトランジスタＮＰＮ１が動作を開始すると同時に、サイリスタＳＣＲ１も動作を開始する。
【００３９】
サイリスタＳＣＲ１が動作を開始することにより、保護対象回路ＴＣであるｎｐｎトランジスタＮＰＮ２のベースに印加される上記電圧Ｖｉｎが、所定の値にクランプされる。よって、保護対象回路ＴＣが保護される。
【００４０】
図２Ｂは、本実施の形態に係るサイリスタＳＣＲ１が搭載されたディスクリートデバイスの回路構成の変形例を示す回路図である。保護対象回路ＴＣに対する保護機能を高めるため、２つのダイオードＤ１、Ｄ２が付加されている。
ダイオードＤ１のアノードは、保護対象回路ＴＣであるｎｐｎトランジスタＮＰＮ２のエミッタに接続されている。ダイオードＤ１のカソードは、ｎｐｎトランジスタＮＰＮ２のベースに接続されている。つまり、ダイオードＤ１は、ベース・エミッタ間を保護している。
ダイオードＤ２のアノードも、保護対象回路ＴＣであるｎｐｎトランジスタＮＰＮ２のエミッタに接続されている。ダイオードＤ２のカソードは、ｎｐｎトランジスタＮＰＮ２のコレクタに接続されている。つまり、ダイオードＤ２は、エミッタ・コレクタ間を保護している。
【００４１】
次に、図３を参照して、本実施の形態の比較例に係るサイリスタについて説明する。図３は、実施の形態１の比較例に係るサイリスタＳＣＲ２の構成を示す断面図である。図１に示した本実施の形態に係るサイリスタＳＣＲ１では、ｐｎｐトランジスタＰＮＰ１のコレクタを構成する半導体基板１００と、ｎｐｎトランジスタＮＰＮ１のベースを構成する第３の半導体層１０３ａとを接続している第２の半導体層１０２が形成されていた。しかしながら、図３示した比較例に係るサイリスタＳＣＲ２では、第２の半導体層１０２は形成されていない。
【００４２】
図３に示すように、比較例に係るサイリスタＳＣＲ２では、ガードリング層１０５ｃがｐｎｐトランジスタＰＮＰ１のコレクタを兼ねている。
ガードリング層１０５ｃの表面には、コンタクト層１１０が形成されている。コンタクト層１１０は、高濃度のｐ型不純物を含有する例えばシリコン（Ｓｉ）からなるｐ型半導体層である。
【００４３】
コンタクト層１１０上にはコンタクトＣ５が形成されている。
また、ｎｐｎトランジスタＮＰＮ１のベースを構成する第３の半導体層１０３ａ上にもコンタクトＣ４が形成されている。
コンタクトＣ４とコンタクトＣ５とは、絶縁層１０９上に形成された配線ＷＬにより、電気的に接続されている。
【００４４】
つまり、比較例に係るサイリスタＳＣＲ２では、コンタクトＣ４、Ｃ５、配線ＷＬ、コンタクト層１１０を介して、ｐｎｐトランジスタＰＮＰ１のコレクタを構成するガードリング層１０５ｃと、ｎｐｎトランジスタＮＰＮ１のベースを構成する第３の半導体層１０３ａとが接続されている。その他の構成は、図１のサイリスタＳＣＲ１と同様であるため、説明を省略する。
【００４５】
ｐｎｐトランジスタＰＮＰ１のコレクタは、ＥＳＤ電流の主要経路である。そのため、比較例に係るサイリスタＳＣＲ２では、ＥＳＤ電流が流れる際に発生する熱による破壊防止の観点から、コンタクトＣ５を複数形成する必要がある。また、同様の理由から、配線ＷＬも幅広に形成する必要がある。これに対し、本実施の形態に係るサイリスタＳＣＲ１では、コンタクトＣ４、Ｃ５、配線ＷＬのいずれもが不要であるため、比較例に係るサイリスタＳＣＲ２に比べ、素子面積を大幅に小さくすることができる。
【００４６】
次に、図４Ａ〜４Ｉを参照して、実施の形態１に係るサイリスタＳＣＲ１の製造方法について説明する。図４Ａ〜４Ｉは、実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。
【００４７】
まず、図４Ａに示すように、ｐ型半導体基板１００の表面全体に、ｐ型不純物濃度１０１５ａｔｏｍｓ／ｃｍ３程度のｐ型エピタキシャル層１０５ａを形成する。
【００４８】
次に、図４Ｂに示すように、エピタキシャル層１０５ａ上に、第２の半導体層１０２を形成するための開口が形成されたレジストマスクＲＬ１を形成する。そして、レジストマスクＲＬ１を用い、ｐ型不純物をイオン注入してｐ型不純物濃度１０１７ａｔｏｍｓ／ｃｍ３以上の第２の半導体層１０２を形成する。その後、レジストマスクＲＬ１を除去する。
【００４９】
次に、図４Ｃに示すように、エピタキシャル層１０５ａ上に、第１の半導体層１０１を形成するための開口が形成されたレジストマスクＲＬ２を形成する。そして、レジストマスクＲＬ２を用い、ｎ型不純物をイオン注入してｎ型不純物濃度１０１６〜１０１８ａｔｏｍｓ／ｃｍ３程度の第１の半導体層１０１を形成する。その後、レジストマスクＲＬ２を除去する。
【００５０】
次に、図４Ｄに示すように、エピタキシャル層１０５ａ上に、ガードリング層１０５を形成するための開口が形成されたレジストマスクＲＬ３を形成する。そして、レジストマスクＲＬ３を用い、ｐ型不純物をイオン注入してｐ型不純物濃度１０１７ａｔｏｍｓ／ｃｍ３程度のガードリング層１０５を形成する。その後、レジストマスクＲＬ３を除去する。
【００５１】
次に、図４Ｅに示すように、半導体基板１００の表面全体に、例えばＣＶＤ（Chemical Vapor Deposition）法により絶縁層１０６を形成する。その後、絶縁層１０６上に、絶縁層１０６ａ、１０６ｂを形成するためのレジストマスクＲＬ４を形成する。そして、レジストマスクＲＬ４を用い、絶縁層１０６の不要部分をエッチング除去する。これにより、絶縁層１０６ａ、１０６ｂが形成される。その後、レジストマスクＲＬ４を除去する。
【００５２】
次に、図４Ｆに示すように、半導体基板１００の表面全体に、例えばＣＶＤ法によりＳｉＧｅからなる第３の半導体層１０３及び絶縁層１０７を連続形成する。
次に、図４Ｇに示すように、レジストマスク（不図示）を用いて、第３の半導体層１０３及び絶縁層１０７の不要部分をエッチング除去する。これにより、第３の半導体層１０３から第３の半導体層１０３ａ、１０３ｂが形成される。
そして、半導体基板１００の表面全体に、例えばＣＶＤ法によりｎ型不純物濃度１０２０〜１０２１ａｔｏｍｓ／ｃｍ３程度の多結晶シリコンからなる第４の半導体層１０４を形成する。
【００５３】
次に、図４Ｈに示すように、レジストマスク（不図示）を用いて、第４の半導体層１０４の不要部分をエッチング除去する。その後、半導体基板１００の表面全体に、例えばＣＶＤ法により絶縁層１０９を形成する。そして、絶縁層１０９に、コンタクトＣ１〜Ｃ３を形成するためのコンタクトホールをエッチングにより形成する。さらに、コンタクトＣ２用のコンタクトホールを介して、ｎ型不純物をイオン注入してｎ型不純物濃度１０２０ａｔｏｍｓ／ｃｍ３程度のコンタクト層１０８を形成する。
【００５４】
最後に、図４Ｉに示すように、コンタクトホールを例えばタングステン（Ｗ）などの金属によって埋め込み、コンタクトＣ１〜Ｃ３を形成する。
【００５５】
上記の実施の形態に係るサイリスタ構造は、高速バイポーラプロセス技術に特に好適であるが、これに限定されるものではない。例えば、ＢｉＣＭＯＳプロセス技術やその他のバイポーラプロセス技術に適用できる。
また、上記の実施の形態において、半導体基板及び各半導体層の導電型（ｐ型、ｎ型）を反転させた構成も可能である。
【００５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変更可能であることは言うまでもない。
【符号の説明】
【００５７】
１００  半導体基板
１０１  第１の半導体層
１０２  第２の半導体層
１０３、１０３ａ、１０３ｂ  第３の半導体層
１０４  第４の半導体層
１０５、１０５ｃ  ガードリング層
１０５ａ  エピタキシャル層
１０６、１０６ａ、１０６ｂ、１０７、１０９  絶縁層
１０８、１１０  コンタクト層
Ｃ１〜Ｃ５  コンタクト
Ｄ１、Ｄ２  ダイオード
ＤＤ  ディスクリートデバイス
ＧＮＤ  グランド
ＧＮＤ１  グランドパッド
ＧＮＤ２  グランド端子
ＩＮ  入力、入力パッド
ＮＰＮ１、ＮＰＮ２  ｎｐｎトランジスタ
ＯＵＴ  出力、出力パッド
ＰＮＰ１  ｐｎｐトランジスタ
Ｒ１  外部抵抗素子
ＲＬ１〜ＲＬ４  レジストマスク
Ｒｓｕｂ  基板抵抗
ＳＣＲ１、ＳＣＲ２  サイリスタ
ＴＣ  保護対象回路
ＷＬ  配線
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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