(57)【要約】【課題】  従来の技術においては、ROM3個分のテスト時間を2個分のテスト時間までしか短縮できないという問題、或いは、加算或いは減算をおこなうため、データビット数の変動の虞があると共に、信頼性が低下する虞があった。【解決手段】  複数個のROMに書き込まれたデータをテストする場合のROMテスト時間の短縮方法に於いて、複数個のROMの二つずつのROMの出力データのビット毎の比較を行う比較手段を備え、該比較手段の出力を複数個のROMに対応してそれぞれ記憶させ、該複数の記憶手段の出力データに対して、演算の順序が異なる少なくとも二つの異なる内容の演算を行い、該演算結果を期待値と比較することでROMデータを検査する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数個のROMに書き込まれたデータをテストする場合のROMテスト時間の短縮方法に於いて、
前記複数個のROMの二つずつのROMの出力データのビット毎の比較を行う比較手段を備え、該比較手段の出力を複数個のROMに対応してそれぞれ記憶させ、該複数の記憶手段の出力データに対して、演算の順序が異なる少なくとも二つの異なる内容の演算を行い、該演算結果を期待値と比較することでROMデータを検査する、ROMテスト時間の短縮方法。
【請求項２】
請求項１記載のROMテスト時間の短縮方法に於いて、前記複数の演算結果の出力データを、前記ROMに入力されるクロック信号で切り替えて、外部に出力するようにしたことを特徴とするROMテスト時間の短縮方法。
【請求項３】
請求項１乃至２記載のROMテスト時間の短縮方法に於いて、前記複数個のROMの出力データ幅が、異なる場合、最大データ幅のROMのデータ幅に対する不足分のデータに対して、所定のデータを前記記憶手段において付け加えて、前記記憶手段の出力データ幅を等しくすることを特徴とするROMテスト時間の短縮方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リード・オンリー・メモリ（以下、ROMと称する）のテスト方法に関する。
【背景技術】
【０００２】
従来、ROMのテスト時間を短縮する回路、方法については、例えば、下記特許文献１に記載されたものがあり、図６に示すように、複数個のROM１０，１２，１４に書き込まれたデータをテストする際に、特定のROM3（１４）の出力データに基づいて、ROM1（１０）及びROM2（１２）のデータを選択し、選択されたデータと期待値とを比較する方法であった。しかしながらこの方法では、ROM3個分のテスト時間を2個分のテスト時間までしか短縮できないという問題があった。
【０００３】
上記方法に代えて、ROMブロックの並列テスト時に必要な外部端子数を削減すると共に、テスト時間を大幅に短縮するために、下記特許文献２に記載のものがあった。この方法では、図７に示すように、アドレス入力端子４から入力されたアドレスデータに対応した複数のROMブロック２ａ，２ｂ，２ｃからの読み出しデータを加算または減算し、その結果をバッファ５を介して出力端子３に出力し、また、この端子を外部で監視して期待値データと照合することによりテストを行っていた。しかしながら、この方法では、テスト時間の大幅な短縮は期待できるものの、加算或いは減算をおこなうため、データビット数の変動の虞があると共に、信頼性が低下する虞があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１８９３２号公報
【特許文献２】特開平８−１８４６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上説明したように、従来の技術においては、ROM3個分のテスト時間を2個分のテスト時間までしか短縮できないという問題、或いは、加算或いは減算をおこなうため、データビット数の変動の虞があると共に、信頼性が低下する虞があった。
【課題を解決するための手段】
【０００６】
本発明に係るROMテスト時間の短縮方法では、複数個のROMの二つずつのROMの出力データのビット毎の比較を行う比較手段を備え、該比較手段の出力を複数個のROMに対応してそれぞれ記憶させ、該複数の記憶手段の出力データに対して、演算の順序が異なる少なくとも二つの異なる内容の演算を行い、該演算結果を期待値と比較することでROMデータを検査することを特徴とする。
【０００７】
また、本発明に係るROMテスト時間の短縮方法では、複数の演算結果の出力データを、前記ROMに入力されるクロック信号で切り替えて、外部に出力するようにしたことを特徴とする。
【０００８】
更に、本発明に係るROMテスト時間の短縮方法では、複数個のROMの出力データ幅が、異なる場合、最大データ幅のROMのデータ幅に対する不足分のデータに対して、所定のデータを前記記憶手段において付け加えて、前記記憶手段の出力データ幅を等しくすることを特徴とする。
【発明の効果】
【０００９】
本発明に係るROMテスト時間の短縮方法によれば、3個のROMを前提とした場合、前記特許文献１に記載と同様の2端子を使用して、ROM一つ分のデータ出力時間で、3個のROMを精度よくテストすることが可能となる。
また、複数の演算結果の出力データをクロック信号で切り替えて出力することにより、ROM1個分のデータ幅に相当する出力端子数で済み、コスト削減効果、及びチップサイズの低減効果が期待出来る。
更に、ROMのデータ幅が異なる場合でも、演算後のデータ幅を等化処理することにより、異なるデータ幅のROMをテスト可能となる利点がある。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係るROMテスト回路の構成例を示す図である。
【図２】本発明の第1の実施形態に係るROMテスト方法のタイムチャートを示す図である。
【図３】減算器が一つの場合と二つの場合の演算結果例を示す図である。
【図４】本発明の第2の実施形態に係るROMテスト回路の構成例を示す図である。
【図５】本発明の第2の実施形態に係るROMテスト方法のタイムチャートを示す図である。
【図６】特許文献１の従来技術に係る図である。
【図７】特許文献２の従来技術に係る図である。
【発明を実施するための形態】
【００１１】
本発明に係るROMテスト時間の短縮方法について、図面を参照して詳細に説明する。
【００１２】
（第１の実施形態）
【００１３】
図１は、本発明に係るROMテスト時間の短縮方法に於けるROMテスト回路の構成例を概略的に示す図であり、図２は、ROMのテスト方法に於けるタイムチャートを示す。
【００１４】
ｋビット幅のアドレス信号と、チップセレクト信号（CS_1〜CS_3）が、ROM１〜ROM3にそれぞれ入力される。ROM１〜ROM3のｍビット幅、ｎビット幅、ｐビット幅の出力信号（ｑ１，ｑ２，ｑ３）は、比較器とビット補正回路１，２，３に、それぞれ入力される。比較器の出力信号（ｒ１，ｒ２，ｒ３）は、ビット補正回路１，２，３にそれぞれ入力される。
【００１５】
この実施形態に於いては、３種類のビット幅の内、最大ビット幅（これをｍビットとする）が予め分かっているものとし、ビット補正回路１，２，３では、ROM2,ROM3に対応する出力データの上位ビットには、所定のデータビット、例えば、データ０がｍビット幅となるまで付加されるものとする。
【００１６】
ビット補正回路１，２，３のｍビット幅の出力信号（ｑｑ１，ｑｑ２，ｑｑ３）に対して少なくとも２種類の減算を行う為に、ビット補正回路１，２，３のｍビット幅のデータが減算器１，２に入力され、減算器１，２のｍビット幅の出力データ（ｏｕｔ１，ｏｕｔ２）は、ＬＳＩの外部出力端子に接続される。
【００１７】
以下、第１の実施形態に於ける動作の説明を行う。
比較器は、ＲＯＭ１〜ＲＯＭ３から出力される異なるビット幅のデータｑ１、ｑ２，ｑ３をビット毎に比較する。ビット幅補正回路１，２，３は、ROM１〜ROM3から出力されるｑ１，ｑ２，ｑ３のデータのビット幅を、比較器から出力されるデータｒ１，ｒ２，ｒ３を使用して、それぞれのビット幅を等しくする。この実施形態では、３種類のビット幅の内、最大ビット幅が予め分かっているものとする。このビット幅をｍとすると、ｍビット幅以下のROM2、ROM3に対して、例えば、上位ビットに所定のビット（例えば０）を、ビット幅がｍビットになるまで付加する。
【００１８】
減算器１は、ビット補正回路１，２，３から出力されるデータｑｑ１，ｑｑ２，ｑｑ３に対して、例えば、ｑｑ１信号を基準として、ｑｑ２，ｑｑ３の値を減算し、ｑｑ１−ｑｑ２−ｑｑ３を演算し、ｍビット幅の信号ｏｕｔ１を出力する。
【００１９】
減算器２は、ビット補正回路１，２，３から出力されるデータｑｑ１，ｑｑ２，ｑｑ３に対して、例えば、ｑｑ２信号を基準として、ｑｑ１，ｑｑ３の値を減算し、ｑｑ２−ｑｑ１−ｑｑ３を演算し、ｍビット幅の信号ｏｕｔ２を出力する。
【００２０】
このように、２種類の減算を行う理由は、例えば、減算器１のみの演算の場合、ｑｑ２とｑｑ３の値が入れ替わってしまった場合に期待値と一致してしまう（図３（ａ）参照）ためである。
この実施形態のように、減算の基準となる値を変更した２種類の減算を行うことにより、誤った判定を回避することが出来る（図３（ｂ）参照）。
最終的には、ROM１〜ROM3の値のテストは、2種類の減算結果の出力（ｏｕｔ１，ｏｕｔ２）を期待値と比較することにより行われる。
【００２１】
以上説明したように、第１の実施形態によれば、ROM１〜ROM3の値をROM1個分のデータ出力時間で確認することが出来る。これにより、テスト時間が１／３に短縮出来る効果があり、製造コストが低減する効果もある。
また、前記特許文献１の従来技術では、同じビット幅のROMデータを対象としていたが、第１の実施形態では、異なるビット幅のROMに対してもテストを行うことが可能となる利点がある。
【００２２】
（第２の実施形態）
【００２３】
図４は、本発明の第2の実施形態に係るROMテスト回路の構成例を示す図であり、図５は、第2の実施形態に係るROMテスト方法のタイムチャートを示す図である。
【００２４】
ｋビット幅のアドレス信号と、チップセレクト信号CS_1〜CS_3、クロック信号CLKは、ROM１〜ROM3にそれぞれ入力される。
ROM１〜ROM3のｍビット幅、ｎビット幅、ｐビット幅の出力信号（ｑ１，ｑ２，ｑ３）は、比較器とビット補正回路１，２，３にそれぞれ入力される。
比較器の出力信号（ｒ１，ｒ２，ｒ３）は、ビット補正回路１，２，３にそれぞれ入力され、ビット補正回路１，２，３のｍビット幅の出力信号（ｑｑ１，ｑｑ２，ｑｑ３）は、減算器１，２に入力される。
減算器１，２のｍビット幅の出力信号（ｏｕｔ１，ｏｕｔ２）は、セレクタ群ｏｕｔ＿ｓｅｌに接続される。
セレクタ群ｏｕｔ＿ｓｅｌの出力信号を切り替える為の制御信号は、ROM１〜ROM3に入力されるクロック信号CLKを使用する。
セレクタ群ｏｕｔ＿ｓｅｌのｍビット幅の出力信号ｏｕｔ３は、ＬＳＩの外部出力端子に接続される。
【００２５】
以下、第２の実施形態の動作について説明する。
基本動作は、第１の実施形態の動作と同様である。
第２の実施形態では、減算器１，２から出力された信号を、セレクタ群ｏｕｔ＿ｓｅｌを使用して切り替えて出力する点であり、セレクタ群ｏｕｔ＿ｓｅｌの出力切り替え信号としては、ROM１〜ROM3に入力されるクロック信号CLKが使用される。
【００２６】
クロック信号CLKをデータ切り替えの為の制御信号として使用する為に、１クロックサイクル内に、ｏｕｔ１とｏｕｔ２の信号が交互に出力される。
最終的に、ROM１〜ROM3のデータは、交互に出力される減算結果の出力信号ｏｕｔ３を期待値と比較することにより行われる。
【００２７】
以上説明したように、第２の実施形態に於いても、第１の実施形態と同様にROM１〜ROM3のデータをROM1個分のデータ出力時間で確認することが出来る。これにより、テスト時間が１／３に短縮され、製造コストが低減という効果も得られる。
【００２８】
また、特許文献１に記載の従来技術では、同一幅のＲＯＭを前提としていたが、第２の実施形態では、第１の実施形態同様に、異なるビット幅のROMデータに対してもテストをおこなうことが出来る。
【００２９】
更に、第２の実施形態では、LSIの外部出力端子数が、第１の実施形態に比較して半分にすることが出来るので、LSIチップサイズの縮小に貢献することができ、結果としてコスト削減につながるという効果が得られる。
【符号の説明】
【００３０】
ｑ１，ｑ２，ｑ３  ROM１〜ROM3の出力データ
ｒ１，ｒ２，ｒ３    比較器の出力データ
ｑｑ１，ｑｑ２，ｑｑ３    ビット補正回路１，２，３の出力データ
ｏｕｔ１，ｏｕｔ２  減算器１，２の出力データ
ｏｕｔ＿ｓｅｌ      セレクタ群
ｏｕｔ３            セレクタ群ｏｕｔ＿ｓｅｌの出力データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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