(57)【要約】【課題】複数のサポート膜間における開口の位置ずれ発生を抑制できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板上に、第１の犠牲膜、第１のサポート膜、第２の犠牲膜及び第２のサポート膜を順次形成し、これらの膜を貫通するホールを形成し、ホールの内表面を覆い、かつ第２のサポート膜及び第１のサポート膜に接続される王冠型電極を形成し、王冠型電極と第２のサポート膜との接続を少なくとも一部分維持する第１のパターンで、第２のサポート膜に第１の開口を形成し、第１の開口を通じて第２の犠牲膜の一部又は全部を除去し、第１の開口を利用して第１のサポート膜に第２の開口を形成し、第２の開口を通じて第１の犠牲膜を全て除去する、ことを特徴とする。【選択図】図１
2013030557.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１の犠牲膜、第１のサポート膜、第２の犠牲膜及び第２のサポート膜を順次形成し、
前記第２のサポート膜、前記第２の犠牲膜、前記第１のサポート膜及び前記第１の犠牲膜を貫通するホールを形成し、
前記ホールの内表面を覆い、かつ前記第２のサポート膜及び前記第１のサポート膜に接続される王冠型電極を形成し、
前記王冠型電極と前記第２のサポート膜との接続を少なくとも一部分維持する第１のパターンで、前記第２のサポート膜に第１の開口を形成し、
前記第１の開口を通じて前記第２の犠牲膜の一部又は全部を除去し、
前記第１の開口を利用して前記第１のサポート膜に第２の開口を形成し、
前記第２の開口を通じて前記第１の犠牲膜を全て除去する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の開口の形成は、異方性ドライエッチングにより行われることを特徴等する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の開口の形成と、前記第２の犠牲膜の一部除去と、前記第２の開口の形成が、一工程のドライエッチングにより連続して行われることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の開口を形成した後、前記第２の犠牲膜を溶液エッチングにより全て除去し、その後、前記第２の開口の形成を前記第１の開口を通したドライエッチングにより行う、ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第１のパターンは、開口形成後の第１のサポート膜又は第２のサポート膜の残部の面積が、開口の面積よりも大きくなるように設定されている、ことを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記第１の犠牲膜及び前記第２の犠牲膜が酸化シリコン膜であり、前記第１のサポート膜及び前記第２のサポート膜が窒化シリコン膜である、ことを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記第２の犠牲膜を形成した後であって、前記第２のサポート膜を形成する前に、第３のサポート膜及び第３の犠牲膜を順次形成し、
前記第１の開口を利用して前記第３のサポート膜に第３の開口を形成する工程を、前記第１のサポート膜に第２の開口を形成する工程と同一の工程で行う、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に形成された複数の王冠型電極と、前記半導体基板上に積層された複数のサポート膜から形成され、前記複数の王冠型電極間を相互に接続する複数のサポート部材とを含み、前記複数のサポート材のいずれか一つは、前記複数の王冠型電極の上端から前記半導体基板側に２００〜４００ｎｍ寄った位置に設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、王冠型キャパシタの下部電極を複数のサポート膜で支持する構造の半導体装置の製造方法に関する。
【背景技術】
【０００２】
関連する半導体装置の製造方法は、複数の絶縁性梁を、下層側から順番に形成していくというものである（例えば、特許文献１参照）。
【０００３】
具体的には、第１の犠牲絶縁膜の上に第１の絶縁梁膜を形成し、形成した第１の絶縁梁膜を選択的にエッチングして所望のパターンを持つ第１の絶縁体梁を形成する。次に、第１の絶縁体梁と露出する第１の犠牲絶縁膜の上に第２の犠牲絶縁膜と第２の絶縁梁膜を順次形成する。次に、第１の絶縁梁膜の場合と同様にして、第２の絶縁梁膜を選択的にエッチングし、所望のパターンを持つ第２の絶縁体梁とする。
【０００４】
その後、第２の絶縁体梁、第２の犠牲絶縁膜、第１の絶縁体梁及び第１の犠牲絶縁膜を貫くスルーホールを形成し、スルーホールの内表面を覆うようにキャパシタの下部電極となる導電膜を形成する。形成された導電膜は、スルーホール内に露出する第２の絶縁体梁及び第１の絶縁体梁に接続される。
【０００５】
この後、第２の犠牲絶縁膜及び第１の犠牲絶縁膜が除去されても、下部電極は、第２の絶縁体梁及び第１の絶縁体梁によって支持される。これにより、下部電極の倒壊等が防止され、より高いアスペクト比を持つ王冠型のキャパシタを形成することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１４２６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
関連する半導体装置の製造方法は、複数の絶縁体梁を下層側から一つずつ形成し、その後スルーホールを形成するというものである。ここで、複数の絶縁体梁のパターン位置とスルーホールの形成位置との間にずれが生じると、スルーホール内に形成された下部電極が、複数の絶縁体梁のいずれか又は全部に接続されないという事態が生じるおそれがある。そして、今後、半導体装置の微細化が進めば、このような事態が頻発することが予想される。
【０００８】
本発明は、上記問題点の少なくとも一部を解決した半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板上に、第１の犠牲膜、第１のサポート膜、第２の犠牲膜及び第２のサポート膜を順次形成し、前記第２のサポート膜、前記第２の犠牲膜、前記第１のサポート膜及び前記第１の犠牲膜を貫通するホールを形成し、前記ホールの内表面を覆い、かつ前記第２のサポート膜及び前記第１のサポート膜に接続される王冠型電極を形成し、前記王冠型電極と前記第２のサポート膜との接続を少なくとも一部分維持する第１のパターンで、前記第２のサポート膜に第１の開口を形成し、前記第１の開口を通じて前記第２の犠牲膜の一部又は全部を除去し、前記第１の開口を利用して前記第１のサポート膜に第２の開口を形成し、前記第２の開口を通じて前記第１の犠牲膜を全て除去する、ことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、複数のサポート膜を形成した後、上層側のサポート膜に第１の開口を形成し、それを利用して下層側のサポート膜に第２の開口を形成するようにしたことで、位置合わせを必要とするホトリソグラフィ工程の数を削減することができる。
【図面の簡単な説明】
【００１１】
【図１】（ａ）は、本発明の主要工程を示すフローチャートであり、（ｂ）は、関連する半導体装置の製造方法における主要工程を示すフローチャートである。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図３】図２に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図４】図３に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図５】図４に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図６】図５に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図７】図６に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図８】図７に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図９】図８に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図１０】図９に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図１１】図１０（ａ）の一部を拡大した図である。
【図１２】図１０に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図１３】図１２に続く工程を説明するための断面図である。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図１５】図１４に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図１６】図１５に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図１７】発明者が検討した半導体装置の問題点を説明するための断面図である。
【図１８】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図１９】図１８に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【図２０】図１９に続く工程を説明するための図であって、（ａ）は製造途中の半導体装置の平面図、（ｂ）は（ａ）におけるＢ−Ｂ’線断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１３】
まず、本発明の理解を容易にするため、図１を参照し、本発明の概略について関連する半導体装置の製造方法と対比して説明する。
【００１４】
図１（ａ）は本発明の主要工程を示すフローチャートであり、図１（ｂ）は関連する半導体装置の製造方法における主要工程を示すフローチャートである。本発明は、複数のサポート膜の各々について行われていたパターン形成リソグラフィー（ＰＲ）工程を一回で済ますことを目指す。
【００１５】
関連する半導体装置の製造方法は、概略以下のようなものである。
【００１６】
まず、半導体基板上に第１シリンダ層間膜（第１犠牲膜）を形成し（ステップＢ１０１）、その上に第１サポート膜を形成する（ステップＢ１０２）。
【００１７】
次に、ホトリソグラフィ法（ＰＲ）により第１サポート膜上に第１の梁パターンを有するホトレジストマスクを形成する（ステップＢ１０３）。そして、形成したホトレジストマスクを用いるドライエッチング法により、第１サポート膜をエッチングして第１サポート膜からなる第１の梁を形成する（ステップＢ１０４）。なお、第１の梁パターンはＸ方向およびＹ方向に繰り返し配置された直線で構成される格子パターンである。この格子パターンの交点に後の工程でシリンダホールが形成されるレイアウトとなっている。
【００１８】
次に、第１の梁を覆うように全面に第２シリンダ層間膜（第２犠牲膜）を形成し（ステップＢ１０５）、その上に、第２サポート膜を積層形成する（ステップＢ１０６）。
【００１９】
次に、ステップＢ１０３及びＢ１０４と同様の工程により、第２サポート膜からなる第２の梁を形成する（ステップＢ１０７〜Ｂ１０８）。なお、第２の梁パターンは第１の梁パターンと同一である。
【００２０】
次に、ホトリソグラフィ法（ＰＲ）により、第２サポート膜及び露出する第２シリンダ層間膜上にシリンダホールパターンを有するホトレジストマスクを形成する（ステップＢ１０９）。そして、形成したホトレジストマスクを用いるドライエッチング法により、第２の梁、第２シリンダ層間膜、第１の梁、及び第１シリンダ層間膜を順次エッチングし、シリンダホールを形成する（ステップＢ１１０）。
【００２１】
次に、シリンダホールの内面を含む全面に導体膜を形成した後、第２サポート膜上に形成されている導体を除去し、シリンダホールの内面にのみ導体を残存させ下部電極を形成する（ステップＢ１１１）。これにより、下部電極の外周表面には、Ｘ方向、Ｙ方向に延在する直線状の第１の梁及び第２の梁が、それぞれ４箇所で接触する構成となる。
【００２２】
次に、溶液エッチングにより第２シリンダ層間膜および第１シリンダ層間膜を除去する（ステップＢ１１２）。第２シリンダ層間膜および第１シリンダ層間膜を酸化シリコン膜で構成し、第１の梁及び第２の梁を窒化シリコン膜で構成する等しておけば、第１の梁および第２の梁を残存させて、第２シリンダ層間膜および第１シリンダ層間膜を選択的に除去することができる。このとき、下部電極は、第１の梁および第２の梁によって支持（相互に連結）され、第２シリンダ層間膜および第１シリンダ層間膜を除去による倒壊は防止される。
【００２３】
次に、下部電極、第１の梁および第２の梁からなる構造物の表面に容量絶縁膜を形成する（ステップＢ１１３）。続いて、容量絶縁膜の表面を覆うように上部電極を形成する（ステップＢ１１４）。
【００２４】
以上のようにして、王冠型の下部電極を有するキャパシタが形成される。
【００２５】
これに対して本発明の半導体装置の製造方法では、第１梁パターン形成ＰＲおよび第１梁形成（ステップＢ１０３〜Ｂ１０４）を行うことなく、第２のシリンダ層間膜を形成する（ステップＡ１０３）。
【００２６】
また、第２梁パターン形成ＰＲおよび第２梁形成（ステップＢ１０７〜Ｂ１０８）に相当する工程（ステップＡ１０９〜Ａ１１０）よりも前に、シリンダホールパターン形成ＰＲ（ステップＡ１０６）、シリンダホール形成（ステップＡ１０７）、及び下部電極形成（ステップＡ１０８）の各工程を行う。なお、これを実現するため、第３のシリンダ層間膜形成工程（ステップＡ１０５）が追加されている。但し、この工程は、位置合わせを必要としない。
【００２７】
この後、第２の梁パターン形成ＰＲに相当するエッチング開口パターン形成ＰＲを行ってエッチングマスクを形成し（ステップＡ１０９）、それを用いて第２サポート膜に開口パターンを形成する（ステップＡ１１０）。さらに、第２サポート膜に形成された第１の開口を利用して、第２シリンダ層間膜の除去、第１サポート膜への第２の開口形成、及び第１シリンダ層間膜の除去を行う（ステップＡ１１１）。第２の開口の形成は、異方性ドライエッチングにより実現する。
【００２８】
その後、容量絶縁膜の形成（ステップＡ１１２）及び上部電極の形成（ステップＡ１１３）を行って、王冠型下部電極を有するキャパシタが完成する。
【００２９】
以上のように、本発明の半導体装置の製造方法によれば、第１梁の形成のためのＰＲ工程を削除できる。これにより、複数回のＰＲ工程間の位置ずれによる不具合の発生を抑制することができる。
【００３０】
次に、本発明の第１の実施の形態に係る半導体装置の製造方法について、図２乃至図１３を参照して、詳細に説明する。ここでは、半導体装置の一例としてＤＲＡＭ（Dynamic Random Access Memory）を例示するが、本発明は、高アスペクト比の構造物を複数のサポート膜で支持するＤＲＡＭ以外の半導体装置にも適用可能である。また、本実施の形態に用いられるドライエッチングは、異方性エッチングを行うために用いられる。
【００３１】
ＤＲＡＭは、複数のメモリセルが配置されるメモリセル領域とメモリセルを駆動するための周辺回路領域を有している。図２乃至図１０及び図１２の各々は、製造途中のＤＲＡＭにおけるメモリ領域と周辺回路領域との境界部分周辺を部分的に表している。各図において、（ａ）は平面図、（ｂ）は（ａ）図のＢ−Ｂ’線断面図である。
【００３２】
まず、公知の技術を用いて、図２（ａ）及び（ｂ）に示す状態を得る。
【００３３】
詳述すると、半導体基板１に素子分離領域１ａ、埋め込みゲート電極１ｂ及び拡散層１ｃ等を形成する。また、半導体基板１上に層間絶縁膜２を形成し、それを貫く容量コンタクトプラグ２ａや、周辺配線３等を形成する。さらに、ストッパー窒化シリコン膜４、第１シリンダ層間膜（第１の犠牲膜）５、第１窒化シリコン膜（第１のサポート膜）６、第２シリンダ層間膜（第２の犠牲膜）７、第２窒化シリコン膜（第２のサポート膜）８、第３シリンダ層間膜９、非晶質カーボン膜１０および酸化シリコン膜１１を順次積層する。それから、酸化シリコン膜１１の上にホトレジスト１２を形成し、ホトレジスト１２にシリンダホールパターン１３を形成する。
【００３４】
本実施の形態では、第１窒化シリコン膜６及び第２窒化シリコン膜８のいずれに対してもパターン形成工程を行うことなく、それらの上面に第２シリンダ層間膜７及び第３シリンダ層間膜９をそれぞれ形成する。
【００３５】
半導体基板１は、例えばｐ型の単結晶シリコン基板である。半導体基板１は、素子分離領域１ａによってメモリセル領域１０１と周辺回路領域１０２とに電気的に分離されている。
【００３６】
メモリセル領域１０１に形成された埋め込みゲート電極１ｂ及び拡散層１ｃは、トランジスタを構成する。また、埋め込みゲート電極１ｂは、ワードとしても機能する。容量コンタクトプラグ２ａは、拡散層１ｃに接続されるとともに、図示しないビット線に接続されている。
【００３７】
ストッパー窒化シリコン膜４は、例えば、ＣＶＤ法を用いて半導体基板１の全面に厚さ５０ｎｍに形成される。
【００３８】
第１シリンダ層間膜５は、例えば、不純物含有酸化シリコン膜であって、ＣＶＤ法を用いて厚さ４５０ｎｍに形成される。不純物含有酸化シリコン膜として、ボロン（Ｂ）やリン（Ｐ）を含有するＢＰＳＧ（Boro-Phospho Silicate Glass）などを用いることができる。不純物含有酸化シリコン膜はエッチング溶液によるエッチング速度が速いので、後の工程における除去が容易となる。
【００３９】
第１窒化シリコン膜６は、例えば、ＣＶＤ法を用いて厚さ５０ｎｍに形成される。第１窒化シリコン膜６は、スパッタ法やＨＤＰ法を用いて形成してもよい。スパッタ法やＨＤＰ法で形成された膜は、緻密性が高く、ＣＶＤ法により形成された膜よりも、溶液によるエッチング速度を低くすることができる。また、関連する半導体装置の製造方法とは異なり、この時点で第１窒化シリコン膜のパターン形成は行わない。
【００４０】
第２シリンダ層間膜７及び第２窒化シリコン膜８は、それぞれ、第１シリンダ層間膜５及び第１窒化シリコン膜６と同様の方法で、厚さ４５０ｎｍ及び５０ｎｍに形成される。第２窒化シリコン膜８についても、この時点でパターン形成は行わない。
【００４１】
第３シリンダ層間膜９は、例えば、酸化シリコン膜であって、ＣＶＤ法により厚さ３０ｎｍに形成される。第３シリンダ層間膜９は、スパッタ法やＨＤＰ（High Density Plasma）法を用いて形成してもよい。
【００４２】
非晶質カーボン膜１０は、例えば、ＣＶＤ法により厚さ１０００ｎｍに形成される。
【００４３】
酸化シリコン膜１１は、例えば、ＣＶＤ法により厚さ５０ｎｍに形成される。
【００４４】
ホトレジスト１２のシリンダホールパターン１３は、例えば、リソグラフィ法を用いて形成される。シリンダホールパターン１３を構成する各開口は、キャパシタ形成位置に対応しており、メモリセル領域内に形成される。図１（ａ）に示すように、多数の開孔は最密化されて配置されてよい。開口の直径は５０〜１５０ｎｍ、隣接する開口間の最近接間隔は３０〜５０ｎｍとすることができる。このような多数の開口が千鳥状に配置された最密化パターンでは、隣接開口間の間隔、即ち、キャパシタ間の間隔が狭く、関連する半導体装置の製造方法のように、直線状の梁をＸ方向、Ｙ方向に繰り返し配置することは困難である。本実施の形態では、後述するようにサポート膜に開口部を形成し、梁ではなく面で支える構造とする。
【００４５】
次に、ホトレジスト１２をマスクとして、フッ素含有プラズマを用いたドライエッチング法により、酸化シリコン膜１１をエッチングし、ホトレジスト１２のシリンダホールパターン１３を酸化シリコン膜１１に転写する。これにより、非晶質カーボン膜１０の上面が露出する。
【００４６】
次いで、酸素プラズマを用いたドライエッチング法により、露出した非晶質カーボン膜１０をエッチングし、シリンダホールパターン１３を非晶質カーボン膜１０に転写する。非晶質カーボン膜１０をエッチングしている間にマスクとして用いたホトレジスト１２は消滅する。しかし、酸化シリコン膜１１は、酸素プラズマではエッチングされないので、薄くても新たなマスクとして機能する。したがって、第３シリンダ層間膜９の上面が露出するまで完全に非晶質カーボン膜１０をエッチングすることができる。
【００４７】
次いで、上面に酸化シリコン膜１１が残存している非晶質カーボン膜１０をマスクとし、フッ素含有プラズマを用いたドライエッチング法により第３シリンダ層間膜９、第２窒化シリコン膜８、第２シリンダ層間膜７、第１窒化シリコン膜６、第１シリンダ層間膜５、ストッパー窒化シリコン膜４を順次エッチングする。これにより、容量コンタクトプラグ２ａに達するシリンダホール（図３の１４）が形成され、容量コンタクトプラグ２ａの上面が露出する。なお、このエッチングの間にマスクとして用いた酸化シリコン膜１１は消滅するが、非晶質カーボン膜１０は残存しマスクとして機能する。
【００４８】
ストッパー窒化シリコン膜４をエッチングした後、マスクとして残存している非晶質カーボン膜１０を酸素プラズマドライエッチング法により除去し、第３シリンダ層間膜９の上面を露出させる。これにより、図３（ａ）及び（ｂ）に示す状態が得られる。
【００４９】
なお、本実施の形態では、シリンダホール１４を形成する際のマスクとして非晶質カーボン膜１０用いたが、これに限るものではなく、シリコン膜、タングステンシリサイドやチタンシリサイドなどの金属シリサイド膜、窒化チタンや窒化タングステンなどの金属化合物、もしくはアルミニウム、タングステン、ニッケルなどの金属膜を用いることができる。特に、金属系材料の膜は、フッ素プラズマではエッチングされ難く、もしくはエッチングされないので、マスクとして効果的であり、シリンダホール１４の高精度加工に好都合である。
【００５０】
次に、図４（ａ）及び（ｂ）に示すように、シリンダホール１４の内面を含む半導体基板１の全面に、下部電極材料膜１５を形成する。下部電極材料膜１５の材料として窒化チタンを用いることができる。また、下部電極材料膜１５の形成には、ＣＶＤ法もしくはＡＬＤ（Atomic Layer Deposition）法を用いることができる。下部電極材料膜１５の膜厚は、後の工程で形成される容量絶縁膜の厚さとの合計がシリンダホールの直径の１／２よりも小さくなる範囲で選択される。下部電極材料膜１５の膜厚は、例えば、１０ｎｍとする。
【００５１】
次に、下部電極材料膜１５を、全面エッチバックし、図５（ａ）及び（ｂ）に示すように、第３シリンダ層間膜９の上面に形成されている下部電極材料膜１５を除去する。このエッチバックには、塩素含有プラズマを用いるドライエッチング法が利用できる。これにより、各々のシリンダホール１４の内面を覆い、容量コンタクトプラグ２ａの上面に接続する下部電極１６が形成される。なお、下部電極１６の外周面には、第１窒化シリコン膜６及び第２窒化シリコン膜８が接続された状態となっている。
【００５２】
次に、図６（ａ）及び（ｂ）に示すように、第３シリンダ層間膜９の上面全面にプラズマ窒化シリコン膜１７、反射防止膜１８及びホトレジスト１９を順次形成する。
【００５３】
プラズマ窒化シリコン膜１７は、プラズマＣＶＤ法により、例えば厚さ１５０ｎｍに形成される。この方法は、ステップカバレージが悪いため、プラズマ窒化シリコン膜１７は、下部電極１６の内部には形成されず、下部電極１６の開口部を塞ぐように形成される。
【００５４】
反射防止膜１８は、例えば、回転塗布法によりプラズマ窒化シリコン膜１７の上面全面に形成される。
【００５５】
ホトレジスト１９は、例えば、回転塗布法により反射防止膜１８の上面全面に形成される。ホトレジスト１９には、ホトリソグラフィ法により、エッチング用開口パターン２０が形成される。エッチング用開口パターン２０形成の際、周辺回路領域１０２に位置するホトレジスト１９も除去される。
【００５６】
エッチング用開口パターン２０は、後の工程で、シリンダ層間膜９，７及び５をエッチング除去するための開口部を規定する。つまり、エッチング用開口パターン２０は、第１及び第２窒化シリコン膜６，８に形成される開口を規定する。第１及び第２窒化シリコン膜６，８は、下部電極１６を支持するサポート膜であるため、それらに形成される開口部は、できるだけ小さい方がよい。したがって、エッチング用開口パターン２０は、第１及び第２窒化シリコン膜６，８に形成される開口部の面積が必要最小限となるように設定される。関連する半導体装置の製造方法では、梁で下部電極を支えるようにしているが、本実施の形態では、面で支える。第１及び第２窒化シリコン膜６，８の各々の残存部分の面積が、少なくとも開口部の面積よりも大きくなるようにする。
【００５７】
次に、ホトレジスト１９をマスクとして、反射防止膜１８およびプラズマ窒化シリコン膜１７を順次ドライエッチングし、エッチング用開口パターン２０を反射防止膜１８およびプラズマ窒化シリコン膜１７に転写する。このエッチングには、フッ素含有プラズマを用いることができる。その後、マスクとして用いたホトレジスト１９および反射防止膜１８を、酸素プラズマを用いるドライエッチングにより除去する。こうして、図７（ａ）及び（ｂ）に示す状態が得られる。
【００５８】
図７（ａ）及び（ｂ）に示すように、プラズマ窒化シリコン膜１７に形成された開口２０ａ内には、第３シリンダ層間膜９の上面の一部と下部電極１６の上面の一部が露出する。また、周辺回路領域には第３シリンダ層間膜９の上面が露出する。
【００５９】
次に、図８（ａ）及び（ｂ）に示すように、プラズマ窒化シリコン膜１７をマスクとして、露出している第３シリンダ層間膜９および第２窒化シリコン膜８を順次ドライエッチングする。このエッチングには、フッ素含有プラズマを用いることができる。これにより、第２窒化シリコン膜８にエッチング開口用パターン２０に従う第１の開口が形成され、第２シリンダ層間膜７の上面が部分的に露出する。なお、この段階でプラズマ窒化シリコン膜１７の膜厚は、成膜時の膜厚の半分程度まで減少する。
【００６０】
プラズマ窒化シリコン膜１７をマスクとするフッ素含有プラズマを用いるドライエッチングを継続し、図９（ａ）及び（ｂ）に示すように、露出した第２シリンダ層間膜７および第１窒化シリコン膜６を順次ドライエッチングする。これにより、第１窒化シリコン膜６にエッチング用開口パターン２０に従う第２の開口が形成され、第１シリンダ層間膜５の上面が部分的に露出する。
【００６１】
この工程中に、マスクとして用いたプラズマ窒化シリコン膜１７もエッチングされて消滅する。逆にいえば、この段階でプラズマ窒化シリコン膜１７が消滅するように、プラズマ窒化シリコン膜１７の成膜時の膜厚を制御しておく。もし、プラズマ窒化シリコン膜１７が消滅しきれずに残存した場合には、等方性プラズマエッチングを追加して残存するプラズマ窒化シリコン膜１７を完全に除去する。この追加エッチングを行なっても、第２窒化シリコン膜８の上面は酸化シリコン膜からなる第３シリンダ層間膜９でカバーされているので、第２窒化シリコン膜８が上面からエッチングされて消滅することはない。
【００６２】
以上により、第２窒化シリコン膜８及び第１窒化シリコン膜６に、共通のエッチング用開口２１が、一工程のドライエッチングで形成される。エッチング開口２１内には、第２シリンダ層間膜７の側壁および第１シリンダ層間膜５の上面の一部が露出すると共に下部電極１６の上面および外壁の一部が露出する。また、エッチング用開口２１以外のメモリセル領域には、下部電極１６の上面が露出する。
【００６３】
次に、図１０（ａ）及び（ｂ）に示すように、酸化シリコン膜からなる第３シリンダ層間膜９、第２シリンダ層間膜７および第１シリンダ層間膜５を、フッ酸含有溶液を用いるウエットエッチングにより全て除去する。
【００６４】
フッ酸含有溶液を用いるウエットエッチングの場合、窒化シリコン膜のエッチング速度は酸化シリコン膜のエッチング速度に比べて１／１００程度であり、非常に遅い。また、金属材料からなる下部電極１６は、フッ酸含有溶液によってはエッチングされない。このため、フッ酸含有溶液を用いるウエットエッチングにより、酸化シリコン膜からなる第１シリンダ層間膜５、第２シリンダ層間膜７および第３シリンダ層間膜９を選択的に除去することができる。
【００６５】
以上の結果、メモリセル領域に形成された複数の下部電極１６は、それぞれ上部が第２窒化シリコン膜８からなる第１サポート部材３０に接続され、中央部が第１窒化シリコン膜６からなる第２サポート部材３１に接続された状態で、互いに連結された状態となる。また、複数の下部電極１６の外壁は、サポート部材３０、３１に接続された部分を除いて全て露出する。半導体基板１上に形成されているトランジスタや配線等の構造物は、ストッパー窒化シリコン膜４でカバーされているのでエッチングされることはない。
【００６６】
ここで、エッチング用開口パターン２０、すなわち最終的に形成されるサポート部材３０および３１のエッチング用開口２１について、図１１を参照して詳しく説明する。
【００６７】
図１１は、図１０（ａ）の一部、即ちメモリセル領域をやや拡大して示す図である。メモリセル領域に配置される複数の下部電極１６は、Ｘ方向に延在する複数の下部電極群を有している。これらの下部電極群を、ここでは、図の上から順番にＸ１，Ｘ２，Ｘ３，・・・と呼ぶことにする。下部電極の配置は、最密充填となるように、偶数行の下部電極群Ｘ２，Ｘ４，・・・を、奇数行の下部電極群Ｘ１，Ｘ３，Ｘ５，・・・に対し、Ｘ方向に半ピッチずらしている。
【００６８】
図１１には、エッチング用開口２１が６つ示されている。具体的には、下部電極郡Ｘ２とＸ３に跨って形成される開口２１ａａと開口２１ａｂ、下部電極郡Ｘ４とＸ５に跨って形成される開口２１ｂ、下部電極郡Ｘ６とＸ７に跨って形成される開口２１ｃａと開口２１ｃｂ、下部電極Ｘ８とＸ９に跨って形成される開口２１ｄである。
【００６９】
開口２１ａａ，２１ａｂと開口２１ｃａ，２１ｃｂは同じ大きさである。開口２１ｂと開口２１ｄも同じ大きさであり、開口２１ａａ、２１ａｂ、開口２１ｃａ，２１ｃｂよりもＸ方向に長い形状となっている。
【００７０】
開口２１ａａは、下部電極郡Ｘ２に属する下部電極Ａ、Ｂ、Ｃ、Ｄと下部電極郡Ｘ３に属する下部電極Ｅ、Ｆ、Ｇ、Ｈの合計８個の下部電極１６の外壁の一部が露出するように形成されている。つまり、開口２１ａａは、隣接する２つの下部電極郡に跨るように形成されている。他のエッチング用開口２１についても同様に、隣接する２つの下部電極郡に跨るように形成されている。
【００７１】
これらのエッチング用開口２１の配置は一例であって、これとは異なる開口２１の配置を採用してもよい。例えば開口２１ｂと２１ｄだけであっても良いし、逆に開口２１ａａ、２１ａｂ、２１ｃａ、２１ｃｂだけであっても良い。あるいは、開口２１の長手方向を図とは異なる方向としてもよい。例えば、開口２１は、図１１に示す下部電極Ａ，Ｇ，Ｉ，Ｒ，Ｑ，Ｊ，Ｆ，Ｂの外壁の一部が露出するように形成されてもよい。その場合でも、エッチング用開口２１は、いずれかの下部電極を完全に含むことがないように形成する。例えば、下部電極Ａ，Ｇ，Ｉ，Ｒ，Ｑ，Ｊ，Ｆ，Ｂ，Ｃ，Ｅ，Ｋ，Ｐを含むようにエッチング用開口２１を形成すると、中央付近に位置する下部電極Ｆ，Ｊが第１サポート部材３０から離れた状態となるからである。この場合、下部電極Ｆ，Ｊは、第１サポート部材による支持を受けられず、倒壊する恐れがある。したがって、エッチング用開口２１は、下部電極１６の各々と第１サポート部材３０との接続が、少なくとも一部維持されるように形成される。
【００７２】
また、第１サポート部材３０は、関連する半導体装置の製造方法で用いられるような下部電極間を結ぶ梁ではなく、面状の広がりを有している。本実施例の形態では、大半の下部電極１６の外壁が全周に渡って第１サポート部材３０と接している。第１サポート部材３０の一部に形成されたエッチング用開口２１内に一部露出する下部電極１６であっても、開口内に位置する外壁以外の部分の外壁で第１サポート部材３０と接続されている。
【００７３】
このように、本実施の形態では、メモリセル領域に形成されたいずれの下部電極も、外壁の一部に関して周方向の全部又は一部が、面状に連続して広がる第１サポート部材３０に接続されている。
【００７４】
図１１では、下部電極郡Ｘ１に属する下部電極の各々は、サポート領域ＸＳ１において外壁の一部が全周にわたって第１サポート部材３０と接続されている。下部電極郡Ｘ１０に属する下部電極についても同様である。
【００７５】
また、Ｙ方向関して、サポート領域ＹＳ１に位置する下部電極の各々も、外壁の一部が全周にわたって第１サポート部材３０に接続されている。サポート領域ＹＳ２は、サポート領域ＸＳ１とサポート領域ＸＳ２とをＹ方向に面状に接続する領域となっている。
【００７６】
下層に位置する第２サポート部材３１についても、第１のサポート部材３０と同じ構成となる。
【００７７】
さて、製造工程の説明に戻ると、第１、第２及び第３シリンダ層間膜５，７及び９を全て除去した後、図１２（ａ）及び（ｂ）に示すように、下部電極１６の内面および外壁を含む全面に容量絶縁膜２２を形成する。容量絶縁膜２２は、第１サポート部材３０、第２サポート部材３１の表面およびストッパー窒化シリコン膜４の上面にも形成される。容量絶縁膜２２は、酸化ジルコニウム膜、酸化アルミニウム膜、酸化チタ二ウム膜、酸化タンタル膜、酸化ハフニウム膜から選択される単層膜もしくは複数の膜からなる積層膜で構成することができる。いずれの膜もＡＬＤ（Atomic Layer Deposition）法を用いて形成することができる。容量絶縁膜２２の膜厚は、例えば、６ｎｍとする。
【００７８】
また、容量絶縁膜２２を形成した後、容量絶縁膜２２の表面を覆い、且つ下部電極１６間の空間を埋めるように、上部電極２３を形成する。上部電極２３は、例えば、窒化チタン膜、ボロンドープシリコン膜、ボロンドープシリコンゲルマニウム膜をＣＶＤ法により順次積層して形成する。
【００７９】
本実施の形態では、第１サポート部材３０の上面が下部電極１６の上面の位置より低い位置となるように位置制御されている。この位置制御は、第３シリンダ層間膜９の厚さにより行われる。第１サポート部材３０の上面位置と下部電極１６の上面位置とが同じレベルの場合、容量絶縁膜２２を形成する際に、下部電極１６の開口部が容量絶縁膜２２によって塞がれてしまう。これを回避するため、下部電極１６の上面を第１サポート部材３０の上面より上に突き出させる。下部電極１６の第１サポート膜３０上に突き出た部分の高さは、少なくとも容量絶縁膜の膜厚の４倍必要である。容量絶縁膜の厚さが６ｎｍの場合、第３シリンダ層間膜の厚さを３０ｎｍとすることができる。
【００８０】
次に、上部電極２３を覆うように全面にタングステン膜を形成する。そして、タングステン膜の上に、メモリセル領域を多くマスクを形成し、周辺回路領域に形成されているタングステン膜とその下の上部電極２３をエッチング除去する。こうして、図１３に示すように、メモリセル領域の上部電極２３上にプレート上のタングステン膜２４を形成する。
【００８１】
その後、全面に層間絶縁膜２５を形成し、メモリセル領域上に形成された層間絶縁膜２５をＣＭＰ法等により除去する。層間絶縁膜２５は、周辺回路領域に残存し、その表面は、タングステン膜２４の表面と一致するように平坦化される。
【００８２】
次に、平坦化された層間絶縁膜２５及びタングステン膜２４を覆うように全面に層間絶縁膜２６を形成する。そして、周辺回路領域に形成されている配線３に接続されるコンタクトプラグ２７や、プレート上のタングステン膜２４に接続されるコンタクトプラグ２８等を形成する。さらに各々のコンタクトプラグに接続される配線２９を形成する。
【００８３】
この後、図示しない層間絶縁膜や配線等を必要に応じて形成し、ＤＲＡＭが完成する。
【００８４】
本実施の形態では、下部電極１６を形成した後に行う１回のリソグラフィ工程を利用して第２窒化シリコン膜８および第１窒化シリコン膜６の両方に開口を形成する。これにより、リソグラフィー工程を繰り返すことにより生じる位置ずれを防止することができる。
【００８５】
また、第２窒化シリコン膜８および第１窒化シリコン膜６に形成する開口面積をできるだけ小さくし、２次元的な広がりを有する面状のサポート部材で下部電極を相互に連結する構成としたので、直線状の梁で下部電極を連結する場合に比べ、機械的強度を向上させることができる。
【００８６】
直線状の梁を用いて下部電極を連結する構成では、下部電極の密度が上昇するに伴い梁の配置が困難となるとともに、機械的強度の低下を避けることができなくなる。これに対して、本実施の形態に係る構成は、下部電極の密度が上昇してもサポート部材の配置が困難となることはなく、機械的強度の低下も抑えることができる。これにより、半導体装置の製造時の歩留まり向上、製品の信頼性向上を実現することができる。
【００８７】
次に、本発明の第２の実施の形態に係る半導体装置の製造方法について、図１４乃至図１６を参照して説明する。以下では、第１の実施の形態と異なる部分について説明する。
【００８８】
第１の実施の形態と同様にして、図８に示す状態を得る。
【００８９】
次に、フッ酸含有溶液を用いて第２シリンダ層間膜７を全てエッチング除去し、図１４（ａ）及び（ｂ）に示す状態を得る。この溶液エッチングにより、第１窒化シリコン膜６の上面が露出する。
【００９０】
第２シリンダ層間膜７をエッチングする際、第３シリンダ層間膜９についても横方向からエッチングが進む。しかし、第３シリンダ層間膜９を、例えばＨＤＰ（High Density Plasma）法により形成する酸化シリコン膜とすれば、不純物含有酸化シリコン膜で構成されている第２シリンダ層間膜７に比べてエッチング速度を１／１０程度に遅くできる。よって、第２シリンダ層間膜７を完全に除去した後も、第３シリンダ層間膜９の一部は残存する。また、図１４（ａ）に示すように、エッチング用開口２１は限られた範囲に設けられるので、第３シリンダ層間膜９の横方向エッチング量は実質上問題とはならない。
【００９１】
次に、プラズマ窒化シリコン膜１７をマスクとして、第１窒化シリコン膜６をフッ素含有プラズマによりドライエッチングする。これにより、図１５（ａ）及び（ｂ）に示す状態を得る。
【００９２】
このドライエッチングによりマスクとして用いたプラズマ窒化シリコン膜１７は消滅する。また、このドライエッチングにより、第１シリンダ層間膜５の上面の一部が露出する。
【００９３】
また、このドライエッチングでは、第２シリンダ層間膜７が既に全て除去されているので、図１５（ｂ）に示すように、マスクと第１窒化シリコン膜６との間に空間的な広がりが存在する。このため、ドライエッチングに寄与するイオンが垂直方向から分散して分散イオン３３が発生する傾向を有する。このため、分散イオンの発生に起因して、第１窒化シリコン膜６の一部（白抜き部分）３１ｂもドライエッチングされてしまう。即ち、第１窒化シリコン膜６に形成される開口は、第２窒化シリコン膜８に形成される開口よりもやや広くなる。しかしながら、この開口の広がりは、下部電極１６と第１窒化シリコン膜６とが接続している接続部分３１ａにはほとんど影響しない。図１５（ａ）から理解されるように、イオンの入射側から見ると、接続部分３１ａは下部電極１６の影になるからである。つまり、下部電極１６が、接続部分３１ａへのイオンの到達を防ぐバリアとなる。これにより、下部電極１６と第１窒化シリコン膜６との接続部分３１ａはエッチングされること無く接続状態は維持される。
【００９４】
この後、フッ酸含有溶液を用いて第１シリンダ層間膜５および第３シリンダ層間膜９を全て除去する。これにより、図１６（ａ）及び（ｂ）に示すように、下部電極１６の外周面は、第１サポート部材３０及び第２サポート部材３１と接続された部分を除いて露出する。以後、第１の実施の形態と同様の工程を経て、ＤＲＡＭが完成する。
【００９５】
本実施の形態においても、第１の実施の形態と同様に、リソグラフィー工程を繰り返すことによって生じる位置ずれを防止することができる。また、面状のサポート部材で下部電極を相互に連結する構成としたので、直線状の梁で下部電極を連結する場合に比べ、機械的強度を向上させることができ、歩留まり向上、製品の信頼性向上を実現することができる。
【００９６】
次に、図１７乃至図２０を参照して、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。
【００９７】
図１７は、発明者が本発明に至る過程で種々検討した実験の中で得られた知見を説明するための断面図である。発明者は、本発明に至る前に、下部電極の上部を１枚のサポート膜でサポートする構造について検討を行った。そして、発明者は、そのような構造では、下部電極の倒壊は生じないものの、図１７に示すように、サポート膜７１の下方に位置する下部電極１６に撚れ７２が発生し、隣接する下部電極１６間がショートするという問題が発生することを知見した。そして、その撚れが最も発生しやすい部分が下部電極１６の上面から２００〜４００ｎｍの範囲に集中していることを見出した。さらに、この範囲は、下部電極１６の形成に用いられるシリンダホールをドライエッチング法で形成する場合に、ボーイングと呼ばれる横方向に膨らむ現象が発生する位置に相当していることがわかった。
【００９８】
本実施の形態に係る半導体装置の製造方法は、上記知見に基き、第１又は第２の形態に係る製造方法の応用として、ボーイング発生部に第３サポート膜を形成するものである。以下、詳細に説明する。
【００９９】
まず、図１８に示す状態を得るため、第１の実施の形態と同様に回路等を形成した半導体基板１上に複数の膜を形成する。第１の実施の形態と異なる点は、第１窒化シリコン膜６と第２窒化シリコン膜８との間に第３窒化シリコン膜を配置するため、第２シリンダ層間膜７を下層７ａ（第２の犠牲膜）と上層７ｂ（第３の犠牲膜）に分け、その間に第３窒化シリコン膜８１（第３のサポート膜）を形成した点である。第３窒化シリコン膜８１は、第１又は第２窒化シリコン膜６又は８と同じ方法で形成できる。
【０１００】
次に、第１の実施の形態と同様に、ホトレジスト１２のシリンダホールパターン１３を酸化シリコン膜１１に転写し、さらに非晶質カーボン膜１０にシリンダホールパターン１３を転写する。それから、非晶質カーボン膜１０をマスクとして、フッ素含有プラズマを用いるドライエッチングにより、第３シリンダ層間膜９、第２窒化シリコン膜８、上層第２シリンダ層間膜７ｂ、第３窒化シリコン膜８１、下層第２シリンダ層間膜７ａ、第１窒化シリコン膜６、第１シリンダ層間膜５、及びストッパー窒化シリコン膜４を順次エッチングし、図１９に示すようにシリンダホール１４を形成する。
【０１０１】
この後、第１の実施の形態と同様の工程により下部電極１６を形成する。また、第２窒化シリコン膜８、上層第２シリンダ層間膜７ｂ、第３窒化シリコン膜８１、下層第２シリンダ層間膜７ａ、及び第１窒化シリコン膜６にエッチング用開口（２１）を形成する。つまり、一工程のドライエッチングにより、第１の窒化シリコン膜６の開口形成に加え、第３窒化シリコン膜の開口（第３の開口）形成も行う。さらに、上層第２シリンダ層間膜７ｂ、下層第２シリンダ層間膜７ａ及び第１シリンダ層間膜５を完全に除去し、下部電極の外周壁を露出させる。それから、上部電極２３を形成し、図２０の状態を得る。
【０１０２】
以降、第１の実施の形態と同様に、必要な層間絶縁膜や配線等を形成してＤＲＡＭが完成する。
【０１０３】
以上、第１の実施の形態と同様の工程により、第３窒化シリコン膜を第３サポート部材として備える半導体装置の製造方法について説明したが、第２の実施の形態と同様の工程により、第３窒化シリコン膜を第３サポート部材として備える半導体装置を製造することも可能である。
【０１０４】
本実施の形態によれば、サポート膜を３枚にしたので、より機械的強度が向上し、下部電極の倒壊や撚れを効果的に防止することができる。また、シリンダートップから２００ｎｍ〜４００ｎｍの位置に設けられたサポート膜は、シリンダホール形成時（ドライエッチング時）のボーイング発生を抑えることができる。
【０１０５】
以上、本発明について、いくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。例えば、本発明は、ＤＲＡＭに限らず、他の半導体装置にも適用可能である。また、第１及び第２の実施の形態第１サポート膜を、シリンダホール形成時にボーイングが生じやすい位置に設けるようにしてもよい。そのようにすることで、外部電極の倒壊防止と撚れ防止とを効果的に行うことができる。
【符号の説明】
【０１０６】
１    半導体基板
１ａ    素子分離領域
１ｂ    埋め込みゲート電極
１ｃ    拡散層
２    層間絶縁膜
２ａ    容量コンタクトプラグ
３    周辺配線
４    ストッパー窒化シリコン膜
５    第１シリンダ層間膜（第１の犠牲膜）
６    第１窒化シリコン膜
７    第２シリンダ層間膜（第２の犠牲膜）
７ａ    下層第２シリンダ層間膜（第２の犠牲膜）
７ｂ    上層第２シリンダ層間膜（第３の犠牲膜）
８    第２窒化シリコン膜
９    第３シリンダ層間膜
１０    非晶質カーボン膜
１１    酸化シリコン膜
１２    ホトレジスト
１３    シリンダホールパターン
１４    シリンダホール
１５    下部電極材料膜
１６    下部電極
１７    プラズマ窒化シリコン膜
１８    反射防止膜
１９    ホトレジスト
２０    エッチング用開口パターン
２０ａ    開口
２１    エッチング用開口
２１ａａ，２１ａｂ，２１ｂ，２１ｃａ，２１ｃｂ，２１ｄ    開口
２２    容量絶縁膜
２３    上部電極
２４    タングステン膜
２５    層間絶縁膜
２６    層間絶縁膜
２７，２８    コンタクトプラグ
２９    配線
３０    第１サポート部材
３１    第２サポート部材
３１ａ    接続部分
３１ｂ    第１窒化シリコン膜の一部
３３    分散イオン
８１    第３窒化シリコン膜
１０１    メモリセル領域
１０２    周辺回路領域
【図１】
2013030557.tif 000003
【図２】
2013030557.tif 000004
【図３】
2013030557.tif 000005
【図４】
2013030557.tif 000006
【図５】
2013030557.tif 000007
【図６】
2013030557.tif 000008
【図７】
2013030557.tif 000009
【図８】
2013030557.tif 000010
【図９】
2013030557.tif 000011
【図１０】
2013030557.tif 000012
【図１１】
2013030557.tif 000013
【図１２】
2013030557.tif 000014
【図１３】
2013030557.tif 000015
【図１４】
2013030557.tif 000016
【図１５】
2013030557.tif 000017
【図１６】
2013030557.tif 000018
【図１７】
2013030557.tif 000019
【図１８】
2013030557.tif 000020
【図１９】
2013030557.tif 000021
【図２０】
2013030557.tif 000022