(57)【要約】【課題】正確に書き込み動作を行うことができる不揮発性半導体記憶装置を提供する。【解決手段】  複数の素子分離絶縁膜は、半導体層中に形成され、第１方向を長手方向とする。複数の素子形成領域は、素子分離絶縁膜により分離して形成される。素子形成領域にはメモリストリングが形成される。複数の素子形成領域群が素子形成領域により構成される。メモリセルアレイは、第１方向と直交する第２方向において、前記素子形成領域群の間隔が前記素子形成領域群の中の前記素子形成領域の間隔より大きくされている。制御回路は、前記メモリセルアレイに対する書き込み動作を、前記素子形成領域群ごとに実行する。【選択図】図６
2013030552.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成される半導体層と、
前記半導体層中に形成され、第１方向を長手方向とする複数の素子分離絶縁膜と、
前記素子分離絶縁膜により分離して形成され、メモリストリングが形成される複数の素子形成領域と、
前記素子形成領域で構成される複数の素子形成領域群と、を有し、
前記第１方向と直交する第２方向において、前記素子形成領域群の間隔は前記素子形成領域群の中の前記素子形成領域の間隔より大きいメモリセルアレイと、
前記メモリセルアレイに対する書き込み動作を、前記素子形成領域群ごとに実行する制御回路と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記素子形成領域間の間隔が周期的に変化する請求項１記載の不揮発性半導体記憶装置。
【請求項３】
２つの前記素子形成領域群に挟まれた前記素子分離絶縁膜の深さは、前記素子形成領域群の中の前記素子形成領域に挟まれた前記素子分離絶縁膜の深さよりも大きいことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記第２方向から見て奇数番目に位置する前記素子形成領域群に対する書き込み動作と、前記第２方向から見て偶数番目に位置する前記素子形成領域群に対する書き込み動作と、を別々に実行するよう構成された
ことを特徴とする請求項１乃至３記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の間隔は、前記第１の間隔よりも１０％以上大きいことを特徴とする請求項１乃至４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶する半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが広く用いられている。このようなＮＡＮＤ型フラッシュメモリが搭載される電子機器の多機能化の要請により、ＮＡＮＤ型フラッシュメモリも記憶容量の大容量化を要求され、それに伴い、記憶素子のサイズ、配線ピッチの微細化が要求されている。
【０００３】
ＮＡＮＤ型フラッシュメモリは通常、浮遊ゲートと制御ゲートが積層されたＭＯＳＦＥＴ構造のメモリトランジスタが用いられる。ＮＡＮＤ型フラッシュメモリでは、この様なメモリトランジスタが複数個直列接続されてＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタを介してビット線に、他端は同様に選択ゲートトランジスタを介してソース線に接続される。
【０００４】
最新のＮＡＮＤ型フラッシュメモリの製造においては、更なる微細化の要求に応えるため、例えばいわゆる側壁転写プロセスが用いられている。側壁転写プロセスでは、レジストを最小加工寸法Ｆでパターニングし、これを更に細化させるスリミング工程を実施する。その後、レジストをマスクとしてハードマスクを加工し、そのハードマスクの側壁に側壁膜を堆積させる。その後、ハードマスクのみを除去しつつ側壁膜を残存させるエッチング工程を実施する。この残った側壁膜を用いて、その下層の材料膜をエッチングする。これにより、最小加工寸法Ｆよりも小さい幅、ピッチにて各種配線等を形成することができる。
【０００５】
しかし、微細化の進展により、隣接メモリセルに対する干渉効果が大きくなり、これにより書き込み動作への影響も大きくなっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１８８２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この発明は、正確に書き込み動作を行うことができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
以下に説明する実施の形態の不揮発性半導体記憶装置は、半導体層を備える。複数の素子分離絶縁膜は、半導体層中に形成され、第１方向を長手方向とする。複数の素子形成領域は、素子分離絶縁膜により分離して形成される。素子形成領域にはメモリストリングが形成される。複数の素子形成領域群が素子形成領域により構成される。メモリセルアレイは、第１方向と直交する第２方向において、前記素子形成領域群の間隔が前記素子形成領域群の中の前記素子形成領域の間隔より大きくされている。制御回路は、前記メモリセルアレイに対する書き込み動作を、前記素子形成領域群ごとに実行する。
【図面の簡単な説明】
【０００９】
【図１Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図１Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す等価回路図である。
【図１Ｃ】メモリセルＭＣの断面構造を示す概略図である。
【図１Ｄ】選択トランジスタＳＧ１、ＳＧ２の断面構造を示す概略図である。
【図１Ｅ】ＮＡＮＤセルユニットＮＵの断面構造を示す概略図である。
【図２】ＮＡＮＤ型フラッシュメモリにおける多値記憶方式について説明する概略図である。
【図３】ＮＡＮＤ型フラッシュメモリにおける多値記憶方式について説明する概略図である。
【図４】ＮＡＮＤ型フラッシュメモリにおける多値記憶方式について説明する概略図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すレイアウト図である。
【図６】図２のＩ−Ｉ´断面図である。
【図７】図２のＩＩ−ＩＩ´断面図である。
【図８】側壁転写プロセスによる素子分離絶縁膜４の形成工程を示す。
【図９】側壁転写プロセスによる素子分離絶縁膜４の形成工程を示す。
【図１０】側壁転写プロセスによる素子分離絶縁膜４の形成工程を示す。
【図１１】側壁転写プロセスによる素子分離絶縁膜４の形成工程を示す。
【図１２】側壁転写プロセスによる素子分離絶縁膜４の形成工程を示す。
【図１３】側壁転写プロセスによる素子分離絶縁膜４の形成工程を示す。
【図１４】側壁転写プロセスによる素子分離絶縁膜４の形成工程を示す。
【図１５Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図１５Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図１５Ｃ】第１の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図１５Ｄ】第１の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図１６】第１の実施の形態に係る不揮発性半導体記憶装置の効果を示す。
【図１７】第２の実施の形態に係る不揮発性半導体記憶装置の構成を示す概略図である。
【図１８Ａ】第２の実施の形態に係る不揮発性半導体記憶装置の動作を示す。
【図１８Ｂ】第２の実施の形態に係る不揮発性半導体記憶装置の動作を示す。
【図１９Ａ】第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す。
【図１９Ｂ】第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す。
【図１９Ｃ】第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す。
【図１９Ｄ】第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す。
【図２０】第３の実施の形態に係る不揮発性半導体記憶装置の構成を示す概略図である。
【図２１】第３の実施の形態に係る不揮発性半導体記憶装置の構成を示す概略図である。
【図２２Ａ】実施の形態の変形例を示す。
【図２２Ｂ】実施の形態の変形例を示す。
【図２３】本実施の形態の装置が解決しようとする問題点を説明する概略図である。
【発明を実施するための形態】
【００１０】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置を図面に基づいて説明する。
【００１１】
［第１の実施の形態］
まず、図１Ａ及び図１Ｂを参照して、第１の実施の形態に係る不揮発性半導体記憶装置の構成を説明する。図１Ａは、第１実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成を示すブロック図である。図１Ｂは、メモリセルアレイ１１１の構成を示す等価回路図である。なお、図１Ｂにおいて、ワード線ＷＬが延びる方向をワード線方向と、ビット線ＢＬが延びる方向をビット線方向と称する。
【００１２】
第１実施形態に係る不揮発性半導体記憶装置は、図１Ａに示すように、メモリセルアレイ１１１、センスアンプ１１２、ロウデコーダ１１３、データ線１１４、Ｉ／Ｏバッファ１１５、制御信号発生回路１１６、アドレスレジスタ１１７、カラムデコーダ１１８、内部電圧発生回路１１９、及び基準電圧発生回路１２０を有する。
【００１３】
メモリセルアレイ１１１は、図１Ｂに示すように、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、例えば６４個の直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ６３（メモリストリング）と、そのメモリストリングの両端をそれぞれビット線ＢＬと共通ソース線ＣＥＬＳＲＣに接続するための選択トランジスタＳＧ１、ＳＧ２を有する。
【００１４】
ＮＡＮＤセルユニットＮＵ内のメモリセルＭ０〜Ｍ６３の制御ゲートは、異なるワード線ＷＬ０〜ＷＬ６３に接続されている。選択トランジスタＳＧ１、ＳＧ２のゲートは、それぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続されている。１つのワード線ＷＬを共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックＢＬＫを構成する。図示は省略するが、複数のブロックＢＬＫが、ビット線方向に配列されている。
【００１５】
各ビット線ＢＬは、図１Ａに示すセンスアンプ１１２に接続される。１つのワード線ＷＬに共通に接続された複数のメモリセルＭＣが１ページ、または複数ページを構成する。
【００１６】
センスアンプ１１２は、図１Ａに示すように、メモリセルアレイ１１１のビット線方向に配置され、ビット線ＢＬに接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。センスアンンプ１１２には、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択ゲート回路（図示せず）が設けられている。
【００１７】
ロウデコーダ１１３は、図１に示すように、メモリセルアレイ１１１のワード線方向に配置され、ロウアドレスに従ってワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択駆動する。このロウデコーダ１１３は、ワード線ドライバ及び選択ゲート線ドライバを含む。また、センスアンプ１１２内のカラム選択ゲート回路を制御するカラムデコーダ１１８が、センスアンプ１１２に付随して設けられている。ロウデコーダ１１３、カラムデコーダ１１８及びセンスアンプ１１２は、メモリセルアレイ１１１のデータ読み出しと書き込みを行うための読み出し／書き込み回路を構成している。
【００１８】
外部入出力ポートＩ／Ｏとセンスアンプ１１２との間では、入出力バッファ１１５及びデータ線１１４によりデータ転送が行われる。即ち、センスアンプ１１２に読み出されたページデータは、データ線１１４に出力され、入出力バッファ１１５を介して入出力ポートＩ／Ｏに出力される。また入出力ポートＩ／Ｏから供給される書き込みデータは、入出力バッファ１１５を介し、センスアンプ１１２にロードされる。
【００１９】
入出力ポートＩ／Ｏから供給されるアドレスデータＡｄｄは、アドレスレジスタ１１７を介してロウデコーダ１１３及びカラムデコーダ１１８に供給される。入出力ポートＩ／Ｏから供給されるコマンドデータＣｏｍはデコードされて制御信号発生回路１１６にセットされる。
【００２０】
チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥの各外部制御信号は、制御信号発生回路１１６に供給される。制御信号発生回路１１６は、コマンドＣｏｍ及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路１１９を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。また、制御信号発生回路１１６は、基準電圧生成回路２０から基準電圧を印加される。制御信号発生回路１１６は、ソース線ＳＬ側の選択メモリセルＭから書き込みを行ない且つ読み出し動作を制御する。
【００２１】
図１Ｃ及び図１Ｄは、メモリセルＭＣ及び選択トランジスタＳＧ１、ＳＧ２の概略の断面構造を示している。図示しない半導体基板上に形成されたｐ型ウェル２には、ｎ型のソース、ドレイン拡散層１５が形成されている。２つの拡散層１５に挟まれたｐ型ウェル２の領域は、メモリセルＭＣを構成するＭＯＳＦＥＴのチャネル領域として機能する。
またｐ型ウェル２にはゲート絶縁膜１０を介して浮遊ゲート（ＦＧ）１１が形成される。浮遊ゲート１１は、その中に電荷を保持可能に構成され、その電荷量によってメモリセルＭＣの閾値電圧が決まる。なお、浮遊ゲートの代わりの電荷蓄積膜として、電荷トラップ膜を用いてもよい。この浮遊ゲート１１の上にはゲート間絶縁膜１２を介して制御ゲート（ＣＧ）１３が形成されている。
【００２２】
選択トランジスタＳＧ１、ＳＧ２は、図示しない半導体基板上に形成されたｐ型ウェル２と、このｐ型ウェル２の表面に形成されたｎ型のソース・ドレイン拡散層１５を備えている。なお、拡散層の代わりに、フリンジ電界を利用したソース・ドレインを用いてもよい。ｐ型ウェル２の上にはゲート絶縁膜１０を介して制御ゲート１１´が形成されている。
【００２３】
図１Ｅは、メモリセルアレイ１内の１つのＮＡＮＤセルユニットＮＵの概略の断面図を示している。この例において、１つのＮＡＮＤセルユニットＮＵは、図１Ｃに示す構成を有する６４個のメモリセルＭＣと、図１Ｄの構成を有する選択トランジスタＳＧ１、ＳＧ２が直列接続されて構成されている。
【００２４】
次に、このように構成されたＮＡＮＤ型フラッシュメモリにおける多値記憶方式について図２〜図４を参照して説明する。ＮＡＮＤ型フラッシュメモリにおいては、図２に示すように、１つのメモリセルにおいて閾値電圧の値を例えば４通りに制御して、２ビットのデータを１つのメモリセルＭＣに記憶させることができる。以下では、４値データ記憶方式を例にとって説明する。それ以外の８値データ（３ビット）あるいはそれ以上の多値データ記憶方式を採用する場合でも、閾値電圧分布の数が異なるのみであり、基本原理は同様である。
【００２５】
２ビットの情報を記憶するためには、「１１」、「０１」、「１０」、「００」の４通りのデータに対応して４種類の閾値電圧分布（Ｅ、Ａ〜Ｃ）が設けられ、情報の書き込み及び読み出しを行うものである。すなわち、４通りの閾値電圧分布（Ｅ、Ａ〜Ｃ）の各々に４通りのビット情報（１１、０１、１０、００）のいずれかが割り付けられている。この２ビットのデータに対応して２つのサブページが形成される。即ち、上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲの２つである。
【００２６】
この４通りのデータの読み出し動作時には、メモリセルＭＣに接続された選択ワード線ＷＬに読み出し電圧を印加して、メモリセルＭＣの導通・非導通を検出して行う。選択ワード線ＷＬに印加される読み出し電圧の電圧値は、メモリセルの４通りの閾値電圧分布に対応して、図２に示すような各閾値電圧分布の上限と下限との間の電圧ＶＡ、ＶＲ、ＶＣ（３通り）に設定され得る（図２参照）。読み出し電圧ＶＡは最も低い電圧で、ＶＢ，ＶＣの順に電圧値が大きくなる。なお、リード動作時に非選択メモリセルＭＣに印加される電圧Ｖｒｅａｄは、データ「１０」が割り付けられた閾値電圧分布Ｃの上限値よりも大きな電圧とされる。すなわち電圧Ｖｒｅａｄは、データの読み出しを行う場合に、ＮＡＮＤセル中の非選択メモリセルに対し印加される電圧であり、その保持データに拘わらず当該非選択メモリセルを導通させる。
【００２７】
図２において、電圧ＶＡＶ、ＶＢＶ、ＶＣＶは、各閾値電圧分布への書き込みを行う場合において書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。
【００２８】
さらに、Ｖｅｖは、メモリセルのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルに印加される消去ベリファイ電圧であり、負の値を有する。その大きさは、隣接メモリセルの干渉の影響を考慮して決定される。上述の各電圧の大小関係は、Ｖｅｖ＜ＶＡ＜ＶＡＶ＜ＶＢ＜ＶＢＶ＜ＶＣ＜ＶＣＶ＜Ｖｒｅａｄである。
なお、消去ベリファイ電圧Ｖｅｖは前述の通り負の値であるが、実際に消去ベリファイ動作においてメモリセルＭＣの制御ゲートに印加される電圧は、負の値ではなく、ゼロ又は正の値である。すなわち、実際の消去ベリファイ動作においては、メモリセルＭＣのバックゲートに正の電圧を与え、メモリセルＭＣの制御ゲートには、ゼロ又はバックゲート電圧より小さい正の値の電圧を印加している。
【００２９】
ブロック消去後のメモリセルの閾値電圧分布Ｅは、その上限値も負の値であり、データ“１１”が割り当てられる。また、書き込み状態のデータ“０１”、“１０”、“００”のメモリセルは、それぞれ正の閾値電圧分布Ａ、Ｂ、Ｃを有する（Ａ、Ｂ、Ｃの下限値も正の値である）。データ“０１”の閾値電圧分布Ａが最も電圧値が低く、データ“００”の閾値電圧分布Ｃが最も電圧値が高く、データ“１０”の閾値電圧分布Ｂは、データ“０１”とデータ“００”の中間の電圧値を有する。なお、図２に示す閾値電圧分布はあくまでも一例である。例えば、図２は閾値電圧分布Ａ，Ｂ，Ｃは全て正の閾値電圧分布であるとして説明したが、閾値電圧分布Ａは負の電圧の分布であり、閾値電圧分布Ｂ、Ｃが正の電圧の分布であってもよい。また、閾値電圧分布Ｅが正の電圧の分布であってもよい。
【００３０】
１つのメモリセルの２ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々の書き込み動作、つまり、２回の書き込み動作により、メモリセルに書き込まれる。データ“＊＠”と標記するとき、＊は上位ページデータを、＠は下位ページデータを表している。
【００３１】
まず、下位ページデータの書き込みを、図３を参照して説明する。全てのメモリセルは、消去状態の閾値電圧分布Ｅを有し、データ“１１”を記憶しているものとする。図３に示すように、下位ページデータの書き込みを行うと、メモリセルの閾値電圧分布Ｅは、下位ページデータの値（“１”、或いは“０”）に応じて、２つの閾値電圧分布（Ｅ、Ｂ´）に分けられる。すなわち、下位ページデータの値が“１”の場合には、消去状態の閾値電圧分布Ｅを維持する。
【００３２】
一方、下位ページデータの値が“０”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。具体的には、ベリファイ電位ＶＢＶ´を設定し、このベリファイ電圧ＶＢＶ´以上の閾値電圧となるまで書き込み動作が繰り返される。その結果、メモリセルは、書き込み状態（データ“１０”）に変化する。
【００３３】
次に、上位ページデータの書き込みを、図４を参照して説明する。上位ページデータの書き込みは、チップの外部から入力される書き込みデータ（上位ページデータ）と、メモリセルに既に書き込まれている下位ページデータとに基づいて行われる。
【００３４】
即ち、図４に示すように、上位ページデータの値が“１”の場合には、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止する。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルは、データ“１１”をそのまま維持し、データ“１０”（閾値電圧分布Ｂ´）のメモリセルは、データ“１０”をそのまま維持する。ただし、上述のベリファイ電圧ＶＢＶ´よりも大きい正規のベリファイ電圧ＶＢＶを用いて閾値電圧分布の下限値を調整し、これにより閾値電圧分布の幅を狭めた閾値電圧分布Ｂを形成する。
【００３５】
一方、上位ページデータの値が“０”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルは、閾値電圧分布Ａのデータ“０１”に変化し、データ“１０”のメモリセルは、閾値電圧分布Ｃのデータ“００”に変化する。このとき、ベリファイ電圧ＶＡＶ、ＶＣＶが用いられて、閾値電圧分布Ａ、Ｃの下限値が調整される。
【００３６】
以上が、一般的な４値記憶方式におけるデータ書き込み方式の一例である。これはあくまでも一例であり、閾値電圧分布に対するデータの割り付け、書き込み動作の手順などは、これ以外にも様々な方法が採用され得る。また、３ビット以上の多ビット記憶方式においても、上記の動作に更に上位のページデータに応じ、閾値電圧分布を８通りに分割する動作が加わるのみであるので、基本的な動作は同様である。
【００３７】
図５は、メモリセルアレイ１１１の平面レイアウトを示している。ワード線（ＷＬ）１３とビット線（ＢＬ）２５とが互いに交差して配設され、それらの各交差部１１にメモリセルＭＣが形成される。ビット線方向に並ぶ複数のメモリセルＭＣは後述するように直列接続されてＮＡＮＤセルユニットＮＵを構成する。ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続される。
【００３８】
選択ゲートトランジスタＳＧ１のゲートは、ワード線ＷＬと並行する選択ゲート線（ＳＧＤ）１３Ａとして連続的に配設される。ビット線方向におけるワード線１３と選択ゲート線１３Ａとの間の幅は、ワード線１３間の幅よりも広く設定されている。図５では省略されているが、ＮＡＮＤセルユニットＮＵの他端は選択ゲートトランジスタＳＧ２を介して、ソース線ＣＥＬＳＲＣに接続される。
【００３９】
図６は、図５のワード線ＷＬに沿ったＩ−Ｉ′断面図であり、図７は同じくビット線ＢＬに沿ったＩＩ−ＩＩ′断面図である。ｐ型シリコン基板１００上のセルアレイ領域には、ｎ型ウェル１、ｐ型ウェル２が形成されている。このｐ型ウェル２には、所定の間隔（Ｄ、ｄ）でトレンチ３が形成されており、このトレンチ３には素子分離絶縁膜４が形成されている。この素子分離絶縁膜４に挟まれたｐ型ウェル２には、メモリセルＭＣが形成される。すなわち、素子分離絶縁膜４に挟まれたｐ型ウェル２は、メモリセルＭＣ等が形成されビット線方向を長手方向として延びる素子形成領域２Ａとして機能する。
【００４０】
複数の素子形成領域２Ａは、後述するように、側壁転写プロセスにより形成され、それらの間の間隔は、距離ｄ、又は距離Ｄ（＞ｄ）である。距離ｄ、距離Ｄは周期的に表れる。その理由は後述する。また、距離Ｄの部分のトレンチ３の深さＨよりも、距離ｄの部分のトレンチの深さｈは小さくされている。これは、トレンチ３の幅が小さいと、その分トレンチ３の深さも小さくなるからである。なお、距離ｄの部分のトレンチ３の深さｈは、ある深さｈ１以下の深さである。そして、深さＨは、この深さｈ１よりも大きい。
そして、これら素子形成領域２Ａは、複数の素子形成領域群Ｇｒｏｕｐ１、Ｇｒｏｕｐ２に分類されている。素子形成領域群Ｇｒｏｕｐ１は、ワード線方向からみて奇数番目にあり、素子形成領域群Ｇｒｏｕｐ２は、ワード線方向からみて偶数番目にある。これらの素子形成領域群Ｇｒｏｕｐ１、Ｇｒｏｕｐ２は、書き込み動作を行う場合に同時に書き込み動作が行われる一単位を示している。１つの素子形成領域群Ｇｒｏｕｐは、本実施の形態では２つの素子形成領域２Ａを含む。
【００４１】
素子形成領域２Ａの表面には、トンネル酸化膜１０を介して多結晶シリコン膜からなる浮遊ゲート１１が形成され、この浮遊ゲート１１上にゲート間絶縁膜１２（例：ＯＮＯ膜）を介して制御ゲート１３が形成されている。制御ゲート１３は、多結晶シリコン膜１３ａとタングステン（Ｗ）膜１３ｂの積層膜やニッケルシリサイド（ＮｉＳｉx）により形成され得る。
制御ゲート１３は、ワード線方向を長手方向として連続的にパターニングされて、ワード線ＷＬとなる。
【００４２】
制御ゲート１３と浮遊ゲート１１は、シリコン窒化膜（ＳｉＮ膜）１４をマスクとして同時にパターニングされ、これをマスクとしてイオン注入を行って、図７に示すソース・ドレイン拡散層１５が形成される。拡散層１５は、隣接するメモリセルＭＣで共有されて、複数のメモリセルＭＣが直列接続されたＮＡＮＤストリングが形成され、このＮＡＮＤストリングの両端に選択ゲートトランジスタが接続されてＮＡＮＤセルユニットＮＵが形成される。こうして形成されたメモリセルアレイ１１１の各ゲート電極間は、層間絶縁膜１６により平坦に埋め込まれ、更にメモリセルアレイ１１１を覆うようにＳｉＮ膜１７が堆積される。
【００４３】
メモリセルアレイ１１１上は、層間絶縁膜２０で覆われる。この層間絶縁膜２０にコンタクトプラグ２１と第１層メタルのタングステン（Ｗ）配線２２が埋め込まれる。更に層間絶縁膜２３が積層される。この層間絶縁膜２３にコンタクトプラグ２４が埋め込まれ、この上に第２層メタルであるＡｌ膜によるビット線（ＢＬ）２５が形成される。図７では、ビット線側のコンタクト部のみ示しており、Ｗ配線２２はビット線のための中継配線となるが、ソース線側はＷ配線２２と同じ膜でソース配線が形成される。
【００４４】
ビット線２５上には、パシベーション膜として、シリコン酸化膜２６、プラズマＣＶＤによるＳｉＮ膜２７及びポリイミド膜２８が堆積されている。
【００４５】
本実施の形態では、トレンチ３やビット線ＢＬ、ワード線ＷＬ等の形成の際に、いわゆる側壁転写プロセスが用いられる。ここで、図８〜図１４を参照して、トレンチ３を側壁転写プロセスを用いて形成する場合の手順を示す。ビット線ＢＬ、ワード線ＷＬ等も同様の手法で形成可能であるので、説明は省略する。
【００４６】
まず、図８に示すように、ｐ型シリコン基板１００上に、ｎ型ウェル１、ｐ型ウェル２が順に形成され、その上に、トンネル酸化膜１０の材料となるシリコン酸化膜１０´、浮遊ゲート１１の材料となる多結晶シリコン膜１１´が順に形成される。さらに、ｐ型ウェル２、シリコン酸化膜１０´及び多結晶シリコン膜１１´をエッチングするために用いる第１ハードマスク３０が堆積される。
【００４７】
第１ハードマスク３０は、一例として、シリコン窒化膜（ＳｉＮ）、ＢＳＧ膜、ＴＥＯＳ膜、ＢＳＧ膜等を堆積した複合膜により形成することができる。これはあくまでも一例であり、エッチング条件やマスク材料等を考慮して、様々な形式（層数、各層の厚さ、材料等）のものが用いられ得る。
【００４８】
この第１ハードマスク３０の上に更に、第１ハードマスク３０とは異なる組成を有する第２ハードマスク４０が形成される。第２のハードマスク４０は、例えばアモルファスシリコンで形成され得る。
【００４９】
次に、この第２ハードマスク４０の全面に反射防止膜（図示せず）とレジストを塗布した後、フォトリソグラフィ法により、最小加工寸法Ｆ（解像限界）のライン・アンド・スペースパターンにレジストを現像し、ライン・アンド・スペースパターン形状を有するレジスト５０を形成する。
【００５０】
続いて図９に示すように、等方性エッチングにより、図示しない反射防止膜をエッチングすると同時にレジスト５０をスリミング処理して、フォトリソグラフィの最小加工寸法Ｆ（解像限界）以下の幅までレジスト５０を細化させる。例えば、メモリセルアレイ部分でのレジスト５０のライン幅が約１／２Ｆ、スペース幅が約３／２Ｆ程度になるようにする。
続いて図１０に示すように、スリミング処理されたレジスト５０をマスクとした異方性エッチングにより、第２ハードマスク４０をエッチングする。エッチング後は、レジスト５０は剥離される。
【００５１】
続いて、図１１に示すように、第２ハードマスク４０をマスクとした異方性エッチングにより、第１ハードマスク３０をエッチングする。その後、第２ハードマスク４０を等方性エッチングにより剥離する。次に、第１ハードマスク３０上の全面に、シリコン窒化膜をＣＶＤ法により堆積させる。その後、図１２に示すように、異方性エッチングにより、第１ハードマスク３０の側壁のみにシリコン窒化膜が残るようにエッチングを行う。その後、図１３に示すように、ウエットエッチングを行ってハードマスク３０を除去しつつ、側壁のシリコン窒化膜を側壁膜３１として残存させる。
【００５２】
このような側壁膜３１のみをマスクとしたエッチングにより、図１４に示す如く、幅、間隔が最小加工寸法Ｆ以下である複数のトレンチ３が形成される。
このように微細化されたメモリセルアレイにおいては、書き込み動作において隣接するメモリセルからの干渉効果に従って誤書き込み等が生じる虞が従来に比べ大きくなっている。すなわち、図２３に示すように、１本のワード線ＷＬに沿った複数のメモリセルＭＣに書き込みを行う場合、メモリセルＭＣが形成される素子形成領域２Ａの電位は、そのメモリセルＭＣに書き込むべきデータの種類に応じて、接地電位（Ｇ）又はブースト状態（Ｂ）のいずれかとなる。書き込みが禁止されるＮＡＮＤセルユニットＮＵが存在する素子形成領域２Ａはブースト状態（Ｂ）を与えられる。ブースト状態（Ｂ）は、選択トランジスタＳＧ１、ＳＧ２を非導通状態とすることで素子形成領域２Ａをフローティング状態とした後、ワード線ＷＬの電位が例えば電圧Ｖｒｅａｄなどに上昇することにより、カップリング効果により得られるものである。
【００５３】
このとき、ブースト状態（Ｂ）にある素子形成領域２Ａが接地電位（Ｇ）にある素子形成領域２Ａと隣接していると、素子形成領域間の容量結合によりブースト状態（Ｂ）にある素子形成領域２Ａの電位が低下し、誤書き込みを生じさせる虞があるという問題がある。特に、ブースト状態（Ｂ）の素子形成領域２Ａの両隣に接地電位（Ｇ）の素子形成領域２Ａがあると影響が大となる。このように、ブースト状態（Ｂ）の素子形成領域２Ａが接地電位（Ｇ）の素子形成領域２Ａに両側から挟まれた状態を、以下では「ＧＢＧ状態」と称する。このようなＧＢＧ状態が生じることは、誤書き込みの発生を抑制する観点から極力避けなければならない。微細化が進展すると、この影響は更に大きくなる。
【００５４】
そこで、この実施の形態では、側壁転写プロセスを用いて、図１４に示すように、幅ｄのトレンチ３と、これよりも大きい幅Ｄのトレンチ３とを意図的に交互に生じさせる。距離ｄのトレンチ３と、距離Ｄのトレンチ３とは、この例では１つずつ交互に現れる。換言すれば、複数の素子形成領域２Ａは、側壁転写プロセスが用いられることに起因して、その間の間隔Ｄ、ｄが周期的に変化する。幅ｄと、幅Ｄとは、一例として１０％かそれ以上の差とすることができる。なお、図１３に示すステップにおいて除去される第１ハードマスク３０の部分においてより大きい幅Ｄのトレンチ３を生じさせることもできるし、そうでなく、小さい幅ｄのトレンチ３を生じさせることもできる。いずれの場合にも、幅Ｄ、ｄを等しくせず、例えば１０％以上の幅の差を与えることは同様である。図１４は、第１ハードマスク３０を除去した部分に幅ｄのトレンチ３を生じさせる場合を図示しているが、これに限られるものではないことはいうまでもない。なお、幅Ｄのトレンチ３は、幅ｄ（＜Ｄ）のトレンチ３よりも、その深さｈが大きくなる（ｈ１＞ｈ２）。
【００５５】
本実施の形態では、このようにトレンチ３の幅（ｄ、Ｄ）の差を意図的に生じさせ、更にこれを積極的に利用して書き込み動作を正確に行う。
本実施の形態は、次のような書き込み動作を実行する。すなわち、本実施の形態の不揮発性半導体記憶装置は、トレンチ３に埋め込まれた素子分離絶縁膜４により互いに絶縁分離される複数の素子形成領域２Ａを、図１５Ａ〜図１５Ｄに示すように、複数のグループ、例えば２つのグループＧｒｏｕｐ１、２に分類する。以下、このようなグループを、素子形成領域群Ｇｒｏｕｐ１、Ｇｒｏｕｐ２のように称する。素子形成領域群Ｇｒｏｕｐ１、２は、ワード線方向に交互に形成される。
【００５６】
図８〜図１４に示すような側壁転写プロセスを用いてトレンチ３を形成する場合、１つの素子形成領域群Ｇｒｏｕｐは、２つの素子形成領域２Ａを含む。そして、１つの素子形成領域群Ｇｒｏｕｐ１又は２の中の２つの素子形成領域２Ａの間の間隔はｄである。一方、２つの素子形成領域群Ｇｒｏｕｐ１、Ｇｒｏｕｐ２の間の間隔は、ｄよりも大きいＤである。間隔ｄ、Ｄは、いずれもある程度のばらつきを有する値である。要するに、ｄの中央値が、Ｄの中央値よりも１０％かそれ以上大きい値であればよい。
また、素子形成領域群Ｇｒｏｕｐの中の素子形成領域２Ａを分離する素子分離絶縁膜４の深さｈは、２つの素子形成領域群Ｇｒｏｕｐ１、Ｇｒｏｕｐ２を分離する素子分離絶縁膜４の深さＨよりも小さい。
【００５７】
第１の実施の形態では、書き込み動作を実行する場合において、２つの素子形成領域群Ｇｒｏｕｐ１、Ｇｒｏｕｐ２の書き込み動作を、それぞれ別々に実行する。換言すれば、２つの素子形成領域群Ｇｒｏｕｐ１、Ｇｒｏｕｐ２のいずれか一方のみに書き込みのための電圧を印加し、残りの一方の素子形成領域群Ｇｒｏｕｐには書き込みを禁止するような電圧を印加する動作を行う。以下、図１１５Ａ〜図１５Ｄを参照して、第１の実施の形態の書き込み動作を説明する。
図１５Ａ、図１５Ｂは、第１の実施の形態の書き込み動作を、等価回路図を用いて説明したものである。また、図１５Ｃ、図１５Ｄは、書き込み動作をＩ−Ｉ´断面図を用いて説明したものである。図１５Ａ、図１５Ｃは、素子形成領域群Ｇｒｏｕｐ１を書き込み動作の対象とする一方、素子形成領域群Ｇｒｏｕｐ２は書き込み禁止とする場合の動作を示したものである。図１５Ｂ、図１５Ｄは、これとは逆に素子形成領域群Ｇｒｏｕｐ２を書き込み動作の対象とする一方、素子形成領域群Ｇｒｏｕｐ１は書き込み禁止とする場合の動作を示したものである。
【００５８】
（１）素子形成領域群Ｇｒｏｕｐ１への書き込み動作
まず、素子形成領域群Ｇｒｏｕｐ１を書き込み動作の対象とする一方、素子形成領域群Ｇｒｏｕｐ２は書き込み禁止とする場合の動作を、図１５Ａ、図１５Ｃを参照して説明する。
【００５９】
ワード線ＷＬ０〜６３のうち、書き込み対象とされる書込み対象メモリセルＭＣｓに接続される選択ワード線ＷＬｓには、プログラム電圧Ｖｐｇｍ（２０Ｖ以上）が印加される。一方、書き込みの対象とされない残りのメモリセル（非書込み対象メモリセルＭＣｎｓ）に接続される非選択ワード線ＷＬｎｓには、非書込み対象メモリセルＭＣｎｓをその保持データにかかわらず導通させることが可能な程度のパス電圧Ｖｐａｓｓ（８Ｖ〜１０Ｖ程度）が印加される。
【００６０】
また、ソース線ＣＥＬＳＲＣには電源電圧Ｖｄｄ（例えば１．８Ｖ）が印加される一方、選択ゲート線ＳＧＳには接地電圧Ｖｓｓが印加される。このため、選択ゲートトランジスタＳＧ２は非導通状態（ＯＦＦ）とされる。
【００６１】
図１５Ａに示すように、素子形成領域群Ｇｒｏｕｐ１に形成される２つのＮＡＮＤセルユニットＮＵに接続されるビット線ＢＬには、書き込みデータに応じて、電源電圧Ｖｄｄ又は接地電圧Ｖｓｓが与えられる。すなわち、書込み対象メモリセルＭＣｓにデータ”０”を書き込む場合には、ビット線ＢＬには接地電圧Ｖｓｓが印加される。この場合、選択ゲート線ＳＧＤに電源電圧Ｖｄｄが与えられることで選択ゲートトランジスタＳＧ１は導通状態（ＯＮ）となり、対応する素子形成領域２Ａは接地電圧Ｖｓｓまで充電される。このため、選択ワード線ＷＬｓに印加されるプログラム電圧Ｖｐｇｍと接地電圧Ｖｓｓとの間の電位差に基づき、書込み対象メモリセルＭＣｓの浮遊ゲート１１に電子が注入され、これにより書込み対象メモリセルＭＣｓの閾値電圧が上昇する。一方、書込み対象メモリセルＭＣｓの保持データを”１”に維持する場合（書き込み禁止する場合）には、ビット線ＢＬには接地電圧Ｖｄｄが印加される。この場合、選択ゲート線ＳＧＤに電源電圧Ｖｄｄが与えられることで選択ゲートトランジスタＳＧ１は非導通状態（ＯＦＦ）となり、対応する素子形成領域２Ａはフローティング状態となる。この状態において、ワード線ＷＬにプログラム電圧Ｖｐｇｍ又はパス電圧Ｖｐａｓｓが印加されることで、素子形成領域２Ａの電位はカップリングにより更に上昇する（ブースト状態）。したがって、書込み対象メモリセルＭＣｓの浮遊ゲート１１には電子が注入されず、書込み対象メモリセルＭＣｓの閾値電圧は上昇しない。
【００６２】
一方、書き込みが禁止される素子形成領域群Ｇｒｏｕｐ２では、図１５Ａに示すように、すべてのビット線ＢＬに電源電圧Ｖｄｄが印加される。したがって、素子形成領域群Ｇｒｏｕｐ２の選択ゲートトランジスタＳＧ１は全て非導通状態（ＯＦＦ）となり、素子形成領域群Ｇｒｏｕｐ２内の素子形成領域２Ａは、すべてフローティング状態とされ、更にはワード線ＷＬに高電圧（Ｖｐｇｍ）が印加されることにより、カップリング効果で電位が上昇し（ブースト状態）、メモリセルＭＣｓの閾値電圧は上昇しない。
【００６３】
図１５Ｃに示すように、素子形成領域群Ｇｒｏｕｐ１における素子形成領域２Ａは、書き込むデータの種類に応じて、接地電位（Ｇ）又はブースト状態（Ｂ）のいずれかとなる。また、素子形成領域群Ｇｒｏｕｐ２の素子形成領域２Ａは、すべてブースト状態（Ｂ）となる。後に説明するように、ブースト状態（Ｂ）の素子形成領域２Ａが、接地電位（Ｇ）を与えられた２つの素子形成領域２Ａに挟まれる状態（以下、ＧＢＧ状態という）は発生しない。
【００６４】
（２）素子形成領域群Ｇｒｏｕｐ２への書き込み動作
次に、素子形成領域群Ｇｒｏｕｐ２を書き込み動作の対象とする一方、素子形成領域群Ｇｒｏｕｐ１は書き込み禁止とする場合の動作を、図１５Ｂ、図１５Ｄを参照して説明する。この場合の動作は、ビット線ＢＬに印加する電圧が第１の実施の形態とは異なるのみで、実質的には同一である。
【００６５】
（第１の実施の形態の効果）
次に、第１の実施の形態の効果を説明する。素子形成領域群Ｇｒｏｕｐ１，２を上記のように定め、素子形成領域群Ｇｒｏｕｐ１、２のいずれか一方のみを書き込み対象とし、他方の書き込みを禁止している。素子形成領域２Ａの間隔を上記のような間隔とすることにより、書き込み動作を正確に実行することができる。この点を図１６を参照して更に詳しく説明する。
【００６６】
本実施の形態では、１つの素子形成領域群Ｇｒｏｕｐに含まれる２つの素子形成領域２Ａの間の間隔ｄよりも、素子形成領域群Ｇｒｏｕｐ１とＧｒｏｕｐ２の間の間隔Ｄの方が大きい。したがって、図１６に示すように、１つの素子形成領域群Ｇｒｏｕｐ１（又はＧｒｏｕｐ２）に含まれる２つの素子形成領域２Ａの間の寄生容量Ｃｉｎは、２つの素子形成領域群Ｇｒｏｕｐ１とＧｒｏｕｐ２の間の寄生容量Ｃａｄよりも大きい。
【００６７】
しかし、寄生容量Ｃｉｎは大きくても、図１５Ａ〜図１５Ｄで説明したような書き込み動作が行われるのであれば、閾値電圧の変動等の虞は少ない。１つの素子形成領域群Ｇｒｏｕｐ１（またはＧｒｏｕｐ２）の中の２つの素子形成領域２Ａは同時に書き込み動作の対象とされるので、これらの間でセル間干渉が生じたとしても、その影響は当該書き込み動作の実行中に吸収することができる。したがって、閾値電圧分布の幅が想定外に広がったり、誤書き込み等を生じさせたりする虞は少ない。
【００６８】
一方、寄生容量Ｃａｄは小さいので、例えば素子形成領域群Ｇｒｏｕｐ１の書き込み動作が終了した後、素子形成領域群Ｇｒｏｕｐ２の書き込み動作を開始したとしても、この寄生容量Ｃａｄに基づくセル間干渉効果が小さいため、影響は抑制される。
【００６９】
一方、この実施の形態では、上述のような素子形成領域群Ｇｒｏｕｐが形成され、図１５Ａ〜図１５Ｄのような書き込み動作が実行されるので、ＧＢＧ状態は生じない。したがって、誤書き込みが発生する虞が抑制されている。
【００７０】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置を、図１７を参照して説明する。第２の実施の形態の不揮発性半導体記憶装置の概略構成は、図１Ａ〜図１Ｅと略同一で良いので、詳細な説明は省略する。
【００７１】
ただし、この第２の実施の形態では、１つの素子形成領域群Ｇｒｏｕｐ１（またはＧｒｏｕｐ２）は、４つの素子形成領域２Ａを含んでいる。第１の実施の形態と同様に、１つの素子形成領域群Ｇｒｏｕｐ内の４つの素子形成領域２Ａの間の間隔はｄであり、２つの素子形成領域群Ｇｒｏｕｐの間の間隔はＤである。ただし、１つの素子形成領域群Ｇｒｏｕｐ内の距離ｄには差があってもよい。例えば、３つの間隔のうち、両端の間隔は間隔ｄ１であり、真ん中の間隔のみがｄ１よりも大きいｄ２であってもよい。そして、このような位置関係を有した素子形成領域２Ａは、後述する４重側壁転写プロセスを用いることにより形成することができる。
【００７２】
次に、第２の実施の形態の書き込み動作を、図１８Ａ及び図１８Ｂを参照して説明する。
図１８Ａは、素子形成領域群Ｇｒｏｕｐ１を書き込み動作の対象とする一方、素子形成領域群Ｇｒｏｕｐ２は書き込み禁止とする場合の動作を示したものである。図１８Ｂは、素子形成領域群Ｇｒｏｕｐ２を書き込み動作の対象とする一方、素子形成領域群Ｇｒｏｕｐ１は書き込み禁止とする場合の動作を示したものである。ワード線ＷＬ、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、選択ゲート線ＳＧＤ、ＳＧＳへの電圧の印加方法は、第１の実施の形態と略同様（図１５Ａ，図１５Ｂ）であるので、詳細な説明は省略する。
【００７３】
素子形成領域群Ｇｒｏｕｐ１を書き込み動作の対象とする一方、素子形成領域群Ｇｒｏｕｐ２は書き込み禁止とする場合には、図１８Ａに示すように、素子形成領域群Ｇｒｏｕｐ１においては、書き込みデータに応じて、素子形成領域２Ａをブースト状態（Ｂ）又は接地電位（Ｇ）のいずれかとする。一方、素子形成領域群Ｇｒｏｕｐ２では、すべての素子形成領域２Ａをブースト状態（Ｂ）にする。
【００７４】
逆に、素子形成領域群Ｇｒｏｕｐ２を書き込み動作の対象とする一方、素子形成領域群Ｇｒｏｕｐ１は書き込み禁止とする場合には、図１８Ｂに示すように、素子形成領域群Ｇｒｏｕｐ２においては、書き込みデータに応じて、素子形成領域２Ａをブースト状態（Ｂ）又は接地電位（Ｇ）のいずれかとする。一方、素子形成領域群Ｇｒｏｕｐ１では、すべての素子形成領域２Ａをブースト状態（Ｂ）にする。
【００７５】
本実施の形態によれば、素子形成領域群Ｇｒｏｕｐ間の距離が大きくされているので、第１の実施の形態と同様の効果を得ることができる。
すなわち、素子形成領域群Ｇｒｏｕｐの端の素子形成領域間の容量結合Ｃａｄが小さいので、例えば素子形成領域群Ｇｒｏｕｐ１の書き込み動作が終了した後、素子形成領域群Ｇｒｏｕｐ２の書き込み動作を開始したとしても、影響は抑制される。
【００７６】
また、各素子形成領域群Ｇｒｏｕｐの両端に位置するセルについて見ると、例えば素子形成領域群Ｇｒｏｕｐ１の右端のメモリセルと、これに隣接する素子形成領域Ｇｒｏｕｐ２の左端のメモリセルとの間でＧＢＧ状態が発生することは抑制することができる。
【００７７】
一方、各素子形成領域群Ｇｒｏｕｐの両端に位置するセル以外においては、上述のＧＢＧ状態が生じることがあるので、その限りにおいてブースト状態（Ｂ）の素子形成領域２Ａにおいて、容量結合に基づく電位低下が生じることが生じ得る。このため、誤書き込みが生じる虞は第１の実施の形態に比べて若干高くなっている。しかし、第１の実施の形態と同様に、各素子形成領域群Ｇｒｏｕｐの両端に位置するセルではＧＢＧパターンが発生しないため、ＧＢＧ状態が発生する確率は従来に比べ低くされている。
【００７８】
図１９Ａ〜図１９Ｄを参照して、第２の実施の形態に係る素子形成領域２Ａを形成するための製造工程を説明する。この製造工程は、第１の実施の形態と同様の側壁転写プロセスである。ただし、芯材に対する側壁膜の形成、及び当該芯材の除去を２回繰り返す４重側壁転写プロセスである点で、第１の実施の形態の製造工程（二重側壁転写プロセス）とは異なっている。
【００７９】
図８〜図１３までと同様の工程を実施した後（ただし、図８〜１３と比べ、ハードマスク６１および６２が追加されている）、図１９Ａ、図１９Ｂに示すように、残存した側壁膜３１をマスクとして用いてハードマスク６１をエッチングする。その後、このハードマスク６１の側壁に側壁膜６３を形成した後、ハードマスク６１をウエットエッチングで除去する。この側壁膜６３は、最小加工寸法Ｆに比べ約１／４の線幅を有している。この側壁膜６３を用いて、ハードマスク６２をエッチングする。そして、このハードマスク６２をマスクとした異方性エッチングにより、その下層の材料膜をエッチングする。このような側壁膜６３をマスクとした異方性エッチングを実行することにより、第１の実施の形態よりも更に更に小さい幅及びピッチでトレンチ３を形成することができる。この際、側壁膜３１および側壁膜６３の厚さを調節することにより、素子形成領域間の間隔ｄ１、ｄ２、Ｄを所望の値に制御することが出来る。
【００８０】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置を、図２０を参照して説明する。第３の実施の形態の不揮発性半導体記憶装置の概略構成は、図１Ａ〜図１Ｅと略同一で良いので、詳細な説明は省略する。
【００８１】
この第３の実施の形態では、第２の実施の形態と同様に、４重側壁転写プロセスを用いて素子形成領域２Ａが形成される。ただし、この実施の形態では、第１の実施の形態と同様に、１つの素子形成領域群Ｇｒｏｕｐに含まれる素子形成領域２Ａの数を２つとする。これにより、第２の実施の形態では生じていたＧＢＧ状態を発生させないようにすることができる。
【００８２】
４重側壁転写プロセスを用いる場合、図２０に示す如く、３種類の幅ｄ１、ｄ２、ｄ３のトレンチ３が形成される（ｄ１＜ｄ２＜ｄ３。ただし、ｄ１、ｄ２、ｄ３とも、ある値を中心としてバラツキを有する値である）。
この場合、１つの素子形成領域群Ｇｒｏｕｐは、もっとも小さな間隔ｄ１をもって配置される素子形成領域２Ａの群として定義される。このように素子形成領域群Ｇｒｏｕｐが定められることにより、第１の実施の形態と同様の効果を得ることができる。書き込み動作時における電圧の印加方法は、第１の実施の形態と同様でよい。
【００８３】
図２１は、４重側壁転写プロセスにより得られた素子形成領域２Ａの別の例である。素子形成領域間の間隔として３種類の値ｄ１’、ｄ２’、ｄ３’が用いられており、それらの間にはｄ２’、ｄ３’＜ｄ１’の関係がある。この場合は、１つの素子形成領域群Ｇｒｏｕｐは、最も小さな間隔ｄ２’、ｄ３’をもって配置される素子形成領域２Ａの群として定義される。
【００８４】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８５】
例えば、上述の実施の形態では、２重側壁転写プロセス、又は４重側壁転写プロセスにより素子形成領域２Ａを形成する例を示したが、本実施の形態は、側壁転写プロセスを用いて最小加工寸法以下の寸法で素子形成領域２Ａを形成する場合一般に適用可能である。例えば、図２２Ａ、図２２Ｂに示すような側壁転写プロセスにより形成される素子形成領域２Ａにも、本発明は適用可能である。すなわち、図８〜図１２の工程を実行した後、側壁膜３１の外側に、更に第１ハードマスク３０と同一の材料により側壁膜３３を形成する。そして、ウエットエッチング等により側壁膜３１のみを除去し、側壁膜３３及び第１ハードマスク３０を残存させ、この側壁膜３１と第１ハードマスク３０をマスクとしたエッチングを行うことができる。このような側壁転写プロセスにより形成された素子形成領域２Ａも、前述の実施の形態と同様の手法により素子形成領域群を定義し、この素子形成領域群ごとに書き込み動作を行うことができる。
【符号の説明】
【００８６】
ＭＣ・・・メモリセル、  ＮＵ・・・ＮＡＮＤセルユニット、  ＷＬ、１３・・・ワード線、  ＢＬ、２５・・・ビット線、  ＣＥＬＳＲＣ・・・ソース線、  ＳＧＤ，ＳＧＳ・・・選択ゲート線、  １・・・ｎ型ウェル、  ２・・・ｐ型ウェル、  ２Ａ・・・素子形成領域、  ３・・・トレンチ、  ４・・・素子分離絶縁膜、  １００・・・ｐ型シリコン基板、  １０・・・トンネル酸化膜、  １１・・・浮遊ゲート、  １２・・・ゲート間絶縁膜、  １３・・・制御ゲート、  １４・・・シリコン窒化膜、  １５・・・ソース・ドレイン拡散層、  １６・・・層間絶縁膜、  １７・・・ＳｉＮ膜、  ２０・・・層間絶縁膜、  １２、２４・・・コンタクトプラグ  ２２・・・タングステン（Ｗ）配線  ２３・・・層間絶縁膜、  ２６・・・シリコン酸化膜、  ２７・・・ＳｉＮ膜、  ２８・・・ポリイミド膜、  ３０・・・第１ハードマスク、  ３１、３３・・・側壁膜、  ４０・・・第２ハードマスク、  ５０・・・レジスト、  １１１・・・メモリセルアレイ、  １１２・・・センスアンプ、  １１３・・・ロウデコーダ、    １１４・・・データ線、  １１５・・・Ｉ／Ｏバッファ、  １１６・・・制御信号発生回路、  １１７・・・アドレスレジスタ、  １１８・・・カラムデコーダ、  １１９・・・内部電圧発生回路。
【図１Ａ】
2013030552.tif 000003
【図１Ｂ】
2013030552.tif 000004
【図１Ｃ】
2013030552.tif 000005
【図１Ｄ】
2013030552.tif 000006
【図１Ｅ】
2013030552.tif 000007
【図２】
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【図３】
2013030552.tif 000009
【図４】
2013030552.tif 000010
【図５】
2013030552.tif 000011
【図６】
2013030552.tif 000012
【図７】
2013030552.tif 000013
【図８】
2013030552.tif 000014
【図９】
2013030552.tif 000015
【図１０】
2013030552.tif 000016
【図１１】
2013030552.tif 000017
【図１２】
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【図１３】
2013030552.tif 000019
【図１４】
2013030552.tif 000020
【図１５Ａ】
2013030552.tif 000021
【図１５Ｂ】
2013030552.tif 000022
【図１５Ｃ】
2013030552.tif 000023
【図１５Ｄ】
2013030552.tif 000024
【図１６】
2013030552.tif 000025
【図１７】
2013030552.tif 000026
【図１８Ａ】
2013030552.tif 000027
【図１８Ｂ】
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【図１９Ａ】
2013030552.tif 000029
【図１９Ｂ】
2013030552.tif 000030
【図１９Ｃ】
2013030552.tif 000031
【図１９Ｄ】
2013030552.tif 000032
【図２０】
2013030552.tif 000033
【図２１】
2013030552.tif 000034
【図２２Ａ】
2013030552.tif 000035
【図２２Ｂ】
2013030552.tif 000036
【図２３】
2013030552.tif 000037