(57)【要約】【課題】突入電流を抑制できるとともに、チップ面積の増大を抑制することのできる半導体集積回路装置を提供する。【解決手段】本実施形態の半導体集積回路装置は、ソースが入力電源線に接続され、ドレインが出力電源線に接続され、ゲートが第１制御線に接続された少なくとも１つの第１トランジスタと、ソースが前記入力電源線に接続され、ドレインが前記出力電源線に接続され、ゲートが第２制御線に接続された少なくとも１つの第２トランジスタと、前記第１制御線を駆動する第１バッファと、前記第１制御線を介して入力される制御信号を受け、前記第２制御線を駆動する第２バッファと、前記第１制御線を複数個に分割しかつこれらの分割された第１制御線間を接続するように設けられた複数のトランスファゲートと、を備えている。【選択図】図１
2013102095.tif 000002
【特許請求の範囲】
【請求項１】
ソースが入力電源線に接続され、ドレインが出力電源線に接続され、ゲートが第１制御線に接続された少なくとも１つの第１トランジスタと、
ソースが前記入力電源線に接続され、ドレインが前記出力電源線に接続され、ゲートが第２制御線に接続された少なくとも１つの第２トランジスタと、
前記第１制御線を駆動する第１バッファと、
前記第１制御線を介して入力される制御信号を受け、前記第２制御線を駆動する第２バッファと、
前記第１制御線を複数個に分割しかつこれらの分割された第１制御線間を接続するように設けられた複数のトランスファゲートと、
を備えたことを特徴とする半導体集積回路装置。
【請求項２】
前記複数のトランスファゲートは、ソースが前記分割された第１制御線の一つに接続され、ドレインが前記分割された第１制御線の他の一つに接続され、ゲートが前記入力電源線または接地電源線に接続されることを特徴とする半導体集積回路装置。
【請求項３】
ソースが入力電源線に接続され、ドレインが出力電源線に接続され、ゲートが第１制御線に接続された少なくとも１つの第１トランジスタと、
ソースが前記入力電源線に接続され、ドレインが前記出力電源線に接続され、ゲートが第２制御線に接続された少なくとも１つの第２トランジスタと、
前記第１制御線を駆動する第１バッファと、
前記第１制御線を介して入力される制御信号を受け、前記第２制御線を駆動する第２バッファと、
前記第１制御線を複数個に分割しかつこれらの分割された第１制御線間を接続するように設けられた複数の抵抗素子と、
を備えたことを特徴とする半導体集積回路装置。
【請求項４】
前記第１制御線は、前記入力電源線および前記出力電源線に平行に配列されることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路装置。
【請求項５】
前記出力電源線は、前記第１制御線の横、前記第１制御線の下層、または前記第１制御線の上層の少なくともに一つに設けられ、前記第１制御線と寄生容量を形成することを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路装置においては、部分的に電源を遮断するために電源線または接地線にスイッチトランジスタ（以下、ＳＷＴＲともいう）を挿入することが知られている。このＳＷＴＲを挿入した回路では、電源遮断状態から動作状態に復帰させる時に遮断されていた電源線の容量を充電するために大きな突入電流が発生して電源ノイズとなり、他の動作中の回路に悪影響を与えることが懸念される。
【０００３】
この問題を解決する第１の方法として、電源スイッチを分割し、順次オンさせることにより突入電流を抑制することが提案されている。分割された電源スイッチを順次オンさせるための遅延時間として、半導体集積回路装置内部の電源（以下、仮想電源ともいう）と分割された電源スイッチを制御する制御線との間にキャパシタを設けることにより制御している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３４６６７号公報
【特許文献２】特開２０１０−２４５４０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、突入電流を抑制できるとともに、チップ面積の増大を抑制することのできる半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体集積回路装置は、ソースが入力電源線に接続され、ドレインが出力電源線に接続され、ゲートが第１制御線に接続された少なくとも１つの第１トランジスタと、ソースが前記入力電源線に接続され、ドレインが前記出力電源線に接続され、ゲートが第２制御線に接続された少なくとも１つの第２トランジスタと、前記第１制御線を駆動する第１バッファと、前記第１制御線を介して入力される制御信号を受け、前記第２制御線を駆動する第２バッファと、前記第１制御線を複数個に分割しかつこれらの分割された第１制御線間を接続するように設けられた複数のトランスファゲートと、を備えたことを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態による半導体集積回路装置を示す回路図。
【図２】第１実施形態の半導体集積回路装置の動作を説明する図。
【図３】第１実施形態による半導体集積回路装置の一部分を示す回路図。
【図４】第１実施形態による半導体集積回路装置の一部分のレイアウトを示す図。
【図５】図５（ａ）乃至５（ｆ）は、制御線と仮想電源線の寄生容量の例を示す図。
【図６】第２実施形態による半導体集積回路装置を示す回路図。
【図７】比較例による半導体集積回路装置のレイアウトを示す図。
【図８】第１実施形態による半導体集積回路装置のレイアウトを示す図。
【発明を実施するための形態】
【０００８】
以下に図面を参照して実施形態を説明する。
【０００９】
（第１実施形態）
第１実施形態による半導体集積回路装置を図１に示す。この第１実施形態の半導体集積回路装置は電源制御装置であり、半導体集積回路装置の外部に設けられた電源からの電源電圧は入力電源線としての電源線ＶＤＤを介して半導体集積回路装置に供給される。この半導体集積回路装置内には、内部の論理回路（図示省略）に電源電圧を供給するための仮想電源線ＶＤＤＶが設けられている。出力電源線としての仮想電源線ＶＤＤＶには、図示しない論理回路が接続されている。
【００１０】
１．全体構成
第１実施形態の半導体集積回路装置は、バッファＢ１〜Ｂ３と、複数の電源スイッチ部Ｕ１と、複数の電源スイッチ部Ｕ２と、ドライブ回路１３と、を備える。電源スイッチ部Ｕ１は、２個のｐＭＯＳトランジスタＴＰ１、ＴＰ２と、トランスファゲート２０と、を有する。複数の電源スイッチ部Ｕ１それぞれは、同様の構成を有する。複数の電源スイッチ部Ｕ１それぞれは、電源線ＶＤＤと仮想電源線ＶＤＤＶとの間に設けられている。
【００１１】
１．１  電源スイッチ部Ｕ１について
図１では、２個の電源スイッチ部Ｕ１１、Ｕ１２が設けられた場合を例に説明する。電源スイッチ部Ｕ１１について、ｐＭＯＳトランジスタＴＰ１１は、電流経路の一端が電源線ＶＤＤに接続され、他端が仮想電源線ＶＤＤＶに接続され、ゲートが制御線ＰＣ１に接続される。
【００１２】
ｐＭＯＳトランジスタＴＰ２１は、電流経路の一端がトランジスタＴＰ１１の電流経路の一端と共通に電源線ＶＤＤに接続され、他端が仮想電源線ＶＤＤＶの出力端に接続され、ゲートがバッファＢ３の出力端に接続される。
【００１３】
トランスファゲート２０１は、ゲートが電源線ＶＤＤに接続されたｎＭＯＳトランジスタと、ゲートが接地線ＶＳＳに接続されたｐＭＯＳトランジスタとを備える。トランスファゲート２０１は、電流経路の一端が制御線ＰＣ１に接続され、他端がトランスファゲート２０２の電流経路の一端に接続される。
【００１４】
同様に、電源スイッチ部Ｕ１２について、ｐＭＯＳトランジスタＴＰ１２は、電流経路の一端が電源線ＶＤＤに接続され、他端が仮想電源線ＶＤＤＶに接続され、ゲートがトランスファゲート２０１の電流経路の他端に接続される。
【００１５】
ｐＭＯＳトランジスタＴＰ２２は、電流経路の一端がトランジスタＴＰ１２の電流経路の一端と共通に電源線ＶＤＤに接続され、他端が仮想電源線ＶＤＤＶの出力端に接続され、ゲートがバッファＢ３の出力端に接続される。
【００１６】
トランスファゲート２０２は、ゲートが電源線ＶＤＤに接続されたｎＭＯＳトランジスタと、ゲートが接地線ＶＳＳに接続されたｐＭＯＳトランジスタとを備える。トランスファゲート２０２は、電流経路の一端がトランスファゲート２０１の電流経路の他端に接続され、他端が電源スイッチ部Ｕ２に接続される。
【００１７】
トランスファゲート２０１，２０２は、制御線ＰＣ１を複数に分割する機能を有する。図１に示すように、トランスファゲート２０１，２０２を構成するｎＭＯＳトランジスタのゲートが電源線ＶＤＤであり、ｐＭＯＳトランジスタのゲートが接地線ＶＳＳであるため、トランスファゲート２０１，２０２は、常にオン状態となる。複数のトランスファゲート２０１，２０２を設けることで、抵抗成分を増大させて、十分なＲＣ遅延を得ることができる。
【００１８】
また、電源スイッチ部Ｕ１それぞれのｐＭＯＳトランジスタＴＰ１１、ＴＰ１２のゲートには、第１制御信号が入力される。この第１制御信号に基づいて、ｐＭＯＳトランジスタＴＰ１１、ＴＰ１２のオン／オフが制御される。
【００１９】
なお、本実施形態では、２個の電源スイッチ部Ｕ１１、Ｕ１２を設けた場合を用いて説明したが、この場合に限定されず、例えばより大きなＲＣ遅延が必要な場合には、２個より多くの電源スイッチ部Ｕ１を設ける。また、２より多いｎ個の電源スイッチ部Ｕ１１〜Ｕ１ｎを設けるときには、これらの電源スイッチ部Ｕ１１〜Ｕ１ｎはなるべくバッファＢ１の近くに、連続して配置する。もし、電源スイッチ部Ｕ１１〜Ｕ１ｎをバッファＢ１から遠い位置に配置した場合は、トランスファゲート２０１〜２０ｎの先に存在する寄生キャパシタの容量が小さいため、遅延時間をあまり増やすことができない。
【００２０】
１．２  電源スイッチ部Ｕ２について
電源スイッチ部Ｕ２は、電源スイッチ部Ｕ１と同様の構成を有する。電源スイッチ部Ｕ２のｐＭＯＳトランジスタＴＰ１３は、ゲートがトランスファゲート２０２の電源経路の他端に接続される。電源スイッチ部Ｕ２のｐＭＯＳトランジスタＴＰ２３は、ゲートがバッファＢ３の入力端に接続される。その他の接続関係は、電源スイッチ部Ｕ１と同様であり、詳細は省略する。
【００２１】
なお、以下の説明においては、電源スイッチＵ１１、Ｕ１２を単にＵ１と表示し、ｐＭＯＳトランジスタＴＰ１１、ＴＰ１２、ＴＰ１３を単にＴＰ１と表示し、ｐＭＯＳトランジスタＴＰ２１、ＴＰ２２、ＴＰ２３を単にＴＰ２と表示する。
【００２２】
１．３  バッファＢ１乃至Ｂ３とドライブ回路１３について
制御線ＰＣ１はバッファＢ２の入力端に接続され、バッファＢ２の出力端は制御線ＰＣ２に接続されている。バッファＢ２は制御線ＰＣ１を介して供給される第１制御信号が閾値を超えることによって出力を反転させた第２制御信号を制御線ＰＣ２に出力するように構成され、従属接続されたｐＭＯＳトランジスタＴＰ４、ＴＰ５およびｎＭＯＳトランジスタＴＮ２と、インバータ２２とを備えている。トランジスタＴＰ２は、ゲートが制御線ＰＣ２に接続され、制御線ＰＣ２を介して供給される第２制御信号によって、ドレイン／ソース路の導通が制御されるように構成されている。第２制御信号を生成するバッファＢ２は、比較的急峻に第２制御信号を反転させて、トランジスタＴＰ２を完全にオンにする必要がある。そこで各トランジスタＴＰ２をオンさせるためのバッファＢ２の駆動力が不足する場合を防止するために、制御線ＰＣ２にバッファＢ３を追加している。
【００２３】
第１制御信号の遷移の時定数、すなわち制御線ＰＣ１に接続された容量成分と抵抗成分とに基づく時定数は、制御線ＰＣ１に接続されたオン抵抗を大きくするほど大きな値にすることができる。しかし、トランジスタＴＰ１のゲートのリーク電流によっては、比較的大きな抵抗値のオン抵抗が制御線ＰＣ１に接続されることで、第１の制御信号が基準電位まで低下せずに、トランジスタＴＰ２がオンした後もトランジスタＴＰ１が完全にオンしないことが考えられる。
【００２４】
仮に、トランジスタＴＰ１のゲートのリーク電流およびオン抵抗の影響によって、第１制御信号が基準電位に到達しない場合には、バッファＢ２に貫通電流が流れて、電力消費量が増大することも考えられる。
【００２５】
そこで、本実施形態においては、トランジスタＴＰ２のオン後に、トランジスタＴＰ１を完全にオンさせるためのドライブ回路１３が付加された構成となっている。
【００２６】
ドライブ回路１３はＮＭＯＳトランジスタＴＮ３およびノア回路ＮＯＲ１によって構成されている。ノア回路ＮＯＲ１には制御線ＰＣ２から第２制御信号が与えられると共にインバータＩ１からの反転信号ＰＥも与えられる。ノア回路ＮＯＲ１は、第２制御信号と反転信号ＰＥとのノア演算を行って、演算結果をトランジスタＴＮ３のゲートに与える。トランジスタＴＮ３は、ドレインが制御線ＰＣ１に接続され、ソースが接地電源線ＶＳＳに接続されており、ノア回路ＮＯＲ１の出力がＨレベルになることによって導通する。これにより、第１制御信号に対する駆動力を強化して、第１制御信号を完全にＬレベルに遷移させるようになっている。
【００２７】
また、トランジスタＴＰ２のトランジスタサイズは、トランジスタＴＰ１のトランジスタサイズよりも大きなサイズに設定されている。これにより、定常状態においてはトランジスタＴＰ２によって仮想電源線ＶＤＤＶに十分な電力が供給されると共に、仮想電源線ＶＤＤＶへの電力供給の開始時には、トランジスタＴＰ１によって突入電流を抑制しながら、徐々に電源電圧が立上るようになっている。
【００２８】
制御線ＰＣ１に供給する第１制御信号はバッファＢ１から与えられる。バッファＢ１は、インバータＩ１、Ｉ２、ｐＭＯＳトランジスタＴＰ３および複数個のＮＭＯＳトランジスタＴＮ１によって構成されている。インバータＩ１には、図示しない論理回路への電力供給を制御するための電力制御信号が供給される。インバータＩ１は電力制御信号を反転させた反転信号ＰＥをインバータＩ２に出力し、インバータＩ２は反転信号ＰＥを反転させて出力する。
【００２９】
電源線ＶＤＤと基準電位点との間には、トランジスタＴＰ３のドレイン／ソース路及び複数のトランジスタＴＮ１の各ドレイン／ソース路が直列接続されている。複数のトランジスタＴＮ１によってオン抵抗部ＶＲが構成される。トランジスタＴＰ３のドレインとトランジスタＴＮ１のドレインとの接続点に制御線ＰＣ１が接続されるようになっている。トランジスタＴＰ３および各トランジスタＴＮ１のゲートには、インバータＩ２からの電力制御信号が印加される。
【００３０】
次に、このように構成された実施の形態の動作について図２（ａ）、２（ｂ）を参照して説明する。図２（ａ）、２（ｂ）は横軸に時間をとり縦軸に電圧および電流をとって、第１実施形態の動作を説明するための波形図である。図２（ａ）において、ＶＤＤは電源線ＶＤＤの電圧、ＶＤＤＶは仮想電源線ＶＤＤＶの電圧、ＰＥは反転信号の電圧、ＰＣ１は第１制御信号の電圧、ＰＣ２は第２制御信号の電圧を示している。また、図２（ｂ）のＩ（ＶＤＤ）は、電源線ＶＤＤの電流、Ｉ（ＴＰ１）はトランジスタＴＰ１のドレイン電流、Ｉ（ＴＰ２）はトランジスタＴＰ２のドレイン電流を示している。
【００３１】
いま、図１に示す第１実施形態の電力制御装置によって電力供給が制御される論理回路が待機状態であるものとする。この状態では、電力制御信号はローレベル（以下、Ｌレベルという）である。インバータＩ１からの反転信号ＰＥはハイレベル（以下、Ｈレベルという）であり、インバータＩ２からの電力制御信号はＬレベルである。
【００３２】
インバータＩ２の出力はトランジスタＴＰ３、ＴＮ１のゲートに供給され、トランジスタＴＰ３はオンであり、トランジスタＴＮ１はオフである。従って、制御線ＰＣ１に現れる第１制御信号および制御線ＰＣ２に現れる第２制御信号は、いずれもＨレベルである。このため、トランジスタＴＰ１、ＴＰ２がオフであり、各電源スイッチＵ１、Ｕ２は導通が遮断されて、電源線ＶＤＤからの電力は仮想電源線ＶＤＤＶに供給されない。
【００３３】
ここで、論理回路を活性化するために、電力制御信号がＬレベルからＨレベルに変化するものとする。図２（ａ）に示すように、反転信号ＰＥは、時刻ｔ０のタイミングでＨレベルからＬレベルに比較的急峻に変化する。これにより、バッファＢ１を構成するトランジスタＴＰ３はオフ、トランジスタＴＮ１はオンとなり、制御線ＰＣ１の第１制御信号はＨレベルからＬレベルに遷移する。
【００３４】
第１制御信号は、制御線ＰＣ１に接続された容量成分と抵抗成分とに基づく時定数（第１制御信号の遷移の時定数）で変化する。制御線ＰＣ１に接続される容量成分としては、複数のトランジスタＴＰ１のゲート容量がある。また、制御線ＰＣ１に接続される抵抗成分としては、トランスファゲート２０のオン抵抗および複数トランジスタＴＮ１により構成されるオン抵抗部ＶＲのオン抵抗がある。即ち、第１制御信号は、複数のトランジスタＴＰ１のゲート容量およびトランスファゲート２０のオン抵抗および複数のトランジスタＴＮ１のオン抵抗に基づいて定まる第１制御信号の遷移の時定数に従って、ＨレベルからＬレベルに遷移する。
【００３５】
図２（ａ）の（ｔ０−ｔ１）期間に示すように、第１制御信号がＨレベルからＬレベルを変化すると、トランジスタＴＰ１が徐々にオンとなり、電源線ＶＤＤから仮想電源線ＶＤＤＶに電流が流れ始め、仮想電源線ＶＤＤＶの電圧が上昇を始める。本実施の形態においては、第１制御信号の遷移の時定数を適宜設定しており、第１制御信号のレベルは比較的ゆっくり変化する。
【００３６】
第１制御信号はバッファＢ２を介して制御線ＰＣ２に供給される。バッファＢ２は、入力が閾値を超えることによって出力を反転させるので、時刻ｔ１の段階ではＨレベル出力を維持する。従って、この期間においてトランジスタＴＰ２はオフである。
【００３７】
仮想電源線ＶＤＤＶの電圧が徐々に上昇し、時刻ｔ１に到達すると、電源スイッチ部Ｕ１のゲート容量によって、制御線ＰＣ１の第１制御信号の電圧上昇が抑制され、第１制御信号のＨレベルからＬレベルへのレベル変化が抑制される。
【００３８】
こうして、時刻ｔ１からしばらくの所定期間においては、第１制御信号のレベルは殆ど変化せず、従って、制御線ＰＣ１に接続された各トランジスタＴＰ１は完全なオン状態とならずに、少しだけ導通した状態を維持する。即ち、電源線ＶＤＤから仮想電源線ＶＤＤＶに流れる電流は少なく、図２（ｂ）のＩ（ＴＰ１）及びＩ（ＶＤＤ）に示すように、突入電流は十分に抑制される。
【００３９】
仮想電源線ＶＤＤＶの電圧は緩やかに上昇し、時刻ｔ２の少し前の時刻において、仮想電源線ＶＤＤＶの電圧は電源線ＶＤＤの電圧に近づいて電圧変化が著しく小さくなる。このタイミングで制御線ＰＣ１の第１制御信号のレベルが第１制御信号の遷移の時定数に応じて再び低下し始める。
【００４０】
第１制御信号のレベルが十分に低下した略時刻ｔ２に近いタイミングで、トランジスタＴＰ１が略完全にオンとなる。また、第１制御信号のレベルが閾値を超えることで、バッファＢ２がオンとなって、時刻ｔ２のタイミングで制御線ＰＣ２の第２制御信号がＨレベルからＬレベルに急峻に変化する。これにより、各トランジスタＴＰ２がオンとなる。また、第２制御信号はノア回路ＮＯＲ１にも与えられているので、時刻ｔ０以降、反転信号ＰＥはＬレベルであり、第２制御信号がＬレベルになることによって、ノア回路ＮＯＲ１の出力がＨレベルになる。これにより、トランジスタＴＮ３がオンとなり、制御線ＰＣ１は接地電源線に接続されて、第１制御信号は、急峻に接地電位まで低下する。
【００４１】
これにより、トランジスタＴＰ１は強制的に完全なオン状態となる。すなわち、全てのトランジスタＴＰ１、ＴＰ２が完全にオン状態となって、トランジスタＴＰ１、ＴＰ２のドレイン／ソース路を介して電源線ＶＤＤから仮想電源線ＶＤＤＶに電流が流れて、仮想電源線ＶＤＤＶの電圧は電源線ＶＤＤの電圧に略一致する。なお、図２（ｂ）に示すように、定常状態ではトランジスタＴＰ２に流れる電流Ｉ（ＴＰ２）の方がトランジスタＴＰ１に流れる電流Ｉ（ＴＰ１）よりも十分に大きい。
【００４２】
［第１実施形態の効果］
以上説明したように、本実施形態においては、各電源スイッチ部Ｕ１に対応して制御線ＰＣ１を分割するように複数のトランスファゲート２０を設ける。その結果、抵抗成分を増大させて、十分なＲＣ遅延を得ることができる。したがって、この複数のトランスファゲート２０を設けることによって、仮想電源線ＶＤＤＶの電圧上昇に伴って、第１制御信号のレベル変化を抑制するフィードバック制御が行われる。これにより、仮想電源線ＶＤＤＶの電圧上昇中の比較的長い期間において、トランジスタＴＰ１のゲート電位は中間電位に留まるので、トランジスタＴＰ１のドレイン／ソース路に流れる電流が抑制され、仮想電源線ＶＤＤＶに接続されている論理回路の電源立ち上げ時に生じる突入電流が抑制される。
【００４３】
また、トランスファゲート２０によって第１制御信号のレベル変化が抑制されるので、仮想電源線ＶＤＤＶの立ち上がりからトランジスタＴＰ２がオンとなるまでの十分な遅延時間が生成される。トランジスタＴＰ２がオンすることによって仮想電源線ＶＤＤＶの立ち上がりが完了するので、仮想電源線ＶＤＤＶがゆっくりと立ち上がることになり突入電流が抑制される。
【００４４】
また、トランジスタＴＰ１のゲート電圧が、仮想電源線ＶＤＤＶの電圧遷移が始まるトランジスタＴＰ１の閾値付近の中間電圧に十分な時間留まることになるので、製造ばらつきで閾値が変動した場合でも、ばらつきに拘わらず同等のオン電流の状態が保持される。従って、本実施形態では、素子の製造ばらつきに拘わらず、設計通りの動作が可能となる。
【００４５】
このように本実施形態においては、ゲート幅が異なる２種類のトランジスタを用い、ゲート幅が小さいトランジスタによって電源電圧を緩やかに立ち上げやすくするとともに、電源スイッチ部Ｕ１，Ｕ２の個数の設定によって、第１制御信号の遷移の時定数を適宜設定することで、仮想電源線の電源電圧変化が所望の速度となるように制御する。更に、制御線と仮想電源線との間に寄生容量を設けることで、第１制御信号をフィードバック制御してゲート幅が小さいトランジスタのゲートに中間電位を比較的長い時間供給し続けてドレイン電流の流れを抑制することで突入電流の発生を防止する。
【００４６】
また、仮想電源線の電源電圧の立ち上がりが略終了すると、第１制御信号の立ち下がりが再開されて第２制御信号が反転し、ゲート幅が大きいトランジスタＴＰ２がオンとなって、仮想電源線の電源電圧が電源線の電圧に到達する。従って、本実施形態においては、電源電圧の立ち上がりを検出する回路は不要であり、簡単な構成で、突入電流を抑制しながら、安定的に電源電圧の供給が可能である。
【００４７】
さらに、本実施形態の半導体集積回路装置は、チップ面積の増大を抑制できる。以下、具体的に比較例と対比して説明する。
【００４８】
比較例による半導体集積回路装置のレイアウトを図７に示す。この比較例の半導体集積回路装置は、電源スイッチ部２００と、論理回路部２５０と、キャパシタ２８０とを備えている。電源スイッチ部２００は、ＳＷＴＲを有し、このＳＷＴＲのゲートとドレインとの間をキャパシタ２８０によって接続した構成となっている。なお、論理回路部は論理回路が設けられる領域である。この比較例においては、キャパシタの占有面積が大きく、チップ面積も増大する。
【００４９】
これに対して、本実施形態による半導体集積回路装置のレイアウトを図８に示す。この図８から分かるように、本実施形態においては、キャパシタ２８０を設ける必要がないので、チップ面積が増大するのを抑制することができる。なお、図８において、電源スイッチ部２１０は、図１に示す電源スイッチ部Ｕ１、Ｕ２等から構成される。このように、本実施形態においては、キャパシタを設ける必要がないので、比較例に比べて論理回路部として使用可能な面積を増大させることができる。言い換えれば、論理回路部の面積が同一面積であれば、外形を縮小することができる。
【００５０】
比較例においては、キャパシタを設けるために、その分だけ論理回路部を小さくする必要がある。しかし、論理回路部の内部には電源線ＶＤＤＶ、ＶＳＳ等の電源線が縦横に配置される。このため、論理回路部を小さくすることは、キャパシタの配置に合わせて、論理回路部のキャパシタ側の端部における電源線を複雑な配線とする必要があり、設計に工夫を要する。例えば、１）横に走る電源線の左側を、上からキャパシタの高さ（図７における、キャパシタの上から下までの距離）分までカットする。２）カットした端面に縦方向に電源線を設ける。３）端面にはキャパシタセルを配置する。４）キャパシタに係る部分の縦方向の電源線をカットする。５）スタンダードセルを配置する領域（論理回路部）を、同様にカットした部分を除いて設定する。
【００５１】
これに対して、本実施形態においては、図８に示すように、単純なレイアウトとすることができ、回路設計も容易に行うことができる。
【００５２】
（変形例）
図１に示す第１実施形態においては、トランジスタＴＰ１とトランジスタＴＰ２とのゲート幅を相互に変えることで、電源立ち上げ時にゲート幅が小さいトランジスタＴＰ１をオンにして緩やかに電圧を変化させ、電源電圧の立ち上がりの終了時にゲート幅が大きいトランジスタＴＰ２をオンにして確実な電力供給を可能にした。
【００５３】
しかし、トランジスタＴＰ１とトランジスタＴＰ２のゲート幅を同一にした場合でも、トランジスタＴＰ１の個数よりもトランジスタＴＰ２の個数を増やすことで、ゲート幅を変化させる第１実施形態の場合と同様の効果を得ることができる。
【００５４】
また同様に、トランジスタＴＰ１、ＴＰ２についても、ゲート幅を適宜設定することで、各１つずつのトランジスタＴＰ１、ＴＰ２のみを設けることも可能である。
【００５５】
第１実施形態および変形例においては、制御線ＰＣ１が複数個のトランスファゲート２０によって分割されて接続されているので、制御線ＰＣ１がバッファＢ２に至るまでの抵抗成分が増大し、電源スイッチ部Ｕ１、Ｕ２のゲート容量があれば十分なＲＣ遅延を得ることができる。
【００５６】
制御線ＰＣ１を分割しているトランスファゲート２０は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタが並列接続された構成を有しており、両方のトランジスタが常時オンしている。トランスファゲート２０と、ｐＭＯＳトランジスタＴＰ１とを含む回路部分を図３に示し、そのレイアウトを図４に示す。
【００５７】
図４に示すように、上部に太い電源線ＶＤＤが配置される。この電源線ＶＤＤと平行となるように、第１仮想電源線ＶＤＤＶ、制御線ＰＣ１、第２仮想電源線ＶＤＤＶ、および接地線ＶＳＳがこの順序で配置される。図４に示すレイアウトにおいては、仮想電源線は２本設けられているが、１本であってもよい。また、電源線ＶＤＤと第１仮想電源線ＶＤＤＶとの間に、ｐＭＯＳトランジスタＴＰ１と、トランスファゲート２０とが配置される。ｐＭＯＳトランジスタＴＰ１は、複数のゲート３０を有しソース３２またはドレイン３４が共通となる構成となっている。トランジスタＴＰ１の各ソース３２は電源線ＶＤＤに接続され、ドレイン３４は第１および第２仮想電源線ＶＤＤＶに接続される。なお、図４において、「×」印は、コンタクトを示している。また、トランジスタＴＰ１のゲートは制御線ＰＣ１に接続される。また、トランスファゲート２０のｎＭＯＳトランジスタはゲートが電源線ＶＤＤに接続され、ｐＭＯＳトランジスタのゲートは接地線ＶＳＳに接続される。トランスファゲート２０のｎＭＯＳトランジスタのソースとｐＭＯＳトランジスタのドレインは共通に接続されて分割された制御線ＰＣ１の一つに接続され、トランスファゲート２０のｎＭＯＳトランジスタのドレインとｐＭＯＳトランジスタのソースは共通に接続されて分割された制御線ＰＣ１の他の一つに接続される。したがって、分割された２つの制御線ＰＣ１はトランスファゲート２０を介して接続される。
【００５８】
なお、トランスファゲート２０として、しきい値の低いｎＭＯＳトランジスタを使えばこれ単体でも信号を伝えられるので、必ずしもｐＭＯＳトランジスタをｎＭＯＳトランジスタに並列に設ける必要がない。また、ｎＭＯＳトランジスタを省略してｐＭＯＳトランジスタのみであっても、電源スイッチ部Ｕ１のトランジスタＴＰ１をオンすることができるのでｎＭＯＳトランジスタが無くてもよい。
【００５９】
また、制御線ＰＣ１を分割する箇所は１箇所でも複数個所でもよく、分割数は所望の遅延時間の大小による。つまり大きな遅延時間を得ようとすれば分割箇所は多くなる。
【００６０】
図５（ａ）乃至５（ｆ）に、制御線ＰＣ１と仮想電源線ＶＤＤＶのレイアウトの断面を示す。例えば、図５（ａ）は、図４に示す切断線Ａ−Ａで切断した断面を示す。すなわち、図５（ａ）は、基板１００上に、制御線ＰＣ１が第１および第２仮想電源線ＶＤＤＶに基板１００に平行な方向に挟まれるように配置された構成を示す。このような配置とすることにより、制御線ＰＣ１には仮想電源線との間に寄生容量が生じる。なお、図５（ａ）において、片側の仮想電源線ＶＤＤＶを省略してもよい。
【００６１】
図５（ｂ）は、図５（ａ）において、制御線ＰＣ１の下層に仮想電源線ＶＤＤＶとなるメタル配線を設けた構成を示し、左右の仮想電源層ＶＤＤＶに加えて下方にも容量を持たせている。図５（ｃ）は左右の仮想電源線ＶＤＤＶに加えて、制御線ＰＣ１の下層と上層に仮想電源線ＶＤＤＶとなるメタル配線を置ける場合を示している。図５（ｂ）と図５（ｃ）から、下層のメタル配線がなく、制御線ＰＣ１の上層のみに仮想電源線を設けてもよいことがわかる。
【００６２】
図５（ｄ）は横方向には仮想電源線ＶＤＤＶを設けないが、制御線ＰＣ１の下層に仮想電源線ＶＤＤＶとなるメタル配線が設けられた構成を示す。図５（ｄ）において、制御線ＰＣ１と、仮想電源線の配置関係は逆であってもよい。
【００６３】
図５（ｅ）は制御線ＰＣ１の下層にメタル配線を設けないが、基板１００にウェルまたは拡散層１０２が設けられ、このウェルまたは拡散層１０２がＶＤＤＶ電位を持っており、このウェルまたは拡散層１０２に接続される仮想電源線ＶＤＤＶを制御線ＰＣ１の横に設けた構成を示している。
【００６４】
図５（ｆ）は、制御線ＰＣ１の下層と上層に仮想電源線ＶＤＤＶとなるメタル配線を設けた構成を示す。
【００６５】
このように例えば、図５（ａ）乃至５（ｆ）に示すように、制御線ＰＣ１と仮想電源線ＶＤＤＶを配置することで、仮想電源線ＶＤＤＶとの間に寄生容量を持たせることが可能となり、キャパシタが不要となる。
【００６６】
（第２実施形態）
第２実施形態の半導体集積回路装置を図６に示す。この第２実施形態の半導体集積回路装置は、図１に示す第１実施形態において、電源スイッチ部Ｕ１１、Ｕ１２のトランスファゲート２０１、２０２を抵抗素子２４１、２４２で置き換えた構成となっている。
【００６７】
このような構成とすることにより、バッファＢ１からバッファＢ２に至るまでの抵抗成分を大きくすることが可能となり、電源スイッチ部のゲート容量があれば十分なＲＣ遅延を得ることができる。
【００６８】
なお、抵抗素子２４１、２４２は、拡散抵抗、ポリ抵抗、コンタクト抵抗、ビア抵抗やその他混載集積デバイスによる抵抗などで形成することができる。
【００６９】
このような抵抗素子による制御線ＰＣ１の分割箇所は１箇所でも複数個所でもよく、分割数は所望の遅延時間の大小による。
【００７０】
また、制御線ＰＣ１は第１実施形態において、図４乃至図５（ｆ）で説明したと同様に、仮想電源線ＶＤＤＶとの間に寄生容量を持つようにレイアウトされる。
【００７１】
この第２実施形態も第１実施形態と同様に、突入電流を抑制できるとともに、チップ面積の増大を抑制することができる。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７３】
１１  インバータ
１２  インバータ
２０  トランスファゲート
２４  抵抗素子
Ｂ１  バッファ
Ｂ２  バッファ
Ｂ３  バッファ
ＰＣ１  制御線
ＴＰ１  ｐＭＯＳトランジスタ
ＴＰ２  ｐＭＯＳトランジスタ
Ｕ１  電源スイッチ部
Ｕ２  電源スイッチ部
ＶＤＤ  電源線
ＶＤＤＶ  仮想電源線
【図１】
2013102095.tif 000003
【図２】
2013102095.tif 000004
【図３】
2013102095.tif 000005
【図４】
2013102095.tif 000006
【図５】
2013102095.tif 000007
【図６】
2013102095.tif 000008
【図７】
2013102095.tif 000009
【図８】
2013102095.tif 000010