(57)【要約】【課題】センサ回路における基準電圧を生成するための設計負担を軽減できる基準電位生成回路を提供する。【解決手段】ＡＳＩＣ３は、センシング素子に接続されたオペアンプ回路１５に基準電位を供給するために、外部電源と接続された電源部１１と、外部電源により供給された電源電圧を一定に制御するレギュレータ部１２と、電源部１１を介して供給された電圧と、レギュレータ部１２を介して供給されたレギュレータ電圧とを切り換える切換部１３と、切換部１３により切り換えられた電圧を、オペアンプ回路１５に供給する基準電位として生成する基準電位生成部１４とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
センシング素子に接続された信号処理回路に基準電位を供給する基準電位生成回路において、
外部電源と接続された電源部と、
前記外部電源により供給された電源電圧を一定に制御するレギュレータ部と、
前記電源部を介して供給された電圧と、前記レギュレータ部を介して供給されたレギュレータ電圧とを切り換える切換部と、
前記切換部により切り換えられた電圧を、前記信号処理回路に供給する基準電位として生成する基準電位生成部と
を有することを特徴とする基準電位生成回路。
【請求項２】
前記切換部はＦＥＴであり、
前記ＦＥＴの切換動作を制御する切換制御部を有すること
を特徴とする請求項１に記載の基準電位生成回路。
【請求項３】
前記センシング素子はピエゾ抵抗式センサであることを特徴とする請求項１又は請求項２に記載の基準電位生成回路。
【請求項４】
前記センシング素子はピエゾ抵抗式圧力センサであることを特徴とする請求項１又は請求項２に記載の基準電位生成回路。
【請求項５】
前記センシング素子はピエゾ抵抗式加速度センサであることを特徴とする請求項１又は請求項２に記載の基準電位生成回路。
【請求項６】
前記センシング素子は静電容量式センサであることを特徴とする請求項１又は請求項２に記載の基準電位生成回路。
【請求項７】
前記センシング素子は静電容量式圧力センサであることを特徴とする請求項１又は請求項２に記載の基準電位生成回路。
【請求項８】
前記センシング素子は静電容量式加速度センサであることを特徴とする請求項１又は請求項２に記載の基準電位生成回路。
【請求項９】
センシング素子に接続された信号処理回路に基準電位を供給する基準電位生成回路を備えたセンサにおいて、
前記基準電位生成回路が、
外部電源と接続された電源部と、
前記外部電源により供給された電源電圧を一定に制御するレギュレータ部と、
前記電源部を介して供給された電圧と、前記レギュレータ部を介して供給されたレギュレータ電圧とを切り換える切換部と、
前記切換部により切り換えられた電圧を、前記信号処理回路に供給する基準電位として生成する基準電位生成部とを有すること
を特徴とするセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサを駆動させる基準電位生成回路及びセンサに関する。
【背景技術】
【０００２】
従来より、外部電源を利用して負荷に供給する電源装置としては、下記の特許文献１，２に記載されたものが知られている。
【０００３】
特許文献１には、電源電圧を降圧しその電圧を負荷回路へ供給する電源回路が記載されている。この電源回路は、主電源をレギュレータ回路にて降圧した電圧と、主電源をボルテージハーバ回路にて降圧した電圧を、コンパレータにて比較し、高い電圧側を負荷回路に供給している。
【０００４】
特許文献２に記載された電源回路は、第１基準電圧生成回路が、電力取得部で取得した電力に基づいて第１基準電圧を生成し、レギュレータ回路が、第１基準電圧に基づいて各種電圧を出力する。その後、第２基準電圧生成回路が、レギュレータ回路からの出力電圧に基づいて精度の良い第２基準電圧を生成する。そして、この第２基準電圧に基づいて、第３基準電圧生成回路が第３基準電圧を生成し、第３基準電圧が十分に立ち上がった後、レギュレータ回路は、精度の良い第３基準電圧に基づいて各種電圧を出力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３１２５号公報
【特許文献２】特開２００３−４４８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、内部にアナログオペアンプ回路を有するＡＳＩＣ（Application Specific Integrated Circuit）においては、内部のオペアンプに基準電位を供給する回路を内部に備える必要がある。
【０００７】
また、顧客からの要求仕様において、電源電圧の変動に対し出力電圧が比例して変動するレシオメトリック仕様と、変動しないノンレシオメトリック仕様との双方が要望される場合がある。
【０００８】
レシオメトリック仕様は、電源電圧の変動に対して比例して変動する基準電圧を生成する電源部をＡＳＩＣ内部に備える必要がある。一方、ノンレシオメトリック仕様は、電源電圧の変動に対して変動しない基準電圧を生成するレギュレータ回路をＡＳＩＣ内部に備える必要がある。
【０００９】
これに対し、双方の仕様をＡＳＩＣで実現しようとする場合、双方の仕様に対応した基準電位を出力するために２系統の回路を備え、双方の回路をそれぞれのオペアンプに接続する必要がある。この場合には、ＡＳＩＣの設計負担が増大する問題がある。
【００１０】
そこで、本発明は、上述した実情に鑑みて提案されたものであり、信号処理回路に供給する基準電圧を生成するための設計負担を軽減できる基準電位生成回路及びセンサを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の態様に係る基準電位生成回路は、センシング素子に接続された信号処理回路に基準電位を供給する基準電位生成回路において、外部電源と接続された電源部と、前記外部電源により供給された電源電圧を一定に制御するレギュレータ部と、前記電源部を介して供給された電圧と、前記レギュレータ部を介して供給されたレギュレータ電圧とを切り換える切換部と、前記切換部により切り換えられた電圧を、前記信号処理回路に供給する基準電位として生成する基準電位生成部とを有することを特徴とする。
【００１２】
本発明の第２の態様に係る基準電位生成回路は、上記第１の態様の基準電位生成回路に対し、前記切換部はＦＥＴであり、前記ＦＥＴの切換動作を制御する切換制御部を有することを特徴とする。
【００１３】
本発明の第３の態様に係る基準電位生成回路は、上記第１又は第２の態様の基準電位生成回路に対し、前記センシング素子はピエゾ抵抗式センサであることを特徴とする。
【００１４】
本発明の第４の態様に係る基準電位生成回路は、上記第１又は第２の態様の基準電位生成回路に対し、前記センシング素子はピエゾ抵抗式圧力センサであることを特徴とする。
【００１５】
本発明の第５の態様に係る基準電位生成回路は、上記第１又は第２の態様の基準電位生成回路に対し、前記センシング素子はピエゾ抵抗式加速度センサであることを特徴とする。
【００１６】
本発明の第６の態様に係る基準電位生成回路は、上記第１又は第２の態様の基準電位生成回路に対し、前記センシング素子は静電容量式センサであることを特徴とする。
【００１７】
本発明の第７の態様に係る基準電位生成回路は、上記第１又は第２の態様の基準電位生成回路に対し、前記センシング素子は静電容量式圧力センサであることを特徴とする。
【００１８】
本発明の第８の態様に係る基準電位生成回路は、上記第１又は第２の態様の基準電位生成回路に対し、前記センシング素子は静電容量式加速度センサであることを特徴とする。
【００１９】
本発明の第９の態様に係るセンサは、センシング素子に接続された信号処理回路に基準電位を供給する基準電位生成回路を備えたセンサにおいて、前記基準電位生成回路が、外部電源と接続された電源部と、前記外部電源により供給された電源電圧を一定に制御するレギュレータ部と、前記電源部を介して供給された電圧と、前記レギュレータ部を介して供給されたレギュレータ電圧とを切り換える切換部と、前記切換部により切り換えられた電圧を、前記信号処理回路に供給する基準電位として生成する基準電位生成部とを有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、電源電圧とレギュレータ電圧とを切り換える切換部を備え、切換部により切り換えられた電圧を信号処理回路に供給する基準電位として生成するので、２系統の電源回路を備える必要がなく、信号処理回路に供給する基準電圧を生成するための設計負担を軽減できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態として示すセンサの構成を示すブロック図である。
【図２】本発明の実施形態として示すＡＳＩＣの構成を示すブロック図である。
【図３】本発明の実施形態として示すＡＳＩＣの他の構成を示すブロック図である。
【図４】本発明の実施形態として示すセンサの他の構成を示すブロック図である。
【図５】本発明の実施形態として示すセンサの他の構成を示すブロック図である。
【図６】本発明の実施形態として示すセンサの他の構成を示すブロック図である。
【図７】本発明の実施形態として示すセンサの他の構成を示すブロック図である。
【図８】本発明の実施形態として示すセンサの他の構成を示すブロック図である。
【図９】本発明の実施形態として示すセンサの他の構成を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図面を参照して説明する。
【００２３】
本発明は、例えば図１に示すようなＡＳＩＣ３に適用される。このＡＳＩＣ３は、センサ１に対してセンシング素子２と共に搭載されている。
【００２４】
ＡＳＩＣ３は、図２に示すように、電源部１１、レギュレータ部１２、切換部１３、基準電位生成部１４、及び、オペアンプ回路（信号処理回路）１５を含む。このＡＳＩＣ３は、複数のオペアンプ回路１５Ａ、１５Ｂ、１５Ｃに対して基準電位を供給した状態で、センシング素子２から出力されたセンサ信号を入力する。ＡＳＩＣ３は、当該入力信号と基準電位との比較によって処理された結果をセンサ出力として外部に出力する。
【００２５】
ＡＳＩＣ３は、電源端子３ａ、センシング素子２と接続された入力端子３ｂ、出力端子３ｃ、ＧＮＤ端子３ｄが設けられている。電源端子３ａは外部電源に接続されている。入力端子３ｂは、センシング素子２と接続されている。出力端子３ｃは、センシング素子２により検出されたセンサ検出結果を入力する外部装置と接続されている。
【００２６】
電源部１１は、電源端子３ａに接続されている。電源部１１は、電源端子３ａを介して接続された外部電源から、電源電圧が供給される。電源部１１は、所定値の動作電圧に変換して、切換部１３及び基準電位生成部１４に印加する。この動作電圧は、外部電源の変動に比例して変動する変動電圧である。
【００２７】
レギュレータ部１２は、電源端子３ａに接続されている。レギュレータ部１２は、電源端子３ａを介して供給された電源電圧を調整し、調整したレギュレータ電圧をセンサ１３及び基準電位生成部１４に印加する。レギュレータ部１２は、外部電源の電源電圧が変動しても当該変動に影響を受けない、一定の電圧とされたレギュレータ電圧を生成する。
【００２８】
切換部１３は、図示しない制御回路によって、電源部１１及びレギュレータ部１２と、基準電位生成部１４との接続状態を切り換える。切換部１３は、電源部１１から供給された動作電圧をオペアンプ回路１５の基準電圧とする場合には、端子１３ａと端子１３ｃとを接続する状態となる。切換部１３は、レギュレータ電圧をオペアンプ回路１５の基準電圧とする場合には、端子１３ｂと端子１３ｃとを接続する状態となる。
【００２９】
基準電位生成部１４は、オペアンプ回路１５に対して基準電位を供給する。基準電位生成部１４は、切換部１３の切換状態に応じて、動作電圧又はレギュレータ電圧を基準電位にする。
【００３０】
以上のように、このＡＳＩＣ３によれば、動作電圧又はレギュレータ電圧をオペアンプ回路１５に供給する基準電位生成回路として機能させることができる。このＡＳＩＣ３によれば、電源部１１とレギュレータ部１２とによってそれぞれ、外部電源の変動によって変動する動作電圧と、外部電源の変動に依存しないレギュレータ電圧とを生成する。そして、ＡＳＩＣ３は、切換部１３によって何れかの電圧に切り換え、基準電位生成部１４によって基準電位を生成する。このＡＳＩＣ３によれば、センサ１の２つの仕様に対応するために２系統のレギュレータ回路を備えて双方のレギュレータ回路のそれぞれをオペアンプ回路１５に接続する必要がない。したがって、オペアンプ回路１５に供給する基準電圧を生成するための設計負担を軽減できる。
【００３１】
すなわち、各オペアンプ回路１５の電位端子まで基準電位生成部１４からの配線を伸ばすのではなく、基準電位生成部１４にて供給電源を切り換えることにより、変更工数を減らし、設計負担を軽減できる。
【００３２】
また、このＡＳＩＣ３は、図３に示すように、切換部１３を、ＦＥＴ１３Ａと、切換制御部１３Ｂとによって構成してもよい。このＡＳＩＣ３は、電源部１１によって変動する動作電圧を基準電位にする場合と、レギュレータ部１２のレギュレータ電圧を基準電位にする場合とで、切換制御部１３ＢによってＦＥＴ１３Ａの状態を切り換える。切換制御部１３Ｂは、例えば、EEPROM（Electrically Erasable Programmable Read-Only Memory）を含めて構成する。このＡＳＩＣ３によっても、上述したＡＳＩＣ３と同様に、オペアンプ回路１５に供給する基準電圧を生成するための設計負担を軽減できる。
【００３３】
更に、このＡＳＩＣ３によれば、各オペアンプ回路１５の電位端子まで基準電位生成部１４からの配線を伸ばすことがないので、チップ面積にも影響を与えることを抑制することができる。
【００３４】
更に、上述したセンシング素子２は、各種の物理量を検出するものであればよい。
【００３５】
例えば、図４に示すように、センシング素子２は、ピエゾ抵抗式センサ素子２Ａであってもよい。更に、図５に示すように、センシング素子２は、ピエゾ抵抗式圧力センサ素子２Ｂであってもよい。更に、図６に示すように、センシング素子２は、ピエゾ抵抗式加速度センサ素子２Ｃであってもよい。
【００３６】
更に他のセンシング素子２としては、図７に示すように、センシング素子２は、静電容量式センサ素子２Ｄであってもよい。更に、図８に示すように、センシング素子２は、静電容量式圧力センサ素子２Ｅであってもよい。更に、図９に示すように、センシング素子２は、静電容量式加速度センサ素子２Ｆであってもよい。
【００３７】
なお、上述の実施の形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施の形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
【符号の説明】
【００３８】
１  センサ
２  センシング素子
２Ａ  ピエゾ抵抗式センサ素子
２Ｂ  ピエゾ抵抗式圧力センサ素子
２Ｃ  ピエゾ抵抗式加速度センサ素子
２Ｄ  静電容量式センサ素子
２Ｅ  静電容量式圧力センサ素子
２Ｆ  静電容量式加速度センサ素子
３  ＡＳＩＣ（基準電位生成回路）
１１  電源部
１２  レギュレータ部
１３  切換部
１４  基準電位生成部
１５  オペアンプ回路（信号処理回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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