(57)【要約】【課題】オフリーク電流を抑制することが可能な液晶表示装置を提供する。【解決手段】本発明の液晶表示装置では、半導体層５３は、平面視においてゲート電極５１の範囲内に配置される。ソース電極５５及びドレイン電極５７は、平面視において半導体層５３の範囲内に配置される。シールド７は、保護絶縁膜４上に配置され、画素電極６と同一の材料からなり、画素電極６と電気的に接続されていない。【選択図】図１
2013050509.tif 000002
【特許請求の範囲】
【請求項１】
透明基板と、
前記透明基板上に配置されるゲート電極と、
前記ゲート電極上に配置されるゲート絶縁膜と、
前記ゲート絶縁膜上に配置される半導体層であって、平面視において前記ゲート電極の範囲内に配置される半導体層と、
前記半導体層上に配置されるソース電極及びドレイン電極であって、平面視において前記半導体層の範囲内に配置されるソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極上に配置される保護絶縁膜と、
前記保護絶縁膜上に配置される画素電極であって、前記保護絶縁膜に形成されるコンタクトホールを通じて前記ソース電極又は前記ドレイン電極に接続される画素電極と、
前記保護絶縁膜上に配置されるシールドであって、前記画素電極と同一の材料からなり、前記画素電極と電気的に接続されていないシールドと、
を備えることを特徴とする液晶表示装置。
【請求項２】
前記画素電極及び前記シールドは透明導電膜からなる、
請求項１に記載の液晶表示装置。
【請求項３】
前記シールドは、平面視において、前記半導体層の前記ソース電極と前記ドレイン電極との間の部分と、前記コンタクトホールと、の間に少なくとも配置される、
請求項１に記載の液晶表示装置。
【請求項４】
前記シールドは、前記半導体層の前記ソース電極と前記ドレイン電極との間の部分上に少なくとも配置される、
請求項１に記載の液晶表示装置。
【請求項５】
前記ソース電極及びドレイン電極の一方は、二股に分かれた二股部を有し、
前記ソース電極及びドレイン電極の他方は、前記二股部の内側に配置される挿入部と、前記二股部の外側で前記画素電極に接続される接続部と、を有し、
前記シールドは、前記二股部と、前記挿入部と、前記半導体層の前記二股部と前記挿入部との間の部分と、の上に配置される、
請求項１に記載の液晶表示装置。
【請求項６】
前記シールドは、他の画素のシールドと電気的に接続される、
請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特には、薄膜トランジスタ（ＴＦＴ）を含む積層体の構成に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）をスイッチング素子として備える液晶表示装置のＴＦＴ基板は、透明基板と、透明基板上に配置されるゲート電極と、ゲート電極上に配置されるゲート絶縁膜と、ゲート絶縁膜上に配置される半導体層と、半導体層上に配置されるソース電極及びドレイン電極と、ソース電極及びドレイン電極上に配置される保護絶縁膜と、ソース電極又はドレイン電極に接続される画素電極と、を備える。半導体層のうち、ソース電極とドレイン電極との間の部分は、チャネルが形成されるチャネル形成領域とされる。
【０００３】
こうした液晶表示装置の製造方法として、４回のフォトリソグラフィー工程（以下、フォト工程ともいう）によってＴＦＴ基板を製造する、いわゆる４フォト製法が知られている（特許文献１を参照）。
【０００４】
４フォト製法の一例では、ゲート電極を形成するための第１のフォト工程と、半導体層、ソース電極及びドレイン電極を形成するための第２のフォト工程と、保護絶縁膜にコンタクトホールを形成するための第３のフォト工程と、コンタクトホールを通じてソース電極又はドレイン電極に接続される画素電極を形成するための第４のフォト工程と、が行われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−９０７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記４フォト製法では、半導体層、ソース電極及びドレイン電極を１回のフォト工程で形成するため、ソース電極及びドレイン電極の全部の下方に半導体層が位置することになる。この場合、平面視においてゲート電極の範囲外に広がるソース電極及びドレイン電極の下方に位置する半導体層がバックライトからの光を受けることで、光リーク電流が発生するという問題がある。光リーク電流が発生すると、オフリーク電流が高くなり、残像が生じるおそれがある。
【０００７】
そこで、光リーク電流の発生を抑制するために、半導体層、ソース電極及びドレイン電極を、平面視においてゲート電極の範囲内に配置することが行われている。しかしながら、この場合、光リーク電流以外の要因でオフリーク電流が高くなるという課題が新たに発生した。これは、以下に説明する理由によるものと考えられる。
【０００８】
図１０に示されるように、半導体層ＳＣ、ソース電極Ｓ及びドレイン電極Ｄを平面視においてゲート電極Ｇの範囲内に配置する場合、コンタクトホールＨを通じてドレイン電極Ｄに接続される画素電極Ｐの引出線ＰＬの端部もゲート電極Ｇ上に形成されることになる。この構造では、引出線ＰＬの端部が半導体層ＳＣのチャネル形成領域ＣＮに近いため、引出線ＰＬの端部に溜まった電荷の影響で、チャネル形成領域ＣＮの上面付近にチャネルが形成され（いわゆる、バックゲートチャネル）、その結果、オフリーク電流が高くなるものと考えられる。
【０００９】
本発明は、上記実情に鑑みて為されたものであり、オフリーク電流を抑制することが可能な液晶表示装置を提供することを主な目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の液晶表示装置は、透明基板と、前記透明基板上に配置されるゲート電極と、前記ゲート電極上に配置されるゲート絶縁膜と、前記ゲート絶縁膜上に配置される半導体層と、前記半導体層上に配置されるソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極上に配置される保護絶縁膜と、前記保護絶縁膜上に配置される画素電極と、前記保護絶縁膜上に配置されるシールドと、を備える。前記半導体層は、平面視において前記ゲート電極の範囲内に配置される。前記ソース電極及び前記ドレイン電極は、平面視において前記半導体層の範囲内に配置される。前記画素電極は、前記保護絶縁膜に形成されるコンタクトホールを通じて前記ソース電極又は前記ドレイン電極に接続される。前記シールドは、前記画素電極と同一の材料からなり、前記画素電極と電気的に接続されていない。
【００１１】
本発明によると、保護絶縁膜上に配置され、画素電極と電気的に接続されていないシールドによって、半導体層にバックゲートチャネルが形成されることが抑制されるので、オフリーク電流を抑制することが可能である。また、シールドを画素電極と一斉に形成することが可能であるので、製造が容易である。
【００１２】
また、本発明の一態様において、前記画素電極及び前記シールドは透明導電膜からなる。これによると、透明導電膜からなる画素電極及びシールドを一斉に形成することが可能である。
【００１３】
また、本発明の一態様において、前記シールドは、平面視において、前記半導体層の前記ソース電極と前記ドレイン電極との間の部分と、前記コンタクトホールと、の間に少なくとも配置される。これによると、半導体層にバックゲートチャネルが形成されることをより効果的に抑制することが可能である。
【００１４】
また、本発明の一態様において、前記シールドは、前記半導体層の前記ソース電極と前記ドレイン電極との間の部分上に少なくとも配置される。これによると、半導体層にバックゲートチャネルが形成されることをより効果的に抑制することが可能である。
【００１５】
また、本発明の一態様において、前記ソース電極及びドレイン電極の一方は、二股に分かれた二股部を有する。前記ソース電極及びドレイン電極の他方は、前記二股部の内側に配置される挿入部と、前記二股部の外側で前記画素電極に接続される接続部と、を有する。前記シールドは、前記二股部と、前記挿入部と、前記半導体層の前記二股部と前記挿入部との間の部分と、の上に配置される。これによると、二股部の大きさより細かなパターンを必要としないため、シールドの形成が容易である。
【００１６】
また、本発明の一態様において、前記シールドは、他の画素のシールドと電気的に接続される。これによると、各々のシールドの電位を共通化することが可能である。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態に係る液晶表示装置を表す図である。
【図２】本発明の一実施形態に係る液晶表示装置の製造工程を表す図である。
【図３】図２に続く図である。
【図４】図３に続く図である。
【図５】図４に続く図である。
【図６】本発明の変形例に係る液晶表示装置を表す図である。
【図７】本発明の変形例に係る液晶表示装置を表す図である。
【図８】本発明の変形例に係る液晶表示装置を表す図である。
【図９】本発明の変形例に係る液晶表示装置を表す図である。
【図１０】従来例に係る液晶表示装置を表す図である。
【発明を実施するための形態】
【００１８】
本発明の液晶表示装置の実施形態を、図面を参照しながら説明する。
【００１９】
図１は、本発明の一実施形態に係る液晶表示装置を表す図である。図１のうち（Ａ）は断面図であり、（Ｂ）は平面図である。（Ａ）は、（Ｂ）中の一点鎖線で切断したときの断面を表している。これらの図では、液晶表示装置に含まれるＴＦＴ基板１の１画素に対応する部分の構造が模式的に示されている。本実施形態の液晶表示装置は、薄膜トランジスタ（ＴＦＴ）５をスイッチング素子として備えるアクティブマトリクス型の液晶表示装置として構成されている。
【００２０】
ＴＦＴ基板１において、無アルカリガラス等からなる透明基板２上には、薄膜トランジスタ（ＴＦＴ）５が設けられている。ＴＦＴ５は、ゲート電極５１と、半導体層５３と、コンタクト層５４と、ソース電極５５と、ドレイン電極５７と、を備えている。ゲート電極５１上には半導体層５３が配置されており、ゲート電極５１と半導体層５３との間にはゲート絶縁膜３が配置されている。半導体層５３上には、コンタクト層５４を介してソース電極５５及びドレイン電極５７が配置されている。
【００２１】
ＴＦＴ５上には保護絶縁膜４が配置されており、保護絶縁膜４上には画素電極６及びシールド７が配置されている。保護絶縁膜４にはコンタクトホール４ａが形成されており、画素電極６の引出線６１は、コンタクトホール４ａを通じてＴＦＴ５のドレイン電極５７に接続されている。シールド７は、画素電極６から離れて配置されており、画素電極６と電気的に接続されていない。すなわち、シールド７の電位は、画素電極６の電位から独立している。
【００２２】
ＴＦＴ５のゲート電極５１は、ＣｕやＡｌ等の金属からなる。本実施形態において、ゲート電極５１は帯状に延びる走査線に含まれている。換言すると、帯状に延びる走査線がゲート電極５１を兼ねている。半導体層５３は、非晶質Ｓｉ（ａ−Ｓｉ）等の半導体からなり、平面視においてゲート電極５１の範囲内に配置されている。コンタクト層５４は、ｎ型非晶質Ｓｉ（ｎ＋ａ−Ｓｉ）からなる。ソース電極５５及びドレイン電極５７は、ＣｕやＡｌ等の金属からなり、平面視において半導体層５３の範囲内に配置されている。ソース電極５５は信号線５９に接続されており、ドレイン電極５７は画素電極６に接続されている。半導体層５３のソース電極５５とドレイン電極５７との間の部分は、チャネルが形成されるチャネル形成領域５３ｃである。
【００２３】
ゲート絶縁膜３及び保護絶縁膜４は、ＳｉＮ等の透明な絶縁材料からなる。画素電極６及びシールド７は、スズ添加酸化インジウム（ＩＴＯ）等の酸化物からなる透明導電膜である。
【００２４】
また、ＴＦＴ基板１は、透明基板２とゲート絶縁膜３との間に不図示の共通電極をさらに備えている。
【００２５】
ＴＦＴ基板１の保護絶縁膜４、画素電極６及びシールド７上には不図示の配向膜がさらに配置され、透明基板２の下面には不図示の偏光板が配置される。液晶表示装置では、ＴＦＴ基板１と、カラーフィルターを備える不図示のＣＦ基板と、の間に液晶層が挟持される。
【００２６】
ＴＦＴ５のソース電極５５は、面内で二股に分かれた概略Ｕ字状の二股部５５ａを有している。ドレイン電極５７は、全体として直線状に形成され、二股部５５ａの内側に挿入される挿入部５７ａと、二股部５５ａの外側に位置する接続部５７ｄと、を有している。接続部５７ｄには、コンタクトホール４ａを通じて画素電極６の引出線６１が接続される。半導体層５３は、平面視においてソース電極５５とドレイン電極５７とを包含する形状を有している。ソース電極５５の二股部５５ａの内縁と、ドレイン電極５７の挿入部５７ａの外縁との間には、所定の幅の概略Ｕ字状の隙間が形成されており、その隙間の下方がチャネル形成領域５３ｃとなっている。
【００２７】
シールド７は、ソース電極５５の二股部５５ａと、ドレイン電極５７の挿入部５７ａと、チャネル形成領域５３ｃとの上方に配置されている。すなわち、シールド７は、ソース電極５５の二股部５５ａと、ドレイン電極５７の挿入部５７ａと、チャネル形成領域５３ｃとを包含可能な大きさの矩形状に形成されており、これらの上方を覆うように配置されている。また、シールド７は、ドレイン電極５７の接続部５７ｄに接続される画素電極６の引出線６１から離れて配置されている。こうしたシールド７を設けることで、コンタクトホール４ａ付近に溜まった電荷の影響がチャネル形成領域５３ｃに及ぶことを抑制できるので、チャネル形成領域５３ｃにバックゲートチャネルが形成されることを抑制することが可能である。
【００２８】
図２〜図５は、本発明の一実施形態に係る液晶表示装置の製造工程を表す図である。これらの図のうち（Ａ）に係る断面図は、フォトリソグラフィー工程及びエッチングによる薄膜加工が終了し、フォトレジストが除去された状態を示している。（Ｂ）に係るフローチャートは、当該状態に至るまでの主な工程を示している。
【００２９】
ここで、フォトリソグラフィー工程とは、フォトレジストの塗布から、フォトマスクを使用した選択的な露光を経て、現像を行うまでの、レジストパターンを形成する一連の処理を含む工程であり、以下では詳細な説明を省略する。
【００３０】
図２に示される工程では、ゲート電極５１及び不図示の共通電極が形成される。具体的には、始めに、透明基板２上にスパッタリングによりＣｕやＡｌ等の金属からなる金属膜が形成される（Ｓ１１）。次いで、第１のフォト工程により金属膜上にレジストパターンが形成される（Ｓ１２）。次いで、金属膜がエッチングされる（Ｓ１３）。その後、フォトレジストが剥離される（Ｓ１４）。これにより、透明基板２上にゲート電極５１及び不図示の共通電極が形成される。なお、ハーフトーンマスクを利用して、ゲート電極５１を透明導電膜と金属膜との２層で構成し、不図示の共通電極を透明導電膜の１層のみで構成してもよい。
【００３１】
図３に示される工程では、ゲート絶縁膜３、半導体層５３、コンタクト層５４、ソース電極５５及びドレイン電極５７が形成される。具体的には、ＣＶＤ装置の反応室内にアンモニアガス、シランガス及び窒素ガスが導入されることでＳｉＮｘからなる絶縁膜が形成される。続いて、シランガス及び水素ガスが導入されることで非晶質Ｓｉからなるａ−Ｓｉ：Ｈ層が形成される。続いて、シランガス、水素ガス及びホスフィンガスが導入されることでｎ型非晶質Ｓｉ（ｎ＋ａ−Ｓｉ：Ｈ）からなるｎ＋ａ−Ｓｉ：Ｈ層が形成される。続いて、スパッタリングによりＣｕやＡｌ等の金属からなる金属膜が形成される（Ｓ２１）。次いで、第２のフォト工程により金属膜上にハーフトーンマスクを利用してレジストパターンが形成される（Ｓ２２）。ここでは、ソース電極５５及びドレイン電極５７が形成される領域にフォトレジストが比較的厚く形成される。チャネル形成領域５３ｃが形成される領域にはフォトレジストが比較的薄く形成される。半導体層５３が形成されない領域にはフォトレジストが形成されない。次いで、金属膜がエッチングされる。続いて、ドライエッチングガスによりｎ＋ａ−Ｓｉ：Ｈ層及びａ−Ｓｉ：Ｈ層がエッチングされる（Ｓ２３）。次いで、フォトレジストの薄く形成された部分がハーフアッシングにより除去される（Ｓ２４）。次いで、ハーフアッシングにより露出した領域の金属膜がエッチングされ、続いて、ｎ＋ａ−Ｓｉ：Ｈ層がエッチングされる（Ｓ２５）。その後、フォトレジストが剥離される（Ｓ２６）。これにより、ゲート電極５１上にゲート絶縁膜３、半導体層５３、コンタクト層５４、ソース電極５５及びドレイン電極５７が形成される。また、ソース電極５５とドレイン電極５７との間にはチャネル形成領域５３ｃが形成される。
【００３２】
図４に示される工程では、保護絶縁膜４が形成される。具体的には、始めに、ＣＶＤ装置の反応室内にアンモニアガス、シランガス及び窒素ガスが導入されることで、ＳｉＮｘからなる絶縁膜が形成される（Ｓ３１）。次いで、第３のフォト工程により絶縁膜上にレジストパターンが形成される（Ｓ３２）。次いで、ドライエッチングガスにより絶縁膜がエッチングされる（Ｓ３３）。このとき、絶縁膜には、底面にドレイン電極５７が露出するコンタクトホール４ａが形成される。その後、フォトレジストが剥離される（Ｓ３４）。これにより、ソース電極５５及びドレイン電極５７上には保護絶縁膜４が形成されると共に、保護絶縁膜４にはコンタクトホール４ａが形成される。
【００３３】
図５に示される工程では、画素電極６及びシールド７が形成される。具体的には、始めに、保護絶縁膜４上にスパッタリングによりＩＴＯ等の酸化物からなる透明導電膜が形成される（Ｓ４１）。次いで、第４のフォト工程により透明導電膜上にレジストパターンが形成される（Ｓ４２）。次いで、透明導電膜がエッチングされる（Ｓ４３）。その後、フォトレジストが剥離される（Ｓ４４）。これにより、保護絶縁膜４上に画素電極６及びシールド７が形成される。画素電極６は、保護絶縁膜４に形成されたコンタクトホール４ａを埋めて、その底面に露出したドレイン電極５７に接続される。シールド７は、画素電極６から離れて配置される。
【００３４】
そして、保護絶縁膜４、画素電極６及びシールド７上に不図示の配向膜が形成され、透明基板２の下面に不図示の偏光板が配置されることで、ＴＦＴ基板１が完成する。さらに、ＴＦＴ基板１と、カラーフィルターを備える不図示のＣＦ基板との間に液晶層を保持する液晶パネルを形成し、液晶パネルに駆動回路などを組み付けることで、液晶表示装置が完成する。
【００３５】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、種々の変形実施が当業者にとって可能であるのはもちろんである。
【００３６】
例えば、図６に示されるように、シールド７は、平面視においてチャネル形成領域５３ｃとコンタクトホール４ａとの間に配置されてもよい。本例において、シールド７は、ソース電極５５とコンタクトホール４ａとの間で、これらの間を横切るように帯状に延びている。これによると、コンタクトホール４ａ付近に溜まった電荷の影響がチャネル形成領域５３ｃに及ぶことを抑制できるので、チャネル形成領域５３ｃにバックゲートチャネルが形成されることを抑制することが可能である。
【００３７】
また、図７に示されるように、シールド７は、平面視においてコンタクトホール４ａに対してチャネル形成領域５３ｃとは逆側に配置されてもよい。これによると、コンタクトホール４ａ付近に溜まった電荷の影響がシールド７に及ぶので、コンタクトホール４ａ付近に溜まった電荷の影響がチャネル形成領域５３ｃに及ぶことを抑制することが可能である。
【００３８】
また、図８に示されるように、シールド７は、平面視においてコンタクトホール４ａの周囲の一部を取り囲むように配置されてもよい。これによると、画素電極６の引出線６１のコンタクトホール４ａ付近に溜まった電荷の影響が外方に広がることが抑制されるので、コンタクトホール４ａ付近に溜まった電荷の影響がチャネル形成領域５３ｃに及ぶことを抑制することが可能である。
【００３９】
また、図９に示されるように、シールド７は、隣接する画素のシールド７と接続線７２を介して互いに接続されてもよい。これによると、各々の画素に設けられたシールド７の電位を共通化することが可能である。
【００４０】
なお、以上に説明した複数の例が適宜組み合わされてもよい。また、チャネル形成領域５３ｃの上方のみにシールド７が形成されてもよい。
【符号の説明】
【００４１】
１  ＴＦＴ基板、２  透明基板、３  ゲート絶縁膜、４  保護絶縁膜、４ａ  コンタクトホール、５  薄膜トランジスタ（ＴＦＴ）、５１  ゲート電極、５３  半導体層、５３ｃ  チャネル形成領域、５４  コンタクト層、５５  ソース電極、５５ａ  二股部、５７  ドレイン電極、５７ａ  挿入部、５７ｄ  接続部、５９  信号線、６  画素電極、６１  引出線、７  シールド、７２  接続線。
【図１】
2013050509.tif 000003
【図２】
2013050509.tif 000004
【図３】
2013050509.tif 000005
【図４】
2013050509.tif 000006
【図５】
2013050509.tif 000007
【図６】
2013050509.tif 000008
【図７】
2013050509.tif 000009
【図８】
2013050509.tif 000010
【図９】
2013050509.tif 000011
【図１０】
2013050509.tif 000012