(57)【要約】【課題】容量素子が占有する回路面積の増大を抑制する。【解決手段】不揮発性半導体記憶装置は、メモリセル領域、第１電極、及び第２電極を有する。メモリセル領域は、基板上に形成され、複数のメモリセルが積層される。第１電極は、基板上に複数の導電層が積層されて、容量素子の一方の電極として機能する。第２電極は、基板上に複数の導電層が積層されて、第１電極と基板に水平な方向において分離され、容量素子の他方の電極として機能する。【選択図】図７
2013102008.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、複数のメモリセルが積層されて、複数の前記メモリセルが直列に接続された複数のメモリストリングを備えるメモリセル領域と、
前記基板上に複数の導電層が積層されて、容量素子の一方の電極として機能する第１電極と、
前記基板上に複数の導電層が積層されて、前記第１電極と前記基板に水平な方向において分離され、前記容量素子の他方の電極として機能する第２電極とを備え、
前記メモリストリングは、
前記基板上に積層され前記メモリセルに接続されるワード線として機能する複数の第１導電層と、
前記複数の第１導電層の上下間に形成された複数の層間絶縁層と、
前記複数の第１導電層及び前記複数の層間絶縁層を貫通するように形成され前記メモリセルのボディとして機能する半導体層と、
前記第１導電層と前記半導体層との間に形成される電荷蓄積層とを備え、
前記第１電極及び前記第２電極は、各々、
前記第１導電層と同層に形成された複数の第２導電層と、
前記複数の第２導電層の上下間に形成され且つ前記層間絶縁層と同層に形成された複数の第３導電層とを備え、
前記メモリセル領域は、前記第１導電層及び前記層間絶縁層を貫通するように積層方向を長手方向として延びる絶縁層を更に備え、
前記第３導電層は、所定条件において前記第２導電層よりもエッチングレートが高い材料により形成され、
前記第３導電層は、所定条件において前記絶縁層よりもエッチングレートが高い材料により形成され、
前記第２導電層はポリシリコンからなり、前記第３導電層はアモルファスシリコンからなる
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
基板上に形成され、複数のメモリセルが積層されたメモリセル領域と、
前記基板上に複数の導電層が積層されて、容量素子の一方の電極として機能する第１電極と、
前記基板上に複数の導電層が積層されて、前記第１電極と前記基板に水平な方向において分離され、前記容量素子の他方の電極として機能する第２電極と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリセル領域は、複数の前記メモリセルが直列に接続された複数のメモリストリングを備え、
前記メモリストリングは、
前記基板上に積層され前記メモリセルに接続されるワード線として機能する複数の第１導電層と、
前記複数の第１導電層の上下間に形成された複数の層間絶縁層と、
前記複数の第１導電層及び前記複数の層間絶縁層を貫通するように形成され前記メモリセルのボディとして機能する半導体層と、
前記第１導電層と前記半導体層との間に形成される電荷蓄積層とを備え、
前記第１電極及び前記第２電極は、各々、
前記第１導電層と同層に形成された複数の第２導電層と、
前記複数の第２導電層の上下間に形成され且つ前記層間絶縁層と同層に形成された複数の第３導電層とを備え、
前記第３導電層は、所定条件において前記第２導電層よりもエッチングレートが高い材料により形成されている請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセル領域は、前記第１導電層及び前記層間絶縁層を貫通するように積層方向を長手方向として延びる絶縁層を更に備えた請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記第３導電層は、所定条件において前記絶縁層よりもエッチングレートが高い材料により形成されている請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記第２導電層はポリシリコンからなり、前記第３導電層はアモルファスシリコンからなることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項７】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを配列してなるメモリセル領域と、及び容量素子を構成する容量素子領域を備える不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板上に積層され前記メモリセルに接続されるワード線として機能する複数の第１導電層と、
前記複数の第１導電層の上下間に形成された複数の層間絶縁層と、
前記複数の第１導電層及び前記複数の層間絶縁層を貫通するように形成され前記メモリセルのボディとして機能する半導体層と、
前記第１導電層と前記半導体層との間に形成される電荷蓄積層とを備え、
前記容量素子領域は、
前記基板上に積層され且つ前記第１導電層と同層に形成され前記容量素子の電極として機能する複数の第２導電層と、
前記複数の第２導電層の上下間に形成され且つ前記層間絶縁層と同層に形成され前記容量素子の電極として機能する複数の第３導電層と
前記第２導電層及び前記第３導電層を前記基板に水平な方向において分離するように形成され前記容量素子の電極間誘電膜として機能する素子分離絶縁膜と
を備えたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている。
【０００３】
このような３次元構造の半導体記憶装置においても、従来の平面構造の半導体記憶装置と同様に、容量素子が必要となる。容量素子は、電源電圧の昇圧用に、或いは保護素子として用いられる。そして、容量素子において、メモリセルと同様に、その占有面積の縮小が求められる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２２４５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載する実施の形態に係る不揮発性半導体記憶装置は、容量素子が占有する回路面積の増大を抑制する。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態に係る不揮発性半導体記憶装置は、メモリセル領域、第１電極、及び第２電極を有する。メモリセル領域は、基板上に形成され、複数のメモリセルが積層される。第１電極は、基板上に複数の導電層が積層されて、容量素子の一方の電極として機能する。第２電極は、基板上に複数の導電層が積層されて、第１電極と基板に水平な方向において分離され、容量素子の他方の電極として機能する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置１００の概略図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリセル領域１２の一部の概略斜視図である。
【図３】図２の一部拡大断面図である。
【図４】第１の実施の形態における一つのメモリストリングＭＳの回路図である。
【図５】第１の実施の形態に係る不揮発性半導体装置１００のメモリセル領域１２の断面図である。
【図６】第１の実施の形態に係る不揮発性半導体装置１００の階段コンタクト部１３、及び周辺回路領域１４の断面図である。
【図７】第１の実施の形態に係る不揮発性半導体装置１００のキャパシタ領域１５を示す斜視図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１２】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１３】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１４】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１５】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１６】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１７】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１８】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１９】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２０】第２の実施の形態に係る不揮発性半導体装置１００のキャパシタ領域１５を示す斜視図である。
【図２１】第３の実施の形態に係る不揮発性半導体装置１００のキャパシタ領域１５を示す斜視図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明に係る半導体記憶装置の一の実施の形態について説明する。
【０００９】
［第１の実施の形態］
［不揮発性半導体記憶装置１００の構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置１００は、メモリセル領域１２、及び階段コンタクト部１３を備える。また、図１では図示しないが、第１の実施の形態に係る不揮発性半導体装置１００は、周辺回路領域１４、及びキャパシタ領域１５を備える。
【００１０】
メモリセル領域１２は、データを記憶するメモリセルＭＴｒを有する。メモリセルＭＴｒは、電荷蓄積膜に電荷を蓄積する機能を有し、その蓄積電荷量の大小によりデータを保持する不揮発性メモリセルである。また、メモリセルＭＴｒは、複数個直列接続されてメモリストリングＭＳを構成する。メモリセル領域１２には、メモリストリングＭＳがマトリクス状に複数配列される。なお、この実施の形態でのメモリストリングＭＳは、下端部において折り返されたＵ字状の断面形状を有する。
【００１１】
メモリストリングＭＳは、その一端にドレイン側選択トランジスタＳＤＴｒを接続され、このドレイン側選択トランジスタＳＤＴｒを介してビット線ＢＬに接続される。ビット線ＢＬは、例えば１つのメモリブロック中に複数本配列される。センスアンプ１６は、メモリセルＭＴｒからビット線ＢＬに読み出した電位を増幅する。
【００１２】
また、メモリストリングＭＳは、その他端にソース側選択トランジスタＳＳＴｒを接続され、このソース側選択トランジスタＳＳＴｒを介してソース線ＳＬに接続される。また、メモリストリングＭＳ内の複数のメモリセルＭＴｒの各々には、ワード線ＷＬが接続される。
【００１３】
図２は、第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリセル領域１２の一部の概略斜視図である。第１の実施の形態においては、メモリセル領域１２は、メモリセルＭＴｒ１〜ＭＴｒ１６からなるメモリストリングＭＳを有する。図３は、図２の一部拡大断面図である。
【００１４】
第１の実施の形態に係る不揮発性半導体記憶装置１００において、メモリセル領域１２には、複数のメモリストリングＭＳがマトリクス状に配列される。メモリストリングＭＳは、電気的に書き換え可能な複数のメモリセルＭＴｒが直列に接続された構成を有する。
【００１５】
メモリストリングＭＳの各々は、Ｕ字状半導体ＳＣ、ワード線ＷＬ（ＷＬ１〜ＷＬ１６）及びバックゲート線ＢＧを有する。
【００１６】
Ｕ字状半導体ＳＣは、ロウ方向からみてＵ字状に形成される。Ｕ字状半導体ＳＣは、半導体基板Ｂａに対して略垂直方向に延びる一対の柱状部ＣＬ、及び一対の柱状部ＣＬの下端を連結させる連結部ＪＰを有する。また、図３に示すように、Ｕ字状半導体ＳＣは、一方の柱状部ＣＬの上端から連結部ＪＰを介して他方の柱状部ＣＬの上端へと連通する中空Ｈ１を有する。中空Ｈ１内には、絶縁部Ｉが形成されている。なお、柱状部ＣＬは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬは、段々形状を有する柱状であってもよい。ここで、ロウ方向は半導体基板と平行な方向であり、後述するカラム方向はロウ方向に直交する方向である。Ｕ字状半導体ＳＣは、一対の柱状部ＣＬの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。
【００１７】
各層のワード線ＷＬは、ロウ方向に平行に延びる。各層のワード線ＷＬは、カラム方向に所定の間隔を設けて、互いに絶縁分離してライン状に繰り返して形成される。メモリセルＭＴｒ１〜ＭＴｒ１６のゲートは、各々ワード線ＷＬ１〜１６に接続される。
【００１８】
図３に示すように、ワード線ＷＬと柱状部ＣＬとの間には、ＯＮＯ（Oxide-Nitride-Oxide）層ＮＬが形成されている。ＯＮＯ層ＮＬは、柱状部ＣＬに接するトンネル絶縁層ＴＩ、トンネル絶縁層ＴＩに接する電荷蓄積層ＥＣ、及び電荷蓄積層ＥＣに接するブロック絶縁層ＢＩを有する。電荷蓄積層ＥＣは、電荷を蓄積する機能を有する。すなわち、電荷蓄積層ＥＣは、柱状部ＣＬの側面を取り囲む。また、各ワード線ＷＬは、柱状部ＣＬの側面及び電荷蓄積層ＥＣを取り囲む。
【００１９】
ドレイン側選択ゲート線ＳＧＤは、最上部のワード線ＷＬの上部に設けられる。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に平行に延びる。ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離してライン状に繰り返し形成される。ドレイン側選択ゲート線ＳＧＤは、後述するソース側選択ゲート線ＳＧＳを間に挟む。また、ドレイン側選択ゲート線ＳＧＤのカラム方向の中心を貫通して柱状部ＣＬが形成される。図３に示すように、ドレイン側選択ゲート線ＳＧＤと柱状部ＣＬとの間には、ゲート絶縁層ＤＧＩが形成される。
【００２０】
ソース側選択ゲート線ＳＧＳは、最上部のワード線ＷＬの上部に設けられる。ソース側選択ゲート線ＳＧＳは、ロウ方向に平行に延びる。ソース側選択ゲート線ＳＧＳは、互いに絶縁分離してライン状に繰り返し形成される。ソース側選択ゲート線ＳＧＳは、ドレイン側選択ゲート線ＳＧＤを挟む。また、ソース側選択ゲート線ＳＧＳのカラム方向の中心を貫通して柱状部ＣＬが形成される。図３に示すように、ソース側選択ゲート線ＳＧＳと柱状部ＣＬとの間には、ゲート絶縁層ＳＧＩが形成される。すなわち、カラム方向に、２つのドレイン側選択ゲート線ＳＧＤ、２つのソース側選択ゲート線ＳＧＳが交互に位置する。また、各ドレイン側選択ゲート線ＳＧＤ及び各ソース側選択ゲート線ＳＧＳは、柱状部ＣＬ及びゲート絶縁層ＳＧＩ、ＤＧＩを取り囲むように形成される。また、各ドレイン側選択ゲート線ＳＧＤ及び各ソース側選択ゲート線ＳＧＳは、カラム方向に隣接する各柱状部ＣＬ毎に分割される。バックゲート線ＢＧは、複数の連結部ＪＰの下部を覆うように、ロウ方向及びカラム方向に２次元的に広がる。図３に示すように、バックゲート線ＢＧと連結部ＪＰとの間には、上述したＯＮＯ層ＮＬが形成される。また、カラム方向に隣接するＵ字状半導体ＳＣの柱状部ＣＬの上端には、ソース線ＳＬが形成される。
【００２１】
ドレイン側選択ゲート線ＳＧＤの上方に延びる柱状部ＣＬの上端には、プラグ線ＰＬを介してビット線ＢＬが形成される。各ビット線ＢＬは、ソース線ＳＬよりも上方に位置する。各ビット線ＢＬは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成される。
【００２２】
次に、図２〜図４を参照して、第１の実施の形態におけるメモリストリングＭＳにより構成される回路構成を説明する。図４は、第１の実施の形態における一つのメモリストリングＭＳの回路図である。
【００２３】
図２〜図４に示すように、第１の実施の形態において、各メモリストリングＭＳは、１６個のメモリセルＭＴｒ１〜１６、及びバックゲートトランジスタＢＴｒを有する。このメモリストリングＭＳの一端にソース側選択トランジスタＳＳＴｒが接続され、メモリストリングＭＳの他端にドレイン側選択トランジスタＳＤＴｒが接続される（図４参照）。
【００２４】
各メモリセルＭＴｒは、柱状部ＣＬ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びワード線ＷＬにより構成されている。ワード線ＷＬのＯＮＯ層ＮＬに接する端部は、メモリセルＭＴｒのゲートとして機能する。
【００２５】
ドレイン側選択トランジスタＳＤＴｒは、柱状部ＣＬ、ゲート絶縁層ＤＧＩ、及びドレイン側選択ゲート線ＳＧＤにより構成される。ドレイン側選択ゲート線ＳＧＤのゲート絶縁層ＤＧＩに接する端部は、ドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００２６】
ソース側選択トランジスタＳＳＴｒは、柱状部ＣＬ、ゲート絶縁層ＳＧＩ、及びソース側選択ゲート線ＳＧＳにより構成される。ソース側選択ゲート線ＳＧＳのゲート絶縁層ＳＧＩに接する端部は、ソース側選択トランジスタＳＳＴｒのゲートとして機能する。
【００２７】
バックゲートトランジスタＢＴｒは、連結部ＪＰ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びバックゲート線ＢＧにより構成される。バックゲート線ＢＧのＯＮＯ層ＮＬに接する端部は、バックゲートトランジスタＢＴｒのゲートとして機能する。
【００２８】
［不揮発性半導体装置１００の具体的構成］
次に、図５を参照して、第１の実施の形態に係るメモリセル領域１２の具体的構成について説明する。図５は、第１の実施の形態に係る不揮発性半導体装置１００のメモリセル領域１２の断面図である。図５（ａ）はカラム方向の断面を示し、図５（ｂ）はロウ方向の断面を示す。
【００２９】
先ず、第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリセル領域１２の構成について説明する。図５に示すように、メモリセル領域１２は、半導体基板Ｂａ上に順次積層されたバックゲート層２０、メモリ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲート層２０はバックゲートトランジスタＢＴｒとして機能する。メモリ層３０はメモリセルＭＴｒ１〜１６として機能する。選択トランジスタ層４０はドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０はソース線ＳＬ及びビット線ＢＬとして機能する。
【００３０】
バックゲート層２０は、図５に示すように、半導体基板Ｂａの上に順次積層された絶縁層２１、導電層２２を有する。導電層２２は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。絶縁層２１、及び導電層２２は、メモリセル領域１２の端部までロウ方向及びカラム方向に広がる。
【００３１】
絶縁層２１は酸化シリコン（ＳｉＯ２）にて構成される。導電層２２はポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３２】
バックゲート層２０は、図５に示すように、メモリゲート絶縁層２３、半導体層２４、及び内部絶縁層２５を有する。半導体層２４はバックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。
【００３３】
メモリゲート絶縁層２３は導電層２２の側面に接する。半導体層２４は、導電層２２と共にメモリゲート絶縁層２３を一方の側面で挟む。
【００３４】
半導体層２４は導電層２２を掘り込むように形成される。半導体層２４は、上面からみてカラム方向を長手方向とする略矩形状に形成される。半導体層２４は、ロウ方向及びカラム方向にマトリクス状に形成される。内部絶縁層２５は、半導体層２４の他方の側面に接する。
【００３５】
メモリゲート絶縁層２３は、電荷蓄積層（窒化シリコン）を含む。半導体層２４はポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。内部絶縁層２５は酸化シリコン（ＳｉＯ２）にて構成される。
【００３６】
上記バックゲート層２０の構成を換言すると、導電層２２は、メモリゲート絶縁層２３を介して半導体層２４の側面及び下面を取り囲む。
【００３７】
メモリ層３０は、図５に示すように、バックゲート層２０の上層に形成される。メモリ層３０は、交互に積層された絶縁層３１ａ〜３１ｈ、導電層３２ａ〜３２ｈを有する。導電層３２ａは、ワード線ＷＬ８、及びメモリトランジスタＭＴｒ８のゲートとして機能する。また、導電層３２ａは、ワード線ＷＬ９、及びメモリトランジスタＭＴｒ９のゲートとしても機能する。同様に、導電層３２ｂ〜３２ｈは、各々、ワード線ＷＬ１〜７、及びメモリトランジスタＭＴｒ１〜７のゲートとして機能する。また、導電層３２ｂ〜３２ｈは、各々、ワード線ＷＬ１０〜１６、及びメモリトランジスタＭＴｒ１０〜１６のゲートとしても機能する。
【００３８】
絶縁層３１ａ〜３１ｈ、及び導電層３２ａ〜３２ｈは、カラム方向にピッチをもってロウ方向（図５の紙面垂直方向）を長手方向として延びる。絶縁層３１ａ〜３１ｈは酸化シリコン（ＳｉＯ２）にて構成される。導電層３２ａ〜３２ｈはポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３９】
メモリ層３０は、図５に示すように、絶縁層３１Ａ及び柱状絶縁層３１Ｂを有する。絶縁層３１Ａは絶縁層３１ｈの上に積層形成される。柱状絶縁層３１Ｂは、絶縁層３１ａ〜３１ｈ、及び導電層３２ａ〜３２ｈを貫通するように、積層方向を長手方向として延びる。絶縁層３１Ａは酸化シリコン（ＳｉＯ２）にて構成される。柱状絶縁層３１Ｂは窒化シリコン（ＳｉＮ）にて構成される。なお、柱状絶縁層３１Ｂの機能は製造工程の説明において詳述する。
【００４０】
メモリ層３０は、図５に示すように、メモリゲート絶縁層３３、柱状半導体層３４、及び内部絶縁層３５を有する。柱状半導体層３４はメモリセルＭＴｒ１〜１６のボディ（チャネル）として機能する。
【００４１】
メモリゲート絶縁層３３は、導電層３２ａ〜３２ｈの側面に接する。メモリゲート絶縁層３３は、上述したメモリゲート絶縁層２３と連続して一体に形成される。メモリゲート絶縁層３３は電荷蓄積層（ＳｉＮ）を含む。
【００４２】
柱状半導体層３４の一方の側面は、導電層３２ａ〜３２ｈと共にメモリゲート絶縁層３３を挟む。柱状半導体層３４は、導電層３２ａ〜３２ｈを貫通する。柱状半導体層３４は、半導体基板Ｂａに対して垂直方向に延びる。一対の柱状半導体層３４は、上述した半導体層２４と連続的に一体形成される。一対の柱状半導体層３４は、半導体層２４のカラム方向の端部近傍に整合する。柱状半導体層３４はポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４３】
内部絶縁層３５の一方の側面は、柱状半導体層３４の他方の側面に接する。内部絶縁層３５は、上述した内部絶縁層２５と連続して一体に形成される。内部絶縁層３５は酸化シリコン（ＳｉＯ２）にて構成される。
【００４４】
上記バックゲート層２０、及びメモリ層３０において、一対の柱状半導体層３４、及びその下端を連結する半導体層２４は、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層３４Ａを構成する。メモリ半導体層３４Ａは、ロウ方向からみてＵ字状に形成される。
【００４５】
上記メモリ層３０の構成を換言すると、導電層３２ａ〜３２ｈは、メモリゲート絶縁層３３を介して柱状半導体層３４の側面を取り囲む。
【００４６】
選択トランジスタ層４０は、図５に示すように、絶縁層４１、ソース側導電層４２ａ、ドレイン側導電層４２ｂ、及び絶縁層４３を有する。絶縁層４１は、絶縁層３１Ａの上に形成される。ソース側導電層４２ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層４２ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。なお、以下においてソース側導電層４２ａ及びドレイン側導電層４２ｂを区別しない場合、それらを導電層４２と総称する。
【００４７】
ソース側導電層４２ａ、及びドレイン側導電層４２ｂは、絶縁層４１の上に形成される。ソース側導電層４２ａは、メモリ半導体層３４Ａを構成する一方の柱状半導体層３４の上層に形成される。ドレイン側導電層４２ｂは、ソース側導電層４２ａと同層であって、メモリ半導体層３４Ａを構成する他方の柱状半導体層３４の上層に形成される。複数のソース側導電層４２ａ、及びドレイン側導電層４２ｂは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層４２ａ、及びドレイン側導電層４２ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４８】
絶縁層４３は、ソース側導電層４２ａ、及びドレイン側導電層４２ｂを覆う。絶縁層４３は酸化シリコン（ＳｉＯ２）にて構成される。
【００４９】
選択トランジスタ層４０は、図５に示すように、ソース側ゲート絶縁層４３ａ、ソース側柱状半導体層４４ａ、ドレイン側ゲート絶縁層４３ｂ、及びドレイン側柱状半導体層４４ｂを有する。ソース側柱状半導体層４４ａはソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層４４ｂはドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００５０】
ソース側ゲート絶縁層４３ａはソース側導電層４２ａの側面に接する。ソース側ゲート絶縁層４３ａは酸化シリコン（ＳｉＯ２）にて構成される。
【００５１】
ソース側柱状半導体層４４ａは、ソース側導電層４２ａと共にソース側ゲート絶縁層４３ａを挟む。ソース側柱状半導体層４４ａはソース側導電層４２ａを貫通する。ソース側柱状半導体層４４ａは、一対の柱状半導体層３４の一方の上面に接続され、半導体基板Ｂａに対して垂直方向に延びる柱状に形成される。ソース側柱状半導体層４４ａはポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００５２】
ドレイン側ゲート絶縁層４３ｂはドレイン側導電層４２ｂの側面に接する。ドレイン側ゲート絶縁層４３ｂは酸化シリコン（ＳｉＯ２）にて構成される。
【００５３】
ドレイン側柱状半導体層４４ｂは、ドレイン側導電層４２ｂと共にドレイン側ゲート絶縁層４３ｂを挟む。ドレイン側柱状半導体層４４ｂはドレイン側導電層４２ｂを貫通する。ドレイン側柱状半導体層４４ｂは、一対の柱状半導体層３４の一方の上面に接続され、半導体基板Ｂａに対して垂直方向に延びる柱状に形成される。ドレイン側柱状半導体層４４ｂはポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００５４】
上記選択トランジスタ層４０の構成を換言すると、ソース側導電層４２ａは、ソース側ゲート絶縁層４３ａを介してソース側柱状半導体層４４ａの側面を取り囲む。ドレイン側導電層４２ｂは、ドレイン側ゲート絶縁層４３ｂを介してドレイン側柱状半導体層４４ｂの側面を取り囲む。
【００５５】
配線層５０は、ソース線層５１、ビット線層５２、プラグ層５３、及び絶縁層５４を有する。ソース線層５１はソース線ＳＬとして機能する。ビット線層５２はビット線ＢＬとして機能する。
【００５６】
ソース線層５１は、ソース側柱状半導体層４４ａの上面に接し、ロウ方向に延びる。ビット線層５２は、プラグ層５３を介してドレイン側柱状半導体層４４ｂの上面に接し、カラム方向に延びる。ソース線層５１、ビット線層５２、及びプラグ層５３はタングステン等の金属にて構成される。
【００５７】
絶縁層５４は、ソース線層５１、ビット線層５２、及びプラグ層５３を覆う。絶縁層５４は酸化シリコン（ＳｉＯ２）にて構成される。
【００５８】
次に、図６を参照して、階段コンタクト部１３、及び周辺回路領域１４について具体的に説明する。図６（ａ）は階段コンタクト部１３の断面図を示し、図６（ｂ）は周辺回路領域１４の断面図を示す。
【００５９】
階段コンタクト部１３は、メモリセル領域１２の終端に形成される。図６（ａ）に示すように、階段コンタクト部１３において、絶縁層３１ａ〜３１ｈ、３１Ａ、導電層３２ａ〜３２ｈ、及び導電層４２は、そのロウ方向の端部の位置が異なるように階段状に形成されている。
【００６０】
階段コンタクト部１３は、図６（ａ）に示すように、保護絶縁層６１Ａ、絶縁層６１Ｂ、及び柱状絶縁層６２を有する。
【００６１】
保護絶縁層６１Ａは、階段コンタクト部１３において、絶縁層３１ａ〜３１ｈ、３１Ａ、導電層３２ａ〜３２ｈ、及び導電層４２のロウ方向の端部を覆う。保護絶縁層６１Ａは窒化シリコン（ＳｉＮ）にて構成される。
【００６２】
絶縁層６１Ｂは、保護絶縁層６１Ａを覆い、導電層４２の上面まで形成される。絶縁層６１Ｂは酸化シリコン（ＳｉＯ２）にて構成される。
【００６３】
柱状絶縁層６２は、半導体基板Ｂａに対して垂直方向に延びて導電層３２ａ〜３２ｈ、及び導電層２２を貫通する。柱状絶縁層６２は、ロウ方向及びカラム方向にマトリクス状に配列される。柱状絶縁層６２は窒化シリコン（ＳｉＮ）にて構成される。
【００６４】
階段コンタクト部１３は、図６（ａ）に示すように、コンタクト６３Ａ〜６３Ｃ、及び配線６４Ａ〜６４Ｃを有する。
【００６５】
コンタクト６３Ａは、各々、導電層２２、導電層３２ａ〜３２ｈ、ソース側導電層４２ａ（ドレイン側導電層４２ｂ）の上面に接して積層方向に延びる。なお、図６は、導電層３２ａ、３２ｃ〜３２ｈに接するコンタクト６３Ａを省略している。
【００６６】
配線６４Ａは、コンタクト６３Ａの上面に接してカラム方向に延びる。コンタクト６３Ｂは、配線６４Ａの上面に接して積層方向に延びる。配線６４Ｂは、コンタクト６３Ｂの上面に接してカラム方向に延びる。コンタクト６３Ｃは、配線６４Ｂの上面に接して積層方向に延びる。配線６４Ｃは、コンタクト６３Ｃの上面に接してロウ方向に延びる。コンタクト６３Ａ〜６３Ｃ、及び配線６４Ａ〜６４Ｃはタングステン等の金属にて構成される。
【００６７】
周辺回路領域１４はメモリセル領域１２（階段コンタクト部１３）と離間して形成される。周辺回路領域１４においては、半導体基板Ｂａ上に周辺回路に用いられるトランジスタが形成される（図示略）。図６（ｂ）に示すように、周辺回路領域１４は、絶縁層２１及び導電層２２を有する。絶縁層２１は、メモリ領域１２から連続して一体に形成される。周辺回路領域１４内の導電層２２は、メモリセル領域１２内の導電層２２と同層に位置する。導電層２２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００６８】
周辺回路領域１４は、図６（ｂ）に示すように、交互に積層された導電層１３１ａ〜１３１ｈ、導電層３２ａ〜３２ｈを有する。周辺回路領域１４内の導電層１３１ａ〜１３１ｈは、メモリセル領域１２内の絶縁層３１ａ〜３１ｈと同層に位置する。周辺回路領域１４の導電層３２ａ〜３２ｈは、メモリセル領域１２内の導電層３２ａ〜３２ｈと同層に位置する。導電層１３１ａ〜１３１ｈはアモルファスシリコンにて構成される。導電層３２ａ〜３２ｈはポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。アモルファスシリコンのエッチングレートは、ポリシリコンのエッチングレートよりも大きい。
【００６９】
周辺回路領域１４は、図６（ｂ）に示すように、絶縁層３１Ａ、４１を有する。周辺回路領域１４内の絶縁層３１Ａ、４１は、メモリセル領域１２内の絶縁層３１Ａ、４１と同層に位置する。絶縁層３１Ａ、４１は酸化シリコン（ＳｉＯ２）にて構成される。
【００７０】
周辺回路領域１４は、図６（ｂ）に示すように、導電層４２を有する。周辺回路領域１４内の導電層４２は、メモリセル領域１２内の導電層４２と同層に位置する。導電層４２はポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００７１】
周辺回路領域１４において、図６（ｂ）に示すように、導電層２２、３２ａ〜３２ｈ、１３１ａ〜１３１ｈ、４２及び絶縁層３１Ａ、４１は、トレンチＴ５により分断される。したがって、導電層２２、３２ａ〜３２ｈ、１３１ａ〜１３１ｈ、４２及び絶縁層３１Ａ、４１のロウ方向の端部はトレンチＴ５の内壁に沿って揃う。トレンチＴ５は、半導体基板Ｂａに設けられるトランジスタ上に形成される。
【００７２】
周辺回路領域１４は、図６（ｂ）に示すように、保護絶縁層７１、及び絶縁層７２を有する。保護絶縁層７１は、トレンチＴ５の内壁を覆う。保護絶縁層７１は窒化シリコン（ＳｉＮ）にて構成される。絶縁層７２は、保護絶縁層７１を覆い、トレンチＴ５を埋める。絶縁層７２は酸化シリコン（ＳｉＯ２）にて構成される。
【００７３】
周辺回路領域１４は、図６（ｂ）に示すように、コンタクト７３Ａ〜７３Ｃ、及び配線７４Ａ〜７４Ｃを有する。
【００７４】
コンタクト７３Ａは、半導体基板Ｂａの上面に接して積層方向に延びる。コンタクト７３Ａは、絶縁層７２及び保護絶縁層７１を貫通する。なお、コンタクト７３Ａの接する半導体基板Ｂａ上には、トランジスタの拡散層（ソース／ドレイン）が形成される（図示略）。
【００７５】
配線７４Ａは、コンタクト７３Ａの上面に接してカラム方向に延びる。コンタクト７３Ｂは、配線７４Ａの上面に接して積層方向に延びる。配線７４Ｂは、コンタクト７３Ｂの上面に接してカラム方向に延びる。コンタクト７３Ｃは、配線７４Ｂの上面に接して積層方向に延びる。配線７４Ｃは、コンタクト７３Ｃの上面に接してカラム方向に延びる。コンタクト７３Ａ〜７３Ｃ、及び配線７４Ａ〜７４Ｃはタングステン等の金属にて構成される。
【００７６】
次に、図７を参照して、キャパシタ領域１５の具体的構成について説明する。図７は、キャパシタ領域１５を示す斜視図である。キャパシタ領域１５は、周辺回路領域１４の一部に設けられる。キャパシタ領域１５は容量素子を構成する。この容量素子は、例えば昇圧回路等に用いられ得る。
【００７７】
キャパシタ領域１５は、図７に示すように、周辺回路領域１４と同様に積層された層を有する。すなわち、キャパシタ領域１５は、絶縁層２１、導電層２２、導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈを有する。
【００７８】
キャパシタ領域１５において、導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈは、ロウ方向に対向する一対の櫛歯状に分断され、それらは一対の櫛歯部２１０を構成する。一対の櫛歯部２１０の間には、素子分離絶縁膜８１が形成される。すなわち、素子分離絶縁膜８１は、絶縁層２１、導電層２２、導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈを半導体基板Ｂａと平行な方向に分断するように形成される。素子分離絶縁膜８１は、酸化シリコン（ＳｉＯ２）又は窒化シリコン（ＳｉＮ）にて構成される。
【００７９】
なお、キャパシタ領域１５内の導電層１３１ａ〜１３１ｈは、メモリセル領域１２内の絶縁層３１ａ〜３１ｈと同層に位置する。導電層１３１ａ〜１３１ｈは、導電層３２ａ〜３２ｈと交互に積層される。また、キャパシタ領域１５内の導電層３２ａ〜３２ｈは、メモリセル領域１２内の導電層３２ａ〜３２ｈと同層に位置する。
【００８０】
上記構造により、一対の櫛歯部２１０（導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈ）は、容量素子として機能する。櫛歯部２１０のそれぞれは、容量素子の電極として機能する。素子分離絶縁膜８１は、容量素子の電極間誘電膜として機能する。
【００８１】
また、キャパシタ領域１５は、図７に示すように、コンタクト８２を有する。コンタクト８２は、導電層３２ｈの上面に接して積層方向に延びる。コンタクト８２はタングステン等の金属にて構成される。
【００８２】
櫛歯部２１０は、カラム方向に延びる第１直線部２１１、及び第１直線部２１１からロウ方向に延びる複数の第２直線部２１２を有する。第２直線部２１１は、カラム方向に長さＬの幅を有し、カラム方向に長さ３Ｌの間隔で配置される。すなわち、一対の櫛歯部２１０において、第２直線部２１１は、カラム方向に長さＬの間隔をもって配置される。
【００８３】
以上のように、キャパシタ領域１５において、キャパシタの電極として働く導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈは積層方向に広がる。したがって、第１の実施の形態は、容量素子が占有する回路面積の増大を抑制できる。また、第１の実施の形態は、導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈの積層数にしたがってキャパシタの電極の対向面積を増大できる。
【００８４】
ここで、例えば、導電層３２ａ〜３２ｈの間に絶縁層を設け、上下に隣接する導電層３２ａ〜３２ｈによりキャパシタの一対の電極を構成する比較例も考えられる。しかしながら、この比較例においては、各導電層３２ａ〜３２ｈに対してコンタクト８２が必要となる。これに対して、本実施の形態は、導電層３２ｈの上面にのみコンタクト８２を設ければ良い。したがって、本実施の形態は、比較例よりもコンタクト８２の数を削減できる。
【００８５】
［製造工程］
次に、図８〜図１９を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の製造工程について説明する。
【００８６】
図８に示すように、先ず、半導体基板Ｂａ上に、酸化シリコン及びポリシリコンを積層させ、絶縁層２１及び導電層２２が形成される。次に、メモリセル領域１２において、導電層２２をエッチバックし、マトリクス状に複数のバックゲートホールＨ１が形成される。そして、それらバックゲートホールＨ１に犠牲層９１が埋め込まれる。例えば、犠牲層９１は窒化シリコンにて構成される。
【００８７】
続いて、図８に示すように、アモルファスシリコン及びポリシリコンを交互に堆積させ、導電層２２上に導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈが交互に形成される。そして、導電層３２ｈ上に酸化シリコンを堆積させ、絶縁層３１Ａが形成される。
【００８８】
次に、図９に示すように、メモリセル領域１２及びキャパシタ領域１５のそれぞれにおいて、導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈ及び絶縁層３１Ａを櫛歯状に分断するトレンチＴ１、Ｔ２が形成される。そして、トレンチＴ１を窒化シリコンにて埋め、柱状絶縁層３１Ｂが形成される。同様に、トレンチＴ２を窒化シリコンにて埋め、素子分離絶縁膜８１Ａが形成される。また、階段コンタクト部１３において、トレンチＴ３が形成される。トレンチＴ３は、導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈ及び絶縁層３１ＡをメモリブロックＭＢ毎に分断する。そして、トレンチＴ３を窒化シリコンにて埋め、柱状絶縁層９２が形成される。
【００８９】
続いて、図１０に示すように、階段コンタクト部１３において、導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈ、及び絶縁層３１Ａを貫通するトレンチＴ４が形成される。
【００９０】
次に、図１１に示すように、階段コンタクト部１３において、トレンチＴ４を介してウェットエッチングを行う。このウェットエッチングにおいて、導電層１３１ａ〜１３１ｈを構成するアモルファスシリコンは、導電層３２ａ〜３２ｈを構成するポリシリコンよりも高いエッチングレートを有する。これにより、階段コンタクト部１３において、導電層１３１ａ〜１３１ｈが除去される一方、導電層３２ａ〜３２ｈは残存する。したがって、導電層３２ａ〜３２ｈの間に空隙Ａｇ１が形成される。また、上記ウェットエッチングにおいて、導電層１３１ａ〜１３１ｈを構成するアモルファスシリコンは、柱状絶縁層９２を構成する窒化シリコンよりも高いエッチングレートを有する。これにより、柱状絶縁層９２はウェットエッチング後も残存する。柱状絶縁層９２は、導電層３２ａ〜３２ｈを支持する支柱として機能する。
【００９１】
続いて、図１２に示すように、階段コンタクト部１３において、空隙Ａｇ１内に酸化シリコン（ＳｉＯ２）を堆積させ、絶縁層３１ａ〜３１ｈが形成される。酸化シリコン（ＳｉＯ２）は、例えばＣＶＤにより堆積させる。また、トレンチＴ４を窒化シリコンにて埋め、柱状絶縁層６２が形成される。そして、導電層３２ｈの上に酸化シリコン、ポリシリコン及び酸化シリコンを積層させ、絶縁層４１、導電層４２及び絶縁層４３が形成される。
【００９２】
次に、図１３に示すように、メモリセル領域１２において、犠牲層９１のカラム方向の両端に整合する位置に、ホールＨ２が形成される。ホールＨ２は、導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈ、絶縁層３１Ａ、４１、導電層４２、及び絶縁層４３を貫通する。
【００９３】
続いて、図１４に示すように、メモリセル領域１２において、ホールＨ２を介してウェットエッチングを行う。このウェットエッチングにおいて、導電層１３１ａ〜１３１ｈを構成するアモルファスシリコンは、導電層３２ａ〜３２ｈを構成するポリシリコンよりも高いエッチングレートを有する。これにより、メモリセル領域１２において、導電層１３１ａ〜１３１ｈが除去される一方、導電層３２ａ〜３２ｈは残存する。したがって、導電層３２ａ〜３２ｈの間に空隙Ａｇ２が形成される。また、上記ウェットエッチングにおいて、導電層１３１ａ〜１３１ｈを構成するアモルファスシリコンは、柱状絶縁層３１Ｂを構成する窒化シリコンよりも高いエッチングレートを有する。これにより、柱状絶縁層３１Ｂはウェットエッチング後も残存する。柱状絶縁層３１Ｂは、導電層３２ａ〜３２ｈを支持する支柱として機能する。
【００９４】
次に、図１５に示すように、メモリセル領域１２において、空隙Ａｇ２内に酸化シリコンを堆積させ、絶縁層３１ａ〜３１ｈが形成される。酸化シリコンは、例えば、ＣＶＤにより形成される。また、ホールＨ２を介してウェットエッチングを行い、犠牲層９１を除去する。そして、ホールＨ１、Ｈ２の側面に、酸化シリコン、窒化シリコン、酸化シリコン、及びポリシリコンを順次積層させる。これにより、ホールＨ２内に、メモリストリングＭＳ（メモリゲート絶縁層２３、３３、メモリ半導体層３４Ａ、内部絶縁層２５、３５、ソース側ゲート絶縁層４３ａ、ソース側柱状半導体層４４ａ、ドレイン側ゲート絶縁層４３ｂ、及びドレイン側柱状半導体層４４ｂ）が形成される。
【００９５】
続いて、図１６に示すように、階段コンタクト部１３において、導電層３２ａ〜３２ｈのロウ方向の端部は、階段状に加工される。これに伴い、柱状絶縁層９２は除去される。また、キャパシタ領域１５において、絶縁層４１、導電層４２、及び絶縁層４３は除去される。
【００９６】
次に、図１７に示すように、メモリセル領域１２、階段コンタクト部１３、周辺回路領域１４、及びキャパシタ領域１５を覆うように窒化シリコンが堆積され、保護絶縁層６１Ａが形成される。そして、周辺回路領域１４において、導電層２２、１３１ａ〜１３１ｈ、３２ａ〜３２ｈ、絶縁層３１Ａ、４１、導電層４２、及び絶縁層４３を貫通するトレンチＴ５が形成される。また、キャパシタ領域１５において、導電層１３１ｂ〜１３１ｈ、３２ａ〜３２ｈ、絶縁層３１Ａ、３１Ｂを櫛歯状に分断するトレンチＴ６が形成される。
【００９７】
続いて、図１８に示すように、周辺回路領域１４において、トレンチＴ５内に窒化シリコンを堆積させ、保護絶縁層７１が形成される。そして、階段コンタクト部１３、周辺回路領域１４及びキャパシタ領域１５において、酸化シリコンを堆積させる。これにより、階段コンタクト部１３において、保護絶縁層６１Ａを覆う絶縁層６１Ｂが形成される。周辺回路領域１４において、トレンチＴ５を埋める絶縁層７２が形成される。キャパシタ領域１５において、トレンチＴ６を埋める素子分離絶縁膜８１Ｂが形成される。
【００９８】
ここで、上記図１７のキャパシタ領域１５において、素子分離絶縁膜８１Ｂが形成される前に、トレンチＴ６を介して導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈの側面をシリサイド化（低抵抗化）し、それらの抵抗値を下げてもよい。ここで、シリサイド化は熱処理を伴うため、導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈは膨張する。そこで、本実施の形態においては、上記製造工程のように素子分離絶縁膜８１Ａ（トレンチＴ２）に面する導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈの側面に対してはシリサイド化を行なわず、素子分離絶縁膜８１Ｂ（トレンチＴ６）に面する導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈの側面に対してのみシリサイド化を行なう。これにより、本実施の形態は、導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈの膨張を抑制する。
【００９９】
次に、図１９に示すように、メモリセル領域１２において、導電層４２が分断され、ソース側導電層４２ａ及びドレイン側導電層４２ｂが形成される。この後、酸化シリコンを堆積させて絶縁層５４が形成される。そして、メモリセル領域１２、階段コンタクト部１３、周辺回路領域１４及びキャパシタ領域１５において、各導電層の上面に接し積層方向に延びるコンタクト６３、７３、８２が形成される。
【０１００】
上記図８〜１９に示す工程により、第１の実施の形態に係る不揮発性半導体記憶装置は製造される。キャパシタ領域１５において容量素子として機能する層は、メモリセル領域１２内の層と同じ工程で積層される。よって、第１の実施の形態は製造工程数を削減できる。
【０１０１】
［第２の実施の形態］
次に、図２０を参照して、第２の実施の形態について説明する。第２の実施の形態に係る櫛歯部２１０において、図２０に示すように、第２直線部２１２は、カラム方向に長さＬの幅を有し、カラム方向に長さ７Ｌの間隔で配置される。すなわち、一対の櫛歯部２１０において、第２直線部２１１は、カラム方向に長さ３Ｌの間隔をもって配置される。したがって、第２の実施の形態は、第１の実施の形態よりも大きい間隔を空けて一対の櫛歯部２１０を配置するため、第１の実施の形態よりも高い耐圧を有する。
【０１０２】
［第３の実施の形態］
次に、図２１を参照して、第３の実施の形態について説明する。第３の実施の形態においては、キャパシタ領域１５内の一対の櫛歯部２１０の間に素子分離絶縁膜８１を介してフローティング部２２０が設けられる。なお、フローティング部２２０は、櫛歯部２１０と同様に、導電層１３１ａ〜１３１ｈ、３２ａ〜３２ｈにて構成される。このフローティング部２２０により、第３の実施の形態は、第１の実施の形態よりも高い耐圧を有する。
【０１０３】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０４】
ＭＳ…メモリストリング、  ＭＴｒ１〜１６…メモリセル、  ＢＴｒ…バックゲートトランジスタ、  ＳＳＴｒ…ソース側選択トランジスタ、  ＳＤＴｒ…ドレイン側選択トランジスタ、  ＷＬ１〜１６…ワード線、  ＢＧ…バックゲート線、  ＳＧＳ…ソース側選択ゲート線、  ＳＧＤ…ドレイン側選択ゲート線、  ＳＬ…ソース線、  ＢＬ…ビット線。
【図１】
2013102008.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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