(57)【要約】【課題】撮像部で得られた撮像信号を画素データとして複数のシリアル信号線を介して出力する撮像信号出力回路を有する固体撮像装置において、装置内で発生する瞬間的な消費電流を抑制して、画像ノイズを低減する固体撮像装置を提供する。【解決手段】実施形態によれば、CMOSセンサ１は、撮像部１１で得られた画素毎の撮像信号のデジタル信号を、画素データとして、複数のシリアル信号線を介して出力する撮像信号処理部１２と、タイミング調整回路１３と、通信インターフェース１４、１５を有する。タイミング調整回路１３は、複数のシリアル信号線を介して撮像信号処理部１２からの複数の画素データを入力して、時間的な出力タイミングが互いに異なるように、かつ複数の画素データの出力タイミングが所定のタイミング範囲内に入るように、調整して複数の画素データを出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の画素からなる画素領域を含み、被写体からの光を受けて光電変換して、前記被写体を撮像する撮像部と、
前記撮像部で得られた画素毎の撮像信号のデジタル信号を、画素データとして、複数のシリアル信号線を介して出力する撮像信号出力部と、
前記複数のシリアル信号線を介して、前記撮像信号出力部からの複数の画素データを入力して、時間的な出力タイミングが互いに異なるように、かつ前記複数の画素データの前記出力タイミングが所定のタイミング範囲内に入るように、調整して前記複数の画素データを出力すると共に、前記複数の画素データの前記出力タイミングは固定であるタイミング調整部と、
前記タイミング調整部から出力された前記画素データを、所定の形式で出力する出力インターフェース部と、
を有する固体撮像装置。
【請求項２】
複数の画素からなる画素領域を含み、被写体からの光を受けて光電変換して、前記被写体を撮像する撮像部と、
前記撮像部で得られた画素毎の撮像信号のデジタル信号を、画素データとして、複数のシリアル信号線を介して出力する撮像信号出力部と、
前記複数のシリアル信号線を介して、前記撮像信号出力部からの複数の画素データを入力して、時間的な出力タイミングが互いに異なるように調整して出力するタイミング調整部と、
前記タイミング調整部から出力された前記画素データを、所定の形式で出力する出力インターフェース部と、
を有する固体撮像装置。
【請求項３】
前記タイミング調整部は、前記複数の画素データの前記出力タイミングが所定のタイミング範囲内に入るように、前記複数の画素データの前記出力タイミングを調整する請求項２に記載の固体撮像装置。
【請求項４】
前記タイミング調整部から出力される前記複数の画素データの前記出力タイミングは、可変である請求項２又は３に記載の固体撮像装置。
【請求項５】
前記タイミング調整部は、前記複数の画素データを、複数の出力信号線から前記出力インターフェース回路へ出力する請求項２から４のいずれか１つに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
従来より、固体撮像装置が広い分野で利用されている。例えば、固体撮像装置であるCMOSセンサには、１チップの半導体装置上に形成され、マイクロレンズ及びカラーフィルタを介して受光した被写体からの光を光電変換し、得られたアナログ信号をデジタル信号に変換して、そのデジタル信号をシリアル出力するものがある。
【０００３】
近年は、固体撮像装置の高画素化が進み、今後も更なる高画素化が進むと予想される。さらに、固体撮像装置内では、生成された画素データが、例えば１レーンでの出力だけでなく、２レーン、３レーン等の複数レーンで出力されるものもある。
【０００４】
固体撮像装置を含む１チップの半導体装置内で生成されたデジタルの画素データが、複数のシリアル信号線上に同時に出力されると、そのチップ内で瞬間的に同時に大量の電力が消費されて、画像にノイズが発生してしまうという問題がある。
【０００５】
例えば、チップ内で生成された撮像信号の画素データが、例えば全てHIGHレベルで、複数の信号線に同時に出力されると、チップ内では部分的に大きな電力が消費される。その部分的な大きな電力消費は、チップのグラントレベルの変動を生じ、信号レベルの小さい撮像信号のアナログレベルが変化したり、画素データの値が０から１へ、あるいは１〜０へ変わってしまうようなことが発生し、結果として、得られた画像中にノイズが含まれてしまう、という問題がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】アシュラフ・タクラ、ジョージ・ブロックルハースト著、「携帯電話内部の高速データ転送、次の主役は「ＭＩＰＩ−ＰＨＹ」−広範なアプリケーションを見据えた多芸多才の標準規格」、インターネット＜ＵＲＬ：http://www.kumikomi.net/archives/2010/10/ep31mipi.php＞
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、実施形態は、撮像部で得られた撮像信号を画素データとして複数のシリアル信号線を介して出力する撮像信号出力回路を有する固体撮像装置において、装置内で発生する瞬間的な消費電流を抑制して、画像ノイズを低減する固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態によれば、複数の画素からなる画素領域を含み、被写体からの光を受けて光電変換して、前記被写体を撮像する撮像部と、前記撮像部で得られた画素毎の撮像信号のデジタル信号を、画素データとして、複数のシリアル信号線を介して出力する撮像信号出力部と、前記複数のシリアル信号線を介して、前記撮像信号出力部からの複数の画素データを入力して、時間的な出力タイミングが互いに異なるように調整して出力するタイミング調整部と、前記タイミング調整部から出力された前記画素データを、所定の形式で出力する出力インターフェース部と、を有する固体撮像装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係わるCMOSセンサのブロック図である。
【図２】第１の実施形態に係わるイメージエリアの画素の配列構成を説明するための図である。
【図３】第１の実施形態に係わる、イメージエリアから読み出されるラインデータを概略的に説明するための図である。構成を示すブロック図である。
【図４】第１の実施形態に係わるタイミング調整回路１３の例を示す回路図である。
【図５】第１の実施形態に係わる、４つのレーンの画素信号の出力波形を示すタイミング図である。
【図６】第２の実施形態に係わるタイミング調整回路１３Ａの例を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態を説明する。  
（第１の実施形態）
（構成）
図１は、本実施形態に係わるCMOSセンサのブロック図である。図１では、本実施形態に関連するブロックのみが示されている。
【００１１】
図１において、固体撮像装置であるCMOSセンサ１は、１チップの半導体装置である。CMOSセンサ１は、撮像部１１、撮像信号処理回路１２、タイミング調整回路１３、通信インターフェース（通信I/F）１４，１５、レギュレータ１６、フェーズロックループ回路（以下、PLLという）１７、タイミングジェネレータ（以下、TGという）１８、リセットコントロール回路１９、及びCPUインターフェース回路２０を含む（例えば、I2C等）。すなわち、撮像部１１、撮像信号処理回路１２、タイミング調整回路１３、及び通信インターフェース１４，１５は、１チップの半導体装置に搭載すなわち１チップ半導体装置上に形成されている。
【００１２】
本実施形態では１チップの半導体装置として説明を行うが、これに限られない。例えば、撮像部１１を独立したチップとして形成し、信号処理回路等のロジック回路を別チップとして設け、これらのチップを積層した半導体装置にも本実施形態が適用可能であり、同様の効果を得られることができる。
【００１３】
撮像部１１は、被写体からの光を受ける、イメージエリアである画素領域を有する。画素領域は、複数の画素からなり、撮像部１１は、画素領域において、被写体からの光を受けて光電変換して、被写体を撮像する。図２は、イメージエリアの画素の配列構成を説明するための図である。図３は、イメージエリアから読み出されるラインデータを概略的に説明するための図である。
【００１４】
図２に示すように、イメージエリアIAの画素配列は、例えばベイヤ配列である。イメージエリアIAの各ラインが、１行目から、図３のY方向に順番に読み出され、その読み出されたライン毎の撮像信号は、画素領域近傍のレジスタRSTに格納される。レジスタRSTに格納されたラインデータは、図３のX方向に読み出され、撮像信号処理回路１２へ出力される。
【００１５】
撮像信号処理回路１２は、撮像部１１からのアナログの撮像信号に対して、相関二重サンプリング処理、アナログデジタル変換処理等を行って、デジタルの画素データを出力する回路である。ここでは、撮像信号処理回路１２は、通信インターフェース１４及び１５の出力レーン数に対応して、４ライン分の画素データを纏めて、かつ各ラインをシリアル信号で、タイミング調整回路１３へ出力する。すなわち、撮像信号処理回路１２は、撮像部１１で得られた画素毎の撮像信号のデジタル信号を、画素データとして、複数のシリアル信号線を介して出力する撮像信号出力部を構成する。ここでは、撮像信号処理回路１２は、４レーン分の画素データを同時に出力し、各レーンの画素データは、シリアル信号で出力される。
【００１６】
図２に示すように、最初の４行分であるLL1の画素データが同時に出力され、次に、次の４行分であるLL2の画素データが同時に出力される、というようにして、４レーン同時出力が順番に行われる。
【００１７】
なお、ここでは、撮像信号処理回路１２は、ベイヤ配列のイメージエリアIAの画素データを、４ライン分を纏めて、順番に出力する出力パターンで画素データを出力しているが、イメージエリアIAの画素データを奇数ラインと偶数ラインに分けて、奇数ラインを４ライン分纏めて出力し、偶数ラインを４ライン分纏めて出力するなど、他の出力パターンで出力するようにしてもよい。さらに、同時出力のレーン数も、用途により４以外の６、７、８、９、１０、１１、１２、１３、１４-----２４レーンまたは、２４レーン以上等でもよい。また、今回画像データは、BGAのベイヤ配列でのデータラインについて述べているが、BGAのnon Bayer配列や、画像信号処理装置で、RGBから、YUV, YcbCr, YIQ、RGBW変換して出力する事もできる。
【００１８】
タイミング調整部１３は、撮像信号処理回路１２からの４レーン分の画素データを入力して、４レーンの画素データの出力タイミングを互いにずらして、互いに時間的にタイミングが異なるように調整して、２つの通信インターフェース１４，１５へ出力する。
【００１９】
図４は、タイミング調整回路１３の例を示す回路図である。タイミング調整回路１３は、４レーンに対応する信号線L1,L2,L3,L4を介して、撮像信号処理回路１２からの画素データS1〜S4を入力し、４ライン分の画素データの出力タイミングを互いにずらすための遅延素子としての複数のバッファ回路２１を有している。
【００２０】
このタイミング調整回路１３は、複数のシリアル信号線を介して、撮像信号処理回路１２からの複数の画素データを入力して、時間的な出力タイミングを、互いに異なるように調整して出力するタイミング調整部を構成する。ここでは、タイミング調整回路１３は、入力４レーンを出力４レーンで出力する回路であり、図４の場合、１番目のレーン（以下、レーン１という）の画素データS1が流れる信号線L1には、１つのバッファ回路２１が設けられている。２番目のレーン（以下、レーン２という）の画素データS2が流れる信号線L2には、２つのバッファ回路２１が設けられている。３番目のレーン（以下、レーン３という）の画素データS3が流れる信号線L3には、３つのバッファ回路２１が設けられている。４番目のレーン（以下、レーン４という）の画素データS4が流れる信号線L4には、１つのバッファ回路２１も設けられていない。１つのバッファ回路２１の遅延量は、例えば、数ナノ秒である。  
なお、ここでは、遅延素子としてバッファ回路２１を用いているが、遅延素子としては、インバータ回路等の他の遅延回路でもよい。
【００２１】
すなわち、タイミング調整回路１３は、複数の画素データを、複数の出力信号線から出力インターフェース回路である通信インターフェース１４，１５へ出力する回路である。図４に示すように、画素データは、タイミング調整回路１３から複数の出力信号線OL1〜OL4を介して出力される。ここでは、複数の出力信号線OL1〜OL4の数は、複数のシリアル信号線である信号線L1,L2,L3,L4の数と等しいが、異なっていてもよい。
【００２２】
そして、タイミング調整回路１３は、１以上のバッファ回路２１を含み、バッファ回路２１の数に応じて、画素データの出力タイミングを互いに異ならせている。
【００２３】
通信インターフェース１４，１５は、CMOSセンサ１の外部へ画素データを所定の形式で出力する回路である。具体的には、通信インターフェース１４，１５は、タイミング調整回路１３から出力された画素データを、所定の形式で出力する出力インターフェース部である。通信インターフェース１４と１５には、それぞれ選択信号SEL1,SEL2が入力され、例えば選択信号がHIGHレベル（以下、Hレベルと略す）のときに、そのインターフェースが有効となり、画素データを出力する。選択信号は、外部のCPUからCPUインターフェース回路２０を介して入力される。よって、例えば、CPUからの選択信号SEL1がHレベルのとき、通信インターフェース１４が有効となって画素データを出力する。
【００２４】
２つの通信インターフェース１４，１５がCMOSセンサ１内に設けられているのは、２つの種類の通信に対応可能にするためである。通信インターフェース１４，１５は、例えば、ＣＣＰ２，ＣＳＩ２，ＣＳＩ−３，Ｍ−ＰＨＹ（ＭＩＰＩ）等の高速シリアルインターフェースである。用途によっては、２つの通信インターフェース１４，１５が共に同じ種類のインターフェース（例えば、ＣＣＰ２，ＣＳＩ２，CSI-3, Ｍ−ＰＨＹ（ＭＩＰＩ））であってもよい。この場合、８つのレーンでは、同じ形式の信号が出力される。また、用途によっては、各通信インターフェースは、６レーン以上、例えば、８，９，１０，１１，１２，・・・、２４等でもあってもよい。
【００２５】
ここでは、通信インターフェース１４，１５のそれぞれは、４レーン出力を有している。具体的には、通信インターフェース１４は、１つのクロック信号CLK1と、４つのデータ信号DA1からDA4を出力し、通信インターフェース１５は、１つのクロック信号CLK2と、４つのデータ信号DA5からDA8を出力する。クロック信号CLK1、CLK2、データ信号DA1からDA8は、それぞれの差動信号であるため、PとNの２つの信号から構成されている。
【００２６】
なお、ここでは、２つの通信インターフェース１４，１５があるが、３つ以上あってもよい。  
また、CMOSセンサ１には、外部から基準電圧VDDが入力されており、CMOSセンサ１内の各回路へ基準電圧VDDが供給されている。  
そして、レギュレータ１６は、外部からの基準電圧VDDを入力して、安定した電源を、CMOSセンサ１内の撮像部１１へ供給する。
【００２７】
PLL１７は、外部からのクロックCLKを入力して、CMOSセンサ１内部で使用される基準クロックのための信号を生成して、TG１８へ出力する。TG１８は、PLL１７からの信号を受けて、CMOSセンサ１内で必要な各種のタイミング信号を生成し、各種回路へ供給する。  
リセットコントロール回路１９は、チップ内の撮像信号及び画素データのリセットを行う回路である。
【００２８】
CPUインターフェース回路２０は、外部の中央処理装置（以下、CPUという）からのコマンド及びデータを受信するインターフェースである。  
CMOSセンサ１は、携帯電話、デジタルカメラなどに搭載されて、携帯電話などのCPUからの指示の下で、被写体画像の画素データを出力するように、制御される。CPUインターフェース回路２０は、CPUからの制御のためのコマンド及びデータを受信して、受信したコマンド等に基づいて、CMOSセンサ１内の各種回路に対する制御信号を出力する。
【００２９】
（作用）
上述したCMOSセンサ１の動作を説明する。  
外部のCPUの制御の下、CMOSセンサ１が動作する。イメージエリアIAの撮像信号は、撮像信号処理回路１２で所定の信号処理がされ、信号処理されて生成された画素データは、４ライン毎に纏められ、撮像信号処理回路１２から、４レーンの画素データS1〜S4が出力される。
【００３０】
タイミング調整回路１３は、各レーンにおける遅延素子の数あるいは有無によって、入力された４レーンの画素データS1〜S4を、出力タイミングが異なるように互いにずらして出力する。
【００３１】
図４に示すように、４レーンの画素データS1〜S4の出力タイミングが互いに異なるようにするために、タイミング調整回路１３には、６つのバッファ回路２１が設けられている。
【００３２】
図５は、４つのレーンの画素信号の出力波形を示すタイミング図である。タイミング調整回路１３は、レーン１の画素データS1を、１つのバッファ回路２１による遅延量d1だけ遅らせて、レーン１の画素データS1dとして出力信号線OL1に出力する。同様に、タイミング調整回路１３は、レーン２の画素データS2を、２つのバッファ回路２１による遅延量２×d1（＝2d1）だけ遅らせて、レーン２の画素データS2dとして出力信号線OL2に出力し、レーン３の画素データS3を、３つのバッファ回路２１による遅延量３×d1（＝3d1）だけ遅らせて、レーン３の画素データS3dとして出力信号線OL3に出力する。レーン４の画素データS4が流れる配線には、１つのバッファ回路２１も設けられていないので、レーン４の画素データS4は、遅延なく、出力信号線OL4に出力される。
【００３３】
図５に示すように、各画素データの１ビットデータがHレベルで、４つの画素データの出力タイミングがずれている。４つの画素データの遅延量は、各通信インターフェース１４，１５における所定のタイミング範囲内に入るように、設定される。
【００３４】
図５では、各通信インターフェース１４，１５が信号の立ち上がりで信号検出を行っており、かつそのクロックCLKの立ち上がり、立下り検出期間P内（クロックCLKを1Mkzの場合1000ns/2(L/H)/2 （すなわちL or Hの中央部分）=250ns以下）に、遅延無しの画素信号から最も大きく遅延した画素信号までの全画素信号が入るように、遅延素子であるバッファ回路２１の数は決定される。すなわち、タイミング調整回路１３は、複数の画素データの出力タイミングが所定のタイミング範囲内に入るように、複数の画素データの前記出力タイミングを調整する。例えば、クロックCLKが１MHｚで、データの出力期間が1000ns（ナノ秒）で、信号波形の立ち上がりと立ち下がりのタイミングでデータを確定させる場合、データの取込は、各500nsの間に行われるためには、データとクロックCLKのズレ量は、クロックCLKの立ち上がりと立ち下がりのタイミングがそれぞれの期間の半分まで許容される最大量である500/2（すなわち250ns）となる。すなわち、クロックCLKがF[Hz]の場合、1/(４F)[sec]までの各信号のズレ量の許容範囲となる。
【００３５】
各レーンには、複数の画素データが含まれ、各画素データは、複数のビットデータ（例えば８ビットデータ）である。例えば、４レーンの画素データが全てHレベルのビットデータのときであっても、４レーンの画素データは、出力タイミングがずれて異なっているので、４つの信号線L1〜L4の全てが同時にLレベルからHレベルに電位が変わるとき程の消費電流は、瞬間的に流れることはない。
【００３６】
従来であれば、複数のシリアル信号線で、例えばLレベルからHレベルに電位が変わるとき、そのときの大きな電力消費により、電源ラインのグラント電位が影響を受けて揺らいでしまうことがあったが、上述した実施の形態のタイミング調整回路１３によれば、複数のシリアル信号線からＨレベルの信号が同時に出力されることなく、互いに時間的なズレを持って出力されるので、電源ラインのグランド電位の揺れ等を生じさせることがない。
【００３７】
その結果、チップ内での部分的な大きな電力消費が無くなるので、チップのグラントレベルが変動することもなく、信号レベルの小さい撮像信号のアナログレベルが変化したり、画素データの値が０から１へ、あるいは１〜０へ変わってしまうようなこともないので、得られた画像中にノイズが含まれてしまう、ということがない。
【００３８】
以上のように、本実施形態によれば、撮像部で得られた撮像信号を画素データとして複数のシリアル信号線を介して出力する撮像信号出力回路を有する固体撮像装置において、装置内で発生する瞬間的な消費電流を抑制して、画像ノイズを低減する固体撮像装置を実現することができる。特に、今後は、レーン数のさらなる増加が予想されるので、画像ノイズの低減効果は大きいものである。
【００３９】
（第２の実施形態）
第１の実施形態では、タイミング調整回路において、各信号ラインの画素データの遅延量は固定、すなわちタイミング調整回路から出力される複数の画素データの出力タイミングは固定であるが、本実施形態では、タイミング調整回路における各信号ラインの画素データの遅延量、言い換えるとタイミング調整回路から出力される複数の画素データの出力タイミングは可変である。
【００４０】
第２の実施形態のCMOSセンサの構成は、図１に示した構成と同じであるので、第２の実施形態のCMOSセンサにおいて、第１の実施形態と同じ構成要素については、同じ符号を付して説明は省略し、異なる構成についてのみ説明する。
【００４１】
図６は、本実施形態のタイミング調整回路１３Ａの例を示す回路図である。タイミング調整回路１３Ａは、４レーンに対応する信号線L1,L2,L3,L4を介して、撮像信号処理回路１２からの画素データS1〜S4をそれぞれ入力し、４ライン分の画素データの出力タイミングを互いにずらすための複数の（ここでは４つの）遅延回路部３１A〜３１Dを有している。
【００４２】
遅延回路部３１Aには、画素データS1が信号線L1から入力される。遅延回路部３１Ａは、遅延素子部３２と、遅延量設定用のレジスタ３３と、選択部３４とを含む。信号線L1は、複数の信号線に、ここでは７つの信号線LL1〜LL7に分かれる。図６では、LL1〜LL7の７つの遅延量を選択できる一例が示されているが、選択できる数は７つに限定されない。２以上の複数の遅延量を設定、選択するようにしてもよい。
【００４３】
７つの信号線の１つの信号線LL1は、直接、選択部３４に接続される。他の信号線LL2〜LL7は、図６に示すように、それぞれ１から６つのバッファ回路２１を介して、選択部３４に接続される。具体的には、２番目の信号線LL2は、１つのバッファ回路２１を介して選択部３４に接続され、３番目の信号線LL3は、２つのバッファ回路２１を介して選択部３４に接続され、等々というように、６つの信号線LL2〜LL7は、１以上のバッファ回路２１を介して選択部３４に接続される。
【００４４】
選択部３４は、選択信号SD1により指定された７つの信号線の内の１つの出力を選択する回路である。レジスタ３３に、一つの信号線を指定する選択信号SD1が設定される。  
レジスタ３３は、選択信号SD1の入力端と、設定信号SS1の入力端を有し、設定信号SS1がHレベルになると、そのときの入力された選択信号SD1を保持して、出力する。選択信号SD1と設定信号SS1は、共に、外部のCPUからCPUインターフェース回路２０を介して入力される。例えば、レジスタ３３には、３ビットのデータが保持可能であり、その３ビットデータが、選択部３４に供給される。選択部３４は、入力された３ビットのデータにより指定された１つの信号線を選択して、出力信号線OL1に接続する。
【００４５】
他の遅延回路部３１B〜３１Dの構成も、遅延回路部３１Aと同様であり、それぞれに、選択信号SD2〜SD4と設定信号SS2〜SS4が入力される。
【００４６】
よって、例えば、レーン１〜４の遅延量を、それぞれ０（ゼロ）、2d1、4d1、6d1にしたいときは、CPUは、信号線LL1を選択する選択信号SD1を遅延回路部３１Aに出力し、信号線LL3を選択する選択信号SD２を遅延回路部３１Bに出力し、信号線LL5を選択する選択信号SD３を遅延回路部３１Cに出力し、信号線LL7を選択する選択信号SD４を遅延回路部３１Dに出力すると共に、設定信号SS1〜SS4を出力する。
【００４７】
すなわち、CPUからの選択信号を変更することによって、タイミング調整回路１３Ａは、レーン毎の遅延量、言い換えればレーン毎の画素信号の出力タイミング、を変更することができる。例えば、各通信インターフェースに応じて最適な遅延量が異なるときには、使用する通信インターフェースに応じた遅延量を設定することができる。
【００４８】
第１の実施形態と同様に、遅延量は、タイミング調整回路１３Ａにおいて、複数の画素データの出力タイミングが所定のタイミング範囲内に入るように、決定される。例えば、クロックCLKが１MHｚで、データの出力期間が1000ns（ナノ秒）で、信号波形の立ち上がりと立ち下がりのタイミングでデータを確定させる場合、データの取込は、各500nsの間に行われるためには、データとクロックCLKのズレ量は、クロックCLKの立ち上がりと立ち下がりのタイミングがそれぞれの期間の半分まで許容される最大量である500/2（すなわち250ns）となる。
【００４９】
以上のように、本実施形態によれば、撮像部で得られた撮像信号を画素データとして複数のシリアル信号線を介して出力する撮像信号出力回路を有する固体撮像装置において、装置内で発生する瞬間的な消費電流を抑制して、画像ノイズを低減する固体撮像装置を実現することができる。  
なお、上述した２つの実施形態では、複数のレーンの遅延量が互いに異なっているが、全てのレーンの遅延量が異なる必要はない。例えば、複数のレーンを含むように複数のレーンをグルーピングし、グループ内では遅延量は同じであるが、複数のグループ間では、遅延量が互いに異なるようにしてもよい。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１  CMOSセンサ、１１  撮像部、１２  撮像信号処理回路、１３、１３A  タイミング調整回路、１４、１５  通信インターフェース、１６  レギュレータ、１７  フェーズロックループ回路、１８  タイミングジェネレータ、１９  リセットコントロール回路、２０  CPUインターフェース回路、３１A〜３１D  遅延回路部、３２  遅延素子部、３３  レジスタ、３４  選択部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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