(57)【要約】【課題】より高精度に定電流を出力することが可能な半導体集積回路を提供する。【解決手段】半導体集積回路は、第１の定電流を第１の定電流端子から第１の出力端子に出力する第１の定電流出力回路を備える。半導体集積回路は、誤差電流を誤差電流端子から前記第１の出力端子に出力する誤差電流出力回路を備える。  前記誤差電流出力回路は、前記第１の出力端子から出力された出力電流をモニタしたモニタ電流と、基準電流とを比較し、前記基準電流から前記モニタ電流を減算した第１の比較結果電流を出力し且つ前記モニタ電流から前記基準電流を減算した第２の比較結果電流を出力する電流比較回路を有する。誤差電流出力回路は、前記第１の比較結果電流を増幅した第１の極性の第１の増幅電流を出力する第１の増幅回路を有する。誤差電流出力回路は、前記第２の比較結果電流を増幅した前記第１の極性とは反対である第２の極性の第２の増幅電流を出力する第２の増幅回路を有する。【選択図】図２
2013117837.tif 000002
【特許請求の範囲】
【請求項１】
第１の定電流を第１の定電流端子から第１の出力端子に出力する第１の定電流出力回路と、
誤差電流を誤差電流端子から前記第１の出力端子に出力する誤差電流出力回路と、を備え、
前記誤差電流出力回路は、
前記第１の出力端子から出力された出力電流をモニタしたモニタ電流と、基準電流とを比較し、前記基準電流から前記モニタ電流を減算した第１の比較結果電流を出力し且つ前記モニタ電流から前記基準電流を減算した第２の比較結果電流を出力する電流比較回路と、
前記第１の比較結果電流を増幅した第１の極性の第１の増幅電流を出力する第１の増幅回路と、
前記第２の比較結果電流を増幅した前記第１の極性とは反対である第２の極性の第２の増幅電流を出力する第２の増幅回路と、を有し、
前記基準電流が前記モニタ電流よりも大きい場合には、前記誤差電流端子から前記第１の増幅電流を前記誤差電流として出力し、
前記基準電流が前記モニタ電流よりも小さい場合には、前記誤差電流端子から前記第２の増幅電流を前記誤差電流として出力する
ことを特徴とする半導体集積回路。
【請求項２】
第１の定電流を第１の定電流端子から第１の出力端子に出力する第１の定電流出力回路と、
第２の定電流を第２の定電流端子から第２の出力端子に出力する第２の定電流出力回路と、
誤差電流を誤差電流端子から出力する誤差電流出力回路と、
前記誤差電流端子から供給された前記誤差電流を、前記第１の出力端子または前記第２の出力端子の何れか１つに、出力する電流選択回路と、
前記第１の出力端子から出力された出力電流をモニタした第１のモニタ電流、または、前記第２の出力端子から出力された出力電流をモニタした第２のモニタ電流の何れか１つを選択して１つのモニタ電流を出力するモニタ選択回路と、
前記電流選択回路および前記モニタ選択回路を制御するスイッチ制御回路と、を備え、
前記誤差電流出力回路は、
前記モニタ選択回路が出力したモニタ電流と、基準電流とを比較し、前記基準電流から前記モニタ電流を減算した第１の比較結果電流を出力し且つ前記モニタ電流から前記基準電流を減算した第２の比較結果電流を出力する電流比較回路と、
前記第１の比較結果電流を増幅した第１の極性の第１の増幅電流を出力する第１の増幅回路と、
前記第２の比較結果電流を増幅した前記第１の極性とは反対である第２の極性の第２の増幅電流を出力する第２の増幅回路と、を有し、
前記基準電流が前記モニタ電流よりも大きい場合には、前記誤差電流端子から前記第１の増幅電流を前記誤差電流として出力し、
一方、前記基準電流が前記モニタ電流よりも小さい場合には、前記誤差電流端子から前記第２の増幅電流を前記誤差電流として出力し、
前記スイッチ制御回路は、
前記電流選択回路を制御して前記第１の出力端子に前記誤差電流を出力させた場合は、前記モニタ選択回路を制御して前記第１のモニタ電流を選択して前記電流比較回路に出力させ、
一方、前記電流選択回路を制御して前記第２の出力端子に前記誤差電流を出力させた場合は、前記モニタ選択回路を制御して前記第２のモニタ電流を選択して前記電流比較回路に出力させる
ことを特徴とする半導体集積回路。
【請求項３】
前記第２の定電流出力回路は、前記第１の定電流出力回路と同じ構成を有することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１の定電流出力回路は、
第１の電位線に一端が接続され、バイアス電圧がゲートに印加され、前記第１の定電流を他端から出力する定電流ＭＯＳトランジスタを含む
ことを特徴とする請求項１ないし３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記電流比較回路は、
第１の電位線に一端が接続され、電流を出力する第１の電流源と、
前記第１の電流源の他端と第２の電位線との間に接続され、ダイオード接続された第１導電型の第１のＭＯＳトランジスタと、
前記第１の電位線に一端が接続され、前記モニタ電流が入力されるモニタ電流入力端子に他端が接続され、ダイオード接続された第２導電型の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端と前記第２の電位線との間に接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続された第１導電型の第３のＭＯＳトランジスタと、
前記第１の電位線に一端が接続され、前記基準電流が入力される基準電流入力端子に他端が接続され、前記第２のＭＯＳトランジスタのゲートにゲートが接続された第２導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記第２の電位線との間に接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続された第１導電型の第５のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記第２の電位線との間に接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続された第１導電型の第６のＭＯＳトランジスタと、
前記第１の電位線に一端が接続され、前記基準電流入力端子に他端が接続され、ダイオード接続された第２導電型の第７のＭＯＳトランジスタと、
前記第１の電位線に一端が接続され、前記第７のＭＯＳトランジスタのゲートにゲートが接続され、前記第１の比較結果電流を出力するための第１の比較結果端子に他端が接続された第２導電型の第８のＭＯＳトランジスタと、
前記第８のＭＯＳトランジスタの他端と前記第２の電位線との間に接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続された第１導電型の第９のＭＯＳトランジスタと、
前記第１の電位線に一端が接続され、前記第７のＭＯＳトランジスタのゲートにゲートが接続され、前記第２の比較結果電流を出力するための第２の比較結果端子に他端が接続された第２導電型の第１０のＭＯＳトランジスタと、
前記第１０のＭＯＳトランジスタの他端と前記第２の電位線との間に接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続された第１導電型の第１１のＭＯＳトランジスタと、を有する
ことを特徴とする請求項１ないし４のいずれか一項に記載の半導体集積回路。
【請求項６】
前記第１の増幅回路は、
前記第８のＭＯＳトランジスタの他端に一端が接続され、前記第２の電位線に一端が接続され、ダイオード接続された第１導電型の第１２のＭＯＳトランジスタと、
前記第１の電位線に一端が接続され、ダイオード接続された第２導電型の第１３のＭＯＳトランジスタと、
前記第１３のＭＯＳトランジスタの他端と前記第２の電位線との間に接続され、前記第１２のＭＯＳトランジスタのゲートにゲートが接続された第１導電型の第１４のＭＯＳトランジスタと、
前記第１の電位線に一端が接続され、前記誤差電流端子に他端が接続され、前記第１３のＭＯＳトランジスタのゲートにゲートが接続された第２導電型の第１５のＭＯＳトランジスタと、を有し、
前記第２の増幅回路は、
前記第１の電位線に一端が接続され、前記第１０のＭＯＳトランジスタの他端に他端が接続され、ダイオード接続された第２導電型の第１６のＭＯＳトランジスタと、
前記第１の電位線に一端が接続され、前記第１６のＭＯＳトランジスタのゲートにゲートが接続された第２導電型の第１７のＭＯＳトランジスタと、
前記第１７のＭＯＳトランジスタの他端と前記第２の電位線との間に接続され、ダイオード接続された第１導電型の第１８のＭＯＳトランジスタと、
前記誤差電流端子に一端が接続され、前記第２の電位線に他端が接続され、前記第１８のＭＯＳトランジスタのゲートにゲートが接続された第１導電型の第１９のＭＯＳトランジスタと、を有する
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記第１の極性は、正であり、
前記第２の極性は、負であり、
前記第１の電位線は、電源に接続され、
前記第２の電位線は、接地に接続されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項８】
前記第１の電位線は、電源に接続され、
前記第２の電位線は、接地に接続され、
前記第１導電型の第１、第３、第５、第６、第９、第１１、第１２、第１４、第１８、第１９のＭＯＳトランジスタは、ｎＭＯＳトランジスタであり、
前記第２導電型の第２、第４、第７、第８、第１０、第１３、第１５、第１６、第１７のＭＯＳトランジスタは、ｐＭＯＳトランジスタである
ことを特徴とする請求項６に記載の半導体集積回路。
【請求項９】
前記モニタ電流は、前記出力電流をカレントミラー回路によりカレントミラーした電流である
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項１０】
前記バイアス電圧を生成するバイアス電圧生成回路と、をさらに備え、
前記バイアス電圧生成回路は、
第１の電位線に一端が接続され、前記バイアス電圧を他端から出力する第２導電型の第１のバイアスＭＯＳトランジスタと、
前記第１のバイアスＭＯＳトランジスタの他端と第２の電位線との間に接続され、電流を出力するバイアス電流源と、
ことを特徴とする請求項１ないし９のいずれか一項に記載の半導体集積回路。
【請求項１１】
前記基準電流を生成する基準電流生成回路をさらに備え、
前記基準電圧生成回路は、
前記第１の電位線に一端が接続され、前記第１のバイアスＭＯＳトランジスタのゲートにゲートが接続された第２導電型の第１の基準ＭＯＳトランジスタと、
前記第１の基準ＭＯＳトランジスタの他端と前記第２の電位線との間に接続され、ダイオード接続された第２導電型の第２の基準ＭＯＳトランジスタと、
前記基準電流を一端から出力し、前記第２の電位線に他端が接続され、前記第２の基準ＭＯＳトランジスタのゲートにゲートが接続された第３の基準ＭＯＳトランジスタと、を有する
ことを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
メモリセルアレイと、
前記メモリセルアレイに接続されたセンスアンプ装置と、
前記センスアンプ装置に第１の出力端子から出力電流を出力する半導体集積回路と、を備え、
第１の定電流を第１の定電流端子から第１の出力端子に出力する第１の定電流出力回路と、
誤差電流を誤差電流端子から前記第１の出力端子に出力する誤差電流出力回路と、を備え、
前記誤差電流出力回路は、
前記第１の出力端子から出力された出力電流をモニタしたモニタ電流と、基準電流とを比較し、前記基準電流から前記モニタ電流を減算した第１の比較結果電流を出力し且つ前記モニタ電流から前記基準電流を減算した第２の比較結果電流を出力する電流比較回路と、
前記第１の比較結果電流を増幅した第１の極性の第１の増幅電流を出力する第１の増幅回路と、
前記第２の比較結果電流を増幅した前記第１の極性とは反対である第２の極性の第２の増幅電流を出力する第２の増幅回路と、を有し、
前記基準電流が前記モニタ電流よりも大きい場合には、前記誤差電流端子から前記第１の増幅電流を前記誤差電流として出力し、
前記基準電流が前記モニタ電流よりも小さい場合には、前記誤差電流端子から前記第２の増幅電流を前記誤差電流として出力する
ことを特徴とする半導体記憶装置。
【請求項１３】
前記半導体記憶装置は、フラッシュメモリであることを特徴とする請求項１２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路、および、半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリなどの半導体記憶装置のセンスアンプに用いられる定電流は、メモリセルアレイ内の各メモリセルに対するばらつきを抑える必要がある。このため、定電流を高精度に調整しなければならない。
【０００３】
従来、高精度な定電流を得るために、トリミングによりブロックごとの電流ばらつきを合わせこむ手法がある。しかし、この手法は、テスト時間の増加及び、電流の精度を得るために最少電流ステップを必要とする。さらに、電流を合わせこむ範囲が広範囲になると、トリミング回路の規模が増大する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１５２５６６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
より高精度に定電流を出力することが可能な半導体集積回路を提供する。
【課題を解決するための手段】
【０００６】
実施例に従った半導体集積回路は、第１の定電流を第１の定電流端子から第１の出力端子に出力する第１の定電流出力回路を備える。半導体集積回路は、誤差電流を誤差電流端子から前記第１の出力端子に出力する誤差電流出力回路を備える。
【０００７】
前記誤差電流出力回路は、前記第１の出力端子から出力された出力電流をモニタしたモニタ電流と、基準電流とを比較し、前記基準電流から前記モニタ電流を減算した第１の比較結果電流を出力し且つ前記モニタ電流から前記基準電流を減算した第２の比較結果電流を出力する電流比較回路を有する。誤差電流出力回路は、前記第１の比較結果電流を増幅した第１の極性の第１の増幅電流を出力する第１の増幅回路を有する。誤差電流出力回路は、前記第２の比較結果電流を増幅した前記第１の極性とは反対である第２の極性の第２の増幅電流を出力する第２の増幅回路を有する。
【０００８】
誤差電流出力回路は、前記基準電流が前記モニタ電流よりも大きい場合には、前記誤差電流端子から前記第１の増幅電流を前記誤差電流として出力する。
【０００９】
誤差電流出力回路は、前記基準電流が前記モニタ電流よりも小さい場合には、前記誤差電流端子から前記第２の増幅電流を前記誤差電流として出力する。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施例１に係る半導体記憶装置１０００の構成の一例を示す図である。
【図２】図２は、実施例１に係る半導体集積回路１００とセンスアンプ装置１００５を含む構成の一例を示す図である。
【図３】図３は、図２に示す誤差電流出力回路Ｃ１の構成の一例を示す回路図である。
【図４】図４は、実施例１を適用しない場合における、定電流出力回路が出力する電流の分布を示す図である。
【図５】図５は、従来のトリミング回路により定電流出力回路が出力する定電流をトリミングした場合における、電流の分布を示す図である。
【図６】図６は、実施例１を適用した場合における、半導体集積回路１００が出力する電流の分布を示す図である。
【図７】図７は、実施例２に係る半導体集積回路２００の構成の一例を示す図である。
【図８】図８は、図７に示すモニタ選択回路４の構成の一例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、各実施例について図面に基づいて説明する。なお、以下の実施例では、半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等のフラッシュメモリ）に適用した場合について説明する。
【実施例１】
【００１２】
図１は、実施例１に係る半導体記憶装置１０００の構成の一例を示す図である。
【００１３】
図１に示すように、半導体記憶装置１０００は、メモリセルアレイ１００１と、選択ゲートデコーダ１００２と、ワード線デコーダ１００３と、カラムデコーダ１００４と、センスアンプ装置１００５と、入出力回路１００６と、電圧生成回路１００７と、制御回路１００８と、を備える。
【００１４】
メモリセルアレイ１００１は、複数のビット線と、複数のワード線と、選択ゲート線と、ソース線とを含む。このメモリセルアレイ１００１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック（図示せず）で構成されている。
【００１５】
このメモリセルアレイ１００１には、ビット線の電圧を制御するためのセンスアンプ装置１００５と、メモリセルに接続されたワード線の電圧を制御するためのワード線デコーダ１００３と、ブロックを選択するための選択ゲートを制御する選択ゲートデコーダ１００２と、が接続されている。データの書き込み動作時には、何れかのブロックが選択ゲートデコーダ１００２により選択され、残りのブロックが非選択とされる。
【００１６】
このセンスアンプ装置１００５は、ビット線を介してメモリセルアレイ１００１中のメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルに書き込みを行う。
【００１７】
また、センスアンプ装置１００５には、カラムデコーダ１００４、入出力回路１００６が接続されている。センスアンプ装置１００５内のセンスアンプ回路Ｓ／Ａは、カラムデコーダ１００４により選択され、このセンスアンプ回路Ｓ／Ａに読み出されたメモリセルのデータは、入出力回路１００６を介して外部へ出力される。
【００１８】
また、外部から入力された書き込みデータは、入出力回路１００６を介して、カラムデコーダ３によって選択されたメモリセルアレイに記憶される。
【００１９】
選択ゲートデコーダ１００２は、メモリセルアレイ１００１に接続されている。選択ゲートデコーダ１００２は、ブロックを選択するためのアドレス信号に応じて、メモリセルアレイ１のブロックを選択する。そして、ワード線デコーダ１００３は、選択したブロックのワード線に、電圧生成回路１００７から供給される読み出し或いは書き込み或いは消去に必要な電圧を、印加する。
【００２０】
制御回路１００８は、メモリセルアレイ１００１、選択ゲートデコーダ１００２、ワード線デコーダ１００３、カラムデコーダ１００４、センスアンプ装置１００５、および、入出力回路１００６の動作を、制御するようになっている。
【００２１】
電圧生成回路１００７は、電源電圧を必要に応じて昇圧し、選択ゲートデコーダ１００２、ワード線デコーダ１００３、カラムデコーダ１００４、センスアンプ装置１００５、入出力回路１００６に、供給するようになっている。
【００２２】
この電圧生成回路１００７は、出力電流を自動的に調整する後述の半導体集積回路１００を含むトリミング回路１００７ａを有する。
【００２３】
ここで、図２は、実施例１に係る半導体集積回路１００とセンスアンプ装置１００５を含む構成の一例を示す図である。
【００２４】
図２に示す複数（ｎ個）のセンスアンプブロックＳ１〜Ｓｎは、図１に示すセンスアンプ装置１００５に対応する。
【００２５】
例えば、センスアンプブロックＳ１は、図２に示すように、複数のセンスアンプ回路Ｓ／Ａと、カレントミラー回路Ｙと、を有する。
【００２６】
センスアンプ回路Ｓ／Ａは、既述のように、メモリセルアレイ１００１に接続されている。
【００２７】
また、カレントミラー回路Ｙは、半導体集積回路１００から出力された出力電流ＩＰ１をカレントミラーした電流を各センスアンプ回路Ｓ／Ａに供給するようになっている。さらに、カレントミラー回路Ｙは、出力電流ＩＰ１をカレントミラーしたモニタ電流Ｉｍ１を出力するようになっている。
【００２８】
なお、他のセンスアンプブロックＳ２〜Ｓｎも同様の構成を有する。
【００２９】
また、図２に示す半導体集積回路１００は、図１のトリミング回路１００７ａに設けられている。
【００３０】
この半導体集積回路１００は、各センスアンプブロックＳ１〜Ｓｎに、第１ないし第ｎの出力端子Ｚ１〜Ｚｎを介して、出力電流ＩＰ１〜ＩＰｎを供給するようになっている。
【００３１】
ここで、既述のように、各センスアンプブロックＳ１〜Ｓｎは、各出力電流ＩＰ１〜ＩＰｎをそれぞれカレントミラー回路Ｙによりカレントミラーしたモニタ電流Ｉｍ１〜Ｉｍｎを出力する。そして、半導体集積回路１００は、各モニタ電流Ｉｍ１〜Ｉｍｎと基準電流Ｉｒｅｆとを比較して、この比較結果に基づいて、出力電流ＩＰ１〜ＩＰｎが所定値になるように調整するようになっている。
【００３２】
図２に示すように、半導体集積回路１００は、例えば、第１、第２、・・・、第ｎの定電流出力回路Ｘ１、Ｘ２、・・・、Ｘｎと、ｎ個の誤差電流出力回路Ｃ１、Ｃ２、・・・、Ｃｎと、バイアス電圧生成回路Ｂと、基準電流生成回路Ｖと、を備える。
【００３３】
第１の定電流出力回路Ｘ１は、第１の定電流ＩＣ１を第１の定電流端子Ｔ１から第１の出力端子Ｚ１に出力するようになっている。
【００３４】
この第１の定電流出力回路Ｘ１は、例えば、図２に示すように、第１の電位線Ｌ１に一端（ソース）が接続され、バイアス電圧ＶＢがゲートに印加され、第１の定電流ＩＣ１を他端（ドレイン）から出力する定電流ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＸ１を含む。
【００３５】
第２の定電流出力回路Ｘ２は、第２の定電流ＩＣ２を第２の定電流端子Ｔ２から第２の出力端子Ｚ２に出力するようになっている。
【００３６】
この第２の定電流出力回路Ｘ２は、例えば、図２に示すように、第１の電位線Ｌ１に一端（ソース）が接続され、バイアス電圧ＶＢがゲートに印加され、第２の定電流ＩＣ２を他端（ドレイン）から出力する定電流ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＸ２を含む。
【００３７】
同様に、第ｎの定電流出力回路Ｘｎは、第ｎの定電流ＩＣｎを第ｎの定電流端子Ｔｎから第ｎの出力端子Ｚｎに出力するようになっている。
【００３８】
この第ｎの定電流出力回路Ｘｎは、例えば、図２に示すように、第１の電位線Ｌ１に一端（ソース）が接続され、バイアス電圧ＶＢがゲートに印加され、第ｎの定電流ＩＣｎを他端（ドレイン）から出力する定電流ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＸｎを含む。
【００３９】
このように、第２ないし第ｎの定電流出力回路Ｘ２〜Ｘｎは、第１の定電流出力回路Ｘ１と同じ構成を有する。
【００４０】
また、誤差電流出力回路Ｃ１は、誤差電流Ｉｅ１を誤差電流端子ＩＯＵＴから第１の出力端子Ｚ１に出力するようになっている。
【００４１】
誤差電流出力回路Ｃ２は、誤差電流Ｉｅ２を誤差電流端子ＩＯＵＴから第２の出力端子Ｚ２に出力するようになっている。
【００４２】
同様に、誤差電流出力回路Ｃｎは、誤差電流Ｉｅｎを誤差電流端子ＩＯＵＴから第ｎの出力端子Ｚｎに出力するようになっている。
【００４３】
また、バイアス電圧生成回路Ｂは、バイアス電圧ＶＢを生成するようになっている。
【００４４】
このバイアス電圧生成回路Ｂは、例えば、図２に示すように、第２導電型の第１のバイアスＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＢと、バイアス電流源ＩＢと、を有する。
【００４５】
第１のバイアスＭＯＳトランジスタＭＢは、第１の電位線Ｌ１に一端（ソース）が接続され、バイアス電圧ＶＢを他端（ドレイン）から出力するようになっている。
【００４６】
バイアス電流源ＩＢは、第１のバイアスＭＯＳトランジスタＭＢの他端（ドレイン）と第２の電位線Ｌ２との間に接続され、電流を出力するようになっている。
【００４７】
また、基準電流生成回路Ｖは、基準電流Ｉｒｅｆを生成するようになっている。
【００４８】
この基準電圧生成回路は、例えば、図２に示すように、第２導電型の第１の基準ＭＯＳトランジスタＭＶ１と、第２導電型の第２の基準ＭＯＳトランジスタＭＶ２と、複数（ｎ個）の第３の基準ＭＯＳトランジスタＭＶ３−１〜ＭＶ３−ｎと、を有する。
【００４９】
第１の基準ＭＯＳトランジスタＭＶ１は、第１の電位線Ｌ１に一端（ソース）が接続され、第１のバイアスＭＯＳトランジスタＭＢのゲートにゲートが接続されている。
【００５０】
この第１の基準ＭＯＳトランジスタＭＶ１には、バイアスＭＯＳトランジスタＭＢに流れる電流（バイアス電流源ＩＢの出力電流）をカレントミラーした電流が流れる。
【００５１】
第２の基準ＭＯＳトランジスタＭＶ２は、第１の基準ＭＯＳトランジスタの他端（ドレイン）と第２の電位線Ｌ２との間に接続され、ダイオード接続されている。
【００５２】
第３の基準ＭＯＳトランジスタＭＶ３−１〜ＭＶ３−ｎは、基準電流Ｉｒｅｆを一端（ドレイン）から出力し、第２の電位線Ｌ２に他端（ソース）が接続され、第２の基準ＭＯＳトランジスタＭＶのゲートにゲートが接続されている。
【００５３】
この第３の基準ＭＯＳトランジスタＭＶ３−１〜ＭＶ３−ｎには、第２の基準ＭＯＳトランジスタＭＶ２に流れる電流をカレントミラーした（すなわち、バイアス電流源ＩＢの出力電流をカレントミラーした）第２の増幅電流Ｉｘ２が流れるようになっている。
【００５４】
ここで、図３は、図２に示す誤差電流出力回路Ｃ１の構成の一例を示す回路図である。なお、他の誤差電流出力回路Ｃ２〜Ｃｎも、例えば、誤差電流出力回路Ｃ１と同様の構成・機能を有する。
【００５５】
図３に示すように、誤差電流出力回路Ｃ１は、電流比較回路ＣＯＭＰと、第１の増幅回路Ｅ１と、第２の増幅回路Ｅ２と、を有する。
【００５６】
電流比較回路ＣＯＭＰは、第１の出力電流ＩＰ１をモニタしたモニタ電流Ｉｍ１と、基準電流Ｉｒｅｆとを比較するようになっている。そして、電流比較回路ＣＯＭＰは、基準電流Ｉｒｅｆからモニタ電流Ｉｍ１を減算した第１の比較結果電流Ｉ６を出力し且つモニタ電流Ｉｍ１から基準電流Ｉｒｅｆを減算した第２の比較結果電流Ｉ７を出力するようになっている。
【００５７】
この電流比較回路ＣＯＭＰは、例えば、図３に示すように、第１の電流源１０１と、第１導電型の第１のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１と、第２導電型の第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ２と、第１導電型の第３のＭＯＳトランジスタＭ３（ｎＭＯＳトランジスタ）と、第２導電型の第４のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ４と、第１導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ５と、第１導電型の第６のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ６と、第２導電型の第７のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ７と、第２導電型の第８のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ８と、第１導電型の第９のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ９と、第２導電型の第１０のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１０と、第１導電型の第１１のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１１と、を有する。
【００５８】
第１の電流源１０１は、第１の電位線Ｌ１に一端が接続され、電流Ｉａを出力するようになっている。
【００５９】
第１のＭＯＳトランジスタＭ１は、第１の電流源１０１の他端と第２の電位線Ｌ２との間に接続され、ダイオード接続されている。この第１のＭＯＳトランジスタＭ１には、電流Ｉａが流れる。
【００６０】
第２のＭＯＳトランジスタＭ２は、第１の電位線Ｌ１に一端（ソース）が接続され、モニタ電流Ｉｍ１が入力されるモニタ電流入力端子ＩＩＮ−に他端（ドレイン）が接続され、ダイオード接続されている。この第２のＭＯＳトランジスタＭ２には、電流Ｉ２が流れる。
【００６１】
第３のＭＯＳトランジスタＭ３は、第２のＭＯＳトランジスタＭ２の他端（ドレイン）と第２の電位線Ｌ２との間に接続され、第１のＭＯＳトランジスタＭ１のゲートにゲートが接続されている。
【００６２】
この第３のＭＯＳトランジスタＭ３には、電流Ｉ１が流れる。この電流Ｉ１は、電流Ｉａをカレントミラーした電流である。
【００６３】
ここで、第１のＭＯＳトランジスタＭ１と第３のＭＯＳトランジスタＭ３のサイズが等しいとすると、電流Ｉ１は、以下の式（１）のように表される。
Ｉ１＝Ｉａ      （１）
【００６４】
したがって、電流Ｉ２は、電流Ｉ１とモニタ電流Ｉｍ１との和であるため、式（１）より、式（２）のように表される。
Ｉ２＝Ｉａ＋Ｉｍ１      （２）
【００６５】
第４のＭＯＳトランジスタＭ４は、第１の電位線Ｌ１に一端（ソース）が接続され、基準電流Ｉｒｅｆが入力される基準電流入力端子ＩＩＮ＋に他端（ドレイン）が接続され、第２のＭＯＳトランジスタＭ２のゲートにゲートが接続されている。
【００６６】
ここで、この第４のＭＯＳトランジスタＭ４と第２のＭＯＳトランジスタＭ２のサイズが等しいとすると、第４のＭＯＳトランジスタＭ４には、第２のＭＯＳトランジスタＭ２に流れる電流Ｉ２をカレントミラーした同じ電流Ｉ２が流れる。
【００６７】
第５のＭＯＳトランジスタＭ５は、第４のＭＯＳトランジスタＭ４の他端（ドレイン）と第２の電位線Ｌ２との間に接続され、第１のＭＯＳトランジスタＭ１のゲートにゲートが接続されている。
【００６８】
第６のＭＯＳトランジスタＭ６は、第４のＭＯＳトランジスタＭ４の他端（ドレイン）と第２の電位線Ｌ２との間に接続され、第１のＭＯＳトランジスタＭ１のゲートにゲートが接続されている。
【００６９】
ここで、第１のＭＯＳトランジスタＭ１と第５、第６のＭＯＳトランジスタＭ５、Ｍ６のサイズが等しいとすると、第５、第６のＭＯＳトランジスタＭ５、Ｍ６には、それぞれ、第１のＭＯＳトランジスタＭ１に流れる電流Ｉａをカレントミラーした同じ電流Ｉａが流れる。
【００７０】
したがって、これらの第５、第６のＭＯＳトランジスタＭ５、Ｍ６に流れ込む電流Ｉ３は、以下の式（３）のように表される。
Ｉ３＝Ｉａ×２      （３）
【００７１】
したがって、電流Ｉ４は、電流Ｉ３と基準電流Ｉｒｅｆとの和であるので、式（３）より、以下の式（４）のように表される。
Ｉ４＝Ｉａ×２＋Ｉｒｅｆ      （４）
【００７２】
第７のＭＯＳトランジスタＭ７は、第１の電位線Ｌ１に一端（ソース）が接続され、基準電流入力端子ＩＩＮ＋に他端（ドレイン）が接続され、ダイオード接続されている。
【００７３】
ここで、第７のＭＯＳトランジスタＭ７に流れる電流Ｉ５と第４のＭＯＳトランジスタＭ４に流れる電流Ｉ２との和が、電流Ｉ４である。したがって、式（２）、式（４）より  電流Ｉ５は、以下の式（５）のように表される。
Ｉ５＝Ｉ４−Ｉ２＝Ｉａ×２＋Ｉｒｅｆ−（Ｉａ＋Ｉｍ１）
＝Ｉａ＋Ｉｒｅｆ−Ｉｍ１      （５）
【００７４】
第８のＭＯＳトランジスタＭ８は、第１の電位線Ｌ１に一端（ソース）が接続され、第７のＭＯＳトランジスタＭ７のゲートにゲートが接続され、第１の比較結果電流Ｉ６を出力するための第１の比較結果端子ＴＣＯＭＰ１に他端（ドレイン）が接続されている。
【００７５】
ここで、第８のＭＯＳトランジスタＭ８と第７のＭＯＳトランジスタＭ７のサイズが等しいとすると、第８のＭＯＳトランジスタＭ８には、第７のＭＯＳトランジスタＭ７に流れる電流Ｉ５をカレントミラーした同じ電流Ｉ５が流れる。
【００７６】
第９のＭＯＳトランジスタＭ９は、第８のＭＯＳトランジスタＭ８の他端（ドレイン）と第２の電位線Ｌ２との間に接続され、第１のＭＯＳトランジスタＭ１のゲートにゲートが接続されている。
【００７７】
ここで、第９のＭＯＳトランジスタＭ９と第１のＭＯＳトランジスタＭ１のサイズが等しいとすると、第９のＭＯＳトランジスタＭ９には、第１のＭＯＳトランジスタＭ１に流れる電流Ｉａをカレントミラーした同じ電流Ｉａ、すなわち、電流Ｉ１が流れる。
【００７８】
したがって、第８のＭＯＳトランジスタＭ８を流れる電流Ｉ５から第９のＭＯＳトランジスタＭ９を流れる電流Ｉ１を引いた電流が第１の比較結果電流Ｉ６となる。
【００７９】
これにより、第１の比較結果電流Ｉ６は、式（５）を用いて、以下の式（６）のように表される。
Ｉ６＝Ｉ５−Ｉ１＝Ｉａ＋（Ｉｒｅｆ−Ｉｍ１）−Ｉａ
＝Ｉｒｅｆ−Ｉｍ１      （６）
【００８０】
第１０のＭＯＳトランジスタＭ１０は、第１の電位線Ｌ１に一端が接続され、第７のＭＯＳトランジスタＭ７のゲートにゲートが接続され、第２の比較結果電流Ｉ７を出力するための第２の比較結果端子ＴＣＯＭＰ２に他端が接続されている。
【００８１】
ここで、第１０のＭＯＳトランジスタＭ１０と第７のＭＯＳトランジスタＭ７のサイズが等しいとすると、第１０のＭＯＳトランジスタＭ１０には、第７のＭＯＳトランジスタＭ７に流れる電流Ｉ５をカレントミラーした同じ電流Ｉ５が流れる。
【００８２】
第１１のＭＯＳトランジスタＭ１１は、第１０のＭＯＳトランジスタＭ１０の他端（ドレイン）と第２の電位線Ｌ２との間に接続され、第１のＭＯＳトランジスタＭ１のゲートにゲートが接続されている。
【００８３】
ここで、第１１のＭＯＳトランジスタＭ１１と第１のＭＯＳトランジスタＭ１のサイズが等しいとすると、第１１のＭＯＳトランジスタＭ１１には、第１のＭＯＳトランジスタＭ１に流れる電流Ｉａをカレントミラーした同じ電流Ｉａ、すなわち、電流Ｉ１が流れる。
【００８４】
したがって、第１１のＭＯＳトランジスタＭ１１を流れる電流Ｉ１から第１０のＭＯＳトランジスタＭ１０を流れる電流Ｉ５を引いた電流が第２の比較結果電流Ｉ７となる。
【００８５】
これにより、第２の比較結果電流Ｉ７は、式（５）を用いて、以下の式（７）のように表される。
Ｉ７＝Ｉ１−Ｉ５＝Ｉａ−（Ｉａ＋（Ｉｒｅｆ−Ｉｍ１））
＝Ｉｍ１−Ｉｒｅｆ      （７）
【００８６】
また、第１の増幅回路Ｅ１は、第１の比較結果電流Ｉ６を増幅した第１の極性（正）の第１の増幅電流Ｉｘ１を出力するようになっている。
【００８７】
この第１の増幅回路Ｅ１は、例えば、図３に示すように、第１導電型の第１２のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１２と、第２導電型の第１３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１３と、第１導電型の第１４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１４と、第２導電型の第１５のＭＯＳトランジスタＭ１５と、を有する。
【００８８】
第１２のＭＯＳトランジスタＭ１２は、第８のＭＯＳトランジスタＭ８の他端（ドレイン）、すなわち、第１の比較結果端子ＴＣＯＭＰ１に一端（ドレイン）が接続され、第２の電位線Ｌ２に一端（ソース）が接続され、ダイオード接続されている。
【００８９】
この第１２のＭＯＳトランジスタＭ１２には、第１の比較結果電流Ｉ６が流れる。ここで、基準電流Ｉｒｅｆがモニタ電流Ｉｍ１より小さい場合は、第１の比較結果電流Ｉ６は流れない（ゼロである）。
【００９０】
また、第１３のＭＯＳトランジスタＭ１３は、第１の電位線Ｌ１に一端（ソース）が接続され、ダイオード接続されている。
【００９１】
第１４のＭＯＳトランジスタＭ１４は、第１３のＭＯＳトランジスタＭ１３の他端（ドレイン）と第２の電位線Ｌ２との間に接続され、第１２のＭＯＳトランジスタＭ１２のゲートにゲートが接続されている。
【００９２】
この第１４のＭＯＳトランジスタ１４には、第１２のＭＯＳトランジスタＭ１２に流れる第１の比較結果電流Ｉ６をカレントミラーした電流が流れる。
【００９３】
第１５のＭＯＳトランジスタＭ１５は、第１の電位線Ｌ１に一端（ソース）が接続され、誤差電流端子ＩＯＵＴに他端（ドレイン）が接続され、第１３のＭＯＳトランジスタＭ１３のゲートにゲートが接続されている。
【００９４】
この第１５のＭＯＳトランジスタＭ１５には、第１３のＭＯＳトランジスタＭ１３に流れる電流をカレントミラーした（すなわち、第１の比較結果電流Ｉ６をカレントミラーした）第１の増幅電流Ｉｘ１が流れる。
【００９５】
この第１５のＭＯＳトランジスタＭ１５のサイズは、例えば、第２、第４、第７、第８、第１０、第１３、第１６、第１７のＭＯＳトランジスタＭ２、Ｍ４、Ｍ７、Ｍ８、Ｍ１０、Ｍ１３、Ｍ１６、Ｍ１７のサイズよりも、大きい。これにより、ミラー比が１より大きくなるため、第１の増幅電流Ｉｘ１は、第１の比較結果電流Ｉ６を増幅した電流となる。
【００９６】
また、第２の増幅回路Ｅ２は、第２の比較結果電流Ｉ７を増幅した第１の極性（正）とは反対である第２の極性（負）の第２の増幅電流Ｉｘ２を出力するようになっている。
【００９７】
この第２の増幅回路Ｅ２は、例えば、図３に示すように、第２導電型の第１６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１６と、第２導電型の第１７のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１７と、第１導電型の第１８のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１８と、第１導電型の第１９のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１９と、を有する。
【００９８】
第１６のＭＯＳトランジスタＭ１６は、第１の電位線Ｌ１に一端（ソース）が接続され、第１０のＭＯＳトランジスタＭ１０の他端（ドレイン）、すなわち、第２の比較結果端子ＴＣＯＭＰ２に他端（ドレイン）が接続され、ダイオード接続されている。
【００９９】
この第１６のＭＯＳトランジスタＭ１６には、第２の比較結果電流Ｉ７が流れる。ここで、基準電流Ｉｒｅｆがモニタ電流Ｉｍ１よりも大きい場合は、第２の比較結果電流Ｉ７は流れない（ゼロである）。
【０１００】
また、第１７のＭＯＳトランジスタＭ１７は、第１の電位線Ｌ１に一端（ソース）が接続され、第１６のＭＯＳトランジスタＭ１６のゲートにゲートが接続されている。
【０１０１】
この第１７のＭＯＳトランジスタ１７には、第１６のＭＯＳトランジスタＭ１６に流れる第２の比較結果電流Ｉ７をカレントミラーした電流が流れる。
【０１０２】
第１８のＭＯＳトランジスタＭ１８は、第１７のＭＯＳトランジスタＭ１７の他端（ドレイン）と第２の電位線Ｌ２との間に接続され、ダイオード接続されている。
【０１０３】
第１９のＭＯＳトランジスタＭ１９は、誤差電流端子ＩＯＵＴに一端（ドレイン）が接続され、第２の電位線Ｌ２に他端（ソース）が接続され、第１８のＭＯＳトランジスタＭ１８のゲートにゲートが接続されている。
【０１０４】
この第１９のＭＯＳトランジスタＭ１９には、第１８のＭＯＳトランジスタＭ１８に流れる電流をカレントミラーした（すなわち、第２の比較結果電流Ｉ７をカレントミラーした）第２の増幅電流Ｉｘ２が流れる。
【０１０５】
この第１９のＭＯＳトランジスタのサイズは、例えば、第１、第３、第５、第６、第９、第１１、第１２、第１４、第１８、第１９のＭＯＳトランジスタのサイズよりも、大きい。これにより、ミラー比が１より大きくなるため、第２の増幅電流Ｉｘ２は、第２の比較結果電流Ｉ７を増幅した電流となる。
【０１０６】
以上のように、誤差電流出力回路Ｃ１は、基準電流Ｉｒｅｆがモニタ電流Ｉｍ１よりも大きい場合には、誤差電流端子ＩＯＵＴから第１の増幅電流Ｉｘ１を誤差電流Ｉｅ１として出力する。
【０１０７】
なお、既述のように、基準電流Ｉｒｅｆがモニタ電流Ｉｍ１よりも大きい場合は、第２の比較結果電流Ｉ７は流れないため、第２の増幅電流Ｉｘ２は流れない。
【０１０８】
一方、誤差電流出力回路Ｃ１は、基準電流Ｉｒｅｆがモニタ電流Ｉｍ１よりも小さい場合には、誤差電流端子ＩＯＵＴから第２の増幅電流Ｉｘ２を誤差電流Ｉｅ１として出力する。
【０１０９】
なお、既述のように、基準電流Ｉｒｅｆがモニタ電流Ｉｍ１より小さい場合は、第１の比較結果電流Ｉ６は流れないため、第１の増幅電流Ｉｘ１は流れない。
【０１１０】
なお、誤差電流出力回路Ｃ１は、電源投入後、常時、動作するようにしてもよく、また、誤差電流出力回路Ｃ１は、電源投入後、所定期間内に動作するようにしてもよい。
【０１１１】
以上のような構成を有する半導体記憶装置１００は、基準電流Ｉｒｅｆと各モニタ電流Ｉｍ１〜Ｉｍｎとを比較し、誤差電流Ｉｅ１〜Ｉｅｎが無くなるように、定電流出力回路の電流に対して、誤差電流Ｉｅ１〜Ｉｅｎを供給しまたは引き抜く。
【０１１２】
この方式により、従来のトリミング用のスイッチや制御系の回路が不要となり、また、トリミングによるテストの時間が不要となる。
【０１１３】
さらに、従来、トリミング回路による最少ステップ幅範囲での合わせこみしかできなかった。しかし、実施例１に係る半導体集積回路１００は、自動的に無段階で電流を合わせこむことができ、従来回路のようにトリミングデータを記憶させる必要もない。
【０１１４】
ここで、参考に、以上のような構成・機能を有する半導体集積回路１００の特性についてシミュレーションした結果の一例について説明する。
【０１１５】
図４は、実施例１を適用しない場合における、定電流出力回路が出力する電流の分布を示す図である。また、図５は、従来のトリミング回路により定電流出力回路が出力する定電流をトリミングした場合における、電流の分布を示す図である。また、図６は、実施例１を適用した場合における、半導体集積回路１００が出力する電流の分布を示す図である。
【０１１６】
図４に示すように、実施例１を適用しない場合、定電流出力回路が出力する電流の分布は広い。
【０１１７】
このような出力電流の分布に対して、図５に示すように、従来のトリミング回路により定電流出力回路が出力する定電流をトリミングすると、出力電流の分布が狭くなる。
【０１１８】
しかし、既述のように、実施例１に係る半導体集積回路１００は、無段階で電流を合わせこむことができる。したがって、図６に示すように、実施例１を適用した場合、半導体集積回路１００が出力する電流の分布は、図５に示すトリミング回路により出力電流をトリミングした場合よりも、狭くなる。
【０１１９】
以上のように、本実施例１に係る半導体集積回路１００によれば、より高精度に定電流を出力することができる。
【０１２０】
なお、上記実施例１において、第１の極性は、正であり、第２の極性は、負であり、第１の電位線Ｌ１は、電源ＶＤＤに接続され、第２の電位線Ｌ２は、接地ＶＳＳに接続され、第１導電型のＭＯＳトランジスタは、ｎＭＯＳトランジスタであり、第２導電型のＭＯＳトランジスタは、ｐＭＯＳトランジスタである場合について説明した。
【０１２１】
しかし、実施例１において、回路の極性を逆にしても同様の作用効果を奏することができる。すなわち、第１の極性が、負であり、第２の極性が、正であり、第１の電位線Ｌ１は、接地に接続され、第２の電位線Ｌ２は、電源に接続され、第１導電型のＭＯＳトランジスタが、ｐＭＯＳトランジスタであり、第２導電型のＭＯＳトランジスタが、ｎＭＯＳトランジスタであってもよい。
【実施例２】
【０１２２】
既述の実施例１では、誤差電流出力回路と定電流出力回路とが一対一に対応して設けられた場合について説明した。
【０１２３】
実施例２では、選択回路を用いて、１つの誤差電流出力回路と複数の定電流出力回路とを対応させる場合について説明する。これにより、実施例１の構成と比較して、回路面積を削減することができる。
【０１２４】
図７は、実施例２に係る半導体集積回路２００の構成の一例を示す図である。なお、図７において、図２に示す符号と同じ符号は、実施例１と同様の構成を示す。
【０１２５】
図７に示すように、半導体集積回路２００は、実施例１と同様に、各センスアンプブロックＳ１〜Ｓｎに、第１ないし第ｎの出力端子Ｚ１〜Ｚｎを介して、出力電流ＩＰ１〜ＩＰｎを供給するようになっている。
【０１２６】
ここで、既述のように、各センスアンプブロックＳ１〜Ｓｎは、各出力電流ＩＰ１〜ＩＰｎをそれぞれカレントミラー回路Ｙによりカレントミラーしたモニタ電流Ｉｍ１〜Ｉｍｎを出力する。そして、半導体集積回路２００は、各モニタ電流Ｉｍ１〜Ｉｍｎと基準電流Ｉｒｅｆとを比較して、この比較結果に基づいて、出力電流ＩＰ１〜ＩＰｎが所定値になるように調整するようになっている。
【０１２７】
図７に示すように、この半導体集積回路２００は、例えば、第１、第２、・・・、第ｎの定電流出力回路Ｘ１、Ｘ２、・・・、Ｘｎと、誤差電流出力回路Ｃと、バイアス電圧生成回路Ｂと、基準電流生成回路Ｖと、電流選択回路５と、スイッチ制御回路６と、を備える。
【０１２８】
すなわち、半導体集積回路２００は、実施例１と比較して、誤差電流出力回路が１つに省略され、モニタ選択回路４と、電流選択回路５と、スイッチ制御回路６と、をさらに備える。
【０１２９】
電流選択回路５は、誤差電流端子ＩＯＵＴから供給された誤差電流Ｉｅを、第１の出力端子Ｚ１ないし第ｎの出力端子Ｚｎの何れか１つに、出力するようになっている。
【０１３０】
すなわち、誤差電流Ｉｅが、電流比較回路５により選択された誤差電流Ｉｅ１〜Ｉｅｎの何れかとして、センスアンプブロックＳ１〜Ｓｎの何れかに供給される。
【０１３１】
モニタ選択回路４は、第１の出力端子Ｚ１から出力された出力電流ＩＰ１をモニタした第１のモニタ電流Ｉｍ１ないし第ｎの出力端子Ｚｎから出力された出力電流ＩＰｎをモニタした第ｎのモニタ電流Ｉｍｎの何れか１つを選択して１つのモニタ電流を出力するようになっている。
【０１３２】
すなわち、第１のモニタ電流Ｉｍ１ないし第ｎのモニタ電流Ｉｍｎのうち、モニタ選択回路４により選択された電流が、モニタ電流Ｉｍとして誤差電流出力回路Ｃに供給される。
【０１３３】
誤差電流出力回路Ｃは、誤差電流Ｉｅを誤差電流端子ＩＯＵＴから出力するようになっている。この誤差電流出力回路Ｃは、実施例１の誤差電流出力回路Ｃ１と同様の構成を有する。
【０１３４】
誤差電流出力回路Ｃは、実施例１と同様に、基準電流Ｉｒｅｆがモニタ電流Ｉｍよりも大きい場合には、誤差電流端子ＩＯＵＴから第１の増幅電流Ｉｘ１を誤差電流Ｉｅとして出力する。
【０１３５】
一方、誤差電流出力回路Ｃは、実施例１と同様に、基準電流Ｉｒｅｆがモニタ電流よりも小さい場合には、誤差電流端子ＩＯＵＴから第２の増幅電流Ｉｘ２を誤差電流Ｉｅとして出力する。
【０１３６】
スイッチ制御回路６は、制御信号Ｓ１、Ｓ２により電流選択回路５およびモニタ選択回路４を制御するようになっている。
【０１３７】
このスイッチ制御回路６は、例えば、電流選択回路５を制御して第１の出力端子Ｚ１に誤差電流Ｉｅ１を出力させた場合は、モニタ選択回路４を制御して第１のモニタ電流Ｉｍ１を選択して電流比較回路ＣＯＭＰに出力させる。
【０１３８】
これにより、誤差電流出力回路Ｃの上述の動作により、第１の出力端子Ｚ１から出力される出力電流ＩＰ１が所定の値に調整される。
【０１３９】
また、スイッチ制御回路６は、電流選択回路５を制御して第２の出力端子Ｚ２に誤差電流Ｉｅ２を出力させた場合は、モニタ選択回路４を制御して第２のモニタ電流Ｉｍ２を選択して電流比較回路ＣＯＭＰに出力させる。
【０１４０】
これにより、誤差電流出力回路Ｃの上述の動作により、第２の出力端子Ｚ２から出力される出力電流ＩＰ２が所定の値に調整される。
【０１４１】
同様に、スイッチ制御回路６は、電流選択回路５を制御して第ｎの出力端子Ｚｎに誤差電流Ｉｅｎを出力させた場合は、モニタ選択回路４を制御して第ｎのモニタ電流Ｉｍｎを選択して電流比較回路ＣＯＭＰに出力させる。
【０１４２】
これにより、誤差電流出力回路Ｃの上述の動作により、第ｎの出力端子Ｚｎから出力される出力電流ＩＰｎが所定の値に調整される。
【０１４３】
ここで、図８は、図７に示すモニタ選択回路４の構成の一例を示す回路図である。なお、図７に示す電流選択回路５も同様の構成を有する。
【０１４４】
図８に示すように、モニタ選択回路４は、ｎ個のトランスファーゲート４Ｔ１〜ｔＴｎと、ｎ個のインバータ４Ｉ１〜４Ｉｎと、を有する。
【０１４５】
トランスファーゲート４Ｔ１〜ｔＴｎの何れか１つが、制御信号Ｓ１によりオンするようになっている。
【０１４６】
例えば、制御信号Ｓ１によりトランスファーゲート４Ｔ１がオンすると、第１のモニタ電流Ｉｍ１が選択されて電流比較回路ＣＯＭＰにモニタ電流Ｉｍとして供給される。
【０１４７】
同様に、制御信号Ｓ１によりトランスファーゲート４Ｔｎがオンすると、第ｎのモニタ電流Ｉｍｎが選択されて電流比較回路ＣＯＭＰにモニタ電流Ｉｍとして供給される。
【０１４８】
なお、半導体集積回路２００のその他の構成は、実施例１と同様である。
【０１４９】
すなわち、本実施例２に係る半導体集積回路２００によれば、実施例１と同様に、より高精度に定電流を出力することができる。
【０１５０】
さらに、既述のように、本実施例２では、各第１ないし第ｎの定電流出力回路Ｘ１〜Ｘｎ、センスアンプブロックＳ１〜Ｓｎに対して、誤差電流出力回路Ｃを共通して使用する。これにより、半導体集積回路の回路面積を削減することができる。
【０１５１】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１５２】
１００、２００  半導体集積回路
１０００  半導体記憶装置
【図１】
2013117837.tif 000003
【図２】
2013117837.tif 000004
【図３】
2013117837.tif 000005
【図４】
2013117837.tif 000006
【図５】
2013117837.tif 000007
【図６】
2013117837.tif 000008
【図７】
2013117837.tif 000009
【図８】
2013117837.tif 000010