(57)【要約】【課題】基板に生じるクラックの発生を防止した薄膜形成方法を提供する。【解決手段】薄膜形成方法は、基板を準備する基板準備工程と、基板上に第１薄膜を形成する第１薄膜形成工程と、第１薄膜に対して光線を相対走査して照射することにより、第１薄膜を結晶化する結晶化工程と、結晶化工程において第１薄膜に生じる熱の基板への伝導量を低下させる緩和層を、結晶化工程の前に、基板の端部領域及び基板を切断する際に切断線が通る領域の少なくとも一方を含む領域に形成する緩和層形成工程とを含む。【選択図】図２Ｄ
2013102083.tif 000002
【特許請求の範囲】
【請求項１】
基板を準備する基板準備工程と、
前記基板上に第１薄膜を形成する第１薄膜形成工程と、
前記第１薄膜に対して光線を相対走査して照射することにより、前記第１薄膜を結晶化する結晶化工程と、
前記結晶化工程において前記第１薄膜に生じる熱の前記基板への伝導量を低下させる緩和層を、前記結晶化工程の前に、前記基板の端部領域及び前記基板を切断する際に切断線が通る領域の少なくとも一方を含む領域に形成する緩和層形成工程とを含む、
薄膜形成方法。
【請求項２】
前記緩和層は、
前記基板と前記第１薄膜との間に形成され、
前記緩和層に重畳する位置の前記第１薄膜の前記光線の吸収率を低下させることによって、前記基板への熱伝導量を低下させる、
請求項１に記載の薄膜形成方法。
【請求項３】
前記緩和層は、
前記光線を反射する材料で形成され、
前記第１薄膜に照射される前記光線と、前記緩和層で反射された光線とを光学干渉させることによって、前記第１薄膜の前記光線の吸収率を低下させる、
請求項２に記載の薄膜形成方法。
【請求項４】
前記緩和層は、金属材料で形成される、
請求項２又は３に記載の薄膜形成方法。
【請求項５】
該薄膜形成方法は、さらに、前記基板と前記第１薄膜との間に第２薄膜を形成する第２薄膜形成工程を含み、
前記緩和層は、前記第１及び第２薄膜の平均膜厚が前記基板の中央領域より１０％〜２０％薄い前記基板の端部領域にのみ形成される、
請求項２〜４のいずれか１項に記載の薄膜形成方法。
【請求項６】
前記緩和層は、
膜厚が５００ｎｍ〜１０００ｎｍであり、
前記基板と前記第１薄膜との間に形成される、
請求項１に記載の薄膜形成方法。
【請求項７】
前記緩和層は、無機材料で形成される、
請求項６に記載の薄膜形成方法。
【請求項８】
前記緩和層は、有機材料と無機材料との混合材料である、
請求項７に記載の薄膜形成方法。
【請求項９】
該薄膜形成方法は、さらに、前記基板上に第３薄膜を形成する第３薄膜形成工程を含み、
前記緩和層は、前記第１及び第３薄膜の間に形成される、
請求項６〜８のいずれか１項に記載の薄膜形成方法。
【請求項１０】
前記第３薄膜は、酸化珪素膜であり、
前記緩和層は、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜である、
請求項９に記載の薄膜形成方法。
【請求項１１】
前記緩和層は、
前記第１薄膜上に形成され、
前記光線を遮光することによって、前記第１薄膜から前記基板への熱伝導量を低下させる、
請求項１に記載の薄膜形成方法。
【請求項１２】
前記緩和層は、金属材料で形成される、
請求項１１に記載の薄膜形成方法。
【請求項１３】
前記金属材料は、ＭｏＷ、Ｗ、Ｔａ、Ｃｒ、Ｃｕ、Ａｌのいずれかを含む、
請求項１２に記載の薄膜形成方法。
【請求項１４】
前記緩和層の前記光線の反射率は、６０％以上である、
請求項１２又は１３に記載の薄膜形成方法。
【請求項１５】
前記結晶化工程で結晶化された前記第１薄膜に含まれる結晶粒の平均粒径は、５０ｎｍ以上、１μｍ以下である、
請求項１〜１４のいずれか１項に記載の薄膜形成方法。
【請求項１６】
前記光線は、連続発振のレーザ光線であり、
前記レーザ光線の波長は、５３２ｎｍである、
請求項１〜１５のいずれか１項に記載の薄膜形成方法。
【請求項１７】
前記薄膜形成方法は、さらに、前記結晶化工程の後に、前記緩和層に重畳する位置に切断線が位置するように、前記基板を切断する工程を含む、
請求項１〜１６のいずれか１項に記載の薄膜形成方法。
【請求項１８】
前記基板は、クラック、チッビング、切欠、のいずれかを有する、
請求項１〜１７のいずれか１項に記載の薄膜形成方法。
【請求項１９】
前記緩和層は、前記基板の端部のうち、前記光線の相対走査方向に交差する側の端部にのみ形成される、
請求項１〜１８のいずれか１項に記載の薄膜形成方法。
【請求項２０】
前記第１薄膜は、シリコンを含有する材料で構成される、
請求項１〜１９のいずれか１項に記載の薄膜形成方法。
【請求項２１】
請求項１〜２０のいずれか１項に記載の薄膜形成方法を含む、
表示装置の製造方法。
【請求項２２】
基板と、
前記基板上に形成され、光線が照射されることによって結晶化された第１薄膜と、
前記基板の端部領域及び前記基板を切断する際に切断線が通る領域の少なくとも一方を含む領域に、前記第１薄膜に生じる熱の前記基板への伝導量を低下させる緩和層とを備える、
薄膜形成基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜形成基板及びその製造方法に関し、特に、表示装置の画素回路が形成された薄膜形成基板及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ  ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。
【０００３】
有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり、電流駆動型のディスプレイデバイスである。このことから、アクティブマトリクス方式の表示装置の駆動回路として優れた特性を有する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）の開発が急がれている。薄膜トランジスタは、画素を選択するスイッチング素子、或いは画素を駆動する駆動トランジスタ等として用いられる。
【０００４】
従来の薄膜トランジスタ及びその製造方法は、例えば、特許文献１及び特許文献２に開示されている。特許文献１、２によれば、薄膜トランジスタは、基板上に薄膜を順次積層することによって形成される。また、薄膜トランジスタのオン特性を向上させるために、チャネル領域となる半導体膜にレーザを照射して、多結晶化することが知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３２３０３号公報
【特許文献２】特開平５−２１３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記方法で製造された薄膜トランジスタには、図１３に示されるように、基板の表面から内部に向かって延びるクラックが大量発生する課題がある。このクラックの発生原因の一例を、図１４を用いて説明する。
【０００７】
まず、基板９００の表面には、最初からマイクロクラック９１０が存在する。このマイクロクラック９１０は、基板９００に必ず存在するものであり、薄膜トランジスタの性能に影響を与えるものではない。しかしながら、基板９００上に積層された半導体膜にレーザを照射することによって基板９００が高温になり、冷却することによって基板９００に図１４の矢印の方向の引張応力が生じる。そして、この引張応力によって、マイクロクラック９１０が伸展して大きなクラック９２０になると考えられる。
【０００８】
この課題は、マイクロクラック９１０が多い基板周辺部において特に顕著である。また、冷却時にクラック９２０が生じなくとも、基板９００に引張応力が残留していることにより、基板９００を切断する際にクラックが大量発生する課題がある。
【０００９】
本発明は、上記の課題に鑑みてなされたものであり、基板に生じるクラックの発生を防止した薄膜形成基板及び薄膜形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一形態に係る薄膜形成方法は、基板を準備する基板準備工程と、前記基板上に第１薄膜を形成する第１薄膜形成工程と、前記第１薄膜に対して光線を相対走査して照射することにより、前記第１薄膜を結晶化する結晶化工程と、前記結晶化工程において前記第１薄膜に生じる熱の前記基板への伝導量を低下させる緩和層を、前記結晶化工程の前に、前記基板の端部領域及び前記基板を切断する際に切断線が通る領域の少なくとも一方を含む領域に形成する緩和層形成工程とを含む。
【発明の効果】
【００１１】
本発明によれば、基板に生じるクラックの発生を防止した薄膜形成基板及び薄膜形成方法を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施の形態１に係る薄膜半導体装置の構造を示す断面図である。
【図２Ａ】図２Ａは、実施の形態に係る薄膜半導体装置の製造方法における基板準備工程を模式的に示した断面図である。
【図２Ｂ】図２Ｂは、実施の形態１に係る薄膜半導体装置の製造方法におけるゲート電極／緩和層形成工程を模式的に示した断面図である。
【図２Ｃ】図２Ｃは、実施の形態１に係る薄膜半導体装置の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。
【図２Ｄ】図２Ｄは、実施の形態１に係る薄膜半導体装置の製造方法におけるシリコン薄膜形成工程を模式的に示した断面図である。
【図２Ｅ】図２Ｅは、実施の形態１に係る薄膜半導体装置の製造方法におけるチャネル層形成工程を模式的に示した断面図である。
【図２Ｆ】図２Ｆは、実施の形態１に係る薄膜半導体装置の製造方法におけるチャネル保護層形成工程を模式的に示した断面図である。
【図２Ｇ】図２Ｇは、実施の形態１に係る薄膜半導体装置の製造方法におけるソース電極／ドレイン電極形成工程を模式的に示した断面図である。
【図２Ｈ】図２Ｈは、実施の形態１に係る薄膜半導体装置の製造方法における層間絶縁膜形成工程を模式的に示した断面図である。
【図２Ｉ】図２Ｉは、実施の形態１に係る薄膜半導体装置の製造方法におけるＥＬ層形成工程を模式的に示した断面図である。
【図２Ｊ】図２Ｊは、実施の形態１に係る薄膜半導体装置の製造方法における前面ガラス取り付け工程を模式的に示した断面図である。
【図２Ｋ】図２Ｋは、実施の形態１に係る薄膜半導体装置の製造方法における切断工程を模式的に示した断面図である。
【図３Ａ】図３Ａは、緩和層を設けない場合の図２ＤのＰ部の拡大断面図である。
【図３Ｂ】図３Ｂは、緩和層を設けた場合の図２ＤのＰ部の拡大断面図である。
【図３Ｃ】図３Ｃは、緩和層の位置を示すマザー基板１１０Ｍの平面図である。
【図４】図４は、シリコン薄膜のレーザ光の吸収率を示す図である。
【図５】図５は、実施の形態２に係る薄膜半導体装置の構造を示す断面図である。
【図６Ａ】図６Ａは、実施の形態２に係る薄膜半導体装置の製造方法におけるゲート電極形成工程を模式的に示した断面図である。
【図６Ｂ】図６Ｂは、実施の形態２に係る薄膜半導体装置の製造方法における緩和層形成工程を模式的に示した断面図である。
【図７】図７は、アンダーコート層の膜厚とシリコン薄膜を結晶化する際のマザー基板の表面温度との関係を示す図である。
【図８】図８は、実施の形態３に係る薄膜半導体装置の構造を示す断面図である。
【図９Ａ】図９Ａは、実施の形態３に係る薄膜半導体装置の製造方法における緩和層形成工程を模式的に示した断面図である。
【図９Ｂ】図９Ｂは、実施の形態３に係る薄膜半導体装置の製造方法における結晶化工程を模式的に示した断面図である。
【図９Ｃ】図９Ｃは、実施の形態３に係る薄膜半導体装置の製造方法におけるチャネル層形成工程を模式的に示した断面図である。
【図１０Ａ】図１０Ａは、緩和層が形成される位置の一例を示すマザー基板の平面図である。
【図１０Ｂ】図１０Ｂは、緩和層が形成される位置の一例を示すマザー基板の平面図である。
【図１１】図１１は、本発明の実施の形態に係る薄膜半導体装置を用いた画素の回路構成を示す図である。
【図１２】図１２は、従来の薄膜半導体装置の構成を示す断面図である。
【図１３】図１３は、クラックが発生した基板の断面の様子を示す図である。
【図１４】図１４は、基板にクラックが発生する理由を説明するための図である。
【発明を実施するための形態】
【００１３】
本発明の一形態に係る薄膜形成方法は、基板を準備する基板準備工程と、前記基板上に第１薄膜を形成する第１薄膜形成工程と、前記第１薄膜に対して光線を相対走査して照射することにより、前記第１薄膜を結晶化する結晶化工程と、前記結晶化工程において前記第１薄膜に生じる熱の前記基板への伝導量を低下させる緩和層を、前記結晶化工程の前に、前記基板の端部領域及び前記基板を切断する際に切断線が通る領域の少なくとも一方を含む領域に形成する緩和層形成工程とを含む。
【００１４】
上記のように、第１薄膜に生じる熱の伝導量を低下させる緩和層を基板の一部に設けることにより、緩和層が重畳する位置において、基板にクラックが生じるのを有効に防止することができる。なお、「第１薄膜」は、例えば、薄膜トランジスタ（薄膜半導体装置）のチャネル層となるシリコン薄膜であってもよい。
【００１５】
また、前記緩和層は、前記基板と前記第１薄膜との間に形成され、前記緩和層に重畳する位置の前記第１薄膜の前記光線の吸収率を低下させることによって、前記基板への熱伝導量を低下させるものであってもよい。
【００１６】
また、前記緩和層は、前記光線を反射する材料で形成され、前記第１薄膜に照射される前記光線と、前記緩和層で反射された光線とを光学干渉させることによって、前記第１薄膜の前記光線の吸収率を低下させるものであってもよい。
【００１７】
また、前記緩和層は、金属材料で形成されてもよい。
【００１８】
さらに、該薄膜形成方法は、前記基板と前記第１薄膜との間に第２薄膜を形成する第２薄膜形成工程を含んでもよい。そして、前記緩和層は、前記第１及び第２薄膜の平均膜厚が前記基板の中央領域より１０％〜２０％薄い前記基板の端領域にのみ形成されてもよい。なお、「第２薄膜」は、例えば、薄膜トランジスタ（薄膜半導体装置）のゲート絶縁膜であってもよい。
【００１９】
また、前記緩和層は、膜厚が５００ｎｍ〜１０００ｎｍであり、前記基板と前記第１薄膜との間に形成されてもよい。
【００２０】
また、前記緩和層は、無機材料で形成されてもよい。
【００２１】
さらに、前記緩和層は、有機材料と無機材料との混合材料であってもよい。
【００２２】
さらに、該薄膜形成方法は、前記基板上に第３薄膜を形成する第３薄膜形成工程を含んでもよい。そして、前記緩和層は、前記第１及び第３薄膜の間に形成されてもよい。なお、「第３薄膜」は、例えば、薄膜トランジスタ（薄膜半導体装置）のアンダーコート層であってもよい。
【００２３】
また、前記第３薄膜は、酸化珪素膜であってもよく、前記緩和層は、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜であってもよい。
【００２４】
また、前記緩和層は、前記第１薄膜上に形成され、前記光線を遮光することによって、前記第１薄膜から前記基板への熱伝導量を低下させるものであってもよい。
【００２５】
また、前記緩和層は、金属材料で形成されてもよい。
【００２６】
具体的には、前記金属材料は、ＭｏＷ、Ｗ、Ｔａ、Ｃｒ、Ｃｕ、Ａｌのいずれかを含んでもよい。
【００２７】
また、前記緩和層の前記光線の反射率は、６０％以上であってもよい。
【００２８】
また、前記結晶化工程で結晶化された前記第１薄膜に含まれる結晶粒の平均粒径は、５０ｎｍ以上、１μｍ以下であってもよい。
【００２９】
また、前記光線は、連続発振のレーザ光線であってもよく、前記レーザ光線の波長は、５３２ｎｍであってもよい。
【００３０】
さらに、前記薄膜形成方法は、前記結晶化工程の後に、前記緩和層に重畳する位置に切断線が位置するように、前記基板を切断する工程を含んでもよい。
【００３１】
また、前記基板は、クラック、チッビンク、切欠、のいずれかを有してもよい。
【００３２】
また、前記緩和層は、前記基板の端部のうち、前記光線の相対走査方向に交差する側の端部にのみ形成されてもよい。
【００３３】
また、前記第１薄膜は、シリコンを含有する材料で構成されてもよい。
【００３４】
本発明の一形態に係る表示装置の製造方法は、上記記載の薄膜形成方法を含む。
【００３５】
本発明の一形態に係る薄膜形成基板は、基板と、前記基板上に形成され、光線が照射されることによって結晶化された第１薄膜と、前記基板の端部領域及び前記基板を切断する際に切断線が通る領域の少なくとも一方を含む領域に、前記第１薄膜に生じる熱の前記基板への伝導量を低下させる緩和層とを備える。
【００３６】
（実施の形態１）
図１を参照して、本発明の実施の形態１に係る薄膜形成基板の構成を説明する。図１は、本実施の形態１に係る薄膜形成基板の一例である薄膜半導体装置１００の模式的な構成を示す断面図である。
【００３７】
薄膜半導体装置１００は、図１に示されるように、基板１１０と、ゲート電極１２０ａ、１２０ｂ、１２０ｃ及び緩和層１２１と、ゲート絶縁膜１３０と、チャネル層１４０ａ、１４０ｂ、１４０ｃと、チャネル保護層１５０ａ、１５０ｂ、１５０ｃと、ソース電極１６１ａ、１６１ｂ、１６１ｃ及びドレイン電極１６２ａ、１６２ｂ、１６２ｃと、層間絶縁膜１７０と、ＥＬ層１８０と、前面ガラス１９０とを、この順に積層して構成される。
【００３８】
図１に示される薄膜半導体装置１００は、例えば、複数の画素を有する表示パネルである。そして、薄膜半導体装置１００には、画素毎にボトムゲート型の薄膜トランジスタが形成されている。
【００３９】
基板１１０は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物がチャネル層１４０ａ、１４０ｂ、１４０ｃに侵入することを防止するために、基板１１０上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１１０への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば１００ｎｍ〜２０００ｎｍ程度とすることができる。
【００４０】
ゲート電極１２０ａは、基板１１０上に所定形状でパターン形成される。ゲート電極１２０ａを構成する材料としては、例えば、モリブデン（Ｍｏ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等を用いることができる。ゲート電極１２０ａの膜厚は、例えば２０〜５００ｎｍ程度とすることができる。ゲート電極１２０ｂ、１２０ｃについても同様である。
【００４１】
実施の形態１に係る緩和層１２１は、基板１１０上の端部領域にパターン形成される。より具体的には、緩和層１２１は、ゲート電極１２０ａ〜１２０ｃと同一の層に、ゲート電極１２０ａ〜１２０ｃと同一の材料で形成される。なお、図１では、基板１１０上の一方側（図１の左側）の端部にのみ緩和層１２１を設けた例を示したが、これに限ることなく、他方側（図１の右側）の端部にも緩和層１２１を設けてもよい。さらには、図１の手前側及び奥側の端部にも緩和層１２１を設けてもよい。
【００４２】
この緩和層１２１は、薄膜半導体装置１００を搬送する際の外力、あるいは薄膜半導体装置１００が長期期間で使用される際の熱応力等で基板１１０に作用する応力を緩和する応力緩和層として機能する。すなわち、薄膜半導体装置１００に作用する外力、熱応力によって基板１１０にクラックが発生、伸展するのを有効に防止することができる。
【００４３】
ゲート絶縁膜１３０は、ゲート電極１２０ａ、１２０ｂ、１２０ｃ及び緩和層１２１を覆うように、基板１１０の上面全域に形成される。ゲート絶縁膜１３０を構成する材料としては、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜１３０の膜厚は、例えば５０ｎｍ〜３００ｎｍとすることができる。
【００４４】
なお、本実施の形態１では、後述するようにチャネル層１４０ａ、１４０ｂ、１４０ｃを結晶性シリコン薄膜で形成しているので、ゲート絶縁膜１３０に酸化シリコンを用いることが好ましい。酸化シリコンは、チャネル層１４０ａ、１４０ｂ、１４０ｃとゲート絶縁膜１３０との界面状態を良好にするのに適しており、これによって薄膜半導体装置１００の閾値電圧特性が向上する。
【００４５】
チャネル層１４０ａは、ゲート絶縁膜１３０上のゲート電極１２０ａに重畳する位置にパターン形成される半導体膜であって、ゲート電極１２０ａの電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。なお、チャネル層１４０ｂ、１４０ｃについても同様である。チャネル層１４０ａ〜１４０ｃの膜厚は、例えば、３０ｎｍ〜１００ｎｍ程度とすることができる。
【００４６】
チャネル層１４０ａ〜１４０ｃは、結晶性の組織構造を有する結晶性シリコン薄膜であって、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。また、チャネル層１４０ａ〜１４０ｃには、平均結晶粒径が１００ｎｍ以上の多結晶、あるいは、平均結晶粒径が１０ｎｍ〜１００ｎｍのマイクロクリスタル（μｃ）と呼ばれる微結晶が含まれる。さらに、チャネル層１４０ａ〜１４０ｃに含まれるシリコン結晶の主面方位は［１００］であることが好ましい。これにより、結晶性に優れたチャネル層１４０ａ〜１４０ｃを形成することができる。
【００４７】
チャネル保護層１５０ａは、チャネル層１４０ａ上に形成され、チャネル層１４０ａを保護するチャネルエッチングストッパ（ＣＥＳ）層として機能する。すなわち、チャネル保護層１５０ａは、ソース電極１６１ａ及びドレイン電極１６２ａのエッチング処理時において、チャネル層１４０ａがエッチングされることを防止する機能を有する。チャネル保護層１５０ｂ、１５０ｃも同様である。
【００４８】
チャネル保護層１５０ａ〜１５０ｃを形成する材料には、例えば、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料を用いることができる。本実施の形態１におけるチャネル保護層１５０ａ〜１５０ｃは、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。
【００４９】
また、チャネル保護層１５０ａ〜１５０ｃを構成する有機材料には、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤が含まれる。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４−ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。
【００５０】
チャネル保護層１５０ａ〜１５０ｃを形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成することができる。なお、チャネル保護層１５０ａ〜１５０ｃの形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。
【００５１】
チャネル保護層１５０ａ〜１５０ｃの膜厚は、例えば、３００ｎｍ〜１０００ｎｍとすることができる。チャネル保護層１５０ａ〜１５０ｃの膜厚の下限は、エッチングによるマージン及びチャネル保護層１５０ａ〜１５０ｃ中の固定電荷の影響を抑制すること等を考慮して決定される。また、チャネル保護層１５０ａ〜１５０ｃの膜厚の上限は、段差の増大に伴うソース電極１６１ａ〜１６１ｃ及びドレイン電極１６２ａ〜１６２ｃの製造プロセスの信頼性の低下を抑制することを考慮して決定される。
【００５２】
ソース電極１６１ａ及びドレイン電極１６２ａは、チャネル保護層１５０ａ上のチャネル層１４０ａに重畳する位置にパターン形成される。また、ソース電極１６１ａとドレイン電極１６２ａとは、互いに所定の間隔をあけて対向配置される。ソース電極１６１ｂ、１６１ｃ及びドレイン電極１６２ｂ、１６２ｃも同様である。
【００５３】
本実施の形態１において、ソース電極１６１ａ及びドレイン電極１６２ａは、導電性材料及びその合金等の単層構造又は多層構造とすることができる。例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等によって構成される。本実施の形態１では、ソース電極１６１ａ及びドレイン電極１６２ａは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。ソース電極１６１ａ及びドレイン電極１６２ａの膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。
【００５４】
なお、チャネル層１４０ａとチャネル保護層１５０ａとの間に、さらにバックチャネル層（図示省略）を形成してもよい。バックチャネル層は、例えば、意図的に不純物のドーピングを行っていないアモルファスシリコン膜（真性アモルファスシリコン）によって形成されている。このバックチャネル層は、局在準位密度（トラップ密度）がチャネル層１４０ａより高い。すなわち、バックチャネル層の負キャリアの電荷密度によってチャネル保護層１５０ａの正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、薄膜トランジスタのオフ特性が向上する。
【００５５】
また、チャネル保護層１５０ａとソース電極１６１ａ及びドレイン電極１６２ａとの間に、さらにコンタクト層（図示省略）を形成してもよい。コンタクト層は、不純物を高濃度に含む非晶質半導体膜であり、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。より具体的には、コンタクト層は、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体膜によって構成することができる。また、コンタクト層の膜厚は、例えば５ｎｍ〜１００ｎｍとすることができる。
【００５６】
さらに、コンタクト層は、下層の低濃度の電界緩和層（ｎ−層）と上層の高濃度のコンタクト層（ｎ＋層）との２層から構成されてもよい。低濃度の電界緩和層には、１×１０１７［ａｔｍ／ｃｍ３］程度のリンがドーピングされている。上記２層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することが可能である。
【００５７】
層間絶縁膜１７０は、ソース電極１６１ａ、１６１ｂ、１６１ｃ及びドレイン電極１６２ａ、１６２ｂ、１６２ｃを覆うように、基板１１０の上面全域に積層される。層間絶縁膜１７０を構成する材料としては、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。また、層間絶縁膜１７０は、その上面が平坦になる平坦化膜として機能する。
【００５８】
ＥＬ層１８０は、画素毎に形成される陽極と、画素毎に形成される発光層と、全画素に共通に形成される陰極とで形成される。また、隣接する陽極（発光層）の間には、バンクが形成されている。
【００５９】
陽極は、例えば、モリブデン、アルミニウム、金、銀、銅などの導電性金属若しくはそれらの合金、ＰＥＤＯＴ：ＰＳＳなどの有機導電性材料、酸化亜鉛、又は、鉛添加酸化インジウムのいずれかで形成される反射電極である。一方、陰極は、例えば、ＩＴＯ、ＳｎＯ2、Ｉｎ2Ｏ3、ＺｎＯ又はこれらの組み合わせなどで形成される透明電極である。
【００６０】
発光層は、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層などの各層を積層して構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα−ＮＰＤ（Ｂｉｓ［Ｎ−（１−Ｎａｐｈｔｈｙｌ）−Ｎ−Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、発光層としてＡｌｑ3（ｔｒｉｓ（８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ３を用いることができる。
【００６１】
前面ガラス１９０は、ＥＬ層１８０上に積層される透明ガラスである。この前面ガラス１９０は、ＥＬ層１８０を保護するためのものであり、例えば、基板１１０と同一の材料で形成することができる。なお、前面ガラス１９０を構成する材料はガラスに限定されず、透明樹脂等を用いてもよい。
【００６２】
次に、図２Ａ〜図２Ｋを参照して、本発明の実施の形態１に係る薄膜半導体装置の製造方法を説明する。図２Ａ〜図２Ｋは、本発明の実施の形態１に係る薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
【００６３】
まず、図２Ａに示されるように、マザー基板１１０Ｍを準備する。このマザー基板１１０Ｍは、例えば、図１の基板１１０の数倍の大きさであって、例えば、薄膜トランジスタを形成した後に、基板１１０の大きさに切断される。より具体的には、マザー基板１１０Ｍは、２２００ｍｍ×２５００ｍｍのＧ８基板であってもよい。なお、マザー基板１１０Ｍには、マイクロクラック、チッビング、切欠等が含まれている。これらは、マザー基板１１０Ｍの製造工程や搬送時に形成されるものであり、薄膜半導体装置１００の性能には直接影響しない程度の傷である。
【００６４】
また、ゲート電極１２０ａ〜１２０ｆを形成する前に、プラズマＣＶＤ等によってマザー基板１１０Ｍ上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
【００６５】
次に、図２Ｂに示されるように、マザー基板１１０Ｍ上に、所定形状のゲート電極１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ及び緩和層１２１を形成する。例えば、マザー基板１１０Ｍ上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極１２０ａ〜１２０ｆ及び緩和層１２１を形成することができる。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
【００６６】
次に、図２Ｃに示されるように、ゲート電極１２０ａ〜１２０ｆ及び緩和層１２１を覆うように、マザー基板１１０Ｍの上面全域にゲート絶縁膜１３０Ｍを形成する。例えば、酸化シリコンからなるゲート絶縁膜１３０ＭをプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで、成膜することができる。
【００６７】
次に、図２Ｄに示されるように、ゲート絶縁膜１３０Ｍの上面全域に、非晶質のシリコン薄膜１４０Ｍを形成する。例えば、シリコン薄膜１４０Ｍは、アモルファスシリコン（非晶質シリコン）をプラズマＣＶＤ等によって成膜することができる。なお、シリコン薄膜１４０Ｍは、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで、成膜することができる。そして、成膜されたシリコン薄膜１４０Ｍには、５００℃の脱水素アニール処理が施される。
【００６８】
そして、図２Ｄに示されるように、シリコン薄膜１４０Ｍをレーザアニールして結晶化させる。例えば、ビーム形状が５ｍｍ×３０μｍで、波長が４００ｎｍ〜９００ｎｍ（より好ましくは、５３２ｎｍ）のＣＷレーザをシリコン薄膜１４０Ｍに照射することにより、シリコン薄膜１４０Ｍをアモルファスシリコンの融点である１４１４℃以上の温度範囲に上昇させる。これにより、溶融範囲を経て結晶化したシリコンは、溶融して体積が縮小した後に体積膨張を伴って結晶化し、平均粒径が５０ｎｍ以上、１μｍ以下のｐ−Ｓｉ（多結晶シリコン）となる。
【００６９】
シリコン薄膜１４０Ｍを結晶化させる工程を、図３Ａ〜図３Ｃを参照して詳しく説明する。図３Ａ及び図３Ｂは、図２ＤのＰ部の拡大断面図であって、緩和層１２１を設けない場合（図３Ａ）と、緩和層１２１を設けた場合（図３Ｂ）とを示す図である。図３Ｃは、緩和層１２１の位置を示すマザー基板１１０Ｍの平面図である。
【００７０】
まず、緩和層１２１を設けずにゲート絶縁膜１３０Ｍ及びシリコン薄膜１４０ＭをプラズマＣＶＤで成膜した場合、図３Ａに示されるように、マザー基板１１０Ｍの端部において、ゲート絶縁膜１３０Ｍ及びシリコン薄膜１４０Ｍの膜厚が薄くなる。マザー基板１１０Ｍの端部領域におけるゲート絶縁膜１３０Ｍ及びシリコン薄膜１４０Ｍの膜厚は、マザー基板１１０Ｍの中央領域の膜厚と比較して１０％〜２０％薄くなる。但し、図３Ａでは、説明のために膜厚の差を誇張して図示している。これは、プラズマＣＶＤ装置が発生させるプラズマの密度が中央部（マザー基板１１０Ｍの中央領域に相当）で密となり、周辺部（マザー基板１１０Ｍの端部領域に相当）で疎となることが一因である。
【００７１】
そこで、本実施の形態１に係る薄膜半導体装置１００では、図３Ｂ及び図３Ｃに示されるように、ゲート絶縁膜１３０Ｍ及びシリコン薄膜１４０Ｍの膜厚が薄くなるマザー基板１１０Ｍの端部領域に緩和層１２１を設けている。そして、シリコン薄膜１４０Ｍが形成されたマザー基板１１０Ｍに対して、例えば図３Ｃに示されるようにレーザ光を相対走査することにより、シリコン薄膜１４０Ｍを結晶化する。
【００７２】
より具体的には、例えば、マザー基板１１０Ｍを載置したステージ（図示省略）を第１の方向（例えば、図３Ｃの左右方向）に移動させながら、発振装置からＣＷレーザを出力し、ステージが移動の向きを変えるタイミング（移動方向が左方向から右方向に変わるタイミング、又は移動方向が右方向から左方向に変わるタイミング）毎に、発振装置を第１の方向に直交する方向（例えば、図３Ｃの上下方向）にＣＷレーザの幅だけ移動させる。この動作を繰り返すことによって、ＣＷレーザをシリコン薄膜１４０Ｍの上面全域に照射することができる。
【００７３】
なお、上述の照射方法は一例であって、例えば、ステージを完全に固定させた状態で発振装置のみを移動させてもよいし、その逆であってもよい。すなわち、発振装置とステージとを相対的に移動させることにより、レーザ光でシリコン薄膜１４０Ｍの上面全域を走査すればよい。
【００７４】
次に、図４を参照して、波長５３２ｎｍの連続発振レーザでシリコン薄膜１４０Ｍをアニールする場合において、ゲート絶縁膜１３０Ｍ及びシリコン薄膜１４０Ｍの膜厚の変化に伴って、シリコン薄膜１４０Ｍのレーザ光の吸収率が変化する様子を説明する。図４は、シリコン薄膜１４０Ｍのレーザ光の吸収率を示す図であって、緩和層１２１を設けない場合（破線）と、緩和層１２１を設けた場合（実線）とを比較した図である。
【００７５】
図４を参照すれば明らかなように、ゲート絶縁膜１３０Ｍ及びシリコン薄膜１４０Ｍの膜厚が薄い（例えば、中央領域に比べて３％以上薄い、より好ましくは中央領域に比べて１０％〜２０％薄い）マザー基板１１０Ｍの端部領域に緩和層１２１を設けることにより、緩和層１２１を設けない場合と比較して、シリコン薄膜１４０Ｍのレーザ光の吸収率を低下させることができる。これは、シリコン薄膜１４０Ｍに入射するレーザ光の一部が金属薄膜である緩和層１２１で反射され、入射光と反射光とがシリコン薄膜１４０Ｍ内で光学干渉することによって、シリコン薄膜１４０Ｍの吸収率が低下するものと考えられる。
【００７６】
その結果、レーザアニール工程において、緩和層１２１が形成されていない領域のシリコン薄膜１４０Ｍは、アモルファスシリコンの融点である１４１４℃以上の温度範囲まで上昇し、結晶化して多結晶シリコン層となる。一方、緩和層１２１が形成されている領域（端部領域）のシリコン薄膜１４０Ｍは、緩和層１２１が形成されていない領域（中央領域）のシリコン薄膜１４０Ｍより、低い温度までしか上昇しない。そのため、緩和層１２１が形成されている領域のシリコン薄膜１４０Ｍは結晶化しない可能性があるが、この領域のシリコン薄膜１４０Ｍは後の工程で除去されるので、問題ない。
【００７７】
また、上記のように、シリコン薄膜１４０Ｍの中央領域と端部領域とで温度差が生まれるので、端部領域のシリコン薄膜１４０Ｍからマザー基板１１０Ｍに伝わる熱量は、中央領域における熱伝導量より少なくなる。そのため、冷却時において、マザー基板１１０Ｍに発生する引張応力を低減することができるので、マイクロクラックの多い端部領域でマザー基板１１０Ｍにクラックが発生するのを有効に防止することができる。
【００７８】
但し、図４に示されるように、緩和層１２１を設けない場合、ゲート絶縁膜１３０Ｍ及びシリコン薄膜１４０Ｍの膜厚が厚くなるほど、レーザ光の吸収率が低下している。一方、緩和層１２１を設けた場合、ゲート絶縁膜１３０Ｍ及びシリコン薄膜１４０Ｍの膜厚が厚くなるほど、レーザ光の吸収率が上昇している。そして、膜厚低下率が０％の場合、緩和層１２１を設けた場合の方が吸収率が高くなっている。従って、実施の形態１においては、図３Ｃに示されるように、ゲート絶縁膜１３０Ｍ及びシリコン薄膜１４０Ｍの膜厚が低下するマザー基板１１０Ｍの端部領域にのみ緩和層１２１を形成するのが望ましい。
【００７９】
なお、本実施の形態１では、連続発振レーザを用いたレーザアニールによってシリコン薄膜１４０Ｍを結晶化させたが、結晶化の方法としては、波長３７０〜９００ｎｍ程度のパルスレーザを用いたレーザアニール法、エキシマレーザを用いたレーザアニール法、又は急速熱処理（ＲＴＰ）によるアニール法を用いても構わない。
【００８０】
その後、シリコン薄膜１４０Ｍに対して水素プラズマ処理を行うことにより、シリコン薄膜１４０Ｍのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマをシリコン薄膜１４０Ｍに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、シリコン薄膜１４０Ｍの結晶欠陥密度が低減して結晶性が向上する。
【００８１】
次に、図２Ｅに示されるように、結晶化されたシリコン薄膜１４０Ｍをパターニングすることにより、ゲート電極１２０ａ〜１２０ｆそれぞれに重畳する位置にチャネル層１４０ａ、１４０ｂ、１４０ｃ、１４０ｄ、１４０ｅ、１４０ｆをパターン形成する。
【００８２】
次に、図２Ｆに示すように、チャネル層１４０ａ〜１４０ｆ上に、チャネル保護層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄ、１５０ｅ、１５０ｆを形成する。この場合、まず、所定の塗布方式によってチャネル保護層１５０ａ〜１５０ｆを形成するための所定の有機材料を塗布し、スピンコートやスリットコートを行うことによって、チャネル層１４０ａ〜１４０ｆを覆うように、マザー基板１１０Ｍの上面全域に絶縁膜を成膜する。有機材料の膜厚は、有機材料の粘度やコーティング条件（回転数、ブレードの速度など）で制御することができる。なお、絶縁膜の材料としては、シリコン、酸素及びカーボンを含む感光性塗布型の有機材料を用いることができる。
【００８３】
その後、絶縁膜に対して約１１０℃の温度で約６０秒間のプリベークを行って絶縁膜を仮焼成する。これにより、絶縁膜に含まれる溶剤が気化する。その後、フォトマスクを用いた露光と現像とを行うことによって絶縁膜をパターニングし、所定形状のチャネル保護層１５０ａ〜１５０ｆを形成する。その後、パターン形成されたチャネル保護層１５０ａ〜１５０ｆに対して２８０℃〜３００℃の温度で約１時間のポストベークを行って、チャネル保護層１５０ａ〜１５０ｆを本焼成して固化する。これにより、チャネル保護層１５０ａ〜１５０ｆ中の有機成分の一部が気化及び分解して膜質が改善されたチャネル保護層１５０ａ〜１５０ｆを形成することができる。
【００８４】
次に、図２Ｇに示すように、チャネル保護層１５０ａ〜１５０ｆ上に、ソース電極１６１ａ、１６１ｂ、１６１ｃ、１６１ｄ、１６１ｅ、１６１ｆ及びドレイン電極１６２ａ、１６２ｂ、１６２ｃ、１６２ｄ、１６２ｅ、１６２ｆをパターン形成する。この場合、まず、ソース電極１６１ａ〜１６１ｆ及びドレイン電極１６２ａ〜１６２ｆとなる材料で構成されたソースドレイン金属膜を、例えばスパッタによって成膜する。その後、ソースドレイン金属膜上に所定形状にパターニングされたレジストを形成し、ウェットエッチングを施すことによってソースドレイン金属膜をパターニングする。このとき、チャネル保護層１５０ａ〜１５０ｆがエッチングストッパとしてチャネル層１４０ａ〜１４０ｆを保護する。その後、レジストを除去することにより、所定形状のソース電極１６１ａ〜１６１ｆ及びドレイン電極１６２ａ〜１６２ｆを形成することができる。
【００８５】
次に、図２Ｈに示されるように、ソース電極１６１ａ〜１６１ｆ及びドレイン電極１６２ａ〜１６２ｆを覆うように、マザー基板１１０Ｍの上面全域に層間絶縁膜１７０Ｍを形成する。具体的には、例えば、プラズマＣＶＤ法により、マザー基板１１０Ｍの全域にわたって、窒化シリコンからなる層間絶縁膜１７０Ｍを堆積する。
【００８６】
次に、図２Ｉに示されるように、層間絶縁膜１７０Ｍ上に、ＥＬ層１８０を形成する。具体的には、まず、層間絶縁膜１７０Ｍ上に、陽極と発光層とを画素毎に形成し、その上に全画素共通の陰極を形成する。また、発光層は、正孔注入層、正孔輸送層、有機発光層、及び電子輸送層の積層構造体として形成される。
【００８７】
次に、図２Ｊに示されるように、ＥＬ層１８０上に、前面ガラス１９０を積層する。前面ガラス１９０は、ＥＬ層１８０から出力される光を透過させる透明ガラスであり、透明樹脂等でＥＬ層１８０に接着される。
【００８８】
そして最後に、図２Ｋに示されるように、各種薄膜が積層されたマザー基板１１０Ｍを所定の大きさに切断する。具体的には、図２Ｊに示される端部領域（周縁領域）の一部を切り落とすと共に、切断線がスクライブ領域上に位置するようにマザー基板１１０Ｍを切断することによって、図２Ｋに示される薄膜半導体装置１００Ａ、１００Ｂを得ることができる。
【００８９】
なお、マザー基板１１０Ｍの切断方法は特に限定されないが、例えば、ダイヤモンドカッター等で切断してもよい。または前面ガラス１９０の表面に切欠溝を形成し、その切欠溝に沿って折曲力を加えることによって分断してもよい。
【００９０】
上記のように、マザー基板１１０Ｍの端部領域に緩和層１２１を設けた状態でシリコン薄膜１４０Ｍを結晶化することにより、端部領域におけるシリコン薄膜１４０Ｍからマザー基板１１０Ｍへの熱伝導量を大幅に低下させることができる。その結果、結晶化後の冷却工程において、少なくともマザー基板１１０Ｍの端部領域に発生する引張応力を低減することができるので、マイクロクラックの多い端部領域でマザー基板１１０Ｍにクラックが発生するのを有効に防止することができる。
【００９１】
（実施の形態２）
次に、図５を参照して、実施の形態２に係る薄膜半導体装置の構成を説明する。図５は、実施の形態２に係る薄膜半導体装置２００の断面図である。なお、実施の形態１と同一の構成要素には同一の参照番号を付し、詳しい説明は省略する。
【００９２】
図５に示される薄膜半導体装置２００は、緩和層１２２が基板１１０の両端部に設けられている点、及び緩和層１２２がゲート電極１２０ａ〜１２０ｃと異なる材料で形成されている点が実施の形態１と相違する。
【００９３】
実施の形態２に係る緩和層１２２は、例えば、プラズマＣＶＤ法又はスパッタによって、ＳｉＯ２、ＳｉＮ等の無機材料を基板１１０上のゲート電極１２０ａ〜１２０ｃと同一の層に成膜し、所定の形状にパターニングすることによって形成することができる。または、緩和層１２２は、無機材料と有機材料との混合材料であるＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ：塗布ガラス）を基板１１０上に塗布し、露光、現像、及びベーク工程を経て形成することができる。なお、実施の形態２に係る緩和層１２２は、例えば、５００ｎｍ〜１０００ｎｍ程度の膜厚とするのが望ましい。
【００９４】
次に、図６Ａ及び図６Ｂを参照して、実施の形態２に係る薄膜半導体装置の製造方法を説明する。図６Ａ及び図６Ｂは、本発明の実施の形態２に係る薄膜半導体装置の製造方法であって、実施の形態１の図２Ｂのゲート電極／緩和層形成工程に相当する工程の構成を模式的に示した断面図である。なお、その他の工程は実施の形態１とほぼ共通するので、再度の説明は省略する。
【００９５】
まず、図６Ａに示されるように、マザー基板１１０Ｍ上に、所定形状のゲート電極１２０ａ〜１２０ｆを形成する。ゲート電極１２０ａ〜１２０ｆの形成方法は、実施の形態１と同じであってよい。
【００９６】
次に、図６Ｂに示されるように、マザー基板１１０Ｍ上の端部領域及びスクライブ領域に所定形状の緩和層１２２を形成する。より具体的には、例えば、緩和層１２２となるＳＯＧを基板１１０上に塗布し、フォトマスクを用いた露光と現像とを行うことによって所定の形状にパターニングする。その後、パターン形成された緩和層１２２をベークすることにより、緩和層１２２が本焼成して固化する。
【００９７】
その後、図２Ｃに示されるようにゲート絶縁膜１３０が形成され、図２Ｄに示されるようにシリコン薄膜１４０Ｍが形成されて結晶化される。このとき、実施の形態２に係る緩和層１２２がシリコン薄膜１４０Ｍからマザー基板１１０Ｍへの熱伝導量を低下させる仕組みを、図７を参照して説明する。図７は、マザー基板１１０Ｍ上に形成されるアンダーコート層の膜厚とシリコン薄膜１４０Ｍを結晶化する際のマザー基板１１０Ｍの表面温度との関係を示す図である。
【００９８】
図７を参照すれば明らかなように、アンダーコート層の膜厚が厚い程、マザー基板１１０Ｍの表面温度が低下している。これは、シリコン薄膜１４０Ｍからアンダーコート層を経由してマザー基板１１０Ｍに到達する熱が、アンダーコート層の側面から徐々に放熱されるためだと考えられる。そして、実施の形態２に係る緩和層１２２は、図７のアンダーコート層と同一の役割を担っている。すなわち、実施の形態２に係る緩和層１２２は、シリコン薄膜１４０Ｍからマザー基板１１０Ｍへの熱伝導量を低下させる。そして、緩和層１２２の膜厚は、図７でマザー基板１１０Ｍの表面温度が１１００℃を下回る５００ｎｍ以上に設定するのが望ましい。
【００９９】
なお、図７に示されるように、シリコン薄膜１４０Ｍからマザー基板１１０Ｍへの熱伝導量を十分に低下させるためには、アンダーコート層の膜厚を５００ｎｍ以上にすればよく、必ずしも緩和層１２２を設ける必要はないとも考えられる。しかしながら、アンダーコート層は、マザー基板１１０Ｍの上面全域に均一な膜厚で成膜するために、プラズマＣＶＤ法等を用いる必要がある。そのため、膜厚を厚くしようとすると成膜に時間がかかるという課題を生じる。
【０１００】
これに対して、緩和層１２２は、ＴＦＴ等が形成されない端部領域やスクライブ領域にのみ形成されるので、アンダーコート層と比較して膜厚のばらつきを気にする必要がない。そこで、図６Ｂに示されるように緩和層１２２を別工程で形成するとしても、アンダーコート層の膜厚を厚くするよりも製造時間を短縮することができる。
【０１０１】
上記のように、実施の形態２に係る製造方法では、ゲート電極１２０ａ〜１２０ｆと緩和層１２２とが別工程で形成される点で実施の形態１に係る製造方法と相違する。なお、図６Ａに示されるゲート電極形成工程と、図６Ｂに示される緩和層形成工程とは、上記の実行順序に限定されず、緩和層形成工程を先に実行し、ゲート電極形成工程を後に実行してもよい。
【０１０２】
また、実施の形態２に係る製造方法では、緩和層１２２をマザー基板１１０Ｍの端部領域のみならず、スクライブ領域にも形成している点で実施の形態１に係る製造方法と相違する。なお、スクライブ領域とは、マザー基板１１０Ｍの切断工程において、切断線が通る領域を指す。すなわち、切断工程においてマザー基板１１０Ｍを４つに切断する場合、例えば、図１０Ａの参照番号１６３で示される領域に緩和層１２２が形成される。
【０１０３】
そして、実施の形態２の切断工程における切断線は、スクライブ領域に形成された緩和層１２２上を通る。これにより、切断時に基板１１０にクラックが発生するのを有効に防止することができる。なお、緩和層１２２の幅は５ｍｍ〜１０ｍｍ程度であるのに対して、図２Ｋに示される切断線の幅は１〜２ｍｍ程度であるので、マザー基板１１０Ｍを緩和層１２２上で切断したとしても、図５に示されるように、薄膜半導体装置２００のスクライブ領域に接する側の端部にも緩和層１２２が残留する。
【０１０４】
なお、上記の例では、前面ガラス１９０を取り付けた後に切断工程を実行する方法を説明したが、切断工程のタイミングは、シリコン薄膜形成工程の後であれば、これに限定されない。例えば、層間絶縁膜１７０Ｍを形成した後に切断し、その後の工程（ＥＬ層形成工程、前面ガラス取付工程等）は、個々の薄膜半導体装置に対して別々に行なってもよい。これにより、切断時に基板１１０にクラックが生じて薄膜半導体装置を廃棄せざるを得なくなったとしても、切断工程以降の工程が無駄になるのを防ぐことができる。
【０１０５】
しかしながら、本実施の形態２においては、クラックの生じやすい基板１１０のスクライブ領域にも緩和層１２２を設けたことにより、切断時に基板１１０にクラックが発生するのを有効に防止している。そのため、上記のように前面ガラス１９０を取り付けた後に切断する場合でも工程の無駄を心配する必要がない。
【０１０６】
また、図５に示される薄膜半導体装置２００は、ゲート電極１２０ａ〜１２０ｆと緩和層１２２とを同一の層に形成したが、上記の例に限定されず、例えば、ゲート絶縁膜１３０とシリコン薄膜１４０Ｍ（後にチャネル層１４０ａ〜１４０ｃとなる）との間に緩和層１２２を設けてもよい。すなわち、実施の形態２に係る緩和層１２２は、シリコン薄膜１４０Ｍを結晶化する際に、シリコン薄膜１４０Ｍより下の層に形成されていればよい。
【０１０７】
（実施の形態３）
次に、図８を参照して、実施の形態３に係る薄膜半導体装置の構成を説明する。図８は、実施の形態３に係る薄膜半導体装置３００の断面図である。なお、実施の形態１、２と同一の構成要素には同一の参照番号を付し、詳しい説明は省略する。
【０１０８】
図８に示される薄膜半導体装置３００は、緩和層１６３が基板１１０の両端部に設けられている点、及び緩和層１６３がゲート電極１２０ａ〜１２０ｃと異なる材料で形成されている点で実施の形態１と相違する。また、図８に示される薄膜半導体装置３００は、緩和層１６３の直下に非晶質シリコン層１４１が形成されている点で実施の形態１、２と相違する。
【０１０９】
実施の形態３に係る緩和層１６３は、基板１１０上のチャネル層１４０ａ〜１４０ｃより上の層に、金属材料を所定の形状にパターニングすることによって形成することができる。緩和層１６３は、表１に示されるような反射率の高い金属を用いることができ、例えば、ソース電極１６１ａ〜１６１ｃ及びドレイン電極１６２ａ〜１６２ｃと同一の材料で形成してもよい。なお、表１は、緩和層１６３の材料となり得る金属材料の波長５３２ｎｍのレーザ光の反射率を示す表である。
【０１１０】
【表１】
2013102083.tif 000003
【０１１１】
次に、図９Ａ〜図９Ｃ、図１０Ａ、及び図１０Ｂを参照して、実施の形態３に係る薄膜半導体装置の製造方法を説明する。図９Ａ〜図９Ｃは、本発明の実施の形態３に係る薄膜半導体装置の製造方法であって、実施の形態１の図２Ｄのシリコン薄膜形成工程および図２Ｅのチャネル層形成工程に相当する工程の構成を模式的に示した断面図である。図１０Ａ及び図１０Ｂは、緩和層１６３が形成される位置を示す平面図である。なお、その他の工程は実施の形態１とほぼ共通するので、再度の説明は省略する。但し、実施の形態３においては、図２Ｂに示される工程で緩和層１６３は形成されない。
【０１１２】
まず、図９Ａ及び図１０Ａに示されるように、シリコン薄膜１４０Ｍ上の端部領域及びスクライブ領域に所定形状の緩和層１６３を形成する。緩和層１６３となる材料で構成された金属膜を、例えばスパッタによって成膜する。その後、金属膜上に所定形状にパターニングされたレジストを形成し、ウェットエッチングを施すことによって金属膜をパターニングする。
【０１１３】
次に、図９Ｂ及び図１０Ａに示されるように、一部が緩和層１６３で覆われたシリコン薄膜１４０Ｍの上面全域にレーザ光を照射することにより、シリコン薄膜１４０Ｍを結晶化する。その結果、図９Ｂに示されるように、シリコン薄膜１４０Ｍの緩和層１６３で覆われていない領域は、結晶化されて多結晶シリコン層１４０となる。
【０１１４】
一方、表１に示されるレーザ光の反射率の高い金属材料は、表２に示されるように、レーザ光の透過率が極めて低い。その結果、シリコン薄膜１４０Ｍの緩和層１６３で覆われている領域は、緩和層１６３によってレーザ光が遮光されるので温度がほとんど上昇しないので、この領域におけるシリコン薄膜１４０Ｍからマザー基板１１０Ｍへの熱伝導量を低下させることができる。また、結果として、シリコン薄膜１４０Ｍの緩和層１６３で覆われている領域は、結晶化されずに非晶質シリコン層１４１のままとなる。
【０１１５】
【表２】
2013102083.tif 000004
【０１１６】
なお、図１０Ａでは、シリコン薄膜１４０Ｍの全域にレーザ光を照射する例を示したが、必ずしもシリコン薄膜１４０Ｍの全域に照射する必要はない。例えば、図１０Ｂに示されるように、マザー基板１１０Ｍの２組の対辺のうちの一方側（短辺側）のみに緩和層１６３を形成した場合、図１０Ｂに示されるように、緩和層１６３が形成されなかった側（長辺側）の端部（図１０Ｂの非ハッチング領域）をレーザ光の照射範囲から除外してもよい。
【０１１７】
この場合、レーザ光を、照射範囲から除外する辺と平行な方向（図１０Ｂの例では、左右方向）に走査するのが望ましい。これにより、レーザ光の照射開始位置と照射終了位置とを調整すれば、緩和層１６３が形成されなかった側の端部を容易に照射範囲から除外することができる。これは、実施の形態１、２についても同様である。
【０１１８】
次に、図９Ｃに示されるように、多結晶シリコン層１４０をパターニングすることにより、ゲート電極１２０ａ〜１２０ｆそれぞれに重畳する位置にチャネル層１４０ａ、１４０ｂ、１４０ｃ、１４０ｄ、１４０ｅ、１４０ｆをパターン形成する。このとき、非晶質シリコン層１４１は、緩和層１６３がマスクとして機能するために、除去されずに残る。一方、図９Ｃのチャネル層形成工程に先立って緩和層１６３を除去すれば、チャネル層形成工程で非晶質シリコン層１４１を除去することができる。しかしながら、非晶質シリコン層１４１及び緩和層１６３は、薄膜半導体装置３００が完成した後に応力緩和層として機能するので、残しておくのが望ましい。
【０１１９】
次に、上記の各実施の形態１〜３に係る薄膜半導体装置１００、２００、３００を表示装置に適用した例について、図１１を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。図１１は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【０１２０】
図１１に示すように、有機ＥＬ表示装置１０は、アクティブマトリクス基板（ＴＦＴアレイ基板）１１と、アクティブマトリクス基板１１においてマトリクス状に複数配置された画素１２と、画素１２に接続され、アクティブマトリクス基板１１上にアレイ状に複数配置された画素回路１３と、画素１２と画素回路１３の上に順次積層された陽極１４、有機ＥＬ層１５及び陰極１６（透明電極）と、各画素回路１３と制御回路（不図示）とを接続する複数本のソース線１７及びゲート線１８とを備える。有機ＥＬ層１５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
【０１２１】
なお、図１の薄膜半導体装置１００、２００、３００に形成された複数の薄膜トランジスタは、図１１の画素回路１３それぞれに形成されるスイッチングトランジスタ又は駆動トランジスタに相当する。また、図１のＥＬ層１８０は、図１１の陽極、有機ＥＬ層１５、及び陰極１６に相当する。
【０１２２】
次に、上記有機ＥＬ表示装置１０における画素１２の回路構成について、図１２を用いて説明する。図１２は、本発明の実施の形態に係る薄膜半導体装置１００、２００、３００を用いた画素の回路構成を示す図である。
【０１２３】
図１２に示すように、画素１２は、駆動トランジスタ２１と、スイッチングトランジスタ２２と、有機ＥＬ素子２３と、コンデンサ２４とを備える。駆動トランジスタ２１は、有機ＥＬ素子２３を駆動するトランジスタであり、また、スイッチングトランジスタ２２は、画素１２を選択するためのトランジスタである。
【０１２４】
スイッチングトランジスタ２２のソース電極２２Ｓは、ソース線１７に接続され、ゲート電極２２Ｇは、ゲート線１８に接続され、ドレイン電極２２Ｄは、コンデンサ２４及び駆動トランジスタ２１のゲート電極２１Ｇに接続されている。また、駆動トランジスタ２１のドレイン電極２１Ｄは、電源線２５に接続され、ソース電極２１Ｓは有機ＥＬ素子２３のアノードに接続されている。
【０１２５】
この構成において、ゲート線１８にゲート信号が入力され、スイッチングトランジスタ２２をオン状態にすると、ソース線１７を介して供給された信号電圧がコンデンサ２４に書き込まれる。そして、コンデンサ２４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ２１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子２３のアノードからカソードへと流れる。これにより、有機ＥＬ素子２３が発光し、所定の画像を表示することができる。
【０１２６】
なお、本実施の形態では、有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。
【０１２７】
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
【産業上の利用可能性】
【０１２８】
本発明は、表示装置に画素回路等に用いられる薄膜半導体装置に有利に利用される。
【符号の説明】
【０１２９】
１０  有機ＥＬ表示装置
１１  アクティブマトリクス基板
１２  画素
１３  画素回路
１４  陽極
１５  有機ＥＬ層
１６  陰極
１７  ソース線
１８  ゲート線
２１  駆動トランジスタ
２２  スイッチングトランジスタ
２１Ｇ，２２Ｇ，１２０ａ，１２０ｂ，１２０ｃ，１２０ｄ，１２０ｅ，１２０ｆ  ゲート電極
２１Ｓ，２２Ｓ，１６１ａ，１６１ｂ，１６１ｃ，１６１ｄ，１６１ｅ，１６１ｆ  ソース電極
２１Ｄ，２２Ｄ，１６２ａ，１６２ｂ，１６２ｃ，１６２ｄ，１６２ｅ，１６２ｆ  ドレイン電極
２３  有機ＥＬ素子
２４  コンデンサ
１００，１００Ａ，１００Ｂ，２００，３００  薄膜半導体装置
１１０，９００  基板
１２１，１２２，１６３  緩和層
１３０，１３０Ｍ  ゲート絶縁膜
１４０  多結晶シリコン層
１４０ａ，１４０ｂ，１４０ｃ，１４０ｄ，１４０ｅ，１４０ｆ  チャネル層
１４０Ｍ  シリコン薄膜
１４１  非晶質シリコン層
１５０ａ，１５０ｂ，１５０ｃ，１５０ｄ，１５０ｅ，１５０ｆ  チャネル保護層
１７０，１７０Ａ，１７０Ｂ，１７０Ｍ  層間絶縁膜
１８０，１８０Ａ，１８０Ｂ，１８０Ｍ  ＥＬ層
１９０，１９０Ａ，１９０Ｂ，１９０Ｍ  前面ガラス
９１０  マイクロクラック
９２０  クラック
【図１】
2013102083.tif 000005
【図２Ａ】
2013102083.tif 000006
【図２Ｂ】
2013102083.tif 000007
【図２Ｃ】
2013102083.tif 000008
【図２Ｄ】
2013102083.tif 000009
【図２Ｅ】
2013102083.tif 000010
【図２Ｆ】
2013102083.tif 000011
【図２Ｇ】
2013102083.tif 000012
【図２Ｈ】
2013102083.tif 000013
【図２Ｉ】
2013102083.tif 000014
【図２Ｊ】
2013102083.tif 000015
【図２Ｋ】
2013102083.tif 000016
【図３Ａ】
2013102083.tif 000017
【図３Ｂ】
2013102083.tif 000018
【図３Ｃ】
2013102083.tif 000019
【図４】
2013102083.tif 000020
【図５】
2013102083.tif 000021
【図６Ａ】
2013102083.tif 000022
【図６Ｂ】
2013102083.tif 000023
【図７】
2013102083.tif 000024
【図８】
2013102083.tif 000025
【図９Ａ】
2013102083.tif 000026
【図９Ｂ】
2013102083.tif 000027
【図９Ｃ】
2013102083.tif 000028
【図１０Ａ】
2013102083.tif 000029
【図１０Ｂ】
2013102083.tif 000030
【図１１】
2013102083.tif 000031
【図１２】
2013102083.tif 000032
【図１４】
2013102083.tif 000033
【図１３】
2013102083.tif 000034