(57)【要約】【課題】ＣＭＯＳＩＣを用いたフェールセーフＡＮＤ回路を提供する。【解決手段】入力端子に論理値１の電源枠外レベルの論理入力信号が入力しているときに前段から入力する交流信号を後段へ伝達する交流信号伝達部１−１〜１−ｎを、縦続接続し、各交流信号伝達部１−１〜１−ｎを、入力する電源枠外レベルの交流信号に基づいて電源枠内レベルの交流信号を出力する第１ＣＭＯＳＩＣＡと、論理入力信号の入力端子となる電源端子に電源枠外レベルの論理入力信号が入力しているときに第１ＣＭＯＳＩＣＡから出力される電源枠内レベルの交流信号に基づいて電源枠外レベルの交流信号を後段の交流信号伝達部に伝達する第２ＣＭＯＳＩＣＢと、第１ＣＭＯＳＩＣＡ及び第２ＣＭＯＳＩＣＢの各入力ラインとそれぞれの低電位側電源ラインとの間に接続したコンデンサとを備えて構成した。【選択図】図１
2013081067.tif 000002
【特許請求の範囲】
【請求項１】
論理入力信号の入力端子をｎ個（ｎは２以上の自然数）備え、前記ｎ個の入力端子の全てに論理値１の論理入力信号が入力したときのみ論理出力信号として論理値１に相当する交流信号を発生し、前記入力端子に入力する論理入力信号の少なくとも１つが論理値０のとき及び回路故障時に交流信号が発生せず論理出力信号が論理値０となるフェールセーフＡＮＤ回路において、
前記入力端子に論理値１に相当する電源枠外レベルの論理入力信号が入力していることを条件として前段から入力する交流信号を後段へ伝達する交流信号伝達部を、前記ｎ個設けて縦続接続し、全ての交流信号伝達部に論理値１に相当する電源枠外レベルの論理入力信号が入力しているときのみ初段の交流信号伝達部の交流信号が最終段の交流信号伝達部まで順次伝達されて論理出力信号として論理値１に相当する交流信号を発生し、少なくとも１つの交流信号伝達部の論理入力信号が論理値０のとき及び回路故障時には最終段の交流信号伝達部から交流信号が発生しない構成とし、
各交流信号伝達部を、
前段の交流信号伝達部から入力する電源枠外レベルの交流信号をレベル変換して生成した電源枠内レベルの交流信号の入力により電源枠内レベルの交流信号を出力する第１ＣＭＯＳＩＣと、論理入力信号の入力端子を電源端子とし、当該電源端子に論理値１に相当する電源枠外レベルの前記論理入力信号が入力していることを条件として前記第１ＣＭＯＳＩＣから出力される交流信号をレベル変換して生成した電源枠外レベルの交流信号の入力により電源枠外レベルの交流信号を出力して後段の交流信号伝達部に伝達する第２ＣＭＯＳＩＣと、前記第１及び第２ＣＭＯＳＩＣの各入力側において、ＣＭＯＳＩＣの入力ラインと低電位側の電源ラインとの間に接続したコンデンサと、を備えて構成したことを特徴とするフェールセーフＡＮＤ回路。
【請求項２】
最終段の交流信号伝達部から交流信号が発生したときに、当該交流信号に基づいて前記電源枠外レベルの定電圧出力を生成して外部負荷に供給する定電圧出力回路を備える請求項１に記載のフェールセーフＡＮＤ回路。
【請求項３】
前記定電圧出力回路は、外部負荷に定電圧出力を供給する電源部と、該電源部にパルス電圧を供給するスイッチング部と、を備え、前記電源部はインダクタを備え、前記スイッチング部は、前記最終段の交流信号伝達部から交流信号が発生したときに前記インダクタにパルス電圧を供給し、前記インダクタは、前記スイッチング部がオンの期間に電流を充電しオフの期間に放電し、前記オフの期間において、前記電源部の電圧を前記電源枠外レベルの電圧にポンプアップさせて前記定電圧出力を生成する構成とした請求項２に記載のフェールセーフＡＮＤ回路。
【請求項４】
初段の交流信号伝達部に、外部の発振回路から電源枠外レベルの交流信号を供給し、この交流信号を電源枠内レベルの交流信号にレベル変換して前記第１ＣＭＯＳＩＣに入力する構成である請求項１〜３のいずれか１つに記載のフェールセーフＡＮＤ回路。
【請求項５】
最終段の交流信号伝達部から出力される交流信号に基づいて前記発振回路に供給する帰還信号を生成し、この帰還信号の入力により前記発振回路の交流信号出力動作を自己保持する構成とした請求項４に記載のフェールセーフＡＮＤ回路。
【請求項６】
フェールセーフＡＮＤ回路を組込んだ基板を、ノイズ侵入防止用の導電性シールド部材で覆い、該導電性シールド部材を前記ＡＮＤ回路の電源ラインに直列に介装する構成とした請求項１〜５のいずれか１つに記載のフェールセーフＡＮＤ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理出力を交流信号の有無で表すダイナミック信号処理を用いたフェールセーフＡＮＤ回路に関する。
【背景技術】
【０００２】
この種のフェールセーフＡＮＤ回路は、回路を構成する複数の交流信号伝達部を縦続接続し、初段の交流信号伝達部からの交流信号が次段の交流信号伝達部へ伝搬していくか否かにより、各交流信号伝達部に論理入力信号として与える信号の論理積演算を行う。論理入力信号が全て論理値１（所定レベル以上）のとき、初段の交流信号伝達部からの交流信号が最終段の交流信号伝達部まで伝搬して交流信号が出力される（論理値１）。一方、論理入力信号の少なくとも１つが論理値０（所定レベル未満）でＡＮＤ条件が成立しない場合や回路故障が生じた場合には交流信号の伝搬が途絶え、最終段の交流信号伝達部から交流信号が発生せず（論理値０）、フェールセーフ性が確保される。そして、従来のこの種のフェールセーフＡＮＤ回路としては、例えば特許文献１等で記載されているように、抵抗とバイポーラトランジスタで構成したものが知られている。
【０００３】
図７に、従来のこの種のフェールセーフＡＮＤ回路の具体的回路の一例を示す。
図７において、Ｒａ〜Ｒｕは抵抗、Ｑａ〜Ｑｈはバイポーラトランジスタ、Ｄａ〜Ｄｃはダイオード、Ｃａ，Ｃｂはコンデンサである。このフェールセーフＡＮＤ回路は、それぞれ論理入力信号の入力端子を備え、論理入力信号の入力で前段からの交流信号を後段へ伝達する交流信号伝達部を４つ縦続接続した４入力フェールセーフＡＮＤ回路の例である。４つの交流信号伝達部の各入力端子に入力する論理入力信号Ｖ１〜Ｖ４の全てが論理値１、即ち、電源電圧Ｅより高い所定レベル以上のときのみ、ダイオードＤｂ，ＤｃとコンデンサＣａ，Ｃｂで構成した倍電圧整流回路から電源電圧Ｅより高レベルの出力Ｐｏｕｔが発生し（論理値１に対応）、論理入力信号Ｖ１〜Ｖ４のいずれか１つでも論理値０、即ち、前記所定レベル未満の場合や回路故障が発生した場合は、電源電圧Ｅより高レベルの出力が発生しない（論理値０に対応）。
【０００４】
このＡＮＤ回路の動作を簡単に説明する。
最初、トランジスタＱａ〜Ｑｇは全てＯＦＦであり、電源の投入でトランジスタＱｂ，Ｑｃ，Ｑｆ，ＱｇはＯＮとなる。この状態で、４つの入力信号Ｖ１〜Ｖ４が全て論理値１（電源電圧Ｅより高い所定レベル以上）になると、次のようにトランジスタＱａ〜Ｑｇが動作する。ＱａＯＦＦ→ＱｂＯＦＦ→ＱｃＯＦＦ→ＱｄＯＮ→ＱｅＯＦＦ→ＱｆＯＦＦ→ＱｇＯＦＦ→ＱａＯＮ→ＱｂＯＮ→ＱｃＯＮ→ＱｄＯＦＦ→ＱｅＯＮ→ＱｆＯＮ→ＱｇＯＮ→ＱａＯＦＦ→ＱｂＯＦＦ→ＱｃＯＦＦ→ＱｄＯＮ→ＱｅＯＦＦ→ＱｆＯＦＦ→ＱｇＯＦＦと動作し、以後、各トランジスタＱａ〜ＱｇがＯＮ／ＯＦＦを繰返す。これにより、トランジスタＱｈがオン／オフを繰返して交流出力（論理値１に相当）が発生する。尚、図７の回路では、前記交流出力を倍電圧整流回路で整流して、電源電圧Ｅより高レベルの出力Ｐｏｕｔとして生成している。これにより、ＡＮＤ回路の入出力間の回路短絡に対しても誤出力を発生することがない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特公昭４５−２９０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、従来のこの種のフェールセーフＡＮＤ回路はバイポーラ型ＩＣ（Integrated Circuit：集積回路）により実用化されているが、半導体製造プロセスの変遷に伴い、近年の論理回路はＣＭＯＳを用いたＭＯＳ型ＩＣが主流になっており、バイポーラ型ＩＣが入手し難くなってきている。このため、ダイナミック信号処理を用いたフェールセーフＡＮＤ回路を、ＣＭＯＳＩＣ（ＣＭＯＳ集積回路）を用いて形成する必要性が高まっている。しかしながら、ＣＭＯＳＩＣは、ＣＭＯＳの信号入力ラインのオープン故障が発生すると、ＣＭＯＳＩＣ内部に存在する寄生容量に起因して動作が不安定となり、発振現象を起こす可能性がある。このため、この種のダイナミック信号処理を用いたフェールセーフＡＮＤ回路に適用することが難しいという問題がある。
【０００７】
本発明は上記問題点に着目してなされたもので、ＣＭＯＳＩＣを用いた場合でも、フェールセーフ性を実現できるフェールセーフＡＮＤ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
このため、本発明は、論理入力信号の入力端子をｎ個（ｎは２以上の自然数）備え、前記ｎ個の入力端子の全てに論理値１の論理入力信号が入力したときのみ論理出力信号として論理値１に相当する交流信号を発生し、前記入力端子に入力する論理入力信号の少なくとも１つが論理値０のとき及び回路故障時に交流信号が発生せず論理出力信号が論理値０となるフェールセーフＡＮＤ回路において、前記入力端子に論理値１に相当する電源枠外レベルの論理入力信号が入力していることを条件として前段から入力する交流信号を後段へ伝達する交流信号伝達部を、前記ｎ個設けて縦続接続し、全ての交流信号伝達部に論理値１に相当する電源枠外レベルの論理入力信号が入力しているときのみ初段の交流信号伝達部の交流信号が最終段の交流信号伝達部まで順次伝達されて論理出力信号として論理値１に相当する交流信号を発生し、少なくとも１つの交流信号伝達部の論理入力信号が論理値０のとき及び回路故障時には最終段の交流信号伝達部から交流信号が発生しない構成とし、各交流信号伝達部を、前段の交流信号伝達部から入力する電源枠外レベルの交流信号をレベル変換して生成した電源枠内レベルの交流信号の入力により電源枠内レベルの交流信号を出力する第１ＣＭＯＳＩＣと、論理入力信号の入力端子を電源端子とし、当該電源端子に論理値１に相当する電源枠外レベルの前記論理入力信号が入力していることを条件として前記第１ＣＭＯＳＩＣから出力される交流信号をレベル変換して生成した電源枠外レベルの交流信号の入力により電源枠外レベルの交流信号を出力して後段の交流信号伝達部に伝達する第２ＣＭＯＳＩＣと、前記第１及び第２ＣＭＯＳＩＣの各入力側において、ＣＭＯＳＩＣの入力ラインと低電位側の電源ラインとの間に接続したコンデンサと、を備えて構成したことを特徴とする。
【０００９】
かかる構成では、入力端子に論理値１に相当する電源枠外レベルの論理入力信号が入力していることを条件として交流信号を順次伝達する交流信号伝達部を、ＣＭＯＳＩＣを用いて構成し、各ＣＭＯＳＩＣの入力ラインと低電位側の電源ラインとの間にコンデンサを接続したことにより、ＣＭＯＳＩＣの信号入力ラインのオープン故障によるＣＭＯＳＩＣの発振現象を防止できるようになる。これにより、フェールセーフＡＮＤ回路にＣＭＯＳＩＣを適用しても、回路故障時のフェールセーフ性が確保できるようになる。
【発明の効果】
【００１０】
本発明のフェールセーフＡＮＤ回路によれば、論理値１に相当する電源枠外レベルの論理入力信号が入力していることを条件として交流信号を順次伝達するよう縦続接続した複数の交流信号伝達部を、ＣＭＯＳＩＣを用いて構成し、ＣＭＯＳＩＣの入力ラインと低電位側の電源ラインとの間にコンデンサを接続するようにしたので、ＣＭＯＳＩＣの信号入力ラインのオープン故障時にＣＭＯＳＩＣの出力を固定させることができ、フェールセーフＡＮＤ回路のフェールセーフ性を確保できる。従って、入手し難いバイポーラ型ＩＣの代わりに容易に入手可能なＣＭＯＳＩＣを用いてフェールセーフＡＮＤ回路を実現できるようになる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係るフェールセーフＡＮＤ回路の一実施形態の回路構成図である。
【図２】図１のフェールセーフＡＮＤ回路の初段の交流信号伝達部の拡大図である。
【図３】定電圧出力回路のトランジスタのオン／オフタイミングとインダクタ電流との関係を示す図である。
【図４】定電圧出力回路のトランジスタの入力信号の周波数とインダクタ電流との関係を示す図である。
【図５】フェールセーフＡＮＤ回路を組込んだ回路基板を覆う導電性シールド部材を回路基板と電気的に接続する場合の構成の一例を示す概略図である。
【図６】図５の導電性シールド部材をフェールセーフＡＮＤ回路の電源ラインに直列に接続した場合の回路構成図である。
【図７】従来のフェールセーフＡＮＤ回路の一例を示す回路構成図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明に係るフェールセーフＡＮＤ回路の一実施形態の回路構成図である。
図１において、本実施形態のフェールセーフＡＮＤ回路１０は、縦続接続したｎ個（ｎは２以上の自然数）の交流信号伝達部１−１〜１−ｎと、最終段の交流信号伝達部１−ｎから電源枠外レベルの交流信号が発生したときに定電圧出力を生成して外部負荷に供給する定電圧出力回路２と、を備えて構成される。
【００１３】
各交流信号伝達部１−１〜１−ｎは、入力端子に電源枠外レベルの論理値１に相当する所定レベル以上の論理入力信号Ｘ１〜Ｘｎが入力していることを条件として交流信号を後段へ伝達するものであり、各交流信号伝達部１−１〜１−ｎは、抵抗Ｒ１〜Ｒ４と、第１及び第２ＣＭＯＳＩＣＡ，Ｂと、各ＣＭＯＳＩＣＡ，Ｂの入力ラインと低電位側の電源ライン（本実施形態では、ＣＭＯＳＩＣＡでは接地ライン４、ＣＭＯＳＩＣＢでは電源ライン５である）との間に接続したコンデンサ、例えば４端子コンデンサＣ１，Ｃ２と、を備える。
【００１４】
前記第１ＣＭＯＳＩＣＡは、電源電圧Ｖｃｃが高電位側の電源ライン５を介して電源端子に印加されるよう構成されており、電源電圧Ｖｃｃの範囲内である電源枠内レベルの信号を処理する。具体的には、前記電源電圧Ｖｃｃより高レベルである電源枠外レベルの交流信号を抵抗Ｒ１と抵抗Ｒ２で抵抗分圧してレベル変換して生成した電源枠内レベルの交流信号が入力すると、入力信号に対して論理の反転した電源枠内レベルの交流信号を出力する。前記第２ＣＭＯＳＩＣＢは、論理値１に相当する電源枠外レベルの論理入力信号Ｘ１〜Ｘｎが電源端子に印加されるよう構成されており、電源電圧Ｖｃｃより高い電源枠外レベルの信号を処理する。具体的には、論理入力信号の入力端子を電源端子とし、この電源端子に論理値１に相当する電源枠外レベルの論理入力信号が入力していることを条件として第１ＣＭＯＳＩＣＡから出力される交流信号を抵抗Ｒ３と抵抗Ｒ４で抵抗分圧してレベル変換して生成した電源枠外レベルの交流信号が入力すると、入力信号に対して論理の反転した電源枠外レベルの交流信号を出力して後段の交流信号伝達部に伝達する。
【００１５】
初段の交流信号伝達部１−１には、発振回路３からの電源枠外レベルの交流信号が抵抗Ｒ１，Ｒ２で電源枠内レベルの信号にレベル変換されて第１ＣＭＯＳＩＣＡの入力に供給されるよう構成されている。前記発振回路３は、常開のスイッチであるスタートスイッチＳ１のオン操作により電源枠外レベルの電圧Ｖ１が供給されることにより駆動する。また、前記電圧Ｖ１を、常閉のスイッチであるストップスイッチＳ２を介して初段の交流信号伝達部１−１の第２ＣＭＯＳＩＣＢの電源端子に印加するよう構成してある。従って、電圧Ｖ１は、初段の交流信号伝達部１の論理入力信号Ｘ１に相当する。
【００１６】
前記定電圧出力回路２は、トランジスタＴＲ、インダクタＬ、コンデンサＣ４，Ｃ５、ダイオードＤ１〜Ｄ３を備えて構成されている。トランジスタＴＲのゲートには、ＣＭＯＳＩＣＣからの交流信号が印加される。前記ＣＭＯＳＩＣＣは、最終段の交流信号伝達部１−ｎから電源枠外レベルの交流信号が発生したときに、抵抗Ｒ５，Ｒ６によりレベル変換された電源枠内レベルの信号入力により、入力信号に対して論理の反転した電源枠内レベルの交流信号を出力してスイッチング部としてのトランジスタＴＲをオン／オフする構成である。また、このＣＭＯＳＩＣＣの入力ラインと低電位側の電源ライン４（本実施形態では接地ラインである）との間には、コンデンサ例えば４端子コンデンサＣ３が接続されている。
【００１７】
前記トランジスタＴＲのドレインは、インダクタＬの一次巻線の一端とダイオードＤ１のアノード側との間に接続されている。ダイオードＤ１のカソード側は、出力端に並列接続するコンデンサＣ４の一端に接続されている。インダクタＬの一次巻線の他端とコンデンサＣ４の他端との間には、インダクタＬの二次巻線の一端が接続されている。インダクタＬの二次巻線にはダイオードＤ２が直列に接続している。そして、インダクタＬの一次巻線及び二次巻線とコンデンサＣ４には、電源電圧Ｖｃｃが印加されている。尚、インダクタＬは、３次巻線から別の出力Ｅout２を取り出せるようになっている。このように、コンデンサＣ４，Ｃ５、インダクタＬ及びダイオードＤ１〜Ｄ３によって、外部の負荷に定電圧出力を供給す電源部が形成される。また、本実施形態では、定電圧出力回路２のインダクタＬから帰還信号を生成してダイオードＤ４を介して発振回路３に供給し、発振回路３の発振動作を自己保持する構成としている。
【００１８】
次に、本実施形態のフェールセーフＡＮＤ回路の正常時の動作を説明する。
全ての交流信号伝達部１−１〜１−ｎの入力端子に電源枠外レベルの論理値１に相当する所定レベル以上の論理入力信号Ｘ１〜Ｘｎが入力しているものとする。尚、初段の交流信号伝達部１−１には、常閉のストップスイッチＳ２を介して電圧Ｖ１が論理入力信号Ｘ１として入力する。この状態で、常開のスタートスイッチＳ１のオン操作により発振回路３が駆動すると、発振回路３からは、電源枠外レベルの交流信号として、例えばＬレベルがＶｃｃ、Ｈレベルが２Ｖｃｃのパルス信号が発生する。このパルス信号が初段の交流信号伝達部１−１に入力すると、初段の交流信号伝達部１−１の第２ＣＭＯＳＩＣＢから電源枠外レベルのパルス信号が発生する。
【００１９】
即ち、初段の交流信号伝達部１−１では、発振回路３から電源枠外レベルのパルス信号が入力すると、抵抗Ｒ１，Ｒ２で分圧され電源枠内レベルの信号にレベル変換されたパルス信号が第１ＣＭＯＳＩＣＡに入力する。ここで、第１ＣＭＯＳＩＣの閾値はＶｃｃ／２であるので、抵抗Ｒ１，Ｒ２の抵抗値をｒ１，ｒ２とすると、
ｒ１・Ｖｃｃ／（ｒ１＋ｒ２）＜Ｖｃｃ／２＜ｒ１・２Ｖｃｃ／（ｒ１＋ｒ２）
の関係を満足するように抵抗Ｒ１，Ｒ２の分圧比を設定する。例えば、抵抗Ｒ１，Ｒ２の抵抗値ｒ１，ｒ２の比をｒ１：ｒ２＝２：１とすればよい。この場合、パルス信号が２Ｖｃｃ（Ｈレベル）のときの第１ＣＭＯＳＩＣＡの入力電圧をＶHとし、パルス信号がＶｃｃ（Ｌレベル）のときの第１ＣＭＯＳＩＣＡの入力電圧をＶLとすると、ＶH＝２Ｖｃｃ／３、ＶL＝Ｖｃｃ／３となる。
【００２０】
第１ＣＭＯＳＩＣＡの閾値より高いＶH＝２Ｖｃｃ／３の信号（Ｈレベル）が入力されると、第１ＣＭＯＳＩＣＡの出力は低電位側の電源ライン４の電圧（本実施形態では接地電位で０ボルト）となり、Ｈレベルの入力信号に対して論理の反転したＬレベルの信号が出力される。一方、第１ＣＭＯＳＩＣＡの閾値より低いＶL＝Ｖｃｃ／３の信号（Ｌレベル）が入力されると第１ＣＭＯＳＩＣＡの出力は高電位側の電源ライン５の電源電圧Ｖｃｃとなり、Ｌレベルの入力信号に対して論理の反転したＨレベルの信号が出力される。
【００２１】
第１ＣＭＯＳＩＣＡの出力は、抵抗Ｒ３，Ｒ４で分圧されて第２ＣＭＯＳＩＣＢに入力する。この場合、初段の交流信号伝達部１−１の入力端子に電源枠外レベルの論理値１に相当する所定レベル以上の信号Ｘ１（本実施形態ではストップスイッチＳ２を介して入力される電圧Ｖ１）が印加されていることを条件として、第２ＣＭＯＳＩＣＢに入力する信号レベルを電源枠外レベルにレベル変換し、且つ、第２ＣＭＯＳＩＣＢの閾値（３Ｖｃｃ／２）を跨ぐよう抵抗Ｒ３，Ｒ４の抵抗値ｒ３、ｒ４の分圧比を設定する。例えば、抵抗Ｒ３，Ｒ４の抵抗値ｒ３，ｒ４の比をｒ３：ｒ４＝２：１とすればよい。この場合、第１ＣＭＯＳＩＣＡの出力がＬレベル（接地電位：０ボルト）のときの第２ＣＭＯＳＩＣＢの入力電圧をＶLとし、第１ＣＭＯＳＩＣＡの出力がＨレベル（Ｖｃｃ）のときの第２ＣＭＯＳＩＣＢの入力電圧をＶHとし、電圧Ｖ１を２Ｖｃｃとすると、ＶL＝４Ｖｃｃ／３、ＶH＝５Ｖｃｃ／３となる。
【００２２】
第２ＣＭＯＳＩＣＢの閾値より低いＶL＝４Ｖｃｃ／３の信号（Ｌレベル）が入力されると、第２ＣＭＯＳＩＣＢの出力は入力端子に印加された電源枠外レベルの論理入力信号となり、Ｌレベルの入力信号に対して論理の反転したＨレベルの信号が出力される。一方、第２ＣＭＯＳＩＣＢの閾値より高いＶH＝５Ｖｃｃ／３の信号（Ｈレベル）が入力されると、第２ＣＭＯＳＩＣＢの出力は電源ライン５の電源電圧Ｖｃｃとなり、Ｈレベルの入力信号に対して論理の反転したＬレベルの信号が出力される。第２ＣＭＯＳＩＣＢから発生したパルス信号は、次段の交流信号伝達部１−２に伝達される。
【００２３】
上述のようにして、第２ＣＭＯＳＩＣＢから発生したパルス信号は、次段の交流信号伝達部１−２に伝達される。他の交流信号伝達部１−２〜１−ｎも同様に動作し、入力端子に電源枠外レベルの論理値１に相当する所定レベル以上の信号Ｘ２〜Ｘｎが印加にされていることを条件としてパルス信号を発生する。
【００２４】
最終段の交流信号伝達部１−ｎから電源枠外レベルの論理値１に相当する所定レベル以上のパルス信号が発生すると、抵抗Ｒ５，Ｒ６とＣＭＯＳＩＣＣで電源枠内レベルの信号に変換して定電圧出力回路２のトランジスタＴＲをオン／オフする。このトランジスタＴＲのオン／オフ動作により、定電圧出力回路２から電源枠外レベルの論理値１に相当する出力Ｅout１が発生して、図示しない外部負荷、例えばリレー等を駆動する。
【００２５】
次に、交流信号伝達部１−１〜１−ｎのフェールセーフ性について説明する。尚、交流信号伝達部１−１〜１−ｎは同じ構成であり、動作も同じであるので、以下では、交流信号伝達部１−１について説明し、他の交流信号伝達部１−２〜１−ｎについては説明を省略する。
【００２６】
まず、交流信号伝達部１−１〜１−ｎの論理入力信号Ｘ１〜Ｘｎの少なくとも１つが論理値０（入力レベルが所定レベル未満）になると、最終段の交流信号伝達部１−ｎからパルス信号が発生せず、定電圧出力回路２からは出力が発生せず、その出力Ｅout１は論理値０となる。
【００２７】
次に、交流信号伝達部１−１の故障時について説明する。
交流信号伝達部１−１において、抵抗Ｒ１にオープン故障（断線故障）が発生した場合や抵抗Ｒ２がショート（短絡故障）した場合、第１ＣＭＯＳＩＣＡの入力レベルが閾値未満のＬレベルに固定され、第１ＣＭＯＳＩＣＡの出力がＨレベルに固定される。抵抗Ｒ１がショート（短絡故障）した場合や抵抗Ｒ２にオープン故障（断線故障）が発生した場合、第１ＣＭＯＳＩＣＡの入力レベルが閾値より高いＨレベルに固定され、第１ＣＭＯＳＩＣＡの出力がＬレベルに固定される。従って、第２ＣＭＯＳＩＣＢの入力レベルが固定されるので、交流信号伝達部１−１から交流信号（パルス信号）が発生せず、次段の交流信号伝達部１−２に交流信号が伝達されない。
【００２８】
また、第１ＣＭＯＳＩＣＡや第２ＣＭＯＳＩＣＢの電源ライン（高電位側）にオープン故障（断線故障）が発生した場合、ＩＣ内部に存在する寄生ダイオードを通って入力信号が電源ラインに回り込み、ＣＭＯＳＩＣの電源レベルが入力レベルと同じになる。ＣＭＯＳＩＣの閾値は電源電圧に依存し、常に電源電圧の１／２となるため、第１ＣＭＯＳＩＣＡや第２ＣＭＯＳＩＣＢの入力レベルが、常に閾値より高いＨレベルに固定されることになる。従って、第１ＣＭＯＳＩＣＡや第２ＣＭＯＳＩＣＢの出力がＬレベルに固定されて交流信号が発生しなくなる。
【００２９】
また、第１ＣＭＯＳＩＣＡや第２ＣＭＯＳＩＣＢの入力ライン（図２に×印で示す位置）にオープン故障（断線故障）が発生した場合、コンデンサ（本実施形態では４端子コンデンサＣ１，Ｃ２）がないと、ＩＣ内部に存在する寄生容量の影響により入力レベルが閾値と略同レベルになるため、動作が不安定となり発振現象を生じる虞れがあった。一方、本実施形態のようにコンデンサ（４端子コンデンサＣ１，Ｃ２）を設けたことによって、第１ＣＭＯＳＩＣＡや第２ＣＭＯＳＩＣＢの入力ラインにおける容量を変えることができる。このため、入力レベルが閾値からずれるので第１ＣＭＯＳＩＣＡや第２ＣＭＯＳＩＣＢの出力が固定されて交流信号が発生しなくなる。
【００３０】
以上のように、交流信号伝達部１−１〜１−ｎは、論理入力信号Ｘ１〜Ｘｎの少なくとも１つが論理値０（入力レベルが所定レベル未満）になったとき、及び故障発生時には、交流信号が発生せず、出力信号が論理値０となるフェールセーフ性を有している。尚、最終段の交流信号伝達部１−ｎの交流信号を定電圧出力回路２に伝達するＣＭＯＳＩＣＣについても同様であり、抵抗Ｒ５、Ｒ６のオープン故障（断線故障）発生時やショート（短絡故障）した場合、また、電源ライン（高電位側）や入力ラインの各オープン故障（断線故障）発生時には、出力が固定されて定電圧出力回路２に交流信号が伝達されない。
【００３１】
次に、定電圧出力回路２の動作について説明する。
定電圧出力回路２は、特開２０１１−１１３８６４号公報に記載された公知の回路である。ここでは、トランジスタＴＲに交流信号が入力したときの動作について簡単に説明する。尚、この定電圧出力回路２の動作原理の詳細については、特開２０１１−１１３８６４号公報に記載されている。
【００３２】
最終段の交流信号伝達部１−ｎから電源枠外レベルの交流信号が発生し、抵抗Ｒ５，Ｒ６でレベル変換され、ＣＭＯＳＩＣＣから電源枠内レベルの交流信号がトランジスタＴＲのゲートに印加されると、スイッチング部としてのトランジスタＴＲがオン／オフする。このトランジスタＴＲのオン／オフによりインダクタＬにパルス電圧が供給され、インダクタＬは、図３に示すように、トランジスタＴＲがオンの期間ｔONにインダクタ電流ＩLを充電しオフの期間ｔOFFに放電する。そして、このオフ期間において電圧を電源枠外レベルの電圧にポンプアップさせて出力端に接続された外部負荷に出力Ｅout１として供給する。また、トランジスタＴＲがオン期間ｔONに充電したインダクタ電流ＩLの一部を発振回路３に帰還して発振回路３の動作を自己保持する。出力Ｅout１は、１次巻線の巻数Ｎ１と２次巻線の巻数Ｎ２の比に比例（Ｅout１＝Ｖｃｃ・（Ｎ１／Ｎ２））している。出力Ｅout１を電源電圧Ｖｃｃより高い電源枠外レベルの電圧にするのは、トランジスタＴＲが断線故障した場合に、電源電圧Ｖｃｃが直接外部負荷に印加しても外部負荷が誤動作しないようにするためである。
【００３３】
また、定電圧出力回路２は、トランジスタＴＲに入力する交流信号（パルス信号）の周波数が変動した場合、外部負荷の駆動を停止する狭帯域定電圧出力回路としての機能を有する。即ち、正常動作時にトランジスタＴＲに入力する交流信号（パルス信号）の周波数をｆ０Ｈｚ、トランジスタＴＲのオン期間ｔONとオフ期間ｔOFFをｔON＝ｔOFF、この時の外部負荷の駆動に必要なインダクタ電流ＩMとすると、トランジスタＴＲに入力する交流信号（パルス信号）の周波数ｆがｆ＝ｆ０の場合、図４（ａ）に示すように外部負荷の駆動に必要なインダクタ電流ＩMを得ることができ、外部負荷は正常に動作するが、ｆ＞ｆ０の場合、図４（ｂ）に示すように外部負荷の駆動に必要なインダクタ電流ＩMが得られず外部負荷は駆動しない。また、ｆ＜ｆ０の場合、図４（ｃ）に示すようにインダクタ電流ＩMが過電流状態となり、電源電圧Ｖｃｃの供給ラインに過電流防止素子のヒューズを挿入しておくことで、このヒューズが切れることで、外部負荷の駆動を停止できる。このように、定電圧出力回路２によれば、最終段の交流信号伝達部１−ｎから出力される交流信号の周波数が予め定めた周波数からずれた場合、外部負荷の駆動を停止することができる。
【００３４】
このような狭帯域特性を有する定電圧出力回路２を、交流信号伝達部１−１〜１−ｎの後段に設けることにより、ＣＭＯＳＩＣを用いた本発明のフェールセーフＡＮＤ回路のフェールセーフ性を、より高めることができる。即ち、ＣＭＯＳＩＣの入力ラインのコンデンサとＣＭＯＳＩＣの入力端との間（図２に矢印ａで示す）のオープン故障（断線故障）に対してもフェールセーフ性を保つことができる。
【００３５】
ＣＭＯＳＩＣの入力ラインのコンデンサとＣＭＯＳＩＣの入力端との間（図２に矢印ａで示す）が、オープン故障（断線故障）した場合、外部からのノイズによりＣＭＯＳＩＣが誤動作し、定電圧出力回路２のトランジスタＴＲがオン／オフ動作する虞れがある。そのノイズは主に５０Ｈｚ又は６０Ｈｚの商用電源である。このため、前記オープン故障対策として、ＡＮＤ回路の動作周波数を数百ｋＨｚ程度に設定する。こうすることで、商用信号が入ってきた場合に、定電圧出力回路２のトランジスタＴＲのオン期間ｔONが図４（ｃ）に示すように長くなり、前述したように電源電圧Ｖｃｃの供給ラインに過電流防止素子のヒューズを挿入しておくことで、ヒューズが切れてＡＮＤ回路の動作が停止する。逆に、ＡＮＤ回路の動作周波数よりも高い周波数のノイズが入ってきた場合は、トランジスタＴＲのオン期間ｔONが図４（ｂ）に示すように短くなるので、外部負荷を駆動するのに必要なインダクタ電流ＩMが得ることができず、外部負荷の駆動を停止できる。
【００３６】
動作周波数に近い周波数のノイズ対策としては、図５に示すように、フェールセーフＡＮＤ回路を組込んだ回路基板２１をノイズ侵入防止用の導電性シールド部材、例えば銅板２２，２３等で覆い、ノイズを遮断するとよい。導電性シールド部材で覆う対策は、商用周波数ノイズや高周波ノイズの対策としても有効である。
【００３７】
また、図５に示すように、図１のフェールセーフＡＮＤ回路を組込んだ回路基板２１を、ノイズ侵入防止用の導電性シールド部材、例えば銅板２２，２３等で覆う場合、基板２１の表裏にこれら銅板２２，２３との電気的な接続部２４，２５を設け、図６に示すように銅板２２，２３をフェールセーフＡＮＤ回路１０の電源ライン５に直列に挿入するとよい。
【００３８】
かかる構成によれば、図６のａ点，ｂ点，ｃ点のいずか一箇所でも断線した場合に、フェールセーフＡＮＤ回路１０に電源電圧Ｖｃｃが供給されず、第１ＣＭＯＳＩＣＡの出力がＬレベルに固定され、第２ＣＭＯＳＩＣＢの出力もＨレベルに固定される。このため、初段の交流信号伝達部１−１から次段の交流信号伝達部１−２へ交流信号が伝達されず、フェールセーフＡＮＤ回路１０の最終段の交流信号伝達部１−ｎから交流信号が発生しない。また、図５のように、導電性シールド部材を設けることによって、各ＣＭＯＳＩＣＡ〜Ｃの入力ラインと低電位側の電源ラインとの間に浮遊容量が発生し、この浮遊容量によってコンデンサＣ１〜Ｃ３と同様の効果を得ることができる。
【００３９】
本実施形態では、発振回路３を設けて初段の交流信号伝達部１−１に電源枠外レベルの信号を供給する構成としたが、電源枠外レベルの電圧Ｖ１を、スタートスイッチＳ１を介して直接初段の交流信号伝達部１−１に供給する構成としてもよい。この場合、最終段の交流信号伝達部１−ｎの出力を初段の交流信号伝達部１−１に帰還するようにすればよい。また、この場合、初段の交流信号伝達部１−１の第２ＣＭＯＳＩＣＢの電源端子には、電圧Ｖ１とは別の電源枠外レベルの論理値１に相当する所定レベル以上の信号を、論理入力信号Ｘ１として入力させる。
【００４０】
また、本実施形態では、ＣＭＯＳＩＣの入力ラインと低電位側電源ラインとの間にコンデンサを接続する構成としたが、入力ラインと高電位側電源ラインとの間にコンデンサを接続する構成としてもよい。
【００４１】
また、定電圧出力回路２は必ずしも設ける必要はなく、例えば最終段の交流信号伝達部１−ｎの交流出力を倍電圧整流回路により整流して外部負荷に電源枠外レベルの出力を供給するようにしてもよい。
【符号の説明】
【００４２】
１−１〜１−ｎ    交流信号伝達部
２    定電圧出力回路
３    発振回路
１０    フェールセーフＡＮＤ回路
２１    回路基板
２２，２３    銅板（導電性シールド部材）
Ａ    第１ＣＭＯＳＩＣ
Ｂ    第２ＣＭＯＳＩＣ
Ｓ１    スタートスイッチ
Ｓ２    ストップスイッチ
ＴＲ    トランジスタ
Ｌ    インダクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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