(57)【要約】 【課題】保護回路による信号の伝播速度の低下を防止でき、高速な動作が可能な半導体装置を提供する。【解決手段】第１の半導体チップ２１は、外部からの信号が供給され、第１の内部回路に接続された第１の入力パッドと、第１の内部回路を保護する第１の保護回路とを有する。少なくとも１つの第２の半導体チップ２２〜２８は、前記第１の半導体チップに積層され、外部からの信号が供給され、第２の内部回路に接続された第２の入力パッドと、第２の内部回路を保護する第２の保護回路を有している。第１の接続手段２９は、第１の入力パッドと第２の入力パッドを電気的に接続する。第２の接続手段２１ｆは、第１の半導体チップの第１の保護回路と、第１の入力パッドとを接続する。少なくとも１つの第２の半導体チップの第２の保護回路は、第２の入力パッドに接続されない。【選択図】図１
2013183072.tif 000002
【特許請求の範囲】
【請求項１】
外部からの信号が供給され、第１の内部回路に接続された第１の入力パッドと、前記第１の内部回路を保護する第１の保護回路とを有する第１の半導体チップと、
前記外部からの信号が供給され、第２の内部回路に接続された第２の入力パッドと、前記第２の内部回路を保護する第２の保護回路を有し、少なくとも１つの第２の半導体チップと、
前記第１の入力パッドと前記第２の入力パッドを電気的に接続する第１の接続手段と、
前記第１の半導体チップの前記第１の保護回路と、前記第１の入力パッドとを接続する第２の接続手段と、を具備し、
前記少なくとも１つの第２の半導体チップの前記第２の保護回路は、前記第２の入力パッドに接続されないことを特徴とする半導体装置。
【請求項２】
外部からの信号が供給され、第１の内部回路に接続された第１の入力パッドと、前記第１の内部回路を保護する第１の保護回路に接続された第３の入力パッドと、を有する第１の半導体チップと、
前記外部からの信号が供給され、第２の内部回路に接続された第２の入力パッドと、前記第２の内部回路を保護する第２の保護回路に接続された第４の入力パッドを有し、少なくとも１つの第２の半導体チップと、
前記第１の入力パッドと前記第２の入力パッドを電気的に接続する第１の接続手段と、
前記第１の半導体チップにおいて、前記第１の入力パッドと前記第３の入力パッドは、第３の接続手段により接続され、
前記第２の半導体チップにおいて、前記第２の入力パッドは、前記第４の入力パッドに接続されないことを特徴とする半導体装置。
【請求項３】
前記第１の接続手段は、貫通ビアであることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
外部からの信号が供給される第１の入力パッドと、前記第１の入力パッドに接続された第１の保護回路を有する第１の半導体チップと、
第２の入力パッドと、前記第２の入力パッドに接続される内部回路と、前記第２の入力パッドに接続され、前記第１の保護回路より保護性能が弱い第２の保護回路と、を有する少なくとも１つの第２の半導体チップと、
前記第１の半導体チップの前記第１の入力パッドと、前記第２の半導体チップの前記第２の入力パッドは電気的に接続されることを特徴とする半導体装置。
【請求項５】
前記第１の半導体チップと前記第２の半導体チップが積層され、入力ピンが接続される第３の入力パッドが配置された基台を更に具備し、
前記第１の入力パッドは前記第３の入力パッドに第１の接続手段により接続され、前記第１の入力パッドと前記第２の入力パッドは第２の接続手段により接続される
ことを特徴とする請求項１、２、４のいずれかに記載の半導体装置。
【請求項６】
前記第１の半導体チップと前記第２の半導体チップが積層され、入力ピンが接続される第３のパッドが配置された基台を更に具備し、
前記第１の半導体チップは、前記少なくとも１つの第２の半導体チップを制御するコントローラであり、
前記第３の入力パッドは前記第１の入力パッドに接続され、前記コントローラを介して前記第２の入力パッドに接続されることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に係わり、例えば半導体チップ或いは半導体チップを内蔵するパッケージの静電放電（ＥＳＤ）からの保護に関する。
【背景技術】
【０００２】
半導体装置は、ＥＳＤから内部回路を保護するため、半導体チップのパッドに保護素子を有する保護回路が接続されている。近時、半導体装置の大容量化に伴い、１つのパッケージ内に複数のチップを積層する技術が開発されている。複数のチップを積層する場合、各チップの同一機能を有するパッドは互いに接続され、パッケージの入力ピンに接続される場合がある。このため、同一のピンに、複数のチップのパッドに接続された各保護素子の容量が接続されることとなる。このように、同一のピンに複数の容量が接続された場合、信号の伝播速度が低下し、高速な動作を行うことが困難となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２０６０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、保護回路による信号の伝播速度の低下を防止でき、高速な動作が可能な半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置によれば、外部からの信号が供給され、第１の内部回路に接続された第１の入力パッドと、前記第１の内部回路を保護する第１の保護回路とを有する第１の半導体チップと、外部からの信号が供給され、第２の内部回路に接続された第２の入力パッドと、前記第２の内部回路を保護する第２の保護回路を有し、前記第１の半導体チップに積層された少なくとも１つの第２の半導体チップと、前記第１の入力パッドと第２の入力パッドを電気的に接続する第１の接続手段と、前記第１の半導体チップの前記第１の保護回路と、前記第１の入力パッドとを接続する第２の接続手段と、を具備し、前記少なくとも１つの第２の半導体チップの前記第２の保護回路は、前記第２の入力パッドに接続されないことを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を概略的に示すものであり、図１(ａ)は積層されたチップを示す側面図、図１（ｂ）は第１の半導体チップの一部を示す回路図、図１（ｃ）は第２の半導体チップの一部を示す回路図。
【図２】第１の実施形態の一部を具体的に示すものであり、図２(ａ)は積層されたチップを示す側面図、図２（ｂ）は第１の半導体チップの一部を示す回路図、図２（ｃ）は第２の半導体チップの一部を示す回路図。
【図３】第２の実施形態に係る半導体装置を概略的に示すものであり、図３(ａ)は積層されたチップを示す側面図、図３（ｂ）は第１の半導体チップの一部を示す回路図、図３（ｃ）は第２の半導体チップの一部を示す回路図。
【図４】第３の実施形態に係る半導体装置を概略的に示す断面図。
【図５】第４の実施形態に係る半導体装置を概略的に示すものであり、図５(ａ)は積層されたチップを示す側面図、図５（ｂ）はＥＳＤ保護回路専用の半導体チップの一部を示す回路図、図５（ｃ）は半導体チップの一部を示す回路図。
【図６】第５の実施形態に係る半導体装置を概略的に示すものであり、図６(ａ)は積層されたチップを示す側面図、図６（ｂ）はコントローラチップの一部を示す回路図、図６（ｃ）は半導体チップの一部を示す回路図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を示すものである。
【０００９】
図１（ａ）に示すように、半導体装置１１は、基台（図示せず）上に配置された第１の半導体チップ２１と、複数の第２の半導体チップ２２〜２８が、一定間隔ずらして積層されている。基台は入力ピンに接続される入力ピン接続パッド３０が配置されている。第１の半導体チップ２１と、複数の第２の半導体チップ２２〜２８は、ほぼ同様の構成であり、何れも図示せぬ例えばＮＡＮＤ型フラッシュメモリにより構成されている。また、複数の半導体チップのうち、第１の半導体チップ２１は最下層に配置されている。
【００１０】
図１（ｂ）は、第１の半導体チップ２１に設けられた１つの入力パッドに関連する構成を示している。図１（ｂ）において、入力パッド２１ａは、保護抵抗２１ｂを介して入力バッファ２１ｃの入力端に接続されている。入力バッファ２１ｃの出力端は、図示せぬ内部回路に接続されている。保護抵抗２１ｂは、第１の半導体チップ２１に形成された図示せぬ複数の金属配線層のうち、例えば最下層に形成された金属配線２１ｄの配線抵抗であり、例えば３００Ω程度の抵抗値を有している。或いは、配線２１ｄに、例えば３００Ω程度のインピーダンスを有するＬＰＦ（低域通過フィルタ）を挿入接続してもよい。
【００１１】
また、入力パッド２１ａには、ＥＳＤ保護回路２１ｅが接続されている。このＥＳＤ保護回路２１ｅは、例えば入力パッド２１ａと電源との間に接続されたＰチャネルＭＯＳトランジスタと、入力パッド２１ａと接地間に接続されたＮチャネルＭＯＳトランジスタとを有している（後述する、ＥＳＤ保護回路６９ｄを参照）。このＥＳＤ保護回路２１ｅは、第１の半導体チップ２１の例えば最上層に形成される金属配線２１ｆにより、入力パッド２１ａに接続される。
【００１２】
一方、図１（ｃ）は、第２の半導体チップ２２〜２８の構成について、代表的に第２の半導体チップ２２のみを示しており、第２の半導体チップ２２に設けられた１つの入力パッドに関連する構成を示している。第２の半導体チップ２３〜２８も第２の半導体チップ２２と同一の構成とされている。
【００１３】
図１（ｃ）において、入力パッド２２ａには、保護抵抗２２ｂを介して入力バッファ２２ｃが接続されている。保護抵抗２２ｂは、第２の半導体チップ２２の上方に形成された図示せぬ複数の金属配線層のうち、例えば最下層に形成された金属配線２２ｄの配線抵抗であり、例えば３００Ω程度の抵抗値を有している。或いは、配線２１ｄに、例えば３００Ω程度のインピーダンスを有するＬＰＦ（低域通過フィルタ）を挿入接続してもよい。
【００１４】
また、第２の半導体チップ２２内には、第１の半導体チップ２１と同様に、ＥＳＤ保護回路２１ｅが形成されている。しかし、ＥＳＤ保護回路２１ｅは、入力パッド２２ａに接続されていない。すなわち、ＥＳＤ保護回路２２ｅは、第２の半導体チップ２２に設けられているが、第２の半導体チップ２２に対する保護機能は果たしていない。
【００１５】
第２の半導体チップ２２と同様に、第２の半導体チップ２３〜２８のＥＳＤ保護回路２２ｅも、入力パッド２２ａに接続されておらず、保護機能を果たしていない。
【００１６】
上記構成の第１の半導体チップ２１、第２の半導体チップ２２〜２８は、図１（ａ）に示すように、一定間隔ずらして積層することにより、各チップの入力パッド２１ａ、２２ａが露出される。この露出された入力パッド２１ａ、及び複数の２２ａに例えばボンディングワイヤ２９が連続して順次ボンディングされる。
【００１７】
すなわち、ボンディングワイヤ２９は、例えば先ず基台（図示せず）に配置され、入力ピンが接続される入力パッド３０にボンディングされる。この入力パッド３０は、積層された第１、第２の半導体チップ２１、２２〜２８と外部の回路とを接続するものである。
【００１８】
次いで、入力パッド３０にボンディングされたボンディングワイヤ２９は、第１の半導体チップ２１の入力パッド２１ａにボンディングされ、第２の半導体チップ２２〜２８の入力パッド２２ａにボンディングされる。このようにして入力パッド３０、入力パッド２１ａ、複数の入力パッド２２ａが電気的に接続される。
【００１９】
このように、第１の半導体チップ２１の入力パッド２１ａ、及び第２の半導体チップ２２〜２８の複数の入力パッド２２ａにボンディングワイヤ２９が接続された状態において、ボンディングワイヤ２９及び入力パッド３０には、第１の半導体チップ２１のＥＳＤ保護回路２１ｅのみが接続されることとなる。このため、ボンディングワイヤ２９や入力パッド３０に接続される容量を低減することができ、信号の伝播速度の低下を防止することができる。
【００２０】
図２は、図１の一部を具体的に示すものであり、図２において、図１と同一部分には、同一符号を付している。図２（ｂ）（ｃ）において、ＥＳＤ保護回路２１ｅ、２２ｅの回路は、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタに変えてダイオードＤ２１ａ、Ｄ２１ｂ、Ｄ２２ａ、Ｄ２２ｂにより示している。
【００２１】
第１の半導体チップ２１において、ＥＳＤ保護回路２１ｅは、図示せぬ半導体基板内に形成され、入力パッド２１ａは、半導体基板の表面に形成されている。これら入力パッド２１ａとＥＳＤ保護回路２１ｅは、半導体基板の上方に形成された複数の金属配線層のうち最上層の金属配線２１ｆにより図示せぬコンタクトを介して接続されている。
【００２２】
また、第２の半導体チップ２２において、ＥＳＤ保護回路２２ｅは、図示せぬ半導体基板内に形成され、入力パッド２２ａは、半導体基板の表面に形成されている。これら入力パッド２２ａとＥＳＤ保護回路２２ｅは、電気的に接続されていない。このため、ＥＳＤ保護回路２２ｅは、機能しない状態に設定されている。
【００２３】
このように、第１の半導体チップ２１と第２の半導体チップ２２は、最上層の金属配線のパターンのみが相違し、その他の構成は同一である。このため、最上層の金属配線を形成するためのマスクを変えることにより容易に製造することができる。また、最上層の配線パターンは、レーザなどにより金属配線を切断することも可能である。
【００２４】
上記図１、図２は、第１、第２の半導体チップ２１、２２〜２８に設けられた１つの入力パッドに対応する構成についてのみ説明したが、これに限定されるものではなく、出力パッドや、入出力パッドに第１の実施形態を適用することも可能である。
【００２５】
上記第１の実施形態によれば、第１の半導体チップ２１は、ＥＳＤ保護回路２１ｅを有し、複数の第２の半導体チップ２２〜２８も各チップ内にＥＳＤ保護回路２２ｅを有し、第１の半導体チップ２１のＥＳＤ保護回路２１ｅは、入力パッド２１ａに接続され、第２の半導体チップ２２〜２８のＥＳＤ保護回路２２ｅは、入力パッド２２ａに接続されていない。このため、入力パッド３０から第１の半導体チップ２１の入力パッド２１ａ、及び第２の半導体チップ２２〜２８の複数の入力パッド２２ａにボンディングワイヤ２９が接続された状態において、ボンディングワイヤ２９や入力パッド３０には、第１の半導体チップ２１のＥＳＤ保護回路２１ｅのみが接続される。したがって、ボンディングワイヤ２９や入力パッド３０に接続される容量を低減することができ、信号の伝播速度の低下を防止することができる。
【００２６】
また、第１の半導体チップ２１と第２の半導体チップ２２は、最上層の金属配線のパターンのみが相違し、その他の構成は同一である。このため、第１の半導体チップ２１と第２の半導体チップ２２は、最上層の金属配線を形成する前まで、同一の工程にて製造することができ、最上層の金属配線を形成するマスクのみを変えることにより、製造することができる。したがって、製造工程を殆ど共用することができるため、製造が容易である。
【００２７】
また、入力ピンが接続される入力パッド３０から入力パッド２１ａ、複数の入力パッド２２ａの順にワイヤボンディングにより接続されている。すなわち、入力パッドに近い位置に配置された第１の半導体チップ２１のＥＳＤ保護回路２１ｅを機能する状態としている。一方、第１の半導体チップ２１のＥＳＤ保護回路２１ｅより先の第２の半導体チップ２２は、ＥＳＤ保護回路２２ｅが機能しない状態としている。すなわち、ＥＳＤが最も強く加わる第１の半導体チップ２１のＥＳＤに対する保護を強くするとともに、ＥＳＤが強く加わらない第２の半導体チップ２２のＥＳＤに対する保護を弱くしている。その結果、ＥＳＤに対する十分な保護を有するとともに、保護回路による信号の伝播速度の低下を防止でき、高速な動作が可能な半導体装置を提供することができる。
【００２８】
（第２の実施形態）
図３は、第２の実施形態を示している。図３において、図２と同一部分には、同一符号を付している。
【００２９】
第１の実施形態は、入力バッファ２１ｃが接続される入力パッド２１ａに、ＥＳＤ保護回路２１ｅを接続し、入力バッファ２２ｃが接続される入力パッド２２ａに、ＥＳＤ保護回路２２ｅを接続しない構成としている。
【００３０】
これに対して、第２の実施形態は、入力バッファ２１ｃ、２２ｃと、ＥＳＤ保護回路２１ｅ、２２ｅが接続される入力パッドを分け、ワイヤボンディングにより、ＥＳＤ保護回路２１ｅ、２２ｅを選択的に接続可能としている。
【００３１】
すなわち、図３（ｂ）に示すように、第１の半導体チップ２１において、入力パッド２１ａに隣接して入力パッド２１ａ−１が配置されている。この入力パッド２１ａ−１にＥＳＤ保護回路２１ｅが配線２１ｇにより接続されている。配線２１ｇは、例えば入力パッド２１ａから引き出された最下層の金属配線であり、低抵抗であることが望ましい。
【００３２】
一方、図３（ｃ）に示すように、複数の第２の半導体チップ２２において、入力パッド２２ａに隣接して入力パッド２２ａ−１が配置されている。この入力パッド２２ａ−１にＥＳＤ保護回路２２ｅが配線２２ｇにより接続されている。配線２２ｇは、例えば入力パッド２１ａから引き出された最下層の金属配線であり、低抵抗であることが望ましい。
【００３３】
上記構成において、図３（ａ）（ｂ）（ｃ）に示すように、ボンディングワイヤにより入力ピンが接続される入力パッド３０と入力パッド２１ａ、及び複数の入力パッド２２ａがボンディングされるとともに、入力パッド３０と第１の半導体チップ２１の入力パッド２１ａ−１とがボンディングされる。すなわち、ボンディングワイヤ２９は、例えば先ず入力パッド３０にボンディングされ、次いで、第１の半導体チップ２１の入力パッド２１ａにボンディングされ、第２の半導体チップ２２〜２８の入力パッド２２ａにボンディングされる。このようにして入力パッド３０、入力パッド２１ａ、複数の入力パッド２２ａが電気的に接続される。
【００３４】
さらに、ボンディングワイヤ２９−１により、入力パッド３０と、第１の半導体チップ２１の入力パッド２１ａとが接続される。或いは、ボンディングワイヤ２９−１に代えて、ボンディングワイヤ２９により、入力パッド３０と、入力パッド２１ａ、入力パッド２１ａ−１、入力パッド２２ａの順にボンディングしたり、ボンディングワイヤ２９により、入力パッド３０と、入力パッド２１ａ−１、入力パッド２１ａ、入力パッド２２ａの順にボンディングしたりしてもよい。
【００３５】
また、第２の半導体チップ２２〜２８において、各入力パッド２２ａ−１には、ボンディングワイヤは接続されず、各入力パッド２２ａ−１は、オープン状態に保持される。このため、第１の半導体チップ２１のＥＳＤ保護回路２１ｅのみが入力パッド３０に電気的に接続されることとなる。
【００３６】
上記第２の実施形態によれば、第１の半導体チップ２１、及び複数の第２の半導体チップ２２〜２８にＥＳＤ保護回路２１ｅ、２２ｅ、及びこれらＥＳＤ保護回路２１ｅ、２２ｅに接続された入力パッド２１ａ−１、２２ａ−１を設け、第１の半導体チップ２１の入力パッド２１ａ−１のみ、ボンディングワイヤ２９−１により入力ピンが接続される入力パッド３０に接続し、複数の第２の半導体チップ２２〜２８の入力パッド２２ａ−１は、ボンディングワイヤを接続せず、オープン状態としている。このため、入力パッド３０には、第１の半導体チップ２１のＥＳＤ保護回路２１ｅのみが接続される。したがって、入力パッド３０に接続される容量を低減することができ、信号の伝播速度の低下を防止することができる。
【００３７】
また、第１の半導体チップ２１と第２の半導体チップ２２は、同一構成であり、ＥＳＤ保護回路２１ｅ又は２２ｅが接続された入力パッド２１ａ−１、又は２２ａ−１に対するボンディング工程のみが相違している。このため、第１の半導体チップ２１と第２の半導体チップ２２は、同一の工程にて製造することができるため、製造が容易である。
【００３８】
また、入力ピンが接続される入力パッド３０から最も近い位置にあるＥＳＤ保護回路２１ｅを機能する状態に置いている。すなわち、入力パッドに近い位置に配置された第１の半導体チップ２１のＥＳＤ保護回路２１ｅを機能する状態としている。一方、第１の半導体チップ２１のＥＳＤ保護回路２１ｅより先の第２の半導体チップ２２は、ＥＳＤ保護回路２２ｅが機能しない状態としている。すなわち、ＥＳＤが最も強く加わる第１の半導体チップ２１のＥＳＤに対する保護を強くするとともに、ＥＳＤが強く加わらない第２の半導体チップ２２のＥＳＤに対する保護を弱くしている。その結果、ＥＳＤに対する十分な保護を有するとともに、保護回路による信号の伝播速度の低下を防止でき、高速な動作が可能な半導体装置を提供することができる。
【００３９】
（第３の実施形態）
図４は、第３の実施形態を示すものである。
【００４０】
第１、第２の実施形態は、第１の半導体チップ２１、及び複数の第２の半導体チップ２２は一定間隔ずらして積層され、各入力パッドがボンディングワイヤ２９により接続された。
【００４１】
これに対して、第３の実施形態は、第１の半導体チップ４１、及び複数の第２の半導体チップ４２〜４８に貫通ビア（ＴＳＶ：Through Silicon Via）４１ａ〜４８ａが形成され、これら貫通ビア４１ａ〜４８ａを互いに接触させて電気的に接続することにより、第１の半導体チップ４１、及び複数の第２の半導体チップ４２〜４８が積層される。これら貫通ビア４１ａ〜４８ａは、第１の半導体チップ４１、及び第２の半導体チップ４２〜４８に形成された図示せぬ内部回路に接続されている。尚、第１の半導体チップ４１が最上層に積層されている。
【００４２】
さらに、第１の半導体チップ４１、及び複数の第２の半導体チップ４２〜４８は、入力パッド４１ｂ、４２ｂ〜４８ｂと、ＥＳＤ保護回路４１ｅ、４２ｅ〜４８ｅと、これら入力パッド４１ｂ、４２ｂ〜４８ｂと、ＥＳＤ保護回路４１ｅ、４２ｅ〜４８ｅとをそれぞれ接続する配線４１ｃ、４２ｃ〜４８ｃとを有している。
【００４３】
上記構成において、複数の第２の半導体チップ４８〜４２が、貫通ビア４８ａ〜４１ａを介して順次積層される。この状態において、第１の半導体チップ４１の貫通ビア４１ａと入力ピンが接続される入力パッド５０とがボンディングワイヤ５１により接続される。さらに、貫通ビア４１ａと入力パッド４１ｂとがボンディングワイヤ５２により接続される。また、貫通ビア４２ａ〜４８ａと入力パッド４２ｂ〜４８ｂは、ボンディングワイヤにより接続されず、オープン状態とされる。このため、第１の半導体チップ４１に設けられたＥＳＤ保護回路４１ｅのみが入力パッド５０に電気的に接続され、その他のＥＳＤ保護回路４２ｅ〜４８ｅは、機能しない。
【００４４】
上記第３の実施形態によれば、貫通ビア４１ａ〜４８ａを介して接続された第１の半導体チップ４１、及び第２の半導体チップ４２〜４８において、入力パッド５０には、第１の半導体チップ２１のＥＳＤ保護回路４１ｅのみが接続され、第２の半導体チップ４２〜４８のＥＳＤ保護回路４２ｅ〜４８ｅは入力パッド５０に接続されない。したがって、入力パッド５０に接続される容量を低減することができ、信号の伝播速度の低下を防止することができる。
【００４５】
また、第１の半導体チップ４１と、複数の第２の半導体チップ４２〜４８は、同一構成であるため、第１、第２の半導体チップ４１、４２〜４８は、同一の製造工程において、製造できるため、製造を容易化することが可能である。
【００４６】
また、入力ピンが接続される入力パッド５０から最も近い位置にあるＥＳＤ保護回路４１ｅを機能する状態としている。すなわち、入力ピンに近い位置に配置された第１の半導体チップ４１のＥＳＤ保護回路４１ｅを機能する状態としている。一方、第１の半導体チップ２１のＥＳＤ保護回路４１ｅより先の第２の半導体チップ４２は、ＥＳＤ保護回路４２ｅが機能しない状態としている。つまり、ＥＳＤが最も強く加わる第１の半導体チップ４１のＥＳＤに対する保護を強くするとともに、ＥＳＤが強く加わらない第２の半導体チップ４２のＥＳＤに対する保護を弱くしている。その結果、ＥＳＤに対する十分な保護を有するとともに、保護回路による信号の伝播速度の低下を防止でき、高速な動作が可能な半導体装置を提供することができる。
【００４７】
（第４の実施形態）
図５は、第４の実施形態を示している。
【００４８】
上記第１乃至第３の実施形態は、各半導体チップ内に、例えば人体から放電される静電気より半導体装置を保護可能するため、十分な保護特性を有するＥＳＤ保護回路を設けていた。
【００４９】
これに対して、第４の実施形態は、例えばＮＡＮＤ型フラッシュメモリが内蔵された半導体チップ６１〜６８内に保護性能が比較的弱いＥＳＤ保護回路６１ｅを設け、各半導体チップ６１〜６８とは別のＥＳＤ保護専用の半導体チップ６９内に、十分な保護性能を有するＥＳＤ保護回路６９ｂを設けている。また、各半導体チップ６１〜６８及び半導体チップ６９は、入力パッド７０を有する基台（図示せず）に配置されている。
【００５０】
半導体チップ６１〜６８内に設けられたＥＳＤ保護回路６１ｅは、半導体チップ６１〜６８の製造組み立て時におけるＥＳＤに対する保護を目的としており、ＥＳＤ保護回路６９ｂに比べて保護性能が弱く設定されている。一方、ＥＳＤ保護回路６１ｅはＥＳＤ保護回路６９ｂよりも保護素子による寄生容量は小さく設定されている。
【００５１】
図５（ａ）（ｃ）において、各半導体チップ６１〜６８は、入力パッド６１ａ、保護抵抗６１ｂ、入力バッファ６１ｃ、ＥＳＤ保護回路６１ｅを有している。入力パッド６１ａは、保護抵抗６１ｂを介して入力バッファ６１ｃの入力端に接続されている。入力バッファ６１ｃの出力端は、図示せぬ内部回路に接続されている。保護抵抗２１ｂは、例えば入力パッド６１ａから引き出され最下層に形成された金属配線６１ｄの配線抵抗であり、例えば３００Ω程度の抵抗値を有している。或いは、配線６１ｄに、例えば３００Ω程度のインピーダンスを有するＬＰＦを挿入接続してもよい。
【００５２】
また、配線６１ｄと例えば接地間には、ＥＳＤ保護回路６１ｅを構成する例えばＮチャネルＭＯＳトランジスタＮ１１のドレインが接続されている。このトランジスタＮ１１のゲート電極及びソースは、接地されている。このため、トランジスタＮ１は、配線６１ｄと接地間に逆方向に接続されたダイオードとして機能する。このトランジスタＮ１１のゲート幅は、後述するＥＳＤ保護回路専用のチップに設けられたＥＳＤ保護回路６９ｄを構成するトランジスタＰ１１，Ｎ１２のゲート幅の例えば１／５〜１／２０以下のサイズに設定されている。すなわち、トランジスタＮ１１は、ＥＳＤ保護回路６９ｄを構成するトランジスタＰ１１，Ｎ１２より弱い保護機能を有する保護素子である。また、トランジスタＮ１１は、ＥＳＤ保護回路６９ｄを構成するトランジスタＰ１１，Ｎ１２より寄生容量が小さい保護素子である。
【００５３】
一方、図５（ａ）（ｂ）に示すＥＳＤ保護回路専用の半導体チップ６９は、例えば入力パッド６９ａ及びＥＳＤ保護回路６９ｂ、キャパシタＣ１１を有している。ＥＳＤ保護回路専用の半導体チップ６９は、図示せぬ電源パッドと接地パッドを有し、これら電源パッドと接地パッドが、半導体チップ６１〜６８の図示せぬ電源パッドと接地パッドに例えばボンディングワイヤにより電気的に接続されている。なお、電源配線６９ｃは電源パッドに接続され、接地配線６９ｄは接地パッドに接続されている。
【００５４】
ＥＳＤ保護回路６９ｂは、例えばダイオード接続されたＰチャネルＭＯＳトランジスタＰ１１と、ダイオード接続されたＮチャネルＭＯＳトランジスタＮ１２とにより構成されている。トランジスタＰ１１は、電源配線６９ｃと入力パッド６９ａとの間に逆方向に接続されたダイオードとして機能し、トランジスタＮ１２は入力パッド６９ａと接地配線６９ｄとの間に逆方向に接続されたダイオードとして機能する。これらトランジスタＰ１１、Ｎ１２のゲート幅は、半導体装置１１が完成された状態において、十分なＥＳＤ保護機能を得るため、各半導体チップ６１〜６８に設けられたＥＳＤ保護回路６１ｅを構成するトランジスタＮ１１のゲート幅に比べて、１／５〜１／２０以上のサイズに設定されている。
【００５５】
さらに、電源配線６９ｃと接地配線６９ｄとの間には、キャパシタＣ１１が接続されている。ＥＳＤ保護回路専用の半導体チップ６９は、この他に、入力パッド６９ａに高電圧が印加された際、電源とグランド間に電流を流すサイリスタ素子やインバータ素子を設けることも可能である。
【００５６】
上記構成の複数の半導体チップ６１〜６８は、図５（ａ）に示すように、一定間隔ずらして積層することにより、各チップの入力パッド６１ａが露出される。この露出された入力パッド６１ａにボンディングワイヤ７１が連続して順次ボンディングされる。すなわち、ボンディングワイヤ７１は、例えば先ず入力ピンが接続される入力パッド７０にボンディングされ、次いで、ＥＳＤ保護回路専用の半導体チップ６９の入力パッド６９ａにボンディングされ、さらに、各半導体チップ６１〜８８の入力パッド６１ａにボンディングされる。このようにして入力パッド７０、入力パッド６９ａ、複数の入力パッド６１ａが電気的に接続される。
【００５７】
ＥＳＤ保護回路専用の半導体チップ６９の入力パッド６９ａ、及び各半導体チップ６１〜６８の複数の入力パッド６１ａにボンディングワイヤ７１が接続された状態において、ボンディングワイヤ７１や入力パッド７０には、ＥＳＤ保護専用の半導体チップ６９のＥＳＤ保護回路６９ｂのみが実質的に接続されることとなる。
【００５８】
すなわち、各半導体チップ６１〜６８に設けられたＥＳＤ保護回路６１ｅの容量は、ＥＳＤ保護回路６９ｂの容量に比べて格段に小さい。このため、ボンディングワイヤ７１や入力パッド７０には、ＥＳＤ保護専用の半導体チップ６９のＥＳＤ保護回路６９ｂのみが実質的に接続されることとなる。
【００５９】
上記第４の実施形態によれば、各半導体チップ６１〜６８は、ＥＳＤ回路６１ｅを有しているため、半導体チップ６１〜６８の製造時における静電気放電から各半導体チップ６１〜６８を保護することができる。
【００６０】
しかも、ＥＳＤ保護回路専用の半導体チップ６９の入力パッド６９ａ、及び各半導体チップ６１〜６８の複数の入力パッド６１ａにボンディングワイヤ７１が接続された状態において、ボンディングワイヤ７１や入力パッド７０には、ＥＳＤ保護回路専用の半導体チップ６９のＥＳＤ保護回路６９ｂのみが実質的に接続されることとなる。すなわち、各半導体チップ６１〜６８に設けられたＥＳＤ保護回路６１ｅの容量は、ＥＳＤ保護回路６９ｂの容量に比べて格段に小さい。このため、ボンディングワイヤ７１や入力パッド７０に接続される容量を低減することができ、信号の伝播速度の低下を防止することができる。
【００６１】
また、半導体チップ６１〜６８は、同一構成であるため、製造が容易であり、製造コストの高騰を抑制することが可能である。
【００６２】
また、入力ピンが接続される入力パッド７０から半導体チップ６９、第１の半導体素子６１、第２の半導体素子６２の順にワイヤボンディングにより接続されている。すなわち、入力ピンに近い位置に半導体チップ６９が配置され、ＥＳＤ保護回路６９ｄを機能する状態としている。一方、半導体チップ６９のＥＳＤ保護回路６９ｄより先の第１及び第２の半導体チップ６１、６２は、弱い保護機能を有する保護回路６１ｅが機能する状態としている。すなわち、ＥＳＤが最も強く加わる半導体チップ６９でＥＳＤに対する保護を強くすることにより、ＥＳＤが強く加わらない第１及び第２の半導体チップ６１、６２のＥＳＤに対する保護を弱くしている。その結果、ＥＳＤに対する十分な保護を有するとともに、保護回路による信号の伝播速度の低下を防止でき、高速な動作が可能な半導体装置を提供することができる。
【００６３】
（変形例）
図６（ａ）（ｂ）（ｃ）は、第５の実施形態の変形例を概略的に示すものであり、図６において、第５の実施形態と同一部分には同一符号を付している。
【００６４】
第５の実施形態は、複数の半導体チップ６１〜６８とは別に、ＥＳＤ保護回路専用の半導体チップ６９を設けた。これに対して、変形例は、複数の半導体チップ６１〜６８とは別に配置されたコントローラチップ８１内に、ＥＳＤ保護回路を設けている。
【００６５】
すなわち、図６（ａ）（ｂ）に示すように、複数の半導体チップ６１〜６８の近傍に、コントローラチップ８１が配置される。このコントローラチップ８１は複数の半導体チップ６１〜６８とともに、積層して配置することも可能である。また、各半導体チップ６１〜６８及びコントローラチップ８１は、入力ピンが接続される入力パッド７０を有する基台（図示せず）に配置されている。
【００６６】
各半導体チップ６１〜６８内には、ＥＳＤに対する保護性能が弱いＥＳＤ保護回路６１ｅが配置されている。
【００６７】
また、コントローラチップ８１には、例えば複数の半導体チップ６１〜６８を制御するコントローラ８２と、入力パッド８１ａと、保護抵抗８１ｂと、入力バッファ８１ｃと、ＥＳＤ保護回路８１ｄと、出力パッド８１ｅが配置されている。
【００６８】
入力パッド８１ａは、保護抵抗８１ｂ、入力バッファ８１ｃを介してコントローラ８２に接続されている。コントローラ８２には出力パッド８１ｅが接続されている。また、ＥＳＤ保護回路８１ｄは、配線８１ｆを介してパッド８１ａに接続されている。ＥＳＤ保護回路８１ｄは、例えば図２に示すような２つのダイオードにより構成されている。配線８１ｆは、例えば入力パッド８１ａから引き出された最下層の金属配線により形成されている。
【００６９】
上記構成において、図６（ａ）に示すように、入力パッド８１ａは、ボンディングワイヤ９１により入力パッド７０に接続される。また、出力パッド８１ｅは、ボンディングワイヤ９２により複数の半導体チップ６１〜６８の入力パッド６１ａに順に接続される。すなわち、入力ピンからＥＳＤ保護回路８１ｄを有するコントローラチップ８１を介して半導体チップ６１〜６８に接続していると言える。
【００７０】
上記変形例によれば、各半導体チップ６１〜６８は、ＥＳＤ回路６１ｅを有しているため、半導体チップ６１〜６８の製造時における静電気放電から各半導体チップ６１〜６８を保護することができる。
【００７１】
また、コントローラチップ８１には、ＥＳＤ保護回路８１ｄが設けられ、入力ピンが接続される入力パッド７０には、パッド８１ａ、ボンディングワイヤ８１を介してコントローラチップ８１のＥＳＤ保護回路８１ｄのみが接続される。このため、入力パッド７０の容量を低減することができ、信号の伝播速度の低下を防止することができる。
【００７２】
また、入力ピンが接続される入力パッド７０からコントローラチップ８１、第１の半導体素子６１、第２の半導体素子６２の順に接続されている。すなわち、入力ピンに近い位置にコントローラチップ８１が配置され、ＥＳＤ保護回路８１ｄを機能する状態としている。一方、コントローラチップ８１のＥＳＤ保護回路６９ｄより先の半導体チップ６１〜６８は、弱い保護機能を有する保護回路６１ｅが機能する状態としている。すなわち、ＥＳＤが最も強く加わるコントローラチップ８１でＥＳＤに対する保護を強くすることにより、ＥＳＤが強く加わらない半導体チップ６１〜６８のＥＳＤに対する保護を弱くしている。その結果、ＥＳＤに対する十分な保護を有するとともに、保護回路による信号の伝播速度の低下を防止でき、高速な動作が可能な半導体装置を提供することができる。
【００７３】
また、入力ピンからコントローラチップ８１を介して半導体チップ６１〜６８に接続することにより、コントローラチップ８１が半導体チップ６１〜６８を制御する効率が良くなり、半導体装置の高速な動作が可能となる。また、コントローラチップ８１にＥＳＤ保護回路８１ｄを配置することにより、ＥＳＤ保護回路の専用チップを配置しなくて良い。その結果、半導体装置を小型化することができる。
【００７４】
尚、第４、第５の実施形態及び変形例に、第３の実施形態に示す貫通ビアを適用することも可能である。その際、例えば各半導体チップを制御するインターフェースチップにＥＳＤ保護回路を搭載し、インターフェースチップのＥＳＤ保護回路を配置することができる。入力ピンからインターフェースチップを介して各半導体チップに電気的に接続することにより、ＥＳＤに対する十分な保護を有するとともに、保護回路による信号の伝播速度の低下を防止でき、高速な動作が可能な半導体装置を提供することができる。
【００７５】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００７６】
２１〜２８、４１〜４８、６１〜６８…半導体チップ、２１ａ、２２ａ、２１ａ−１、２２ａ−１、５０、４１ｂ〜４８ｂ、６１ａ、６９ａ、８１ａ…入力パッド、２１ｅ、２２ｅ、４１ｅ〜４８ｅ、６１ｅ、６９ｂ…ＥＳＤ保護回路、２９、２９−１、５１、５２、７１、７２…ボンディングワイヤ、４１ａ〜４１８…貫通ビア、８１…コントローラチップ、８２…コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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