(57)【要約】【課題】集積回路を作製する新規なタイプの方法を提供する。【解決手段】少なくとも第３の層がその間に配置された、少なくとも半導体の第１および第２の層を備える基板を作製するステップと、少なくとも第１のＭＯＳデバイスを作製するステップであって、その活性領域が半導体の第１の層の少なくとも一部に形成される、ステップと、少なくとも第２のＭＯＳデバイスを作製するステップであって、その活性領域が半導体の第２の層の少なくとも一部に形成され、第２のＭＯＳデバイスの活性領域が第２のＭＯＳデバイスのゲートと第１のＭＯＳデバイスの活性領域との間に配置される、ステップとを少なくとも含む、集積電子回路を作製する方法。【選択図】図１４Ｂ
2013046074.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第３の層（１０８）がその間に配置された、少なくとも半導体の第１（１１０）および第２（１０６）の層を備える基板を作製するステップと、次いで
少なくとも第１のＭＯＳデバイス（１４０）を作製するステップであって、その活性領域が前記半導体の第１の層（１１０）の少なくとも一部（１２０）に形成される、ステップと、次いで
少なくとも第２のＭＯＳデバイス（１７２）を作製するステップであって、その活性領域が前記半導体の第２の層（１０６）の少なくとも一部（１５２）に形成され、前記第２のＭＯＳデバイス（１７２）の前記活性領域が前記第２のＭＯＳデバイス（１７２）のゲート（１６２）と前記第１のＭＯＳデバイス（１４０）の前記活性領域との間に配置される、ステップと
を少なくとも含む、集積電子回路（１００〜６００）を作製する方法。
【請求項２】
前記半導体の第１の層（１１０）、前記半導体の第２の層（１０６）、および前記材料の第３の層（１０８）が、エピタキシによって作製された単結晶半導体をベースとする、請求項１に記載の方法。
【請求項３】
前記第３の層（１０８）が、少なくともＳｉＧｅまたは多孔質シリコンから構成される、請求項１または２に記載の方法。
【請求項４】
前記第１のＭＯＳデバイス（１４０）を作製するときに、前記半導体の第１の層（１１０）および前記第３の層（１０８）を、前記第１のＭＯＳデバイス（１４０）の前記活性領域に対応する同一のパターンに従ってエッチングする、請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記第１のＭＯＳデバイス（１４０）を作製するときに、前記半導体の第１（１１０）および第２（１０６）の層、ならびに前記第３の層（１０８）を、前記第１（１４０）および第２（１７２）のＭＯＳデバイスの前記活性領域に対応する同一のパターンに従ってエッチングする、請求項１から４のいずれか一項に記載の方法。
【請求項６】
前記第２のＭＯＳデバイス（１７２）を作製するときに、
前記第１のＭＯＳデバイス（１４０）の前記活性領域に対応する前記パターンに従ってエッチングされた前記第３の層（１０８）の残存部分（１１８）を取り除くステップと、
少なくとも前記第１（１４０）および第２（１７２）のＭＯＳデバイスの前記活性領域の間に、誘電体材料（１５８）を堆積するステップと
の実施をさらに含む、請求項４または５に記載の方法。
【請求項７】
前記第２のＭＯＳデバイス（１７２）を作製するときに、
前記第１のＭＯＳデバイス（１４０）の前記活性領域に対応する前記パターンに従ってエッチングされた前記第３の層（１０８）の残存部分（１１８）を取り除くステップと、
前記第１（１４０）および第２（１７２）のＭＯＳデバイスの前記活性領域の間に、２つの誘電体材料の部分（６０４）の間に配置された導電性材料（６１０）の一部分を備える積層体を作製するステップと
の実施をさらに含む、請求項４または５に記載の方法。
【請求項８】
前記ＭＯＳデバイス（１４０、１７２）がトランジスタである、請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記第２のＭＯＳデバイス（１７２）を作製するときに、
前記第１のＭＯＳデバイス（１４０）の前記活性領域に対応する前記パターンに従ってエッチングされた前記第３の層（１０８）の残存部分（１１８）を取り除くステップと、
前記第１（１４０）および第２（１７２）のＭＯＳデバイスの前記活性領域の間に、２つの誘電体材料（４０４）の部分の間に配置された電荷の保持をもたらすことができる材料の一部分（４０６）を備えるメモリ積層体（４０８）を作製するステップと
の実施をさらに含み、
前記第１（１４０）および第２（１７２）のＭＯＳデバイスはメモリセルを形成する、請求項４または５に記載の方法。
【請求項１０】
前記第１のＭＯＳデバイス（１４０）を作製するステップと前記第２のＭＯＳデバイス（１７２）を作製するステップとの間に、
少なくとも前記第１のＭＯＳデバイス（１４０）を覆う誘電体材料（１４２）を堆積するステップと、
前記誘電体材料（１４２）を、第２の基板（１４４）に対して固定するステップと
をさらに含む、請求項１から９のいずれか一項に記載の方法。
【請求項１１】
前記第２のＭＯＳデバイス（１７２）を作製するステップの後に、
前記第２のＭＯＳデバイス（１７２）を覆う誘電体材料（１８２）を堆積するステップと、
少なくとも前記第２のＭＯＳデバイス（１７２）を覆う前記誘電体材料（１８２）内に、少なくとも第１レベルの電気接続（１７６、１７８）と、前記第２のＭＯＳデバイス（１７２）を前記第１の電気接続レベル（１７６、１７８）に電気的に接続する１つまたは複数のビア（１７４、１８０）とを作製するステップであって、前記第２のＭＯＳデバイス（１７２）が前記第１の電気接続のレベル（１７６、１７８）と前記第１のＭＯＳデバイス（１４０）との間に配置される、ステップと
をさらに含む、請求項１０に記載の方法。
【請求項１２】
前記第１の電気接続レベル（１７６、１７８）を作製するステップの後に、
前記第２のＭＯＳデバイス（１７２）を覆う前記誘電体材料（１８２）を、第３の基板（１８４）に対して固定するステップと、
前記第２の基板（１４４）を取り除くステップと、
少なくとも前記第１のＭＯＳデバイス（１４０）を覆う誘電体材料（１８７）内に、少なくとも第２の電気接続レベル（１８８）と、前記第１のＭＯＳデバイス（１４０）を前記第２の電気接続レベル（１８８）に電気的に接続する１つまたは複数のビアとを作製するステップであって、前記第１のＭＯＳデバイス（１４０）が前記第２の電気接続レベル（１８８）と前記第２のＭＯＳデバイス（１７２）との間に配置される、ステップと
をさらに含む、請求項１１に記載の方法。
【請求項１３】
前記方法が複数の第１のＭＯＳデバイス（１４０）および複数の第２のＭＯＳデバイス（１７２）を作製するステップを含む場合に、上下に作製された第１（１４０）および第２（１７２）のＭＯＳデバイスの前記活性領域の間の距離が、前記第３の層（１０８）の様々な厚さに対応するように、前記第３の層（１０８）が異なる厚さを有する領域（１０８ａ、１０８ｂ、１０８ｃ）を備える、請求項１から１２のいずれか一項に記載の方法。
【請求項１４】
異なる厚さの領域（１０８ａ、１０８ｂ、１０８ｃ）を備える前記第３の層（１０８）が、前記半導体の第２の層（１０６）上に前記第３の層（１０８）の材料のエピタキシの複数の連続したステップ（１０８ａ、１０８ｂ、１０８ｃ）を実施することによって得られ、そのステップの間に、前記第３の層（１０８）の異なる厚さの領域を形成するために、前記エピタキシャル成長した層（１０８ａ、１０８ｂ）上にマスク（２０２ａ、２０２ｂ）を作製する、請求項１３に記載の方法。
【請求項１５】
前記第１（１４０）のＭＯＳデバイスがＰＭＯＳタイプの場合には、前記第１（１４０）のＰＭＯＳデバイスを作製するステップが、前記第１のＰＭＯＳデバイス（１４０）の活性領域を形成するよう意図された前記半導体の第１の層（１１０）の一部（１２０）上へのＳｉＧｅ（３０４）のエピタキシャル成長を実施するステップを含み、かつ／または前記第２のＭＯＳデバイス（１７２）がＰＭＯＳタイプの場合には、前記第２のＰＭＯＳデバイス（１７２）を作製するステップが、前記第２のＰＭＯＳデバイス（１７２）の活性領域を形成するよう意図された前記半導体の第２の層（１０６）の一部（１５２）上へのＳｉＧｅ（３５２）のエピタキシャル成長を実施するステップを含む、請求項１から１４のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば単結晶の半導体材料から作製されたＭＯＳデバイスを備え得る、たとえばＣＭＯＳタイプの三次元集積電子回路を作製する方法に関する。
【０００２】
本発明は具体的には、ＭＯＳトランジスタ、またはフラッシュタイプのメモリセルを備える集積回路の作製に適用される。
【背景技術】
【０００３】
半導体の単一の層から作製される従来型の集積回路と比較して、三次元集積回路、すなわちＭＯＳトランジスタなど、電子デバイスがいくつか積層されたレベルを備えるものは、集積回路内の電子デバイスの集積化密度を増加し、また電子構成要素に接続された電気接続における信号の平均伝播時間を短縮することを可能にする。
【０００４】
このような三次元集積回路は、様々なレベルの平行した集積化によって得ることができる。このような平行した集積化は、平行してかつ別々に、様々な基板からの集積回路の様々なレベルを実装し、次いでそれらを上下に接合することからなる。基板の間の接合は、トランジスタの活性領域のケイ化をもたらした後に、またはそれぞれの基板上の電気接続の第１の電気接続のレベルをもたらした後に実施することができる。様々な基板に共通の電気接続は、基板を一緒に接合した後に行われる。
【０００５】
特許文献１（米国特許第６６２４０４６号）は、このような平行した集積化を実施することによって得られる三次元回路について述べている。異なる基板から別々に複数の回路が製造され、次いで積層され、垂直電気接続によって一緒に接続される。それぞれの新しい回路層は、先に作製された回路の積層体に移転され、積層体上に先に画定された電気的コンタクト領域に対向して新しい回路層を通って孔が形成される。次いでこの新しい回路層と、積層体の残りとの間の電気接続を作成するために、これらの孔の中に導電性材料が堆積される。
【０００６】
このような平行した集積化時には、一定の数のリソグラフィレベルによって作製された電子構成要素を備える第２の基板の移転は、したがってやはり複数のリソグラフィレベルによって作製された電子構成要素を備える第１の基板上に移転される。したがって２つの基板を接合するステップは、第２の基板上に画定されたパターン（電子デバイス、電気的コンタクト領域など）が第１の基板上に画定されたパターンに対して適切に位置決めされるように、これら２つの基板を互いに対して整列することによって行われる。しかしこのような接合時の現在の整列性能は数ミクロンに限定され、それによりたとえば回路の密集領域での局所的電気接続を作成するのに、このような平行した集積化に頼れる可能性は排除される。
【０００７】
したがってこのような手法を用いて達成することができる集積回路における電子デバイスの集積化の密度は限定される。
【０００８】
これらの整列の問題に対する１つの解決策は、集積回路の電子構成要素の様々なレベルの順次的な集積化によって集積回路を作製することからなる。この場合、様々なレベルの電子デバイスは、順々に作製される。第１のレベルのトランジスタはたとえば、バルクまたはＳＯＩ（シリコンオンインシュレータ）タイプの第１の基板から常法により得られる。第２のレベルのトランジスタは、第１のレベルのトランジスタ上に移転された（特許文献２（仏国特許第２８９６６２０号）および特許文献３（米国特許出願公開第２００８／００５４３５９号）に記載のように）、または第１のレベルのトランジスタを保護する誘電体材料を貫通して形成された開口を通じてもたらされたエピタキシ（または再結晶化された多結晶堆積）（特許文献４（米国特許第４４７２７２９号）または特許文献５（米国特許出願公開第２００９／００２０８１７号）に記載のように）、によって得られる半導体材料の層から作製される。
【０００９】
特許文献２では、集積回路は、シリコン基板から作製されたＮＭＯＳトランジスタを覆う平坦化された誘電体材料上にゲルマニウムの層を移転することによって得られるＮＭＯＳトランジスタ上への、ＰＭＯＳトランジスタの積層を含む。次いでＰＭＯＳトランジスタは、ゲルマニウムの層内に実装される。２つのレベルのトランジスタの間の容量結合は、ここでは誘電体材料の平坦化の一様性に依存する。電気的コンタクトの作製時にエッチングされるべき誘電体の厚さは、下側レベルに対してよりも、上側レベルに対してはおよそ２倍大きい。しかしこれは上側レベルの電気的コンタクト領域の劣化、または下側レベルに対するエッチングの不足を生じ得る。１つの解決策は、電気的コンタクトを複数のステップで作成することからなり、これはそれにしたがって製造コストが増加する。
【００１０】
集積回路が順次的な集積化によって作製される場合、１つまたは複数の上側レベルの電子デバイスの作製は、１つまたは複数の下側レベルの電子デバイスを劣化させないように、減少されたサーマルバジェット（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔｓ）を伴わなければならない。
【００１１】
これら複数のレベルのトランジスタの様々な集積化はまた、作製される電気接続レベルの輻輳に直面する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第６６２４０４６号
【特許文献２】仏国特許第２８９６６２０号
【特許文献３】米国特許出願公開第２００８／００５４３５９号
【特許文献４】米国特許第４４７２７２９号
【特許文献５】米国特許出願公開第２００９／００２０８１７号
【特許文献６】仏国特許第２８４８７２５号
【非特許文献】
【００１３】
【非特許文献１】Ｙ．  Ｂｏｇｕｍｉｌｏｗｉｃｚら、「Ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｅｔｃｈｉｎｇ  ｏｆ  Ｓｉ，  ＳｉＧｅ  ａｎｄ  Ｇｅ  ｗｉｔｈ  ＨＣＩ；  ａｐｐｌｉｃａｔｉｏｎｓ  ｔｏ  ｔｈｅ  ｆｏｒｍａｔｉｏｎ  ｏｆ  ｔｈｉｎ  ｒｅｌａｘｅｄ  ＳｉＧｅ  ｂｕｆｆｅｒｓ  ａｎｄ  ｔｏ  ｔｈｅ  ｒｅｖｅｌａｔｉｏｎ  ｏｆ  ｔｈｒｅａｄｉｎｇ  ｄｉｓｌｏｃａｔｉｏｎｓ」、Ｓｅｍｉｃｏｎｄ．  Ｓｃｉｅｎｃｅ  ＆  Ｔｅｃｈｎｏｌｏｇｙ、（２０）  ２００５年、１２７〜１３４頁
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の１つの目的は、集積回路の電気接続レベルの作製時の整列、遵守すべきサーマルバジェット、および誘電体のエッチングの問題がない三次元集積回路の作製を可能にし、従来技術の集積回路を作製する方法を用いたときに直面する電気接続レベルの輻輳の問題を克服することを可能にする、集積回路を作製する新規なタイプの方法を提案することである。
【課題を解決するための手段】
【００１５】
この目的のために本発明は、
少なくとも材料の第３の層がその間に配置された、少なくとも半導体の第１および第２の層を備える基板を作製するステップと、
その活性領域が半導体の第１の層の少なくとも一部に形成される、少なくとも第１のＭＯＳデバイスを作製するステップと、
少なくとも第２のＭＯＳデバイスを作製するステップであって、その活性領域は半導体の第２の層の少なくとも一部に形成され、第２のＭＯＳデバイスの活性領域は第２のＭＯＳデバイスのゲートと第１のＭＯＳデバイスの活性領域の間に配置される、ステップと
を少なくとも含む、集積電子回路を作製する方法を提案する。
【００１６】
本発明は、
少なくとも材料の第３の層がその間に配置された、少なくとも半導体の第１および第２の層を備える基板を作製するステップと、次いで
その活性領域が半導体の第１の層の少なくとも一部に形成される、少なくとも第１のＭＯＳデバイスを作製するステップと、次いで
少なくとも第２のＭＯＳデバイスを作製するステップであって、その活性領域は半導体の第２の層の少なくとも一部に形成され、第２のＭＯＳデバイスの活性領域は第２のＭＯＳデバイスのゲートと第１のＭＯＳデバイスの活性領域の間に配置される、ステップと
を少なくとも含む、集積電子回路を作製する方法を提案する。
【００１７】
本発明によれば、少なくとも２つのレベルのＭＯＳデバイスは、ＭＯＳデバイスの活性領域（ＭＯＳトランジスタのソース、ドレイン、およびチャネルに対応する）を作製するように働く少なくとも２つの半導体の層を備える、基板の両側に作製される。
【００１８】
したがってこのような方法は、たとえばＭＯＳデバイスが互いに独立に作製され次いで互いに電気的に接続される場合、または第１のＭＯＳデバイスが基板内に作製され次いで第１のＭＯＳデバイスの上に第２のＭＯＳデバイスが作製される場合に、様々なレベルのデバイスの平行した集積化時に直面する整列の問題を克服することを可能にする。さらに、基板の両側上に２つのレベルのＭＯＳデバイスが作製されることを考えれば、電気接続も基板の両側上に作製することができ、それにより、これらの電気接続を作成するためにエッチングされるべき材料の厚さに関係する問題、および電気接続レベルの輻輳に関係する問題が解決される。
【００１９】
最後に、順次的なタイプであるがこの方法は、サーマルバジェットに関して三次元でない集積回路に近い特性を有する各レベルのＭＯＳデバイスを作製することを可能にする。
【００２０】
２つのＭＯＳデバイスの活性領域の間の距離、すなわちこれら２つのＭＯＳデバイスの間の結合は、第３の層の選択された厚さによって選ばれる。
【００２１】
第２のＭＯＳデバイスの活性領域は、第２のＭＯＳデバイスのゲートと第１のＭＯＳデバイスの活性領域の間に配置され、これらの要素は同じ軸に沿って配置される。
【００２２】
ここでは方法は２つのＭＯＳデバイスを作製するものとして述べられるが、方法は有利には、複数の第１のＭＯＳデバイスを備える第１のレベルのＭＯＳデバイスと、複数の第２のＭＯＳデバイスを備える第２のレベルのＭＯＳデバイスとを作製するために実施される。
【００２３】
第１および第２のＭＯＳデバイスは、一方はＮＭＯＳタイプ、他方はＰＭＯＳタイプである相補的な導電性を有することができる。
【００２４】
半導体の第１および第２の層の材料は、単結晶とすることができる。それによりＭＯＳデバイスは、非常に良好な電気性能および低い電気消費を有することができる。
【００２５】
半導体の第１の層、半導体の第２の層、および材料の第３の層は、エピタキシによって作製された単結晶半導体をベースとすることができる。このような構成ではこれら３つの層の材料は、同じ結晶方位を有する。さらに、一様性の問題を生じる堆積と化学機械的平坦化のステップを含みしたがってデバイス内に制御できない容量結合を生じる従来技術の方法と異なり、これらの層のそれぞれの厚さは完全に制御される。
【００２６】
他の変形形態ではこれら３つの層は、多結晶半導体材料から構成することができる。このような変形形態は、具体的にはＴＦＴ（薄膜トランジスタ）タイプのトランジスタの作製を想定することができる。
【００２７】
第３の層は、少なくともＳｉＧｅまたは多孔質シリコンから構成することができる。
【００２８】
一変形形態では第３の層は、誘電体材料たとえば二酸化シリコンから構成されるものとすることが可能である。この場合はこの第３の層は、２つの誘電体層の分子結合の結果とすることができる。
【００２９】
第１のＭＯＳデバイスが作製されるときは、半導体の第１の層、および第３の層は、第１のＭＯＳデバイスの活性領域に対応する同じパターンに従ってエッチングすることができる。
【００３０】
第１のＭＯＳデバイスが作製されるときは、半導体の第１および第２の層、および第３の層は、第１および第２のＭＯＳデバイスの活性領域に対応する同じパターンに従ってエッチングすることができる。それにより第１および第２のトランジスタは、自己配列された活性領域を備える。
【００３１】
方法はまた、第２のＭＯＳデバイスが作製されるときに、
第１のＭＯＳデバイスの活性領域に対応するパターンに従ってエッチングされた第３の層の残存部分を取り除くステップと、
少なくとも第１および第２のＭＯＳデバイスの活性領域の間に、誘電体材料を堆積するステップと
の実施を含むことができる。
【００３２】
この場合は第３の層は、たとえばこの犠牲材料を取り囲むＭＯＳデバイスの横方向分離を形成する、誘電体材料に対して選択的にエッチングされ得る犠牲材料として働く。
【００３３】
第３の層の残存部分を取り除くことにより、２つのＭＯＳデバイスの第２のチャネルの間に配置された空洞が得られる。この空洞内に、誘電体材料（高Ｋまたはそうでないもの）、またはフローティングゲート（たとえば、ＣＶＤによって堆積することができる高Ｋ誘電体およびＴｉＮから構成される）、またはそれによりフラッシュメモリを形成するＯＮＯ（酸化物−窒化物−酸化物）積層体を配置することが可能であり、かつ／またはＭＯＳデバイスの閾値電圧の調整を生じることが可能になる。
【００３４】
方法はまた、第２のＭＯＳデバイスが作製されるときに、
第１のＭＯＳデバイスの活性領域に対応するパターンに従ってエッチングされた第３の層の残存部分を取り除くステップと、
第１および第２のＭＯＳデバイスの活性領域の間に、２つの誘電体材料の部分の間に配置された導電性材料の一部分を備える積層体を作製するステップと
の実施を含むことができる。
【００３５】
このようにして第１および第２の重ね合わされたＭＯＳデバイスであって、これら２つのＭＯＳデバイスの後ろからの制御を達成することを可能にするフローティングゲートを形成する電極を備えたＭＯＳデバイスを作製することができる。このような導電性材料の一部分はまた、２つのＭＯＳデバイスの間の容量結合を局所的に阻止することを可能にする。
【００３６】
ＭＯＳデバイスは、トランジスタとすることができる。
【００３７】
方法はまた、第２のＭＯＳデバイスが作製されるときに、
第１のＭＯＳデバイスの活性領域に対応するパターンに従ってエッチングされた第３の層の残存部分を取り除くステップと、
第１および第２のＭＯＳデバイスの活性領域の間に、２つの誘電体材料の部分の間に配置された電荷の保持をもたらすことができる材料の一部分を備えるメモリ積層体を作製するステップと
の実施を含むことができ、第１および第２のＭＯＳデバイスはメモリセルを形成することができる。
【００３８】
この場合はメモリセルは、フラッシュタイプのものとすることができる。
【００３９】
方法はまた、第１および第２のＭＯＳデバイスを作製するステップの間に、
少なくとも第１のＭＯＳデバイスを覆う誘電体材料を堆積するステップと、
前記誘電体材料を、第２の基板に対して固定するステップと
を含むことができる。
【００４０】
誘電体材料を第２の基板に対して固定するステップは、第１のトランジスタの活性領域内に注入されたドーパントの熱的活性化の後に行うのが有利である。
【００４１】
方法はまた、第２のＭＯＳデバイスを作製するステップの後に、
第２のＭＯＳデバイスを覆う誘電体材料を堆積するステップと、
少なくとも第２のＭＯＳデバイスを覆う誘電体材料内に、少なくとも第１の電気接続のレベルと、前記第２のＭＯＳデバイスを前記第１の電気接続レベルに電気的に接続する１つまたは複数のビアとを作製するステップであって、前記第２のＭＯＳデバイスは前記第１の電気接続レベルと前記第１のＭＯＳデバイスの間に配置される、ステップと
を含むことができる。
【００４２】
「ビア」という用語は、たとえばＭＯＳデバイスを、１つの電気接続レベルまたは２つの電気接続レベルに接続する垂直の電気接続を指す。ここでは１つまたは複数の第１の電気接続レベル、すなわち第２のトランジスタの上に配置された１つまたは複数の重ね合わされた電気接続レベルが作製される。
【００４３】
方法はまた、第１の電気接続レベルを作製するステップの後に、
第２のＭＯＳデバイスを覆う誘電体材料を、第３の基板に対して固定するステップと、
第２の基板を取り除くステップと、
少なくとも第１のＭＯＳデバイスを覆う誘電体材料内に、少なくとも第２の電気接続レベルと、第１のＭＯＳデバイスを第２の電気接続レベルに電気的に接続する１つまたは複数のビアとを作製するステップであって、第１のＭＯＳデバイスは第２の電気接続レベルと第２のＭＯＳデバイスの間に配置される、ステップと
を含むことができる。
【００４４】
ここでは１つまたは複数の第２の電気接続レベル、すなわち第１のトランジスタの上に配置された１つまたは複数の重ね合わされた電気接続レベルが作製される。
【００４５】
第１および第２のＭＯＳデバイスに電気的に接続される電気接続レベルは、２つのＭＯＳデバイスの活性領域を形成した後に作製される。したがって２つのＭＯＳデバイスを作製するのに関係するサーマルバジェットは、これらの接続の存在のために制限されない。
【００４６】
第１のＭＯＳデバイスに電気的に接続される電気接続レベルは、第２の基板上への移転をもたらす前に作製することが可能である。この場合は第２のＭＯＳデバイスの作製時のサーマルバジェットは、たとえば約５００℃未満に制限される。
【００４７】
また、第１および第２のＭＯＳデバイスに電気的に接続された電気接続レベルを同時に作製することが可能である。
【００４８】
また、第１の基板上への移転をもたらす前に、第１のＭＯＳデバイスに電気的に接続された電気接続レベルの一部を作製することが可能である。第１のＭＯＳデバイスに電気的に接続された電気接続レベルのこの部分は、接触されるべき領域のケイ化をもたらし、次いでケイ化された領域に接続された電気的コンタクトを作製することからなるものとすることができる。「金属１」レベルは、電気接続レベルを取り囲むことを目的とする材料（たとえばＳｉＯ２）に対して、選択的にエッチングすることができる材料（たとえばＳｉ３Ｎ４）の堆積によって置き換えられる。第２のレベル（「金属２」）の接続が行われるときは、選択的エッチング可能な材料を除去し、それを銅などの導電性材料で置き換えるために、十分に広いビアが作製される。このような構成は、単一の電気接続レベルが第１のＭＯＳデバイスに電気的に接続されるときに作製することができる。
【００４９】
第２の基板を取り除くステップは、第１のＭＯＳデバイスにそれを終了するためにアクセスすることを可能にし、たとえば第１のＭＯＳデバイスのソースおよびドレイン領域のケイ化をもたらす。それによりこれらのケイ化された領域は、２つのＭＯＳデバイスを作製するために関係するサーマルバジェットを制限しない。
【００５０】
第３の層は、異なる厚さの領域を備えることができ、それにより方法が複数の第１のＭＯＳデバイスおよび複数の第２のＭＯＳデバイスを作製するステップを含む場合に、上下に作製された第１および第２のＭＯＳデバイスの活性領域の間の距離が、第３の層の異なる厚さに対応することができる。したがって互いに異なるように結合されたＭＯＳデバイスを備える集積回路を作製することが可能である。具体的には、想定される用途に従って様々なＭＯＳデバイスの閾値電圧を調整することが可能である。それにより、閾値電圧を低減することによって必要な電力が少ない用途に適した集積電子回路を作製すること、または反対に閾値電圧を増加することによってより大きな電力の用途に適した集積電子回路を作製することが可能である。
【００５１】
異なる厚さを有する領域を備える第３の層は、第２の半導体層上に第３の層の材料のエピタキシの複数の引き続くステップを実施することによって得ることができ、それらのステップ時には第３の層の異なる厚さの領域を形成するために、エピタキシャル成長された層上にマスクが作製される。
【００５２】
第１および／または第２のＭＯＳデバイスがＰＭＯＳタイプの場合は、第１および／または第２のＰＭＯＳデバイスの作製は、第１および／または第２のＰＭＯＳデバイスの活性領域を形成することを目的とする第１および／または第２の半導体層の部分上へのＳｉＧｅのエピタキシャル成長の実施を含むことができる。
【００５３】
第１のＭＯＳデバイスがＰＭＯＳタイプの場合は、第１のＰＭＯＳデバイスを作製するステップは、第１のＰＭＯＳデバイスの活性領域を形成することを目的とする第１の半導体層の一部上へのＳｉＧｅのエピタキシャル成長を実施するステップを含むことができ、および／または第２のＭＯＳデバイスがＰＭＯＳタイプの場合は、第２のＰＭＯＳデバイスを作製するステップは、第２のＰＭＯＳデバイスの活性領域を形成することを目的とする第２の半導体層の一部上へのＳｉＧｅのエピタキシャル成長を実施するステップを含むことができる。
【００５４】
それによりＰＭＯＳデバイスを作製するために用いられる活性領域は、ＰＭＯＳデバイス内のホールの移動度を最適化するＳｉ−ＳｉＧｅ二重層から構成することができる。
【００５５】
得られた集積回路を、所望の回路レベルの数に従って１つまたは複数の他の集積回路と結合することを想定することができる。
【００５６】
本発明は、添付の図面を参照して、純粋に例示として、かつ何ら限定的でなく示される例示的実施形態の説明を読むことによってより良く理解されよう。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図２Ａ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図２Ｂ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図３】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図４】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図５Ａ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図５Ｂ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図６】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図７】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図８】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図９Ａ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図９Ｂ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図９Ｃ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図９Ｄ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図９Ｅ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図９Ｆ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図９Ｇ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１０】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１１】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１２Ａ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１２Ｂ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１２Ｃ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１３Ａ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１３Ｂ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１４Ａ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１４Ｂ】第１の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１５Ａ】第２の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１５Ｂ】第２の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１５Ｃ】第２の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１５Ｄ】第２の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１５Ｅ】第２の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１５Ｆ】第２の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１５Ｇ】第２の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１６Ａ】第３の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１６Ｂ】第３の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１６Ｃ】第３の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１６Ｄ】第３の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１７Ａ】第４の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１７Ｂ】第４の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１７Ｃ】第４の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１７Ｄ】第４の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１７Ｅ】第４の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１８Ａ】第５の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１８Ｂ】第５の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１８Ｃ】第５の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１８Ｄ】第５の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１８Ｅ】第５の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１９Ａ】第６の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１９Ｂ】第６の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１９Ｃ】第６の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【図１９Ｄ】第６の実施形態による、本発明の主題である集積電子回路を作製する方法のステップを示す図である。
【発明を実施するための形態】
【００５８】
以下で述べられる様々な図の同一な、同様な、または等価な部分には、１つの図から他の図への移行を容易にするために、同一の参照番号が付される。
【００５９】
図に示される様々な部分は、図を見やすくするために必ずしも一様な尺度で示されていない。
【００６０】
互いに排他的ではなく、互いに組み合わせることもできるものとして、様々な可能性（変形形態および実施形態）が理解されなければならない。
【００６１】
最初に、第１の実施形態による、本発明の主題である集積回路１００を作製する方法のステップを示す図１から１４Ｂを参照する。これらの図には、集積回路１００の２つの異なるレベルにわたって分散された、ここではトランジスタである、２つのＭＯＳデバイス１４０および１７２のみが示されるが、用いられる方法は、集積回路１００の２つの異なるレベルにわたって分散された、複数の第１のＭＯＳデバイスおよび複数の第２のＭＯＳデバイスを備える集積回路１００を作製することを可能にする。
【００６２】
図１に示されるように、本方法は、たとえばシリコンから構成される半導体支持層１０２と、その上に配置されたたとえばＳｉＯ２から構成される埋め込み誘電体層１０４と、半導体の表面層１０６である、たとえば厚さが約１０μｍ未満、好ましくは約１００ｎｍ未満のシリコンの薄い層とを備える、絶縁体上半導体タイプ、たとえばＳＯＩの基板を用いて実施される。たとえばＳｉＧｅから構成される犠牲層１０８が、たとえばエピタキシによってシリコンの表面層１０６上に形成され、次いで犠牲層１０８上に、たとえばシリコンから構成され、たとえばエピタキシによって形成された半導体の別の層１１０が形成される。以降において、層１１０を半導体の第１の層と称し、層１０６を半導体の第２の層と称する。犠牲層１０８は、半導体の第１および第２の層１０８、１１０の間に配置された第３の層を形成する。
【００６３】
ＳｉＧｅの犠牲層１０８は、たとえば約２ｎｍから１００ｎｍの間の厚さを有する。さらに犠牲層１０８は、約１０％から６０％のゲルマニウム、たとえば２０％のゲルマニウムから構成することができる。犠牲層１０８のゲルマニウム濃度は具体的には、応力緩和なしのエピタキシによって成長し得るシリコンの厚さが特に犠牲層１０８の材料のゲルマニウム濃度に依存することを考えれば、たとえば２ｎｍから１００ｎｍの間である半導体の第１の層１１０の厚さに従って選択される。非特許文献１は、ＳｉＧｅの層のゲルマニウム濃度と、ＳｉＧｅの層上のエピタキシによって得ることができるシリコンの厚さとの関係についてより詳しく述べている。
【００６４】
層１０６および１１０は、集積回路１００のＭＯＳトランジスタの活性領域の後続する作製に役立つために、半導体から構成される。犠牲層１０８のＳｉＧｅはまた、半導体の層１０６および１１０のシリコンに対して選択的にエッチングされ得る利点を有する。犠牲層１０８のゲルマニウム濃度はまた、層１０６および１１０のシリコンに対するＳｉＧｅのエッチングの選択性に影響を与えることになる。
【００６５】
しかし層１０６および／または層１１０はＳｉＧｅから構成することも可能であり、または層１０８は、層１０６および１１０の半導体材料に対して選択的にエッチングすることができない材料から構成することが可能である。この場合は、方法の間に後続して行われることになる犠牲材料の層１０８の除去は、層１０６および１１０のマスクまたは保護物を用いて実行することができる。
【００６６】
３つの層１０６、１０８、および１１０は、単結晶材料から構成することが有利である。このようにしてＳｉ−ＳｉＧｅ−Ｓｉ単結晶積層体が得られる。
【００６７】
一変形形態では犠牲層１０８は、多孔質シリコンから構成することができる。
【００６８】
たとえばＳｉＯ２から構成され、厚さが約５ｎｍから３０ｎｍである酸化物の層１１２は、たとえば半導体の第１の層１１０上の堆積によって形成される。たとえば窒化シリコンから構成され、厚さが約１０ｎｍから５０ｎｍである窒化物の層１１４は、たとえば酸化物の層１１２上への堆積によって形成される。
【００６９】
図２Ａおよび２Ｂに示されるように（図２Ａは図２Ｂに示される軸ＡＡに沿った断面図を示し、図２Ｂは平面図を示す）、第１のＭＯＳトランジスタ１４０の活性領域を画定するパターンに従って、層１０８、１１０、１１２、および１１４のフォトリソグラフィおよびエッチングのステップが行われ、この活性領域は、半導体の第１の層１１０の残存部分に対応するシリコンの一部分１２０を用いて作製されよう意図されている。エッチングは半導体の第２の層１０６上で停止する。層１０８、１１０、１１２、および１１４の残存部分１１８、１２０、１２２、および１２４によって形成されるパターンは、第１のＭＯＳトランジスタ１４０の後のソース、ドレイン、およびチャネル領域に対応する。
【００７０】
次いで誘電体材料たとえばＳｉＯ２が、残存部分１１８、１２０、１２２、および１２４の周りに配置され、第１のＭＯＳトランジスタの将来の活性領域を横方向に分離する（ＳＴＩすなわち「浅いトレンチ分離（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）」に対応する）誘電体部分１２６を形成する（図３）。これらの誘電体部分１２６は、たとえば残存部分１１８、１２０、１２２、および１２４の積層体および半導体の第２の層１０６を覆う酸化物を堆積し、次いで窒化物の残存部分１２４上で停止するこの酸化物の化学機械的平坦化を実施することによって得られる。横方向電気的分離の役割とは別に、これらの誘電体部分１２６はまた、特に、後続して実施されることになるゲートエッチングのステップ時に、半導体の第２の層１０６を保護する。誘電体部分１２６は、約２０ｎｍから１００ｎｍの間の、層１０８、１１０、１１２、および１１４の厚さの合計に対応する厚さを有することができる。
【００７１】
図４に示されるように、酸化物および窒化物の残存部分１２２および１２４は除去され、第１のＭＯＳトランジスタ１４０の活性領域を形成するよう意図されたシリコンの残存部分１２０を露出する。
【００７２】
図５Ａおよび５Ｂに示されるように、第１のＭＯＳトランジスタ１４０のゲートが作製される。最初にゲート誘電体１２８（たとえばＳｉＯ２、ＨｆＯ２、ＨｆＳｉＯＮなど）、次いでゲート材料１３０（たとえばポリシリコン）、および最後にハードマスク１３２が堆積され、次いでこれらの材料は必要なゲートパターンに従ってリソグラフィおよびエッチングによって形成される。次いで先に作製されたゲートの周りにゲートスペーサ１３４が作製され、部分１２０のシリコンは、ゲートスペーサ１３４が作製されるときにエッチング停止層として働く。次いで、第１のＭＯＳトランジスタ１４０のＬＤＤ（軽くドープされたドレイン（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ））、およびＬＤＳ（軽くドープされたソース（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｓｏｕｒｃｅ））領域を形成するために、ゲートによって覆われていないシリコンの残存部分１２０の部分にドーパントが注入される。
【００７３】
ドーパントは、第１のＭＯＳトランジスタ１４０のタイプ（たとえばＰＭＯＳ）に従ってｎ型またはｐ型となる。
【００７４】
図６に示されるように、第１のスペーサ１３４の周りに第２のゲートスペーサ１３６が作製される。そこでまた、部分１２０のシリコンは、第２のゲートスペーサ１３６が作製されるときにエッチング停止層として働く。一変形形態では、ゲートの周りに単一のゲートスペーサを作製することも可能である。
【００７５】
次いで第１のＭＯＳトランジスタ１４０のソース１３８ａおよびドレイン１３８ｂ領域が、たとえばシリコンのエピタキシおよび原位置でのドーピング、またはゲートによって覆われていない部分１２０の部分へのドーパントの注入によって作製される。次いでソース１３８ａおよびドレイン１３８ｂ領域のドーパントを活性化するアニーリングが行われる。このドーパント活性化アニーリングは、単一のステップで２つのＭＯＳトランジスタのドーパントを活性化するために、２つのトランジスタを作製した後に行うことが可能である。
【００７６】
第２のＭＯＳトランジスタ１７２を作製するために実施されるステップのサーマルバジェットを制限しないように、第２のＭＯＳトランジスタ１７２を作製した後に、後続してソース１３８ａおよびドレイン１３８ｂのケイ化を行うことが好ましい。
【００７７】
次いで先に作製された組立体（第１のＭＯＳトランジスタ１４０＋誘電体部分１２６）は、誘電体材料１４２、たとえばＳｉＯ２などの酸化物によって覆われ、これは堆積され次いでたとえばＣＭＰ（化学機械的平坦化）を用いて平坦化される。また、電気的コンタクトが作製されるときに後続のエッチングを停止するために用いられるエッチング停止層をオプションとして組み込んだ、複数の誘電体材料（たとえば半導体酸化物および／または窒化物）で、先に作製した組立体を覆うことが可能である。
【００７８】
得られた組立体は次いで反転され、誘電体材料１４２は、シリコンから構成され、一方の面上で誘電体材料１４２の側にたとえばＳｉＯ２から構成される酸化物の層１４６を備える第２の基板１４４に固定される。次いで誘電体材料１４２と酸化物層１４６の間の接合が実施される（図７）。この固定の前に、特許文献６（仏国特許第２８４８７２５号）に述べられているように、後続して実施されるリソグラフィを整列するためのマークを作製することが可能である。
【００７９】
シリコン支持層１０２および埋め込み誘電体層１０４は、たとえば、部分的機械研磨（支持層１０２の主な部分を除去する）により、次いで層１０４の誘電体に対する選択的なシリコンの化学エッチング（たとえばＴＭＡＨ溶液を用いて）により、および最後に、半導体の第２の層１０６上で停止する埋め込み誘電体層１０４の化学エッチングによって除去される。
【００８０】
図８に示されるように半導体の第２の層１０６は、たとえば層１１２および１１４と同様な、酸化物の層１４８および窒化物の層１５０で覆われる。
【００８１】
次いで層１０６、１４８、および１５０は、第２のＭＯＳトランジスタ１７２の活性領域のパターンに対応するパターンに従ってエッチングされる。このエッチングは、ＳｉＧｅの残存部分１１８上で、および誘電体部分１２６上で停止される。これらの層の残存部分１５２、１５４、および１５６が得られ、そのパターンは、第２のＭＯＳトランジスタ１７２の活性領域のパターンに対応する（図９Ａを参照）。
【００８２】
図９Ｂから９Ｇは、第２のＭＯＳトランジスタ１７２の活性領域のパターンに対応する、部分１５６のパターンの異なる実施例を示す。
【００８３】
これらの図に示されるＳｉＧｅの部分１１８のパターンは、第１のＭＯＳトランジスタ１４０の活性領域のパターンに対応する。図９Ｂに示される第１の実施例では、２つのＭＯＳトランジスタの活性領域はほぼ同様な寸法を有する。ＳｉＧｅの残存部分１１８はエッチングされることを目的とすることを考えれば、残存部分１５２、１５４、および１５６のパターンは、ＳｉＧｅの残存部分１１８の少なくとも一部が等方性エッチングによってアクセス可能になるものとすることができる。図９Ｂの実施例では、ＳｉＧｅの残存部分１１８は、第１のＭＯＳトランジスタ１４０の活性領域に対して９０°回転して方向付けられた（たとえばソース、チャネル、およびドレインの配列軸に対応する方向）、第２のＭＯＳトランジスタ１７２の活性領域を形成することによって、エッチングに対してアクセス可能となる。
【００８４】
図９Ｃおよび９Ｄの実施例では、２つのトランジスタの活性領域は、ほぼ同様な寸法を有し、同じ方向に方向付けられる。ＳｉＧｅの部分１１８のエッチングに対するアクセス可能性は、２つの活性領域の互いに対する部分的オフセット（図９Ｃ、活性領域は部分的に重なる）、または完全なオフセット（図９Ｄ、活性領域は重ならない）によって得られる。
【００８５】
図９Ｅの実施例では、第２のＭＯＳトランジスタ１７２の活性領域の寸法、および具体的にはチャネルの幅は、第１のＭＯＳトランジスタ１４０の活性領域より大きい。図９Ｂにおける実施例のように、ＳｉＧｅの部分１１８のエッチングに対するアクセス可能性は、２つのトランジスタの活性領域の互いに対する９０°の回転によって得られる。第２のＭＯＳトランジスタ１７２の活性領域の寸法が、第１のＭＯＳトランジスタ１４０の活性領域の寸法よりずっと大きい場合は（図９Ｆを参照）、９０°の回転に加えて２つのトランジスタの活性領域を互いに対してオフセットさせることが可能である。
【００８６】
第２のＭＯＳトランジスタ１７２の活性領域の寸法（チャネル幅）が、第１のＭＯＳトランジスタ１４０の活性領域の寸法より小さい場合は、この場合はＳｉＧｅの部分１１８は残存部分１５２、１５４、および１５６によって完全に覆われないので、２つのトランジスタの活性領域を互いに対してオフセットしない、または回転を設けないことが可能である。
【００８７】
本明細書では以下では図９Ａおよび９Ｂに示される構成（同様な寸法を有し、互いに直角に方向付けられた活性領域）が実施されるものと見なす。図１０に示されるように、ＳｉＧｅの残存部分１１８は除去され、第１のＭＯＳトランジスタ１４０の活性領域を形成するシリコンの部分１２０が露出される。
【００８８】
次いで誘電体材料１５８が堆積され、これはたとえば酸化シリコン、窒化シリコン、またはＨｆＯ２から構成され、前にＳｉＧｅの残存部分１１８によって占められていた空間内、およびまた残存部分１５２、１５４、および１５６の周囲、したがって第２のＭＯＳトランジスタ１７２の後の活性領域の周り、さらに誘電体部分１２６を覆う、ＣＶＤ堆積によって得られる。次いでこの誘電体材料１５８は、窒化物の残存部分１５６上で停止する平坦化が行われる（図１１）。したがって誘電体材料１５８は、後の第２のトランジスタの活性領域の周りにＳＴＩタイプの横方向分離を形成し、２つのトランジスタの活性領域を互いに電気的に分離する。
【００８９】
誘電体材料１５８は、有利には２つのＭＯＳトランジスタのチャネル内に、これらのチャネル内のキャリアの移動度を最適化するために力を発生する性質のものである。このような誘電体材料１５８は、たとえばＰＭＯＳトランジスタの場合は張力を伴うＳｉＮ（張力を受けた）、ＭＯＳトランジスタ（同じ導電型を有するＭＯＳデバイスの積層体）の場合は圧縮力を受けたＳｉＮである。
【００９０】
次いで酸化物の残存部分１５４および窒化物の残存部分１５６は除去され、第２のＭＯＳトランジスタ１７２の活性領域を形成するよう意図されたシリコンの部分１５２を露出する。
【００９１】
次いで第２のＭＯＳトランジスタ１７２のゲートが形成される。この目的のためにゲート誘電体１６０（たとえばＳｉＯ２、ＨｆＯ２、ＨｆＳｉＯＮなど）、ゲート材料１６２（たとえばポリシリコン）、およびハードマスク１６４が堆積される。次いでこれらの材料は、必要なゲートパターンに従ってリソグラフィおよびエッチングによって成形される。次いで先に作製されたゲートの周りに、第１のゲートスペーサ１６６が形成される。ソースおよびドレイン領域にて原位置でドープされた第１のエピタキシが実施され、ＬＤＳ１６７ａおよびＬＤＤ１６７ｂの領域を形成する。ドーパントは、第２のＭＯＳトランジスタ１７２のタイプ（たとえばＮＭＯＳ）に従ってｎ型またはｐ型となる。
【００９２】
第１のスペーサ１６６の周りに、第２のゲートスペーサ１６８が作製される。次いで第２のＭＯＳトランジスタ１７２のソース１７０ａおよびドレイン１７０ｂ領域にてもう１つのシリコンエピタキシが行われる。次いで第２のＭＯＳトランジスタ１７２のソース１７０ａおよびドレイン１７０ｂ領域内に位置するドーパントを活性化するアニーリング（これは場合によっては、第１のＭＯＳトランジスタ１４０のドーパントを活性化し得る）が行われる。次いで最後に、ソース１７０ａおよびドレイン１７０ｂ領域のケイ化が行われる。このケイ化は、たとえばＮｉＳｉ、ＮｉＰｔＳｉ、ＮｉＳｉ−ＳｉＧｅ、またはＮｉＰｔＳｉ−ＳｉＧｅをベースとし、ソース１７０ａおよびドレイン１７０ｂ領域へのアクセス抵抗を低減する。このようにして第２のＭＯＳトランジスタ１７２が得られる（図１２Ａ、１２Ｂ、および１２Ｃを参照すると、図１２Ａおよび１２Ｃはそれぞれ図１２Ｂに示される軸ＡＡおよびＢＢに沿った断面の図を示す）。
【００９３】
２つのＭＯＳトランジスタ１４０、１７２が、互いに電気的に接続された活性領域を有することを目的とする場合（たとえばインバータの場合）は、２つのトランジスタの活性領域を隔てる誘電体材料１５８の一部をエッチングすることが可能であり、それによりケイ化金属が堆積されたときに、この金属はエッチングされた空間にも堆積され、２つの活性領域の間、たとえば２つのトランジスタの一方のドレインと、２つのトランジスタの他方のソースとの間の電気的コンタクトがもたらされる。
【００９４】
次いで第２のＭＯＳトランジスタ１７２に接続される電気接続が行われる。これらの接続は、たとえばタングステンから構成され、第２のＭＯＳトランジスタ１７２のソースおよびドレイン領域ならびにゲートに電気的に接続された、コンタクト１７４によって形成される。次いで、たとえば銅から構成される第１の電気接続レベル１７６および１７８が作製され、コンタクト１７４に電気的に接続され、これらのレベルはビア１８０によって一緒に接続される。これらの電気接続要素は、第２のレベルのトランジスタ１７２の全体を覆う誘電体材料１８２から作製される（図１３Ａおよび１３Ｂ）。
【００９５】
図１４Ａおよび１４Ｂに示されるように、次いで２つのトランジスタ１４０および１７２を備える組立体は、バルクタイプで一方の表面上に誘電体材料１８２との接合界面として働く、たとえばＳｉＯ２から構成される酸化物の層１８６を備えた、第３のシリコン基板１８４上に移転される。次いで第２の基板１４４が除去される。次いで酸化物の層１４６上に、たとえば酸化物の堆積によって誘電体材料１８７が形成される。電気的コンタクトホールが、誘電体材料１８７を貫通して作製される。これらのコンタクトホールは、第１のレベルのトランジスタ１４０のソースおよびドレイン領域へのアクセスを形成する。次いでコンタクトホールを通して、これらの領域のケイ化がもたらされる。一変形形態では、第２の基板１４４に固定する前に、窒化物および接合酸化物層を堆積することが可能であり、次いでこれは第２の基板１４４に固定される前に平坦化される。第３の基板１８４上への移転の後に接合酸化物は、たとえば窒化物上で停止する等方性エッチング（ＨＦ）によって除去される。次いで窒化物は、シリコンに対して選択的なドライエッチングによって取り除かれる。次いで第１のレベルのトランジスタ１４０のソースおよびドレイン領域のケイ化を行うことが可能である。
【００９６】
次いで、第１のＭＯＳトランジスタ１４０のソースおよびドレイン領域に、およびゲートに電気的に接続された第２の電気接続レベル１８８が、先に実施された第１の電気接続レベルと同様のやり方で作製され、第２のＭＯＳトランジスタ１７２に電気的に接続される。
【００９７】
また第１および第２のレベルのトランジスタの電気接続レベルが電気的に接続されるように、電気接続１９０が作成される。
【００９８】
図１から１４Ｂに関連して述べた第１の実施形態では、ＳｉＧｅから構成された犠牲層１０８は、ほぼ一定の厚さを有する。したがって層１０６、１０８、および１１０の積層体から、第１のＭＯＳトランジスタの活性領域は、第２のＭＯＳトランジスタの活性領域に対して一定の距離を置いて配置される。第２の実施形態では、異なる厚さの領域を備えるように犠牲層１０８を作製することが可能である。したがって互いに対向するように作製された第１および第２のＭＯＳトランジスタの活性領域を隔てる距離を調整し、したがってこれら２つのトランジスタの間の容量結合の調整をもたらすことが可能である。
【００９９】
この目的のために図１５Ａに示されるように、厚さがたとえば約５ｎｍから３０ｎｍの犠牲層１０８の第１の部分１０８ａを形成するＳｉＧｅの第１のエピタキシが、シリコン支持層１０２、誘電体層１０４、およびシリコンの第２の層１０６を備えるＳＯＩ基板から行われる。
【０１００】
犠牲層１０８がそこでは第１の部分１０８ａの厚さと等しい厚さを有することが望まれる、基板の部分の境界をそのパターンが定める第１のマスク２０２ａが、犠牲層の第１の部分１０８ａ上に作製される。次いでＳｉＧｅの第２のエピタキシ１０８ｂが行われ、第１のマスク２０２ａの周りに犠牲層１０８の第２の部分１０８ｂを形成し、その厚さはたとえば約５ｎｍから３０ｎｍである（図１５Ｂを参照）。
【０１０１】
犠牲層１０８がそこでは第１の部分１０８ａと第２の部分１０８ｂの厚さの合計に等しい厚さを有することが望まれる、基板の部分の境界をそのパターンが定める第２のマスク２０２ｂが、犠牲層の第２の部分１０８ｂ上に作製される。次いでＳｉＧｅの第３のエピタキシ１０８ｃが実施され、第１のマスク２０２ａおよび第２のマスク２０２ｂの周りに犠牲層１０８の第３の部分１０８ｃを形成し、その厚さはたとえば５ｎｍから３０ｎｍである（図１５Ｃを参照）。
【０１０２】
層１０８ａ、１０８ｂ、および１０８ｃが３０％のＳｉＧｅから構成される場合は、これらの層の合計の厚さは、これらの層の応力緩和に関係する欠陥を避けるために約１００ｎｍ以下とすることができる。
【０１０３】
図１５Ｄに示されるように次いでマスク２０２ａ、２０２ｂは取り除かれ、次いでたとえばシリコンエピタキシによって、不定の厚さの犠牲層１０８上に適合するように半導体の第１の層１１０が堆積され、それにより犠牲層１０８の様々な厚さに整合する。
【０１０４】
ここで述べた実施例では犠牲層１０８は、３つの異なる厚さを有する。一般論として犠牲層１０８の異なる厚さの数は、３つでなくてもよく、第１のＭＯＳデバイスと第２のＭＯＳデバイスの間に作製することが望まれる異なる調整の数に対応する。
【０１０５】
図１５Ｅに示されるように、次いで酸化物１１２および窒化物１１４の層が、半導体の第１の層１１０上に作製される。層１１２および１１４は、平坦な上面を形成するように不定の厚さを有する。第１のＭＯＳトランジスタの活性領域を画定するパターンに従って、層１０８、１１０、１１２、および１１４のフォトリソグラフィおよびエッチングが行われる。エッチングは半導体の第２の層１０６上で停止される。
【０１０６】
次いで残存部分１１８、１２０、１２２、および１２４の周りに誘電体材料が堆積され、第１のＭＯＳトランジスタの後の活性領域を横方向に分離（ＳＴＩ）する、誘電体部分１２６を形成する（図１５Ｆ）。これらの横方向分離１２６は、たとえば第１の実施形態のように作製される。
【０１０７】
次いで集積回路２００は、前述した集積回路１００と同様のやり方で完成される。図１５Ｇに示されるように集積回路２００は、部分２０４を備え、そこでは第１のＭＯＳトランジスタ１４０は、第２のＭＯＳトランジスタ１７２（第１の部分１０８ａの厚さに等しい厚さの犠牲層１０８の部分１１８に作製されたトランジスタ）と高度の容量結合を有し、互いに対して閾値電圧を調整することを可能にする。集積回路２００はまた、部分２０６を備え、そこでは第１のＭＯＳトランジスタ１４０は、第２のＭＯＳトランジスタ１７２（第１の部分１０８ａと第２の部分１０８ｂの合計の厚さに等しい厚さの犠牲層１０８の部分１１８に作製されたトランジスタ）と中度の容量結合を有し、ならびに部分２０８を備え、そこでは第１のＭＯＳトランジスタ１４０は、第２のＭＯＳトランジスタ１７２（第１の部分１０８ａ、第２の部分１０８ｂ、および第３の部分１０８ｃの合計に等しい厚さの犠牲層１０８の一部分１１８に作製されたトランジスタ）と低度の容量結合を有する。
【０１０８】
次に図１６Ａから１６Ｄに関連して、第３の実施形態による三次元集積回路３００の作製について述べる。
【０１０９】
図１から４に関連して前述したステップが初めに行われ、誘電体部分１２６によって境界が定められた第１のＭＯＳトランジスタの後の活性領域が形成される。
【０１１０】
次いでＮＭＯＳタイプの第１のトランジスタの将来の活性領域は、窒化物３０２の堆積、窒化物３０２のフォトリソグラフィおよびエッチングをもたらすことによってマスクされる（図１６Ａ）。次いでＳｉＧｅのエピタキシ３０４は、シリコンのマスクされていない部分１２０上にもたらされ、これはしたがって第１のＰＭＯＳトランジスタの将来の活性領域に対応する（図１６Ｂを参照）。
【０１１１】
集積回路３００は、第１の実施形態と同様のやり方で完成される。図１６Ｃに示されるように、得られた集積回路３００は第１のＭＯＳトランジスタを備え、具体的にはその活性領域が部分１２０の半導体から構成される第１のＮＭＯＳトランジスタ１４０ａと、その活性領域が部分１２０の半導体、および部分１２０の半導体上のエピタキシによって得られるＳｉＧｅ３０４から構成される第１のＰＭＯＳトランジスタ１４０ｂとを備える。
【０１１２】
一変形形態では、ＰＭＯＳタイプのものは部分１２０の半導体のみから構成された活性領域を備え、ＮＭＯＳタイプのものは部分１２０の半導体、および部分１２０の半導体上のエピタキシによって得られるＳｉＧｅ３０４から構成された活性領域を備える、第１のＭＯＳトランジスタを作製することが可能である。他の変形形態ではＳｉＧｅのエピタキシは、第１のＮＭＯＳおよび第１のＰＭＯＳトランジスタの両方に対してもたらすことが可能である。
【０１１３】
他の変形形態ではＳｉＧｅのエピタキシは、第１のＭＯＳトランジスタの活性領域に対しては行われないが、第２のＭＯＳトランジスタの少なくとも一部に対しては行われるようにすることが可能である。この変形形態では図１から１１に関連して前述したステップが前述のように実施される。次いで酸化物１５４および窒化物１５６の残存部分は除去され、第２のトランジスタの活性領域を形成することを目的とするシリコンの部分１５２を露出する。次いで将来の第２のＮＭＯＳトランジスタのシリコンの部分１５２がマスクされる。次いで将来の第２のＰＭＯＳトランジスタのシリコンの部分１５２上に、ＳｉＧｅのエピタキシ３５２が行われる。得られた集積回路３５０は図１６Ｄに示され、第１のＭＯＳトランジスタ１４０と、その活性領域が部分１５２の半導体から構成された第２のＮＭＯＳトランジスタ１７２ａと、その活性領域が部分１５２の半導体、および部分１５２の半導体上のエピタキシによって得られるＳｉＧｅ３５２から構成された第２のＰＭＯＳトランジスタ１７２ｂとを備える。
【０１１４】
前述の集積回路３００と同様に、第２のＰＭＯＳトランジスタは部分１５２の半導体のみから構成された活性領域を備え、第２のＮＭＯＳトランジスタはその活性領域が部分１５２の半導体および部分１５２の半導体上のエピタキシによって得られるＳｉＧｅから構成されるように、第２のトランジスタを作製することが可能である。他の変形形態ではＳｉＧｅのエピタキシは、第２のＮＭＯＳおよびＰＭＯＳトランジスタの両方に対して行うことが可能である。
【０１１５】
次に図１７Ａから１７Ｅに関連して、第４の実施形態による三次元集積回路４００の作製について述べる。
【０１１６】
図１から９Ｇに関連して前述したステップが最初に行われ、第１のＭＯＳトランジスタと、第２のＭＯＳトランジスタの後の活性領域とが形成される。この第４の実施形態では、第１および第２のＭＯＳトランジスタの少なくとも一部は、フラッシュタイプのメモリセルによって置き換えられる。この目的のために、トランジスタとして保持することが望まれる第２のＭＯＳトランジスタ（および第２のトランジスタに対向して配置された第１のＭＯＳトランジスタ）は、オプションとしてマスク４０２で覆われる（図１７Ａ）。
【０１１７】
次に図１７Ｂに示されるように、メモリセルを形成することを目的とするＭＯＳデバイスにて、ＳｉＧｅの部分１１８がエッチングされる。酸化物の第１の層４０４が、先に作製された組立体上に適合するように堆積され、具体的には第１のＭＯＳデバイスの活性領域を形成するシリコンの部分１２０、ならびに材料の部分１５２、１５４、および１５６の積層体を覆う。次いで酸化物の第１の層４０４を覆うように、窒化物の第２の層４０６が堆積される（図１７Ｃ）。
【０１１８】
図１７Ｄに示されるように、次いで層４０４および４０６がエッチングされ、シリコンの部分１５２と、第１のＭＯＳデバイスの活性領域を形成するシリコンとの間に位置するこれらの層の部分のみが維持され、ＯＮＯタイプ（酸化物−窒化物−酸化物で、窒化物の部分はデータの記憶に対応する電荷の保持をもたらすことを目的とする）のメモリ積層体４０８が形成される。
【０１１９】
次いで集積回路４００は、第１の実施形態による集積回路１００と同様のやり方で完成される（図１７Ｅ）。集積回路４００は、第１のＭＯＳトランジスタ１４０と、第２のＭＯＳトランジスタ１７２と、それぞれが２つのＭＯＳレベル内に作製されたＭＯＳデバイスおよびメモリ積層体４０８を備えるフラッシュタイプのメモリセル４１０とを備える。
【０１２０】
一変形形態では、集積回路４００はフラッシュタイプのメモリセルのみを備えることが可能である。この場合は図１７Ａに関して前述したマスキングステップは実施されない。
【０１２１】
次に図１８Ａから１８Ｅに関連して、第１および第２のトランジスタの少なくとも一部が互いに対して自己配列された活性領域を有する、第５の実施形態による三次元集積回路５００の作製について述べる。
【０１２２】
図１、２Ａ、および２Ｂに関連して前述したステップが最初に行われる。次いで、それらの活性領域が互いに対して自己配列されることを目的としない将来の第１および第２のＭＯＳトランジスタはマスクされる。次いで半導体の第２の層１０６は、層１０８、１１０、１１２、および１１４のパターンと同じパターンに従ってエッチングされる。それにより第２のトランジスタの活性領域は、第１のトランジスタの領域のパターンと同様なパターンを有する。
【０１２３】
次いで図３から８に関連して前述したステップが同様のやり方で実施され、結果として図１８Ｂに示される構造体を生じる。
【０１２４】
ＳｉＧｅの部分１１８のパターンが半導体の部分１５２のパターンと同様であることを考えれば、先の実施形態と異なり、第２のトランジスタのゲート材料を作製しエッチングする前に、または等方性エッチングによって第２のトランジスタのゲートスペーサを作製した後に、このＳｉＧｅの部分をエッチングすることはできない。次いで図１８Ｃに示されるように、図５Ａおよび５Ｂに関連して前述したものと同様なステップ（ゲート誘電体、ゲート材料、ハードマスク、１つまたは複数のスペーサなどの堆積およびエッチング）を実施することによって、第２のトランジスタのゲートが作製される。第１および第２のトランジスタの活性領域が同様なパターンにて互いに重ね合わされることを考えれば、第１および第２のトランジスタのゲートは整列することができ、同様なパターンを有する。
【０１２５】
図１８Ｄに示されるように誘電体部分１２６の一部は、犠牲材料の部分１１８の横方向側面の少なくとも一部を露出するためにエッチングされる。次いでこのＳｉＧｅの部分１１８は、等方性エッチングによってエッチングされる。
【０１２６】
次いで、犠牲材料の部分１１８をエッチングすることによって得られる、第１および第２のトランジスタの活性領域を形成する半導体の部分１２０と１５２の間の空間は、誘電体材料の堆積および次いで脱酸素をもたらすことによって充填され、そのパターンが半導体の部分１２０および１５２のパターンと同様な誘電体部分５０２だけを残す（図１８Ｅ）。次いで集積回路５００は、前述した集積回路１００と同様のやり方で完成される。
【０１２７】
活性領域が自己配列のやり方で作製されるかどうかに関わらず、第２のトランジスタのゲートのエッチングを行った後に、または第２のトランジスタのゲートの周りのスペーサのエッチングを完了した後にのみ、ＳｉＧｅの部分１１８を除去することが可能である。
【０１２８】
次に図１９Ａから１９Ｄに関連して、第６の実施形態による三次元集積回路６００の作製について述べる。
【０１２９】
図１から９Ｇに関連して前述したステップが最初に行われ、第１のＭＯＳデバイス１４０、および第２のＭＯＳデバイス１７２の将来の活性領域を形成する。この第６の実施形態では、第１および第２のＭＯＳデバイスの少なくとも一部は、グランドプレーンすなわちフローティングゲートを備えることを目的とする。この目的のために、このようなグランドプレーンを受け入れることを目的としない第２のＭＯＳデバイス１７２（およびこれらの第２のＭＯＳデバイスに対向して配置された第１のＭＯＳデバイス）は、オプションとしてマスク６０２によって覆われる（図１９Ａ）。
【０１３０】
次に図１９Ｂに示されるように、グランドプレーンを備えることを目的とするＭＯＳデバイスにてＳｉＧｅの部分１１８がエッチングされる。酸化物１５４および窒化物１５６の部分も除去される。
【０１３１】
次にマスク６０２が除去される。次いで第２のＭＯＳトランジスタ１７４のゲート誘電体を形成することを目的とする誘電体材料６０４の堆積、および第２のＭＯＳトランジスタ１７４のゲートを形成することを目的とするゲート材料６０６の堆積がもたらされる。グランドプレーンを備えることを目的とするＭＯＳデバイスでは、犠牲材料の部分１１８がエッチングされており、誘電体材料６０４はまた半導体の部分１２０の部分を覆い、半導体の部分１５２の部分を取り囲み、ゲート材料６０６は、前にＳｉＧｅの部分１１８によって占められていた残りの空間を埋める（図１９Ｃ）。
【０１３２】
図１９Ｄに示されるようにゲート材料６０６のリソグラフィおよびエッチング（剥ぎ取り）が実行され、第２のＭＯＳトランジスタ１７２のゲート６０８が形成されるが、またゲート材料から構成され、第２のＭＯＳトランジスタ１７２の活性領域を形成することを目的とする半導体の部分１５２のパターンに対応するパターンに従ってエッチングされたグランドプレーン６１０も形成される。次いで集積回路６００は、前述した集積回路１００と同様のやり方で完成される。
【０１３３】
上述の実施形態では集積電子回路の２つのＭＯＳデバイスは、互いに対して約９０°の回転角度を有して示された。しかし２つのＭＯＳデバイスは、互いに対して角度をなさずに、互いに対して完全に整列させることもできる。
【符号の説明】
【０１３４】
１００  集積回路
１０２  半導体支持層
１０４  埋め込み誘電体層、誘電体層
１０６  半導体の第２の層
１０８  犠牲層
１０８ａ  犠牲層の第１の部分
１０８ｂ  犠牲層の第２の部分
１０８ｃ  犠牲層の第３の部分
１１０  半導体の第１の層
１１２  酸化物の層
１１４  窒化物の層
１１８  ＳｉＧｅの残存部分
１２０  シリコンの残存部分
１２２  酸化物の残存部分
１２４  窒化物の残存部分
１２６  誘電体部分
１２８  ゲート誘電体
１３０  ゲート材料
１３２  ハードマスク
１３４  第１のゲートスペーサ
１３６  第２のゲートスペーサ
１３８ａ  ソース
１３８ｂ  ドレイン
１４０  第１のＭＯＳデバイス、第１のＭＯＳトランジスタ
１４２  誘電体材料
１４４  第２の基板
１４６  酸化物の層
１４８  酸化物の層
１５０  窒化物の層
１５２  シリコンの残存部分
１５４  酸化物の残存部分
１５６  窒化物の残存部分
１５８  誘電体材料
１６０  ゲート誘電体
１６２  ゲート材料
１６４  ハードマスク
１６６  第１のゲートスペーサ
１６７ａ  ＬＤＳ、軽くドープされたソース
１６７ｂ  ＬＤＤ、軽くドープされたドレイン
１６８  第２のゲートスペーサ
１７０ａ  ソース
１７０ｂ  ドレイン
１７２  第２のＭＯＳデバイス、第２のＭＯＳトランジスタ
１７４  コンタクト
１７６  第１の電気接続レベル
１７８  第１の電気接続レベル
１８０  ビア
１８２  誘電体材料
１８４  第３の基板
１８６  酸化物の層
１８７  誘電体材料
１８８  第２の電気接続レベル
１９０  電気接続
２００  集積回路
２０２ａ  第１のマスク
２０２ｂ  第２のマスク
２０４  第１のＭＯＳトランジスタが第２のＭＯＳトランジスタと高度の容量結合を有する部分
２０６  第１のＭＯＳトランジスタが第２のＭＯＳトランジスタと中度の容量結合を有する部分
２０８  第１のＭＯＳトランジスタが第２のＭＯＳトランジスタと低度の容量結合を有する部分
３００  集積回路
３０２  窒化物
３０４  ＳｉＧｅのエピタキシ
３５０  集積回路
３５２  ＳｉＧｅのエピタキシ
４００  集積回路
４０２  マスク
４０４  酸化物の第１の層
４０６  窒化物の第２の層
４０８  メモリ積層体
４１０  メモリセル
５００  集積回路
５０２  誘電体部分
６００  集積回路
６０２  マスク
６０４  誘電体材料
６０６  ゲート材料
６０８  ゲート
６１０  グランドプレーン、導電性材料
【図１】
2013046074.tif 000003
【図２Ａ】
2013046074.tif 000004
【図２Ｂ】
2013046074.tif 000005
【図３】
2013046074.tif 000006
【図４】
2013046074.tif 000007
【図５Ａ】
2013046074.tif 000008
【図５Ｂ】
2013046074.tif 000009
【図６】
2013046074.tif 000010
【図７】
2013046074.tif 000011
【図８】
2013046074.tif 000012
【図９Ａ】
2013046074.tif 000013
【図９Ｂ】
2013046074.tif 000014
【図９Ｃ】
2013046074.tif 000015
【図９Ｄ】
2013046074.tif 000016
【図９Ｅ】
2013046074.tif 000017
【図９Ｆ】
2013046074.tif 000018
【図９Ｇ】
2013046074.tif 000019
【図１０】
2013046074.tif 000020
【図１１】
2013046074.tif 000021
【図１２Ａ】
2013046074.tif 000022
【図１２Ｂ】
2013046074.tif 000023
【図１２Ｃ】
2013046074.tif 000024
【図１３Ａ】
2013046074.tif 000025
【図１３Ｂ】
2013046074.tif 000026
【図１４Ａ】
2013046074.tif 000027
【図１４Ｂ】
2013046074.tif 000028
【図１５Ａ】
2013046074.tif 000029
【図１５Ｂ】
2013046074.tif 000030
【図１５Ｃ】
2013046074.tif 000031
【図１５Ｄ】
2013046074.tif 000032
【図１５Ｅ】
2013046074.tif 000033
【図１５Ｆ】
2013046074.tif 000034
【図１５Ｇ】
2013046074.tif 000035
【図１６Ａ】
2013046074.tif 000036
【図１６Ｂ】
2013046074.tif 000037
【図１６Ｃ】
2013046074.tif 000038
【図１６Ｄ】
2013046074.tif 000039
【図１７Ａ】
2013046074.tif 000040
【図１７Ｂ】
2013046074.tif 000041
【図１７Ｃ】
2013046074.tif 000042
【図１７Ｄ】
2013046074.tif 000043
【図１７Ｅ】
2013046074.tif 000044
【図１８Ａ】
2013046074.tif 000045
【図１８Ｂ】
2013046074.tif 000046
【図１８Ｃ】
2013046074.tif 000047
【図１８Ｄ】
2013046074.tif 000048
【図１８Ｅ】
2013046074.tif 000049
【図１９Ａ】
2013046074.tif 000050
【図１９Ｂ】
2013046074.tif 000051
【図１９Ｃ】
2013046074.tif 000052
【図１９Ｄ】
2013046074.tif 000053
【外国語明細書】
2013046074000001.pdf