(57)【要約】【課題】チャネルへの電子供給能力が改善されたIII−Ｖ族ＦＥＴを提供する。【解決手段】基板２の上には、ナローバンドギャップ材料のチャネル層４が形成される。チャネル層４の上のソース領域には、ワイドバンドギャップ材料のコンタクト層６が形成される。ソースコンタクト層６は、１×１０１９ｃｍ−３以上の濃度でドーピングされる。ＦＥＴ１は、ソースコンタクト層６によってアンドープのチャネル層４に直接キャリアが注入されるように構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ナローバンドギャップ材料のチャネル層と、
前記チャネル層の上のソース領域に形成されるワイドバンドギャップ材料のコンタクト層であって、１×１０１９ｃｍ−３以上の濃度でドーピングされたソースコンタクト層と、
を備えることを特徴とする電界効果トランジスタ。
【請求項２】
ナローバンドギャップ材料のチャネル層と、
前記チャネル層の上のソース領域に形成されるワイドバンドギャップ材料のコンタクト層であって、前記チャネル層に１×１０１９ｃｍ−３以上のキャリア濃度を供給できるように高濃度でドーピングされたソースコンタクト層と、
を備えることを特徴とする電界効果トランジスタ。
【請求項３】
前記ソースコンタクト層を形成する前記ワイドバンドギャップ材料は、ＩｎＰであることを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記ソースコンタクト層のＩｎＰは、そのエッチング異方性によって、（１１２）面が露出し、傾斜した（１１２）面の裾によってチャネル長が規定されることを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項５】
チャネル層と、
前記チャネル層の上のソース領域に形成されるソースコンタクト層と、
を備え、
前記ソースコンタクト層は、そのエッチング異方性によってゲート領域側に傾斜面を有し、前記傾斜面の裾によってチャネル長が規定されることを特徴とする電界効果トランジスタ。
【請求項６】
前記ソースコンタクト層は、ＩｎＰであることを特徴とする請求項５に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体電界効果トランジスタに関する。
【背景技術】
【０００２】
ＩＴＲＳ（International Technology Roadmap for Semiconductors）の２００９年版のロードマップによると、今後のトランジスタに要求される特性を満たすためには、高移動度チャネル材料として、ＮチャンネルではIII−Ｖ族系の化合物半導体、Ｐチャンネルではゲルマニウム（Ge）の必要性が指摘されている。
【０００３】
化合物半導体を用いた電界効果トランジスタ構造の高電流化にはソース領域での１０２０ｃｍ−３付近のキャリア濃度が必要であることが複数の研究機関によるシミュレーションによって予測されている。一方で、チャネル領域は、イオン化不純物散乱の抑制、しきい値制御の観点から、アンドープ、またはソース領域と逆に薄くドーピングされていることが望ましい。
【０００４】
高ソースキャリア濃度領域形成の方法として、Ｓｉ（シリコン）プロセスで一般的であるイオン打ち込み法や、III−Ｖ族化合物デバイスの埋め込みチャネルで用いられるワイドギャップ材料への変調ドープ法が用いられる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】M. Radosavljevic et. al.、IEDM. Technol. digest 2009、pp.319-322
【非特許文献２】M. Radosavljevic et. al.、IEDM. Technol. digest 2010、pp.127-129
【非特許文献３】U. Singisetti et. al.、Electron Device Lett. vol. 30 no.11, pp.1128-1130, Nov. 2009
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、イオン打ち込み法は、打ち込み後の活性化処理に高温を要するため、III-Ｖ族材料への１０１９ｃｍ−３以上の高濃度のドーピングは困難である。また、変調ドープ構造に関しては、埋め込みチャネルではチャネル上部のドーパントに関して、ゲートリーク電流やしきい値電圧の観点からの制約があり、キャリア濃度とシリーズ抵抗との間にトレードオフが生ずる。
【０００７】
リセス型表面チャネルのソース層としては、ｎ＋−ＩｎＧａＡｓ（インジウムガリウム砒素）も用いられる。この場合チャネルとの選択的なエッチングのために、ＩｎＰ（インジウムリン）等をエッチストップ層として導入する必要があるが、このエッチストップ層がキャリア注入能力を劣化させる可能性がある。
【０００８】
また近年では、金属ソース・ドレイン構造も検討されている。しかしながら、実際の駆動能力としては高い値が得られておらず、金属・半導体界面の特性等に課題が残されていると考えられる。同じく、再成長型ソース・ドレインに関しては、高温かつ高コストなプロセスが必要であるという問題がある。
【０００９】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、チャネルへの電子供給能力が改善されたIII−Ｖ族ＦＥＴの提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、電界効果トランジスタに関する。この電界効果トランジスタは、ナローバンドギャップ材料のチャネル層と、チャネル層の上のソース領域に形成されるワイドバンドギャップ材料のコンタクト層であって、１×１０１９ｃｍ−３以上の濃度でドーピングされたソースコンタクト層と、を備える。
【００１１】
本発明の別の態様もまた、電界効果トランジスタである。この電界効果トランジスタは、ナローバンドギャップ材料のチャネル層と、チャネル層の上のソース領域に形成されるワイドバンドギャップ材料のコンタクト層であって、チャネル層に１×１０１９ｃｍ−３以上のキャリア濃度を供給できるように高濃度でドーピングされたソースコンタクト層と、を備える。
【００１２】
これらの態様によると、高濃度でドーピングされたソースコンタクト層から、その直下のチャネル層を介して、チャネル真性部に高濃度のキャリアを注入することができ、また、従来のリセス型電界効果トランジスタにおいて性能を劣化させていたＩｎＰエッチストップ層が不要となるため、それに起因する抵抗成分を低減することができる。その結果、チャネル層への高い電子供給能力と、小さなシリーズ抵抗を実現できる。
【００１３】
ソースコンタクト層を形成するワイドバンドギャップ材料は、ＩｎＰであってもよい。
【００１４】
ソースコンタクト層のＩｎＰは、そのエッチング異方性によって（１１２）面が露出し、傾斜した（１１２）面の裾によってチャネル長が規定されてもよい。
ＩｎＰを用いることにより、異方性エッチストップ面によってチャネル真性部を形成でき、プロセスの簡略化・低コスト化が実現できる。
【００１５】
本発明のさらに別の態様もまた、電界効果トランジスタである。この電界効果トランジスタは、チャネル層と、チャネル層の上のソース領域に形成されるソースコンタクト層を備える。ソースコンタクト層は、そのエッチング異方性によってゲート領域側に傾斜面を有し、当該傾斜面の裾によってチャネル長が規定される。
この態様によると、異方性エッチストップ面を用いてチャネル真性部を形成することにより、プロセスの簡略化・低コスト化が実現できる。
【００１６】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明のある態様によれば、III−Ｖ族化合物半導体電界効果トランジスタのチャネルへの電子供給能力を改善できる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態に係るＮチャンネルＦＥＴの構造を示す断面図である。
【図２】図２（ａ）は、従来のＦＥＴのソースとチャネルの接合部の構造（上段）およびバンド構造（下段）を示す図であり、図２（ｂ）は、図１のＦＥＴのソースとチャネルの接合部の構造（上段）およびバンド構造（下段）を示す図である。
【図３】図３（ａ）〜（ｆ）は、図１のＦＥＴの製造方法を示す図である。
【図４】実際に製造したＦＥＴのソース、ドレイン層構造およびゲートスタックを示す図である。
【図５】測定されたソースドレイン間距離ＬＳＤと、測定されたチャネル長ＬＣＨの関係を示す図である。
【図６】図６（ａ）は、ドレイン電圧ＶＤ−ドレイン電流ＩＤ特性を示す図であり、図６（ｂ）は、ゲート電圧ＶＧ−ドレイン電流ＩＤ特性を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
図１は、実施の形態に係るＮチャンネルＦＥＴ（Field Effect Transistor）１の構造を示す断面図である。このＦＥＴ１は、基板２、バッファ層３、チャネル層４、ソースコンタクト層６、ドレインコンタクト層８、上部ソースコンタクト層１０、上部ドレインコンタクト層１２、ゲート絶縁膜１４、ゲート電極１６、ソース電極１８、ドレイン電極２０を備える。
【００２１】
基板２は、たとえばｐ型のＩｎＰ基板である。基板２の上面には、ナローバンドギャップ材料のチャネル層４が形成される。チャネル層４を形成するナローバンドギャップ材料としては、たとえばアンドーピングのIII−Ｖ族化合物半導体であるＩｎＧａＡｓあるいはＩｎＡｓを用いることができる。基板２とチャネル層４の間には、バッファ層およびチャネル下電子閉じ込め層を兼ねる層（単にバッファ層という）３を形成することが好ましい。バッファ層３は、たとえばＩｎＡｌＡｓあるいはＩｎＰで形成される。
【００２２】
チャネル層４の上層のソース領域には、ワイドバンドギャップ材料のソースコンタクト層６が形成される。ワイドバンドギャップ材料としては、たとえばＩｎＰが好適である。ソースコンタクト層６は、チャネル層４に１×１０１９ｃｍ−３以上の高いキャリア濃度を供給できる程度の濃度でドーピングされる。具体的には、ソースコンタクト層６は、１×１０１９ｃｍ−３以上、好ましくは２×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の高濃度でドーピングすることが好ましい。
【００２３】
同様に、チャネル層４の上層のドレイン領域には、ワイドバンドギャップ材料のドレインコンタクト層８が形成される。ドレインコンタクト層８は、ソースコンタクト層６と同じ材料ＩｎＰで形成される。
【００２４】
ＩｎＰは（１１２）面にエッチング異方性を有する。したがって、ソースコンタクト層６およびドレインコンタクト層８をエッチングにより形成する際に、ソースコンタクト層６の（１１２）面、ドレインコンタクト層８の（１１２）面はそれぞれ、ゲート領域側に傾斜して露出する。そしてソースコンタクト層６およびドレインコンタクト層８の傾斜面の裾によって、チャネル長を制御、微細化することができる。この点については後述する。
【００２５】
ソースコンタクト層６の上層には、上部ソースコンタクト層１０が形成される。同様にドレインコンタクト層８の上層には、上部ドレインコンタクト層１２が形成される。上部ソースコンタクト層１０、上部ドレインコンタクト層１２は、たとえばｎ＋−ＩｎＧａＡｓで構成される。これにより、エッチング選択比を向上し、金属電極１８、２０とコンタクト層６、８の間のコンタクト特性を改善できる。
【００２６】
ソースコンタクト層６、ドレインコンタクト層８、ソース電極１８、ドレイン電極２０を覆うようにしてＡｌ２Ｏ３のゲート絶縁膜１４が形成される。ゲート絶縁膜１４の、ソース電極１８およびドレイン電極２０とオーバーラップする領域には、コンタクト孔２２、２４が形成される。また、ゲート絶縁膜１４のゲート領域には、Ｃｒ／Ａｕのゲート電極１６が形成される。
【００２７】
以上が実施の形態に係るＦＥＴ１の構成である。
【００２８】
図２（ａ）は、従来のＦＥＴのソースとチャネルの接合部の構造（上段）およびバンド構造（下段）を示す図であり、図２（ｂ）は、図１のＦＥＴのソースとチャネルの接合部の構造（上段）およびバンド構造（下段）を示す図である。
【００２９】
はじめに図２（ａ）を参照し、非特許文献３に記載の再成長型ソース・ドレインによる理想的な場合のＦＥＴについて説明する。図２（ａ）上段に示すように、ソースコンタクトとしてナローバンドギャップ材料であるＩｎＧａＡｓが用いられる。この場合、バルクとして十分なキャリア濃度があったとしても、チャネルの量子化によって、量子準位の底から見たフェルミレベル（ＥＦ）の高さは低くなり、チャネルでの電子濃度は下がってしまう。
【００３０】
続いて、図１のＦＥＴ１について説明する。図２（ｂ）上段に示すように、高濃度でドーピングされたワイドバンドギャップ材料でソースコンタクト層を形成することにより、チャネルでの量子準位からみたフェルミ準位ＥＦの高さは、バンド不連続分高くなり、量子準位のエネルギーを引いたとしても、チャネルでの高い電子濃度を得ることができる。
【００３１】
デバイス動作を考えた場合、ソースコンタクト層６の下部のチャネル層４は、真性チャネル部に対するソース領域とみなすことができる。したがって、その領域における電子濃度が高電流でのデバイス動作に大きく影響する。実施の形態に係るＦＥＴ１では、ＩｎＧａＡｓチャネル層４の、真性チャネル部に隣接する領域の電子濃度が増加することで、ソースにおける電子の枯渇を抑制し、寄生抵抗を削減できるのである。
【００３２】
このように、図１のＦＥＴ１によれば、高濃度でドーピングされたソースコンタクト層６から、チャネル層４に高濃度のキャリアを注入することができる。また、従来のリセス型電界効果トランジスタにおいて性能を劣化させていたＩｎＰエッチストップ層が不要となるため、エッチストップ層に起因する抵抗成分を低減することができ、小さなシリーズ抵抗を実現できる。
【００３３】
実施の形態に係るＦＥＴ１と従来のＨＥＭＴとは、類似した構成を有しており、共通点もある。しかしながら、実施の形態に係るＦＥＴ１は、従来のＨＥＭＴとは全く別構造のデバイスであり、両者を混同してはならない。具体的には、従来のＨＥＭＴでは、ソースおよびドレインは変調ドーピング層であることから、チャネルにおいてキャリヤが存在しないようにドーピングが制限されたワイドバンドギャップ層が、チャネル層に隣接する。これに対して、実施の形態に係るＦＥＴ１では、強くドーピングされたｎ＋ワイドバンドギャップ層から直接キャリアを注入する構成をとっており、この点において、両者は異なっている。
【００３４】
続いて、図１のＦＥＴ１の製造方法について説明する。
なお、ここで説明する製造方法は一例であり、本発明に係るＦＥＴ１の製造方法はそれに限定されない。
【００３５】
図３（ａ）〜（ｆ）は、図１のＦＥＴ１の製造方法を示す図である。
図３（ａ）に示すように、ＦＥＴ１の層構造は、ｐ−ＩｎＰ基板２にＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）成長により形成される。
【００３６】
続いて、上部コンタクト層１０、１２の上層に、Ｔｉ／Ｐｄ／Ａｕを含む金属層が形成される。そして図３（ｂ）に示すように、たとえば電子ビーム露光により、ソース電極１８およびドレイン電極２０が形成される。
【００３７】
続いて、図３（ｃ）に示すように、ウェットエッチングによりリセス構造が形成される。具体的には、ソース電極１８およびドレイン電極２０をマスクとして、上部コンタクト層１０、１２であるＩｎＧａＡｓ層を、クエン酸：過酸化水素水＝１：１の溶液でエッチングし、続いてコンタクト層６、８であるＩｎＰ層を、ＨＣｌ：Ｈ３Ｐ０４＝１：１の溶液でエッチングする。ＩｎＰのエッチング異方性によって、ソースコンタクト層６およびドレインコンタクト層８は、（１１２）面に沿ってエッチングされる。その結果、ソースコンタクト層６およびドレインコンタクト層８は、ゲート領域側に、（００１）面に対して傾斜した（１１２）面が露出する。傾斜角θは、略３８°である。
【００３８】
ソースコンタクト層６およびドレインコンタクト層８として、エッチング異方性を有する材料を用いた場合、チャネル長ＬＣＨは、ソースコンタクト層６およびドレインコンタクト層８の傾斜面の裾の間隔によって定義される。すなわち、チャネル長ＬＣＨは、エッチングのマスクとして機能するソース電極１８とドレイン電極２０の間隔ＬＳＤと、コンタクト層６、８の厚みＨに応じて、近似的に以下の式（１）にしたがって制御できる。
ＬＣＨ＝ＬＳＤ−２×Ｈ／ｔａｎ（θ）      …（１）
従来においては、チャネル長の微細化のために、露光・現像条件を高度に制御する必要があった。これに対して、実施の形態では、きわめて短いチャネル長ＬＣＨを有するＦＥＴを、簡素なプロセスで再現性よく製造できる。
【００３９】
ソースコンタクト層６、ドレインコンタクト層８のエッチングの後、図３（ｄ）に示すように、ソースコンタクト層６、ドレインコンタクト層８および露出したチャネル層４を覆うようにして、ゲート絶縁膜１４が形成される。
【００４０】
続いて図３（ｅ）に示すように、ゲート絶縁膜１４上のゲート領域にゲート電極１６が堆積される。最後に、図３（ｆ）に示すように、ゲート絶縁膜１４のソース領域、ドレイン領域に、コンタクト孔２２、２４が形成される。
【００４１】
本発明者らは、この製造法によってＦＥＴ１を製造し、その特性評価を行った。図４は、実際に製造したＦＥＴのソース、ドレイン層構造およびゲートスタックを示す図である。
【００４２】
本発明者らは、ソースドレイン間距離ＬＳＤが異なるＦＥＴ１を製造し、それぞれのチャネル長ＬＣＨを測定した。図５は、測定されたソースドレイン間距離ＬＳＤと、測定されたチャネル長ＬＣＨの関係を示す図である。実線は測定値の１次近似直線を示す。この直線と式（１）とは一致しないが、ソースドレイン間距離ＬＳＤに応じて、チャネル長ＬＣＨが制御できていることが分かる。
【００４３】
続いて、チャネル長（実測値）ＬＣＨ＝５０ｎｍ、ソースドレイン間距離（設計値）ＬＳＤ＝７２０ｎｍのデバイスについて、ドレイン電流ＩＤのゲート電圧ＶＧ、ドレイン電圧ＶＤの依存性を測定した。図６（ａ）は、測定されたドレイン電圧ＶＤ−ドレイン電流ＩＤ特性を示す図であり、図６（ｂ）は、測定されたゲート電圧ＶＧ−ドレイン電流ＩＤ特性を示す図である。
【００４４】
図６（ａ）から明らかなように、実施の形態に係るＦＥＴ１によれば、ＶＤ＝０．５ＶＶＧ＝３Ｖにて、２．３Ａ／ｍｍもの非常に大きなドレイン電流ＩＤが得られる。これは、現在報告されているＩｎＧａＡｓ系の高移動度チャネルの電流密度（＜１．５Ａ／ｍｍ）を大きく上回る値であり、Ｓｉ系のＭＯＳＦＥＴでの一般的なドレイン電流密度を遙かに凌ぐ値である。
【００４５】
このように、実施の形態に係るＦＥＴ１によれば、リセス型のソースコンタクト層６として、高濃度にドープされたワイドバンドギャップ材料を用いることにより、非常に大きなドレイン電流密度を得ることができる。
【００４６】
なお、実施の形態に係るＦＥＴ１においては、ソース領域とドレイン領域が同様に形成されるため、ドレインコンタクト層８も、１×１０１９ｃｍ−３以上の高濃度でドーピングされることになる。しかしながら本発明においては、チャネル領域において高キャリア濃度を実現するためには、必ずしもドレインコンタクト層８が、ソースコンタクト層６と同様に高濃度でドーピングされている必要はない。ただし、高キャリア濃度のドレインコンタクト層は、ドレイン側に寄生する抵抗を削減することから、結果としてデバイスの性能の向上に寄与する。よってソースコンタクト層のみでなくドレインコンタクト層においても高キャリア濃度となる実施の形態に係るＦＥＴ１の構造は、動作上・製造上のいずれの観点からも好都合である。
【００４７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００４８】
実施の形態で説明した各部材の材料や寸法は例示であり、当業者であれば、各材料や寸法を、適宜変更しうることが理解される。
【００４９】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５０】
１…ＦＥＴ、２…基板、３…バッファ層、４…チャネル層、６…ソースコンタクト層、８…ドレインコンタクト層、１０…上部ソースコンタクト層、１２…上部ドレインコンタクト層、１４…ゲート絶縁膜、１６…ゲート電極、１８…ソース電極、２０…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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