(57)【要約】【課題】短チャネル効果を抑制してＳ係数を低減し、他の素子の特性変動を抑制してトランジスタの駆動能力を向上させ得る半導体装置及びその製造方法を提供する。【解決手段】半導体基板１２の主面において第１の方向に延在するように素子分離領域１４によって区画された活性領域１６と、活性領域１６の上面を第１の方向に沿って二つのソース／ドレイン領域に分けるように活性領域１６を横断する溝であって、その底部の第１の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝１８と、活性領域１６に含まれるゲート溝１８内にゲート絶縁膜２１を隔てて埋め込まれたゲート電極２２と、を含む電界効果型トランジスタを有することを特徴とする。【選択図】図１Ｃ
2013183154.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面において、第１の方向に延在するように素子分離領域によって区画された活性領域と、
前記活性領域の上面を前記第１の方向に沿って二つのソース／ドレイン領域に分けるように前記活性領域を横断する溝であって、その底部の前記第１の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝と、
前記活性領域に含まれる前記ゲート溝内にゲート絶縁膜を隔てて埋め込まれたゲート電極と、を含む電界効果型トランジスタを有することを特徴とする半導体装置。
【請求項２】
前記ゲート溝は一つの前記上に凸の部分と二つの前記下に凸の部分とを有し、それぞれ、前記ゲート溝の延在方向に沿って、前記下に凸の部分、前記上に凸の部分、前記下に凸の部分の順に並んで配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート溝の前記下に凸の部分は極小点を介して両側に側壁部分を有し、
前記ゲート溝の前記上に凸の部分は極大点を介して両側に側壁部分を有し、
前記下に凸の部分の一方の前記側壁部分と前記上に凸の部分の一方の前記側壁部分とは互いに連続的に繋がり、
前記下に凸の部分の他方の前記側壁部分または前記上に凸の部分の他方の前記側壁部分と、それに対向する前記素子分離領域の側壁部分との間には、前記活性領域が配置されていることを特徴とすることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
二つの前記下に凸の部分それぞれの前記素子分離領域側の前記側壁部分が、ともに傾斜していることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
前記第１の方向が前記電界効果型トランジスタの動作時におけるキャリアのドリフト方向であることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
【請求項６】
二つの前記ソース／ドレイン領域は、それぞれ、前記活性領域の上面から深さ方向に延在形成された前記活性領域とは逆導電型の半導体領域からなる不純物拡散領域を含み、
前記ゲート溝の底部における上に凸の部分のうち、前記半導体基板の主面に最も近い頂部は、前記不純物拡散層の各々の下面よりも、前記半導体基板の主面から遠い位置に配置されていることを特徴とする請求項１〜５の何れか一項に記載の半導体装置。
【請求項７】
前記ゲート電極の上面は前記半導体基板の主面よりも低い位置に配置されていることを特徴とする請求項１〜６の何れか一項に記載の半導体装置。
【請求項８】
前記半導体基板の主面に形成されたキャパシタを更に有し、
一つの前記キャパシタと一つの前記電界効果型トランジスタとがメモリセルを構成することを特徴とする請求項１〜７の何れか一項に記載の半導体装置。
【請求項９】
複数の前記メモリセルが、前記半導体基板の主面において前記第１の方向および前記第１の方向に交差する第２の方向に沿ってアレイ状に配列され、
前記第１の方向に沿って配列された複数の前記メモリセルを電気的に接続するビット配線を更に有し、
前記第２の方向に沿って配列された複数の前記メモリセルは前記電界効果型トランジスタの前記ゲート電極を共有し、
前記ビット配線は、前記電界効果型トランジスタの一方の前記ソース／ドレイン領域に電気的に接続され、
前記キャパシタは、前記電界効果型トランジスタの他方の前記ソース／ドレイン領域に電気的に接続されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
半導体基板の主面にライン状に延在する素子分離用溝を形成する工程と、
前記素子分離用溝に素子分離絶縁膜を埋め込むことにより素子分離領域を形成するとともに、前記素子分離領域によって、第１の方向に延在する活性領域を区画する工程と、
前記第１の方向に沿って二つのソース／ドレイン領域に分け、かつ前記活性領域を横断するゲート溝を形成するためのパターンを有する第１のマスクを形成する工程と、
前記第１のマスクを用いて、第１異方性エッチングを行って、前記活性領域と前記素子分離絶縁膜それぞれの一部を除去する工程と、
引き続き、前記第１のマスクを用いて第２異方性エッチングを行って、前記活性領域と前記素子分離絶縁膜それぞれの一部をさらに除去することにより、前記ゲート溝の底部のうち前記活性領域と前記ゲート溝とが交差する領域において、その前記第１の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状である前記ゲート溝を形成する工程と、
前記ゲート溝内の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記ゲート溝内にゲート電極を形成する工程と、
を有し、
前記第１異方性エッチングを、前記半導体基板よりも、前記素子分離絶縁膜に対して高いエッチング速度で行い、
前記第２異方性エッチングを、前記素子分離絶縁膜よりも、前記半導体基板に対して高いエッチング速度で行うことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１異方性エッチングを、前記半導体基板に対してサイドエッチングが可能な条件で行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記素子分離用溝を形成する工程が、
前記半導体基板の主面にライン状に延在する第１溝を形成することによって、前記半導体基板からなり、その上面が前記半導体基板の主面であり、第１の幅を有する幅狭部を形成する工程と、
前記第１溝の内側壁に、サイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を第１のマスクとしてエッチングして、前記第１溝の底面に、該第１溝の溝幅よりも狭い溝幅を有する第２溝を形成することにより、前記第１の幅よりも広い第２の幅を有する幅広部を前記幅狭部の下方に形成して、前記幅狭部と前記幅広部とからなる前記活性領域を区画する工程と、
を備えることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記第１異方性エッチングには、高次フロンガスを含有するプラズマを用いることを特徴とする請求項１０〜１２の何れか一項に記載の半導体装置の製造方法。
【請求項１４】
前記第２異方性エッチングには、塩素ガス含有プラズマや臭素ガス含有プラズマを用いることを特徴とする請求項１０〜１３の何れか一項に記載の半導体装置の製造方法。
【請求項１５】
前記素子分離領域を形成する工程の後に、
前記活性領域の上層部に不純物拡散領域を形成する工程を備え、
二つの前記ソース／ドレイン領域はそれぞれ、当該不純物拡散領域を含むことを特徴とする請求項１０〜１４の何れか一項に記載の半導体装置の製造方法。
【請求項１６】
前記ゲート電極を形成する工程の後に、
二つの前記ソース／ドレイン領域のうち、一方の前記ソース／ドレイン領域に電気的に接続するビット線を形成する工程と、
他方の前記ソース／ドレイン領域に電気的に接続するコンタクトプラグを形成する工程と、
前記コンタクトプラグに電気的に接続するキャパシタを形成する工程と、
を備えることを特徴とする請求項１０〜１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年のトランジスタの微細化に伴い、従来のプレーナ型トランジスタでは短チャネル効果の抑制が困難となってきている。この問題を解決するために、特に高集積化が求められるＤＲＡＭのセルトランジスタにおいては、特許文献１及び特許文献２に示すような、半導体基板に形成された溝の中にゲート絶縁膜を介してゲート電極を形成し、かつ、当該ゲート電極を半導体基板の表面よりも下方に埋め込んだ、所謂トレンチゲート型トランジスタ（埋め込みゲート型トランジスタ）が用いられている。
【０００３】
上記のような埋め込みゲート型トランジスタでは、ゲート電極を、溝の中、かつ半導体基板の表面よりも下方に形成することで、溝の底面に加えて両側面を合わせた３面がチャネルとなるため、１面のみをチャネルとするプレーナ型トランジスタと比較して、小さい面積でチャネル長をかせぐことができる。これにより、短チャネル効果を抑制しつつ、トランジスタの占有面積を省スペース化できる。このような埋め込みゲート型トランジスタについて、特性の更なる向上が望まれている。
また、近年では、短チャネル効果のより一層の抑制を図るべく、チャネル部をひれ（フィン）状に加工したフィン型トランジスタ（Ｆiｎ型ＦＥＴ）が開発されている。またその形成方法は種々提案されている。
以下、従来の構成のフィン型トランジスタを備える半導体装置について、図２０Ａ〜図２０Ｄを参照しながら説明する。
【０００４】
図２０Ａは、従来のフィン型トランジスタを備えた半導体装置１１０の平面模式図である。また、図２０Ｂは図２０Ａに示すＡ−Ａ線における断面模式図であり、図２０Ｃは図２０Ａに示すＢ−Ｂ線における断面模式図であり、図２０Ｃは図２０Ａに示すＣ−Ｃ線における断面模式図である。
図２０Ａに示すように、半導体装置１１０は、半導体基板１１２の主面に、ライン状に延在する素子分離領域１１４が形成されるとともに、素子分離領域１１４によって活性領域１１６が区画されている。そして、この活性領域１１６の延在する方向に交差するようゲート溝１１８が形成されており、このゲート溝１１８にはゲート絶縁膜１２１を介してゲート電極１２２が埋め込まれている。
また、図２０Ｂに示すように、半導体基板１１２の主面には不純物拡散領域１２８が形成されており、隣接する不純物拡散領域１２８はゲート溝１１８によって区画されている。
【０００５】
ここで、従来の半導体装置１１０は、図２０Ａ及び図２０Ｃに示すように、平面視した際にゲート溝１１８と活性領域１１６との交差する領域であって、該ゲート溝１１８の底部に半導体基板１１２の一部からなるフィン状のチャネル部１７１が形成されている。該チャネル部はゲート溝１１８底部において、隣接し合う素子分離領域１１４間に形成され、これら素子分離領域１１４の上面から上部に突き出したフィン形状を有している。なお、従来では、酸化膜からなる素子分離領域１１４及び半導体基板１１２をエッチングして上記ゲート溝１１８を形成する際に、該酸化膜に対し選択比の高い条件でエッチングを行いチャネル部１７１の高さを調整することによりチャネル長を制御している。
このようなチャネル部１７１を有する従来の半導体装置１１０では、ゲート電極１２２に所定のバイアスをかけたときに形成されるチャネル領域が、チャネル部１７１の上面に加え、側面に形成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１２９５６６号公報
【特許文献２】特開２０１１−１２９７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したような従来のフィン型トランジスタを備えた半導体装置では、チャネル部を形成しないゲート溝の構造と比べて、ゲート溝を挟んでトランジスタを構成する２つの不純物拡散領域の間に形成されるゲート長が短くなる問題がある。そのため、トランジスタの短チャネル効果の影響により、電流不良が発生してしまうという問題があった。一方、このような問題を回避するため、チャネル部の高さを下げると、チャネル部をフィン状とした効果が小さくなり、Ｉｏｎ（ドレイン電流飽和領域）が減少してしまうという問題があった。
【０００８】
そこで、本発明者らは、短チャネル効果を抑制してＳ係数を低減しつつ、電流駆動能力を向上し得るトランジスタを考案する過程で、上述のような従来のフィン状のチャネル部を有するフィン型トランジスタを事前に詳細に検討した。図２１Ａ、Ｂは、図２０Ａ〜Ｄに示すような従来の半導体装置１１０を構成するフィン型トランジスタのチャネル部１７１及びその周辺部の形状を説明するための概略斜視図である。なお、図２１Ａ、Ｂでは、特徴を分かりやすくするために、図２０Ａ〜Ｄで説明した構成要素のうち、便宜上特徴となるゲート電極１２２、不純物拡散領域１２８及びチャネル部１７１のみを示すとともに、これら構成要素の一部を拡大して示している。
【０００９】
ここで、ＭＩＳ構造の電界効果型トランジスタでは、動作時におけるキャリアのドリフト方向に見たゲート幅がチャネル幅となるが、電界効果型トランジスタの動作電流を増やすためには、このチャネル幅を広くすることが有効である。
プレーナ型トランジスタでは、基板平面上にゲート電極が形成されるため、チャネル領域は一平面で構成される。これに対し、図２１Ａに示すような従来のフィン型トランジスタでは、基板がフィン状に上に凸の形状となって突出したチャネル部１７１が形成されており、その上面に加え、側面もＭＩＳ構造となってチャネル領域が形成されている。図２１Ａ中に、このＭＩＳ構造部分を含むチャネル領域となる部分（図中の斜線部分）の展開図を示す。この展開図からも分かるように、フィン型トランジスタでは、ゲート長Ｌに対応する領域、つまり不純物拡散領域１２８の底部からチャネル部１７１の上面までの領域のみならず、チャネル部１７１の高さＨに対応する領域、つまりチャネル部１７１の側面もチャネル領域となる。つまり、フィン型トランジスタでは、プレーナ型トランジスタの場合と比較して両側面の分だけチャネル幅が広くなる。
言い換えれば、図２０Ｃに示すゲート電極１２２の断面図において、ゲート絶縁膜１２１と活性領域１１６との界面が構成する境界線が長くなるほど、チャネル幅が広がることを意味し、本発明者らが事前に検討したフィン型トランジスタでは、チャネル部１７１の側壁の分だけ境界線が長い。チャネル幅が広いトランジスタは、動作電流が向上する。
【００１０】
このような従来のフィン型トランジスタにおいて、更に動作電流を向上させるには、フィン状のチャネル部の高さを高く（チャネル部側壁を長く）し、チャネル幅を広く確保することが有効である。しかしながら、図２１Ｂに示すように、単にチャネル部を高くする(例えば、図２１Ａにおけるチャネル部の高さＨを高さＨ´に大きくする)だけでは、チャネル部頂部がソース／ドレイン領域（不純物拡散領域）１２８に近付き、チャネル長が短くなる（チャネル長Ｌ＞Ｌ´）ため、短チャネル効果によりＳ係数が増加してしまうことが懸念される。
【００１１】
また、チャネル部頂部の位置は変えず、つまりチャネル長を変えずに、チャネル部側壁の下端を更に深い位置に配置させることでも、チャネル部の高さを大きくすることができる。しかしながら、この方法では、チャネル部側壁の下端が、ソース／ドレイン領域１２８から更に離れることになる。
ここで、トランジスタをオン状態からオフ状態に切り替える際、ゲート電極直下の強反転領域（チャネル領域）に生成されていたキャリアは、過渡的に、近隣のソース／ドレイン領域にドリフト又は拡散して回収される。しかし、ソース／ドレイン領域から離れた強反転領域に生成されていたキャリアの中には、ソース／ドレイン領域に回収されず、ウェル内に広がるものがある（ウェル注入キャリア）。このようなキャリアは、同じウェル内の他の素子の特性を変動させるおそれがある。例えば、同じ活性領域内にストレージキャパシタを備えたＤＲＡＭの場合、ウェルに注入されたキャリアがキャパシタのストレージ状態を反転させてしまう因子となり得る。
従って、上述のようにチャネル部側壁の下端を下げることでチャネル部の高さを高くし、チャネル幅を広げるのは、ソース／ドレイン領域から更に離れた位置に形成されるチャネル領域を増やすこととなり、素子特性の変動が顕著になることが懸念される。
【００１２】
以上のように、本発明者らが事前に検討した、動作電流を向上することに利点のあるフィン型電界効果型トランジスタでは、駆動能力を更に向上させるという点において改善の余地があることが分かった。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、半導体基板の主面において、第１の方向に延在するように素子分離領域によって区画された活性領域と、前記活性領域の上面を前記第１の方向に沿って二つのソース／ドレイン領域に分けるように前記活性領域を横断する溝であって、その底部の前記第１の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝と、前記活性領域に含まれる前記ゲート溝内にゲート絶縁膜を隔てて埋め込まれたゲート電極と、を含む電界効果型トランジスタを有することを特徴とする。
【発明の効果】
【００１４】
上記の構成によれば、ゲート溝の底部のうち活性領域とゲート溝とが交差する領域において、キャリアのドリフト方向に見た当該ゲート溝の底部の断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状である。つまり、キャリアのドリフト方向に見た際のゲート絶縁膜と活性領域との境界部分の断面形状において、上に凸の部分に加えて、下に凸の部分をも有しているため、当該下に凸の部分の側壁部分、特に素子分離領域側の側壁部分もチャネル領域として適用できる。すなわち、下に凸の部分相当分チャネル幅を広くでき、トランジスタの電流駆動能力を向上できる。
【００１５】
また、本発明の半導体装置では、活性領域の深部に延びる上記上に凸の部分の側壁を所定の深さで折り返すようにすることで下に凸の部分を構成するため、従来のようなチャネル部（本発明における上に凸の部分相当）の高さを高くする構造を採用する必要がない。従って、短チャネル効果を抑制してＳ係数を低減しつつ、および／または、他の素子の特性変動を抑制しつつ、トランジスタの駆動能力を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１Ａ】本発明の第１の実施形態である半導体装置の平面レイアウトを示す平面模式図である。
【図１Ｂ】図１Ａ中に示す線分A−Aによる半導体装置の断面模式図である。
【図１Ｃ】図１Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１Ｄ】図１Ｄは、図１Ｃ中に示すゲート溝底部とその周辺構造（図１Ｃ中の丸印Ｓ部分）の拡大図である。
【図２Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図２Ｂ】図２Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図２Ｃ】図２Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図２Ｄ】図２Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図３Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図３Ｂ】図２Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図３Ｃ】図２Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図３Ｄ】図２Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図４Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図４Ｂ】図４Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図４Ｃ】図４Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図４Ｄ】図４Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図５Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図５Ｂ】図５Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図５Ｃ】図５Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図５Ｄ】図５Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図６Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図６Ｂ】図６Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図６Ｃ】図６Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図６Ｄ】図６Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図７Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図７Ｂ】図７Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図７Ｃ】図７Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図７Ｄ】図７Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図８Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図８Ｂ】図８Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図８Ｃ】図８Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図８Ｄ】図８Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図９】本発明の第１の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１０】本発明の第１の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１１】本発明の第１の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１２】本発明の第１の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１３】本発明の第１の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１４Ａ】本発明の第２の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１４Ｂ】図１４Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１４Ｃ】図１４Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１４Ｄ】図１４Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１５Ａ】本発明の第２の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１５Ｂ】図１５Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１５Ｃ】図１５Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１５Ｄ】図１５Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１６Ａ】本発明の第２の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１６Ｂ】図１６Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１６Ｃ】図１６Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１６Ｄ】図１６Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１７Ａ】本発明の第２の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１７Ｂ】図１７Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１７Ｃ】図１７Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１７Ｄ】図１７Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１８Ａ】本発明の第２の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１８Ｂ】図１８Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１８Ｃ】図１８Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１８Ｄ】図１８Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１９Ａ】本発明の第２の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１９Ｂ】本発明の第２の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図２０Ａ】従来の半導体装置を説明するための平面模式図である。
【図２０Ｂ】図２０Ａ中に示す線分A−Aによる半導体装置の断面模式図である。
【図２０Ｃ】図２０Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図２０Ｄ】図２０Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図２１Ａ】従来の半導体装置を構成するフィン型トランジスタのチャネル部及びその周辺部の形状を説明するための概略斜視図
【図２１Ｂ】従来の半導体装置を構成するフィン型トランジスタのチャネル部及びその周辺部の形状を説明するための概略斜視図
【発明を実施するための形態】
【００１７】
以下、本発明の半導体装置およびその製造方法について、図面を参照しながら詳細に説明する。
なお、以下の説明で用いる図面は、特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１８】
（半導体装置）
まず、図１Ａ〜図１Ｄに示す、本発明の第１の実施形態である半導体装置を適用して得られるＤＲＡＭの構造について説明する。
なお、図１Ａは本発明の第一の実施形態である半導体装置を適用して得られるＤＲＡＭの平面模式図である。また、図１Ｂは、図１Ａ中に示す線分Ａ−Ａによる断面模式図である。また、図１Ｃは、図１Ａに示す線分Ｂ−Ｂによる断面模式図である。また、図１Ｄは、図１Ｃに示すゲート溝底部及びその周辺構造（図１Ｃ中の丸印Ｓ部分）の拡大図である。
ただし、図１Ａ、図Ｃ及び図Ｄにおいては、この半導体装置の特徴部分を見易くするために、一部の構成を省略して示している。
【００１９】
本実施形態である半導体装置１０は、図１Ａ〜図１Ｄに示すように、半導体基板１２の主面１２ａにおいて、第１の方向に延在するように素子分離領域１４によって区画された活性領域１６と、活性領域１６の上面を第１の方向に沿って二つのソース／ドレイン領域に分けるように活性領域１６を横断する溝であって、その底部の第１の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝１８と、活性領域１６に含まれるゲート溝１８内にゲート絶縁膜２１を隔てて埋め込まれたゲート電極２２と、を含む電界効果型トランジスタを有している。
なお、ゲート電極２２のうち、平面視して、後述する容量コンタクトプラグ４２と重ならないよう配置されたゲート電極２２ｄは、第１の方向に延在する活性領域１６を素子分離する機能を有し、動作時には埋め込みゲート電極２２とは異なる電圧が印加されるものである。
【００２０】
図１Ａ〜図１Ｄでは、本実施形態の半導体装置１０の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を挙げる。また、図１Ａでは、ＤＲＡＭのメモリセルアレイ１１のレイアウトの一例を図示する。なお、本実施形態で説明するＤＲＡＭは、図１Ａに示すように、６Ｆ２セル配置（Ｆは最小加工寸法）とされている。
また、図１Ａにおいて、Ｘ方向は、ビット線３４の延在方向を示しており、Ｙ方向は、Ｘ方向に対して直交するゲート電極２２の延在方向（第２の方向）を示している。Ｙ方向に延在するゲート電極２２はワード線として機能する。
【００２１】
また、図１Ａでは、説明の便宜上、メモリセルアレイ１１の構成要素のうち、半導体基板１２、素子分離領域１４、活性領域１６、ゲート溝１８、ゲート電極２２、ビット線３４、容量コンタクトプラグ４２、容量コンタクトパッド４４のみを同一平面上に図示し、これら以外のメモリセルアレイ１１の構成要素の図示を省略する。
また、図１Ｂでは、図１Ａに示すビット線３４を模式的に図示する。
【００２２】
本実施形態における半導体装置１０は、図１Ａ及び図１Ｂに示すメモリセルアレイ１１が形成されるメモリセル領域と、このメモリセル領域の周囲に配置される周辺構造（周辺回路）領域（不図示）と、を有する。
また、図１Ａ及び図１Ｂに示すように、本実施形態の半導体装置１０に設けられたメモリセルアレイ１１は、半導体基板１２と、素子分離領域１４と、活性領域１６と、ゲート溝１８と、トランジスタ１９−１，１９−２と、ゲート絶縁膜２１と、埋め込み型ゲート電極であるゲート電極２２と、埋め込み絶縁膜２４と、不純物拡散領域２８を含むソース／ドレイン領域それぞれと、開口部３２と、ビット線３４と、キャップ絶縁膜３６と、ライナー膜３７と、層間絶縁膜３８と、容量コンタクト孔４１と、容量コンタクトプラグ４２と、容量コンタクトパッド４４と、エッチングストッパ膜４６と、キャパシタ４８と、を有する。
【００２３】
図１Ａに示すように、半導体基板１２は、板状とされた基板である。半導体基板１２としては、例えば、ｐ型単結晶シリコン基板を用いることができる。
以下、半導体基板１２としてｐ型単結晶シリコン基板を用いた場合を例に挙げて説明する。
【００２４】
図１Ａに示すように、メモリセル領域には、半導体基板１２上に素子分離用溝５１が形成されている。この素子分離用溝５１は、図１Ａに示すＹ方向に対して所定の角度傾斜を持った方向（第１の方向）にライン状に延在するように形成されている。また、素子分離用溝５１は、図１Ａに示すＸ方向に対して所定の間隔で複数形成されている。なお、素子分離用溝５１の深さは、例えば、２５０〜３００ｎｍとすることができる。
【００２５】
また、素子分離用溝５１に素子分離絶縁膜５３が埋め込まれることにより、素子分離絶縁膜５３及び素子分離用溝５１とからなる素子分離領域１４が形成されている。つまり、素子分離領域１４は第１の方向に延在するように、ライン状に設けられている。また、素子分離領域１４は、Ｘ方向に対して所定の間隔で複数形成されている。このライン状に設けられた素子分離領域１４により、活性領域１６がＸ方向に区画されている。
なお、素子分離絶縁膜５３としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法により形成されたシリコン酸化膜、シリコン窒化膜、或いは回転塗布法により形成されたシリコン酸化膜を単層もしくは積層膜として用いることができる。
【００２６】
また、図１Ａに示すように、半導体基板１２には、Ｘ方向に延在するようにゲート溝１８が複数形成されている。これらゲート溝１８は、平面視して複数の活性領域１６を跨ぎ、かつ、ライン状となるよう形成されている。また、活性領域１６の上面を第１の方向に沿って二つのソース／ドレイン領域に分けるように活性領域１６を横断している。なお、ゲート溝１８は、隣接するゲート溝１８間の距離が所定の間隔となるよう設けられている。つまり、ゲート溝１８は、Ｙ方向に対して周期的に配置されている。
また、図１Ｂに示すように、Ｙ方向に周期的に配置されたゲート溝１８の各々にはゲート電極２２が設けられるが、トランジスタ１９−１および１９−２のゲート電極として機能するのは、平面視して容量コンタクトプラグ４２と一部重なる位置に配置されたゲート電極２２であり、平面視して容量コンタクトプラグ４２と重ならないよう配置されたゲート電極２２ｄはトランジスタのゲート電極としては機能しない。すなわち、ゲート電極２２ｄは活性領域１６を第１の方向に素子分離するためのダミーゲート電極として設けられ、動作時にはゲート電極２２とは異なった電圧が印加されるように構成される。したがって、活性領域１６は、Ｘ方向を素子分離領域１４で区画され、延在する第１の方向を電極２２ｄで区画された島状の活性領域となっている。
なお、ゲート溝１８の深さは、素子分離用溝５１の深さよりも浅く、形成されている。素子分離用溝５１の深さが２５０〜３５０ｎｍの場合、ゲート溝１８の深さは、例えば、１５０〜２００ｎｍとすることができる。
【００２７】
また、図１Ｂに示すように、ゲート絶縁膜２１は、ゲート溝１８の側面、底面及び半導体基板１２の上面１２ａの一部を覆うように形成されている。ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
なお、ゲート絶縁膜２１として単層のシリコン酸化膜を用いる場合、ゲート絶縁膜２１の厚さは、例えば、３〜１０ｎｍとすることができる。
【００２８】
また、図１Ｂに示すように、ゲート電極２２は、ゲート絶縁膜２１を介して、ゲート溝１８の下部を埋め込むように形成されている。これにより、ゲート電極２２の上面２２ａは、半導体基板１２の主面１２ａよりも低い位置に配置されている。
なお、ゲート電極２２は、第１の導電膜（不図示）と、第２の導電膜（不図示）とを順次積層した構成としてもよい。この場合、第１の導電膜としては、窒化チタン膜を用いることができ、第２の導電膜としてはタングステン膜を用いることができる。
【００２９】
本実施形態において、トランジスタ１９−１、１９−２は、図１Ｂに示すように、埋め込みゲート型トランジスタであり、ゲート絶縁膜２１と、ゲート電極２２と、埋め込み絶縁膜２４と、不純物拡散領域２８を含むソース／ドレイン領域と、から概略構成される。
また、トランジスタ１９−１、１９−２は、隣り合うように配置されている。なお、後述するビット配線は、電界効果型トランジスタ１９−１、１９−２の一方のソース／ドレイン領域に電気的に接続されている。
【００３０】
また、図１Ｂに示すように、埋め込み絶縁膜２４は、ゲート絶縁膜２１及びゲート電極２２が形成されたゲート溝１８を埋め込むとともに、半導体基板１２の主面１２ａを覆うように設けられている。これにより、埋め込み絶縁膜２４は、ゲート電極２２の上面２２ａを覆っている。
なお、埋め込み絶縁膜２４は必ずしも主面１２ａを覆う必要はなく、その場合は、埋め込み絶縁膜２４の上端を主面１２ａよりも少し突出した構造とし、主面１２ａ上に形成されたゲート絶縁膜２１の上面と略面一としてもよい。
なお、埋め込み絶縁膜２４としては、シリコン窒化膜を用いることができる。
【００３１】
また、図１Ｂに示すように、不純物拡散領域２８は、隣接するゲート溝１８間の半導体基板１２の主面１２ａに設けられている。具体的には、不純物拡散領域２８は、活性領域１６内の上部であって、ゲート電極２２の両側に形成されている。また、不純物拡散領域２８の上面２８ａは、半導体基板１２の主面１２ａに対して略面一とされている。
また、半導体基板１２がｐ型単結晶シリコン基板の場合、不純物拡散領域２８は、半導体基板１２にｎ型不純物がイオン注入されることで形成される。
なお、後述するキャパシタを構成する容量コンタクトプラグは、電界効果型トランジスタ１９−１、１９−２の他方のソース／ドレイン領域に電気的に接続されている。
【００３２】
ここで、以下の説明において、ビット線３４に接続して下方に位置し、トランジスタ１９−１、１９−２の共通のソース領域として機能する不純物拡散領域２８を第１不純物拡散領域２８−１と呼び、容量コンタクトプラグ４２に接続して下方に位置し、トランジスタ１９−１、１９−２の共通のドレイン領域として機能する不純物拡散領域２８を第２不純物拡散領域２８−２と呼ぶこととする。
【００３３】
図１Ｂに示すように、層間絶縁膜３８は、ライナー膜３７を介して埋め込み絶縁膜２４の上面２４ａを覆うように設けられている。
層間絶縁膜３８としては、例えば、ＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、回転塗布法により形成されたＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｒａｓｓ）膜（シリコン酸化膜）を用いることができる。
【００３４】
また、図１Ｂに示すように、開口部３２は、層間絶縁膜３８及び主面１２ａ上に成膜された埋め込み絶縁膜２４の一部を貫通し、第１不純物拡散領域２８−１の上部に形成されている。これにより、第１不純物拡散領域２８−１の上面２８−１ａが露出される構造となる。
なお、開口部３２は、平面視して、ゲート溝１８の延在方向（図１ＡにおけるＸ方向）に直交するようにライン状に形成されている。
【００３５】
また、図１Ｂに示すように、ビット線３４は、開口部３２内に一部が埋め込まれてビット線コンタクト部を形成すると共に、埋め込み絶縁膜２４の上面２４ａおよび素子分離領域１４の上面に接してＹ方向に延在する構成となっている。また、ビット線コンタクト部におけるビット線３４の底面は第１不純物拡散領域２８−１の上面２８−１ａと接触している。これにより、ビット線３４は、第１不純物拡散領域２８−１と電気的に接続されている。
なお、ビット線３４の材料としては、ポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次積層した積層膜や、ポリシリコン膜を形成せずに上記金属を積層した積層膜等を用いることができる。
【００３６】
また、図１Ｂに示すように、キャップ絶縁膜３６は、ビット線３４の上面を覆うように設けられている。キャップ絶縁膜３６は、ビット線３４の上面を保護すると共に、異方性エッチング（具体的には、ドライエッチング）によりビット線３４となる母材（導電膜）をパターニングする際のエッチングマスクとして機能する。キャップ絶縁膜３６としては、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）とを順次積層させた積層膜を用いることができる。また、キャップ絶縁膜３６の上面３６ａは、層間絶縁膜３８の上面３８ａに対して略面一とされている。
【００３７】
また、図１Ｂに示すように、ライナー膜３７は、ビット線３４の側面、キャップ絶縁膜３６、及び埋め込み絶縁膜２４を覆うように設けられている。ライナー膜３７は、ビット線３４の側壁を保護する機能も有する。ライナー膜３７としては、シリコン窒化膜（ＳｉＮ膜）の単層膜を、またはシリコン窒化膜とシリコン酸化膜（ＳｉＯ２膜）とを順次積層させた積層膜を用いることができる。
【００３８】
また、図１Ｂに示すように、容量コンタクト孔４１は、層間絶縁膜３８、ライナー膜３７及び埋め込み絶縁膜２４を貫通し、第２不純物拡散領域２８−２の上面２８−２ａの一部を露出するように形成されている。
そして、この容量コンタクト孔４１内には、窒化シリコンからなるサイドウォール窒化膜３３を介して、容量コンタクトプラグ４２が埋設されている。容量コンタクトプラグ４２の底面は、第２不純物拡散領域２８−２の上面２８−２ａの一部と接触している。
これにより容量コンタクトプラグ４２は、第２不純物拡散領域２８−２と電気的に接続されている。容量コンタクトプラグ４２の上面４２ａは、層間絶縁膜３８の上面３８ａ及びキャップ絶縁膜３６の上面３６ａに対して略面一とされている。なお、容量コンタクトプラグ４２は、例えば、窒化チタン膜とタングステン膜とを順次積層した積層構造とすることができる
【００３９】
また、図１Ｂに示すように、容量コンタクトパッド４４は、その一部が容量コンタクトプラグ４２の上面４２ａと接続されるように、層間絶縁膜３８の上面３８ａに設けられている。また、容量コンタクトパッド４４上には、後述するキャパシタ４８を構成する下部電極６１が接続されている。
これにより、容量コンタクトパッド４４は、容量コンタクトプラグ４２と下部電極６１とを電気的に接続している。
【００４０】
ここで、図１Ａに示すように、平面視した際の容量コンタクトパッド４４は、略円盤状とされており、Ｘ方向において、容量コンタクトプラグ４２に対して互い違いの位置に配列されている。これらの容量コンタクトパッド４４は、Ｙ方向において、隣り合うビット線３４間に周期的に配置されている。
つまり、容量コンタクトパッド４４は、Ｘ方向に沿って１つおきにゲート電極２２上に容量コンタクトパッド４４の中心部を配置するか、Ｘ方向に沿って１つおきにゲート電極２２の側面上方に容量コンタクトパッド４４の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド４４は、Ｘ方向に千鳥状に配置されている。
【００４１】
図１Ｂに示すように、シリコン窒化膜であるエッチングストッパ膜４６は、容量コンタクトパッド４４の外周部を囲むように、層間絶縁膜３８の上面３８ａに設けられている。
キャパシタ４８は、容量コンタクトパッド４４に対してそれぞれ１つ設けられている。
１つのキャパシタ４８は、１つの下部電極６１と、複数の下部電極６１に対して共通の容量絶縁膜６２と、複数の下部電極６１に対して共通の電極である上部電極６３と、を有しており、当該キャパシタ４８と１つの電界効果型トランジスタとによりメモリセルが構成されている。
本実施形態においては、これら複数のメモリセルが、半導体基板１２の主面１２aにおいて第１の方向および第１の方向に交差する第２の方向に沿ってアレイ状に配列されている。そして、第１の方向に沿って配列された複数のメモリセルはビット線３４により電気的に接続されており、第２の方向に沿って配列された複数のメモリセルは電界効果型トランジスタのゲート電極２２を共有している。
【００４２】
下部電極６１は、容量コンタクトパッド４４上に設けられており、容量コンタクトパッド４４と接続されている。下部電極６１は、王冠形状とされている。
容量絶縁膜６２は、エッチングストッパ膜４６から露出された複数の下部電極６１の表面、及びエッチングストッパ膜４６の上面を覆うように設けられている。
上部電極６３は、容量絶縁膜６２の表面を覆うように成膜されており、これら複数の上部電極６３間を埋め込むように、Ｓｉなどからなるプレート電極６４が配置されている。
このような構成とされたキャパシタ４８は、容量コンタクトパッド４４を介して、第２不純物拡散領域２８−２と電気的に接続されている。
なお、本実施形態では、上部電極を容量絶縁膜６２の表面を覆うように成膜するとともに、複数の下部電極６１間を埋め込むように配置されていてもよい。このときの上部電極の上面は、複数の下部電極６１の上端よりも上方に配置されることとなる。また、上部電極を複数の下部電極６１間を埋め込むように配置した場合は、上部電極の上面を覆う層間絶縁膜、該層間絶縁膜に内設されたコンタクトプラグ、及び該コンタクトプラグと接続された配線等がさらに設けられてＤＲＡＭを構成する。
【００４３】
また、本実施形態において、図１Ｃに示したように、ゲート溝１８の底部１８aのうち活性領域１６とゲート溝１８とが交差する領域における底部の、上記トランジスタ１９−１及び１９−２の動作時（ゲート電極２２に電位を与えて活性領域１６に反転層を生じさせた状態で、ソース／ドレイン間に電位差を与えた時）におけるキャリアのドリフト方向（第１の方向）に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状である。
なお、本実施形態では、ゲート溝１８の底部のうち、これら上に凸の部分と下に凸の部分とに相当する部分をそれぞれ、凸部７１ａ、凹部７１ｂと呼ぶこととする。
以下、これら凸部７１a及び凹部７１ｂについて、図１Ｄを参照しながら詳細に説明する。
【００４４】
上述したように、ゲート溝１８は、第１の方向に交わるように、複数の活性領域１６を跨ぎライン状に形成されている。つまり、活性領域１６と及び素子分離領域１４とに渡り形成されている。
このゲート溝１８の底面１８ａのうち、ゲート溝１８と半導体基板１２とが交わる領域、すなわち、平面視して活性領域１６と素子分離絶縁膜５３が接する部分には、図１Ｄに示すように、主面１２ａに向かって突出した形状（上記上に凸の部分）を有した凸部７１ａが形成されている。この凸部７１ａは、活性領域１６の延在する方向である第１の方向に延在するように設けられており、凸部７１ａの第１の方向における両端面は、ゲート溝１８を構成する側面すなわち半導体基板１２に接続している。
【００４５】
なお、ゲート溝１８の底部における上に凸の部分のうち、半導体基板１２の主面１２ａに最も近い頂部は、不純物拡散層２８の各々の下面よりも、半導体基板１２の主面１２ａから遠い位置に配置されていることが好ましい。つまり、凸部７１ａの上部７１ａｂの深さ位置は、不純物拡散層２８の下面よりも低くなるよう配置すればよく、ゲート溝１８の底部における素子分離領域１４の上面との相対的な関係は問わない。しかしながら、凸部７１ａの上部７１ａｂの深さ位置を主面１２ａから浅い位置とする、つまり凸部７１ａの高さを高くすると、上部７１ａｂが不純物拡散領域２８に近付き、チャネル長が短くなってしまう。その結果、短チャネル効果によりＳ係数が増加してしまうことが懸念されるため、上部７１ａｂの深さ位置を、不純物拡散領域２８の深さに応じて、適宜設計することが好ましい。
【００４６】
また、凸部７１ａと同様に、前記ドリフト方向に延在し、かつ凸部７１ａの素子分離領域１２側両側面７１ａａそれぞれに沿うように、一対の凹部７１ｂが設けられている。凹部７１ｂの形状は、主面１２ａとは反対方向に凸形状（上記下に凸の部分）、つまり溝状を有している。そして、これら凸部７１ａと凹部７１ｂを覆うように、ゲート絶縁膜２１を介してゲート電極２２が形成されている。つまり、凸部７１ａの上部７１ａｂ、側面７１ａａだけではなく、凹部７１ｂの外壁もチャネル領域となる。言い換えると、ゲート絶縁膜２１と活性領域１２との境界ともいえる上記上に凸の部分及び下に凸の部分とがチャネル領域となる。
なお、以下、説明の便宜上、凸部７１ａと凹部７１ｂとを総称してチャネル部７１と呼ぶこととする。
【００４７】
ここで、図１Ｄに示すように、本実施形態では凸部７１ａの両側それぞれに凹部７１ｂを配置する構造としているが、必ずしもこのような構造とする必要はない。本発明においては、ゲート溝１８の底部の第１の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であればよい。換言するに、ゲート絶縁膜２１と６１６との境界部分を第１の方向に見た際、上に凸の部分と下に凸の部分それぞれが互いに連続していることが重要である。
ここで、上述したように、断面視した際のゲート絶縁膜２１と活性領域１６との境界線に相当する、上に凸の部分及び下に凸の部分がチャネル領域となる。つまり、当該境界線を長く確保することができれば広くチャネル領域を確保することが可能となる。そこで、本発明においては、ゲート溝１８の延在方向に沿って、下に凸の部分、上に凸の部分、下に凸の部分、の順に並んで配置されていることが好ましい。つまり、図１Ｄに示すように、断面視して凸部７１ａの両側に一対の凹部７１ｂが配置され、チャネル部７１が略Ｗ字状となるように形成されていることが好ましい。
【００４８】
なお、凹部７１ｂの底部７１ｂｂの深さ位置は、凸部７１ａの上部７１ａｂよりも低くなるよう配置すればよい。しかしながら、上記チャネル領域を広く確保しようと凹部７１ｂの底部７１ｂｂの深さを深くすると、この底部７１ｂｂの位置が不純物拡散領域２８から遠ざかってしまう。その結果、このような底部７１ｂｂ付近にて形成されたチャネル領域にて生成されたキャリアが、不純物拡散領域２８に回収されずに、ウェル内に拡散してしまうおそれがある。そのため、凹部７１ｂの底部７１ｂｂの位置は、不純物拡散領域２８の深さに応じて、適宜設計する必要がある。
【００４９】
また、図１Ｄに示すように、ゲート溝１８の下に凸の部分は極小点を介して両側に側壁部分を有し、ゲート溝１８の上に凸の部分は極大点を介して両側に側壁部分を有し、そして下に凸の部分の一方の側壁部分と上に凸の部分の一方の側壁部分とは互いに連続的に繋がっている。本実施形態においては、下に凸の部分の他方の側壁部分または上に凸の部分の他方の側壁部分と、それに対向する素子分離領域１４の側壁部分との間には、活性領域１６が配置されていることが好ましい。換言するに、上記凹部７１ｂの素子分離領域１４側の側面７１ｂａと、素子分離領域１４との間に半導体基板１２が存在していることが好ましい。
このように、ゲート溝１８の底部において、素子分離領域１４と凹部７１ｂの側面７１ｂａとの間に半導体基板１２を存在させることにより、凹部７１ｂの底部７１ｂｂだけではなく、側面７１ｂａも確実にチャネル領域とさせることができる。つまり、この側面７１ｂａの分、チャネル幅を拡大することができ、より広いチャネル領域を確保することができる。
【００５０】
さらに、本実施形態において、二つの上記下に凸の部分それぞれの素子分離領域側の側壁部分が、ともに傾斜していることが好ましい。換言するに、上記一対の凹部７１ｂそれぞれの素子分離領域１４側の側面７１ｂａが、ともに傾斜面を有していることが好ましい。つまり、凹部７１ｂの側面７１ｂａと半導体基板１２の主面１２ａとのなす角度が直角であっても構わないが、当該角度が鈍角となるように、側面７１ｂａが凸部７１ａ側に傾斜して形成されることが好ましい。
このように、凹部７１ｂの側面７１ｂａを凸部７１ａ側に傾斜させることにより、この側面７１ｂａと素子分離領域１４との間に半導体基板１２を形成させやすくなり、上述したような、広いチャネル領域の確保を達成しやすくなる。
【００５１】
また、さらに、本実施形態において、凹部７１ｂの前記ドリフト方向に見た断面形状は、凹部７１ｂの底部に相当する極小点を境として折り返したＵ字形状を有することが好ましい。
上述したように、本実施形態の半導体装置１０の一つの特徴は、上述のような構造の電界効果型トランジスタにおいて、その動作時における、ゲート絶縁膜２１と活性領域１６との境界部分の形状の、前記ドリフト方向に見た断面形状にある。即ち、前記ドリフト方向に見た断面図である図１Ｄに示すように、ゲート絶縁膜２１と活性領域１６（半導体基板１２）との境界線は、凸部７１ａの表面に相当する境界線Ａ（従来のフィン状のチャネル部分）に加え、凹部７１ｂの底部７１ｂｂ及び側面７１ｂａを含む表面に相当する境界線Ｂをも有する。なお、境界線Ａと境界線Ｂは、境界線Ａのうちの側面７１ａａに相当する部分と、境界線Ｂのうちの凸部側側面７１ｂｃに相当する部分とで重複している
【００５２】
ここで、凹部７１ｂの断面形状は、境界線Ｂが単に極小点を有するだけでは足りず、極小点を境に折り返した形状となっていることが望ましい。換言すれば、凹部７１ｂの断面形状は、境界線Ｂの接線の傾きが正の領域を有するだけでは足りず、負の領域をも有することが望ましい。更に換言すれば、凹部７１ｂとは、境界線Ｂの基板主面１２ａからの距離が単調増加する領域を有するだけでは足りず、単調減少する領域をも有することが望ましい。更に換言すれば、凹部７１ｂとは、境界線Ｂの形状がＵ字型（広義にＶ字型も含む）であることが望ましい。ただし、Ｕ字型の底の形状は曲線のみで構成されていなくても良い。
また凸部７１ａに関しても、上述の凹部７１ｂの形状を反転させて読み換えて同様である。
【００５３】
以上のように、本実施形態の半導体装置１０によれば、ゲート溝の底部のうち活性領域とゲート溝とが交差する領域において、キャリアのドリフト方向に見た当該ゲート溝の底部の断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状である。つまり、キャリアのドリフト方向に見た際のゲート絶縁膜と活性領域との境界部分の断面形状において、上に凸の部分に加えて、下に凸の部分をも有しているため、当該下に凸の部分の側壁部分、特に素子分離領域側の側壁部分もチャネル領域として適用できる。すなわち、下に凸の部分相当分チャネル幅を広くでき、トランジスタの電流駆動能力を向上できる。
【００５４】
また、チャネル幅を広げようと、従来では凸部の高さを高くしようとしていたが、本実施形態に係るチャネル部によれば、活性領域の深部に延びる上に凸の部分（凸部）の側面を途中で折り返すようにすることで下に凸の部分（凹部）の形状が形成されているため、凸部の高さを高くすることなく、チャネル幅を広く確保することができる。これにより、凸部上部をソース／ドレイン領域に近づけることなく、チャネル幅を広げることができる。従って、短チャネル効果を抑制してＳ係数を低減させつつ、電流駆動能力を向上させることができる。
【００５５】
また、本実施形態の構造では、ソース／ドレイン領域から遠い凸部の側面下端部分を延伸させることでチャネル幅を増加させているのではなく、ソース／ドレイン領域に近づくように凸部側面を折り返すことでチャネル幅を増加させている。これにより、トランジスタをオフした際に過渡的に生じるウェル注入キャリアはソース／ドレイン領域に回収され易くなる。従って、過渡的に生じたキャリアが、当該トランジスタと同じ活性領域内に形成された他の素子に達して引き起こす特性変動を低減できる。例えば、図１Ｂに示す本実施形態の構造では、図１Ｂの図面上において、左側のキャパシタに接続したトランジスタ１９−１がオン状態からオフ状態に変移した際、このトランジスタ１９−１から過渡的に湧き出したキャリアが同じ活性領域内にある他セルのキャパシタ（右側のキャパシタ）のストレージ状態を変動させる虞が低減する。
【００５６】
（半導体装置の製造方法（第１の実施形態））
次に、本発明の第１の実施形態である半導体装置１０の製造方法について図２Ａ〜図１３を参照しながら説明する。
本実施形態である半導体装置１０の製造方法は、半導体基板の主面にライン状に延在する素子分離用溝を形成する工程と、素子分離用溝に素子分離絶縁膜を埋め込むことにより素子分離領域を形成するとともに、第１の方向に延在する素子分離領域によって活性領域を区画する工程と、前記第１の方向に沿って二つのソース／ドレイン領域に分け、かつ活性領域を横断するゲート溝を形成するためのパターンを有する第１のマスクを形成する工程と、第１のマスクを用いて、第１異方性エッチングを行って、活性領域と素子分離絶縁膜それぞれの一部を除去する工程と、引き続き、第１のマスクを用いて、第２異方性エッチングを行って、活性領域と素子分離絶縁膜それぞれの一部をさらに除去することにより、ゲート溝の底部のうち活性領域とゲート溝とが交差する領域において、その第１の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝を形成する工程と、ゲート溝内の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して、ゲート溝内にゲート電極を形成する工程と、で概略構成される。
また、本実施形態では、第１異方性エッチングを、半導体基板よりも、素子分離絶縁膜に対して高いエッチング速度で行い、第２異方性エッチングを、素子分離絶縁膜よりも、半導体基板に対して高いエッチング速度で行うことを特徴とする。
なお、図２Ａ〜図１３は、本発明の第１の実施形態である半導体装置１０の製造方法の一例を説明する工程図であって、これらの工程を経て、図１Ａ〜図１Ｄに示す半導体装置を製造する。
【００５７】
まず、半導体基板１２の主面１２ａに素子分離用溝５１を形成する工程について図２Ａ〜図２Ｄを参照しながら説明する。
なお、図２Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図２Ｂは、図２Ａ中に示す線分Ａ−Ａによる断面模式図である。図２Ｃは、図２Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図２Ｄは、図２Ａ中に示す線分Ｃ−Ｃによる断面模式図である。
はじめに、図２Ｂに示すように、半導体基板１２として加工前のシリコン基板を準備し、その後、半導体基板１２の主面１２ａに、パッド酸化膜１３を形成する。その後、図２Ａ、図２Ｃ及び図２Ｄに示すように、パッド酸化膜１３上に、溝状の開口部６６ａを有したフィールド窒化膜６６を形成する。
このとき、パッド酸化膜１３は酸化シリコン膜からなり、厚さは、例えば３〜１０ｎｍとすることができる。また、フィールド窒化膜６６は窒化シリコン膜からなり、厚さは、例えば、３０〜１００ｎｍとすることができる。
【００５８】
なお、開口部６６ａは、図２Ａに示すように、Ｙ方向に所定の角度傾斜した方向（第１の方向）に対して帯状に延在し、かつＸ方向に所定の間隔で複数形成する。
また、開口部６６ａは、素子分離用溝５１の形成領域に対応するパッド酸化膜１３の上面１３ａを露出するように形成する。
なお、開口部６６ａは、フィールド窒化膜６６上にパターニングされたフォトレジスト（不図示）を形成し、該フォトレジストをマスクとする異方性エッチングによりフィールド窒化膜６６をエッチングすることで形成する。該フォトレジストは、開口部６６ａの形成後に除去する。
【００５９】
次いで、開口部６６ａを有したフィールド窒化膜６６をマスクとする異方性のドライエッチングを行うことにより、半導体基板１２をエッチングする。これにより、図２Ａ〜Ｄに示すような、第１の方向に延在する素子分離用溝５１を形成する。
また、素子分離用溝５１の深さ（半導体基板１２の主面１２ａを基準としたときの深さ）は、例えば、２５０〜３００ｎｍとすることができる。
【００６０】
次に、素子分離領域１４を形成するとともに、素子分離領域１４によって第１の方向に延在する活性領域１６を区画する工程について図３Ａ〜図３Ｄを参照しながら説明する。ここで、第１の方向とは活性領域１６の延在する方向であって、後述するトランジスタ１９−１及び１９−２の動作時（ゲート電極２２に電位を与えて活性領域１６に反転層を生じさせた状態で、ソース／ドレイン領域間に電位差を与えた時）におけるキャリアのドリフト方向である。
なお、図３Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図３Ｂは、図３Ａ中に示す線分Ａ−Ａによる断面模式図である。図３Ｃは、図３Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図３Ｄは、図３Ａ中に示す線分Ｃ−Ｃによる断面模式図である。
まず、素子分離用溝５１に絶縁膜を埋設すると共に、その上面５３ａがパッド酸化膜１３の上面１３ａに対して略面一となるように、素子分離絶縁膜５３を形成する。これにより、素子分離絶縁膜５３と、素子分離用溝５１とからなる素子分離領域１４を形成する。
以下、素子分離領域１４の形成方法について具体的に説明する。
【００６１】
まず、ＣＶＤ法またはＨＤＰ法により形成されたシリコン酸化膜、或いはＳＯＧ法により形成された塗布系のシリコン酸化膜を、素子分離用溝５１に埋め込むことで、素子分離絶縁膜５３を形成する。
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、フィールド窒化膜６６の上面に成膜されている素子分離絶縁膜５３を除去し、平坦化する。さらに、ＨＦ含有溶液により素子分離絶縁膜５３をウェットエッチングすることにより、素子分離用溝５１に、その上面５３ａがパッド酸化膜１３の上面１３ａに対して略面一とされた素子分離絶縁膜５３を形成する。
これにより、素子分離用溝５１及び素子分離絶縁膜５３よりなり、第１の方向に延在するライン状の素子分離領域１４が形成される。この素子分離領域１４により、図３Ａ〜Ｄに示すように、活性領域１６がＸ方向に区画される。
その後、フィールド窒化膜６６をウェット除去する。これにより、パッド酸化膜１３の上面１３ａが露出される。
【００６２】
なお、素子分離領域１４を、シリコン酸化膜からなる熱酸化膜（不図示）と、素子分離絶縁膜５３とから構成される積層絶縁膜としてもよい。この場合、該熱酸化膜が、素子分離用溝５１の内側面と素子分離絶縁膜５３との間に位置するよう配置する。
このように、素子分離用溝５１の内側面を覆うように熱酸化膜を形成することで、素子分離用溝５１を形成する際のドライエッチングにより、素子分離用溝５１の内面に形成されたダメージ層を該熱酸化膜内に取り込むことが可能となる（つまり、素子分離用溝５１の内面のダメージ層を除去することが可能となる）ので、リーク源を低減することができる。
以上のように、第１の方向に延在する素子分離領域１４を形成することにより、第１の方向にライン状に延在する活性領域１６が区画される。
【００６３】
次に、活性領域１６の上層部に不純物拡散領域２８を含むソース／ドレイン領域を形成する工程について図４Ａ〜図４Ｄを参照しながら説明する。
なお、図４Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図４Ｂは、図４Ａ中に示す線分Ａ−Ａによる断面模式図である。図４Ｃは、図４Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図４Ｄは、図４Ａ中に示す線分Ｃ−Ｃによる断面模式図である。
まず、素子分離領域１４の上面を酸化させることにより酸化シリコン膜１７を成膜する。なお、半導体基板１２の主面１２ａ上に成膜されているパッド酸化膜１３についても同材料である酸化シリコンからなるため、本工程以降、当該酸化シリコン膜１７と含めて記載することとする。
引き続き、この酸化シリコン膜１７を介して、半導体基板１２の主面１２ａに、半導体基板１２とは異なる導電型の不純物（本実施形態の場合、ｎ型不純物）をイオン注入する。これにより、その上面が半導体基板１２の主面１２ａに対して略面一とされた不純物拡散領域２８を形成する。
具体的には、ｎ型不純物としてリン（Ｐ）を半導体基板１２の主面１２ａにイオン注入することで、不純物拡散領域２８を形成する。
このようにして形成した不純物拡散領域２８は、後述するゲート溝１８により分断され、当該不純物拡散領域２８を含むソース／ドレイン領域が形成される。
なお、後述するビット配線は、電界効果型トランジスタ１９−１、１９−２の一方のソース／ドレイン領域に電気的に接続され、後述するキャパシタを構成する容量コンタクトプラグは、電界効果型トランジスタ１９−１、１９−２の他方のソース／ドレイン領域に電気的に接続される（図１Ｂ参照）。
【００６４】
ここで、本実施形態では、以下の説明の便宜上、後述するビット線３４に接続して下方に位置し、トランジスタ１９−１、１９−２の共通のソース領域として機能する不純物拡散領域２８を第１不純物拡散領域２８−１と呼び、容量コンタクトプラグ４２に接続して下方に位置し、トランジスタ１９−１、１９−２の共通のドレイン領域として機能する不純物拡散領域２８を第２不純物拡散領域２８−２と呼ぶこととするが、これは、各不純物拡散領域２８の機能を区別し説明するためである。
【００６５】
次に、ゲート溝１８を形成するためのパターンを有する第１のマスク６７を形成する工程、及びに、この第１のマスク６７を用いて、第１異方性エッチングを行って、活性領域１６と素子分離絶縁膜５３それぞれの一部を除去する工程ついて図５Ａ〜図５Ｄを参照しながら説明する。
なお、図５Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図５Ｂは、図５Ａ中に示す線分Ａ−Ａによる断面模式図である。図５Ｃは、図５Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図５Ｄは、図５Ａ中に示す線分Ｃ−Ｃによる断面模式図である。
まず、パッド酸化膜１３を含む酸化シリコン幕１７をエッチング除去した後に、半導体基板１２の主面１２ａ及び素子分離絶縁膜５３の上面に、窒化シリコン膜６７Ｂを成膜する。そして、フォトレジストグラフィ技術にてライン&スペースパターンのレジストマスク（アモルファスカーボン膜）６７Ａを形成する。これにより、アモルファスカーボン膜６７Ａと窒化シリコン膜６７Ｂとが順次積層された第１のマスク６７を形成する。
次いで、アモルファスカーボン膜６７Ａをマスクに窒化シリコン膜６７Ｂをエッチングし、第１のマスク６７に開口部６７Ｄを形成する。これにより、ゲート溝１８の形成領域に対応する半導体基板１２の主面１２ａが露出される。
なお、図５Ａに示すように、開口部６７Ｄは、第１の方向に交差する方向である第２の方向（図５ＡにおけるＸ方向）に延在するとともに、隣接する開口部６７Ｄ同士が所定の間隔となるよう形成する。
【００６６】
次に、開口部６７Ｄを有する第１のマスク６７を用いて、第１異方性エッチングを行って、図５Ｂ、Ｃに示すように、活性領域１６と素子分離絶縁膜５３それぞれの一部を除去し、それぞれを所望の深さまでエッチングする。
具体的には、本実施形態における第１異方性エッチングは、図５Ｂ、Ｃ中の矢印に示すように、半導体基板１２よりも、素子分離絶縁膜５３に対して高いエッチング速度を有する条件で行う。つまり、素子分離絶縁膜５３に対し半導体基板１２の選択比の高い条件でエッチングを行う。このような条件にてエッチングすることにより、図５Ｂ、Ｃに示すように、素子分離絶縁膜５３が半導体基板１２よりも選択的にエッチングされ、素子分離領域１４の上面を活性領域１６の上面よりも深く掘り下げることができる。
なお、前述したような第１異方性エッチングの条件としては、混合ガスとして高次フロンガスを含有するプラズマを用いることが好ましい。さらに具来的なエッチング条件として例えば、エッチング混合ガスとしてＣＨＦ３＋Ｃ４Ｆ８＋Ｏ２＋Ａｒ、エッチングチャンバ内の圧力を１０〜２０Ｐａ、そして７００〜１２００Ｗ範囲内のＲＦバイアスパワーで行う条件が挙げられる。
【００６７】
また、本実施形態における第１異方性エッチングは、活性領域１６に対してサイドエッチングが可能な条件で行うことが好ましい。つまり、素子分離絶縁膜５３及び活性領域１
６の一部を深さ方向に掘り下げると同時に、図５Ｃ中の矢印のように、Ｓｉ基板である活性領域１６にサイドエッチが入るような条件で第１異方性エッチングを行うことが好ましい。特に、活性領域１６のボトムをなるべく細くする、つまり活性領域１６の素子分離領域１４側の側壁をエッチングすることで、活性領域１６の側壁の内壁酸化膜を完全に除去できる。さらに、活性領域１６にサイドエッチを入れることにより、除去した分の側壁底部に位置していた活性領域１６の一部が露出する。以下、当該露出した箇所を露出部１６ｃと呼ぶこととする。
なお、活性領域１６のサイドエッチ量はエッチングチャンバ内の圧力で制御することができる。例えば、低圧力側にシフトすることでサイドエッチ量は少なくなり、高圧力側にシフトすることでサイドエッチ量を多くすることができる。
【００６８】
前記第１異方性エッチングに引き続き、第１のマスク６７を用いて、第２異方性エッチングを行い活性領域１６と素子分離絶縁膜５３それぞれの一部をさらに除去することにより、ゲート溝１８の底部において、その第１の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝を形成する工程ついて、図６Ａ〜図６Ｄを参照しながら説明する。
なお、図６Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図６Ｂは、図６Ａ中に示す線分Ａ−Ａによる断面模式図である。図６Ｃは、図６Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図６Ｄは、図６Ａ中に示す線分Ｃ−Ｃによる断面模式図である。
【００６９】
まず、前記第１異方性エッチングの後に、同じように開口部６７Ｄを有する第１のマスク６７を用いて、第２異方性エッチングを行って、図６Ｂ、Ｃに示すように、活性領域１６と素子分離絶縁膜５３それぞれの一部をさらに除去し、それぞれを所望の深さまでエッチングする。
具体的には、本実施形態における第２異方性エッチングは、図６Ｂ、Ｃ中の矢印に示すように、素子分離絶縁膜５３よりも、半導体基板１２に対して高いエッチング速度を有する条件で行う。つまり、素子分離絶縁膜５３に対し半導体基板１２の選択比の高い条件でエッチングを行う。このような条件にてエッチングすることにより、図６Ｂ、Ｃに示すように、半導体基板１２が素子分離絶縁膜５３よりも選択的にエッチングされる。さらに、半導体基板１２の選択比の高い条件でエッチングすることにより、前記第１異方性エッチングによって露出されていた活性領域１６の一部（露出部１６ｃ）が掘り込まれ、素子分離領域１４よりも深くエッチングされる。
このようにして、ゲート溝１８の底部のうち活性領域１６とゲート溝１８とが交差する領域において、その第１の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝１８を形成することができる。なお、本実施形態では、ゲート溝１８の底部のうち、これら上に凸の部分と下に凸の部分とに相当する部分をそれぞれ、凸部７１ａ、凹部７１ｂと呼ぶこととする。
なお、このような第２異方性エッチングの条件としては、混合ガスとして塩素ガス含有プラズマや臭素ガス含有プラズマを用いることが好ましい。さらに具来的なエッチング条件として例えば、エッチング混合ガスとしてＣｌ２＋ＣＦ４＋Ｈｅ、エッチングチャンバ内の圧力を３〜１０Ｐａ、そして１００〜３００Ｗ範囲内のＲＦバイアスパワーで行う条件が挙げられる。
【００７０】
また、ゲート溝１８の底部における上に凸の部分のうち、半導体基板１２の主面１２ａに最も近い頂部は、不純物拡散層２８の各々の下面よりも、半導体基板１２の主面１２ａから遠い位置に配置することが好ましい。つまり、凸部７１ａの上部７１ａｂの深さ位置は、不純物拡散層２８の下面よりも低くなるよう配置すればよい。
以上のようにして、活性領域１６の延在方向に延在するとともに主面１２ａ側に突出した凸形状（上記上に凸の部分）を有する凸部７１ａと、凸部７１ａの素子分離領域１４側の両側面７１ａａそれぞれに沿うように配置するとともに、主面１２ａとは反対方向に凸形状（上記下に凸の部分）を有する凹部７１ｂとを形成することができる。なお、これら凸部７１ａと凹部７１ｂを覆うように、後述するゲート絶縁膜２１を介してゲート電極２２を形成する。つまり、凸部７１ａの上部７１ａｂ、側面７１ａａだけではなく、凹部７１ｂの外壁もチャネル領域となる。言い換えると、ゲート絶縁膜２１と活性領域１６との境界ともいえる上記上に凸の部分及び下に凸の部分とがチャネル領域となる。
なお、以下、説明の便宜上、凸部７１ａと凹部７１ｂとを総称してチャネル部７１と呼ぶこととする。
【００７１】
ここで、本実施形態における第２異方性エッチングは、素子分離絶縁膜５３に対し半導体基板１２の選択比の高い条件で行うとしたが、このようなエッチングを行う際、露出部１６ｃのエッチングレートが、凸部７１ａの上部７１ａｂに対して遅くなる。つまり、素子分離領域１４のエッチング速度が半導体基板１２の速度よりも遅い第２異方性エッチングでは、素子分離領域１４から離れて位置する活性領域１６に比べ、素子分離領域１４に近い露出部１６ｃ（図５Ｃ参照）ほどエッチング速度が減速してしまうためである。これは、同じ活性領域１６の中でも、素子分離領域１４に近い箇所に位置すればするほど、素子分離領域１４のエッチング速度の影響を受けやすくなるためである。
本実施形態では、このような現象を利用した異方性エッチングを行うため、図６Ｃに示すような、断面視略Ｕ字形の凹部７１ｂを形成させることができる。そして、このような半導体基板１２と素子分離領域１４とのエッチングレートの相違を利用した異方性エッチングにより、ゲート溝１８の延在方向においてエッチング速度の傾斜を付与することができるため、効率的に、素子分離領域１４と凹部の側面７１ｂａとの間に活性領域１６の一部を残存させることができる。
【００７２】
以上のように、それぞれのエッチング速度が異なる第１異方性エッチングと第２異方性エッチングを行うことにより、凸部７１ａの上部７１ａｂを低くするとともに、露出部１６ｃを断面視略Ｕ字形に掘り込むことができるため、従来、チャネル部高が高いときに顕著であった電流リークを低減できるとともに、素子分離領域１４と凹部の側面７１ｂａとの間に活性領域１６の一部を残存させることができる。その結果、ＩｏｎやＶｔ（しきい値電圧）などのトランジスタ特性の確保も可能となる。
【００７３】
次に、ゲート絶縁膜２１を形成する工程と、ゲート絶縁膜２１を介して、ゲート溝１８内にゲート電極２２を形成する工程について図７Ａ〜図７Ｄを参照しながら説明する。
なお、図７Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図７Ｂは、図７Ａ中に示す線分Ａ−Ａによる断面模式図である。図７Ｃは、図７Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図７Ｄは、図８Ａ中に示す線分Ｃ−Ｃによる断面模式図である。
まず、マスクとして用いたアモルファスカーボン膜６７Ａを除去した後、熱酸化法により、ゲート溝１８の底面１８ａ、側面及び窒化シリコン膜６７Ｂを覆うようにゲート絶縁膜２１を形成する。具体的には、ゲート絶縁膜２１は、上記チャネル部７１を覆うように形成する。なお、ゲート絶縁膜２１を形成する際、ゲート溝１８内を埋め込まない厚さで形成する。
ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜、シリコン酸化膜を窒化した膜、シリコン酸化膜上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
なお、ゲート絶縁膜２１として単層のシリコン酸化膜を用いる場合、ゲート絶縁膜２１の厚さは、例えば、３〜１０ｎｍとすることができる。
【００７４】
次に、ゲート絶縁膜２１が形成されたゲート溝１８を埋め込むように導電膜を成膜する。なお、該導電膜としては、第１の導電膜（不図示）と、第２の導電膜（不図示）とを順次積層した構成としてもよい。このような積層構造を採用した場合は、具体的には、ゲート絶縁膜２１を介して、上記チャネル部７１を覆うとともにゲート溝１８を埋め込むように、第１の導電膜と、第２の導電膜とを順次成膜する。つまり、窒化シリコン膜６７Ｂ及び素子分離領域１４それぞれの上面は、第１の導電膜及び第２の導電膜に覆われる。
より具体的には、ＣＶＤ法により、第１の導電膜として窒化チタン膜（例えば、厚さ５ｎｍ）を成膜した後、第２の導電膜としてタングステン膜（例えば、厚さ１００ｎｍ）を成膜する。これにより、ゲート溝１８は窒化チタン膜とタングステン膜で完全に埋設される
【００７５】
次に、上記導電膜を全面エッチバックし、ゲート溝１８の下部に、ゲート電極２２の構成要素となる導電膜を残存させることにより、埋め込み型のゲート電極であるゲート電極２２が形成される。また、ゲート電極２２の上面２２ａは、半導体基板１２の主面１２ａよりも低い位置に配置される。
なお、エッチバックは、例えば、半導体基板１２の主面１２ａからエッチバック後の導電膜の上面（ゲート電極２２の上面）２２ａまでの深さが５０〜８０ｎｍとなるように行なう。
【００７６】
次に、ゲート溝１８を埋め込むように埋め込み絶縁膜２４を形成する工程について図８Ａ〜図８Ｄを参照しながら説明する。
なお、図８Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図８Ｂは、図８Ａ中に示す線分Ａ−Ａによる断面模式図である。図８Ｃは、図８Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図８Ｄは、図８Ａ中に示す線分Ｃ−Ｃによる断面模式図である。
まず、窒化シリコン膜６７Ｂ上に形成されたゲート絶縁膜２１と、この窒化シリコン膜６７Ｂを除去した後に、ゲート溝１８を埋め込むように、かつ素子分離領域１４及び活性領域１６を覆うように埋め込み絶縁膜２４を形成する。
具体的には、例えば、ＣＶＤ法、ＨＤＰ法、或いはＳＯＧ法を用いて成膜でき、埋め込み絶縁膜２４としては、シリコン酸化膜を用いることができる。
【００７７】
次に、図９に示す製造工程について説明する。
なお、図９は、図１Ｂに示す本実施形態に係る半導体装置１０の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
第１の不純物拡散領域２８−１の上方に形成された埋め込み絶縁膜２４を選択的に除去することにより、第１の不純物拡散領域２８−１の上面２８−１aを露出する開口部３２を形成する。
具体的には、埋め込み絶縁膜２４上のうち、第１の不純物拡散領域２８−１の上方に相当する埋め込み絶縁膜２４を露出する溝状の開口部（図示せず）を有したフォトレジスト（図示せず）を埋め込み絶縁膜２４上に形成し、その後、該溝状の開口部から露出された埋め込み絶縁膜２４を選択的にエッチング（例えば、ウエットエッチング）することで、第１の不純物拡散領域２８−１の上面２８−１ａを露出する開口部３２を形成する。上記エッチング後、フォトレジスト（図示せず）を除去する。
【００７８】
次に、第１の不純物拡散領域２８−１に電気的に接続するビット線３４を形成する工程について図１０を参照しながら説明する。
なお、図１０は、図１Ｂに示す本実施形態に係る半導体装置１０の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
開口部３２内に、その一部が埋め込みビット線コンタクト部を形成するとともに、埋め込み絶縁膜２４の上面２４ａおよび素子分離絶縁膜５３の上面に接してＹ方向に延在するビット線３４を形成する。これにより、不純物拡散領域２８のうち、ゲート溝１８を挟んで一方に配置された第１の不純物拡散領域２８−１の上面と接触し、電気的に接続されたビット線３４が形成される。
具体的には、埋め込み絶縁膜２４の上面２４ａに、開口部３２を埋め込むように、例えば、図示していないポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次成膜することによりビット線３４を構成する積層膜を形成する。なお、上記ポリシリコン膜を形成させずに、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次積成膜させてもよい。
【００７９】
次いで、ビット線３４の一部を構成するタングステン膜上に、後述するキャップ絶縁膜３６の母材となるシリコン窒化膜を成膜する。その後、フォトリソグラフィ技術により、該シリコン窒化膜上に、ビット線３４の形成領域を覆うフォトレジスト（不図示）を形成する。
次いで、該フォトレジストをマスクとするドライエッチングにより、上述したキャップ絶縁膜３６の母材となるシリコン窒化膜と、ビット線３４を構成するタングステン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びポリシリコン膜とをパターニングすることで、シリコン窒化膜よりなるキャップ絶縁膜３６と、ポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜よりなるビット線３４と、を同時に形成する。
【００８０】
次いで、埋め込み絶縁膜２４の上面、ビット線３４の側面、及びキャップ絶縁膜３６を覆うようにシリコン窒化膜を成膜し、ライナー膜３７を形成する。
なお、シリコン窒化膜及びシリコン酸化膜を順次成膜して積層膜とすることによりライナー膜３７を形成してもよい。このように、シリコン窒化膜と、シリコン酸化膜とを順次積層させてライナー膜３７を形成することにより、後述する層間絶縁膜３８として、例えばＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、回転塗布法により形成されたＳＯＧ膜（シリコン酸化膜）を成膜した際、シリコン酸化膜の濡れ性が改善されるため、シリコン酸化膜中へのボイドの発生を抑制できる。
【００８１】
次いで、ライナー膜３７を覆うとともに、キャップ絶縁膜３６の上面に形成されたライナー膜３７の上面に対して略面一とされた層間絶縁膜３８を形成する。
具体的には、まず、ライナー膜３７を覆うように、例えば、ＣＶＤ法によりシリコン酸化膜（ＳｉＯ２膜）を成膜する。なお、回転塗布法によりＳＯＧ膜（シリコン酸化膜）を成膜してもよい。回転塗布法を採用した場合は、熱処理を行なうことで、該ＳＯＧ膜の膜質を緻密にする。また、上記回転塗布法によりＳＯＧ膜を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
【００８２】
次いで、ＣＭＰ法により、キャップ絶縁膜３６の上面に形成されたライナー膜３７が露出するまで、シリコン酸化膜の研磨を行なう。
以上により、層間絶縁膜３８が形成され、その上面３８aとキャップ絶縁膜３６の上面に形成されたライナー膜３７とが略面一となる。
なお、図１０に示す構造体には図示していないが、上記シリコン酸化膜の研磨後に、ＣＶＤ法により、ライナー膜３７の上面及び層間絶縁膜３８の上面３８ａを覆うシリコン酸化膜（ＳｉＯ２膜）を形成してもよい。
【００８３】
次に、第２の不純物拡散領域２８−２に電気的に接続する容量コンタクトプラグ４２を形成する工程について図１１を参照しながら説明する。
なお、図１１は、図１Ｂに示す本実施形態に係る半導体装置１０の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
まず、ＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）法により、層間絶縁膜３８、埋め込み絶縁膜２４、及びライナー膜３７をドライエッチングすることで、第２の不純物拡散領域２８−２の上面一部を露出する容量コンタクト孔４１を形成する。
【００８４】
次いで、容量コンタクト孔４１内に、上面４２ａが層間絶縁膜３８の上面３８ａに対して略面一とされ、かつ底面が第２の不純物拡散領域２８−２の上面２８−２ａと接触する容量コンタクトプラグ４２を形成する。
具体的には、まず、容量コンタクト孔４１内面に窒化シリコン膜を成膜してサイドウォール窒化膜３３を形成した後、容量コンタクト孔４１を埋め込むように、ＣＶＤ法により、窒化チタン膜（不図示）と、タングステン膜（不図示）とを順次積層させる。次いで、ＣＭＰ法を用いた研磨により、層間絶縁膜３８の上面３８ａに形成された不要な窒化チタン膜及びタングステン膜を除去することで、容量コンタクト孔４１内に、窒化チタン膜及びタングステン膜よりなる容量コンタクトプラグ４２を形成する。これにより、不純物拡散領域２８のうち、ゲート溝１８を挟んで一方の反対側に配置された第２の不純物拡散領域２８−２の上面と接触し、電気的に接続された容量コンタクトプラグ４２が形成される。
【００８５】
次に、容量コンタクトプラグ４２に電気的に接続するキャパシタ４８を形成する工程について図１２及び図１３を参照しながら説明する。
なお、図１２及び図１３のそれぞれは、図１Ｂに示す本実施形態に係る半導体装置１０の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
まず、図１２に示すように、層間絶縁膜３８の上面３８ａに、容量コンタクトプラグ４２の上面４２ａの一部と接触する容量コンタクトパッド４４を形成する。
具体的には、ライナー膜３７の上面、容量コンタクトプラグ４２の上面４２ａ、及び層間絶縁膜３８の上面３８ａを覆うように、容量コンタクトパッド４４の母材となる金属膜（不図示）を成膜する。該金属膜をしては、例えばタングステン膜を用いることができる。
次いで、フォトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド４４の形成領域に対応する面を覆うフォトレジスト（不図示）を形成する。その後、該フォトレジストをマスクとするドライエッチングにより、フォトレジストから露出された不要な金属膜を除去することで、該金属膜よりなる容量コンタクトパッド４４を形成する。容量コンタクトパッド４４を形成後、フォトレジスト（不図示）を除去する。
次いで、ライナー膜３７の上面ａ、容量コンタクトプラグ４２の上面４２ａ、及び層間絶縁膜３８の上面３８ａに、容量コンタクトパッド４４を覆うエッチングストッパ膜４６を形成する。該エッチングストッパ膜４６としては、窒化シリコン膜を用いることができる。
【００８６】
次いで、エッチングストッパ膜４６上に、十分な厚みを有するシリコン酸化膜（不図示）を成膜する。該シリコン酸化膜の厚さは、例えば、１５００ｎｍとすることができる。
次いで、フォトリソグラフィ技術により、該シリコン酸化膜上にパターニングされたフォトレジスト（不図示）を形成する。
次いで、該フォトレジストをマスクとするドライエッチングにより、容量コンタクトパッド４４上に形成されたシリコン酸化膜（不図示）及びエッチングストッパ膜４６をエッチングすることで、容量コンタクトパッド４４を露出させるシリンダーホール（不図示）を形成する。その後、フォトレジスト（不図示）を除去する。
【００８７】
次いで、図１３に示すように、該シリンダーホール（不図示）の内面、及び容量コンタクトパッド４４の上面に、導電膜（例えば、窒化チタン膜）を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極６１を形成する。
次いで、ウエットエッチングにより、シリコン酸化膜（不図示）を除去することで、エッチングストッパ膜４６の上面を露出させる。その後、エッチングストッパ膜４６の上面、及び下部電極６１の表面を覆う容量絶縁膜６２を形成する。
【００８８】
次いで、容量絶縁膜６２の表面を覆うように上部電極６３を形成し、さらにこれら複数の上部電極６３間を埋め込むように、Ｓｉなどからなるプレート電極６４を配置する。このとき、上部電極６３の上面の位置が容量絶縁膜６２よりも上方に配置されるよう形成する。これにより、各容量コンタクトパッド４４上に、下部電極６１、容量絶縁膜６２、及び上部電極６３よりなるキャパシタ４８が形成され、このキャパシタ４８は、容量コンタクトパッド４４を介して、第２不純物拡散領域２８−２と電気的に接続される。
以上により、本実施形態の半導体装置１０が製造される。
【００８９】
（半導体装置の製造方法（第２の実施形態））
次に、本発明の第２の実施形態である半導体装置２０の製造方法について図１４Ａ〜図１９Ｂを参照しながら説明する。
本実施形態である半導体装置２０の製造方法は、第１の実施形態における素子分離用溝を形成する工程が、半導体基板の主面にライン状に延在する第１溝を形成することによって、半導体基板からなり、その上面が半導体基板の主面であり、第１の幅を有する幅狭部を形成する工程と、第１溝の内側壁に、サイドウォール絶縁膜を形成する工程と、サイドウォール絶縁膜を第１のマスクとしてエッチングして、第１溝の底面に、該第１溝の溝幅よりも狭い溝幅を有する第２溝を形成することにより、第１の幅よりも広い第２の幅を有する幅広部を幅狭部の下方に形成して、幅狭部と幅広部とからなる活性領域を区画する工程と、を備えることを特徴とする。
本実施形態の製造方法によれば、第１の実施形態において第１異方性エッチングを行う際に半導体基板１２に対してサイドエッチングし半導体基板１２の一部を露出させることが必要であった。しかし、本実施形態の製造方法によれば、予め素子分離用溝を２段構造としておくことで、後に第１異方性エッチングを行った際に、上記サイドエッチングを施すことなく第１の実施形態の露出部１６ｃに相当する半導体基板の一部を露出させることができる。
なお、図１４Ａ〜図１９Ｂは、本発明の第２の実施形態である半導体装置２０の製造方法の一例を説明する工程図であって、これらの工程を経て、図１Ａ〜図１Ｄに示す半導体装置を製造する。また、図１４Ａ〜図１９Ｂにおいては、第１の実施形態で示した部材と同一の部材については同一の符号を付して示している。
また、本実施形態の製造方法は、素子分離用溝の形成方法の点において第１の実施形態と相違があるため、以下には、本実施形態の素子分離用溝の形成方法について詳細に説明する
【００９０】
まず、半導体基板１２の主面１２aに第１溝５１ａを形成することによって、半導体基板からなり、その上面が半導体基板の主面１２aであり、第１の幅Ｗ１を有する幅狭部１６aを形成する工程について図１４Ａ〜図１４Ｄを参照しながら説明する。
なお、図１４Ａは、本実施形態に係る半導体装置２０の製造工程を説明するための平面模式図である。また、図１４Ｂは、図１４Ａ中に示す線分Ａ−Ａによる断面模式図である。図２Ｃは、図１４Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図１４Ｄは、図１４Ａ中に示す線分Ｃ−Ｃによる断面模式図である。
はじめに、第１の実施形態と同様の方法により、パッド酸化膜１３、及び溝状の開口部６６ａを有したフィールド窒化膜６６を形成する。
なお、開口部６６ａは、第１の実施形態と同様に、Ｙ方向に所定の角度傾斜した方向（第１の方向）に対して帯状に延在し、かつＸ方向に所定の間隔で複数形成する。また、開口部６６ａは、素子分離用溝５１´の形成領域に対応するパッド酸化膜１３の上面を露出するように形成する。
【００９１】
次いで、開口部６６ａを有したフィールド窒化膜６６をマスクとする異方性のドライエッチングを行うことにより、半導体基板１２をエッチングする。これにより、図１４Ａ〜図１４Ｄに示すような、第１の方向に延在する第１溝５１ａを形成する。
また、第１溝５１ａの深さＤ１（半導体基板１２の主面１２ａを基準としたときの深さ）は、例えば、５０〜８０ｎｍとすることができる。
このように、図１４Ａ、図１４Ｃ及び図１４Ｄに示すような第１の方向に延在する第１溝５１ａを形成することにより、第１の方向に直交する方向に第１の幅Ｗ１を有し、第１溝５１ａの底面側から主面１２ａ側に向けて突出した半導体基板１２の一部である幅狭部１６ａが形成される。なお、第１の幅Ｗ１は、図１４C、Dに示すように、幅狭部１６aの上面における幅とする。
【００９２】
次に、第１溝５１ａの内側壁に、サイドウォール絶縁膜６８を形成する工程と、第１溝５１ａの底面に第２溝５１ｂを形成することにより、第１の幅Ｗ１よりも広い第２の幅Ｗ２を有する幅広部１６ｂを幅狭部１６ａの下方に形成して、これら幅狭部１６ａと幅広部１６ｂとからなる活性領域１６´を区画する工程について図１５Ａ〜図１５Ｄを参照しながら説明する。
なお、図１５Ａは、本実施形態に係る半導体装置２０の製造工程を説明するための平面模式図である。また、図１５Ｂは、図１５Ａ中に示す線分Ａ−Ａによる断面模式図である。図１５Ｃは、図１５Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図１５Ｄは、図１５Ａ中に示す線分Ｃ−Ｃによる断面模式図である。
まず、第１溝５１ａの内面及びフィールド窒化膜６６の上面を覆うように、シリコン酸化膜を成膜する。該シリコン酸化膜は、例えば、ＣＶＤ法により成膜する。
引き続き、ドライエッチングを行うことにより、図１５Ｃ及び図１５Ｄに示すように、第１溝５１ａの底面及びフィールド窒化膜６６の上面に成膜したシリコン酸化膜をエッチングする。これにより、第１溝５１ａの内側壁である幅狭部１６ａの側面に、シリコン酸化膜が残存し、サイドウォール絶縁膜６８が形成される。このとき、サイドウォール絶縁膜６８の厚さは、第１溝５１aを埋め込まない程度とし、好ましくは、５〜１０ｎｍとする。
【００９３】
次に、図１５Ａ〜図１５Ｄに示すように、サイドウォール絶縁膜６８を第１のマスクとする異方性のドライエッチングを行うことにより、第１溝５１ａの下方の半導体基板１２をエッチングする。これにより、第１溝５１aの底面に、第１溝５１ａの溝幅よりも狭い溝幅を有する第２溝５１ｂを形成する。
また、第２溝５１ｂの深さＤ２（第１溝５１ａの底面を基準としたときの深さ）は、例えば、１２０〜２３０ｎｍとすることができる。
また、図１５Ｃ及び図１５Ｄに示すように、第２溝５１ｂを形成することにより、第１溝５１ａと第２溝５１ｂとからなり、かつ、その深さがＤ１＋Ｄ２で２５０〜３００ｎｍとなる素子分離用溝５１´が形成される。
また、第２溝５１ｂを形成することにより、第１の幅Ｗ１よりも広い第２の幅Ｗ２を有する幅広部１６ｂが幅狭部１６ａの下方に形成される。なお、第２の幅Ｗ２は、図１５C、Dに示すように、幅広部１６ｂの上面における幅とする。
以上のようにして、幅狭部１６ａと幅広部１６ｂとからなる活性領域１６´を区画する。
【００９４】
以上のようにして、本実施形態の素子分離用溝５１´を形成することができる。
なお、素子分離用溝５１´を形成した後の各工程、つまり素子分離領域の形成工程からキャパシタの形成工程までの工程は、第１の実施形態と同様の工程を採用することができる。
以下に、本実施形態における素子分離領域１４の形成工程、第１異方性エッチングを行う工程、ならびに第２異方性エッチングを行いチャネル部７１を形成する工程について説明する。
【００９５】
まず、活性領域１６´の外側壁を覆うように素子分離領域１４を形成する工程について図１６Ａ〜図１６Ｅを参照しながら説明する。
なお、図１６Ａは、本実施形態に係る半導体装置２０の製造工程を説明するための平面模式図である。また、図１６Ｂは、図１６Ａ中に示す線分Ａ−Ａによる断面模式図である。図１６Ｃは、図１６Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図１６Ｄは、図１６Ａ中に示す線分Ｃ−Ｃによる断面模式図である。
まず、第１溝５１ａ及び第２溝５１ｂからなる素子分離用溝５１´に絶縁膜を埋設すると共に、この絶縁膜の上面がパッド酸化膜１３の上面１３ａに対して略面一となるように素子分離絶縁膜５３を形成する。これにより、絶縁膜である素子分離絶縁膜５３と、サイドウォール絶縁膜６８と、素子分離用溝５１´とからなる素子分離領域１４を形成する。
なお、素子分離領域１４の具体的な形成方法については第１の実施形態を同様である。
【００９６】
次に、活性領域１６´の上層部に不純物拡散領域２８を形成した後、第１異方性エッチングを行って、活性領域１６´と素子分離絶縁膜５３それぞれの一部を除去する工程ついて図１７Ａ〜図１７Ｄを参照しながら説明する。
なお、図１７Ａは、本実施形態に係る半導体装置２０の製造工程を説明するための平面模式図である。また、図１７Ｂは、図１７Ａ中に示す線分Ａ−Ａによる断面模式図である。図１７Ｃは、図１７Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図１７Ｄは、図１７Ａ中に示す線分Ｃ−Ｃによる断面模式図である。
まず、素子分離領域１４の上面を酸化させることにより酸化シリコン膜１７を成膜する。なお、半導体基板１２の主面１２ａ上に成膜されているパッド酸化膜１３についても同材料である酸化シリコンからなるため、第１の実施形態を同様に、本工程以降は当該酸化シリコン膜１７と含めて記載することとする。
引き続き、この酸化シリコン膜１７を介して、半導体基板１２の主面１２ａに、半導体基板１２とは異なる導電型の不純物（本実施形態の場合、ｎ型不純物）をイオン注入する。これにより、その上面が半導体基板１２の主面１２ａに対して略面一とされた不純物拡散領域２８を形成する。その後、パッド酸化膜１３を含む酸化シリコン幕１７をエッチング除去する。
そして、第１の実施形態を同様に、窒化シリコン膜６７Ｂと、ライン&スペースパターンのレジストマスク（アモルファスカーボン膜）６７Ａからなる第１のマスク６７を形成した後、アモルファスカーボン膜６７Ａをマスクに窒化シリコン膜６７Ｂをエッチングし、第１のマスク６７に開口部６７Ｄを形成する。
【００９７】
次に、開口部６７Ｄを有する第１のマスク６７を用いて、第１異方性エッチングを行って、図１７Ｂ、Ｃに示すように、活性領域１６´と素子分離絶縁膜５３それぞれの一部を除去し、それぞれを所望の深さまでエッチングする。また、本実施形態の第１異方性エッチングについても、第１の実施形態と同様に、半導体基板１２よりも、素子分離絶縁膜５３に対して高いエッチング速度を有する条件で行う。
なお、本実施形態において、第１異方性エッチングにより素子分離絶縁膜５３を掘り下げる深さは、図１７Ｂ及びＣに示すように、第１溝５１ａの深さＤ１とする（図１７Ｂ及びＣ中の矢印参照）。このように、第１溝５１ａの深さＤ１分掘り下げることにより、幅狭部１６ａと幅広部１６ｂとの段差部分に相当する半導体基板１２の一部を露出させることができる。つまり、本実施形態では、第１の実施形態の第１異方性エッチングにて行っていたサイドエッチングを行わずとも、半導体基板の一部を露出させることができる。以下、当該露出した箇所を露出部１６ｃ´と呼ぶこととする。
【００９８】
次に、第１異方性エッチングに引き続き、第１のマスク６７を用いて、第２異方性エッチングを行い活性領域１６´と素子分離絶縁膜５３それぞれの一部をさらに除去することにより、ゲート溝１８の底部において、その第１の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝を形成する工程ついて、図１８Ａ〜図１８Ｄを参照しながら説明する。
なお、図１８Ａは、本実施形態に係る半導体装置２０の製造工程を説明するための平面模式図である。また、図１８Ｂは、図１８Ａ中に示す線分Ａ−Ａによる断面模式図である。図１８Ｃは、図１８Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図１８Ｄは、図１８Ａ中に示す線分Ｃ−Ｃによる断面模式図である。
【００９９】
まず、前記第１異方性エッチングの後に、同じように開口部６７Ｄを有する第１のマスク６７を用いて、第２異方性エッチングを行って、図１８Ｂ、Ｃに示すように、活性領域１６´と素子分離絶縁膜５３それぞれの一部をさらに除去し、それぞれを所望の深さまでエッチングする。また、本実施形態の第２異方性エッチングについても、第１の実施形態と同様に、素子分離絶縁膜５３よりも、半導体基板１２に対して高いエッチング速度を有する条件で行う。そして、この第２異方性エッチングにより、第１の実施形態と同様に、露出されていた半導体基板１２の一部である露出部１６ｃ´が掘り込まれ、素子分離領域１４よりも深くエッチングされる。
以上のようにして、ゲート溝１８の底部のうち活性領域１６´とゲート溝１８とが交差する領域において、上記第１の実施形態と同様に、その第１の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝１８を形成することができる。なお、本実施形態においても、これら上に凸の部分と下に凸の部分とに相当する部分をそれぞれ、凸部７１ａ、凹部７１ｂと呼び、凸部７１ａと凹部７１ｂとを総称してチャネル部７１と呼ぶこととする。
なお、図１９Ｂ中に示す丸印Ｓ´部分の構造は、図１Ｃ中に示す丸印Ｓ部分の構造と同様の構造となる。つまり、本実施形態において得られるチャネル部７１の構造は第１の実施形態と同様の構造となるため、第１の実施形態と同様の効果を享受することができる。
【０１００】
ここで、本実施形態における露出部１６ｃ´の幅は、図１８Ｃに示すようなチャネル部７１、特に凹部７１ｂを形成する際に重要な因子となる。つまり、露出部１６ｃ´の幅を制御することにより所望の凹部７１ｂの形状を作りこむことができる。
このような露出部１６ｃ´の幅は、第１溝５１aと第２溝５１ｂとの段差に相当する。当該段差は、図１５Ｂに示すように、第１溝５１ａの内側壁に成膜するサイドウォール絶縁膜６８の膜厚によって決定されるため、このサイドウォール絶縁膜６８の膜厚を制御することにより露出部１６ｃ´の幅を制御することができる。つまり、本実施形態では、第１の実施形態におけるサイドエッチングの作用を、サイドウォール絶縁膜６８の膜厚の制御によりもたらすことが可能となる。
【０１０１】
ゲート溝１８を形成した後、ゲート電極を形成する工程以降については、第１の実施形態と同様の工程を採用することができる。
以上の工程により、図１９Ａ、Ｂに示すような本実施形態に係る半導体装置２０を製造することができる。
【符号の説明】
【０１０２】
１、１１０…半導体装置  １１…メモリセルアレイ  １２、１１２…半導体基板  １２ａ…主面  １３…パッド酸化膜  １３ａ、２２ａ、２４ａ、２８ａ、３６ａ、３８ａ、４２ａ…上面  １４、１１４…素子分離領域  １６、１１６…活性領域  １６ａ…幅狭部  １６ｂ…幅広部  １６ｃ、１６ｃ´…露出部  １７…酸化シリコン膜  １８、１１８…ゲート溝  １８ａ…底面  １９−１、１９−２…トランジスタ  ２１、１２１…ゲート絶縁膜  ２２、１２２…ゲート電極  ２４…埋め込み絶縁膜  ２８、１２８…不純物拡散領域  ２８−１…第１の不純物拡散領域（不純物拡散領域）  ２８−２…第２の不純物拡散領域（不純物拡散領域）  ３２…開口部  ３４…ビット線  ３３…サイドウォール窒化膜  ３６…キャップ絶縁膜  ３７…ライナー膜  ３８…層間絶縁膜  ４１…容量コンタクト孔  ４２…容量コンタクトプラグ  ４４…容量コンタクトパッド  ４６…エッチングストッパ膜  ４８…キャパシタ  ５１、５１´…素子分離用溝  ５１ａ…第１溝  ５１ｂ…第２溝  ５３…素子分離絶縁膜  ６１…下部電極  ６２…容量絶縁膜  ６３…上部電極  ６４…プレート電極  ６６…フィールド窒化膜  ６６ａ…開口部  ６７…第１のマスク  ６７Ａ…アモルファスカーボン膜  ６７Ｂ…窒化シリコン膜  ６７Ｄ…開口部  ６８…サイドウォール絶縁膜  ７１…チャネル部  ７１ａ…凸部  ７１ｂ…凹部  ７４…シリコン酸化膜  Ｄ１、Ｄ２…深さ  Ｗ１、Ｗ２…幅
【図１Ａ】
2013183154.tif 000003
【図１Ｂ】
2013183154.tif 000004
【図１Ｃ】
2013183154.tif 000005
【図１Ｄ】
2013183154.tif 000006
【図２Ａ】
2013183154.tif 000007
【図２Ｂ】
2013183154.tif 000008
【図２Ｃ】
2013183154.tif 000009
【図２Ｄ】
2013183154.tif 000010
【図３Ａ】
2013183154.tif 000011
【図３Ｂ】
2013183154.tif 000012
【図３Ｃ】
2013183154.tif 000013
【図３Ｄ】
2013183154.tif 000014
【図４Ａ】
2013183154.tif 000015
【図４Ｂ】
2013183154.tif 000016
【図４Ｃ】
2013183154.tif 000017
【図４Ｄ】
2013183154.tif 000018
【図５Ａ】
2013183154.tif 000019
【図５Ｂ】
2013183154.tif 000020
【図５Ｃ】
2013183154.tif 000021
【図５Ｄ】
2013183154.tif 000022
【図６Ａ】
2013183154.tif 000023
【図６Ｂ】
2013183154.tif 000024
【図６Ｃ】
2013183154.tif 000025
【図６Ｄ】
2013183154.tif 000026
【図７Ａ】
2013183154.tif 000027
【図７Ｂ】
2013183154.tif 000028
【図７Ｃ】
2013183154.tif 000029
【図７Ｄ】
2013183154.tif 000030
【図８Ａ】
2013183154.tif 000031
【図８Ｂ】
2013183154.tif 000032
【図８Ｃ】
2013183154.tif 000033
【図８Ｄ】
2013183154.tif 000034
【図９】
2013183154.tif 000035
【図１０】
2013183154.tif 000036
【図１１】
2013183154.tif 000037
【図１２】
2013183154.tif 000038
【図１３】
2013183154.tif 000039
【図１４Ａ】
2013183154.tif 000040
【図１４Ｂ】
2013183154.tif 000041
【図１４Ｃ】
2013183154.tif 000042
【図１４Ｄ】
2013183154.tif 000043
【図１５Ａ】
2013183154.tif 000044
【図１５Ｂ】
2013183154.tif 000045
【図１５Ｃ】
2013183154.tif 000046
【図１５Ｄ】
2013183154.tif 000047
【図１６Ａ】
2013183154.tif 000048
【図１６Ｂ】
2013183154.tif 000049
【図１６Ｃ】
2013183154.tif 000050
【図１６Ｄ】
2013183154.tif 000051
【図１７Ａ】
2013183154.tif 000052
【図１７Ｂ】
2013183154.tif 000053
【図１７Ｃ】
2013183154.tif 000054
【図１７Ｄ】
2013183154.tif 000055
【図１８Ａ】
2013183154.tif 000056
【図１８Ｂ】
2013183154.tif 000057
【図１８Ｃ】
2013183154.tif 000058
【図１８Ｄ】
2013183154.tif 000059
【図１９Ａ】
2013183154.tif 000060
【図１９Ｂ】
2013183154.tif 000061
【図２０Ａ】
2013183154.tif 000062
【図２０Ｂ】
2013183154.tif 000063
【図２０Ｃ】
2013183154.tif 000064
【図２０Ｄ】
2013183154.tif 000065
【図２１Ａ】
2013183154.tif 000066
【図２１Ｂ】
2013183154.tif 000067