(57)【要約】【課題】オペアンプのオフセット電圧の影響が抑えられた処理回路を提供すること。【解決手段】入力期間において、第１参照電圧用キャパシタＣsaの一方の端子がオペアンプＡＭＰの第２入力端子ＩＮ２に接続されるとともに他方の端子がオペアンプＡＭＰの第１入力端子ＩＮ１に接続され、第２参照電圧用キャパシタＣsbの一方の端子がオペアンプＡＭＰの第１入力端子ＩＮ１に接続されるとともに他方の端子がオペアンプＡＭＰの第２入力端子ＩＮ２に接続される。出力期間において、第１参照電圧用キャパシタＣsaの一方の端子に第１参照電圧ＤＡＰが印加されるとともに他方の端子がオペアンプＡＭＰの第１入力端子ＩＮ１に接続され、第２参照電圧用キャパシタＣsbの一方の端子に第２参照電圧ＤＡＭが印加されるとともに他方の端子がオペアンプＡＭＰの第２入力端子ＩＮ２に接続される。【選択図】図５
2013183194.tif 000002
【特許請求の範囲】
【請求項１】
第１入力電圧が入力される第１入力電圧端子と、
第２入力電圧が入力される第２入力電圧端子と、
第１入力端子、第２入力端子、第１出力端子及び第２出力端子を有するオペアンプと、
第１端子及び第２端子を有する第１キャパシタと、
第３端子及び第４端子を有する第２キャパシタと、
第５端子及び第６端子を有する第１参照電圧用キャパシタと、
第７端子及び第８端子を有する第２参照電圧用キャパシタと、を備え、
第１期間において、
前記第１入力端子は、前記第１出力端子に接続され、
前記第２入力端子は、前記第２出力端子に接続され、
前記第１端子は、前記第１入力電圧端子に接続され、
前記第２端子は、前記第２入力電圧端子に接続され、
前記第３端子は、前記第２入力電圧端子に接続され、
前記第４端子は、前記第１入力電圧端子に接続され、
前記第５端子は、前記第２入力端子に接続され、
前記第６端子は、前記第１入力端子に接続され、
前記第７端子は、前記第１入力端子に接続され、
前記第８端子は、前記第２入力端子に接続され、
前記第１期間と異なる第２期間において、
前記第１端子は、前記第１出力端子に接続され、
前記第２端子は、前記第１入力端子に接続され、
前記第３端子は、前記第２出力端子に接続され、
前記第４端子は、前記第２入力端子に接続され、
前記第５端子に、第１参照電圧が印加され、
前記第６端子は、前記第１入力端子に接続され、
前記第７端子に、第２参照電圧が印加され、
前記第８端子は、前記第２入力端子に接続される処理回路。
【請求項２】
前記第１参照電圧及び前記第２参照電圧を生成する参照電圧生成部をさらに備える請求項１に記載の処理回路。
【請求項３】
サブＡＤコンバータと、
請求項２に記載の処理回路と、を備え、
前記サブＡＤコンバータは、差動入力信号と複数の閾値とを比較して、前記差動入力信号の電圧範囲に応じたサブデジタル信号を生成し、
ＤＡコンバータを含む前記参照電圧生成部は、前記サブデジタル信号に基づいて前記第１参照電圧及び前記第２参照電圧を生成し、
前記差動入力信号は、前記第１入力電圧及び前記第２入力電圧から構成されるＡＤ変換回路。
【請求項４】
単位変換回路から出力される複数のサブデジタル信号を補正してデジタル信号を生成するＡＤ変換回路であって、
前記単位変換回路は、サブＡＤコンバータ及び請求項２に記載の処理回路を有し、
前記サブＡＤコンバータは、差動入力信号と複数の閾値とを比較して、前記差動入力信号の電圧範囲に応じた前記サブデジタル信号を生成し、
ＤＡコンバータを含む前記参照電圧生成部は、前記サブデジタル信号に基づいて前記第１参照電圧及び前記第２参照電圧を生成し、
前記差動入力信号は、前記第１入力電圧及び前記第２入力電圧から構成されるＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示される技術は、参照電圧を加算して出力する処理回路に関する。
【背景技術】
【０００２】
処理回路の一例に、差動入力信号を増幅するとともに参照電圧を加算して差動出力信号を出力する処理回路が知れている。この種の処理回路は、様々な場面で必要とされている。例えば、パイプライン型ＡＤ変換器又は巡回型ＡＤ変換器に含まれる単位変換回路では、差動入力信号を増幅するとともに参照電圧を加算して次のステージの単位変換回路に差動出力信号を提供する処理回路が必要とされている。
【０００３】
特許文献１には、この種の処理回路の一例が開示されている。特許文献１の処理回路は、増幅回路と加算回路を備えている。増幅回路は、オペアンプとキャパシタを有しており、差動入力信号の差電圧に応じた電荷をキャパシタに蓄積し、そのキャパシタをオペアンプの入力端子と出力端子の間に接続させる。加算回路は、参照電圧に応じた電荷を増幅回路のキャパシタに提供する。これにより、処理回路は、差動入力信号を２倍に増幅するとともに参照電圧が加算された差動出力信号を出力することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２８３７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
通常、オペアンプはオフセット電圧を有している。特許文献１の技術では、差動出力信号にオフセット電圧が重畳しており、差動出力信号にオフセット誤差が生じている。
【０００６】
本明細書で開示される技術では、オペアンプのオフセット電圧の影響が抑えられた処理回路を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本明細書で開示される処理回路は、第１入力電圧端子、第２入力電圧端子、オペアンプ、第１キャパシタ、第２キャパシタ、第１参照電圧用キャパシタ及び第２参照電圧用キャパシタを備えている。第１入力電圧端子は、第１入力電圧が入力されるように構成されている。第２入力電圧端子は、第２入力電圧が入力されるように構成されている。オペアンプは、第１入力端子、第２入力端子、第１出力端子及び第２出力端子を有する。第１キャパシタは、第１端子及び第２端子を有する。第２キャパシタは、第３端子及び第４端子を有する。第１参照電圧用キャパシタは、第５端子及び第６端子を有する。第２参照電圧用キャパシタは、第７端子及び第８端子を有する。本明細書で開示される処理回路では、第１期間において、第１入力端子が第１出力端子に接続され、第２入力端子が第２出力端子に接続され、第１端子が第１入力電圧端子に接続され、第２端子が第２入力電圧端子に接続され、第３端子が第２入力電圧端子に接続され、第４端子が第１入力電圧端子に接続され、第５端子が第２入力端子に接続され、第６端子が第１入力端子に接続され、第７端子が第１入力端子に接続され、第８端子が第２入力端子に接続される。本明細書で開示される処理回路では、第１期間と異なる第２期間において、第１端子が第１出力端子に接続され、第２端子が第１入力端子に接続され、第３端子が第２出力端子に接続され、第４端子が第２入力端子に接続され、第５端子に第１参照電圧が印加され、第６端子が第１入力端子に接続され、第７端子に第２参照電圧が印加され、第８端子が第２入力端子に接続される。
【０００８】
第１期間において、第１キャパシタでは、その第１端子に第１入力電圧が印加されるとともに第２端子に第２入力電圧が印加されており、第１入力電圧と第２入力電圧の差電圧がサンプリングされる。同様に、第２キャパシタでは、その第３端子に第２入力電圧が印加されるとともに第４端子に第１入力電圧が印加されており、第２入力電圧と第１入力電圧の差電圧がサンプリングされる。また、この第１期間において、第１参照電圧用キャパシタでは、その第５端子にオペアンプの第２入力端子が接続されるとともに第６端子にオペアンプの第１入力端子が接続されており、オペアンプのオフセット電圧がサンプリングされる。同様に、第２参照電圧用キャパシタでは、その第７端子にオペアンプの第１入力端子が接続されるとともに第８端子にオペアンプの第２入力端子が接続されており、オペアンプのオフセット電圧がサンプリングされる。第２期間になると、第１キャパシタがオペアンプの第１入力端子と第１出力端子の間に接続され、第２キャパシタがオペアンプの第２入力端子と第２出力端子の間に接続される。これにより、オペアンプはサンプリングした差電圧を増幅する。このとき、第１参照電圧用キャパシタでは、第５端子に第１参照電圧が印加されるとともに第６端子がオペアンプの第１入力端子に接続され、第２参照電圧用キャパシタでは、第７端子に第２参照電圧が印加されるとともに第８端子がオペアンプの第２入力端子に接続される。これにより、増幅される差電圧に参照電圧が加算される。また、第１期間において、第１参照電圧用キャパシタにはオペアンプの第１入力端子の電位を基準として第２入力端子側のオフセット電圧がサンプリングされており、第２参照電圧用キャパシタにはオペアンプの第２入力端子の電位を基準として第１入力端子側のオフセット電圧がサンプリングされている。このため、オペアンプから出力される第１出力端子と第２出力端子のそれぞれに現れるオフセット電圧が同相成分のみとなる。この結果、第１出力端子の電圧と第２出力端子の電圧の差分には、オフセット電圧の影響が現れない。
【図面の簡単な説明】
【０００９】
【図１】図１は、パイプライン型ＡＤ変換器の概略ブロック図の一例を示す。
【図２】図２は、パイプライン型ＡＤ変換器の各単位変換回路のタイミングチャートの一例を示す。
【図３】図３は、単位変換回路の概略ブロック図の一例を示す。
【図４】図４は、単位変換回路の入出力特性を示す。
【図５】図５は、単位変換回路の回路図の一例を示す。
【図６】図６は、図５の単位変換回路において、入力期間のときの導通状態を示す。
【図７】図７は、図５の単位変換回路において、出力期間のときの導通状態を示す。
【図８】図８は、比較例の単位変換回路において、出力期間のときの導通状態を示す。
【図９】図９は、図５の単位変換回路の変形例の一例を示す。
【図１０】図１０は、図９の変形例の単位変換回路において、入力期間のときの導通状態を示す。
【図１１】図１１は、図９の変形例の単位変換回路において、出力期間のときの導通状態を示す。
【図１２】図１２は、巡回型ＡＤ変換器の概略ブロック図の一例を示す。
【図１３】図１３は、単位変換回路の回路図の一例を示す。
【図１４】図１４は、巡回型ＡＤ変換器の単位変換回路のタイミングチャートの一例を示す。
【図１５】図１５は、図１３の単位変換回路において、第０期間のときの導通状態を示す。
【図１６】図１６は、図１３の単位変換回路において、初期化期間のときの導通状態を示す。
【図１７】図１７は、図１３の単位変換回路において、第１入出力期間のときの導通状態を示す。
【図１８】図１８は、図１３の単位変換回路において、第２入出力期間のときの導通状態を示す。
【発明を実施するための形態】
【００１０】
本明細書で開示される技術の特徴を整理しておく。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（第１特徴）本明細書で開示される処理回路は、第１入力電圧と第２入力電圧で構成される差動入力信号を増幅するとともに第１参照電圧と第２参照電圧で構成される参照電圧を加算し、第１出力電圧と第２出力電圧で構成される差動出力信号を出力する。本明細書で開示される処理回路は、例えば、パイプライン型ＡＤ変換器、巡回型ＡＤ変換器等の２のべき乗倍が必要な回路に用いることができる。
（第２特徴）本明細書で開示される処理回路は、第１入力電圧端子と、第２入力電圧端子と、増幅回路と、加算回路と、第１出力電圧端子と、第２出力電圧端子と、を備えていてもよい。
（第３特徴）第１入力電圧端子は、第１入力電圧が入力されるように構成されていてもよい。第２入力電圧端子は、第２入力電圧が入力されるように構成されていてもよい。
（第４特徴）増幅回路は、オペアンプと第１キャパシタと第２キャパシタを有していてもよい。
（第５特徴）オペアンプは、第１入力端子と第２入力端子と第１出力端子と第２出力端子を有している。オペアンプでは、第１期間において、第１入力端子と第１出力端子が接続されるとともに、第２入力端子と第２出力端子が接続されるように構成されていてもよい。これにより、オペアンプでは、第１期間において全帰還がかかり、第１入力端子と第２入力端子の電位がオフセット電圧となる。
（第６特徴）第１キャパシタは、第１端子と第２端子を有している。第１キャパシタでは、第１期間において、第１端子が第１入力電圧端子に接続されるとともに、第２端子が第２入力電圧端子に接続されるように構成されていてもよい。これにより、第１キャパシタは、第１期間において、第１入力電圧と第２入力電圧の差電圧をサンプリングすることができる。第１キャパシタでは、第２期間において、第１端子がオペアンプの第１出力端子に接続されるとともに、第２端子がオペアンプの第１入力端子に接続されるように構成されていてもよい。これにより、第１キャパシタは、第２期間において、オペアンプの第１入力端子と第１出力端子の間にフィードバック経路を形成することができる。
（第７特徴）第２キャパシタは、第３端子と第４端子を有している。第２キャパシタでは、第１期間において、第３端子が第２入力電圧端子に接続されるとともに、第４端子が第１入力電圧端子に接続されてもよい。これにより、第２キャパシタは、第１期間において、第１入力電圧と第２入力電圧の差電圧をサンプリングすることができる。第２キャパシタでは、第２期間において、第３端子がオペアンプの第２出力端子に接続されるとともに、第４端子がオペアンプの第２入力端子に接続されるように構成されていてもよい。これにより、第２キャパシタは、第２期間において、オペアンプの第２入力端子と第２出力端子の間にフィードバック経路を形成することができる。
（第８特徴）加算回路は、参照電圧生成回路と第１参照電圧用キャパシタと第２参照電圧用キャパシタを有していてもよい。
（第９特徴）参照電圧生成部は、第１参照電圧と第２参照電圧を生成するように構成されていてもよい。第１参照電圧と第２参照電圧は、差動入力信号の電圧範囲に基づいて設定されてもよい。第１参照電圧用キャパシタは、第５端子と第６端子を有している。第１参照電圧用キャパシタは、第１期間において第５端子がオペアンプの第２入力端子に接続されるとともに第６端子がオペアンプの第１入力端子に接続され、第２期間において第５端子に第１参照電圧が印加されるとともに第６端子がオペアンプの第１入力端子に接続されるように構成されていてもよい。第２参照電圧用キャパシタは、第７端子と第８端子を有している。第２参照電圧用キャパシタは、第１期間において第７端子がオペアンプの第１入力端子に接続されるとともに第８端子がオペアンプの第２入力端子に接続され、第２期間において第７端子に第２参照電圧が印加されるとともに第８端子がオペアンプの第２入力端子に接続されるように構成されていてもよい。
（第１０特徴）第１出力電圧端子は、オペアンプの第１出力端子に接続されており、第１出力電圧を出力するように構成されていてもよい。第２出力電圧端子は、オペアンプの第２出力端子に接続されており、第２出力電圧を出力するように構成されていてもよい。
（第１１特徴）本明細書で開示される技術は、単位変換回路から出力される複数のサブデジタル信号を補正してデジタル信号を生成するＡＤ変換回路に具現化されてもよい。このＡＤ変換器には、パイプライン型又は巡回型が含まれる。単位変換回路は、サブＡＤコンバータと、上記記載の処理回路を備えていてもよい。サブＡＤコンバータは、差動入力信号を複数の閾値と比較して、差動入力信号の電圧範囲に応じたサブデジタル信号を生成するように構成されていてもよい。処理回路の参照電圧生成部は、ＤＡコンバータを有しており、サブＡＤコンバータのサブデジタル信号に基づいて第１参照電圧と第２参照電圧を生成するように構成されていてもよい。
【実施例１】
【００１１】
図１に示されるように、パイプライン型ＡＤ変換器１は、アナログの差動入力信号ＡＩＮを複数ビットのデジタル出力信号ＤＯＵＴに変換して出力するものであり、複数の単位変換回路２とフラッシュＡＤコンバータ３とエンコーダ４を備えている。
【００１２】
複数の単位変換回路２は、多段接続されており、第１ステージに対応する単位変換回路２に差動入力信号ＡＩＮが入力するように構成されている。第１ステージの単位変換回路２は、最上位ビットに対応するサブデジタル信号Ｄ１[１：０]を生成するとともに、差動入力信号ＡＩＮを２倍増幅して所定の参照電圧を加算した差動出力信号ＡＯＵＴを第２ステージの単位変換回路２に向けて出力する。第２ステージの単位変換回路２は、第１ステージの単位変換回路２が出力する差動出力信号ＡＯＵＴを差動入力信号ＡＩＮとして受け取り、最上位ビットよりも１桁下位のビットに対応するサブデジタル信号Ｄ２[１：０]を生成するとともに、受け取った差動入力信号ＡＩＮを２倍増幅して所定の参照電圧を加算した差動出力信号ＡＯＵＴを第３ステージの単位変換回路２に提供する。
【００１３】
このように、パイプライン型ＡＤ変換器１では、多段接続された複数の単位変換回路２がパイプライン動作を行っており、差動入力信号ＡＩＮを上位ビットから順に検出し、複数のサブデジタル信号に変換する。フラッシュＡＤコンバータ３は、最終段の単位変換回路２の出力を最下位ビットのサブデジタル信号Ｄm+1[ｎ：０]に変換する。エンコーダ４は、各単位変換回路２とフラッシュＡＤコンバータ３が生成するサブデジタル信号を所定の演算式でエンコードし、アナログの差動入力信号ＡＩＮに対応するデジタル出力信号ＤＯＵＴを生成する。
【００１４】
図２に、第１ステージから第３ステージまでの単位変換回路２のタイミング図を示す。図２に示されるように、各ステージの単位変換回路２は、クロックＣＬＫに同期しており、入力期間と出力期間とを交互に繰り返す。
【００１５】
図２に示されるように、時間Ｔ１では、第１ステージの単位変換回路２が入力期間になっており、差動入力信号ＡＩＮを入力してサンプリングする。時間Ｔ２では、第１ステージの単位変換回路２が出力期間になり、第２ステージの単位変換回路２が入力期間になる。この時間Ｔ２では、第１ステージの単位変換回路２がサブデジタル信号Ｄ１[１：０]を生成するとともに第２ステージの単位変換回路２に差動出力信号ＡＯＵＴを出力し，第２ステージの単位変換回路２がその差動出力信号ＡＯＵＴを差動入力信号ＡＩＮとして入力してサンプリングする。
【００１６】
同様に，時間Ｔ３では，第１ステージの単位変換回路２が入力期間になっており、次の差動入力信号ＡＩＮを入力してサンプリングする。時間Ｔ３では、第２ステージの単位変換回路２が出力期間になり、第３ステージの単位変換回路２が入力期間になる。この時間Ｔ３では、第２ステージの単位変換回路２がサブデジタル信号Ｄ２[１：０]を生成するとともに第３ステージの単位変換回路２に差動出力信号ＡＯＵＴを出力し、第３ステージの単位変換回路２がその差動出力信号ＡＯＵＴを差動入力信号ＡＩＮとして入力してサンプリングする。そして、時間Ｔ４では、第１ステージと第３ステージの単位変換回路２が出力期間になり、第２ステージの単位変換回路２が入力期間になる。すなわち、奇数ステージの単位変換回路２と偶数ステージの単位変換回路２が、入力期間と出力期間の状態に交互に制御される。最終的に、第ｍステージの単位変換回路２がデジタル信号Ｄm[１：０]を出力し、同時にフラッシュＡＤコンバータ３が最下位デジタル信号Ｄm+1[ｎ：０]を出力する。エンコーダ４は、それらのデジタル信号を演算してデジタル出力信号ＤＯＵＴを生成する。
【００１７】
図３に示されるように、単位変換回路２は、１．５ビットのサブＡＤコンバータ５と処理回路８とを備えている。処理回路８は、加算回路６と増幅回路７を有している。加算回路６は、１．５ビットのＤＡコンバータ６ａと加算部６ｂを有している。増幅回路７は、サンプルホールド部７ａと増幅部７ｂを有している。サブＡＤコンバータ５は、差動入力信号ＡＩＮを１．５ビットのサブデジタル信号Ｄ[１：０]に変換する。ＤＡコンバータ６ａは、１．５ビットのサブデジタル信号Ｄ[１：０]に基づいて参照電圧ＤＡＰ，ＤＡＭを生成する。増幅回路７のサンプルホールド部７ａと増幅部７ｂは、差動入力信号ＡＩＮをサンプルホールドし、サンプルホールドされた差動入力信号ＡＩＮを２倍に増幅する。加算部６ｂは、２倍に増幅された差動入力信号ＡＩＮに、ＡＤコンバータ６が生成する参照電圧ＤＡＰ，ＤＡＭを加算してアナログの差動出力信号ＡＯＵＴを次段の単位変換回路２に提供する。
【００１８】
ここで、差動入力信号ＡＩＮは、第１入力電圧Ｖinpと第２入力電圧Ｖinmで構成されており、これらの電圧は逆相の関係となっている。差動出力信号ＡＯＵＴも、第１出力電圧Ｖoutpと第２出力電圧Ｖoutmで構成されており、これらの電圧は逆相の関係となっている。参照電圧ＤＡＰ，ＤＡＭには、正側参照電圧（＋Ｖref），負側参照電圧（−Ｖref），共通電圧（正側参照電圧と負側参照電圧の中心電圧（０Ｖ）である）のうちのいずれかが選択される。正側参照電圧（＋Ｖref）と負側参照電圧（−Ｖref）は、第１入力電圧Ｖinpと第２入力電圧Ｖinmの振幅の上限値と下限値に対応する。このため、第１入力電圧Ｖinpと第２入力電圧Ｖinmの差電圧に対応する差動入力信号ＡＩＮは、＋２Ｖrefから−２Ｖrefの間で振幅する。同様に、第１出力電圧Ｖoutpと第２出力電圧Ｖoutmの差電圧に対応する差動出力信号ＡＯＵＴも、＋２Ｖrefから−２Ｖrefの間で振幅する。
【００１９】
サブＡＤコンバータ５は、差動入力信号ＡＩＮを２つの閾値（−Ｖref／２，Ｖref／２）で比較し、差動入力信号ＡＩＮがどの電圧範囲に存在するかを検出し、その検出結果に基づいてサブデジタル信号Ｄ[１：０]を生成する。例えば、サブＡＤコンバータ５は、差動入力信号ＡＩＮが−Ｖref／２を下回る電圧範囲に存在すると検出したときに、「００」となるサブデジタル信号Ｄ[１：０]を出力する。サブＡＤコンバータ５は、差動入力信号ＡＩＮが−Ｖref／２からＶref／２の電圧範囲に存在すると検出したときに、「０１」となるサブデジタル信号Ｄ[１：０]を出力する。サブＡＤコンバータ５は、差動入力信号ＡＩＮがＶref／２を上回る電圧範囲に存在すると検出したときに、「１０」となるサブデジタル信号Ｄ[１：０]を出力する。ＤＡコンバータ６ａは、サブデジタル信号Ｄ[１：０]が「００」のとき、参照電圧ＤＡＰ，ＤＡＭとして正側参照電圧（＋Ｖref）を選択する。このため、加算回路８では、２倍増幅された差動入力信号ＡＩＮに正側参照電圧（＋Ｖref）が加算されるので、差動出力信号ＡＯＵＴが２ＡＩＮ＋Ｖrefとなる。ＤＡコンバータ６ａは、サブデジタル信号Ｄ[１：０]が「０１」のとき、参照電圧ＤＡＰ，ＤＡＭとして共通電圧（０Ｖ）を選択する。このため、差動出力信号ＡＯＵＴは、２ＡＩＮである。ＤＡコンバータ６ａは、サブデジタル信号Ｄ[１：０]が「１０」のとき、参照電圧ＤＡＰ，ＤＡＭとして負側参照電圧（−Ｖref）を選択する。このため、加算回路８では、２倍増幅された差動入力信号ＡＩＮに負側参照電圧（−Ｖref）が加算されるので、差動出力信号ＡＯＵＴが２ＡＩＮ−Ｖrefとなる。
【００２０】
図４の入出力特性図に示されるように、差動入力信号ＡＩＮが−Ｖref／２を下回る電圧範囲のときは、差動出力信号ＡＯＵＴが２ＡＩＮ＋Ｖrefであり、差動入力信号ＡＩＮが−Ｖref／２からＶref／２の電圧範囲のときは、差動出力信号ＡＯＵＴが２ＡＩＮであり、差動入力信号ＡＩＮが＋Ｖref／２を上回る電圧範囲のときは、差動出力信号ＡＯＵＴが２ＡＩＮ−Ｖrefである。
【００２１】
図５に、単位変換回路２の回路図を示す。単位変換回路２は、第１入力電圧端子Ｔinpと、第２入力電圧端子Ｔinmと、１．５ビットのサブＡＤコンバータ５と、１．５ビットのＤＡコンバータ６ａと、第１参照電圧用キャパシタＣsaと、第２参照電圧用キャパシタＣsbと、オペアンプＡＭＰと、第１キャパシタＣf1aと、第２キャパシタＣf1bと、複数のスイッチＳＷと、第１出力電圧端子Ｔoutpと、第２出力電圧端子Ｔoutmと、を備えている。
【００２２】
第１入力電圧端子Ｔinpは、差動入力信号ＡＩＮのうちの第１入力電圧Ｖinpが入力するように構成されている。第２入力電圧端子Ｔinmは、差動入力信号ＡＩＮのうちの第２入力電圧Ｖinmが入力するように構成されている。
【００２３】
サブＡＤコンバータ５は、第１入力電圧端子Ｔinpと第２入力電圧端子Ｔinmに接続されている。サブＡＤコンバータ５は、上述したように、差動入力信号ＡＩＮを２つの閾値（−Ｖref／２，Ｖref／２）で比較し、差動入力信号ＡＩＮの電圧範囲に基づいてサブデジタル信号Ｄ[１：０]を出力する。ＤＡコンバータ６ａは、サブデジタル信号Ｄ[１：０]が入力可能に構成されており、サブデジタル信号Ｄ[１：０]に基づいて、正側参照電圧（＋Ｖref），負側参照電圧（−Ｖref），共通電圧（０Ｖ）のうちのいずれかを選択する。例えば、ＤＡコンバータ６ａは、正側参照電圧（＋Ｖref）を選択すると、第１参照電圧ＤＡＰを−Ｖref／２に制御し、第２参照電圧ＤＡＭをＶref／２に制御する。ＤＡコンバータ６ａは、負側参照電圧（−Ｖref）を選択すると、第１参照電圧ＤＡＰをＶref／２に制御し、第２参照電圧ＤＡＭを−Ｖref／２に制御する。ＤＡコンバータ６ａは、共通電圧（０Ｖ）を選択すると、第１参照電圧ＤＡＰと第２参照電圧ＤＡＭを０Ｖに制御する。
【００２４】
第１参照電圧用キャパシタＣsaは、一方の端子（請求項に記載の第５端子に対応する）が第１オフセット補償用スイッチＳＷ４ａに接続されており、他方の端子（請求項に記載の第６端子に対応する）がオペアンプＡＭＰの第１入力端子ＩＮ１に接続されている。第１オフセット補償用スイッチＳＷ４ａは、入力期間において第１参照電圧用キャパシタＣsaの一方の端子をオペアンプＡＭＰの第２入力端子ＩＮ２に接続し、出力期間において第１参照電圧用キャパシタＣsaの一方の端子をＤＡコンバータ６ａに接続可能に構成されている。第２参照電圧用キャパシタＣsbは、一方の端子（請求項に記載の第７端子に対応する）が第２オフセット補償用スイッチＳＷ４ｂに接続されており、他方の端子（請求項に記載の第８端子に対応する）がオペアンプＡＭＰの第２入力端子ＩＮ２に接続されている。第２オフセット補償用スイッチＳＷ４ｂは、入力期間において第２参照電圧用キャパシタＣsbの一方の端子をオペアンプＡＭＰの第１入力端子ＩＮ１に接続し、出力期間において第２参照電圧用キャパシタＣsbの一方の端子をＤＡコンバータ６ａに接続可能に構成されている。
【００２５】
第１キャパシタＣf1aは、一方の端子（請求項に記載の第１端子に対応する）がキャパシタ用スイッチＳＷ２ａに接続されており、他方の端子（請求項に記載の第２端子に対応する）がキャパシタ用スイッチＳＷ１ａに接続されている。第１キャパシタＣf1aは、キャパシタ用スイッチＳＷ１ａ，ＳＷ２ａの切換えによって、入力期間において第１入力電圧端子Ｔinpと第２入力電圧端子Ｔinmの間に接続され、出力期間においてオペアンプＡＭＰの第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間に接続可能に構成されている。同様に、第２キャパシタＣf1bは、一方の端子（請求項に記載の第３端子に対応する）がキャパシタ用スイッチＳＷ２ｂに接続されており、他方の端子（請求項に記載の第４端子に対応する）がキャパシタ用スイッチＳＷ１ｂに接続されている。第２キャパシタＣf1bは、キャパシタ用スイッチＳＷ１ｂ，ＳＷ２ｂの切換えによって、入力期間において第１入力電圧端子Ｔinpと第２入力電圧端子Ｔinmの間に接続され、出力期間においてオペアンプＡＭＰの第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間に接続可能に構成されている。
【００２６】
オペアンプＡＭＰの第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間には、第１初期化用スイッチＳＷ３ａが設けられている。第１初期化用スイッチＳＷ３ａは、入力期間において導通し、出力期間において絶縁する。また、オペアンプＡＭＰの第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間には、第２初期化用スイッチＳＷ３ｂが設けられている。第２初期化用スイッチＳＷ３ｂは、入力期間において導通し、出力期間において絶縁する。
【００２７】
第１出力電圧端子Ｔoutpは、オペアンプＡＭＰの第１出力端子ＯＵＴ１に接続されており、第１出力電圧Ｖoutpを出力するように構成されている。第２出力電圧端子Ｔoutmは、オペアンプＡＭＰの第２出力端子ＯＵＴ２に接続されており、第２出力電圧Ｖoutmを出力するように構成されている。
【００２８】
次に、単位変換回路２の動作を説明する。まず、単位変換回路２が入力期間のときの導通状態を説明する。図６に示されるように、入力期間では、第１キャパシタＣf1aが第１入力電圧端子Ｔinpと第２入力電圧端子Ｔinmの間に接続されており、第１キャパシタＣf1aに第１入力電圧Ｖinpと第２入力電圧Ｖinmの差電圧が印加され、差動入力信号がサンプリングされる。同様に、入力期間では、第２キャパシタＣf1bが第１入力電圧端子Ｔinpと第２入力電圧端子Ｔinmの間に接続されており、第２キャパシタＣf1bに第１入力電圧Ｖinpと第２入力電圧Ｖinmの差電圧が印加され、差動入力信号がサンプリングされる。
【００２９】
ここで、第１キャパシタＣf1aの容量をＣf1aとし、第２キャパシタの容量をＣf1bとすると、第１期間において、第１キャパシタＣf1aのキャパシタ用スイッチＳＷ１ａ側の端子に蓄積される電荷量Ｑ１（Ｃf1a）と第２キャパシタＣf1bのキャパシタ用スイッチＳＷ１ｂ側の端子に蓄積される電荷量Ｑ１（Ｃf1b）は、以下の数式１で表される。
【００３０】
【数１】
2013183194.tif 000003
【００３１】
また、図６に示されるように、入力期間では、第１初期化用スイッチ３ａがオペアンプＡＭＰの第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間を短絡し、第２初期化用スイッチ３ｂがオペアンプＡＭＰの第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間を短絡する。ここで、図６に示されるように、入力期間では、オペアンプＡＭＰの第１出力端子ＯＵＴ１に第１オフセット電圧Ｖosmが出力され、オペアンプＡＭＰの第２出力端子ＯＵＴ２に第２オフセット電圧Ｖospが出力されるとする。入力期間では、第１初期化用スイッチ３ａがオペアンプＡＭＰの第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間を短絡して全帰還がかかるので、オペアンプＡＭＰの第１入力端子ＩＮ１の電位が第２オフセット電圧Ｖosmとなる。同様に、入力期間では、第２初期化用スイッチ３ｂがオペアンプＡＭＰの第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間を短絡して全帰還がかかるので、オペアンプＡＭＰの第２入力端子ＩＮ２の電位が第１オフセット電圧Ｖospとなる。
【００３２】
入力期間では、第１オフセット補償用スイッチＳＷ４ａは、オペアンプＡＭＰの第２入力端子ＩＮ２に接続されている。このため、第１参照電圧用キャパシタＣsaの両端には、第１オフセット電圧Ｖospと第２オフセット電圧Ｖosmが印加されており、その電圧差に応じた電荷が蓄積されている。同様に、入力期間では、第２オフセット補償用スイッチＳＷ４ｂは、オペアンプＡＭＰの第１入力端子ＩＮ１に接続されている。このため、第２参照電圧用キャパシタＣsbの両端には、第１オフセット電圧Ｖospと第２オフセット電圧Ｖosmが印加されており、その電圧差に応じた電荷が蓄積されている。ここで、第１参照電圧用キャパシタＣsaの容量をＣsaとし、第２参照電圧用キャパシタＣsbの容量をＣsbとすると、入力期間において、第１参照電圧用キャパシタＣsaのオペアンプＡＭＰ側の端子に蓄積される電荷量Ｑ１（Ｃsa）と第２参照電圧用キャパシタＣsbのオペアンプＡＭＰ側の端子に蓄積される電荷量Ｑ１（Ｃsb）は、以下の数式２で表される。
【００３３】
【数２】
2013183194.tif 000004
【００３４】
次に、単位変換回路２が出力期間のときの導通状態を説明する。図７に示されるように、出力期間では、第１キャパシタＣf1aがオペアンプＡＭＰの第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間に接続され、第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間にフィードバック接続が形成される。同様に、出力期間では、第２キャパシタＣf1bがオペアンプＡＭＰの第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間に接続され、第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間にフィードバック接続が形成される。このフィードバック接続により、オペアンプＡＭＰの第１入力端子ＩＮ１の電位が第２オフセット電圧Ｖosmに維持され、オペアンプＡＭＰの第２入力端子ＩＮ２の電位が第１オフセット電圧Ｖospに維持される。
【００３５】
また、出力期間では、サブＡＤコンバータ５がサブデジタル信号Ｄ[１：０]を生成する。ＤＡコンバータ６ａは、サブデジタル信号Ｄ[１：０]に基づいて、参照電圧ＤＡＰ，ＤＡＭを生成する。第１オフセット補償用スイッチＳＷ４ａがＤＡコンバータ６ａに接続されているので、第１参照電圧用キャパシタＣsaの一方の端子には第１参照電圧ＤＡＰが印加される。このため、第１参照電圧用キャパシタＣsaの両端には、第２オフセット電圧Ｖosmと第１参照電圧ＤＡＰが印加されており、その電圧差に応じた電荷が蓄積されている。同様に、第２オフセット補償用スイッチＳＷ４ｂがＤＡコンバータ６ａに接続されているので、第２参照電圧用キャパシタＣsbの一方の端子には第２参照電圧ＤＡＭが印加される。このため、第２参照電圧用キャパシタＣsbの両端には、第１オフセット電圧Ｖospと第２参照電圧ＤＡＭが印加されており、その電圧差に応じた電荷が蓄積されている。出力期間において、第１参照電圧用キャパシタＣsaのオペアンプＡＭＰ側の端子に蓄積される電荷量Ｑ２（Ｃsa）と第２参照電圧用キャパシタＣsbのオペアンプＡＭＰ側の端子に蓄積される電荷量Ｑ２（Ｃsb）は、以下の数式３で表される。
【００３６】
【数３】
2013183194.tif 000005
【００３７】
ここで、図８に、比較例の場合の出力期間の導通状態を示す。比較例は、オフセット補償用スイッチＳＷ４ａ，ＳＷ４ｂが設けられていない例である。このため、比較例では、入力期間において参照電圧用キャパシタＣsa，Ｃsbにオフセット電圧がサンプリングされておらず、電荷が蓄積していない。出力期間の接続状態では、オペアンプＡＭＰの第１入力端子ＩＮ１と第１参照電圧用キャパシタＣsaと第１キャパシタＣf1aを接続する配線が閉じている。このため、この閉配線では、電荷保存の法則により、入力期間において第１キャパシタＣf1aに蓄積した電荷と出力期間において第１キャパシタＣf1aと第１参照電圧用キャパシタＣsaに蓄積される電荷が一致する。出力期間において、第１キャパシタＣf1aのキャパシタ用スイッチＳＷ１ａ側の端子に蓄積する電荷量をＱ２（Ｃf1a）とすると、以下の数式４で表される。
【００３８】
【数４】
2013183194.tif 000006
【００３９】
数式４を、Ｑ２（Ｃf1a）に関して整理すると、以下の数式５で表される。
【００４０】
【数５】
2013183194.tif 000007
【００４１】
同様に、出力期間の接続状態では、オペアンプＡＭＰの第２入力端子ＩＮ２と第２参照電圧用キャパシタＣsbと第２キャパシタＣf1bを接続する配線が閉じている。このため、この閉配線では、電荷保存の法則により、入力期間において第２キャパシタＣf1bに蓄積した電荷と出力期間において第２キャパシタＣf1bと第２参照電圧用キャパシタＣsbに蓄積される電荷が一致する。出力期間において、第２キャパシタＣf1bのキャパシタ用スイッチＳＷ１ｂ側の端子に蓄積する電荷量をＱ２（Ｃf1b）とすると、以下の数式６で表される。
【００４２】
【数６】
2013183194.tif 000008
【００４３】
数式６を、Ｑ２（Ｃf1b）に関して整理すると、以下の数式７で表される。
【００４４】
【数７】
2013183194.tif 000009
【００４５】
オペアンプＡＭＰの第１入力端子ＩＮ１の電位は第２オフセット電圧Ｖosmなので、第１出力電圧Ｖoutpの電圧は、第１キャパシタＣf1aの電位差に第２オフセット電圧Ｖosmを加えたものとなる。第１キャパシタＣf1aの電位差は、第１キャパシタＣf1aに蓄積している電荷量を第１キャパシタＣf1aの容量Ｃf1aで除することで求められる。すなわち、数式５を第１キャパシタＣf1aの容量Ｃf1aで除するとともに正負を逆転させたものに第２オフセット電圧Ｖosmを加えると、第１出力電圧Ｖoutpが求められる。同様に、オペアンプＡＭＰの第２入力端子ＩＮ２の電位は第１オフセット電圧Ｖospなので、第２出力電圧Ｖoutmの電圧は、第２キャパシタＣf1bの電位差に第１オフセット電圧Ｖospを加えたものとなる。第２キャパシタＣf1bの電位差は、第２キャパシタＣf1bに蓄積している電荷量を第２キャパシタＣf1bの容量で除することで求められる。すなわち、数式７を第２キャパシタＣf1bの容量Ｃf1bで除するとともに正負を逆転させたものに第１オフセット電圧Ｖospを加えると、第２出力電圧Ｖoutmが求められる。第１出力電圧Ｖoutpと第２出力電圧Ｖoutmは、以下の数式８で表される。
【００４６】
【数８】
2013183194.tif 000010
【００４７】
ここで、各キャパシタＣf1a，Ｃf1b，Ｃsa，Ｃsbの容量を「Ｃf1a＝Ｃf1b＝Ｃsa＝Ｃsb＝Ｃ」とすると、差動出力信号ＡＯＵＴは、以下の数式９で表される。
【数９】
2013183194.tif 000011
【００４８】
数式９に示されるように、比較例の場合、オペアンプＡＭＰのオフセット電圧に基づいて、差動出力信号Ｖoutには２(Ｖosm−Ｖosp）のオフセット誤差が重畳している。
【００４９】
一方、本実施例の場合、図７に示されるように、オフセット補償用スイッチＳＷ４ａ，ＳＷ４ｂが設けられており、参照電圧用キャパシタＣsa，Ｃsbには、入力期間においてオフセット電圧に応じた電荷が蓄積される。これにより、電荷保存の法則を適用すると、数式４及び６は、以下の数式１０で表される。
【００５０】
【数１０】
2013183194.tif 000012
【００５１】
このため、数式５及び７も、以下の数式１１で表される。
【００５２】
【数１１】
2013183194.tif 000013
【００５３】
また、第１出力電圧Ｖoutpと第２出力電圧Ｖoutmも、以下の数式１２で表される。
【００５４】
【数１２】
2013183194.tif 000014
【００５５】
各キャパシタＣf1a，Ｃf1b，Ｃsa，Ｃsbの容量を「Ｃf1a＝Ｃf1b＝Ｃsa＝Ｃsb＝Ｃ」とすると、差動出力信号ＡＯＵＴは、以下の数式１３で表される。
【数１３】
2013183194.tif 000015
【００５６】
数式１３に示されるように、本実施例では、比較例の場合に現れる２(Ｖosm−Ｖosp）のオフセット誤差が消失している。本実施例では、入力期間において、第１参照電圧用キャパシタＣsaにはオペアンプＡＭＰの第１入力端子ＩＮ１の電位を基準として第２入力端子ＩＮ２側のオフセット電圧がサンプリングされ、第２参照電圧用キャパシタＣsbにはオペアンプＡＭＰの第２入力端子ＩＮ２の電位を基準として第１入力端子ＩＮ１側のオフセット電圧がサンプリングされる。これにより、オペアンプＡＭＰから出力される第１出力電圧Ｖoutpと第２出力電圧Ｖoutmのそれぞれに現れるオフセット電圧が同相成分のみとなる（数式１２参照）。この結果、本実施例では、作動出力信号ＡＯＵＴにオフセット電圧の影響が現れない。本実施例では、オペアンプＡＭＰのオフセット電圧の影響が抑えられ、２倍増幅の精度が向上する。
【００５７】
（変形例）
図９に示される変形例の単位変換回路１２は、キャパシタ用スイッチＳＷ１ａ，ＳＷ１ｂの寄生容量に対策が施されていることを特徴としている。この単位変換回路１２は、電荷補償部９Ａ，９Ｂと調整用キャパシタＣca，Ｃcbを備えていることを特徴としている。
【００５８】
第１電荷補償部９Ａは、第１電荷補償用キャパシタＣａと第１電荷補償用スイッチＳＷ５ａを有している。第１電荷補償用キャパシタＣａは、一方の端子が第１キャパシタＣf1aに接続されており、他方の端子が第１電荷補償用スイッチＳＷ５ａに接続されている。第１電荷補償用スイッチＳＷ５ａは、入力期間において第２入力電圧端子Ｔinmに接続し、出力期間においてオペアンプＡＭＰの第２入力端子ＩＮ２に接続可能に構成されている。第２電荷補償部９Ｂは、第２電荷補償用キャパシタＣｂと第２電荷補償用スイッチＳＷ５ｂを有している。第２電荷補償用キャパシタＣｂは、一方の端子が第２キャパシタＣf1bに接続されており、他方の端子が第２電荷補償用スイッチＳＷ５ｂに接続されている。第２電荷補償用スイッチＳＷ５ｂは、入力期間において第１入力電圧端子Ｔinpに接続し、出力期間においてオペアンプの第１入力端子ＩＮ１に接続可能に構成されている。
【００５９】
第１調整用キャパシタＣcaは、一方の端子がオペアンプＡＭＰの第１入力端子ＩＮ１に接続されており、他方の端子が第１調整用スイッチＳＷ６ａに接続されている。第１調整用スイッチＳＷ６ａは、入力期間において第１調整用キャパシタＣcaの他方の端子をオペアンプＡＭＰの第２入力端子ＩＮ２に接続し、出力期間において第１調整用キャパシタＣcaの他方の端子をグランド電位（０Ｖ）に接続可能に構成されている。第２調整用キャパシタＣcbは、一方の端子がオペアンプＡＭＰの第２入力端子ＩＮ２に接続されており、他方の端子が第２調整用スイッチＳＷ６ｂに接続されている。第２調整用スイッチＳＷ６ｂは、入力期間において第２調整用キャパシタＣcbの他方の端子をオペアンプＡＭＰの第１入力端子ＩＮ１に接続し、出力期間において第２調整用キャパシタＣcbの一方の端子をグランド電位（０Ｖ）に接続可能に構成されている。
【００６０】
次に、変形例の単位変換回路２の動作を説明する。なお、上述した実施例と共通する部分に関しては、その説明を省略する。まず、変形例の単位変換回路１２が入力期間のときの導通状態を説明する。
【００６１】
図１０に示されるように、入力期間では、第１電荷補償部９Ａの第１電荷補償用スイッチＳＷ５ａが第２入力電圧端子Ｔinmに接続している。このとき、第１電荷補償用キャパシタＣａの両端にはそれぞれ、第２入力電圧Ｖinmが印加されているので、第１電荷補償用キャパシタＣａの両端には電位差が生じない。このため、入力期間では、第１電荷補償用キャパシタＣａには電荷が蓄積されない。同様に、入力期間では、第２電荷補償部９Ｂの第２電荷補償用スイッチＳＷ５ｂが第１入力電圧端子Ｔinpに接続している。このとき、第２電荷補償用キャパシタＣｂの両端にはそれぞれ、第１入力電圧Ｖinpが印加されているので、第２電荷補償用キャパシタＣｂの両端には電位差が生じない。このため、入力期間では、第２電荷補償用キャパシタＣｂには電荷が蓄積されない。
【００６２】
入力期間では、第１調整用スイッチＳＷ６ａは、オペアンプＡＭＰの第２入力端子ＩＮ２に接続されている。このため、第１調整用キャパシタＣcaの両端には、第１オフセット電圧Ｖospと第２オフセット電圧Ｖosmが印加されており、その電圧差に応じた電荷が蓄積されている。同様に、入力期間では、第２調整用スイッチＳＷ６ｂは、オペアンプＡＭＰの第１入力端子ＩＮ１に接続されている。このため、第２調整用キャパシタＣcbの両端には、第１オフセット電圧Ｖospと第２オフセット電圧Ｖosmが印加されており、その電圧差に応じた電荷が蓄積されている。第１調整用キャパシタＣcaの容量をＣcaとし、第２調整用キャパシタＣcbの容量をＣcbとすると、入力期間において、第１調整用キャパシタＣcaのオペアンプＡＭＰの第１入力端子ＩＮ１側の端子に蓄積される電荷量Ｑ１（Ｃca）と第２調整用キャパシタＣcbのオペアンプＡＭＰの第２入力端子ＩＮ２側の端子に蓄積される電荷量Ｑ１（Ｃcb）は、以下の数式１４で表される。
【００６３】
【数１４】
2013183194.tif 000016
【００６４】
ここで、スイッチＳＷ１ａ，１ｂ，５ａ，５ｂに関して考察する。これらのスイッチＳＷ１ａ，１ｂ，５ａ，５ｂは、トランジスタで構成されていることから、寄生容量を有している。また、これらのスイッチＳＷ１ａ，１ｂ，５ａ，５ｂには、入力期間において、第１入力電圧Ｖinp又は第２入力電圧Ｖinmが印加されている。このため、これらスイッチＳＷ１ａ，１ｂ，５ａ，５ｂには、その寄生容量と入力電圧Ｖinp，Ｖinmに応じて電荷が蓄積される。図１０に示されるように、キャパシタ用スイッチＳＷ１ａの寄生容量をＣpxaとし、キャパシタ用スイッチＳＷ１ｂの寄生容量をＣpxbとし、第１電荷補償用スイッチＳＷ５ａの寄生容量をＣpyaとし、第２電荷補償用スイッチＳＷ５ｂの寄生容量をＣpybとすると、入力期間において、キャパシタ用スイッチＳＷ１ａに蓄積する電荷量Ｑ１（ＳＷ１ａ）とキャパシタ用スイッチＳＷ１ｂに蓄積する電荷量Ｑ１（ＳＷ１ｂ）と第１電荷補償用スイッチＳＷ５ａに蓄積する電荷量Ｑ１（ＳＷ５ａ）と第２電荷補償用スイッチＳＷ５ｂに蓄積する電荷量Ｑ１（ＳＷ５ｂ）は、以下の数式１５で表される。
【００６５】
【数１５】
2013183194.tif 000017
【００６６】
次に、変形例の単位変換回路１２が出力期間のときの導通状態を説明する。図１１に示されるように、出力期間では、キャパシタ用スイッチＳＷ１ａがオペアンプＡＭＰの第１入力端子ＩＮ１に接続され、第１電荷補償用スイッチＳＷ５ａがオペアンプＡＭＰの第２入力端子ＩＮ２に接続される。このため、第１電荷補償用キャパシタＣａの両端には、第１オフセット電圧Ｖospと第２オフセット電圧Ｖosmが印加されており、その電圧差に応じた電荷が蓄積されている。同様に、出力期間では、キャパシタ用スイッチＳＷ１ｂがオペアンプＡＭＰの第２入力端子ＩＮ２に接続され、第２電荷補償用スイッチＳＷ５ｂがオペアンプＡＭＰの第１入力端子ＩＮ１に接続される。このため、第２電荷補償用キャパシタＣｂの両端には、第１オフセット電圧Ｖospと第２オフセット電圧Ｖosmが印加されており、その電圧差に応じた電荷が蓄積されている。
【００６７】
出力期間において、第１電荷補償用キャパシタＣaのオペアンプＡＭＰの第１入力端子ＩＮ１に接続される端子に蓄積される電荷量Ｑ２（Ｃa）と第２入力端子ＩＮ２に接続される端子に蓄積される電荷量Ｑ’２（Ｃa）、及び第２電荷補償用キャパシタＣbのオペアンプＡＭＰの第２入力端子ＩＮ２に接続される端子に蓄積される電荷量Ｑ２（Ｃb）と第１入力端子ＩＮ１に接続される端子に蓄積される電荷量Ｑ’２（Ｃb）は、以下の数式１６で表される。
【００６８】
【数１６】
2013183194.tif 000018
【００６９】
また、出力期間では、第１調整用スイッチＳＷ６ａがグランド電位（０Ｖ）に接続される。このため、第１調整用キャパシタＣcaの両端には、第２オフセット電圧Ｖosmとグランド電位（０Ｖ）が印加されており、その電圧差に応じた電荷が蓄積されている。同様に、第２調整用スイッチＳＷ６ｂがグランド電位（０Ｖ）に接続される。このため、第２調整用キャパシタＣcbの両端には、第１オフセット電圧Ｖospとグランド電位（０Ｖ）が印加されており、その電圧差に応じた電荷が蓄積されている。出力期間において、第１調整用キャパシタＣcaのオペアンプＡＭＰ側の端子に蓄積される電荷量Ｑ２（Ｃca）と第２調整用キャパシタＣcbのオペアンプＡＭＰ側の端子に蓄積される電荷量Ｑ２（Ｃcb）は、以下の数式１７で表される。
【００７０】
【数１７】
2013183194.tif 000019
【００７１】
また、出力期間では、キャパシタ用スイッチＳＷ１ａと第２電荷補償用スイッチＳＷ５ｂには第２オフセット電圧Ｖosmが印加されており、キャパシタ用スイッチＳＷ１ｂと第１電荷補償用スイッチＳＷ５ａには第１オフセット電圧Ｖospが印加されている。出力期間において、キャパシタ用スイッチＳＷ１ａに蓄積する電荷量Ｑ２（ＳＷ１ａ）とキャパシタ用スイッチＳＷ１ｂに蓄積する電荷量Ｑ２（ＳＷ１ｂ）と第１電荷補償用スイッチＳＷ５ａに蓄積する電荷量Ｑ２（ＳＷ５ａ）と第２電荷補償用スイッチＳＷ５ｂに蓄積する電荷量Ｑ２（ＳＷ５ｂ）は、以下の数式１８で表される。
【００７２】
【数１８】
2013183194.tif 000020
【００７３】
ここで、オペアンプＡＭＰの第１入力端子ＩＮ１に接続される閉配線において、入力期間と出力期間に対して電荷保存の法則を適用する。出力期間において、第１キャパシタＣf1aのキャパシタ用スイッチＳＷ１ａ側の端子に蓄積する電荷量をＱ２（Ｃf1a）とすると、以下の数式１９で表される。
【００７４】
【数１９】
2013183194.tif 000021
【００７５】
数式１９を、Ｑ２（Ｃf1a）に関して整理すると、以下の数式２０で表される。
【００７６】
【数２０】
2013183194.tif 000022
【００７７】
同様に、オペアンプＡＭＰの第２入力端子ＩＮ２に接続される閉配線において、入力期間と出力期間に対して電荷保存の法則を適用する。出力期間において、第２キャパシタＣf1bのキャパシタ用スイッチＳＷ１ｂ側の端子に蓄積する電荷量をＱ２（Ｃf1b）とすると、以下の数式２１で表される。
【００７８】
【数２１】
2013183194.tif 000023
【００７９】
数式２１を、Ｑ２（Ｃf1b）に関して整理すると、以下の数式２２で表される。
【００８０】
【数２２】
2013183194.tif 000024
【００８１】
第１出力電圧Ｖoutpの電圧は、第１キャパシタＣf1aの電位差に第２オフセット電圧Ｖosmを加えたものとなる。第１キャパシタＣf1aの電位差は、第１キャパシタＣf1aに蓄積している電荷量を第１キャパシタＣf1aの容量Ｃf1aで除することで求められる。すなわち、数式２０を第１キャパシタＣf1aの容量Ｃf1aで除するとともに正負を逆転させたものに第２オフセット電圧Ｖosmを加えると、第１出力電圧Ｖoutpが求められる。同様に、第２出力電圧Ｖoutmの電圧は、第２キャパシタＣf1bの電位差に第１オフセット電圧Ｖospを加えたものとなる。第２キャパシタＣf1bの電位差は、第２キャパシタＣf1bに蓄積している電荷量を第２キャパシタＣf1bの容量で除することで求められる。すなわち、数式２２を第２キャパシタＣf1bの容量Ｃf1bで除するとともに正負を逆転させたものに第１オフセット電圧Ｖoutpを加えると、第２出力電圧Ｖoutmが求められる。第１出力電圧Ｖoutpと第２出力電圧Ｖoutmは、以下の数式２３で表される。
【００８２】
【数２３】
2013183194.tif 000025
【００８３】
ここで、各キャパシタＣf1a，Ｃf1b，Ｃsa，Ｃsbの容量を「Ｃf1a＝Ｃf1b＝Ｃsa＝Ｃsb＝Ｃ」とし、各キャパシタ用スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ４ａ，ＳＷ４ｂの寄生容量を「Ｃpxa＝Ｃpxb＝Ｃpya＝Ｃpyb＝Ｃp」とし、調整用キャパシタＣca，Ｃcbと補償用キャパシタＣａ，Ｃｂを「Ｃca＝Ｃcb＝４Ｃａ＋２Ｃp＝４Ｃｂ＋２Ｃp」とすると、第１出力電圧Ｖoutpと第２出力電圧Ｖoutmは、以下の数式２４で表される。
【数２４】
2013183194.tif 000026
【００８４】
差動出力信号ＡＯＵＴは、以下の数式２５で表される。
【数２５】
2013183194.tif 000027
【００８５】
数式２５に示されるように、本実施例では、差動出力信号ＡＯＵＴにオフセット電圧の影響が現れない。さらに、本実施例の場合、電荷補償部９Ａ，９Ｂが設けられており、出力期間において、第１電荷補償部９Ａの第１電荷補償用スイッチＳＷ４ａがオペアンプＡＭＰの第２入力端子ＩＮ２を含む閉配線に接続され、第２電荷補償部９Ｂの第２電荷補償用スイッチＳＷ４ｂがオペアンプＡＭＰの第１入力端子ＩＮ１を含む閉配線に接続される。これにより、第１電荷補償部９Ａの第１電荷補償用スイッチＳＷ４ａの寄生容量に蓄積した電荷が、オペアンプＡＭＰの第２入力端子ＩＮ２を含む閉配線に放電され、第２電荷補償部９Ｂの第２電荷補償用スイッチ４ｂの寄生容量に蓄積した電荷が、オペアンプＡＭＰの第１入力端子ＩＮ１を含む閉配線に放電される。具体的には、第１電荷補償部９Ａの第１電荷補償用スイッチＳＷ４ａの寄生容量に蓄積する電荷は、キャパシタ用スイッチＳＷ１ａの寄生容量に蓄積する電荷とその電荷量が等しい。このため、第１電荷補償部９Ａが設けられていると、これら電荷の影響はオペアンプＡＭＰの出力に対して同相成分となり、それらが相殺されることによって寄生容量の影響が消失する。同様に、第２電荷補償部９Ｂの第２電荷補償用スイッチＳＷ４ｂの寄生容量に蓄積する電荷は、キャパシタ用スイッチＳＷ１ｂの寄生容量に蓄積する電荷とその電荷量が等しい。このため、第２電荷補償部９Ｂが設けられていると、これら電荷の影響はオペアンプＡＭＰの出力に対して同相成分となり、それらが相殺されることによって寄生容量の影響が消失する。本実施例では、寄生容量の影響が抑えられ、２倍増幅の精度が向上する。
【実施例２】
【００８６】
図１２に示されるように、巡回型ＡＤ変換器１００は、アナログの差動入力信号ＡＩＮを複数ビットのデジタル出力信号ＤＯＵＴに変換して出力するものであり、単位変換回路１０２とエンコーダ１０４を備えている。
【００８７】
単位変換回路１０２は、差動入力信号ＡＩＮが入力するように構成されているとともに、出力を入力として巡回するように構成されている。単位変換回路１０２はまず、最上位ビットに対応するサブデジタル信号Ｄ１[１：０]を生成するとともに、差動入力信号ＡＩＮを２倍増幅して所定の参照電圧を加算した差動出力信号ＡＯＵＴを出力する。単位変換回路１０２は、その差動出力信号ＡＯＵＴを巡回させて差動入力信号ＡＩＮとして受け取り、最上位ビットよりも１桁下位のビットに対応するサブデジタル信号Ｄ２[１：０]を生成するとともに、受け取った差動入力信号ＡＩＮを２倍増幅して所定の参照電圧を加算した差動出力信号ＡＯＵＴを出力する。
【００８８】
このように、巡回型ＡＤ変換器１００では、単位変換回路１０２が巡回動作を行っており、差動入力信号ＡＩＮを上位ビットから順に検出し、複数のサブデジタル信号に変換する。エンコーダ４は、単位変換回路１０２が出力するサブデジタル信号を所定の演算式でエンコードし、アナログの差動入力信号ＡＩＮに対応するデジタル出力信号ＤＯＵＴを生成する。
【００８９】
図１３に、単位変換回路１０２の回路図を示す。なお、第１実施例の単位変換回路２と共通する構成要素に関しては共通の符号を付し、その説明を省略する。単位変換回路１０２は、第３キャパシタＣf2aと、第４キャパシタＣf2bと、複数のスイッチＳＷを備えていることを特徴としている。
【００９０】
第３キャパシタＣf2aは、一方の端子がオペアンプＡＭＰの第１出力端子ＯＵＴ１に接続されており、他方の端子がスイッチＳＷ７ａに接続されている。第３キャパシタＣf2aは、スイッチＳＷ７ａの切換えによって、オペアンプＡＭＰの第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間、又は、オペアンプＡＭＰの第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の間のいずれかに接続可能に構成されている。同様に、第４キャパシタＣf2bは、一方の端子がオペアンプＡＭＰの第２出力端子ＯＵＴ２に接続されており、他方の端子がスイッチＳＷ７ｂに接続されている。第４キャパシタＣf2bは、スイッチＳＷ７ｂの切換えによって、オペアンプＡＭＰの第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間、又は、オペアンプＡＭＰの第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の間のいずれかに接続可能に構成されている。
【００９１】
また、この単位変換回路１０２では、第１実施例の単位変換回路２と比較すると、第１キャパシタＣf1aが、キャパシタ用スイッチＳＷ１ａ，ＳＷ２ａの切換えによって、第１入力電圧端子Ｔinpと第２入力電圧端子Ｔinmの間、オペアンプＡＭＰの第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間に加えて、オペアンプＡＭＰの第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の間のいずれかに接続可能に構成されている。同様に、第２キャパシタＣf1bは、キャパシタ用スイッチＳＷ１ｂ，ＳＷ２ｂの切換えによって、第１入力電圧端子Ｔinpと第２入力電圧端子Ｔinmの間、オペアンプＡＭＰの第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間に加えて、オペアンプＡＭＰの第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の間のいずれかに接続可能に構成されている。
【００９２】
図１４に、単位変換回路１０２のタイミング図を示す。単位変換回路１０２は、クロックＣＬＫに同期しており、３つの期間を１サイクルとする複数のサイクルを実施する。図１４に示されるように、単位変換回路１０２では、奇数サイクルと偶数サイクルに区別することができる。第１キャパシタＣf1aと第２キャパシタＣf1bは奇数サイクルに対応して動作し、第３キャパシタＣf2aと第４キャパシタＣf2bは偶数サイクルに対応して動作する。
【００９３】
まず、単位変換回路１０２が第０期間（図１４参照）のときの導通状態を説明する。図１５に示されるように、第０期間では、第１キャパシタＣf1aが第１入力電圧端子Ｔinpと第２入力電圧端子Ｔinmの間に接続されており、第１キャパシタＣf1aに第１入力電圧Ｖinpと第２入力電圧Ｖinmの差電圧が印加され、差動入力信号がサンプリングされる。同様に、第０期間では、第２キャパシタＣf1bが第１入力電圧端子Ｔinpと第２入力電圧端子Ｔinmの間に接続されており、第２キャパシタＣf1bに第１入力電圧Ｖinpと第２入力電圧Ｖinmの差電圧が印加され、差動入力信号がサンプリングされる。さらに、第０期間では、サブＡＤコンバータ５に第１入力電圧Ｖinpと第２入力電圧Ｖinmが入力しており、サブＡＤコンバータ５がサブデジタル信号Ｄ[１：０]を生成する。ＤＡコンバータ６ａは、サブデジタル信号Ｄ[１：０]を記憶する。
【００９４】
次に、単位変換回路１０２が初期化期間（図１４参照）のときの導通状態を説明する。図１６に示されるように、初期化期間では、第１初期化用スイッチ３ａがオペアンプＡＭＰの第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間を短絡し、第２初期化用スイッチ３ｂがオペアンプＡＭＰの第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間を短絡する。このとき、第１オフセット補償用スイッチＳ４ａがオペアンプＡＭＰの第２入力端子ＩＮ２に接続され、第２オフセット補償用スイッチ４ｂがオペアンプＡＭＰの第１入力端子ＩＮ１に接続される。これにより、第１参照電圧用キャパシタＣsaと第２参照電圧用キャパシタＣsbにはオフセット電圧がサンプリングされる。
【００９５】
次に、単位変換回路１０２が第１入出力期間（図１４参照）のときの導通状態を説明する。図１７に示されるように、第１入出力期間では、第１キャパシタＣf1aがオペアンプＡＭＰの第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間に接続され、第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間にフィードバック接続が形成される。同様に、第１入出力期間では、第２キャパシタＣf1bがオペアンプＡＭＰの第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間に接続され、第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間にフィードバック接続が形成される。
【００９６】
また、ＤＡコンバータ６ａは、記憶されているサブデジタル信号Ｄ[１：０]に基づいて、参照電圧ＤＡＰ，ＤＡＭを生成し、その参照電圧ＤＡＰ，ＤＡＭを参照電圧用キャパシタＣsa，Ｃsbに印加する。この導通状態は、第１実施例の場合と同様である。これにより、第１入出力期間では、第１キャパシタＣf1aと第２キャパシタＣf1bと第１参照電圧用キャパシタＣsaと第２参照電圧用キャパシタＣsbによって、オペアンプＡＭＰのオフセット電圧の影響が抑制された差動出力信号ＡＯＵＴが出力される。
【００９７】
さらに、第１入出力期間では、第３キャパシタＣf2aがオペアンプＡＭＰの第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の間に接続されており、第３キャパシタＣf2aに第１出力電圧Ｖoutpと第２出力電圧Ｖoutmの差電圧が印加され、差動出力信号（次のサイクルの差動入力信号でもある）がサンプリングされる。同様に、第１入出力期間では、第４キャパシタＣf2bがオペアンプＡＭＰの第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の間に接続されており、第４キャパシタＣf2bに第１出力電圧Ｖoutpと第２出力電圧Ｖoutmの差電圧が印加され、差動出力信号（次のサイクルの差動入力信号でもある）がサンプリングされる。
【００９８】
さらに、第１入出力期間では、サブＡＤコンバータ５に第１出力電圧Ｖoutpと第２出力電圧Ｖoutmが入力しており、サブＡＤコンバータ５がサブデジタル信号Ｄ[１：０]を生成する。ＤＡコンバータ６ａは、サブデジタル信号Ｄ[１：０]を記憶する。
【００９９】
次に、単位変換回路１０２が初期化期間（図１４参照）になる。このときの導通状態は、上述した図１６に示されるものであり、これにより、第１参照電圧用キャパシタＣsaと第２参照電圧用キャパシタＣsbにはオフセット電圧がサンプリングされる。
【０１００】
次に、単位変換回路１０２が第２入出力期間（図１４参照）のときの導通状態を説明する。図１８に示されるように、第２入出力期間では、第３キャパシタＣf2aがオペアンプＡＭＰの第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間に接続され、第１入力端子ＩＮ１と第１出力端子ＯＵＴ１の間にフィードバック接続が形成される。同様に、第２入出力期間では、第４キャパシタＣf2bがオペアンプＡＭＰの第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間に接続され、第２入力端子ＩＮ２と第２出力端子ＯＵＴ２の間にフィードバック接続が形成される。
【０１０１】
また、ＤＡコンバータ６ａは、記憶されているサブデジタル信号Ｄ[１：０]に基づいて、参照電圧ＤＡＰ，ＤＡＭを生成し、その参照電圧ＤＡＰ，ＤＡＭを参照電圧用キャパシタＣsa，Ｃsbに印加する。この導通状態は、第１実施例の場合と同様である。これにより、第２入出力期間では、第３キャパシタＣf2aと第４キャパシタＣf2bと第１参照電圧用キャパシタＣsaと第２参照電圧用キャパシタＣsbによって、オペアンプＡＭＰのオフセット電圧の影響が抑制された差動出力信号ＡＯＵＴが出力される。
【０１０２】
さらに、第２入出力期間では、第１キャパシタＣf1aがオペアンプＡＭＰの第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の間に接続されており、第２キャパシタＣf1aに第１出力電圧Ｖoutpと第２出力電圧Ｖoutmの差電圧が印加され、差動出力信号（次のサイクルの差動入力信号でもある）がサンプリングされる。同様に、第２入出力期間では、第２キャパシタＣf1bがオペアンプＡＭＰの第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の間に接続されており、第２キャパシタＣf1bに第１出力電圧Ｖoutpと第２出力電圧Ｖoutmの差電圧が印加され、差動出力信号（次のサイクルの差動入力信号でもある）がサンプリングされる。
【０１０３】
さらに、第２入出力期間では、サブＡＤコンバータ５に第１出力電圧Ｖoutpと第２出力電圧Ｖoutmが入力しており、サブＡＤコンバータ５がサブデジタル信号Ｄ[１：０]を生成する。ＤＡコンバータ６ａは、サブデジタル信号Ｄ[１：０]を記憶する。
【０１０４】
上記したように、巡回型ＡＤ変換器１００の単位変換回路１０２では、奇数サイクルに対応して第１キャパシタＣf1aと第２キャパシタＣf1bが差動入力信号のサンプリングと差動出力信号を生成し、偶数サイクルに対応して第３キャパシタＣf2aと第４キャパシタＣf2bが差動入力信号のサンプリングと差動出力信号を生成する。巡回型ＡＤ変換器１００は、これらのサイクルを繰返すことによって、差動入力信号ＡＩＮをデジタル信号ＤＯＵＴに変換して出力する。
【０１０５】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【０１０６】
Ｔinp：第１入力電圧端子
Ｔinm：第２入力電圧端子
Ｔoutp：第１出力電圧端子
Ｔoutm：第２出力電圧端子
ＡＭＰ：オペアンプ
Ｃf1a：第１キャパシタ
Ｃf1b：第２キャパシタ
Ｃsa：第１参照電圧用キャパシタ
Ｃsb：第２参照電圧用キャパシタ
６a：ＤＡコンバータ
【図１】
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【図２】
2013183194.tif 000029
【図３】
2013183194.tif 000030
【図４】
2013183194.tif 000031
【図５】
2013183194.tif 000032
【図６】
2013183194.tif 000033
【図７】
2013183194.tif 000034
【図８】
2013183194.tif 000035
【図９】
2013183194.tif 000036
【図１０】
2013183194.tif 000037
【図１１】
2013183194.tif 000038
【図１２】
2013183194.tif 000039
【図１３】
2013183194.tif 000040
【図１４】
2013183194.tif 000041
【図１５】
2013183194.tif 000042
【図１６】
2013183194.tif 000043
【図１７】
2013183194.tif 000044
【図１８】
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