(57)【要約】【課題】出力電圧の立ち上がりの遅延時間と立ち下がりの遅延時間との差異を低減することが可能なレベルシフト回路を提供する。【解決手段】出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なるレベルシフト部Ｆ１、Ｆ２が複数段接続されている。そして、前段のレベルシフト部Ｆ１の出力電圧の立ち下がりの遅延時間を後段のレベルシフト部Ｆ２の出力電圧の立ち上がりの遅延時間で補償し、前段のレベルシフト部Ｆ１の出力電圧の立ち上がりの遅延時間を後段のレベルシフト部Ｆ２の出力電圧の立ち下がりの遅延時間で補償する。【選択図】      図１
2013030827.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なるレベルシフト部が複数段接続されたレベルシフト回路において、
前段のレベルシフト部の出力電圧の立ち上がりの遅延時間を後段のレベルシフト部の出力電圧の立ち下がりの遅延時間で補償し、前記前段のレベルシフト部の出力電圧の立ち下がりの遅延時間を後段のレベルシフト部の出力電圧の立ち上がりの遅延時間で補償することを特徴とするレベルシフト回路。
【請求項２】
差動入力電圧に基づいてレベルシフト動作を行う第１のレベルシフト部と、
前記第１のレベルシフト部の入力電圧と前記第１のレベルシフト部の出力電圧とを差動入力電圧としてレベルシフト動作を行う第２のレベルシフト部とを備えることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
第１の電源電位と第２の電源電位との間でレベルシフト動作を行う第１のレベルシフト部と、
前記第１のレベルシフト部の後段に接続され、前記第１の電源電位と前記第２の電源電位との間でレベルシフト動作を行う第２のレベルシフト部とを備えることを特徴とする請求項１に記載のレベルシフト回路。
【請求項４】
前記レベルシフト部の出力側に接続された容量素子をさらに備えることを特徴とする請求項１から３のいずれか１項に記載のレベルシフト回路。
【請求項５】
前記レベルシフト部は、
前記出力電圧を第１の電源電位にプルダウンするプルダウン素子と、
前記プルダウン素子に直列に接続され、前記出力電圧を第２の電源電位にプルアップする第１のプルアップ素子と、
前記第１のプルアップ素子に並列に接続され、前記第２の電源電位に基づいてプルアップ動作する第２のプルアップ素子を備えることを特徴とする請求項１から４のいずれか１項に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態はレベルシフト回路に関する。
【背景技術】
【０００２】
半導体装置では、内部回路の特性を適正化するために、外部から与えられる電源電圧をレベルシフトしてから内部回路に供給することがある。この時、出力電圧の立ち上がりの遅延時間と立ち下がりの遅延時間とが互いに大きく異なると、出力電圧のデューティ比のずれが大きくなり、動作マージンが大きく減少することがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２４４３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、出力電圧の立ち上がりの遅延時間と立ち下がりの遅延時間との差異を低減することが可能なレベルシフト回路を提供することである。
【課題を解決するための手段】
【０００５】
実施形態のレベルシフト回路によれば、出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なるレベルシフト部が複数段接続されている。そして、前段のレベルシフト部の出力電圧の立ち上がりの遅延時間を後段のレベルシフト部の出力電圧の立ち下がりの遅延時間で補償し、前記前段のレベルシフト部の出力電圧の立ち下がりの遅延時間を後段のレベルシフト部の出力電圧の立ち上がりの遅延時間で補償する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るレベルシフト回路の概略構成を示すブロック図である。
【図２】図２は、第２実施形態に係るレベルシフト回路の概略構成を示す回路図である。
【図３】図３は、図２のレベルシフト回路の各部の電圧波形を示すタイミングチャートである。
【図４】図４は、図２のレベルシフト回路においてインバータＭ１１の入力電圧ＩＮＰＵＴが立ち下がった時の各ノードの遅延を示す回路図である。
【図５】図５は、図２のレベルシフト回路においてインバータＭ１１の入力電圧ＩＮＰＵＴが立ち上がった時の各ノードの遅延を示す回路図である。
【図６】図６は、第３実施形態に係るレベルシフト回路の概略構成を示す回路図である。
【図７】図７は、図６のレベルシフト回路の各部の電圧波形を示すタイミングチャートである。
【図８】図８は、第４実施形態に係るレベルシフト回路の概略構成を示す回路図である。
【図９】図９は、図８のレベルシフト回路の各部の電圧波形を示すタイミングチャートである。
【図１０】図１０は、第５実施形態に係るレベルシフト回路の概略構成を示す回路図である。
【図１１】図１１は、第６実施形態に係るレベルシフト回路の概略構成を示す回路図である。
【図１２】図１２は、第７実施形態に係るレベルシフト回路の概略構成を示す回路図である。
【図１３】図１３は、第８実施形態に係るレベルシフト回路においてインバータＭ１１の入力電圧ＩＮＰＵＴが立ち下がった時の各ノードの遅延を示す回路図である。
【図１４】図１４は、図１３のレベルシフト回路においてインバータＭ１１の入力電圧ＩＮＰＵＴが立ち上がった時の各ノードの遅延を示す回路図である。
【図１５】図１５は、第９実施形態に係るレベルシフト回路が適用される半導体装置の概略構成を示すブロック図である。
【図１６】図１６（ａ）は、第１０実施形態に係るレベルシフト回路が適用される半導体記憶装置の概略構成を示すブロック図、図１６（ｂ）は、１６（ａ）のＮＡＮＤメモリ３−１の概略構成を示す斜視図、図１６（ｃ）は、１６（ｂ）のＮＡＮＤメモリ３−１の半導体チップＣＰ１の概略構成を示す斜視図である。
【図１７】図１７は、図１６（ａ）のＮＡＮＤメモリ３−１の概略構成の一例を示す斜視図である。
【図１８】図１８は、第１１実施形態に係るレベルシフト回路が適用される半導体記憶装置のトグルモード時の動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態に係るレベルシフト回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係るレベルシフト回路の概略構成を示すブロック図である。
図１において、このレベルシフト回路にはレベルシフト部Ｆ１、Ｆ２が設けられ、レベルシフト部Ｆ１の後段にはレベルシフト部Ｆ２が接続されている。レベルシフト部Ｆ２の後段にはインバータＭ１が接続されている。
【０００９】
ここで、レベルシフト部Ｆ１は、第１の電源電位ＶＳＳと第２の電源電位ＶＣＣＱ１との間で出力電圧をレベルシフトさせることができる。レベルシフト部Ｆ２は、第１の電源電位ＶＳＳと第３の電源電位ＶＣＣＱ２との間で出力電圧をレベルシフトさせることができる。インバータＭ１は、第１の電源電位ＶＳＳと第３の電源電位ＶＣＣＱ２との間で出力電圧を反転させることができる。
【００１０】
なお、第１の電源電位ＶＳＳ、第２の電源電位ＶＣＣＱ１および第３の電源電位ＶＣＣＱ２は、ＶＳＳ＜ＶＣＣＱ１≦ＶＣＣＱ２という関係を満たすことができ、第２の電源電位ＶＣＣＱ１と第３の電源電位ＶＣＣＱ２とは等しくてもよい。また、第１の電源電位ＶＳＳはグランド電位であってもよい。
【００１１】
また、各レベルシフト部Ｆ１、Ｆ２は、出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なっている。
なお、出力電圧の立ち上がりの遅延時間とは、入力電圧が立ち上がってから出力電圧の立ち上がるまでの遅延時間、出力電圧の立ち下がりの遅延時間とは、入力電圧が立ち下がってから出力電圧の立ち下がるまでの遅延時間を言う。
【００１２】
また、出力電圧の立ち上がりの遅延時間は、入力電圧のレベルがボトムからトップまで１００％だけ立ち上がった時から、出力電圧のレベルがボトムからトップまで１００％だけ立ち上がるまでということに限定されることなく、例えば、入力電圧のレベルがボトムから５０％だけ立ち上がった時から、出力電圧のレベルがボトムから５０％だけ立ち上がるまでというように任意に定義することができる。
【００１３】
また、出力電圧の立ち下がりの遅延時間は、入力電圧のレベルがトップからボトムまで１００％だけ立ち下がった時から、出力電圧のレベルがトップからボトムまで１００％だけ立ち下がるまでということに限定されることなく、例えば、入力電圧のレベルがトップから５０％だけ立ち下がった時から、出力電圧のレベルがトップから５０％だけ立ち下がるまでというように任意に定義することができる。
【００１４】
そして、このレベルシフト回路は、前段のレベルシフト部Ｆ１の出力電圧の立ち上がりの遅延時間を後段のレベルシフト部Ｆ２の出力電圧の立ち下がりの遅延時間で補償し、前段のレベルシフト部Ｆ１の出力電圧の立ち下がりの遅延時間を後段のレベルシフト部Ｆ２の出力電圧の立ち上がりの遅延時間で補償することができる。
【００１５】
そして、振幅がＶＤＤの入力電圧Ｖ１がレベルシフト部Ｆ１に入力されると、振幅がＶＣＣＱ１の出力電圧Ｖ２にレベルシフトされ、レベルシフト部Ｆ２に入力される。なお、ＶＤＤはＶＣＣＱ１よりも小さな電圧とすることができる。
【００１６】
そして、レベルシフト部Ｆ２において、振幅がＶＣＣＱ１の出力電圧Ｖ２が、振幅がＶＣＣＱ２の出力電圧Ｖ３にレベルシフトされ、インバータＭ１に入力される。そして、インバータＭ１において、レベルシフト部Ｆ２からの出力電圧Ｖ３が反転されることで、インバータＭ１から出力電圧Ｖ４が出力される。
【００１７】
ここで、レベルシフト部Ｆ１は、出力電圧Ｖ２の立ち下がりＥＤ２の遅延時間よりも立ち上がりＥＵ２の遅延時間の方が大きく、レベルシフト部Ｆ２は、出力電圧Ｖ３の立ち下がりＥＤ３の遅延時間よりも立ち上がりＥＵ３の遅延時間の方が大きいものとする。
【００１８】
この時、レベルシフト部Ｆ１では、入力電圧Ｖ１の立ち上がりＥＵ１に従って出力電圧Ｖ２の立ち下がりＥＤ２が発生し、入力電圧Ｖ１の立ち下がりＥＤ１に従って出力電圧Ｖ２の立ち上がりＥＵ２が発生するものとすると、立ち上がりＥＵ１に対する立ち下がりＥＤ２の遅れよりも立ち下がりＥＤ１に対する立ち上がりＥＵ２の遅れの方が大きくなる。
【００１９】
また、レベルシフト部Ｆ２では、入力電圧Ｖ２の立ち下がりＥＤ２に従って出力電圧Ｖ３の立ち上がりＥＵ３が発生し、入力電圧Ｖ２の立ち上がりＥＵ２に従って出力電圧Ｖ３の立ち下がりＥＤ３が発生するものとすると、立ち上がりＥＵ２に対する立ち下がりＥＤ３の遅れよりも立ち下がりＥＤ２に対する立ち上がりＥＵ３の遅れの方が小さくなる。
【００２０】
この結果、立ち上がりＥＵ１に対する立ち下がりＥＤ２の遅れよりも立ち下がりＥＤ１に対する立ち上がりＥＵ２の遅れの大きい分を、立ち上がりＥＵ２に対する立ち下がりＥＤ３の遅れよりも立ち下がりＥＤ２に対する立ち上がりＥＵ３の遅れの小さい方で相殺させることができる。
【００２１】
このため、インバータＭ１では、出力電圧Ｖ３の立ち上がりＥＵ３に従って出力電圧Ｖ４の立ち下がりＥＤ４が発生し、出力電圧Ｖ３の立ち下がりＥＤ３に従って出力電圧Ｖ４の立ち上がりＥＵ４が発生するものとすると、立ち上がりＥＵ１に対する立ち下がりＥＤ４の遅れと、立ち下がりＥＤ１に対する立ち上がりＥＵ４の遅れとを近づけることができる。
【００２２】
なお、上述した実施形態では、レベルシフト部を２段接続する方法を例にとって説明したが、レベルシフト部を偶数段接続するようにしてもよい。
【００２３】
（第２実施形態）
図２は、第２実施形態に係るレベルシフト回路の概略構成を示す回路図である。
図２において、このレベルシフト回路にはレベルシフト部Ｆ１１、Ｆ１２が設けられ、レベルシフト部Ｆ１１の後段にはレベルシフト部Ｆ１２が接続されている。レベルシフト部Ｆ１１、Ｆ１２の前段にはインバータＭ１２が接続され、インバータＭ１２の前段にはインバータＭ１１が接続され、レベルシフト部Ｆ１２の後段にはインバータＭ１３が接続されている。
【００２４】
ここで、レベルシフト部Ｆ１１は、第１の電源電位ＶＳＳと第２の電源電位ＶＣＣＱ１との間で出力電圧をレベルシフトさせることができる。レベルシフト部Ｆ１２は、第１の電源電位ＶＳＳと第３の電源電位ＶＣＣＱ２との間で出力電圧をレベルシフトさせることができる。インバータＭ１１、Ｍ１２は、第１の電源電位ＶＳＳと第４の電源電位ＶＤＤとの間で出力電圧を反転させることができる。インバータＭ１３は、第１の電源電位ＶＳＳと第３の電源電位ＶＣＣＱ２との間で出力電圧を反転させることができる。
【００２５】
また、各レベルシフト部Ｆ１１、Ｆ１２は、出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なっている。また、レベルシフト部Ｆ１１は、入力電圧ＩＮ、ＩＮｎに基づいてレベルシフト動作を行うことができる。なお、入力電圧ＩＮは、入力電圧ＩＮｎの反転電圧である。これらの入力電圧ＩＮ、ＩＮｎは差動入力電圧として用いることができる。レベルシフト部Ｆ１２は、レベルシフト部Ｆ１１の入力電圧ＩＮとレベルシフト部Ｆ１１の出力電圧Ｉ２を差動入力電圧としてレベルシフト動作を行うことができる。
【００２６】
インバータＭ１１には、Ｐチャンネル電界効果トランジスタＰ１およびＮチャンネル電界効果トランジスタＮ１が設けられている。インバータＭ１２には、Ｐチャンネル電界効果トランジスタＰ２およびＮチャンネル電界効果トランジスタＮ２が設けられている。インバータＭ１３には、Ｐチャンネル電界効果トランジスタＰ３およびＮチャンネル電界効果トランジスタＮ３が設けられている。
【００２７】
レベルシフト部Ｆ１１には、Ｐチャンネル電界効果トランジスタＰ１１〜Ｐ１４およびＮチャンネル電界効果トランジスタＮ１１、Ｎ１２が設けられている。レベルシフト部Ｆ１２には、Ｐチャンネル電界効果トランジスタＰ１５〜Ｐ１８およびＮチャンネル電界効果トランジスタＮ１５、Ｎ１６が設けられている。
【００２８】
Ｐチャンネル電界効果トランジスタＰ１のソースは第４の電源電位ＶＤＤに接続され、Ｐチャンネル電界効果トランジスタＰ１のドレインはＮチャンネル電界効果トランジスタＮ１のドレインに接続され、Ｎチャンネル電界効果トランジスタＮ１のソースは第１の電源電位ＶＳＳに接続されている。Ｐチャンネル電界効果トランジスタＰ１のゲートはＮチャンネル電界効果トランジスタＮ１のゲートに接続されている。
【００２９】
Ｐチャンネル電界効果トランジスタＰ２のソースは第４の電源電位ＶＤＤに接続され、Ｐチャンネル電界効果トランジスタＰ２のドレインはＮチャンネル電界効果トランジスタＮ２のドレインに接続され、Ｎチャンネル電界効果トランジスタＮ２のソースは第１の電源電位ＶＳＳに接続されている。Ｐチャンネル電界効果トランジスタＰ２のゲートとＮチャンネル電界効果トランジスタＮ２のゲートは、Ｐチャンネル電界効果トランジスタＰ１のドレインに接続されている。
【００３０】
Ｐチャンネル電界効果トランジスタＰ１１、Ｐ１２のソースは第２の電源電位ＶＣＣＱ１に接続され、Ｐチャンネル電界効果トランジスタＰ１１のドレインはＰチャンネル電界効果トランジスタＰ１３のソースに接続され、Ｐチャンネル電界効果トランジスタＰ１３のドレインはＮチャンネル電界効果トランジスタＮ１１のドレインに接続されている。Ｐチャンネル電界効果トランジスタＰ１２のドレインはＰチャンネル電界効果トランジスタＰ１４のソースに接続され、Ｐチャンネル電界効果トランジスタＰ１４のドレインはＮチャンネル電界効果トランジスタＮ１２のドレインに接続され、Ｎチャンネル電界効果トランジスタＮ１１、Ｎ１２のソースは第１の電源電位ＶＳＳに接続されている。
【００３１】
Ｐチャンネル電界効果トランジスタＰ１１のゲートとＮチャンネル電界効果トランジスタＮ１１のゲートは、Ｐチャンネル電界効果トランジスタＰ２のドレインに接続され、Ｐチャンネル電界効果トランジスタＰ１２のゲートとＮチャンネル電界効果トランジスタＮ１２のゲートは、Ｐチャンネル電界効果トランジスタＰ１のドレインに接続されている。Ｐチャンネル電界効果トランジスタＰ１３のゲートはＰチャンネル電界効果トランジスタＰ１４のドレインに接続され、Ｐチャンネル電界効果トランジスタＰ１４のゲートはＰチャンネル電界効果トランジスタＰ１３のドレインに接続されている。
【００３２】
Ｐチャンネル電界効果トランジスタＰ１５、Ｐ１６のソースは第３の電源電位ＶＣＣＱ２に接続され、Ｐチャンネル電界効果トランジスタＰ１５のドレインはＰチャンネル電界効果トランジスタＰ１７のソースに接続され、Ｐチャンネル電界効果トランジスタＰ１７のドレインはＮチャンネル電界効果トランジスタＮ１５のドレインに接続されている。Ｐチャンネル電界効果トランジスタＰ１６のドレインはＰチャンネル電界効果トランジスタＰ１８のソースに接続され、Ｐチャンネル電界効果トランジスタＰ１８のドレインはＮチャンネル電界効果トランジスタＮ１６のドレインに接続され、Ｎチャンネル電界効果トランジスタＮ１５、Ｎ１６のソースは第１の電源電位ＶＳＳに接続されている。
【００３３】
Ｐチャンネル電界効果トランジスタＰ１５のゲートとＮチャンネル電界効果トランジスタＮ１５のゲートは、Ｐチャンネル電界効果トランジスタＰ１３のドレインに接続され、Ｐチャンネル電界効果トランジスタＰ１６のゲートとＮチャンネル電界効果トランジスタＮ１６のゲートは、Ｐチャンネル電界効果トランジスタＰ２のドレインに接続されている。Ｐチャンネル電界効果トランジスタＰ１７のゲートはＰチャンネル電界効果トランジスタＰ１８のドレインに接続され、Ｐチャンネル電界効果トランジスタＰ１８のゲートはＰチャンネル電界効果トランジスタＰ１７のドレインに接続されている。
【００３４】
Ｐチャンネル電界効果トランジスタＰ３のソースは第３の電源電位ＶＣＣＱ２に接続され、Ｐチャンネル電界効果トランジスタＰ３のドレインはＮチャンネル電界効果トランジスタＮ３のドレインに接続され、Ｎチャンネル電界効果トランジスタＮ３のソースは第１の電源電位ＶＳＳに接続されている。Ｐチャンネル電界効果トランジスタＰ３のゲートとＮチャンネル電界効果トランジスタＰ３のゲートは、Ｐチャンネル電界効果トランジスタＰ１７のドレインに接続されている。
【００３５】
図３は、図２のレベルシフト回路の各部の電圧波形を示すタイミングチャートである。
図３において、インバータＭ１１に入力電圧ＩＮＰＵＴが入力されると、インバータＭ１１にて入力電圧ＩＮＰＵＴが反転されることで入力電圧ＩＮｎが生成され、インバータＭ１２およびレベルシフト部Ｆ１１に出力される。
【００３６】
そして、インバータＭ１２に入力電圧ＩＮｎが入力されると、インバータＭ１２にて入力電圧ＩＮｎが反転されることで入力電圧ＩＮが生成され、レベルシフト部Ｆ１１に出力される。ここで、入力電圧ＩＮＰＵＴ、ＩＮｎ、ＩＮの振幅はＶＤＤに維持される。
【００３７】
そして、レベルシフト部Ｆ１１において、入力電圧ＩＮｎ、ＩＮを差動入力電圧としてレベルシフト動作が行われることで、振幅がＶＣＣＱ１の出力電圧Ｉ２が生成され、レベルシフト部Ｆ１２に入力される。
【００３８】
そして、レベルシフト部Ｆ１２において、レベルシフト部Ｆ１１の入力電圧ＩＮとレベルシフト部Ｆ１１の出力電圧Ｉ２を差動入力電圧としてレベルシフト動作が行われることで、振幅がＶＣＣＱ２の出力電圧ｂ２が生成され、インバータＭ１３に入力される。
【００３９】
そして、インバータＭ１３において、レベルシフト部Ｆ１２からの出力電圧ｂ２が反転されることで、インバータＭ１３から出力電圧ＯＵＴｎが出力される。
【００４０】
ここで、レベルシフト部Ｆ１１において、入力電圧ＩＮｎが“Ｌ”、入力電圧ＩＮが“Ｈ”の場合、Ｐチャンネル電界効果トランジスタＰ１２、Ｐ１４およびＮチャンネル電界効果トランジスタＮ１１がオン、Ｐチャンネル電界効果トランジスタＰ１１、Ｐ１３およびＮチャンネル電界効果トランジスタＮ１２がオフする。このため、レベルシフト部Ｆ１１の出力電圧Ｉ２がＮチャンネル電界効果トランジスタＮ１１を介して第１の電源電位ＶＳＳに引き下げられることで“Ｌ”になる。
【００４１】
一方、レベルシフト部Ｆ１１において、入力電圧ＩＮｎが“Ｈ”、入力電圧ＩＮが“Ｌ”の場合、Ｐチャンネル電界効果トランジスタＰ１２、Ｐ１４およびＮチャンネル電界効果トランジスタＮ１１がオフ、Ｐチャンネル電界効果トランジスタＰ１１、Ｐ１３およびＮチャンネル電界効果トランジスタＮ１２がオンする。このため、レベルシフト部Ｆ１１の出力電圧Ｉ２がＰチャンネル電界効果トランジスタＰ１１、Ｐ１３を介して第２の電源電位ＶＣＣＱ１に引き上げられることで“Ｈ”になる。また、出力電圧Ｉ２の立ち上がりＥＵ１１の遅延時間は立ち下がりＥＤ１１の遅延時間よりも大きくなる。
【００４２】
また、レベルシフト部Ｆ１２において、入力電圧ＩＮが“Ｌ”、出力電圧Ｉ２が“Ｈ”の場合、Ｐチャンネル電界効果トランジスタＰ１６、Ｐ１８およびＮチャンネル電界効果トランジスタＮ１５がオン、Ｐチャンネル電界効果トランジスタＰ１５、Ｐ１７およびＮチャンネル電界効果トランジスタＮ１６がオフする。このため、レベルシフト部Ｆ１２の出力電圧ｂ２がＮチャンネル電界効果トランジスタＮ１５を介して第１の電源電位ＶＳＳに引き下げられることで“Ｌ”になる。
【００４３】
一方、レベルシフト部Ｆ１２において、入力電圧ＩＮが“Ｈ”、出力電圧Ｉ２が“Ｌ”の場合、Ｐチャンネル電界効果トランジスタＰ１６、Ｐ１８およびＮチャンネル電界効果トランジスタＮ１５がオフ、Ｐチャンネル電界効果トランジスタＰ１５、Ｐ１７およびＮチャンネル電界効果トランジスタＮ１６がオンする。このため、レベルシフト部Ｆ１２の出力電圧ｂ２がＰチャンネル電界効果トランジスタＰ１５、Ｐ１７を介して第３の電源電位ＶＣＣＱ２に引き上げられることで“Ｈ”になる。また、出力電圧ｂ２の立ち上がりＥＵ１２の遅延時間は立ち下がりＥＤ１２の遅延時間よりも大きくなる。
【００４４】
このため、前段のレベルシフト部Ｆ１１の出力電圧Ｉ２の立ち下がりＥＤ１１の遅延時間を後段のレベルシフト部Ｆ１２の出力電圧ｂ２の立ち上がりＥＵ１２の遅延時間で補償し、前段のレベルシフト部Ｆ１１の出力電圧Ｉ２の立ち上がりＥＵ１１の遅延時間を後段のレベルシフト部Ｆ１２の出力電圧ｂ２の立ち下がりＥＤ１２の遅延時間で補償することができる。この結果、入力電圧ＩＮＰＵＴに対する出力電圧Ｉ２のデューティ比のずれに比べて、入力電圧ＩＮＰＵＴに対する出力電圧ＯＵＴｎのデューティ比のずれを小さくすることができ、動作マージンの減少を抑制することができる。
【００４５】
図４は、図２のレベルシフト回路においてインバータＭ１１の入力電圧ＩＮＰＵＴが立ち下がった時の各ノードの遅延を示す回路図である。なお、図４の例では、トランジスタ１段分の遅延時間を１として各ノードの遅延時間をレベルとともに示した。
図４において、入力電圧ＩＮＰＵＴが“Ｌ”で遅延時間が１の場合、インバータＭ１１のトランジスタ１段分だけ遅れて入力電圧ＩＮｎが立ち上がるため、入力電圧ＩＮｎは“Ｈ”で遅延時間が２になる。入力電圧ＩＮｎが“Ｈ”になると、レベルシフト部Ｆ１１のトランジスタ１段分だけ遅れてＰチャンネル電界効果トランジスタＰ１４のドレイン電位が立ち下がるため、Ｐチャンネル電界効果トランジスタＰ１４のドレイン電位は“Ｌ”で遅延時間が３になり、Ｐチャンネル電界効果トランジスタＰ１３がオンする。
【００４６】
また、入力電圧ＩＮｎが“Ｈ”になると、インバータＭ１２のトランジスタ１段分だけ遅れて入力電圧ＩＮが立ち下がるため、入力電圧ＩＮは“Ｌ”で遅延時間が３になる。入力電圧ＩＮが“Ｌ”になると、レベルシフト部Ｆ１１のトランジスタ１段分だけ遅れてＰチャンネル電界効果トランジスタＰ１１のドレイン電位が立ち上がるため、Ｐチャンネル電界効果トランジスタＰ１１のドレイン電位は“Ｈ”で遅延時間が４になる。Ｐチャンネル電界効果トランジスタＰ１３がオンしている時に、Ｐチャンネル電界効果トランジスタＰ１１のドレイン電位が“Ｈ”になると、レベルシフト部Ｆ１１のトランジスタ１段分だけ遅れて出力電圧Ｉ２が立ち上がるため、出力電圧Ｉ２は“Ｈ”で遅延時間が５になる。
【００４７】
出力電圧Ｉ２が“Ｈになると、レベルシフト部Ｆ１２のトランジスタ１段分だけ遅れて出力電圧ｂ２が立ち下がるため、出力電圧ｂ２は“Ｌ”で遅延時間が６になる。出力電圧ｂ２が“Ｌ”になると、インバータＭ１３のトランジスタ１段分だけ遅れて出力電圧ＯＵＴｎが立ち上がるため、出力電圧ＯＵＴｎは“Ｈ”で遅延時間が７になる。
【００４８】
図５は、図２のレベルシフト回路においてインバータＭ１１の入力電圧ＩＮＰＵＴが立ち上がった時の各ノードの遅延を示す回路図である。なお、図５の例では、トランジスタ１段分の遅延時間を１として各ノードの遅延時間をレベルとともに示した。
図５において、入力電圧ＩＮＰＵＴが“Ｈ”で遅延時間が１の場合、インバータＭ１１のトランジスタ１段分だけ遅れて入力電圧ＩＮｎが立ち下がるため、入力電圧ＩＮｎは“Ｌ”で遅延時間が２になる。入力電圧ＩＮｎが“Ｌ”になると、レベルシフト部Ｆ１１のトランジスタ１段分だけ遅れてＰチャンネル電界効果トランジスタＰ１２のドレイン電位が立ち上がるため、Ｐチャンネル電界効果トランジスタＰ１２のドレイン電位は“Ｈ”で遅延時間が３になる。
【００４９】
また、入力電圧ＩＮｎが“Ｌ”になると、インバータＭ１２のトランジスタ１段分だけ遅れて入力電圧ＩＮが立ち上がるため、入力電圧ＩＮは“Ｈ”で遅延時間が３になる。入力電圧ＩＮが“Ｈ”になると、レベルシフト部Ｆ１１のトランジスタ１段分だけ遅れて出力電圧Ｉ２が立ち下がるため、出力電圧Ｉ２は“Ｌ”で遅延時間が４になる。Ｐチャンネル電界効果トランジスタＰ１２のドレイン電位が“Ｈの時に、出力電圧Ｉ２が“Ｌ”になると、レベルシフト部Ｆ１１のトランジスタ１段分だけ遅れてＰチャンネル電界効果トランジスタＰ１４のドレイン電位が立ち上がるため、Ｐチャンネル電界効果トランジスタＰ１４のドレイン電位は“Ｈ”で遅延時間が５になる。
【００５０】
また、入力電圧ＩＮが“Ｈ”になると、レベルシフト部Ｆ１２のトランジスタ１段分だけ遅れてＰチャンネル電界効果トランジスタＰ１８のドレイン電位が立ち下がるため、Ｐチャンネル電界効果トランジスタＰ１８のドレイン電位は“Ｌ”で遅延時間が４になり、Ｐチャンネル電界効果トランジスタＰ１７がオンする。
【００５１】
また、出力電圧Ｉ２が“Ｌ”になると、レベルシフト部Ｆ１２のトランジスタ１段分だけ遅れてＰチャンネル電界効果トランジスタＰ１５のドレイン電位が立ち上がるため、Ｐチャンネル電界効果トランジスタＰ１５のドレイン電位は“Ｈ”で遅延時間が５になる。Ｐチャンネル電界効果トランジスタＰ１７がオンしている時に、Ｐチャンネル電界効果トランジスタＰ１５のドレイン電位が“Ｈ”になると、レベルシフト部Ｆ１２のトランジスタ１段分だけ遅れて出力電圧ｂ２が立ち上がるため、出力電圧ｂ２は“Ｈ”で遅延時間が６になる。出力電圧ｂ２が“Ｈ”になると、インバータＭ１３のトランジスタ１段分だけ遅れて出力電圧ＯＵＴｎが立ち下がるため、出力電圧ＯＵＴｎは“Ｌ”で遅延時間が７になる。
【００５２】
ここで、入力電圧ＩＮをＮチャンネル電界効果トランジスタＮ１６のゲートに入力することにより、Ｐチャンネル電界効果トランジスタＰ１７のソース電位が立ち上がる前にＰチャンネル電界効果トランジスタＰ１７のゲート電圧を立ち下げることができる。このため、Ｐチャンネル電界効果トランジスタＰ１７のソース電位が立ち上がる前にＰチャンネル電界効果トランジスタＰ１７をオンしておくことができ、入力電圧ＩＮＰＵＴが立ち上がってから出力電圧ｂ２が立ち上がるまでのトランジスタの遅延の段数と、入力電圧ＩＮＰＵＴが立ち下がってから出力電圧ｂ２が立ち下がるまでのトランジスタの遅延の段数とを等しくすることができる。
【００５３】
（第３実施形態）
図６は、第３実施形態に係るレベルシフト回路の概略構成を示す回路図である。
図６において、このレベルシフト回路には、図２のレベルシフト回路に容量素子Ｃ１、Ｃ２が追加されている。この容量素子Ｃ１、Ｃ２はレベルシフト部Ｆ１の出力側に接続されている。ここで、容量素子Ｃ１には、Ｐチャンネル電界効果トランジスタＰ２１が設けられ、容量素子Ｃ２には、Ｎチャンネル電界効果トランジスタＮ２１が設けられている。
【００５４】
Ｐチャンネル電界効果トランジスタＰ２１のソースとドレインは第２の電源電位ＶＣＣＱ１に接続され、Ｐチャンネル電界効果トランジスタＰ２１のゲートはＰチャンネル電界効果トランジスタＰ１３のドレインに接続されている。Ｎチャンネル電界効果トランジスタＮ２１のソースとドレインは第１の電源電位ＶＳＳに接続され、Ｎチャンネル電界効果トランジスタＮ２１のゲートはＰチャンネル電界効果トランジスタＰ１３のドレインに接続されている。
【００５５】
なお、この容量素子Ｃ１、Ｃ２では、Ｐチャンネル電界効果トランジスタＰ２１およびＮチャンネル電界効果トランジスタＮ２１のチャネルを用いて容量を形成することができる。この時、容量素子Ｃ１では、出力電圧Ｉ２の立ち上がりの始めにＰチャンネル電界効果トランジスタＰ２１にチャネルが形成され、容量として作用することができる。また、容量素子Ｃ２では、出力電圧Ｉ２の立ち上がりの終わりにＮチャンネル電界効果トランジスタＮ２１にチャネルが形成され、容量として作用することができる。
【００５６】
図７は、図６のレベルシフト回路の各部の電圧波形を示すタイミングチャートである。
図７において、出力電圧Ｉ２の立ち上がりＥＵ１１は、出力電圧Ｉ２の立ち下がりＥＤ１１に比べて容量素子Ｃ１、Ｃ２による遅延が大きくなる。このため、容量素子Ｃ１、Ｃ２をレベルシフト部Ｆ１１の出力側に接続することで、出力電圧Ｉ２の立ちがＥＵ１１からＥＵ１１´になる。
【００５７】
そして、出力電圧Ｉ２の立ち上がりがＥＵ１１からＥＵ１１´になると、出力電圧ｂ２の立ち下がりがＥＤ１２からＥＤ１２´になり、出力電圧ＯＵＴｎの立ち上がりがＥＵ１３からＥＵ１３´になる。一方、出力電圧Ｉ２の立ち下がりＥＤ１１に対して容量素子Ｃ１、Ｃ２による遅延が小さい。このため、出力電圧ｂ２の立ち上がりＥＵ１２のタイミングはほとんど変化せず、出力電圧ＯＵＴｎの立ち下がりＥＤ１３のタイミングもほとんど変化しない。
【００５８】
このため、レベルシフト部Ｆ１１の出力側に容量素子Ｃ１、Ｃ２を接続することにより、出力電圧ＯＵＴｎのデューティ比を変化させることができ、レベルシフト回路によるデューティ比のずれを減少させることができる。
【００５９】
なお、上述した実施形態では、レベルシフト部Ｆ１１の出力側に容量素子Ｃ１、Ｃ２を接続する方法について説明したが、容量素子Ｃ１、Ｃ２のいずれか一方のみを接続するようにしてもよい。
【００６０】
また、上述した実施形態では、Ｐチャンネル電界効果トランジスタＰ２１のソースとドレインは第２の電源電位ＶＣＣＱ１に固定する方法について説明したが、Ｐチャンネル電界効果トランジスタＰ２１のソースとドレインは第１の電源電位ＶＳＳと第２の電源電位ＶＣＣＱ１とで切り替えられるようにしてもよい。この時、Ｐチャンネル電界効果トランジスタＰ２１のソースとドレインが第１の電源電位ＶＳＳに切り替えられると、Ｐチャンネル電界効果トランジスタＰ２１にチャネルが形成されないようになり、Ｐチャンネル電界効果トランジスタＰ２１が容量として作用しないようにすることができる。このため、レベルシフト部Ｆ１１の出力側の容量を変化させることができ、容量素子Ｃ１による遅延量を調整することができる。
【００６１】
また、上述した実施形態では、Ｎチャンネル電界効果トランジスタＮ２１のソースとドレインは第１の電源電位ＶＳＳに固定する方法について説明したが、Ｎチャンネル電界効果トランジスタＮ２１のソースとドレインは第１の電源電位ＶＳＳと第２の電源電位ＶＣＣＱ１とで切り替えられるようにしてもよい。この時、Ｎチャンネル電界効果トランジスタＮ２１のソースとドレインが第２の電源電位ＶＣＣＱ１に切り替えられると、Ｎチャンネル電界効果トランジスタＮ２１にチャネルが形成されないようになり、Ｎチャンネル電界効果トランジスタＮ２１が容量として作用しないようにすることができる。このため、レベルシフト部Ｆ１１の出力側の容量を変化させることができ、容量素子Ｃ２による遅延量を調整することができる。
【００６２】
なお、レベルシフト部Ｆ１１の出力側の容量をより精密に変化させることができるようにするため、容量素子Ｃ１、Ｃ２をそれぞれ複数並列接続するようにし、それらの容量素子Ｃ１、Ｃ２の電源が切り替えられるようにしてもよい。
【００６３】
また、上述した実施形態では、容量素子Ｃ１、Ｃ２としてＰチャンネル電界効果トランジスタＰ２１およびＮチャンネル電界効果トランジスタＮ２１を用いる方法について説明したが、金属電極間に誘電体が挟まれたコンデンサを用いるようにしてもよい。
【００６４】
（第４実施形態）
図８は、第４実施形態に係るレベルシフト回路の概略構成を示す回路図である。
図８において、このレベルシフト回路には、図２のレベルシフト回路に容量素子Ｃ３、Ｃ４が追加されている。この容量素子Ｃ３、Ｃ４はレベルシフト部Ｆ１２の出力側に接続されている。ここで、容量素子Ｃ３には、Ｐチャンネル電界効果トランジスタＰ２２が設けられ、容量素子Ｃ４には、Ｎチャンネル電界効果トランジスタＮ２２が設けられている。
【００６５】
Ｐチャンネル電界効果トランジスタＰ２２のソースとドレインは第３の電源電位ＶＣＣＱ２に接続され、Ｐチャンネル電界効果トランジスタＰ２２のゲートはＰチャンネル電界効果トランジスタＰ１７のドレインに接続されている。Ｎチャンネル電界効果トランジスタＮ２２のソースとドレインは第１の電源電位ＶＳＳに接続され、Ｎチャンネル電界効果トランジスタＮ２２のゲートはＰチャンネル電界効果トランジスタＰ１７のドレインに接続されている。
【００６６】
なお、この容量素子Ｃ３、Ｃ４では、Ｐチャンネル電界効果トランジスタＰ２２およびＮチャンネル電界効果トランジスタＮ２２のチャネルを用いて容量を形成することができる。この時、容量素子Ｃ３では、出力電圧ｂ２の立ち上がりの始めにＰチャンネル電界効果トランジスタＰ２２にチャネルが形成され、容量として作用することができる。また、容量素子Ｃ４では、出力電圧ｂ２の立ち上がりの終わりにＮチャンネル電界効果トランジスタＮ２２にチャネルが形成され、容量として作用することができる。
【００６７】
図９は、図８のレベルシフト回路の各部の電圧波形を示すタイミングチャートである。
図９において、出力電圧ｂ２の立ち上がりＥＵ１２は、出力電圧ｂ２の立ち下がりＥＤ１２に比べて容量素子Ｃ３、Ｃ４による遅延が大きくなる。このため、容量素子Ｃ３、Ｃ４をレベルシフト部Ｆ１２の出力側に接続することで、出力電圧ｂ２の立ち下がりがＥＤ１２からＥＤ１２´になる。
【００６８】
そして、出力電圧ｂ２の立ち上がりがＥＵ１２からＥＵ１２´になると、出力電圧ＯＵＴｎの立ち下がりがＥＤ１３からＥＤ１３´になる。一方、出力電圧ｂ２の立ち下がりＥＤ１２に対して容量素子Ｃ３、Ｃ４による遅延が小さい。このため、出力電圧ｂ２の立ち下がりＥＤ１２のタイミングはほとんど変化せず、出力電圧ＯＵＴｎの立ち上がりＥＵ１３もほとんど変化しない。
【００６９】
このため、レベルシフト部Ｆ１２の出力側に容量素子Ｃ３、Ｃ４を接続することにより、出力電圧ＯＵＴｎのデューティ比を変化させることができ、レベルシフト回路によるデューティ比のずれを減少させることができる。
【００７０】
なお、上述した実施形態では、レベルシフト部Ｆ１２の出力側に容量素子Ｃ３、Ｃ４を接続する方法について説明したが、容量素子Ｃ３、Ｃ４のいずれか一方のみを接続するようにしてもよい。
【００７１】
また、上述した実施形態では、Ｐチャンネル電界効果トランジスタＰ２２のソースとドレインは第３の電源電位ＶＣＣＱ２に固定する方法について説明したが、Ｐチャンネル電界効果トランジスタＰ２２のソースとドレインは第１の電源電位ＶＳＳと第３の電源電位ＶＣＣＱ２とで切り替えられるようにしてもよい。この時、Ｐチャンネル電界効果トランジスタＰ２２のソースとドレインが第１の電源電位ＶＳＳに切り替えられると、Ｐチャンネル電界効果トランジスタＰ２２にチャネルが形成されないようになり、Ｐチャンネル電界効果トランジスタＰ２２が容量として作用しないようにすることができる。このため、レベルシフト部Ｆ１２の出力側の容量を変化させることができ、容量素子Ｃ３による遅延量を調整することができる。
【００７２】
また、上述した実施形態では、Ｎチャンネル電界効果トランジスタＮ２２のソースとドレインは第１の電源電位ＶＳＳに固定する方法について説明したが、Ｎチャンネル電界効果トランジスタＮ２２のソースとドレインは第１の電源電位ＶＳＳと第３の電源電位ＶＣＣＱ２とで切り替えられるようにしてもよい。この時、Ｎチャンネル電界効果トランジスタＮ２２のソースとドレインが第３の電源電位ＶＣＣＱ２に切り替えられると、Ｎチャンネル電界効果トランジスタＮ２２にチャネルが形成されないようになり、Ｎチャンネル電界効果トランジスタＮ２２が容量として作用しないようにすることができる。このため、レベルシフト部Ｆ１２の出力側の容量を変化させることができ、容量素子Ｃ４による遅延量を調整することができる。
【００７３】
なお、レベルシフト部Ｆ１２の出力側の容量をより精密に変化させることができるようにするため、容量素子Ｃ３、Ｃ４をそれぞれ複数並列接続するようにし、それらの容量素子Ｃ３、Ｃ４の電源が切り替えられるようにしてもよい。
【００７４】
また、上述した実施形態では、容量素子Ｃ３、Ｃ４としてＰチャンネル電界効果トランジスタＰ２２およびＮチャンネル電界効果トランジスタＮ２２を用いる方法について説明したが、金属電極間に誘電体が挟まれたコンデンサを用いるようにしてもよい。
【００７５】
（第５実施形態）
図１０は、第５実施形態に係るレベルシフト回路の概略構成を示す回路図である。
図１０において、このレベルシフト回路にはレベルシフト部Ｆ２１、Ｆ２２が設けられ、レベルシフト部Ｆ２１の後段にはレベルシフト部Ｆ２２が接続されている。レベルシフト部Ｆ２１、Ｆ２２の前段にはインバータＭ１２が接続され、インバータＭ１２の前段にはインバータＭ１１が接続され、レベルシフト部Ｆ２２の後段にはインバータＭ１３が接続されている。
【００７６】
ここで、レベルシフト部Ｆ２１には、図２のレベルシフト部Ｆ１１にＰチャンネル電界効果トランジスタＰ３１〜Ｐ３４が追加されている。レベルシフト部Ｆ２２には、図２のレベルシフト部Ｆ１２にＰチャンネル電界効果トランジスタＰ３５〜Ｐ３８が追加されている。
【００７７】
Ｐチャンネル電界効果トランジスタＰ３１、Ｐ３３のソースは第２の電源電位ＶＣＣＱ１に接続され、Ｐチャンネル電界効果トランジスタＰ３１のドレインはＰチャンネル電界効果トランジスタＰ３２のソースに接続され、Ｐチャンネル電界効果トランジスタＰ３２のドレインはＮチャンネル電界効果トランジスタＮ１１のドレインに接続されている。Ｐチャンネル電界効果トランジスタＰ３３のドレインはＰチャンネル電界効果トランジスタＰ３４のソースに接続され、Ｐチャンネル電界効果トランジスタＰ３４のドレインはＮチャンネル電界効果トランジスタＮ１２のドレインに接続されている。
【００７８】
Ｐチャンネル電界効果トランジスタＰ３２のゲートはＰチャンネル電界効果トランジスタＰ１３のゲートに接続され、Ｐチャンネル電界効果トランジスタＰ３４のゲートはＰチャンネル電界効果トランジスタＰ１４のゲートに接続されている。
【００７９】
Ｐチャンネル電界効果トランジスタＰ３５、Ｐ３７のソースは第３の電源電位ＶＣＣＱ２に接続され、Ｐチャンネル電界効果トランジスタＰ３５のドレインはＰチャンネル電界効果トランジスタＰ３６のソースに接続され、Ｐチャンネル電界効果トランジスタＰ３６のドレインはＮチャンネル電界効果トランジスタＮ１５のドレインに接続されている。Ｐチャンネル電界効果トランジスタＰ３７のドレインはＰチャンネル電界効果トランジスタＰ３８のソースに接続され、Ｐチャンネル電界効果トランジスタＰ３８のドレインはＮチャンネル電界効果トランジスタＮ１６のドレインに接続されている。
【００８０】
Ｐチャンネル電界効果トランジスタＰ３６のゲートはＰチャンネル電界効果トランジスタＰ１７のゲートに接続され、Ｐチャンネル電界効果トランジスタＰ３８のゲートはＰチャンネル電界効果トランジスタＰ１８のゲートに接続されている。
【００８１】
ここで、Ｐチャンネル電界効果トランジスタＰ１１、Ｐ１３にてプルアップ素子ＰＵ１が構成され、Ｐチャンネル電界効果トランジスタＰ１２、Ｐ１４にてプルアップ素子ＰＵ２が構成され、Ｐチャンネル電界効果トランジスタＰ３１、Ｐ３２にてプルアップ素子ＰＵ３が構成され、Ｐチャンネル電界効果トランジスタＰ３３、Ｐ３４にてプルアップ素子ＰＵ４が構成されている。また、Ｎチャンネル電界効果トランジスタＮ１１にてプルダウン素子ＰＤ１が構成され、Ｎチャンネル電界効果トランジスタＮ１２にてプルダウン素子ＰＤ２が構成されている。
【００８２】
そして、プルアップ素子ＰＵ１とプルダウン素子ＰＤ１は互いに直列に接続され、プルアップ素子ＰＵ２とプルダウン素子ＰＤ２は互いに直列に接続されている。プルアップ素子ＰＵ１、ＰＵ３は互いに並列に接続され、プルアップ素子ＰＵ２、ＰＵ４は互いに並列に接続されている。なお、プルアップ素子ＰＵ１〜ＰＵ４は、出力電圧Ｉ２を第２の電源電位ＶＣＣＱ１にプルアップすることができる。プルダウン素子ＰＤ１、ＰＤ２は、出力電圧Ｉ２を第１の電源電位ＶＳＳにプルダウンすることができる。
【００８３】
また、Ｐチャンネル電界効果トランジスタＰ１５、Ｐ１７にてプルアップ素子ＰＵ５が構成され、Ｐチャンネル電界効果トランジスタＰ１６、Ｐ１８にてプルアップ素子ＰＵ６が構成され、Ｐチャンネル電界効果トランジスタＰ３５、Ｐ３６にてプルアップ素子ＰＵ７が構成され、Ｐチャンネル電界効果トランジスタＰ３７、Ｐ３８にてプルアップ素子ＰＵ８が構成されている。また、Ｎチャンネル電界効果トランジスタＮ１５にてプルダウン素子ＰＤ５が構成され、Ｎチャンネル電界効果トランジスタＮ１６にてプルダウン素子ＰＤ６が構成されている。
【００８４】
そして、プルアップ素子ＰＵ５とプルダウン素子ＰＤ５は互いに直列に接続され、プルアップ素子ＰＵ６とプルダウン素子ＰＤ６は互いに直列に接続されている。プルアップ素子ＰＵ５、ＰＵ７は互いに並列に接続され、プルアップ素子ＰＵ６、ＰＵ８は互いに並列に接続されている。なお、プルアップ素子ＰＵ５〜ＰＵ８は、出力電圧ｂ２を第３の電源電位ＶＣＣＱ２にプルアップすることができる。プルダウン素子ＰＤ５、ＰＤ６は、出力電圧ｂ２を第１の電源電位ＶＳＳにプルダウンすることができる。
【００８５】
そして、Ｐチャンネル電界効果トランジスタＰ３１、Ｐ３３、Ｐ３５、Ｐ３７のゲートには切替信号ＨＶＣＣＱが入力される。ここで、第２の電源電位ＶＣＣＱ１および第３の電源電位ＶＣＣＱ２が低い時に切替信号ＨＶＣＣＱを“Ｌ”、第２の電源電位ＶＣＣＱ１および第３の電源電位ＶＣＣＱ２が高い時に切替信号ＨＶＣＣＱを“Ｈ”にすることができる。
【００８６】
そして、切替信号ＨＶＣＣＱが“Ｌ”の場合、Ｐチャンネル電界効果トランジスタＰ３１、Ｐ３３、Ｐ３５、Ｐ３７がオンすることで、プルアップ素子ＰＵ３、ＰＵ４、ＰＵ７、ＰＵ８が駆動され、レベルシフト部Ｆ２１、Ｆ２２のプルアップ能力が増大される。一方、切替信号ＨＶＣＣＱが“Ｈ”の場合、Ｐチャンネル電界効果トランジスタＰ３１、Ｐ３３、Ｐ３５、Ｐ３７がオフすることで、プルアップ素子ＰＵ３、ＰＵ４、ＰＵ７、ＰＵ８の駆動が停止され、レベルシフト部Ｆ２１、Ｆ２２のプルアップ能力が減少される。
【００８７】
これにより、第２の電源電位ＶＣＣＱ１および第３の電源電位ＶＣＣＱ２が変化した場合においても、出力電圧Ｉ２、ｂ２の立ち上がりの遅延時間の変動を抑制することができ、出力電圧ＯＵＴｎのデューティ比のずれを低減することができる。
【００８８】
なお、出力電圧ＯＵＴｎのデューティ比のずれを低減するために、レベルシフト部Ｆ２１の出力側に図６の容量素子Ｃ１、Ｃ２を接続するようにしてもよいし、レベルシフト部Ｆ２２の出力側に図８の容量素子Ｃ３、Ｃ４を接続するようにしてもよい。
【００８９】
（第６実施形態）
図１１は、第６実施形態に係るレベルシフト回路の概略構成を示す回路図である。
図１１において、このレベルシフト回路には、図１０のレベルシフト回路に電源遮断素子Ｗ１が追加されている。この電源遮断素子Ｗ１には、Ｐチャンネル電界効果トランジスタＰ４１が設けられている。ここで、Ｐチャンネル電界効果トランジスタＰ１１、Ｐ１２、Ｐ１５、Ｐ１６、Ｐ３１、Ｐ３３、Ｐ３５、Ｐ３７のソースは共通端子ＣＯＭに接続されている。Ｐチャンネル電界効果トランジスタＰ４１のドレインは共通端子ＣＯＭに接続され、Ｐチャンネル電界効果トランジスタＰ４１のソースは第５の電源電位ＶＣＣＱに接続されている。Ｐチャンネル電界効果トランジスタＰ４１のゲートにはパワーダウン信号ＰＷＮが入力される。
【００９０】
そして、外部電源のパワーダウンが検知されると、パワーダウン信号ＰＷＮが立ち上がり、Ｐチャンネル電界効果トランジスタＰ４１がオフする。なお、第４の電源電位ＶＤＤは外部電源から生成し、第５の電源電位ＶＣＣＱは内部電源から生成することができる。このため、レベルシフト部Ｆ２１、Ｆ２２を第５の電源電位ＶＣＣＱから切り離すことができ、外部電源のパワーダウン時にレベルシフト回路に貫通電流が流れるのを防止することができる。
【００９１】
（第７実施形態）
図１２は、第７実施形態に係るレベルシフト回路の概略構成を示す回路図である。
図１２において、このレベルシフト回路にはレベルシフト部Ｆ３１、Ｆ３２が設けられ、レベルシフト部Ｆ３１の後段にはレベルシフト部Ｆ３２が接続されている。レベルシフト部Ｆ３１、Ｆ３２の前段にはインバータＭ１２が接続され、インバータＭ１２の前段にはインバータＭ１１が接続され、レベルシフト部Ｆ３２の後段にはインバータＭ１３が接続されている。
【００９２】
ここで、レベルシフト部Ｆ３１は、第１の電源電位ＶＳＳと第２の電源電位ＶＣＣＱ１との間で出力電圧をレベルシフトさせることができる。レベルシフト部Ｆ３２は、第１の電源電位ＶＳＳと第３の電源電位ＶＣＣＱ２との間で出力電圧をレベルシフトさせることができる。
【００９３】
また、各レベルシフト部Ｆ３１、Ｆ３２は、出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なっている。また、レベルシフト部Ｆ３１は、入力電圧ＩＮ、ＩＮｎに基づいてレベルシフト動作を行うことができる。レベルシフト部Ｆ３２は、レベルシフト部Ｆ３１の入力電圧ＩＮとレベルシフト部Ｆ３１の出力電圧Ｉ２を差動入力電圧としてレベルシフト動作を行うことができる。
【００９４】
レベルシフト部Ｆ３１には、Ｐチャンネル電界効果トランジスタＰ５１、Ｐ５２およびＮチャンネル電界効果トランジスタＮ５１、Ｎ５２が設けられている。レベルシフト部Ｆ３２には、Ｐチャンネル電界効果トランジスタＰ５３、Ｐ５４およびＮチャンネル電界効果トランジスタＮ５３、Ｎ５４が設けられている。
【００９５】
Ｐチャンネル電界効果トランジスタＰ５１、Ｐ５２のソースは第２の電源電位ＶＣＣＱ１に接続され、Ｐチャンネル電界効果トランジスタＰ５１のドレインはＮチャンネル電界効果トランジスタＮ５１のドレインに接続されている。Ｐチャンネル電界効果トランジスタＰ５２のドレインはＮチャンネル電界効果トランジスタＮ５２のドレインに接続され、Ｎチャンネル電界効果トランジスタＮ５１、Ｎ５２のソースは第１の電源電位ＶＳＳに接続されている。
【００９６】
Ｎチャンネル電界効果トランジスタＮ５１のゲートは、Ｐチャンネル電界効果トランジスタＰ２のドレインに接続され、Ｎチャンネル電界効果トランジスタＮ５２のゲートは、Ｐチャンネル電界効果トランジスタＰ１のドレインに接続されている。Ｐチャンネル電界効果トランジスタＰ５１のゲートはＰチャンネル電界効果トランジスタＰ５２のドレインに接続され、Ｐチャンネル電界効果トランジスタＰ５２のゲートはＰチャンネル電界効果トランジスタＰ５１のドレインに接続されている。
【００９７】
Ｐチャンネル電界効果トランジスタＰ５３、Ｐ５４のソースは第３の電源電位ＶＣＣＱ２に接続され、Ｐチャンネル電界効果トランジスタＰ５３のドレインはＮチャンネル電界効果トランジスタＮ５３のドレインに接続されている。Ｐチャンネル電界効果トランジスタＰ５４のドレインはＮチャンネル電界効果トランジスタＮ５４のドレインに接続され、Ｎチャンネル電界効果トランジスタＮ５３、Ｎ５４のソースは第１の電源電位ＶＳＳに接続されている。
【００９８】
Ｎチャンネル電界効果トランジスタＮ５３のゲートは、Ｐチャンネル電界効果トランジスタＰ５１のドレインに接続され、Ｎチャンネル電界効果トランジスタＮ５４のゲートは、Ｐチャンネル電界効果トランジスタＰ２のドレインに接続されている。Ｐチャンネル電界効果トランジスタＰ５３のゲートはＰチャンネル電界効果トランジスタＰ５４のドレインに接続され、Ｐチャンネル電界効果トランジスタＰ５４のゲートはＰチャンネル電界効果トランジスタＰ５３のドレインに接続されている。
【００９９】
そして、インバータＭ１１に入力電圧ＩＮＰＵＴが入力されると、インバータＭ１１にて入力電圧ＩＮＰＵＴが反転されることで入力電圧ＩＮｎが生成され、インバータＭ１２およびレベルシフト部Ｆ３１に出力される。
【０１００】
そして、インバータＭ１２に入力電圧ＩＮｎが入力されると、インバータＭ１２にて入力電圧ＩＮｎが反転されることで入力電圧ＩＮが生成され、レベルシフト部Ｆ３１に出力される。
【０１０１】
そして、レベルシフト部Ｆ３１において、入力電圧ＩＮｎ、ＩＮを差動入力電圧としてレベルシフト動作が行われることで、振幅がＶＣＣＱ１の出力電圧Ｉ２が生成され、レベルシフト部Ｆ３２に入力される。
【０１０２】
そして、レベルシフト部Ｆ３２において、レベルシフト部Ｆ３１の入力電圧ＩＮとレベルシフト部Ｆ３１の出力電圧Ｉ２を差動入力電圧としてレベルシフト動作が行われることで、振幅がＶＣＣＱ２の出力電圧ｂ２が生成され、インバータＭ１３に入力される。
【０１０３】
そして、インバータＭ１３において、レベルシフト部Ｆ３２からの出力電圧ｂ２が反転されることで、インバータＭ１３から出力電圧ＯＵＴｎが出力される。
【０１０４】
これにより、前段のレベルシフト部Ｆ３１の出力電圧Ｉ２の立ち下がりの遅延時間を後段のレベルシフト部Ｆ３２の出力電圧ｂ２の立ち上がりの遅延時間で補償し、前段のレベルシフト部Ｆ３１の出力電圧Ｉ２の立ち上がりの遅延時間を後段のレベルシフト部Ｆ３２の出力電圧ｂ２の立ち下がりの遅延時間で補償することができる。この結果、入力電圧ＩＮＰＵＴに対する出力電圧Ｉ２のデューティ比のずれに比べて、入力電圧ＩＮＰＵＴに対する出力電圧ＯＵＴｎのデューティ比のずれを小さくすることができ、動作マージンの減少を抑制することができる。
【０１０５】
（第８実施形態）
図１３は、第８実施形態に係るレベルシフト回路においてインバータＭ１１の入力電圧ＩＮＰＵＴが立ち下がった時の各ノードの遅延を示す回路図である。なお、図１３の例では、トランジスタ１段分の遅延時間を１として各ノードの遅延時間をレベルとともに示した。
図１３において、このレベルシフト回路では、図２のレベルシフト部Ｆ１１、Ｆ１２の代わりにレベルシフト部Ｆ１１´、Ｆ１２´が設けられている。ここで、レベルシフト部Ｆ１１´、Ｆ１２´は、第１の電源電位ＶＳＳと第５の電源電位ＶＣＣＱとの間で出力電圧をレベルシフトさせることができる。
【０１０６】
また、各レベルシフト部Ｆ１１´、Ｆ１２´は、出力電圧の立ち上がりの遅延時間と出力電圧の立ち下がりの遅延時間とが互いに異なっている。また、レベルシフト部Ｆ１１´は、入力電圧ＩＮ、ＩＮｎに基づいてレベルシフト動作を行うことができる。レベルシフト部Ｆ１２´は、レベルシフト部Ｆ１１の出力電圧Ｉ２、Ｉ２ｎを差動入力電圧としてレベルシフト動作を行うことができる。
【０１０７】
ここで、図２のレベルシフト部Ｆ１１のＰチャンネル電界効果トランジスタＰ１１、Ｐ１２のソースが第２の電源電位ＶＣＣＱ１に接続されているのに対し、図１３のレベルシフト部Ｆ１１´のＰチャンネル電界効果トランジスタＰ１１、Ｐ１２のソースが第５の電源電位ＶＣＣＱに接続されている。それ以外の図１３のレベルシフト部Ｆ１１´の構成は、図２のレベルシフト部Ｆ１１と同様である。
【０１０８】
また、図２のレベルシフト部Ｆ１２のＰチャンネル電界効果トランジスタＰ１５、Ｐ１６のソースが第３の電源電位ＶＣＣＱ２に接続されているのに対し、図１３のレベルシフト部Ｆ１２´のＰチャンネル電界効果トランジスタＰ１５、Ｐ１６のソースが第５の電源電位ＶＣＣＱに接続されている。また、図２のレベルシフト部Ｆ１２のＰチャンネル電界効果トランジスタＰ１６のゲートおよびＮチャンネル電界効果トランジスタＮ１６のゲートがＰチャンネル電界効果トランジスタＰ２のドレインに接続されているのに対し、図１３のレベルシフト部Ｆ１２´のＰチャンネル電界効果トランジスタＰ１６のゲートおよびＮチャンネル電界効果トランジスタＮ１６のゲートがＰチャンネル電界効果トランジスタＰ１４のドレインに接続されている。それ以外の図１３のレベルシフト部Ｆ１２´の構成は、図２のレベルシフト部Ｆ１２と同様である。
【０１０９】
そして、入力電圧ＩＮＰＵＴが“Ｌ”で遅延時間が１の場合、インバータＭ１１のトランジスタ１段分だけ遅れて入力電圧ＩＮｎが立ち上がるため、入力電圧ＩＮｎは“Ｈ”で遅延時間が２になる。入力電圧ＩＮｎが“Ｈ”になると、レベルシフト部Ｆ１１´のトランジスタ１段分だけ遅れてＰチャンネル電界効果トランジスタＰ１４のドレイン電位が立ち下がるため、Ｐチャンネル電界効果トランジスタＰ１４のドレイン電位は“Ｌ”で遅延時間が３になり、Ｐチャンネル電界効果トランジスタＰ１３がオンする。
【０１１０】
また、入力電圧ＩＮｎが“Ｈ”になると、インバータＭ１２のトランジスタ１段分だけ遅れて入力電圧ＩＮが立ち下がるため、入力電圧ＩＮは“Ｌ”で遅延時間が３になる。入力電圧ＩＮが“Ｌ”になると、レベルシフト部Ｆ１１´のトランジスタ１段分だけ遅れてＰチャンネル電界効果トランジスタＰ１１のドレイン電位が立ち上がるため、Ｐチャンネル電界効果トランジスタＰ１１のドレイン電位は“Ｈ”で遅延時間が４になる。Ｐチャンネル電界効果トランジスタＰ１３がオンしている時に、Ｐチャンネル電界効果トランジスタＰ１１のドレイン電位が“Ｈ”になると、レベルシフト部Ｆ１１´のトランジスタ１段分だけ遅れて出力電圧Ｉ２が立ち上がるため、出力電圧Ｉ２は“Ｈ”で遅延時間が５になる。
【０１１１】
出力電圧Ｉ２が“Ｈになると、レベルシフト部Ｆ１２´のトランジスタ１段分だけ遅れて出力電圧ｂ２が立ち下がるため、出力電圧ｂ２は“Ｌ”で遅延時間が６になる。出力電圧ｂ２が“Ｌ”になると、インバータＭ１３のトランジスタ１段分だけ遅れて出力電圧ＯＵＴｎが立ち上がるため、出力電圧ＯＵＴｎは“Ｈ”で遅延時間が７になる。
【０１１２】
すなわち、この場合は、レベルシフト部Ｆ１２´のＰチャンネル電界効果トランジスタＰ１５がオフ、Ｎチャンネル電界効果トランジスタＮ１５がオンすることで出力電圧ｂ２のレベルが決まる。このため、レベルシフト部Ｆ１２´のＰチャンネル電界効果トランジスタＰ１６およびＮチャンネル電界効果トランジスタＮ１６の状態は関係なくなり、図１３のレベルシフト回路では、図２のレベルシフト回路と比べてＰチャンネル電界効果トランジスタＰ１６のゲートおよびＮチャンネル電界効果トランジスタＮ１６のゲートの接続先が異なる場合においても、図２のレベルシフト回路と同様に動作する。
【０１１３】
図１４は、図１３のレベルシフト回路においてインバータＭ１１の入力電圧ＩＮＰＵＴが立ち上がった時の各ノードの遅延を示す回路図である。なお、図１４の例では、トランジスタ１段分の遅延時間を１として各ノードの遅延時間をレベルとともに示した。
図１４において、入力電圧ＩＮＰＵＴが“Ｈ”で遅延時間が１の場合、インバータＭ１１のトランジスタ１段分だけ遅れて入力電圧ＩＮｎが立ち下がるため、入力電圧ＩＮｎは“Ｌ”で遅延時間が２になる。入力電圧ＩＮｎが“Ｌ”になると、レベルシフト部Ｆ１１´のトランジスタ１段分だけ遅れてＰチャンネル電界効果トランジスタＰ１２のドレイン電位が立ち上がるため、Ｐチャンネル電界効果トランジスタＰ１２のドレイン電位は“Ｈ”で遅延時間が３になる。
【０１１４】
また、入力電圧ＩＮｎが“Ｌ”になると、インバータＭ１２のトランジスタ１段分だけ遅れて入力電圧ＩＮが立ち上がるため、入力電圧ＩＮは“Ｈ”で遅延時間が３になる。入力電圧ＩＮが“Ｈ”になると、レベルシフト部Ｆ１１´のトランジスタ１段分だけ遅れて出力電圧Ｉ２が立ち下がるため、出力電圧Ｉ２は“Ｌ”で遅延時間が４になる。Ｐチャンネル電界効果トランジスタＰ１２のドレイン電位が“Ｈの時に、出力電圧Ｉ２が“Ｌ”になると、レベルシフト部Ｆ１１´のトランジスタ１段分だけ遅れてＰチャンネル電界効果トランジスタＰ１４のドレイン電位が立ち上がるため、Ｐチャンネル電界効果トランジスタＰ１４のドレイン電位は“Ｈ”で遅延時間が５になる。
【０１１５】
また、出力電圧Ｉ２が“Ｌ”になると、レベルシフト部Ｆ１２´のトランジスタ１段分だけ遅れてＰチャンネル電界効果トランジスタＰ１５のドレイン電位が立ち上がるため、Ｐチャンネル電界効果トランジスタＰ１５のドレイン電位は“Ｈ”で遅延時間が５になる。
【０１１６】
そして、Ｐチャンネル電界効果トランジスタＰ１４のドレイン電位が“Ｈ”になると、レベルシフト部Ｆ１２´のトランジスタ１段分だけ遅れてＰチャンネル電界効果トランジスタＰ１８のドレイン電位が立ち下がるため、Ｐチャンネル電界効果トランジスタＰ１８のドレイン電位は“Ｌ”で遅延時間が６になり、Ｐチャンネル電界効果トランジスタＰ１７がオンする。
【０１１７】
そして、Ｐチャンネル電界効果トランジスタＰ１５のドレイン電位が“Ｈ”の時に、Ｐチャンネル電界効果トランジスタＰ１７がオンすると、レベルシフト部Ｆ１２´のトランジスタ１段分だけ遅れて出力電圧ｂ２が立ち上がるため、出力電圧ｂ２は“Ｈ”で遅延時間が７になる。出力電圧ｂ２が“Ｈ”になると、インバータＭ１３のトランジスタ１段分だけ遅れて出力電圧ＯＵＴｎが立ち下がるため、出力電圧ＯＵＴｎは“Ｌ”で遅延時間が８になる。
【０１１８】
このため、このレベルシフト回路では、入力電圧ＩＮＰＵＴが立ち上がってから出力電圧ＯＵＴｎが立ち下がるまでのタイミングは、入力電圧ＩＮＰＵＴが立ち下がってから出力電圧ＯＵＴｎが立ち上がるまでのタイミングに比べてトランジスタ１段分の遅延時間だけ遅れる。
【０１１９】
ここで、レベルシフト量が互いに等しいレベルシフト部Ｆ１１´、Ｆ１２´を直列に接続することにより、前段のレベルシフト部Ｆ１１´の出力電圧Ｉ２の立ち下がりの遅延時間を後段のレベルシフト部Ｆ１２´の出力電圧ｂ２の立ち上がりの遅延時間で補償し、前段のレベルシフト部Ｆ１１´の出力電圧Ｉ２の立ち上がりの遅延時間を後段のレベルシフト部Ｆ１２´の出力電圧ｂ２の立ち下がりの遅延時間で補償することができる。このため、各レベルシフト部Ｆ１１´、Ｆ１２´の出力電圧Ｉ２、ｂ２の立ち上がりの遅延時間と出力電圧Ｉ２、ｂ２の立ち下がりの遅延時間とが互いに異なる場合においても、入力電圧ＩＮＰＵＴに対する出力電圧ＯＵＴｎのデューティ比のずれを低減することができ、動作マージンの減少を抑制することができる。
【０１２０】
（第９実施形態）
図１５は、第９実施形態に係るレベルシフト回路が適用される半導体装置の概略構成を示すブロック図である。
図１５において、半導体チップ２１には、入力バッファ２２、内部回路２３および出力バッファ２４が形成されている。なお、内部回路２３は、論理回路でもよいし、メモリでもよいし、プロセッサでもよいし、ＡＳＩＣでもよい。そして、内部回路２３の前段には入力バッファ２２が接続され、内部回路２３の後段には出力バッファ２４が接続されている。
【０１２１】
入力バッファ２２には、インバータＭ２１、Ｍ２２およびレベルシフト回路ＦＳ１が設けられ、出力バッファ２４には、インバータＭ２３、Ｍ２４およびレベルシフト回路ＦＳ２が設けられている。なお、これらのレベルシフト回路ＦＳ１、ＦＳ２は、図１、図２、図６、図８および図１０〜図１３の構成のうちのいずれの構成であってもよい。
【０１２２】
レベルシフト回路ＦＳ１の前段にはインバータＭ２１が接続され、レベルシフト回路ＦＳ１の後段にはインバータＭ２２が接続され、インバータＭ２１の入力にはパッド電極ＰＤＩが接続され、インバータＭ２２の出力には内部回路２３が接続されている。レベルシフト回路ＦＳ２の前段にはインバータＭ２３が接続され、レベルシフト回路ＦＳ２の後段にはインバータＭ２４が接続され、インバータＭ２３の入力には内部回路２３が接続され、インバータＭ２４の出力にはパッド電極ＰＤＯが接続されている。
【０１２３】
そして、振幅がＶＣＣＱの入力電圧がパッド電極ＰＤＩに入力されると、その入力電圧がインバータＭ２１にて反転された後、レベルシフト回路ＦＳ１に入力される。そして、レベルシフト回路ＦＳ１において、振幅がＶＣＣＱの入力電圧が振幅がＶＤＤの出力電圧にレベルシフトされ、その出力電圧がインバータＭ２２にて反転された後、内部回路２３に入力される。
【０１２４】
そして、内部回路２３から振幅がＶＤＤの出力電圧が出力されると、その出力電圧がインバータＭ２３にて反転された後、レベルシフト回路ＦＳ２に入力される。そして、レベルシフト回路ＦＳ２において、振幅がＶＤＤの出力電圧が振幅がＶＣＣＱの出力電圧にレベルシフトされ、その出力電圧がインバータＭ２４にて反転された後、パッド電極ＰＤＯを介して出力される。
【０１２５】
ここで、ＶＣＣＱ＞ＶＤＤとすると、内部回路２３は外部電源電圧よりも低い内部電圧で動作することができ、消費電力を低減することができる。一方、ＶＣＣＱ＜ＶＤＤとすると、内部回路２３は外部電源電圧よりも高い内部電圧で動作することができ、高速化を図ることができる。
【０１２６】
また、レベルシフト回路ＦＳ１、ＦＳ２は、図１、図２、図６、図８および図１０〜図１３の構成のうちのいずれかを選択することにより、出力電圧のデューティ比のずれを低減することができ、内部回路２３の動作マージン減少を抑制することができる。
【０１２７】
（第１０実施形態）
図１６（ａ）は、第１０実施形態に係るレベルシフト回路が適用される半導体記憶装置の概略構成を示すブロック図、図１６（ｂ）は、１６（ａ）のＮＡＮＤメモリ３−１の概略構成を示す斜視図、図１６（ｃ）は、１６（ｂ）のＮＡＮＤメモリ３−１の半導体チップＣＰ１の概略構成を示す斜視図である。
【０１２８】
図１６（ａ）〜図１６（ｃ）において、半導体記憶装置には、ｎ（ｎは２以上の整数）個のＮＡＮＤメモリ３−１〜３−ｎが設けられるとともに、ＮＡＮＤメモリ３−１〜３−ｎのドライブ制御を行うコントローラ１が設けられている。なお、ＮＡＮＤメモリ３−１〜３−ｎのドライブ制御としては、例えば、ＮＡＮＤメモリ３−１〜３−ｎの読み書き制御、ブロック選択、誤り訂正、ウェアレベリングなどを挙げることができる。
【０１２９】
ＮＡＮＤメモリ３−１〜３−ｎはチャネル２を介して互いに並列にコントローラ１に接続されている。ここで、例えば、ＮＡＮＤメモリ３−１には、ｍ（ｍは２以上の整数）個の半導体チップＣＰ１〜ＣＰｍが設けられ、各半導体チップＣＰ１〜ＣＰｍには、ＮＡＮＤフラッシュメモリ１３が搭載されるとともに、ＮＡＮＤフラッシュメモリ１３にそれぞれ接続されたパッド電極ＰＤ１〜ＰＤｍがそれぞれ形成されている。なお、ＮＡＮＤフラッシュメモリ１３には、例えば、ユニットセルアレイ、デコーダ、センスアンプ、チャージポンプ回路およびページバッファなどを設けることができる。
【０１３０】
各半導体チップＣＰ１〜ＣＰｍには、入力バッファ１１、出力バッファ１２およびプログラマブルＲＯＭ１４が設けられている。入力バッファ１１は、コントローラ１から送られた書き込みデータやアドレスなどの制御信号をＮＡＮＤフラッシュメモリ１３などに受け渡すことができる。出力バッファ１２は、ＮＡＮＤフラッシュメモリ１３などから読み出された読み出しデータをコントローラ１に受け渡すことができる。
【０１３１】
なお、入力バッファ１１は、図１５の入力バッファ２２を用いることができる。出力バッファ１２は、図１５の入力バッファ２４を用いることができる。この場合、ＮＡＮＤフラッシュメモリ１３の電源電圧はＶＤＤ、コントローラ１の電源電圧はＶＣＣＱに設定することができる。
【０１３２】
プログラマブルＲＯＭ１４は、入力バッファ１１、出力バッファ１２およびＮＡＮＤフラッシュメモリ１３の動作に関係する各種のパラメータを記憶することができる。例えば、入力バッファ１１および出力バッファ１２のレベルシフト回路として図６の構成を用いた場合、Ｐチャンネル電界効果トランジスタＰ２１のソースとドレインを第１の電源電位ＶＳＳと第２の電源電位ＶＣＣＱ１とで切り替えるパラメータを記憶するようにしてもよいし、Ｎチャンネル電界効果トランジスタＮ２１のソースとドレインを第１の電源電位ＶＳＳと第２の電源電位ＶＣＣＱ１とで切り替えるパラメータを記憶するようにしてもよい。
【０１３３】
そして、ｍ個の半導体チップＣＰ１〜ＣＰｍは、１個の半導体パッケージＰＫ１上に実装され、この半導体パッケージＰＫ１の外部端子ＴＭは、ｍ個の半導体チップＣＰ１〜ＣＰｍのパッド電極ＰＤ１〜ＰＤｍにて共有されている。なお、半導体チップＣＰ１〜ＣＰｍを半導体パッケージＰＫ１上に実装する方法としては、半導体チップＣＰ１〜ＣＰｍを積層させる方法でもよいし、半導体チップＣＰ１〜ＣＰｍを同一平面上に配列する方法でもよい。また、半導体チップＣＰ１〜ＣＰｍは、フェースダウン実装でもよいし、フェースアップ実装でもよい。また、ｍ個のパッド電極ＰＤ１〜ＰＤｍにて１個の外部端子ＴＭを共有させる方法としては、ｍ個のパッド電極ＰＤ１〜ＰＤｍと１個の外部端子ＴＭとをボンディングワイヤＢＷにて接続することができる。あるいは、半導体チップＣＰ１〜ＣＰｍをフリップ実装し、パッド電極ＰＤ１〜ＰＤｍに形成されたバンプ電極を介してパッド電極ＰＤ１〜ＰＤｍと外部端子ＴＭとを互いに接続するようにしてもよい。あるいは、半導体チップＣＰ１〜ＣＰｍに貫通電極を形成し、この貫通電極を介してパッド電極ＰＤ１〜ＰＤｍと外部端子ＴＭとを互いに接続するようにしてもよい。なお、ＮＡＮＤメモリ３−１以外のＮＡＮＤメモリ３−２〜３−ｎについても同様である。また、この半導体記憶装置は、メモリカードやＳＳＤなどのストレージデバイスとして用いることができる。
【０１３４】
図１７は、図１６（ａ）のＮＡＮＤメモリ３−１の概略構成の一例を示す斜視図である。なお、図１７の例では、ｍ＝４の場合を例にとった。
図１７において、半導体チップＣＰ１〜ＣＰ４には、パッド電極ＰＤ１〜ＰＤ４がそれぞれ形成されている。なお、パッド電極ＰＤ１〜ＰＤ４は、例えば、アドレス端子、リード／ライト端子、チップセレクト端子またはデータ端子として用いることができる。また、半導体パッケージＰＫ１には、外部端子ＴＭ１〜ＴＭ１７が形成されている。そして、４個分の半導体チップＣＰ１〜ＣＰ４を積層させて半導体パッケージＰＫ１上に実装する場合、パッド電極ＰＤ１〜ＰＤ４が露出するように半導体チップＣＰ１〜ＣＰ４をずらして積層させることができる。そして、ボンディングワイヤＢＷを介して、例えば、パッド電極ＰＤ１〜ＰＤ４を外部端子ＴＭ１に共通に接続することで、４個分の半導体チップＣＰ１〜ＣＰ４のパッド電極ＰＤ１〜ＰＤ４にて１個の外部端子ＴＭ１を共有させることができる。
【０１３５】
（第１１実施形態）
図１８は、第１１実施形態に係るレベルシフト回路が適用される半導体記憶装置のトグルモードの動作を示すタイミングチャートである。
図１８において、図１６のコントローラ１からは、チップイネーブル信号ＣＥ_ｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、クロック信号ＣＬＫ、リード／ライト信号Ｗ／Ｒ_ｎ、データストローブ信号ＤＱＳおよびデータＤＱ［７：０］が出力される。
【０１３６】
なお、データストローブ信号ＤＱＳはデータＤＱ［７：０］を取り込むタイミングを指示することができ、データストローブ信号ＤＱＳおよびデータＤＱ［７：０］のタイミングはクロック信号ＣＬＫを基準として設定される。また、図１６のコントローラでは、コマンドおよびアドレスはデータＤＱ［７：０］として出力され、コマンドラッチイネーブル信号ＣＬＥがアクティブの時にデータＤＱ［７：０］がコマンドと見なされ、アドレスラッチイネーブル信号ＡＬＥがアクティブの時にデータＤＱ［７：０］がアドレスと見なされる。
【０１３７】
そして、トグルモードでは、コマンドラッチイネーブル信号ＣＬＥおよびアドレスラッチイネーブル信号ＡＬＥが非アクティブの時に、データストローブ信号ＤＱＳの立ち上がりおよび立ち下がりの両方でデータＤＱ［７：０］が取り込まれる。
【０１３８】
なお、ｔＣＨはＣＥ＿ｎ  ｈｏｌｄ  ｔｉｍｅ、
ｔＷＨＲはＣｏｍｍａｎｄ，ａｄｄｒｅｓｓ，ｏｒ  ｄａｔａ  ｉｎｐｕｔ  ｃｙｃｌｅ  ｔｏ  ｄａｔａ  ｏｕｔｐｕｔ  ｃｙｃｌｅ、
ｔＣＡＬＳはＷ／Ｒ＿ｎ，ＣＬＥ  ａｎｄ  ＡＬＥ  ｓｅｔｕｐ  ｔｉｍｅ、
ｔＨＰはＨａｌｆ−ｃｌｏｃｋ  ｐｅｒｉｏｄ、
ｔＤＱＳＤはＷ／Ｒ＿ｎ  ｌｏｗ  ｔｏ  ＤＱＳ／ＤＱ  ｄｒｉｖｅｎ  ｂｙ  ｄｅｖｉｃｅ、
ｔＤＱＳＣＫはＡｃｃｅｓｓ  ｗｉｎｄｏｗ  ｏｆ  ＤＱＳ  ｆｒｏｍ  ＣＬＫ、
ｔＤＱＳＨＺはＷ／Ｒ＿ｎ  ｈｉｇｈ  ｔｏ  ＤＱＳ／ＤＱ  ｔｒｉ−ｓｔａｔｅ  ｂｙ  ｄｅｖｉｃｅ、
ｔＡＣはＡｃｃｅｓｓ  ｗｉｎｄｏｗ  ｏｆ  ＤＱ［７：０］  ｆｒｏｍ  ＣＬＫ、
ｔＤＶＷはＯｕｔｐｕｔ  ｄａｔａ  ｖａｌｉｄ  ｗｉｎｄｏｗ、
ｔＤＱＳＱはＤＱＳ−ＤＱ  ｓｋｅｗ，ＤＱＳ  ｔｏ  ｌａｓｔ  ＤＱ  ｖａｌｉｄ，ｐｅｒ  ａｃｃｅｓｓ、
ｔＱＨはＤＱ−ＤＱＳ  ｈｏｌｄ，  ＤＱＳ  ｔｏ  ｆｉｒｓｔ  ＤＱ  ｔｏ  ｇｏ  ｎｏｎ−ｖａｌｉｄ，ｐｅｒ  ａｃｃｅｓｓ  
である。
【０１３９】
ここで、チップイネーブル信号ＣＥ_ｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、クロック信号ＣＬＫ、リード／ライト信号Ｗ／Ｒ_ｎ、データストローブ信号ＤＱＳおよびデータＤＱ［７：０］は、図１６のコントローラ１では振幅がＶＣＣＱに設定される。
【０１４０】
そして、コントローラ１からの信号は、入力バッファ１１のレベルシフト回路にて振幅がＶＤＤにレベルシフトされ、ＮＡＮＤフラッシュメモリ１３に入力される。この時、チップイネーブル信号ＣＥ_ｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、クロック信号ＣＬＫ、リード／ライト信号Ｗ／Ｒ_ｎ、データストローブ信号ＤＱＳおよびデータＤＱ［７：０］は、図１６のＮＡＮＤフラッシュメモリ１３では振幅がＶＤＤに設定される。そして、ＮＡＮＤフラッシュメモリ１３からの信号は、出力バッファ１２のレベルシフト回路にて振幅がＶＣＣＱにレベルシフトされ、コントローラ１に入力される。
【０１４１】
ここで、入力バッファ１１および出力バッファ１２のレベルシフト回路は、図１、図２、図６、図８および図１０〜図１３の構成のうちのいずれかを選択することにより、出力電圧のデューティ比のずれを低減することができる。このため、レベルシフト動作時にｔＤＶＷのずれを低減することができ、動作マージン減少を抑制することができる。
【０１４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４３】
１  コントローラ、２  チャネル、３−１〜３−ｎ  ＮＡＮＤメモリ、ＰＫ１  半導体パッケージ、ＣＰ１〜ＣＰｍ、２１  半導体チップ、ＴＭ、ＴＭ１〜ＴＭ１７  外部端子、ＰＤ１〜ＰＤｍ、ＰＤＩ、ＰＤＯ  パッド電極、ＢＷ  ボンディングワイヤ、１１、２２  入力バッファ、１２、２４  出力バッファ、１３  ＮＡＮＤフラッシュメモリ、１４  プログラマブルＲＯＭ、２３  内部回路、ＦＳ１、ＦＳ２  レベルシフト回路、Ｍ１、Ｍ１１〜Ｍ１３、Ｍ２１〜Ｍ２４  インバータ、Ｆ１、Ｆ２、Ｆ１１、Ｆ１２、Ｆ１１´、Ｆ１２´、Ｆ２１、Ｆ２２、Ｆ３１、Ｆ３２  レベルシフト部、Ｐ１〜Ｐ３、Ｐ１１〜Ｐ１８、Ｐ２１、Ｐ２２、Ｐ３１〜Ｐ３８、Ｐ４１、Ｐ５１〜Ｐ５４  Ｐチャンネル電界効果トランジスタ、Ｎ１〜Ｎ３、Ｎ１１、Ｎ１２、Ｎ１５、Ｎ１６、Ｎ２１、Ｎ２２、Ｎ５１〜Ｎ５４  Ｎチャンネル電界効果トランジスタ、Ｃ１〜Ｃ４  容量素子、ＰＵ１〜ＰＵ８  プルアップ素子、ＰＤ１、ＰＤ２、ＰＤ５、ＰＤ６  プルダウン素子、Ｗ１  電源遮断素子
【図１】
2013030827.tif 000003
【図２】
2013030827.tif 000004
【図３】
2013030827.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2013030827.tif 000013
【図１２】
2013030827.tif 000014
【図１３】
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【図１４】
2013030827.tif 000016
【図１５】
2013030827.tif 000017
【図１６】
2013030827.tif 000018
【図１７】
2013030827.tif 000019
【図１８】
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