(57)【要約】      （修正有）【課題】発振抑制のためにゲート近傍に配置される、ソースに短絡されたソースフィールドプレートによるゲート・ソース間キャパシタの増加による利得低下を防ぎ、高利得の半導体装置を提供する。【解決手段】ドレイン電極２２近傍にソース電極２０に短絡されたシールドプレート電極３２を配置することでドレイン・ゲート間を電気的にシールドし、ゲート・ドレイン間キャパシタＣgdを低減するとともにゲート・ソース間キャパシタＣgsの増加を抑制する。シールドプレート電極３２は、エアブリッジ構造若しくはオーバーレイ構造のシールドプレート短絡電極を介して、スロットＶＩＡホールＳＣを有するソース電極２０に接続される。【選択図】図３
2013183060.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１表面上に配置され、それぞれ複数のフィンガーを有するゲート電極、前記ゲート電極に隣接して配置されたソース電極、および前記ゲート電極を挟んで前記ソース電極に対向して配置されたドレイン電極と、
前記ゲート電極、前記ゲート電極と前記ソース電極および前記ドレイン電極間の前記基板、および前記ソース電極および前記ドレイン電極の少なくとも一部を被覆して配置された絶縁層と、
前記ゲート電極と前記ドレイン電極間の前記基板の第１表面上および前記ドレイン電極上に、前記絶縁層を介して配置され、前記ソース電極と短絡され、前記ゲート電極と前記ドレイン電極間を電気的にシールドするシールドプレート電極と、
前記基板の第１表面に配置され、前記ゲート電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて接続したゲート端子電極およびドレイン端子電極と、
前記ソース電極の下部に配置されたスロットＶＩＡホールと、
前記シールドプレート電極と前記ソース電極間を接続するエアブリッジ構造若しくはオーバーレイ構造のシールドプレート短絡電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記シールドプレート電極は、前記ゲート電極から少なくとも前記絶縁層の厚さよりも長い距離だけ離隔して配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シールドプレート電極は、前記ドレイン電極の上部の少なくとも一部を前記絶縁層を挟んで被覆することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記シールドプレート短絡電極は、前記ゲート電極に重なって配置されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記シールドプレート短絡電極は、前記ゲート電極上に絶縁層を介して配置されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記シールドプレート短絡電極は、前記ゲート電極上にエアギャップを介して配置されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
前記基板の第１表面から測った前記シールドプレート電極の上端は、前記ゲート電極の上端よりも高いことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記基板の第１表面と反対側の第２表面に配置され、前記ソース電極に対して前記スロットＶＩＡホールを介して接続された接地電極を備えることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体装置は、ＧａＡｓ系ＨＥＭＴ、ＧａＡｓＭＥＳＦＥＴ、ＧａＮ系ＨＥＭＴのいずれかを備えることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ:Field Effect Transistor）の電界緩和技術として、ソースフィールドプレートが知られている。ソースフィールドプレートは、ゲート・ドレイン間に配置することで、ゲート電極付近の電界集中を緩和し、その結果、ＦＥＴの耐圧を向上することができる。電界緩和を効果的にするために、ソースフィールドプレートの配置はゲート電極近傍あるいはゲート電極に重なる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００７−５３７５９３号公報
【非特許文献】
【０００４】
【非特許文献１】ケイ・アサノ（K. Asano）他、“ドレイン電圧３５Ｖ動作フィールド変調プレートを備える新しい大電力ＡｌＧａＡｓ／ＧａＡｓへテロ接合ＦＥＴ（Novel High Power AlGaAs/GaAs HFET with a Field-Modulating Plate Operated at 35V Drain Voltage）,” テクニカルダイジェスト、１９９８年国際電子デバイス会議、米国電気電子協会、５９−６２ページ、（1998 IEEE IEDM Technical Digest, December 1998, pp. 59-62）.
【非特許文献２】ワイ・−エフ・ウー（Y.-F. Wu）他、“フィールドプレート最適化３０Ｗ/ｍｍＧａＮへテロ接合高電子移動度トランジスタ（30-W/mm GaN HEMTs by Field Plate Optimization）,”エレクトロンデバイスレターズ、米国電気電子協会、第２５巻、２００４年３月、１１７−１１９ページ（IEEE EDL, vol. 25, March 2004, pp. 117-119）.
【非特許文献３】エイチ・ジン（H. Xing）他、“マルチフィールドプレートにより実現された高耐圧ＡｌＧａＮ−ＧａＮ高電子移動度トランジスタ（High Breakdown Voltage AlGaN-GaN HEMTs Achieved by Multiple Field Plates）,” エレクトロンデバイスレターズ、米国電気電子協会、第２５巻、２００４年４月、１６１−１６３ページ（IEEE EDL, vol. 25, April 2004, pp. 161-163）.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ミリ波帯など高周波で動作するＦＥＴは、マイクロ波帯などの比較的低い周波数で動作する場合、高い利得が期待できる。一方，帰還が大きくなるので、発振抑制が困難である。ソースフィールドプレートを配置した場合、発振抑制には効果があるものの、ゲート近傍にソースに短絡されたソースフィールドプレートが配置されるため、ゲート・ソース間キャパシタＣgsが増加する。この結果、ＦＥＴの利得が低下する。
【０００６】
本実施の形態が解決しようとする課題は、高利得の半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
ドレイン電極近傍にソース電極に短絡されたシールドプレート電極を配置することでドレイン・ゲート間を電気的にシールドし、ゲート・ドレイン間キャパシタＣgdを低減するとともに、ゲート・ソース間キャパシタＣgsの増加を抑制する。シールドプレート電極は、エアブリッジ構造若しくはオーバーレイ構造のシールドプレート短絡電極を介して、スロットＶＩＡホールを有するソース電極に接続される。
【図面の簡単な説明】
【０００８】
【図１】（ａ）第１の実施の形態に係る半導体装置の模式的平面パターン構成図、（ｂ）スロットＶＩＡを有するソース電極の配置例を示す図、（ｃ）図１（ａ）のＪ部分の模式的平面パターン構成図。
【図２】第１の実施の形態に係る半導体装置において、単位トランジスタ部分の詳細な模式的平面パターン構成図。
【図３】図２のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４】図２のＩＩ−ＩＩ線に沿う別の模式的断面構造図。
【図５】図１（ｃ）のＩ−Ｉ線に沿う模式的断面構造図（ＦＥＴセルの構造例１）。
【図６】図１（ｃ）のＩ−Ｉ線に沿う模式的断面構造図（ＦＥＴセルの構造例２）。
【図７】図１（ｃ）のＩ−Ｉ線に沿う模式的断面構造図（ＦＥＴセルの構造例３）。
【図８】図１（ｃ）のＩ−Ｉ線に沿う模式的断面構造図（ＦＥＴセルの構造例４）。
【図９】第１の実施の形態の変形例１に係る半導体装置において、単位トランジスタ部分の詳細な模式的平面パターン構成図。
【図１０】第１の実施の形態の変形例２に係る半導体装置において、単位トランジスタ部分の詳細な模式的平面パターン構成図。
【図１１】図１０のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１２】図１０のＩＩＩ−ＩＩＩ線に沿う別の模式的断面構造図。
【図１３】第２の実施の形態に係る半導体装置において、単位トランジスタ部分の詳細な模式的平面パターン構成図。
【図１４】図１３のＩＶ−ＩＶ線に沿う模式的断面構成図。
【図１５】第２の実施の形態の変形例１に係る半導体装置の模式的断面構成図。
【図１６】第２の実施の形態の変形例２に係る半導体装置において、単位トランジスタ部分の詳細な模式的平面パターン構成図。
【図１７】第２の実施の形態の変形例３に係る半導体装置において、単位トランジスタ部分の詳細な模式的平面パターン構成図。
【図１８】図１７のＶ−Ｖ線に沿う模式的断面構成図。
【図１９】図１７のＶ−Ｖ線に沿う別の模式的断面構成図。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
[第１の実施の形態]
（半導体装置）
第１の実施の形態に係る半導体装置２５の模式的平面パターン構成は、図１（ａ）に示すように表され、スロットＶＩＡホールＳＣを有するソース電極２０の配置例は、図１（ｂ）に示すように表され、図１（ａ）のＪ部分の模式的平面パターン構成は、図１（ｃ）に示すように表される。また、第１の実施の形態に係る半導体装置２５において、単位トランジスタ部分の詳細な模式的平面パターン構成は、図２に示すように表され、図２のＩＩ−ＩＩ線に沿う模式的断面構造は、図３に示すように表され、図２のＩＩ−ＩＩ線に沿う別の模式的断面構造は、図４に示すように表される。
【００１２】
第１の実施の形態に係る半導体装置２５は、図１〜図４に示すように、基板１０と、ゲート電極２４と、ソース電極２０と、ドレイン電極２２と、絶縁層３４と、シールドプレート電極３０と、ゲート端子電極Ｇ１、Ｇ２、…、Ｇ６およびドレイン端子電極Ｄ１、Ｄ２、…、Ｄ６と、スロットＶＩＡホールＳＣ、ＳＣ１１、ＳＣ１２、ＳＣ２１、ＳＣ２２、…、ＳＣ６１、ＳＣ６２、ＳＣ７１と、シールドプレート短絡電極３２とを備える。
【００１３】
ゲート電極２４は、基板１０の第１表面上に配置され、複数のフィンガーを有する。ソース電極２０は、基板１０の第１表面上に配置され、複数のフィンガーを有し、ゲート電極２４に隣接して配置される。ドレイン電極２２は、複数のフィンガーを有し、ゲート電極２４を挟んでソース電極２０に対向して配置される。
【００１４】
絶縁層３４は、図３に示すように、ゲート電極２４、ゲート電極２４とソース電極２０およびドレイン電極２２間の基板１０、およびソース電極２０およびドレイン電極２２の少なくとも一部を被覆して配置される。
【００１５】
シールドプレート電極３０は、図３に示すように、ゲート電極２４とドレイン電極２２間の基板１０の第１表面上およびドレイン電極２２上に、絶縁層３４を介して配置され、ソース電極２０と短絡され、ゲート電極２４とドレイン電極２２間を電気的にシールドする。
【００１６】
ゲート端子電極Ｇ１、Ｇ２、…、Ｇ６およびドレイン端子電極Ｄ１、Ｄ２、…、Ｄ６は、図１に示すように、基板１０の第１表面に配置され、ゲート電極２４およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成される。
【００１７】
また、スロットＶＩＡホールＳＣ、ＳＣ１１、ＳＣ１２、ＳＣ２１、ＳＣ２２、…、ＳＣ６１、ＳＣ６２、ＳＣ７１は、図１〜図４に示すように、ソース電極２０の下部に配置されている。
【００１８】
シールドプレート短絡電極３２は、図３に示すように、シールドプレート電極３０とソース電極２０とを、エアギャップＧＡＰを有するエアブリッジ構造で接続する。
【００１９】
また、シールドプレート短絡電極３２は、図４に示すように、シールドプレート電極３０とソース電極２０とを、絶縁層３４を介して、オーバーレイ構造で接続しても良い。
【００２０】
また、第１の実施の形態に係る半導体装置２５は、図１〜図４に示すように、基板１０の第１表面と反対側の第２表面に配置され、ソース電極２０に対してスロットＶＩＡホールＳＣ、ＳＣ１１、ＳＣ１２、ＳＣ２１、ＳＣ２２、…、ＳＣ６１、ＳＣ６２、ＳＣ７１を介して接続された接地電極５０を備える。
【００２１】
また、シールドプレート電極３０は、図３に示すように、ゲート電極２４から少なくとも絶縁層の厚さｔ１よりも長い距離ＷSGだけ離隔して配置される。このように構成することによって、ドレイン・ゲート間の電気的シールド効果を増大し、ゲート・ドレイン間キャパシタＣgdを低減するとともにゲート・ソース間キャパシタＣgsの増加を抑制することができる。ここで、シールドプレート電極３０の配置は、ゲート電極２４から少なくとも絶縁層の厚さｔ１よりも長い距離ＷSGだけ離隔していれば良い。ここで、ＷSG＞０であれば良い。
【００２２】
また、シールドプレート電極３０は、図１〜図４に示すように、ドレイン電極２２の上部を絶縁層３４を挟んで被覆する。
【００２３】
シールドプレート電極３０によるゲート・ドレイン間の電気的シールド効果は、絶縁層３４の厚さｔ１が薄いほど効果が高い。絶縁層３４の厚さｔ１が相対的の厚い場合には、ゲート電極２４とドレイン電極２２間の絶縁層３４内を走る電気力線の数が多くなり、ゲート電極２４とドレイン電極２２間の電気的なシールド効果が薄れる。一方、絶縁層３４の厚さｔ１が相対的の薄い場合には、ゲート電極２４とドレイン電極２２間の絶縁層３４内を走る電気力線の数がその分だけ少なくなり、ゲート電極２４とドレイン電極２２間の電気的なシールド効果が高まるからである。
【００２４】
第１の実施の形態に係る半導体装置２５においては、ドレイン電極２２近傍にソース電極２０に短絡されたシールドプレート電極３０を配置することでドレイン・ゲート間を電気的にシールドし、ゲート・ドレイン間キャパシタＣgdを低減するとともにゲート・ソース間キャパシタＣgsの増加を抑制することができる。このため、高周波特性を劣化させることなく、ゲート・ドレイン間の電界集中を緩和することができる。
【００２５】
また第１の実施の形態に係る半導体装置２５においては、ゲート・ドレイン間キャパシタＣgdを低減することができることから、この結果、ＳパラメータＳ12を低減することができ、高利得の半導体装置を得ることができる。
【００２６】
また、第１の実施の形態に係る半導体装置２５において、ＦＥＴセルは、図１に示すように、半絶縁性基板１０と、半絶縁性基板１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、半絶縁性基板１０の第１表面に配置され、ゲート電極２４およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて接続した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ６、およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ６と、各ソース電極２０（Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ６１，Ｓ６２，Ｓ７１）の下部に配置されたスロットＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１と、半絶縁性基板１０の第１表面と反対側の第２表面に配置され、スロットＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１を介してソース電極２０に接続された接地電極５０とを備える。
【００２７】
ソース電極２０の下部に形成されるスロットＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されスロットＶＩＡホールを充填する充填金属層を介して、ソース電極２０は、接地電極５０に接続されている。
【００２８】
第１の実施の形態に係る半導体装置においては、シールドプレート短絡電極３２が、エアギャップＧＡＰ若しくは絶縁層３４を介してゲート電極２４に重なって配置されるため、ソース電極２０とシールドプレート電極３０との配線距離を短くすることができる。このため、ソース電極２０・シールドプレート電極３０間の短絡配線を短くでき、ＦＥＴセルのソースに接続される寄生インダクタンスを低減し、各ＦＥＴセルのフィードバックインピーダンスを低減することができる。
【００２９】
半絶縁性基板１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００３０】
また、第１の実施の形態に係る半導体装置２５は、ＧａＡｓ系ＨＥＭＴ、ＧａＡｓＭＥＳＦＥＴ、ＧａＮ系ＨＥＭＴのいずれかを備える。すなわち、第１の実施の形態に係る半導体装置２５は、特にＧａＮ、ＧａＡｓなど高周波動作に適した半導体材料を用いる。
【００３１】
（ＦＥＴセルの構造）
（構造例１）
図１（ｃ）のＩ−Ｉ線に沿う模式的断面構成として、ＦＥＴセルの構成例１は、図５に示すように、基板１０と、基板１０上に配置されたエピタキシャル成長層１２と、エピタキシャル成長層１２上に配置された電子供給層１８と、電子供給層１８上に配置されたソース電極２０，ゲート電極２４およびドレイン電極２２と、ゲート電極２４、ゲート電極２４とソース電極２０およびドレイン電極２２間の基板１０、およびソース電極２０およびドレイン電極２２の少なくとも一部を被覆して配置された絶縁層３４と、ゲート電極２４とドレイン電極２２間の基板１０の第１表面上およびドレイン電極２２上に、絶縁層３４を介して配置され、ソース電極２０と短絡され、ゲート電極２４とドレイン電極２２間を電気的にシールドするシールドプレート電極３０とを備える。
【００３２】
シールドプレート電極３０は、図３〜図４と同様に、エアブリッジ構造若しくはオーバーレイ構造のシールドプレート短絡電極３２を介して、下部にスロットＶＩＡホールＳＣを有するソース電極２０に接続される。図５においてはシールドプレート短絡電極３２の図示は省略されている。
【００３３】
エピタキシャル成長層１２と電子供給層１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１６が形成されている。図５に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００３４】
具体的な材料としては、ＧａＡｓ系ＨＥＭＴの場合には、基板１０はＧａＡｓ基板で形成され、エピタキシャル成長層１２は、ＧａＡｓ層で形成され、電子供給層１８は、例えば、アルミニウムガリウム砒素層（ＡｌyＧａ1-yＡｓ）（０．１≦ｙ≦１）で形成される。ＧａＮ系ＨＥＭＴの場合には、基板１０はＧａＮ基板若しくは、ＳｉＣ基板などで形成され、エピタキシャル成長層１２は、ＧａＮ層で形成され、電子供給層１８は、例えば、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）で形成される。
【００３５】
（構造例２）
図１（ｃ）のＩ−Ｉ線に沿う模式的断面構成として、ＦＥＴセルの構成例２は、図６に示すように、基板１０と、基板１０上に配置されたエピタキシャル成長層１２と、エピタキシャル成長層１２上に配置されたソース領域２６およびドレイン領域２８と、ソース領域２６上に配置されたソース電極２０，エピタキシャル成長層１２上に配置されたゲート電極２４およびドレイン領域２８上に配置されたドレイン電極２２と、ゲート電極２４、ゲート電極２４とソース電極２０およびドレイン電極２２間の基板１０、およびソース電極２０およびドレイン電極２２の少なくとも一部を被覆して配置された絶縁層３４と、ゲート電極２４とドレイン電極２２間のエピタキシャル成長層１２の第１表面上およびドレイン電極２２上に、絶縁層３４を介して配置され、ソース電極２０と短絡され、ゲート電極２４とドレイン電極２２間を電気的にシールドするシールドプレート電極３０とを備える。
【００３６】
シールドプレート電極３０は、図３〜図４と同様に、エアブリッジ構造若しくはオーバーレイ構造のシールドプレート短絡電極３２を介して、下部にスロットＶＩＡホールＳＣを有するソース電極２０に接続される。図６においてもシールドプレート短絡電極３２の図示は省略されている。
【００３７】
エピタキシャル成長層１２とゲート電極２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図６に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。例えば、ＧａＡｓＭＥＳＦＥＴの場合には、基板１０はＧａＡｓ基板で形成され、エピタキシャル成長層１２は、エピタキシャル成長されたＧａＡｓ層で形成される。ソース領域２６およびドレイン領域２８は、Ｓｉイオンなどのイオン注入などによって形成することができる。
【００３８】
（構造例３）
図１（ｃ）のＩ−Ｉ線に沿う模式的断面構成として、ＦＥＴセルの構成例３は、図７に示すように、基板１０と、基板１０上に配置されたエピタキシャル成長層１２と、エピタキシャル成長層１２上に配置された電子供給層１８と、電子供給層１８上に配置されたソース電極２０およびドレイン電極２２と、電子供給層１８上のリセス部に配置されたゲート電極２４と、ゲート電極２４、ゲート電極２４とソース電極２０およびドレイン電極２２間の基板１０、およびソース電極２０およびドレイン電極２２の少なくとも一部を被覆して配置された絶縁層３４と、ゲート電極２４とドレイン電極２２間のエピタキシャル成長層１２の第１表面上およびドレイン電極２２上に、絶縁層３４を介して配置され、ソース電極２０と短絡され、ゲート電極２４とドレイン電極２２間を電気的にシールドするシールドプレート電極３０とを備える。
【００３９】
シールドプレート電極３０は、図３〜図４と同様に、エアブリッジ構造若しくはオーバーレイ構造のシールドプレート短絡電極３２を介して、下部にスロットＶＩＡホールＳＣを有するソース電極２０に接続される。図７においてもシールドプレート短絡電極３２の図示は省略されている。
【００４０】
エピタキシャル成長層１２と電子供給層１８との界面には、２ＤＥＧ層１６が形成されている。図７に示す構成例３では、ＨＥＭＴが示されている。
【００４１】
具体的な材料としては、ＧａＡｓ系ＨＥＭＴの場合には、基板１０はＧａＡｓ基板で形成され、エピタキシャル成長層１２は、ＧａＡｓ層で形成され、電子供給層１８は、例えば、アルミニウムガリウム砒素層（ＡｌyＧａ1-yＡｓ）（０．１≦ｙ≦１）で形成される。また、ＧａＡｓ系ＨＥＭＴの場合には、ゲート電極２４直下の電子供給層１８には、Ｓｉイオンなどのイオン注入などによって能動層を形成しても良い。
【００４２】
ＧａＮ系ＨＥＭＴの場合には、基板１０はＧａＮ基板若しくは、ＳｉＣ基板などで形成され、エピタキシャル成長層１２は、ＧａＮ層で形成され、電子供給層１８は、例えば、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）で形成される。
【００４３】
（構造例４）
図１（ｃ）のＩ−Ｉ線に沿う模式的断面構成として、ＦＥＴセルの構成例４は、図８に示すように、基板１０と、基板１０上に配置されたエピタキシャル成長層１２と、エピタキシャル成長層１２上に配置された電子供給層１８と、電子供給層１８上に配置されたソース電極２０およびドレイン電極２２と、電子供給層１８上の２段リセス部に配置されたゲート電極２４と、ゲート電極２４、ゲート電極２４とソース電極２０およびドレイン電極２２間の基板１０、およびソース電極２０およびドレイン電極２２の少なくとも一部を被覆して配置された絶縁層３４と、ゲート電極２４とドレイン電極２２間のエピタキシャル成長層１２の第１表面上およびドレイン電極２２上に、絶縁層３４を介して配置され、ソース電極２０と短絡され、ゲート電極２４とドレイン電極２２間を電気的にシールドするシールドプレート電極３０とを備える。
【００４４】
シールドプレート電極３０は、図３〜図４と同様に、エアブリッジ構造若しくはオーバーレイ構造のシールドプレート短絡電極３２を介して、下部にスロットＶＩＡホールＳＣを有するソース電極２０に接続される。図８においてもシールドプレート短絡電極３２の図示は省略されている。
【００４５】
エピタキシャル成長層１２と電子供給層１８との界面には、２ＤＥＧ層１６が形成されている。図８に示す構成例４では、ＨＥＭＴが示されている。
【００４６】
具体的な材料としては、ＧａＡｓ系ＨＥＭＴの場合には、基板１０はＧａＡｓ基板で形成され、エピタキシャル成長層１２は、ＧａＡｓ層で形成され、電子供給層１８は、例えば、アルミニウムガリウム砒素層（ＡｌyＧａ1-yＡｓ）（０．１≦ｙ≦１）で形成される。また、ＧａＡｓ系ＨＥＭＴの場合には、ゲート電極２４直下の電子供給層１８には、Ｓｉイオンなどのイオン注入などによって能動層を形成しても良い。
【００４７】
ＧａＮ系ＨＥＭＴの場合には、基板１０はＧａＮ基板若しくは、ＳｉＣ基板などで形成され、エピタキシャル成長層１２は、ＧａＮ層で形成され、電子供給層１８は、例えば、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）で形成される。
【００４８】
また、第１の実施の形態に係る半導体装置２５において、ゲート電極２４は、ソース・ドレイン方向のチャネル方向に沿う断面構造がＴ字型構造を備え、ゲート電極２４周辺の電界を緩和する構成を備えていても良い。
【００４９】
（変形例１）
第１の実施の形態の変形例１に係る半導体装置２５の模式的平面パターン構成は、図９に示すように表される。また、図９のＩＩ−ＩＩ線に沿う模式的断面構造は、図３と同様に表される。
【００５０】
第１の実施の形態の変形例１に係る半導体装置２５においては、シールドプレート電極３０がドレイン電極２２の一部分と重なって配置されている。すなわち、活性領域ＡＡに接するドレイン電極２２の長さＬ０に対して、活性領域ＡＡ上でシールドプレート電極３０の配置される長さＬ１は、Ｌ１＜Ｌ０の関係にある。
【００５１】
ここで、活性領域ＡＡとは、基板１０上でソース電極２０とドレイン電極２２間の有効電流導通領域に対応する。活性領域ＡＡには、基板１０上でゲート電極２４・ソース電極２０・ドレイン電極２２の下部も含まれる。また、基板１０上でゲート電極２４・ソース電極２０間およびゲート電極２４・ドレイン電極２２の領域も含まれる。
【００５２】
第１の実施の形態の変形例１に係る半導体装置２５において、シールドプレート電極３０は、エアブリッジ構造若しくはオーバーレイ構造のシールドプレート短絡電極３２を介して、下部にスロットＶＩＡホールＳＣを有するソース電極２０に接続されている。
【００５３】
第１の実施の形態の変形例１に係る半導体装置においては、シールドプレート電極３０がドレイン電極２２の一部分と重なって配置されているため、ドレイン・ゲート間を電気的にシールドし、ゲート・ドレイン間キャパシタＣgdを低減するとともに、ゲート・ソース間キャパシタＣgsの増加を抑制することができる。この結果、第１の実施の形態の変形例１に係る半導体装置２５においては、高利得の半導体装置を得ることができる。その他の構成は、第１の実施の形態と同様である。
【００５４】
（変形例２）
第１の実施の形態の変形例２に係る半導体装置２５において、単位トランジスタ部分の詳細な模式的平面パターン構成は、図１０に示すように表され、図１０のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図１１に示すように表され、図１０のＩＩＩ−ＩＩＩ線に沿う別の模式的断面構造は、図１２に示すように表される。
【００５５】
第１の実施の形態の変形例２に係る半導体装置２５においては、シールドプレート短絡電極３２ａ・３２ｂ・３２ｃ・３２ｄが、ゲート電極２４に重なって配置される。
【００５６】
図１１の例では、シールドプレート短絡電極３２ａ・３２ｂ・３２ｃ・３２ｄは、ゲート電極２４上にエアギャップＧＡＰを介して配置される。また、図１２の例では、シールドプレート短絡電極３２ａ・３２ｂ・３２ｃ・３２ｄは、ゲート電極２４上に絶縁層３４を介して配置される。
【００５７】
第１の実施の形態の変形例２に係る半導体装置２５において、シールドプレート電極３０が、エアブリッジ構造若しくはオーバーレイ構造のシールドプレート短絡電極３２ａ・３２ｂ・３２ｃ・３２ｄを介して、下部にスロットＶＩＡホールＳＣを有するソース電極２０に接続されている。
【００５８】
第１の実施の形態の変形例２に係る半導体装置においては、シールドプレート短絡電極３２ａ・３２ｂ・３２ｃ・３２ｄが、エアギャップＧＡＰ若しくは絶縁層３４を介してゲート電極２４に重なって配置されるため、ソース電極２０とシールドプレート電極３０との配線距離を短くすることができる。このため、ソース電極２０・シールドプレート電極３０間の短絡配線を短くでき、ＦＥＴセルのソースに接続される寄生インダクタンスを低減し、各ＦＥＴセルのフィードバックインピーダンスを低減することができる。
【００５９】
第１の実施の形態の変形例２に係る半導体装置２５においては、ドレイン・ゲート間を電気的にシールドし、ゲート・ドレイン間キャパシタＣgdを低減するとともに、ゲート・ソース間キャパシタＣgsの増加を抑制することができる。このため、高周波特性を劣化させることなく、ゲート・ドレイン間の電界集中を緩和することができる。
【００６０】
また第１の実施の形態の変形例２に係る半導体装置２５においては、ゲート・ドレイン間キャパシタＣgdを低減することができることから、ＳパラメータＳ12を低減することができ、高利得の半導体装置を得ることができる。その他の構成は、第１の実施の形態と同様である。
【００６１】
[第２の実施の形態]
（半導体装置）
第２の実施の形態に係る半導体装置２５の模式的平面パターン構成は、図１（ａ）と同様に表される。また、第２の実施の形態に係る半導体装置２５において、単位トランジスタ部分の詳細な模式的平面パターン構成は、図１３に示すように表され、図１３のＩＶ−ＩＶ線に沿う模式的断面構造は、図１４に示すように表される。尚、図１（ａ）においても、図１３に示すようなシールドプレート電極３０およびシールドプレート短絡電極３２が各単位トランジスタ部分に図１３と同様に配置される。
【００６２】
第２の実施の形態に係る半導体装置２５は、図１３〜図１４に示すように、基板１０と、ゲート電極２４と、ソース電極２０と、ドレイン電極２２と、絶縁層３４と、シールドプレート電極３０と、ゲート端子電極Ｇ１、Ｇ２、…、Ｇ６およびドレイン端子電極Ｄ１、Ｄ２、…、Ｄ６と、スロットＶＩＡホールＳＣと、シールドプレート短絡電極３２とを備える。
【００６３】
ゲート電極２４は、基板１０の第１表面上に配置され、複数のフィンガーを有する。ソース電極２０は、基板１０の第１表面上に配置され、複数のフィンガーを有し、ゲート電極２４に隣接して配置される。ドレイン電極２２は、複数のフィンガーを有し、ゲート電極２４を挟んでソース電極２０に対向して配置される。
【００６４】
絶縁層３４は、図１４に示すように、ゲート電極２４、ゲート電極２４とソース電極２０およびドレイン電極２２間の基板１０、およびソース電極２０およびドレイン電極２２の少なくとも一部を被覆して配置される。
【００６５】
シールドプレート電極３０は、図１３〜図１４に示すように、ゲート電極２４とドレイン電極２２間の基板１０の第１表面上およびドレイン電極２２上に、絶縁層３４を介して配置され、ソース電極２０と短絡され、ゲート電極２４とドレイン電極２２間を電気的にシールドする。
【００６６】
ゲート端子電極Ｇ１、Ｇ２、…、Ｇ６およびドレイン端子電極Ｄ１、Ｄ２、…、Ｄ６は、基板１０の第１表面に配置され、ゲート電極２４およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成される。
【００６７】
また、スロットＶＩＡホールＳＣは、ソース電極２０の下部に配置されている。
【００６８】
シールドプレート短絡電極３２は、図１３〜図１４に示すように、シールドプレート電極３０とソース電極２０とをエアギャップＧＡＰを有するエアブリッジ構造で接続する。
【００６９】
また、シールドプレート短絡電極３２は、図４と同様に、シールドプレート電極３０とソース電極２０とを、絶縁層３４を介して、オーバーレイ構造で接続しても良い。
【００７０】
また、第２の実施の形態に係る半導体装置２５は、基板１０の第１表面と反対側の第２表面に配置され、ソース電極２０に対してスロットＶＩＡホールＳＣを介して接続された接地電極５０を備える。
【００７１】
また、シールドプレート電極３０は、図１４に示すように、ゲート電極２４から少なくとも絶縁層の厚さｔ１よりも長い距離ＷSGだけ離隔して配置される。このように構成することによって、ドレイン・ゲート間の電気的シールド効果を増大し、ゲート・ドレイン間キャパシタＣgdを低減するとともにゲート・ソース間キャパシタＣgsの増加を抑制することができる。ここで、シールドプレート電極３０の配置は、ゲート電極２４から少なくとも絶縁層の厚さｔ１よりも長い距離ＷSGだけ離隔していれば良い。ここで、ＷSG＞０であれば良い。
【００７２】
また、シールドプレート電極３０は、図１３〜図１４に示すように、ドレイン電極２２の上部の少なくとも一部を絶縁層３４を挟んで被覆する。
【００７３】
また、図１４に示すように、ドレイン電極２２上にはドレインパッド電極２２Ｐが配置され、ソース電極２０上にはソースパッド電極２０Ｐが配置されていても良い。ドレインパッド電極２２Ｐおよびソースパッド電極２０Ｐによって、それぞれフィンガー構造を有するドレイン電極２２およびソース電極２０の抵抗成分を低減することができる。
【００７４】
シールドプレート電極３０によるゲート・ドレイン間の電気的シールド効果は、絶縁層３４の厚さｔ１が薄いほど効果が期待できる。絶縁層３４の厚さｔ１が相対的の薄い場合には、ゲート電極２４とドレイン電極２２間の絶縁層３４内を走る電気力線の数がその分だけ少なくなり、ゲート電極２４とドレイン電極２２間の電気的なシールド効果が高まるからである。
【００７５】
また、図１４に示すように、第２の実施の形態に係る半導体装置２５において、基板１０の第１表面から測ったシールドプレート電極３０の上端は、ゲート電極２４の上端よりも、高さＨSGだけ高い。このように構成することによって、ドレイン・ゲート間の電気的シールド効果を高めることができる。
【００７６】
第２の実施の形態に係る半導体装置２５においては、ドレイン電極２２近傍にソース電極２０に短絡されたシールドプレート電極３０を配置することでドレイン・ゲート間を電気的にシールドし、ゲート・ドレイン間キャパシタＣgdを低減するとともにゲート・ソース間キャパシタＣgsの増加を抑制することができる。このため、高周波特性を劣化させることなく、ゲート・ドレイン間の電界集中を緩和することができる。
【００７７】
また第２の実施の形態に係る半導体装置２５においては、ゲート・ドレイン間キャパシタＣgdを低減することができることから、この結果、ＳパラメータＳ12を低減することができ、高利得の半導体装置を得ることができる。その他の構成は、第１の実施の形態と同様である。
【００７８】
（変形例１）
また、第２の実施の形態の変形例１に係る半導体装置の模式的断面構成は、図１５に示すように表される。
【００７９】
第２の実施の形態の変形例１に係る半導体装置において、シールドプレート電極３０Ｒ・３０Ｌは、図１５に示すように、ドレイン電極２２上に配置された絶縁層３４を介してドレイン電極２２を両側から挟み込む構成を備える。
【００８０】
シールドプレート短絡電極３２Ｒは、図１５に示すように、シールドプレート電極３０とソース電極２０とをエアギャップＧＡＰを有するエアブリッジ構造で接続する。
【００８１】
また、シールドプレート短絡電極３２Ｒは、図４と同様に、シールドプレート電極３０とソース電極２０とを、絶縁層３４を介して、オーバーレイ構造で接続しても良い。
【００８２】
また、第２の実施の形態の変形例１に係る半導体装置２５は、基板１０の第１表面と反対側の第２表面に配置され、ソース電極２０に対してスロットＶＩＡホールＳＣを介して接続された接地電極５０を備える。
【００８３】
また、第２の実施の形態の変形例１に係る半導体装置２５において、図１５において、左側のシールドプレート電極３０Ｌは、右側のシールドプレート電極３０Ｒと同様に、シールドプレート短絡電極３２Ｌに接続される。また、シールドプレート短絡電極３２Ｌは、ドレイン電極２２を中心にして対称に左側に配置されるソース電極２０と、エアギャップＧＡＰを有するエアブリッジ構造若しくは絶縁層３４を介したオーバーレイ構造のシールドプレート短絡電極３２Ｌに接続されている。
【００８４】
第２の実施の形態の変形例１に係る半導体装置においては、シールドプレート電極３０がドレイン電極２２の一部分と重なって配置されているため、ドレイン・ゲート間を電気的にシールドし、ゲート・ドレイン間キャパシタＣgdを低減するとともに、ゲート・ソース間キャパシタＣgsの増加を抑制することができる。この結果、第２の実施の形態の変形例１に係る半導体装置２５においては、高利得の半導体装置を得ることができる。その他の構成は、第２の実施の形態と同様である。
【００８５】
（変形例２）
第２の実施の形態の変形例２に係る半導体装置の模式的平面パターン構成は、図１６に示すように表される。第２の実施の形態の変形例２に係る半導体装置においては、シールドプレート電極３０がドレイン電極２２の一部分と重なって配置されている。すなわち、活性領域ＡＡに接するドレイン電極２２の長さＬ０に対して、活性領域ＡＡ上でシールドプレート電極３０の配置される長さＬ１は、Ｌ１＜Ｌ０の関係にある。
【００８６】
第２の実施の形態の変形例２に係る半導体装置２５において、シールドプレート電極３０が、エアブリッジ構造若しくはオーバーレイ構造のシールドプレート短絡電極３２を介して、スロットＶＩＡホールＳＣを有するソース電極２０に接続されている。
【００８７】
図１６において、ＩＶ−ＩＶ線に沿う模式的断面構造は、図１４と同様である。
【００８８】
第２の実施の形態の変形例２に係る半導体装置においては、シールドプレート電極３０がドレイン電極２２の一部分と重なって配置されているため、ドレイン・ゲート間を電気的にシールドし、ゲート・ドレイン間キャパシタＣgdを低減するとともに、ゲート・ソース間キャパシタＣgsの増加を抑制することができる。この結果、第２の実施の形態の変形例２に係る半導体装置２５においては、高利得の半導体装置を得ることができる。その他の構成は、第２の実施の形態と同様である。
【００８９】
（変形例３）
第２の実施の形態の変形例３に係る高周波半導体装置の模式的平面パターン構成は、図１７に示すように表される。また、図１７のＶ−Ｖ線に沿う模式的断面構造は、図１８に示すように表され、図１７のＶ−Ｖ線に沿う別の模式的断面構造は、図１９に示すように表される。
【００９０】
第２の実施の形態の変形例３に係る半導体装置においては、シールドプレート短絡電極３２ａ・３２ｂ・３２ｃ・３２ｄが、ゲート電極２４に重なって配置される。
【００９１】
図１８の例では、シールドプレート短絡電極３２ａ・３２ｂ・３２ｃ・３２ｄは、ゲート電極２４上にエアギャップＧＡＰを介して配置される。また、図１９の例では、シールドプレート短絡電極３２ａ・３２ｂ・３２ｃ・３２ｄは、ゲート電極２４上に絶縁層３４を介して配置される。
【００９２】
第２の実施の形態の変形例３に係る半導体装置２５において、シールドプレート電極３０が、エアブリッジ構造若しくはオーバーレイ構造のシールドプレート短絡電極３２ａ・３２ｂ・３２ｃ・３２ｄを介して、スロットＶＩＡホールＳＣを有するソース電極２０に接続されている。
【００９３】
第２の実施の形態の変形例３に係る半導体装置においては、シールドプレート短絡電極３２ａ・３２ｂ・３２ｃ・３２ｄが、エアギャップＧＡＰ若しくは絶縁層３４を介してゲート電極２４に重なって配置されるため、ソース電極２０とシールドプレート電極３０との配線距離を短くすることができる。このため、ソース電極２０・シールドプレート電極３０間の短絡配線を短くでき、ＦＥＴセルのソースに接続される寄生インダクタンスを低減し、各ＦＥＴセルのフィードバックインピーダンスを低減することができる。
【００９４】
第２の実施の形態の変形例３に係る半導体装置においては、ドレイン・ゲート間を電気的にシールドし、ゲート・ドレイン間キャパシタＣgdを低減するとともに、ゲート・ソース間キャパシタＣgsの増加を抑制することができる。このため、高周波特性を劣化させることなく、ゲート・ドレイン間の電界集中を緩和することができる。
【００９５】
また第１の実施の形態の変形例２に係る半導体装置２５においては、ゲート・ドレイン間キャパシタＣgdを低減することができることから、ＳパラメータＳ12を低減することができ、高利得の半導体装置を得ることができる。その他の構成は、第２の実施の形態と同様である。
【００９６】
以上説明したように、本実施の形態によれば、高利得の半導体装置を提供することができる。
【００９７】
[その他の実施の形態]
本実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００９８】
なお、実施の形態に係る半導体装置に搭載される半導体チップとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子なども適用できることは言うまでもない。
【００９９】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【０１００】
１０…基板
１２…エピタキシャル成長層
１６…２次元電子ガス（２ＤＥＧ）層
１８…電子供給層
２０、Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ６１，Ｓ６２，Ｓ７１…ソース電極
２０Ｐ…ソースパッド電極
２２…ドレイン電極
２２Ｐ…ドレインパッド電極
２４…ゲート電極
２４ａ、２４ｂ…ゲートバスライン
２５…半導体装置
２６…ソース領域
２８…ドレイン領域
３０、３０Ｒ、３０Ｌ…シールドプレート電極
３２、３２ａ、３２ｂ、３２ｃ、３２ｄ、３２Ｒ、３２Ｌ…シールドプレート短絡電極
３４…絶縁層
５０…接地電極
Ｇ１、Ｇ２、…、Ｇ６…ゲート端子電極
Ｄ１、Ｄ２、…、Ｄ６…ドレイン端子電極
ＳＣ、ＳＣ１１、ＳＣ１２、ＳＣ２１、ＳＣ２２、…、ＳＣ６１、ＳＣ６２、ＳＣ７１…スロットＶＩＡホール
ＡＡ…活性領域
【図１】
2013183060.tif 000003
【図２】
2013183060.tif 000004
【図３】
2013183060.tif 000005
【図４】
2013183060.tif 000006
【図５】
2013183060.tif 000007
【図６】
2013183060.tif 000008
【図７】
2013183060.tif 000009
【図８】
2013183060.tif 000010
【図９】
2013183060.tif 000011
【図１０】
2013183060.tif 000012
【図１１】
2013183060.tif 000013
【図１２】
2013183060.tif 000014
【図１３】
2013183060.tif 000015
【図１４】
2013183060.tif 000016
【図１５】
2013183060.tif 000017
【図１６】
2013183060.tif 000018
【図１７】
2013183060.tif 000019
【図１８】
2013183060.tif 000020
【図１９】
2013183060.tif 000021