(57)【要約】【課題】  ＦＥＴの破壊が防止された半導体装置を提供する。【解決手段】  半導体装置は、一端子に第１の電位ＶＣＣが与えられた第１の電界効果トランジスタ３１と、一端子に、第１の電位ＶＣＣより低い第２の電位ＶＳＳが与えられた第２の電界効果トランジスタ３２と、第１及び第２の電界効果トランジスタ３１，３２の各制御端子の電位をそれぞれ制御する制御部１と、一端が、第１の電界効果トランジスタ３１の制御端子と接続され、制御部１の制御により充電される容量素子４と、第１の電界効果トランジスタ３１の他端子と第２の電界効果トランジスタ３２の他端子との間に接続された負荷素子５とを有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
一端子に第１の電位が与えられた第１の電界効果トランジスタと、
一端子に、前記第１の電位より低い第２の電位が与えられた第２の電界効果トランジスタと、
前記第１及び第２の電界効果トランジスタの各制御端子の電位をそれぞれ制御する制御部と、
一端が、前記第１の電界効果トランジスタの制御端子と接続され、前記制御部の制御により充電される容量素子と、
前記第１の電界効果トランジスタの他端子と前記第２の電界効果トランジスタの他端子との間に接続された負荷素子とを有することを特徴とする半導体装置。
【請求項２】
前記容量素子は、他端が、前記第２の電界効果トランジスタの他端子と接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
一端子に前記第１の電位が与えられた第３の電界効果トランジスタと、
一端子が、前記第３の電界効果トランジスタの他端子と接続され、他端子に、前記第２の電位が与えられた第４の電界効果トランジスタとを、さらに有し、
前記容量素子は、他端が、前記第４の電界効果トランジスタの一端子に接続され、
前記制御部は、さらに、前記第３の電界効果トランジスタ、及び前記第４の電界効果トランジスタの各制御端子の電位をそれぞれ制御することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記負荷素子は、制御端子と一端子が互いに接続されたデプレッション型の電界効果トランジスタであることを特徴とする請求項１乃至３の何れかに記載の半導体装置。
【請求項５】
前記負荷素子は、抵抗素子であることを特徴とする請求項１乃至３の何れかに記載の半導体装置。
【請求項６】
前記第１の電界効果トランジスタ、前記第２の電界効果トランジスタ、前記第３の電界効果トランジスタ、及び前記第４の電界効果トランジスタは、ＧａＮ半導体を含むことを特徴とする請求項１乃至５の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）などのＩＩＩ族窒化物半導体は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などの他種の半導体と比較すると、高耐圧、高速動作、高耐熱性、及び低オン抵抗の利点を有しているため、パワーデバイスに利用することが期待されている。例えば、特許文献１には、パワー半導体素子として設けられたＧａＮの電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を駆動する駆動回路が開示されている。
【０００３】
また、特許文献２には、ＦＥＴのゲート電位、及びソース電位をカップリングするコンデンサを備えるメモリセルのワード線駆動回路が開示されている。例えば、ＧａＮのＦＥＴのゲート端子とソース端子との間に、上記のコンデンサのような容量素子を設けることによって、高電圧の信号を駆動するブートストラップ回路を構成することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−４９７４１号公報
【特許文献２】特開２０１１−４４１８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＧａＮのＦＥＴは、ゲート端子とソース端子の間が、ショットキー接合により接合されているために、当該端子間の耐圧が十分ではないという問題がある。このため、上述したように、ＧａＮのＦＥＴのゲート端子とソース端子との間に容量素子を設けた場合、充電された容量素子によって、当該端子間に与えられる電圧が耐圧値を上回り、ＦＥＴが破壊される可能性がある。この問題は、ブートストラップ回路に限定されず、他の半導体装置についても同様であり、また、ＧａＮ半導体以外の半導体についても同様である。
【０００６】
そこで、本件は上記の課題に鑑みてなされたものであり、ＦＥＴの破壊が防止された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書に記載の半導体装置は、一端子に第１の電位が与えられた第１の電界効果トランジスタと、一端子に、前記第１の電位より低い第２の電位が与えられた第２の電界効果トランジスタと、前記第１及び第２の電界効果トランジスタの各制御端子の電位をそれぞれ制御する制御部と、一端が、前記第１の電界効果トランジスタの制御端子と接続され、前記制御部の制御により充電される容量素子と、前記第１の電界効果トランジスタの他端子と前記第２の電界効果トランジスタの他端子との間に接続された負荷素子とを有する。
【発明の効果】
【０００８】
本明細書に記載の半導体装置は、ＦＥＴの破壊が防止されるという効果がある。
【図面の簡単な説明】
【０００９】
【図１】比較例に係る半導体装置の回路図である。
【図２】比較例に係る半導体装置の動作を示すタイミングチャートである。
【図３】第１の実施例に係る半導体装置の回路図である。
【図４】第１の実施例に係る半導体装置の動作を示すタイミングチャートである。
【図５】図３のノードＮ４における電圧−電流の特性を示すグラフである。
【図６】第２の実施例に係る半導体装置の回路図である。
【図７】第２の実施例に係る半導体装置の動作を示すタイミングチャートである。
【図８】第３の実施例に係る半導体装置の回路図である。
【発明を実施するための形態】
【００１０】
図１は、比較例に係る半導体装置の回路図である。半導体装置は、制御部１と、ゲート制御用トランジスタ３０と、高電圧側トランジスタ３１と、低電圧側トランジスタ３２と、コンデンサ素子４とを含み、例えばブートストラップ回路として機能する。
【００１１】
半導体装置は、外部の電源装置から配線２０，２１を介して電力が供給される。配線２１には電位ＶＣＣが与えられ、配線２０には、電位ＶＣＣより低い電位ＶＳＳが与えられている。電位ＶＣＣは、電位ＶＳＳより高く、例えば１０（Ｖ）である。一方、電位ＶＳＳは、グランド電位であり、例えば０（Ｖ）である。
【００１２】
制御部１は、例えば、所定のタイミングに基づいて、電圧信号を生成し、出力する電圧制御回路である。制御部１は、配線２１から電源端子Ｖｄに電位ＶＣＣが与えられ、配線２０からグランド端子Ｖｓに電位ＶＳＳが与えられることにより動作する。制御部１は、出力端子ＯＵＴ１，ＯＵＴ２から所定のパタンの電圧信号をそれぞれ出力する。半導体装置は、当該電圧信号に基づいて出力信号Ｖｏｕｔを生成する。なお、出力端子ＯＵＴ１，ＯＵＴ２の近傍をノードＮ１，Ｎ２とする。
【００１３】
ゲート制御用トランジスタ３０、高電圧側トランジスタ３１、及び低電圧側トランジスタ３２は、それぞれ、ＧａＮ半導体を含む電界効果トランジスタ（ＦＥＴ）である。ＧａＮ半導体は、固有の組成に起因して、実質的にＰ型を用いることが不可能であるため、トランジスタ３０〜３１として、ＮチャネルのＦＥＴが選択される。このように、ＧａＮのＦＥＴを用いることによって、半導体装置は、他のＭＯＳ−ＦＥＴなどと比べると、高い電圧の信号を駆動することができる。なお、トランジスタ３０〜３２は、エンハンスメント型である。
【００１４】
ゲート制御用トランジスタ３０のドレイン端子は、制御部１の一方の出力端子ＯＵＴ１と接続され、ソース端子は、高電圧側トランジスタ３１の制御端子に接続されている。ゲート制御用トランジスタ３０のゲート端子は、配線２１と接続されて、電位ＶＣＣが与えられている。なお、ゲート制御用トランジスタ３０のソース端子と高電圧側トランジスタ３１のゲート端子とを結ぶ配線と、コンデンサ素子４の一端との接続点を、ノードＮ３とする。
【００１５】
高電圧側トランジスタ３１は、配線２１と接続されて、ドレイン端子に電位ＶＣＣが与えられている。高電圧側トランジスタ３１のソース端子は、低電圧側トランジスタ３２のドレイン端子と接続されている。なお、高電圧側トランジスタ３１のソース端子と低電圧側トランジスタ３２のドレイン端子とを結ぶ配線と、コンデンサ素子４の他端との接続点を、ノードＮ４とする。ノードＮ４は、ブートストラップ回路の出力電圧Ｖｏｕｔの出力端と接続されている。
【００１６】
低電圧側トランジスタ３２は、配線２０と接続されて、ソース端子に電位ＶＳＳが与えられている。低電圧側トランジスタ３２のゲート端子は、制御部１の他方の出力端子ＯＵＴ２と接続されている。上述した接続構成により、制御部１は、高電圧側トランジスタ３１、及び低電圧側トランジスタ３２の各ゲート端子（制御端子）の電位をそれぞれ制御する。
【００１７】
また、コンデンサ素子４は、一端が、高電圧側トランジスタ３１のゲート端子と接続され、他端が、低電圧側トランジスタ３２のドレイン端子と接続されている。したがって、コンデンサ素子４は、制御部１が、高電圧側トランジスタ３１、及び低電圧側トランジスタ３２がオン状態となるように、各々のゲート端子の電位をそれぞれ制御することによって、充電される。すなわち、コンデンサ素子４は、制御部１の制御により充電される。なお、コンデンサ素子４は、高電圧側トランジスタ３１のゲート端子とソース端子の間の寄生容量、または配線容量などの他の容量素子であってもよい。
【００１８】
図２は、比較例に係る半導体装置の動作を示すタイミングチャートである。図中の各グラフにおいて、横軸は、時間軸であり、他方、縦軸のＶ１〜Ｖ４は、ノードＮ１〜Ｎ４における電位をそれぞれ示す。なお、ノードＮ１の電位Ｖ１は、制御部１が出力端子ＯＵＴ１から出力する電圧信号の電圧値に対応し、他方、ノードＮ２の電位Ｖ２は、制御部１が出力端子ＯＵＴ２から出力する電圧信号の電圧値に対応する。
【００１９】
期間ｔ１において、電位Ｖ１は、制御部１によってＶＳＳからＶＣＣに上昇する。このとき、ゲート制御用トランジスタ３０は、ゲート端子の電位がＶＣＣであり、ソース端子の電位がＶＣＣより低いため、オン状態である。
【００２０】
一方、電位Ｖ２は、制御部１によりＶＣＣに維持されるから、低電圧側トランジスタ３２は、ゲート端子の電位がＶＣＣである。このとき、ソース端子の電位はＶＳＳであるため、低電圧側トランジスタ３２はオン状態となり、電位Ｖ４はＶＳＳに維持される。
【００２１】
したがって、電位Ｖ１の上昇に伴い、コンデンサ素子４が充電されて、電位Ｖ３は、ＶＳＳからＶＣＣ−Ｖｔｈに上昇する。ここで、Ｖｔｈは、ゲート制御用トランジスタ３０の閾値電圧である。これにより、高電圧側トランジスタ３１は、ゲート端子の電位がＶＣＣ−Ｖｔｈとなり、ソース端子の電位はＶＳＳであるから、オン状態となる。
【００２２】
期間ｔ２において、充電されたコンデンサ素子４によって、高電圧側トランジスタ３１のゲート端子とソース端子との間（以下、ゲート−ソース間と表記する。）に、ＶＣＣ−Ｖｔｈの電圧が印加される。このとき、ＶＣＣ−Ｖｔｈが、高電圧側トランジスタ３１のゲート−ソース間の耐圧値より大きい場合、高電圧側トランジスタ３１は破壊される。例えば、ＧａＮのＦＥＴの耐圧は約６（Ｖ）とし、ＶＣＣ、Ｖｔｈをそれぞれ１０（Ｖ）、１（Ｖ）とした場合、ゲート−ソース間に９（Ｖ）の電圧が印加されることになり、上記の問題を生ずることとなる。
【００２３】
この問題は、高電圧側トランジスタ３１、及び低電圧側トランジスタ３２が、ともにＮチャネルのＦＥＴであることに起因する。すなわち、期間ｔ２において、高電圧側トランジスタ３１、及び低電圧側トランジスタ３２が、ともにオン状態となることによって、高電圧側トランジスタ３１のゲート−ソース間に、耐圧値を上回る高い電圧が印加されるのである。一方、ＣＭＯＳの場合、ブートストラップ回路を必要としないため、同様の問題が生ずることはない。
【００２４】
図２の期間ｔ３において、電位Ｖ２は、制御部１によってＶＳＳとなるように制御されるため、低電圧側トランジスタ３２がオフ状態となる。したがって、電位Ｖ４は、オン状態の高電圧側トランジスタ３１により上昇し、ＶＣＣとなる。このとき、出力電圧Ｖｏｕｔも同様に上昇する。電位Ｖ４の上昇に伴い、電位Ｖ３は、上昇し、充電されたコンデンサ素子４の電圧ＶＣＣ−ＶｔｈによりＶＣＣを上回る電位となる。この電位Ｖ３の上昇によって、高電圧側トランジスタ３１のゲート−ソース間の耐圧を上回る電圧が印加されそうになっても、ゲート端子からソース端子に向かうように電流が流れるため、問題が生ずることはない。
【００２５】
また、上記の電位Ｖ３の上昇を、ノードＮ３の寄生容量値ＣＮ３により制御してもよい。期間ｔ３において上昇した電位Ｖ３は、コンデンサ素子４の容量値をＣ１とすると、ＶＣＣ×{Ｃ１／（Ｃ１＋ＣＮ３）}の計算式から得られる。ここで、ノードＮ３の寄生容量値ＣＮ３は、高電圧側トランジスタ３１により一義的に決定されるから、コンデンサ素子４の容量値Ｃ１を適宜に設定することによって、電位Ｖ３の上昇を問題ない程度に制御することが可能である。なお、期間ｔ３の経過後、電位Ｖ１，Ｖ２は、ＶＳＳ，ＶＳＳとなるようにそれぞれ制御され、電位Ｖ４は、ＶＣＣからＶＳＳになる。
【００２６】
上述したように、比較例に係る半導体装置は、図２の期間ｔ２において、高電圧側トランジスタ３１のゲート−ソース間に高い電圧が印加される。次に述べる第１の実施例は、この点を改善するものである。
【００２７】
図３は、第１の実施例に係る半導体装置の回路図である。図中、先に示された図１と同一の構成については、同一の符号を付し、その説明を省略する。
【００２８】
第１の実施例に係る半導体装置は、高電圧側トランジスタ３１のゲート−ソース間の印加電圧が低減されるように、高電圧側トランジスタ３１のソース端子と低電圧側トランジスタ３２のドレイン端子との間に、負荷トランジスタ５が設けられている。なお、負荷トランジスタ５のドレイン端子と高電圧側トランジスタ３１のソース端子との接続点を、ノードＮ５とする。
【００２９】
負荷トランジスタ５は、ゲート端子とソース端子が互いに接続されたデプレッション型の電界効果トランジスタである。したがって、負荷トランジスタ５は、ゲート−ソース間電圧がゼロであっても、ドレイン電流を流すことが可能である。なお、負荷トランジスタ５は、ＧａＮ半導体を含むＦＥＴである。
【００３０】
図４は、第１の実施例に係る半導体装置の動作を示すタイミングチャートである。図中、図２により既に示された内容に加え、図３のノードＮ５の電位Ｖ５が示されている。
【００３１】
期間ｔ１において、電位Ｖ１の上昇に伴って、負荷トランジスタ５のドレイン電流によってノードＮ５が充電され、電位Ｖ５が上昇する。
【００３２】
期間ｔ２において、高電圧側トランジスタ３１、及び低電圧側トランジスタ３２は、上述したように、ともにオン状態であるため、トランジスタ３１，３２の間において貫通電流が流れる。このとき、トランジスタ３１，３２の間に接続された負荷トランジスタ５にもドレイン電流が流れる。このため、負荷トランジスタ５は、ドレイン−ソース間に一定の電圧Ｅ０を生じ、電位Ｖ５は、Ｅ０となる。すなわち、貫通電流によって配線２０，２１間に生ずる電圧が、負荷トランジスタ５により分圧されることとなる。
【００３３】
このようにして、ノードＮ５に電位Ｅ０が生ずるため、期間ｔ２における高電圧側トランジスタ３１のソース端子の電位が上昇する。このとき、高電圧側トランジスタ３１のゲート端子は、比較例と同様に電位ＶＣＣ−Ｖｔｈが与えられているため、高電圧側トランジスタ３１のゲート−ソース間の電圧が低減される。したがって、この電圧が、ゲート−ソース間の耐圧値より小さくなるように、電位Ｅ０を調整することによって、高電圧側トランジスタ３１の破壊が防止される。なお、電位Ｖ５は、期間ｔ３において、低電圧側トランジスタ３２がオフ状態となるために上昇して、ＶＣＣとなる。
【００３４】
本実施例において、負荷トランジスタ５を、ドレイン端子とゲート端子とが互いに接続されたエンハンスメント型のＦＥＴとしてもよい。もっとも、この場合、期間ｔ３以降において、電位Ｖ４が、負荷トランジスタ５の閾値電圧分だけＶＣＣより小さくなる。
【００３５】
また、本実施例において、負荷トランジスタ５に代えて、他の負荷素子が設けられてもよい。例えば、抵抗素子も、一定の電圧を生ずることが可能であるから、上記と同様の効果を奏する。以下に、抵抗素子と、ＦＥＴとを対比して、それぞれの利点を述べる。
【００３６】
図５は、図３のノードＮ４における電圧−電流の特性を示すグラフである。図中、実線はＦＥＴ（負荷トランジスタ５）の特性を示し、他方、点線は抵抗素子の特性を示す。また、図５は、図４の期間ｔ３において、電位Ｖ４が、ＶＳＳからＶＣＣに上昇し、ノードＮ４が充電される過程を示す。なお、このときの貫通電流Ｉｄの初期値をＩｄ０とする。
【００３７】
負荷素子として抵抗素子を採用した場合、貫通電流Ｉｄは、オームの法則に基づき、Ｉｄ０から０に向かって線形的に減少する。これに対し、ＦＥＴを採用した場合、電位Ｖ４が、ＦＥＴのピンチオフ電圧Ｖｐに達するまでは、実質的に、一定の貫通電流Ｉｄ０が流れる。したがって、期間ｔ３におけるノードＮ４の充電時間は、抵抗素子を用いた場合よりＦＥＴを用いた場合のほうが短い。したがって、出力電圧Ｖｏｕｔ（電位Ｖ４）を、所定のタイミングに基づいて制御するブートストラップ回路の機能を考慮すると、ＦＥＴの方が好ましい。もっとも、製造コストを考慮した場合、抵抗素子の方が好ましい。
【００３８】
上述した第１の実施例において、コンデンサ素子４は、高電圧側トランジスタ３１、及び低電圧側トランジスタ３２により駆動されたが、これに限定されない。図６は、第２の実施例に係る半導体装置の回路図である。図中、先に示された図３と同一の構成については、同一の符号を付し、その説明を省略する。
【００３９】
第２の実施例に係る半導体装置は、コンデンサ素子４を駆動する高電圧側駆動トランジスタ６１、及び低電圧側駆動トランジスタ６２を、さらに含む。
【００４０】
高電圧側駆動トランジスタ６１、及び低電圧側駆動トランジスタ６２は、例えば、ＧａＮ半導体を含むＦＥＴである。高電圧側駆動トランジスタ６１は、配線２１を介して、ドレイン端子に電位ＶＣＣが与えられている。また、高電圧側駆動トランジスタ６１のゲート端子は、ノードＮ５、つまり、高電圧側トランジスタ３１と負荷トランジスタ５との接点に接続されている。
【００４１】
一方、低電圧側駆動トランジスタ６２は、ドレイン端子が、高電圧側駆動トランジスタ６１のソース端子と接続され、配線２０を介して、ソース端子に電位ＶＳＳが与えられている。また、低電圧側駆動トランジスタ６２のゲート端子は、制御部１の出力端子ＯＵＴ２と接続されている。上述した接続構成により、制御部１は、トランジスタ３１，３２に加えて、高電圧側駆動トランジスタ６１、及び低電圧側駆動トランジスタ６２の各ゲート端子（制御端子）の電位をそれぞれ制御する。
【００４２】
また、コンデンサ素子４は、一端が、高電圧側トランジスタ３１のゲート端子と接続され、他端が、低電圧側駆動トランジスタ６２のドレイン端子に接続されている。したがって、コンデンサ素子４は、高電圧側駆動トランジスタ６１、及び低電圧側駆動トランジスタ６２により駆動される。なお、コンデンサ素子４の他端と、高電圧側駆動トランジスタ６１のソース端子と低電圧側駆動トランジスタ６２のドレイン端子とを結ぶ配線との接続点を、ノードＮ６とする。
【００４３】
図７は、第２の実施例に係る半導体装置の動作を示すタイミングチャートである。図中、図４により既に示された内容に加え、図６のノードＮ６の電位Ｖ６が示されている。
【００４４】
区間ｔ１において、電位Ｖ２はＶＣＣであるため、低電圧側駆動トランジスタ６２はオン状態である。
【００４５】
次に、区間ｔ２において、電位Ｖ５がＥ０となるため、高電圧側駆動トランジスタ６１、及び低電圧側駆動トランジスタ６２は、ともにオン状態となる。これによって、コンデンサ素子４は、トランジスタ６１、及びトランジスタ６２により増幅されたノードＮ６の電流により充電され、電位Ｖ３が上昇する。
【００４６】
このように、トランジスタ６１、及びトランジスタ６２を用いてコンデンサ素子４を駆動することによって、ノードＮ４における負荷が小さくなる。このため、前段のトランジスタ３１，３２，５のドレイン電流を小さく設定することができるので、区間ｔ２におけるトランジスタ３１，３２，５の貫通電流を低減することができる。なお、区間ｔ３において、電位Ｖ２がＶＳＳとなるため、トランジスタ６２がオフ状態となり、電位Ｖ６は、上昇する。
【００４７】
また、図８は、第３の実施例に係る半導体装置の回路図である。図中、先に示された図３と同一の構成については、同一の符号を付し、その説明を省略する。
【００４８】
第３の実施例に係る半導体装置は、第１の実施例に係る半導体装置に、制御回路７を加えたものである。制御回路７は、直列接続された複数個の制御トランジスタ７１，７２を含み、上述したタイミングチャートにおける期間ｔ３における電位Ｖ３の上昇を抑制制御する。なお、図中、２個の制御トランジスタ７１，７２が例示されているが、電位Ｖ３の制御量に応じた個数のトランジスタが用いられるとよい。
【００４９】
制御トランジスタ７１，７２は、ＧａＮ半導体のＦＥＴであり、エンハンスメント型である。制御トランジスタ７１，７２は、それぞれ、ゲート端子が、ドレイン端子に接続されている。制御トランジスタ７１のソース端子、及び制御トランジスタ７２のドレイン端子は、互いに接続されている。また、制御トランジスタ７１のドレイン端子は、ノードＮ３に接続され、制御トランジスタ７２のソース端子は、配線２１に接続されている。
【００５０】
タイミングチャートにおける期間ｔ３以降、複数個の制御トランジスタ７１，７２のうちの１以上を用いて、電位Ｖ３の上昇を抑制制御することによって、高電圧側トランジスタ３１のゲート−ソース間の耐圧を上回る電圧が印加されないようにすることができる。
【００５１】
これまで述べたように、半導体装置は、制御部１が各トランジスタ３０〜３２，６１，６２のゲート端子の電位を制御することにより、容量素子４を充電する。そして、トランジスタ３１，３２が、ともにオン状態にある場合、トランジスタ３１，３２間に設けられた負荷素子５が、貫通電流によって一定の電圧Ｅ０を生ずるため、高電圧側トランジスタ３１のソース端子の電位が上昇する。したがって、充電された容量素子４によって生ずる充電高電圧側トランジスタ３１のゲート−ソース間の電圧が低減される。
【００５２】
なお、上述した実施例において、各トランジスタ５，３０〜３２，６１，６２は、ＧａＮ半導体を含むものとしたが、これに限定されず、ＣＭＯＳなどの他の半導体を含むものであってもよい。この場合、各ＦＥＴ５，３０〜３２，６１，６２は、Ｐチャネル、及びＮチャネルの何れの種類であってもよい。
【００５３】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【符号の説明】
【００５４】
１                    制御部
４                    コンデンサ素子（容量素子）
５                    負荷トランジスタ（負荷素子）
３１                  高電圧側トランジスタ（第１の電界効果トランジスタ）
３２                  低電圧側トランジスタ（第２の電界効果トランジスタ）
６１                  高電圧側駆動トランジスタ（第３の電界効果トランジスタ）
６２                  低電圧側駆動トランジスタ（第４の電界効果トランジスタ）
【図１】
2013198125.tif 000003
【図２】
2013198125.tif 000004
【図３】
2013198125.tif 000005
【図４】
2013198125.tif 000006
【図５】
2013198125.tif 000007
【図６】
2013198125.tif 000008
【図７】
2013198125.tif 000009
【図８】
2013198125.tif 000010