(57)【要約】      （修正有）【課題】電子素子を樹脂封止後に封止樹脂に開口を設け、加熱時のアウトガスやはんだの逃げ道を設けることにより、はんだフラッシュの発生を抑制するパッケージ基板を提供する。【解決手段】多層配線基板上に１個以上の半導体素子と１個以上の受動部品が実装され、前記多層配線基板とその上に実装された前記半導体素子とのギャップにアンダーフィル樹脂６を充填することにより、フリップチップ実装部である半導体素子実装エリアを形成し、その半導体素子実装エリアの外周部と前記受動部品の周囲を樹脂７で充填した半導体パッケージ基板１８において、充填した樹脂７の一部に、はんだ及びアウトガスの抜き孔１５、１６を設ける。【選択図】図４
2013102020.tif 000002
【特許請求の範囲】
【請求項１】
多層配線基板上に１個以上の半導体素子と１個以上の受動部品が実装され、前記多層配線基板とその上に実装された前記半導体素子とのギャップにアンダーフィル樹脂を充填することにより、フリップチップ実装部である半導体素子実装エリアを形成し、その半導体素子実装エリアの外周部と前記受動部品の周囲を樹脂で充填した半導体パッケージ基板において、充填した樹脂の一部に、はんだ及びアウトガスの抜き孔を設けることを特徴とする半導体パッケージ基板。
【請求項２】
樹脂に設けたはんだ及びアウトガスの抜き孔により、接続部の一部、または全体、または受動素子全体が露出されていることを特徴とする請求項１に記載の半導体パッケージ基板。
【請求項３】
多層配線基板の半導体素子実装エリアが形成された面の裏面に、２次実装を目的とした電極を設け、２２０℃以上の加熱を通じて、外部基板に接続したことを特徴とする請求項１または２に記載の半導体パッケージ基板。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子やチップコンデンサなどの電子素子が実装された半導体パッケージ基板、特にフリップチップ実装方式のパッケージ基板において、２次実装時などのリフロー工程にて狭ピッチ実装部などで発生するはんだフラッシュを抑制する、半導体パッケージ基板に関する。
【背景技術】
【０００２】
近年、電子機器の小型化、軽薄化、高機能化の要求に伴い、半導体の高密度集積化や動作クロックの高速化が進んでいる。一方、半導体を実装する半導体パッケージ基板やプリント配線板においても、高密度化、小型化、高速化等が望まれており、配線回路パターンの微細化、コア基材の軽薄化や絶縁層の低誘電率化等の開発が進んでいる。例えば、配線回路では、サブトラクティブ法からセミアディティブ法へ移行することで２０μｍ以下の配線幅が可能となっている。このように、半導体の進捗とともに回路基板においても、高密度化、多層化、高伝送化、薄型化を目指した開発が行われている状況にある。
【０００３】
また、フリップチップに代表される半導体素子が実装された多層配線基板からなる半導体パッケージ基板において、基板の実装面積がますます狭小化し、チップ／パッケージ面積比が大きくなってきている。本発明の分野の半導体パッケージ基板は、半導体素子をエポキシ樹脂などの樹脂によりギャップ間を封止したものであり、近年における電子機器の小型化、高性能化に伴い、薄型、かつ小型化された表面実装型半導体パッケージ基板などとして広く普及されている。これを受け、半導体素子、チップコンデンサなどの受動部品同士の隣接距離がますます狭ピッチ化し、本来半導体素子外周を保護するために用いる樹脂（以下、バックフィル）が隣接する受動部品まで到達する形態の半導体パッケージ基板がでてきている。
例えば、半導体パッケージ基板の電子素子実装後の形態としては、特許文献１に開示されたものが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１８７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体部品や電子部品を樹脂などで封止し、さらに２次実装のためのＢＧＡボール実装時や、マザーボードへの接続のためにリフロー処理により加熱されることにより、パッケージ基板や封止樹脂からアウトガスが発生し、半導体部品や電子部品と樹脂とのわずかな隙間が生じる。そこに溶融したはんだが流れ込むことによって電極間が短絡するはんだフラッシュと呼ばれる現象が発生するという問題があった。
【０００６】
本発明は、上述の問題を解決するためになされたものであり、電子素子を樹脂封止後に封止樹脂に開口を設け、加熱時のアウトガスやはんだの逃げ道を設けることにより、はんだフラッシュの発生を抑制するパッケージ基板の製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するための手段として、請求項１の発明は、多層配線基板上に１個以上の半導体素子と１個以上の受動部品が実装され、前記多層配線基板とその上に実装された前記半導体素子とのギャップにアンダーフィル樹脂を充填することにより、フリップチップ
実装部である半導体素子実装エリアを形成し、その半導体素子実装エリアの外周部と前記受動部品の周囲を樹脂で充填した半導体パッケージ基板において、充填した樹脂の一部に、はんだ及びアウトガスの抜き孔を設けることを特徴とする半導体パッケージ基板である。
【０００８】
請求項２の発明は、樹脂に設けたはんだ及びアウトガスの抜き孔により、接続部の一部、または全体、または受動素子全体が露出されていることを特徴とする請求項１に記載の半導体パッケージ基板である。
【０００９】
請求項３の発明は、多層配線基板の半導体素子実装エリアが形成された面の裏面に、２次実装を目的とした電極を設け、２２０℃以上の加熱を通じて、外部基板に接続したことを特徴とする請求項１または２に記載の半導体パッケージ基板である。
【発明の効果】
【００１０】
本発明の半導体パッケージ基板によれば、半導体部品や電子部品を複数実装した状態でかつ樹脂封止を行っても、はんだフラッシュの発生を抑制することが出来る。
【図面の簡単な説明】
【００１１】
【図１】本発明にかかる多層配線基板の一例を示す概略平面図である。
【図２】本発明にかかる半導体パッケージ基板の一例を示す概略平面図である。
【図３】図１に示す半導体パッケージ基板の断面図である。
【図４】本発明にかかる半導体パッケージ基板のはんだ及びガス抜きの孔の加工を実施した一例を示す概略平面図である。
【図５】半導体パッケージ基板におけるはんだフラッシュ発生の断面模式図である。
【発明を実施するための形態】
【００１２】
以下、本発明にかかる半導体パッケージ基板およびその製造方法について、図１から図４を参照して詳細に説明する。図５は、受動素子電極を埋めているバックフィル材にはんだ及びガス抜きの孔が形成されていないために、はんだフラッシュが発生した状態を示した断面模式図である。
本実施形態に示す半導体パッケージ基板は、多層配線基板上に半導体部品や電子部品がはんだ接合により実装されており、かつ半導体部品や電子部品をシリコン系やエポキシ系の樹脂により封止することにより形成されている。また、封止樹脂を充填するための土手として、本半導体パッケージ基板には金属製の枠をあらかじめ基板に対し接着してある。この金属製の枠は半導体パッケージ基板本体がガラスエポキシなどのコア層を持たない場合、基板の反りを抑制する効果も得られる。金属製枠の材質は銅、アルミ、ＳＵＳなどがあるが、基板のＣＴＥなど材料特性を考慮し、適宜選定する必要がある。
【００１３】
図２に示す多層配線基板１に実装されている電子素子は、半導体素子５はシリコンチップ、受動部品はチップコンデンサ４とする。
まず、受動部品の実装方法について説明する。本発明においては、図１、および図３に示す多層配線基板１上の電極１１に印刷法や蒸着法などを用いて、突起電極１２を形成しておく。さらに受動部品としてチップコンデンサ４を多層配線基板１上に複数実装するため、多層配線基板上１の電極に印刷法や蒸着法などを用い、突起電極を形成し、次に部品実装装置を用いて、チップコンデンサ４を実装し、加熱によってはんだを溶融し接合する。受動部品の種類、大きさ、突起電極の数、突起電極の材質に関しては、はんだを主材とすることが望ましいが、種類は問わない。突起電極接合後の受動部品のスタンドオフ高さ（半導体素子の電極下と多層配線基板との間のはんだの厚み）が２５μｍ以上あることが望ましい。さらに受動部品の半導体素子側に位置する電極の任意の一辺とフリップチップ実装部である半導体素子実装エリア２０の外縁間の最短距離が３．５ｍｍ以下となるような配置であることが望ましい。
【００１４】
本発明では、突起電極として、Ｓｎ／Ａｇ／Ｃｕはんだを使用した。接合にはリフローを使用し、炉内のピーク温度の設定は２４６℃とした。突起電極の材質としては、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ｐｂ、Ｓｕ／Ａｇ、Ｓｕ／Ｃｕ、Ｓｕ／Ｓｂ、Ｓｕ／Ｚｎ、Ｓｕ、Ｂｉ、などが挙げられる。
【００１５】
次に、半導体素子５の実装を行う。本発明においては、受動部品実装後の多層配線基板側一次実装用電極１１に対して同一のエリア配置された半導体素子をフェイスダウン方式で、突起電極１２を介して実装し、フリップチップ実装部となる半導体素子実装エリア２０を形成する。次に、多層配線基板１をリフローにかけ半導体素子実装エリア２０における、はんだ接合を完了する。突起電極１２の材質の例としては、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ｐｂ、Ｓｎ／Ａｇ、Ｓｕ／Ｃｕ、Ｓｕ／Ｓｂ、Ｓｕ／Ｚｎ、Ｓｕ／Ｂｉなどが挙げられる。また、任意で半導体素子側電極９と多層配線基板側一次実装用電極１１を短時間で接続するのに、ローカルリフローで加熱とともに加圧を実施したり、振動を用いたりする方法を実施してもよい。
また、先のチップコンデンサ４の実装と半導体素子５の実装は使用するはんだ種によっては一度のリフローによって、実装することも可能である。
【００１６】
次に、図４に示す半導体素子実装エリア２０の半導体素子接合はんだ１４の間の洗浄を行うが、フラックス残留成分の除去を目的としているため、洗浄不要のフラックス、またはフラックスを使用しないタイプの突起電極を使用する場合などは、これを必要としないため、任意で行うこととする。
【００１７】
次に、アンダーフィル材６の充填を行う。半導体素子実装エリア２０を加熱したディスペンサステージに配置し、基板を昇温する。これはアンダーフィル材６の流動性を、使用される樹脂の性能がもっとも発揮される推奨条件を選択することができる。本発明ではアンダーフィル材６を半導体素子実装エリア２０の任意の一辺に塗布することとした。アンダーフィル材６の塗布パターンはチップのサイズ、半導体素子５と受動部品の位置関係などにより、最適なものを選択することができる。また、多層配線基板１はアンダーフィル材６の充填完了までステージ上に放置するものとする。本発明で使用するアンダーフィル材６については、エポキシ樹脂系が主流であるが、フェノール樹脂、ポリイミド樹脂、シリコン樹脂系の樹脂などを用いてもよい。その後、樹脂充填が完了した半導体素子実装エリア２０を樹脂硬化が可能な温度雰囲気に移して、樹脂を完全に硬化させ半導体パッケージ基板を形成する。使用する樹脂によって硬化時間、硬化温度については最適な条件を採用するものとする。
【００１８】
次に、バックフィル材７の充填を行う。本発明ではバックフィル材７を受動部品であるチップコンデンサ４の高さの２０％以上埋没させる。１００５サイズのチップコンデンサの場合、計算上埋設される高さは０．１０５ｍｍとなり、半導体素子の接続部である半導体素子／はんだ／多層配線基板界面を充分に覆うことが出来、半導体素子の外周部を保護するというバックフィル材７の役割を果たすのに必要な高さである。最後に樹脂の充填が完了した半導体パッケージ基板を樹脂硬化可能な温度雰囲気に移して、樹脂を完全に硬化させる。
【００１９】
次に、図２および図４に示す様に、充填したバックフィル材７の一部に、はんだ及びガス抜きの孔（受動素子電極の一部が露出した状態）１５およびはんだ及びガス抜きの孔（受動素子電極の一部が露出した状態）１６を設ける。本発明においてはんだ及びガス抜きの
孔はレーザーによる孔あけや、薬液によるエッチングなどにより行うが、封止樹脂の種類や厚み、孔径などにより適宜選定する。
はんだ及びガス抜きの孔により、多層配線基板と受動部品の接続部の一部、または全体、または受動素子全体が露出されることにより、次工程であるプリント配線板などの二次基板への接続時に実施される加熱処理の際に基板からのアウトガスや、それによるはんだの突出を逃がし、受動部品の端子間の短絡を防ぐことが出来る。
【００２０】
以上、本発明に係るパッケージ基板の構造について説明したが、本発明は上記実施の形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更可能である。
【実施例】
【００２１】
次に、実施例を用いて本発明を更に具体的に説明する。
【００２２】
図２は受動部品としてチップコンデンサを実装し半導体素子を実装する段階においての断面図であり、チップコンデンサのサイズは、１００５サイズ（１．０ｍｍ×０．５ｍｍ×０．５ｍｍ）長手方向に端子があるタイプ、半導体素子の寸法は１５．０ｍｍ×１５．０ｍｍとした。また、半導体素子実装エリアの外縁部の一辺と受動部品の半導体素子側の辺との最短距離は２．５ｍｍで実装され、実装後のコンデンサパッド３のスタンドオフ高さを０．０３ｍｍとした。一般的にチップコンデンサのスタンドオフ高さは電極の体積、はんだ体積が関係しているが、ここでは１００５サイズのチップコンデンサがはんだ量過多、過少にならない程度のスタンドオフ高さを０．０２５ｍｍ以上として、本実施例では０．０３０ｍｍとした。多層配線基板のサイズは３０ｍｍ×３０ｍｍであり、多層配線板側一次実装用電極１１の上にはＳｕ／Ａｇ／Ｃｕはんだからなる突起電極１２がすでに形成されているものとする。実装前の突起電極高さは０．３５ｍｍ、バンプピッチは０．１８０ｍｍとした。実装後の半導体素子５と多層配線基板１のギャップは０．０７０ｍｍとした。さらに多層配線基板の裏面には２次実装を目的とした電極が配置される。該電極には、半導体パッケージ基板が完成した後に鉛フリーはんだからなる突起電極が形成され２２０℃以上の加熱により２次実装されるものとする。
【００２３】
このようにして得られた実装体において、ギャップにアンダーフィル材６を充填し、硬化の工程を経て半導体パッケージ基板を作製した。アンダーフィル材６はＰｂフリー仕様コアレス基板で標準であるナミックス製ＸＳ８４１０−７３Ｂを用いた。充填量は半導体素子の任意の１辺に沿うようにＩ字で５ｍｍを２往復させた。アンダーフィル材の樹脂硬化を行った後で、バックフィル材７を１００ｍｇ、半導体素子の外周部を覆うかたちで充填した。このとき、実装した受動部品の高さの１００％が埋没する形となる。実装後の半導体素子と多層配線基板のギャップが０．０７０ｍｍであることから、半導体素子の外周部を保護するために半導体素子実装エリアに対して塗布する樹脂の量を表層絶縁層から０．１０ｍｍの高さ以上、半導体素子上面高さ以下とした。
【００２４】
次に、レーザー加工装置を使用し、はんだ、ガス抜き孔の穴あけ作業を行った。レーザー種はＵＶとした。図４に示すはんだ及びガス抜きの孔（受動素子電極の一部が露出した状態）１５では、開孔径は０．３ｍｍとした。開孔の個数は、一受動素子あたり各電極に対し１つずつ、計２個とした。
また、はんだ及びガス抜きの孔（受動素子の全体が露出した状態）１６では、受動素子とバックフィル材のギャップは０．５ｍｍとした。形状は長方形とした。
【００２５】
このようにして、本発明のはんだ及びガス抜きの孔を設けた半導体パッケージ基板（Ａ）を計１０個作製した。
その後、信頼性を確認するため半導体パッケージ基板（Ａ）対して吸湿〜リフロー処理を行い、その後、導通状態を確認した。評価条件としては３０℃／７０％ＲＨ、１９２ｈ加
湿、リフローＭＡＸ２６０℃×３回とした。
その結果、本発明のはんだ及びガス抜きの孔の加工を施した（Ａ）の半導体パッケージ基板では短絡が確認されなかった。
【００２６】
＜比較例＞
比較のため、はんだ及びガス抜きの孔を設けない半導体パッケージ基板（Ｂ）を計１０個作製した。
信頼性を確認するため半導体パッケージ基板（Ｂ）対して吸湿〜リフロー処理を行い、その後、導通状態を確認した。評価条件としては３０℃／７０％ＲＨ、１９２ｈ加湿、リフローＭＡＸ２６０℃×３回とした。
その結果、従来のバックフィル材にてチップコンデンサを封止した（Ｂ）の半導体パッケージ基板では、チップコンデンサ部にて短絡が発生した。
【産業上の利用可能性】
【００２７】
本発明のパッケージ基板はＣＰＵやＧＰＵといった半導体パッケージ基板、半導体部品と電子部品を実装する半導体パッケージ基板、ＢＧＡなど半導体部品や電子部品実装後のリフローの回数が複数回ある半導体パッケージ基板においての適用が特に効果的である。
【符号の説明】
【００２８】
１…多層配線基板
２…スティフナ
３…コンデンサパッド
４…チップコンデンサ
５…半導体素子
６…アンダーフィル材
７…バックフィル材
８…チップコンデンサ接合はんだ
９…半導体素子側電極
１０…突起電極
１１…多層配線基板側一次実装用電極
１２…突起電極
１３…多層配線基板側二次実装用電極
１４…半導体素子接合はんだ
１５…はんだ及びガス抜きの孔（受動素子電極の一部が露出した状態）
１６…はんだ及びガス抜きの孔（受動素子の全体が露出した状態）
１７…二次実装用はんだボール
１８…半導体パッケージ基板
１９…はんだフラッシュ
２０…半導体素子実装エリア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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