(57)【要約】【課題】  複数のバッファに供給される信号が同時に同じレベルに変化するときに発生する電源ノイズを低減する。【解決手段】  半導体集積回路は、動作モードに応じて信号を互いに同期してまたは非同期に出力する複数の第１バッファと、複数の第１バッファから出力される信号をそれぞれ受け、伝搬遅延時間が互いに異なる複数の第２バッファとを有している。【選択図】    図１
2013081012.tif 000002
【特許請求の範囲】
【請求項１】
動作モードに応じて信号を互いに同期してまたは非同期に出力する複数の第１バッファと、
前記複数の第１バッファから出力される信号をそれぞれ受け、伝搬遅延時間が互いに異なる複数の第２バッファと、
を備えていることを特徴とする半導体集積回路。
【請求項２】
前記第１バッファから信号を互いに同期して出力する第１動作モード中に抵抗素子を介して前記電源線を前記各第１バッファに接続し、前記第１バッファから信号を非同期で出力する第２動作モード中に電源線を前記各第１バッファに直接接続するスイッチ回路を備えていること
を特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記複数の第２バッファは、前記第１バッファから出力される信号をゲートで受けるトランジスタをそれぞれ有し、
前記トランジスタの閾値電圧は、前記第２バッファ毎に異なること
を特徴とする請求項１または請求項２に記載の半導体集積回路。
【請求項４】
前記複数の第２バッファは、駆動能力が互いに異なること
を特徴とする請求項１または請求項２に記載の半導体集積回路。
【請求項５】
前記第２バッファから出力される信号を外部端子にそれぞれ出力する複数の第３バッファを備え、
前記複数の第３バッファのそれぞれは、前記複数の第２バッファのそれぞれよりも駆動能力が大きいこと
を特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
電源線と出力バッファとの間に電流制御手段を設け、出力バッファに供給される電源電流量を出力バッファの動作中に変化させることで、電源ノイズを低減する手法が提案されている（例えば、特許文献１−２参照。）。また、入力信号を受ける複数のプリドライバと、プリドライバの出力をそれぞれ受ける並列に接続されたインバータとで出力バッファを形成し、インバータの動作タイミングを互いにずらすことで、電源ノイズを低減する手法が提案されている（例えば、特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２８９３号公報
【特許文献２】特開平３−２１７１１８号公報
【特許文献３】特開２００５−３３３６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源ノイズを低減する機能がバッファにそれぞれ設けられる場合、複数のバッファは、同じレベルに同時に変化する信号を受けるときと、異なるタイミングで変化する信号を受けるときとの両方で、電源ノイズを低減するための動作を実施する。電源ノイズは、複数の信号が同じレベルに同時に変化するときに最大になり、複数の信号が異なるタイミングで変化するときに小さい。このため、電源ノイズは、複数の信号が同じレベルに同時に変化するときに、複数のバッファで連携して低減されることが望ましい。
【０００５】
本発明の目的は、複数のバッファに供給される信号が同時に同じレベルに変化するときに発生する電源ノイズを低減することである。
【課題を解決するための手段】
【０００６】
本発明の一形態では、半導体集積回路は、動作モードに応じて信号を互いに同期してまたは非同期に出力する複数の第１バッファと、複数の第１バッファから出力される信号をそれぞれ受け、伝搬遅延時間が互いに異なる複数の第２バッファとを有している。
【発明の効果】
【０００７】
複数のバッファに供給される信号が同時に同じレベルに変化するときに発生する電源ノイズを削減できる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態における半導体集積回路の例を示している。
【図２】図１に示したバッファの例を示している。
【図３】図１に示した半導体集積回路の動作の例を示している。
【図４】別の実施形態における半導体集積回路の例を示している。
【図５】別の実施形態における半導体集積回路の例を示している。
【図６】図５に示した半導体集積回路の概要を示している。
【図７】図５および図６に示した半導体集積回路の第１動作モード中の動作の例を示している。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施形態を説明する。図中、信号が伝達される信号線には、信号名と同じ符号を使用する。図５等に示す二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１０】
図１は、一実施形態における半導体集積回路ＳＥＭの例を示している。半導体集積回路ＳＥＭは、信号Ｓ１（Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃ）をそれぞれ出力する複数のバッファＢＵＦ１と、バッファＢＵＦ１の出力に入力がそれぞれ接続された複数のバッファＢＵＦ２（ＢＵＦ２ａ、ＢＵＦ２ｂ、ＢＵＦ２ｃ）とを有している。バッファＢＵＦ２ａ、ＢＵＦ２ｂ、ＢＵＦ２ｃの伝搬遅延時間は、互いに異なる。伝搬遅延時間は、信号を受けてから信号を出力するまでの時間である。
【００１１】
バッファＢＵＦ２ａ、ＢＵＦ２ｂ、ＢＵＦ２ｃは、対応するバッファＢＵＦ１から出力される信号Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃをそれぞれ受け、信号Ｓ２（Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃ）として出力する。なお、図１では、３つのバッファＢＵＦ１と３つのバッファＢＵＦ２を示しているが、半導体集積回路ＳＥＭは、さらに多くのバッファＢＵＦ１、ＢＵＦ２を有していてもよい。
【００１２】
バッファＢＵＦ１の出力をバッファＢＵＦ２の入力に接続する信号線Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃの遅延時間は、互いに等しい。例えば、遅延時間は、信号線Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃの構造を同じにし、長さを等しくし、負荷を等しくすることで、互いに等しくなる。
【００１３】
各バッファＢＵＦ１は、共通の電源線ＶＤＤ１および共通の接地線ＧＮＤ１に接続されている。各バッファＢＵＦ２は、共通の電源線ＶＤＤ２および共通の接地線ＧＮＤ２に接続されている。なお、バッファＢＵＦ１およびバッファＢＵＦ２は、共通の電源線および共通の接地線に接続されてもよい。
【００１４】
例えば、各バッファＢＵＦ２は、信号Ｓ１をゲートで受けるトランジスタを有している。トランジスタの閾値電圧は、バッファＢＵＦ２ａ−ＢＵＦ２ｃ毎に異なる。トランジスタの閾値電圧を相違させることで、バッファＢＵＦ２ａ−ＢＵＦ２ｃの伝搬遅延時間は互いに異なる。トランジスタの閾値電圧は、チャネル領域のイオン濃度を変えることで相違され、ゲート絶縁膜の種類や膜厚を換えることで相違される。なお、バッファＢＵＦ２ａ−ＢＵＦ２ｃの駆動能力を互いに相違することで、伝搬遅延時間を互いに相違してもよい。
【００１５】
図２は、図１に示したバッファＢＵＦ２（ＢＵＦ２ａ−ＢＵＦ２ｃ）の例を示している。例えば、各バッファＢＵＦ２は、一対のインバータＩＶ１（ＩＶ１ａ、ＩＶ１ｂ、ＩＶ１ｃ）、ＩＶ２（ＩＶ２ａ、ＩＶ２ｂ、ＩＶ２ｃ）を直列に接続して形成されている。
【００１６】
インバータＩＶ１ａは、信号Ｓ１ａをゲートで受けるｐＭＯＳトランジスタＰ１ａおよびｎＭＯＳトランジスタＮ１ａを有している。インバータＩＶ２ａは、信号Ｓ２ａをドレインから出力するｐＭＯＳトランジスタＰ２ａおよびｎＭＯＳトランジスタＮ２ａを有している。インバータＩＶ１ｂは、信号Ｓ１ｂをゲートで受けるｐＭＯＳトランジスタＰ１ｂおよびｎＭＯＳトランジスタＮ１ｂを有している。インバータＩＶ２ｂは、信号Ｓ２ｂをドレインから出力するｐＭＯＳトランジスタＰ２ｂおよびｎＭＯＳトランジスタＮ２ｂを有している。インバータＩＶ１ｃは、信号Ｓ１ｃをゲートで受けるｐＭＯＳトランジスタＰ１ｃおよびｎＭＯＳトランジスタＮ１ｃを有している。インバータＩＶ２ｃは、信号Ｓ２ｃをドレインから出力するｐＭＯＳトランジスタＰ２ｃおよびｎＭＯＳトランジスタＮ２ｃを有している。
【００１７】
例えば、ｐＭＯＳトランジスタＰ１ａ、Ｐ１ｂ、Ｐ１ｃの閾値電圧（絶対値）は、この順に高くなるように設計され、ｎＭＯＳトランジスタＮ１ａ、Ｎ１ｂ、Ｎ１ｃの閾値電圧は、この順に高くなるように設計される。例えば、ｐＭＯＳトランジスタＰ２ａ、Ｐ２ｂ、Ｐ２ｃの閾値電圧（絶対値）は、この順に高くなるように設計され、ｎＭＯＳトランジスタＮ２ａ、Ｎ２ｂ、Ｎ２ｃの閾値電圧は、この順に高くなるように設計される。なお、ｐＭＯＳトランジスタＰ２ａ、Ｐ２ｂ、Ｐ２ｃの閾値電圧を互いに等しくし、ｎＭＯＳトランジスタＮ２ａ、Ｎ２ｂ、Ｎ２ｃの閾値電圧を互いに等しくしてもよい。閾値電圧を互いに相違させることで、バッファＢＵＦ２ａ、ＢＵＦ２ｂ、ＢＵＦ２ｃの伝搬遅延時間は、この順に長くなる。
【００１８】
なお、各バッファＢＵＦ２の駆動能力を互いに相違させる場合、ｐＭＯＳトランジスタＰ１ａ、Ｐ１ｂ、Ｐ１ｃの駆動能力は、この順で低くなるように設計され、ｎＭＯＳトランジスタＮ１ａ、Ｎ１ｂ、Ｎ１ｃの駆動能力は、この順で低くなるように設計される。ｐＭＯＳトランジスタＰ２ａ、Ｐ２ｂ、Ｐ２ｃの駆動能力は、この順に低くなるように設計され、ｎＭＯＳトランジスタＮ２ａ、Ｎ２ｂ、Ｎ２ｃの駆動能力は、この順に低くなるように設計される。なお、ｐＭＯＳトランジスタＰ２ａ、Ｐ２ｂ、Ｐ２ｃの駆動能力を互いに等しくし、ｎＭＯＳトランジスタＮ２ａ、Ｎ２ｂ、Ｎ２ｃの駆動能力を互いに等しくしてもよい。例えば、バッファＢＵＦ２の駆動能力は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート幅とチャネル長の比を相対的に小さくすることで低くなり、ゲート幅とチャネル長の比を相対的に大きくすることで高くなる。
【００１９】
また、各バッファＢＵＦ２は、インバータＩＶ１のみを有していてもよい。この場合、信号Ｓ２の論理は、信号Ｓ１の論理の逆になり、例えば、後述する図３の信号Ｓ２ａ−Ｓ２ｃの波形は反転される。
【００２０】
図３は、図１に示した半導体集積回路ＳＥＭの動作の例を示している。期間Ｐ１は、バッファＢＵＦ１から出力される信号Ｓ１ａ−Ｓ１ｃが互いに異なるタイミング（すなわち、非同期）で変化するときの動作を示している。期間Ｐ２は、バッファＢＵＦ１から出力される信号Ｓ１ａ−Ｓ１ｃの複数が同じタイミング（すなわち、同期）で同じ論理レベルに変化するときの動作を示している。信号Ｓ２ａ−Ｓ２ｃの波形Ｗ１は、バッファＢＵＦ２ａ、ＢＵＦ２ｂ、ＢＵＦ２ｃのトランジスタの閾値電圧が互いに異なる場合の動作例を示している。信号Ｓ２ａ−Ｓ２ｃの波形Ｗ２は、バッファＢＵＦ２ａ、ＢＵＦ２ｂ、ＢＵＦ２ｃの駆動能力が互いに異なる場合の動作例を示している。
【００２１】
波形Ｗ１において、閾値電圧が相対的に低いトランジスタを有するバッファＢＵＦ２ａは、信号Ｓ１ａの立ち上がりエッジに応答して、信号Ｓ１ａの電圧が低いときに信号Ｓ２ａをハイレベルに変化する（図２（ａ））。また、バッファＢＵＦ２ａは、信号Ｓ１ａの立ち下がりエッジに応答して、信号Ｓ１ａの電圧が低くなってから信号Ｓ２ａをロウレベルに変化する（図２（ｂ））。
【００２２】
閾値電圧が相対的に高いトランジスタを有するバッファＢＵＦ２ｃは、信号Ｓ１ｃの立ち上がりエッジに応答して、信号Ｓ１ｃの電圧が高くなってから信号Ｓ２ｃをハイレベルに変化する（図２（ｃ））。また、バッファＢＵＦ２ｃは、信号Ｓ１ｃの立ち下がりエッジに応答して、信号Ｓ１ｃの電圧が高いときに信号Ｓ２ｃをロウレベルに変化する（図２（ｄ））。
【００２３】
閾値電圧が例えば標準のトランジスタを有するバッファＢＵＦ２ｂは、信号Ｓ１ｂの立ち上がりエッジに応答して、信号Ｓ１ｂの電圧が上昇しているときに信号Ｓ２ｂをハイレベルに変化する（図２（ｅ））。信号Ｓ２ｂが立ち上がるときの信号Ｓ１ｂの電圧は、信号Ｓ２ａが立ち上がるときの信号Ｓ１ａの電圧より高く、信号Ｓ２ｃが立ち上がるときの信号Ｓ１ｃの電圧より低い。また、バッファＢＵＦ２ｃは、信号Ｓ１ｂの立ち下がりエッジに応答して、信号Ｓ１ｂの電圧が下降しているときに信号Ｓ２ｂをロウレベルに変化する（図２（ｆ））。信号Ｓ２ｂが立ち下がるときの信号Ｓ１ｂの電圧は、信号Ｓ２ａが立ち下がるときの信号Ｓ１ａの電圧より高く、信号Ｓ２ｃが立ち下がるときの信号Ｓ１ｃの電圧より低い。
【００２４】
以上より、トランジスタの閾値電圧が互いに異なるバッファＢＵＦ２では、信号Ｓ１の立ち上がりから信号Ｓ２がハイレベルに変化するまでの伝搬遅延時間は、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの順で長くなる。信号Ｓ１の立ち下がりから信号Ｓ２がロウレベルに変化するまでの伝搬遅延時間は、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの順で長くなる。
【００２５】
一方、波形Ｗ２において、駆動能力が相対的に高いバッファＢＵＦ２ａは、信号Ｓ１ａの立ち上がりエッジに最も早く応答して信号Ｓ２ａをハイレベルに変化する（図２（ｇ））。また、バッファＢＵＦ２ａは、信号Ｓ１ａの立ち下がりエッジに最も早く応答して信号Ｓ２ａをロウレベルに変化する（図２（ｈ））。
【００２６】
駆動能力が相対的に低いバッファＢＵＦ２ｃは、信号Ｓ１ｃの立ち上がりエッジに最も遅く応答して信号Ｓ２ｃをハイレベルに変化する（図２（ｉ））。また、バッファＢＵＦ２ｃは、信号Ｓ１ｃの立ち下がりエッジに最も遅く応答して信号Ｓ２ｃをロウレベルに変化する（図２（ｊ））。
【００２７】
駆動能力が標準のバッファＢＵＦ２ｂは、バッファＢＵＦ２ａより遅く応答し、バッファＢＵＦ２ｃより早く応答する。そして、バッファＢＵＦ２ｂは、信号Ｓ１ｂの遷移エッジに応答して信号Ｓ２ｂをハイレベルまたはロウレベルに変化する（図２（ｋ、ｌ））。
【００２８】
以上より、駆動能力が互いに異なるバッファＢＵＦ２では、信号Ｓ１の立ち上がりから信号Ｓ２がハイレベルに変化するまでの伝搬遅延時間は、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの順で長くなる。信号Ｓ１の立ち下がりから信号Ｓ２がロウレベルに変化するまでの伝搬遅延時間は、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの順で長くなる。
【００２９】
期間Ｐ１では、信号Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃが同期することなく、ばらばらに変化するため、バッファＢＵＦ１ａ、ＢＵＦ１ｂ、ＢＵＦ１ｃは、互いに異なるタイミングで動作し、電流を消費する。このため、十分な電源電流が電源線ＶＤＤ１から各バッファＢＵＦ１に流れ、十分な電源電流が各バッファＢＵＦ１から接地線ＧＮＤ１に流れる。同様に、各バッファＢＵＦ２は、互いに異なるタイミングで動作するため、十分な電源電流が電源線ＶＤＤ２から各バッファＢＵＦ２に流れ、十分な電源電流が各バッファＢＵＦ２から接地線ＧＮＤ２に流れる。したがって、各バッファＢＵＦ１から出力される信号Ｓ１（Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃのいずれか）は、波形が鈍ることはなく、バッファＢＵＦ２に迅速に伝達される。すなわち、半導体集積回路ＳＥＭを高速に動作できる。
【００３０】
これに対して、期間Ｐ２では、バッファＢＵＦ１ａ、ＢＵＦ１ｂ、ＢＵＦ１ｃが互いに同期して動作し、信号Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃは、同時にハイレベルに変化し、あるいは同時にロウレベルに変化する。信号Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃの立ち上がり時に、電源線ＶＤＤ１からバッファＢＵＦ１ａ、ＢＵＦ１ｂ、ＢＵＦ１ｃに同時に電源電流が流れるため、信号Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃの立ち上がり波形は、期間Ｐ１に比べて緩やかになる（図２（ｍ））。同様に、信号Ｓ１の立ち下がり時に、バッファＢＵＦ１ａ、ＢＵＦ１ｂ、ＢＵＦ１ｃから接地線ＧＮＤ１に同時に電源電流が流れるため、信号Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃの立ち下がり波形は、期間Ｐ１に比べて緩やかになる（図２（ｎ））。
【００３１】
期間Ｐ２の波形Ｗ１では、期間Ｐ１と同様に、バッファＢＵＦ２内のトランジスタの閾値電圧に応じて、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃが変化するため、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの遷移エッジのタイミングは互いにずれる（図２（ｏ））。したがって、信号Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃが同時に変化する場合にも、電源線ＶＤＤ２からバッファＢＵＦ２ａ、ＢＵＦ２ｂ、ＢＵＦ２ｃのそれぞれに電源電流が流れるタイミングを互いにずらすことができる。同様に、バッファＢＵＦ２ａ、ＢＵＦ２ｂ、ＢＵＦ２ｃのそれぞれから接地線ＧＮＤ２に電源電流が流れるタイミングを互いにずらすことができる。この結果、バッファＢＵＦ２ａ、ＢＵＦ２ｂ、ＢＵＦ２ｃの動作によって電源線ＶＤＤ２および接地線ＧＮＤ２に電源ノイズが発生することを防止できる。特に、電源線ＶＤＤ２および接地線ＧＮＤ２の電源供給能力が、電源線ＶＤＤ１および接地線ＧＮＤ１の電源供給能力より相対的に低いときにも、電源ノイズが発生することを防止できる。
【００３２】
期間Ｐ２の波形Ｗ２では、バッファＢＵＦ２の駆動能力に応じて、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃが変化するため、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃのハイレベルへの到達タイミングは互いにずれ、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃのロウレベルへの到達タイミングは互いにずれる（図２（ｐ、ｑ））。これにより、バッファＢＵＦ２ａ、ＢＵＦ２ｂ、ＢＵＦ２ｃに電源電流が集中して流れることを防止でき、電源線ＶＤＤ２および接地線ＧＮＤ２に発生する電源ノイズを緩和できる。
【００３３】
期間Ｐ２の波形Ｗ１、波形Ｗ２では、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃのハイレベルへの変化タイミングは互いにずれ、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃのロウレベルへの変化タイミングは互いにずれる。このため、バッファＢＵＦ２の出力に接続される次のバッファに供給される信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの変化タイミングを互いにずらすことができ、次のバッファの動作によって電源ノイズが発生することを防止できる。
【００３４】
図１に示した信号線Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃの遅延時間は互いに等しいため、バッファＢＵＦ１から同時に出力される信号Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃは、バッファＢＵＦ２に同時に伝達される。これにより、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの遷移エッジを確実にずらすことができ、電源ノイズを確実に抑えることができる。
【００３５】
以上、この実施形態では、複数のバッファＢＵＦ２の伝搬遅延時間を互いに相違させることで、信号Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃが同時に同じレベルに変化するときに発生する電源ノイズを削減できる。例えば、複数のバッファＢＵＦ２内のトランジスタの閾値電圧を互いに相違させることで、バッファＢＵＦ２の動作タイミングを互いにずらすことができる。この結果、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの遷移エッジのタイミングを互いにずらすことができ、バッファＢＵＦ２の電源電流の発生タイミングを互いにずらすことができる。あるいは、複数のバッファＢＵＦ２の駆動能力を互いに相違させることで、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃのハイレベルまたはロウレベルへの到達タイミングを互いにずらすことができ、バッファＢＵＦ２に電源電流が集中して流れることを防止できる。この結果、バッファＢＵＦ２ｃの動作によって電源ノイズが発生することを防止できる。
【００３６】
信号線Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃの遅延時間を互いに等しくすることで、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの遷移エッジを確実にずらすことができ、電源ノイズを確実に抑えることができる。
【００３７】
信号Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃが互いに異なるタイミングで変化するとき、個別に動作するバッファＢＵＦ１に十分な電源電流を流すことができ、各バッファＢＵＦ１から出力される信号Ｓ１（Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃのいずれか）をバッファＢＵＦ２に迅速に伝達できる。すなわち、半導体集積回路ＳＥＭを高速に動作できる。
【００３８】
図４は、別の実施形態における半導体集積回路ＳＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、各バッファＢＵＦ１は、スイッチ回路ＳＷを介して電源線ＶＤＤ１および接地線ＧＮＤ１に接続されている。半導体集積回路ＳＥＭのその他の構成は、図１と同様である。
【００３９】
スイッチ回路ＳＷは、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、抵抗素子Ｒ１、Ｒ２および容量素子Ｃ１を有している。スイッチＳＷ１は、一端が接地線ＧＮＤ１に接続され、他端がバッファＢＵＦ１の接地線ＩＧＮＤに接続されている。スイッチＳＷ２は、一端が接地線ＧＮＤ１に接続され、他端が抵抗素子Ｒ１を介して接地線ＩＧＮＤに接続されている。スイッチＳＷ３は、一端が電源線ＶＤＤ１に接続され、他端が抵抗素子Ｒ２を介してバッファＢＵＦ１の電源線ＩＶＤＤに接続されている。スイッチＳＷ４は、一端が電源線ＶＤＤ１に接続され、他端が電源線ＩＶＤＤに接続されている。
【００４０】
容量素子Ｃ１は、電源線ＩＶＤＤと接地線ＩＧＮＤとの間に配置されている。なお、容量素子Ｃ１により電源容量を付加する代わりに、電源線ＩＶＤＤと接地線ＩＧＮＤとの間の寄生容量を利用してもよい。
【００４１】
スイッチＳＷ２、ＳＷ３は、バッファＢＵＦ１から信号Ｓ１を同期して出力する第１動作モード中に、ロウレベルのモード信号ＭＤを受けてオンし、バッファＢＵＦ１から信号Ｓ１を非同期で出力する第２動作モード中に、ハイレベルのモード信号ＭＤを受けてオフする。スイッチＳＷ１、ＳＷ４は、第１動作モード中にロウレベルのモード信号ＭＤを受けてオフし、第２動作モード中にハイレベルのモード信号ＭＤを受けてオンする。モード信号ＭＤは、半導体集積回路ＳＥＭの内部で生成されてもよく、半導体集積回路ＳＥＭの外部から供給されてもよい。
【００４２】
例えば、スイッチＳＷ１−ＳＷ４は、ｐＭＯＳトランジスタを有している。スイッチＳＷ２、ＳＷ３は、ゲートでモード信号ＭＤを受け、スイッチＳＷ１、ＳＷ４は、ゲートでモード信号ＭＤの論理を反転した信号を受ける。
【００４３】
第１動作モード中、接地線ＩＧＮＤは、スイッチＳＷ２および抵抗素子Ｒ１を介して接地線ＧＮＤ１に接続され、電源線ＩＶＤＤは、スイッチＳＷ３および抵抗素子Ｒ２を介して電源線ＶＤＤ１に接続される。第２動作モード中、接地線ＩＧＮＤは、スイッチＳＷ１を介して接地線ＧＮＤ１に直接接続され、電源線ＩＶＤＤは、スイッチＳＷ４を介して電源線ＶＤＤ１に直接接続される。換言すれば、電源抵抗および接地抵抗は、第２動作モード中に比べて第１動作モード中に増え、接地線ＩＧＮＤの負荷および電源線ＩＶＤＤの負荷は、第２動作モード中に比べて第１動作モード中に増える。したがって、バッファＢＵＦ１への電源供給能力は、第２動作モード中に第１動作モードに比べて低下する。
【００４４】
図４に示した半導体集積回路ＳＥＭの動作は、図３とほぼ同様である。但し、第２動作モードでは、複数の信号Ｓ１は同時に変化しないため、動作波形は、図３の期間Ｐ１の動作波形とほぼ同じになる。
【００４５】
この実施形態では、第１動作モード中に、抵抗素子Ｒ１、Ｒ２により接地抵抗および電源抵抗が増え、バッファＢＵＦ１の電源供給能力は低下する。このため、第１動作モード中の信号Ｓ１ａ、Ｓ２ａ、Ｓ２ｂの波形は、図３に示した期間Ｐ２の波形に比べてさらに緩やかになる。したがって、第１動作モード中に、図３に示した期間Ｐ２中の波形Ｗ１では、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの遷移エッジのタイミングをさらにずらすことができる。図３の期間Ｐ２中の波形Ｗ２では、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃのハイレベルまたはロウレベルへの到達タイミングをさらにずらすことができる。この結果、バッファＢＵＦ２の動作によって電源線ＶＤＤ２および接地線ＧＮＤ２に発生する電源ノイズをさらに緩和できる。また、バッファＢＵＦ２の出力に接続される次のバッファの動作により、電源ノイズが発生することを防止できる。
【００４６】
なお、第１動作モード中に信号Ｓ１ａ、Ｓ２ａ、Ｓ２ｂが個別に変化する場合、その動作波形は、図３に示した期間Ｐ１の動作波形と同様である。これは、信号Ｓ１が個別に変化するとき、各バッファＢＵＦ１は個別に動作し、十分な電源電流が抵抗素子Ｒ２を介して電源線ＶＤＤ１から各バッファＢＵＦ１に流れ、十分な電源電流が抵抗素子Ｒ１を介して各バッファＢＵＦ１から接地線ＧＮＤ１に流れるためである。
【００４７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、バッファＢＵＦ１から信号Ｓ１ａ、Ｓ２ａ、Ｓ２ｂを同期して出力する第１動作モード中に、電源抵抗Ｒ２が電源線ＶＤＤ１、ＩＶＤＤ間に付加され、接地抵抗Ｒ１が接地線ＧＮＤ１、ＩＧＮＤ間に付加される。これにより、信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの遷移エッジのタイミング、あるいは信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃのハイレベルまたはロウレベルへの到達タイミングをさらにずらすことができ、電源ノイズをさらに緩和できる。
【００４８】
図５は、別の実施形態における半導体集積回路ＳＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、半導体集積回路ＳＥＭは、バッファＢＵＦ１に信号を供給する制御回路ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、ＣＮＴ４、複数のバッファＢＵＦ３および外部端子Ｅａ、Ｅｂ、Ｅｃを、図４に示した構成に追加している。例えば、半導体集積回路ＳＥＭは、半導体チップとして形成される。複数のバッファＢＵＦ２は、内蔵するトランジスタの閾値電圧が互いに異なる。あるいは、複数のバッファＢＵＦ２は、駆動能力が互いに異なる。
【００４９】
制御回路ＣＮＴ１は、第１動作モード中に動作し、複数の信号Ｓ０ａ、Ｓ０ｂ、Ｓ０ｃを互いに同期してバッファＢＵＦ１に出力する。制御回路ＣＮＴ１は、複数ビットの信号を半導体集積回路ＳＥＭの外部に出力する外部バスインタフェースの機能を有している。例えば、制御回路ＣＮＴ１は、半導体集積回路ＳＥＭの外部に接続される外部メモリにアクセスするための外部アドレスを生成するメモリコントローラの機能を有している。制御回路ＣＮＴ１は、プログラムをフェッチすることで動作するＣＰＵコアでもよい。
【００５０】
制御回路ＣＮＴ１から出力される外部アドレスは、外部端子ＥＴａ、ＥＴｂ、ＥＴｃを介して外部メモリに伝達される。換言すれば、半導体集積回路ＳＥＭが第１動作モードで動作するときに、外部端子ＥＴａ、ＥＴｂ、ＥＴｃは外部アドレスバスを介して外部メモリに接続される。
【００５１】
制御回路ＣＮＴ２、ＣＮＴ３、ＣＮＴ４は、第２動作モード中に動作し、複数の信号Ｓ０ａ、Ｓ０ｂ、Ｓ０ｃを互いに独立したタイミングでそれぞれ出力する。例えば、制御回路ＣＮＴ２、ＣＮＴ３、ＣＮＴ４は、タイマ、ＰＰＧ（Programmable Pulse Generator）、ＣＡＮ（Controller Area Network）コントローラ等のいずれかである。第２動作モード中に制御回路ＣＮＴ２、ＣＮＴ３、ＣＮＴ４から出力される複数の信号Ｓ０ａ、Ｓ０ｂ、Ｓ０ｃは、タイマからの出力信号、ＰＰＧの出力信号、ＣＡＮの送信信号等のいずれかである。
【００５２】
例えば、各バッファＢＵＦ３は、信号Ｓ２と同じ論理レベルの信号ＥＴを出力する出力バッファである。バッファＢＵＦ３の入力は、バッファＢＵＦ２ａ、ＢＵＦ２ｂ、ＢＵＦ２ｃの出力にそれぞれ接続されている。バッファＢＵＦ２の出力をバッファＢＵＦ３の入力に接続する信号線Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの遅延時間は、互いに等しい。例えば、遅延時間は、信号線Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの構造を同じにし、長さを等しくし、負荷を等しくすることで、互いに等しくなる。
【００５３】
バッファＢＵＦ３のそれぞれは、バッファＢＵＦ２のそれぞれに比べて駆動能力が高く設計されており、各バッファＢＵＦ３の消費電流は各バッファＢＵＦ２の消費電流に比べて多い。また、バッファＢＵＦ３のそれぞれは、バッファＢＵＦ１のそれぞれに比べて駆動能力が高く設計されており、各バッファＢＵＦ３の消費電流は各バッファＢＵＦ１の消費電流に比べて多い。
【００５４】
バッファＢＵＦ３の出力は、外部端子Ｅａ、Ｅｂ、Ｅｃにそれぞれ接続されている。バッファＢＵＦ３は、共通の電源線ＶＤＤ３および共通の接地線ＧＮＤ３に接続されている。電源線ＶＤＤ３および接地線ＧＮＤ３は、バッファＢＵＦ３専用の配線である。なお、電源線ＶＤＤ３は電源線ＶＤＤ２を分岐することで形成されてもよく、接地線ＧＮＤ３は、接地線ＧＮＤ２を分岐することで形成されてもよい。
【００５５】
図６は、図５に示した半導体集積回路ＳＥＭの概要を示している。図６において、太線で示した信号線は、複数の信号線を示している。また、太線が接続されている回路ブロックは、複数の回路で形成されている。例えば、半導体集積回路ＳＥＭは、バスＢＵＳを介してＣＰＵコアによりアクセスされる内部メモリＩＭＥＭと、セレクタＳＥＬとを有している。内部メモリＩＭＥＭは、ＲＯＭ（Read Only Memory）およびＲＡＭ（Random Access Memory）を含む。
【００５６】
例えば、制御回路ＣＮＴ１および制御回路ＣＮＴ２−ＣＮＴ４は、バスＢＵＳに接続されている。制御回路ＣＮＴ１の出力は、第１動作モード中にセレクタＳＥＬを介してバッファＢＵＦ１の入力にそれぞれ接続される。例えば、制御回路ＣＮＴ１は、ＣＰＵコアである。制御信号ＣＮＴ２−ＣＮＴ４の出力は、第２動作モード中にセレクタＳＥＬを介してバッファＢＵＦ１の入力にそれぞれ接続される。セレクタＳＥＬは、例えば、ＣＰＵコアに内蔵されるレジスタの設定値に応じて切り換えられる。セレクタＳＥＬの切り換えを制御する制御信号はモード信号ＭＤでもよい。この場合、モード信号ＭＤの論理をＣＰＵコアに内蔵されるレジスタにより設定してもよい。
【００５７】
外部端子ＥＴａ、ＥＴｂ、ＥＴｃが外部メモリに接続される第１動作モード中（ＭＤ＝Ｌ）に、ＣＰＵコアは、外部端子ＥＴａ、ＥＴｂ、ＥＴｃから外部メモリのアドレスバスにアドレス信号等を出力する。ＣＰＵコアは、外部端子ＥＴａ、ＥＴｂ、ＥＴｃにデータ信号等の他のバス信号を出力してもよい。第１動作モードでは、ＣＰＵコアが実行するプログラムは、ＲＯＭに格納されていてもよく、外部メモリに格納されていてもよい。外部メモリが使用されず、外部端子ＥＴａ、ＥＴｂ、ＥＴｃから個別の信号を出力する第２動作モード中（ＭＤ＝Ｈ）に、ＣＰＵコアは、ＲＯＭに書き込まれているプログラムをフェッチすることで動作し、データ等をＲＡＭに保持する。
【００５８】
なお、複数のバッファＢＵＦ２は、所定数毎に内蔵するトランジスタの閾値電圧を互いに相違させてもよい。あるいは、複数のバッファＢＵＦ２は、所定数毎に駆動能力を互いに相違させてもよい。これは、上述した図１および図４でも同様である。
【００５９】
図７は、図５および図６に示した半導体集積回路ＳＥＭの第１動作モード中の動作の例を示している。図３と同じ動作については、詳細な説明は省略する。信号Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃの波形は、図３の期間Ｐ２の波形と同様である。信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの波形は、図３の期間Ｐ２の波形Ｗ１と同様である。すなわち、図７は、複数のバッファＢＵＦ２内のトランジスタの閾値電圧が互いに異なるときの波形を示している。複数のバッファＢＵＦ２の駆動能力が互いに異なるときの信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの波形は、図３の期間Ｐ２の波形Ｗ２と同様である。このとき、信号ＥＴａ、ＥＴｂ、ＥＴｃの波形は、図７と同様であり、遷移エッジが互いに相違する。なお、図２に示した各バッファＢＵＦ２が、インバータＩＶ１のみを有する場合、信号Ｓ２ａ−Ｓ２ｃ波形は反転され、信号ＥＴの波形は反転される。
【００６０】
各バッファＢＵＦ３は、信号Ｓ２（Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃのいずれか）の立ち上がりエッジに応答して、信号ＥＴ（ＥＴａ、ＥＴｂ、ＥＴｃのいずれか）をハイレベルに変化し、信号Ｓ２の立ち下がりエッジに応答して、信号ＥＴをロウレベルに変化する。外部端子ＥＴに信号を出力するバッファＢＵＦ３は、上述したようにバッファＢＵＦ１、ＢＵＦ２に比べて駆動能力が高く、消費電流が多い。このため、バッファＢＵＦ３が同時に動作すると、電源線ＶＤＤ３または接地線ＧＮＤ３に大きな電源ノイズが発生するおそれがある。しかし、この実施形態では、信号Ｓ１が同時に変化する場合にも、信号ＥＴの遷移エッジを互いにずらすことができ、複数のバッファＢＵＦ３に電源電流が流れる期間を分散できる。したがって、複数のバッファＢＵＦ３の動作により電源ノイズが発生することを防止できる。
【００６１】
信号線Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの遅延時間は互いに等しいため、バッファＢＵＦ２から順に出力される信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃは、タイミングのずれを維持したままバッファＢＵＦ３に伝達される。これにより、信号ＥＴａ、ＥＴｂ、ＥＴｃの遷移エッジを確実にずらすことができ、バッファＢＵＦ３の動作による電源ノイズを確実に抑えることができる。
【００６２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、バッファＢＵＦ２の出力に外部端子に信号ＥＴを出力する出力バッファＢＵＦ３が接続されるときに、バッファＢＵＦ３の動作により電源ノイズが発生することを防止できる。また、信号線Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃの遅延時間を互いに等しくすることで、信号ＥＴａ、ＥＴｂ、ＥＴｃの遷移エッジを確実にずらすことができ、電源ノイズを確実に抑えることができる。
【００６３】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
動作モードに応じて信号を互いに同期してまたは非同期に出力する複数の第１バッファと、
前記複数の第１バッファから出力される信号をそれぞれ受け、伝搬遅延時間が互いに異なる複数の第２バッファと、
を備えていることを特徴とする半導体集積回路。
（付記２）
前記第１バッファから信号を互いに同期して出力する第１動作モード中に抵抗素子を介して前記電源線を前記各第１バッファに接続し、前記第１バッファから信号を非同期に出力する第２動作モード中に電源線を前記各第１バッファに直接接続するスイッチ回路を備えていること
を特徴とする付記１に記載の半導体集積回路。
（付記３）
前記複数の第２バッファは、前記第１バッファから出力される信号をゲートで受けるトランジスタをそれぞれ有し、
前記トランジスタの閾値電圧は、前記第２バッファ毎に異なること
を特徴とする付記１または付記２に記載の半導体集積回路。
（付記４）
前記複数の第２バッファは、駆動能力が互いに異なること
を特徴とする付記１または付記２に記載の半導体集積回路。
（付記５）
前記第１バッファの出力を前記第２バッファの入力にそれぞれ接続するために設けられ、前記第１バッファから出力された信号が前記第２バッファに到達するまでの遅延時間が互いに等しい複数の第１信号線を備えていること
を特徴とする付記１ないし付記４のいずれか１項に記載の半導体集積回路。
（付記６）
前記第２バッファから出力される信号を外部端子にそれぞれ出力する複数の第３バッファを備え、
前記複数の第３バッファのそれぞれは、前記複数の第２バッファのそれぞれよりも駆動能力が大きいこと
を特徴とする付記１ないし付記５のいずれか１項に記載の半導体集積回路。
（付記７）
前記第２バッファの出力を前記第３バッファの入力にそれぞれ接続するために設けられ、前記第２バッファから出力された信号が前記第３バッファに到達するまでの遅延時間が互いに等しい複数の第２信号線を備えていること、
を特徴とする付記６に記載の半導体集積回路。
【００６４】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００６５】
ＢＵＦ１‥バッファ；ＢＵＦ２ａ、ＢＵＦ２ｂ、ＢＵＦ２ｃ‥バッファ；ＢＵＦ３‥バッファ；Ｃ１‥容量素子；ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、ＣＮＴ４‥制御回路；Ｅａ、Ｅｂ、Ｅｃ‥外部端子；ＩＭＥＭ‥内部メモリ；Ｒ１、Ｒ２‥抵抗素子；ＳＥＬ‥セレクタ；ＳＥＭ‥半導体集積回路；ＳＷ‥スイッチ回路；ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４‥スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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