(57)【要約】【課題】セルアレイ領域および周辺回路領域の全域において速い動作速度を実現できる不揮発性メモリ装置が提供される。【解決手段】本発明による不揮発性メモリ装置は、基板１と、前記基板１上に配置され、互いに離隔されるメモリゲートパターンＭＧ１と非メモリゲートパターンＮＧ１を含み、この時、非メモリゲートパターンＮＧ１はオーミック層を含み、メモリゲートパターンＭＧ１はオーミック層８を含まない。この装置で、メモリゲートパターンＭＧ１はオーミック層を含まないが、非メモリゲートパターンＮＧ１はオーミック層８を含む。【選択図】図１Ａ
2013183158.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上のメモリゲートパターンと、
前記基板上の非メモリゲートパターンと、を含み、
前記非メモリゲートパターンは前記メモリゲートパターンと離隔され、
前記非メモリゲートパターンはオーミック層を含み、
前記メモリゲートパターンはオーミック層を含まない不揮発性メモリ装置。
【請求項２】
前記オーミック層は、金属シリサイド膜である請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記メモリゲートパターンは、互いに順に隣接するトンネル絶縁膜、情報格納パターン、第１ブロッキング絶縁膜、及び制御ゲートパターンを含み、
前記制御ゲートパターンは、前記オーミック層を含まない請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記情報格納パターンは、浮遊ゲートパターン又は電荷トラップ膜である請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記不揮発性メモリ装置は、ＮＡＮＤ形フラッシュメモリ装置であり、
前記制御ゲートパターンは、延長されてサブワードラインを構成し、
前記非メモリゲートパターンは、ストリング選択トランジスター又は接地選択トランジスターのゲートパターンである請求項３または４に記載の不揮発性メモリ装置。
【請求項６】
前記制御ゲートパターンは、順に積層された第１下部導電パターン、抵抗膜パターン、第１拡散防止膜パターン、及び第１上部導電パターンを含み、
前記抵抗膜パターンは、前記オーミック層より高い電気抵抗を有する請求項３〜５のいずれか一項に記載の不揮発性メモリ装置。
【請求項７】
前記抵抗膜パターンは、金属シリコン窒化物である請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記非メモリゲートパターンは、順に積層された第２下部導電パターン、前記金属シリサイド膜、第２拡散防止膜パターン、及び第２上部導電パターンを含み、
前記情報格納パターンと前記第２下部導電パターンとは、同一のポリシリコン膜からなる請求項３〜７のいずれか一項に記載の不揮発性メモリ装置。
【請求項９】
前記メモリゲートパターンは、順に積層された第１下部導電パターン、第１ブロッキング絶縁膜、第１中間導電パターン、第１拡散防止膜パターン、及び第１上部導電パターンを含み、
前記非メモリゲートパターンは、順に積層された第２下部導電パターン、第２ブロッキング絶縁膜、及び第２中間導電パターン、前記第２中間導電パターンと前記第２ブロッキング絶縁膜とを貫通して前記第２下部導電パターンに隣接する第２拡散防止膜パターン、前記第２拡散防止膜パターン上の第２上部導電パターン、及び前記第２拡散防止膜パターンと前記第２下部導電パターンとの間、そして前記第２拡散防止膜パターンと前記第２中間導電パターンとの間に介在される前記オーミック層を含む請求項１に記載の不揮発性メモリ装置。
【請求項１０】
前記オーミック層は、前記第２中間導電パターンの側壁を覆い、前記第２中間導電パターンの上面を露出させ、
前記メモリゲートパターンは、前記第１拡散防止膜パターンと前記第１中間導電パターンとの間に介在される第１抵抗膜パターンをさらに含み、
前記非メモリゲートパターンは、前記第２拡散防止膜パターンと前記第２中間導電パターンの上面との間に介在される第２抵抗膜パターンをさらに含む請求項９に記載の不揮発性メモリ装置。
【請求項１１】
前記非メモリゲートパターンは、前記オーミック層と前記第２拡散防止膜パターンとの間に介在される金属膜をさらに含む請求項９又は１０に記載の不揮発性メモリ装置。
【請求項１２】
前記第２ブロッキング絶縁膜の側面は、前記第２抵抗膜パターンの側面より外側にさらに突出するように形成される請求項１０に記載の不揮発性メモリ装置。
【請求項１３】
前記基板から突出された活性柱をさらに含み、
前記メモリゲートパターンは、前記活性柱の側面に隣接するように配置される請求項１〜１２のいずれか一項に記載の不揮発性メモリ装置。
【請求項１４】
前記基板上に基板と離隔されるように配置される半導体パターンと、
前記半導体パターンから突出された活性柱と、をさらに含み、
前記メモリゲートパターンは、前記活性柱の側面に隣接するように配置され、
前記非メモリゲートパターンは、前記半導体パターンの下部に配置される請求項１に記載の不揮発性メモリ装置。
【請求項１５】
前記基板は、セルアレイ領域と周辺回路領域とを含み、
前記メモリゲートパターンは、前記セルアレイ領域に配置され、
前記非メモリゲートパターンは、前記周辺回路領域に配置される請求項１に記載の不揮発性メモリ装置。
【請求項１６】
基板上に順に積層された第１絶縁膜、第１導電パターン、第２絶縁膜、及び第２導電パターンと、
前記第２導電パターンと前記第２ブロッキング絶縁膜とを貫通して、前記第１導電パターンに隣接する拡散防止膜パターンと、
前記第２導電パターンの側面と前記拡散防止膜パターンとの間、そして前記第１導電パターンと前記拡散防止膜パターンとの間に介在されるオーミック層と、
前記第２導電パターンの上面と前記拡散防止膜パターンとの間に介在される抵抗膜パターンと、を含む半導体装置。
【請求項１７】
前記抵抗膜パターンは、前記オーミック層より高い電気抵抗を有する請求項１６に記載の半導体装置。
【請求項１８】
前記抵抗膜パターンは、金属シリコン窒化物である請求項１６又は１７に記載の半導体装置。
【請求項１９】
前記第２絶縁膜の側面は、前記抵抗膜パターンの側面より外側にさらに突出される請求項１６〜１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記オーミック層と前記拡散防止膜パターンとの間に介在される金属膜をさらに含む請求項１６〜１９のいずれか一項に記載の半導体装置。
【請求項２１】
基板上に配置され、オーミック層と直接接しないゲート電極を含むメモリゲートパターンと、
前記基板上に配置され、前記メモリゲートパターンと離隔され、オーミック層を含む非メモリゲートパターンと、を含む不揮発性メモリ装置。
【請求項２２】
前記メモリゲートパターンの前記ゲート電極は金属を含み、前記金属は金属シリサイド層と直接接しない請求項２１に記載の不揮発性メモリ装置。
【請求項２３】
前記非メモリゲートパターン内において、前記オーミック層は金属シリサイドであり、前記非メモリゲートパターンは周辺回路領域に配置される請求項２１又は２２に記載の不揮発性メモリ装置。
【請求項２４】
メモリ領域と非メモリ領域とを含む基板上に、第１絶縁膜、第１導電膜、第２絶縁膜、及び第２導電膜を順に積層する段階と、
前記非メモリ領域で前記第２導電膜と前記第２絶縁膜とを一部除去して、前記第１導電膜を露出させるバッティング領域を形成する段階と、
少なくとも前記バッティング領域の内側に露出された前記第２導電膜の側壁及び前記第１導電膜上にオーミック層を形成する段階と、
前記第２導電膜上に拡散防止膜と第３導電膜とを順に形成する段階と、
前記メモリ領域と前記非メモリ領域とにおいて、各々前記第３導電膜、前記拡散防止膜、前記第２導電膜、前記第２絶縁膜、前記第１導電膜、及び前記第１絶縁膜を順にパターニングしてメモリゲートパターン及び非メモリゲートパターンを形成する段階と、を含み、
前記非メモリゲートパターンは、前記金属シリサイド膜を含む不揮発性メモリ装置の製造方法。
【請求項２５】
前記オーミック層を前記バッティング領域外の前記第２導電膜上に延長するように形成する段階と、
前記第２導電膜上の前記オーミック層を除去する段階と、をさらに含む請求項２４に記載の不揮発性メモリ装置の製造方法。
【請求項２６】
前記バッティング領域を形成する前に、少なくとも前記メモリ領域の前記第２導電膜上に第３絶縁膜を形成する段階と、
前記オーミック層を形成した後に、前記第３絶縁膜を除去する段階と、をさらに含む請求項２４又は２５に記載の不揮発性メモリ装置の製造方法。
【請求項２７】
前記第３絶縁膜は、前記非メモリ領域の前記第２導電膜上にも形成され、
前記バッティング領域を形成する時に、前記第３絶縁膜もパターニングされ、
前記オーミック層は、前記第３絶縁膜の上には形成されない請求項２６に記載の不揮発性メモリ装置の製造方法。
【請求項２８】
前記オーミック層を形成する段階は、前記第３絶縁膜上に金属膜を形成して熱処理する段階を含み、
少なくとも前記メモリ領域上で、前記オーミック層に変化しない前記金属膜を除去する段階をさらに含む請求項２６に記載の不揮発性メモリ装置の製造方法。
【請求項２９】
前記拡散防止膜を形成する段階は、前記第２導電膜と前記拡散防止膜との間の界面に抵抗膜を形成する段階を含む請求項２４〜２８のいずれか一項に記載の不揮発性メモリ装置の製造方法。
【請求項３０】
セルアレイ領域と周辺回路領域とを含む基板を準備する段階と、
前記セルアレイ領域の前記基板上に、オーミック層を含まないメモリゲートパターンを形成する段階と、
前記周辺回路領域の前記基板上に、オーミック層を含む非メモリゲートパターンを形成する段階と、を含む不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置のセルアレイ領域には、メモリ機能を有する情報格納パターンと、その情報格納状態を制御するためのワードラインとが配置される。また、不揮発性メモリ装置は、サブワードラインを制御するための周辺回路を必要とする。当該周辺回路は、ＭＯＳＦＥＴ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）構造のトランジスターを含む。
【０００３】
不揮発性メモリ装置の高集積化によって、ワードラインの線幅も急激に減少された。これに伴って、情報格納パターンのデータをプログラムするか、或いは読み出す速度を向上させるために、ワードラインの線（又は面）抵抗を減らすことが重要になっている。
【０００４】
一方、周辺回路領域のゲート電極はワードラインより相対的に広い線幅を有し、長さも相対的に短いので、ゲート電極の線（又は面）抵抗が周辺回路トランジスターの動作速度向上の主要因子ではない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許公開第１０−２０１１−００６８５９０号公報
【特許文献２】韓国特許公開第１０−２０１１−００８７８７０号公報
【特許文献３】米国特許公開２００８／０１６０６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、速い動作速度を具現できる不揮発性メモリ装置、半導体装置及び当該不揮発性メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を達成するための本発明による不揮発性メモリ装置は、基板と、前記基板上に配置され、互いに離隔されるメモリゲートパターンと非メモリゲートパターンとを含み、この時、前記非メモリゲートパターンはオーミック層を含み、前記メモリゲートパターンはオーミック層を含まない。
【０００８】
前記オーミック層は、金属シリサイド膜であり得る。
【０００９】
一例において、前記メモリゲートパターンは、互いに順に隣接するトンネル絶縁膜、情報格納パターン、第１ブロッキング絶縁膜、及び制御ゲートパターンを含み、前記制御ゲートパターンは、オーミック層を含まない。
【００１０】
前記情報格納パターンは、浮遊ゲートパターン又は電荷トラップ膜であり得る。
【００１１】
一例において、前記不揮発性メモリ装置は、ＮＡＮＤ形フラッシュメモリ装置であり、前記制御ゲートパターンは、延長されてサブワードラインを構成し、前記非メモリゲートパターンはストリング選択トランジスター又は接地選択トランジスターのゲートパターンである。
【００１２】
具体的な例において、前記制御ゲートパターンは、順に積層された第１下部導電パターン、抵抗膜パターン、第１拡散防止膜パターン、及び第１上部導電パターンを含み、前記抵抗膜パターンは、前記オーミック層より高い電気抵抗を有することができる。前記抵抗膜パターンは、金属シリコン窒化物であり得る。
【００１３】
他の例において、前記非メモリゲートパターンは、順に積層された第２下部導電パターン、前記オーミック層、第２拡散防止膜パターン、及び第２上部導電パターンを含み、前記情報格納パターンと前記第２下部導電パターンとは、同一のポリシリコン膜からなる。
【００１４】
その他の例において、前記メモリゲートパターンは、順に積層された第１下部導電パターン、第１ブロッキング絶縁膜、第１中間導電パターン、第１拡散防止膜パターン、及び第１上部導電パターンを含むことができる。この時、前記非メモリゲートパターンは、順に積層された第２下部導電パターン、第２ブロッキング絶縁膜、及び第２中間導電パターン、前記第２中間導電パターンと前記第２ブロッキング絶縁膜とを貫通して前記第２下部導電パターンに隣接する第２拡散防止膜パターン、前記第２拡散防止膜パターン上の第２上部導電パターン、及び前記第２拡散防止膜パターンと前記第２下部導電パターンとの間、そして前記第２拡散防止膜パターンと前記第２中間導電パターンとの間に介在される前記オーミック層を含むことができる。
【００１５】
具体的な例において、前記オーミック層は、前記第２中間導電パターンの側壁を覆い、前記第２中間導電パターンの上面を露出させ、前記メモリゲートパターンは、前記第１拡散防止膜パターンと前記第１中間導電パターンとの間に介在される第１抵抗膜パターンをさらに含み、前記非メモリゲートパターンは、前記第２拡散防止膜パターンと前記第２中間導電パターンの上面との間に介在される第２抵抗膜パターンをさらに含むことができる。
【００１６】
前記非メモリゲートパターンは、前記オーミック層と前記第２拡散防止膜パターンとの間に介在される金属膜をさらに含み得る。
【００１７】
前記第２ブロッキング絶縁膜の側面は、前記第２抵抗膜パターンの側面より外側にさらに突出するように形成され得る。
【００１８】
その他の例において、前記不揮発性メモリ装置は、前記基板から突出された活性柱をさらに含み、前記メモリゲートパターンは、前記活性柱の側面に隣接するように配置され得る。
【００１９】
その他の例において、前記不揮発性メモリ装置は、前記基板上に基板と離隔されるように配置される半導体パターンと、前記半導体パターンから突出された活性柱をさらに含み、前記メモリゲートパターンは前記活性柱の側面に隣接するように配置され、前記非メモリゲートパターンは前記半導体パターンの下部に配置され得る。
【００２０】
前記基板はセルアレイ領域と周辺回路領域を包含でき、前記メモリゲートパターンは前記セルアレイ領域に配置され、前記非メモリゲートパターンは前記周辺回路領域に配置され得る。
【００２１】
前記他の課題を達成するための本発明による半導体装置は、基板上に順に積層された第１絶縁膜、第１導電パターン、第２絶縁膜、及び第２導電パターンと、前記第２導電パターンと前記第２ブロッキング絶縁膜とを貫通して、前記第１導電パターンに隣接する拡散防止膜パターンと、前記第２導電パターンの側面と前記拡散防止膜パターンとの間、そして前記第１導電パターンと前記拡散防止膜パターンとの間に介在されるオーミック層と、前記第２導電パターンの上面と前記拡散防止膜パターンとの間に介在される抵抗膜パターンを含む。
【００２２】
前記抵抗膜パターンは、前記オーミック層より高い電気抵抗を有することができる。前記抵抗膜パターンは、金属シリコン窒化物であり得る。
【００２３】
前記第２絶縁膜の側面は、前記抵抗膜パターンの側面より外側にさらに突出され得る。前記半導体装置は、前記オーミック層と前記拡散防止膜パターンとの間に介在される金属膜をさらに包含できる。
【００２４】
前記その他の課題を達成するための本発明による不揮発性メモリ装置の製造方法は、メモリ領域と非メモリ領域とを含む基板上に第１絶縁膜、第１導電膜、第２絶縁膜、及び第２導電膜を順に積層する段階と、前記非メモリ領域で前記第２導電膜と前記第２絶縁膜とを一部除去して、前記第１導電膜を露出させるバッティング領域を形成する段階と、少なくとも前記バッティング領域の内側に露出された前記第２導電膜の側壁および前記第１導電膜上にオーミック層を形成する段階と、前記第２導電膜上に拡散防止膜と第３導電膜とを順に形成する段階と、前記メモリ領域と前記非メモリ領域とにおいて、各々前記第３導電膜、前記拡散防止膜、前記第２導電膜、前記第２絶縁膜、前記第１導電膜、及び前記第１絶縁膜を順にパターニングしてメモリゲートパターン及び非メモリゲートパターンとを形成する段階を含み、前記非メモリゲートパターンは前記金属シリサイド膜を含む。
【００２５】
一例において、前記方法は、前記オーミック層を前記バッティング領域外の前記第２導電膜上にも形成する段階と、前記第２導電膜上の前記オーミック層を除去する段階とをさらに含む。
【００２６】
他の例において、前記方法は、前記バッティング領域を形成する前に、少なくとも前記メモリ領域の前記第２導電膜上に第３絶縁膜を形成する段階と、前記オーミック層を形成した後に、前記第３絶縁膜を除去する段階と、をさらに含む。
【００２７】
他の例において、前記第３絶縁膜は、前記非メモリ領域の前記第２導電膜上にも形成され、前記バッティング領域を形成する時に、前記第３絶縁膜もパターニングされ、前記オーミック層は、前記第３絶縁膜の上には形成されないことがあり得る。
【００２８】
前記オーミック層を形成する段階は、前記第３絶縁膜上に金属膜を形成して熱処理する段階を含み、前記方法は、少なくとも前記メモリ領域上で前記オーミック層に変わらない前記金属膜を除去する段階をさらに包含できる。
【００２９】
前記拡散防止膜を形成する段階は、前記第２導電膜と前記拡散防止膜との間の界面に抵抗膜を形成する段階を包含することができる。
【００３０】
本発明の他の例に従う不揮発性メモリ装置の製造方法は、セルアレイ領域と周辺回路領域を含む基板を準備する段階と、前記セルアレイ領域の前記基板上に、オーミック層を包含しないメモリゲートパターンを形成する段階と、前記周辺回路領域の前記基板上に、オーミック層を含む非メモリゲートパターンを形成する段階と、を含む。
【発明の効果】
【００３１】
本発明のメモリゲートパターンは、オーミック層である金属シリサイドを含まないので、制御ゲートに含まれる、ワードラインの役割を果たす金属パターンの結晶グレイン（ｇｒａｉｎ）サイズを大きくできる。したがって、ワードラインの線または面抵抗を小さくでき、セルアレイ領域におけるデータ伝送速度を増加させ得る。
【００３２】
また、周辺回路領域等に配置される非メモリゲートパターンは、ポリシリコンと金属パターンとの間にオーミック層である金属シリサイド膜が配置されて、ポリシリコンと金属パターンとの間の界面抵抗を小さくできる。したがって、周辺回路トランジスターの動作速度を増加させ得る。
【００３３】
したがって、本発明による不揮発性メモリ装置は、セルアレイ領域のみでなく、周辺回路領域を含む全領域において信号伝達速度を向上させ得る。
【図面の簡単な説明】
【００３４】
【図１Ａ】本発明の思想に従う不揮発性メモリ装置の断面図を示す。
【図１Ｂ】本発明の思想に従う他の不揮発性メモリ装置の断面図を示す。
【図２Ａ】本発明の実施形態１による不揮発性メモリ装置の断面図である。
【図２Ｂ】図２Ａの‘Ｐ１’部分を拡大した断面図である。
【図２Ｃ】図２Ａの‘Ｐ２’部分を拡大した断面図である。
【図３】本発明の一例にしたがって図２Ａの不揮発性メモリ装置を製造する過程を順次的に示す断面図である。
【図４】図３に後続する図である。
【図５】図４に後続する図である。
【図６】図５に後続する図である。
【図７】図６に後続する図である。
【図８】図７に後続する図である。
【図９】図８に後続する図である。
【図１０】図９に後続する図である。
【図１１】本発明の他の例にしたがって図２Ａの不揮発性メモリ装置を製造する過程を順次的に示す断面図である。
【図１２】図１１に後続する図である。
【図１３】図１２に後続する図である。
【図１４】図１３に後続する図である。
【図１５】本発明の実施形態２による不揮発性メモリ装置の断面図である。
【図１６】図１５の不揮発性メモリ装置を製造する過程を順次的に示す断面図である。
【図１７】図１６に後続する図である。
【図１８】本発明の実施形態３による不揮発性メモリ装置の断面図である。
【図１９】本発明の一例に従って図１８の不揮発性メモリ装置を製造する過程を順次的に示す断面図である。
【図２０】図１９に後続する図である。
【図２１】本発明の他の例によって図１８の不揮発性メモリ装置を製造する過程を順次的に示す断面図である。
【図２２】図２１に後続する図である。
【図２３】図２２に後続する図である。
【図２４】本発明の実施形態４による不揮発性メモリ装置の断面図である。
【図２５】本発明の実施形態５による不揮発性メモリ装置の断面図である。
【図２６】本発明の実施形態６による不揮発性メモリ装置の断面図である。
【図２７】本発明の実施形態による垂直型半導体装置を含むメモリシステムの一例を示す概略ブロック図である。
【図２８】本発明の実施形態による垂直型半導体装置を含むメモリカードの一例を示す概略ブロック図である。
【図２９】本発明の実施形態による垂直型半導体装置を含む情報処理システムの一例を示す概略ブロック図である。
【発明を実施するための形態】
【００３５】
本発明の長所及び特徴、そしてそれらを達成する方法は、添付される図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかし、本発明は以下で開示される実施形態に限定されることはなく、異なる多様な形態に具現できる。以下の実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるのであり、本発明は請求項の範疇によって定義される。明細書全文にわたり同一参照符号は同一構成要素を称する。
【００３６】
本明細書で使用された用語は、実施形態を説明するためのものであり、本発明を制限するものではない。本明細書で、単数形は文句で特別に言及しない限り複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は、言及された構成要素、段階、動作及び／又は素子の、１つ以上の他の構成要素段階、動作及び／又は素子の存在又は追加を排除しない。また、本明細書で、ある膜が他の膜又は基板の上にあると言及される場合に、それは他の膜又は基板上に直接形成され得るか、又はこれらの間に第３の膜が介在されることもあり得ることを意味する。
【００３７】
また、本明細書で記述する実施形態は、本発明の理想的な例示図である断面図及び／又は平面図を参考して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。したがって、製造技術及び／又は許容誤差等によって、例示図の形態が変形され得る。したがって、本発明の実施形態は図示された特定形態に制限されることではなく、製造工程によって生成される形態の変化も含む。例えば、直角に図示された蝕刻領域はラウンドされるか、或いは所定曲率を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するものではない。
【００３８】
また、本発明の実施形態で、情報格納膜に対して説明するが、情報格納膜はゲート絶縁膜に対応し得る。又は、情報格納膜に含まれるトンネル絶縁膜がゲート絶縁膜に対応し得る。
【００３９】
以下、図面を参照して、本発明の実施形態に対して詳細に説明する。本発明の実施形態による半導体メモリ装置は、３次元構造を有する。
【００４０】
図１Ａ及び図１Ｂは、本発明の思想に従う不揮発性メモリ装置の断面図を示す。
【００４１】
図１Ａを参照すれば、本発明による不揮発性メモリ装置では、メモリ領域Ａと非メモリ領域Ｂとを含む基板１上に、各々メモリゲートパターンＭＧ１と非メモリゲートパターンＮＧ１とが配置される。
【００４２】
メモリゲートパターンＭＧ１は、メモリ領域Ａの基板１上に順に積層されたトンネル絶縁膜３ａ、浮遊ゲートパターン５ａ、ブロッキング絶縁膜７、及び制御ゲート電極９ａを含む。トンネル絶縁膜３ａは、例えばシリコン酸化膜からなる。浮遊ゲートパターン５ａは、情報格納の機能を果たすことができる。当該浮遊ゲートパターン５ａは、例えば不純物がドーピングされたポリシリコンであり得る。ブロッキング絶縁膜７は、シリコン酸化膜、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）、又はシリコン酸化膜より高い誘電率を有する高誘電物質膜であり得る。制御ゲート電極９ａは、オーミック層を含まない。オーミック層は、例えば金属シリサイド膜である。当該制御ゲート電極９ａは、１つの金属パターンであるか、又は順に積層された拡散防止膜パターンと金属パターンとを含むか、又は順に積層されたポリシリコンパターン、拡散防止膜パターン、及び金属パターンを含むことができる。当該拡散防止膜パターンは金属窒化膜であり得る。金属パターンは、タングステン、銅、又はアルミニウムのような金属を含むことができる。
【００４３】
制御ゲート電極９ａは、金属シリサイドのようなオーミック層を含まない。したがって、金属シリサイドは結晶化されているので、その上に金属層が配置されれば、金属層の結晶グレイン（ｇｒａｉｎ）サイズが小さくなって、金属層の抵抗が大きくなる。しかし、本発明に係る制御ゲート電極９ａは、オーミック層である金属シリサイドを含まないので、制御ゲート電極９ａを構成する金属パターンの結晶グレインサイズは増加されて大きくなる。したがって、制御ゲート電極９ａの線／面抵抗が小さくなって、メモリ領域のデータ伝送速度を増加できる。
【００４４】
非メモリゲートパターンＮＧ１は、非メモリ領域Ｂの基板１上に順に積層されたゲート絶縁膜３ｂ、第１導電膜パターン５ｂ、オーミック層８、及び第２導電膜パターン９ｂを含む。第１導電膜パターン５ｂは、不純物がドーピングされたポリシリコンであり得る。オーミック層８は、例えば金属シリサイド膜である。第２導電膜パターン９ｂは、順に積層された拡散防止膜パターンと金属パターンとを含むことができる。非メモリゲートパターンＮＧ１は、オーミック層８を含んで第１導電膜パターン５ｂと前記第２導電膜パターン９ｂとの間の界面抵抗を低くする。したがって、第２導電膜パターン９ｂへ印加される電圧の第１導電膜パターン５ｂへの伝達が良く、それによって、その下部の基板１におけるチャンネル領域の形成が容易になって、非メモリ領域Ｂのトランジスターの信号伝達速度を向上させ得る。
【００４５】
メモリゲートパターンＭＧ１及び非メモリゲートパターンＮＧ１の上部と側面とは、各々キャッピング膜パターン１１とスペーサー１３とで被覆され得る。キャッピング膜パターン１１とスペーサー１３とは、例えばシリコン窒化膜からなる。
【００４６】
メモリ領域Ａにおいて、メモリゲートパターンＭＧ１に隣接する、基板１中の所定領域には、第１不純物注入領域１５ａが配置され得る。非メモリ領域Ｂにおいて、非メモリゲートパターンＮＧ１に隣接する基板１中の所定領域には、第２不純物注入領域１５ｂ、１７が配置され得る。第２不純物注入領域１５ｂ、１７は、低濃度不純物領域１５ｂと高濃度不純物領域１７とを含むことができる。
【００４７】
図１Ｂを参照すれば、本例に従う不揮発性メモリ装置において、メモリゲートパターンＭＧ２は、順に積層されたトンネル絶縁膜３ａ、電荷トラップ膜４、ブロッキング絶縁膜７、及び制御ゲート電極９ａを含む。電荷トラップ膜４は、例えばシリコン窒化膜である。トンネル絶縁膜３ａ、電荷トラップ膜４、及びブロッキング絶縁膜７は、第１ゲート絶縁膜１０を構成することができる。この時、非メモリ領域Ｂのゲート絶縁膜３ｂは、第２ゲート絶縁膜３ｂとも称される。その他の構造は、図１Ａと同様である。
【００４８】
図１Ａ及び図１Ｂの不揮発性メモリ装置を形成するために、先ず基板１上にメモリゲートパターンＭＧ１、ＭＧ２を形成した後に、非メモリゲートパターンＮＧ１を形成する。メモリゲートパターンＭＧ１、ＭＧ２及び非メモリゲートパターンＮＧ１の形成順序は逆順になり得る。又は、メモリゲートパターンＭＧ１、ＭＧ２及び非メモリゲートパターンＮＧ１の形成過程は、同時に進行され得る。形成工程については後述する。
【００４９】
＜実施形態１＞
図２Ａは、本発明の実施形態１による不揮発性メモリ装置の断面図である。図２Ｂ及び図２Ｃは、図２Ａの‘Ｐ１’と‘Ｐ２’部分を拡大した断面図である。
【００５０】
図２Ａを参照すれば、本実施形態１による不揮発性メモリ装置では、メモリ領域Ａと非メモリ領域Ｂとを含む基板１上に、各々メモリゲートパターンＭＧ３と非メモリゲートパターンＮＧ２とが配置される。
【００５１】
メモリゲートパターンＭＧ３は、順に積層されたトンネル絶縁膜２３ａ、第１下部導電パターン２５ａ、第１ブロッキング絶縁膜２７ａ、第１中間導電パターン２９ａ、第１拡散防止膜パターン３９ａ、第１上部導電パターン４３ａ、及び第１キャッピング膜パターン４５ａを含む。第１拡散防止膜パターン３９ａと第１中間導電パターン２９ａとの間には、第１抵抗膜パターン４１ａが介在される。トンネル絶縁膜２３ａ、第１下部導電パターン２５ａ、第１ブロッキング絶縁膜２７ａ、第１中間導電パターン２９ａ、第１抵抗膜パターン４１ａ、第１拡散防止膜パターン３９ａ、及び第１上部導電パターン４３ａは、互いに同一幅を有し、これらの側壁は整列される。
【００５２】
非メモリゲートパターンＮＧ２は、順に積層されたゲート絶縁膜２３ｂ、第２下部導電パターン２５ｂ、第２ブロッキング絶縁膜２７ｂ、第２中間導電パターン２９ｂ、第２抵抗膜パターン４１ｂ、第２拡散防止膜パターン３９ｂ、第２上部導電パターン４３ｂ、及び第２キャッピング膜パターン４５ｂを含む。第２下部導電パターン２５ｂ、第２拡散防止膜パターン３９ｂ、及び第２上部導電パターン４３ｂの幅は、第２ブロッキング絶縁膜２７ｂ、第２中間導電パターン２９ｂ、及び第２抵抗膜パターン４１ｂの幅より広いことがある。第２拡散防止膜パターン３９ｂは、第２抵抗膜パターン４１ｂ、第２中間導電パターン２９ｂ、及び第２ブロッキング絶縁膜２７ｂの側壁と、前記第２下部導電パターン２５ｂの側壁とを覆うことができる。第２拡散防止膜パターン３９ｂと第２中間導電パターン２９ｂとの間、及び第２拡散防止膜パターン３９ｂと第１下部導電パターン２５ｂとの間には、オーミック層３７が介在される。第２ブロッキング絶縁膜２７ｂの側壁は、第２抵抗膜パターン４１ｂの側壁より外側にさらに突出され得る。第１及び第２抵抗膜パターン４１ａ、４１ｂの厚さは、オーミック層３７の厚さより薄い場合がある。
【００５３】
トンネル絶縁膜２３ａとゲート絶縁膜２３ｂとは、シリコン酸化膜からなり得る。第１下部導電パターン２５ａと第２下部導電パターン２５ｂとは、同一の不純物がドーピングされたポリシリコンパターンからなり得る。第１及び第２ブロッキング絶縁膜２７ａ、２７ｂは同一の物質である、シリコン酸化膜、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）、又はシリコン酸化膜より高い誘電率を有する高誘電物質膜等であり得る。第１及び第２中間導電パターン２９ａ、２９ｂは、同一の不純物がドーピングされたポリシリコンパターンからなり得る。第１及び第２拡散防止膜パターン３９ａ、３９ｂは同一の金属窒化膜からなり得る。第１及び第２上部導電パターン４３ａ、４３ｂは同一の金属パターンからなり得る。第１及び第２抵抗膜パターン４１ａ、４１ｂは、オーミック層３７より高い電気抵抗を有する物質を包むことができる。例えば、オーミック層３７は、金属シリサイド膜からなり、第１及び第２抵抗膜パターン４１ａ、４１ｂは、金属シリコン窒化物からなり得る。
【００５４】
非メモリゲートパターンＮＧ２の幅は、メモリゲートパターンＭＧ３の幅より広いことがある。非メモリゲートパターンＮＧ２とメモリゲートパターンＭＧ３との側壁は、スペーサー膜５３で被覆され得る。メモリゲートパターンＭＧ３と非メモリゲートパターンＮＧ２とに隣接する、基板中の所定領域には、各々第１不純物注入領域１５ａと第２不純物注入領域１５ｂ、１７とが配置され得る。
【００５５】
図示しないが、第１抵抗膜パターン４１ａに隣接した第１中間導電パターン２９ａの上部、第２抵抗膜パターン４１ｂに隣接した第２中間導電パターン２９ｂの上部、そしてオーミック層３７に隣接した第２中間導電パターン２９ｂの側部及び第２下部導電パターン２５ｂの上部には、不連続的に金属シリサイド粒が配置され得る。金属シリサイド粒は、不連続的に互いに孤立された島状の小さい粒として形成され、連続的な膜を構成しない。金属シリサイド粒は、抵抗膜パターン４１ａ、４１ｂ及びオーミック層３７に含まれた金属の極めて一部が下部及び中間導電パターン２５ｂ、２９ａ、２９ｂを構成するポリシリコン内部へ拡散されて互いに反応して形成され得る。なお、金属シリサイド粒は、上部導電パターン４３ａ、４３ｂの結晶グレイン大きさや抵抗に何らの影響を及ばさない。
【００５６】
図３乃至図１０は、本発明の一例に従って、図２Ａの不揮発性メモリ装置を製造する過程を順次的に示す断面図である。
【００５７】
図３を参照すれば、メモリ領域Ａと非メモリ領域Ｂとを含む基板１の全面上に、熱酸化膜２３、下部導電膜２５、ブロッキング絶縁膜２７、及び中間導電膜２９を順に積層する。下部導電膜２５と中間導電膜２９とは、各々不純物がドーピングされたポリシリコン膜から形成され得る。ブロッキング絶縁膜２７は、シリコン酸化膜、ＯＮＯ膜及び／又は高誘電膜から形成され得る。
【００５８】
図４を参照すれば、非メモリ領域Ｂで中間導電膜２９とブロッキング絶縁膜２７とをパターニングして、下部導電膜２５を露出させるバッティング（ｂｕｔｔｉｎｇ）領域３３を形成する。バッティング領域３３の底面は、ブロッキング絶縁膜２７の下面より第１深さＤ１だけ深く形成される。当該第１深さＤ１は、望ましくは約１５ｎｍである。
【００５９】
図５を参照すれば、基板１の全面上に金属膜３５をコンフォーマルに形成する。金属膜３５は、下部導電膜２５と中間導電膜２９と接するように形成される。金属膜３５は、例えばチタニウム、タングステン、コバルト、ニッケル、及びタンタルの中から選択される少なくとも１つの膜であり得る。金属膜３５がチタニウム膜で形成される場合、例えば四塩化チタニウムＴｉＣｌ４と水素Ｈ２ガスとを供給して、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｉｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＰＥＣＶＤ（Ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）等の工程により形成され得る。
【００６０】
図６を参照すれば、金属膜３５を形成した後に、熱処理工程を実行して金属膜３５と下部及び中間導電膜２５、２９を反応させて、これらの界面でオーミック層３７を形成する。熱処理工程の温度は、例えば５００〜７００℃である。下部及び中間導電膜２５、２９がポリシリコン膜で形成される場合、オーミック層３７は金属シリサイド膜から形成され得る。例えば、オーミック層３７は、チタニウムシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、タンタルシリサイドから選択される少なくとも１つの膜である。本例において、オーミック層３７は、メモリ領域Ａと非メモリ領域Ｂとにおいて全面的に形成され得る。
【００６１】
図５及び図６を通じて２回の工程段階でオーミック層３７を形成する過程を説明したが、金属膜３５の蒸着と同時に、金属膜３５と下部及び中間導電膜２５、２９の界面との間のオーミック層３７を形成することもできる。
【００６２】
図７及び図８を参照すれば、オーミック層３７に変化しなかった未反応の金属膜３５を選択的に除去して、オーミック層３７を露出させる。未反応の金属膜３５は、選択的等方性蝕刻工程により除去できる。金属膜３５を除去した後に、バッティング領域３３を犠牲膜（図示せず）で満たした後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）のような平坦化蝕刻工程を実行して、中間導電膜２９上のオーミック層３７を除去する。したがって、中間導電膜２９の上面が露出され、バッティング領域３３の内側で、中間導電膜２９の側面と下部導電膜２５の上部および側面とを覆うオーミック層３７が残る。犠牲膜はＣＭＰ工程の後に除去される。
【００６３】
図９を参照すれば、基板１の全面上に拡散防止膜３９をコンフォーマルに形成する。拡散防止膜３９は、金属膜を蒸着した後、アンモニアＮＨ３ガス雰囲気で熱処理して金属窒化膜を形成するか、又は金属窒化膜を蒸着することによって形成され得る。拡散防止膜３９は、例えばチタニウム窒化膜、タングステン窒化膜、コバルト窒化膜、ニッケル窒化膜、タンタル窒化膜のうち少なくとも１つであり得る。拡散防止膜３９を形成する間に、拡散防止膜３９と中間導電膜２９との間の境界面に、抵抗膜４１が形成され得る。抵抗膜４１は、オーミック層３７より高い電気抵抗を有し、オーミック層３７より薄い厚さを有することができる。拡散防止膜３９が金属窒化膜であり、中間導電膜２９がポリシリコンである場合、金属窒化膜とポリシリコンとが反応して、抵抗膜４１の一例としての金属シリコン窒化物が形成される。拡散防止膜３９を形成した後に、拡散防止膜３９上に上部導電膜４３を形成する。上部導電膜４３は金属膜であり、例えば、タングステン、銅、アルミニウムの中から選択される少なくとも１つの膜である。メモリ領域Ａおよび非メモリ領域Ｂ両方の上部導電膜４３上に、各々第１キャッピング膜パターン４５ａと第２キャッピング膜パターン４５ｂとを形成する。
【００６４】
図１０を参照すれば、第１及び第２キャッピング膜パターン４５ａ、４５ｂを蝕刻マスクに利用してその下の膜を順次パターニングすることにより、メモリ領域Ａに順に積層されたトンネル絶縁膜２３ａ、第１下部導電パターン２５ａ、第１ブロッキング絶縁膜２７ａ、第１中間導電パターン２９ａ、第１抵抗膜パターン４１ａ、第１拡散防止膜パターン３９ａ、第１上部導電パターン４３ａ、及び第１キャッピング膜パターン４５ａを含むメモリゲートパターンＭＧ３を形成し、非メモリ領域Ｂにゲート絶縁膜２３ｂ、第２下部導電パターン２５ｂ、第２ブロッキング絶縁膜２７ｂ、第２中間導電パターン２９ｂ、第２抵抗膜パターン４１ｂ、第２拡散防止膜パターン３９ｂ、第２上部導電パターン４３ｂ、第２キャッピング膜パターン４５ｂ、及びオーミック層３７を含む非メモリゲートパターンＮＧ２を形成する。
【００６５】
後続的に図２Ａを参照して、メモリゲートパターンＭＧ３と非メモリゲートパターンＮＧ２との側壁を覆うスペーサー５３と、その下部の基板１中に不純物注入領域１５ａ、１５ｂ、１７とを形成する。
【００６６】
図１１乃至図１４は、本発明の変形形態に従って図２Ａの不揮発性メモリ装置を製造する過程を順次的に示す断面図である。
【００６７】
図１１を参照すれば、メモリ領域Ａと非メモリ領域Ｂとを含む基板１の全面上に、熱酸化膜２３、下部導電膜２５、ブロッキング絶縁膜２７、中間導電膜２９、及び保護絶縁膜３１を順に積層する。下部導電膜２５と中間導電膜２９とは、各々不純物がドーピングされたポリシリコン膜から形成され得る。ブロッキング絶縁膜２７は、シリコン酸化膜、ＯＮＯ膜及び／又は高誘電膜から形成され得る。保護絶縁膜３１は、シリコン酸化膜、シリコン窒化膜及び／又はシリコン酸化窒化膜から形成され得る。
【００６８】
図１２を参照すれば、非メモリ領域Ｂで、保護絶縁膜３１、中間導電膜２９、及びブロッキング絶縁膜２７をパターニングして、下部導電膜２５を露出させるバッティング領域３３を形成する。バッティング領域３３の底面は、ブロッキング絶縁膜２７の下面より第１深さＤ１だけ深く形成される。当該第１深さＤ１は、望ましくは約１５ｎｍである。
【００６９】
図１３を参照すれば、基板１の全面上に金属膜３５をコンフォーマルに形成する。金属膜３５は、保護絶縁膜３１と下部導電膜２５と中間導電膜２９と接するように形成される。金属膜３５は、例えばチタニウム、タングステン、コバルト、ニッケル、及びタンタルの中から選択される少なくとも１つの膜であり得る。金属膜３５は、チタニウム膜で形成される場合、例えば四塩化チタニウムＴｉＣｌ４と水素Ｈ２ガスとを供給して、ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＥＣＶＤ等の工程により形成され得る。
【００７０】
図１４を参照すれば、金属膜３５を形成した後に、熱処理工程を実行してバッティング領域３３の内側で金属膜３５と下部及び中間導電膜２５、２９とを反応させ、これら界面でオーミック層３７を形成する。オーミック層３７は、保護絶縁膜３１の上には形成されない。したがって、保護絶縁膜３１の上には、金属膜３５がそのまま残っている。
【００７１】
再び図８を参照すれば、金属膜３５を除去した後、ＣＭＰのような平坦化蝕刻工程を実行して、中間導電膜２９上の保護絶縁膜３１を除去し、中間導電膜２９上面を露出させ、バッティング領域３３の内側にオーミック層３７を残す。
【００７２】
後続的に図９及び図１０で説明したように、同一の工程を実行して図２Ａの不揮発性メモリ装置を形成する。
【００７３】
＜実施形態２＞
図１５は、本発明の実施形態２による不揮発性メモリ装置の断面図である。
【００７４】
図１５を参照すれば、本実施形態による非メモリゲートパターンＮＧ３は、オーミック層３７と第２拡散防止膜パターン３９ｂとの間に介在される金属膜パターン３５ｂをさらに含む。それ以外の構成は、図２Ａの不揮発性メモリ装置と同一／類似であり得る。
【００７５】
以下、図１５の半導体装置を形成する過程を、図１６及び図１７を参照して説明する。
【００７６】
先ず、図６の状態で、ＣＭＰのような平坦化蝕刻工程を実行して、図１６のように中間導電膜２９上のオーミック層３７と金属膜３５（図１４）とを除去する。したがって、中間導電膜２９の上面が露出され、バッティング領域３３の内側にはオーミック層３７と金属膜パターン３５ｂとが残る。
【００７７】
又は、図１４の状態から、ＣＭＰのような平坦化蝕刻工程を実行して、図１６のように中間導電膜２９上の保護絶縁膜３１と金属膜３５とを除去する。したがって、中間導電膜２９の上面が露出され、バッティング領域３３の内側にはオーミック層３７と金属膜パターン３５ｂとが残る。
【００７８】
図１７を参照して、基板１上に拡散防止膜３９と上部導電膜４３とを順に形成し、キャッピング膜パターン４５ａ、４５ｂを蝕刻マスクに利用して、下部膜をパターニングする。
【００７９】
後続的に図９及び図１０で説明した同一の工程を実行して、図２Ａの不揮発性メモリ装置を形成する。
【００８０】
＜実施形態３＞
図１８は、本発明の実施形態３による不揮発性メモリ装置の断面図である。
【００８１】
図１８を参照すれば、本実施形態による非メモリゲートパターンＮＧ４は、図２Ａ又は図１５の第２抵抗膜パターン４１ｂを包含しない。代わりに、オーミック層３７は延長されて、第２中間導電パターン２９ｂと第２拡散防止膜パターン３９ｂとの間にも介在される。それ以外の構成は実施形態１と同一／類似である。
【００８２】
図１９及び図２０は、本発明の一例に従って、図１８の不揮発性メモリ装置を製造する過程を順次的に示す断面図である。
【００８３】
図１９及び図２０を参照すれば、図７の状態からメモリ領域Ａの中間導電膜２９上のオーミック層３７を除去し、中間導電膜２９の上面を露出させる。そして、拡散防止膜３９と上部導電膜４３を順に形成する。この時、メモリ領域Ａには中間導電膜２９と拡散防止膜３９との間に抵抗膜４１が形成されるが、非メモリ領域Ｂでは抵抗膜４１が形成されない。後続的に、実施形態１で説明した同一／類似な工程（図７〜図１０）を実行する。
【００８４】
図２１乃至図２３は、本発明の他の例によって図１８の不揮発性メモリ装置を製造する過程を順次的に示す断面図である。
【００８５】
図２１を参照すれば、図１１の状態から、非メモリ領域Ｂで保護絶縁膜３１を除去する。したがって、メモリ領域Ａで中間導電膜２９の上面は保護絶縁膜３１で覆われるが、非メモリ領域Ｂで中間導電膜２９の上面は露出される。そして、非メモリ領域Ｂで中間導電膜２９及びブロッキング絶縁膜２７を一部除去して、バッティング領域３３を形成する。
【００８６】
図２２及び図２３を参照すれば、基板１上に金属膜３５をコンフォーマルに形成し、熱処理してオーミック層３７を形成する。この時、オーミック層３７は、メモリ領域Ａには保護絶縁膜３１が存在するので形成されないが、非メモリ領域Ｂでは中間導電膜２９及び下部導電膜２５の露出された表面上に形成され得る。
【００８７】
後続的に実施形態１で説明したように、金属膜３５と保護絶縁膜３１を除去し、拡散防止膜３９及び上部導電膜４３を形成し、パターニングすることができる。
【００８８】
以上のように説明された非メモリゲートパターンＮＧ１、ＮＧ２、ＮＧ３、ＮＧ４は、多様なロジック回路のトランジスターのゲートパターンに適用され得る。例えば、非メモリゲートパターンＮＧ１、ＮＧ２、ＮＧ３、ＮＧ４はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路のトランジスターのゲートパターンに適用され得る。ＣＭＯＳインバータ回路に本発明の非メモリゲートパターンＮＧ１、ＮＧ２、ＮＧ３、ＮＧ４構造を適用する場合、動作速度を約７０％程度向上させ得る。したがって、ＣＭＯＳ電波遅延時間を減少させ得る。
【００８９】
＜実施形態４＞
図２４は、本発明の実施形態４による不揮発性メモリ装置の断面図である。
【００９０】
図２４を参照すれば、本実施形態による不揮発性メモリ装置は、ＮＡＮＤ形フラッシュメモリ装置であり得る。不揮発性メモリ装置は、セルアレイ領域ＣＡＲと周辺回路領域ＰＣＲを含む基板１を含む。セルアレイ領域ＣＡＲには、接地選択ラインＧＳＬ、接地選択ラインＧＳＬに平行なストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬとストリング選択ラインＳＳＬとの間に介在される複数個の互いに平行なワードラインＷＬが配置される。ラインＧＳＬ、ＳＳＬ、ＷＬは一方向に延長され、互いに平行になるように分離される。接地選択ラインＧＳＬ、ストリング選択ラインＳＳＬ、及びワードラインＷＬは、１つのセルストリングを構成する。セルストリングは、対称的に繰り返してセルアレイ領域ＣＡＲに配置され得る。ワードラインＷＬは、図２Ａを参照して説明したメモリゲートパターンＭＧ３と同一な構造を有することができる。この時、接地選択ラインＧＳＬとストリング選択ラインＳＳＬとは、例えば図２Ａを参照して説明した非メモリゲートパターンＮＧ２と同一な構造を有することができる。又は、接地選択ラインＧＳＬとストリング選択ラインＳＳＬとは、図１５又は図１８を参照して説明した非メモリゲートパターンＮＧ３、ＮＧ４の構造を有することができる。又は、ワードラインＷＬは、図１Ａ又は図１Ｂを参照して説明したメモリゲートパターンＭＧ１、ＭＧ２の構造を有することができる。この時、接地選択ラインＧＳＬとストリング選択ラインＳＳＬとは、図１Ａ又は図１Ｂを参照して説明した非メモリゲートパターンＮＧ１の構造を有することができる。周辺回路領域ＰＣＲには、非メモリゲートパターンＮＧ２が配置され得る。ゲートパターンＮＧ２、ＭＧ３に隣接する基板１には、不純物注入領域１５ａ、１５ｂ、１７が配置され得る。ゲートパターンＮＧ２、ＭＧ３の間は、第１層間絶縁膜ＤＬ１で満たされる。接地選択ラインＧＳＬに隣接する不純物注入領域１５ｂ、１７上には、共通ソースラインＳＣが配置され得る。ストリング選択ラインＳＳＬに隣接する不純物注入領域１５ｂ、１７上には、ビットラインコンタクトＢＬＣが配置され得る。第１層間絶縁膜ＤＬ１上には第２層間絶縁膜ＤＬ２が配置され、その上にはビットラインコンタクトＢＬＣと電気的に連結されるビットラインＢＬが配置される。ビットラインＢＬは、ワードラインＷＬと交差する方向に延長される。
【００９１】
ワードラインＷＬは第１抵抗膜パターン４１ａを含むので、第１上部導電パターン４３ａと中間導電パターン２９ａとの間の界面抵抗を増加させることができる。しかし、ワードラインＷＬの動作時、ワードラインＷＬには界面抵抗によって影響を受けない程度に大きい動作電圧が印加されるので、第１上部導電パターン４３ａと中間導電パターン２９ａとの間の界面抵抗は、ワードラインＷＬの動作速度に大きな影響を及ぼすことはない。
【００９２】
図２４の不揮発性メモリ装置の製造方法は、実施形態１乃至３で説明した方法と同一／類似であり得る。
【００９３】
＜実施形態５＞
図２５は、本発明の実施形態５による不揮発性メモリ装置の断面図である。
【００９４】
図２５を参照すれば、本実施形態による不揮発性メモリ装置は、垂直型不揮発性メモリ装置であり得る。この装置では、周辺回路領域部ＰＣＲがセルアレイ領域部ＣＡＲの下に配置される。周辺回路領域部ＰＣＲは、基板１と素子分離膜２とによって限定された活性領域上に配置される非メモリゲートパターンＮＧ１を包むことができる。非メモリゲートパターンＮＧ１は、図１Ａ及び図１Ｂを参照して説明したように、オーミック層を含む。また、周辺回路領域部ＰＣＲは、第１乃至第３層間絶縁膜ＤＬ１、ＤＬ２、ＤＬ３と配線Ｃ３とを含む。
【００９５】
周辺回路領域部ＰＣＲの第３層間絶縁膜ＤＬ３上には、半導体パターンＡＰ１が配置される。そして、半導体パターンＡＰ１から複数個の活性柱ＡＰ２が突出される。活性柱ＡＰ２の側面には、下から上に下部選択ラインＬＳＬ、ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、及び上部選択ラインＵＳＬが積層されて配置される。ラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬは、一方向に延長されて隣接する活性柱ＡＰ２に隣接するように配置され得る。ラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬは、１つの平面上で互いに平行になるように分離され得る。ラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬは、同一の物質から形成され得る。例えば、ラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬは、不純物がドーピングされたポリシリコン又は金属膜から形成され得る。ラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬは、金属シリサイド膜のようなオーミック膜を包含しない。
【００９６】
ラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬの間には、ゲート層間絶縁膜ＤＬ５が介在される。ラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬと活性柱ＡＰ２との間には、ゲート絶縁膜１０が介在される。ゲート絶縁膜１０は、図１Ｂを参照して説明したように、トンネル絶縁膜、情報格納パターン、及びブロッキング絶縁膜を含むことができる。ゲート絶縁膜１０は、延長されてラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬとゲート層間絶縁膜ＤＬ５との間に介在され得る。活性柱ＡＰ２の下部の半導体パターンＡＰ１には第１不純物注入領域ＩＰ１が配置され得、活性柱ＡＰ２の上端には第２不純物注入領域ＩＰ２が配置され得る。ラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬの端部は、階段形態に形成し得る。活性柱ＡＰ２上端には、ラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬと交差するビットラインＢＬが配置され得る。ラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬ、ＢＬは、第４層間絶縁膜ＤＬ４で覆われる。ラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬは、上部配線Ｃ１と上部コンタクトＣ２を通じて周辺回路領域部ＰＣＲの配線Ｃ３に電気的に連結され得る。
【００９７】
図２５の不揮発性メモリ装置は、非メモリゲートパターンＮＧ１を含む周辺回路領域部ＰＣＲを先ず形成した後に、その上にラインＬＳＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＵＳＬを含むセルアレイ領域部ＣＡＲを形成する。セルアレイ領域部ＣＡＲを形成する工程は、特許文献１等に説明されているので、ここでの詳細な説明は省略する。したがって、特許文献１に開示された内容は本発明に包含されるものと解される。
【００９８】
＜実施形態６＞
図２６は、本発明の実施形態６による不揮発性メモリ装置の断面図である。
【００９９】
図２６を参照すれば、本実施形態による不揮発性メモリ装置は、実施形態５と同様に垂直型の不揮発性メモリ装置である。しかし、本不揮発性メモリ装置では、周辺回路領域部ＰＣＲがセルアレイ領域部ＣＡＲと同一の平面上に位置し、セルアレイ領域部ＣＡＲに隣接するか、或いはこれを囲むように配置され得る。その以外の構成は、実施形態５と同一／類似であり得る。
【０１００】
図２６の不揮発性メモリ装置は、セルアレイ領域部ＣＡＲを形成した後に、周辺回路領域部ＰＣＲを形成できる。前記セルアレイ領域部ＣＡＲを形成する過程は、特許文献２等に開示されているので、ここでの詳細な説明は省略する。したがって、特許文献２に開示された内容は本発明に包含されるものと解される。
【０１０１】
図２７は、本発明の実施形態による垂直型半導体装置を含むメモリシステムの一例を示す概略ブロック図である。
【０１０２】
図２７を参照すれば、メモリシステム１１００はＰＤＡ、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できる全て素子に適用され得る。
【０１０３】
メモリシステム１１００は、コントローラ１１１０、キーパッド（ｋｅｙｐａｄ）やキーボード及びディスプレイのような入出力装置１１２０、メモリ１１３０、インターフェイス１１４０、及びバス１１５０を含む。メモリ１１３０とインターフェイス１１４０とは、バス１１５０を通じて互いに通信する。
【０１０４】
コントローラ１１１０は、少なくとも１つのマイクロプロセッサー、デジタルシグナルプロセッサー、マイクロコントローラ、又はそれと類似な他のプロセス装置を含む。メモリ１１３０は、コントローラによって遂行された命令を格納するために使用され得る。入出力装置１１２０は、システム１１００外部からデータ又は信号を受信するか、又はシステム１１００外部へデータ又は信号を出力することができる。例えば、入出力装置１１２０は、キーボード、キーパッド、又はディスプレイ素子を含むことができる。
【０１０５】
メモリ１１３０は、本発明の実施形態による不揮発性メモリ素子を含む。メモリ１１３０は、他の種類のメモリ、任意のランダムアクセスが可能な揮発性メモリ、その他の多様な種類のメモリをさらに含む。
【０１０６】
インターフェイス１１４０は、データを通信ネットワークへ送出するか、或いはネットワークからデータを受信する役割を果たす。
【０１０７】
図２８は、本発明の実施形態による垂直型半導体装置を具備するメモリカードの一例を示す概略ブロック図である。
【０１０８】
図２８を参照すれば、高容量のデータ格納能力を支援するためのメモリカード１２００は、本発明によるフラッシュメモリ装置１２１０を装着する。本発明によるメモリカード１２００は、ホスト（Ｈｏｓｔ）とフラッシュメモリ装置１２１０との間の諸般データ交換を制御するメモリコントローラ１２２０を含む。
【０１０９】
ＳＲＡＭ１２２１は、ＣＰＵ（セントラルプロセシングユニット）１２２２の動作メモリとして使用される。ホストＩ／Ｆ（インターフェイス）１２２３は、メモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。ＥＣＣ（エラー訂正ブロック）１２２４は、マルチビットフラッシュメモリ装置１２１０から読出されたデータに含まれるエラーを検出及び訂正する。メモリＩ／Ｆ１２２５、は本発明のフラッシュメモリ装置１２１０とインターフェイシングする。ＣＰＵ１２２２は、メモリコントローラ１２２０のデータを交換するための諸般制御動作を遂行する。本発明によるメモリカード１２００にホストとのインターフェイシングのためのコードデータを格納するＲＯＭ（図示せず）等がさらに提供され得ることは、この分野の通常的な知識を習得した者に明確である。
【０１１０】
以上の本発明のフラッシュメモリ装置及びメモリカード又はメモリシステムによれば、ダミーセルの消去特性が改善されたフラッシュメモリ装置１２１０を通じて信頼性の高いメモリシステムを提供することができる。特に、近年活発に開発される半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ：以下ＳＳＤ）装置のようなメモリシステムに本発明のフラッシュメモリ装置が提供され得る。この場合、ダミーセルから生じる読出しエラーを遮断することによって、信頼性の高いメモリシステムを具現することができる。
【０１１１】
図２９は、本発明の実施形態による垂直型半導体装置を装着する情報処理システムの一例を示す概略ブロック図である。
【０１１２】
図２９には、モバイル機器やデスクトップコンピューターのような情報処理システムに装着された本発明のフラッシュメモリシステム１３１０が示されている。本発明による情報処理システム１３００は、フラッシュメモリシステム１３１０とシステムバス１３６０に電気的に連結されたモデム１３２０、ＣＰＵ（中央処理装置）１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。フラッシュメモリシステム１３１０は、先に言及されたメモリシステム又はフラッシュメモリシステムと実質的に同様に構成される。フラッシュメモリシステム１３１０には、ＣＰＵ１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述したフラッシュメモリシステム１３１０が半導体ディスク装置ＳＳＤで構成され得、この場合、情報処理システム１３００は大容量のデータをフラッシュメモリシステム１３１０に安定的に格納できる。そして、信頼性の増大にしたがって、フラッシュメモリシステム１３１０はエラー訂正に所要される資源を節減できるので、高速のデータ交換機能を情報処理システム１３００に提供できる。図示しないが、本発明による情報処理システム１３００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置等がさらに提供され得ることは、この分野の通常的な知識を習得した者に明確である。
【０１１３】
また、本発明によるフラッシュメモリ装置又はメモリシステムは、多様な形態のパッケージに実装され得る。例えば、本発明によるフラッシュメモリ装置又はメモリシステムはＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装され得る。
【０１１４】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須な特徴を変形することなく、他の具体的な形態に実施できることを理解できる。したがって、以上で記述した実施形態は全ての面で例示的なことであり、限定的なことではないと理解しなければならない。
【符号の説明】
【０１１５】
１・・・基板、
２・・・素子分離膜、
３ａ、３ｂ、２３、２３ａ、２３ｂ・・・絶縁膜、
４・・・電荷トラップ膜、
５ａ、５ｂ・・・浮遊ゲート、
７、２７、２７ａ、２７ｂ・・・ブロッキング絶縁膜、
９ａ、９ｂ・・・導電膜、
１０・・・ゲート絶縁膜、
１３、５３・・・スペーサー、
２５、２５ａ、２５ｂ・・・下部導電膜、
２９、２９ａ、２９ｂ・・・中間導電膜、
３５、３５ｂ・・・金属膜、
３７・・・オーミック層、
３９、３９ａ、３９ｂ・・・拡散防止膜、
４１、４１ａ、４１ｂ・・・抵抗膜、
４３、４３ａ、４３ｂ・・・上部導電膜、
４５ａ、４５ｂ・・・キャッピング膜パターン、
ＭＧ１、ＭＧ２、Ｍ３・・・メモリゲートパターン、
ＮＧ１、ＮＧ２、ＮＧ３、ＮＧ４・・・非メモリゲートパターン。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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