(57)【要約】【課題】ＬＤ駆動回路の周波数応答特性の急激な低下を抑制できる発光モジュールおよびチップ部品実装用部材を提供する。【解決手段】発光モジュール１は、ＬＤと、ＦＢＩと、積層セラミックパッケージと、チップ部品実装用部材６０とを備える。積層セラミックパッケージは、ＬＤ及びＦＢＩを内蔵し、底面に沿った接地パターンを有する。チップ部品実装用部材６０は、積層セラミックパッケージ２の底面２ａ上に載置される。チップ部品実装用部材６０は、部品載置面６１ａを有する第１の絶縁領域６１、部品載置面６１ａと積層セラミックパッケージ２の底面２ａとの間に配置された第２の絶縁領域６２、並びに部品載置面６１ａ上に設けられたパッド６３，６４を有する。ＦＢＩ４３の各電極４３ａ，４３ｂは、パッド６３，６４上にそれぞれ導電接合される。第２の絶縁領域６２は空隙から成る。【選択図】図７
2013030549.tif 000002
【特許請求の範囲】
【請求項１】
発光素子と、
第１及び第２の電極を有し、該第１及び第２の電極のうち少なくとも一方が前記発光素子と電気的に接続されたチップ部品と、
前記発光素子及び前記チップ部品を内蔵し、内面に沿った接地配線を有するパッケージと、
前記パッケージの前記内面上に載置されたチップ部品実装用部材と
を備え、
前記チップ部品実装用部材は、
前記内面に沿って延びる部品載置面を有する第１の絶縁領域と、
前記部品載置面と前記内面との間に位置する第２の絶縁領域と、
前記部品載置面上に形成された第１及び第２のパッドと
を有し、
前記チップ部品の前記第１及び第２の電極が、前記第１及び第２のパッド上にそれぞれ導電接合されており、
前記第２の絶縁領域の比誘電率が前記第１の絶縁領域の比誘電率より小さい
ことを特徴とする、発光モジュール。
【請求項２】
前記第２の絶縁領域が空隙から成ることを特徴とする、請求項１に記載の発光モジュール。
【請求項３】
前記第１の絶縁領域が石英及びガラスのうち少なくとも一つを含むことを特徴とする、請求項１または２に記載の発光モジュール。
【請求項４】
発光素子と、第１及び第２の電極を有し該第１及び第２の電極のうち少なくとも一方が前記発光素子と電気的に接続されたチップ部品と、前記発光素子及び前記チップ部品を内蔵し、内面に沿った接地配線を有するパッケージとを備える発光モジュールの前記パッケージの前記内面上に載置されるチップ部品実装用部材であって、
前記内面に沿って延びる部品載置面を有する第１の絶縁領域と、
前記部品載置面と前記内面との間に位置する第２の絶縁領域と、
前記部品載置面上に形成された第１及び第２のパッドと
を有し、
前記第１及び第２のパッド上にはそれぞれ前記チップ部品の前記第１及び第２の電極が導電接合され、
前記第２の絶縁領域の比誘電率が前記第１の絶縁領域の比誘電率より小さい
ことを特徴とする、チップ部品実装用部材。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光モジュール及びチップ部品実装用部材に関するものである。
【背景技術】
【０００２】
特許文献１には、光通信の分野において、電気信号を光信号に変換する発光素子を駆動するための半導体装置が開示されている。この半導体装置では、発光モジュール内部においてレーザダイオード（以下、ＬＤとする）とＬＤ変調用トランジスタとが並列に実装されることによって、低消費電力でのＬＤ駆動を可能にしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６１−１４４９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者らは、ＬＤ及びＬＤ駆動回路を内蔵する光通信用の発光モジュールを研究開発している。その研究開発において、発光モジュールのＬＤに高周波の電気信号を供給したとき、或る特定の周波数でＬＤ駆動回路の電気周波数応答特性が急激に低下する場合があることが見出された。この現象は、次の作用に起因すると考えられる。すなわち、発光モジュールの内部には、ＬＤにバイアス電流を供給するためのチップ部品の実装の為に使用される金属製のパッドが存在する。このパッドは、ＬＤ及びチップ部品を収容するパッケージの下層部分に設けられた接地パターンとの間に寄生容量を生じさせる。そして、この寄生容量は、パッド自体が有するインダクタンスと相俟って、一本の伝送線路として作用する。伝送線路は、周波数に応じてインピーダンスを変化させる作用を有するので、或る周波数でＬＤ駆動回路のインピーダンスが急激に低下する。このようなしくみによって、或る特定の周波数でＬＤ駆動回路の周波数応答特性が急激に低下し、ＬＤに供給される電流量が急激に減少すると考えられる。
【０００５】
本発明は、このような問題点に鑑みてなされたものであり、ＬＤ駆動回路の周波数応答特性の急激な低下を抑制できる発光モジュールおよびチップ部品実装用部材を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明による発光モジュールは、発光素子と、第１及び第２の電極を有し、該第１及び第２の電極のうち少なくとも一方が発光素子と電気的に接続されたチップ部品と、発光素子及びチップ部品を内蔵し、内面に沿った接地配線を有するパッケージと、パッケージの内面上に載置されたチップ部品実装用部材とを備え、チップ部品実装用部材は、内面に沿って延びる部品載置面を有する第１の絶縁領域と、部品載置面と内面との間に位置する第２の絶縁領域と、部品載置面上に形成された第１及び第２のパッドとを有し、チップ部品の第１及び第２の電極が、第１及び第２のパッド上にそれぞれ導電接合されており、第２の絶縁領域の比誘電率が第１の絶縁領域の比誘電率より小さいことを特徴とする。
【０００７】
この発光モジュールにおいては、チップ部品実装用部材の部品載置面とパッケージの内面との間に、部品載置面を構成する第１の絶縁領域より比誘電率が小さい第２の絶縁領域が設けられている。このような構成によれば、例えば第１の絶縁領域を構成する絶縁材料のみによってチップ部品実装用部材が構成される場合と比較して、部品載置面上のパッドとパッケージの接地配線との間の寄生容量を小さくすることができる。従って、上記発光モジュールによれば、寄生容量に起因するＬＤ駆動回路の周波数応答特性の急激な低下を、効果的に抑制することができる。
【０００８】
また、発光モジュールは、第２の絶縁領域が空隙から成ることを特徴としてもよい。この場合、第２の絶縁領域の比誘電率は約１．０となり、第１の絶縁領域の比誘電率より格段に小さくなる。従って、寄生容量を顕著に低減することができ、ＬＤ駆動回路の周波数応答特性の急激な低下を、より効果的に抑制することができる。
【０００９】
また、発光モジュールは、第１の絶縁領域が石英及びガラスのうち少なくとも一つを含むことを特徴としてもよい。これらの絶縁材料によって、第１の絶縁領域を好適に構成することができる。
【００１０】
本発明によるチップ部品実装用部材は、発光素子と、第１及び第２の電極を有し該第１及び第２の電極のうち少なくとも一方が発光素子と電気的に接続されたチップ部品と、発光素子及びチップ部品を内蔵し、内面に沿った接地配線を有するパッケージとを備える発光モジュールのパッケージの内面上に載置されるチップ部品実装用部材であって、内面に沿って延びる部品載置面を有する第１の絶縁領域と、部品載置面と内面との間に位置する第２の絶縁領域と、部品載置面上に形成された第１及び第２のパッドとを有し、第１及び第２のパッド上にはそれぞれチップ部品の第１及び第２の電極が導電接合され、第２の絶縁領域の比誘電率が第１の絶縁領域の比誘電率より小さいことを特徴とする。
【００１１】
このチップ部品実装用部材によれば、上述した発光モジュールと同様に、チップ部品実装用のパッドとパッケージの接地配線との間の寄生容量に起因するＬＤ駆動回路の周波数応答特性の急激な低下を、効果的に抑制することができる。
【発明の効果】
【００１２】
本発明による発光モジュールおよびチップ部品実装用部材によれば、ＬＤ駆動回路の周波数応答特性の急激な低下を抑制できる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の一実施形態に係る発光モジュールの外観を示す斜視図である。
【図２】図２は、図１に示した発光モジュールの一部断面を含む斜視図である。
【図３】図３は、発光モジュールを組み込む光トランシーバの断面図である。
【図４】図４は、積層セラミックパッケージの底面の配線回路パターン及び各電子部品の実装状態を示す平面図である。
【図５】図５は、積層セラミックパッケージの内部回路の構成を示す回路図である。
【図６】図６は、チップ部品実装用部材の外観を示す斜視図である。
【図７】図７は、積層セラミックパッケージの底面上に載置されたチップ部品実装用部材に、ＦＢＩが実装された様子を示す斜視図である。
【図８】図８は、積層セラミックパッケージの底面上に載置されたチップ部品実装用部材に、ＦＢＩが実装された様子を示す側面図である。
【図９】図９は、従来の発光モジュールにおけるパッケージ内部回路の等価回路を示す回路図である。
【図１０】図１０は、このような等価回路によって表される従来の発光モジュールのパッケージ内部回路における、ＬＤ駆動電流の周波数応答特性を示すグラフである。
【図１１】図１１は、図９に示した等価回路図に本実施形態のチップ部品実装用部材を加味した場合における、ＬＤ駆動電流の周波数応答特性を示すグラフである。
【図１２】図１２は、積層セラミックパッケージの底面上に載置された比較例によるチップ部品実装用部材に、ＦＢＩが実装された様子を示す斜視図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら本発明による発光モジュールおよびチップ部品実装用部材の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１５】
図１は、本発明の一実施形態に係る発光モジュールの外観を示す斜視図である。図２は、図１に示した発光モジュールの一部断面を含む斜視図である。各図において、本実施形態の発光モジュール１は、発光素子としてのＬＤ及びこのＬＤを駆動するための電子部品が収容される積層セラミックパッケージ２を備えている。
【００１６】
積層セラミックパッケージ２は、下部セラミック層３、中間セラミック層４、上部セラミック層５からなる３層構造を有している。中間セラミック層４は、下部セラミック層３上に積層され、上部セラミック層５は、中間セラミック層４上に積層されている。これらのセラミック層３〜５は、加工性に優れるアルミナで形成されている。積層セラミックパッケージ２は、セラミック層３〜５を位置決め積層した状態で焼結及びダイシング加工を行うことにより形成される。
【００１７】
下部セラミック層３の外形は、略矩形となっている。下部セラミック層３の上面及び下面には、金属製の回路配線パターン（メタライズ層）がそれぞれ設けられている。下部セラミック層３の下面には、外部回路との接続を行うための外部接続端子（図示せず）が設けられている。また、中間セラミック層４の外形は、下部セラミック層３と同様に略矩形となっている。中間セラミック層４の上面及び下面には、回路配線パターンがそれぞれ設けられている。また、上部セラミック層５は、中間セラミック層４に電子部品を実装するためのスペースを確保するように略矩形環状を呈しており、積層セラミックパッケージ２の側壁を構成している。上部セラミック層５の上面及び下面には、回路配線パターンがそれぞれ設けられている。上部セラミック層５の上面の回路配線パターン（メタライズ層）には、略矩形環状の金属リング１３がロウ付け等により固定されている。
【００１８】
積層セラミックパッケージ２の内面（本実施形態では底面）上には、直方体状のサブマウント１４が載置されている。サブマウント１４は、セラミック層３〜５を形成するアルミナよりも熱伝導率の高い絶縁材料で形成されている。このような絶縁材料としては、アルミナの１０倍以上の熱伝導率を有する窒化アルミニウムを用いるのが好ましい。また、絶縁材料としては、酸化ベリリウム（ＢｅＯ）、炭化珪素（ＳｉＣ）、サファイア、ダイヤモンド等を用いることもできる。
【００１９】
サブマウント１４の上面には、発光素子としてのＬＤ１６が実装されている。ＬＤ１６は、端面発光型ＬＤであり、横方向（中間セラミック層４の上面に沿った方向）に向けてレーザ光を出射する。なお、サブマウント１４は熱伝導率の高い絶縁材料で形成されているので、ＬＤ１６等で発生した熱がサブマウント１４を介して下部セラミック層３に十分拡散されるようになり、サブマウント１４に熱が籠もることが防止される。従って、ＬＤ１６の熱膨張による発光出力の低下が抑制されるため、ＬＤ１６は良好に動作する。
【００２０】
ＬＤ１６の前方には、ＬＤ１６の出力光量をモニタするモニタ用フォトダイオード（以下、モニタ用ＰＤという）２０が実装されている。サブマウント１４とモニタ用ＰＤ２０との間には、ミラーまたはプリズムからなる光学部材２３が配置されている。光学部材２３は、ＬＤ１６から出射された光の一部を上方に向けて垂直に反射させると共に当該光の残りをモニタ用ＰＤ２０に向けて透過させる反射透過面２３ａを有する。反射透過面２３ａは、中間セラミック層４の上面に対して４５度の角度で傾斜しており、所定の反射率を有する。
【００２１】
積層セラミックパッケージ２の上面には、レンズ２４を保持する金属製のホルダ２５が固定されている。積層セラミックパッケージ２の内部を窒素置換した環境において、ホルダ２５が金属リング１３の上面に溶接されることで、積層セラミックパッケージ２の内部が気密封止されている。ホルダ２５は、金属リング１３に接合され、積層セラミックパッケージ２の上部開口を覆い塞ぐフタ部２６と、このフタ部２６と一体化された筒状部２７とを有している。筒状部２７の軸心は、積層セラミックパッケージ２の上下面に対して直交している。レンズ２４は、筒状部２７の内周面から張り出すように設けられた環状保持部２７ａに封止固定されている。
【００２２】
ホルダ２５には、金属製のジョイント２８がＹＡＧ溶接により固定されている。ジョイント２８は、光を通すための貫通穴２９ａを有する基部２９と、この基部２９と一体化された筒状部３０とを有する。筒状部３０の内周面は、ホルダ２５の筒状部２７の外周面に接合されている。ジョイント２８の基部２９には、金属スリーブ３１がＹＡＧ溶接により固定されている。金属スリーブ３１の内部には、ジルコニアスリーブ３２が配置されている。ジルコニアスリーブ３２内のジョイント２８側には、ＬＤ１６と光結合される光ファイバ３３を保持したフェルール３４が配置されている。また、金属スリーブ３１の内部には、フェルール３４を圧入固定する金属筒状体３５がジルコニアスリーブ３２に隣接して配置されている。金属スリーブ３１の外周面には、環状の保持溝３６ａを有するフランジ部３６が設けられている。
【００２３】
以上のような発光モジュール１において、ＬＤ１６から出射された光は、光学部材２３の反射透過面２３ａで上方に反射し、レンズ２４により集光され、光ファイバ３３に結合される。このとき、ＬＤ１６からの出射光の一部は、光学部材２３を透過し、モニタ用ＰＤ２０で受光される。
【００２４】
発光モジュール１は、図３に示すような光トランシーバ３７に組み込まれる。光トランシーバ３７はハウジング３８を有し、このハウジング３８の前端側部分は、発光モジュール１と結合される光コネクタ（図示せず）をガイドするレセプタクル部３９を形成している。レセプタクル部３９には、発光モジュール１を保持するための保持用突起３９ａが設けられている。この保持用突起３９ａが発光モジュール１における金属スリーブ３１の保持溝３６ａに嵌合することで、発光モジュール１がハウジング３８に保持された状態となる。
【００２５】
また、光トランシーバ３７内には、電子部品４０が実装される回路基板１７が配置されている。回路基板１７は、実装面１７ａが積層セラミックパッケージ２の底面と直交するように配置されている。積層セラミックパッケージ２の底面の外部接続端子と回路基板１７の実装面１７ａに設けられた外部接続端子とは、フレキシブル基板１５を介して接続されている。フレキシブル基板１５の信号ラインは、積層セラミックパッケージ２及び回路基板１７の特性インピーダンスと整合するように設計されている。
【００２６】
フレキシブル基板１５と積層セラミックパッケージ２とは、半田により接合されている。積層セラミックパッケージ２の底面の配線回路パターンは、高周波信号用パッドと、直流信号用パッドと、これら以外の接地パターンとからなっている。同様にフレキシブル基板１５にも、パッド及び接地パターンが形成されている。
【００２７】
ここで、図４は、積層セラミックパッケージ２の底面の配線回路パターン及び各電子部品の実装状態を示す平面図である。また、図５は、積層セラミックパッケージ２の内部回路の構成を示す回路図である。
【００２８】
図４及び図５に示されるように、積層セラミックパッケージ２の内部には、ＬＤ１６、ＬＤ駆動用ＩＣ４２、ＦＢＩ（フェライトビーズインダクタ）４３、及び容量素子４８が実装されている。これらは、ボンディングワイヤ５１〜５６、および積層セラミックパッケージ２に設けられた配線パターンによって互いに電気的に接続されている。なお、図５では、ボンディングワイヤ５１〜５６のそれぞれが有するインダクタンスが明示されている。
【００２９】
図５に示されるバイアス電流用端子４１には、積層セラミックパッケージ２の外部に設けられる電流源（図示せず）が接続される。ＬＤ１６とＬＤ駆動用ＩＣ４２には、バイアス電流用端子４１からＦＢＩ４３を介して直流のバイアス電流Ｉｂが供給される。ＦＢＩ４３は、伝送に必要な周波数帯域（例えば１０ＭＨｚ以上２０ＧＨｚ以下）において高いインピーダンスを有する。ＦＢＩ４３は、ＬＤ駆動用ＩＣ４２から出力される高周波の電流信号がバイアス電流用端子４１から積層セラミックパッケージ２の外部へ漏れることを防ぎ、また、バイアス電流用端子４１から回路内部へのノイズの流入を防ぐ。
【００３０】
ＦＢＩ４３は、本実施形態におけるチップ部品である。ＦＢＩ４３は、図４に示されるように、第１の電極４３ａ及び第２の電極４３ｂを有する。その一方（第１の電極４３ａ）は、ボンディングワイヤ５１を介してＬＤ１６のアノードと電気的に接続されている。具体的には、積層セラミックパッケージ２の底面上に略直方体状のチップ部品実装用部材６０が載置されており、ＦＢＩ４３はチップ部品実装用部材６０上に実装されている。このチップ部品実装用部材６０は、ＦＢＩ４３の電極４３ａ，４３ｂが導電接合されるための２つのパッドをその表面に有しており、該２つのパッドのそれぞれに電極４３ａ，４３ｂが導電性接着剤を介して接合されているほか、該２つのパッドのそれぞれにボンディングワイヤが接続されている。
【００３１】
ＬＤ駆動用ＩＣ４２の正側入力端子４２ａ及び負側入力端子４２ｂは、それぞれボンディングワイヤ５４，５５を介して信号入力端子４４，４５に接続されている。図５に示されるように、ＬＤ駆動用ＩＣ４２は、正側入力端子４２ａ及び負側入力端子４２ｂに入力された差動電圧信号を電流信号Ｉｃに変換する。ＬＤ駆動用ＩＣ４２の出力端子４２ｅはボンディングワイヤ５２を介してＬＤ１６のアノードに接続されている。ＬＤ駆動用ＩＣ４２は、出力端子４２ｅにおいて、電流信号Ｉｃをバイアス電流Ｉｂから吸い取る。従って、ＬＤ１６に流れる電流Ｉｄの大きさは、Ｉｄ＝Ｉｂ−Ｉｃとなる。
【００３２】
ＬＤ駆動用ＩＣ４２の電源端子４２ｃは、ボンディングワイヤ５３を介して入力端子４６に接続されている。ＬＤ駆動用ＩＣ４２の接地端子４２ｄは、ボンディングワイヤ５６を介して入力端子４７に接続されている。電源端子４２ｃと接地端子４２ｄとの間には、容量素子４８が接続されている。容量素子４８は、電源ノイズを除去し、ＬＤ駆動用ＩＣ４２の動作を安定させる。
【００３３】
ここで、チップ部品実装用部材６０について更に詳細に説明する。図６は、チップ部品実装用部材６０の外観を示す斜視図である。図６に示されるように、チップ部品実装用部材６０は、略直方体状といったブロック状の外観を呈しており、第１の絶縁領域６１と、第２の絶縁領域６２と、パッド６３及び６４とを有する。第１の絶縁領域６１は、誘電率が低い絶縁材料からなり、部品載置面６１ａを有する。部品載置面６１ａは、ＦＢＩ４３が搭載される面であり、積層セラミックパッケージ２の底面に沿って（例えば底面と略平行に）延びている。一実施例では、第１の絶縁領域６１は石英（比誘電率εｒ＝３．５）及びガラス（比誘電率εｒ＝２〜５）のうち少なくとも一方を含む。また、本実施形態の第１の絶縁領域６１は、略直方体状のチップ部品実装用部材６０の上面となる部品載置面６１ａのほか、積層セラミックパッケージ２の底面と対向する下面６１ｂ、及び積層セラミックパッケージ２の底面と交差する方向に延びる一対の側面６１ｃ，６１ｄを有しており、これらの面６１ａ〜６１ｄに平行な軸線を中心とする矩形環状を呈している。このチップ部品実装用部材６０は、例えば、切り取った石英ブロックへ電界金メッキ処理を施したのちに、レーザー加工または超音波加工によりこの石英ブロックに微細穴を形成することによって好適に製造される。
【００３４】
第２の絶縁領域６２は、第１の絶縁領域６１よりも比誘電率が小さい領域であって、部品載置面６１ａと積層セラミックパッケージ２の底面との間に位置する。本実施形態では、第２の絶縁領域６２は空隙から成る。すなわち、第１の絶縁領域６１を構成する絶縁部材が矩形環状に形成されており、その内部の空洞が、第２の絶縁領域６２を構成する。なお、第２の絶縁領域６２は空隙に限られず、比誘電率が第１の絶縁領域６１より小さい絶縁材料によって構成されていてもよい。
【００３５】
パッド６３は、本実施形態における第１のパッドである。パッド６３は、金属膜からなるランドパターンであり、第１の絶縁領域６１の部品載置面６１ａ上に形成されている。パッド６４は、パッド６３とは別に設けられた、本実施形態における第２のパッドである。パッド６４は、金属膜からなるランドパターンであり、第１の絶縁領域６１の部品載置面６１ａ上に形成されている。パッド６３とパッド６４とは、ＦＢＩ４３の電極間隔に応じた距離をあけて配置されている。パッド６３及び６４は、例えば金メッキによって好適に形成される。
【００３６】
図７及び図８は、積層セラミックパッケージ２の底面２ａ上に載置されたチップ部品実装用部材６０に、ＦＢＩ４３が実装された様子を示す斜視図及び側面図である。なお、図７及び図８には、積層セラミックパッケージ２の底面２ａに沿って設けられた接地パターン２ｂが図示されている。チップ部品実装用部材６０は、積層セラミックパッケージ２内の底面２ａのうち、配線等が設けられておらず電気的に浮いている領域上に載置される。接地パターン（接地配線）２ｂは、例えば積層セラミックパッケージ２の最下層面に設けられる。
【００３７】
図７及び図８に示されるように、ＦＢＩ４３の第１の電極４３ａは、パッド６３上に導電接合される。パッド６３には、ＦＢＩ４３の第１の電極４３ａとＬＤ１６とを電気的に接続するためのボンディングワイヤ５７の一端が導電接合される。また、ＦＢＩ４３の第２の電極４３ｂは、パッド６４上に導電接合される。パッド６４には、ＦＢＩ４３の第２の電極４３ｂとバイアス電流用端子４１（図５を参照）とを電気的に接続するためのボンディングワイヤ５８の一端が導電接合される。
【００３８】
以上に説明した発光モジュール１が奏する作用効果について、従来の発光モジュールが有する問題点と共に以下に説明する。
【００３９】
一般的に、発光モジュールの内部には、ＬＤにバイアス電流を供給するためのチップ部品の実装の為に使用される金属製のパッドが必要とされる。このパッドは、ＬＤ及びチップ部品を収容するパッケージの下層部分に設けられた接地パターンとの間に寄生容量を生じさせる。そして、この寄生容量は、パッド自体が有するインダクタンスと協働して、一本の伝送線路として作用する。この伝送線路は、周波数に応じてインピーダンスを変化させる作用を有し、或る周波数でＬＤ駆動回路のインピーダンスを急激に低下させる。
【００４０】
このような現象について、更に具体的に考察する。図９は、従来の発光モジュールにおけるパッケージ内部回路の等価回路１００を示す回路図である。この等価回路１００は、ＬＤ駆動ＩＣの等価回路１０１と、ＬＤの等価回路１０２と、ＬＤ及びＦＢＩを相互に接続する配線の伝送線路モデル（分布定数モデル）１０３とを含む。ＬＤ駆動ＩＣの等価回路１０１は、電流源１０１ａを含む。ＬＤの等価回路１０２はレーザダイオードフォアードボルテージ１０２ａを含む。配線の伝送線路モデル１０３は、複数のパッケージ内線路の分布定数等価回路１０３ａ及び１０３ｂとを含む。この等価回路１００において、ＦＢＩを実装するパッド配線は、ボンディングワイヤが接続される部分とＦＢＩが実装される部分とからなり、これら２つの部分はビアによって互いに接続されている。また、図中に含まれるインダクタンスＬ１は、ＬＤとＬＤ駆動ＩＣとを繋ぐボンディングワイヤのインダクタンスであり、インダクタンスＬ２は、ＬＤとＦＢＩとを繋ぐボンディングワイヤのインダクタンスである。
【００４１】
図１０は、このような等価回路１００によって表される従来の発光モジュールのパッケージ内部回路における、ＬＤ駆動電流の周波数応答特性を示すグラフである。図１０に示されるように、従来の発光モジュールでは８ＧＨｚ付近で応答振幅が大きく減衰している。すなわち、送信信号の伝送レートが１０Ｇｂｐｓである場合、このような応答振幅の減衰は送信信号の波形を劣化させてしまう。
【００４２】
このような応答振幅の減衰の原因は、ＦＢＩを実装するためのパッド配線が伝送線路として作用することにある。光通信に使用される周波数帯域では、ＦＢＩによってパッド配線の終端部が開放端として見える。このような開放端の伝送線路がＬＤと並列に存在するとき、或る特定の周波数（電気波長が伝送線路長の４倍となる周波数）で、ＬＤのアノードから見て短絡が生じることとなる。なお、図９に示した等価回路１００において、パッケージの材料の比誘電率をεｒ＝９とした場合、短絡が生じる周波数は８ＧＨｚとなる。
【００４３】
このような応答振幅の減衰への対策として、例えば伝送線路長を短くすることにより、応答振幅の減衰が生じる周波数を高周波側に移動させることが考えられる。伝送線路長は、寄生容量の平方根に反比例する。寄生容量の大きさはε０εｒ・Ｓ／ｄ（但し、ε０は真空誘電率、Ｓは配線の対向面積、ｄは配線の間隔）で表わされる。従って、パッド面積を縮小すること、パッド下の基板厚さを厚くすること、或いは比誘電率を下げること等により、伝送線路長を短くすることができる。
【００４４】
しかしながら、パッケージに変更を加えることによる寄生容量の低減は難しい。パッド面積の縮小に関しては、パッド配線を金メッキにより作製する場合に一定以上の面積が必要となるので、メッキ後にパッド面積を低減させるための作業が別途必要となり、製造時間及び製造コストが増大してしまう。また、パッケージに必要な機械的強度やＥＭＩ対策の観点から、パッケージに使用される材料やその厚さの変更は難しい。
【００４５】
上記のような問題点に対し、本実施形態の発光モジュール１においては、チップ部品実装用部材６０の部品載置面６１ａと積層セラミックパッケージ２の底面２ａとの間に、部品載置面６１ａを構成する第１の絶縁領域６１より比誘電率が小さい第２の絶縁領域６２が設けられている。このような構成によれば、例えば第１の絶縁領域６１を構成する絶縁材料のみによってチップ部品実装用部材が構成される場合と比較して、部品載置面６１ａ上のパッド６３，６４と積層セラミックパッケージ２の接地パターン２ｂとの間の寄生容量を小さくすることができる。従って、本実施形態の発光モジュール１によれば、チップ部品実装用のパッド６３，６４と積層セラミックパッケージ２の接地パターン２ｂとの間の寄生容量に起因するＬＤ駆動回路の周波数応答特性の急激な低下を、効果的に抑制することができる。
【００４６】
また、本実施形態のように、第２の絶縁領域６２は空隙から成ることが好ましい。これにより、第２の絶縁領域６２の比誘電率は約１．０となり、第１の絶縁領域６１の比誘電率より格段に小さくなる。従って、寄生容量を顕著に低減することができ、ＬＤ駆動回路の周波数応答特性の急激な低下を、より効果的に抑制することができる。
【００４７】
ここで、パッド６３，６４の面積をＳ、第１の絶縁領域６１の比誘電率をεｒ１、空気の比誘電率を１とすると、パッド６３，６４と接地パターン２ｂとの間の容量Ｃは、次の数式（１）によって表される。なお、数式（１）において、ｄ１は第１の絶縁領域６１の厚さ（図８参照）であり、ｄ２は第２の絶縁領域６２の厚さ（すなわち空隙の間隔、図８参照）である。
【数１】
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この数式（１）は、第１の絶縁領域６１の比誘電率εｒ１が比較的大きな場合であっても、寄生容量の大きさが第２の絶縁領域６２の厚さｄ２に主に依存して小さな値になることを示している。
【００４８】
また、図１１は、図９に示した等価回路図１００に本実施形態のチップ部品実装用部材６０を加味した場合における、ＬＤ駆動電流Ｉｄの周波数応答特性を示すグラフである。図１１に示されるように、本実施形態の発光モジュール１では、周波数特性が低下する周波数が高周波側に移動しており、１７ＧＨｚ付近で応答振幅が減衰している。すなわち、送信信号の伝送レート付近における応答振幅の減衰を効果的に抑制することができる。
【００４９】
また、図１２は、積層セラミックパッケージ２の底面２ａ上に載置された比較例によるチップ部品実装用部材２００に、ＦＢＩ４３が実装された様子を示す斜視図である。この比較例に係るチップ部品実装用部材２００は、絶縁部材２０１と、パッド２０２及び２０３とを有する。絶縁部材２０１は、石英やガラスといった、誘電率が低い絶縁材料からなる。絶縁部材２０１は、略直方体状といったブロック状の外観を呈しており、積層セラミックパッケージ２の底面に沿って延びる上面２０１ａと、積層セラミックパッケージ２の底面と交差する方向に延びる側面２０１ｂと、下面２０１ｃとを有する。下面２０１ｃは、積層セラミックパッケージ２の底面と対向する。
【００５０】
パッド２０２及び２０３は、金属膜からなるランドパターンであり、絶縁部材２０１の上面２０１ａ上から側面２０１ｂ上にわたって形成されている。パッド２０２とパッド２０３とは、ＦＢＩ４３の電極間隔に応じた距離をあけて配置されている。ＦＢＩ４３の第１の電極４３ａは、パッド２０２のうち絶縁部材２０１の側面２０１ｂ上に形成された部分の上に導電接合される。また、ＦＢＩ４３の第２の電極４３ｂは、パッド２０３のうち絶縁部材２０１の側面２０１ｂ上に形成された部分の上に導電接合される。絶縁部材２０１の側面２０１ｂ上に形成されたパッド２０２及び２０３の各部分は、ＦＢＩ４３の第１の電極４３ａ及び第２の電極４３ｂをそれぞれ実装可能な程度の比較的大きな面積を有する。
【００５１】
パッド２０２のうち絶縁部材２０１の上面２０１ａ上に形成された部分には、ＦＢＩ４３の第１の電極４３ａとＬＤ１６とを電気的に接続するためのボンディングワイヤ５７の一端が導電接合される。また、パッド２０３のうち絶縁部材２０１の上面２０１ａ上に形成された部分には、ＦＢＩ４３の第２の電極４３ｂとバイアス電流用端子とを電気的に接続するためのボンディングワイヤ５８の一端が導電接合される。パッド２０２，２０３のうち絶縁部材２０１の上面２０１ａ上に形成された部分の面積は、ボンディングワイヤ５７，５８を接続可能な程度に小さい。
【００５２】
図１２に示されたチップ部品実装用部材２００によれば、上記実施形態に係るチップ部品実装用部材６０と同様に、チップ部品実装用のパッド２０２，２０３と積層セラミックパッケージ２の接地パターン２ｂとの間の寄生容量を低減できる。しかしながら、チップ部品実装用部材２００ではＦＢＩ４３を側面２０１ｂ上に実装するので、チップ部品実装用部材２００及びＦＢＩ４３を積層セラミックパッケージ２の底面２ａへ投影した面積（すなわち、底面２ａに占める実装面積）が大きくなってしまうという問題がある。これに対し、上記実施形態に係るチップ部品実装用部材６０では、部品載置面６１ａが積層セラミックパッケージ２の底面に沿って（例えば底面と略平行に）延びているので、この部品載置面６１ａ上にＦＢＩ４３を実装しても、底面２ａへの投影面積は広くならない。従って、発光モジュール１の更なる小型化に寄与することができる。
【００５３】
本発明による発光モジュール及びチップ部品実装用部材は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態では発光モジュールが積層セラミックパッケージを備える場合を例示したが、他の種類のパッケージであっても本発明を適用可能である。また、上述した実施形態ではチップ部品の例としてＦＢＩを例示したが、本発明が適用されるチップ部品は、２つの電極のうち少なくとも一方がＬＤと電気的に接続されたものであれば他のチップ部品でもよい。また、上述した実施形態では発光素子としてＬＤを例示したが、本発明の発光素子はＬＤに限られない。
【符号の説明】
【００５４】
１…発光モジュール、２…積層セラミックパッケージ、２ａ…底面、２ｂ…接地パターン、３…下部セラミック層、４…中間セラミック層、５…上部セラミック層、１３…金属リング、１４…サブマウント、１５…フレキシブル基板、１６…レーザダイオード（ＬＤ）、２０…モニタ用フォトダイオード（ＰＤ）、２３…光学部材、２４…レンズ、２５…ホルダ、３７…光トランシーバ、４１…バイアス電流用端子、４２…ＬＤ駆動ＩＣ、４２ａ…正側入力端子、４２ｂ…負側入力端子、４２ｃ…電源端子、４２ｄ…接地端子、４２ｅ…出力端子、４３…ＦＢＩ、４３ａ，４３ｂ…電極、４４，４５…信号入力端子、４６，４７…入力端子、４８…容量素子、５１〜５８…ボンディングワイヤ、６０…チップ部品実装用部材、６１…第１の絶縁領域、６１ａ…部品載置面、６１ｂ…下面、６１ｃ，６１ｄ…側面、６２…第２の絶縁領域、６３，６４…パッド、Ｉｂ…バイアス電流、Ｉｃ…電流信号、Ｉｄ…駆動電流。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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