(57)【要約】      （修正有）【課題】高品質なメモリシステムを提供する。【解決手段】メモリシステム１は、データ保持可能な不揮発性の半導体記憶部２と、半導体記憶部２の温度を計測する温度計測部９a、９ｂと、半導体記憶部２の温度を変化させる温度可変部８と、ホスト機器１１から受信したデータを半導体記憶部２に転送する転送部、温度計測部９a、９ｂからの温度情報を記憶する温度記憶部、及び温度記憶部に記憶された温度情報に基づいて、温度可変部８を制御する温度制御部を具備する制御回路５と、を具備する。【選択図】図１０
2013050818.tif 000002
【特許請求の範囲】
【請求項１】
データ保持可能な不揮発性の半導体記憶部と、
前記半導体記憶部の温度を計測する温度計測部と、
前記半導体記憶部の温度を変化させる温度可変部と、
ホスト機器から受信したデータを前記半導体記憶部に転送する転送部、前記温度計測部からの温度情報を記憶する温度記憶部、及び前記温度記憶部に記憶された温度情報に基づいて、前記温度可変部を制御する温度制御部を具備する制御回路と、
を具備することを特徴とするメモリシステム。
【請求項２】
前記温度制御部は、前記半導体記憶部へのデータ書込み若しくは消去の場合と、それ以外の場合とで、前記半導体記憶部の温度が異なるように前記温度可変部の制御を変えることを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記温度制御部は、前記半導体記憶部へのデータ書込み若しくは消去の場合、それ以外の場合よりも、前記半導体記憶部の温度が下がるように前記温度可変部を制御することを特徴とする請求項１または２に記載のメモリシステム。
【請求項４】
前記温度制御部は、前記半導体記憶部へのデータ書込み若しくは消去の場合、それ以外の場合よりも、前記半導体記憶部の温度が上がるように前記温度可変部を制御することを特徴とする請求項１または２に記載のメモリシステム。
【請求項５】
前記温度可変部は、ペルチェ素子であることを特徴とする請求項１乃至４のいずれか一項に記載のメモリシステム。
【請求項６】
前記ペルチェ素子の一端に電源を供給する場合、または他のペルチェ素子の一端に電源を供給する場合は、前記ペルチェ素子の前記一端に、前記他のペルチェ素子の前記一端を電気的に接続し、
前記ペルチェ素子の他端に電源を供給する場合、または前記他のペルチェ素子の他端に電源を供給する場合は、前記ペルチェ素子の前記他端に、前記他のペルチェ素子の前記他端を電気的に接続することを特徴とする請求項５に記載のメモリシステム。
【請求項７】
前記半導体記憶部は、複数の不揮発性のメモリセルが配列されたメモリセルアレイであり、前記温度可変部を含む周辺回路と共に同一半導体チップ上に形成され、
前記周辺回路は、前記半導体記憶部の温度を上昇させる場合、前記半導体記憶部に前記データの書込みを行うことなく、前記半導体記憶部へのデータの入出力を繰り返すことを特徴とする請求項１乃至６の何れか一項に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
フラッシュメモリでは、トンネル絶縁膜に電荷を通過させることで、半導体基板から電荷蓄積層へと電荷の注入を行ったり、電荷蓄積膜とトンネル絶縁膜との境界近で電荷の保持を行ったりする。
【０００３】
しかし、トンネル絶縁膜中で電荷を移動させると、トンネル絶縁膜が劣化して（絶縁膜中に電荷トラップが増える）データ保持特性が劣化してしまうという問題がある。このように、従来は高品質なメモリセルを備える不揮発性半導体装置を得ることが困難であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−３７６７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高品質なメモリシステムを提供する。
【課題を解決するための手段】
【０００６】
実施形態のメモリシステムは、データ保持可能な不揮発性の半導体記憶部と、前記半導体記憶部の温度を計測する温度計測部と、前記半導体記憶部の温度を変化させる温度可変部と、ホスト装置（ホスト機器）から受信したデータを前記半導体記憶部に転送する転送部、前記温度計測部からの温度情報を記憶する温度記憶部、及び前記温度記憶部に記憶された温度情報に基づいて、前記温度可変部を制御する温度制御部を具備する制御回路と、を具備する。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係るＳＳＤ（メモリシステム）の基本的な構成を模式的に示したブロック図である。
【図２】実施形態に係るＣＰＵの機能的な構成について概略的に示したブロック図である。
【図３】実施形態に係るＮＡＮＤメモリの基本的な構成について概略的に示した断面図である。
【図４】実施形態に係るＮＡＮＤチップの基本的な構成について概略的に示したブロック図である。
【図５】実施形態に係るメモリセルアレイの基本的な構成について概略的に示したブロック図である。
【図６】実施形態に係るメモリセルブロックの基本的な構成について概略的に示した回路図である。
【図７】実施形態に係るメモリセルブロックの基本的な構成について概略的に示した上面図である。
【図８】図７のＡ−Ａ線に沿った断面図である。
【図９】図７のＢ−Ｂ線に沿った断面図である。
【図１０】第１の実施形態に係るメモリシステムの基本的な構成を模式的に示したブロック図である。
【図１１】第１の実施形態に係る温度センサと、ドライブ制御回路との接続関係を模式的に示した図である。
【図１２】第１の実施形態に係るＮＡＮＤメモリと、ペルチェ素子との配置関係を模式的に示した断面図である。
【図１３】第１の実施形態に係るペルチェ素子の基本的な構造を模式的に示した斜視図である。
【図１４】第１の実施形態に係るペルチェ素子の基本的な構造を模式的に示した断面図である。
【図１５】第１の実施形態に係るペルチェ素子の基本的な動作を模式的に示した断面図である。
【図１６】第１の実施形態に係るペルチェ素子の基本的な動作を模式的に示した断面図である。
【図１７】第１の実施形態に係るペルチェ素子と、外部電源との配置関係を模式的に示した回路図である。
【図１８】第１の実施形態に係るペルチェ素子に流れる電流を模式的に示した回路図である。
【図１９】第１の実施形態に係るペルチェ素子に流れる電流を模式的に示した回路図である。
【図２０】第１の実施形態に係るメモリシステムのＮＡＮＤメモリへの書込み動作を模式的に示したフローチャートである。
【図２１】第１の実施形態に係るメモリシステムのＮＡＮＤメモリへの書込み動作や消去動作等が行われない場合の動作を模式的に示したフローチャートである。
【図２２】メモリセルトランジスタのトンネル絶縁膜にトラップされる電子密度と、トンネル絶縁膜中における半導体基板からの距離との関係を示したグラフである。
【図２３】メモリセルトランジスタの電荷蓄積層の閾値と、セル数との関係を示すグラフである。
【図２４】メモリセルトランジスタの放置時間と、閾値の変動量との関係を示すグラフである。
【図２５】第２の実施形態に係るメモリシステムのＮＡＮＤメモリへの書込み動作を模式的に示したフローチャートである。
【図２６】第２の施形態に係るメモリシステムのＮＡＮＤメモリへの書込み動作や消去動作等が行われない場合の動作を模式的に示したフローチャートである。
【図２７】第３の実施形態に係るメモリシステムのメモリブロック消去方法を模式的に説明するフローチャートである。
【図２８】第４の実施形態に係るメモリセルブロックの基本的な構造を模式的に示す回路図である。
【図２９】図２８のビット線方向に沿った断面図である。
【図３０】第４の実施形態に係るメモリセルブロックの基本的な構造を模式的に示す回路図である。
【図３１】図３０のワード線方向に沿った断面図である。
【図３２】第４の実施形態に係るメモリセルブロックの基本的な構造を模式的に示す回路図である。
【図３３】第４の実施形態に係るメモリセルブロックの基本的な構造を模式的に示す回路図である。
【図３４】図３３のビット線方向に沿った断面図である。
【図３５】第６の実施形態に係るＮＡＮＤメモリの基本的な構成を模式的に示した断面図である。
【図３６】図３６（ａ）は、第６の実施形態に係るＮＡＮＤメモリの基本的な構成を模式的に示した断面図であり、図３６（ｂ）は、第６の実施形態に係るＮＡＮＤメモリの基本的な構成を模式的に示した平面図である。
【図３７】第６の実施形態に係るＮＡＮＤチップの基本的な構成を模式的に示したブロック図である。
【図３８】第６の実施形態に係る温度センサと、ドライブ制御回路との接続関係を模式的に示した図である。
【図３９】ＮＡＮＤチップ毎の温度情報を保持するための温度テーブル（チップ毎）である。
【図４０】ＮＡＮＤメモリ毎の温度情報を保持するための温度テーブル（パッケージ毎）である。
【図４１】隣接する二つのペルチェ素子を互いに電気的に接続する場合の回路の一例である。
【図４２】隣接する二つのペルチェ素子を互いに電気的に接続する場合の回路の動作例である。
【図４３】隣接する二つのペルチェ素子を互いに電気的に接続する場合の回路の動作例である。
【図４４】隣接する二つのペルチェ素子を互いに電気的に接続する場合の回路の動作例である。
【図４５】隣接する二つのペルチェ素子を互いに電気的に接続する場合の回路の動作例である。
【図４６】隣接する二つのペルチェ素子を互いに電気的に接続する場合の回路の他の例である。
【発明を実施するための形態】
【０００８】
以下、実施形態の詳細を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。参照符号を構成する数字の後ろのアルファベットは、同じ数字を含んだ参照符号によって参照され且つ同様の構成を有する要素同士を区別するために用いられている。同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は、数字のみを含んだ参照符号により参照される。例えば、参照符号１ａ、１ｂを付された要素を相互に区別する必要がない場合、これらの要素を包括的に参照符号１として参照する。
【０００９】
以下の各実施形態に係るメモリシステムは、ＳＳＤ（solid state device）を用いて説明される。しかしながら、各実施形態はＳＳＤに限定されるものではない。
【００１０】
下記の実施形態の理解を容易にするために、まずＳＳＤの基本的な構成について説明する。
【００１１】
＜ＳＳＤの構成＞
まず、各実施形態に共通であるＳＳＤ１の基本的な構成について概略的に説明する。図１は、各実施形態に係るＳＳＤ（メモリシステム）１の基本的な構成を模式的に示したブロック図である。
【００１２】
図１に示すように、ＳＳＤ１は、データ保存用の複数のＮＡＮＤ型フラッシュメモリを備えるＮＡＮＤフラッシュメモリパッケージ（単に、ＮＡＮＤメモリまたはＮＡＮＤパッケージ等とも称す）２、データ転送用または作業領域用のＤＲＡＭ４、これらを制御するドライブ制御回路５、及び外部電源１０から電源が供給される電源回路６を備えている。
【００１３】
ＳＳＤ１は、ＡＴＡインターフェース（ＡＴＡ  Ｉ／Ｆ）７またはＳＡＴＡインターフェース（ＳＡＴＡ  Ｉ／Ｆ）（図示せず）を介して、パーソナルコンピュータ等のホスト装置１１との間でデータを送受信する。尚、ホスト装置１１等と接続を行うＳＳＤ１のインターフェースとして、ＡＴＡ／ＳＡＴＡだけでなく、ＰＣＥ−Ｅ（ＰＣＩエクスプレス）等も用いることが可能である。
【００１４】
電源回路６は、外部電源１０から供給された電源を用いて複数の内部電源を生成する。これらの内部電源は、例えばＮＡＮＤメモリ２等のＳＳＤ１内の各部に供給される。また、電源回路６は、外部電源１０の立ち上がりまたは立ち下りを検知して、パワーオンリセット信号またはパワーオフリセット信号を生成する。これらパワーオンリセット信号及びパワーオフリセット信号は、ドライブ制御回路５に送られる。
【００１５】
ドライブ制御回路５は、例えば、第１のバス５０、ＣＰＵ５１、ＲＯＭ（read only memory）５２、ＤＲＡＭ(dynamic random access memory)コントローラ５３、ＮＡＮＤコントローラ５４、及びＳＲＡＭ（static random access memory）５５を備えている。
【００１６】
第１のバス５０には、ドライブ制御回路５全体を制御するＣＰＵ５１が接続されている。また、第１のバス５０には、各管理プログラム（ＦＷ：firmware）のブート用プログラムが格納されたＲＯＭ５２が接続されている。また、第１のバス５０には、ＤＲＡＭ４の制御を行うＤＲＡＭコントローラ５３が接続され、ＮＡＮＤメモリ２の制御を行うＮＡＮＤコントローラ５４が接続され、データ作業領域として使用されるＳＲＡＭ５５が接続されている。更に、第１のバス５０には、電源回路６からのパワーオン／オフリセット信号を受けて、リセット信号及びクロック信号を各部に供給するクロックコントローラ５６が接続されている。このクロックコントローラ５６は、例えばメモリシステム内で時間を計測する際に用いられる。
【００１７】
第２のバス３は、ＮＡＮＤメモリ２とドライブ制御回路５とを接続する。尚、ＮＡＮＤコントローラ５４と第２のバス３とが接続されても良いし、第１のバス５０と第２のバス３とが直接接続されても良い（図中破線矢印参照）。
【００１８】
ＮＡＮＤメモリ２は、第２のバス３を介してドライブ制御回路５に接続されている。またＮＡＮＤメモリ２は、それぞれが同一の回路構成のフラッシュメモリである複数のメモリチップ（不図示）を備える。ここで、ＮＡＮＤメモリ２は、任意のメモリチップを用いることができ、より具体的には、例えば、あらゆるタイプのＮＡＮＤ型フラッシュメモリチップが用いられることが可能である。尚、図１では、ＮＡＮＤメモリ２は８個配置されているが、８個に限らず、適宜変更可能である。
【００１９】
＜ＣＰＵの構成＞
次に、図２を用いて、ＣＰＵ５１の機能的な構成について概略的に説明する。
【００２０】
ＣＰＵ５１は、例えばデータ管理部５１ａ、ＡＴＡコマンド処理部５１ｂ、セキュリティ管理部５１ｃ、温度管理部５１ｄ、温度制御部５１ｅ、ブートローダ５１ｆ、初期化管理部５１ｇを備えている。
【００２１】
データ管理部５１ａは、ＮＡＮＤコントローラ５４を介して、ＮＡＮＤメモリ２とＤＲＡＭ４と間のデータ転送、ＮＡＮＤメモリ２に関する各種機能を制御する。
【００２２】
ＡＴＡコマンド処理部５１ｂは、及びＤＲＡＭコントローラ５３を介して、データ管理部５１ａと協動してデータ転送処理を行う。セキュリティ管理部５１ｃは、データ管理部５１ａ及びＡＴＡコマンド処理部５１ｂと協動して各種のセキュリティ情報を管理する。
【００２３】
温度管理部５１ｄは、後述する温度センサが測定したＮＡＮＤメモリ２の温度情報等を管理する。この温度情報等は、適宜書き換えることが可能である。また、複数のＮＡＮＤメモリ２や、複数のＮＡＮＤチップの温度情報等を管理する場合は、例えば専用のテーブルを用意し、該テーブルで温度情報等をＮＡＮＤメモリ２やＮＡＮＤチップの識別番号と関連付けて記憶する。
【００２４】
温度制御部５１ｅは、後述する発熱素子、及び温度センサ等を制御する。例えば、温度制御部５１ｅは、ホスト装置１１からＮＡＮＤメモリ２への書込みコマンドが発行された場合、温度管理部５１ｄに記憶されたＮＡＮＤメモリ２の温度情報を確認し、所定の値より大きいか否かを判定し、その結果により、発熱素子の制御（温度制御コマンドの発行）を行う。詳細な説明は後述する。
【００２５】
ブートローダ５１ｆは、パワーオン時、各管理プログラム（ＦＷ）をＮＡＮＤメモリ２からＳＲＡＭ５５にロードする。初期化管理部５１ｇは、ドライブ制御回路５内の各コントローラ／回路の初期化を行う。
【００２６】
＜ＮＡＮＤメモリの構成＞
次に、図３、及び図４を用いてＮＡＮＤメモリ２の構成について概略的に説明する。図３は、実施形態に係るＮＡＮＤメモリ２の基本的な構成について概略的に示した断面図である。図４は、実施形態に係るＮＡＮＤチップの基本的な構成について概略的に示したブロック図である。
【００２７】
図３に示すように、複数のＮＡＮＤチップは、例えば樹脂製のパッケージ２ａによって封止されている。具体的には、図３に示されているように、プリント基板２ｂ上に複数のＮＡＮＤチップ１〜ｋ（ｋは１以上の整数である）（単に複数のチップ２ｃとも称す）が積層されている。各チップ２ｃは、プリント基板２ｂ上の配線パターン（図示せず）にワイヤ２ｄにより接続されている。プリント基板２ｂの裏面には、外部接続端子（例えばＢＧＡ（ball grid array））が設けられている。そして、プリント基板２ｂ、チップ２ｃ、ワイヤ２ｄは、例えば樹脂製のパッケージ２ａにより封止されている。
【００２８】
図４に示すように、複数のＮＡＮＤチップ１〜ｋのうちの一つのＮＡＮＤチップ２ｃを例に挙げて説明する。ＮＡＮＤチップ２ｃは、メモリセルアレイ２０、ロウデコーダ２１、カラムゲート２２、アドレスレジスタ２３、データ入出力バッファ２４、コマンドＩ／Ｆ２５、及びステートマシン２６を備えている。
【００２９】
ロウデコーダ２１は、ロウアドレスデコーダ及びワード線ドライバを含んでいる。ロウデコーダ２１は、動作モードとロウアドレス信号が指定するアドレスとに基づいて、メモリセルアレイ２０内の複数のワード線及びセレクトゲート線の電位を制御する。
【００３０】
カラムゲート２２は、カラムアドレス信号に基づいて、メモリセルアレイ２０内のビット線を選択する。また、カラムゲート２２には、簡単のため、センスアンプ（Ｓ／Ａ）も含まれているとする。
【００３１】
ロウデコーダ２１及びカラムゲート２２により選択されたアドレスに基づいて、書込みデータ或いは読み出しデータが、センスアンプ及びデータ入出力バッファ２４を経由して、メモリセルアレイ２０に入出力される。
【００３２】
アドレスレジスタ２３は、データ入出力バッファに２４に供給されたアドレスデータを、メモリセルアレイ２０に供給する。
【００３３】
データ入出力バッファ２４は、外部入出力部（外部Ｉ／Ｏとも記載する）を介してドライブ制御回路５に接続されている。そして、ドライブ制御回路５から受信した外部制御信号を受信し、ドライブ制御信号５とチップ２ｃとの間において、データは、外部Ｉ／Ｏを介して送受信される。
【００３４】
コマンドＩ／Ｆ２５は、データ入出力バッファ２４から供給された外部制御信号をステートマシン２６に供給する。
【００３５】
ステートマシン（動作制御回路）２６は、外部制御信号に基づき、チップ２ｃの動作モード（書込み、消去、読み出しなど）を決定する。そして、それらの動作モードに応じて、ステートマシン２６は、ロウデコーダ２１、及びカラムゲート２２等の動作を制御する。
【００３６】
尚、ロウデコーダ２１、カラムゲート２２、アドレスレジスタ２３、データ入出力バッファ２４、コマンドＩ／Ｆ２５、及びステートマシン２６をまとめて周辺回路等とも呼ぶ。
【００３７】
＜メモリセルアレイの概要＞
図５は、実施形態に係るメモリセルアレイ２０の基本的な構成について概略的に示したブロック図である。また、図６は、図５に示される複数のメモリブロックのうち、１つのメモリブロックの回路例を示している。
【００３８】
メモリセルアレイ２０は、複数のメモリブロックＢＬＯＣＫ１〜ＢＬＯＣＫｍ（ｍは１以上の整数である）から構成される。複数のメモリブロックＢＬＯＣＫ１〜ＢＬＯＣＫｍは、ビット線ＢＬ方向（カラム方向）に並んで配置される。
【００３９】
図６に示すように、１つのメモリブロックは、ワード線ＷＬ方向（ロウ方向）に並んだ複数のＮＡＮＤセル（セルユニット、またはＮＡＮＤストリングス等とも称す）を含む。
【００４０】
１つのＮＡＮＤセルは、直列接続される複数のメモリセルトランジスタ（単にメモリセルとも称す）ＭＴと、一端のメモリセルトランジスタＭＴのドレインに接続される選択ゲートトランジスタＳＴ１と、他端のメモリセルのソースに接続される選択ゲートトランジスタＳＴ２とを含む。
【００４１】
メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層と、電荷蓄積層上に形成されたゲート絶縁膜と、更にゲート絶縁膜上に形成された制御ゲート電極とを有する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択ゲートトランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択ゲートトランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択ゲートトランジスタＳＴ２のドレイン領域に接続されている。
【００４２】
ビット線ＢＬ０〜ＢＬｑ−１（ｑは１以上の整数である）は、選択ゲートトランジスタＳＴ１のドレインと接続される。ソース線ＳＬは、選択ゲートトランジスタＳＴ２のソースに接続される。尚、ビット線ＢＬ０〜ＢＬｑ−１についても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。また、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
【００４３】
ワード線ＷＬ０〜ＷＬｎ−１（ｎは１以上の整数である）は、ＷＬ方向に延び、ＷＬ方向に隣接するメモリセルで共有接続される。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ７を区別しない場合には、単にワード線ＷＬと呼ぶことがある。
【００４４】
セレクトゲート線ＳＧＤ、ＳＧＳはそれぞれ、メモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極で共有接続される。
【００４５】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００４６】
次に、図７を用いて上記構成のメモリセルアレイ２０の平面図について説明する。
【００４７】
図７に示すように、ｐ型半導体基板中にはビット線ＢＬ方向に沿ったストライプ形状の素子領域ＡＡ（active area）が、ビット線ＢＬ方向に直交するワード線ＷＬ方向に沿って複数設けられている。隣接する素子領域ＡＡ間にはビット線ＢＬ方向に延びる素子分離領域ＳＴＩ（shallow trench isolation）が形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
【００４８】
半導体基板上には、複数の素子領域ＡＡを跨ぐようにして、ワード線ＷＬ方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳが形成されている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。
【００４９】
ビット線ＢＬ方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００５０】
ビット線ＢＬ方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、ビット線ＢＬ方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。
【００５１】
また、ビット線ＢＬ方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。
【００５２】
次に、図８及び図９を用いて、上記構成のメモリセルアレイ２０の断面構成について説明する。図８は、図７においてＡ−Ａ線に沿った断面図、図９は、図７においてＢ−Ｂ線に沿った断面図を示している。
【００５３】
図７に示すように、ｐ型半導体基板（p-substrate）２００の表面領域内にｎ型ウェル領域（n-well）２０１、更にｎ型ウェル領域２０１上にｐ型ウェル領域（p-well）２０２が形成されている。尚、これらのｐ型半導体基板２００、ｎ型ウェル領域２０１、及びｐ型ウェル領域２０２を単に半導体基板２００〜２０２と称しても良い。
【００５４】
ｐ型ウェル領域２０２の活性領域ＡＡ上に、トンネル絶縁膜２０４として機能する例えば、シリコン酸化膜が形成され、トンネル絶縁膜２０４上にメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート構造が形成されている。メモリセルトランジスタＭＴにおけるトンネル絶縁膜２０４は、電子がトンネルするトンネル膜として機能する。
【００５５】
メモリセルトランジスタＭＴのゲート構造は、積層構造を有する。すなわち、トンネル絶縁膜２０４上に形成された電極膜２０５、電極膜２０５上に形成された絶縁膜２０６、及び絶縁膜２０６上に形成された電極膜２０７を備えている。電極膜２０５は、電荷を蓄積する電荷蓄積層として機能し、また絶縁膜２０６は、電極膜２０５に電荷を閉じこめるように機能する。また電極膜２０７は、制御ゲート（ワード線ＷＬ）として機能する。
【００５６】
以下、メモリセルトランジスタＭＴにおける電極膜２０５、絶縁膜２０６、及び電極膜２０７を、それぞれ電荷蓄積膜２０５、ゲート絶縁膜２０６、及び制御ゲート電極２０７と呼ぶことがある。電荷蓄積膜２０５は、メモリセルトランジスタＭＴ毎に分離され、ゲート絶縁膜２０６及び制御ゲート電極２０７はワード線ＷＬ方向で隣接するメモリセルトランジスタＭＴ間で共通に接続されている。すなわち、各メモリセルトランジスタＭＴの制御ゲート電極膜２０７は、ワード線に沿った方向において、隣接する素子分離領域を跨いで、隣接する活性領域ＡＡ間で共通接続されている。
【００５７】
選択トランジスタＳＴ１、ＳＴ２のゲート構造は、トンネル絶縁膜２０４上に形成された電極膜２０５、電極膜２０５の一部上に形成された絶縁膜２０６、及び絶縁膜２０６上と電極膜２０５の一部上とに形成された電極膜２０７を備えている。選択トランジスタＳＴ１、ＳＴ２のゲート構造において、電極膜２０５の一部は、電極膜２０７と電気的に接続されている。そして、ここでは便宜上、電極膜２０７をゲート電極２０７とも称す。選択トランジスタＳＴ１、ＳＴ２においては、ゲート電極２０７はワード線ＷＬ方向で隣接するもの同士で共通接続されている。そして、ゲート電極２０７が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。
【００５８】
またゲート電極間に位置するｐ型半導体基板２００表面内には、ｎ＋型不純物拡散層２０３が形成されている。ｎ＋型不純物拡散層２０３は、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域（ゲート電極直下の領域）は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋型不純物拡散層２０３及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が形成されている。
【００５９】
更にｐ型半導体基板２００上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２０８が形成されている。層間絶縁膜２０８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）２０３に達するコンタクトプラグＣＰ２が形成されている。
【００６０】
また層間絶縁膜２０８中には、ドレイン側の選択トランジスタＳＴの不純物拡散層（ドレイン）２０３に達するコンタクトプラグＣＰ１が形成されている。
【００６１】
次に、図８に示すように、ｐ型半導体基板（シリコン基板）２００の表面領域内にｎ型ウェル領域２０１、更にｎ型ウェル領域２０１上にｐ型ウェル領域２０２が形成されている。チャネル幅方向（ワード線ＷＬ方向）で隣接するメモリセルトランジスタＭＴのｐ型ウェル領域２０２、トンネル絶縁膜２０４、及び電荷蓄積膜２０５間には、ＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜（素子分離領域）２０９として、例えばＰＳＺ（ポリシラザン）等が形成されている。
【００６２】
電荷蓄積膜２０５及び素子分離絶縁膜２０９上には、ゲート絶縁膜２０６が形成されている。ゲート絶縁膜２０６上には制御ゲート電極２０７が形成されている。そして、制御ゲート電極２０７上には層間絶縁膜２０８が形成される。
【００６３】
（第１の実施形態）
次に、ＮＡＮＤメモリの温度を意図的に変化させ、所望の温度でＮＡＮＤメモリへの書込みまたは消去動作を行う第１の実施形態に係るメモリシステムについて、上述したＳＳＤを例に用いて説明する。
【００６４】
＜第１の実施形態に係るメモリシステムの概要＞
まず、図１０を用いて、第１の実施形態に係るＳＳＤ（メモリシステム）１の基本的な構造を概略的に説明する。尚、基本的なＳＳＤの構成は上述したものと同様であるので、詳細な説明は省略する。図１０は、第１の実施形態に係るメモリシステムの基本的な構成を模式的に示したブロック図である。
【００６５】
図１０に示すように、ＳＳＤ１内において、例えばＮＡＮＤメモリ２上に発熱素子（温度可変部）８が配置されている。発熱素子８は、直流電流を流すことによって、素子自体の温度を変化させることができる。この発熱素子８は、例えば電源回路６を介さずに外部電源１０から直接電力を受けても良い。
【００６６】
また、ＳＳＤ１内において、例えばＮＡＮＤメモリ２の温度を計測するための温度センサ９が配置されている。この温度センサ９は、例えばドライブ制御回路５の第１のバス５０に接続されている。
【００６７】
温度センサ９の配置例として、例えば、複数のＮＡＮＤメモリ２が配置される領域の中心領域（図中の温度センサ９ａ参照）や、複数のＮＡＮＤメモリ２から離れた領域（図中の温度センサ９ｂ参照）等がある。具体的には、温度センサ９ａは４つ（複数）のＮＡＮＤメモリ２に囲まれ、ドライブ制御回路５よりもＮＡＮＤメモリ２の近くに配置されている。また、温度センサ９ｂは、ＮＡＮＤメモリ２よりもドライブ制御回路５の近くに配置されている。
【００６８】
この他にも、ＮＡＮＤメモリ２の温度が計測できる場所であるなら、温度センサ９の場所はどこでも良い。本実施形態では、温度センサ９は一つだけ設ければ良い。複数の温度センサ９を設ける場合については、下記で説明している。
【００６９】
次に、図１１を用いて、第１の実施形態に係る温度センサ９と、ドライブ制御回路５との接続関係を概略的に説明する。
【００７０】
図１１に示すように、温度センサ９は、バス５０ａを介してドライブ制御回路５からクロックが供給される。また、温度センサ９は、バス５０ｂを介して、測定した温度情報をデータとしてドライブ制御回路５に供給する。
【００７１】
＜ペルチェ素子の構造＞
次に、第１の実施形態に係る発熱素子８について説明する。第１の実施形態では、発熱素子８として例えばペルチェ素子が用いられている。ペルチェ素子とは、直流電流を流すことによって、一方の面から他方の面に熱を移動させる効果を有する熱電変換デバイスで、冷却と加熱及び温度制御を行うことができる半導体素子のことである。
【００７２】
図１２は、第１の実施形態に係るＮＡＮＤメモリ２と、ペルチェ素子８との配置関係を模式的に示した断面図である。  
図１２に示すように、ＳＳＤ１の基板１ａ上に配置されたＮＡＮＤメモリ２上にペルチェ素子８ａが配置されている。また、基板１ａの裏面（ＮＡＮＤメモリ２が配置される面を表面とする）にペルチェ素子８ｂを配置しても良い。この場合、ＮＡＮＤメモリ２の下方に配置されることがより望ましい。ペルチェ素子８ａ、８ｂ（単にペルチェ素子８とも称す）は、例えばセラミック基板８１ａ、８１ｂに挟まれている。そして、例えばペルチェ素子８ａは、セラミック基板８１ａをＮＡＮＤメモリ２に隣接するように配置されている。
【００７３】
図１３は、第１の実施形態に係るペルチェ素子８の基本的な構造を模式的に示した斜視図である。  
図１３に示すように、ペルチェ素子８は、ｘ軸方向、及びｘ軸に直交するｙ軸方向が形成する平面に平行なセラミック基板８１ａ，８１ｂの間において、銅電極８３ａ及び８３ｂによって互いに結合されたｐ型熱電半導体（単にｐ型半導体とも称す）８２ａ及びｎ型熱電半導体（単にｎ型半導体とも称す）８２ｂを備える。そして、このｐ半導体８２ａ、ｎ半導体８２ｂ、銅電極８３ａ、及び８３ｂの組の一端は、銅電極８３ｃを介してリード線８４ａに接続され、他端は、銅電極８３ｄを介してリード線８４ｂに接続される。
【００７４】
図１４は、第１の実施形態に係るペルチェ素子８の基本的な構造を模式的に示した断面図である。  
図１４に示すように、セラミック基板８１ａ上に銅電極８３ｃ、８３ｄ、及び複数の銅電極８３ｂが配置される。銅電極８３ｃにはリード線８４ａが設けられ、銅電極８３ｄにはリード線８４ｂが設けられている（図示せず）。更に、銅電極８３ｃ上にはｐ半導体８２ａが配置され、そして、ｘ−ｙ平面に垂直なｚ軸方向に沿ったｐ半導体８２ａの上面には銅電極８３ａが接続される。そして、銅電極８３ａの他端にｎ半導体８２ｂの上面が接続され、ｚ軸方向に沿ったｎ半導体８２ｂの下面は、セラミック基板８１ａ上に設けられた銅電極８３ｂの一端に接続される。このようにｐ半導体８２ａと、ｎ半導体８２ｂとは、銅電極８３を介して交互に結合され、銅電極８３ｃ及び銅電極８３ｄの間において電気的に直列結合される。そして、銅電極８３ａを覆うようにセラミック基板８１ｂが設けられる。尚、図示したペルチェ素子８におけるｐ半導体８２ａ、ｎ半導体８２ｂ、及び銅電極８３の個数等はペルチェ素子を説明するための一例であり、これに限らない。
【００７５】
＜ペルチェ素子の基本動作＞
次に、図１５、及び図１６を用いてペルチェ素子８の基本的な動作について概略的に説明する。図１５、及び図１６は、第１の実施形態に係るペルチェ素子８の基本的な動作を模式的に示した断面図である。  
図１５に示すように、リード線８４ａから電流を流し、ｐ半導体８２ａからｎ半導体８２ｂへと直流電流を流す（図中矢印Ｉ１参照）と、ＰＮ結合部分（銅電極８３ａ）では放熱現象が発生し、ＮＰ結合部分（銅電極８３ｂ）では吸熱現象が発生する。このため、銅電極８３ａ及びセラミック基板８１ｂは、ペルチェ素子８に電流を流す前よりも高温になり、銅電極８３ｂ及びセラミック基板８１ａは、低温になる。
【００７６】
図１６に示すように、リード線８４ｂ（不図示）から電流を流し、ｎ半導体８２ｂからｐ半導体８２ａへと直流電流を流す（図中矢印Ｉ２参照）と、ＰＮ結合部分（銅電極８３ｂ）では放熱現象が発生し、ＮＰ結合部分（銅電極８３ａ）では吸熱現象が発生する。このため、銅電極８３ｂ及びセラミック基板８１ａは、ペルチェ素子８に電流を流す前よりも高温になり、銅電極８３ａ及びセラミック基板８１ｂは、低温になる。
【００７７】
このように、電源の極性を逆にすることで、熱の移動も逆になる。そのため、電流の向きを変えることで、銅電極８３ａ、及び８３ｂにおける放熱及び吸熱を選択することができる。
【００７８】
＜ペルチェ素子の接続方法＞
次に、ペルチェ素子８と外部電源１０との接続方法について説明する。  
図１７は、外部電源１０と、ペルチェ素子８との接続関係を示しており、ＳＳＤ１内には、両者を接続するスイッチ１０ａ、及び１０ｂが設けられている。
【００７９】
図１７に示すように、ペルチェ素子８のリード線８４ａは、スイッチ１０ａに接続され、リード線８４ｂは、スイッチ１０ｂに接続されている。温度制御部５１ｅの命令に従って、このスイッチ１０ａ、及び１０ｂは例えば連動して動作する。
【００８０】
スイッチ１０ａの接続先としては、外部電源１０から電源が供給されるノードＮ１及び接地電位が供給されるノードＮ２の二つがある。また、スイッチ１０ｂの接続先としては、外部電源１０から電源が供給されるノードＮ４及び接地電位が供給されるノードＮ３の二つがある。
【００８１】
次に、図１８、及び図１９を用いて、第１の実施形態に係るペルチェ素子８に流れる電流について概略的に説明する。
【００８２】
図１８に示すように、スイッチ１０ａをノードＮ１に接続し、スイッチ１０ｂをノードＮ３に接続する場合、外部電源１０から、ノードＮ１、リード線８４ａ、ペルチェ素子８、リード線８４ｂ、ノードＮ３へと電流が流れる（図中矢印参照Ｉ３）。これにより、セラミック基板８１ｂの温度が上昇し、セラミック基板８１ａの温度が低下する。
【００８３】
図１９に示すように、スイッチ１０ａをノードＮ２に接続し、スイッチ１０ｂをノードＮ４に接続する場合、外部電源１０から、ノードＮ４、リード線８４ｂ、ペルチェ素子８、リード線８４ａ、ノードＮ２へと電流が流れる（図中矢印参照Ｉ４）。これにより、セラミック基板８１ａの温度が上昇し、セラミック基板８１ｂの温度が低下する。
【００８４】
このように、スイッチ１０ａ及び１０ｂを切り替えることで、ペルチェ素子８の放熱及び吸熱の方向を制御することができる。
【００８５】
＜第１の実施形態に係るメモリシステムの動作＞
次に、図２０を用いて、第１の実施形態に係るメモリシステム１のＮＡＮＤメモリ２への書込み動作１０００について説明する。
【００８６】
［ステップＳ１００１］
ホスト装置１１からＣＰＵ５１のＡＴＡコマンド処理部５１ｂに、ＮＡＮＤメモリ２への書込みコマンド（所定のコマンド）が入力されると、温度制御部５１ｅは、ＡＴＡコマンド処理部５１ｂに、コマンドの実行を一時停止させて、例えば温度センサ９に、ＳＳＤ１またはＮＡＮＤメモリ２の温度を測定させる。そして、温度センサ９は、測定結果（温度情報）を温度管理部５１ｄに供給する。そして、該温度情報は、温度管理部５１ｄに保持される。また、温度センサ９は、ＳＳＤ１またはＮＡＮＤメモリ２の温度を定期的（例えば所定のクロックおき）に測定して、温度管理部５１ｄに測定結果を供給しても良い。
【００８７】
［ステップＳ１００２］
温度制御部５１ｅは、温度管理部５１ｄに保持されているＳＳＤ１またはＮＡＮＤメモリ２の温度情報を確認し、該温度が所定の温度閾値Ｔｔｈ１（適宜変更可能）よりも高いか低いかを判定する。
【００８８】
［ステップＳ１００３］
ステップＳ１００２において、温度制御部５１ｅによって該温度が所定の温度閾値Ｔｔｈ１よりも高いと判断された場合、例えば温度制御部５１ｅによってペルチェ素子８のＮＡＮＤメモリ２に接しているセラミック基板８１ａの温度を下げるための温度制御コマンドがＡＴＡコマンド処理部５１ｂに発行される。そして、ＡＴＡコマンド処理部５１ｂは、該温度制御コマンドに基づいて、セラミック基板８１ａが吸熱側になるように、上述したペルチェ素子８及び外部電源１０間のスイッチを切り替えることによって外部電源１０からリード線８４ａを介してペルチェ素子８に電源が供給される。また、この際、例えばＮＡＮＤメモリ２の温度が２５℃程度になるように制御する。また、ＮＡＮＤメモリ２の温度が周囲温度（例えば室温等）よりも３０度程度低くなるように制御しても良い。
【００８９】
［ステップＳ１００４］
ステップＳ１００２において、該温度が所定の温度閾値Ｔｔｈ１よりも低い場合、ＮＡＮＤメモリ２への書込みが行われる。つまり、温度制御部５１ｅは、ＡＴＡコマンド処理部５１ｂによって一時的に停止させていた書込みコマンドの発行許可を出す。ＡＴＡコマンド処理部５１ｂはこれを受けてＮＡＮＤメモリ２への書込みコマンドを発行する。
【００９０】
尚、書込み動作以外の消去動作の場合（トンネル絶縁膜に電子を通過させる場合）でも、上述した動作１０００と同様に動作する。
【００９１】
次に、図２１を用いて、第１の実施形態に係るメモリシステム１のＮＡＮＤメモリ２への書込み動作若しくは消去動作が行われない場合の動作１１００について説明する。
【００９２】
［ステップＳ１１０１］
例えば所定の時間（例えば所定のクロック）経過してもＮＡＮＤメモリ２への書込みコマンドがＣＰＵに入力されないと、温度制御部５１ｅは、温度センサ９にＳＳＤ１またはＮＡＮＤメモリ２の温度を測定させる。そして、温度センサ９は、測定結果（温度情報）を温度管理部５１ｄに供給する。そして、該温度情報は、温度管理部５１ｄに保持される。また、温度センサ９は、ＳＳＤ１またはＮＡＮＤメモリ２の温度を定期的に測定して、温度管理部５１ｄに測定結果を供給しても良い。
【００９３】
［ステップＳ１１０２］
温度制御部５１ｅは、温度管理部５１ｄに保持されている該温度情報を確認し、該温度が所定の温度閾値Ｔｔｈ２（適宜変更可能）よりも高いか低いかを判定する。
【００９４】
［ステップＳ１１０３］
ステップＳ１１０２において、温度制御部５１ｅによって該温度が所定の温度閾値Ｔｔｈ２よりも低いと判断された場合、例えば温度制御部５１ｅによってペルチェ素子８のＮＡＮＤメモリ２に接しているセラミック基板８１ａの温度を上げるための温度制御コマンドがＡＴＡコマンド処理部５１ｂに発行される。そして、ＡＴＡコマンド処理部５１ｂは、該温度制御コマンドに基づいて、セラミック基板８１ａが放熱側になるように、上述したペルチェ素子８及び外部電源１０間のスイッチを切り替えることによって外部電源１０からリード線８４ｂを介してペルチェ素子８に電源が供給される。また、この際、例えばＮＡＮＤメモリ２の温度が８５℃程度になるように制御する。また、ＮＡＮＤメモリ２の温度が周囲温度よりも４０度程度高くなるように制御しても良い。
【００９５】
このように、本実施形態では、ＮＡＮＤメモリ２を低温にした状態で動作電流を流し、ＮＡＮＤメモリ２に動作電流を流さない場合は、ＮＡＮＤメモリ２を高温にした状態で放置している。
【００９６】
尚、動作１０００、及び動作１１００における温度閾値Ｔｔｈ１、及びＴｔｈ２はそれぞれ異なっていても良いし、同じでも良い。
【００９７】
＜第１の実施形態に係るメモリシステムの作用効果＞
上述した実施形態によれば、メモリシステム（ＳＳＤ）１は、データ保持可能な不揮発性の半導体記憶部（ＮＡＮＤメモリ）２と、半導体記憶部２の温度を計測する温度計測部（温度センサ）９とを備えている。また、メモリシステム１は、半導体記憶部２の温度を変化させる温度可変部（発熱素子）８と、ホスト装置１１から受信したデータを半導体記憶部２に転送する転送部（ＡＴＡコマンド処理部）５１ｂ、温度計測部９からの温度情報を記憶する温度記憶部（温度管理部）５１ｄ、及び温度記憶部５１ｄに記憶された温度情報に基づいて、温度可変部８を制御する温度制御部５１ｅを具備する制御回路（ドライブ制御回路）５と、を具備している。また、温度制御部５１ｅは、メモリ回路２０へのデータ書込み若しくは消去の場合と、それ以外の場合とで、半導体記憶部２の温度が異なるように温度可変部８の制御を変えている。より具体的には、温度制御部５１ｅは、メモリ回路２０へデータ書込み若しくは消去を行う場合、それ以外の場合よりも、半導体記憶部２の温度が下がるように温度可変部８を制御している。
【００９８】
ここで、図２２〜２４を用いて第１の実施形態に係るメモリシステムの作用効果について具体的に説明する。図２２は、メモリセルトランジスタＭＴのトンネル絶縁膜２０４にトラップされる電子密度と、トンネル絶縁膜２０４中における半導体基板２０２からの距離との関係を示したグラフである。横軸は、半導体基板２０２から電荷蓄積層２０５に向う方向に沿った、半導体基板２０２とトンネル絶縁膜２０４との境界からの距離を示している。縦軸はトンネル絶縁膜２０４にトラップされる電子密度を示している。Ｔ１は、高温で書込み／消去等の動作（以下、Ｗ／Ｅ動作とも称す）を行い、低温で放置した場合を示している。Ｔ２は、低温でＷ／Ｅ動作を行い、低温で放置した場合を示している。Ｔ３は、高温でＷ／Ｅ動作を行い、高温で放置した場合を示している。Ｔ４は、低温でＷ／Ｅ動作を行い、高温で放置した場合を示している。
【００９９】
メモリセルトランジスタＭＴのＷ／Ｅ動作において、トンネル絶縁膜２０４を介して半導体基板２０２と電荷蓄積膜２０５との間で電子を移動させると、トンネル絶縁膜２０４に電子がトラップされていく。
【０１００】
高温でＷ／Ｅ動作を行うと、低温でＷ／Ｅ動作を行った場合よりも多くの電子がトンネル絶縁膜２０４にトラップされる。
【０１０１】
トンネル絶縁膜２０４にトラップされた電子は、が半導体基板２０２へと抜けていく（デトラップ）距離をトンネリングフロントと呼ぶ。トンネリングフロントとは、トンネル絶縁膜２０４にトラップされた電子が半導体基板２０２へと抜ける、半導体基板２０２から電荷蓄積層２０５に向う方向に沿った、半導体基板２０２とトンネル絶縁膜２０４との境界面からの距離ｘのことである。つまり、トンネリングフロントと半導体基板２０２との間の電子が、トンネル絶縁膜２０４から半導体基板２０２へデトラップされる。トンネリングフロントの深さｘは、ｘ＝ｓ・ｌｎ（ｔ／ｔ０）で定義される。ｓは後述するグラフの傾き、ｔはメモリセルトランジスタＭＴの温度、ｔ０は物質毎に決まっている定数である。高温になればなるほど、ｓが大きくなるので、ｘの値が大きくなり、トンネル絶縁膜２０４における半導体基板２０２からのデトラップ距離が大きくなる。これによると、Ｔ４において、電子のトラップ量が少なく、且つデトラップ量も多い事もわかる。
【０１０２】
尚、Ｗ／Ｅ動作を繰返すことで、メモリセルトランジスタＭＴのトンネル絶縁膜２０４内に中性トラップが増えていく。トンネル絶縁膜２０４内の中性トラップの増加は、例えばｋｎ＋１＝ｋｎ＋（Ｍ−ｋｎ）ａ−ｂＤｋｎ（式２）で定義される。尚、ｋｎは中性トラップ数であり、ｎはＷ／Ｅ回数である。また、Ｍは形成され得る中性トラップの数の上限（定数）であり、（Ｍ−Ｋｎ）は中性トラップになっていないサイト数（マージン）である。さらに、ａはＷ／Ｅ動作１回辺りのトラップに化ける割合であり、ｂは今存在するトラップが単位時間に消える割合である。そして、Ｄは、ｎ回目のＷ／Ｅ動作とｎ＋１回目のＷ／Ｅ動作との時間間隔である。
【０１０３】
メモリセルトランジスタＭＴを高温にすることで、係数ｂが増加するので、トンネル絶縁膜２０４中のトラップ数の増加を抑制することができる。
【０１０４】
次に、図２３を用いてメモリセルトランジスタＭＴの閾値について説明する。横軸は、メモリセルトランジスタＭＴの閾値Ｖｔであり、縦軸はセル数である。閾値分布Ｃ１は、例えば書込み動作直後の閾値分布を示し閾値分布Ｃ２〜４はそれぞれ、書込み動作から所定の時間放置した場合の閾値分布を示している。メモリセルの閾値は、書込み動作後からの放置時間に依存して変動する。該放置時間の長さとしては、閾値分布Ｃ３は閾値分布Ｃ２よりも長く、閾値分布Ｃ４は閾値分布Ｃ３よりも長い。ところで、ｎ１は、所定の存在確率である。ここでは、ｎ１における閾値分布Ｃ１の下限ＶＡを基準とする。ｎ１における閾値分布Ｃ２の下限ＶＢと、基準閾値ＶＡとの差をｄＶｔとする。同様に、閾値分布Ｃ３の下限ＶＣ、及び閾値分布Ｃ４の下限ＶＤと、基準閾値ＶＡとの差をｄＶｔとする。ｎ１における閾値分布の下限が閾値ＶＲ１よりも低くなると、閾値ＶＲ１よりも閾値の低いセルをＥＣＣで直せなくなってしまう。例えば、ｎ１における閾値分布Ｃ３の下限ＶＣは、閾値ＶＲ１と等しい。閾値分布Ｃ３において閾値ＶＲ１を越えてしまったセル（領域Ｅ１参照）はＥＣＣによって救済されない。しかし、この領域Ｅ１のセルが救済できなくても、ＮＡＮＤメモリの信頼性を保つことができる。
【０１０５】
ところで、ｎ１における閾値分布Ｃ４の下限ＶＤは、閾値ＶＲ１よりも低い。そして、閾値分布Ｃ４において閾値ＶＲ１を越えてしまったセル（領域Ｅ２参照）はＥＣＣによって救済されない。このような場合、ＥＣＣによって救済できないセルの数が多すぎるため、ＮＡＮＤメモリの信頼性を保つことができなくなる。そのため、ｎ１における閾値分布の下限が閾値ＶＲ１よりも低くなることは、ＮＡＮＤメモリの信頼性を確保する上で望ましくない。
【０１０６】
図２４は、放置時間と閾値の変動量との関係を示した図である。横軸はメモリセルトランジスタＭＴへの書込みが行われてからメモリセルトランジスタＭＴが放置された時間を表し、縦軸はメモリセルトランジスタＭＴの閾値の変動量を示している。横軸において、メモリセルトランジスタＭＴの閾値の変動が大きくなり始めた時間ｔ１を基準としている。また、縦軸におけるＶＲ２は、上述で説明した閾値ＶＡからＶＲ１を引いた値ｄＶｔである。すなわち、値ｄＶｔが閾値ＶＲ２よりも値が大きい場合、図２３に示すｎ１におけるメモリセルトランジスタＭＴの閾値分布の下限が閾値ＶＲ１よりも低くなり、ＥＣＣによって救済できなくなるメモリセルトランジスタの数が閾値を超えてしまう。このため、この閾値ＶＲ２までがメモリセルトランジスタＭＴの寿命として考える。
【０１０７】
Ｌ１ａ（破線）は、高温でＷ／Ｅ動作を行い、低温で放置した場合の放置時間と閾値変動との関係を示したグラフであり、Ｌ１は、Ｌ１ａを近似した線である。Ｌ２ａ（破線）は、低温でＷ／Ｅ動作を行い、低温で放置した場合の放置時間と閾値変動との関係を示したグラフであり、Ｌ２は、Ｌ２ａを近似した線である。Ｌ３ａ（破線）は、高温でＷ／Ｅ動作を行い、高温で放置した場合の放置時間と閾値変動との関係を示したグラフであり、Ｌ３は、Ｌ３ａを近似した線である。Ｌ４ａ（破線）は、低温でＷ／Ｅ動作を行い、高温で放置した場合の放置時間と閾値変動との関係を示したグラフであり、Ｌ４は、Ｌ４ａを近似した線である。
【０１０８】
時刻ｔ２において、Ｌ１ａとＬ１が一致する。時刻ｔ３において、Ｌ２ａとＬ２が一致する。時刻ｔ４において、Ｌ１の閾値変動量が閾値ＶＲ２に達する。つまり、高温でＷ／Ｅ動作を行い、低温で放置した場合のメモリセルトランジスタＭＴは時刻ｔ４で寿命となる。時刻ｔ５において、Ｌ３ａとＬ３が一致する。時刻ｔ６において、Ｌ２の閾値変動量が閾値ＶＲ２に達する。つまり、低温でＷ／Ｅ動作を行い、低温で放置した場合のメモリトランジスタＭＴは時刻ｔ６で寿命となる。時刻ｔ７において、Ｌ４ａとＬ４が一致する。時刻ｔ８において、Ｌ３の閾値変動量が閾値ＶＲ２に達する。つまり、高温でＷ／Ｅ動作を行い、高温で放置した場合のメモリトランジスタＭＴは時刻ｔ８で寿命となる。時刻ｔ９において、Ｌ４の閾値変動量が閾値ＶＲ２に達する。つまり、低温でＷ／Ｅ動作を行い、高温で放置した場合のメモリトランジスタＭＴは時刻ｔ９で寿命となる。尚、各時刻において、時刻ｔ１＜ｔ２＜ｔ３＜ｔ４＜ｔ５＜ｔ６＜ｔ７＜ｔ８＜ｔ９の関係が成立している。
【０１０９】
尚、電荷を移動させていない時は高温ほど劣化の回復が大きく起る。低温でＮＡＮＤメモリ２へのＷ／Ｅ動作（電荷の移動）を行い、それ以外の時は高温状態を保持してＮＡＮＤメモリ２を放置した場合、トンネル絶縁膜にトラップされる電子を抑制し、また、トンネル絶縁膜にトラップされた電子をより多くデトラップし、更にトンネル絶縁膜を回復することができ、トンネル絶縁膜の劣化を抑制することができる。ところで、例えば薄膜のシリコン酸化膜（ＳｉＯ２）に電流を流すことにより低電界でリーク（ＳＩＬＣ：stress induced leakage current）が発生することが知られている。しかし、このようなモードにおいてもトンネル絶縁膜中に電子を移動させる時の温度を低くし、トンネル絶縁膜中に電子を移動させない時は温度を高くすることにより絶縁膜の劣化を低減乃至遅らせることができる。更に加えて、メモリトランジスタＭＴの閾値変動量ｄＶｔを他の場合と比較して最も少なくすることができるため、メモリセルトランジスタＭＴの寿命は、他の状態のメモリセルトランジスタと比べて、最も長くなる。
【０１１０】
（第２の実施形態）
次に、第２の実施形態に係るＳＳＤ（メモリシステム）について、上述したＳＳＤを例に用いて説明する。第２の実施形態に係るメモリシステムは、書込み動作等の時にＮＡＮＤメモリ２の温度を上昇させ、それ以外の場合にはＮＡＮＤメモリ２の温度を下げる点で第１の実施形態に係るメモリシステムと異なる。尚、第２の実施形態のＳＳＤ１の基本的な構成や、基本的な温度制御は、上述した実施形態で説明したものと同様なので、詳細な説明は省略する。
【０１１１】
＜第２の実施形態に係るメモリシステムの動作＞
図２５を用いて、第２の実施形態に係るメモリシステム１のＮＡＮＤメモリ２への書込み動作について説明する。
【０１１２】
［ステップＳ１２０１、Ｓ１２０２］
上述で説明したステップＳ１００１、及びステップＳ１００２と同様の動作を行う。
【０１１３】
［ステップＳ１２０３］
上述で説明したステップＳ１１０３と同様に、ステップＳ１２０２において、温度制御部５１ｅによって該温度が所定の温度閾値Ｔｔｈ１よりも低いと判断された場合、例えば温度制御部５１ｅによってペルチェ素子８のＮＡＮＤメモリ２に接しているセラミック基板８１ａの温度を上げるための温度制御コマンドがＡＴＡコマンド処理部５１ｂに発行される。そして、ＡＴＡコマンド処理部５１ｂは、セラミック基板８１ａが放熱側になるように、上述したペルチェ素子８及び外部電源１０間のスイッチを切り替えることによって外部電源１０からリード線８４ｂを介してペルチェ素子８に電源が供給される。
【０１１４】
［ステップＳ１２０４］
ステップＳ１２０２において、該温度が所定の温度閾値Ｔｔｈよりも高い場合、ＮＡＮＤメモリ２への書込みが行われる。つまり、温度制御部５１ｅは、ＡＴＡコマンド処理部５１ｂによって一時的に停止させていた書込みコマンドの発行許可を出す。ＡＴＡコマンド処理部５１ｂはこれを受けてＮＡＮＤメモリ２への書込みコマンドを発行する。
【０１１５】
また、例えば消去動作の場合であっても、本実施形態に係るメモリシステムは、上述した動作１２００と同様に動作する。
【０１１６】
次に、図２６を用いて、第２の実施形態に係るメモリシステム１のＮＡＮＤメモリ２への書込み動作若しくは消去動作が行われない場合の動作１３００について説明する。
【０１１７】
［ステップＳ１３０１、Ｓ１３０２］
上述で説明したステップＳ１１０１、及びステップＳ１１０２と同様の動作を行う。
【０１１８】
［ステップＳ１３０３］
上述で説明したステップＳ１００３と同様に、ステップＳ１３０２において、温度制御部５１ｅによって該温度が所定の温度閾値Ｔｔｈ２よりも高いと判断された場合、例えば温度制御部５１ｅによってペルチェ素子８のＮＡＮＤメモリ２に接しているセラミック基板８１ａの温度を下げるための温度制御コマンドがＡＴＡコマンド処理部５１ｂに発行される。そして、ＡＴＡコマンド処理部５１ｂは、該温度制御コマンドに基づいて、セラミック基板８１ａが吸熱側になるように、上述したペルチェ素子８及び外部電源１０間のスイッチを切り替えることによって外部電源１０からリード線８４ａを介してペルチェ素子８に電源が供給される。
【０１１９】
尚、本ステップにおいて、必ずしもペルチェ素子８を用いて強制的に吸熱を行う必要はなく、ＮＡＮＤメモリ２の温度が下がるまで待っても良い。また、動作１２００、及び動作１３００における温度閾値Ｔｔｈ１、及びＴｔｈ２はそれぞれ異なっていても良いし、同じでも良い。
【０１２０】
このように、本実施形態では、ＮＡＮＤメモリ２を高温にした状態で動作電流を流し、ＮＡＮＤメモリ２に動作電流を流さない場合は、ＮＡＮＤメモリ２を低温にした状態で放置している。
【０１２１】
＜第２の実施形態に係るメモリシステムの作用効果＞
上述した実施形態によれば、温度制御部５１ｅは、メモリ回路２０へデータ書込み若しくは消去を行う場合、それ以外の場合よりも、半導体記憶部２の温度が上がるように温度可変部８を制御している。
【０１２２】
メモリセルトランジスタＭＴは、一般的に高温状態にすることで、メモリセルトランジスタＭＴのデータ保持特性が低下するが、書込み時のストレスが低減される。本実施形態では、高温でＮＡＮＤメモリ２へのＷ／Ｅ動作（電荷の移動）を行い、それ以外の時は低温状態を保持してＮＡＮＤメモリ２を放置しているので、書込み中の書込みストレスを低減することができ、放置時のデータ保持特性を向上させることができる。
【０１２３】
（第３の実施形態）
次に、第３の実施形態に係るメモリシステムについて、上述したＳＳＤを例に用いて説明する。第３の実施形態に係るメモリシステムは、メモリブロックを消去する前に高温放置し、その後メモリブロックを消去する。
【０１２４】
図２７を用いて、第３の実施形態に係るメモリシステム１のメモリブロック消去方法１４００を説明する。ところで、所定のメモリブロックに保持されているデータが不要になった場合、該メモリブロックを一括消去して、再利用できるように、空にしておくことがある。このような動作によって空になったメモリブロックをスペアブロックと呼ぶ。
【０１２５】
［ステップＳ１４０１］
スペアブロックを用意する為に、ホスト装置１１からメモリブロックの消去コマンドが発行される。この際、ＡＴＡ処理部５１ｂに入力された該コマンドは温度制御部５１ｅによって一旦保留される。温度制御部５１ｅが、ＡＴＡ処理部５１ｂにコマンド発行の許可を出さない限り、メモリブロックの消去動作は行われない。
【０１２６】
［ステップＳ１４０２］
温度制御部５１ｅは、温度制御コマンドを発行し、発熱素子を用いて対象のメモリブロックを所定の温度（例えば５５℃程度）まで上昇させる。そして、対象のメモリブロックの温度を上昇させた状態で所定の時間（例えば１０秒程度）が経過するまで放置する。この際、温度制御部５１ｅは、対象のメモリブロックの温度を最も効率よく計測できる温度センサを用いて、適宜温度計測を行う。
【０１２７】
尚、温度制御部５１ｅは、対象メモリブロックの温度を上昇させる前に、温度管理部５１ｄに記憶された温度情報を確認しても良いし、温度センサ９に対象のメモリセルブロックの温度を計測させても良い。対象のメモリセルブロックの温度が所定の温度以上であったら、温度制御コマンドを発行せずに、所定の時間が経過するまで放置する。
【０１２８】
［ステップＳ１４０３］
該所定の時間が経過した場合、例えば温度制御部５１ｅはＡＴＡコマンド制御部５１ｂにコマンド発行の許可を出す。これにより、ＡＴＡコマンド制御部５１ｂは、ホスト装置１１から供給されたメモリブロックの消去コマンドを発行し、該メモリブロックの消去動作を行う。
【０１２９】
＜第３の実施形態に係るメモリシステムの作用効果＞
上述した実施形態によれば、メモリブロックに記憶されているデータが不要となり、該メモリブロック内のデータを消去し、再利用する場合において、該メモリブロック内のデータを消去する前に、該メモリブロックを高温状態にして、所定の時間放置している。
【０１３０】
このように、メモリブロック内にデータを保持している場合は、メモリブロックが高温になることでデータ保持特性が劣化してしまうので、該メモリブロックを高温にすることは好ましくない。しかし、メモリセルトランジスタのトンネル絶縁膜を回復する場合は、メモリブロックを高温にすることが望ましい。また、電荷蓄積層に電子が保持されている状態でメモリブロックを高温にすることで、更に効率的にトンネル絶縁膜を回復することができる。
【０１３１】
尚、本実施形態では、スペアブロックについて説明したが、これに限らず、データが不必要となったメモリセルブロックを高温にすることで、トンネル絶縁膜を回復させることができる。また、メモリセルブロックの温度の制御方法等は、上述した方法であればどのような方法でも良い。また、該メモリブロックに必ずしもデータが保持されている必要は無い。
【０１３２】
（第４の実施形態）
次に、第４の実施形態に係るメモリシステムについて、上述したＳＳＤを例に用いて説明する。第４の実施形態に係るメモリシステムは、発熱素子としてペルチェ素子８を用いない点で第１の実施形態に係るメモリシステムと異なる。本実施形態では、素子の両端に電位差を生じさせることにより、素子内に電流を流し、その結果素子が発熱するような発熱素子８０用いる。本実施形態に係る発熱素子は、例えば、温度制御部５１ｅの温度制御コマンドに基づいて、電源回路６から電力が供給される。
【０１３３】
図２８〜３４を用いて、第４の実施形態に係るメモリシステムの発熱素子の配置例について説明する。
【０１３４】
図２８は、発熱素子の配置例を例示的に示したメモリセルブロックの回路図である。図２８に示すように、発熱素子８０としてＷ（タングステン）をワード線ＷＬに沿って配置している。
【０１３５】
図２９は、ビット線ＢＬに沿ったＮＡＮＤセルの断面図である。ここでは、例示的に３種類の発熱素子の配置方法を示している。図２９に示すように、発熱素子８０は、例えば８０ａ、８０ｂ、８０ｃに示すような配置が考えられる。発熱素子８０ａは、互いに隣接するメモリセルトランジスタＭＴの電荷蓄積膜２０５間に配置されている。発熱素子８０ｂは、各メモリセルトランジスタＭＴの制御ゲート電極２０７の上方に配置されている。発熱素子８０ｃは、半導体基板２００の上にシリコン酸化膜等の絶縁層２０１ａを設け、絶縁層２０１ａ上に半導体層２０２を形成する場合において、メモリセルトランジスタＭＴのゲート構造（電荷蓄積膜２０５、ゲート絶縁膜２０６、及び制御ゲート電極２０７の積層構造）の下方の絶縁層２０１ａに埋め込まれている。
【０１３６】
図３０は、発熱素子の配置例を例示的に示したメモリセルブロックの回路図である。図３０に示すように、発熱素子８０をビット線ＢＬに沿って配置している。
【０１３７】
図３１は、ワード線ＷＬに沿ったＮＡＮＤセルの断面図である。ここでは、例示的に３種類の発熱素子の配置方法を示している。図３１に示すように、発熱素子８０は、例えば８０ｄ、８０ｅ、８０ｆに示すような配置が考えられる。発熱素子８０ｄは、互いに隣接するメモリセルトランジスタＭＴ間の素子分離絶縁膜２０９内に配置されている。発熱素子８０ｅは、各メモリセルトランジスタＭＴの制御ゲート電極２０７の上方に配置されている。発熱素子８０ｆは、半導体基板２００上にシリコン酸化膜等の絶縁層２０１ａを設け、絶縁層２０１ａ上に半導体層２０２を形成する場合において、メモリセルトランジスタＭＴのゲート構造（電荷蓄積膜２０５、ゲート絶縁膜２０６、及び制御ゲート電極２０７の積層構造）の下方の絶縁層２０１ａに埋め込まれている。
【０１３８】
図３２は、発熱素子８０の配置例を例示的に示したメモリセルブロックの回路図である。図３２に示すように、複数の発熱素子８０はそれぞれ独立しており、メモリセルトランジスタＭＴの近傍（例えば制御ゲート電極の上方、またはメモリセルトランジスタＭＴのゲート構造の下方）に配置されている。
【０１３９】
図３３は、発熱素子８０の配置例を例示的に示したメモリセルブロックの回路図である。図３３に示すように、発熱素子８０はメモリセルブロックをオーバーラップするように配置している。この発熱素子８０は、例えば層間絶縁膜２０８中に設けられても良いし、半導体基板２００、２０１、若しくは２０２内に設けられても良いし、後述する絶縁層２０１ａ内に設けても良い。
【０１４０】
図３４は、ビット線ＢＬに沿ったＮＡＮＤセルの断面図である。図３４に示すように、発熱素子８０ｇは、半導体基板２００上にシリコン酸化膜等の絶縁層２０１ａを設け、絶縁層２０１ａ上に半導体層２０２を形成する場合において、メモリセルトランジスタＭＴのゲート構造下方全面に埋め込まれている。
【０１４１】
尚、本実施形態では発熱素子としてタングステンを用いているが、これに限らず、電流を流すことで温度が上がる物質であるのであれば、どのようなものでも良い。
【０１４２】
ここで発熱素子８０の配置方法を種々説明したが、この発熱素子８０は、よりトンネル絶縁膜２０４の近くに配置することがより好ましい。
【０１４３】
＜第４の実施形態に係るメモリシステムの作用効果＞
上述した実施形態によれば、発熱素子８０としてタングステン（Ｗ）を用いている。タングステンは、メモリセルトランジスタＭＴの近くに形成することができ、所望のメモリセルトランジスタＭＴの温度を制御することが可能となる。つまり、ペルチェ素子８よりも細かく制御することが可能である。
【０１４４】
（第５の実施形態）
次に、第５の実施形態に係るメモリシステムについて、上述したＳＳＤを例に用いて説明する。第５の実施形態に係るメモリシステムは、発熱素子自体を用いないで、ダミー書込み動作による発熱方法を用いる点で第１の実施形態に係るメモリシステムと異なる。
【０１４５】
ここで、本実施形態のダミー書込み動作の一連の流れについて、例えば第２の実施形態に係るメモリシステムの動作１２００（ＮＡＮＤメモリ２への書込み動作時に、ＮＡＮＤメモリ２の温度を上昇させる動作）を例に挙げて説明する。
【０１４６】
まず、ホスト装置１１から、ＮＡＮＤメモリ２への書込みコマンドがＡＴＡコマンド処理部５１ｂへと発行される。続いて温度制御部５１ｅは、ＡＴＡコマンド処理部５１ｂに
ホスト装置１１からコマンドが入力されたことを認識すると、温度管理部５１ｄに記憶されているＮＡＮＤメモリ２の温度を計測する（図２５のステップＳ１２０１を参照）。そして、温度制御部５１ｅによって、ＮＡＮＤメモリ２の温度が、所定の温度に達しているかいなかの判定が行われる（図２５のステップＳ１２０２を参照）。ＮＡＮＤメモリ２の温度が所定の温度に達していないと判定された場合、温度制御部５１ｅは、温度制御コマンドをＮＡＮＤコントローラ５４に発行する。ＮＡＮＤコントローラ５４は、これにより、対象のＮＡＮＤメモリ２に対してデータインコマンドを発行し、且つメモリセルアレイ２０は非選択とする。このように、実際にメモリセルアレイ２０にはデータを書込まないが、周辺回路においてデータの送受信を行う動作をダミー書込み動作等と称す。このダミー書込み動作を行うと、例えばデータ入出力バッファ２４（図３参照）のチャージポンプ等は、データインにより動作するが、実際にメモリセルアレイ２０には書込みは行われない。このように、ダミー書込み動作によってメモリセルアレイ２０の周辺回路（温度可変部）の温度を上昇させることができる（図２５のステップＳ１２０３を参照）。例えば所定の時間経過後、再び温度制御部５１ｅによってＮＡＮＤメモリ２の温度計測が行われる。そしてＮＡＮＤメモリ２の温度が所定の温度に達していると判定された場合、温度制御部５１ｅは、ＮＡＮＤコントローラ５４によって一時的に停止させていた書込みコマンドの発行許可を出す。ＮＡＮＤコントローラ５４はこれを受けてＮＡＮＤメモリ２への書込みコマンドを発行する。
【０１４７】
以上のように、本実施形態では、ダミー書込み動作により、周辺回路の温度を上昇させることで、メモリセルアレイ２０の温度を間接的に上昇させるものである。この温度調整方法は、例えば第１の実施形態及び第３の実施形態にも適用することが可能である。
【０１４８】
＜第５の実施形態に係るメモリシステムの作用効果＞
上述した実施形態によれば、周辺回路にデータの入出力を繰り返し、メモリ回路２０には実際にデータの書込みを行わないことで、周辺回路の温度を制御している。これによれば、より少ない構成で、上述した第１〜第３の実施形態を行うことが可能となる。
【０１４９】
尚、ダミー書込み動作に用いられるデータイン用のデータはホスト装置１１から供給されても良い。
【０１５０】
（第６の実施形態）
次に、第６の実施形態に係るメモリシステムについて、上述したＳＳＤを例に用いて説明する。第６の実施形態は、ＮＡＮＤパッケージ２毎またはＮＡＮＤチップ２ｃ毎に温度センサを配置するという点で第１の実施形態とは異なる。
【０１５１】
図３５〜３７を用いて、第６の実施形態に係るメモリシステム１の温度センサ９の配置例について説明する。図３５は、第６の実施形態に係るＮＡＮＤメモリ２の基本的な構成を模式的に示した断面図である。図３６（ａ）は、第６の実施形態に係るＮＡＮＤメモリ２の基本的な構成を模式的に示した断面図であり、図３６（ｂ）は、第６の実施形態に係るＮＡＮＤメモリ２の基本的な構成を模式的に示した平面図である。図３７は、第６の実施形態に係るＮＡＮＤチップ２ｃの基本的な構成を模式的に示したブロック図である。
【０１５２】
図３５に示すように、温度センサ９は例えば、ＮＡＮＤパッケージ２内に封入されていても良い。例えば、温度センサ９ｃはＮＡＮＤパッケージ２内のメモリチップ２ｃの最上面に配置される。この場合、温度センサ９ｃからワイヤ２ｅがプリント基板２ｂ上の配線パタン（図示せず）に接続される。または、温度センサ９ｄは、プリント基板２ｂ上に配置される。この場合、温度センサ９ｄはプリント基板２ｂ上の配線パタンに直接接続される。そして、これらの温度センサ９ｃ、９ｄは、パッケージ２ａに封止される。
【０１５３】
図３６に示すように、温度センサ９は例えば、ＮＡＮＤパッケージ２の近くに配置されていても良い。例えば、図３６（ａ）、（ｂ）に示すように温度センサ９ｅをパッケージ２ａ上に配置されても良い。この場合、温度センサ９ｅは、ワイヤ２ｅを、パッケージ２ａに設けられた開口部２ｆを介して、パッケージ２ａ内に通す。そして、ワイヤ２ｅは基板１ａに設けられたバス３に接続される。または温度センサ９ｆはＮＡＮＤパッケージ２の下方の基板１ａの裏面（ＮＡＮＤパッケージ２が設けられた面を表面とする）に設けても良い。この場合、ワイヤ１ｃを介してバス３に接続される。
【０１５４】
図３７に示すように、温度センサ９は例えばメモリチップ２ｃ内に設けられても良い。例えば、温度センサ９ｇはメモリセルアレイ２０の近傍に設けられる。または、温度センサ９ｈはロウデコーダ２１内に設けられても良い。または、温度センサ９ｉはメモリセルアレイ２０の真ん中に設けられても良い。
【０１５５】
次に、図３８を用いて、第６の実施形態に係る温度センサと、ドライブ制御回路との接続関係を説明する。  
図３８に示すように、各温度センサ９は、バス５０ａを介してドライブ制御回路５からクロックが供給される。また、各温度センサ９は、バス５０ｂを介して、測定した温度情報をデータとしてドライブ制御回路５に供給する。
【０１５６】
＜第６の実施形態に係るメモリシステムの作用効果＞
上述した実施形態によれば、温度センサ９を、所望の場所に形成することができ、ＳＳＤ内の温度のみならず、ＮＡＮＤメモリ２毎、またはＮＡＮＤチップ２ｃ毎の温度を正確に管理することが可能となる。
【０１５７】
（第７の実施形態）
次に、第７の実施形態に係るメモリシステムについて、上述したＳＳＤを例に用いて説明する。第７の実施形態に係るメモリシステムは、ＮＡＮＤパッケージ２毎またはＮＡＮＤチップ２ｃ毎の温度を計測することで、ＮＡＮＤパッケージ２毎またはＮＡＮＤチップ２ｃ毎に温度制御を行う点で第１の実施形態に係るメモリシステムと異なる。
【０１５８】
＜温度テーブル＞
例えば第６の実施形態で説明したように、ＮＡＮＤパッケージ２毎またはＮＡＮＤチップ２ｃ毎に温度センサ９を配置することで、ＮＡＮＤパッケージ２毎またはＮＡＮＤチップ２ｃ毎の温度情報を温度管理部５１ｄに記憶することができる。
【０１５９】
図３９は、ＮＡＮＤチップ毎の温度情報を保持するための温度テーブル（チップ毎）を示している。図３９に示すように、ＮＡＮＤチップ２ｃにはそれぞれ識別番号（チップＮｏとも称す）が割り当てられている。この場合、温度センサ９は、図３７に示すように、ＮＡＮＤチップ２ｃ毎に配置されている。
【０１６０】
図４０は、ＮＡＮＤパッケージ毎の温度情報を保持するための温度テーブル（パッケージ毎）を示している。図４０に示すように、ＮＡＮＤパッケージ２にはそれぞれ識別番号（パッケージＮｏとも称す）が割り当てられている。この場合、温度センサ９は、図３５、３６に示すように、ＮＡＮＤパッケージ２毎に配置されている必要がある。
【０１６１】
＜温度テーブルの適用＞
次に、例えばＮＡＮＤチップ毎に、第１の実施形態に係るメモリシステムのＮＡＮＤチップへの書込み動作１０００に上述した温度テーブルを適用する場合について簡単に説明する。
【０１６２】
ＮＡＮＤチップ２ｃへの書込みコマンド（所定のコマンド）がＣＰＵ５１に入力されると、温度制御部５１ｅは、各温度センサ９に、ＮＡＮＤチップ２ｃ毎の温度を測定させる。そして、各温度センサ９は、測定結果（温度情報）を温度管理部５１ｄに供給する。そして、温度情報はＮＡＮＤチップ２ｃの識別子と関連付けられて、温度管理部５１ｄの温度テーブル（チップ毎）に保持される。また、各温度センサ９は、温度を定期的に測定して、温度管理部５１ｄに供給しても良い（図２０のステップＳ１００１参照）。
【０１６３】
次に、温度制御部５１ｅは、温度管理部５１ｄの温度テーブルを確認し、所定の温度閾値Ｔｔｈよりも高いＮＡＮＤチップ２ｃがあるか否かを判定する（図２０のステップＳ１００２参照）。
【０１６４】
ステップＳ１００２において、温度制御部５１ｅによって、所定の温度閾値Ｔｔｈよりも低いＮＡＮＤチップ２ｃがないと判断された場合、所定のＮＡＮＤチップ２ｃの温度を下げるための温度制御コマンドが発行される。この温度の下げ方としては、ペルチェ素子８を用いても良いし、空冷（つまり放置）でも良い（図２０のステップＳ１００３参照）。尚、冷却されるＮＡＮＤチップ２ｃの数は適宜選択可能であるとする。例えば、複数のＮＡＮＤチップ２ｃの中で、最も温度の低いＮＡＮＤチップ２ｃのみを冷却することも可能である。
【０１６５】
ステップＳ１００２において、所定の温度閾値Ｔｔｈ１よりも高いＮＡＮＤチップ２ｃがある場合、例えばその中で最も好ましい温度（適宜設定可能な温度）に近いＮＡＮＤチップ２ｃに書込み動作を行う（図２０のステップＳ１００４参照）。例えば、温度閾値Ｔｔｈ１が５０℃、好ましい温度が８０℃で設定されている場合、５０℃以上かつ８０℃に近いチップＮｏ１の半導体チップ２ｃに書込み動作が行われる。
【０１６６】
尚、書込み動作以外の消去動作のようなＮＡＮＤメモリ２に動作電流を流す場合、つまり、トンネル絶縁膜に電子を通過させる場合であれば、上述したように動作する。
【０１６７】
次に、ＮＡＮＤチップ２ｃ毎に、第１の実施形態に係るメモリシステムのＮＡＮＤメモリへの書込み動作若しくは消去動作が行われない場合の動作１１００に上述した温度テーブルを適用する場合について簡単に説明する。
【０１６８】
例えば所定の時間ＮＡＮＤチップ２ｃへの書込みコマンドがＣＰＵに入力されないと、温度制御部５１ｅは、温度制御部５１ｅは、各温度センサ９に、ＮＡＮＤチップ２ｃ毎の温度を測定させる。そして、各温度センサ９は、測定結果（温度情報）をＮＡＮＤチップ２ｃの識別子と関連付けられて、温度管理部５１ｄの温度テーブル（チップ毎）に保持される（図２１のステップＳ１１０１参照）。
【０１６９】
次に、温度制御部５１ｅは、温度管理部５１ｄの温度テーブルを確認し、所定の温度閾値Ｔｔｈよりも低いＮＡＮＤチップ２ｃがあるか否かを判定する（図２１のステップＳ１１０２参照）。
【０１７０】
ステップＳ１１０２において、温度制御部５１ｅによって、所定の温度閾値Ｔｔｈよりも低いＮＡＮＤチップ２ｃがあると判断された場合、該ＮＡＮＤチップ２ｃの温度を上げるための温度制御コマンドが発行される。この温度の上げ方としては、ペルチェ素子８を用いても良いし、Ｗを用いても良いし、ＮＡＮＤチップ２ｃへのダミーデータインによる発熱方法を用いても良い（図２１のステップＳ１１０３参照）。
【０１７１】
尚、ここでは詳細に説明しないが、第２の実施形態で説明した動作１２００、１３００にも同様に温度テーブルを適用することが可能である。
【０１７２】
また、ＮＡＮＤパッケージ毎に温度制御を行う場合については、上述したＮＡＮＤチップ毎に温度制御を行う場合と同様の方法で行うことが可能である。
【０１７３】
＜第７の実施形態に係るメモリシステムの作用効果＞
上述した実施形態によれば、ＮＡＮＤメモリ２毎、またはＮＡＮＤチップ２ｃ毎の温度情報を用いることで、より詳細にＮＡＮＤメモリ２毎、またはＮＡＮＤチップ２ｃ毎の温度制御を行うことができる。
【０１７４】
尚、ＮＡＮＤチップ２ｃ毎に温度制御を行うためには、第４、５の実施形態で説明したように、チップ毎に温度制御を行える発熱方法がより望ましい。
【０１７５】
（第８の実施形態）
次に、第８の実施形態に係るメモリシステムについて、上述したＳＳＤを例に用いて説明する。第８の実施形態に係るメモリシステムは、ペルチェ素子８のゼーベック効果を用いて、回生エネルギーとしてＳＳＤ１のシステムに利用する点で第１の実施形態に係るメモリシステムと異なる。ゼーベック効果とは、周知の物理現象で、熱に差があるもので半導体素子を挟むと、半導体素子が電気を発生させる現象を指す。
【０１７６】
図４１は、外部電源１０と、ペルチェ素子８ｃと、ペルチェ素子８ｄとの接続関係を示しており、ＳＳＤ１内には、両者を接続するスイッチ１０ｃ、１０ｄ、１０ｆ、１０ｇ、１０ｉ、１０ｋ、１０ｌ、１０ｎ、１０ｐ、１０ｑ、及び整流素子１０ｅ、１０ｈ、１０ｊ、１０ｍが設けられている。そして、スイッチ１０ｃ、１０ｄ、１０ｆ、１０ｇ、１０ｉ、１０ｋ、１０ｌ、１０ｎ、１０ｐ、及び１０ｑは、例えば温度制御部５１ｅの命令に従って動作する。
【０１７７】
図４１は、少なくとも隣接する二つのペルチェ素子８ｃ、８ｄを互いに電気的に接続する場合の回路の一例である。尚ペルチェ素子８ｃ、８ｄは、セラミック基板８１ａ側がＮＡＮＤメモリ２上面に近接するように配置されている。
【０１７８】
ペルチェ素子８ｃのリード線８４ａは、スイッチ１０ｃに接続されている。そしてスイッチ１０ｃは、ノードＮ５またはノードＮ６との接続を切り替える。ノードＮ５には、整流素子１０ｅ、スイッチ１０ｆ、及びスイッチ１０ｇが接続されている。また、ノードＮ６は接地電位が供給されている。ペルチェ素子８ｃのリード線８４ｂは、スイッチ１０ｉに接続されている。そしてスイッチ１０ｉは、ノードＮ７またはノードＮ８との接続を切り替える。ノードＮ７には、整流素子１０ｊ、スイッチ１０ｋ、及びスイッチ１０ｌが接続されている。また、ノードＮ８は接地電位が供給されている。
【０１７９】
ペルチェ素子８ｄのリード線８４ａは、スイッチ１０ｎに接続されている。そしてスイッチ１０ｎは、ノードＮ９またはノードＮ１０との接続を切り替える。ノードＮ９には、スイッチ１０ｆ、整流素子１０ｈ、及びスイッチ１０ｇが接続されている。また、ノードＮ１０は接地電位が供給されている。ペルチェ素子８ｄのリード線８４ｂは、スイッチ１０ｐに接続されている。そしてスイッチ１０ｐは、ノードＮ１１またはノードＮ１２との接続を切り替える。ノードＮ１１には、スイッチ１０ｋ、整流素子１０ｍ、及びスイッチ１０ｌが接続されている。また、ノードＮ１２は接地電位が供給されている。
【０１８０】
また、外部電源１０の一端にはノードＮ５及びノードＮ９との接続を切り替えるスイッチ１０ｄが接続され、他端にはノードＮ７及びノードＮ１１との接続を切り替えるスイッチ１０ｑが接続されている。
【０１８１】
次に、図４２を用いて、ペルチェ素子８ｄに蓄積された熱（セラミック基板８１ａ及び８１ｂの温度差）を電流としてペルチェ素子８ｃに再利用する方法を説明する。また、ペルチェ素子８ｄには、例えばリード線８４ａから電流が流されて、セラミック基板８１ａは吸熱状態であり、セラミック基板８１ｂは放熱状態であるものとする。
【０１８２】
図４２に示すように、スイッチ１０ｃをノードＮ５に接続し、スイッチ１０ｄをノードＮ５に接続し、更にスイッチ１０ｉをノードＮ８に接続する場合、外部電源１０から、ノードＮ５、リード線８４ａを介してペルチェ素子８ｃへと電流が流れる（図中矢印Ｉ５参照）。また、スイッチ１０ｎをノードＮ９に接続し、スイッチ１０ｆをオンし、更にスイッチ１０ｐをノードＮ１２に接続する場合、ペルチェ素子８ｄのセラミック基板８１ａ、８１ｂの温度差に基づいて、ペルチェ素子８ｄのリード線８４ａから、ノードＮ９、整流素子１０ｅ、ノードＮ５、ペルチェ素子８ｃのリード線８４ａを介してペルチェ素子８ｃへと電流が流れる（図中矢印Ｉ６参照）。このように、ペルチェ素子８ｄのセラミック基板８１ａ、８１ｂの温度差を利用することで、電流をペルチェ素子８ｃに供給することができる。
【０１８３】
また、図４３を用いて、ペルチェ素子８ｃに蓄積された熱を電流としてペルチェ素子８ｄに再利用する方法を説明する。また、ペルチェ素子８ｃには、例えばリード線８４ａから電流が流されて、セラミック基板８１ａは吸熱状態であり、セラミック基板８１ｂは放熱状態であるものとする。
【０１８４】
図４３に示すように、スイッチ１０ｎをノードＮ９に接続し、スイッチ１０ｄをノードＮ９に接続し、更にスイッチ１０ｐをノードＮ１２に接続する場合、外部電源１０から、ノードＮ９、リード線８４ａを介してペルチェ素子８ｄへと電流が流れる（図中矢印Ｉ７参照）。スイッチ１０ｃをノードＮ５に接続し、スイッチ１０ｇをオンし、更にスイッチ１０ｉをノードＮ８に接続する場合、ペルチェ素子８ｃのセラミック基板８１ａ、８１ｂの温度差に基づいて、ペルチェ素子８ｃのリード線８４ａから、ノードＮ５、整流素子１０ｈ、ノードＮ９、ペルチェ素子８ｄのリード線８４ａを介してペルチェ素子８ｄへと電流が流れる（図中矢印Ｉ８参照）。このように、ペルチェ素子８ｃのセラミック基板８１ａ、８１ｂの温度差を利用することで、電流をペルチェ素子８ｄに供給することができる。
【０１８５】
また、図４４を用いて、ペルチェ素子８ｄに蓄積された熱を電流としてペルチェ素子８ｃに再利用する方法を説明する。また、ペルチェ素子８ｃには、例えばリード線８４ｂから電流が流されて、セラミック基板８１ａは放熱状態であり、セラミック基板８１ｂは吸熱状態であるものとする。
【０１８６】
図４４に示すように、スイッチ１０ｉをノードＮ７に接続し、スイッチ１０ｑをノードＮ７に接続し、更にスイッチ１０ｃをノードＮ６に接続する場合、外部電源１０から、ノードＮ７、リード線８４ｂを介してペルチェ素子８ｃへと電流が流れる（図中矢印Ｉ９参照）。スイッチ１０ｐをノードＮ１１に接続し、スイッチ１０ｋをオンし、更にスイッチ１０ｎをノードＮ１０に接続する場合、ペルチェ素子８ｄのセラミック基板８１ａ、８１ｂの温度差に基づいて、ペルチェ素子８ｄのリード線８４ｂから、ノードＮ１１、整流素子１０ｊ、ノードＮ７、ペルチェ素子８ｃのリード線８４ｂを介してペルチェ素子８ｃへと電流が流れる（図中矢印Ｉ１０参照）。
【０１８７】
また、図４５を用いて、ペルチェ素子８ｃに蓄積された熱を電流としてペルチェ素子８ｄに再利用する方法を説明する。また、ペルチェ素子８ｄには、例えばリード線８４ｂから電流が流されて、セラミック基板８１ａは放熱状態であり、セラミック基板８１ｂは吸熱状態であるものとする。
【０１８８】
図４５に示すように、スイッチ１０ｐをノードＮ１１に接続し、スイッチ１０ｑをノードＮ１１に接続し、更にスイッチ１０ｎをノードＮ１０に接続する場合、外部電源１０から、ノードＮ１１、リード線８４ｂを介してペルチェ素子８ｄへと電流が流れる（図中矢印Ｉ１１参照）。スイッチ１０ｉをノードＮ７に接続し、スイッチ１０ｌをオンし、更にスイッチ１０ｃをノードＮ６に接続する場合、ペルチェ素子８ｃのセラミック基板８１ａ、８１ｂの温度差に基づいて、ペルチェ素子８ｃのリード線８４ｂから、ノードＮ７、整流素子１０ｍ、ノードＮ１１、ペルチェ素子８ｄのリード線８４ｂを介してペルチェ素子８ｄへと電流が流れる（図中矢印Ｉ１２参照）。
【０１８９】
尚、図４６は、隣接する二つのペルチェ素子を互いに電気的に接続する場合の回路の他の例であり、図４６に示すように、ペルチェ素子８が基板１ａの裏に配置されている場合でも、本実施形態は実施可能である。
【０１９０】
＜第８の実施形態に係るメモリシステムの作用効果＞
上述した実施形態によれば、ペルチェ素子８ｃの第１のリード線８４ａに電源を供給する場合、または他のペルチェ素子８ｄの第１のリード線８４ａに電源を供給する場合は、ペルチェ素子８ｃの第１のリード線８４ａに、他のペルチェ素子８ｄの第１のリード線８４ａを電気的に接続し、ペルチェ素子８ｃの第２のリード線８４ｂに電源を供給する場合、または他のペルチェ素子８ｄの第２のリード線８４ｂに電源を供給する場合は、ペルチェ素子８ｃの第２のリード線８４ｂに、他のペルチェ素子８ｄの第２のリード線８４ｂを電気的接続している。
【０１９１】
このように、二つ以上のペルチェ素子８のリード線を適宜接続することにより、一方のペルチェ素子８の放熱及び吸熱による温度差によって生成される電力を、もう一方のペルチェ素子８への電源として利用することで、例えば外部電源１０が供給するべき電力を抑制することが可能となる。これにより、メモリシステム１の低電力化を図ることが可能となる。
【０１９２】
＜変形例等＞
尚、第４の実施形態で説明した発熱素子は、第１〜３の実施形態の発熱素子として適用可能である。しかし、第４の実施形態で説明した発熱素子自体は吸熱することはできないので、ＮＡＮＤメモリ２の冷却が必要な場合は、空冷による冷却方法を用いる。
【０１９３】
更に、第５の実施形態で説明したＮＡＮＤチップ２ｃの周辺回路を発熱素子として機能させる方法は、第１〜第３の実施形態においても適用可能である。
【０１９４】
また、第６の実施形態で説明した温度センサは、第１〜第５の実施形態において適用可能である。
【０１９５】
また、第７の実施形態で説明したような、ＮＡＮＤチップ毎、またはＮＡＮＤパッケージ毎に温度制御を行う方法は、第３〜第５の実施形態においても適用可能である。
【０１９６】
更に、第８の実施形態で説明したようなペルチェ素子間において、ペルチェ素子の熱を電気として再利用する方法は、第１〜３、６、及び７の実施形態においても適用可能である。
【０１９７】
また、ペルチェ素子の熱を電力として再利用する場合（第８の実施形態参照）、メモリシステム内の他の電源として利用しても良い。
【０１９８】
上述した各実施形態において、メモリシステムの一例として、ＳＳＤを用いて説明したが、ＳＳＤに限る話ではなく、不揮発性メモリ、及び前記不揮発性メモリを制御する制御部を有するメモリシステムであれば、本実施形態を適用することが可能である。
【０１９９】
ＮＡＮＤメモリ２は、プリント基板２ｂ、チップ２ｃ、及びワイヤ２ｄを樹脂製のパッケージ２ａにより封止するパッケージ方法を用いているが、このパッケージ方法に限定されない。
【０２００】
また、上述した各実施形態において、発熱素子（ペルチェ素子を含む）による温度制御に関しては、温度制御が行われる時間や、温度は適宜変更可能しても良い。
【０２０１】
また、メモリセルトランジスタＭＴの電荷蓄積層には、導電材料を用いても良いし、電荷トラップ型の絶縁膜を用いても良い。
【０２０２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０２０３】
１…ＳＳＤ、      １ａ…基板、        ２…ＮＡＮＤフラッシュメモリパッケージ、
２ａ…パッケージ、        ２ｂ…プリント基板、      ２ｃ…チップ、
２ｄ…ワイヤ、      ２ｅ…ワイヤ、      ２ｆ…開口部、
３…第２のバス、      ４…ＤＲＡＭ、      ５…ドライブ制御回路、
６…電源回路、      ７…ＡＴＡインターフェース、      ８…発熱素子、
９…温度センサ、      １０…外部電源、      １１…ホスト装置
２０…メモリセルアレイ、      ２１…ロウデコーダ、      ２２…カラムゲート、
２３…アドレスレジスタ、      ２４…データ入出力バッファ、    
２５…コマンドＩ／Ｆ、      ２６…ステートマシン、      ５０…第１のバス
５１…ＣＰＵ、      ５１ａ…データ管理部、      ５１ｂ…ＡＴＡコマンド処理部、
５１ｃ…セキュリティ管理部、      ５１ｄ…温度管理部、    ５１ｅ…温度制御部、
５１ｆ…ブートローダ、      ５１ｇ…初期化管理部、      ５２…ＲＯＭ
５３…ＤＲＡＭコントローラ、      ５４…ＮＡＮＤコントローラ
５５…ＳＲＡＭ、      ５６…クロックコントローラ、      ８０…発熱素子、
８１ａ．８１ｂ…セラミック基板、  ８２ａ…ｐ型熱電半導体、
８２ｂ…ｎ型熱電半導体、      ８３ａ、８３ｂ、８３ｃ、８３ｄ…銅電極、
８４ａ、８４ｂ…リード線、      ２００〜２０２…半導体基板、
２０１ａ…絶縁層、      ２０４…トンネル絶縁膜、      ２０５…電荷蓄積膜、
２０６…絶縁膜、      ２０６…ゲート絶縁膜、      ２０７…電極膜、
２０８…層間絶縁膜、      ２０９…素子分離絶縁膜、    
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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