(57)【要約】【課題】スタンダードセル回路のレイアウト面積を削減する。【解決手段】配線導体Ｌａは電源電圧ＶＤＤａを出力する電源に接続される。レギュレータ６ａは、配線導体Ｌａからの電源電圧ＶＤＤａを電源電圧ＶＤＤａより低い電源電圧ＶＤＤｂに変換し、配線導体Ｌｂを介してレベルシフタ２−１〜２−３，３，及びスタンダードセル４に出力する。レベルシフタ２−１は、入力されるデータの電圧レベルを電源電圧ＶＤＤａの電圧レベルから電源電圧ＶＤＤｂの電圧レベルに電圧シフトしてスタンダードセル４に出力する。レベルシフタ３は、スタンダードセル４からの出力信号の電圧レベルを電源電圧ＶＤＤｂの電圧レベルから電源電圧ＶＤＤａの電圧レベルに電圧シフトし、出力端子Ｔｑを介して出力する。【選択図】図１
2013030622.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
出力端子と、
所定の第１の電源電圧を出力する電源に接続された第１の配線導体と、
上記第１の電源電圧より低い所定の第２の電源電圧で動作するスタンダードセルと、
上記第２の電源電圧を上記スタンダードセルに供給する第２の配線導体とを備えたスタンダードセル回路であって、
（ａ）上記入力端子と上記スタンダードセルとの間に接続され、上記入力端子を介して入力された入力信号の電圧レベルを上記第１の電源電圧の電圧レベルから上記第２の電源電圧の電圧レベルに電圧シフトし、当該電圧シフト後の入力信号を上記スタンダードセルに出力する第１のレベルシフタと、
（ｂ）上記スタンダードセルと上記出力端子との間に接続され、上記スタンダードセルからの出力信号の電圧レベルを上記第２の電源電圧の電圧レベルから上記第１の電源電圧の電圧レベルに電圧シフトし、当該電圧シフト後の出力信号を、上記出力端子を介して出力する第２のレベルシフタと、
（ｃ）上記第１の配線導体と上記第２の配線導体とに接続され、上記第１の配線導体からの上記第１の電源電圧を上記第２の電源電圧に変換し、当該変換後の第２の電源電圧を上記第２の配線導体に出力するレギュレータとのうちの少なくとも１つをさらに備えたことを特徴とするスタンダードセル回路。
【請求項２】
上記第１のレベルシフタと、
上記第２のレベルシフタと、
上記レギュレータとを備えたことを特徴とする請求項１記載のスタンダードセル回路。
【請求項３】
上記第１のレベルシフタと、
上記レギュレータとを備えたことを特徴とする請求項１記載のスタンダードセル回路。
【請求項４】
上記第２のレベルシフタを備えたことを特徴とする請求項１記載のスタンダードセル回路。
【請求項５】
上記第１のレベルシフタを備えたことを特徴とする請求項１記載のスタンダードセル回路。
【請求項６】
上記レギュレータを備えたことを特徴とする請求項１記載のスタンダードセル回路。
【請求項７】
上記レギュレータと、
上記第２のレベルシフタとを備えたことを特徴とする請求項１記載のスタンダードセル回路。
【請求項８】
請求項２記載のスタンダードセル回路である第１のスタンダードセル回路と、
請求項２記載のスタンダードセル回路である第２のスタンダードセル回路と、
請求項２記載のスタンダードセル回路である第３のスタンダードセル回路とを備えた半導体集積回路であって、
上記第２のスタンダードセル回路の第１の配線導体は、上記第１のスタンダードセル回路の第１の配線導体の一端に電気的に接続された一端と、上記第３のスタンダードセル回路の第１の配線導体の一端に電気的に接続された他端とを有し、
上記第１のスタンダードセル回路の出力端子は上記第２のスタンダードセル回路の入力端子に電気的に接続され、
上記第２のスタンダードセル回路の出力端子は上記第３のスタンダードセル回路の入力端子に電気的に接続されたことを特徴とする半導体集積回路。
【請求項９】
請求項３記載のスタンダードセル回路である第１のスタンダードセル回路と、
入力端子と、出力端子と、上記第１の配線導体と、上記第２の配線導体と、上記スタンダードセルとを備えた第２のスタンダードセル回路と、
請求項４記載のスタンダードセル回路である第３のスタンダードセル回路とを備えた半導体集積回路であって、
上記第２のスタンダードセル回路の第１の配線導体は、上記第１のスタンダードセル回路の第１の配線導体の一端に電気的に接続された一端と、上記第３のスタンダードセル回路の第１の配線導体の一端に電気的に接続された他端とを有し、
上記第２のスタンダードセル回路の第２の配線導体は、上記第１のスタンダードセル回路の第２の配線導体の一端に電気的に接続された一端と、上記第３のスタンダードセル回路の第２の配線導体の一端に電気的に接続された他端とを有し、
上記第１のスタンダードセル回路の出力端子は上記第２のスタンダードセル回路の入力端子に電気的に接続され、
上記第２のスタンダードセル回路の出力端子は上記第３のスタンダードセル回路の入力端子に電気的に接続されたことを特徴とする半導体集積回路。
【請求項１０】
請求項２記載のスタンダードセル回路である第１のスタンダードセル回路と、
入力端子と、出力端子と、上記第１の配線導体と、当該入力端子と当該出力端子と当該第１の配線導体とに接続されかつ上記第１の電源電圧で動作する別のスタンダードセルとを備えた第２のスタンダードセル回路と、
請求項２記載のスタンダードセル回路である第３のスタンダードセル回路とを備えた半導体集積回路であって、
上記第２のスタンダードセル回路の第１の配線導体は、上記第１のスタンダードセル回路の第１の配線導体の一端に接続された一端と、上記第３のスタンダードセル回路の第１の配線導体の一端に接続された他端とを有し、
上記第１のスタンダードセル回路の出力端子は上記第２のスタンダードセル回路の入力端子に電気的に接続され、
上記第２のスタンダードセル回路の出力端子は上記第３のスタンダードセル回路の入力端子に電気的に接続されたことを特徴とする半導体集積回路。
【請求項１１】
請求項８乃至１０のうちのいずれか１つに記載の半導体集積回路を備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセル回路と、当該スタンダードセル回路を用いた半導体集積回路と、当該半導体集積回路を備えた半導体集積回路装置とに関する。
【背景技術】
【０００２】
近年、ディジタル回路の高速化及び高機能化に伴い、半導体集積回路装置の高速化及び高集積化が進んできている。回路の大規模化に伴い、標準セルライブラリを使用したレイアウト設計が一般的に行われている。特許文献１及び２記載の標準セルライブラリに用いられる自動配置配線用スタンダードセルは、複数電源用スタンダードセルと単電源用スタンダードセルとを備えて構成される。ここで、複数電源用スタンダードセルは、第１の電源線のほかに、第１の電源線とは電気的に分離された第２の電源線を備えるとともに、Ｎウェルをスタンダードセルの全周境界から離して配置したことを特徴としている。また、単電源用スタンダードセルは、複数電源用スタンダードセルの第１の電源線に接続される電源線を備えて構成される。従って、列方向又は行方向でスタンダードセルどうしを隣接しても、スタンダードセル内のＮウェルを列方向又は行方向で隣接するセルのＮウェルから分離することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
図１６（ａ）は電源電圧が６Ｖであるときのレイアウトルールに従って形成された従来技術に係るＭＯＳ電界効果トランジスタの構成を示すブロック図であり、図１６（ｂ）は電源電圧が１．８Ｖであるときのレイアウトルールに従って形成された従来技術に係るＭＯＳ電界効果トランジスタの構成を示すブロック図である。図１６（ａ）及び図１６（ｂ）に示すように、ポリシリコンにてなるゲート電極Ａｇは、Ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタという。）に対応するＰチャネル領域Ａｐ及びＮチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタという。）に対応するＮチャネル領域Ａｎの上に形成される。ここで、ゲート電極Ａｇの耐圧を考慮すると、ゲート電極Ａｇの幅Ｗｇは、電源電圧が高くなるほど広く設定する必要がある。このため、一般に、電源電圧が高いほど回路のレイアウト面積は大きくなる。
【０００４】
特許文献１及び２記載の自動配置配線用スタンダードセルによれば、第１の電源線及び第２の電源線を用いて供給される電源電圧のうち、高い電源電圧で動作する回路の面積が大きくなると、自動配置配線用スタンダードセル全体の面積を小さくできないという課題があった。
【０００５】
本発明の目的は以上の問題点を解決し、従来技術に比較して小さいレイアウト面積を有するスタンダードセル回路と、当該スタンダードセル回路を用いた半導体集積回路と、当該回路を備えた半導体集積回路装置とを提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るスタンダードセル回路は、入力端子と、出力端子と、所定の第１の電源電圧を出力する電源に接続された第１の配線導体と、上記第１の電源電圧より低い所定の第２の電源電圧で動作するスタンダードセルと、上記第２の電源電圧を上記スタンダードセルに供給する第２の配線導体とを備える。ここで、本発明に係るスタンダードセル回路は、（ａ）上記入力端子と上記スタンダードセルとの間に接続され、上記入力端子を介して入力された入力信号の電圧レベルを上記第１の電源電圧の電圧レベルから上記第２の電源電圧の電圧レベルに電圧シフトし、当該電圧シフト後の入力信号を上記スタンダードセルに出力する第１のレベルシフタと、（ｂ）上記スタンダードセルと上記出力端子との間に接続され、上記スタンダードセルからの出力信号の電圧レベルを上記第２の電源電圧の電圧レベルから上記第１の電源電圧の電圧レベルに電圧シフトし、当該電圧シフト後の出力信号を、上記出力端子を介して出力する第２のレベルシフタと、（ｃ）上記第１の配線導体と上記第２の配線導体とに接続され、上記第１の配線導体からの上記第１の電源電圧を上記第２の電源電圧に変換し、当該変換後の第２の電源電圧を上記第２の配線導体に出力するレギュレータとのうちの少なくとも１つをさらに備えたことを特徴としている。
【発明の効果】
【０００７】
本発明に係るスタンダードセル回路、半導体集積回路及び半導体集積回路装置によれば、スタンダードセル回路内に、第１の電源電圧より低い第２の電源電圧で動作するスタンダードセルを設けたので、従来技術に比較してレイアウト面積を削減できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係るスタンダードセル回路１の構成を示す回路図である。
【図２】図１のレベルシフタ２−１，２−２，２−３の構成を示す回路図である。
【図３】図１のレベルシフタ３の構成を示す回路図である。
【図４】図１のレギュレータ６ａの構成を示す回路図である。
【図５】図１のスタンダードセル回路１のレイアウトを示す平面図である。
【図６】本発明の第１の実施形態の変形例に係るレギュレータ６ｂの構成を示す回路図である。
【図７】本発明の第２の実施形態に係るスタンダードセル回路１Ａのレイアウトを示す平面図である。
【図８】本発明の第３の実施形態に係るスタンダードセル回路１Ｂのレイアウトを示す平面図である。
【図９】本発明の第４の実施形態に係るスタンダードセル回路１Ｃのレイアウトを示す平面図である。
【図１０】本発明の第５の実施形態に係るスタンダードセル回路１Ｄのレイアウトを示す平面図である。
【図１１】本発明の第６の実施形態に係るスタンダードセル回路１Ｅのレイアウトを示す平面図である。
【図１２】本発明の第７の実施形態に係るスタンダードセル回路１Ｆのレイアウトを示す平面図である。
【図１３】本発明の第８の実施形態に係る半導体集積回路１００のレイアウトを示す平面図である。
【図１４】本発明の第９の実施形態に係る半導体集積回路１００Ａのレイアウトを示す平面図である。
【図１５】本発明の第１０の実施形態に係る半導体集積回路１００Ｂのレイアウトを示す平面図である。
【図１６】（ａ）は電源電圧が６Ｖであるときのレイアウトルールに従って形成された従来技術に係るＭＯＳ電界効果トランジスタの構成を示すブロック図であり、（ｂ）は電源電圧が１．８Ｖであるときのレイアウトルールに従って形成された従来技術に係るＭＯＳ電界効果トランジスタの構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１０】
第１の実施形態．
図１は、本発明の第１の実施形態に係るスタンダードセル回路１の構成を示す回路図である。また、図２は、図１のレベルシフタ２−１，２−２，２−３の構成を示す回路図であり、図３は、図１のレベルシフタ３の構成を示す回路図であり、図４は、図１のレギュレータ６ａの構成を示す回路図である。さらに、図５は、図１のスタンダードセル回路１のレイアウトを示す平面図である。
【００１１】
図１及び図５において、スタンダードセル回路１は、例えば、半導体集積回路の自動配置配線用のスタンダードセルライブラリを用いて回路設計する際に用いられる。図５に示すように、スタンダードセル回路１は多層の回路基板１０上に形成されている。複数のスタンダードセル回路１を、図５のＸ軸に沿って並置しかつ互いに隣接するように配置することにより、セル列を構成できる（例えば、図１３のスタンダードセル回路１−１，１−２，１−３参照。）。
【００１２】
図１において、スタンダードセル回路１は、６Ｖの電源電圧ＶＤＤａを出力する電源に接続され、Ｄ型フリップフロップとして動作する。スタンダードセル回路１は、データを入力する入力端子Ｔｄと、クロックを入力する入力端子Ｔｃｋと、リセット信号を入力する入力端子Ｔｒと、出力信号を出力する出力端子Ｔｑと、レベルシフタ２−１，２−２，２−３，３と、レギュレータ６ａと、１．８Ｖの電源電圧ＶＤＤｂでＤ型フリップフロップとして動作するスタンダードセル４と、配線導体Ｌａ，Ｌｂ，Ｌｇ，Ｌ１〜Ｌ１９を備えて構成される。ここで、スタンダードセル回路１に入力されるデータと、クロックと、リセット信号とは、それぞれ６Ｖの電圧レベルを有する。
【００１３】
図２に示すように、レベルシフタ２−１，２−２，２−３はそれぞれ、入力端子Ｔｉと、出力端子Ｔｏと、電源端子Ｔｐ１及びＴｐ２と、接地端子Ｔｖｓｓと、ｐＭＯＳトランジスタＭＰ１及びＭＰ２と、ｎＭＯＳトランジスタＭＮ１及びＭＮ２とを備えて構成される。ここで、ｐＭＯＳトランジスタＭＰ１は、入力端子Ｔｉに接続されたゲートと、電源端子Ｔｐ１に接続されたソースと、ドレインと、ｐＭＯＳトランジスタＭＰ１のソースに接続されたウェルとを有する。また、ｎＭＯＳトランジスタＭＮ１は、入力端子Ｔｉに接続されたゲートと、接地端子Ｔｖｓｓに接続されたソースと、ｐＭＯＳトランジスタＭＰ１のドレインに接続されたドレインと、ｎＭＯＳトランジスタＭＮ１のソースに接続されたウェルとを有する。さらに、ｐＭＯＳトランジスタＭＰ２は、ｐＭＯＳトランジスタＭＰ１及びｎＭＯＳトランジスタＭＮ１の各ゲートに接続されたゲートと、電源端子Ｔｐ２に接続されたソースと、出力端子Ｔｏに接続されたドレインと、ｐＭＯＳトランジスタＭＰ２のソースに接続されたウェルとを有する。またさらに、ｎＭＯＳトランジスタＭＮ２は、ｐＭＯＳトランジスタＭＰ１及びｎＭＯＳトランジスタＭＮ１の各ゲートに接続されたゲートと、接地端子Ｔｖｓｓに接続されたソースと、出力端子Ｔｏに接続されたドレインと、ｎＭＯＳトランジスタＭＮ１のソースに接続されたウェルとを有する。
【００１４】
また、図３に示すように、レベルシフタ３は、入力端子Ｔｉと、出力端子Ｔｏと、電源端子Ｔｐ１及びＴｐ２と、接地端子Ｔｖｓｓと、ｐＭＯＳトランジスタＭＰ３及びＭＰ４と、ｎＭＯＳトランジスタＭＮ３及びＭＮ４とを備えて構成される。ここで、ｐＭＯＳトランジスタＭＰ３は、入力端子Ｔｉに接続されたゲートと、電源端子Ｔｐ１に接続されたソースと、ドレインと、ｐＭＯＳトランジスタＭＰ３のソースに接続されたウェルとを有する。また、ｎＭＯＳトランジスタＭＮ３は、入力端子Ｔｉに接続されたゲートと、接地端子Ｔｖｓｓに接続されたソースと、ｐＭＯＳトランジスタＭＰ３のドレインに接続されたドレインと、ｎＭＯＳトランジスタＭＮ３のソースに接続されたウェルとを有する。さらに、ｐＭＯＳトランジスタＭＰ４は、ｐＭＯＳトランジスタＭＰ３及びｎＭＯＳトランジスタＭＮ３の各ゲートに接続されたゲートと、電源端子Ｔｐ２に接続されたソースと、出力端子Ｔｏに接続されたドレインと、ｐＭＯＳトランジスタＭＰ４のソースに接続されたウェルとを有する。またさらに、ｎＭＯＳトランジスタＭＮ４は、ｐＭＯＳトランジスタＭＰ３及びｎＭＯＳトランジスタＭＮ３の各ゲートに接続されたゲートと、接地端子Ｔｖｓｓに接続されたソースと、出力端子Ｔｏに接続されたドレインと、ｎＭＯＳトランジスタＭＮ３のソースに接続されたウェルとを有する。
【００１５】
さらに、図４に示すように、レギュレータ６ａは、電源端子Ｔｐ１及びＴｐ２と、接地端子Ｔｖｓｓと、ｐＭＯＳトランジスタＭＰ５と、ｎＭＯＳトランジスタＭＮ５とを備えて構成される。ここで、ｐＭＯＳトランジスタＭＰ５は接地端子Ｔｖｓｓに接続されたゲートと、電源端子Ｔｐ１に接続されたソースと、電源端子Ｔｐ２に接続されたドレインと、ｐＭＯＳトランジスタＭＰ５のソースに接続されたウェルとを有する。また、ｎＭＯＳトランジスタＭＮ５は、電源端子Ｔｐ１に接続されたゲートと、接地端子Ｔｖｓｓに接続されたソースと、電源端子Ｔｐ２に接続されたドレインと、ｎＭＯＳトランジスタＭＮ５のソースに接続されたウェルとを有する。
【００１６】
図１において、６Ｖの電源電圧ＶＤＤａを出力する電源は、配線導体ＬａとＬ４とを介してレベルシフタ２−１，２−１，２−３の各電源端子Ｔｐ１に接続され、電源配線ＬａとＬ５とを介してレギュレータ６ａの電源端子Ｔｐ１に接続され、配線導体ＬａとＬ６とを介してレベルシフタ３の電源端子Ｔｐ１に接続される。また、レベルシフタ２−１，２−１，２−３の各接地端子Ｔｖｓｓは配線導体Ｌ１２とＬｇとを介して接地され、レギュレータ６ａの接地端子Ｔｖｓｓは配線導体Ｌ１３とＬｇとを介して接地される。スタンダードセル４の接地端子ＶＳＳは配線導体Ｌ１４とＬｇとを介して接地され、レベルシフタ３の接地端子Ｔｖｓｓは配線導体Ｌ１８とＬｇとを介して接地される。
【００１７】
また、図１において、入力端子Ｔｄは配線導体Ｌ１を介してレベルシフタ２−１の入力端子Ｔｉに接続され、入力端子Ｔｃｋは配線導体Ｌ２を介してレベルシフタ２−２の入力端子Ｔｉに接続され、入力端子Ｔｒは配線導体Ｌ３を介してレベルシフタ２−３の入力端子Ｔｉに接続される。レベルシフタ２−１の出力端子Ｔｏは配線導体Ｌ９を介してスタンダードセル４のデータ端子Ｄに接続され、レベルシフタ２−２の出力端子Ｔｏは配線導体Ｌ１０を介してスタンダードセル４クロック端子に接続され、レベルシフタ２−３の出力端子Ｔｏは配線導体Ｌ１１を介してスタンダードセル４の反転リセット端子ＲＢに接続される。レギュレータ６ａの電源端子Ｔｐ２は、配線導体Ｌ１５とＬｂとＬ８とを介して、レベルシフタ２−１，２−２，２−３の各電源端子Ｔｐ２に接続される。さらに、レギュレータ６ａの電源端子Ｔｐ２は、配線導体Ｌ１５とＬｂとＬ１９とを介してスタンダードセル４の電源端子ＶＤＤに接続される。またさらに、レギュレータ６ａの電源端子Ｔｐ２は、配線導体Ｌ１５とＬｂとＬ１７とを介してレベルシフタ３の電源端子Ｔｐ２に接続される。
【００１８】
さらに、図１において、スタンダードセル４の出力端子Ｑは配線導体Ｌ１６を介してレベルシフタ３の入力端子Ｔｉに接続され、レベルシフタ３の出力端子Ｔｏは配線導体Ｌ７を介して出力端子Ｔｑに接続される。
【００１９】
図１において、６Ｖの電源電圧ＶＤＤａは、レベルシフタ２−１，２−２，２−３，３及びレギュレータ６ａの各電源端子Ｔｐ１に出力される。レギュレータ６ａは、入力された電源電圧ＶＤＤａを１．８Ｖの電源電圧ＶＤＤｂに変換し、配線導体Ｌｂを介して、レベルシフタ２−１，２−１，２−３，３の各電源端子Ｔｐ２と、スタンダードセル４の電源端子ＶＤＤとに出力する。レベルシフタ２−１は、入力端子Ｔｄを介して入力されるデータの電圧レベルを６Ｖから１．８Ｖに電圧シフトし、電圧シフト後のデータをスタンダードセル４のデータ端子Ｄに出力する。また、レベルシフタ２−２は、入力端子Ｔｃｋを介して入力されるクロックの電圧レベルを６Ｖから１．８Ｖに電圧シフトし、電圧シフト後のクロックをスタンダードセル４のクロック端子ＣＬに出力する。さらに、レベルシフタ２−３は、入力端子Ｔｒを介して入力されるリセット信号の電圧レベルを６Ｖから１．８Ｖに電圧シフトし、電圧シフト後のリセット信号をスタンダードセル４の反転リセット端子ＲＢに出力する。
【００２０】
また、図１において、スタンダードセル４は電源電圧ＶＤＤｂで動作し、１．８Ｖの電圧レベルを有する出力信号を発生してレベルシフタ３に出力する。レベルシフタ３は、スタンダードセル４からの出力信号の電圧レベルを１．８Ｖから６Ｖに電圧シフトし、電圧シフト後の出力信号を、出力端子Ｔｑを介して出力する。
【００２１】
次に、図５を参照して、スタンダードセル回路１のレイアウトを説明する。なお、図５及び以下の図７〜図１５において、レベルシフタ２−２及び２−３はレベルシフタ２−１と併せて設けられるが、その記載を省略した。図５において、配線導体Ｌｇは、Ｘ軸に平行な２つの辺のうちの一方の辺に沿って形成される。また、配線導体Ｌａは、Ｘ軸に平行な２つの辺のうちの他方の辺の近傍に、Ｘ軸に平行に形成される。また、配線導体Ｌｂは、Ｘ軸に平行に形成される。ここで、配線導体Ｌｂの両端部は、スタンダードセル回路１のＹ軸に平行な各辺に接していない。なお、配線導体Ｌ５と配線導体Ｌｂとは基板１０の別の層にそれぞれ形成されて電気的に絶縁されており、配線導体Ｌ９とＬ１３とは基板１０の別の層にそれぞれ形成されて電気的に絶縁されている。
【００２２】
図５において、レベルシフタ２−１と、レギュレータ６ａと、スタンダードセル４と、レベルシフタ３とは、配線導体Ｌｂと配線導体Ｌｇとの間に、Ｘ軸に沿って配列される。また、レベルシフタ２−１，２−２，２−３，３と、レギュレータ６ａとは、各ｐＭＯＳトランジスタＭＰ１〜ＭＰ５及び各ｎＭＯＳトランジスタＭＮ１〜ＭＮ５（図２〜図４参照。）の各ゲートが６Ｖの電圧レベルを有する信号により破壊されないように、６Ｖの電源電圧ＶＤＤａを用いるときのレイアウトルールに従って形成される。一方、スタンダードセル４は、電源電圧ＶＤＤａより低い電源電圧ＶＤＤｂを用いるときのレイアウトルールに従って形成される。従って、スタンダードセル４を構成する各ＭＯＳトランジスタのゲート電極の幅は、レベルシフタ２−１，２−２，２−３，３と、レギュレータ６ａを構成するｐＭＯＳトランジスタＭＰ１〜ＭＰ５及びｎＭＯＳトランジスタＭＮ１〜ＭＮ５の各ゲート電極の幅より狭い（図１６（ａ）及び図１６（ｂ）参照。）。このため、本実施形態に係るスタンダードセル回路１のレイアウト面積は、電源電圧ＶＤＤａでＤ型フリップフロップとして動作する従来技術に係るスタンダードセルのレイアウト面積よりも小さい。
【００２３】
以上説明したように、本実施形態に係るスタンダードセル回路１によれば、レベルシフタ２−１，２−１，２−３を備えたので、１．８Ｖの電圧レベルを有するデータとクロックとリセット信号とをレベルシフタ４に出力できる。このため、スタンダードセル４を構成する各トランジスタを１．８Ｖの電源電圧を用いるときのレイアウトルールに従って形成でき、従来技術に係るスタンダードセルよりもレイアウト面積を削減できる。また、レギュレータ６ａを備えたので、スタンダードセル４に電源電圧ＶＤＤｂを供給でき、従来技術に係るスタンダードセルよりもレイアウト面積を削減できる。さらに、１．８Ｖの電源電圧を用いるときのレイアウトルールに従って形成されたスタンダードセル４のゲート面積は、６Ｖの電源電圧を用いるときに比較して小さいので、従来技術に比較して消費電力を削減できる。
【００２４】
第１の実施形態の変形例．
図６は、本発明の第１の実施形態の変形例に係るレギュレータ６ｂの構成を示す回路図である。第１の実施形態及び以下の各実施形態において、レギュレータ６ａに代えて本変形例に係るレギュレータ６ｂを用いてもよい。図６において、レギュレータ６ｂは、電源端子Ｔｐ１及びＴｐ２と、接地端子Ｔｖｓｓと、抵抗Ｒ１及びＲ２とを備えて構成される。ここで、抵抗Ｒ１とＲ２とは電源端子Ｔｐ１と接地端子Ｔｖｓｓとの間に、電源端子Ｔｐ２に接続された接続端子を介して接続される。
【００２５】
第２の実施形態．
図７は、本発明の第２の実施形態に係るスタンダードセル回路１Ａのレイアウトを示す平面図である。本実施形態に係るスタンダードセル回路１Ａは、第１の実施形態に係るスタンダードセル回路１と比較してレベルシフタ３を備えていないことを特徴とし、その他の構成要素は、スタンダードセル回路１と同様であり、その説明を省略する。図７において、スタンダードセル４の出力端子Ｑは配線導体Ｌ２１を介して出力端子Ｔｑに接続されるので、出力端子Ｔｑから、１．８Ｖの電圧レベルを有する出力信号が出力される。本実施形態は、第１の実施形態と同様の作用効果を有する。
【００２６】
第３の実施形態．
図８は、本発明の第３の実施形態に係るスタンダードセル回路１Ｂのレイアウトを示す平面図である。本実施形態に係るスタンダードセル回路１Ｂは、第１の実施形態に係るスタンダードセル回路１と比較してレベルシフタ２−１，２−１，２−３及びレギュレータ６ａを備えていないことを特徴とし、その他の構成要素は、スタンダードセル回路１と同様であり、その説明を省略する。
【００２７】
図８において、入力端子Ｔｄは配線導体Ｌ２２を介してスタンダードセル４のデータ端子Ｄに接続される。スタンダードセル４のデータ端子Ｄには、入力端子Ｔｄ及び配線導体Ｌ２２を介して、１．８Ｖの電圧レベルを有するデータが入力される。また、スタンダードセル回路１Ｂの入力端子Ｔｄ側及び出力端子Ｔｑ側のうちの少なくとも一方に、他のスタンダードセル回路１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ又は１Ｇ（スタンダードセル回路１Ｃ，１Ｄ，１Ｅ，１Ｆ又は１Ｇについては詳細後述する。）が隣接するように並置される。スタンダードセル回路１Ｂの配線導体Ｌｂの一端及び他端のうちの少なくとも一方は、隣接するスタンダードセル回路１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ又は１Ｇの配線導体Ｌｂに電気的に接続される。本実施形態は、第１の実施形態と同様の作用効果を有する。
【００２８】
第４の実施形態．
図９は、本発明の第４の実施形態に係るスタンダードセル回路１Ｃのレイアウトを示す平面図である。本実施形態に係るスタンダードセル回路１Ｃは、第１の実施形態に係るスタンダードセル回路１と比較してレギュレータ６ａと、レベルシフタ３とを備えていないことを特徴とし、その他の構成要素は、スタンダードセル回路１と同様であり、その説明を省略する。
【００２９】
図９において、スタンダードセル４の出力端子Ｑは配線導体Ｌ２１を介して出力端子Ｔｑに接続されるので、出力端子Ｔｑから、１．８Ｖの電圧レベルを有する出力信号が出力される。また、図９において、スタンダードセル回路１Ｃの入力端子Ｔｄ側及び出力端子Ｔｑ側のうちの少なくとも一方に、他のスタンダードセル回路１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ又は１Ｇ（スタンダードセル回路１Ｄ，１Ｅ，１Ｆ及び１Ｇについては後述する。）が隣接するように並置される。スタンダードセル回路１Ｂの配線導体Ｌｂの一端及び他端のうちの少なくとも一方は、隣接するスタンダードセル回路１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ又は１Ｇの配線導体Ｌｂに電気的に接続される。本実施形態は、第１の実施形態と同様の作用効果を有する。
【００３０】
第５の実施形態．
図１０は、本発明の第５の実施形態に係るスタンダードセル回路１Ｄのレイアウトを示す平面図である。本実施形態に係るスタンダードセル回路１Ｄは、第１の実施形態に係るスタンダードセル回路１と比較してレベルシフタ２−１，２−１，２−３と、レベルシフタ３とを備えていないことを特徴とし、その他の構成要素は、スタンダードセル回路１と同様であり、その説明を省略する。
【００３１】
図１０において、入力端子Ｔｄは配線導体Ｌ２２を介してスタンダードセル４のデータ端子Ｄに接続される。スタンダードセル４のデータ端子Ｄには、入力端子Ｔｄ及び配線導体Ｌ２２を介して、１．８Ｖの電圧レベルを有するデータが入力される。また、スタンダードセル４の出力端子Ｑは配線導体Ｌ２１を介して出力端子Ｔｑに接続されるので、出力端子Ｔｑから、１．８Ｖの電圧レベルを有する出力信号が出力される。本実施形態は、第１の実施形態と同様の作用効果を有する。
【００３２】
第６の実施形態．
図１１は、本発明の第６の実施形態に係るスタンダードセル回路１Ｅのレイアウトを示す平面図である。本実施形態に係るスタンダードセル回路１Ｅは、第１の実施形態に係るスタンダードセル回路１と比較してレベルシフタ２−１，２−１，２−３を備えていないことを特徴とし、その他の構成要素は、スタンダードセル回路１と同様であり、その説明を省略する。図１１において、入力端子Ｔｄは配線導体Ｌ２２を介してスタンダードセル４のデータ端子Ｄに接続される。スタンダードセル４のデータ端子Ｄには、入力端子Ｔｄ及び配線導体Ｌ２２を介して、１．８Ｖの電圧レベルを有するデータが入力される。本実施形態は、第１の実施形態と同様の作用効果を有する。
【００３３】
第７の実施形態．
図１２は、本発明の第７の実施形態に係るスタンダードセル回路１Ｆのレイアウトを示す平面図である。本実施形態に係るスタンダードセル回路１Ｆは、第１の実施形態に係るスタンダードセル回路１と比較してレギュレータ６ａを備えていないことを特徴とし、その他の構成要素は、スタンダードセル回路１と同様であり、その説明を省略する。
【００３４】
図１２において、スタンダードセル回路１Ｆの入力端子Ｔｄ側及び出力端子Ｔｑ側のうちの少なくとも一方に、他のスタンダードセル回路１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ又は１Ｇが隣接するように並置される。スタンダードセル回路１Ｂの配線導体Ｌｂの一端及び他端のうちの少なくとも一方は、隣接するスタンダードセル回路１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ又は１Ｇの配線導体Ｌｂに電気的に接続される。本実施形態は、第１の実施形態と同様の作用効果を有する。
【００３５】
第８の実施形態．
図１３は、本発明の第８の実施形態に係る半導体集積回路１００のレイアウトを示す平面図である。図１３において、半導体集積回路１００は第１の実施形態に係るスタンダードセル回路１と同様にそれぞれ構成され、かつ互いに隣接するように並置された３個のスタンダードセル回路１−１，１−２，１−３を備えたことを特徴としている。スタンダードセル回路１−１の配線導体Ｌａの一端とスタンダードセル回路１−２の配線導体Ｌａの一端とは互いに電気的に接続されるように接触し、スタンダードセル回路１−２の配線導体Ｌａの他端とスタンダードセル回路１−３の配線導体Ｌａの一端とは互いに電気的に接続されるように接触している。また、スタンダードセル回路１−１の配線導体Ｌｇの一端とスタンダードセル回路１−２の配線導体Ｌｇの一端とは互いに電気的に接続されるように接触し、スタンダードセル回路１−２の配線導体Ｌｇの他端とスタンダードセル回路１−３の配線導体Ｌｇの一端とは互いに電気的に接続されるように接触している。
【００３６】
また、図１３において、スタンダードセル回路１−１の出力端子Ｔｑとスタンダードセル回路１−２の入力端子Ｔｄとは電気的に接続されるように接触しており、スタンダードセル回路１−２の出力端子Ｔｑとスタンダードセル回路１−３の入力端子Ｔｄとは電気的に接続されるように接触している。
【００３７】
第１の実施形態において詳述したように、スタンダードセル回路１−１，１−２，１−３のレイアウト面積及び消費電力は、従来技術に係るスタンダードセルのレイアウト面積及び消費電力よりも小さい。このため、半導体集積回路１００によれば、従来技術に係る３個のスタンダードセルを用いる場合に比較して、レイアウト面積及び消費電力を削減できる。
【００３８】
第９の実施形態．
図１４は、本発明の第９の実施形態に係る半導体集積回路１００Ａのレイアウトを示す平面図である。本実施形態に係る半導体集積回路１００Ａは、第８の実施形態に係る半導体集積回路１００に比較して、スタンダードセル回路１−１に代えて図７のスタンダードセル回路１Ａを用い、スタンダードセル回路１−２に代えてスタンダードセル回路１Ｇを用い、スタンダードセル回路１−３に代えて図８のスタンダードセル回路１Ｂを用いたことを特徴としている。
【００３９】
図１４において、スタンダードセル回路１Ｇは、スタンダードセル４と、配線導体Ｌａ，Ｌｂ，Ｌｇ，Ｌ１４，Ｌ２１，Ｌ２２と、入力端子Ｔｄと、出力端子Ｔｑとを備えて構成される。スタンダードセル回路１Ｇにおいて、配線導体Ｌａ，Ｌｂ，Ｌｇは、スタンダードセル回路１，１Ａ〜１Ｆの配線導体Ｌａ，Ｌｂ，Ｌｇと同様にそれぞれ形成される。また、スタンダードセル回路１Ｇの入力端子Ｔｄは配線導体Ｌ２２を介してスタンダードセル４のデータ端子Ｄに接続される。スタンダードセル回路１Ｇにおいて、スタンダードセル４の接地端子ＶＳＳは配線導体Ｌ１４を介してスタンダードセル回路１Ｇの配線導体Ｌｇに接続され、スタンダードセル４の電源端子ＶＤＤは配線導体Ｌ１９を介してスタンダードセル回路１Ｇの配線導体Ｌｂに接続される。さらに、スタンダードセル回路１Ｇにおいて、スタンダードセル４の出力端子Ｑは、配線導体Ｌ２１を介してスタンダードセル回路１Ｇの出力端子Ｔｑに接続される。
【００４０】
また、図１４において、スタンダードセル回路１Ａの配線導体Ｌａの一端とスタンダードセル回路１Ｇの配線導体Ｌａの一端とは互いに電気的に接続されるように接触し、スタンダードセル回路１Ｇの配線導体Ｌａの他端とスタンダードセル回路１Ｂの配線導体Ｌａの一端とは互いに電気的に接続されるように接触している。また、スタンダードセル回路１Ａの配線導体Ｌｇの一端とスタンダードセル回路１Ｇの配線導体Ｌｇの一端とは互いに電気的に接続されるように接触し、スタンダードセル回路１Ｇの配線導体Ｌｇの他端とスタンダードセル回路１Ｂの配線導体Ｌｇの一端とは互いに電気的に接続されるように接触している。
【００４１】
さらに、図１４において、スタンダードセル回路１Ａの出力端子Ｔｑとスタンダードセル回路１Ｇの入力端子Ｔｄとは電気的に接続されるように接触しており、スタンダードセル回路１Ｇの出力端子Ｔｑとスタンダードセル回路１Ｂの入力端子Ｔｄとは電気的に接続されるように接触している。さらに、スタンダードセル回路１Ａの配線導体Ｌｂの一端とスタンダードセル回路１Ｇの配線導体Ｌｂの一端とは配線導体Ｌ３３を介して接続され、スタンダードセル回路１Ｇの配線導体Ｌｂの他端とスタンダードセル回路１Ｂの配線導体Ｌｂの一端とは配線導体Ｌ３４を介して接続される。
【００４２】
従って、図１４において、スタンダードセル回路１Ａのレギュレータ６ａからの電源電圧ＶＤＤｂは、スタンダードセル回路１Ａの配線導体Ｌ１５，Ｌｂと、配線導体Ｌ３３と、スタンダードセル回路１Ｇの配線導体Ｌｂ，Ｌ１９とを介して、スタンダードセル回路１Ｇ内のスタンダードセル４の電源端子ＶＤＤに出力される。また、スタンダードセル回路１Ａのレギュレータ６ａからの電源電圧ＶＤＤｂは、スタンダードセル回路１Ａの配線導体Ｌ１５，Ｌｂと、配線導体Ｌ３３と、スタンダードセル回路１Ｇの配線導体Ｌｂと、配線導体Ｌ３４と、スタンダードセル回路１Ｂの配線導体Ｌｂ，Ｌ１９とを介して、スタンダードセル回路１Ｂ内のスタンダードセル４の電源端子ＶＤＤに出力される。さらに、スタンダードセル回路１Ａのレギュレータ６ａからの電源電圧ＶＤＤｂは、スタンダードセル回路１Ａの配線導体Ｌ１５，Ｌｂと、配線導体Ｌ３３と、スタンダードセル回路１Ｇの配線導体Ｌｂと、配線導体Ｌ３４と、スタンダードセル回路１Ｂの配線導体Ｌｂ，Ｌ１７とを介して、スタンダードセル回路１Ｂ内のレベルシフタ３の電源端子Ｔｐ２に出力される。
【００４３】
図１４に示すように、スタンダードセル回路１Ａのスタンダードセル４からの１．８Ｖの電圧レベルを有する出力信号は、レベルシフタ３及びレベルシフタ２−１を介さずに、そのままスタンダードセル回路１Ｇのスタンダードセル４に出力される。また、スタンダードセル回路１Ｇからの１．８Ｖの電圧レベルを有する出力信号は、レベルシフタ３及びレベルシフタ２−１を介さずに、そのままスタンダードセル回路１Ｂのスタンダードセル４に出力される。従って、本実施形態に係る半導体集積回路１００Ａによれば、隣接するスタンダードセル回路１Ａ及び１Ｇにおいてレベルシフタ３及び２−１をそれぞれ省き、隣接するスタンダードセル回路１Ｇ及び１Ｂにおいてレベルシフタ３及び２−１をそれぞれ省き、スタンダードセル回路１Ｇ及び１Ｂにおいてレギュレータ６ａを省いたので、第８の実施形態に比較してレイアウト面積を大幅に削減できる。
【００４４】
第１０の実施形態．
図１５は、本発明の第１０の実施形態に係る半導体集積回路１００Ｂのレイアウトを示す平面図である。半導体集積回路１００Ｂは、図１３の半導体集積回路１００と比較して、スタンダードセル回路１−２に代えてスタンダードセル９を備えたことを特徴としている。
【００４５】
図１５において、スタンダードセル９は、スタンダードセル４Ａと、配線導体Ｌａ，Ｌｇ，Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４と、入力端子Ｔ９１と出力端子Ｔ９２とを備えて構成された従来技術に係るスタンダードセルである。また、スタンダードセル４Ａは、入力端子Ｔ４１と、出力端子Ｔ４２と、電源端子Ｔ４３と、接地端子Ｔ４４とを備えて構成され、６Ｖの電圧レベルを有する入力信号に対して所定の処理を行い、処理後の信号を出力信号として出力する。スタンダードセル９において、配線導体Ｌａ，Ｌｇは、スタンダードセル回路１，１Ａ〜１Ｇの配線導体Ｌａ，Ｌｇと同様に形成される。また、スタンダードセル４Ａの入力端子Ｔ４１は配線導体Ｌ９１を介して入力端子Ｔ９１に接続され、出力端子Ｔ４２は配線導体Ｌ９２を介して出力端子Ｔ９２に接続され、電源端子Ｔ４３は配線導体Ｌ９３を介して配線導体Ｌａに接続され、接地端子Ｔ４４は配線導体Ｌ９４を介して配線導体Ｌｇに接続される。
【００４６】
また、図１５において、スタンダードセル回路１−１の配線導体Ｌａの一端とスタンダードセル９の配線導体Ｌａの一端とは互いに電気的に接続されるように接触し、スタンダードセル９の配線導体Ｌａの他端とスタンダードセル回路１−３の配線導体Ｌａの一端とは互いに電気的に接続されるように接触している。また、スタンダードセル回路１−１の配線導体Ｌｇの一端とスタンダードセル９の配線導体Ｌｇの一端とは互いに電気的に接続されるように接触し、スタンダードセル９の配線導体Ｌｇの他端とスタンダードセル回路１−３の配線導体Ｌｇの一端とは互いに電気的に接続されるように接触している。さらに、スタンダードセル回路１−１の出力端子Ｔｑとスタンダードセル９の入力端子Ｔ９１とは電気的に接続されるように接触しており、スタンダードセル９の出力端子Ｔ９２とスタンダードセル回路１−３の入力端子Ｔｄとは電気的に接続されるように接触している。
【００４７】
図１５において、スタンダードセル回路１−１のスタンダードセル４からの出力信号は、スタンダードセル回路１−１のレベルシフタ３を介してスタンダードセル９のスタンダードセル４Ａに出力される。また、スタンダードセル９のスタンダードセル４Ａからの出力信号は、スタンダードセル回路１−３のレベルシフタ２−１を介してスタンダードセル回路１−３のスタンダードセル４に出力される。
【００４８】
図１３において、スタンダードセル回路１−２内のスタンダードセル４はＤ型フリップフロップとして動作し、従来技術に係るスタンダードセルよりも小さいレイアウト面積を有していた。しかしながら、スタンダードセル４内のＭＯＳトランジスタの個数が少ないほど、スタンダードセル回路１−２でのレイアウト面積の削減の効果は小さくなり、スタンダードセル回路１−２よりも電源電圧ＶＤＤａで動作するスタンダードセル４Ａを備えた従来技術に係るスタンダードセル９の方が、レイアウト面積が小さい場合がある。このような場合は、図１５の半導体集積回路１００Ｂは、図１３に係る半導体集積回路１００よりもレイアウト面積を削減できる。
【００４９】
なお、上述した半導体集積回路１００，１００Ａ，又は１００Ｂを用いて１チップのＩＣ（Integrated Circuit）にてなる半導体集積回路装置を構成してもよい。これにより、従来技術に比較して小さいレイアウト面積及び消費電力を有する半導体集積回路装置を実現できる。
【００５０】
また、上記各実施形態において、スタンダードセル回路１，１Ａ〜１ＦはＤ型フリップフロップとして動作するスタンダードセル４を備えたが、本発明はこれに限られない。スタンダードセル回路１，１Ａ〜１Ｆは、４ビットのデータラッチ回路、８ビットのデータラッチ回路、マルチプレクサ、又は加算器などの所定の処理回路として動作するスタンダードセル４を備えてもよい。
【００５１】
さらに、上記各実施形態において、電源電圧ＶＤＤａは６Ｖに設定され、電源電圧ＶＤＤｂは１．８Ｖに設定されたが本発明はこれに限られず、電源電圧ＶＤＤｂを電源電圧ＶＤＤａよりも低い電圧に設定すればよい。
【符号の説明】
【００５２】
１，１−１，１−２，１−３，１Ａ〜１Ｇ…スタンダードセル回路、
２−１，２−１，２−３，３…レベルシフタ、
４，４Ａ，９…スタンダードセル、
１０…基板、
６ａ，６ｂ…レギュレータ、
１００，１００Ａ，１００Ｂ…半導体集積回路、
Ｌａ，Ｌｂ，Ｌｇ…配線導体。
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】特開２００４−２２８７７号公報。
【特許文献２】特許第４０３６６８８号公報。
【図１】
2013030622.tif 000003
【図２】
2013030622.tif 000004
【図３】
2013030622.tif 000005
【図４】
2013030622.tif 000006
【図５】
2013030622.tif 000007
【図６】
2013030622.tif 000008
【図７】
2013030622.tif 000009
【図８】
2013030622.tif 000010
【図９】
2013030622.tif 000011
【図１０】
2013030622.tif 000012
【図１１】
2013030622.tif 000013
【図１２】
2013030622.tif 000014
【図１３】
2013030622.tif 000015
【図１４】
2013030622.tif 000016
【図１５】
2013030622.tif 000017
【図１６】
2013030622.tif 000018