(57)【要約】【課題】電源電圧の変動を抑制する安定化容量素子がＥＳＤ放電によって破壊されることを防止する半導体装置が、望まれる。【解決手段】半導体装置は、外部から第１の電圧が供給される第１の外部端子と、第１の電圧よりも低い第２の電圧が供給される第２の外部端子と、第１の外部端子及び第２の外部端子にそれぞれ接続する第１の電源線及び第２の電源線と、第１及び第２の電源線の間に直列に接続する複数の容量素子と、複数の容量素子同士を接続する中間接点と第２の電源線の間に接続するダイオードと、を備える。【選択図】図１
2013128038.tif 000002
【特許請求の範囲】
【請求項１】
外部から第１の電圧が供給される第１の外部端子と、
前記第１の電圧よりも低い第２の電圧が供給される第２の外部端子と、
前記第１及び第２の外部端子にそれぞれ接続する第１及び第２の電源線と、
前記第１及び第２の電源線の間に直列に接続する複数の容量素子と、
前記複数の容量素子同士を接続する中間接点と前記第２の電源線の間に接続するダイオードと、
を備えることを特徴とする半導体装置。
【請求項２】
前記ダイオードは、前記中間接点にカソード、前記第２の電源線にアノードが接続する請求項１の半導体装置。
【請求項３】
さらに、第１導電型の半導体基板を備え、
前記カソードは、前記半導体基板に形成された第２導電型の第１の拡散層であり、
前記アノードは、前記半導体基板に形成された第１導電型の第２の拡散層である請求項２の半導体装置。
【請求項４】
さらに、第１導電型のその他の拡散層を備え、
前記第１及び第２の拡散層は、前記半導体基板の平面の視点で、前記第１の拡散層及び前記その他の拡散層の距離よりも近い第１の距離で近傍して配置される請求項３の半導体装置。
【請求項５】
さらに、前記半導体基板に形成された第１導電型の第３の拡散層を備え、
前記第１及び第２の拡散層は、前記第３の拡散層に形成されており、前記アノードは前記第２及び第３の拡散層である請求項３の半導体装置。
【請求項６】
さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第３の拡散層に挟まれるように形成される第２導電型の第４の拡散層を備える請求項５の半導体装置。
【請求項７】
さらに、前記半導体基板に形成され、かつ、前記半導体基板の平面の視点で、少なくとも前記第１乃至第３の拡散層を取り囲むように形成される第２導電型の第５の拡散層を備える請求項５の半導体装置。
【請求項８】
さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第３の拡散層に挟まれるように形成される第２導電型の第４の拡散層を備え、
前記第２の拡散層は、前記半導体基板の平面の視点で、前記第１の拡散層を取り囲むように形成される請求項７の半導体装置。
【請求項９】
前記第５の拡散層は、前記半導体基板の平面の視点で、さらに、前記第４の拡散層を取り囲むように形成される請求項８の半導体装置。
【請求項１０】
前記ダイオードは、ゲート電極、ソース電極、ドレイン電極及びバックバイアス電極を備えるＦＥＴトランジスタであり、
前記中間接点は前記ドレイン電極に接続し、前記第２の電源線は前記ゲート電極、前記ソース電極及び前記バックバイアス電極のそれぞれに接続する請求項１の半導体装置。
【請求項１１】
さらに、第１導電型の半導体基板と、
前記半導体基板に形成された第１導電型の第１の拡散層と、
前記第１の拡散層に形成された第２導電型の第２及び３の拡散層と、
前記第１の拡散層に形成された第１導電型の第４の拡散層と、
前記半導体基板の表面に形成された絶縁層を介して形成されるゲート層と、
を備え、
前記ドレイン電極は前記第２の拡散層であり、
前記ソース電極は前記第３の拡散層であり、
前記バックバイアス電極は前記第１の拡散層であり、
前記ゲート電極は前記ゲート層であり、
前記第１の拡散層は前記第４の拡散層を介して前記第２の電源線に接続する請求項１０の半導体装置。
【請求項１２】
さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第１の拡散層に挟まれるように形成される第２導電型の第５の拡散層を備える請求項１１の半導体装置。
【請求項１３】
さらに、前記半導体基板に形成され、かつ、前記半導体基板の平面の視点で、少なくとも前記第１乃至第４の拡散層を取り囲むように形成される第２導電型の第６の拡散層を備える請求項１１の半導体装置。
【請求項１４】
さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第１の拡散層に挟まれるように形成される第２導電型の第５の拡散層を備え、
前記第４の拡散層は、前記半導体基板の平面の視点で、前記第２の拡散層を取り囲むように形成される請求項１３の半導体装置。
【請求項１５】
前記第６の拡散層は、前記半導体基板の平面の視点で、さらに、前記第５の拡散層を取り囲むように形成される請求項１４の半導体装置。
【請求項１６】
外部から第１の電圧が供給される第１の外部端子と、
前記第１の電圧よりも低い第２の電圧が供給される第２の外部端子と、
前記第１及び第２の外部端子にそれぞれ接続する第１及び第２の電源線と、
前記第１及び第２の電源線の間に直列に接続する複数の容量素子と、
第１導電型の半導体基板と、
を備え、
前記複数の容量素子同士を接続する中間接点は、前記半導体基板に形成された第２導電型の第１の領域に接続され、
前記第２の電源線は、前記半導体基板に形成された第１導電型の第２の領域に接続されていることを特徴とする半導体装置。
【請求項１７】
前記複数の容量素子は、多層配線間に形成され、筒状の下部電極内に柱上の上部電極が収まる構造を持つ縦構造容量素子である請求項１乃至１６のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、電源電圧の変動を抑制する安定化容量素子を備える半導体装置に関する。
【背景技術】
【０００２】
年々、半導体装置に求められる処理スピードは上昇し、半導体装置で実現する機能は増加の一途である。半導体装置で実現する機能が増加することによって、内蔵すべき素子の数は増加し、寄生インダクタンスによる電源電圧の変動（電源ノイズの発生）が問題となる。電源電圧が変動することによって、半導体装置の一部が破壊される状況が起きれば、半導体装置に対する信頼が揺らいでしまう。
【０００３】
そこで、半導体装置の内部にオンチップコンデンサと呼ばれる容量素子が配置される。オンチップコンデンサは、電源電圧の変動を抑制するため、電源配線及び接地配線間に接続される。オンチップコンデンサには、トランジスタ層に形成するＭＯＳ容量素子が使用される場合が多い。
【０００４】
さらに近年では、縦構造容量素子が半導体装置の内部で使用されることがある。図２は、縦構造容量素子の一例を示す斜視図である。図３は、縦構造容量素子の断面図の一例である。縦構造容量素子は、筒状の下部電極３０１に柱上の上部電極３００が収まる構造を持った容量素子である。図２及び図３に示すように、半導体装置には、円筒形の容量素子が３次元的に配置されている。縦構造容量素子の集積率は高く、限られた面積に大容量の縦構造容量素子を配置することで、半導体装置のチップサイズの縮小及びコストダウンを図ることができる。
【０００５】
ここで、特許文献１において、外部端子に関連する電源端子の間に、電源の安定化を目的とした容量素子を備える半導体装置が、開示されている。
【０００６】
さらに、特許文献２において、１つあたりのキャパシタの耐圧を下げる目的で、複数のキャパシタを直列接続にした昇圧回路が、開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１９５２５４号公報（図２）
【特許文献２】特開２００７−０９６０３６号公報（図７）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００９】
ここで、第１文献及び第２文献が開示する技術を組み合わせると、外部電源端子であるＶＤＤ電源線及びＶＳＳ電源線の間に配置される直列な複数の容量素子が破壊される恐れがある。
【００１０】
このような容量素子は、電源パッドの近傍であって、電源パッドが配置される周辺領域（以下、単に周辺領域と記載）に配置される。電源パッドの近傍に配置しなければ、電源電圧の変動を十分に抑制できないためである。
【００１１】
一方、半導体装置には、外部から侵入するＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；静電気放電）に対する対策が必要である。このＥＳＤ放電に対する対策として、電源間保護回路が電源配線及び接地配線間に配置される。ＥＳＤ放電は、外部から侵入する高電圧であるため、電源間保護回路も周辺領域に配置される。
【００１２】
従って、電源電圧の変動を抑制するための容量素子と、ＥＳＤ放電から内部回路の破壊を防止する電源間保護回路は、共に周辺領域に配置される。そのため、ＥＳＤ放電が発生した際に、電源間保護回路で放電しきれなかった電流が、近接する容量素子に流れ込むことが想定される。容量素子に電流が流れ込むと、容量素子に電荷がチャージされ、チャージされた電荷が十分放電されないうちに、ＥＳＤ放電が重ねて発生すると、容量素子の耐圧を超える可能性がある。即ち、ＥＳＤ放電によって容量素子の絶縁膜が破壊される可能性がある。なお、容量素子がＥＳＤ放電によって破壊される恐れがあることについてのより詳細は、後述する。
【００１３】
以上のことから、電源電圧の変動を抑制する安定化容量素子がＥＳＤ放電によって破壊されることを防止する半導体装置が、望まれる。
【課題を解決するための手段】
【００１４】
本発明の第１の視点によれば、外部から第１の電圧が供給される第１の外部端子と、前記第１の電圧よりも低い第２の電圧が供給される第２の外部端子と、前記第１及び第２の外部端子にそれぞれ接続する第１及び第２の電源線と、前記第１及び第２の電源線の間に直列に接続する複数の容量素子と、前記複数の容量素子同士を接続する中間接点と前記第２の電源線の間に接続するダイオードと、を備える半導体装置が提供される。
【００１５】
本発明の第２の視点によれば、外部から第１の電圧が供給される第１の外部端子と、前記第１の電圧よりも低い第２の電圧が供給される第２の外部端子と、前記第１及び第２の外部端子にそれぞれ接続する第１及び第２の電源線と、前記第１及び第２の電源線の間に直列に接続する複数の容量素子と、第１導電型の半導体基板と、を備え、前記複数の容量素子同士を接続する中間接点は、前記半導体基板に形成された第２導電型の第１の領域に接続され、前記第２の電源線は、前記半導体基板に形成された第１導電型の第２の領域に接続されている半導体装置が提供される。
【発明の効果】
【００１６】
本発明の各視点によれば、電源電圧の変動を抑制する安定化容量素子がＥＳＤ放電によって破壊されることを防止する半導体装置が、提供される。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】縦構造容量素子の一例を示す斜視図である。
【図３】縦構造容量素子の断面図の一例である。
【図４】半導体装置１の内部構成の一例を示すブロック図である。
【図５】半導体装置１のレイアウトの一例を示す図である。
【図６】半導体装置１の第２の周辺領域１３近辺の回路構成の一例を示す図である。
【図７】電源間保護回路１８が形成されている領域を基板に対して垂直に切断した際の断面図の一例である。
【図８】電源間保護回路１８についてのドレイン電流Ｉｄ−ドレイン電圧Ｖｄ特性の一例を示す図である。
【図９】２個の容量素子を直列に接続した場合の耐圧を説明するための図である。
【図１０】３個の容量素子を直列に接続した場合の耐圧を説明するための図である。
【図１１】３個の容量素子を直列に接続した場合の電荷の状態を説明するための図である。
【図１２】半導体装置１の第２の周辺領域１３近辺の回路構成の別の一例を示す図である。
【図１３】本発明の第１の実施形態に係る半導体装置２の第２の周辺領域１３近辺の回路構成の一例を示す図である。
【図１４】保護素子２１近辺のレイアウトの一例を示す平面図である。
【図１５】図１４におけるＡ−Ａ方向の断面図である。
【図１６】ダイオード特性の一例を示す図である。
【図１７】半導体装置１の第２の周辺領域１３近辺の回路構成の一例を示す図である。
【図１８】半導体装置１の第２の周辺領域１３近辺の回路構成の別の一例を示す図である。
【図１９】本発明の第２の実施形態に係る半導体装置３の第２の周辺領域１３近辺の回路構成の一例を示す図である。
【図２０】ダイオード素子２２近辺のレイアウトの一例を示す平面図である。
【図２１】図２０におけるＢ−Ｂ方向の断面図である。
【図２２】本発明の第２の実施形態に係る半導体装置３の第２の周辺領域１３近辺の回路構成の一例を示す図である。
【図２３】半導体装置３の断面の一例を示す図である。
【図２４】本発明の第３施形態に係る半導体メモリ４の全体構成の一例を示す図である。
【発明を実施するための形態】
【００１８】
実施形態の１つは、以下に示される。但し、本願の請求内容はこの実施形態に限定されない。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１９】
上述のように、ＥＳＤ放電から内部回路の破壊を防止する電源間保護回路は、共に周辺領域に配置される。そのため、ＥＳＤ放電が発生した際に、電源間保護回路で放電しきれなかった電流が、近接する容量素子に流れ込むことが想定される。容量素子に電流が流れ込むと、容量素子に電荷がチャージされ、チャージされた電荷が十分放電されないうちに、ＥＳＤ放電が重ねて発生すると、容量素子の耐圧を超える可能性がある。その結果、ＥＳＤ放電によって容量素子の絶縁膜が破壊される可能性がある。そのため、電源電圧の変動を抑制する安定化容量素子がＥＳＤ放電によって破壊されることを防止する半導体装置が、望まれる。
【００２０】
そこで、一例として図１に示す半導体装置２００を提供する。半導体装置２００は、外部から第１の電圧が供給される第１の外部端子２０１と、第１の電圧よりも低い第２の電圧が供給される第２の外部端子２０２と、第１の外部端子２０１及び第２の外部端子２０２にそれぞれ接続する第１の電源線及び第２の電源線と、第１及び第２の電源線の間に直列に接続する複数の容量素子２０３と、複数の容量素子２０３同士を接続する中間接点と第２の電源線の間に接続するダイオード２０４と、を備える。なお、第１の電圧には電源電圧が、第２の電圧には接地電圧が、それぞれ想定される。
【００２１】
図１に示す半導体装置２００のように、複数の容量素子２０３それぞれを接続する中間接点にダイオード２０４を接続することで、容量素子２０３にチャージされた電荷の放電経路を設ける。その結果、それぞれの容量素子２０３の耐圧を超えて電荷がチャージされず、容量素子２０３の破壊を防止することができる。
【００２２】
なお、本書及び特許請求の範囲の記載において、「半導体基板の断面の視点」とは、半導体基板の積層方向の断面を観察することを意味する。添付図面では、図１５や図２１等の断面図を意味する。さらに、「半導体基板の平面の視点」とは、半導体基板の積層方向に垂直な面を観察することを意味する。添付図面では、図１４や図２０等の平面図を意味する。
【００２３】
本発明において下記の形態が可能である。
【００２４】
［形態１］上記第１の視点に係る半導体装置のとおりである。
【００２５】
［形態２］前記ダイオードは、前記中間接点にカソード、前記第２の電源線にアノードが接続することが好ましい。
【００２６】
［形態３］さらに、第１導電型の半導体基板を備え、前記カソードは、前記半導体基板に形成された第２導電型の第１の拡散層であり、前記アノードは、前記半導体基板に形成された第１導電型の第２の拡散層であることが好ましい。
【００２７】
［形態４］さらに、第１導電型のその他の拡散層を備え、前記第１及び第２の拡散層は、前記半導体基板の平面の視点で、前記第１の拡散層及び前記その他の拡散層の距離よりも近い第１の距離で近傍して配置されることが好ましい。
【００２８】
［形態５］さらに、前記半導体基板に形成された第１導電型の第３の拡散層を備え、前記第１及び第２の拡散層は、前記第３の拡散層に形成されており、前記アノードは前記第２及び第３の拡散層であることが好ましい。
【００２９】
［形態６］さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第３の拡散層に挟まれるように形成される第２導電型の第４の拡散層を備えることが好ましい。
【００３０】
［形態７］さらに、前記半導体基板に形成され、かつ、前記半導体基板の平面の視点で、少なくとも前記第１乃至第３の拡散層を取り囲むように形成される第２導電型の第５の拡散層を備えることが好ましい。
【００３１】
［形態８］さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第３の拡散層に挟まれるように形成される第２導電型の第４の拡散層を備え、前記第２の拡散層は、前記半導体基板の平面の視点で、前記第１の拡散層を取り囲むように形成されることが好ましい。
【００３２】
［形態９］前記第５の拡散層は、前記半導体基板の平面の視点で、さらに、前記第４の拡散層を取り囲むように形成されることが好ましい。
【００３３】
［形態１０］前記ダイオードは、ゲート電極、ソース電極、ドレイン電極及びバックバイアス電極を備えるＦＥＴトランジスタであり、前記中間接点は前記ドレイン電極に接続し、前記第２の電源線は前記ゲート電極、前記ソース電極及び前記バックバイアス電極のそれぞれに接続することが好ましい。
【００３４】
［形態１１］さらに、第１導電型の半導体基板と、前記半導体基板に形成された第１導電型の第１の拡散層と、前記第１の拡散層に形成された第２導電型の第２及び３の拡散層と、前記第１の拡散層に形成された第１導電型の第４の拡散層と、前記半導体基板の表面に形成された絶縁層を介して形成されるゲート層と、を備え、前記ドレイン電極は前記第２の拡散層であり、前記ソース電極は前記第３の拡散層であり、前記バックバイアス電極は前記第１の拡散層であり、前記ゲート電極は前記ゲート層であり、前記第１の拡散層は前記第４の拡散層を介して前記第２の電源線に接続することが好ましい。
【００３５】
［形態１２］さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第１の拡散層に挟まれるように形成される第２導電型の第５の拡散層を備えることが好ましい。
【００３６】
［形態１３］さらに、前記半導体基板に形成され、かつ、前記半導体基板の平面の視点で、少なくとも前記第１乃至第４の拡散層を取り囲むように形成される第２導電型の第６の拡散層を備えることが好ましい。
【００３７】
［形態１４］さらに、前記半導体基板に形成され、かつ、前記半導体基板の断面の視点で、前記半導体基板と前記第１の拡散層に挟まれるように形成される第２導電型の第５の拡散層を備え、前記第４の拡散層は、前記半導体基板の平面の視点で、前記第２の拡散層を取り囲むように形成されることが好ましい。
【００３８】
［形態１５］前記第６の拡散層は、前記半導体基板の平面の視点で、さらに、前記第５の拡散層を取り囲むように形成されることが好ましい。
【００３９】
［形態１６］上記第２の視点に係る半導体装置のとおりである。
【００４０】
［形態１７］前記複数の容量素子は、多層配線間に形成され、筒状の下部電極内に柱上の上部電極が収まる構造を持つ縦構造容量素子であることが好ましい。
【００４１】
［形態１８］外部から第１の電圧が供給される第１の外部端子と、前記第１の電圧よりも低い第２の電圧が供給される第２の外部端子と、前記第１及び第２の外部端子にそれぞれ接続する第１及び第２の電源線と、前記第１及び第２の電源線の間に直列に接続する複数の容量素子と、前記複数の容量素子同士を接続する中間接点と前記第２の電源線の間に接続するダイオードと、を備える半導体メモリ。
【００４２】
［形態１９］外部から第１の電圧が供給される第１の外部端子と、前記第１の電圧よりも低い第２の電圧が供給される第２の外部端子と、前記第１及び第２の外部端子にそれぞれ接続する第１及び第２の電源線と、前記第１及び第２の電源線の間に直列に接続する複数の容量素子と、第１導電型の半導体基板と、を備え、前記複数の容量素子同士を接続する中間接点は、前記半導体基板に形成された第２導電型の第１の領域に接続され、前記第２の電源線は、前記半導体基板に形成された第１導電型の第２の領域に接続されている半導体メモリ。
【００４３】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００４４】
図４は、半導体装置１の内部構成の一例を示すブロック図である。
【００４５】
半導体装置１の内部回路１０は、外部に出力する信号の生成、又は、外部から受け取った信号に基づいた処理を行う。その際、外部装置との通信は、Ｉ／Ｏ端子（入出力端子）及び入出力バッファ１１を介して行われる。
【００４６】
図５は、半導体装置１のレイアウトの一例を示す図である。
【００４７】
第１の周辺領域１２には、電源パッド及びクロックパッドがレイアウトされている。第２の周辺領域１３には、電源パッド及びＩ／Ｏパッドがレイアウトされている。半導体装置１の内部回路領域１４には、外部から受け取った信号等の処理をする回路（内部回路１０の一部）がレイアウトされている。
【００４８】
さらに、第１の周辺領域１２、第２の周辺領域１３及び内部回路領域１４には容量素子が含まれている。第１の周辺領域１２及び第２の周辺領域１３に配置された容量素子は、電源電圧の変動を抑制するため、電源配線及び接地配線間に接続される。
【００４９】
図６は、半導体装置１の第２の周辺領域１３近辺の回路構成の一例を示す図である。
【００５０】
図６に示すように、半導体装置１は、内部回路１０が生成した信号を、出力バッファ１５及びＩ／Ｏパッドを介して、外部に出力する。また、各パッドと出力バッファ１５の間には、出力保護回路１６が配置されている。さらに、第２の周辺領域１３には、電源電圧の変動の抑制を目的とした容量素子１７と、電源間保護回路１８と、が配置されている。
【００５１】
ここで、半導体装置１には、外部から侵入するＥＳＤ放電に対する対策が必要である。このＥＳＤ放電に対する対策のために設けられた回路が、電源間保護回路１８である。
【００５２】
次に、電源間保護回路１８について概説する。
【００５３】
図７は、電源間保護回路１８が形成されている領域を半導体基板に対して垂直に切断した際の断面図の一例である。図８は、電源間保護回路１８についてのドレイン電流Ｉｄ−ドレイン電圧Ｖｄ特性の一例を示す図である。
【００５４】
Ｎ＋拡散層からなるドレイン領域１００に接続されている電源ＶＤＤに電圧が印加されると、ドレイン電圧が上昇する。このドレイン電圧が、図８に示す電圧Ｖｄ０に達すると、Ｐウェル１０１を介してＰ＋拡散層からなる第１サブコン領域１０２に電流が流れる。図７においては、この電流経路を経路Ｐａ１として図示している。
【００５５】
その後、経路Ｐａ１を流れる電流とＰウェル１０１内の寄生抵抗Ｒｓ１により、Ｎ＋拡散層からなるソース領域１０３近傍の電圧が上昇する。その際、Ｐウェル１０１とソース領域１０３間の電圧が一定値より大きくなると、Ｐウェル１０１とソース領域１０３のＰＮ接合が順バイアスされ、ドレイン領域１００からソース領域１０３までの低抵抗な電流経路が形成される。図７においては、この低抵抗な電流経路を経路Ｐａ２として図示している。
【００５６】
このような現象はスナップバックと呼ばれ、スナップバックが開始するトリガ電圧は、図８に示す電圧Ｖｄ１である。電源間保護回路１８にスナップバックが起きると、電源ＶＤＤから流れる電流はソース領域１０３を介して接地電位ＧＮＤに放電し、内部回路１０に過剰な電流が流れることを抑制する。このように、電源間保護回路１８は、ＥＳＤ放電によって内部回路１０が破壊されることを防止している。
【００５７】
ここで、ＥＳＤ放電は半導体装置１の外部から侵入してくる高電圧であるため、半導体装置１のパッド近傍にレイアウトされている回路に対してＥＳＤ放電に対する対策を行えば十分であった。しかし、容量素子を、電源電圧の変動を抑制するために使用すると、ＥＳＤ放電によって容量素子が破壊される恐れがある。
【００５８】
図９は、２個の容量素子を直列に接続した場合の耐圧を説明するための図である。
【００５９】
容量素子には、耐圧の限界が存在する。例えば、図９に示す容量素子１つあたりの耐圧が０．５５ｖであれば、容量素子全体としては１．１ｖの耐圧が確保できる。しかし、１．１ｖよりも大きな耐圧を確保する場合には、図１０に示すように３個の容量素子を直列に接続する必要がある。
【００６０】
このように、複数の容量素子を直列に接続し、容量素子全体としての耐圧を高めたとしても、ＥＳＤ放電による外部電圧の変動によって、耐圧以上の電圧が加わると容量素子の破壊が起きる。つまり、ＥＳＤ放電が発生すると、電源間保護回路１８が動作することになるが、印加された電圧がトリガ電圧（図８の電圧Ｖｄ１）に達するまでは低抵抗な電流経路が形成されない。トリガ電圧に到達するまでの間に、容量素子に電荷がチャージされ、チャージされた電荷が十分放電されないうちに、ＥＳＤ放電が重ねて発生することで、容量素子の絶縁膜が破壊される可能性がある。
【００６１】
図１１は、３個の容量素子を直列に接続した場合の電荷の状態を説明するための図である。図１１において、ＥＳＤ放電が重ねて発生することで、電源間保護回路１８では放電しきれなかった電流が容量素子Ｃ０１〜Ｃ０３に流れ込み、それぞれの容量素子に電荷がチャージされる。この際、接点Ａに対して接点Ｂが電荷を放電させる接点であるが、容量素子Ｃ０３の接点Ｂ側に蓄積した正電荷が減少（放電）するための経路がないため、ＥＳＤ放電のたびにそれぞれの容量素子には電荷が蓄積される。蓄積された電荷が、耐圧を超えると、その絶縁膜を破壊する。
【００６２】
上述のように、電源電圧の変動を抑制することを目的とする容量素子は、第１の周辺領域１２及び第２の周辺領域１３における電源パッド近傍にレイアウトされている。そのため、電源間保護回路１８で放電しきれなかった電流は、より一層、容量素子に流れ込み易くなっており、容量素子に電荷が蓄積され、耐圧を超えることで絶縁膜が破壊されることが懸念される。
【００６３】
図１２は、半導体装置１の第２の周辺領域１３近辺の回路構成の別の一例を示す図である。図１２において図６と同一構成要素には、同一の符号を付し、その説明を省略する。図１２では、図６とは異なり、外部から信号を受け付け、内部回路１０でその処理をする回路構成について示している。
【００６４】
図１２に示す回路構成では、出力保護回路１６及び出力バッファ１５に代えて、入力保護回路１９及び入力バッファ２０が、設けられている。さらに、図１２においても、容量素子１７と電源間保護回路１８が電源ＶＤＤと接地電位ＧＮＤの間に配置されている。このような入力バッファ２０を含む構成であっても、ＥＳＤ放電によって電源間保護回路１８で放電しきれなかった電流が容量素子１７に流れ込むことで、容量素子１７が破壊される恐れがある。
【００６５】
［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。なお、本実施形態に係る半導体装置２は、半導体装置１のレイアウトと異なる点は存在しないため、図５に相当する説明は省略する。
【００６６】
図１３は、本実施形態に係る半導体装置２の第２の周辺領域１３近辺の回路構成の一例を示す図である。図１３において図６と同一構成要素には、同一の符号を付し、その説明を省略する。半導体装置１及び２の相違点は、容量素子１７における中間接点Ｓ１に保護素子２１の一端を接続し、保護素子２１の他の一端を接地している点である。
【００６７】
保護素子２１を容量素子１７の中間接点Ｓ１に接続することで、中間接点Ｓ１に蓄積した電荷を放電させる経路を生成する。その結果、ＥＳＤ放電による破壊を防止できる。
【００６８】
図１４は、保護素子２１近辺のレイアウトの一例を示す平面図である。図１５は、図１４におけるＡ−Ａ方向の断面図である。図１５において図７及び図１４と同一構成要素には、同一の符号を付し、その説明を省略する。
【００６９】
図１５に示す保護素子２１のドレイン領域１００は、容量素子１７の中間接点Ｓ１に接続されている。そのため、中間接点Ｓ１に蓄えられた電荷は、Ｐウェル１０１、Ｐ＋拡散層からなる第１サブコン領域１０２から接地電位ＧＮＤに放電される。
【００７０】
以上のように、ＥＳＤ放電が重ねて発生することで容量素子１７に蓄えられてしまうはずの電荷を、保護素子２１を追加することによって、接地電位ＧＮＤに放電することが可能になる。その結果、容量素子１７の破壊を防止することができる。
【００７１】
さらに、保護素子２１を追加することによって、ＥＳＤ放電による内部回路１０の破壊も防止することができる。保護素子２１が存在しなければ、容量素子１７にチャージされた電荷により、電源間保護回路１８の両端に高電圧が印加されることになる。電源間保護回路１８の両端に高電圧が印加されることにより、電源間保護回路１８のダイオード特性がシフトする。
【００７２】
図１６は、ダイオード特性の一例を示す図である。図１６により、ダイオード特性がシフトすれば、ダイオードに印加する電圧が同じであっても、電流を流す能力が低下することが分かる。このことは、電源間保護回路１８における放電能力の低下を意味し、電源間保護回路１８を介して接地電位ＧＮＤに放出される電流が減少することと等価である。従って、電源間保護回路１８で放電することができなかった電流が内部回路１０に流れ込み、内部回路１０の破壊に繋がる。
【００７３】
図１７は、半導体装置１の第２の周辺領域１３近辺の回路構成の一例を示す図である。図１８は、半導体装置１の第２の周辺領域１３近辺の回路構成の別の一例を示す図である。なお、図１７及び図１８では、ＥＳＤ放電による電流の経路を点線の矢印で示す。
【００７４】
図１７では、電源間保護回路１８で放電することができなかった電流が出力バッファ１５に流れ込み、出力バッファ１５を破壊する可能性がある。図１８では、電源間保護回路１８で放電することができなかった電流が入力バッファ２０に流れ込み、入力バッファ２０を破壊する可能性がある。
【００７５】
なお、出力バッファ１５や入力バッファ２０に含まれるトランジスタにＥＳＤ放電に対する対策を施すことで、これらのバッファをＥＳＤ放電から保護することができる。ＥＳＤ放電に対する対策には、ゲート電極と拡散層に接続するコンタクトとの間隔を広げることが考えられる。しかし、ＥＳＤ放電に対する対策を施したトランジスタは、ゲートとコンタクト間が広いため、素子面積が増加する。そのため、素子面積縮小の観点では、このようなＥＳＤ放電に対する対策よりも、電源間保護回路１８のダイオード特性をシフトさせないＥＳＤ放電に対する対策が好ましい。
【００７６】
以上のとおり、容量素子の中間接点から接地電位ＧＮＤに放電経路を設けることで、容量素子にチャージされた電荷を接地電位に放電することができる。その結果、ＥＳＤ放電による容量素子の破壊を防止することができる。
【００７７】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００７８】
本実施形態では、容量素子１７に放電経路を設ける際に、様々な方策が考えられることを説明する。
【００７９】
第１の実施形態においては、容量素子１７の中間接点Ｓ１に保護素子２１を接続することで、放電経路を確保することを説明した。しかし、容量素子１７の中間接点Ｓ１に接続する素子は、基板に放電経路を形成するものであればどのような素子でもよい。
【００８０】
図１９は、本実施形態に係る半導体装置３の第２の周辺領域１３近辺の回路構成の一例を示す図である。図１９において図１３と同一構成要素には、同一の符号を付し、その説明を省略する。図１３と図１９の相違点は、保護素子２１に代えて、ダイオード素子２２を容量素子１７に接続する点である。
【００８１】
図２０は、ダイオード素子２２近辺のレイアウトの一例を示す平面図である。図２１は、図２０におけるＢ−Ｂ方向の断面図である。図２１において、図２０と同一構成要素には、同一の符号を付し、その説明を省略する。ダイオード素子２２は、Ｐ型基板１０６にディープＮウェル１０７を積層し、接地電位ＧＮＤに接続されるＰウェル１０１と、Ｐウェル１０１内に形成されたＮ＋拡散層１１３及びＰ＋拡散層１１２により構成されている。Ｎ＋拡散層１１３は、容量素子１７の中間接点Ｓ１に接続され、Ｐ＋拡散層１１２は接地電位ＧＮＤに接続される。このように、ダイオード素子２２を容量素子１７の中間接点Ｓ１に接続することでも、容量素子１７の中間接点にチャージされた電荷を放電することができる。
【００８２】
さらに、容量素子１７の中間接点Ｓ１に接続する素子は１つに限らない。
【００８３】
図２２は、本実施形態に係る半導体装置３の第２の周辺領域１３近辺の回路構成の一例を示す図である。図２２において図１９と同一構成要素には、同一の符号を付し、その説明を省略する。
【００８４】
図２２に示すように、ダイオード素子２２及び２３を、容量素子１７の中間接点Ｓ１及びＳ２に接続してもよい。図２２に示す接続であれば、より放電効果を高めることができる。
【００８５】
また、容量素子１７に含まれる容量の個数も３個に限定されるものではない。容量素子１７は、複数の容量を直列に接続することで形成されていればよく、その数に制限はない。
【００８６】
さらにまた、容量素子１７から基板までの放電経路を確保するためには、半導体素子を使用しなくてもよい。
【００８７】
図２３は、半導体装置３の断面の一例を示す図である。図２３のように、容量素子１７の中間接点Ｓ１をＰ型基板１０６上に設けられたＮ＋拡散層１１４に接続し、Ｎ＋拡散層１１４と接地電位ＧＮＤに接続されたＰ＋拡散層１１５との間で放電経路を確保することもできる。この場合、中間接点Ｓ１に接続されたＮ＋拡散層１１４と接地電位ＧＮＤに接続されたＰ＋拡散層１１５との離間距離（第１の距離）は、短いほど放電能力が高い。Ｎ＋拡散層１１４の周囲には、接地電位ＧＮＤに接続されたＰ＋拡散層１１５のほかに、他の素子を形成するためのウェルやそのウェルに給電するためのウェルコンとしての拡散層が配置され得る（図示しない）。上記第１の距離は、Ｎ＋拡散層１１４とこれら他の拡散層との距離よりも小さい方が、より好ましい。
【００８８】
以上のように、容量素子１７に放電経路を設ける様々な方策が考えられる。いずれの方法であっても、第１の実施形態で説明した効果と同様の効果を得ることができる。
【００８９】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【００９０】
本実施形態においては、半導体メモリに使用される容量素子の中間接点から接地電位ＧＮＤに放電経路を設けることで、容量素子にチャージされた電荷を接地電位に放電することができる点を説明する。
【００９１】
図２４は、本実施形態に係る半導体メモリ４の全体構成の一例を示す図である。半導体メモリ４は、コマンド端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ）と、リセット端子（／ＲＳＴ）と、アドレス端子ＡＤＤと、電源端子（ＶＤＤ、ＧＮＤ）と、クロック端子（ＣＫ、／ＣＫ）と、データ端子ＤＱ等の端子を備えている。
【００９２】
半導体メモリ４は、内部電源生成回路３０と、クロック入力回路３１と、ＤＬＬ回路３２と、コマンド入力回路３３と、コマンドデコード回路３４と、モードレジスタ３５と、リフレッシュ制御回路３６と、アドレス入力回路３７と、アドレスラッチ回路３８と、ＦＩＦＯ回路３９と、入出力バッファ４０と、メモリセルアレイ４１と、カラムデコーダ４２と、ロウデコーダ４３から構成されている。
【００９３】
内部電源生成回路３０は、半導体メモリ４の周辺回路で使用する電圧を生成する。半導体メモリ４は、外部から電源供給を受け、内部で数種の電圧を生成している。クロック入力回路３１は、内部から入力される差動クロック（ＣＫ、／ＣＫ）を受け付け、単相クロックＣＬＫＩＮを出力する。ＤＬＬ回路３２は、単相クロックＣＬＫＩＮを遅延させることで、内部クロックＬＣＬＫを生成する。
【００９４】
半導体メモリ４に対するコマンドは、コマンド端子を介して、コマンド入力回路３３により受け付けられる。具体的には、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥ等で構成するコマンドが入力される。これらの信号によって構成されるコマンドは、コマンドデコード回路３４によってデコードされ、デコード結果は、モードレジスタ３５、カラムデコーダ４２及びロウデコーダ４３に出力される。
【００９５】
モードレジスタ３５は、外部から発行されるモードレジスタセット（ＭＲＳ）コマンドで定まる半導体メモリ４の動作モードを保持する。
【００９６】
リフレッシュ制御回路３６は、外部からリフレッシュコマンドを受け付けた場合に、メモリセルのリフレッシュ動作を制御する。
【００９７】
外部から発行されたアドレス信号は、アドレス入力回路３７により受け付けられ、アドレスラッチ回路３８においてラッチされる。アドレス信号は、モードレジスタ３５、カラムデコーダ４２及びロウデコーダ４３に供給される。
【００９８】
メモリセルアレイ４１はデータの保持を行う。カラムデコーダ４２及びロウデコーダ４３は、アドレス信号をデコードし、メモリセルアレイ４１に対するアクセスを制御する。
【００９９】
データの読み出し動作時には、選択されたメモリセルから読み出されたリードデータはＦＩＦＯ回路３９及び入出力バッファ４０を介して、データ端子ＤＱから出力される。データの書き込み動作時においては、データ端子ＤＱに入力されたライトデータは入出力バッファ４０及びＦＩＦＯ回路３９を介して、選択されたメモリセルに書き込まれる。
【０１００】
ここで、半導体メモリ４のメモリセルアレイ４１は複数のメモリセルを含んで構成されている。このメモリセルによって、半導体メモリ４はデータの保持（情報の記憶）を行う。メモリセルは、ワード線、ビット線及びこれらの交点に配置される容量素子から構成されている。ワード線及びビット線の交点に配置された容量素子の状態（放電／充電）とデータの保持（０／１）を対応させている。
【０１０１】
また、半導体メモリ４においても、入出力バッファ４０といった内部回路に供給する電源の変動を抑制する必要がある。そのため、このような内部回路が配置される周辺領域にも、メモリセルとは別に、電源の変動を抑制する目的の容量素子が配置されることになる。その際、半導体メモリのチップサイズ縮小に対する要求に応えるため、半導体メモリでは、縦構造容量素子が使用されることも多い。縦構造容量素子は、円筒形の電極を３次元的に配置するため集積率が高く、半導体メモリのチップサイズ縮小に対する１つの解となり得るからである。即ち、メモリセルに使用する容量素子と縦構造容量素子の層間絶縁膜が同じであれば、単位面積あたりの容量は縦構造容量素子の方が高く、半導体メモリにおける縦構造容量素子の使用が進むと考えられる。
【０１０２】
以上のように、半導体メモリ４の周辺領域に配置される容量素子は、縦構造容量素子である場合も多いと推定できるが、その際、縦構造容量素子の耐圧が低い（ＥＳＤ放電により破壊され易い）ことが問題となる。半導体メモリ４においても、ＥＳＤ放電による内部回路の破壊を防止することが必要であることは当然であるが、縦構造容量素子を周辺領域に配置すると、その耐圧の低さのために、縦構造容量素子自身の破壊を防止する必要がある。特に、縦構造容量素子は多層配線間に形成される容量であるため、多層配線の上層部に形成された縦構造容量素子において、ＥＳＤ放電に対する対策が必要になる。
【０１０３】
そこで、第１及び第２の実施形態において説明した半導体装置２及び３と同様に、半導体メモリ４に含まれる縦構造容量素子の中間接点から接地電位ＧＮＤに放電経路を設ける。その結果、ＥＳＤ放電から縦構造容量素子の破壊を防止することができる。即ち、縦構造容量素子の中間接点に放電経路を設けるというＥＳＤ放電に対する対策は、縦構造容量素子を周辺領域に配置する半導体メモリ４において更に有用である。
【０１０４】
なお、本願のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。本願の技術思想は、容量素子を有するすべての半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施形態が開示する回路形式に限られない。
【０１０５】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。
【０１０６】
このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１０７】
また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ;ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。  
【０１０８】
更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、ＰＭＯＳトランジスタ（Ｐ型チャンネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャンネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１０９】
また、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、追加する保護素子の電位次第では、Ｎ＋拡散層ではなくＰ＋拡散層を用いたＰＭＯＳにすることや、Ｐ＋拡散層で構成されたダイオードを用いることもできる。
【符号の説明】
【０１１０】
１〜３、２００  半導体装置
４  半導体メモリ
１０  内部回路
１１、４０  入出力バッファ
１２  第１の周辺領域
１３  第２の周辺領域
１４  内部回路領域
１５  出力バッファ
１６  出力保護回路
１７、２０３  容量素子
１８  電源間保護回路
１９  入力保護回路
２０  入力バッファ
２１  保護素子
２２、２３  ダイオード素子
３０  内部電源生成回路
３１  クロック入力回路
３２  ＤＬＬ回路
３３  コマンド入力回路
３４  コマンドデコード回路
３５  モードレジスタ
３６  リフレッシュ制御回路
３７  アドレス入力回路
３８  アドレスラッチ回路
３９  ＦＩＦＯ回路
４１  メモリセルアレイ
４２  カラムデコーダ
４３  ロウデコーダ
１００  ドレイン領域
１０１  Ｐウェル
１０２  第１サブコン領域
１０３  ソース領域
１０４  チャンネル領域
１０５  ゲート層
１０６  Ｐ型基板
１０７  ディープＮウェル
１０８  Ｎウェル
１０９  ウェルコン領域
１１０  第２サブコン領域
１１１、１１３、１１４  Ｎ＋拡散層
１１２、１１５  Ｐ＋拡散層
２０１、２０２  外部端子
２０４  ダイオード
３００  上部電極
３０１  下部電極
３０２  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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