(57)【要約】【課題】従来技術では、アナログ信号を扱うアナログモジュールの試験に適用できず、試験時間の短縮ができないという問題点がある。【解決手段】アナログ信号を入力し、同一機能を備える複数のアナログモジュールと、テスタからの選択信号に応じて、前記複数のアナログモジュールの出力のうち第１のアナログモジュールの出力、もしくは、前記第１のアナログモジュール以外の出力を選択する信号選択回路と、前記信号選択回路が選択したアナログモジュールの出力を加算する加算回路を備える算出回路と、を有する半導体集積装置。【選択図】図１
2013007663.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を入力し、同一機能を備える複数のアナログモジュールと、
テスタからの選択信号に応じて、前記複数のアナログモジュールの出力のうち第１のアナログモジュールの出力、もしくは、前記第１のアナログモジュール以外の出力を選択する信号選択回路と、
前記信号選択回路が選択したアナログモジュールの出力を加算する加算回路を備える算出回路と、を有する
半導体集積装置。
【請求項２】
前記信号選択回路は、テスタからの選択信号に応じて、前記複数のアナログモジュールのうち第１の所定数のアナログモジュールの出力と、それら以外の第２の所定数のアナログモジュールの出力とを選択し、
前記算出回路は、前記信号選択回路が選択した前記第１の所定数のアナログモジュールの出力と、前記第２の所定数のアナログモジュールの出力とを減算する減算回路を更に備える
請求項１に記載の半導体集積装置。
【請求項３】
前記第１の所定数と前記第２の所定数の差分が１である
請求項２に記載の半導体集積装置。
【請求項４】
前記加算回路は、前記信号選択回路が選択する前記第１のアナログモジュール以外の出力の数ｋ（ｋ：２以上の整数）に応じて、出力の利得を１／ｋにする機能を備えたアンプを有する
請求項１〜請求項３のいずれか１項に記載の半導体集積装置。
【請求項５】
アナログ信号を入力し、同一機能を備える複数のアナログモジュールを有する半導体集積装置のテスト方法であって、
テスタからの選択信号に応じて、前記複数のアナログモジュールの出力のうち第１のアナログモジュールの出力、もしくは、前記第１のアナログモジュール以外の出力を選択し、
選択したアナログモジュールの出力を加算する
半導体集積装置のテスト方法。
【請求項６】
前記複数のアナログモジュールのうち第１の所定数のアナログモジュールの出力と、それら以外の第２の所定数のアナログモジュールの出力とを選択し、
選択した前記第１の所定数のアナログモジュールの出力と、前記第２の所定数のアナログモジュールの出力とを減算する
請求項５に記載の半導体集積装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置及びテスト方法に関するものである。
【背景技術】
【０００２】
従来技術として、図９に特許文献１の半導体装置の回路構成を示す。図９に示すように、半導体装置９０１は、機能モジュール９０２〜９０５と、テストモジュール選択回路９０６と、同期入力回路９０７と、外部出力モジュール選択回路９０８と、テスト結果比較回路９０９とを有する。
【０００３】
機能モジュール９０２〜９０５は、半導体装置９０１に含まれる同一機能を有する例えばＣＰＵ等の機能を備えるモジュールである。特許文献１の技術では、これら機能モジュール９０２〜９０５の良／不良を判定する。なお、機能モジュール９０２〜９０５が全てテストにパスした場合に良判定とし、機能モジュール９０２〜９０５のうち１つでもテストにフェールした場合に不良判定となる。
【０００４】
各機能モジュール９０２〜９０５への入力は、共通の入力ピンからテストモジュール選択回路９０６、同期入力回路９０７を介して供給される。テストモジュール選択回路９０６は入力ピンからの入力が供給される機能モジュール９０２〜９０５を選択する。
【０００５】
ここで、選択したモジュール数をｎとする。同期入力回路９０７は、テストモジュール選択回路９０６からの指示を受けて、選択されたｎ個の機能モジュールに対して同期を取った入力を供給する。なお、ｎ＞１の場合は同期をとるが、ｎ＝１の場合は同期をとる必要がないためとらない。同期入力に対する出力が各機能モジュール９０２〜９０５から同タイミングで出力され、外部出力モジュール選択回路９０８を介してテスト結果比較回路９０９に与えられる。
【０００６】
外部出力モジュール選択回路９０８は、機能モジュール９０２〜９０５の１つを選択し、選択された機能モジュール９０２〜９０５からの出力を半導体装置９０１の出力ピンから出力する。
【０００７】
出力ピンは、ＩＣテスタ９１０に接続される。なお、図９の例では、機能モジュール９０２が選択された場合を示したが、いずれの機能モジュール９０２〜９０５も選択することができる。
【０００８】
機能モジュール９０２〜９０５の選択は、出力モジュール選択ピンに与えられる出力選択信号により外部から指示される。なお、ｎ＞１の場合は、出力選択信号の指示に従うが、ｎ＝１の場合は、入力選択信号の指示に従う。この理由は、ｎ＝１の場合は、その機能モジュールしかテストされていないため、他の機能モジュールからの出力がないためである。
【０００９】
テスト結果比較回路９０９は、機能モジュール９０２〜９０５の出力の一致／不一致を検出し、その結果を半導体装置９０１の比較結果出力ピンを介して出力する。一致／不一致のみの判定なので、比較結果出力ピンは１ピンで構成される。なお、ｎ＞１の場合は比較を行うが、ｎ＝１の場合は何も行わない。その理由は、ｎ＝１の時、その機能モジュールしかテストされていないため、比較を行う必要がないためである。
【００１０】
以下動作を説明する。まず、同時にテストを行う機能モジュール９０２〜９０５を選択する。ここでは、機能モジュール９０２〜９０５すべてを同時にテストするように、入力選択信号によりテストモジュール選択回路９０６に指示される。なお、ここで同時にテストする機能モジュール数は自由に選択してよい。
【００１１】
さらに、出力ピンを介してＩＣテスタ９１０にテスト結果を出力する機能モジュール９０２〜９０５を選択する。ここでは、機能モジュール９０２を選択するよう、出力モジュール選択ピンを介して外部から出力選択信号により出力モジュール選択回路９０８に指示される。なお、本例では機能モジュール９０２を選択したが、選択する機能モジュールは任意である。
【００１２】
次に、テストベクタを入力ピンに与える。テストベクタは、テストモジュール選択回路９０６で指示のあった機能モジュール９０２〜９０５に対して、同期入力回路９０７より与えられる。そして、各機能モジュール９０２〜９０５で同時かつ並行してテストが行われる。テスト結果は、各機能モジュール９０２〜９０５から同一タイミングで外部出力モジュール選択回路９０８に出力され、外部出力モジュール選択回路９０８を介してテスト結果比較回路９０９に与えられる。
【００１３】
機能モジュール９０２の出力は外部出力モジュール選択回路９０８からの指示に従い、出力ピンからも出力される。出力ピンから出力されたテスト結果は、ＩＣテスタ９１０で期待値比較され、機能モジュール９０２のＰａｓｓ（パス）／Ｆａｉｌ（フェール）が判定される。テスト結果比較回路９０９では、すべての機能モジュール９０２〜９０５のテスト結果の一致／不一致が検出され、比較結果出力ピンから比較結果が出力される。
【００１４】
機能モジュール９０２〜９０５の良／不良判定は、以下のようにして行われる。ＩＣテスタ９１０でパス、かつ比較結果出力ピンから一致が出力された場合は、この機能モジュール９０２〜９０５の動作は正常、つまり良品と判断される。一方、先のいずれか又は両方の条件を満たしていない場合には、機能モジュール９０２〜９０５のいずれか、あるいはすべての動作が異常、つまり不良であると判定される。
【００１５】
その他、複数の同一機能ブロックを備え、それら同一機能ブロックをテストする機能を有する半導体装置に関する技術が特許文献２〜７に記載されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０００−２４３９１６号公報
【特許文献２】特開平４−２８５８７５号公報
【特許文献３】特開２００９−１２２００９号公報
【特許文献４】特開平５−３２２９９４号公報
【特許文献５】特開平４―１４７０７２号公報
【特許文献６】特開平２−１１７１６７号公報
【特許文献７】特開平１―５９０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
従来技術では、アナログ信号を扱うアナログモジュールの試験に適用できず、試験時間の短縮ができないという問題点がある。その理由は、以下の通りである。
【００１８】
そもそもアナログ信号は多値信号であり無限通りの電圧値を取りえるため、２値的な扱いである従来技術での信号同士の一致／不一致ではアナログモジュールの良否判定は不可能であり、結果としてアナログ信号の試験で同一マクロを複数同時に測定出来ないためである。
【課題を解決するための手段】
【００１９】
本発明の一態様は、アナログ信号を入力し、同一機能を備える複数のアナログモジュールと、テスタからの選択信号に応じて、前記複数のアナログモジュールの出力のうち第１のアナログモジュールの出力、もしくは、前記第１のアナログモジュール以外の出力を選択する信号選択回路と、前記信号選択回路が選択したアナログモジュールの出力を加算する加算回路を備える算出回路と、を有する半導体集積装置である。
【００２０】
本発明の他の態様は、アナログ信号を入力し、同一機能を備える複数のアナログモジュールを有する半導体集積装置のテスト方法であって、テスタからの選択信号に応じて、前記複数のアナログモジュールの出力のうち第１のアナログモジュールの出力、もしくは、前記第１のアナログモジュール以外の出力を選択し、選択したアナログモジュールの出力を加算する半導体集積装置のテスト方法である。
【００２１】
本発明は、第１のアナログモジュールの出力と、第１のアナログモジュール以外の出力とを選択することができ、第１のアナログモジュールの出力の値と、第１のアナログモジュール以外の出力とを加算した値とが規格内であるか否かを測定することができ、複数のアナログモジュールの出力を全て個別に測定しなくてよい。
【発明の効果】
【００２２】
本発明は、複数のアナログ信号入力の同一機能を備えるアナログモジュールの良否判定試験時間を削減することができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１にかかる半導体集積装置のブロック構成である。
【図２】実施の形態１にかかる半導体集積装置の詳細な回路構成である。
【図３】実施の形態１にかかる半導体集積装置の動作フローチャートである。
【図４】実施の形態１にかかる半導体集積装置の動作タイミングチャートである。
【図５】実施の形態２にかかる半導体集積装置のブロック構成である。
【図６】実施の形態２にかかる半導体集積装置の詳細な回路構成である。
【図７】実施の形態２にかかる半導体集積装置の動作フローチャートである。
【図８】実施の形態２にかかる半導体集積装置の動作タイミングチャートである。
【図９】従来の半導体集積装置のブロック構成である。
【発明を実施するための形態】
【００２４】
発明の実施の形態１
【００２５】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、同一機能を備える複数のアナログモジュールを備え、それらのアナログモジュールに対するテスト回路を有する半導体集積装置に適用したものである。図１に本実施の形態１にかかる半導体集積装置のブロック構成を示す。
【００２６】
図１に示すように、半導体集積装置１００は、アナログモジュール１０２〜１０５と、信号選択回路１１０と、加算回路１１１と、アナログ信号入力端子群２１３とを有する。
【００２７】
アナログモジュール１０２〜１０５は、アナログ信号入力端子群２１３に入力されるアナログ信号に応じて動作する。例えば、所定の利得を有し、基準電圧に対して入力信号を増幅する増幅器等がある。アナログ信号入力端子群２１３に入力されるアナログ信号は、外部のＡＣテスタ１１２から出力される。
【００２８】
信号選択回路１１０は、アナログモジュール１０２〜１０５の出力と、ＡＣテスタ１１２のテスト選択信号Ｓ１２が入力される。テスト選択信号Ｓ１２に応じて、アナログモジュール１０２〜１０５の出力のうち１つを選択、もしくは、前記選択した出力以外の出力を選択し出力する。また、テスト選択信号Ｓ１２に応じて、利得切替信号Ｓ１３を出力する。
【００２９】
加算回路（算出回路）１１１は、信号選択回路１１０を経由して入力されるアナログモジュール１０２〜１０５の出力と、信号選択回路１１０から出力される利得切替信号Ｓ１３とを入力され、演算結果Ｓ１１を出力する。出力された演算結果Ｓ１１はＡＣテスタ１１２に入力される。
【００３０】
図２に、半導体集積装置１００の詳細な回路構成を示す。
【００３１】
アナログ信号入力端子群２１３は、アナログモジュール１０２〜１０５と同数の入力端子で構成され、それぞれがアナログモジュール１０２〜１０５と接続される。
【００３２】
信号選択回路１１０はスイッチ２１４〜２１７と、デコーダ２３２とを有する。
【００３３】
加算回路１１１は、抵抗２２２〜２２５と、可変抵抗２３０と、アンプ（オペアンプ）２３１とを有する。
【００３４】
デコーダ２３２は、ＡＣテスタ１１２よりテスト選択信号Ｓ１２を入力し、そのテスト選択信号Ｓ１２をデコードして、デコード結果をスイッチ制御信号Ｓ２１、Ｓ２２と、利得切替信号Ｓ１３として出力する。
【００３５】
スイッチ２１４は、アナログモジュール１０２と抵抗２２２との間に接続される。そして、スイッチ制御信号Ｓ２１でオン、オフが制御される。例えば、スイッチ制御信号Ｓ２１がハイレベルの場合、オン状態（導通状態）、スイッチ制御信号Ｓ２１がロウレベルの場合、オフ状態（遮断状態）となる。
【００３６】
スイッチ２１５は、アナログモジュール１０３と抵抗２２３との間に接続される。スイッチ２１６は、アナログモジュール１０４と抵抗２２４との間に接続される。スイッチ２１７は、アナログモジュール１０５と抵抗２２５との間に接続される。スイッチ２１５〜２１７は、スイッチ制御信号Ｓ２２でオン、オフが制御される。例えば、スイッチ制御信号Ｓ２２がハイレベルの場合、オン状態（導通状態）、スイッチ制御信号Ｓ２２がロウレベルの場合、オフ状態（遮断状態）となる。
【００３７】
なお、本例では、スイッチ２１４〜２１７のうちスイッチ２１４をスイッチ制御信号Ｓ２１で制御しているが、スイッチ制御信号Ｓ２１で制御するスイッチはスイッチ２１４〜２１７のうち任意の１つでよく、残りの３つのスイッチを制御信号Ｓ２２で制御するようにしてもよい。
【００３８】
抵抗２２２は、スイッチ２１４とノードＮ１１１との間に接続される。抵抗２２３は、スイッチ２１５とノードＮ１１１との間に接続される。抵抗２２４は、スイッチ２１６とノードＮ１１１との間に接続される。抵抗２２５は、スイッチ２１７とノードＮ１１１との間に接続される。尚、抵抗２２２〜２２５はすべて同じ抵抗値である。
【００３９】
可変抵抗２３０は、アンプ２３１の帰還抵抗（以後、必要に応じて帰還抵抗と称す）である。可変抵抗２３０は、アンプ２３１の非反転入力端子（ノードＮ１１１）と、出力端子との間に接続される。また、可変抵抗２３０は、デコーダ２３２からの利得切替信号Ｓ１３に応じて抵抗値が調整される。
【００４０】
例えば、利得切替信号Ｓ１３がロウレベルのとき、帰還抵抗２３０の抵抗値を抵抗２２２の1倍とし、Ｓ１３がハイレベルのとき、帰還抵抗２３０の抵抗値を抵抗２２２の1／３倍とする。なお、テストを行うアナログモジュール数をｎ（ｎ＞２）とすると帰還抵抗２３０は抵抗２２２の１倍と１／（ｎ−１）倍の切替を行う構成にする。
【００４１】
アンプ２３１は、反転入力端子がノードＮ１１１に接続され、非反転入力端子に基準電圧が入力される。そして、アンプ２３１は、演算結果を出力端子から演算結果Ｓ１１が出力する。
【００４２】
次に、半導体集積装置１００の動作について説明する。図３に、半導体集積装置１００の動作フローチャートを示す。まず、図３に示すように、ＤＣテスタ（図１、図２において不図示）で、アナログモジュール１０２〜１０５を個別に順次テストし、ＤＣゲイン特性ズレ品の除去、信号経路異常品の除去を行うと同時に測定値の取り込みを行い、取り込んだ測定値からアナログモジュール１０２〜１０５間のＤＣゲインオフセットが大きい製品の除去を行う（Ｓ１０１）。
【００４３】
次に、アナログ信号入力端子群２１３よりＡＣテスタ１１２内部で同期されたアナログ信号を入力し、アナログモジュール１０２〜１０５を並行して動作させる（Ｓ１０２）。
【００４４】
次に、デコーダ２３２は、テスト選択信号Ｓ１２に応じて、スイッチ制御信号Ｓ２１、Ｓ２２、及び、利得切替信号Ｓ１３を出力する。このとき、スイッチ制御信号Ｓ２１によりスイッチ２１４がオン（導通）、スイッチ制御信号Ｓ２２によりスイッチ２１５〜２１７がオフ（遮断）する。また、利得切替信号Ｓ１３に応じて、可変抵抗２３０の抵抗値が抵抗２２２の１倍となり、アンプ２３１の利得が１倍に設定される。
【００４５】
よって、アナログモジュール１０２の出力のみが加算回路１１１に入力され、アナログモジュール１０２の出力が加算回路１１１を経由して半導体集積装置１００から演算結果Ｓ１１として出力される。この演算結果Ｓ１１をＡＣテスタ１１２が取り込み開始する（Ｓ１０３）。
【００４６】
演算結果Ｓ１１が、予め設定される利得の規格範囲内（出力期待値）であればアナログモジュール１０２は良（Ｐａｓｓ）と判定される（Ｓ１０４ＹＥＳ）。一方、規格範囲外であればアナログモジュール１０２は不良（Ｆａｉｌ）と判定され（Ｓ１０４ＮＯ）、半導体集積装置１００は不良品判定され（Ｓ１０８）、テストを終了する。
【００４７】
次に、デコーダ２３２は、テスト選択信号Ｓ１２に応じて、スイッチ制御信号Ｓ２１にてスイッチ２１４をオフ、スイッチ制御信号Ｓ２２にてスイッチ２１５〜２１７をオンにする。また、利得切替信号Ｓ１３にて可変抵抗２３０の抵抗値を抵抗２２２の１／３倍にし、アンプ２３１の利得を１／３倍に設定する。そして、アナログモジュール１０３〜１０５の出力が、アンプ２３１に入力され、アンプ２３１の出力が演算結果Ｓ１１として半導体集積装置１００から出力される。この演算結果Ｓ１１をＡＣテスタ１１２が取り込み開始する（Ｓ１０５）。
【００４８】
演算結果Ｓ１１が、予め設定される利得の規格範囲内（出力期待値）であればアナログモジュール１０３〜１０５は良（Ｐａｓｓ）と判定され（Ｓ１０６ＹＥＳ）、半導体集積装置１００は良品判定され（Ｓ１０７）、テストを終了する。一方、規格範囲外であればアナログモジュール１０３〜１０５のいずれかが不良（Ｆａｉｌ）と判定され（Ｓ１０６ＮＯ）、半導体集積装置１００は不良品判定され（Ｓ１０８）、テストを終了する。
【００４９】
次に、図４に半導体集積装置１００の動作タイミングチャートを示す。なお、本例では、基準電圧を１．６５Ｖ、アナログモジュール１０２〜１０５が２倍の利得を持っているとする。また、アナログ信号入力端子群２１３からは１．７５Ｖ〜１．８５Ｖ間で振幅するアナログ交流信号を入力するものとする。
【００５０】
図４に示すように、まず、時刻ｔ４０において、アナログ信号入力端子群２１３よりＡＣテスタ１１２内部で同期されたアナログ信号の入力を開始する。このことから、アナログモジュール１０２〜１０５は、それぞれ１．８５Ｖ〜２．０５Ｖ間で振幅する交流信号を出力する。
【００５１】
次に、時刻ｔ４１〜ｔ４２の期間において、スイッチ制御信号Ｓ２１をロウレベルからハイレベルに立ち上げスイッチ２１４をオン状態とする。なお、スイッチ制御信号Ｓ２２はロウレベルを維持し、スイッチ２１５〜２１７をオフ状態とする。利得切替信号Ｓ１３もロウレベルを維持し、アンプ２３１の利得を１倍に設定する。そして、演算結果Ｓ１１は、１．２５Ｖ〜１．４５Ｖ間で振幅する交流信号が出力される。この演算結果Ｓ１１をＡＣテスタ１１２が取り込む。
【００５２】
次に、時刻ｔ４２において、ＡＣテスタ１１２は予め用意した利得の規格と取り込んだ演算結果Ｓ１１とを比較してアナログモジュール１０２の良（Ｐａｓｓ）／不良（Ｆａｉｌ）の判定を行う。
【００５３】
判定後、スイッチ制御信号Ｓ２１をハイレベルからロウレベルに立ち下げ、スイッチ制御信号Ｓ２２をロウレベルからハイレベルに立ち上げる。この場合、スイッチ２１４がオフ状態、スイッチ２１５〜２１７がオン状態となる。利得切替信号Ｓ１３もロウレベルからハイレベルに立ち上げ、アンプ２３１の利得を１／３倍に設定する。
【００５４】
時刻ｔ４２〜ｔ４３の期間では、アナログモジュール１０２〜１０５は並行して動作し、スイッチ２１５〜２１７を通してアナログモジュール１０３〜１０５の出力信号がアンプ２３１の反転入力端子に入力される。アンプ２３１は、アナログモジュール１０３〜１０５の出力を加算、利得１／３倍のアナログ信号を演算結果Ｓ１１として出力する。そして、演算結果Ｓ１１として、１．２５Ｖ〜１．４５Ｖ間で振幅する交流信号が出力される。この演算結果Ｓ１１をＡＣテスタ１１２が取り込む。
【００５５】
次に、時刻ｔ４３において、ＡＣテスタ１１２は予め用意した利得の規格と取り込んだ演算結果Ｓ１１とを比較してアナログモジュール１０３〜１０５の良（Ｐａｓｓ）／不良（Ｆａｉｌ）の判定を行い、テストを終了する。
【００５６】
ここで、従来技術では、アナログ信号が多値信号であり無限通りの電圧値を取りえるため、２値的な扱いであるデジタル信号同士の一致／不一致ではアナログモジュールの良否判定は不可能であり、結果としてアナログ信号のテストで同一モジュールを複数同時に測定できない問題があった。
【００５７】
しかし、本実施の形態１の半導体集積装置１００では、複数のアナログモジュール１０２〜１０５の出力信号を、加算回路を通して出力するため、アナログ信号によるＡＣ試験が可能である。
【００５８】
またここで、アナログモジュールを搭載する半導体集積装置のテストでは、アナログモジュールの利得、周波数特性等のＡＣ特性を保証するためにＡＣテスタでの選別が必要であるが、ＡＣテスタは高価なため全ての試験をＡＣテスタで行うと、テストコストが増大する問題が発生する。一般に半導体集積装置のテストコストを低く抑えるためにＡＣテスタより低価格でテストコストの安いＤＣテスタとＡＣテスタの併用による半導体集積装置の良品選別が行われている。
【００５９】
内部に同一機能の複数のアナログモジュールを搭載する半導体集積装置において、同一機能の複数のアナログモジュールを試験する際、最も短時間の試験方法は、全アナログモジュールを同時に動作させ、試験結果を同時にＡＣテスタに取り込み判定する方法となる。しかし、この方法では測定するアナログモジュールの出力信号をＡＣテスタに取り込む為、動作させるアナログモジュールと同じ数のアナログ信号テストユニットをＡＣテスタに搭載する必要がある。だが、通常アナログ信号テストユニットは非常に高価である。このため、一般的には半導体集積装置内部の複数のアナログモジュールを順次動作させ、１つの端子から順次出力し、複数回の試験を行っているのが実情である。しかし、半導体集積装置のテストコスト削減のため、同一機能の複数のアナログモジュールのＡＣ試験を時間とコストをかけずに行うことが求められている。
【００６０】
このため、本実施の形態１のＡＣ試験では、最初のテストで加算回路１１１の動作確認を兼ねてアナログモジュール１０２の試験を行い、次の試験でアナログモジュール１０３〜１０５の加算試験を行うことによって２回の試験（図４の時刻ｔ４１〜ｔ４２及び時刻ｔ４２〜ｔ４３の試験）でアナログモジュール１０２〜１０５の良（Ｐａｓｓ）／不良（Ｆａｉｌ）の判定を行うことができる。このため、アナログ信号を扱うアナログモジュールの試験を、１つ１つ個別に行うことなく、２回で行うことできテスト時間短縮を可能とすることができる。例えば、ｎ個のアナログモジュールを１つ１つ個別に行う場合、ｎ回のテストを行わなければならないが、本実施の形態１では、わずか２回で行うことでき、ＡＣテスタに搭載するアナログ信号テストユニットの増加を伴うことなしに、テスト時間の削減が可能となり、テストコストを削減することができる。
【００６１】
発明の実施の形態２
【００６２】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２でも、本発明を同一機能を有する複数のアナログモジュールを備え、それらのアナログモジュールに対するテスト回路を有する半導体集積装置に適用したものである。図５に本実施の形態２にかかる半導体集積装置のブロック構成を示す。
【００６３】
図５に示すように、半導体集積装置２００は、アナログモジュール１０２〜１０９と、信号選択回路５３４と、加減算回路５３５と、出力信号選択回路５３６と、アナログ信号入力端子群５１３とを有する。
【００６４】
アナログモジュール１０２〜１０９は、アナログ信号入力端子群５１３に入力されるアナログ信号に応じて動作する。例えば、所定の利得を有し、入力信号を増幅する増幅器等がある。アナログ信号入力端子群５１３に入力されるアナログ信号は、外部のＡＣテスタ１１２から出力される。
【００６５】
信号選択回路５３４は、アナログモジュール１０２〜１０９の出力と、ＡＣテスタ１１２のテスト選択信号Ｓ５２が入力される。テスト選択信号Ｓ５２に応じて、アナログモジュール１０２〜１０９の出力のうち１つを選択、もしくは、前記選択した出力以外の出力を選択し加算回路入力信号として出力する。また、アナログモジュール１０３〜１０９の出力を分岐して加算回路入力信号と減算回路入力信号として出力する。また、テスト選択信号Ｓ５２に応じて、利得切替信号Ｓ５３と、スイッチ選択信号Ｓ５４、Ｓ５５とを出力する。
【００６６】
加減算回路（算出回路）５３５は、信号選択回路５３４を経由して入力されるアナログモジュール１０２〜１０５の出力と、信号選択回路５３４から出力される利得切替信号Ｓ５３を入力する。加減算回路５３５は、加算回路と減算回路とを有し、加算回路から加算信号、減算回路からと減算信号を出力する。
【００６７】
出力信号選択回路５３６は、加減算回路５３５より出力された加算信号と減算信号と、スイッチ選択信号Ｓ５４、Ｓ５５とを入力し、演算結果Ｓ５１を半導体集積装置２００より出力する。
【００６８】
図６に、半導体集積装置２００の詳細な回路構成を示す。
【００６９】
アナログ信号入力端子群５１３は、アナログモジュール１０２〜１０９と同数の入力端子で構成され、それぞれがアナログモジュール１０２〜１０９と接続される。
【００７０】
信号選択回路５３４はスイッチ２１４〜２２１と、スイッチ６３８〜６４４と、デコーダ６５８とを有する。
【００７１】
加減算回路５３５は、抵抗２２２〜２２９と、抵抗６４６〜６５４と、可変抵抗２３０と、アンプ（オペアンプ）２３１、６５５とを有する。
【００７２】
出力信号選択回路５３６は、スイッチ６５６、６５７を有する。
【００７３】
デコーダ６５８は、ＡＣテスタ１１２よりテスト選択信号Ｓ５２を入力し、そのテスト選択信号Ｓ５２をデコードして、デコード結果をスイッチ制御信号Ｓ６１〜Ｓ６３、Ｓ５４、Ｓ５５と、利得切替信号Ｓ５３として出力する。
【００７４】
スイッチ２１４は、アナログモジュール１０２と抵抗２２２との間に接続される。そして、スイッチ制御信号Ｓ６１でオン、オフが制御される。例えば、スイッチ制御信号Ｓ６１がハイレベルの場合、オン状態（導通状態）、スイッチ制御信号Ｓ６１がロウレベルの場合、オフ状態（遮断状態）となる。
【００７５】
スイッチ２１５は、アナログモジュール１０３と抵抗２２３との間に接続される。スイッチ２１６は、アナログモジュール１０４と抵抗２２４との間に接続される。スイッチ２１７は、アナログモジュール１０５と抵抗２２５との間に接続される。スイッチ２１８は、アナログモジュール１０６と抵抗２２６との間に接続される。スイッチ２１９は、アナログモジュール１０７と抵抗２２７との間に接続される。スイッチ２２０は、アナログモジュール１０８と抵抗２２８との間に接続される。スイッチ２２１は、アナログモジュール１０９と抵抗２２９との間に接続される。スイッチ２１５〜２２１は、スイッチ制御信号Ｓ２２でオン、オフが制御される。例えば、スイッチ制御信号Ｓ６２がハイレベルの場合、オン状態（導通状態）、スイッチ制御信号Ｓ２２がロウレベルの場合、オフ状態（遮断状態）となる。
【００７６】
スイッチ６３８は、アナログモジュール１０３と抵抗６４６との間に接続される。スイッチ６３９は、アナログモジュール１０４と抵抗６４７との間に接続される。スイッチ６４０は、アナログモジュール１０５と抵抗６４８との間に接続される。スイッチ６４１は、アナログモジュール１０６と抵抗６４９との間に接続される。スイッチ６４２は、アナログモジュール１０７と抵抗６５０との間に接続される。スイッチ６４３は、アナログモジュール１０８と抵抗６５１との間に接続される。スイッチ６４４は、アナログモジュール１０９と抵抗６５２との間に接続される。スイッチ６３８〜６４４は、スイッチ制御信号Ｓ６３でオン、オフが制御される。例えば、スイッチ制御信号Ｓ６３がハイレベルの場合、オン状態（導通状態）、スイッチ制御信号Ｓ６３がロウレベルの場合、オフ状態（遮断状態）となる。
【００７７】
抵抗２２２は、スイッチ２１４とノードＮ１１１との間に接続される。抵抗２２３は、スイッチ２１５とノードＮ１１１との間に接続される。抵抗２２４は、スイッチ２１６とノードＮ１１１との間に接続される。抵抗２２５は、スイッチ２１７とノードＮ１１１との間に接続される。抵抗２２６は、スイッチ２１８とノードＮ１１１との間に接続される。抵抗２２７は、スイッチ２１９とノードＮ１１１との間に接続される。抵抗２２８は、スイッチ２２０とノードＮ１１１との間に接続される。抵抗２２９は、スイッチ２２１とノードＮ１１１との間に接続される。尚、抵抗２２２〜２２９はすべて同じ抵抗値である。
【００７８】
抵抗６４６は、スイッチ６３８とノードＮ２１１との間に接続される。抵抗６４７は、スイッチ６３９とノードＮ２１１との間に接続される。抵抗６４８は、スイッチ６４０とノードＮ２１１との間に接続される。
【００７９】
抵抗６４９は、スイッチ６４１とノードＮ２１２との間に接続される。抵抗６５０は、スイッチ６４２とノードＮ２１２との間に接続される。抵抗６５１は、スイッチ６４３とノードＮ２１２との間に接続される。抵抗６５２は、スイッチ６４４とノードＮ２１２との間に接続される。
【００８０】
抵抗６５３は、基準電圧を入力する基準電圧入力端子とノードＮ２１１との間に接続される。抵抗６５４は、アンプ６５５の帰還抵抗である。抵抗６５４は、ノードＮ２１２とＮ２１３との間に接続される。尚、抵抗６４６〜６５３はすべて同じ抵抗値である。
【００８１】
可変抵抗２３０は、アンプ２３１の帰還抵抗である。可変抵抗２３０は、アンプ２３１の非反転入力端子（ノードＮ１１１）と、出力端子（ノードＮ２１４）との間に接続される。また、可変抵抗２３０は、デコーダ６５８からの利得切替信号Ｓ５３に応じて抵抗値が調整される。
【００８２】
例えば、利得切替信号Ｓ５３がロウレベルのとき、帰還抵抗２３０の抵抗値を抵抗２２２の1倍とし、Ｓ５３がハイレベルのとき、帰還抵抗２３０の抵抗値を抵抗２２２の1／７倍とする。なお、テストを行うアナログモジュール数をｎ（ｎ＞２）とすると帰還抵抗２３０は抵抗２２２の１倍と１／（ｎ−１）倍の切替を行う構成にする。
【００８３】
アンプ２３１は、反転入力端子がノードＮ１１１に接続され、非反転入力端子に基準電圧が入力される。そして、アンプ２３１は、演算結果を加算信号としてノードＮ２１４に出力する。なお、アンプ２３１、可変抵抗２３０、抵抗２２２〜２２９とで加算回路を構成する。
【００８４】
アンプ６５５は、反転入力端子がノードＮ２１２に接続され、非反転入力端子がノードＮ２１１に接続される。そして、アンプ６５５は、演算結果を減算信号としてノードＮ２１３に出力する。なお、アンプ６５５、抵抗６４６〜６５４とで減算回路を構成する。
【００８５】
スイッチ６５６は、ノードＮ２１４と、半導体集積装置２００の出力端子との間に接続される。スイッチ６５７は、ノードＮ２１３と、半導体集積装置２００の出力端子との間に接続される。半導体集積装置２００の出力端子からは演算結果Ｓ５１が出力される。
【００８６】
次に、半導体集積装置２００の動作について説明する。図７に、半導体集積装置２００の動作フローチャートを示す。まず、図７に示すように、ＤＣテスタ（図５、図６において不図示）で、アナログモジュール１０２〜１０９を個別に順次テストし、ＤＣゲイン特性ズレ品の除去、信号経路異常品の除去を行うと同時に測定値の取り込みを行い、取り込んだ測定値からアナログモジュール１０２〜１０９間のＤＣゲインオフセットが大きい製品の除去を行う（Ｓ２０１）。
【００８７】
次に、アナログ信号入力端子群２１３よりＡＣテスタ１１２内部で同期されたアナログ信号を入力し、アナログモジュール１０２〜１０９を並行して動作させる（Ｓ２０２）。
【００８８】
次に、デコーダ６５８は、テスト選択信号Ｓ５２に応じて、スイッチ制御信号Ｓ５４、Ｓ５５、Ｓ６１〜Ｓ６３、及び、利得切替信号Ｓ５３を出力する。このとき、スイッチ制御信号Ｓ６１によりスイッチ２１４がオン（導通）、スイッチ制御信号Ｓ６２によりスイッチ２１５〜２２１がオフ（遮断）する。また、スイッチ制御信号Ｓ６３によりスイッチ６３８〜６４４がオフ（遮断）する。また、スイッチ選択信号Ｓ５４によりスイッチ６５６がオン（導通）、スイッチ選択信号Ｓ５５によりスイッチ６５７がオフ（遮断）する。また、利得切替信号Ｓ５３に応じて、可変抵抗２３０の抵抗値が抵抗２２２の１倍となり、アンプ２３１の利得が１倍に設定される。
【００８９】
よって、アナログモジュール１０２の出力のみが加減算回路５３５のアンプ２３１に入力され、スイッチ６５６を経由して半導体集積装置２００の出力端子から演算結果Ｓ５１として出力される。この演算結果Ｓ５１をＡＣテスタ１１２が取り込み開始する（Ｓ２０３）。
【００９０】
演算結果Ｓ５１が、予め設定される利得の規格範囲内（出力期待値）であればアナログモジュール１０２は良（Ｐａｓｓ）と判定される（Ｓ２０４ＹＥＳ）。一方、規格範囲外であればアナログモジュール１０２は不良（Ｆａｉｌ）と判定され（Ｓ２０４ＮＯ）、半導体集積装置２００は不良品判定され（Ｓ２１０）、テストを終了する。
【００９１】
次に、デコーダ６５８は、テスト選択信号Ｓ５２に応じて、スイッチ制御信号Ｓ６１によりスイッチ２１４をオフ、スイッチ制御信号Ｓ６２によりスイッチ２１５〜２２１をオンにする。また、利得切替信号Ｓ１３により可変抵抗２３０の抵抗値を抵抗２２２の１／７倍にし、アンプ２３１の利得を１／７倍に設定する。そして、アナログモジュール１０３〜１０９の出力がアンプ２３０に入力され、アンプ２３０の出力がスイッチ６５６を経由し、演算結果Ｓ５１として半導体集積装置２００から出力される。この演算結果Ｓ５１をＡＣテスタ１１２が取り込み開始する（Ｓ２０５）。
【００９２】
この演算結果Ｓ５１が、予め設定される利得の規格範囲内（出力期待値）であればアナログモジュール１０３〜１０９は良（Ｐａｓｓ）と判定される（Ｓ２０６ＹＥＳ)。一方、規格範囲外であればアナログモジュール１０３〜１０９のいずれかが不良（Ｆａｉｌ）と判定され（Ｓ２０６ＮＯ）、半導体集積装置２００は不良品判定され（Ｓ２１０）、テストを終了する。
【００９３】
次に、デコーダ６５８は、テスト選択信号Ｓ５２に応じて、スイッチ制御信号Ｓ６２によりスイッチ２１５〜２２１をオフ、スイッチ制御信号Ｓ６３によりスイッチ６３８〜６４４をオンにする。また、スイッチ選択信号Ｓ５４によりスイッチ６５６をオフ、スイッチ選択信号Ｓ５５によりスイッチ６５７をオンにする。
【００９４】
そして、基準電圧とアナログモジュール１０３〜１０５の出力がアンプ６５５の非反転入力端子（ノードＮ２１１）、アナログモジュール１０６〜１０９の出力がアンプ６５５の反転入力端子（ノードＮ２１２）に入力され、アンプ６５５の出力がスイッチ６５７を経由し、演算結果Ｓ５１として半導体集積装置２００から出力される。この演算結果Ｓ５１をＡＣテスタ１１２が取り込み開始する（Ｓ２０７）。
【００９５】
この演算結果Ｓ５１が、予め設定される利得の規格範囲内（出力期待値）であればアナログモジュール１０３〜１０９は良（Ｐａｓｓ）と判定されると（Ｓ２０８ＹＥＳ）、半導体集積装置２００は良品判定され（Ｓ２０９）、テストを終了する。一方、規格範囲外であればアナログモジュール１０３〜１０９のいずれかが不良（Ｆａｉｌ）と判定され（Ｓ２０８ＮＯ）、半導体集積装置２００は不良品判定され（Ｓ２１０）、テストを終了する。
【００９６】
次に、図８に半導体集積装置２００の動作タイミングチャートを示す。なお、本例では、基準電圧を１．６５Ｖ、アナログモジュール１０２〜１０９が２倍の利得を持っているとする。また、アナログ信号入力端子群２１３からは１．７５Ｖ〜１．８５Ｖ間で振幅するアナログ交流信号を入力するものとする。
【００９７】
図８に示すように、まず、時刻ｔ８０において、アナログ信号入力端子群２１３よりＡＣテスタ１１２内部で同期されたアナログ信号の入力を開始する。このことから、アナログモジュール１０２〜１０９は、それぞれ１．８５Ｖ〜２．０５Ｖ間で振幅する交流信号を出力する。
【００９８】
次に、時刻ｔ８１〜ｔ８２の期間において、スイッチ制御信号Ｓ６１をロウレベルからハイレベルに立ち上げスイッチ２１４をオン状態とする。また、スイッチ選択信号Ｓ５４、Ｓ５５をそれぞれハイレベル、ロウレベルとし、スイッチ６５６、６５７をそれぞれオン状態、オフ状態とする。なお、スイッチ制御信号Ｓ６２、Ｓ６３はロウレベルを維持し、スイッチ２１５〜２２１、６３８〜６４４をオフ状態とする。利得切替信号Ｓ５３もロウレベルを維持し、アンプ２３１の利得を１倍に設定する。そして、演算結果Ｓ５１は、１．２５Ｖ〜１．４５Ｖ間で振幅する交流信号が出力される。この演算結果Ｓ５１をＡＣテスタ１１２が取り込む。
【００９９】
次に、時刻ｔ８２において、ＡＣテスタ１１２は予め用意した利得の規格と取り込んだ演算結果Ｓ５１とを比較してアナログモジュール１０２の良（Ｐａｓｓ）／不良（Ｆａｉｌ）の判定を行う。
【０１００】
判定後、スイッチ制御信号Ｓ６１をハイレベルからロウレベルに立ち下げ、スイッチ制御信号Ｓ６２をロウレベルからハイレベルに立ち上げる。この場合、スイッチ２１４がオフ状態、スイッチ２１５〜２２１がオン状態となる。利得切替信号Ｓ５３もロウレベルからハイレベルに立ち上げ、アンプ２３１の利得を１／７倍に設定する。
【０１０１】
時刻ｔ８２〜ｔ８３の期間では、アナログモジュール１０２〜１０９は並行して動作し、スイッチ２１５〜２２１を通してアナログモジュール１０３〜１０９の出力信号がアンプ２３１の反転入力端子に入力される。アンプ２３１は、アナログモジュール１０３〜１０９の出力を加算、利得１／７倍のアナログ信号を、スイッチ６５６を経由して演算結果Ｓ５１として出力する。そして、演算結果Ｓ５１は、１．２５Ｖ〜１．４５Ｖ間で振幅する交流信号が出力される。この演算結果Ｓ５１をＡＣテスタ１１２が取り込む。
【０１０２】
次に、時刻ｔ８３において、ＡＣテスタ１１２は予め用意した利得の規格と取り込んだ演算結果Ｓ５１とを比較してアナログモジュール１０３〜１０９の加算信号の良（Ｐａｓｓ）／不良（Ｆａｉｌ）の判定を行う。
【０１０３】
判定後、スイッチ制御信号Ｓ６２をハイレベルからロウレベルに立ち下げ、スイッチ制御信号Ｓ６３をロウレベルからハイレベルに立ち上げる。この場合、スイッチ２１５〜２２１がオフ状態、スイッチ６３８〜６４４がオン状態となる。
【０１０４】
時刻ｔ８３〜ｔ８４の期間では、アナログモジュール１０２〜１０９は並行して動作し、スイッチ６３８〜６４０を通してアナログモジュール１０３〜１０５の出力信号がアンプ６５５の非反転入力端子に入力、スイッチ６４１〜６４４を通してアナログモジュール１０６〜１０９の出力信号がアンプ６５５の反転入力端子に入力される。アンプ６５５は、アナログモジュール１０３〜１０５の出力を加算した信号からアナログモジュール１０６〜１０９の出力を加算した信号を減算し、スイッチ６５７を経由して演算結果Ｓ５１として出力する。そして、演算結果Ｓ５１は、１．２５Ｖ〜１．４５Ｖ間で振幅する交流信号が出力される。この演算結果Ｓ５１をＡＣテスタ１１２が取り込む。
【０１０５】
次に、時刻ｔ８４において、ＡＣテスタ１１２は予め用意した利得の規格と取り込んだ演算結果Ｓ５１とを比較してアナログモジュール１０３〜１０９の減算信号の良（Ｐａｓｓ）／不良（Ｆａｉｌ）の判定を行い、テストを終了する。
【０１０６】
本実施の形態２では、実施の形態１に対して、アナログモジュールの数を増加しても不良検出精度を上げて試験を行うことができる。
【０１０７】
その理由としては、加減算回路５３５の減算回路（アンプ６５５）のプラス入力（非反転入力側）にアナログモジュールｍ個の信号、マイナス入力（反転入力側）にｍ＋１個の信号（その逆でもよい）を入力することができ、常にプラス入力とマイナス入力の差分１個分の演算結果を得ることができる。このため、正常な減算回路が出力する演算結果Ｓ５１がアナログモジュール１本分の信号となることからアナログモジュールを個々に試験する場合と同じ規格での試験が可能となるからである。
【０１０８】
例えば、実施の形態１では、アナログモジュールの出力振幅が１Ｖで規格０．８０Ｖ〜１．２０Ｖで出力振幅を試験する場合、２回目の試験（図４の時刻ｔ４２〜時刻ｔ４３の期間）での加算回路の出力振幅はすべてのアナログモジュールが正常に動作している場合１Ｖになり良（Ｐａｓｓ）となり、アナログモジュールの１個が故障していた場合は加算回路の出力振幅は０．６７Ｖになり、確実に不良（Ｆａｉｌ）となる。
【０１０９】
しかし、実施の形態２では、アナログモジュールの出力振幅が１Ｖで規格０．８０Ｖ〜１．２０Ｖで出力振幅を試験する場合、２回目の試験（図８の時刻ｔ８２〜時刻ｔ８３の期間）での加減算回路５３５の加算算出時の出力振幅はすべてのアナログモジュールが正常に動作している場合１Ｖになり良（Ｐａｓｓ）となるが、アナログモジュールの１個が故障していた場合は加減算回路５３５の出力振幅は０．８６Ｖとなり、不良モジュールが含まれているにもかかわらず良（Ｐａｓｓ）と判定してしまい不良検出できない可能性がある。
【０１１０】
ここで３回目の試験（図８の時刻ｔ８３〜時刻ｔ８４の期間）で、加減算回路５３５の減算回路のプラス入力にアナログモジュール３個の出力を入力し、マイナス入力にアナログモジュール４個の出力を入力した場合、プラス入力の３個のうちの１個のアナログモジュールが故障した場合、加減算回路５３５の減算回路の出力は２Ｖ振幅のアナログ信号が出力しており不良（Ｆａｉｌ）となり、またプラス入力の４個のうち１個アナログモジュールが故障した場合、出力は０Ｖ振幅となり不良（Ｆａｉｌ）と判定できる。
【０１１１】
ただし、複数のアナログモジュールに特性異常が存在して正常な信号からの変化量が加減算回路の減算回路のプラス入力とマイナス入力とに同等に割り振られ入力された場合は、この試験では検出不可能なので加減算回路による加算算出の試験も一緒に行うことが必要である。
【０１１２】
例えば、実施の形態２においてアナログモジュール出力振幅が１Ｖで規格０．８０Ｖ〜１．２０Ｖで試験する場合、アナログモジュール１０３、１０６がそれぞれ故障しているものとすると、減算算出の試験（図８の時刻ｔ８３〜時刻ｔ８４の期間）では２つの故障モジュールの出力信号が、プラス入力とマイナス入力にそれぞれ振り分けられてしまう。このため、演算結果Ｓ５１は全部のアナログモジュールが正常な場合と同じ振幅１Ｖの信号が出力されるため不良検出できない。しかしながら、加算算出の試験（図８の時刻ｔ８２〜時刻ｔ８３の期間）では２つのアナログモジュールが故障したことにより出力振幅が０．７１Ｖとなり不良検出可能である。
【０１１３】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態２では、加算算出の試験と減算算出の試験の順番を逆にしてもかまわない。
【符号の説明】
【０１１４】
１００、２００  半導体集積装置
１０２〜１０９  アナログモジュール
１１０、５３４  信号選択回路
１１１  加算回路
１１２  ＡＣテスタ
２１３  アナログ信号入力端子
２１４〜２２１  スイッチ
６３８〜６４４  スイッチ
６５６、６５７  スイッチ
２２２〜２２９  抵抗
６４６〜６５４  抵抗
２３０  可変抵抗
２３１、６５５  アンプ
２３２、６５８  デコーダ
５３５  加減算回路
５３６  出力信号選択回路
【図１】
2013007663.tif 000003
【図２】
2013007663.tif 000004
【図３】
2013007663.tif 000005
【図４】
2013007663.tif 000006
【図５】
2013007663.tif 000007
【図６】
2013007663.tif 000008
【図７】
2013007663.tif 000009
【図８】
2013007663.tif 000010
【図９】
2013007663.tif 000011