(57)【要約】【課題】フィン型トランジスタと平面型トランジスタを作り分けることができる半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上に下側マスク膜を形成する工程と、第１領域においてバリア膜を形成する工程と、上側マスク膜を形成する工程と、上側マスク部材のエッチング速度及び下側マスク部材のエッチング速度がバリア部材のエッチング速度よりも高くなる条件でエッチングを施すことにより、前記第１領域において前記上側マスク部材を除去して前記下側マスク部材を残留させると共に、第２領域において前記上側マスク部材及び前記下側マスク部材を除去する工程と、導電膜を形成する工程と、前記導電膜のエッチング速度が前記下側マスク部材のエッチング速度よりも高くなる条件でエッチングを施すことにより、前記導電膜を選択的に除去する工程と、を備える。【選択図】図１２
2013183133.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを含み、フィン型トランジスタが形成される第１領域及び平面型トランジスタが形成される第２領域が設定された半導体基板上に、前記第１領域及び前記第２領域の双方において、シリコン窒化物からなる下側マスク膜を形成する工程と、
前記下側マスク膜の上面をプラズマ酸化することにより、前記下側マスク膜上にシリコン酸化物からなるバリア膜を形成する工程と、
前記第２領域において、前記バリア膜を除去する工程と、
前記下側マスク膜上及び前記バリア膜上に、シリコン窒化物からなる上側マスク膜を形成する工程と、
前記上側マスク膜上に、前記第１領域において第１方向に延びるストライプ状のパターンが形成され、前記第２領域においてもパターンが形成された基板用マスクを形成する工程と、
前記基板用マスクをマスクとしてエッチングを施すことにより、前記上側マスク膜、前記バリア膜及び前記下側マスク膜を選択的に除去して、上側マスク部材、バリア部材及び下側マスク部材をそれぞれ形成すると共に、前記半導体基板の上層部分を選択的に除去して、能動部分を形成する工程と、
前記第１領域及び前記第２領域の双方において、絶縁材料を堆積させて、上面に平坦化処理を施すことにより、前記能動部分を埋め込むように絶縁膜を形成する工程と、
前記第１領域及び前記第２領域の双方において、前記絶縁膜の上面を後退させる工程と、
前記第１領域において前記絶縁膜の上面を後退させて、前記第１領域において前記能動部分の上部を露出させることにより、前記第１領域において前記能動部分の下部を埋め込み、前記第２領域において前記能動部分の側面を覆い、前記第１領域と前記第２領域との境界を含む領域にも配置された素子分離絶縁膜を形成する工程と、
前記能動部分の露出面上にシリコン酸化物からなる保護膜を形成する工程と、
前記下側マスク部材の側面を覆い、ノンドープのアモルファスシリコンからなる側壁保護膜を形成する工程と、
前記上側マスク部材のエッチング速度及び前記下側マスク部材のエッチング速度が前記バリア部材のエッチング速度よりも高くなる条件でエッチングを施すことにより、前記第１領域において前記上側マスク部材を除去して前記下側マスク部材を残留させると共に、前記第２領域において前記上側マスク部材及び前記下側マスク部材を除去する工程と、
アルカリ性のエッチング液を用いたウェットエッチングにより、前記側壁保護膜を除去する工程と、
前記保護膜を除去する工程と、
前記能動部分の露出面上にゲート絶縁膜を形成する工程と、
前記能動部分及び前記下側マスク部材を覆うように導電膜を形成する工程と、
前記導電膜上に、前記第１領域において、前記第１方向に対して交差した第２方向に延びるストライプ状のパターンが形成され、前記第２領域において、前記能動部分の直上域を横断するパターンが形成された導電膜用マスクを形成する工程と、
前記導電膜用マスク及び前記下側マスク部材をマスクとして、前記導電膜のエッチング速度が前記下側マスク部材のエッチング速度よりも高くなる条件でエッチングを施すことにより、前記導電膜を選択的に除去して、前記フィン型トランジスタのゲート電極及び前記平面型トランジスタのゲート電極を形成すると共に、前記下側マスク部材を除去する工程と、
前記第１領域において、前記能動部分における前記ゲート電極によって覆われていない部分の表面上に、半導体層を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
半導体基板上に下側マスク膜を形成する工程と、
第１領域において前記下側マスク膜上に前記下側マスク膜の材料とは異なる材料からなるバリア膜を形成し、第２領域において前記バリア膜を形成しないバリア膜形成工程と、
前記下側マスク膜上及び前記バリア膜上に、前記バリア膜の材料とは異なる材料からなる上側マスク膜を形成する工程と、
前記上側マスク膜、前記バリア膜及び前記下側マスク膜を選択的に除去することにより、上側マスク部材、バリア部材及び下側マスク部材をそれぞれ形成すると共に、前記半導体基板の上層部分を選択的に除去することにより、能動部分を形成する工程と、
前記下側マスク部材の側面を保護した状態で、前記上側マスク部材のエッチング速度及び前記下側マスク部材のエッチング速度が前記バリア部材のエッチング速度よりも高くなる条件でエッチングを施すことにより、前記第１領域において前記上側マスク部材を除去して前記下側マスク部材を残留させると共に、前記第２領域において前記上側マスク部材及び前記下側マスク部材を除去する工程と、
前記能動部分及び前記下側マスク部材を覆うように導電膜を形成する工程と、
前記導電膜のエッチング速度が前記下側マスク部材のエッチング速度よりも高くなる条件でエッチングを施すことにより、前記導電膜を選択的に除去する工程と、
を備えた半導体装置の製造方法。
【請求項３】
前記第１領域において前記能動部分の下部を埋め込み、前記第２領域において前記能動部分の側面を覆う素子分離絶縁膜を形成する工程と、
前記能動部分の露出面上にゲート絶縁膜を形成する工程と、
をさらに備え、
前記第１領域はフィン型トランジスタを形成する領域であり、
前記第２領域は平面型トランジスタを形成する領域であり、
前記能動部分を形成する工程は、
前記第１領域において、第１方向に延びるストライプ状のパターンが形成され、前記第２領域においてもパターンが形成された基板用マスクを形成する工程と、
前記基板用マスクをマスクとしてエッチングを施す工程と、
を有し、
前記導電膜を選択的に除去する工程は、
前記第１領域において、前記第１方向に対して交差した第２方向に延びるストライプ状のパターンが形成され、前記第２領域において、前記能動部分の直上域を横断するパターンが形成された導電膜用マスクを形成する工程を有し、
前記導電膜を選択的に除去する工程において、
前記エッチングは、前記導電膜用マスクをマスクとして行い、
前記フィン型トランジスタのゲート電極及び前記平面型トランジスタのゲート電極を形成する請求項２記載の半導体装置の製造方法。
【請求項４】
前記素子分離絶縁膜を形成する工程は、
前記第１領域及び前記第２領域の双方において、絶縁材料を堆積させて、上面に平坦化処理を施すことにより、前記能動部分を埋め込む絶縁膜を形成する工程と、
前記第１領域及び前記第２領域の双方において、前記絶縁膜の上面を後退させる工程と、
前記第１領域において前記絶縁膜の上面を後退させて、前記第１領域において前記能動部分の上部を露出させる工程と、
を有する請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１領域において、前記能動部分における前記ゲート電極によって覆われていない部分の表面上に、半導体層を形成する工程をさらに備え、
前記下側マスク膜の膜厚は、前記導電膜を選択的に除去する工程において前記下側マスク部材が消失する厚さとする請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記素子分離絶縁膜を形成する工程において、前記第１領域と前記第２領域との境界を含む領域にも前記素子分離絶縁膜を配置する請求項３〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記半導体基板の上層部分を能動部分に加工する工程において、前記第１領域と前記第２領域との境界を含む領域に、前記半導体基板の上層部分からなる下側ガードリングを形成し、
前記導電膜を選択的に除去する工程において、前記第１領域と前記第２領域との境界を含む領域に、前記導電膜からなる上側ガードリングを形成する請求項３〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記バリア膜形成工程は、
前記第１領域及び前記第２領域の双方において、前記下側マスク膜上に前記バリア膜を形成する工程と、
前記第２領域において、前記バリア膜を除去する工程と、
を有する請求項２〜７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記半導体基板はシリコンを含み、
前記下側マスク膜及び前記上側マスク膜はシリコン窒化物を含み、
前記バリア膜はシリコン酸化物を含む請求項２〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記バリア膜は、前記下側マスク膜の上面をプラズマ酸化することにより形成する請求項９記載の半導体装置の製造方法。
【請求項１１】
前記能動部分の露出面上に保護膜を形成する工程と、
前記下側マスク部材の側面を覆い、前記下側マスク部材の材料、前記バリア膜の材料、前記上側マスク部材の材料及び前記保護膜の材料のいずれとも異なる材料からなる側壁保護膜を形成する工程と、
前記側壁保護膜を除去する工程と、
前記保護膜を除去する工程と、
をさらに備え、
前記上側マスク部材を除去する工程は、前記側壁保護膜を形成する工程と前記側壁保護膜を除去する工程との間に実施する請求項２〜１０のいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板はシリコンを含み、
前記下側マスク膜及び前記上側マスク膜はシリコン窒化物により形成し、
前記バリア膜及び前記保護膜はシリコン酸化物により形成し、
前記側壁保護膜はノンドープのアモルファスシリコンにより形成し、
前記側壁保護膜はアルカリ性のエッチング液を用いたウェットエッチングにより除去する請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）の集積度の向上とオン電流の増大とを両立させるために、フィン型のＭＯＳＦＥＴ（以下、「フィン型トランジスタ」という）が提案されている。フィン型トランジスタにおいては、半導体基板の上面に一方向に延びる凸状のフィンが形成されており、このフィンを跨ぐように、他方向に延びるゲート電極が設けられている。これにより、フィンにおけるゲート電極に囲まれた部分の外周がチャネル領域となり、素子面積を増大させることなく、チャネル幅を拡大することができる。
【０００３】
また、設計資産の活用等の観点から、同一の基板にフィン型トランジスタと通常の平面型のＭＯＳＦＥＴ（以下、「平面型トランジスタ」という）とを混載させたいというニーズも存在する。しかしながら、従来の技術では、共通のプロセスによってフィン型トランジスタと平面型トランジスタを作り分けることは困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３５１６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、フィン型トランジスタと平面型トランジスタとを作り分けることができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置の製造方法は、半導体基板上に下側マスク膜を形成する工程と、第１領域において前記下側マスク膜上に前記下側マスク膜の材料とは異なる材料からなるバリア膜を形成し、第２領域において前記バリア膜を形成しないバリア膜形成工程と、前記下側マスク膜上及び前記バリア膜上に、前記バリア膜の材料とは異なる材料からなる上側マスク膜を形成する工程と、前記上側マスク膜、前記バリア膜及び前記下側マスク膜を選択的に除去することにより、上側マスク部材、バリア部材及び下側マスク部材をそれぞれ形成すると共に、前記半導体基板の上層部分を選択的に除去することにより、能動部分を形成する工程と、前記下側マスク部材の側面を保護した状態で、前記上側マスク部材のエッチング速度及び前記下側マスク部材のエッチング速度が前記バリア部材のエッチング速度よりも高くなる条件でエッチングを施すことにより、前記第１領域において前記上側マスク部材を除去して前記下側マスク部材を残留させると共に、前記第２領域において前記上側マスク部材及び前記下側マスク部材を除去する工程と、前記能動部分及び前記下側マスク部材を覆うように導電膜を形成する工程と、前記導電膜のエッチング速度が前記下側マスク部材のエッチング速度よりも高くなる条件でエッチングを施すことにより、前記導電膜を選択的に除去する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１３】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１４】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１５】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１６】（ａ）及び（ｂ）、は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１７】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置を例示する斜視図である。
【図１８】（ａ）及び（ｂ）は、第１の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図１９】（ａ）及び（ｂ）は、第１の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図２０】（ａ）及び（ｂ）は、第１の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図２１】（ａ）及び（ｂ）は、第２の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図２２】（ａ）及び（ｂ）は、第２の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図２３】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２４】第３の実施形態に係る半導体装置を例示する断面図である。
【図２５】第３の実施形態の変形例に係る半導体装置を例示する断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）及び（ｂ）〜図１６（ａ）及び（ｂ）、は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、各図の（ａ）はフィン型トランジスタ領域を示し、各図の（ｂ）は平面型トランジスタ領域を示し、
図１７（ａ）及び（ｂ）は、本実施形態に係る半導体装置を例示する斜視図であり、（ａ）はフィン型トランジスタ領域を示し、（ｂ）は平面型トランジスタ領域を示す。
【０００９】
本実施形態に係る半導体装置は、例えば記憶装置であり、例えばＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）である。ＭＲＡＭにおいては、複数個のメモリセルがアレイ状に配列されており、各メモリセルにおいては、磁気抵抗記憶素子及びトランジスタが設けられている。本実施形態において、各メモリセルを構成するトランジスタが、後述するフィン型トランジスタであり、周辺回路を構成するトランジスタが、後述する平面型トランジスタである。
【００１０】
先ず、図１（ａ）及び（ｂ）に示すように、シリコン基板１０を用意する。シリコン基板１０は、例えば、不純物が導入された単結晶のシリコンからなり、例えば、シリコンウェーハの一部である。また、シリコン基板１０には、フィン型トランジスタ領域Ｒｆ及び平面型トランジスタ領域Ｒｐが設定されている。フィン型トランジスタ領域Ｒｆはメモリセル領域の一部であり、フィン型トランジスタが形成される予定の領域である。一方、平面型トランジスタ領域Ｒｐは周辺回路領域の一部であり、平面型トランジスタが形成される予定の領域である。
【００１１】
そして、領域Ｒｆ及び領域Ｒｐの双方において、シリコン基板１０の上面上に、シリコン酸化膜１１を形成する。次に、下側マスク膜として、例えば、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）法により、シリコン窒化膜１２を形成する。次に、シリコン窒化膜１２の上面を酸化することにより、バリア膜として、シリコン酸化膜１３を形成する。なお、シリコン酸化膜１３は堆積法によって成膜してもよいが、エッチング速度がより低く、より薄い膜を形成するために、プラズマ酸化法によって成膜することが好ましい。シリコン酸化膜１３の膜厚は、例えば５ｎｍ以下である。
【００１２】
次に、図２（ａ）及び（ｂ）に示すように、リソグラフィ法により、レジストマスク５１を形成する。レジストマスク５１は、フィン型トランジスタ領域Ｒｆを覆い、平面型トランジスタ領域Ｒｐを露出させるように形成する。この状態でウェットエッチングを施して、平面型トランジスタ領域Ｒｐからシリコン酸化膜１３を除去する。このとき、フィン型トランジスタ領域Ｒｆにおいては、シリコン酸化膜１３はレジストマスク５１によって覆われているため、エッチングされずに残留する。その後、ウェット処理により、レジストマスク５１を除去する。
【００１３】
次に、図３（ａ）及び（ｂ）に示すように、上側マスク膜として、例えば、ＬＰ−ＣＶＤ法により、シリコン窒化膜１４を形成する。シリコン窒化膜１４は、フィン型トランジスタ領域Ｒｆにおいてはシリコン酸化膜１３に接し、平面型トランジスタ領域Ｒｐにおいてはシリコン窒化膜１２に接する。
【００１４】
次に、例えばシリコン酸化物からなるハードマスク材１５、例えばシリコン窒化物からなるハードマスク材１６、及び反射防止膜１７をこの順に成膜する。次に、反射防止膜１７上にレジスト膜を形成し、リソグラフィ法によりパターニングすることにより、レジストマスク５２を形成する。フィン型トランジスタ領域Ｒｆにおいては、レジストマスク５２に一方向（以下、「フィン方向」という）に延びるストライプ状のパターン５２ａを複数本形成する。一方、平面型トランジスタ領域Ｒｐにおいては、レジストマスク５２に矩形状のパターン５２ｂを形成する。この時点において、反射防止膜１７の上面には、領域Ｒｆと領域Ｒｐとの境界にシリコン酸化膜１３の膜厚に相当する高さの段差があるが、シリコン酸化膜１３の膜厚は例えば５ｎｍ以下と薄いため、レジストマスク５２のリソグラフィに及ぼす影響は無視できる。
【００１５】
次に、図４（ａ）及び（ｂ）に示すように、レジストマスク５２をマスクとして、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチングを施すことにより、反射防止膜１７及びハードマスク材１６を選択的に除去し、レジストマスク５２のパターンをハードマスク材１６に転写する。これにより、フィン型トランジスタ領域Ｒｆにおいては、ハードマスク材１６に、フィン方向に延びるストライプ状のパターン１６ａが形成される。一方、平面型トランジスタ領域Ｒｐにおいては、ハードマスク材１６に、上方から見て矩形のパターン１６ｂが形成される。
【００１６】
次に、必要に応じて、パターニングされたハードマスク材１６に対してスリミング処理を施し、各パターン１６ａ及び１６ｂの幅を細くする。次に、例えばアモルファスシリコン膜を全面に堆積させ、全面をエッチバックする。これにより、アモルファスシリコン膜がハードマスク材１６の各パターン１６ａ及び１６ｂの側面上のみに残留し、側壁１９となる。
【００１７】
次に、図５（ａ）及び（ｂ）に示すように、リソグラフィ法により、平面型トランジスタ領域Ｒｐを覆い、フィン型トランジスタ領域Ｒｆを露出させるレジストマスク５３を形成する。この状態でウェットエッチングを行い、フィン型トランジスタ領域Ｒｆからハードマスク材１６を除去する。このとき、平面型トランジスタ領域Ｒｐにおいては、ハードマスク材１６のパターン１６ｂはレジストマスク５３によって覆われているため、エッチングされずに残留する。その後、レジストマスク５３を除去する。
【００１８】
次に、図６（ａ）及び（ｂ）に示すように、ハードマスク材１６（図５参照）及び側壁１９（図５参照）をマスクとしてエッチングを施すことにより、ハードマスク材１６及び側壁１９のパターンをハードマスク材１５に転写する。これにより、フィン型トランジスタ領域Ｒｆにおいては、側壁１９のパターンがハードマスク材１５に転写されて、フィン方向に延びるストライプ状のパターン１５ａが形成される。一方、平面型トランジスタ領域Ｒｐにおいては、ハードマスク材１６のパターン１６ｂ及びその側面上に形成された側壁１９のパターンがハードマスク材１５に転写されて、上方から見て矩形のパターン１５ｂが形成される。これにより、ハードマスク材１５が基板用マスクとなる。
【００１９】
次に、図７（ａ）及び（ｂ）に示すように、ハードマスク材１５（図６参照）をマスクとしてエッチングを施すことにより、シリコン窒化膜１４、シリコン酸化膜１３、シリコン窒化膜１２、シリコン酸化膜１１を選択的に除去し、更に、シリコン基板１０の上層部分を選択的に除去する。これにより、フィン型トランジスタ領域Ｒｆにおいては、シリコン窒化膜１４、シリコン酸化膜１３、シリコン窒化膜１２、シリコン酸化膜１１及びシリコン基板１０の上層部分がストライプ状に加工される。この結果、シリコン基板１０の上層部分がフィン１０ａとなる。一方、平面型トランジスタ領域Ｒｐにおいては、シリコン窒化膜１４、シリコン窒化膜１２、シリコン酸化膜１１及びシリコン基板１０の上層部分が直方体形状に加工される。この結果、シリコン基板１０の上層部分が素子領域１０ｂとなる。フィン１０ａ及び素子領域１０ｂは、トランジスタのボディ部分が形成される能動部分である。
【００２０】
また、シリコン窒化膜１４の残留部分が上側マスク部材としてのシリコン窒化部材１４ａとなり、シリコン酸化膜１３の残留部分がバリア部材としてのシリコン酸化部材１３ａとなり、シリコン窒化膜１２の残留部分が下側マスク部材としてのシリコン窒化部材１２ａとなり、シリコン酸化膜１１の残留部分がシリコン酸化部材１１ａとなる。このとき、フィン型トランジスタ領域Ｒｆにはシリコン酸化部材１３ａが存在し、平面型トランジスタ領域Ｒｐにはシリコン酸化部材１３ａが存在しないが、シリコン酸化部材１３ａの膜厚は例えば５ｎｍ以下と薄いため、フィン１０ａ及び素子領域１０ｂの形状に及ぼす影響は無視できる。
【００２１】
次に、図８（ａ）及び（ｂ）に示すように、全面にシリコン酸化物を堆積させる。次に、シリコン窒化部材１４ａをストッパ材としたＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）等の平坦化処理を施し、堆積させたシリコン酸化物の上面を平坦化する。これにより、シリコン基板１０の上面を覆うように、素子分離絶縁膜２０が形成される。このとき、素子分離絶縁膜２０の上面２０ａの高さは、シリコン窒化部材１４ａの上面の高さとほぼ等しくなり、領域Ｒｆと領域Ｒｐとの間でほぼ等しくなる。
【００２２】
次に、図９（ａ）及び（ｂ）に示すように、素子分離絶縁膜２０に対してウェットエッチングを施す。これにより、領域Ｒｆ及び領域Ｒｐの双方において素子分離絶縁膜２０をエッチバックし、素子分離絶縁膜２０の上面２０ａを、形成しようとする平面型トランジスタにおいて必要とされる位置、例えば、シリコン酸化部材１１ａと同程度の位置まで後退させる。このとき、上下方向における領域Ｒｆにおける上面２０ａの位置と領域Ｒｐにおける上面２０ａの位置とは相互に略等しい。また、例えば、素子分離絶縁膜２０は素子領域１０ｂの側面を覆う。
【００２３】
次に、図１０（ａ）及び（ｂ）に示すように、リソグラフィ法により、平面型トランジスタ領域Ｒｐを覆い、フィン型トランジスタ領域Ｒｆを露出するように、レジストマスク５４を形成する。レジストマスク５４は、平面型トランジスタ領域Ｒｐにおいて、シリコン酸化部材１１ａ、シリコン窒化部材１２ａ及びシリコン窒化部材１４ａからなる積層体を埋め込むように形成する。次に、レジストマスク５４をマスクとして、例えばウェットエッチングを施す。これにより、フィン型トランジスタ領域Ｒｆにおいて、素子分離絶縁膜２０の上面２０ａを、形成しようとするフィン型トランジスタに必要とされる位置、例えば、所望のチャネル幅を実現できる位置まで後退させる。このようにして、素子分離絶縁膜２０が、フィン型トランジスタ領域Ｒｆにおいてフィン１０ａの下部を埋め込み、平面型トランジスタ領域Ｒｐにおいて素子領域１０ｂの側面を覆うようになる。以下、フィン１０ａにおける素子分離絶縁膜２０内に埋め込まれた部分をフィン１０ａの「下部」といい、素子分離絶縁膜２０から突出した部分をフィン１０ａの「上部」という。この時点において、フィン１０ａの上部は露出する。
【００２４】
次に、必要に応じて、不純物をイオン注入する。このとき、不純物は、フィン型トランジスタ領域Ｒｆにおいて素子分離絶縁膜２０の上層部分に注入され、この上層部分によって散乱されて、フィン１０ａの下部に導入される。これにより、フィン１０ａの下部にパンチスルーストッパ層（図示せず）が形成される。このとき、シリコン窒化部材１２ａ及び１４ａが厚いマスクとなり、フィン１０ａの上面には不純物が注入されない。また、平面型トランジスタ領域Ｒｐにおいては、レジストマスク５４がマスクとなり、素子領域１０ｂに不純物が注入されない。その後、レジストマスク５４を除去する。
【００２５】
次に、図１１（ａ）及び（ｂ）に示すように、熱酸化処理を施し、能動部分の露出面、すなわち、フィン１０ａの上部の側面上に、シリコン酸化物からなる保護膜２６を形成する。なお、保護膜２６は、プラズマ酸化処理によって形成してもよく、シリコン酸化物を堆積させることによって形成してもよい。プラズマ酸化処理の場合は、シリコン窒化部材１２ａ及び１４ａの表面も酸化される。
【００２６】
次に、全面に、側壁保護膜２７を形成する。側壁保護膜２７の材料は、シリコン窒化部材１２ａの材料、シリコン酸化部材１３ａの材料、シリコン窒化部材１４ａの材料及び保護膜２６の材料のいずれとも異なる材料とする。すなわち、側壁保護膜２７の材料は、シリコン酸化物及びシリコン窒化物以外の材料とし、例えば、ノンドープのアモルファスシリコンとする。次に、全面をエッチバックすることにより、側壁保護膜２７におけるシリコン窒化部材１４ａ上及び素子分離絶縁膜２０の上面２０ａ上に配置された部分を除去して、シリコン窒化部材１４ａを露出させる。これにより、フィン型トランジスタ領域Ｒｆにおいては、フィン１０ａの上部、シリコン酸化部材１１ａ、シリコン窒化部材１２ａ、シリコン酸化部材１３ａ及びシリコン窒化部材１４ａからなる積層体の側面上であって、保護膜２６の外側に、側壁保護膜２７が残留する。一方、平面型トランジスタ領域Ｒｐにおいては、シリコン酸化部材１１ａ、シリコン窒化部材１２ａ及びシリコン窒化部材１４ａからなる積層体の側面上に、側壁保護膜２７が残留する。
【００２７】
次に、図１２（ａ）及び（ｂ）に示すように、例えば、エッチング液としてリン酸（Ｈ３ＰＯ４）を用いたウェットエッチングを行う。これにより、フィン型トランジスタ領域Ｒｆにおいては、シリコン窒化部材１４ａが除去される。このとき、シリコン窒化部材１２ａは、側面を側壁保護膜２７によって保護され、上面をシリコン酸化部材１３ａによって保護されているため、エッチングされずに残留する。一方、平面型トランジスタ領域Ｒｐにおいては、シリコン酸化部材１３ａは設けられておらず、シリコン窒化部材１２ａはシリコン窒化部材１４ａに接しているため、シリコン窒化部材１４ａ及びシリコン窒化部材１２ａの双方がエッチングされて除去される。このとき、素子領域１０ｂの上面はシリコン酸化部材１１ａによって覆われているため、シリコン窒化部材１４ａ及び１２ａのエッチングに伴い、素子領域１０ｂの上面がエッチングされたり荒れたりすることを防止できる。
【００２８】
次に、図１３（ａ）及び（ｂ）に示すように、例えば、アルカリ性のエッチング液を用いたウェットエッチングにより、側壁保護膜２７（図１２参照）を除去する。このとき、フィン型トランジスタ領域Ｒｆにおいては、フィン１０ａの下部は素子分離絶縁膜２０によって保護され、上部の側面は保護膜２６によって保護され、上部の上面はシリコン酸化部材１１ａ、シリコン窒化部材１２ａ及びシリコン酸化部材１３ａによって保護されるため、フィン１０ａはエッチングされない。一方、平面型トランジスタ領域Ｒｐにおいては、素子領域１０ｂの側面は素子分離絶縁膜２０によって保護され、素子領域１０ｂの上面はシリコン酸化部材１１ａによって保護されるため、素子領域１０ｂはエッチングされない。
【００２９】
次に、図１４（ａ）及び（ｂ）に示すように、例えば、フッ酸（ＨＦ）を含むエッチング液を用いたウェットエッチングを施す。これにより、フィン型トランジスタ領域Ｒｆにおいては、シリコン酸化部材１３ａ（図１３参照）及び保護膜２６（図１３参照）が除去され、フィン１０ａ上にシリコン酸化部材１１ａ及びシリコン窒化部材１２ａが残留する。一方、平面型トランジスタ領域Ｒｐにおいては、シリコン酸化部材１１ａが除去され、素子領域１０ｂの上面が露出する。
【００３０】
次に、図１５（ａ）及び（ｂ）に示すように、例えば熱酸化処理を行い、シリコン基板１０の能動部分の露出面上、すなわち、フィン１０ａの上部の側面上及び素子領域１０ｂの上面上に、例えばシリコン酸化物からなるゲート絶縁膜３１を形成する。このとき、フィン型トランジスタ領域Ｒｆと平面型トランジスタ領域Ｒｐとで、ゲート絶縁膜３１の膜厚を異ならせてもよい。例えば、高温又は長時間の熱処理を行って全体に厚いシリコン酸化膜を形成した後、フィン型トランジスタ領域Ｒｆにおいて、この厚いシリコン酸化膜を除去し、その後、低温又は短時間の熱処理を行ってもよい。これにより、フィン型トランジスタ領域Ｒｆにおいては薄いシリコン酸化膜が形成され、平面型トランジスタ領域Ｒｐにおいては厚いシリコン酸化膜が更に厚くなる。
【００３１】
次に、素子分離絶縁膜２０上に、例えば不純物が導入されたポリシリコンからなる導電膜３２を形成する。フィン型トランジスタ領域Ｒｆにおいては、導電膜３２は、フィン１０ａの上部、シリコン酸化部材１１ａ、シリコン窒化部材１２ａ及びゲート絶縁膜３１を覆う。一方、平面型トランジスタ領域Ｒｐにおいては、導電膜３２は、ゲート絶縁膜３１を覆う。
【００３２】
次に、導電膜３２上に、例えば側壁法により、導電膜用マスク５５を形成する。フィン型トランジスタ領域Ｒｆにおいては、導電膜用マスク５５に、フィン方向に対して交差、例えば直交する方向（以下、「ゲート方向」という）に延びる複数本のストライプ状のパターン５５ａを形成する。一方、平面型トランジスタ領域Ｒｐにおいては、導電膜用マスク５５に、素子領域１０ｂの中央部の直上域を通過する短冊状のパターン５５ｂを形成する。すなわち、導電膜用マスク５５のパターンは、能動部分の直上域を横断するように形成する。
【００３３】
次に、図１６（ａ）及び（ｂ）に示すように、導電膜用マスク５５（図１５参照）をマスクとし、導電膜３２のエッチング速度がシリコン窒化部材１２ａのエッチング速度よりも高くなる条件で、エッチングを施す。これにより、導電膜３２が選択的に除去される。この結果、フィン型トランジスタ領域Ｒｆにおいては、導電膜３２にパターン５５ａ（図１５（ａ）参照）の形状が転写され、ゲート方向に延び、フィン１０ａを跨ぐ複数本のゲート電極３２ａが形成される。ゲート電極３２ａの加工が終了した時点で、シリコン窒化部材１２ａ及びシリコン酸化部材１１ａは残留していてもよく、消失していてもよい。図１６（ａ）は残留している場合を示している。また、フィン１０ａの側面上に形成されたゲート絶縁膜３１は、大部分が残留する。
【００３４】
一方、平面型トランジスタ領域Ｒｐにおいては、導電膜３２にパターン５５ｂ（図１５（ｂ）参照）の形状が転写され、素子領域１０ｂの中央部の直上域を通過する短冊状のゲート電極３２ｂが形成される。素子領域１０ｂの上面上に形成されたゲート絶縁膜３１のうち、ゲート電極３２ｂによって覆われている部分は残留する。また、ゲート絶縁膜３１のうち、ゲート電極３２ｂによって覆われてない部分は、残留していてもよく、消失していてもよい。
【００３５】
このとき、フィン型トランジスタ領域Ｒｆにおける素子分離絶縁膜２０の上面２０ａは、平面型トランジスタ領域Ｒｐにおける上面２０ａよりも下方にあり、ゲート電極３２ｂは素子領域１０ｂの上方に形成されるのに対し、ゲート電極３２ａはフィン１０ａを跨ぐように形成されるため、ゲート電極３２ａのアスペクト比はゲート電極３２ｂのアスペクト比よりも高くなる。このため、フィン１０ａは、このエッチングに長時間曝される。しかしながら、フィン１０ａはシリコン窒化部材１２ａによって保護されるため、エッチングされることはない。
【００３６】
次に、図１７（ａ）及び（ｂ）に示すように、絶縁膜を成膜し、ＲＩＥ等の異方性エッチングによりエッチバックすることにより、フィン型トランジスタ領域Ｒｆにおいて、フィン１０ａにおける素子分離絶縁膜２０及びゲート電極３２ａによって覆われていない部分の下部の側面上に、絶縁性の側壁３５を形成する。図１６（ａ）及び（ｂ）に示す工程においてシリコン窒化部材１２ａが残留した場合においても、この異方性エッチング工程において、シリコン窒化部材１２ａが除去される。次に、フィン１０ａにおけるゲート電極３２ａによって覆われていない部分の表面上から、シリコン酸化部材１１ａ及びゲート絶縁膜３１を除去する。次に、フィン１０ａの露出面上、すなわち、フィン１０ａにおける素子分離絶縁膜２０、ゲート電極３２ａ及び側壁３５によって覆われていない部分の表面上に、シリコンをエピタキシャル成長させて、エピタキシャル層３６を形成する。このとき、エピタキシャル層３６はゲート電極３２ａから絶縁する。
【００３７】
また、平面型トランジスタ領域Ｒｐにおいて、ゲート電極３２ｂをマスクとして不純物を注入し、ゲート電極３２ｂの両側面上に側壁３７を形成し、ゲート電極３２ｂ及び側壁３７をマスクとして更に不純物を注入することにより、素子領域１０ｂにおけるゲート電極３２ｂの直下域を挟む部分に、ソース・ドレイン領域３８を形成する。このとき、素子領域１０ｂにおけるソース・ドレイン領域３８間の部分が、チャネル領域３９となる。また、フィン型トランジスタ領域Ｒｆと同様に、ソース・ドレイン領域３８上にもエピタキシャル層３６を形成してもよく、形成しなくてもよい。図１７（ｂ）は、エピタキシャル層３６を形成しない例を示している。その後、全面に層間絶縁膜（図示せず）、コンタクト（図示せず）、上層配線（図示せず）等を形成する。このようにして、本実施形態に係る半導体装置１が製造される。
【００３８】
図１７（ａ）に示すように、半導体装置１のフィン型トランジスタ領域Ｒｆにおいては、シリコン基板１０の上層部分にフィン方向に延びる複数本のフィン１０ａが形成され、これらのフィン１０ａを跨ぐように、ゲート方向に延びる複数本のゲート電極３２ａが形成され、フィン１０ａとゲート電極３２ａとの間にはゲート絶縁膜３１（図１５（ａ）参照）が配置されている。フィン１０ａの下部は素子分離絶縁膜２０に埋め込まれている。フィン１０ａの上部におけるゲート電極３２ａによって覆われた部分は、チャネル領域（図示せず）となる。フィン１０ａの上部におけるゲート電極３２ａによって覆われていない部分の表面上には、エピタキシャル層３６が形成されている。フィン１０ａの上部におけるゲート電極３２ａによって覆われていない部分及びエピタキシャル層３６が、ソース・ドレイン領域となる。このような構成により、フィン１０ａとゲート電極３２ａとの交差部分毎に、フィン型トランジスタ４０ａが形成される。
【００３９】
一方、図１７（ｂ）に示すように、平面型トランジスタ領域Ｒｐにおいては、シリコン基板１０の上層部分に例えば直方体形状の素子領域１０ｂが形成され、素子領域１０ｂの周囲には素子分離絶縁膜２０が埋め込まれている。また、素子領域１０ｂの上面上にはゲート絶縁膜３１が設けられ、その上には、素子領域１０ｂの直上域を横切るように、ゲート電極３２ｂが設けられている。ゲート電極３２ｂの両側面上には、側壁３７が設けられている。更に、素子領域１０ｂにおけるゲート電極３２ｂの直下域に相当する部分にチャネル領域３９が形成され、その両側にソース・ドレイン領域３８が形成されている。このような構成により、平面型トランジスタ４０ｂが形成される。
【００４０】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図１（ａ）及び（ｂ）に示す工程において、シリコン基板１０上にシリコン窒化膜１２及びシリコン酸化膜１３を形成し、図２（ａ）及び（ｂ）に示す工程において、平面型トランジスタ領域Ｒｐからシリコン酸化膜１３を除去している。そして、図３（ａ）及び（ｂ）に示す工程において、領域Ｒｆ及びＲｐの双方において、シリコン窒化膜１４、ハードマスク材１５、ハードマスク材１６及び反射防止膜１７を積層させている。これにより、レジストマスク５２を形成する際に、領域Ｒｆと領域Ｒｐとの間で下地の高さがほぼ等しくなり、精度の高いリソグラフィを実施することができる。この結果、レジストマスク５２に微細なパターンを形成し、半導体装置１の高集積化を図ることができる。
【００４１】
また、図８（ａ）及び（ｂ）に示す工程において、領域Ｒｆ及び領域Ｒｐの双方に、シリコン窒化部材１２ａ及び１４ａが設けられているため、素子分離絶縁膜２０の上面２０ａに対してＣＭＰを施したときに、領域Ｒｆと領域Ｒｐとの間で上面２０ａの高さをほぼ等しくすることができる。これにより、その後の工程が容易になる。
【００４２】
更に、シリコン酸化部材１３ａがフィン型トランジスタ領域Ｒｆのみに設けられているため、図１２（ａ）及び（ｂ）に示す工程において、シリコン窒化部材１４ａをエッチングしたときに、フィン型トランジスタ領域Ｒｆにおいてはシリコン窒化部材１２ａが除去されず、平面型トランジスタ領域Ｒｐにおいてはシリコン窒化部材１２ａが除去される。このように、シリコン窒化部材１２ａをフィン型トランジスタ領域Ｒｆのみに残留させることができる。これにより、図１６（ａ）及び（ｂ）に示す工程において、導電膜３２をエッチングしてゲート電極３２ａ及び３２ｂを形成する際に、フィン型トランジスタ領域Ｒｆにおいては、シリコン窒化部材１２ａによってフィン１０ａをエッチングから保護しつつゲート電極３２ａを形成し、平面型トランジスタ領域Ｒｐにおいては、ゲート絶縁膜３１に接触するようにゲート電極３２ｂを形成することができる。このようにして、フィン型トランジスタ領域Ｒｆにはフィン型トランジスタ４０ａを形成し、平面型トランジスタ領域Ｒｐには平面型トランジスタ４０ｂを形成することができる。すなわち、共通のプロセスを用いて、フィン型トランジスタと平面型トランジスタとを作り分けることができる。
【００４３】
また、本実施形態においては、フィン型トランジスタ領域Ｒｆにおいて、図１（ａ）〜図３（ａ）に示すように、シリコン基板１０上にシリコン窒化膜１２及びシリコン窒化膜１４を形成し、図１２（ａ）に示す工程において、シリコン窒化部材１４ａのみを除去している。これにより、図１０（ａ）に示す工程において、不純物をイオン注入してパンチスルーストッパ層を形成する場合には厚いマスク部材を実現し、不純物がフィン１０ａの上面に注入されることを防止できる。これにより、パンチスルーストッパ層を形成するための不純物が、フィン型トランジスタ４０ａのチャネル領域に混入することを防止できる。
【００４４】
一方、図１５（ａ）〜図１６（ａ）に示す工程において、導電膜３２をエッチングしてゲート電極３２ａを形成する際には、シリコン窒化部材１２ａのみを使用することにより、薄いマスク部材を実現している。これにより、導電膜３２を分断するほど厚くはなく、且つ、ゲート電極３２ａの加工が終了するまで、シリコン酸化部材１１ａと共にフィン１０ａを保護できる程度には厚いマスク部材を実現することができる。この結果、ゲート方向に延びるゲート電極３２ａを形成すると共に、フィン１０ａが損傷を受けることを防止できる。
【００４５】
また、本実施形態においては、図１（ａ）に示す工程において形成するシリコン窒化膜１２の膜厚を、図１７（ａ）に示す工程において、エピタキシャル層３６を形成する前までに、シリコン窒化部材１２ａが消失する程度の膜厚としている。具体的には、ゲート電極３２ａを形成するためのエッチング工程、又は側壁３５を形成するためのエッチング工程において、シリコン窒化部材１２ａが除去されるようにする。これにより、ゲート電極３２ａの加工終了後にシリコン窒化部材１２ａを除去するための工程を設けなくても、シリコン窒化部材１２ａが、エピタキシャル層３６の形成を妨害することを回避できる。
【００４６】
このように、本実施形態においては、２層のシリコン窒化部材１２ａ及び１４ａを設けることにより、その後の一連のプロセスにおいて、イオン注入工程において要求される膜厚が「高」いマスク部材と、エッチング工程において要求される膜厚が「中」程度であるマスク部材と、エピタキシャル層の形成工程において要求されるマスク部材が「無」の状態とを、適切なタイミングで実現することができる。
【００４７】
更に、本実施形態においては、図１２（ａ）に示す工程において、フィン型トランジスタ領域Ｒｆに形成されたシリコン窒化部材１２ａの上面をシリコン酸化部材１３ａによって覆い、シリコン窒化部材１２ａの側面をシリコンからなる側壁保護膜２７によって覆った上で、ウェットエッチングを行い、シリコン窒化部材１４ａを除去している。これにより、フィン型トランジスタ領域Ｒｆにおいて、シリコン窒化部材１２ａを保護しつつ、シリコン窒化部材１４ａのみを除去することができる。
【００４８】
また、図１３（ａ）及び（ｂ）に示す工程において、フィン１０ａの上面及び素子領域１０ｂの上面をシリコン酸化部材１１ａによって覆い、フィン１０ａの側面を保護膜２６によって覆った上で、ウェットエッチングにより、側壁保護膜２７を除去している。これにより、フィン１０ａ及び素子領域１０ｂを保護しつつ、側壁保護膜２７を除去することができる。
【００４９】
なお、半導体装置を構成する各部材の材料及び形成方法は、上述の例には限定されない。また、本実施形態においては、半導体装置１がＭＲＡＭである例を示したが、これには限定されず、フィン型トランジスタを備えた半導体装置であればよい。特に、フィンのアスペクト比が高いフィン型トランジスタに好適である。フィン型トランジスタは、例えば、メモリセルの集積度が高く大電流が必要な記憶装置に好適に使用することができる。
【００５０】
次に、比較例について説明する。
先ず、第１の比較例について説明する。
図１８（ａ）及び（ｂ）〜図２０（ａ）及び（ｂ）は、本比較例に係る半導体装置の製造方法を例示する工程断面図であり、各図の（ａ）はフィン型トランジスタ領域を示し、各図の（ｂ）は平面型トランジスタ領域を示す。
【００５１】
前述の如く、フィン型トランジスタ領域Ｒｆにおいては、図１６（ａ）に示すように、導電膜３２をエッチングしてゲート電極３２ａを形成する際に、フィン１０ａを保護するためにシリコン窒化部材１２ａが必要である。一方、平面型トランジスタ領域Ｒｐにおいては、シリコン窒化部材１２ａは不要である。
このため、本比較例においては、図１８（ａ）及び（ｂ）に示すように、フィン型トランジスタ領域Ｒｆのみにシリコン窒化膜１２を形成し、平面型トランジスタ領域Ｒｐには形成しない。また、領域Ｒｆ及び領域Ｒｐの双方において、シリコン窒化膜１４は形成しない。
【００５２】
しかしながら、この場合、図１９（ａ）及び（ｂ）に示すように、ハードマスク材１５、ハードマスク材１６及び反射防止膜１７を形成し、その上にレジストマスク５２を形成する際に、領域Ｒｆと領域Ｒｐとの間で、シリコン窒化膜１２の膜厚分だけレジストマスク５２の下地の高さが異なってしまう。このため、レジストマスク５２に微細なパターンを形成することができなくなり、集積度が高い半導体装置を製造することができなくなる。
【００５３】
また、図２０（ａ）及び（ｂ）に示すように、素子分離絶縁膜２０を形成し、その上面２０ａにＣＭＰを施したときに、フィン型トランジスタ領域Ｒｆにおいてはシリコン窒化部材１２ａがストッパとなるが、平面型トランジスタ領域Ｒｐにおいてはストッパが存在しないため、平面型トランジスタ領域Ｒｐにおける上面２０ａの位置が、フィン型トランジスタ領域Ｒｆにおける上面２０ａの位置よりも低くなってしまう。これにより、その後のリソグラフィ工程、例えば、図１５（ａ）及び（ｂ）に示す導電膜用マスク５５を形成する工程において、微細なパターンを形成できなくなる。このように、本比較例によれば、集積度が高い半導体装置を製造することが困難である。
【００５４】
次に、第２の比較例について説明する。
図２１（ａ）及び（ｂ）、図２２（ａ）及び（ｂ）は、本比較例に係る半導体装置の製造方法を例示する工程断面図であり、各図の（ａ）はフィン型トランジスタ領域を示し、各図の（ｂ）は平面型トランジスタ領域を示す。
【００５５】
本比較例においては、フィン型トランジスタ領域Ｒｆ及び平面型トランジスタ領域Ｒｐの双方にシリコン窒化膜１２を形成し、シリコン窒化膜１４は形成しない。
この場合は、シリコン窒化膜１２上にハードマスク材１５、ハードマスク材１６及び反射防止膜１７を形成したときに、領域Ｒｆと領域Ｒｐとの間で、反射防止膜１７の上面の高さを揃えることができる。従って、レジストマスク５２の下地の高さを均一にすることができる。
【００５６】
また、図２１（ａ）及び（ｂ）に示すように、層間絶縁膜２０の上面２０ａに対してＣＭＰを施したときに、領域Ｒｆ及び領域Ｒｐの双方においてシリコン窒化部材１２ａがストッパとして機能するため、上面２０ａの位置を揃えることができる。
【００５７】
しかしながら、本比較例においては、図２２（ａ）及び（ｂ）に示すように、ゲート電極を形成する工程の直前においても、平面型トランジスタ領域Ｒｐにシリコン窒化部材１２ａが存在してしまい、平面型トランジスタ領域Ｒｐのみからシリコン窒化部材１２ａを精度よく除去することが困難である。例えば、フィン型トランジスタ領域Ｒｆを覆い、平面型トランジスタ領域Ｒｐを露出させるようなレジストマスクを形成し、リン酸によるウェットエッチング又はプラズマエッチングにより平面型トランジスタ領域Ｒｐのみからシリコン窒化部材１２ａを除去することも考えられるが、そうすると、ゲート絶縁膜３１及び素子領域１０ｂの上面に損傷を与えてしまい、平面型トランジスタ４０ｂの特性を著しく低下させてしまう。
【００５８】
次に、第２の実施形態について説明する。
図２３（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図２３（ａ）は、前述の第１の実施形態における図２（ａ）及び（ｂ）に相当し、図２３（ｂ）は、図７（ａ）及び（ｂ）に相当する。
本実施形態においては、シリコン窒化膜１４を選択的に除去するためのレジストマスク５１の形成位置について詳細に説明する。
【００５９】
図２３（ａ）に示すように、本実施形態においては、レジストマスク５１の端縁５１ａを、フィン型トランジスタ領域Ｒｆと平面型トランジスタ領域Ｒｐとの境界に位置させている。これにより、シリコン酸化膜１３を除去する領域の境界が領域Ｒｆと領域Ｒｐとの境界に位置し、平面型トランジスタ領域Ｒｐの全体からシリコン酸化膜１３を除去し、フィン型トランジスタ領域Ｒｆの全体にシリコン酸化膜１３を残留させることができる。また、フィン１０ａと素子領域１０ｂとの間には、素子分離絶縁膜２０（図７参照）が埋め込まれる。従って、シリコン酸化膜１３を除去する領域の境界は、フィン型トランジスタ４０ａ及び平面型トランジスタ４０ｂ等の素子上ではなく、素子分離絶縁膜２０上に配置される。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００６０】
次に、第３の実施形態について説明する。
図２４は、本実施形態に係る半導体装置を例示する断面図である。
本実施形態は、シリコン酸化膜１３を除去する領域の境界を、ガードリング上に配置した例である。
図２４に示すように、本実施形態においては、フィン型トランジスタ領域Ｒｆと平面型トランジスタ領域Ｒｐとの境界を含む領域に、フィン型トランジスタ領域Ｒｆを囲むようにガードリング１０ｃ及び３２ｃを形成する。
【００６１】
すなわち、図２（ａ）及び（ｂ）に示す工程において、レジストマスク５１の端縁をフィン型トランジスタ領域Ｒｆと平面型トランジスタ領域Ｒｐとの境界に配置する。また、図７（ａ）及び（ｂ）に示すシリコン基板１０の上層部分を選択的に除去する工程において、領域Ｒｆと領域Ｒｐとの境界を含む領域に、ガードリング１０ｃとして、フィン型トランジスタ領域Ｒｆを囲む枠状の凸部を残留させる。これにより、図１２（ａ）及び（ｂ）に示すシリコン窒化部材を除去する工程において、ガードリング１０ｃの直上域の外側、すなわち、平面型トランジスタ領域Ｒｐ側からはシリコン窒化部材１２ａが除去され、ガードリング１０ｃの直上域の内側、すなわち、フィン型トランジスタ領域Ｒｆには、シリコン窒化部材１２ａが残留する。そして、図１６（ａ）及び（ｂ）に示す導電膜３２を選択的に除去する工程において、ガードリング１０ｃの直上域を含む枠状の領域に導電膜３２を残留させて、ガードリング３２ｃを形成する。
【００６２】
これにより、図２４に示すように、ガードリング１０ｃの外側部分とガードリング３２ｃの外側部分との間にはゲート絶縁膜３１が形成され、ガードリング１０ｃの内側部分とガードリング３２ｃの内側部分との間にはシリコン酸化部材１１ａ及びシリコン窒化部材１２ａが残留する。また、上方から見て、ガードリング１０ｃはガードリング３２ｃの内部に配置されている。
【００６３】
本実施形態によれば、フィン型トランジスタ領域Ｒｆと平面型トランジスタ領域Ｒｐとの境界にガードリング１０ｃ及び３２ｃを設けることにより、周辺回路の動作に起因して発生する電界がメモリセルの動作に影響を及ぼすことを抑制できる。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００６４】
次に、第３の実施形態の変形例について説明する。
図２５は、本変形例に係る半導体装置を例示する断面図である。
図２５に示すように、本変形例は、前述の第３の実施形態と比較して、ガードリング３２ｃがガードリング１０ｃの直上域の一部に枠状に設けられている点が異なっている。すなわち、上方から見て、ガードリング３２ｃはガードリング１０ｃの内部に配置されている。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第３の実施形態と同様である。
【００６５】
以上説明した実施形態によれば、フィン型トランジスタと平面型トランジスタとを作り分けることができる半導体装置の製造方法を実現することができる。
【００６６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することも可能である。
【符号の説明】
【００６７】
１：半導体装置、１０：シリコン基板（半導体基板）、１０ａ：フィン、１０ｂ：素子領域、１０ｃ：ガードリング、１１：シリコン酸化膜、１１ａ：シリコン酸化部材、１２：シリコン窒化膜（下側マスク膜）、１２ａ：シリコン窒化部材（下側マスク部材）、１３：シリコン酸化膜、１３ａ：シリコン酸化部材（バリア部材）、１４：シリコン窒化膜（上側マスク膜）、１４ａ：シリコン窒化部材（上側マスク部材）、１５：ハードマスク材（基板用マスク）、１５ａ、１５ｂ：パターン、１６：ハードマスク材、１６ａ、１６ｂ：パターン、１７：反射防止膜、１９：側壁、２０：素子分離絶縁膜、２０ａ：上面、２６：保護膜、２７：側壁保護膜、３１：ゲート絶縁膜、３２：導電膜、３２ａ、３２ｂ：ゲート電極、３２ｃ：ガードリング、３５：側壁、３６：エピタキシャル層、３７：側壁、３８：ソース・ドレイン領域、３９：チャネル領域、４０ａ：フィン型トランジスタ、４０ｂ：平面型トランジスタ、５１：レジストマスク、５１ａ：端縁、５２：レジストマスク、５２ａ、５２ｂ：パターン、５３、５４：レジストマスク、５５：導電膜用マスク、５５ａ、５５ｂ：パターン、Ｒｆ：フィン型トランジスタ領域、Ｒｐ：平面型トランジスタ領域
【図１】
2013183133.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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