(57)【要約】【課題】ＢＧＡの製造工程において、バンプランドの位置ずれ量が許容範囲を超えた不良品を容易に検出できる技術を提供する。【解決手段】バンプランドの位置ずれ量を検出する不良解析用パターン２０は、ソルダレジスト膜１７をパターニングしてバンプランド１２Ｄおよび位置決め孔１５を露出させる工程で同時に形成される。不良解析用パターン２０は、大型配線基板１０の下面のデバイス領域１３から距離（Ｌ）だけ離れた位置に配置される。この距離（Ｌ）は、大型配線基板１０から個片化されたＢＧＡの外形を基準としたバンプランド１２Ｄの位置ずれ量の最大許容範囲に等しくなるように設定される。【選択図】図１２
2013030657.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）上面、前記上面に形成された複数のボンディングリード、前記上面とは反対側の下面、前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続される複数のバンプランド、および前記複数のバンプランドのそれぞれを露出するように前記下面を覆う絶縁膜を有するデバイス領域と、平面視において前記デバイス領域の外側にそれぞれ形成された不良解析用パターンおよび位置決め用パターンとを備えた配線基板を準備する工程；
（ｂ）前記配線基板の前記デバイス領域における前記上面に半導体チップを搭載する工程；
（ｃ）前記工程（ｂ）の後、前記複数のバンプランドのそれぞれに半田材を配置する工程；
（ｄ）前記工程（ｃ）の後、前記位置決め用パターンに基づいて切断箇所を特定し、前記デバイス領域を前記切断箇所に沿って前記配線基板から分離することにより、組立体を取得する工程；
（ｅ）前記工程（ｄ）の後、取得した前記組立体の外観を検査する工程；
（ｆ）前記工程（ｅ）の後、取得した前記組立体をテストピンを有するテスト用ソケット内に収納して検査を行う工程；
ここで、
前記工程（ｅ）において、取得した前記組立体から前記不良解析用パターンが確認された場合は、前記組立体を不良品と認定する。
【請求項２】
平面視において、前記バンプランドの周縁部は前記絶縁膜で覆われており、前記不良解析用パターンは、前記絶縁膜に形成された開口部であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
平面視において、前記バンプランドの周縁部は前記絶縁膜から露出しており、前記不良解析用パターンは、前記絶縁膜に形成された開口部から露出する導体層であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記位置決め用パターンは、前記配線基板に形成された孔であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体チップは、複数のボンディングパッドおよび集積回路が形成された表面、および前記表面と反対側の裏面を有し、
前記工程（ｂ）では、前記半導体チップの前記裏面と前記配線基板の前記上面とが接着剤を介して接合されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）は、前記複数のボンディングリードおよび前記複数のバンプランドのそれぞれの表面に電解メッキ法でメッキ層を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記工程（ｄ）では、切断金型を用いて前記デバイス領域を前記配線基板から分離することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記不良解析用パターンの平面形状は、Ｌ字形であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記工程（ｂ）において、前記複数のバンプランドのそれぞれに接続する前記半田材は、半田ボールであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記デバイス領域の外縁から前記不良解析用パターンまでの距離は、前記組立体の外形を基準とした前記バンプランドの位置ずれ量の最大許容範囲に等しいことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
前記デバイス領域の外縁から前記不良解析用パターンまでの距離は、互いに隣り合う前記バンプランドのそれぞれの表面に接続される前記半田材の間隔の２分の１であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】
前記配線基板は、複数の前記デバイス領域を有しており、
前記不良解析用パターンおよび前記位置決め用パターンは、複数の前記デバイス領域のそれぞれの外側に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１３】
半田材を介して実装基板に搭載される半導体装置であって、かつ以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）上面、前記上面に形成された複数のボンディングリード、前記上面とは反対側の下面、前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続される複数のバンプランド、および前記複数のバンプランドのそれぞれを露出するように前記下面を覆う絶縁膜を有するデバイス領域と、平面視において前記デバイス領域の外側に形成された不良解析用パターンと、平面視において前記デバイス領域の外側に形成された位置決め用パターンと備えた配線基板を準備する工程；
（ｂ）前記配線基板の前記デバイス領域における前記上面に半導体チップを搭載する工程；
（ｃ）前記工程（ｂ）の後、前記複数のバンプランドのそれぞれに半田材を配置する工程；
（ｄ）前記工程（ｃ）の後、前記位置決め用パターンに基づいて切断箇所を特定し、前記配線基板から前記デバイス領域を分離することにより、組立体を取得する工程；
（ｅ） 前記工程（ｄ）の後、取得した前記組立体の外観を検査する工程；
ここで、
前記工程（ｅ）において、取得した前記組立体から前記不良解析用パターンが確認された場合は、前記組立体を不良品と認定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＢＧＡ(Ball Grid Array)などの面実装型半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＢＧＡ(Ball Grid Array)のような面実装パッケージ形態を有する半導体装置は、配線基板（パッケージ基板とも呼ばれる）の上面に搭載した半導体チップ（以下、単にチップという）を樹脂で封止した構造を有している。
【０００３】
上記配線基板の上面には複数の配線が形成されており、これらの配線の一端である電極パッド（ボンディングリード）とチップとは、金属ワイヤあるいはバンプ電極を介して電気的に接続される。また、配線基板の下面には、配線基板内のビアホールを通じて上記電極パッドに電気的に接続された複数のバンプランドが設けられる。これらのバンプランドは、半導体装置の外部接続端子を構成しており、半導体装置は、これらのバンプランドに接続された半田ボールを介して電子機器のマザーボード（実装基板）に実装される。
【０００４】
特許文献１（特許第３３９８５８０号）は複数の配線基板領域を有する基板フレームに外形パンチングを施し、ダイ／ポンチにより基板フレームを打ち抜いて複数の配線基板を形成する技術を開示している。
【０００５】
特許文献２（特開２００９−２５２９６４号公報）は、テープキャリア型半導体装置のベースフィルムに穿設された不良品打ち抜き穴（検査によって不良品であると判定されたテープキャリアをベースフィルムから除去するための打ち抜き穴）の位置ずれを目視によって判定する技術を開示している。
【０００６】
上記ベースフィルムには、その一面に貼り付けた銅（Ｃｕ）箔をエッチングして回路パターンを形成する際、位置ずれ認識用パターンが同時に形成される。位置ずれ認識用パターンは、四角形の平面パターンを有しており、矩形の平面パターンを有する打ち抜き穴のコーナー部と重なる領域に配置される。
【０００７】
打ち抜き穴がベースフィルムの正しい位置に穿設されたか否かは、打ち抜き穴と位置ずれ認識用パターンとが重なる領域の位置、形状等を目視により調べ、これらが許容範囲内にあるか否かによって判定する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３３９８５８０号
【特許文献２】特開２００９−２５２９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
配線基板を用いる半導体装置の製造方法の一例として、前記特許文献１のように、複数の配線基板領域を有する大型配線基板（基板フレーム）をパンチ（切断金型）で打ち抜くことによって、配線基板を個片化する方法がある。
【００１０】
特許文献１に記載された個片化方法では、打ち抜き箇所を特定するために、あらかじめ大型配線基板に位置決め（位置合わせ）の基準となるパターン（例えば孔）を形成しておき、このパターンを基準にして大型配線基板を打ち抜くことにより、配線基板を個片化している。
【００１１】
ところが、一般に配線基板を用いた半導体装置の製造工程では、製造装置と配線基板との間に位置ずれの問題が発生し易い。例えば特許文献１に記載された製造方法では、配線基板の打ち抜き箇所を特定する際の基準となるパターンでさえもが、本来形成されるべき位置からずれ、本来の切断箇所とは異なる部分を切断してしまうことがある。
【００１２】
その結果、個片化された配線基板に形成される電極パッド（バンプランド）の位置も、個片化された配線基板（半導体装置）の外形を基準とした場合、所定の位置からずれてしまうことになる。
【００１３】
なお、バンプランドの位置が（配線基板の外形を基準とした）所定の位置からずれてしまうと、配線基板から個片化した（取得した）半導体装置の検査工程において、半導体装置に形成された半田ボール（半田材）にテスト用ソケット内のテスト端子（ピン）を接触させることが困難となる。また、完成した半導体装置を実装基板に実装した際、実装基板上の本来配置（搭載）される領域から半導体装置の一部がはみ出てしまい、隣に配置された他の電子部品と接触する、あるいは隣に配置される他の電子部品の実装の妨げになるといった問題が発生する。
【００１４】
本発明の目的は、バンプランドが所定の位置から大きく（許容範囲を超える量）ずれた不良の半導体装置を容易に特定（排除）することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の好ましい実施の形態である半導体装置の製造方法は、
（ａ）上面、前記上面に形成された複数のボンディングリード、前記上面とは反対側の下面、前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続される複数のバンプランド、および前記複数のバンプランドのそれぞれを露出するように前記下面を覆う絶縁膜を有するデバイス領域と、平面視において前記デバイス領域の外側にそれぞれ形成された不良解析用パターンおよび位置決め用パターンとを備えた配線基板を準備する工程；
（ｂ）前記配線基板の前記デバイス領域における前記上面に半導体チップを搭載する工程；
（ｃ）前記工程（ｂ）の後、前記複数のバンプランドのそれぞれに半田材を配置する工程；
（ｄ）前記工程（ｃ）の後、前記位置決め用パターンに基づいて切断箇所を特定し、前記デバイス領域を前記切断箇所に沿って前記配線基板から分離することにより、組立体を取得する工程；
（ｅ）前記工程（ｄ）の後、取得した前記組立体の外観を検査する工程；
（ｆ）前記工程（ｅ）の後、取得した前記組立体をテストピンを有するテスト用ソケット内に収納して検査を行う工程；
を含み、
前記工程（ｅ）において、取得した前記組立体から前記不良解析用パターンが確認された場合は、前記組立体を不良品と認定するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１９】
配線基板から分離された組立体の外観検査によって、不良解析用パターンの有無を確認することにより、組立体に形成されたバンプランドの位置ずれ量が許容範囲を超えた不良の組立体を容易に検出することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１であるＢＧＡの製造工程を示すフロー図である。
【図２】ＢＧＡの製造に用いる大型配線基板の全体平面図である。
【図３】（ａ）は、図２の一部を示す平面図、（ｂ）は、（ａ）のＡ−Ａ線断面図である。
【図４】（ａ）は、ＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＡ−Ａ線断面図である。
【図５】（ａ）、（ｂ）は、ＢＧＡの製造方法を示す平面図である。
【図６】（ａ）、（ｂ）は、ＢＧＡの製造方法を示す平面図である。
【図７】（ａ）は、図６に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＢ−Ｂ線断面図である。
【図８】（ａ）は、図７に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＣ−Ｃ線断面図、（ｃ）は、（ａ）のＤ−Ｄ線断面図である。
【図９】図８に続くＢＧＡの製造方法を示す断面図である。
【図１０】（ａ）は、図９に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＢ−Ｂ線断面図である。
【図１１】（ａ）は、図１０に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＣ−Ｃ線断面図、（ｃ）は、（ａ）のＤ−Ｄ線断面図である。
【図１２】（ａ）は、図１０に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＥ−Ｅ線断面図である。
【図１３】（ａ）は、図１２に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＣ−Ｃ線断面図、（ｃ）は、（ａ）のＤ−Ｄ線断面図である。
【図１４】（ａ）は、図１３に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＦ−Ｆ線断面図である。
【図１５】図１４（ｂ）の拡大断面図である。
【図１６】（ａ）は、図１４に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＦ−Ｆ線断面図である。
【図１７】（ａ）は、図１６に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＦ−Ｆ線断面図である。
【図１８】（ａ）は、図１７に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＧ−Ｇ線断面図である。
【図１９】図１８に続くＢＧＡの製造方法を示す断面図である。
【図２０】図１９に続くＢＧＡの製造方法を示す断面図である。
【図２１】図２０に続くＢＧＡの製造方法を示す断面図である。
【図２２】図２１に続くＢＧＡの製造方法を示す断面図である。
【図２３】図２２に続くＢＧＡの製造方法を示す断面図である。
【図２４】図２３に続くＢＧＡの製造方法を示す断面図である。
【図２５】図２４に続くＢＧＡの製造方法を示す断面図である。
【図２６】図２５に続くＢＧＡの製造方法を示す平面図である。
【図２７】図２５に続くＢＧＡの製造方法を示す平面図である。
【図２８】ＢＧＡの電気特性検査に用いるテスト用ソケットの概略断面図である。
【図２９】図２７に続くＢＧＡの製造方法を示す断面図である。
【図３０】ＢＧＡおよび他の電子部品をマザーボードに実装した状態を示す断面図である。
【図３１】不良解析用パターンのレイアウトの別例を示す平面図である。
【図３２】不良解析用パターンのレイアウトのさらに別例を示す平面図である。
【図３３】ＢＧＡの半田ボールピッチと位置ずれ量の最大許容範囲を定めたＪＥＩＴＡ規格およびＪＥＤＥＣ規格を示す図である。
【図３４】本発明の実施の形態２であるＢＧＡの製造工程を示す平面図である。
【図３５】本発明の実施の形態２であるＢＧＡの製造工程を示す平面図である。
【図３６】本発明の実施の形態２であるＢＧＡの製造工程を示す平面図である。
【図３７】本発明の実施の形態２であるＢＧＡの製造工程を示す平面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。
【００２２】
（実施の形態１）
図１は、本実施の形態によるＢＧＡの製造工程を示すフロー図、図２は、ＢＧＡの製造に用いる大型配線基板の全体平面図、図３（ａ）は、図２の一部（デバイス領域２個分）を示す平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ線断面図である。
【００２３】
図２および図３に示す大型配線基板１０は、平面形状が長方形の基材１１と、この基材１１の両面（上面および下面）に貼り付けた銅箔１２とで構成される両面銅張積層板である。基材１１は、例えば耐熱性ガラス布にエポキシ樹脂を含浸させた絶縁材で構成されている。
【００２４】
図２および図３（ａ）において、二点鎖線で示す矩形のデバイス領域１３は、後の工程でＢＧＡの配線基板となる領域を示す設計上の領域である。図２に示すように、大型配線基板１０は、４つのデバイス領域１３を有しているので、この大型配線基板１０から４個のＢＧＡを取得することができる。
【００２５】
大型配線基板１０を使ってＢＧＡを製造するには、まず、図４（ａ）、（ｂ）に示すように、ドリルを用いた孔明け加工により、大型配線基板１０の各デバイス領域１３の内側に複数のビアホール１４を形成し、各デバイス領域１３の外側に位置決め孔（位置決め用パターン）１５を形成する。
【００２６】
各デバイス領域１３に形成されるビアホール１４は、次の工程で大型配線基板１０の上面に形成する電極パッド（ボンディングリード）と下面に形成する電極パッド（バンプランド）とを電気的に接続するための接続孔である。なお、実際の大型配線基板１０の製造工程では、各デバイス領域１３に多数（数十個〜数百個）のビアホール１４を形成するが、ここでは図面を見易くするために、各デバイス領域１３に形成するビアホール１４の数を４個とする。
【００２７】
各デバイス領域１３の外側に形成される位置決め孔１５は、後述する大型配線基板１０の切断工程で大型配線基板１０を切断金型に位置決めする際に使用されるガイド孔である。大型配線基板１０に形成する位置決め孔１５の数は、切断金型の構造等に依存するので特に限定はできないが、ここでは、各デバイス領域１３の外側に２個の位置決め孔１５を形成する。位置決め孔１５の開口径は、通常、デバイス領域１３の内側に形成されるビアホール１４の開口径よりも大きい。
【００２８】
上記位置決め孔１５は、後述するワイヤボンディング工程やモールド工程で大型配線基板１０をボンディング装置やモールド金型に位置決めする際のガイド孔として使用することもできる。また、大型配線基板１０を一つの工程から次の工程に搬送する際の送り孔として用することもできる。これらのガイド孔や送り孔は、デバイス領域１３の外側に位置決め孔１５とは別途に形成することもできる。
【００２９】
ドリルを用いて大型配線基板１０にビアホール１４と位置決め孔１５とを形成する上記の工程では、全てのビアホール１４および全ての位置決め孔１５をそれぞれ一括して同時に形成するのではなく、１個ずつ形成する。
【００３０】
具体的には、例えば図５（ａ）に示すように、１つのデバイス領域１３の内側に４個のビアホール１４を１個ずつ形成し、続いて図５（ｂ）に示すように、隣接するデバイス領域１３の内側に４個のビアホール１４を１個ずつ形成する。このようにして、４つのデバイス領域１３のそれぞれに４個のビアホール１４を形成する。
【００３１】
次に、図６（ａ）に示すように、１つのデバイス領域１３の外側に２個の位置決め孔１５を１個ずつ形成し、続いて図６（ｂ）に示すように、隣接するデバイス領域１３の外側に２個の位置決め孔１５を１個ずつ形成する。このようにして、４つのデバイス領域１３のそれぞれの外側に２個の位置決め孔１５を形成する。なお、ビアホール１４と位置決め孔１５は、いずれを先に形成してもよい。
【００３２】
ドリルを用いて位置決め孔１５を１個ずつ形成する上記の孔明け工程では、大型配線基板１０に対するドリルの位置ずれ等に起因して、位置決め孔１５の位置にばらつきが生じ、場合によっては位置ずれ量が許容限界を超えてしまうこともある。前述したように、位置決め孔１５は、大型配線基板１０を切断金型に位置決めする際に使用されるガイド孔である。そのため、デバイス領域１３とその外側に形成された位置決め孔１５との間に位置ずれが生じた場合には、大型配線基板１０を切断してＢＧＡを個片化した際、デバイス領域１３の外形を基準としてレイアウトされた電極パッド（後述）の位置が配線基板の外形に対してずれてしまうことになる。従って、位置決め孔１５は、デバイス領域１３の外形を基準として所定の位置に精度良く形成することが要求される。
【００３３】
次に、図７（ａ）、（ｂ）に示すように、フォトリソグラフィ技術を用いて大型配線基板１０の上面の銅箔１２をパターニングすることにより、各デバイス領域１３の内側にボンディングリード（電極パッド）１２Ａおよび配線１２Ｂを形成し、各デバイス領域１３の外側にメッキ用の給電線１２Ｃを形成する。
【００３４】
上記配線１２Ｂは、その一端がボンディングリード１２Ａに電気的に接続され、かつ、その他端がビアホール１４の開口端を囲むように形成される。また、配線１２Ｂの他端には、給電線１２Ｃが電気的に接続される。すなわち、ボンディングリード１２Ａ、配線１２Ｂおよび給電線１２Ｃは、一体に形成される。
【００３５】
次に、図８（ａ）、（ｂ）、（ｃ）に示すように、フォトリソグラフィ技術を用いて大型配線基板１０の下面の銅箔１２をパターニングすることにより、各デバイス領域１３の内側にバンプランド（電極パッド）１２Ｄおよび配線１２Ｅを形成し、各デバイス領域１３の外側にメッキ用の給電線１２Ｆを形成する。
【００３６】
上記配線１２Ｅは、その一端がバンプランド１２Ｄに電気的に接続され、かつ、その他端がビアホール１４の開口端を囲むように形成される。また、配線１２Ｅの他端には、給電線１２Ｆが電気的に接続される。すなわち、バンプランド１２Ｄ、配線１２Ｅおよび給電線１２Ｆは、一体に形成される。
【００３７】
なお、実際の大型配線基板１０の製造工程では、各デバイス領域１３に多数（数十個〜数百個）のボンディングリード１２Ａおよびバンプランド１２Ｄを形成するが、ここでは図面を見易くするために、各デバイス領域１３に形成するボンディングリード１２Ａおよびバンプランド１２Ｄの数をそれぞれ４個とする。
【００３８】
次に、図９に示すように、無電解メッキ法を用いてビアホール１４の内部に銅メッキ層１６を形成する。これにより、大型配線基板１０の上面の導体層（ボンディングリード１２Ａ、配線１２Ｂ、給電線１２Ｃ）と下面の導体層（バンプランド１２Ｄ、配線１２Ｅ、給電線１２Ｆ）とがビアホール１４を介して電気的に接続される。
【００３９】
次に、図１０に示すように、大型配線基板１０の上面にソルダレジスト膜（絶縁膜）１７を塗布した後、フォトリソグラフィ技術を用いてソルダレジスト膜１７をパターニングすることにより、各デバイス領域１３の内側のボンディングリード１２Ａと各デバイス領域１３の外側の位置決め孔１５とをそれぞれ露出させる。
【００４０】
また、図１１に示すように、大型配線基板１０の下面にソルダレジスト膜１７を塗布した後、フォトリソグラフィ技術を用いてソルダレジスト膜１７をパターニングすることにより、各デバイス領域１３の内側のバンプランド１２Ｄと各デバイス領域１３の外側の位置決め孔１５とをそれぞれ露出させる。
【００４１】
本実施の形態では、バンプランド１２Ｄの上部を覆うソルダレジスト膜１７を除去してバンプランド１２Ｄの表面を露出させる際、ソルダレジスト膜１７の開口径をバンプランド１２Ｄの開口径よりも小さくする、いわゆるＳＭＤ(Solder Mask Defined)方式を用いる。この場合、実際にバンプランド１２Ｄとして機能するのは、ソルダレジスト膜１７の開口から露出した部分のみとなり、ソルダレジスト膜１７で覆われたバンプランド１２Ｄの周縁部は、バンプランド１２Ｄとして機能しない。
【００４２】
バンプランド１２Ｄの表面には、後述する工程で半田ボールが接続されるが、上記のＳＭＤ方式を用いてバンプランド１２Ｄの表面を露出させた場合、半田ボールの中心は、ソルダレジスト膜１７の開口径の中心と一致する。
【００４３】
また、本実施の形態では、大型配線基板１０の下面のソルダレジスト膜１７をパターニングしてバンプランド１２Ｄおよび位置決め孔１５を露出させる上記の工程において、各デバイス領域１３の外側のソルダレジスト膜１７を同時に除去し、各デバイス領域１３の四隅近傍に不良解析用パターン（レジスト開口）２０を形成する。不良解析用パターン２０の平面形状は、例えばＬ字形である。
【００４４】
上記不良解析用パターン２０は、大型配線基板１０を切断してＢＧＡを個片化した後の外観検査工程（後述）において、ＢＧＡの配線基板が大型配線基板１０のデバイス領域１３の外縁に沿って正確に切断されたか否かを判定するために使用される。
【００４５】
上記不良解析用パターン２０は、各デバイス領域１３の外側において、導体層（給電線１２Ｆ）が配置されていない箇所に形成される。従って、不良解析用パターン２０の内側には、大型配線基板１０の基材１１のみが露出しており、導体層は露出していない。
【００４６】
なお、実際の大型配線基板１０では、各デバイス領域１３に高密度に導体層が形成されるため、導体層が形成された領域に不良解析用パターン２０を配置すると、不良解析用パターン２０の内側に露出した導体層同士が大型配線基板１０を切断した際の切断面において短絡する恐れがある。しかし、導体層が配置されていない領域に不良解析用パターン２０を形成した場合は、このような問題を回避することができる。
【００４７】
前述したように、不良解析用パターン２０は、ソルダレジスト膜１７をパターニングしてバンプランド１２Ｄおよび位置決め孔１５を露出させる工程で同時に形成される。すなわち、不良解析用パターン２０、バンプランド１２Ｄおよび位置決め孔１５のそれぞれの開口パターンは、同一のフォトマスクに形成されたパターンである。従って、不良解析用パターン２０とバンプランド１２Ｄとの間には、原則として互いの位置にずれが生じることはない。
【００４８】
図１２に示すように、不良解析用パターン２０は、デバイス領域１３の外縁から距離（Ｌ）だけ離れた位置に配置される。この距離（Ｌ）は、大型配線基板１０から個片化されたＢＧＡの外形を基準としたバンプランド１２Ｄの位置ずれ量の最大許容範囲に等しくなるように設定されている。
【００４９】
バンプランド１２Ｄの表面には、後述する工程で半田ボールが接続されるが、ＢＧＡの外形に対する半田ボールの中心の位置ずれ量の最大許容範囲は、ＪＥＩＴＡ(Japan Electronics and Information Technology Association)規格またはＪＥＤＥＣ(Joint Electron Device Engineering Council)規格によって定められている。従って、上記の距離（Ｌ）は、ＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた半田ボールの位置ずれ量の最大許容範囲に等しく、例えばボールピッチが０．８ｍｍで、かつ、後述するように樹脂封止体２６が個別に形成されたフランジタイプの半導体装置（ＢＧＡ）の最大許容範囲は、ＪＥＩＴＡ規格の場合ではφ０．２ｍｍ、ＪＥＤＥＣ規格ではφ０．１５ｍｍである。なお、ＪＥＩＴＡ規格については、図３３に示すように、複数のデバイス領域１３を一括して樹脂封止することで形成される直方体タイプの半導体装置の最大許容範囲が、フランジタイプの半導体装置の最大許容範囲と異なっている。
【００５０】
また、実際の大型配線基板１０では、各デバイス領域１３に数十個〜数百個の半田ボールが接続されるが、このような多数の半田ボールが接続される場合、上記の距離（Ｌ）は、互いに隣り合う２個のバンプランド１２Ｄのそれぞれの表面に接続される２個の半田ボールの間隔の２分の１程度となる。
【００５１】
次に、大型配線基板１０の上面に形成されたボンディングリード１２Ａの表面、および大型配線基板１０の下面に形成されたボンディングリード１２Ａの表面にそれぞれメッキ層（図示省略）を形成する。ここでは、給電線１２Ｃ、１２Ｆを通じて各デバイス領域１３の内側の導体層（配線１２Ｂ、１２Ｅ、ボンディングリード１２Ａ、バンプランド１２Ｄ）に電流を流す電解メッキ法を用い、ソルダレジスト膜１７で覆われていない領域の導体層（ボンディングリード１２Ａ、バンプランド１２Ｄ）の表面のみにメッキ層を形成する。
【００５２】
上記メッキ層は、ニッケル（Ｎｉ）と金（Ａｕ）の積層膜からなる。ボンディングリード１２Ａの表面の金メッキ層は、後の工程でボンディングリード１２Ａの表面に接続される金ワイヤとボンディングリード１２Ａとを金（Ａｕ）−金（Ａｕ）接合させるために形成される。また、バンプランド１２Ｄの表面の金メッキ層は、後の工程でバンプランド１２Ｄの表面に接続される半田ボールの濡れ性を向上させるために形成される。
【００５３】
次に、図１３に示すように、大型配線基板１０をルータ加工することにより、各デバイス領域１３の外縁と重なる領域の一部に、平面形状が矩形のスリットホール（貫通孔）２１を形成する。
【００５４】
スリットホール２１を形成する目的の一つは、各デバイス領域１３の内側に形成された導体層（配線１２Ｂ、１２Ｅ、ボンディングリード１２Ａ、バンプランド１２Ｄ）を不要となった給電線１２Ｃ、１２Ｆから電気的に分離することにある。これにより、各デバイス領域１３の内側に形成された導体層（配線１２Ｂ、１２Ｅ、ボンディングリード１２Ａ、バンプランド１２Ｄ）の導通試験をデバイス領域１３単位で行うことが可能となる。
【００５５】
また、各デバイス領域１３の外縁と重なる領域の一部にスリットホール２１を形成することにより、後の工程で大型配線基板１０を切断する際の作業性が向上する。なお、本実施の形態では、スリットホール２１によりソルダレジスト膜１７、基材１１および導体層を除去することについて説明したが、デバイス領域１３単位で導通試験を行うためには、少なくとも導体層の一部を除去することで、各ボンディングリード１２Ａおよび各バンプランド１２Ｄのそれぞれが給電線１２Ｆから分離されていればよいため、分離手段としては、スリットホール２１に限らず、ソルダレジスト膜１７および導体層（配線１２Ｂ、１２Ｅ）のみを除去するような溝（凹部）であってもよい。
【００５６】
次に、図１４におよび図１５（図１４（ｂ）の拡大図）に示すように、大型配線基板１０の上面の各デバイス領域１３に接着剤２２を介してチップ２３を搭載する。矩形の単結晶シリコン基板からなるチップ２３は、複数のボンディングパッド（電極パッド）２４および図示しない集積回路が形成された表面（デバイス面）と反対側の裏面を大型配線基板１０の上面と対向させた状態でデバイス領域１３の中央部に搭載される。
【００５７】
次に、図１６に示すように、大型配線基板１０の上面に形成されたボンディングリード１２Ａと、チップ２３の表面のボンディングパッド２４とを金ワイヤ２５によって電気的に接続する。金ワイヤ２５のボンディングは、例えば熱と超音波とを併用するボールボンディング法を用いて行う。
【００５８】
次に、図１７に示すように、大型配線基板１０の上面の各デバイス領域１３に搭載されたチップ２３を樹脂封止体２６によって個別に封止する。樹脂封止体２６によるチップ２３の封止は、大型配線基板１０をトランスファモールド方式の金型（図示省略）に装着して行う。樹脂封止体２６は、例えばシリコンフィラーを添加した熱硬化性エポキシ樹脂で構成される。
【００５９】
次に、図１８に示すように、大型配線基板１０の下面の各デバイス領域１３に形成されたバンプランド１２Ｄの表面に半田ボール２７を接続する。半田ボール２７は、例えば錫（Ｓｎ）単体、または錫に少量のビスマス（Ｂｉ）、亜鉛（Ｚｎ）、銀（Ａｇ）、銅（Ｃｕ）のいずれか、あるいはこれらのうちの２種以上を添加した錫合金などで構成される。
【００６０】
バンプランド１２Ｄの表面に半田ボール２７を接続するには、例えばボール状に成形した半田材をバンプランド１２Ｄの表面に搭載した後、大型配線基板１０を加熱して半田材をリフローさせる。このようにすると、バンプランド１２Ｄの表面に接続された半田ボール２７は、その中心がバンプランド１２Ｄの表面を覆うソルダレジスト膜１７の開口径の中心と一致するように、自己整合で位置決めされる。ここまでの工程により、大型配線基板１０の組み立て工程が完了する。
【００６１】
次に、上記大型配線基板１０を切断してＢＧＡを個片化するために、大型配線基板１０を図１９に示す切断金型（パンチ金型）３０に装着する。
【００６２】
図１９に示すように、切断金型３０は、２本の位置決めピン３１が設けられたダイ３２と、これらの位置決めピン３１が挿入される２個のピン穴３３を備えたパンチ３４とで構成されている。
【００６３】
パンチ３４の外形寸法は、大型配線基板１０のデバイス領域１３の外形寸法と同一である。従って、このパンチ３４を使って大型配線基板１０を切断することにより、デバイス領域１３と同一の外形寸法を有するＢＧＡが取得される。
【００６４】
大型配線基板１０を切断金型３０に装着するには、図２０に示すように、大型配線基板１０の下面を上に向けた状態で２個の位置決め孔１５のそれぞれにダイ３２のピン３１を挿入した後、図２１に示すように、ダイ３２とパンチ３４とで大型配線基板１０を上下方向から挟み込む。
【００６５】
次に、図２２に示すように、パンチ３４を押し下げ、大型配線基板１０をデバイス領域１３単位で切断することにより、大型配線基板１０から１個のＢＧＡ４０を取得する。このとき切断・分離された大型配線基板１０は、ＢＧＡ４０の配線基板を構成する。
【００６６】
次に、図２３に示すように、ダイ３２およびパンチ３４を初期位置に戻し、続いて、図２４に示すように、ダイ３２の位置決めピン３１をパンチ３４のピン穴３３から抜き取った後、図２５に示すように、ＢＧＡ４０を切断金型３０から取り出す。このようにして、切断金型３０に装着された大型配線基板１０をデバイス領域１３単位で順次切断することにより、大型配線基板１０から４個のＢＧＡ（組立体）４０を取得する。
【００６７】
図１９〜図２５を用いて説明したように、切断金型３０を使って大型配線基板１０を切断する工程では、大型配線基板１０を切断金型３０に装着する際、大型配線基板１０の各デバイス領域１３の外側に形成された２個の位置決め孔１５をダイ３２のピン３１を挿入する（図２０）。すなわち、大型配線基板１０の位置決め孔１５は、大型配線基板１０をデバイス領域１３単位で切断する際のガイド孔として使用される。
【００６８】
そのため、大型配線基板１０の所定のデバイス領域１３とその外側の位置決め孔１５との間に位置ずれが生じている場合は、大型配線基板１０を切断金型３０に装着した際、そのデバイス領域１３とパンチ３４との間に位置ずれが生じる。従って、この場合は、大型配線基板１０をデバイス領域１３の外縁に沿って正確に切断することができなくなるので、ＢＧＡ４０のバンプランド１２Ｄに接続された半田ボール２７の位置がＢＧＡ４０の外形に対してずれてしまうことになる。
【００６９】
そして、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量が、前述したＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた最大許容範囲を超えている場合、このＢＧＡ４０は不良品となる。そこで、本実施の形態では、次の外観検査工程において、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量が、ＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた最大許容範囲を超えているか否かを判定する。
【００７０】
前述したように、大型配線基板１０の各デバイス領域１３の外側には、デバイス領域１３の外縁から距離（Ｌ）だけ離れた位置に不良解析用パターン２０が形成される（図１２）。そして、この距離（Ｌ）は、ＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた最大許容範囲に等しくなるように設定されている。
【００７１】
また、上記不良解析用パターン２０は、大型配線基板１０の下面に塗布したソルダレジスト膜１７をパターニングしてバンプランド１２Ｄを露出させる工程で同時に形成するため、不良解析用パターン２０とバンプランド１２Ｄ（およびバンプランド１２Ｄに接続される半田ボール２７）との間の位置ずれ量は０である。
【００７２】
そこで、外観検査工程では、ＢＧＡ４０の下面を観察する。そして、例えば図２６に示すように、ソルダレジスト膜１７が除去されて基材１１が露出している箇所が確認された場合、すなわち大型配線基板１０のデバイス領域１３の外側に配置された不良解析用パターン２０の一部がＢＧＡ４０の配線基板に残った場合は、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量も、距離（Ｌ）、すなわちＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた最大許容範囲を超えたと判断することができるため、このＢＧＡ４０を不良品と認定する。
【００７３】
また、ＢＧＡ４０の下面を観察したとき、例えば図２７に示すように、半田ボール２７が接続されたバンプランド１２Ｄの表面を除く領域の全体がソルダレジスト膜１７で覆われている場合、すなわちＢＧＡ４０の下面に不良解析用パターン２０が存在しない場合は、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量が距離（Ｌ）、すなわちＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた最大許容範囲より小さいと判断することができるので、その他の外観不良がない限り、このＢＧＡ４０を外観検査工程での良品と認定する。
【００７４】
このように、本実施の形態によれば、外観検査工程においてＢＧＡ４０の下面を観察することにより、半田ボール２７の位置ずれ量が最大許容範囲を超えた不良のＢＧＡ４０を容易に検出することができる。
【００７５】
次に、上記外観検査工程で良品と認定されたＢＧＡ４０の電気特性検査を行う。この電気特性検査は、例えば図２８に示すようなテスト用ソケット５０にＢＧＡ４０を収納して行う。
【００７６】
テスト用ソケット５０は、ソケット本体５１と、ソケット本体５１の上部に開閉可能に取り付けられたキャップ５２とを備えている。また、ソケット本体５１には、複数個のボール接続用テストピン５３が内蔵されている。ボール接続用テストピン５３は、ＢＧＡ４０の配線基板のバンプランド１２Ｄに接続された半田ボール２７と接触する円柱状のプローブ針である。
【００７７】
ボール接続用テストピン５３は、コイルバネの弾性力によってピンガイド５４内を上下動するポゴピン（POGO pin）構造を有しており、その下端部は、ソケット本体５１に内蔵された図示しないコンタクトプローブに接続されている。ボール接続用テストピン５３が収容されたピンガイド５４の内壁面の上端部は、その下方の部分よりも隙間が広くなっており、半田ボール２７が挿入されるボールガイド部として機能する。
【００７８】
ボール接続用テストピン５３の先端部（上端部）の形状は、球状の半田ボール２７と多点で接触する、いわゆるクラウン形状になっている。ボール接続用テストピン５３の先端部の形状をこのようにした場合は、球状の半田ボール２７との接触点（接触面積）が増えるので、ボール接続用テストピン５３の先端部を半田ボール２７の表面に確実に接触させることができる。なお、図に示したボール接続用テストピン５３の先端部は、半田ボール２７と２点で接触する形状になっているが、半田ボール２７と３点以上で接触する形状であってもよいことは勿論である。
【００７９】
上記テスト用ソケット５０を使用してＢＧＡ４０の電気特性検査を行う際は、図２９に示すように、ＢＧＡ４０をソケット本体５１の上面に位置決めする。そして、キャップ５１の下面に設けられた凸部５５をＢＧＡ４０の上面に押し付けることによって、ＢＧＡ４０をソケット本体５１の上面に固定する。
【００８０】
本実施の形態では、この電気特性検査工程に先立つ外観検査工程において、半田ボール２７の位置ずれ量が大きいＢＧＡ４０を不良品として取り除いているので、テスト用ソケット５０に装着されたＢＧＡ４０の下面の半田ボール２７をボール接続用テストピン５３の先端部と確実に接触させることができる。
【００８１】
次に、この状態でＢＧＡ４０に対する各種の電気特性検査を行う。この電気特性検査には、例えばＢＧＡ４０の配線基板に搭載されたチップ２３からボール接続用テストピン５３に至る配線経路の導通／非導通を確認する検査、チップ２３に対するＡＣ／ＤＣテスト、チップ１０２から半田ボール２７に至る配線経路の導通／非導通を確認する検査などが含まれる。
【００８２】
このようにして、前述の大型配線基板１０から取得した複数個のＢＧＡ４０のうち、前述の外観検査工程で良品と認定されたＢＧＡ４０の電気特性検査を行い、良品のＢＧＡ４０のを選別することにより、ＢＧＡ４０の製造工程が完了する。
【００８３】
前述の外観検査工程で良品と認定されたＢＧＡ４０は、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量が小さい。そのため、図３０に示すように、半田ボール２７を介してＢＧＡ４０を電子機器の実装基板（マザーボード）４１に実装した際、実装基板４１の本来の搭載位置に精度よく実装することができ、隣に配置される他の電子部品と接触したり、隣に配置される他の電子部品の実装を妨げたりすることがない。
【００８４】
なお、本実施の形態では、ドリルを用いて大型配線基板１０にビアホール１４と位置決め孔１５とを形成する工程（図４〜図６に示す工程）において、位置決め孔１５をデバイス領域１３毎に順番に形成したが、複数のデバイス領域１３の外側に同時に位置決め孔１５を形成してもよい。
【００８５】
本実施の形態では、位置決め孔１５をデバイス領域１３毎に順番に形成するからこそ、位置決め孔１５が所定の位置からずれると説明したが、複数のデバイス領域１３のそれぞれに対応する複数の位置決め孔１５を同時に形成する場合においても、位置決め孔１５の形成のために使用する装置に大型配線基板１０を設置する際に大型配線基板１０の位置がずれた場合には、デバイス領域１３と位置決め孔１５との間に位置ずれが生じる。
【００８６】
しかしながら、本実施の形態のように、不良品を判別する手段（不良解析用パターン２０）を大型配線基板１０に設けておくことにより、複数の位置決め孔１５を同時に形成する場合においても、半田ボール２７の位置ずれが生じた不良品を確実に特定することができる。
【００８７】
また、大型配線基板１０と加工装置との間に位置ずれが生じなかったとしても、切断工程において使用する加工手段（装置）の加工精度（誤差）により、個片化されたＢＧＡ４０が不良品となる恐れもある。しかし、本実施の形態によれば、デバイス領域１３の外側に不良品を識別するためのパターン（本実施の形態では、レジスト開口で構成された不良解析用パターン）を設けているため、このような課題が発生したとしても、不良品を確実に特定することができる。
【００８８】
本実施の形態では、デバイス領域１３の四隅の近傍に平面形状がＬ字形の不良解析用パターン２０を形成したが、不良解析用パターン２０の平面形状はＬ字形以外であってもよい。また、不良解析用パターン２０の平面形状がＬ字形である場合には、デバイス領域１３の四隅のうち、４か所全てに形成するのではなく、図３１に示すように、対角線上に位置する２か所（互いに対向する２つの角部）の近傍に形成してもよい。さらに、不良解析用パターン２０の平面形状が長方形のような直線状のパターンである場合には、デバイス領域１３のコーナー部近傍ではなく、図３２に示すように、各辺（スリットホール２１が形成される位置）に配置してもよい。
【００８９】
本実施の形態では、大型配線基板１０の各デバイス領域１３の４辺にスリットホール２１を形成したが、例えば無電解メッキ法を用いてボンディングリード１２Ａおよびバンプランド１２Ｄの表面にメッキ層を形成する場合は、給電線１２Ｃ、１２Ｆが不要となるので、スリットホール２１を設けなくともよい。
【００９０】
（実施の形態２）
前記実施の形態１では、大型配線基板１０の下面に塗布したソルダレジスト膜１７をパターニングしてバンプランド１２Ｄおよび位置決め孔１５を露出させる際、各デバイス領域１３の外側のソルダレジスト膜１７を同時に除去することによって不良解析用パターン（レジスト開口）２０を形成した。
【００９１】
これは、ソルダレジスト膜１７をパターニングしてバンプランド１２Ｄを露出させる工程で同時に形成した不良解析用パターン２０は、バンプランド１２Ｄ（およびバンプランド１２Ｄの表面に接続される半田ボール２７）との間の位置ずれ量が０であることを利用したものである。
【００９２】
しかしながら、この方法は、バンプランド１２Ｄの上部を覆うソルダレジスト膜１７を除去してバンプランド１２Ｄの表面を露出させる際に、ソルダレジスト膜１７の開口径をバンプランド１２Ｄの開口径よりも小さくするＳＭＤ方式を用いる場合においてのみ適用できる方法であり、ソルダレジスト膜１７の開口径をバンプランド１２Ｄの開口径よりも大きくする、いわゆるＮＳＭＤ(Non Solder Mask Defined)方式を用いる場合には、適用することができない。
【００９３】
すなわち、ソルダレジスト膜１７の開口径をバンプランド１２Ｄの開口径よりも大きくするＮＳＭＤ方式を用いる場合には、バンプランド１２Ｄに接続される半田ボール２７の中心が常にバンプランド１２Ｄの中心と一致することになる。そのため、ソルダレジスト膜１７をパターニングしてバンプランド１２Ｄを露出させる工程で使用するフォトマスクに合わせずれが生じた場合には、ソルダレジスト膜１７の開口径の中心とバンプランド１２Ｄの中心、すなわちソルダレジスト膜１７の開口径の中心と半田ボール２７の中心との間に位置ずれが生じることになる。
【００９４】
このように、ＮＳＭＤ方式を用いる場合には、ソルダレジスト膜１７をパターニングしてバンプランド１２Ｄを露出させる工程で同時に形成される不良解析用パターン２０とバンプランド１２Ｄ（およびバンプランド１２Ｄに接続される半田ボール２７）との間の位置ずれ量が０にならないので、この不良解析用パターン２０をＢＧＡ４０の外形に対する半田ボール２７の位置ずれの判定に利用することができない。
【００９５】
そこで、バンプランド１２Ｄの上部のソルダレジスト膜１７を除去してバンプランド１２Ｄの表面を露出させる際にＮＳＭＤ方式を用いる場合には、例えば図３４に示すように、大型配線基板１０の下面の銅箔１２をパターニングして各デバイス領域１３の内側にバンプランド１２Ｄおよび配線１２Ｅを形成し、各デバイス領域１３の外側にメッキ用の給電線１２Ｆを形成する工程（実施の形態１の図８に示す工程）において、各デバイス領域１３の外側に銅箔１２で構成された不良解析用パターン（導体パターン）２８を形成する。不良解析用パターン２８の平面形状は、例えばＬ字形であり、その位置は、例えば各デバイス領域１３の四隅近傍である。
【００９６】
バンプランド１２Ｄおよび配線１２Ｅと同時に形成される不良解析用パターン２８は、バンプランド１２Ｄとの間の位置ずれ量が０である。従って、後の工程でバンプランド１２Ｄの表面に接続される半田ボール２７と不良解析用パターン２８との間の位置ずれ量も０となる。
【００９７】
また、図３５に示すように、不良解析用パターン２８は、前記実施の形態１の不良解析用パターン２０と同じように、デバイス領域１３の外縁から距離（Ｌ）だけ離れた位置に配置される。この距離（Ｌ）は、大型配線基板１０から個片化されたＢＧＡの配線基板の外形を基準としたバンプランド１２Ｄの位置ずれ量の最大許容範囲、すなわちＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた半田ボールの位置ずれ量の最大許容範囲に等しい。
【００９８】
図３６に示すように、大型配線基板１０の下面に塗布したソルダレジスト膜１７をパターニングしてバンプランド１２Ｄおよび位置決め孔１５を露出させる工程（実施の形態１の図１１に示す工程）では、ソルダレジスト膜１７の開口径をバンプランド１２Ｄの開口径よりも大きく形成する。また、この工程では、不良解析用パターン２８の上部を覆うソルダレジスト膜１７も除去し、不良解析用パターン２８の表面を露出させる。
【００９９】
ＢＧＡ４０の外観検査工程では、ＢＧＡ４０の下面を観察する。そして、例えば図３７に示すように、導体層が露出していることが確認された場合、すなわち不良解析用パターン２８の一部が残っていることが確認された場合は、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量が、ＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた最大許容範囲を超えたと判断し、このＢＧＡ４０を不良品と認定する。
【０１００】
他方、ＢＧＡ４０の下面を観察し、導体層が露出していないことが確認された場合は、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量が上記の最大許容範囲よりも小さいと判断し、その他の外観不良がない限り、このＢＧＡ４０を外観検査工程での良品と認定する。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０２】
前記実施の形態では、配線基板のバンプランドに接続する外部接続端子として半田ボールを使用するＢＧＡについて説明したが、バンプランドに接続する外部接続端子として平坦な半田材を使用するＬＧＡ(Land Grid Array)などに適用することもできる。
【０１０３】
前記実施の形態では、大型配線基板として両面銅張積層板を使用したが、４層配線基板あるいは６層配線基板など、より多層の配線層を有する配線基板を使用してもよい。なお、４層以上の配線層を有する大型配線基板を使用した場合、不良解析用パターンの内側に露出するのは基材（コア材）ではなく、基材の表面に配置（形成）された絶縁層である。
【０１０４】
前記実施の形態では、大型配線基板からＢＧＡを個片化する際、切断金型（パンチ金型）を用いて大型配線基板を切断したが、ブレードを用いたダイシング方式で大型配線基板を切断してもよい。また、この場合は、デバイス領域毎に位置決め孔（位置決めパターン）を形成しなくともよい。
【０１０５】
前記実施の形態では、切断工程において大型配線基板の切断箇所を特定するための位置合わせ用のパターンとして、デバイス領域の外側に設けた位置決め孔（位置決め用パターン）を使用したが、金属（配線）などの導体層を用いて位置決め用パターンを形成してもよい。但し、使用する金属（配線）は、配線の形成工程、あるいはレジスト開口の形成工程とは異なる工程で形成されたものであることを前提とする。また、位置決め孔の代わりに金属（配線）を使用する場合は、カメラ（撮像手段）を用いて位置合わせを行うものとする。
【産業上の利用可能性】
【０１０６】
本発明は、ＢＧＡ(Ball Grid Array)などの面実装型半導体装置の製造に適用することができる。
【符号の説明】
【０１０７】
１０  大型配線基板
１１  基材
１２  銅箔
１２Ａ  ボンディングリード（電極パッド）
１２Ｂ  配線
１２Ｃ  給電線
１２Ｄ  バンプランド（電極パッド）
１２Ｅ  配線
１２Ｆ  給電線
１３  デバイス領域
１４  ビアホール
１５  位置決め孔（位置決め用パターン）
１６  銅メッキ層
１７  ソルダレジスト膜（絶縁膜）
２０  不良解析用パターン（レジスト開口）
２１  スリットホール
２２  接着剤
２３  チップ
２４  ボンディングパッド（電極パッド）
２５  金ワイヤ
２６  樹脂封止体
２７  半田ボール
２８  不良解析用パターン（導体パターン）
３０  切断金型
３１  位置決めピン
３２  ダイ
３３  ピン穴
３４  パンチ
４０  ＢＧＡ
４１  実装基板（マザーボード）
５０  テスト用ソケット
５１  ソケット本体
５２  キャップ
５３  ボール接続用テストピン
５４  ピンガイド
５５  凸部
【図１】
2013030657.tif 000003
【図２】
2013030657.tif 000004
【図３】
2013030657.tif 000005
【図４】
2013030657.tif 000006
【図５】
2013030657.tif 000007
【図６】
2013030657.tif 000008
【図７】
2013030657.tif 000009
【図８】
2013030657.tif 000010
【図９】
2013030657.tif 000011
【図１０】
2013030657.tif 000012
【図１１】
2013030657.tif 000013
【図１２】
2013030657.tif 000014
【図１３】
2013030657.tif 000015
【図１４】
2013030657.tif 000016
【図１５】
2013030657.tif 000017
【図１６】
2013030657.tif 000018
【図１７】
2013030657.tif 000019
【図１８】
2013030657.tif 000020
【図１９】
2013030657.tif 000021
【図２０】
2013030657.tif 000022
【図２１】
2013030657.tif 000023
【図２２】
2013030657.tif 000024
【図２３】
2013030657.tif 000025
【図２４】
2013030657.tif 000026
【図２５】
2013030657.tif 000027
【図２６】
2013030657.tif 000028
【図２７】
2013030657.tif 000029
【図２８】
2013030657.tif 000030
【図２９】
2013030657.tif 000031
【図３０】
2013030657.tif 000032
【図３１】
2013030657.tif 000033
【図３２】
2013030657.tif 000034
【図３３】
2013030657.tif 000035
【図３４】
2013030657.tif 000036
【図３５】
2013030657.tif 000037
【図３６】
2013030657.tif 000038
【図３７】
2013030657.tif 000039