(57)【要約】【課題】高いジッタ耐性を有して多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減する。【解決手段】クロックデータリカバリ回路１のエッジ検出器１０５の複数のエッジ検出回路１０５Ｍの各回路は、第１と第２のエッジ検出回路１０５Ｍ１、２を含む。第１の検出回路１０５Ｍ１は受信データ信号のデータエッジがエッジ検出位相から−１位相よりも進相なことを検出して第１出力信号を生成して、第２の検出回路１０５Ｍ２は受信データ信号のデータエッジがエッジ検出位相から＋１位相よりも遅相なことを検出して第２出力信号を生成する。第１または第２の出力信号に応答して、エッジ検出位相が−１位相分または＋１位相分変更される。受信データ信号のデータエッジの±１位相の範囲内の存在が検出された場合には、次回のエッジ検出位相は現在の状態に維持される。【選択図】図４
2013102372.tif 000002
【特許請求の範囲】
【請求項１】
サンプリング回路とエッジ検出器と位相選択信号生成回路とクロックデータ生成回路とを具備するクロックデータリカバリ回路であって、
前記サンプリング回路は受信データ信号を多相クロック信号によってサンプリングすることによって、複数のサンプリング信号を生成して、
前記エッジ検出器は、前記複数のサンプリング信号と前記多相クロック信号に応答して、複数のエッジ検出信号を生成して、
前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数の位相選択信号を生成して、
前記クロックデータ生成回路は、前記複数のサンプリング信号と前記複数の位相選択信号と前記多相クロック信号とに応答して、再生クロックと再生データとを生成して、
前記エッジ検出器は複数のエッジ検出回路を含み、前記エッジ検出器の前記複数のエッジ検出回路は前記複数のサンプリング信号と前記多相クロック信号とに応答して、前記複数のエッジ検出信号を生成して、
前記複数のエッジ検出回路の各エッジ検出回路は、第１のエッジ検出回路と第２のエッジ検出回路とを含み、
前記第１のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の−１位相よりも進んでいることを検出した場合には、第１のエッジ検出出力信号を生成して、
前記第２のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の＋１位相よりも遅れていることを検出した場合には、第２のエッジ検出出力信号を生成して、
前記エッジ検出器の次回のエッジ検出位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−１位相分または前記＋１位相分変更され、
前記第１のエッジ検出回路と前記第２のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の±１位相の範囲に存在することを検出可能とされ、
前記第１のエッジ検出回路と前記第２のエッジ検出回路が現在供給されている前記受信データ信号の前記データエッジが前記±１位相の範囲に存在することを検出した場合には、前記エッジ検出器の次回のエッジ検出位相は前記１個のエッジ検出クロック信号の前記エッジ検出位相に維持される
ことを特徴とするクロックデータリカバリ回路。
【請求項２】
請求項１において、
前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数のゲート制御信号を更に生成して、
前記位相選択信号生成回路から生成される前記複数のゲート制御信号は、前記エッジ検出器の前記複数のエッジ検出回路に供給され、
前記エッジ検出器から生成される前記複数のエッジ検出信号のうちの１個のエッジ検出信号は、前記多相クロック信号のうちの現在供給されている前記受信データ信号の前記データエッジに対応する１個のクロック信号を示すための所定の電圧レベルに設定され、
前記所定の電圧レベルに設定された前記１個のエッジ検出信号に応答して、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの１個のゲート制御信号は、所定の信号レベルに設定され、
前記エッジ検出器の前記複数のエッジ検出回路のうちの前記所定の信号レベルに設定される前記１個のゲート制御信号が供給される１個のエッジ検出回路は活性状態に制御され、前記エッジ検出器の前記複数のエッジ検出回路のそれ以外のエッジ検出回路は非活性状態に制御される
ことを特徴とするクロックデータリカバリ回路。
【請求項３】
請求項２において、
前記位相選択信号生成回路は、前記複数の位相選択信号と前記複数のゲート制御信号を生成する複数の位相選択信号生成回路を含み、
前記複数の位相選択信号生成回路の各位相選択信号生成回路から生成される１個の位相選択信号と１個のゲート制御信号とは、実質的に０．５ユニットインターバルの位相差を有する
ことを特徴とするクロックデータリカバリ回路。
【請求項４】
請求項３において、
前記複数のエッジ検出回路の前記各エッジ検出回路の前記第１のエッジ検出回路と前記第２のエッジ検出回路は、第１排他的論理和回路と第２排他的論理和回路をそれぞれ含み、
前記第１のエッジ検出回路の前記第１排他的論理和回路には第１入力信号と第１参照信号とが供給され、前記第２のエッジ検出回路の前記第２排他的論理和回路には第２入力信号と第２参照信号とが供給され、
前記第１排他的論理和回路に供給される前記第１入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の−１位相分進んだ１位相進相クロック信号によって前記受信データ信号をサンプリングして形成された１位相進相サンプリング信号であり、
前記第１排他的論理和回路に供給される前記第１参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の−２位相分またはそれ以上進んだ複数位相進相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相進相サンプリング信号であり、
前記第２排他的論理和回路に供給される前記第２入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の＋１位相分遅れた１位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された１位相遅相サンプリング信号であり、
前記第２排他的論理和回路に供給される前記第２参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の＋２位相分またはそれ以上進んだ複数位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相遅相サンプリング信号であり、
前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第１排他的論理和回路の所定レベルの出力信号に応答して、前記第１のエッジ検出出力信号を生成して、
前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第２排他的論理和回路の所定レベルの出力信号に応答して、前記第２のエッジ検出出力信号を生成する
ことを特徴とするクロックデータリカバリ回路。
【請求項５】
請求項３において、
電源電圧投入時もしくはスタンバイ解除時の初期化動作では、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの任意の１個のゲート制御信号は、前記所定の信号レベルに設定され、
前記初期化動作では、更に前記位相選択信号生成回路から生成される前記複数の位相選択信号のうちの前記任意の１個のゲート制御信号と実質的に０．５ユニットインターバルの位相差を有する１個の位相選択信号が、前記所定の信号レベルに設定される
ことを特徴とするクロックデータリカバリ回路。
【請求項６】
請求項３において、
前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも２位相分遷移する場合には、下記追従動作が実行され、
前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答した前記エッジ検出位相から前記−１位相分または前記＋１位相分の変更による状態遷移を少なくとも２度実行して、前記受信データ信号の前記データエッジの変化に追従する
ことを特徴とするクロックデータリカバリ回路。
【請求項７】
請求項３において、
前記複数のエッジ検出回路の前記各エッジ検出回路は、第３のエッジ検出回路と第４のエッジ検出回路とを更に含み、
前記第１のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記−１位相から−２位相との間に進んでいることを検出した場合には、前記第１のエッジ検出出力信号を生成して、
前記第２のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記＋１位相から＋２相との間に遅れていることを検出した場合には、前記第２のエッジ検出出力信号を生成して、
前記エッジ検出器の次回のエッジ検出位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−１位相分または前記＋１位相分変更され、
前記第３のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記−２位相から−３位相との間に進んでいることを検出した場合には、前記第３のエッジ検出出力信号を生成して、
前記第４のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記＋２位相から＋３相との間に遅れていることを検出した場合には、前記第４のエッジ検出出力信号を生成して、
前記エッジ検出器の前記次回のエッジ検出位相は、前記第３のエッジ検出出力信号または前記第４のエッジ検出出力信号に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−２位相分または前記＋２位相分変更される
ことを特徴とするクロックデータリカバリ回路。
【請求項８】
請求項７において、
前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも２位相分遷移する場合には、下記追従動作が実行され、
前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第３のエッジ検出出力信号または前記第４のエッジ検出出力信号に応答した前記エッジ検出位相から前記−２位相分または前記＋２位相分の変更による状態遷移を１度実行して、前記受信データ信号の前記データエッジの変化に追従する
ことを特徴とするクロックデータリカバリ回路。
【請求項９】
請求項３において、
前記エッジ検出器は、前記複数のエッジ検出回路の複数の出力端子に接続された複数の積分器を更に含み、
前記複数の積分器の各積分器は、前記複数のエッジ検出回路の前記各エッジ検出回路の前記第１のエッジ検出回路の第１エッジ検出結果と前記第２のエッジ検出回路の第２エッジ検出結果の平均化処理を実行する
ことを特徴とするクロックデータリカバリ回路。
【請求項１０】
請求項３において、
前記クロックデータリカバリ回路は、前記クロックデータリカバリ回路の外部から供給される外部クロック信号に応答して前記多相クロックを生成する多相クロック生成回路を更に具備して、
前記クロックデータリカバリ回路の内部で、前記多相クロック生成回路から生成される前記多相クロックが、前記サンプリング回路と前記エッジ検出器と前記位相選択信号生成回路と前記クロックデータ生成回路とに供給される
ことを特徴とするクロックデータリカバリ回路。
【請求項１１】
請求項３において、
前記多相クロックを生成する前記多相クロック生成回路は、位相比較器とチャージポンプとループフィルタと電圧制御遅延線路を含むディレイド・ロックド・ループによって構成された
ことを特徴とするクロックデータリカバリ回路。
【請求項１２】
クロックデータリカバリ回路と、デシリアライザと、シリアライザと、ＰＬＬ回路とを含むインターフェースユニットを有する送受信半導体集積回路であって、
パラレル・シリアル変換器としての前記シリアライザは、パラレル送信信号と前記ＰＬＬ回路から生成されるＰＬＬクロックとからシリアル送信信号を生成するものであり、
前記クロックデータリカバリ回路は、受信データ信号と前記ＰＬＬ回路から生成される前記ＰＬＬクロックとに応答して、再生クロックと再生データとを生成するものであり、
シリアル・パラレル変換器としての前記デシリアライザは、前記クロックデータリカバリ回路から生成される前記再生クロックと前記再生データとからパラレル受信データを生成するものであり、
前記クロックデータリカバリ回路は、サンプリング回路とエッジ検出器と位相選択信号生成回路とクロックデータ生成回路とを具備して、
前記サンプリング回路は受信データ信号を多相クロック信号によってサンプリングすることによって、複数のサンプリング信号を生成して、
前記エッジ検出器は、前記複数のサンプリング信号と前記多相クロック信号に応答して、複数のエッジ検出信号を生成して、
前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数の位相選択信号を生成して、
前記クロックデータ生成回路は、前記複数のサンプリング信号と前記複数の位相選択信号と前記多相クロック信号とに応答して、再生クロックと再生データとを生成して、
前記エッジ検出器は複数のエッジ検出回路を含み、前記エッジ検出器の前記複数のエッジ検出回路は前記複数のサンプリング信号と前記多相クロック信号とに応答して、前記複数のエッジ検出信号を生成して、
前記複数のエッジ検出回路の各エッジ検出回路は、第１のエッジ検出回路と第２のエッジ検出回路とを含み、
前記第１のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の−１位相よりも進んでいることを検出した場合には、第１のエッジ検出出力信号を生成して、
前記第２のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の＋１位相よりも遅れていることを検出した場合には、第２のエッジ検出出力信号を生成して、
前記エッジ検出器の次回のエッジ検出位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−１位相分または前記＋１位相分変更され、
前記第１のエッジ検出回路と前記第２のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の±１位相の範囲に存在することを検出可能とされ、
前記第１のエッジ検出回路と前記第２のエッジ検出回路が現在供給されている前記受信データ信号の前記データエッジが前記±１位相の範囲に存在することを検出した場合には、前記エッジ検出器の次回のエッジ検出位相は前記１個のエッジ検出クロック信号の前記エッジ検出位相に維持される
ことを特徴とする送受信半導体集積回路。
【請求項１３】
請求項１２において、
前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数のゲート制御信号を更に生成して、
前記位相選択信号生成回路から生成される前記複数のゲート制御信号は、前記エッジ検出器の前記複数のエッジ検出回路に供給され、
前記エッジ検出器から生成される前記複数のエッジ検出信号のうちの１個のエッジ検出信号は、前記多相クロック信号のうちの現在供給されている前記受信データ信号の前記データエッジに対応する１個のクロック信号を示すための所定の電圧レベルに設定され、
前記所定の電圧レベルに設定された前記１個のエッジ検出信号に応答して、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの１個のゲート制御信号は、所定の信号レベルに設定され、
前記エッジ検出器の前記複数のエッジ検出回路のうちの前記所定の信号レベルに設定される前記１個のゲート制御信号が供給される１個のエッジ検出回路は活性状態に制御され、前記エッジ検出器の前記複数のエッジ検出回路のそれ以外のエッジ検出回路は非活性状態に制御される
ことを特徴とする送受信半導体集積回路。
【請求項１４】
請求項１３において、
前記位相選択信号生成回路は、前記複数の位相選択信号と前記複数のゲート制御信号を生成する複数の位相選択信号生成回路を含み、
前記複数の位相選択信号生成回路の各位相選択信号生成回路から生成される１個の位相選択信号と１個のゲート制御信号とは、実質的に０．５ユニットインターバルの位相差を有する
ことを特徴とする送受信半導体集積回路。
【請求項１５】
請求項１４において、
前記複数のエッジ検出回路の前記各エッジ検出回路の前記第１のエッジ検出回路と前記第２のエッジ検出回路は、第１排他的論理和回路と第２排他的論理和回路をそれぞれ含み、
前記第１のエッジ検出回路の前記第１排他的論理和回路には第１入力信号と第１参照信号とが供給され、前記第２のエッジ検出回路の前記第２排他的論理和回路には第２入力信号と第２参照信号とが供給され、
前記第１排他的論理和回路に供給される前記第１入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の−１位相分進んだ１位相進相クロック信号によって前記受信データ信号をサンプリングして形成された１位相進相サンプリング信号であり、
前記第１排他的論理和回路に供給される前記第１参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の−２位相分またはそれ以上進んだ複数位相進相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相進相サンプリング信号であり、
前記第２排他的論理和回路に供給される前記第２入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の＋１位相分遅れた１位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された１位相遅相サンプリング信号であり、
前記第２排他的論理和回路に供給される前記第２参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の＋２位相分またはそれ以上進んだ複数位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相遅相サンプリング信号であり、
前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第１排他的論理和回路の所定レベルの出力信号に応答して、前記第１のエッジ検出出力信号を生成して、
前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第２排他的論理和回路の所定レベルの出力信号に応答して、前記第２のエッジ検出出力信号を生成する
ことを特徴とする送受信半導体集積回路。
【請求項１６】
請求項１４において、
電源電圧投入時もしくはスタンバイ解除時の初期化動作では、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの任意の１個のゲート制御信号は、前記所定の信号レベルに設定され、
前記初期化動作では、更に前記位相選択信号生成回路から生成される前記複数の位相選択信号のうちの前記任意の１個のゲート制御信号と実質的に０．５ユニットインターバルの位相差を有する１個の位相選択信号が、前記所定の信号レベルに設定される
ことを特徴とする送受信半導体集積回路。
【請求項１７】
請求項１４において、
前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも２位相分遷移する場合には、下記追従動作が実行され、
前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答した前記エッジ検出位相から前記−１位相分または前記＋１位相分の変更による状態遷移を少なくとも２度実行して、前記受信データ信号の前記データエッジの変化に追従する
ことを特徴とする送受信半導体集積回路。
【請求項１８】
請求項１４において、
前記複数のエッジ検出回路の前記各エッジ検出回路は、第３のエッジ検出回路と第４のエッジ検出回路とを更に含み、
前記第１のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記−１位相から−２位相との間に進んでいることを検出した場合には、前記第１のエッジ検出出力信号を生成して、
前記第２のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記＋１位相から＋２相との間に遅れていることを検出した場合には、前記第２のエッジ検出出力信号を生成して、
前記エッジ検出器の次回のエッジ検出位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−１位相分または前記＋１位相分変更され、
前記第３のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記−２位相から−３位相との間に進んでいることを検出した場合には、前記第３のエッジ検出出力信号を生成して、
前記第４のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記＋２位相から＋３相との間に遅れていることを検出した場合には、前記第４のエッジ検出出力信号を生成して、
前記エッジ検出器の前記次回のエッジ検出位相は、前記第３のエッジ検出出力信号または前記第４のエッジ検出出力信号に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−２位相分または前記＋２位相分変更される
ことを特徴とする送受信半導体集積回路。
【請求項１９】
請求項１８において、
前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも２位相分遷移する場合には、下記追従動作が実行され、
前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第３のエッジ検出出力信号または前記第４のエッジ検出出力信号に応答した前記エッジ検出位相から前記−２位相分または前記＋２位相分の変更による状態遷移を１度実行して、前記受信データ信号の前記データエッジの変化に追従する
ことを特徴とする送受信半導体集積回路。
【請求項２０】
請求項１４において、
前記エッジ検出器は、前記複数のエッジ検出回路の複数の出力端子に接続された複数の積分器を更に含み、
前記複数の積分器の各積分器は、前記複数のエッジ検出回路の前記各エッジ検出回路の前記第１のエッジ検出回路の第１エッジ検出結果と前記第２のエッジ検出回路の第２エッジ検出結果の平均化処理を実行する
ことを特徴とする送受信半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックデータリカバリ回路およびそれを内蔵する半導体集積回路に関し、特に高いジッタ耐性を有するオーバーサンプリング方式デジタルクロックデータリカバリ回路の多相クロックの位相数と消費電力と半導体チップ面積の増大を軽減するのに有効な技術に関するものである。
【背景技術】
【０００２】
ホストとデバイスとの間における高速・大容量データの双方向通信を実現するために、ＵＳＢ、 シリアルＡＴＡ(Advanced Technology Attachment)、ＰＣＩ  Ｅｘｐｒｅｓｓ等の高速インターフェース規格が提唱され実用化されている。それらのインターフェース規格の多くはシリアル転送方式が採用されており、あらかじめ定められた周波数でデータが伝送される。データ受信部では受信したデータからクロックを再生し、再生したクロックに基づいて受信データを復元している。上述の復元動作を実現するのがクロックデータリカバリ回路である。一般に、送信部から転送されたデータは、ケーブルやＬＳＩ内配線などの伝送路に起因する信号歪み、データ信号パターンに依存する符号間干渉、送受信フロントエンド部の回路素子から発生する熱雑音、ＬＳＩ内部の電源ラインの電圧変動、ホストとデバイス間に存在するクロック周波数の偏差等の影響によりジッタの重畳された信号となる。ジッタとは信号位相の時間的な変動であり、ジッタが重畳したデータ信号のエッジ位置は、時間的な変動量を持つことになる。クロックデータリカバリ回路は、上述のようなジッタが重畳したデータ信号からもクロックおよびデータを復元する必要がある。
【０００３】
クロックデータリカバリ回路には、アナログ型クロックデータリカバリ回路とオーバーサンプリング方式デジタルクロックデータリカバリ回路との２種類が含まれる。アナログ型クロックデータリカバリ回路は、フェーズロックドループ(ＰＬＬ)を使用してＰＬＬの内蔵電圧制御発振器(ＶＣＯ)の位相を受信データ信号の位相に同期させるものである。オーバーサンプリング方式デジタルクロックデータリカバリ回路は、多相クロックによって受信データをオーバーサンプリングして、そのサンプリング情報に基づいて受信データのエッジ位置を特定するものである。
【０００４】
下記特許文献１には、オーバーサンプリング方式デジタルクロックデータリカバリ回路において消費電力を低減するために、データ選択部からの受信データエッジ位置情報に基づいて、多相クロックの中で不要な一部のクロック信号を停止することが記載されている。
【０００５】
下記特許文献２には、回路規模とチップサイズと消費電力を低減するために、位相検出器と積分器とパターン発生器と混合器と位相補間器とを具備するクロックデータリカバリ回路が記載されている。位相検出器はデータ信号と同期クロック信号とを入力して、位相の遅れと進みを検出して、第１アップ／ダウン信号を生成する。積分器は第１アップ／ダウン信号を積分して、第２アップ／ダウン信号と第３アップ／ダウン信号を生成する。パターン発生器は第３アップ／ダウン信号を入力して、第４アップ／ダウン信号を生成する。混合器は第２アップ／ダウン信号と第４アップ／ダウン信号とを入力して、第５アップ／ダウン信号を生成する。位相補間器は第５アップ／ダウン信号に基づき供給されるクロック信号の位相を補間して、位相補間器からの出力クロックがクロック信号として位相検出器に帰還供給される。
【０００６】
下記特許文献３には、オーバーサンプリング方式デジタルクロックデータリカバリ回路を高精度で高分解能とするために、位相が固定され均等な相間隔を有する第１の多相クロックと均等な異なる相間隔を有する第２の多相クロックを使用して、第１の多相クロックの１つのクロックと第２の多相クロックの１つのクロックとを位相同期させ、位相同期させるクロックの組み合わせを切り替えることが記載されている。
【０００７】
下記特許文献４には、伝播遅延差と誤差要因を低減して、高精度な２値化制御と高精度な再生を実現するために、エッジ位置測定部とジッタ測定部とエッジ間隔測定部と伝播遅延差制御量測定部とチャネルデータ弁別部を具備する情報処理装置が記載されている。エッジ位置測定部は多相クロックにより２値化信号の時間軸でのエッジ位置を測定して、エッジ位置情報に基づいてジッタ測定部はジッタ量を測定して、エッジ位置情報に基づいてエッジ間隔測定部はエッジ間隔長を測定する。測定したジッタ量とエッジ間隔長とに基づいて伝播遅延差制御量測定部は、２値化信号を生成するコンパレータの入出力間の伝播遅延差の制御量を算出する。チャネルデータ弁別部は、エッジ位置情報に基づいてチャネルクロックに対応したデータを再生する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２１９０２１号  公報
【特許文献２】特開２００５−５９９９号  公報
【特許文献３】特開２００２−５０９６０号  公報
【特許文献４】特開２００５−１００５５５号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＨＤＤ(Hard Disk Drive)／ＣＤ(Compact Disk)／ＤＶＤ(Digital Versatile Disk)／ＢＤ(Blu-ray Disc：“Blu-ray Disc”は、Blu-ray Disc Associationの商標である)等の記録媒体を使用する半導体集積回路等のデバイスの開発では、汎用性が求められるので、種々のホストとの接続可能性が要求される。また、このような汎用性が要求される半導体集積回路では、市場に安価に提供することが必須の課題となっている。このために、小さなチップ面積で、半導体集積回路を量産することが要求される。
【００１０】
本発明者等は本発明に先立って、種々のホストとの接続可能なＨＤＤ／ＣＤ／ＤＶＤ／ＢＤ等の記録媒体を使用する半導体集積回路等のデバイスの研究・開発に従事した。
【００１１】
このデバイスの研究・開発においては、ホストとの接続において不要輻射を軽減するためスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を利用するシリアルＡＴＡインターフェースが採用されることになった。
【００１２】
またこのデバイスの研究・開発では、スプレッドスペトクラムクロック発生器(ＳＳＣＧ)を利用するシリアルＡＴＡインターフェースによってホストからの受信信号のクロック信号周波数が拡散された状態で拡散クロックと送信信号とを高精度で再生するために、クロックデータリカバリ回路の採用が検討された。
【００１３】
《本発明に先立って検討されたデバイスの構成》
図1は、本発明に先立って本発明者等により検討された記録媒体を使用する半導体集積回路によって構成されるデバイスの構成を示す図である。
【００１４】
以下に、図１に示すデバイスを構成する送受信ＬＳＩ７を、詳細に説明する。
【００１５】
一般に、光ディスク装置やハードディスク装置等の記憶メディア(周辺装置)をパーソナルコンピュータ等のコンピュータに接続するためのインターフェースとして、例えば、標準規格のシリアルＡＴＡ型インターフェースユニットがある。シリアルＡＴＡを使用することにより、各種の記憶メディアが互換性を持つコマンドや制御ソフトウェアのもとで、コンピュータに接続されることができる。図１に示したデバイスでは、記憶メディアとして光ディスク装置が採用され、この周辺装置がホストコンピュータとシリアルＡＴＡＰＩで接続される。尚、ＡＴＡＰＩは、Advanced Technology Attachment Peripheral Interfaceの略である。
【００１６】
図１に示した光ディスク装置は、光ディスク５、光ピックアップ６、送受信ＬＳＩ７、水晶発振子３によって構成され、ホストコンピュータ(ＨＯＳＴ)２とシリアルＡＴＡＰＩ方式で接続されている。
【００１７】
光ピックアップ６は、光ディスク５に光ビームを照射してデータの読み出し、書き込みを行なう。送受信ＬＳＩ７は、光ピックアップ６のデータ書き込みおよびデータ読み出しの処理を行なう記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)８と、記録再生ユニット８のデータをホストコンピュータ(ＨＯＳＴ)２へ入生成するためのインターフェースユニット(ＡＴＡＰＩ)１１とを含んでいる。
【００１８】
インターフェースユニット(ＡＴＡＰＩ)１１は、シリアライザ(ＳＥＲ)１４、第１のＰＬＬ回路(ＰＬＬ１)１６、第２のＰＬＬ回路(ＰＬＬ２)１３、デシリアライザ(ＤＥＳ)１５、クロックデータリカバリ回路(ＣＤＲ)１から構成される。
【００１９】
周辺装置としての光ディスクからのデータ読み出しの処理では、パラレル・シリアル変換器としてのシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からのパラレル送信データを第２のＰＬＬ回路(ＰＬＬ２)１３から供給されるクロックに同期したシリアル送信信号に変換して、ホストコンピュータ２に生成する。すなわち、光ディスク５のデータ読み出しの処理では、インターフェースユニット(ＡＴＡＰＩ)１１のシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からパラレル送信データを第２のＰＬＬ回路(ＰＬＬ２)１３から供給されるクロックＣＬＫ０２に同期したシリアル送信信号ＴＸＤＡＴＡに変換してホストコンピュータ２に生成する。その際、第２のＰＬＬ回路(ＰＬＬ２)１３はΣΔ変調器を含むフラクショナルＰＬＬ回路によるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成しているので、シリアル送信信号ＴＸＤＡＴＡによる不要輻射を軽減することが可能となる。
【００２０】
一方、周辺装置としての光ディスクへのデータ書き込みの処理では、クロックデータリカバリ回路(ＣＤＲ)１は、ホストコンピュータ２から受信データ信号ＲＸＤＡＴＡを受信して第１のＰＬＬ回路(ＰＬＬ１)１６から供給されるクロックＣＬＫ０１に応答してシリアル再生データＲＤＡＴＡと再生クロックＲＣＬＫを生成してデシリアライザ(ＤＥＳ)１５に生成する。シリアル・パラレル変換器としてのデシリアライザ(ＤＥＳ)１５はシリアル再生データＲＤＡＴＡと再生クロックＲＣＬＫとからパラレル受信データを生成して、光ディスクへのデータ書き込みの処理が実行される。
【００２１】
すなわち、光ディスク５へのデータ書き込みの処理では、インターフェースユニット(ＡＴＡＰＩ)１１のクロックデータリカバリ回路(ＣＤＲ)１は、ホストコンピュータ２から受信データ信号ＲＸＤＡＴＡを受信して第１のＰＬＬ回路(ＰＬＬ１)１６から供給されるクロックＣＬＫ０１に応答してシリアル再生データＲＤＡＴＡと再生クロックＲＣＬＫを生成してデシリアライザ(ＤＥＳ)１５に生成する。デシリアライザ(ＤＥＳ)１５はシリアル再生データＲＤＡＴＡと再生クロックＲＣＬＫとからパラレル受信データを生成して記録再生ユニット８に出力して、光ディスク５へのデータ書き込みの処理が実行される。クロックデータリカバリ回路(ＣＤＲ)１から再生される再生クロックＲＣＬＫは、基準周波数信号として第１のＰＬＬ回路(ＰＬＬ１)１６の入力端子に供給されている。その結果、スプレッドスペトクラムを利用するシリアルＡＴＡインターフェースによってホストコンピュータ２からの受信信号ＲＸＤＡＴＡのクロック信号周波数と再生クロックＲＣＬＫの周波数との変化に追従して、第１のＰＬＬ回路(ＰＬＬ１)１６から生成されるクロックＣＬＫ０１の周波数が変化することができる。従って、スプレッドスペトクラムを利用するシリアルＡＴＡインターフェースによってクロック周波数が変化するような状態でも、インターフェースユニット(ＡＴＡＰＩ)１１のクロックデータリカバリ回路(ＣＤＲ)１はシリアル再生データＲＤＡＴＡと再生クロックＲＣＬＫとを生成することが可能である。
【００２２】
しかし、本発明者等は図１に示す送受信ＬＳＩ７は第１のＰＬＬ回路(ＰＬＬ１)１６と第２のＰＬＬ回路(ＰＬＬ２)１３とを含むので、消費電力が大きく、かつ半導体チップ面積が大きくなると言う問題を明らかとした。特に、ＰＬＬ回路に含まれるループフィルタ(ＬＰ：Loop Filter)はチップ占有面積の大きな容量素子と抵抗素子とを含むものであり、ＰＬＬ回路に含まれる電圧制御発振器(ＶＣＯ：Voltage Controlled Oscillator)は多段のＣＭＯＳインバータ・チェインを含むものであるために、図１に示した送受信ＬＳＩ７は消費電力が大きく、かつチップ占有面積が大きくなるものである。
【００２３】
従って、本発明者等は図１に示した本発明に先立って本発明者等によって検討された送受信ＬＳＩ７の半導体チップ面積を低減するために、第１のＰＬＬ回路(ＰＬＬ１)１６と第２のＰＬＬ回路(ＰＬＬ２)１３とを単一のＰＬＬ回路で共用化することを本発明に先立って検討した。
【００２４】
この共用化では、単一の共用化ＰＬＬ回路が発生するクロックに応答してシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からのパラレル送信データをシリアル送信データＴＸＤＡＴＡに変換してホストコンピュータ２に生成する。一方、単一の共用化ＰＬＬ回路が発生するクロックに応答してクロックデータリカバリ回路(ＣＤＲ)１はホストコンピュータ２から受信データ信号ＲＸＤＡＴＡを受信してシリアル再生データＲＤＡＴＡと再生クロックＲＣＬＫを生成してデシリアライザ(ＤＥＳ)１５に生成する。
【００２５】
一方、本共有化においてクロックデータリカバリ回路(ＣＤＲ)１から生成される再生クロックＲＣＬＫの位相と、単一のＰＬＬ回路から生成されるクロック信号の位相は非同期の関係にある。そのため単一のPLL回路を用いた場合のクロックデータリカバリ回路(ＣＤＲ)1では、単一のＰＬＬから生成される多相クロックで受信データ信号ＲＸＤＡＴＡをオーバーサンプリングし、そのサンプリング情報に基づいて受信データのエッジ位置を特定する。その特定したエッジ位置から０．５ＵＩ離れた位相のクロックをクロックデータリカバリ回路の再生クロックＲＣＬＫとすることで、また０．５ＵＩ離れた位相のクロックでサンプリングしたサンプリングデータを再生データとすることで受信データに追従させるという動作を行う。これが、オーバーサンプリング方式デジタルクロックデータリカバリ回路の動作である。尚、ＵＩは、ユニット・インターバル(Unit Interval)の略で、１ビットのデータ信号の期間であり、転送ビットレートの逆数であり、ジッタ等の程度を示すためにも使用される。
【００２６】
《本発明に先立って検討されたクロックデータリカバリ回路》
図２は、本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路の構成を示す図である。
【００２７】
図２に示すように、受信データ信号ＲＸＤＡＴＡは受信データ信号ＲＸＤＡＴＡのビットレート数と同値の周波数を持った多相クロック信号ＣＬＫ０〜ＣＬＫ９によってサンプリング回路１００でオーバーサンプリングされることによって、１０個のサンプリングデータＳａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ_Φ9が生成される。１０個のサンプリングデータＳａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ_Φ9はエッジ検出回路１０１に入力され、エッジ検出回路１０１はサンプリングデータ列のハイレベルとローレベルの切り替わり点を観測することでデータエッジの位置を特定する。
【００２８】
例えば、８個のサンプリングデータＳａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ_Φ７はローレベルで、２個のサンプリングデータＳａｍｐｌｅ＿Φ８〜Ｓａｍｐｌｅ_Φ９がハイレベルの場合には、１０相クロック信号ＣＬＫ０〜ＣＬＫ９の第８位相クロック信号ＣＬＫ７の立ち上りエッジと第９位相クロック信号ＣＬＫ８の立ち上りエッジとの間に受信データ信号ＲＸＤＡＴＡのエッジが存在することが分かる。エッジ検出回路１０１によって特定された受信データ信号ＲＸＤＡＴＡのエッジ位置から０．５ＵＩ離れて位置するクロック位相(すなわち、前後する２個の受信データエッジから最も離れたクロック位相)である第３位相クロック信号ＣＬＫ２を、再生クロックＲＣＬＫする。また第３位相クロック信号ＣＬＫ２の立ち上がりエッジによって受信データ信号ＲＸＤＡＴＡをサンプリングしたデータＳａｍｐｌｅ＿Φ２を、再生データＲＤＡＴＡとする。
【００２９】
一方、アナログ型クロックデータリカバリ回路は上述したようにＰＬＬを使用しているため半導体チップ面積と消費電力とが大きいため、近年ではオーバーサンプリング方式デジタルクロックデータリカバリ回路の採用が増加している。更に、このオーバーサンプリング方式デジタルクロックデータリカバリ回路においても、更なる低消費電力化のために種々の回路構成が検討されている。
【００３０】
オーバーサンプリング方式デジタルクロックデータリカバリ回路のジッタ耐性は、多相クロックの位相数に依存しており、多相クロックの位相数の増大によりジッタ耐性は向上する。オーバーサンプリング方式デジタルクロックデータリカバリ回路は、多相クロックの多相のうちのどの隣接する２つのクロック信号のエッジの間に受信データエッジが存在するかを判定するのみで、受信データエッジの正確な位置情報までは特定できないので、ある一定量の量子化誤差を含んでいる。例えば、多相クロックが6位相であるオーバーサンプリング方式デジタルクロックデータリカバリ回路において、受信データＲＸＤＡＴＡのエッジが第４位相クロック信号ＣＬＫ３の立ち上りエッジと第５位相クロック信号ＣＬＫ４の立ち上りエッジとの間に存在する場合を想定する。この場合には、受信データエッジが第４位相クロック信号ＣＬＫ３の立ち上りエッジに限りなく近くに存在する場合も、反対に受信データエッジが第５位相クロック信号ＣＬＫ４の立ち上りエッジに限りなく近くに存在する場合においても同様のエッジ検出結果が得られる。すなわち、第４位相クロック信号ＣＬＫ３の立ち上りと第５位相クロック信号ＣＬＫ４の立ち上りエッジの間に受信データエッジが存在する場合でかつ受信データエッジが限りなく第４位相クロック信号ＣＬＫ３の立ち上りエッジの近くに存在する場合には、受信データの検出エッジが第４位相クロック信号ＣＬＫ３の位置に存在すると判定され、その量子化誤差は略０ＵＩとなる。しかし、第４位相クロック信号ＣＬＫ３の立ち上りと第５位相クロック信号ＣＬＫ４の立ち上りエッジの間に受信データエッジが存在する場合でかつ受信データエッジが限りなく第５位相クロック信号ＣＬＫ４の立ち上りエッジの近くに存在する場合にも、同様に受信データの検出エッジが第４位相クロック信号ＣＬＫ３の位置に存在すると判定されて、その量子化誤差は(１／６)ＵＩとなる。以下に示す図３を参照して、この量子化誤差とジッタ耐性との関連性を説明する。
【００３１】
図３は、図２に示す本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路において、多相クロックの位相数を６位相と１２位相とに設定した場合のクロックデータリカバリ回路の動作を説明する図である。
【００３２】
すなわち、図３は、図２に示すオーバーサンプリング方式デジタルクロックデータリカバリ回路において、多相クロックの位相数を６位相と１２位相とに設定した場合の受信データ信号ＲＸＤＡＴＡと再生クロックＲＣＬＫと再生データＲＤＡＴＡとの関係を説明するものである。
【００３３】
タイミングｔ＝ｔ１からタイミングｔ＝ｔ２までの受信データ信号ＲＸＤＡＴＡの１ビットのデータ継続時間が、１．０ＵＩとなっている。多相クロックの位相数が6位相である図２に示すオーバーサンプリング方式デジタルクロックデータリカバリ回路はタイミングｔ＝ｔ１からタイミングｔ＝ｔ２までの受信データ信号ＲＸＤＡＴＡの１ビットデータ継続時間(１．０ＵＩ)を6等分する分解能を有しており、多相クロックの位相数が１２位相である場合には１２等分する分解能を有している。
【００３４】
図３に示すように、受信データ信号ＲＸＤＡＴＡは、タイミングｔ＝ｔ１でハイレベルからローレベルに変化する。オーバーサンプリング方式デジタルクロックデータリカバリ回路は受信データ信号ＲＸＤＡＴＡのタイミングｔ＝ｔ１のデータエッジ位置を検出して、その検出結果を再生クロックＲＣＬＫの位相に反映させるものである。上述したように、クロックデータリカバリ回路から生成される再生クロックＲＣＬＫの位相は受信データ信号ＲＸＤＡＴＡのデータエッジから０．５ＵＩ離れた位相となるが、再生クロックＲＣＬＫの位相は多相クロック位相数に対応する大きさの量子化誤差を持つものである。
【００３５】
図３の中央に示すように、多相クロックの位相数が6位相である場合には、再生クロックＲＣＬＫの位相の最大の量子化誤差は(１／６)ＵＩであるため、受信データ信号ＲＸＤＡＴＡのデータエッジから(１／３)ＵＩ離れた位相を有するクロック信号が再生クロックＲＣＬＫとして多相クロックから選択される可能性がある。この場合には、受信データ信号ＲＸＤＡＴＡとしてタイミングｔ＝ｔ２からタイミングｔ＝ｔ３までの時間経過の間に(１／３)ＵＩの大きさのジッタを有するデータが供給されることによって次のデータエッジのタイミングがタイミングｔ＝ｔ３からタイミングｔ＝ｔ４に移動することになる。このデータエッジ移動によるジッタのため、受信データＲＸＤＡＴＡのエッジと再生クロックＲＣＬＫの立ち上がりエッジがタイミングｔ＝ｔ４においてオーバーラップするために、ジッタが無い場合にはローレベルのデータとなるべき再生データＲＤＡＴＡのレベルがハイレベルとなり、再生データＲＤＡＴＡにエラーが発生することになる。
【００３６】
一方、図３の下に示すように、多相クロックの位相数が１２位相である場合には、再生クロックＲＣＬＫの位相の最大の量子化誤差は(１／１２)ＵＩであるため、受信データ信号ＲＸＤＡＴＡのデータエッジから(５／１２)ＵＩ離れた位相を有するクロック信号が再生クロックＲＣＬＫとして多相クロックから選択される可能性がある。この場合には、上述した多相クロックの位相数が6位相である場合と同様に、受信データ信号ＲＸＤＡＴＡとしてタイミングｔ＝ｔ２からタイミングｔ＝ｔ３までの時間経過の間に(１／３)ＵＩの大きさのジッタを有するデータが供給されることによって次のデータエッジのタイミングがタイミングｔ＝ｔ３からタイミングｔ＝ｔ４に移動することになる。このデータエッジ移動によってジッタが発生しても、タイミングｔ＝ｔ４における受信データＲＸＤＡＴＡのジッタ・データエッジの立ち下がりの後に再生クロックＲＣＬＫが立ち上がるので、再生データＲＤＡＴＡが正しいローレベルとなり、再生データＲＤＡＴＡにエラーが発生することがない。
【００３７】
すなわち、多相クロックの位相数が１２位相である場合には、多相クロックの位相数が6位相である場合と比較すると、受信データ信号ＲＸＤＡＴＡとしてタイミングｔ＝ｔ２からタイミングｔ＝ｔ３までの時間経過の間に(１／３)ＵＩの大きさのジッタを有するデータが供給された場合でも、再生データＲＤＡＴＡの再生エラー発生に(1／１２)ＵＩ分の動作マージンを有している。
【００３８】
従って、多相クロックの位相数が6位相である場合と比較して、多相クロックの位相数が１２位相であるオーバーサンプリング方式デジタルクロックデータリカバリ回路は、多相クロックの位相数が6位相である場合の量子化誤差(１／６)ＵＩと多相クロックの位相数が１２位相である場合の量子化誤差(１／１２)ＵＩとの差分(１／１２)だけジッタ耐性が改善されていることが理解される。すなわち、オーバーサンプリング方式デジタルクロックデータリカバリ回路のジッタ耐性は多相クロックの位相数に依存しており、多相クロックの位相数の増大によりジッタ耐性は向上することが理解できる。
【００３９】
しかし、オーバーサンプリング方式デジタルクロックデータリカバリ回路の多相クロックの位相数を増加させることは、クロックデータリカバリ回路自体の消費電流および面積が増大するだけではなく、多相クロックを生成するためのフェーズロックドループ(ＰＬＬ)の消費電流と半導体チップ面積を増大させるものである。すなわち、オーバーサンプリング方式デジタルクロックデータリカバリ回路のジッタ耐性と消費電流・半導体チップ面積との間にはトレードオフの関係があることが理解できる。
【００４０】
このジッタ耐性と消費電流・半導体チップ面積とのトレードオフの解消のために、上記特許文献１と上記特許文献２と上記特許文献３と上記特許文献４とにそれぞれ記載された技術を適用することも、本発明に先立って本発明者等によって検討された。
【００４１】
しかし、本発明者等による検討結果によれば、上記特許文献１に記載の技術は使用する必要の無い位相の多相クロックを遮断するものではあるが、多相クロックを生成するＰＬＬは必要な精度の位相数の多相クロックを生成する必要があり、また消費電流の低減効果が限定的であると言う問題が明らかとされた。また、上記特許文献１に記載の技術では、過大なジッタがデータ信号に重畳した場合は、遮断中の位相の再生クロックの変化エッジのタイミングとデータエッジのタイミングとがオーバーラップする場合があるので、再生データにエラーが発生する可能性があると言う問題が明らかとされた。
【００４２】
本発明者等による検討結果によれば、上記特許文献２に記載の技術は、ＰＬＬのクロック位相数を小さくすることで消費電力・半導体チップ面積を低減可能であるが、位相補間器が必要であり、この位相補間器分の消費電流と半導体チップ面積とが増大すると言う問題が明らかとされた。
【００４３】
本発明者等による検討結果によれば、上記特許文献３に記載の技術は、第１の多相クロックと第２の多相クロックとを生成するため２つの個別のＰＬＬが必要となるので、消費電力と半導体チップ面積とが増大すると言う問題が明らかとされた。
【００４４】
更に本発明者等による検討結果によれば、上記特許文献４に記載の技術は、ジッタ測定回路だけではなく、伝播遅延差制御量測定部の出力に応答して２値化信号を生成するコンパレータのスライスレベル電圧を調整するためのデジタル・アナログ変換器(ＤＡＣ)を必要とするため、消費電力と半導体チップ面積が増大すると言う問題が明らかとされた。
【００４５】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００４６】
従って、本発明の目的とするところは、高いジッタ耐性を有して更に多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減可能なオーバーサンプリング方式デジタルクロックデータリカバリ回路を提供することにある。
【００４７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４８】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００４９】
すなわち、本発明の代表的な実施の形態は、サンプリング回路(１０６)とエッジ検出器(１０５)と位相選択信号生成回路(１０３)とクロックデータ生成回路(１０４)とを具備するクロックデータリカバリ回路(１)である。
【００５０】
前記サンプリング回路(１０６)は受信データ信号(ＲＸＤＡＴＡ)を多相クロック信号(ＣＬＫ０〜ＣＬＫ５)によってサンプリングすることによって、複数のサンプリング信号(Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５)を生成する。
【００５１】
前記エッジ検出器(１０５)は、前記複数のサンプリング信号(Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)に応答して、複数のエッジ検出信号(Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５)を生成する。
【００５２】
前記位相選択信号生成回路(１０３)は、前記複数のエッジ検出信号(Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)に応答して、複数の位相選択信号(ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５)を生成する。
【００５３】
前記クロックデータ生成回路(１０４)は、前記複数のサンプリング信号(Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５)と前記複数の位相選択信号(ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)とに応答して、再生クロック(ＲＣＬＫ)と再生データ(ＲＤＡＴＡ)とを生成する。
【００５４】
前記エッジ検出器(１０５)は複数のエッジ検出回路(１０５Ｍ：Ｍ＝０〜５)を含み、前記エッジ検出器(１０５)の前記複数のエッジ検出回路(１０５Ｍ)は前記複数のサンプリング信号(Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)とに応答して、前記複数のエッジ検出信号(Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５)を生成する。
【００５５】
前記複数のエッジ検出回路(１０５Ｍ)の各エッジ検出回路は、第１のエッジ検出回路(１０５Ｍ１)と第２のエッジ検出回路(１０５Ｍ２)とを含む(図４参照)。
【００５６】
前記第１のエッジ検出回路(１０５Ｍ１)は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の−１位相よりも進んでいることを検出した場合には、第１のエッジ検出出力信号(ＤＮ＿ΦＭ)を生成する。
【００５７】
前記第２のエッジ検出回路(１０５Ｍ２)は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の＋１位相よりも遅れていることを検出した場合には、第２のエッジ検出出力信号(ＵＰ＿ΦＭ)を生成する。
【００５８】
前記エッジ検出器(１０５)の次回のエッジ検出位相は、前記第１のエッジ検出出力信号(ＤＮ＿ΦＭ)または前記第２のエッジ検出出力信号(ＵＰ＿ΦＭ)に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−１位相分または前記＋１位相分変更される。
【００５９】
前記第１のエッジ検出回路(１０５Ｍ１)と前記第２のエッジ検出回路(１０５Ｍ２)は、現在供給されている前記受信データ信号のデータエッジが前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の±１位相の範囲に存在することを検出可能とされる。
【００６０】
前記第１のエッジ検出回路(１０５Ｍ１)と前記第２のエッジ検出回路(１０５Ｍ２)が現在供給されている前記受信データ信号の前記データエッジが前記±１位相の範囲に存在することを検出した場合には、前記エッジ検出器(１０５)の次回のエッジ検出位相は前記１個のエッジ検出クロック信号の前記エッジ検出位相に維持されることを特徴とするものである(図６参照)。
【発明の効果】
【００６１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６２】
すなわち、本発明によれば、高いジッタ耐性を有して更に多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減可能なオーバーサンプリング方式デジタルクロックデータリカバリ回路を提供することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明に先立って本発明者等により検討された記録媒体を使用する半導体集積回路によって構成されるデバイスの構成を示す図である。
【図２】本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路の構成を示す図である。
【図３】図２に示す本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路において、多相クロックの位相数を６位相と１２位相とに設定した場合のクロックデータリカバリ回路の動作を説明する図である。
【図４】本発明の実施の形態１によるクロックデータリカバリ回路１の構成を示す図である。
【図５】図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１のサンプリング回路１０６の構成を示す図である。
【図６】図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１のエッジ検出回路１０５の構成を示す図である。
【図７】図６に示した本発明の実施の形態１によるエッジ検出回路１０５に含まれたΦ０エッジ検出回路１０５０の構成を示す図である。
【図８】図６に示した本発明の実施の形態１によるエッジ検出回路１０５に含まれたΦ１エッジ検出回路１０５１の構成を示す図である。
【図９】図７に示した本発明の実施の形態１によるエッジ検出回路１０５に含まれたΦ０エッジ検出回路１０５０の第１および第２のエッジ検出回路１０５０１、１０５０２の２入力排他的論理和回路１０５０１０、１０５０２０が第４サンプリング信号Ｓａｍｐｌｅ＿Φ３を参照して第６サンプリング信号Ｓａｍｐｌｅ＿Φ５のエッジ検出と第２サンプリング信号Ｓａｍｐｌｅ＿Φ１のエッジ検出を実行する様子を示す図である。
【図１０】図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１の位相選択信号生成回路１０３の構成を示す図である。
【図１１】図１０に示した本発明の実施の形態１による位相選択信号生成回路１０３の６個のΦＭ位相選択信号生成回路１０３０〜１０３５の中で、Ｍ＝０のΦ０位相選択信号回路１０３０の構成を示す図である。
【図１２】図１０に示した本発明の実施の形態１による位相選択信号生成回路１０３の６個のΦＭ位相選択信号生成回路１０３０〜１０３５の中で、Ｍ＝１のΦ１位相選択信号回路１０３１の構成を示す図である。
【図１３】図１０に示した本発明の実施の形態１による位相選択信号生成回路１０３の６個のΦＭ位相選択信号生成回路１０３０〜１０３５の中で、Ｍ＝２のΦ２位相選択信号回路１０３２の構成を示す図である。
【図１４】図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１のクロックデータ生成回路１０４の構成を示す図である。
【図１５】図１乃至図１４を参照して説明した本発明の実施の形態１によるクロックデータリカバリ回路１の動作を説明するタイミングチャートである。
【図１６】図２に示した本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路１の動作を説明する図である。
【図１７】図２のオーバーサンプリング方式デジタルクロックデータリカバリ回路１の図１６に示した本発明に先立って本発明者等によって検討された動作によるデータエッジ検出位相の検出動作を説明する図である。
【図１８】図４乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１の動作を説明する図である。
【図１９】図４乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１の図１８に示したデータエッジ検出位相の検出動作を説明する図である。
【図２０】図４乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１の動作を説明する図である。
【図２１】図４乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１の図２０に示したデータエッジ検出位相の検出動作を説明する図である。
【図２２】本発明の実施の形態２によるクロックデータリカバリ回路１の構成を示す図である。
【図２３】図２２に示した本発明の実施の形態２によるクロックデータリカバリ回路１のエッジ検出回路１０５の構成を示す図である。
【図２４】図２３に示した本発明の実施の形態２によるエッジ検出回路１０５に含まれたΦ０エッジ検出回路１０５０の構成を示す図である。
【図２５】図２２に示した本発明の実施の形態２によるクロックデータリカバリ回路１の位相選択信号生成回路１０３の構成を示す図である。
【図２６】図２５に示した本発明の実施の形態２による位相選択信号生成回路１０３の６個のΦＭ位相選択信号生成回路１０３０〜１０３５の中で、Ｍ＝０のΦ０位相選択信号回路１０３０の構成を示す図である。
【図２７】図２５に示した本発明の実施の形態２による位相選択信号生成回路１０３の６個のΦＭ位相選択信号生成回路１０３０〜１０３５の中で、Ｍ＝２のΦ２位相選択信号回路１０３２の構成を示す図である。
【図２８】図２２乃至図２７を参照して説明した本発明の実施の形態２によるクロックデータリカバリ回路１の動作を説明するタイミングチャートである。
【図２９】本発明の実施の形態３によるクロックデータリカバリ回路１の構成を示す図である。
【図３０】図２９に示した本発明の実施の形態３によるクロックデータリカバリ回路１のエッジ検出回路１０５の構成を示す図である。
【図３１】図３０に示した本発明の実施の形態３によるエッジ検出回路１０５に含まれた積分器１０５１０５の構成を示す図である。
【図３２】図３１に示した本発明の実施の形態３による積分器１０５１０５の動作を示す図である。
【図３３】本発明の実施の形態４によるクロックデータリカバリ回路１の構成を示す図である。
【図３４】図３３に示す本発明の実施の形態４によるクロックデータリカバリ回路１の多相クロック生成回路１０７の構成を示す図である。
【図３５】図３４に示した多相クロック生成回路１０７の電圧制御遅延線路(ＶＣＤＬ)１０７０３の構成を示す図である。
【図３６】本発明の実施の形態５による送受信ＬＳＩ７のインターフェースユニット１１の構成を示す図である。
【図３７】本発明の実施の形態６による送受信ＬＳＩ７の構成を示す図である。
【発明を実施するための形態】
【００６４】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００６５】
〔１〕本発明の代表的な実施の形態は、サンプリング回路(１０６)とエッジ検出器(１０５)と位相選択信号生成回路(１０３)とクロックデータ生成回路(１０４)とを具備するクロックデータリカバリ回路(１)である。
【００６６】
前記サンプリング回路(１０６)は受信データ信号(ＲＸＤＡＴＡ)を多相クロック信号(ＣＬＫ０〜ＣＬＫ５)によってサンプリングすることによって、複数のサンプリング信号(Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５)を生成する。
【００６７】
前記エッジ検出器(１０５)は、前記複数のサンプリング信号(Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)に応答して、複数のエッジ検出信号(Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５)を生成する。
【００６８】
前記位相選択信号生成回路(１０３)は、前記複数のエッジ検出信号(Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)に応答して、複数の位相選択信号(ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５)を生成する。
【００６９】
前記クロックデータ生成回路(１０４)は、前記複数のサンプリング信号(Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５)と前記複数の位相選択信号(ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)とに応答して、再生クロック(ＲＣＬＫ)と再生データ(ＲＤＡＴＡ)とを生成する。
【００７０】
前記エッジ検出器(１０５)は複数のエッジ検出回路(１０５Ｍ：Ｍ＝０〜５)を含み、前記エッジ検出器(１０５)の前記複数のエッジ検出回路(１０５Ｍ)は前記複数のサンプリング信号(Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)とに応答して、前記複数のエッジ検出信号(Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５)を生成する。
【００７１】
前記複数のエッジ検出回路(１０５Ｍ)の各エッジ検出回路は、第１のエッジ検出回路(１０５Ｍ１)と第２のエッジ検出回路(１０５Ｍ２)とを含む(図４参照)。
【００７２】
前記第１のエッジ検出回路(１０５Ｍ１)は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の−１位相よりも進んでいることを検出した場合には、第１のエッジ検出出力信号(ＤＮ＿ΦＭ)を生成する。
【００７３】
前記第２のエッジ検出回路(１０５Ｍ２)は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の＋１位相よりも遅れていることを検出した場合には、第２のエッジ検出出力信号(ＵＰ＿ΦＭ)を生成する。
【００７４】
前記エッジ検出器(１０５)の次回のエッジ検出位相は、前記第１のエッジ検出出力信号(ＤＮ＿ΦＭ)または前記第２のエッジ検出出力信号(ＵＰ＿ΦＭ)に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−１位相分または前記＋１位相分変更される。
【００７５】
前記第１のエッジ検出回路(１０５Ｍ１)と前記第２のエッジ検出回路(１０５Ｍ２)は、現在供給されている前記受信データ信号のデータエッジが前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の±１位相の範囲に存在することを検出可能とされる。
【００７６】
前記第１のエッジ検出回路(１０５Ｍ１)と前記第２のエッジ検出回路(１０５Ｍ２)が現在供給されている前記受信データ信号の前記データエッジが前記±１位相の範囲に存在することを検出した場合には、前記エッジ検出器(１０５)の次回のエッジ検出位相は前記１個のエッジ検出クロック信号の前記エッジ検出位相に維持されることを特徴とするものである(図６参照)。
【００７７】
前記実施の形態によれば、高いジッタ耐性を有して更に多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減可能なオーバーサンプリング方式デジタルクロックデータリカバリ回路を提供することができる。
【００７８】
好適な実施の形態では、前記位相選択信号生成回路(１０３)は、前記複数のエッジ検出信号(Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)に応答して、複数のゲート制御信号(ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５)を更に生成する。
【００７９】
前記位相選択信号生成回路(１０３)から生成される前記複数のゲート制御信号(ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５)は、前記エッジ検出器(１０５)の前記複数のエッジ検出回路(１０５Ｍ)に供給される。
【００８０】
前記エッジ検出器(１０５)から生成される前記複数のエッジ検出信号(Ｅｄｇｅ＿Φ０〜Φ５)のうちの１個のエッジ検出信号は、前記多相クロック信号(ＣＬＫ０〜５)のうちの現在供給されている前記受信データ信号の前記データエッジに対応する１個のクロック信号を示すための所定の電圧レベルに設定される。
【００８１】
前記所定の電圧レベルに設定された前記１個のエッジ検出信号に応答して、前記位相選択信号生成回路(１０３)から生成される前記複数のゲート制御信号(ＧＳＥＬ＿Φ０〜Φ５)のうちの１個のゲート制御信号は、所定の信号レベルに設定される。
【００８２】
前記エッジ検出器(１０５)の前記複数のエッジ検出回路(１０５Ｍ)のうちの前記所定の信号レベルに設定される前記１個のゲート制御信号が供給される１個のエッジ検出回路は活性状態に制御され、前記エッジ検出器(１０５)の前記複数のエッジ検出回路(１０５Ｍ)のそれ以外のエッジ検出回路は非活性状態に制御されることを特徴とするものである(図４参照)。
【００８３】
前記好適な実施の形態によれば、消費電力を更に削減することが可能となる。
【００８４】
他の好適な実施の形態では、前記位相選択信号生成回路(１０３)は、前記複数の位相選択信号(ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５)と前記複数のゲート制御信号(ＧＳＥＬ＿Φ０〜Φ５)を生成する複数の位相選択信号生成回路(１０３０〜１０３５)を含む。
【００８５】
前記複数の位相選択信号生成回路(１０３０〜１０３５)の各位相選択信号生成回路から生成される１個の位相選択信号と１個のゲート制御信号とは、実質的に０．５ユニットインターバルの位相差を有することを特徴とするものである(図１０参照)。
【００８６】
更に他の好適な実施の形態では、前記複数のエッジ検出回路の前記各エッジ検出回路(１０５０)の前記第１のエッジ検出回路(１０５０１)と前記第２のエッジ検出回路(１０５０２)は、第１排他的論理和回路(１０５０１０)と第２排他的論理和回路(１０５０２０)をそれぞれ含む。
【００８７】
前記第１のエッジ検出回路(１０５０１)の前記第１排他的論理和回路(１０５０１０)には第１入力信号と第１参照信号とが供給され、前記第２のエッジ検出回路(１０５０２)の前記第２排他的論理和回路(１０５０２０)には第２入力信号と第２参照信号とが供給される。
【００８８】
前記第１排他的論理和回路(１０５０１０)に供給される前記第１入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の−１位相分進んだ１位相進相クロック信号(ＣＬＫ５)によって前記受信データ信号(ＲＸＤＡＴＡ)をサンプリングして形成された１位相進相サンプリング信号(Ｓａｍｐ＿Φ５)である。
【００８９】
前記第１排他的論理和回路(１０５０１０)に供給される前記第１参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の−２位相分またはそれ以上進んだ複数位相進相クロック信号(ＣＬＫ３)によって前記受信データ信号(ＲＸＤＡＴＡ)をサンプリングして形成された複数位相進相サンプリング信号(Ｓａｍｐ＿Φ３)である。
【００９０】
前記第２排他的論理和回路(１０５０２０)に供給される前記第２入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の＋１位相分遅れた１位相遅相クロック信号(ＣＬＫ１)によって前記受信データ信号(ＲＸＤＡＴＡ)をサンプリングして形成された１位相遅相サンプリング信号(Ｓａｍｐ＿Φ１)である。
【００９１】
前記第２排他的論理和回路(１０５０２０)に供給される前記第２参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記１個のエッジ検出クロック信号と比較して前記多相クロック信号の＋２位相分またはそれ以上進んだ複数位相遅相クロック信号(ＣＬＫ３)によって前記受信データ信号(ＲＸＤＡＴＡ)をサンプリングして形成された複数位相遅相サンプリング信号(Ｓａｍｐ＿Φ３)である。
【００９２】
前記複数のエッジ検出回路の前記各エッジ検出回路(１０５０)は、前記第１排他的論理和回路(１０５０１０)の所定レベルの出力信号に応答して、前記第１のエッジ検出出力信号(ＤＮ＿Φ０)を生成する。
【００９３】
前記複数のエッジ検出回路の前記各エッジ検出回路(１０５０)は、前記第２排他的論理和回路(１０５０２０)の所定レベルの出力信号に応答して、前記第２のエッジ検出出力信号(ＵＰ＿Φ０)を生成することを特徴とするものである(図７参照)。
【００９４】
他のより好適な実施の形態では、電源電圧投入時もしくはスタンバイ解除時の初期化動作では、前記位相選択信号生成回路(１０３)から生成される前記複数のゲート制御信号(ＧＳＥＬ＿Φ０〜５)のうちの任意の１個のゲート制御信号は、前記所定の信号レベルに設定される。
【００９５】
前記初期化動作では、更に前記位相選択信号生成回路(１０３)から生成される前記複数の位相選択信号(ＰＳＥＬ＿Φ０〜５)のうちの前記任意の１個のゲート制御信号と実質的に０．５ユニットインターバルの位相差を有する１個の位相選択信号が、前記所定の信号レベルに設定されることを特徴とするものである(図１５参照)。
【００９６】
更に他のより好適な実施の形態では、前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも２位相分遷移する場合には、下記追従動作が実行される。
【００９７】
前記追従動作によって、前記エッジ検出器(１０５)の前記次回のエッジ検出位相と前記クロックデータ生成回路(１０４)から生成される前記再生クロック(ＲＣＬＫ)の位相は、前記第１のエッジ検出出力信号または前記第２のエッジ検出出力信号に応答した前記エッジ検出位相から前記−１位相分または前記＋１位相分の変更による状態遷移を少なくとも２度実行する。それによって、前記受信データ信号の前記データエッジの変化に追従することを特徴とするものである(図１５参照)。
【００９８】
別のより好適な実施の形態では、前記複数のエッジ検出回路(１０５０)の前記各エッジ検出回路は、第３のエッジ検出回路(１０５０３)と第４のエッジ検出回路(１０５０４)とを更に含む(図２４参照)。
【００９９】
前記第１のエッジ検出回路(１０５０１)は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記−１位相から−２位相との間に進んでいることを検出した場合には、前記第１のエッジ検出出力信号(ＤＮ１＿Φ０)を生成する。
【０１００】
前記第２のエッジ検出回路(１０５０２)は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記＋１位相から＋２相との間に遅れていることを検出した場合には、前記第２のエッジ検出出力信号(ＵＰ１＿Φ０)を生成する。
【０１０１】
前記エッジ検出器(１０５)の次回のエッジ検出位相は、前記第１のエッジ検出出力信号(ＤＮ１＿Φ０)または前記第２のエッジ検出出力信号(ＵＰ１＿Φ０)に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−１位相分または前記＋１位相分変更される。
【０１０２】
前記第３のエッジ検出回路(１０５０３)は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記−２位相から−３位相との間に進んでいることを検出した場合には、前記第３のエッジ検出出力信号(ＤＮ２＿Φ０)を生成する。
【０１０３】
前記第４のエッジ検出回路(１０５０４)は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記＋２位相から＋３相との間に遅れていることを検出した場合には、前記第４のエッジ検出出力信号(ＵＰ２＿Φ０)を生成する。
【０１０４】
前記エッジ検出器(１０５)の前記次回のエッジ検出位相は、前記第３のエッジ検出出力信号(ＤＮ２＿Φ０)または前記第４のエッジ検出出力信号(ＵＰ２＿Φ０)に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−２位相分または前記＋２位相分変更されることを特徴とするものである(図２８参照)。
【０１０５】
更に別のより好適な実施の形態では、前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも２位相分遷移する場合には、下記追従動作が実行される。
【０１０６】
前記追従動作によって、前記エッジ検出器(１０５)の前記次回のエッジ検出位相と前記クロックデータ生成回路(１０４)から生成される前記再生クロック(ＲＣＬＫ)の位相は、前記第３のエッジ検出出力信号または前記第４のエッジ検出出力信号に応答した前記エッジ検出位相から前記−２位相分または前記＋２位相分の変更による状態遷移を１度実行する。それによって、前記受信データ信号の前記データエッジの変化に追従することを特徴とするものである(図２８参照)。
【０１０７】
具体的な実施の形態では、前記エッジ検出器(１０５)は、前記複数のエッジ検出回路(１０５０〜１０５５)の複数の出力端子に接続された複数の積分器(１０５１０５〜１０５１５５)を更に含む。
【０１０８】
前記複数の積分器(１０５１０５〜１０５１５５)の各積分器は、前記複数のエッジ検出回路(１０５０〜１０５５)の前記各エッジ検出回路の前記第１のエッジ検出回路(１０５Ｍ１)の第１エッジ検出結果と前記第２のエッジ検出回路(１０５Ｍ２)の第２エッジ検出結果の平均化処理を実行することを特徴とするものである(図２９、図３０参照)。
【０１０９】
他の具体的な実施の形態では、前記クロックデータリカバリ回路(１)は、前記クロックデータリカバリ回路(１)の外部から供給される外部クロック信号(ＣＬＫＩＮ)に応答して前記多相クロック(ＣＬＫ０〜ＣＬＫ５)を生成する多相クロック生成回路(１０７)を更に具備する。
【０１１０】
前記クロックデータリカバリ回路(１)の内部で、前記多相クロック生成回路(１０７)から生成される前記多相クロック(ＣＬＫ０〜ＣＬＫ５)が、前記サンプリング回路(１０３)と前記エッジ検出器(１０５)と前記位相選択信号生成回路(１０３)と前記クロックデータ生成回路(１０６)とに供給されることを特徴とするものである(図３３)。
【０１１１】
最も具体的な実施の形態では、前記多相クロック(ＣＬＫ０〜ＣＬＫ５)を生成する前記多相クロック生成回路(１０７)は、位相比較器(１０７０１)とチャージポンプ(１０７０２)とループフィルタ(１０７０４)と電圧制御遅延線路(１０７０３)を含むディレイド・ロックド・ループ(ＤＬＬ)によって構成されたことを特徴とするものである(図３４)。
【０１１２】
〔２〕本発明の別の観点の代表的な実施の形態は、クロックデータリカバリ回路(１)と、デシリアライザ(１５)と、シリアライザ(１４)と、ＰＬＬ回路(１３)とを含むインターフェースユニット(１１)を有する送受信半導体集積回路(７)である。
【０１１３】
パラレル・シリアル変換器としての前記シリアライザ(１４)は、パラレル送信信号(ＤＴ)と前記ＰＬＬ回路(１３)から生成されるＰＬＬクロックとからシリアル送信信号(ＴＸＤＡＴＡ)を生成するものである。
【０１１４】
前記クロックデータリカバリ回路(１)は、受信データ信号(ＲＸＤＡＴＡ)と前記ＰＬＬ回路(１３)から生成される前記ＰＬＬクロックとに応答して、再生クロック(ＲＣＬＫ)と再生データ(ＲＤＡＴＡ)とを生成するものである。
【０１１５】
シリアル・パラレル変換器としての前記デシリアライザ(１５)は、前記クロックデータリカバリ回路(１)から生成される前記再生クロック(ＲＣＬＫ)と前記再生データ(ＲＤＡＴＡ)とからパラレル受信データ(ＤＲ)を生成するものである(図３６、３７参照)。
【０１１６】
前記クロックデータリカバリ回路(１)は、サンプリング回路(１０６)とエッジ検出器(１０５)と位相選択信号生成回路(１０３)とクロックデータ生成回路(１０４)とを具備する。
【０１１７】
前記サンプリング回路(１０６)は受信データ信号(ＲＸＤＡＴＡ)を多相クロック信号(ＣＬＫ０〜ＣＬＫ５)によってサンプリングすることによって、複数のサンプリング信号(Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５)を生成する。
【０１１８】
前記エッジ検出器(１０５)は、前記複数のサンプリング信号(Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)に応答して、複数のエッジ検出信号(Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５)を生成する。
【０１１９】
前記位相選択信号生成回路(１０３)は、前記複数のエッジ検出信号(Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)に応答して、複数の位相選択信号(ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５)を生成する。
【０１２０】
前記クロックデータ生成回路(１０４)は、前記複数のサンプリング信号(Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５)と前記複数の位相選択信号(ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)とに応答して、前記再生クロック(ＲＣＬＫ)と前記再生データ(ＲＤＡＴＡ)とを生成する。
【０１２１】
前記エッジ検出器(１０５)は複数のエッジ検出回路(１０５Ｍ：Ｍ＝０〜５)を含み、前記エッジ検出器(１０５)の前記複数のエッジ検出回路(１０５Ｍ)は前記複数のサンプリング信号(Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５)と前記多相クロック信号(ＣＬＫ０〜ＣＬＫ５)とに応答して、前記複数のエッジ検出信号(Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５)を生成する。
【０１２２】
前記複数のエッジ検出回路(１０５Ｍ)の各エッジ検出回路は、第１のエッジ検出回路(１０５Ｍ１)と第２のエッジ検出回路(１０５Ｍ２)とを含む(図４参照)。
【０１２３】
前記第１のエッジ検出回路(１０５Ｍ１)は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の−１位相よりも進んでいることを検出した場合には、第１のエッジ検出出力信号(ＤＮ＿ΦＭ)を生成する。
【０１２４】
前記第２のエッジ検出回路(１０５Ｍ２)は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の＋１位相よりも遅れていることを検出した場合には、第２のエッジ検出出力信号(ＵＰ＿ΦＭ)を生成する。
【０１２５】
前記エッジ検出器(１０５)の次回のエッジ検出位相は、前記第１のエッジ検出出力信号(ＤＮ＿ΦＭ)または前記第２のエッジ検出出力信号(ＵＰ＿ΦＭ)に応答して、前記１個のエッジ検出クロック信号の前記エッジ検出位相から前記−１位相分または前記＋１位相分変更される。
【０１２６】
前記第１のエッジ検出回路(１０５Ｍ１)と前記第２のエッジ検出回路(１０５Ｍ２)は、現在供給されている前記受信データ信号のデータエッジが前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する１個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の±１位相の範囲に存在することを検出可能とされる。
【０１２７】
前記第１のエッジ検出回路(１０５Ｍ１)と前記第２のエッジ検出回路(１０５Ｍ２)が現在供給されている前記受信データ信号の前記データエッジが前記±１位相の範囲に存在することを検出した場合には、前記エッジ検出器(１０５)の次回のエッジ検出位相は前記１個のエッジ検出クロック信号の前記エッジ検出位相に維持されることを特徴とするものである(図６参照)。
【０１２８】
前記実施の形態によれば、高いジッタ耐性を有して更に多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減可能なオーバーサンプリング方式デジタルクロックデータリカバリ回路を提供することができる。
【０１２９】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。
【０１３０】
尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１３１】
［実施の形態１］
《クロックデータリカバリ回路の構成》
図４は、本発明の実施の形態１によるクロックデータリカバリ回路１の構成を示す図である。
【０１３２】
図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１は、サンプリング回路１０６、エッジ検出回路１０５、位相選択信号生成回路１０３、クロックデータ生成回路１０４から構成される。
【０１３３】
サンプリング回路１０６は、６相クロック信号ＣＬＫ０〜ＣＬＫ５に応答して図示していないホストからの受信データ信号ＲＸＤＡＴＡを６倍オーバーサンプリングすることによってサンプリング信号Ｓａｍｐｌｅ＿Φ０〜第６サンプリング信号Ｓａｍｐｌｅ＿Φ５を生成する。
【０１３４】
エッジ検出回路１０５は、６相クロック信号ＣＬＫ０〜ＣＬＫ５とサンプリング回路１０６から生成されるサンプリング信号Ｓａｍｐｌｅ＿Φ０〜第６サンプリング信号Ｓａｍｐｌｅ＿Φ５と後述する位相選択信号生成回路１０３から生成されるゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５に応答して、複数のエッジ検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５を生成する。すなわち、エッジ検出回路１０５は複数のΦＭエッジ検出回路(Ｍは０〜５)１０５Ｍから構成されており、ΦＭエッジ検出回路１０５Ｍは第１のエッジ検出回路１０５Ｍ１と第２のエッジ検出回路１０５Ｍ２とを含んでいる。
【０１３５】
６相クロック信号ＣＬＫ０〜ＣＬＫ５から現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸを示すエッジ検出信号Ｅｄｇｅ＿ΦＸがエッジ検出回路１０５から生成され、エッジ検出信号Ｅｄｇｅ＿ΦＸに応答して位相選択信号生成回路１０３からゲート制御信号ＧＳＥＬ＿ΦＸが生成される。従って、複数のΦＭエッジ検出回路１０５Ｍのうちゲート制御信号ＧＳＥＬ＿ΦＸが供給されるΦＸエッジ検出回路１０５Ｘのみが活性化状態に制御され、それ以外のエッジ検出回路は非活性化状態に制御される。
【０１３６】
活性化状態に制御されたΦＸエッジ検出回路１０５Ｘでは、第１のエッジ検出回路１０５Ｘ１は、現在供給されている受信データ信号ＲＸＤＡＴＡのデータエッジが現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸから−1位相より進んでいるかを検出する。一方、第２のエッジ検出回路１０５Ｘ２は、現在供給されている受信データ信号ＲＸＤＡＴＡのデータエッジが現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸから＋１位相より遅れているかを検出する。
【０１３７】
位相選択信号生成回路１０３は、６相クロック信号ＣＬＫ０〜ＣＬＫ５とエッジ検出回路１０５から生成されるエッジ位置検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５とに応答して、複数のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５と複数の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５を生成する。複数のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５はエッジ検出回路１０５に供給され、複数の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５はクロックデータ生成回路１０４に供給される。
【０１３８】
クロックデータ生成回路１０４は、６相クロック信号ＣＬＫ０〜ＣＬＫ５とサンプリング回路１０６から生成される複数のサンプリング信号Ｓａｍｐｌｅ＿Φ０〜第６サンプリング信号Ｓａｍｐｌｅ＿Φ５と位相選択信号生成回路１０３から生成される複数の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５とに応答して、再生クロックＲＣＬＫと再生データＲＤＡＴＡを生成する。
【０１３９】
《サンプリング回路》
図５は、図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１のサンプリング回路１０６の構成を示す図である。
【０１４０】
図５に示したサンプリング回路１０６は、多相クロック信号ＣＬＫ０〜ＣＬＫ５の位相数と同一の数である６個の遅延型フリップフロップＤＦＦ(Delay Flip-Flop：遅延型フリップフロップ)１０６０〜１０６５から構成されている。
【０１４１】
６個の遅延型フリップフロップＤＦＦ１０６０〜１０６５の共通入力信号Ｄａｔａ＿ＩＮにホストから供給される受信データ信号ＲＸＤＡＴＡが供給され、６個の遅延型フリップフロップＤＦＦ１０６０〜１０６５のトリガ入力端子に６相クロック信号ＣＬＫ０〜ＣＬＫ５がそれぞれ供給されることによって６の倍オーバーサンプリングが実行され、６個のサンプリング信号Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５が生成される。例えば、受信データ信号ＲＸＤＡＴＡがハイレベルの時に遅延型フリップフロップＤＦＦ１０６０が第１クロック信号ＣＬＫ０の立ち上がりでサンプリングを行った場合、そのサンプリング信号出力Ｓａｍｐｌｅ＿Φ０はハイレベルとなる。逆に、受信データ信号ＲＸＤＡＴＡがローレベルの時に遅延型フリップフロップＤＦＦ１０６０が第１クロック信号ＣＬＫ０の立ち上がりでサンプリングを行った場合、そのサンプリング信号出力Ｓａｍｐｌｅ＿Φ０はローレベルとなる。その他の遅延型フリップフロップＤＦＦ１０６１〜遅延型フリップフロップＤＦＦ１０６５も、それぞれ第２クロック信号ＣＬＫ１〜第６クロック信号ＣＬＫ５の立ち上がりで受信データ信号ＲＸＤＡＴＡのサンプリングを実行するものである。
【０１４２】
《エッジ検出回路》
図６は、図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１のエッジ検出回路１０５の構成を示す図である。
【０１４３】
図６に示したエッジ検出回路１０５は、多相クロック信号ＣＬＫ０〜ＣＬＫ５の位相数と同一の数である６個のΦＭエッジ検出回路１０５０〜１０５５(Ｍは０〜５)と、6個の２入力論理和回路１０５０３〜１０５５３と、６個の遅延型フリップフロップＤＦＦ１０５１０４〜１０５１５４とによって構成されている。６個のΦＭエッジ検出回路１０５０〜１０５５は、６相クロック信号ＣＬＫ０〜ＣＬＫ５と、サンプリング回路１０６から生成信号される６個のサンプリング信号Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５と、位相選択信号生成回路１０３から生成される６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５とに応答する。それによって、６個のΦＭエッジ検出回路１０５０〜１０５５は、６個のサンプリング信号Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５によって決定される６個のアップ信号ＵＰ＿Φ０〜ＵＰ＿Φ５および６個のダウン信号ＤＮ＿Φ０〜ＤＮ＿Φ５を生成して6個の２入力論理和回路１０５０３〜１０５５３に供給する。
【０１４４】
6個の２入力論理和回路１０５０３〜１０５５３は６個のアップ信号ＵＰ＿Φ０〜ＵＰ＿Φ５および６個のダウン信号ＤＮ＿Φ０〜ＤＮ＿Φ５の論理和演算を実行して、６個の論理和出力信号を生成する。
【０１４５】
６個の遅延型フリップフロップＤＦＦ１０５１０４〜１０５１５４は、6個の２入力論理和回路１０５０３〜１０５５３から生成される６個の論理和出力信号を多相クロック信号ＣＬＫ０〜ＣＬＫ５の立ち上がりエッジのタイミングにてラッチする。
【０１４６】
より詳細に説明すると、Φ０エッジ検出回路１０５０には、３個のサンプリング信号である第４サンプリング信号Ｓａｍｐｌｅ＿Φ３、第６サンプリング信号Ｓａｍｐｌｅ＿Φ５、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１と第３クロック信号ＣＬＫ２と第１ゲート制御信号ＧＳＥＬ＿Φ０とが供給される。それによって、３個のサンプリング信号である第４サンプリング信号Ｓａｍｐｌｅ＿Φ３、第６サンプリング信号Ｓａｍｐｌｅ＿Φ５、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１に基づき決定されるダウン信号ＤＮ＿Φ０とアップ信号ＵＰ＿Φ０とが生成され、それぞれ６番目の２入力論理和回路１０５５３と２番目の２入力論理和回路１０５１３とに供給される。以下、Φ１エッジ検出回路１０５１からΦ５エッジ検出回路１０５５の各動作は、Φ０エッジ検出回路１０５０と同様の動作であり、各入出力信号の関係が1位相ずつシフトしていくのみであるので、その説明を省略する。
【０１４７】
６相クロック信号ＣＬＫ０〜ＣＬＫ５から現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相０(第１クロック信号ＣＬＫ０の位相)である場合には、第１ゲート制御信号ＧＳＥＬ＿Φ０が供給されるΦ０エッジ検出回路１０５０が活性化状態に制御される。受信データ信号ＲＸＤＡＴＡのデータエッジが第４クロック信号ＣＬＫ３の立ち上がりエッジと第６クロック信号ＣＬＫ５の立ち上がりエッジとの間に存在する場合には、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３はローレベルとなり、第６サンプリング信号Ｓａｍｐｌｅ＿Φ５はハイレベルとなる。ローレベルの第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とハイレベルの第６サンプリング信号Ｓａｍｐｌｅ＿Φ５に応答して、Φ０エッジ検出回路１０５０からハイレベルの第１ダウン信号ＤＮ＿Φ０が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相５(第６クロック信号ＣＬＫ５の位相)に進められる。また、受信データ信号ＲＸＤＡＴＡのデータエッジが第２クロック信号ＣＬＫ１の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間にある場合には、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１はローレベルとなり、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３はハイレベルとなる。ローレベルの第２サンプリング信号Ｓａｍｐｌｅ＿Φ１とハイレベルの第４サンプリング信号Ｓａｍｐｌｅ＿Φ３に応答して、Φ０エッジ検出回路１０５０からハイレベルの第１アップ信号ＵＰ＿Φ０が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相１(第２クロック信号ＣＬＫ１の位相)に遅れられる。更に、受信データ信号ＲＸＤＡＴＡのデータエッジが第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジとの間にある場合には、Φ０エッジ検出回路１０５０から生成される第１ダウン信号ＤＮ＿Φ０と第１アップ信号ＵＰ＿Φ０とは両者ともローレベルとされて、次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相０(第１クロック信号ＣＬＫ０の位相)に維持される。
【０１４８】
６相クロック信号ＣＬＫ０〜ＣＬＫ５から現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相１(第２クロック信号ＣＬＫ１の位相)である場合には、第２ゲート制御信号ＧＳＥＬ＿Φ１が供給されるΦ１エッジ検出回路１０５１が活性化状態に制御される。受信データ信号ＲＸＤＡＴＡのデータエッジが第５クロック信号ＣＬＫ４の立ち上がりエッジと第１クロック信号ＣＬＫ０の立ち上がりエッジとの間に存在する場合には、第５サンプリング信号Ｓａｍｐｌｅ＿Φ４はローレベルとなり、第１サンプリング信号Ｓａｍｐｌｅ＿Φ０はハイレベルとなる。ローレベルの第５サンプリング信号Ｓａｍｐｌｅ＿Φ４とハイレベルの第１サンプリング信号Ｓａｍｐｌｅ＿Φ０とに応答して、Φ１エッジ検出回路１０５１からハイレベルの第２ダウン信号ＤＮ＿Φ１が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相０(第１クロック信号ＣＬＫ０の位相)に進められる。また、受信データ信号ＲＸＤＡＴＡのデータエッジが第３クロック信号ＣＬＫ２の立ち上がりエッジと第５クロック信号ＣＬＫ４の立ち上がりエッジとの間にある場合には、第３サンプリング信号Ｓａｍｐｌｅ＿Φ２はローレベルとなり、第５サンプリング信号Ｓａｍｐｌｅ＿Φ４はハイレベルとなる。ローレベルの第３サンプリング信号Ｓａｍｐｌｅ＿Φ２とハイレベルの第５サンプリング信号Ｓａｍｐｌｅ＿Φ４に応答して、Φ１エッジ検出回路１０５１からハイレベルの第２アップ信号ＵＰ＿Φ１が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相２(第３クロック信号ＣＬＫ２の位相)に遅れられる。更に、受信データ信号ＲＸＤＡＴＡのデータエッジが第１クロック信号ＣＬＫ０の立ち上がりエッジと第３クロック信号ＣＬＫ２の立ち上がりエッジとの間にある場合には、Φ１エッジ検出回路１０５１から生成される第２ダウン信号ＤＮ＿Φ１と第２アップ信号ＵＰ＿Φ１とは両者ともローレベルとされて、次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相１(第２クロック信号ＣＬＫ１の位相)に維持される。
【０１４９】
６相クロック信号ＣＬＫ０〜ＣＬＫ５から現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相２(第３クロック信号ＣＬＫ２の位相)である場合には、第３ゲート制御信号ＧＳＥＬ＿Φ２が供給されるΦ２エッジ検出回路１０５２が活性化状態に制御される。受信データ信号ＲＸＤＡＴＡのデータエッジが第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジとの間に存在する場合には、第６サンプリング信号Ｓａｍｐｌｅ＿Φ５はローレベルとなり、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１はハイレベルとなる。ローレベルの第６サンプリング信号Ｓａｍｐｌｅ＿Φ５とハイレベルの第２サンプリング信号Ｓａｍｐｌｅ＿Φ１とに応答して、Φ２エッジ検出回路１０５２からハイレベルの第３ダウン信号ＤＮ＿Φ２が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相１(第２クロック信号ＣＬＫ１の位相)に進められる。また受信データ信号ＲＸＤＡＴＡのデータエッジが第４クロック信号ＣＬＫ３の立ち上がりエッジと第６クロック信号ＣＬＫ５の立ち上がりエッジとの間にある場合には、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３はローレベルとなり、第６サンプリング信号Ｓａｍｐｌｅ＿Φ５はハイレベルとなる。ローレベルの第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とハイレベルの第６サンプリング信号Ｓａｍｐｌｅ＿Φ５に応答して、Φ２エッジ検出回路１０５２からハイレベルの第３アップ信号ＵＰ＿Φ２が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相３(第４クロック信号ＣＬＫ３の位相)に遅れられる。更に、受信データ信号ＲＸＤＡＴＡのデータエッジが第２クロック信号ＣＬＫ１の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間にある場合には、Φ２エッジ検出回路１０５２から生成される第３ダウン信号ＤＮ＿Φ２と第３アップ信号ＵＰ＿Φ２とは両者ともローレベルとされて、次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相２(第３クロック信号ＣＬＫ２の位相)に維持される。
【０１５０】
６相クロック信号ＣＬＫ０〜ＣＬＫ５から現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相３(第４クロック信号ＣＬＫ３の位相)である場合には、第４ゲート制御信号ＧＳＥＬ＿Φ３が供給されるΦ３エッジ検出回路１０５３が活性化状態に制御される。受信データ信号ＲＸＤＡＴＡのデータエッジが第１クロック信号ＣＬＫ０の立ち上がりエッジと第３クロック信号ＣＬＫ２の立ち上がりエッジとの間に存在する場合には、第１サンプリング信号Ｓａｍｐｌｅ＿Φ０はローレベルとなり、第３サンプリング信号Ｓａｍｐｌｅ＿Φ２はハイレベルとなる。ローレベルの第１サンプリング信号Ｓａｍｐｌｅ＿Φ０とハイレベルの第３サンプリング信号Ｓａｍｐｌｅ＿Φ２とに応答して、Φ３エッジ検出回路１０５３からハイレベルの第４ダウン信号ＤＮ＿Φ３が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相２(第３クロック信号ＣＬＫ２の位相)に進められる。また、受信データ信号ＲＸＤＡＴＡのデータエッジが第５クロック信号ＣＬＫ４の立ち上がりエッジと第１クロック信号ＣＬＫ０の立ち上がりエッジとの間にある場合には、第５サンプリング信号Ｓａｍｐｌｅ＿Φ４はローレベルとなり、第１サンプリング信号Ｓａｍｐｌｅ＿Φ０はハイレベルとなる。ローレベルの第５サンプリング信号Ｓａｍｐｌｅ＿Φ４とハイレベルの第１サンプリング信号Ｓａｍｐｌｅ＿Φ０に応答して、Φ３エッジ検出回路１０５３からハイレベルの第４アップ信号ＵＰ＿Φ３が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相４(第５クロック信号ＣＬＫ４の位相)に遅れられる。更に、受信データ信号ＲＸＤＡＴＡのデータエッジが第３クロック信号ＣＬＫ２の立ち上がりエッジと第５クロック信号ＣＬＫ４の立ち上がりエッジとの間にある場合には、Φ３エッジ検出回路１０５３から生成される第４ダウン信号ＤＮ＿Φ３と第４アップ信号ＵＰ＿Φ３とは両者ともローレベルとされて、次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相３(第４クロック信号ＣＬＫ３の位相)に維持される。
【０１５１】
６相クロック信号ＣＬＫ０〜ＣＬＫ５から現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相４(第５クロック信号ＣＬＫ４の位相)である場合には、第５ゲート制御信号ＧＳＥＬ＿Φ４が供給されるΦ４エッジ検出回路１０５４が活性化状態に制御される。受信データ信号ＲＸＤＡＴＡのデータエッジが第２クロック信号ＣＬＫ１の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間に存在する場合には、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１はローレベルとなり、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３はハイレベルとなる。ローレベルの第２サンプリング信号Ｓａｍｐｌｅ＿Φ１とハイレベルの第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とに応答して、Φ４エッジ検出回路１０５４からハイレベルの第５ダウン信号ＤＮ＿Φ４が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相３(第４クロック信号ＣＬＫ３の位相)に進められる。また受信データ信号ＲＸＤＡＴＡのデータエッジが第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジとの間にある場合には、第６サンプリング信号Ｓａｍｐｌｅ＿Φ５はローレベルとなり、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１はハイレベルとなる。ローレベルの第６サンプリング信号Ｓａｍｐｌｅ＿Φ５とハイレベルの第２サンプリング信号Ｓａｍｐｌｅ＿Φ１に応答して、Φ４エッジ検出回路１０５４からハイレベルの第５アップ信号ＵＰ＿Φ４が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相５(第６クロック信号ＣＬＫ５の位相)に遅れられる。更に、受信データ信号ＲＸＤＡＴＡのデータエッジが第４クロック信号ＣＬＫ３の立ち上がりエッジと第６クロック信号ＣＬＫ５の立ち上がりエッジとの間にある場合には、Φ４エッジ検出回路１０５４から生成される第５ダウン信号ＤＮ＿Φ４と第５アップ信号ＵＰ＿Φ４とは両者ともローレベルとされて、次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相４(第５クロック信号ＣＬＫ４の位相)に維持される。
【０１５２】
６相クロック信号ＣＬＫ０〜ＣＬＫ５から現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相５(第６クロック信号ＣＬＫ５の位相)である場合には、第６ゲート制御信号ＧＳＥＬ＿Φ５が供給されるΦ５エッジ検出回路１０５５が活性化状態に制御される。受信データ信号ＲＸＤＡＴＡのデータエッジが第３クロック信号ＣＬＫ２の立ち上がりエッジと第５クロック信号ＣＬＫ４の立ち上がりエッジとの間に存在する場合には、第３サンプリング信号Ｓａｍｐｌｅ＿Φ２はローレベルとなり、第５サンプリング信号Ｓａｍｐｌｅ＿Φ４はハイレベルとなる。ローレベルの第３サンプリング信号Ｓａｍｐｌｅ＿Φ２とハイレベルの第５サンプリング信号Ｓａｍｐｌｅ＿Φ４とに応答して、Φ５エッジ検出回路１０５５からハイレベルの第６ダウン信号ＤＮ＿Φ５が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相４(第５クロック信号ＣＬＫ４の位相)に進められる。また受信データ信号ＲＸＤＡＴＡのデータエッジが第１クロック信号ＣＬＫ０の立ち上がりエッジと第３クロック信号ＣＬＫ２の立ち上がりエッジとの間にある場合には、第１サンプリング信号Ｓａｍｐｌｅ＿Φ０はローレベルとなり、第３サンプリング信号Ｓａｍｐｌｅ＿Φ２はハイレベルとなる。ローレベルの第１サンプリング信号Ｓａｍｐｌｅ＿Φ０とハイレベルの第３サンプリング信号Ｓａｍｐｌｅ＿Φ２に応答して、Φ５エッジ検出回路１０５５からハイレベルの第６アップ信号ＵＰ＿Φ５が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相０(第１クロック信号ＣＬＫ０の位相)に遅れられる。更に、受信データ信号ＲＸＤＡＴＡのデータエッジが第５クロック信号ＣＬＫ４の立ち上がりエッジと第１クロック信号ＣＬＫ０の立ち上がりエッジとの間にある場合には、Φ５エッジ検出回路１０５５から生成される第６ダウン信号ＤＮ＿Φ５と第６アップ信号ＵＰ＿Φ５とは両者ともローレベルとされて、次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相５(第６クロック信号ＣＬＫ５の位相)に維持される。
【０１５３】
図６に示したエッジ検出回路１０５の６個の２入力論理和回路１０５０３〜１０５５３は、上述した6個のΦ０エッジ検出回路１０５０〜Φ５エッジ検出回路１０５５の出力信号である６個のアップ信号ＵＰ＿Φ０〜ＵＰ＿Φ５のハイレベルと６個のダウン信号ＤＮ＿Φ０〜ＤＮ＿Φ５のハイレベルとに応答して、ハイレベルの出力信号を生成して、６個の遅延型フリップフロップＤＦＦ１０５１０４〜１０５１５４に供給する。
【０１５４】
すなわち、第１の２入力論理和回路１０５０３は、Φ５エッジ検出回路１０５５からの第６アップ信号ＵＰ＿Φ５と、Φ１エッジ検出回路１０５１からの第２ダウン信号ＤＮ＿Φ１とに応答して、第１エッジ検出信号Ｅｄｇｅ＿Φ０を生成する。これは、例えば、以下のような状態の場合に、第１の２入力論理和回路１０５０３と第１の遅延型フリップフロップＤＦＦ１０５１０４とによって、第１エッジ検出信号Ｅｄｇｅ＿Φ０が生成される。
【０１５５】
すなわち、６相クロック信号ＣＬＫ０〜ＣＬＫ５から現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相５(第６クロック信号ＣＬＫ５の位相)である場合には、第６ゲート制御信号ＧＳＥＬ＿Φ５が供給されるΦ５エッジ検出回路１０５５が活性化状態に制御される。受信データ信号ＲＸＤＡＴＡのデータエッジが第１クロック信号ＣＬＫ０と第３クロック信号ＣＬＫ２の両者の立ち上がりエッジの間にある場合には、上述したようにΦ５エッジ検出回路１０５５からハイレベルの第６アップ信号ＵＰ＿Φ５が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相０(第１クロック信号ＣＬＫ０の位相)に遅れられる。
【０１５６】
それ以外には、以下のような状態の場合に、第１の２入力論理和回路１０５０３と第１の遅延型フリップフロップＤＦＦ１０５１０４とによって、第１エッジ検出信号Ｅｄｇｅ＿Φ０が生成される。
【０１５７】
すなわち、６相クロック信号ＣＬＫ０〜ＣＬＫ５から現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相１(第２クロック信号ＣＬＫ１の位相)である場合には、第２ゲート制御信号ＧＳＥＬ＿Φ１が供給されるΦ１エッジ検出回路１０５１が活性化状態に制御される。受信データ信号ＲＸＤＡＴＡのデータエッジが第５クロック信号ＣＬＫ４と第１クロック信号ＣＬＫ０の両者やの立ち上がりエッジの間に存在する場合には、上述したようにΦ１エッジ検出回路１０５１からハイレベルの第２ダウン信号ＤＮ＿Φ１が生成され、６相クロック信号ＣＬＫ０〜ＣＬＫ５から次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相０(第１クロック信号ＣＬＫ０の位相)に進められる。
【０１５８】
その他の２入力論理和回路１０５１３〜１０５５３とその他の遅延型フリップフロップＤＦＦ１０５１１４〜１０５５４に関しても、上述した第１の２入力論理和回路１０５０３と第１の遅延型フリップフロップＤＦＦ１０５１０４と同様に動作するので、説明を省略する。
【０１５９】
図７は、図６に示した本発明の実施の形態１によるエッジ検出回路１０５に含まれたΦ０エッジ検出回路１０５０の構成を示す図である。
【０１６０】
図７に示すように、Φ０エッジ検出回路１０５０は、第１のエッジ検出回路１０５０１と第２のエッジ検出回路１０５０２とから構成される。第１のエッジ検出回路１０５０１は、排他的論理和回路１０５０１０と、遅延型フリップフロップＤＦＦ１０５０１１と、論理積回路１０５０１２とから構成される。第２のエッジ検出回路１０５０２は、排他的論理和回路１０５０２０と、論理否定回路１０５０２１と、２個の論理積回路１０５０２２、１０５０２３とから構成されている。
【０１６１】
第１のエッジ検出回路１０５０１には、２個のサンプリング信号である第４サンプリング信号Ｓａｍｐｌｅ＿Φ３、第６サンプリング信号Ｓａｍｐｌｅ＿Φ５と第３クロック信号ＣＬＫ２と第１ゲート制御信号ＧＳＥＬ＿Φ０が供給され、第１ダウン信号ＤＮ＿Φ０が生成される。一方、第２のエッジ検出回路１０５０２には、２個のサンプリング信号である第４サンプリング信号Ｓａｍｐｌｅ＿Φ３、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１と第１ゲート制御信号ＧＳＥＬ＿Φ０が入力され、第１アップ信号ＵＰ＿Φ０が生成される。
【０１６２】
第１のエッジ検出回路１０５０１では、第６サンプリング信号Ｓａｍｐｌｅ＿Φ５と、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とが２入力排他的論理和回路１０５０１０によって比較される。第６サンプリング信号Ｓａｍｐｌｅ＿Φ５は、第１のエッジ検出回路１０５０１の自分自身のデータエッジ検出位相としての第１クロック信号ＣＬＫ０の位相である位相０から負方向に１位相分離れた位置に存在する第６クロック信号ＣＬＫ５の立ち上がりエッジで受信データ信号ＲＸＤＡＴＡをサンプリングしたものである。第４サンプリング信号Ｓａｍｐｌｅ＿Φ３は、位相０から負方向に０．５ＵＩ分離れた位置に存在する第４クロック信号ＣＬＫ３の立ち上がりエッジで受信データ信号ＲＸＤＡＴＡをサンプリングしたものである。もし、受信データ信号ＲＸＤＡＴＡのエッジが第４クロック信号ＣＬＫ３の立ち上がりエッジと第６クロック信号ＣＬＫ５の立ち上がりエッジとの間に存在する場合に、排他的論理和回路１０５０１０の出力結果はハイレベルとなり、それ以外の位置に受信データ信号ＲＸＤＡＴＡのデータエッジが存在する場合やデータエッジが到来しなかった場合には排他的論理和回路１０５０１０の出力結果はローレベルとなる。
【０１６３】
第２のエッジ検出回路１０５０２では、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１と、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とが２入力排他的論理和回路１０５０２０によって比較される。第２サンプリング信号Ｓａｍｐｌｅ＿Φ１は、第２のエッジ検出回路１０５０２の自分自身のデータエッジ検出位相としての第１クロック信号ＣＬＫ０の位相である位相０から正方向に1位相分離れた位置に存在する第２クロック信号ＣＬＫ１の立ち上がりエッジで受信データ信号ＲＸＤＡＴＡをサンプリングしたものである。第４サンプリング信号Ｓａｍｐｌｅ＿Φ３は、位相０から正方向に０．５ＵＩ分離れた位置に存在する第４クロック信号ＣＬＫ３の立ち上がりエッジで受信データ信号ＲＸＤＡＴＡをサンプリングしたものである。もし、受信データ信号ＲＸＤＡＴＡのエッジが第２クロック信号ＣＬＫ１の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジの間に存在する場合には、排他的論理和回路１０５０２０の出力結果はハイレベルとなり、それ以外の位置に受信データ信号ＲＸＤＡＴＡのデータエッジが存在する場合やデータエッジが到来しなかった場合には排他的論理和回路１０５０２０の出力結果はローレベルとなる。
【０１６４】
また受信データ信号ＲＸＤＡＴＡのデータエッジが到来している状態においても、第１のエッジ検出回路１０５０１および第２のエッジ検出回路１０５０２の２入力排他的論理和回路１０５０１０、１０５０２０の両方の出力がローレベルである場合を想定する。この場合には、受信データ信号ＲＸＤＡＴＡのデータエッジがΦ０エッジ検出回路１０５０自分自身のデータエッジ検出位相としての第１クロック信号ＣＬＫ０の位相である位相０から±1位相の範囲内(第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジの間)に存在することを示している。
【０１６５】
尚、第１および第２のエッジ検出回路１０５０１、１０５０２の両者は、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３を参照して第６サンプリング信号Ｓａｍｐｌｅ＿Φ５のエッジ検出と第２サンプリング信号Ｓａｍｐｌｅ＿Φ１のエッジ検出を実行する。しかし、第１および第２のエッジ検出回路１０５０１、１０５０２の両者は、図９に示すように、タイミングの異なった第６サンプリング信号Ｓａｍｐｌｅ＿Φ５のエッジ検出タイミングと第２サンプリング信号Ｓａｍｐｌｅ＿Φ１のエッジ検出タイミングとで第４サンプリング信号Ｓａｍｐｌｅ＿Φ３を参照している。
【０１６６】
図９は、図７に示した本発明の実施の形態１によるエッジ検出回路１０５に含まれたΦ０エッジ検出回路１０５０の第１および第２のエッジ検出回路１０５０１、１０５０２の２入力排他的論理和回路１０５０１０、１０５０２０が第４サンプリング信号Ｓａｍｐｌｅ＿Φ３を参照して第６サンプリング信号Ｓａｍｐｌｅ＿Φ５のエッジ検出と第２サンプリング信号Ｓａｍｐｌｅ＿Φ１のエッジ検出を実行する様子を示す図である。
【０１６７】
図９に示すように受信データ信号ＲＸＤＡＴＡのある時間におけるデータをＲＸＤＡＴＡ(Ｎ)とすると、図７に示した第１のエッジ検出回路１０５０１は、データＲＸＤＡＴＡ(Ｎ)の第４サンプリング信号Ｓａｍｐｌｅ＿Φ３(Ｎ)と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５とを２入力排他的論理和回路１０５０１０によって比較する。一方、図７に示した第２のエッジ検出回路１０５０２では、次のタイミングのデータＲＸＤＡＴＡ(Ｎ＋１)をサンプリングした第２サンプリング信号Ｓａｍｐｌｅ＿Φ１(Ｎ＋１)と第４サンプリング信号Ｓａｍｐｌｅ＿Φ３(Ｎ＋１)とを２入力排他的論理和回路１０５０２０によって比較する。すなわち、図７に示した第１および第２のエッジ検出回路１０５０１、１０５０２では、１ＵＩ離れた２個の第４サンプリング信号Ｓａｍｐｌｅ＿Φ３(Ｎ)、Ｓａｍｐｌｅ＿Φ３(Ｎ＋１)を参照している。また、例えば、図６に示した本発明の実施の形態１によるエッジ検出回路１０５に含まれた図７のΦ０エッジ検出回路１０５０の第１のエッジ検出回路１０５０１は、複数の第４サンプリング信号Ｓａｍｐｌｅ＿Φ３(Ｎ)、Ｓａｍｐｌｅ＿Φ３(Ｎ＋１)、Ｓａｍｐｌｅ＿Φ３(Ｎ＋２)…を参照する。それによって、第１のエッジ検出回路１０５０１は、受信データ信号ＲＸＤＡＴＡの流れに対して複数の第６サンプリング信号Ｓａｍｐｌｅ＿Φ５のエッジを漏れなく検出し続けていることが理解される。
【０１６８】
一方、６相クロック信号ＣＬＫ０〜ＣＬＫ５から現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相０(第１クロック信号ＣＬＫ０の位相)である場合には、ハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０によって図７に示した本発明の実施の形態１によるΦ０エッジ検出回路１０５０が活性状態に制御される。従って、図７のΦ０エッジ検出回路１０５０の２個の２入力排他的論理和回路１０５０１０、１０５０２０の２個の出力信号は、２個の２入力論理積回路１０５０１２、１０５０２２を通過して、それぞれ第１ダウン信号ＤＮ＿Φ０と第１アップ信号ＵＰ＿Φ０として生成される。受信データ信号ＲＸＤＡＴＡのデータエッジが第４クロック信号ＣＬＫ３の立ち上がりエッジと第６クロック信号ＣＬＫ５の立ち上がりエッジとの間に存在する場合には第１ダウン信号ＤＮ＿Φ０がハイレベルとなり、受信データ信号ＲＸＤＡＴＡのデータエッジが第２クロック信号ＣＬＫ１の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間にある場合には第１アップ信号ＵＰ＿Φ０がハイレベルとなる。第１ダウン信号ＤＮ＿Φ０と第１アップ信号ＵＰ＿Φ０は、図６のエッジ検出回路１０５に含まれた２入力論理和回路１０５５３と入力論理和回路１０５１３にそれぞれ供給される。
【０１６９】
図７に示すΦ０エッジ検出回路１０５０の遅延型フリップフロップＤＦＦ１０５０１１は、２入力排他的論理和回路１０５０１０の出力結果を第３クロック信号ＣＬＫ２の立ち上がりエッジでタイミングをラッチして、次の第３クロック信号ＣＬＫ２の立ち上がりエッジまでの時間に２入力排他的論理和回路１０５０１０の出力結果を保持する機能を有している。すなわち、Φ０エッジ検出回路１０５０の遅延型フリップフロップＤＦＦ１０５０１１は、下記の機能を有している。すなわち、遅延型フリップフロップＤＦＦ１０５０１１は、受信データＲＸＤＡＴＡのある時間におけるデータＲＸＤＡＴＡ(Ｎ)の第４クロック信号ＣＬＫ３による第４サンプリング信号Ｓａｍｐｌｅ＿Φ３(Ｎ)と第６クロック信号ＣＬＫ５による第６サンプリング信号Ｓａｍｐｌｅ＿Φ５(Ｎ)との２入力排他的論理和回路１０５０１０の出力結果を第３クロック信号ＣＬＫ２の１クロック期間に保持するものである。もし、この遅延型フリップフロップＤＦＦ１０５０１１を図７に示すΦ０エッジ検出回路１０５０が有していない場合には、次の第４クロック信号ＣＬＫ３の立ち上がりエッジのタイミングにおいて、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３(Ｎ＋１)と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５(Ｎ)との２入力排他的論理和回路１０５０１０の不所望な出力結果が生成されてしまうことになる。一方、第２のエッジ検出回路１０５０２が遅延型フリップフロップＤＦＦ１０５０１１に対応する遅延型フリップフロップＤＦＦを有していないのは、次の理由による。すなわち、後述する位相選択信号生成回路１０３から生成される複数のゲート制御信号ＧＳＥＬ＿Φ５〜ＧＳＥＬ＿Φ１と複数の位相選択信号ＰＳＥＬ＿Φ５〜ＰＳＥＬ＿Φ１によって、第２のエッジ検出回路１０５０２は次のタイミングの第２サンプリング信号Ｓａｍｐｌｅ＿Φ１(Ｎ＋１)が到来する以前に、次の一連の処理を終了するためである。それは、第２のエッジ検出回路１０５０２は、第２クロック信号ＣＬＫ１による第２サンプリング信号Ｓａｍｐｌｅ＿Φ１(Ｎ)と第４クロック信号ＣＬＫ３による第４サンプリング信号Ｓａｍｐｌｅ＿Φ３(Ｎ)の２入力排他的論理和回路１０５０２０の出力結果の一連の処理を終了するものである。
【０１７０】
図７に示したΦ０エッジ検出回路１０５０の論理否定回路１０５０２１と論理積回路１０５０２２とは、第１のエッジ検出回路１０５０１の２入力排他的論理和回路１０５０１０の出力がハイレベルの場合には、いかなる場合においても第１アップ信号ＵＰ＿Φ０がハイレベルになることを防止する機能を有している。すなわち、図７に示すΦ０エッジ検出回路１０５０から生成される第１ダウン信号ＤＮ＿Φ０(ハイレベルが、次回のエッジ検出位相を第６クロック信号ＣＬＫ５の位相に設定)と第１アップ信号ＵＰ＿Φ０(ハイレベルが、次回のエッジ検出位相を第２クロック信号ＣＬＫ１の位相に設定)とが、いかなる場合においても同時にハイレベルとなることを防止されるものである。
【０１７１】
以上の説明により、図７に示したΦ０エッジ検出回路１０５０は、受信データ信号ＲＸＤＡＴＡのデータエッジが第４クロック信号ＣＬＫ３の立ち上がりエッジと第６クロック信号ＣＬＫ５の立ち上がりエッジとの間に存在する場合には、次の事項が理解される。すなわち、現在選択された受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相０(第１クロック信号ＣＬＫ０の位相)の状態から、ハイレベルの第１ダウン信号ＤＮ＿Φ０によって、次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸを位相５(第６クロック信号ＣＬＫ５の位相)に進ませることが理解される。また、受信データ信号ＲＸＤＡＴＡのデータエッジが第２クロック信号ＣＬＫ１の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間に存在する場合を想定する。この場合には、図７に示したΦ０エッジ検出回路１０５０は、現在選択された受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸが位相０(第１クロック信号ＣＬＫ０の位相)の状態から、ハイレベルの第１アップ信号ＵＰ＿Φ０によって、次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸを位相１(第２クロック信号ＣＬＫ１の位相)に遅らせることが理解される。更に、受信データ信号ＲＸＤＡＴＡのデータエッジが第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジとの間にある場合と受信データ信号ＲＸＤＡＴＡのデータエッジが到来しなかった場合を想定する。この場合には、図７に示したΦ０エッジ検出回路１０５０は、第１ダウン信号ＤＮ＿Φ０と第１アップ信号ＵＰ＿Φ０との両者をローレベルに設定することによって、次回に選択される受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸを位相０(第１クロック信号ＣＬＫ０の位相)に維持することが理解される。
【０１７２】
図８は、図６に示した本発明の実施の形態１によるエッジ検出回路１０５に含まれたΦ１エッジ検出回路１０５１の構成を示す図である。
【０１７３】
図８に示すようにΦ１エッジ検出回路１０５１は、図７に示したΦ０エッジ検出回路１０５０と同様に、第１のエッジ検出回路１０５１１と第２のエッジ検出回路１０５１２とから構成される。第１のエッジ検出回路１０５１１は、排他的論理和回路１０５１１０と、遅延型フリップフロップＤＦＦ１０５１１１と、論理積回路１０５１１２とから構成される。第２のエッジ検出回路１０５１２は、排他的論理和回路１０５１２０と、論理否定回路１０５１２１と、２個の論理積回路１０５１２２、１０５１２３とから構成される。
【０１７４】
第１のエッジ検出回路１０５１１には、２個のサンプリング信号Ｓａｍｐｌｅ＿Φ４、Ｓａｍｐｌｅ＿Φ０と第４クロック信号ＣＬＫ３と第２ゲート制御信号ＧＳＥＬ＿Φ１が供給され、第２ダウン信号ＤＮ＿Φ１を生成する。一方、第２のエッジ検出回路１０５１２には、２個のサンプリング信号Ｓａｍｐｌｅ＿Φ４、Ｓａｍｐｌｅ＿Φ２と第２ゲート制御信号ＧＳＥＬ＿Φ１とが入力され、第２アップ信号ＵＰ＿Φ１が生成する。
【０１７５】
図７に示したΦ０エッジ検出回路１０５０と図８に示したΦ１エッジ検出回路１０５１以外のその他の４個のΦ２エッジ検出回路１０５２〜Φ５エッジ検出回路１０５５の基本的な動作はΦ０エッジ検出回路１０５０、Φ１エッジ検出回路１０５１と全く同様であって、入出力信号の位相関係が1位相ずつシフトするだけが相違するものであるため、その他のエッジ検出回路の詳細な説明は省略する。
【０１７６】
上述したように、図６に示した本発明の実施の形態１によるエッジ検出回路１０５に含まれた６個のΦＭエッジ検出回路１０５０〜１０５５から選択された１個のエッジ検出回路だけが位相選択信号生成回路１０３から生成された６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５によって活性状態に制御されて、その他の５個のエッジ検出回路は非活性状態に制御される。従って、消費電力の増大を軽減可能なオーバーサンプリング方式デジタルクロックデータリカバリ回路を提供することが可能となる。
【０１７７】
また更に、６個のΦＭエッジ検出回路１０５０〜１０５５は、６個のアップ信号ＵＰ＿Φ０〜ＵＰ＿Φ５のうち複数のハイレベルのアップ信号を同時に生成することはなく、６個のダウン信号ＤＮ＿Φ０〜ＤＮ＿Φ５のうち複数のハイレベルのダウン信号を同時に生成することはない。６個の遅延型フリップフロップＤＦＦ１０５１０４〜１０５１５４は、６個の２入力論理和回路１０５０３〜１０５５３の６個の出力信号と6相クロック信号ＣＬＫ０〜ＣＬＫ５とに応答して、６個のエッジ検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５を生成する。その際に、６個のエッジ検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５のうち複数のハイレベルのエッジ検出信号が同時に生成されることはない。
【０１７８】
《位相選択信号生成回路》 
図１０は、図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１の位相選択信号生成回路１０３の構成を示す図である。
【０１７９】
図１０に示すように、位相選択信号生成回路１０３は、多相クロック信号ＣＬＫ０〜ＣＬＫ５の位相の数と同一の数である６個のΦＭ位相選択信号生成回路１０３０〜１０３５(Ｍは、０〜５)から構成されている。図１０に示す位相選択信号生成回路１０３は、６相クロック信号ＣＬＫ０〜ＣＬＫ５と図６に示したエッジ検出回路１０５から生成される６個のエッジ検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５とに応答して、６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５と６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５を生成する。図１０に示した位相選択信号生成回路１０３から生成される６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５は、図６に示したエッジ検出回路１０５を構成する６個のΦＭエッジ検出回路１０５０〜１０５５の活性状態と非活性状態とを制御する。図１０に示した位相選択信号生成回路１０３から生成される６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５は、図１４で詳述するクロックデータ生成回路１０４に供給される。
【０１８０】
図１０に示した位相選択信号生成回路１０３に関して、より詳細に説明する。Φ０位相選択信号回路１０３０には、３個のエッジ検出信号Ｅｄｇｅ＿Φ５、Ｅｄｇｅ＿Φ０、Ｅｄｇｅ＿Φ１と２個のクロック信号ＣＬＫ０、ＣＬＫ３とが供給されることによって、第４位相選択信号ＰＳＥＬ＿Φ３と第１ゲート制御信号ＧＳＥＬ＿Φ０が生成され、第１ゲート制御信号ＧＳＥＬ＿Φ０は、図６のエッジ検出回路１０５に含まれたΦ０エッジ検出回路１０５０に供給される。
【０１８１】
Φ０位相選択信号回路１０３０から生成される位相選択信号が第４位相選択信号ＰＳＥＬ＿Φ３となっている理由は、以下の通りである。すなわち、ハイレベルの第１エッジ検出信号Ｅｄｇｅ＿Φ０によって受信データ信号ＲＸＤＡＴＡのデータエッジの検出位相が位相０(第１クロック信号ＣＬＫ０の位相)と判定された場合には、このデータエッジ検出位相の位相０から０．５ＵＩ離れた位相である第４クロック信号ＣＬＫ３を図１４で詳述するクロックデータ生成回路１０４が再生クロックＲＣＬＫとして生成するためである。
【０１８２】
図１０に示した位相選択信号生成回路１０３で上述のΦ０位相選択信号回路１０３０以外のΦ１位相選択信号回路１０３１〜Φ５位相選択信号回路１０３５の入出力信号の位相は、Φ０位相選択信号回路１０３０の入出力信号の位相関係と比較してクロック信号１位相ずつシフトするだけであるので、詳細な説明は省略する。
【０１８３】
図１１は、図１０に示した本発明の実施の形態１による位相選択信号生成回路１０３の６個のΦＭ位相選択信号生成回路１０３０〜１０３５の中で、Ｍ＝０のΦ０位相選択信号回路１０３０の構成を示す図である。
【０１８４】
図１１に示すように、Φ０位相選択信号回路１０３０は、３入力論理和回路１０３０１と２入力セレクタ１０３０２と２個の遅延型フリップフロップＤＦＦ１０３０４、１０３０５から構成されている。３入力論理和回路１０３０１には３個のエッジ検出信号Ｅｄｇｅ＿Φ５、Ｅｄｇｅ＿Φ０、Ｅｄｇｅ＿Φ１が供給されているので、もし３個のエッジ検出信号Ｅｄｇｅ＿Φ５、Ｅｄｇｅ＿Φ０、Ｅｄｇｅ＿Φ１のいずれかがハイレベルの場合には、３入力論理和回路１０３０１はハイレベル出力信号を生成する。従って、３入力論理和回路１０３０１は、受信データ信号ＲＸＤＡＴＡのデータエッジの有無を判定するエッジ有無判定回路として動作する。
【０１８５】
２入力セレクタ回路１０３０２は、３入力論理和回路１０３０１の出力信号がローレベルの場合にはローレベル“０”側の入力端子に供給される入力信号を生成する一方、３入力論理和回路１０３０１の出力信号がハイレベルの場合にはハイレベル“１”側の入力端子に供給される信号を生成する。２入力セレクタ回路１０３０２のハイレベル“１”側の入力端子とローレベル“０”側の入力端子とには、それぞれ第１エッジ検出信号Ｅｄｇｅ＿Φ０と遅延型フリップフロップＤＦＦ１０３０５から生成される第４位相選択信号ＰＳＥＬ＿Φ３とが供給される。
【０１８６】
すなわち、２入力セレクタ回路１０３０２は、タイミングの異なる３個のエッジ検出信号Ｅｄｇｅ＿Φ５、Φ０、Φ１のいずれかがハイレベル信号となった場合には、エッジ検出位相を更新するためにセレクタ入力端子のハイレベル“１”側の入力信号である中間タイミングの第１エッジ検出信号Ｅｄｇｅ＿Φ０の値を生成する。また、２入力セレクタ回路１０３０２は、タイミングの異なる３個のエッジ検出信号Ｅｄｇｅ＿Φ５、Φ０、Φ１のいずれもハイレベル信号でない場合には、クロック信号ＣＬＫの１周期前の位相選択信号である第４位相選択信号ＰＳＥＬ＿Φ３の値を保持する。
【０１８７】
次に、３入力論理和回路１０３０１に、タイミングの異なる３個のエッジ検出信号Ｅｄｇｅ＿Φ５、Ｅｄｇｅ＿Φ０、Ｅｄｇｅ＿Φ１が供給される理由を、以下に説明する。
【０１８８】
図１０に示す位相選択信号生成回路１０３から生成される6個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５は、エッジ検出位相の選択期間で、６個のゲート制御信号のいずれか１個だけがハイレベルとなり、その他の信号はローレベルとなる。また、図１０に示す位相選択信号生成回路１０３から生成される６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５は、図１４にて詳述するクロックデータ生成回路１０４による再生クロックＲＣＬＫの選択クロック相の選択期間で、６個の位相選択信号のいずれか１個だけがハイレベルとなり、その他の信号はローレベルとなる。
【０１８９】
従って、例えば、図１０に示した位相選択信号生成回路１０３のΦ０位相選択信号回路１０３０は、第１ゲート制御信号ＧＳＥＬ＿Φ０と第４位相選択信号ＰＳＥＬ＿Φ３とをハイレベルに制御する動作と、第１ゲート制御信号ＧＳＥＬ＿Φ０と第４位相選択信号ＰＳＥＬ＿Φ３とをローレベルに制御する動作とが必要になる。
【０１９０】
図１１に示したΦ０位相選択信号回路１０３０が第１ゲート制御信号ＧＳＥＬ＿Φ０と第４位相選択信号ＰＳＥＬ＿Φ３をハイレベルに制御する場合には、Φ０位相選択信号回路１０３０の３入力論理和回路１０３０１には図６に示したエッジ検出回路１０５の内部で生成される第６アップ信号ＵＰ＿Φ５または第２ダウン信号ＤＮ＿Φ１に応答して生成されるハイレベルの第１エッジ検出信号Ｅｄｇｅ＿Φ０が供給される。従って、図１１に示したΦ０位相選択信号回路１０３０の３入力論理和回路１０３０１はハイレベルの第１エッジ検出信号Ｅｄｇｅ＿Φ０に応答してハイレベルを生成するので、Φ０位相選択信号回路１０３０の２入力セレクタ１０３０２はハイレベル“１”側の入力端子に供給されるハイレベルの第１エッジ検出信号Ｅｄｇｅ＿Φ０を遅延型フリップフロップＤＦＦ１０３０５、１０３０４に供給する。従って、遅延型フリップフロップＤＦＦ１０３０５はハイレベルの第１エッジ検出信号Ｅｄｇｅ＿Φ０を第１クロック信号ＣＬＫ０の立ち上がりエッジのタイミングでラッチして、第４位相選択信号ＰＳＥＬ＿Φ３をローレベルからハイレベルに更新する。また、遅延型フリップフロップＤＦＦ１０３０４はハイレベルの第１エッジ検出信号Ｅｄｇｅ＿Φ０を第４クロック信号ＣＬＫ３の立ち上がりエッジのタイミングでラッチして、第１ゲート制御信号ＧＳＥＬ＿Φ０をローレベルからハイレベルに更新する。
【０１９１】
反対に、図１１に示したΦ０位相選択信号回路１０３０が第１ゲート制御信号ＧＳＥＬ＿Φ０と第４位相選択信号ＰＳＥＬ＿Φ３とをローレベルに制御する場合を想定する。この場合には、Φ０位相選択信号回路１０３０の３入力論理和回路１０３０１には、図６に示したエッジ検出回路１０５の内部で生成される第５アップ信号ＵＰ＿Φ４または第１ダウン信号ＤＮ＿Φ０に応答して生成されたハイレベルの第６エッジ検出信号Ｅｄｇｅ＿Φ５が供給される。または、Φ０位相選択信号回路１０３０の３入力論理和回路１０３０１には、図６に示したエッジ検出回路１０５の内部で生成される第１アップ信号ＵＰ＿Φ０または第３ダウン信号ＤＮ＿Φ２に応答して生成されたハイレベルの第２エッジ検出信号Ｅｄｇｅ＿Φ１が供給される。従って、図１１に示したΦ０位相選択信号回路１０３０の３入力論理和回路１０３０１は、ハイレベルの第６エッジ検出信号Ｅｄｇｅ＿Φ５もしくはハイレベルの第２エッジ検出信号Ｅｄｇｅ＿Φ１に応答してハイレベルを生成する。しかし、この場合には、３入力論理和回路１０３０１に供給される中間タイミングの第１エッジ検出信号Ｅｄｇｅ＿Φ０はローレベルであるので、ローレベルの第１エッジ検出信号Ｅｄｇｅ＿Φ０が入力セレクタ１０３０２のハイレベル“１”側の入力端子と出力端子とを介して遅延型フリップフロップＤＦＦ１０３０５、１０３０４に供給される。従って、遅延型フリップフロップＤＦＦ１０３０５はローレベルの第１エッジ検出信号Ｅｄｇｅ＿Φ０を第１クロック信号ＣＬＫ０の立ち上がりエッジのタイミングでラッチして、第４位相選択信号ＰＳＥＬ＿Φ３をハイレベルからローレベルに更新する。遅延型フリップフロップＤＦＦ１０３０４はローレベルの第１エッジ検出信号Ｅｄｇｅ＿Φ０を第４クロック信号ＣＬＫ３のタイミングでラッチして、第１ゲート制御信号ＧＳＥＬ＿Φ０をハイレベルからローレベルに更新する。
【０１９２】
図１２は、図１０に示した本発明の実施の形態１による位相選択信号生成回路１０３の６個のΦＭ位相選択信号生成回路１０３０〜１０３５の中で、Ｍ＝１のΦ１位相選択信号回路１０３１の構成を示す図である。
【０１９３】
図１２に示すように、Φ１位相選択信号回路１０３１は、３入力論理和回路１０３１１と２入力セレクタ１０３１２と２個の遅延型フリップフロップＤＦＦ１０３１４、１０３１５から構成されている。
【０１９４】
図１３は、図１０に示した本発明の実施の形態１による位相選択信号生成回路１０３の６個のΦＭ位相選択信号生成回路１０３０〜１０３５の中で、Ｍ＝２のΦ２位相選択信号回路１０３２の構成を示す図である。
【０１９５】
図１３に示すように、Φ２位相選択信号回路１０３２は、３入力論理和回路１０３２１と２入力セレクタ１０３２２と２個の遅延型フリップフロップＤＦＦ１０３２４、１０３２５から構成されている。
【０１９６】
図１２および図１３に示したΦ１位相選択信号回路１０３１およびΦ２位相選択信号回路１０３２の回路構成は図１１に示したΦ０位相選択信号回路１０３０の回路構成と同様であり、各入出力信号の関係が1位相ずつシフトしていくのみなので、説明を省略する。
【０１９７】
本発明の実施の形態１では、受信データ信号ＲＸＤＡＴＡのエッジ検出位相の１回での変更は多相クロックＣＬＫ０〜ＣＬＫ５の1位相分の増加または減少だけが可能であるので、図１１に示したΦ０位相選択信号回路１０３０の３入力論理和回路１０３０１には３個のエッジ検出信号Ｅｄｇｅ＿Φ５、Ｅｄｇｅ＿Φ０、Ｅｄｇｅ＿Φ１のみが供給されているものである。
【０１９８】
しかし、後述する本発明の実施の形態２では、受信データ信号ＲＸＤＡＴＡのエッジ検出位相の１回での変更は多相クロックＣＬＫ０〜ＣＬＫ５の２位相分の増加または減少だけが可能であるので、図２６に示すΦ０位相選択信号回路１０３０には５個のエッジ検出信号Ｅｄｇｅ＿Φ０、Ｅｄｇｅ＿Φ１、Ｅｄｇｅ＿Φ２、Ｅｄｇｅ＿Φ４、Ｅｄｇｅ＿Φ５が供給されるものである。
【０１９９】
以上の説明から、図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１においては、下記の動作が実行されることが理解される。すなわち、６相クロック信号ＣＬＫ０〜ＣＬＫ５とエッジ検出回路１０５から生成される６個のエッジ検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５とに応答して、位相選択信号生成回路１０３は６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５と６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５とを生成する。６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５は図１４で詳述するクロックデータ生成回路１０４に供給され、６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５はエッジ検出回路１０５を構成する６個のΦＭエッジ検出回路１０５０〜１０５５の活性状態・非活性状態を制御する。
【０２００】
《クロックデータ生成回路》
図１４は、図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１のクロックデータ生成回路１０４の構成を示す図である。
【０２０１】
図１４に示すクロックデータ生成回路１０４は、クロック生成回路１０４０と、データ生成回路１０４１と、シフトレジスタ１０４２と、遅延型フリップフロップＤＦＦ１０４３とから構成される。
【０２０２】
《クロックデータ生成回路のクロック生成回路》
クロック生成回路１０４０は、６相クロック信号ＣＬＫ０〜ＣＬＫ５と図１０に示した位相選択生成回路１０３から生成される６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５とに応答して、再生クロックＲＣＬＫを生成する。上述のように図１０に示した位相選択信号生成回路１０３から生成される６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５は、図１４のクロックデータ生成回路１０４による再生クロックＲＣＬＫの選択クロック相の選択期間で、６個の位相選択信号のいずれか１個だけがハイレベルとなり、その他の信号はローレベルとなる。
【０２０３】
図１４に示したクロックデータ生成回路１０４のクロック生成回路１０４０は、６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５と６個の６相クロック信号ＣＬＫ０〜ＣＬＫ５とがそれぞれ供給され１段目の論理回路として機能する６個の２入力否定論理積回路を含んでいる。この１段目の６個の２入力否定論理積回路からの６個の出力信号は、クロック生成回路１０４０の２段目の論理回路として機能する３個の２入力否定論理積回路に供給される。２段目の論理回路としての３個の２入力否定論理積回路の３個の出力信号は、クロック生成回路１０４０の３段目の論理回路として機能する２個の２入力否定論理和回路に供給される。３段目の論理回路としての２個の２入力否定論理和回路の２個の出力信号は、クロック生成回路１０４０の４段目の論理回路として機能する１個の２入力否定論理積回路に供給される。４段目の論理回路としての１個の２入力否定論理積回路の１個の出力信号は、クロック生成回路１０４０の５段目の論理回路として機能する直列接続された２個の否定論理回路に供給される。この否定論理回路の出力端子からは、再生クロックＲＣＬＫが生成される。
【０２０４】
従って、６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５で、例えば第１位相選択信号ＰＳＥＬ＿Φ０だけがハイレベルに選択される場合には、１段目の１個目の２入力否定論理積回路により第１クロック信号ＣＬＫ０が再生クロックＲＣＬＫとして選択される。すなわち、このように選択された１段目の１個目の２入力否定論理積回路の出力クロック信号は、２段目の１個目の２入力否定論理積回路と、３段目の１個目の２入力否定論理和回路と、４段目の１個目の２入力否定論理積回路と、５段目の直列接続された２つの否定論理回路とを介して再生クロックＲＣＬＫとして生成される。
【０２０５】
《クロックデータ生成回路のシフトレジスタ》
図１４に示したクロックデータ生成回路１０４のシフトレジスタ１０４２は、６相クロック信号ＣＬＫ０〜ＣＬＫ５と図５に示したサンプリング回路１０６から生成される６個のサンプリング信号Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５とに応答して、６個の遅延サンプリングデータ信号ＳＤＡＴＡ＿Φ０〜ＳＤＡＴＡ＿Φ６を生成する。
【０２０６】
シフトレジスタ１０４２に供給される６個のサンプリング信号Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５とシフトレジスタ１０４２から生成される６個の遅延サンプリングデータ信号ＳＤＡＴＡ＿Φ０〜ＳＤＡＴＡ＿Φ５の間の遅延時間は、６相クロック信号ＣＬＫ０〜ＣＬＫ５のクロック周期の２サイクルに設定されている。この２サイクルのシフトレジスタ１０４２の遅延時間は、図１５にて詳述するように、再生クロックＲＣＬＫとしての使用クロックの６相クロック信号ＣＬＫ０〜ＣＬＫ５からの選択切り換えまでの遅延時間を考慮したものである。
【０２０７】
《クロックデータ生成回路のデータ生成回路》
図１４に示したクロックデータ生成回路１０４のデータ生成回路１０４１は、上述したクロック生成回路１０４０と同様の構成である。しかし、このデータ生成回路１０４１は、図１０に示した位相選択生成回路１０３から生成される６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５と上述のシフトレジスタ１０４２から生成される６個の遅延サンプリングデータ信号ＳＤＡＴＡ＿Φ０〜ＳＤＡＴＡ＿Φ５とに応答して、第１の再生データＲＤＡＴＡ´を生成するものである。
【０２０８】
このデータ生成回路１０４１が上述したクロック生成回路１０４０と同様の構成であるので、６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５のうち、例えば第４位相選択信号ＰＳＥＬ＿Φ３だけがハイレベルに選択される場合には、１段目の４個目の２入力否定論理積回路により第４出力遅延サンプリングデータ信号ＳＤＡＴＡ＿Φ３が第１の再生データＲＤＡＴＡ´として選択される。
【０２０９】
以上、説明したように、データ生成回路１０４１は、６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５のうちハイレベルに選択された位相選択信号に対応する６個の遅延サンプリングデータ信号ＳＤＡＴＡ＿Φ０〜ＳＤＡＴＡ＿Φ５から選択された１個の遅延サンプリングデータ信号を、５段の論理ゲート遅延を経由して第１の再生データＲＤＡＴＡ´として生成する。また、６個の遅延サンプリングデータ信号ＳＤＡＴＡ＿Φ０〜ＳＤＡＴＡ＿Φ５のいずれかの信号が第１の再生データＲＤＡＴＡ´として選択される場合にも、常に同一の５段の論理ゲート遅延となるので、ゲート遅延時間の差異に起因する選択切換時でのグリッチは発生せず、安定した第１の再生データＲＤＡＴＡ´を生成することが可能となる。
【０２１０】
このように図１４のデータ生成回路１０４１の出力端子から生成される第１の再生データＲＤＡＴＡ´は、データ生成回路１０４１の出力端子に接続された遅延型フリップフロップＤＦＦ１０４３のデータ入力端子に供給される。また、遅延型フリップフロップＤＦＦ１０４３のトリガ入力端子には上述したクロック生成回路１０４０から生成された再生クロックＲＣＬＫが供給されるので、遅延型フリップフロップＤＦＦ１０４３の出力端子からはクロックデータリカバリ回路１の最終的な再生データＲＤＡＴＡが生成されることが可能となる。
【０２１１】
《クロックデータリカバリ回路の動作》
図１５は、図１乃至図１４を参照して説明した本発明の実施の形態１によるクロックデータリカバリ回路１の動作を説明するタイミングチャートである。
【０２１２】
この本発明の実施の形態１のクロックデータリカバリ回路１は、電源投入時もしくはスタンバイ解除時の初期化動作では、以下の動作が実行される。すなわち、クロックデータリカバリ回路１は、６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５のうちの任意の１個のゲート制御信号、例えば第１ゲート制御信ＧＳＥＬ＿Φ０をハイレベルの選択レベルに設定して、更に選択された任意の１個のゲート制御信号ＧＳＥＬ＿Φ０から＋３位相(０．５ＵＩ)分シフトさせた第４位相選択信号ＰＳＥＬ＿Φ３をハイレベルの選択レベルに設定する。
【０２１３】
尚、以下の説明の複雑化を回避するためエッジ検出位相という記述は、６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５から選択された１個のゲート制御信号の選択位相と同一位相であり位相０〜位相５と表現する。従って、エッジ検出位相は、このエッジ検出位相(１個の選択ゲート制御信号)から＋３位相(０．５ＵＩ)分シフトさせた再生クロックＲＣＬＫの位相選択信号(６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５から選択された１個の位相選択信号)とは区別しているので注意されたい。
【０２１４】
《初期化動作》
図１５に示すｔ＜ｔｅ(０)のタイミングｔにおいて、上述した初期化動作を実行するために６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５のうちで第１ゲート制御信号ＧＳＥＬ＿Φ０がハイレベルの選択レベルに設定される一方、その他のゲート制御信号ＧＳＥＬ＿Φ１〜ＧＳＥＬ＿Φ５はローレベルの非選択レベルに設定される。また、同一タイミングｔにおいて、選択された第１ゲート制御信号ＧＳＥＬ＿Φ０から＋３位相(０．５ＵＩ)分シフトさせた第４位相選択信号ＰＳＥＬ＿Φ３が６個の位相選択信号ＰＳＥＬ＿Φ０〜Φ５から選択されてハイレベルの選択レベルに設定される一方、その他の位相選択信号ＰＳＥＬ＿Φ０〜２、４、５はローレベルの非選択レベルに設定される。すなわち、ｔ＜ｔｅ(０)のタイミングｔでは、図６に示したエッジ検出回路１０５の６個のΦＭエッジ検出回路１０５０〜１０５５のうちΦ０エッジ検出回路１０５０だけが活性状態に制御されて、エッジ検出位相は、位相０とされる。更にｔ＜ｔｅ(０)のタイミングｔでは、第４位相選択信号ＰＳＥＬ＿Φ３によって図１４に示したクロックデータ生成回路１０４は、再生クロックＲＣＬＫとして第４クロック信号ＣＬＫ３を６相クロック信号ＣＬＫ０〜ＣＬＫ５から選択している。
【０２１５】
《受信データ信号のデータエッジ》
タイミングｔ＝ｔｅ(０)で受信データ信号ＲＸＤＡＴＡがローレベルからハイレベルへと遷移した場合、すなわち第１クロック信号ＣＬＫ０の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジとの間に、受信データ信号ＲＸＤＡＴＡのデータエッジが到来している場合を想定する。この場合には、第２クロック信号ＣＬＫ１の立ち上がりタイミングｔ＝ｔ１(０)で受信データ信号ＲＸＤＡＴＡのハイレベルを図５のサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６１でサンプリングすることによって、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１はハイレベルとなる。一方、このタイミングｔ＝ｔｅ(０)では、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３はローレベルである。
【０２１６】
従って、タイミングｔｅ(０)＜ｔ１(０)≦ｔ≦ｔ３(０)の期間に、ハイレベルの第２サンプリング信号Ｓａｍｐｌｅ＿Φ１とローレベルの第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とが供給される図７に示したΦ０エッジ検出回路１０５０の排他的論理和回路１０５０２０の出力もハイレベルとなる。また更に、このタイミング期間では第６サンプリング信号Ｓａｍｐｌｅ＿Φ５もローレベルであるため、ローレベルの第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とローレベルの第６サンプリング信号Ｓａｍｐｌｅ＿Φ５とが供給される図７に示したΦ０エッジ検出回路１０５０の排他的論理和回路１０５０１０の出力信号はローレベルである。図７に示したΦ０エッジ検出回路１０５０では、排他的論理和回路１０５０１０のローレベルの出力信号を第３クロック信号ＣＬＫ２の立ち上がりエッジのタイミングｔ＝ｔ２(０)で遅延型フリップフロップＤＦＦ１０５０１１がサンプリングすることにより遅延型フリップフロップＤＦＦ１０５０１１の出力から得られる出力信号はローレベルである。このローレベル出力信号がインバータ１０５０２１の入力に供給されるため、インバータ１０５０２１の出力はハイレベルとなる。このインバータ１０５０２１のハイレベル出力信号は、少なくとも次の第３クロック信号ＣＬＫ２が立ち上がるタイミングｔ＝ｔ２(１)まで保持される。従って、排他的論理和回路１０５０２０のハイレベル出力信号とインバータ１０５０２１のハイレベル出力信号とが供給される論理積回路１０５０２２の出力はハイレベルとなる。また、このタイミングでは第１ゲート制御信号ＧＳＥＬ＿Φ０はハイレベルである。従って、論理積回路１０５０２２のハイレベル出力とハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０とが供給される論理積回路１０５０２３の出力、すなわちΦ０エッジ検出回路１０５０のアップ出力信号ＵＰ＿Φ０はハイレベルとなる。しかし、第４クロック信号ＣＬＫ３の立ち上がりタイミングｔ＝ｔ３(０)以降は第４サンプリング信号Ｓａｍｐｌｅ＿Φ３もハイレベルとなる。このタイミングにて第２サンプリング信号Ｓａｍｐｌｅ＿Φ１と第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とが供給される図７に示したΦ０エッジ検出回路１０５０の排他的論理和回路１０５０２０の出力は、ローレベルとなる。また、このタイミングでは図７に示したΦ０エッジ検出回路１０５０の遅延型フリップフロップＤＦＦ１０５０１１の出力は依然としてローレベルを維持しており、遅延型フリップフロップＤＦＦ１０５０１１のローレベル出力によりインバータ回路１０５０２１の出力もハイレベルを維持する。従って、排他的論理和回路１０５０２０のローレベル出力とインバータ１０５０２１のハイレベル出力が供給される論理積回路１０５０２２の出力はローレベルとなる。このタイミングで第１ゲート制御信号ＧＳＥＬ＿Φ０は依然としてハイレベルを維持しているが論理積回路１０５０２２の出力がローレベルであるため、論理積回路１０５０２２のローレベル出力とハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０が供給される論理積回路１０５０２３の出力、すなわち図７に示したΦ０エッジ検出回路１０５０のアップ出力信号ＵＰ＿Φ０はローレベルとなる。すなわち、第４クロック信号ＣＬＫ３の立ち上がりタイミングｔ＝ｔ３(０)では、図７に示したΦ０エッジ検出回路１０５０のアップ出力信号ＵＰ＿Φ０は再びローレベルとなる。このように、タイミングｔ１(０)＜ｔ＜ｔ３(０)の期間にアップ出力信号ＵＰ＿Φ０はハイレベルとなって、このタイミング期間では第２クロック信号ＣＬＫ１はハイレベルに維持される。しかし、ハイレベルのアップ出力信号ＵＰ＿Φ０は図６に示したエッジ検出回路１０５では論理和回路１０５１３を介して遅延型フリップフロップＤＦＦ１０５１４によってサンプリングされずに、遅延型フリップフロップＤＦＦ１０５１４の出力である第２エッジ検出信号Ｅｄｇｅ＿Φ１はローレベルに維持される。
【０２１７】
また、このタイミングｔ＝ｔ３(０)では、図６に示したエッジ検出回路１０５に含まれたΦ２エッジ検出回路１０５２はローレベルの第３ゲート制御信号ＧＳＥＬ＿Φ２に応答して依然として非活性状態であることから、そのダウン出力信号ＤＮ＿Φ２は一貫してローレベルを維持する。その結果、ローレベルのダウン出力信号ＤＮ＿Φ２は、図６に示したエッジ検出回路１０５に含まれた論理和回路１０５１３の出力の値はΦ０エッジ検出回路１０５０のローレベルのアップ出力信号ＵＰ＿Φ０の値と等しくなる。従って、次に第２クロック信号ＣＬＫ１が立ち上がるタイミングｔ＝ｔ１(１)で図６に示したエッジ検出回路１０５の遅延型フリップフロップＤＦＦ１０５１１４が論理和回路１０５１３のローレベル出力信号を第２クロック信号ＣＬＫ１の立ち上がりエッジのタイミングでサンプリングしても、遅延型フリップフロップＤＦＦ１０５１１４から生成される第２エッジ検出信号Ｅｄｇｅ＿Φ１はローレベルのままとなる。
【０２１８】
また、ｔ≦ｔ１(１)のタイミングでは、図６に示したエッジ検出回路１０５に含まれた５個のΦ１エッジ検出回路１０５１〜Φ５エッジ検出回路１０５５は、ローレベルの５個のゲート制御信号ＧＳＥＬ＿Φ１〜ＧＳＥＬ＿Φ５に応答して非活性状態である。従って、５個のアップ出力信号ＵＰ＿Φ１〜ＵＰ＿Φ５と５個のダウン出力信号ＤＮ＿Φ１〜ＤＮ＿Φ５とが全てローレベルであるので、６個のエッジ検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５もローレベルのままとなる。その結果、図１１に示したΦ０位相選択信号回路１０３０に含まれた３入力論理和回路１０３０１の出力はローレベルのままとなるので、セレクタ１０３０２はローレベル“０”側の入力端子の選択を継続して、現在のハイレベルの第４位相選択信号ＰＳＥＬ＿Φ３はセレクタ１０３０２を介して遅延型フリップフロップＤＦＦ１０３０５、１０３０４に供給される。そして、第４クロック信号ＣＬＫ３の立ち上がりタイミングｔ＝ｔ３(１)で遅延型フリップフロップＤＦＦ１０３０４はセレクタ１０３０２のハイレベル出力信号をサンプリングして、第１ゲート制御信号ＧＳＥＬ＿Φ０のハイレベルの保持を継続する。同様に、第１クロック信号ＣＬＫ０の立ち上がりタイミングｔ＝ｔ０(２)で遅延型フリップフロップＤＦＦ１０３０５はセレクタ１０３０２のハイレベル出力信号をサンプリングして、第４位相選択信号ＰＳＥＬ＿Φ３のハイレベルの保持を継続する。また、その他の５個のΦ１位相選択信号生成回路１０３１〜Φ５位相選択信号生成回路１０３５も６個の全てのエッジ検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５がローレベルのため、ゲート制御信号ＧＳＥＬ＿Φ１〜ＧＳＥＬ＿Φ５のローレベルの保持を継続して、ハイレベルの第４位相選択信号ＰＳＥＬ＿Φ３以外の５個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ２、ＰＳＥＬ＿Φ４、ＰＳＥＬ＿Φ５のローレベルの保持を継続する。その結果、図１４に示したクロックデータ生成回路１０４は、ハイレベルに保持された第４位相選択信号ＰＳＥＬ＿Φ３に応答して、再生クロックＲＣＬＫとして第４クロック信号ＣＬＫ３を６相クロック信号ＣＬＫ０〜ＣＬＫ５から選択し続けている。
【０２１９】
以上にて説明したように、受信データ信号ＲＸＤＡＴＡのデータエッジ位置が現在選択されているエッジ検出位相である第１クロック信号ＣＬＫ０の位相０から±１位相の範囲内に存在する場合(上述した例では、第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジとの間に、受信データ信号ＲＸＤＡＴＡのデータエッジが到来している場合)を想定する。この場合には、現在のエッジ検出位相である第１クロック信号ＣＬＫ０の位相０の選択を保持して継続することが理解される。
【０２２０】
次にｔ＝ｔｅ(１)のタイミングで、受信データ信号ＲＸＤＡＴＡがハイレベルからローレベルへ遷移する場合、すなわち、第３クロック信号ＣＬＫ２と第４クロック信号ＣＬＫ３の両者の立ち上がりエッジとの間に受信データ信号ＲＸＤＡＴＡのデータエッジ(立下りエッジ)が到来している場合を想定する。この場合には、第２クロック信号ＣＬＫ１の立ち上がりタイミングｔ＝ｔ１(１)では、受信データ信号ＲＸＤＡＴＡは未だハイレベルに継続される。従って、図５に示したサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６１による受信データ信号ＲＸＤＡＴＡの第２クロック信号ＣＬＫ１の立ち上がりタイミングｔ＝ｔ１(１)でのサンプリング結果としての第２サンプリング信号Ｓａｍｐｌｅ＿Φ１はハイレベルのままとなる。また、このタイミングｔ＝ｔ１(１)では、第６サンプリング信号Ｓａｍｐｌｅ＿Φ５と、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とは、ハイレベルに保持されている。従って、第３クロック信号ＣＬＫ２の立ち上がりタイミングｔ＝ｔ２(１)で第４サンプリング信号Ｓａｍｐｌｅ＿Φ３のハイレベルと第６サンプリング信号Ｓａｍｐｌｅ＿Φ５のハイレベルが供給される図７に示したΦ０エッジ検出回路１０５０の排他的論理和回路１０５０１０の出力はローレベルを保持する。従って、排他的論理和回路１０５０１０のローレベル出力は、遅延型フリップフロップＤＦＦ１０５０１１により第３クロック信号ＣＬＫ２の立ち上がりエッジのタイミングでサンプリングされる。遅延型フリップフロップＤＦＦ１０５０１１のローレベル出力はインバータ１０５０２１に入力され、インバータ１０５０２１の出力はハイレベルを保持して、少なくとも次の第３クロック信号ＣＬＫ２の立ち上がりエッジが到来するタイミングｔ＝ｔ２(２)までは、インバータ１０５０２１の出力はハイレベルを保持する。一方、第４クロック信号ＣＬＫ３の立ち上がりのタイミングｔ＝ｔ３(１)では、受信データＲＸＤＡＴＡはローレベルとなっているため、図５に示したサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６３による受信データ信号ＲＸＤＡＴＡの第４クロック信号ＣＬＫ３の立ち上がりタイミングｔ＝ｔ３(１)でのサンプリング結果としての第４サンプリング信号Ｓａｍｐｌｅ＿Φ３はハイレベルからローレベルに遷移する。このタイミングｔ＝ｔ３(１)で、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３がローレベルであり、第６サンプリング信号Ｓａｍｐｌｅ＿Φ５がハイレベルであるため、図７に示したΦ０エッジ検出回路１０５０の排他的論理和回路１０５０１０の出力はハイレベルになる。しかし、タイミングｔ＝ｔ３(１)では、遅延型フリップフロップＤＦＦ１０５１１のトリガ入力信号である第３クロック信号ＣＬＫ２がハイレベルに維持されているので、遅延型フリップフロップＤＦＦ１０５１１はこのタイミングｔ＝ｔ３(１)における排他的論理和回路１０５０１０のハイレベル出力信号が後段回路に伝達されることを阻止する。図７に示したΦ０エッジ検出回路１０５０の排他的論理和回路１０５０１０の出力端子に遅延型フリップフロップＤＦＦ１０５１１が接続されているのは、この理由によるものである。従って、タイミングｔ＝ｔ３(１)においても、遅延型フリップフロップＤＦＦ１０５０１１の出力はローレベルを維持するため、遅延型フリップフロップＤＦＦ１０５０１１のローレベル出力信号がインバータ１０５０２１に入力されるので、インバータ１０５０２１の出力はハイレベルを維持する。換言すれば、遅延型フリップフロップＤＦＦ１０５０１１によって第４サンプリング信号Ｓａｍｐｌｅ＿Φ３のローレベル変化が遅延型フリップフロップＤＦＦ１０５１１の後段回路に伝達されることが阻止され、第６サンプリング信号Ｓａｍｐｌｅ＿Φ５のローレベルへの遷移に応答してインバータ１０５０２１の出力もローレベルに遷移してしまうのを阻止している。良く知られているように、遅延型フリップフロップＤＦＦはトリガ入力信号である入力ＣＬＫの立ち上がりエッジの時の入力データをサンプリングして保持する機能を有するものである。従って、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５との排他的論理和回路１０５０１０の出力結果が遅延型フリップフロップＤＦＦ１０５１１の内部で更新されるのは、遅延型フリップフロップＤＦＦ１０５１１のトリガ入力端子に第３クロック信号ＣＬＫ２の立ち上がりエッジが供給されるタイミングとなる。すなわち、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５との排他的論理和１０５０１０の出力結果が遅延型フリップフロップＤＦＦ１０５１１の内部で更新されるのは、タイミングｔ＝ｔ２(１)、ｔ２(２)、ｔ２(３)・・・・・となる。
【０２２１】
このようにして、タイミングｔ＝ｔ３(１)にて第４サンプリング信号Ｓａｍｐｌｅ＿Φ３のローレベルによる排他的論理和回路１０５０１０のハイレベルが、遅延型フリップフロップＤＦＦ１０５１１の後段回路に伝達されることが阻止されて、遅延型フリップフロップＤＦＦ１０５１１の出力はタイミングｔ＝ｔ２(１)でのサンプル結果であるローレベルを保持する。またタイミングｔ＝ｔ３(１)を経過して次の更新タイミングであるｔ＝ｔ２(２)に到達すると、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５はともにローレベルであり、排他的論理和回路１０５０１０の出力もローレベルである。従って、タイミングｔ＝ｔ２(２)におけるトリガ入力信号としての第３クロック信号ＣＬＫ２により遅延型フリップフロップＤＦＦ１０５１１が更新されても、遅延型フリップフロップＤＦＦ１０５１１の出力信号はローレベルとなる。その結果、遅延型フリップフロップＤＦＦ１０５１１の出力がローレベルであるため、インバータ１０５０２１の出力はハイレベルを維持する。このように、図７に示したΦ０エッジ検出回路１０５０の自分の位相である第１クロック信号ＣＬＫ０からの1位相分以前の第６クロック信号ＣＬＫ５のエッジと3位相分以前の第４クロック信号ＣＬＫ３のエッジとの間に、受信データ信号ＲＸＤＡＴＡのデータエッジが存在しない関係の状況を想定する。この関係では、タイミングｔ＝ｔ２(１)、ｔ２(２)、ｔ２(３)・・・の更新タイミングにおいて、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５とに応答した排他的論理和回路１０５０１０の出力が全てローレベルとなるため、遅延型フリップフロップＤＦＦ１０５０１１の出力も常にローレベルとなって、インバータ１０５０２１の出力もハイレベルを継続する。すなわち、図１５のタイミングチャート内の時間においては、常にインバータ１０５０２１は、ハイレベルを生成する。このため、タイミングｔ＝ｔ３(１)においてハイレベルの第２サンプリング信号Ｓａｍｐｌｅ＿Φ１とローレベルの第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とが供給される図７の排他的論理和回路１０５０２０の出力は、ローレベルからハイレベルに遷移する。従って、排他的論理和回路１０５０２０のハイレベル出力とインバータ１０５０２１のハイレベル出力とが供給される論理積回路１０５０２２の出力はハイレベルとなる。この時には第１ゲート制御信号ＧＳＥＬ＿Φ０は依然としてハイレベルに維持され、論理積回路１０５０２２の出力がハイレベルであるため、論理積回路１０５０２２のハイレベル出力と第１ゲート制御信号ＧＳＥＬ＿Φ０のハイレベルが供給される論理積回路１０５０２３の出力、すなわちΦ０エッジ検出回路１０５０のアップ出力信号ＵＰ＿Φ０も、タイミングｔ＝ｔ３(１)でローレベルからハイレベルに遷移する。従って、次の第２クロック信号ＣＬＫ１の立ち上がりタイミングｔ＝ｔ１(２)で図５に示したサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６１の第２サンプリング信号Ｓａｍｐｌｅ＿Φ１がハイレベルからローレベルに遷移するまでのｔ３(１)≦ｔ≦ｔ１(２)なる期間ｔの間に、Φ０エッジ検出回路１０５０のアップ出力信号ＵＰ＿Φ��はハイレベルを維持する。すなわち、アップ出力信号ＵＰ＿Φ０はタイミングｔ３(０)のように第４クロック信号ＣＬＫ３の立ち上がりエッジにて立ち下がることなく、第２クロック信号ＣＬＫ１の立ち上がりエッジｔ１(２)までハイレベルを維持して、第２クロック信号ＣＬＫ１の立ち上がりの直後のタイミングｔ１(２)でハイレベルからローレベルに立ち下がる。また、この時に図６のエッジ検出回路１０５のΦ２エッジ検出回路１０５２は、ローレベルの第３ゲート制御信号ＧＳＥＬ＿Φ２に応答して依然として非活性状態である。従って、Φ２エッジ検出回路１０５２のダウン出力信号ＤＮ＿Φ２は、ローレベルを維持する。一方、第２クロック信号ＣＬＫ１がローレベルからハイレベルに立ち上がるタイミングｔ＝ｔ１(２)で、図６の遅延型フリップフロップＤＦＦ１０５１１４はその入力信号、すなわち論理和回路１０５１３を介して供給されるΦ０エッジ検出回路１０５０のハイレベルのアップ出力信号ＵＰ＿Φ０を第２クロック信号ＣＬＫ１の立ち上がりエッジでサンプリングする。従って、遅延型フリップフロップＤＦＦ１０５１１４の出力である第２エッジ検出信号Ｅｄｇｅ＿Φ１は、ローレベルからハイレベルに遷移する。第２エッジ検出信号Ｅｄｇｅ＿Φ１がハイレベルとなることによって、図１１に示すΦ０位相選択信号生成回路１０３０では、セレクタ１０３０２はハイレベル“１” 側の入力端子を選択して、第１エッジ検出信号Ｅｄｇｅ＿Φ０のローレベルを後段の２個の遅延型フリップフロップＤＦＦ１０３０５、ＤＦＦ１０３０４に伝達する。すなわち、タイミングｔ＝ｔ３(２)で第４クロック信号ＣＬＫ３の立ち上がりエッジによって遅延型フリップフロップＤＦＦ１０３０４はその入力信号、すなわちセレクタ１０３０２の出力信号である第１エッジ検出信号Ｅｄｇｅ＿Φ０のローレベル信号をサンプリングするので、遅延型フリップフロップＤＦＦ１０３０４の出力信号としての第１ゲート制御信号ＧＳＥＬ＿Φ０はハイレベルからローレベルに遷移する。従って、図６に示したエッジ検出回路１０５のΦ０エッジ検出回路１０５０は、ローレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０に応答して、タイミングｔ＝ｔ３(２)で活性状態から非活性状態へ遷移する。
【０２２２】
次に、タイミングｔ＝ｔ０(３)において、図１１に示したΦ０位相選択信号生成回路１０３０では、セレクタ１０３０２から生成された第１エッジ検出信号Ｅｄｇｅ＿Φ０のローレベル信号が第１クロック信号ＣＬＫ０の立ち上がりエッジに応答して遅延型フリップフロップＤＦＦ１０３０５によりサンプリングされる。従って、遅延型フリップフロップＤＦＦ１０３０５の出力信号である第４位相選択信号ＰＳＥＬ＿Φ３は、ハイレベルからローレベルへと遷移する。その結果、第４位相選択信号ＰＳＥＬ＿Φ３がハイレベルからローレベルとなり、またその他の位相選択信号ＰＳＥＬ＿Φ０〜Φ２、ＰＳＥＬ＿Φ４、Φ５もローレベルであるため、図１４に示したクロックデータ生成回路１０４は再生クロックＲＣＬＫの非選択状態の遮断状態となって、再生クロックＲＣＬＫはローレベルとなる。
【０２２３】
一方、図１２に示したΦ1位相選択信号生成回路１０３１においては、第２エッジ検出信号Ｅｄｇｅ＿Φ１がハイレベルであるので、セレクタ１０３１２はハイレベル“１”側の入力端子を選択して、第２エッジ検出信号Ｅｄｇｅ＿Φ１のハイレベル信号を後段回路の２個の遅延型フリップフロップＤＦＦ１０３１５、ＤＦＦ１０３１４に伝達する。そして、タイミングｔ＝ｔ４(２)で第５クロック信号ＣＬＫ４の立ち上がりエッジにより遅延型フリップフロップＤＦＦ１０３１４はその入力信号としてのセレクタ１０３１２の出力信号である第２エッジ検出信号Ｅｄｇｅ＿Φ１のハイレベル信号をサンプリングするので、遅延型フリップフロップＤＦＦ１０３１４の出力信号としての第２ゲート制御信号ＧＳＥＬ＿Φ１はローレベルからハイレベルに遷移する。従って、図６のエッジ検出回路１０５のΦ１エッジ検出回路１０５１はハイレベルの第２ゲート制御信号ＧＳＥＬ＿Φ１に応答してタイミングｔ＝ｔ４(２)で非活性状態から活性状態に遷移するので、エッジ検出位相が位相０から位相１に遷移する。
【０２２４】
次に、タイミングｔ＝ｔ１(３)では、図１２に示したΦ１位相選択信号生成回路１０３１の遅延型フリップフロップＤＦＦ１０３１５はその入力信号としてのセレクタ１０３１２の出力信号である第２エッジ検出信号Ｅｄｇｅ＿Φ１のハイレベル信号を第２クロック信号ＣＬＫ１によりサンプリングする。従って、遅延型フリップフロップＤＦＦ１０３１５の出力信号としての第５位相選択信号ＰＳＥＬ＿Φ４は、ローレベルからハイレベルへと遷移する。従って、タイミングｔ＝ｔ１(３)では、図１４に示したクロックデータ生成回路１０４から生成される再生クロックＲＣＬＫとして、それまで選択されていた第４クロック信号ＣＬＫ３に代わって第５クロック信号ＣＬＫ４が選択されるようになる。上述した動作説明から、図１４に示したクロックデータ生成回路１０４の選択位相が、第４クロック信号ＣＬＫ３から第５クロック信号ＣＬＫ４に変更されたことが確認できる。
【０２２５】
次に、時間を戻して、タイミングｔ＝ｔｅ(２)にて、受信データ信号ＲＸＤＡＴＡがローレベルからハイレベルへと遷移する場合、すなわち第３クロック信号ＣＬＫ２の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジの間に受信データ信号ＲＸＤＡＴＡデータエッジが到来する場合を想定する。この場合には、タイミングｔ＝ｔ３(２)では、図６に示したエッジ検出回路１０５のΦ０エッジ検出回路１０５０はローレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０に応答して既に非活性状態となり、かつタイミングｔ＝ｔ４(２)で図６に示したエッジ検出回路１０５のΦ１エッジ検出回路１０５１もハイレベルの第２ゲート制御信号ＧＳＥＬ＿Φ１に応答して活性状態となっている。ここで第３クロック信号ＣＬＫ２の立ち上がりタイミングｔ＝ｔ２(２)では、受信データ信号ＲＸＤＡＴＡは未だにローレベルであるので、図５のサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６２による受信データ信号ＲＸＤＡＴＡのサンプリングによる第３サンプリング信号Ｓａｍｐｌｅ＿Φ２はローレベルとなる。また、この時に第１サンプリング信号Ｓａｍｐｌｅ＿Φ０と第５サンプリング信号Ｓａｍｐｌｅ＿Φ４とは、ローレベルとなっている。従って、第４クロック信号ＣＬＫ３の立ち上がりタイミングｔ＝ｔ３(２)では、ローレベルの第５サンプリング信号Ｓａｍｐｌｅ＿Φ４とローレベルの第１サンプリング信号Ｓａｍｐｌｅ＿Φ０とが供給される図８に示すΦ１エッジ検出回路１０５１の排他的論理和回路１０５１１０の出力はローレベルを保持する。従って、排他的論理和回路１０５１１０のローレベル出力を遅延型フリップフロップＤＦＦ１０５１１１は、第３クロック信号ＣＬＫ２の立ち上がりエッジでサンプリングしてそのローレベル出力をインバータ１０５１２１の入力に供給する。インバータ１０５１２１の出力はハイレベルを保持して、少なくとも次の第４クロック信号ＣＬＫ３の立ち上がりエッジが到来するタイミングｔ＝ｔ３(３)までは、インバータ１０５１２１の出力はハイレベルを保持する。一方、第５クロック信号ＣＬＫ４の立ち上がりタイミングｔ＝ｔ４(２)で受信データＲＸＤＡＴＡは既にローレベルからハイレベルに遷移しているので、図５のサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６４による受信データＲＸＤＡＴＡのサンプリングによる第５サンプリング信号Ｓａｍｐｌｅ＿Φ４はローレベルからハイレベルに遷移する。従って、タイミングｔ＝ｔ４(２)においてローレベルの第３サンプリング信号Ｓａｍｐｌｅ＿Φ２とハイレベルの第５サンプリング信号Ｓａｍｐｌｅ＿Φ４が供給される図８に示したΦ１エッジ検出回路１０５１の排他的論理和回路１０５１２０の出力はローレベルからハイレベルに遷移する。タイミングｔ＝ｔ４(２)では第２ゲート制御信号ＧＳＥＬ＿Φ１はローレベルからハイレベルを変化しており、インバータ回路１０５１２１のハイレベル出力と排他的論理和回路１０５１２０のハイレベル出力により論理和回路１０５１２２の出力はハイレベルとなる。従って、論理和回路１０５１２２のハイレベルと第２ゲート制御信号ＧＳＥＬ＿Φ１のハイレベルとが供給される論理和回路１０５１２３の出力、すなわちΦ１エッジ検出回路��０５１の出力である第２アップ出力信号ＵＰ＿Φ１は、タイミングｔ＝ｔ４(２)でローレベルからハイレベルに遷移する。次の第３クロック信号ＣＬＫ２の立ち上がりタイミングｔ＝ｔ２(３)にて図５のサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６２の第３サンプリング信号Ｓａｍｐｌｅ＿Φ２がローレベルからハイレベルに遷移するまでのｔ４(２)≦ｔ≦ｔ２(３)の期間ｔの間に、Φ１エッジ検出回路１０５１のアップ出力信号ＵＰ＿Φ１はハイレベルを維持する。すなわち、アップ出力信号ＵＰ＿Φ１は、第５クロック信号ＣＬＫ４の立ち上がりエッジで立ち下がることなく、第３クロック信ＣＬＫ２の立ち上がりエッジのタイミングｔ＝ｔ２(３)までハイレベルを維持して、このタイミングｔ２(３)の直後に立ち下がる。タイミングｔ１(３)では、ローレベルの第４ゲート制御信号ＧＳＥＬ＿Φ３に応答して、図６のエッジ検出回路１０５のΦ３エッジ検出回路１０５３は依然として非活性状態であることから、そのダウン出力信号ＤＮ＿Φ３はローレベルを維持している。図６のエッジ検出回路１０５では、タイミングｔ１(３)でハイレベルのアップ出力信号ＵＰ＿Φ１とローレベルのダウン出力信号ＤＮ＿Φ３とが供給される論理和回路１０５２３の出力はハイレベルである。次に第３クロック信号ＣＬＫ２が立ち上がるタイミングｔ＝ｔ２(３)で、図６のエッジ検出回路１０５の遅延型フリップフロップＤＦＦ１０５１２４がその入力信号、すなわち論理和回路１０５２３のハイレベル出力信号を第３クロック信号ＣＬＫ２の立ち上がりエッジでサンプリングすると遅延型フリップフロップＤＦＦ１０５１２４の出力である第３エッジ検出信号Ｅｄｇｅ＿Φ２はローレベルからハイレベルに遷移する。第３エッジ検出信号Ｅｄｇｅ＿Φ２がハイレベルとなることに応答して、図１２に示したΦ１位相選択信号生成回路１０３１のセレクタ１０３１２はハイレベル“１”側の入力端子を選択して、ローレベルの第２エッジ検出信号Ｅｄｇｅ＿Φ１を後段回路の２個の遅延型フリップフロップＤＦＦ１０３１５、ＤＦＦ１０３１４に伝達する。すなわち、タイミングｔ＝ｔ４(３)で、第５クロック信号ＣＬＫ４の立ち上がりエッジにより遅延型フリップフロップＤＦＦ１０３１４はその入力信号、すなわちセレクタ１０３１２の出力信号である第２エッジ検出信号Ｅｄｇｅ＿Φ１のローレベル信号をサンプリングして、遅延型フリップフロップＤＦＦ１０３１４の出力信号である第２ゲート制御信号ＧＳＥＬ＿Φ１はハイレベルからローレベルに遷移する。その結果、図８に示したΦ１エッジ検出回路１０５１は、ローレベルの第２ゲート制御信号ＧＳＥＬ＿Φ１に応答して、タイミングｔ＝ｔ４(３)で活性状態から非活性状態へと遷移する。
【０２２６】
次に、タイミングｔ＝ｔ１(４)において、図１２に示したΦ１位相選択信号生成回路１０３１では、セレクタ１０３１２から生成された第２エッジ検出信号Ｅｄｇｅ＿Φ１のローレベル信号を遅延型フリップフロップＤＦＦ１０３１５は第２クロック信号ＣＬＫ１の立ち上がりエッジによってサンプリングする。従って、遅延型フリップフロップＤＦＦ１０３１５の出力信号としての第５位相選択信号ＰＳＥＬ＿Φ４は、ハイレベルからローレベルへと遷移する。従って、タイミングｔ＝ｔ１(４)では、第５位相選択信号ＰＳＥＬ＿Φ４がハイレベルからローレベルとなり、またその他の位相選択信号ＰＳＥＬ＿Φ０〜Φ３、Φ５もローレベルであるため、図１４に示したクロックデータ生成回路１０４は再生クロックＲＣＬＫの非選択状態の遮断状態となって、再生クロックＲＣＬＫはローレベルとなる。
【０２２７】
一方、図１３に示したΦ２位相選択信号生成回路１０３２では、タイミングｔ＝ｔ２(３)では第３エッジ検出信号Ｅｄｇｅ＿Φ２がローレベルからハイレベルで遷移することによって、セレクタ１０３２２はハイレベル“１”側の入力端子を選択して、第３エッジ検出信号Ｅｄｇｅ＿Φ２のハイレベル信号を後段回路の２個の遅延型フリップフロップＤＦＦ１０３２５、ＤＦＦ１０３２４に伝達する。すなわち、タイミングｔ＝ｔ５(３)で、遅延型フリップフロップＤＦＦ１０３２４はその入力信号、すなわちセレクタ１０３２２の出力信号である第３エッジ検出信号Ｅｄｇｅ＿Φ２のハイレベル信号を第６クロック信号ＣＬＫ５の立ち上がりエッジによってサンプリングして、遅延型フリップフロップＤＦＦ１０３２４の出力信号としての第３ゲート制御信号ＧＳＥＬ＿Φ２はローレベルからハイレベルに遷移する。従って、図６に示したエッジ検出回路１０５のΦ２エッジ検出回路１０５２はタイミングｔ＝ｔ５(３)にてハイレベルの第３ゲート制御信号ＧＳＥＬ＿Φ２に応答して非活性状態から活性状態へ遷移して、エッジ検出位相は位相１から位相２に遷移する。
【０２２８】
次に、タイミングｔ＝ｔ２(４)において、図１３に示したΦ２位相選択信号生成回路１０３２では、遅延型フリップフロップＤＦＦ１０３２５はその入力信号、すなわちセレクタ１０３２２の出力信号である第３エッジ検出信号Ｅｄｇｅ＿Φ２のハイレベル信号を第３クロック信号ＣＬＫ２の立ち上がりエッジによってサンプリングする。従って、遅延型フリップフロップＤＦＦ１０３２５の出力信号である第６位相選択信号ＰＳＥＬ＿Φ５は、ローレベルからハイレベルへ遷移する。従って、タイミングｔ＝ｔ２(４)からは、図１４に示したクロックデータ生成回路１０４から生成される再生クロックＲＣＬＫとして、それまで選択されていた第５クロック信号ＣＬＫ４に代わり第６クロック信号ＣＬＫ５が選択されるようになる。上述した動作説明から、図１４に示したクロックデータ生成回路１０４の選択位相が、最初の第４クロック信号ＣＬＫ３から第５クロック信号ＣＬＫ４を経由して第６クロック信号ＣＬＫ５に変更されたことが確認できる。
【０２２９】
また上述した動作説明から、図１乃至図１５を参照して説明した本発明の実施の形態１によるクロックデータリカバリ回路１では、一度に遷移可能なクロックデータ生成回路１０４の選択位相が多相クロック信号ＣＬＫ０〜ＣＬＫ５の１位相分に限定されたものである。その結果、受信データ信号ＲＸＤＡＴＡのエッジ位置が一度に２位相分以上遷移した場合には、２度の状態遷移を経由することによって、クロックデータリカバリ回路１のエッジ検出回路１０５での検出エッジの選択位相とクロックデータ生成回路１０４での再生クロックＲＣＬＫの位相とを、受信データ信号ＲＸＤＡＴＡのデータエッジの変化に追従させることが可能となる。
【０２３０】
更に、図１５に示したタイミングｔ＝ｔｅ(３)における受信データ信号ＲＸＤＡＴＡのデータエッジ位置が第２クロック信号ＣＬＫ１の立ち上がりエッジと第３クロック信号ＣＬＫ２の立ち上がりエッジとの間に存在して、更に極めて第３クロック信号ＣＬＫ２の立ち上がりエッジの近傍に存在する場合を想定する。この場合には、現在選択されているエッジ検出位相としての位相２である第３クロック信号ＣＬＫ２の立ち上がりエッジから±1位相の範囲内(第２クロック信号ＣＬＫ１の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間)に受信データ信号ＲＸＤＡＴＡのデータエッジ位置が存在するために、次回のエッジ検出位相は同様に位相２に設定されることが理解される。
【０２３１】
また、図１５に示したタイミングｔ＝ｔｅ(４)における受信データ信号のデータエッジ位置が、第３クロック信号ＣＬＫ２の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間に存在して、更に極めて第３クロック信号ＣＬＫ２の立ち上がりエッジの近傍に存在する場合を想定する。この場合でも、現在選択されているエッジ検出位相としての位相２である第３クロック信号ＣＬＫ２の立ち上がりエッジから±1位相以内(第２クロック信号ＣＬＫ１の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間)に受信データ信号ＲＸＤＡＴＡのデータエッジ位置が存在するために、次回のエッジ検出位相は、同様に位相２に設定されることが理解される。
【０２３２】
また前述したように図１乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１では、電源投入時もしくはスタンバイ解除時の初期化動作においては、ある任意のエッジ検出位相、例えば位相０である第１クロック信号ＣＬＫ０の立ち上がりエッジが初期エッジ検出位相として選択される。この初期化動作時のエッジ検出位相において第１クロック信号ＣＬＫ０の立ち上がりエッジに対して、受信データ信号ＲＸＤＡＴＡのデータの立ち上がりエッジもしくは立下りエッジの位置が、第１クロック信号ＣＬＫ０の位相である位相０から±1位相の範囲内(第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジとの間)に存在する場合を想定する。この場合には、現在選択されているエッジ検出位相である第１クロック信号ＣＬＫ０の位相が、エッジ検出位相として選択され保持される。一方、受信データ信号ＲＸＤＡＴＡのデータの立ち上がりエッジもしくは立下りエッジの位置が、第４クロック信号ＣＬＫ３の立ち上がりエッジから第６クロック信号ＣＬＫ５の立ち上がりエッジとの間に存在する場合、もしくは第２クロック信号ＣＬＫ１の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジの間に存在する場合を想定する。この場合には、上述したように６相クロック信号ＣＬＫ０〜ＣＬＫ５のクロック周期の２サイクル遷移期間を経由することで、最終的に検出エッジ回路１０５での検出エッジの選択位相とクロックデータ生成回路１０４での再生クロックＲＣＬＫの位相を受信データ信号ＲＸＤＡＴＡのデータエッジの変化に追従させることが可能となる。
【０２３３】
以上、説明したように、図１乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１は、受信データエッジが多相クロックの任意のクロック位相近傍に存在している場合においても、高頻度の選択位相の切り換え動作を生じさせないので、高いジッタ耐性を有することが理解される。
【０２３４】
《本発明の実施の形態１の効果》
図１乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１の有益な効果を説明する前に、図２に示した本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路１の動作について検討する。
【０２３５】
図１６は、図２に示した本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路１の動作を説明する図である。
【０２３６】
図２に示す本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路１のエッジ検出方式においては、図１６の中央に示したように受信データ信号ＲＸＤＡＴＡのデータエッジが第６クロック信号ＣＬＫ５の立ち上がりエッジと第１クロック信号ＣＬＫ０の立ち上がりエッジとの間に存在する場合を想定する。この場合には、受信データ信号ＲＸＤＡＴＡのエッジ検出位相は位相５(第６クロック信号ＣＬＫ５の位相)に存在すると判定される。従って、再生クロックＲＣＬＫとしては、このエッジ検出位相である第６クロック信号ＣＬＫ５の位相から０．５ＵＩ離れた第２クロック信号ＣＬＫ２が選択される。
【０２３７】
一方、図１６の左に示すように受信データ信号ＲＸＤＡＴＡのデータエッジが第１クロック信号ＣＬＫ０の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジとの間に存在する場合は、受信データ信号ＲＸＤＡＴＡのデータエッジ検出位相は、位相０(第１クロック信号ＣＬＫ０の位相)に存在すると判定される。従って、再生クロックＲＣＬＫとしては、このデータエッジ検出位相である第１クロック信号ＣＬＫ０の位相から０．５ＵＩ離れた第４クロック信号ＣＬＫ３が選択される。ここで受信データＲＸＤＡＴＡのデータのエッジが第１クロック信号ＣＬＫ０の立ち上がりエッジと略オーバーラップする位置に存在する場合には、エッジ検出回路１０１で判定されるエッジ検出位相が第６クロック信号ＣＬＫ５の位相５と第１クロック信号ＣＬＫ０の位相０との間で高頻度に切り換わるため、再生クロックＲＣＬＫの選択クロックも第３クロック信号ＣＬＫ２と第２クロック信号ＣＬＫ１との間で同様に高頻度に切り換わる。
【０２３８】
図１６の左に示すように、タイミングｔ＝ｔ１において受信データ信号ＲＸＤＡＴＡのデータエッジが第１クロック信号ＣＬＫ０の立ち上がりエッジと第２クロック信号ＣＬＫ1の立ち上がりエッジとの間に存在して、更に第１クロック信号ＣＬＫ０の立ち上がりエッジの極めて近傍に位置する場合を想定する。この場合には、データエッジ検出位相は第１クロック信号ＣＬＫ０の位相０であると検出され、再生クロックＲＣＬＫにはデータエッジ検出位相である第１クロック信号ＣＬＫ０の位相０から０．５ＵＩ離れた第４クロック信号ＣＬＫ３が選択される。この場合には、受信データＲＸＤＡＴＡのデータの真のデータエッジ位置が第１クロック信号ＣＬＫ０の立ち上がりエッジ近傍に存在してエッジ検出回路で検出されたエッジ検出位相も第１クロック信号ＣＬＫ０の位相０であるため、第４クロック信号ＣＬＫ３の再生クロックＲＣＬＫによる量子化誤差は０ＵＩとなる。
【０２３９】
次に、図１６の中央に示すように、タイミングｔ＝ｔ２において、受信データ信号ＲＸＤＡＴＡのデータエッジが第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジの間に存在して更に第１クロック信号ＣＬＫ０の立ち上がりエッジの極めて近傍に位置する場合を想定する。この場合には、データエッジ検出位相は第６クロック信号ＣＬＫ５の位相５にあると検出され、再生クロックＲＣＬＫにはデータエッジ検出位相である第６クロック信号ＣＬＫ５の位相５から０．５ＵＩ離れた第３クロック信号ＣＬＫ２が選択される。この場合には、受信データＲＸＤＡＴＡのデータの真のデータエッジ位置が第１クロック信号ＣＬＫ０の立ち上がりエッジ近傍に存在してエッジ検出回路で検出されたデータエッジ検出位相は第６クロック信号ＣＬＫ５の位相５であるため、第３クロック信号ＣＬＫ２の再生クロックＲＣＬＫによる量子化誤差は1／６ＵＩとなる。
【０２４０】
次に、図１６の右に示すように、タイミングｔ＝ｔ３において再び受信データ信号ＲＸＤＡＴＡのデータエッジが第１クロック信号ＣＬＫ０の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジの間に存在して更に第１クロック信号ＣＬＫ０の立ち上がりエッジの極めて近傍に位置する場合を想定する。この場合には、前述と同様にエッジ検出回路で検出されたエッジ検出位相も第１クロック信号ＣＬＫ０の位相０であるため、第４クロック信号ＣＬＫ３の再生クロックＲＣＬＫによる量子化誤差は０ＵＩとなる。
【０２４１】
図１７は、図２のオーバーサンプリング方式デジタルクロックデータリカバリ回路１の図１６に示した本発明に先立って本発明者等によって検討された動作によるデータエッジ検出位相の検出動作を説明する図である。
【０２４２】
図１７に示したように、受信データ信号ＲＸＤＡＴＡのデータエッジが第１クロック信号ＣＬＫ０の立ち上がりエッジと第２クロック信号ＣＬＫ1の立ち上がりエッジとの間に存在して、更に第１クロック信号ＣＬＫ０の立ち上がりエッジの極めて近傍に位置する場合を想定する。この場合には、データエッジ検出位相は第１クロック信号ＣＬＫ０の位相０であると検出されて、再生クロックＲＣＬＫにはデータエッジ検出位相である第１クロック信号ＣＬＫ０の位相０から０．５ＵＩ離れた第４クロック信号ＣＬＫ３が選択され、量子化誤差は０ＵＩとなる。更に図１７に示したように、受信データ信号ＲＸＤＡＴＡのデータエッジが第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジの間に存在して更に第１クロック信号ＣＬＫ０の立ち上がりエッジの極めて近傍に位置する場合を想定する。この場合には、データエッジ検出位相は第６クロック信号ＣＬＫ５の位相５にあると検出され、再生クロックＲＣＬＫにはデータエッジ検出位相である第６クロック信号ＣＬＫ５の位相５から０．５ＵＩ離れた第３クロック信号ＣＬＫ２が選択されて、第３クロック信号ＣＬＫ２の再生クロックＲＣＬＫによる量子化誤差は1／６ＵＩとなる。
【０２４３】
上述した動作説明から理解されるように、図２に示した本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路１のエッジ検出方式では、受信データエッジが多相クロックの任意の位相の立ち上がりエッジ近傍に存在する場合には、量子化誤差が大きくなる頻度が増加してジッタに対して弱いと言う問題を有することが理解される。
【０２４４】
図１８は、図４乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１の動作を説明する図である。
【０２４５】
図１８の左に示すように、タイミングｔ＜ｔ１において、現在選択されているエッジ検出位相が第１クロック信号ＣＬＫ０の位相０であり、更にタイミングｔ＝ｔ１において受信データ信号ＲＸＤＡＴＡのデータエッジが第１クロック信号ＣＬＫ０の立ち上がりエッジと第２クロック信号ＣＬＫ1の立ち上がりエッジとの間に存在して更に第１クロック信号ＣＬＫ０の立ち上がりエッジの極めて近傍に位置する場合を想定する。図４乃至図１５で説明した本発明の実施の形態１のクロックデータリカバリ回路１は、受信データ信号ＲＸＤＡＴＡのデータエッジが現在選択されたエッジ検出位相の位相０から±１位相の範囲内に存在する場合には、現在のエッジ検出位相である第１クロック信号ＣＬＫ０の位相０の選択を継続して、更に再生クロックＲＣＬＫとしてこのデータエッジ検出位相の位相０から０．５ＵＩ離れた第４クロック信号ＣＬＫ３の選択を継続する。図１８の左に示したタイミングｔ＝ｔ１では、受信データ信号ＲＸＤＡＴＡの真のデータエッジ位置が第１クロック信号ＣＬＫ０の立ち上がりエッジの近傍に位置するので、エッジ検出回路にて検出される検出位相も第１クロック信号ＣＬＫ０の位相０であるため、第４クロック信号ＣＬＫ３の再生クロックＲＣＬＫによる量子化誤差は０ＵＩとなる。
【０２４６】
図１８に示したように、次のタイミングｔ＝ｔ２において受信データ信号ＲＸＤＡＴＡのデータエッジが第６クロック信号ＣＬＫ５の立ち上がりエッジと第１クロック信号ＣＬＫ０の立ち上がりエッジの間に存在して更に第１クロック信号ＣＬＫ０の立ち上がりエッジの極めて近傍に位置する場合にも、受信データ信号ＲＸＤＡＴＡのデータエッジが現在選択されたエッジ検出位相の位相０から±１位相の範囲内に存在する。その結果、次のエッジ検出位相でも現在選択されているエッジ検出位相である第１クロック信号ＣＬＫ０の位相０の選択を継続して、更に再生クロックＲＣＬＫとしてこのデータエッジ検出位相の位相０から０．５ＵＩ離れた第４クロック信号ＣＬＫ３の選択を継続する。
【０２４７】
図１９は、図４乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１の図１８に示したデータエッジ検出位相の検出動作を説明する図である。
【０２４８】
図１９に示したように、受信データ信号ＲＸＤＡＴＡのデータエッジが現在選択されたエッジ検出位相の位相０から±１位相の範囲内に存在する場合、すなわち受信データ信号ＲＸＤＡＴＡのデータエッジが第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジの間に存在する場合を想定する。この場合には、次のエッジ検出位相でも現在選択されているエッジ検出位相である第１クロック信号ＣＬＫ０の位相０の選択を継続して、第４クロック信号ＣＬＫ３の再生クロックＲＣＬＫによる量子化誤差は０ＵＩとなる。
【０２４９】
図２０は、図４乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１の動作を説明する図である。
【０２５０】
図２０の左に示すように、タイミングｔ＜ｔ１において、現在選択されているエッジ検出位相が第１クロック信号ＣＬＫ０の位相０であり、更にタイミングｔ＝ｔ１において受信データ信号ＲＸＤＡＴＡのデータエッジが第１クロック信号ＣＬＫ０の立ち上がりエッジと第２クロック信号ＣＬＫ1の立ち上がりエッジとの間の略中間点に位置する場合を想定する。図４乃至図１５で説明した本発明の実施の形態１のクロックデータリカバリ回路１は、受信データ信号ＲＸＤＡＴＡのデータエッジが現在選択されたエッジ検出位相の位相０から±１位相の範囲内に存在する場合には、現在のエッジ検出位相である第１クロック信号ＣＬＫ０の位相０の選択を継続して、更に再生クロックＲＣＬＫとしてこのデータエッジ検出位相の位相０から０．５ＵＩ離れた第４クロック信号ＣＬＫ３の選択を継続する。図２０の左に示したタイミングｔ＝ｔ１では、受信データ信号ＲＸＤＡＴＡの真のデータエッジ位置が第１クロック信号ＣＬＫ０の立ち上がりエッジと第２クロック信号ＣＬＫ1の立ち上がりエッジの間の略中間点に位置するので、エッジ検出回路にて検出される検出位相も第１クロック信号ＣＬＫ０の位相０であるため、第４クロック信号ＣＬＫ３の再生クロックＲＣＬＫによる量子化誤差は(１／１２)ＵＩとなる。
【０２５１】
図２０に示したように、次のタイミングｔ＝ｔ２および更にそのタイミングｔ＝ｔ３において、受信データ信号ＲＸＤＡＴＡのデータエッジが、第１クロック信号ＣＬＫ０の立ち上がりエッジと第２クロック信号ＣＬＫ1の立ち上がりエッジとの間の略中間点に位置する状態を想定する。この状態でも図４乃至図１５で説明した本発明の実施の形態１のクロックデータリカバリ回路１は、受信データ信号ＲＸＤＡＴＡのデータエッジが現在選択されたエッジ検出位相の位相０から±１位相の範囲内に存在する場合には、現在のエッジ検出位相である第１クロック信号ＣＬＫ０の位相０の選択を継続する。更に図４乃至図１５で説明した本発明の実施の形態１のクロックデータリカバリ回路１は、再生クロックＲＣＬＫとしてこのデータエッジ検出位相の位相０から０．５ＵＩ離れた第４クロック信号ＣＬＫ３の選択を継続する。図２０の示したタイミングｔ＝ｔ２とタイミングｔ＝ｔ３では、受信データ信号ＲＸＤＡＴＡの真のデータエッジ位置が第１クロック信号ＣＬＫ０の立ち上がりエッジと第２クロック信号ＣＬＫ1の立ち上がりエッジとの間の略中間点に位置するので、エッジ検出回路にて検出される検出位相も第１クロック信号ＣＬＫ０の位相０であるため、第４クロック信号ＣＬＫ３の再生クロックＲＣＬＫによる量子化誤差は(１／１２)ＵＩとなる。
【０２５２】
図２１は、図４乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１の図２０に示したデータエッジ検出位相の検出動作を説明する図である。
【０２５３】
図２１に示したように、受信データ信号ＲＸＤＡＴＡのデータエッジが、現在選択されたエッジ検出位相の位相０から±１位相の範囲内に存在する状態を想定する。この状態は、受信データ信号ＲＸＤＡＴＡのデータエッジが第１クロック信号ＣＬＫ０と第２クロック信号ＣＬＫ1の両者の立ち上がりエッジとの間の略中間点に位置する場合、または受信データ信号ＲＸＤＡＴＡのデータエッジが第６クロック信号ＣＬＫ５と第１クロック信号ＣＬＫ０の両者の立ち上がりエッジとの間の略中間点に位置する場合である。この場合には、次のエッジ検出位相でも現在選択されているエッジ検出位相である第１クロック信号ＣＬＫ０の位相０の選択を継続して、第４クロック信号ＣＬＫ３の再生クロックＲＣＬＫによる量子化誤差は(１／１２)ＵＩとなる。
【０２５４】
上述した動作説明から理解されるように、図４乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１によれば、受信データエッジが多相クロックの任意のクロック位相近傍に存在している場合においても、高頻度の選択位相の切り換え動作を生じさせないので、高いジッタ耐性を有することが理解される。
【０２５５】
［実施の形態２］
《クロックデータリカバリ回路の構成》
図２２は、本発明の実施の形態２によるクロックデータリカバリ回路１の構成を示す図である。
【０２５６】
図２２に示す本発明の実施の形態２によるクロックデータリカバリ回路１は、図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１と同様に、サンプリング回路１０６、エッジ検出回路１０５、位相選択信号生成回路１０３、クロックデータ生成回路１０４から構成される。
【０２５７】
サンプリング回路１０６は、６相クロック信号ＣＬＫ０〜ＣＬＫ５に応答して図示していないホストからの受信データ信号ＲＸＤＡＴＡを６倍オーバーサンプリングすることによってサンプリング信号Ｓａｍｐｌｅ＿Φ０〜第６サンプリング信号Ｓａｍｐｌｅ＿Φ５を生成する。図２２に示した本発明の実施の形態２によるクロックデータリカバリ回路１のサンプリング回路１０６も、図１に示した本発明の実施の形態１によるクロックデータリカバリ回路１のサンプリング回路１０６と同様に、図５に示した回路構成によって構成されている。
【０２５８】
エッジ検出回路１０５は、６相クロック信号ＣＬＫ０〜ＣＬＫ５とサンプリング回路１０６から生成されるサンプリング信号Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５と後述する位相選択信号生成回路１０３から生成されるゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５に応答して、複数のエッジ検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５を生成する。すなわち、エッジ検出回路１０５は複数のΦＭエッジ検出回路(Ｍは０〜５)１０５Ｍから構成されており、ΦＭエッジ検出回路１０５Ｍは第１のエッジ検出回路１０５Ｍ１と第２のエッジ検出回路１０５Ｍ２と第３のエッジ検出回路１０５Ｍ３と第４のエッジ検出回路１０５Ｍ４とを含んでいる。
【０２５９】
６相クロック信号ＣＬＫ０〜ＣＬＫ５から現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸを示すエッジ検出信号Ｅｄｇｅ＿ΦＸがエッジ検出回路１０５から生成され、エッジ検出信号Ｅｄｇｅ＿ΦＸに応答して位相選択信号生成回路１０３からゲート制御信号ＧＳＥＬ＿ΦＸが生成される。従って、複数のΦＭエッジ検出回路１０５Ｍのうちゲート制御信号ＧＳＥＬ＿ΦＸが供給されるΦＸエッジ検出回路１０５Ｘのみが活性化状態に制御され、それ以外のエッジ検出回路は非活性化状態に制御される。
【０２６０】
ΦＭエッジ検出回路１０５Ｍは、第1のエッジ検出回路１０５Ｍ１と第２のエッジ検出回路１０５Ｍ２と第３のエッジ検出回路１０５Ｍ３と第４のエッジ検出回路１０５Ｍ４とを含んでいる。
【０２６１】
第1のエッジ検出回路１０５Ｍ１は、現在供給されている受信データ信号ＲＸＤＡＴＡのデータエッジが現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸから−1位相から−２位相の間の進んだ位置に存在するか否かを検出する。第２のエッジ検出回路１０５Ｍ２は、現在供給されている受信データ信号ＲＸＤＡＴＡのデータエッジが現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸから＋1位相から＋２位相の間の後れた位置に存在する否かを検出する。
【０２６２】
第３のエッジ検出回路１０５Ｍ３は、現在供給されている受信データ信号ＲＸＤＡＴＡのデータエッジが現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸから−２位相から−３位相の間の進んだ位置に存在するか否かを検出する。第４のエッジ検出回路１０５Ｍ４は、現在供給されている受信データ信号ＲＸＤＡＴＡのデータエッジが現在選択されている受信データ信号ＲＸＤＡＴＡのエッジ検出位相ＣＬＫＸから＋２位相から＋３位相の間の後れた位置に存在する否かを検出する。図２２に示した本発明の実施の形態２によるクロックデータリカバリ回路１のエッジ検出回路１０５に関しては、図２３を参照して後に詳述する。
【０２６３】
位相選択信号生成回路１０３は、６相クロック信号ＣＬＫ０〜ＣＬＫ５とエッジ検出回路１０５から生成されるエッジ位置検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５とに応答して、複数のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５と複数の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５を生成する。複数のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５はエッジ検出回路１０５に供給され、複数の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５はクロックデータ生成回路１０４に供給される。図２２に示した本発明の実施の形態２によるクロックデータリカバリ回路１の位相選択信号生成回路１０３に関しては、図２５を参照して後に詳述する。
【０２６４】
クロックデータ生成回路１０４は、６相クロック信号ＣＬＫ０〜ＣＬＫ５とサンプリング回路１０６から生成される複数のサンプリング信号Ｓａｍｐｌｅ＿Φ０〜第６サンプリング信号Ｓａｍｐｌｅ＿Φ５と位相選択信号生成回路１０３から生成される複数の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ_Φ５とに応答して、再生クロックＲＣＬＫと再生データＲＤＡＴＡとを生成する。図２２に示した本発明の実施の形態２によるクロックデータリカバリ回路１のクロックデータ生成回路１０４も、図１に示した本発明の実施の形態１によるクロックデータリカバリ回路１のクロックデータ生成回路１０４と同様に、図１４に示した回路構成によって構成されている。
【０２６５】
《エッジ検出回路》
図２３は、図２２に示した本発明の実施の形態２によるクロックデータリカバリ回路１のエッジ検出回路１０５の構成を示す図である。
【０２６６】
図２３に示した本発明の実施の形態２によるエッジ検出回路１０５は、多相クロック信号ＣＬＫ０〜ＣＬＫ５の位相の数と同一の数である６個のΦＭエッジ検出回路１０５０〜１０５５(Ｍは０〜５)と、6個の4入力論理和回路１０５０３〜１０５５３と、６個の遅延型フリップフロップＤＦＦ１０５１０４〜１０５１５４とによって構成されている。６個のΦＭエッジ検出回路１０５０〜１０５５には、サンプリング回路１０６からの生成信号である６個のサンプリング信号Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５と、６相クロック信号ＣＬＫ０〜ＣＬＫ５と、後述の位相選択信号生成回路１０３から生成される６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５が供給される。６個のΦＭエッジ検出回路１０５０〜１０５５は、６個のサンプリング信号Ｓａｍｐｌｅ＿Φ０〜Ｓａｍｐｌｅ＿Φ５に基づいて、１位相のアップ信号ＵＰ１＿Φ０〜ＵＰ１＿Φ５と、２位相のアップ信号ＵＰ２＿Φ０〜ＵＰ２＿Φ５と、１位相ダウン信号ＤＮ１＿Φ０〜ＤＮ１＿Φ５と、２位相ダウン信号ＤＮ２＿Φ０〜ＤＮ２＿Φ５とを生成して、6個の4入力論理和回路１０５０３〜１０５５３へ供給する。
【０２６７】
より詳細に説明すると、Φ０エッジ検出回路１０５０には、６個のサンプリング信号Ｓａｍｐｌｅ＿Φ１〜Ｓａｍｐｌｅ＿Φ５と、第３クロック信号ＣＬＫ２と第１ゲート制御信号ＧＳＥＬ＿Φ０とが供給される。Φ０エッジ検出回路１０５０は６個のサンプリング信号Ｓａｍｐｌｅ＿Φ１〜Ｓａｍｐｌｅ＿Φ５に基づき１位相アップ信号ＵＰ１＿Φ０と、２位相アップ信号ＵＰ２＿Φ０と、１位相ダウン信号ＤＮ１＿Φ０と、２位相ダウン信号ＤＮ２＿Φ０とを生成して、それぞれ４入力論理和回路１０５１３、１０５２３、１０５５３、１０５４３に供給する。図２３に示したΦ０エッジ検出回路１０５０以外のその他の５個のΦ１エッジ検出回路１０５１〜Φ５エッジ検出回路１０５５の基本的な動作はΦ０エッジ検出回路１０５０と全く同様であって、入出力信号の位相関係が1位相ずつシフトするだけが相違するものであるため、その他のエッジ検出回路の詳細な説明は省略する。
【０２６８】
４入力論理和回路１０５０３には、Φ４エッジ検出回路１０５４の２位相アップ信号ＵＰ２＿Φ４とΦ５エッジ検出回路１０５５の１位相アップ信号ＵＰ１＿Φ５とΦ１エッジ検出回路１０５１の１位相ダウン信号ＤＮ１＿Φ１とΦ２エッジ検出回路１０５２の２位相ダウン信号ＤＮ２＿Φ２が供給される。
【０２６９】
図２３に示した４入力論理和回路１０５０３以外のその他の５個の４入力論理和回路１０５１３〜１０５５３の基本的な動作は４入力論理和回路１０５０３と全く同様であって、入力信号の位相関係が1位相ずつシフトするだけが相違するものであるため、その他の４入力論理和回路の詳細な説明は省略する。
【０２７０】
６個の遅延型フリップフロップＤＦＦ１０５１０４〜１０５１５４は、6個の２入力論理和回路１０５０３〜１０５５３から生成される６個の論理和出力信号を多相クロック信号ＣＬＫ０〜ＣＬＫ５の立ち上がりエッジのタイミングでラッチする。6個の２入力論理和回路１０５０３〜１０５５３は、6個のエッジ検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５を生成する。
【０２７１】
図２４は、図２３に示した本発明の実施の形態２によるエッジ検出回路１０５に含まれたΦ０エッジ検出回路１０５０の構成を示す図である。
【０２７２】
図２４に示すように、Φ０エッジ検出回路１０５０は、第１のエッジ検出回路１０５０１と第２のエッジ検出回路１０５０２と第３のエッジ検出回路１０５０３と第４のエッジ検出回路１０５０４とから構成される。第１のエッジ検出回路１０５０１は、排他的論理和回路１０５０１０と、遅延型フリップフロップＤＦＦ１０５０１１と、論理積回路１０５０１２とから構成される。第２のエッジ検出回路１０５０２は、排他的論理和回路１０５０２０と、論理積回路１０５０２３とから構成されている。第３のエッジ検出回路１０５０３は、排他的論理和回路１０５０３０と、遅延型フリップフロップＤＦＦ１０５０３１と、論理積回路１０５０３２とから構成される。第４のエッジ検出回路１０５０４は、排他的論理和回路１０５０４０と、論理積回路１０５０４３とから構成されている。
【０２７３】
第1のエッジ検出回路１０５０１には、第５サンプリング信号Ｓａｍｐｌｅ＿Φ４と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５と第３クロック信号ＣＬＫ２と第１ゲート制御信号ＧＳＥＬ＿Φ０とが供給され、１位相ダウン信号ＤＮ１＿Φ０が生成される。第2のエッジ検出回路１０５０２には、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１と第３サンプリング信号Ｓａｍｐｌｅ＿Φ２と第１ゲート制御信号ＧＳＥＬ＿Φ０が供給され、１位相アップ信号ＵＰ１＿Φ０が生成される。第３のエッジ検出回路１０５０３には、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３と第５サンプリング信号Ｓａｍｐｌｅ＿Φ４と第２クロック信号ＣＬＫ１と第１ゲート制御信号ＧＳＥＬ＿Φ０とが供給され、２位相ダウン信号ＤＮ２＿Φ０が生成される。最後に第４のエッジ検出回路１０５０４には、第３サンプリング信号Ｓａｍｐｌｅ＿Φ２と第４サンプリング信号Ｓａｍｐｌｅ＿Φ３と第１ゲート制御信号ＧＳＥＬ＿Φ０とが供給され、２位相アップ信号ＵＰ２＿Φ０が生成される。
【０２７４】
第1のエッジ検出回路１０５０１では、第６サンプリング信号Ｓａｍｐｌｅ＿Φ５と、第５サンプリング信号サンプリング信号Ｓａｍｐｌｅ＿Φ４を２入力排他的論理和回路１０５０１０に供給する。第６サンプリング信号Ｓａｍｐｌｅ＿Φ５は、第1のエッジ検出回路１０５０１自分自身の位相である第１クロック信号ＣＬＫ０の位相である位相０から負方向に１位相離れた位置にある第６クロック信号ＣＬＫ５の立ち上がりエッジで受信データ信号ＲＸＤＡＴＡをサンプリングしたものである。第５サンプリング信号サンプリング信号Ｓａｍｐｌｅ＿Φ４は、位相０から負方向に２位相離れた位置にある第５クロック信号ＣＬＫ４の立ち上がりエッジで信データ信号ＲＸＤＡＴＡをサンプリングしたものである。受信データ信号ＲＸＤＡＴＡのデータエッジが第５クロック信号ＣＬＫ４の立ち上がりエッジと第６クロック信ＣＬＫ５の立ち上がりエッジとの間に存在する場合に、排他的論理和回路１０５０１０の出力結果はハイレベルとなって、受信データ信号ＲＸＤＡＴＡのデータエッジがそれ以外の位置にデータエッジが存在する場合やデータエッジが到来しなかった場合には、排他的論理和回路１０５０１０の出力結果はローレベルとなる。
【０２７５】
第２のエッジ検出回路１０５０２では、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１と、第３サンプリング信号Ｓａｍｐｌｅ＿Φ２を２入力排他的論理和回路１０５０２０に供給する。第２サンプリング信号Ｓａｍｐｌｅ＿Φ１は、第２のエッジ検出回路１０５０２自分自身の位相である第１クロック信号ＣＬＫ０の位相である位相０から正方向に１位相離れた位置にある第２クロック信号ＣＬＫ１の立ち上がりエッジで受信データ信号ＲＸＤＡＴＡをサンプリングしたものである。第３サンプリング信号Ｓａｍｐｌｅ＿Φ２は、第２のエッジ検出回路１０５０２自分自身の位相である第１クロック信号ＣＬＫ０の位相である位相０から正方向に２位相離れた位置にある第３クロック信号ＣＬＫ２の立ち上がりエッジで受信データ信号ＲＸＤＡＴＡをサンプリングしたものである。受信データ信号ＲＸＤＡＴＡのデータエッジが第２クロック信号ＣＬＫ１の立ち上がりエッジと第３クロック信号ＣＬＫ２の立ち上がりエッジとの間に存在する場合には、排他的論理和回路１０５０２０の出力結果はハイレベルとなり、それ以外の位置にデータエッジが存在する場合やデータエッジが到来しなかった場合には、排他的論理和回路１０５０２０の出力結果はローレベルとなる。
【０２７６】
第３のエッジ検出回路１０５０３では、第５サンプリング信号Ｓａｍｐｌｅ＿Φ４と、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３を２入力排他的論理和回路１０５０３０に供給する。第５サンプリング信号Ｓａｍｐｌｅ＿Φ４は、第３のエッジ検出回路１０５０３自分自身の位相である第１クロック信号ＣＬＫ０の位相である位相０から負方向に２位相離れた位置にある第５クロック信号ＣＬＫ４の立ち上がりエッジで受信データ信号ＲＸＤＡＴＡをサンプリングしたものである。第４サンプリング信号Ｓａｍｐｌｅ＿Φ３は、第３のエッジ検出回路１０５０３自分自身の位相である第１クロック信号ＣＬＫ０の位相である位相０から負方向に３位相離れた位置にある第４クロック信号ＣＬＫ３の立ち上がりエッジで受信データ信号ＲＸＤＡＴＡをサンプリングしたものである。受信データ信号ＲＸＤＡＴＡのデータエッジが第５クロック信号ＣＬＫ４の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間に存在する場合には、排他的論理和回路１０５０３０の出力結果はハイレベルとなり、それ以外の位置にデータエッジが存在する場合やデータエッジが到来しなかった場合には、排他的論理和回路１０５０３０の出力結果はローレベルとなる。
【０２７７】
第４のエッジ検出回路１０５０４では、第３サンプリング信号Ｓａｍｐｌｅ＿Φ２と、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３を２入力排他的論理和回路１０５０４０に供給する。第３サンプリング信号Ｓａｍｐｌｅ＿Φ２は、第４のエッジ検出回路１０５０４自分自身の位相である第１クロック信号ＣＬＫ０の位相である位相０から正方向に２位相離れた位置にある第３クロック信号ＣＬＫ２の立ち上がりエッジで受信データ信号ＲＸＤＡＴＡをサンプリングしたものである。第４サンプリング信号Ｓａｍｐｌｅ＿Φ３は、第４のエッジ検出回路１０５０４自分自身の位相である第１クロック信号ＣＬＫ０の位相である位相０から正方向に３位相離れた位置にある第４クロック信号ＣＬＫ３の立ち上がりエッジで受信データ信号ＲＸＤＡＴＡをサンプリングしたものである。受信データ信号ＲＸＤＡＴＡのデータエッジが第３クロック信号ＣＬＫ２の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間に存在する場合には、排他的論理和回路１０５０４０の出力結果はハイレベルとなり、それ以外の位置にデータエッジが存在する場合やデータエッジが到来しなかった場合には、排他的論理和回路１０５０４０の出力結果はローレベルとなる。
【０２７８】
また、受信データ信号ＲＸＤＡＴＡのデータエッジが到来しているにも状態において、４個のエッジ検出回路１０５０１、１０５０２、１０５０３、１０５０４の２入力排他的論理和回路１０５０１０、１０５０２０、１０５０３０、１０５０４０の出力が全てローレベルに維持されている場合を、想定する。この場合には、受信データ信号ＲＸＤＡＴＡのデータエッジが、図２４に示すΦ０エッジ検出回路１０５０の自分自身の位相である第１クロック信号ＣＬＫ０の位相である位相０から見て±１位相以内に存在することを示している。すなわち、受信データ信号ＲＸＤＡＴＡの受信データエッジが第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジとの間に存在することを示している。尚、第３と第４のエッジ検出回路１０５０３、１０５０４の両者は第４サンプリング信号Ｓａｍｐｌｅ＿Φ３を参照してエッジ検出をしているが、上述した本発明の実施の形態１の図９で説明したのと同様にそれぞれ異なったタイミングの複数の第４サンプリング信号Ｓａｍｐｌｅ＿Φ３を参照するものである。詳細については、本発明の実施の形態１と重複した説明となるため省略する。
【０２７９】
図２４に示すΦ０エッジ検出回路１０５０において、第１ゲート制御信号ＧＳＥＬ＿Φ０がハイレベルの場合には、Φ０エッジ検出回路１０５０がハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０により活性状態に制御され、４個の２入力排他的論理和回路１０５０１０、１０５０２０、１０５０３０、１０５０４０の出力は、４個の２入力論理積回路１０５０１２、１０５０２３、１０５０４３を通過する。従って、４個の２入力論理積回路１０５０１２、１０５０３２、１０５０２３、１０５０４３からそれぞれ生成される１位相ダウン信号ＤＮ１＿Φ０、２位相ダウン信号ＤＮ２＿Φ０、１位相アップ信号ＵＰ１＿Φ０、２位相アップ信号ＵＰ２＿Φ０は、図２３に示したエッジ検出回路１０５に含まれた４個の４入力論理和回路１０５１３、１０５２３、１０５４３、１０５５３に供給される。
【０２８０】
図２４に示す第1のエッジ検出回路１０５０１に含まれた遅延型フリップフロップＤＦＦ１０５０１１は、２入力排他的論理和回路１０５０１０の出力結果を第３クロックＣＬＫ２の立ち上がりエッジのタイミングでラッチして、次の第３クロックＣＬＫ２の立ち上がりエッジが到来する迄のクロックの１周期時間分２入力排他的論理和回路１０５０１０の出力結果を保持する機能を有する。すなわち、ある任意時間における受信データ信号ＲＸＤＡＴＡ(Ｎ)の第５サンプリング信号Ｓａｍｐｌｅ＿Φ４(Ｎ)と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５(Ｎ)との排他的論理和１０５０１０の出力結果を、第３クロック信号ＣＬＫ２の立ち上がりエッジのタイミングでクロックの１周期保持するものである。もし、この遅延型フリップフロップＤＦＦ１０５０１１を図２４に示す第1のエッジ検出回路１０５０１が有していない場合には、次の第５クロック信号ＣＬＫ４の立ち上がりエッジのタイミングにおいて第５サンプリング信号Ｓａｍｐｌｅ＿Φ４(Ｎ＋１)と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５(Ｎ)との排他的論理和回路１０５０１１の不所望な出力結果が生成されてしてしまうことになる。
【０２８１】
また、図２４に示す第３のエッジ検出回路１０５０３に含まれた遅延型フリップフロップＤＦＦ１０５０３１は、２入力排他的論理和回路１０５０３０の出力結果を第２クロックＣＬＫ１の立ち上がりエッジのタイミングでラッチして、次の第２クロックＣＬＫ１の立ち上がりエッジが到来する迄のクロックの１周期時間分２入力排他的論理和回路１０５０３０の出力結果を保持する機能を有する。
【０２８２】
上述したように、図２４に示した本発明の実施の形態２によるΦ０エッジ検出回路１０５は、以下の動作を実行するものである。
【０２８３】
すなわち、受信データ信号ＲＸＤＡＴＡのデータエッジが第６クロック信号ＣＬＫ５の立ち上がりエッジと第５クロック信号ＣＬＫ４の立ち上がりエッジとの間に存在する場合には、Φ０エッジ検出回路１０５の第1のエッジ検出回路１０５０１は、現在のエッジ検出位相である第１クロック信号ＣＬＫ０の位相０から１位相分進めるためのハイレベルの１位相ダウン信号ＤＮ１＿Φ０を生成する。
【０２８４】
更に受信データ信号ＲＸＤＡＴＡのデータエッジが第５クロック信号ＣＬＫ４の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間に存在する場合には、Φ０エッジ検出回路１０５の第３のエッジ検出回路１０５０５は、現在のエッジ検出位相である第１クロック信号ＣＬＫ０の位相０から２位相分進めるためのハイレベルの２位相ダウン信号ＤＮ２＿Φ０を生成する。
【０２８５】
次に受信データ信号ＲＸＤＡＴＡのデータエッジが第２クロック信号ＣＬＫ１の立ち上がりエッジと第３クロック信号ＣＬＫ２の立ち上がりエッジとの間に存在する場合には、Φ０エッジ検出回路１０５の第２のエッジ検出回路１０５０２は、現在のエッジ検出位相である第１クロック信号ＣＬＫ０の位相０から１位相分遅らすためのハイレベルの１位相アップ信号ＵＰ１＿Φ０を生成する。
【０２８６】
また受信データ信号ＲＸＤＡＴＡのデータエッジが第３クロック信号ＣＬＫ２の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間に存在する場合には、Φ０エッジ検出回路１０５の第４のエッジ検出回路１０５０４は、現在のエッジ検出位相である第１クロック信号ＣＬＫ０の位相０から２位相分遅らすためのハイレベルの２位相アップ信号ＵＰ２＿Φ０を生成する。
【０２８７】
また更に、受信データ信号ＲＸＤＡＴＡのデータエッジが到来しない場合を、想定する。この場合には、Φ０エッジ検出回路１０５の４個のエッジ検出回路１０５０１、１０５０２、１０５０３、１０５０４は、現在のエッジ検出位相である第１クロック信号ＣＬＫ０の位相０を現在の状態で保持するために、１位相ダウン信号ＤＮ１＿Φ０、２位相ダウン信号ＤＮ２＿Φ１、１位相アップ信号ＵＰ１＿Φ０、２位相アップ信号ＵＰ２＿Φ０の全てをローレベルのまま生成するものである。
【０２８８】
図２３に示した本発明の実施の形態２によるエッジ検出回路１０５に含まれた図２４に示したΦ０エッジ検出回路１０５０以外のその他の５個のΦ１エッジ検出回路１０５１〜Φ５エッジ検出回路１０５５の基本的な動作はΦ０エッジ検出回路１０５０全く同様であって、入出力信号の位相関係が1位相ずつシフトするだけが相違するものであるため、その他のエッジ検出回路の詳細な説明は省略する。
【０２８９】
図２３に示した本発明の実施の形態２によるエッジ検出回路１０５に含まれた４入力論理和回路１０５０３〜１０５５３には、６個の１位相アップ信号ＵＰ１＿Φ０〜ＵＰ１＿Φ５と、６個の２位相アップ信号ＵＰ２＿Φ０〜ＵＰ２＿Φ５と、６個の１位相ダウン信号ＤＮ１＿Φ０〜ＤＮ１＿Φ５と、６個の２位相ダウン信号ＤＮ２＿Φ０〜ＤＮ２＿Φ５の複数の入力信号が供給される。この複数の入力信号は、６個のΦ０エッジ検出回路１０５０〜Φ５エッジ検出回路１０５５から生成される。４入力論理和回路１０５０３〜１０５５３は複数の入力信号のうちの少なくとも１個の入力信号のハイレベルに応答して、ハイレベル出力信号を生成して、６個の遅延型フリップフロップＤＦＦ１０５１０４〜１０５１５４に供給する。
【０２９０】
より詳細な説明をすると、図２３に示した本発明の実施の形態２によるエッジ検出回路１０５に含まれた４入力論理和回路１０５０３は、１位相アップ信号ＵＰ１＿Φ５と、１位相ダウン信号ＤＮ１＿Φ１と、２位相アップ信号ＵＰ２＿Φ４と、２位相ダウン信号ＤＮ２＿Φ２に応答して、ハイレベルの第１エッジ検出信号Ｅｄｇｅ＿Φ０を生成する。尚、１位相アップ信号ＵＰ１＿Φ５はΦ５エッジ検出回路１０５５から生成され、１位相ダウン信号ＤＮ１＿Φ１はΦ１エッジ検出回路１０５１から生成され、２位相アップ信号ＵＰ２＿Φ４はΦ４エッジ検出回路１０５４から生成され、２位相ダウン信号ＤＮ２＿Φ２はΦ２エッジ検出回路１０５２から生成される。図２３に示した本発明の実施の形態２によるエッジ検出回路１０５に含まれた４入力論理和回路１０５０３以外のその他の５個の４入力論理和回路１０５１３〜１０５５３も同様に、１位相アップ信号と１位相ダウン信号と２位相アップ信号と２位相ダウン信号に応答して、エッジ検出信号Ｅｄｇｅ＿ΦＭを生成する。尚、１位相アップ信号は４入力論理和回路１０５１３〜１０５５３の各自の位相を基準として１位相分前のΦＭエッジ検出回路の出力信号であり、１位相ダウン信号は４入力論理和回路１０５１３〜１０５５３の各自の位相を基準として１位相分後ろのΦＭエッジ検出回路の出力信号である。また、２位相アップ信号は４入力論理和回路１０５１３〜１０５５３の各自の位相を基準として２位相分前のΦＭエッジ検出回路の出力信号であり、２位相ダウン信号は４入力論理和回路１０５１３〜１０５５３の各自の位相を基準として２位相分後ろのΦＭエッジ検出回路の出力信号である。
【０２９１】
すなわち、図２３に示す本発明の実施の形態２によるエッジ検出回路１０５に含まれた６個のΦ０エッジ検出回路１０５０〜Φ５エッジ検出回路１０５５の各ΦＭエッジ検出回路は、以下の動作を実行する。
【０２９２】
まず、受信データ信号ＲＸＤＡＴＡのデータエッジが、現在エッジ検出位相として選択されたΦＭエッジ検出回路の自分自身の位相ΦＭから見て±１位相以内に存在する場合には、自分自身のエッジ検出信号Ｅｄｇｅ＿ΦＭも含め６個のエッジ検出信号Ｅｄｇｅ＿Φ０〜Φ５の全てはローレベルとなる。従って、現在のエッジ検出位相であるΦＭエッジ検出回路の自分自身の位相ΦＭは、現在の状態で保持される。
【０２９３】
次に、受信データ信号ＲＸＤＡＴＡのデータエッジが、現在エッジ検出位相として選択されたΦＭエッジ検出回路の自分自身の位相ΦＭから見て−１位相から−２位相だけ位相が進んでいる場合には、１位相分、位相を進めるために現在選択されているエッジ検出位相ΦＭから１位相分進んだ位置にあるエッジ検出信号Ｅｄｇｅ＿ΦＭ−１のハイレベル信号を生成する。
【０２９４】
更に、受信データ信号ＲＸＤＡＴＡのデータエッジが、現在エッジ検出位相として選択されたΦＭエッジ検出回路の自分自身の位相ΦＭから見て＋１位相から＋２位相だけ位相が遅れている場合には、１位相分、位相を遅らすために現在選択されているエッジ検出位相ΦＭから１位相分遅れた位置にあるエッジ検出信号Ｅｄｇｅ＿ΦＭ＋１のハイレベル信号を生成する。
【０２９５】
更に、受信データ信号ＲＸＤＡＴＡのデータエッジが、現在エッジ検出位相として選択されたΦＭエッジ検出回路の自分自身の位相ΦＭから見て−２位相より位相が進んでいる場合には、２位相分、位相を進めるために現在選択されているエッジ検出位相ΦＭから２位相分進んだ位置にあるエッジ検出信号Ｅｄｇｅ＿ΦＭ−２のハイレベル信号を生成する。
【０２９６】
また、受信データ信号ＲＸＤＡＴＡのデータエッジが、現在エッジ検出位相として選択されたΦＭエッジ検出回路の自分自身の位相ΦＭから見て＋２位相より位相が遅れている場合は、２位相分、位相を遅らせるために現在選択されているエッジ検出位相ΦＭから２位相分遅れた位置にあるエッジ検出信号Ｅｄｇｅ＿ΦＭ＋２のハイレベル信号を生成する。
【０２９７】
尚、上述したように、図２２に示した本発明の実施の形態２によるクロックデータリカバリ回路１では、位相選択信号生成回路１０３からの６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５によって図２３に示したエッジ検出回路１０５に含まれた６個のΦ０エッジ検出回路１０５０〜Φ５エッジ検出回路１０５５のいずれか１個だけが活性状態に制御される。従って、図２３に示したエッジ検出回路１０５は、複数のハイレベルのアップ信号を同時に生成することはなく、またハイレベルのアップ信号とハイレベルのダウン信号とを同時に生成することはない。
【０２９８】
図２３に示したエッジ検出回路１０５に含まれた６個の遅延型フリップフロップＤＦＦ１０５１０４〜１０５１５４は、6相クロック信号ＣＬＫ０〜ＣＬＫ５と６個の４入力論理和回路１０５０３〜１０５５３からの出力信号とに応答して、６個のエッジ検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５を生成する。
【０２９９】
6相クロック信号ＣＬＫ０〜ＣＬＫ５の１周期前の受信データ信号ＲＸＤＡＴＡのデータエッジのエッジ検出位相の結果に基づき、図２５で詳述する位相選択信号生成回路１０３から生成される６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５いずれか１つの信号のみがハイレベルに設定される。従って、図２３に示した本発明の実施の形態２によるエッジ検出回路１０５に含まれた６個のΦＭエッジ検出回路１０５０〜１０５５から選択された１個のエッジ検出回路だけが図２５で詳述する位相選択信号生成回路１０３から生成される６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５によって活性状態に制御され、その他の５個のエッジ検出回路は非活性状態に制御される。従って、消費電力の増大を軽減可能なバーサンプリング方式デジタルクロックデータリカバリ回路を提供することが可能となる。
【０３００】
《位相選択信号生成回路》
図２５は、図２２に示した本発明の実施の形態２によるクロックデータリカバリ回路１の位相選択信号生成回路１０３の構成を示す図である。
【０３０１】
図２５に示す位相選択信号生成回路１０３は、多相クロック信号ＣＬＫ０〜ＣＬＫ５の位相数と同一の数の６個のΦＭ位相選択信号生成回路１０３０〜１０３５(Ｍは、０〜５)によって構成されている。図２５に示した位相選択信号生成回路１０３は、６相クロック信号ＣＬＫ０〜ＣＬＫ５と図２３に示したエッジ検出回路１０５から生成される６個のエッジ検出信号Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ５に応答して、６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ５と６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５を生成する。この６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５は、図２３に示したエッジ検出回路１０５に含まれた６個のΦＭエッジ検出回路１０５０〜１０５５の活性状態・非活性状態を制御する。
【０３０２】
より詳細に説明すると、図２５に示す位相選択信号生成回路１０３に含まれたΦ０位相選択信号回路１０３０には、５個のエッジ検出信号Ｅｄｇｅ＿Φ４、Ｅｄｇｅ＿Φ５、Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ２と第１クロック信号ＣＬＫ０と第４クロック信号ＣＬＫ３が供給されることによって、第４位相選択信号ＰＳＥＬ＿Φ３と第１ゲート制御信号ＧＳＥＬ＿Φ０とが生成される。第１ゲート制御信号ＧＳＥＬ＿Φ０は、図２３のエッジ検出回路１０５のΦ０エッジ検出回路１０５０に供給される。Φ０位相選択信号回路１０３０から生成される位相選択信号が第４位相選択信号ＰＳＥＬ＿Φ３となっている理由は、受信データ信号ＲＸＤＡＴＡのデータエッジ検出位相が位相０とΦ０位相選択信号回路１０３０によって判定された場合には、データエッジ検出位相の位相０から０．５ＵＩ離れた位相に存在する第４クロック信号ＣＬＫ３をクロックデータ生成回路１０４で再生クロックＲＣＬＫとして選択するためである。
【０３０３】
図２５に示した位相選択信号生成回路１０３で上述のΦ０位相選択信号回路１０３０以外のΦ１位相選択信号回路１０３１〜Φ５位相選択信号回路１０３５の入出力信号の位相は、Φ０位相選択信号回路１０３０の入出力信号の位相関係と比較してクロック信号１位相ずつシフトするだけであるので、詳細な説明は省略する。
【０３０４】
図２６は、図２５に示した本発明の実施の形態２による位相選択信号生成回路１０３の６個のΦＭ位相選択信号生成回路１０３０〜１０３５の中で、Ｍ＝０のΦ０位相選択信号回路１０３０の構成を示す図である。
【０３０５】
図２６に示すΦ０位相選択信号生成回路１０３０は、５入力論理和回路１０３０１と２入力セレクタ１０３０２と２個の遅延型フリップフロップＤＦＦ１０３０４、１０３０５とから構成されている。
【０３０６】
５入力論理和回路１０３０１の入力には、５個のエッジ検出信号Ｅｄｇｅ＿Φ４、Ｅｄｇｅ＿Φ５、Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ２が供給され、この５個のエッジ検出信号のいずれかがハイレベルの場合には、５入力論理和回路１０３０１はハイレベルの出力信号を生成する。従って、５入力論理和回路１０３０１は、受信データ信号ＲＸＤＡＴＡのデータエッジが到来の有無を判定するエッジ有無判定回路として機能する。
【０３０７】
２入力セレクタ回路１０３０２は、５入力論理和回路１０３０１からの出力信号がローレベルの場合には“０”側の入力端子に供給される入力信号を選択して、反対に５入力論理和回路１０３０１からの出力信号がハイレベルの場合には“１”側の入力端子に供給される信号を選択する。すなわち、２入力セレクタ回路１０３０２の“０”側の入力端子には遅延型フリップフロップＤＦＦ１０３０５の出力端子の第４位相選択信号ＰＳＥＬ＿Φ３が供給され、２入力セレクタ回路１０３０２の“１”側の入力端子には第１エッジ検出信号Ｅｄｇｅ＿Φ０が供給される。従って、セレクタ回路１０３０２は、受信データ信号ＲＸＤＡＴＡのデータエッジが到来した場合には、エッジ検出位相を更新するために、その入力端子“１”の中間タイミングの入力信号である第１エッジ検出信Ｅｄｇｅ＿Φ０の値を選択して出力する。しかし、セレクタ回路１０３０２は、受信データ信号ＲＸＤＡＴＡのデータエッジが到来しなかった場合には、多相クロックＣＬＫ０〜ＣＬＫ５の１周期以前の位相選択信号としての遅延型フリップフロップＤＦＦ１０３０５の出力端子の第４位相選択信号ＰＳＥＬ＿Φ３の値を選択して遅延型フリップフロップＤＦＦ１０３０５に再度保持する。
【０３０８】
尚、図２６に示したΦ０位相選択信号生成回路１０３０の５入力論理和回路１０３０１に５個のエッジ検出信号Ｅｄｇｅ＿Φ４、Ｅｄｇｅ＿Φ５、Ｅｄｇｅ＿Φ０〜Ｅｄｇｅ＿Φ２が供給される理由については、下記の通りである。すなわち、この理由は本発明の実施の形態１における図１１に示したΦ０位相選択信号生成回路１０３０の５入力論理和回路１０３０１にタイミングの異なった３個のエッジ検出信号Ｅｄｇｅ＿Φ５、Ｅｄｇｅ＿Φ０、Ｅｄｇｅ＿Φ１が供給される説明と反復するため詳細説明は省略するが、簡略して説明する以下の通りである。
【０３０９】
すなわち、図２６に示したΦ０位相選択信号生成回路１０３０の自分自身の位相である位相０に受信データ信号のデータエッジが検出された場合、言い換えると第１エッジ検出信号Ｅｄｇｅ＿Φ０がハイレベルとなった場合には、第４位相選択信号ＰＳＥＬ＿Φ３および第１ゲート制御信号ＧＳＥＬ＿Φ０をハイレベルとするためである。それとは反対に、第１エッジ検出信号Ｅｄｇｅ＿Φ０以外の４個のエッジ検出信号Ｅｄｇｅ＿Φ４、Ｅｄｇｅ＿Φ５、Ｅｄｇｅ＿Φ１、Ｅｄｇｅ＿Φ２のいずれかがハイレベルとなった場合には、第４位相選択信号ＰＳＥＬ＿Φ３および第１ゲート制御信号ＧＳＥＬ＿Φ０をローレベルに設定される。
【０３１０】
図２７は、図２５に示した本発明の実施の形態２による位相選択信号生成回路１０３の６個のΦＭ位相選択信号生成回路１０３０〜１０３５の中で、Ｍ＝２のΦ２位相選択信号回路１０３２の構成を示す図である。
【０３１１】
図２７に示すΦ２位相選択信号生成回路１０３２は、５入力論理和回路１０３２１と２入力セレクタ１０３２２と２個の遅延型フリップフロップＤＦＦ１０３２４、１０３２５とから構成されている。
【０３１２】
図２７に示したΦ２位相選択信号回路１０３２の回路構成は図２６に示したΦ０位相選択信号回路１０３０の回路構成と同様であり、各入出力信号の関係が２位相ずつシフトしていくのみなので、説明を省略する。
【０３１３】
上述した本発明の実施の形態２の《エッジ検出回路》の説明と《位相選択信号生成回路》の説明とから明らかなように、本発明の実施の形態２によれば、下記の動作が実行される。
【０３１４】
例えば、２位相ダウン信号ＤＮ２＿Φ２と、１位相ダウン信号ＤＮ１＿Φ１と、２位相アップ信号ＵＰ２＿Φ４と、１位相アップ信号ＵＰ１＿Φ５とに応答して、４入力論理和回路１０５０３と遅延型フリップフロップＤＦＦ１０５１０４とは、ハイレベルの第１エッジ検出信号Ｅｄｇｅ＿Φ０を生成する。尚、２位相ダウン信号ＤＮ２＿Φ２と１位相ダウン信号ＤＮ１＿Φ１とは、現在エッジ検出位相として選択されたΦ０エッジ検出回路１０５０の自分自身の位相Φ０を基準として、２位相分遅れたΦ２エッジ検出回路１０５２と１位相分遅れたΦ１エッジ検出回路１０５１とからそれぞれ生成される。また２位相アップ信号ＵＰ２＿Φ４と１位相アップ信号ＵＰ１＿Φ５とは、現在エッジ検出位相として選択されたΦ０エッジ検出回路１０５０の自分自身の位相Φ０を基準として、２位相分進んだΦ４エッジ検出回路１０５４と１位相分進んだΦ５エッジ検出回路１０５５とからそれぞれ生成される。ハイレベルの第１エッジ検出信号Ｅｄｇｅ＿Φ０に応答して、位相選択信号生成回路１０３のΦ０位相選択信号生成回路１０３０は自分自身の位相０の第１ゲート制御信号ＧＳＥＬ＿Φ０と第４位相選択信号ＰＳＥＬ＿Φ３をハイレベルに遷移することが可能となる。
【０３１５】
また、例えば、ハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０によってΦ０エッジ検出回路１０５０が活性状態の場合には、受信データ信号ＲＸＤＡＴＡのデータエッジの検出位相に基づいて、Φ０エッジ検出回路１０５０はハイレベルの２位相ダウン信号ＤＮ２＿Φ０を生成する。従って、このハイレベルの２位相ダウン信号ＤＮ２＿Φ０に応答して、４入力論理和回路１０５４３と遅延型フリップフロップＤＦＦ１０５１４４は、ハイレベルの第５エッジ検出信号Ｅｄｇｅ＿Φ４を生成する。その結果、位相０よりも２位相分進んだΦ４位相選択信号生成回路１０３４は、ハイレベルの第５エッジ検出信号Ｅｄｇｅ＿Φ４に応答して、第５ゲート制御信号ＧＳＥＬ＿Φ４と第２位相選択信号ＰＳＥＬ＿Φ１をローレベルからハイレベルに遷移することが可能である。
【０３１６】
また同様に、ハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０によってΦ０エッジ検出回路１０５０が活性状態の場合には、受信データ信号ＲＸＤＡＴＡのデータエッジの検出位相に基づいて、Φ０エッジ検出回路１０５０はハイレベルの１位相ダウン信号ＤＮ１＿Φ０を生成する。従って、このハイレベルの１位相ダウン信号ＤＮ１＿Φ０に応答して、４入力論理和回路１０５５３と遅延型フリップフロップＤＦＦ１０５１５４は、ハイレベルの第６エッジ検出信号Ｅｄｇｅ＿Φ５を生成する。その結果、位相０よりも１位相分進んだΦ５位相選択信号生成回路１０３５は、ハイレベルの第６エッジ検出信号Ｅｄｇｅ＿Φ５に応答して、第６ゲート制御信号ＧＳＥＬ＿Φ５と第３位相選択信号ＰＳＥＬ＿Φ２をローレベルからハイレベルに遷移することが可能である。
【０３１７】
また更に、ハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０によってΦ０エッジ検出回路１０５０が活性状態の場合には、受信データ信号ＲＸＤＡＴＡのデータエッジの検出位相に基づいて、Φ０エッジ検出回路１０５０はハイレベルの１位相アップ信号ＵＰ１＿Φ０を生成する。従って、このハイレベルの１位相アップ信号ＵＰ１＿Φ０に応答して、４入力論理和回路１０５１３と遅延型フリップフロップＤＦＦ１０５１１４は、ハイレベルの第２エッジ検出信号Ｅｄｇｅ＿Φ１を生成する。その結果、位相０よりも１位相分遅れたΦ１位相選択信号生成回路１０３１は、ハイレベルの第２エッジ検出信号Ｅｄｇｅ＿Φ１に応答して、第２ゲート制御信号ＧＳＥＬ＿Φ１と第５位相選択信号ＰＳＥＬ＿Φ４をローレベルからハイレベルに遷移することが可能である。
【０３１８】
また更に、ハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０によってΦ０エッジ検出回路１０５０が活性状態の場合には、受信データ信号ＲＸＤＡＴＡのデータエッジの検出位相に基づいて、Φ０エッジ検出回路１０５０はハイレベルの２位相アップ信号ＵＰ２＿Φ０を生成する。従って、このハイレベルの２位相アップ信号ＵＰ２＿Φ０に応答して、４入力論理和回路１０５２３と遅延型フリップフロップＤＦＦ１０５１２４は、ハイレベルの第３エッジ検出信号Ｅｄｇｅ＿Φ２を生成する。その結果、位相０よりも２位相分遅れたΦ２位相選択信号生成回路１０３２は、ハイレベルの第３エッジ検出信号Ｅｄｇｅ＿Φ２に応答して、第３ゲート制御信号ＧＳＥＬ＿Φ２と第６位相選択信号ＰＳＥＬ＿Φ５をローレベルからハイレベルに遷移することが可能である。
【０３１９】
《クロックデータリカバリ回路の動作》
図２８は、図２２乃至図２７を参照して説明した本発明の実施の形態２によるクロックデータリカバリ回路１の動作を説明するタイミングチャートである。
【０３２０】
この本発明の実施の形態２のクロックデータリカバリ回路１は、電源投入時もしくはスタンバイ解除時の初期化動作では、以下の動作を実行する。すなわち、６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５のうちの任意の１個のゲート制御信号、例えば第１ゲート制御信ＧＳＥＬ＿Φ０がハイレベルの選択レベルに設定され、更に選択された任意の１個のゲート制御信号ＧＳＥＬ＿Φ０から＋３位相(０．５ＵＩ)分シフトさせた第４位相選択信号ＰＳＥＬ＿Φ３がハイレベルの選択レベルに設定される。
【０３２１】
尚、以下の説明の複雑化を回避するためエッジ検出位相という記述は、６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５から選択された１個のゲート制御信号の選択位相と同一位相であり位相０〜位相５と表現する。従って、エッジ検出位相は、このエッジ検出位相(１個の選択ゲート制御信号)から＋３位相(０．５ＵＩ)分シフトさせた再生クロックＲＣＬＫの位相選択信号(６個の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５から選択された１個の位相選択信号)とは区別しているので注意されたい。
【０３２２】
《初期化動作》
図２８に示すｔ＜ｔｅ(０)のタイミングｔにおいて、上述した初期化動作を実行するために６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５のうちで第１ゲート制御信号ＧＳＥＬ＿Φ０がハイレベルの選択レベルに設定される一方、その他のゲート制御信号ＧＳＥＬ＿Φ１〜ＧＳＥＬ＿Φ５はローレベルの非選択レベルに設定される。また、同一タイミングｔにおいて、選択された第１ゲート制御信号ＧＳＥＬ＿Φ０から＋３位相(０．５ＵＩ)分シフトさせた第４位相選択信号ＰＳＥＬ＿Φ３が６個の位相選択信号ＰＳＥＬ＿Φ０〜Φ５から選択されてハイレベルの選択レベルに設定される一方、その他の位相選択信号ＰＳＥＬ＿Φ０〜２、４、５はローレベルの非選択レベルに設定される。すなわち、ｔ＜ｔｅ(０)のタイミングｔでは、図６に示したエッジ検出回路１０５の６個のΦＭエッジ検出回路１０５０〜１０５５のうちΦ０エッジ検出回路１０５０だけが活性状態に制御されており、エッジ検出位相は、位相０となっている。更に、第４位相選択信号ＰＳＥＬ＿Φ３によって、図１４に示したクロックデータ生成回路１０４は再生クロックＲＣＬＫとして第４クロック信号ＣＬＫ３を６相クロック信号ＣＬＫ０〜ＣＬＫ５から選択している。
【０３２３】
《受信データ信号のデータエッジ》
タイミングｔ＝ｔｅ(０)で受信データ信号ＲＸＤＡＴＡがローレベルからハイレベルへと遷移した場合、すなわち第１クロック信号ＣＬＫ０の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジとの間に受信データ信号ＲＸＤＡＴＡのデータエッジが到来している場合を想定する。この場合には、第２クロック信号ＣＬＫ１の立ち上がりタイミングｔ＝ｔ１(０)で受信データ信号ＲＸＤＡＴＡのハイレベルを図５のサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６１でサンプリングすることによって、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１はハイレベルとなる。一方、このタイミングｔ＝ｔ１(０)では、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３と第５サンプリング信号Ｓａｍｐｌｅ＿Φ４の両者はローレベルであるので、ローレベルの第４サンプリング信号Ｓａｍｐｌｅ＿Φ３と第５サンプリング信号Ｓａｍｐｌｅ＿Φ４とが供給される図２４に示したΦ０エッジ検出回路１０５０の第１のエッジ検出回路１０５０１の排他的論理和回路１０５０３０の出力はローレベルとなる。この排他的論理和回路１０５０３０のローレベルの出力信号を遅延型フリップフロップＤＦＦ１０５０３１は第２クロック信号ＣＬＫ１の立ち上がりエッジのタイミングでサンプリングするため、遅延型フリップフロップＤＦＦ１０３０３１の出力からローレベルの出力信号が生成される。
【０３２４】
このタイミングｔ＝ｔ１(０)では、第１ゲート制御信号ＧＳＥＬ＿Φ０はハイレベルである。従って、遅延型フリップフロップＤＦＦ１０３０３１のローレベル出力信号と第１ゲート制御信号ＧＳＥＬ＿Φ０のハイレベル信号が供給される論理積回路１０５０３２の出力、すなわち図２４に示したΦ０エッジ検出回路１０５０の第３のエッジ検出回路１０５０３の２位相ダウン出力信号ＤＮ２＿Φ０は、少なくとも次の第２クロック信号ＣＬＫ１が立ち上がるタイミングｔ＝ｔ１(１)までローレベルを維持する。一方、このタイミングｔ＝ｔ１(０)では第３サンプリング信号Ｓａｍｐｌｅ＿Φ２はローレベルであるので、タイミングｔｅ(０)＜ｔ１(０)≦ｔ≦ｔ２(０)の間ではハイレベルの第２サンプリング信号Ｓａｍｐｌｅ＿Φ１とローレベルの第３サンプリング信号Ｓａｍｐｌｅ＿Φ２とが供給される図２４に示したΦ０エッジ検出回路１０５０の第２のエッジ検出回路１０５０２の排他的論理和回路１０５０２０の出力もハイレベルとなる。その結果、図２４に示したΦ０エッジ検出回路１０５０の第２のエッジ検出回路１０５０２では、排他的論理和回路１０５０２０のハイレベルの出力信号とハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０とが供給される論理積回路１０５０２３の出力、すなわちΦ０エッジ検出回路１０５０の１位相アップ出力信号出力ＵＰ１＿Φ０はハイレベルとなる。
【０３２５】
その後、第３クロック信号ＣＬＫ２の立ち上がりタイミングｔ＝ｔ２(０)以降では第３サンプリング信号Ｓａｍｐｌｅ＿Φ２もハイレベルとなるため、図２４に示したΦ０エッジ検出回路１０５０の１位相アップ出力信号ＵＰ１＿Φ０は再びローレベルとなる。また、第３クロック信号ＣＬＫ２の立ち上がりタイミングｔ＝ｔ２(０)において、第５サンプリング信号Ｓａｍｐｌｅ＿Φ４と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５とはローレベルである。従って、ローレベルの第５サンプリング信号Ｓａｍｐｌｅ＿Φ４と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５とが供給される図２４に示したΦ０エッジ検出回路１０５０の第１のエッジ検出回路１０５０１の排他的論理和回路１０５０１０の出力は、ローレベルとなる。その結果、図２４に示したΦ０エッジ検出回路１０５０の第１のエッジ検出回路１０５０１では、排他的論理和回路１０５０１０のローレベル出力信号が遅延型フリップフロップＤＦＦ１０５０１１により第３クロック信号ＣＬＫ２の立ち上がりエッジでサンプリングされるため、遅延型フリップフロップＤＦＦ１０５０１１の出力もローレベルが生成される。このタイミングｔ＝ｔ２(０)で、第１ゲート制御信号ＧＳＥＬ＿Φ０はハイレベルを維持している。従って、遅延型フリップフロップＤＦＦ１０５０１１のローレベル出力とハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０とが供給される論理積回路１０５０１２の出力、すなわちΦ０エッジ検出回路１０５０の１位相ダウン出力信号ＤＮ１＿Φ０の出力は、少なくとも次の第３クロック信号ＣＬＫ２の立ち上がりタイミングｔ＝ｔ２(１)までローレベルを維持する。また、このタイミングｔ＝ｔ２(０)では、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３は、ローレベルである。従って、タイミングｔｅ(０)＜ｔ２(０)≦ｔ≦ｔ３(０)の間では、ハイレベルの第３サンプリング信号Ｓａｍｐｌｅ＿Φ２とローレベルの第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とが供給される図２４に示したΦ０エッジ検出回路１０５０の第４のエッジ検出回路１０５０４の排他的論理和回路１０５０４０の出力はハイレベルとなる。その結果、排他的論理和回路１０５０４０のハイレベルの出力信号とハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０が供給される論理積回路１０５０４３の出力がハイレベルとなるため、Φ０エッジ検出回路１０５０の２位相アップ出力信号ＵＰ２＿Φ０はハイレベルとなる。
【０３２６】
その後、第４クロック信号ＣＬＫ３の立ち上がりタイミングｔ＝ｔ３(０)以降では第４サンプリング信号Ｓａｍｐｌｅ＿Φ３もハイレベルとなるため、図２４に示したΦ０エッジ検出回路１０５０の２位相アップ出力信号ＵＰ２＿Φ０は再びローレベルとなる。また、このタイミングｔ＝ｔ３(０)ではローレベルの第２ゲート制御信号ＧＳＥＬ＿Φ１により図２３に示したエッジ検出回路１０５のΦ１エッジ検出回路１０５１は依然として非活性状態に制御されているので、Φ１エッジ検出回路１０５１からの１位相アップ出力信号ＵＰ１＿Φ１は一貫してローレベルを維持している。同様にして図２３に示したエッジ検出回路１０５では、ローレベルの第４ゲート制御信号ＧＳＥＬ＿Φ３によって制御されたΦ３エッジ検出回路１０５３からの１位相ダウン信号ＤＮ１＿Φ３もローレベルを維持して、また更にローレベルの第５ゲート制御信号ＧＳＥＬ＿Φ４によって制御されたΦ４エッジ検出回路１０５４からの２位相ダウン信号ＤＮ２＿Φ４もローレベルを維持する。
【０３２７】
従って、タイミングｔ＝ｔ３(０)以降では、図２３に示したエッジ検出回路１０５の４入力論理和回路１０５２３は、ローレベルの２位相アップ出力信号ＵＰ２＿Φ０とローレベルの１位相アップ出力信号ＵＰ１＿Φ１とローレベルの１位相ダウン信号ＤＮ１＿Φ３とローレベルの２位相ダウン信号ＤＮ２＿Φ４とに応答して、ローレベルの出力信号を生成する。次に第３クロックＣＬＫ２が立ち上がるタイミングｔ＝ｔ２(１)で、図２３に示したエッジ検出回路１０５では、遅延型フリップフロップＤＦＦ１０５１２４は4入力論理和回路１０５２３の出力信号をサンプリングするので、遅延型フリップフロップＤＦＦ１０５１２４の出力である第３エッジ検出信号Ｅｄｇｅ＿Φ２はローレベルに維持されている。
【０３２８】
またタイミングｔ≦ｔ１(１)では、ローレベルの５個のゲート制御信号ＧＳＥＬ＿Φ１〜ＧＳＥＬ＿Φ５によって図２３に示したエッジ検出回路１０５の５個のΦ１エッジ検出回路１０５１〜Φ５エッジ検出回路１０５５は非活性状態であるので、エッジ検出信号Ｅｄｇｅ＿Φ０、Ｅｄｇｅ＿Φ１〜Φ５はローレベルに維持されている。従って、図２６に示したΦ０位相選択信号回路１０３０の５入力論理和回路１０３０１の出力はローレベルに維持されているので、セレクタ１０３０２は“０”側の入力端子の選択状態を継続する。その結果、遅延型フリップフロップＤＦＦ１０３０５から現在出力されているエッジ検出位相としての第４位相選択信号ＰＳＥＬ＿Φ３のハイレベル信号は、セレクタ１０３０２の“０”側の入力端子と出力端子とを介して２個の遅延型フリップフロップＤＦＦ１０３０５、１０３０４に供給される。すなわち、第４クロック信号ＣＬＫ３の立ち上がりタイミングｔ＝ｔ３(１)では、遅延型フリップフロップＤＦＦ１０３０４はセレクタ１０３０２のハイレベル出力をサンプリングするので、その出力の第１ゲート制御信号ＧＳＥＬ＿Φ０はハイレベルに維持される。同様に第１クロック信号ＣＬＫ０の立ち上がりタイミングｔ＝ｔ０(２)で、遅延型フリップフロップＤＦＦ１０３０５はセレクタ１０３０２のハイレベル出力をサンプリングして、その出力の第４位相選択信号ＰＳＥＬ＿Φ３はハイレベルに維持される。
【０３２９】
また、図２５に示した位相選択信号生成回路１０３に含まれたその他の５個のΦ１位相選択信号生成回路１０３１〜Φ５位相選択信号生成回路１０３５は、その入力のローレベルのエッジ検出信号Ｅｄｇｅ＿Φ０〜Φ５に応答して、その出力の５個のゲート制御信号ＧＳＥＬ＿Φ１〜ＧＳＥＬ＿Φ５と５個の位相選択信号ＰＳＥＬ＿Φ４、Φ５、Φ０〜Φ２はローレベルに維持される。その結果、図１４に示したクロックデータ生成回路１０４は、ハイレベルに保持された第４位相選択信号ＰＳＥＬ＿Φ３に応答して、再生クロックＲＣＬＫとして第４クロック信号ＣＬＫ３を６相クロック信号ＣＬＫ０〜ＣＬＫ５から選択し続けている。
【０３３０】
以上にて説明したように、受信データ信号ＲＸＤＡＴＡのデータエッジ位置が現在選択されているエッジ検出位相である第１クロック信号ＣＬＫ０の位相０から±１位相の範囲内に存在する場合(上述した例では、第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジとの間に、受信データ信号ＲＸＤＡＴＡのデータエッジが到来している場合)を想定する。この場合には、現在のエッジ検出位相である第１クロック信号ＣＬＫ０の位相０の選択が、保持されて継続されることが理解される。
【０３３１】
次にｔ＝ｔｅ(１)のタイミングで、受信データ信号ＲＸＤＡＴＡがハイレベルからローレベルへ遷移する場合、すなわち、第３クロック信号ＣＬＫ２の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジとの間に受信データ信号ＲＸＤＡＴＡのデータエッジ(立下りエッジ)が到来している場合を想定する。この場合には、第２クロック信号ＣＬＫ１の立ち上がりタイミングｔ＝ｔ１(１)では、受信データ信号ＲＸＤＡＴＡは未だハイレベルに継続されている。従って、図５に示したサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６３と遅延型フリップフロップＤＦＦ１０６４による受信データ信号ＲＸＤＡＴＡの第２クロック信号ＣＬＫ１の立ち上がりタイミングｔ＝ｔ１(１)でのサンプリング結果としての第４サンプリング信号Ｓａｍｐｌｅ＿Φ３と第５サンプリング信号Ｓａｍｐｌｅ＿Φ４とはハイレベルに保持されている。従って、ハイレベルの第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とハイレベルの第５サンプリング信号Ｓａｍｐｌｅ＿Φ４とが供給される図２４に示したΦ０エッジ検出回路１０５０の第３のエッジ検出回路１０５０３の排他的論理和回路１０５０３０の出力は、ローレベルとなる。この排他的論理和回路１０５０３０のローレベルの出力を遅延型フリップフロップＤＦＦ１０５０３１が第２クロック信号ＣＬＫ１の立ち上がりエッジのタイミングでサンプリングするため、遅延型フリップフロップＤＦＦ１０５０３１からローレベルの出力信号が生成される。この時には第１ゲート制御信号ＧＳＥＬ＿Φ０はハイレベルであるので、遅延型フリップフロップＤＦＦ１０５０３１のローレベル出力信号とハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０とが供給される論理積回路１０５０３２の出力、すなわちΦ０エッジ検出回路１０５０の２位相ダウン出力信号ＤＮ２＿Φ０は、少なくとも次の第２クロック信号ＣＬＫ１の立ち上がりタイミングｔ＝ｔ１(２)までローレベルに維持される。次に第３クロック信号ＣＬＫ２の立ち上がりタイミングｔ＝ｔ２(１)では、受信データ信号ＲＸＤＡＴＡは未だハイレベルのため、図５に示したサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６２で受信データ信号ＲＸＤＡＴＡをサンプリングすると、第３サンプリング信号Ｓａｍｐｌｅ＿Φ２はハイレベルのままとなる。また、この第３クロック信号ＣＬＫ２の立ち上がりタイミングｔ＝ｔ２(１)では、第５サンプリング信号Ｓａｍｐｌｅ＿Φ４と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５はハイレベルである。従って、ハイレベルの第５サンプリング信号Ｓａｍｐｌｅ＿Φ４と第６サンプリング信号Ｓａｍｐｌｅ＿Φ５が供給される図２４に示したΦ０エッジ検出回路１０５０の第１のエッジ検出回路１０５０１の排他的論理和回路１０５０１０の出力はローレベルとなる。この排他的論理和回路１０５０１０のローレベルの出力を遅延型フリップフロップＤＦＦ１０５０１１にて第３クロック信号ＣＬＫ２の立ち上がりエッジのタイミングでサンプリングするため、遅延型フリップフロップＤＦＦ１０５０１１からローレベルの出力信号が生成される。この時に第１ゲート制御信号ＧＳＥＬ＿Φ０はハイレベルを維持しているため、遅延型フリップフロップＤＦＦ１０５０１１��ローレベルの出力とハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０とが供給される論理積回路１０５０１２の出力、すなわちΦ０エッジ検出回路１０５０の１位相ダウン出力信号ＤＮ１＿Φ０は、少なくとも次の第３クロック信号ＣＬＫ２の立ち上がりタイミングｔ＝ｔ２(２)までローレベルに維持される。
【０３３２】
一方、第４クロック信号ＣＬＫ３の立ち上がりタイミングｔ＝ｔ３(１)では、受信データＲＸＤＡＴＡはローレベルとなっているので、図５に示したサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６３により受信データ信号ＲＸＤＡＴＡをサンプリングすると、第４サンプリング信号Ｓａｍｐｌｅ＿Φ３はハイレベルからローレベルに遷移する。従って、このタイミングｔ＝ｔ３(１)でハイレベルの第３サンプリング信号Ｓａｍｐｌｅ＿Φ２とローレベルの第４サンプリング信号Ｓａｍｐｌｅ＿Φ３とが供給される図２４に示したΦ０エッジ検出回路１０５０の第４のエッジ検出回路１０５０４の排他的論理和回路１０５０４０の出力はローレベルからハイレベルに遷移する。排他的論理和回路１０５０４０のハイレベルの出力とハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０とが供給される論理積回路１０５０４３の出力、すなわちΦ０エッジ検出回路１０５０からの２位相アップ出力信号ＵＰ２＿Φ０はタイミングｔ＝ｔ３(１)でローレベルからハイレベルに遷移する。この２位相アップ出力信号ＵＰ２＿Φ０は、次の第３クロック信号ＣＬＫ２の立ち上がりタイミングｔ＝ｔ２(２)で、図５に示したサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６２からの第３サンプリング信号Ｓａｍｐｌｅ＿Φ２がハイレベルからローレベルに遷移する迄のタイミングｔ３(１)≦ｔ≦ｔ２(２)の期間ｔの間においてハイレベルを維持する。すなわち、２位相アップ出力信号ＵＰ２＿Φ０はタイミングｔ＝ｔ３(０)のように第４クロック信号ＣＬＫ３の立ち上がりエッジで立ち下がることなく、第３クロック信号ＣＬＫ２の立ち上がりエッジｔ１(２)までハイレベルを維持して、このタイミングｔ２(２)の直後に立ち下がる。
【０３３３】
また、第２クロック信号ＣＬＫ１の立ち上がりタイミングｔ＝ｔ１(１)で受信データ信号ＲＸＤＡＴＡのハイレベルを図５に示すサンプリング回路１０６の遅延型フリップフロップＤＦＦ１０６１でサンプリングすると、第２サンプリング信号Ｓａｍｐｌｅ＿Φ１はハイレベルを維持する。またこのタイミングｔ＝ｔ１(１)では第３サンプリング信号Ｓａｍｐｌｅ＿Φ２はハイレベルであるので、タイミングｔｅ(１)＜ｔ１(１)≦ｔ≦ｔ２(１)の間にハイレベルの第２サンプリング信号Ｓａｍｐｌｅ＿Φ１とハイレベルの第３サンプリング信号Ｓａｍｐｌｅ＿Φ２が供給される図２４に示したΦ０エッジ検出回路１０５０の第２のエッジ検出回路１０５０２の排他的論理和回路１０５０２０の出力はローレベルを維持する。また、第３クロック信号ＣＬＫ２の立ち上がりタイミングｔ＝ｔ２(１)の以降も第３サンプリング信号Ｓａｍｐｌｅ＿Φ２もハイレベルを維持する。排他的論理和回路１０５０２０のローレベルの出力とハイレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０が供給される論理積回路１０５０２３の出力、すなわちΦ０エッジ検出回路１０５０からの１位相アップ出力信号ＵＰ１＿Φ０もローレベルを維持する。
【０３３４】
また、この時には、図２３に示したエッジ検出回路１０５では、ローレベルの第２ゲート制御信号ＧＳＥＬ＿Φ１によってΦ１エッジ検出回路１０５１は依然として非活性状態に制御されていることから、その１位相アップ出力信号ＵＰ１＿Φ１は一貫してローレベルを維持している。同様に、ローレベルの第４ゲート制御信号ＧＳＥＬ＿Φ３により非活性状態に制御されたΦ３エッジ検出回路１０５３から生成される１位相ダウン信号ＤＮ１＿Φ３もローレベルを維持して、ローレベルの第５ゲート制御信号ＧＳＥＬ＿Φ４により非活性状態に制御されたΦ４エッジ検出回路１０５４から生成される２位相ダウン信号ＤＮ２＿Φ４もローレベルを維持する。従って、タイミングｔ２(２)の直前のタイミングでは、２位相アップ出力信号ＵＰ２＿Φ０はハイレベルであり、１位相アップ出力信号ＵＰ１＿Φ１と１位相ダウン信号ＤＮ１＿Φ３と２位相ダウン信号ＤＮ２＿Φ４とは上述したようにローレベルとなっているので、この１個のハイレベル入力信号と３個のローレベル入力信号に応答して４入力論理和回路１０５２３の出力はハイレベルとされる。従って、第３クロック信号ＬＫ２の立ち上がりタイミングｔ＝ｔ２(２)で遅延型フリップフロップＤＦＦ１０５１２４は4入力論理和回路１０５２３のハイレベルの出力信号をＣＬＫ２でサンプリングするので、遅延型フリップフロップＤＦＦ１０５１２４の出力信号としての第３エッジ検出信号Ｅｄｇｅ＿Φ２はローレベルからハイレベルに遷移する。
【０３３５】
その結果、タイミングｔ＝ｔ２(２)で第３エッジ検出信号Ｅｄｇｅ＿Φ２がハイレベルに遷移することにより、図２６に示したΦ０位相選択信号生成回路１０３０では、セレクタ１０３０２は“１”側の入力端子を選択状態として、中間タイミングの第１エッジ検出信号Ｅｄｇｅ＿Φ０のローレベル信号を後段回路の２個の遅延型フリップフロップＤＦＦ１０３０４、１０３０５に伝達する。そしてタイミングｔ＝ｔ３(２)の第４クロック信号ＣＬＫ３の立ち上がりエッジで、遅延型フリップフロップＤＦＦ１０３０４はセレクタ１０３０２の選択出力信号である第１エッジ検出信号Ｅｄｇｅ＿Φ０のローレベル信号をサンプリングする。その結果、遅延型フリップフロップＤＦＦ１０３０４の出力信号からの第１ゲート制御信号ＧＳＥＬ＿Φ０は、ハイレベルからローレベルに遷移する。その結果、タイミングｔ＝ｔ３(２)からは、ローレベルの第１ゲート制御信号ＧＳＥＬ＿Φ０に応答して、図２３に示したエッジ検出回路１０５のΦ０エッジ検出回路１０５０は活性状態から非活性状態へと遷移するので、エッジ検出回路１０５によるエッジ検出位相の位相０の選択が終了する。
【０３３６】
次に、タイミングｔ＝ｔ０(３)の第１クロック信号ＣＬＫ０の立ち上がりエッジにおいて、図２６に示したΦ０位相選択信号生成回路１０３０では、セレクタ１０３０２で選択された中間タイミングの第１エッジ検出信号Ｅｄｇｅ＿Φ０のローレベル信号が遅延型フリップフロップＤＦＦ１０３０５によりサンプリングされる。従って、遅延型フリップフロップＤＦＦ１０３０５の出力信号であるΦ３位相選択信号ＰＳＥＬ＿Φ３は、ハイレベルからローレベルへと遷移する。従って、タイミングｔ＝ｔ０(３)では、Φ３位相選択信号ＰＳＥＬ＿Φ３がハイレベルからローレベルとなって、またその他の位相選択信号ＰＳＥＬ＿Φ０〜Φ２、Φ４〜Φ５もローレベルであるため、図１４に示したクロックデータ生成回路１０４は再生クロックＲＣＬＫの非選択状態の遮断状態となって、再生クロックＲＣＬＫはローレベルとなる。
【０３３７】
一方、図２７に示すΦ２位相選択信号生成回路１０３２では、ハイレベルの第３エッジ検出信号Ｅｄｇｅ＿Φ２に応答してセレクタ１０３２２は“１”側の入力端子を選択状態とするので、中間タイミングのハイレベルの第３エッジ検出信号Ｅｄｇｅ＿Φ２を後段回路の２個の遅延型フリップフロップＤＦＦ１０３２４、ＤＦＦ１０３２５に伝達する。すなわち、タイミングｔ＝ｔ５(２)の第６クロック信号ＣＬＫ５の立ち上がりエッジで遅延型フリップフロップＤＦＦ１０３２４は、セレクタ１０３２２の出力信号である第３エッジ検出信号Ｅｄｇｅ＿Φ２のハイレベル信号をサンプリングするので、遅延型フリップフロップＤＦＦ１０３２４の出力信号である第３ゲート制御信号ＧＳＥＬ＿Φ２はローレベルからハイレベルに遷移する。従って、タイミングｔ＝ｔ５(２)からハイレベルの第３ゲート制御信号ＧＳＥＬ＿Φ２に応答して、図２３に示したエッジ検出回路１０５のΦ２エッジ検出回路１０５２は非活性状態から活性状態へと遷移するので、エッジ検出回路１０５によるエッジ検出位相の位相２の選択が開始する。
【０３３８】
次に、タイミングｔ＝ｔ２(３)の第３クロック信号ＣＬＫ２の立ち上がりエッジにおいて、図２７に示すΦ２位相選択信号生成回路１０３２では遅延型フリップフロップＤＦＦ１０３２５はセレクタ１０３２５の出力信号である第３エッジ検出信号Ｅｄｇｅ＿Φ２のハイレベル信号をサンプリングする。従って、遅延型フリップフロップＤＦＦ１０３２５の出力信号としての第６位相選択信号ＰＳＥＬ＿Φ５は、ローレベルからハイレベルへ遷移する。従って、タイミングｔ＝ｔ２(３)からは、図１４に示したクロックデータ生成回路１０４から生成される再生クロックＲＣＬＫとして、それまで選択されていた第４クロック信号ＣＬＫ３に代わり第６クロック信号ＣＬＫ５が選択されるようになる。上述した動作説明から、図１４に示したクロックデータ生成回路１０４の選択位相が、最初の第４クロック信号ＣＬＫ３から第５クロック信号ＣＬＫ４を経由せずに直接に第６クロック信号ＣＬＫ５に変更されたことが確認できる。
【０３３９】
最初に説明した本発明の実施の形態１では、エッジ検出と再生クロックの位相選択とで一回に遷移可能な位相が１位相分に限定されていた。従って、受信データ信号ＲＸＤＡＴＡのエッジ位置が一度に２クロック位相分遷移した場合には、２回の状態遷移を経由することで、エッジ検出の位相選択および再生クロックの位相選択を受信データ信号ＲＸＤＡＴＡのデータエッジの変動に追従するものである。
【０３４０】
一方、図２２乃至図２８を参照して説明した本発明の実施の形態２では、エッジ検出と再生クロックとの位相選択とで一回に遷移可能な位相が２位相分に拡張されている。従って、受信データ信号ＲＸＤＡＴＡのエッジ位置が、ジッタ等の影響により一回に２位相分変動した場合でも、1回の状態遷移によりエッジ検出の位相選択および再生クロックの位相選択を受信データ信号ＲＸＤＡＴＡのデータエッジの変動に追従することが可能となる。
【０３４１】
さらに、図２８に示したタイミングチャートのタイミングｔ＝ｔｅ(２)で受信データ信号ＲＸＤＡＴＡのデータエッジの位置が、第３クロック信号ＣＬＫ２の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジの略中央に存在する場合でも、エッジ検出位相には第３クロック信号ＣＬＫ２の位相２が安定的に選択されることが理解される。その理由は、ハイレベルの第３ゲート制御信号ＧＳＥＬ＿Φ２によって現在選択されているエッジ検出位相である位相２の第３クロック信号ＣＬＫ２の立ち上がりエッジから見て±１位相の範囲内に、タイミングｔ＝ｔｅ(２)の受信データ信号ＲＸＤＡＴＡのデータエッジの位置が存在しているためである。
【０３４２】
また図２８に示したタイミングチャートのタイミングｔ＝ｔｅ(３)において受信データ信号ＲＸＤＡＴＡのデータエッジの位置が、第２クロック信号ＣＬＫ１の立ち上がりエッジと第３クロック信号ＣＬＫ２の立ち上がりエッジの間に存在して、更に極めて第３クロック信号ＣＬＫ２のエッジの近傍に存在する場合でも、エッジ検出位相には第３クロック信号ＣＬＫ２の位相２が安定的に選択されることが理解される。その理由は、ハイレベルの第３ゲート制御信号ＧＳＥＬ＿Φ２により現在選択されているエッジ検出位相である位相２の第３クロック信号ＣＬＫ２の立ち上がりエッジから見て±１位相の範囲内に、タイミングｔ＝ｔｅ(３)の受信データ信号ＲＸＤＡＴＡのデータエッジの位置が存在しているためである。
【０３４３】
また図２８に示したタイミングチャートのタイミングｔ＝ｔｅ(４)において受信データ信号ＲＸＤＡＴＡのデータエッジの位置が、第３クロック信号ＣＬＫ２の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジの間に存在して、更に極めて第３クロック信号ＣＬＫ２のエッジの近傍に存在する場合でも、
エッジ検出位相には第３クロック信号ＣＬＫ２の位相２が安定的に選択されることが理解される。その理由は、ハイレベルの第３ゲート制御信号ＧＳＥＬ＿Φ２により現在選択されているエッジ検出位相である位相２の第３クロック信号ＣＬＫ２の立ち上がりエッジから見て±１位相の範囲内に、タイミングｔ＝ｔｅ(４)の受信データ信号ＲＸＤＡＴＡのデータエッジの位置が存在しているためである。
【０３４４】
また前述したように図２２乃至図２８を参照して説明した本発明の実施の形態２のクロックデータリカバリ回路１では、電源投入時もしくはスタンバイ解除時の初期化動作においては、ある任意のエッジ検出位相、例えば位相０である第１クロック信号ＣＬＫ０の立ち上がりエッジが初期エッジ検出位相として選択される。この初期化動作時のエッジ検出位相において第１クロック信号ＣＬＫ０の立ち上がりエッジに対して、受信データ信号ＲＸＤＡＴＡのデータの立ち上がりエッジもしくは立下りエッジの位置が、第１クロック信号ＣＬＫ０の位相である位相０から±1位相の範囲内(第６クロック信号ＣＬＫ５の立ち上がりエッジと第２クロック信号ＣＬＫ１の立ち上がりエッジとの間)に存在する場合を想定する。この場合には、現在選択されているエッジ検出位相である第１クロック信号ＣＬＫ０の位相が、エッジ検出位相として選択され保持される。一方、受信データ信号ＲＸＤＡＴＡのデータの立ち上がりエッジもしくは立下りエッジの位置が、第４クロック信号ＣＬＫ３の立ち上がりエッジから第６クロック信号ＣＬＫ５の立ち上がりエッジとの間に存在する場合、もしくは第２クロック信号ＣＬＫ１の立ち上がりエッジと第４クロック信号ＣＬＫ３の立ち上がりエッジの間に存在する場合を想定する。この場合には、上述したエッジ検出位相の遷移期間を経由することで、最終的に検出エッジ回路１０５での検出エッジの選択位相とクロックデータ生成回路１０４での再生クロックＲＣＬＫの位相を受信データ信号ＲＸＤＡＴＡのデータエッジの変化に追従させることが可能となる。
【０３４５】
以上、説明したように、図２２乃至図２８を参照して説明した本発明の実施の形態２のクロックデータリカバリ回路１は、受信データエッジが多相クロックの任意のクロック位相近傍に存在している場合においても、高頻度の選択位相の切り換え動作を生じさせないので、高いジッタ耐性を有することが理解される。
【０３４６】
［実施の形態３］
《クロックデータリカバリ回路の構成》
図２９は、本発明の実施の形態３によるクロックデータリカバリ回路１の構成を示す図である。
【０３４７】
図２９に示す本発明の実施の形態３によるクロックデータリカバリ回路１は、図４に示した本発明の実施の形態１および図２２に示した本発明の実施の形態２によるクロックデータリカバリ回路１と同様に、サンプリング回路１０６、エッジ検出回路１０５、位相選択信号生成回路１０３、クロックデータ生成回路１０４から構成される。
【０３４８】
図２９に示す本発明の実施の形態３によるクロックデータリカバリ回路１が図４に示した本発明の実施の形態１および図２２に示した本発明の実施の形態２によるクロックデータリカバリ回路１と相違するのは、下記の点である。
【０３４９】
すなわち、図２９に示した本発明の実施の形態３によるクロックデータリカバリ回路１のエッジ検出回路１０５では、第１のエッジ検出回路１０５Ｍ１と第２のエッジ検出回路１０５Ｍ２とを含むΦＭエッジ検出回路１０５Ｍの出力には積分器ＩＮＴが接続されている。積分器ＩＮＴは、ΦＭエッジ検出回路１０５Ｍの第１のエッジ検出回路１０５Ｍ１のエッジ検出結果と第２のエッジ検出回路１０５Ｍ２のエッジ検出結果を平均化処理する機能を有している。
【０３５０】
《エッジ検出回路》
図３０は、図２９に示した本発明の実施の形態３によるクロックデータリカバリ回路１のエッジ検出回路１０５の構成を示す図である。
【０３５１】
本発明の実施の形態３による図３０に示すエッジ検出回路１０５は、本発明の実施の形態１による図６に示したエッジ検出回路１０５と同様に、多相クロック信号ＣＬＫ０〜ＣＬＫ５の位相数と同一の数である６個のΦＭエッジ検出回路１０５０〜１０５５(Ｍは０〜５)と、6個の２入力論理和回路１０５０３〜１０５５３と、６個の遅延型フリップフロップＤＦＦ１０５１０４〜１０５１５４とを含んでいる。更に、図３０に示すエッジ検出回路１０５は６個の積分器１０５１０５〜１０５１５５を含み、６個の積分器１０５１０５〜１０５１５５は６個のΦＭエッジ検出回路１０５０〜１０５５の出力と入力論理和回路１０５０３〜１０５５３の入力との間に接続されている。
【０３５２】
すなわち、６個の積分器１０５１０５〜１０５１５５は、６個のΦＭエッジ検出回路１０５０〜１０５５からの６個のダウン信号ＤＮ＿Φ０〜ＤＮ＿Φ５と６個のアップ信号ＵＰ＿Φ０〜ＵＰ＿Φ５によるエッジ検出結果を平均化処理する機能を有する。すなわち、６個の積分器１０５１０５〜１０５１５５から生成される６個の平均化ダウン信号ＤＮ’＿Φ０〜ＤＮ’＿Φ５と６個の平均化アップ信号ＵＰ’＿Φ０〜ＵＰ’＿Φ５とは、6個の２入力論理和回路１０５０３〜１０５５３の１２個の入力端子に供給される。その結果、図２９に示す本発明の実施の形態３によるクロックデータリカバリ回路１によれば、受信データ信号ＲＸＤＡＴＡに含まれるランダムジッタに起因するジッタ劣化を減少させることができる。更に、図３０に示す本発明の実施の形態３によるエッジ検出回路１０５によれば、６個のゲート制御信号ＧＳＥＬ＿Φ０〜ＧＳＥＬ＿Φ５によって現在非選択のエッジ検出位相に対応する５個の積分器の動作を遮断することが可能となる。従って、６個の積分器１０５１０５〜１０５１５５の追加による消費電流と消費電力の増大を抑圧することが可能となる。
【０３５３】
図３０に示した本発明の実施の形態３によるエッジ検出回路１０５に含まれた６個のΦＭエッジ検出回路１０５０〜１０５５と6個の２入力論理和回路１０５０３〜１０５５３と６個の遅延型フリップフロップＤＦＦ１０５１０４〜１０５１５４の各動作それ自身は図６に示した本発明の実施の形態１によるエッジ検出回路１０５と同一であるので、説明を省略する。
【０３５４】
《積分器の構成および動作》
図３１は、図３０に示した本発明の実施の形態３によるエッジ検出回路１０５に含まれた積分器１０５１０５の構成を示す図である。
【０３５５】
図３１に示すように、積分器１０５１０５は、カウンタ１０５１０５１とアップダウンカウンタ１０５１０５２とデコーダ１０５１０５３とから構成されている。
【０３５６】
図３２は、図３１に示した本発明の実施の形態３による積分器１０５１０５の動作を示す図である。
【０３５７】
カウンタ１０５１０５１には第１クロック信号ＣＬＫ０が供給され、カウンタ１０５１０５１は所定数の第１クロック信号ＣＬＫ０の立ち上がりエッジの個数をカウントする毎にハイレベルのトリガ信号ＴＲＩＧを生成してデコーダ１０５１０５３とアップダウンカウンタ１０５１０５２とに供給する。尚、トリガ信号ＴＲＩＧのハイレベル期間は、第１クロック信号ＣＬＫ０の１周期に設定されている。
【０３５８】
一方、アップダウンカウンタ１０５１０５２は、図３０に示したエッジ検出回路１０５のΦ０エッジ検出回路１０５０から供給されるアップ信号ＵＰ＿Φ０の値とダウン信号ＤＮ＿Φ０の値とを第１クロック信号ＣＬＫ０の立ち上がりエッジに同期して積算する。従って、アップダウンカウンタ１０５１０５２は、この積算値であるカウント信号ＣＯＵＮＴをデコーダ１０５１０５３に供給する。またアップダウンカウンタ１０５１０５２は、カウンタ１０５１０５１から供給されるハイレベルのトリガ信号ＴＲＩＧに応答して内部のカウント値であるカウント信号ＣＯＵＮＴの値を初期値“０”にリセットする。
【０３５９】
アップダウンカウンタ１０５１０５２は、第１クロック信号ＣＬＫ０の立ち上がりエッジにおいてアップ信号ＵＰ＿Φ０がハイレベルの場合には、現在のカウント値に対して＋1分インクリメントして、反対にダウン信号ＤＮ＿Φ０がハイレベルなら現在のカウント値に対して−１デクリメントして、更にアップ信号ＵＰ＿Φ０とダウン信号ＤＮ＿Φ０の両者がローレベルの場合には、現在のカウント値を保持する。すなわち、カウンタ１０５１０５１により規定された所定のクロックの立ち上がりエッジの個数毎に、アップ信号ＵＰ＿Φ０とダウン信号ＤＮ＿Φ０の合計値(アップ信号ＵＰ＿Φ０の到来頻度とダウン信号ＤＮ＿Φ０の到来頻度が、どちらがどれだけ高いか)を算出可能となる。
【０３６０】
またデコーダ１０５１０５３は、カウンタ１０５１０５１の出力信号ＴＲＩＧの立ち上がりエッジに応答して、アップダウンカウンタ１０５１０５２の出力からのカウント信号ＣＯＵＮＴの値をラッチする。すなわち、デコーダ１０５１０５３は、このカウント信号ＣＯＵＮＴの値に応答して、平均化アップ信号ＵＰ’_Φ０または平均化ダウン信号ＤＮ’_Φ０を生成する。
【０３６１】
例えば、カウンタ１０５１０５１の出力から生成されるトリガ信号ＴＲＩＧの到来間隔が第１クロック信号ＣＬＫ０の１６周期と想定すると、この１６周期の間にアップダウンカウンタ１０５１０５２が積分・平均化処理を実行する。アップダウンカウンタ１０５１０５２の出力からのカウント信号ＣＯＵＮＴの値が＋３以上の場合には、デコーダ１０５１０５３は、ハイレベルの平均化アップ信号ＵＰ’_Φ０を出力して、また反対に、アップダウンカウンタ１０５１０５２の出力からのカウント信号ＣＯＵＮＴの値が−３よりも小さい場合には、デコーダ１０５１０５３は、ハイレベルの平均化ダウン信号ＤＮ’_Φ０を出力する。また、アップダウンカウンタ１０５１０５２の出力からのカウント信号ＣＯＵＮＴの値が−２〜＋２の範囲の場合には、デコーダ１０５１０５３は、平均化アップ信号ＵＰ’_Φ０と平均化ダウン信号ＤＮ’_Φ０の両者をローレベルとする動作を実行する。
【０３６２】
上述の説明から明らかなように、図３０に示したように積分器１０５１０５をΦ０エッジ検出回路１０５０の出力に接続することにより、積分器１０５１０５はΦ０エッジ検出回路１０５０からのアップ信号ＵＰ＿Φ０とダウン信号ＤＮ＿Φ０の値とを積分・平均化処理した平均化アップ信号ＵＰ’_Φ０と平均化ダウン信号ＤＮ’_Φ０とを後段回路の２入力論理和回路１０５１３、１０５５３とにそれぞれ供給するものである。このように図３０に示した本発明の実施の形態３によるエッジ検出回路１０５に６個の積分器１０５１０５〜１０５１５５を追加することによって、図２９に示した本発明の実施の形態３によるクロックデータリカバリ回路１はランダムジッタ等による受信データ信号ＲＸＤＡＴＡのデータエッジの位置変動によるエッジ検出位相の変動および再生クロックの位相変動を低減することが可能となる。
【０３６３】
図２９乃至図３２を参照して説明した本発明の実施の形態３によるクロックデータリカバリ回路１によれば、図４乃至図１５を参照して説明した本発明の実施の形態１のクロックデータリカバリ回路１と同様に、多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減可能なバーサンプリング方式デジタルクロックデータリカバリ回路を提供することが可能となる。
【０３６４】
更に、図２９乃至図３２を参照して説明した本発明の実施の形態３によるクロックデータリカバリ回路１は積分・平均化処理を実行する６個の積分器１０５１０５〜１０５１５５をエッジ検出回路１０５に使用しているので、ランダムジッタ等による受信データ信号ＲＸＤＡＴＡのデータエッジの位置変動によるエッジ検出位相の変動および再生クロックの位相変動を低減することが可能となる。従って、ホストとデバイスとの間の周波数偏差が存在しないインターフェース規格であるＰＣＩ−Ｅｘｐｒｅｓｓ、ＭＩＰＩ等において利用可能なジッタ耐性の強いクロックデータリカバリ回路１を実現することが可能となる。
【０３６５】
［実施の形態４］
図３３は、本発明の実施の形態４によるクロックデータリカバリ回路１の構成を示す図である。
【０３６６】
図３３に示す本発明の実施の形態４によるクロックデータリカバリ回路１は、図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１と同様に、サンプリング回路１０６、エッジ検出回路１０５、位相選択信号生成回路１０３、クロックデータ生成回路１０４から構成されているだけではなく、多相クロック生成回路１０７が追加されている。
【０３６７】
図３３に示す本発明の実施の形態４によるクロックデータリカバリ回路１の多相クロック生成回路１０７は、クロックデータリカバリ回路１の外部に配置されたＰＬＬ(図示せず)から生成された１位相の差動クロック信号ＣＬＫＩＮが供給される。多相クロック生成回路１０７は差動クロック信号ＣＬＫＩＮに応答して、６相クロック信号ＣＬＫ０〜ＣＬＫ５をクロックデータリカバリ回路１の内部で生成する。
【０３６８】
その結果、図３３に示した本発明の実施の形態４によるクロックデータリカバリ回路１によれば、図４に示した本発明の実施の形態１によるクロックデータリカバリ回路１のように、６相クロック信号ＣＬＫ０〜ＣＬＫ５の多数の信号配線をクロックデータリカバリ回路１の外部と接続する必要性を解消することが可能となる。従って、図３３に示した本発明の実施の形態４によれば、多相クロックの間のクロックスキューを低減することが可能となって、クロックデータリカバリ回路１からのデータ復元の精度を向上することが可能となる。
【０３６９】
《多相クロック生成回路》
図３４は、図３３に示す本発明の実施の形態４によるクロックデータリカバリ回路１の多相クロック生成回路１０７の構成を示す図である。
【０３７０】
図３４に示す多相クロック生成回路１０７は、位相比較器(ＰＤ)１０７０１と、チャージポンプ(ＣＰ)１０７０２と、ループフィルタ(ＬＰ)１０７０４と、電圧制御遅延線路(ＶＣＤＬ)１０７０３とを含むディレイド・ロックド・ループ(ＤＬＬ)によって構成されている。
【０３７１】
位相比較器１０７０１は、クロックデータリカバリ回路１の外部に配置されたＰＬＬ(図示せず)から生成されたクロック信号ＣＬＫＩＮと電圧制御遅延線路１０７０１の出力信号の６相クロック信号ＣＬＫ０〜ＣＬＫ５中の１個のクロック信号ＣＬＫ０との位相差を比較して、この位相差に対応する時間のパルス幅を有するアップ信号ＵＰもしくはダウン信号ＤＮを生成する。
【０３７２】
チャージポンプ１０７０２はアップ信号ＵＰもしくはダウン信号ＤＮに応答してループフィルタ１０７０４に上述の位相差に比例した充電電流または放電電流を供給して、ループフィルタ１０７０４に供給される制御電圧Ｖｃを生成する。
【０３７３】
電圧制御遅延線路１０７０３は、上述の制御電圧Ｖｃに応答して入力のクロック信号ＣＬＫＩＮに関係する遅延量を制御して、６相クロック信号ＣＬＫ０〜ＣＬＫ５を出力する。このフィードバックループによって、位相比較器１０７０１の入力クロック信号ＣＬＫＩＮの位相とフィードバッククロック信号ＣＬＫ０の位相とは略一致するものとなる。
【０３７４】
図３５は、図３４に示した多相クロック生成回路１０７の電圧制御遅延線路(ＶＣＤＬ)１０７０３の構成を示す図である。
【０３７５】
図３５に示す電圧制御遅延線路１０７０３は、３段の縦続接続された差動電圧制御遅延線路１０７０３０〜１０７０３２によって構成されている。１段目の差動電圧制御遅延線路１０７０３０の差動入力端子にはＰＬＬ(図示せず)から生成された差動クロック信号ＣＬＫＩＮが供給され、１段目の差動電圧制御遅延線路１０７０３０の差動出力信号ＣＬＫ１、ＣＬＫ４は２段目の差動電圧制御遅延線路１０７０３１の差動入力端子に供給される。２段目の差動電圧制御遅延線路１０７０３１の差動出力信号ＣＬＫ２、ＣＬＫ５は３段目の差動電圧制御遅延線路１０７０３２の差動入力端子に供給され、３段目の差動電圧制御遅延線路１０７０３２の差動出力信号ＣＬＫ３、ＣＬＫ０が生成される。このようにして、図３５に示した電圧制御遅延線路１０７０３は、６相クロック信号ＣＬＫ０〜ＣＬＫ５を生成するものである。
【０３７６】
また図３４に示した多相クロック生成回路１０７では、ループフィルタ１０７０４の容量値を数ｐＦ程度の小さな値に設定することが可能である。その結果、図３３乃至図３５を参照して説明した本発明の実施の形態４によるクロックデータリカバリ回路１によれば、クロックデータリカバリ回路１の外部に配置されて大きな容量のループフィルタを使用するＰＬＬ(図示せず)と比較して、電子部品を搭載する配線基板の面積の増大を軽減することが可能となる。
【０３７７】
［実施の形態５］
図３６は、本発明の実施の形態５による送受信ＬＳＩ７のインターフェースユニット１１の構成を示す図である。
【０３７８】
図１に示した本発明に先立って本発明者等によって検討された送受信ＬＳＩ７のインターフェースユニット(ＡＴＡＰＩ)１１は、シリアライザ(ＳＥＲ)１４、第１のＰＬＬ回路(ＰＬＬ１)１６、第２のＰＬＬ回路(ＰＬＬ２)１３、デシリアライザ(ＤＥＳ)１５、クロックデータリカバリ回路(ＣＤＲ)１から構成されていた。
【０３７９】
それに対して、図３６に示した本発明の実施の形態５による送受信ＬＳＩ７のインターフェースユニット１１では、受信用のＰＬＬ回路と送信用のＰＬＬ回路とに単一のＰＬＬ回路１３が共用化されることが可能となったので、送受信ＬＳＩ７の半導体チップ占有面積が大幅に削減されたものである。
【０３８０】
図３６に示したインターフェースユニット１１では、クロックデータリカバリ回路(ＣＤＲ)１はホスト２から受信した受信データ信号ＲＸＤＡＴＡと単一のＰＬＬ回路１３から生成される６相クロック信号ＣＬＫ０〜ＣＬＫ５または差動クロック信号ＣＬＫＩＮに応答して再生クロックＲＣＬＫと再生データＲＤＡＴＡとを再生するものである。シリアル・パラレル変換器としてのデシリアライザ(ＤＥＳ)１５は、クロックデータリカバリ回路(ＣＤＲ)１によって再生された再生クロックＲＣＬＫと再生データＲＤＡＴＡから、パラレル受信データＤＲを生成するものである。
【０３８１】
また、パラレル・シリアル変換器としてのシリアライザ(ＳＥＲ)１４は、単一のＰＬＬ回路１３から生成される６相クロック信号ＣＬＫ０〜ＣＬＫ５または差動クロック信号ＣＬＫＩＮを使用して、パラレル送信データＤＴからシリアル送信データＴＸＤＡＴＡを生成してホスト２へ転送するものである。
【０３８２】
図３６で説明した単一の共用化ＰＬＬ回路１３もしくは図３３と図３４で説明した多相クロック生成回路１０７は、従来ではクロックデータリカバリ回路の量子化誤差を低減するためには、１２位相程度の大きな個数の多相クロックを必要としていたので、消費電流が大きく、半導体チップ面積も大きなものであった。
【０３８３】
それに対して、図３６に示した本発明の実施の形態５による送受信ＬＳＩ７のインターフェースユニット１１のクロックデータリカバリ回路(ＣＤＲ)１として、上述した本発明の実施の形態１乃至実施の形態４のいずれかに記載されたクロックデータリカバリ回路が特に使用されるものである。従って、図３６に示した本発明の実施の形態５によれば、上述した単一の共用化ＰＬＬ回路１３または多相クロック生成回路１０７の多相クロック信号の位相数を、従来の１２位相の半分の6位相に設定することが可能となる。その結果、図３６に示した本発明の実施の形態５によれば、低消費電流と半導体チップ占有面積が削減され、更に再生クロックＲＣＬＫと再生ＲＤＡＴＡを安定して再生することが可能なでクロックデータリカバリ回路を内蔵するインターフェースユニット１１を実現することが可能となる。
【０３８４】
［実施の形態６］
図３７は、本発明の実施の形態６による送受信ＬＳＩ７の構成を示す図である。
【０３８５】
図３７に示した本発明の実施の形態６による送受信ＬＳＩ７は、図３６で説明した本発明の実施の形態５による送受信ＬＳＩ７のインターフェースユニット１１に、記録再生ユニット(ＲＥＡＤ／ＷＲＩＴＥ)８を接続したものである。
【０３８６】
図３７に示した本発明の実施の形態６による記録再生ユニット(ＲＥＡＤ／ＷＲＩＴＥ)８は、光ディスク５に光ビームを照射してデータの読み出しと書き込みを実行する光ピックアップ６と接続可能とされている。記録再生ユニット(ＲＥＡＤ／ＷＲＩＴＥ)８は、インターフェースユニット１１を介してホスト２から供給される書き込み信号を信号処理して光ピックアップ６に供給することにより光ディスク５へのデータの書き込みを実行する。その一方で、記録再生ユニット(ＲＥＡＤ／ＷＲＩＴＥ)８は、光ディスク５からのデータの読み出しでは光ピックアップ６から供給される読み出し信号を信号処理してンターフェースユニット１１に供給する。
【０３８７】
図３７に示す本発明の実施の形態６による送受信ＬＳＩ７には水晶振動子３に接続され、この水晶振動子３によって記録再生ユニット(ＲＥＡＤ／ＷＲＩＴＥ)８に供給される動作クロックの周波数Ｆｒｅｆが決定される。また、この周波数Ｆｒｅｆは、インターフェースユニット１１内部の単一の共用化ＰＬＬ回路１３のデバイス側スプレッドスペクトラム周波数のベース周波数を決定する。スプレッドスペクトラムクロック発生器(ＳＳＣＧ)として構成される単一の共用化ＰＬＬ回路１３は、このベース周波数よりも低い周波数を持つクロック信号を生成する。スプレッドスペクトラムクロック信号の周波数は、例えば３角波形状に周期的に変化されることによって、クロック信号の不要輻射が軽減されることが可能となる。
【０３８８】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０３８９】
例えば、図３７に示した本発明の実施の形態６による送受信ＬＳＩ７において、データ記録のための記録媒体５は、回転駆動されるＨＤＤ／ＣＤ／ＤＶＤ／ＢＤ等のディスク記録媒体に限定されるものではなく、大容量半導体不揮発性メモリファイルを使用することも可能である。
【符号の説明】
【０３９０】
１…クロックデータリカバリ回路
１０６…サンプリング回路
１０６０〜１０６９…遅延型フリップフロップ
１０５…エッジ検出回路
１０５Ｍ…ΦＭエッジ検出回路
１０５Ｍ１…第１のエッジ検出回路
１０５Ｍ２…第２のエッジ検出回路
１０５０〜１０５５…エッジ検出回路
１０５０３〜１０５５３…論理和回路
１０５１０４〜１０５１５４…遅延型フリップフロップ
１０５０１…第１のエッジ検出回路
１０５０２…第２のエッジ検出回路
１０３…位相選択信号生成回路
１０３０〜１０３５…位相選択信号生成回路
１０３０１…論理和回路
１０３０２…セレクタ
１０３０４、１０３０５…遅延型フリップフロップ
１０４…クロックデータ生成回路
１０４０…クロック生成回路
１０４１…データ生成回路
１０４２…シフトレジスタ
１０４３…遅延型フリップフロップ
１０４４…遅延回路
１０７…多相クロック生成回路
１０７０１…位相比較器
１０７０２…チャージポンプ回路
１０７０３…電圧制御遅延線路
１０７０３０〜１０７０３２…差動電圧制御遅延線路
１０７０４…ループフィルタ
１１…インターフェースユニット
１３…ＰＬＬ回路
１４…シリアライザ
１５…デシリアライザ
２…ホスト
３…水晶発振回路
５…光ディスク
６…光ピックアップ
７…送受信ＬＳＩ
８…記録再生ユニット
【図１】
2013102372.tif 000003
【図２】
2013102372.tif 000004
【図３】
2013102372.tif 000005
【図４】
2013102372.tif 000006
【図５】
2013102372.tif 000007
【図６】
2013102372.tif 000008
【図７】
2013102372.tif 000009
【図８】
2013102372.tif 000010
【図９】
2013102372.tif 000011
【図１０】
2013102372.tif 000012
【図１１】
2013102372.tif 000013
【図１２】
2013102372.tif 000014
【図１３】
2013102372.tif 000015
【図１４】
2013102372.tif 000016
【図１５】
2013102372.tif 000017
【図１６】
2013102372.tif 000018
【図１７】
2013102372.tif 000019
【図１８】
2013102372.tif 000020
【図１９】
2013102372.tif 000021
【図２０】
2013102372.tif 000022
【図２１】
2013102372.tif 000023
【図２２】
2013102372.tif 000024
【図２３】
2013102372.tif 000025
【図２４】
2013102372.tif 000026
【図２５】
2013102372.tif 000027
【図２６】
2013102372.tif 000028
【図２７】
2013102372.tif 000029
【図２８】
2013102372.tif 000030
【図２９】
2013102372.tif 000031
【図３０】
2013102372.tif 000032
【図３１】
2013102372.tif 000033
【図３２】
2013102372.tif 000034
【図３３】
2013102372.tif 000035
【図３４】
2013102372.tif 000036
【図３５】
2013102372.tif 000037
【図３６】
2013102372.tif 000038
【図３７】
2013102372.tif 000039