(57)【要約】【課題】ブレークダウン電圧の安定化を図りつつ、ブレークダウン後の動作抵抗を低減する。【解決手段】半導体装置は、ｎ型半導体層ＮＳＬ１中に設けられたｐ型半導体層ＰＳＬ１と、ｐ型半導体層ＰＳＬ１中に設けられ、かつｐ型半導体層ＰＳＬ１よりも不純物濃度が高いｐ型半導体層ＰＳＬ２と、平面視でｐ型半導体層ＰＳＬ２を内側に含むようｐ型半導体層ＰＳＬ２上に設けられ、かつ下面がｐ型半導体層ＰＳＬ１およびｐ型半導体層ＰＳＬ２と接するｎ型半導体層ＮＳＬ２と、を備える。また、ｐ型半導体層ＰＳＬ１は、ｎ型半導体層ＮＳＬ２との間に形成されるｐｎ接合ＰＮＪ１において発生する空乏層中に位置する空乏層領域と、当該空乏層下に位置し、かつ空乏層領域よりも不純物濃度が高い高濃度不純物領域と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層中に設けられた前記第１導電型とは異なる第２導電型の第２半導体層と、
前記第２半導体層中に設けられ、かつ前記第２半導体層よりも不純物濃度が高い前記第２導電型の第３半導体層と、
平面視で前記第３半導体層を内側に含むよう前記第３半導体層上に設けられ、かつ下面が前記第２半導体層および前記第３半導体層と接する前記第１導電型の第４半導体層と、
前記第２半導体層と接続する第１電極と、
前記第４半導体層と接続する第２電極と、
を備え、
前記第２半導体層は、前記第４半導体層との間に形成されるｐｎ接合において発生する空乏層中に位置する空乏層領域と、前記空乏層下に位置し、かつ前記空乏層領域よりも不純物濃度が高い高濃度不純物領域と、を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第３半導体層の外周端は、前記第４半導体層の外周端よりも内側に後退している半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１電極と前記第２半導体層を接続するよう前記第２半導体層中に設けられ、かつ前記第２半導体層よりも不純物濃度が高い前記第２導電型の第５半導体層を備える半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第５半導体層と前記第２半導体層を接続するよう前記第２半導体層中に設けられ、前記第２半導体層よりも不純物濃度が高く、かつ前記第５半導体層よりも不純物濃度が低い前記第２導電型の第６半導体層を備える半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第２半導体層を内側に含むよう前記第１半導体層中に設けられ、かつ前記第２半導体層よりも不純物濃度が低い前記第２導電型の第７半導体層を備える半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
深さ方向における前記第２半導体層の不純物濃度のピーク位置は、前記空乏層下に位置する半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
トランジスタを備え、
前記トランジスタは、
前記第１半導体層中に設けられ、かつ深さ方向において前記第２半導体層と同一の不純物濃度分布を有する前記第２導電型のウェル領域と、
前記ウェル領域中に設けられた前記第１導電型のソース・ドレイン領域と、
前記ウェル領域上に設けられ、かつ前記ソース・ドレイン領域間に位置するゲート電極と、
を有する半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記高濃度不純物領域は、前記第１半導体層中に形成された埋め込み層である半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第２半導体層、前記第３半導体層、および前記第４半導体層は、ツェナーダイオードを構成する半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第２半導体層の前記第４半導体層との界面における不純物濃度は、前記第３半導体層の前記第４半導体層との界面における不純物濃度の１／１０以下である半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記高濃度不純物領域における不純物濃度は、前記空乏層領域における不純物濃度の５倍以上である半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記高濃度不純物領域は、深さ方向において半導体基板表面から０．６μｍ以上１．２μｍ以下の位置に設けられる半導体装置。
【請求項１３】
第１導電型の第１半導体層中に、前記第１導電型とは異なる第２導電型の第２半導体層を形成する工程と、
前記第２半導体層中に位置し、かつ前記第２半導体層よりも不純物濃度が高い第２導電型の第３半導体層を形成する工程と、
平面視で前記第３半導体層を内側に含み、かつ下面が前記第２半導体層および前記第３半導体層と接するよう、前記第３半導体層上に前記第１導電型の第４半導体層を形成する工程と、
前記第２半導体層と接続する第１電極を形成するとともに、前記第４半導体層と接続する第２電極を形成する工程と、
を備え、
前記第２半導体層は、前記第４半導体層との間に形成されるｐｎ接合において発生する空乏層中に位置する空乏層領域と、前記空乏層下に位置し、かつ前記空乏層領域よりも不純物濃度が高い高濃度不純物領域と、を含む半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記第２半導体層を形成する工程は、深さ方向における前記第２半導体層の不純物濃度のピーク位置が前記空乏層下に位置するよう半導体基板に前記第２導電型の不純物を導入する工程を含む半導体装置の製造方法。
【請求項１５】
請求項１３に記載の半導体装置の製造方法において、
前記第２半導体層を形成する工程において、前記第２半導体層の形成と同時に前記第１半導体層中に前記第２半導体層と離間した前記第２導電型のウェル領域を形成し、
前記第４半導体層を形成する工程において、前記第４半導体層の形成と同時に前記ウェル領域中に前記第１導電型のソース・ドレイン領域を形成し、
前記ウェル領域および前記ソース・ドレイン領域は、前記ウェル領域上に設けられるゲート電極とともにトランジスタを構成する半導体装置の製造方法。
【請求項１６】
請求項１３に記載の半導体装置の製造方法において、
前記第２半導体層を形成する工程は、
前記第１半導体層中に、前記高濃度不純物領域を構成する前記第２導電型の埋め込み層を形成する工程と、
前記第１半導体層のうち前記埋め込み層上の領域に、前記第２導電型の不純物を導入する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特にツェナーダイオードを有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路においては、ツェナーダイオードが形成される場合がある。ツェナーダイオードは、例えば基準電源回路または保護ダイオードとして使用される。ツェナーダイオードに関する技術としては、例えば特許文献１〜３に記載のものが上げられる。
【０００３】
特許文献１に記載の技術は、ツェナーダイオードの作用を行うｐｎ接合を形成する第１および第２の半導体層を形成した後、第１または第２の半導体層の表面を酸化させるというものである。特許文献２に記載の技術は、ツェナー電圧を設定するｐｎ接合部分を半導体バルク内部に形成するというものである。特許文献３に記載の技術は、ｐｎ接合を構成するｐ型半導体領域に、低濃度で拡散深さが深い第１の不純物濃度分布と高濃度で拡散深さが浅い第２の不純物濃度分布とを重ね合わせた不純物濃度分布を持たせるというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−２４４６７９号公報
【特許文献２】特開平６−２７５８５１号公報
【特許文献３】特開２００６−３５２０３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ツェナーダイオードは、例えば基準電源回路または保護ダイオードとして使用される。このため、ツェナーダイオードにおいては、ブレークダウン電圧が安定していることが望ましい。一方で、ツェナーダイオードには、ブレークダウン後の動作抵抗が低いことも求められる。
その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、第１導電型の第１半導体層中に設けられた第２導電型の第２半導体層と、第２半導体層中に設けられ、かつ第２半導体層よりも不純物濃度が高い第２導電型の第３半導体層と、平面視で第３半導体層を内側に含むよう第３半導体層上に設けられ、かつ下面が第２半導体層および第３半導体層と接する第１導電型の第４半導体層と、を備える。また、第２半導体層は、第４半導体層との間に形成されるｐｎ接合において発生する空乏層中に位置する空乏層領域と、当該空乏層下に位置し、かつ空乏層領域よりも不純物濃度が高い高濃度不純物領域と、を含む。
【発明の効果】
【０００７】
前記一実施の形態によれば、ブレークダウン電圧の安定化を図りつつ、ブレークダウン後の動作抵抗を低減することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置の動作を説明するための断面図である。
【図３】図１に示す半導体装置における不純物濃度分布を示すグラフである。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置の製造方法を示す断面図である。
【図７】第２の実施形態に係る半導体装置を示す断面図である。
【図８】図７に示す半導体装置の製造方法を示す断面図である。
【図９】図７に示す半導体装置の製造方法を示す断面図である。
【図１０】第３の実施形態に係る半導体装置を示す断面図である。
【図１１】第４の実施形態に係る半導体装置を示す断面図である。
【図１２】第５の実施形態に係る半導体装置を示す断面図である。
【図１３】図１２に示す半導体装置の製造方法を示す断面図である。
【図１４】図１２に示す半導体装置の製造方法を示す断面図である。
【図１５】図１２に示す半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤ１を示す断面図である。図２は、図１に示す半導体装置ＳＤ１の動作を説明するための断面図である。
図１に示すように、半導体装置ＳＤ１は、ｎ型半導体層ＮＳＬ１と、ｐ型半導体層ＰＳＬ１と、ｐ型半導体層ＰＳＬ２と、ｎ型半導体層ＮＳＬ２と、電極ＥＬ１と、電極ＥＬ２と、を備える。後述するように、ｐ型半導体層ＰＳＬ１、ｐ型半導体層ＰＳＬ２およびｎ型半導体層ＮＳＬ２は、ツェナーダイオードＺＤを構成する。
なお、半導体装置ＳＤ１に含まれる各構成の導電型は、本実施形態に示すものと逆のものであってもよい。
【００１１】
ｐ型半導体層ＰＳＬ１は、ｎ型半導体層ＮＳＬ１中に設けられている。ｐ型半導体層ＰＳＬ２は、ｐ型半導体層ＰＳＬ１中に設けられている。また、ｐ型半導体層ＰＳＬ２は、ｐ型半導体層ＰＳＬ１よりも不純物濃度が高い。ｎ型半導体層ＮＳＬ２は、平面視でｐ型半導体層ＰＳＬ２を内側に含むようにｐ型半導体層ＰＳＬ２上に設けられている。また、ｎ型半導体層ＮＳＬ２は、下面がｐ型半導体層ＰＳＬ１およびｐ型半導体層ＰＳＬ２と接している。電極ＥＬ１は、ｐ型半導体層ＰＳＬ１と接続する。電極ＥＬ２は、ｎ型半導体層ＮＳＬ２と接続する。
ｐ型半導体層ＰＳＬ１は、ｎ型半導体層ＮＳＬ２との間に形成されるｐｎ接合において発生する空乏層ＤＬ中に位置する空乏層領域と、空乏層ＤＬ下に位置し、かつ空乏層領域よりも不純物濃度が高い高濃度不純物領域と、を含む。
以下、半導体装置ＳＤ１の構成について詳細に説明する。
【００１２】
半導体装置ＳＤ１は、半導体基板ＳＢを備える。半導体基板ＳＢは、例えばｎ型またはｐ型の導電型を有する。また、半導体基板ＳＢは、例えばシリコン基板である。
図１に示すように、半導体基板ＳＢには、ｎ型半導体層ＮＳＬ１が設けられている。ｎ型半導体層ＮＳＬ１は、例えばｎ型の導電型を有する。ｎ型半導体層ＮＳＬ１は、例えばイオン注入、またはイオン注入と熱拡散の組み合わせにより形成される。また、ｎ型半導体層ＮＳＬ１は、例えばエピタキシャル成長法により形成されたエピタキシャル膜であってもよい。ｎ型半導体層ＮＳＬ１の不純物濃度は、例えば１ｅ１５ｃｍ−３以上１ｅ１７ｃｍ−３以下である。なお、ｎ型半導体層ＮＳＬ１の不純物濃度は、半導体装置ＳＤ１が使用される集積回路の要求耐圧によって適宜選択することができる。
【００１３】
図１に示すように、半導体基板ＳＢ上には、素子分離膜である絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、ツェナーダイオードＺＤを他の素子から分離する機能を有する。
絶縁膜ＩＦ１は、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成されるＬＯＣＯＳ絶縁膜である。また、絶縁膜ＩＦ１は、半導体基板ＳＢに形成されたトレンチに埋め込まれたトレンチ絶縁膜であってもよい。
ツェナーダイオードＺＤを形成する領域において、絶縁膜ＩＦ１には、後述するｎ型半導体層ＮＳＬ２およびｐ型半導体層ＰＳＬ３を形成するための開口が設けられている。当該開口内に位置する半導体基板ＳＢに、ｎ型半導体層ＮＳＬ２およびｐ型半導体層ＰＳＬ３がそれぞれ設けられることとなる。
絶縁膜ＩＦ１は、例えばシリコン酸化膜等により構成される。絶縁膜ＩＦ１の厚さは、例えば０．２μｍ以上０．８μｍ以下である。
【００１４】
本実施形態において、ツェナーダイオードＺＤは、ｐ型半導体層ＰＳＬ１、ｐ型半導体層ＰＳＬ２、およびｎ型半導体層ＮＳＬ２により構成される。
図１に示すように、ｐ型半導体層ＰＳＬ１は、ｎ型半導体層ＮＳＬ１中に設けられている。ｐ型半導体層ＰＳＬ１は、例えばｐ型の導電型を有する。
ｐ型半導体層ＰＳＬ２は、ｐ型半導体層ＰＳＬ１中に設けられている。また、ｐ型半導体層ＰＳＬ２は、例えばｐ型の導電型を有する。
ｎ型半導体層ＮＳＬ２は、平面視でｐ型半導体層ＰＳＬ２を内側に含むようｐ型半導体層ＰＳＬ２上に設けられている。また、ｎ型半導体層ＮＳＬ２は、下面がｐ型半導体層ＰＳＬ１およびｐ型半導体層ＰＳＬ２と接している。ｎ型半導体層ＮＳＬ２は、例えばｎ型の導電型を有する。
【００１５】
ｐ型半導体層ＰＳＬ１は、例えばイオン注入により形成される。
図１に示すように、ｐ型半導体層ＰＳＬ１は、ｎ型半導体層ＮＳＬ２の下面と接している。このため、ｐ型半導体層ＰＳＬ１とｎ型半導体層ＮＳＬ２との間において、ｐｎ接合ＰＮＪ１が形成されることとなる。
図２に示すように、ツェナーダイオードＺＤに逆バイアスの電圧が印加された場合、ｐｎ接合ＰＮＪ１には、空乏層ＤＬが発生する。ｐ型半導体層ＰＳＬ１は、空乏層ＤＬが発生する領域中に位置する空乏層領域と、空乏層ＤＬが発生する領域下に位置する高濃度不純物領域と、を含む。高濃度不純物領域は、空乏層領域よりも不純物濃度が高い。
【００１６】
図３は、図１に示す半導体装置ＳＤ１における不純物濃度分布を示すグラフである。図３は、図１におけるＡ−Ａ'断面における不純物濃度分布を示している。
図３に示すように、ｐ型半導体層ＰＳＬ１を構成するｐ型不純物の濃度分布は、半導体基板ＳＢ表面の近傍において低く、かつ所定の深さ位置においてピークを有するように設定される。本実施形態において、ｐ型半導体層ＰＳＬ１を構成するｐ型不純物の濃度分布は、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬ下にピーク位置を有する。このため、深さ方向におけるｐ型半導体層ＰＳＬ１の不純物濃度のピーク位置は、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬ下に位置することとなる。
不純物濃度のピーク位置がｐｎ接合ＰＮＪ１において発生する空乏層ＤＬ下に位置するようにｐ型半導体層ＰＳＬ１の不純物濃度分布を設定することで、空乏層領域よりも不純物濃度が高い高濃度不純物領域が空乏層ＤＬ下に形成されることとなる。このように、ｐ型半導体層ＰＳＬ１は、ｐｎ接合ＰＮＪ１近傍の領域に不純物濃度が低い低濃度不純物領域を有し、所定の深さ位置に高濃度不純物領域を有するように構成される。低濃度不純物領域は空乏層領域を構成する。
【００１７】
ｐ型半導体層ＰＳＬ１における不純物濃度のピーク位置は、例えば深さ方向において半導体基板ＳＢ表面から０．６μｍ以上１．２μｍ以下の位置に設けられる。すなわち、高濃度不純物領域は、例えば深さ方向において半導体基板ＳＢ表面から０．６μｍ以上１．２μｍ以下の位置に設けられる。
また、高濃度不純物領域における不純物濃度は、例えば空乏層領域における不純物濃度の５倍以上である。これにより、後述するブレークダウン後における動作抵抗の低減、ブレークダウン電圧の安定化、およびリーク電流の低減を、良好なバランスをもって実現することが可能となる。
高濃度不純物領域における不純物濃度は、例えば１ｅ１７ｃｍ−３以上５ｅ１８ｃｍ−３以下である。また、空乏層領域における不純物濃度は、例えば２ｅ１６ｃｍ−３以上１ｅ１８ｃｍ−３以下である。
【００１８】
なお、ｐ型半導体層ＰＳＬ１のｎ型半導体層ＮＳＬ２との界面における不純物濃度は、空乏層ＤＬの拡がりに伴う素子サイズの拡大が生じない範囲で薄くすることが好ましい。この場合、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの幅を十分大きくすることができる。これにより、後述するようにｐ型半導体層ＰＳＬ２の外周端における空乏層幅を増大させ、ｐｎ接合ＰＮＪ２におけるリーク電流を低減することができる。従って、ツェナーダイオードＺＤのリーク電流を低減することが可能となる。
【００１９】
ｐ型半導体層ＰＳＬ２は、例えばイオン注入により形成される。
図１に示すように、ｐ型半導体層ＰＳＬ２は、ｎ型半導体層ＮＳＬ２の下面と接している。このため、ｐ型半導体層ＰＳＬ２とｎ型半導体層ＮＳＬ２との間において、ｐｎ接合ＰＮＪ２が形成されることとなる。ツェナーダイオードＺＤに電圧が印加された場合、ｐｎ接合ＰＮＪ２には、空乏層ＤＬが発生する。
【００２０】
図１に示すように、半導体基板ＳＢの平面と水平な面内方向において、ｐ型半導体層ＰＳＬ２の外周端は、ｎ型半導体層ＮＳＬ２の外周端よりも内側に後退している。このため、ｎ型半導体層ＮＳＬ２の下面において、ｐ型半導体層ＰＳＬ２と接する領域は、ｐ型半導体層ＰＳＬ１と接する領域に囲まれる。すなわち、ｐｎ接合ＰＮＪ２は、ｐｎ接合ＰＮＪ１によって囲まれることとなる。
ｐ型半導体層ＰＳＬ２の外周端は、平面視でｎ型半導体層ＮＳＬ２の外周端よりも、例えば０．４μｍ以上内側に後退していることが好ましい。この場合、ｐｎ接合ＰＮＪ２の周囲に形成されるｐｎ接合ＰＮＪ１の半導体基板ＳＢ平面と水平な面内方向における幅を、十分に確保することができる。これにより、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの幅を十分に大きくすることができる。従って、後述するようにｐｎ接合ＰＮＪ２におけるリーク電流を抑制することが可能となる。
【００２１】
図３に示すように、半導体基板ＳＢ表面近傍において、ｐ型半導体層ＰＳＬ２を構成するｐ型不純物の濃度は、ｐ型半導体層ＰＳＬ１を構成するｐ型不純物の濃度よりも高い。このため、ｐ型半導体層ＰＳＬ１のｎ型半導体層ＮＳＬ２との界面における不純物濃度は、ｐ型半導体層ＰＳＬ２のｎ型半導体層ＮＳＬ２との界面における不純物濃度よりも低くなる。この場合、図２に示すように、ｐｎ接合ＰＮＪ２において発生する空乏層ＤＬの幅は、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの幅よりも小さくなる。
このため、本実施形態に係る半導体装置ＳＤ１では、ｐｎ接合ＰＮＪ２においてツェナーダイオードＺＤのブレークダウンが生じることとなる。一方で、ｐｎ接合ＰＮＪ１においてツェナーダイオードＺＤのブレークダウンが生じることが抑制される。すなわち、ｐｎ接合ＰＮＪ２が、ツェナーダイオードＺＤの耐圧を決定することとなる。
ツェナーダイオードＺＤにおいて５〜７Ｖの耐圧を得る場合、ｐ型半導体層ＰＳＬ２の不純物濃度は、例えば２ｅ１８ｃｍ−３以上６ｅ１８ｃｍ−３以下である。なお、ｐ型半導体層ＰＳＬ２の不純物濃度は、所望するツェナーダイオードＺＤの耐圧により適宜選択することができる。
【００２２】
ｐ型半導体層ＰＳＬ１のｎ型半導体層ＮＳＬ２との界面における不純物濃度は、例えばｐ型半導体層ＰＳＬ２のｎ型半導体層との界面における不純物濃度の１／１０以下である。この場合、ｐｎ接合ＰＮＪ１においてツェナーダイオードＺＤのブレークダウンが生じることが十分に抑制される。このため、後述するように、ブレークダウン電圧の安定化に優れた構造を得ることができる。また、ｐ型半導体層ＰＳＬ１のｎ型半導体層ＮＳＬ２との界面における不純物濃度を十分に低くすることができる。このため、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの幅を十分に大きくして、ツェナーダイオードＺＤのリーク電流を低減することが可能となる。このように、ｐｎ接合ＰＮＪ２近傍のｐ型半導体層ＰＳＬ２の不純物濃度は、ｐｎ接合ＰＮＪ１近傍のｐ型半導体層ＰＳＬ１の不純物濃度より高く構成される。ｐｎ接合ＰＮＪ２近傍のｐ型半導体層ＰＳＬ２の不純物濃度は、ｐ型半導体層ＰＳＬ１の低濃度不純物領域の不純物濃度より高く構成される。
【００２３】
ｎ型半導体層ＮＳＬ２は、例えばイオン注入により形成される。ｎ型半導体層ＮＳＬ２を構成するｎ型不純物の濃度は、ｐ型半導体層ＰＳＬ２を構成するｐ型不純物の濃度よりも高い。また、ｎ型半導体層ＮＳＬ２を構成するｎ型不純物の注入深さは、ｐ型半導体層ＰＳＬ２を構成するｐ型不純物の注入深さよりも浅い。このため、ｐ型半導体層ＰＳＬ２上にｎ型半導体層ＮＳＬ２が形成されることとなる。
本実施形態において、ｎ型半導体層ＮＳＬ２は、例えば絶縁膜ＩＦ１が有する開口内に位置する半導体基板ＳＢにｎ型の不純物を導入することで形成される。このため、ｎ型半導体層ＮＳＬ２の側面は、絶縁膜ＩＦ１と隣接することとなる。
本実施形態において、ｎ型半導体層ＮＳＬ２の深さは、例えば絶縁膜ＩＦ１の深さよりも浅い。
【００２４】
ｎ型半導体層ＮＳＬ２の不純物濃度は、例えば５ｅ１９ｃｍ−３以上である。このように、ｎ型半導体層ＮＳＬ２の不純物濃度を十分に高くすることで、ｎ型半導体層ＮＳＬ２における寄生抵抗を十分に低減することができる。また、電極ＥＬ２とのオーミック接触抵抗を十分に低減することもできる。従って、ツェナーダイオードＺＤの動作抵抗を十分に低減することが可能となる。
【００２５】
図１に示すように、半導体基板ＳＢ上および絶縁膜ＩＦ１上には、層間絶縁膜である絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２は、例えばシリコン酸化膜等である。
電極ＥＬ１および電極ＥＬ２は、半導体基板ＳＢ上に設けられている。電極ＥＬ１および電極ＥＬ２は、例えば絶縁膜ＩＦ２中に形成される。電極ＥＬ１は、ｐ型半導体層ＰＳＬ１と接続している。電極ＥＬ２は、ｎ型半導体層ＮＳＬ２と接続している。
【００２６】
図１に示すように、半導体装置ＳＤ１は、例えばｐ型半導体層ＰＳＬ３を備えている。ｐ型半導体層ＰＳＬ３は、電極ＥＬ１とｐ型半導体層ＰＳＬ２とを接続するようｐ型半導体層ＰＳＬ２中に設けられている。また、ｐ型半導体層ＰＳＬ３は、ｐ型半導体層ＰＳＬ１よりも不純物濃度が高い。これにより、ツェナーダイオードＺＤを構成するｐ型半導体層と電極ＥＬ１とを、オーミック接触させることができる。
ｐ型半導体層ＰＳＬ３の不純物濃度は、例えば５ｅ１９ｃｍ−３以上である。これにより、ｐ型半導体層ＰＳＬ３と電極ＥＬ１とのオーミック接触抵抗を十分に低減することができる。
【００２７】
図１に示すように、ｐ型半導体層ＰＳＬ３は、ｐ型半導体層ＰＳＬ２およびｎ型半導体層ＮＳＬ２と離間して設けられる。本実施形態において、ｐ型半導体層ＰＳＬ３は、例えば絶縁膜ＩＦ１が有する開口内に位置する半導体基板ＳＢにｐ型の不純物を導入することで形成される。このため、ｐ型半導体層ＰＳＬ３の側面は、絶縁膜ＩＦ１と隣接する。
ｐ型半導体層ＰＳＬ３の深さは、例えば絶縁膜ＩＦ１の深さよりも浅い。
なお、ｐ型半導体層ＰＳＬ３の深さは、絶縁膜ＩＦ１の深さより深くてもよい。この場合、ｐ型半導体層ＰＳＬ３の寄生抵抗を低減することができる。従って、ツェナーダイオードＺＤの動作抵抗を更に低減することができる。
【００２８】
次に、本実施形態において、ブレークダウン電圧の安定化、動作抵抗の低減、およびリーク電流の低減を実現する原理を説明する。
【００２９】
まず、ブレークダウン電圧を安定化させる原理を説明する。
本実施形態に係る半導体装置ＳＤ１において、ｐ型半導体層ＰＳＬ２は、ｐ型半導体層ＰＳＬ１よりも不純物濃度が高い。この場合、図２に示すように、ｐｎ接合ＰＮＪ２において発生する空乏層ＤＬの幅は、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの幅よりも小さくなる。このため、本実施形態に係るツェナーダイオードＺＤでは、ｐｎ接合ＰＮＪ２においてブレークダウンが生じることとなる。
また、ｐ型半導体層ＰＳＬ２とｎ型半導体層ＮＳＬ２とのｐｎ接合ＰＮＪ２は、ｐ型半導体層ＰＳＬ１とｎ型半導体層とのｐｎ接合ＰＮＪ１により囲まれている。このため、ｐｎ接合ＰＮＪ２は、半導体基板ＳＢ表面と離間して設けられることとなる。すなわち、ｐｎ接合ＰＮＪ２は、半導体基板ＳＢ表面に形成される絶縁膜ＩＦ１と離間している。
【００３０】
ツェナーダイオードのブレークダウン時には、高エネルギーの電子および正孔が大量に発生する。ブレークダウンが発生するｐｎ接合が絶縁膜に隣接して形成されている場合、ブレークダウン時に生じた電子および正孔は当該絶縁膜内に注入される。この場合、絶縁膜内に注入された電子および正孔はそれぞれ電荷を有するため、絶縁膜に隣接するｐｎ接合において発生する空乏層の幅は変化してしまう。すなわち、ブレークダウンを繰り返すことにより、ブレークダウン電圧が変動してしまうこととなる。
本実施形態によれば、半導体基板ＳＢ表面と離間して設けられたｐｎ接合ＰＮＪ２においてブレークダウンが発生する。このため、ブレークダウン時に発生する電子または正孔が、半導体基板ＳＢ上に形成された絶縁膜に注入されることが抑制される。従って、ブレークダウン電圧の安定化を図ることが可能となる。
【００３１】
次に、ブレークダウン後の動作抵抗を低減する原理を説明する。
図２に示すように、ｐｎ接合ＰＮＪ２においてブレークダウンが生じた後における電流ＥＣの主な経路は、ｐｎ接合ＰＮＪ１の空乏層端の下部となる。
本実施形態に係る半導体装置ＳＤ１において、ｐ型半導体層ＰＳＬ１は、空乏層ＤＬ下に位置する高濃度不純物領域を有する。すなわち、ブレークダウン後における電流ＥＣの主な経路に、不純物濃度が高い高濃度不純物領域が形成されることとなる。このため、電流ＥＣの経路における寄生抵抗を低減することができる。従って、ブレークダウン後の動作抵抗を低減することが可能となる。
【００３２】
次に、リーク電流を低減する原理を説明する。
ツェナーダイオードのリーク電流は、ｐｎ接合において発生する空乏層の幅が大きい程、低減される。これは、空乏層の幅が大きくなるにつれて、空乏層における最大電界が低くなることに起因する。
ツェナーダイオードのリーク電流を低減する方法として、例えばｐｎ接合における接合面積を小さくすることが挙げられる。しかしながら、この場合、ツェナーダイオードの動作抵抗が増大してしまう。また、ツェナーダイオードのリーク電流を低減する他の方法として、例えばｐｎ接合において発生する空乏層の幅を調整することが挙げられる。しかしながら、空乏層幅を調整するために不純物濃度を変動させた場合、ツェナーダイオードのブレークダウン電圧が大きく変動してしまう。この場合、ツェナーダイオードの特性についても、大きく変動してしまうこととなる。
【００３３】
図２に示すように、ｐｎ接合ＰＮＪ１における空乏層ＤＬの幅は、ｐｎ接合ＰＮＪ２における空乏層ＤＬの幅よりも大きい。このため、本実施形態に係るツェナーダイオードＺＤのリーク電流は、主にｐｎ接合ＰＮＪ２において発生することとなる。
ｐ型半導体層ＰＳＬ２の外周端において発生する空乏層ＤＬの幅は、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの影響を受ける。このため、ｐ型半導体層ＰＳＬ２の外周端において発生する空乏層ＤＬの幅は、ｐ型半導体層ＰＳＬ２の中心部において発生する空乏層ＤＬの幅よりも大きくなる。これにより、ｐ型半導体層ＰＳＬ２の外周端に位置するｐｎ接合ＰＮＪ２におけるリーク電流を低減することができる。従って、ツェナーダイオードのリーク電流を低減することが可能となる。
【００３４】
また、本実施形態によれば、ｐｎ接合ＰＮＪ２の接合面積を小さくすることなく、ツェナーダイオードＺＤのリーク電流の低減を図ることができる。このため、ツェナーダイオードの動作抵抗が増大してしまうことを抑制することができる。
さらに、本実施形態によれば、ｐｎ接合ＰＮＪ２において発生する空乏層ＤＬの幅を調整することなく、ツェナーダイオードＺＤのリーク電流の低減を図ることができる。このため、ツェナーダイオードの特性が変動してしまうことを抑制することもできる。
【００３５】
次に、本実施形態に係る半導体装置ＳＤ１の製造方法を説明する。図４〜図６は、図１に示す半導体装置ＳＤ１の製造方法を示す断面図である。
まず、図４（ａ）に示すように、半導体基板ＳＢにｎ型半導体層ＮＳＬ１を形成する。ｎ型半導体層ＮＳＬ１は、例えばイオン注入、またはイオン注入と熱拡散の組み合わせにより形成される。また、ｎ型半導体層ＮＳＬ１は、半導体基板ＳＢ上にエピタキシャル成長法により形成されたエピタキシャル膜であってもよい。
次いで、ｎ型半導体層ＮＳＬ１上に、素子分離膜である絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えばＬＯＣＯＳ法、またはトレンチ法により形成される。図４（ａ）に示すように、絶縁膜ＩＦ１は、例えばｎ型半導体層ＮＳＬ２およびｐ型半導体層ＰＳＬ３を形成するための開口を有する。
【００３６】
次いで、図４（ｂ）に示すように、ｎ型半導体層ＮＳＬ１中に、ｐ型半導体層ＰＳＬ１を形成する。ｐ型半導体層ＰＳＬ１は、次のように形成される。
まず、半導体基板ＳＢ上にレジスト膜ＲＦ１を形成する。次いで、レジスト膜ＲＦ１を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ１をマスクとしてｐ型の不純物を半導体基板ＳＢに導入し、ｐ型半導体層ＰＳＬ１を形成する。次いで、レジスト膜ＲＦ１を除去する。
【００３７】
本実施形態において、ｐ型の不純物を導入する当該工程は、ｐ型半導体層ＰＳＬ１における不純物濃度の深さ方向のピーク位置が、ｐ型半導体層ＰＳＬ１とｎ型半導体層ＮＳＬ２との間に形成されるｐｎ接合ＰＮＪ２において発生する空乏層ＤＬ下に位置するように行われる。これにより、ｐ型半導体層ＰＳＬ１は、ｐｎ接合ＰＮＪ２において発生する空乏層ＤＬ下に位置する高濃度不純物領域を有することとなる。
本実施形態において、ｐ型半導体層ＰＳＬ１は、例えば二回のイオン注入により形成される。イオン注入種がボロンである場合、例えば注入エネルギーが５０ｋｅｖ以上２００ｋｅｖ以下、注入ドーズ量が６ｅ１２ｃｍ−２以上１ｅ１３ｃｍ−２以下の条件下でイオン注入した後、注入エネルギーが４００ｋｅｖ以上１０００ｋｅｖ以下、注入ドーズ量が１ｅ１３ｃｍ−２以上６ｅ１３ｃｍ−２以下の条件下でイオン注入を行う。これにより、所望の不純物濃度分布を有するｐ型半導体層ＰＳＬ１が得られる。
なお、ｐ型半導体層ＰＳＬ１は、一回のイオン注入により形成されてもよく、三回以上のイオン注入により形成されてもよい。
【００３８】
次いで、図５（ａ）に示すように、ｐ型半導体層ＰＳＬ１中にｐ型半導体層ＰＳＬ２を形成する。ｐ型半導体層ＰＳＬ２は、例えば次のように形成される。
まず、半導体基板ＳＢ上にレジスト膜ＲＦ２を形成する。次いで、レジスト膜ＲＦ２を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ２をマスクとしてｐ型の不純物を半導体基板ＳＢに導入し、ｐ型半導体層ＰＳＬ２を形成する。次いで、レジスト膜ＲＦ２を除去する。
ｐ型半導体層ＰＳＬ２は、イオン注入種がボロンである場合、例えば注入エネルギーが５０ｋｅｖ以上１５０ｋｅｖ以下、注入ドーズ量が１ｅ１４ｃｍ−２以上２ｅ１４ｃｍ−２以下の条件下でイオン注入することにより形成される。なお、ｐ型半導体層ＰＳＬ２を形成するためのイオン注入条件は、所望するツェナーダイオードＺＤの耐圧により適宜選択することができる。
【００３９】
次いで、図５（ｂ）に示すように、ｎ型半導体層ＮＳＬ２を形成する。ｎ型半導体層ＮＳＬ２は、平面視でｐ型半導体層ＰＳＬ２を内側に含み、かつ下面がｐ型半導体層ＰＳＬ１およびｐ型半導体層ＰＳＬ２と接するように形成される。本実施形態において、ｎ型半導体層ＮＳＬ２は、例えば絶縁膜ＩＦ１が有する開口内に位置する半導体基板ＳＢにｎ型の不純物を導入することで形成される。
【００４０】
ｎ型半導体層ＮＳＬ２は、例えば次のように形成される。まず、半導体基板ＳＢ上にレジスト膜ＲＦ３を形成する。次いで、レジスト膜ＲＦ３を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ３をマスクとしてｎ型の不純物を半導体基板ＳＢに導入し、ｎ型半導体層ＮＳＬ２を形成する。次いで、レジスト膜ＲＦ３を除去する。
ｎ型半導体層ＮＳＬ２は、イオン注入種がヒ素である場合、例えば注入エネルギーが１０ｋｅｖ以上１００ｋｅｖ以下、注入ドーズ量が１ｅ１５ｃｍ−２以上の条件下でイオン注入することにより形成される。
【００４１】
次いで、図６（ａ）に示すように、ｐ型半導体層ＰＳＬ３を形成する。ｐ型半導体層ＰＳＬ３は、ｐ型半導体層ＰＳＬ１中に形成される。また、ｐ型半導体層ＰＳＬ３は、ｐ型半導体層ＰＳＬ２およびｎ型半導体層ＮＳＬ２と離間して設けられる。本実施形態において、ｐ型半導体層ＰＳＬ３は、例えば絶縁膜ＩＦ１が有する開口内に位置する半導体基板ＳＢにｐ型の不純物を導入することで形成される。
ｐ型半導体層ＰＳＬ３は、例えば次のように形成される。まず、半導体基板ＳＢ上にレジスト膜ＲＦ４を形成する。次いで、レジスト膜ＲＦ４を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ４をマスクとして、ｐ型の不純物を半導体基板ＳＢに導入し、ｐ型半導体層ＰＳＬ３を形成する。次いで、レジスト膜ＲＦ４を除去する。
ｐ型半導体層ＰＳＬ３は、イオン注入種がフッ化ボロンである場合、例えば注入エネルギーが２ｋｅｖ以上７０ｋｅｖ以下、注入ドーズ量が１ｅ１５ｃｍ−２以上の条件下でイオン注入することにより形成される。
【００４２】
次いで、図６（ｂ）に示すように、半導体基板ＳＢ上および絶縁膜ＩＦ１上に、層間絶縁膜である絶縁膜ＩＦ２を形成する。
次いで、絶縁膜ＩＦ２中に電極ＥＬ１および電極ＥＬ２を形成する。これにより、図１に示す半導体装置ＳＤ１が得られる。
【００４３】
次に、本実施形態の効果を説明する。
本実施形態によれば、半導体基板ＳＢ表面と離間して設けられたｐｎ接合ＰＮＪ２においてブレークダウンが発生する。このため、ブレークダウン時に発生する電子または正孔が、半導体基板ＳＢ上に形成された絶縁膜ＩＦ１に注入されることが抑制される。従って、ブレークダウン電圧の安定化を図ることが可能となる。
また、ｐ型半導体層ＰＳＬ１は、空乏層ＤＬ下に位置する高濃度不純物領域を有する。このため、電流ＥＣの経路における寄生抵抗を低減することができる。従って、ブレークダウン後の動作抵抗を低減することが可能となる。
このように、本実施形態によれば、ブレークダウン電圧の安定化を図りつつ、ブレークダウン後の動作抵抗を低減することができる。
【００４４】
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置ＳＤ２を示す断面図であって、第１の実施形態における図１に対応している。
本実施形態に係る半導体装置ＳＤ２は、高濃度不純物領域がｐ型埋め込み層ＰＢＬであることを除いて、第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有する。
【００４５】
本実施形態に係る半導体装置ＳＤ２は、例えばｎ型半導体基板ＮＳＢを備える。なお、半導体装置ＳＤ２は、ｐ型の半導体基板を備えていてもよい。半導体装置ＳＤ２がｐ型の半導体基板を備える場合、半導体装置ＳＤ２に含まれる各構成の導電型は、本実施形態に示すものと逆のものとなる。
図７に示すように、本実施形態に係る半導体装置ＳＤ２は、ｎ型半導体基板ＮＳＢ上に形成されたｐ型埋め込み層ＰＢＬを備える。ｐ型埋め込み層ＰＢＬは、例えばｐ型の導電型を有する。
ｐ型埋め込み層ＰＢＬは、例えばｐ型半導体層ＰＳＬ１下に位置する。また、ｐ型埋め込み層ＰＢＬは、ｐ型半導体層ＰＳＬ１の下端と接続している。このため、ｐ型埋め込み層ＰＢＬは、ｐ型半導体層ＰＳＬ１と一体としてｐ型半導体層を構成することとなる。なお、ｐ型埋め込み層ＰＢＬは、ｐ型半導体層ＰＳＬ１と接続していればよく、例えばｐ型半導体層ＰＳＬ１により内包されていてもよい。
【００４６】
ｐ型埋め込み層ＰＢＬは、ｐ型半導体層ＰＳＬ１よりも高い不純物濃度を有する。このため、高濃度不純物領域は、ｐ型埋め込み層ＰＢＬにより構成される。一方で、空乏層領域は、ｐ型半導体層ＰＳＬ１中に形成される。ｐ型埋め込み層ＰＢＬの不純物濃度は、例えば１ｅ１７ｃｍ−３以上５ｅ１８ｃｍ−３以下である。
なお、ｐ型半導体層ＰＳＬ１の不純物濃度は、空乏層ＤＬの拡がりに伴う素子サイズの拡大が生じない範囲で薄くすることが好ましい。この場合、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの幅を十分大きくすることができる。ｐ型半導体層ＰＳＬ１の不純物濃度は、例えば２ｅ１６ｃｍ−３以上１ｅ１８ｃｍ−３以下である。
【００４７】
ｐ型埋め込み層ＰＢＬは、例えばｐｎ接合ＰＮＪ１において発生する空乏層ＤＬ下に位置する。これにより、高濃度不純物領域を、ブレークダウン後の電流ＥＣの経路に形成することができる。従って、ブレークダウン後の動作抵抗を効果的に低減することが可能となる。
【００４８】
図７に示すように、本実施形態に係る半導体装置ＳＤ２は、ｎ型半導体基板ＮＳＢと、ｎ型半導体基板ＮＳＢ上にエピタキシャル成長法により形成されたｎ型エピタキシャル層ＮＥＬと、を備える。ｎ型半導体基板ＮＳＢとｎ型エピタキシャル層ＮＥＬは、一体としてｎ型半導体層を構成することとなる。ｐ型埋め込み層ＰＢＬは、例えばｎ型半導体基板ＮＳＢとｎ型エピタキシャル層ＮＥＬとの間に形成される。
【００４９】
次に、本実施形態に係る半導体装置ＳＤ２の製造方法を説明する。図８および図９は、図７に示す半導体装置ＳＤ２の製造方法を示す断面図である。
まず、図８（ａ）に示すように、ｎ型半導体基板ＮＳＢ上に、マスク膜ＭＦを形成する。マスク膜ＭＦは、例えば半導体基板ＳＢ表面を熱酸化することにより形成される。
【００５０】
次いで、図８（ｂ）に示すように、ｎ型半導体基板ＮＳＢ上にｐ型埋め込み層ＰＢＬを形成する。ｐ型埋め込み層ＰＢＬは、例えば次のように形成される。
まず、露光・現像によりパターニングされたマスク膜ＭＦをマスクとして、ｎ型半導体基板ＮＳＢにイオン注入を行う。イオン注入は、例えばボロン等のイオン注入種を用いて行われる。次いで、熱拡散を行う。これにより、ｐ型埋め込み層ＰＢＬが形成される。
次いで、図８（ｃ）に示すように、ｎ型半導体基板ＮＳＢ上およびｐ型埋め込み層ＰＢＬ上に、ｎ型エピタキシャル層ＮＥＬを形成する。
【００５１】
次いで、図９（ａ）に示すように、ｎ型エピタキシャル層ＮＥＬ上に、素子分離膜である絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えばＬＯＣＯＳ法、またはトレンチ法により形成される。
次いで、図９（ｂ）に示すように、ｎ型エピタキシャル層ＮＥＬにｐ型半導体層ＰＳＬ１を形成する。ｐ型半導体層ＰＳＬ１は、例えば次のように形成される。まず、ｎ型エピタキシャル層ＮＥＬ上に、レジスト膜ＲＦ５を形成する。次いで、レジスト膜ＲＦ５を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ５をマスクとしてｐ型の不純物をｎ型エピタキシャル層ＮＥＬに導入し、ｐ型半導体層ＰＳＬ１を形成する。このとき、ｐ型半導体層ＰＳＬ１がｐ型埋め込み層ＰＢＬと接続する深さとなるよう、ｐ型の不純物を導入する。次いで、レジスト膜ＲＦ５を除去する。
【００５２】
次いで、図５および図６に示す第１の実施形態に係る工程と同様に、ｐ型半導体層ＰＳＬ２、ｎ型半導体層ＮＳＬ２、ｐ型半導体層ＰＳＬ３、および絶縁膜ＩＦ２を形成する。次いで、絶縁膜ＩＦ２内に電極ＥＬ１および電極ＥＬ２を形成する。これにより、図７に示す半導体装置ＳＤ２が得られる。
【００５３】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００５４】
（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置ＳＤ３を示す断面図であって、第１の実施形態における図１に対応している。
本実施形態に係る半導体装置ＳＤ３は、ｐ型半導体層ＰＳＬ４を備える点を除いて、第１の実施形態と同様の構成を有する。
【００５５】
図１０に示すように、本実施形態に係る半導体装置ＳＤ３は、ｐ型半導体層ＰＳＬ４を備えている。ｐ型半導体層ＰＳＬ４は、例えばｐ型の導電型を有する。
ｐ型半導体層ＰＳＬ４は、ｐ型半導体層ＰＳＬ１とｐ型半導体層ＰＳＬ３とを接続するよう、ｐ型半導体層ＰＳＬ１中に形成されている。本実施形態において、ｐ型半導体層ＰＳＬ４は、例えばｐ型半導体層ＰＳＬ３の下端と接続するよう、ｐ型半導体層ＰＳＬ３下に形成される。
ｐ型半導体層ＰＳＬ４の不純物濃度は、ｐ型半導体層ＰＳＬ１の不純物濃度よりも高い。また、ｐ型半導体層ＰＳＬ４の不純物濃度は、ｐ型半導体層ＰＳＬ３よりも低い。ｐ型半導体層ＰＳＬ４の不純物濃度は、例えば１ｅ１７ｃｍ−３以上５ｅ１８ｃｍ−３以下である。ｐ型半導体層ＰＳＬ４の不純物濃度が上記範囲であることにより、後述のように動作抵抗を効果的に低減することができる。
【００５６】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、ｐ型半導体層ＰＳＬ４は、ｐ型半導体層ＰＳＬ１とｐ型半導体層ＰＳＬ３とを接続する。このため、ブレークダウン後の電流ＥＣの経路上に、不純物濃度が高いｐ型半導体層ＰＳＬ４が形成されることとなる。このため、電流ＥＣの経路における寄生抵抗を低減することができる。従って、ブレークダウン後の動作抵抗を低減することが可能となる。
【００５７】
（第４の実施形態）
図１１は、第４の実施形態に係る半導体装置ＳＤ４を示す断面図であって、第１の実施形態に係る図１に対応している。
本実施形態に係る半導体装置ＳＤ４は、ｐ型半導体層ＰＳＬ５を備える点を除いて、第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有する。
【００５８】
図１１に示すように、本実施形態に係る半導体装置ＳＤ４は、ｐ型半導体層ＰＳＬ５を備えている。ｐ型半導体層ＰＳＬ５は、例えばｐ型の導電型を有する。
ｐ型半導体層ＰＳＬ５は、ｐ型半導体層ＰＳＬ１を内側に含むようｎ型半導体層ＮＳＬ１中に形成されている。すなわち、ｐ型半導体層ＰＳＬ１は、側面および下面がｐ型半導体層ＰＳＬ５により覆われている。ｐ型半導体層ＰＳＬ５の深さは、例えば３μｍ以上１０μｍ以下である。
ｐ型半導体層ＰＳＬ５の不純物濃度は、ｐ型半導体層ＰＳＬ１の不純物濃度よりも低い。本実施形態において、ｐ型半導体層ＰＳＬ５の不純物濃度は、例えば１ｅ１５ｃｍ−３以上１ｅ１７ｃｍ−３以下である。
なお、ｐ型半導体層ＰＳＬ５は、例えばイオン注入、またはイオン注入と熱拡散との組み合わせにより形成される。また、ｐ型半導体層ＰＳＬ５は、例えばエピタキシャル成長法により形成されたエピタキシャル膜であってもよい。
【００５９】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態において、ｐ型半導体層ＰＳＬ５は、ｐ型半導体層ＰＳＬ１を内側に含むようｎ型半導体層ＮＳＬ１中に設けられ、かつｐ型半導体層ＰＳＬ１よりも不純物濃度が低い。このため、ｐ型半導体層ＰＳＬ１とｎ型半導体層ＮＳＬ１との間におけるブレークダウン電圧を高くすることができる。すなわち、ｐ型半導体層ＰＳＬ１とｎ型半導体層ＮＳＬ１との間における耐圧を向上することができる。従って、ツェナーダイオードをより広い電圧範囲で使用することが可能となる。
【００６０】
（第５の実施形態）
図１２は、第５の実施形態に係る半導体装置ＳＤ５を示す断面図であって、第１の実施形態における図１に対応している。
本実施形態に係る半導体装置ＳＤ５は、ツェナーダイオードＺＤおよびトランジスタＴＲを混載している点を除いて、第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有する。
【００６１】
図１２に示すように、半導体装置ＳＤ５は、トランジスタＴＲを備えている。トランジスタＴＲは、ウェル領域ＷＬと、ソース・ドレイン領域ＳＤＲと、ゲート電極ＧＥと、を有する。トランジスタＴＲは、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を構成する。
ウェル領域ＷＬは、ｎ型半導体層ＮＳＬ１中に設けられる。また、ウェル領域ＷＬは、例えばｐ型の導電型を有する。
本実施形態において、ウェル領域ＷＬは、例えばｐ型半導体層ＰＳＬ１と同一の工程により形成される。このため、ウェル領域ＷＬは、例えば深さ方向においてｐ型半導体層ＰＳＬ１と同一の不純物濃度分布を有する。また、ウェル領域ＷＬは、ｐ型半導体層ＰＳＬ１と同一の深さを有する。
【００６２】
図１２に示すように、ソース・ドレイン領域ＳＤＲは、ウェル領域ＷＬ中に、ゲート電極ＧＥの両側に位置するように設けられる。また、ソース・ドレイン領域ＳＤＲは、例えばｎ型の導電型を有する。ソース・ドレイン領域ＳＤＲ上には、絶縁膜ＩＦ２中に形成され、かつソース・ドレイン領域ＳＤＲと接続する電極ＥＬ３が形成されている。
ソース・ドレイン領域ＳＤＲは、例えばｎ型半導体層ＮＳＬ２と同一工程により形成される。なお、ソース・ドレイン領域ＳＤＲは、ｎ型半導体層ＮＳＬ２と異なる工程により形成されてもよい。
【００６３】
ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して半導体基板ＳＢ上に設けられている。また、ゲート電極ＧＥは、ソース・ドレイン領域ＳＤＲ間に位置している。
ゲート電極ＧＥは、例えばポリシリコン膜、またはポリシリコン膜とシリサイド膜の積層構造等により構成される。ゲート電極ＧＥとしてポリシリコン膜とシリサイド膜との積層構造を採用することで、ゲート電極の抵抗を低くすることができる。この場合、ポリシリコン膜の膜厚は、例えば０．１μｍ以上０．２μｍ以下である。また、シリサイド膜の膜厚は、例えば０．１μｍ以上０．２μｍ以下である。
ゲート絶縁膜ＧＩは、例えば熱酸化膜等により構成される。ゲート絶縁膜ＧＩの膜厚は、例えば電界が４ＭＶ／ｃｍ以上６ＭＶ／ｃｍ以下となる厚さに設定される。
【００６４】
次に、本実施形態に係る半導体装置ＳＤ５の製造方法を説明する。図１３〜図１５は、図１２に示す半導体装置ＳＤ５の製造方法を示す断面図である。
まず、図１３（ａ）に示すように、半導体基板ＳＢ上にｎ型半導体層ＮＳＬ１を形成する。次いで、ｎ型半導体層ＮＳＬ１上に、絶縁膜ＩＦ１を形成する。これらの工程については、図４（ａ）に示す第１の実施形態に係る工程と同様に行うことができる。
本実施形態では、図１３（ａ）に示すように、絶縁膜ＩＦ１はトランジスタＴＲを形成するための開口を有する。
【００６５】
次いで、図１３（ｂ）に示すように、ｐ型半導体層ＰＳＬ１およびウェル領域ＷＬを形成する。このとき、ウェル領域ＷＬは、例えばｐ型半導体層ＰＳＬ１の形成と同時に半導体基板ＳＢに形成される。また、ウェル領域ＷＬは、ｐ型半導体層ＰＳＬ１と離間した位置に形成される。
ｐ型半導体層ＰＳＬ１およびウェル領域ＷＬは、例えば次のように形成される。まず、半導体基板ＳＢ上にレジスト膜ＲＦ６を形成する。次いで、レジスト膜ＲＦ６を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ６をマスクとしてｐ型の不純物を半導体基板ＳＢに導入し、ｐ型半導体層ＰＳＬ１およびウェル領域ＷＬを形成する。次いで、レジスト膜ＲＦ６を除去する。
ｐ型半導体層ＰＳＬ１およびウェル領域ＷＬを形成する際のイオン注入条件は、第１の実施形態におけるｐ型半導体層ＰＳＬ１の形成工程と同一とする。
【００６６】
次いで、図１４（ａ）に示すように、ｐ型半導体層ＰＳＬ２を形成する。ｐ型半導体層ＰＳＬ２は、例えば図５（ａ）に示す第１の実施形態に係る工程と同様に形成される。
次いで、図１４（ｂ）に示すように、半導体基板ＳＢ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。ゲート電極ＧＥおよびゲート絶縁膜ＧＩは、ウェル領域ＷＬが設けられている領域上に形成される。
【００６７】
次いで、図１５（ａ）に示すように、ｎ型半導体層ＮＳＬ２およびソース・ドレイン領域ＳＤＲを形成する。このとき、ソース・ドレイン領域ＳＤＲは、例えばｎ型半導体層ＮＳＬ２と同時に、ウェル領域ＷＬ中に形成される。
ｎ型半導体層ＮＳＬ２およびソース・ドレイン領域ＳＤＲは、例えば次のように形成される。まず、半導体基板ＳＢ上にレジスト膜ＲＦ７を形成する。次いで、レジスト膜ＲＦ７を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ７をマスクとしてｎ型の不純物を導入し、ｎ型半導体層ＮＳＬ２およびソース・ドレイン領域ＳＤＲを形成する。次いで、レジスト膜ＲＦ７を除去する。
ｎ型半導体層ＮＳＬ２およびソース・ドレイン領域ＳＤＲを形成する際のイオン注入条件は、例えば第１の実施形態におけるｎ型半導体層ＮＳＬ２の形成工程と同様とすることができる。なお、ソース・ドレイン領域ＳＤＲは、ｎ型半導体層ＮＳＬ２と異なる工程により形成されてもよい。
【００６８】
次いで、図１５（ｂ）に示すように、ｐ型半導体層ＰＳＬ３を形成する。ｐ型半導体層ＰＳＬ３は、例えば図６（ａ）に示す第１の実施形態に係る工程と同様に形成される。
次いで、半導体基板ＳＢ上に、絶縁膜ＩＦ２を形成する。次いで、絶縁膜ＩＦ２中に、電極ＥＬ１、電極ＥＬ２、および電極ＥＬ３を形成する。これにより、図１２に示す半導体装置ＳＤ５が得られる。
【００６９】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、トランジスタＴＲのウェル領域ＷＬは、ツェナーダイオードＺＤのｐ型半導体層ＰＳＬ２と同一の工程により形成することができる。このため、トランジスタおよびツェナーダイオードを混載した半導体装置の製造において、製造工程の短縮化を図ることができる。これにより、半導体装置の製造コストを低減することが可能となる。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７１】
ＺＤ  ツェナーダイオード
ＳＢ  半導体基板
ＮＳＢ  ｎ型半導体基板
ＮＳＬ１  ｎ型半導体層
ＮＳＬ２  ｎ型半導体層
ＰＳＬ１  ｐ型半導体層
ＰＳＬ２  ｐ型半導体層
ＰＳＬ３  ｐ型半導体層
ＰＳＬ４  ｐ型半導体層
ＰＳＬ５  ｐ型半導体層
ＮＥＬ  ｎ型エピタキシャル層
ＩＦ１  絶縁膜
ＩＦ２  絶縁膜
ＥＬ１  電極
ＥＬ２  電極
ＥＬ３  電極
ＰＮＪ１  ｐｎ接合
ＰＮＪ２  ｐｎ接合
ＤＬ  空乏層
ＥＣ  電流
ＲＦ１  レジスト膜
ＲＦ２  レジスト膜
ＲＦ３  レジスト膜
ＲＦ４  レジスト膜
ＲＦ５  レジスト膜
ＲＦ６  レジスト膜
ＲＦ７  レジスト膜
ＰＢＬ  ｐ型埋め込み層
ＭＦ  マスク膜
ＴＲ  トランジスタ
ＷＬ  ウェル領域
ＳＤＲ  ソース・ドレイン領域
ＧＩ  ゲート絶縁膜
ＧＥ  ゲート電極
ＳＤ１  半導体装置
ＳＤ２  半導体装置
ＳＤ３  半導体装置
ＳＤ４  半導体装置
ＳＤ５  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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