(57)【要約】【課題】電気的特性を向上させることができる半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、第１導電層と、前記第１導電層上に設けられた第１絶縁層と、を含む積層体と、前記積層体上に設けられた第２導電層と、前記第２導電層上に設けられた第２絶縁層と、前記第２絶縁層、前記第２導電層及び前記積層体を貫通するように設けられた管状の半導体ピラーと、前記半導体ピラーと、前記第２絶縁層、前記第２導電層及び前記積層体と、の間に設けられた絶縁膜と、前記半導体ピラーにおける前記第２絶縁層を貫通する部分の下部の管内を閉塞する閉塞膜と、を備える。前記半導体ピラーにおける前記閉塞膜より下方の管内は空隙である。【選択図】図２
2013183086.tif 000002
【特許請求の範囲】
【請求項１】
第１導電層と、前記第１導電層上に設けられた第１絶縁層と、を含む積層体と、
前記積層体上に設けられた第２導電層と、
前記第２導電層上に設けられた第２絶縁層と、
前記第２絶縁層、前記第２導電層及び前記積層体を貫通するように設けられた管状の半導体ピラーと、
前記半導体ピラーと、前記第２絶縁層、前記第２導電層及び前記積層体と、の間に設けられた絶縁膜と、
前記半導体ピラーにおける前記第２絶縁層を貫通する部分の下部の管内を閉塞する閉塞膜と、
を備え、
前記半導体ピラーにおける前記閉塞膜より下方の管内は空隙であり、
前記半導体ピラーにおける前記第２絶縁層を貫通する部分の外径は、前記半導体ピラーにおける前記第２導電層及び前記積層体を貫通する部分の外径より大きい半導体装置。
【請求項２】
第１導電層と、前記第１導電層上に設けられた第１絶縁層と、を含む積層体と、
前記積層体上に設けられた第２導電層と、
前記第２導電層上に設けられた第２絶縁層と、
前記第２絶縁層、前記第２導電層及び前記積層体を貫通するように設けられた管状の半導体ピラーと、
前記半導体ピラーと、前記第２絶縁層、前記第２導電層及び前記積層体と、の間に設けられた絶縁膜と、
前記半導体ピラーにおける前記第２絶縁層を貫通する部分の下部の管内を閉塞する閉塞膜と、
を備え、
前記半導体ピラーにおける前記閉塞膜より下方の管内は空隙である半導体装置。
【請求項３】
第１導電層と、前記第１導電層上に設けられた第１絶縁層と、を含む積層体と、
前記積層体上に設けられた第２導電層と、
前記第２導電層上に設けられた第２絶縁層と、
前記第２絶縁層、前記第２導電層及び前記積層体を貫通するように設けられた管状の半導体ピラーと、
前記半導体ピラーと、前記第２絶縁層、前記第２導電層及び前記積層体との間に設けられた絶縁膜と、
前記半導体ピラーにおける前記第２絶縁層を貫通する部分の下部の管内、前記第２導電層を貫通する部分の管内及び前記積層体を貫通する部分の管内に形成され、実効的な不純物濃度が前記半導体ピラーよりも低い非絶縁性部材と、
を備えた半導体装置。
【請求項４】
第１導電層と、前記第１導電層上に設けられた第１絶縁層と、を含む積層体上に第２導電層を形成し、前記第２導電層上に第２絶縁層を形成する工程と、
前記第２絶縁層、前記第２導電層及び前記積層体を貫通するようにホールを形成する工程と、
前記ホールの側面を覆うように絶縁膜を形成し、前記絶縁膜を介して前記ホールの側面を覆うように半導体膜を形成する工程と、
前記半導体膜で覆われた前記ホールにおける前記第２絶縁層を貫通する部分の下部を閉塞する閉塞膜を形成し、前記ホールにおける前記閉塞膜より下方の部分を空隙とする工程と、
を備えた半導体装置の製造方法。
【請求項５】
前記閉塞膜をプラズマＣＶＤ法により形成する請求項４記載の半導体装置の製造方法。
【請求項６】
第１導電層と、前記第１導電層上に設けられた第１絶縁層と、を含む積層体上に第２導電層を形成し、前記第２導電層上に第２絶縁層を形成する工程と、
前記第２絶縁層、前記第２導電層及び前記積層体を貫通するようにホールを形成する工程と、
前記ホールの内面を覆うように絶縁膜を形成し、前記絶縁膜を介して前記ホールの内面を覆うように半導体膜を形成する工程と、
前記半導体膜で覆われた前記ホールの内部に、実効的な不純物濃度が前記半導体膜よりも低い非絶縁性部材を形成する工程と、
を備えた半導体装置の製造方法。
【請求項７】
前記ホールを形成する工程は、前記ホールにおける前記第２絶縁層を貫通する部分の内径を、前記ホールにおける前記第２導電層を貫通する部分の内径より大きくするように前記ホールを形成する請求項４〜６のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
これまで半導体記憶装置は、セル寸法の縮小によりコスト削減を進めてきた。しかし、加工寸法の縮小と共にリソグラフィによるコストが上昇し、寸法縮小がコスト削減に直結しない状況となりつつある。従来のリソグラフィ装置を用いながら描画寸法を縮小できるダブルパターニングを用いても、工程数増によるコスト増がネックとなってしまう。
この状況を解決する手段として、いわゆるＢｉＣＳ（Bit Cost Scalable Memory）が提案されている。この方式では、積層ゲート構造にメモリとなるメモリホールを形成し、内部に電荷蓄積層を含む絶縁膜と、チャネルとなる半導体膜とを形成する。積層数を増やすことで、単位面積当たりのビット数を増やし、製造コストを下げることが可能になる。
このような集積度を向上させたＢｉＣＳにおいては、電荷保持特性をいかに向上させるかが重要になってきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１７０９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、電気的特性を向上させることができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電層と、前記第１導電層上に設けられた第１絶縁層と、を含む積層体と、前記積層体上に設けられた第２導電層と、前記第２導電層上に設けられた第２絶縁層と、前記第２絶縁層、前記第２導電層及び前記積層体を貫通するように設けられた管状の半導体ピラーと、前記半導体ピラーと、前記第２絶縁層、前記第２導電層及び前記積層体と、の間に設けられた絶縁膜と、前記半導体ピラーにおける前記第２絶縁層を貫通する部分の下部の管内を閉塞する閉塞膜と、を備える。前記半導体ピラーにおける前記閉塞膜より下方の管内は空隙である。
【０００６】
実施形態に係る半導体装置の製造方法は、第１導電層と、前記第１導電層上に設けられた第１絶縁層と、を含む積層体上に第２導電層を形成し、前記第２導電層上に第２絶縁層を形成する工程と、前記第２絶縁層、前記第２導電層及び前記積層体を貫通するようにホールを形成する工程と、前記ホールの側面を覆うように絶縁膜を形成し、前記絶縁膜を介して前記ホールの側面を覆うように半導体膜を形成する工程と、前記半導体膜で覆われた前記ホールにおける前記第２絶縁層を貫通する部分の下部を閉塞する閉塞膜を形成し、前記ホールにおける前記閉塞膜より下方の部分を空隙とする工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を例示する斜視図である。
【図２】（ａ）は、第１の実施形態に係る半導体装置を例示する断面図であり、（ｂ）は、（ａ）に示すＡＡ’線による断面図である。
【図３】（ａ）は、第１の実施形態に係る半導体装置において、ＮＡＮＤストリングを例示する回路図であり、（ｂ）はその断面図である。
【図４】（ａ）は、第１の実施形態の比較例に係る半導体装置を例示する断面図であり、（ｂ）及び（ｃ）は、（ａ）に示す領域Ｂ及び領域Ｃの拡大図である。
【図５】第２の実施形態に係る半導体装置を例示する断面図である。
【図６】（ａ）は、第２の実施形態の変形例に係る半導体装置を例示する断面図であり、（ｂ）は、第２の実施形態の変形例に係る半導体装置において、絶縁膜の厚さと閾値のシフト量の関係を例示するグラフ図であり、横軸は絶縁膜の厚さを示し、縦軸は閾値のシフト量を示す。
【図７】第３の実施形態に係る半導体装置を例示する断面図である。
【図８】（ａ）〜（ｆ）は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】（ａ）及び（ｂ）は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】（ａ）及び（ｂ）は、第４の実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】（ａ）〜（ｃ）は、第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】（ａ）〜（ｃ）は、第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、第１の実施形態に係る半導体装置を例示する斜視図である。
図２は、第１の実施形態に係る半導体装置を例示する図であり、（ａ）は、断面図であり、（ｂ）は、（ａ）に示すＡＡ’線による断面図である。
図３は、第１の実施形態に係る半導体装置において、ＮＡＮＤストリングを例示する図であり、（ａ）は、回路図であり、（ｂ）は断面図である。
【０００９】
図１に示すように、半導体装置１、例えば、半導体記憶装置には、基板１０が設けられている。基板１０上には、図示しない絶縁層を介して、基板１０の上面に平行な面内において一方向に延びる複数のバックゲートＢＧが設けられている。バックゲートＢＧは、例えば、不純物がドープされたシリコン（Ｓｉ）層である。
【００１０】
以下、本明細書においては、半導体装置１を説明するために、ＸＹＺ直交座標系を採用する。このＸＹＺ直交座標系においては、基板１０の上面に対して平行な面内において、一方向をＸ方向とする。基板１０の上面に対して平行な面内において、Ｘ方向に直交する方向をＹ方向とする。これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。上方は、Ｚ方向である。
【００１１】
図１及び図２に示すように、バックゲートＢＧ上には、Ｘ方向に延びる複数の積層体１１が設けられている。積層体１１は、複数の絶縁層１２と、複数の導電層１３とが、上方を積層方向として、それぞれ交互に積層された構造となっている。図１においては、図を見易くするために、絶縁膜２１以外の絶縁部分については図示を省略している。積層体１１は、少なくとも１つの絶縁層１２と少なくとも１つの導電層１３を含んでいる。導電層１３は、例えば、ボロン（Ｂ）がドープされた多結晶シリコンを含んでいる。導電層１３は、例えば、半導体装置１のワード線ＷＬに用いられる。
【００１２】
積層体１１上には、絶縁層１４を介して導電層１５が設けられている。導電層１５は、例えば、ボロン（Ｂ）がドープされた多結晶シリコンを含んでいる。導電層１５は、例えば、半導体装置１の選択ゲートＳＧに用いられる。導電層１５上には、絶縁層１６が設けられている。
【００１３】
絶縁層１６、導電層１５、絶縁層１４及び積層体１１を貫通し、バックゲートＢＧに到達するように、管状の半導体ピラー１７が設けられている。半導体ピラー１７の管を形成する内壁と外壁との間の厚さは例えば７ｎｍである。管の内径は２０ｎｍである。
半導体ピラー１７は、不純物がドープされたポリシリコンを含んでいる。半導体ピラー１７における絶縁層１６を貫通する部分１７ｂの外径は、半導体ピラー１７における導電層１５、絶縁層１４及び積層体１１を貫通する部分１７ａの外径より大きい。外径の差は、１０ｎｍ以上、例えば１０ｎｍである。部分１７ｂの側面と、部分１７ａの側面には段差１７ｃが形成されている。段差１７ｃの幅は５ｎｍ以上、例えば５ｎｍである。例えば、段差１７ｃの部分を含む部分１７ｂの不純物濃度は、部分１７ａの不純物濃度より高くてもよい。部分１７ｂは、例えば、拡散層として機能する。
【００１４】
部分１７ｂの下部の管内には、閉塞膜１８、例えば、シリコン酸化膜が埋め込まれている。すなわち、閉塞膜１８は、部分１７ｂの下部の管内を閉塞している。部分１７ｂにおける閉塞膜１８より上方の管内において、下部に半導体膜１９ａ、上部に導電膜１９ｂが埋め込まれている。半導体膜１９ａは、例えば、ノンドープのポリシリコンを含んでいる。導電膜１９ｂは、例えば、リン（Ｐ）がドープされたポリシリコンを含んでいる。
【００１５】
バックゲートＢＧの内部には、Ｘ方向から見てＵ字状の連結部２０が設けられている。連結部２０は、管状であり、不純物がドープされたポリシリコンを含んでいる。バックゲートＢＧの上面において、連結部２０の両端は、それぞれ半導体ピラー１７と連結している。
半導体ピラー１７及び連結部２０と、絶縁層１６、導電層１５、絶縁層１４、積層体１１及びバックゲートＢＧとの間には、絶縁膜２１が設けられている。絶縁膜２１は、例えばＯＮＯ膜であり、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造のものである。
【００１６】
半導体ピラー１７における閉塞膜１８の下方の管内は、空隙２２ａとなっている。連結部２０の管内も空隙２２ｂとなっている。空隙２２ａ及び空隙２２ｂは、一体化して空隙２２となっている。
絶縁層１６上には、配線２３が設けられている。配線２３は、導電膜１９ｂと接している。配線２３は、例えば、半導体装置１のビット線ＢＬまたはソース線ＳＬに用いられる。
【００１７】
次に、本実施形態に係る半導体装置１の動作について説明する。
図３（ａ）及び（ｂ）に示すように、連結部２０及び連結部２０で接続された２つの半導体ピラー１７によってＮＡＮＤストリングス２４が構成されている。ＮＡＮＤストリングス２４の一端はビット線ＢＬに接続され、他端はソース線ＳＬに接続されている。導電層１５は選択ゲートＳＧとして用いられ、導電層１３はワード線ＷＬとして用いられる。半導体ピラー１７はチャネルとして用いられる。絶縁膜２１は、電荷蓄積層を含んでいる。絶縁膜２１に対して高電界を加えることで、ＦＮトンネリングにより書き込み及び消去が可能となっている。ワード線ＷＬと半導体ピラー１７との交点がメモリセルとして用いられる。選択ゲートＳＧによって半導体ピラー１７に電流を流し、選択されたワード線ＷＬに電圧を印加することによって、電荷蓄積層への電荷の蓄積及び放出を制御する。これにより、メモリセルへの書き込み及び消去を行う。
【００１８】
次に、本実施形態の効果について説明する。
本実施形態の半導体装置１において、閉塞膜１８を半導体ピラー１７の部分１７ｂの下部に配置している。これにより、部分１７ａの管内を空隙とすることができる。よって、部分１７ａの管内には、電荷をトラップする絶縁膜が形成されない。これにより、半導体装置１の電荷保持特性を向上させ、閾値の変動を抑制することができる。したがって、半導体装置１の電気的特性を向上させることができる。
【００１９】
また、閉塞膜１８を半導体ピラー１７の部分１７ｂの下部に配置しているので、閉塞膜１８を、半導体ピラー１７に不純物を注入する際のマスクとして用いることができる。
さらに、半導体ピラー１７の部分１７ｂの外径を、部分１７ａの外径より大きくすることにより、部分１７ｂ及び配線２３と導電膜１９ｂとの接触を容易にすることができる。
【００２０】
なお、閉塞膜１８としては、シリコン酸化膜に限られない。半導体ピラー１７の管内を閉塞できるものであれば、絶縁膜、半導体膜及び金属膜でもよい。例えば、シリコン膜、シリコン窒化膜、高誘電率材料の膜、低誘電率材料の膜でもよい。
【００２１】
（比較例）
次に、第１の実施形態の比較例について説明する。
図４（ａ）は、第１の実施形態の比較例に係る半導体装置を例示する断面図であり、（ｂ）及び（ｃ）は、（Ａ）に示す領域Ｂ及び領域Ｃの拡大図である。
図４（ａ）〜（ｃ）に示すように、半導体装置１０１においては、半導体ピラー１７における部分１７ｂの下部の管内及び部分１７ａの管内には、絶縁膜２７、例えば、シリコン窒化膜が埋め込まれている。連結部２０の管内にも、絶縁膜２７が埋め込まれている。
【００２２】
本比較例においては、前述の第１の実施形態と比較した場合には、相対的には特性が劣る。
【００２３】
（第２の実施形態）
次に、第２の実施形態について説明する。
図５は、第２の実施形態に係る半導体装置を例示する断面図である。
図５に示すように、本実施形態の半導体装置２においては、半導体ピラー１７における部分１７ｂの下部の管内及び部分１７ａの管内には、非絶縁性部材２８、例えば、ノンドープのポリシリコンが埋め込まれている。連結部２０の管内も非絶縁性部材２８が埋め込まれている。非絶縁性部材２８とは、実効的な不純物濃度が１０１４原子ｃｍ−３以上のものをいう。
【００２４】
なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００２５】
例えば、非絶縁性部材２８の実効的な不純物濃度を、半導体ピラー１７の実効的な不純物濃度より低くする。半導体ピラー１７における非絶縁性部材２８より上方の管内には、導電膜１９ｂが埋め込まれている。
【００２６】
本実施形態においては、電荷蓄積層から放出された電子が、半導体ピラー１７を飛び越えて非絶縁性部材２８に移動しても、電子は、非絶縁性部材２８を移動し、非絶縁性部材２８の外部へ排出される。よって、半導体ピラー１７における閾値の変動を抑制することができる。これにより、半導体装置１０１の電気的特性を向上させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００２７】
なお、非絶縁性部材２８は、ノンドープのポリシリコンの他、実効的な不純物濃度が１０１４原子ｃｍ−３以上のシリコン、Ｇｅ及びＳｉＧｅからなる群より選択された少なくとも１つの材料を含むようにすることができる。
【００２８】
（第２の実施形態の変形例）
次に、第２の実施形態の変形例について説明する。
図６（ａ）は、第２の実施形態の変形例に係る半導体装置を例示する断面図であり、（ｂ）は、第２の実施形態の変形例に係る半導体装置において、絶縁膜の厚さと閾値のシフト量の関係を例示するグラフ図であり、横軸は絶縁膜の厚さを示し、縦軸は閾値のシフト量を示す。
【００２９】
図６（ａ）に示すように、本変形例に係る半導体装置２ａにおいては、半導体ピラー１７と非絶縁性部材２８との間に絶縁膜２９、例えば、シリコン酸化膜が形成されている。
図６（ｂ）に示すように、絶縁膜２９がシリコン酸化膜の場合には、膜厚を薄くするほど閾値のシフト量が減少する。シフト量は、３６００回Ｗ／Ｅｃｙｃｌｉｎｇ後での書き込み直後と、一定時間経過した後との間の閾値のシフト量である。膜厚を２．５ｎｍ以下にすれば、膜厚が０、すなわち、シリコン酸化膜が形成されない第２の実施形態と同様の閾値のシフト量となる。このことは、膜厚を２．５ｎｍ以下にすれば、シリコン酸化膜に電子がトラップされても、直接トンネリング現象によりデトラップ、すなわち電子が半導体ピラー１７に戻りやすくなったことを示している。
直接トンネル現象はシリコン酸化膜の膜厚が３ｎｍ以下になると、顕著に見られるようになるため、シリコン酸化膜の膜厚を３ｎｍ以下に抑えることができれば、シリコン酸化膜への電子のトラップは無視できると考えられる。
【００３０】
図６（ｂ）におけるＳｉＮとは、前述の比較例に係る半導体装置１０１の場合を示している。半導体ピラー１７の管内に埋め込まれる材料においては、シリコン窒化膜の方が、シリコン酸化膜より閾値のシフト量が大きい。このことは、シリコン窒化膜が、シリコン酸化膜より電子のトラップ量が大きいことを示している。
【００３１】
本変形例によれば、絶縁膜２９が形成されているので、半導体ピラー１７と非絶縁性部材２８との間の不純物の拡散を抑制することができる。変形例における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
【００３２】
（第３の実施形態）
次に、第３の実施形態について説明する。
図７は、第３の実施形態に係る半導体装置を例示する断面図である。
図７に示すように、本実施形態の半導体装置３においては、半導体ピラー１７における部分１７ｂの下部の管内には、半導体膜１９ａ、例えばシリコン膜が埋め込まれている。半導体ピラー１７の部分１７ａの管内には、空隙２２ａが形成されている。半導体ピラー１７の部分１７ｂにおける半導体膜１９ａより上方の管内には、導電膜１９ｂが埋め込まれている。
本実施形態によれば、半導体膜１９ａは、部分１７ｂとともに、選択ゲートＳＧの上方に形成された拡散層として機能する。よって、拡散層の断面積が大きくなるので、拡散層の抵抗及びコンタクト抵抗を下げることができる。また、半導体膜１９ａは、選択ゲートＳＧの内部に成膜されない。よって、拡散層のプロファイルが熱工程によって影響を受けず、急峻な拡散層プロファイルを保つことができる。これにより、半導体装置３の電気的特性が劣化しないので、セルへの消去がしやすくなる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３３】
（第４の実施形態）
次に、第４の実施形態について説明する。
図８（ａ）〜（ｆ）及び図９（ａ）及び（ｂ）は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。本実施形態は、第１の実施形態に係る半導体装置１の製造方法についてのものである。
【００３４】
図８（ａ）に示すように、積層体１１を形成する。積層体１１は、絶縁層１２及び導電層１３が交互に積層されたものである。積層方向を上方とする。導電層１３を、ボロンがドープされた多結晶シリコンを用いて形成する。積層体１１上に、絶縁層１４を形成する。その後、絶縁層１４上に導電層１５を形成する。導電層１５も、ボロンがドープされた多結晶シリコンを用いて形成する。導電層１５上に絶縁層１６を形成する。次に、絶縁層１６の上面から、絶縁層１６、導電層１５、絶縁層１４及び積層体１１を貫通するように、メモリホール２５を形成する。メモリーホール２５における導電層１５、絶縁層１４及び積層体１１に形成された部分をメモリーホール２５ａといい、メモリーホール２５における絶縁層１６に形成された部分をメモリーホール２５ｂという。
【００３５】
次に、図８（ｂ）に示すように、メモリホール２５の側面の自然酸化膜を、例えば、弗酸により除去する。このとき、メモリーホール２５ｂの側面も除去されて、メモリーホール２５ｂの内径が大きくなる。これにより、メモリーホール２５ｂの側面と、メモリーホール２５ａの側面には段差２５ｃが形成される。段差２５ｃには、導電層１５の上面が露出する。例えば、メモリーホール２５ａの開口の端縁から５ｎｍ以上の幅、好ましくは５ｎｍの幅で、導電層１５の上面が露出する。
【００３６】
次に、メモリホール２５の側面を覆うように絶縁層１６上に絶縁膜２１を形成する。絶縁膜２１は、例えば、ＯＮＯ膜、すなわち、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造のものである。ＯＮＯ膜は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜をこの順序でメモリホールの側面上に形成する。絶縁膜２１は、絶縁層１６及び導電層１５の側面並びに段差２５ｃの形状に沿って形成される。したがって、絶縁膜２１は、露出した導電膜１５上にも形成される。次に、絶縁膜２１を介してメモリーホール２５の側面を覆うように半導体膜１７ｄ、例えば、ポリシリコン膜を形成する。半導体膜１７ｄも絶縁層１６及び導電層１５の側面並びに段差２５ｃの形状に沿って形成される。したがって、導電膜１７ｄは、露出した導電膜１５上にも形成される。
【００３７】
次に、メモリーホール２５の内部を埋め込むように絶縁層１６上に、フォトレジスト２６を塗布する。その後、フォトレジスト２６に対してエッチングバックを行い、フォトレジスト２６の上面をメモリーホール２５内の所定の位置、例えば、段差２５ｃの下方であって、導電膜１５の上部に位置するようにする。
次に、絶縁層１６におけるメモリーホール２５の開口部をマスクとして、半導体膜１７ｄに対して上方から、不純物、例えばヒ素（Ａｓ）をイオン注入する。これにより、半導体膜１７ｄにおける段差２５ｃ上の部分に不純物がドープされる。その後、メモリーホール２５内のフォトレジスト２６を除去する。
【００３８】
次に、図８（ｃ）に示すように、再び、メモリーホール２５の内部を埋め込むように絶縁層１６上にフォトレジスト２６を塗布する。そして、フォトレジスト２６に対してエッチングバックを行い、フォトレジスト２６の上面をメモリーホール２５内の所定の位置、例えば、段差２５ｃの上方であって、絶縁層１６の下部に位置するようにする。そして、メモリーホール２５の中心軸から例えば５度の角度傾いた方向から半導体膜１７ｄに対して不純物、例えばヒ素（Ａｓ）をイオン注入する。これにより、フォトレジスト２６の上面より上方における半導体膜１７ｄに不純物がドープされる。その後、メモリーホール２５の内部のフォトレジスト２６を除去する。
【００３９】
次に、図８（ｄ）に示すように、再び、メモリーホール２５の内部を埋め込むように絶縁層１６上にフォトレジスト２６を塗布する。そして、フォトレジスト２６に対してエッチングバックを行い、フォトレジスト２６の上面をメモリーホール２５内の所定の位置、例えば、絶縁層１６の上面より下方であって、絶縁層１６の上部に位置するようにする。
【００４０】
そして、半導体膜１７ｄにおけるフォトレジスト２６で覆われていない部分、すなわち、半導体膜１７ｄにおける絶縁層１６の上面上の部分及び半導体膜１７ｄにおけるメモリホール２５の側面上の上部を除去する。その際、絶縁膜２１における絶縁層１６の上面上の部分も除去される。半導体膜１７ｄが不純物をドープされたポリシリコン膜の場合、熱が加わると堆積膨張することがある。その場合には、メモリーホール２５の上部が体積膨張した半導体膜１７ｄによって閉塞する。しかし、半導体膜１７ｄにおけるメモリホール２５の側面上の上部を除去しているので、メモリーホール２５を塞いだり、メモリーホール２５の内部への材料の埋め込みを阻害したりしない。このようにして、メモリーホール２５の内部に管状の半導体ピラー１７が形成される。その後、メモリーホール２５の内部、すなわち、半導体ピラー１７の管内のフォトレジスト２６を除去する。
【００４１】
次に、図８（ｅ）に示すように、絶縁層１６上に閉塞膜１８、例えばシリコン酸化膜を、被覆性（カバレッジ）が劣る条件による方法、例えば、プラズマＣＶＤ（chemical vapor deposition：化学気相成長）法により形成する。導電層１５の上面がメモリーホール２５ｂの内部に５ｎｍの幅で露出し、段差２５ｃが形成されているため、段差２５ｃ上で閉塞膜１８がメモリホール２５を閉塞する。メモリーホール２５における積層体１１の部分の側面には、シリコン酸化膜は形成されない。しかしながら、閉塞膜１８を形成する際に、メモリホール２５における導電層１５の側面上に、シリコン酸化膜が形成されてもよい。導電層１５は、半導体装置１において、選択ゲートＳＧとして用いられる。そのため、選択ゲートＳＧは書き込み及び消去を繰り返さない。よって、導電層１５の側面上にシリコン酸化膜が形成されても、閾値の変動の影響が少ない。また、メモリーホール２５における積層体１１の部分の側面にシリコン酸化膜が形成されても、３ｎｍ以内の膜厚であれば、直接トンネリングにより容易にデトラップするので問題ない。
【００４２】
次に、図８（ｆ）に示すように、メモリーホール２５ｂの内部における閉塞膜１８で閉じられた部分より上方を埋め込むように、絶縁層１６上に半導体膜１９ｃ、例えば、ノンドープシリコン（nondope-Si）をＣＶＤ法により形成する。
【００４３】
次に、図９（ａ）に示すように、半導体膜１９ｃに対してエッチングバックを行い、半導体ピラー１７の上部を露出させる。エッチングバックは、酸化膜に対して選択比をもって行うので、メモリーホール２５ｂの側面上に形成された半導体ピラー１７を覆う閉塞膜１８が残存する場合がある。この場合には、閉塞膜１８を例えば弗酸で等方性エッチングにより除去する。
【００４４】
次に、図９（ｂ）に示すように、メモリーホール２５ｂの内部を埋め込むように、不純物、例えばリンがドープされたシリコン膜１９ｂを、絶縁層１６上に形成する。その後、導電膜１９ｂに対してエッチングバックを行い、導電膜１９ｂの上面を絶縁層１６の上面に位置するようにする。導電膜１９ｂは、半導体ピラー１７と電気的に接続した接続プラグとして用いられる。
次に、導電膜１９ｂ上に配線２３、例えば金属配線を形成する。配線２３は、ソース線ＳＬまたはビット線ＢＬとして用いられる。このようにして、図２に示すように、半導体装置１が製造される。
【００４５】
次に、本実施形態の効果について説明する。
本実施形態においては、メモリーホール２５ｂの内径を大きくし、段差２５ｃを形成している。これにより、段差２５ｃにおいて、閉塞膜１８を形成することができる。よって、メモリーホール２５ａを空隙とすることができる。
また、プラズマＣＶＤ法により、閉塞膜１８を形成するので、エッチングバックの必要がなく、製造工程を短縮することができる。さらに、堆積させる厚さの制御が容易である。
段差２５ｃを形成することにより、メモリーホール２５の開口部をマスクとして自己整合的に半導体ピラー１７に不純物を導入することができる。
【００４６】
なお、閉塞膜１８を形成する方法としては、プラズマＣＶＤ法に限らない。垂直方向に堆積するような堆積方法であれば、例えば、ＬＰＣＶＤ法において、ガスの流量を下げたり、温度を高くしたり、圧力を下げたりすることにより、メモリーホール２５の開口部付近で反応が起こるようにすればよい。また、閉塞膜１８の材料としては、シリコン酸化膜に限らない。例えば、ポリシリコンは、被覆性（カバレッジ）に劣るので、閉塞膜１８として用いることができる。
【００４７】
また、本実施形態においては、図８（ｃ）に示すように、フォトレジスト２６の上面を、メモリーホール２５内において、段差２５ｃの上方であって、絶縁層１６の下部に位置させた後に、半導体膜１７ｄにおけるメモリーホール２５ｂの側面の上部を覆う部分にイオン注入したが、これに限らない。例えば、図８（ｅ）に示すように、閉塞膜１８を形成した後に、半導体膜１７ｄにおけるメモリーホール２５ｂの側面の上部を覆う部分にイオン注入してもよい。これにより、製造工程を短縮させることができる。
【００４８】
（第４の実施形態の比較例）
次に、第４の実施形態の比較例に係る半導体装置の製造方法について説明する。
図１０（ａ）及び（ｂ）は、第４の実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第４の実施形態と同様に、図８（ａ）〜（ｄ）に示す工程を実施する。これらの工程については、説明を省略する。
【００４９】
次に、図１０（ａ）に示すように、メモリーホール２５の側面に形成された半導体ピラー１７の表面にシリコン酸化膜が形成されている場合には、シリコン酸化膜を除去する。その後、メモリーホール２５を埋め込むように、絶縁層１６上に絶縁膜２７、例えばシリコン窒化膜を形成する。そして、絶縁膜２７に対してエッチングバックを行い、絶縁膜２７の上面をメモリーホール２５ｂの所定の位置、例えば、メモリーホール２５ｂの下部に位置するようにする。
【００５０】
次に、図１０（ｂ）に示すように、メモリーホール２５ｂを埋め込むように、絶縁層１６上に、導電膜１９ｂを形成する。その後、導電膜１９ｂに対してエッチングバックを行い、導電膜１９ｂの上面を絶縁層１６の上面に位置するようにする。
そして、導電膜１９ｂ上に配線２３、例えば金属配線を形成する。このようにして、図４に示すように、半導体装置１０１が製造される。
【００５１】
本比較例によれば、前述の第４の実施形態と比較した場合には、相対的には特性が劣る。
【００５２】
（第５の実施形態）
次に、第５の実施形態について説明する。
図１１（ａ）〜（ｃ）は、第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。本実施形態は、第２の実施形態に係る半導体装置２の製造方法についてのものである。
先ず、前述の第４の実施形態と同様に、図８（ａ）〜（ｄ）に示す工程を実施する。これらの工程については、説明を省略する。
【００５３】
次に、図１１（ａ）に示すように、メモリーホール２５の側面に形成された半導体ピラー１７の表面にシリコン酸化膜が形成されている場合には、シリコン酸化膜を除去する。その後、メモリーホール２５を埋め込むように、絶縁層１６上に非絶縁性部材２８を堆積させる。
【００５４】
次に、図１１（ｂ）に示すように、堆積した非絶縁性部材２８に対してエッチングバックを行い、非絶縁性部材２８の上面をメモリーホール２５ｂの所定の位置、例えば、メモリーホール２５ｂの下部に位置するようにする。
次に、図１１（ｃ）に示すように、メモリーホール２５ｂを埋め込むように、絶縁層１６上に、導電膜１９ｂを形成する。その後、導電膜１９ｂに対してエッチングバックを行い、導電膜１９ｂの上面を絶縁層１６の上面に位置するようにする。
そして、導電膜１９ｂ上に配線２３、例えば金属配線を形成する。このようにして、図５に示すように、半導体装置２が製造される。
【００５５】
次に、本実施形態の効果について説明する。
本実施形態においては、半導体ピラー１７の管内に、電子をトラップする絶縁膜２７の形成を抑制することができる。よって、半導体ピラー１７における閾値の変動を抑制することができる。これにより、半導体装置１０１の電気的特性を向上させることができる。本実施形態における上記以外の構成及び効果は、前述の第４の実施形態と同様である。
【００５６】
なお、半導体ピラー１７を介してメモリーホール２５を覆うように、絶縁膜、例えばシリコン酸化膜をＡＬＤ（atomic layer deposition：原子層堆積）法により３ｎｍ以内の厚さで形成してもよい。その後、メモリーホール２５を埋め込むように、絶縁層１６上に半導体膜１９ａを形成してもよい。
【００５７】
（第６の実施形態）
次に、第６の実施形態について説明する。
図１２（ａ）〜（ｃ）は、第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。本実施形態は、第３の実施形態に係る半導体装置の製造方法についてのものである。
先ず、前述の第４の実施形態と同様に、図８（ａ）〜（ｄ）に示す工程を実施する。これらの工程については、説明を省略する。
【００５８】
次に、図１２（ａ）に示すように、メモリーホール２５の側面に形成された半導体部１７の表面にシリコン酸化膜が形成されている場合には、シリコン酸化膜を除去する。その後、絶縁層１６上に半導体膜１９ａ、例えば、ポリシリコンを、被覆性が劣る条件による方法、例えば、プラズマＣＶＤ（chemical vapor deposition：化学気相成長）法により形成する。導電層１５の上面がメモリーホール２５ｂの内部に５ｎｍの幅で露出し、段差２５ｃが形成されているため、段差２５ｃ上で半導体膜１９ａがメモリホール２５を閉塞する。
【００５９】
次に、図１２（ｂ）に示すように、半導体膜１９ａに対してエッチングバックを行い、半導体膜１９ａの上面を、メモリーホール２５内の所定の位置、例えば、段差２５ｃの上方であって、絶縁層１６の下部に位置するようにする。これにより、半導体ピラー１７の上部を露出させる。
【００６０】
次に、図１２（ｃ）に示すように、メモリーホール２５ｂの内部を埋め込むように導電膜１９ｂ、例えばリンがドープされたシリコン膜を、絶縁層１６上に形成する。その後、導電膜１９ｂに対してエッチングバックを行う。導電膜１９ｂは、半導体ピラー１７と電気的に接続した接続プラグとして用いられる。
次に、導電膜１９ｂ上に配線２３、例えば金属配線を形成する。配線２３は、ソース線ＳＬまたはビット線ＢＬとして用いられる。このようにして、図７に示すように、半導体装置３が製造される。本実施形態によれば、半導体膜１９ａは、部分１７ｂとともに、選択ゲートＳＧの上方に形成された拡散層として機能する。よって、拡散層の断面積が大きくなるので、拡散層抵抗及びコンタクト抵抗を下げることができる。また、半導体膜１９ａは、選択ゲートＳＧの内部に成膜されない。よって、拡散層のプロファイルが熱工程によって影響を受けず、急峻な拡散層プロファイルを保つことができる。これにより、半導体装置３の電気的特性が劣化しないので、セルへの消去がしやすくなる。本実施形態における上記以外の構成及び効果は、前述の第４の実施形態と同様である。
【００６１】
以上説明した実施形態によれば、電気的特性を向上させることができる半導体装置及びその製造方法を提供することができる。
【００６２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６３】
１、２、２ａ、３、１０１：半導体装置、１０：基板、１１：積層体、１２、１４、１６：絶縁層、１３、１５：導電層、１７：半導体ピラー、１７ａ、１７ｂ：部分、１７ｃ、２５ｃ：段差、１７ｄ、１９ａ：半導体膜、１８：閉塞膜、１９ｂ：導電膜、２０：連結部、２１、２７：絶縁膜、２２、２２ａ、２２ｂ：空隙、２３：配線、２４：ＮＡＮＤストリング、２５、２５ａ、２５ｂ：メモリホール、２６：フォトレジスト、２８：非絶縁性部材、ＢＧ：バックゲート、ＢＬ：ビット線、ＳＧ：選択ゲート、ＷＬ：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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