(57)【要約】【課題】セルフリフレッシュモードからの復帰時間を高速化する。【解決手段】例えば、コントローラ５０は、半導体装置１０に対してセルフリフレッシュコマンドＳＲＥとセルフリフレッシュイグジットコマンドＳＲＸを交互に周期的に発行する。半導体装置１０は、セルフリフレッシュコマンドＳＲＥに同期してリフレッシュ動作を例えば１回だけ実行し、セルフリフレッシュイグジットコマンドＳＲＸに応答してＤＬＬ回路２００の状態更新を実行する。これにより、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、ロウ系のコマンドや位相制御された内部クロック信号ＩＣＬＫ１を必要とするコマンドを短時間で発行することが可能となる。【選択図】図１
2013030247.tif 000002
【特許請求の範囲】
【請求項１】
記憶データを保持するメモリセルアレイと、前記記憶データへのアクセス及び消費電力を制御するアクセス制御回路と、外部からのコマンドを受信し前記アクセス制御回路へ供給する第１のコマンド端子と、を有する少なくとも一つの半導体装置と、
セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、パワーダウンコマンド、パワーダウンイグジットコマンド、及び第１のコマンドを、それぞれ前記半導体装置に発行するコマンド発行部と、前記コマンド発行部が発行するコマンドを前記半導体装置へ供給する第２のコマンド端子と、を有するコントローラと、備え、
前記第１及び第２のコマンド端子は、互いに接続され、
前記コマンド発行部は、
前記第１のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第１の期間の後に、前記記憶データをアクセスする第１のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第２の期間の後に、前記第１のコマンドを発行し、
前記第１及び第２の期間は、同一の時間長であり、
前記アクセス制御回路は、
前記セルフリフレッシュコマンドに応答して、セルフリフレッシュモードにエントリし、前記半導体装置の第１の数の記憶データをリフレッシュし、
前記セルフリフレッシュイグジットコマンドに応答して、前記セルフリフレッシュモードを解除し、
前記オートリフレッシュコマンドに応答して、前記第１の数の記憶データをリフレッシュし、
前記セルフリフレッシュイグジットコマンドに応答して、前記セルフリフレッシュモードを解除し、
前記パワーダウンコマンドに応答して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置の消費電力をパワーダウンし、
前記パワーダウンイグジットコマンドに応答して、前記パワーダウンモードを解除し、
前記第１のコマンドに応答して、前記記憶データへのアクセスを実行する、ことを特徴とする情報処理システム。
【請求項２】
前記半導体装置は、更に、前記記憶データを外部と送受信するデータ端子を備え、
前記コントローラは、更に、前記記憶データを外部と送受信する第２のデータ端子を備え、
前記データ端子及び第２のデータ端子は、互いに接続され、
前記コマンド発行部は、更に、第２のコマンドを発行し、
前記第２のコマンドが最も早く発行できる時間として、
前記コマンド発行部は、前記パワーダウンイグジットコマンドの発行に続いて第３の期間の後に、前記第２のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第４の期間の後に、前記第２のコマンドを発行し、
前記第３及び第４の期間は、同一の時間長であり、
前記アクセス制御回路は、
前記第２のコマンドを受信し、前記データ端子から前記記憶データを出力し、または前記データ端子のインピーダンスを制御する、請求項１に記載の情報処理システム。
【請求項３】
前記コマンド発行部は、
前記第１のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第１及び第２の期間よりも遅い第５の期間の後に、前記第１のコマンドを発行し、
前記アクセス制御回路は、
前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、請求項１または２に記載の情報処理システム。
【請求項４】
前記コマンド発行部は、
前記第２のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第３及び第４の期間よりも遅い第６の期間の後に、前記第２のコマンドを発行し、
前記アクセス制御回路は、
前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、請求項２または３に記載の情報処理システム。
【請求項５】
前記半導体装置は、更に、同期信号を受信し前記アクセス制御回路へ供給する第１のクロック端子を備え、
前記コントローラは、更に、所定の周波数を有する前記同期信号を発行するクロック発行部と、前記同期信号を前記半導体装置に供給する第２のクロック端子と、を備え、
前記第１及び第２のクロック端子は、互いに接続され、
前記クロック発行部は、前記同期信号を前記半導体装置に供給し、
前記パワーダウンモードにおいて、前記同期信号を供給し続け、
前記セルフリフレッシュモードの期間の少なくとも一部において、前記同期信号の供給を停止し、
前記セルフリフレッシュイグジットコマンドの発行に同期して、前記同期信号を所定時間、供給する、請求項１乃至４のいずれか一項に記載の情報処理システム。
【請求項６】
前記クロック発行部は、前記同期信号の供給を停止した後、前記コマンド発行部が前記セルフリフレッシュイグジットコマンドを発行する前に、前記同期信号の発行を再開する、請求項５に記載の情報処理システム。
【請求項７】
前記クロック発行部は、前記コマンド発行部が前記セルフリフレッシュコマンドを発行した場合であっても、前記コマンド発行部が前記セルフリフレッシュイグジットコマンドを発行してから前記所定期間が経過するまでは、前記同期信号の発行を継続する、請求項５又は６に記載の情報処理システム。
【請求項８】
単位期間当たりの前記セルフリフレッシュコマンドの発行数は、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と等しく、
前記アクセス制御回路は、
前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、請求項１乃至７のいずれか一項に記載の情報処理システム。
【請求項９】
前記半導体装置は、更に、前記記憶データを外部と送受信するデータ端子を備え、
前記コントローラは、更に、前記記憶データを外部と送受信する第２のデータ端子を備え、
前記データ端子及び第２のデータ端子は、互いに接続され、
前記コマンド発行部は、更に、第２のコマンドを、前記セルフリフレッシュモードの期間に発行し、
前記アクセス制御回路は、
前記第２のコマンド受信し、前記データ端子のインピーダンスを制御する、請求項１に記載の情報処理システム。
【請求項１０】
前記半導体装置は、更に、同期信号を受信し前記アクセス制御回路へ供給する第１のクロック端子を備え、
前記コントローラは、更に、所定の周波数を有する前記同期信号を発行するクロック発行部と、前記同期信号を前記半導体装置に供給する第２のクロック端子と、を備え、
前記第１及び第２のクロック端子は、互いに接続され、
前記クロック発行部は、前記同期信号を前記半導体装置に供給し、
前記コマンド発行部は、前記第２のコマンドを、前記同期信号に関連なくに発行する、請求項９に記載の情報処理システム。
【請求項１１】
前記半導体装置は、更に、同期信号を受信し前記アクセス制御回路へ供給する第１のクロック端子を備え、
前記コントローラは、更に、所定の周波数を有する前記同期信号を発行するクロック発行部と、前記同期信号を前記半導体装置に供給する第２のクロック端子と、を備え、
前記少なくとも一つの半導体装置は第１及び第２の半導体装置を含み、
前記第１及び第２の半導体装置にそれぞれ対応する前記第１のクロック端子は、互いに共通に接続され、
前記コントローラは、前記同期信号を前記第１及び第２の半導体装置に共通に供給する、請求項１乃至１０のいずれか一項に記載の情報処理システム。
【請求項１２】
前記コントローラは、更に、前記記憶データを外部と送受信する第２のデータ端子を備え、
前記コントローラの前記第２のコマンド端子は、第１及び第２のクロックイネーブル端子、第１及び第２のＯＤＴ端子を含み、
前記コマンド発行部は、更に、インピーダンス制御コマンドを発行し、
前記第１及び第２の半導体装置のそれぞれは、更に、
前記記憶データを外部と送受信するデータ端子、
前記同期信号が有効か否かを示すクロックイネーブル信号が供給されるクロックイネーブル端子、及び
前記データ端子のインピーダンスを制御する前記インピーダンス制御コマンドが供給されるＯＤＴ端子、を備え、
前記第１及び第２の半導体装置にそれぞれ対応する前記第１のクロック端子、及び第２のクロック端子は、互いに共通に接続し、
前記第１及び第２の半導体装置にそれぞれ対応する前記データ端子、及び前記第２のデータ端子は、互いに共通に接続し、
前記第１の半導体装置の前記クロックイネーブル端子、及び第１のクロックイネーブル端子は、互いに共通に接続し、前記第２のクロックイネーブル端子と電気的に分離され、
前記第２の半導体装置の前記クロックイネーブル端子、及び第２のクロックイネーブル端子は、互いに共通に接続し、前記第１のクロックイネーブル端子と電気的に分離され、
前記第１の半導体装置の前記ＯＤＴ端子及び第１のＯＤＴ端子は、互いに共通に接続し、前記第２のＯＤＴ端子と電気的に分離され、
前記第２の半導体装置の前記ＯＤＴ端子及び第２のＯＤＴ端子は、互いに共通に接続し、前記第１のＯＤＴ端子と電気的に分離され、
前記コマンド発行部は、
前記セルフリフレッシュイグジットコマンドを前記クロックイネーブル信号で定義し、
互いに異なる制御の第１及び第２の前記クロックイネーブル信号を、前記第１及び第２の半導体装置にそれぞれ分離して供給し、
互いに異なる制御の第１及び第２の前記インピーダンス制御コマンドを、前記第１及び第２の半導体装置にそれぞれ分離して供給する、請求項１１に記載の情報処理システム。
【請求項１３】
前記半導体装置は、更に、同期信号を受信し前記アクセス制御回路へ供給する第１のクロック端子を備え、
前記コントローラは、更に、
前記記憶データを、外部と送受信する第２のデータ端子と、
所定の周波数を有する前記同期信号を発行するクロック発行部と、
前記同期信号を前記半導体装置に供給する第２及び第3のクロック端子と、を備え、
前記少なくとも一つの半導体装置は第１及び第２の半導体装置を含み、
前記コントローラの前記第２のコマンド端子は、第１及び第２のクロックイネーブル端子、第１及び第２のＯＤＴ端子を含み、
前記コマンド発行部は、更に、インピーダンス制御コマンドを発行し、
前記第１及び第２の半導体装置のそれぞれは、更に、
前記記憶データを外部と送受信するデータ端子、
前記同期信号が有効か否かを示すクロックイネーブル信号が供給されるクロックイネーブル端子、及び
前記データ端子のインピーダンスを制御するインピーダンス制御コマンドが供給されるＯＤＴ端子、を備え、
前記第１及び第２の半導体装置にそれぞれ対応する前記データ端子、及び前記第２のデータ端子は、互いに共通に接続し、
前記第１の半導体装置の前記クロック端子、及び前記第２のクロック端子は、互いに電気的に共通に接続し、前記第３のクロック端子と電気的に分離され、
前記第２の半導体装置の前記クロック端子、及び前記第３のクロック端子は、互いに電気的に共通に接続し、前記第２のクロック端子と電気的に分離され、
前記第１の半導体装置の前記クロックイネーブル端子、及び第１のクロックイネーブル端子は、互いに共通に接続し、前記第２のクロックイネーブル端子と電気的に分離され、
前記第２の半導体装置の前記クロックイネーブル端子、及び第２のクロックイネーブル端子は、互いに共通に接続し、前記第１のクロックイネーブル端子と電気的に分離され、
前記第１の半導体装置の前記ＯＤＴ端子及び第１のＯＤＴ端子は、互いに共通に接続し、前記第２のＯＤＴ端子と電気的に分離され、
前記第２の半導体装置の前記ＯＤＴ端子及び第２のＯＤＴ端子は、互いに共通に接続し、前記第１のＯＤＴ端子と電気的に分離され、
前記コントローラは、
互いに異なる制御の第１及び第２の前記同期信号を、前記第１及び第２の半導体装置にそれぞれ分離して供給し、
互いに異なる制御の第１及び第２の前記クロックイネーブル信号を、前記第１及び第２の半導体装置にそれぞれ分離して供給し、
互いに異なる制御の第１及び第２の前記インピーダンス制御コマンドを、前記第１及び第２の半導体装置にそれぞれ分離して供給する、請求項１乃至１０のいずれか一項に記載の情報処理システム。
【請求項１４】
前記第１及び第２の半導体装置は、それぞれ異なるモジュール基板に搭載される、請求項１３に記載の情報処理システム。
【請求項１５】
前記コントローラの前記第２のコマンド端子は、前記第１及び第２の半導体装置を選択する第１及び第２のチップ選択端子を含み、
前記第１及び第２の半導体装置のそれぞれは、更に、チップ選択信号を前記アクセス制御回路へ供給するチップ選択端子を備え、
前記第１の半導体装置の前記チップ選択端子、及び第１のチップ選択端子は、互いに共通に接続し、前記第２のチップ選択端子と電気的に分離され、
前記第２の半導体装置の前記チップ選択端子、及び第２のチップ選択端子は、互いに共通に接続し、前記第１のチップ選択端子と電気的に分離される、請求項１乃至１４のいずれか一項に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は情報処理システム及びその制御方法に関し、特に、セルフリフレッシュモードを備えた半導体装置を含む情報処理システム及びその制御方法に関する。また、本発明はコントローラの制御方法に関し、特に、セルフリフレッシュモードを備えた半導体装置を制御するコントローラ及びその制御方法に関する。
【背景技術】
【０００２】
同期型のＤＲＡＭ（Dynamic Random Access Memory）のようにクロック信号に同期した動作を行う半導体装置においては、位相制御された内部クロック信号が半導体装置の内部で必要となることがある。位相制御された内部クロック信号は、主に半導体装置の内部に設けられるＤＬＬ（Delay Locked Loop）回路によって生成される（特許文献１参照）。ＤＬＬ回路には、内部クロック信号を遅延させるディレイラインが含まれており、その遅延量はカウンタ回路から出力されるカウント値よって定められる。カウンタ回路は、外部から供給された外部クロック信号と内部クロック信号との位相を比較する比較部を有する位相制御回路によって制御される。ＤＬＬ回路は比較的消費電力の大きい回路ブロックであるため、特許文献１に記載された半導体装置では、位相制御動作を間欠的に行うことによって消費電力の削減が図られている。
【０００３】
一方、ＤＲＡＭにおいてはセルフリフレッシュモードと呼ばれる動作モードが用意されている。セルフリフレッシュモードとは、ＤＲＡＭの内部で記憶セルが有する記憶データのリフレッシュを外部とは非同期に周期的に実行する一種のスタンバイモードである。コントローラは、半導体装置がセルフリフレッシュモードにエントリしている期間においては、外部クロック信号やコマンド信号などの半導体装置へ供給する多くの外部信号の発行を停止することができる。また、セルフリフレッシュモードにエントリしている期間においては、ＤＲＡＭに設けられた外部から供給される信号を受信するクロックレシーバなどの入力初段回路が非活性化されるとともに、ＤＬＬ回路などの回路ブロックの動作も停止される。このため、セルフリフレッシュモードにエントリすると、システム全体として消費電力が非常に少なくなる。しかも、ＤＲＡＭの内部ではリフレッシュ動作が周期的に実行されるため、記憶データが消失することもない。
【０００４】
しかしながら、一旦セルフリフレッシュモードにエントリすると、セルフリフレッシュモードからイグジットしてから次のコマンドの投入が可能となるまでに比較的長い時間を要する。
【０００５】
その第１の理由は、セルフリフレッシュモード中においては、リフレッシュ動作が外部クロック信号とは非同期に実行されるため、セルフリフレッシュイグジットコマンドを発行した時点でリフレッシュ動作が実行中である可能性があるためである。したがって、セルフリフレッシュイグジットコマンドを発行した後であっても、１回のリフレッシュ動作に要するリフレッシュ期間内においては、ロウ系のコマンド（アクティブコマンドやオートリフレッシュコマンドなど）を発行することができない。
【０００６】
第２の理由は、セルフリフレッシュモードにエントリすると、ＤＬＬ回路の動作が停止するためである。このため、セルフリフレッシュモードからイグジットした後、ＤＬＬ回路が再びロックする（例えば、遅延量がリセットされたＤＬＬ回路を、外部クロック信号と内部クロック信号との位相がマッチングするように遅延量を導く）までに長い時間が必要となる。このことは、コントローラがイグジット後に発行するコマンドの遅延を意味する。例えば、セルフリフレッシュモードからイグジットした後、位相制御された内部クロック信号を必要とするコマンド（リードコマンドなど）の発行が可能となるまでに長い時間がかかることを意味する。
【０００７】
このような問題を解決する方法として、特許文献２には、セルフリフレッシュモードにエントリしている期間中においてもＤＬＬ回路を間欠的に活性化させる方法が提案されている。このような動作は、ＤＲＡＭの規格に準拠した動作ではないが、このような動作を行うことにより、セルフリフレッシュモードからイグジットした後、ＤＬＬ回路が再びロックするまでの時間を大幅に短縮することが可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−６１４５７号公報
【特許文献２】特開２００１−３３２０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２に記載されたＤＲＡＭでは、セルフリフレッシュモードからイグジットした後、位相制御された内部クロック信号を必要とするコマンドを投入するタイミングについては短縮されるものの、もう一方の問題（第１の理由）を解決することができない。つまり、セルフリフレッシュモードからイグジットした後、ロウ系のコマンドを投入するタイミングについては短縮されない。このため、セルフリフレッシュモードからイグジットした後、アクティブコマンドなどを投入するためには、比較的長い時間を待つ必要があった。
【００１０】
このような問題はＤＲＡＭに限らず、セルフリフレッシュモードを備えた全ての半導体装置において生じる問題である。例えば、セルデータのリテンション問題を有する不揮発性メモリセルを一部に有する半導体装置においても同様な問題である。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、所定の周波数を有する外部同期信号が外部から供給される第１の入力バッファ回路と、前記第１の入力バッファ回路が出力する信号に基づいて、位相制御された内部同期信号を生成するＤＬＬ回路と、記憶データのリフレッシュが必要な複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイから読み出された記憶データを前記内部同期信号に同期してデータ端子を介して外部へ出力する出力バッファ回路と、アクセス制御回路と、を備え、前記アクセス制御回路は、第１のコマンドに応答して前記メモリセルアレイへのアクセスを行い、第２のコマンドに応答して前記データ端子から前記記憶データを出力し、または前記データ端子のインピーダンスを制御し、オートリフレッシュコマンドに同期して第１の時間で前記メモリセルアレイに含まれるｎ個のメモリセルをリフレッシュし、セルフリフレッシュコマンドに同期して前記第１の時間で前記メモリセルアレイに含まれるｎ個のメモリセルをリフレッシュするとともに、セルフリフレッシュモードにエントリし、前記セルフリフレッシュモードに対応して、前記ＤＬＬ回路を一時的に所定時間活性化させ、これにより前記ＤＬＬ回路の状態を更新する、ことを特徴とする。
【００１２】
本発明によるコントローラは、半導体装置の第１の数の記憶データをリフレッシュするセルフリフレッシュモードにエントリさせるセルフリフレッシュコマンド、及び前記半導体装置をセルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンド、並びに前記第１の数の記憶データをリフレッシュするオートリフレッシュコマンド、並びに前記記憶データのリフレッシュを行なわず前記半導体装置をパワーダウンさせるパワーダウンモードにエントリさせるパワーダウンコマンド、及び前記パワーダウンモードを解除するパワーダウンイグジットコマンド、並びに前記記憶データへのアクセスを行う第１のコマンド、を少なくとも発行するコマンド発行部を備え、前記コマンド発行部は、前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを同一として、それぞれ対応するコマンドを発行し、前記第１のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第１の期間の後に、前記記憶データをアクセスする第１のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第２の期間の後に、前記第１のコマンドを発行し、前記第１及び第２の期間は、同一の時間長である、ことを特徴とする。
【００１３】
本発明による情報処理システムは、記憶データを保持するメモリセルアレイと、前記記憶データへのアクセス及び消費電力を制御するアクセス制御回路と、外部からのコマンドを受信し前記アクセス制御回路へ供給する第１のコマンド端子と、を有する少なくとも一つの半導体装置と、セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、パワーダウンコマンド、パワーダウンイグジットコマンド、及び第１のコマンドを、それぞれ前記半導体装置に発行するコマンド発行部と、前記コマンド発行部が発行するコマンドを前記半導体装置へ供給する第２のコマンド端子と、を有するコントローラと、備え、前記第１及び第２のコマンド端子は、互いに接続され、前記コマンド発行部は、前記第１のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第１の期間の後に、前記記憶データをアクセスする第１のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第２の期間の後に、前記第１のコマンドを発行し、前記第１及び第２の期間は、同一の時間長であり、前記アクセス制御回路は、前記セルフリフレッシュコマンドに応答して、セルフリフレッシュモードにエントリし、前記半導体装置の第１の数の記憶データをリフレッシュし、前記セルフリフレッシュイグジットコマンドに応答して、前記セルフリフレッシュモードを解除し、前記オートリフレッシュコマンドに応答して、前記第１の数の記憶データをリフレッシュし、前記セルフリフレッシュイグジットコマンドに応答して、前記セルフリフレッシュモードを解除し、前記パワーダウンコマンドに応答して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置の消費電力をパワーダウンし、前記パワーダウンイグジットコマンドに応答して、前記パワーダウンモードを解除し、前記第１のコマンドに応答して、前記記憶データへのアクセスを実行する、ことを特徴とする。
【００１４】
本発明による情報処理システムの制御方法は、コントローラは、セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、パワーダウンコマンド、パワーダウンイグジットコマンド、及び第１のコマンドを、それぞれ半導体装置へ発行し、前記第１のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第１の期間の後に、前記半導体装置の記憶データをアクセスする第１のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第２の期間の後に、前記第１のコマンドを発行し、前記第１及び第２の期間は、同一の時間長であり、前記半導体装置は、前記セルフリフレッシュコマンドを受信して、セルフリフレッシュモードにエントリし、前記半導体装置の第１の数の記憶データをリフレッシュし、前記セルフリフレッシュイグジットコマンドを受信して、前記セルフリフレッシュモードを解除し、前記オートリフレッシュコマンドを受信して、前記第１の数の記憶データをリフレッシュし、前記パワーダウンコマンドを受信して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置をパワーダウンし、前記パワーダウンイグジットコマンドを受信して、前記パワーダウンモードを解除し、前記第１のコマンドを受信して、前記記憶データへのアクセスを実行する、ことを特徴とする。
【００１５】
本発明によるコントローラの制御方法は、半導体装置の第１の数の記憶データをリフレッシュするセルフリフレッシュモードにエントリさせるセルフリフレッシュコマンド、及び前記セルフリフレッシュモードを解除するセルフリフレッシュイグジットコマンドを、それぞれ発行し、前記第１の数の記憶データをリフレッシュするオートリフレッシュコマンドを発行し、前記記憶データのリフレッシュを行なわず前記半導体装置の消費電力をパワーダウンさせるパワーダウンモードにエントリさせるパワーダウンコマンド、及び前記パワーダウンモードを解除するパワーダウンイグジットコマンドを、それぞれ発行し、前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを、同一インターバル時間とし、前記記憶データへのアクセスを行う第１のコマンドを発行し、前記第１のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第１の期間の後に、前記記憶データをアクセスする第１のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第２の期間の後に、前記第１のコマンドを発行し、前記第１及び第２の期間は、同一の時間長である、ことを特徴とする。
【発明の効果】
【００１６】
本発明の半導体装置によれば、セルフリフレッシュコマンドに同期するリフレッシュ動作によりリフレッシュされるメモリセルの数を、オートリフレッシュコマンドに同期するリフレッシュ動作によりリフレッシュされるメモリセルの数と同じとし、セルフリフレッシュモードに対応してＤＬＬ回路の状態を更新させていることから、コントローラは、セルフリフレッシュイグジットコマンドを発行した後、コマンドを短時間で発行することが可能となる。
【００１７】
また、本発明のコントローラ及びその制御方法によれば、半導体装置の第１の数の記憶データをリフレッシュさせるセルフリフレッシュ及びオートリフレッシュのそれぞれのインターバル及びそれらの実行タイミングをコントローラ側で自立して管理することが可能となる。これにより、コントローラは、パワーダウンイグジットコマンドと同様に、セルフリフレッシュイグジットコマンドを発行した後、短時間でロウ系のコマンドを発行することが可能となる。
【００１８】
また、本発明の情報処理システム及びその制御方法によれば、同一の数の記憶データをリフレッシュするセルフリフレッシュコマンドとオートリフレッシュコマンドとすることから、半導体装置側におけるリフレッシュ動作の実行タイミングをコントローラ側で把握することが可能となる。これにより、コントローラは、パワーダウンイグジットコマンドと同様に、セルフリフレッシュイグジットコマンドを発行した後、短時間でロウ系のコマンドを発行することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の原理を説明するための模式図である。
【図２】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図３】第１の実施形態によるアクセス制御回路２０に含まれる主要な回路ブロックを示すブロック図である。
【図４】コマンド信号ＣＭＤ及びクロックイネーブル信号ＣＫＥによって示されるコマンドの一覧表である。
【図５】図３に示すセルフリフレッシュ制御回路１００の主要な回路図である。
【図６】ＤＬＬ回路２００の構成を示すブロック図である。
【図７】第１の実施形態によるアクセス制御回路２０の動作を説明するためのタイミング図である。
【図８】第１の実施形態による効果を説明するためのタイミング図である。
【図９】第１の実施形態によるアクセス制御回路２０の動作を説明するための別のタイミング図である。
【図１０】アクセス制御回路２０に含まれる主要な回路ブロックを示す他のブロック図であり、ＤＲＡＭの規格に準拠した第１の動作モードで動作する場合を示している。
【図１１】図１０に示すセルフリフレッシュ制御回路１００の主要な回路図である。
【図１２】第１の動作モードにおけるアクセス制御回路２０の動作を説明するためのタイミング図である。
【図１３】第２の実施形態によるアクセス制御回路２０ｂに含まれる主要な回路ブロックを示すブロック図である。
【図１４】ＯＤＴラッチ回路８２ｂの回路図である。
【図１５】第２の実施形態によるアクセス制御回路２０ｂの動作を説明するためのタイミング図である。
【図１６】情報処理システムの第１の実施形態のブロック図である。
【図１７】情報処理システムの第２の実施形態のブロック図である。
【図１８】２つの半導体装置１０ａ，１０ｂを１つのパッケージに搭載したデュアルダイパッケージＤＤＰの構造を説明するための模式的な断面図である。
【図１９】デュアルダイパッケージＤＤＰに設けられた外部端子３０３のレイアウトの一例を示す模式的な平面図である。
【図２０】情報処理システムの第３の実施形態のブロック図である。
【図２１】各ランクにおけるインピーダンス制御を説明するための表であり、（ａ）はＤＩＭＭ４０１に対してライト動作を行う場合、（ｂ）はＤＩＭＭ４０２に対してライト動作を行う場合、（ｃ）はＤＩＭＭ４０１に対してリード動作を行う場合、（ｄ）はＤＩＭＭ４０２に対してリード動作を行う場合を示している。
【発明を実施するための形態】
【００２０】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、セルフリフレッシュコマンドに応答してリフレッシュ動作を、例えば、オートリフレッシュコマンドに応答してリフレッシュ動作を実行する回数と同じ回数（１回）実行し、セルフリフレッシュイグジットコマンドに応答してＤＬＬ回路の状態更新を実行することを技術思想とする。よって、セルフリフレッシュにおいては、外部と非同期の周期を実現する内部オシレータは用いない。これにより、コントローラ側からセルフリフレッシュコマンドとセルフリフレッシュイグジットコマンドを周期的に交互に発行すれば、セルフリフレッシュイグジットコマンドを発行した後、ロウ系のコマンドや位相制御された内部クロック信号を必要とするコマンドを短時間で発行することが可能となる。
【００２１】
尚、オートリフレッシュと本願のセルフリフレッシュは、ともに外部に同期してリフレッシュを実行する点で同じであるが、消費電力やリフレッシュ中のインタフェースの仕様が異なる。セルフリフレッシュの消費電流は、オートリフレッシュの消費電流よりも少ない。コントローラは、セルフリフレッシュ時の多くの期間において同期信号である外部クロック信号（メモリバスのシステムクロックであり、外部同期信号とも言う）を停止するからである。また、半導体装置においては、セルフリフレッシュ時の方が、外部と通信する複数のクロックバッファ（入力バッファ回路）の数を、より多く非活性にすることが可能となり、リフレッシュに関連しない半導体装置の内部回路のパワー制御を最も小さくすることができる。インタフェースの視点においては、例えばデータを出力するデータ端子のインピーダンス制御が異なり、セルフリフレッシュ時は原則としてインピーダンス制御ができず、オートリフレッシュ時は可能である。
【００２２】
図１は、本発明の原理を説明するための模式図である。
【００２３】
図１には、１個のコントローラ５０と１個の半導体装置１０からなる情報処理システムが示されている。半導体装置１０には、コマンド端子２２、クロック端子２３及びデータ端子３１が設けられており、これらの端子はコントローラ５０に設けられたコマンド端子６１、クロック端子６２及びデータ端子６３にそれぞれ接続されている。コマンド端子２２は、後述するチップ選択端子２８を含む。コントローラ５０には、コマンドＣＭＤを発行するコマンド発行部５１、外部クロック信号ＣＫを発行するクロック発行部５２、記憶データＤＱを処理するデータ処理部５３及びリフレッシュ動作を管理するリフレッシュ管理部５４が含まれている。リフレッシュ管理部５４には、セルフリフレッシュコマンドＳＲＥ及びセルフリフレッシュイグジットコマンドＳＲＸを周期的に交互に発行するためのオシレータ５５が含まれている。コマンド端子２２は、不図示の複数の制御ピンで構成され、対応する複数の制御信号の論理の組み合わせによって後述する複数のコマンド（例えば、第１及び第２のコマンド）が定義される。本発明においては、所定の周波数を有する外部クロック信号を「同期信号」または「外部同期信号」と呼ぶことがある。コントローラ５０は１チップ構成である必要はなく、例えば、クロック発行部５２と他の部分が別チップで構成されていても構わない。
【００２４】
半導体装置１０は、記憶データを保持するメモリセルアレイ１１と、メモリセルアレイ１１から読み出された記憶データを内部クロック信号ＩＣＬＫ１に同期して出力する出力バッファ回路３０ａと、メモリセルアレイ１１へのアクセスを行うアクセス制御回路２０とを含む。アクセス制御回路２０には、セルフリフレッシュ制御回路１００及びＤＬＬ回路２００が含まれる。セルフリフレッシュ制御回路１００は、セルフリフレッシュコマンドＳＲＥ及びセルフリフレッシュイグジットコマンドＳＲＸに基づいて、メモリセルアレイ１１及びＤＬＬ回路２００を制御する回路である。ＤＬＬ回路２００は、外部クロック信号ＣＫに基づいて位相制御された内部クロック信号ＩＣＬＫ１を生成する回路である。
【００２５】
コントローラ５０から発行されるコマンドＣＭＤとしては、ロウ系コマンド、カラム系コマンドの他に、セルフリフレッシュモードにエントリするセルフリフレッシュコマンドＳＲＥ、セルフリフレッシュモードからイグジットするセルフリフレッシュイグジットコマンドＳＲＸなどが含まれる。
【００２６】
ロウ系コマンドとは、アクセス制御回路２０が、ロウアドレスに基づいてメモリセルアレイ１１へのアクセスを行うコマンドであり、アクティブコマンドＡＣＴやオートリフレッシュコマンドＲＥＦなどが該当する。本発明においてはこれらの種のコマンドを「第１のコマンド」と呼ぶことがある。一方、カラム系コマンドとは、アクセス制御回路２０が、カラムアドレスに基づいてデータ端子の状態を制御するコマンドであり、リードコマンドＲＤやライトコマンドＷＴなどが該当する。後述する図２に示される様に、リードコマンドＲＤが発行されると、アンプ回路１５のデータは、データ端子３１を介して外部へ出力される。ライトコマンドＷＴが発行されると、外部から供給されたデータは、データ端子３１を介してアンプ回路１５へ供給される。また、カラムアドレスとは無関係であるが、アクセス制御回路２０が、データ端子３１のインピーダンスを制御するインピーダンス制御信号ＯＤＴについてもカラム系コマンドに属する。これらのうち、リードコマンド及びインピーダンス制御信号は、内部クロック信号ＩＣＬＫ１に同期してデータ端子の状態を制御するコマンドであり、本発明においてはこれらの種のコマンドを「第２のコマンド」と呼ぶことがある。
【００２７】
図１に示す情報処理システムは、第１及び第２の動作モードを有している。第１の動作モードとはＤＲＡＭの規格（JEDEC (Joint Electron Device Engineering Council) Solid State Technology Association）に準拠した動作モードであり、第２の動作モードとはＤＲＡＭの規格とは異なる動作モードである。第１及び第２の動作モードのいずれに設定されている場合であっても、コントローラ５０から半導体装置１０にセルフリフレッシュコマンドＳＲＥを発行すると、半導体装置１０はセルフリフレッシュモードにエントリし、セルフリフレッシュイグジットコマンドＳＲＸを発行すると、半導体装置１０はセルフリフレッシュモードからイグジットする。しかしながら、セルフリフレッシュモード中におけるコントローラ５０及び半導体装置１０の動作は、第１の動作モードと第２の動作モードで相違する。
【００２８】
第１の動作モードに設定されている場合、半導体装置１０がセルフリフレッシュモードにエントリすると、アクセス制御回路２０は、図示しない内部オシレータを用いてリフレッシュ動作を外部とは非同期に周期的に実行する。したがって、リフレッシュ動作の実行タイミングは外部クロック信号ＣＫとは非同期となる。よって、セルフリフレッシュイグジットコマンドＳＲＸの発行と非同期なリフレッシュ動作が重なっとき、後者が優先される。セルフリフレッシュモードにエントリすると、ＤＬＬ回路２００が非活性化され、消費電力が削減される。ＤＬＬ回路２００が非活性化されると、それまで保持していた更新情報は破棄される。コントローラが、セルフリフレッシュモード中に外部クロック信号ＣＫの周波数を変更する場合、ＤＬＬ回路２００は、セルフリフレッシュイグジットコマンドＳＲＸの発行に連動して従前の更新情報を参照しないコールドスタートすることが好ましいからである。なお、ＤＬＬ回路２００は、複数回の更新によってロックされた状態となる。更新情報及びロックについては、後述する。
【００２９】
これに対し、第２の動作モードに設定されている場合、半導体装置１０がセルフリフレッシュモードにエントリすると、セルフリフレッシュ制御回路１００はリフレッシュ動作を１回だけ実行する。第１の動作モードとは異なり、オシレータを用いた周期的なリフレッシュ動作は行わない。また、セルフリフレッシュモードにエントリしている期間においては、コントローラ５０に含まれるクロック発行部５２は、原則として外部クロック信号ＣＫの発行を停止する。停止とは、外部クロック信号ＣＫがハイまたはローの状態を維持して振幅しない、またはハイインピーダンスであることを示す。そして、セルフリフレッシュイグジットコマンドＳＲＸが発行されるとＤＬＬ回路２００が一時的に活性化され、外部クロック信号ＣＫと半導体装置内の内部クロック信号ＩＣＬＫ１の位相状態の更新が行われる。このときＤＬＬ回路２００のリセットは行わず更新情報は保持される。したがって、従前の状態が更新される（従前の更新値を元に次の更新値が決定される）のみである。このため、セルフリフレッシュイグジットコマンドＳＲＸの発行に応答してＤＬＬ回路２００を活性化した後、ＤＬＬ回路２００がロックする（外部クロック信号ＣＫと半導体装置内の内部クロック信号ＩＣＬＫ１の位相が、ほぼマッチングした状態となる）のに要する時間は非常に短時間である。ＤＬＬ回路２００が活性化されている期間においては、コントローラ５０に含まれるクロック発行部５２から外部クロック信号ＣＫが発行される。つまり、ＤＬＬ回路２００が活性化する期間のみに対応して、クロック発行部５２から外部クロック信号ＣＫが発行される。
【００３０】
第２の動作モードにおいては、リフレッシュ管理部５４による制御のもと、セルフリフレッシュコマンドＳＲＥ及びセルフリフレッシュイグジットコマンドＳＲＸが所定の周期で周期的に交互に発行される。オシレータ５５における所定の周期は、第１の動作モードにおける半導体装置内の内部オシレータを用いたリフレッシュ動作の動作周期に一致させることが好ましい。これにより、半導体装置１０は、セルフリフレッシュコマンドＳＲＥに応答した１回のリフレッシュ動作と、セルフリフレッシュイグジットコマンドＳＲＸに応答したＤＬＬ回路２００の更新動作を交互に行うことになる。その結果、セルフリフレッシュモードからイグジットする時点においては、リフレッシュ動作が行われていない（セルフリフレッシュイグジットコマンドＳＲＸの発行と非同期なリフレッシュ動作が重ならない）状態が保証されることから、コントローラ５０は、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、短時間でメモリセルアレイ１１をアクセスする第１のコマンドを発行することが可能となる。しかも、セルフリフレッシュイグジットコマンドＳＲＸに応答してＤＬＬ回路２００の状態更新を行っていることから、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、内部クロック信号ＩＣＬＫ１を使用する上記第２のコマンドを短期間で発行することが可能となる。
【００３１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００３２】
図２は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００３３】
本実施形態による半導体装置１０はＤＲＡＭであり、図２に示すようにメモリセルアレイ１１を備えている。半導体装置１０は、主にＮ型チャネルのトランジスタ及びＰ型チャネルのトランジスタで形成される。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点に複数のメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。後述するように、メモリセルアレイ１１は８つのバンクに分かれている。
【００３４】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢ、クロックイネーブル信号ＣＫＥ、インピーダンス制御信号ＯＤＴ及びチップ選択信号ＣＳが供給される。これらの信号は、それぞれ対応する端子２１〜２６，２８を介して外部から入力される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の同期信号である。チップ選択信号ＣＳは、コントローラ５０が、半導体装置（アクセス制御回路２０）を選択する信号である。アクセス制御回路２０は、これらの信号に基づいて、ロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。
【００３５】
具体的には、コマンド信号ＣＭＤがアクティブコマンドＡＣＴである場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。この動作を「記憶データのアクセス」と呼ぶことがあり、この動作を実行させるためのコマンドを「第１のコマンド」と呼ぶことがある。
【００３６】
コマンド信号ＣＭＤがリードコマンドＲＤ又はライトコマンドＷＴである場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。この動作を「記憶データの出力」と呼ぶことがあり、この動作を実行させるためのコマンドを「第２のコマンド」と呼ぶことがある。
【００３７】
また、コマンド信号ＣＭＤがオートリフレッシュコマンドＲＥＦである場合、アクセス制御回路２０は図示しないリフレッシュカウンタのカウント値（リフレッシュアドレス）をロウデコーダ１２に供給する。これに応答して、ロウデコーダ１２はリフレッシュアドレスが示すワード線ＷＬを選択し、これにより当該ワード線ＷＬに接続された複数のメモリセルＭＣがセンスアンプＳＡによってリフレッシュされる。この動作を「記憶データのアクセス」と呼ぶことがあり、この動作を実行させるためのコマンドを「第１のコマンド」と呼ぶことがある。
【００３８】
さらに、コマンド信号ＣＭＤがセルフリフレッシュコマンドＳＲＥである場合、アクセス制御回路２０に含まれるセルフリフレッシュ制御回路１００が起動し、セルフリフレッシュモードにエントリする。そして、コマンド信号ＣＭＤがセルフリフレッシュイグジットコマンドＳＲＸである場合、セルフリフレッシュモードからイグジットする。
【００３９】
図２に示すように、アクセス制御回路２０にはＤＬＬ回路２００が含まれている。ＤＬＬ回路２００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＩＣＬＫ１を生成する回路である。ＤＬＬ回路２００は、外部クロック信号ＣＫ，ＣＫＢを遅延する遅延回路（図６の符号２１０）、前記遅延回路の遅延量を調整する遅延調整回路（図６の符号２２０及び２５０）、前記遅延回路の出力である内部クロック信号ＩＣＬＫ１と外部クロック信号ＣＫ，ＣＫＢとの位相を比較し、該比較結果を前記遅延回路に供給する位相比較回路（図６の符号２４０）を含む。内部クロック信号ＩＣＬＫ１はデータ入出力回路３０に含まれる出力バッファ回路３０ａに供給され、これにより、メモリセルアレイ１１から読み出されたリードデータＤＱが内部クロック信号ＩＣＬＫ１に同期してデータ端子３１から出力される。また、データ入出力回路３０にはインピーダンス制御信号ＩＯＤＴ１も供給される。インピーダンス制御信号ＩＯＤＴ１が活性化すると、出力バッファ回路３０ａが所定の状態となり、これによりデータ端子３１が所定のインピーダンスに制御される。この動作を「データ端子のインピーダンスを制御する」と呼ぶことがあり、この動作を実行させるためのコマンドを「第２のコマンド」と呼ぶことがある。
【００４０】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図２に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。電源回路４０は、負電圧（不図示）も生成する。
【００４１】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００４２】
図３は、アクセス制御回路２０に含まれる主要な回路ブロックを示すブロック図であり、本発明の第１の実施形態を示している。
【００４３】
図３に示すように、アクセス制御回路２０には入力バッファ回路７１〜７３が含まれている。入力バッファ回路７１は、外部クロック信号ＣＫ，ＣＫＢを受けて内部クロック信号ＩＣＬＫ０を生成する回路であり、本発明においては「第１の入力バッファ回路」と呼ぶことがある。入力バッファ回路７２は、インピーダンス制御信号ＯＤＴを受けてインピーダンス制御信号ＩＯＤＴ０を生成する回路であり、本発明においては「第２の入力バッファ回路」と呼ぶことがある。入力バッファ回路７３は、クロックイネーブル信号ＣＫＥを受けてクロックイネーブル信号ＣＫＥ０を生成する回路であり、本発明においては「第３の入力バッファ回路」と呼ぶことがある。入力バッファ回路７１，７２は、それぞれイネーブル信号ＣＫｅｎ及びセルフステート信号ＳＳによって活性化又は非活性化される。入力バッファ回路７１は、イネーブル信号ＣＫｅｎがハイで活性化される。入力バッファ回路７２は、セルフステート信号ＳＳがロウで活性化される。これに対し、入力バッファ回路７３については常時活性化される。これは、セルフリフレッシュイグジットコマンドＳＲＸがクロックイネーブル信号ＣＫＥによって示されるため、セルフリフレッシュモード中においても入力バッファ回路７３を活性化させておく必要があるからである。尚、セルフリフレッシュコマンドＳＲＥは、コマンド端子２２から入力されるコマンドＣＭＤと、クロックイネーブル端子２５から入力されるクロックイネーブル信号ＣＫＥによって示される。
【００４４】
図４は、コマンド信号ＣＭＤ及びクロックイネーブル信号ＣＫＥによって示されるコマンドの一覧表である。
【００４５】
図４に示すように、各コマンドは、コマンド信号ＣＭＤの組み合わせとクロックイネーブル信号ＣＫＥの論理レベルによって表現される。図４において「Ｈ」と表記されているのはハイレベル、「Ｌ」と表記されているのはローレベルであり、「−」と表記されているのはドントケアである。また、「ＣＳＢ」と表記されているのはチップ選択信号であり、「ＲＡＳＢ」と表記されているのはロウアドレスストローブ信号であり、「ＣＡＳＢ」と表記されているのはカラムアドレスストローブ信号であり、「ＷＥＢ」と表記されているのはライトイネーブル信号である。これらの信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは、コマンド信号ＣＭＤを構成する信号である。
【００４６】
具体的には、クロックイネーブル信号ＣＫＥをハイレベル（Ｈ）に保持したまま、ＣＳＢ，ＲＡＳＢ，ＣＡＳＢをローレベル（Ｌ）とし、ＷＥＢをハイレベル（Ｈ）とすれば、オートリフレッシュコマンドＲＥＦとして取り扱われる。また、ＣＳＢ，ＲＡＳＢ，ＣＡＳＢをローレベル（Ｌ）とし、ＷＥＢをハイレベル（Ｈ）とした状態で、クロックイネーブル信号ＣＫＥをハイレベル（Ｈ）からローレベル（Ｌ）に変化させれば、セルフリフレッシュコマンドＳＲＥとして取り扱われる。さらに、ＣＳＢをローレベル（Ｌ）とし、ＲＡＳＢ，ＣＡＳＢ，ＷＥＢをハイレベル（Ｈ）とした状態で、クロックイネーブル信号ＣＫＥをハイレベル（Ｈ）からローレベル（Ｌ）に変化させれば、パワーダウンコマンドＰＤＥとして取り扱われる。そして、ＣＳＢをハイレベル（Ｈ）とした状態で、クロックイネーブル信号ＣＫＥをローレベル（Ｌ）からハイレベル（Ｈ）に変化させれば、セルフリフレッシュイグジットコマンドＳＲＸ又はパワーダウンイグジットコマンドＰＤＸとして取り扱われる。
【００４７】
入力バッファ回路７１から出力される内部クロック信号ＩＣＬＫ０は、ＤＬＬ回路２００に供給される。ＤＬＬ回路２００は、内部クロック信号ＩＣＬＫ０に基づき位相制御された内部クロック信号ＩＣＬＫ１を生成する回路である。その詳細については後述するが、ＤＬＬ回路２００の動作状態としては、第１の活性状態、第２の活性状態及び非活性状態がある。
【００４８】
第１の活性状態とは、遅延回路、遅延調整回路及び位相比較回路が活性状態であり、よって位相制御された内部クロック信号ＩＣＬＫ１を生成し続ける動作状態であり、リードコマンドやインピーダンス制御信号ＯＤＴが発行された場合にこの動作状態となる。したがって、第１の活性状態において生成された内部クロック信号ＩＣＬＫ１は、図２に示した出力バッファ回路３０ａに供給される。一方、第２の活性状態とは、位相制御された内部クロック信号ＩＣＬＫ１を所定時間毎に生成する動作状態であり、所定時間毎に遅延回路、遅延調整回路及び位相比較回路が活性化する。所定時間毎に内部クロック信号ＩＣＬＫ１と外部クロック信号ＣＫ，ＣＫＢとの位相を確認することによって、温度や電圧の変化による位相のずれを解消するための更新動作である。詳細には、遅延調整回路が遅延回路に供給する遅延量の情報を所定時間毎に更新する動作である。したがって、第２の活性状態において生成された内部クロック信号ＩＣＬＫ１は、図２に示した出力バッファ回路３０ａに供給する必要はない。そして、非活性状態とは遅延回路、遅延調整回路及び位相比較回路が非活性状態であり、よって内部クロック信号ＩＣＬＫ１を生成しない状態である。但し、遅延調整回路に含まれる更新情報を保持するカウンタ回路２２０の情報は保持される。
【００４９】
本実施形態では、セルフリフレッシュイグジットコマンドＳＲＸに応答してＤＬＬ回路２００が第２の活性状態とされる。非活性状態から第２の活性状態への遷移は更新開始信号ＳＴとトリガとして行われ、更新動作が完了すると、ＤＬＬ回路２００から更新終了信号ＥＮＤが出力される。
【００５０】
入力バッファ回路７２から供給されるインピーダンス制御信号ＩＯＤＴ０は、ＯＤＴラッチ回路８２にラッチされる。ＯＤＴラッチ回路８２は、内部クロック信号ＩＣＬＫ０に同期してインピーダンス制御信号ＩＯＤＴ０をラッチする回路であり、その出力であるインピーダンス制御信号ＩＯＤＴ１は、図２に示すデータ入出力回路３０に供給される。
【００５１】
入力バッファ回路７３から出力されるクロックイネーブル信号ＩＣＫＥ０は、ＣＫＥラッチ回路８３にラッチされる。ＣＫＥラッチ回路８３は、内部クロック信号ＩＣＬＫ０に同期してクロックイネーブル信号ＩＣＫＥ０をラッチする回路であり、その出力であるクロックイネーブル信号ＩＣＫＥ１は、セルフリフレッシュ制御回路１００に供給される。
【００５２】
セルフリフレッシュ制御回路１００は、クロックイネーブル信号ＩＣＫＥ０，ＩＣＫＥ１、リフレッシュコマンドＲＥＦＣＯＭ及び更新終了信号ＥＮＤを受け、各種内部信号を生成する回路ブロックである。リフレッシュコマンドＲＥＦＣＯＭは、コマンド信号ＣＭＤが含むオートリフレッシュコマンドＲＥＦ及びセルフリフレッシュコマンドＳＲＥに共通するコマンドである。リフレッシュコマンドＲＥＦＣＯＭとは、オートリフレッシュコマンドＲＥＦ又はセルフリフレッシュコマンドＳＲＥが投入された場合に活性化する信号である。セルフリフレッシュ制御回路１００が生成する内部信号は、オートリフレッシュ信号ＡＲＥＦ０、セルフリフレッシュ信号ＳＲＥＦ０、イネーブル信号ＣＫｅｎ、セルフステート信号ＳＳ及び更新開始信号ＳＴである。セルフリフレッシュ制御回路１００の具体的な回路構成については後述する。
【００５３】
図３に示すように、オートリフレッシュ信号ＡＲＥＦ０及びセルフリフレッシュ信号ＳＲＥＦ０は、ＯＲゲート回路Ｇ１に供給され、その出力であるリフレッシュ信号ＲＥＦ１はリフレッシュカウンタ９０に供給される。リフレッシュカウンタ９０は、リフレッシュ信号ＲＥＦ１及びアイドル信号ＩＤＬＥの複数回のトグルに応答して８本のリフレッシュ信号ＲＥＦ２＜７：０＞を互いに少しずつずらしてそれぞれ時系列に８回連続的に生成する回路である。本実施形態ではメモリセルアレイ１１が８つのバンクに分かれており、リフレッシュ信号ＲＥＦ２＜７：０＞は、それぞれ対応するバンク＜７：０＞のリフレッシュ信号として用いられる。つまり、一回のリフレッシュ信号ＲＥＦ１に応答してアイドル信号ＩＤＬＥが７回トグルし、よって８本のリフレッシュ信号ＲＥＦ２＜７：０＞のそれぞれが８回連続的に生成され、従って６４本のワード線が選択される。
【００５４】
リフレッシュ信号ＲＥＦ２＜７：０＞は、ロウコントロール回路９５に供給される。ロウコントロール回路９５にはリフレッシュアドレスを記憶するアドレスカウンタが含まれており、リフレッシュ信号ＲＥＦ２＜７：０＞のそれぞれが活性化すると、対応するバンク＜７：０＞にアクティブ信号ＡＣＴ＜７：０＞とともにリフレッシュアドレスを出力する。アクティブ信号ＡＣＴ＜７：０＞がそれぞれ活性化すると、対応するバンク＜７：０＞においては、リフレッシュアドレスが示すワード線に対してアクセスが行われる。その後、各バンク＜７：０＞からそれぞれ遅延アクティブ信号ＡＣＴ＿Ｄ＜７：０＞がロウコントロール回路９５にフィードバックされることにより、次のリフレッシュアドレスが供給される。ロウコントロール回路９５は、遅延アクティブ信号ＡＣＴ＿Ｄ＜７：０＞を受けてアイドル信号ＩＤＬＥをリフレッシュカウンタ９０へ出力する。リフレッシュカウンタ９０は、アイドル信号ＩＤＬＥに対応してリフレッシュカウンタ９０をカウントアップし、再度８本のリフレッシュ信号ＲＥＦ２＜７：０＞を互いに少しずつずらして生成する。各バンク＜７：０＞のリフレッシュは、スタガー動作によって実行される。このルーチンを８回繰り返す。このような動作を所定回数（例えば８回）繰り返すことにより、各バンク＜７：０＞のそれぞれにおいて８本のワード線が時系列に選択されることになる。これにより、合計６４本のワード線に繋がるメモリセルＭＣに対するリフレッシュ動作が完了する。つまり、一回のリフレッシュ信号ＲＥＦ１の活性に対応して、６４回の内部リフレッシュが時系列に実行される。
【００５５】
図５は、セルフリフレッシュ制御回路１００の主要な回路図である。
【００５６】
図５に示すように、セルフリフレッシュ制御回路１００は、ＳＲラッチ回路Ｌ１，Ｌ２を備えている。セルフリフレッシュ制御回路１００にはセルフリフレッシュ用のオシレータが設けられていないが、後述するように、ＤＲＡＭの規格に準拠した動作を可能とするためには、セルフリフレッシュ制御回路１００にセルフリフレッシュ用のオシレータを設けておくことが望ましい。ＳＲラッチ回路Ｌ１，Ｌ２は、いずれもセットノードＳ及びリセットノードＲを備えており、各ノードにローレベルの信号が入力されるとセット又はリセットされる。
【００５７】
具体的に説明すると、ＳＲラッチ回路Ｌ１のセットノードＳには、クロックイネーブル信号ＩＣＫＥ１の反転信号とリフレッシュコマンドＲＥＦＣＯＭの否定論理積を取った信号が入力される。一方、ＳＲラッチ回路Ｌ１のリセットノードＲには、クロックイネーブル信号ＩＣＫＥ０の反転信号が入力される。これにより、ＳＲラッチ回路Ｌ１は、クロックイネーブル信号ＩＣＫＥ１がローレベル、且つ、リフレッシュコマンドＲＥＦＣＯＭがハイレベルになるとセットされ、クロックイネーブル信号ＩＣＫＥ０がハイレベルになるとリセットされる。クロックイネーブル信号ＩＣＫＥ１がローレベル、且つ、リフレッシュコマンドＲＥＦＣＯＭがハイレベルになるのは、セルフリフレッシュコマンドＳＲＥが発行された場合であり、クロックイネーブル信号ＩＣＫＥ０がハイレベルになるのはセルフリフレッシュイグジットコマンドＳＲＸが発行された場合である。したがって、ＳＲラッチ回路Ｌ１は、セルフリフレッシュコマンドＳＲＥが発行されるとセットされ、セルフリフレッシュイグジットコマンドＳＲＸが発行されるとリセットされることになる。ＳＲラッチ回路Ｌ１の出力はセルフステート信号ＳＳであり、図３に示した入力バッファ回路７２に供給される。
【００５８】
また、ＳＲラッチ回路Ｌ１のセットノードＳに供給される信号は、そのままセルフリフレッシュ信号ＳＲＥＦ０として用いられる。セルフリフレッシュ信号ＳＲＥＦ０は、図３に示すＯＲゲート回路Ｇ１に供給される。したがって、セルフリフレッシュコマンドＳＲＥが発行される度に、リフレッシュ動作が行われることになる。また、クロックイネーブル信号ＩＣＫＥ１がハイレベル、且つ、リフレッシュコマンドＲＥＦＣＯＭがハイレベルになるのは、オートリフレッシュコマンドＲＥＦが発行された場合であり、クロックイネーブル信号ＩＣＫＥ１とリフレッシュコマンドＲＥＦＣＯＭの論理積を取った信号は、オートリフレッシュ信号ＡＲＥＦ０として用いられる。オートリフレッシュ信号ＡＲＥＦ０についても、図３に示すＯＲゲート回路Ｇ１に供給される。
【００５９】
セルフステート信号ＳＳは、ワンショットパルス生成回路ＯＰ１にも供給される。ワンショットパルス生成回路ＯＰ１は、セルフステート信号ＳＳがハイレベルからローレベルに変化したことに応答して更新開始信号ＳＴを活性化させる。したがって、セルフリフレッシュイグジットコマンドＳＲＸが発行される度に、ＤＬＬ回路２００の更新動作が開始することになる。
【００６０】
ワンショットパルス生成回路ＯＰ１の出力は、ＳＲラッチ回路Ｌ２のセットノードＳに供給される。また、ＳＲラッチ回路Ｌ２のリセットノードＲには、更新終了信号ＥＮＤの反転信号が入力される。これにより、ＳＲラッチ回路Ｌ２は、セルフリフレッシュイグジットコマンドＳＲＸが発行される度にセットされ、更新終了信号ＥＮＤが活性化する度にリセットされることになる。さらに、ラッチ回路Ｌ１，Ｌ２の出力はＮＡＮＤゲート回路Ｇ０に供給され、その出力はイネーブル信号ＣＫｅｎとして用いられる。したがって、イネーブル信号ＣＫｅｎは、ラッチ回路Ｌ１がセットされ、且つ、ラッチ回路Ｌ２がリセットされるとローレベルとなる。その他の状態では、イネーブル信号ＣＫｅｎは常にハイレベルに活性化される。
【００６１】
図６は、ＤＬＬ回路２００の構成を示すブロック図である。
【００６２】
図６に示すように、ＤＬＬ回路２００は、内部クロック信号ＩＣＬＫ０を遅延させることによって内部クロック信号ＩＣＬＫ１を生成するディレイライン２１０を備えている。ディレイライン２１０は、カウンタ回路２２０のカウント値ＣＯＵＮＴに応じた遅延を内部クロック信号ＩＣＬＫ０に与えることによって、内部クロック信号ＩＣＬＫ１を生成する回路である。
【００６３】
内部クロック信号ＩＣＬＫ１は、図２に示した出力バッファ回路３０ａに供給されるとともに、レプリカバッファ回路２３０にも供給される。レプリカバッファ回路２３０は、内部クロック信号ＩＣＬＫ１に基づいてレプリカである内部クロック信号ＲＣＬＫを生成する回路であり、出力バッファ回路３０ａと同一の特性を有している。出力バッファ回路３０ａは内部クロック信号ＩＣＬＫ１に同期してリードデータＤＱを出力するものであることから、レプリカバッファ回路２３０から出力される内部クロック信号ＲＣＬＫは、リードデータＤＱと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相比較回路２４０によって行われ、その結果を、ＤＬＬ制御回路２５０を介してカウンタ回路２２０にフィードバックすることによって位相のずれが補正される。
【００６４】
位相比較回路２４０は、内部クロック信号ＩＣＬＫ０と内部クロック信号ＲＣＬＫの位相を比較し、その結果に基づいて位相判定信号ＰＤを生成する回路である。ここで、内部クロック信号ＩＣＬＫ０は外部クロック信号ＣＫ，ＣＫＢとタイミングが一致する信号であり、内部クロック信号ＲＣＬＫはリードデータＤＱとタイミングが一致する信号であることから、位相比較回路２４０は、外部クロック信号ＣＫ，ＣＫＢとリードデータＤＱの位相を間接的に比較していることになる。比較の結果、内部クロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫ０に対して遅れていれば、位相判定信号ＰＤを一方の論理レベル（例えばローレベル）とする。これに応答してＤＬＬ制御回路２５０はカウンタ回路２２０をカウントダウンし、これによりディレイライン２１０の遅延量を減少させる。逆に、内部クロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫ０に対して進んでいれば、位相判定信号ＰＤを他方の論理レベル（例えばハイレベル）とする。これに応答してＤＬＬ制御回路２５０はカウンタ回路２２０をカウントアップし、これによりディレイライン２１０の遅延量を増大させる。このような動作を周期的に繰り返すことにより、内部クロック信号ＩＣＬＫ０と内部クロック信号ＲＣＬＫの位相を一致させれば、結果的に、リードデータＤＱと外部クロック信号ＣＫ，ＣＫＢの位相が一致することになる。
【００６５】
ＤＬＬ制御回路２５０の動作は、リード信号ＲＤ、更新開始信号ＳＴ及びリセット信号ＲＳＴによって制御される。リード信号ＲＤはリードコマンドが発行された場合に活性化される信号であり、これが活性化している期間においては、ＤＬＬ制御回路２５０はカウンタ回路２２０の更新動作を継続する。これは、上述した第１の活性状態に相当し、位相制御された内部クロック信号ＩＣＬＫ１が連続的に生成される。これに対し、更新開始信号ＳＴは図５に示したセルフリフレッシュ制御回路１００によって生成される信号であり、これが活性化するとＤＬＬ制御回路２５０は、カウンタ回路２２０の更新動作を一定期間又は一定回数実行する。これは、上述した第２の活性状態に相当し、温度や電圧の変化による位相のずれを解消するために実行される。カウンタ回路２２０の更新動作を一定期間又は一定回数実行し、これにより内部クロック信号ＩＣＬＫ１が所望の位相に達した後は、ＤＬＬ制御回路２５０は更新終了信号ＥＮＤを発生させる。このとき、カウンタ回路２２０はリセットせず、更新終了信号ＥＮＤの発生時のカウント値を保持したまま非活性状態に遷移する。したがって、更新開始信号ＳＴを定期的に実行すれば、リード信号ＲＤが発生した場合に位相制御された内部クロック信号ＩＣＬＫ１を速やかに生成することが可能となる。
【００６６】
リセット信号ＲＳＴは、ＤＬＬ回路２００の全体を初期化する場合に活性化する信号であり、これが活性化すると、カウンタ回路２２０のカウント値は初期値にリセットされ、その後、位相制御された内部クロック信号ＩＣＬＫ１が生成されるまでＤＬＬ回路２００が活性化される。つまり、従前の更新情報は、電気的に破棄される。したがって、一旦リセット信号ＲＳＴが活性化すると、位相制御された内部クロック信号ＩＣＬＫ１の出力が可能となるまでにある程度の時間が必要となる。リセット信号ＲＳＴは、半導体装置１０の内部で自動生成されるとともに、コントローラ５０からリセットコマンドが発行された場合にも活性化される。
【００６７】
以上が第１の実施形態によるアクセス制御回路２０の回路構成である。次に、第１の実施形態によるアクセス制御回路２０の動作について説明する。
【００６８】
図７は、第１の実施形態によるアクセス制御回路２０の動作を説明するためのタイミング図である。
【００６９】
図７に示す例では、時刻ｔ１１にオートリフレッシュコマンドＲＥＦが発行され、時刻ｔ１２にセルフリフレッシュコマンドＳＲＥが発行され、時刻ｔ１３にセルフリフレッシュイグジットコマンドＳＲＸが発行され、時刻ｔ１４に再びセルフリフレッシュコマンドＳＲＥが発行されている。したがって、時刻ｔ１２〜ｔ１３の期間及び時刻ｔ１４以降の期間は、半導体装置１０がセルフリフレッシュモードにエントリしている期間であり、その他の期間は半導体装置１０がセルフリフレッシュモードにエントリしていない期間である。図７には示されていないが、時刻ｔ１２以降の期間は、セルフリフレッシュコマンドＳＲＥとセルフリフレッシュイグジットコマンドＳＲＸが周期的に交互に発行される期間であり、このような制御は、コントローラ５０が疑似セルフリフレッシュモードにエントリしている場合に実行される。疑似セルフリフレッシュモードとは、セルフリフレッシュコマンドＳＲＥとセルフリフレッシュイグジットコマンドＳＲＸを周期的に交互に発行することによって、規格に準拠したＤＲＡＭがセルフリフレッシュモードにエントリしている場合と同様の低消費電力を実現するための動作モードである。このため、疑似セルフリフレッシュモードにエントリしている期間においては、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、次のセルフリフレッシュコマンドＳＲＥを発行するまでの期間に、第１のコマンドや第２のコマンドなど、他のコマンドは発行しない。疑似セルフリフレッシュモードにおいては、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、直ちにセルフリフレッシュコマンドＳＲＥを発行する。この点は、通常のＤＲＡＭにおいて、セルフリフレッシュモードから復帰した後、次にセルフリフレッシュモードにエントリする場合と根本的に異なる。
【００７０】
セルフリフレッシュモードにエントリしていない期間においては、図５に示したＳＲラッチ回路Ｌ１がリセットされているため、セルフステート信号ＳＳはローレベルに固定されている。このため、図３に示した入力バッファ回路７２は活性状態であり、インピーダンス制御信号ＯＤＴの入力がコントローラ５０から可能となる。インピーダンス制御信号ＩＯＤＴ０は、ＯＤＴラッチ回路８２において内部クロック信号ＩＣＬＫ０に同期してラッチされ、ラッチされた信号であるインピーダンス制御信号ＩＯＤＴ１が出力バッファ回路３０ａに供給される。このため、インピーダンス制御信号ＯＤＴは、外部クロック信号ＣＫの立ち上がりエッジに同期して入力する必要がある。したがって、外部クロック信号ＣＫの立ち上がりエッジからセットアップマージン及びホールドマージンを確保した期間においてインピーダンス制御信号ＯＤＴの入力が有効となり、その他の期間においては無効となる。図７においては、インピーダンス制御信号ＯＤＴの入力が無効となる期間（ドントケア）をハッチングで表示している。尚、図７に示す例では、インピーダンス制御信号ＯＤＴはセルフリフレッシュモードにエントリしている殆どの期間中において入力されていない（つまり、ドントケアである）が、セルフリフレッシュモードにエントリしている殆どの期間中においては入力バッファ回路７２が非活性化されるため、この期間においてはインピーダンス制御信号ＯＤＴをコントローラ５０から供給することはできない。詳細には、図５で示したセルフステート信号ＳＳの生成論理は、理解しやすく生成論理を簡易化したものであり、時刻ｔ１２のセルフリフレッシュコマンドＳＲＥが発行されるとき、時刻ｔ１３のセルフリフレッシュイグジットコマンドＳＲＸが発行されるとき、のそれぞれにおいて、図３に示した入力バッファ回路７２は活性化され、外部から供給されるインピーダンス制御信号ＯＤＴは半導体装置の内部に取り込まれる。インピーダンス制御信号ＩＯＤＴ１を生成するＯＤＴラッチ回路８２、ＯＤＴラッチ回路８２を制御する内部クロック信号ＩＣＬＫ０、内部クロック信号ＩＣＬＫ０を生成するイネーブル信号ＣＫｅｎも同様である。つまり、図５が示すセルフリフレッシュ制御回路１００は、例えば、後述する図１１が示すＤＲＡＭの規格に準拠したセルフリフレッシュ制御回路１００との違いを明確に理解することに有用である。
【００７１】
まず、時刻ｔ１１にオートリフレッシュコマンドＲＥＦが発行されると、オートリフレッシュ信号ＡＲＥＦ０が活性化する。これに応答して、リフレッシュカウンタ９０は、各バンクに対してリフレッシュ信号ＲＥＦ２＜７：０＞を８回生成し、ロウコントロール回路９５は各バンクに対してアクティブ信号ＡＣＴ＜７：０＞を８回供給する。リフレッシュアドレスについてはロウコントロール回路９５の内部でインクリメントされ、これにより８回のアクティブ信号ＡＣＴ＜７：０＞に同期して異なる８本のワード線が次々と選択される。その結果、合計で６４本のワード線が選択される。これら６４本のワード線を選択するためには、リフレッシュ期間ｔＲＦＣを要する。したがって、オートリフレッシュコマンドＲＥＦを発行した後、リフレッシュ期間ｔＲＦＣが経過するまでは、コントローラ５０による他のコマンドの発行が禁止される。
【００７２】
次に、時刻ｔ１２においてセルフリフレッシュコマンドＳＲＥが発行されると、図５に示したＳＲラッチ回路Ｌ１がセットされ、セルフステート信号ＳＳがハイレベルに変化する。これにより、図３に示した入力バッファ回路７２が非活性化され、消費電力が削減される。さらに、ＳＲラッチ回路Ｌ２はリセットされていることから、イネーブル信号ＣＫｅｎがローレベルに変化する。これにより、図３に示した入力バッファ回路７１も非活性化され、消費電力が削減される。尚、コントローラ５０のクロック発行部５２は、時刻１２において、それまで供給し続けていた外部クロック信号ＣＫの供給を、セルフリフレッシュコマンドＳＲＥの発行に関連して停止してもよい。システムの低消費電力化が図れる。
【００７３】
また、セルフリフレッシュコマンドＳＲＥが発行されると、直ちにセルフリフレッシュ信号ＳＲＥＦ０がハイレベルに活性化する。リフレッシュ信号ＳＲＥＦ０が活性化すると、リフレッシュカウンタ９０は、オートリフレッシュ信号ＡＲＥＦ０が活性化した場合と同じ動作を行う。つまり合計で６４本のワード線が次々と選択される。本実施形態では、セルフリフレッシュモードにおいて実行されるリフレッシュ動作は１回限りである。
【００７４】
そして、時刻ｔ１３においてセルフリフレッシュイグジットコマンドＳＲＸが発行されると、図５に示したＳＲラッチ回路Ｌ１がリセットされ、セルフステート信号ＳＳがローレベルに変化するとともに、イネーブル信号ＣＫｅｎがハイレベルに変化する。これにより、入力バッファ回路７１，７２が活性化され、外部クロック信号ＣＫ及びインピーダンス制御信号ＯＤＴの入力が可能となる。
【００７５】
さらに、セルフステート信号ＳＳがローレベルに変化したことに応答して、ワンショットパルス生成回路ＯＰ１から更新開始信号ＳＴが出力される。これにより、ＤＬＬ回路２００は、入力バッファ回路７１から出力される内部クロック信号ＩＣＬＫ０に基づいて、位相制御された内部クロック信号ＩＣＬＫ１の生成を行う。つまり、ＤＬＬ回路２００の更新動作が行われる。ＤＬＬ回路２００の更新動作が終了すると、ＤＬＬ回路２００から更新終了信号ＥＮＤが出力され、ＳＲラッチ回路Ｌ２はリセットされる。これにより、イネーブル信号ＣＫｅｎは再びローレベルに変化し、入力バッファ回路７１が非活性化される。よって、セルフリフレッシュ中のＤＬＬ回路の更新時間以外の期間において、入力バッファ回路７１の低消費電力が実現できる。このとき、カウンタ回路２２０はリセットせず、更新終了信号ＥＮＤの発生時のカウント値を保持したまま非活性状態に遷移する。尚、コントローラ５０が外部クロック信号ＣＫの発行を再開するタイミングは、時刻ｔ１３よりも前であることが望ましい。これは、本実施形態ではてセルフリフレッシュイグジットコマンドＳＲＸに応答してＤＬＬ回路２００の更新動作が直ちに実行されるからである。尚、再開された外部クロック信号ＣＫの供給は、ＤＬＬ回路２００の更新動作が終了する所定の時間に対応して維持される。つまり、所定時間の後、コントローラ５０は再度外部クロック信号ＣＫの供給を停止する。
【００７６】
図７に示す例では、ＤＬＬ回路２００の更新動作を行っている期間、すなわち、更新開始信号ＳＴが活性化してから更新終了信号ＥＮＤが活性化するまでの期間において、セルフリフレッシュコマンドＳＲＥが再び発行されている（時刻ｔ１４）。これにより、ＳＲラッチ回路Ｌ１が再びセットされるが、この時点ではＳＲラッチ回路Ｌ２がセット状態であるため、イネーブル信号ＣＫｅｎはハイレベルを維持する。そして、更新終了信号ＥＮＤが出力され、これによりＳＲラッチ回路Ｌ２がリセットされると、イネーブル信号ＣＫｅｎはローレベルに変化し、入力バッファ回路７１が非活性化される。
【００７７】
このような動作、つまり、セルフリフレッシュコマンドＳＲＥとセルフリフレッシュイグジットコマンドＳＲＸを交互に発行する動作は、コントローラ５０が上述した疑似セルフリフレッシュモードにエントリしている期間中、繰り返し行われる。そして、セルフリフレッシュコマンドＳＲＥの発行周期を、通常のＤＲＡＭのセルフリフレッシュモード中におけるリフレッシュ動作の実行周期（約７．８μｓ）と一致させれば、単位期間（規格では６４ｍｓ）内に全てのメモリセルＭＣをリフレッシュすることが可能となる。このことは、単位期間当たりのセルフリフレッシュコマンドＳＲＥの発行数を、単位期間当たりのオートリフレッシュコマンドＲＥＦの発行数と一致させればよいことを意味する。
【００７８】
このように、本実施形態においては、セルフリフレッシュコマンドＳＲＥに応答してリフレッシュ動作をオートリフレッシュ時と同じ回数である１回だけ実行していることから、セルフリフレッシュコマンドＳＲＥを発行してから、リフレッシュ期間ｔＲＦＣが経過した後にセルフリフレッシュイグジットコマンドＳＲＸを発行すれば、その時点においてリフレッシュ動作が行われていない状態が保証される。このため、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、短時間で第１のコマンドを発行することが可能となる。しかも、セルフリフレッシュイグジットコマンドＳＲＸに応答してＤＬＬ回路２００の更新動作が行われることから、疑似セルフリフレッシュモード中においてもＤＬＬ回路２００のロックした状態（内部クロック信号ＩＣＬＫ０と内部クロック信号ＲＣＬＫの位相がほぼマッチングした状態）が保たれる。このため、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、内部クロック信号ＩＣＬＫ１を使用する第２のコマンドを短期間で発行することが可能となる。
【００７９】
尚、本願の技術思想の一つは、擬似セルフリフレッシュモードにエントリしている期間中に、その他のコマンドを排除するわけではない。詳細には、コントローラは、時刻ｔ１２と時刻ｔ１４のセルフリフレッシュコマンドＳＲＥの両者のインターバル時間を、前述の実行周期（約７．８μｓ）に維持し、且つ、時刻ｔ１２と時刻ｔ１３の期間を６４本のワード線に関連する内部リフレッシュの時間（ｔＲＦＣ；数１００ｎｓ）を維持した上で、時刻ｔ１３と時刻ｔ１４の期間（ｔＣＫＥ）を、より長く設定することができる。セルフリフレッシュイグジットコマンドＳＲＸの発行からセルフリフレッシュコマンドＳＲＥの発行までの期間を、より長く設定する。コントローラは、この期間にその他のコマンドを発行することができる。
【００８０】
更に、後述する第２の実施形態に示すように、コントローラ５０は、時刻ｔ１２と時刻ｔ１３の期間に、データ端子３１のインピーダンス制御を行うインピーダンス制御コマンド（インピーダンス制御信号ＯＤＴ）を、発行することができる。
【００８１】
図８の変形例として、セルフリフレッシュイグジットコマンドＳＲＸに応答してＤＬＬ回路２００の更新動作を実施することに代えて、セルフリフレッシュコマンドＳＲＥに応答してＤＬＬ回路２００の更新動作を実施してもよい。この場合も、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、内部クロック信号ＩＣＬＫ１を使用する第２のコマンドを短期間で発行することが可能となる。尚、この場合、セルフリフレッシュコマンドＳＲＥに関連して外部クロック信号ＣＫの供給を停止することに代えて、時刻１２においても、ＤＬＬ回路２００の更新動作が終了する所定の時間に対応して維持される。所定時間の後、再度外部クロック信号ＣＫの供給が停止される。セルフリフレッシュモードにエントリしている期間を、オートリフレッシュに必要なリフレッシュ期間ｔＲＦＣに準ずれば、セルフリフレッシュコマンドＳＲＥに応答してＤＬＬ回路２００を更新した更新情報は、リフレッシュ期間ｔＲＦＣ後に発行されたセルフリフレッシュイグジットコマンドＳＲＸの時刻においても有用である。
【００８２】
よって、本実施形態においては、少なくとも、（１）セルフリフレッシュイグジットコマンドＳＲＸに応答してＤＬＬ回路２００の更新動作を実施する、（２）セルフリフレッシュコマンドＳＲＥに応答してＤＬＬ回路２００の更新動作を実施する、のいずれか一方であれば良いことが理解できる。
【００８３】
図８は、本実施形態による効果を説明するためのタイミング図である。
【００８４】
図８に示す例では、時刻ｔ２１にオートリフレッシュコマンドＲＥＦが発行され、時刻ｔ２２にセルフリフレッシュコマンドＳＲＥが発行され、時刻ｔ２３にセルフリフレッシュイグジットコマンドＳＲＸが発行され、時刻ｔ２４に第１のコマンドＡが発行され、時刻ｔ２５に第２のコマンドＢが発行されている。セルフリフレッシュコマンドＳＲＥ及びセルフリフレッシュイグジットコマンドＳＲＸが発行された場合の動作は上述の通りであることから、重複する説明は省略する。
【００８５】
図８に示すように、コントローラが、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドＡを発行可能な最短期間は、一般的なＤＲＡＭと比べて大幅に短縮され、例えば、７．５ｎｓである。つまり、セルフリフレッシュイグジットコマンドＳＲＸを発行してから７．５ｎｓが経過すれば、第１のコマンドＡの発行が許可される。これは、上述の通り、セルフリフレッシュイグジットコマンドＳＲＸを発行する時点において、リフレッシュ動作が行われていない状態が保証されるからである。
【００８６】
また、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第２のコマンドＢを発行可能な最短期間についても、一般的なＤＲＡＭと比べて大幅に短縮され、例えば、２４ｎｓである。つまり、セルフリフレッシュイグジットコマンドＳＲＸを発行してから２４ｎｓが経過すれば、第２のコマンドＢの発行が許可される。
【００８７】
尚、ＤＬＬ回路２００から更新終了信号ＥＮＤが出力され、ＤＬＬ回路２００の更新動作が終了する前の時刻ｔ２５に、第２のコマンドＢが発行されているが、実動作上は問題ない。図７の時刻ｔ１３に示される更新動作が繰り返し実行され、内部クロック信号ＩＣＬＫ１と外部クロック信号ＣＫ，ＣＫＢとの位相が、ほぼマッチングされているからである。セルフリフレッシュコマンドＳＲＥに応答してＤＬＬ回路２００の更新動作を実施する図８の変形例においては、まったく問題ない。
【００８８】
図９は、第１の実施形態によるアクセス制御回路２０の動作を説明するための別のタイミング図である。
【００８９】
図９に示す例では、時刻ｔ３１にパワーダウンコマンドＰＤＥが発行され、時刻ｔ３２にパワーダウンイグジットコマンドＰＤＸが発行され、時刻ｔ３３に第１のコマンドＡが発行され、時刻ｔ３４に第２のコマンドＢが発行されている。したがって、時刻ｔ３１〜ｔ３２の期間は、パワーダウンモードにエントリしている期間である。
【００９０】
ここで、パワーダウンモードとは、ＤＲＡＭの規格に準拠したセルフリフレッシュモードと同様に第１及び第２のコマンドの入力が禁止される動作モードである。セルフリフレッシュモードとの主な違いは、コントローラは、パワーダウンモードにおいては、外部クロック信号ＣＫ，ＣＫＢを半導体装置１０に供給し続ける必要がある点、及びインピーダンス制御信号ＯＤＴの入力が可能である点、並びに、半導体装置は、パワーダウンモードにおいては、自動的なリフレッシュ動作（記憶データのリフレッシュ）を行わない点、及びＤＬＬ回路が動作する点、及び半導体装置１０が備える内部回路の消費電力を低減するも半導体装置１０が備える外部端子に接続する入力回路（入力バッファ回路）を活性化する点、等である。例えば、クロック端子２３，２４に接続する入力バッファ回路７１は、パワーダウンモードにおいては活性され、ＤＲＡＭの規格に準拠したセルフリフレッシュモードにおいては非活性される。これらの違いにより、パワーダウンモードの方がセルフリフレッシュモードよりもパワーダウンイグジット後にコマンド（第１のコマンド）を投入可能な時間が短い、という利点があるものの、セルフリフレッシュモードの方がパワーダウンモードよりも消費電力が少ない。特に、パワーダウンモードは、入力バッファ回路７１及びＤＬＬ回路を、活性にしているからである。
【００９１】
パワーダウンイグジットコマンドＰＤＸを発行してから第１のコマンドＡを発行可能な最短期間は、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドＡを発行可能な最短期間と等しい。つまり、パワーダウンイグジットコマンドＰＤＸを発行してから、例えば７．５ｎｓが経過すれば、第１のコマンドＡの発行が許可される。これは、上述の通り、パワーダウンモードにおいてはリフレッシュ動作が行われないため、パワーダウンイグジットコマンドＰＤＸを発行する時点において、リフレッシュ動作が行われていない状態が保証されるからである。
【００９２】
また、パワーダウンイグジットコマンドＰＤＸを発行してから第２のコマンドＢを発行可能な最短期間は、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第２のコマンドＢを発行可能な最短期間と等しい。つまり、パワーダウンイグジットコマンドＰＤＸを発行してから、例えば２４ｎｓが経過すれば、第２のコマンドＢの発行が許可される。これは、パワーダウンモードにおいては外部クロック信号ＣＫが入力されるため、ＤＬＬ回路２００の更新動作が可能であり、ＤＬＬ回路２００をロック状態に維持できるからである。
【００９３】
このように、本実施形態においては、イグジット後における第１又は第２のコマンドの最短投入時間がセルフリフレッシュモードとパワーダウンモードとで一致する。このことは、セルフリフレッシュモードからの復帰時間が長いという従来の課題が解消されることを意味する。よって、このチップセットのアルゴリズムを構築するエンジニアは、アルゴリズムの中で、パワーダウンモードよりも本願の擬似リフレッシュモードを多く選択するであろう。
【００９４】
上述した第１の実施形態の動作は、ＤＲＡＭの規格に規定されていない動作であるため、そのままでは規格に準拠したＤＲＡＭとの互換性は確保できない。これが問題となる場合には、上述した第１の実施形態の動作と、規格に規定された動作との切り替えを可能に構成することが望ましい。つまり、第１の動作モードにおいてはＤＲＡＭの規格に準拠した動作を行い、第２の動作モードにおいては上述した第１の実施形態の動作を行うよう、回路設計すればよい。
【００９５】
図１０は、アクセス制御回路２０に含まれる主要な回路ブロックを示す他のブロック図であり、ＤＲＡＭの規格に準拠した第１の動作モードで動作する場合を示している。また、図１１は、図１０に示すセルフリフレッシュ制御回路１００の主要な回路図である。
【００９６】
図１０に示す回路は、図３に示した回路と相違しているが、図３に示す回路と図１０に示す回路を別個に備える必要はなく、選択された動作モードに応じて機能を切り替えれば足りる。したがって、第１の動作モードが選択されている場合には図１０に示す回路として機能し、第２の動作モードが選択されている場合には図３に示す回路として機能するよう、図示しないゲート回路などを用いて機能の切り替えを実現すればよい。図１１に示す回路についても同様である。
【００９７】
図１０に示すアクセス制御回路２０では、イネーブル信号ＣＫｅｎが入力バッファ回路７１のみならず、入力バッファ回路７２ａにも供給されている。これに伴い、セルフステート信号ＳＳは使用されない。かかる構成により、セルフリフレッシュモードにエントリすると、入力バッファ回路７１，７２ａの両方が非活性状態に固定されることになる。これにより、第２の動作モードに比べ、より消費電力が削減される。
【００９８】
図１１に示すセルフリフレッシュ制御回路１００では、ＳＲラッチ回路Ｌ１がセットされると活性化されるオシレータ１５０が用いられる。これにより、セルフリフレッシュモードにエントリすると、外部クロック信号ＣＫとは非同期に周期的なリフレッシュ動作が実行される。また、ＳＲラッチ回路Ｌ２は不要である。さらに、ワンショットパルス生成回路ＯＰ１の出力は、リセット信号ＲＳＴとして用いられる。したがって、第１の動作モードにおいては、セルフリフレッシュイグジットコマンドＳＲＸが発行されると、ＤＬＬ回路２００がリセットされることになる。
【００９９】
図１２は、第１の動作モードにおけるアクセス制御回路２０の動作を説明するためのタイミング図である。
【０１００】
図１２に示す例では、時刻ｔ４１にオートリフレッシュコマンドＲＥＦが発行され、時刻ｔ４２にセルフリフレッシュコマンドＳＲＥが発行され、時刻ｔ４３にセルフリフレッシュイグジットコマンドＳＲＸが発行されている。したがって、時刻ｔ４２〜ｔ４３の期間は、半導体装置１０がセルフリフレッシュモードにエントリしている期間であり、その他の期間は半導体装置１０がセルフリフレッシュモードにエントリしていない期間である。第１の動作モードにおけるセルフリフレッシュコマンドＳＲＥの発行からセルフリフレッシュイグジットコマンドＳＲＸの発行までの期間は、第２の動作モードにおけるセルフリフレッシュコマンドＳＲＥの発行からセルフリフレッシュイグジットコマンドＳＲＸの発行までの期間よりも長い。
【０１０１】
セルフリフレッシュモードにエントリしていない期間においては、図１１に示したＳＲラッチ回路Ｌ１がリセットされているため、イネーブル信号ＣＫｅｎはハイレベルに固定されている。このため、図１０に示した入力バッファ回路７１，７２ａは活性状態である。ここで、時刻ｔ４１にオートリフレッシュコマンドＲＥＦが発行されると、オートリフレッシュ信号ＡＲＥＦ０が活性化する。この場合の動作は、図７を用いて説明したとおりである。
【０１０２】
次に、時刻ｔ４２においてセルフリフレッシュコマンドＳＲＥが発行されると、図１１に示したＳＲラッチ回路Ｌ１がセットされ、イネーブル信号ＣＫｅｎがローレベルに変化する。これにより、図１０に示した入力バッファ回路７１，７２ａが非活性化され、消費電力が削減される。さらに、オシレータ１５０から周期的にリフレッシュ信号ＳＲＥＦ０が出力され、オートリフレッシュ信号ＡＲＥＦ０が活性化した場合と同じ動作が行われる。図１１においてはリフレッシュ信号ＳＲＥＦ０が１回だけ活性化しているが、セルフリフレッシュモードにエントリしている期間中においては、オシレータ１５０によってリフレッシュ信号ＳＲＥＦ０が周期的に生成される。
【０１０３】
第１の動作モードでは、セルフリフレッシュモードにエントリしている期間においては、入力バッファ回路７１が常に非活性状態に保たれる。このため、コントローラは、外部クロック信号ＣＫ，ＣＫＢを供給しない。よって、システムの消費電力を低減することが可能である。第１の動作モードでは、半導体装置には外部クロック信号ＣＫ，ＣＫＢは供給されず、したがって、ＤＬＬ回路２００も非活性状態に保たれる。このため、上述した第１の動作モードは、セルフリフレッシュモードにエントリしている期間における消費電力は第２の動作モードよりも更に削減される。また、セルフリフレッシュモードにエントリしている期間中においては入力バッファ回路７２ａが非活性化されるため、この期間においてはインピーダンス制御信号ＯＤＴを入力することはできない。それは、複数の半導体装置のデータ端子を共通とするシステム（つまり、システム内のデータバスに、それぞれの半導体装置のデータ端子が共通に接続する構造）において、例えば、コントローラが、一方の半導体装置をセルフリフレッシュモードにエントリさせているとそのデータ端子のインピーダンス調整ができないので、他方の半導体装置にライトコマンドＷＴを発行できない、ことを意味する。高周波のデータが転送されるシステムにおいては、データの反射を防止することが必須であるからである。他方、パワーダウンモードにおいては、該期間中にデータ端子のインピーダンス調整が可能である。よって、コントローラはこのような場合、第１動作モードでは、消費電力が少ないセルフリフレッシュモードに代えてパワーダウンモードを選択する。従って、この視点においては、消費電力が少ないセルフリフレッシュモードを選択しつつセルフリフレッシュモード期間中にデータ端子のインピーダンス調整ができるようにすることが望ましい。これについては、後述する第２の実施形態で詳述する。
【０１０４】
そして、時刻ｔ４３においてセルフリフレッシュイグジットコマンドＳＲＸが発行されると、図１１に示したＳＲラッチ回路Ｌ１がリセットされ、イネーブル信号ＣＫｅｎがハイレベルに変化する。これにより、入力バッファ回路７１，７２ａが活性化され、外部クロック信号ＣＫ及びインピーダンス制御信号ＯＤＴの入力が可能となる。さらに、ワンショットパルス生成回路ＯＰ１からリセット信号ＲＳＴが出力され、ＤＬＬ回路２００がリセットされる。上述の通り、リセット信号ＲＳＴはＤＬＬ回路２００の全体を初期化するための信号であり、これが活性化すると、カウンタ回路２２０のカウント値は初期値にリセットされる。このため、位相制御された内部クロック信号ＩＣＬＫ１の出力が可能となるまでにある程度の時間が必要となる。本例では、セルフリフレッシュイグジットコマンドＳＲＸを発行してから５１２クロックサイクルが経過するまでは、第２のコマンドの発行が禁止される。５１２クロックサイクルとは、ＤＬＬ回路２００がリセットされてからロックするのに要する最大期間よりも長い期間である。つまり、５１２クロックサイクル（規格）が経過すれば、ＤＬＬ回路２００が確実にロックされていることを意味する。図１２に示す例では、時刻ｔ４５に第２のコマンドＢが発行されている。このように、第１の動作モードにおいては、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第２のコマンドＢを発行可能な最短期間が、第２の動作モードよりも長い。
【０１０５】
一方、ロウアドレスに基づいてメモリセルアレイ１１へのアクセスを行うコマンド、すなわち第１のコマンドについては、セルフリフレッシュイグジットコマンドＳＲＸを発行してから少なくともリフレッシュ期間ｔＲＦＣが経過するまでは発行することができない。これは、セルフリフレッシュモードにおいてはリフレッシュ動作が外部クロック信号ＣＫとは非同期に実行されるため、セルフリフレッシュイグジットコマンドＳＲＸを発行した時点でリフレッシュ動作が実行中である可能性があるためである。図１２においてＡと表記しているのは第１のコマンドであり、時刻ｔ４４にて投入されている。第１の動作モードでは、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドＡを発行可能な最短期間は、例えばｔＲＦＣ＋１０ｎｓである。つまり、セルフリフレッシュイグジットコマンドＳＲＸを発行してからｔＲＦＣ＋１０ｎｓが経過すれば、第１のコマンドＡの発行が許可される。このように、第１の動作モードにおいては、セルフリフレッシュイグジットコマンドＳＲＸを発行してから第１のコマンドＡを発行可能な最短期間が、第２の動作モードよりも長い。
【０１０６】
このように、第１の動作モードを選択すれば、セルフリフレッシュモードからの復帰時間が第２の動作モードよりも長くなるが、規格に準拠した動作が行われることから、既存のＤＲＡＭとの互換性を確保することが可能となる。しかも、第２の動作モードを選択した場合に比べ、セルフリフレッシュモードにエントリしている中における消費電力を更に削減することが可能となる。さらに、セルフリフレッシュモードにエントリした後、セルフリフレッシュモードからイグジットする際に外部クロック信号ＣＫ，ＣＫＢの周波数を変更することも可能となる。尚、第２の動作モードにおいては、セルフリフレッシュモード中においてもＤＬＬ回路２００のロック状態を維持する必要があることから、セルフリフレッシュモードにエントリした場合であっても、外部クロック信号ＣＫ，ＣＫＢの周波数を変更することはできない。
【０１０７】
次に、本発明の第２の実施形態について説明する。
【０１０８】
図１３は、本発明の第２の実施形態によるアクセス制御回路２０ｂに含まれる主要な回路ブロックを示すブロック図である。
【０１０９】
図１３に示すアクセス制御回路２０ｂは、入力バッファ回路７２の代わりに入力バッファ回路７２ｂが用いられ、ＯＤＴラッチ回路８２の代わりにＯＤＴラッチ回路８２ｂが用いられている点において、図３に示したアクセス制御回路２０と相違している。その他の点については、図３に示したアクセス制御回路２０と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態では、入力バッファ回路７２ｂは常に活性化されており、したがって、コントローラ５０は、セルフリフレッシュモードにエントリしている期間であってもインピーダンス制御信号ＯＤＴを入力することができる。よって、コントローラは、一方の半導体装置をセルフリフレッシュモードにエントリさせていてもそのデータ端子のインピーダンス調整が可能であるので、他方の半導体装置にライトコマンドＷＴを発行できる。よって、コントローラは、消費電力を低減させつつ、他方の半導体装置の制御が可能である。
【０１１０】
図１４は、ＯＤＴラッチ回路８２ｂの回路図である。
【０１１１】
図１４に示すように、ＯＤＴラッチ回路８２ｂは、ラッチ回路８４及びセレクタ８５からなる。ラッチ回路８４は、内部クロック信号ＩＣＬＫ０に同期してインピーダンス制御信号ＩＯＤＴ０をラッチする回路である。また、セレクタ８５は、ラッチ回路８４の出力とインピーダンス制御信号ＩＯＤＴ０のいずれか一方を選択する回路であり、その選択はセルフステート信号ＳＳに基づいて行われる。具体的には、セルフステート信号ＳＳがローレベルであればラッチ回路８４の出力を選択し、セルフステート信号ＳＳがハイレベルであればインピーダンス制御信号ＩＯＤＴ０を選択する。このことは、セルフリフレッシュモードにエントリしていない期間中においてはラッチ回路８４の出力がインピーダンス制御信号ＩＯＤＴ１として用いられ、セルフリフレッシュモードにエントリしている期間中においてはインピーダンス制御信号ＩＯＤＴ０がそのままインピーダンス制御信号ＩＯＤＴ１として用いられることを意味する。
【０１１２】
図１５は、第２の実施形態によるアクセス制御回路２０ｂの動作を説明するためのタイミング図である。
【０１１３】
図１５に示す例では、時刻ｔ５１にオートリフレッシュコマンドＲＥＦが発行され、時刻ｔ５２にセルフリフレッシュコマンドＳＲＥが発行され、時刻ｔ５５にセルフリフレッシュイグジットコマンドＳＲＸが発行され、時刻ｔ５６にパワーダウンコマンドＰＤＥが発行されている。したがって、時刻ｔ５２〜ｔ５５の期間は、半導体装置１０がセルフリフレッシュモードにエントリしている期間であり、時刻ｔ５６以降の期間は、半導体装置１０がパワーダウンモードにエントリしている期間である。ここで、パワーダウンモードとは、セルフリフレッシュモードと同様に第１及び第２のコマンドの入力が禁止される動作モードである。セルフリフレッシュモードとの主な違いは、コントローラは、パワーダウンモードにおいては外部クロック信号ＣＫ，ＣＫＢを半導体装置１０に供給し続ける必要がある点、及びパワーダウンモードにおいてはインピーダンス制御信号ＯＤＴの入力が可能である点、並びに、半導体装置は、パワーダウンモードにおいては自動的なリフレッシュ動作を行わない点、及びパワーダウンモードにおいてもＤＬＬ回路が間欠的に動作する点、及びパワーダウンにおいては半導体装置１０が備える内部回路の消費電力を低減するも半導体装置１０が備える複数の内部端子にそれぞれ接続する複数の入力回路を活性化する点、等である。これらの違いにより、パワーダウンモードの方がセルフリフレッシュモードよりもパワーダウンイグジット後にコマンド（第１のコマンド）を投入可能な時間が短い、という利点があるものの、セルフリフレッシュモードの方がパワーダウンモードよりも消費電力が少ない。パワーダウンモードは、入力バッファ回路７１〜７３及びＤＬＬ回路を、活性にしているからである。
【０１１４】
セルフリフレッシュモードにエントリする前の期間の動作は、第１の実施形態における動作と同じである。したがって、時刻ｔ５１にオートリフレッシュコマンドＲＥＦが発行されると、ロウコントロール回路９５は各バンクに対してアクティブ信号ＡＣＴ＜７：０＞を８回供給する。これにより、８本のワード線が次々と選択され、合計で６４本のワード線に繋がるメモリセルＭＣがリフレッシュされる。
【０１１５】
次に、時刻ｔ５２においてセルフリフレッシュコマンドＳＲＥが発行されると、セルフリフレッシュモードにエントリする。セルフリフレッシュコマンドＳＲＥに応答した半導体装置１０の動作は上述の通りであり、リフレッシュ動作が１回実行される。
【０１１６】
また、セルフリフレッシュモードにエントリすると、セルフステート信号ＳＳがハイレベルに変化するため、コントローラから供給されるインピーダンス制御信号ＯＤＴは、そのままインピーダンス制御信号ＩＯＤＴ１として取り込まれることになる。つまり、外部クロック信号ＣＫ，ＣＫＢとは全く無関係（非同期）にインピーダンス制御信号ＩＯＤＴ１が取り込まれる。図１５に示す例では、時刻ｔ５３〜ｔ５４の期間にインピーダンス制御信号ＯＤＴがハイレベルに活性化されており、これがそのままインピーダンス制御信号ＩＯＤＴ１として内部で使用される。その結果、セルフリフレッシュモードにエントリしている期間中においては、クロック信号ＣＫ，ＣＫＢを取り込む入力バッファ回路７１が基本的に非活性化されているにも関わらず、図２に示した出力バッファ回路３０ａは、外部クロック信号ＣＫ，ＣＫＢとは無関係にデータ端子３１のインピーダンス制御を行うことが可能となる。
【０１１７】
そして、時刻ｔ５５においてセルフリフレッシュイグジットコマンドＳＲＸが発行されると、入力バッファ回路７１が活性化され、外部クロック信号ＣＫ，ＣＫＢの入力が可能となるとともに、内部クロック信号ＩＣＬＫ０に同期したインピーダンス制御信号ＯＤＴの入力が行われる。また、第１の実施形態と同様、ＤＬＬ回路２００の更新動作が行われる。
【０１１８】
本例では、時刻ｔ５６にパワーダウンコマンドＰＤＥが発行され、さらに、パワーダウンモードにエントリしている期間中である時刻ｔ５７〜ｔ５８の期間にインピーダンス制御信号ＯＤＴがハイレベルに活性化されている。この期間においては、インピーダンス制御信号ＯＤＴが内部クロック信号ＩＣＬＫ０に同期して取り込まれることから、図２に示した出力バッファ回路３０ａは、外部クロック信号ＣＫ，ＣＫＢに同期してデータ端子３１のインピーダンス制御を行うことが可能となる。
【０１１９】
このように、本実施形態によれば、上述した第１の実施形態による効果に加え、コントローラは、セルフリフレッシュモードにエントリさせている期間中であっても、インピーダンス制御信号ＯＤＴの発行が可能となる。半導体装置は、セルフリフレッシュモードにエントリしている期間中であっても、インピーダンス制御信号ＯＤＴの入力が可能となり、該制御を実行する。尚、第２の実施形態の動作もＤＲＡＭの規格に規定されていない動作であるため、上述した第２の実施形態の動作と、規格に規定された動作との切り替えを可能に構成することが望ましい。つまり、第１の動作モードにおいてはＤＲＡＭの規格に準拠した動作を行い、第２の動作モードにおいては上述した第２の実施形態の動作を行うよう、回路設計すればよい。第１の動作モードについては既に説明したとおりである。第１及び第２の実施形態の動作をコンバインすることが可能である。
【０１２０】
次に、本発明の好ましい実施形態による情報処理システムについて説明する。
【０１２１】
図１６は、本発明の情報処理システムの第１の実施形態のブロック図である。
【０１２２】
図１６に示す例では、コントローラ５０と半導体装置（ＤＲＡＭ）１０が１つずつ用いられ、これらが相互に接続された構成を有している。コントローラ５０は、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢ、クロックイネーブル信号ＣＫＥ及びインピーダンス制御信号ＯＤＴを半導体装置１０に供給する。また、コントローラ５０は、半導体装置１０を第１又は第２の動作モードに設定する。第１の動作モードに設定した場合、コントローラ５０はＤＲＡＭの規格に準拠してコマンド信号ＣＭＤなどを発行する。これに対し、第２の動作モードに設定した場合、コントローラ５０は、ＤＲＡＭの規格に準拠しないタイミングでコマンド信号ＣＭＤなどを発行することにより、上述した第１及び第２の実施形態にて説明した動作を実現する。
【０１２３】
動作モードの選択は、半導体装置１０に備えられたモードレジスタ２７に動作モードを設定することによって行うことができる。モードレジスタ２７への設定は、モードレジスタ設定コマンド（ＭＲＳ）を発行するとともに、アドレス端子２１を介して設定したい動作モードを入力することにより行う。この方法によれば、半導体装置１０のイニシャライズ時に第１又は第２の動作モードが選択される。
【０１２４】
但し、動作モードの選択はこれに限られず、いわゆるオンザフライ方式で第１又は第２の動作モードの選択を行うことも可能である。つまり、セルフリフレッシュコマンドＳＲＥを発行する際に、アドレス端子２１又はデータ端子３１を利用して第１又は第２の動作モードを定義する付加信号を発行し、これにより、セルフリフレッシュモードにエントリする度に第１又は第２の動作モードを選択することもできる。
【０１２５】
図１７は、本発明の情報処理システムの第２の実施形態のブロック図である。
【０１２６】
図１７に示す例では、１つのコントローラ５０に対し、２つの半導体装置（ＤＲＡＭ）１０ａ，１０ｂが接続されている。コントローラ５０から供給されるアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢは、２つの半導体装置１０ａ，１０ｂに対し共通に供給される。半導体装置１０ａ，１０ｂのデータ端子３１についても、コントローラ５０に共通接続される。これに対し、クロックイネーブル信号ＣＫＥ及びインピーダンス制御信号ＯＤＴについては、半導体装置１０ａ，１０ｂに対してそれぞれ個別に供給される。つまり、半導体装置１０ａに対してはクロックイネーブル信号ＣＫＥ０及びインピーダンス制御信号ＯＤＴ０が供給され、半導体装置１０ｂに対してはクロックイネーブル信号ＣＫＥ１及びインピーダンス制御信号ＯＤＴ１が供給される。半導体装置１０ａ，１０ｂの選択は、チップ選択信号ＣＳ０，ＣＳ１によって行われる。すなわち、コントローラ５０から発行されるコマンド信号ＣＭＤなどは、チップ選択信号が活性化している半導体装置１０ａ又は１０ｂに対してのみ有効となる。
【０１２７】
図１８は、２つの半導体装置１０ａ，１０ｂを１つのパッケージに搭載したデュアルダイパッケージＤＤＰの構造を説明するための模式的な断面図である。
【０１２８】
図１８に示すデュアルダイパッケージＤＤＰは、パッケージ基板３００に２つの半導体装置１０ａ，１０ｂが積層された構成を有している。半導体装置１０ａと半導体装置１０ｂとの間、並びに、半導体装置１０ｂとパッケージ基板３００との間には、接着剤３０１が介在しており、これによって両者が固定されている。半導体装置１０ａ，１０ｂとパッケージ基板３００はボンディングワイヤ３０２によって接続されており、これにより、各半導体装置１０ａ，１０ｂは、パッケージ基板３００に設けられた内部配線（図示せず）を介して外部端子３０３に電気的に接続される。また、パッケージ基板３００の上には、半導体装置１０ａ，１０ｂ及びボンディングワイヤ３０２を保護するための封止樹脂３０４が設けられている。
【０１２９】
図１９は、デュアルダイパッケージＤＤＰに設けられた外部端子３０３のレイアウトの一例を示す模式的な平面図である。
【０１３０】
図１９に示すように、デュアルダイパッケージＤＤＰには、複数の外部端子３０３がマトリクス状にレイアウトされている。このうち、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢ、データＤＱに関する端子は、半導体装置１０ａ，１０ｂに対して共通に設けられている。これに対し、クロックイネーブル信号ＣＫＥ、インピーダンス制御信号ＯＤＴ及びチップ選択信号ＣＳについては、半導体装置１０ａ，１０ｂに対して個別に設けられている。したがって、半導体装置１０ａ，１０ｂの一方のみがセルフリフレッシュモードにエントリしている場合であっても、両方の半導体装置１０ａ，１０ｂに外部クロック信号ＣＫ，ＣＫＢが供給され続ける。
【０１３１】
また、上述した第２の実施形態のように、セルフリフレッシュモード中においてもインピーダンス制御信号ＯＤＴの入力を可能に構成すれば、半導体装置１０ａ，１０ｂの両方がセルフリフレッシュモードにエントリしている場合であっても、インピーダンス制御信号ＯＤＴ０又はＯＤＴ１をハイレベルとすることにより、出力バッファ回路３０ａのインピーダンス制御を行うことが可能となる。
【０１３２】
図２０は、本発明の情報処理システムの第３の実施形態のブロック図である。
【０１３３】
図２０に示す例では、１つのコントローラ５０に対し、２つのＤＩＭＭ（Dual Inline Memory Module）４０１，４０２が接続されている。ＤＩＭＭ４０１，４０２にはそれぞれ例えば１６個の半導体装置（ＤＲＡＭ）１０が搭載されている。各ＤＩＭＭ４０１，４０２はそれぞれ２ランク構成であり、したがって、合計で４ランクである。１つのランクは例えば８個の半導体装置１０からなり、特に限定されるものではないがモジュール基板の一方の表面に並べて搭載される。ランクの選択は、チップ選択信号ＣＳ０〜ＣＳ３によって排他的に行われる。
【０１３４】
コントローラ５０から供給されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤについては、ＤＩＭＭ４０１，４０２ごとに供給される。これに対し、外部クロック信号ＣＫ，ＣＫＢについては、ランクごとにそれぞれ供給される。データ端子３１については、４つのランクにおいてコントローラ５０に共通に供給される。
【０１３５】
図２１は、各ランクにおけるインピーダンス制御を説明するための表であり、（ａ）はＤＩＭＭ４０１に対してライト動作を行う場合、（ｂ）はＤＩＭＭ４０２に対してライト動作を行う場合、（ｃ）はＤＩＭＭ４０１に対してリード動作を行う場合、（ｄ）はＤＩＭＭ４０２に対してリード動作を行う場合を示している。
【０１３６】
ＤＩＭＭ４０１に対してライト動作を行う場合、図２１（ａ）に示すように、ＤＩＭＭ４０１の一方のランク（図２１（ａ）ではランク１）を１２０Ωで終端し、ＤＩＭＭ４０２の一方のランク（図２１（ａ）ではランク２）を３０Ωで終端する。逆に、ＤＩＭＭ４０２に対してライト動作を行う場合、図２１（ｂ）に示すように、ＤＩＭＭ４０１の一方のランク（図２１（ｂ）ではランク２）を３０Ωで終端し、ＤＩＭＭ４０２の一方のランク（図２１（ａ）ではランク１）を１２０Ωで終端する。
【０１３７】
また、ＤＩＭＭ４０１に対してリード動作を行う場合、図２１（ｃ）に示すように、ＤＩＭＭ４０２の一方のランク（図２１（ｃ）ではランク２）を３０Ωで終端する。逆に、ＤＩＭＭ４０２に対してリード動作を行う場合、図２１（ｄ）に示すように、ＤＩＭＭ４０１の一方のランク（図２１（ｄ）ではランク２）を３０Ωで終端する。
【０１３８】
上記の例では、ＤＩＭＭ４０１，４０２の一方に対してアクセスする場合であっても、ＤＩＭＭ４０１，４０２の他方を終点抵抗として機能させる必要がある。このような制御は、動作周波数が高い場合において特に必要となる。このような制御が必要な場合、上述した第２の実施形態による半導体装置を用いれば、アクセスする必要のないランクをパワーダウンモードよりも更に消費電力が少ないセルフリフレッシュモードにエントリさせることができる。つまり、第２の実施形態による半導体装置では、セルフリフレッシュモードにエントリした場合であっても、インピーダンス制御信号ＯＤＴの入力が可能となることから、他のランクのリード動作又はライト動作に同期してコントローラ５０からインピーダンス制御信号ＯＤＴを出力すれば、所望の終端抵抗を得ることが可能となる。
【０１３９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１４０】
例えば、上記の各実施形態では、オートリフレッシュコマンドＲＥＦに応答してリフレッシュされるメモリセル数と、セルフリフレッシュコマンドＳＲＥに応答してリフレッシュされるメモリセル数を同一としているが、本発明においてこの点は必須でない。
【０１４１】
また、ＤＬＬ回路に代えてＰＬＬ回路であってもよい。コントローラ５０には、メモリを制御する以外の機能を有していても良い。
【０１４２】
本願の技術思想は、様々な機能チップを有する半導体装置、及び該コントローラ、並びにそれらシステムに適用できる。更に、図面で開示した各回路の構成は、実施例が開示する回路形式に限られない。
【０１４３】
本発明のシステムの技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等を含むシステム全般に、本発明を適用することができる。このような本発明が適用されたシステムの製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられ、更にそれらを適用したモジュールが上げられる。これらの任意の製品形態、パッケージ形態を有するシステムに対して本発明を適用することができる。
【０１４４】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１４５】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１４６】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１４７】
さらに、本発明によるコントローラは、以下の特徴を有している。
［付記１］
半導体装置の第１の数の記憶データをリフレッシュするセルフリフレッシュモードにエントリさせるセルフリフレッシュコマンド、及び前記半導体装置をセルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンド、並びに前記第１の数の記憶データをリフレッシュするオートリフレッシュコマンド、並びに前記記憶データのリフレッシュを行なわず前記半導体装置をパワーダウンさせるパワーダウンモードにエントリさせるパワーダウンコマンド、及び前記パワーダウンモードを解除するパワーダウンイグジットコマンド、並びに前記記憶データへのアクセスを行う第１のコマンド、を少なくとも発行するコマンド発行部を備え、
前記コマンド発行部は、
前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを同一として、それぞれ対応するコマンドを発行し、
前記第１のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第１の期間の後に、前記記憶データをアクセスする第１のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第２の期間の後に、前記第１のコマンドを発行し、
前記第１及び第２の期間は、同一の時間長である、ことを特徴とするコントローラ。
［付記２］
前記コマンド発行部は、更に、
前記半導体装置が備えるデータ端子から前記記憶データを出力させる制御、または前記データ端子のインピーダンスを制御する第２のコマンドを発行し、
前記第２のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第３の期間の後に、前記第２のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第４の期間の後に、前記第２のコマンドを発行し、
前記第３及び第４の期間は、同一の時間長である、付記１に記載のコントローラ。
［付記３］
前記コマンド発行部は、
前記第１のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第１及び第２の期間よりも遅い第５の期間の後に、前記第１のコマンドを発行する、付記１又は２に記載のコントローラ。
［付記４］
前記コマンド発行部は、
前記第２のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第３及び第４の期間よりも遅い第６の期間の後に、前記第２のコマンドを発行する、付記２または３に記載のコントローラ。
［付記５］
前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に供給するクロック発行部を備え、
前記クロック発行部は、
前記パワーダウンモードにおいて、前記外部同期信号を供給し続け、
前記セルフリフレッシュモードの期間の少なくとも一部において、前記外部同期信号の供給を停止し、
前記セルフリフレッシュイグジットコマンドの発行に同期して、前記外部同期信号を所定時間、供給する、付記１乃至４のいずれかに記載のコントローラ。
［付記６］
前記クロック発行部は、更に、前記外部同期信号の供給を停止した後、前記セルフリフレッシュイグジットコマンドを発行する前に、前記外部同期信号の発行を再開する、付記５に記載のコントローラ。
［付記７］
前記クロック発行部は、更に、前記セルフリフレッシュコマンドを発行した場合であっても、前記セルフリフレッシュイグジットコマンドを発行してから前記所定期間が経過するまでは、前記外部同期信号の発行を継続する、付記５又は６に記載のコントローラ。
［付記８］
前記コマンド発行部は、
単位期間当たりの前記セルフリフレッシュコマンドの発行数は、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と等しい、付記１乃至７のいずれかに記載のコントローラ。
［付記９］
前記コマンド発行部は、更に、
前記半導体装置が備える前記記憶データを出力するデータ端子のインピーダンスを制御する第２のコマンドを、前記セルフリフレッシュモードの期間に発行する、付記１に記載のコントローラ。
［付記１０］
前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に供給するクロック発行部を備え、
前記第２のコマンドを、前記外部同期信号に関連なくに発行する、付記９に記載のコントローラ。
［付記１１］
前記コントローラは、更に、
第１及び第２の前記半導体装置を制御し、
所定の周波数を有する同期信号を前記第１及び第２の半導体装置に共通に供給するクロック端子を、備える、付記１乃至１０のいずれかに記載のコントローラ。
［付記１２］
前記コントローラは、更に、
前記記憶データを、前記第１及び第２の半導体装置に共通なバス線に供給するデータ端子と、
前記同期信号が有効か否かを示す互いに独立な制御の第１及び第２のクロックイネーブル信号を、それぞれ対応する前記第１及び第２の半導体装置に供給する、第１及び第２のクロックイネーブル端子と、
前記記憶データを出力する前記第１及び第２の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第１及び第２のインピーダンス制御コマンドを、それぞれ対応する前記第１及び第２の半導体装置に供給する、第１及び第２のインピーダンス制御端子と、を備え、
前記コマンド発行部は、
前記セルフリフレッシュイグジットコマンドを、それぞれ前記第１及び第２のクロックイネーブル信号で定義する、付記１１に記載のコントローラ。
［付記１３］
前記コントローラは、
第１及び第２の前記半導体装置を制御し、
所定の周波数を有する互いに独立な制御の第１及び第２の同期信号を、それぞれ対応する前記第１及び第２の半導体装置に供給する、第１及び第２のクロック端子と、
前記記憶データを、前記第１及び第２の半導体装置に共通なバス線に供給するデータ端子と、
前記同期信号が有効か否かを示す互いに独立な制御の第１及び第２のクロックイネーブル信号を、それぞれ対応する前記第１及び第２の半導体装置に供給する、第１及び第２のクロックイネーブル端子と、
前記記憶データを出力する前記第１及び第２の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第１及び第２のインピーダンス制御コマンドを、それぞれ対応する前記第１及び第２の半導体装置に供給する、第１及び第２のインピーダンス制御端子と、を備える、付記１乃至１０のいずれかに記載のコントローラ。
［付記１４］
前記第１及び第２の半導体装置は、それぞれ異なるモジュール基板に搭載される、付記１３に記載のコントローラ。
［付記１５］
前記コントローラは、更に、前記第１及び第２の半導体装置を選択する第１及び第２のチップ選択端子を供給する、第１及び第２のチップ選択端子を備える、付記１１乃至１４のいずれかに記載のコントローラ。
［付記１６］
前記コントローラは、更に、前記セルフリフレッシュコマンド及び前記セルフリフレッシュイグジットコマンドの発行タイミングを制御するリフレッシュ管理部を備え、
前記リフレッシュ管理部は、疑似セルフリフレッシュモードにエントリすると、前記コマンド発行部に前記セルフリフレッシュコマンドと前記セルフリフレッシュイグジットコマンドを周期的に交互に発行させ、
前記コマンド発行部は、前記疑似セルフリフレッシュモードにエントリしている期間においては、前記セルフリフレッシュイグジットコマンドを発行した後、前記セルフリフレッシュコマンドを発行するまでの期間に他のコマンドを発行しない、ことを特徴とする付記１に記載のコントローラ。
［付記１７］
前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に供給するクロック発行部を備え、
前記セルフリフレッシュコマンドは、第１の組み合わせからなるコマンド信号と、前記外部同期信号が有効か否かを示すイネーブル信号の第１の論理レベルによって定義され、
前記セルフリフレッシュイグジットコマンドは、前記イネーブル信号の前記第１の論理レベルから第２の論理レベルへの遷移によって定義される、付記１６に記載のコントローラ。
［付記１８］
前記コマンド発行部は、更に、前記第１の組み合わせからなるコマンド信号と、前記第２の論理レベルのイネーブル信号によって定義されるオートリフレッシュコマンドを周期的に発行する、付記１７に記載のコントローラ。
［付記１９］
前記リフレッシュ管理部は、単位期間当たりの前記セルフリフレッシュコマンドの発行数を、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と一致させる、付記１８に記載のコントローラ。
［付記２０］
前記コマンド発行部は、更に、前記半導体装置が備えるデータ端子から前記記憶データを出力する制御、または前記データ端子のインピーダンスを制御する第２のコマンドを発行し、
前記パワーダウンコマンドは、第２の組み合わせからなるコマンド信号と前記第１の論理レベルのイネーブル信号によって定義され、
前記パワーダウンイグジットコマンドは、前記イネーブル信号の前記第１の論理レベルから第２の論理レベルへの遷移によって定義され、
前記セルフリフレッシュイグジットコマンドを発行した後、前記第１のコマンドを発行可能な最短時間は、前記パワーダウンイグジットコマンドを発行した後、前記第１のコマンドを発行可能な最短時間と等しく、
前記セルフリフレッシュイグジットコマンドを発行した後、前記第２のコマンドを発行可能な最短時間は、前記パワーダウンイグジットコマンドを発行した後、前記第２のコマンドを発行可能な最短時間と等しい、付記１７乃至１９のいずれかに記載のコントローラ。
［付記２１］
前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に供給するクロック発行部を備え、
前記クロック発行部は、前記セルフリフレッシュコマンドを発行した後、前記セルフリフレッシュイグジットコマンドを発行するまでの少なくとも一部の期間において前記外部同期信号の発行を停止する、付記１６乃至２０のいずれかに記載のコントローラ。
［付記２２］
前記クロック発行部は、前記外部同期信号の発行を停止した後、前記セルフリフレッシュイグジットコマンドが発行される前に、前記外部同期信号の発行を再開する、付記２１に記載のコントローラ。
［付記２３］
前記クロック発行部は、前記セルフリフレッシュコマンドが発行された場合であっても、前記セルフリフレッシュイグジットコマンドが発行されてから所定期間が経過するまでは、前記外部同期信号の発行を継続する、付記２１又は２２に記載のコントローラ。
［付記２４］
前記コントローラは、更に、第１及び第２の動作モードを備え、
前記コマンド発行部は、
前記第１の動作モードにおいては、前記セルフリフレッシュコマンドの発行から前記セルフリフレッシュイグジットコマンドの発行までの期間を、第１の周期よりも長い期間とし、
前記第２の動作モードにおいては、前記疑似セルフリフレッシュモード中に前記セルフリフレッシュコマンドを前記第１の周期で周期的に発行する、付記１６乃至２３のいずれかに記載のコントローラ。
［付記２５］
前記コマンド発行部は、
前記第１の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後、前記記憶データへのアクセスを行う第１のコマンドを発行可能な最短時間を第１の時間とし、前記セルフリフレッシュイグジットコマンドを発行した後、前記半導体装置が備えるデータ端子の状態を制御する第２のコマンドを発行可能な最短時間を第２の時間とし、
前記第２の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後、前記第１のコマンドを発行可能な最短時間を前記第１の時間よりも短い第３の時間とし、前記セルフリフレッシュイグジットコマンドを発行した後、前記第２のコマンドを発行可能な最短時間を前記第２の時間よりも短い第４の時間とする、付記２４に記載のコントローラ。
［付記２６］
前記コマンド発行部は、更に、前記半導体装置を前記第１又は第２の動作モードに設定するモードレジスタ設定コマンドを発行する、付記２４又は２５に記載のコントローラ。
［付記２７］
前記セルフリフレッシュコマンドと共に前記第１又は第２の動作モードを定義する付加信号を発行する、付記２４又は２５に記載のコントローラ。
［付記２８］
更に、前記半導体装置とデータ線を介して送受信される前記記憶データを処理するデータ処理部と、前記記憶データのアドレスを指定するアドレス処理部とを備え、
前記データ処理部または前記アドレス処理部が前記付加信号を発行する、付記２７に記載のコントローラ。
【０１４８】
さらに、本発明によるコントローラの制御方法は、以下の特徴を有している。
［付記２９］
半導体装置の第１の数の記憶データをリフレッシュするセルフリフレッシュモードにエントリさせるセルフリフレッシュコマンド、及び前記セルフリフレッシュモードを解除するセルフリフレッシュイグジットコマンドを、それぞれ発行し、
前記第１の数の記憶データをリフレッシュするオートリフレッシュコマンドを発行し、
前記記憶データのリフレッシュを行なわず前記半導体装置の消費電力をパワーダウンさせるパワーダウンモードにエントリさせるパワーダウンコマンド、及び前記パワーダウンモードを解除するパワーダウンイグジットコマンドを、それぞれ発行し、
前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを、同一インターバル時間とし、
前記記憶データへのアクセスを行う第１のコマンドを発行し、
前記第１のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第１の期間の後に、前記記憶データをアクセスする第１のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第２の期間の後に、前記第１のコマンドを発行し、
前記第１及び第２の期間は、同一の時間長である、ことを特徴とするコントローラの制御方法。
［付記３０］
前記コントローラは、更に、
前記半導体装置が備えるデータ端子から前記記憶データを出力する制御、または前記データ端子のインピーダンスを制御する第２のコマンドを発行し、
前記第２のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第３の期間の後に、前記第２のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第４の期間の後に、前記第２のコマンドを発行し、
前記第３及び第４の期間は、同一の時間長である、付記２９に記載のコントローラの制御方法。
［付記３１］
前記コントローラは、
前記第１のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第１及び第２の期間よりも遅い第５の期間の後に、前記第１のコマンドを発行する、付記２９又は３０に記載のコントローラの制御方法。
［付記３２］
前記コントローラは、
前記第２のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第３及び第４の期間よりも遅い第６の期間の後に、前記第２のコマンドを発行する、付記３０または３１に記載のコントローラの制御方法。
［付記３３］
前記コントローラは、更に、
前記第１のコマンドが最も早く発行できる時間として、
所定の周波数を有する同期信号を前記半導体装置に供給し、
前記パワーダウンモードにおいて、前記同期信号を供給し続け、
前記セルフリフレッシュモードの期間の少なくとも一部において、前記同期信号の供給を停止し、
前記セルフリフレッシュイグジットコマンドの発行に同期して、前記同期信号を所定時間、供給する、付記２９乃至３２のいずれかに記載のコントローラの制御方法。
［付記３４］
前記同期信号の供給を停止した後、前記セルフリフレッシュイグジットコマンドを発行する前に、前記同期信号の発行を再開する、付記３３に記載のコントローラの制御方法。
［付記３５］
前記セルフリフレッシュコマンドを発行した場合であっても、前記セルフリフレッシュイグジットコマンドを発行してから前記所定期間が経過するまでは、前記同期信号の発行を継続する、付記３３又は３４に記載のコントローラの制御方法。
［付記３６］
前記コントローラは、
単位期間当たりの前記セルフリフレッシュコマンドの発行数は、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と等しい、付記２９乃至３５のいずれかに記載のコントローラの制御方法。
［付記３７］
前記コントローラは、更に、
前記半導体装置が備える前記記憶データを出力するデータ端子のインピーダンスを制御する第２のコマンドを、前記セルフリフレッシュモードの期間に発行する、付記２９に記載のコントローラの制御方法。
［付記３８］
前記コントローラは、更に、
所定の周波数を有する同期信号を前記半導体装置に供給し、
前記第２のコマンドを、前記同期信号に関連なくに発行する、付記３７に記載のコントローラの制御方法。
［付記３９］
前記コントローラは、
第１及び第２の前記半導体装置を制御し、
所定の周波数を有する同期信号を、前記第１及び第２の半導体装置に共通に供給する、付記２９乃至３８のいずれかに記載のコントローラの制御方法。
［付記４０］
前記コントローラは、更に、
前記記憶データを、前記第１及び第２の半導体装置に共通なバス線に供給し、
前記同期信号が有効か否かを示す互いに独立な制御の第１及び第２のクロックイネーブル信号を、それぞれ対応する前記第１及び第２の半導体装置に供給し、
前記記憶データを出力する前記第１及び第２の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第１及び第２のインピーダンス制御コマンドを、それぞれ対応する前記第１及び第２の半導体装置に供給し、
前記コマンド発行部は、
前記セルフリフレッシュイグジットコマンドを、それぞれ前記第１及び第２のクロックイネーブル信号で定義する、付記３９に記載のコントローラの制御方法。
［付記４１］
前記コントローラは、
第１及び第２の前記半導体装置を制御し、
所定の周波数を有する互いに独立な制御の第１及び第２の同期信号を、それぞれ対応する前記第１及び第２の半導体装置に供給し、
前記記憶データを、前記第１及び第２の半導体装置に共通なバス線に供給し、
前記同期信号が有効か否かを示す互いに独立な制御の第１及び第２のクロックイネーブル信号を、それぞれ対応する前記第１及び第２の半導体装置に供給し、
前記記憶データを出力する前記第１及び第２の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第１及び第２のインピーダンス制御コマンドを、それぞれ対応する前記第１及び第２の半導体装置に供給する、付記２９乃至３８のいずれかに記載のコントローラの制御方法。
［付記４２］
前記第１及び第２の半導体装置は、それぞれ異なるモジュール基板に搭載される、付記４１に記載のコントローラの制御方法。
［付記４３］
前記コントローラは、更に、前記第１及び第２の半導体装置を選択する第１及び第２のチップ選択端子を供給する、付記３９乃至４２のいずれかに記載のコントローラの制御方法。
【０１４９】
さらに、本発明による情報処理システムの制御方法は、以下の特徴を有している。
［付記４４］
コントローラは、
セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、パワーダウンコマンド、パワーダウンイグジットコマンド、及び第１のコマンドを、それぞれ半導体装置へ発行し、
前記第１のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第１の期間の後に、前記半導体装置の記憶データをアクセスする第１のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第２の期間の後に、前記第１のコマンドを発行し、
前記第１及び第２の期間は、同一の時間長であり、
前記半導体装置は、
前記セルフリフレッシュコマンドを受信して、セルフリフレッシュモードにエントリし、前記半導体装置の第１の数の記憶データをリフレッシュし、
前記セルフリフレッシュイグジットコマンドを受信して、前記セルフリフレッシュモードを解除し、
前記オートリフレッシュコマンドを受信して、前記第１の数の記憶データをリフレッシュし、
前記パワーダウンコマンドを受信して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置をパワーダウンし、
前記パワーダウンイグジットコマンドを受信して、前記パワーダウンモードを解除し、
前記第１のコマンドを受信して、前記記憶データへのアクセスを実行する、ことを特徴とする情報処理システムの制御方法。
［付記４５］
前記コントローラは、更に、第２のコマンドを発行し、
前記第２のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第３の期間の後に、前記第２のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第４の期間の後に、前記第２のコマンドを発行し、
前記第３及び第４の期間は、同一の時間長であり、
前記半導体装置は、
前記第２のコマンドを受信し、前記半導体装置が備えるデータ端子から前記記憶データを出力し、または前記データ端子のインピーダンスを制御する、付記４４に記載の情報処理システムの制御方法。
［付記４６］
前記コントローラは、
前記第１のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第１及び第２の期間よりも遅い第５の期間の後に、前記第１のコマンドを発行し、
前記半導体装置は、
前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、付記４４または４５に記載の情報処理システムの制御方法。
［付記４７］
前記半導体装置は、
前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、付記４５または４６に記載の情報処理システムの制御方法。
［付記４８］
前記コントローラは、更に、所定の周波数を有する同期信号を供給し、
前記パワーダウンモードにおいて、前記同期信号を供給し続け、
前記セルフリフレッシュモードの期間の少なくとも一部において、前記同期信号の供給を停止し、
前記セルフリフレッシュイグジットコマンドの発行に同期して、前記同期信号を所定時間、供給する、付記４４乃至４７のいずれかに記載の情報処理システムの制御方法。
［付記４９］
前記同期信号の供給を停止した後、前記セルフリフレッシュイグジットコマンドを発行する前に、前記同期信号の発行を再開する、付記４８に記載の情報処理システムの制御方法  
［付記５０］
前記セルフリフレッシュコマンドを発行した場合であっても、前記セルフリフレッシュイグジットコマンドを発行してから前記所定期間が経過するまでは、前記同期信号の発行を継続する、付記４８又は４９に記載の情報処理システムの制御方法。
［付記５１］
単位期間当たりの前記セルフリフレッシュコマンドの発行数は、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と等しく、
前記半導体装置は、
前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、付記４４乃至５０のいずれかに記載の情報処理システムの制御方法。
［付記５２］
前記コントローラは、更に、第２のコマンドを、前記セルフリフレッシュモードの期間に発行し、
前記半導体装置は、
前記第２のコマンドを受信し、前記半導体装置が備える前記記憶データを出力するデータ端子のインピーダンスを制御する、付記４４に記載の情報処理システムの制御方法。
［付記５３］
前記コントローラは、更に、
所定の周波数を有する同期信号を前記半導体装置に供給し、
前記第２のコマンドを前記同期信号に関連なく発行し、
前記半導体装置は、前記同期信号に非同期に前記データ端子のインピーダンスを制御する、付記５２に記載の情報処理システムの制御方法。
［付記５４］
前記少なくとも一つの半導体装置は、第１及び第２の半導体装置を含み、
前記コントローラは、更に、所定の周波数を有する同期信号を、前記第１及び第２の半導体装置に共通に供給する、付記４４乃至５３のいずれかに記載の情報処理システムの制御方法。
［付記５５］
前記コントローラは、更に、
前記記憶データを、前記第１及び第２の半導体装置に共通なバス線に供給し、
前記同期信号が有効か否かを示す互いに独立な制御の第１及び第２のクロックイネーブル信号を、それぞれ対応する前記第１及び第２の半導体装置に供給し、
前記記憶データを出力する前記第１及び第２の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第１及び第２のインピーダンス制御コマンドを、それぞれ対応する前記第１及び第２の半導体装置に供給し、
前記コントローラが備えるコマンド発行部は、
前記セルフリフレッシュイグジットコマンドを、それぞれ前記第１及び第２のクロックイネーブル信号で定義する、付記５４に記載の情報処理システムの制御方法。
［付記５６］
前記少なくとも一つの半導体装置は第１及び第２の半導体装置を含み、
前記コントローラは、更に、
所定の周波数を有する互いに独立な制御の第１及び第２の同期信号を、それぞれ対応する前記第１及び第２の半導体装置に供給し、
前記記憶データを、前記第１及び第２の半導体装置に共通なバス線に供給し、
前記同期信号が有効か否かを示す互いに独立な制御の第１及び第２のクロックイネーブル信号を、それぞれ対応する前記第１及び第２の半導体装置に供給し、
前記記憶データを出力する前記第１及び第２の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第１及び第２のインピーダンス制御コマンドを、それぞれ対応する前記第１及び第２の半導体装置に供給する、付記４４乃至５３のいずれかに記載の情報処理システムの制御方法。
［付記５７］
前記第１及び第２の半導体装置は、それぞれ異なるモジュール基板に搭載される、付記５６に記載の情報処理システムの制御方法。
［付記５８］
前記コントローラは、更に、前記第１及び第２の半導体装置を選択する第１及び第２のチップ選択端子を供給する、付記５４乃至５７のいずれかに記載の情報処理システムの制御方法。
【０１５０】
さらに、本発明による半導体装置は、以下の特徴を有している。
［付記５９］
所定の周波数を有する外部同期信号が外部から供給される第１の入力バッファ回路と、
前記第１の入力バッファ回路が出力する信号に基づいて、位相制御された内部同期信号を生成するＤＬＬ回路と、
記憶データのリフレッシュが必要な複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイから読み出された記憶データを前記内部同期信号に同期してデータ端子を介して外部へ出力する出力バッファ回路と、
アクセス制御回路と、を備え、
前記アクセス制御回路は、
第１のコマンドに応答して前記メモリセルアレイへのアクセスを行い、
第２のコマンドに応答して前記データ端子から前記記憶データを出力し、または前記データ端子のインピーダンスを制御し、
オートリフレッシュコマンドに同期して第１の時間で前記メモリセルアレイに含まれるｎ個のメモリセルをリフレッシュし、
セルフリフレッシュコマンドに同期して前記第１の時間で前記メモリセルアレイに含まれるｎ個のメモリセルをリフレッシュするとともに、セルフリフレッシュモードにエントリし、
前記セルフリフレッシュモードに対応して、前記ＤＬＬ回路を一時的に所定時間活性化させ、これにより前記ＤＬＬ回路の状態を更新する、ことを特徴とする半導体装置。
［付記６０］
前記アクセス制御回路は、更に、
セルフリフレッシュイグジットコマンドに応答して前記セルフリフレッシュモードからイグジットし、
前記セルフリフレッシュコマンドまたは前記セルフリフレッシュイグジットコマンドに同期して前記ＤＬＬ回路を一時的に所定時間活性化する、付記５９に記載の半導体装置。
［付記６１］
前記アクセス制御回路は、前記セルフリフレッシュイグジットコマンドが発行された後、前記第２のコマンドが発行されたことに応答して、前記セルフリフレッシュモードに対応して状態が更新された前記ＤＬＬ回路により生成される前記内部同期信号に同期して前記データ端子の状態を制御する、付記６０に記載の半導体装置。
［付記６２］
前記アクセス制御回路は、
前記セルフリフレッシュイグジットコマンドに同期して前記ＤＬＬ回路を一時的に所定時間活性化し、
前記セルフリフレッシュコマンドに応答して、前記第１の入力バッファ回路を非活性化させる、付記５９乃至６１のいずれかに記載の半導体装置。
［付記６３］
前記アクセス制御回路は、前記セルフリフレッシュコマンドが発行された場合であっても、前記セルフリフレッシュイグジットコマンドが発行されてから所定期間が経過するまでは、前記第１の入力バッファ回路を活性状態に維持する、付記６２に記載の半導体装置。
［付記６４］
更に、前記データ端子のインピーダンスを制御するインピーダンス制御信号が外部から供給される第２の入力バッファ回路を備え、
前記アクセス制御回路は、更に、前記セルフリフレッシュモードの期間に、前記第２の入力バッファ回路を非活性化させる、付記６２又は６３に記載の半導体装置。
［付記６５］
前記アクセス制御回路は、前記セルフリフレッシュイグジットコマンドに応答して、前記ＤＬＬ回路を活性化させる更新開始信号を出力し、
前記ＤＬＬ回路は、前記内部同期信号が所望の位相に達したことに応答して更新終了信号を前記アクセス制御回路へ出力し、
前記アクセス制御回路は、前記更新開始信号に同期して前記第１の入力バッファ回路を活性化し、前記更新終了信号に同期して前記第１の入力バッファ回路を非活性化させる、付記６２乃至６４のいずれかに記載の半導体装置。
［付記６６］
更に、前記外部同期信号が有効か否かを示すイネーブル信号が外部から供給される第３の入力バッファ回路を備え、
前記セルフリフレッシュイグジットコマンドは、前記イネーブル信号によって示される、付記５９乃至６５のいずれかに記載の半導体装置。
［付記６７］
前記セルフリフレッシュコマンドは、前記第１及び第２コマンドが供給されるコマンド端子からの信号及び前記イネーブル信号によって示される付記６６に記載の半導体装置。
［付記６８］
前記半導体装置は、第１及び第２の動作モードを備え、
前記アクセス制御回路は、
前記第１の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第１の時間でｎ個のメモリセルをリフレッシュするセットを、外部とは非同期に周期的に繰り返し、
前記第２の動作モードにおいては、前記セルフリフレッシュコマンドに同期して、前記セットを一回実行する、付記５９乃至６７のいずれかに記載の半導体装置。
［付記６９］
前記アクセス制御回路は、
前記第１の動作モードにおいては、前記セルフリフレッシュイグジットコマンドに応答して前記ＤＬＬ回路が有する遅延量に関連する保持情報をリセットした後に前記ＤＬＬ回路を活性化させ、
前記第２の動作モードにおいては、前記セルフリフレッシュイグジットコマンドに応答して前記ＤＬＬ回路が有する前記保持情報をリセットすることなく活性化させる、付記６８に記載の半導体装置。
［付記７０］
前記半導体装置は、外部から供給されるモードレジスタ設定コマンドによって前記第１又は第２の動作モードに設定される、付記６８又は６９に記載の半導体装置。
［付記７１］
前記半導体装置は、更に、前記セルフリフレッシュコマンドと共に外部から供給される付加信号によって前記第１又は第２の動作モードに設定される、付記６８又は６９に記載の半導体装置。
［付記７２］
更に、前記データ端子のインピーダンスを制御するインピーダンス制御信号が外部から供給される第２の入力バッファ回路を備え、
前記アクセス制御回路は、
前記第１の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第２の入力バッファ回路を非活性化させ、
前記第２の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第２の入力バッファ回路を活性化させる、付記５９乃至６４のいずれかに記載の半導体装置。
［付記７３］
前記第２の動作モードにおいては、前記アクセス制御回路は、前記セルフリフレッシュモードの期間に前記インピーダンス制御信号が発行されたことに応答して、前記外部同期信号又は前記内部同期信号とは非同期に前記データ端子のインピーダンスを制御する、付記７２に記載の半導体装置。
［付記７４］
前記第１及び第２の動作モードのいずれにおいても、前記アクセス制御回路は、前記セルフリフレッシュモードにエントリしていない期間中に前記インピーダンス制御信号が発行されたことに応答して、前記外部同期信号又は内部同期信号に同期して前記データ端子のインピーダンスを制御する、付記７２又は７３に記載の半導体装置。
【符号の説明】
【０１５１】
１０，１０ａ，１０ｂ    半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      アンプ回路
２０，２０ｂ    アクセス制御回路
２１      アドレス端子
２２      コマンド端子
２３，２４    クロック端子
２５      クロックイネーブル端子
２６      ＯＤＴ端子
２７      モードレジスタ
２８      チップ選択端子
３０      データ入出力回路
３０ａ    出力バッファ回路
３１      データ端子
４０      電源回路
４１，４２    電源端子
５０      コントローラ
５１      コマンド発行部
５２      クロック発行部
５３      データ処理部
６１      コマンド端子
６２      クロック端子
６３      データ端子
７１〜７３，７２ａ，７２ｂ    入力バッファ回路
８２〜８４，８２ｂ    ラッチ回路
８５      セレクタ
９０      リフレッシュカウンタ
９１      オートリフレッシュカウンタ
９２      セルフリフレッシュカウンタ
９５      ロウコントロール回路
１００    セルフリフレッシュ制御回路
１２０    クロック発行部
１５０    オシレータ
２００    ＤＬＬ回路
２１０    ディレイライン
２２０    カウンタ回路
２３０    レプリカバッファ回路
２４０    位相比較回路
２５０    ＤＬＬ制御回路
３００    パッケージ基板
３０１    接着剤
３０２    ボンディングワイヤ
３０３    外部端子
３０４    封止樹脂
ＣＫ，ＣＫＢ    外部クロック信号
ＣＫＥ    クロックイネーブル信号
ＣＳ      チップ選択信号
ＥＮＤ    更新終了信号
ＩＣＬＫ０，ＩＣＬＫ１    内部クロック信号
ＯＤＴ，ＩＯＤＴ０，ＩＯＤＴ１    インピーダンス制御信号
Ｌ１，Ｌ２    ラッチ回路
ＳＲＥ    セルフリフレッシュコマンド
ＳＲＸ    セルフリフレッシュイグジットコマンド
ＳＳ      セルフステート信号
ＳＴ      更新開始信号
【図１】
2013030247.tif 000003
【図２】
2013030247.tif 000004
【図３】
2013030247.tif 000005
【図４】
2013030247.tif 000006
【図５】
2013030247.tif 000007
【図６】
2013030247.tif 000008
【図７】
2013030247.tif 000009
【図８】
2013030247.tif 000010
【図９】
2013030247.tif 000011
【図１０】
2013030247.tif 000012
【図１１】
2013030247.tif 000013
【図１２】
2013030247.tif 000014
【図１３】
2013030247.tif 000015
【図１４】
2013030247.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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