(57)【要約】【課題】精度の高いＤＡ変換結果を出力する。【解決手段】入力される２値の論理値に応じて充電され、充電電荷が再分配されることでＤＡ変換結果を第１および第２の容量素子Ｃ１、Ｃ２１（Ｃ２２）における電圧として得る電荷再分配型のＤＡ変換回路であって、第２の容量素子Ｃ２１（Ｃ２２）に電荷として保持されたＤＡ変換結果を出力する増幅器ＡＭＰと、第１の容量素子Ｃ１の一端と増幅器ＡＭＰの入力端とを短絡可能とするスイッチ素子φ４と、第２の容量素子Ｃ２１（Ｃ２２）に保持されたＤＡ変換結果を増幅器ＡＭＰの入力端に与える前に、スイッチ素子φ４を一時的に短絡するように各部を制御するタイミング信号群を生成するタイミング制御回路ＣＮＴと、を備える。【選択図】図１
2013046302.tif 000002
【特許請求の範囲】
【請求項１】
入力される２値の論理値に応じて充電され、充電電荷が再分配されることでＤＡ変換結果を第１および第２の容量素子における電圧として得る電荷再分配型のＤＡ変換回路であって、
前記第２の容量素子に電荷として保持されたＤＡ変換結果を出力する増幅器と、
前記第１の容量素子の一端と前記増幅器の入力端とを短絡可能とするスイッチ素子と、
を備えることを特徴とするＤＡ変換回路。
【請求項２】
前記第１の容量素子にＤＡ変換結果として再分配された電荷を得た後であって、かつ前記第２の容量素子に保持されたＤＡ変換結果を前記増幅器の入力端に与える前に、前記スイッチ素子を一時的に短絡するように各部を制御するタイミング信号群を生成するタイミング制御回路をさらに備えることを特徴とする請求項１記載のＤＡ変換回路。
【請求項３】
前記第１の容量素子は、第１の期間に、入力される前記２値の論理値にそれぞれ対応した異なる基準電圧で充電され、
前記第２の容量素子は、第２の期間に、前記第１の容量素子と並列接続され、
前記タイミング制御回路は、前記第２の容量素子の両端を短絡した後に開放状態とし、前記スイッチ素子を開放状態とすると共に前記第１の期間と前記第２の期間を交互に繰り返した後に前記第１および第２の容量素子の並列接続を解消し、前記スイッチ素子を短絡した後に開放状態とし、前記増幅器は入力端に前記第２の容量素子の充電電圧を受けることを、ＤＡ変換の一つの変換期間内において時間的に順次実行するように各部を制御するタイミング信号群を生成することを特徴とする請求項２記載のＤＡ変換回路。
【請求項４】
前記第１の容量素子は、並列接続されうる複数の容量素子によって構成され、
前記タイミング制御回路は、前記第１の期間と前記第２の期間を交互に繰り返す際には、前記複数の容量素子を全て並列接続し、前記スイッチ素子を前記増幅器の入力端と一時的に短絡する際には、前記スイッチ素子が前記複数の容量素子から一つのみを選択して短絡し一つ以外を開放とすることを、前記一時的に短絡する期間内において前記複数の容量素子の全てに対して順に実行するように各部を制御するタイミング信号群を生成することを特徴とする請求項３記載のＤＡ変換回路。
【請求項５】
前記第２の容量素子を２個備え、
前記タイミング制御回路は、前記第１の期間と前記第２の期間を交互に繰り返した後に一方の前記第２の容量素子が前記第１の容量素子との並列接続を解消する期間において、他方の前記第２の容量素子が前記増幅器の入力端に充電電圧を与えるように各部を制御するタイミング信号群を生成することを特徴とする請求項３記載のＤＡ変換回路。
【請求項６】
請求項１乃至５のいずれか一に記載のＤＡ変換回路を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡ変換回路に係り、特に、電荷再分配型のＤＡ変換回路に係る。
【背景技術】
【０００２】
デジタルサーボ、オーディオ、ビデオ、液晶駆動などの電子機器において、幅広くＤＡ変換回路が使われている。ＤＡ変換回路の一方式として、循環型、サイクリック型、電荷再分配型、あるいは、Ａｌｇｏｒｉｔｈｍｉｃ型などと呼ばれるＤＡ変換回路が知られている。この種のＤＡ変換回路は、順次入力されるバイナリコード（２値の論理値）に応じて充電され、充電電荷が再分配されることを繰り返すことでＤＡ変換結果を第１および第２の容量素子における電圧として得るものである（特許文献１、非特許文献１等参照）。
【０００３】
図１０に、特許文献１に記載される従来の電荷再分配型Ｄ／Ａコンバータの要部の回路構成を示す。このＤ／Ａコンバータは、同一の値（Ｃ）に設定されたキャパシタンスを有する３個のコンデンサ１００、１０２、１０４と、７個の開閉スイッチ１０６〜１１８と、１個の出力バッファ１２０とを有している。
【０００４】
コンデンサ１００は、一方の電極がスイッチ１０６を介して基準電位Ｖｒｅｆの電源電圧端子に電気的に接続されるとともにスイッチ１０８を介して基準電位Ｖｓｓの電源電圧端子に電気的に接続され、他方の電極が基準電位Ｖｓｓの電源電圧端子に電気的に接続される。
【０００５】
コンデンサ１０２は、一方の端子がスイッチ１１０を介してコンデンサ１００の一方の電極に電気的に接続されるとともにスイッチ１１２を介して出力バッファ１２０の入力端子に電気的に接続され、他方の端子が基準電位Ｖｓｓの電源電圧端子に電気的に接続される。
【０００６】
コンデンサ１０４は、一方の端子がスイッチ１１４を介してコンデンサ１００の一方の電極に電気的に接続されるとともにスイッチ１１６を介して出力バッファ１２０の入力端子に電気的に接続され、他方の端子が基準電位Ｖｓｓの電源電圧端子に電気的に接続される。
【０００７】
出力バッファ１２０は、たとえば演算増幅器からなる電圧フォロア回路として構成されている。出力バッファ１２０の入力端子は、スイッチ１１８を介して基準電位Ｖｓｓの電源電圧端子に電気的に接続される。
【０００８】
このＤ／Ａコンバータでは、入力ディジタル信号の各バイナリコード［Ｄｍ‥‥Ｄ１Ｄ０］に対して、以下のような手順でスイッチ１０６〜１１８のオン（閉）／オフ（開）を制御して、出力バッファ１２０の出力端子にアナログ出力電圧Ｖｏｕｔを得るようにしている。なお、以下の手順の中で特に言及しないスイッチはオフ状態にあるものとする。
【０００９】
（１）先ず、スイッチ１１２、１１８をそれぞれオンにして出力側コンデンサ１０２の充電電圧（電荷）を零にリセットする。その後、スイッチ１１２、１１８をそれぞれオフにする。
【００１０】
（２）入力バイナリコードの最下位ビットＤ０に対して、そのビットの論理値が“１”（“０”）のときはスイッチ１０６（１０８）をオンにし、コンデンサ１００を基準電位Ｖｒｅｆでチャージ（基準電位Ｖｓｓでディスチャージ）する。その後、当該スイッチ１０６（１０８）をオフにする。
【００１１】
（３）スイッチ１１０をオンにしてコンデンサ１００に蓄積されている電荷を第１および第２のコンデンサ１００、１０２間で各１／２に分配させる。その後、スイッチ１１０をオフにする。
【００１２】
（４）上記（２）、（３）の動作を最上位ビットＤｍまで上位の各ビットＤ１、Ｄ２、‥‥に対して繰り返す。
【００１３】
（５）最上位ビットに対する上記（３）の動作の後にスイッチ１１６、１１８をそれぞれオンにしてコンデンサ１０４の充電電圧（電荷）を零にリセットする。その後、スイッチ１１６、１１８をそれぞれオフにする。
【００１４】
（６）スイッチ１１２をオンにして、コンデンサ１０２の充電電圧を上記入力バイナリコードに対応するアナログ出力電圧Ｖｏｕｔとして出力する。
【００１５】
（７）次の入力バイナリコードに対して、コンデンサ１０２をコンデンサ１０４に置き換えるとともにスイッチ１１４、１１６をスイッチ１１０、１１２にそれぞれ置き換えて、上記の動作（１）〜（６）を繰り返す。
【００１６】
Ｄ／Ａコンバータは、以上のように動作し、任意のビット数のバイナリコードをアナログ出力電圧に変換することが可能である。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００１−９４４２６号公報
【非特許文献】
【００１８】
【非特許文献１】Ｊ．Ｅ．Ｆｒａｎｃａ，  Ｊ．Ｃ．Ｖｉｔａｌ，“ＬＯＷ−ＣＯＳＴ  ＣＭＯＳ  ＡＬＧＯＲＩＴＨＭＩＣ  ＤＩＧＩＴＡＬ−ＡＮＡＬＯＧＵＥ  ＣＯＮＶＥＲＴＯＲ  ＦＯＲ  ＨＩＧＨ−ＦＲＥＱＵＥＮＣＹ  ＡＰＰＬＩＣＡＴＩＯＮＳ”，ＩＥＥＥ  １９９０  ＣＵＳＴＯＭ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ  ＣＯＮＦＥＲＥＮＣＥ，６．７．１−６．７．４
【発明の概要】
【発明が解決しようとする課題】
【００１９】
以下の分析は本発明において与えられる。
【００２０】
ところで、半導体チップの高密度化に伴い、ＤＡ変換回路などのコア面積を縮小させる必要性が高まっている。この要求に対応するために、図１０に示すＤＡ変換結果の保持用のコンデンサ１００、１０２、１０４の容量値を小さくすると、出力バッファ１２０の入力容量（配線容量なども含む）が相対的に大きくなる。このことは、スイッチ１１２（１１６）をオンにしてコンデンサ１０２（１０４）に蓄えられた電荷に応じたＤＡ変換結果である電圧を出力バッファ１２０が出力しようとする時に、出力バッファ１２０の入力容量に分配され出力電圧が低下してしまうことを意味する。すなわち、図１１の実線に示すように、本来のＤＡ変換結果（破線）に対し出力誤差が大きくなってしまう。また、出力バッファ１２０の入力容量は、回路の配置配線によって異なり、配置配線が定まらないと出力電圧誤差を正しく見積もることも難しい。
【課題を解決するための手段】
【００２１】
本発明の１つのアスペクト（側面）に係るＤＡ変換回路は、入力される２値の論理値に応じて充電され、充電電荷が再分配されることでＤＡ変換結果を第１および第２の容量素子における電圧として得る電荷再分配型のＤＡ変換回路であって、第２の容量素子に電荷として保持されたＤＡ変換結果を出力する増幅器と、第１の容量素子の一端と増幅器の入力端とを短絡可能とするスイッチ素子と、を備える。
【発明の効果】
【００２２】
本発明によれば、精度の高いＤＡ変換結果を出力することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施例に係るＤＡ変換回路の回路図である。
【図２】本発明の第１の実施例に係るＤＡ変換回路のスイッチの動作を表すタイミングチャートである。
【図３】ＤＡ変換回路の接続状態を表す第１の図である。
【図４】ＤＡ変換回路の接続状態を表す第２の図である。
【図５】ＤＡ変換回路の接続状態を表す第３の図である。
【図６】本発明の第２の実施例に係るＤＡ変換回路の回路図である。
【図７】本発明の第２の実施例に係るＤＡ変換回路のスイッチの動作を表すタイミングチャートである。
【図８】本発明の第１の実施例に係るＤＡ変換回路の効果を模式的に説明する図である。
【図９】本発明の第２の実施例に係るＤＡ変換回路の効果を模式的に説明する図である。
【図１０】従来のＤＡ変換回路の回路図である。
【図１１】従来のＤＡ変換回路の入出力特性を表す図である。
【発明を実施するための形態】
【００２４】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００２５】
本発明の一実施形態に係るＤＡ変換回路は、入力される２値の論理値に応じて充電され、充電電荷が再分配されることでＤＡ変換結果を第１および第２の容量素子（図１のＣ１、Ｃ２１（Ｃ２２））における電圧として得る電荷再分配型のＤＡ変換回路であって、第２の容量素子に電荷として保持されたＤＡ変換結果を出力する増幅器（図１のＡＭＰ）と、第１の容量素子の一端と増幅器の入力端とを短絡可能とするスイッチ素子（図１のφ４）と、を備える。
【００２６】
ＤＡ変換回路において、第１の容量素子にＤＡ変換結果として再分配された電荷を得た後であって、かつ第２の容量素子に保持されたＤＡ変換結果を増幅器の入力端に与える前に、スイッチ素子を一時的に短絡するように各部を制御するタイミング信号群を生成するタイミング制御回路（図１のＣＮＴ）をさらに備えるようにしてもよい。
【００２７】
ＤＡ変換回路において、第１の容量素子は、第１の期間に、入力される２値の論理値にそれぞれ対応した異なる基準電圧（図１のＶＲＥＦ、ＶＳＳ）で充電され、第２の容量素子は、第２の期間に、第１の容量素子と並列接続され、タイミング制御回路は、第２の容量素子の両端を短絡した後に開放状態とし、スイッチ素子を開放状態とすると共に第１の期間と第２の期間を交互に繰り返した後に第１および第２の容量素子の並列接続を解消し、スイッチ素子を短絡した後に開放状態とし、増幅器は入力端に第２の容量素子の充電電圧を受けることを、ＤＡ変換の一つの変換期間内において時間的に順次実行するように各部を制御するタイミング信号群を生成するようにしてもよい。
【００２８】
ＤＡ変換回路において、第１の容量素子は、並列接続されうる複数の容量素子（図６のＣ１１、Ｃ１２）によって構成され、タイミング制御回路は、第１の期間と第２の期間を交互に繰り返す際には、複数の容量素子を全て並列接続し、スイッチ素子を増幅器の入力端と一時的に短絡する際には、スイッチ素子が複数の容量素子から一つのみを選択して短絡し一つ以外を開放とすることを、一時的に短絡する期間内において複数の容量素子の全てに対して順に実行するように各部を制御するタイミング信号群を生成するようにしてもよい。
【００２９】
ＤＡ変換回路において、第２の容量素子を２個備え（図１のＣ２１、Ｃ２２）、タイミング制御回路は、第１の期間と第２の期間を交互に繰り返した後に一方の第２の容量素子が第１の容量素子との並列接続を解消する期間において、他方の第２の容量素子が増幅器の入力端に充電電圧を与えるように各部を制御するタイミング信号群を生成するようにしてもよい。
【００３０】
半導体装置が上記のＤＡ変換回路を備えるようにしてもよい。
【００３１】
以上のようなＤＡ変換回路によれば、ＤＡ変換結果をサンプルホールドして出力する前に、ＤＡ変換過程で得られる、第１の容量素子に蓄えられた不要電荷を用いて、増幅器の入力容量に蓄えられた電荷との間で電荷分配を行う（リセット動作を行う）。これにより、従来のリセット動作を行った場合に比べ、出力誤差（オフセット電圧）を大幅に小さくすることができ、高精度なＤＡ変換結果を得ることができる。
【００３２】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００３３】
図１は、本発明の第１の実施例に係るＤＡ変換回路の回路図である。図１において、ＤＡ変換回路は、容量素子Ｃ１、Ｃ２１、Ｃ２２、スイッチφ１、φ２１、φ２２、φ３１、φ３２、φ４、φＲ１、φＲ２、φｂ０、φｂ１、増幅器ＡＭＰ、タイミング制御回路ＣＮＴを備える。なお、容量素子Ｃｉは、増幅器ＡＭＰの入力端（非反転端子（＋））における増幅器ＡＭＰの入力容量及び配線などの浮遊容量を表す。
【００３４】
スイッチφｂ０は、一端を接地（電源ＶＳＳに接続）し、他端をスイッチφ１の一端に接続する。スイッチφｂ１は、一端を基準電圧ＶＲＥＦに接続し、他端をスイッチφ１の一端に接続する。スイッチφ１は、他端を、一端が接地された容量素子Ｃ１の他端、およびスイッチφ２１、φ２２、φ４のそれぞれの一端に接続する。
【００３５】
スイッチφ２１は、他端を、一端が接地された容量素子Ｃ２１の他端、一端が接地されたスイッチφＲ１の他端、およびスイッチφ３１の一端に接続する。スイッチφ２２は、他端を、一端が接地された容量素子Ｃ２２の他端、一端が接地されたスイッチφＲ２の他端、およびスイッチφ３２の一端に接続する。
【００３６】
スイッチφ３１、φ３２、φ４のそれぞれの他端は、共通に増幅器ＡＭＰの非反転端子（＋）に接続される。増幅器ＡＭＰは、出力端子と反転端子（−）を接続したボルテージフォロアとして機能し、ＤＡ変換結果である出力信号ＶＯＵＴを出力する。なお、増幅器ＡＭＰは、ボルテージフォロアに限定されるものではなく、任意のゲインを有するように構成しても良い。
【００３７】
タイミング制御回路ＣＮＴは、バイナリコード信号ｂｉとクロック信号ＭＣＫを入力し、スイッチφ１、φ２１、φ２２、φ３１、φ３２、φ４、φＲ１、φＲ２、φｂ０、φｂ１をそれぞれ所定のタイミングで開閉するためのタイミング信号を生成し、スイッチφ１、φ２１、φ２２、φ３１、φ３２、φ４、φＲ１、φＲ２、φｂ０、φｂ１に対しそれぞれ出力する。
【００３８】
次に、ＤＡ変換回路の動作について説明する。図２は、本発明の第１の実施例に係るＤＡ変換回路のスイッチの動作を表すタイミングチャートである。図２において、Ｈレベルは、対応するスイッチがオン（短絡）であることを表し、Ｌレベルは、対応するスイッチがオフ（開放）であることを表す。また、ここでは５ビット（ｂｉ：ｉ＝１〜５）のＤＡ変換が実行される場合を示す。
【００３９】
期間ｔ１の最初において、スイッチφＲ１が閉じられ、容量素子Ｃ２１の両端が短絡されて、容量素子Ｃ２１の電荷が放電される。そして、期間ｔ１では、スイッチφ１、φ２１が５回交互に排他的に開閉され、容量素子Ｃ１、Ｃ２１で電荷の分配がなされ、期間ｔ１の最後にＤＡ変換結果が容量素子Ｃ１、Ｃ２１の電圧として得られる。なお、スイッチφ１が閉じられる場合、順次入力されるバイナリコード信号ｂｉ（２値の論理値）に応じてスイッチφｂ０、φｂ１のいずれか一方が同時に閉じられる。また、スイッチφ３２が閉じられ、以前のＤＡ変換結果を保持する容量素子Ｃ２２の一端がスイッチφ３２を介して増幅器ＡＭＰの非反転端子（＋）に接続され、増幅器ＡＭＰはＤＡ変換結果である出力信号ＶＯＵＴを出力する。この時の回路の接続状態を図３に示す。
【００４０】
期間ｔ２では、スイッチφ３１、φ３２が開放され、スイッチφ４が閉じられる。したがって、ＤＡ変換結果を電荷として保持する容量素子Ｃ１の一端がスイッチφ４を介して増幅器ＡＭＰの非反転端子（＋）に接続され、容量素子Ｃ１の電荷が容量素子Ｃｉに分配される。この時の回路の接続状態を図４に示す。
【００４１】
期間ｔ３では、スイッチφ３１が閉じられ、以前のＤＡ変換結果を保持する容量素子Ｃ２１の一端がスイッチφ３１を介して増幅器ＡＭＰの非反転端子（＋）に接続され、増幅器ＡＭＰはＤＡ変換結果である出力信号ＶＯＵＴを出力する。この時の回路の接続状態を図５に示す。なお、期間ｔ３では、期間ｔ１で容量素子Ｃ１、Ｃ２１で電荷の分配がなされたと同様に、容量素子Ｃ１、Ｃ２２で電荷の分配がなされる。
【００４２】
図３の状態では、容量素子Ｃ１には、Ｑ１＝Ｃ１＊ＶＡの電荷が、結果保持する容量素子Ｃ２１には、Ｑ２１＝Ｃ２１＊ＶＣＹ１の電荷が蓄積されている。ただし、ＶＡは容量素子Ｃ１の他端の電位、ＶＣＹ１は、容量素子Ｃ２１の他端の電位である。ここで、一般に電荷再分配型ＤＡＣでは、Ｃ１＝Ｃ２１（＝Ｃ２２）＝Ｃとして使うため、実際には、Ｑ１＝Ｑ２１、ＶＡ＝ＶＣＹ１となり、二つの容量素子Ｃ１、Ｃ２１には同じ電荷が蓄積されていることになる。
【００４３】
次に、図４の状態に遷移した場合、スイッチφ４を介して容量素子Ｃ１と増幅器ＡＭＰの入力容量であるＣｉが接続される。したがって、Ｃ１に蓄積された電荷Ｑ１（＝Ｃ＊ＶＣＹ）とＣｉに蓄積された電荷Ｑｉ（＝Ｃｉ＊ＶＢ）との間で電荷分配が生じる。この電荷分配後のノードＢ（増幅器ＡＭＰの非反転端子（＋））の電圧ＶＢ’は、以下の（１）式のように表される。
2013046302.tif 000003
【００４４】
したがって、図５の状態に遷移する前に、スイッチφ４がオフになったあと、容量素子Ｃｉには、（２）式に示す残留電荷Ｑｉ’が存在する。
2013046302.tif 000004
【００４５】
その後、図５の状態に遷移すると、容量素子Ｃ２１とアンプの容量素子Ｃｉとで再度、電荷分配を生じる。この電荷分配後のノードＢの電圧ＶＢ”は、以下の（３）式のように表される。なお、第２項が出力誤差を示すオフセット電圧となる。
2013046302.tif 000005
【００４６】
（３）式で得られる電圧ＶＢ”がサンプルホールドされ、ＤＡ変換結果である出力電圧ＶＯＵＴとして出力される。
【００４７】
一方、従来のリセット動作のみの場合は、スイッチφ３１を介して容量素子Ｃ２１とアンプの入力容量である容量素子Ｃｉが接続される。この場合、リセット動作を行っているため、Ｃｉに蓄積された電荷は、Ｑｉ（＝Ｃｉ＊ＶＢ）＝０である。したがって、この場合におけるノードＢの電圧をＶＢ＿ｔとすると、以下の（４）式のように表される。なお、第２項がオフセット電圧となる。
2013046302.tif 000006
【００４８】
このＶＢ＿ｔがサンプルホールドされ、ＤＡ変換結果である出力電圧ＶＯＵＴとして出力される。
【００４９】
ここで、（３）式、（４）式として得られた２つの出力電圧ＶＢ”、ＶＢ＿ｔを比較してみる。まず、Ｃ≫Ｃｉの場合、両式の第２項が第１項に比べ十分小さく無視できるため、本実施例のリセット方式でも従来のリセット方式でも出力誤差は十分小さい。しかしながら、Ｃをさらに小さくしていくと、相対的にＣｉの影響が大きくなり、やがて（３）式、（４）式の第２項が無視できない大きさになる。
【００５０】
このような状況であっても、本実施例でのリセット方式は、従来のリセット方式に比べ、出力誤差を大幅に小さくすることができる。例えば、Ｃ：Ｃｉ＝１００：１とすると、従来のリセット方式では、（４）式の第２項におけるＣｉ／Ｃが１次式で表されるので、本来の出力電圧に対し、約１％のオフセット電圧が生じる。これに対し、本実施例のリセット方式では、（３）式の第２項におけるＣｉ／Ｃが２次式で表されるので、オフセット電圧を約０．０１％程度に抑え込むことができる。
【実施例２】
【００５１】
図６は、本発明の第２の実施例に係るＤＡ変換回路の回路図である。図６において、図１と同一の符号は、同一物を表し、その説明を省略する。本実施例のＤＡ変換回路は、図１の容量素子Ｃ１に替えて、容量素子Ｃ１１およびスイッチφ４１の直列接続回路と、容量素子Ｃ１２およびスイッチφ４２の直列接続回路との並列接続回路を備える。ここで容量素子Ｃ１１、Ｃ１２のそれぞれの容量値は、図１の容量素子Ｃ１の容量値の半分である。
【００５２】
タイミング制御回路ＣＮＴａは、バイナリコード信号ｂｉとクロック信号ＭＣＫを入力し、スイッチφ１、φ２１、φ２２、φ３１、φ３２、φ４、φ４１、φ４２、φＲ１、φＲ２、φｂ０、φｂ１をそれぞれ所定のタイミングで開閉するためのタイミング信号を生成し、スイッチφ１、φ２１、φ２２、φ３１、φ３２、φ４、φ４１、φ４２、φＲ１、φＲ２、φｂ０、φｂ１に対しそれぞれ出力する。
【００５３】
次に、ＤＡ変換回路の動作について説明する。図７は、本発明の第２の実施例に係るＤＡ変換回路のスイッチの動作を表すタイミングチャートである。図７において、期間ｔ２ａは、図２の期間ｔ２に相当し、期間ｔ２ａの前半にのみスイッチφ４２を開放し、期間ｔ２ａの後半にのみスイッチφ４１を開放する。
【００５４】
期間ｔ２ａの前半では、容量素子Ｃ１１に蓄えられている電荷が短絡されているスイッチφ４１、φ４を介して容量素子Ｃｉに分配される。また、期間ｔ２ａの後半では、容量素子Ｃ１２に蓄えられている電荷が短絡されているスイッチφ４２、φ４を介して容量素子Ｃｉに分配される。
【００５５】
このようなＤＡ変換回路は、図１における容量素子Ｃ１をＣ１／２の二つに分割し、不要な電荷を使ったリセット動作を１回から２回に増やしたことに相当する。
【００５６】
この結果得られる出力電圧ＶＢ２”は、（５）式のように表され、実施例１に比べ、さらにオフセット電圧を低減することが可能である。
2013046302.tif 000007
【００５７】
一般に、図１の容量素子Ｃ１が並列接続される複数の容量素子によって構成され、スイッチφ４を増幅器ＡＭＰの入力端と一時的に短絡するに際し、スイッチφ４は、複数の容量素子から一つのみを選択して短絡し、一つ以外を開放とする。この動作を、一時的に短絡する期間（図７のｔ２ａに相当）内において複数の容量素子の全てに対して順に実行するようにしてもよい。ただし、複数とは、２あるいは３辺りが適切な値であって、数を多くすれば、オフセット電圧がさらに低減するものの、低減の度合いが減少する一方で、回路がより複雑化するので必ずしも得策とはいえない。
【００５８】
最後に、本発明の実施例におけるオフセット電圧（出力誤差）の低減効果について説明する。図８は、本発明の第１の実施例に係るＤＡ変換回路の効果を模式的に説明する図である。容量素子の容量Ｃは、円筒容器の底面積として、容量素子に蓄えられる電荷Ｑは、円筒容器に蓄えられる水の量として、容量素子の電位Ｖは、円筒容器における水面の高さとして表される。図８（Ａ）は、図１における容量素子Ｃ２１に蓄えられている電荷Ｑ２１＝Ｃ２１＊ＶＣＹ１（ただし、ここではＶＣＹ１＝Ｖ２１）が、閉じられたスイッチφ３１を介して容量素子Ｃｉに分配される様子を表す。すなわち、従来のＤＡ変換回路における動作を表す。
【００５９】
これに対し、図８（Ｂ）では、実施例１に対応し、スイッチφ３１を閉じる前にスイッチφ４を閉じ、図１における容量素子Ｃ１に蓄えられている電荷Ｑ１＝Ｃ１＊Ｖ１が、閉じられたスイッチφ４を介して容量素子Ｃｉに分配される。その後、容量素子Ｃ２１に蓄えられている電荷Ｑ２１＝Ｃ２１＊Ｖ２１は、閉じられたスイッチφ３１を介して、既に電荷δＱが蓄えられている容量素子Ｃｉにさらに分配される。したがって、容量素子Ｃｉの電位、すなわち増幅器ＡＭＰの入力端の電位は、理想とする電位Ｖ１あるいはＶ２１により近づくこととなる。すなわち、オフセット電圧が低減することが示される。
【００６０】
また、図９は、本発明の第２の実施例に係るＤＡ変換回路の効果を模式的に説明する図である。なお、ここでは、図示の簡略化のために、容量素子の容量は全て同一であるとして扱う。図９（Ａ）では、フル充電された２倍の大きさの容量素子１個によって１つの容量素子（Ｃｉに対応）を充電する様子を示す。これに対し、第２の実施例のＤＡ変換回路の効果を表す図９（Ｂ）では、それぞれフル充電された１の大きさの容量素子２個を用いて、時分割で２回に分けて１つの容量素子（Ｃｉに対応）を充電する様子を示す。すなわち、１回目の接続で電位に相当する水面は０．５まで上昇し、２回目の接続では、残りの半分である０．７５まで上昇することとなる。言い換えれば、増幅器ＡＭＰの入力端の電位は、図９（Ａ）では、２を３で割った値に相当する電位となるのに対し、図９（Ｂ）では、１．５を２で割った値に相当する電位となる。以上のように、図９（Ｂ）に示すような動作を行う第２の実施例のＤＡ変換回路は、第１の実施例のＤＡ変換回路に対し、オフセット電圧がより低減することが示される。
【００６１】
以上、図１０に示したＤＡ変換回路を基に本発明の実施例を説明したが、バイナリコードに応じたサンプル値を入力する容量素子と増幅器の入力端のパスさえ形成できれば、電荷再分配型のＤＡ変換回路の構成はどのようなものであってもよい。また、順次入力されるバイナリコードが１ビットである場合を例に説明したが、マルチビットでの入力構成であっても構わない。
【００６２】
また、基準電圧をＶＲＥＦとＶＳＳとしたが、これに限定されない。すなわち、あくまで、ある基準電圧に対して、容量素子にどれだけの電荷が充電されているかでＤＡ変換が行われるため、電荷再分配型のＤＡ変換回路の動作原理上、ＶＲＥＦやＶＳＳは、適宜変更して設定しても構わない。
【００６３】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６４】
ＡＭＰ  増幅器
Ｃ１、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃｉ  容量素子
ＣＮＴ、ＣＮＴａ  タイミング制御回路
φ１、φ２１、φ２２、φ３１、φ３２、φ４、φ４１、φ４２、φｂ０、φｂ１、φＲ１、φＲ２  スイッチ
【図１】
2013046302.tif 000008
【図２】
2013046302.tif 000009
【図３】
2013046302.tif 000010
【図４】
2013046302.tif 000011
【図５】
2013046302.tif 000012
【図６】
2013046302.tif 000013
【図７】
2013046302.tif 000014
【図８】
2013046302.tif 000015
【図９】
2013046302.tif 000016
【図１０】
2013046302.tif 000017
【図１１】
2013046302.tif 000018