(57)【要約】【課題】チップ面積の極端な増大を招くことなく、電源投入時の過渡期に出力端子を接地側に落とことを可能にすること。【解決手段】正転入力電圧ＶＩＮ＿Ｐと反転入力電圧ＶＩＮ＿Ｎの差分を増幅する差動増幅回路１０と、該差動増幅回路１０の出力信号を入力し増幅してＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１３の共通接続点から出力電圧ＶＯＵＴを出力する出力回路２０とを有する演算増幅器１００である。トランジスタＭ１３のゲートに一端が接続されたコンデンサＣｘ１とトランジスタＭ１２のゲートに一端が接続されたコンデンサＣｘ２を備え、コンデンサＣｘ１，Ｃｘ２の他端は抵抗Ｒｘ１を介して高電源端子１に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
正転入力電圧と反転入力電圧の差分を増幅する差動増幅回路と、該差動増幅回路の出力信号を入力し増幅して出力端子に出力する出力回路とを有する演算増幅器において、
前記出力回路は、前記出力端子と接地端子との間に接続された出力用のＮＭＯＳ又はＮＰＮの第１のトランジスタを含み、
該第１のトランジスタのゲート又はベースと高電源端子との間に抵抗を介して又は介さずに第１のコンデンサが接続されていることを特徴とする演算増幅器。
【請求項２】
正転入力電圧と反転入力電圧の差分を増幅する差動増幅回路と、該差動増幅回路の出力信号を入力し増幅して出力端子に出力する出力回路とを有する演算増幅器において、
前記出力回路は、前記出力端子と接地端子との間に接続された出力用のＮＭＯＳ又はＮＰＮの第１のトランジスタと、前記出力端子と高電源端子との間に接続された出力用のＰＭＯＳ又はＰＮＰの第２のトランジスタを含み、
前記第１のトランジスタのゲート又はベースと前記高電源端子との間に抵抗を介して又は介さずに第１のコンデンサが接続され、前記第２のトランジスタのゲート又はベースと前記高電源端子との間に抵抗を介して又は介さずに第２のコンデンサが接続されていることを特徴とする演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源投入時に出力電圧が異常に高くなることを抑制した演算増幅器に関する。
【背景技術】
【０００２】
演算増幅器（オペアンプ）は、通常では、負帰還経路を接続した構成で使用されるが、このように負帰還経路を接続した場合は、電源投入時から負帰還がかかり、所望の出力電圧が出力される安定動作状態に至るまでの過渡期において、図６に示すように、出力電圧ＶＯＵＴとして、入力端子の状態に関係なく高電圧が出力することがある（例えば、特許文献１、２参照）。ＶＤＤは正電圧（＝５Ｖ）である。アプリケーションによっては、このような演算増幅器の出力電圧変動を望まないケースがある。
【０００３】
そこで従来では、図７に示すように、演算増幅器２００の出力端子３と接地端子２との間にＮＭＯＳトランジスタＭ２１を接続し、そのトランジスタＭ２１のゲートと正電源端子１との間にコンデンサＣ２１を接続し、接地端子２との間に抵抗Ｒ２１を接続して、電源電圧ＶＤＤの投入時の過渡状態において、トランジスタＭ２１のゲートに高電圧を印加してそのトランジスタＭ２１を導通させ、演算増幅器２００の出力端子を強制的に接地ＧＮＤに落とすようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−０４４１５０号公報
【特許文献２】特開２００４−１４０９３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、図７に示すような回路構成では、演算増幅器２００の出力端子３を接地側に落とすので、演算増幅器２００の最大出力電流を上回る電流駆動能力がトランジスタＭ２１に要求される。その結果、演算増幅器の駆動能力次第であるが、一般的には、トランジスタＭ２１には大きなサイズが必要となり、回路のチップ面積の増大を招くという問題があった。
【０００６】
本発明の目的は、チップ面積の極端な増大を招くことなく、電源投入時の過渡期に出力端子を接地側に落すことを可能とした演算増幅器を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１にかかる発明は、正転入力電圧と反転入力電圧の差分を増幅する差動増幅回路と、該差動増幅回路の出力信号を入力し増幅して出力端子に出力する出力回路とを有する演算増幅器において、前記出力回路は、前記出力端子と接地端子との間に接続された出力用のＮＭＯＳ又はＮＰＮの第１のトランジスタを含み、該第１のトランジスタのゲート又はベースと高電源端子との間に抵抗を介して又は介さずに第１のコンデンサが接続されていることを特徴とする。
請求項２にかかる発明は、正転入力電圧と反転入力電圧の差分を増幅する差動増幅回路と、該差動増幅回路の出力信号を入力し増幅して出力端子に出力する出力回路とを有する演算増幅器において、前記出力回路は、前記出力端子と接地端子との間に接続された出力用のＮＭＯＳ又はＮＰＮの第１のトランジスタと、前記出力端子と高電源端子との間に接続された出力用のＰＭＯＳ又はＰＮＰの第２のトランジスタを含み、前記第１のトランジスタのゲート又はベースと前記高電源端子との間に抵抗を介して又は介さずに第１のコンデンサが接続され、前記第２のトランジスタのゲート又はベースと前記高電源端子との間に抵抗を介して又は介さずに第２のコンデンサが接続されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、電源投入時に演算増幅器の出力回路の出力用のＮＭＯＳ又はＮＰＮの第１のトランジスタを一時的に導通状態にして出力端子を接地側に落とすので、電源投入時から安定状態に移行する過渡期に、出力電圧が高くなることを望まないアプリケーションに好適な演算増幅器を実現することができる。また、プッシュプル型では出力用のＰＭＯＳ又はＰＮＰの第２のトランジスタは遮断させるので、高電源端子と接地端子との間の短絡の恐れもなくなる。しかも、新たなトランジスタを設ける必要がなく、チップサイズ増大を回避できる。さらに、コンデンサを接続するとき抵抗を介在させることにより、周波数特性の劣化を防止することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例の演算増幅器の回路図である。
【図２】図１の演算増幅器において抵抗Ｒｘ１を短絡した演算増幅器の回路図である。
【図３】所定のアプリケーションの演算増幅器の接続の回路図である。
【図４】図３の接続関係の演算増幅器の電源投入時の過渡応答特性図である。
【図５】無対策の従来の演算増幅器と、コンデンサＣｘ１，Ｃｘ２を接続した演算増幅器と、コンデンサＣｘ１，Ｃｘ２および抵抗Ｒｘ１を接続した演算増幅器についての利得と位相の周波数特性図である。
【図６】従来の無対策の演算増幅器の電源投入時の過渡応答特性図である。
【図７】対策を施した従来の演算増幅器の回路図である。
【発明を実施するための形態】
【００１０】
図１に本発明の実施例の演算増幅器１００の構成を示す。１は正電源端子、２は接地端子、３は出力端子、１０はフォールデッドカスコード型の差動増幅回路、２０はプッシュプル型の出力回路である。
【００１１】
差動増幅回路１０は、ゲートに正転入力電圧ＶＩＮ＿Ｐ、反転入力電圧ＶＩＮ＿Ｎが入力する差動接続のＮＭＯＳトランジスタＭ１，Ｍ２、それらのトランジスタＭ１，Ｍ２の電流源としてのＰＭＯＳトランジスタＭ３、負荷抵抗Ｒ１，Ｒ２、カレントミラー接続のＮＭＯＳトランジスタＭ４，Ｍ５、電流源としてのＰＭＯＳトランジスタＭ６，Ｍ７からなる。
【００１２】
出力回路２０は、トランジスタＭ５のドレイン電圧をゲートに入力するＮＭＯＳトランジスタＭ８、カレントミラー接続のＰＭＯＳトランジスタＭ９，Ｍ１０、トランジスタＭ４のドレイン電圧をゲートに入力するＮＭＯＳトランジスタＭ１１、抵抗Ｒ３、トランジスタＭ１０，Ｍ１１の共通ドレインにゲートが接続されるＰＭＯＳの出力トランジスタＭ１２、トランジスタＭ５のドレインにゲートが接続されるＮＭＯＳの出力トランジスタＭ１３、トランジスタＭ１３側の位相補償回路を構成するコンデンサＣｃ１と抵抗Ｒｃ１、トランジスタＭ１２側の位相補償回路を構成するコンデンサＣｃ２と抵抗Ｒｃ２、一端が正電源端子１に接続された抵抗Ｒｘ１、その抵抗Ｒｘ１の他端とトランジスタＭ１３のゲートとの間に接続されたコンデンサＣｘ１、抵抗Ｒｘ１の他端とトランジスタＭ１２のゲートとの間に接続されたコンデンサＣｘ２からなる。トランジスタＭ１２，Ｍ１３の共通ドレインは出力端子３に接続されている。
【００１３】
次に、本発明の動作を説明する。動作説明には、図２に示したような、図１における抵抗Ｒｘ１を短絡した回路を用いる。この抵抗Ｒｘ１は、本発明の課題の解決には直接関係しないが、周波数特性を補正するために接続したものである。この抵抗Ｒｘ１の効果については、後述する。
【００１４】
図２の演算増幅器において、電源電圧ＶＤＤを投入した瞬間は、コンデンサＣｘ１，Ｃｘ２がほぼ短絡状態であるので、トランジスタＭ１２，Ｍ１３のゲート電位がＶＤＤにまで高くなる。この結果、トランジスタＭ１２は遮断状態となって、ソース・ドレイン間は高インピーダンスとなる。また、トランジスタＭ１３は導通状態となって、ソース・ドレイン間は低インピーダンスとなる。よって、出力端子３は接地端子２に接続され接地電位となるので、出力電圧ＶＯＵＴが高くなることが抑制される。このとき、トランジスタＭ１２が遮断しているので、正電源端子１と接地端子２の間の短絡の恐れはない。
【００１５】
図３に、実際のアプリケーションの接続関係を示す。ここでは、演算増幅器１００の正転入力端子の電圧ＶＩＮ＿Ｐとして、定電圧Ｖｒｅｆ＝１．２５Ｖを入力し、出力端子３の電圧ＶＯＵＴとして１．８Ｖの電圧が出力するように、帰還回路の抵抗Ｒ１１，Ｒ１２の値を設定したものである。
【００１６】
図４に、図３の接続関係の演算増幅器１００の過渡応答特性を示す。図６で説明した従来の無対策の演算増幅器の場合の過渡応答特性と比べて、出力端子３の電圧ＶＯＵＴが、ほぼ１．８Ｖ以下に抑制され、本発明の目的を達成できていることがわかる。
【００１７】
図５に、無対策の従来の演算増幅器と、コンデンサＣｘ１，Ｃｘ２を接続した演算増幅器と、コンデンサＣｘ１，Ｃｘ２および抵抗Ｒｘ１を接続した演算増幅器についての利得と位相の周波数特性図を示した。本実施例の演算増幅器１００では、出力トランジスタＭ１２，Ｍ１３のゲートにコンデンサＣｘ１，Ｃｘ２を追加するので、抵抗Ｒｘ１が接続されていないとき（図２）は、その周波数特性が劣化（特性Ｂ）する。そこで、周波数特性への影響を軽減するために、抵抗Ｒｘ１を接続している（図１）。その周波数特性を特性Ｃに示した。これにより、周波数特性が改善している。なお、Ａは無対策の従来の演算増幅器の周波数特性である。
【００１８】
なお、以上の実施例では出力回路２０，２０Ａがプッシュプル型の場合について説明したが、出力端子と接地端子との間にＮＭＯＳトランジスタを接続し、出力端子と高電源端子との間に電流源あるいは抵抗を接続したシングルエンド型の場合についても、同様に実施できる。さらに、ＮＭＯＳトランジスタはＮＰＮトランジスタに、ＰＭＯＳトランジスタはＰＮＰトランジスタに、それぞれ置き換えることもできる。
【符号の説明】
【００１９】
１：高電源端子、２：接地端子、３：出力端子
１００，２００：演算増幅器
１０：差動増幅回路、２０，２０Ａ：出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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