(57)【要約】【課題】テスト回路面積の増大を抑制することができ、簡便にテストを行うことができる半導体装置、及びそのテスト方法を提供する。【解決手段】本発明の一態様にかかる半導体装置は、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ２とを含むトランジスタペア３１を複数有する出力バッファ３０と、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１の間に接続された端子１１と、ＰｃｈトランジスタＰ１、Ｎ２とＮｃｈトランジスタＮ１、Ｎ２とを制御するバッファ駆動回路６と、一端がＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１の間に接続されたスイッチｓｗ１と、スイッチｓｗ１を制御するアナログスイッチ制御回路３と、入力側にスイッチｓｗ１の他端が接続されたＡ／Ｄ変換器４と、Ａ／Ｄ変換器４の出力側と接続された内部回路５と、を備えたものである。【選択図】図１
2013198039.tif 000002
【特許請求の範囲】
【請求項１】
ＰｃｈトランジスタとＮｃｈトランジスタとを含むトランジスタペアを複数有する出力バッファと、
前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタの間に接続された端子と、
前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタとを制御するバッファ駆動回路と、
一端が前記ＰｃｈトランジスタとＮｃｈトランジスタの間に接続されたスイッチと、
前記スイッチを制御するスイッチ制御回路と、
入力側に前記スイッチの他端が接続されたＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器の出力側と接続された内部回路と、を備えた半導体装置。
【請求項２】
前記複数のトランジスタペアの全てで、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタの一方がオンし、かつ、前記複数のトランジスタペアのうちの一部で、前記Ｐｃｈトランジスタトと前記Ｎｃｈトランジスタの他方がオフするように、前記バッファ駆動回路が前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタを制御することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記バッファ駆動回路がレジスタの値に基づいて、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタとを制御することを特徴とする請求項１、又は２に記載の半導体装置。
【請求項４】
複数の前記トランジスタペアが、第１のトランジスタペアと第２のトランジスタペアを備え、
前記第１のトランジスタペアに含まれるＰｃｈトランジスタとＮｃｈトランジスタの駆動能力が第２のトランジスタペアに含まれるＰｃｈトランジスタとＮｃｈトランジスタの駆動能力よりも低いこと特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２のトランジスタペアに含まれるＰｃｈトランジスタとＮｃｈトランジスタのうち一方をオフし、前記第１のトランジスタペアに含まれるＰｃｈトランジスタとＮｃｈトランジスタの両方をオンするように、前記バッファ駆動回路が前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタとを制御することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記出力バッファが複数設けられ、
複数の前記出力バッファに対応して、前記スイッチが複数設けられ
前記スイッチ制御回路が複数の前記スイッチのうち、一つをオンして、他のスイッチをオフすることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記スイッチ制御回路が、複数の前記スイッチのうち、オンになるスイッチを順番に変えていくことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記内部回路が、前記Ａ／Ｄ変換器からの出力に基づいて、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタとの接続点における電圧降下レベルを判定することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
入力側が前記端子に接続され、かつ出力側が前記内部回路に接続された入力バッファをさらに備え、
前記端子が複数設けられ、
前記スイッチが複数の端子に対応して、複数設けられ、
テスト時において、前記スイッチ制御回路が、複数の前記スイッチのうち、２以上のスイッチを同時にオンすることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
複数の端子と、
前記複数の端子に対応して設けられた複数の入力バッファと、
前記複数の端子に対応して設けられ、一端が前記入力バッファと前記端子の間に接続された複数のスイッチと、
入力側が複数の前記スイッチの他端と接続されたＡ／Ｄ変換器と、
前記複数の入力バッファの出力端と接続された内部回路と、
前記複数のスイッチの内の少なくとも２以上を同時にＯＮ状態にするスイッチ制御回路と、を備える半導体装置。
【請求項１１】
テスト時において、前記端子から入力された入力信号がオン状態となった２つ以上の前記スイッチを介して、２以上の前記入力バッファに入力され、
前記入力バッファから出力された信号が、前記内部回路に入力されることを特徴とする請求項９、又は１０に記載の半導体装置。
【請求項１２】
ＰｃｈトランジスタとＮｃｈトランジスタとを含むトランジスタペアを複数有する出力バッファと、
前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタの間に接続された端子と、
一端が前記ＰｃｈトランジスタとＮｃｈトランジスタの間に接続されたスイッチと、を備えた半導体装置のテスト方法であって、
複数の前記トランジスタペアの全てにおいて、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタの一方をオンし、かつ複数の前記トランジスタペアの一部において、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタの他方をオフしたテスト状態とし、
前記テスト状態で前記スイッチをオンして、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタとの間の電圧をＡ／Ｄ変換し、
Ａ／Ｄ変換された信号を前記半導体装置の内部回路に入力し、
Ａ／Ｄ変換された前記信号に基づいて、良否判定を行うテスト方法。
【請求項１３】
前記内部回路が、期待値との比較結果に基づいて、前記出力バッファにおける電圧降下レベルを判定することを特徴とする請求項１２に記載のテスト方法。
【請求項１４】
外部からのバッファ制御信号によって書き換え可能なレジスタの値に基づいて、前記複数のトランジスタペアに含まれる前記Ｐｃｈトランジスタ及び前記Ｎｃｈトランジスタのオンオフを制御することを特徴とする請求項１２、又は１３に記載のテスト方法。
【請求項１５】
複数の前記トランジスタペアが、第１のトランジスタペアと第２のトランジスタペアを備え、
前記第１のトランジスタペアに含まれるＰｃｈトランジスタとＮｃｈトランジスタの駆動能力が第２のトランジスタペアに含まれるＰｃｈトランジスタとＮｃｈトランジスタの駆動能力よりも低いこと特徴とする請求項１２〜１４のいずれか１項に記載のテスト方法。
【請求項１６】
前記第２のトランジスタペアに含まれる前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタのうち一方をオフし、前記第１のトランジスタペアに含まれるＰｃｈトランジスタとＮｃｈトランジスタの両方をオンするように、前記バッファ駆動回路が前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタとを制御することを特徴とする請求項１５に記載のテスト方法。
【請求項１７】
前記半導体装置には、前記出力バッファが複数設けられ、
複数の前記出力バッファに対応して、前記スイッチが複数設けられ
複数の前記スイッチのうち、一つをオンして、他のスイッチをオフすることを特徴とする請求項１２〜１６のいずれか１項に記載のテスト方法。
【請求項１８】
複数の前記スイッチのうち、オンになるスイッチを順番に変えていくことを特徴とする請求項１７に記載のテスト方法。
【請求項１９】
複数の端子と、
前記複数の端子に対応して設けられた複数の入力バッファと、
前記複数の端子に対応して設けられ、一端が前記入力バッファと前記端子の間に接続された複数のスイッチと、を備えた半導体装置のテスト方法であって、
前記複数のスイッチのうち、２以上のスイッチを同時にオンした状態で、前記端子にテスト信号を入力し、
前記端子に入力されたテスト信号を、２以上の前記スイッチに対応する２以上の前記入力バッファに入力し、
前記２以上の前記入力バッファからの出力に基づいて、良否判定を行うテスト方法。
【請求項２０】
前記入力バッファからの出力であるデジタル信号を前記半導体装置の内部回路に入力し、
前記内部回路が期待値との比較結果に基づいて電圧降下レベルを判定する請求項１９に記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びそのテスト方法に関し、例えば、Ａ／Ｄ変換器を有する半導体装置、及びそのテスト方法に関する。
【背景技術】
【０００２】
特許文献１には端子にプロービングを行うことなく、入力力レベルのテストを行う方法が開示されている。特許文献１では、入力バッファト出力バッファに供給する電源を別々に有している。各々のバッファに供給する電位を変化させ、出力バッファの出力を入力バッファに入力している。そして、期待されるＨレベル、又はＬレベルが得られるか否かでバッファの故障を判断している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２０７５４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の構成では、以下に示す問題点がある。特許文献１では、バウンダリスキャンの適用が必要となってしまう。さらに、特許文献１では、バッファとして双方向バッファを用いる必要がある。双方向バッファを用いない場合は、ダミーのバッファを置く必要がある。入力バッファと出力バッファへ供給する電源を別々に持っている必要がある。従って、テスト回路面積が増大してしまうという問題点がある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体装置は、ＰｃｈトランジスタとＮｃｈトランジスタとを含むトランジスタペアを複数有する出力バッファと、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタの間に接続された端子と、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタとを制御するバッファ駆動回路と、一端が前記ＰｃｈトランジスタとＮｃｈトランジスタの間に接続されたスイッチと、前記スイッチを制御するスイッチ制御回路と、入力側に前記スイッチの他端が接続されたＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力側と接続された内部回路と、を備えるものである。
【０００６】
一実施形態に係る半導体装置は、複数の端子と、前記複数の端子に対応して設けられた複数の入力バッファと、前記複数の端子に対応して設けられ、一端が前記入力バッファと前記端子の間に接続された複数のスイッチと、入力側が複数の前記スイッチの他端と接続されたＡ／Ｄ変換器と、前記複数の入力バッファの出力端と接続された内部回路と、前記複数のスイッチの内の少なくとも２以上を同時にＯＮ状態にするスイッチ制御回路と、を備えるものである。
【０００７】
一実施形態に係るテスト方法は、ＰｃｈトランジスタとＮｃｈトランジスタとを含むトランジスタペアを複数有する出力バッファと、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタの間に接続された端子と、一端が前記ＰｃｈトランジスタとＮｃｈトランジスタの間に接続されたスイッチと、を備えた半導体装置のテスト方法であって、複数の前記トランジスタペアの全てにおいて、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタの一方をオンし、かつ複数の前記トランジスタペアの一部において、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタの他方をオフしたテスト状態とし、前記テスト状態で前記スイッチをオンして、前記Ｐｃｈトランジスタと前記Ｎｃｈトランジスタとの間の電圧をＡ／Ｄ変換し、Ａ／Ｄ変換された信号を前記半導体装置の内部回路に入力し、Ａ／Ｄ変換された信号に基づいて、良否判定を行うものである。
【０００８】
一実施形態に係るテスト方法は、複数の端子と、前記複数の端子に対応して設けられた複数の入力バッファと、前記複数の端子に対応して設けられ、一端が前記入力バッファと前記端子の間に接続された複数のスイッチと、を備えた半導体装置のテスト方法であって、前記複数のスイッチのうち、２以上のスイッチを同時にオンした状態で、前記端子にテスト信号を入力し、前記端子に入力されたテスト信号を、２以上の前記スイッチに対応する２以上の前記入力バッファに入力し、前記２以上の前記入力バッファからの出力に基づいて、良否判定を行うものである。
【発明の効果】
【０００９】
上記の一実施形態によれば、テスト回路面積の増大を抑制することができ、簡便にテストを行うことができる半導体装置、及びそのテスト方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の構成を示す回路図である。
【図２】実施の形態１に係る半導体装置のテスト方法を示すフローチャート図である。
【図３】実施の形態２に係る半導体装置の構成を示す回路図である。
【図４】実施の形態３に係る半導体装置の構成を示す回路図である。
【図５】実施の形態４に係る半導体装置の構成を示す回路図である。
【図６】実施の形態５に係る半導体装置の構成を示す回路図である。
【図７】実施の形態５に係る半導体装置のテスト方法を示すフローチャート図である。
【図８】実施の形態６に係る半導体装置の構成を示す回路図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
以下、図面を参照して本実施の形態について説明する。図１は、本実施の形態１に係る半導体装置の構成を示す回路図である。半導体装置は、端子部１、バッファ部２、アナログスイッチ制御回路３、Ａ／Ｄ変換器４、内部回路５、バッファ駆動回路６、スイッチｓｗ１、スイッチｓｗ２を備えている。本実施の形態に係る半導体装置は、例えば、マイクロコントローラ（以下、マイコンとする）であり、図１は、マイコンの内部回路５と出力側の一部の構成を示している。内部回路５は、マイコンの機能を奏するための処理を行う。また、Ａ／Ｄ変換器４は、音声処理等のために、アナログ信号をデジタル信号に変換する。
【００１２】
端子部１は、複数の端子を有しており、ここでは、２つの端子１１と端子１２を有する例が示されている。もちろん、端子の数は、特に限定されるものでない。端子１１、１２はアナログ信号を外部に出力する出力端子である。バッファ部２は、出力バッファ３０を有している。出力バッファ３０は、出力端子に対応して設けられている。従って、ここでは、２つの出力バッファ３０が設けられている。ここでは、端子１１に対する出力バッファ３０を主として説明を行う。
【００１３】
出力バッファ３０は、第１のトランジスタペア３１と第２のトランジスタペア３２を有する。第１のトランジスタペア３１は、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１とを備えている。ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１は、電源ＶＤＤとグランドＧＮＤの間に直列に接続されている。具体的には、ＰｃｈトランジスタＰ１のソースが電源ＶＤＤと接続され、ＮｃｈトランジスタＮ１のソースがグランドＧＮＤと接続されている。ＰｃｈトランジスタＰ１のドレインが、ＮｃｈトランジスタＮ１のドレインに接続されている。そして、端子１１は、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１の間に接続されている。すなわち、端子１１は、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１との接続点Ａに接続されている。
【００１４】
第１のトランジスタペア３１と第２のトランジスタペア３２は、電源ＶＤＤとグランドＧＮＤの間に並列に接続されている。第２のトランジスタペア３２も、同様に、ＰｃｈトランジスタＰ２とＮｃｈトランジスタＮ２とを備えている。ＰｃｈトランジスタＰ２とＮｃｈトランジスタＮ２は、電源ＶＤＤとグランドＧＮＤの間に直列に接続されている。具体的には、ＰｃｈトランジスタＰ２のソースが電源ＶＤＤと接続され、ＮｃｈトランジスタＮ２のソースがグランドＧＮＤと接続されている。ＰｃｈトランジスタＰ２のドレインが、ＮｃｈトランジスタＮ２のドレインに接続されている。そして、端子１１は、ＰｃｈトランジスタＰ２とＮｃｈトランジスタＮ２との接続点に接続されている。
【００１５】
バッファ駆動回路６は、ＰｃｈトランジスタＰ１、Ｐ２と、ＮｃｈトランジスタＮ１、Ｎ２を制御する。例えば、バッファ駆動回路６からの駆動信号ｓｎ１によって、ＮｃｈトランジスタＮ１のオンオフが制御される。また、バッファ駆動回路６からの駆動信号ｓｐ１によって、ＰｃｈトランジスタＰ１のオンオフが制御される。同様に、バッファ駆動回路６からの駆動信号ｓｎ２、ｓｐ２によって、ＮｃｈトランジスタＮ２とＰｃｈトランジスタＰ２のオンオフが制御される。なお、バッファ駆動回路６は、テスト装置等からのバッファ制御信号に基づいて、各トランジスタを制御する。さらに、バッファ駆動回路６は、オンオフするトランジスタを規定するレジスタ６ａを有している。すなわち、レジスタ６ａに格納された値に応じて、オンするトランジスタと、オフするトランジスタが決定される。レジスタ６ａの値は、バッファ制御信号によって書き換え可能である。レジスタ６ａのビット数は、出力バッファ３０の含まれるトランジスタペアの数に応じて設定される。例えば、出力バッファ３０に２つのトランジスタペア３１、３２が含まれているため、レジスタ６ａは２ビットとすることができる。
【００１６】
ＰｃｈトランジスタＰ１の駆動能力は、ＰｃｈトランジスタＰ２の駆動能力よりも低くなっている。すなわち、ＰｃｈトランジスタＰ２は、ＰｃｈトランジスタＰ１よりもサイズが大きく、低抵抗になっている。また、ＮｃｈトランジスタＮ１の駆動能力は、ＮｃｈトランジスタＮ２の駆動能力よりも低くなっている。すなわち、ＮｃｈトランジスタＮ２は、ＮｃｈトランジスタＮ１よりもサイズが大きく、低抵抗となっている。
【００１７】
接続点Ａは、第１のスイッチｓｗ１の一端に接続されている。すなわち、第１スイッチｓｗ１の一端は、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１の間に接続されている。第１のスイッチｓｗ１の他端は、Ａ／Ｄ変換器４に接続されている。従って、第１のスイッチｓｗ１がオン状態になると、Ａ／Ｄ変換器４は、接続点Ａの電圧をデジタル信号に変換する。そして、Ａ／Ｄ変換器４はデジタル信号を内部回路５に出力する。
【００１８】
なお、端子１２に対する出力バッファ３０も、上記と同様に、２つのＰｃｈトランジスタと２つのＮｃｈトランジスタを有する構成を有している。これらは、端子１１に対する出力バッファ３０と同じ接続関係になっている。従って、端子１２の出力バッファ３０についての詳細な説明を省略する。ＰｃｈトランジスタとＮｃｈトランジスタの接続点Ｂが第２のスイッチｓｗ２の一端に接続される。よって、第２のスイッチｓｗ２がオン状態になると、Ａ／Ｄ変換器４は、接続点Ｂの電圧をデジタル信号に変換する。そして、Ａ／Ｄ変換器４はデジタル信号を内部回路５に出力する。また、端子１１の出力バッファ３０を構成する４つトランジスタ（ＰｃｈトランジスタＰ１，Ｐ２、及びＮｃｈトランジスタＮ１、Ｎ２）と、端子１２の出力バッファ３０を構成する４つのトランジスタで、駆動信号ｓｎ１、ｓｎ２、ｓｐ１、ｓｐ２は共通となっている。
【００１９】
アナログスイッチ制御回路３は、第１のスイッチｓｗ１と第２のスイッチｓｗ２のオンオフを制御する。例えば、アナログスイッチ制御回路３は、第１のスイッチｓｗ１にスイッチ信号ｓ１を出力する。第１のスイッチｓｗ１は第１のスイッチ信号ｓ１に基づいて、オンオフの切り替えを行う。アナログスイッチ制御回路３は、第２のスイッチｓｗ２にスイッチ信号ｓ２を出力する。第２のスイッチｓｗ２は、スイッチ信号ｓ２に基づいて、オンオフの切り替えを行う。具体的には、アナログスイッチ制御回路３は、第１のスイッチｓｗ１と第２のスイッチｓｗ２を順番にオンしていく。すなわち、端子１１の出力バッファ３０のテストを行うために、アナログスイッチ制御回路３は、第１のスイッチｓｗ１をオン、第２のスイッチｓｗ２をオフとする。端子１１の出力バッファ３０のテストを行った後、端子１２の出力バッファ３０のテストを行うために、アナログスイッチ制御回路３は第１のスイッチｓｗ１をオフし、第２のスイッチｓｗ２をオンする。このように、テスト時には、アナログスイッチ制御回路３がオンとなるスイッチを順番に走査していく。
【００２０】
内部回路５は、Ａ／Ｄ変換器４からのデジタル信号に対して所定の処理を実行する。内部回路５には、判定部５ａが設けられている。テスト時において、例えば、判定部５ａは、デジタル信号の値と、期待値とを比較する。そして、判定部５ａは、この比較結果に基づいて、半導体装置の良否判定を行う。換言すると、判定部５ａは、接続点Ａの電圧レベルが期待レベルのハイレベル電圧、又はローレベル電圧になっているか否かを測定する。判定部５ａは、出力バッファ３０における電圧降下が大きい場合、不良品として判定する。内部回路５は、判定部５ａの判定結果を外部のテスト装置に出力する。
【００２１】
次に、図１で示した半導体装置のテスト動作について説明する。ハイレベル出力電圧を測定したい場合、バッファ駆動回路６がＰｃｈトランジスタＰ１，ＰｃｈトランジスタＰ２、ＮｖｈトランジスタＮ１をオンする。さらに、バッファ駆動回路６が、ＮｃｈトランジスタＮ２をオフする。このように、ＰｃｈトランジスタＰ１、Ｐ２とＮｃｈトランジスタＮ２を同時オンの状態にする。これにより、ＰｃｈトランジスタＰ１を駆動源とし、ＮｃｈトランジスタＮ１を負荷として機能させることができる。
【００２２】
そして、Ａ／Ｄ変換器４が接続点Ａのアナログ電圧をデジタル信号に変換する。内部回路５は、ＰｃｈトランジスタＰ１に流れる電流によって起きる電圧降下が期待レベルに収まっていることを測定する。すなわち、内部回路５の判定部５ａは、Ａ／Ｄ変換器４からのデジタルシ信号に基づいて、電圧降下が期待レベル内にあるか否かを判定する。これにより、ハイレベル出力電圧の電圧降下レベルに問題がないか否かを判定することができる。
【００２３】
一方、ローレベル出力電圧を測定したい場合、ＰｃｈトランジスタＰ２とＮｃｈトランジスタＮ１、Ｎ２をオンし、ＰｃｈトランジスタＰ１をオフする。これにより、ＮｃｈトランジスタＮ１を駆動源として、ＰｃｈトランジスタＰ１を負荷として機能させることができる。ＮｃｈトランジスタＮ１に流れる電流によって起きる電圧降下が期待レベルに収まっていることを測定する。すなわち、内部回路５の判定部５ａは、Ａ／Ｄ変換器４からのデジタルシ信号に基づいて、電圧降下が期待レベル内にあるか否かを判定する。これにより、ローレベル出力電圧の電圧降下レベルに問題がないか否かを判定することができる。
【００２４】
次に、本実施の形態にかかる半導体装置のテスト方法について、図２を用いて説明する。図２は、テスト方法を示すフローチャートである。外部のテスト装置がテストを開始すると、内部回路５がバッファ制御信号及びスイッチ制御信号等のテスト信号を生成する。そして、バッファ制御信号がバッファ駆動回路６を操作して、バッファ部２のトランジスタを以下の通りになるように、レジスタ６ａを設定する（ステップＳ１１）。
ＰｃｈトランジスタＰ１、Ｐ２＝ＯＮ、
ＮｃｈトランジスタＮ１＝ＯＮ、ＮｃｈトランジスタＮ２＝ＯＦＦ
【００２５】
これにより、テストが実行されるテスト状態にバッファ部２が移行する。次に、端子１１に対する出力バッファ３０のテストを行うため、アナログスイッチ制御回路３が第１のスイッチｓｗ１のみをオンして、その他のスイッチをオフする（ステップＳ１２）。Ａ／Ｄ変換器４が接続点Ａの電圧をＡ／Ｄ変換する（ステップＳ１３）。これにより、接続点Ａの電圧に応じたデジタル信号がＡ／Ｄ変換器４から内部回路５に入力される。
【００２６】
そして、内部回路５の判定部５ａが、ＰＡＳＳ／ＦＡＩＬ判定を行う（ステップＳ１４）。すなわち、判定部５ａは、電圧降下レベルが期待される範囲内になるか否かを判定する。そして、電圧降下レベルが期待される範囲内を越えていた場合、判定部５ａは、ＦＡＩＬ判定を行う（ステップＳ１４のＰＡＳＳ）。この場合、内部回路５が、外部のテスト装置にＦＡＩＬ信号を出力して、測定を終了する。
【００２７】
電圧降下レベルが期待される範囲内の場合、判定部５ａはＰＡＳＳ判定を行う（ステップＳ１４のＰＡＳＳ）。すると、次の出力バッファ３０をテストするため、次のスイッチ（ここでは、第２のスイッチｓｗ２）のみオンし、その他のスイッチをオフする（ステップＳ１５）。Ａ／Ｄ変換器４が端子１２と接続された接続点Ｂの電圧をＡ／Ｄ変換する（ステップＳ１６）。これにより、接続点Ｂの電圧に応じたデジタル信号がＡ／Ｄ変換器４から内部回路５に入力される。
【００２８】
内部回路５の判定部５ａが、ＰＡＳＳ／ＦＡＩＬ判定を行う（ステップＳ１７）。このステップＳ１７は、ステップＳ１４と同様である。ＦＡＩＬ判定を行った場合、内部回路５が、外部のテスト装置にＦＡＩＬ信号を出力して、測定を終了する。ＰＡＳＳ判定の場合（ステップＳ１７のＰＡＳＳ）、未測定端子があるか否かを判定する（ステップＳ１８）。すなわち、端子部１に測定すべき他の端子が残っているか否かを判定する。未測定端子がある場合（ステップＳ１８のＹｅｓ）、ステップＳ１５に戻り、次の端子の測定を行う。例えば、図１で示した半導体装置において、端子部１に３以上の端子が設けられている場合、引き続き、他の端子を順番にテストしていく。未測定端子がない場合（ステップＳ１８のＮｏ）、全ての端子に付いてのテストが終了したため、測定を終了する。すなわち、テストが必要な端子の全てに対するテストが終了したら、測定を終了する。
【００２９】
このようにすることで、外部から端子１１に負荷をかけることなくテストを行うことができる。すなわち、端子部１の各端子がプローブされていなくても、バッファ部２のハイレベル出力電圧、又はローレベル出力電圧を測定することができる。端子１１をプロービングする必要が無くなるため、簡便にテストすることができる。また、テスト回路の増大面積を抑制することができる。例えば、既存のＡ／Ｄ変換器４等を利用して、テストすることができる。トランジスタをオンオフ制御するレジスタ６ａやアナログスイッチ制御回路３等を追加するだけで良いため、テスト回路面積の増大を抑制することができる。
【００３０】
また、内部回路５で生成されたテスト信号（バッファ制御信号と、スイッチ制御信号等）を入力した状態で、内部回路５から判定信号を取り出すだけで、テストを行うことができる。端子１１、１２に対するテスタのプロービングが不要になるため、出荷テストを簡便に行うことができる。さらに、チップを組み込んだ後でのテストも可能になり、稼働時のテストを行うこともできる。よって、より利便性を向上することができる。
【００３１】
また、本実施の形態では、ＰｃｈトランジスタＰ１とＰｃｈトランジスタＰ２の駆動能力を異ならせており、ＮｃｈトランジスタＮ１とＮｃｈトランジスタＮ２の駆動能力を異ならせている。実際に負荷となるトランジスタに流す電流に応じて、トランジスタサイズを設定すればよい。こうすることで、２対のトランジスタペア３１、３２だけで、出力電圧を所望のレベルにすることができる。よって、簡便な構成でテストを行うことができる。
【００３２】
なお、上記の説明では、ハイレベル出力電圧を測定するテスト方法について説明したが、ハイレベル出力電圧を測定する前、あるいは後に、ローレベル出力電圧を測定してもよい。この場合、外部のテスト装置から、バッファ駆動回路６のレジスタ６ａの値を書き換える。そして、図２と同様のフローによって、テストを行う。すなわち、ＰｃｈトランジスタＰ２をオフし、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１、Ｎ２をオンする。そして、上記ステップＳ２〜ステップＳ１８と同様にテストを行う。
【００３３】
実施の形態２．
実施の形態１では外部のテスト装置からの信号に基づいて、テストを行ったが、実施の形態２では、半導体装置がセルフチェックを行う。すなわち、実施の形態２では、出荷後においても、セルフチェックによりテストを行うことができるようになっている。図３を用いて、実施の形態２にかかる半導体装置の構成、及び制御について説明する。
【００３４】
図３に示すように、本実施の形態に係る半導体装置は、ＡＤマクロ８を有している。さらに、内部回路５がＣＰＵ（Central Processing Unit）５ｂを有している。また、内部回路５は、判定部５ａを有していない。ＡＤマクロ８は、上記のＡ／Ｄ変換器４に加えて、レジスタ８ａと、判定部８ｂとを備えている。判定部８ｂは、判定部５ａに相当するものであり、判定部５ａの代わりに良否判定を行う。これら以外の構成については、実施の形態１と同様であるため、適宜説明を省略する。
【００３５】
レジスタ８ａは、テストに用いられる上限値及び下限値が格納されている。上限値、及び下限値は、接続点Ａの電圧レベルが期待レベルのハイレベル電圧、又はローレベル電圧になっているか否かを測定するための期待値である。例えば、電源ＯＮ等のユーザ操作をトリガとして、ＣＰＵ５ｂがメモリに格納されたユーザプログラムを実行する。ＣＰＵ５ｂがユーザプログラムを実行すると、テストを行うためのバッファ制御信号とスイッチ制御信号を生成する。
【００３６】
そして、図２に示したフローチャートと同様のフローで、テストを行う。これにより、端子１１、１２が順番にテストされていく。このとき、ＡＤマクロ８の判定部８ｂがステップＳ１４と、ステップＳ１７のＰＡＳＳ／ＦＡＩＬ判定を実行する。具体的には、Ａ／Ｄ変換器４でＡ／Ｄ変換された信号の値をレジスタ８ａに設定されている上限値及び下限値と比較する。なお、レジスタ８ａの上限値及び下限値は、ユーザプログラムに従ってＣＰＵ５ｂが設定してもよい。
【００３７】
判定部８ｂは、比較結果に応じて、アラーム信号をＣＰＵ５ｂに出力する。すなわち、Ａ／Ｄ変換器４の出力レベルが所定範囲外にある場合、割り込みを発生させて、故障していることを示すアラーム信号をＣＰＵ５ｂに出力する。あるいは、Ａ／Ｄ変換器４の出力レベルが所定範囲内にある場合、割り込みを発生させて、故障していないことを示す信号をＣＰＵ５ｂに出力するようにしてもよい。これにより、端子１１、１２のテストを行うことができる。なお、本実施の形態においてもＡ／Ｄ変換器４でＡ／Ｄ変換された信号は、内部回路５に入力されている。
【００３８】
そして、ＣＰＵ５ｂがアラーム信号に基づいて制御を行う。このように本実施の形態では、既存のＡＤマクロ８に設けられたレジスタ８ａと判定部８ｂとを用いて、セルフテストを行っている。よって、テスタを用いることなく、出荷後のセルフチェックチェックを行うことができる。レジスタ８ａと判定部８ｂとが設けられているＡＤマクロ８について、割り込み信号を追加するだけで、テストを行うことができる。これにより、簡便な構成でテストを行うことができ、回路面積の増大を抑制することができる。
【００３９】
実施の形態３．
本実施の形態にかかる半導体装置について図４を用いて説明する。本実施の形態においても、半導体装置がセルフチェックを行う。すなわち、実施の形態３でも、出荷後においても、セルフチェックによりテストを行うことができる構成になっている。以下、実施の形態３にかかる半導体装置の構成、及び制御について説明する。
【００４０】
図４は、本実施の形態に係る半導体装置の構成を示す回路図である。本実施の形態では、図１の構成に加えて、ＡＤマクロ８が設けられている。さらに、内部回路５にはＣＰＵ５ｂとエラーレジスタ５ｃが設けられている。これら以外の構成については、実施の形態１と同様であるため、適宜説明を省略する。換言すると、本実施の形態では、実施の形態２と異なり、ＡＤマクロ８が、レジスタ８ａ及び判定部８ｂを有していない。なお、エラーレジスタ５ｃは、判定部５ａに内蔵されていてもよい。さらに、内部回路５の判定部８ｂの判定は、ＣＰＵ５ａが行ってもよい。
【００４１】
実施の形態２と同様に、例えば、電源ＯＮ等のユーザ操作を受け付けると、ＣＰＵ５ｂがメモリに格納されたユーザプログラムを実行する。ＣＰＵ５ｂがユーザプログラムを実行すると、ＣＰＵ５ｂがテストを行うためのバッファ制御信号とスイッチ制御信号を生成する。
【００４２】
そして、図２に示したフローチャートにしたがってテストを行う。Ａ／Ｄ変換された信号は、内部回路５に入力される。そして、内部回路５ａがＡ／Ｄ変換された信号の値と期待値を比較して、判定を行う。判定部５ａの判定結果を、ＣＰＵ５ｂがエラーレジスタ５ｃに書き込む。これにより、端子１１、１２のテストを行うことができる。そして、ＣＰＵ５ｂがエラーレジスタ５ｃのレジスタ値に基づいて制御を行う。本実施の形態に係る構成によれば、レジスタ８ａ及び判定部８ｂを有していないＡＤマクロ８を有する半導体装置においても、出荷後のセルフチェックテストを行うことができる。
【００４３】
実施の形態４．
本実施の形態にかかる半導体装置の構成に付いて、図５を用いて説明する。図５は、実施の形態４にかかる半導体装置の構成を示す回路図である。本実施の形態では、出力バッファ３０に第１〜第４のトランジスタペア３１〜３４が設けられている点において、実施の形態１と異なっている。なお、それ以外の基本的な構成、及び動作に付いては、実施の形態１と同様であるため、説明を省略する。
【００４４】
バッファ部２において、各出力バッファ３０は、第１〜第４のトランジスタペアを有している。実施の形態１と同様に、第１のトランジスタペア３１は、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１を有し、第２のトランジスタペア３２は、ＰｃｈトランジスタＰ２とＮｃｈトランジスタＮ２を有している。これらの接続関係について、実施の形態１と同様である。
【００４５】
第３のトランジスタペア３３は、ＰｃｈトランジスタＰ３と、ＮｃｈトランジスタＮ３とを有し、第４のトランジスタペア３４は、ＰｃｈトランジスタＰ４と、ＮｃｈトランジスタＮ４とを有している。ＰｃｈトランジスタＰ３と、ＮｃｈトランジスタＮ３とは、電源ＶＤＤとグランドＧＮＤの間に直列に接続されている。具体的には、ＰｃｈトランジスタＰ３のソースが電源ＶＤＤと接続され、ＮｃｈトランジスタＮ３のソースがグランドＧＮＤと接続されている。ＰｃｈトランジスタＰ３のドレインが、ＮｃｈトランジスタＮ３のドレインに接続されている。そして、端子１１は、ＰｃｈトランジスタＰ３とＮｃｈトランジスタＮ３の間に接続されている。
【００４６】
同様に、ＰｃｈトランジスタＰ４と、ＮｃｈトランジスタＮ４とは、電源ＶＤＤとグランドＧＮＤの間に直列に接続されている。具体的には、ＰｃｈトランジスタＰ４のソースが電源ＶＤＤと接続され、ＮｃｈトランジスタＮ４のソースがグランドＧＮＤと接続されている。ＰｃｈトランジスタＰ４のドレインが、ＮｃｈトランジスタＮ４のドレインに接続されている。そして、端子１１は、ＰｃｈトランジスタＰ４とＮｃｈトランジスタＮ４の間に接続されている。
【００４７】
このように、４つのトランジスタペアが設けられているため、バッファ駆動回路６は、駆動信号ｓｎ１〜ｓｎ４、ｓｐ１〜ｓｐ４を出力する。駆動信号ｓｎ１〜ｓｎ４は、ＮｃｈトランジスタＮ１〜Ｎ４に入力され、それぞれのオンオフを制御する。同様に、駆動信号ｓｐ１〜ｓｐ４は、ＰｃｈトランジスタＰ１〜Ｐ４に入力され、それぞれのオンオフを制御する。ここでは、４つのトランジスタペアが設けられているため、例えば、レジスタ６ａを４ビットにすることができる。レジスタ６ａの値は、バッファ制御信号によって書き換えられる。
【００４８】
ここで、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１との接続点を実施の形態１と同様に接続点Ａとする。接続点Ａは、各トランジスタペアのＰｃｈトランジスタとＮｃｈトランジスタの間を通って、端子１１に接続されている。そして、スイッチｓｗ１の一端が接続点Ａに接続されている。端子１１は、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１との接続点Ａに接続されている。実施の形態１と同様に、Ａ／Ｄ変換器４は、接続点Ａの電圧をＡ／Ｄ変換する。
【００４９】
このような構成において、同様にテストを行うため、バッファ駆動回路６がＰｃｈトランジスタＰ１〜Ｐ４の全てをオンし、ＮｃｈトランジスタＮ１〜Ｎ４の一部をオフする。例えば、ＮｃｈトランジスタＮ１をオフし、ＮｃｈトランジスタＮ２〜Ｎ４をオンする。これにより、ＰｃｈトランジスタＰ１を駆動源として、ＮｃｈトランジスタＮ１を負荷として機能させることができる。そして、実施の形態１と同様に、ハイレベル出力電圧の電圧降下レベルを判定する。このようにすることで、実施の形態１と同様にテストを行うことができる。
【００５０】
さらに、オンするトランジスタの数を変えて、テストを行うことで、より細かなテストを行うことができる。すなわち、出力バッファ３０に含まれるトランジスタペアの数を増やすことによって、負荷を可変、かつ細かく設定することができるようになる。例えば、ＮｃｈトランジスタＮ１〜Ｎ４の２つまたは３つをオフすることで、負荷を変えることができる。このように、１個のトランジスタではなく、２個以上のトランジスタをオンするようにしてもよい。この場合、ＮｃｈトランジスタＮ１〜Ｎ４の全てをオフしないように、レジスタ６ａの値を設定する。
【００５１】
オンするトランジスタの数を変えて、テストを行うことで、より細かなテストを行うことができる。すなわち、出力バッファ３０に含まれるトランジスタペアの数を増やすことによって、負荷を可変、かつ細かく設定することができるようになる。これにより、より精度の高いテストを行うことができる。
【００５２】
本実施の形態の場合、ＰｃｈトランジスタＰ１〜Ｐ４は同じ駆動能力であってもよく、ＮｃｈトランジスタＮ１〜Ｎ４は同じ駆動能力であってもよい。ＮｃｈトランジスタＮ１〜Ｎ４を同じ駆動能力とした場合、３段階に負荷を変えて、テストすることができる。もちろん、本実施の形態においても、ＮｃｈトランジスタＮ１〜Ｎ４の駆動能力を異なるものとしてもよい。こうすることで、少ないトランジスタペアの数で、負荷をより細かく設定することができるようになる。
【００５３】
ローレベル出力電圧の電圧降下レベルを判定する場合、ＮｃｈトランジスタＮ１〜Ｎ４を全てオンする。そして、ＰｃｈトランジスタＰ１〜Ｐ４の一部をオンする。これにより、より細かく負荷を設定することができる。本実施の形態においても、実施の形態１と同様に、プロービングすることなく、出力電圧の電圧降下レベルをテストすることができる。さらに、既存のＡ／Ｄ変換器４を利用しているため、テスト回路面積の増大を防ぐことができる。
なお、本実施の形態の構成において、実施の形態２、３で示したように、セルフテストを行うようにしてもよい。すなわち、実施の形態２で示したように、ＡＤマクロ８にレジスタ８ａと判定部８ｂを設けたり、実施の形態３で示したように、内部回路５にエラーレジスタ５ｃを設けることで、出荷後のセルフテストが可能になる。
【００５４】
実施の形態５．
本実施の形態にかかる半導体装置について、図６を用いて説明する。図６は、半導体装置の構成を示す回路図である。本実施の形態では、端子部１に設けられている端子１１〜１３が入力端子となっている。すなわち、端子１１〜１３には、外部からの信号が入力される。バッファ部２には、入力バッファ２１〜２３が設けられている。なお、図４では、３つの端子１１〜１３が設けられている例を図示しているが、端子の数は特に限定されるものではない。端子部１に設けられている端子は２以上であればよい。端子１１〜端子１３は、例えば、デジタルアナログ兼用の入力端子である。
【００５５】
端子１１は、入力バッファ２１の入力側に接続されている。また、第１のスイッチｓｗ１の一端は、端子１１と入力バッファ２１の間に接続されている。入力バッファ２１の出力側はセレクタ１０と接続されている。セレクタ１０の出力側は、リードバス７を介して内部回路５に接続されている。第１のスイッチｓｗ１の他端は、Ａ／Ｄ変換器４に向かう配線９に接続されている。すなわち、第１のスイッチｓｗ１は、配線９を介して、Ａ／Ｄ変換器４の入力側に接続されている。なお、内部回路５に設けられたＣＰＵ５ｂは、セレクタ１０の選択動作を制御するためのセレクタ制御信号を出力する。
【００５６】
端子１２に対する入力バッファ２２と第２のスイッチｓｗ２は、端子１１に対する入力バッファ２１と第１のスイッチｓｗ１と同様の構成となっている。すなわち、第２のスイッチｓｗ２の一端は、入力バッファ２２の入力側と端子１２との間に接続されている。端子１３に対する入力バッファ２３と第３のスイッチｓｗ３も、端子１１に対する入力バッファ２１と第１のスイッチｓｗ１と同様の構成となっている。すなわち、第３のスイッチｓｗ３の一端は、入力バッファ２３の入力側と端子１３との間に接続されている。そして、第１〜第３のスイッチｓｗ１〜ｓｗ３の他端が、Ａ／Ｄ変換器４に接続されている。すなわち、第１〜第３のスイッチｓｗ１〜ｓｗ３の他端は、Ａ／Ｄ変換器４の入力側の配線９に共通に接続されている。アナログスイッチ制御回路３は、第１〜第３のスイッチｓｗ１〜ｓｗ３を制御する。
【００５７】
テスト時には、アナログスイッチ制御回路３は、同時に２つ以上のスイッチをオンする。一方、通常稼働時には、デジタル信号が入力される場合、スイッチｓｗ１〜ｓｗ３をオフする。これにより、デジタル信号が入力バッファ２１〜２３を介して、内部回路５に入力される。アナログ信号が入力される場合、アナログ信号が入力された端子のスイッチをオンする。これにより、オンしたスイッチを介して、アナログ信号がＡ／Ｄ変換器４に入力される。そして、Ａ／Ｄ変換器４がＡ／Ｄ変換して、デジタル信号を内部回路５に出力する。
【００５８】
テスト時に、第１のスイッチｓｗ１〜第３のスイッチｗ３を同時にオンすると、Ａ／Ｄ変換器４の入力側の配線９を介して、端子１１〜１３が接続する。例えば、テストを行うために、端子１１のみをテストプローブと接続した状態として、外部のテスト装置が、デジタルのテスト信号を端子１１に入力する。このテスト信号は、入力バッファ２１を介して、内部回路５に入力される。さらに、端子１１からのテスト信号は、第２のスイッチｓｗ２を介して、入力バッファ２２に入力される。加えて、端子１１からのテスト信号は、第１のスイッチｓｗ１と第３のスイッチｓｗ３を介して、入力バッファ２３に入力される。このように、同じテスト信号が、入力バッファ２１〜２３に入力される。
【００５９】
入力バッファ２１〜２３の出力は、内部回路５に接続されている。内部回路５は、入力バッファ２１〜２３からの信号に対して、所定の処理を行う。そして、内部回路５の判定部５ａは、処理結果の値と、期待値を比較して、ＰＡＳＳ／ＦＡＩＬ判定を行う。これにより、入力バッファ２１〜２３の入力レベル測定が可能になる。入力バッファ２１〜２３の入力レベルが低くなると、処理結果の値が期待値と異なる結果となる。よって、処理結果の値と期待値とを比較することで、入力レベルを測定することができる。なお、内部回路５は、テスト信号をテスト装置にそのまま出力して、テスト装置においてＰＡＳＳ／ＦＡＩＬ判定するようにしてもよい。
【００６０】
なお、入力バッファ２１、２２、２３の出力側は、セレクタ１０を介してリードバス７に接続されている。すなわち、入力バッファ２１、２２、２３の出力は、リードバス７を介して、内部回路５に入力される。セレクタ１０は、入力バッファ２１、２２、２３を順番に選択していく。従って、複数のスイッチが同時にＯＮしても、内部回路５に設けられたＣＰＵ５ｂは所望の入力バッファの値のみをリードすることができる。すなわち、セレクタ１０が選択した入力バッファの出力電圧のみが、リードバス7を介して、内部回路５に入力される。このようにすることで、端子１１からのテスト信号が入力された複数の入力バッファの入力レベルを順番にテストすることができる。
【００６１】
なお、上記の説明では、アナログスイッチ制御回路３が、第１〜第３のスイッチｓｗ１〜ｗ３を同時にオンしたが、同時にオンするスイッチの数は特に限定されるものではない。すなわち、アナログスイッチ制御回路３は複数のスイッチを同時にオンするように制御するようにすればよい。もちろん、アナログスイッチ制御回路３は全てのスイッチを同時にオンしなくてもよく、複数のスイッチの一部を同時にオンするように制御すればよい。こうすることで、プロービングされる端子数を減らすことができ、より簡便にテストすることができる。たとえば、１００ピンの半導体チップの場合、そのうちの１０端子のみプロービングして、テストを行うようにしてもよい。これにより、一部の端子にプロービングできない状況であっても、簡便にテストすることができる。また、アナログスイッチ制御回路３にレジスタ３ａを追加するだけでよいため、テスト回路面積の増大を抑制することができる。
【００６２】
図７を用いて、本実施に形態にかかるテスト方法を説明する。図７は、本実施の形態に係るテスト方法を示すフローチャートである。ここでは、端子１１に外部からのテスト信号を入力して、端子１１〜１３を同じテスト電圧にする例について説明する。まず、スイッチ制御信号をアナログＳＷ制御回路３がレジスタ３ａを設定する（ステップＳ２１）。レジスタ３ａの値に基づいて、スイッチｓｗ１を含む複数のスイッチｓｗがオンする（ステップＳ２２）。次に、端子１１にテスト電圧（テスト信号）を印加する（ステップＳ２３）。これにより、複数のスイッチｓｗを介して、同じテスト電圧が複数の端子に入力される。
【００６３】
そして、入力バッファの出力値を内部回路５に読み出す（ステップＳ２４）。すると、判定部５ａが出力値と期待値を比較する（ステップＳ２５）。ここでは、セレクタ１０が端子１１と接続されている入力バッファを順番に選択していく。よって、入力バッファ毎に、出力値と期待値が比較される。期待値通りの出力値が得られない場合（ステップＳ２５のＦＡＩＬ判定）、測定を終了する。一方、期待値通りの出力値が得られた場合（ステップＳ２５のＰＡＳＳ判定）、未測定端子があるか否かを判定する（ステップＳ２６）。未測定端子が無い場合（ステップＳ２６のＮＯ）、測定を終了する。未測定端子がある場合（ステップＳ２６のＹＥＳ）、ステップＳ２１に戻り、未測定端子の測定を行う。すなわち、未測定端子に対応する入力バッファをオンして、上記と同様のテストを行う。このようなフローでテストを行うことで、一部の端子をプロービングすることなく、入力バッファの入力レベルをテストすることが可能になる。
【００６４】
実施の形態６．
本実施の形態にかかる半導体装置について、図８を用いて説明する。図８は、半導体装置の構成を示す回路図である。本実施の形態では、実施の形態１の構成と実施の形態５の構成とを有する半導体装置が示されている。すなわち、実施の形態１のテスト方法と、実施の形態５のテスト方法の両方を行うことができる。
【００６５】
従って、実施の形態１に示した構成に加えて、入力バッファ２１、２２が追加されている。端子１１、１２は、アナログデジタル兼用の入出力端子となっている。実施の形態１で示したテストを行う場合、図２のフローにしたがって、テストを行う。例えば、アナログスイッチ制御回路３が第１のスイッチｓｗと第２のスイッチｓｗ２のうちの一つのみをオンする。一方、実施の形態３で示したテストを行う場合、図7のフローにしたがってテストを行う。例えば、アナログスイッチ制御回路３が第１のスイッチｓｗ１と、第２のスイッチｓｗ２を同時にオンする。本実施の形態においても、入力レベルを外部から入力するために必要な端子数を削減することができる。よって、プロービングを容易に行うことができ、簡便にテストすることができるようになる。これにより、実施の形態１、３と同様の効果を得ることができる。
【００６６】
なお、入力バッファ２１、２２の出力側は、セレクタ１０を介してリードバス７に接続されている。すなわち、入力バッファ２１、２２の出力は、リードバス７を介して、内部回路５に入力される。セレクタ１０は、入力バッファ２１、２２を順番に選択していく。従って、複数のスイッチが同時にＯＮしても、内部回路５に設けられたＣＰＵ５ｂは所望の入力バッファの値のみをリードすることができる。すなわち、セレクタ１０が選択した入力バッファの出力電圧のみが、リードバス7を介して、内部回路５に入力される。このようにすることで、端子１１からのテスト信号が入力された複数の入力バッファの入力レベルを順番にテストすることができる。なお、内部回路５に設けられたＣＰＵ５ｂは、セレクタ１０の選択動作を制御するためのセレクタ制御信号を出力する。
【００６７】
また、実施の形態１〜４の２つ以上を適宜組み合わせることも可能である。例えば、実施の形態２と実施の形態３を組み合わせてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６８】
１  端子部
２  バッファ部
３  アナログスイッチ制御回路
３ａ  レジスタ
４  Ａ／Ｄ変換器
５  内部回路
５ａ  判定部
５ｂ  ＣＰＵ
６  バッファ駆動回路
６ａ  レジスタ
７  リードバス
８  ＡＤマクロ
８ａ  レジスタ
８ｂ  判定部
９  エラーレジスタ
１０  セレクタ
１１  端子
１２  端子
２１  入力バッファ
２２  入力バッファ
３０  出力バッファ
３１  第１のトランジスタペア
３２  第２のトランジスタペア
３３  第３のトランジスタペア
３４  第４のトランジスタペア
Ｐ１〜Ｐ４  Ｐｃｈトランジスタ
Ｎ１〜Ｎ４  Ｎｃｈトランジスタ
ｓｗ１〜ｓｗ３  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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