(57)【要約】【課題】スイッチのオン抵抗値によるアナログ出力信号の歪みの発生をさらに抑制することができる。【解決手段】帰還スイッチ部２４０は、サンプリング容量素子部２５０の一端と演算増幅部１２の出力端子との間に接続可能な複数の相補的ＭＯＳトランジスタで構成されている。クロック発生部１１は、第１のＭＯＳトランジスタのゲート端子に、第１高電圧レベルと該第１高電圧レベルよりも低い第１低電圧レベルとの間で遷移する第１クロックを供給するとともに、第１のＭＯＳトランジスタとは第２のＭＯＳトランジスタのゲート端子に、第２高電圧レベルとこの第２高電圧レベルよりも低い第２低電圧レベルとの間で遷移する第２クロックとを供給する。帰還スイッチ部２４０は、第１高電圧レベルと第２低電圧レベルを調整できる。【選択図】図７
2013198064.tif 000002
【特許請求の範囲】
【請求項１】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部と、
該サンプリング容量素子部に接続された演算増幅部と、
前記サンプリング容量素子部の一端と前記演算増幅部の出力端子との間に接続可能な複数の相補的ＭＯＳトランジスタで構成される帰還スイッチ部と、
前記サンプリング容量素子部の他端と前記演算増幅部の入力端子との間に接続可能なサミングノードスイッチ部と、
前記複数の相補的ＭＯＳトランジスタのうち一方の導電型の第１のＭＯＳトランジスタのゲート端子に、第１高電圧レベルと該第１高電圧レベルよりも低い第１低電圧レベルとの間で遷移する第１クロックを供給するとともに、前記第１のＭＯＳトランジスタとは他方の導電型の第２のＭＯＳトランジスタのゲート端子に、第２高電圧レベルと該第２高電圧レベルよりも低い第２低電圧レベルとの間で遷移する第２クロックとを供給するコントロールクロック発生器とを備え、
少なくとも前記第１高電圧レベルと、前記第２低電圧レベルを調整できるように構成されていることを特徴とするデジタル・アナログ変換器。
【請求項２】
前記第１高電圧レベルは、少なくとも電源電圧レベルよりも高いレベルであり、前記第２定電圧レベルは、少なくともグランドレベルよりも低いレベルであることを特徴とする請求項１に記載のデジタル・アナログ変換器。
【請求項３】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部と、
前記サンプリング容量素子部の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える第１のスイッチユニットと、
前記サンプリング容量素子部の他方の端子と第１基準電圧源との接続及び切断を切り替える第２のスイッチと、
非反転入力端子に第２基準電圧源の第２基準電圧が印加された演算増幅器と、
前記第１のスイッチユニットの切り替えにおける切断及び接続に応じて、前記サンプリング容量素子部の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断並びに前記サンプリング容量素子部の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える第３のスイッチと、
前記サンプリング容量素子部の前記一方の端子の相互の接続及び切断並びに前記サンプリング容量素子部の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記サンプリング容量素子部と積分容量素子の前記他方の端子との接続及び切断を切り替える第４のスイッチユニットと、
前記第１のスイッチユニットと前記第２のスイッチと前記第３のスイッチ及び前記第４のスイッチユニットとを制御するためのクロックを発生するコントロールクロック発生器と、
前記第４のスイッチユニットを構成する、少なくとも前記第１高電圧レベルを調整できる第１レベル調整回路と、前記第２低電圧レベルを調整できる第２レベル調整回路とを備え、
前記第４のスイッチユニットを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを制御する２つのクロックについて、それぞれ"Ｌ"レベル及び"Ｈ"レベルの電位を調節することを特徴とするデジタル・アナログ変換器。
【請求項４】
前記第４のスイッチユニットを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子を制御するクロックのレベルは、前記ＰＭＯＳトランジスタのゲート端子を制御するクロックのレベルのみをグランドレベルより低くし、前記ＮＭＯＳトランジスタのゲート端子を制御するクロックの電位は電源電圧レベルとし、前記ＰＭＯＳトランジスタのゲート端子を制御するクロックのレベルはグランドレベルにし、前記ＮＭＯＳトランジスタのゲート端子を制御するクロックのレベルのみを電源電圧レベルより高くすることを特徴とする請求項３に記載のデジタル・アナログ変換器。
【請求項５】
前記第４のスイッチユニットを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子を制御するクロックのレベルは、前記ＰＭＯＳトランジスタのゲート端子を制御するクロックの電位をグランドレベルより低く、かつ、前記ＮＭＯＳトランジスタのゲート端子を制御するクロックのレベルを電源電圧レベルより高くすることを特徴とする請求項３に記載のデジタル・アナログ変換器。
【請求項６】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部と、
前記複数のサンプリング容量素子部の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第１のスイッチユニットと、
前記複数のサンプリング容量素子部の他方の端子と基準電圧源との接続及び切断を切り替える複数の第２のスイッチと、
非反転入力端子又は反転入力端子に前記基準電圧源が印加された演算増幅器と、
前記第１のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断並びに前記複数のサンプリング容量素子部の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える複数の第３のスイッチと、
前記複数のサンプリング容量素子部の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部と複数の積分容量素子の前記他方の端子との接続及び切断を切り替える複数の第４のスイッチユニットと、
前記第１のスイッチユニットと前記第２のスイッチと前記第３のスイッチ及び前記第４のスイッチユニットとを制御するためのクロックを発生するコントロールクロック発生器とを備え、
前記第４のスイッチユニットを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを制御する２つのクロックについて、それぞれ"Ｌ"レベル及び"Ｈ"レベルの電位を調節することを特徴とするデジタル・アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル・アナログ変換器に関し、より詳細には、デジタル入力信号をアナログ出力信号に変換するスイッチトキャパシタ型のデジタル・アナログ変換器に関する。
【背景技術】
【０００２】
一般に、オーディオ分野で用いられるデジタル・アナログ変換器においては、歪みに対する要求が厳しく、アナログ出力信号のわずかな変換誤差が特性悪化を招いてしまう。
デジタル・アナログ変換器においては、デジタル入力信号の信号レベルに応じて容量素子が充電され、当該容量素子の充電電圧に応じて演算増幅器がアナログ出力信号を出力する。このような構成を有するデジタル・アナログ変換器において、低歪みを実現するために、容量素子と演算増幅器との接続時においてデジタル入力信号の入力端子及び容量素子の間と演算増幅器の出力端子とを繋ぐように構成されたものが、例えば、特許文献１に開示されている。
【０００３】
図１は、特許文献１に開示されているデジタル・アナログ変換器の回路構成図で、図２（ａ）乃至（ｄ）は、図１に示したデジタル・アナログ変換器１００におけるスイッチのコントロール波形を示す図で、縦軸は制御クロック信号ＣＫ１のレベルの「Ｈ」または「Ｌ」を示し、横軸は時間を示している。図２（ａ）はスイッチユニット１１０に入力される制御クロック信号ＣＫ１の波形で、図２（ｂ）はスイッチ１２０に入力される制御クロック信号ＣＫ２の波形で、図２（ｃ）はスイッチ１３０に入力される制御クロック信号ＣＫ３の波形で、図２（ｄ）はスイッチユニット１４０に入力される制御クロック信号ＣＫ４の波形を各々示している。図中符号１はコントロールクロック発生器、２は演算増幅器を示している。
【０００４】
ＣＫ１，ＣＫ２が"Ｈ"の期間にスイッチ１１０，１２０（ＳＷ１，ＳＷ２）をオンし、デジタル入力信号の信号レベルに応じた容量をサンプリング容量素子１５０（Ｃｓ）に充電する。次に、スイッチＳＷ１，ＳＷ２をオフした後、ＣＫ３，ＣＫ４が"Ｈ"の期間にスイッチ１３０，１４０（ＳＷ３，ＳＷ４）をオンしてサンプリング容量素子Ｃｓと積分容量素子１６０（Ｃｉ）とを直列に接続し、並びに、サンプリング容量素子Ｃｓと演算増幅器の出力端子Ｖｏｕｔとを接続し、出力端子Ｖｏｕｔの電位が変化する。このようなデジタル・アナログ変換器においては、一般的にスイッチとして、ＭＯＳトランジスタを有する構成が用いられる。
【０００５】
つまり、スイッチユニット１１０、１４０に含まれるスイッチ、スイッチ１２０、１３０はいずれもコントロール信号が「Ｈ」のときオンになり、コントロール信号が「Ｌ」のときオフになる。また、スイッチユニット１１０、スイッチ１２０がオンする期間が第１期間であり、スイッチ１３０、スイッチユニット１４０がオンする期間を第２期間とする。
【０００６】
以上に説明したデジタル−アナログ変換器１００は、直接伝達型のデジタル−アナログ変換器を構成している。なお、デジタル−アナログ変換器１００は、デジタル入力信号をデルタシグマ変調した後に、デジタル−アナログ変換を行うようにしてもよい。
図３は、図１に示した第４のスイッチユニットを構成するＭＯＳトランジスタを示す図で、容量素子Ｃｓと出力端子Ｖｏｕｔとを接続する帰還スイッチ１４０（ＳＷ４）を構成するＭＯＳトランジスタを示している。また、図４（ａ），（ｂ）は、図３に示したＭＯＳトランジスタのコントロールクロック波形を示す図である。
【０００７】
図３に示すように、帰還スイッチＳＷ４は、Ｐ型ＭＯＳトランジスタ１４０ＰとＮ型ＭＯＳトランジスタ１４０Ｎを有している。Ｐ型ＭＯＳトランジスタ１４０ＰとＮ型ＭＯＳトランジスタ１４０Ｎのソース端子又はドレイン端子は、演算増幅器２の出力端子に接続されている。
ＰＭＯＳのコントロール波形をＣＫ−Ｐ、ＮＭＯＳのコントロール波形をＣＫ−Ｎとする。ＣＫ−Ｐが"Ｌ"レベル、ＣＫ−Ｎが"Ｈ"レベルとなることでＳＷ４はＯＮ状態となる。一般的に、  "Ｌ"レベルはグランドレベル、"Ｈ"レベルは電源電圧レベルとなっている。
【０００８】
スイッチＳＷ３とＳＷ４がオン状態にあるときの抵抗値（オン抵抗）をＲｓｗ３，Ｒｓｗ４とする。出力端子Ｖｏｕｔは、Ｃｉ，Ｃｓ及びＲｓｗ３，Ｒｓｗ４の直列接続による時定数（Ｒｓｗ３＋Ｒｓｗ４）＊Ｃｉ＊Ｃｓ／（Ｃｉ＋Ｃｓ）に依存した過渡特性を示す。しかし、スイッチＳＷ３のＭＯＳトランジスタのオン抵抗Ｒｓｗ３は出力端子Ｖｏｕｔの電位に対して変化しないが、スイッチＳＷ４のＭＯＳトランジスタのオン抵抗Ｒｓｗ４についてはＭＯＳのソース（又はドレイン）端子である出力端子Ｖｏｕｔの電位に依存して変化することが知られている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−５５１２１号公報（特許第３８５２７２１号）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した特許文献１に記載のように、容量素子Ｃｓと出力端子Ｖｏｕｔとを接続するスイッチＳＷ４を構成するＭＯＳトランジスタのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまうという問題がある。
図５は、容量素子Ｃｓと出力端子Ｖｏｕｔとを接続するスイッチＳＷ４を構成するＭＯＳトランジスタのオン抵抗値Ｒｓｗ４の変化をグラフに示す図である。図５の下段に示したグラフは、出力端子Ｖｏｕｔの電圧が一定の振幅で変動している様子を示す図であり、図５の上段に示したグラフは、下段に示したグラフのように出力端子Ｖｏｕｔの電圧が変動した際のオン抵抗値Ｒｓｗ４の変化を示す図である。図５に示すように、Ｖｏｕｔの電圧が変動すると、それに伴ってオン抵抗値Ｒｓｗ４が大きく変化している。
【００１１】
図６は、図５に示したＭＯＳトランジスタのオン抵抗値Ｒｓｗ４が最大値“ａ”，最小値“ｂ”の状態における、出力端子Ｖｏｕｔの過渡特性を拡大してグラフに示した図である。図５に示すように、オン抵抗値が異なる“ａ”，“ｂ”では、過渡特性が異なっている。このようにスイッチのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまう。
【００１２】
つまり、図６は、アナログ出力信号Ｖｏｕｔと時間との関係を示した図である。縦軸はアナログ出力信号Ｖｏｕｔを示し、横軸は時間を示している。図６中の曲線Ｌａは、スイッチユニットＳＷ４のオン抵抗値Ｒｓｗ４が図５（ａ）に示した点ａで示される場合のアナログ出力信号Ｖｏｕｔと時間との関係を示している。曲線Ｌｂは、スイッチユニットＳＷ４のオン抵抗値Ｒｓｗ４が図５（ａ）に示した点ｂで示される場合のアナログ出力信号ＶＡｏｕｔと時間との関係を示している。
【００１３】
図６に示した曲線Ｌａ、曲線Ｌｂから明らかなように、デジタル−アナログ変換器に用いられるスイッチのオン抵抗値が異なると、過渡特性が異なる。過渡特性の相違の程度は、曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄによって表される。また、アナログ出力信号Ｖｏｕｔの過渡特性の相違は、デジタル−アナログ変換器の歪特性の劣化として表れる。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生をさらに抑制することができるデジタル・アナログ変換器を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部（Ｃｓ）と、該サンプリング容量素子部（Ｃｓ）に接続された演算増幅部（１２）と、前記サンプリング容量素子部（Ｃｓ）の一端と前記演算増幅部（１２）の出力端子との間に接続可能な複数の相補的ＭＯＳトランジスタで構成される帰還スイッチ部（ＳＷ４）と、前記サンプリング容量素子部（Ｃｓ）の他端と前記演算増幅部（１２）の入力端子との間に接続可能なサミングノードスイッチ部（ＳＷ３）と、前記複数の相補的ＭＯＳトランジスタのうち一方の導電型の第１のＭＯＳトランジスタのゲート端子に、第１高電圧レベルと該第１高電圧レベルよりも低い第１低電圧レベルとの間で遷移する第１クロックを供給するとともに、前記第１のＭＯＳトランジスタとは他方の導電型の第２のＭＯＳトランジスタのゲート端子に、第２高電圧レベルと該第２高電圧レベルよりも低い第２低電圧レベルとの間で遷移する第２クロックとを供給するコントロールクロック発生器（１１）とを備え、少なくとも前記第１高電圧レベルと、前記第２低電圧レベルを調整できるように構成されていることを特徴とする。（図７；実施例１）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１高電圧レベルは、少なくとも電源電圧レベルよりも高いレベルであり、前記第２定電圧レベルは、少なくともグランドレベルよりも低いレベルであることを特徴とする。
【００１５】
また、請求項３に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子（Ｄ１乃至ＤＮ）と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部（Ｃｓ）と、前記サンプリング容量素子部（Ｃｓ）の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える第１のスイッチユニット（ＳＷ１）と、前記サンプリング容量素子部（Ｃｓ）の他方の端子と第１基準電圧源（Ｖｒ１）との接続及び切断を切り替える第２のスイッチ（ＳＷ２）と、非反転入力端子（＋）に第２基準電圧源（Ｖｒ２）の第２基準電圧が印加された演算増幅器（１２）と、前記第１のスイッチユニット（ＳＷ１）の切り替えにおける切断及び接続に応じて、前記サンプリング容量素子部（Ｃｓ）の前記他方の端子と前記演算増幅器の反転入力端子（−）との接続及び切断並びに前記サンプリング容量素子部（Ｃｓ）の前記他方の端子と積分容量素子（Ｃｉ）の一方の端子との接続及び切断を切り替える第３のスイッチ（ＳＷ３）と、前記サンプリング容量素子部（Ｃｓ）の前記一方の端子の相互の接続及び切断並びに前記サンプリング容量素子部（Ｃｓ）の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記サンプリング容量素子部（Ｃｓ）と積分容量素子（Ｃｉ）の前記他方の端子との接続及び切断を切り替える第４のスイッチユニット（ＳＷ４）と、前記第１のスイッチユニット（ＳＷ１）と前記第２のスイッチ（ＳＷ２）と前記第３のスイッチ（ＳＷ３）及び前記第４のスイッチユニット（ＳＷ４）とを制御するためのクロックを発生するコントロールクロック発生器（１１）と、前記第４のスイッチユニット（ＳＷ４）を構成する、少なくとも前記第１高電圧レベルを調整できる第１レベル調整回路（１３ａ）と、前記第２低電圧レベルを調整できる第２レベル調整回路（１３ｂ）とを備え、前記第４のスイッチユニット（ＳＷ４）を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを制御する２つのクロック（図８のＣＫ−Ｐ及びＣＫ−Ｎ）について、それぞれ"Ｌ"レベル及び"Ｈ"レベルの電位を調節することを特徴とする。（図７；実施例１）
【００１６】
また、請求項４に記載の発明は、請求項３に記載の発明において、前記第４のスイッチユニット（ＳＷ４）を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子を制御するクロックのレベルは、前記ＰＭＯＳトランジスタのゲート端子を制御するクロック（図８のＣＫ−Ｐ）のレベルのみをグランドレベルより低くし、前記ＮＭＯＳトランジスタのゲート端子を制御するクロック（図８のＣＫ−Ｎ）の電位は電源電圧レベルとし、前記ＰＭＯＳトランジスタのゲート端子を制御するクロック（図８のＣＫ−Ｐ）のレベルはグランドレベルにし、前記ＮＭＯＳトランジスタのゲート端子を制御するクロック（図８のＣＫ−Ｎ）のレベルのみを電源電圧レベルより高くすることを特徴とする。
【００１７】
また、請求項５に記載の発明は、請求項３に記載の発明において、前記第４のスイッチユニット（ＳＷ４）を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子を制御するクロックのレベルは、前記ＰＭＯＳトランジスタのゲート端子を制御するクロック（図８のＣＫ−Ｐ）の電位をグランドレベルより低く、かつ、前記ＮＭＯＳトランジスタのゲート端子を制御するクロック（図８のＣＫ−Ｎ）のレベルを電源電圧レベルより高くすることを特徴とする。
【００１８】
また、請求項６に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子（Ｄ１ａ乃至ＤＮａ，Ｄ１ｂ乃至ＤＮｂ）と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部（Ｃｓａ，Ｃｓｂ）と、前記複数のサンプリング容量素子部（Ｃｓａ，Ｃｓｂ）の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第１のスイッチユニット（ＳＷ１ａ，ＳＷ１ｂ）と、前記複数のサンプリング容量素子部（Ｃｓａ，Ｃｓｂ）の他方の端子と基準電圧源（Ｖｒ１ａ，Ｖｒ１ｂ）との接続及び切断を切り替える複数の第２のスイッチ（ＳＷ２ａ，ＳＷ２ｂ）と、非反転入力端子（＋）又は反転入力端子（−）に前記基準電圧源（Ｖｒ１ａ，Ｖｒ１ｂ）が印加された演算増幅器（２２）と、前記第１のスイッチユニット（ＳＷ１ａ，ＳＷ１ｂ）の切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部（Ｃｓａ，Ｃｓｂ）の前記他方の端子と前記演算増幅器の反転入力端子（−）との接続及び切断並びに前記複数のサンプリング容量素子部（Ｃｓａ，Ｃｓｂ）の前記他方の端子と積分容量素子（Ｃｉ）の一方の端子との接続及び切断を切り替える複数の第３のスイッチ（ＳＷ３ａ，ＳＷ３ｂ）と、前記複数のサンプリング容量素子部（Ｃｓａ，Ｃｓｂ）の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部（Ｃｓａ，Ｃｓｂ）の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部（Ｃｓａ，Ｃｓｂ）と複数の積分容量素子（Ｃｉａ，Ｃｉｂ）の前記他方の端子との接続及び切断を切り替える複数の第４のスイッチユニット（ＳＷ４ａ，ＳＷ４ｂ）と、前記第１のスイッチユニット（ＳＷ１ａ，ＳＷ１ｂ）と前記第２のスイッチ（ＳＷ２ａ，ＳＷ２ｂ）と前記第３のスイッチ（ＳＷ３ａ，ＳＷ３ｂ）及び前記第４のスイッチユニット（ＳＷ４ａ，ＳＷ４ｂ）とを制御するためのクロックを発生するコントロールクロック発生器（２１）とを備え、前記第４のスイッチユニット（ＳＷ４ａ，ＳＷ４ｂ）を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを制御する２つのクロック（図８のＣＫ−Ｐ及びＣＫ−Ｎ）について、それぞれ"Ｌ"レベル及び"Ｈ"レベルの電位を調節することを特徴とする。（図１４；実施例２）
【発明の効果】
【００１９】
本発明によれば、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪やノイズを抑制する効果が得られる。また、新たなスイッチや素子を信号経路に追加することなく、さらに、デジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【図面の簡単な説明】
【００２０】
【図１】特許文献１に開示されているデジタル・アナログ変換器の回路構成図である。
【図２】（ａ）乃至（ｄ）は、図１に示したデジタル・アナログ変換器におけるスイッチのコントロール波形を示す図である。
【図３】図１に示した第４のスイッチユニットを構成するＭＯＳトランジスタを示す図である。
【図４】（ａ），（ｂ）は、図３に示したＭＯＳトランジスタのコントロールクロック波形を示す図である。
【図５】容量素子Ｃｓと出力端子Ｖｏｕｔとを接続するスイッチＳＷ４を構成するＭＯＳトランジスタのオン抵抗値Ｒｓｗ４の変化をグラフに示す図である。
【図６】図５に示したＭＯＳトランジスタのオン抵抗値Ｒｓｗ４が最大値“ａ”，最小値“ｂ”の状態における、出力端子Ｖｏｕｔの過渡特性を拡大してグラフに示した図である。
【図７】本発明に係るデジタル・アナログ変換器の実施例１を説明するための回路構成図である。
【図８】図７に示したデジタル・アナログ変換器において、第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの制御クロック発生回路を示す図である。
【図９】（ａ），（ｂ）は、図８に示した制御クロック発生回路において、第１のレベル調整回路を示す図である。
【図１０】（ａ），（ｂ）は、図８に示した制御クロック発生回路において、第２のレベル調整回路を示す図である。
【図１１】（ａ），（ｂ）は、図１０（ａ），（ｂ）に示したＭＯＳトランジスタのコントロールクロック波形を示す図である。
【図１２】容量素子Ｃｓと出力端子Ｖｏｕｔとを接続するスイッチＳＷ４を構成するＭＯＳトランジスタのオン抵抗値Ｒｓｗ４の変化をグラフに示す図である。
【図１３】図１２に示したＭＯＳトランジスタのオン抵抗値Ｒｓｗ４が最大値“ａ”，最小値“ｂ”の状態における、出力端子Ｖｏｕｔの過渡特性を拡大してグラフに示した図である。
【図１４】本発明に係るデジタル・アナログ変換器の実施例２を説明するための回路構成図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施の形態について説明する。  
【実施例１】
【００２２】
図７は、本発明に係るデジタル・アナログ変換器の実施例１を説明するための回路構成図である。図中符号１１はコントロールクロック発生器、１２は演算増幅器を示している。
本発明に係るデジタル・アナログ変換器２００は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。
【００２３】
サンプリング容量素子部Ｃｓは、デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなる。また、演算増幅部１２は、サンプリング容量素子部Ｃｓに接続されている。
帰還スイッチ部ＳＷ４は、サンプリング容量素子部Ｃｓの一端と演算増幅部１２の出力端子との間に接続可能な複数の相補的ＭＯＳトランジスタで構成されている。また、サミングノードスイッチ部ＳＷ３は、サンプリング容量素子部Ｃｓの他端と演算増幅部１２の入力端子との間に接続可能になっている。
【００２４】
また、コントロールクロック発生器１１は、複数の相補的ＭＯＳトランジスタのうち一方の導電型の第１のＭＯＳトランジスタのゲート端子に、第１高電圧レベルと該第１高電圧レベルよりも低い第１低電圧レベルとの間で遷移する第１クロックを供給するとともに、第１のＭＯＳトランジスタとは他方の導電型の第２のＭＯＳトランジスタのゲート端子に、第２高電圧レベルとこの第２高電圧レベルよりも低い第２低電圧レベルとの間で遷移する第２クロックとを供給するものである。そして、少なくとも第１高電圧レベルと、第２低電圧レベルを調整できるように構成されている
このような構成により、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪やノイズを抑制することのできるデジタル・アナログ変換器を実現することができる。
【００２５】
また、本発明に係るデジタル・アナログ変換器において、複数の入力端子Ｄ１乃至ＤＮは、デジタル信号を構成する複数のビット信号がそれぞれ入力されるものである。また、サンプリング容量素子部Ｃｓは、複数の入力端子Ｄ１乃至ＤＮに対応して設けられた複数のサンプリング容量素子２５０（２５１乃至２５Ｎ（Ｃｓ1乃至ＣｓＮ））とからなっている。
【００２６】
また、第１のスイッチユニット２１０（ＳＷ１）は、サンプリング容量素子部２５０（Ｃｓ）の一方の端子と対応する複数の入力端子Ｄ１乃至ＤＮとの接続及び切断を切り替える。また、第２のスイッチ２２０（ＳＷ２）は、サンプリング容量素子部Ｃｓの他方の端子と第１基準電圧源Ｖｒ１との接続及び切断を切り替える。
また、演算増幅器１２は、非反転入力端子（＋）に第２基準電圧源Ｖｒ２の第２基準電圧が印加される。
【００２７】
第３のスイッチ２３０（ＳＷ３）は、第１のスイッチユニットＳＷ１の切り替えにおける切断及び接続に応じて、サンプリング容量素子部Ｃｓの他方の端子と演算増幅器１２の反転入力端子（−）との接続及び切断並びにサンプリング容量素子部Ｃｓの他方の端子と積分容量素子Ｃｉの一方の端子との接続及び切断を切り替える。
また、第４のスイッチユニット２４０（ＳＷ４）は、サンプリング容量素子部Ｃｓの一方の端子の相互の接続及び切断並びにサンプリング容量素子部Ｃｓの一方の端子と演算増幅器１２の出力端子との接続及び切断並びにサンプリング容量素子部Ｃｓと積分容量素子２６０（Ｃｉ）の他方の端子との接続及び切断を切り替える。
【００２８】
また、コントロールクロック発生器１１は、第１のスイッチユニットＳＷ１と第２のスイッチＳＷ２と第３のスイッチＳＷ３及び第４のスイッチユニットＳＷ４とを制御するためのクロックを発生する。
つまり、図７に示したように、本実施例１のデジタル−アナログ変換器２００は、スイッチトキャパシタ型のデジタル−アナログ変換器である。デジタル−アナログ変換器１００にはデジタルデータに応じた入力信号ＶＤｉｎ１、ＶＤｉｎ２、・・・ＶＤｉｎＮが入力され、アナログ出力信号Ｖｏｕｔが出力される。
【００２９】
デジタル−アナログ変換器１００は、デジタルデータに応じた入力信号ＶＤｉｎ１、ＶＤｉｎ２、・・・ＶＤｉｎＮが入力される入力端子Ｄ１、Ｄ２、・・・ＤＮと、入力端子Ｄ１、Ｄ２、・・・ＤＮの各々と１対１に対応して設けられたサンプリング用容量素子２５０（２５１、２５２、・・・２５Ｎ）と、入力端子Ｄ１、Ｄ２…ＤＮと、この入力端子Ｄ１、Ｄ２、・・・ＤＮに対応付けられたサンプリング用容量素子２５１、２５２、・・・１２５Ｎとの間に設けられたスイッチ２１０（２１１、２１２、・・・２１Ｎ）とを備えている。
【００３０】
サンプリング用容量素子２５１、２５２、・・・２５Ｎは、すべて同一の容量（ＣＳ１＝ＣＳ２＝・・・ＣＳＮ）を有するようにしてもよい。また、サンプリング用容量素子２５１、２５２、・・・２５Ｎの容量比がバイナリ比（２ｉ−１倍）となるように、その容量をＣＳｉ＝２ｉ−１ＣＳ（ｉ−１）としてもよい。サンプリング用容量素子２５１、２５２、・・・２５Ｎにはスイッチ２３０（ＳＷ３）とスイッチ２２０（ＳＷ２）とが接続されていて、スイッチ２２０はサンプリング用容量素子２５１、２５２、・・・２５Ｎと電源とを離接していて、電源はサンプリング用容量素子２５１、２５２、・・・２５Ｎに基準電圧Ｖｒ１を印加する。
【００３１】
また、デジタル−アナログ変換器２００は、演算増幅器１２を備えている。スイッチ２３０は演算増幅器１２の反転入力端子とサンプリング用容量素子２５１、２５２、・・・２５Ｎとを電気的に離接する。反転入力端子に接続されているスイッチ２３０をサミングノードスイッチともいう。
演算増幅器１２の非反転入力端子には電源が接続されていて、電源により非反転入力端子には基準電圧Ｖｒ２が印加される。演算増幅器１２の出力端子は、デジタル−アナログ変換器２００の出力端子に接続されていて、アナログ出力信号Ｖｏｕｔを出力する。なお、基準電圧Ｖｒ１と基準電圧Ｖｒ２とは同じ値であってもよい。
【００３２】
演算増幅器１２の出力端子と反転入力端子との間には積分用容量素子２６０が設けられている。演算増幅器１２の出力端子は、さらに、スイッチ２１１、２１２、・・・２１Ｎとサンプリング用容量素子２５１、２５２、・・・２５Ｎとの間に接続されていて、演算増幅器１２の出力端子は、さらに、スイッチ２１１、２１２、・・・２１Ｎとサンプリング用容量素子２５１、２５２、・・・２５Ｎとの間にはスイッチ２４０（２４１、２４２、・・・２４Ｎ）が設けられている。演算増幅器１２の出力端子からアナログ出力信号Ｖｏｕｔをスイッチ２１１、２１２、・・・２１Ｎとサンプリング用容量素子２５１、２５２、・・・２５Ｎとの間まで戻すスイッチ２４１、２４２、・・・２４Ｎを帰還スイッチともいう。
【００３３】
以上のような構成において、スイッチは、全てＭＯＳトランジスタを使って構成されるものとする。スイッチ２１１、２１２、・・・２１Ｎをスイッチユニット２１０（ＳＷ１）とする。また、スイッチ２４１、２４２、・・・２４Ｎをスイッチユニット２４０（ＳＷ４）とする。さらに、サンプリング用容量素子２５１、２５２、・・・２５Ｎをサンプリング用容量素子ユニット２５０（Ｃｓ）とする。
【００３４】
ＳＷ１、ＳＷ４、スイッチＳＷ２、スイッチＳＷ３は、コントロールクロック発生器１１によって生成される制御クロック信号ＣＫ１乃至ＣＫ４によってオン、オフする。この際、スイッチユニット２１０に含まれるスイッチ２１１、２１２、・・・２１Ｎは同時にオン、オフし、スイッチ２１１、２１２、・・・２１Ｎがオンしたときのオン抵抗値Ｒｓｗ４は、スイッチ２１１、２１２、・・・２１Ｎの各オン抵抗値を合成したものである。スイッチユニット２４０に含まれるスイッチ２４１、２４２、・・・２４Ｎは同時にオン、オフし、スイッチ２４１、２４２、・・・２４Ｎがオンしたときのオン抵抗値Ｒｓｗ４は、スイッチ２４１、２４２、・・・２４Ｎの各オン抵抗値を合成したものである。また、スイッチ２３０のオン抵抗値をＲｓｗ３とし、スイッチ２２０のオン抵抗値をＲｓｗ２とする。
【００３５】
なお、図７に示したデジタル−アナログ変換器２００では、入力端子Ｄ１、Ｄ２、・・・ＤＮ、サンプリング用容量素子２５１、２５２、・・・２５Ｎ、スイッチユニット２１０、２４０に含まれるスイッチの数（Ｎ：Ｎは自然数）を同じ数とする。
図８は、図７に示したデジタル・アナログ変換器において、第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの制御クロック発生回路を示す図である。なお、第４のスイッチユニットの回路構成は図３に示すものであり、図８は、このＭＯＳトランジスタのゲートコントロールクロック“ＣＫ＿Ｐ”と“ＣＫ＿Ｎ”を発生する制御クロック発生である。
【００３６】
第４のスイッチユニットＳＷ４は、少なくとも第１高電圧レベルを調整できる第１レベル調整回路１３ａと、第２低電圧レベルを調整できる第２レベル調整回路１３ｂとを備えている。
また、第４のスイッチユニットＳＷ４を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを制御する２つのクロックＣＫ−Ｐ，ＣＫ−Ｎについて、それぞれ"Ｌ"レベル及び"Ｈ"レベルの電位を調節する。
【００３７】
また、第４のスイッチユニットＳＷ４を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子を制御するクロックのレベルは、ＰＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｐのレベルのみをグランドレベルより低くし、ＮＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｎの電位は電源電圧レベルとしてもよいし、ＰＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｐのレベルはグランドレベルにし、ＮＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｎのレベルのみを電源電圧レベルより高くすることとしてもよい。
【００３８】
つまり、１）ＣＫ−Ｐ＜ＧＮＤかつＣＫ−Ｎ＞ＶＤＤ、２）ＣＫ−Ｐ＜ＧＮＤかつＣＫ−Ｎ＝ＶＤＤ、３）ＣＫ−Ｐ＝ＧＮＤかつＣＫ−Ｎ＞ＶＤＤのいずれの関係であってもよい。
このような構成により、第１のスイッチユニットＳＷ１及び第２のスイッチＳＷ２の接続時において複数のサンプリング容量素子がデジタル入力信号を構成する複数のビット信号の信号レベルに応じてそれぞれ充電される。その後、第１のスイッチユニットＳＷ１及び第２のスイッチＳＷ２が切断され、第３のスイッチＳＷ３及び第４のスイッチユニットＳＷ４が接続されると、サンプリング容量素子Ｃｓと積分容量素子Ｃｉと演算増幅器１２との間の電気経路が形成され、サンプリング容量素子Ｃｓの充電電圧に応じた電圧を演算増幅器がアナログ出力信号として出力する。
【００３９】
このとき、第３のスイッチＳＷ３と第４のスイッチユニットＳＷ４のオン抵抗をＲｓｗ３，Ｒｓｗ４とすると、アナログ出力信号はＣｉ，Ｃｓ及びＲｓｗ３，Ｒｓｗ４の直列接続による時定数（Ｒｓｗ３＋Ｒｓｗ４）＊Ｃｉ＊Ｃｓ／（Ｃｉ＋Ｃｓ）に依存した過渡特性を示す。ここで、本発明の構成では第４のスイッチユニットＳＷ４を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをオンする際に、ＰＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｐのレベルをグランドレベルより低く、かつ、ＮＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｎのレベルを電源電圧レベルより高くすることで、第４のスイッチユニットＳＷ４のオン抵抗Ｒｓｗ４が、アナログ出力信号Ｖｏｕｔのレベルに対して変化する変動幅が小さくなるよう調整することができるため、歪の発生を抑制することができる。
【００４０】
また、新たなスイッチや素子を信号経路に追加することなく、また、デジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。
つまり、図７に示したデジタル・アナログ変換器は、スイッチトキャパシタ型のデジタル・アナログ変換器であって、デジタル入力信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子Ｄｉ（ｉ＝１〜Ｎ）と、複数の入力端子Ｄｉに対応して設けられた複数のサンプリング容量素子Ｃｓｉ（ｉ＝１〜Ｎ）を備えている。サンプリング容量素子Ｃｓｉは、対応する入力端子Ｄｉから入力されるビット信号の信号レベル（電圧Ｖｒｅｆ＋またはＶｒｅｆ−）に応じて第１基準電圧Ｖｒ１まで充電される。複数のビット信号がそれぞれ入力される複数の入力端子Ｄｉに対応する複数のサンプリング容量素子Ｃｓｉの一方の端子との間には、接続及び切断を切り替える第１のスイッチユニットＳＷ１ｉ（ｉ＝１〜Ｎ）が、また、第１基準電圧源Ｖｒ１とサンプリング容量素子Ｃｓｉの他方の端子との間には、接続及び切断を切り替える第２のスイッチＳＷ２が設けられており、各スイッチはＭＯＳトランジスタにより構成されている。
【００４１】
また、デジタル・アナログ変換器は、サンプリング容量素子Ｃｓｉの充電電圧に基づいてアナログ出力信号Ｖｏｕｔを出力する演算増幅器（オペアンプ）を備えている。演算増幅器の反転入力端子にはサンプリング容量素子Ｃｓｉが、演算増幅器の非反転入力端子には第２基準電圧源Ｖｒ２が印加される。なお、第２基準電圧源Ｖｒ１は第１基準電圧源Ｖｒ２と同じ（Ｖｒ１＝Ｖｒ２）でもよい。
【００４２】
サンプリング容量素子Ｃｓｉは、すべて同一の容量（Ｃｓ１＝Ｃｓ２＝…＝ＣｓＮ）を有することとしてもよいし、各サンプリング容量素子Ｃｓｉの容量比がバイナリ比（２ｉ−１倍）となるような容量（Ｃｓｉ＝２ｉ−１Ｃｓ（ｉ−１））を有することとしてもよい。
また、デジタル・アナログ変換器は、サンプリング容量素子Ｃｓｉの一方の端子と演算増幅器の出力端子との間に設けられた第４のスイッチユニットＳＷ４ｉ（ｉ＝１〜Ｎ）、およびサンプリング容量素子Ｃｓｉの他方の端子と演算増幅器の反転入力端子との間に設けられた第３のスイッチＳＷ３を含んでいる。
【００４３】
デジタル入力信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子Ｄｉ、サンプリング容量素子Ｃｓｉ、第１のスイッチユニットＳＷ１ｉ、および第４のスイッチユニットＳＷ４ｉはそれぞれ同じ数（Ｎ）ずつ備えている。
第１のスイッチユニットＳＷ１ｉ（ｉ＝１〜Ｎ）を総称してＳＷ１、第４のスイッチユニットＳＷ４ｉ（ｉ＝１〜Ｎ）を総称してＳＷ４とし、具体的に説明する。第１のスイッチユニットＳＷ１及び第２のスイッチＳＷ２が接続することにより、入力端子Ｄｉから入力されるビット信号の信号レベルに応じてサンプリング容量素子Ｃｓｉが第１準電圧源Ｖｒ１まで充電される（第１期間）。次に、第１のスイッチユニットＳＷ１および第２のスイッチＳＷ２が切断され、かつ、第３のスイッチＳＷ３および第４スイッチユニットＳＷ４が接続することにより、サンプリング容量素子Ｃｓｉの充電電圧に基づいてアナログ出力信号Ｖｏｕｔが変化する（第２期間）。第１期間と第２期間とは周期的に交互に行われる。このように、本実施形態のデジタル・アナログ変換器１は積分型のデジタル・アナログ変換器を構成している。
【００４４】
第２期間において、第３のスイッチＳＷ３、第４スイッチユニットＳＷ４、サンプリング容量素子Ｃｓｉ及び積分容量素子Ｃｉは直列に接続され、閉ループを形成している。第３のスイッチＳＷ３を構成するＭＯＳトランジスタのオン抵抗をＲｓｗ３、および第４のスイッチユニットＳＷ４を構成する全てのＭＯＳトランジスタの合成オン抵抗をＲｓｗ４とすると、閉ループの時定数は（Ｒｓｗ３＋Ｒｓｗ４）＊Ｃｉ＊Ｃｓ／（Ｃｉ＋Ｃｓ）となり、アナログ出力信号Ｖｏｕｔはこの閉ループの時定数に依存した過渡特性を示す。
【００４５】
ここで、第４のスイッチユニットＳＷ４を構成するＭＯＳトランジスタのオン抵抗Ｒｓｗ４についてより詳しく説明する。第４のスイッチユニットＳＷ４は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成される。これらのＭＯＳトランジスタは、制御端子であるゲート端子と主端子であるソース端子又はドレイン端子間の電圧がＭＯＳトランジスタの閾値電圧を超えて高くなるほどオン抵抗値が低くなる特性（オン抵抗値の電圧依存性）を有している。従って、本実施例の第２期間において、第４のスイッチユニットＳＷ４が接続された状態では、第４のスイッチユニットＳＷ４を構成するＭＯＳトランジスタのソース端子及びドレイン端子がアナログ出力信号Ｖｏｕｔの電位となるため、オン抵抗値がアナログ出力信号Ｖｏｕｔの電位に依存して変化する。
【００４６】
さらに、第４のスイッチユニットＳＷ４のオン抵抗Ｒｓｗ４について詳しく説明する。第４のスイッチユニットＳＷ４を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値電圧をそれぞれＶｔｈ＿ＰおよびＶｔｈ＿Ｎとし、本実施例の第２期間におけるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子の電位をＶＧ＿Ｐ及びＶＧ＿Ｎとすると、第４のスイッチユニットＳＷ４を構成するＭＯＳトランジスタのソース（ドレイン）端子の電位であるアナログ出力信号Ｖｏｕｔの電位が、ＶＧ＿Ｐ−Ｖｔｈ＿Ｐ、およびＶＧ＿Ｎ−Ｖｔｈ＿Ｎに近づいたとき、図５の“ｃ”及び“ａ”に示すように、急激にオン抵抗値が高くなる特性を持っており、この特性によって、オン抵抗Ｒｓｗ４の変動幅が大きくなっている。
【００４７】
一方、第３スイッチＳＷ３を構成するＭＯＳトランジスタのオン抵抗Ｒｓｗ３については、本実施形態の第２期間において、第３スイッチＳＷ３を構成するＭＯＳトランジスタのソース端子及びドレイン端子の電位が信号レベルによって変化しないため、オン抵抗値は一定の値となる。
閉ループの時定数は（Ｒｓｗ３＋Ｒｓｗ４）＊Ｃｉ＊Ｃｓ／（Ｃｉ＋Ｃｓ）であり、Ｒｓｗ４がアナログ出力信号Ｖｏｕｔの電位に依存して変化することに伴って、閉ループの時定数も変化し、アナログ出力信号Ｖｏｕｔの過渡特性はＶｏｕｔの電位に依存して変化し、歪の発生につながる。
【００４８】
本実施例では、クロックを発生するコントロールクロック発生器１１の内部の、第４のスイッチユニットＳＷ４の制御クロック発生回路に、図８に示すような第１のレベル調整回路１３ａ及び第２のレベル調整回路１３ｂを備えている。第１のレベル調整回路１３ａは、本実施例の第２期間における第４のスイッチユニットＳＷ４を構成するＰＭＯＳのゲート端子のレベルＶＧ＿Ｐ、すなわち、制御クロックＣＫ−Ｐの"Ｌ"レベルを調整する回路であり、第２のレベル調整回路１３ｂは、本実施例の第２期間における第４のスイッチユニットＳＷ４を構成するＮＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｎ、すなわち、制御クロックＣＫ−Ｎの"Ｈ"レベルを調整する回路である。
【００４９】
図９（ａ），（ｂ）は、図８に示した制御クロック発生回路において、第１のレベル調整回路を示す図である。図９（ａ）はＣＫ４’＝"Ｌ"の場合で、図９（ｂ）はＣＫ４’＝"Ｈ"の場合を示している。
図８に示すＣＫ４’とは、本実施例の第２期間において"Ｈ"レベルとなるクロックであり、図９に示す第１のレベル調整回路１３ａには、ＣＫ４’を反転したクロックＣＫ４Ｎ’が入力される。第１のレベル調整回路１３ａは、入力ＣＫ４Ｎ’と接続される容量素子ＣＰ、容量素子ＣＰの他方の端子ＣＫＰ’と第３の基準電圧Ｖｒ３との接続及び切断を切り替えるスイッチ、容量素子ＣＰの他方の端子ＣＫＰ’と出力端ＣＫ−Ｐとの接続及び切断を切り替えるスイッチ、出力端ＣＫ−Ｐと電源電圧ＶＤＤとの接続及び切断を切り替えるスイッチを備えている。第３の基準電圧Ｖｒ３のレベルは電源電圧ＶＤＤ以下とする。
【００５０】
図９（ａ）に本実施例の第２期間以外のＣＫ４’が"Ｌ"となる期間の状態を示す。このとき、入力ＣＫ４Ｎ’は"Ｈ"レベル、すなわち、電源電圧ＶＤＤのレベルとなる。この間、容量素子ＣＰの他方の端子ＣＫＰ’と第３の基準電圧Ｖｒ３とが接続され、容量素子ＣＰの両端にはＶＤＤ−Ｖｒ３の電位差が生じる。また、出力端ＣＫ−Ｐは、容量素子ＣＰの他方の端子ＣＫＰ’とは切断されて電源電圧ＶＤＤと接続されており、ＶＤＤのレベルを出力する。
【００５１】
次に、図９（ｂ）に本実施例の第２期間のＣＫ４’が"Ｈ"となる期間の状態を示す。このとき、入力ＣＫ４Ｎ’は"Ｌ"レベル、すなわち、グランドＶＳＳのレベルとなる。このとき、容量素子ＣＰの他方の端子ＣＫＰ’と第３の基準電圧Ｖｒ３、および、出力端ＣＫ−Ｐと電源電圧ＶＤＤとは切断され、容量素子ＣＰの他方の端子ＣＫＰ’と出力端ＣＫ−Ｐとが接続される。ここで、容量素子ＣＰの電荷は理想的には保持されるため、ＣＫＰ’はＶＳＳ−（ＶＤＤ−Ｖｒ３）のレベルとなる。したがって、出力端ＣＫ−ＰはグランドＶＳＳのレベルより低いＶＳＳ−（ＶＤＤ−Ｖｒ３）のレベルを出力する。
【００５２】
以上のように、第１のレベル調整回路１３ａは、第４のスイッチユニットＳＷ４を構成するＰＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｐの"Ｈ"レベルを電源電圧ＶＤＤのレベルで出力し、"Ｌ"レベルをグランドＶＳＳのレベルより低いレベルで出力する機能を有している。なお、図９は、第１のレベル調整回路１３ａの一例であり、同様の機能を有する他の回路で第１のレベル調整回路を構成することとしてもよい。
【００５３】
図１０（ａ），（ｂ）は、図８に示した制御クロック発生回路において、第２のレベル調整回路を示す図で、図１０（ａ）はＣＫ４’＝"Ｌ"の場合で、図１０（ｂ）はＣＫ４’＝"Ｈ"の場合を示している。
図８に示す第２のレベル調整回路１３ｂには、本実施例の第２期間において"Ｈ"レベルとなるクロックＣＫ４’が入力される。第２のレベル調整回路１３ｂは、入力ＣＫ４’と接続される容量素子ＣＮ、容量素子ＣＮの他方の端子ＣＫＮ’と第４の基準電圧Ｖｒ４との接続及び切断を切り替えるスイッチ、容量素子ＣＰの他方の端子ＣＫＮ’と出力端ＣＫ−Ｎとの接続及び切断を切り替えるスイッチ、出力端ＣＫ−ＮとグランドＶＳＳとの接続及び切断を切り替えるスイッチを備えている。第４の基準電圧Ｖｒ４のレベルはグランドＶＳＳのレベル以上とする。
【００５４】
図１０（ａ）に本実施例の第２期間以外のＣＫ４’が"Ｌ"となる期間の状態を示す。このとき、入力ＣＫ４’はグランドＶＳＳのレベルとなる。この間、容量素子ＣＮの他方の端子ＣＫＮ’と第４の基準電圧Ｖｒ４とが接続され、容量素子ＣＮの両端にはＶｒ４−ＶＳＳの電位差が生じる。また、出力端ＣＫ−Ｎは、容量素子ＣＮの他方の端子ＣＫＮ’とは切断されてグランドＶＳＳと接続されており、ＶＳＳのレベルを出力する。
【００５５】
次に、図１０（ｂ）に本実施例の第２期間のＣＫ４’が"Ｈ"となる期間の状態を示す。このとき、入力は電源電圧ＶＤＤのレベルとなる。このとき、容量素子ＣＮの他方の端子ＣＫＮ’と第４の基準電圧Ｖｒ４、および、出力端ＣＫ−ＮとグランドＶＳＳとは切断され、容量素子ＣＮの他方の端子ＣＫＮ’と出力端ＣＫ−Ｎとが接続される。ここで、容量素子ＣＮの電荷は理想的には保持されるため、ＣＫＮ’はＶＤＤ＋（Ｖｒ４−ＶＳＳ）のレベルとなる。したがって、出力端ＣＫ−Ｎは電源電圧ＶＤＤのレベルより高いＶＤＤ＋（Ｖｒ４−ＶＳＳ）のレベルを出力する。
【００５６】
以上のように、第２のレベル調整回路１３ｂは、第４のスイッチユニットＳＷ４を構成するＮＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｎの"Ｌ"レベルをグランドＶＳＳのレベルで出力し、"Ｈ"レベルを電源電圧ＶＤＤのレベルより高いレベルで出力する機能を有している。なお、図１０は、第２のレベル調整回路の一例であり、同様の機能を有する他の回路で第２のレベル調整回路を構成することとしてもよい。
【００５７】
図７に示したコントロールクロック発生器１１の内部の、第４のスイッチユニットＳＷ４の制御クロック発生回路には、第１のレベル調整回路１３ａのみを備え、ＰＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｐのみをグランドレベルより低くし、ＮＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｎは電源電圧レベルとしてもよい。あるいは、第２のレベル調整回路１３ｂのみを備え、ＰＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｐはグランドレベルにしておき、ＮＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｎのみを電源電圧レベルより高くすることとしてもよい。あるいは、第１のレベル調整回路及び第２のレベル調整回路の両方とも備え、ＰＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｐをグランドレベルより低く、かつ、ＮＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｎを電源電圧レベルより高くすることとしてもよい。
【００５８】
図１１（ａ），（ｂ）は、図１０（ａ），（ｂ）に示したＭＯＳトランジスタのコントロールクロック波形を示す図である。一例として、ＰＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｐをグランドレベルより低く、かつ、ＮＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｎを電源電圧レベルより高くした場合を示している。上述したように、アナログ出力信号Ｖｏｕｔの電位がＶＧ＿Ｐ−Ｖｔｈ＿Ｐ、および、ＶＧ＿Ｎ−Ｖｔｈ＿Ｎに近づいたとき、第４のスイッチユニットＳＷ４のオン抵抗Ｒｓｗ４は急激に高くなる。
【００５９】
図１２は、容量素子Ｃｓと出力端子Ｖｏｕｔとを接続するスイッチＳＷ４を構成するＭＯＳトランジスタのオン抵抗値Ｒｓｗ４の変化をグラフに示す図である。ここで、本実施例においては、従来技術よりもＶＧ＿Ｐをより低いレベルに、ＶＧ＿Ｎをより高いレベルにすることで、図１２に示した“ａ”及び“ｃ”に示すように、急激にオン抵抗値が高くなる点をアナログ信号出力Ｖｏｕｔの最大振幅範囲外にシフトさせ、アナログ信号出力Ｖｏｕｔの最大振幅範囲内でのオン抵抗Ｒｓｗ４の変動幅を小さく抑制することができる。
【００６０】
図１３は、図１２に示したＭＯＳトランジスタのオン抵抗値Ｒｓｗ４が最大値“ａ”，最小値“ｂ”の状態における、出力端子Ｖｏｕｔの過渡特性を拡大してグラフに示した図である。これにより、図１３に示すように、アナログ信号出力Ｖｏｕｔのオン抵抗Ｒｓｗ４に依存した変化を抑制し、歪の発生を抑制することができる。
つまり、図１３に示した曲線Ｌａ、曲線Ｌｂから明らかなように、曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄ１は、図６に示したデジタル−アナログ変換器１００の曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄよりも短くなっている。したがって、本実施例は、オン抵抗値Ｒｓｗ４の変化によるアナログ出力信号の過渡特性の変化を抑制し、歪の発生を抑制することができる。
【００６１】
また、本実施例において、演算増幅器１２の出力端子と反転入力端子との間に積分用容量素子２６０を設けないこととしてもよい。その場合、サミングノードスイッチ２３０を抵抗に置き換えてもよい。
このように、本実施例は、第４のスイッチユニットＳＷ４のゲート端子、および、コントロールクロック発生器１１の内部の第４のスイッチユニットＳＷ４の制御クロック発生回路のみをグランドレベルより低いレベル、あるいは、電源電圧レベルより高いレベルで動作させ、それ以外の回路については従来と同様にグランドレベル、あるいは、電源電圧レベルで動作させる手法であり、新たなスイッチや素子を信号伝達経路に追加することなく歪の発生を防止することが可能である。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例２】
【００６２】
図１４は、本発明に係るデジタル・アナログ変換器の実施例２を説明するための回路構成図である。図中符号２１はコントロールクロック発生器、２２は演算増幅器を示している。なお、図７に示した構成要素と同じ機能を有する構成要素には同等の符号を付してある。
本発明に係るデジタル・アナログ変換器３００（３００Ａ，３００Ｂ）は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。
【００６３】
複数の入力端子Ｄ１ａ乃至ＤＮａ，Ｄ１ｂ乃至ＤＮｂは、デジタル信号を構成する複数のビット信号がそれぞれ入力される。また、複数のサンプリング容量素子部３５０ａ，３５０ｂ（Ｃｓａ，Ｃｓｂ）は、複数の入力端子Ｄ１ａ乃至ＤＮａ，Ｄ１ｂ乃至ＤＮｂに対応して設けられている。
また、複数の第１のスイッチユニット３１０ａ，３１０ｂ（ＳＷ１ａ，ＳＷ１ｂ）は、複数のサンプリング容量素子部Ｃｓａ，Ｃｓｂの一方の端子と対応する複数の入力端子Ｄ１ａ乃至ＤＮａ，Ｄ１ｂ乃至ＤＮｂとの接続及び切断を切り替える。また、複数の第２のスイッチ３２０ａ，３２０ｂ（ＳＷ２ａ，ＳＷ２ｂ）は、複数のサンプリング容量素子部Ｃｓａ，Ｃｓｂの他方の端子と基準電圧源Ｖｒ１ａ，Ｖｒ１ｂとの接続及び切断を切り替える。
【００６４】
また、演算増幅器２２は、非反転入力端子（＋）又は反転入力端子（−）に基準電圧源Ｖｒ１ａ，Ｖｒ１ｂが印加される。
また、複数の第３のスイッチ３３０ａ，３３０ｂ（ＳＷ３ａ，ＳＷ３ｂ）は、第１のスイッチユニットＳＷ１ａ，ＳＷ１ｂの切り替えにおける切断及び接続に応じて、複数のサンプリング容量素子部Ｃｓａ，Ｃｓｂの他方の端子と演算増幅器２２の反転入力端子（−）との接続及び切断並びに複数のサンプリング容量素子部Ｃｓａ，Ｃｓｂの他方の端子と積分容量素子Ｃｉの一方の端子との接続及び切断を切り替える。
【００６５】
また、複数の第４のスイッチユニット３４０ａ，３４０ｂ（ＳＷ４ａ，ＳＷ４ｂ）は、複数のサンプリング容量素子部Ｃｓａ，Ｃｓｂの一方の端子の相互の接続及び切断並びに複数のサンプリング容量素子部Ｃｓａ，Ｃｓｂの一方の端子と演算増幅器２２の出力端子との接続及び切断並びに複数のサンプリング容量素子部Ｃｓａ，Ｃｓｂと複数の積分容量素子Ｃｉａ，Ｃｉｂの他方の端子との接続及び切断を切り替える。
【００６６】
また、コントロールクロック発生器２１は、第１のスイッチユニットＳＷ１ａ，ＳＷ１ｂと第２のスイッチＳＷ２ａ，ＳＷ２ｂと第３のスイッチＳＷ３ａ，ＳＷ３ｂ及び第４のスイッチユニットＳＷ４ａ，ＳＷ４ｂとを制御するためのクロックを発生する。
第４のスイッチユニットＳＷ４ａ，ＳＷ４ｂを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを制御する２つのクロックＣＫ−Ｐ，ＣＫ−Ｎについて、それぞれ"Ｌ"レベル及び"Ｈ"レベルの電位を調節する。
【００６７】
図１４に示されるように、本実施例におけるデジタル・アナログ変換器が上述した実施例２と異なる点は、演算増幅器が差動演算増幅器とされ、２つの入力端子のそれぞれに、実施例１と同様の充電電圧が入力されるように構成されることである。具体的には、差動演算増幅器の反転入力端子には、実施例１と同様の構成（図１４において各符号にａを付加して表示する）により、デジタル入力信号を構成するビット信号Ｄｉａに応じてサンプリング容量素子Ｃｓｉａの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Ｖｏｕｔ＋が出力される。また、差動演算増幅器の非反転入力端子にも実施例１と同様の構成（図１４において各符号にｂを付加して表示する）により、反転入力端子側と同一のビット信号Ｄｉｂに応じてサンプリング容量素子Ｃｓｉｂの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Ｖｏｕｔ−が出力される。
【００６８】
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
本実施例において、クロックを発生するコントロールクロック発生器２２の内部の、第４のスイッチユニットＳＷ４ａ，ＳＷ４ｂの制御クロック発生回路に、実施例２と同様の図８に示すような第１のレベル調整回路及び第２のレベル調整回路を備えている。第１のレベル調整回路は、本実施例の第２期間における第４のスイッチユニットＳＷ４ａ，ＳＷ４ｂを構成するＰＭＯＳのゲート端子のレベルＶＧ＿Ｐ、すなわち、制御クロックＣＫ−Ｐの"Ｌ"レベルを調整する回路であり、第２のレベル調整回路は、本実施例の第２期間における第４のスイッチユニットＳＷ４ａ，ＳＷ４ｂを構成するＮＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｎ、すなわち、制御クロックＣＫ−Ｎの"Ｈ"レベルを調整する回路である。
【００６９】
第１のレベル調整回路は、第４のスイッチユニットＳＷ４ａ，ＳＷ４ｂを構成するＰＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｐの"Ｈ"レベルを電源電圧ＶＤＤのレベルで出力し、"Ｌ"レベルをグランドＶＳＳのレベルより低いレベルで出力する機能を有する図９に示したような回路で構成してもよいし、同様の機能を有する他の回路で構成してもよい。
【００７０】
第２のレベル調整回路は、第４のスイッチユニットＳＷ４ａ，ＳＷ４ｂを構成するＮＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｎの"Ｌ"レベルをグランドＶＳＳのレベルで出力し、"Ｌ"レベルを電源電圧ＶＤＤのレベルより高いレベルで出力する機能を有する図１０に示したような回路で構成してもよいし、同様の機能を有する他の回路で構成してもよい。
【００７１】
図１４に示したコントロールクロック発生器２２の内部の、第４のスイッチユニットＳＷ４ａ，ＳＷ４ｂの制御クロック発生回路には、第１のレベル調整回路のみを備え、ＰＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｐのみをグランドレベルより低くし、ＮＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｎは電源電圧レベルとしてもよい。あるいは、第２のレベル調整回路のみを備え、ＰＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｐはグランドレベルにしておき、ＮＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｎのみを電源電圧レベルより高くすることとしてもよい。あるいは、第１のレベル調整回路及び第２のレベル調整回路の両方とも備え、ＰＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｐをグランドレベルより低く、かつ、ＮＭＯＳトランジスタのゲート端子のレベルＶＧ＿Ｎを電源電圧レベルより高くすることとしてもよい。
【００７２】
本実施例においては、従来技術よりもＶＧ＿Ｐをより低い電位に、ＶＧ＿Ｎをより高い電圧にすることで、図１２に示した“ａ”及び“ｃ”に示すように、急激にオン抵抗値が高くなる点をアナログ信号出力Ｖｏｕｔの最大振幅範囲外にシフトさせ、アナログ信号出力Ｖｏｕｔの最大振幅範囲内でのオン抵抗Ｒｓｗ４の変動幅を小さく抑制することができる。これにより、アナログ信号出力Ｖｏｕｔのオン抵抗Ｒｓｗ４に依存した変化を抑制し、歪の発生を抑制することができる。
【００７３】
このように、本実施例は、第４のスイッチユニットＳＷ４ａ，ＳＷ４ｂのゲート端子及びコントロールクロック発生器の内部の第４のスイッチユニットＳＷ４の制御クロック発生回路のみをグランドレベルより低いレベル、あるいは、電源電圧レベルより高いレベルで動作させ、それ以外の回路については従来と同様にグランドレベル、あるいは、電源電圧レベルで動作させる手法であり、新たなスイッチや素子を信号伝達経路に追加することなく歪の発生を防止することが可能である。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【符号の説明】
【００７４】
１，１１，２１  コントロールクロック発生器（第１乃至４スイッチ制御クロック発生回路）
２，１２，２２  演算増幅器
１３ａ（ＬＶＬＳＦＴ１）  ＣＫ−Ｐの"Ｌ"レベル調整回路
１３ｂ（ＬＶＬＳＦＴ２）  ＣＫ−Ｎの"Ｈ"レベル調整回路
１００，２００，３００Ａ，３００Ｂ  デジタル・アナログ変換器
１１０，２１０（ＳＷ１）、３１０ａ（ＳＷ１ａ）、３１０ｂ（ＳＷ１ｂ）  第１スイッチユニット
１２０，２２０（ＳＷ２），３２０ａ（ＳＷ２ａ），３２０ｂ（ＳＷ２ｂ）  第２スイッチ
１３０，２３０（ＳＷ３），３３０ａ（ＳＷ３ａ），３３０ｂ（ＳＷ３ｂ）  第３スイッチ
１４０，２４０（ＳＷ４），３４０ａ（ＳＷ４ａ），３４０ｂ（ＳＷ４ｂ）  第４スイッチユニット
１５１乃至１５Ｎ，１５１乃至２５Ｎ，３５１ａ乃至３５Ｎａ，３５１ｂ乃至３５１ｂ（Ｃｓｉ、Ｃｓｉａ、Ｃｓｉｂ  （ｉ＝１〜Ｎ）  サンプリング容量素子
１５０，２５０（Ｃｓ），３５０ａ（Ｃｓａ），３５０ｂ（Ｃｓｂ）  全サンプリング容量素子
１６０，２６０（Ｃｉ），３６０ａ（Ｃｉａ），３６０ｂ（Ｃｉｂ）  積分容量素子
Ｖｒ１  第１基準電圧源
Ｖｒ２  第２基準電圧源
Ｄｉ、Ｄｉａ、Ｄｉｂ  （ｉ＝１〜Ｎ）    複数のビット信号（デジタル入力信号）
Ｒｓｗ３、Ｒｓｗ３ａ、Ｒｓｗ３ｂ  第３スイッチの合成オン抵抗
Ｒｓｗ４、Ｒｓｗ４ａ、Ｒｓｗ４ｂ  第４スイッチの合成オン抵抗
ＣＫ１  第１スイッチユニット制御クロック信号
ＣＫ２  第２スイッチ制御クロック信号
ＣＫ３  第３スイッチ制御クロック信号
ＣＫ４  第４スイッチユニット制御クロック信号
Ｖｏｕｔ、Ｖｏｕｔ＋、Ｖｏｕｔ−  アナログ出力信号
ＣＫ−Ｐ    第４スイッチユニットを構成するＰＭＯＳの制御クロック信号
ＣＫ−Ｎ    第４スイッチユニットを構成するＮＭＯＳの制御クロック信号
ＶＧ＿Ｐ    ＣＫ−Ｐの"Ｌ"レベル
ＶＧ＿Ｎ    ＣＫ−Ｎの"Ｈ"レベル
Ｖｒ３    ＬＶＬＳＦＴ１内の第３基準電圧源
Ｖｒ４    ＬＶＬＳＦＴ２内の第４基準電圧源
ＣＰ    ＬＶＬＳＦＴ１内の容量素子
ＣＮ    ＬＶＬＳＦＴ２内の容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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