(57)【要約】      （修正有）【課題】回路構成の簡素化を図るとともに、遅延回路の遅延時間のばらつき等に起因して生じる問題点を解消し、コンパレータの動作を保証する２逓倍器を備えた半導体装置を提供する。【解決手段】入力クロック信号ＣＬＫを可変遅延器１６で遅延させた遅延クロック信号ＣＬＫＤと、前記入力クロック信号の位相を位相比較器１８で比較することで前記入力クロック信号ＣＬＫの周波数を２逓倍した２逓倍クロック信号ＣＬＫＸ２を生成する２逓倍器２０と、前記２逓倍器２０からの２逓倍クロック信号ＣＬＫＸ２が第１の論理レベルのとき入力信号の大小の比較動作を行い、前記２逓倍クロック信号ＣＬＫＸ２が第２の論理レベルのとき、比較動作を停止するコンパレータ１０と、前記コンパレータ１０の出力をモニタし、前記コンパレータ１０が比較結果を出力したことを検出した時点でトリガ信号ＤＬＣＬＫを生成する第１の回路１２、１４を備える。【選択図】図１
2013102282.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号を第１の遅延回路で遅延させた遅延クロック信号と、前記入力クロック信号とを位相比較器に入力し、前記位相比較器から、前記入力クロック信号の周波数を２逓倍した２逓倍クロック信号を出力する２逓倍回路と、
前記２逓倍回路からの前記２逓倍クロック信号を受け、前記２逓倍クロック信号が第１の論理レベルのとき、第１、第２の入力信号の大小の比較動作を行い、前記２逓倍クロック信号が第２の論理レベルのとき、比較動作を停止するコンパレータと、
前記コンパレータの出力をモニタし、前記コンパレータが比較動作を完了したことを検出した時点でトリガ信号を出力する第１の回路と、
を備え、
前記第１の遅延回路は、前記入力クロック信号を、少なくとも前記第１の回路から前記トリガ信号が出力される時点まで遅延させ、前記遅延クロック信号として出力する可変遅延器を備えた、ことを特徴とする半導体装置。
【請求項２】
前記コンパレータが、予め定められた第１の電位に共通に設定された第１、第２の出力のうち、前記第１、第２の入力信号の大小の比較結果に応じて、いずれか一方を、第２の電位に設定し、
前記第１の回路は、前記コンパレータの前記第１、第２の出力を入力し、前記第１、第２の出力の一方が前記第２の電位となったことを検出したときに、出力を活性状態とし前記トリガ信号として出力する回路を備えている、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記可変遅延器は、前記トリガ信号の非活性状態から活性状態への遷移に応答して、前記入力クロック信号をキャプチャして出力する回路を備えている、ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１の遅延回路の出力と前記位相比較器の間にさらに第２の遅延回路を備えている、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記入力クロック信号のデューティを補正するデューティ補正回路をさらに備え、
前記デューティ補正回路で前記入力クロック信号のデューティを補正した信号が、前記第１の遅延回路と前記位相比較器とに入力される、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
入力クロック信号を遅延させた遅延クロック信号を出力する第１の遅延回路と、
前記入力クロック信号と前記遅延クロック信号を入力し、これらの信号が互いに異なる論理レベルの場合、同一の論理レベルの場合に、それぞれ第１、第２の論理レベルを出力する第１の論理ゲートを含む位相比較器と、
を備え、前記位相比較器から、前記入力クロック信号の周波数を２逓倍した２逓倍クロック信号を生成する２逓倍回路と、
前記２逓倍回路からの前記２逓倍クロック信号を受け、前記２逓倍クロック信号が第１の論理レベルのとき、第１、第２の入力信号の大小の比較動作を行い、前記２逓倍クロック信号が第２の論理レベルのとき、比較動作を停止し、
前記２逓倍クロック信号が第２の論理レベルのとき、第１、第２の出力は前記第１、第２の論理レベルのうち予め定められた一方の論理レベルに対応する電圧に共通に設定され、前記２逓倍クロック信号が第１の論理レベルのとき、前記第１、第２の入力信号の電圧の比較結果に応じて、前記第１、第２の出力のいずれか一方を他方の論理レベルに対応する電圧に設定するコンパレータと、
前記コンパレータの前記第１、第２の出力を入力し、前記第１、第２の出力が異なる論理レベルとなったことを検出したときに、出力を活性状態とし前記トリガ信号として出力する第２の論理ゲートを備えた第１の回路と、
を備え、
前記第１の遅延回路は、前記第１の回路から出力される前記トリガ信号の活性化のタイミングに応答して、前記入力クロック信号をキャプチャして出力する回路を備えた、ことを特徴とする半導体装置。
【請求項７】
前記第１の遅延回路の出力と前記位相比較器の間にさらに第２の遅延回路を備えた、ことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記入力クロック信号のデューティを補正するデューティ補正回路をさらに備え、
前記デューティ補正回路で前記入力クロック信号のデューティを補正した信号が、前記第１の遅延回路と前記位相比較器に入力される、ことを特徴とする請求項６又は７記載の半導体装置。
【請求項９】
前記コンパレータが、前記２逓倍クロック信号が前記第２の論理レベルのとき、前記第１、第２の出力を前記第１の論理レベルに対応する第１の電源電圧にプリチャージするプリチャージ回路と、前記２逓倍クロック信号が前記第１の論理レベルのとき、前記プリチャージ回路は非活性状態とされ、前記第１、第２の入力信号を差動ラッチし前記第１、第２の出力の一方を前記第２の論理レベルに対応する第２の電源電位に設定する回路と、を備えた、ことを特徴とする請求項６乃至８のいずれか１項に半導体装置。
【請求項１０】
前記コンパレータの前記第１、第２の出力をセット端子、リセット端子に入力するセット・リセット型ラッチ回路を備えた、ことを特徴とする請求項２乃至８のいずれか１項に半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、例えば２逓倍クロック信号を入力するコンパレータに適用して好適な構成の半導体装置に関する。
【背景技術】
【０００２】
クロック信号（ＣＬＫ）の周波数を２逓倍した２逓倍クロック信号（ＣＬＫＸ２）に基づき比較動作を行うコンパレータが用いられている（図１１（Ｂ）参照）。このコンパレータは、例えばアナログ信号をデジタル信号に変換するアナログデジタル変換器（ＡＤＣ）において２つの信号の電圧レベルを比較するコンパレータとして用いられる（図１１（Ａ）参照）。
【０００３】
図１２は、コンパレータに２逓倍クロック信号を供給する２逓倍器（Ｆｒｅｑｕｅｃｎｙ  Ｄｏｕｂｌｅｒ）として、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）を用いた典型的な回路構成の一例を示す図である。２逓倍ＰＬＬ３０は、発振回路（図１１（Ｂ）の４）等のクロック生成回路から供給されるクロック信号ＣＬＫの周波数を２逓倍した２逓倍クロック信号ＣＬＫＸ２を生成し、コンパレータ１０に供給する。特に制限されないが、コンパレータ１０は、第１、第２の入力信号ＩＮＰ、ＩＮＮを入力し、２逓倍クロック信号ＣＬＫＸ２がＨｉｇｈ（例えば電源電位）のとき、第１、第２の入力信号ＩＮＰ、ＩＮＮの電圧を比較し、第１、第２の出力ＣＯＰ、ＣＯＮに比較結果を出力し、２逓倍クロック信号ＣＬＫＸ２がＬｏｗ（例えばグランド電位）のとき、第１、第２の出力ＣＯＰ、ＣＯＮはともにＨｉｇｈレベル（電源電圧）にリセットされる。
【０００４】
図１２の例では、ＳＲラッチ（ＳＲ  Ｌａｔｃｈ）１１は、コンパレータ１０の第１、第２の出力ＣＯＰ、ＣＯＮをセット入力端子￣Ｓ、リセット入力端子￣Ｒに受けて、相補の出力Ｑ、ＱＢを出力する。ＳＲラッチ１１は、（￣Ｓ、￣Ｒ）＝（Ｌｏｗ、Ｈｉｇｈ）のとき、（Ｑ、ＱＢ）＝（Ｈｉｇｈ、Ｌｏｗ）にセットされ、（￣Ｓ、￣Ｒ）＝（Ｈｉｇｈ、Ｌｏｗ）のとき、（Ｑ、ＱＢ）＝（Ｌｏｗ、Ｈｉｇｈ）にリセットされ、（￣Ｓ、￣Ｒ）＝（Ｈｉｇｈ、Ｈｉｇｈ）のとき、（Ｑ、ＱＢ）は前の状態を保持する。なお、図１２において、端子Ｓ、Ｒの上のバー（￣）は該端子に入力される信号がＬｏｗレベルでアクティブであることを表している。コンパレータ１０の出力（ＣＯＰ、ＣＯＮ）＝（Ｌｏｗ、Ｈｉｇｈ）に応答して、ＳＲラッチ１１の出力は（Ｑ、ＱＢ）＝（Ｈｉｇｈ、Ｌｏｗ）にセットされ、（ＣＯＰ、ＣＯＮ）＝（Ｈｉｇｈ、Ｌｏｗ）に応答して、（Ｑ、ＱＢ）＝（Ｌｏｗ、Ｈｉｇｈ）にリセットされ、（ＣＯＰ、ＣＯＮ）＝（Ｈｉｇｈ、Ｈｉｇｈ）のときは、（Ｑ、ＱＢ）は前の状態を保持する。以下、他の図面のＳＲラッチ１１も、図１２のＳＲラッチ１１と同様の構成とされる。
【０００５】
なお、図１２では、２逓倍ＰＬＬ３０の内部構成は図示されていないが、ＰＬＬは、よく知られているように、例えば制御電圧で発振周波数を可変させるＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）と、ＶＣＯの発振信号を分周する分周器（Ｄｉｖｉｄｅｒ）と、分周器の出力と入力クロック信号の位相差を検出する位相比較器（ＰＤ：Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ又はＰＦＤ：Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ）と、位相比較器の出力を受け容量を充電、放電するチャージポンプ（ＣＰ：Ｃｈａｒｇｅ  Ｐｕｍｐ）と、チャージポンプの電圧を平滑化するループフィルタ（ＬＰＦ：  Ｌｏｏｐ  Ｆｉｌｔｅｒ）を備え、ループフィルタの出力電圧が制御電圧としてＶＣＯに供給される。２逓倍ＰＬＬ３０では、ＶＣＯの発振信号を分周する分周器として、例えば第１の分周器で２逓倍クロック信号ＣＬＫＸ２を生成し、２逓倍クロック信号ＣＬＫＸ２をさらに２分周してクロック信号ＣＬＫと同一周波数のクロック信号を生成し位相比較器に入力する。２逓倍ＰＬＬ３０は、入力クロック信号ＣＬＫに位相同期した逓倍クロック信号ＣＬＫＸ２を生成する。なお、ＰＬＬは、完全デジタルＰＬＬ（ＡＤＰＬＬ：Ａｌｌ  Ｄｉｇｉｔａｌ  ＰＬＬ）であってもよい。
【０００６】
２逓倍器としてＰＬＬを用いた図１２の構成の場合、回路面積が増大し電力が増加する。
【０００７】
より簡素な回路構成として、時間遅延技術（Ｔｉｍｅ−Ｄｅｌａｙ  Ｔｅｃｈｎｉｑｕｅ）を用いた２逓倍器が知られている。図１３は、時間遅延技術（Ｔｉｍｅ−Ｄｅｌａｙ  Ｔｅｃｈｎｉｑｕｅ）を用いた２逓倍器の典型的な回路構成を示す図である。Ｔｉｍｅ−Ｄｅｌａｙ  Ｔｅｃｈｎｉｑｕｅの詳細は、例えば非特許文献１が参照される。
【０００８】
図１３を参照すると、２逓倍器２０’は、遅延τがＴ／４（ただし、ＴはＣＬＫの周期）の遅延回路１９（Ｄｅｌａｙ）と、位相比較器として機能する排他的論理和（Ｅｘｃｌｕｓｉｖｅ  ＯＲ）回路１８とを備えている。なお、図１３の２逓倍器２０’は、非特許文献１のＦｉｇｕｒｅ．１に基づき、本願で新たに作成したものである。図１３において、コンパレータ１０、ＳＲラッチ１１は、図１２と同一であるため、説明は省略する。
【０００９】
２逓倍器２０’において、遅延回路１９は、入力クロック信号ＣＬＫ（デューティ＝５０％とする）をτ＝Ｔ／４遅延させたクロック信号（遅延クロック信号）ＣＬＫＤを生成する。遅延クロック信号ＣＬＫＤと入力クロック信号ＣＬＫは排他的論理和回路１８に入力され、排他的論理和回路１８から２逓倍クロック信号ＣＬＫＸ２が出力される。すなわち、排他的論理和回路１８は、入力クロック信号ＣＬＫと遅延クロック信号ＣＬＫＤが同一論理レベル（ともにＨｉｇｈレベルであるか、又はともにＬｏｗレベル）のとき、Ｌｏｗを出力し、入力クロック信号ＣＬＫと遅延クロック信号ＣＬＫＤが互いに異なる論理レベルのとき、Ｈｉｇｈを出力する。なお、非特許文献１のＦｉｇｕｒｅ．１では、遅延回路は、積分器とコンパレータを備え、積分器は、矩形波である入力クロック信号ＣＬＫを積分して三角波を出力し、コンパレータは、積分器からの三角波を基準電圧と比較しＣＬＫからＴ／４遅延させた矩形波を出力する構成とされている。図１３において、遅延回路１９は、積分器とコンパレータの構成に制限されるものでなく、例えばＣＭＯＳインバータを偶数段接続した構成としてもよい。
【００１０】
図１４は、図１３の回路において、入力クロック信号ＣＬＫと、遅延回路１０の出力信号（遅延クロック信号）ＣＬＫＤと、排他的論理和回路１８の出力信号である２逓倍クロック信号ＣＬＫＸ２のそれぞれのタイミング波形を示す図である。ここでは、クロック信号ＣＬＫの周期をＴとし、そのデューティ＝５０％であるものとし、遅延回路１９の遅延τ＝Ｔ／４とする。入力クロック信号ＣＬＫを遅延回路１９でτ＝Ｔ／４遅延させた遅延クロック信号ＣＬＫＤと、入力クロック信号ＣＬＫとを排他的論理和回路１８で比較することで、遅延クロック信号ＣＬＫＤと入力クロック信号ＣＬＫの論理レベルの異なるときに、Ｈｉｇｈとなる２逓倍クロック信号ＣＬＫＸ２が生成される。図１４に示すように、入力クロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジにそれぞれ応答してＨｉｇｈに立ち上がるパルス（パルス幅＝Ｔ／４）、周期＝Ｔ／２の２逓倍クロック信号ＣＬＫＸ２が生成される。図１４では、２逓倍クロック信号ＣＬＫＸ２のデューティは５０％である。
【００１１】
図１３の２逓倍器２０’は、遅延回路１９と１つの論理ゲート（Ｅｘｃｌｕｓｉｖｅ  ＯＲ）で構成され、回路構成が簡素化されており、図１２の２逓倍ＰＬＬ３０を備えた構成と比較して、回路面積の削減、消費電力の低減が可能である。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】Brad R. Jackson and Carlos E. Saavedra, "An L-Band CMOS Frequency Doubler using a Time-Delay Technique" Silicon Monolithic Integrated Circuits in RF Systems, Jan. 2006
【発明の概要】
【発明が解決しようとする課題】
【００１３】
以下に、本発明者によって為された関連技術の分析を示す。
【００１４】
前述したように、２逓倍器として、図１２に示した２逓倍ＰＬＬを備えた構成は、入力クロック信号ＣＬＫに位相同期した２逓倍クロック信号ＣＬＫＸ２を生成することができるが、ＰＬＬ自体の構成が、コンパレータ等と比べて大きく且つ複雑であることから、面積及び電力がともに増加する、という問題点を有している。
【００１５】
一方、図１３の２逓倍器２０’の場合、遅延回路１９の遅延時間τは、製造プロセスや、電源電圧変動、温度等によってばらつく。
【００１６】
図１５は、図１３の構成のタイミング動作上の問題点を説明するための図である。図１５（Ａ）、図１５（Ｂ）には、図１３の入力クロック信号ＣＬＫ、遅延クロック信号ＣＬＫＤ、２逓倍クロック信号ＣＬＫＸ２のタイミング波形が示されており、図１５（Ａ）では、さらに、コンパレータ１０の状態（ＣＭＰ状態）が示されている。コンパレータ１０の状態（ＣＭＰ状態）の「動作」は、コンパレータ１０がＩＮＰとＩＮＮの電圧を比較する動作状態にあることを表しており、ＣＭＰ状態の「停止」は、コンパレータ１０がＩＮＰとＩＮＮの電圧比較動作を停止している状態を表している。コンパレータ１０は、２逓倍クロック信号ＣＬＫＸ２がＨｉｇｈとなってから、第１、第２の出力ＣＯＰ、ＣＯＮの値（比較結果）を確定するまでに時間ＣＭＰ＿Ｄｅｌａｙを要する。
【００１７】
図１５（Ａ）は、図１３の構成の第１の問題点を説明する図である。第１の問題点は、遅延回路１９の遅延τがコンパレータ１０の判定動作時間よりも小さくなる場合に生じる。図１５（Ａ）の場合、遅延回路１９の遅延τ’はτ＝Ｔ／４（Ｔはクロック信号ＣＬＫの１周期）よりも短く、コンパレータ１０の比較動作の確定に必要な時間区間（ＣＭＰ＿Ｄｅｌａｙ）よりも短い。すなわち、遅延クロック信号ＣＬＫＤは、入力クロック信号ＣＬＫのＬｏｗからＨｉｇｈへの立ち上がりから遅延τ’で、ＬｏｗからＨｉｇｈに立ち上がる。入力クロック信号ＣＬＫの立ち上がりでＨｉｇｈとなった２逓倍クロック信号ＣＬＫＸ２は、遅延クロック信号ＣＬＫＤのＬｏｗからＨｉｇｈへの立ち上がりエッジに応答して、図１５（Ａ）の破線のタイミングでＨｉｇｈからＬｏｗに立ち下がる。２逓倍クロック信号ＣＬＫＸ２のＨｉｇｈパルス期間（コンパレータの動作期間）は、コンパレータ１０の比較動作の確定に必要な時間区間（＝ＣＭＰ＿Ｄｅｌａｙ）よりも短い。この結果、図１５（Ａ）の「ＣＭＰ状態」に示すように、コンパレータ１０の比較結果が確定する前に、ＣＬＫＤがＨｉｇｈとなり、ＣＬＫＸ２がＬｏｗとなるため、コンパレータ１０は比較動作を停止してしまう。この結果、コンパレータ１０の第１、第２の出力ＣＯＰ、ＣＯＮには正しい比較結果が出力されない。
【００１８】
図１５（Ｂ）は、図１３の構成の第２の問題点を説明する図である。図１３の遅延回路１９の遅延τ’が、入力クロック信号ＣＬＫの半周期（＝Ｔ／２）よりも大きくなると、２逓倍クロック信号ＣＬＫＸ２は、コンパレータ１０が正しく動作するために必要な２逓倍波形とはならない。図１５（Ｂ）では、遅延クロック信号ＣＬＫＤは入力クロック信号ＣＬＫがＬｏｗからＨｉｇｈに立ち上がり、その後、ＨｉｇｈからＬｏｗに立ち下ったのちに、ＬｏｗからＨｉｇｈに立ち上がっている（τ’＞Ｔ／２）。このため、２逓倍クロック信号ＣＬＫＸ２は、入力クロック信号ＣＬＫの立ち上がりでＨｉｇｈとなり、Ｔ／２後の入力クロック信号ＣＬＫの立ち下がりでＬｏｗとなり、時間区間（τ’−Ｔ／２）ののち、遅延クロック信号ＣＬＫＤの立ち上がりでＨｉｇｈとなり、次サイクルの入力クロック信号ＣＬＫがＬｏｗからＨｉｇｈに立ち上がるまでの期間Ｈｉｇｈとなる。このＣＬＫＸ２の波形は、入力クロック信号ＣＬＫの１周期（＝Ｔ）内において、連続する２つのＨｉｇｈパルスのうち１発目のＨｉｇｈパルスのパルス幅がＴ／２となり、時間（τ’−Ｔ／２）の間Ｌｏｗとなり、次のＨｉｇｈパルスは、次サイクルの入力クロック信号ＣＬＫの立ち上がりまでの時間区間（Ｔ−τ’）Ｈｉｇｈとなる。図１５（Ｂ）のＣＬＫＸ２の波形では、連続する２つのＨｉｇｈパルスの間のＬｏｗ期間が短いため、コンパレータ１０のリセット動作に必要な時間が確保できない場合がある。
【００１９】
したがって、本発明は、遅延回路の遅延時間のばらつき等に起因して生じる上記問題点に鑑みて創案されたものであって、その目的は、回路構成の簡素化を図るとともに、上記問題点を解消し、コンパレータの動作を保証する２逓倍器を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記課題を解決するため、概略以下の構成の半導体装置が提供される（ただし、以下に制限されるものでない）。
【００２１】
本発明によれば、入力クロック信号を第１の遅延回路で遅延させた遅延クロック信号と、前記入力クロック信号とを位相比較器に入力し、前記入力クロック信号の周波数を２逓倍した２逓倍クロック信号を生成する２逓倍回路と、
前記２逓倍回路からの前記２逓倍クロック信号を受け、前記２逓倍クロック信号が第１の論理レベルのとき、第１、第２の入力信号の大小の比較動作を行い、前記２逓倍クロック信号が第２の論理レベルのとき、比較動作を停止するコンパレータと、
前記コンパレータの出力をモニタし、前記コンパレータが比較動作を完了したことを検出した時点でトリガ信号を出力する第１の回路と、を備え、前記第１の遅延回路は、前記入力クロック信号を、少なくとも前記第１の回路から前記トリガ信号が出力される時点まで遅延させ、前記遅延クロック信号として出力する可変遅延器を備えた半導体装置が提供される。
【発明の効果】
【００２２】
本発明によれば、回路構成の簡素化を図るとともに、遅延回路の遅延時間のばらつき等に起因して生じる上記問題点を解消し、コンパレータの動作を保証することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態の動作を説明するためのタイミング図である。
【図３】本発明の実施例１の構成を示す図である。
【図４】本発明の実施例１の動作を説明するためのタイミング図である。
【図５】本発明の実施例２の構成を示す図である。
【図６】実施例１（２）において、クロック信号ＣＬＫにＤｕｔｙ誤差が生じたときのＣＬＫＸ２の波形を示す図である。
【図７】本発明の実施例３の構成を示す図である。
【図８】本発明の実施例４の構成を示す図である。
【図９】コンパレータの構成例を示す図である。
【図１０】周波数２逓倍器を搭載する半導体チップの一例を示す図である。
【図１１】（Ａ）はＡＤＣのコンパレータクロックに周波数２逓倍器を使用した回路を示す図である。（Ｂ）はコンパレータ単体のクロックに周波数２逓倍器を使用した回路を示す。
【図１２】コンパレータクロックに２逓倍器としてＰＬＬ２逓倍器を使用した関連技術を示す図である。
【図１３】コンパレータクロックに２逓倍器としてＴｉｍｅ−Ｄｅｌａｙ  Ｔｅｃｈｎｉｑｕｅの２逓倍器を使用した関連技術を示す図である。
【図１４】図１３の２逓倍器の動作を説明するためのタイミング図である。
【図１５】（Ａ）、（Ｂ）は図１３の２逓倍器の問題点を説明するためのタイミング図である。
【発明を実施するための形態】
【００２４】
本発明の好ましい形態の１つによれば、入力クロック信号（ＣＬＫ）を第１の遅延回路（例えば図１の可変遅延器１６）で遅延させた遅延クロック信号（ＣＬＫＤ）と、入力クロック信号（ＣＬＫ）の位相を位相比較器（例えば図１の１８）で比較することにより、入力クロック信号（ＣＬＫ）の周波数を２逓倍した２逓倍クロック信号（ＣＬＫＸ２）を生成する２逓倍回路（例えば図１の２逓倍器２０）と、２逓倍回路（図１の２０）からの２逓倍クロック信号（ＣＬＫＸ２）を受け、２逓倍クロック信号（ＣＬＫＸ２）が第１の論理レベル（例えばＨｉｇｈレベル）のとき、比較動作を行い、２逓倍クロック信号（ＣＬＫＸ２）が第２の論理レベル（例えばＬｏｗレベル）のとき、比較動作を停止するコンパレータ（１０）と、前記コンパレータ（１０）の出力をモニタし、前記コンパレータ（１０）の比較結果を出力したことが確認された時点で、トリガ信号（ＤＬＣＬＫ）を生成する回路（例えば図１の１２、１４、あるいは図３の１３）を備えている。第１の遅延回路（図１の１６）は、少なくとも、第１の回路（図１の１２、１４、あるいは図３の１３）からトリガ信号（ＤＬＣＬＫ）が出力される時点まで、前記入力クロック信号（ＣＬＫ）を可変に遅延させた信号を前記遅延クロック信号（ＣＬＫＤ）として出力する。位相比較器（図１の１８）は、遅延クロック信号（ＣＬＫＤ）と入力クロック信号（ＣＬＫ）が互いに異なる論理レベルのとき、第１の論理レベル（例えばＨｉｇｈレベル）を出力し、遅延クロック信号（ＣＬＫＤ）と入力クロック信号（ＣＬＫ）が同一の論理レベルのとき、第２の論理レベル（例えばＬｏｗレベル）を出力する。
【００２５】
２逓倍クロック信号（ＣＬＬＸ２）は、入力クロック信号（ＣＬＫ）の第２の論理レベル（Ｌｏｗレベル）から第１の論理レベル（Ｈｉｇｈレベル）への遷移に応答して第１の論理レベル（Ｈｉｇｈレベル）となり、入力クロック信号（ＣＬＫ）を、トリガ信号（ＤＬＣＬＫ）が出力される時点まで遅延させた遅延クロック信号（ＣＬＫＤ）の第１の論理レベル（Ｈｉｇｈレベル）への遷移に応答して、第２の論理レベル（Ｌｏｗレベル）となる。このため、コンパレータ（１０）は、比較動作が確定（完了）したのちに、比較動作を停止する。このため、製造プロセスによるばらつき、電源電圧変動、温度変化等による遅延回路の遅延変動により、逓倍クロック信号の第１の論理レベルの期間が狭まり、コンパレータ（１０）が比較動作を確定する前に停止してしまうという、図１３の回路に関する第１の問題点を解消している。
【００２６】
また、２逓倍クロック信号（ＣＬＬＸ２）は入力クロック信号（ＣＬＫ）の第２の論理レベルから第１の論理レベルへの遷移で第１の論理レベルに遷移し、コンパレータ（１０）での比較動作が確定した時点で第２の論理レベルに遷移させるように制御するため、図１３の回路に関する上記第２の問題点を解消している。図１３の回路では、２逓倍クロック信号（ＣＬＬＸ２）は、入力クロック信号（ＣＬＫ）の第２の論理レベル（例えばＬｏｗ）から第１の論理レベル（例えばＨｉｇｈ）への遷移で第１の論理レベルに遷移し、遅延回路（１９）の遅延τの後に第２の論理レベルとなる。一方、図１３の回路では、２逓倍クロック信号（ＣＬＬＸ２）の第１の論理レベル（Ｈｉｇｈレベル）から第２の論理レベル（Ｌｏｗレベル）への遷移はコンパレータ（１０）での比較動作が確定する時点とは無関係とされる。以下実施形態に即して説明する。
【００２７】
＜実施形態＞
図１は、本発明の一実施形態の構成を示す図である。図１を参照すると、本実施形態においては、コンパレータ１０と、出力モニタ回路１２と、トリガ発生回路１４と、可変遅延器１６と、位相比較器１８を備えている。可変遅延器１６と、位相比較器１８は２逓倍器２０を構成している。コンパレータ１０は、図１２、図１３を参照して説明したものと同一の構成とされ、２逓倍クロック信号ＣＬＫＸ２がＨｉｇｈのとき、入力信号ＩＮＰ、ＩＮＮの電圧比較を行い、２逓倍クロック信号ＣＬＫＸ２がＨｉｇｈからＬｏｗになると、比較動作を停止する。特に制限されないが、２逓倍クロック信号ＣＬＫＸ２がＬｏｗの期間、出力ＣＯＰ／ＮともＨｉｇｈレベルにプリチャージされる。
【００２８】
出力モニタ回路１２と、トリガ発生回路１４は、コンパレータ１０の出力ＣＯＰ／Ｎをモニタリングし、コンパレータ１０が比較結果を出したことを検出すると、トリガ信号ＤＬＣＬＫを出力する。出力モニタ回路１２とトリガ発生回路１４を１つの回路ブロック又は論理ゲートで構成するようにしてもよいことは勿論である。
【００２９】
可変遅延器１６は、入力クロック信号ＣＬＫを入力し、入力クロック信号ＣＬＫの立ち上がりエッジをトリガ信号ＤＬＣＬＫの出力タイミング（ＤＬＣＬＫのＬｏｗからＨｉｇｈへの立ち上がりのタイミング）まで遅延させた遅延クロック信号ＣＬＫＤを出力する。
【００３０】
位相比較器１８は、入力クロック信号ＣＬＫと遅延クロック信号ＣＬＫＤの位相を比較し、位相差（一方がＨｉｇｈ、他方がＬｏｗのとき、その位相差）に応じたパルス幅のＨｉｇｈパルスを出力する。
【００３１】
図２は、図１の回路の動作を説明するタイミング図である。図２は、図１の入力クロック信号ＣＬＫ、２逓倍クロック信号ＣＬＫＸ２、コンパレータ出力ＣＯＰ／Ｎの一方ＣＯＰ、トリガ信号ＤＬＣＬＫ、遅延クロック信号ＣＬＫＤのタイミング波形の一例が示されている。ＣＯＰの波形において、枠で囲んだ区間は、コンパレータの判定区間を模式的に表している。図１、図２を参照して、本実施形態の動作を説明する。
【００３２】
まず、入力クロック信号ＣＬＫがＬｏｗからＨｉｇｈに立ち上がった時、遅延クロック信号ＣＬＫＤがＬｏｗの場合、位相誤差があるため、位相比較器１８の出力である２逓倍クロック信号ＣＬＫＸ２はＨｉｇｈとなる。
【００３３】
２逓倍クロック信号ＣＬＫＸ２のＨｉｇｈを受け、コンパレータ１０はＩＮＰとＩＮＮの電圧の比較動作を開始する。
【００３４】
コンパレータ１０の出力をモニタする出力モニタ回路１２とトリガ発生回路１４は、コンパレータ１０の比較結果の出力を検出すると、トリガ信号ＤＬＣＬＫを活性状態（例えばＨＩｇｈレベル）とする。
【００３５】
可変遅延器１６は、トリガ信号ＤＬＣＬＫのＬｏｗからＨｉｇｈへの立ち上がりを受けて、入力クロック信号ＣＬＫのエッジ（例えば立ち上がりエッジ）をトリガ信号ＤＬＣＬＫの立ち上がりエッジまで遅延させる。トリガ信号ＤＬＣＬＫの立ち上がりエッジに応答して、可変遅延器１６から出力される遅延クロック信号ＣＬＫＤはＨｉｇｈとなる。
【００３６】
遅延クロック信号ＣＬＫＤがＬｏｗからＨｉｇｈになると、入力ロック信号ＣＬＫと遅延クロック信号ＣＬＫＤがともにＨｉｇｈであることから、これらの信号に位相差はなくなり、位相比較器１８はその出力である２逓倍クロック信号ＣＬＫＸ２をＬｏｗとする。
【００３７】
つづいて、入力ロック信号ＣＬＫがＨｉｇｈからＬｏｗに立ち下がると、遅延クロック信号ＣＬＫＤはＨｉｇｈであるため、位相比較器１８から出力される２逓倍クロック信号ＣＬＫＸ２はＨｉｇｈとなる。２逓倍クロック信号ＣＬＫＸ２のＨｉｇｈを受け、コンパレータ１０はＩＮＰとＩＮＮの電圧の比較動作を開始する。この後の動作は、前述の動作を繰り返す。
【００３８】
本実施形態によれば、コンパレータ１０での比較動作の終了（比較結果の確定）の検出結果に基づき、トリガ信号ＤＬＣＬＫを活性化し、トリガ信号ＤＬＣＬＫの活性化のタイミングに対応して、遅延クロック信号ＣＬＫＤの立ち上がりエッジを生成し、位相比較器１８で遅延クロック信号ＣＬＫＤと入力クロック信号ＣＬＫと位相比較して２逓倍クロック信号ＣＬＫＸ２を生成している。このため、図１５（Ａ）、（Ｂ）で説明した問題点を解消し、コンパレータ１０の動作を保証している。
【００３９】
＜実施例１＞
図３は、実施例１として、図１の具体的な構成例を示す図である。図３を参照すると、コンパレータ１０と、ＳＲラッチ１１と、ＮＡＮＤ回路（否定論理積回路）からなる出力モニタ＆トリガ発生回路１３と、可変遅延器（Ｄ  Ｌａｔｃｈ）１６と、位相比較器（排他的論理和回路）１８とからなる。実施例１の出力モニタ＆トリガ発生回路（ＮＡＮＤ回路）１３は、図１の出力モニタ回路１２とトリガ発生回路１４に対応し、図１の出力モニタ回路１２とトリガ発生回路１４を１つの回路にまとめたものである。図１の可変遅延器１６は、入力クロック信号ＣＬＫをデータ端子に入力し、トリガ信号をクロック端子に入力し、クロック端子の立ち上がりエッジでデータ端子の信号値をキャプチャ出力するエッジトリガ型のＤ型ラッチ（Ｄ  Ｌａｔｃｈ）で構成される。Ｄ型ラッチは、エッジトリガ型のＤ型フリップフロップで構成してもよい。位相比較器１８は、図１３と同様、排他的論理和回路（ＥＸＯＲ）で構成される。以下では、説明の簡単のため、可変遅延器を構成するＤ型ラッチを参照符号１６、位相比較器を構成する排他的論理和回路を参照符号１８で参照する場合もある。図４は、図３の動作例を説明するタイミング波形図である。
【００４０】
図３と図４を参照して、コンパレータ１０に入力される第１、第２の入力信号ＩＮＰ、ＩＮＮの電圧レベルがＩＮＰ＜ＩＮＮの場合の動作を説明する。
【００４１】
コンパレータ１０は、２逓倍クロック信号ＣＬＫＸ２がＬｏｗの期間でリセットがかかり、第１、第２の出力ＣＯＰ、ＣＯＮをともにＨｉｇｈとする。
【００４２】
遅延クロック信号ＣＬＫＤがＬｏｗレベルのときに、入力クロック信号ＣＬＫがＬｏｗからＨｉｇｈに立ち上がると、位相比較器１８の出力である２逓倍クロック信号ＣＬＫＸ２は、入力クロック信号ＣＬＫのＨｉｇｈへの立ち上がりに応答してＨｉｇｈに立ち上がる。
【００４３】
２逓倍クロック信号ＣＬＫＸ２がＨｉｇｈとなると、コンパレータ１０は第１、第２の入力信号ＩＮＰ、ＩＮＮの電圧レベルを比較する比較動作を行う。
【００４４】
コンパレータ１０の比較判定に要する時間（図１５（Ａ）のＣＭＰ＿Ｄｅｌａｙ）に従い、２逓倍クロック信号ＣＬＫＸ２がＬｏｗからＨｉｇｈに立ち上がってからしばらくして、ＩＮＰ＜ＩＮＮに対応して、第１の出力ＣＯＰがＨｉｇｈからＬｏｗとなる。第２の出力ＣＯＮはＨｉｇｈのまま変化せず比較動作が終了する。なお、ＩＮＰ＞ＩＮＮの場合、２逓倍クロック信号ＣＬＫＸ２がＬｏｗからＨｉｇｈに立ち上がってからしばらくして、第２の出力ＣＯＮがＨｉｇｈからＬｏｗとなり、第１の出力ＣＯＰはＨｉｇｈのまま変化せず比較動作が終了する。
【００４５】
ＩＮＰ＜ＩＮＮに対応して、コンパレータ１０の第１の出力ＣＯＰがＨｉｇｈからＬｏｗとなり、第２の出力ＣＯＮはＨｉｇｈのままであるため、第１、第２の出力ＣＯＰ、ＣＯＮを入力するＮＡＮＤ回路１３の出力信号であるトリガ信号ＤＬＣＬＫは、ＬｏｗからＨｉｇｈとなる。Ｄ型ラッチ１６は、トリガ信号ＤＬＣＬＫのＬｏｗからＨｉｇｈへの立ち上がりエッジに応答して、入力クロック信号ＣＬＫ（その時点でＨｉｇｈレベル）をキャプチャし、Ｈｉｇｈを出力する。すなわち、Ｄ型ラッチ１６の出力信号である遅延クロック信号ＣＬＫＤはＨｉｇｈとなる。
【００４６】
遅延クロック信号ＣＬＫＤがＬｏｗからＨｉｇｈに変化した時点で、入力クロック信号ＣＬＫはＨｉｇｈであるため、位相比較器１８の入力はともにＨｉｇｈとなり、位相比較器１８から出力される２逓倍クロック信号ＣＬＫＸ２はＨｉｇｈからＬｏｗに変化する。２逓倍クロック信号ＣＬＫＸ２のＬｏｗを受けて、コンパレータ１０にリセットがかかり、コンパレータ１０の第１の出力ＣＯＰはＬｏｗからＨｉｇｈとなる。第２の出力ＣＯＮはＨｉｇｈを保つ。
【００４７】
実施例１によれば、コンパレータ１０の第１、第２の出力ＣＯＰ、ＣＯＮの値の変化時点（比較結果確定時点）まで、入力クロック信号ＣＬＫの立ち上がりエッジを遅延させて遅延クロック信号ＣＬＫＤの立ち上がりエッジを生成し、該入力クロック信号ＣＬＫと該遅延クロック信号ＣＬＫＤに基づき逓倍クロック信号ＣＬＫＸ２を生成しているため、前記関連技術の前記問題点を解消している。
【００４８】
＜実施例２＞
次に、実施例２を説明する。図５は、実施例２の構成を示す図である。図５を参照すると、実施例２は、図３の実施例１の構成において、可変遅延器（Ｄ型ラッチ）１６の出力と位相比較器１８の入力の間のパスに、遅延回路１５が挿入されている。図３において、コンパレータ１０の第１、第２の出力ＣＯＰ、ＣＯＮから２逓倍クロック信号ＣＬＫＸ２までの遅延時間が、仮に０ｓｅｃ（すなわち、遅延無し）と仮定すると、コンパレータ１０の比較動作の終了過程時に、トリガ信号ＤＬＣＬＫがＨｉｇｈに立ち上がり、直ちに２逓倍クロック信号ＣＬＫＸ２がＬｏｗに立ち下がり、コンパレータ１０にリセットをかけ、第１、第２の出力ＣＯＰ、ＣＯＮをＨｉｇｈにリセットしてしまう可能性がある。この場合、コンパレータ１０の第１、第２の出力ＣＯＰ、ＣＯＮは、正しく後段のＳＲラッチ１１等に伝達されない。
【００４９】
本実施例では、図５に示すように、可変遅延器（Ｄ型ラッチ）１６と位相比較器１８の間に遅延回路１５を挿入し、コンパレータ１０の比較動作の終了過程に、直ちに２逓倍クロック信号ＣＬＫＸ２がＬｏｗに立ち下がって、コンパレータ１０にリセットをかける事態の発生を回避している。遅延回路１５は、ＣＭＯＳインバータを複数段接続する構成としてもよいし、あるいは配線遅延等を利用した構成としてもよい。本実施例によれば、コンパレータ１０の比較動作の終了過程時に、コンパレータ１０にリセットをかけ、第１、第２の出力ＣＯＰ、ＣＯＮをＨｉｇｈにリセットしてしまうことを確実に回避することができる。
【００５０】
＜実施例３＞
次に、実施例３を説明する。図６は、入力クロック信号ＣＬＫのデューティに誤差が生じた場合における、図３の前記実施例１の２逓倍クロック信号ＣＬＫＸ２の波形の一例を示す図である。前記実施例１において、２逓倍器２０は、入力クロック信号ＣＬＫの立ち上がりと立ち下がりエッジを使用して、２逓倍クロック信号ＣＬＫＸ２を生成している。このため、入力クロック信号ＣＬＫにデューティ誤差が生じると、入力クロック信号ＣＬＫのＨｉｇｈ期間とＬｏｗ期間の差により、２逓倍クロック信号ＣＬＫＸ２の周波数にずれが生じる。例えば図６に示すように、入力クロック信号ＣＬＫのＨｉｇｈ期間が短いと、入力クロック信号ＣＬＫの立ち上がりと立ち下がりに応答して生成される２逓倍クロック信号ＣＬＫＸ２の２発のＨｉｇｈパルスの時間間隔が狭まり、次のＣＬＫの立ち上がりに応答して生成される２逓倍クロック信号ＣＬＫＸ２のＨｉｇｈパルスとの間の時間間隔は広がる。
【００５１】
図７は、実施例３の構成を示す図である。実施例３では、この問題を解決するため、図７に示すように、図３の構成において、入力クロック信号ＣＬＫを入力しデューティを補正するデューティ補正回路１７を備え、デューティ補正回路１７の出力を、位相比較器１８とＤ型ラッチ１６に入力している。デューティ補正回路１７において、入力クロック信号ＣＬＫのデューティが５０％（Ｈｉｇｈ期間とＬｏｗ期間が等しい）となるように補正した信号を位相比較器１８に入力し、デューティを補正した信号の立ち上がりエッジと立ち下がりエッジに応答して、２逓倍クロック信号ＣＬＫＸ２の立ち上がりエッジを生成している。このため、図６のＣＬＫＸ２のような波形となることは回避される。デューティ補正回路１７は、入力クロック信号ＣＬＫのデューティを例えば５０％に近づくように補正するものであり、任意の公知の構成を用いることができる。本実施例によれば、入力クロック信号ＣＬＫのデューティを例えば５０％に近づくように補正するため、入力クロック信号ＣＬＫにデューティ誤差が生じた場合でも、図６のような２逓倍クロック信号ＣＬＫＸ２が出力されることを回避することができる。
【００５２】
＜実施例４＞
図８は、実施例４の構成を示す図である。図８に示すように、本実施例は、図３の実施例１の構成に、前記実施例２の遅延回路１５と、前記実施例３のデューティ補正回路１７を備えている。実施例４は、前記実施例２と前記実施例３の作用効果を併せ持つ。
【００５３】
＜実施例５＞
図９は、前記実施形態及び各実施例で説明したコンパレータ１０の構成の一例を示す図である。なお、コンパレータ１０の構成は図９の構成に限定されるものでないことは勿論である。図９を参照すると、
ソースがＧＮＤ（あるいはＶＳＳ：０Ｖ）に接続され、ゲートがＩＮＰ端子に接続されたＮＭＯＳトランジスタＮＭ１と、
ソースがＧＮＤ（あるいはＶＳＳ）に接続され、ゲートがＩＮＮ端子に接続されたＮＭＯＳトランジスタＮＭ２と、
ＮＭＯＳトランジスタＮＭ１のドレインにソースが接続され、ゲートがＣＯＰ端子に接続されたＮＭＯＳトランジスタＮＭ３と、
ＮＭＯＳトランジスタＮＭ２のドレインにソースが接続され、ゲートがＣＯＮ端子に接続されたＮＭＯＳトランジスタＮＭ４と、
ＮＭＯＳトランジスタＮＭ３のドレインにソースが接続され、ゲートがＣＬＫＸ２端子に接続されたＮＭＯＳトランジスタＮＭ５と、
ＮＭＯＳトランジスタＮＭ４のドレインにソースが接続され、ゲートがＣＬＫＸ２端子に接続されたＮＭＯＳトランジスタＮＭ６と、
ソースが電源ＶＤＤに接続され、ＮＭＯＳトランジスタＮＭ５のドレインにドレインが接続され、ゲートがＣＬＫＸ２端子に接続されたＰＭＯＳトランジスタＰＭ１と、
ソースが電源ＶＤＤに接続され、ＮＭＯＳトランジスタＮＭ５のドレインにドレインが接続され、ゲートがＣＯＰ端子に接続されたＰＭＯＳトランジスタＰＭ２と、
ソースが電源ＶＤＤに接続され、ＮＭＯＳトランジスタＮＭ６のドレインにドレインが接続され、ゲートがＣＯＮ端子に接続されたＰＭＯＳトランジスタＰＭ３と、
ソースが電源ＶＤＤに接続され、ＮＭＯＳトランジスタＮＭ６のドレインにドレインが接続され、ゲートがＣＬＫＸ２端子に接続されたＰＭＯＳトランジスタＰＭ４と、を備えている。
【００５４】
ＣＬＫＸ２端子がＬｏｗのとき（コンパレータ１０のリセット時）、ＰＭＯＳトランジスタＰＭ１、ＰＭ４がオン（導通）し、ＮＭＯＳトランジスタＮＭ５、ＮＭ６はオフ（非導通）状態であるため、ＣＯＰ、ＣＯＮ端子は、電源電圧（ＶＤＤ：Ｈｉｇｈレベル）に充電される。ＣＯＮ、ＣＯＰ端子がともに電源電圧ＶＤＤに充電されると、ＰＭＯＳトランジスタＰＭ２、ＰＭ３はオフ状態となる。なお、ＮＭＯＳトランジスタＮＭ５、ＮＭ６はオフ（非導通）状態であるため、電源ＶＤＤとＧＮＤ間の電流パスはカットオフ状態とされる。
【００５５】
この状態から、ＣＬＫＸ２端子がＨｉｇｈとなると、ＰＭＯＳトランジスタＰＭ１、ＰＭ４がオフ（非導通）となり、ＮＭＯＳトランジスタＮＭ５、ＮＭ６がオン（導通）する。この時点で、ＣＯＰ、ＣＯＮがＨｉｇｈであることから、ＮＭＯＳトランジスタＮＭ３、ＮＭ４がオン（導通）し、ＰＭＯＳトランジスタＰＭ２、ＰＭ３はオフ（非導通）となる。このとき、ＩＮＰ、ＩＮＮ端子の電圧レベルが、ＩＮＰ＜ＩＮＮの場合、ＩＮＮ端子にゲートが接続されたＮＭＯＳトランジスタＮＭ２がオンし、オン状態のＮＭＯＳトランジスタＭＮ４、ＭＮ６を介してＣＯＰ端子の電荷をＧＮＤに放電し、ＣＯＰ端子はＨｉｇｈからＬｏｗに立ち下がる。ＣＯＰ端子がＬｏｗ側に立ち下がると、ＣＯＰ端子にゲートが接続されたＮＭＯＳトランジスタＮＭ３がオフし、ＣＯＮ端子と、ＮＭＯＳトランジスタＮＭ５、ＮＭ３、ＮＭ１、ＧＮＤ間のパスはカットオフされる。このため、ＩＮＰの電圧が、ＮＭＯＳトランジスタＮＭ１の閾値電圧以上であり、ＩＮＮにゲートが接続されたＮＭＯＳトランジスタＮＭ１がオン状態であっても、ＣＯＮ端子はＨｉｇｈレベルに保持される。また、ＣＯＰ端子のＬｏｗに応答して、ＰＭＯＳトランジスタＰＭ２はオンし、ＣＯＮ端子をＨｉｇｈ（電源電圧ＶＤＤ）に充電する。そして、ＣＯＮ端子がＨｉｇｈに保持されるため、ＮＭＯＳトランジスタＮＭ４はオン状態に保持される。ゲートをドレイン（ＣＯＰ、ＣＯＮ端子）に交差接続したＰＭＯＳトランジスタＰＭ２、ＰＭ３と、ゲートをＣＯＰ、ＣＯＮ端子に交差接続したＮＭＯＳトランジスタＮＭ３、ＮＭ４とは、比較動作時（ＣＬＫＸ２がＨｉｇｈのとき）、ＮＭＯＳトランジスタＮＭ１、ＮＭ２によるＩＮＰ、ＩＮＮ端子の比較結果を差動増幅して保持する差動ラッチとして機能する。
【００５６】
一方、ＩＮＰ、ＩＮＮ端子の電圧レベルがＩＮＰ＞ＩＮＮの場合、ＩＮＰ端子にゲートが接続されたＮＭＯＳトランジスタＮＭ１がオンし、オン状態のＮＭＯＳトランジスタＭＮ３、ＭＮ５を介してＣＯＮ端子の電荷をＧＮＤに放電し、ＣＯＮ端子はＨｉｇｈからＬｏｗに立ち下がる。ＣＯＮ端子がＬｏｗ側に立ち下がると、ＮＭＯＳトランジスタＮＭ４がオフし、ＣＯＰ端子と、ＮＭＯＳトランジスタＮＭ６、ＮＭ５、ＮＭ２、ＧＮＤ間のパスがカットオフされる。このため、ＩＮＮの電圧がＮＭＯＳトランジスタＮＭ２の閾値電圧以上であり、ＩＮＮにゲートが接続されたＮＭＯＳトランジスタＮＭ２がオン状態であっても、ＣＯＰ端子はＨｉｇｈレベルに保持される。また、ＣＯＮ端子のＬｏｗに応答してＰＭＯＳトランジスタＰＭ３はオンし、ＣＯＰ端子をＨｉｇｈ（電源電圧）に充電する。そして、ＣＯＰ端子がＨｉｇｈに保持されるため、ＮＭＯＳトランジスタＮＭ３はオン状態に保持される。
【００５７】
＜実施例６＞
実施例６では、前記実施形態及び実施例のコンパレータ１０を備えた半導体装置を開示する。図１０（Ａ）、（Ｂ）は、クロック周波数を２逓倍する２逓倍器２０を搭載する半導体チップを説明する図である。図１０（Ａ）の例では、発振回路４は、クロック信号ＣＬＫを出力し、２逓倍器（Ｘ２）２０で２逓倍したクロック信号がアナログデジタルコンバータ（ＡＤＣ）３、コンパレータ１０に供給されている。図１０（Ｂ）では、発振回路４は、クロック信号ＣＬＫを出力し、第１、第２の２逓倍器（Ｘ２）２０で２逓倍したクロック信号がそれぞれアナログデジタルコンバータ（ＡＤＣ）３、コンパレータ１０に供給されている。
【００５８】
図１０において、コンパレータ１０に２逓倍クロック信号を供給する２逓倍器（Ｘ２）２０として、図１２、図１３に示した関連技術の２逓倍器３０、２０を用いた場合、図１５を参照して説明した上記問題点を有している。一方、図１０において、コンパレータ１０に２逓倍クロック信号を供給する２逓倍器（Ｘ２）２０を、例えば前記した図３の構成とし、コンパレータ１０の出力をモニタする出力モニタ＆トリガ発生回路を追加することで、前記実施例で説明した作用効果を奏することができる。なお、図１０では、半導体チップ１は、発振回路４を搭載しているが、これは外部クロック信号を入力し内部クロック信号ＣＬＫを生成するクロック生成回路であってもよい。図１０では、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２、センサ５、ＡＤＣ３等を同一チップ上に備えているが、本発明はかかる構成に制限されるものでないことは勿論である。また、半導体装置としては、ＡＤＣ３、ＣＰＵ２等を同一チップ上で実装する構成に限定されるものでなく、基板等に実装した構成としてもよい。
【００５９】
図１１（Ａ）は、発振回路４からのクロック信号ＣＬＫを２逓倍器２０で２逓倍したクロック信号ＣＬＫＸ２を入力するコンパレータ１０を備えたＡＤＣ３の一例を例示した図である。特に制限されないが、ＡＤＣ３は、例えば逐次比較型のＡＤＣからなり、入力信号をサンプルしたアナログ電圧を比較電圧とコンパレータ１０で比較し、比較結果の大小に応じて、次の探索範囲を絞り込み、次の比較電圧を生成する逐次比較アルゴリズムにより、デジタル信号に変換する。
【００６０】
図１１（Ｂ）は、発振回路４からのクロック信号ＣＬＫを２逓倍器２０で２逓倍したクロック信号ＣＬＫＸ２を入力するコンパレータ１０を例示した図である。コンパレータ１０に２逓倍クロック信号を供給する２逓倍器（Ｘ２）２０を、図３の構成とし、コンパレータ１０の出力をモニタする出力モニタ＆トリガ発生回路を追加することで、前記実施例で説明した作用効果を奏することができる。
【００６１】
なお、図１０、図１１等には、コンパレータを備えた半導体チップ、コンパレータを備えたＡＤＣ、コンパレータ単体を例示したが、本発明はかかる構成に制限されるものでないことは勿論である。
【００６２】
上記非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６３】
１  半導体チップ
２  ＣＰＵ
３  ＡＤＣ
４  発振回路
５  センサ
１０  コンパレータ
１１  ＳＲラッチ
１２  出力モニタ回路
１３  出力モニタ及びトリガ発生回路（ＮＡＮＤ回路）
１４  トリガ発生回路
１５  遅延回路
１６  可変遅延器（Ｄ型ラッチ）
１７  デューティ補正回路
１８  位相比較器（排他的論理和回路）
１９  遅延（Ｄｅｌａｙ）回路
２０、２０’  ２逓倍器
３０  ２逓倍ＰＬＬ
【図１】
2013102282.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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