(57)【要約】【課題】プロセス微細化、および、電源電圧の低電圧化に伴うローカルばらつきの影響を受けにくい時間デジタル変換器を提供する。【解決手段】Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃ回路は、複数の遅延素子ＤＡ１〜ＤＡ１６の所定の組の遅延素子がスタート信号ｓｔａｒｔを受け、残余の組の遅延素子が前段の遅延素子の出力を受けるようにセレクタ回路ＳＥＬ１〜ＳＥＬ１６を制御し、複数のラッチ回路ＥＬＤ１Ａ〜ＥＬＤ１６Ａは、時間差を計測した結果を示すデジタル信号を出力する。【選択図】図１１
2013240015.tif 000002
【特許請求の範囲】
【請求項１】
第１信号と第２信号との時間差を計測する時間デジタル変換器であって、
前記第１信号に遅延を与える遅延回路を備え、
前記遅延回路は、前記第１信号に対し遅延を与える複数の遅延素子を含み、
前記複数の遅延素子の各々は、環状に多段接続され、
前記複数の遅延素子の各々は、
一方端に前記第１信号を受け、他方端に前段の遅延素子の出力を受け、前記第１信号と前記前段の遅延素子の出力とを選択するセレクタ回路と、
所定量の遅延を与えるバッファ回路とを有し、
前記複数の遅延素子は、前記第１信号に対して遅延素子１段ごとに前記所定量の遅延を与える複数の遅延信号をそれぞれ出力し、
前記複数の遅延素子にそれぞれ対応づけられた、複数のラッチ回路をさらに備え、
前記複数の遅延素子は、前記複数のラッチ回路の対応する遅延素子とそれぞれ複数の組を構成し、
前記複数のラッチ回路の各々は、前記第２信号に基づき、対応する前記遅延素子の入力信号をラッチし、
前記セレクタ回路を制御する制御回路をさらに備え、
前記制御回路は、前記複数の遅延素子の所定の組の遅延素子が前記第１信号を受け、残余の組の遅延素子が前段の遅延素子の出力を受けるように前記セレクタ回路を制御し、
前記複数のラッチ回路は、前記時間差を計測した結果を示すデジタル信号を出力する、時間デジタル変換器。
【請求項２】
第１信号と第２信号との時間差を計測する時間デジタル変換器であって、
前記第１信号に遅延を与える第１遅延回路と、
前記第２信号に遅延を与える第２遅延回路とを備え、
前記第１遅延回路は、前記第１信号に対し遅延を与える複数の第１遅延素子を含み、
前記複数の第１遅延素子の各々は、環状に多段接続され、
前記複数の第１遅延素子の各々は、
一方端に前記第１信号を受け、他方端に前段の第１遅延素子の出力を受け、前記第１信号と前記前段の第１遅延素子の出力とを選択する第１セレクタ回路と、
第１所定量の遅延を与える第１バッファ回路とを有し、
前記複数の第１遅延素子は、前記第１信号に対して第１遅延素子１段ごとに前記第１所定量の遅延を与える複数の第１遅延信号をそれぞれ出力し、
前記第２遅延回路は、前記第２信号に対し遅延を与える複数の第２遅延素子を含み、
前記複数の第２遅延素子の各々は、環状に多段接続され、
前記複数の第２遅延素子の各々は、
一方端に前記第２信号を受け、他方端に前段の第２遅延素子の出力を受け、前記第２信号と前記前段の第２遅延素子の出力とを選択する第２セレクタ回路と、
第２所定量の遅延を与える第２バッファ回路とを有し、
前記複数の第２遅延素子は、前記第２信号に対して第２遅延素子１段ごとに前記第２所定量の遅延を与える複数の第２遅延信号をそれぞれ出力し、
前記複数の第１遅延素子は、前記複数の第２遅延素子の対応する遅延素子とそれぞれ複数の組を構成し、
前記複数の組にそれぞれ対応づけられた、複数のラッチ回路をさらに備え、
前記複数のラッチ回路の各々は、対応する前記第２遅延素子の入力信号を、対応する前記第１遅延素子の入力信号を用いてラッチし、
前記第１セレクタ回路および前記第２セレクタ回路を制御する制御回路をさらに備え、
前記制御回路は、前記複数の組のうち第１の組の第１遅延素子および第２遅延素子がそれぞれ前記第１信号および前記第２信号を受け、残余の組の第１遅延素子および第２遅延素子がそれぞれ前段の第１遅延素子の出力および第２遅延素子の出力を受けるように前記第１セレクタ回路および前記第２セレクタ回路を制御し、
前記複数のラッチ回路は、前記時間差を計測した結果を示すデジタル信号を出力する、時間デジタル変換器。
【請求項３】
前記制御回路は、前記時間差を計測して結果を示すデジタル信号を前記複数のラッチ回路に出力させる処理を、前記複数の組の各々を前記第１の組として選択して複数回実行させて複数のデジタル信号を得て、
前記複数のデジタル信号に基づき、各前記デジタル信号に対応する複数のビットの各々を加算、あるいは、加算平均などの統計処理回路をさらに備える、請求項１または請求項２に記載の時間デジタル変換器。
【請求項４】
前記複数のデジタル信号の各々は、前記デジタル信号の複数のビット数に対応する複数のビットを有し、
前記処理回路は、
前記複数のデジタル信号の各々の前記対応する複数のビットを前記デジタル信号の複数のビットにあわせるようにビットシフトするバレルシフタと、
前記バレルシフタの出力値を格納する記憶部と、
前記記憶部から各ビットごとに対応する前記出力値を加算する加算器と、
前記加算器の出力を前記複数の組の数で除算する除算器とを有し、
前記除算器は、前記時間差を計測した結果を統計処理した信号を出力する、請求項３に記載の時間デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間デジタル変換器に関し、例えば、プロセス微細化、および、電源電圧の低電圧化に伴うローカルばらつきの影響を受けにくい間デジタル変換器に好適に利用できるものである。
【背景技術】
【０００２】
現在、バーニア型時間デジタル変換器（ＴＤＣ：Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）は、ディレイ素子より小さい時間分解能、かつ、広いダイナミックレンジを達成可能な方法として広く用いられている回路の一つである。
【０００３】
このような時間デジタル変換器として、特開２０１１−２３８０４号公報（特許文献１）に開示される発明は、低消費電力化と小型化とが両立されたＰＬＬ回路を提供することを目的としている。特開２０１１−２３８０４号公報（特許文献１）に開示された発明は、リングオシレータは、入力されたバイアス信号ＳｂｉａｓＧに応じた周波数で発振する。バイアス信号調節部は、リングオシレータの発振周波数が、所定の基準周波数と一致するように、帰還によりリングオシレータに対するバイアス信号ＳｂｉａｓＧを生成する。個別バイアス回路は、Ｎ個の第２可変遅延素子Ｄ２１〜Ｄ２Ｎごとに設けられた複数のバイアス回路ＢＩＡＳ１〜ＢＩＡＳＮを備える。各バイアス回路ＢＩＡＳ１〜ＢＩＡＳＮは、バイアス信号Ｓｂｉａｓ２Ａ１〜Ｓｂｉａｓ２ＡＮを個別に調節可能に構成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、遅延回路を用いた時間デジタル変換器（バーニア型）は、遅延回路の時間分解能で２つの信号の時間差をデジタル信号として出力する回路であるが、プロセス微細化、および、電源電圧の低電圧化に伴うローカルばらつきの増大によって遅延回路の値がばらつくと、出力される値の線形性が悪化する問題がある。
【０００６】
従って、一実施例の目的は、上記問題を解決し、プロセス微細化、および、電源電圧の低電圧化に伴うローカルばらつきの影響を受けにくい時間デジタル変換器を提供することである。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、第１信号と第２信号との時間差を計測する時間デジタル変換器であって、第１信号に遅延を与える遅延回路を備え、遅延回路は、第１信号に対し遅延を与える複数の遅延素子を含み、複数の遅延素子の各々は、環状に多段接続され、複数の遅延素子の各々は、一方端に第１信号を受け、他方端に前段の遅延素子の出力を受け、第１信号と前段の遅延素子の出力とを選択するセレクタ回路と、所定量の遅延を与えるバッファ回路とを有し、複数の遅延素子は、第１信号に対して遅延素子１段ごとに所定量の遅延を与える複数の遅延信号をそれぞれ出力し、複数の遅延素子にそれぞれ対応づけられた、複数のラッチ回路をさらに備え、複数の遅延素子は、複数のラッチ回路の対応する遅延素子とそれぞれ複数の組を構成し、複数のラッチ回路の各々は、第２信号に基づき、対応する遅延素子の入力信号をラッチし、セレクタ回路を制御する制御回路をさらに備え、制御回路は、複数の遅延素子の所定の組の遅延素子が第１信号を受け、残余の組の遅延素子が前段の遅延素子の出力を受けるようにセレクタ回路を制御し、複数のラッチ回路は、時間差を計測した結果を示すデジタル信号を出力する。
【発明の効果】
【０００９】
前記一実施例の形態によれば、プロセス微細化、および、電源電圧の低電圧化に伴うローカルばらつきの影響を受けにくい時間デジタル変換器を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１の時間デジタル変換器１０の構成を示す図である。
【図２】ＥＬＤの具体例１を示す図である。
【図３】ＥＬＤの具体例２を示す図である。
【図４】ＥＬＤの具体例３を示す図である。
【図５】Ｐｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔの構成を示すブロック図である。
【図６】時間デジタル変換器の動作シーケンス（ローテート動作）を説明するための図である。
【図７】本実施の形態１の時間デジタル変換器１０の出力を説明するための図である。
【図８】ローカルばらつきによって遅延値が影響を受けた場合の各ローテート動作における各段の遅延値の例を示す図である。
【図９】４段の遅延回路の各々にプロセスばらつきがない場合の出力例を示す図である。
【図１０】４段の遅延回路の各々にプロセスばらつきがある場合の出力例を示す図である。
【図１１】実施の形態２の時間デジタル変換器１０Ａの構成を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。
【００１２】
［実施の形態１］
（時間デジタル変換器１０の構成）
図１は、実施の形態１の時間デジタル変換器１０の構成を示す図である。図１を参照して、実施の形態１の時間デジタル変換器１０は、Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ回路（制御回路）と、Ｐｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（処理回路）と、第１遅延回路１１と、第２遅延回路１２と、ＣＮＴ（カウンタ）回路１３，１４、ＥＬＤ（Ｅａｒｌｙ  Ｌａｔｅ  Ｄｅｔｅｃｔｏｒ）０〜１６（以下、ＥＬＤ０〜１６をＥＬＤと総称して呼ぶこともある。）とを含む。
【００１３】
ＣＮＴ（カウンタ）回路１３，１４は、すべての遅延段を１周するごとにカウントアップする回路（カウンタ）である。たとえば、本実施の形態１の時間デジタル変換器の時間分解能を１０ｐｓとすると、遅延段が１６段存在するため、スタート信号ｓｔａｒｔとストップ信号ｓｔｏｐとの遅延時間が１６０ｐｓの範囲内であれば、検出することができる。しかしながら、この遅延時間が１８０ｐｓの場合には、１段目の遅延段に戻って、再度検出することになる。このようなときに、すべての遅延段を何周しているかという情報を保持しておく必要があるために設けられる。
【００１４】
Ｐｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔは、後述するバレルシフタ３０１と、ビット加算器３０２と、除算器３０３と、記憶部３０４とを含む。
【００１５】
第１遅延回路１１は、環状に多段接続された１６個の第１遅延素子ＤＳ１，…，ＤＳ１６（以下、第１遅延素子ＤＳ１〜１６を第１遅延素子ＤＳと総称して呼ぶこともある。）を含み、スタート信号ｓｔａｒｔに、１段ごとに第１所定量τｓの遅延を与え、異なる遅延が付与された１７個の遅延スタート信号ＳＡ０〜１６を出力する。同様に、第２遅延回路１２は、環状に多段接続された１６個の第２遅延素子ＤＦ１，…，ＤＦ１６（以下、第２遅延素子ＤＦ１〜１６を第２遅延素子ＤＦと総称して呼ぶこともある。）を含み、ストップ信号ｓｔｏｐに１段ごとに第２所定量τｆの遅延を与え、異なる遅延が付与された１７個の遅延ストップ信号ＳＢ０〜１６を出力する。
【００１６】
第１遅延素子ＤＳ１〜１６の各々は、それぞれセレクタＳＥＬＡｉと、バッファ回路Ａｉとを含む。ここでｉは１≦ｉ≦１６の範囲の自然数である。同様に、第２遅延素子ＤＦ１〜１６の各々は、セレクタＳＥＬＢｉと、バッファ回路Ｂｉとを含む。Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ回路は、このセレクタＳＥＬＡｉ，ＳＥＬＢｉを同期させて動作させるように制御する。
【００１７】
具体的には、セレクタＳＥＬＡ１，ＳＥＬＢ１に対して、Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ回路が「１」を選択すると、セレクタＳＥＬＡ１，ＳＥＬＢ１は、スタート信号ｓｔａｒｔ、ストップ信号ｓｔｏｐをそれぞれ受ける。それ以外のセレクタＳＥＬＡ２〜１６，ＳＥＬＢ２〜１６は、前段の第１遅延素子のＤＳおよび第２遅延素子ＤＦの出力を受ける。
【００１８】
すなわち、Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ回路は、第１遅延素子ＤＳ、第２遅延素子ＤＦのうち、第ｊ番目のセレクタＳＥＬＡｊ（ＤＳｊに設けられる），ＳＥＬＢｊ（ＤＦｊに設けられる）（１≦ｊ≦１６）をオン制御するときは、第ｊ番目以外のセレクタＳＥＬＡｉ（ＤＳｉ），ＳＥＬＢｉ（ＤＦｉ）（１≦ｉ≦１６，ｉ≠ｊ）はオフ制御を行なう。この動作を（ＤＳ１，ＤＦ１），…，（ＤＳ１６，ＤＦ１６）の順に行ない、その出力信号ＥＬＤ＿Ｑ［１：１６］をＰｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔに設けてある記憶部３０４に格納する。このような動作を本明細書ではローテート動作と称することもある。
【００１９】
なお、ここでは、ローテート動作を（ＤＳ１，ＤＦ１）の組から開始したが、これに限ることなく、任意の（ＤＳｊ，ＤＦｊ）（１≦ｊ≦１６）から開始し、次のローテート動作は、ローテート動作をまだ行なっていない（ＤＳｋ，ＤＦｋ）（１≦ｋ≦１６，ｋ≠ｊ）の組に移るようにして、すべての（ＤＳｊ，ＤＦｊ）の組でローテート動作を行なってもよい。
【００２０】
たとえば、（ＤＳ４，ＤＦ４）から開始する場合は、（ＤＳ５，ＤＦ５），…，（ＤＳ１６，ＤＦ１６），（ＤＳ１，ＤＦ１），…，（ＤＳ３，ＤＦ３）のように周期的にローテート動作を行なってもよい。また、先に（ＤＳ１，ＤＦ１），（ＤＳ３，ＤＦ３），…のように奇数番目の遅延素子を選択しローテート動作を行ない、次に（ＤＳ２，ＤＦ２），（ＤＳ４，ＤＦ４），…の偶数番目の遅延素子を選択しローテート動作を行なってもよい。
【００２１】
また、第１所定量τｓの遅延は、第２所定量τｆよりも長く設定される。第１遅延回路１１、第２遅延回路１２内の遅延素子を１段通過するごとに、スタート信号ｓｔａｒｔとストップ信号ｓｔｏｐの時間差（有効遅延量τｅ）は、τｅ＝（τｓ−τｆ）だけ小さくなる。スタート信号ｓｔａｒｔとストップ信号ｓｔｏｐの初期の時間差がΔｔである場合、（Δｔ／τｅ）段の遅延素子を経由した段階で、２つの信号のエッジのタイミングは逆転する。
【００２２】
ｊ段目（０≦ｊ≦１６）のラッチ回路ＥＬＤｊは、ｊ段目から出力される遅延スタート信号ＳＡｊを、ｊ段目から出力される遅延ストップ信号ＳＢｊでラッチする。言い換えると、ラッチ回路ＥＬＤｊのデータ端子Ｄは、遅延スタート信号を受け、クロック端子ＣＬＫは遅延ストップ信号を受ける。本明細書においては、便宜的に１段目よりひとつ前を０段目という。つまり、０段目のＥＬＤ０は、遅延される前のスタート信号と、遅延される前のストップ信号をそれぞれデータ端子Ｄおよびクロック端子ＣＬＫに受ける。
【００２３】
その結果、ストップ信号ｓｔｏｐがスタート信号ｓｔａｒｔに追いつくまでは、ラッチ回路ＥＬＤの出力は０となり、追いついたところから先は１となる。このようにして、１７個のラッチ回路ＥＬＤ０〜１６によりラッチされたデータが、ＥＬＤ＿Ｑ［０：１６］として出力される。
【００２４】
次に、図２〜図４にＥＬＤの具体的な構成例を説明する。
図２は、ＥＬＤの具体例１を示す図である。図２を参照して、この具体例１のＥＬＤに、フリップフロップ回路１０４を用いてもよい。フリップフロップ回路１０４は一般的であるため、その説明は省略する。なお、図２の（ａ）にはフリップフロップ回路１０４のブロック図が示され、図２の（ｂ）にはフリップフロップ回路１０４の回路構成が示され、図２の（ｃ）〜（ｅ）には、フリップフロップ回路１０４の動作およびその波形が示され、図２の（ｆ）には、上記（ａ）を１ブロックで記載した時のブロック図が示される。
【００２５】
図３は、ＥＬＤの具体例２を示す図である。図３を参照して、この具体例２のＥＬＤは、センスアンプ型フリップフロップ回路の構成の一例を示す。センスアンプ型フリップフロップ回路は、センスアンプである回路Ｘと、ＳＲラッチ回路を構成する回路Ｙとを含む。
【００２６】
回路Ｘは、ＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４と、ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ５とを含む。以下、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを単にトランジスタという。トランジスタＭＰ１〜ＭＰ４のソースは電源電圧ＶＤＤを受け、トランジスタＭＰ１，ＭＰ４のゲートは遅延ストップ信号を受ける。また、トランジスタＭＰ２，ＭＮ１は直列接続されインバータを構成し、また、トランジスタＭＰ３，ＭＮ３も同様に直列接続されインバータを構成する。上述した２つのインバータの出力は、互いのインバータの入力になる。トランジスタＭＰ２とトランジスタＭＮ１との接続ノードは、トランジスタＭＰ１のドレインおよび回路Ｙに接続される。トランジスタＭＰ３とトランジスタＭＮ３との接続ノードは、トランジスタＭＰ４のドレインおよび回路Ｙに接続される。
【００２７】
また、差動対であるトランジスタＭＮ２，ＭＮ４のゲートは、遅延スタート信号とその反転信号をそれぞれ受ける。トランジスタＭＮ１，ＭＮ２は直列接続され、トランジスタＭＮ３，ＭＮ４も同様に直列接続される。
【００２８】
トランジスタＭＮ５のゲートは、遅延ストップ信号をクロック端子ＣＬＫに受け、ドレインはトランジスタＭＮ２，ＭＮ４のソースとそれぞれ接続され、ソースはグランドに接続される。このように回路Ｘから信号ＳＢ，Ｒｂが回路Ｙに与えられる。
【００２９】
回路Ｙは、ＰチャネルＭＯＳトランジスタＭＰ５〜ＭＰ１０と、ＮチャネルＭＯＳトランジスタＭＮ６〜ＭＮ１１と、インバータ回路ＩＮＶ１，ＩＮＶ２とを含む。
【００３０】
インバータ回路ＩＮＶ１およびトランジスタＭＰ５，ＭＮ６のゲートに信号Ｓｂを受け、一方インバータ回路ＩＮＶ２およびトランジスタＭＰ６，ＭＮ９のゲートに信号Ｒｂを受ける。
【００３１】
また、トランジスタＭＰ１０，ＭＮ１０はインバータＩＮＶ１の出力である信号Ｓを受け、トランジスタＭＰ８，ＭＮ７はインバータＩＮＶ２の出力である信号Ｒを受ける。
【００３２】
さらに、ノードＮとグランドとの間にトランジスタＭＰ５およびＭＮ７の組は直列接続される。同様に、トランジスタＭＰ７，ＭＰ８，ＭＮ６およびＭＮ８の組、トランジスタＭＰ９、ＭＰ１０、ＭＮ９およびＭＮ１１の組、トランジスタＭＰ６およびＭＮ１０の組もそれぞれの組ごとにこの順で直列接続される。そして組の各々は、ノードＮとグランドとの間に並列に接続される。
【００３３】
トランジスタＭＰ７のゲートおよびＭＮ８のゲートは、トランジスタＭＰ１０とＭＮ９との接続ノードに供給される電圧が与えられる。一方、トランジスタＭＰ９のゲートおよびＭＮ１１のゲートは、トランジスタＭＰ８とＭＮ６との接続ノードに供給される電圧が与えられる。
【００３４】
トランジスタＭＰ５とＭＮ７との接続ノードに供給される電圧が信号Ｑとして出力される。この接続ノードは、トランジスタＭＰ８とＭＮ６との接続ノードと接続し、さらにトランジスタＭＰ９のゲートとＭＮ１１とのゲートとの接続ノードにも接続する。なお、信号Ｑの反転信号Ｑｂも同様な構成であるため、ここでは説明を繰り返さない。
【００３５】
図３に示すＥＬＤは、図２の（ｂ）に示すＥＬＤに比較して、セットアップ時間／ホールド時間をより細かく設定できるため、より小さな時間分解能を必要とするＴＤＣに用いられる。
【００３６】
図４は、ＥＬＤの具体例３を示す図である。図４を参照して、この具体例３では、ＥＬＤとして、ＯＲ回路２０１と、ＮチャネルＭＯＳトランジスタ２０２〜２０５と、ＰチャネルＭＯＳトランジスタ２０６と、ＮチャネルＭＯＳトランジスタ２０７〜２１１とを含む。
【００３７】
ＯＲ回路２０１の第１入力端子は、遅延スタート信号を受け、第２入力端子は遅延ストップ信号を受ける。トランジスタ２０２，２０５のゲートは、このＯＲ回路２０１の出力を受ける。また、トランジスタ２０２〜２０５のドレインには、電源電圧ＶＤＤが供給される。トランジスタ２０３のゲートは、ノードＮＢに供給される電圧が与えられる。ノードＮＢは、トランジスタ２０４，２０５のソースと接続される。また、トランジスタ２０４のゲートは、ノードＮＡに供給される電圧が与えられる。ノードＮＡは、トランジスタ２０２，２０３のソースと接続される。
【００３８】
さらに、トランジスタ２０６のゲートは、ＯＲ回路２０１の出力を受け、ノードＮＡとノードＮＢとの間に設けられる。
【００３９】
また、トランジスタ２１０のゲートにはノードＮＢに供給される電圧が与えられ、トランジスタ２１１のゲートにはノードＮＡに供給される電圧が与えられる。トランジスタ２１０のソースは、ノードＮＡに供給される電圧を受け、一方、トランジスタ２１１のソースは、ノードＮＢに供給される電圧を受ける。トランジスタ２１０，２１１のドレインはそれぞれノードＮＣ、ＮＤに接続される。なお、このノードＮＡ，ＮＢに供給される電圧が信号Ｑｂ、Ｑとして出力される。
【００４０】
トランジスタ２０７は、ノードＮＣとノードＮＤとの間に設けられ、ゲートは電源電圧ＶＤＤが与えられる。
【００４１】
また、差動対を構成するトランジスタ２０８，２０９のうちトランジスタ２０８は、ノードＮＣとグランドとの間に設けられ、トランジスタ２０８のゲートは遅延スタート信号を受け、ソースはノードＮＣに供給される電圧を受け、ドレインはグランドと接続される。同様に、トランジスタ２０９は、ノードＮＤとグランドとの間に設けられ、トランジスタ２０９のゲートは遅延ストップ信号を受け、ソースはノードＮＤに供給される電圧を受け、ドレインはグランドと接続される。
【００４２】
このＥＬＤは、差動対の入力端に遅延スタート信号および遅延ストップ信号が入力されるため、遅延スタート信号および遅延ストップ信号のどちらが早く入力されるかを単純に検出することが可能である。このため、図２および図３に示したフリップフロップ型ＥＬＤのようにセットアップ時間によるオフセットがなく、より精度の高い時間デジタル変換が可能となる。
【００４３】
図２〜図４に示すＥＬＤを図１に示す時間デジタル変換器に使用することにより、プロセス微細化、および、電源電圧の低電圧化に伴うローカルばらつきに依存しない時間デジタル変換が可能となる。
【００４４】
次に、Ｐｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（処理回路）について説明する。図５は、Ｐｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔの構成を示すブロック図である。図５を参照して、Ｐｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔは、バレルシフタ３０１と、ビット加算器３０２と、除算器３０３と、記憶部３０４とを含む。
【００４５】
実施の形態１に係る時間デジタル変換器１０に設けられるＥＬＤの出力信号ＥＬＤ＿Ｑ［０：１６］は、バレルシフタ３０１に入力される。なお、バレルシフタ３０１は、ビット列をシフトする回路であり、シフトされはみ出したビットは反対側へ入力される。
【００４６】
このバレルシフタ３０１は、Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃ回路からの制御信号を受けて、ローテート段数（＝遅延段数、ここでは１６段）ごとに生成されたＥＬＤ＿Ｑ［１：１６］をシフトする。なお、シフトされた信号ＢＳ＿Ｑ［１：１６］は記憶部３０４に一時的に格納される。
【００４７】
ビット加算器３０２は、ローテート段数（ここでは１６段）ごとに生成され、シフトされた信号ＢＳ＿Ｑ［１：１６］に対して、記憶部３０４から対応するビットごとに加算する。
【００４８】
除算器３０３は、加算されたビットの各々に対して、ローテート段数（ここでは１６段）で除算する。これにより、平均化された各ビットごとの時間デジタル変換値を出力することができる。
【００４９】
このように出力信号ＥＬＤ＿Ｑ［１：１６］をバレルシフタ３０１によりローテート段数（ここでは１６段）に応じてシフトし、各ビットごとに加算し、その加算結果を全ローテート段数で平均化することにより、プロセスの微細化によるローカルばらつきの影響を抑えることができ、より精度が高い時間デジタル変換を行なうことができる。
【００５０】
なお、上記の説明は、バイナリ変換前に統計処理を施しているが、これに限らず、バイナリ変換後に統計処理をして出力をしてもよい。
【００５１】
（時間デジタル変換器１０の動作）
図６は、時間デジタル変換器の動作シーケンス（ローテート動作）を説明するための図である。図６には、理解を容易にするために、図１に示される時間デジタル変換器１０の第１遅延回路１１のみを示す。
【００５２】
図６を参照して、スタート信号ｓｔａｒｔおよびストップ信号ｓｔｏｐは、一定の時間差を持った周期的な信号である。スタート信号ｓｔａｒｔとストップ信号ｓｔｏｐの時間差測定シーケンスは、遅延段数分存在する。具体的には、１６段の遅延段が存在するため、ローテート動作が１６回行なわれる。
【００５３】
たとえば、図６（ａ）の示すようにローテート動作ｒｏｔａｔｅ０の場合には、Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ回路は、第１遅延素子に設けられるセレクタＳＥＬＡ１だけに「１」を選択させ、残りのＤＳ２〜１６に設けられるＳＥＬＡ２〜１６には「０」を選択させる。なお、同時にセレクタＳＥＬＢ１にも「１」を選択させ、残りのＤＦ２〜１６に設けられるＳＥＬＢ２〜１６には「０」を選択させる。
【００５４】
この選択により、スタート信号ｓｔａｒｔは１段目の第１遅延素子ＤＳ１に入力され、その他の第１遅延素子ＤＳ２〜１６は、前段の第１遅延素子の出力が入力される。
【００５５】
次に、図６（ｂ）に示めされるように、スタート信号ｓｔａｒｔの次の周期では、スタート信号ｓｔａｒｔは２段目の第１遅延素子ＤＳ２に入力され、その他の第１遅延素子ＤＳ３〜１６，ＤＳ１は、前段の第１遅延素子の出力が入力される（ローテート動作ｒｏｔａｔｅ１）。
【００５６】
同様に、図６（ｃ）に示めされるように、第１６番目の周期では、第１遅延素子ＤＳ１６がスタート信号ｓｔａｒｔを受け、その他の第１遅延素子ＤＳ１，…，ＤＳ１５は、前段の第１遅延素子の出力を受ける（ローテート動作ｒｏｔａｔｅ１５）。
【００５７】
これら１６回分（ローテート動作の段数）の出力結果は図１のＰｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔへ入力され、統計処理が行なわれ、スタート信号ｓｔａｒｔとストップ信号ｓｔｏｐとの時間差を平均した結果が出力される。
【００５８】
図７は、本実施の形態１の時間デジタル変換器１０の出力を説明するための図である。ここでは、理解を容易にするために遅延段が４段の時間デジタル変換について説明する。図７を参照して、横軸には遅延時間Δｔｉｎが示され、縦軸には、各遅延段のローテート動作ｒｏｔａｔｅ０〜３ごとに対する出力信号ＥＬＤ＿Ｑ［１：４］が示される。
【００５９】
図７に示されるように、ストップ信号ｓｔｏｐがスタート信号ｓｔａｒｔに追いつくかどうかを１０ｐｓ毎に判定され、追いついていなければ「０」が出力され、追いついていれば「１」が出力される。
【００６０】
たとえば、ローテート動作Ｒｒｏｔａｔｅ０のときのＥＬＤ＿Ｑ［１：４］について検討する。
【００６１】
図７の（１−０）に示される場合には、ローテート動作ｒｏｔａｔｅ０におけるＥＬＤ＿Ｑ［１］が「０」から「１」を検出されるまでの時間（Δｔｉｎ＝６０ｐｓ）までは「０」が出力され、その後（Δｔｉｎ＝６０ｐｓ〜）には「１」が出力される。この場合の実質的な遅延時間は６０ｐｓ−０ｐｓ＝６０ｐｓとなる。
【００６２】
また、図７の（２−０）に示される場合には、２段目の遅延段であることを考慮すると、ＥＬＤ＿Ｑ［２］が、「０」から「１」を検出されるまでの時間（Δｔｉｎ＝９０ｐｓ）までは「０」が出力され、その後（Δｔｉｎ＝９０ｐｓ〜以降）には「１」が出力される。この場合の実質的な遅延時間は９０ｐｓ−６０ｐｓ＝３０ｐｓとなる。
【００６３】
また、図７の（３−０）に示される場合には、３段目の遅延段であることを考慮すると、ＥＬＤ＿Ｑ［３］が、「０」から「１」を検出されるまでの時間（Δｔｉｎ＝１６０ｐｓ）まで「０」が出力され、その後（９０ｐｓ〜以降）には「１」が出力される。この場合の実質的な遅延時間は１６０ｐｓ−９０ｐｓ＝７０ｐｓとなる。
【００６４】
また、図７の（３−０）に示される場合には、３段目の遅延段であることを考慮すると、ＥＬＤ＿Ｑ［３］が、「０」から「１」を検出されるまでの時間（Δｔｉｎ＝１６０ｐｓ）まで「０」が出力され、その後（９０ｐｓ〜以降）には「１」が出力される。この場合の実質的な遅延時間は１６０ｐｓ−９０ｐｓ＝７０ｐｓとなる。
【００６５】
また、図７の（４−０）に示される場合には、４段目の遅延段であることを考慮すると、ＥＬＤ＿Ｑ［４］が、「０」から「１」を検出されるまでの時間（Δｔｉｎ＝２００ｐｓ）まで「０」が出力され、その後（２００ｐｓ〜以降）には「１」が出力される。この場合の実質的な遅延時間は２００ｐｓ−１６０ｐｓ＝４０ｐｓとなる。
【００６６】
なお、なお、図７の（２−０）〜（４−４）に示される場合も上述した説明と同様なため、ここでは説明は繰返さない。
【００６７】
次に、別の観点から、図７を検討する。図７の（１）には、各ローテート動作ｒｏｔａｔｅ０〜３が行なわれた場合の１段目の遅延時間をローテート動作０〜３の順に列挙したものである。言い換えると、図７の（１）を構成している（１−０）〜（１−３）に示されるＥＬＤ＿Ｑ［１：４］の１段目の遅延時間を示している。
【００６８】
たとえば、上述したように、図７の（１−０）に示される場合には、ローテート動作ｒｏｔａｔｅ０での１段目の遅延回路（ＤＳ１，ＤＦ１）の遅延時間分（τｓ−τｆ＝６０ｐｓ）経過後に、ＥＬＤ＿Ｑ［１］は「１」が出力する。
【００６９】
次に、図７の（１−１）に示される場合には、ローテート動作ｒｏｔａｔｅ１での１段目の遅延回路（ＤＳ２，ＤＦ２）の遅延時間分（τｓ−τｆ＝３０ｐｓ）経過後に、ＥＬＤ＿Ｑ［２］は「１」を出力する。
【００７０】
同様に、図７の（１−２）、（１−３）に示される場合にも、ローテート動作ｒｏｔａｔｅ２，３での１段目の遅延回路（ＤＳ３，ＤＦ３）、（ＤＳ４，ＤＦ４）の遅延時間分（７０ｐｓ，４０ｐｓ）経過後に、ＥＬＤ＿Ｑ［３］，ＥＬＤ＿Ｑ［４］は「１」をそれぞれ出力する。なお、図７の（２）〜（４）に示される場合についても上述した説明と同様なため、ここでは説明は繰返さない。
【００７１】
さらに、図７には、ローテート動作ｒｏｔａｔｅ０〜３のそれぞれのＥＬＤ＿Ｑ［１：４］の出力を１０ｐｓごとに、出力デジタル値の総和が横軸に合わせて示されている。ここで、時間Ｔｋ（０≦ｋ≦１５）をΔｔｉｎ＝１０×ｋ（ｐｓ）からΔｔｉｎ＝１０×（ｋ＋１）（ｐｓ）までの時間とすると、時間Ｔ１，Ｔ２，Ｔ３での各列の出力デジタル値の総和はいずれも“０”と示される。その後時間Ｔ４のときには、図７の（１−１）に示されるＥＬＤ＿Ｑ［２］が「１」が出力され、その他のＥＬＤ＿Ｑは依然として「０」が出力するため、その列の出力デジタル値の総和は、“１”と示される。
【００７２】
加えて、図７に示される太線は、この「１」の個数が増加する時点に沿って、階段状に増加するように引かれている。理想的には、５０ｐｓの時間分解能を有する時間デジタル変換器であれば、後述する図９のような入出力特性を持つ。しかし、プロセスのローカルばらつき等の存在により、後述する図１０のように時間分解能が一定でなくなり、線形性が劣化する。
【００７３】
しかしながら、本実施の形態１の時間デジタル変換器の構成をとれば、Ｐｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔは、各ローテート動作ｒｏｔａｔｅ０〜３に対してそれぞれのＥＬＤ＿Ｑを加算、あるいは加算平均などの統計処理を行なうことにより、プロセスばらつきによる時間分解能のばらつきを抑えることができる。
【００７４】
さらに、Ｐｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔが平均を取らず、単に「１」の個数を数える回路を備える場合は、図７の太線で示すように、本来の時間分解のである５０ｐｓよりも小さな時間分解能（この図の例では１０ｐｓの時間分解能）で入力信号の時間差を測定することが可能になる。
【００７５】
図８は、ローカルばらつきによって遅延値が影響を受けた場合の各ローテート動作における各段の遅延値の例を示す図である。図８を参照して、最上段の行は、スタート信号ｓｔａｒｔ、および、ストップ信号ｓｔｏｐが通過する順番を示す。上から第２番目〜第４番目の各行は、上段が最上段行の順番に対応する遅延素子、中段が各遅延段の有効遅延値（ｐｓ）、下段はその段の出力までの累積値（ｐｓ）を示す。
【００７６】
具体的に、ローテート動作ｒｏｔａｔｅ０の行について簡単に説明すると、遅延回路（ＤＳ１（ＤＦ１）〜ＤＳ４（ＤＦ４））の各段の遅延量６０，３０，７０，４０（ｐｓ）が中段に示され、この累積値である６０，９０（＝６０＋３０），１６０（＝６０＋３０＋７０），２００（＝６０＋３０＋７０＋４０）（ｐｓ）が下段に示される。
【００７７】
また、各列について、ローテート動作ｒｏｔａｔｅ０〜３の中段の遅延量の加算し、ローテート動作回数（ここでは４回）で除算すると、プロセスのばらつき等による誤差を解消し、すべての遅延段について、ほぼ一定の（遅延）時間の時間分解能を有する時間デジタル変換をすることができる。
【００７８】
（参考例）
図９は、４段の遅延回路の各々にプロセスのローカルばらつきがない場合の出力例を示す図である。図１０は、４段の遅延回路の各々にプロセスのローカルばらつきがある場合の出力例を示す図である。
【００７９】
たとえば、本実施の形態１の時間デジタル変換器１０の構成を用いてローテート動作を行なわない場合であって、各遅延回路にプロセスのローカルばらつき等がないときには、図９の示すように、５０ｐｓの時間分解能Δｔ（＝τｆ−τｓ）を有する時間デジタル変換器の出力結果となる。
【００８０】
しかしながら、実際には、各遅延回路にプロセスのローカルばらつき等が存在し、上述したような一定の時間分解能を有する時間デジタル変換器の出力結果を得ることはできない。
【００８１】
実際には、各遅延回路にプロセスのローカルばらつき等が存在することにより、時間分解能にもばらつきが発生する。具体的には、ＥＬＤ＿Ｑ［１］〜ＥＬＤ＿Ｑ［４］が変化するときの、時間分解能が６０ｐｓ，３０ｐｓ，７０ｐｓ，４０ｐｓとばらつく（変化する）。
【００８２】
従って、この参考例では、ローテート動作を行なわず、位相差測定対象信号の開始位置を固定したため、各遅延回路にプロセスのローカルばらつき等が存在すると、ＴＤＣの入出力特性の線形性は劣化する。
【００８３】
一方、本実施の形態１に係る時間デジタル変換器１０の構成を取り、Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃ回路がローテート動作を行ない、その出力信号を受けるＰｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔが、統計処理を行なうことで、プロセスばらつき等が存在している場合でも、平均化されてしまい、平均化された遅延時間の時間分解能を有し、より精度のよい時間デジタル変換を施すことができる。
【００８４】
［実施の形態２］
図１１は、実施の形態２の時間デジタル変換器１０Ａの構成を示す図である。実施の形態２の時間デジタル変換器１０Ａは、実施の形態１の時間デジタル変換器１０と比較して、遅延回路１２が含まない構成をとり、実施の形態１の時間デジタル変換器１０よりも簡易な構成をしている。以下に時間デジタル変換器１０Ａの構成を概説する。
【００８５】
図１１を参照して、時間デジタル変換器１０Ａは、Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ回路（制御回路）と、Ｐｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（処理回路）と、遅延回路１１Ａと、ＣＮＴ（カウンタ）回路１３Ａ、ＥＬＤ（Ｅａｒｌｙ  Ｌａｔｅ  Ｄｅｔｅｃｔｏｒ）０Ａ〜１６Ａ（以下、ＥＬＤ０Ａ〜１６ＡをＥＬＤＡと総称して呼ぶこともある。）とを含む。
【００８６】
遅延回路１１Ａは、環状に多段接続された１６個の遅延素子ＤＡ１，…，ＤＡ１６（以下、遅延素子ＤＡ１〜ＤＡ１６を遅延素子ＤＡと総称して呼ぶこともある。）を含み、スタート信号ｓｔａｒｔに、１段ごとに所定量τの遅延を与え、異なる遅延が付与された１７個の遅延スタート信号ＳＡ０Ａ〜１６Ａを出力する。また、遅延素子ＤＡの各々は、たとえば、遅延素子ＤＡ１は、セレクタ回路ＳＥＬ１と、バッファ回路ＡＡ１とを含む。遅延素子ＤＡ２〜ＤＡ１６もＤＡ１の構成と同様なため、ここでは説明は繰返さない。なお、バッファ回路ＡＡ１〜ＡＡ１６をバッファ回路ＡＡと総称して呼ぶこともある。
【００８７】
遅延素子ＤＡ１〜ＤＡ１６の各遅延量は、理想的な場合（素子のローカルばらつきがない場合）には、全てτであり、この値が、時間デジタル変換器１０Ａの時間分解能になる。
【００８８】
スタート信号ｓｔａｒｔとストップ信号ｓｔｏｐの初期の時間差がΔｔである場合、（Δｔ／τ）段の遅延素子を経由した段階で、２つの信号のエッジのタイミングは逆転する。
【００８９】
ここで、ｊ段目（０≦ｊ≦１６）のラッチ回路ＥＬＤｊＡは、ｊ段目から出力される遅延スタート信号ＳＡｊＡを、遅延ストップ信号ｓｔｏｐでラッチする。言い換えると、ラッチ回路ＥＬＤｊＡのデータ端子Ｄは、遅延スタート信号ｓｔａｒｔを受け、クロック端子ＣＬＫは遅延ストップ信号ｓｔｏｐを受ける。本明細書においては、便宜的に１段目よりひとつ前を０段目という。つまり、０段目のＥＬＤ０は、遅延される前のスタート信号ｓｔａｒｔと、遅延される前のストップ信号ｓｔｏｐをそれぞれデータ端子Ｄおよびクロック端子ＣＬＫに受ける。
【００９０】
その結果、ストップ信号ｓｔｏｐがスタート信号ｓｔａｒｔに追いつくまでは、ラッチ回路ＥＬＤＡの出力は０となり、追いついたところから先は１となる。このようにして、１７個のラッチ回路ＥＬＤ０〜１６Ａによりラッチされたデータが、ＥＬＤ＿Ｑ［０：１６］として出力される。
【００９１】
このような実施の形態２の時間デジタル変換器１０Ａの構成をとれば、実施の形態１の時間デジタル変換器１０と同様にＣｏｎｔｒｏｌ  Ｌｏｇｉｃ回路がローテート動作を行ない、その出力信号を受けるＰｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔが、統計処理を行なうことで、プロセスばらつき等が存在している場合でも、平均化されてしまい、平均化された遅延時間の時間分解能を有し、より精度のよい時間デジタル変換を施すことができる。
【００９２】
最後に、図等を用いて、実施の形態１，２を総括する。
実施の形態１は、図１に示すように、スタート信号ｓｔａｒｔとストップ信号ｓｔｏｐとの時間差を計測する時間デジタル変換器１０であって、スタート信号ｓｔａｒｔに遅延を与える遅延回路１１と、ストップ信号ｓｔｏｐに遅延を与える遅延回路１２とを備え、遅延回路１１は、スタート信号ｓｔａｒｔに対し遅延を与える複数の遅延素子ＤＳを含み、複数の遅延素子ＤＳの各々は、環状に多段接続され、複数の遅延素子ＤＳの各々は、一方端にスタート信号ｓｔａｒｔを受け、他方端に前段の遅延素子ＤＳの出力を受け、スタート信号ｓｔａｒｔと前段の遅延素子ＤＳの出力とを選択するセレクタ回路ＳＥＬＡと、所定量τｓの遅延を与えるバッファ回路Ａとを有し、複数の遅延素子ＤＳは、スタート信号ｓｔａｒｔに対して遅延素子ＤＳ１段ごとに所定量τｓの遅延を与える複数の遅延信号ＳＡをそれぞれ出力し、遅延回路１２は、ストップ信号ｓｔｏｐに対し遅延を与える複数の遅延素子ＤＦを含み、複数の遅延素子ＤＦの各々は、環状に多段接続され、複数の遅延素子ＤＦの各々は、一方端にストップ信号ｓｔｏｐを受け、他方端に前段の遅延素子ＤＦの出力を受け、ストップ信号ｓｔｏｐと前段の遅延素子ＤＦの出力とを選択するセレクタ回路ＳＥＬＢと、所定量τｆの遅延を与えるバッファ回路Ｂとを有し、複数の遅延素子ＤＦは、ストップ信号ｓｔｏｐに対して遅延素子ＤＦ１段ごとに所定量τｆの遅延を与える複数の第２遅延信号をそれぞれ出力し、複数の遅延素子ＤＳは、複数の遅延素子ＤＦの対応する遅延素子とそれぞれ複数の組を構成し、複数の組にそれぞれ対応づけられた、複数のラッチ回路ＥＬＤをさらに備え、複数のラッチ回路ＥＬＤの各々は、対応する遅延素子ＤＦの入力信号を、対応する遅延素子ＤＳの入力信号を用いてラッチし、セレクタ回路ＳＥＬＡおよびセレクタ回路ＳＥＬＢを制御する制御回路（Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃ回路）をさらに備え、制御回路（Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃ回路）は、複数の組のうち第１の組の遅延素子ＤＳおよび遅延素子ＤＦがそれぞれスタート信号ｓｔａｒｔおよびストップ信号ｓｔｏｐを受け、残余の組の遅延素子ＤＳおよび遅延素子ＤＦがそれぞれ前段の遅延素子ＤＳの出力および遅延素子ＤＦの出力を受けるようにセレクタ回路ＳＥＬＡおよびセレクタ回路ＳＥＬＢを制御し、複数のラッチ回路ＥＬＤは、時間差を計測した結果を示すデジタル信号を出力する。
【００９３】
実施の形態２は、図１１に示すように、スタート信号ｓｔａｒｔとストップ信号ｓｔｏｐとの時間差を計測する時間デジタル変換器１０Ａであって、スタート信号ｓｔａｒｔに遅延を与える遅延回路１１Ａを備え、遅延回路１１Ａは、スタート信号ｓｔａｒｔに対し遅延を与える複数の遅延素子ＤＡを含み、複数の遅延素子ＤＡの各々は、環状に多段接続され、複数の遅延素子ＤＡの各々は、一方端にスタート信号ｓｔａｒｔを受け、他方端に前段の遅延素子ＤＡの出力を受け、スタート信号ｓｔａｒｔと前段の遅延素子ＤＡの出力を選択するセレクタ回路ＳＥＬと、所定量τの遅延を与えるバッファ回路ＡＡとを有し、複数の遅延素子ＤＡは、スタート信号ｓｔａｒｔに対して遅延素子ＤＡ１段ごとに所定量τの遅延を与える複数の遅延信号ＳＡＡをそれぞれ出力し、複数の遅延素子ＤＡにそれぞれ対応づけられた、複数のラッチ回路ＥＬＤＡをさらに備え、複数の遅延素子ＤＡは、複数のラッチ回路ＥＬＤＡの対応する遅延素子とそれぞれ複数の組を構成し、複数のラッチ回路の各々（ＥＬＤ１Ａ，ＥＬＤ２Ａ，・・・，ＥＬＤ１６Ａ）は、ストップ信号ｓｔｏｐに基づき、対応する遅延素子ＤＡの入力信号をラッチし、セレクタ回路ＳＥＬ１〜ＳＥＬ１６を制御するＣｏｎｔｒｏｌ  Ｌｏｇｉｃ回路をさらに備え、Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃ回路は、複数の遅延素子ＤＡの所定の組の遅延素子がスタート信号ｓｔａｒｔを受け、残余の組の遅延素子が前段の遅延素子の出力を受けるようにセレクタ回路ＳＥＬ１〜ＳＥＬ１６を制御し、複数のラッチ回路ＥＬＤ１Ａ〜ＥＬＤ１６Ａは、時間差を計測した結果を示すデジタル信号を出力する。
【００９４】
好ましくは、Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃ回路は、時間差を計測して結果を示すデジタル信号を複数のラッチ回路に出力させる処理を、複数の組の各々を第１の組として選択して複数回実行させて複数のデジタル信号を得て、複数のデジタル信号に基づき、各デジタル信号に対応する複数のビットの各々を加算、あるいは、加算平均などの統計処理を行なうＰｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔをさらに備える。
【００９５】
さらに好ましくは、複数のデジタル信号の各々は、デジタル信号の複数のビット数に対応する複数のビットを有し、Ｐｏｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔは、複数のデジタル信号の各々の対応する複数のビットをデジタル信号の複数のビットにあわせるようにビットシフトするバレルシフタ３０１と、バレルシフタ３０１の出力値を格納する記憶部３０４と、記憶部３０４から各ビットごとに対応する出力値を加算する加算器３０２と、加算器３０２の出力を複数の組の数で除算する除算器３０３とを有し、除算器３０３は、時間差を計測した結果を統計処理した信号を出力する。
【００９６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるべきものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９７】
また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９８】
１０，１０Ａ  時間デジタル変換器、１１，１１Ａ，１２  遅延回路、ＥＬＤ，ＥＬＤＡ  ラッチ回路、３０１  バレルシフタ、３０２  ビット加算器、３０３  除算器、３０４  記憶部、Ａ１〜Ａ１６，ＡＡ１〜ＡＡ１６，Ｂ１〜Ｂ１６  バッファ回路、ＤＳ，ＤＦ，ＤＡ  遅延素子、ＳＡ０〜ＳＡ１６，ＳＡ０Ａ〜ＳＡ１６Ａ  遅延スタート信号、ＳＢ０〜ＳＢ１６  遅延ストップ信号、ＳＥＬＡ，ＳＥＬＢ，ＳＥＬ  セレクタ回路、ｓｔａｒｔ  スタート信号、ｓｔｏｐ  ストップ信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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