(57)【要約】【課題】半導体基部の一面にエピタキシャル成長される半導体層を設け、安定した成膜特性とＰＮ接合とを実現する。【解決手段】半導体基部１３１Ａ，１３１Ｂと、半導体基部１３１Ａ，１３１Ｂの一面にエピタキシャル成長される半導体層１４とを備え、半導体層１４は、半導体層１４の表面近傍を含む領域に不純物をドープすることで設けられた第１の拡散領域１４１Ａと、半導体層１４の表面近傍を含み、第１の拡散領域１４１Ａと異なる領域に不純物をドープすることで設けられ、第１の拡散領域１４１Ａと異なる極性を有する第２の拡散領域１４１Ｂとを備えている、シリコンデバイス１１。【選択図】  図３
2013128064.tif 000002
【特許請求の範囲】
【請求項１】
半導体基部と、該半導体基部の一面にエピタキシャル成長される半導体層とを備えるシリコンデバイスであって、
前記半導体層は、前記半導体層の表面近傍を含む領域に不純物をドープすることで設けられた第１の拡散領域と、前記半導体層の表面近傍を含み、前記第１の拡散領域と異なる領域に不純物をドープすることで設けられ、前記第１の拡散領域と異なる極性を有する第２の拡散領域とを備えている、シリコンデバイス。
【請求項２】
前記第１の拡散領域は、前記半導体層の表面から裏面に至るように形成されている、請求項１に記載のシリコンデバイス。
【請求項３】
前記半導体層はツェナーダイオードを構成し、ＥＳＤ保護素子である、請求項１または請求項２に記載のシリコンデバイス。
【請求項４】
前記半導体基部を含み、一方の面に前記半導体層が形成された基板部と、
前記第１の拡散領域と前記半導体基部とに接続された導体部と、前記第２の拡散領域と前記半導体基部とに接続された導体部とを含み、前記基板部と前記半導体層との上に形成された配線形成部と、
前記配線形成部の上に形成され、前記導体部に接続されている素子搭載用電極と、
前記基板部の他方の面に形成され、前記半導体基部に接続されている実装電極とをさらに備える、請求項１または請求項２に記載のシリコンデバイス。
【請求項５】
前記半導体基部は、第１の半導体基部と、第２の半導体基部とを含み、
前記基板部は、前記第１の半導体基部と第２の半導体基部との間に配置された絶縁体部を備え、
前記配線形成部は、前記第１の拡散領域と前記第１の半導体基部とに接続された第１の導体部と、前記第２の拡散領域と前記第２の半導体基部とに接続された第２の導体部とを含み、
前記素子搭載用電極は、前記第１の導体部に接続された第１の素子搭載用電極と、前記第２の導体部に接続された第２の素子搭載用電極とを含み、
前記実装電極は、前記第１の半導体基部に接続された第１の実装電極と、前記第２の半導体基部に接続された第２の実装電極とを含む、請求項４に記載のシリコンデバイス。
【請求項６】
前記素子搭載用電極に接続される電極を有する発光ダイオード素子が搭載されている、請求項５に記載のシリコンデバイス。
【請求項７】
請求項５に記載のシリコンデバイスと、該シリコンデバイスが実装される回路基板を備える、半導体発光ダイオード装置。
【請求項８】
半導体基部の一面に半導体層をエピタキシャル成長させる成膜工程と、
前記半導体層の表面近傍を含む領域に不純物をドープする第１の拡散工程と、
前記半導体層の表面近傍を含み、前記第１の拡散工程で不純物をドープした領域と異なる領域に不純物をドープする第２の拡散工程とを有する、シリコンデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基部にエタピキシャル成長された半導体層を備えるシリコンデバイスと、シリコンデバイスが実装される回路基板を備える半導体発光ダイオード装置と、シリコンデバイスの製造方法とに関する。
【背景技術】
【０００２】
照明器具などで使用される半導体発光ダイオード（以下、ＬＥＤ：Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）装置は、一般に、発光素子であるＬＥＤ素子と、インターポーザーと、回路基板により構成されている。回路基板としては、プリント配線基板などが用いられる。インターポーザーはＬＥＤ素子の電極と回路基板の電極との整合などを行う中継基板である。ＬＥＤ装置は、ＬＥＤ素子が搭載されたインターポーザーが回路基板に実装された構造を有する。インターポーザーは、基板部と、ＬＥＤ素子を搭載するために基板部の一方の面に設けられたＬＥＤ素子搭載用電極と、インターポーザーを回路基板に実装するために基板部の他方の面に設けられた実装電極と、ＬＥＤ素子搭載用電極と実装電極とを接続する導体とを備えている。ＬＥＤ装置では高輝度化が進んでいるが、高輝度化に伴ってＬＥＤ素子で発生する熱の量が多くなり、発生した熱によって様々な問題が発生している。例えば、ＬＥＤ素子は封止樹脂で覆われているが、封止樹脂に含まれる蛍光体や燐光体、封止樹脂自体が熱によって劣化することがあり、それらの劣化によってＬＥＤ装置の発光効率が低下するという問題がある。ここで、インターポーザーは、ＬＥＤ素子で発生した熱を効果的に回路基板に伝えて、ＬＥＤ素子が過度に温度上昇することを防止する機能も有している。このため、インターポーザーの基板部として、従来から用いられているアルミナ基板に代えて、より熱伝導性に優れた材料からなる基板を用いることが検討されており、例えば、窒化アルミニウム基板や、半導体材料として一般的なシリコン単結晶基板を用いることが検討されている（例えば、特許文献１および２参照。）。
【０００３】
シリコン単結晶基板からなる基板部を用いたインターポーザーを備えるＬＥＤ装置では、照明器具などにＬＥＤ装置を装着する際などにＬＥＤ素子の静電破壊（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）が発生することを防止するために、シリコン単結晶基板からなる基板部にＥＳＤ保護回路を内蔵することも提案されている。（例えば、特許文献３〜５参照。）ここで、基板部にＥＳＤ保護回路を内蔵したインターポーザーを備えるＬＥＤ装置の構成例を説明する。図５は、特許文献５に記載されている従来のＬＥＤ装置２００の断面図である。
【０００４】
ＬＥＤ装置２００は、発光素子２０５と、インターポーザー２０１とを備えている。インターポーザー２０１は、低抵抗シリコン２０２Ａ，２０２Ｂとガラス２０３とからなる基板部と、発光素子２０５を搭載するために基板部の一方の面に設けられた発光素子搭載用電極２０６と、インターポーザー２０１を図示されていない回路基板に実装するために基板部の他方の面に設けられた実装電極２０７とを備えている。低抵抗シリコン２０２Ａ，２０２Ｂは、発光素子２０５と図示されていない回路基板との間の電気的接続を行う導体として使用されている。ガラス２０３は、低抵抗シリコン２０２Ａ，２０２Ｂ間を絶縁する絶縁材として使用されている。低抵抗シリコン２０２Ａ，２０２Ｂの上面の一部には、エピタキシャルシリコン層２０４Ａ，２０４Ｂが設けられている。エピタキシャルシリコン層２０４Ａ，２０４ＢがＰ型半導体領域となり、低抵抗シリコン２０２Ａ，２０２ＢがＮ型半導体領域となるように不純物がドープされていて、ＰＮ接合部によるツェナーダイオードを構成している。このツェナーダイオードは、発光素子２０５のＥＳＤ保護回路として機能する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２２０１７８号公報
【特許文献２】特開２００３−１９７９７２号公報
【特許文献３】特開平１１−２５１６４４号公報
【特許文献４】特開２００１−１５８１５号公報
【特許文献５】特開２００５−３５４０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記に示す従来のＬＥＤ装置２００のように、低抵抗シリコンを接続導体として使用するためには、不純物濃度を高めて抵抗値を小さくする必要があり、低抵抗シリコン２０２Ａ，２０２Ｂは、高濃度の不純物を含有することになる。そのため、低抵抗シリコン２０２Ａ，２０２Ｂに、エピタキシャルシリコン層２０４Ａ，２０４Ｂをエピタキシャル成長させると、エピタキシャルシリコン層２０４Ａ，２０４Ｂは、低抵抗シリコン２０２Ａ，２０２Ｂに含有される不純物からの不純物汚染（オートドープ）を受ける。このため、高品位のＰＮ接合部を形成することができず、所望の特性を有するツェナーダイオードを形成することが困難である。
【０００７】
また、低抵抗シリコンの表面は汚染・酸化され易く、低抵抗シリコン２０２Ａ，２０２Ｂとエピタキシャルシリコン層２０４Ａ，２０４Ｂとの界面に汚染層や酸化層が存在すると、その界面にＰＮ接合が得られない欠陥部が形成されてしまう。したがって、低抵抗シリコン２０２Ａ，２０２Ｂとエピタキシャルシリコン層２０４Ａ，２０４Ｂとの界面でＰＮ接合を安定的に得て、安定した特性を得ることも困難である。特に、欠陥部が形成されることによって、低抵抗シリコン２０２Ａ，２０２Ｂとエピタキシャルシリコン層２０４Ａ，２０４Ｂとの間のコンタクト抵抗値が大きくなると、静電気放電が発生した際に、ツェナーダイオードを構成しているＰＮ接合部が静電気によって破壊されてしまうことがある。
【０００８】
そこで、低抵抗シリコン２０２Ａ，２０２Ｂと、エピタキシャルシリコン層２０４Ａ，２０４Ｂとの間に、所定のバッファ層を設けて、上記の問題を解決することが考えられる。例えば、バッファ層として、低抵抗シリコン２０２Ａ，２０２Ｂと同極性で低抵抗なエピタキシャルシリコン層を低抵抗シリコン２０２Ａ，２０２Ｂ上に設け、当該エピタキシャルシリコン層の成膜途中で極性を切り替えて連続的にエピタキシャルシリコン層２０４Ａ，２０４Ｂを形成すれば、高品位なＰＮ接合を実現することが可能である。しかしながら、低抵抗とするために高い不純物濃度でエピタキシャル成長させることを実現することや、極性を切り替えながら連続的なエピタキシャル成長を実現することは非常に難易度が高く、製造コストが高騰してしまうために現実的な解決にはならない。
【０００９】
そこで、本発明の目的は、エピタキシャル成長を用いて、安定した成膜特性とＰＮ接合とを実現することができ、製造が容易な、シリコンデバイス、半導体発光ダイオード装置および、シリコンデバイスの製造方法を実現することにある。
【課題を解決するための手段】
【００１０】
本発明に係るシリコンデバイスは、半導体基部と、該半導体基部の一面にエピタキシャル成長される半導体層とを備えるシリコンデバイスであって、半導体層は、半導体層の表面近傍を含む領域に不純物をドープすることで設けられた第１の拡散領域と、半導体層の表面近傍を含み、第１の拡散領域と異なる領域に不純物をドープすることで設けられ、第１の拡散領域と異なる極性を有する第２の拡散領域とを備えている。
【００１１】
本発明に係るシリコンデバイスにおいて、第１の拡散領域は、前記半導体層の表面から裏面に至るように形成されていることが好ましい。
【００１２】
本発明に係るシリコンデバイスにおいて、半導体層はツェナーダイオードを構成し、ＥＳＤ保護素子であってもよい。
【００１３】
本発明に係るシリコンデバイスにおいて、半導体基部を含み、一方の面に半導体層が形成された基板部と、第１の拡散領域と半導体基部とに接続された導体部と、第２の拡散領域と半導体基部とに接続された導体部とを含み、基板部と半導体層との上に形成された配線形成部と、配線形成部の上に形成され、導体部に接続されている素子搭載用電極と、基板部の他方の面に形成され、半導体基部に接続されている実装電極とをさらに備えていてもよい。
【００１４】
本発明に係るシリコンデバイスにおいて、半導体基部は、第１の半導体基部と、第２の半導体基部とを含み、基板部は、第１の半導体基部と第２の半導体基部との間に配置された絶縁体部を備え、配線形成部は、第１の拡散領域と第１の半導体基部とに接続された第１の導体部と、第２の拡散領域と第２の半導体基部とに接続された第２の導体部とを含み、素子搭載用電極は、第１の導体部に接続された第１の素子搭載用電極と、第２の導体部に接続された第２の素子搭載用電極とを含み、実装電極は、第１の半導体基部に接続された第１の実装電極と、第２の半導体基部に接続された第２の実装電極とを含んでいてもよい。
【００１５】
本発明に係るシリコンデバイスにおいて、素子搭載用電極に接続される電極を有する発光ダイオード素子が搭載されていてもよい。
【００１６】
本発明に係る半導体発光ダイオード装置は、本発明に係るシリコンデバイスと、該シリコンデバイスが実装される回路基板を備える。
【００１７】
本発明に係るシリコンデバイスの製造方法は、半導体基部の一面に半導体層をエピタキシャル成長させる成膜工程と、半導体層の表面近傍を含む領域に不純物をドープする第１の拡散工程と、半導体層の表面近傍を含み、第１の拡散工程で不純物をドープした領域と異なる領域に不純物をドープする第２の拡散工程とを有する。
【発明の効果】
【００１８】
本発明によれば、半導体層の表面近傍を含む領域にＰ型領域とＮ型領域とになる第１の拡散領域と第２の拡散領域とが形成されるので、半導体層と半導体基部との界面でオートドープが発生しても、その影響を受けることがない。したがって、安定した成膜特性とＰＮ接合とを実現することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係るシリコンデバイスを用いた半導体発光ダイオード装置の等価回路図である。
【図２】本発明の実施形態に係るシリコンデバイスの構成を説明する図である。
【図３】本発明の実施形態に係るシリコンデバイスの半導体層の詳細構造について説明する図である。
【図４】本発明の実施形態に係るシリコンデバイスの製造方法を説明する図である。
【図５】従来のＬＥＤ装置の構成例について説明する図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態に係るシリコンデバイスとして、半導体発光ダイオード装置（ＬＥＤ装置）に用いられる、ＥＳＤ保護回路を設けたインターポーザーであって、ＬＥＤ素子などの発光素子が搭載されたインターポーザーを例に説明を進める。
【００２１】
図１は、本発明の実施形態に係るシリコンデバイスを用いた半導体発光ダイオード装置１００の等価回路図である。
【００２２】
半導体発光ダイオード装置１００は、本実施形態に係るシリコンデバイスである、発光素子であるＬＥＤ素子２が搭載されたインターポーザー１１と、図示されていない回路基板とを備えている。インターポーザー１１は、入出力端子間に接続されたＰＮ接合部であるツェナーダイオード１を備えている。インターポーザー１１には、ＬＥＤ素子２が搭載されている。ＬＥＤ素子２は、ツェナーダイオード１に対して並列に接続されている。ＬＥＤ素子２の接続方向は、ＬＥＤ素子２のカソードがツェナーダイオード１のアノードと接続され、ＬＥＤ素子２のアノードがツェナーダイオード１のカソードと接続されるように設定される。したがって、ツェナーダイオード１は、ＬＥＤ素子２のＥＳＤ保護回路として機能する。
【００２３】
図２は、本実施形態に係るシリコンデバイスである、ＬＥＤ素子２が搭載されたインターポーザー１１の構成を説明する図である。図２（Ａ）は、インターポーザー１１にＬＥＤ素子２を搭載する状態を示す模式図であり、インターポーザー１１の断面と、ＬＥＤ素子２の側面とを示している。
【００２４】
インターポーザー１１は、実装電極１２Ａ，１２Ｂと、基板部１３と、半導体層１４と、配線形成部１５と、素子搭載用電極１６Ａ，１６Ｂと、を備えている。
【００２５】
基板部１３は、第１主面（天面）と第２主面（底面）とを有する平板状であり、低抵抗シリコンからなる半導体基部１３１Ａ，１３１Ｂと、ガラスなどからなる絶縁体部１３２，１３３とを備えている。図２（Ｂ）は、基板部１３を天面側から視た平面図である。図２（Ｂ）に示すように、基板部１３は、天面および底面が平面視して矩形である。絶縁体部１３３は、基板部１３の外周に沿って形成されている。絶縁体部１３２および半導体基部１３１Ａ，１３１Ｂは、絶縁体部１３３によって囲まれている。絶縁体部１３２は、半導体基部１３１Ａと半導体基部１３１Ｂとの間に配置されており、半導体基部１３１Ａと半導体基部１３１Ｂとを電気的に絶縁している。また、半導体基部１３１Ａ，１３１Ｂは、それぞれ基板部１３の天面に露出している。なお、基板部１３の底面構造は天面構造と同様であり、半導体基部１３１Ａ，１３１Ｂは、それぞれ基板部１３の底面にも露出している。
【００２６】
図２（Ａ）に示すように、実装電極１２Ａ，１２Ｂは、基板部１３の底面に形成されている。実装電極１２Ａ，１２Ｂは、インターポーザー１１を図示されていない回路基板に実装するために設けられている。実装電極１２Ａは、半導体基部１３１Ａと接触し、半導体基部１３１Ｂとは接触しないように形成されている。実装電極１２Ｂは、半導体基部１３１Ｂと接触し、半導体基部１３１Ａとは接触しないように形成されている。このため、実装電極１２Ａは半導体基部１３１Ａと導通し、実装電極１２Ｂは半導体基部１３１Ｂと導通している。
【００２７】
半導体層１４は、半導体基部１３１Ａの天面の一部の上にエタピキシャル成長されていて、拡散領域１４１Ａ，１４１Ｂを備えている。拡散領域１４１Ａ，１４１Ｂは、それぞれ第１の部分領域と第２の部分領域であり、半導体層１４の天面を含む部分に形成されていて、半導体層１４の天面で区画されている。この半導体層１４の詳細な構成については後述するが、半導体層１４は前述のツェナーダイオード（ＰＮ接合部）１として機能し、拡散領域１４１Ａがツェナーダイオード１のカソードであり、拡散領域１４１Ｂがツェナーダイオード１のアノードである。
【００２８】
配線形成部１５は、基板部１３および半導体層１４の天面を覆うように形成されていて、導体部１５１Ａ，１５１Ｂ，１５２Ａ，１５２Ｂと、絶縁体部１５３とを備えている。絶縁体部１５３は、基板部１３および半導体層１４の天面と、導体部１５１Ａ，１５１Ｂ，１５２Ａ，１５２Ｂとを覆うように形成されている。絶縁体部１５３は、開口部を有しており、開口部から導体部１５１Ａ，１５１Ｂが露出している。導体部１５１Ａは、半導体基部１３１Ａに接触しており、半導体基部１３１Ａと導通している。また、導体部１５１Ａは、絶縁体部１５３の開口部から露出している部分が素子搭載用電極１６Ａに接触しており、素子搭載用電極１６Ａと導通している。導体部１５１Ｂは、半導体基部１３１Ｂに接触しており、半導体基部１３１Ｂと導通している。また、導体部１５１Ｂは、絶縁体部１５３の開口部から露出している部分が素子搭載用電極１６Ｂに接触しており、素子搭載用電極１６Ｂと導通している。導体部１５２Ａは、導体部１５１Ａと半導体層１４の拡散領域１４１Ａとを接続するように形成されている。導体部１５２Ｂは、導体部１５１Ｂと半導体層１４の拡散領域１４１Ｂとを接続するように形成されている。
【００２９】
したがって、拡散領域１４１Ａが、導体部１５２Ａと導体部１５１Ａと半導体基部１３１Ａとからなる第１の配線部を介して実装電極１２Ａに接続されている。また、拡散領域１４１Ｂが、導体部１５２Ｂと導体部１５１Ｂと半導体基部１３１Ｂとからなる第２の配線部を介して実装電極１２Ｂに接続されている。
【００３０】
素子搭載用電極１６Ａ，１６Ｂは、ＬＥＤ素子２を搭載するためのものであり、配線形成部１５の天面に形成されている。素子搭載用電極１６Ａは、配線形成部１５の天面に露出する導体部１５１Ａと接触し、導体部１５１Ｂとは接触しないように形成されている。素子搭載用電極１６Ｂは、配線形成部１５の天面に露出する導体部１５１Ｂと接触し、導体部１５１Ａとは接触しないように形成されている。このため、素子搭載用電極１６Ａは、導体部１５１Ａと半導体基部１３１Ａとを介して実装電極１２Ａに接続されているとともに、導体部１５１Ａと導体部１５２Ａとを介して拡散領域１４１Ａに接続されている。素子搭載用電極１６Ｂは、導体部１５１Ｂと半導体基部１３１Ｂとを介して実装電極１２Ｂに接続されているとともに、導体部１５１Ｂと導体部１５２Ｂとを介して拡散領域１４１Ｂに接続されている。半導体基部１３１Ａ，１３１Ｂは、実装電極１２Ａ，１２Ｂと素子搭載用電極１６Ａ，１６Ｂとを接続する導体部である。
【００３１】
次に、半導体層１４と半導体基部１３１Ａとの詳細構造について説明する。
【００３２】
図３は、本実施形態に係るシリコンデバイスである、ＬＥＤ素子２が搭載されたインターポーザー１１の半導体層１４の詳細構造について説明する図である。図３（Ａ）は、半導体層１４と半導体基部１３１Ａとの第１の実施例を示す図である。第１の実施例では、半導体基部１３１Ａは、極めて高い不純物濃度のＮ型領域（Ｎ＋＋）として構成されている。半導体層１４は、主として低い不純物濃度のＮ型領域（Ｎ−）として構成されている。拡散領域１４１Ａは、高い不純物濃度のＮ型領域（Ｎ＋）として構成されている。拡散領域１４１Ｂは、高い不純物濃度のＰ型領域（Ｐ＋）として構成されている。拡散領域１４１Ａと拡散領域１４１Ｂとは、間隔を隔てて配置されている。
第１の実施例では、Ｐ型領域（Ｐ＋）である拡散領域１４１Ｂと、Ｎ型領域（Ｎ＋）である拡散領域１４１Ａと、絶縁体層である半導体層１４の拡散領域１４１Ａと拡散領域１４１Ｂとの間に位置する部分とにより、ＰＩＮダイオードであるツェナーダイオード１が形成されている。すなわち、拡散領域１４１Ｂがツェナーダイオード１のアノードとなり、拡散領域１４１Ａがツェナーダイオード１のカソードとなる。ツェナーダイオード１は半導体層１４の表面近傍に形成されているため、極めて高い不純物濃度のＮ型領域（Ｎ＋＋）である半導体基部１３１Ａの影響を受けることなく、高品位のＰＮ接合部が得られる。この高品位のＰＮ接合部を利用してツェナーダイオード１を形成することができる。
【００３３】
なお、拡散領域１４１Ａ，１４１Ｂだけではなく、半導体基部１３１Ａも導体として機能する場合、拡散領域１４１Ａだけではなく半導体基部１３１Ａもツェナーダイオード１のカソードとなりうる。しかしながら、拡散領域１４１Ａと拡散領域１４１Ｂとを近接させたり、半導体基部１３１Ａと拡散領域１４１Ｂとを離間させたりすることで、半導体基部１３１Ａがツェナーダイオード１のカソードとなることを防ぐことができる。
【００３４】
なお、半導体層１４と半導体基部１３１Ａとは、各部の極性を反転させたり、拡散領域１４１Ａと拡散領域１４１Ｂとで極性を入れ替えたりしてもよい。その場合にも、ツェナーダイオード１のアノードとカソードとが入れ替わるだけであり、第１の実施例と同様の効果が得られる。
【００３５】
図３（Ｂ）は、半導体層１４と半導体基部１３１Ａとの第２の実施例を示す図である。第２の実施例は、第１の実施例と半導体基部１３１Ａの極性が相違している。すなわち、半導体基部１３１Ａは、極めて高い不純物濃度のＰ型領域（Ｐ＋＋）として構成されている。第２の実施例においても、Ｐ型領域（Ｐ＋）である拡散領域１４１Ｂと、Ｎ型領域（Ｎ＋）である拡散領域１４１Ａと、絶縁体層である半導体層１４の拡散領域１４１Ａと拡散領域１４１Ｂとの間に位置する部分とにより、ＰＩＮダイオードであるツェナーダイオード１が形成されている。すなわち、拡散領域１４１Ｂがツェナーダイオード１のアノードとなり、拡散領域１４１Ａがツェナーダイオード１のカソードとなる。ツェナーダイオード１は半導体層１４の表面近傍に形成されているため、極めて高い不純物濃度のＰ型領域（Ｐ＋＋）である半導体基部１３１Ａの影響を受けることなく、高品位のＰＮ接合部が得られる。この高品位のＰＮ接合部を利用してツェナーダイオード１を形成することができる。
第２の実施例では、半導体基部１３１Ａと拡散領域１４１Ｂとの界面近傍でのオートドープの影響により、半導体基部１３１Ａと拡散領域１４１Ｂとの間でキャリアが殆ど無くなる抵抗率が極めて高い領域が発生する。そのため、第２の実施例では、半導体基部１３１Ａと拡散領域１４１Ｂとが近接していても、半導体基部１３１Ａがツェナーダイオード１のカソードとなることを防ぐことができる。なお、半導体層１４と半導体基部１３１Ａとは、各部の極性を反転させたり、拡散領域１４１Ａと拡散領域１４１Ｂとで極性を入れ替えても、ツェナーダイオード１のアノードとカソードとが入れ替わるだけであり、第２の実施例と同様の効果が得られる。
【００３６】
図３（Ｃ）は、半導体層１４と半導体基部１３１Ａとの第３の実施例を示す図である。第３の実施例では、第１の実施例と同様に、半導体基部１３１Ａが極めて高い不純物濃度のＮ型領域（Ｎ＋＋）として構成されており、半導体層１４が主として低い不純物濃度のＮ型領域（Ｎ−）として構成されており、拡散領域１４１Ａが高い不純物濃度のＮ型領域（Ｎ＋）として構成されており、拡散領域１４１Ｂが高い不純物濃度のＰ型領域（Ｐ＋）として構成されている。第３の実施例では、第１の実施例と異なり、拡散領域１４１Ａと拡散領域１４１Ｂとは、間隔を隔てることなく、隣接している。このため、第３の実施例では、Ｐ型領域（Ｐ＋）である拡散領域１４１Ｂと、Ｎ型領域（Ｎ＋）である拡散領域１４１Ａとにより、ＰＮダイオードであるツェナーダイオード１が形成されている。すなわち、拡散領域１４１Ｂがツェナーダイオード１のアノードとなり、拡散領域１４１Ａがツェナーダイオード１のカソードとなる。ツェナーダイオード１は半導体層１４の表面近傍に形成されているため、極めて高い不純物濃度のＮ型領域（Ｎ＋＋）である半導体基部１３１Ａの影響を受けることなく、高品位のＰＮ接合部が得られる。この高品位のＰＮ接合部を利用してツェナーダイオード１を形成することができる。
【００３７】
図３（Ｄ）は、半導体層１４と半導体基部１３１Ａとの第４の実施例を示す図である。第４の実施例は、拡散領域１４１Ａが、半導体層１４の表面近傍だけでなく、半導体基部１３１Ａに到達する位置まで形成されている点が実施例１と異なる。第４の実施例では、ツェナーダイオード１のカソードとなる拡散領域１４１Ａが、半導体基部１３１Ａに接触して導通している。この場合、導体部１５２Ａと導体部１５１Ａとを介して、拡散領域１４１Ａと半導体基部１３１Ａとを接続する必要がなくなり、配線形成部１５の構造を簡略化することができる。したがって、より簡易な構成でインターポーザー１１を構成することが可能である。
【００３８】
次に、インターポーザー１１の製造工程について説明する。
【００３９】
図４は、インターポーザー１１の製造工程の各段階での部材の断面図である。なお、実際には複数のインターポーザー１１が単一のシリコンウェハから製造されることになるが、ここでは、説明の容易化のために、一つのインターポーザー１１の構成部分のみを図示および説明する。
【００４０】
まず、図４（Ｓ１）に示す第１のメサ形成工程を実施する。この工程では、シリコンウェハ１３１を用意した後、シリコンウェハ１３１の所定位置にメサ１３４Ａが形成される。シリコンウェハ１３１は、極めて高い不純物濃度のＰ型領域またはＮ型領域である低抵抗シリコンからなる。例えば、シリコンウェハ１３１の抵抗率は１×１０−３Ω・ｍオーダーである。
【００４１】
次に、図４（Ｓ２）に示す成膜工程を実施する。この工程では、半導体層１４が形成される。半導体層１４は、エタピキシャル成膜法によりエピタキシャルシリコン膜が成膜された後に、エピタキシャルシリコン膜に不純物がドープされることで、低い不純物濃度のＰ型領域またはＮ型領域となるように形成される。半導体層１４は、シリコンウェハ１３１の表面全面にエピタキシャルシリコン膜を成膜した後、そのエピタキシャルシリコン膜の表面を研磨およびエッチング処理し、メサ１３４Ａの内部に形成されたエピタキシャルシリコン膜以外の部分を除去することで実現することができる。
【００４２】
次に、図４（Ｓ３）に示す第１の拡散工程を実施する。この工程では、拡散領域１４１Ａが形成される。拡散領域１４１Ａは、半導体層１４の表面近傍に不純物がドープされることで、高い不純物濃度のＮ型領域またはＰ型領域となるように形成される。不純物のドープは、一般的なイオン注入法やデポジション法を用いて実現することができる。拡散領域１４１Ａのパターニングは、フォトリソグラフィ法を用いて実現することができる。なお、イオン注入法やデポジション法における制御電圧や雰囲気、処理時間などを制御することで、拡散領域１４１Ａの深さ（厚さ）を制御することが可能になる。そこで、例えば、拡散領域１４１Ａが、半導体層１４の表面から裏面に至るように、拡散領域１４１Ａの深さ（厚さ）を制御してもよい。
【００４３】
次に、図４（Ｓ４）に示す第２の拡散工程を実施する。この工程では、拡散領域１４１Ｂが形成される。拡散領域１４１Ｂは、半導体層１４の表面近傍に不純物がドープされることで、高い不純物濃度のＰ型領域またはＮ型領域となるように形成される。不純物のドープは、一般的なイオン注入法やデポジション法を用いて実現することができる。拡散領域１４１Ｂのパターニングは、フォトリソグラフィ法を用いて実現することができる。なお、先の第１の拡散工程ではパターニングを行わずに半導体層１４の全面を拡散領域として形成しておき、この第２の拡散工程でのみパターニングを行うようにしてもよい。
【００４４】
次に、図４（Ｓ５）に示す絶縁体部形成工程と第２のメサ形成工程とを実施する。絶縁体部形成工程では、シリコンウェハ１３１の所定位置に所定深さで溝部がドライエッチング法などにより形成された後、該溝部にガラスからなる絶縁体部が形成される。
【００４５】
次に、第２のメサ形成工程を実施する。この工程では、半導体層１４を除く位置にメサが形成される。これにより、シリコンウェハ１３１の天面から半導体層１４が突出する。
【００４６】
次に、図４（Ｓ６）に示す配線形成部形成工程と素子搭載用電極形成工程とシリコンウェハ薄化工程とを実施する。配線形成部形成工程では、導体部１５１Ａ，１５１Ｂ，１５２Ａ，１５２Ｂと、絶縁体部１５３とが形成される。
【００４７】
次に、素子搭載用電極形成工程を実施する。この工程では、所定パターンで素子搭載用電極１６Ａ，１６Ｂが形成される。
【００４８】
次に、シリコンウェハ薄化工程を実施する。この工程では、研削や研磨により、シリコンウェハ１３１を底面から薄化する。これにより、半導体基部１３１Ａ，１３１Ｂと、絶縁体部１３２，１３３とを備える基板部１３が形成される。
【００４９】
次に、図４（Ｓ７）に示す実装電極形成工程を実施する。この工程では、所定パターンで実装電極１２Ａ，１２Ｂが形成される。
【００５０】
以上の工程を経て、インターポーザー１１は製造される。
【００５１】
以上に説明したように本発明は実施できるが、実施形態の記載はあくまで例示であり、本発明の作用効果は特許請求の範囲に記載した範囲であれば、どのようなシリコンデバイス、製造方法であっても得ることができる。
【符号の説明】
【００５２】
１００…半導体発光ダイオード装置
１…ツェナーダイオード（ＰＮ接合部）
２…ＬＥＤ素子（発光ダイオード素子）
１１…インターポーザー
１２Ａ，１２Ｂ…実装電極
１３…基板部
１３１Ａ，１３１Ｂ…半導体基部
１３２，１３３…絶縁体部
１４…半導体層
１４１Ａ，１４１Ｂ…拡散領域
１５…配線形成部
１５１Ａ，１５１Ｂ，１５２Ａ，１５２Ｂ…導体部
１５３…絶縁体部
１６Ａ，１６Ｂ…素子搭載用電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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