(57)【要約】      （修正有）【課題】窒化ガリウム系電力用半導体装置において、小さいオン抵抗と大きい耐圧とを得る。【解決手段】第１の導電型を有する第１の領域１１上の第２の領域１２は第２の導電型を有する。第２の領域１２上の第３の領域１３は第１の導電型を有する。ゲートトレンチＧＴは第３の領域１３および第２の領域１２を貫通して第１の領域１１に至る。第４の領域１４はゲートトレンチＧＴの底部ＢＴに設けられており第２の導電型を有する。第１の膜２１は、ゲートトレンチＧＴの側壁ＳＧ上において第２の領域１２を被覆している。第１の膜２１上の第２の膜２２は第１の膜２１に比して大きいバンドギャップを有する。ゲート電極３０は側壁ＳＧ上において第２の膜２２を介して第２の領域１２と対向するように設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化ガリウム系電力用半導体装置であって、
厚さ方向に互いに対向する第１の表面および第２の表面を有する窒化ガリウム系の半導体層を備え、前記半導体層は、前記第１の表面をなし第１の導電型を有する第１の領域と、前記第１の領域によって前記第１の表面から隔てられるように前記第１の領域上に設けられ前記第１の導電型と異なる第２の導電型を有する第２の領域と、前記第２の領域によって前記第１の領域から隔てられるように前記第２の領域上に設けられ、前記第２の表面をなし、前記第１の導電型を有する第３の領域とを含み、前記第２の表面には前記第３の領域および前記第２の領域を貫通して前記第１の領域に至り底部および側壁を有するゲートトレンチが設けられており、前記半導体層はさらに、前記底部に設けられ前記第１の領域によって前記第１の表面から隔てられ前記第２の導電型を有する第４の領域を含み、前記窒化ガリウム系電力用半導体装置はさらに
前記ゲートトレンチの前記側壁上において前記半導体層の前記第２の領域を被覆し、第１の窒化ガリウム系半導体から作られた第１の膜と、
前記第１の膜上に設けられ、前記第１の窒化ガリウム系半導体のバンドギャップに比して大きいバンドギャップを有する第２の窒化ガリウム系半導体から作られた第２の膜と、
前記側壁上において前記第２の膜を介して前記第２の領域と対向するように前記第２の膜上に設けられたゲート電極と、
前記半導体層の前記第１の領域上に設けられたドレイン電極と、
前記半導体層の前記第３の領域に接するソース電極とを備える、窒化ガリウム系電力用半導体装置。
【請求項２】
前記第１の膜は前記第４の領域に接している、請求項１に記載の窒化ガリウム系電力用半導体装置。
【請求項３】
前記ソース電極は前記第２の領域に接している、請求項１または２に記載の窒化ガリウム系電力用半導体装置。
【請求項４】
前記半導体層の前記第２の表面に対して前記ゲートトレンチの前記側壁は０°よりも大きく９０°よりも小さい角度だけ傾斜している、請求項１〜３のいずれか１項に記載の窒化ガリウム系電力用半導体装置。
【請求項５】
前記厚さ方向に対する前記第４の領域の側面の角度は、前記厚さ方向に対する前記ゲートトレンチの前記側壁の角度に比して小さい、請求項４に記載の窒化ガリウム系電力用半導体装置。
【請求項６】
前記第１の導電型はｎ型であり前記第２の導電型はｐ型である、請求項１〜５のいずれか１項に記載の窒化ガリウム系電力用半導体装置。
【請求項７】
前記第１の膜はＧａＮ膜であり、前記第２の膜はＡｌＧａＮ膜である、請求項１〜６のいずれか１項に記載の窒化ガリウム系電力用半導体装置。
【請求項８】
前記第４の領域は前記厚さ方向において１０μｍよりも大きい厚さを有する、請求項１〜７のいずれか１項に記載の窒化ガリウム系電力用半導体装置。
【請求項９】
厚さ方向に互いに対向する第１の表面および第２の表面を有する窒化ガリウム系の半導体層を準備する工程を備え、前記半導体層は、前記第１の表面をなし第１の導電型を有する第１の領域と、前記第１の領域によって前記第１の表面から隔てられるように前記第１の領域上に設けられ前記第１の導電型と異なる第２の導電型を有する第２の領域と、前記第２の領域によって前記第１の領域から隔てられるように前記第２の領域上に設けられ、前記第２の表面をなし、前記第１の導電型を有する第３の領域とを含み、さらに
前記第２の表面に、前記第３の領域および前記第２の領域を貫通して前記第１の領域に至り、底部および側壁を有するゲートトレンチを形成する工程と、
前記ゲートトレンチの前記底部から前記第１の領域中へ前記ゲートトレンチを延長するように延びる付加トレンチを形成する工程と、
前記付加トレンチを埋め、前記第２の導電型を有する第４の領域を形成する工程と、
前記ゲートトレンチの前記側壁上において前記半導体層の前記第２の領域を被覆するように、第１の窒化ガリウム系半導体から作られた第１の膜を形成する工程と、
前記第１の膜上に、前記第１の窒化ガリウム系半導体のバンドギャップに比して大きいバンドギャップを有する第２の窒化ガリウム系半導体から作られた第２の膜を形成する工程と、
前記ゲートトレンチの前記側壁上において前記第２の膜を介して前記第２の領域と対向するように前記第２の膜上にゲート電極を形成する工程と、
前記半導体層の前記第１の領域上にドレイン電極を形成する工程と、
前記半導体層の前記第３の領域に接するソース電極を形成する工程とを備える、窒化ガリウム系電力用半導体装置の製造方法。
【請求項１０】
前記付加トレンチを形成する工程は、
前記半導体層上に、前記ゲートトレンチの前記側壁を覆い前記底部を露出するマスクを形成する工程と、
前記マスクを用いて前記底部をエッチングする工程とを含む、請求項９に記載の窒化ガリウム系電力用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化ガリウム系電力用半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
電力用半導体装置において、一般に、小さいオン抵抗と大きい耐圧とはトレードオフの関係にある。これを解消する目的で、炭化珪素半導体または窒化ガリウム系半導体などのワイドバンドギャップ半導体を用いることが検討されている。特に窒化ガリウム系半導体が用いられる場合、ヘテロ接合を用いて設けられた２次元電子ガス（２ＤＥＧ）を利用したものが提案されている。たとえば特開２００６−２８６９４２号公報による半導体装置は、開口部を有するＧａＮ系半導体層と、開口部の側面に形成された電子走行層と、電子走行層の開口部側の側面に形成され電子走行層よりバンドギャップの大きい電子供給層と、電子供給層の開口部側の側面に形成されたゲート電極と、ＧａＮ系半導体層上に形成されたソース電極と、ＧａＮ系半導体層のソース電極と相対する面に接続されたドレイン電極とを有する。ここでＧａＮ系半導体とは、たとえば、ＧａＮ、ＡｌＮおよびＩｎＮのいずれか、またはこれらの混晶である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２８６９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年の電力用半導体装置の性能に対する要求の高まりにより、小さいオン抵抗と大きい耐圧との間のトレードオフをより一層解消することが望まれている。
【０００５】
本発明は、上記のような課題を解決するために成されたものであり、その目的は窒化ガリウム系電力用半導体装置において、小さいオン抵抗と大きい耐圧とを得ることである。
【課題を解決するための手段】
【０００６】
本発明の窒化ガリウム系電力用半導体装置は、窒化ガリウム系の半導体層と、第１の膜と、第２の膜と、ゲート電極と、ドレイン電極と、ソース電極とを有する。半導体層は、厚さ方向に互いに対向する第１の表面および第２の表面を有する。半導体層は第１の領域と第２の領域と第３の領域と第４の領域とを有する。第１の領域は、第１の表面をなしており、第１の導電型を有する。第２の領域は、第１の領域によって第１の表面から隔てられるように第１の領域上に設けられており、第１の導電型と異なる第２の導電型を有する。第３の領域は、第２の領域によって第１の領域から隔てられるように第２の領域上に設けられており、第２の表面をなしており、第１の導電型を有する。第２の表面には、第３の領域および第２の領域を貫通して第１の領域に至り、底部および側壁を有するゲートトレンチが設けられている。第４の領域は、ゲートトレンチの底部に設けられており、第１の領域によって第１の表面から隔てられており、第２の導電型を有する。第１の膜は、ゲートトレンチの側壁上において半導体層の第２の領域を被覆しており、第１の窒化ガリウム系半導体から作られている。第２の膜は、第１の膜上に設けられており、第１の窒化ガリウム系半導体のバンドギャップに比して大きいバンドギャップを有する第２の窒化ガリウム系半導体から作られている。ゲート電極は、側壁上において第２の膜を介して第２の領域と対向するように第２の膜上に設けられている。ドレイン電極は半導体層の第１の領域上に設けられている。ソース電極は半導体層の第３の領域に接している。
【０００７】
この装置によれば、第１の領域が空乏化されることにより生じる正または負の一方の極性の固定電荷に起因した厚さ方向における電界の少なくとも一部が、第４の領域が空乏化されることにより生じる他方の極性の固定電荷によって補償される。言い換えれば、電荷補償構造が設けられる。これにより厚さ方向の電界強度の最大値が抑制される。よって、オン抵抗を大きく上昇させることなしに窒化ガリウム系電力用半導体装置の耐圧を向上させることができる。
【０００８】
好ましくは第１の膜は第４の領域に接している。これにより第４の領域の電位を安定化することができる。よってより安定的に電荷補償が行われる。
【０００９】
好ましくはソース電極は第２の領域に接している。これにより第４の領域の電位を安定化することができる。よってより安定的にチャネルが制御される。
【００１０】
好ましくは半導体層の第２の表面に対してゲートトレンチの側壁は０°よりも大きく９０°よりも小さい角度だけ傾斜している。側壁の傾斜が９０°よりも小さいことにより、側壁上に第１の膜および第２の膜を容易に形成することができる。
【００１１】
好ましくは、厚さ方向に対する第４の領域の側面の角度は、厚さ方向に対するゲートトレンチの側壁の角度に比して小さい。これにより、第４の領域による電荷補償をより十分に行うことができる。
【００１２】
好ましくは、第１の導電型はｎ型であり、第２の導電型はｐ型である。これにより第１の領域におけるキャリアとして電子を用いることができる。よってオン抵抗が低くなる。
【００１３】
たとえば、第１の膜はＧａＮ膜であり、第２の膜はＡｌＧａＮ膜である。これらのヘテロ接合によって２ＤＥＧを生成することができる。
【００１４】
好ましくは、第４の領域は厚さ方向において１０μｍよりも大きい厚さを有する。これにより電荷補償構造が、厚さ方向においてより広い範囲にわたって設けられる。よって、より十分に電荷補償を行うことができる。
【００１５】
本発明の、窒化ガリウム系電力用半導体装置の製造方法は、次の工程を有する。厚さ方向に互いに対向する第１の表面および第２の表面を有する窒化ガリウム系の半導体層が準備される。半導体層は、第１の表面をなし第１の導電型を有する第１の領域と、第１の領域によって第１の表面から隔てられるように第１の領域上に設けられ第１の導電型と異なる第２の導電型を有する第２の領域と、第２の領域によって第１の領域から隔てられるように第２の領域上に設けられ、第２の表面をなし、第１の導電型を有する第３の領域とを含む。第２の表面に、第３の領域および第２の領域を貫通して第１の領域に至り、底部および側壁を有するゲートトレンチが形成される。ゲートトレンチの底部から第１の領域中へゲートトレンチを延長するように延びる付加トレンチが形成される。付加トレンチを埋め、第２の導電型を有する第４の領域が形成される。ゲートトレンチの側壁上において半導体層の第２の領域を被覆するように、第１の窒化ガリウム系半導体から作られた第１の膜が形成される。第１の膜上に、第１の窒化ガリウム系半導体のバンドギャップに比して大きいバンドギャップを有する第２の窒化ガリウム系半導体から作られた第２の膜が形成される。ゲートトレンチの側壁上において第２の膜を介して第２の領域と対向するように第２の膜上にゲート電極が形成される。半導体層の第１の領域上にドレイン電極が形成される。半導体層の第３の領域に接するソース電極が形成される。
【００１６】
この製造方法によれば、上述した電荷補償構造が設けられるので、オン抵抗を大きく上昇させることなしに耐圧を向上させることができる。また電荷補償構造としての第４領域が埋め込まれる付加トレンチは、ゲートトレンチの底部に形成される。つまり電荷補償構造の形成の際に一時的にゲートトレンチが利用される。これにより電荷補償構造をより容易に形成することができる。
【００１７】
好ましくは、付加トレンチを形成する工程は次の工程を有する。半導体層上に、ゲートトレンチの側壁を覆い底部を露出するマスクが形成される。マスクを用いて底部がエッチングされる。これにより、付加トレンチを形成するためにゲートトレンチの底部がエッチングされる際に、マスクによってゲートトレンチの側壁が保護される。
【００１８】
なおドレイン電極は、第１の領域上に直接に（directly  on）設けられてもよく、あるいは第１の領域上に間接的に（indirectly  on）設けられてもよい。
【発明の効果】
【００１９】
上述したように、本発明によれば窒化ガリウム系電力用半導体装置において、小さいオン抵抗と大きい耐圧とを得ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施の形態における窒化ガリウム系電力用半導体装置の構成を概略的に示す部分断面図である。
【図２】図１の概略平面図である。
【図３】図１における電流経路を概略的に示す図である。
【図４】本発明の一実施の形態における窒化ガリウム系電力用半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図５】本発明の一実施の形態における窒化ガリウム系電力用半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図６】本発明の一実施の形態における窒化ガリウム系電力用半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図７】本発明の一実施の形態における窒化ガリウム系電力用半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図８】本発明の一実施の形態における窒化ガリウム系電力用半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図９】本発明の一実施の形態における窒化ガリウム系電力用半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図１０】本発明の一実施の形態における窒化ガリウム系電力用半導体装置の製造方法の第７工程を概略的に示す部分断面図である。
【図１１】本発明の一実施の形態における窒化ガリウム系電力用半導体装置の製造方法の第８工程を概略的に示す部分断面図である。
【発明を実施するための形態】
【００２１】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２２】
図１および図２に示すように、本実施の形態の窒化ガリウム系電力用半導体装置は縦型のＨＦＥＴ（ヘテロ接合電界効果トランジスタ）９０である。ＨＦＥＴ９０は、ＧａＮ基板１と、窒化ガリウム系の半導体層１０と、電子走行層２１（第１の膜）と、電子供給層２２（第２の膜）と、ゲート電極３０と、ドレイン電極３１と、ソース電極３２とを有する。半導体層１０は、厚さ方向（図１中での縦方向）に互いに対向する裏面Ｆ１（第１の表面）および上面Ｆ２（第２の表面）を有する。また半導体層１０はｎ-−ＧａＮ層１１（第１の領域）とｐ-−ＧａＮ層１２（第２の領域）とｎ+−ＧａＮ層１３（第３の領域）と電荷補償領域１４（第４の領域）とを有する。
【００２３】
ＧａＮ基板１は、ｎ型（第１の導電型）を有する単結晶基板である。ｎ-−ＧａＮ層１１は、ＧａＮ基板１に対向する裏面Ｆ１をなしており、ｎ型を有する。ｐ-−ＧａＮ層１２は、ｎ-−ＧａＮ層１１によって裏面Ｆ１から隔てられるようにｎ-−ＧａＮ層１１上に設けられており、ｐ型（第１の導電型と異なる第２の導電型）を有する。ｎ+−ＧａＮ層１３は、ｐ-−ＧａＮ層１２によってｎ-−ＧａＮ層１１から隔てられるようにｐ-−ＧａＮ層１２上に設けられており、上面Ｆ２をなしており、ｎ型を有する。
【００２４】
半導体層１０の上面Ｆ２には、ｎ+−ＧａＮ層１３およびｐ-−ＧａＮ層１２を貫通してｎ-−ＧａＮ層１１に至り、底部ＢＴおよび側壁ＳＧを有するゲートトレンチＧＴが設けられている。ゲート電極３０は、側壁ＳＧ上において電子供給層２２を介してｐ-−ＧａＮ層１２と対向するように電子供給層２２上に設けられたショットキー電極である。ゲート電極３０は、たとえばＮｉ／Ａｕ電極である。
【００２５】
ゲートトレンチＧＴの底部ＢＴには、底部ＢＴからｎ-−ＧａＮ層１１中へゲートトレンチＧＴを延長するように延びる付加トレンチＡＴが設けられている。電荷補償領域１４は付加トレンチＡＴを埋めている。よって電荷補償領域１４は、ゲートトレンチＧＴの底部ＢＴに設けられており、ｎ-−ＧａＮ層１１によって裏面Ｆ１から隔てられている。電荷補償領域１４はｐ型を有する。好ましくは半導体層１０の上面Ｆ２に対してゲートトレンチＧＴの側壁ＳＧは０°よりも大きく９０°よりも小さい角度だけ傾斜している。好ましくは、厚さ方向（図１中での縦方向）に対する電荷補償領域１４の側面の角度は、厚さ方向に対するゲートトレンチＧＴの側壁ＳＧの角度に比して小さい。好ましくは、電荷補償領域１４は厚さ方向において１０μｍよりも大きい厚さＴＨを有する。
【００２６】
電子走行層２１は、ゲートトレンチＧＴの側壁ＳＧ上において半導体層１０のｐ-−ＧａＮ層１２を被覆している。また電子走行層２１は、アンドープＧａＮ（第１の窒化ガリウム系半導体）から作られている。すなわち電子走行層はＧａＮ膜である。好ましくは電子走行層２１は電荷補償領域１４に接している。電子供給層２２は電子走行層２１上に設けられている。また電子供給層２２は、アンドープＧａＮ（第１の窒化ガリウム系半導体）のバンドギャップに比して大きいバンドギャップを有するＡｌＧａＮ（第２の窒化ガリウム系半導体）から作られている。すなわち電子供給層２２はＡｌＧａＮ膜である。この構成により、電子走行層２１と電子供給層２２との界面におけるヘテロ接合によって２ＤＥＧを生成することができる。よって電子走行層２１と電子供給層２２との界面に沿った、抵抗の低い電流経路を設けることができる。
【００２７】
ドレイン電極３１は半導体層１０のｎ-−ＧａＮ層１１上に設けられている。ドレイン電極３１はＧａＮ基板１を介してｎ-−ＧａＮ層１１上に間接的に（indirectly  on）設けられている。ソース電極３２は半導体層１０のｎ+−ＧａＮ層１３に接している。ドレイン電極３１およびソース電極３２は、オーミック電極であり、たとえばＡｌ系電極である。好ましくはソース電極３２はｐ-−ＧａＮ層１２に接している。また好ましくはソース電極３２は電子走行層２１と電子供給層２２との界面に接している。
【００２８】
次にＨＦＥＴ９０の動作について説明する。ＨＦＥＴ９０は、ドレイン電極３１とソース電極３２との間の電流経路（図３中の矢印）のスイッチングを行うスイッチング素子として用いられる。ドレイン電極３１にはソース電極３２に対して正の電圧が印加される。チャネルは、ゲートトレンチＧＴの側壁ＳＧ上において電子走行層２１と電子供給層２２との界面に生成される２ＤＥＧによって形成される。またこのチャネルは、ｐ-−ＧａＮ層１２とゲート電極３０との間に挟まれている。ゲート電極３０の電圧がしきい値に比してより正の電圧の場合、ＨＦＥＴ９０はオン状態にある。すなわち、ソース電極３２から供給された電子は、上記チャネルを経由してｎ-−ＧａＮ層１１に至りドレイン電極３１から排出される（図中、矢印参照）。ＨＦＥＴ９０をオフ状態とするためには、電流経路をゲート電極３０とｐ-−ＧａＮ層１２との間で遮断するために、ゲート電極３０の電圧がしきい値に比してより負の電圧とされる。
【００２９】
ＨＦＥＴ９０がオフ状態とされると、ｎ-−ＧａＮ層１１およびｐ-−ＧａＮ層１２によるｐｎ接合面からドレイン電極３１の方へ、空乏化が進行する。この結果、ｎ-−ＧａＮ層１１および電荷補償領域１４が空乏化される。空乏化されたｎ-−ＧａＮ層１１が有する正の固定電荷は、上記ｐｎ接合面上での厚さ方向における電界強度を高める要因となる。一方、空乏化された電荷補償領域１４は負の固定電荷を有するので、この負の固定電荷が、上記電界強度の少なくとも一部を相殺する。すなわち電荷補償領域１４が電荷補償構造として機能する。これにより厚さ方向の電界強度の最大値が抑制される。よってＨＦＥＴ９０の耐圧を向上させることができる。より好ましくは上記相殺が完全に行われる。この場合、電荷補償構造中での総電荷がゼロとなることで、電荷補償構造中での厚さ方向の電界の傾きもゼロとなるので、より高い耐圧が得られる。
【００３０】
次にＨＦＥＴ９０の製造方法について、以下に説明する。
図４に示すように、ｎ型のＧａＮ基板１上に、ＧａＮ基板１に対向する裏面Ｆ１と、上面Ｆ２とを有する窒化ガリウム系の半導体層１０が形成される。具体的には、ＧａＮ基板１上に、ｎ-−ＧａＮ層１１と、ｐ-−ＧａＮ層１２と、ｎ+−ＧａＮ層１３とが順にエピタキシャル成長させられる。エピタキシャル成長の方法はＭＯＣＶＤ（Metal  Organic  Chemical  Vapor  Deposition）法またはＭＢＥ（Molecular  Beam  Epitaxy）法を用い得る。ｐ型を付与するための導電型不純物としては、たとえばＭｇまたはＢｅが用いられ得る。
【００３１】
図５に示すように、半導体層１０の上面Ｆ２上にマスク層７１が形成される。マスク層７１は、ゲートトレンチＧＴ（図１）が形成されることになる位置に対応した開口部を有する。マスク層７１は、たとえばフォトレジスト層である。次に、マスク層７１を用いたエッチングが行われる。
【００３２】
図６に示すように、上記エッチングによって、半導体層１０の上面Ｆ２に、ｎ+−ＧａＮ層１３およびｐ-−ＧａＮ層１２を貫通してｎ-−ＧａＮ層１１に至り、底部ＢＴおよび側壁ＳＧを有するゲートトレンチＧＴが形成される。好ましくは側壁ＳＧは半導体層１０の上面Ｆ２に対して０°よりも大きく９０°よりも小さい角度だけ傾斜するように形成される。このためには上記エッチングとして、たとえば、塩素ガスおよびアルゴンガスの混合ガスをプロセスガスとして用いたＲＩＥ（反応性イオンエッチング）が用いられる。次にマスク層７１が除去される。
【００３３】
図７に示すように、半導体層１０上に、ゲートトレンチＧＴの側壁ＳＧを覆い底部ＢＴを露出するマスク７２が形成される。マスク７２は、好ましくは、後述する、電荷補償領域１４の形成時に求められる温度よりも高い融点を有する。たとえば、マスク７２としてＳｉＯ2膜が形成される。
【００３４】
図８に示すように、マスク７２を用いて底部ＢＴがエッチングされる。これによりゲートトレンチＧＴの底部ＢＴからｎ-−ＧａＮ層１１中へゲートトレンチＧＴを延長するように延びる付加トレンチＡＴが形成される。エッチング中、マスク７２によってゲートトレンチＧＴの側壁ＳＧが保護される。好ましくは、厚さ方向（図１中での縦方向）に対する電荷補償領域１４の側面の角度は、厚さ方向に対するゲートトレンチＧＴの側壁ＳＧの角度に比して小さくされる。このためには、たとえば、塩素ガスのみからなるプロセスガスを用いたＲＩＥが行われる。好ましくは、付加トレンチＡＴは厚さ方向において１０μｍよりも大きい深さだけ形成される。
【００３５】
図９に示すように、付加トレンチＡＴを埋め、ｐ型を有する電荷補償領域１４が形成される。形成方法としてはＭＯＣＶＤ法またはＭＢＥ法を用い得る。なお電荷補償領域１４は、必ずしも付加トレンチＡＴをちょうど埋めるように形成される必要はなく、付加トレンチＡＴとゲートトレンチＧＴとの境界に満たないように、またはこの境界を越えるように形成されてもよい。次にマスク７２が除去される（図１０）。マスク７２の除去によって、電荷補償領域１４の形成時にマスク７２上に副次的に生じた堆積物も除去され得る。
【００３６】
図１１に示すように、ゲートトレンチＧＴの側壁ＳＧ上において半導体層１０のｐ-−ＧａＮ層１２を被覆するように、アンドープＧａＮ（第１の窒化ガリウム系半導体）から作られた電子走行層２１が形成される。形成方法としてはＭＯＣＶＤ法またはＭＢＥ法を用い得る。次に電子走行層２１上に、アンドープＧａＮ（第１の窒化ガリウム系半導体）のバンドギャップに比して大きいバンドギャップを有するＡｌＧａＮ（第２の窒化ガリウム系半導体）から作られた電子供給層２２が形成される。形成方法としてはＭＯＣＶＤ法またはＭＢＥ法を用い得る。
【００３７】
再び図１を参照して、ゲートトレンチＧＴの側壁ＳＧ上において電子供給層２２を介してｐ-−ＧａＮ層１２と対向するように電子供給層２２上にゲート電極３０が形成される。またＧａＮ基板１を介して半導体層１０のｎ-−ＧａＮ層１１上にドレイン電極３１が形成される。また半導体層１０のｎ+−ＧａＮ層１３に接するソース電極３２が形成される。好ましくはソース電極３２はｐ-−ＧａＮ層１２に接するように形成される。また好ましくはソース電極３２は電子走行層２１と電子供給層２２との界面に接するように形成される。以上により、ＨＦＥＴ９０が得られる。
【００３８】
本実施の形態のＨＦＥＴ９０によれば、ｎ-−ＧａＮ層１１が空乏化されることにより生じる正または負の一方の極性の固定電荷に起因した厚さ方向における電界の少なくとも一部が、電荷補償領域１４が空乏化されることにより生じる他方の極性の固定電荷によって補償される。言い換えれば、電荷補償構造が設けられる。これにより厚さ方向の電界強度の最大値が抑制される。よって、オン抵抗を大きく上昇させることなしにＨＦＥＴ９０の耐圧を向上させることができる。
【００３９】
第１の導電型はｎ型であり、第２の導電型はｐ型である。これによりｎ-−ＧａＮ層１１におけるキャリアとして電子を用いることができる。よってオン抵抗が低くなる。
【００４０】
好ましくは電子走行層２１は電荷補償領域１４に接している。これにより電荷補償領域１４の電位を安定化することができる。よってより安定的に電荷補償が行われる。
【００４１】
好ましくはソース電極３２はｐ-−ＧａＮ層１２に接している。これにより電荷補償領域１４の電位を安定化することができる。よってより安定的にチャネルが制御される。
【００４２】
好ましくは半導体層１０の上面Ｆ２に対してゲートトレンチＧＴの側壁ＳＧは０°よりも大きく９０°よりも小さい角度だけ傾斜している。側壁ＳＧの傾斜が９０°よりも小さいことにより、側壁ＳＧ上に電子走行層２１および電子供給層２２を容易に形成することができる。
【００４３】
好ましくは、厚さ方向（図１中での縦方向）に対する電荷補償領域１４の側面の角度は、厚さ方向に対するゲートトレンチＧＴの側壁ＳＧの角度に比して小さい。これにより、電荷補償領域１４による電荷補償をより十分に行うことができる。
【００４４】
好ましくは、電荷補償領域１４は厚さ方向において１０μｍよりも大きい厚さＴＨを有する。これにより電荷補償構造が、厚さ方向（図１中での縦方向）においてより広い範囲にわたって設けられる。よって、より十分に電荷補償を行うことができる。この場合、たとえば１０００Ｖ以上の耐圧も確保し得る。
【００４５】
また本実施の形態のＨＦＥＴ９０の製造方法によれば、電荷補償構造としての第４領域が埋め込まれる付加トレンチＡＴが、ゲートトレンチＧＴの底部ＢＴに形成される。つまり電荷補償構造の形成の際に一時的にゲートトレンチＧＴが利用される。これにより電荷補償構造をより容易に形成することができる。
【００４６】
好ましくは、付加トレンチＡＴを形成する工程は次の工程を有する。半導体層１０上に、ゲートトレンチＧＴの側壁ＳＧを覆い底部ＢＴを露出するマスクが形成される。マスクを用いて底部ＢＴがエッチングされる。これにより、付加トレンチＡＴを形成するためにゲートトレンチＧＴの底部ＢＴがエッチングされる際に、マスクによってゲートトレンチＧＴの側壁ＳＧが保護される。
【００４７】
なおドレイン電極３１は、必ずしもＧａＮ基板１を介してｎ-−ＧａＮ層１１上に間接的に（indirectly  on）設けられる必要はない。ドレイン電極３１はｎ-−ＧａＮ層１１上に直接に（directly  on）設けられてもよい。
【００４８】
また上記の説明においてはゲート電極３０はショットキー電極であるが、ゲート電極は必ずしもショットキー電極である必要はない。たとえば電子供給層２２上に絶縁膜を介して設けられた電極であってもよい。
【００４９】
また上記の説明においてはマスク７２（図７）を用いて付加トレンチＡＴが形成されたが、マスク７２は必ずしも形成されなくてもよい。たとえば、ゲートトレンチＧＴを形成するのに用いたマスク層７１（図６）を用いたエッチングによって付加トレンチＡＴが形成されてもよい。この場合、マスク７２を形成する工程を省略することができる。
【００５０】
また上記の説明においては第１の窒化ガリウム系半導体がＧａＮ膜であり第２の窒化ガリウム系半導体がＡｌＧａＮ膜であるが、第１および第２の膜の材料はこれらに限定されるものではない。第２の窒化ガリウム系半導体は、第１の窒化ガリウム系半導体のバンドギャップに比して大きいバンドギャップを有するものであれば用い得る。また第１および第２の導電型の組み合わせは上記において説明したものに限定されるものではなく、ｎ型とｐ型とが入れ替えられてもよい。
【００５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の特許請求の範囲は上記した説明ではなくて請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５２】
１  ＧａＮ基板、１０  半導体層、１１  ｎ-−ＧａＮ層（第１の領域）、１２  ｐ-−ＧａＮ層（第２の領域）、１３  ｎ+−ＧａＮ層（第３の領域）、１４  電荷補償領域（第４の領域）、２１  電子走行層（第１の膜）、２２  電子供給層（第２の膜）、３０  ゲート電極、３１  ドレイン電極、３２  ソース電極、７１  マスク層、７２  マスク、ＡＴ  付加トレンチ、ＢＴ  底部、Ｆ１  裏面（第１の表面）、Ｆ２  上面（第２の表面）、ＧＴ  ゲートトレンチ、ＳＧ  側壁。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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