(57)【要約】【課題】表示駆動装置における表示画素データの軽負荷時の駆動に伴うＥＭＩや電源ノイズを低減する。【解決手段】隣接したデータ電極間の隣接容量性負荷を利用して、容量結合駆動によって表示画素データに対応した表示駆動出力端子の駆動を行うことで、容量性負荷が軽負荷の場合にデータ遷移をなまらせることができるので表示駆動出力端子としてはそれぞれ高駆動能力を保ちながらも軽負荷時のオーバーシュート駆動を防ぎ、ＥＭＩや電源ノイズの発生を抑制できる。【選択図】図１
2013007761.tif 000002
【特許請求の範囲】
【請求項１】
容量性負荷を駆動する表示駆動装置であって、
表示ラインの切り替わりのタイミングで入力される走査ライン切り替え信号（１１２）と、
１ライン分の表示画素データ（Ｑ）を一時記憶する第１のラッチ部（１１０）と、
前記表示画素データから１ライン先行する先行表示画素データ（Ｐ）を一時記憶する第２のラッチ部（１２０）と、
前記表示画素データと前記先行表示画素データとに基づいて前記表示画素データの遷移状態を判別し、前記表示画素データの両隣の表示画素データの遷移状態とをさらに比較判別する隣接画素データ出力遷移・状態判別制御回路部（１４０）と、
前記表示画素データを表示に最適な信号レベルに調整し、
前記隣接画素データ出力遷移・状態判別制御回路部での状態判別結果に基づいて
前記表示画素データと前記表示画素データの両隣の表示画素データの遷移状態が同じであると判定した場合に、前記表示画素データに対応する出力を所定の期間強制的にハイインピーダンスの状態に制御する３状態出力回路部（１６０）と
前記３状態出力回路部の出力を容量性負荷を備えた表示パネル等へ伝播する表示駆動出力端子（１８０）と
前記走査ライン切り替え信号の入力タイミングで前記表示駆動出力端子を所定の期間ハイインピーダンス制御を有効とするハイインピーダンス制御有効期間信号（１１３）と
からなることを特徴とする表示駆動装置。
【請求項２】
隣接画素データ出力遷移・状態判別制御回路部で状態判別した
所定の状態において、
表示駆動出力端子に対応する表示画素データ（１２１（Ｑｎ））と、前記表示駆動出力端子に対応する前記表示画素データに隣接する隣接表示画素データ（１２１（Ｑｎ−１、Ｑｎ＋１））との間の隣接間寄生容量（Ｃ２１、Ｃ２２（＝Ｃ２））を利用して、前記表示駆動出力端子に対応する前記表示画素データの表示出力（１７１）をハイインピーダンス制御しても、前記表示画素データに隣接する隣接表示画素データの表示駆動に容量結合駆動されて前記表示駆動出力端子（１８０）が駆動されることを特徴とする請求項１に記載の表示駆動装置。
【請求項３】
表示駆動出力端子に対応する表示画素データの表示出力（１７１）をハイインピーダンス制御するために、表示駆動出力端子に対応する表示画素データの表示出力（１７１）と表示駆動出力端子（１８０）とを物理的に断接する出力断接スイッチ（５２）を用いてハイインピーダンス制御してもよいことを特徴とする請求項１に記載の３状態出力回路部
【請求項４】
表示駆動出力端子に対応する表示画素データの表示出力（１７１）をハイインピーダンス制御するために、複数のトランジスタ素子で構成された各出力駆動トランジスタ（４２、４３）のゲートとベースを制御して、前記各出力駆動トランジスタをオフ状態に制御することで前記表示駆動出力端子に対応する前記表示画素データの表示出力（１７１）と前記表示駆動出力端子（１８０）とを物理的に断接することなくハイインピーダンス制御してもよいことを特徴とする請求項１に記載の３状態出力回路部
【請求項５】
隣接画素データ出力遷移・状態判別制御回路部（１４０）は、
表示画素データ（Ｑ）と先行表示画素データ（Ｐ）とにおいて論理レベル状態に遷移があるかどうか、
および前記表示画素データの両隣の表示画素データと前記表示画素データの両隣の先行表示画素データとにおいて論理レベル状態に遷移があるかどうかをそれぞれ比較判別する表示画素データ遷移状態判別部（１４１）と、
前記表示画素データ遷移状態判別部の結果に基づいて表示画素データに遷移状態があると判別した場合は、
前記表示画素データおよび前記表示画素データの両隣における表示画素データの隣接３画素の論理レベル状態が同じであるかどうかを判別する隣接画素データ比較判別部（１４２）とからなることを特徴とする請求項１に記載の隣接画素データ出力遷移・状態判別制御回路部（１４０）
【請求項６】
隣接画素データ出力遷移・状態判別制御回路部（１４０）は、
表示画素データと前記表示画素データの両隣の表示画素データの論理レベル状態が同じであるかどうか（１４２１）、
および先行表示画素データと、前記先行表示画素データの両隣の先行表示画素データの論理レベル状態が同じであるかどうか（１４２２）をそれぞれ比較判別する隣接画素データ比較判別部（１４２）と、
前記隣接画素データ比較判別部の結果に基づいて隣接３画素の表示画素データの論理レベル状態が同じであり、隣接３画素の先行表示画素データの論理レベル状態が同じであると判別した場合（１４２３の出力）は、
前記表示画素データと前記先行表示画素データとにおいて論理レベル状態に遷移があるかどうか比較判別する（１４２４）表示画素データ遷移状態判別部（１４１）とからなることを特徴とする請求項１記載の隣接画素データ出力遷移・状態判別制御回路部（１４０）
【請求項７】
隣接画素データ出力遷移・状態判別制御回路部（１４０）は、
表示画素データと前記表示画素データの両隣の表示画素データの論理レベル状態が同じであるかどうか（１４２１）、
および先行表示画素データと、前記先行表示画素データの両隣の先行表示画素データの論理レベル状態が同じであるかどうか（１４２２）をそれぞれ比較判別する隣接画素データ比較判別部（１４２）と、
前記隣接画素データ比較判別部（１４２）の結果に基づいて隣接３画素の表示画素データの論理レベル状態が同じであり、隣接３画素の先行表示画素データの論理レベル状態が同じであると判別した場合（１４２３の出力）は、
前記表示画素データと前記先行表示画素データとにおいて論理レベル状態に立ち上がり遷移があるかどうか比較判別する（１４１２）表示画素データ遷移状態判別部（１４１）とからなることを特徴とする請求項１記載の隣接画素データ出力遷移・状態判別制御回路部（１４０）
【請求項８】
隣接画素データ出力遷移・状態判別制御回路部（１４０）は、
表示画素データと前記表示画素データの両隣の表示画素データの論理レベル状態が同じであるかどうか（１４２１）、
および先行表示画素データと、前記先行表示画素データの両隣の先行表示画素データの論理レベル状態が同じであるかどうか（１４２２）をそれぞれ比較判別する隣接画素データ比較判別部（１４２）と、
前記隣接画素データ比較判別部の結果に基づいて隣接３画素の表示画素データの論理レベル状態が同じであり、隣接３画素の先行表示画素データの論理レベル状態が同じであると判別した場合（１４２３の出力）は、
前記表示画素データと前記先行表示画素データとにおいて論理レベル状態に立ち下がり遷移があるかどうか比較判別する（１４１３）表示画素データ遷移状態判別部（１４１）とからなることを特徴とする請求項１記載の隣接画素データ出力遷移・状態判別制御回路部（１４０）
【請求項９】
隣接画素データ出力遷移・状態判別制御回路部（１４０）での判別結果（１５１）に基づいて、表示画素データのハイインピーダンス制御は互いに隣接する複数の表示画素データ（Ｑ（ｎ）、Ｑ（ｎ＋１）やＱ（ｋ−２），Ｑ（ｋ−１），Ｑ（ｋ））において連続してもよいことを特徴とする請求項１に記載の表示駆動装置。
【請求項１０】
隣接画素データ出力遷移・状態判別制御回路部の判別結果（１５１）に基づいて、表示画素データのハイインピーダンス制御が所定の数を超えて連続する場合は、前記所定の数で強制的にハイインピーダンス制御を行わないように制御（１４３）してもよいことを特徴とする請求項１に記載の表示駆動装置。
【請求項１１】
３状態出力回路部（１６０）の出力をハイインピーダンス制御するハイインピーダンス制御期間信号（１１３）は、
前記ハイインピーダンス制御期間信号の終了期間を遅延手段（１６１）の挿入によって各３状態出力回路間で異なるようにすることを特徴とする請求項１記載および請求項１１に記載の３状態出力回路部（１６０）
【請求項１２】
ハイインピーダンス制御した３状態出力回路部の出力（１７１）をハイインピーダンス制御期間終了後に、ハイインピーダンス制御しないで駆動したときの出力電位に比べて、容量結合駆動によって駆動された出力電位に差がある場合、残りの電位までを駆動してもよいことを特徴とする請求項１記載の３状態出力回路部
【請求項１３】
請求項１に記載の表示駆動装置を有することを特徴とする表示モジュールパッケージ
【請求項１４】
請求項１に記載の表示駆動装置を有することを特徴とする表示パネルモジュール
【請求項１５】
請求項１に記載の表示駆動装置を有することを特徴とするテレビセット
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＤＰ（プラズマディスプレイパネル）などのような容量性負荷を備えた表示パネルを駆動制御する表示駆動装置に関し、特に表示電極が平行に並ぶことで隣接電極間に容量性負荷を形成する表示パネルを駆動制御するドライバＩＣに関する。
【背景技術】
【０００２】
近年、ＰＤＰ（プラズマディスプレイパネル）が、薄型で大画面、高精細の表示パネルとして注目されている。ＰＤＰは、マトリックス状に配置された複数の放電セルを画素として備えており、放電セルの放電の際の発光を利用して画像を表示する。
【０００３】
一般的なＡＣ型ＰＤＰは、平行に配置された複数の走査維持電極と、これらの走査／維持電極に直交するように平行に配置された複数のデータ電極を備える。リセット動作によりすべての放電セルを同一状態に初期化した後、走査／維持電極に走査パルスを印加する。走査パルスの印加に同期してデータ電極に表示・非表示のデータ信号である負荷駆動信号が印加される。この信号印加によって選択された放電セルにおいては、放電・非放電をすることにより壁電荷が蓄積される。この処理をすべての走査維持電極に行う。次に、走査／維持電極と維持電極とに対して交互に電圧極性が入れ替わるように維持パルスが印加される。そうすると、壁電荷が蓄積されている放電セルにおいては、壁電荷と維持パルス電圧とが重畳され、放電の閾値を超えた場合は発光し、超えない場合は発光しない状態として全画面表示される。以上の動作を繰り返すことにより画像表示が行われる。データ電極は対向する走査／維持電極間や並行する隣接データ電極間に対して容量性負荷を有し、表示駆動装置はこれらの容量性負荷に対して充放電を行うことによって電圧駆動を行う。以上の表示原理に基づけば、ＰＤＰは容量性負荷を駆動対象とするものと考えることができる。
【０００４】
容量性負荷を駆動対象とする表示駆動装置において、表示パネルの大画面化、高精細化に伴ない、平行配置されるデータ電極は伸長化や狭ピッチ化が顕著となり、駆動状態による隣接データ電極間の容量性負荷が大きくなるために、データ電極を駆動する表示駆動装置も高駆動能力化が求められている。しかしながら一方で、高駆動能力化による軽負荷時の同時変化によるＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）や電源ノイズの抑制も表示パネルの高精細化に対して重要になってきている。
【０００５】
従来のＥＭＩや電源ノイズなど不要輻射の抑制、低減対策としては、特許文献１に示される第１の従来例がある。第１の従来例では、駆動出力の遷移状態から、駆動出力の容量性負荷の値を予測し、予測結果に基づいて、駆動出力の能力を切り替え、これにより、負荷駆動信号における信号波形の急峻な変化を抑える。
【０００６】
また、特許文献２に示される従来例がある。第２の従来例では、容量性負荷が最も小さくなる遷移状態を検出し、駆動出力の能力を切り替え、これにより、負荷駆動信号における信号波形の急峻な変化を抑える。
【０００７】
また、特許文献３に示される従来例がある。第３の従来例では、制御対象の表示パネル駆動出力と制御対象の隣表示パネル駆動出力とが逆相で駆動する、または、一方のみ駆動する検出パターンの検出を行い、パネル表示出力の断接制御を行うことによって、データ電極間の容量性負荷の影響を低減することで、低消費電力、低ノイズ化を行う。
【０００８】
また、特許文献４に示される従来例がある。第４の従来例では、制御対象のパネル表示出力にスイッチを設けて、出力遷移のタイミングを複数に分割することによって、平行配置されたデータ電極間の容量性負荷の影響を軽減し、出力信号のレベル変動を防ぐことで、表示ノイズを抑える。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−２９３２９１号公報
【特許文献２】特開２００８−１７６０６７号公報
【特許文献３】特開２００１−１９５１６３号公報
【特許文献４】特開２００８−１７０６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、第１の従来例においては、容量性負荷を判別して駆動出力の能力レベルを決定する回路や、容量性負荷の大きさに伴って、駆動出力の能力を切り替えるため、駆動能力の分割など、駆動出力の能力を変化させることができる回路を別途用意しておく必要がある。
【００１１】
また、第２の従来例においては、容量性負荷が最も小さくなる出力遷移状態を判別して、駆動出力の能力を切り替えることを説明しているが、駆動出力の能力を切り替える方法については、自己ビットと両隣接ビットとが同じ出力状態が連続して続いた場合のみ、出力段の各トランジスタの電流能力を低減させるように制御するものであり、やはり、別途電流能力を調整する制御回路が必要となる。
【００１２】
また、第３の従来例においては、隣接するデータ配線間を短絡スイッチによって短絡させることで、互いに隣接した平行電極間の容量性負荷の影響を無くし、低消費電力／低ノイズ化を行うものであり、容量性負荷が軽負荷の場合においては、隣接するデータ配線間を短絡しても低消費電力や低ノイズ化の効果は得られない。
【００１３】
また、第４の従来例においては、隣接する信号線間の寄生容量によるカップリングの影響を抑えるために、立ち上がりまたは立ち下がりが徐々に変化する波形の信号によって駆動する信号を生成する必要があり、この信号を生成するためには時定数を利用したアナログ的な回路が別途必要となる。
【課題を解決するための手段】
【００１４】
上述した課題を解決するために、本発明による表示駆動装置は、
表示ラインの切り替わりのタイミングで入力される走査ライン切り替え信号と、
１ライン分の表示画素データを一時記憶する第１のラッチ部と、
前記表示画素データから１ライン先行する先行表示画素データを一時記憶する第２のラッチ部と、
前記表示画素データと前記先行表示画素データとに基づいて前記表示画素データの遷移状態を判別し、前記表示画素データの両隣の表示画素データの遷移状態とをさらに比較判別する隣接画素データ出力遷移・状態判別制御回路部と、
前記表示画素データを表示に最適な信号レベルに調整し、
前記隣接画素データ出力遷移・状態判別制御回路部での状態判別結果に基づいて
前記表示画素データと前記表示画素データの両隣の表示画素データの遷移状態が同じであると判定した場合に、前記表示画素データに対応する出力を所定の期間強制的にハイインピーダンスの状態に制御する３状態出力回路部と
前記３状態出力回路部の出力を容量性負荷を備えた表示パネル等へ伝播する表示駆動出力端子と
前記走査ライン切り替え信号の入力タイミングで前記表示駆動出力端子を所定の期間ハイインピーダンス制御を有効とするハイインピーダンス制御有効期間信号とを備える。
【００１５】
この構成によれば、第１のラッチ回路部に取り込まれ一時記憶された１ライン分の表示画素データは、前記表示画素データから１ライン先行する先行表示画素データを一時記憶する第２のラッチ部に取り込まれ、
表示画素データと先行表示画素データとにおいて論理レベル状態に遷移があるかどうか、
および前記表示画素データの両隣の表示画素データと前記表示画素データの両隣の先行表示画素データとにおいて論理レベル状態に遷移があるかどうかをそれぞれ比較判別する表示画素データ遷移状態判別部と、
前記表示画素データ遷移状態判別部の結果に基づいて表示画素データに遷移状態があると判別した場合は、
前記表示画素データおよび前記表示画素データの両隣における表示画素データの隣接３画素の論理レベル状態が同じであるかどうかを判別する隣接画素データの比較判別部を行い、
表示画素データの隣接３画素の論理レベル状態が同じであると判断した場合は、
隣接３画素における表示画素データ遷移状態が同じであると判別して、表示駆動出力端子に対応する表示画素データの表示出力をハイインピーダンス制御する隣接画素データ出力遷移・状態判別制御回路部を介して表示駆動出力端子に表示画素データを伝播させる。
隣接３画素における表示画素データ遷移状態が同じであると判別した場合は表示駆動出力端子に対応する表示画素データの表示出力をハイインピーダンス制御されるが、前記表示画素データに隣接する隣接表示画素データの表示駆動によって容量結合駆動されて前記表示駆動出力端子が駆動されるので、容量性負荷が軽負荷の場合に、
表示画素データの両隣の表示画素データの表示出力で駆動することになり従来の駆動と比べて、１出力あたりの容量性負荷が相対的に大きくなることを利用してデータ遷移をなまらせることができるので表示駆動出力端子としてはそれぞれ高駆動能力を保ちながらも軽負荷時のオーバーシュート駆動を防ぎ、ＥＭＩや電源ノイズの発生を抑制できる。
【００１６】
なお、隣接画素データ出力遷移・状態判別制御回路部での判別結果に基づいて、表示画素データのハイインピーダンス制御が互いに隣接する複数の表示画素データにおいて連続しても両隣端の表示画素データの表示出力の出力遷移に容量結合駆動されて前記複数の表示画素データに対応する複数の表示駆動出力端子を駆動してもよい。
【００１７】
また、隣接画素データ出力遷移・状態判別制御回路部の判別結果に基づいて、表示画素データのハイインピーダンス制御が所定の数を超えて連続する場合は、前記所定の数で強制的にハイインピーダンス制御を行わないように制御してもよい。
【００１８】
また、隣接画素データ出力遷移・状態判別制御回路部における
表示画素データ遷移状態判別部と隣接画素データの比較判別部との判別順序は
表示画素データ遷移状態判別部での判別後に隣接画素データの比較判別部での判別の順で判別してもよいし、
隣接画素データの比較判別部での判別後に表示画素データ遷移状態判別部での判別の順で判別してもよいし、
隣接画素データの比較判別部での判別と表示画素データ遷移状態判別部での判別とを同時に判別させてもよい。
【００１９】
また、隣接画素データ出力遷移・状態判別制御回路部での判別結果に基づいて、表示画素データのハイインピーダンス制御は、表示画素データの状態遷移が立ち上がり、立ち下がりのいずれに対して適用してもよい。
【００２０】
また、ハイインピーダンス制御された３状態出力回路部の出力はハイインピーダンス制御有効期間信号の期間終了後に表示駆動して残りの電位レベルを駆動してもよい。
【００２１】
また、ハイインピーダンス制御有効期間信号の終了タイミングを遅延手段によって遅延させて、各３状態出力回路部の出力部間で異ならせてもよい。
【００２２】
また、ハイインピーダンス制御は３状態出力回路部と表示駆動出力端子間で電気的に断接してもよいし、３状態出力回路部の出力を電気的にハイインピーダンスに制御してもよい。
【発明の効果】
【００２３】
本発明によれば、データ電極が平行配置され、隣接データ電極間に容量性負荷を形成する表示パネルを駆動する表示駆動装置において、隣接間の容量性負荷が軽負荷の場合に、表示画素データの両隣の表示画素データの表示駆動により、表示画素データ自体は表示駆動をしなくても隣接容量性負荷によってある電位までは容量結合駆動されるので、表示画素データ自体も表示駆動した場合と比べて１つの出力あたりの容量性負荷が相対的に大きくなることで表示画素データの遷移波形をなまらせることができるので表示駆動出力端子としてはそれぞれ高駆動能力を保ちながらも軽負荷時のオーバーシュート駆動を防ぎ、ＥＭＩや電源ノイズの発生を抑制できる。
【００２４】
また、回路構成としても、隣接表示画素データに応じて表示駆動をするかしないかを選択する基本的な論理比較回路で構成できるので、制御に必要な論理組み合わせ回路の占有面積を抑え、チップサイズを増大することなく実現ができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態を表す表示駆動装置の構成を表すブロック図
【図２】本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の第１の実施の形態を示す図
【図３】本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の第２の実施の形態を示す図
【図４】本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の第３の実施の形態を示す図
【図５】本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の第４の実施の形態を示す図
【図６】本発明の表示駆動装置が駆動する容量性負荷の形態を示す図
【図７】本発明の実施の形態における３状態出力回路部１６０の制御の第１の実施の形態および容量結合駆動による駆動の原理と駆動電位を説明する図
【図８】本発明の実施の形態における３状態出力回路部１６０の制御の第２の実施の形態を表すブロック図
【図９（ａ）】本発明の実施の形態における３状態出力回路部１６０の制御の第２の実施の形態における容量結合駆動による表示駆動出力端子の駆動電位を数式で表した図
【図９（ｂ）】本発明の実施の形態における３状態出力回路部１６０の制御の第２の実施の形態における容量結合駆動による表示駆動出力端子の駆動電位を数式で表した図
【図９（ｃ）】本発明の実施の形態における３状態出力回路部１６０の制御の第２の実施の形態における容量結合駆動による表示駆動出力端子の駆動電位を数式で表した図
【図１０】本発明の実施の形態における３状態出力回路部１６０の制御における第３の実施形態を表すブロック図
【図１１】本発明の実施の形態における３状態出力回路部１６０の制御における第４の実施形態を表すブロック図
【図１２】本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の第５の実施の形態を示す図
【図１３（ａ）】図１２の具体的回路を示す実施回路例を示す図
【図１３（ｂ）】図１２の具体的回路を示す実施回路例を示す図
【図１３（ｃ）】図１２の具体的回路を示す実施回路例を示す図
【図１４】本発明の実施の形態における３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の第１の実施例を示す図
【図１５】本発明の実施の形態における３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の第２の実施例を示す図
【図１６】本発明の実施の形態における３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の第３の実施例を示す図
【図１７】本発明に係る表示駆動装置を用いたモジュールパッケージの平面図
【図１８】本発明に係る表示駆動装置を用いたモジュールパッケージの平面図
【図１９】図１８のパネルモジュール１８００を用いたテレビセットの回路ブロック図
【発明を実施するための形態】
【００２６】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００２７】
図１は、本発明の第１の実施の形態を表す表示駆動装置の構成を表すブロック図である。
【００２８】
図１において、
ＤＩＮは入力表示画素データ、
Ｑは表示画素データ、
Ｐは表示画素データＱから１ライン先行する先行表示画素データ、
１１０は入力表示画素データＤＩＮを一時記憶する第１のラッチ部、
１２０は第１のラッチ部１１０で一時記憶した表示画素データを１ライン先行する先行表示画素データとして一時記憶する第２のラッチ部、
Ｑは、前記第１のラッチ部１１０の出力である表示画素データ、
Ｐは前記第２のラッチ部１２０の出力である先行表示画素データ、
１４０は隣接画素データ出力遷移・状態判別制御回路部、
１４１は隣接画素データ出力遷移・状態判別制御回路部の一部である表示画素データ遷移状態判別部
１４２は隣接画素データ出力遷移・状態判別制御回路部の一部である隣接画素データ比較判別部
１６０は３状態出力回路部、
１８０は表示駆動出力端子部、
１１２は表示ラインの切り替わりのタイミングで入力される走査ライン切り替え信号、
１１３は表示ラインの切り替わりのタイミングで入力され、隣接画素データ出力遷移・状態判別制御回路部１４０の出力を所定の期間有効とするハイインピーダンス制御有効期間信号
である。
、
説明を容易化するために、ある画素列に着目して説明をしていく。
【００２９】
説明の都合上、ある１ラインにおいて
第ｎ列における入力表示画素データをＤＩＮ（ｎ）
第ｎ−１列における入力表示画素データをＤＩＮ（ｎ−１）
第ｎ＋１列における入力表示画素データをＤＩＮ（ｎ＋１）
とし、
第ｎ列における表示画素データＱをＱ（ｎ）、
第ｎ−１列における表示画素データＱをＱ（ｎ−１）、
第ｎ＋１列における表示画素データＱをＱ（ｎ＋１）、
とし、
第ｎ列における先行表示画素データＰをＰ（ｎ）、
第ｎ−１列における先行表示画素データＰをＰ（ｎ−１）、
第ｎ＋１列における先行表示画素データＰをＰ（ｎ＋１）、
とし、
第ｎ列における表示駆動出力端子をＯＵＴ（ｎ）
第ｎ−１列における表示駆動出力端子をＯＵＴ（ｎ−１）
第ｎ＋１列における表示駆動出力端子をＯＵＴ（ｎ＋１）
とし、
第ｎ列における隣接画素データ出力遷移・状態判別制御回路を隣接画素データ出力遷移・状態判別制御回路（ｎ）、
第ｎ−１列における隣接画素データ出力遷移・状態判別制御回路を隣接画素データ出力遷移・状態判別制御回路（ｎ−１）、
第ｎ＋１列における隣接画素データ出力遷移・状態判別制御回路を隣接画素データ出力遷移・状態判別制御回路（ｎ＋１）
とし、
隣接画素データ出力遷移・状態判別制御回路部の隣接画素データ出力遷移・状態判別制御回路（ｎ）における表示画素データ遷移状態判別部１４１を表示画素データ遷移状態判別（ｎ）、
隣接画素データ出力遷移・状態判別制御回路部１４２の隣接画素データ出力遷移・状態判別制御回路（ｎ）における隣接画素データ比較判別部を隣接画素データ比較判別（ｎ）
とする。
【００３０】
第ｎ列は第ｎ−１列および第ｎ＋１列に隣接した列であるとし、その他の列も同様の関係であるとして説明する。
【００３１】
第１のラッチ部１１０は、入力表示画素データＤＩＮ（ｎ）を走査ライン切り替え信号Ｐ１によって表示画素データＱ（ｎ）として一時記憶し、
第２のラッチ部１２０は、第１のラッチ部１１０で入力表示画素データＤＩＮ（ｎ）を取り込む直前の一時記憶した表示画素データＱ（ｎ）を走査ライン切り替え信号１１２によって１ライン先行する先行表示画素データＰ（ｎ）として一時記憶する。
【００３２】
以上の結果として、第１のラッチ部にはこれから表示しようとする表示画素データＱ（ｎ）が格納保持され、第２のラッチ部には１走査ライン前にと既に表示した１つ前のデータとして先行表示画素データＰ（ｎ）が格納保持される。
隣接画素データ出力遷移・状態判別制御回路部１４０は、
表示画素データ遷移状態判別部１４１で同一画素出力ビット（同一表示出力端子）における表示画素データＱ（ｎ）と、先行表示画素データＰ（ｎ）とを排他的論理和することによりデータ状態に遷移があるかどうかを判別し、
隣接画素データ比較判別部１４２で
表示画素データＱ（ｎ）の両隣の表示画素データＱ（ｎ−１）および
表示画素データＱ（ｎ＋１）と、
先行表示画素データＰ（ｎ）の両隣の表示画素データＰ（ｎ−１）および表示画素データＰ（ｎ＋１）とを、
それぞれ論理演算して、
その論理演算の結果、表示画素データＱ（ｎ）の隣接３画素のデータの論理レベル状態と、先行表示画素データＰ（ｎ）の隣接３画素のデータの論理レベル状態とを比較判別して、
走査ライン切り替え信号１１２の入力前後での先行表示画素データＰ（ｎ）と表示画素データＱ（ｎ）とでデータ遷移の有無と、先行表示画素データＰ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、表示画素データＱ（ｎ）の隣接３画素でのデータ状態が同じかどうかとを比較判別する。
【００３３】
３状態出力回路部１６０は、
表示画素データＱ（ｎ）と、
先行表示画素データＰ（ｎ）と、
隣接画素データ出力遷移・状態判別制御回路部１４０の比較判別結果と、
ハイインピーダンス制御有効期間信号１１３とを入力として、
隣接画素データ出力遷移・状態判別制御回路部１４０の比較判別の結果、隣接３画素の表示画素データＱと、隣接３画素の先行表示画素Ｐがそれぞれ同レベルで、かつ、先行表示画素データＰから表示画素データＱへ遷移方向も同じであると判別した場合、
表示画素データＰ（ｎ）に対応する３状態出力回路出力Ｏ（ｎ）をハイインピーダンス制御有効期間信号１１３のアクティブの期間、ハイインピーダンス制御して表示画素データ（ｎ）に対応する表示駆動出力端子（ｎ）に表示画素データが伝播しないようにする。
【００３４】
図２は本発明の第１の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の概略論理構成図の第１の実施の形態である。
【００３５】
図２において１４１１は排他的論理和、１４２１、１４２２，１４２３、１４２４は
論理積をあらわす回路である。
【００３６】
隣接画素データ出力遷移・状態判別制御回路部１４０は、
表示画素データ遷移状態判別部１４１で同一画素出力ビット（同一表示出力端子）における表示画素データＱ（ｎ）と、先行表示画素データＰ（ｎ）とを排他的論理和１４１１によってデータ状態に遷移があるかどうかを判別し、
隣接画素データ比較判別部１４２で
表示画素データＱ（ｎ）の両隣の表示画素データＱ（ｎ−１）および表示画素データＱ（ｎ＋１）とを論理積回路１４２１によって、
また、先行表示画素データＰ（ｎ）の両隣の表示画素データＰ（ｎ−１）および表示画素データＰ（ｎ＋１）とを論理積回路１４２２によってそれぞれ論理積して、
その論理積の結果、表示画素データＱ（ｎ−１）、Ｑ（ｎ）、Ｑ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであるかどうか、かつ、先行表示画素データＰ（ｎ−１）、Ｐ（ｎ）、Ｐ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであるかどうかを論理積回路１４２３によって判別して、
走査ライン切り替え信号１１２の前後での先行表示画素データＰ（ｎ）と表示画素データＱ（ｎ）とでデータ遷移の有無と、先行表示画素データＰ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、表示画素データＱ（ｎ）の隣接３画素でのデータ状態が同じかどうかとを論理積回路１４２４によって比較判別する。
【００３７】
図３は本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の概略論理構成図の第２の実施の形態である。
【００３８】
図２と異なる点は出力遷移・状態判別制御回路部１４０の中における
表示画素データ遷移状態判別部１４１と隣接画素データ比較判別部１４２の判別順序を入れ替えている。
【００３９】
隣接画素データ比較判別部１４２で
表示画素データＱ（ｎ）の両隣の表示画素データＱ（ｎ−１）および
表示画素データＱ（ｎ＋１）とを論理積回路１４２１によって、
また
先行表示画素データＰ（ｎ）の両隣の表示画素データＰ（ｎ−１）および
表示画素データＰ（ｎ＋１）とを論理積回路１４２２によって、
それぞれ論理積して、
その論理積の結果、表示画素データＱ（ｎ−１）、Ｑ（ｎ）、Ｑ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであるかどうかを論理積１４２３によって比較判別し、
表示画素データ遷移状態判別部１４１で
同一画素出力ビット（同一表示出力端子）における表示画素データＱ（ｎ）と、先行表示画素データＰ（ｎ）とを排他的論理和１４１１によってデータ状態に遷移があるかどうかを判別し、
走査ライン切り替え信号１１２の前後での先行表示画素データＰ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、表示画素データＱ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、
先行表示画素データＰ（ｎ）と表示画素データＱ（ｎ）とでデータ遷移の有無とを論理積回路１４２４によって比較判別する。
【００４０】
以上によって、論理的には図２と同じ制御を行っていることになる。
【００４１】
図４は本発明の第１の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の概略論理構成図の第３の実施の形態である。
【００４２】
図４において、１４１２は先行表示画素を反転入力とする論理積回路である。
隣接画素データ比較判別部１４２で
表示画素データＱ（ｎ）の両隣の表示画素データＱ（ｎ−１）および
表示画素データＱ（ｎ＋１）とを論理積回路１４２１によって、
また
先行表示画素データＰ（ｎ）の両隣の表示画素データＰ（ｎ−１）および
表示画素データＰ（ｎ＋１）とを論理積回路１４２２によって、
それぞれ論理積して、
その論理積の結果、表示画素データＱ（ｎ−１）、Ｑ（ｎ）、Ｑ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであり、かつ、先行表示画素データＰ（ｎ−１）、Ｐ（ｎ）、Ｐ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであるかを論理積１４２３によって比較判別し、
表示画素データ遷移状態判別部１４１で
同一画素における表示画素データＱ（ｎ）と、先行表示画素データＰ（ｎ）とにおいて、先行表示画素データＰ（ｎ）を反転入力した先行表示画素を反転入力とする論理積回路１４１２によってデータの遷移状態が立ち上がり遷移であることを判別し、
走査ライン切り替え信号１１２の前での先行表示画素データＰ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、走査ライン切り替え信号１１２の後での表示画素データＱ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、
先行表示画素データＰ（ｎ）と表示画素データＱ（ｎ）とでデータに立ち上がり遷移の有無とを論理積回路１４２４によって比較判別する。
【００４３】
以上により、隣接３画素データが先行表示画素データＰと表示画素データＱとでそれぞれ論理レベル状態が同じであり、かつ、先行表示画素データＰと表示画素データＱとにおいてデータが立ち上がり遷移であると判別したときにのみ表示画素判別結果信号１５１をアクティブ制御する。
【００４４】
図５は本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の概略論理構成図の第４の実施の形態である。
【００４５】
図５において、１４１３は表示画素を反転入力とする論理積回路である。
隣接画素データ比較判別部１４２で
表示画素データＱ（ｎ）の両隣の表示画素データＱ（ｎ−１）および
表示画素データＱ（ｎ＋１）とを論理積回路１４２１によって、
また
先行表示画素データＰ（ｎ）の両隣の表示画素データＰ（ｎ−１）および
表示画素データＰ（ｎ＋１）とを論理積回路１４２２によって、
それぞれ論理積して、
その論理積の結果、表示画素データＱ（ｎ−１）、Ｑ（ｎ）、Ｑ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであり、かつ、先行表示画素データＰ（ｎ−１）、Ｐ（ｎ）、Ｐ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであるかを論理積１４２３によって比較判別し、
表示画素データ遷移状態判別部１４１で
同一画素における表示画素データＱ（ｎ）と、先行表示画素データＰ（ｎ）とにおいて、
表示画素データＱ（ｎ）を反転入力した表示画素を反転入力とする論理積回路１４１３によってデータ状態の遷移が立ち下がり遷移であることを判別し、
走査ライン切り替え信号１１２の前での先行表示画素データＰ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、走査ライン切り替え信号１１２の後での表示画素データＱ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、
先行表示画素データＰ（ｎ）と表示画素データＱ（ｎ）とでデータに立ち下がり遷移の有無とを論理積回路１４２４によって比較判別する。
【００４６】
以上により、隣接３画素データが先行表示画素データＰと表示画素データＱとでそれぞれ論理レベル状態が同じであり、かつ、先行表示画素データＰと表示画素データＱとにおいてデータが立ち下がり遷移であると判別したときにのみ表示画素判別結果信号１５１をアクティブ制御する。
【００４７】
以上、図４、図５での説明によれば、データの遷移方向を判別して表示画素判別結果信号１５１を制御することも可能である。
【００４８】
図６は本発明の表示駆動装置が駆動する容量性負荷の形態を示す図であり、ＰＤＰ表示パネル上の走査／維持電極１ラインにおけるデータ電極の第ｎ列に隣接する両隣のデータ電極の間における隣接間の容量負荷状態を表す概略図である。図６（ａ）は電極間に形成される容量を示す斜視図であり、図６（ｂ）は図６（ａ）の平面図である。
【００４９】
図６において６００は本発明の表示駆動装置を含む表示パネルモジュール、１００は図１に記載の本発明の表示駆動装置、６２０は表示ラインを選択駆動制御する走査維持電極制御駆動部、６１１は表示パネル上のデータ電極、６２１は表示パネル上の走査／維持電極、Ｃ１はデータ電極と走査／維持電極間の対向電極間の容量性負荷、Ｃ２は隣接データ電極間の容量性負荷である。
【００５０】
図６においてデータ電極６１１は、走査／維持電極６２１に直交するように配置されており、データ電極は水平方向の表示画素に対応しており、表示画素数分、平行に等間隔で並んでいる。
大画面になるほどデータ電極の長さは長くなり、高精細になるほど電極間の間隔は小さくなる。
データ電極が平行に配置され、データ電極間に電圧が印加されることにより、このデータ電極が容量負荷として作用する。
【００５１】
図７は図６の容量性負荷を駆動する本発明の第１の実施形態における３状態出力回路部１６０の制御による容量結合駆動による駆動の原理と駆動電位を説明する図である。
【００５２】
図７（ａ）は、データ電極の第ｎ列と、第ｎ列に隣接する両隣のデータ電極の第ｎ−１列と第ｎ＋１列の隣接３画素のデータがともに同一レベルで論理状態が“Ｌｏｗ”レベルから“Ｈｉ”レベルへデータが遷移する状態におけるデータ電極の第ｎ列に対応する表示駆動出力ｎをハイインピーダンス制御した場合の容量結合駆動による駆動電位について説明をした図およびグラフである。
【００５３】
図７において
図７（ａ）は図１から図５で説明した駆動制御方法によって図６の表示駆動装置１００がデータ電極の第ｎ列と、第ｎ列に隣接する両隣のデータ電極の第ｎ−１列と第ｎ＋１列の隣接３画素のデータがともに同一レベルで論理状態が“Ｌｏｗ”レベルから“Ｈｉ”レベルへデータが遷移する状態におけるデータ電極の第ｎ列に対応する表示駆動出力端子ｎをハイインピーダンス制御した場合を説明した図である。
【００５４】
図７（ａ）において表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ−１との間のデータ電極間容量負荷をＣ２１、Ｃ２１に発生する電位差をＶ２１、Ｃ２１とＶ２１による電荷量をＱ２１とし、
表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ＋１との間のデータ電極間容量負荷をＣ２２、Ｃ２２に発生する電位差をＶ２２、Ｃ２２とＶ２２による電荷量をＱ２２とし
表示駆動出力端子ｎと走査維持電極間の容量性負荷をＣ１(n)、電荷量をＱ１(n)、
電位差をＶ１（ｎ）とする。
【００５５】
また、
表示駆動出力端子ｎ−１と走査維持電極間の容量性負荷をＣ１(n-1)、
表示駆動出力端子ｎ−１と走査維持電極間の容量性負荷をＣ１(n)、
表示駆動出力端子ｎ＋１と走査維持電極間の容量性負荷をＣ１(n+1)
とする。
【００５６】
ある表示ラインにおける表示駆動出力において、
表示駆動出力端子ｎ−１、表示駆動出力端子ｎ、表示駆動出力端子ｎ＋１、表示駆動出力端子ｎ＋２がいずれも“Ｌｏｗ”レベル電位の状態とする。
次の表示ラインにおける表示駆動出力において、
表示駆動出力端子ｎおよび、表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１が、いずれも“Ｌｏｗ”レベル電位の状態から、“Ｈｉ”レベル電位の状態に遷移する場合に、
表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１とを表示駆動して、表示駆動出力端子ｎをハイインピーダンス制御して表示駆動しないように制御を行う。
【００５７】
このとき、表示駆動出力端子ｎは、表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１とによる表示駆動によって容量結合駆動されてある電位になる。
【００５８】
表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１とを“Ｌｏｗ”レベル電位から“Ｈｉ”レベル電位へ表示駆動によって遷移させたときの電位をＶとし、表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１とによる表示駆動によって容量結合駆動される表示駆動出力端子ｎの駆動電位を電位ＶHi-zとすると、
Ｖ２１＝ＶHi-z−Ｖ、
Ｖ２２＝ＶHi-z−Ｖ、
Ｖ１（ｎ）＝ＶHi-z、
とでき、蓄積電荷は
Ｑ１（ｎ）＝ＶHi-z＊Ｃ１（ｎ）、
Ｑ２１＝（ＶHi-z−Ｖ）＊Ｃ２１
Ｑ２２＝（ＶHi-z−Ｖ）＊Ｃ２２
と表すことができる。
ここで等間隔で平行に並ぶ表示パネルにおいては、
Ｃ２１＝Ｃ２２であり、図６に示すようにデータ電極間容量負荷をＣ２で表し、
Ｃ１（ｎ）は図６に示すように走査維持電極間の容量性負荷をＣ１で表すと、
表示駆動出力端子ｎからみた容量性負荷による電荷量は
Ｑ１（ｎ）＋Ｑ２１＋Ｑ２２＝ＶHi-z＊Ｃ１＋２（ＶHi-z−Ｖ）＊Ｃ２
となる。
【００５９】
ここで、
表示駆動出力端子ｎおよび、表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１が、いずれも“Ｌｏｗ”レベル電位の状態のときの
表示駆動端子ｎからみた容量性負荷による電荷量は電位差Ｖ２１＝Ｖ２２＝Ｖ１（ｎ）＝０であり、総電荷量としては変わらないことから、
Ｑ１（ｎ）＋Ｑ２１＋Ｑ２２＝ＶHi-z＊Ｃ１＋２（ＶHi-z−Ｖ）＊Ｃ２＝０となり
表示駆動出力端子ｎをハイインピーダンス制御した状態での隣接端子の駆動による容量結合駆動による駆動電位は、
ＶHi-z＝２＊Ｃ２／（Ｃ１＋２Ｃ２）＊Ｖ
ＶHi-z＝２／｛（Ｃ１／Ｃ２）＋２｝＊Ｖ
と表すことができるので、
容量結合駆動による駆動電位ＶHi-zは隣接するデータ電極間容量性負荷と走査維持電極間の容量性負荷の比率によって決まることになる。
例えば走査維持電極間の容量性負荷Ｃ１を１０[pF]、隣接するデータ電極間容量性負荷Ｃ２を４５[pF]として、隣接する３画素が同じように動作する場合に、表示駆動出力端子ｎをハイインピーダンス制御しても表示駆動出力端子ｎにおいては
ＶHi-z＝ ２／（１０／４５＋２）＊Ｖ ＝ ０．９＊Ｖ
となり、表示駆動出力端子ｎは、隣接の表示駆動端子ｎ−１および表示駆動端子ｎ＋１の駆動電位Ｖに対して、９０％の電位までは容量結合駆動によって駆動されることになる。
【００６０】
図７（ｂ）は、図７（ａ）で説明した式に基づき、隣接するデータ電極間容量性負荷と走査維持電極間の容量性負荷の比率によって決まる容量結合駆動による電位と表示駆動による電位との比であるＶHi-z／Ｖをグラフ化したものである。
【００６１】
図７（ｂ）において例えばＣ２／Ｃ１比を４の関係、すなわちデータ電極間容量性負荷Ｃ２が走査維持電極間の容量性負荷Ｃ１の４倍であれば“Ｈｉ”電位レベルの９０％までを両隣からの容量結合駆動によって駆動がまかなわれることを示している。
【００６２】
図８は、図１から図７で説明をした本発明の実施の形態において、ハイインピーダンス制御を連続して行う形態を表すブロック図であり、ある連続する４つの表示駆動出力端子間においての２端子をハイインピーダンス制御した場合の隣接端子の駆動による容量結合駆動による駆動電位の算出原理を説明したものである。
【００６３】
図８において
表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ−１との間のデータ電極間容量負荷をＣ２１、蓄積される電荷をＱ２１、蓄積電荷による電位差をＶ２１とし、
表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ＋１との間のデータ電極間容量負荷をＣ２２、蓄積される電荷をＱ２２、蓄積電荷による電位差をＶ２２とし、
表示駆動出力端子ｎと走査維持電極間の容量性負荷をＣ１(n)、蓄積される電荷をＱ１(n)、
蓄積電荷による電位差をＶ１（ｎ）とし、
表示駆動出力端子ｎ＋１に隣接した表示駆動出力端子ｎ＋２との間のデータ電極間容量負荷をＣ２３、Ｃ２３に発生する電位差をＶ２３、Ｃ２３とＶ２３による電荷量をＱ２３とする。
【００６４】
また、
表示駆動出力端子ｎ−１と走査維持電極間の容量性負荷をＣ１(n-1)、
表示駆動出力端子ｎと走査維持電極間の容量性負荷をＣ１(n)、
表示駆動出力端子ｎ＋１と走査維持電極間の容量性負荷をＣ１(n+1)、
表示駆動出力端子ｎ＋２と走査維持電極間の容量性負荷をＣ１(n+2)、
とする。
【００６５】
ある状態のときに、
表示駆動出力端子ｎ−１、表示駆動出力端子ｎ、表示駆動出力端子ｎ＋１、表示駆動出力端子ｎ＋２がいずれも“Ｌｏｗ”レベル電位の状態とする。
【００６６】
表示駆動出力端子ｎおよび、表示駆動出力端子ｎ＋１に隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋２が、いずれも“Ｌｏｗ”レベル電位の状態から、
表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋２とが“Ｌｏｗ”レベル電位から“Ｈｉ”レベル電位へ変化したときの電位をＶとし、ハイインピーダンス制御されたことによる表示駆動出力端子ｎおよび表示駆動出力端子ｎ＋１の容量結合駆動による駆動電位を電位ＶHi-zとすると、
Ｖ２１＝（ＶHi-z1−Ｖ）
Ｖ２２＝（ＶHi-z1−ＶHi-z2）
Ｖ２３＝（ＶHi-z2−Ｖ）
Ｖ３（ｎ）＝ＶHi-z1
Ｖ３（ｎ＋１）＝ＶHi-z2
とでき、蓄積電荷は
Ｑ２１＝Ｃ２１・（ＶHi-z1−Ｖ）
Ｑ２２＝Ｃ２２・（ＶHi-z1−ＶHi-z2）
Ｑ２３＝Ｃ２３       ・（ＶHi-z2−Ｖ）
Ｑ１（ｎ）＝Ｃ１（ｎ）・ＶHi-z1
Ｑ１（ｎ＋１）＝Ｃ１（ｎ＋１）・ＶHi-z2
と表すことができる。
ここで等間隔で平行に並ぶ表示パネルにおいては、
Ｃ２１＝Ｃ２２＝Ｃ２３であり、またＣ１（ｎ）＝Ｃ１（ｎ＋１）であり、
また、ＶHi-z1とＶHi-z2はＣ１およびＣ２の構成が等価構成であることから同レベル電位となるのでＶHi-z1＝ＶHi-z2＝ＶHi-zと置き換える。
図６に示すようにデータ電極間容量負荷をＣ２で表し、
Ｃ１（ｎ）は図６に示すように走査維持電極間の容量性負荷をＣ１で表すと、
表示駆動出力端子ｎからみた容量性負荷による電荷量は
Ｑ１（ｎ）＋Ｑ２１＋Ｑ２２＝Ｃ２＊（ＶHi-z−Ｖ）＋Ｃ２＊（ＶHi-z−ＶHi-z）＋Ｃ１＊ＶHi-z
となる。
【００６７】
ここで、
表示駆動出力端子ｎ、表示駆動出力端子ｎ＋１、表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１に隣接する表示駆動出力端子ｎ＋２が、いずれも“Ｌｏｗ”レベル電位の状態のときの表示駆動端子ｎからみた容量性負荷による電荷量は電位差Ｖ２１＝Ｖ２２＝Ｖ１（ｎ）＝０であり、総電荷量としては変わらないことから、
Ｑ１（ｎ）＋Ｑ２１＋Ｑ２２＝０となり
表示駆動出力端子ｎをハイインピーダンス制御した状態での隣接端子の駆動による容量結合駆動による駆動電位は、
Ｃ２＊（ＶHi-z−Ｖ）＋Ｃ２＊（ＶHi-z−ＶHi-z）＋Ｃ１＊ＶHi-z＝０
この式を展開してＶＨｉ−ｚをＶの式で表すと
ＶHi-z＊（Ｃ２＋Ｃ１）＝Ｃ２＊Ｖ
ＶHi-z＝Ｃ２／（Ｃ１＋Ｃ２）＊Ｖ
ＶHi-z＝１／｛（Ｃ１／Ｃ２）＋１｝＊Ｖ
と表すことができるので
容量結合駆動による駆動電位ＶHi-zはやはり、隣接するデータ電極間容量性負荷と走査維持電極間の容量性負荷の比率によって決まるということができる。
【００６８】
以降、同様な考え方に基づいて連続する端子間で連続してハイインピーダンス制御を連続させた場合のハイインピーダンス制御の各表示駆動出力端子の容量結合駆動による駆動電位を求めることができる。
【００６９】
図９は、本発明の実施の形態における３状態出力回路部１６０の制御を連続して行う実施形態における容量結合駆動による表示駆動出力端子の駆動電位を数式表示した図であり、連続する本数が奇数本か偶数本かによって数式は異なる。
【００７０】
図９（ａ）はハイインピーダンス制御する端子数が奇数本の場合における各表示駆動出力端子における容量駆動によって駆動される電位を数式で示したものであり、
図９（ｂ）はハイインピーダンス制御する端子数が偶数本の場合における各表示駆動出力端子における容量駆動によって駆動される電位を数式で示したものである。
【００７１】
図９（ｃ）は、連続ハイインピーダンス制御時の最も容量結合駆動による駆動電位が最も低くなる表示駆動端子の容量結合駆動電位率と連続ハイインピーダンス制御する本数との関係を示すグラフである。
【００７２】
図９（ａ）において、ｋは１以上の自然数であり、表示駆動出力端子１から表示駆動出力端子２ｋ−１まで連続していることを示している。ここでの２ｋはｋの２倍であることを意味している。
【００７３】
表示駆動出力端子１から表示駆動出力端子２ｋ−１までの連続する表示駆動出力端子において表示画素データがともに同電位で変化する場合、
表示駆動出力端子１と表示駆動出力端子２ｋ−１の２つの表示駆動出力端子を表示駆動することで、
表示駆動出力端子２から表示駆動出力端子２ｋ−２までの連続する表示駆動出力端子をハイインピーダンス制御しても容量結合駆動によって表示駆動出力端子２から表示駆動出力端子２ｋ−１は駆動される。
【００７４】
表示駆動出力端子ｋは、表示駆動出力端子１および表示駆動出力端子２ｋ−１から最も離れた距離に位置する端子であり、最も容量結合駆動による駆動電位が最も低い電位となる。
【００７５】
なお、図９（ａ）には図示していないが表示駆動出力端子ｋ＋２、表示駆動出力端子ｋ＋３、・・・と以降表示駆動出力端子は、表示駆動出力端子２ｋ−１に近づくにしたがって、表示駆動出力端子ｋ＋１は表示駆動出力端子ｋ−１と同じ駆動電位、表示駆動出力端子ｋ＋３は表示駆動出力端子ｋ−３と同じ駆動電位、・・・というようにそれぞれ図示している表示駆動出力端子ｋから表示駆動出力端子２までを折り返した関係の容量駆動による駆動電位となる。
【００７６】
図９（ｂ）において、ｋは１以上の自然数であり、表示駆動出力端子１から表示駆動出力端子２ｋ＋２まで連続していることを示している。ここでの２ｋはｋの２倍であることを意味している。
【００７７】
表示駆動出力端子１から表示駆動出力端子２ｋまでの連続する表示駆動出力端子において表示画素データがともに同電位で変化する場合、
表示駆動出力端子１と表示駆動出力端子２ｋの２つの表示駆動出力端子を表示駆動することで
表示駆動出力端子２から表示駆動出力端子２ｋ−１までの連続する表示駆動出力端子をハイインピーダンス制御しても容量結合駆動によって表示駆動出力端子２から表示駆動出力端子２ｋ−１は駆動される。
【００７８】
表示駆動出力端子ｋおよび表示駆動出力端子ｋ＋１（図示なし）は、表示駆動出力端子１および表示駆動出力端子２ｋから最も離れた距離に位置する端子であり、最も容量結合駆動による駆動電位が最も低い電位となる。
【００７９】
なお、図９（ｂ）には図示していないが表示駆動出力端子ｋ＋１、表示駆動出力端子ｋ＋２、・・・と以降表示駆動出力端子は、表示駆動出力端子２ｋに近づくにしたがって、表示駆動出力端子ｋ＋１は表示駆動出力端子ｋと同じ駆動電位、表示駆動出力端子ｋ＋２は表示駆動出力端子ｋ−１と同じ駆動電位、・・・というようにそれぞれ図示している表示駆動出力端子ｋから表示駆動出力端子２までを折り返した関係の容量駆動による駆動電位となる。
【００８０】
図９（ｃ）は、図９（ａ）、図９（ｂ）の数式において、連続ハイインピーダンス制御時の最も容量結合駆動による駆動電位が最も低くなる表示駆動端子の容量結合駆動電位率と連続ハイインピーダンス制御する本数との関係を示すグラフである。
【００８１】
このグラフより、連続する端子間でハイインピーダンス制御を連続させた場合の容量結合駆動による駆動電位の最も低い駆動電位を予測することができるので、ハイインピーダンス制御を連続させる場合の本数に制限を加えることが可能となる。
【００８２】
以上により、表示画像データの状態によっては、軽負荷時に直接駆動する端子数を低減できるので駆動に伴う急峻な遷移によるＥＭＩや電源ノイズの発生を抑制できる。
【００８３】
図１０は本発明の実施の形態における３状態出力回路部１６０の制御における第３の実施形態を表すブロック図であり、ハイインピーダンス制御有効期間信号１１３の終了後の駆動波形を示す１つの実施例である。ハイインピーダンス制御有効期間信号１１３を終了すると、ハイインピーダンス制御対象であった表示駆動出力端子は従来と同じ表示駆動を再開する。
【００８４】
このとき、ハイインピーダンス制御対象表示駆動出力端子における駆動負荷は電位差分を駆動するだけの容量性負荷であるので軽くて済むので表示駆動に伴う電源ノイズや、ＥＭＩを抑制できる。
【００８５】
以上のように表示駆動する駆動電位と容量結合によって駆動される駆動電位とには電位差があるので、この電位差分についてはハイインピーダンス制御期間終了後にハイインピーダンス制御した表示駆動出力端子を表示駆動することで表示駆動による駆動電位にしてもよい。
【００８６】
図１１は本発明の実施の形態における３状態出力回路部１６０の制御における第４の実施形態を表すブロック図であり、ハイインピーダンス制御有効期間信号１１３の終了期間をパルス幅遅延回路１６１によって端子毎に終了期間を異ならせる構成を示す１つの実施例である。ハイインピーダンス制御期間を終了すると、ハイインピーダンス制御対象であった表示駆動出力端子は従来と同じ表示駆動を再開することは図１０の説明で述べたが、このハイインピーダンス制御期間の終了期間のタイミングをたとえば立下りのみを遅延させるなどのパルス幅遅延回路などで各表示駆動出力端子毎に異ならせることにより、ハイインピーダンス制御対象であった表示駆動出力端子の表示駆動の動再開タイミングがずれるので、さらに表示駆動に伴う電源ノイズや、ＥＭＩを抑制できる。
【００８７】
以上のように２段階に分けて駆動することによりハイインピーダンス制御した表示駆動出力端子の駆動負荷は電位差分を駆動するだけなので軽くて済むので表示駆動に伴う電源ノイズや、ＥＭＩを抑制できる。
【００８８】
図１２は、本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の第５の実施の形態であり、本発明の表示装置における隣接画素データ出力遷移・状態判別制御回路部１４０において判別結果に基づいて、表示画素判別結果信号１５１を出力する際に、隣接する表示駆動間でハイインピーダンス制御するように表示画素判別結果信号１５１が連続した場合、所定の本数を超えないように強制的に表示画素判別結果信号１５１を非アクティブ状態にする連続判別部１４３を付加している。
【００８９】
図１３は図１２における連続判別部を含んだ隣接画素データ出力遷移・状態判別制御回路部１４０の構成略図である。
【００９０】
説明を容易化するため、ハイインピーダンス制御が所定の本数を超えて連続しないように制御する連続判別部周辺の回路のみに限定した図としている。
【００９１】
図１３において
図１３（ａ）はハイインピーダンス制御が所定の本数を超えて連続しないように所定の本数おきに強制的にハイインピーダンス制御判別信号をアクティブにしない回路を連続判別部１４３に用いた１つの実施形態である。
【００９２】
図１３（ａ）では所定の本数として２本を超えて連続しないようにした構成例である。
【００９３】
このようにあらかじめ、所定の本数おきに配置することにより、ハイインピーダンス制御が連続する本数は所定の本数を超えないように制御することができる。
【００９４】
また、この所定の本数おきに強制的にハイインピーダンス制御判別信号をアクティブにしない回路を連続判別部１４３ａを設けるかわりに、該当する１表示画素データに対応する隣接画素データ出力遷移・状態判別制御回路１４０自体を削減してもよい。
【００９５】
また、図１３（ｂ）のように強制的にハイインピーダンス制御判別信号をアクティブにしない連続判別部１４３ｂを１表示画素データに対応する隣接画素データ出力遷移・状態判別制御回路全てに配置して、本表示駆動装置の初期化時や、ブランキング期間などの表示に影響を与えない表示ラインの切り替わり直前の期間において、
ハイインピーダンス強制ＯＦＦ設定入力信号ＯＦＦＳと
レジスタ設定用入力信号ＲＳＣＫを外部入力信号として新たに設けて、
論理積回路の片側入力を電気的に非アクティブに固定する代わりに、レジスタ設定によって、所定の本数や、配置位置を自由に設定変更できるようにしてもよい。
【００９６】
図１３（ｂ）では、表示ライン切り替え信号が入力される前の表示に影響を与えないブランキング期間などでハイインピーダンス強制ＯＦＦ設定入力信号ＯＦＦＳをシリアルにに“・・・０１１０１１０・・・”というようにレジスタ設定用入力信号ＲＳＣＫで順にシフトさせて表示画素判別結果信号１５１を強制的に非アクティブにしたい表示画素列に設定することが可能である。
【００９７】
図１３（ｃ）はハイインピーダンス制御が所定の本数を超えて連続しないように所定の本数おきに強制的にハイインピーダンス制御判別信号をアクティブにしない回路を判別回路部１４３に用いた別の実施形態である。
【００９８】
図１３（ｃ）では所定の本数として３本を超えて連続しないように制御する構成例である。
【００９９】
図１３（ｃ）によると、ハイインピーダンス制御が所定の本数を超えて連続する場合、
判別回路部１４３ｃによって動的に判断ができるので、図１３（ａ）で説明した固定端子を強制的にハイインピーダンス制御をアクティブにしないものよりも、所望の容量結合駆動による最小電位を効率良く確保しながらも、表示画像データの状態によっては、軽負荷時に直接駆動する端子数を低減できるので駆動に伴う急峻な遷移によるＥＭＩや電源ノイズの発生を抑制できる。
【０１００】
図１４は、３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の第１の実施例である。
【０１０１】
図１４（ａ）は、表示画素データＱと、ハイインピーダンス制御有効期間信号１１３と、表示画素判別結果信号１５１とを入力として入力し、表示パネルを駆動するのに最適な電位レベルに変換して表示出力１７１として出力する回路であり、
信号制御回路４１と、電源から供給される“Ｈｉ”レベル電位を電気的に断接制御するＰチャネル型トランジスタ４２と、グラウンドから供給される“Ｌｏｗ”レベル電位を電気的に断接制御するＮチャネル型トランジスタ４３で構成している。
ハイインピーダンス制御有効期間信号１１３がアクティブの状態において、
信号制御回路４１は、表示画素判別結果信号１５１がアクティブ状態にないときは
表示画素データＱの状態に基づいて、表示画素データＱが“Ｈｉ”レベル電位のときは
“Ｈｉ”レベル電位を表示出力１７１から出力するように、Ｐチャネル型トランジスタ４２を接制御して、Ｎチャネル型トランジスタ４３を断制御する。
表示画素データＱが“Ｌｏｗ”レベル電位のときは
“Ｌｏｗ”レベル電位を表示出力１７１から出力するように、Ｐチャネル型トランジスタ４２を断制御して、Ｎチャネル型トランジスタ４３を接制御する。
【０１０２】
ハイインピーダンス制御有効期間信号１１３がアクティブの状態において、
表示画素判別結果信号１５１がアクティブ状態のときは、表示画素データＱの状態に関わらず、表示出力１７１からハイインピーダンスレベルの電位を出力するようにＰチャネル型トランジスタ４２とＮチャネル型トランジスタ４３をともに断制御する。
【０１０３】
図１４（ｂ）は図１４（ａ）における信号制御回路４１の論理構成を透視図的に表した１つの実施例である。
【０１０４】
ハイインピーダンス制御有効期間信号１１３と、表示画素判別結果信号１５１のアクティブレベルを“Ｈｉ”レベル、非アクティブレベルを“Ｌｏｗ”として具体的に説明する。
【０１０５】
ハイインピーダンス制御有効期間信号１１３のアクティブレベル“Ｈｉ”の状態で、かつ表示画素判別結果信号１５１が非アクティブレベル“Ｌｏｗ”の状態においては
論理積回路４４は表示画素判別結果信号１５１“Ｈｉ”を伝播せず、
表示画素データＱの状態によって、Ｐチャネル型トランジスタ４２を接制御、Ｎチャネル型トランジスタ４３を断制御、または、Ｐチャネル型トランジスタ４２を断制御、Ｎチャネル型トランジスタ４３を接制御できるように論理和回路４５と論理積回路４６を構成する。
【０１０６】
例えば、ハイインピーダンス制御有効期間信号１１３のアクティブレベル“Ｈｉ”の状態で、かつ表示画素判別結果信号１５１が非アクティブレベル“Ｌｏｗ”の状態において、
表示画素データＱの状態が“Ｈｉ”レベル電位の場合は、論理反転回路５４によって論理レベルを反転し、論理和回路４５の出力を“Ｌｏｗ”レベル出力させてＰチャネル型トランジスタ４２においては電源電位から供給される“Ｈｉ”レベル電位を電気的に接制御し、
論理積回路４６の出力を“Ｌｏｗ”レベル出力させてＮチャネル型トランジスタ４３においてはグラウンド電位から供給される“Ｌｏｗ”レベル電位を電気的に断制御する。
【０１０７】
以上の制御によって表示画素データＱの電位レベル“Ｈｉ”を表示出力１７１へ伝播させる。
【０１０８】
また、ハイインピーダンス制御有効期間信号１１３のアクティブレベル“Ｈｉ”の状態で、かつ表示画素判別結果信号１５１が非アクティブレベル“Ｌｏｗ”の状態において、
表示画素データＱの状態が“Ｌｏｗ”レベル電位の場合は、論理反転回路５４によって論理レベルを反転し、論理和回路４５の出力を“Ｈｉ”レベル出力させてＰチャネル型トランジスタ４２においては電源電位から供給される“Ｈｉ”レベル電位を電気的に断制御し、
論理積回路４６の出力を“Ｈｉ”レベル出力させてＮチャネル型トランジスタ４３においてはグラウンド電位から供給される“Ｌｏｗ”レベル電位を電気的に接制御する。
【０１０９】
以上の制御によって表示画素データＱの電位レベル“Ｈｉ”を表示出力１７１へ伝播させる。
【０１１０】
以上の制御によって表示画素データＱの電位レベル“Ｌｏｗ”を表示出力１７１へ伝播させる。
【０１１１】
以上の動作によって、表示画素判別結果信号１５１が非アクティブレベル“Ｌｏｗ”のときは、表示出力１７１は表示画素データＱの電位レベルに応じた出力を行う。
【０１１２】
ハイインピーダンス制御有効期間信号１１３のアクティブレベル“Ｈｉ”の状態で、
表示画素判別結果信号１５１がアクティブレベル“Ｈｉ”の状態においては
表示画素データＱの状態によらず、表示画素判別結果信号１５１のアクティブレベル“Ｈｉ”を伝播させて論理和回路４５の出力を“Ｈｉ”レベル出力させてＰチャネル型トランジスタ４２においては電源から供給される“Ｈｉ”レベル電位を電気的に断制御し、論理積回路４６の出力を“Ｌｏｗ”レベル出力させてＮチャネル型トランジスタ４３においてはグラウンドから供給される“Ｌｏｗ”レベル電位を電気的に断制御する。
【０１１３】
以上の動作によって、表示画素判別結果信号１５１がアクティブレベル“Ｌｏｗ”のときは、Ｐチャネル型トランジスタ４２およびＮチャネル型トランジスタ４３をともに断状態に制御して、表示出力１７１は表示画素データＱの電位に関係なくハイインピーダンスレベルの電位を物理的に断制御することなく出力する。
【０１１４】
図１５は、３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の第２の実施例である。
【０１１５】
図１５（ａ）は、表示画素データＱと、ハイインピーダンス制御有効期間信号１１３と、表示画素判別結果信号１５１とを入力として入力し、表示パネルを駆動するのに最適な電位レベルに変換して表示出力１７１として出力する回路であり、
信号制御回路４１と、電源から供給される“Ｈｉ”レベル電位を電気的に断接制御するＰチャネル型のトランジスタ４２と、グラウンドから供給される“Ｌｏｗ”レベル電位を電気的に断接制御するＮチャネル型トランジスタス４３と、
表示出力１７１とを電気的に断接制御するＰチャネル型断接スイッチ５２とで構成している。
【０１１６】
ハイインピーダンス制御有効期間信号１１３がアクティブの状態において、
信号制御回路４１は、表示画素判別結果信号１５１がアクティブ状態にないときは表示画素データＱの状態に基づいて、表示画素データＱが“Ｈｉ”レベル電位のときは
“Ｈｉ”レベル電位を表示出力１７１から出力するように、Ｐチャネル型トランジスタ４２を接制御して、Ｎチャネル型トランジスタ４３を断制御する。
【０１１７】
表示画素データＱが“Ｌｏｗ”レベル電位のときは、
“Ｌｏｗ”レベル電位を表示出力１７１から出力するように、Ｐチャネル型トランジスタ４２を断制御して、Ｎチャネル型トランジスタ４３を接制御する。
【０１１８】
ハイインピーダンス制御有効期間信号１１３がアクティブの状態において、
表示画素判別結果信号１５１がアクティブ状態のときは、表示画素データＱの状態に関わらず、表示出力１７１からハイインピーダンスレベルの電位を出力するようにＰチャネル型断接スイッチ５２を断制御する。
【０１１９】
図１５（ｂ）は図１５（ａ）における信号制御回路４１の論理構成を透視図的に表した１実施例である。
【０１２０】
ハイインピーダンス制御有効期間信号１１３と、表示画素判別結果信号１５１のアクティブレベルを“Ｈｉ”レベル、非アクティブレベルを“Ｌｏｗ”として具体的に説明する。
【０１２１】
ハイインピーダンス制御有効期間信号１１３のアクティブレベル“Ｈｉ”の状態で、
表示画素判別結果信号１５１が非アクティブレベル“Ｌｏｗ”の状態においては
断接スイッチ５２を接制御して、
表示画素データＱの状態によって、Ｐチャネル型トランジスタ４２およびＮチャネル型トランジスタ４３を断接制御できるように構成する。
【０１２２】
表示画素データＱの状態が“Ｈｉ”レベル電位の場合は、論理反転回路５４で論理を反転させてＰチャネル型トランジスタ４２においては電源から供給される“Ｈｉ”レベル電位を電気的に接制御し、Ｎチャネル型トランジスタ４３においてはグラウンドから供給される“Ｌｏｗ”レベル電位を電気的に断制御する。
【０１２３】
以上の動作によって、表示画素判別結果信号１５１が非アクティブレベル“Ｌｏｗ”の状態においては、表示出力１７１は表示画素データＱの電位に応じた出力を行う。
【０１２４】
ハイインピーダンス制御有効期間信号１１３のアクティブレベル“Ｈｉ”の状態で、
表示画素判別結果信号１５１がアクティブレベル“Ｈｉ”の状態においては
表示画素データＱの状態によらず、Ｐチャネル型断接スイッチ５２を断制御する。
【０１２５】
以上の動作によって、表示画素判別結果信号１５１がアクティブレベル“Ｈｉ”の状態においては、Ｐチャネル型断接スイッチ５２によって物理的に出力配線を断制御することで表示出力１７１は表示画素データＱの電位に関係なくハイインピーダンスレベルの電位を出力する。
【０１２６】
図１６は、３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の第３の実施例である。
【０１２７】
図１６（ａ）において７２は低電圧レベルの信号を高電圧レベルの信号に昇圧変換する昇圧回路である。
【０１２８】
昇圧回路を挿入することによって、表示画素データＱの“Ｈｉ”レベル電位を表示パネルを駆動するのに低電圧側回路の電源電位より高い電位レベルが要求される場合、低電圧側回路の電源電位より高い電位レベルの高圧側電源と、昇圧回路７２によって最適な駆動電位レベルに昇圧して出力することが可能となる。
【０１２９】
図１６（ｂ）は図１６（ａ）におけるより具体的な回路構成を示す１つの実施例を示すものである。
【０１３０】
図１７は、本発明に係る表示駆動装置を用いたモジュールパッケージの平面図である。図１７において、１７００はモジュールパッケージ、１７０１は表示入力信号接合端子部、１７０２はＦＰＣ、１７０３は表示出力接合端子部、１７０４はデータドライバ（本発明の表示駆動装置）である。
【０１３１】
図１８は、図１７のモジュールパッケージ１７００を用いたパネルモジュールの平面図である。図１８において、１８００はパネルモジュール、１８０１はＰＤＰパネル、１８０２は表示入力共通基板、１８０３は信号処理制御回路である。ＰＤＰパネル１８０１の複数分割列の各々に対して１個のモジュールパッケージ１７００が用いられるので、個々のデータドライバ１００における消費電力低減がパネルモジュール１８００全体の消費電力低減に大きく寄与する。
【０１３２】
図１９は、図１８のパネルモジュール１８００を用いたテレビセットの回路ブロック図である。図１９において、１９００はテレビセット、１９０１はパネルブロックである。
【０１３３】
なお、隣接画素データ出力遷移・状態判別制御回路部１４０の実施の形態、３状態出力回路部１６０の制御の実施の形態、３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の実施例は、それぞれの構成の１例を示すものであり、組み合わせて構成してもよい。
【０１３４】
なお、ハイインピーダンス制御有効期間信号１１３は外部より直接入力される信号としたが、本発明の表示駆動装置内で走査ライン切り替え信号より所望のパルス幅の信号を生成してもよい。
【産業上の利用可能性】
【０１３５】
以上説明したように、本発明は、ＥＭＩを抑えることができるので、ＰＤＰやＥＬパネル等の容量性の負荷を有する表示パネルのドライバとして有用である。
【符号の説明】
【０１３６】
DIN  入力表示画素データ
Ｑ  表示画素データ
Ｐ  先行表示画素データ
１１０  第１のラッチ部
１２０  第２のラッチ部
１２１  表示画素データＱ
１４０  隣接画素データ出力遷移・状態判別制御回路部
１４１  隣接画素データ出力遷移・状態判別制御回路部１４０を構成する一部である表示画素データ遷移状態判別部
１４２  隣接画素データ出力遷移・状態判別制御回路部１４０を構成する一部である隣接画素データ比較判別部
１５１  表示画素判別結果信号
１６０  ３状態出力回路部
１８０  表示駆動出力端子部
１１２  走査ライン切り替え信号
１１３  ハイインピーダンス制御有効期間信号
１７１  表示出力
Ｑ（ｎ）  表示画素ｎの表示画素データ
Ｑ（ｎ−１）、Ｑ（ｎ＋１）  表示画素ｎに隣接する表示画素データ
１４１１  排他的論理和回路
１４２１、１４２２、１４２３、１４２４  論理積回路
１４１２  先行表示画素を反転入力とする論理積回路
１４１３  表示画素を反転入力とする論理積回路
６００  本発明の表示駆動装置を含む表示パネルモジュール
１００  本発明の表示駆動装置
６２０  表示ラインを選択駆動制御する走査維持電極制御駆動部
６２１  走査／維持電極
６１１  データ電極
Ｃ１  データ電極と走査／維持電極間の対向電極間の容量性負荷
Ｃ２  隣接データ電極間の容量性負荷
Ｃ２１  表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ−１との間のデータ電極間容量負荷
Ｖ２１  Ｃ２１に発生する電位差
Ｑ２１  Ｃ２１とＶ２１による電荷量
Ｃ２２  表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ＋１との間のデータ電極間容量負荷
Ｖ２２  Ｃ２２に発生する電位差
Ｑ２２  Ｃ２２とＶ２２による電荷量
Ｖ  表示駆動による駆動電位
ＶHi-z  隣接容量結合駆動による駆動電位
Ｃ２３  表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ＋１との間のデータ電極間容量負荷
Ｖ２３  Ｃ２３に発生する電位差
Ｑ２３  Ｃ２３とＶ２３による電荷量
１６１  パルス幅遅延回路
１４３、１４３ａ、１４３ｂ  連続判別部
ＯＦＦＳ  ハイインピーダンス強制ＯＦＦ設定入力信号
ＲＳＣＫ  レジスタ設定用入力信号
１７１  表示出力
４１  信号制御回路
４２  Ｐチャネル型のトランジスタ
４３  Ｎチャネル型トランジスタ
４５  論理和回路
４６  論理積回路
５４  論理反転回路
５２  Ｐチャネル型断接スイッチ
７２  昇圧回路
１７００  モジュールパッケージ
１７０１  表示入力信号接合端子部
１７０２  ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）
１７０３  表示出力接合端子部
１７０４  データドライバ
１８００  パネルモジュール
１８０１  ＰＤＰパネル
１８０２  表示入力共通基板
１８０３  信号処理制御回路
１９００  テレビセット
１９０１  パネルブロック
【図１】
2013007761.tif 000003
【図２】
2013007761.tif 000004
【図３】
2013007761.tif 000005
【図４】
2013007761.tif 000006
【図５】
2013007761.tif 000007
【図６】
2013007761.tif 000008
【図７】
2013007761.tif 000009
【図８】
2013007761.tif 000010
【図９（ａ）】
2013007761.tif 000011
【図９（ｂ）】
2013007761.tif 000012
【図９（ｃ）】
2013007761.tif 000013
【図１０】
2013007761.tif 000014
【図１１】
2013007761.tif 000015
【図１２】
2013007761.tif 000016
【図１３（ａ）】
2013007761.tif 000017
【図１３（ｂ）】
2013007761.tif 000018
【図１３（ｃ）】
2013007761.tif 000019
【図１４】
2013007761.tif 000020
【図１５】
2013007761.tif 000021
【図１６】
2013007761.tif 000022
【図１７】
2013007761.tif 000023
【図１８】
2013007761.tif 000024
【図１９】
2013007761.tif 000025