(57)【要約】【課題】レイアウト面積の増加を抑えつつロックアップ時間の高速化を実現する。【解決手段】本発明に係る遅延ロックループ回路１は、遅延ライン３と、初期遅延モニタリング部４と、位相比較部５と、遅延制御部６と、ファイン遅延部７とを備え、初期遅延モニタリング部４は、基準クロックと複数の単位遅延部のうちの一部の単位遅延部が出力する単位遅延クロックとの位相を比較する複数の位相比較用フリップフロップを備え、これら位相比較用フリップフロップの数を単位として当該比較を段階的に繰り返すことにより、全範囲について初期遅延モニタリングを行うものである。【選択図】図１
2013030984.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続されそれぞれが単位遅延クロックを出力する複数の単位遅延部を備え、基準クロック及び段数制御信号を入力し、位相遅延クロックを出力する遅延ラインと、
前記基準クロック及び前記単位遅延クロックを入力し、初期遅延モニタリングの結果である単位遅延段数設定信号を出力する初期遅延モニタリング手段と、
前記基準クロック及びフィードバッククロックを入力し、位相比較結果信号を出力する位相比較手段と、
前記単位遅延段数設定信号及び前記位相比較結果信号を入力し、前記段数制御信号及びファイン遅延制御信号を出力する遅延制御手段と、
前記位相遅延クロック及び前記ファイン遅延制御信号を入力し、前記フィードバッククロックを出力するファイン遅延手段と、
を備え、
前記初期遅延モニタリング手段は、前記基準クロックと前記複数の単位遅延部のうちの一部の単位遅延部が出力する前記単位遅延クロックとの位相を比較する複数の位相比較用フリップフロップを備え、これら位相比較用フリップフロップの数を単位として当該比較を段階的に繰り返すことにより、全範囲について前記初期遅延モニタリングを行う、
遅延ロックループ回路。
【請求項２】
前記単位遅延部の総数をＭ、前記位相比較用フリップフロップの数をＮとするとき、Ｍ＝α×Ｎ（αは２以上の整数）の関係が成り立つ、
請求項１に記載の遅延ロックループ回路。
【請求項３】
前記位相比較用フリップフロップの総数Ｏは、メタス対策で必要なフリップフロップの段数をＰとするとき、Ｏ＝Ｎ×Ｐである、
請求項２に記載の遅延ロックループ回路。
【請求項４】
前記遅延ラインは、全ての前記単位遅延部からの前記単位遅延クロックを前記初期遅延モニタリング手段に出力し、
前記初期遅延モニタリング手段は、全ての前記単位遅延クロックのうちの一部を前記位相比較用フリップフロップに出力する単位遅延クロック選択手段を備える、
請求項１〜３のいずれか１項に記載の遅延ロックループ回路。
【請求項５】
Ｍａｓｔｅｒ／Ｓｌａｖｅ方式を備え、
Ｍａｓｔｅｒ側の回路は、複数の前記遅延ラインと、当該遅延ラインと同数の前記ファイン遅延手段と、前記基準クロック、前記位相遅延クロック及び遅延ライン群選択信号を入力し前記ファイン遅延部に選択クロック信号を出力する複数の遅延ライン群選択手段とを備え、
前記遅延制御手段は、前記段数制御信号を前記全ての遅延ラインに出力し、前記ファイン遅延制御信号を前記全てのファイン遅延手段に出力し、
Ｓｌａｖｅ側の回路は、前記基準クロックとは異なる他の基準クロックを出力する手段と、前記他の基準クロック及び前記遅延制御手段が出力する段数制御信号を入力し前記位相単位クロックを出力する遅延ラインと、当該出力された位相単位クロック及び前記遅延制御手段が出力するファイン遅延制御信号を入力し位相遅延クロックを出力するファイン遅延手段とを備える、
請求項１〜３のいずれか１つに記載の遅延ロックループ回路。
【請求項６】
直列に接続されそれぞれが単位遅延クロックを出力する複数の単位遅延部を備え、基準クロック及び段数制御信号を入力し、位相遅延クロックを出力する遅延ラインと、
前記基準クロック及び前記単位遅延クロックを入力し、初期遅延モニタリングの結果である単位遅延段数設定信号を出力する初期遅延モニタリング手段と、
前記基準クロック及びフィードバッククロックを入力し、位相比較結果信号を出力する位相比較手段と、
前記単位遅延段数設定信号及び前記位相比較結果信号を入力し、前記段数制御信号及びファイン遅延制御信号を出力する遅延制御手段と、
前記位相遅延クロック及び前記ファイン遅延制御信号を入力し、前記フィードバッククロックを出力するファイン遅延手段と、
を備える遅延ロックループ回路のロックアップ方法であって、
前記基準クロックと前記複数の単位遅延部のうちの一部の単位遅延部が出力する前記単位遅延クロックとの位相を比較するステップと、
当該比較に用いられた単位遅延クロックの数を単位として当該比較を段階的に繰り返すことにより、全範囲について前記初期遅延モニタリングを行うステップと、
を備える遅延ロックループ回路のロックアップ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延ロックループ（以下、ＤＬＬと称す）回路に関し、特にロックアップ回路に関するものである。
【背景技術】
【０００２】
ＤＬＬ回路は、ＤＤＲメモリインターフェイス等において位相調整機能を実現するものとして広く用いられている。
【０００３】
特許文献１は、ＤＬＬ回路を高速にロックアップさせることを目的とするものであり、初期遅延モニタリングを行う機能を有し、当該初期遅延モニタリングにより初期設定コードを生成することを特徴とするものである。同文献に係るＤＬＬ回路は、同文献図２に示されるように、クロック入力バッファ（１００）（同文献において引用される番号を括弧内に示す）、初期動作設定手段（２００）、遅延ライン（３００）、ファイン遅延手段（４００）、クロックドライバ（５００）、遅延補償手段（６００）、位相比較手段（７００）、初期遅延モニタリング手段（８００）及びシフトレジスタ（９００）を含む。
【０００４】
上記遅延ライン（３００）は、同文献図４に示されるように、直列連結したｎ個の単位遅延部（３１０＜１：ｎ＞）を含む。それぞれの単位遅延部（３１０＜１：ｎ＞）は、ｎ個の単位遅延クロック（ｕｄｌｙ＜１：ｎ＞）をそれぞれ１つずつ出力するように構成される。
【０００５】
上記初期遅延モニタリング手段（８００）は、同文献図５に示されるように、基準クロック（ｃｌｋ＿ｒｅｆ）とｎ−１ビットの単位遅延クロック（ｕｄｌｙ＜１：ｎ−１＞）の位相をそれぞれ比較して初期位相コード（ｉｎｉｐｈ＜１：ｎ−１＞）を生成する初期位相情報抽出部（８１０）及び初期位相コード（ｉｎｉｐｈ＜１：ｎ−１＞）をデコーディングして初期設定コード（ｉｎｉｓｅｔ＜１：ｎ＞）を出力する第１デコーディング部（８２０）を含むことができる。
【０００６】
遅延ライン（３００）より出力される単位遅延（クロックｕｄｌｙ＜１：ｎ−１＞）は、初期遅延モニタリング手段（８００）に伝達される。初期遅延モニタリング手段（８００）は、ｎ−１個の単位遅延クロック（ｕｄｌｙ＜１：ｎ−１＞）と基準クロック（ｃｌｋ＿ｒｅｆ）の位相をそれぞれ比較し、基準クロック（ｃｌｋ＿ｒｅｆ）とフィードバッククロック（ｃｌｋ＿ｆｂ）の位相情報によって、初期設定コード（ｉｎｉｓｅｔ＜１：ｎ＞）を生成する。基準クロック（ｃｌｋ＿ｒｅｆ）とフィードバッククロック（ｃｌｋ＿ｆｂ）の位相を近接させるためには、遅延ライン（３００）が基準クロック（ｃｌｋ＿ｒｅｆ）をどれくらい遅延させなければならないかを把握する必要がある。結果的に、遅延ライン３００が出力するｎ−１個の単位遅延クロック（ｕｄｌｙ＜１：ｎ−１＞）によって、基準クロック（ｃｌｋ＿ｒｅｆ）とフィードバッククロック（ｃｌｋ＿ｆｂ）の位相差を最小化させる初期設定コード（ｉｎｉｓｅｔ＜１：ｎ＞）の論理値が抽出可能となる。
【０００７】
また、本発明に関連する先行技術として、特許文献２〜５が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１４１９５４号公報
【特許文献２】特開２００３−８４１１号公報
【特許文献３】特開２００４−１１０４９０号公報
【特許文献４】特開２００７−１２４３６３号公報
【特許文献５】特開２０００−２９８５３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年、ＤＬＬ回路のロックアップ時間の高速化が特に求められている。一般的にＤＬＬ回路でロックアップを高速化するためには、初期位相遅延をモニタリングする回路と初期位相遅延の結果より所望の位相遅延となる遅延回路の段数を判定する回路を追加する必要がある。このようなモニタリング回路と判定回路の追加は、レイアウト面積の増加を招き、レイアウト面積の増加は、ＬＳＩチップのコスト増加につながる。そのため、レイアウト面積の増加を抑えつつロックアップ時間の高速化を実現することができる回路の開発が求められている。
【００１０】
上記特許文献１に係る技術によれば、ロックアップ時間の高速化を図ることができるが、レイアウト面積の増加が問題となる。理由は、次のとおりである。
【００１１】
上記遅延ライン（３００）は、直列連結したｎ個の単位遅延部（３１０＜１：ｎ＞）を含み、それぞれの単位遅延部（３１０＜１：ｎ＞）は、ｎ個の単位遅延クロック（ｕｄｌｙ＜１：ｎ＞）をそれぞれ１つずつ出力するように構成されている。また、初期遅延モニタリング手段（８００）は、基準クロック（ｃｌｋ＿ｒｅｆ）とｎ−１ビットの単位遅延クロック（ｕｄｌｙ＜１：ｎ−１＞）の位相をそれぞれ比較して初期位相コード（ｉｎｉｐｈ＜１：ｎ−１＞）を生成する初期位相情報抽出部（８１０）を含んでいる。更に、初期位相情報抽出部（８１０）は、直列連結したｎ−１個の第６フリップフロップ（ＦＦ６＜１：ｎ−１＞）を含んでいる。
【００１２】
上記構成を有する特許文献１に係るＤＬＬ回路においては、遅延ライン（３００）における単位遅延部（３１０）の個数分だけ初期遅延モニタリング用に単位遅延クロック（ｕｄｌｙ＜１：ｎ−１＞）を取り出す必要がある。また、初期遅延モニタリング手段（８００）にある初期位相情報抽出部（８１０）は、それぞれの単位遅延クロック（ｕｄｌｙ＜１：ｎ−１＞）のビット数分だけフリップフロップ（ＦＦ６）を必要とする。更に、同文献には明記されていないが、当該フリップフロップ（ＦＦ６）は、フリップフロップのメタス対策として単位遅延クロック（ｕｄｌｙ＜１：ｎ−１＞）の各ビットに対して最低でもシリアルに２つ以上接続されることが一般的である。従って、同文献に係るＤＬＬ回路を高速にロックアップさせるためには、初期遅延モニタリング用に単位遅延クロック（ｕｄｌｙ＜１：ｎ−１＞）を取り出すための配線リソース及び初期位相情報抽出用のフリップフロップ（ＦＦ６）が、単位遅延部（３１０）の個数の２倍は必要となる。そのため、配線、素子等の増加によるレイアウト面積の増加を避けることができない。
【課題を解決するための手段】
【００１３】
本発明の一態様は、直列に接続されそれぞれが単位遅延クロックを出力する複数の単位遅延部を備え、基準クロック及び段数制御信号を入力し、位相遅延クロックを出力する遅延ラインと、前記基準クロック及び前記単位遅延クロックを入力し、初期遅延モニタリングの結果である単位遅延段数設定信号を出力する初期遅延モニタリング手段と、前記基準クロック及びフィードバッククロックを入力し、位相比較結果信号を出力する位相比較手段と、前記単位遅延段数設定信号及び前記位相比較結果信号を入力し、前記段数制御信号及びファイン遅延制御信号を出力する遅延制御手段と、前記位相遅延クロック及び前記ファイン遅延制御信号を入力し、前記フィードバッククロックを出力するファイン遅延手段とを備え、前記初期遅延モニタリング手段は、前記基準クロックと前記複数の単位遅延部のうちの一部の単位遅延部が出力する前記単位遅延クロックとの位相を比較する複数の位相比較用フリップフロップを備え、これら位相比較用フリップフロップの数を単位として当該比較を段階的に繰り返すことにより、全範囲について前記初期遅延モニタリングを行う遅延ロックループ回路である。
【００１４】
また、本発明の他の態様は、直列に接続されそれぞれが単位遅延クロックを出力する複数の単位遅延部を備え、基準クロック及び段数制御信号を入力し、位相遅延クロックを出力する遅延ラインと、前記基準クロック及び前記単位遅延クロックを入力し、初期遅延モニタリングの結果である単位遅延段数設定信号を出力する初期遅延モニタリング手段と、前記基準クロック及びフィードバッククロックを入力し、位相比較結果信号を出力する位相比較手段と、前記単位遅延段数設定信号及び前記位相比較結果信号を入力し、前記段数制御信号及びファイン遅延制御信号を出力する遅延制御手段と、前記位相遅延クロック及び前記ファイン遅延制御信号を入力し、前記フィードバッククロックを出力するファイン遅延手段とを備える遅延ロックループ回路のロックアップ方法であって、前記基準クロックと前記複数の単位遅延部のうちの一部の単位遅延部が出力する前記単位遅延クロックとの位相を比較するステップと、当該比較に用いられた単位遅延クロックの数を単位として当該比較を段階的に繰り返すことにより、全範囲について前記初期遅延モニタリングを行うステップとを備えるものである。
【００１５】
これにより、初期遅延モニタリングに必要な単位遅延クロックの本数と初期位相情報抽出用のフリップフロップの個数が従来よりも少なくなる。
【発明の効果】
【００１６】
本発明によれば、レイアウト面積の増加を抑えつつロックアップ時間の高速化を実現することができる。また、素子の増加による消費電流の増加を防止することもできる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係るＤＬＬ回路の構成を示す図である。
【図２】実施の形態１に係る遅延ラインの回路構成を示す図である。
【図３】実施の形態１に係る初期遅延モニタリング部の回路構成を示す図である。
【図４】実施の形態１〜３に係るＤＬＬ回路におけるロックアップフローを示すフローチャートである。
【図５】実施の形態１及び２において、初期遅延モニタリングを分割して行う際の対象となる単位遅延部のリストを例示する図である。
【図６】実施の形態１〜３において、位相エッジの有無を判定する基準を例示する図である。
【図７】実施の形態１に係る初期遅延モニタリング部に入力される基準クロックと単位遅延クロックとの位相関係を例示する図である。
【図８】本発明の実施の形態２に係るＤＬＬ回路の構成を示す図である。
【図９】実施の形態２及び３に係る遅延ラインの回路構成を示す図である。
【図１０】実施の形態２に係る初期遅延モニタリング部の回路構成を示す図である。
【図１１】本発明の実施の形態３に係るＤＬＬ回路の構成を示す図である。
【図１２】実施の形態３に係る初期遅延モニタリング部の回路構成を示す図である。
【図１３】実施の形態３において、初期遅延モニタリングを分割して行う際の対象となる単位遅延部のリストを例示する図である。
【発明を実施するための形態】
【００１８】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に係るＤＬＬ回路１の構成を示している。ＤＬＬ回路１は、クロック入力バッファ２、遅延ライン３、初期遅延モニタリング部４、遅延制御部５、ファイン遅延部６、クロックドライバ７、及び位相比較部８を含む。
【００１９】
クロック入力バッファ２は、外部クロックＣＬＫ＿ＩＮを入力し、基準クロックＣＬＫ＿ＲＥＦを出力する。
【００２０】
遅延ライン３は、基準クロックＣＬＫ＿ＲＥＦと単位遅延部の段数制御信号ＤＬＹＳＥＬ＜１：４ｎ＞を入力し、位相遅延クロックＤＯＵＴ及び単位遅延クロックＤＬＹ＜ｎ：１＞を出力する。
【００２１】
ファイン遅延部６は、位相遅延クロックＤＯＵＴ及びファイン遅延制御信号ＦＩＮＥＣＮＴを入力し、位相遅延クロックＣＬＫ＿ＦＢを生成する。
【００２２】
初期遅延モニタリング部４は、基準クロックＣＬＫ＿ＲＥＦ及び単位遅延クロックＤＬＹ＜ｎ：１＞を入力し、初期遅延モニタリング結果である単位遅延段数の設定信号ＩＮＴ＿ＤＬＹ＿ＣＮＴを出力する。
【００２３】
位相比較部８は、基準クロックＣＬＫ＿ＲＥＦ及びフィードバッククロックＣＬＫ＿ＦＢを入力し、位相比較結果信号ＰＨＣＭＰを出力する。
【００２４】
遅延制御部５は、単位遅延部の段数設定を行い、位相比較結果信号ＰＨＣＭＰ及び初期遅延モニタリング結果である単位遅延段数の設定信号ＩＮＴ＿ＤＬＹ＿ＣＮＴを入力し、単位遅延部の段数制御信号ＤＬＹＳＥＬ＜１：４ｎ＞及びファイン遅延制御信号ＦＩＮＥＣＮＴを出力する。
【００２５】
クロックドライバ７は、位相遅延クロックＣＬＫ＿ＦＢを入力し、位相遅延クロックＣＬＫ＿ＯＵＴを出力する。
【００２６】
図２は、遅延ライン３の回路構成を示している。遅延ライン３は、４ｎ個の単位遅延部１１＜１＞〜１１＜４ｎ＞を含む。
【００２７】
単位遅延部１１＜４ｎ＞は、基準クロックＣＬＫ＿ＲＥＦ、ＧＮＤレベル入力及び単位遅延部の段数制御信号ＤＬＹＳＥＬ＜４ｎ＞を入力し、単位遅延クロックＣＤ４ｎを出力する。単位遅延部１１＜４ｎ−１＞は、単位遅延クロックＣＤ４ｎ、基準クロックＣＬＫ＿ＲＥＦ及び単位遅延部の段数制御信号ＤＬＹＳＥＬ＜４ｎ−１＞を入力し、単位遅延クロックＣＤ４ｎ−１を出力する。
【００２８】
前述のように、４ｎ個の各単位遅延部１１＜１＞〜１１＜４ｎ＞は、段数制御信号ＤＬＹＳＥＬ、基準クロックＣＬＫ＿ＲＥＦ及び前段の単位遅延部１１から出力される単位遅延クロックを入力する。各単位遅延部１１＜４ｎ＞〜１１＜１＞は、シリアルに接続している。
【００２９】
一部の単位遅延部１１＜１＞〜１１＜ｎ＞は、それぞれ単位遅延クロックＤＬＹ＜ｎ＞〜ＤＬＹ＜１＞を出力し、単位遅延部１１＜１＞は、位相遅延クロックＯＵＴを出力する。
【００３０】
図３は、初期遅延モニタリング部４の回路構成を示している。初期遅延モニタリング部４は、初期遅延の位相比較用フリップフロップ１６＜１＞〜１６＜ｎ＞、初期遅延の位相比較用フリップフロップ１７＜１＞〜１７＜ｎ＞及び初期遅延制御部１８を含む。
【００３１】
初期遅延の位相比較用フリップフロップ１６＜１＞は、基準クロックＣＬＫ＿ＲＥＦをクロック入力とし又単位遅延クロックＤＬＹ＜１＞をデータ入力として、初期位相情報ＩＮＩＰＨ１＜１＞を出力する。位相比較用フリップフロップ１７＜１＞は、初期位相情報ＩＮＩＰＨ１＜１＞をデータ入力とし又基準クロックＣＬＫ＿ＲＥＦをクロック入力として、初期位相情報ＩＮＩＰＨ２＜１＞を出力する。同様に、初期遅延の位相比較用フリップフロップ１６＜２＞は、基準クロックＣＬＫ＿ＲＥＦ及び単位遅延クロックＤＬＹ＜２＞を入力として単位遅延位相ＩＮＩＰＨ１＜２＞を出力する。位相比較用フリップフロップ１７＜２＞は、初期位相情報ＩＮＩＰＨ１＜２＞及び基準クロックＣＬＫ＿ＲＥＦを入力とし、初期位相情報ＩＮＩＰＨ２＜２＞を出力する。
【００３２】
前述のように、位相比較用フリップフロップ１６＜１：ｎ＞と位相比較用フリップフロップ１７＜１：ｎ＞を接続した組合せが、単位遅延クロックＤＬＹ＜１：ｎ＞の本数分だけ具備されている。当該位相比較用フリップフロップ１６，１７の組合せの数ｎは、上記遅延ライン３の単位遅延部１１＜１＞〜１１＜４ｎ＞の総数４ｎの１／４に相当する。各位相比較用フリップフロップ１７＜１：ｎ＞から初期位相情報ＩＮＩＰＨ２＜１：ｎ＞が生成される。
【００３３】
初期遅延制御部１８は、初期位相情報ＩＮＩＰＨ２＜１：ｎ＞を入力し、初期遅延モニタリング結果である単位遅延段数の設定信号ＩＮＴ＿ＤＬＹ＿ＣＮＴを出力する。
【００３４】
以下に、上記ＤＬＬ回路１の動作を説明する。図４は、ＤＬＬ回路１におけるロックアップフローを示している。当該ロックアップフローは、初期遅延モニタリングフローＳ１０、微調整遅延制御Ｓ１７、及び位相ロックの判定Ｓ１８を含む。
【００３５】
初期遅延モニタリングフローＳ１０は、遅延ライングループ設定Ｓ１１、エッジサーチＳ１２、位相エッジの有無の判定Ｓ１３、次の遅延ライングループへの切替Ｓ１４、初期遅延制御コード演算Ｓ１５及び初期遅延制御コード設定Ｓ１６を含む。
【００３６】
初期遅延モニタリングフローＳ１０は、フロー開始直後から行われ、その後微調整遅延制御Ｓ１７及び位相ロックの判定Ｓ１８の順に処理が行われ、ロックに至る。
【００３７】
初期遅延モニタリングフローＳ１０においては、遅延ライングループ設定Ｓ１１及びエッジサーチＳ１２後に位相エッジの有無の判定Ｓ１３が行われる。当該判定Ｓ１３において、位相エッジが無いと判定された場合には、次の遅延ライングループへの切替Ｓ１４が行われた後、再度遅延ライングループ設定Ｓ１１が行われる。一方、判定Ｓ１３において、位相エッジが有ると判定された場合には、初期遅延制御コード演算Ｓ１５及び初期遅延制御コード設定Ｓ１６が行われた後、初期遅延モニタリングフローＳ１０が完了する。
【００３８】
本実施の形態に係るＤＬＬ回路１は、遅延ライン３から出力する単位遅延クロックＤＬＹ＜ｎ：１＞をｎ本備える。この本数は、単位遅延部１１＜１＞〜１１＜４ｎ＞の総段数４ｎの１／４である。図２の遅延ライン３が示すように、シリアルに接続された単位遅延部１１＜１＞〜１１＜４ｎ＞のうち、一部の単位遅延部１１＜１＞〜１１＜ｎ＞の単位遅延クロックのみが単位遅延クロックＤＬＹ＜ｎ：１＞として出力される。
【００３９】
単位遅延クロックＤＬＹ＜ｎ：１＞は、初期遅延モニタリング部４に入力する。図３の初期遅延モニタリング部４が示すように、単位遅延クロックＤＬＹ＜ｎ：１＞は、単位遅延部１１の総数４ｎの１／４となるｎ個の初期遅延の位相比較用フリップフロップ１６＜１＞〜１６＜ｎ＞に入力する。また、本実施の形態においては、メタス対策に必要なフリップフロップの段数を２段と仮定していることから、単位遅延クロックＤＬＹ＜ｎ：１＞はｎ個の初期遅延の位相比較用フリップフロップ１７＜１＞〜１７＜ｎ＞にも入力する。
【００４０】
以下に、上記構成を図４のフローにあてはめてロックアップの説明をする。初期遅延モニタリングフローＳ１０は、最初に遅延ライン３をグループ単位に分けてモニタリングできるようにするための遅延ライングループ設定Ｓ１１を行う。当該設定Ｓ１１は、単位遅延部の段数制御信号ＤＬＹＳＥＬ＜４ｎ：１＞により、遅延ライン３の単位遅延部１１を所望の段数にする。具体的には、遅延ライングループ設定Ｓ１１は、図５に示すようなリストを用いて行われる。
【００４１】
図５は、初期遅延モニタリングを分割して行う際の対象となる単位遅延部のリストを例示している。モニタリング順序の"１"の行にある単位遅延部１１を通る段数リストに従い、単位遅延クロックＤＬＹ＜ｎ：１＞から遅延した信号が出力するように、単位遅延部の段数制御信号ＤＬＹＳＥＬ＜４ｎ：１＞により遅延ライン３の単位遅延部１１＜１＞〜１１＜４ｎ＞を通る段数が制御される。モニタリング順序の"１"についてみれば、入力クロックＣＬＫ＿ＩＮが遅延ライン３の単位遅延部１１＜１＞〜１１＜ｎ＞を通るように、単位遅延部の段数制御信号ＤＬＹＳＥＬ＜ｎ−１：１＞を"１"固定とし、単位遅延部の段数制御信号ＤＬＹＳＥＬ＜４ｎ：ｎ＞を"０"固定とする。これにより、所望の初期遅延モニタリング対象となる単位遅延部１１の単位遅延クロックＤＬＹ＜ｎ：１＞が得られる。
【００４２】
次に、エッジサーチＳ１２が行われる。図７は、初期遅延モニタリング部４に入力される基準クロックＣＬＫ＿ＲＥＦと単位遅延クロックＤＬＹ＜ｎ：１＞との位相関係を例示している。エッジサーチＳ１２は、初期遅延モニタリング部４に入力される基準クロックＣＬＫ＿ＲＥＦと単位遅延クロックＤＬＹ＜ｎ：１＞との位相関係から最も適当なものをサーチする。例えば、基準クロックＣＬＫ＿ＲＥＦの位相に対して同位相となるものが所望であれば、基準クロックＣＬＫ＿ＲＥＦと位相が最も近い単位遅延クロックＤＬＹ＜ｎ：１＞がサーチされ、ＤＬＹ＜ｎ−２＞又はＤＬＹ＜ｎ−１＞が最も適当であると判断される。エッジサーチＳ１２において基準クロックＣＬＫ＿ＲＥＦと単位遅延クロックＤＬＹ＜ｎ：１＞との位相関係を取り込む手段として、位相比較用フリップフロップ１６＜１：ｎ＞と位相比較用フリップフロップ１７＜１：ｎ＞が用いられる。これにより、基準クロックＣＬＫ＿ＲＥＦのエッジでデータの単位遅延クロックＤＬＹ＜ｎ：１＞が取り込まれ、初期位相情報ＩＮＩＰＨ２＜１：ｎ＞が初期遅延制御部１８に供給される。
【００４３】
位相エッジの有無の判定Ｓ１３は、エッジサーチＳ１２で取り込んだ初期位相情報ＩＮＩＰＨ２＜１：ｎ＞に基づいて行われる。図６は、位相エッジの有無を判定する基準を例示している。初期位相情報ＩＮＩＰＨ２＜１：ｎ＞のデータパタンを位相エッジ判定順序に沿って表中のパタンと照合することで位相エッジ有無の判定を行う。図６で示す照合パタンは、基準クロックＣＬＫ＿ＲＥＦと位相が最も近い単位遅延クロックＤＬＹ＜ｎ：１＞をサーチする場合を例示している。位相エッジ有無の判定は、位相エッジ判定順序"１"から順に各行で示すデータパタンが初期位相情報ＩＮＩＰＨ２＜１：ｎ＞と一致しているか否かを照合することにより行われる。一致する場合には、当該判定Ｓ１３を終了し、初期遅延制御コード演算Ｓ１５へ進む。このように、行の左から最初に"１０"のパタンが初期位相情報ＩＮＩＰＨ２＜１：ｎ＞の値に含まれているか否かをサーチすることで、基準クロックＣＬＫ＿ＲＥＦと同位相の単位遅延クロックＤＬＹ＜ｎ：１＞があるか否かを判定することができるが、図６のパタンは、"１００"の３値で判定するものである。これは、入力クロックＣＬＫ＿ＩＮのジッタ、基準クロックＣＬＫ＿ＲＥＦと単位遅延クロックＤＬＹ＜ｎ：１＞の位相が近接すること等により初期遅延の位相比較用フリップフロップ１６＜１：ｎ＞又は１７＜１：ｎ＞に発生するメタスにより、初期位相情報ＩＮＩＰＨ２＜１：ｎ＞の値が不安定になることを想定して、位相エッジ有無の判定に誤判定が生じないようするためである。
【００４４】
上記判定Ｓ１３において、位相エッジの一致が無いと判定された場合には、次の遅延ライングループへの切替Ｓ１４が行われる。当該切替Ｓ１４において、図５で示す初期遅延モニタリング対象が次の遅延ライン３の単位遅延部１１のリストに更新された後、遅延ライングループ設定Ｓ１１が行われる。
【００４５】
遅延ライングループ設定Ｓ１１は、モニタリング順序の"２"の行にある単位遅延部１１を通る段数リストの設定に従い、単位遅延クロックＤＬＹ＜ｎ：１＞に遅延した信号が出力されるように、単位遅延部の段数制御信号ＤＬＹＳＥＬ＜４ｎ：１＞により遅延ライン３の単位遅延部１１＜１＞〜１１＜４ｎ＞を通る段数を制御する。モニタリング順序"２"についてみれば、基準クロックＣＬＫ＿ＲＥＦが遅延ライン３の単位遅延部１１＜１＞〜１１＜２ｎ−２＞を通るように、単位遅延部の段数制御信号ＤＬＹＳＥＬ＜２ｎ−１：１＞を"１"固定とし、単位遅延部の段数制御信号ＤＬＹＳＥＬ＜４ｎ：２ｎ−２＞を"０"固定とすることで、所望の初期遅延モニタリング対象となる単位遅延部１１の単位遅延クロックＤＬＹ＜ｎ：１＞が得られる。
【００４６】
尚、図５で示す初期遅延モニタリング対象となる遅延ライン３の単位遅延部１１を通る段数のリストは、モニタリング順序の前後で対象とする単位遅延部１１の段数が一部重複するように設定されている。これは、入力クロックＣＬＫ＿ＩＮに入力されるクロック信号がジッタ成分を持つことが一般的であるため、クロックのジッタ量に応じて重複させる単位遅延部１１の段数を調整し、モニタリング順序の前後で位相エッジを見逃さないようにするためである。以降は同様に、判定Ｓ１３において位相エッジが有りと判定されるまで繰り返される。
【００４７】
上記判定Ｓ１３において、位相エッジの一致が有ると判定された場合には、初期遅延制御コード演算Ｓ１５を行い、位相エッジが見つかった単位遅延部１１の段数を演算する。当該演算は、図５でモニタリングの対象となった単位遅延部１１のリストと図６で示すパタンとが一致した箇所により求まる。例えば、図５のモニタリング順序の２番目と図６の位相エッジ判定順序３番目のパタンとが一致した場合、単位遅延部１１＜ｎ＋１＞又は単位遅延部１１＜ｎ＋２＞の付近が、所望の位相遅延となる単位遅延部１１の段数となる。初期遅延制御コード設定Ｓ１６は、初期遅延制御コード演算Ｓ１５で求めた単位遅延部１１の段数を単位遅延部の段数制御信号ＤＬＹＳＥＬ＜４ｎ：１＞に設定することで、初期遅延モニタリングフローＳ１０を完了する。
【００４８】
その後、微調整遅延制御Ｓ１７及び位相ロックの判定Ｓ１８が行われるが、これらの処理は一般的なＤＬＬ回路のロックアップと同様である。位相ロックの判定Ｓ１８において位相比較部８が出力する位相比較結果ＰＨＣＭＰと一致となれば、ＤＬＬ回路はロックしたと判定され、ロックアップのフローは終了する。
【００４９】
上記ＤＬＬ回路１によれば、遅延ライン３に含まれる複数の単位遅延部１１＜１＞〜１１＜４ｎ＞の一部から、初期遅延モニタリング用の単位遅延クロックＤＬＹ＜ｎ：１＞が取り出され、当該単位遅延クロックＤＬＹ＜ｎ：１＞が初期遅延の位相比較用フリップフロップ１６＜１：ｎ＞及び１７＜１：ｎ＞に入力される。これら位相比較用フリップフロップ１６，１７の組合せの数ｎは、単位遅延部１１の総数４ｎの１／４に相当する。即ち、位相比較用フリップフロップ１６，１７の組合せの数をＮとし、単位遅延部１１の総数をＭとすると、Ｍ＝４Ｎの関係が成り立つ。これにより、初期遅延モニタリングを行う範囲をグループ単位で４段階に分けてロックアップが実施される。これにより、初期遅延モニタリングに必要な単位遅延クロックの本数及び初期位相情報を抽出するフリップフロップの個数の増加、即ちレイアウト面積の増加を抑えつつ、ロックアップ時間の高速化を実現することができる。また、素子の増加による消費電流の増加を防止することもできる。
【００５０】
尚、本実施の形態においては、Ｍ＝４Ｎの関係が成り立つ場合を示したが、Ｍ＝α・Ｎ（αは２以上の整数）の関係が成り立てば、上記と同様の効果を得ることができる。
【００５１】
実施の形態２
図８は、本発明の実施の形態２に係るＤＬＬ回路２１の構成を示している。ＤＬＬ回路２１は、上記実施の形態１に係るＤＬＬ回路１と比較して、遅延ライン２４及び初期遅延モニタリング部２５の構成が相違している。
【００５２】
図９は、本実施の形態に係る遅延ライン２４の回路構成を示している。遅延ライン２４は、４ｎ個の単位遅延部１１＜１＞〜１１＜４ｎ＞を含み、外部に単位遅延クロックＤＬＹ＜４ｎ：１＞を出力する。当該構成以外は、実施の形態１に係る遅延ライン３と同様である。
【００５３】
図１０は、本実施の形態に係る初期遅延モニタリング部２５の回路構成を示している。初期遅延モニタリング部２５は、単位遅延クロックＤＬＹ＜４ｎ：１＞及び初期遅延制御部１８から出力される選択信号ＳＥＬを入力して単位遅延クロック選択結果ＳＥＬＤＬＹ＜１：ｎ＞を出力する単位遅延クロック選択回路２６を含む。単位遅延クロック選択結果ＳＥＬＤＬＹ＜ｎ：１＞は、初期遅延の位相比較用フリップフロップ１６＜１＞〜１６＜ｎ＞に入力する。当該構成以外は、実施の形態１に係る初期遅延モニタリング部４と同様である。
【００５４】
また、ＤＬＬ回路２１におけるロックアップフローは図４と同様であり、初期遅延モニタリングを分割して行う際の単位遅延部のリストの例も図５と同様であり、位相エッジの有無を判定する基準の例も図６と同様である。
【００５５】
ＤＬＬ回路２１における初期遅延モニタリングフローＳ１０の遅延ライングループ設定Ｓ１１において、遅延ライン２４が備える４ｎ個の全ての単位遅延部１１＜１＞〜１１＜４ｎ＞から出力した単位遅延クロックＤＬＹ＜４ｎ：１＞が初期遅延モニタリング部２５に入力される。初期遅延モニタリング部２５の単位遅延クロック選択回路２６は、単位遅延クロックＤＬＹ＜４ｎ：１＞を入力し、図５に示すリストを用いて単位遅延クロック選択結果ＳＥＬＤＬＹ＜ｎ：１＞を生成し、これらを初期遅延の位相比較用フリップフロップ１６＜１＞〜１６＜ｎ＞に出力する。エッジサーチＳ１２以降の動作については、実施の形態１と同様である。
【００５６】
前述のように、本実施の形態に係るＤＬＬ回路２１においては、遅延ライン２４が備える全ての単位遅延部１１＜１＞〜１１＜４ｎ＞から出力した単位遅延クロックＤＬＹ＜４ｎ：１＞が、初期遅延モニタリング部２５に入力する。そして、単位遅延クロック選択回路２６が図５に示すリストを参照して単位遅延クロック選択結果ＳＥＬＤＬＹ＜ｎ：１＞を初期遅延の位相比較用フリップフロップ１６＜１＞〜１６＜ｎ＞に出力する。これにより、遅延ライン２４を設計する際に、単位遅延部１１＜４ｎ＞〜１１＜１＞から出力する単位遅延クロックＤＬＹのビット幅を上記実施の形態１のように初期遅延モニタリング部２５が備える初期遅延の位相比較用フリップフロップ１７＜１＞〜１７＜ｎ＞の数に合わせる必要がなくなる。これにより、遅延ライン２４を初期遅延モニタリング部２５より先行して設計することが可能になり、既に設計済みの遅延ライン２４の流用が容易に行えるという効果が生ずる。
【００５７】
実施の形態３
図１１は、本発明の実施の形態３に係るＤＬＬ回路３１の構成を示している。ＤＬＬ回路３１は、Ｍａｓｔｅｒ／Ｓｌａｖｅ方式の構成を有し、Ｍａｓｔｅｒ−ＤＬＬ回路３４及びＳｌａｖｅ−Ｄｅｌａｙ回路３５を含む。
【００５８】
単位遅延部の段数設定を行う遅延制御部５から４つの遅延ライン３に同じ単位遅延部の段数制御信号ＤＬＹＳＥＬ＜１：４ｎ＞が入力し、同様に４つのファイン遅延部６にも同じファイン遅延制御信号ＦＩＮＥＣＮＴが入力する。
【００５９】
Ｍａｓｔｅｒ−ＤＬＬ回路３４において、基準クロックＣＬＫ＿ＲＥＦが１つ目（図中最も左側）の遅延ライン３に入力し、当該遅延ライン３から出力された位相遅延クロックＣＯ１、基準クロックＣＬＫ＿ＲＥＦ及び初期遅延モニタリング部３７からの遅延ライン群の選択信号ＤＬＹ＿ＧＳＥＬ＜１＞が、遅延ライン群選択回路４１に入力する。遅延ライン群選択回路４１から出力する選択クロック信号ＣＳ１は、１つ目のファイン遅延部６に入力し、当該ファイン遅延部６は位相遅延クロックＦＯ１を出力する。
【００６０】
位相遅延クロックＦＯ１は、２つ目の遅延ライン３に入力し、当該遅延ライン３から出力した位相遅延クロックＣＯ２、位相遅延クロックＦＯ１及び遅延ライン群の選択信号ＤＬＹ＿ＧＳＥＬ＜２＞が、遅延ライン群選択回路４２に入力する。遅延ライン群選択回路４２から出力する選択クロック信号ＣＳ２は、２つ目のファイン遅延部６に入力し、当該ファイン遅延部６は位相遅延クロックＦＯ２を出力する。
【００６１】
位相遅延クロックＦＯ２は、３つ目の遅延ライン３に入力し、当該遅延ライン３から出力した位相遅延クロックＣＯ３、位相遅延クロックＦＯ２及び遅延ライン群の選択信号ＤＬＹ＿ＧＳＥＬ＜３＞が、遅延ライン群選択回路４３に入力する。遅延ライン群選択回路４３から出力する選択クロック信号ＣＳ３は、３つ目のファイン遅延部６に入力し、当該ファイン遅延部６は位相遅延クロックＦＯ３を出力する。
【００６２】
位相遅延クロックＦＯ３は、４つ目の遅延ライン３に入力し、当該遅延ライン３から出力した位相遅延クロックＣＯ４は、４つ目のファイン遅延部６に入力される。当該ファイン遅延部６から出力するフィードバッククロックＣＬＫ＿ＦＢは、位相比較部８に入力する。Ｍａｓｔｅｒ−ＤＬＬ回路３４の上記以外の構成は、図８に示す実施の形態２に係るＤＬＬ回路２１と同様である。
【００６３】
Ｓｌａｖｅ−Ｄｅｌａｙ回路３５において、外部クロックＣＬＫ２＿ＩＮがクロック入力バッファ４５に入力し、クロック入力バッファ４５がクロックＣＬＫ＿ＩＮＴを出力する。遅延ライン３は、クロックＣＬＫ＿ＩＮＴを入力し、位相遅延クロックＣＯ５を出力する。ファイン遅延部６は、位相遅延クロックＣＯ５を入力し、位相遅延クロックＦＯ５を出力する。クロックドライバ４６は、位相遅延クロックＦＯ５を入力し、位相遅延クロックＣＬＫ２＿ＯＵＴを生成して出力する。
【００６４】
図１２は、本実施の形態に係る初期遅延モニタリング部３７の回路構成を示している。初期遅延モニタリング部３７は、上記実施の形態２に係る初期遅延モニタリング部２５と比較して、初期遅延制御部５０から遅延ライン群の選択信号ＤＬＹ＿ＧＳＥＬ＜１：３＞を新たに出力する点で相違する。当該構成以外は、初期遅延モニタリング部２５と同様である。
【００６５】
前述のように、本実施の形態に係るＤＬＬ回路３１は、Ｍａｓｔｅｒ／Ｓｌａｖｅ方式である。Ｍａｓｔｅｒ−ＤＬＬ回路３４から出力される単位遅延部の段数制御信号ＤＬＹＳＥＬ＜１：４ｎ＞及びファイン遅延制御信号ＦＩＮＥＣＮＴは、Ｓｌａｖｅ−Ｄｅｌａｙ回路３５に入力し、遅延ライン３の単位遅延部１１＜１＞〜１１＜４ｎ＞の段数及びファイン遅延部６の遅延制御が行われる。
【００６６】
図１１に示すＭａｓｔｅｒ−ＤＬＬ回路３４の構成においては、基準クロックＣＬＫ＿ＲＥＦが遅延ライン３とファイン遅延部６とからなる４つの組合せを通って出力するフィードバッククロックＣＬＫ＿ＦＢと、基準クロックＣＬＫ＿ＲＥＦとが位相比較部８に入力する。そして、フィードバッククロックＣＬＫ＿ＦＢの位相が基準クロックＣＬＫ＿ＲＥＦと同位相となるように、遅延ライン３の単位遅延部１１＜１＞〜１１＜４ｎ＞の段数及びファイン遅延部６の遅延制御が、それぞれ同じ単位遅延部の段数制御信号ＤＬＹＳＥＬ＜１：４ｎ＞及びファイン遅延制御信号ＦＩＮＥＣＮＴによって行われる。基準クロックＣＬＫ＿ＲＥＦとフィードバッククロックＣＬＫ＿ＦＢとが同位相となるように遅延制御することで、遅延ライン３及びファイン遅延部６の４つの組合せは基準クロックＣＬＫ＿ＲＥＦの位相３６０度に相当する遅延量で遅延制御されたことになる。遅延ライン３及びファイン遅延部６の組合せの一つずつが基準クロックＣＬＫ＿ＲＥＦの位相９０度の遅延量に相当する。
【００６７】
図１１に示すＳｌａｖｅ−Ｄｅｌａｙ回路３５の構成においては、遅延ライン３及びファイン遅延部６の組合せが１つであることから、Ｓｌａｖｅ−Ｄｅｌａｙ回路３５は、外部クロックＣＬＫ２＿ＩＮが基準クロックＣＬＫ＿ＲＥＦの９０度位相に相当する分だけ遅延した位相遅延クロックＣＬＫ２＿ＯＵＴを出力する。
【００６８】
Ｍａｓｔｅｒ−ＤＬＬ回路３４におけるロックアップフローは、図４と同様である。図１３は、本実施の形態に係る初期遅延モニタリングを分割して行う際の対象となる単位遅延部１１のリストを例示している。当該リストには、モニタリング順序、遅延ライン群選択ＤＬＹ＿ＧＳＥＬ＜１：３＞及び初期遅延モニタリング対象となる４つの遅延ライン３の単位遅延部１１＜１＞〜１１＜４ｎ＞を通過する段数のリストが含まれる。当該段数リストは、初期遅延のモニタリングを行う順序に対してモニタリングの対象となるＭａｓｔｅｒ−ＤＬＬ回路３４の４つの遅延ライン３の単位遅延部１１＜１＞〜１１＜４ｎ＞を通る段数をリスト化したものである。
【００６９】
図４に示す初期遅延モニタリングフローＳ１０の遅延ライングループ設定Ｓ１１において、図１３のリストに示す単位遅延部１１の段数となるように、遅延ライン群選択ＤＬＹ＿ＧＳＥＬ＜１：３＞を設定し、実施の形態２と同様に、初期遅延モニタリング部３７の単位遅延クロック選択回路２６によって単位遅延クロックＤＬＹ＜４ｎ：１＞を選択する。
【００７０】
エッジサーチＳ１２以降のフローは、実施の形態１と同様であり、図６で示すように、位相エッジ判定順序に沿って初期位相情報ＩＮＩＰＨ２＜１：ｎ＞の値が該当するパタンを照合し、位相エッジ有無の判定Ｓ１３を行う。
【００７１】
実施の形態１においては、図５に示す初期遅延モニタリング対象となる遅延ライン３の単位遅延部１１がモニタリング順序の前後で位相エッジを見逃すことがないように、対象とする単位遅延部１１が重複するように設定しているが、この点実施の形態３についても同様である。図１３に示すように、遅延ライン群選択ＤＬＹ＿ＧＳＥＬ＜１：３＞の設定が切り替わる前後でも同様に単位遅延部１１の段数の組合せが重複するように設定されている。遅延ライン群選択ＤＬＹ＿ＧＳＥＬ＜１：３＞の設定は、図１３のモニタリング順序の５から６へと移行する場合を例にすると、初期遅延モニタリング部３７において初期位相情報ＩＮＩＰＨ２＜１：ｎ＞の値が図６の位相エッジの有無を判定する基準で位相エッジが無いと判定された場合に、初期遅延モニタリング部３７の初期遅延制御部５０は、遅延ライン群選択ＤＬＹ＿ＧＳＥＬ＜１：３＞の値を"１１１"から"１１０"に出力を変更する。これにより、遅延ライン群選択回路４１〜４３が遅延ライン３を全て通過しないパスから遅延ライン群選択回路４３のみ遅延ライン３を通過するパスに切り替わり、単位遅延クロック選択回路２６は図１３に示す組合せとなるように単位遅延クロックＤＬＹ＜４ｎ：１＞を選択し、単位遅延クロック選択結果ＳＥＬＤＬＹ＜１：ｎ＞を出力する。以降の動作は実施の形態２と同様である。
【００７２】
前述のように、本実施の形態に係るＤＬＬ回路３１は、Ｍａｓｔｅｒ−ＤＬＬ回路３４に遅延ライン群選択回路４１〜４３及び初期遅延モニタリング部３７を有するものである。これにより、Ｍａｓｔｅｒ／Ｓｌａｖｅ方式のＤＬＬ回路において高速のロックアップ機能を追加する際、初期位相情報抽出のフリップフロップの素子数の増加を実施例２と同様に抑えることが可能となる。
【００７３】
尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。
【符号の説明】
【００７４】
１，２１，３１  ＤＬＬ回路
２  クロック入力バッファ
３，２４  遅延ライン
４，２５，３７  初期遅延モニタリング部
５  遅延制御部
６  ファイン遅延部
７  クロックドライバ
８  位相比較部
１１  単位遅延部
１６，１７  位相比較用フリップフロップ
１８  初期遅延制御部
２６  単位遅延クロック選択回路
３４  Ｍａｓｔｅｒ−ＤＬＬ回路
３５  Ｓｌａｖｅ−Ｄｅｌａｙ回路
４１，４２，４３  遅延ライン群選択回路
【図１】
2013030984.tif 000003
【図２】
2013030984.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2013030984.tif 000008
【図７】
2013030984.tif 000009
【図８】
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【図９】
2013030984.tif 000011
【図１０】
2013030984.tif 000012
【図１１】
2013030984.tif 000013
【図１２】
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【図１３】
2013030984.tif 000015