(57)【要約】【課題】２信号間のスキューを調整する回路の設計を容易にする。【解決手段】前記スキュー調整回路１は、遅延特性が相対的に比較される第１及び第２の回路２，３を有し、前記第１の回路２を構成する複数の機能ブロック２１，２２，２３のうち前記第２の回路３には実質的に不要な付加ブロック３２（２３）を前記第２の回路３に挿入することにより、前記第１の回路２と前記第２の回路３とが同種の機能ブロックにより構成されている。また、前記第２の回路３は、前記付加ブロック３２の実質的な論理動作を禁止する手段３５を有する。【選択図】図１
2013183409.tif 000002
【特許請求の範囲】
【請求項１】
遅延特性が相対的に比較される第１及び第２の回路を有し、
前記第１の回路を構成する複数の機能ブロックのうち前記第２の回路には実質的に不要な付加ブロックを前記第２の回路に挿入することにより、前記第１の回路と前記第２の回路とが同種の機能ブロックにより構成されている、
スキュー調整回路。
【請求項２】
前記第２の回路は、前記付加ブロックの実質的な論理動作を禁止する手段を有する、
請求項１に記載のスキュー調整回路。
【請求項３】
前記第１の回路は、クロック信号の発振源と外部回路との間に接続され、前記発振源からのクロック信号の位相を調整して前記外部回路に出力し、
前記第２の回路は、転送データを出力する出力源と前記外部回路との間に接続され、前記転送データを前記発振源からのクロック信号に同期させて前記外部回路に出力する、
請求項１又は２に記載のスキュー調整回路。
【請求項４】
前記第１の回路は、フリップフロップ回路と、ＥＸＯＲ回路又はＥＸＮＯＲ回路のいずれか一方とを有し、
前記付加ブロックは、前記ＥＸＯＲ回路又はＥＸＮＯＲ回路のいずれか一方である、
請求項３に記載のスキュー調整回路。
【請求項５】
前記第１の回路は、
前記発振源からのクロック信号及び自身の出力信号を反転させた信号を入力し、当該クロック信号のポジティブエッジに同期して動作し、リセット機能又はセット機能を備える第１のフリップフロップ回路と、
前記発振源からのクロック信号及び自身の出力信号を反転させた信号を入力し、当該クロック信号のネガティブエッジに同期して動作し、リセット機能又はセット機能を備える第２のフリップフロップ回路と、
一方の入力端子に前記第１のフリップフロップ回路の出力信号が入力され、他方の入力端子に前記第２のフリップフロップ回路の出力信号が入力され、出力端子が前記外部回路に接続されたＥＸＯＲ回路又はＥＸＮＯＲ回路と、
から構成され、
前記第２の回路は、
前記発振源からのクロック信号及び前記出力源からの転送データを入力し、当該クロック信号のポジティブエッジに同期して当該転送データを出力する第３のフリップフロップ回路と、
一方の入力端子に前記第３のフリップフロップ回路の出力信号が入力され、他方の入力端子が負論理に固定され、出力端子が前記外部端子に接続するＥＸＯＲ回路、又は一方の入力端子に前記第３のフリップフロップ回路の出力信号が入力され、他方の入力端子が正論理に固定され、出力端子が前記外部端子に接続するＥＸＮＯＲ回路と、
から構成される、
請求項４に記載のスキュー調整回路。
【請求項６】
前記第１の回路は、
前記発振源からのクロック信号及び第２のフリップフロップ回路の出力信号を入力し、当該クロック信号のポジティブエッジに同期して動作する第１のフリップフロップ回路と、
前記発振源からのクロック信号及び前記第１のフリップフロップ回路の出力信号を反転させた信号を入力し、当該クロック信号のネガティブエッジに同期して動作する第２のフリップフロップ回路と、
一方の入力端子に前記第１のフリップフロップ回路の出力信号が入力され、他方の入力端子に前記第２のフリップフロップ回路の出力信号を反転させた信号が入力され、出力端子が前記外部回路に接続されたＥＸＯＲ回路又はＥＸＮＯＲ回路と、
から構成され、
前記第２の回路は、
前記発振源からのクロック信号及び前記出力源からの転送データを入力し、当該クロック信号のポジティブエッジに同期して当該転送データを出力する第３のフリップフロップ回路と、
一方の入力端子に前記第３のフリップフロップ回路の出力信号が入力され、他方の入力端子が負論理に固定され、出力端子が前記外部端子に接続するＥＸＯＲ回路、又は一方の入力端子に前記第３のフリップフロップ回路の出力信号が入力され、他方の入力端子が正論理に固定され、出力端子が前記外部端子に接続するＥＸＮＯＲ回路と、
から構成される、
請求項４に記載のスキュー調整回路。
【請求項７】
前記第１の回路内の配線と前記第２の回路内の配線とが同一の電気容量を有する、
請求項１〜６のいずれか１つに記載のスキュー調整回路。
【請求項８】
遅延特性が相対的に比較される第１及び第２の回路を有するスキュー調整回路の設計方法であって、
前記第１の回路を構成する複数の機能ブロックのうち前記第２の回路には実質的に不要な付加ブロックを前記第２の回路に挿入することにより、前記第１の回路と前記第２の回路とを同種の機能ブロックにより構成する、
スキュー調整回路の設計方法。
【請求項９】
前記第２の回路に、前記付加ブロックの実質的な論理動作を禁止する手段を設ける、
請求項８に記載のスキュー調整回路の設計方法。
【請求項１０】
請求項８又は９に記載の方法をコンピュータに実現させるためのスキュー調整回路の設計用プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２信号間のスキューを調整するための回路及びその設計方法に関する。
【背景技術】
【０００２】
特許文献１において、従来のクロックスキュー調整回路及びその設計方法が開示されている。同文献において、電源幹線（１１４）下の任意の複数の駆動回路を相互接続することで遅延回路（１１０，１１２）を構成し、この遅延回路を経由してマクロセル（１０４，１０５）にクロック信号を供給する構成が開示されている。これにより、遅延回路のための余分な面積が不要となり、遅延させるクロック信号線が階層に跨らないため、遅延計算、レイアウト検証が容易になるとされている。また、相互接続する駆動回路のサイズ、段数、ファンアウト数、配線長、配線幅を調整したり、論理回路ブロック中のクロックツリーの構成と略等しくすることにより、クロック信号線の配線遅延、ゲート遅延の比が変わりにくく、論理回路ブロックとマクロセルとのクロックスキューを小さくすることができるとされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２３６０２５号公報（段落００３６，００３７、図１等参照）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
回路内における遅延量は、プロセスのばらつき、電圧条件、温度等よって変動する。また、その変動量は、経路中にあるフリップフロップ回路等の機能ブロックの種類（これを構成する半導体素子の種類、組み合わせ等）により異なる。
【０００５】
図４は、２信号間のスキューを調整するための回路１０１を例示している。当該回路１０１は、発振源１０２から出力されるクロック信号と、所定の転送データを出力する出力源１０３からの転送データとを、クロック出力端子１０４及びデータ出力端子１０５を介して外部回路に供給する際に、クロック信号と転送データとの間のスキューを調整するものである。クロック信号と転送データとはフリップフロップ回路１０６に入力され、転送データはクロック信号と同期してデータ出力端子１０５から出力される。クロック信号は、遅延回路１０７を介してクロック出力端子１０４から出力される。遅延回路１０７は、転送データの伝送経路で発生する遅延を吸収するものであり、バッファやインバータを多段に接続したり、ＤＬＬ(Delay Locked Loop)回路を利用して構成されることが多い。本例に係る遅延回路１０７は、主にフリップフロップ回路１０６の動作に起因する遅延と同じ遅延が生ずるように設計される。
【０００６】
上記図４に示す回路１０１においては、フリップフロップ回路１０６による遅延が遅延回路１０７により吸収される。しかしながら、上記のように、フリップフロップ回路１０６による遅延量は変動するものであるため、遅延回路１０７の設計は困難である。即ち、回路設計の困難性は、２信号の伝送経路のそれぞれに設けられる機能ブロックが異なると共に、機能ブロック毎にその遅延特性が異なることに起因する。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、遅延特性が相対的に比較される第１及び第２の回路を有し、前記第１の回路を構成する複数の機能ブロックのうち前記第２の回路には実質的に不要な付加ブロックを前記第２の回路に挿入することにより、前記第１の回路と前記第２の回路とが同種の機能ブロックにより構成されているスキュー調整回路である。
【０００８】
本発明の第２の態様は、遅延特性が相対的に比較される第１及び第２の回路を有するスキュー調整回路の設計方法であって、前記第１の回路を構成する複数の機能ブロックのうち前記第２の回路には実質的に不要な付加ブロックを前記第２の回路に挿入することにより、前記第１の回路と前記第２の回路とを同種の機能ブロックにより構成するものである。
【０００９】
本発明の第３の態様は、上記第２の態様に係る方法をコンピュータに実現させるためのスキュー調整回路の設計用プログラムである。
【００１０】
上記態様によれば、第１及び第２の回路（２信号の各伝送経路）が、同種の機能ブロックにより構成される。これにより、機能ブロック特有の遅延特性（遅延量の変動）が、第１及び第２の回路間で共通するため、両回路間でのスキューが小さくなると共に、スキューをなくすための回路設計が容易となる。
【発明の効果】
【００１１】
本発明によれば、２信号間のスキューを調整する回路の設計が容易となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係るスキュー調整回路の構成を示す図である。
【図２】実施の形態１，２に係るクロック出力回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態２に係るスキュー調整回路の構成を示す図である。
【図４】２信号間のスキューを調整するための回路を例示する図である。
【発明を実施するための形態】
【００１３】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に係るスキュー調整回路１の構成を示している。スキュー調整回路１は、クロック信号の発振源１１から出力されるクロックＣＬＫと、所定の転送データを出力する出力源１２からの転送データとの間のスキューを調整するものである。スキュー調整回路１は、クロック出力回路２及びデータ出力回路３を備える。クロック出力回路２は、発振源１１と、外部回路と接続するクロック出力端子１５との間に接続される。データ出力回路３は、出力源１２と、外部回路と接続するデータ出力端子１６との間に接続される。クロック出力回路２とデータ出力回路３とは、上記スキューの調整を行う上で、それぞれの遅延特性が相対的に比較される関係にある。
【００１４】
クロック出力回路２は、第１のフリップフロップ回路２１、第２のフリップフロップ回路２２、及びＥＸＯＲ回路２３を有する。
【００１５】
第１のフリップフロップ回路２１は、発振源１１からのクロックＣＬＫ及び自身の反転出力Ｑ１Ｂを入力し、クロックＣＬＫのポジティブエッジに同期して動作し、信号出力部２５から出力されるリセット信号に基づくリセット機能を有する。第１のフリップフロップ回路２１の出力Ｑ１は、ＥＸＯＲ回路２３の一方の入力端子２６に入力する。
【００１６】
第２のフリップフロップ回路２２は、発振源１１からのクロックＣＬＫ及び自身の反転出力Ｑ２Ｂを入力し、クロックＣＬＫのポジティブエッジに同期して動作し、信号出力部２５から出力されるリセット信号に基づくリセット機能を有する。第２のフリップフロップ回路２２の出力Ｑ２は、ＥＸＯＲ回路２３の他方の入力端子２７に入力する。
【００１７】
ＥＸＯＲ回路２３は、上記のように、一方の入力端子２６に第１のフリップフロップ２１の出力Ｑ１を入力し、他方の入力端子２７に第２のフリップフロップ２２の出力Ｑ２を入力する。ＥＸＯＲ回路２３の出力端子は、外部回路と接続するクロック出力端子１５に接続している。クロック出力回路２により位相が調整されたクロックＣＬＫ＿ＯＵＴは、クロック出力端子１５から外部回路に出力される。
【００１８】
図２は、上記構成のクロック出力回路２の動作を示している。発振源１１からのクロックＣＬＫが［Ｌ］レベルで入力された時、第１のフリップフロップ２１の出力Ｑ１は［Ｌ］、その反転出力Ｑ１Ｂは［Ｈ］となり、第２のフリップフロップ２２の出力Ｑ２は［Ｌ］、その反転出力Ｑ２Ｂは［Ｈ］となる。従って、ＥＸＯＲ回路２３の出力ＣＬＫ＿ＯＵＴは［Ｌ］となる。
【００１９】
その後、クロックＣＬＫが［Ｈ］になると、出力Ｑ１は［Ｈ］、反転出力Ｑ１Ｂは［Ｌ］に反転し、出力Ｑ２は［Ｌ］、反転出力Ｑ２Ｂは［Ｈ］を維持する。これにより、出力ＣＬＫ＿ＯＵＴは［Ｈ］となる。
【００２０】
その後、再びクロックＣＬＫが［Ｌ］になると、出力Ｑ１は［Ｈ］、反転出力Ｑ１Ｂは［Ｌ］を維持し、出力Ｑ２は［Ｈ］、反転出力Ｑ２Ｂは［Ｌ］に反転する。これにより、出力ＣＬＫ＿ＯＵＴは［Ｌ］となる。
【００２１】
その後、再びクロックＣＬＫが［Ｈ］になると、出力Ｑ１は［Ｌ］、反転出力Ｑ１Ｂは［Ｈ］に反転し、出力Ｑ２は［Ｈ］、反転出力Ｑ２Ｂは［Ｌ］を維持する。これにより、出力ＣＬＫ＿ＯＵＴは［Ｈ］となる。以降、上記動作が繰り返される。
【００２２】
データ出力回路３は、フリップフロップ回路３１及びＥＸＯＲ回路３２を有する。
【００２３】
フリップフロップ回路３１は、出力源１２からの転送データ及び発振源１１からのクロックＣＬＫを入力し、クロックＣＬＫのポジティブエッジに同期して当該転送データを出力する。
【００２４】
ＥＸＯＲ回路３２は、一方の入力端子３４からフリップフロップ回路３１の出力（転送データ）を入力し、他方の入力端子３５が接地（負論理に固定）されている。これにより、ＥＸＯＲ回路３２の論理動作は実質的に禁止され、その出力はフリップフロップ回路３１の出力と同値となる。ＥＸＯＲ回路３２の出力端子は、外部回路と接続するデータ出力端子１６に接続している。
【００２５】
上記のように、クロック出力回路２は、第１のフリップフロップ回路２１、第２のフリップフロップ回路２２、及びＥＸＯＲ回路２３から構成され、データ出力回路３は、フリップフロップ回路３１及びＥＸＯＲ回路３２から構成される。このように、本実施の形態に係るスキュー調整回路１においては、クロック出力回路２とデータ出力回路３とが、同種の機能ブロック、即ちフリップフロップ回路２１，２２，３１とＥＸＯＲ回路２３，３２とを用いて構成されている。
【００２６】
データ出力回路３のＥＸＯＲ回路３２は、データ出力回路３に求められる本来の論理動作上不要なものである。しかしながら、このＥＸＯＲ回路３２の存在により、クロック出力回路２とデータ出力回路３とを構成する機能ブロックの種類が同一となるため、異なる機能ブロックを含む場合に比べ、両回路２，３の相対的な遅延特性の差が小さくなり、又その差の推定が容易となる。
【００２７】
また、データ出力回路３の本来の論理動作を維持するために、ＥＸＯＲ回路３２の実質的な動作を禁止する手段が必要となる。本実施の形態においては、この手段として、ＥＸＯＲ回路３２の他方の入力端子３５を接地している。尚、これと同趣旨から、ＥＸＮＯＲ回路を使用する場合には、その一方の入力端子をＶＤＤ等に接続し、正論理に固定すればよい。
【００２８】
このように、遅延特性が相対的に比較される２つの回路２，３において、一方の回路３においては本来不要な機能ブロック３２であっても、当該機能ブロック３２が他方の回路２において使用されているならば、当該機能ブロック３２を一方の回路３に挿入し、一方の回路３の本来の論理動作を維持するための手段（３５の接地）を設けることにより、遅延特性の均一化を図ることができ、又は均一化を図るための設計を容易にすることが可能となる。
【００２９】
また、両回路２，３の遅延特性の更なる均一化を図るために、各機能ブロック間の配線の電気的特性（電気容量）を一致させることが好ましい。具体的には、発振源１１から各フリップフロップ回路２１，２２，３１までの配線、各フリップフロップ回路２１，２２，３１から各ＥＸＯＲ回路２３，３２までの配線、各ＥＸＯＲ回路２３，３２から各出力端子１５，１６までの配線等である。
【００３０】
実施の形態２
図３は、本発明の実施の形態２に係るスキュー調整回路５１の構成を示している。スキュー調整回路５２と、上記スキュー調整回路１との差異は、クロック出力回路５２の構成にある。クロック出力回路５２は、第１のフリップフロップ回路６１、第２のフリップフロップ回路６２、及びＥＸＯＲ回路６３を有する。
【００３１】
第１のフリップフロップ回路６１は、発振源１１からのクロックＣＬＫ及び第２のフリップフロップ回路６２の出力信号を入力し、クロックＣＬＫのポジティブエッジに同期して動作する。
【００３２】
第２のフリップフロップ回路６２は、発振源１１からのクロックＣＬＫ及び第１のフリップフロップ回路６１の出力信号を反転させた信号を入力し、クロックＣＬＫのネガティブエッジに同期して動作する。
【００３３】
ＥＸＯＲ回路６３は、一方の入力端子６６に第１のフリップフロップ６１の出力信号が入力され、他方の入力端子６７に第２のフリップフロップの出力信号を反転させた信号が入力され、出力端子が外部回路と接続するクロック出力端子１６に接続する。
【００３４】
上記構成のクロック出力回路５１により、実施の形態１に係るクロック出力回路２と同様に、図２に示す動作を実現することができる。実施の形態２に係るクロック出力回路６２は、リセット機能を持たないフリップフロップ回路を用いて構成することができる。これにより、リセット信号を生成するための機構が不要となり、上記実施の形態１による効果に加え、コストの低減、装置の小型化等を図ることができる。
【００３５】
尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。
【００３６】
例えば、上記実施の形態においては、クロック信号と転送データとの間のスキューを調整するための回路について説明したが、本発明はこれに限定されるものではなく、これと異なる組み合わせの信号間でのスキュー調整に用いられる回路についても適用可能なものである。
【００３７】
また、上記実施の形態においては、フリップフロップ回路とＥＸＯＲ回路との組み合わせを示したが、本発明はこれに限定されるものではなく、目的とする論理動作に応じて適宜設計されるあらゆる機能ブロックの組み合わせについて適用可能なものである。
【符号の説明】
【００３８】
１，５１  スキュー調整回路
２，５２  クロック出力回路（第１の回路）
３  データ出力回路（第２の回路）
１１  発振源
１２  出力源
１５  クロック信号出力端子
１６  データ出力端子
２１，６１  第１のフリップフロップ回路
２２，６２  第２のフリップフロップ回路
２３，３２，６３  ＥＸＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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