(57)【要約】【課題】所望の電圧への立ち上がり時間が短い電圧生成回路を提供する。  【解決手段】この電圧生成回路は、レベルシフタとチャージポンプ回路とを備える。レベルシフタは、第１の電圧が供給される第１電圧供給ノードと第１のノードとの間に接続される。チャージポンプ回路は、第１のノードと第２のノードとの間に直列接続される複数のダイオード、及び複数のキャパシタとを備え、複数のキャパシタの一端を複数のダイオードの一端に接続するとともにキャパシタの他端にクロック信号を供給するよう構成される。また、整流素子は、第１のノードと前記第２のノードとの間に電流経路を形成するように接続され前記第１のノードから前記第２のノードへ向かう方向を順方向とする。放電回路は、第１の電圧よりも小さい第２の電圧を供給される第２電圧供給ノードと第２ノードとの間に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電圧が供給される第１電圧供給ノードと第１のノードとの間に接続されるレベルシフタと、
前記第１のノードと第２のノードとの間に直列接続される複数のダイオード、及び複数のキャパシタとを備え、前記複数のキャパシタの一端を前記複数のダイオードの一端に接続するとともに前記キャパシタの他端にクロック信号を供給するよう構成されるチャージポンプ回路と、
前記第１のノードと前記第２のノードとの間に電流経路を形成するように接続され前記第１のノードから前記第２のノードへ向かう方向を順方向とする整流素子と、
前記第１の電圧よりも小さい第２の電圧を供給される第２電圧供給ノードと前記第２ノードとの間に接続される放電回路と
を備えたことを特徴とする電圧生成回路。
【請求項２】
前記レベルシフタは、
前記第１電圧供給ノードにドレインを接続され前記第２のノードにゲートを接続されたディプレッション型ＮＭＯＳトランジスタと、
前記ディプレッション型ＮＭＯＳトランジスタのソースにソースを接続されるＰＭＯＳトランジスタと
を備えたことを特徴とする請求項１記載の電圧生成回路。
【請求項３】
前記ＰＭＯＳトランジスタは、ゲートにイネーブル信号を与えられ、
前記第２のノードを充電する場合に前記イネーブル信号を第１の電圧値とされることで導通し、
前記第２のノードを放電する場合に前記イネーブル信号を前記第１の電圧値よりも高い第２の電圧値とされる
ことを特徴とする請求項２記載の電圧生成回路。
【請求項４】
前記ＰＭＯＳトランジスタは、前記第２のノードが放電される場合に、
前記ディプレッション型ＮＭＯＳトランジスタのソースが前記第２の電圧よりも大きい第３の電圧まで放電された場合に導通状態から非導通状態に切り替わるように構成されている請求項２又は３に記載の電圧生成回路。
【請求項５】
前記ＰＭＯＳトランジスタのドレインと前記第１のノードとの間に接続される抵抗を更に備えたことを特徴とする請求項２記載の電圧生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電圧生成回路に関する。
【背景技術】
【０００２】
例えば半導体記憶装置などの半導体集積回路では、各種動作のための電圧を発生させるための電圧生成回路を備えている。このような電圧生成回路は、所望の電圧への立ち上がり時間を短くすることが求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−５６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下に説明する実施の形態は、所望の電圧への立ち上がり時間が短い電圧生成回路を提供するものである。
【課題を解決するための手段】
【０００５】
以下に説明する実施の形態の電圧生成回路は、レベルシフタとチャージポンプ回路とを備える。レベルシフタは、第１の電圧が供給される第１電圧供給ノードと第１のノードとの間に接続される。チャージポンプ回路は、第１のノードと第２のノードとの間に直列接続される複数のダイオード、及び複数のキャパシタとを備え、複数のキャパシタの一端を複数のダイオードの一端に接続するとともにキャパシタの他端にクロック信号を供給するよう構成される。
【０００６】
また、整流素子は、第１のノードと前記第２のノードとの間に電流経路を形成するように接続され前記第１のノードから前記第２のノードへ向かう方向を順方向とする。放電回路は、第１の電圧よりも小さい第２の電圧を供給される第２電圧供給ノードと第２ノードとの間に接続される。
【図面の簡単な説明】
【０００７】
【図１】一実施形態によるフラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図３】４値記憶の場合のデータしきい値分布と書き込み方法を示す図である。
【図４】８値記憶の場合のデータしきい値分布と書き込み方法を示す図である。
【図５】高電圧発生回路１８の構成を示す図である。
【図６】高電圧発生回路１８中の一部の昇圧回路ＢＯＯＳＴの構成を示す回路図である。
【図７】比較例に係る昇圧回路の構成を示す回路図である。
【図８】図６の昇圧回路ＢＯＯＳＴの動作を示す。
【図９】図６の昇圧回路ＢＯＯＳＴの動作を示す。
【図１０】図６の昇圧回路ＢＯＯＳＴの動作を示す。
【図１１】図６の昇圧回路ＢＯＯＳＴの動作を示す。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。このフラッシュメモリは、フラッシュメモリチップ１０と、これを制御する外部メモリコントローラ１とを備える。
【００１０】
フラッシュメモリチップ１０は、セルアレイ１１、ロウデコーダ１２、ページバッファ１３、及びカラムデコーダ１４を有する。メモリセルアレイ１１は、図２のように複数のＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成されている。
【００１１】
ＮＡＮＤセルユニットＮＵは、複数の電気的書き換え可能な直列接続された不揮発性メモリセルＭ０−Ｍ３１を有する。ＮＡＮＤセルユニットＮＵの両端には、これらをビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣに接続するために選択ゲートトランジスタＳ１及びＳ２が配置されている。
【００１２】
メモリセルＭ０−Ｍ３１の制御ゲートは、それぞれ対応するワード線ＷＬ０−ＷＬ３１のいずれかに接続され、選択ゲートトランジスタＳ１、Ｓ２のゲートはそれぞれワード線と並行する選択ゲート線ＳＧＤ、ＳＧＳに接続されている。ワード線を共有するＮＡＮＤセルユニットの集合がデータ消去の単位となるブロックであり、図示のようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎが配置される。
【００１３】
図２では、偶数番ビット線ＢＬｅとこれに隣接する奇数番ビット線ＢＬｏとが１つのセンスアンプＳＡを共有する例を示している。即ち、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとはビット線選択回路１３ａによりいずれかが選択されてセンスアンプＳＡに接続される（Ｅｖｅｎ／Ｏｄｄ方式）。これに代えて、全てのビット線がそれぞれ１つのセンスアンプＳＡを有する形式（Ａｌｌ Ｂｉｔ  Ｌｉｎｅ方式）も採用可能であることは言うまでもない。
【００１４】
全偶数番ビット線と１ワード線により選択される範囲が同時書き込み／読み出しが行われる物理的な１ページ（偶数ページ）となり、全奇数番ビット線と１ワード線により選択される範囲が同様に、同時書き込み／読み出しが行われる他の１ページ（奇数ページ）となる。ページバッファ１３は、１ページ分の読み出し／書き込みデータを保持できるセンスアンプＳＡを備えて構成される。
【００１５】
ロウデコーダ１２は、外部メモリコントローラ１から与えられるアドレスＡＤＤに基づいてワード線ＷＬを選択的に駆動する。また、ページバッファ１３は、ビット線ＢＬに接続され、ビット線ＢＬを介してセルアレイ１１から読み出されたデータを一時的に保持するとともに、セルアレイ１１に書き込むデータを一時的に保持する。カラムデコーダ１４は、書き込み時、及び読出し時においてカラムを選択する機能を有する。
【００１６】
内部コントローラ１７は、チップ外部のメモリコントローラ１を通して供給される各種制御信号（チップイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、書き込みイネーブル／ＷＥ、読み出しイネーブル／ＲＥ等）を受けるとともに、外部のメモリコントローラ１からＩ／Ｏバッファ１５を介してコマンドＣＭＤを受領する。このコマンドＣＭＤに従って、セルアレイ１１の読み出し／書き込み／消去の制御が実行される。
【００１７】
また、フラッシュメモリチップ１０には、読み出し／書き込み／消去時に必要とする高電圧を発生するための高電圧発生回路（内部電圧発生回路）１８が設けられていて、これも内部コントローラ１７により制御される。
【００１８】
アドレスＡＤＤ、コマンドＣＭＤ及びデータＤａｔａは、メモリコントローラ１からＩ／Ｏバッファ１５を介して供給される。アドレスＡＤＤはアドレスレジスタ１６を介してロウデコーダ１２及びカラムデコーダ１４に与えられ、コマンドＣＭＤはコントローラ１７に送られてデコードされる。
【００１９】
図３は、図１のフラッシュメモリチップ１０において２ビット／セルの４値記憶方式を実行する場合における閾値電圧分布とデータの関係の一例、及び書き込み動作の手順を示している。
【００２０】
図３は、メモリセルＭに記憶される２ビットの４値データ（データ”１１”、”１０”、”０１”、”００”）とメモリセルＭの閾値電圧分布との関係を示している。閾値電圧分布Ｅは、データ消去動作後に得られる閾値電圧分布であり、その上限値も負の値である。この閾値電圧分布Ｅには、データ”１１”が割り当てられる。
【００２１】
また、書込み状態のメモリセルＭは、それぞれ正の閾値電圧分布Ａ、Ｂ、Ｃを有する（Ａ、Ｂ、Ｃの下限値も正の値である）。閾値電圧分布Ａ〜Ｃには、それぞれデータ”０１”、”１０”、”００”が割り当てられる。データ”０１”を割り当てられた閾値電圧分布Ａが最も電圧値が低く、データ”００”を割り当てられた閾値電圧分布Ｃが最も電圧値が高い。また、データ”１０”を割り当てられた閾値電圧分布Ｂは、閾値電圧分布ＡとＣの中間の電圧値を有する。
【００２２】
なお、図３に示す閾値電圧分布はあくまでも一例である。例えば、図３では閾値電圧分布Ａ，Ｂ，Ｃは全て正の閾値電圧分布であるとして説明したが、閾値電圧分布Ａは負の電圧の分布であり、閾値電圧分布Ｂ、Ｃが正の電圧の分布であってもよい。また、閾値電圧分布Ｅの一部のみが負の分布であってもよい。
【００２３】
図３に示すように、１つのメモリセルＭの２ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々のデータ書込み処理、つまり、２回のデータ書込み処理によりメモリセルＭに書き込まれる。データ”＊＠”と標記するとき、”＊”は上位ページデータを、”＠”は下位ページデータを表している。
【００２４】
図３において、電圧Ｒａ、Ｒｂ、Ｒｃは４つのデータを読み出す場合に選択メモリセルＭに接続される選択ワード線ＷＬに印加される読出し電圧である。また、電圧Ｖｒｅａｄは、読み出し動作及びベリファイ読出し動作を行う場合に非選択ワード線に対し印加され、その保持データに拘わらず非選択メモリセルＭを導通させる読み出しパス電圧を示している。読出し動作は、このような読出し電圧Ｒａ、Ｒｂ又はＲｃを選択ワード線ＷＬに印加し、読出しパス電圧をＶｒｅａｄを非選択ワード線ＷＬに印加した状態においてＮＡＮＤセルユニットに電流が流れ得るか否かを検出することにより行われる。
【００２５】
また、電圧Ｖａ、Ｖｂ、Ｖｃは、各閾値電圧分布Ａ、Ｂ、Ｃへの書込み動作を行う場合において、書込み動作が完了したか否か（所望の閾値電圧分布が得られたかどうか）を確認するベリファイ読出し動作を行う場合に選択ワード線ＷＬに印加されるベリファイ電圧を示している。さらに、電圧Ｖｅｖは、メモリセルＭＣのデータを消去する消去動作の後、その消去が完了したか否かを確認する消去ベリファイ動作においてメモリセルＭＣに印加される消去ベリファイ電圧である。消去ベリファイ電圧Ｖｅｖは負の値を有する。上述の各電圧の大小関係は、Ｖｅｖ＜Ｒａ＜Ｖａ＜Ｒｂ＜Ｖｂ＜Ｒｃ＜Ｖｃ＜Ｖｒｅａｄである。
【００２６】
次に、２ビット／セルの４値記憶方式を実行する場合における書き込み動作の手順を図３を参照して説明する。４値記憶方式の書き込み動作は、下位ページ書き込みの手順と、上位ページ書き込み手順の２つに分けて実行される。
まず、下位ページデータの書込みを、図３を参照して説明する。消去動作後、１つのメモリブロック内の全てのメモリセルＭは消去状態の閾値電圧分布Ｅを有しており、データ”１１”を記憶している。下位ページデータの書込みを行うと、メモリセルＭの閾値電圧分布Ｅは、下位ページデータの値（”１”、或いは”０”）に応じて、２つの閾値電圧分布（Ｅ、Ａ）に分けられる。
下位ページデータの値が”１”の場合には、消去状態の閾値電圧分布Ｅが維持される。すなわち、選択ワード線ＷＬにはプログラム電圧Ｖｐｇｍ（２０Ｖ程度）が印加される一方で、チャネルはフローティング状態とされる。チャネルの電位は容量カップリングにより上昇するため、選択メモリセルＭのトンネル酸化膜には高電圧が印加されない。その結果、メモリセルＭの閾値電圧の変動は生じない。
【００２７】
一方、下位ページデータの値が”０”の場合には、メモリセルＭのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルＭの閾値電圧を上昇させる。ベリファイ読出し電圧として電圧Ｖａが設定され、その結果、メモリセルＭは、書込み状態（データ”１０”）の閾値電圧分布Ａに変化する。なお、メモリセルＭのトンネル酸化膜への高電圧の印加は、選択メモリセルに接続される選択ワード線ＷＬにプログラム電圧Ｖｐｇｍ（２０Ｖ程度）を印加する一方、チャネルには接地電圧Ｖｓｓを印加することにより行われる。
【００２８】
次に、上位ページデータの書込みを、図３を参照して説明する。上位ページデータの書込みは、チップの外部から入力される書込みデータ（上位ページデータ）と、メモリセルＭに既に書き込まれている下位ページデータとに基づいて行われる。
【００２９】
即ち、図３に示すように、上位ページデータの値が”１”の場合には、メモリセルＭＣのトンネル酸化膜に高電界がかからないようにし、メモリセルＭＣの閾値電圧の上昇を防止する。その結果、データ”１１”（消去状態の閾値電圧分布Ｅ）のメモリセルＭは、データ”１１”をそのまま維持し、データ”１０”（閾値電圧分布Ａ）のメモリセルＭは、データ”１０”をそのまま維持する。
【００３０】
一方、上位ページデータの値が”０”の場合には、メモリセルＭＣのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルＭＣの閾値電圧を上昇させる。その結果、データ”１１”（消去状態の閾値電圧分布Ｅ）のメモリセルＭは、閾値電圧分布Ｃ”０１”に変化し、データ”１０”閾値電圧分布ＡのメモリセルＭは、閾値電圧分布Ｂ（データ”００”）に変化する。このとき、ベリファイ読出し電圧Ｖｂ、Ｖｃが用いられて、閾値電圧分布Ｂ、Ｃの下限値が調整される。
【００３１】
また、１つのメモリセルＭに３ビット又はそれ以上のデータを与える多値記憶方式も採用可能である。図４は、３ビット／セルの記憶方式が採用された場合の閾値電圧分布及びデータの割り当て、並びに書き込み手順を示したものである。閾値電圧分布は８通り存在し、書き込み手順が３つのステップを有する以外は、２ビット／セルの場合と同様である。
【００３２】
高電圧発生回路１８は、図５に示すように、書き込み動作、消去動作、読み出し動作などの各種動作に応じて必要とされる各種の電圧を発生するため、複数の昇圧回路ＢＯＯＳＴ１〜ｍを備えている。昇圧回路ＢＯＯＳＴ１〜ｍのうち、例えばワード線ＷＬに与える電圧を生成するための昇圧回路ＢＯＯＳＴは、後で説明するように、図６に示す構成を有している。その他の昇圧回路ＢＯＯＳＴは、周知のチャージポンプ回路のみを有する昇圧回路とすることができる。
【００３３】
図６はワード線ＷＬに与えるその１つの昇圧回路ＢＯＯＳＴの構成を示している。
この昇圧回路ＢＯＯＳＴは、入力端子ＩＮから与えられる入力電圧ＶＩＮを昇圧させ、出力端子ＯＵＴから昇圧電圧Ｖｏｕｔを出力するよう構成されている。そして、この昇圧回路ＢＯＯＳＴは、レベルシフタ１９と、チャージポンプ回路２０と、放電回路２１、及びダイオードＤＩ５を備えている。
【００３４】
レベルシフタ１９は、ディプレッション型のＮＭＯＳトランジスタＨＶＮＤ１、エンハンスメント型のＰＭＯＳトランジスタＨＶＰ、及び抵抗Ｒ１を有している。ＮＭＯＳトランジスタＨＶＮＤ１は、入力端子ＩＮにドレインを接続され、そのゲートを出力端子ＯＵＴ（ノードＮ２）に接続されている。また、ＰＭＯＳトランジスタＨＶＰは、そのソースをＮＭＯＳトランジスタＨＶＮＤ１のソースに接続されるとともに、そのドレインを抵抗Ｒ１の一端に接続されている。また、ＰＭＯＳトランジスタＨＶＰは、そのゲートにイネーブル信号ＥＮＢｎを与えられている。ダイオードＤＩ５は、抵抗Ｒ１の他端（ノードＮ１）とノードＮ２との間に電流経路を形成し、ノードＮ１からＮ２に向かう方向を順方向する整流素子である。
【００３５】
チャージポンプ回路２０は、ノードＮ１とＮ２の間に直列に、ノードＮ１からＮ２に向かう方向を順方向として接続されたダイオードＤＩ０〜ＤＩ３と、キャパシタＣ１〜Ｃ３を有する。キャパシタＣ１〜Ｃ３の一端は、ダイオードＤＩ０〜Ｄ１３の間の接続ノード（ダイオードＤＩ１〜３のアノード）に接続されており、その他端はクロック信号ＣＬＫ、又は／ＣＬＫを与えられる。
【００３６】
放電回路２１は、高耐圧でエンハンスメント型のＮＭＯＳトランジスタＨＶＮＤ２と、低耐圧でエンハンスメント型のＮＭＯＳトランジスタＬＶＮＥを有する。ＮＭＯＳトランジスタＨＶＮＤ２とＬＶＮＥは、ノードＮ２と接地端子（ＶＳＳ）との間に直列接続されている。
ＮＭＯＳトランジスタＬＶＮＥは、前述のイネーブル信号ＥＮＢｎが”Ｈ”となることにより導通する。ＮＭＯＳトランジスタＨＶＮＤ２は、そのゲートに電源電圧ＶＤＤを与えられており、ＮＭＯＳトランジスタＬＶＮＥの保護のために設けられている。
【００３７】
この図６の昇圧回路ＢＯＯＳＴは、イネーブル信号ＥＮＢｎが”Ｈ”から”Ｌ”となることにより動作を開始する。しかし、イネーブル信号が”Ｌ”に切り替わった直後においては、レベルシフタ１９が主に出力端子ＯＵＴからの出力電圧Ｖｏｕｔの上昇に寄与する。一方で、出力電圧Ｖｏｕｔがある値まで上昇した後は、チャージポンプ２０が出力電圧Ｖｏｕｔの上昇に寄与する。このような動作が行われることにより、出力電圧Ｖｏｕｔを、所望のタイミングで、高電圧まで高速に上昇させることが可能になる。
【００３８】
図７は、比較例の昇圧回路ＢＯＯＳＴ’の構成を示している。本実施の形態においても、高速な充電が必要とされない配線のための昇圧回路には、この図７のような構成の昇圧回路が、図６の昇圧回路ＢＯＯＳＴと共に採用され得る。
この図７の比較例の昇圧回路ＢＯＯＳＴ’は、チャージポンプ回路２０、及び放電回路２１を有しているが、図６のようなレベルシフタは有していない。このため、出力電圧Ｖｏｕｔの昇圧動作は、チャージポンプ回路２０のみによって行われる。
【００３９】
次に、図６の昇圧回路ＢＯＯＳＴの動作を図８〜図１１を参照して説明する。出力端子ＯＵＴの出力電圧Ｖｏｕｔが０Ｖの状態において、イネーブル信号ＥＮＢｎが”Ｈ”から”Ｌ”に立ち下がると、ＰＭＯＳトランジスタＨＶＰが導通状態に切り替わる。これにより、入力端子ＩＮの入力電圧ＶＩＮ（例えば１５Ｖ）がＮＭＯＳトランジスタＨＶＮＤ１、ＰＭＯＳトランジスタＨＶＰ、抵抗Ｒ１及びダイオードＤＩ５を介して出力端子ＯＵＴ（ノードＮ２）に供給される（図８の電流Ｉｃｓ）。チャージポンプ回路２０は、クロック信号ＣＬＫ、／ＣＬＫを与えられることにより動作はしているが、出力電圧Ｖｏｕｔが１５Ｖ近傍まで上昇するまでの間は、出力電圧Ｖｏｕｔの上昇への寄与は、レベルシフタ１９のそれに比べて小さい。
【００４０】
出力電圧Ｖｏｕｔが１５Ｖ近傍まで上昇すると、次第にチャージポンプ回路２０の動作が支配的となる。すなわち、チャージポンプ回路２０は、クロック信号ＣＬＫ、／ＣＬＫに基づくポンプ動作により、ノードＮ１の電荷をノードＮ２に転送し（図９の電流Ｉｃｐ）、これによりノードＮ２の電位を段階的に上昇させる。これにより、ノードＮ２の電位は、１５Ｖよりも更に上の例えば１９Ｖ程度まで上昇する。出力電圧Ｖｏｕｔが１５Ｖ以上に上昇すると、ダイオードＤＩ５は非導通状態に切り替わる。これにより、レベルシフタ１９の動作は停止し、以後はチャージポンプ回路２０により出力電圧Ｖｏｕｔが上昇する。
【００４１】
続いて、出力端子ＯＵＴの放電動作を、図１０を参照して説明する。イネーブル信号ＥＮＢｎが”Ｌ”から”Ｈ”に切り替わると、ＮＭＯＳトランジスタＬＶＮＥが導通し、これにより出力端子ＯＵＴ（ノードＮ２）の電圧は接地電圧ＶＳＳ（０Ｖ）に向けて低下する。ノードＮ１の電圧も、チャージポンプ回路２０中のダイオードＤＩ０〜ＤＩ３及び抵抗Ｒ１により放電されるが、これらの素子の時定数のため、ノードＮ２よりも放電速度は遅い。
【００４２】
ＰＭＯＳトランジスタＨＶＰのソースが、例えばＰＭＯＳトランジスタＨＶＰの閾値電圧Ｖｔｈの絶対値（例えば２．７Ｖ）まで放電されると、ＰＭＯＳトランジスタＨＶＰは非導通状態に切り替わる。これにより、ＰＭＯＳトランジスタＨＶＰのソースは２．７Ｖ程度に維持される。この状態において、ノードＮ２が接地電圧ＶＳＳ（０Ｖ）まで低下すると、ＮＭＯＳトランジスタＨＶＮＤ１も非導通状態に切り替わる。このように、本実施の形態では、ディプレッション型のＮＭＯＳトランジスタＨＶＮＤ１のソースにＰＭＯＳトランジスタＨＶＰが接続されている。この構成によれば、出力端子ＯＵＴの放電時に、ディプレッション型のＮＭＯＳトランジスタＨＶＮＤ１のソースが閾値電圧Ｖｔｈの絶対値まで放電された場合にＰＭＯＳトランジスタＨＶＰが導通状態から非導通状態に切り替わる。これによりＮＭＯＳトランジスタＨＶＮＤ１を非導通状態に切り替えることができる。
【００４３】
図１１は、図６の昇圧回路ＢＯＯＳＴの充電動作（昇圧動作）を実行している場合の出力電圧Ｖｏｕｔの波形、ダイオードＤＩ５を流れる電流Ｉ１、及びチャージポンプ回路２０を流れる電流Ｉ２の波形を示している。
出力電圧Ｖｏｕｔが１５Ｖ近くまで上昇する前の段階においては、レベルシフタ１９の動作が支配的である。一方、出力電圧Ｖｏｕｔが１５Ｖ近くまで上昇した後の段階においては、チャージポンプ回路２０の動作が支配的となり、電流Ｉ１はほぼゼロになる。
【００４４】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では平面型ＮＡＮＤ型フラッシュメモリを例として説明したが、基板に垂直な積層方向に複数個のメモリセルが積層された３次元型ＮＡＮＤ型フラッシュメモリにも本発明は適用可能である。
【符号の説明】
【００４５】
１…メモリコントローラ、１０…フラッシュメモリチップ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…ページバッフア、１４…カラムデコーダ、１５…Ｉ／Ｏバッファ、１６…アドレスレジスタ、１７…内部コントローラ、１８…高電圧発生回路、１９…レベルシフタ、２０…チャージポンプ回路、２１…放電回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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