(57)【要約】【課題】電子制御装置内に搭載されたＣＰＵの処理負荷を低減する【解決手段】ＥＣＵ１０では、制御対象を制御するための演算処理を繰り返して制御データが演算される毎に、ＲＡＭ３３の制御データ記憶領域４１内の制御データを更新する。そしてＤＭＡコントローラ３４が、転送周期が経過する毎に、制御データ記憶領域４１内の制御データをＲＡＭ３３のデータ転送領域４２へＣＰＵ３１の処理を介すことなく転送する。さらにＤＭＡコントローラ３４は、制御データ記憶領域４１からデータ転送領域４２へ制御データを転送する前に、制御データ記憶領域４１に記憶されている制御データと、データ転送領域４２に記憶されている制御データとが不一致であるか否かを判断し、制御部１３は、この不一致判断結果に基づいて、制御データを送信するか否かを決定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
プログラムを実行することにより制御対象を制御するための処理を行うＣＰＵと、データが記憶される記憶領域を複数有するメモリとを備え、前記プログラムを前記ＣＰＵが実行することで、前記制御対象を制御するための演算処理を繰り返し、前記演算処理により制御データが演算される毎に、前記メモリの複数の前記記憶領域のうち、前記制御データを記憶する領域として予め設定された第１記憶領域に記憶されている前記制御データを更新する電子制御装置であって、
予め設定されたデータ転送条件が成立すると、前記第１記憶領域に記憶されている前記制御データを、前記メモリの記憶領域のうち、前記第１記憶領域と異なるように予め設定された第２記憶領域へ、前記ＣＰＵの処理を介すことなく転送するＤＭＡコントローラと、
前記第２記憶領域に記憶されている前記制御データを送信する送信手段とを備え、
前記ＤＭＡコントローラは、前記第１記憶領域から前記第２記憶領域へ前記制御データを転送する前に、前記第１記憶領域に記憶されている前記制御データと、前記第２記憶領域に記憶されている前記制御データとが不一致であるか否かを判断する不一致判断手段を備え、
前記送信手段は、前記不一致判断手段による判断結果に基づいて、前記制御データを送信するか否かを決定する
ことを特徴とする電子制御装置。
【請求項２】
前記ＣＰＵへ割込要求信号を出力することによって、前記ＣＰＵに対する割り込みを制御する割込コントローラを備え、
前記ＤＭＡコントローラは、前記第１記憶領域に記憶されている前記制御データと前記第２記憶領域に記憶されている前記制御データとが不一致であると前記不一致判断手段が判断すると、その旨を示す不一致信号を前記割込コントローラへ出力し、
前記割込コントローラは、前記不一致信号が入力した場合に、前記不一致信号について予め設定された優先度および前記ＣＰＵが実行している処理の優先度に基づいて予め設定された割込要求出力条件が成立すると、前記送信手段による前記制御データの送信を要求する前記割込要求信号である送信要求信号を前記ＣＰＵへ出力し、
前記送信手段は、前記送信要求信号が前記ＣＰＵに入力した場合に、前記制御データを送信する
ことを特徴とする請求項１に記載の電子制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御データを送信する機能を有する電子制御装置に関する。
【背景技術】
【０００２】
従来、自動車には、車載機器を制御するために多数の電子制御装置（いわゆるＥＣＵ）が搭載されており、これら各電子制御装置は、制御データを共有したり車両を統合制御したりするために、ＣＡＮ（Controller Area Network）等の通信バスを介して、互いにデータ通信可能に接続されている（例えば、特許文献１を参照）。
【０００３】
このような電子制御装置は、制御対象を制御するための演算処理を行う制御部と、制御部で演算された制御データを通信対象へ送信する処理を行う通信部とを備える。また通信部は、制御部で演算された制御データを記憶するための記憶領域（以下、通信部用記憶領域という）を有し、通信部用記憶領域に記憶された制御データを用いて送信処理を行う。そして通信部は、制御部が通信部用記憶領域へ制御データを転送する前に、通信部用記憶領域に記憶された制御データと、制御部で演算された制御データとが不一致であるか否かを判断し、不一致である場合に、転送された制御データを通信対象へ送信する処理を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２５７５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、制御部で演算された制御データを通信部用記憶領域へ転送する処理は一般的には周期的に行われるため、この転送処理の周期が短くなるほど、転送毎に実行される不一致判定処理においても単位時間当たりの処理回数が多くなり、電子制御装置内に搭載されたＣＰＵの処理負荷が高くなってしまうという問題があった。
【０００６】
本発明は、こうした問題に鑑みてなされたものであり、電子制御装置内に搭載されたＣＰＵの処理負荷を低減する技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた請求項１に記載の電子制御装置は、プログラムを実行することにより制御対象を制御するための処理を行うＣＰＵと、データが記憶される記憶領域を複数有するメモリとを備え、プログラムをＣＰＵが実行することで、制御対象を制御するための演算処理を繰り返し、演算処理により制御データが演算される毎に、メモリの複数の記憶領域のうち、制御データを記憶する領域として予め設定された第１記憶領域に記憶されている制御データを更新する。そしてＤＭＡコントローラが、予め設定されたデータ転送条件が成立すると、第１記憶領域に記憶されている制御データを、メモリの記憶領域のうち、第１記憶領域と異なるように予め設定された第２記憶領域へ、ＣＰＵの処理を介すことなく転送する。その後に送信手段が、第２記憶領域に記憶されている制御データを送信する。
【０００８】
これにより、本発明の電子制御装置は、データ転送条件が成立する毎に、制御データ演算手段により更新された制御データを送信することが可能となる。また、ＤＭＡコントローラが、第１記憶領域から第２記憶領域へのデータ転送をＣＰＵの処理を介すことなく実行するため、ＣＰＵ側でデータ転送を実行する場合と比較して、ＣＰＵの処理負荷を低減することができる。
【０００９】
さらに、ＤＭＡコントローラが備える不一致判断手段が、第１記憶領域から第２記憶領域へ制御データを転送する前に、第１記憶領域に記憶されている制御データと、第２記憶領域に記憶されている制御データとが不一致であるか否かを判断し、送信手段は、不一致判断手段による判断結果に基づいて、制御データを送信するか否かを決定する。
【００１０】
これにより、第１記憶領域に記憶されている制御データと、第２記憶領域に記憶されている制御データとが不一致である場合にのみ、制御データを送信することが可能となり、同一の制御データを繰り返し送信してしまうという無駄を省略することができる。
【００１１】
そして、第１記憶領域に記憶されている制御データと、第２記憶領域に記憶されている制御データとが不一致であるか否かを判断する不一致判断処理をＣＰＵが実行する必要がなくなるため、ＣＰＵ側で不一致判断処理の実行が不要になった分、ＣＰＵの処理負荷を低減することができる。
【００１２】
また、請求項１に記載の電子制御装置において、請求項２に記載のように、ＣＰＵへ割込要求信号を出力することによって、ＣＰＵに対する割り込みを制御する割込コントローラを備え、ＤＭＡコントローラは、第１記憶領域に記憶されている制御データと第２記憶領域に記憶されている制御データとが不一致であると不一致判断手段が判断すると、その旨を示す不一致信号を割込コントローラへ出力し、割込コントローラは、不一致信号が入力した場合に、不一致信号について予め設定された優先度およびＣＰＵが実行している処理の優先度に基づいて予め設定された割込要求出力条件が成立すると、送信手段による制御データの送信を要求する割込要求信号である送信要求信号をＣＰＵへ出力し、送信手段は、送信要求信号がＣＰＵに入力した場合に、制御データを送信するようにするとよい。
【００１３】
このように構成された電子制御装置では、制御データの送信の優先度とＣＰＵが実行している処理の優先度とに基づいて制御データの送信を実行するか否かの判断を、ＣＰＵではなく割込コントローラが行う。これにより、制御データを送信するか否かを判断する処理の実行がＣＰＵ側で不要になった分、ＣＰＵの処理負荷を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】車両用通信システム１の構成を示すブロック図である。
【図２】制御部１３によるメッセージ組立処理を説明するための図である。
【図３】制御データ記憶領域４１とデータ転送領域４２の構成を示す図である。
【図４】ＤＭＡコントローラ３４の構成と処理手順を示すブロック図である。
【図５】ＤＭＡコントローラ３４の処理手順を示すフローチャートである。
【発明を実施するための形態】
【００１５】
以下に本発明の実施形態について図面とともに説明する。
図１は、本発明が適用された車両用通信システム１の構成を示すブロック図である。
車両用通信システム１は、車両に搭載され、図１に示すように、複数の電子制御装置（以下、ＥＣＵという）１０ａ，１０ｂ，１０ｃ，…を、共通の通信バスＢＳを介して相互に通信可能となるように接続することで構成され、これらＥＣＵ１０ａ，１０ｂ，１０ｃ，…のそれぞれがノードとして機能するようにされている。なお、この車両用通信システム１では、通信プロトコルとしてＣＡＮ（ＣＡＮ；Controller Area Network）が採用されている。以下、ＥＣＵ１０ａ，１０ｂ，１０ｃ…を特に区別しないでいずれか一つを指す場合は、ＥＣＵ１０と表記する。
【００１６】
ＥＣＵ１０ａ，１０ｂ，１０ｃ…としては、具体的には、エンジン制御を司るエンジンＥＣＵ、ブレーキ制御を司るブレーキＥＣＵ、ステアリング制御を司るステアリングＥＣＵ、サスペンション制御を司るサスペンションＥＣＵ、ライトのオン／オフを制御するＥＣＵ等、種々の電子制御装置を挙げることができる。なお図１では、ＥＣＵ１０を５つ図示しているが、通信システム１を構成するＥＣＵ１０の数がこれに限定されないことは言うまでもない。
【００１７】
ＥＣＵ１０は、ＣＡＮプロトコルに従って他のＥＣＵとの通信を制御するＣＡＮコントローラ１１と、ＣＡＮコントローラ１１と通信バスＢＳとの間でデータを送受信するためのＣＡＮトランシーバ１２と、ＣＡＮコントローラ１１を介して他のＥＣＵとの間でメッセージを交換することにより、他のＥＣＵと連携して各種処理を実行する制御部１３とを備えている。
【００１８】
ＣＡＮトランシーバ１２は、予め規定された通信バスの電気的条件を満たす信号を確実に送受信するように構成されている。
ＣＡＮコントローラ１１は、ＥＣＵ間で送受信されるメッセージ等を格納するためのメッセージバッファＭＢを複数（本実施形態で３２個）備えたデータ格納部２１と、メッセージバッファＭＢの格納値に基づいてメッセージをフレーム化し、ＣＡＮトランシーバ１２を介して通信バスＢＳに送信する送信制御、ＣＡＮトランシーバ１２を介してフレームを受信してメッセージの抽出等を行う受信制御、バス上でフレームが衝突した際のバス権の調停制御等、ＣＡＮプロトコルに従った通信制御を実行するプロトコルコア部２２と、プロトコルコア部２２の送信制御および受信制御時に、データ格納部２１へのアクセスを制御するアクセス制御部２３とを備えている。
【００１９】
なお、データ格納部２１に設けられたメッセージバッファＭＢのそれぞれには、メッセージバッファを識別するための番号（本実施形態では０〜３１の整数値）が付与されている。
【００２０】
また各メッセージバッファＭＢには、メッセージの種類および優先度を表す識別コード（以下、ＣＡＮＩＤという）を格納するためのＣＡＮＩＤレジスタ、メッセージのデータ長を示すＤＬＣ（Data Length Code）を格納するためのＤＬＣレジスタ、フレームに載せて送信するメッセージまたは受信フレームから抽出したメッセージを格納するためのメッセージレジスタが設けられている。なお、メッセージレジスタには１バイトのデータ記憶領域が８個設けられており、メッセージレジスタは最大８バイトのデータを記憶することができる。
【００２１】
また制御部１３は、ＣＰＵ３１、ＲＯＭ３２、ＲＡＭ３３、ＤＭＡ（Direct Memory Access）コントローラ３４、および割込コントローラ３５と、これらを相互に接続するバス３６とを備え、ＲＯＭ３２に記憶されたプログラムをＣＰＵ３１が実行することにより、各種処理を実行する。
【００２２】
これらのうちＤＭＡコントローラ３４は、ＣＰＵ３１からＤＭＡ転送要求信号を入力すると、ＲＡＭ３３に記憶されているデータをＣＰＵ３１の処理を介すことなく転送するＤＭＡ転送を実行する機能を有する。
【００２３】
また割込コントローラ３５は、様々な割り込み要因の発生を示す信号を入力し、入力した信号が示す割り込み要因毎に予め設定された優先度に基づいて、優先度が最も高い割り込み要因に対応した割込要求信号をＣＰＵ３１に出力する機能を有する。さらに割込コントローラ３５は、入力した信号が示す割り込み要因の優先度とＣＰＵ３１が実行中の処理の優先度とを比較して、割り込み要因の優先度のほうが高い場合に、割込要求信号をＣＰＵ３１に出力する機能を有する。
【００２４】
図２は、制御部１３によるメッセージ組立処理を説明するための図である。図３は、制御データ記憶領域４１とデータ転送領域４２の構成を示す図である。
図２に示すように、制御部１３のＣＰＵ３１は、複数の制御プログラムＡ，Ｂ，Ｃ，・・を実行する。各プログラムＡ，Ｂ，Ｃ，・・は、制御データＡ，Ｂ，Ｃ，・・を演算し、演算した制御データＡ，Ｂ，Ｃ，・・を、ＲＡＭ３３に設けられた制御データ記憶領域４１に記憶させる。なお、制御プログラムＡ，Ｂ，Ｃ，・・は、予め設定された実行周期が経過する毎に処理を実行するように設定されている。例えば、制御プログラムＡ，Ｂ，Ｃはそれぞれ１ｍｓ，５ｍｓ，２ｍｓが経過する毎に処理を実行するように構成される。すなわち、制御データ記憶領域４１に記憶されている制御データＡ，Ｂ，Ｃ，・・はそれぞれ１ｍｓ，５ｍｓ，２ｍｓ，・・毎に更新される（矢印Ｗ１，Ｗ２，Ｗ３を参照）。なお、制御データ記憶領域４１内において制御データＡ，Ｂ，Ｃ，・・が格納されるアドレスは制御データ毎に予め設定されており、図３に示すように、制御データ記憶領域４１内における所定の格納開始アドレスＡＤ１から所定ＤＭＡ転送データ量（例えば、１バイト）毎に制御データＡ，Ｂ，Ｃ，・・の順に格納される。
【００２５】
また図２に示すように、制御データ記憶領域４１に記憶されている制御データＡ，Ｂ，Ｃ，・・は、ＲＡＭ３３に設けられたデータ転送領域４２に、予め設定された転送周期（本実施形態では１０ｍｓ）が経過する毎に転送される（矢印Ｔ１，Ｔ２，Ｔ３を参照）。なお、データ転送領域４２内において制御データＡ，Ｂ，Ｃ，・・が転送されるアドレスは制御データ毎に予め設定されており、図３に示すように、データ転送領域４２内における所定の転送開始アドレスＡＤ２から所定ＤＭＡ転送データ量毎に制御データＡ，Ｂ，Ｃ，・・の順に格納される。
【００２６】
そして図２に示すように、データ転送領域４２に転送された制御データＡ，Ｂ，Ｃ，・・は、１つのメッセージとして組み立てられて（矢印Ｐ１，Ｐ２，Ｐ３を参照）、ＣＡＮコントローラ１１内のメッセージバッファＭＢに格納される。
【００２７】
図４は、ＤＭＡコントローラ３４の構成と処理手順を示すブロック図である。図５は、ＤＭＡコントローラ３４の処理手順を示すフローチャートである。
ＤＭＡコントローラ３４は、図４に示すように、転送元アドレス格納部５１と、転送先アドレス格納部５２と、第１データ格納部５３と、第２データ格納部５４と、不一致判定回路５５と、ラッチ回路５６とを備える。
【００２８】
転送元アドレス格納部５１は、制御データ記憶領域４１内におけるデータ格納位置を指定するためのアドレス（以下、転送元アドレスという）を格納する。
転送先アドレス格納部５２は、データ転送領域４２内におけるデータ転送位置を指定するためのアドレス（以下、転送先アドレスとい）を格納する。
【００２９】
第１データ格納部５３は、転送データを一時的に格納するバッファである。
第２データ格納部５４は、不一致判定のために、データ転送領域４２内のデータを一時的に格納するバッファである。
【００３０】
不一致判定回路５５は、否定論理積回路であり、第１データ格納部５３に格納されたデータと第２データ格納部５４に格納されたデータと比較して、一致している場合にはロー（Ｌｏｗ）レベルの信号を出力し、一致していない場合にはハイ（Ｈｉｇｈ）レベルの信号を出力する。
【００３１】
ラッチ回路５６は、不一致判定回路５５からハイレベルの信号を入力すると、ＣＰＵ３１からＤＭＡ転送要求信号が入力されるまで、ハイレベルの信号を出力する状態に設定されるとともに、ＤＭＡ転送要求信号が入力されると、ローレベルの信号を出力する状態に設定される。またラッチ回路５６は、信号出力が許可されると、その時点でハイレベルの信号を出力する状態に設定されている場合に、不一致状態であることを示すパルス信号（パルス幅は、例えば１ｍｓ）を出力するように構成されている。
【００３２】
このように構成されたＤＭＡコントローラ３４において、ＣＰＵ３１からＤＭＡ転送要求信号を入力すると、図５に示すように、まずＳ１０にて、ラッチ回路５６をリセットする。これにより、ラッチ回路５６は、ローレベルの信号を出力する状態に設定される。なおＤＭＡ転送要求信号は、上記の転送周期毎にＣＰＵ３１から出力される。
【００３３】
その後Ｓ２０にて、ＤＭＡコントローラ３４において予め設定されている格納開始アドレスＡＤ１と転送開始アドレスＡＤ２をそれぞれ、転送元アドレス格納部５１と転送先アドレス格納部５２に格納する。
【００３４】
そしてＳ３０にて、転送先アドレス格納部５２の格納値により特定されるアドレス（データ転送領域４２内のアドレス）に記憶されているデータを、第２データ格納部５４に格納する（図４中の矢印Ｌ１，Ｌ２，Ｌ３，Ｌ４を参照）。
【００３５】
さらにＳ４０にて、転送元アドレス格納部５１に格納されたデータにより特定される（制御データ記憶領域４１内のアドレス）に記憶されているデータを、第１データ格納部５３に格納する（図４中の矢印Ｌ５，Ｌ６，Ｌ７，Ｌ８を参照）。
【００３６】
その後Ｓ５０にて、第１データ格納部５３に格納されているデータを、転送先アドレス格納部５２の格納値により特定されるアドレスに記憶させる（図４中の矢印Ｌ９，Ｌ１０を参照）。これらＳ４０とＳ５０の処理により、制御データ記憶領域４１内のデータがデータ転送領域４２に転送される。
【００３７】
そしてＳ６０にて、第１データ格納部５３に格納されているデータと、第２データ格納部５４に格納されているデータが不一致であるか否かを不一致判定回路５５により判断する。
【００３８】
ここで、両データが不一致である場合には（Ｓ６０：ＹＥＳ）、Ｓ７０にて、ラッチ回路５６が、ハイレベルの信号を出力する状態に設定される。その後Ｓ８０に移行する。一方、両データが一致している場合には（Ｓ６０：ＮＯ）、Ｓ８０に移行する。
【００３９】
そしてＳ８０に移行すると、ＣＰＵ３１からＤＭＡ転送要求信号が入力してから実行されたＤＭＡ転送の実行回数（すなわち、Ｓ４０〜Ｓ５０の処理の実行回数）が、ＤＭＡコントローラ３４に予め設定されている上限転送回数（例えば８回）に達したか否かを判断する。
【００４０】
ここで、ＤＭＡ転送の実行回数が上限転送回数に達していない場合には（Ｓ８０：ＮＯ）、Ｓ９０にて、転送元アドレス格納部５１と転送先アドレス格納部５２に格納されているアドレス値をそれぞれ上記の所定ＤＭＡ転送データ量分加算し、Ｓ３０に移行し、上述の処理を繰り返す。
【００４１】
一方、ＤＭＡ転送の実行回数が上限転送回数に達した場合には（Ｓ８０：ＹＥＳ）、Ｓ１００にて、ラッチ回路５６に対して信号出力を許可する。これにより、ラッチ回路５６は、ハイレベルの信号を出力する状態に設定されている場合に、不一致状態であることを示すパルス信号（以下、不一致信号という）を割込コントローラ３５へ出力する。そして、Ｓ１００の処理が終了すると、ＤＭＡコントローラ３４は処理を終了する。
【００４２】
そして割込コントローラ３５は、ＤＭＡコントローラ３４から不一致信号を入力すると、不一致信号が示す割り込み要因の優先度に基づいて、不一致信号に対応する割込要求信号を出力するか否かを決定し、この割込要求信号を出力すると決定した場合に、メッセージ組立を要求する割込要求信号をＣＰＵ３１へ出力する。
【００４３】
そしてＣＰＵ３１は、メッセージ組立を要求する割込要求信号を割込コントローラ３５から入力すると、データ転送領域４２に転送されたデータを１つのメッセージとして組み立てて、ＣＡＮコントローラ１１内のメッセージバッファＭＢに格納する。換言するとＣＰＵ３１は、メッセージ組立を要求する割込要求信号が入力しない場合には、メッセージ組立の処理を実行しない。
【００４４】
このように構成されたＥＣＵ１０では、ＲＯＭ３２に記憶された複数の制御プログラムＡ，Ｂ，Ｃ，・・を実行することでエンジン等の制御対象を制御するための演算処理を繰り返し、演算処理により制御データＡ，Ｂ，Ｃ，・・が演算される毎に、ＲＡＭ３３に設けられた制御データ記憶領域４１に記憶されている制御データＡ，Ｂ，Ｃ，・・を更新する。
【００４５】
そしてＤＭＡコントローラ３４が、予め設定された転送周期が経過する毎に、制御データ記憶領域４１に記憶されている制御データＡ，Ｂ，Ｃ，・・をデータ転送領域４２へ、ＣＰＵ３１の処理を介すことなく転送する。その後に制御部１３は、データ転送領域４２に転送された制御データＡ，Ｂ，Ｃ，・・を１つのメッセージとして組み立てて、ＣＡＮコントローラ１１内のメッセージバッファＭＢに格納する。そしてＣＡＮコントローラ１１は、メッセージバッファＭＢに格納されたメッセージをフレーム化し、ＣＡＮトランシーバ１２を介して通信バスＢＳに送信する。
【００４６】
これによりＥＣＵ１０は、転送周期が経過する毎に、更新された制御データＡ，Ｂ，Ｃ，・・を送信することが可能となる。またＤＭＡコントローラ３４が、制御データ記憶領域４１からデータ転送領域４２へのデータ転送をＣＰＵ３１の処理を介すことなく実行するため、ＣＰＵ３１側でデータ転送を実行する場合と比較して、ＣＰＵ３１の処理負荷を低減することができる。
【００４７】
さらに、ＤＭＡコントローラ３４が備える不一致判定回路５５が、制御データ記憶領域４１からデータ転送領域４２へ制御データＡ，Ｂ，Ｃ，・・を転送する前に、制御データ記憶領域４１に記憶されている制御データＡ，Ｂ，Ｃ，・・と、データ転送領域４２に記憶されている制御データＡ，Ｂ，Ｃ，・・とが不一致であるか否かを判断し、制御部１３は、不一致判定回路５５による判断結果に基づいて、制御データＡ，Ｂ，Ｃ，・・を送信するか否かを決定する。
【００４８】
これにより、制御データ記憶領域４１に記憶されている制御データＡ，Ｂ，Ｃ，・・と、データ転送領域４２に記憶されている制御データＡ，Ｂ，Ｃ，・・とが不一致である場合にのみ、制御データＡ，Ｂ，Ｃ，・・を送信することが可能となり、同一の制御データＡ，Ｂ，Ｃ，・・を繰り返し送信してしまうという無駄を省略することができる。
【００４９】
そして、制御データ記憶領域４１に記憶されている制御データＡ，Ｂ，Ｃ，・・と、データ転送領域４２に記憶されている制御データＡ，Ｂ，Ｃ，・・とが不一致であるか否かを判断する不一致判断処理をＣＰＵ３１が実行する必要がなくなるため、ＣＰＵ３１側で不一致判断処理の実行が不要になった分、ＣＰＵ３１の処理負荷を低減することができる。
【００５０】
またＥＣＵ１０は、ＣＰＵ３１に対する割り込みを制御する割込コントローラ３５を備える。そしてＤＭＡコントローラ３４は、制御データ記憶領域４１に記憶されている制御データＡ，Ｂ，Ｃ，・・と、データ転送領域４２に記憶されている制御データＡ，Ｂ，Ｃ，・・とが不一致であると不一致判定回路５５が判断すると、その旨を示す不一致信号を割込コントローラ３５へ出力する。また割込コントローラ３５は、入力した信号が示す割り込み要因の優先度およびＣＰＵが実行している処理の優先度に基づいて、不一致信号に対応する割込要求信号を出力するか否かを決定し、この割込要求信号を出力すると決定した場合に、メッセージ組立を要求する割込要求信号をＣＰＵ３１へ出力する。そして制御部１３は、この割込要求信号がＣＰＵ３１に入力した場合に、制御データＡ，Ｂ，Ｃ，・・を送信するためにメッセージ組立の処理を行う。
【００５１】
すなわち、制御データＡ，Ｂ，Ｃ，・・の送信の優先度とＣＰＵ３１が実行している処理の優先度とに基づいて制御データＡ，Ｂ，Ｃ，・・の送信を実行するか否かの判断を、ＣＰＵ３１ではなく割込コントローラ３５が行う。これにより、制御データＡ，Ｂ，Ｃ，・・を送信するか否かを判断する処理の実行がＣＰＵ３１側で不要になった分、ＣＰＵ３１の処理負荷を低減することができる。
【００５２】
以上説明した実施形態において、ＥＣＵ１０は本発明における電子制御装置、ＲＡＭ３３は本発明におけるメモリ、制御データ記憶領域４１は本発明における第１記憶領域、データ転送領域４２は本発明における第２記憶領域、制御部１３およびＣＡＮコントローラ１１は本発明における送信手段、不一致判定回路５５は本発明における不一致判断手段である。
【００５３】
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採ることができる。
例えば上記実施形態では、ＤＭＡコントローラ３４からの不一致信号を割込コントローラ３５に入力させるものを示した。しかし、この不一致信号をＣＰＵ３１に入力させ、ＣＰＵ３１側で、不一致信号が示す割り込み要因の優先度とＣＰＵ３１が実行している処理の優先度とを比較して、メッセージ組立の処理を実行するか否かを判断する処理を行うようにしてもよい。
【符号の説明】
【００５４】
１…車両用通信システム、１０…ＥＣＵ、１１…ＣＡＮコントローラ、１２…ＣＡＮトランシーバ、１３…制御部、２１…データ格納部、２２…プロトコルコア部、２３…アクセス制御部、３１…ＣＰＵ、３２…ＲＯＭ、３３…ＲＡＭ、３４…ＤＭＡコントローラ、３５…割込コントローラ、３６…バス、４１…制御データ記憶領域、４２…データ転送領域、５１…転送元アドレス格納部、５２…転送先アドレス格納部、５３…第１データ格納部、５４…第２データ格納部、５５…不一致判定回路、５６…ラッチ回路
【図１】
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【図２】
2013128164.tif 000004
【図３】
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【図４】
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【図５】
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