(57)【要約】      （修正有）【課題】アナログ入力信号をデジタル出力信号に変換するためのシステム及び方法を提供する。【解決手段】システムは、ＤＡＣ電流を供給するための電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路２１０を含む。比較器回路２５０は、ＤＡＣ電流及びアナログ入力信号に基づいて決定されたエラー信号に応答して比較器信号を発生する。逐次近似レジスタ回路２７０は、比較器信号に応答して、ＤＡＣコード信号２７４又はデジタル出力信号２７２のうちの少なくとも１つを発生する。ＤＡＣコード信号をＣＭ  ＤＡＣ回路によって用いて、ＤＡＣ電流を制御する。【選択図】図２
2013102426.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル出力信号に変換するためのアナログ・デジタル変換器（ＡＤＣ）回路であって、
デジタル・アナログ変換器（ＤＡＣ）電流を供給するように構成された電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路と、
前記アナログ入力信号に基づいて入力電流を引き出すように構成された相互コンダクタンス回路と、
前記ＤＡＣ電流及び前記入力電流に基づいて決定されたエラー信号に応答して比較器信号を発生するように構成された比較器回路と、
前記比較器信号を受取り、ＤＡＣコード信号又は前記デジタル出力信号のうち少なくとも１つを発生するように構成された逐次近似レジスタ（ＳＡＲ）回路と、
を備え、
前記ＣＭ  ＤＡＣ回路は、前記ＤＡＣコード信号を用いて前記ＤＡＣ電流を制御するように構成される、
ことを特徴とするＡＤＣ回路。
【請求項２】
前記ＣＭ  ＤＡＣ回路は、前記ＤＡＣコード信号を復号して制御信号にするように構成された復号器回路を備えることを特徴とする、請求項１に記載のＡＤＣ回路。
【請求項３】
前記ＣＭ  ＤＡＣ回路は、前記制御信号を用いて前記ＤＡＣ電流を制御するように構成されることを特徴とする、請求項２に記載のＡＤＣ回路。
【請求項４】
前記ＣＭ  ＤＡＣ回路は複数の電流源を備え、前記複数の電流源の少なくとも１つは、前記制御信号に基づいて前記ＤＡＣ電流を供給するように構成されることを特徴とする、請求項２に記載のＡＤＣ回路。
【請求項５】
前記ＣＭ  ＤＡＣ回路は、第１のカスコード回路を通して前記ＤＡＣ電流を供給するように構成され、該ＤＡＣ電流は差動電流であることを特徴とする、請求項１に記載のＡＤＣ回路。
【請求項６】
前記ＤＡＣ電流と前記入力電流との間の差に基づいて決定された電圧エラー信号を供給するように構成されたエラー回路をさらに備え、前記エラー回路は、前記電圧エラー信号内のグリッチを減らすためのスイッチを備えることを特徴とする、請求項１に記載のＡＤＣ回路。
【請求項７】
前記アナログ入力信号からサンプル入力信号を引き出すように構成されたサンプルホールド（ＳＨ）回路をさらに備えることを特徴とする、請求項１に記載のＡＤＣ回路。
【請求項８】
前記相互コンダクタンス回路は、前記サンプル入力信号から前記入力電流を引き出すようにさらに構成されることを特徴とする、請求項７に記載のＡＤＣ回路。
【請求項９】
前記相互コンダクタンス回路は、第２のカスコード回路を通して差動入力電流を供給するように構成されることを特徴とする、請求項８に記載のＡＤＣ回路。
【請求項１０】
前記ＳＡＲ回路は、複数のＳＡＲサイクルの最終サイクルにおいて前記デジタル出力信号を発生するように構成されることを特徴とする、請求項１に記載のＡＤＣ回路。
【請求項１１】
前記ＳＡＲ回路は、複数のＳＡＲサイクルの第１のサイクルにおいて、中間コードを含む前記ＤＡＣコード信号を発生するように構成されることを特徴とする、請求項１に記載のＡＤＣ回路。
【請求項１２】
アナログ入力信号をデジタル出力信号に変換するためのアナログ・デジタル変換器（ＡＤＣ）回路であって、
デジタル・アナログ変換器（ＤＡＣ）電流を供給するように構成された電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路と、
前記ＤＡＣ電流及び前記アナログ入力信号に基づいて決定されたエラー信号に応答して比較器信号を発生するように構成された比較器回路と、
前記比較器信号に応答して、ＤＡＣコード信号又は前記デジタル出力信号のうちの少なくとも１つを発生するように構成された逐次近似レジスタ（ＳＡＲ）回路と、
を備え、
前記ＣＭ  ＤＡＣ回路は、前記ＤＡＣコード信号を用いて前記ＤＡＣ電流を制御するように構成される、
ことを特徴とするＡＤＣ回路。
【請求項１３】
アナログ入力信号をデジタル出力信号に変換する方法であって、
前記アナログ入力信号に基づいて入力電流を引き出すステップと、
電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路を動作させてＤＡＣ電流を供給するステップと、
前記ＤＡＣ電流及び前記入力電流に基づいて決定されたエラー信号に応答して比較器信号を発生するステップと、
前記比較器信号を受取り、ＤＡＣコード信号又は前記デジタル出力信号のうちの少なくとも１つを発生するステップと、
によって、逐次近似アナログ・デジタル変換器（ＡＤＣ）回路を電流変換モードで動作させるステップを含み、
前記ＣＭ  ＤＡＣ回路を動作させるステップは、前記ＤＡＣコード信号を用いて前記ＤＡＣ電流を制御するステップを含む、
ことを特徴とする方法。
【請求項１４】
前記ＣＭ  ＤＡＣ回路を動作させるステップは、前記ＤＡＣコード信号を復号して制御信号にするステップを含むことを特徴とする、請求項１３に記載の方法。
【請求項１５】
前記ＣＭ  ＤＡＣ回路を動作させるステップは、前記制御信号を用いて前記ＤＡＣ電流を制御するステップを含むことを特徴とする、請求項１４に記載の方法。
【請求項１６】
前記ＣＭ  ＤＡＣ回路を動作させるステップは、複数の電流源を動作させるステップを含み、且つ、前記複数の電流源の少なくとも１つを、前記制御信号に基づいて前記ＤＡＣ電流を供給するように動作させるステップをさらに含むことを特徴とする、請求項１４に記載の方法。
【請求項１７】
前記ＣＭ  ＤＡＣ回路を動作させるステップは、第１のカスコード回路を通して前記ＤＡＣ電流を供給するステップを含み、前記ＤＡＣ電流は差動電流であることを特徴とする、請求項１３に記載の方法。
【請求項１８】
前記ＤＡＣ電流と前記入力電流との間の差に基づいて決定された電圧エラー信号を供給するステップをさらに含み、前記電圧エラー信号を供給するステップは、該電圧エラー信号内のグリッチを減らすためにスイッチを動作させるステップを含むことを特徴とする、請求項１３に記載の方法。
【請求項１９】
前記入力電流を引き出すステップは、供給されたサンプル入力信号から該入力電流を引き出すステップを含むことを特徴とする、請求項１３に記載の方法。
【請求項２０】
アナログ入力信号をデジタル出力信号に変換するための装置であって、
ＤＡＣ電流を供給するための手段と、
前記ＤＡＣ電流及び前記アナログ入力信号に基づいて決定されたエラー信号に応答して比較器信号を発生するための手段と、
前記比較器信号に応答して、デジタルコード信号又は前記デジタル出力信号のうちの少なくとも１つを発生するための手段と、
を備え、
前記ＤＡＣ電流を供給するための手段は、前記ＤＡＣコード信号を用いて前記ＤＡＣ電流を制御するように構成される、
ことを特徴とする装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般にアナログ・デジタル変換（ＡＤＣ）に関し、より具体的には逐次近似（successive approximation）ＡＤＣに関する。
【背景技術】
【０００２】
アナログ・デジタル変換（ＡＤＣ）は、多くの場合、アナログ信号をサンプリングしてその信号をデジタル形式で表せるようにするために使用される。アナログ信号のデジタル表現に対する必要性は、デジタル通信受信機などの様々な用途で生じる
【０００３】
ＡＤＣを実施するための様々な技法が当技術分野において周知である。２つの一般的な技法として、逐次近似（ＳＡ）ＡＤＣ及びフラッシュＡＤＣ回路が挙げられる。ＳＡ  ＡＤＣ回路は一般に、逐次的な段を通してアナログ入力信号を処理することによってデジタル表現を生成するものであり、ここで各段は、逐次的に、より正確なアナログ入力信号のデジタル表現を得るように構成された比較器を備える。典型的なフラッシュＡＤＣ回路においては、アナログ入力信号値は、多重の比較器を用いて、全て一度に、種々の基準レベルと比較される。フラッシュＡＤＣ回路はＳＡ  ＡＤＣ回路における多段比較器の替わりに単段比較器を有するので、その他のことは全て等しく、フラッシュＡＤＣ回路は通常、ＳＡ  ＡＤＣ回路よりも短い待ち時間でアナログ入力信号のデジタル表現を生成する。従って、フラッシュＡＤＣ技法は、一般に高速用途により適していると考えられてきた。
【発明の概要】
【０００４】
アナログ入力信号をデジタル出力信号に変換するための例が提供される。システムはＤＡＣ電流を供給するための電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路を含むことができる。比較器回路は、ＤＡＣ電流及びアナログ入力信号に基づいて決定されたエラー信号に応答して比較器信号を発生するように構成することができる。逐次近似レジスタ回路は、比較器信号に応答して、ＤＡＣコード信号又はデジタル出力信号のうちの少なくとも１つを発生するように構成することができる。ＤＡＣコード信号をＣＭ  ＤＡＣ回路によって用いて、ＤＡＣ電流を制御することができる。
【０００５】
本主題技術のその他の構成は、本主題技術の種々の構成が例証のために示され説明される以下の詳細な説明から、当業者には容易に明らかとなることを理解されたい。認識されるように、本主題技術には他の種々異なる構成が可能であり、その幾つかの細部は、種々の他の点において、全て本主題技術の範囲から逸脱せずに修正することができる。従って、図面及び詳細な説明は、その性質上、例証的なものであり、限定的なものではないとみなされるべきである。
【図面の簡単な説明】
【０００６】
【図１】逐次近似（ＳＡ）アナログ・デジタル変換器（ＡＤＣ）回路の一例のブロック図である。
【図２】本開示の特定の構成による、電流モード（ＣＭ）ＳＡ  ＡＤＣ回路の一例のブロック図である。
【図３Ａ】本開示の特定の構成による、図２のＣＭ  ＳＡ  ＡＤＣ回路の電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）の一例の高レベル図である。
【図３Ｂ】本開示の特定の構成による、図３ＡのＣＭ  ＤＡＣ回路の例示的な実装を示す略図である。
【図４】本開示の特定の構成による、図２のＣＭ  ＳＡ  ＡＤＣ回路の例示的な実装を示す略図である。
【図５】本開示の特定の構成による、図２のＣＭ  ＳＡ  ＡＤＣ回路の別の例示的な実装を示す略図である。
【図６】本開示の特定の構成による、電流比較器を用いたＣＭ  ＳＡ  ＡＤＣ回路の一例の高レベル図である。
【図７】本開示の特定の構成による、図２のＣＭ  ＳＡ  ＡＤＣ回路の逐次近似レジスタ（ＳＡＲ）回路の例示的な実装を示すブロック図である。
【図８】本開示の特定の構成による、図２のＣＭ  ＳＡ  ＡＤＣ回路内で用いられるＳＡＲ回路のタイミング周期の一例を示すタイミング図である。
【図９Ａ】本開示の特定の構成による、サンプルホールド（ＳＨ）回路の一例を示す図である。
【図９Ｂ】本開示の特定の構成による、ＳＨ回路の別の例を示す図である。
【図９Ｃ】本開示の特定の構成による、倍速ＳＨ回路の一例を示す図である。
【図９Ｄ】本開示の特定の構成による、倍速ＳＨ回路の別の例を示す図である。
【図１０】本開示の特定の構成による、判断検出論理の一例を示す図である。
【図１１】本開示の特定の構成による、図４のＣＭ  ＳＡ  ＡＤＣ回路のタイミング周期及び制御信号を示すタイミング図である。
【図１２】本開示の特定の構成による、ＣＭ  ＳＡ  ＡＤＣ回路を動作させる方法の一例のフロー図である。
【図１３】本開示の特定の構成による、ＣＭ  ＳＡ  ＡＤＣ回路を動作させる方法の別の例のフロー図である。
【図１４】ＳＡアナログ・デジタル変換を行うための装置の一例のブロック図である。
【図１５】ＳＡアナログ・デジタル変換を行うための装置の一例のブロック図である。
【発明を実施するための形態】
【０００７】
以下に記述する詳細な説明は、本主題技術の種々の構成の説明を意図したものであり、本主題技術を実施することができる唯一の構成を表すことを意図したものではない。添付の図面は、本明細書に組み込まれて詳細な説明の一部分を構成する。この詳細な説明は、本主題技術の完全な理解を与えるための特定の細部を含む。しかし、当業者には、本主題技術はこれらの特定の細部を用いずに実施することができることが明白となるであろう。場合により、周知の回路要素又は構成部品は、本主題技術の概念を不明瞭にしないようにブロック図形式で示す。類似の構成部品には、理解を容易にするために同じ要素番号で標示が付される。
【０００８】
一態様において、本開示は超高速逐次近似アナログ・デジタル変換に関する。高データ速度及び高配置密度に対する要求が、特に伝送信号の、例えばギガヘルツ（ＧＨｚ）領域において、高まると共に、高速且つ正確なアナログ・デジタル変換器（ＡＤＣ）回路に対する要求が増し続けている。さらに、ＣＭＯＳ技術の急速な小型化により、最新の電子サブシステムは、システム・オン・チップ用途にとって非常に魅力的な、集約的デジタル計算と結合したより簡素なアナログ設計の方向へと進むように求められている。そのため、逐次近似（ＳＡ）ＡＤＣ回路は、有利に利用することができる。特に、チップ面積がより小さく低電力消費の、高速ＳＡ  ＡＤＣ回路を用いた実装が望まれる。
【０００９】
一態様において、本開示は、ＳＡ  ＡＤＣ回路のフィードバックループ内に電流モード（ＣＭ）ＤＡＣ回路を用いてＳＡ  ＡＤＣ回路の動作速度を劇的に向上させる技術を説明する。一態様において、抵抗性又は容量性ＤＡＣ回路を用いる多くのＳＡ  ＡＤＣは、本開示のＣＭ  ＤＡＣ回路の動作速度と同等の速度では、適正に動作することができないことがある。さらに、提案するアーキテクチャの単純な特徴により、提案するＣＭ  ＳＡ  ＡＤＣ回路の幾つかを並列に動作させてより高い変換速度を達成することが可能である。
【００１０】
図１は、逐次近似（ＳＡ）アナログ・デジタル変換器（ＡＤＣ）回路の一例のブロック図である。ＳＡ  ＡＤＣ回路１００は、サンプルホールド増幅器（ＳＨＡ）１１０、エラー回路１２０、比較器１３０、逐次近似レジスタ（ＳＡＲ）１４０、及びＤＡＣ１５０を含むことができる。ＳＨＡ１１０は、入力電圧信号Ｖinをサンプリングレートｆsでサンプリングし、それにより１秒当たり多数のサンプル数を含むサンプル入力電圧信号１１２を発生するように構成することができる。サンプル入力信号１１２は、エラー回路１２０内でＤＡＣ信号１５２と合成されてエラー信号１２２を発生することができ、このエラー信号１２２を比較器１３０が受け取る。エラー信号１２２が所定の閾値電圧（例えば、数ｍＶ）を超える場合、比較器１３０は、その出力部に比較器信号１３２を生成することによって応答する。ＳＡＲ１４０は状態機械を備え、この状態機械の動作は、クロック発生器（簡略化のため、図１に図示せず）によってレートＮ＊ｆsで発生されるクロックパルス１４４によって制御され、ここでＮは、１サンプリング周期（即ち、Ｔs＝１／ｆs）内でＳＡＲ１４０により扱われる最大ビット数である。ＳＡＲ１４０は、Ｎ回のＳＡサイクルを通して、その動作を実行する。各々のＳＡサイクルの間に、デジタル出力信号１４２（例えば、デジタルコード又は出力コード）のＮビットのうちの１つが決定（ｒｅｓｏｌｖｅ）される。ＳＡＲ１４０は、比較器信号１３２に応答して、Ｎビットのデジタル信号１４６を発生し、これをＤＡＣ１５０が用いてＤＡＣ信号１５２を生成する。
【００１１】
最初に（即ち、第１のサイクルにおいて）、ＳＡＲは、中間コードを表すデジタル信号１４６を発生することができる。ＮビットＡＤＣの場合、中間コードは、例えば、２N-1を表すデジタルコード（例えば、８ビットＡＤＣに対して２7＝１０００，００００）を含むことができる。次に続くサイクルにおいて、前のデジタル信号１４６が比較器信号１３２に従って変更され、現在の（即ち、最新の）デジタル信号１４６が発生され、これをＤＡＣ１５０が用いて現在のＤＡＣ信号１５２を生成し、次いでこの信号１５２が現在のサンプル入力電圧信号１１２と比較され、現在のエラー信号１２２が発生される。例えば、現在のサイクルが第２のサイクルである場合、そして第１のサイクルにおいてサンプル入力電圧信号１１２が中間コード１０００，００００に対応するＤＡＣ信号１５２よりも大きかった場合、次のデジタル信号１４６は、１１００，００００に設定される。即ち、２番目の最上位ビット（ＭＳＢ）が１となるように決定される。それ以外の場合には、同じビットがゼロに設定されてプロセスが継続する。最終サイクルにおいて、デジタル出力信号１４２のＮビットの全てが決定されたときに、デジタル出力信号１４２は、出力コードとして出力される状態になる。
【００１２】
ＤＡＣ１５０は、抵抗器又はコンデンサを用いて実装することができる。しかし、一態様において、非常に小さい構造部サイズ技術においては、高精度抵抗器は実現可能ではないことがある。さらに、一態様において、コンデンサＤＡＣは超高速動作に適さない可能性がある。本開示の一態様は、上記の全ての問題に対処することができる。
【００１３】
図２は、本開示の特定の構成による、電流モード（ＣＭ）ＳＡ  ＡＤＣ回路の一例のブロック図である。ＣＭ  ＳＡ  ＡＤＣ回路２００は、ＣＭ  ＤＡＣ回路（例えば、電流ステアリングＤＡＣ）２１０、負荷抵抗器２２０、サンプルホールド（ＳＨ）回路２４０、相互コンダクタンス回路２３０、エラー回路２６０、比較器２５０、及びＳＡＲ（例えば、ＳＡＲエンジン）２７０を含むことができる。ＣＭ  ＳＡ  ＡＤＣ回路２００と図１のＳＡ  ＡＤＣ回路１００との間の主要な違いの態様は、ＣＭ  ＤＡＣ回路２１０及びエラー回路２６０の、図１の対応するブロック（例えば、ＤＡＣ１５０及びエラー回路１２０）と比べての構造及び動作から生じ得る。付加的な有利な態様において、相互コンダクタンス回路２３０（例えば、相互コンダクタンス比Ｇmを有する）を用いて、ＳＨ回路２４０により発生されたサンプル入力電圧信号を電流信号Ｉinに変換することができる。ＣＭ  ＤＡＣ回路２１０は、ＳＡＲ２７０によって生成されたデジタル信号（例えば、Ｎビットコード）２７４に応答して、ＤＡＣ電流Ｉdacを発生するように構成される。一態様において、ＤＡＣ電流Ｉdacは、アナログの性質にすることができ、エラー回路２６０内で合成されたときに入力電流Ｉinを打ち消すことができるように発生させることができる。負荷抵抗器２２０（例えば、Ｒload）は、本質的にはエラー回路２６０の一部分であり、電流−電圧変換器としてのその使用を明らかにするために分離して図示したことに留意されたい。
【００１４】
動作中、電流ＩinとＩdacとの間の差を、負荷抵抗器２２０を通過した後でエラー回路２６０において電圧信号に変換することができる。比較器２５０及びＳＡＲ２７０の動作は、図４の比較器１３０及びＳＡＲ１４０の動作と実質的に同じである。比較器２５０の動作はクロック信号２７６（例えば、ＳＡＲ２７０が扱うことができる最大ビット数をＮとして、Ｎ＊ｆsのクロックレートを有する）を介してＳＡＲ２７０の動作と同期される。幾つかの構成（例えば、図６のＣＭ  ＳＡ  ＡＤＣ回路）において、比較器２５０が電流比較器を備える場合、電流ＩinとＩdacを、負荷抵抗器２２０を要することなく比較することができる。ＣＭ  ＳＡ  ＡＤＣ回路２００の利点は、多くの従来のＳＡ  ＡＤＣ回路のコンデンサＤＡＣ回路の動作が基づくコンデンサの充電及び放電と比べての、ＣＭ  ＤＡＣ回路２１０の動作が基づく電流源を取り扱う速度にある。
【００１５】
ＣＭ  ＳＡ  ＡＤＣ回路２００の別の利点は、ＣＭ  ＳＡ  ＡＤＣ回路２００が基準電圧を必要とせず、参照に関して自己自律していることである。他の利点としては、動作速度、並びに、特に非常に小さい構造部サイズにおいて困難となることがある、抵抗器又はコンデンサを用いて実装される差動ＤＡＣ回路内の抵抗器又はコンデンサの整合と比べての、差動モードＤＡＣを実装するためのトランジスタ整合の容易さを挙げることができる。
【００１６】
図３Ａは、本開示の特定の構成による、図２のＣＭ  ＤＡＣ回路２１０の例示的な実装３００ａの高レベル図である。ＣＭ  ＤＡＣ回路２１０は、多数の（例えば、Ｋ個、ここでＳＡ  ＡＤＣ回路２００がＮビットＡＤＣであるとき、Ｋ＝２N）電流源Ｉ1−ＩKを含み、それらの各々がスイッチＳ1−ＳKにより結合してＤＡＣ電流Ｉdacの形成に関与する。これらのスイッチＳ1−ＳKは、図２のＳＡＲ２７０により発生されるデジタル信号２７４によって制御される。ＣＭ  ＤＡＣ回路２１０内の復号器３４０は、デジタル信号２７４を制御信号３４２に変換し、これをＣＭ  ＤＡＣ回路２１０が用いてスイッチＳ1−ＳKを制御することができる。動作中、ＮビットＡＤＣ回路（例えば、図２のＣＭ  ＳＡ  ＡＤＣ回路２００）は、周知の二分探索木アルゴリズムに基づいて動作することができる。実際には、ＮビットＡＤＣ回路（例えば、図２のＣＭ  ＳＡ  ＡＤＣ回路２００）は、Ｋ＝２Nの電流源（例えば、Ｉ1−ＩK）によって実装することができる。スイッチの制御は、バイナリコード、サーモメトリックコード、又は両方の組合せを用いて実行することができる。例えば、サーモメトリックによる実装においては、４ビットＡＤＣ回路の場合、１５個のスイッチが個々に、１６個の使用電流源のうちの１５個の電流源（例えば、Ｉ1−Ｉ15）を制御することができる。１６番目の電流源（例えば、Ｉ0）は、スイッチを用いずに静的電流源として使用することができる。しかし、バイナリコードによる実装においては、電流源のグループを同時に制御することができる。例えば、Ｉ1−Ｉ2のグループ（即ち、次の２電流源）、Ｉ3−Ｉ6のグループ（即ち、次の４電流源）、及びＩ7−Ｉ15のグループ（即ち、次の８電流源）を別々に３個のスイッチによって制御することができる。サーモメトリックによる実装はより多くのスイッチを使用するので、制御信号の経路指定のためにより多くの面積を必要とする一方で、生じる切替えグリッチはより少ない。
【００１７】
電流源Ｉ1−ＩK及びスイッチＳ1−ＳKは、トランジスタ素子（例えば、ＭＯＳ又はＢＪＴトランジスタ）を単一モード又は差動モードで用いる回路によって実装することができる。ＭＯＳトランジスタを用いた例示的な差動モード実装を以下で図３Ｂに示し、説明する。
【００１８】
図３Ｂは、本開示の特定の構成による、図３ＡのＣＭ  ＤＡＣ回路の例示的な実装３００ｂを示す略図である。実際の実装においては、差動スイッチに結合された電流源の多数の組合せを用いることができる。図３Ｂにおいては、簡単のために、そのような組合せのうち２つのみを示す。電流源ＩS1及びＩS2は、差動スイッチ対Ｓ11−Ｓ12及びＳ21−Ｓ22を介して、負荷抵抗器Ｒ１及びＲ２を選択的に通って流れることができる。各々のスイッチは、円３１０内に示すトランジスタＴ１のようなトランジスタによって実装することができる。各々の電流源は、例えば、１つのトランジスタ（例えば、ＮＭＯＳトランジスタＴ４単独）又は、円３２０内に示すように２つのトランジスタ（例えば、ＮＭＯＳトランジスタＴ３及びＴ４、ここでＴ４は、周知のカスコードトランジスタとして機能する）により実装することができる。幾つかの構成において、スイッチＳ11−Ｓ12及びＳ21−Ｓ22並びに電流源ＩS1及びＩS2は、ＰＭＯＳトランジスタ又はｎ型若しくはｐ型バイポーラトランジスタを用いて実装することができる。
【００１９】
図４は、本開示の特定の構成による、ＣＭ  ＳＡ  ＡＤＣ回路の一例を示す略図である。ＣＭ  ＳＡ  ＡＤＣ回路４００は、ＣＭ  ＤＡＣ回路４１０、ＳＡＲ４７０、比較器４５０、クロック発生器４８０、エラー回路４６０、カスコード回路４３２、スイッチＳ１、及び相互コンダクタンス回路４３０のうちの幾つか又は全てを含むことができる。比較器４５０及びＳＡＲ４７０は、図２の比較器２５０及びＳＡＲ２７０と同様のものである。ＤＡＣ４１０は、ＮＭＯＳトランジスタを用いて実装され、エラー回路４６０から遠ざかる方向に電流をステアリングするように構成される。エラー回路４６０は、２つの負荷抵抗器（例えば、ＲLoad）及び２つのバイアス電流源（例えば、Ｉdc／２）を用いて実装される。バイアス電流源は、ＣＭ  ＤＡＣ４１０によって遠ざかる方向に（例えば、ＮＭＯＳトランジスタＴ５及びＴ６を介して）ステアリングされた電流が、相互コンダクタンス回路４３０によって発生された入力信号電流と実質的に等しいときに、比較器４５０の入力ポート（例えば、ノードＸｎ及びＸｐ）にわたる同相モード電圧を維持する。相互コンダクタンス回路４３０は、ＰＭＯＳトランジスタＴ１及びＴ２によって形成される差動トランジスタ対を含み、これがサンプル入力電圧Ｖi-sに応答して差動入力信号電流（例えば、サンプル入力電圧信号Ｖi-sが実質的にゼロに等しいときのような定常状態において、各トランジスタＴ１又はＴ２を流れる電流Ｉdc／２に対する超過又は不足信号電流）を発生する。図４において、電流ΔＩは、ノードＸｐ及びＸｎを通して供給される全ＤＡＣ電流を表す。
【００２０】
カスコード回路４３２は、ＰＭＯＳトランジスタＴ３、Ｔ４、Ｔ５、及びＴ６を含む。これらのトランジスタは主として、相互コンダクタンス回路４３０、エラー回路４６０、及び比較器回路４５０をＣＭ  ＤＡＣ回路４１０から分離して、ＣＭ  ＤＡＣ回路４１０によるそれらの回路のローディングを防ぐためのバッファとして機能して、ＣＭ  ＳＡ  ＡＤＣ４００の高速動作を維持する。いずれのサイクル（例えば、ＳＡＲ４７０の逐次近似サイクル）においても、比較器４５０によって発生される信号４５２は、ノードＸｐ及びＸｎにおける電圧の間の差に依存し、従って、差動負荷抵抗器Ｒloadを流れる電流の差に依存する。信号４５２に応答して、ＳＡＲ回路４７０はＮビットデジタル信号４７４の値を設定し、これをＣＭ  ＤＡＣ回路４１０が受取り、これを用いてＣＭ  ＤＡＣ回路４１０がノードＸｎ及びＸｐから遠ざかる方向に（例えば、カスコードＮＭＯＳトランジスタＴ５及びＴ６を通して）ステアリングする電流量を制御する。さらに、実行されているＳＡＲサイクルに応じて、出力コード４７２のそれぞれのビットが設定される。最終サイクル（例えば、ＮビットＡＤＣの場合はＮ番目のサイクル）において、ノードＸｐ及びＸｎにおける電圧の間の差が実質的にゼロに収束するとき、デジタル出力信号の最後のビットが設定され、出力コード４７２が出力され、その後に入力信号Ｖi-sの次のサンプルを評価するプロセスが開始する。
【００２１】
スイッチＳ１（例えば、デグリッチャ又はゼロ復帰スイッチ）を用いてノードＸｐとＸｎとの間の電圧差をリセットしてゼロにすることができる。スイッチＳ１の動作は、判断検出論理４８０（図１０参照）によって送出される制御信号４８４によって制御され、ここで判断検出論理４８０は、比較器４５０の再生相中（図１１参照）の比較器４５０の出力の変化を検出して信号４８４を発生し、この信号がノードＸｐ及びＸｎにおける電圧をリセットする。信号４８４がゼロに戻ると、スイッチＳ１は切られる。クロック信号４８２（例えば、レートＮ＊ｆs、ここでＮはＳＡＲ２７０が扱う最大ビット数であり、ｆsはサンプリング周波数である）は、比較器４５０及びＳＡＲ回路４７０の動作を制御する。簡単にするために、図４には、パルスＮｆsを発生するクロック発生器は図示しない。動作中、比較器４５０が現在のサンプルの比較を完了したとき、ＣＭ  ＳＡ  ＡＤＣ４００の動作の現在のサイクルの相１（図８参照）が完了した後で、スイッチＳ１を閉じることができる。換言すれば、スイッチＳ１は超高速動作における重要な役割を果たすことができる。第１に、ＣＭ  ＤＡＣ回路４１０の切替え中に、スイッチＳ１は、ノードＸｐ及びＸｎを、比較器４５０の動作に悪影響を及ぼし得るグリッチングから保護する。第２に、高速整定に関して、ひとたび比較がなされるとスイッチＳ１を閉じて、ノードＸｐ及びＸｎがトラバースしないようにして、これら２つのノードが迅速に整定できるようにする。
【００２２】
図５は、本開示の特定の構成による、ＣＭ  ＳＡ  ＡＤＣ回路の別の例を示す略図である。ＣＭ  ＳＡ  ＡＤＣ回路５００は、ＣＭ  ＤＡＣ回路５１０、ＳＡＲ５７０、比較器５５０、エラー回路５６０、カスコード回路５３２、スイッチＳ１、及び相互コンダクタンス回路５３０のうちの幾つか又は全てを含むことができる。比較器５５０、ＳＡＲ５７０及びエラー回路５６０は、それぞれ、図４の比較器４６０、ＳＡＲ４７０及びエラー回路４６０と同様のものである。ＤＡＣ５１０は、ＰＭＯＳトランジスタを用いて実装され、相互コンダクタンス回路５３０（例えば、Ｇｍセル）によって発生される電流を打ち消すように構成される。相互コンダクタンス回路５３０及びカスコード回路５３２は、それぞれ、ＮＭＯＳトランジスタＴ１及びＴ２、並びに、ＮＭＯＳトランジスタＴ３、Ｔ４、Ｔ５、及びＴ６によって実装される。他の点では、ＣＭ  ＳＡ  ＡＤＣ回路５００の動作は、図４のＣＭ  ＳＡ  ＡＤＣ回路４００の動作と同様である。簡単にするために、図５には、パルスＮｆsを発生するクロック発生器は図示しない。スイッチＳ１の動作は、判断検出論理４８０（図１０参照）によって送出される制御信号４８４によって制御され、ここで判断検出論理４８０は、比較器５５０の再生相中（図１１参照）の比較器５５０の出力の変化を検出して信号４８４を発生し、この信号がノードＸｐ及びＸｎにおける電圧をリセットする。スイッチＳ１は、信号４８４がゼロに戻ったときに切られる。
【００２３】
図６は、本開示の特定の構成による、電流比較器を用いたＣＭ  ＳＡ  ＡＤＣ回路の一例の高レベル図である。ＣＭ  ＳＡ  ＡＤＣ回路６００は、電流源Ｉ2及びＩ1、電流比較器６３０、並びにＳＡＲ６４０を含む。ＳＡＲ６４０は、図５のＳＡＲ５７０と同様のものである。電流比較器６３０は、電圧信号の代わりに電流信号を比較するように構成される。電流源Ｉ2はＣＭ  ＤＡＣ回路（例えば、図５のＣＭ  ＤＡＣ回路５１０）を表す可変電流源である。電流源Ｉ1も可変電流源であり、相互コンダクタンス回路（例えば、図５の相互コンダクタンス回路５３０）によって引き込まれる電流を表す。他の点では、ＣＭ  ＳＡ  ＡＤＣ回路６００の動作は、図５のＣＭ  ＳＡ  ＡＤＣ回路５００の動作と同様である。
【００２４】
図７は、本開示の特定の構成による、逐次近似レジスタ（ＳＡＲ）回路の例示的な実装を示すブロック図である。ＳＡＲ７００は、例えばＤフリップフロップ（ＤＦＦ）で形成されたレジスタ回路７１０、及びラッチ回路７２０を含む。ラッチ回路７２０は、変換完了時にＮビットデジタル出力信号（例えば、図４のデジタル出力信号４７２）のＮビットを保持することができるＮ個のラッチ（ラッチ0−ラッチN-1）を含む。レジスタ回路７１０のＤＦＦセルＦＦ0−ＦＦN-1は、Ｎビットデジタル信号（例えば、図４のデジタル信号４７４）のＮビットを生成することができ、これをＣＭ  ＤＡＣ回路４１０が用いてＤＡＣ電流を制御することができる。例えば、Ｎ＝８の場合、初めに（即ち、第１のサイクルにおいて）レジスタ回路７１０のビット７が暫定的に１に設定され、他のビットは０に設定される（例えば、中間コード１０００，００００を生成する）。次に、比較結果により、ビット７が次のサイクルにおいてハイ状態に留まるかどうかが判断される。次のサイクルにおいて、ビット７がハイ状態に留まるかどうかに関わらず、前の比較結果に基づいて、レジスタ回路７１０のビット６が暫定的に１に設定される。最後に、８番目のサイクルにおいてレジスタ回路７１０のビット０が決定され、これで、サンプル入力電圧信号の現在のサンプルの評価に関するＳＡＲサイクルが終了する。この時点で、変換終了信号７１４に応答して、Ｎビット（７１６）がラッチ回路７２０のラッチ内に格納され、ＳＡＲ７００の出力ポート７００に接続された任意の回路によって使用される準備が整う。
【００２５】
図８は、本開示の特定の構成による、図４のＣＭ  ＳＡ  ＡＤＣ回路４００において用いられるＳＡＲ回路の時間周期の一例を示すタイミング図である。時間周期８００は、ＳＡＲ４７０のＮサイクルの１つを表し、サンプリングレート（例えば、図２のＳＨ回路２４０に関する）をｆsとする時間ＴSAR＝１／Ｎｆsの間続く。各周期（即ち、各サイクル）は相１及び相２を含んだ２相を含む。電流サイクルの相１において、図４の比較器４５０は、サンプル入力電圧信号Ｖｉ−ｓから生じる電流と現在のＤＡＣ電流Ｉdacとの比較を完了することができる。相１の最後に、図４のクロック発生器４８０が図４の制御信号４８４を送って図４のスイッチＳ１を閉じることができ、それにより比較器信号がゼロに戻される。相２において、ＳＡＲ４７０及びＣＭ  ＤＡＣ回路４００が動作することができ、相２の最後までにＣＭ  ＤＡＣ回路４１０回路は整定することができ、次のサイクルのＳＡＲ動作に対して準備が整う。
【００２６】
図９Ａは、本開示の特定の構成による、サンプルホールド（ＳＨ）回路の一例を示す図である。ＳＨ回路９００ａは、スイッチＳ１、サンプリングコンデンサＣs、及びバッファ回路９１０を含むことができる。スイッチＳ１は、サンプリングレートｆｓ（即ち、ｆsample）（例えば、５００ＭＨｚ）で動作する。スイッチＳ１が閉じると、サンプリング周期Ｔｓ（Ｔｓ＝１／ｆs）の第１の部分の間、入力信号はコンデンサＣsを充電することができ、このコンデンサは、サンプリング周期の次の部分の間、この電荷を保持することができる。コンデンサＣsの電極間に生じる電圧は、次に、バッファ回路の９１０の出力ポートにおいてサンプル入力電圧信号として現れることができる。バッファ回路９１０は、高入力インピーダンス及び単一の利得を有する増幅器を備えることができ、コンデンサＣsの充電期間中、相互コンダクタンス回路（例えば、図２の相互コンダクタンス回路２３０）をこのコンデンサから分離するように動作することができる。
【００２７】
図９Ｂは、本開示の特定の構成による、ＳＨ回路の別の例を示す図である。ＳＨ回路９００ｂは、スイッチＳ１、サンプリングコンデンサＣs、及びバッファ回路９１０を含むことができる。ＳＨ回路９００ｂの動作はＳＨ回路９００ａと同様であるが、但し、バッファ回路９１０がスイッチＳ１の前に配置される。バッファ回路９１０は、この構成においては、コンデンサＣsの充電期間中、入力電圧源をこのコンデンサから分離するように動作することができ、換言すれば、バッファ回路９１０は、コンデンサＣsを充電するのに必要な電流を、入力電圧源がそのような電流を供給できない場合に供給することができる。
【００２８】
図９Ｃは、本開示の特定の構成による、倍速ＳＨ回路の一例を示す図である。倍速ＳＨ回路９００ｃは、ＳＨ回路９００ａと同様のものとすることができる並列に接続された２つのＳＨ回路を含むことができ、これらはピンポンモードで動作することができ、それゆえにＳＨ回路９００ａの動作周波数の２倍の動作周波数を有する。換言すれば、スイッチＳ11が閉じられてＣs1を充電することができるときには、スッチＳ12は開放されており、Ｃs2が電荷を保持することができ、逆も同様である。
【００２９】
図９Ｄは、本開示の特定の構成による、倍速ＳＨ回路の別の例を示す図である。倍速ＳＨ回路９００ｄは、ＳＨ回路９００ｂと同様のものとすることができる並列に接続された２つのＳＨ回路を含むことができ、これらはピンポンモードで動作することができ、それゆえにＳＨ回路９００ｂの動作周波数の２倍の動作周波数を有する。
【００３０】
図１０は、本開示の特定の構成による、判断検出論理１０００の一例を示す図である。判断論理１０００は、図４及び図５のスイッチＳ１の動作を制御する制御信号４８２を発生する図４及び図５の判断論理４８０の例示的な実装である。論理１０１０は、図４の比較器４５０（又は図５の５５０）の出力の、比較器４５０の再生相中の変化を検出し、出力パルスを発生する。この出力パルスをパルス発生器ブロック１０２０が受取り、ここで、出力パルスの幅（即ち、継続時間）が一連のインバータを通してプログラム可能に調整される。
【００３１】
図１１は、本開示の特定の構成による、図４のＣＭ  ＳＡ  ＡＤＣ回路のタイミング周期及び制御信号の例を示すタイミング図である。タイミング周期１１００は、図８のタイミング周期８００と同様のものである。タイミング周期１１１０は、比較器のリセット相及び再生相（例えば、比較についての判断がなされる間の相）と、それぞれ、ＳＡＲ４７０の相１及び相２と間の関係を示す。比較器４５０のリセット相及び再生相は、それぞれＳＡＲ４７０の相１及び相２の直後に開始する。制御信号１１２０は、図１０の判断検出論理１０００によって発生される制御信号４８２と同じものである。制御信号４８２は、比較器４５０がリセット相から再生相に遷移した直後に発生される。
【００３２】
開示主題のさらなる説明
本開示の態様の種々の例を以下に説明する。これらは例として提示するものであり、本主題技術を制限するものではない。以下で、図及び符号による特定は、単なる例として例証目的で提示されるものであり、本説明はそれらの特定によって制限されるものではない。
【００３３】
広く且つ一般的に、一態様において、本開示は、アナログ入力信号をデジタル出力信号に変換するためのアナログ・デジタル変換器（ＡＤＣ）（例えば、図２のＣＭ  ＳＡ  ＡＤＣ回路２００）回路を提供する。ＡＤＣ回路は、ＤＡＣ電流を供給するように構成された電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路（例えば、図２のＣＭ  ＤＡＣ回路２１０）を備えることができる。相互コンダクタンス回路は、アナログ入力信号から入力電流を引き出すように構成することができる（例えば、図２の相互コンダクタンス回路２３０）。ＡＤＣ回路はまた、ＤＡＣ電流及び入力電流に基づいて決定されたエラー信号に応答して比較器信号を発生するように構成された比較器回路（例えば、図２の比較器回路２５０）を備えることができる。逐次近似レジスタ（ＳＡＲ）回路は、比較器信号を受取り、ＤＡＣコード信号又はデジタル出力信号のうちの少なくとも１つを発生するように構成することができる（例えば、図２のＳＡＲ回路２７０）。ＤＡＣコード信号（例えば、図２のＤＡＣ信号２７４）をＣＭ  ＤＡＣ回路により用いて、ＤＡＣ電流を制御することができる。
【００３４】
本開示の一態様において、アナログ入力信号をデジタル出力信号に変換するためのｎビットのアナログ・デジタル変換器（ＡＤＣ）回路（例えば、図２のＣＭ  ＳＡ  ＡＤＣ回路２００）は、ＤＡＣ電流を供給するための電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路（例えば、図２のＣＭ  ＤＡＣ回路２１０）、ＤＡＣ電流及びアナログ入力信号に基づいて決定されたエラー信号に応答して比較器信号を発生するように構成することができる比較器回路（例えば、図２の比較器回路２５０）、比較器信号に応答してＤＡＣコード信号又はデジタル出力信号のうちの少なくとも１つを発生するように構成することができる逐次近似レジスタ（ＳＡＲ）回路（例えば、図２のＳＡＲ回路２７０）の、１つ又はそれ以上を備えることができ、ここで、ＤＡＣコード信号（例えば、図２のＤＡＣ信号２７４）をＣＭ  ＤＡＣ回路により用いて、ＤＡＣ電流を制御することができる。
【００３５】
本開示の別の態様において、アナログ入力信号をデジタル出力信号に変換する方法（例えば、図１２の１２００）を提供することができる。この方法は、電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路を動作させてＤＡＣ電流を供給するステップ（例えば、図１２の１２２０）と、比較器回路を動作させて、ＤＡＣ電流及びアナログ入力信号に基づいて決定されたエラー信号に応答して比較器信号を発生するステップ（例えば図１２の１２３０）と、逐次近似レジスタ（ＳＡＲ）回路を動作させて、比較器信号に応答してＤＡＣコード信号又はデジタル出力信号のうちの少なくとも１つを発生するステップ（例えば図１２の１２４０）とによって、逐次近似アナログ・デジタル変換器（ＡＤＣ）回路を電流変換モードで動作させるステップ（例えば、図１２の１２１０）を含むことができ、ここで、ＣＭ  ＤＡＣ回路を動作させるステップは、ＤＡＣコード信号を用いてＤＡＣ電流を制御するステップを含む。
【００３６】
本開示のさらに別の態様において、アナログ入力信号をデジタル出力信号に変換する方法（例えば、図１３の方法１３００）を提供することができる。この方法は、相互コンダクタンス回路を動作させてアナログ入力信号から入力電流を引き出すステップ（例えば、図１３の１３２０）と、電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路を動作させてＤＡＣ電流を供給するステップ（例えば、図１２３の１３３０）と、比較器回路を動作させて、ＤＡＣ電流及び入力電流に基づいて決定されたエラー信号に応答して比較器信号を発生するステップ（例えば、図１３の１３４０）と、逐次近似レジスタ（ＳＡＲ）回路を動作させて、比較器信号を受取り、ＤＡＣコード信号又はデジタル出力信号のうちの少なくとも１つを発生するステップ（例えば図１３の１３５０）とによって、逐次近似アナログ・デジタル変換器（ＡＤＣ）回路を電流変換モードで動作させるステップ（例えば、図１３の１３１０）を含むことができ、ここで、ＣＭ  ＤＡＣ回路を動作させるステップは、ＤＡＣコード信号を用いてＤＡＣ電流を制御するステップを含む。
【００３７】
箇条書きによる開示主題の例示
本開示の態様の種々の例を、便宜上、番号を付した条項（１、２、３など）として説明する。これらは例として提供するものであり、本主題技術を制限するものではない。以下、図及び符号による特定は、単なる例として例証の目的で与えられるものであり、条項は、これらの特定によって制限されるものではない。
【００３８】
１．  アナログ入力信号をデジタル出力信号に変換するためのアナログ・デジタル変換（ＡＤＣ）回路であって、
ＤＡＣ電流を供給するように構成された電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路と、
前記アナログ入力信号に基づいて入力電流を引き出すように構成された相互コンダクタンス回路と、
前記ＤＡＣ電流及び前記入力電流に基づいて決定されたエラー信号に応答して比較器信号を生成するように構成された比較器回路と、
前記比較器信号を受取り、ＤＡＣコード信号又は前記デジタル出力信号のうちの少なくとも１つを発生するように構成された逐次近似レジスタ（ＳＡＲ）回路と、
を備え、
前記ＣＭ  ＤＡＣ回路は、前記ＤＡＣコード信号を用いて前記ＤＡＣ電流を制御するように構成される、
ことを特徴とするＡＤＣ回路。
【００３９】
２．  前記ＣＭ  ＤＡＣ回路は、前記ＤＡＣコード信号を復号して制御信号にするように構成された復号器を備えることを特徴とする、条項１に記載のＡＤＣ回路。
【００４０】
３．  前記ＣＭ  ＤＡＣ回路は、前記制御信号を用いて前記ＤＡＣ電流を制御するように構成されることを特徴とする、条項２に記載のＡＤＣ回路。
【００４１】
４．  前記ＣＭ  ＤＡＣ回路は複数の電流源を備え、前記複数の電流源の少なくとも１つ又はそれ以上が、前記制御信号に基づいて前記ＤＡＣ電流を供給するように構成されることを特徴とする、条項２に記載のＡＤＣ回路。
【００４２】
５．  前記ＣＭ  ＤＡＣ回路は、第１のカスコード回路（例えば、図４及び図５の４３２、５３２、又はそれらの一部分）を通して前記ＤＡＣ電流を供給するように構成され、該ＤＡＣ電流は差動電流であることを特徴とする、条項１に記載のＡＤＣ回路。
【００４３】
６．  前記ＤＡＣ電流と前記入力電流との間の差に基づいて決定される電圧エラー信号を供給するように構成されたエラー回路をさらに備え、前記エラー回路は電圧エラー信号内のグリッチを減らすためのスイッチを備えることを特徴とする、条項１に記載のＡＤＣ回路。
【００４４】
７．  前記アナログ入力信号からサンプル入力信号を引き出すように構成されたサンプルホールド（ＳＨ）回路をさらに備えることを特徴とする、条項１に記載のＡＤＣ回路。
【００４５】
８．  前記相互コンダクタンス回路は、前記サンプル入力信号から前記入力電流を引き出すようにさらに構成されることを特徴とする、条項７に記載のＡＤＣ回路。
【００４６】
９．  前記相互コンダクタンス回路は、第２のカスコード回路（例えば、図４及び図５の４３２、５３２、又はそれらの一部分）を通して差動入力電流を供給するように構成されることを特徴とする、条項８に記載のＡＤＣ回路。
【００４７】
１０．  前記ＳＡＲ回路は、複数のＳＡＲサイクルの最終サイクルにおいて前記デジタル出力信号を発生するように構成されることを特徴とする、条項１に記載のＡＤＣ回路。
【００４８】
１１．  前記ＳＡＲ回路は、複数のＳＡＲサイクルの第１のサイクルにおいて、中間コードを含む前記ＤＡＣコード信号を発生するように構成されることを特徴とする、条項１０に記載のＡＤＣ回路。
【００４９】
１２．  アナログ入力信号をデジタル出力信号に変換するためのアナログ・デジタル変換器（ＡＤＣ）回路であって、
ＤＡＣ電流を供給するように構成された電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路と、
前記ＤＡＣ電流及び前記アナログ入力信号に基づいて決定されたエラー信号に応答して比較器信号を発生するように構成された比較器回路と、
前記比較器信号に応答して、ＤＡＣコード信号又は前記デジタル出力信号のうちの少なくとも１つを発生するように構成された逐次近似レジスタ（ＳＡＲ）回路と、
を備え、
前記ＣＭ  ＤＡＣ回路は、前記ＤＡＣコード信号を用いて前記ＤＡＣ電流を制御するように構成される、
ことを特徴とするＡＤＣ回路。
【００５０】
本開示の態様の種々の実施例を、便宜上、番号を付した条項（１、２、３など）として説明する。これらは例として提供するものであり、本主題技術を制限するものではない。以下、図及び符号による特定は、単なる例として例証の目的で与えられるものであり、条項は、これらの特定によって制限されるものではない。
【００５１】
１．  アナログ入力信号をデジタル出力信号に変換する方法であって、
前記アナログ入力信号に基づいて入力電流を引き出すステップと、
電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路を動作させてＤＡＣ電流を供給するステップと、
前記ＤＡＣ電流及び前記入力電流に基づいて決定されたエラー信号に応答して比較器信号を発生するステップと、
前記比較器信号を受取り、ＤＡＣコード信号又は前記デジタル出力信号のうちの少なくとも１つを発生するステップと、
によって、逐次近似アナログ・デジタル変換器（ＡＤＣ）回路を電流変換モードで動作させるステップを含み、
前記ＣＭ  ＤＡＣ回路を動作させるステップは、前記ＤＡＣコード信号を用いて前記ＤＡＣ電流を制御するステップを含む、
ことを特徴とする方法。
【００５２】
２．  前記ＣＭ  ＤＡＣ回路を動作させるステップは、前記ＤＡＣコード信号を復号して制御信号にするステップを含むことを特徴とする、条項１に記載の方法。
【００５３】
３．  前記ＣＭ  ＤＡＣ回路を動作させるステップは、前記制御信号を用いて前記ＤＡＣ電流を制御するステップを含むことを特徴とする、条項２に記載の方法。
【００５４】
４．  前記ＣＭ  ＤＡＣ回路を動作させるステップは、複数の電流源を動作させるステップを含み、且つ、前記複数の電流源の少なくとも１つ又はそれ以上を、前記制御信号に基づいて前記ＤＡＣ電流を供給するように動作させるステップをさらに含むことを特徴とする、条項２に記載の方法。
【００５５】
５．  前記ＣＭ  ＤＡＣ回路を動作させるステップは、第１のカスコード回路を通して前記ＤＡＣ電流を供給するステップを含み、前記ＤＡＣ電流は差動電流であることを特徴とする、条項２に記載の方法。
【００５６】
６．  前記ＤＡＣ電流と前記入力電流との間の差に基づいて電圧エラー信号を供給するステップをさらに含み、前記電圧エラー信号を供給するステップは、該電圧エラー信号内のグリッチを減らすためにスイッチを動作させるステップを含むことを特徴とする、条項１に記載の方法。
【００５７】
７．  前記入力電流を引き出すステップは、サンプル入力信号から該入力電流を引き出すステップを含むことを特徴とする、条項１に記載の方法。
【００５８】
本開示の態様の種々の例を、便宜上、番号を付した条項（１、２、３など）として説明する。これらは例として提供するものであり、本主題技術を制限するものではない。以下、図及び符号による特定は、単なる例として例証の目的で与えられるものであり、条項は、これらの特定によって制限されるものではない。
【００５９】
１．  アナログ入力信号をデジタル出力信号に変換するための装置であって、
ＤＡＣ電流を供給するための手段（例えば、図１５の１５１０）と、
前記アナログ入力信号に基づいて入力電流を引き出すための手段（例えば、図１５の１５２０）と、
前記ＤＡＣ電流及び前記入力電流に基づいて決定されたエラー信号に応答して、比較器信号を生成するための手段（例えば、図１５の１５３０）と、
前記比較器信号を受け取るための手段（例えば、図１５の１５４０）と、
ＤＡＣコード信号又はデジタル出力信号のうちの少なくとも１つを発生するための手段（例えば、図１５の１５４０）と、
を備え、
前記ＤＡＣ電流を供給するための手段は、前記ＤＡＣコード信号を用いて前記ＤＡＣ電流を制御するように構成される、
ことを特徴とする装置。
【００６０】
２．  前記ＤＡＣ電流を供給するための手段は、前記ＤＡＣコード信号を復号して制御信号にするための手段を含むことを特徴とする、条項１に記載の装置。
【００６１】
３．  前記ＤＡＣ電流を供給するための手段は、前記制御信号を用いて前記ＤＡＣ電流を制御するように構成されることを特徴とする、条項２に記載の装置。
【００６２】
４．  前記ＤＡＣ電流を供給するための手段は複数の電流源を備え、前記複数の電流源の少なくとも１つ又はそれ以上が、前記制御信号に基づいて前記ＤＡＣ電流を供給するように構成されることを特徴とする、条項２に記載の装置。
【００６３】
５．  前記ＤＡＣ電流を供給するための手段は、第１のカスコード回路を通して該ＤＡＣ電流を供給するように構成され、該ＤＡＣ電流は差動電流であることを特徴とする、条項１に記載の装置。
【００６４】
６．  前記ＤＡＣ電流と前記入力電流との間の差に基づいて決定される電圧エラー信号を供給するための手段をさらに備え、前記電圧エラー信号を供給するための手段は、前記電圧エラー信号内のグリッチを減らすための手段を備えることを特徴とする、条項１に記載の装置。
【００６５】
７．  前記アナログ入力信号からサンプル入力信号を引き出すための手段をさらに備えることを特徴とする、条項１に記載の装置。
【００６６】
８．  前記アナログ入力信号に基づいて前記入力電流を引き出すための手段は、前記サンプル入力信号から前記入力電流を引き出すように構成されることを特徴とする、条項７に記載の装置。
【００６７】
９．  前記アナログ入力信号に基づいて前記入力電流を引き出すための手段は、第２のカスコード回路を通して差動入力電流を供給するように構成されることを特徴とする、条項８に記載の装置。
【００６８】
１０．  前記比較器信号を受け取り、前記ＤＡＣコード信号又は前記デジタル出力信号のうちの少なくとも１つを発生するための前記手段は、複数のＳＡＲサイクルの最終サイクルにおいて前記デジタル出力信号を発生するように構成されることを特徴とする、条項１に記載の装置。
【００６９】
１１．  前記ＤＡＣコード信号又はデジタル出力信号のうちの少なくとも１つを発生するための前記手段は、前記複数のＳＡＲサイクルの第１のサイクルにおいて、中間コードを含む前記ＤＡＣコード信号を発生するように構成されることを特徴とする、条項１０に記載の装置。
【００７０】
１２．  アナログ入力信号をデジタル出力信号に変換するための装置であって、
ＤＡＣ電流を供給するための手段（例えば、図１４の１４１０）と、
前記ＤＡＣ電流及び前記アナログ入力信号に基づいて決定されたエラー信号に応答して、比較器信号を生成するための手段（例えば、図１４の１４２０）と、
前記比較信号に応答して、ＤＡＣコード信号又はデジタル出力信号のうちの少なくとも１つを発生するための手段（例えば、図１４の１４３０）と、
を備え、
前記ＤＡＣ電流を供給するための手段は、前記ＤＡＣコード信号を用いて前記ＤＡＣ電流を制御するように構成される、
ことを特徴とする装置。
【００７１】
その他の注釈
一態様において、本明細書における条項はいずれも、独立条項のいずれか一項又は従属条項のいずれか一項に従属することができる。一態様において、条項（例えば、従属条項又は独立条項）はいずれも、いずれかの他の条項（例えば、従属条項又は独立条項）と組み合せることができる。一態様において、請求項は、１つの条項、文、句又は段落において挙げられた語（例えば、ステップ、動作、手段又は構成要素）の幾つか又は全てを含むことができる。一態様において、請求項は、１つ又はそれ以上の条項、文、句又は段落において挙げられた語の幾つか又は全てを含むことができる。一態様において、条項、文、句又は段落の各々における幾つかの語を削除することができる。一態様において、条項、文、句又は段落に、付加的な語又は要素を追加することができる。一態様において、本主題技術は、本明細書に記載された構成部品、要素、機能又は動作のうちの幾つかを利用することなく実施することができる。一態様において、本主題技術は、付加的な構成部品、要素、機能又は動作を利用して実施することができる。
【００７２】
一態様において、本明細書で説明又は特許請求されるいずれの方法、命令、コード、手段、論理、構成部品、ブロック、モジュールなど（例えば、ソフトウェア又はハードウェア）も、図（例えば、フローチャート、ブロック図）で表現することができ、そのような図は（明示的に示されるかどうかにかかわらず）、引用により本明細書に明白に組み入れられ、そのような図は（明示的に示されていなくても）、新規事項を構成することなく本開示に加えることができる。簡略化のため、条項／説明／請求項のうちの幾つか（しかし、必ずしも全てである必要はない）が明示的に図で表現されるが、いずれの条項／説明／請求項も、明示的に示されたそれら図と同様に図で表現することができる。例えば、フローチャートは、方法に関するいずれの条項、文、又は請求項についても、各動作又はステップが矢印によって次の動作又はステップに接続されるように描くことができる。別の例として、ブロック図は、要素のための手段（例えば、行為を行うための手段）を有するいずれの条項、文、又は請求項についても、各々の、要素のための手段が要素のためのモジュール（例えば、行為を行うためのモジュール）として表現されるように描くことができる。
【００７３】
当業者であれば、本明細書で説明される種々の例証的なブロック、モジュール、要素、構成部品、方法、動作、ステップ、及びアルゴリズムなどの項目は、ハードウェア又はハードウェアとソフトウェアの組合せとして実装することができることを認識するであろう。
【００７４】
ハードウェアとソフトウェアとの互換性を例証するために、種々の例証的なブロック、モジュール、要素、構成部品、方法、動作、ステップ、及びアルゴリズムなどの項目は、それらの機能に関して一般的に記載した。そのような機能がハードウェア又はソフトウェアのどちらとして実装されるかは、システム全体に課せられた、個々の用途及び設計の制約に依存する。当業者であれば、説明された機能を、各々の個々の用途に合った種々の方式で実装することができる。
【００７５】
一態様において、「手段」、ブロック、モジュール、要素、構成部品又はプロセッサは、１つ又はそれ以上の機能又は動作を実行するための項目（例えば、１つ又はそれ以上のブロック、モジュール、要素、構成部品又はプロセッサ）とすることができる。一態様において、そのような項目は、装置、ハードウェア、又はそれらの一部分とすることができる。一例において、項目は、機能又は動作を実行するように構成された１つ又はそれ以上の回路として実装することができる。回路は、１つ又はそれ以上の回路及び／又は論理を含むことができる。回路は、アナログ及び／又はデジタル回路とすることができる。回路は、電気的及び／又は光学的回路とすることができる。回路は、トランジスタを含むことができる。一例において、１つ又はそれ以上の項目は、処理システム（例えば、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）など）として実装することができる。一例において、項目は、例えば、機能又は動作を実行するための命令の形態の構造体を含むこともでき、ここで、命令は、機械可読媒体上、別のデバイス上、又はそれらの一部分の上で符号化され、又は格納され、命令は、ソフトウェア、アプリケーション、サブルーチン、又はそれらの一部分とすることができる。当業者であれば、命令、回路、及び処理システムをどのように実装するのかを認識するであろう。
【００７６】
一態様において、「バイポーラ接合トランジスタ（ＢＪＴ）」という用語は、一般に、電子及びホールの両方を用いて電流を伝導する原理によって動作する、ｎ−ｐ−ｎ型ＢＪＴ、ｐ−ｎ−p型ＢＪＴ及びヘテロ接合ＢＪＴ（ＨＢＴ）を含むがそれらに限定されない、様々な多端子トランジスタのいずれかを指すことができる。
【００７７】
一態様において、「電界効果トランジスタ（ＦＥＴ）」という用語は、一般に、電界を制御して、半導体材料中の１つの型の電荷キャリアのチャネルの形状を制御し、したがって導電率を制御する原理によって動作する、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合型ＦＥＴ（ＪＦＥＴ）、金属半導体ＦＥＴ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、変調ドープＦＥＴ（ＭＯＤＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、迅速反転（ｆａｓｔ  ｒｅｖｅｒｓｅ）エピタキシャルダイオードＦＥＴ（ＦＲＥＤＦＥＴ）、及びイオン感応ＦＥＴ（ＩＳＦＥＴ）を含むがこれらに限定されない、様々な多端子トランジスタのいずれかを指すことができる。
【００７８】
一態様において、「ベース」、「エミッタ」、及び「コレクタ」という用語は、トランジスタの３つの端子を指すことができ、バイポーラ接合トランジスタのベース、エミッタ及びコレクタを指すことができ、又は、それぞれ、電界効果トランジスタのゲート、ソース、及びドレインを指すことができ、逆も同様である。別の態様において、「ゲート」、「ソース」、及び「ドレイン」という用語は、それぞれ、トランジスタの「ベース」、「エミッタ」、及び「コレクタ」を指すことができ、逆も同様である。
【００７９】
特に断りのない限り、本開示で説明した種々の構成は、シリコン、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）又はインジウムガリウムリン（ＩｎＧａＰ）の基板、又は任意の他の適切な基板上で実装することができる。
【００８０】
ある要素についての単数形での言及は、特に断らない限り「１つであり、且つ、１つだけ」を意味するのではなく、「１つ又はそれ以上」を意味する。例えば、クロック信号は、１つ又はそれ以上のクロック信号を指すことができ、制御信号は、１つ又はそれ以上の制御信号を指すことができ、入力信号は、１つ又はそれ以上の入力信号を指すことができ、出力信号は、１つ又はそれ以上の出力信号を指すことができ、信号は、差動電圧信号を指すことができる。
【００８１】
特に断りのない限り、「幾つかの」という用語は、１つ又はそれ以上を指す。男性形の代名詞（例えば、彼の）は、女性形及び中性形の性（例えば、彼女の及びその）を含み、逆も同様である。見出し及び小見出しがある場合には、それらは便宜のためだけに用いられるものであり、本発明を限定するものではない。
【００８２】
「例示的な」という語は、本明細書では「例又は例証として役立つこと」を意味するように用いられる。本明細書において「例示的な」ものとして説明される態様又は設計はいずれも、必ずしも他の態様若又は設計よりも、必ずしも好ましいもの又は有利なものであると解釈されるべきではない。一態様において、本明細書で説明される種々の代替的構成及び動作は、少なくとも均等であると考えることができる。
【００８３】
「態様」のような語句は、そのような態様が本主題技術にとって本質的であること、又はその態様が本主題技術のあらゆる構成に当てはまることを意味するものではない。ある態様に関連する開示は、全ての構成に当てはまることもあり、又は１つ若しくはそれ以上の構成に当てはまることもある。態様は、１つ又はそれ以上の例を与えることができる。態様のような語句は、１つ又はそれ以上の態様を指すことができ、逆も同様である。「実施形態」のような語句は、そのような実施形態が本主題技術にとって本質的であること、又は、そのような実施形態が本主題技術のあらゆる構成に当てはまることを意味するものではない。一実施形態に関連する開示は、全ての実施形態に当てはまることもあり、又は１つ若しくはそれ以上の実施形態に当てはまることもある。実施形態は、１つ又はそれ以上の例を与えることができる。実施形態のような語句は、１つ又はそれ以上の実施形態を指すことができ、逆も同様である。「構成」のような語句は、その構成が本主題技術にとって本質的であること、又はその構成が本主題技術のあらゆる構成に当てはまることを意味するものではない。構成に関連する開示は、全ての構成に当てはまることもあり、又は１つ若しくはそれ以上の構成に当てはまることもある。構成は、１つ又はそれ以上の例を与えることができる。構成のような語句は、１つ又はそれ以上の構成を指すことができ、逆も同様である。
【００８４】
本開示の一態様において、行為又は機能がある項目によって実行されると説明されるとき（例えば、受け取ること、決定すること、供給すること、発生させること、変換すること、表示すること、通知すること、受容すること、選択すること、制御すること、伝達すること、報告すること、送ること、又は他の何らかの行為若しくは機能）、その行為又は機能は、その項目によって直接又は間接的に実行され得ることを理解されたい。一態様において、あるモジュールがある行為を実行すると説明されるとき、そのモジュールは直接にその行為を実行するものと理解することができる。一態様において、あるモジュールがある行為を実行すると説明されるとき、そのモジュールは間接的に、例えば、そのような行為を促進するか、可能にするか又は引き起こすことによって、その行為を実行するものと理解することができる。
【００８５】
一態様において、特に断りのない限り、後述の特許請求の範囲において説明されるものを含めて、本明細書において説明される、全ての計測値、値、定格、位置、大きさ、サイズ、及び他の仕様は、近似であり、厳密なものではない。一態様において、それらは、それらが関連する機能と調和し、それらが関連する技術分野における通例と調和する、合理的な範囲を有することが意図されている。
【００８６】
一態様において、「結合される」などの用語は、直接に結合されることを指すことができる。別の態様において、「結合される」などの用語は、間接に結合されることを指すことができる。
【００８７】
「上部」、「底部」、「前方」、「後方」などの用語は、本開示において用いる場合、通常の重力基準系ではなく、任意の基準系に関連するものと理解されたい。従って、上面、底面、前面、及び後面は、重力基準系においては、上方に、下方に、対角線方向に、又は水平方向に延びることがある。
【００８８】
種々の項目は、本主題技術の範囲から逸脱せずに全て異なるように配置する（例えば、異なる順序で配置し、又は異なる仕方で分割する）ことができる。本開示の一態様において、添付の特許請求の範囲において挙げられる要素は、１つ又はそれ以上のモジュール又はサブモジュールによって実施することができる。
【００８９】
開示されたステップ、動作又はプロセスの特定の順序又は階層は、例示的なアプローチの例証であることを理解されたい。設計的な優先度に基づいて、ステップ、動作又はプロセスの順序又は階層を並べ替えることができることを理解されたい。幾つかのステップ、動作又はプロセスは同時に実行することができる。添付の方法に係る請求項は、もしあれば、種々のステップ、動作又はプロセスの要素を一例の順序で提示するものであり、提示された特定の順序又は階層に限定することを意味するものではない。
【００９０】
本開示は、当業者であれば本明細書で説明した種々の態様を実施できるように提供されたものである。本開示は、本主題技術の種々の例を提供し、本主題技術はこれらの例に限定されない。これらの態様に対する種々の改変が当業者には容易に明らかとなるはずであり、本明細書で定義された一般的原理は、他の態様に適用することができる。
【００９１】
本開示全体を通して説明された種々の態様の要素に対する、当業者に既知の又は後に知られるようになる、全ての構造的及び機能的に均等のものは、引用により本明細書に明示的に組み入れられ、特許請求の範囲に包含されることが意図されている。さらに、本明細書で開示されたいかなるものも、そのような開示が特許請求の範囲において明示的に挙げられているかどうかにかかわらず、公衆に開放されるものであることを意図したものではい。いずれの請求項の要素も、その要素が明示的に「ための手段」という語句を用いて説明されない限り、又は方法に係る請求項の場合には、要素が「ためのステップ」という語句を用いて説明されない限り、米国特許法第１１２条、第６段落の規定の下で解釈されるべきではない。さらに、「含む（ｉｎｃｌｕｄｅ）」、「有する（ｈａｖｅ）」などの述語が用いられる点で、それら述語は、「含む（ｃｏｍｐｒｉｓｅ）」が請求項中で移行語（ｔｒａｎｓｉｔｉｏｎ  ｗｏｒｄ）として用いられる場合に解釈される場合の「含む（ｃｏｍｐｒｉｓｅ）」という用語と同様の様式で包括的であることが意図されている。
【００９２】
本開示の名称、背景技術、要旨、図面の簡単な説明及び要約は、ここで本開示に組み込まれ、本開示の限定的な説明としてではなく、本開示の例証的な例として提供される。それは、特許請求の範囲又は意味を限定するために用いられるものではないとの理解の下に提出される。さらに、詳細な説明において、本開示を簡素化するために、例証的な例が提供され、種々の特徴が種々の実施形態において一緒にグループ化されていることが分かる。この開示の方法は、特許請求される主題が各請求項内で明示的に挙げられている特徴よりも多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、本発明の主題は、単一の開示された構成又は動作の全ての特徴よりも少ない特徴にある。以下の特許請求の範囲は、ここで詳細な説明に組み入れられ、各請求項は、別個に特許請求される主題としてそれ自体で成立する。
【００９３】
特許請求の範囲は、本明細書で説明した態様を限定することを意図したものではなく、言語による特許請求と調和する全範囲に一致すべきこと、及び全ての法的に均等のものを包含することを意図したものである。にもかかわらず、いずれの特許請求項も、米国特許法第１０１条、第１０２条、又は第１０３条の要件を満たさない主題を包含することを意図したものではなく、またそのように解釈されるべきではない。そのような主題のあらゆる意図しない包含について、ここで権利放棄がなされる。
【符号の説明】
【００９４】
１００：逐次近似アナログ・デジタル変換器回路（ＳＡ  ＡＤＣ回路）
１１０：サンプルホールド増幅器（ＳＨＡ）
１１２：サンプル入力電圧信号
１２２：エラー信号
１３２：比較器信号
１５０：デジタル・アナログ変換器（ＤＡＣ）
１５２：ＤＡＣ信号
２００、４００、５００、６００：電流モード逐次近似アナログ・デジタル変換器回路（ＣＭ  ＳＡ  ＡＤＣ回路）
２１０、３００ａ、３００ｂ、４１０、５１０：電流モードデジタル・アナログ変換器回路（ＣＭ  ＤＡＣ回路）
２３０、４３０、５３０：相互コンダクタンス回路
２４０：サンプルホールド回路（ＳＨ回路）
１３０、２５０、４５０、５５０：比較器回路
１２０、２６０、４６０、５６０：エラー回路
１４０、２７０、４７０、５７０、６４０、７００：逐次近似レジスタ回路（ＳＡＲ回路）
１４６、２７４、４７４：デジタル信号（ＤＡＣ信号）
１４４、２７６、４８２：クロック信号（制御信号）
３４０：復号器
３４２：制御信号
４３２、５３２：カスコード回路
１４２、２７２、４７２：出力コード（デジタル出力信号）
４８０、１０００：クロック発生器（判断検出論理）
４８４：制御信号
６３０：電流比較器
７１０：レジスタ回路
７２０：ラッチ回路
８００、１１００：時間周期
９００ａ、９００ｂ：サンプルホールド回路（ＳＨ回路）
９００ｃ、９００ｄ：倍速ＳＨ回路
９１０：バッファ回路
１１００：時間周期
１１１０：タイミング周期
１１２０：制御信号
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１】
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【外国語明細書】
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