(57)【要約】【課題】従来技術より簡単に半導体素子の形状を検査できる検査方法および検査に用いるテスト素子を提供する。【解決手段】半導体素子の検査に先立って、位置ずれ量の異なる複数の予備テスト素子２を設計し、製作する。各予備テスト素子２の動作閾値を測定し、閾値測定を繰り返し、位置ずれ量と閾値との関係特性を取得する。  検査対象である複数の半導体素子の製作と一緒にテスト素子１を製作し、テスト素子１の動作閾値を測定する。位置ずれ量と閾値との関係特性を参照して、テスト素子１の動作閾値が関係特性の最小値またはそれに近い値であれば、位置ずれはないと推測できる。テスト素子１の位置ずれがなければ、検査対象である半導体素子にも位置ずれはないと推測できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体材料からなる基板上に、素子分離用酸化膜を介して、ソースとドレインが形成され、該ソースとドレインの同層以上に絶縁膜が形成され、該絶縁膜の同層以上にゲート電極が設けられたテスト素子を用いた検査方法であって、
前記ゲート電極に印加する電圧を変化させ、ソースドレイン間に流れる電流が所定値以上になる電圧を閾値として測定し、
前記閾値に基づいて素子形状を検査する
ことを特徴とする半導体素子検査方法。
【請求項２】
前記テスト素子と同じ構成であって、ソースおよびドレインに対するゲート電極の位置ずれ量の異なる複数の第１予備テスト素子を製作し、
各第１予備テスト素子の閾値を測定し、
前記位置ずれ量と前記閾値との関係特性を取得し、
前記関係特性を参照して、前記テスト素子の閾値に基づいてゲート電極の位置ずれ量を検査する
ことを特徴とする請求項１記載の半導体素子検査方法。
【請求項３】
前記テスト素子と同じ構成であって、前記絶縁膜の膜厚の異なる複数の第２予備テスト素子を製作し、
各第２予備テスト素子の閾値を測定し、
前記膜厚と前記閾値との関係特性を取得し、
前記関係特性を参照して、前記テスト素子の閾値に基づいて絶縁膜の膜厚を検査する
ことを特徴とする請求項１記載の半導体素子検査方法。
【請求項４】
請求項１乃至３記載の半導体素子検査方法に用いるテスト素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の検査方法および検査に用いるテスト素子に関する。
【背景技術】
【０００２】
半導体素子のプロセスチェックにおいて、形状（平面形状や膜厚）検査を行う。近年、半導体素子はより小型化する傾向にあり、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅｓ）などの測定による検査が一般的に行われている（特許文献１の従来技術）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−２５０５６５
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、ＳＥＭ測定には時間を要する。特に、多層構造の半導体素子においては、上層が形成されてしまうと、下層のＳＥＭ測定ができない。層を破壊して測定するか、製造過程において各層ごとにＳＥＭ測定を行う必要があり、さらに時間を要する。
【０００５】
本発明は上記課題を解決しようとするものであり、より簡単に半導体素子の形状を検査できる検査方法および検査に用いるテスト素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明にかかる半導体素子検査方法は、半導体材料からなる基板上に、素子分離用酸化膜を介して、ソースとドレインが形成され、該ソースとドレインの同層以上に絶縁膜が形成され、該絶縁膜の同層以上にゲート電極が設けられたテスト素子を用いた検査方法であって、前記ゲート電極に印加する電圧を変化させ、ソースドレイン間に流れる電流が所定値以上になる電圧を閾値として測定し、前記閾値に基づいて素子形状を検査する。
【０００７】
本願発明のテスト素子は、検査対象である半導体素子の構成と同じであり、形状も同じに設計される。また、検査対象である複数の半導体素子の製作と一緒に製作される。たとえば、スクライブラインに設けられる。
【０００８】
テスト素子の閾値が適正であれば、テスト素子の形状も適正であると推測できる。テスト素子の形状が適正であれば、検査対象である複数の半導体素子の形状も適正であると推測できる。すなわち、検査は合格である。
【０００９】
このように、本発明の検査方法はテスト素子の電気的特性を取得するだけの簡単な測定を行うだけでよい。また、テスト素子は容易に製作できる。
【００１０】
さらに好ましくは、前記テスト素子と同じ構成であって、ソースおよびドレインに対するゲート電極の位置ずれ量の異なる複数の第１予備テスト素子を製作し、各第１予備テスト素子の閾値を測定し、前記位置ずれ量と前記閾値との関係特性を取得し、前記関係特性を参照して、前記テスト素子の閾値に基づいてゲート電極の位置ずれ量を検査する。
【００１１】
これにより、ゲート電極の位置ずれを検査できる。
【００１２】
さらに好ましくは、前記テスト素子と同じ構成であって、前記絶縁膜の膜厚の異なる複数の第２予備テスト素子を製作し、各第２予備テスト素子の閾値を測定し、前記膜厚と前記閾値との関係特性を取得し、前記関係特性を参照して、前記テスト素子の閾値に基づいて絶縁膜の膜厚を検査する。
【００１３】
これにより、絶縁膜の膜厚を検査できる。
【発明の効果】
【００１４】
本発明によれば、より簡単に半導体素子の形状を検査できる。
【図面の簡単な説明】
【００１５】
【図１】テスト素子１の断面図である。
【図２】予備テスト素子（第１）２の概念図である（第１実施形態）。
【図３】閾値測定を説明する図である。
【図４】テスト素子の変形例である。
【図５】予備テスト素子（第２）３の概念図である（第２実施形態）。
【図６】ゲート膜厚と閾値との関係特性の一例を示す図である。
【発明を実施するための形態】
【００１６】
本発明の実施形態に関して図に基づいて説明する。
【００１７】
＜第１実施形態＞
〜構成〜
図１は第１実施形態にかかるテスト素子１の断面図である。
【００１８】
テスト素子１は、Ｐ型Ｓｉ基板１１と、Ｐ‐ｗｅｌｌ領域１２と、Ｎ型拡散層１３，１４と、シリサイド層１７，１８と、金属配線２１，２２，４０と、酸化膜３１，３２と、保護膜３３と、絶縁膜３４，３５，３６とを備えている。
【００１９】
Ｐ型Ｓｉ基板１１にはＰ‐ｗｅｌｌ領域１２が形成され、その上にＮ型拡散層１３，１４が形成される。Ｎ型拡散層１３，１４の表面は高濃度不純物を含むＮ＋層１５，１６となっており、シリサイド層１７，１８（ＮｉＳｉ）との間にオーミック接触を形成している。Ｐ型Ｓｉ基板１１の表面には素子分離用の厚い酸化膜３１，３２（ＳｉＯ２）とが形成されている。酸化膜３１，３２の上に保護膜３３（Ｐ−ＳｉＯ）が形成され、保護膜３３にはコンタクト孔２５，２６が形成され、コンタクト孔２５，２６には高融点金属（Ｗ）が埋め込まれ、下層のシリサイド層１７，１８と上層の金属配線２１，２２をそれぞれ電気的に接続している。これにより、ソースとドレインが形成される。
【００２０】
保護膜３３の上には多層配線構造が形成される。金属配線２１，２２（Ｃｕ）が配置される絶縁膜３４と、金属配線４０（Ｃｕ）が配置される絶縁膜３６の２層配線となっており、絶縁膜３４と絶縁膜３６との間に絶縁膜３５が設けられ、３層の層間膜が形成されている。
【００２１】
本実施形態においては、ゲート電極４０の電極幅Ｌｍと酸化膜３１の幅Ｌｇの関係が、Ｌｍ＜Ｌｇとなっている。なお、電極幅Ｌｍが小さくなるほど、位置ずれ（後述）の影響が大きくなる。
【００２２】
テスト素子１の構成は、検査対象である半導体素子の構成と同じであり、形状も同じとなるように設計される。
【００２３】
図２は、予備テスト素子（第１）２の概念図である。予備テスト素子２の構成は、テスト素子１と同じである。ただし、予備テスト素子２においては、マスク設計の時点で、ソースおよびドレインに対するゲート電極の位置が意図的にずれるように設計されている。位置ずれ量の異なる複数の予備テスト素子２を設計し、製作する。たとえば、図示右側にΔＸｒ１，ΔＸｒ２，ΔＸｒ３だけずれた予備テスト素子と、図示左側にΔＸｌ１，ΔＸｌ２，ΔＸｌ３だけずれた予備テスト素子と、位置ずれのない（ΔＸ０）予備テスト素子を製作する。
【００２４】
〜予備テスト〜
半導体素子の検査に先立って、予備テスト素子２を用いた予備テストを行う。
【００２５】
まず、各予備テスト素子２の閾値を測定する。図３は閾値測定を説明する図である。
【００２６】
位置ずれのない（ΔＸ０）予備テスト素子を例に動作閾値測定ついて説明する。ソースとドレインの間に電圧を印加する（例えば３Ｖ）。ゲート電極４０に電圧を印加しなければ、ソースとドレインの間に電流は流れない。ＳＭＵ（ソースメジャーユニット）を用いて、ゲート電極４０に印加する電圧を変化させる（たとえば、０〜２００Ｖ）。ゲート電圧が低いときは、ソースとドレインの間に電流は流れないが、ゲート電圧がある値を超えると、チャネルが形成されソースとドレインの間に電流が流れ始める。さらにゲート電圧が高くなるとソースとドレインの間に流れる電流も増加する。電流値はＳＭＵを用いて測定する。このようにＩ‐Ｖ特性を測定する。
【００２７】
この時、微小な電流値（例えば１０ｎＡ）を設定しておき、設定電流値を超えたときの印加電圧を動作閾値（Ｖｔ）として取得する。
【００２８】
位置ずれがない場合（ΔＸ０）、ゲート電極４０に印加した電圧による電界がチャネルに効果的に及ぶ。一方、位置ずれが生じる場合、ゲート電極４０に印加した電圧による電界がチャネルに均等に及ばないため、動作閾値が高くなる。位置ずれ量が大きくなるほど、動作閾値が高くなる。
【００２９】
閾値測定を繰り返し、位置ずれ量と閾値との関係特性を取得する。
【００３０】
図２においては、左右の２パターンを示したが、平面的な位置ずれをみるために前後を含めた４パターンを取得する。
【００３１】
なお、電極幅Ｌｍ（図１参照）が小さくなるほど、位置ずれに対する閾値変化が大きくなり、位置ずれ量と閾値との関係特性がより明確になり、好ましい。
【００３２】
〜検査〜
本実施形態に係るテスト素子１を用いた検査方法の一例ついて説明する。
【００３３】
検査対象である複数の半導体素子の製作と一緒にテスト素子１を製作する。たとえば、スクライブラインにテスト素子１を設けてもよい。
【００３４】
図３を用いて説明したのと同様に、テスト素子１の動作閾値を測定する。
【００３５】
予備テストで取得した位置ずれ量と閾値との関係特性を参照して、テスト素子１の動作閾値を評価する。テスト素子１の動作閾値が関係特性の最小値またはそれに近い値であれば、位置ずれはないと推測できる。テスト素子１の位置ずれがなければ、検査対象である半導体素子にも位置ずれはないと推測できる。すなわち、検査は合格である。
【００３６】
テスト素子１の動作閾値が関係特性の最小値より許容できる範囲を超えて高い場合は、動作閾値に応じて位置ずれ量を推測できる。許容できる位置ずれ量を超える場合は、より詳細な検査をおこなう。
【００３７】
〜効果〜
本実施形態における検査方法では、テスト素子の電気的特性を取得し検査するものであり、ＳＥＭ測定に比べ、簡単な測定で検査ができる。特に、多層構造の半導体素子においては、層を破壊したり、各層ごとに測定しなくてよい点で、さらなる効果が得られる。
【００３８】
本実施形態におけるテスト素子は、マスクパターンを変えるだけで通常の半導体集積回路製造プロセスで製作することができ、特殊な半導体素子を用いる必要はない。したがって、集積回路の製造プロセスで本体の回路と同時に製作することができる。その結果、集積回路の製造と並行して、各半導体素子を検査することができる。
【００３９】
〜変形例〜
図４はテスト素子の変形例である。
【００４０】
第１実施形態の絶縁膜３５，３６がない点、ゲート電極４１が絶縁膜３４に配置されている点で相違する。すなわち、ゲート電極４１は、金属配線２１，２２と同じ層に設けられる。
【００４１】
それ以外の構成や動作は同じであり、第１実施形態と同様な検査ができる。
【００４２】
絶縁膜３５，３６がないことにより、テスト素子の製作プロセスがさらに簡単になり、テスト素子のさらなる小型化を図ることができる。また、生産工程における材料やプロセスの品質管理などには有効な方法である。
【００４３】
その他、本実施形態においては、Ｐ型基板とＮ型拡散層を用いているが、Ｎ型基板とＰ型拡散層を用いてもよい。
【００４４】
〜その他の適用例〜
本実施形態の検査方法は、露光工程のフォトマスクの合わせずれ量を測定する際にも適用できる。
【００４５】
＜第２実施形態＞
〜構成〜
本実施形態に用いるテスト素子は、第１実施形態で用いたテスト素子１（図１参照）と同じである。
【００４６】
図５は、予備テスト素子（第２）３の概念図である。予備テスト素子３の構成は、テスト素子１と同じである。ただし、予備テスト素子３においては、絶縁膜３５の膜厚が異なっている。絶縁膜３５の膜厚の異なる複数の予備テスト素子３を設計し、製作する。たとえば、テスト素子１の絶縁膜３５の膜厚がｄ０とするとき、ｄ０より薄い膜厚ｄ−１，ｄ−２，ｄ−３の予備テスト素子と、ｄ０より厚い膜厚ｄ＋１，ｄ＋２，ｄ＋３の予備テスト素子と、膜厚ｄ０の予備テスト素子を製作する。
【００４７】
〜予備テスト〜
半導体素子の検査に先立って、予備テスト素子３を用いた予備テストを行う。
【００４８】
まず、各予備テスト素子３の閾値を測定する。閾値測定は図３を用いて説明したのと同様である。
【００４９】
閾値は、ゲート膜厚Ｄに依存することが知られている。一般に、膜厚が厚くなるほど、閾値が高くなり、膜厚が薄くなるほど、閾値が低くなる。ゲート膜厚Ｄは、酸化膜３１膜厚と保護膜３３膜厚と絶縁膜３４，３５膜厚の和であり、図５において絶縁膜３５膜厚が変化することにより、予備テスト素子３のゲート膜厚Ｄは変化する。閾値測定を繰り返し、ゲート膜厚Ｄと閾値との関係特性を取得する。
【００５０】
図６は、ゲート膜厚Ｄと閾値との関係特性の一例を示す図である。
【００５１】
〜検査〜
本実施形態に係るテスト素子１を用いた検査方法の一例ついて説明する。
【００５２】
検査対象である複数の半導体素子の製作と一緒にテスト素子１を製作し、テスト素子１の動作閾値を測定する。
【００５３】
予備テストで取得したゲート膜厚と閾値との関係特性を参照して、テスト素子１の動作閾値を評価する。テスト素子１の動作閾値が関係特性の適正値（例えば、１７０Ｖ）またはそれに近い値であれば、テスト素子１の膜厚は適正（たとえば、１．４μｍ）と推測できる。テスト素子１の膜厚が適正であれば、検査対象である半導体素子の膜厚も適正であると推測できる。すなわち、検査は合格である。
【００５４】
テスト素子１の動作閾値が関係特性の適正値範囲から外れる場合は、動作閾値に応じてゲート膜厚を推測できる。基準となるゲート膜厚範囲から外れる場合は、より詳細な検査をおこなう。
【００５５】
〜効果〜
本実施形態における検査方法も、簡単であり、第１実施形態と同様な効果が得られる。
【００５６】
〜変形例〜
図４に示すテスト素子を用いて検査を行ってもよい。
【００５７】
なお、本発明は上記各実施形態に限定されず、本発明の技術思想の範囲内において、適宜変形できる。
【符号の説明】
【００５８】
１１  Ｐ型Ｓｉ基板
１２  Ｐ‐ｗｅｌｌ領域
１３，１４  Ｎ型拡散層
１５，１６  Ｎ＋層
１７，１８  シリサイド層
２１，２２  金属配線（Ｃｕ）
２５，２６  コンタクト孔
２５  配線接続孔
３１，３２  酸化膜（素子分離領域）
３３  保護膜
３４〜３６  絶縁膜
４０，４１  金属配線（ゲート電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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