(57)【要約】【課題】半導体パワーモジュールに対して、特性の改善と小型化とを実現させる技術を提供する。【解決手段】第１金属基板２０が設けられるとともに、第１金属基板２０に対して所定の間隔で第２金属基板４０が並設される。第１出力端子２８ａは、第１金属基板２０と第２金属基板４０の間に設けられる。第１パワー素子１０ａは、第１金属基板２０と第１出力端子２８ａとの間に設けられ、かつ第１出力端子２８ａに第１ドレイン４４ａが形成される。第２パワー素子１０ｂは、第２金属基板４０と第１出力端子２８ａとの間に設けられ、かつ第１出力端子２８ａに第２ソース４２ｂが形成される。第１出力端子２８ａは、第１ドレイン４４ａと第２ソース４２ｂとを電気的に接続する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板に対して所定の間隔で並設された第２の基板と、
前記第１の基板と前記第２の基板の間に設けられた共通端子と、
前記第１の基板と前記共通端子との間に設けられ、かつ前記共通端子側に第１素子電極が形成された第１の半導体素子と、
前記第２の基板と前記共通端子との間に設けられ、かつ前記共通端子側に第２素子電極が形成された第２の半導体素子とを備え、
前記共通端子は、前記第１素子電極と前記第２素子電極とを電気的に接続することを特徴とする半導体モジュール。
【請求項２】
前記第１の半導体素子は、前記共通端子を挟んで前記第２の半導体素子に少なくとも一部相対していることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記第１の基板と前記第１の半導体素子との間に設けられ、かつ前記第１の半導体素子に接続された第１の配線層と、
前記第２の基板と前記第２の半導体素子との間に設けられ、かつ前記第２の半導体素子に接続された第２の配線層とをさらに備えることを特徴とする請求項１または２に記載の半導体モジュール。
【請求項４】
前記共通端子は、
絶縁性の材料と、
前記絶縁性の材料の両面に設けられた第１導電領域と、
前記絶縁性の材料を貫通し、かつ前記第１導電領域に接続された第２導電領域とを備えることを特徴とする請求項３に記載の半導体モジュール。
【請求項５】
前記共通端子は、冷却媒体を循環させるための冷却管を内部に備えることを特徴とする請求項１から３のいずれかに記載の半導体モジュール。
【請求項６】
前記第１の基板は、
第１の金属基板と、
前記第１の金属基板のうち、前記共通端子側の面上に設けられた第１の絶縁層とを備え、
前記第２の基板は、
第２の金属基板と、
前記第２の金属基板のうち、前記共通端子側の面上に設けられた第２の絶縁層とを備えることを特徴とする請求項１から５のいずれかに記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュールに関し、特に複数の半導体素子が設けられた半導体モジュールに関する。
【背景技術】
【０００２】
半導体パワーモジュールは、電力制御用の半導体素子である電力制御半導体素子を備える主回路と、当該主回路との間で信号を交換することにより当該回路の動作を制御する半導体素子である制御素子を備える制御回路とを、１個の装置に組み込んだものである。例えば、半導体パワーモジュールは、モータ等の動作を制御するインバータ等に適用されている。このような半導体パワーモジュールに対して、製造工数と製造コストを低減することが望まれている。そのため、電力制御半導体素子が実装される絶縁金属基板と、制御素子が実装される絶縁基板とを並列配置し、絶縁基板が位置する領域に絶縁金属基板を存在させない半導体パワーモジュールが提案されている。その際、回路素子同士、あるいは回路素子と配線パターンの間が適宜、多数の導体ワイヤによって、電気的に接続されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２２５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体パワーモジュールには、特性の改善と小型化も望まれている。特性に関して、回路素子間等の接続にワイヤ使用されれば、回路素子間のインダクタンスによって効率が低下する。一方、小型化に関して、半導体パワーモジュールを小型化すれば、放熱が困難になる。
【０００５】
本発明はこうした状況に鑑みてなされたものであり、その目的は、半導体パワーモジュールに対して、特性の改善と小型化とを実現させる技術を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の半導体モジュールは、第１の基板と、第１の基板に対して所定の間隔で並設された第２の基板と、第１の基板と第２の基板の間に設けられた共通端子と、第１の基板と共通端子との間に設けられ、かつ共通端子側に第１素子電極が形成された第１の半導体素子と、第２の基板と共通端子との間に設けられ、かつ共通端子側に第２素子電極が形成された第２の半導体素子とを備える。共通端子は、第１素子電極と第２素子電極とを電気的に接続する。
【発明の効果】
【０００７】
本発明によれば、半導体パワーモジュールに対して、特性の改善と小型化とを実現できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施例１に係る半導体モジュールの回路構成を示す図である。
【図２】図１の半導体モジュールの概略断面構造を示す断面図である。
【図３】図２の半導体モジュールの下段部分の構造を示す上面図である。
【図４】図２の半導体モジュールの製造プロセスを説明するための断面図である。
【図５】本発明の実施例２に係る半導体モジュールの概略断面構造を示す断面図である。
【図６】図５の半導体モジュールにおける出力端子の断面構造を示す断面図である。
【図７】図５の半導体モジュールの下段部分の構造を示す上面図である。
【図８】本発明の実施例３に係る半導体モジュールの概略断面構造を示す断面図である。
【発明を実施するための形態】
【０００９】
（実施例１）
本発明を具体的に説明する前に、概要を述べる。本発明の実施例は、３相インバータ回路を実現するための半導体モジュールに関する。３相インバータ回路では、ふたつのパワー素子の組合せが３つ並列に接続されている。また、各組合せ中のふたつのパワー素子は、直列に接続されており、その間に出力端子が設けられている。特性の改善と小型化とを実現するために、本実施例に係る半導体モジュールでは、出力端子に対してふたつのパワー素子をスタックするように積層させる。さらに、各パワー素子の外側に配線層を積層するとともに、各配線層の外側に金属基板を積層させる。ここで、パワー素子は、出力端子および配線層に直接接合されるので、ワイヤが不要になって、インダクタンスによる効率の低下が抑制される。また、ふたつのパワー素子がスタックされるので、小型化が可能になる。さらに、上面と下面に金属基板が配置されるので、放熱性が向上し、小型化が可能になる。
【００１０】
以下、図面を参照しながら、本発明の実施例について詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。また、以下の各図に示す各部の縮尺や形状は、説明を容易にするために便宜的に設定されており、特に言及がない限り限定的に解釈されるものではない。
【００１１】
図１は、本発明の実施例１に係る半導体モジュール１００の回路構成を示す。半導体モジュール１００の一例として、ここでは３相インバータ回路を示す。半導体モジュール１００は、パワー素子１０と総称される第１パワー素子１０ａ、第２パワー素子１０ｂ、第３パワー素子１０ｃ、第４パワー素子１０ｄ、第５パワー素子１０ｅ、第６パワー素子１０ｆ、出力端子２８と総称される第１出力端子２８ａ、第２出力端子２８ｂ、第３出力端子２８ｃ、電源１２、コンデンサ１４を含む。
【００１２】
また、第１パワー素子１０ａは、第１ソース４２ａ、第１ドレイン４４ａ、第１ゲート４６ａを含み、第２パワー素子１０ｂは、第２ソース４２ｂ、第２ドレイン４４ｂ、第２ゲート４６ｂを含み、第３パワー素子１０ｃは、第３ソース４２ｃ、第３ドレイン４４ｃ、第３ゲート４６ｃを含み、第４パワー素子１０ｄは、第４ソース４２ｄ、第４ドレイン４４ｄ、第４ゲート４６ｄを含み、第５パワー素子１０ｅは、第５ソース４２ｅ、第５ドレイン４４ｅ、第５ゲート４６ｅを含み、第６パワー素子１０ｆは、第６ソース４２ｆ、第６ドレイン４４ｆ、第６ゲート４６ｆを含む。
【００１３】
ここで、第１ソース４２ａ、第２ソース４２ｂ、第３ソース４２ｃ、第４ソース４２ｄ、第５ソース４２ｅ、第６ソース４２ｆは、ソース４２と総称され、第１ドレイン４４ａ、第２ドレイン４４ｂ、第３ドレイン４４ｃ、第４ドレイン４４ｄ、第５ドレイン４４ｅ、第６ドレイン４４ｆは、ドレイン４４と総称され、第１ゲート４６ａ、第２ゲート４６ｂ、第３ゲート４６ｃ、第４ゲート４６ｄ、第５ゲート４６ｅ、第６ゲート４６ｆは、ゲート４６と総称される。
【００１４】
各パワー素子１０は、トランジスタにて形成されており、ソース４２、ドレイン４４、ゲート４６を含む。また、ソース４２とドレイン４４との間には、ダイオードが接続されている。ここでは、説明を明瞭にするために、トランジスタとダイオードの組合せをパワー素子１０とよぶ。なお、トランジスタだけをパワー素子１０とよんでもよい。パワー素子１０として、バイポーラトランシスタ、ＭＯＳ−ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、サイリスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ  ＦＥＴ）が使用される。
【００１５】
第１パワー素子１０ａと第２パワー素子１０ｂとの組合せがＵ相に相当し、第３パワー素子１０ｃと第４パワー素子１０ｄとの組合せがＶ相に相当し、第５パワー素子１０ｅと第６パワー素子１０ｆとの組合せがＷ相に相当する。Ｕ相において、第１パワー素子１０ａの第１ドレイン４４ａと第２パワー素子１０ｂの第２ソース４２ｂとが接続されることによって、第１パワー素子１０ａと第２パワー素子１０ｂとが直列に接続される。また、第１ドレイン４４ａと第２ソース４２ｂとが接続される位置において、第１出力端子２８ａも接続されている。このような第１出力端子２８ａは、Ｕ相出力端子である。また、Ｖ相とＷ相においても同様の構成がなされており、第２出力端子２８ｂがＶ相出力端子に相当し、第３出力端子２８ｃがＷ相出力端子に相当する。電源１２、コンデンサ１４については説明を省略する。
【００１６】
図２は、半導体モジュール１００の概略断面構造を示す断面図である。半導体モジュール１００は、第１金属基板２０、第１絶縁層２２、第１配線層２４、第１制御端子２６、第１出力端子２８ａ、第１ゲートワイヤ３０ａ、トランスファーモールド３２、第２制御端子３４、第２配線層３６、第２絶縁層３８、第２金属基板４０、第１パワー素子１０ａ、第２パワー素子１０ｂを含む。また、第１パワー素子１０ａは、第１ソース４２ａ、第１ドレイン４４ａ、第１ゲート４６ａを含み、第２パワー素子１０ｂは、第２ソース４２ｂ、第２ドレイン４４ｂ、第２ゲート４６ｂを含む。
【００１７】
第１金属基板２０は、図２の縦方向の最上段に形成される。以下では、図２の縦方向を「厚み方向」という。例えば、第１金属基板２０は、銅（Ｃｕ）、アルミニウム（Ａｌ）等を主成分とする基板にて形成される。第１絶縁層２２は、第１金属基板２０のうちの下面側、つまり後述の第１出力端子２８ａ側の面上に設けられる。第１絶縁層２２には、エポキシ樹脂を主成分とする膜が採用される。
【００１８】
第２金属基板４０は、第１金属基板２０に対して、厚み方向に所定の間隔で最下段に並設される。第２絶縁層３８は、第２金属基板４０のうちの上面側、つまり後述の第１出力端子２８ａ側の面上に設けられる。第２金属基板４０、第２絶縁層３８を形成する材料は、第１金属基板２０、第１絶縁層２２と同様である。
【００１９】
第１配線層２４は、第１絶縁層２２の下面側、つまり第１絶縁層２２と第１パワー素子１０ａとの間に設けられる。第１配線層２４の一部は、第１パワー素子１０ａの第１ソース４２ａにはんだによって接合されている。第１配線層２４の別の一部は、第１パワー素子１０ａの第１ゲート４６ａにはんだによって接合されるとともに、第１制御端子２６にもはんだによって接合される。第２配線層３６は、第２絶縁層３８の上面側、つまり第２絶縁層３８と第２パワー素子１０ｂとの間に設けられる。第２配線層３６の一部は、第２パワー素子１０ｂの第２ドレイン４４ｂにはんだによって接合されている。第２配線層３６の別の一部は、第２パワー素子１０ｂの第２ゲート４６ｂに第１ゲートワイヤ３０ａによって接続されるとともに、第２制御端子３４にもはんだによって接合される。第１ゲートワイヤ３０ａには、金線、アルミニウム線、銅線などが採用されている。
【００２０】
第１パワー素子１０ａは、前述のごとく、第１配線層２４の下面側、つまり第１配線層２４と後述の第１出力端子２８ａとの間に設けられる。第１パワー素子１０ａのうちの第１出力端子２８ａ側に、第１ドレイン４４ａが形成されている。第１ドレイン４４ａは、第１出力端子２８ａにはんだによって接合される。第２パワー素子１０ｂは、第２配線層３６の上面側、つまり第２配線層３６と第１出力端子２８ａとの間に設けられる。第２パワー素子１０ｂのうちの第１出力端子２８ａ側に、第２ソース４２ｂが形成されている。第２ソース４２ｂは、第１出力端子２８ａにはんだによって接合される。さらに、第１パワー素子１０ａは、第１出力端子２８ａを挟んで第２パワー素子１０ｂに少なくとも一部相対している。特に、第１ドレイン４４ａと第２ソース４２ｂとの距離が短い方が好ましい。例えば、両者の距離が第１出力端子２８ａの厚みに近くになることが望まれる。
【００２１】
第１出力端子２８ａは、第１パワー素子１０ａと第２パワー素子１０ｂとの間に設けられており、前述のごとく、はんだにて両者に接合されている。このようにして、第１出力端子２８ａは、第１パワー素子１０ａと第２パワー素子１０ｂとを電気的に接続する。第１制御端子２６は、前述のごとく、第１配線層２４にはんだにて接合されている。第１制御端子２６は、第１配線層２４を介して、第１パワー素子１０ａの第１ゲート４６ａにゲート電圧を印加する。第２制御端子３４は、前述のごとく、第２配線層３６にはんだにて接合されている。第２制御端子３４は、第２配線層３６、第１ゲートワイヤ３０ａを介して、第２パワー素子１０ｂの第２ゲート４６ｂにゲート電圧を印加する。トランスファーモールド３２は、第１配線層２４と第２配線層３６との間に埋入される。トランスファーモールド３２は、モールド樹脂によって形成される。
【００２２】
図３は、半導体モジュール１００の下段部分の構造を示す上面図である。半導体モジュール１００は、第２絶縁層３８、第２配線層３６、入力端子５０、第２パワー素子１０ｂ、第４パワー素子１０ｄ、第６パワー素子１０ｆ、出力端子２８と総称される第１出力端子２８ａ、第２出力端子２８ｂ、第３出力端子２８ｃ、ゲートワイヤ３０と総称される第１ゲートワイヤ３０ａ、第２ゲートワイヤ３０ｂ、第３ゲートワイヤ３０ｃ、ソースワイヤ５２と総称される第１ソースワイヤ５２ａ、第２ソースワイヤ５２ｂ、第３ソースワイヤ５２ｃを含む。ここで、図２は、図３のａ−ａ線に沿った断面図に相当する。
【００２３】
第２配線層３６は、第２絶縁層３８のうちの一部領域上に形成されている。３つのパワー素子１０は、第２配線層３６上に配置されている。第２配線層３６に対して、入力端子５０が図面の上の方向から接続されている。また、入力端子５０とは異なった方向から出力端子２８がパワー素子１０に１対１で接続されている。出力端子２８は、パワー素子１０の一部分を覆うように配置されており、パワー素子１０のうち、出力端子２８によって覆われた部分に図示しないソース４２が配置されている。一方、パワー素子１０のうち、出力端子２８によって覆われていない部分に、ゲート４６が配置されるとともに、ゲートワイヤ３０が接続されている。
【００２４】
図４（ａ）−（ｄ）は、半導体モジュール１００の製造プロセスを説明するための断面図である。図４（ａ）では、まず、第２金属基板４０上に、エポキシ樹脂からなる膜を塗布することによって、第２絶縁層３８を形成する。また、第２絶縁層３８上に第２配線層３６を形成する。次に、はんだによって第２パワー素子１０ｂを第２配線層３６上に装着する。これに続いて、第２パワー素子１０ｂと第２配線層３６とを電気的に接続するために、これらの間に第１ゲートワイヤ３０ａを接合する。さらに、第２制御端子３４を第２配線層３６にはんだにて実装する。これらの手順によって、図２のうち、第２パワー素子１０ｂより下の部分（以下、「ローサイド」という）が生成される。
【００２５】
図４（ｂ）は、図２のうち、第１パワー素子１０ａより上の部分（以下、「ハイサイド」という）を上下逆向きに示す。まず、第１金属基板２０上に第１絶縁層２２を形成する。また、第１絶縁層２２上に第１配線層２４を形成する。次に、はんだによって第１パワー素子１０ａを第１配線層２４上に装着するとともに、はんだによって第１パワー素子１０ａと第１配線層２４とを接合する。さらに、第１制御端子２６を第１配線層２４にはんだにて実装する。これらの手順によって、ハイサイドが生成される。
【００２６】
図４（ｃ）では、図４（ａ）に示されたローサイドのうち、第２パワー素子１０ｂ上に第１出力端子２８ａをはんだにて接合する。前述のごとく、図示しない第２ソース４２ｂが第１出力端子２８ａに接合される。図４（ｄ）では、図４（ｂ）に示されたハイサイドを逆向きにし、これを図４（ｃ）に示されたローサイドに張り合わされる。その際、第１出力端子２８ａ上に第１パワー素子１０ａをはんだにて接合する。特に、前述のごとく、第１ドレイン４４ａが第１出力端子２８ａに接合される。これに続いて、第１配線層２４、第２配線層３６との間にトランスファーモールド３２を埋入させることによって、モールディングによる封止を実行する。
【００２７】
本発明の実施例によれば、出力端子にふたつのパワー素子を接続するので、ワイヤを不要にできる。また、ワイヤが不要にされるので、ワイヤのインダクタンスを排除できる。また、ワイヤのインダクタンスが排除されるので、効率の低下を抑制できる。また、抑制の低下が抑制されるので、特性を向上できる。また、半導体モジュールをふたつの金属基板で挟んでいるので、放熱性を向上できる。また、放熱性が向上するので、半導体モジュールの小型化を実現できる。また、ふたつのパワー素子をスタック配置させるので、本道体モジュールの小型化を実現できる。また、ふたつのパワー素子をスタック配置させるので、ふたつのパワー素子間の接続距離を短縮できる。また、ふたつのパワー素子間の接続距離が短縮されるので、特性を向上できる。
【００２８】
（実施例２）
次に、実施例２を説明する。実施例２も、実施例１と同様の半導体モジュールに関する。実施例２では、半導体モジュールの放熱性をさらに向上させることを目的とする。実施例２に係る半導体モジュールでは、出力端子の内部に冷却管を設け、出力端子内を水冷する。このように構成することによって、外側に設けられたふたつの金属基板に加えて、内側からも冷却が可能になる。以下では、実施例１との差異を中心に説明する。
【００２９】
図５は、本発明の実施例２に係る半導体モジュール１００の概略断面構造を示す断面図である。ここでは、説明を明瞭にするために図２の断面図のうち、構成を明確にするための構成要素を示している。そのため、図２に示されたソース４２等は省略されている。半導体モジュール１００の第１出力端子２８ａは、第１冷却管６０ａを含む。
【００３０】
第１出力端子２８ａは、冷却媒体を循環させるための第１冷却管６０ａを内部に備える。冷却媒体には、例えば水が使用される。第１冷却管６０ａは、半導体モジュール１００の外部、つまり図５の左側において図示しない冷却装置に接続される。冷却装置は、熱交換を実行することによって、冷却媒体を冷却しながら第１冷却管６０ａに循環させる。このような冷却装置には公知の技術が使用されればよいので、ここでは説明を省略する。図６は、半導体モジュール１００における第１出力端子２８ａの断面構造を示す断面図である。図示のごとく、第１出力端子２８ａには、ふたつの第１冷却管６０ａの断面が示される。これらは接続されており、一方には、冷却装置から半導体モジュール１００に向かう方向の冷却媒体が通過し、他方には、半導体モジュール１００から冷却装置に戻る方向の冷却媒体が通過する。
【００３１】
図７は、半導体モジュール１００の下段部分の構造を示す上面図である。第１出力端子２８ａは、第１冷却管６０ａを含み、第２出力端子２８ｂは、第２冷却管６０ｂを含み、第３出力端子２８ｃは、第３冷却管６０ｃを含む。冷却管６０は、出力端子２８の内部において矩形に折れ曲がっている。前述のごとく、冷却管６０のうち、並行に配置されている部分の一方から冷却媒体が流入され、他方から冷却媒体が流出される。
【００３２】
本発明の実施例によれば、出力端子内に冷却管を設けるので、内部から半導体モジュールを冷却できる。また、内部から半導体モジュールが冷却されるので、放熱性を向上できる。また、金属基板と冷却管によって、半導体モジュールと内部と外部とから冷却するので、放熱性をさらに向上できる。
【００３３】
（実施例３）
次に実施例３を説明する。実施例３も、これまでと同様の半導体モジュールに関する。実施例３では、半導体モジュールのインテリジェント化を目的とする。実施例３では、出力端子を樹脂基板等で形成するとともに、出力端子内にＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等を搭載させる。
【００３４】
図８は、本発明の実施例３に係る半導体モジュール１００の概略断面構造を示す断面図である。ここでも、説明を明瞭にするために図２の断面図のうち、構成を明確にするための構成要素を示している。半導体モジュール１００は、基板７０、導電領域７２、駆動ＩＣ７４を含む。
【００３５】
基板７０は、これまでの出力端子２８の代わりに設けられる。基板７０には、絶縁性の材料、例えば、樹脂、セラミックス、ガラスが採用される。基板７０には、導電領域７２が形成されている。導電領域７２は、基板７０の両面に設けられた第１部分と、基板７０を貫通し、かつ第１部分に接続された第２部分とを含む。導電領域７２の第１部分は、出力端子２８と同様に、第１パワー素子１０ａの第１ドレイン４４ａに接続されるとともに、第２パワー素子１０ｂの第２ソース４２ｂにも接続される。そのため、導電領域７２が、これまでの出力端子２８の機能を有する。また、基板７０のうち、導電領域７２が形成されていない部分に、駆動ＩＣ７４が実装される。駆動ＩＣ７４は、例えば、保護回路、制御回路である。
【００３６】
本発明の実施例によれば、絶縁性の材料を出力端子に使用するので、駆動ＩＣを実装できる。また、駆動ＩＣが実装されるので、インテリジェント化を実現できる。また、出力端子に駆動ＩＣを実装するので、インテリジェント化を実現しながら、半導体モジュールのサイズの増大を抑制できる。
【００３７】
以上、本発明を実施例をもとに説明した。この実施例は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【符号の説明】
【００３８】
１０  パワー素子、  １２  電源、  １４  コンデンサ、  ２０  第１金属基板、  ２２  第１絶縁層、  ２４  第１配線層、  ２６  第１制御端子、  ２８  出力端子、  ３０  ゲートワイヤ、  ３２  トランスファーモールド、  ３４  第２制御端子、  ３６  第２配線層、  ３８  第２絶縁層、  ４０  第２金属基板、  ４２  ソース、  ４４  ドレイン、  ４６  ゲート、  ５０  入力端子、  ５２  ソースワイヤ、  １００  半導体モジュール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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