(57)【要約】【課題】外部端子数の増加を抑えつつ、半導体集積回路のテスト時間を短縮する。【解決手段】テスト回路は、入力されるリファレンスクロック１０９を逓倍して、テスト対象回路１０６をテスト動作させるための実動作クロック１１２及びサンプリングクロック１０５を生成するＰＬＬ１０８と、入力されるテストコマンドに従い、テスタ同期クロック１０３に同期してテスト対象回路１０６のテスト結果を出力するテスト結果出力回路１０７と、を備えるテスト回路であって、テストコマンドを含むテスト入力信号１０４とサンプリングクロック１０５とに基づきテスタ同期クロック１０３を生成するテスタ同期クロック生成回路１００を備えるものである。【選択図】図１
2013068575.tif 000002
【特許請求の範囲】
【請求項１】
入力されるリファレンスクロックを逓倍して、テスト対象回路をテスト動作させるための逓倍クロックを生成するＰＬＬと、入力されるテストコマンドに従い、テスタ同期クロックに同期して前記テスト対象回路のテスト結果を出力するテスト結果出力回路と、を備える半導体集積回路のテスト回路であって、
前記テストコマンドを含むテスト入力信号と前記逓倍クロックとに基づき前記テスタ同期クロックを生成するテスタ同期クロック生成回路を備える半導体集積回路のテスト回路。
【請求項２】
前記テスト入力信号は、前記テストコマンドと、前記テストコマンドよりも前に入力され複数ビットから成るプリアンブルパターンとを含み、
前記テスタ同期クロック生成回路は、前記プリアンブルパターンと前記逓倍クロックとに基づき前記テスタ同期クロックを生成する、
請求項１に記載の半導体集積回路のテスト回路。
【請求項３】
前記プリアンブルパターンは、テストパターンを入力する単位であるテストパターンピリオド毎にビットが区切られている、
請求項２に記載の半導体集積回路のテスト回路。
【請求項４】
前記テスタ同期クロック生成回路は、
前記プリアンブルパターンを前記逓倍クロックに同期させた同期化信号を生成する同期化回路と、
前記同期化信号に基づき前記逓倍クロックを分周して前記テスタ同期クロックを生成する分周回路と、を有する、
請求項２または３に記載の半導体集積回路のテスト回路。
【請求項５】
前記同期化回路は、前記プリアンブルパターンを前記逓倍クロックに合わせてシフトして前記同期化信号を出力するシフト回路を有する、
請求項４に記載の半導体集積回路のテスト回路。
【請求項６】
前記テスタ同期クロック生成回路は、前記同期化信号のビット値が変化するエッジを検出し、前記エッジに基づいたタイミングで分周開始信号を生成するエッジ検出回路を有し、
前記分周回路は、前記分周開始信号に従い前記逓倍クロックの分周を開始する、
請求項４または５に記載の半導体集積回路のテスト回路。
【請求項７】
前記エッジ検出回路は、前記検出したエッジから前記分周開始信号を出力するタイミングを前記逓倍クロックに合わせてカウントするカウンタを有する、
請求項６に記載の半導体集積回路のテスト回路。
【請求項８】
前記テスタ同期クロックに同期して前記テスト入力信号を解析することで前記テストコマンドを認識し、前記認識したテストコマンドに従い前記テスト結果出力回路にテスト結果出力要求信号を出力するテストコマンド認識回路を備える、
請求項１乃至７のいずれか一つに記載の半導体集積回路のテスト回路。
【請求項９】
前記テストコマンド認識回路は、前記認識したテストコマンドがテスト開始要求の場合、前記テスト対象回路にテスト開始要求信号を出力し、前記テスト開始要求信号に対する応答が前記テスト対象回路から入力された場合、前記テスタ同期クロック生成回路に対し前記テスタ同期クロックの生成を停止させるクロック停止要求信号を出力する、
請求項８に記載の半導体集積回路のテスト回路。
【請求項１０】
前記テストコマンド認識回路は、前記認識したテストコマンドがテスト結果出力要求の場合、前記テスト結果出力回路にテスト結果出力要求信号を出力し、前記テスト結果の出力の完了が前記テスト結果出力回路から入力された場合、前記テスタ同期クロック生成回路に対し前記テスタ同期クロックの生成を停止させるクロック停止要求信号を出力する、
請求項８または９に記載の半導体集積回路のテスト回路。
【請求項１１】
半導体検査装置が半導体集積回路の動作をテストするテスト方法であって、
前記半導体検査装置は、テストコマンドを含むテスト入力信号とリファレンスクロックとを、前記半導体集積回路に入力し、
前記半導体集積回路は、
前記入力されるリファレンスクロックを逓倍して、前記半導体集積回路内のテスト対象回路をテスト動作させるための逓倍クロックを生成し、
前記入力されるテスト入力信号と前記逓倍クロックとに基づきテスタ同期クロックを生成し、
前記入力されるテストコマンドに従い、前記テスタ同期クロックに同期して前記テスト対象回路のテスト結果を、前記半導体検査装置に出力する、
テスト方法。
【請求項１２】
前記テスト入力信号は、前記テストコマンドと、前記テストコマンドよりも前に入力され複数ビットから成るプリアンブルパターンとを含み、
前記半導体集積回路は、前記プリアンブルパターンと前記逓倍クロックとに基づき前記テスタ同期クロックを生成する、
請求項１１に記載のテスト方法。
【請求項１３】
前記プリアンブルパターンは、前記半導体検査装置がテストパターンを入力する単位であるテストパターンピリオド毎にビットが区切られている、
請求項１２に記載のテスト方法。
【請求項１４】
前記半導体集積回路は、
前記プリアンブルパターンを前記逓倍クロックに同期させた同期化信号を生成し、
前記同期化信号に基づき前記逓倍クロックを分周して前記テスタ同期クロックを生成する、
請求項１２または１３に記載のテスト方法。
【請求項１５】
前記半導体集積回路は、前記プリアンブルパターンを前記逓倍クロックに合わせてシフトして前記同期化信号を生成する、
請求項１４に記載のテスト方法。
【請求項１６】
前記半導体集積回路は、前記同期化信号のビット値が変化するエッジを検出し、前記エッジに基づいたタイミングで分周開始信号を生成し、
前記分周開始信号に従い前記逓倍クロックの分周を開始する、
請求項１４または１５に記載のテスト方法。
【請求項１７】
前記半導体集積回路は、前記検出したエッジから前記分周開始信号を生成するタイミングを前記逓倍クロックに合わせてカウントする、
請求項１６に記載のテスト方法。
【請求項１８】
前記半導体集積回路は、前記テスタ同期クロックに同期して前記テスト入力信号を解析することで前記テストコマンドを認識し、前記認識したテストコマンドに従い前記テスト結果を出力する、
請求項１１乃至１７のいずれか一つに記載のテスト方法。
【請求項１９】
前記半導体集積回路は、前記認識したテストコマンドがテスト開始要求の場合、前記テスト対象回路にテスト開始を要求し、前記テスト対象回路がテスト動作を開始した場合、前記テスタ同期クロックの生成を停止する、
請求項１８に記載のテスト方法。
【請求項２０】
前記半導体集積回路は、前記認識したテストコマンドがテスト結果出力要求の場合、前記テスト結果の出力を開始し、前記テスト結果の出力が完了した場合、前記テスタ同期クロックの生成を停止する、
請求項１８または１９に記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路のテスト回路及びテスト方法に関し、特に、ＰＬＬを内蔵する半導体集積回路において、入力されるリファレンスクロック及びテストコマンドに基づいてテストを行う半導体集積回路のテスト回路及びテスト方法に関する。
【背景技術】
【０００２】
昨今の半導体集積回路は、競争力強化のため低価格の要求が高まっている。このため、半導体集積回路の価格に大きく影響するテスト時間の短縮が急務であり、半導体製品１個あたりのテスト時間を極力短縮する事が強く求められている。
【０００３】
また、半導体集積回路の高速化が進むにつれ、そのような半導体集積回路を検査するための半導体検査装置として、半導体集積回路と同等に高速で動作する、従来よりも高速な半導体検査装置が必要になってきている。
【０００４】
しかし、高速な半導体検査装置は、非常に高価であるために検査コストが増大する。そのため安価で低速な半導体検査装置を使用しつつ、高速な半導体集積回路を検査する技術が必要となっている。高速な半導体集積回路の検査を低速用の半導体検査装置で実施するための従来技術として、引用文献１が知られている。
【０００５】
図１０は、特許文献１に記載された従来の半導体集積回路及び半導体検査装置の構成を示している。
【０００６】
半導体検査装置９０１は、入力クロック９０７と入力信号９０８を発生する入力信号発生器９０３、半導体集積回路９０２のデータを低速で読み出し動作結果を判定する判定器９０４を有している。従来の半導体集積回路９０２は、テストモード設定回路９０５、ＣＰＵ９０６、テスト用コードメモリ９１１、ＰＬＬ回路９２１、ＲＡＭ９２２、セレクタ９２８，９２９を備えている。
【０００７】
ＰＬＬ回路９２１は、入力クロック９０７を逓倍し、半導体集積回路９０２を動作させるための高速クロック９２４を生成する。テストモード設定回路９０５は、テストモード信号９０９を発生する。テストモードには、高速クロック９２４でテスト用コードメモリ９１１に従い動作するテストモードＡと、入力クロック９０７で半導体検査装置からの入力信号により動作するテストモードＢとがある。
【０００８】
２つのテストモード切り替えは、テストモード信号９０９により制御されるセレクタ９２８，９２９で行う。セレクタ９２９は、ＣＰＵ９０６の動作を、半導体検査装置９０１からの入力信号によるかテスト用コードメモリ９１１に格納された検査用命令信号９１２によるかを切り替える。セレクタ９２８は、半導体集積回路９０２の動作を入力クロック９０７と高速クロック９２４のどちらに同期させるかを切り替える。
【０００９】
すなわち、セレクタ９２８は、半導体集積回路９０２のテスト時に用いられるＰＬＬ回路９２１で逓倍した高速クロック９２４と、テスト結果を読み出す期待値照合時に用いられる入力クロック９０７とを切り替える。期待値照合とは、半導体検査装置が、半導体集積回路からテスト結果を読み出し、読み出したテスト結果が正常であるか否か判定するために、基準となる期待値とテスト結果とを比較することである。
【００１０】
テスト時は、半導体検査装置９０１から入力する入力クロック９０７をＰＬＬ回路９２１で逓倍した高速クロック９２４により、半導体集積回路９０２を動作させ、テスト結果をＲＡＭ９２２に蓄える。期待値照合時には、セレクタ９２８を入力クロック９０７に切り替え、直接内部回路に供給する事により、ＲＡＭ９２２の出力データを入力クロックに同期させ出力させる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−００６００７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記のように、図１０に示した従来技術では、期待値照合時に内部回路のクロックをセレクタ９２８によって高速クロック９２４から入力クロック９０７に切り替えている。
【００１３】
この半導体検査装置９０１から入力される入力クロック９０７の周波数は、半導体集積回路９０２の仕様に依存する。半導体集積回路を動作させるため、付加する外部部品である発振機は、周波数が高くなると高価になることから、装置全体のコストを削減するため、入力クロック９０７（ＰＬＬのリファレンスクロック）を低速とする傾向が強い。そうすると、入力クロック９０７の周波数仕様が極端に低速の場合には、期待値照合時のクロックが低速になるため、期待値照合に時間がかかり、テスト時間が増加してしまう。
【００１４】
一方、期待値照合時の動作を高速にするため、半導体集積回路に別の信号を入力する方法も考えられる。しかし、半導体集積回路のテストにあたり、半導体検査装置と接続するため半導体集積回路の外部端子を使用することになるが、昨今の半導体集積回路は、小型化に伴って、テストに使用できる外部端子数が少なくなっている。このため、半導体集積回路の外部端子数を増やすことは困難である。
【００１５】
したがって、従来の半導体集積回路のテスト回路では、外部端子数の増加を抑えつつ、半導体集積回路のテスト時間を短縮することができないという問題がある。
【課題を解決するための手段】
【００１６】
本発明に係る半導体集積回路のテスト回路は、入力されるリファレンスクロックを逓倍して、テスト対象回路をテスト動作させるための逓倍クロックを生成するＰＬＬと、入力されるテストコマンドに従い、テスタ同期クロックに同期して前記テスト対象回路のテスト結果を出力するテスト結果出力回路と、を備える半導体集積回路のテスト回路であって、前記テストコマンドを含むテスト入力信号と前記逓倍クロックとに基づき前記テスタ同期クロックを生成するテスタ同期クロック生成回路を備えるものである。
【００１７】
本発明に係るテスト方法は、半導体検査装置が半導体集積回路の動作をテストするテスト方法であって、前記半導体検査装置は、リファレンスクロックとテストコマンドを含むテスト入力信号とを、前記半導体集積回路に入力し、前記半導体集積回路は、前記入力されるリファレンスクロックを逓倍して、前記半導体集積回路内のテスト対象回路をテスト動作させるための逓倍クロックを生成し、前記入力されるテスト入力信号と前記逓倍クロックとに基づきテスタ同期クロックを生成し、前記入力されるテストコマンドに従い、前記テスタ同期クロックに同期して前記テスト対象回路のテスト結果を、前記半導体検査装置に出力するものである。
【００１８】
本発明では、テスト入力信号と逓倍クロックとに基づきテスト結果を出力するためのテスタ同期クロックを生成するため、外部端子数の増加を抑えつつ、半導体集積回路のテスト時間を短縮することができる。
【発明の効果】
【００１９】
本発明によれば、外部端子数の増加を抑えつつ、半導体集積回路のテスト時間を短縮することが可能な半導体集積回路のテスト回路及びテスト方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１に係る半導体集積回路のテストシステムの構成を示す構成図である。
【図２】本発明の実施の形態１に係るテスト方法を示すフローチャートである。
【図３】本発明の実施の形態１に係るテスタ同期クロック生成回路の構成を示す構成図である。
【図４】本発明の実施の形態１に係るテスタ同期クロック生成回路の回路構成を示す回路図である。
【図５】本発明の実施の形態１に係るテスタ同期クロック生成回路の動作を示すタイミングチャートである。
【図６】本発明の実施の形態１に係るテスタ同期クロック生成回路の動作を示すタイミングチャートである。
【図７】本発明の実施の形態１に係るテスタ同期クロック生成回路の動作を示すタイミングチャートである。
【図８】本発明の実施の形態２に係るテストシステムの構成を示す構成図である。
【図９】本発明の実施の形態２に係る半導体集積回路の動作を示すタイミングチャートである。
【図１０】従来の半導体集積回路のテストシステムの構成を示す構成図である。
【発明を実施するための形態】
【００２１】
本発明の実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。まず、図１を用いて、本発明の実施の形態１に係る半導体集積回路のテストシステムの構成を説明する。このテストシステムは、テスト対象である半導体集積回路１３０と、半導体集積回路１３０をテストする半導体検査装置１２１とを備えている。
【００２２】
半導体検査装置１２１は、半導体集積回路１３０の動作をテストするための装置であり、入力信号発生器１２２、判定器１２３を備えている。
【００２３】
入力信号発生器１２２は、半導体集積回路１３０をテスト動作させるため、半導体集積回路１３０にテスト入力信号１０４及びリファレンスクロック１０９を入力する。判定器１２３は、半導体集積回路１３０からテスト結果であるテスト結果出力１１０を読み出し、期待値と照合することで、半導体集積回路１３０の動作の良否を判定する。
【００２４】
なお、図示を省略しているが、半導体検査装置１２１と半導体集積回路１３０とは、半導体集積回路１３０の外部端子を介して接続されている。例えば、テスト入力信号１０４、リファレンスクロック１０９、テスト結果出力１１０は、それぞれ別の外部端子を介して入出力されている。本実施形態では、後述するように、テスト入力信号１０４とリファレンスクロック１０９のみで、テスト結果を出力させるためのテスタ同期クロック１０３を生成するため、テスタ同期クロック１０３を生成するための外部端子を新たに設ける必要がない。
【００２５】
テスト入力信号１０４は、テストの開始やテスト結果の出力を制御するためのテストコマンドが含まれ、また、後述のように、テスタ同期クロック１０３を生成するためのプリアンブルパターンも含まれている。
【００２６】
リファレンスクロック１０９は、実動作クロックを生成するＰＬＬの基準となるクロックである。ここでは、リファレンスクロック１０９は、半導体集積回路を動作させるため付加する外部部品のコストを削減するため、低速なクロックを想定し設計される。例えば、テスト入力信号１０４は４８ＭＨｚで入力されるのに対し、リファレンスクロック１０９は１２ＭＨｚ程度である。また、テスト入力信号１０４とリファレンスクロック１０９とは非同期に入力される。
【００２７】
半導体集積回路１３０は、テスタ同期クロック生成回路１００、テストコマンド認識回路１０１、テスト対象回路１０６、テスト結果出力回路１０７、ＰＬＬ１０８、テスト結果格納ＦＩＦＯ１１１を備えている。テスト回路とは、テスト対象回路１０６をテストするために必要な回路であり、テスト対象回路１０６以外の、テスタ同期クロック生成回路１００、テストコマンド認識回路１０１、テスト結果出力回路１０７、ＰＬＬ１０８、テスト結果格納ＦＩＦＯ１１１を含んでいる。
【００２８】
ＰＬＬ１０８は、半導体検査装置１２１の入力信号発生器１２２からリファレンスクロック１０９が入力され、実動作クロック１１２をテスト対象回路１０６及びテスト結果格納ＦＩＦＯ１１１に出力するとともに、サンプリングクロック１０５をテスタ同期クロック生成回路１００に出力する。すなわち、ＰＬＬ１０８は、入力されるリファレンスクロック１０９を逓倍して実動作クロック１１２及びサンプリングクロック１０５（逓倍クロック）を生成し出力する。
【００２９】
実動作クロック１１２は、テスト対象回路１０６やテスト結果格納ＦＩＦＯ１１１をテストするために動作させるクロックである。サンプリングクロック１０５は、テスタ同期クロック生成回路１００が、テスト入力信号１０４をサンプリングするためのクロックである。
【００３０】
テスタ同期クロック生成回路１００は、半導体検査装置１２１の入力信号発生器１２２からテスト入力信号１０４が入力されるとともに、ＰＬＬ１０８からサンプリングクロック１０５が入力され、テスタ同期クロック１０３を、テストコマンド認識回路１０１とテスト結果出力回路１０７に出力する。すなわち、テスタ同期クロック生成回路１００は、入力されるテスト入力信号１０４とＰＬＬ１０８が生成したサンプリングクロック１０５とに基づいて、テストコマンド認識回路１０１とテスト結果出力回路１０７を動作させるためのテスタ同期クロック１０３を生成する。テスタ同期クロック生成回路１００は、後述のように、テスト入力信号１０４のプリアンブルパターンをサンプリングクロック１０５に同期させ、同期化した信号のエッジを検出し、検出したエッジから所定のタイミングで、サンプリングクロック１０５を分周してテスタ同期クロック１０３を生成する。
【００３１】
テスタ同期クロック１０３は、テストコマンド認識回路１０１がテストコマンドの認識を同期して行うためのクロックであり、また、テスト結果出力回路１０７がテスト結果の出力を同期して行うためのクロックである。
【００３２】
テストコマンド認識回路１０１は、半導体検査装置１２１からテスト入力信号１０４が入力されるとともに、テスタ同期クロック生成回路１００からテスタ同期クロック１０３が入力され、テスト結果出力要求信号１１３をテスト結果出力回路１０７に出力するとともに、テスト対象回路１０６にテスト開始要求信号１１４を出力する。すなわち、テストコマンド認識回路１０１は、テスタ同期クロック１０３に同期して動作し、入力されるテスト入力信号１０４を解析してテストコマンドを認識する。後述のように、テスト入力信号１０４には、プリアンブルパターンの後にテストコマンドが入力されるため、プリアンブルパターンの終わりを認識し、その後の入力データからテストコマンドの内容を認識する。そして、認識したテストコマンドに従って、テスト開始要求信号１１４やテスト結果出力要求信号１１３を出力する。
【００３３】
テスト開始要求信号１１４は、テスト対象回路１０６にテストを開始させるための信号であり、また、テスト結果出力要求信号１１３は、テスト結果出力回路１０７にテスト結果を出力させるための信号である。
【００３４】
テスト対象回路１０６は、テストコマンド認識回路１０１からテスト開始要求信号１１４が入力されるとともに、ＰＬＬ１０８から実動作クロック１１２が入力され、テスト結果格納ＦＩＦＯ１１１にテスト結果データ１１５を出力する。すなわち、テスト対象回路１０６は、実動作クロック１１２に同期して動作し、テスト開始要求信号１１４に従ってテスト動作を開始する。そして、動作結果であるテスト結果データ１１５を生成し出力する。
【００３５】
なお、図１では、テスト対象回路１０６は１つの回路として記載されているが、実際には複数の回路を含んでいる。また、テスト対象回路１０６に、テスト動作するために必要なテスト回路を含む場合もある。ここでは、実動作クロック１１２、テスト開始要求信号１１４に基づいてテスト動作し、テスト結果データ１１５を出力する回路をテスト対象回路とする。
【００３６】
テスト結果格納ＦＩＦＯ１１１は、テスト対象回路１０６からテスト結果データ１１５が入力されるとともに、ＰＬＬ１０８から実動作クロック１１２が入力され、テスト結果出力回路１０７にテスト結果ＦＩＦＯ出力（信号）１１６を出力する。すなわち、テスト結果格納ＦＩＦＯ１１１は、実動作クロック１１２に同期して動作し、順次入力されるテスト結果データ１１５を格納する。そして、格納された順にテスト結果データをテスト結果ＦＩＦＯ出力１１６として出力する。
【００３７】
テスト結果出力回路１０７は、テストコマンド認識回路１０１からテスト結果出力要求信号１１３が入力されるとともに、テスタ同期クロック生成回路１００からテスタ同期クロック１０３が入力され、さらに、テスト結果格納ＦＩＦＯ１１１からテスト結果ＦＩＦＯ出力１１６が入力され、テスト結果出力（信号）１１０を半導体検査装置１２１の判定器１２３に出力する。すなわち、テスト結果出力回路１０７は、テスタ同期クロック１０３に同期して動作し、入力されるテスト結果出力要求信号１１３に従いテスト結果の出力を開始する。そうすると、テスト結果出力回路１０７は、テスト結果ＦＩＦＯ出力１１６を読み出して、読み出したデータをテスト結果出力１１０として、テスタ同期クロック１０３の速度で出力する。
【００３８】
次に、図２のフローチャートを用いて、本発明の実施の形態１に係る半導体集積回路のテスト方法を説明する。
【００３９】
まず、半導体検査装置１２１は、テスト対象回路１０６に対し実使用（通常時の動作）で使われる周波数のクロックによりテストを行うため、ＰＬＬ１０８にリファレンスクロック１０９の供給を行い、ＰＬＬ１０８をＬＯＣＫさせる（ステップＳ３０１）。これにより、ＰＬＬ１０８からは、実動作クロック１１２がテスト対象回路１０６及びテスト結果格納ＦＩＦＯ１１１に出力され、サンプリングクロック１０５がテスタ同期クロック生成回路１００に出力される。
【００４０】
次に、半導体検査装置１２１は、テスト開始を要求するため、テストコマンド認識回路１０１が解読可能なテスト開始を示すコマンド信号を、テスト入力信号１０４を用いてシリアルデータとして送信する（ステップＳ３０２）。これにより、テスト入力信号１０４が、テスタ同期クロック生成回路１００及びテストコマンド認識回路１０１に入力される。
【００４１】
次に、テスタ同期クロック生成回路１００は、Ｓ３０１で生成されたサンプリングクロック１０５とＳ３０２で入力されたテスト入力信号１０４とに基づいてテスタ同期クロック１０３を生成する（ステップＳ３０３）。これにより、テスタ同期クロック１０３が、テストコマンド認識回路１０１及びテスト結果出力回路１０７に供給される。
【００４２】
次に、テストコマンド認識回路１０１は、テスタ同期クロック１０３に同期して、テスト入力信号１０４に含まれるシリアルデータ上のテスト開始要求をデコードする事でテスト開始を識別し、テスト対象回路１０６へテスト開始を指示するテスト開始要求信号１１４を出力し、テスト対象回路１０６は、テスト開始要求信号１１４によりテストを開始しテストが実施される（ステップＳ３０４）。これにより、テスト対象回路１０６のテスト結果であるテスト結果データ１１５がテスト結果格納ＦＩＦＯ１１１に格納される。
【００４３】
次に、テスト結果の期待値照合を行うため、半導体検査装置１２１は、テストコマンド認識回路１０１が解読可能なテスト開始を示すコマンド信号を、テスト入力信号１０４を用いてテストコマンド認識回路１０１に送信する（ステップＳ３０５）。
【００４４】
次に、テストコマンド認識回路１０１は、テスタ同期クロック１０３に同期して、テスト入力信号に含まれるシリアルデータ上のテスト結果出力要求をデコードする事でテスト結果出力を識別し、テスト結果出力回路１０７へテスト結果出力要求信号１１３を出力し、テスト結果出力回路１０７は、テスタ同期クロック１０３に同期してテスト結果を半導体検査装置１２１へ出力する（ステップＳ３０６）。後述のように、テスト結果は、テスタ同期クロック１０３によりテストパタンピリオドに同期して出力される。半導体検査装置１２１の判定器１２３は、テスト結果と期待値を照合し、テスト結果がＯＫかＮＧかを判定する。
【００４５】
次に、図３及び図４を用いて、本発明の実施の形態１に係る半導体集積回路のテスタ同期クロック生成回路１００の構成について説明する。
【００４６】
図３は、テスタ同期クロック生成回路１００の概略構成を示している。図３に示されるように、テスタ同期クロック生成回路１００は、同期化回路２０８とエッジ検出回路２０９と分周回路２１１で構成される。
【００４７】
同期化回路２０８は、半導体検査装置１２１からテスト入力信号１０４が入力されるとともに、ＰＬＬ１０８からサンプリングクロック１０５が入力され、同期化後のテスト入力信号（同期化信号）２１３をエッジ検出回路２０９に出力する。すなわち、同期化回路２０８は、サンプリングクロック１０５に同期して動作し、テスト入力信号１０４を、サンプリングクロック１０５のタイミングで同期させて、同期化後のテスト入力信号２１３を出力する。
【００４８】
エッジ検出回路２０９は、同期化回路２０８から同期化後のテスト入力信号２１３が入力されるとともに、ＰＬＬ１０８からサンプリングクロック１０５が入力され、分周開始信号２１０を分周回路２１１に出力する。すなわち、エッジ検出回路２０９は、サンプリングクロック１０５に同期して動作し、同期化後のテスト入力信号２１３のエッジを検出して、検出したエッジから所定のタイミングで分周開始信号２１０を出力する。
【００４９】
分周回路２１１は、エッジ検出回路２０９から分周開始信号２１０が入力されるとともに、ＰＬＬ１０８からサンプリングクロック１０５が入力され、テスタ同期クロック１０３を出力する。すなわち、分周回路２１１は、サンプリングクロック１０５に同期して動作し、分周開始信号２１０に従ってサンプリングクロック１０５の分周を開始し、分周した信号をテスタ同期クロック１０３として出力する。
【００５０】
図４は、テスタ同期クロック生成回路１００の詳細な回路構成を示している。なお、図４は、テスタ同期クロック生成回路１００を実現するための回路の一例であり、テスタ同期クロック生成回路１００の機能及び動作が実現できればその他の構成でも良い。
【００５１】
同期化回路２０８は、２つのフリップフロップ４０１、４０２を有している。フリップフロップ４０１は、入力されるテスト入力信号１０４をサンプリングクロック１０５の１クロック分シフトし出力する。フリップフロップ４０２は、フリップフロップ４０１がシフトした信号を、サンプリングクロック１０５の１クロック分シフトし同期化後のテスト入力信号２１３として出力する。
【００５２】
したがって、フリップフロップ４０１，４０２により、テスト入力信号１０４を２クロック分シフトしてサンプリングクロック１０５に同期させ、同期化後のテスト入力信号２１３を出力する。
【００５３】
エッジ検出回路２０９は、エッジ検出入力回路４０３と分周クロック開始カウンタ４０４を有している。
【００５４】
エッジ検出入力回路４０３は、フリップフロップ４１１、ＡＮＤ回路４１２、フリップフロップ４１３、ＯＲ回路４１４を有している。フリップフロップ４１１は、入力される同期化後のテスト入力信号２１３をサンプリングクロック１０５のタイミングでラッチし出力する。ＡＮＤ回路４１２は、同期化後のテスト入力信号２１３の反転信号と、フリップフロップ４１１のラッチしている信号とを論理積した結果を出力する。フリップフロップ４１３は、ＯＲ回路４１４の出力信号をサンプリングクロック１０５のタイミングでラッチし出力する。ＯＲ回路４１４は、ＡＮＤ回路４１２の出力信号とフリップフロップ４１３のラッチしている信号とを論理和した結果を出力する。
【００５５】
したがって、フリップフロップ４１１及びＡＮＤ回路４１２により、同期化後のテスト入力信号２１３の変化（エッジ）を検出し、フリップフロップ４１３及びＯＲ回路４１４により、エッジを検出したことを示す信号を連続して出力する。
【００５６】
分周クロック開始カウンタ４０４は、加算回路４１５、セレクタ４１６、２ビットフリップフロップ４１７、ＡＮＤ回路４１８を有している。
【００５７】
セレクタ４１６は、２ビットフリップフロップ４１７の出力信号（カウント値）、または、２ビットフリップフロップ４１７の出力信号を加算回路４１５を介して得た信号のいずれかを、ＯＲ回路４１４の出力信号にしたがって選択して出力する。２ビットフリップフロップ４１７は、セレクタ４１６の出力信号を、サンプリングクロック１０５に従ってカウントし、２ビットのカウンタ値を出力する。ＡＮＤ回路４１８は、２ビットフリップフロップ４１７の出力信号（カウンタ値）を論理積した結果を、分周開始信号２１０として出力する。
【００５８】
したがって、エッジの検出に従って、セレクタ４１６が加算回路４１５に切り替わる事により、２ビットフリップフロップ４１７のカウントが開始され、ＡＮＤ回路４１８により、２ビットフリップフロップ４１７のカウンタ値が「３」のタイミング（２ビットの各々「１」となるタイミング）で、分周開始信号２１０を出力する。
【００５９】
分周回路２１１は、分周入力回路４０５と分周カウンタ４０６を有している。分周入力回路４０５は、フリップフロップ４１９、ＯＲ回路４２０を有している。
【００６０】
フリップフロップ４１９は、ＯＲ回路４２０の出力信号をサンプリングクロック１０５のタイミングでラッチし出力する。ＯＲ回路４２０は、入力される分周開始信号２１０とフリップフロップ４１９の出力信号とを論理和した結果を出力する。
【００６１】
したがって、フリップフロップ４１９及びＯＲ回路４２０により、分周開始信号２１０が入力されると、分周開始信号２１０を連続して出力する。
【００６２】
分周カウンタ４０６は、加算回路４２１、セレクタ４２２、２ビットフリップフロップ４２３を有している。
【００６３】
セレクタ４２２は、２ビットフリップフロップ４２３の出力信号（カウント値）、または、２ビットフリップフロップ４２３の出力信号を加算回路４２１を介して得た信号のいずれかを、ＯＲ回路４２０の出力信号にしたがって選択して出力する。２ビットフリップフロップ４２３は、セレクタ４２２の出力信号を、サンプリングクロック１０５に従ってラッチし、２ビットのカウンタ値のうちの１ビットがテスタ同期クロック１０３として出力される。
【００６４】
したがって、分周開始信号２１０に従って、セレクタ４２２により加算回路４２１が選択されると、２ビットフリップフロップ４２３のカウントが開始され、２ビットフリップフロップ４２３のカウントにより、サンプリングクロック１０５を４分周して、テスタ同期クロック１０３を出力する。
【００６５】
次に、図５のタイミングチャートを用いて、本発明の実施の形態１に係る半導体集積回路のテスタ同期クロック生成回路の動作について説明する。
【００６６】
半導体検査装置１２１が送信するテスト入力信号１０４には、プリアンブルパターン１０４ａとテストコマンド１０４ｂとが含まれている。テスト入力信号１０４は、テストパタンピリオド５０３に合わせてビット信号が区切られている。テストパタンピリオド５０３は、半導体検査装置がテストパタンを送信する単位であり、また、テスト結果出力回路１０７がテスト結果をテストパタンピリオドに同期させて出力するためのタイミングでもある。
【００６７】
テストパタンピリオド５０３は、ＰＬＬ１０８が出力するサンプリングクロック１０５の周期のｎ倍（ｎは自然数）の信号であり、回路設計時に、ＰＬＬ１０８が生成するサンプリングクロック１０５の周波数や半導体検査装置が出力するテスト入力信号１０４の性能、またテスト時間などの要素を考慮して決定する。図５の例では、テスト入力信号１０４のテストパタンピリオド５０３が、サンプリングクロック１０５の周期の４倍とした場合のタイミングチャートを示している。
【００６８】
テスト入力信号１０４のプリアンブルパターン１０４ａは、テスタ同期クロック生成回路１００が、テスタ同期クロック１０３を生成するための信号パターンである。プリアンブルパターン１０４ａは、シリアル通信におけるシンクパタンのように、テストコマンドの直前に入力される。プリアンブルパターン１０４ａは、少なくともテストコマンド１０４ｂの前に送信され、複数のビットから構成されている。また、プリアンブルパターン１０４ａは、テスタ同期クロック生成回路１００がテスタ同期クロック１０３を生成できるように信号が変化するパターン（変化点もしくはエッジ）で開始される。プリアンブルパターン１０４ａは、テストコマンド認識回路１０１がテストコマンドの開始を識別できるように、プリアンブルパターンの終わりが認識できるパターンでもある。
【００６９】
一例として図５におけるテスト入力信号１０４のプリアンブルパターン１０４ａは、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｌｏｗ（０１０１００）の６ビットで開始されるパターンを用いて説明する。ここでは、１ビット目の「０」が、プリアンブルパターン１０４ａの開始を示しており、５ビット目と６ビット目の「００」が、プリアンブルパターン１０４ａの終わりを示している。
【００７０】
まず、時刻Ｔ０より前に、ＰＬＬ１０８よりサンプリングクロック１０５が生成されテスタ同期クロック生成回路１００に供給されている。時刻Ｔ０において、テスト入力信号１０４（プリアンブルパターン１０４ａ）がテスタ同期クロック生成回路１００に入力される。そうすると、時刻Ｔ１において、テスタ同期クロック生成回路１００内の同期化回路２０８により、テスト入力信号１０４がサンプリングクロック１０５で同期化され、同期化後のテスト入力信号２１３が生成される。
【００７１】
すなわち、時刻Ｔ０でテスト入力信号１０４がＨｉｇｈからＬｏｗへ変化すると、時刻Ｔ１で同期化回路２０８は、同期化後のテスト入力信号２１３をＨｉｇｈからＬｏｗへ変化させる。同期化回路２０８は、フリップフロップ４０１，４０２により、時刻Ｔ０からサンプリングクロック１０５の２クロック分シフトした信号を、時刻Ｔ１で同期化後のテスト入力信号として出力する。
【００７２】
時刻Ｔ１の同期化後のテスト入力信号２１３のＨｉｇｈからＬｏｗへの変化をトリガーにして、エッジ検出回路２０９は、サンプリングクロック１０５の１クロック後となる時刻Ｔ２において、分周クロック開始カウンタ４０４の動作を開始する。この同期化後のテスト入力信号２１３のＨｉｇｈからＬｏｗへの変化の検出は、テストパタンピリオド５０３の切り替わり目の検出のため行われる。
【００７３】
分周クロック開始カウンタ４０４は、０〜３（本実施形態においてテスト結果出力要求信号１１３の周期は、サンプリングクロック１０５の周波数の４倍であるため）までをカウントし、分周クロック開始カウンタ４０４が最大カウント値−１となる時刻Ｔ３において、分周回路２１１に分周開始信号２１０を出力する。分周クロック開始カウンタ４０４は、２ビットフリップフロップ４１７によりカウントしＡＮＤ回路４１８より分周開始信号２１０が出力される。
【００７４】
時刻Ｔ３において、分周回路２１１は、分周クロック開始カウンタ４０４からの分周開始信号２１０を受けると、１クロック後の時刻Ｔ４において、２分周の動作を開始しテストパタンピリオド５０３を１周期とするテスタ同期クロック１０３を出力する。分周カウンタ４０６は、分周開始信号２１０に従いカウントを開始すると、サンプリングクロック１０５を４分周したテスタ同期クロック１０３を出力する。
【００７５】
次に、図６と図７を用いて、テスタ同期クロック生成回路１００が生成するテスタ同期クロック１０３と、半導体検査装置のテストストローブ５０５の関係について説明する。
【００７６】
テストストローブは半導体検査装置が期待値照合を行うタイミング時間であり、テスト結果出力回路１０７は、テストストローブ許容時間までに、テスト結果を半導体検査装置へ送信しなければならない。
【００７７】
図６は、非同期の関係であるテスト入力信号１０４とサンプリングクロック１０５において、テスト入力信号１０４の立下りとサンプリングクロック１０５の立ち上がりエッジが同一、もしくは、テスト入力信号１０４の立下りがわずかに早い場合の例であり、最もテストストローブ許容時間が長くなる例である。
【００７８】
テスタ同期クロック生成回路１００では、テスト入力信号１０４をサンプリングクロック１０５で取り込めるかどうかのタイミングにより、同期化許容範囲時間５０２（テスト中のサンプリングクロック１０５とテスト結果出力要求信号１１３の時間差の許容範囲）とテストストローブ許容範囲時間５０４（テスト結果出力回路１０７の出力遅延の許容範囲）の最小値が確定する。
【００７９】
図６の場合、サンプリングクロック１０５の１サイクルで同期化される。このため、同期化後のテスト入力信号２１３、分周クロック開始カウンタ４０４、分周開始信号２１０、テスタ同期クロック１０３まで５サイクル遅れとなる。テストパタンピリオドは４サイクルであるから、同期化許容範囲時間は１サイクルとなり、テストストローブ許容時間は３サイクル弱となる。
【００８０】
図７は、テスト入力信号１０４の立下りが、サンプリングクロック１０５の立ち上がりよりも、遅れた場合の例であり、最もテストストローブ許容時間が短くなる例である。
【００８１】
この場合、サンプリングクロックの２サイクルで同期化される。このため、同期化後のテスト入力信号２１３、分周クロック開始カウンタ４０４、分周開始信号２１０、テスタ同期クロック１０３まで６サイクル遅れとなる。テストパタンピリオドは４サイクルであるから、同期化許容範囲時間は２サイクルとなり、テストストローブ許容時間は２サイクル弱となる。
【００８２】
ここで、サンプリングクロック１０５の周期をｆ［ｎｓ］とし、同期化回路２０８のＦ／Ｆ（フリップフロップ）段数をＴ［段］とし、サンプリングクロック１０５に対するテスト入力信号１０４の周期関係をｎ［サイクル］とすると、同期化許容範囲時間、テストストローブ許容時間は次の式１、式２のようになる。
同期化許容範囲時間＝（Ｔ−１）×ｆ［ｎｓ］        ・・・（式１）
テストストローブ許容時間＝（ｎ−Ｔ）×ｆ［ｎｓ］  ・・・（式２）
【００８３】
尚、サンプリングクロック１０５がテストパタンピリオド５０３に対して高速であり、同期化許容範囲時間５０２やテストストローブ許容範囲時間５０４が、プロセスなどで許容されるばらつき範囲より小さい場合には、回路設計時に同期化回路２０８のＦ／Ｆ段数や、テスト結果出力要求信号１１３とサンプリングクロック１０５の関係を変更すればよい。
【００８４】
以上のように、本実施形態では、半導体検査装置から入力する信号は低速のままで、内蔵するＰＬＬを用いて生成した高速クロックによる実動作テストを行う半導体装置であって、テストパタンピリオドに同期したテスタ同期クロックを生成するテスタ同期クロック生成回路と、半導体検査装置から送られてくるシリアル信号からテストコマンドを認識するテストコマンド認識回路を有し、テストコマンド認識回路は、シリアル信号で受信したテストコマンドをデコードしてテスト開始とテスト結果出力タイミングを認識する。テスタ同期クロック生成回路は、リファレンスクロックからＰＬＬで生成されたサンプリングクロックにより、シリアル信号の変化点を検出する事により、テストパタンピリオドの切り替わり目を認識し、テストパタンピリオドに同期したテスタ同期クロックを出力する。
【００８５】
本実施形態では、テストコマンド認識のためのテスト入力信号１０４の変化点を元に、テストパタンピリオド５０３に同期したクロックを半導体装置の内部で生成する事により、ＰＬＬ１０８へ入力するリファレンスクロック１０９の周波数に影響しない高速なテストパタンピリオドでのテストを行う事ができる。更に本発明の半導体集積回路は、テスト時と期待値照合時に入力するクロックを切り替える必要がないため、テストと期待値照合を並列に実施する期間を持つ事ができ、テスト時間を大幅に短縮する事ができる。さらに、リファレンスクロックとテスト入力信号のみによりテスタ同期クロックを生成するため、新たに外部端子が不要であり、外部端子の増加を防ぐことができる。
【００８６】
本発明の実施の形態２
次に、図面を参照して本発明の実施の形態２について説明する。図８は、本発明の実施の形態２に係る半導体集積回路のテストシステムの構成を示している。本実施形態では、図１と比べると、テスト要求認識信号６０１、テスト結果出力終了信号６０２、クロック停止要求信号６０３が追加されており、他の構成は同様である。
【００８７】
すなわち、テスト対象回路１０６からテストコマンド認識回路１０１に、テスト要求認識信号６０１が入力され、テスト結果出力回路１０７からテストコマンド認識回路１０１に、テスト結果出力終了信号６０２が入力され、テストコマンド認識回路１０１からテスタ同期クロック生成回路１００にテスト要求認識信号６０１が入力される。
【００８８】
テスト要求認識信号６０１は、テスト対象回路１０６が、テスト開始要求信号１１４を受け付けテスト要求を認識したこと、あるいは、テストを開始したことを通知するための信号である。テスト結果出力終了信号６０２は、テスト結果出力回路１０７が、テスト結果出力要求信号１１３を受け付け、テスト結果の出力が完了（終了）したことを通知するための信号である。クロック停止要求信号６０３は、テスタ同期クロックの生成の停止を要求するための信号である。
【００８９】
これにより、テストコマンド認識回路１０１は、テスタ同期クロック１０３が不要になるタイミングを検出し、テスタ同期クロック生成回路１００へのクロック停止要求信号６０３を発行する。
【００９０】
次に、図９を用いて、本発明の実施の形態２に係る半導体集積回路のテスト動作について説明する。
【００９１】
まず、半導体検査装置１２１よりテスト開始要求であるテストコマンドを含むテスト入力信号１０４が入力されると、時刻Ｔ１において、テスタ同期クロック生成回路１００では、分周開始信号２１０を生成し、テスタ同期クロック１０３の出力を開始するため、テスタ同期クロック１０３が停止状態から動作状態となる。
【００９２】
テストコマンド認識回路１０１は、テストコマンドを解析してテスト開始要求であることを認識すると、テストを開始するため、テスト対象回路１０６にテスト開始要求信号１１４を出力する。これにより、テスト対象回路１０６は、テスト要求を認識したため、テスト状態に移行する時刻Ｔ２において、テストコマンド認識回路１０１に対してテスト要求認識信号６０１をアサートする（通知する）。
【００９３】
テストコマンド認識回路１０１は、テスト要求認識信号６０１のアサートによって、テスト対象回路１０６のテストが開始されたことを認識する。そうすると、時刻Ｔ３において、テストコマンド認識回路１０１は、テスタ同期クロック生成回路１００に対して、クロック停止要求信号６０３をアサートする。テスタ同期クロック生成回路１００は、クロック停止要求信号６０３に従いテスタ同期クロック１０３を停止し、テスタ同期クロック１０３が動作状態から停止状態となる。このとき、テスタ同期クロック生成回路１００は、テスタ同期クロック１０３を生成している分周回路２１１の動作を停止させる。
【００９４】
次に、半導体検査装置１２１よりテスト結果出力要求であるテストコマンドを含むテスト入力信号１０４が入力されると、時刻Ｔ４において、テスタ同期クロック生成回路１００では、分周開始信号２１０を生成し、テスタ同期クロック１０３の出力を開始するため、テスタ同期クロック１０３が停止状態から動作状態となる。
【００９５】
テストコマンド認識回路１０１は、テストコマンドを解析してテスト結果出力要求であることを認識すると、時刻Ｔ５において、テスト結果出力回路１０７にテスト結果出力要求信号１１３を出力し、テスト結果出力回路１０７はテスト結果の出力を開始する。
【００９６】
時刻Ｔ６において、テスト結果出力回路１０７は、テスト結果の出力が終了すると、テスト結果出力終了信号６０２がアサートされる。テストコマンド認識回路１０１は、テスト結果出力終了信号６０２のアサートによって、テスト結果の出力が終了したことを認識する。そうすると、時刻Ｔ７において、テストコマンド認識回路１０１は、テスタ同期クロック生成回路１００に対して、クロック停止要求信号６０３をアサートする。テスタ同期クロック生成回路１００は、クロック停止要求信号６０３に従いテスタ同期クロック１０３を停止し、テスタ同期クロック１０３が動作状態から停止状態となる。
【００９７】
このように実施の形態２では、テストコマンド入力の度に、テスト入力信号１０４を評価しテスタ同期クロックを生成し直すため、テストの最初で１度だけテスタ同期クロックを生成する実施の形態１に対し、特にテスト時間が非常に長くなるテストにおいて、テストパタンピリオド５０３とテスタ同期クロックの同期が取れなくなる可能性を、複雑なクロック追従の仕組みをテスタ同期クロック生成回路１００に作り込まずに、排除する事ができる効果がある。
【００９８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００９９】
１００  テスタ同期クロック生成回路
１０１  テストコマンド認識回路
１０３  テスタ同期クロック
１０４  テスト入力信号
１０４ａ  プリアンブルパターン
１０４ｂ  テストコマンド
１０５  サンプリングクロック
１０６  テスト対象回路
１０７  テスト結果出力回路
１０９  リファレンスクロック
１１０  テスト結果出力
１１１  テスト結果格納ＦＩＦＯ
１１２  実動作クロック
１１３  テスト結果出力要求信号
１１４  テスト開始要求信号
１１５  テスト結果データ
１１６  テスト結果ＦＩＦＯ出力
１２１  半導体検査装置
１２２  入力信号発生器
１２３  判定器
１３０  半導体集積回路
２０８  同期化回路
２０９  エッジ検出回路
２１０  分周開始信号
２１１  分周回路
２１３  同期化後のテスト入力信号
４０１、４０２  フリップフロップ
４０３  エッジ検出入力回路
４０４  分周クロック開始カウンタ
４０５  分周入力回路
４０６  分周カウンタ
４１１  フリップフロップ
４１２  ＡＮＤ回路
４１３  フリップフロップ
４１４  ＯＲ回路
４１５  加算回路
４１６  セレクタ
４１７  ２ビットフリップフロップ
４１８  ＡＮＤ回路
４１９  フリップフロップ
４２０  ＯＲ回路
４２１  加算回路
４２２  セレクタ
４２３  ２ビットフリップフロップ
５０２  同期化許容範囲時間
５０３  テストパタンピリオド
５０４  テストストローブ許容範囲時間
５０５  テストストローブ
６０１  テスト要求認識信号
６０２  テスト結果出力終了信号
６０３  クロック停止要求信号
【図１】
2013068575.tif 000003
【図２】
2013068575.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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