(57)【要約】【課題】埋め込み型ＤＲＡＭ等に於いては、ＭＩＭ型メモリ容量素子、すなわちメモリキャパシタのコンタクトプラグ、ビットライン等として、タングステンを主要な部材とする埋め込みメタル構造が多用されている。このような埋め込みメタル構造は、通常、バリアメタル層を形成した後、その表面に、たとえば、ＡＬＤ処理により、タングステン核付け膜を生成し、続いて、埋め込みタングステン膜をＣＶＤ等により成膜することにより実現される。しかし、このよう方法では、埋め込んだタングステン膜の比抵抗が高くなりやすいという問題がある。【解決手段】本願発明は、ホール等の凹部をタングステン等で埋め込むに際して、タングステン核付け膜を成膜するＡＬＤ処理の最初の単位処理サイクルの前に、この単位サイクルと比較して、短時間かつ多量のＷＦ６ガスを供給するステップを実行するものである。【選択図】図２４
2013183121.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面側に形成された絶縁膜に、その上面から下方に向けてホールを形成する工程；
（ｂ）前記ホールの内面および前記絶縁膜の上面に、窒化物バリアメタル膜を成膜する工程；
（ｃ）第１のタングステン成膜チャンバ内に於いて、前記窒化物バリアメタル膜で被覆された前記ホール内および前記絶縁膜の前記上面に、ＡＬＤ処理により、タングステン核付け膜を成膜する工程；
（ｄ）前記タングステン核付け膜で被覆された前記前記ホール内および前記絶縁膜の前記上面に、ＣＶＤにより、主タングステン膜を成膜することによって、前記ホールを実質的に埋め込む工程；
（ｅ）前記ホール外の前記窒化物バリアメタル膜、前記タングステン核付け膜および前記主タングステン膜を除去する工程、
ここで、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記ＡＬＤ処理の第１の初期処理ステップを実行する工程；
（ｃ２）前記下位工程（ｃ１）に続けて、前記ＡＬＤ処理の単位処理サイクルを繰り返し実行する工程、
ここで、前記単位処理サイクルは、以下のステップを有する：
（ｓ１）前記第１のタングステン成膜チャンバ内にＷＦ６を含むガスを供給するステップ；
（ｓ２）前記ステップ（ｓ１）の後、前記第１のタングステン成膜チャンバ内にパージガスを供給する工程；
（ｓ３）前記ステップ（ｓ２）の後、前記第１のタングステン成膜チャンバ内にＳｉＨ４またはＢ２Ｆ６を含むガスを供給するステップ；
（ｓ４）前記ステップ（ｓ３）の後、前記第１のタングステン成膜チャンバ内にパージガスを供給する工程、
ここで、前記第１の初期処理ステップは、前記第１のタングステン成膜チャンバ内にＷＦ６を含むガスを供給するステップであって、その流量は、ステップ（ｓ１）と比較して多く、その継続時間は、ステップ（ｓ１）と比較して短い。
【請求項２】
請求項１の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ａ）の後であって前記工程（ｂ）の前に、前記ホールの内面および前記絶縁膜の上面に、非窒化物バリアメタル膜を成膜する工程。
【請求項３】
請求項２の半導体集積回路装置の製造方法において、前記工程（ｄ）におけるタングステン含有ガスは、ＷＦ６であり、還元ガスはＨ２である。
【請求項４】
請求項３の半導体集積回路装置の製造方法において、前記工程（ｅ）は、ＣＭＰによる平坦化工程を含む。
【請求項５】
請求項４の半導体集積回路装置の製造方法において、前記工程（ｂ）は、ＭＯＣＶＤにより実行される。
【請求項６】
請求項５の半導体集積回路装置の製造方法において、前記窒化物バリアメタル膜は、窒化チタン膜である。
【請求項７】
請求項６の半導体集積回路装置の製造方法において、前記非窒化物バリアメタル膜は、チタン膜である。
【請求項８】
請求項７の半導体集積回路装置の製造方法において、前記非窒化物バリアメタル膜は、スパッタリング成膜によって形成される。
【請求項９】
請求項７の半導体集積回路装置の製造方法において、前記ホールは、コンタクトホールである。
【請求項１０】
請求項７の半導体集積回路装置の製造方法において、前記ホールは、ＤＲＡＭセルマトリクス部のビット線を収容する溝である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法に関し、たとえば、メタル材料埋め込み技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００７−９２９８号公報（特許文献１）または、これに対応する米国特許公開２００９−４５５１７号公報（特許文献２）には、半導体プロセスに関して、絶縁膜等の凹部や接続孔にタングステン等のメタルを充填するための核形成プロセスとして、ＷＦ６とＢ２Ｈ６を交互に供給して成膜するＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）プロセスが開示されている。そこに於いて、ＡＬＤプロセスの前処理として、後続の処理よりも高いプロセス圧力下で、モノシランガスを供給することが示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−９２９８号公報
【特許文献２】米国特許公開２００９−４５５１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
埋め込み型（Ｅｍｂｅｄｄｅｄ）ＤＲＡＭ等に於いては、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）型メモリ容量素子、すなわちメモリキャパシタのコンタクトプラグ、ビットライン等として、タングステンを主要な部材とする埋め込みメタル構造が多用されている。このような埋め込みメタル構造は、通常、バリアメタル層を形成した後、その表面に、たとえば、ＡＬＤ処理により、タングステン核付け膜を生成し、続いて、埋め込みタングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により成膜することにより実現される。しかし、このよう方法では、埋め込んだタングステン膜の比抵抗が高くなりやすいという問題がある。
【０００５】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００７】
すなわち、本願の一実施の形態の概要は、ホール等の凹部をタングステン等で埋め込むに際して、タングステン核付け膜を成膜するＡＬＤ処理の最初の単位処理サイクルの前に、この単位サイクルと比較して、短時間かつ多量のＷＦ６ガスを供給するステップを実行するものである。
【発明の効果】
【０００８】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【０００９】
すなわち、ホール等の凹部をタングステン等で埋め込むに際して、タングステン核付け膜を成膜するＡＬＤ処理の最初の単位処理サイクルの前に、この単位サイクルと比較して、短時間かつ多量のＷＦ６ガスを供給するステップを実行することにより、埋め込んだタングステン膜の比抵抗を低くすることができる。
【図面の簡単な説明】
【００１０】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例である埋め込み型ＤＲＡＭ回路および論理＆信号処理回路を有するＣＭＩＳ型半導体集積回路チップ２の全体上面図である。
【図２】図１のメモリ領域７の模式回路図である。
【図３】図２のメモリアレー平面切り出し領域Ｒ１の拡大平面図である。
【図４】図３のＡ−Ａ’断面に対応するデバイス模式断面図である。
【図５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（ソースドレイン導入完了時点）である。
【図６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（プリメタル絶縁膜成膜工程）である。
【図７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（コンタクトホール形成工程）である。
【図８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（下層タングステンプラグ形成工程）である。
【図９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（酸化シリコン系ビット線層間絶縁膜形成工程）である。
【図１０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（酸化シリコン系ビット線形成工程）である。
【図１１】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（上層タングステンプラグ形成工程）である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（窒化チタン系下部電極形成工程）である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（メモリキャパシタ形成工程）である。
【図１４】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（キャパシタ層形成工程）である。
【図１５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成に使用するマルチチャンバ型装置を説明するための装置平面図である。
【図１６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するためのプロセスブロックフロー図である。
【図１７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するための図７から図８の過程に対応する図７等のコンタクトホール周辺断面切り出し領域Ｒ２のデバイス断面図（コンタクトホール形成工程）である。
【図１８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するための図７から図８の過程に対応する図７等のコンタクトホール周辺断面切り出し領域Ｒ２のデバイス断面図（非窒化物バリアメタル膜形成工程）である。
【図１９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するための図７から図８の過程に対応する図７等のコンタクトホール周辺断面切り出し領域Ｒ２のデバイス断面図（窒化物バリアメタル膜形成工程）である。
【図２０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するための図７から図８の過程に対応する図７等のコンタクトホール周辺断面切り出し領域Ｒ２のデバイス断面図（タングステン核付け膜形成工程）である。
【図２１】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するための図７から図８の過程に対応する図７等のコンタクトホール周辺断面切り出し領域Ｒ２のデバイス断面図（主タングステン膜形成工程）である。
【図２２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するための図７から図８の過程に対応する図７等のコンタクトホール周辺断面切り出し領域Ｒ２のデバイス断面図（下層タングステンプラグ形成工程完了時点）である。
【図２３】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステン核付けプロセスに使用するＡＬＤ処理チャンバ等の模式断面図である。
【図２４】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステン核付けプロセスの詳細を説明するためのタングステン核付けプロセス等のプロセスブロックフロー図である。
【図２５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステン核付けプロセスの詳細を説明するためのタングステン核付けプロセス等のガスシーケンス図である。
【図２６】図２５のΔＦを変化させた場合のタングステンプラグの抵抗率の変化を示すデータプロット図である。
【発明を実施するための形態】
【００１１】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１２】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面側に形成された絶縁膜に、その上面から下方に向けてホールを形成する工程；
（ｂ）前記ホールの内面および前記絶縁膜の上面に、窒化物バリアメタル膜を成膜する工程；
（ｃ）第１のタングステン成膜チャンバ内に於いて、前記窒化物バリアメタル膜で被覆された前記ホール内および前記絶縁膜の前記上面に、ＡＬＤ処理により、タングステン核付け膜を成膜する工程；
（ｄ）前記タングステン核付け膜で被覆された前記前記ホール内および前記絶縁膜の前記上面に、ＣＶＤにより、主タングステン膜を成膜することによって、前記ホールを実質的に埋め込む工程；
（ｅ）前記ホール外の前記窒化物バリアメタル膜、前記タングステン核付け膜および前記主タングステン膜を除去する工程、
ここで、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記ＡＬＤ処理の第１の初期処理ステップを実行する工程；
（ｃ２）前記下位工程（ｃ１）に続けて、前記ＡＬＤ処理の単位処理サイクルを繰り返し実行する工程、
ここで、前記単位処理サイクルは、以下のステップを有する：
（ｓ１）前記第１のタングステン成膜チャンバ内にＷＦ６を含むガスを供給するステップ；
（ｓ２）前記ステップ（ｓ１）の後、前記第１のタングステン成膜チャンバ内にパージガスを供給する工程；
（ｓ３）前記ステップ（ｓ２）の後、前記第１のタングステン成膜チャンバ内にＳｉＨ４またはＢ２Ｆ６を含むガスを供給するステップ；
（ｓ４）前記ステップ（ｓ３）の後、前記第１のタングステン成膜チャンバ内にパージガスを供給する工程、
ここで、前記第１の初期処理ステップは、前記第１のタングステン成膜チャンバ内にＷＦ６を含むガスを供給するステップであって、その流量は、ステップ（ｓ１）と比較して多く、その継続時間は、ステップ（ｓ１）と比較して短い。
【００１３】
２．前記項１の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ａ）の後であって前記工程（ｂ）の前に、前記ホールの内面および前記絶縁膜の上面に、非窒化物バリアメタル膜を成膜する工程。
【００１４】
３．前記項１または２の半導体集積回路装置の製造方法において、前記工程（ｄ）におけるタングステン含有ガスは、ＷＦ６であり、還元ガスはＨ２である。
【００１５】
４．前記項１から３のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）は、ＣＭＰによる平坦化工程を含む。
【００１６】
５．前記項１から４のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｂ）は、ＭＯＣＶＤにより実行される。
【００１７】
６．前記項１から５のいずれか一つの半導体集積回路装置の製造方法において、前記窒化物バリアメタル膜は、窒化チタン膜である。
【００１８】
７．前記項２から６のいずれか一つの半導体集積回路装置の製造方法において、前記非窒化物バリアメタル膜は、チタン膜である。
【００１９】
８．前記項２から７のいずれか一つの半導体集積回路装置の製造方法において、前記非窒化物バリアメタル膜は、スパッタリング成膜によって形成される。
【００２０】
９．前記項１から７のいずれか一つの半導体集積回路装置の製造方法において、前記ホールは、コンタクトホールである。
【００２１】
１０．前記項１から７のいずれか一つの半導体集積回路装置の製造方法において、前記ホールは、ＤＲＡＭセルマトリクス部のビット線を収容する溝である。
【００２２】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２３】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２４】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。
【００２５】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００２６】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００２７】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００２８】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００２９】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００３０】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３１】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３２】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３３】
６．本願に於いて、「ホール」というときは、「コンタクトホール」、「ビア」、「ビット線埋め込み溝」、「溝とビアの複合体」等を含む。
【００３４】
なお、本願に於いては、タングステンプラグ、銅埋め込み配線、アルミニウム系非埋め込み配線等のコンタクトホール、各種ビア、配線溝、配線の上下に敷く比較的薄い（本体の配線膜と比較して薄い）メタル膜および、その各構成要素膜を「バリアメタル膜」等と呼ぶ。これは、この種の薄膜が、接着膜、拡散バリア膜、反応バリア膜、反射防止膜、還元膜、局所シリサイド系成膜等の雑多な意図で使用されており、非常に煩雑だからであるほか、大局的には、バリアメタル膜および、その構成要素膜として、使用されているからである。
【００３５】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００３６】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００３７】
１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例である埋め込み型ＤＲＡＭ（Ｅｍｂｅｄｄｅｄ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路および論理＆信号処理回路を有するＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体集積回路チップの説明（主に図１から図４）
このセクションでは、メモリアレーのレイアウトの一例として、主に折り返しビット線（Ｆｏｌｄｅｄ  Ｂｉｔ  Ｌｉｎｅ）方式を例に取り具体的に説明するが、オープンビットライン（Ｏｐｅｎ  ｂｉｔｏ  Ｌｉｎｅ）方式でもよいことはいうまでもない。また、ここでは、ゲート電極として、ポリシリコンゲートを例にとり、具体的に説明するが、メタルゲートでもよいことはいうまでもない。
【００３８】
図１は本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例である埋め込み型ＤＲＡＭ回路および論理＆信号処理回路を有するＣＭＩＳ型半導体集積回路チップ２の全体上面図である。図２は図１のメモリ領域７の模式回路図である。図３は図２のメモリアレー平面切り出し領域Ｒ１の拡大平面図である。図４は図３のＡ−Ａ’断面に対応するデバイス模式断面図である。これらにより、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例である埋め込み型ＤＲＡＭ（Ｅｍｂｅｄｄｅｄ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路および論理＆信号処理回路を有するＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体集積回路チップの回路構成等を説明する。
【００３９】
図１に示すように、たとえば、シリコン系の半導体チップ２のデバイス面１ａ（第１の主面）すなわち裏面１ｂ（第２の主面）の反対の面上のチップ周辺領域３には、多数の端子パッド４（たとえば、ボンディングパッド）が設けられている。一方、チップ内部領域５には、論理＆信号処理回路等の非メモリ領域６および埋め込み型ＤＲＡＭ回路等のメモリ領域７が設けられている。メモリ領域７内には、メモリセルマトリクス領域７ｃ（メモリセルアレー領域）および、これと非メモリ領域６とのインターフェース回路等が配置されるメモリ周辺回路領域７ｐが設けられている。
【００４０】
次に、図１のメモリ領域７の模式回路図を図２に示す。図２に示すように、メモリセルアレー領域７ｃには、多数のワードラインＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４がロウ方向に配置されており、多数のビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４がカラム方向に配置されている。ワードラインＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４は、たとえば、それぞれ対応するワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４によって駆動されており、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、この例に於いては、一対ずつ、それぞれ対応するセンスアンプＳＡ１，ＳＡ２に接続されている。ワードラインＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４およびビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の所定の交点近傍には、それぞれ単位メモリセルＵＣが設けられている。単位メモリセルＵＣは、それぞれアクセストランジスタＱ１，Ｑ２，Ｑ３、Ｑ４、Ｑ５，Ｑ６，Ｑ７，Ｑ８（たとえばＮ型ＭＩＳＦＥＴ）およびメモリキャパシタＣ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８から構成されている。各単位メモリセルＵＣを構成するアクセストランジスタは、そのゲート端子が対応するワード線に接続されており、そのソースドレイン端子のうち、一方が、対応すうメモリキャパシタの一方の端子と接続されており、他方の端子が、対応するビット線と接続されている。なお、メモリキャパシタの他方の端子、すなわち、キャパシタプレートは、この例では、Ｖｄｄ/２電位Ｖｈ（ハーフプリチャージ電位）に接続されている。
【００４１】
次に、図２のメモリアレー平面切り出し領域Ｒ１の拡大平面図を図３に示す。図３に示すように、各単位メモリセルＵＣには、アクティブ領域ＡＲ１，ＡＲ２が設けられており、その中央部には、ビット線コンタクト部ＢＣ１、ＢＣ２が設けられている。
【００４２】
次に、図３のＡ−Ａ’断面を図４に示す。図４に示すように、たとえばＰ型単結晶シリコン基板１ｓのデバイス面１ａ側には、Ｐ型ウエル領域ＰＷが設けられており、他の領域とは、素子分離領域８（ＳＴＩ領域：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ領域）等により分離されている。Ｐ型ウエル領域ＰＷの表面には、Ｎ型ソースドレイン領域ＳＤが設けられており、デバイス面１ａ上には、ゲート絶縁膜９を介して、たとえばサイドウォールスペーサ１０を有するゲート電極３０すなわちワードラインＷＬ1，ＷＬ2が設けられている。これらのＮ型ソースドレイン領域ＳＤ、ゲート絶縁膜９、ゲート電極３０等により、Ｎ型ＭＩＳＦＥＴ（Ｑ１，Ｑ２）が構成されている。
【００４３】
Ｐ型単結晶シリコン基板１ｓのデバイス面１ａ上は、プリメタル領域１１であり、たとえば下層から言って、窒化シリコン系エッチストップ膜１６ａ、酸化シリコン系主プリメタル絶縁膜１６ｂ等から構成されたプリメタル絶縁膜１６が形成されている。プリメタル絶縁膜１６には、バリアメタル膜２４を介して、下層タングステンプラグ２３ａが埋め込まれている。
【００４４】
プリメタル領域１１上は、ビット線形成層１２であり、この例では、この部分の層間絶縁膜、すなわち、酸化シリコン系ビット線層間絶縁膜１７が、下から酸化シリコン系ビット線下層絶縁膜１７ａ、酸化シリコン系ビット線中層絶縁膜１７ｂおよび酸化シリコン系ビット線上層絶縁膜１７ｃから構成されている。ビットラインＢＬ１は、酸化シリコン系ビット線中層絶縁膜１７ｂに埋め込まれており、ビット線接続部２９は、酸化シリコン系ビット線下層絶縁膜１７ａに埋め込まれている。先と同様に、酸化シリコン系ビット線層間絶縁膜１７を貫通するように、バリアメタル膜２４を介して、上層タングステンプラグ２３ｂが埋め込まれている。
【００４５】
ビット線形成層１２上は、キャパシタ層１４であり、この例では、この部分の層間絶縁膜、すなわち、キャパシタ層絶縁膜１８は、下から酸窒化シリコン系キャパシタ層下層絶縁膜１８ａ、酸化シリコン系キャパシタ層中間絶縁膜１８ｂおよび酸化シリコン系キャパシタ層上層絶縁膜１８ｃから構成されている。キャパシタ層絶縁膜１８中には、窒化チタン系下部電極２５ａ、キャパシタ絶縁膜２６、窒化チタン系上部電極２５およびタングステンプレート２７から構成されたメモリキャパシタＣ１、Ｃ２が埋め込まれている。
【００４６】
キャパシタ層１４上は、上層多層配線層１５であり、この部分の層間絶縁膜等は、上層層間絶縁膜＆ファイナルパッシベーション膜４０であり、この中には、例えば、銅系多層埋め込み配線２１，２２および、アルミニウム系パッド１９が形成されている。
【００４７】
２．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインの説明（主に図５から図１４）
ここでは、ゲートファースト方式を例に取り具体的に説明するが、ゲートラスト方式や、これらの折衷方式でもよいことはいうまでもない。
【００４８】
図５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（ソースドレイン導入完了時点）である。図６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（プリメタル絶縁膜成膜工程）である。図７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（コンタクトホール形成工程）である。図８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（下層タングステンプラグ形成工程）である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（酸化シリコン系ビット線層間絶縁膜形成工程）である。図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（酸化シリコン系ビット線形成工程）である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（上層タングステンプラグ形成工程）である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（窒化チタン系下部電極形成工程）である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（メモリキャパシタ形成工程）である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインを説明するための図４に対応する製造工程途中のデバイス模式断面図（キャパシタ層形成工程）である。これらにより、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトライン等を説明する。
【００４９】
先ず、例えば１〜１０Ωｃｍ程度の比抵抗を有するＰ型単結晶シリコン基板１（ここでは、たとえば３００φウエハとするが、４５０φでも３００φ未満のウエハでもよい）を準備する。なお、単純な単結晶シリコン基板（シリコン系基板を含む）の代わりに、エピタキシウエハやＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）型ウエハを用いてもよい。また、必要に応じて、Ｎ型単結晶シリコン基板等を用いてもよい。また、基板の表面部分は、シリコンに限らず、ＳｉＧｅ，Ｇｅ等であっても良い。
【００５０】
次に、図５に示すように、ウエハ１のデバイス面１ａ（第１の主面）の表面領域に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）絶縁膜８を形成する。続いて、半導体ウエハ１（基板部分１ｓ）の表面１ａ（裏面１ｂの反対の面）側から不純物イオンを注入することによって、半導体ウエハ１の表面１ａ近傍に、Ｐ型ウエル領域ＰＷ等を形成する。次に、ウエハ１のデバイス面１ａ上にゲート絶縁膜９を介して、たとえば通常のリソグラフィ等により、サイドウォールスペーサ１０を有し、たとえばポリシリコン膜等から構成されたゲート電極３０すなわちワードラインＷＬ1，ＷＬ2を形成する。なお、ゲート電極３０は、ポリシリコン膜の単層ゲートのほか、メタルゲート、シリサイドゲート、ポリシリコンとメタル（またはシリサイド）から構成された複合ゲート等でも良い。なお、Ｎ型ソースドレイン領域ＳＤは、ゲート電極３０またはサイドウォールスペーサ１０をマスクとして、半導体ウエハ１の表面１ａ側からＮ型不純物イオンを注入することによって、形成される。なお、通常、非メモリ領域６（図１）のＮ型ソースドレイン領域ＳＤの表面は、ニッケルシリサイドその他によってシリサイド化されるが、少なくとも、メモリセルマトリクス領域７ｃ（メモリセルアレー領域）のＮ型ソースドレイン領域ＳＤの表面は、リーク等低減のためシリサイド化されていない。
【００５１】
次に、図６に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤにより、エッチストップ膜（すなわちＣＥＳＬ）として、比較的薄い（たとえば厚さ１００ｎｍ程度）窒化シリコン膜１６ａ（窒化シリコン系エッチストップ膜）を成膜する。次に、窒化シリコン系エッチストップ膜１６ａ上に、たとえば、ＣＶＤにより、比較的厚い（たとえば厚さ３００ｎｍ程度）酸化シリコン系主プリメタル絶縁膜１６ｂ（たとえば非Ｌｏｗ−ｋ酸化シリコン系絶縁膜）を成膜する。
【００５２】
次に、図７に示すように、プリメタル絶縁膜１６に、たとえば、フルオロカーボン（Ｆｌｕｏｒｏｃａｒｂｏｎ）系のエッチングガス等を用いた異方性ドライエッチングにより、コンタクトホール２８（ビット線コンタクトホール、キャパシタコンタクトホールを含む）を開口する。ここで、この例では、コンタクトホール２８の下端の径をたとえば３０から４０ｎｍ程度とし、アスペクト比を１０から１５程度として具体的に説明する。
【００５３】
次に、図８に示すように、後述する方法により、コンタクトホール２８内に、バリアメタル膜２４を介して、下層タングステンプラグを埋め込む。
【００５４】
次に、図９に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、たとえば厚さ１００ｎｍ程度の酸化シリコン系ビット線下層絶縁膜１７ａ（たとえばＳｉＯＣ等の非ポーラスＬｏｗ−ｋ酸化シリコン系絶縁膜またはポーラスＬｏｗ−ｋ酸化シリコン系絶縁膜）を成膜する。この上に、たとえば、プラズマＣＶＤにより、たとえば厚さ１００ｎｍ程度の酸化シリコン系ビット線中層絶縁膜１７ｂ（たとえばＳｉＯＣ等の非ポーラスＬｏｗ−ｋ酸化シリコン系絶縁膜またはポーラスＬｏｗ−ｋ酸化シリコン系絶縁膜）を成膜する。
【００５５】
次に、図１０に示すように、酸化シリコン系ビット線下層絶縁膜１７ａおよび酸化シリコン系ビット線中層絶縁膜１７ｂに、たとえば、デュアルダマシン（Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ）方式により、ビット線埋め込み溝およびビット線接続ビアを形成する。次に、これらのホール（ビット線埋め込み溝およびビット線接続ビア）内に、たとえば図８の場合と同様な方法により、バリアメタル膜２４を介して、タングステン膜により、ビットラインＢＬ１およびビット線接続部２９を埋め込む。
【００５６】
次に、図１１に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、たとえば厚さ１００ｎｍ程度の酸化シリコン系ビット線上層絶縁膜１７ｃ（たとえばＳｉＯＣ等の非ポーラスＬｏｗ−ｋ酸化シリコン系絶縁膜またはポーラスＬｏｗ−ｋ酸化シリコン系絶縁膜）を成膜する。次に、酸化シリコン系ビット線層間絶縁膜１７に、たとえば図８と同様の場合と同様な方法により、バリアメタル膜２４を介して、タングステン膜により、上層タングステンプラグ２３ｂを埋め込む。
【００５７】
次に、図１２に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、エッチング制御膜として、比較的薄い（たとえば厚さ５０ｎｍ程度）酸窒化シリコン系キャパシタ層下層絶縁膜１８ａを成膜する。次に、酸窒化シリコン系キャパシタ層下層絶縁膜１８ａ上に、たとえば、プラズマＣＶＤにより、比較的厚い（たとえば厚さ４５０ｎｍ程度）酸化シリコン系キャパシタ層中間絶縁膜１８ｂを成膜する。次に、異方性ドライエッチング等により、酸窒化シリコン系キャパシタ層下層絶縁膜１８ａおよび酸化シリコン系キャパシタ層中間絶縁膜１８ｂに、キャパシタ埋め込みホールを形成する。次に、キャパシタ埋め込みホール内面および酸化シリコン系キャパシタ層中間絶縁膜１８ｂの上面のほぼ全体に、たとえば、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、窒化チタン系下部電極２５ａとして、窒化チタン膜（たとえば、膜厚２０ｎｍ程度）を成膜する。次に、窒化チタン系下部電極２５ａ上のキャパシタ埋め込みホール内面および半導体ウエハ１の表面１ａのほぼ全面に、キャパシタ下部電極加工用レジスト膜３１を塗布する。続いて、たとえば、酸素系ガスを用いたドライエッチバックにより、キャパシタ埋め込みホール外のキャパシタ下部電極加工用レジスト膜３１を除去する。この状態で、たとえば、ドライエッチングにより、キャパシタ埋め込みホール外の窒化チタン膜を除去する。その後、不要になったキャパシタ下部電極加工用レジスト膜３１を、たとえば、アッシング等により、除去する。
【００５８】
次に、図１３に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＡＬＤ（プリカーサは、たとえば、ＴＥＭＡＺｒなど）により、キャパシタ絶縁膜２６となるべき高誘電性絶縁膜（たとえば、厚さ７ｎｍ程度のＺｒＯ２膜など）を成膜する。次に、高誘電性絶縁膜２６上のほぼ全面に、たとえば、ＭＯＣＶＤにより、窒化チタン系上部電極２５ｂとして、窒化チタン膜（たとえば、膜厚３０ｎｍ程度）を成膜する。次に、窒化チタン膜２５ｂ上のキャパシタ埋め込みホール内を埋め込むように、半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、熱ＣＶＤにより、タングステンプレート２７となるべきタングステン膜を成膜する。次に、通常のリソグラフィおよびトライエッチング等により、タングステン膜２７、窒化チタン膜２５ｂおよび高誘電性絶縁膜２６をパターニングする。なお、高誘電性絶縁膜としては、ＺｒＯ２膜のほか、Ａｌ２Ｏ３、Ｔａ２Ｏ５等が好適である。
【００５９】
次に、図１４に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、たとえば厚さ２００ｎｍ程度の酸化シリコン系キャパシタ層上層絶縁膜１８ｃを成膜する。その後、図４に示したように、上層多層配線層１５を形成し、必要に応じて、たとえばバックグラインディングを実施し、ウエハ１を所望の厚さにした後、たとえばダイシング等によりウエハ１を各チップ２に分割する。なお、ウエハの分割は、回転ブレードやレーザを用いて実行するが、これらの両方を使用してもよい。また、ダイシングをバックグラインディングの前に実行するＤＢＧ（Ｄｉｃｉｎｇ  Ｂｅｆｏｒｅ  Ｇｒｉｎｄｉｎｇ）方式でもよい。
【００６０】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成に使用するマルチチャンバ型装置等の説明（主に図１５および図１６）
本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成に使用する半導体製造装置の一例として、マルチチャンバ型装置を説明する。
【００６１】
図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成に使用するマルチチャンバ型装置を説明するための装置平面図である。図１６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するためのプロセスブロックフロー図である。これらにより、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成に使用するマルチチャンバ型装置等を説明する。
【００６２】
図１５および図１６に示すように、コンタクトホール形成工程６１が完了したウエハ１は、たとえば、ウエハ収納フープＷＦ等のウエハ搬送容器に収容された状態で、たとえばタングステンプラグ埋め込み用マルチチャンバ型装置６０のロードポート部５５に移送される。ここで、被処理ウエハ１は、たとえば、ロボットアームＲＡ１等によって、ほぼ大気圧下の前室ＭＥに搬入される。前室ＭＥのウエハ１は、ゲートバルブＧＶ１を経由して、たとえば、ロボットアームＲＡ１等によって、ロードロック室ＬＬ内の、たとえばウエハ中継ステージ５６上に搬送される。ここで、ゲートバルブＧＶ１，ＧＶ２が閉じた状態で、ロードロック室ＬＬが真空引きされる。ロードロック室ＬＬが真空引きされた状態で、ゲートバルブＧＶ２が開き、ウエハ１は、たとえばロボットアームＲＡ２等により、真空状態の真空搬送室ＶＣに搬入される（通常、真空搬送室ＶＣ内は、何らかのウエハ処理中は、常に真空引きされている）。真空搬送室ＶＣに搬入されたウエハ１は、ロボットアームＲＡ２等により、非窒化物バリアメタル膜成膜工程６３のため、ゲートバルブＧＶ３を介して、チタン成膜室ＴＳのウエハステージＷＳ１に、たとえば、ウエハ１のデバイス面１ａを上に向けた状態で、セットされる。ここで、ゲートバルブＧＶ３が閉じて、非窒化物バリアメタル膜成膜工程６３が実行される。非窒化物バリアメタル膜成膜工程６３が完了したウエハ１は、ゲートバルブＧＶ３を介して、たとえばロボットアームＲＡ２等により、真空搬送室ＶＣに戻された後、ゲートバルブＧＶ４を介して、窒化チタンＣＶＤ室ＴＮのウエハステージＷＳ２に、たとえば、ウエハ１のデバイス面１ａを上に向けた状態で、セットされる。ここで、ゲートバルブＧＶ４が閉じて、窒化物バリアメタル膜成膜工程７１が実行される。窒化物バリアメタル膜成膜工程７１が完了したウエハ１は、ゲートバルブＧＶ４を介して、たとえばロボットアームＲＡ２等により、真空搬送室ＶＣに戻された後、ゲートバルブＧＶ５を介して、核付けＷ−ＣＶＤ室ＷＮのウエハステージＷＳ３に、たとえば、ウエハ１のデバイス面１ａを上に向けた状態で、セットされる。ここで、タングステン核付け膜成膜工程１０１が実行される。タングステン核付け膜成膜工程１０１が完了したウエハ１は、ゲートバルブＧＶ５を介して、たとえばロボットアームＲＡ２等により、真空搬送室ＶＣに戻された後、ゲートバルブＧＶ６を介して、ブランケットＷ−ＣＶＤ室ＷＢのウエハステージＷＳ４に、たとえば、ウエハ１のデバイス面１ａを上に向けた状態で、セットされる。ここで、主タングステン膜成膜工程１０２が実行される。主タングステン膜成膜工程１０２が完了したウエハ１は、ゲートバルブＧＶ６を介して、たとえばロボットアームＲＡ２等により、真空搬送室ＶＣに戻された後、ゲートバルブＧＶ２を介して、たとえばロボットアームＲＡ２等により、ロードロック室ＬＬ内の、たとえばウエハ中継ステージ５６上に搬送される。ここで、ゲートバルブ２が閉じて、ロードロック室ＬＬがほぼ大気圧の状態に戻されて、ゲートバルブＧＶ１が開き、そこを介して、処理が完了したウエハ１が、ロボットアームＲＡ２等により、ウエハ収納フープＷＦ等に戻される。
【００６３】
その後、ウエハ１に対して、平坦化処理工程１０３等が実行される。
【００６４】
４．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインの説明（主に図１７から図２２により、加えて図１６を参照）
図１７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するための図７から図８の過程に対応する図７等のコンタクトホール周辺断面切り出し領域Ｒ２のデバイス断面図（コンタクトホール形成工程）である。図１８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するための図７から図８の過程に対応する図７等のコンタクトホール周辺断面切り出し領域Ｒ２のデバイス断面図（非窒化物バリアメタル膜形成工程）である。図１９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するための図７から図８の過程に対応する図７等のコンタクトホール周辺断面切り出し領域Ｒ２のデバイス断面図（窒化物バリアメタル膜形成工程）である。図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するための図７から図８の過程に対応する図７等のコンタクトホール周辺断面切り出し領域Ｒ２のデバイス断面図（タングステン核付け膜形成工程）である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するための図７から図８の過程に対応する図７等のコンタクトホール周辺断面切り出し領域Ｒ２のデバイス断面図（主タングステン膜形成工程）である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明するための図７から図８の過程に対応する図７等のコンタクトホール周辺断面切り出し領域Ｒ２のデバイス断面図（下層タングステンプラグ形成工程完了時点）である。これらにより、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステンプラグ等の形成プロセス等のアウトラインを説明する。
【００６５】
図７および図１７に示すように、プリメタル絶縁膜１６に、たとえば、フルオロカーボン系のエッチングガス等を用いた異方性ドライエッチングにより、コンタクトホール２８を開口する。
【００６６】
次に、図１８に示すように、コンタクトホール２８の内面および半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、イオン化スパッタリング成膜により、非窒化物バリアメタル膜２４ａ（接着性向上膜）として、たとえばチタン膜（たとえば、厚さ１０ｎｍから２０ｎｍ程度）を成膜する。なお、チタン膜の成膜方法としては、プラズマＣＶＤ（たとえばＴｉＣｌ４のＨ２希釈雰囲気、ウエハ温度摂氏５００度程度）の外、イオン化スパッタリング成膜等でもよい。ＣＶＤによる場合は、より被覆性が良好になる。また、アスペクト比が小さい場合は、通常のスパッタリング成膜（ロングスロースパッタ等）でもよい。なお、スパッタリングによる場合は、ロジック部分とのプロセス整合性に優れる。
【００６７】
次に、図１９に示すように、チタン膜２４ａ上のほぼ全面に、たとえばＭＯＣＶＤにより、窒化物バリアメタル膜２４ｂ（タングステン成膜時の保護膜）として、たとえば、窒化チタン膜（たとえば、厚さ２ｎｍから４ｎｍ程度）を成膜する。この例では、チタン膜２４ａと窒化チタン膜２４ｂで、バリアメタル膜２４を構成している。なお、窒化物バリアメタル膜２４ｂの形成は、ＡＬＤ処理（以下と同様プラズマ処理も実施）によってもよい。
【００６８】
図１６に示すように、この窒化物バリアメタル膜成膜工程７１は、たとえば窒化チタン膜成膜工程７１ａおよび窒化チタン膜プラズマ処理工程７１ｂを交互に繰り返す工程から構成されており、後者は膜中の有機コンタミネーションの除去およびＴｉＮの結晶化の促進等に有効である。窒化チタン膜成膜工程７１ａの成膜条件としては、成膜温度：たとえば摂氏４００度程度、チャンバ内圧力：たとえば６７０パスカル程度（各種の装置により、通常、適用される範囲としては、５パスカルから１０キロパスカル程度を例示することができる）、成膜用ガスおよび添加ガス流量：たとえば、ＴＤＭＡＴ（Ｔｅｔｒａｋｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｅ）ｔｉｔａｎｉｕｍ）/Ｎ２/Ｈｅ＝５５ｍｇｍ/２５００ｓｃｃｍ/６００ｓｃｃｍ程度を好適なものとして例示することができる。また、窒化チタン膜プラズマ処理工程７１ｂの成膜条件としては、成膜温度：たとえば摂氏４００度程度、チャンバ内圧力：たとえば１７０パスカル程度（各種の装置により、通常、適用される範囲としては、５パスカルから１０キロパスカル程度を例示することができる）、プラズマ処理用ガス流量：たとえば、Ｎ２/Ｈ２＝１２００ｓｃｃｍ/１８００ｓｃｃｍ程度を好適なものとして例示することができる。なお、窒化チタン膜の成膜には、ＡＬＤ処理、反応性スパッタリングおよびＴｉＣｌ４等を用いた通常のＣＶＤを適用することも可能である。また、チタン膜２４ａと窒化チタン膜２４ｂの成膜は、前記のように別チャンバで実行するほか、同一チャンバで実行することもできる。別チャンバにすると、各プロセスの自由度が増えるメリットがある。
【００６９】
次に、図２０に示すように、たとえば、ＡＬＤ処理により、バリアメタル膜２４上のほぼ全面に、タングステン核付け膜２０ａ（膜厚としては、たとえば、２から１０ｎｍ程度、より好ましくは、３から４ｎｍ程度）を成膜する。
【００７０】
次に、図２１に示すように、たとえば、熱ＣＶＤにより、タングステン核付け膜２０ａ上のほぼ全面に、コンタクトホール２８を埋め込むように、主タングステン膜２０ｂ（膜厚としては、たとえば、１５０ｎｍ程度、好適な範囲としては、１００から３００ｎｍ程度）を成膜する。これで、タングステン核付け膜２０ａおよび主タングステン膜２０ｂから構成されたタングステン膜２０が形成されたことになる。なお、タングステン核付け膜２０ａおよび主タングステン膜２０ｂの成膜は、前記のように別チャンバで実施するほか、同一チャンバで実施することもできる。別チャンバで実施する場合は、プロセス自由度が向上する。
【００７１】
次に、図８および図２２に示すように、たとえば、メタルＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により表面の平坦化を実行することで、コンタクトホール２８外のチタン膜２４ａ、窒化チタン膜２４ｂおよびタングステン膜２０を除去する。なお、コンタクトホール２８外のチタン膜２４ａ、窒化チタン膜２４ｂおよびタングステン膜２０の除去は、ＣＭＰのほか、ドライエッチバック等によっても良い。
【００７２】
５．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステン核付けプロセスに使用するＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）処理チャンバ等の説明（主に図２３）
図２３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステン核付けプロセスに使用するＡＬＤ処理チャンバ等の模式断面図である。これにより、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステン核付けプロセスに使用するＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）処理チャンバ等を説明する。
【００７３】
図２３に示すように、核付けＷ−ＣＶＤ室ＷＮにおいて、ウエハ１を処理する際には、たとえば、ウエハ１を、ウエハステージＷＳ３上に、そのデバイス面１ａを上に向けて、セットする。反応ガス等は、ガス導入口５２およびシャワーヘッド５３を介して、チャンバＷＮ内に供給され、真空系により、ガス排出口５４を介して排出される。
【００７４】
なお、図１５の窒化チタンＣＶＤ室ＴＮも、ほぼ同様の構造をしているが、窒化チタンＣＶＤ室ＴＮの場合は、窒化チタン膜プラズマ処理工程７１ｂ（図１６）のためのプラズマ励起機構を備えている。
【００７５】
６．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステン核付けプロセスの詳細説明（主に図２４および図２５）
このセクションでは、タングステン核付け膜成膜用ガスとして、ＷＦ６およびＢ２Ｈ６を用いた例を具体的に説明するが、たとえば、ＷＦ６およびＳｉＨ４等の組み合わせを用いてもよい。この場合、Ｂ２Ｈ６を単にＳｉＨ４に置き換えるものであるので、説明は原則として省略する。
【００７６】
図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステン核付けプロセスの詳細を説明するためのタングステン核付けプロセス等のプロセスブロックフロー図である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステン核付けプロセスの詳細を説明するためのタングステン核付けプロセス等のガスシーケンス図である。これらにより、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるタングステン核付けプロセスの詳細を説明する。
【００７７】
図２４および図２５を用いて、図１６のタングステン埋め込み工程１００の詳細を説明する。図２４および図２５に示すように、まず、ウエハ１がウエハステージＷＳ３上に、そのデバイス面１ａを上に向けて、セットされ、ゲートバルブＧＶ５が閉鎖されると、たとえば時点ｔ１において、たとえばアルゴンガス等のキャリアガス（又はパージガス）の供給が開始され、アルゴンの流量が、ウエハ処理時のアルゴン流量Ｆａ（たとえば、６０００ｓｃｃｍ程度、好適な範囲としては、たとえば、２５００ｓｃｃｍから７０００ｓｃｃｍ程度）となる。この間、たとえば、ウエハステージＷＳ３の加熱により、ウエハ１の温度が所定の処理温度まで上昇する。なお、成膜条件としては、ウエハ温度：たとえば摂氏３２５度（範囲としては、たとえば、摂氏３００度から３５０度）、処理圧：たとえば４キロパスカル程度を好適なものとして例示することができる。
【００７８】
ウエハ１の温度が所定の処理温度まで上昇すると、例えば時点ｔ２（時点ｔ１−ｔ２間は、たとえば、５秒程度、好適な範囲としては、たとえば３から７秒程度）において、Ｂ２Ｈ６処理ステップ１２１が実行され、Ｂ２Ｈ６ガスの供給が開始され、その流量が、Ｂ２Ｈ６ガスパルスＯＮ状態のガス流量Ｆｂ（たとえば、４５０ｓｃｃｍ程度、好適な範囲としては、たとえば４００から５００ｓｃｃｍ程度）となる。その後、時点ｔ３（時点ｔ２−ｔ３間は、たとえば、４秒程度、好適な範囲としては、たとえば３から５秒程度）において、Ｂ２Ｈ６の供給が停止され、Ａｒパージステップ１２２となる。このＢ２Ｈ６処理ステップ１２１は、表面をタングステンが化学吸着されやすい状態にする準備処理である。
【００７９】
次に、時点ｔ４（時点ｔ３−ｔ４間は、たとえば、２秒程度、好適な範囲としては、たとえば１から３秒程度）において、ＷＦ６初回処理ステップＡ（１２３）が実行され、ＷＦ６ガスの供給が開始され、ＷＦ６ガスの流量が、ＷＦ６ガスパルス初期ＯＮ状態のガス流量Ｆｉ（たとえば、５４０ｓｃｃｍ程度、好適な範囲としては、３７０から６８０ｓｃｃｍ程度、より好ましくは、３９０から６７０ｓｃｃｍ程度）となる。その後、時点ｔ５（時点ｔ４−ｔ５間は、たとえば、０．１秒程度、好適な範囲としては、たとえば０．０５から０．５秒未満程度）に於いて、ＷＦ６ガスの流量が、ＷＦ６ガスパルス通常ＯＮ状態のガス流量Ｆｎ（たとえば、２７０ｓｃｃｍ程度）まで下がり、ＷＦ６初回処理ステップＢ（１２４）に移行する。その後、時点ｔ６（時点ｔ５−ｔ６間は、たとえば、１秒程度、好適な範囲としては、たとえば０．５から１．５秒程度）に於いて、ＷＦ６ガスの供給が停止され、Ａｒパージステップ１２５に移行する。これで、初回処理サイクル１２０が完了したことになる。
【００８０】
この後は、（最初の）通常処理サイクル１４０ａに移行する。すなわち、時点ｔ７（時点ｔ６−ｔ７間は、たとえば、２秒程度）に於いて、Ｂ２Ｈ６処理ステップ１４１が実行され、Ｂ２Ｈ６ガスの供給が開始され、その流量が、Ｂ２Ｈ６ガスパルスＯＮ状態のガス流量Ｆｂとなる。その後、時点ｔ８（時点ｔ７−ｔ８間は、たとえば、４秒程度）において、Ｂ２Ｈ６の供給が停止され、Ａｒパージステップ１４２となる。
【００８１】
次に、時点ｔ９（時点ｔ８−ｔ９間は、たとえば、２秒程度）に於いて、ＷＦ６ガスの供給が開始され、ＷＦ６ガスの流量が、ＷＦ６ガスパルス通常ＯＮ状態のガス流量Ｆｎとなる。その後、時点ｔ１０（時点ｔ９−ｔ１０間は、たとえば、１秒程度）に於いて、ＷＦ６ガスの供給が停止され、Ａｒパージステップ１４４に移行する。これで、（最初の）通常処理サイクル１４０ａが完了したことになる。
【００８２】
この後、成膜すべき膜厚に対応して、通常処理サイクルを繰り返すため、（次の）通常処理サイクル１４０ｂに移行する。すなわち、時点ｔ１１（時点ｔ１０−ｔ１１間は、たとえば、２秒程度）に於いて、Ｂ２Ｈ６処理ステップ１４１が実行され、Ｂ２Ｈ６ガスの供給が開始され、その流量が、Ｂ２Ｈ６ガスパルスＯＮ状態のガス流量Ｆｂとなる。その後、時点ｔ１２（時点ｔ１１−ｔ１２間は、たとえば、４秒程度）において、Ｂ２Ｈ６の供給が停止され、Ａｒパージステップ１４２となる。
【００８３】
次に、時点ｔ１３（時点ｔ１２−ｔ１３間は、たとえば、２秒程度）に於いて、ＷＦ６ガスの供給が開始され、ＷＦ６ガスの流量が、ＷＦ６ガスパルス通常ＯＮ状態のガス流量Ｆｎとなる。その後、時点ｔ１４（時点ｔ１３−ｔ１４間は、たとえば、１秒程度）に於いて、ＷＦ６ガスの供給が停止され、Ａｒパージステップ１４４に移行する。これで、（次の）通常処理サイクル１４０ｂが完了したことになる。
【００８４】
更に、たとえば、時点１５（時点ｔ１４−ｔ１５間は、たとえば、２秒程度）に於いて、更に次の通常処理サイクルに移行する。すなわち、時点ｔ１５に於いて、Ｂ２Ｈ６処理ステップ１４１が実行され、Ｂ２Ｈ６ガスの供給が開始され、その流量が、Ｂ２Ｈ６ガスパルスＯＮ状態のガス流量Ｆｂとなる。その後、時点ｔ１６（時点ｔ１５−ｔ１６間は、たとえば、４秒程度）において、Ｂ２Ｈ６の供給が停止され、Ａｒパージステップ１４２となる。このような繰り返しを経由して、（最後の）通常処理サイクル１４０ｎに移行する。
【００８５】
すなわち、例えば、時点１７に於いて、Ｂ２Ｈ６処理ステップ１４１が実行され、Ｂ２Ｈ６ガスの供給が開始され、その流量が、Ｂ２Ｈ６ガスパルスＯＮ状態のガス流量Ｆｂとなる。その後、時点ｔ１８（時点ｔ１７−ｔ１８間は、たとえば、４秒程度）において、Ｂ２Ｈ６の供給が停止され、Ａｒパージステップ１４２となる。
【００８６】
次に、時点ｔ１９（時点ｔ１８−ｔ１９間は、たとえば、２秒程度）に於いて、ＷＦ６ガスの供給が開始され、ＷＦ６ガスの流量が、ＷＦ６ガスパルス通常ＯＮ状態のガス流量Ｆｎとなる。その後、時点ｔ２０（時点ｔ１９−ｔ２０間は、たとえば、１秒程度）に於いて、ＷＦ６ガスの供給が停止され、Ａｒパージステップ１４４に移行する。なお、通常サイクルの繰り返し回数については、必要な膜厚にもよるが、２回から１０回程度を好適なものとして例示することができる。
【００８７】
次に、時点ｔ２１（時点ｔ２０−ｔ２１間は、たとえば、５秒程度）に於いて、アルゴンガスが停止され、核付けＷ−ＣＶＤ室ＷＮは、真空状態にされる。これで、（最後の）通常処理サイクル１４０ｎが完了したことになる。また、これで図１６のタングステン核付け膜成膜工程１０１の完了となる。
【００８８】
その後、この状態で、処理が完了したウエハ１は、真空搬送室ＶＣを経由して、ブランケットＷ−ＣＶＤ室ＷＢに導入され、ウエハステージＷＳ４上にセットされる。しばらくして、ウエハ１の温度が所定の成膜温度になると、反応ガス等が供給され、主タングステン膜成膜工程１０２が実行される。ここで、主タングステン膜成膜用ガスとしては、たとえば、ＷＦ６とＨ２（キャリアガスまたはパージガスとしては、たとえばアルゴン等）の組み合わせを好適なものとして例示することができる。また、成膜条件としては、ウエハ温度：たとえば摂氏３７５度（範囲としては、たとえば、摂氏３５０度から４００度）、処理圧：たとえば４キロパスカル程度を好適なものとして例示することができる。
【００８９】
この成膜が完了すると図１６のタングステン埋め込み工程１００が完了したことになる。
【００９０】
７．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２６）
このセクションでは、ここまでに説明した各実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【００９１】
図２６は図２５の差分流量ΔＦ（すなわちＦｉ−Ｆｎ）を変化させた場合のタングステンプラグの抵抗率の変化を示すデータプロット図である。
【００９２】
図２６に示すように、差分流量ΔＦが、１００ｓｃｃｍ（基本流量２７０ｓｃｃｍの約１．５倍）から１２０ｓｃｃｍを超えると、差分流量ΔＦがゼロの場合と比較して、顕著な抵抗率の低下が見られる。この傾向は、明確な上限はないが、プロセス的な安定性等の観点から、実用的な上限は４００ｓｃｃｍから４１０ｓｃｃｍ程度（基本流量２７０ｓｃｃｍの約２．５倍）となると考えられる。
【００９３】
なお、通常、主タングステン膜成膜工程１０２を摂氏４００度以下で実行すると、タングステンプラグの抵抗率が１３．４マイクロΩｃｍ程度となるが、前記実施の形態の方法では、たとえば主タングステン膜成膜工程１０２を摂氏３５０度以下で実行しても、１１．５マイクロΩｃｍ程度以下の比較的低い値にすることができる。
【００９４】
このように、図２４のＷＦ６初回処理ステップＡ（１２３）において、通常のＷＦ６流量（ＷＦ６初回処理ステップＢまたはＷＦ６処理ステップ１４３）と比較して、多い流量を比較的短い時間流すことによって、インキューベーション（Ｉｎｃｕｂａｔｉｏｎ）時間が短くなり、ステップカバリッジ（Ｓｔｅｐ  Ｃｏｖｅｒａｇｅ）が良好な成膜ができる。一方、単に全体の通常のＷＦ６流量を増加させると、インキューベーション時間が短くなり、ステップカバリッジは向上するが、グレインサイズが大きくなる結果、抵抗率が上昇する。
【００９５】
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９６】
例えば、前記実施の形態では、主に、埋め込みＤＲＡＭを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、汎用ＤＲＡＭデバイス、汎用および埋め込みメモリ（ＳＲＡＭ、ＭＲＡＭ、フラッシュメモリ、高誘電体メモリ、相変化メモリ）等に適用できることは言うまでもない。
【符号の説明】
【００９７】
１  ウエハ
１ａ  ウエハ又はチップのデバイス面（第１の主面）
１ｂ  ウエハ又はチップの裏面（第２の主面）
１ｓ  Ｐ型単結晶シリコン基板
２  半導体チップ（チップ領域）
３  チップ周辺領域
４  端子パッド（ボンディングパッド）
５  チップ内部領域
６  非メモリ領域
７  メモリ領域
７ｃ  メモリセルマトリクス領域（メモリセルアレー領域）
７ｐ  メモリ周辺回路領域
８  素子分離領域（ＳＴＩ領域）
９  ゲート絶縁膜
１０  サイドウォールスペーサ
１１  プリメタル領域
１２  ビット線形成層
１４  キャパシタ層
１５  上層多層配線層
１６  プリメタル絶縁膜
１６ａ  窒化シリコン系エッチストップ膜
１６ｂ  酸化シリコン系主プリメタル絶縁膜
１７  酸化シリコン系ビット線層間絶縁膜
１７ａ  酸化シリコン系ビット線下層絶縁膜
１７ｂ  酸化シリコン系ビット線中層絶縁膜
１７ｃ  酸化シリコン系ビット線上層絶縁膜
１８  キャパシタ層絶縁膜
１８ａ  酸窒化シリコン系キャパシタ層下層絶縁膜
１８ｂ  酸化シリコン系キャパシタ層中間絶縁膜
１８ｃ  酸化シリコン系キャパシタ層上層絶縁膜
１９  アルミニウム系ボンディングパッド
２０  タングステン膜
２０ａ  タングステン核付け膜
２０ｂ  主タングステン膜
２１、２２  銅系埋め込み配線
２３ａ  下層タングステンプラグ
２３ｂ  上層タングステンプラグ
２４  バリアメタル膜
２４ａ  非窒化物バリアメタル膜
２４ｂ  窒化物バリアメタル膜
２５ａ  窒化チタン系下部電極
２５ｂ  窒化チタン系上部電極
２６  キャパシタ絶縁膜
２７  タングステンプレート
２８  コンタクトホール
２９  ビット線接続部
３０  ゲート電極
３１  キャパシタ下部電極加工用レジスト膜
４０  上層層間絶縁膜＆ファイナルパッシベーション膜
５２  ガス導入口
５３  シャワーヘッド
５４  ガス排出口
５５  ロードポート部
５６  ウエハ中継ステージ
６０  タングステンプラグ埋め込み用マルチチャンバ型装置
６１  コンタクトホール形成工程
６２  タングステンプラグ埋め込み工程
６３  非窒化物バリアメタル膜成膜工程
７０  バリアメタル膜成膜工程
７１  窒化物バリアメタル膜成膜工程
７１ａ  窒化チタン膜成膜工程
７１ｂ  窒化チタン膜プラズマ処理工程
１００  タングステン埋め込み工程
１０１  タングステン核付け膜成膜工程
１０２  主タングステン膜成膜工程
１１１  平坦化工程
１２０  初回処理サイクル
１２１  Ｂ２Ｈ６処理ステップ
１２２  Ａｒパージステップ
１２３  ＷＦ６初回処理ステップＡ
１２４  ＷＦ６初回処理ステップＢ
１２５  Ａｒパージステップ
１４０ａ  （最初の）通常処理サイクル
１４０ｂ  （次の）通常処理サイクル
１４０ｎ  （最後の）通常処理サイクル
１４１  Ｂ２Ｈ６処理ステップ
１４２  Ａｒパージステップ
１４３  ＷＦ６処理ステップ
１４４  Ａｒパージステップ
ＡＲ１，ＡＲ２  アクティブ領域
ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４  ビットライン
ＢＣ１、ＢＣ２  ビット線コンタクト部
Ｃ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８  メモリキャパシタ
Ｆａ  ウエハ処理時のアルゴン流量
Ｆｂ  Ｂ２Ｈ６ガスパルスＯＮ状態のガス流量
Ｆｉ  ＷＦ６ガスパルス初期ＯＮ状態のガス流量
Ｆｎ  ＷＦ６ガスパルス通常ＯＮ状態のガス流量
ＧＶ１，ＧＶ２，ＧＶ３，ＧＶ４，ＧＶ５，ＧＶ６  ゲートバルブ
ＭＥ  前室
ＬＬ  ロードロック室
ＰＷ  Ｐ型ウエル領域
Ｑ１，Ｑ２，Ｑ３、Ｑ４、Ｑ５，Ｑ６，Ｑ７，Ｑ８  Ｎ型ＭＩＳＦＥＴ
Ｒ１  メモリアレー平面切り出し領域
Ｒ２  コンタクトホール周辺断面切り出し領域
ＲＡ１，ＲＡ２  ロボットアーム
ＳＡ１，ＳＡ２  センスアンプ
ＳＤ  Ｎ型ソースドレイン領域
ＴＮ  窒化チタンＣＶＤ室
ＴＳ  チタン成膜室
ＵＣ  単位メモリセル
ＶＣ  真空搬送室
Ｖｈ  Ｖｄｄ/２電位
ＷＢ  ブランケットＷ−ＣＶＤ室
ＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４  ワード線ドライバ
ＷＦ  ウエハ収納フープ
ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4  ワードライン
ＷＮ  核付けＷ−ＣＶＤ室
ＷＳ１，ＷＳ２，ＷＳ３，ＷＳ４  ウエハステージ
ΔＦ  差分流量（すなわちＦｉ−Ｆｎ）
【図１】
2013183121.tif 000003
【図２】
2013183121.tif 000004
【図３】
2013183121.tif 000005
【図４】
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【図５】
2013183121.tif 000007
【図６】
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【図７】
2013183121.tif 000009
【図８】
2013183121.tif 000010
【図９】
2013183121.tif 000011
【図１０】
2013183121.tif 000012
【図１１】
2013183121.tif 000013
【図１２】
2013183121.tif 000014
【図１３】
2013183121.tif 000015
【図１４】
2013183121.tif 000016
【図１５】
2013183121.tif 000017
【図１６】
2013183121.tif 000018
【図１７】
2013183121.tif 000019
【図１８】
2013183121.tif 000020
【図１９】
2013183121.tif 000021
【図２０】
2013183121.tif 000022
【図２１】
2013183121.tif 000023
【図２２】
2013183121.tif 000024
【図２３】
2013183121.tif 000025
【図２４】
2013183121.tif 000026
【図２５】
2013183121.tif 000027
【図２６】
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