(57)【要約】      （修正有）【課題】単結晶の島を有する大面積アレイを形成する。【解決手段】サンプルの基板１０の上に薄い金属膜を堆積させるステップと、薄い金属を膜パターン化することにより、基板の上に金属島を設けるステップと、サンプルをアニール処理して、金属島の水分を取り除き、金属小滴１２ｂを金属島から形成するステップと、を含むことができる方法を提供する。この方法はまた、金属小滴を触媒として用いて、基板の上でナノワイヤ１４を成長させるステップと、サンプルの上に半導体材料の薄膜を堆積させるステップと、サンプルをアニール処理して、横方向への結晶化を可能にして、結晶粒を形成するステップと、結晶粒をパターン化して、結晶島１６Ｂを設けるステップと、を含むこともできる。この結晶島を用いて、電子デバイスを加工することができる。【選択図】図１０Ａ
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【特許請求の範囲】
【請求項１】
薄い金属膜をサンプルの基板の上に堆積させるステップと、
前記基板の上の前記薄い金属膜をパターン化することにより、金属島を前記基板の上に設けるステップと、
前記サンプルをアニール処理して、前記金属島から水分を取り除き、前記金属島から金属小滴を形成するステップと、
前記金属小滴を触媒として用いて、前記基板の上に第１の半導体材料を含むナノワイヤを成長させるステップと、
前記サンプル上に第２の半導体材料の薄膜を堆積させるステップと、
前記サンプルをアニール処理して、横方向への結晶化を可能にして、結晶粒を形成するステップと、
前記結晶粒をパターン化して、結晶島を設けるステップと、
前記結晶島を用いて電子デバイスを加工するステップと、を含む方法。
【請求項２】
光エッチング処理を行って、水分を取り除かれなかった前記金属島の部分を全て取り除くステップをさらに含む請求項１に記載の方法。
【請求項３】
前記第２の半導体材料の前記薄膜を、前記サンプル上に堆積させる前記ステップの後に、シリコン酸化物の保護膜を、サンプルの上に堆積させるステップをさらに含む請求項１に記載の方法。
【請求項４】
前記結晶粒をパターン化する前記ステップの後に、不必要なシリコンを取り除くステップをさらに含む請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示される技術は、半導体製造の分野に関し、より詳細には、半導体の構成要素及び半導体デバイスの作成において、ナノワイヤの成長及び横方向への結晶化を使用する種々の技術に関する。
【背景技術】
【０００２】
大面積の多結晶薄膜トランジスタ（ＴＦＴ）は、例えば、有機発光ダイオード（ＯＬＥＤ）ディスプレイ、集中制御電子機器を有するディスプレイ、次世代の医療用画像デバイス、及びその他の様々な種類の高性能アレイ電子デバイス等の高性能バックプレーンに用いられている。大面積の多結晶ＴＦＴは通常、低温ポリシリコン（ＬＴＰＳ）製造におけるレーザによる再結晶化により加工される。このＬＴＰＳ製造により、約１００ｃｍ２／Ｖ−ｓの移動度を有する高性能のＴＦＴを加工できるが、一方でＬＴＰＳ製造により、著しい閾値電圧の不均一性が生じる。
【０００３】
現状のＬＴＰＳ製造に関しては数多くの問題や短所があり、その中でも、このような製造にレーザツールを用いることが、加工上の問題につながると広く考えられている。さらに懸念されることは、各デバイスの結晶粒の数が少なく、且つその数が大きく変動するため、そのような製造法から得られる多結晶構造体では、一般に上記の示したような閾値電圧の不均一性が生じ、その他の性能も大きく変動してしまうことである。
【０００４】
近年、単結晶の島を含んだ大面積のデバイスを製造する様々な試みが行われてきているが、実用化に成功した例はない。例えば、現在開発中の技術のうちのいくつかのものでは、サブミクロン単位のサイズのシード層の製造をしなければならず、大面積をリソグラフィ処理するには、このサイズでは小さすぎるという課題を抱えている。実際問題、所定の位置に配置される単結晶の島を有する、大面積アレイを加工するための、容易に実行できる製造方法は、現時点において存在しない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、特に単結晶ＴＦＴに関して、半導体の構成要素及び半導体デバイスの製造法を改良することが依然として必要となる。
【図面の簡単な説明】
【０００６】
【図１】図１は、開示される技術のある実施形態による、ＴＦＴ等のシリコンデバイスの製造における使用に好適な、単結晶シリコン島を加工する方法の第１の実施例のフローチャートである。
【図２】図２は、開示される技術のある実施形態による、ＴＦＴ等のシリコンデバイスの製造に用いるのに好適な、単結晶シリコン島を加工する方法の第２の実施例のフローチャートである。
【図３】図３は、開示される技術のある実施形態による、ＴＦＴ等のシリコンデバイスの製造に用いるのに好適な、単結晶シリコン島を加工する方法の第３の実施例のフローチャートである。
【図４】図４は、開示される技術のある実施形態による、その上に金の薄膜が堆積した基板の断面図である。
【図５Ａ】図５Ａは、開示される技術のある実施形態による、図４に示した基板の上の金膜をパターン化して形成した、基板の上の金の島の断面図である。
【図５Ｂ】図５Ｂは、開示される技術のある実施形態による、基板の上の金の島の上面図である。
【図６Ａ】図６Ａは、開示される技術のある実施形態による、図５Ａに示した基板をアニール処理し、金の島の水分を蒸発させて形成した、基板の上の金の小滴の断面図である。
【図６Ｂ】図６Ｂは、開示される技術のある実施形態による、基板の上の金の小滴の上面図である。
【図７Ａ】図７Ａは、開示される技術のある実施形態による、基板の上で成長したナノワイヤの断面図である。
【図７Ｂ】図７Ｂは、開示される技術のある実施形態による、基板の上の金の小滴の上面図である。
【図８】図８は、開示される技術のある実施形態による、基板の上に堆積した非結晶シリコンの薄膜の断面図である。
【図９Ａ】図９Ａは、開示される技術のある実施形態による、基板の上の非結晶シリコン内のシリコン結晶粒、金の小滴、及び基板の上のナノワイヤ層から成る構成の断面図である。
【図９Ｂ】図９Ｂは、開示される技術のある実施形態による、基板の上の非結晶シリコン内のシリコン結晶粒の上面図である。
【図１０Ａ】図１０Ａは、開示される技術のある実施形態による、基板の上の不必要なシリコン及びシリコン結晶粒を取り除いて形成した、結晶島の断面図である。
【図１０Ｂ】図１０Ｂは、開示される技術のある実施形態による、基板の上の完成した結晶島の上面図である。
【発明を実施するための形態】
【０００７】
ＴＦＴ等の単結晶シリコンの構成要素は、多結晶シリコンの構成要素よりも、著しく高い性能を有する傾向がある。実際に単結晶からこれらのシリコン構成要素を製造することにより、数多くの種類のシリコン構成要素の性能に対する種々の問題は容易に解決することが可能である。
【０００８】
開示される技術のある実施形態では、シリコンのナノワイヤを成長させ、薄い非結晶シリコン膜を横方向に結晶化して、シリコン島を形成するために用いられる技術で、単結晶シリコンのシードを加工する。高温での横方向結晶化により、ガラス上で単結晶のシードから単結晶シリコンの島を成長させることができる。ある実施形態では、ＴＦＴ等のシリコンの構成要素において所望される特定な部分に、単結晶のシードを配置させることができる。
【０００９】
開示される技術のある実施形態では、ガラス等の基板の上に単結晶シリコン島を形成する方法が含まれる。例えば、単結晶のシードをシリコンのナノワイヤとして製造することができ、このシリコンのナノワイヤは、リソグラフィにより画定された触媒から成長し、次いで、非結晶のシリコンに覆われる。横方向の結晶化を用いて、所定の位置に複数の単結晶島を形成することができる。一般にバックプレーン内の多結晶シリコンのＴＦＴは、３ミクロンから１０ミクロンの全長、及び５ミクロンから２０ミクロンの幅のチャネルを含むため、単結晶島は３０ミクロン×３０ミクロンより少しでも大きくてはならず、３ミクロン×５ミクロンと同じくらい、又はさらにそれより小さくてもよい。
【００１０】
ある実施形態では、気相―液相―固相（ＶＬＳ）技術を用いて、ナノワイヤを成長させて、単結晶のシードを形成して、薄膜を横方向に結晶化する。ナノワイヤを成長させるための、小さな金のナノ粒子等の触媒をパターン化することで、単結晶のシードからの薄膜の横方向結晶化は行われる。触媒のサイズは、約２０ナノメートルから３００ナノメートルでよい。そのように小さなサイズを、大面積のリソグラフィによりパターン化することは一般に不可能である。
【００１１】
図１は、ＴＦＴ等のシリコンデバイスの製造における使用に好適な、単結晶シリコン島を加工する方法の、第１の実施例のフローチャートである。ステップ１０２で、金の薄膜を基板の上に堆積させる。この金膜の厚さは、例えば、約５ナノメートルでよい。例えば、従来のスパッタリング技術又は蒸着技術により、金膜を基板の上に堆積させることができる。但し、図１に示された実施例では、金の薄膜を指定しているが、実際には、例えば、銅やニッケル等のその他の全ての好適な金属を薄膜として用いてもよい。
【００１２】
ステップ１０４で、金の薄膜をパターン化して、最小サイズの金の島を形成し、この金の島を、ＴＦＴ等のシリコンのデバイス又はシリコンの構成要素を形成するために、それぞれ所望の位置の近く（例えば、数ミクロン以内）に配置させる。例えば、標準的な大面積のリソグラフィ技術により、金の薄膜をパターン化することができる。形成された金の島は、１２ミクロンの加工寸法をそれぞれ有し、これらの寸法は標準的な、通常、大面積のリソグラフィ技術により加工できる最小サイズである。
【００１３】
ステップ１０６で、サンプルをアニール処理して、金から水分を取り除き、これにより触媒の小滴が形成され、この触媒の小滴は、その面積が元の膜より１桁小さく、ナノワイヤ成長のための触媒として使用するのに好適である。例えば、これらの触媒の小滴の直径は、２００ナノメートル以下でよい。ある実施形態では、金の小滴に代わりに、又は金の小滴に追加して、例えば、銅やニッケル等の別の金属をナノワイヤの触媒として用いることができる。
【００１４】
ステップ１０８で示されるように、ステップ１０６で水分を取り除かれなかった全ての金を、随意的に光エッチング処理を行って、取り除くことができる。
【００１５】
ステップ１１０で、単一結晶シリコンのナノワイヤを、気相―液相―固相（ＶＬＳ）技術、又は気相―固相―固相（ＶＳＳ）技術を用いて、化学蒸着（ＣＶＤ）反応器内で成長させる。単一のナノワイヤの成長は一般に、４００℃から４５０℃でシラン（ＳｉＨ４）又はＳｉＣｌ４を用いて行われる。このナノワイヤは、単結晶の構造体を成長させるために十分な高さに成長するだけでよい。ある実施形態では、各ナノワイヤの直径は約２００ナノメートル以下となる。一般にナノワイヤは、ゲルマニウム、いくつかのＩＩＩ−Ｖ族半導体、及び種々の酸化物のうちのどれからでも生成することができる。上記の材料の代わりに、又はそれらに加えて、ナノワイヤとして触媒から成長可能な、その他の材料を用いることもできる。
【００１６】
ナノワイヤが成長した後、シリコン島の形成の前、又は後のどちらでも、エッチングにより、残った金の触媒を随意的に取り除くことができる。
【００１７】
ステップ１１２で、非結晶シリコンの薄膜をサンプル上に堆積させる。この堆積はＰＥＣＶＤ、スパッタリング技術、又は蒸着技術等の数多くの一般的な技術うちのどれによっても実現することができる。ＰＥＣＶＤで堆積された非結晶シリコンを用いた場合、結晶化に関する熱サイクルの一部で、薄膜の脱水素が行われ、これにより一般的に温度の上昇が遅くなる。ある実施形態では、基板の上に堆積した非結晶シリコンの薄膜の厚さは約１００ナノメートルである。
【００１８】
横方向の結晶化を行う前に、ステップ１１４で、随意的にシリコン酸化物の保護膜又はその他の種類の好適な保護膜をサンプル上に堆積させることができる。
【００１９】
ステップ１１６で、サンプルをアニール処理して、単結晶のシードから横方向への結晶化を可能にする。ある実施形態では、非結晶シリコンの結晶化により数ミクロンのサイズの単結晶の粒子が生成される。ある実施形態では、単結晶のシードと対応する島の材料が異なる、異質の横方向結晶化を行うことができる。
【００２０】
ある実施形態では、結晶化の温度は約５００℃である。ステップ１１６では、数多くのパラメータを全て用いて、横方向結晶化を最適化することができる。これらのパラメータには、アニール処理の温度及び時間、温度勾配の使用、及びアニール処理が行われる雰囲気は、真空雰囲気か、又は水素雰囲気か、あるいはその他の雰囲気か、が含まれ得るがこれらには限定しない。
【００２１】
ステップ１１８で、リソグラフィにより、複数の選択されたサイズ及び位置の単結晶島を全てパターン化する。ステップ１２０で、必要のないシリコン材料及びナノワイヤのシードを取り除くことができる。
【００２２】
ステップ１２２で、ステップ１１８で生成された結晶島の上で、ＴＦＴ等のシリコン構成要素又はシリコンデバイスを加工することができる。この加工ステップは、従来のシリコンデバイス製造技術により行うことができる。確かに、事実上この単結晶島の上で全てのシリコンデバイス又はシリコン構成要素を加工することができる。このようなデバイス及び構成要素には、ダイオード、光ダイオード、ランダムアクセスメモリ（ＲＡＭ）、及び浮遊ゲートトランジスタが含まれ得るがこれらに限定しない。ある実施形態では、完成した回路を単結晶島の上に作成することができる。
【００２３】
シリコン以外の材料、及びシリコン以外のナノワイヤシードを用いて、この結晶島を生成することができる。例えば、ナノワイヤとその島は、ナノワイヤとして成長し、結晶化して島になることができる、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、その他のＩＩＩ−Ｖ族半導体、又はその他の半導体を含むことができる。さらに、そのナノワイヤが単結晶島の材料の成長のためのシードとして機能すれば、ナノワイヤ材料は結晶島と異なってもよい。シリコン以外の材料を用いることにより、最適化した電子デバイスを提供することができる。例えば、ＧａＮを用いて、スペクトルの青、緑、及びＵＶ領域の発光ダイオードを製造することができ、これらはシリコンを用いて製造することは不可能である。
【００２４】
図２は、開示される技術のある実施形態による、ＴＦＴ等のシリコンデバイスの製造に用いるのに好適な、単結晶シリコン島を加工する方法２００の第２の実施例のフローチャートである。ステップ２０２で、１００ナノメートル等の非結晶シリコンの薄膜を基板の上に堆積させる。この堆積は、ＰＥＣＶＤ技術、スパッタリング技術、又は蒸着技術等の数多くの一般的な技術うちのどれによっても実現することができる。
【００２５】
ステップ２０４で、金の薄膜を基板の上に堆積させる。ステップ２０６で、金の薄膜をパターン化して、最小サイズの金の島を形成し、この金の島をシリコンのデバイス又はシリコンの構成要素を形成するための、それぞれの所望の位置の近くに配置させる。ステップ２０８で、基板アニール処理して、金から水分を取り除き、これにより触媒の小滴が形成される。図２のステップ２０４〜ステップ２０８は、それぞれ図１のステップ１０２〜ステップ１０６とほとんど同じである。
【００２６】
ステップ２１０で、ステップ２０８で水分を取り除かれなかった全ての金を、随意的に光エッチング処理を行って取り除くことができる。
【００２７】
ステップ２１２で、単一のシリコンのナノワイヤを気相−液相−固相（ＶＬＳ）技術を用いて、ＣＶＤ反応器内で成長させる。このステップ２１２は、図１のステップ１１０とほとんど同じである。ステップ２１４で、シリコン酸化物の保護膜又はその他の種類の好適な保護膜を随意的にサンプルの上に堆積させることができる。
【００２８】
ナノワイヤが成長した後、シリコン島を形成する前、又は後のどちらでも、残った金の触媒を、エッチングにより、随意的に取り除くことができる。
【００２９】
ステップ２１６で、サンプルをアニール処理して、単結晶シードからの横方向への結晶化を可能にする。ステップ２１８で、数ある単結晶島を全てパターン化する。ステップ２２０で、必要のないシリコン材料及びナノワイヤのシードを取り除くことができる。ステップ２２２で、結晶島の上にシリコン構成要素又はシリコンデバイスを加工することができる。図２のこれらのステップ２１６〜ステップ２２２は、それぞれ図１のステップ１１６〜ステップ１２２とほとんど同じである。
【００３０】
図３は、開示される技術のある実施形態による、ＴＦＴ等のシリコンデバイスの製造に用いるのに好適な、単結晶シリコン島を加工する方法３００の第３の実施例のフローチャートである。
【００３１】
ステップ３０２で、金の薄膜を基板の上に堆積させる。ステップ３０４で、金の薄膜をパターン化して、最小サイズの金の島を形成し、この金の島をシリコンのデバイス又はシリコンの構成要素を形成するための、それぞれ所望の位置の近くに配置させる。ステップ３０６で、基板アニール処理して、金から水分を取り除き、これにより触媒の小滴が生成される。図３のステップ３０２〜ステップ３０６は、それぞれ図１のステップ１０２〜ステップ１０６とほとんど同じである。
【００３２】
ステップ３０８で、ステップ３０６で水分を取り除かれなかった全ての金を、随意的に光エッチング処理を行って取り除くことができる。
【００３３】
ステップ３１０で、単一のシリコンのナノワイヤを気相−液相−固相（ＶＬＳ）技術を用いて、ＣＶＤ反応器内で成長させる。このステップ３１０は、図１のステップ１１０とほとんど同じである。ステップ３１４で、サンプル上にシリコン酸化物の保護膜又はその他の種類の好適な保護膜を随意的に堆積させることができる。
【００３４】
ナノワイヤが成長した後、残った金の触媒は、エッチングにより、シリコン島を形成する前、又は後のどちらでも随意的に取り除くことができる。
【００３５】
ステップ３１２で、１００ナノメートル等の非結晶シリコンの薄膜をサンプルの上に堆積させる。この堆積は、ＰＥＣＶＤ技術、スパッタリング技術、又は蒸着技術等の数多くの一般的な技術うちのどれによっても実現することができる。
【００３６】
ステップ３１６で、数ある単結晶島を全てパターン化する。この図３のステップ３１６は、図１のステップ１１８とほとんど同じである。ステップ３１８で、サンプルをアニール処理して、単結晶シードから横方向への結晶化を可能にする。この図３のステップ３１８は、図１のステップ１１６とほとんど同じである。なお、横方向への結晶化を可能にする前に（ステップ３１８で）、非結晶シリコン膜をパターン化（ステップ３１６で）することで、不均質に結晶化が行われることを抑えることができることは言うまでもない。
【００３７】
ステップ３２０で、必要のないシリコン材料及びナノワイヤのシードを取り除くことができる。ステップ３２２で、結晶島の上にシリコン構成要素又はシリコンデバイスを加工することができる。図３のこれらのステップ３２０〜ステップ３２２は、それぞれ図１のステップ１２０〜ステップ１２２とほとんど同じである。
【００３８】
図４は、開示される技術のある実施形態による、その上に金の薄膜が堆積した基板の断面図である。図４に示されたサンプルは、例えば、図１のステップ１０２で形成されるサンプルに対応する。但し、この実施例では、金の薄膜が指定されているが、実際には、例えば、銅やニッケル等のその他の全ての好適な金属を薄膜として用いることができる。
【００３９】
図５Ａは、開示される技術のある実施形態による、図４に示された基板１０の上の金膜１２をパターン化して形成した、基板１０の上の金の島１２ａの断面図である。図５は、基板１０の上の金の島１２ａの上面図である。図５Ａ及び図５Ｂに示されるサンプルは、例えば、図１のステップ１０４で形成されるサンプルに対応する。
【００４０】
図６Ａは、開示される技術のある実施形態による、図５Ａに示された基板１０をアニール処理し、金の島１２ａの水分を蒸発させて形成した、基板１０の上の金の小滴１２ｂの断面図である。図６Ｂは、基板１０の上の金の小滴１２ｂの上面図である。図６Ａ及び図６Ｂに示されるサンプルは、例えば、図１のステップ１０６で形成されるサンプルに対応する。
【００４１】
図７Ａは、開示される技術のある実施形態による、基板１０の上で成長したナノワイヤ１４の断面図である。図７Ｂは、基板１０の上の金の小滴１２ｂの上面図である。図７Ａ及び図７Ｂに示されるサンプルは、例えば、図１のステップ１１０で形成されるサンプルに対応する。上記の通り、これらのナノワイヤは、ゲルマニウム、いくつかのＩＩＩ−Ｖ族半導体、及び種々の酸化物のうちのどれからでも形成することができる。上記の材料の代わりに、又はそれらに加えて、ナノワイヤとして触媒から成長可能な、その他の材料を用いることもできる。
【００４２】
図８は、開示される技術のある実施形態による、基板１０の上に堆積した非結晶シリコン１６の薄膜の断面図である。図８に示されるサンプルは、例えば、図１のステップ１１２で形成されるサンプルに対応する。図面を参照するとすぐに分かるが、この非結晶シリコン１６も、基板１０の上の金の小滴１２ｂ及びナノワイヤ１４を覆う。
【００４３】
図９Ａは、開示される技術のある実施形態による、基板１０の上の非結晶シリコン１６内のシリコン結晶粒１６Ａ、金の小滴１２ｂ、及びナノワイヤ１４から成る構成の断面図である。図９Ｂは、基板１０の上の非結晶シリコン１６内のシリコン結晶粒１６Ａの上面図である。図９Ａ及び図９Ｂに示されるサンプルは、例えば図１のステップ１１６で生成されるサンプルに対応する。
【００４４】
図１０Ａは、開示される技術のある実施形態による、基板１０上の不必要なシリコン１６及びシリコン結晶粒１６Ａを取り除いて形成した、結晶島１６Ｂの断面図である。図１０Ｂは、基板１０の上の完成した結晶島１６Ｂの上面図である。図１０Ａ及び図１０Ｂで示されるサンプルは、例えば図１ステップ１１８で形成されるサンプルに対応する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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