(57)【要約】【課題】多重インバータにおけるゲート一斉遮断を繰返すことにより発生するサージ電圧によって電気部品の絶縁劣化や絶縁破壊の虞が生じる。【解決手段】多重インバータを構成する各ユニットセルのゲート回路の出力側にそれぞれ接続されたスイッチ部を有するゲート遮断指令制御部を設ける。このゲート遮断指令制御部は、多重インバータが緊急停止を必要とする故障発生時には各スイッチ部を介して各ユニットセルのスイッチング素子のケーと信号を一斉遮断する。さらに、ゲート遮断指令制御部は、多重インバータの停止を必要とする状態発生時には複数段に接続の各ユニットセルへのゲート信号に時間差を持たせて順次停止するよう構成した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ゲート回路からの信号により制御されるスイッチング素子を有するユニットセルを、各相に複数段直列接続し、接続した段数分の直流電圧の合計分の出力を負荷に供給するよう構成された多重インバータにおいて
前記各ユニットセルのゲート回路の出力側にそれぞれ接続されたスイッチ部を有するゲート遮断指令制御部を設け、このゲート遮断指令制御部は、前記多重インバータの緊急停止を必要とする故障発生時には前記各スイッチ部を介して各ユニットセルのスイッチング素子のゲート信号を一斉遮断し、且つ前記多重インバータの通常の停止と、故障停止ではあるが緊急停止を必要としない場合は複数段に接続の各ユニットセルへのゲート信号に時間差を持たせて順次停止するよう構成したことを特徴とした多重インバータ。
【請求項２】
前記ゲート遮断指令制御部は、前記各ユニットセルのゲート回路の出力側に設けたスイッチ部と、前記多重インバータの緊急停止を必要とする状態発生を検出し、この検出信号に基づいて前記各スイッチ部を一斉にオフ状態とする遮断指令出力部と、前記多重インバータの停止を必要とする状態発生を検出し、この検出信号に基づいて前記各スイッチ部のオフに時間差を持たせる遅延回路を備えたことを特徴とした請求項1記載の多重インバータ。
【請求項３】
前記各ユニットセルへのゲート信号の遅れ時間誤差を△ｔとし、前記遅延回路の遅れ時間をＴ１としたとき、遅れ時間誤差△ｔと遅れ時間Ｔ１の関係を△ｔ＜Ｔ１であることを特徴とした請求項1又は２記載の多重インバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重電圧型インバータに係わり、特に緊急時における多重インバータのケート遮断に関するものである。
【背景技術】
【０００２】
インバータを構成する回路方式の一つに直列多重方式がある。直列多重方式は、2レベルや３レベルなど直流リンク部が一つであるインバータと異なり、入力トランスで絶縁された複数の直流リンク部を持ち、セルユニットと呼称される単相インバータを多段に接続することで、接続した段数分の直流電圧の合計を出力することができる。
【０００３】
図５は多重インバータの概略構成図を示したもので、図では３段構成の例である。入力トランスＴの２次側には9個の2次巻線を備え、それぞれには多重電圧型インバータを構成するためのセルユニットＵ１〜Ｕ３（Ｕ相用），Ｖ１〜Ｖ３（Ｖ相用）及びＷ１〜Ｗ３（Ｗ相用）が接続されている。各相では各相のセルユニットの和の出力、すなわち、Ｖu（＝Ｖu1+Ｖu2+Ｖu3），Ｖv（＝Ｖv1+Ｖv2+Ｖv3），Ｖw（＝Ｖw1+Ｖw2+Ｖw3）の各相電圧が負荷（Ｌoad）に供給される。
ここで、Ｖu1〜Ｖu3はセルユニットＵ１〜Ｕ３、Ｖv1〜Ｖv3はセルユニットＶ１〜Ｖ３、Ｖw1〜Ｖw3はセルユニットＷ１〜Ｗ３の各出力電圧である。
【０００４】
図６はセルユニットの主回路構成図で、順変換部ＣＶは入力トランスＴからの３相交流を入力して直流に変換し、コンデンサＣを充電する。単相インバータＩＶは、コンデンサＣの充電電圧（直流中間電圧）Ｖdcを基に単相の交流電圧に変換して出力する。単相インバータＩＶを構成するスイッチング素子のアームのうち、スイッチング素子Ｕ，Ｘの接続点からのレグはセルユニットの上段と直列に接続され、スイッチング素子Ｖ，Ｙの接続点からのレグはセルユニットの下段と直列に接続される。
上記のように構成される多重インバータとしては、特許文献１などが公知となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１２０９７９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
通常運転時の停止時以外で、多重インバータを何等かの故障理由により急停止させる必要が生じた場合での停止方法として、各セルユニットのゲート許可信号を一斉に遮断することによって停止させる方法がある。図７は一斉遮断方法におけるＵ相を例にした出力電圧を示したものである。時刻ｔでゲート許可信号を一斉に遮断すると、負荷の相電圧及び線間電圧に各セルユニットの合計がサージ電圧Ｓvとして発生する。
【０００７】
図５で示す多重インバータの場合には、負荷の相電圧では最大で３セルユニットの合計、線間電圧では最大で６セルユニットの電圧の合計がサージ電圧Ｓvとして発生する。負荷の線間電圧に発生するサージ電圧は過大で急峻な変化をすることから、一斉遮断が繰返し発生すると回路の絶縁劣化や絶縁破壊を引き起こす虞が生じる。特に、多重インバータは、一般に比較的高電圧の負荷に使用されることから、高耐圧の絶縁対策が必要となっている。
【０００８】
なお、特許文献１には、ＰＷＭ制御にて出力電圧を調整するときに発生する高調波成分除去用フィルタ設置に基づく課題の解決技術に関するもので、ゲート許可信号を一斉遮断することについては記載されていない。
【０００９】
したがって、本発明が目的とするとこは、ゲート許可信号を一斉遮断するときの絶縁対策を可能とした多重電圧型インバータを提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、ゲート回路からの信号により制御されるスイッチング素子を有するユニットセルを、各相に複数段直列接続し、接続した段数分の直流電圧の合計分の出力を負荷に供給するよう構成された多重インバータにおいて
前記各ユニットセルのゲート回路の出力側にそれぞれ接続されたスイッチ部を有するゲート遮断指令制御部を設け、このゲート遮断指令制御部は、前記多重インバータの緊急停止を必要とする故障発生時には前記各スイッチ部を介して各ユニットセルのスイッチング素子のゲート信号を一斉遮断し、且つ前記多重インバータの通常の停止と、故障停止ではあるが緊急停止を必要としない場合は複数段に接続の各ユニットセルへのゲート信号に時間差を持たせて順次停止するよう構成したことを特徴としたものである。
【００１１】
また、本発明のゲート遮断指令制御部は、前記各ユニットセルのゲート回路の出力側に設けたスイッチ部と、前記多重インバータの緊急停止を必要とする状態発生を検出し、この検出信号に基づいて前記各スイッチ部を一斉にオフ状態とする遮断指令出力部と、前記多重インバータの停止を必要とする状態発生を検出し、この検出信号に基づいて前記各スイッチ部のオフに時間差を持たせる遅延回路を備えたことを特徴としたものである。
【００１２】
さらに、本発明は、前記各ユニットセルへのゲート信号の遅れ時間誤差を△ｔとし、前記遅延回路の遅れ時間をＴ１としたとき、遅れ時間誤差を△ｔと遅れ時間Ｔ１の関係を△ｔ＜Ｔ１であることを特徴としたものである。
【発明の効果】
【００１３】
以上のとおり、本発明によれば、負荷やスイッチング素子に発生する比較的大きなサージ電圧の発生頻度が抑制できるので、絶縁劣化や絶縁破壊の抑制が可能となり、負荷やスイッチング素子自体、及びスイッチング素子で構成されるインバータの寿命を延ばすことが可能となるものである。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態を示すゲート制御回路の構成図。
【図２】順次ゲート遮断時のＵ相出力電圧の波形図。
【図３】本発明によるゲート信号とＵ相電圧出力波形図。
【図４】説明のためのゲート信号とＵ相電圧出力波形図。
【図５】多重インバータの構成図。
【図６】セルユニットの主回路構成図。
【図７】一斉ゲート遮断時の波形図。
【発明を実施するための形態】
【００１５】
多重インバータによる遮断を考慮すると、通常運転時以外での遮断のうち、停止が必要となる異常発生にはスイッチング素子が破損するような大電流が流れて遮断に緊急性を要する場合と、大電流時のような緊急性を要さない場合が存在する。従来、これらの現象を考慮せずに異常時における遮断が必要とする場合、全て一斉に遮断しているため一斉遮断の回数が多くなっていた。本発明では、大電流が流れて緊急性を要する場合を除きセルユニットに時間差を持たせて順次遮断するよう構成したものである。以下図に基づいて詳述する。
【実施例１】
【００１６】
図１は、本発明の実施例を示すゲート制御回路の部分図で、セルユニットが３段構成の図５で示す多重インバータに対応するものである。各相分は同一構成となるのでＵ相分のみを表示したものである。Ｖu1cmd，Ｖu2cmd，Ｖu3cmdはそれぞれセルユニットＵ１，Ｕ２，Ｕ３のゲート信号、Ｇ１，Ｇ２，Ｇ３は各セルユニットＵ１，Ｕ２，Ｕ３のゲート回路で、それぞれはインバータのデットタイム生成部、ＮＯＴ回路、及び2個のＮＡＮＤ回路を有している。
【００１７】
Ｇu1-UYはセルユニットＵ１のスイッチング素子Ｕ，Ｙのゲート信号、Ｇu1-ＸＶはスイッチング素子Ｘ，Ｖのゲート信号である。また、Ｇu2-UYはＵ２の素子Ｕ，Ｙのゲート信号、Ｇu2-ＸＶは素子Ｘ，Ｖのゲート信号、Ｇu3-UYはＵ３の素子Ｕ，Ｙのゲート信号、Ｇu3-ＸＶは素子Ｘ，Ｖのゲート信号である。
【００１８】
１０は本発明によるゲート遮断指令制御部である。１１はＮＡＮＤ回路により構成されたゲートイネーブル信号発生部で、その一方の端子には動作指令runか入力され、他方の否定端子には異常発生などにより電流遮断に緊急性を要する場合の故障信号fltが入力される。１２〜１４はそれぞれＮＡＮＤ回路によりなる遮断指令出力部で、各否定端子には電流遮断に緊急性を要さない場合の故障信号
stopが入力される。また、遮断指令出力部のうち、遮断指令出力部１３の否定端子にはＴ1の遅れ時間を有する遅延回路Ｄe1が接続され、遮断指令出力部１４の否定端子にはＴ２（＝Ｔ1＋Ｔ1）の遅れ時間を有する遅延回路Ｄe２が接続されている。１５〜２０はＡＮＤ回路で構成されるスイッチ部で、それぞれの一方の端子はゲート回路に接続され、他方の端子は遮断指令出力部に接続されている。
【００１９】
以上のように構成されたものにおいて、正常時では遮断指令出力部１２〜１４は論理１の状態で出力ＧＥ１〜ＧＥ３発生し、スイッチ部１５〜２０の各一方の端子はオン状態となっている。したがって、スイッチ部１５〜２０は、ゲート回路Ｇ１，Ｇ２，Ｇ３の出力に応じて論理積が成立し、セルユニットＵ１〜Ｕ３は制御される。
【００２０】
短絡事故などの異常が発生して負荷に所定値以上の大電流が流れた場合には、電流遮断に時間がかかるとインバータのスイッチング素子等を破壊する虞が生じる。このような大電流が流れて緊急事態が発生したとき、予め定めた電流値以上となったことを過電流リレー等による電流検出手段により検出し、その信号をfltとしてゲートイネーブル信号発生部１１に出力する。ゲートイネーブル信号発生部１１では信号fltが入力されるとゲートイネーブル信号ＧＥは論理０となることから、ＧＥ１〜ＧＥ３の出力も論理０となって各ゲート回路Ｇ１，Ｇ２，Ｇ３からのゲート信号出力も一斉に遮断され、インバータを流れる大電流は遮断される。
【００２１】
次に、過電圧等の異常状態が発生し、電流値は小さくてもインバータのスイッチング素子等の破壊に至る虞が生じるような場合には、電圧、若しくは温度検出などの検出手段で検出し、信号stopとしてゲート遮断指令制御部１０に出力する。これによって、遮断指令出力部１２〜１４のうち、１２の出力ＧＥ１は直ちに論理０となり、スイッチ部１５，１６はオフ状態となってセルユニットＵ１へのゲート信号Ｇu1-UY，Ｇu1-ＸＶは遮断されてセルユニットＵ１の出力電圧Ｖu1は０となる。
【００２２】
また、遮断指令出力部１３の入力端子には時限Ｔ１に設定された遅延回路Ｄe1が接続されているため、遮断指令出力部１２の出力ＧＥ１とは時限Ｔ１の遅れ時間を有して遮断指令出力部１３の出力ＧＥ２は論理０となり、スイッチ部１７，１８はオフ状態となってセルユニットＵ２へのゲート信号Ｇu２-UY，Ｇu２-ＸＶは遮断されてセルユニットＵ２の出力電圧Ｖu２は０となる。
【００２３】
遮断指令出力部１４の入力端子には、Ｔ２の遅れ時間を有する遅延回路Ｄe２が接続されていることから、遮断指令出力部１３の出力ＧＥ２よりもさらにＴ1の遅れを有して遮断指令出力部１４の出力ＧＥ３は論理０となり、スイッチ部１９，２０はオフ状態となってセルユニットＵ３へのゲート信号Ｇu３-UY，Ｇu３-ＸＶは遮断されてセルユニットＵ３の出力電圧Ｖu３は０となる。
【００２４】
図2は上記の状態を示したＵ相出力電圧の順次ゲート遮断状態図である。各セルユニットの遮断時にはそれぞれサージ電圧Ｓvは発生するが、それぞれにＴ１の遅れ時間を設けて順次遮断しているためサージ電圧Ｓvの発生は１段のセルユニット分であり、一斉遮断時と比較してサージ電圧Ｓvの抑制が可能となる。
したがって、緊急を要する遮断以外は順次遮断を行うことで一斉遮断の回数が減少して回路部品の絶縁に対するストレスが減少し、絶縁劣化が抑制される。
【実施例２】
【００２５】
インバータのゲート制御回路では、ゲート信号のオン・オフ切換時にデットタイムＴdを設け、上アーム用素子Ｕ（又はＶ）と下アーム用素子Ｘ（又はＹ）が同時オンとなって上下アームが短絡するのを防止している。このため、ゲート信号がゲート回路Ｇ１〜Ｇ３に送られてから実際にセルユニットの出力が遮断されるまでには、「インバータを構成するスイッチング素子のターンオフ遅れ＋デットタイムＴd」の遅れ時間誤差△ｔを有してＰＷＭ制御されている。
【００２６】
遅れ時間誤差△ｔとゲート遮断指令制御部１０の遅延回路による時限Ｔ１関係が、Ｔ１＜△ｔとなると、図4で示すように、例えばＶu1とＶu2の出力が重なるセルユニット同時出力の2段変化の可能性が生じる。
したがって、この実施例では、2段変化状態を防止するために、遅れ時間誤差△ｔと遅延回路による時限Ｔ１関係をＴ１＞△ｔとしたものである。図３はＴ１＞△ｔのときのゲート信号とＵ相出力電圧の状態図である。
【符号の説明】
【００２７】
１０…  ゲート遮断指令制御部
１１…  ゲートイネーブル信号発生部
１２〜１４…  遮断指令出力部
１５〜２０…  スイッチ部
Ｇ１〜Ｇ３…  ゲート回路
Ｕ１〜Ｕ３…  セルユニット
Ｄe…  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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