(57)【要約】【課題】ＥＳＤが発生したときに、十分な保護特性を得ることが可能な静電保護回路を提供する。【解決手段】実施形態に係る静電保護回路は、第１の電源配線２１と、第２の電源配線２２と、中間配線２３と、第１のｎ型ＭＯＳトランジスタ３１と、第２のｎ型ＭＯＳトランジスタ３２と、第１の抵抗素子４１と、第１の容量素子５１と、インバータ回路６１と、第２のｎ型ＭＯＳトランジスタのゲートに所定電位を与える所定電位付与回路４２、４３と、ｐ型ＭＯＳトランジスタ７１と、インバータ回路の反転信号がハイレベルになったときに、ｐ型ＭＯＳトランジスタのゲートにオン電圧を与えるオン電圧付与回路３３、３４、４４とを備える。【選択図】図３
2013198126.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電位が与えられる第１の電源配線と、
前記第１の電源電位よりも高い第２の電源電位が与えられる第２の電源配線と、
中間配線と、
前記第１の電源配線に接続されたソースと、前記中間配線に接続されたドレインと、これらのソース及びドレイン間に配置されたゲートとを有する第１のｎ型ＭＯＳトランジスタと、
前記中間配線に接続されたソースと、前記第２の電源配線に接続されたドレインと、これらのソース及びドレイン間に配置されたゲートとを有する第２のｎ型ＭＯＳトランジスタと、
前記中間配線に接続された一端と、ＲＣ接続ノードに接続された他端とを有する第１の抵抗素子と、
前記第１の電源配線に接続された一端と、前記ＲＣ接続ノードに接続された他端とを有する第１の容量素子と、
前記第１の電源配線を負側電源として用い、前記中間配線を正側電源として用いて動作し、前記ＲＣ接続ノードに接続された入力端子を有し、前記入力端子に入力される入力信号の反転信号を前記第１のｎ型ＭＯＳトランジスタのゲートに与えるインバータ回路と、
前記第２のｎ型ＭＯＳトランジスタのゲートに所定電位を与える所定電位付与回路と、
前記第２の電源配線に接続されたソースと、前記第２のｎ型ＭＯＳトランジスタのゲートに接続されたドレインと、これらのソース及びドレイン間に配置されたゲートとを有するｐ型ＭＯＳトランジスタと、
前記インバータ回路の反転信号がハイレベルになったときに、前記ｐ型ＭＯＳトランジスタのゲートにオン電圧を与えるオン電圧付与回路と、
を備え、
前記所定電位付与回路は、
前記第１の電源配線に接続された一端と、前記第２のｎ型ＭＯＳトランジスタのゲートに接続された他端とを有する第２の抵抗素子と、
前記第２の電源配線に接続された一端と、前記第２のｎ型ＭＯＳトランジスタのゲートに接続された他端とを有する第３の抵抗素子と、
を備え、
前記オン電圧付与回路は、
前記インバータ回路の反転信号が入力されるゲートと、前記第１の電源配線に接続されたソースと、ドレインとを有する第３のｎ型ＭＯＳトランジスタと、
前記第２のｎ型ＭＯＳトランジスタのゲートに接続されたゲートと、前記第３のｎ型ＭＯＳトランジスタのドレインに接続されたソースと、前記ｐ型ＭＯＳトランジスタのゲートに接続されたドレインとを有する第４のｎ型ＭＯＳトランジスタと、
前記第２の電源配線に接続された一端と、前記ｐ型ＭＯＳトランジスタのゲートに接続された他端とを有する第４の抵抗素子と、
を備え、
前記第２の電源配線に接続された一端と、前記ｐ型ＭＯＳトランジスタのドレインに接続された他端とを有する第２の容量素子をさらに備えた
ことを特徴とする静電保護回路。
【請求項２】
第１の電源電位が与えられる第１の電源配線と、
前記第１の電源電位よりも高い第２の電源電位が与えられる第２の電源配線と、
中間配線と、
前記第１の電源配線に接続されたソースと、前記中間配線に接続されたドレインと、これらのソース及びドレイン間に配置されたゲートとを有する第１のｎ型ＭＯＳトランジスタと、
前記中間配線に接続されたソースと、前記第２の電源配線に接続されたドレインと、これらのソース及びドレイン間に配置されたゲートとを有する第２のｎ型ＭＯＳトランジスタと、
前記中間配線に接続された一端と、ＲＣ接続ノードに接続された他端とを有する第１の抵抗素子と、
前記第１の電源配線に接続された一端と、前記ＲＣ接続ノードに接続された他端とを有する第１の容量素子と、
前記第１の電源配線を負側電源として用い、前記中間配線を正側電源として用いて動作し、前記ＲＣ接続ノードに接続された入力端子を有し、前記入力端子に入力される入力信号の反転信号を前記第１のｎ型ＭＯＳトランジスタのゲートに与えるインバータ回路と、
前記第２のｎ型ＭＯＳトランジスタのゲートに所定電位を与える所定電位付与回路と、
前記第２の電源配線に接続されたソースと、前記第２のｎ型ＭＯＳトランジスタのゲートに接続されたドレインと、これらのソース及びドレイン間に配置されたゲートとを有するｐ型ＭＯＳトランジスタと、
前記インバータ回路の反転信号がハイレベルになったときに、前記ｐ型ＭＯＳトランジスタのゲートにオン電圧を与えるオン電圧付与回路と、
を備えたことを特徴とする静電保護回路。
【請求項３】
前記所定電位付与回路は、
前記第１の電源配線に接続された一端と、前記第２のｎ型ＭＯＳトランジスタのゲートに接続された他端とを有する第２の抵抗素子と、
前記第２の電源配線に接続された一端と、前記第２のｎ型ＭＯＳトランジスタのゲートに接続された他端とを有する第３の抵抗素子と、
を備えることを特徴とする請求項１に記載の静電保護回路。
【請求項４】
前記オン電圧付与回路は、
前記インバータ回路の反転信号が入力されるゲートと、前記第１の電源配線に接続されたソースと、ドレインとを有する第３のｎ型ＭＯＳトランジスタと、
前記第２のｎ型ＭＯＳトランジスタのゲートに接続されたゲートと、前記第３のｎ型ＭＯＳトランジスタのドレインに接続されたソースと、前記ｐ型ＭＯＳトランジスタのゲートに接続されたドレインとを有する第４のｎ型ＭＯＳトランジスタと、
前記第２の電源配線に接続された一端と、前記ｐ型ＭＯＳトランジスタのゲートに接続された他端とを有する第４の抵抗素子と、
を備えることを特徴とする請求項１に記載の静電保護回路。
【請求項５】
前記第２の電源配線に接続された一端と、前記ｐ型ＭＯＳトランジスタのドレインに接続された他端とを有する第２の容量素子をさらに備えた
ことを特徴とする請求項１に記載の静電保護回路。
【請求項６】
前記所定電位付与回路は、前記第１の電源電位及び第２の電源電位とは異なる第３の電位を発生する外部電源に接続された一端と、前記第２のｎ型ＭＯＳトランジスタのゲートに接続された他端とを有する第５の抵抗素子を
備えることを特徴とする請求項１に記載の静電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、静電保護回路に関する。
【背景技術】
【０００２】
半導体装置の製造コストを削減するために、例えば３．３Ｖ用のインターフェースを、例えば１．８Ｖ動作用のトランジスタで構成する場合がある。このような場合、１．８Ｖ動作用のトランジスタに３．３Ｖの電圧が印加されると、トランジスタの信頼性に重大な影響を与えることになる。したがって、通常動作時において、１．８Ｖ動作用のトランジスタに、３．３Ｖの電圧を印加することは禁止される。
【０００３】
上述したような制限は、３．３Ｖ電源のＥＳＤ（electro-static discharge）保護回路の設計に対しても適用される。すなわち、ＥＳＤ保護回路内の１．８Ｖ動作用のトランジスタに３．３Ｖの電圧が印加されることを避ける必要がある。
【０００４】
しかしながら、従来のＥＳＤ保護回路では、ＥＳＤが発生したときに、ＥＳＤ保護回路の正側電源及び負側電源間の電圧を十分に下げることができず、十分な保護特性を得られないという問題がある。
【０００５】
したがって、ＥＳＤが発生したときに、十分な保護特性を得ることができるようなＥＳＤ保護回路（静電保護回路）が望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７２０３０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＥＳＤが発生したときに、十分な保護特性を得ることが可能な静電保護回路を提供する。
【課題を解決するための手段】
【０００８】
実施形態に係る静電保護回路は、第１の電源電位が与えられる第１の電源配線と、前記第１の電源電位よりも高い第２の電源電位が与えられる第２の電源配線と、中間配線と、前記第１の電源配線に接続されたソースと、前記中間配線に接続されたドレインと、これらのソース及びドレイン間に配置されたゲートとを有する第１のｎ型ＭＯＳトランジスタと、前記中間配線に接続されたソースと、前記第２の電源配線に接続されたドレインと、これらのソース及びドレイン間に配置されたゲートとを有する第２のｎ型ＭＯＳトランジスタと、前記中間配線に接続された一端と、ＲＣ接続ノードに接続された他端とを有する第１の抵抗素子と、前記第１の電源配線に接続された一端と、前記ＲＣ接続ノードに接続された他端とを有する第１の容量素子と、前記第１の電源配線を負側電源として用い、前記中間配線を正側電源として用いて動作し、前記ＲＣ接続ノードに接続された入力端子を有し、前記入力端子に入力される入力信号の反転信号を前記第１のｎ型ＭＯＳトランジスタのゲートに与えるインバータ回路と、前記第２のｎ型ＭＯＳトランジスタのゲートに所定電位を与える所定電位付与回路と、前記第２の電源配線に接続されたソースと、前記第２のｎ型ＭＯＳトランジスタのゲートに接続されたドレインと、これらのソース及びドレイン間に配置されたゲートとを有するｐ型ＭＯＳトランジスタと、前記インバータ回路の反転信号がハイレベルになったときに、前記ｐ型ＭＯＳトランジスタのゲートにオン電圧を与えるオン電圧付与回路と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の比較例に係る静電保護回路の構成を示した電気回路図である。
【図２】図１に示した比較例に係る静電保護回路におけるＥＳＤ発生時の各部の電圧及びＥＳＤ電流を示した図である。
【図３】第１の実施形態に係る静電保護回路の構成を示した電気回路図である。
【図４】第１の実施形態に係る静電保護回路の効果を示すための図である。
【図５】第２の実施形態に係る静電保護回路の構成を示した電気回路図である。
【図６】第３の実施形態に係る静電保護回路の構成を示した電気回路図である。
【図７】第４の実施形態に係る静電保護回路の構成を示した電気回路図である。
【発明を実施するための形態】
【００１０】
以下、実施形態を図面を参照して説明する。
【００１１】
（実施形態１）
まず、本実施形態の理解を容易にするために、本実施形態の比較例に係る静電保護回路（ＥＳＤ保護回路）について説明する。
【００１２】
図１は、比較例に係る静電保護回路の構成を示した電気回路図である。
【００１３】
図１に示した静電保護回路には、第１の電源電位ＶＳＳ（例えば、接地電位）を有する第１の電源の電源パッド１１と、第２の電源電位ＶＤＤＨ（例えば、３．３Ｖ）を有する第２の電源の電源パッド１２とが接続されている。
【００１４】
第１の電源の電源パッド１１からは第１の電源配線２１に第１の電源電位ＶＳＳが与えられ、第２の電源の電源パッド１２からは第２の電源配線２２に第２の電源電位ＶＤＤＨが与えられる。また、静電保護回路には中間配線２３が設けられており、中間配線２３には通常は第１の電源電位ＶＳＳと第２の電源電位ＶＤＤＨとの間の電位ＶＤＤＬが与えられるようになっている。
【００１５】
ｎ型ＭＯＳトランジスタ（第１のｎ型ＭＯＳトランジスタ）３１は、第１の電源配線２１に接続されたソースと、中間配線２３に接続されたドレインと、これらのソース及びドレイン間に配置されたゲートとを有している。ｎ型ＭＯＳトランジスタ３１のバルク（基板）は、第１の電源配線２１に接続されている。ｎ型ＭＯＳトランジスタ３１には、ｎ型ＭＯＳトランジスタ（第２のｎ型ＭＯＳトランジスタ）３２が直列に接続されている。ｎ型ＭＯＳトランジスタ３２は、中間配線２３に接続されたソースと、第２の電源配線２２に接続されたドレインと、これらのソース及びドレイン間に配置されたゲートとを有している。ｎ型ＭＯＳトランジスタ３２のバルク（基板）は、中間配線２３に接続されている。ｎ型ＭＯＳトランジスタ３１及びｎ型ＭＯＳトランジスタ３２はいずれも、低電圧動作用（例えば、１．８Ｖ動作用）のトランジスタである。
【００１６】
中間配線２３には、抵抗素子（第１の抵抗素子）４１の一端が接続されている。抵抗素子４１の他端は、ＲＣ接続ノードＮＲＣに接続されている。抵抗素子４１には、容量素子（第１の容量素子）５１が直列に接続されている。具体的には、容量素子５１の一端は第１の電源配線２１に接続され、容量素子５１の他端はＲＣ接続ノードＮＲＣに接続されている。
【００１７】
また、図１の静電保護回路には、第１の電源配線２１を負側電源として用い、中間配線２３を正側電源として用いて動作するインバータ回路６１が設けられている。インバータ回路６１の入力端子はＲＣ接続ノードＮＲＣに接続されており、インバータ回路６１の出力端子はｎ型ＭＯＳトランジスタ３１のゲートに接続されている。具体的には、インバータ回路６１は、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの直列接続で構成され、ｎ型ＭＯＳトランジスタのゲート及びｐ型ＭＯＳトランジスタのゲートが共通接続されて入力端子を構成し、ｎ型ＭＯＳトランジスタのソースが第１の電源配線２１に接続され、ｐ型ＭＯＳトランジスタのソースが中間配線２３に接続され、ｎ型ＭＯＳトランジスタのドレイン及びｐ型ＭＯＳトランジスタのドレインが接続されて出力端子を構成している。
【００１８】
また、第１の電源配線２１と第２の電源配線２２との間には、ｎ型ＭＯＳトランジスタ３２のゲートに所定電位を与える所定電位付与回路として、抵抗素子（第２の抵抗素子）４２及び抵抗素子（第３の抵抗素子）４３の直列回路が接続されている。具体的には、抵抗素子４２の一端は第１の電源配線２１に接続され、抵抗素子４２の他端はｎ型ＭＯＳトランジスタ３２のゲートに接続されている。また、抵抗素子４３の一端は第２の電源配線２２に接続され、抵抗素子４３の他端はｎ型ＭＯＳトランジスタ３２のゲートに接続されている。抵抗素子４２及び抵抗素子４３とは、典型的には同じ抵抗値を有している。したがって、ｎ型ＭＯＳトランジスタ３２のゲートには、第１の電源配線２１の電位と第２の電源配線２２の電位とのほぼ中間の電圧が印加される。また、第１の電源配線２１から第２の電源配線２２へのリーク電流を抑制するために、抵抗素子４２及び抵抗素子４３の抵抗値は、数百ｋΩから数ＭΩ程度の大きな値である。
【００１９】
図１に示した静電保護回路は、以下のように動作する。
【００２０】
ｎ型ＭＯＳトランジスタ３２のゲートには、抵抗素子４２及び抵抗素子４３で構成された分圧回路によって所定電位が印加されている。抵抗素子４２及び抵抗素子４３は同じ抵抗値を有しているため、ｎ型ＭＯＳトランジスタ３２のゲートには、第１の電源電位ＶＳＳと第２の電源電位ＶＤＤＨとの中間の電位が与えられる。
【００２１】
ＥＳＤの発生によって第１の電源配線２１と第２の電源配線２２との間に高周波電圧が印加されると、ｎ型ＭＯＳトランジスタ３２を介して中間配線２３の電位が上昇する。ＥＳＤは高周波であるため、容量素子５１は交流的に短絡状態となる。そのため、ＲＣ接続ノードＮＲＣの電位は、第１の電源配線２１の電位と等しくなる。その結果、インバータ回路６１の反転出力はハイレベルとなり、ｎ型ＭＯＳトランジスタ３１はオン状態となる。そのため、ｎ型ＭＯＳトランジスタ３１及びｎ型ＭＯＳトランジスタ３２の直列回路が導通状態となり、ＥＳＤの影響が抑制される。
【００２２】
ところが、図１に示した静電保護回路では、ｎ型ＭＯＳトランジスタ３２のゲートに、抵抗素子４２及び抵抗素子４３で構成される分圧回路によって所定電位が印加される。そのため、ＥＳＤ発生時に、ｎ型ＭＯＳトランジスタ３２のゲート及びソース間の電圧Ｖｇｓを十分に確保することができない。その結果、ｎ型ＭＯＳトランジスタ３２のドレイン及びソース間の電圧Ｖｄｓが大きくなり、第１の電源配線２１及び第２の電源配線２２間の電圧も高くなって、十分な保護特性が得られないという問題がある。
【００２３】
図２は、図１に示した静電保護回路におけるＥＳＤ発生時の各部の電圧及びＥＳＤ電流を示した図である。抵抗素子４１、４２及び４３の抵抗値は５００ｋΩとし、容量素子５１の容量値を２ｐＦとしている。ｎ型ＭＯＳトランジスタ３２のゲート及びソース間の電圧Ｖｇｓを十分に確保することができないため、ｎ型ＭＯＳトランジスタ３２のドレイン及びソース間の電圧Ｖｄｓが大きくなっている。その結果、第１の電源配線２１の電圧ＶＤＤＨが高くなっている。
【００２４】
そこで、上述したような問題を回避するため、本実施形態の静電保護回路は、上述した図１の静電保護回路の構成に対して、新たな構成を追加している。
【００２５】
図３は、本実施形態に係る静電保護回路の構成を示した電気回路図である。なお、新たに追加した構成以外の基本的な回路構成は、図１に示した静電保護回路と同様であるため、図１に示した構成要素に対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。
【００２６】
図３に示した本実施形態の静電保護回路は、図１に示した構成に加えて、ｐ型ＭＯＳトランジスタ７１と、ｎ型ＭＯＳトランジスタ（第３のｎ型ＭＯＳトランジスタ）３３と、ｎ型ＭＯＳトランジスタ（第４のｎ型ＭＯＳトランジスタ）３４と、抵抗素子（第４の抵抗素子）４４とを備えている。なお、ｐ型ＭＯＳトランジスタ７１、ｎ型ＭＯＳトランジスタ３３及びｎ型ＭＯＳトランジスタ３４は、いずれも１．８Ｖ動作用のトランジスタである。
【００２７】
ｐ型ＭＯＳトランジスタ７１は、第２の電源配線２２に接続されたソースと、第２のｎ型ＭＯＳトランジスタ３２のゲートに接続されたドレインとを有している。ｐ型ＭＯＳトランジスタ７１のバルクは、第２の電源配線２２に接続されている。このｐ型ＭＯＳトランジスタ７１は、後述するように、プルアップトランジスタとして機能する。
【００２８】
ｎ型ＭＯＳトランジスタ３３、ｎ型ＭＯＳトランジスタ３４及び抵抗素子４４で構成された直列回路は、インバータ回路６１の反転信号がハイレベルになったときに、ｐ型ＭＯＳトランジスタ７１のゲートにオン電圧を与えるオン電圧付与回路として機能する。
【００２９】
ｎ型ＭＯＳトランジスタ３３は、インバータ回路６１の反転信号が入力されるゲートと、第１の電源配線２１に接続されたソースとを有している。ｎ型ＭＯＳトランジスタ３３のバルクは、第１の電源配線２１に接続されている。ｎ型ＭＯＳトランジスタ３４は、ｎ型ＭＯＳトランジスタ３２のゲートに接続されたゲートと、ｎ型ＭＯＳトランジスタ３３のドレインに接続されたソースと、ｐ型ＭＯＳトランジスタ７１のゲートに接続されたドレインとを有している。ｎ型ＭＯＳトランジスタ３４のバルクは、ｎ型ＭＯＳトランジスタ３３のドレインに接続されている。抵抗素子４４の一端は第２の電源配線２２に接続され、抵抗素子４４の他端はｐ型ＭＯＳトランジスタ７１のゲートに接続されている。
【００３０】
図１に示した静電保護回路は、以下のように動作する。
【００３１】
図１の比較例の動作ですでに説明したように、ＥＳＤの発生によって第１の電源配線２１と第２の電源配線２２との間に高周波電圧が印加されると、ＲＣ接続ノードＮＲＣの電位は、第１の電源配線２１の電位と等しくなる。その結果、インバータ回路６１の反転出力はハイレベルとなり、ｎ型ＭＯＳトランジスタ３１はオン状態となる。
【００３２】
インバータ回路６１の反転出力（反転信号）は、ｎ型ＭＯＳトランジスタ３３のゲートにも入力している。そのため、ＥＳＤが発生すると、ｎ型ＭＯＳトランジスタ３３がオン状態となる。また、ｎ型ＭＯＳトランジスタ３４のゲートには、抵抗素子４２及び抵抗素子４３で構成された分圧回路によって所定電位が印加されている。そのため、ｎ型ＭＯＳトランジスタ３４もオン状態となっている。その結果、ｎ型ＭＯＳトランジスタ３３、ｎ型ＭＯＳトランジスタ３４及び抵抗素子４４で構成された直列回路は導通状態となり、抵抗素子４４によって電圧ドロップが生じる。この電圧ドロップによってｐ型ＭＯＳトランジスタ７１のゲートにオン電圧が印加され、ｐ型ＭＯＳトランジスタ７１はオン状態となる。すなわち、ｐ型ＭＯＳトランジスタ７１はプルアップトランジスタとして機能し、ｎ型ＭＯＳトランジスタ３２のゲートには、第２の電源配線２２の電位が印加される。これにより、ｎ型ＭＯＳトランジスタ３２のゲート及びソース間の電圧Ｖｇｓを十分に確保することができるようになる。その結果、ｎ型ＭＯＳトランジスタ３２のドレイン及びソース間の電圧Ｖｄｓを小さくすることができる。
【００３３】
上述したように、本実施形態の静電保護回路では、ＥＳＤが発生したときに、ｎ型ＭＯＳトランジスタ３２のドレイン及びソース間の電圧Ｖｄｓを小さくすることができる。その結果、ＥＳＤが発生したときに、図１に示した比較例の静電保護回路に比べて、第１の電源配線２１及び第２の電源配線２２間の電圧を低くすることができる。
【００３４】
図４は、ＥＳＤが発生したときの、本実施形態の静電保護回路を用いた場合の効果を示すための図である。図４（ａ）は、図１に示した比較例における第１の電源配線２１及び第２の電源配線２２間の電圧である。図４（ｂ）は、図３に示した本実施形態における第１の電源配線２１及び第２の電源配線２２間の電圧である。図４（ｃ）は、図３に示した本実施形態における第１の電源配線２１及び中間配線２３間の電圧である。抵抗素子４１、４２及び４３の抵抗値は５００ｋΩとし、容量素子５１の容量値を２ｐＦとしている。本実施形態の場合には、比較例の場合に比べて、第１の電源配線２１及び第２の電源配線２２間の電圧が大幅に減少している。したがって、本実施形態の静電保護回路では、十分な静電保護特性が得られていることがわかる。
【００３５】
以上のように、本実施形態では、ＥＳＤ発生の際に、ｎ型ＭＯＳトランジスタ３３、ｎ型ＭＯＳトランジスタ３４及び抵抗素子４４で構成された直列回路（オン電圧付与回路）によってｐ型ＭＯＳトランジスタ７１をオン状態にすることで、ｐ型ＭＯＳトランジスタ７１がプルアップトランジスタとして機能する。これにより、ｎ型ＭＯＳトランジスタ３２のゲート及びソース間の電圧Ｖｇｓを十分に確保することができ、ｎ型ＭＯＳトランジスタ３２のドレイン及びソース間の電圧Ｖｄｓを小さくすることができる。その結果、第１の電源配線２１及び第２の電源配線２２間の電圧を低くすることができ、十分な静電保護特性を確保することが可能である。
【００３６】
なお、ｎ型ＭＯＳトランジスタ３３、ｎ型ＭＯＳトランジスタ３４及び抵抗素子４４で構成された直列回路（オン電圧付与回路）と、ｐ型ＭＯＳトランジスタ７１の設計例としては、以下のようなものがあげられる。ｎ型ＭＯＳトランジスタ３３及びｎ型ＭＯＳトランジスタ３４については、ゲート長Ｌが０．２μｍでゲート幅Ｗが２μｍ、抵抗素子４４については、抵抗値５ｋΩのポリシリコン抵抗、ｐ型ＭＯＳトランジスタ７１については、ゲート長Ｌが０．２μｍでゲート幅Ｗが６４μｍ、である。本実施形態の静電保護回路は、このような設計例で構成可能であるため、回路面積をあまり増加させることなく、十分な保護特性を有する静電保護回路を得ることが可能である。
【００３７】
（実施形態２）
図５は、第２の実施形態に係る静電保護回路の構成を示した電気回路図である。なお、基本的な回路構成は、図３に示した第１の実施形態の静電保護回路と同様であるため、図３に示した構成要素に対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。
【００３８】
図３に示した第１の実施形態では、インバータ回路６１が単一のインバータで構成されていたが、本実施形態では、インバータ回路６１が直列に接続された複数のインバータで構成されている。ｎ型ＭＯＳトランジスタ３１のゲート及びｎ型ＭＯＳトランジスタ３３のゲートにはいずれも、インバータ回路６１の入力信号の反転信号が入力されている。したがって、基本的な動作は第１の実施形態と同様である。
【００３９】
本実施形態においても、第１の実施形態と同様、ＥＳＤが発生した際に、第１の電源配線２１及び第２の電源配線２２間の電圧を低くすることができ、十分な静電保護特性を確保することが可能である。
【００４０】
（実施形態３）
図６は、第３の実施形態に係る静電保護回路の構成を示した電気回路図である。なお、基本的な回路構成は、図３に示した第１の実施形態の静電保護回路と同様であるため、図３に示した構成要素に対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。
【００４１】
本実施形態では、ｐ型ＭＯＳトランジスタ７１に対して並列に容量素子（第２の容量素子）５２が設けられている。すなわち、第２の電源配線２２に接続された一端と、ｐ型ＭＯＳトランジスタ７１のドレインに接続された他端とを有する容量素子を備えている。この容量素子５２は、ＥＳＤが発生したときに交流的に短絡状態となるため、第１の実施形態の静電保護回路よりも高速にプルアップを行うことが可能である。この容量素子５２には、容量素子５１のキャパシタンスよりも小さなキャパシタンスを有するものを用いることが可能である。
【００４２】
本実施形態においても、第１の実施形態と同様、ＥＳＤが発生した際に、第１の電源配線２１及び第２の電源配線２２間の電圧を低くすることができ、十分な静電保護特性を確保することが可能である。また、本実施形態の静電保護回路は、容量素子５２を設けることでプルアップを高速に行うことが可能である。なお、ｐ型ＭＯＳトランジスタ７１を設けずに容量素子５２を設けた場合には、サイズの大きな容量素子が必要になるが、本実施形態では、ｐ型ＭＯＳトランジスタ７１が設けられているため、容量素子５２のサイズを小さくすることが可能である。
【００４３】
（実施形態４）
図７は、第４の実施形態に係る静電保護回路の構成を示した電気回路図である。なお、基本的な回路構成は、図３に示した第１の実施形態の静電保護回路と同様であるため、図３に示した構成要素に対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。
【００４４】
図３に示した第１の実施形態では、抵抗素子４２及び抵抗素子４３で構成された分圧回路を所定電位付与回路として用いて、ｎ型ＭＯＳトランジスタ３２のゲートに所定電圧を与えていた。本実施形態では、第１の電源の電源パッド１１の第１の電源電位及び第２の電源の電源パッド１２の第２の電源電位とは異なる第３の電位を発生する外部電源の電源パッド１３に、抵抗素子（第５の抵抗素子）４５を介してｎ型ＭＯＳトランジスタ３２のゲートが接続されている。すなわち、本実施形態の所定電位付与回路は、外部電源の電源パッド３３に接続された一端と、ｎ型ＭＯＳトランジスタ３２のゲートに接続された他端とを有する抵抗素子４５を有している。このように、第１の電源電位及び第２の電源電位とは異なる電位を有する外部電源から所定電位を供給することが可能な場合には、本実施形態のような構成を採用することも可能である。外部電源から与えられる所定電圧は、第１の電源の電位及び第２の電源の電位のほぼ中間程度の電圧とすることが好ましい。
【００４５】
本実施形態においても、第１の実施形態と同様、ＥＳＤが発生した際に、第１の電源配線２１及び第２の電源配線２２間の電圧を低くすることができ、十分な静電保護特性を確保することが可能である。また、本実施形態の静電保護回路は、抵抗素子の数を減らすことが可能である。
【００４６】
以上、第１〜第４の実施形態を説明したが、第１〜第４の実施形態で示した構成を適宜組み合わせることも可能である。
【００４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４８】
１１…第１の電源の電源パッド      １２…第２の電源の電源パッド
１３…外部電源の電源パッド
２１…第１の電源配線      ２２…第２の電源配線      ２３…中間配線
３１…第１のｎ型ＭＯＳトランジスタ      ３２…第２のｎ型ＭＯＳトランジスタ
３３…第３のｎ型ＭＯＳトランジスタ      ３４…第４のｎ型ＭＯＳトランジスタ
４１…第１の抵抗素子      ４２…第２の抵抗素子      ４３…第３の抵抗素子
４４…第４の抵抗素子      ４５…第５の抵抗素子
５１…第１の容量素子      ５２…第２の容量素子
６１…インバータ回路
７１…ｐ型ＭＯＳトランジスタ      ＮＲＣ…ＲＣ接続ノード
【図１】
2013198126.tif 000003
【図２】
2013198126.tif 000004
【図３】
2013198126.tif 000005
【図４】
2013198126.tif 000006
【図５】
2013198126.tif 000007
【図６】
2013198126.tif 000008
【図７】
2013198126.tif 000009