(57)【要約】【課題】LSIの設計製造を通じて得られる利益を最大化するためのテスト設計を、適切に選択するためのテスト設計手段選択装置及びテスト設計手段選択方法を提供する。【解決手段】テスト設計は、LSIのチップ面積、テスト実行時間、テストパターン生成時間、故障検出率の４つの項目に影響を与えるため、フルスキャン（FS）設計、組込み自己テスト（BIST）設計、テストデータ圧縮・展開（EDT）設計の３つのテスト設計についてこの 4つの関係をモデル化する。このモデルにより各テスト設計のトレードオフを捉え、設計製造環境に応じた設計製造コストを示し、その結果LSI 設計フローの早い段階で適切なテスト設計（DFT手法とそのパラメータ）を容易に選択できる。このテストモデルを用いることで、いくつかの設計製造環境に応じて適切にテスト設計を選択することができる。【選択図】図１
2013109574.tif 000002
【特許請求の範囲】
【請求項１】
LSI設計製造コストモデルに設計製造環境を表すパラメータを入力する設計・製造パラメータ入力手段、
LSI設計製造コストモデルにテスト設計の影響を表すパラメータを入力するテスト設計パラメータ入力手段、
前記設計・製造パラメータ入力手段及びテスト設計パラメータ入力手段からの信号に基き、第１テスト容易化モデルを構築する第１構築手段、
前記設計・製造パラメータ入力手段及びテスト設計パラメータ入力手段からの信号に基き、第２テスト容易化モデルを構築する第２構築手段、
設計製造環境を表すパラメータのうちの一つであって、LSI製造利益を変動する変動要因パラメータの範囲を入力する変動要因パラメータ入力手段、
前記第１構築手段の出力信号と、前記変動要因パラメータ入力手段の出力信号とを入力し、前記第１テスト容易化モデルによる利益計算を行う第１計算手段、
前記第２構築手段の出力信号と、前記変動要因パラメータ入力手段の出力信号とを入力し、前記第２テスト容易化モデルによる利益計算を行う第２計算手段、
前記第１計算手段及び第２計算手段の出力信号を入力して、両信号を比較し、高い利益が得られる前記第１テスト容易化モデル又は第２テスト容易化モデルの一方を選択する選択手段、
前記選択手段からの選択信号を入力して、これを最適テスト容易化モデルとして表示する最適テスト設計表示手段
を備えてなることを特徴とするテスト設計手段選択装置
【請求項２】
前記第１テスト容易化モデルが、組込み自己テストモデルであり、前記第２テスト容易化モデルが、テストデータ圧縮・展開テストモデルであることを特徴とするテスト設計手段選択装置
【請求項３】
前記テスト設計パラメータが、テスト回路のサイズであることを特徴とする請求項１又は２記載のテスト設計手段選択装置
【請求項４】
前記変動要因パラメータが、ペナルティコスト又は単位面積あたりの故障率であることを特徴とする請求項１、２又は３記載のテスト設計手段選択装置
【請求項５】
LSI設計製造コストモデルに設計製造環境を示すパラメータを入力する設計・製造パラメータ入力ステップ、
LSI設計製造コストモデルにテスト設計の影響を表すパラメータを入力するテスト設計パラメータ入力ステップ、
前記設計・製造パラメータ入力ステップ及びテスト設計パラメータ入力ステップで得られた信号に基き、LSIのテスト容易化設計モデルである第１テスト容易化モデル及び第２テスト容易化モデルを構築するステップ、
該ステップにて構築された２つの第１及び第２テスト容易化モデルに、前記設計製造環境を表すパラメータのうちの一つであってLSI製造利益を変動する変動要因パラメータの範囲を入力するステップ、
前記２つ第１及び第２テスト容易化モデルにより利益を計算するステップ、
該ステップにより得られた前記２つの第１及び第２テスト容易化モデルによる利益を比較して、高い利益が得られるテスト容易化モデルを選択するステップ、
該ステップにより選択されたテスト容易化モデルを最適テスト容易化モデルとして表示するステップ、
を備えてなることを特徴とするテスト設計手段選択方法
【請求項６】
前記第１テスト容易化モデルが、組込み自己テストモデルであり、前記第２テスト容易化モデルが、テストデータ圧縮・展開テストモデルであることを特徴とする請求項５記載のテスト設計手段選択方法
【請求項７】
前記テスト設計パラメータが、テスト回路のサイズであることを特徴とする請求項１記載のテスト設計手段選択方法
【請求項８】
前記変動要因パラメータが、ペナルティコスト又は単位面積あたりの故障率であることを特徴とする請求項４又は５記載のテスト設計手段選択方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、LSI設計製造におけるテスト設計手段選択装置及びテスト設計手段選択装置に関する。
【背景技術】
【０００２】
LSI の高機能化、高集積化に伴い、コンピュータシステムが広く利用されている。そのLSI 設計製造において、コストの面で考慮される点はLSIチップの面積、信頼性、テスト品質、テスト実行時間、テスト生成時間など多項目存在している。
【０００３】
テスト設計・テスト容易化設計の選択もその項目の１つである。テスト容易化設計(DFT：Design For Testability)とは、LSIの故障の有無を調べるテストを行うためのハードウェアを、チップ上に付加することでテスト品質の向上、テスト実行時間の短縮、テスト生成時間の短縮を行う設計であり、係るテスト容易化モデルとして、スキャン設計やテストデータ圧縮・展開（EDT：Embedded Deterministic Test）、組込み自己テスト(BIST： Built In Self Test) など様々な設計モデルが提案されている（非特許文献１〜４、８〜１２）。
【０００４】
テスト設計はハードウェア付加による設計製造コストの増加と引き換えに、市場不良チップによるコスト削減やテストコストの削減などが可能であり、テスト設計ハードウェアの付加率と様々なコストはトレードオフの関係にある。
【０００５】
設計製造前に様々なコストを見積もることで、得られる利益を最大化する設計製造を行うためにコストモデルが提案されている（非特許文献１〜７）。非特許文献１〜３では、テスト設計が設計製造コストに与える影響をモデルに取り入れている。非特許文献１ではBIST設計を抽象度の高いレベルで導入したモデルが示されており、BIST設計を施すことの有効性を評価している。非特許文献２，３ではテスト設計によって影響を受ける部分をパラメータ化してあり、そのパラメータに適切な値を入れることでDFTの影響を見積もることのできるテストモデルとなっている。
【０００６】
また、特許文献１には、LSI内部の信号を観測することができ、かつ回路規模の増大を抑えることができるテスト容易化設計について開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−１２５００８号公報
【非特許文献】
【０００８】
【非特許文献１】S.-K. Lu and C.-Y. Lee，“Modelling economics of DFT and  DFY: a profit perspective,”IIEE Proc.-Comput. Digit. Tech.,  Vol. 151, No. 2, pp.119-126, 2004.
【非特許文献２】Pranab K. Nag, Anne Gattiker, Sichao Wei, R.D. Blanton,and Wojciech Maly，“ Modeling the Economics of Testing:A DFT Perspective, ”IEEE Design & Test of Computers,Test Economics, pp.29-41, 2002.
【非特許文献３】天野，吉川，市原，井上，“ テスト容易性と救済可能性を考慮した歩留まりモデルに関する考察, ” 信学技報( DC2009-41) ,  Vol. 109, No. 316, pp. 89-94,2009 年12 月.
【非特許文献４】Janusz Rajski, Jerzy Tysze, Mark Kassah, Nilanjan  Mukherjee, Rob Thompson, Kun-Han Tsai，“EMBEDDED  DETERMINISTIC TEST FOR LOW COST MANUFACTURING  TEST, ”IEEE ITC INTERNATIONAL TEST  CONFERENCE, Paper 11.1, pp.301-310,2002.
【非特許文献５】JYu-Ting Lin, Tony Ambler，“An Economic Selecting Model  for DFT Strategies, ”Proceedings of the 23rd IEEE VLSI  Test Symposium,2005.
【非特許文献６】Lin Huang, Qiang Xu，“ Test Economics for Homogeneous  Manycore Systems, ”INTERNATIONAL TEST CONFERENCE,  Paper 12.3, 2009.
【非特許文献７】Saeed Shamshiri, Kwang-Ting Cheng，“ Yield and Cost  Analysis of a Reliable NoC, ”IEEE VLSI Test Symposium,  pp.173-178, 2009.
【非特許文献８】Miron Abramovici, Melvin A. Breuer, Arthur D. Friedman，“ DIGITAL SYSTEMS TESTING AND TESTABLE DESIGN,  ”IEEE Press.
【非特許文献９】Scott Davidson, Nur A. Touba，“ Guest Editors’ Introduction:  Profress in Test Compression, ”IEEE Design & Test  of Computers, pp.112-113, 2008.
【非特許文献１０】Kee Sup Kim, Ming Zhang，“ Hierarchical Test Compression  for SoC Designs, ”IEEE Design & Test of Computers,  pp.142-148, 2008.
【非特許文献１１】Rohit Kapur,Thomas W. Williams, Subhasish Mitra，“ Historical  Perspective on Scan Compression, ”IEEE Design &  Test of Computers, pp.114-120, 2008.
【非特許文献１２】Chao-Wen Tzeng,Shi-Yu Huang，“UMC-Scan Test Methodology:  Exploiting the Maximum Freedom of Multicasting, ”  IEEE Design & Test of Computers, pp.132-140, 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述の先行文献に開示のモデルでは、様々な具体的なテスト設計が利益にどのように影響を与えるのか示していないため、テスト設計の選択は示されていない。
【００１０】
本発明は、設計製造コストを考慮したテスト設計選択のためのテスト容易化モデルを提供する。このテストモデルでは、どのテスト設計をどのような形で組み込むことでどのようなトレードオフが利益に影響を与えるのかを表現するために、テスト設計によって影響を受けるパラメータと他のパラメータの関係を明らかにする。その結果、複数のテスト設計のメリットとデメリットを定量的に比較することができ、設計の初期段階で適切なテストモデルが選択できる。これにより、設計製造現場での設計製造の手戻りや再設計などによるコストの削減が可能となる。
【課題を解決するための手段】
【００１１】
請求項１に係るテスト設計手段選択装置は、LSI設計製造コストモデルに設計製造環境を表すパラメータを入力する設計・製造パラメータ入力手段、LSI設計製造コストモデルにテスト設計の影響を表すパラメータを入力するテスト設計パラメータ入力手段、記設計・製造パラメータ入力手段及びテスト設計パラメータ入力手段からの信号に基き、第１テスト容易化モデルを構築する第１構築手段、前記設計・製造パラメータ入力手段及びテスト設計パラメータ入力手段からの信号に基き、第２テスト容易化モデルを構築する第２構築手段、設計製造環境を表すパラメータのうちの一つであって、LSI製造利益を変動する変動要因パラメータの範囲を入力する変動要因パラメータ入力手段、前記第１構築手段の出力信号と、前記変動要因パラメータ入力手段の出力信号とを入力し、前記第１テスト容易化モデルによる利益計算を行う第１計算手段、前記第２構築手段の出力信号と、前記変動要因パラメータ入力手段の出力信号とを入力し、前記第２テスト容易化モデルによる利益計算を行う第２計算手段、前記第１計算手段及び第２計算手段の出力信号を入力して、両信号を比較し、高い利益が得られる前記第１テスト容易化モデル又は第２テスト容易化モデルの一方を選択する選択手段、前記選択手段からの選択信号を入力して、これを最適テスト容易化モデルとして表示する最適テスト設計表示手段を備えてなることを特徴とするものである。
【００１２】
請求項２に係るテスト設計手段選択装置は、前記第１テスト容易化モデルが、BISTモデルであり、前記第２テスト容易化モデルが、EDTモデルであることを特徴とするものである。
【００１３】
請求項３に係るテスト設計手段選択装置は、前記テスト設計パラメータが、テスト回路のサイズであることを特徴とするものである。
【００１４】
請求項４に係るテスト設計手段選択装置は、前記変動要因パラメータが、ペナルティコスト又は単位面積あたりの故障率であることを特徴とするものである。
【００１５】
請求項５に係るテスト設計手段選択方法は、LSI設計製造コストモデルに設計製造環境を示すパラメータを入力する設計・製造パラメータ入力ステップ、LSI設計製造コストモデルにテスト設計の影響を表すパラメータを入力するテスト設計パラメータ入力ステップ、前記設計・製造パラメータ入力ステップ及びテスト設計パラメータ入力ステップで得られた信号に基き、LSIのテスト容易化設計モデルである第１テスト容易化モデル及び第２テスト容易化モデルを構築するステップ、該ステップにて構築された２つの第１及び第２テスト容易化モデルに、前記設計製造環境を表すパラメータのうちの一つであってLSI製造利益を変動する変動要因パラメータの範囲を入力するステップ、前記２つ第１及び第２テスト容易化モデルにより利益を計算するステップ、該ステップにより得られた前記２つの第１及び第２テスト容易化モデルによる利益を比較して、高い利益が得られるテスト容易化モデルを選択するステップ、該ステップにより選択されたテスト容易化モデルを最適テスト容易化モデルとして表示するステップ、を備えてなることを特徴とするものである。
【００１６】
請求項６に係るテスト設計手段選択方法は、前記選択方法において、前記第１テスト容易化モデルが、BISTモデルであり、前記第２テスト容易化モデルが、EDTモデルであることを特徴とするものである。
【００１７】
請求項７に係るテスト設計手段選択方法は、前記テスト設計パラメータが、テスト回路のサイズであることを特徴とするものである。
【００１８】
請求項８に係るテスト設計手段選択方法は、前記変動要因パラメータが、ペナルティコスト又は単位面積あたりの故障率であることを特徴とするものである。
【発明の効果】
【００１９】
本発明によれば、LSIの設計製造時に、より高利益を得ることができるテスト設計手段を容易に選択することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明実施の形態に係るテスト設計手段選択装置及びテスト設計手段選択方法を説明するための概略図である。
【図２】テスト設計手段選択方法を説明するためのフローチャートである。
【図３】フリップフロップを含むテスト対象回路図である。
【図４】前記回路図の全てのフリップフロップにマルチプレクサを付加したフルスキャン設計（シングルスキャンチェーン）を示す回路図である。
【図５】EDTを示す概念図である。
【図６】BISTを示す概念図である。
【図７】テストパターン数と故障検出率の関係を示す曲線図である。
【図８】テストパターン数とテスト実行時間増加率の関係を示す曲線図である。
【図９】ペナルティコストと利益の関係を示す曲線図である。
【図１０】単位面積あたりの故障率と利益の関係を示す曲線図である。
【図１１】１秒あたりのテスタの費用と利益の関係を示す曲線図である。
【発明を実施するための形態】
【００２１】
図１において、１は、LSI設計製造コストモデルであるテスト容易化モデル（以下、単にテストモデルという）に設計製造環境を表すパラメータを入力する設計・製造パラメータ入力手段であり、後述するフリップフロップ数、ゲート数、チップの販売価格等が含まれる、２は、テストモデルにテスト設計の影響を表すパラメータを入力するテスト設計パラメータ入力手段で、テスト回路のサイズ等である。なお、第１及び第２入力手段１，２は、実際には、コンピュータの一つの入力装置から入力することができる。
【００２２】
３は、設計・製造パラメータ入力手段１及びテスト設計パラメータ入力手段２からの信号に基き、第１テストモデルであるBISTモデルを構築する第１構築手段、４は、設計・製造パラメータ入力手段１及びテスト設計パラメータ入力手段２からの信号に基き、第２テストモデルであるEDTモデルを構築する第２構築手段である。
【００２３】
５は、設計製造環境を表すパラメータのうちの一つであって、LSI製造利益を変動する変動要因パラメータの範囲を入力する変動要因パラメータ入力手段であり、典型的にはペナルティコストが選択されるが、変動要因がある他のパラメータ、例えば単位面積当たりの故障率を選択することもできる。
【００２４】
６は、第１構築手段３の出力信号と、変動要因パラメータ入力手段５の出力信号とを入力し、BISTモデルによる利益計算を行う第１計算手段、７は、第２構築手段４の出力信号と、変動要因パラメータ入力５の出力信号とを入力し、EDTモデルによる利益計算を行う第２計算手段、８は、第１計算手段６及び第２計算手段７の出力信号を入力とし、両信号を比較して、BIST又はEDTのうち、高い利益が得られるテストモデルを選択する選択手段、９は、選択手段８から出力される選択信号を入力して、これを最適テストモデルとして表示する最適テスト設計表示手段である。これらはいずれもコンピュータによって処理される。表示手段９により表示されたテストモデルが、テスト設計モデルとして採用される。
【００２５】
前述した各手段においては、図２に示すフローによる処理がなされる。
【００２６】
設計・製造パラメータ入力ステップS1：LSI設計製造コストモデルに設計製造環境を示すパラメータが入力される。
【００２７】
テスト設計パラメータ入力ステップS2：LSI設計製造コストモデルにテスト設計の影響を表すパラメータが入力される。このテスト設計パラメータとして、テスト回路のサイズ等が挙げられる。
【００２８】
ステップS3：設計・製造パラメータ入力ステップS1及びテスト設計パラメータ入力ステップS2で得られた信号に基き、BISTモデル及びEDTモデルが構築される。
【００２９】
ステップS4：ステップS3にて構築された２つのテストモデルに、設計製造環境を表すパラメータのうちの一つであってLSI製造利益を変動する変動要因パラメータの範囲が入力される。このパラメータとして、ペナルティコストや単位面積あたりの故障率などが挙げられる。
【００３０】
ステップS5：２つのテストモデルにより利益が計算される。
【００３１】
ステップS6：ステップS5により得られた２つのテストモデルBIST、EDTによる利益を比較して、高い利益が得られるテストモデルが選択される。
【００３２】
ステップS7：ステップS6により選択されたテストモデルが最適テストモデルとして表示される。
【００３３】
以下、本発明実施の形態を詳述する。
【００３４】
LSI設計製造コストモデルとテスト設計
テストモデルの基本となるLSIの設計製造に関する利益モデルを説明する。これらのテストモデルにおいて、第１構築手段３及び第２構築手段４において、それぞれBIST及びEDTテストモデルが構築され、第１計算手段６及び第２計算手段７により、それぞれBIST及びEDTテストモデルによる利益計算がなされる。
【００３５】
LSIの設計製造販売における利益Profitは、販売によって得られる収入Rと設計製造に関わる費用MCとの差によって導かれる。
【数１】
2013109574.tif 000003
【００３６】
収入Rはいくらのチップ価格をいくつ出荷したのかによって決まる。一方で製造コストMCはLSIチップを製造するにあたっていくらコストがかかるかによって決まる。製造コストは大きく分けて、材料費用、設計費用、パッケージ費用、テスト費用の４つのコストからなる。
【００３７】
以下、収入Rと製造コストMCをさらに詳しく説明する。
収入Rはチップの販売価格P_chipと総販売量（製造量V、歩留まりY、市場不良率DL）の積（数式２）で導かれる。
【数２】
2013109574.tif 000004
【００３８】
歩留まりYは単位面積あたりの故障率pとチップ面積A（数式４）から導かれ（数式３）、市場不良率DLは、故障検出率FC（数式６）と歩留まりYから導かれる（数式５）。
【数３】
2013109574.tif 000005
【数４】
2013109574.tif 000006
【数５】
2013109574.tif 000007
【数６】
2013109574.tif 000008
【００３９】
ここでA_orgはテスト対象回路のチップ面積、α_DFT_Areaはテスト設計を施したことによるチップ面積の増加率、αは故障検出増加率、TPsはテストパターン数である。
【００４０】
製造コストMCはテストコストC_test、シリコンコストC_silicon、パッケージコストC_pack、設計コストC_designの和である。
【数７】
2013109574.tif 000009
【００４１】
テストコストC_testはテスト準備コストC_prepとテスト実行コストC_testerとテスト見逃しコストC_escapeの和である。
【数８】
2013109574.tif 000010
【００４２】
C_prepはテストプログラムコストCprogとテスト生成コストCtest_genの和である。
【数９】
2013109574.tif 000011
【００４３】
テストプログラムコストCprogはテスト生成コストCtest_genに対し、β_test_prog倍として定義され（数式１０）、テスト生成コストCtest_genは以下のように導かれる（数式１１）。
【数１０】
2013109574.tif 000012
【数１１】
2013109574.tif 000013
【００４４】
ここでU_engはエンジニアの人件費、K_test_genはチップ面積に対するテスト生成時間にかかるコストの比率であり、α_DFT_test_genはテスト設計を施したことによるテスト生成時間の増加率である。
【００４５】
C_testerは、チップをテスタに準備する時間T_setup、無故障チップに対する故障チップのテスト時間比β_fail、チップ面積に対するテスト実行時間定数K_test_gen、テスト設計を施したことによるテスト実行時間増加率α_DFT_test_time、テスタの単位時間あたりの使用料P_testerによって導かれる。
【数１２】
2013109574.tif 000014
【００４６】
C_escapeは市場不良によって発生するクレームなどが原因として生じる１チップあたりのペナルティコストβ_escapeを用いて数式１３のように導かれる。
【数１３】
2013109574.tif 000015
【００４７】
シリコンコストC_siliconは、ウェハの費用P_waferとウェハの半径r、ダイを生成することのできるウェハの面積の割合β_waferを用いて導かれる。
【数１４】
2013109574.tif 000016
【００４８】
パッケージコストC_packは、１チップにかかるパッケージ料金P_packを用いて数式１５のように導かれ、設計コストC_designは回路のゲート数g、エンジニアスキルS_eng、設計再利用性ρ、設計複雑性κから数式１６のように導かれる。
【数１５】
2013109574.tif 000017
【数１６】
2013109574.tif 000018
【００４９】
また、それぞれの定数は、設計環境に合わせて与えることで、利益を導くことができる。
【００５０】
本発明に係るモデル化においては、テスト設計は、チップの面積、テストの実行時間、テストパターンの生成時間、故障検出率により影響される。すなわち、材料費用、設計費用、テスト費用（テスタの費用、テストパターン生成の費用、故障検出率）に影響される。それゆえ、テスト設計の影響を表現するための４つのパラメータ数式４、数式６、数式１１、数式１２、すなわち、テスト設計によるチップ面積増加率α_DFT_Area、テスト実行時間増加率α_DFT_test_time、テスト生成時間増加率α_DFT_test_gen、故障検出率FCをテスト設計パラメータとして用いてモデルを表現する。
【００５１】
テスト設計とトレードオフ
4つテスト設計パラメータにはトレードオフがあり、テスト設計や用いる設計パラメータごとに異なる。本実施形態ではテスト設計ごとのトレードオフをモデル化し、より詳細に利益を見積もることで、LSI設計製造時にテスト設計を選択可能にする。例えば、市場不良による１チップあたりのペナルティコストβ_escapeが大きい（又は小さい）とき、EDTとBISTでは、どちらの設計が高利益をもたらすかという課題に対して、EDT（又はBIST）が良いということがわかる。
【００５２】
本実施形態におけるデル化では、スキャンベースの３つのテスト設計法で、フルスキャン設計、EDT、BISTである。以下これらについて説明する。
【００５３】
フルスキャン(FS)設計
一般的なフルスキャン設計、例えば、シングルフルスキャン設計では、図３に示すようなフリップフロップ（FF）を複数配置したテスト対象回路に対して、図４に示すように、全てのフリップフロップ（FF）にマルチプレクサ１０、１０、…を付加することでパス（スキャンパス）を連結させ、テストを行う際に専用ポート（scan in）から直接全てのフリップフロップ（FF）に値を印加し、専用ポート(scan out)でフリップフロップ（FF）の値を観測する。このテスト設計では、すべてのフリップフロップ（FF）にマルチプレクサを必要とする。また、専用ポート（scan in、scan out）が増えれば、複数のスキャンパスを並列に構成することも可能であり（多重スキャン）、この場合はシングルスキャン設計に比べて、テスト実行時間の削減が可能となる。
【００５４】
テストデータ圧縮・展開テスト：EDT（Embedded Deterministic Test）
EDTは、図５に示すように、テストデータをX倍に展開することが可能なXビットのサイズをもつテストデータ展開器（Decompressor）と、圧縮機（Compactor）を、被テスト回路（CUT）と共にチップ上に組み込む方法である。ここでATEは自動テスト装置である。
【００５５】
組み込む回路が大きいほど、面積オーバーヘッドは大きくなるが、テストデータの展開率が大きくなり、スキャンチェーン長が短くなるためテスト実行時間の削減が期待できる。しかし逆に、組み込む回路が小さいほど、面積オーバーヘッドは抑えられるが、テストデータの展開率が小さくなり、スキャンチェーン長が短くならないためテスト実行時間削減の効果が小さくなる。そのため、EDT手法は面積オーバーヘッドとテスト実行時間との間にはトレードオフが存在することが考えられる。
【００５６】
組込み自己テスト：BIST( Built In Self Test)
BISTは、図６に示すように、チップ上に被テスト回路（CUT）と共にX ビットのサイズを持つテスト生成器（Test Pattern Generator）と応答解析器（Signature Analyser）からなるBIST回路を組み込むことでテストを行う方法である。
【００５７】
組み込む回路が大きいほど、面積オーバーヘッドは大きくなるが、生成可能なテストパターン数が増え、故障検出率の向上が期待できる。一方で、組み込む回路が小さいほど、面積オーバーヘッドは抑えられるが、生成可能なテストパターン数は減り、故障検出率の向上も少なくなる。
【００５８】
テスト設計に対するモデル化
４つのパラメータ、すなわちチップ面積増加率α_DFT_Area、テスト実行時間増加率α_DFT_test_time、テスト生成時間増加率α _DFT_test_gen、故障検出率FCを、フルスキャン設計、EDT設計、BIST設計に対して適用しモデルを作成する。
【００５９】
面積増加率α_DFT_Area
面積増加率は、テスト設計を行う前のチップ面積に対するテスト設計が要する面積の比であるため、次の式で表される。
【数１７】
2013109574.tif 000019
【００６０】
ここでA_DFTはテスト設計が要する面積であり、FS設計、EDT設計、BIST設計を施した面積A_FS、A_EDT、A_BISTのいずれかであるとする。A_FSはすべてのフリップフロップにマルチプレクサが付加されるため、以下のようにして導かれる。
【数１８】
2013109574.tif 000020
【００６１】
ここでFFsはフリップフロップ数、A_muxはマルチプレクサの面積である。
【００６２】
面積A_EDTは、図５からもわかるように、FS設計の面積A_FSと、ビット幅Xに応じた展開器の面積A_decomp(X)と、Xの関数である圧縮機A_comp(X)との和である。
【数１９】
2013109574.tif 000021
【００６３】
面積A_BISTは、図６からもわかるように、FS設計の面積A_FSとビット幅Xに応じたテストパターン生成器の面積A_tpg(X)とXの関数である応答解析器の面積A_sa(X)との和である。
【数２０】
2013109574.tif 000022
【００６４】
テスト実行時間増加率α_DFT_test_time
テスト実行時間増加率は、スキャンベースのテスト設計法についてモデル化を行うため、シングルスキャンチェーンのスキャン設計を施したものを基準とする。それゆえ、以下のように決まる。
【数２１】
2013109574.tif 000023
【００６５】
ここで、T_test_DFTはそれぞれのテスト設計に対するテスト実行時間であり、T_test_SingleFullScanはシングルスキャンチェーンのスキャン設計を施したときのテスト実行時間である。ゆえに、シングルスキャンチェーンのスキャン設計を施した場合のテスト実行時間増加率α_DFT_test_timeは1となる。
【００６６】
フルスキャン設計のテスト実行時間T_test_FSは以下のように表現される。
【数２２】
2013109574.tif 000024
【００６７】
ここでv_ATEは、自動テスト装置ATEからチップ内部へテストパターンを転送する速度[bit/秒]である。
【００６８】
EDT手法のテスト実行時間T_test_EDTは、以下のようになる。
【数２３】
2013109574.tif 000025
【００６９】
ここで括弧内の第１項は内部スキャンフリップフロップにデータを満たすためにかかるクロック数、第２項は展開器に圧縮されたテストパターンを満たすためにかかるクロック数である。
【００７０】
同様にBIST方法を以下のように表現する。
【数２４】
2013109574.tif 000026
【００７１】
ここで、第１項は内部スキャンフリップフロップにデータを満たすためにかかる時間、第２項はテストパターン生成器に初期値を満たすためにかかる時間である。BISTではこの２つの動作速度は異なるため、テストパターン生成器に初期値を満たす際の速度はv_ATE、内部スキャンフリップフロップ内に値を満たす速度はv_scanとし、一般にv_ATE ≦ v_scanである。
【００７２】
テスト生成時間増加率α_DFT_gen_time
テスト生成時間増加率α_DFT_gen_timeに関しても、テスト実行時間増加率α_DFT_test_timeと同様に、シングルスキャンチェーンのスキャン設計を施したものを基準とする。それゆえ、シングルスキャンチェーンのスキャン設計を施した場合のテスト生成時間増加率α_DFT_gen_timeは1となる。テスト実行時間の増加率は、テストの能力（テストパターン数や故障検出率）やDFTの構造（組込む回路の面積）によって決められ、テスト設計ごとに定数を与えるものとする。
【００７３】
故障検出率FC_DFT
故障検出率とテストパターン数の関係は数式６で表現されるが、パラメータαを調整するだけでは実験結果にうまく適応することができないことが実験により確認された。故障は、その検出のしやすさが、故障毎に異なっていているためであると考えられる。そこで、数式６の線形和でテストパターン数と故障検出率の関係を表すことにする。
【数２５】
2013109574.tif 000027
【００７４】
ここで、φ_DFT_iとα_DFT_iは被テスト回路の複雑さやテスト設計の構造によって決まるものとする。数式２５は、数式６に比べて、より詳細に故障検出率を表現している。
【００７５】
テスト設計の選択例
以下、第１テストモデルとしてBISTを、第2テストモデルとしてEDTを採用した場合において、最も利益が高くなるテスト方法を選択できる例を示す。なお、FSを加えた３モデルとし、この中からいずれか２つのモデルについてそのうち１つのモデルを選択することも、または３つのモデルの中から選択することも可能である。この実施形態では、FSモデルはBISTとEDTモデルの基準となっているモデルであり、FSモデルに基づく設計を行った上でBISTモデルかEDTモデルかを選択する場合が多いと考えられるため、BIST及びEDTの２つのモデルとした。
【００７６】
テスト設計アーキテクチャの詳細
EDTは、5倍、10倍、25倍の圧縮展開能力を持つEDT（EDT-5x、EDT-10x、EDT-25x）とした。すなわち、X=5、10、25である。
【００７７】
数式２５におけるnは２とし、α_EDT_1は0.01、α_EDT_2は0.00001、v_ATE=v_scanとした。φ_EDT_iは、非特許文献４に記載のデータをもとに、最小二乗法から決まり、面積増加率α _EDT_Areaとテスト生成時間増加率α_EDT_test_genは同文献４のデータから、表１のように決めた。
【表１】
2013109574.tif 000028
【００７８】
この結果、故障検出率FC_EDTとテスト実行時間増加率α_EDT_test_timeにおいてはテストパターン数TPs以外のパラメータが決まり、TPsの関数となり、テストパターン数TPsに応じて決まる。
【００７９】
BISTは、実際にテスト生成器を設計し、ゲート数が2万程度の被テスト回路に対して計算器実験を行うことで、故障検出率と故障検出率の関係を明らかにした。この関係をもとに、φ_BIST_i、α_BIST_iを次のように決定した。まず、EDTと同様に数式２５におけるnは２とし、面積増加率α_BIST_1は0.01、面積増加率α _BIST_2は0.00001、v_ATE=v_scanとした。そして、実験で得られた結果と上記の条件下の数式２５を用いて線形最小二乗法を行うことでφ_BIST_i、α_BIST_iを算出した。
【００８０】
面積増加率α_BIST_Areaは想定したアーキテクチャから決まり、テスト生成時間増加率α_BIST_test_genは非特許文献１を参考にし、1/590と想定した（表２）。EDTと同様に、故障検出率FC_BISTとテスト実行時間増加率α_BIST_test_timeにおいては、テストパターン数TPs以外のパラメータが決まることで、TPsの関数となり、テストパターン数TPsに応じて決まる。
【表２】
2013109574.tif 000029
【００８１】
以上のようにして作成したモデルから、図７に、EDTとBISTにおける故障検出率FCとテストパターン数TPsの関係を示す。EDTはBISTに比べ、故障検出増加率が大きく、少ないテストパターン数で高い故障検出率を達成する。逆にBISTは多くのテストパターン数を必要とすることがわかる。
【００８２】
EDTとBISTにおけるテスト実行時間増加率α_DFT_test_timeとテストパターン数TPsの関係を図８に示す。EDT、BISTとも、テストパターン数を増加させるとテスト実行時間増加率も増えていることがわかる。このように、作成したモデルではそれぞれのテスト設計に応じて、テストパターン数TPsに対する故障検出率、およびテスト実行時間増加率α_DFT_test_timeの特徴を表現している。
【００８３】
テスト設計の特徴と選択例
EDTとBISTを対象として、設計製造環境に応じて、実施形態のモデルによって、最も利益が高くなるテストモデルを選択する例を説明する。
【００８４】
EDTとBISTに対して、市場不良による１チップあたりのペナルティコストβ_escapeと利益Profitの関係を、図９に示す。ペナルティコストを含む他の設計製造環境を表すパラメータを表３に示す。
【表３】
2013109574.tif 000030
【００８５】
これらの設計・製造パラメータは、設計・製造パラメータ入力手段１より入力される。また、ペナルティコストβ_escapeは、変動要因パラメータ範囲入力手段５より入力される。テストパターン数TPsに関しては、それぞれのβ_escapeに応じて、最も利益をもたらすテストパターン数を提案モデルにより導き、そのときの利益を示している。
【００８６】
EDT-25x及びBIST24bitのいずれかを選択する場合において、市場不良による１チップあたりのペナルティコストβ_escapeが比較的小さいとき（β_escape<lineA）、つまり市場不良に対しての制約が比較的厳しくない設計製造環境下においてはBIST設計がより高利益であることがわかる。ここでlineAは、EDT-25x特性曲線とBIST24bit特性曲線の交点に対応するペナルティコストβ_escapeであり、50,000,000＄（ドル）である。
【００８７】
一方、EDT-25x及びBIST36bitのいずれかを選択する場合において、ペナルティコストβ_escapeが比較的大きいとき（lineB<β_escape）、つまり市場不良に対しての制約が比較的厳しくない設計製造環境下においてはEDT設計がより高利益であることがわかる。ここでlineBは、EDT-25x特性曲線とBIST36bit特性曲線の交点に対応するペナルティコストβ_escapeであり、75,000,000＄（ドル）である。
【００８８】
lineA,lineBを基準としたEDT又はBISTの選択は、選択手段８によりなされ、その結果は、最適テスト設計表示手段９に表示される。
【００８９】
市場不良による１チップあたりのペナルティコストβ_escapeが大きくなるにつれてEDTの中でも、最も利益を産む方法は異なる。ペナルティコストβ _escapeが小さい場合はEDT-5xが最も高利益となり、ペナルティコストβ_escapeが大きい場合ではEDT-25xが最も高利益となっている。これは市場不良による１チップあたりのペナルティコストβ_escapeが大きい場合においては、より高い故障検出率をもたらすEDT手法が利益を産むため、多くのテストパターン数を印加できるものが高利益となるためである。
【００９０】
さらに、多くのテストパターン数を印加するとテスト実行時間が増加し、テスト実行にかかるコストが増え、利益が減少してしまうという面もある。そのため、単位テスト実行時間あたりに多くのテストパターンを印加することのできるEDT-25xが、市場不良による１チップあたりのペナルティコストβ_escapeが大きい場合において高利益となる。
【００９１】
EDT-25x手法とBIST36bit手法に対して、単位面積あたりの故障率pと利益Profitの関係を図１０に示す。単位面積あたりの故障率pが0.0000075より小さいときは、BIST36bitが高利益であるが、pが0.0000075よりも大きくなるとEDT-25xの方が高利益となることがわかる。
【００９２】
また、EDT手法とBIST手法に対して、１秒あたりのテスタの費用P_waferと利益Profitの関係  を図１１に示す。１秒あたりのテスタの費用P_testerが比較的小さいときは、多くのテストパターンを要するBIST手法が高利益となっている。これは多くのテストパターンを要して高い故障検出率を達成する手法においてはテストにかかるコストが大きくならないためである。一方、１秒あたりのテスタの費用P_testerが比較的大きいときは、前述とは逆に少ないテストパターンで高い故障検出率を達成するEDT手法がより利益をもたらす結果となる。
【００９３】
このようにそれぞれの設計製造環境においてどのテスト設計がより高利益かを判定することができる。
【００９４】
以上のように、テスト設計に応じた面積オーバーヘッド増加率、テスト実行時間増加率、テスト生成時間増加率、故障検出率のトレードオフを表現することでLSI設計製造環境に対して、より高利益となるテスト設計が選択可能となる。
【符号の説明】
【００９５】
１        設計・製造パラメータ入力手段
２        テスト設計パラメータ入力手段
３        第１構築手段
４        第２構築手段
５        変動要因パラメータ入力手段
６        第１計算手段
７        第２計算手段
８        選択手段
９        最適テスト設計表示手段
１０      マルチプレクサ
【図１】
2013109574.tif 000031
【図２】
2013109574.tif 000032
【図３】
2013109574.tif 000033
【図４】
2013109574.tif 000034
【図５】
2013109574.tif 000035
【図６】
2013109574.tif 000036
【図７】
2013109574.tif 000037
【図８】
2013109574.tif 000038
【図９】
2013109574.tif 000039
【図１０】
2013109574.tif 000040
【図１１】
2013109574.tif 000041
【手続補正書】
【提出日】平成23年11月22日(2011.11.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
前記第１テスト容易化モデルが、組込み自己テストモデルであり、前記第２テスト容易化モデルが、テストデータ圧縮・展開テストモデルであることを特徴とする請求項１記載のテスト設計手段選択装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
前記テスト設計パラメータが、テスト回路のサイズであることを特徴とする請求項５又は６記載のテスト設計手段選択方法
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
前記変動要因パラメータが、ペナルティコスト又は単位面積あたりの故障率であることを特徴とする請求項５、６又は７記載のテスト設計手段選択方法
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、LSI設計製造におけるテスト設計手段選択装置及びテスト設計手段選択方法に関する。