【手続補正書】
【提出日】平成26年5月9日(2014.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の表面の上方に配置されている第一のパッドと、
該基板の第一の金属酸化物半導体（ＭＯＳ）トランジスタであって、該第一のＭＯＳトランジスタは、第一の型であり、該第一のＭＯＳトランジスタは、ゲート、ソースおよびドレインを含み、該ドレインは、該第一のパッドに電気的に接続されており、該ソースは、第一の供給電圧に電気的に接続されている、第一のＭＯＳトランジスタと、
該基板の第二のＭＯＳトランジスタであって、該第二のＭＯＳトランジスタは、該第一の型とは反対の第二の型であり、該第二のＭＯＳトランジスタは、ゲート、ソース、ドレインおよび本体を含み、該ゲートは、制御信号を受信するように構成されており、該ドレインは、該第一のＭＯＳトランジスタのゲートに電気的に接続されている、第二のＭＯＳトランジスタと、
該基板の第三のＭＯＳトランジスタであって、該第三のＭＯＳトランジスタは、該第一の型であり、該第三のＭＯＳトランジスタは、ゲート、ドレイン、ソースおよび本体を含み、該ゲートは、バイアス信号を受信するように構成されており、該ドレインは、第二の供給電圧に電気的に接続されており、該ソースは、該第二のＭＯＳトランジスタのソースに電気的に接続されており、該本体は、第一の参照電圧に電気的に接続されている、第三のＭＯＳトランジスタと、
該基板の第四のＭＯＳトランジスタであって、該第四のＭＯＳトランジスタは、該第一の型であり、該第四のＭＯＳトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、該制御信号に電気的に接続されており、該ドレインは、該第一のＭＯＳトランジスタのゲートに電気的に接続されている、第四のＭＯＳトランジスタと、
を含み、該第二のＭＯＳトランジスタの本体は、該第三のＭＯＳトランジスタのソースに電気的に接続されていることにより、一時的な信号イベントが該第一のパッド上で受け取られた場合に、該第二のＭＯＳトランジスタのドレインから該第二の供給電圧まで該第二のＭＯＳトランジスタの本体を通り流れる電流を妨げる、集積回路。
【請求項２】
第五のＭＯＳトランジスタおよびフィルタ回路をさらに含み、該フィルタ回路は、前記第二の供給電圧をフィルタリングして、フィルタリングされた出力を生成するように構成されており、該第五のＭＯＳトランジスタは、前記基板のトランジスタであり、前記第一の型であり、該第五のＭＯＳトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、該フィルタリングされた出力に電気的に接続されており、該ドレインは、前記第四のＭＯＳトランジスタのソースに電気的に接続されており、該ソースは、前記第一の供給電圧に電気的に接続されている、請求項１に記載の集積回路。
【請求項３】
前記フィルタ回路は、抵抗器およびコンデンサーを含み、該抵抗器は、前記第二の供給電圧に電気的に接続されている第一の端、および該コンデンサーの第一の端と前記第五のＭＯＳトランジスタのゲートとに前記フィルタリングされた出力において電気的に接続されている第二の端を含み、該コンデンサーは、前記第一の供給電圧に電気的に接続されている第二の端をさらに含み、該抵抗器およびコンデンサーは、前記一時的な信号イベントが前記第一のパッド上で受け取られた場合に、該第二の供給電圧をフィルタリングするように構成されている、請求項２に記載の集積回路。
【請求項４】
前記抵抗器は、約１５０ｋΩ〜約３００ｋΩの範囲の抵抗を有しており、前記コンデンサーは、約１．５ｐＦ〜約２．５ｐＦの範囲の静電容量を有している、請求項３に記載の集積回路。
【請求項５】
前記第一のＭＯＳトランジスタは、高電圧二重拡散ＭＯＳ（ＤＭＯＳ）トランジスタである、請求項１に記載の集積回路。
【請求項６】
前記バイアス信号は、前記第三のＭＯＳトランジスタのゲートとソースとの間の電圧の大きさが該第三のＭＯＳトランジスタの最大定格ゲート−ソース電圧の約１．０〜約１．５倍となるように選択された電圧レベルを有している、請求項１に記載の集積回路。
【請求項７】
前記第一の型は、ｐ型であり、前記第二の型は、ｎ型である、請求項１に記載の集積回路。
【請求項８】
前記第一の型は、ｎ型であり、前記第二の型は、ｐ型である、請求項１に記載の集積回路。
【請求項９】
前記第一の供給電圧は、接地供給であり、前記第二の供給電圧は、正の供給電圧である、請求項８に記載の集積回路。
【請求項１０】
前記第一の参照電圧は、前記第一の供給電圧である、請求項１に記載の集積回路。
【請求項１１】
一時的な信号イベントからの保護を提供する方法であって、
該方法は、
第一のパッドを基板の表面の上方に形成することと、
第一の金属酸化物半導体（ＭＯＳ）トランジスタを該基板上に形成することであって、該第一のＭＯＳトランジスタは、第一の型であり、該第一のＭＯＳトランジスタは、ゲート、ソースおよびドレインを含み、該ドレインは、該第一のパッドに電気的に接続されており、該ソースは、第一の供給電圧に電気的に接続されている、ことと、
第二のＭＯＳトランジスタを該基板上に形成することであって、該第二のＭＯＳトランジスタは、該第一の型の反対の第二の型であり、該第二のＭＯＳトランジスタは、ゲート、ソース、ドレインおよび本体を含み、該ゲートは、制御信号を受信するように構成されており、該ドレインは、該第一のＭＯＳトランジスタのゲートに電気的に接続されている、ことと、
第三のＭＯＳトランジスタを該基板上に形成することであって、該第三のＭＯＳトランジスタは、該第一の型であり、該第三のＭＯＳトランジスタは、ゲート、ドレイン、ソースおよび本体を含み、該ゲートは、バイアス信号を受信するように構成されており、該ドレインは、第二の供給電圧に電気的に接続されており、該ソースは、該第二のＭＯＳトランジスタのソースに電気的に接続されており、該本体は、第一の参照電圧に電気的に接続されている、ことと、
第四のＭＯＳトランジスタを該基板上に形成することであって、該第四のＭＯＳトランジスタは、該第一の型であり、該第四のＭＯＳトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、該制御信号に電気的に接続されており、該ドレインは、該第一のＭＯＳトランジスタのゲートに電気的に接続されている、ことと
を含み、該第二のＭＯＳトランジスタの本体は、該第三のＭＯＳトランジスタのソースに電気的に接続されていることにより、一時的な信号イベントが該第一のパッド上で受け取られた場合に、該第二のＭＯＳトランジスタのドレインから該第二の供給電圧まで該第二のＭＯＳトランジスタの本体を通り流れる電流を妨げる、方法。
【請求項１２】
第五のＭＯＳトランジスタを前記基板上に形成することをさらに含み、該第五のＭＯＳトランジスタは、前記第一の型であり、該第五のＭＯＳトランジスタは、ゲート、ドレインおよびソースを含み、該ゲートは、前記第二の供給電圧のフィルタリングされたバージョンを受け取るように構成されており、該ドレインは、前記第四のＭＯＳトランジスタのソースに電気的に接続されており、該ソースは、前記第一の供給電圧に電気的に接続されている、請求項１１に記載の方法。
【請求項１３】
抵抗器およびコンデンサーを含むフィルタを提供することをさらに含み、該抵抗器は、前記第二の供給電圧に電気的に接続されている第一の端、および該コンデンサーの第一の端と前記第五のＭＯＳトランジスタのゲートとに前記フィルタリングされた出力において電気的に接続されている第二の端を含み、該コンデンサーは、前記第一の供給電圧に電気的に接続されている第二の端をさらに含み、該抵抗器およびコンデンサーは、前記一時的な信号イベントが前記第一のパッド上で受け取られた場合に、前記第四のＭＯＳトランジスタが該一時的な信号イベント中に前記第一のＭＯＳトランジスタのゲートを帯電または放電することを妨げるように、該第二の供給電圧をフィルタリングするように構成されている、請求項１２に記載の方法。
【請求項１４】
前記抵抗器は、約１５０ｋΩ〜約３００ｋΩの範囲の抵抗を有しており、前記コンデンサーは、約１．５ｐＦ〜約２．５ｐＦの範囲の静電容量を有している、請求項１３に記載の方法。
【請求項１５】
前記第一のＭＯＳトランジスタは、高電圧二重拡散ＭＯＳ（ＤＭＯＳ）トランジスタである、請求項１１に記載の方法。
【請求項１６】
前記バイアス信号は、前記第三のＭＯＳトランジスタのゲートとソースとの間の電圧の大きさが該第三のＭＯＳトランジスタの最大定格ゲート−ソース電圧の約１．０〜約１．５倍になるように選択された電圧レベルを有している、請求項１１に記載の方法。
【請求項１７】
前記第一の型は、ｐ型であり、前記第二の型は、ｎ型である、請求項１１に記載の方法。
【請求項１８】
前記第一の型は、ｎ型であり、前記第二の型は、ｐ型である、請求項１１に記載の方法。
【請求項１９】
前記第一の参照電圧は、前記第一の供給電圧である、請求項１１に記載の方法。