(57)【要約】【課題】複数の埋め込みゲート型トランジスタが形成されたメモリセル領域と周辺回路領域を有する半導体装置の製造において、前記埋め込みゲート型トランジスタの半導体層とコンタクトプラグとの接触抵抗及び前記埋め込みゲート型トランジスタ毎の電流駆動特性のばらつきの増加を防ぐ。【解決手段】半導体基板上に第１の半導体層と、前記第１の半導体層の下面と接する前記第１の半導体層よりも低い不純物濃度である第２の半導体層とを形成する工程と、前記第１の半導体層及び前記第２の半導体層から成る活性領域を少なくとも２つの領域に分ける溝内にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の主面を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記第１の半導体層の上面の一部を露出させるコンタクトホールに導電膜を埋め込んでコンタクトプラグを形成する工程を有する半導体装置の製造方法。【選択図】図２５
2013069779.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に第１の半導体層を形成する工程と、
前記第１の半導体層と同じ導電型であって、前記第１の半導体層よりも低い不純物濃度である第２の半導体層を、前記第１の半導体層の下面と接するように形成する工程と、
前記半導体基板に前記第１の半導体層及び前記第２の半導体層を含む活性領域を規定する工程と、
前記活性領域を横断して、前記第１の半導体層及び前記第２の半導体層を前記活性領域内で少なくとも２つの領域に分ける溝を形成する工程と、
前記溝内にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板の主面を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記第１の半導体層の上面の一部を露出させるコンタクトホールを形成する工程と、
前記コンタクトホールを導電膜で埋め込んでコンタクトプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記コンタクトホールを前記第１の半導体層の一部がえぐられるまで開口させて、前記コンタクトホール内に前記導電膜を充填することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板にシリコン基板を用い、
前記第１の半導体層及び前記第２の半導体層として砒素ドープシリコンを用いることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第1の半導体層の上面と接するようにビット線を形成する工程と、
前記コンタクトプラグの上面と接するようにキャパシタを形成する工程と、
を有することを特徴とする請求項１〜請求項３のいずれかの請求項に記載の半導体装置の製造方法。
【請求項５】
半導体基板の主面上に形成された第１の半導体層と、
前記第１の半導体層の下面と接するように形成された、前記第１の半導体層と同じ導電型であって、前記第１の半導体層よりも低い不純物濃度である第２の半導体層と、
前記第1の半導体層と前記第２の半導体層を有する活性領域と、
前記活性領域を横断して、前記第１の半導体層及び前記第２の半導体層を前記活性領域内で少なくとも２つの領域に分ける溝の内部にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の主面を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記第１の半導体層の上面の一部を露出させるように形成されたコンタクトホールに導電膜が埋め込まれることにより形成されたコンタクトプラグと、
を有することを特徴とする半導体装置。
【請求項６】
前記コンタクトホールが前記第１の半導体層の一部をえぐるように形成され、前記コンタクトプラグの底部が前記第１の半導体層内に埋め込まれていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体基板にシリコン基板が用いられ、
前記第１の半導体層及び前記第２の半導体層として砒素ドープシリコンが用いられることを特徴とする請求項５または請求項６に記載の半導体装置。
【請求項８】
前記第1の半導体層の上面に接するように形成されたビット線と、
前記コンタクトプラグの上面に接するように形成されたキャパシタと、
を有することを特徴とする請求項５〜請求項７のいずれかの請求項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、特に埋め込みゲート型トランジスタを含む半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の高集積化が進み、半導体装置に使用される半導体素子の微細化が進められている。また、半導体素子の微細化に伴い、従来のプレーナ型トランジスタに代えて、短チャネル効果を防止する効果の高い溝型ゲート電極やゲート電極用の溝の側面部分にチャネル層が設けられた縦型トランジスタが用いられるようになっている。
【０００３】
特許文献１には、溝型ゲート構造の電界効果トランジスタ（以降、埋め込みゲート型トランジスタ）及びその製造方法が開示されている。この埋め込みゲート型トランジスタは、メモリセル領域と周辺回路領域とから構成されている。メモリセル領域には、素子分離領域により分離された複数の活性領域が第1の方向に形成されている。また、ワード線として機能する溝型ゲート電極（以降、埋め込みゲート電極）と、素子分離用の埋め込み配線が、第1の方向にそれぞれ複数形成されている。また、第1の方向に交差する第２の方向に、複数のビット線が一定間隔で形成されている。更に、埋め込みゲート電極と活性領域とが交差する領域に、それぞれメモリセルが形成されている。
【０００４】
このような埋め込みゲート型トランジスタにおいては、埋め込みゲート電極によって分離された活性領域にコンタクトプラグが接続されることにより、コンタクトプラグを通して活性領域への電気的な接続が可能になる。
【０００５】
特許文献１に示されているように、埋め込みゲート型トランジスタがＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）に適用される場合は、埋め込みゲート電極の形成によって、活性領域がソースドレイン領域として機能する部分に分離される。また、コンタクトプラグはソースドレイン領域とＤＲＡＭの上部に設けられるキャパシタとを接続するように形成される。このコンタクトプラグをキャパシタコンタクトプラグと称する。キャパシタコンタクトプラグにより、キャパシタとソースドレイン領域とが通電される。ＤＲＡＭでは、ビット線と埋め込みゲート電極のそれぞれの電位の切り替えに応じて、キャパシタコンタクトプラグと活性領域を介して、キャパシタとビット線間の充放電が行われる。
【０００６】
このＤＲＡＭの製造工程では、埋め込みゲート電極の形成によって、活性領域が埋め込みゲート型トランジスタのソースドレイン領域として機能する不純物半導体層に分割され、この不純物半導体層上に、キャパシタコンタクトプラグ形成用のコンタクトホールが形成される。そして、コンタクトホール内から不純物半導体層に不純物イオンを注入することにより、不純物半導体層とコンタクトプラグとの界面下に、低抵抗である高濃度不純物半導体層が形成される。そして、不純物半導体層の下部には、高抵抗の低濃度不純物半導体層が形成される。
このようにして形成された不純物半導体層の構成によれば、特に電界が集中する高濃度不純物半導体層と、高濃度不純物半導体層の下に形成された低濃度不純物半導体層との界面の接触面積が拡大される。その結果、コンタクトプラグと高濃度不純物半導体層との接触抵抗が低減される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１２９５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、埋め込みゲート型トランジスタ（半導体装置）において、ソースドレイン領域として機能する半導体層に給電を行うために、コンタクトプラグを半導体層に接続する場合、コンタクトプラグ形成用のコンタクトホールの加工精度により、コンタクトプラグと半導体層との接触面積がトランジスタ毎にばらついてしまう。その結果、従来の埋め込みゲート型トランジスタの製造方法では、コンタクトプラグと半導体層との接触抵抗及びトランジスタの電流駆動特性のばらつきが増大する問題があった。
【０００９】
また、従来の埋め込みゲート型トランジスタの製造方法では、コンタクトホールを形成した後に、コンタクトホールに接する活性領域の半導体層に不純物イオンを注入することにより高濃度不純物半導体層を形成する。この形成方法では、前述のようにコンタクトプラグと高濃度不純物半導体層との接触面積にトランジスタ毎のばらつきが生じた際に、高濃度不純物半導体層の不純物濃度を均一にすることが難しくなってしまう。また、不純物のイオン注入によって形成された高濃度不純物半導体層と、その下部に形成された低濃度不純物半導体層との界面がブロードになるため、半導体層における不純物濃度の制御が困難になる問題があった。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、半導体基板の主面上に第１の半導体層を形成する工程と、第１の半導体層と同じ導電型であって、第１の半導体層よりも低い不純物濃度である第２の半導体層を第１の半導体層の下面と接するように形成する工程と、半導体基板に第１の半導体層及び第２の半導体層を含む活性領域を規定する工程と、活性領域を横断して、第１の半導体層及び第２の半導体層を活性領域内で少なくとも２つの領域に分ける溝を形成する工程と、溝内にゲート絶縁膜を介してゲート電極を形成する工程と、半導体基板の主面を覆う層間絶縁膜を形成する工程と、層間絶縁膜を貫通し、第１の半導体層の上面の一部を露出させるコンタクトホールを形成する工程と、コンタクトホールを導電膜で埋め込んでコンタクトプラグを形成する工程とを有することを特徴とする。
【００１１】
また、本発明の半導体装置は、半導体基板の主面上に形成された第１の半導体層と、第１の半導体層の下面と接するように形成された、第１の半導体層と同じ導電型であって、第１の半導体層よりも低い不純物濃度である第２の半導体層と、第1の半導体層と第２の半導体層を有する活性領域と、活性領域を横断して、第１の半導体層及び第２の半導体層を活性領域内で少なくとも２つの領域に分ける溝の内部にゲート絶縁膜を介して形成されたゲート電極と、半導体基板の主面を覆うように形成された層間絶縁膜と、層間絶縁膜を貫通し、第１の半導体層の上面の一部を露出させるように形成されたコンタクトホールに導電膜が埋め込まれることにより形成されたコンタクトプラグを有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、半導体基板の主面上に高濃度の不純物を含む第１の半導体層（低抵抗層）が形成され、第１の半導体層の下面に接して低濃度の不純物を含む第２の半導体層（高抵抗層）が形成される。この構成では、活性領域とコンタクトプラグが第1の半導体層を介して接続される。したがって、低抵抗層と高抵抗層との接触面積は、第1の半導体層と第２の半導体層との接触面積によって決まり、低抵抗であるコンタクトプラグと活性領域との接続面積には依存しない。即ち、コンタクトホールの加工精度によって、第1の半導体層と第２の半導体層との接触面積のばらつきが生じることを防ぐことができる。従って、低抵抗層と高抵抗層との接触面積を活性領域の面積と同程度にすることができる。従来のように、第２の半導体層にコンタクトプラグを直接接続するよりも、第1の半導体層と第２の半導体層との接触面積を大きくとることができる。また、コンタクトプラグと半導体層との接触抵抗を低減すると共に、そのばらつきを抑えることができる。その結果、トランジスタ毎の電流駆動特性のばらつきを低減することができる。
【００１３】
更に、本発明の半導体装置の製造方法では、半導体基板の主面上に、予め第1の半導体層及びその下面に接する第２の半導体層を形成した後に、第1の半導体層に接続するコンタクトプラグを形成する。
従って、トランジスタ毎の第1の半導体層の不純物濃度を均一にすることができる。また、第1の半導体層と第２の半導体層との界面がブロードになることがなく、各半導体層の不純物濃度の制御を容易に行うことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明を適用した第１実施形態の半導体装置を示す平面図である。
【図２】本発明を適用した第１実施形態の半導体装置を示す断面図である。
【図３】本発明を適用した第１実施形態の半導体装置の一製造工程を示す平面図である。
【図４】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図３に示すＡ−Ａ´線に沿った断面図である。
【図５】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図３に示すＢ−Ｂ´線に沿った断面図である。
【図６】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図３に示すＣ−Ｃ´線に沿った断面図である。
【図７】本発明を適用した第１実施形態の半導体装置の一製造工程を示す平面図である。
【図８】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図７に示すＡ−Ａ´線に沿った断面図である。
【図９】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図７に示すＢ−Ｂ´線に沿った断面図である。
【図１０】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図７に示すＣ−Ｃ´線に沿った断面図である。
【図１１】本発明を適用した第１実施形態の半導体装置の一製造工程を示す平面図である。
【図１２】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図１１に示すＡ−Ａ´線に沿った断面図である。
【図１３】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図１１に示すＢ−Ｂ´線に沿った断面図である。
【図１４】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図１１に示すＣ−Ｃ´線に沿った断面図である。
【図１５】本発明を適用した第１実施形態の半導体装置の一製造工程を示す平面図である。
【図１６】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図１５に示すＡ−Ａ´線に沿った断面図である。
【図１７】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図１５に示すＢ−Ｂ´線に沿った断面図である。
【図１８】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図１５に示すＣ−Ｃ´線に沿った断面図である。
【図１９】本発明を適用した第１実施形態の半導体装置の一製造工程を示す平面図である。
【図２０】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図１９に示すＡ−Ａ´線に沿った断面図である。
【図２１】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図１９に示すＢ−Ｂ´線に沿った断面図である。
【図２２】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図であって、図１９に示すＣ−Ｃ´線に沿った断面図である。
【図２３】本発明を適用した第１実施形態の半導体装置を示す別の平面図である。
【図２４】本発明を適用した第１実施形態の半導体装置を示す更に別の平面図である。
【図２５】本発明を適用した第１実施形態の半導体装置を示す別の断面図であって、図２３及び図２４に示すＡ−Ａ´線に沿った断面図である。
【図２６】本発明を適用した第１実施形態の半導体装置を示す更に別の断面図であって、図２３及び図２４に示すＢ−Ｂ´線に沿った断面図である。
【図２７】本発明を適用した第１実施形態の半導体装置を示す他の断面図であって、図２３及び図２４に示すＣ−Ｃ´線に沿った断面図である。
【図２８】本発明を適用した第２実施形態の半導体装置を示す平面図である。
【図２９】本発明を適用した第２実施形態の半導体装置を示す断面図である。
【図３０】本発明を適用した第２実施形態の半導体装置の一製造工程を示す平面図である。
【図３１】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図であって、図３０に示すＡ−Ａ´線に沿った断面図である。
【図３２】本発明を適用した半導体装置の要部における砒素濃度プロファイルを示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明を適用した一実施形態である半導体装置について、図面を参照して詳細に説明する。本実施形態では、半導体装置としてＤＲＡＭに本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１６】
（第１実施形態）
先ず、本発明を適用した一実施形態であるＤＲＡＭ（半導体装置）６０の構成について説明する。本実施形態のＤＲＡＭ６０はメモリセル領域と、周辺回路領域とから構成されている。図１はＤＲＡＭ６０のメモリセル領域の構成を示す平面図であり、図２は図１に示すＡ−Ａ´線における断面図である。なお、本実施形態のＤＲＡＭ６０は、図１に示すように、６Ｆ２セル配置（Ｆは半導体装置の最小加工寸法）で構成されている。
【００１７】
本実施形態のＤＲＡＭ６０のメモリセル領域には、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）素子分離膜８から成る素子分離領域に囲まれて区画された活性領域２が、図１のＡ方向に複数形成されている。また、活性領域２を横断するように、ＤＲＡＭ６０の埋め込みゲート型トランジスタにおいてワード線として用いられる埋め込みゲート電極２３が、図１のＹ方向に複数形成されている。さらに、複数のビット線３０が埋め込みゲート電極２３の延在方向と直交する方向（図１のＸ方向）に、一定の間隔で形成されている。そして、埋め込みゲート電極２３と活性領域２が交差する領域にそれぞれメモリセルが形成されている。
【００１８】
メモリセル領域全体には、図１に示すように複数のメモリセルが形成されており、個々のメモリセルには、キャパシタ５２が設けられている。キャパシタ５２は、互いに重ならないようにメモリセル領域内に一定の間隔を設けて配置されている。
【００１９】
次に、本実施形態のＤＲＡＭ６０におけるメモリセルの構成について説明する。
本実施形態のＤＲＡＭ６０のメモリセルは、埋め込みゲート電極２３と活性領域２に囲まれた半導体基板１に形成された、埋め込みゲート型トランジスタとビット線３０とキャパシタ５２の積層構造体である。
【００２０】
図２に示すように、埋め込みゲート型トランジスタは、ｐ型半導体であるシリコンから成る半導体基板１と、半導体基板１に形成された埋め込み絶縁膜からなるＳＴＩ素子分離膜８と、ＳＴＩ素子分離膜８によって区画形成された活性領域２と、ゲート電極形成用の溝の底部にゲート絶縁膜１５を介して埋め込み形成された埋め込みゲート電極２３と、半導体基板１の主面を覆うように形成された層間絶縁膜２４と、半導体基板１上に形成されたビット線３０から構成されている。
【００２１】
また、埋め込みゲート型トランジスタには、埋め込みゲート電極２３のＸ方向両側の活性領域２への不純物イオンにより、不純物半導体層１０が形成されている。不純物半導体層１０は高濃度不純物半導体層（第１の半導体層）１０ａとその底面に接するように形成された低濃度不純物半導体層（第２の半導体層）１０ｂとの２層構造になっている。不純物半導体層１０のうち、隣接する埋め込みゲート電極２３間に形成される不純物半導体層２５は、埋め込みゲート型トランジスタのソースドレイン領域として機能する。不純物半導体層２５の高濃度不純物半導体層２５ａの上面は、ビット線３０の底面に接している。また、不純物半導体層１０のうち、埋め込みゲート電極２３とＳＴＩ素子分離膜８との間に形成される不純物半導体層３７も、埋め込みゲート型トランジスタのソースドレイン領域として機能する。不純物半導体層３７の高濃度不純物半導体層３７ａの上面は、キャパシタコンタクトプラグ４１の底面に接している。キャパシタコンタクトプラグ４１の側面には、サイドウォールスペーサ３６が形成され、キャパシタコンタクトプラグ４１間にはキャパシタコンタクトプラグ間絶縁膜３３が設けられている。
【００２２】
埋め込みゲート型トランジスタの上方には、キャパシタコンタクトプラグ間絶縁膜３３及びキャパシタコンタクトプラグ４１を介して、キャパシタ５２が設けられている。キャパシタコンタクトプラグ間絶縁膜３３上には、キャパシタコンタクトプラグ４１とキャパシタ５２を接続するためのキャパシタコンタクトパッド４２が設けられている。また、キャパシタコンタクトパッド４２上に、下部電極４６と、キャパシタ絶縁膜４７と、上部電極４８から構成されるキャパシタ５２が形成されている。更に、キャパシタ５２を埋め込むように、プレート導電膜４９が設けられている。
なお、本実施形態のＤＲＡＭ６０においては、一例として下部電極４６の内壁のみを電極として用いるシリンダ型のキャパシタ５２を示しているが、この形態に限定されるものではない。例えば、下部電極の内壁及び外壁を電極として用いてもよい。
【００２３】
続いて、上記の構成を有するＤＲＡＭ６０の製造方法について、図３〜図２７を参照しながら説明する。
【００２４】
先ず、半導体基板１上に、図示略の熱酸化膜を成長させる。熱酸化膜の膜厚は１０ｎｍ程度とすることが好ましい。その後、フォトリソグラフィ及びエッチングにより、メモリセル領域上の熱酸化膜を除去する。以下では、ＤＲＡＭ６０のメモリセル領域の製造方法について説明する。
【００２５】
＜高濃度不純物半導体層形成工程＞
次に、図３〜６に示すように、高濃度不純物半導体層１０ａを形成する。高濃度不純物半導体層１０ａとしては、ｎ型の半導体である砒素ドープシリコンを用いることができる。このとき、砒素ドープシリコン膜の膜厚は５０ｎｍ程度とすることが好ましい。また、砒素ドープシリコン膜の砒素の濃度は５×１０１９〜２×１０２１／ｃｍ３程度とすることが好ましく、抵抗値の関係から５×１０２０／ｃｍ３とすることがより好ましい。
ここでは、上記のような砒素ドープシリコン膜を半導体基板１上に堆積することで、高濃度不純物半導体層１０ａを形成する。堆積は、ＣＶＤ法やエピタキシャル成長法などにより行うことができる。また、例えば周辺回路領域のように当該高濃度不純物半導体層１０ａを形成したくない領域がある場合、当該領域を保護膜で覆ってから砒素ドープシリコン膜を堆積する。その後、通常のリソグラフィ法およびエッチング法により保護膜上の砒素ドープシリコン膜を除去し、保護膜を除去することで、所望の領域に選択的に高濃度不純物半導体層１０ａを形成できる。保護膜としては、例えば、半導体基板を熱酸化することで得られる１０ｎｍ程度の熱酸化膜を、通常のリソグラフィ法およびエッチング法により所望の領域を覆うようにパターニングしたものを適用できる。また、本願の高濃度不純物半導体層１０ａは砒素ドープシリコン膜に限定されず、同じｎ型半導体であれば、リンやアンチモンなどのドナーイオンがドープされたシリコン膜であってもよい。更に、適用して望ましい導電型がｐ型であれば、ホウ素などのアクセプタイオンがドープされたシリコン膜を適用してもよい。更に、本願の高濃度半導体層１０ａは、多結晶シリコン膜であっても単結晶シリコン膜であってもよい。以後、特記しない限り、半導体層については同様であるとする。
【００２６】
＜ＳＴＩ素子分離膜形成工程＞
次に、フォトリソグラフィとドライエッチングにより、高濃度不純物半導体層１０ａのパターニングを行い、半導体基板１に活性領域２を区画するための図示しない素子分離溝を形成する。
続いて、素子分離溝内に露出した半導体基板１の表面を覆うように酸化シリコン膜を形成する。具体的には、素子分離溝内のシリコン基板１と活性領域２の表面を被覆する窒化シリコン膜の上に、熱酸化処理等の方法によって酸化シリコン膜を形成する。窒化シリコンを素子分離溝の内部を充填するように堆積し、エッチバックを行い、素子分離溝の底部に窒化シリコン膜を残存させる。ＣＶＤ法によって、酸化シリコンを素子分離溝の内部を充填するように堆積した後、ＣＭＰ法によりマスク用の窒化シリコン膜が露出するまで半導体基板１の表面を研磨すると共に平坦化し、酸化シリコン膜を形成する。このような工程により、図７に示すように、ＳＴＩ素子分離膜８が形成され、同時に高濃度不純物半導体層１０ａが区分される。
【００２７】
＜低濃度不純物半導体層形成工程＞
次に、区分された高濃度不純物半導体層１０ａの上方から基板内部に向けて不純物イオンを注入し、図８〜１０に示すように、高濃度不純物半導体層１０ａの下面に接する低濃度不純物半導体層１０ｂを形成する。低濃度不純物半導体層１０ｂの不純物としては、ｎ型半導体であるリンと砒素の混合イオンを用いることができる。また、不純物イオンの濃度は１×１０１７〜５×１０１８／ｃｍ３であることが好ましい。
なお、不純物半導体層１０の形成方法は、上記の方法に限るものではない。例えば、ＳＴＩ素子分離膜８の形成後に、半導体基板１のエッチバックを行い、選択エピタキシャル成長により高濃度不純物半導体層１０ａを形成し、ｉｎ−ｓｉｔｕドーピングにより低濃度不純物半導体層１０ｂを形成してもよい。
【００２８】
＜埋め込みゲート電極形成工程＞
次に、図１１〜図１４に示すように、ＳＴＩ素子酸化膜８により区画され、高濃度不純物半導体層１０ａと低濃度不純物半導体層１０ｂから成る活性領域２を規定する。続いて、従来の６Ｆ２型ＤＲＡＭの製造方法と同様に、活性領域２に交差するゲート電極形成用の溝を形成する。ゲート電極形成用の溝の内壁と、高濃度不純物半導体層１０ａ及びＳＴＩ素子分離膜８を覆うように、酸化シリコン膜等からなるゲート絶縁膜１５を形成する。その後、ゲート電極形成用の溝内のゲート絶縁膜１５上に導電膜を埋め込み、埋め込みゲート電極２３を形成する。そして、ゲート絶縁膜１５及び埋め込みゲート電極２３を覆うように、酸化シリコン膜から成る層間絶縁膜２４を形成する。
図１１及び図１２に示すように、ゲート電極形成用の溝が形成される際に、各活性領域２の不純物半導体膜１０は、埋め込みゲート電極２３間の不純物半導体層と、埋め込みゲート電極２３とＳＴＩ素子分離膜８との間の不純物半導体層とに分割される。これらの不純物半導体層は、それぞれ埋め込みゲート型トランジスタのソースドレイン領域２５，３７として機能する。
【００２９】
＜ビット線形成工程＞
次いで、ビット線と接続する活性領域部分、即ち、ソースドレイン領域２５の高濃度不純物半導体層２５ａの上面を露出させるように、ビットコンタクト絶縁膜２４のパターニングを行い、図示略のビット線形成用の開口部を形成する。そして、ビット線形成用の開口部に導電膜とキャップ用の窒化シリコン膜２７を形成し、パターニングを行うことにより、図１５，図１６に示すようなＸ方向に延在するビット線３０を形成する。
【００３０】
次に、層間絶縁膜２４及び窒化シリコン膜２７を覆うように、ＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）法によりライナー膜２８を形成する。その後、ライナー膜２８を覆うように、ＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｒｉｃ）膜を塗布し、隣接するビット線３０の間の凹部にＳＯＤ膜を充填する。そして、Ｈ２Ｏの蒸気雰囲気中でアニール処理を行い、塗布したＳＯＤ膜を固体の膜に改質することにより、絶縁膜であるキャパシタコンタクトプラグ間絶縁膜３３を形成する。引き続き、ＣＭＰ法により、ライナー膜２８の上面が露出するまでキャパシタコンタクトプラグ間絶縁膜３３の上部を除去する。その後、キャパシタコンタクトプラグ間絶縁膜３３及びライナー膜２８の上面を覆うように、酸化シリコン膜から成るキャップ膜３４を形成する。
【００３１】
＜コンタクトホール形成工程＞
次に、図１５〜図１８に示すように、フォトリソグラフィとエッチングにより、コンタクトホール３５を形成する。コンタクトホール３５は、ビット線３０の上面及び側面に形成された窒化シリコン膜２７及びライナー膜２８をサイドウォールとして用いたラインＳＡＣ（ｓｅｌｆ  ａｌｉｇｎｍｅｎｔ  ｃｏｎｔａｃｔ）法によって形成することができる。具体的には、キャパシタコンタクトプラグ間絶縁膜３３に、例えば埋め込みゲート電極２３の延在方向と同一の方向（Ｙ方向）に延在するライン状の開口パターンを形成する。この開口パターンを形成する際に、キャパシタコンタクトプラグ間絶縁膜３３をエッチングすると、ビット線３０の周囲に形成された窒化シリコン膜２７及びライナー膜２８に、Ｘ方向に延在する開口が自己整合的に形成される。その後、この開口から露出する窒化シリコン膜２７、ライナー膜２８、キャパシタコンタクトプラグ間絶縁膜３３をエッチングで除去することにより、図１６に示すコンタクトホール３５が形成される。
また、図１８に示すように、Ｙ方向においてコンタクトホール３５と活性領域２とが重なる部分では、コンタクトホール３５の底面にゲート絶縁膜１５が露出される。
【００３２】
＜キャパシタコンタクトプラグ形成工程＞
次に、ＡＬＤ法を用いて窒化シリコンをコンタクトホール３５内に形成し、その窒化シリコンのエッチバックを行う。この工程により、図１９〜図２２に示すように、コンタクトホール３５の側壁にサイドウォールスペーサ３６が形成される。
続いて、露出されたゲート絶縁膜１５と、サイドウォールスペーサ３６と、キャパシタコンタクトプラグ間絶縁膜３３を覆うように、キャパシタコンタクトプラグ形成用の導電膜を形成する。キャパシタコンタクトプラグ形成用の導電膜としては、高濃度の不純物ドープシリコン、ポリシリコン、金属膜、シリサイド、もしくはそれらの積層膜を用いることができる。ＣＭＰ法により、キャパシタコンタクトプラグ用層間絶縁膜３３の上面が露出するまでキャパシタコンタクトプラグ形成用の導電膜の上部を除去しながら平坦化する。このような工程により、図２０及び図２２に示すように、導電膜からなるキャパシタコンタクトプラグ４１を形成する。
【００３３】
＜キャパシタ形成工程＞
次に、キャパシタコンタクトプラグ４１と、ライナー膜２８と、キャパシタコンタクトプラグ間絶縁膜３３を覆うように、窒化タングステンとタングステンを順次堆積して積層膜を形成する。続いて、この積層膜のパターニングを行い、図２に示すようなキャパシタコンタクトパッド４２を形成する。後にキャパシタコンタクトパッド４２上に形成するキャパシタ５２は、図１に示すようにメモリセル領域に均等な間隔で配置する必要がある。そのため、キャパシタコンタクトパッド４２は、図２に示すようにキャパシタコンタクトプラグ４１の直上からずれた位置に形成される。キャパシタコンタクトパッド４２は、キャパシタコンタクトパッド４２の底面とキャパシタコンタクトプラグ４１の上面とが重なる面で、キャパシタコンタクトプラグ４１と、その下に形成されている高濃度不純物半導体層３７ａに接する。
【００３４】
次に、キャパシタコンタクトパッド４２を覆うように窒化シリコン膜から成るストッパ膜４４を形成する。続いて、ストッパ膜４４上に、例えばシリコン酸化膜等を用いて図示略の犠牲酸化膜を形成する。
その後、犠牲酸化膜とストッパ膜４４を貫通するシリンダ孔を形成し、シリンダ孔の底面にキャパシタコンタクトパッド４２の上面を露出させる。次に、シリンダ孔の内壁面と露出されたキャパシタコンタクトパッド４２の上面を覆うようにして、窒化チタンから成る下部電極４６を形成する。これにより、下部電極４６の底部は、容量コンタクトパッド４２の上面に接続される。
続いて、下部電極４６を覆うようにしてキャパシタ絶縁膜４７を形成する。キャパシタ絶縁膜４７としては、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ハフニウム及びこれらの積層膜を用いることができる。次に、キャパシタ絶縁膜４７の表面を覆うように、窒化チタンから成る上部電極４８を形成する。
このような工程により、キャパシタコンタクトパッド４２上に、下部電極４６と、キャパシタ絶縁膜４７と、上部電極４８から成る埋め込みゲート型トランジスタのキャパシタ５２を形成する。更に、上部電極４８を覆うようにプレート導電膜４９を形成する。
以上の工程により、図１及び図２に示す本実施形態のＤＲＡＭ６０が完成する。
【００３５】
上記説明したように、本実施形態のＤＲＡＭ６０の製造方法では、活性領域２の上部に高濃度かつ低抵抗の不純物半導体層１０ａを形成し、その下部に低濃度かつ高抵抗の不純物半導体層１０ｂを形成する。同時に、高濃度不純物半導体層１０ａの底面に低濃度不純物半導体層１０ｂとの接触面を形成する。また、ＤＲＡＭ６０の活性領域２とキャパシタコンタクトプラグ４１は、高濃度不純物半導体層３７ａを介して電気的に接続される。
【００３６】
本実施形態における製造方法によれば、コンタクトホール３５の形成前に、活性領域２を構成する高濃度不純物半導体層１０ａ及び低濃度不純物半導体層１０ｂが予め形成される。高濃度不純物半導体層−低濃度不純物半導体層接触部４０ｂは、図８〜図１０に示す低濃度不純物半導体層１０ｂの形成後、図１２〜図１４に示すゲート電極溝１３の形成の際に、図２４に示すように形成される。それに対し、キャパシタコンタクトプラグ−高濃度不純物半導体層接触部４０ａは、不純物半導体層１０の形成後に、図１６〜図１８に示すコンタクトホール３５の形成の際に、高濃度不純物半導体層−低濃度不純物半導体層接触部４０ｂとは独立して図２３に示すように形成される。
【００３７】
従って、本実施形態のＤＲＡＭ６０の製造方法によれば、抵抗値の低い層と高い層との接触面積は、図２５〜図２７に示すように、高濃度不純物半導体層１０ａと低濃度不純物半導体層１０ｂとの接触面積で決まり、抵抗値の低いコンタクトプラグ４１と活性領域２との接触面積、例えばＤＲＡＭ６０におけるキャパシタコンタクトプラグ４１と高濃度不純物半導体層１０ａとの接触面積には依存しない。このことにより、抵抗値の低い層と高い層との接触面積を、高濃度不純物半導体層１０ａと低濃度不純物半導体層１０ｂとの接触面積、即ち活性領域２の面積と同程度にすることができる。その結果、従来のＤＲＡＭの製造方法のように低濃度不純物半導体層１０ｂに直接コンタクトプラグを形成するよりも、接触面積を大きく確保することができる。
【００３８】
（第２実施形態）
次いで、本発明を適用した第２の実施形態であるＤＲＡＭ（半導体装置）６１の構成について説明する。図２８及び図２９に示すＤＲＡＭ６１の構成要素において、図１及び図２に示すＤＲＡＭ６０の構成要素と同一の構成要素については、同一の符号を付し、その説明を省略する。図２８はＤＲＡＭ６１のメモリセル領域の構成を示す平面図であり、図２９は図２８に示すＡ−Ａ´線における断面図である。
【００３９】
ＤＲＡＭ６１は、図１及び図２に示すＤＲＡＭ６０の構成において、コンタクトホール３５がソースドレイン領域となる高濃度不純物半導体層（第１の半導体層）３７ａをえぐるように形成される。即ち、キャパシタコンタクトプラグ４１が、高濃度不純物半導体層３７ａ内部に埋まるように形成されている。これにより、ＤＲＡＭ６１のキャパシタコンタクトプラグ４１は、底面だけでなく側面の一部で高濃度不純物半導体層３７ａと接している。
【００４０】
続いて、本実施形態のＤＲＡＭ６１の製造方法について、図３０及び図３１を参照しながら説明する。また、以下ではＤＲＡＭ６１のメモリセル領域の製造工程を説明する。
なお、本実施形態のＤＲＡＭ６１の製造方法における各工程で、第１実施形態のＤＲＡＭ６０の製造方法における各工程と同様の内容については、その説明を省略する。
【００４１】
先ず、図３〜６に示す第１実施形態のＤＲＡＭ６０の製造方法における高濃度不純物半導体層形成工程までの同様の工程を行う。続く本実施形態の高濃度不純物半導体層形成工程では、半導体基板１の主面上に形成する高濃度不純物半導体層１０ａの膜厚を１５０ｎｍ程度とすることが好ましい。また、砒素ドープシリコン膜における砒素の濃度は５×１０２０／ｃｍ３程度とすることが好ましい。
その後、図７〜１４に示す第１実施形態のＤＲＡＭ６０の製造方法におけるコンタクトホール形成工程まで同様の工程を行う。
【００４２】
次に、第１実施形態のＤＲＡＭ６０の製造方法におけるコンタクトホール形成工程と同様に、フォトリソグラフィとエッチングにより、キャパシタコンタクトプラグ間絶縁膜３３内にコンタクトホール３５を形成する。但し、コンタクトホール３５の形成のためのエッチング工程において、コンタクトホール３５から露出する窒化シリコン膜２７、ライナー膜２８、キャパシタコンタクトプラグ用層間絶縁膜３３に加え、高濃度不純物半導体層３７ａの上部をえぐるように除去する。この工程により、図３０及び図３１に示すように、底部が高濃度不純物半導体層３７ａ内に埋め込まれたキャパシタコンタクトプラグ４１を形成する。
【００４３】
上記のコンタクトホール形成工程における高濃度不純物半導体層３７ａのエッチング深さは約１００ｎｍとすることが好ましい。高濃度不純物半導体層３７ａのエッチング深さが増す程、ＤＲＡＭ６１におけるキャパシタコンタクトプラグ４１と高濃度不純物半導体層３７ａとの接触面積が大きくなる。また、この接触面積が大きくなる程、キャパシタコンタクトプラグと高濃度不純物半導体層３７ａとの接触抵抗が低減される。即ち、高濃度不純物半導体層３７ａのエッチング深さが、ＤＲＡＭ６１におけるキャパシタコンタクトプラグ４１と高濃度不純物半導体層３７ａとの接触面積及び接触抵抗を決める。従って、本実施形態のＤＲＡＭ６１におけるコンタクトホール３５の形成のためのエッチング工程高濃度不純物半導体層３７ａのエッチング深さは、キャパシタコンタクトプラグ４１と高濃度不純物半導体層３７ａとの接触抵抗を考慮して決められることがより好ましい。
【００４４】
続いて、第１実施形態のＤＲＡＭ６０の製造方法と同様に、キャパシタコンタクトプラグ形成工程とキャパシタ形成工程を行う。
以上の工程により、図２８及び図２９に示す本実施形態のＤＲＡＭ６１が完成する。
【００４５】
本実施形態のＤＲＡＭ６１の製造方法では、キャパシタコンタクトプラグ４１形成の際にコンタクトホール３５が高濃度不純物半導体層３７ａをえぐるように形成される。このため、キャパシタコンタクトプラグ４１と高濃度不純物半導体層３７ａとの接触面には、キャパシタコンタクト４１の底面だけではなく、高濃度不純物半導体層３７ａに埋まっているキャパシタコンタクトプラグ４１の側壁部分が含まれる。
従って、本実施形態のＤＲＡＭ６１の製造方法によれば、キャパシタコンタクトプラグ４１と高濃度不純物半導体層３７ａとの接触面積を増やすことができ、キャパシタコンタクトプラグ４１と高濃度不純物半導体層３７ａとの接触抵抗を低減することができる。
【００４６】
ところで、以上で説明した実施形態のＤＲＡＭ６０，６１の製造方法では、初期段階で半導体基板上に不純物半導体層が堆積されるため、不純物半導体からシリコンに不純物が拡散する虞がある。しかしながら、不純物半導体として砒素ドープシリコンを使用することにより、この拡散を抑制することができる。図３４（ａ）に、埋め込みゲート型トランジスタのポリシリコンから成るコンタクトプラグと、高濃度砒素ドープシリコン（ソースドレイン領域）と、イオン注入で形成されたｎ型半導体の接合部分（図３４におけるｐｎ接合部）が形成されている領域における、プロセスシミュレーションを用いた砒素濃度プロファイルの計算結果を示す。不純物半導体からシリコンへの拡散は、ｐｎ接合部より充分に浅い（図３４ではｐｎ接合部の上方）位置で発生している。図３４（ｂ）は、図３４（ａ）の状態から、１０００℃で６０秒間の熱処理を加えた場合の砒素濃度プロファイルの計算結果を示している。このような熱処理を加えた場合でも、不純物半導体からシリコンへの拡散は、イオン注入で形成されたｎ型半導体の接合部分より充分に浅い位置で発生している。これらの計算結果により、本発明を適用したＤＲＡＭ６０，６１の製造方法では、活性領域を形成するための不純物半導体として砒素ドープシリコンを使用することにより、不純物半導体からシリコンへの不純物の拡散を抑制できることが確認された。
【００４７】
なお、上記の実施形態のＤＲＡＭ６０，６１の製造方法においては、隣接するメモリセルをＳＴＩ素子分離膜により分離する構成を例に挙げて説明したが、本発明の適用はこの構成に限るものではない。例えば、ダミーゲートを用いてメモリセル領域を区分してもよい。本発明は、ダミーゲート等を用いるＤＲＡＭへの適用にも有効である。
【００４８】
また、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることができる。上記の実施形態のＤＲＡＭ６０，６１の製造方法では、メモリセルの構成に、ワード線が半導体基板内に完全に埋め込まれた埋め込み型トランジスタとして、リセスチャネル型トランジスタを用いる例を示したが、本発明はこれに限定されるものではなく、種々の縦型トランジスタに適用することができる。
【符号の説明】
【００４９】
１…半導体基板、２…活性領域、８…ＳＴＩ素子分離膜、１０…不純物半導体層、１０ａ…高濃度不純物半導体層（第１の半導体層）、１０ｂ…低濃度不純物半導体層（第２の半導体層）、１５…ゲート絶縁膜、２３…埋め込みゲート電極、２４…層間絶縁膜、２５，３７…ソースドレイン領域、２７…窒化シリコン膜、２８…ライナー膜、３０…ビット線、３３…キャパシタコンタクトプラグ間絶縁膜、３４…キャップ膜、３５…コンタクトホール、３６…サイドウォールスペーサ、４０ａ…キャパシタコンタクトプラグ−高濃度不純物半導体層接触部、４０ｂ…高濃度不純物半導体層−低濃度不純物半導体層接触部、４１…キャパシタコンタクトプラグ、４２…キャパシタコンタクトパッド、４４…ストッパ膜、４６…キャパシタ下部電極、４７…キャパシタ絶縁膜、４８…キャパシタ上部電極、４９…プレート導電膜、５２…キャパシタ、６０，６１…ＤＲＡＭ（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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