(57)【要約】【課題】半導体パッケージが基板表面に接続された実装構造体の不要な電磁波を抑制する。【解決手段】本実装構造は、基板１表面上には、複数の第１の電極パッド１２と、基板の電源層又はグラウンドに接続された複数の第３の電極パッド１３とが形成されており、半導体パッケージ表面上には、複数の第２の電極パッド２２と、半導体パッケージの電源層又はグラウンドに接続された複数の第４の電極パッド２３とが形成されている。半導体パッケージと基板は、第１及び第２の電極パッドを電気的に接続する第１の導電性接合体３１と、第３及び第４の電極パッドを電気的に接続する第２の導電性接合体３２とにより接続され、第２の導電性接合体は、その大きさが第１の導電性接合体よりも小さく形成されるとともに、第１の導電性接合体のそれぞれの周囲を取り囲むように分布して配置されている。【選択図】図１
2013069800.tif 000002
【特許請求の範囲】
【請求項１】
半導体パッケージと基板とを接続する半導体装置の実装構造であって、
該基板表面上には、該半導体パッケージと該基板を電気的に接続するための複数の第１の電極パッドと、該基板の電源層又はグラウンドに接続された複数の第３の電極パッドとが形成されており、
該半導体パッケージ表面上には、該半導体パッケージと該基板を電気的に接続するための複数の第２の電極パッドと、該半導体パッケージの電源層又はグラウンドに接続された複数の第４の電極パッドとが形成されており、
該半導体パッケージと該基板は、該第１及び第２の電極パッドを電気的に接続する第１の導電性接合体と、該第３及び第４の電極パッドを電気的に接続する第２の導電性接合体と、により接続され、
該第２の導電性接合体は、その大きさが該第１の導電性接合体よりも小さく形成されるとともに、該第１の導電性接合体のそれぞれの周囲を取り囲むように分布して配置されている、ことを特徴とする実装構造。
【請求項２】
前記第３及び第４の電極パッドが、前記半導体パッケージ内及び前記基板内の前記電源層同士又は前記グラウンド同士と接続されていることを特徴とする、請求項１に記載の実装構造。
【請求項３】
前記基板表面上の第１のソルダーレジスト層及び前記半導体パッケージ表面上の第２のソルダーレジスト層に形成された溝穴に、前記第３及び第４の電極パッドがそれぞれ配置されていることを特徴とする、請求項１又は２に記載の実装構造。
【請求項４】
前記第２の導電性接合体は、はんだ接合体、導電性樹脂接合体又は導電ピン接合体のいずれかである、請求項１〜３のいずれか一に記載の実装構造。
【請求項５】
前記第２の導電性接合体が、前記第１の導電性接合体の周囲を少なくとも３点で取り囲んでいることを特徴とする、請求項１〜４のいずれか一に記載の実装構造。
【請求項６】
前記第２の導電性接合体が、前記第１の導電性接合体の周囲を面的に連続して取り囲んでいることを特徴とする、請求項１〜４のいずれか一に記載の実装構造。
【請求項７】
前記第１の導電性接合体は、はんだ接合体であることを特徴とする、請求項１〜６のいずれか一に記載の実装構造。
【請求項８】
基板上に電気信号を伝送するための第１の電極パッドと、該第１の電極パッドの周囲を取り囲むように分布して配置される、該基板の電源層又はグラウンドに接続され該第１の電極パッドよりも小さい第３の電極パッドと、を形成する工程と、
半導体パッケージ上に、該第１の電極パッドに対応する位置に第２の電極パッドを、該第３の電極パッドに対応する位置に該半導体パッケージの電源層又はグラウンドに接続され該第２の電極パッドよりも小さい第４の電極パッドを、形成する工程と、
該第１の電極パッドと該第２の電極パッドとの間、及び該第３の電極パッドと該第４の電極パッドとの間に、それぞれ第１及び第２の導電性材料を挟んで該基板と該半導体パッケージとを接合する工程と、
を含む半導体装置の実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の実装構造及び実装方法に関し、特に不要な電磁波放射の抑制を実現する実装構造及び実装方法に関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、電子機器の小型化・高密度化とともに伝送信号の高速化が進んでいる。使用される半導体も急速に性能が向上し、半導体チップ内におけるクロック周波数は３〜５ＧＨｚのものが実用化されており、今後１０ＧＨｚ以上のものが実現されると予想されている。また、チップから基板への伝送信号も１．８〜４ＧＨｚと高周波になると予想されている。
【０００３】
伝送信号の高速化に伴い、信号伝送時に不要な電磁波が放射しやすくなる。主に配線基板内のグラウンド層、電源層のビアホールの周囲につくられる非導体領域（以下、クリアランスと称す）の存在が不要な電磁波の発生原因であることはよく知られており、クリアランスを補填する配線経路やクリアランスサイズの縮小が図られている。また、プリント配線板ではストリップライン及びマイクロストリップラインを採用することで、伝送信号における不要な電磁波放射を抑制している。例えば、特開２００４−２２１４００号公報（特許文献１）の図１に記載されているプリント配線板では、併設されたガードグラウンド配線を工夫することで、高速デジタル信号に対する放射ノイズまたはクロストークノイズ抑制及び高密度配線を実現している。
【０００４】
一方、実装構造全体での電磁波放射を抑制するため、一般的には、実装した部品を覆うように基板表面上に金属状の放射ノイズ遮蔽版を設けるシールド構造が用いられることが多い。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２２１４００号公報（第１１頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された技術では、基板単体における伝送信号の不要な電磁波放射の抑制を実現するものの、実際に電子機器に組み込まれる部品実装基板、特に部品と基板をつなぐはんだ接続部から放射される不要な電磁波を抑制することはできない。今後、信号伝送の高速化が進むにつれ、基板と部品を接続するはんだ接続部からも不要な電磁波放射が発生し、装置回路の動作不具合が発生するおそれがある。
【０００７】
さらに、一般的に用いられるシールド構造では、部品実装基板全体からの電磁波放射は抑制されるものの、部品と基板をつなぐはんだ接続部から放射される不要な電磁波が基板や部品に与える影響を抑制することはできず、装置回路の動作不具合が発生するおそれがある。
【０００８】
本発明は、半導体パッケージが基板表面に接続された実装構造体の、特に部品と基板をつなぐはんだ接続部から放射される不要な電磁波を抑制する実装構造及び実装方法を提供するものである。
【課題を解決するための手段】
【０００９】
第１の視点において、本発明に係る実装構造は、半導体パッケージと基板とを接続する半導体装置の実装構造であって、該基板表面上には、該半導体パッケージと該基板を電気的に接続するための複数の第１の電極パッドと、該基板の電源層又はグラウンドに接続された複数の第３の電極パッドとが形成されており、該半導体パッケージ表面上には、該半導体パッケージと該基板を電気的に接続するための複数の第２の電極パッドと、該半導体パッケージの電源層又はグラウンドに接続された複数の第４の電極パッドとが形成されている。該半導体パッケージと該基板は、該第１及び第２の電極パッドを電気的に接続する第１の導電性接合体（導電性材料）と、該第３及び第４の電極パッドを電気的に接続する第２の導電性接合体（導電性材料）と、により接続され、該第２の導電性接合体は、その大きさ（幅または直径）が該第１の導電性接合体よりも小さく形成されるとともに、該第１の導電性接合体のそれぞれの周囲を取り囲むように分布（ないし分散）して配置されている。
【００１０】
第２の視点において、本発明の半導体装置の実装方法は、基板上に電気信号を伝送するための第１の電極パッドと、該第１の電極パッドの周囲を取り囲むように分布して配置される、該基板の電源層又はグラウンドに接続され該第１の電極パッドよりも小さい第３の電極パッドと、を形成する工程と、半導体パッケージ上に、該第１の電極パッドに対応する位置に第２の電極パッドを、該第３の電極パッドに対応する位置に該半導体パッケージの電源層又はグラウンドに接続され該第２の電極パッドよりも小さい第４の電極パッドを、形成する工程と、該第１の電極パッドと該第２の電極パッドとの間、及び該第３の電極パッドと該第４の電極パッドとの間に、それぞれ第１及び第２の導電性材料を挟んで該基板と該半導体パッケージとを接合する工程と、を含む。
【発明の効果】
【００１１】
上記構成により、第１の導電性材料から発生する不要な電磁波放射を抑制できる、半導体装置の実装構造及び実装方法を提供することができる。特に、第２の導電性接合体を第１の導電性接合体よりも小さく形成して周囲に分布配置することにより、高性能化、高密度化が進む製品に対応することができる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）本発明の実装構造の第１の実施形態を示す横断面図である。（ｂ）本発明の実装構造の第１の実施形態の縦断面図である。（ｃ）本発明の実装構造の第１の実施形態の縦断面図である。
【図２】（ａ）本発明の実装構造の第２の実施形態を示す横断面図である。（ｂ）本発明の実装構造の第２の実施形態の縦断面図である。
【図３】（ａ）本発明の実装構造の第３の実施形態を示す横断面図である。（ｂ）本発明の実装構造の第３の実施形態の横断面図である。
【図４】（ａ）本発明の実装構造の第４の実施形態を示す横断面図である。（ｂ）本発明の実装構造の第４の実施形態の縦断面図である。（ｃ）本発明の実装構造の第４の実施形態のその他の構成を示す横断面図である。
【図５】本発明の実装構造の第５の実施形態の縦断面図である。
【図６】本発明の実装構造の第６の実施形態の縦断面図である。
【図７】（ａ）本発明の第１の実施形態の実装構造の製造方法を工程順に示す横断面図である。（ｂ）本発明の第１の実施形態の実装構造の製造方法を工程順に示す縦断面図である。（ｃ）本発明の第１の実施形態の実装構造の製造方法を工程順に示す縦断面図である。
【図８】（ａ）本発明の第１の実施形態の実装構造のその他の製造方法１を工程順に示す横断面図である。（ｂ）本発明の第１の実施形態の実装構造のその他の製造方法１を工程順に示す縦断面図である。（ｃ）本発明の第１の実施形態の実装構造のその他の製造方法１を工程順に示す縦断面図である。
【図９】（ａ）本発明の第１の実施形態の実装構造のその他の製造方法２を工程順に示す横断面図である。（ｂ）本発明の第１の実施形態の実装構造のその他の製造方法２を工程順に示す縦断面図である。（ｃ）本発明の第１の実施形態の実装構造のその他の製造方法２を工程順に示す縦断面図である。
【図１０】本発明の第１の実施形態の実装構造のその他の製造方法３を工程順に示す縦断面図である。
【発明を実施するための形態】
【００１３】
第１の視点において、前記第３及び第４の電極パッドが、前記半導体パッケージ内及び前記基板内の前記電源層同士又は前記グラウンド同士と接続されていることが好ましい。
【００１４】
また、前記基板表面上の第１のソルダーレジスト層及び前記半導体パッケージ表面上の第２のソルダーレジスト層に形成された溝穴に、前記第３及び第４の電極パッドがそれぞれ配置されていることが好ましい。
【００１５】
また、前記第２の導電性接合体は、はんだ接合体、導電性樹脂接合体又は導電ピン接合体のいずれかであることが好ましい。
【００１６】
また、前記第２の導電性接合体が、前記第１の導電性接合体の周囲を少なくとも３点で取り囲んでいることが好ましい。
【００１７】
また、前記第２の導電性接合体が、前記第１の導電性接合体の周囲を面的に連続して取り囲んでいることが好ましい。
【００１８】
また、前記第１の導電性接合体は、はんだ接合体であることが好ましい。
【００１９】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して詳細に説明する。図１（ａ）は、本発明の第１の実施形態である、半導体パッケージ２と基板１を重ねた実装構造における、図１（ｂ）のＡ−Ａ方向から見た横断面図である。なお、図１（ａ）〜（ｃ）において基板は１、半導体パッケージは２、第１の電極パッドを１２、第２の電極パッドを２２、第３の電極パッドを１３、第４の電極パッドを２３、第１と第２のソルダーレジストをそれぞれ１１と２１、第１と第２のはんだ接合体をそれぞれ３１と３２の符号で示している。
【００２０】
この実施形態では、図１（ｂ）、（ｃ）に示すように、基板１の表面には、半導体パッケージ２からの電気信号を伝える第１の電極パッド１２と、第１の電極パッド１２の周囲に千鳥状に取り囲むように分布して配置され、基板１の電源又はグラウンドと接続された第３の電極パッド１３が形成されている。同様に半導体パッケージ２には、第１の電極パッド１２と第１のはんだ接合体（導電性接合体）３１を介して接続される第２の電極パッド２２と、第３の電極パッド１３と第２のはんだ接合体（導電性接合体）３２を介して接続される第４の電極パッド２３が形成されている。
【００２１】
図１（ｂ）は、図１（ａ）のＢ−Ｂ方向の縦断面図である。図１（ｃ）は、図１（ａ）のＣ−Ｃ方向の縦断面図である。第２のはんだ接合体３２は、導電性接合体の一形態である。また、信号伝送配線を４、クリアランスを５、配線層を６、基板内のグラウンド層又は電源層を１４、半導体パッケージ内のグラウンド層又は電源層を２４、半導体素子層を２５の符号で示している。
【００２２】
第３の電極パッド１３は基板１内の電源層又はグラウンド層と接続される。第４の電極パッド２３は半導体パッケージ２内の電源層又はグラウンド層と接続される。第１の電極パッド１２と第２の電極パッド２２、第３の電極パッド１３と第４の電極パッド２３はそれぞれ、第１のはんだ接合体３１と、第２のはんだ接合体３２で互いに接続されている。ここで、第３の電極パッド１３及び第４の電極パッド２３の（したがってそれらを接合する第２のはんだ接合体３２の）大きさ（幅、あるいは直径）は、第１の電極パッド１２、第２の電極パッド２２及び第１のはんだ接合体３１の大きさ（幅、あるいは直径）よりも小さい。今後、製品の高性能化が進むにつれ、部品と基板の接続する第１の導電性接合体の設置間隔は短くなる。そのため、第２の導電性接合体を第１の導電性接合体よりも小さくし、それを周囲に分布配置することで電磁波の遮蔽効果を高めて対応可能とした。
【００２３】
このとき、基板１表面上の第１のソルダーレジスト１１層と、半導体パッケージ２表面上の第２のソルダーレジスト２１層は接触している。したがって、半導体パッケージ２からの基板１へ電気信号を伝える第１のはんだ接合体３１は、半導体パッケージ２及び基板１内の電源層又はグラウンド層に周囲を取り囲まれるため、第１のはんだ接合体３１から放射される不要な電磁波放射を抑制できる。
【００２４】
第１のはんだ接合体３１から放射される不要な電磁波放射は、電源又はグラウンドで少しでも囲まれていれば抑制効果があるため、電源又はグラウンド層とつながる第３及び第４の電極パッド（とそれを接続する導電性接合体）は、電気信号をつなぐ第１及び第２の電極パッド（とそれを接続する第１のはんだ接合体）より小さくても電磁波放射を抑制する効果は十分ある。これにより、今後、製品の高性能化、高密度化に対応可能となる。
【００２５】
図１（ｃ）に示すように、第３の電極パッド１３は、基板１の表面上の第１のソルダーレジスト１１に形成された溝の中に形成され、第４の電極パッド２３は、半導体パッケージ２表面上の第２のソルダーレジスト２１に形成された溝の中に形成されている。
【００２６】
第３の電極パッド１３を基板１内の電源層に接続した場合、第４の電極パッド２３も半導体パッケージ２内の電源層に接続することが好ましい。また、第３の電極パッド１３を基板１内のグラウンドに接続した場合、第４の電極パッド２３も半導体パッケージ２内のグラウンドに接続することが好ましい。
【００２７】
（第２の実施形態）
第１の実施形態において、第２のはんだ接合体３２を第１のはんだ接合体３１と同一直線状に配置することで、第１のはんだ接合体３１のピッチ間の空間を活用でき、第２のはんだ接合体３２の点数が増えることで、不要な電磁波放射の抑制効果を向上することができる。第１及び第２のはんだ接合体３１、３２ははんだではなく他の導電性材料でもよい。
【００２８】
そのための構成を第２の実施形態として図２に示す。図２（ａ）は、本発明の第２の実施形態である実装構造における半導体パッケージ２を接続する基板１１の表面の構造を、図２（ｂ）のＡ−Ａ方向から見た横断面図である。図２（ｂ）は、図２（ａ）のＢ−Ｂ方向から見た縦断面図である。
【００２９】
図２（ａ）からわかるように、本実装構造においては、第２のはんだ接合体３２の点数を実施形態１（図１（ａ）の第２のはんだ接合体３２の点数）に比べて増加させることができ、これによって電源もしくはグラウンドに囲まれる面積を増やすことができるため、より第１のはんだ接合体３１から放射される不要な電磁波を抑制することができるといった相乗的な効果がもたらされる。
【００３０】
（第３の実施形態）
第１〜２の実施形態において、第２のはんだ接合体３２が第１のはんだ接合体３１を少なくとも３点で取り囲むことで、電気信号配線引き回しの容易化及び実装不良の削減化を行うことができる。そのための構成を第３の実施形態として、図３に示す。
【００３１】
図３（ａ）は、本実装構造における半導体パッケージ２を接続する基板１の表面構造を、図３（ｂ）のＡ−Ａ方向から見た横断面図である。図３（ｂ）は、図３（ａ）のＢ−Ｂ方向から見た縦断面図である。
【００３２】
本実施形態において、第２のはんだ接合体３２が第１のはんだ接合体３１を少なくとも３点で取り囲むことで、電気信号配線の引き回しが容易になり、高密度配線の形成が可能になる。加えて、はんだ接続点数を削減することができるので、実装不良の削減という相乗的な効果がもたらされる。
【００３３】
（第４の実施形態）
第１〜３の実施形態において、第１のはんだ接合体３１を隙間無く連続して（面的に）取り囲むよう第２のはんだ接合体３２を配置することで、第１のはんだ接合体３１から放射される不要な電磁波の遮断率を向上することができる。そのための構成を第４の実施形態として、図４に示す。
【００３４】
図４（ａ）は、本実装構造における半導体パッケージ２を接続する基板１の表面構造を、図４（ｂ）のＡ−Ａ方向から見た横断面図である。図４（ｂ）は、図４（ａ）のＢ−Ｂ方向から見た縦断面図である。
【００３５】
本実施形態において、第１のはんだ接合体３１が間断なく格子状に取り囲まれるよう第２のはんだ接合体３２を配置することで、第１のはんだ接合体３１から放射される不要な電磁波の遮断率を向上することができる。
【００３６】
なお、第２のはんだ接合体３２を矩形状に配置するのではなく、円形状としてもよい。そのための構成を図４（ｃ）に示す。（縦断面図は図示せず。）
【００３７】
（第５の実施形態）
第１〜４の実施形態において、第３及び第４の電極パッドを、第２のはんだ接合体３２の代わりに導電性樹脂７で接続させることで、第２のはんだ接合体３２の高さバラツキによる実装不良を防止するとともに、基板１と半導体パッケージ２との接着面積増加による実装信頼性の向上効果を得ることができる。そのための構成を第５の実施形態として、図５に示す。
【００３８】
図５は本実装構造における半導体パッケージ２と基板１との接続断面図である。本実施形態において、第１及び第２の電極パッドに比べ小さい第３及び第４の電極パッドの接続を第２のはんだ接合体３２の代わりに導電性樹脂７で行うことで、第２のはんだ接合体３２の高さばらつきによる実装不良を防止による歩留まり向上、及び実装信頼性の向上効果を得ることができる。
【００３９】
（第６の実施形態）
第１〜４の実施形態において、第３及び第４の電極パッド間に、第２のはんだ接合体３２の代わりに導電ピン８を介在させ、第３及び第４の電極パッドを接続させることで、搭載位置ズレの防止及び、実装不良の防止することができる。そのための構成を第５の実施形態として、図６に断面図にて示す。
【００４０】
本実施形態において、導電ピン８を採用することで、極小である第２のはんだ接合体３２の部分における実装不良を防止することができる。
【００４１】
（製造方法）
次に、図７を参照して第１の実施形態に係る実装構造の製造方法を説明する。図７（ａ）の矢印で手順を示す一連の図は、本実装構造における半導体パッケージ２を接続する基板１の表面構造部分を上から見た図である。図７（ｂ）の一連の図は、図７（ａ）のＢ−Ｂ方向から見た縦断面図である。図７（ｃ）の一連の図は、図７（ａ）のＣ−Ｃ方向から見た縦断面図である。
【００４２】
始めに、基板１表面上の第１の電極パッド１２にはんだペースト９を印刷供給する。次いで、第３の電極パッド１３に同様にはんだペースト９をディスペンス供給する。そして、第１の電極パッド１２と半導体パッケージ２表面上の第２の電極パッド２２同士、同時に基板１内の電源又はグラウンド層とつながる第３の電極パッド１３と半導体パッケージ２内の電源又はグラウンド層とつながる半導体パッケージ２表面上の第４の電極パッド２３同士が接続されるよう半導体パッケージ２を搭載する。最後にリフロー加熱することにより本実装構造を得る。
【００４３】
本実施工程では一般的に電子機器の実装工程で多用される表面実装工程を採用しており、従来の実装工程を大幅に変更することなく適用することができる。
【００４４】
（その他の製造方法１）
また、その他の製造方法１として、前記製造方法において、基板１内の電源又はグラウンド層とつながる第３の電極パッド１３へのはんだペースト９の供給方法は、第１の電極パッド１２へのはんだペースト９の供給と同時に印刷により供給しても良い。そのための製造方法を、図８に示す。
【００４５】
図８（ａ）は、本実装構造における半導体パッケージ２を接続する基板１の表面構造部分を上から見た図である。図８（ｂ）は、図８（ａ）のＢ−Ｂ方向から見た縦断面図である。図８（ｃ）は、図８（ａ）のＣ−Ｃ方向から見た縦断面図である。
【００４６】
第１の電極パッド１２と第３の電極パッド１３に同時にはんだペースト８を印刷供給することで、印刷工程数の削減を行う効果を得る。
【００４７】
（その他の製造方法２）
また、その他の製造方法２として、前記製造方法において、第３及び第４の電極パッドの接続に導電性樹脂７を用いてもよい。そのための製造方法を、図９に示す。
【００４８】
図９（ａ）は、本実装構造における半導体パッケージ２を接続する基板１の表面構造部分を上から見た図である。図９（ｂ）は、図９（ａ）のＢ−Ｂ方向から見た縦断面図である。図９（ｃ）は、図９（ａ）のＣ−Ｃ方向から見た縦断面図である。
【００４９】
第１の電極パッド１２にはんだペースト９を印刷供給後、予め第３の電極パッド１３の箇所を抜き打ち加工した導電性樹脂７を、基板１表面上に貼り付ける。次いで、半導体パッケージ２を搭載し、はんだ溶融温度まで加熱し、加圧する。最後に冷却させることで、本実装構造を得ることができ、実装信頼性の向上効果を得ることができる。
【００５０】
（その他の製造方法３）
また、その他の製造方法３として、前記製造方法において、第３及び第４の電極パッド間に導電ピン８を介在させてもよい。そのための製造方法を、図１０に示す。
【００５１】
第３及び第４の電極パッド１３、２３上にはんだペースト９を微量供給した後、導電ピン８を挿入し、半導体パッケージ２を搭載後、リフロー加熱することで、極小である第２のはんだ接合体３２の部分における実装不良を防止することができる。
【実施例】
【００５２】
次に、具体的な実施例を用いて本発明に係る実装構造及び製造方法について説明する。
本実施例は図１に示す実装構造を製造した。まず本実施例で使用した基板について説明する。使用した基板表面上の第１及び第３の電極パッドはＡｕ表面にＮｉメッキを施したものを使用した。第１の電極パッドの直径はいずれも０．２ｍｍである。第３の電極パッドの直径はいずれも０．１ｍｍである。第１の電極パッドの間隔は０．２ｍｍと十分に広い。第３の電極パッドは、図１のように第１の電極パッドを３点で取り囲むように配置している。
【００５３】
半導体パッケージはＬＧＡのフルグリッドタイプのものを使用した。なお、フルグリッドタイプだけでなく、パッケージ中央一帯に電極を持たないタイプやパッケージ外周部のみに電極を持つタイプのいずれを使用してもよい。本実施例で使用したＬＧＡは、基板表面上の第１の電極パッドとつながる第２の電極パッドと、基板表面上の第３の電極パッドとつながる第４の電極パッドをもち、第２の電極パッドのピッチは０．４ｍｍであった。
【００５４】
本実施例で使用したはんだ材について説明する。はんだ材は、鉛フリーはんだであり、はんだ構成がＳｎ−３．０Ａｇ−０．５Ｃｕである。これは電子機器に一般的に多用されるものである。
【００５５】
続いて、製造方法について説明する。ここでは図７に示す製造方法で製造した。始めに、基板表面上の第１の電極パッドにはんだペーストを印刷供給した。その後、第３の電極パッドへのはんだペースト供給にはジェットディスペンサーを用いた。
【００５６】
続いて、基板表面上とＬＧＡ上の電極パッドがそれぞれ対応するように、ＬＧＡを搭載機により搭載した。全部品を搭載後、リフロー加熱により各電極パッド上に供給されたはんだ溶融し、冷却後実装した。以上により、本実装構造を得ることができる。
【００５７】
以上、本発明を上記実施形態に即して説明したが、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５８】
１    基板
１１  第１のソルダーレジスト
１２  第１の電極パッド
１３  第３の電極パッド
１４  基板内のグラウンド層もしくは電源層
２    半導体パッケージ
２１  第２のソルダーレジスト
２２  第２の電極パッド
２３  第４の電極パッド
２４  半導体パッケージ内のグラウンド層もしくは電源層
２５  半導体素子層
３１  第１のはんだ接合体（第１の導電性接合体）
３２  第２のはんだ接合体（第２の導電性接合体）
４    信号伝送配線
５    クリアランス
６    配線層
７    導電性樹脂
８    導電ピン
９    はんだペースト
【図１】
2013069800.tif 000003
【図２】
2013069800.tif 000004
【図３】
2013069800.tif 000005
【図４】
2013069800.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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