【手続補正書】
【提出日】平成26年9月26日(2014.9.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電膜、第１の絶縁膜、半導体膜、第２の導電膜、及びマスク膜をこの順に積層して形成し、
前記マスク膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記マスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
前記第１のレジストマスクを除去し、
前記第１のマスク層を用いて前記第１の絶縁膜、前記半導体膜、及び前記第２の導電膜に対してドライエッチングを行って薄膜積層体を形成しつつ、前記第１の導電膜の少なくとも表面を露出させ、
前記第１のマスク層及び前記薄膜積層体を覆って第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチバック処理して、少なくとも前記薄膜積層体が有する半導体領域の側面を覆うサイドウォール絶縁層を形成し、
前記サイドウォール絶縁層を形成後、前記第１の導電膜の一部にサイドエッチングを伴うウエットエッチング又はドライエッチングを行って第１の電極層を形成し、
前記第１の電極層を形成後、前記第１のマスク層上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第１のマスク層をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
前記第２のレジストマスクを除去し、
前記第２のマスク層を用いて前記薄膜積層体の上部をドライエッチングして、第２の電極層と半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項２】
第１の導電膜、第１の絶縁膜、半導体膜、第２の導電膜、及び第１のマスク膜をこの順に積層して形成し、
前記第１のマスク膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１のマスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
前記第１のレジストマスクを除去し、
前記第１のマスク層を用いて前記第１の絶縁膜、前記半導体膜、及び前記第２の導電膜に対してドライエッチングを行って薄膜積層体を形成しつつ、前記第１の導電膜の少なくとも表面を露出させ、
前記第１のマスク層をドライエッチングして除去し、
前記薄膜積層体を覆って第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチバック処理して、少なくとも前記薄膜積層体が有する半導体領域の側面を覆うサイドウォール絶縁層を形成し、
前記サイドウォール絶縁層を形成後、前記第１の導電膜の一部にサイドエッチングを伴うウエットエッチング又はドライエッチングを行って第１の電極層を形成し、
前記第１の電極層を形成後、少なくとも前記薄膜積層体上に第２のマスク膜を形成し、
前記第２のマスク膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２のマスク膜をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
前記第２のレジストマスクを除去し、
前記第２のマスク層を用いて前記薄膜積層体の上部をドライエッチングして、第２の電極層と半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項３】
第１の導電膜、第１の絶縁膜、半導体膜、第２の導電膜、及び第１のマスク膜をこの順に積層して形成し、
前記第１のマスク膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１のマスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
前記第１のレジストマスクを除去し、
前記第１のマスク層を用いて前記第１の絶縁膜、前記半導体膜、及び前記第２の導電膜に対してドライエッチングを行って薄膜積層体を形成しつつ、前記第１の導電膜の少なくとも表面を露出させ、
前記第１のマスク層と前記薄膜積層体を覆って第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチバック処理して、少なくとも前記薄膜積層体が有する半導体領域の側面を覆うサイドウォール絶縁層を形成しつつ第１のマスク層を除去し、
前記サイドウォール絶縁層を形成後、前記第１の導電膜の一部にサイドエッチングを伴うウエットエッチング又はドライエッチングを行って第１の電極層を形成し、
前記第１の電極層を形成後、少なくとも前記薄膜積層体上に第２のマスク膜を形成し、
前記第２のマスク膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２のマスク膜をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
前記第２のレジストマスクを除去し、
前記第２のマスク層を用いて前記薄膜積層体の上部をドライエッチングして、第２の電極層と半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項４】
第１の導電膜、第１の絶縁膜、半導体膜、第２の導電膜、及びマスク膜をこの順に積層して形成し、
前記マスク膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記マスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
前記第１のレジストマスクを除去し、
前記第１のマスク層を用いて前記第１の絶縁膜、前記半導体膜、及び前記第２の導電膜に対してドライエッチングを行って薄膜積層体を形成しつつ、前記第１の導電膜の少なくとも表面を露出させ、
前記第１のマスク層及び前記薄膜積層体を覆って第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチバック処理して、少なくとも前記薄膜積層体が有する半導体領域の側面を覆うサイドウォール絶縁層を形成し、
前記サイドウォール絶縁層を形成後、前記第１のマスク層上に第２のレジストマスクを形成し、
前記第２のレジストマスクを形成後、前記第１の導電膜の一部にサイドエッチングを伴うウエットエッチング又はドライエッチングを行って第１の電極層を形成し、
前記第１の電極層を形成後、前記第２のレジストマスクを用いて前記第１のマスク層をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
前記第２のレジストマスクを除去し、
前記第２のマスク層を用いて前記薄膜積層体の上部をドライエッチングして、第２の電極層と半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項５】
第１の導電膜、第１の絶縁膜、半導体膜、第２の導電膜、及び第１のマスク膜をこの順に積層して形成し、
前記第１のマスク膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１のマスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
前記第１のレジストマスクを除去し、
前記第１のマスク層を用いて前記第１の絶縁膜、前記半導体膜、及び前記第２の導電膜に対してドライエッチングを行って薄膜積層体を形成しつつ、前記第１の導電膜の少なくとも表面を露出させ、
前記第１のマスク層をドライエッチングして除去し、
前記薄膜積層体を覆って第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチバック処理して、少なくとも前記薄膜積層体が有する半導体領域の側面を覆うサイドウォール絶縁層を形成し、
前記サイドウォール絶縁層を形成後、少なくとも前記薄膜積層体上に第２のマスク膜を形成し、
前記第２のマスク膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを形成後、前記第１の導電膜の一部にサイドエッチングを伴うウエットエッチング又はドライエッチングを行って第１の電極層を形成し、
前記第１の電極層を形成後、前記第２のレジストマスクを用いて前記第２のマスク膜をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
前記第２のレジストマスクを除去し、
前記第２のマスク層を用いて前記薄膜積層体の上部をドライエッチングして、第２の電極層と半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項６】
第１の導電膜、第１の絶縁膜、半導体膜、第２の導電膜、及び第１のマスク膜をこの順に積層して形成し、
前記第１のマスク膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１のマスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
前記第１のレジストマスクを除去し、
前記第１のマスク層を用いて前記第１の絶縁膜、前記半導体膜、及び前記第２の導電膜に対してドライエッチングを行って薄膜積層体を形成しつつ、前記第１の導電膜の少なくとも表面を露出させ、
前記第１のマスク層及び前記薄膜積層体を覆って第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチバック処理して、少なくとも前記薄膜積層体が有する半導体領域の側面を覆うサイドウォール絶縁層を形成しつつ第１のマスク層を除去し、
前記サイドウォール絶縁層を形成後、少なくとも前記薄膜積層体上に第２のマスク膜を形成し、
前記第２のマスク膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを形成後、前記第１の導電膜の一部にサイドエッチングを伴うウエットエッチング又はドライエッチングを行って第１の電極層を形成し、
前記第１の電極層を形成後、前記第２のレジストマスクを用いて前記第２のマスク膜をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
前記第２のレジストマスクを除去し、
前記第２のマスク層を用いて前記薄膜積層体の上部をドライエッチングして、第２の電極層と半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項７】
第１の導電膜、第１の絶縁膜、半導体膜、第２の導電膜、及びマスク膜をこの順に積層して形成し、
前記マスク膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記マスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
前記第１のレジストマスクを除去し、
前記第１のマスク層を用いて前記第１の絶縁膜、前記半導体膜、及び前記第２の導電膜に対してドライエッチングを行って薄膜積層体を形成しつつ、前記第１の導電膜の少なくとも表面を露出させ、
前記第１のマスク層及び前記薄膜積層体を覆って第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチバック処理して、少なくとも前記薄膜積層体が有する半導体領域の側面を覆うサイドウォール絶縁層を形成し、
前記サイドウォール絶縁層を形成後、前記第１のマスク層上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第１のマスク層をドライエッチングまたはウエットエッチングして第２のマスク層を形成し、
前記第２のマスク層を形成後、前記第１の導電膜の一部にサイドエッチングを伴うウエットエッチング又はドライエッチングを行って第１の電極層を形成し、
前記第１の電極層を形成後、前記第２のレジストマスクを除去し、
前記第２のマスク層を用いて前記薄膜積層体の上部をドライエッチングして、第２の電極層と半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項８】
第１の導電膜、第１の絶縁膜、半導体膜、第２の導電膜、及び第１のマスク膜をこの順に積層して形成し、
前記第１のマスク膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１のマスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
前記第１のレジストマスクを除去し、
前記第１のマスク層を用いて前記第１の絶縁膜、前記半導体膜、及び前記第２の導電膜に対してドライエッチングを行って薄膜積層体を形成しつつ、前記第１の導電膜の少なくとも表面を露出させ、
前記第１のマスク層をドライエッチングにより除去し、
前記薄膜積層体を覆って第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチバック処理して、少なくとも前記薄膜積層体が有する半導体領域の側面を覆うサイドウォール絶縁層を形成し、
前記サイドウォール絶縁層を形成後、少なくとも前記薄膜積層体上に第２のマスク膜を形成し、
前記第２のマスク膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２のマスク膜をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
前記第２のマスク層を形成後、前記第１の導電膜の一部にサイドエッチングを伴うウエットエッチング又はドライエッチングを行って第１の電極層を形成し、
前記第１の電極層を形成後、前記第２のレジストマスクを除去し、
前記第２のマスク層を用いて前記薄膜積層体の上部をドライエッチングして、第２の電極層と半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項９】
第１の導電膜、第１の絶縁膜、半導体膜、第２の導電膜、及び第１のマスク膜をこの順に積層して形成し、
前記第１のマスク膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１のマスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
前記第１のレジストマスクを除去し、
前記第１のマスク層を用いて前記第１の絶縁膜、前記半導体膜及び前記第２の導電膜に対してドライエッチングを行って薄膜積層体を形成しつつ、前記第１の導電膜の少なくとも表面を露出させ、
前記第１のマスク層と前記薄膜積層体を覆って第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチバック処理して、少なくとも前記薄膜積層体が有する半導体領域の側面を覆うサイドウォール絶縁層を形成しつつ第１のマスク層を除去し、
前記サイドウォール絶縁層を形成後、少なくとも前記第２の導電層上に第２のマスク膜を形成し、
前記第２のマスク膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２のマスク膜をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
前記第２のマスク層を形成後、前記第１の導電膜の一部にサイドエッチングを伴うウエットエッチング又はドライエッチングを行って第１の電極層を形成し、
前記第１の電極層を形成後、前記第２のレジストマスクを除去し、
前記第２のマスク層を用いて前記薄膜積層体の上部をドライエッチングして、第２の電極層と半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項１０】
第１の導電膜、第１の絶縁膜、半導体膜、第２の導電膜、及びマスク膜をこの順に積層して形成し、
前記マスク膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記マスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
前記第１のレジストマスクを除去し、
前記第１のマスク層を用いて前記第１の絶縁膜、前記半導体膜、及び前記第２の導電膜に対してドライエッチングを行って薄膜積層体を形成しつつ、前記第１の導電膜の少なくとも表面を露出させ、
前記第１のマスク層及び前記薄膜積層体を覆って第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチバック処理して、少なくとも前記薄膜積層体が有する半導体領域の側面を覆うサイドウォール絶縁層を形成し、
前記サイドウォール絶縁層を形成後、前記第１のマスク層上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第１のマスク層をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
前記第２のレジストマスクを除去し、
前記第２のレジストマスクを除去後、前記第１の導電膜の一部にサイドエッチングを伴うウエットエッチング又はドライエッチングを行って第１の電極層を形成し、
前記第２のマスク層を用いて前記薄膜積層体の上部をドライエッチングして、第２の電極層と半導体層とを形成することを特徴とする半導体装置の作製方法。
【請求項１１】
第１の導電膜、第１の絶縁膜、半導体膜、第２の導電膜、及び第１のマスク膜をこの順に積層して形成し、
前記第１のマスク膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１のマスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
前記第１のレジストマスクを除去し、
前記第１のマスク層を用いて前記第１の絶縁膜、前記半導体膜、及び前記第２の導電膜に対してドライエッチングを行って薄膜積層体を形成しつつ、前記第１の導電膜の少なくとも表面を露出させ、
前記第１のマスク層をドライエッチングして除去し、
前記薄膜積層体を覆って第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチバック処理して、少なくとも前記薄膜積層体が有する半導体領域の側面を覆うサイドウォール絶縁層を形成し、
前記サイドウォール絶縁層を形成後、少なくとも前記薄膜積層体上に第２のマスク膜を形成し、
前記第２のマスク膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２のマスク膜をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
前記第２のレジストマスクを除去し、
前記第２のレジストマスクを除去後、前記第１の導電膜の一部にサイドエッチングを伴うウエットエッチング又はドライエッチングを行って第１の電極層を形成し、
前記第２のマスク層を用いて前記薄膜積層体の上部をドライエッチングして、第２の電極層と半導体層とを形成することを特徴とする半導体装置の作製方法。
【請求項１２】
第１の導電膜、第１の絶縁膜、半導体膜、第２の導電膜、及び第１のマスク膜をこの順に積層して形成し、
前記第１のマスク膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１のマスク膜をドライエッチング又はウエットエッチングして第１のマスク層を形成し、
前記第１のレジストマスクを除去し、
前記第１のマスク層を用いて前記第１の絶縁膜、前記半導体膜、及び前記第２の導電膜に対してドライエッチングを行って薄膜積層体を形成しつつ、前記第１の導電膜の少なくとも表面を露出させ、
前記第１のマスク層及び前記薄膜積層体を覆って第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチバック処理して、少なくとも前記薄膜積層体が有する半導体領域の側面を覆うサイドウォール絶縁層を形成しつつ第１のマスク層を除去し、
前記サイドウォール絶縁層を形成後、少なくとも前記第２の導電層上に第２のマスク膜を形成し、
前記第２のマスク膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２のマスク膜をドライエッチング又はウエットエッチングして第２のマスク層を形成し、
前記第２のレジストマスクを除去し、
前記第２のレジストマスクを除去後、前記第１の導電膜の一部にサイドエッチングを伴うウエットエッチング又はドライエッチングを行って第１の電極層を形成し、
前記第２のマスク層を用いて前記薄膜積層体の上部をドライエッチングして、第２の電極層と半導体層とを形成することを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１乃至請求項１２のいずれか一に記載の作製方法により作製した半導体装置の第２の電極層に電気的に接続される画素電極層を形成することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１乃至請求項１２のいずれか一に記載の作製方法により作製した半導体装置の第２の電極層に接する領域を有する保護絶縁膜を形成し、
前記第２の電極層の一部を露出させるように前記保護絶縁膜に開口部を形成し、
前記開口部上及び前記保護絶縁膜上に画素電極層を形成することを特徴とする半導体装置の作製方法。
【請求項１５】
請求項１乃至請求項１４のいずれか一において、
前記半導体膜はＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜であり、
前記第２の導電膜はチタン膜であり、
前記第１のマスク膜は酸化アルミニウム膜であることを特徴とする半導体装置の作製方法。