【手続補正書】
【提出日】平成25年12月3日(2013.12.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１スイッチを含み、入出力データノード（データ入出力ピン）と第１電源電圧との間に第１終端インピーダンスを選択的に提供する第１終端回路と、
第２スイッチを含み、前記入出力データノードと前記第１電源電圧との間に第２終端インピーダンスを選択的に提供する第２終端回路と、
前記入出力データノードと前記第１電源電圧との間に、前記第１終端インピーダンス、前記第２終端インピーダンス、又は、前記第１終端インピーダンスと前記第２終端インピーダンスとの双方、を選択的に提供するように、前記第１終端回路及び前記第２終端回路を各々選択的に活性化する第１スイッチ制御信号及び第２スイッチ制御信号を出力するように、出力イネーブル信号（ＤＯＥＮ）及び非同期制御信号（ＡＣＳ）に対する論理演算を遂行するスイッチ制御回路と、を含み、
前記第１スイッチ制御信号は、メモリ読み出しモードの間及びメモリ書き込みの間、前記入出力データノードと第２電源電圧との間に終端インピーダンスを提供するようにスイッチを制御せず、
前記第２スイッチ制御信号は、前記メモリ読み出しモードの間及び前記メモリ書き込みの間、前記入出力データノードと第２電源電圧との間に終端インピーダンスを提供するようにスイッチを制御しない、ことを特徴とするオンダイ終端（ＯＤＴ）回路。
【請求項２】
第１スイッチを含み、入出力データノード（データ入出力ピン）と第１電源電圧との間に第１終端インピーダンスを選択的に提供する第１終端回路と、
第２スイッチを含み、前記入出力データノードと前記第１電源電圧との間に第２終端インピーダンスを選択的に提供する第２終端回路と、
前記入出力データノードと前記第１電源電圧との間に、前記第１終端インピーダンス、前記第２終端インピーダンス、又は、前記第１終端インピーダンスと前記第２終端インピーダンスとの双方、を選択的に提供するように、前記第１終端回路及び前記第２終端回路を各々選択的に活性化する第１スイッチ制御信号及び第２スイッチ制御信号を出力するように、出力イネーブル信号（ＤＯＥＮ）及び非同期制御信号（ＡＣＳ）に対する論理演算を遂行するスイッチ制御回路と、を含み、
前記入出力データノードにおいてメモリ装置（半導体メモリ装置）から読み出されるか、又は前記メモリ装置に書き込まれるデータが受信され、
メモリ読み出しモードにおいて、前記出力イネーブル信号及び前記非同期制御信号の第１所定のロジックレベルに基づいて前記入出力データノードと前記第１電源電圧との間に第１全体終端インピーダンス値が提供され、
メモリ書き込みモードにおいて、前記出力イネーブル信号及び前記非同期制御信号の第２所定のロジックレベルに基づいて前記入出力データノードと前記第１電源電圧との間に前記第１全体終端インピーダンス値と相異なる第２全体終端インピーダンス値が提供され、
一般モード（ノーマルモード）において、前記出力イネーブル信号及び前記非同期制御信号の第３所定のロジックレベルに基づいて前記入出力データノードと前記第１電源電圧との間に前記第１及び第２全体終端インピーダンス値と相異なる第３全体終端インピーダンス値が提供されることを特徴とするオンダイ終端回路。
【請求項３】
前記メモリ読み出しモードにおいて前記第１終端回路及び前記第２終端回路は全て活性化されず、
前記メモリ書き込みモードにおいて前記第１終端回路が活性化され、前記第２終端回路は活性化されず、
前記ノーマルモードにおいて前記第１終端回路及び前記第２終端回路が全て活性化されることを特徴とする請求項２に記載のオンダイ終端回路。
【請求項４】
前記メモリ書き込みモードにおいて前記入出力データノードのための前記第２全体インピーダンス値は１２０オームであり、
前記ノーマルモードのための前記第３全体インピーダンス値は６０オームであり、
前記メモリ読み出しモードのための前記第３全体インピーダンス値は０であることを特徴とする請求項２に記載のオンダイ終端回路。
【請求項５】
前記非同期制御信号は前記メモリ装置の外部ピンにおいて受信され、前記入出力データノードは前記メモリ装置の他の外部ピンに接続されることを特徴とする請求項２に記載のオンダイ終端回路。
【請求項６】
前記非同期制御信号は前記メモリ装置のクロック信号に対して非同期的であることを特徴とする請求項２に記載のオンダイ終端回路。
【請求項７】
前記非同期制御信号はメモリ書き込みコマンドに基づいて生成されることを特徴とする請求項２に記載のオンダイ終端回路。
【請求項８】
書き込みデータウィンドウより大きいパルス幅を有する前記非同期制御信号を生成するパルス生成器をさらに含むことを特徴とする請求項７に記載のオンダイ終端回路。
【請求項９】
外部のメモリコントローラからメモリ読み出しコマンド及びメモリ書き込みコマンドを受信するコマンドデコーダをさらに含むことを特徴とする請求項７に記載のオンダイ終端回路。
【請求項１０】
前記出力イネーブル信号は前記メモリ装置の出力バッファをイネーブルすることを特徴とする請求項２に記載のオンダイ終端回路。
【請求項１１】
前記第１終端回路は、
前記第１スイッチ制御信号に応答する前記第１スイッチと、
少なくとも１つの抵抗と、を含むことを特徴とする請求項２に記載のオンダイ終端回路。
【請求項１２】
前記スイッチ制御回路は、
ロジックゲート、又は、マルチプレクサのうち少なくとも１つを含むことを特徴とする請求項２に記載のオンダイ終端回路。
【請求項１３】
前記入出力データノードと前記第１電源電圧との間に第３終端インピーダンスを選択的に提供するように前記スイッチ制御回路において生成された第３スイッチ制御信号に応答して選択的に活性化される第３終端回路をさらに含むことを特徴とする請求項２に記載のオンダイ終端回路。
【請求項１４】
前記第２全体終端インピーダンス値は１２０オームであり、
前記第３全体終端インピーダンス値は６０オームであり、
前記第３全体終端インピーダンス値は４０オームであることを特徴とする請求項１３に記載のオンダイ終端回路。
【請求項１５】
メモリ装置のデータ入出力ピンに接続されるラインに終端インピーダンスを提供する方法であって、
第１終端インピーダンスを有する第１終端回路を選択的に活性化するための第１スイッチ制御信号、及び第２終端インピーダンスを有する第２終端回路を選択的に活性化するための第２スイッチ制御信号を出力するように、出力イネーブル信号及び非同期制御信号に対する論理演算を遂行する段階を含み、
前記第１終端回路は、前記入出力データピンと第１電源電圧との間に前記第１終端インピーダンスを選択的に提供し、
前記第２終端回路は、前記入出力データピンと前記第１電源電圧との間に前記第２終端インピーダンスを選択的に提供し、
前記非同期制御信号は、前記メモリ装置のクロック信号に対して非同期的であり、メモリ書き込みコマンドに基づいて生成され、
前記第１スイッチ制御信号は、前記メモリ書き込みコマンドが存在する時にだけ前記第１終端回路を活性化し、
前記出力イネーブル信号はメモリ読み出しコマンドに基づいて生成されることを特徴とする終端インピーダンスを提供する方法。
【請求項１６】
前記出力イネーブル信号及び前記非同期制御信号の所定のロジックレベルに基づいて前記データ入出力ピンと前記第１電源電圧との間にメモリ読み出しモード及びメモリ書き込みモードにそれぞれ相応する第１全体インピーダンス値及び第２全体インピーダンス値が選択的に提供されることを特徴とする請求項１５に記載の終端インピーダンスを提供する方法。
【請求項１７】
前記出力イネーブル信号は外部クロック信号から生成された内部クロック信号を利用して生成され、前記内部クロック信号は前記メモリ書き込みモード及びノーマルモードにおいてターンオフされることを特徴とする請求項１６に記載の終端インピーダンスを提供する方法。
【請求項１８】
前記メモリ書き込みモードのための前記第２全体インピーダンス値は１２０オームであり、
ノーマルモードにおいて前記第１終端回路及び前記第２終端回路は前記書き込み出力データラインに実質的に６０オームの終端インピーダンスを提供するように活性化され、
前記メモリ読み出しモードのための前記第１全体インピーダンス値は０であることを特徴とする請求項１５に記載の終端インピーダンスを提供する方法。
【請求項１９】
前記非同期制御信号は前記メモリ装置の外部ピンにおいて受信され、前記データ入出力ピンは前記メモリ装置の他の外部ピンに接続されることを特徴とする請求項１５に記載の終端インピーダンスを提供する方法。
【請求項２０】
前記メモリ装置において外部のメモリコントローラから受信したコマンドをデコーディングする段階と、
前記メモリ書き込みコマンドをデコーディングして前記非同期制御信号を生成する段階と、をさらに含むことを特徴とする請求項１５に記載の終端インピーダンスを提供する方法。
【請求項２１】
前記非同期制御信号を生成する段階は、
書き込みデータウィンドウより大きいパルス幅を有する前記非同期制御信号を生成する段階をさらに含むことを特徴とする請求項２０に記載の終端インピーダンスを提供する方法。
【請求項２２】
前記データ入出力ピンと前記第１電源電圧との間に前記第３インピーダンスを選択的に提供するように第３終端回路を選択的に活性化する第３スイッチ制御信号を生成することを特徴とする請求項１５に記載の終端インピーダンスを提供する方法。
【請求項２３】
メモリ書き込みモードにおいて前記データ入出力ピンと前記第１電源電圧との間に１２０オームの全体インピーダンス値が提供され、
ノーマルモードにおいて前記データ入出力ピンと前記第１電源電圧との間に６０オームの全体インピーダンス値が提供され、
メモリ読み出しモードにおいて前記データ入出力ピンと前記第１電源電圧との間に４０オームの全体インピーダンス値が提供されることを特徴とする請求項２２に記載の終端インピーダンスを提供する方法。 

【請求項２４】
前記出力イネーブル信号のロジックハイレベルは、前記メモリ読み出しモードモードを示し、
前記出力イネーブル信号のロジックローレベル及び前記非同期制御信号のロジックハイレベルは、前記メモリ書き込みモードを示し、
前記出力イネーブル信号のロジックローレベル及び前記非同期制御信号のロジックローレベルは、前記メモリ書き込みモードを示すことを特徴とする終端インピーダンスを提供する請求項３に記載のオンダイ終端（ＯＤＴ）回路。
【請求項２５】
前記オンダイ終端（ＯＤＴ）回路は、前記第１スイッチ制御信号に応答して前記入出力データノードと第２電源電圧との間に終端インピーダンスを選択的に提供するスイッチを含まないことを特徴とする請求項１に記載のオンダイ終端（ＯＤＴ）回路。
【請求項２６】
前記オンダイ終端（ＯＤＴ）回路は、前記入出力データノードと前記第２電源電圧との間に終端インピーダンスを選択的に提供するスイッチを含まないことを特徴とする請求項２５に記載のオンダイ終端（ＯＤＴ）回路。
【請求項２７】
第３スイッチを含み、前記入出力データノードと前記第１電源電圧との間に第３終端インピーダンスを選択的に提供する第３終端回路をさらに含むことを特徴とする請求項２５に記載のオンダイ終端（ＯＤＴ）回路。
【請求項２８】
第４スイッチを含み、前記入出力データノードと前記第１電源電圧との間に前記第１終端インピーダンス及び前記第２終端インピーダンスが提供されない間、前記入出力データノードと前記第２電源電圧との間に第４終端インピーダンスを選択的に提供する第４終端回路をさらに含むことを特徴とする請求項２７に記載のオンダイ終端（ＯＤＴ）回路。
【請求項２９】
前記第２スイッチ制御信号は、前記メモリ読み出しモードコマンドが存在しない時にだけ、前記第２終端回路を活性化することを特徴とする請求項１５に記載の終端インピーダンスを提供する方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】オンダイ終端回路、及び終端インピーダンスを提供する方法
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明はオンダイ終端（Ｏｎ−Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ、以下、ＯＤＴともいう）に係り、より詳細には、オンダイ終端回路、及び終端インピーダンスを提供する方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
前記一目的を達成するために、本発明のオンダイ終端回路は、
第１スイッチを含み、入出力データノード（データ入出力ピン）と第１電源電圧との間に第１終端インピーダンスを選択的に提供する第１終端回路と、第２スイッチを含み、前記入出力データノードと前記第１電源電圧との間に第２終端インピーダンスを選択的に提供する第２終端回路と、前記入出力データノードと前記第１電源電圧との間に、前記第１終端インピーダンス、前記第２終端インピーダンス、又は、前記第１終端インピーダンスと前記第２終端インピーダンスとの双方、を選択的に提供するように、前記第１終端回路及び前記第２終端回路を各々選択的に活性化する第１スイッチ制御信号及び第２スイッチ制御信号を出力するように、出力イネーブル信号（ＤＯＥＮ）及び非同期制御信号（ＡＣＳ）に対する論理演算を遂行するスイッチ制御回路と、を含む。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
ここで、前記第１スイッチ制御信号は、メモリ読み出しモードの間及びメモリ書き込みの間、前記入出力データノードと第２電源電圧との間に終端インピーダンスを提供するようにスイッチを制御せず、前記第２スイッチ制御信号は、前記メモリ読み出しモードの間及び前記メモリ書き込みの間、前記入出力データノードと第２電源電圧との間に終端インピーダンスを提供するようにスイッチを制御しない、ことを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
前記一目的を達成するために、本発明に係わる他のオンダイ終端回路は、第１スイッチを含み、入出力データノード（データ入出力ピン）と第１電源電圧との間に第１終端インピーダンスを選択的に提供する第１終端回路と、第２スイッチを含み、前記入出力データノードと前記第１電源電圧との間に第２終端インピーダンスを選択的に提供する第２終端回路と、前記入出力データノードと前記第１電源電圧との間に、前記第１終端インピーダンス、前記第２終端インピーダンス、又は、前記第１終端インピーダンスと前記第２終端インピーダンスとの双方、を選択的に提供するように、前記第１終端回路及び前記第２終端回路を各々選択的に活性化する第１スイッチ制御信号及び第２スイッチ制御信号を出力するように、出力イネーブル信号（ＤＯＥＮ）及び非同期制御信号（ＡＣＳ）に対する論理演算を遂行するスイッチ制御回路と、を含み、
前記入出力データノードにおいてメモリ装置（半導体メモリ装置）から読み出されるか、又は前記メモリ装置に書き込まれるデータが受信され、メモリ読み出しモードにおいて、前記出力イネーブル信号及び前記非同期制御信号の第１所定のロジックレベルに基づいて前記入出力データノードと前記第１電源電圧との間に第１全体終端インピーダンス値が提供され、
メモリ書き込みモードにおいて、前記出力イネーブル信号及び前記非同期制御信号の第２所定のロジックレベルに基づいて前記入出力データノードと前記第１電源電圧との間に前記第１全体終端インピーダンス値と相異なる第２全体終端インピーダンス値が提供され、一般モード（ノーマルモード）において、前記出力イネーブル信号及び前記非同期制御信号の第３所定のロジックレベルに基づいて前記入出力データノードと前記第１電源電圧との間に前記第１及び第２全体終端インピーダンス値と相異なる第３全体終端インピーダンス値が提供される、ことを特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
一実施形態において、前記メモリ読み出しモードにおいて前記第１終端回路及び前記第２終端回路は全て活性化されず、前記メモリ書き込みモードにおいて前記第１終端回路が活性化され、前記第２終端回路は活性化されず、前記ノーマルモードにおいて前記第１終端回路及び前記第２終端回路が全て活性化される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
一実施形態において、前記メモリ書き込みモードにおいて前記入出力データノードのための前記第２全体インピーダンス値は１２０オームであり、前記ノーマルモードのための前記第３全体インピーダンス値は６０オームであり、前記メモリ読み出しモードのための前記第３全体インピーダンス値は０である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
一実施形態において、前記第１終端回路は、前記第１スイッチ制御信号に応答する前記第１スイッチと、少なくとも１つの抵抗と、を含む。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
一実施形態において、前記スイッチ制御回路は、ロジックゲート、又は、マルチプレクサのうち少なくとも１つを含む。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
一実施形態において、前記入出力データノードと前記第１電源電圧との間に第３終端インピーダンスを選択的に提供するように前記スイッチ制御回路において生成された第３スイッチ制御信号に応答して選択的に活性化される第３終端回路をさらに含む。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
一実施形態において、前記第２全体終端インピーダンス値は１２０オームであり、前記第３全体終端インピーダンス値は６０オームであり、前記第３全体終端インピーダンス値は４０オームである。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
前記一目的を達成するために、本発明に係る、メモリ装置のデータ入出力ピンに接続されるラインに終端インピーダンスを提供する方法は、
第１終端インピーダンスを有する第１終端回路を選択的に活性化するための第１スイッチ制御信号、及び第２終端インピーダンスを有する第２終端回路を選択的に活性化するための第２スイッチ制御信号を出力するように、出力イネーブル信号及び非同期制御信号に論理演算を遂行する段階を含み、
前記第１終端回路は、前記入出力データピンと第１電源電圧との間に前記第１終端インピーダンスを選択的に提供し、前記第２終端回路は、前記入出力データピンと前記第１電源電圧との間に前記第２終端インピーダンスを選択的に提供し、前記非同期制御信号は、前記メモリ装置のクロック信号に対して非同期的であり、メモリ書き込みコマンドに基づいて生成され、前記第１スイッチ制御信号は、前記メモリ書き込みコマンドが存在する時にだけ前記第１終端回路を活性化し、前記出力イネーブル信号はメモリ読み出しコマンドに基づいて生成されることを特徴とする。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
一実施形態において、前記出力イネーブル信号及び前記非同期制御信号の所定のロジックレベルに基づいて前記データ入出力ピンと前記第１電源電圧との間にメモリ読み出しモード及びメモリ書き込みモードにそれぞれ相応する第１全体インピーダンス値及び第２全体インピーダンス値が選択的に提供される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
一実施形態において、前記メモリ書き込みモードのための前記第２全体インピーダンス値は１２０オームであり、ノーマルモードにおいて前記第１終端回路及び前記第２終端回路は前記書き込み出力データラインに実質的に６０オームの終端インピーダンスを提供するように活性化され、前記メモリ読み出しモードのための前記第１全体インピーダンス値は０である。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
一実施形態において、前記データ入出力ピンと前記第１電源電圧との間に前記第３インピーダンスを選択的に提供するように第３終端回路を選択的に活性化する第３スイッチ制御信号を生成する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
一実施形態において、メモリ書き込みモードにおいて前記データ入出力ピンと前記第１電源電圧との間に１２０オームの全体インピーダンス値が提供され、ノーマルモードにおいて前記データ入出力ピンと前記第１電源電圧との間に６０オームの全体インピーダンス値が提供され、メモリ読み出しモードにおいて前記データ入出力ピンと前記第１電源電圧との間に４０オームの全体インピーダンス値が提供される。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
本発明の実施形態に係るオンダイ終端回路、及び終端インピーダンスを提供する方法は、非同期的に制御されクロック同期回路をターンオフすることによって電力消耗を削減できる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
また、本発明の実施形態に係るオンダイ終端回路、及び終端インピーダンスを提供する方法は、オンダイ終端のためのレイテンシ回路なしで具現される。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
その上、本発明の実施形態に係るオンダイ終端回路、及び終端インピーダンスを提供する方法は、終端インピーダンスをイネーブルするための外部制御信号の受信なしでオンダイ終端回路がターンオンされ伝送線の数を削減できる。