【手続補正書】
【提出日】平成26年2月27日(2014.2.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
窒化膜に記憶されたデータの読出しを行う場合には、ドレイン端子及びゲート端子に正電圧を印加し、ソース端子を接地電圧とする。この時、窒化膜に電荷が蓄積されていない場合又は所定量未満の電荷が蓄積されている場合（すなわち、窒化膜がデータ“１”を記憶されている場合）には、比較的に大きな読出し電流が得られる。一方、窒化膜に所定量以上の電荷が蓄積されている場合（すなわち、窒化膜がデータ“０”を記憶されている場合）には、蓄積された電荷の影響によって読出し電流はデータ“１”が記憶された状態と比較して小さくなる。このように、窒化膜内の電荷の量により、読出し電流の大きさに差異が生じるため、読出し電流の大小を判定することによってデータ読出しを行うことが可能になる。読出し電流の大小の判定の詳細な方法としては、不揮発性メモリの所定のメモリセルに、データ“１”が記憶されたメモリセルの窒化膜に蓄積された電荷量と、データ“０”が記憶されたメモリセルの窒化膜に蓄積された電荷量との中間の電荷量（すなわち、上述した所定量）が蓄積されるようにあらかじめデータの書込みを行う。そして、当該あらかじめ書込みがなされたメモリセル（以下、副記録領域、参照セル又はリファレンスセルとも称する）に流れる電流と、他のメモリセル（すなわち、読出し対象のメモリセル（以下、主記憶領域とも称する））に流れる電流とを比較し、他のメモリセルに流れる電流が参照セルに流れる電流よりも大なる場合は当該他のメモリセルにはデータ“０”が記憶されていると判定し、他のメモリセルに流れる電流が参照セルに流れる電流よりも小なる場合は当該他のメモリセルにはデータ“１”が記憶されていると判定する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、ビット線ＢＬと、ワード線ＷＬとの各交差部には、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造を有する。（Ｓ×Ｔ）個（Ｓ及びＴ：１以上の整数）のメモリセル２０(1-1)、・・・、２０(S-1)、２０(1-2)、・・・、２０(S-2)、・・・、２０(1-T)、・・・、２０(S-T)が配置されている。以下、いずれかのメモリセルを指定しない場合においては、単にメモリセル２０とも称する。例えば、メモリアレイ１１は、９本（Ｐ＝９）のビット線ＢＬ、８本（Ｑ＝８）のワード線ＷＬ、６４個（Ｓ×Ｔ＝８×８）のメモリセル２０から構成されている。各数量は、半導体記憶装置１０のメモリ容量、同時にデータを書込むメモリセル２０の数量によって適宜調整される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
各メモリセル２０のゲート端子はワード線ＷＬ1、ＷＬ2、・・・、ＷＬQに、各メモリセル２０のソース端子及びドレイン端子はビット線ＢＬ1、ＢＬ2、・・・、ＢＬPに接続されている。図１において、例えば、各メモリセル２０のマイナス列方向側をドレイン端子とし、プラス列方向側をソース端子とすると、メモリセル２０(1-1)のゲート端子はワード線ＷＬ1に接続され、ドレイン端子はビット線ＢＬ1に接続され、ソース端子はビット線ＢＬ2に接続されている。なお、ビット線ＢＬ間に書込み電圧が供給されることにより、各メモリセル２０のドレイン−ソース間に当該書込み電圧が供給される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
メモリセル２０にはデータ“０”及びデータ“１”の２種類のデータ（すなわち、２値）を書込むことが可能である。また、本実施例１においては、メモリアレイ１１を構成するメモリセル２０(S-T)にはあらかじめ所定の基準データ（参照データ）が書込まれている。参照データとは、他のメモリセル２０からデータを読出す場合に、当該読出したデータがデータ“０”又はデータ“１”であるかを判定するために用いられるデータ（すなわち、比較用のデータ）である。以下において、メモリセル２０(S-T)を参照セル（リファレンスセル）３０とも称する。すなわち、メモリセル２０(S-T)以外のメモリセル２０が主記憶領域となり、メモリセル２０(S-T)が副記憶領域となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
なお、本実施例においては、メモリセル２０(S-T)のみを参照セルとしてが、複数のメモリセル２０を参照セルに設定してもよい。例えば、メモリセル２０に多値データを記憶する場合には、同一のワード線ＷＬ（すなわち、列方向）に接続されている複数のメモリセル２０を参照セルとし、各参照セルの参照データを互いに異なるものとしてもよい。また、同一のワード線ＷＬに限られず同一のビット線ＢＬに挟まれた（すなわち、行方向に接続された）複数のメモリセル２０を参照セルとしてもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
ロウデコーダ１５は、ワード線ＷＬのそれぞれを介してメモリアレイ１１に接続されている。ロウデコーダ１５は、制御回路（図示せず）から供給される制御信号に基づいてワード線ＷＬのいずれかを選択し、選択した１つのワード線にゲート信号を供給する。例えば、ワード線ＷＬ1を選択した場合には、メモリセル２０(1-1)、・・・、２０(1-T)のゲート端子にゲート信号（所定の電圧）が供給される。なお、本実施例の半導体記憶装置１０による書込み処理においては、各メモリセル２０のゲート端子には、記憶データの値にかかわらず共通のゲート信号が供給される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
第１スイッチ素子群１３は、ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）構造を有するＰ個のセレクタ素子１３ａ1、１３ａ2、・・・、１３ａPから構成されている。以下、いずれかのセレクタ素子１３ａ1、１３ａ2、・・・、１３ａPを指定しない場合には単にセレクタ素子１３ａとも称する。セレクタ素子１３ａのそれぞれは、ビット線ＢＬを介してメモリセル２０のドレイン端子又はソース端子に接続されている。具体的には、セレクタ素子１３ａ1のドレイン端子は、ビット線ＢＬ1を介してメモリセル２０(1-1)、２０(2-1)、・・・、２０(S-1)のそれぞれのドレイン端子に接続されている。そして、セレクタ１３ａ2のドレイン端子は、ビット線ＢＬ2を介してメモリセル２０(1-2)、２０(2-2)、・・・、２０(S-2)のそれぞれのソース端子、及びメモリセル２０(1-3)、２０(2-3)、・・・、２０(S-3)のそれぞれのドレイン端子に接続されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
第１カラムデコーダ１４は、制御回路（図示せず）から供給される制御信号に基づいてゲート信号供給ラインＧＬ1のいずれかを選択し、選択した１つのゲート信号供給ラインにゲート信号を供給する。選択された１つのゲート信号供給ラインＧＬ1にゲート信号が供給されることにより、電圧生成回路１２から供給される所定の電圧が、選択された１つのゲート信号供給ラインＧＬ1に接続されたセレクタ素子１３ａに接続されたビット線ＢＬに印加される。そして、当該ビット線ＢＬに接続されたメモリセル２０のドレイン端子又はソース端子に所定の電圧が供給（印加）される。具体的には、ゲート信号供給ラインＧＬ11が選択されると、セレクタ素子１３ａ1がオン状態に移行し、ビット線ＢＬ1を介してメモリセル２０(1-1)、２０(2-1)、・・・、２０(S-1)のドレイン端子に所定の電圧が印加される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
第２スイッチ素子群１６は、ｎ型のＭＯＳＦＥＴ構造を有するＰ個のセレクタ素子１６ａ1、１６ａ2、・・・、１６ａPから構成されている。以下、いずれかのセレクタ素子１６ａ1、１６ａ2、・・・、１６ａPを指定しない場合には単にセレクタ素子１６ａとも称する。セレクタ素子１６ａのそれぞれは、ビット線ＢＬを介してメモリセル２０のドレイン端子又はソース端子に接続されている。具体的には、セレクタ素子１６ａ1のソース端子は、ビット線ＢＬ1を介してメモリセル２０(1-1)、２０(2-1)、・・・、２０(S-1)のそれぞれのドレイン端子に接続されている。そして、セレクタ素子１６ａ2のソース端子は、ビット線ＢＬ2を介してメモリセル２０(1-2)、２０(2-2)、・・・、２０(S-2)のそれぞれのソース端子、及びメモリセル２０(1-3)、２０(2-3)、・・・、２０(S-3)のそれぞれのドレイン端子に接続されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
第２カラムデコーダ１７は、制御回路（図示せず）から供給される制御信号に基づいてゲート信号供給ラインＧＬ2のいずれかを選択し、選択した１つのゲート信号供給ラインにゲート信号を供給する。ここでセンスアンプ１８は、接地電位（グランド電位）に接続されているため、選択された１つのゲート信号供給ラインＧＬ2にゲート信号が供給されることにより、選択された１つのゲート信号供給ラインＧＬ1に接続されたセレクタ素子１３ａに接続されたビット線ＢＬの電位は接地電位になる。そして、当該ビット線ＢＬに接続されたメモリセル２０のドレイン端子又はソース端子の電位が接地電位になる。具体的には、ゲート信号供給ラインＧＬ21が選択されると、セレクタ素子１６ａ1がオン状態に移行し、ビット線ＢＬ1を介してメモリセル２０(1-1)、２０(2-1)、・・・、２０(S-1)のドレイン端子の電位が接地電位になる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
図２に示されているように、メモリセル２０は、ｐ型のシリコン基板２１の上面に、ＳｉＯ2からなるトンネル酸化膜２２、ＳｉＮからなる電荷蓄積膜２３、ＳｉＯ2からなる絶縁膜２４、シリコンからなるゲート電極２５を積層した構造を有している。シリコン基板２１の表面上のトンネル酸化膜２２を挟む位置に、ｎ型不純物を高濃度に含有する第１不純物領域２６及び第２不純物領域２７が形成されている。トンネル酸化膜２２直下のシリコン基板２１の表面領域は、ｎ型のＭＯＳＦＥＴの動作時において電流路が形成されるチャンネル領域２８である。第１不純物領域２６、第２不純物領域２７及びチャンネル領域２８を囲むように素子分離酸化層２９がシリコン基板２１の内部に設けられている。なお、参照セル３０も上述したメモリセル２０の構造と同一である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
先ず、メモリセル２０にデータを書込む場合には、ゲート電極２５に正電圧（例えば、＋５Ｖ）を印加し、ソース領域である第２不純物領域２７にも正電圧（例えば、＋５Ｖ）を印加し、ドレイン領域である第１不純物領域２６及びシリコン基板２１を接地電位（０Ｖ）にする。これにより、チャネル領域２８中を第１不純物領域２６から第２不純物領域２７に向かって移動する電子は、第２不純物領域２７の近傍で高い運動エネルギーを獲得し、ホットエレクトロンになる。そして、ゲート電極２５に高い電圧が印加されていることにより、当該ホットエレクトロンの一部がトンネル酸化膜２２を飛び越えて電荷蓄積膜２３に引き上げられる（すなわち、当該ホットエレクトロンが電荷蓄積膜２３に蓄積される）。ここで、電荷蓄積膜２３に引き上げられたホットエレクトロンは、電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）に蓄積され、第１不純物領域２６側部分（すなわち、第２電荷蓄積部２３ｂ）には蓄積されることがない。すなわち、ホットエレクトロンは、電荷蓄積膜２３のソース領域側部分に蓄積され、ドレイン領域側部分には蓄積されることがない。なお、第１電荷蓄積部２３ａに蓄積された電荷量が所定量以上の状態がメモリセル２０にデータ“０”が書込まれた状態になり、第１電荷蓄積部２３ａに蓄積された電荷量が所定値未満の状態が、メモリセル２０にデータ“１”が書込まれた状態になる。なお、参照セル３０におけるデータの書込みは上述した方法とは異なるため後述する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
なお、電荷蓄積膜２３の第１不純物領域２６側に電荷を蓄積する場合には、第１不純物領域２６に印加すべき電圧と第２不純物領域２７側に印加すべき電圧を入れ替えることによってこれを行うことができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
次に、参照セル３０の電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）に電荷が蓄積されるように、参照データの第１書込みを行う（ステップＳ２、第１の書込みステップ）。具体的には、ゲート電極２５に正電圧（例えば、＋５Ｖ）を印加し、ソース領域である第２不純物領域２７にも正電圧（例えば、＋５Ｖ）を印加し、ドレイン領域である第１不純物領域２６及びシリコン基板２１を接地電位（０Ｖ）にする（図４（ａ））。これにより、チャネル領域２８中を第１不純物領域２６から第２不純物領域２７に向かって移動する電子は、第２不純物領域２７の近傍で高い運動エネルギーを獲得し、ホットエレクトロンになる。そして、ゲート電極２５に高い電圧が印加されていることにより、当該ホットエレクトロンの一部がトンネル酸化膜２２を飛び越えて電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）に引き上げられる（図４（ｂ））。なお、図４（ｂ）は模式的な図のため、２つの電子が第１電荷蓄積部２３ａに蓄積されているように示されているが、実際にはより多くの電子が第１電荷蓄積部２３ａに蓄積されている。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
ステップＳ６の完了後、参照セル３０に書込まれた参照データを再び読出し、読出し時に流れる読出し電流が所定値（書込み設定値）以上であるか否かを判定する（ステップＳ７（判定ステップ））。具体的には、ゲート電極２５に正電圧（例えば、＋３Ｖ）を印加し、第１不純物領域２６に読出し電圧である正電圧（例えば、＋１．５Ｖ）を印加し、第２不純物領域２７及びシリコン基板２１を接地電位（０Ｖ）にする（図５（ｃ））。これにより、第１不純物領域２６から第２不純物領域２７に向けて読出し電流が流れる。ステップＳ７において、参照セル３０に書込まれた参照データを読出した時に流れる読出し電流が書込み設定値未満である場合には、ステップＳ１に戻り、参照セル３０の電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）に電荷が蓄積されるように、参照データの書込みを再度行う（すなわち、第１及び第２書込みを繰り返して実行する繰り返しステップを行う）。なお、参照データの書込みを再度行う場合には、Ｎ＝１になっているため、ステップＳ３からステップＳ５を経由するフローとなる。すなわち、参照データの書込みを再度行う場合には、第１書込み後に読出し電流値が書込み設定値以上であるか否かの判定がなされる。一方、ステップＳ７において、参照セル３０に書込まれた参照データを読出した時に流れる読出し電流が書込み設定値以上である場合には、参照セル３０への参照データの書込み処理が終了する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
図７に示されているように、メモリセル１００は、ｐ型のシリコン基板１０１の上面にＳｉＯ2からなるゲート酸化膜１０２を介してポリシリコンからなるゲート電極１０３が形成された構造を有している。シリコン基板１０１の表面上のゲート電極１０３を挟む位置に、ｎ型不純物を高濃度に含有する第１不純物領域１０４及び第２不純物領域１０５が形成されている。ゲート電極１０３直下のシリコン基板１０１の表面領域は、ｎ型のＭＯＳＦＥＴの動作時において電流路が形成されるチャンネル領域１１０である。チャンネル領域１１０と第１不純物領域１０４との間、及びチャンネル領域１１０と第２不純物領域１０５との間には第１不純物領域１０４及び第２不純物領域１０５に隣接して比較的不純物濃度の低いｎ型のエクステンション領域１０６、１０７が形成される。
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2012142042.tif 000001