【手続補正書】
【提出日】平成26年3月11日(2014.3.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極、記憶層および第２電極をこの順に有し、
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
イオン源層と、
テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、前記抵抗変化層と前記イオン源層との間に設けられた中間層と、
前記イオン源層と前記抵抗変化層との間に設けられ、少なくとも１種の遷移金属を含むと共に、前記中間層に接するバリア層と
を備えた記憶素子。
【請求項２】
前記バリア層は、銅（Ｃｕ），チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），およびタングステン（Ｗ）のうちの少なくとも１種類の遷移金属元素を含む、請求項１に記載の記憶素子。
【請求項３】
前記バリア層の膜厚は０．１ｎｍよりも厚く１ｎｍよりも薄い、請求項１または請求項２に記載の記憶素子。
【請求項４】
前記イオン源層は、アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ）および亜鉛（Ｚｎ）のうち少なくとも１種のイオン化可能な金属元素を含むと共に、酸素（Ｏ），テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種類を含む、請求項１乃至請求項３のいずれか１つに記載の記憶素子。
【請求項５】
前記バリア層は、前記イオン源層に含まれる前記金属元素の前記第１電極側への移動を抑制する、請求項４に記載の記憶素子。
【請求項６】
前記中間層は前記イオン源層よりも抵抗が高く、前記金属元素の移動が可能な電解質層である、請求項４または請求項５に記載の記憶素子。
【請求項７】
前記中間層はＴｅおよびＡｌを含む、請求項１乃至請求項６のいずれか１つに記載の記憶素子。
【請求項８】
前記抵抗変化層は、前記イオン源層および前記中間層の少なくとも一方に含まれる金属元素の酸化物と、前記バリア層に含まれる遷移金属元素の酸化物とを含む、請求項１乃至請求項７のいずれか１つに記載の記憶素子。
【請求項９】
前記抵抗変化層は、前記イオン源層および中間層の少なくとも一方に含まれるＡｌの拡散により形成されたアルミニウム酸化物を含む層と、前記遷移金属の酸化物を含む層との積層構造、または、前記アルミニウム酸化物と前記遷移金属の酸化物とが混在した構造を有する、請求項１乃至請求項８のいずれか１つに記載の記憶素子。
【請求項１０】
前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む低抵抗部が形成されることにより抵抗値が変化する、請求項１乃至請求項９のいずれか１つに記載の記憶素子。
【請求項１１】
前記バリア層は、前記イオン源層と前記中間層との間に設けられている、請求項１乃至請求項１０のいずれか１つに記載の記憶素子。
【請求項１２】
前記バリア層は、前記中間層と前記抵抗変化層との間に設けられている、請求項１乃至請求項１１うちのいずれか１つに記載の記憶素子。
【請求項１３】
第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
イオン源層と、
テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、前記抵抗変化層と前記イオン源層との間に設けられた中間層と、
前記イオン源層と前記抵抗変化層との間に設けられ、少なくとも１種の遷移金属を含むと共に、前記中間層に接するバリア層と
を有する記憶装置
【請求項１４】
前記バリア層は、銅（Ｃｕ），チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），およびタングステン（Ｗ）のうちの少なくとも１種類の遷移金属元素を含む、請求項１３に記載の記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、第１電極側に設けられた抵抗変化層と、イオン源層と、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、抵抗変化層とイオン源層との間に設けられた中間層と、イオン源層と抵抗変化層との間に設けられ、少なくとも１種の遷移金属を含むと共に、中間層に接するバリア層とを備えたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
ここでは、イオン源層と中間層との間または中間層と抵抗変化層との間の少なくとも一方に遷移金属を含むバリア層を設けることにより、過剰な金属イオンの移動を抑制することが可能となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明の記憶素子または記憶装置によれば、イオン源層と中間層との間または中間層と抵抗変化層との間の少なくとも一方に遷移金属を含むバリア層を設けるようにしたので、記憶層の形成後あるいは電圧印加時における過剰な可動イオンの移動が抑制され、必要以上の抵抗値の上昇を抑えることができる。即ち、書き込みおよび消去特性が向上する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
このようなイオン源層２１の具体的な材料としては、例えば、ＺｒＴｅＡｌ，ＴｉＴｅＡｌ，ＣｒＴｅＡｌ，ＷＴｅＡｌおよびＴａＴｅＡｌが挙げられる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ，さらにＧｅを添加したＣｕＺｒＴｅＡｌＧｅ，更に、添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅとしてもよい。あるいは、Ａｌの他にＭｇを用いたＺｒＴｅＭｇとしてもよい。イオン源層２１を構成する金属元素としては、Ｚｒの代わりに、Ｍｏ，Ｍｎ，Ｈｆなどの他の遷移金属元素を選択した場合でも同様な添加元素を用いることは可能であり、例えばＣｕＭｏＴｅＡｌ，ＣｕＭｎＴｅＡｌなどとすることも可能である。更に、イオン導電材料としては、Ｔｅ以外にＳやＳｅ、あるいはヨウ素（Ｉ）を用いてもよく、具体的にはＺｒＳＡｌ，ＺｒＳｅＡｌ，ＺｒＩＡｌ，ＣｕＧｅＴｅＡｌ等を用いてもよい。更に、ＴａあるいはＷ等を添加してもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
バリア層２２はイオン源層２１と中間層２３との間に設けられている。バリア層２２は、イオン源層２１から下部電極１０側への可動イオン（金属イオン）の移動を制御するものであり、具体的には、イオン源層２１から中間層２３への可動イオンの過剰な移動および下部電極１０表面における酸化膜の形成を抑制するものである。このバリア層２２を形成することにより、記憶素子１の抵抗値の上昇が抑えられる。バリア層２２の膜厚は０．１ｎｍよりも厚く１ｎｍより薄くすることが好ましい。バリア層２２の厚みが薄すぎると可動イオンの移動が十分に抑制されず、上述したように下部電極１０に高抵抗な酸化膜が形成されるため記憶素子１の抵抗値が上昇する。また、バリア層２２の厚みが厚すぎると記憶素子１の抵抗値が低抵抗化し、書き込みおよび消去時の抵抗分離幅が狭くなりデータ保持特性が低下する。バリア層２２の材料としては、遷移金属あるいはその窒化物を少なくとも１種類用いることができる。具体的には、Ｃｕ，Ｔｉ，Ｚｒ，Ｈｆ，バナジウム（Ｖ），ニオブ（Ｎｂ），Ｔａ，Ｃｒ，Ｍｏ，およびＷが挙げられる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
中間層２３は、例えば、陰イオン成分として挙動するＴｅと、可動な陽イオン成分として挙動するＡｌとを主成分とする化合物から構成されている。このような化合物としては、例えばＡｌＴｅが挙げられる。また、可動な陽イオン成分として、Ａｌの他にＣｕ，Ｚｎ，Ａｇを用いてもよく、その化合物としてＣｕＴｅ，ＺｎＴｅ，ＡｇＴｅを含んでいてもよい。あるいはＭｇを含んでＭｇＴｅとしてもよい。このＴｅを含有する化合物の組成は、例えばＡｌＴｅではＡｌの含有量は２０原子％以上６０原子％以下であることが好ましい。また、陰イオン成分としては、Ｔｅの他に硫黄（Ｓ）あるいはセレン（Ｓｅ）等のカルコゲン元素を含んでいてもよい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
中間層２３におけるカルコゲン元素含有量に対するアルミニウム含有量の比（アルミニウム濃度）は、イオン源層２１におけるカルコゲン元素含有量に対するアルミニウム含有量の比（アルミニウム濃度）よりも小さいことが好ましい。中間層２３中のアルミニウム（Ａｌ）はイオン源層２１との濃度勾配による拡散によりもたらされると考えられるので、例えばＡｌ2Ｔｅ3の化学量論的組成よりも少なくなると考えられる。そのため、中間層２３中のアルミニウム（Ａｌ）のほとんどはイオン状態で存在していると考えられる。また、中間層２３は上述したようにイオン源層２１よりも導電性が低く、イオン源層２１よりも抵抗値が高い。このため、印加した電位が効果的にイオン駆動に用いられ、上述した保持特性の向上や低電流での不揮発メモリ動作に結びつくことが可能となる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
以下、本実施の形態の記憶素子１の製造方法について説明する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
［変形例］
図４は本発明の変形例に係る記憶素子２の断面構成を表したものである。上記実施の形態と同一構成部分については同一符号を付してその説明は省略する。記憶素子２は、下部電極１０（第１電極）、記憶層６０および上部電極３０（第２電極）をこの順に有し、記憶層６０が上部電極３０側からイオン源層６１，中間層６３，バリア層６２および抵抗変化層６４の順に積層された点が上記実施の形態と異なる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
また、中間層６３および抵抗変化層６４も同様に、上述した中間層２３および抵抗変化層２４と同様の構成を用いることができる。即ち、中間層６２は、陰イオン成分と可動な陽イオン成分からなり、例えばＡｌＴｅの他に、ＣｕＴｅ，ＺｎＴｅ，ＡｇＴｅ，ＭｇＴｅや、また、陰イオン成分をＴｅの代わりに硫黄（Ｓ）あるいはセレン（Ｓｅ）等のカルコゲン元素としてもよい。抵抗変化層６４は、Ｔｉ，Ｚｒ，Ｈｆ，Ｔａ，Ｗ等の遷移金属元素のうちの少なくとも１種を含む酸化物、酸窒化物、あるいは窒化物と、可動イオンであるＡｌ，Ｃｕ，Ａｇ，Ｚｎの酸化物からなり、その他にも高抵抗なＧｅ，Ｍｇ，Ｓｉ，希土類元素の酸化物を含んでいてもよい。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
バリア層６２は、イオン源層６１から下部電極側への可動イオンの移動を制御するものであり、中間層６３と抵抗変化層６４との間に設けられている。バリア層６２の材料としては、上述したバリア層２２と同様に、遷移金属あるいはその窒化物を少なくとも１種類用いることができる。具体的には、Ｃｕ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，およびＷが挙げられる。また、バリア層６２の膜厚は０．１ｎｍよりも厚く１ｎｍより薄くすることが好ましい。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
本変形例の記憶素子２では、バリア層６２を中間層６３と抵抗変化層６４との間に設けることにより、上記実施の形態の記憶素子１と同様の効果を得ることができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
上記実施の形態と同様にして図１および図４に示した記憶素子１，２を作製した。まず、下地にトランジスタを組み込んだＴｉＮよりなる下部電極１０をアルゴンプラズマによるクリーニングおよびプラズマ酸化をしたのち、下部電極１０上にスパッタリング装置を用いて記録層２０，６０および上部電極３０を形成した。電極径は１５０ｎｍφとした。また、合金からなる層は、構成元素のターゲットを用いて同時に成膜した。続いて、上部電極３０の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与えるための外部回路接続用のコンタクト部分に接続されるように厚さ２００ｎｍの配線層（Ａｌ層）を形成した。そののち、ポストアニール処理として真空熱処理炉において、２時間、３４０℃の加熱処理を施した。このようにして、図２および図３に示したメモリセルアレイとして組成および膜厚の異なる実験例１〜１２を作製した。なお、プラズマ酸化によって形成された抵抗変化層２４，６４の膜厚は、ＸＲＲ（X-ray Reflectometer：Ｘ線反射法）やＸＰＳ（X-ray Photoelectron Spectroscopy：Ｘ線光電子分光）によって分析したところ約１ｎｍであった。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
これら実験例１〜１２において、上部電極３０に接続された上部配線をＶｄｄ／２の中間電位に接地し、選択するメモリセルのゲート電極即ちワード線ＷＬに電圧を印加してオン状態とした。次に、トランジスタＴｒのソース／ドレイン１３のうち、記憶素子１０に接続されていない方に接続されている電極、即ちビット線ＢＬに、パルス幅１０ｎｓ、書き込み時の電流を約１００μＡ、印加電圧を３．０Ｖを印加する「書き込み動作」を４ｋｂｉｔのメモリセルアレイに対して行い、その後に抵抗値を読み出した。続いて、ゲート電極に電圧を印加してオン状態にし、パルス幅１０ｎｓ、消去時の電流を約１００μＡ、印加電圧を２．０Ｖを印加する「消去動作」を行い、消去状態の抵抗値を読み出した。次いで、メモリセルアレイを２ｋｂｉｔずつ書き込み（低抵抗状態）および消去（高抵抗状態）を行い、各状態の抵抗分布と１０ｋΩ以下の抵抗値に書き込みができるビットの動作割合を調べた。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
次に、中間層６３と抵抗変化層６４との間にバリア層６２を設けた実験例８〜１２の膜厚とメジアン抵抗および抵抗分離幅との関係を説明する。図９（Ａ），（Ｂ）は、図６（Ｂ）〜（Ｆ）に示した結果をもとにバリア層６２の膜厚とメジアン抵抗との関係（図９（Ａ））およびバリア層６２の膜厚と抵抗分離幅との関係（図９（Ｂ））を表したものである。メジアン抵抗は、図９（Ａ）からわかるように、上記実験例１，４〜７と同様に、バリア層６２の膜厚の増加に伴って小さくなる。具体的には、バリア層６４を設けていない実験例３（８７ＭΩ）に対して実験例８，１１ではそれぞれ４．５ＭΩおよび７１ｋΩと抵抗が小さくなっている。但し、バリア層の厚みを１ｎｍとした実験例１２は素子抵抗が低下し過ぎたことにより、図６（Ｆ）に示したように書き込み動作率が低下した。具体的には実験例８〜１１の書き込み動作率が９９．９％以上であるのに対し、実験例１２は６７．７％に低下した。また、図９（Ａ），（Ｂ）から記憶素子２の低抵抗化および低電流動作特性を両立可能なバリア層２２の膜厚は、上記実験例１，４〜７と同様に、少なくとも０．１ｎｍよりも厚く１ｎｍよりも薄いことが好ましいといえる。
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
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