(57)【要約】【課題】３次元型の半導体記憶装置のパフォーマンスを向上させる。【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板上に設けられ、積層された複数のメモリセルを含む複数のメモリユニットと、カラム方向に配列された複数のメモリユニット上に複数本形成されたビット線とを備え、複数のビット線のロウ方向の配列ピッチは、メモリユニットのロウ方向の配列ピッチよりも小さく、カラム方向に配列された各メモリユニットの端部は、複数本形成されたビット線のいずれか１つに接続される。【選択図】図３
2013012553.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、積層された複数のメモリセルを含む複数のメモリユニットと、
カラム方向に配列された前記複数のメモリユニット上に複数本形成されたビット線と
を備え、
前記複数のビット線のロウ方向の配列ピッチは、前記メモリユニットのロウ方向の配列ピッチよりも小さく、
前記カラム方向に配列された各メモリユニットの端部は、前記複数本形成されたビット線のいずれか１つに接続される
ことを特徴とする半導体記憶装置。
【請求項２】
前記ビット線は、ロウ方向の配列ピッチが前記メモリユニットのロウ方向の配列ピッチの１／ｎ（ｎは自然数）となるように形成され、
カラム方向に配列された１つの前記メモリユニットの列にｎ本のビット線が割り当てられ、
前記カラム方向に配列されたメモリユニットの中からカラム方向に順番に選択されたメモリユニットの端部は、前記ｎ本のビット線の中から順番に選択された１本のビット線に接続されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリユニットは、
前記半導体基板に対して垂直方向に延びる柱状に形成された半導体ボディと、
前記半導体ボディの側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層を介して前記半導体ボディの側面に接続され垂直方向に多層に配置された複数のワード線と、
前記複数のワード線に対して前記半導体ボディの端部側に配置された選択ゲート線と、
を備える
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記カラム方向に配列された複数のメモリユニットのうちそれぞれ異なるビット線に接続されたｎ個のメモリユニットは、前記選択ゲート線により同時に活性化され、ｎ本のビット線を介してデータを書き込み又は読み出す
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記ビット線のロウ方向の幅は、前記半導体ボディの幅よりも細く
前記半導体ボディと前記ビット線とは、
前記ｎ本のビット線の幅に対応する幅を有し前記半導体ボディの端部と接続される第１のビット線コンタクトと、
前記第１のビット線コンタクトと前記ビット線とを接続する第２のビット線コンタクトと
を介して接続されている
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、積層型の半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置（積層型の半導体記憶装置）が多数提案されている。
【０００３】
例えば、半導体基板に対して垂直方向に延びる半導体ピラーを形成し、その側面に電荷蓄積層を介して垂直方向に多層に配置されたワード線を接続させることにより、メモリセルを垂直方向に直列に接続したメモリセルユニットを構成するものも、その一つとして知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、パフォーマンスの向上可能な積層型の半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、半導体基板と、半導体基板上に設けられ、積層された複数のメモリセルを含む複数のメモリユニットと、カラム方向に配列された複数のメモリユニット上に複数本形成されたビット線とを備え、複数のビット線のロウ方向の配列ピッチは、メモリユニットのロウ方向の配列ピッチよりも小さく、カラム方向に配列された各メモリユニットの端部は、複数本形成されたビット線のいずれか１つに接続される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の回路図である。
【図３】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図４】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面図である。
【図５】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面図である。
【図６】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面図である。
【図７】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面図である。
【図８】比較例に係る半導体記憶装置のメモリセルアレイの一部の平面図である。
【図９】第１の実施形態に係る半導体記憶装置の周辺回路の回路図である。
【図１０】第２の実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面図である。
【図１１】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面図である。
【図１２】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の回路図である。
【図１３】第３の実施形態に係る半導体記憶装置のメモリセルアレイの一部の回路図である。
【図１４】同実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図１５】同実施形態に係る半導体記憶装置の周辺回路の一部の構成を示すブロック図である。
【図１６】第４の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図１７】第５の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図１８】第６の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、半導体記憶装置の実施形態について説明する。
【０００９】
［第１の実施の形態］
［全体構成］
先ず、図１を参照して、第１実施形態に係る半導体記憶装置の全体構成について説明する。図１は、第１実施形態に係る半導体記憶装置の構成を示すブロック図である。
【００１０】
この半導体記憶装置は、図１に示すように、複数のメモリセルブロックＭＢを備えたメモリセルアレイ１１を有する。複数のメモリセルブロックＭＢ＃０〜＃ｊ（ｊは自然数）は、カラム方向（ビット線ＢＬの延びる方向）に配列される。全メモリセルブロックＭＢ＃０〜＃ｊはビット線ＢＬ及びソース線ＳＬを共有している。複数のメモリセルブロックＭＢ＃０〜＃ｊは、カラム方向に延びた複数のビット線ＢＬの他に、ビット線ＢＬに交差するロウ方向に延びた複数のワード線ＷＬ及び複数の選択ゲート線ＳＧＤ，ＳＧＳを有する。ワード線ＷＬは、ロウデコーダ１２に接続され、選択ゲート線ＳＧＤ，ＳＧＳは、ロウデコーダ１３に接続されている。また、ビット線ＢＬは、センスアンプ１４を介してカラムデコーダ１５に接続されている。
【００１１】
ロウデコーダ１２は、アドレスプリデコーダ１６から出力されたロウアドレスに基づいてワード線ＷＬを選択し、選択されたワード線及び非選択のワード線に対して、それぞれワード線ドライバ１７で生成された電圧を印加する。
【００１２】
ロウデコーダ１３は、アドレスプリデコーダ１６から出力されたロウアドレスに基づいて活性化する図２に示すメモリセルユニットＭＵに対応したソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲートソース線ＳＧＤを選択し、選択されたソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲートソース線ＳＧＤに対して、選択ゲート線ドライバ１８で生成されたゲート電圧を印加する。
【００１３】
カラムデコーダ１５は、アドレスプリデコーダ１６から出力されたカラムアドレス信号をデコードし、データの入出力制御を行う。センスアンプ１４は、カラムデコーダ１５によって選択されたビット線ＢＬのデータをセンスし、ラッチする。コントローラ１９は、図示しないアドレス・コマンドレジスタから読み出し・書き込み・消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する図示しない内部電圧発生回路を制御する。尚、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５等の周辺回路はメモリセルアレイ１１の直下に形成することが可能である。
【００１４】
［メモリセルアレイ］
次に、図２〜図７を参照して、メモリセルアレイ１１の構成について説明する。図２はメモリセルアレイ１１の一つのメモリセルブロックＭＢの一部を示す回路図である。
【００１５】
メモリセルブロックＭＢは、図２に示すように、マトリクス状に配列された複数のメモリユニットＭＵを有する。カラム方向に配列されたメモリユニットＭＵの一端は、これらに沿って配置された２本のビット線ＢＬｊ，ＢＬｊ＋１に交互に接続されている。メモリユニットＭＵの他端はソース線ＳＬに共通に接続されている。
【００１６】
メモリユニットＭＵは、メモリストリングＭＳ、その両端に設けられたソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒを有する。ここで、メモリストリングＭＳは、直列接続された複数のメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びメモリトランジスタＭＴｒ４，ＭＴｒ５の間に接続されたバックゲートトランジスタＢＴｒからなるメモリストリングＭＳの両端にソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒをそれぞれ接続して構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、例えば半導体ボディ側面にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層の側面に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜側面に形成された制御ゲートとを有するＭＯＮＯＳ構造である。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、電荷蓄積層に電荷を蓄積させることで、そのしきい値電圧を変化させ、このしきい値電圧に対応した情報を記憶する。
【００１７】
メモリブロックＭＢにおいて、ロウ方向に配列されたメモリトランジスタＭＴｒｊのゲートは、ロウ方向に延びるワード線ＷＬｊに共通に接続されている。また、１つのメモリブロックＭＢにおいて、各メモリユニットＭＵの対応するメモリトランジスタＭＴｒｊに接続されたワード線ＷＬｊは共通接続されている。また、メモリユニットＭＵのバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
【００１８】
メモリブロックＭＢにおいて、ロウ方向に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。
【００１９】
次に、図３〜図７を参照して、第１実施形態に係るメモリセルアレイ１１の構造について説明する。
【００２０】
図３は、メモリセルアレイ１１の一部の構成を示す斜視図である。
【００２１】
メモリセルアレイ１１は、図３に示すように、半導体基板２０の上にバックゲートトランジスタＢＴｒ両端（ソース端、ドレイン端）が垂直方向の上方に延びるＵ字型の柱状の半導体層３０を備える。半導体層３０は、その両端（上端）がカラム方向に沿うように配置され、カラム方向及びロウ方向に複数マトリクス状に配置されている。半導体層３０は、図４にその断面の一部を拡大して示すように、柱状の半導体ボディ３１と、その側面を覆うトンネル絶縁層３２、電荷蓄積層３３及びブロック絶縁層３４とにより構成されている。トンネル絶縁層３２及びブロック絶縁層３４としては、例えば酸化シリコン（ＳｉＯ２）等を用いることができる。電荷蓄積層３３としては、例えば窒化シリコン（ＳｉＮ）等を用いることができる。
【００２２】
半導体基板２０の上にはバックゲートＢＧが配置される。このバックゲートＢＧと半導体層３０の折り返し部とでバックゲートトランジスタＢＴｒが形成される。ここで、折り返し部について図３を用いて説明する。半導体層３０は、第１の柱状部分３０Ａ、第２柱状部分３０Ｂ、折り返し部分３０Ｃを有する。折り返し部は、この図３の３０Ｃを指す。
一方の側の柱状の半導体層３０Ａの周囲には、半導体基板２０側から垂直方向上方にかけて、ワード線ＷＬ４，ＷＬ３，ＷＬ２，ＷＬ１及びソース側選択ゲート線ＳＧＳを形成する導電層が絶縁層を介してこの順に積層される。これら導電層が半導体層３０の側面に接続される。また、他方の側の柱状の半導体層３０Ｂの周囲には、半導体基板２０側から垂直方向上方にかけて、ワード線ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８及びドレイン側選択ゲート線ＳＧＤを形成する導電層が絶縁層を介してこの順に積層されており、これら導電層が半導体層３０の側面に接続されている。これにより、メモリセルＭＴｒ１〜８は、ワード線ＷＬ１〜８を制御ゲート、Ｕ字型の半導体ボディ３１をチャネルボディーとする。又、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ及びバックゲートＢＧをゲートとして、Ｕ字型半導体層３０をボディとして、それぞれソース側選択ゲートトランジスタＳＳＴｒ、ドレイン側選択ゲートトランジスタＳＤＴｒ及びバックゲートトランジスタＢＴｒを構成している。
【００２３】
即ち、メモリセルＭＴｒ１〜８及びバックゲートトランジスタＢＴｒは積層方向を長手方向としてメモリストリングＭＳを構成する。又、メモリストリングＭＳ、ドレイン側選択ゲートトランジスタＳＤＴｒ及びソース側選択ゲートトランジスタＳＳＴｒは、メモリユニットＭＵを構成する。メモリユニットＭＵのソース側、即ち半導体層３０の一方の端部はソース線ＳＬに接続されている。メモリユニットＭＵのドレイン側、即ち半導体層３０の他方の端部はビット線コンタクトＢＣ１，ＢＣ２を介してビット線ＢＬに接続されている。ビット線ＢＬ及びビット線コンタクトＢＣ２は半導体層３０よりも細く構成されている。
【００２４】
図５は、メモリセル１１の平面図、図６及び図７は、図５のＸ−Ｘ′線で切断した断面図及びＹ−Ｙ′線で切断した断面図である。図５に示す通り、本実施形態に係る半導体記憶装置において、ビット線ＢＬはロウ方向にメモリユニットＭＵのピッチＰ１の１／２のピッチＰ２で配列されている。そして、カラム方向に隣接するメモリユニットＭＵは、それぞれ異なるビット線ＢＬに接続されている。従って、カラム方向に配列されたメモリユニットＭＵの一列からはビット線ＢＬがそれぞれ２本ずつ引き出されている。
【００２５】
比較例として、図８に一般的な半導体記憶装置の平面図を示す。比較例では、ビット線ＢＬとメモリユニットＭＵのロウ方向のピッチが等しくなっている。
【００２６】
メモリユニットＭＵは、積層方向に深くメモリホールを形成し、電荷蓄積層及び絶縁層を側面に形成した半導体層３０を形成するので、微細化はビット線ＢＬほど容易ではない。これに対し、ビット線ＢＬは単純なラインアンドスペースによって描画可能であるため、例えば側壁転写プロセスなどにより、更なる微細化が容易である。具体的には、ビット線ＢＬは、半導体層３０の太さの１／ｎ（ｎは自然数）程度に形成することが可能である。
【００２７】
この点に着目し、本実施形態に係る半導体記憶装置においては、図５に示すように、カラム方向に配列された１つのメモリユニットＭＵの列に対して２本のビット線ＢＬを割り当てるようにしている。
【００２８】
より具体的には、図５〜図７に示すように、ビット線コンタクトＢＣ１は、半導体層３０の端部と接続される。このビット線コンタクトＢＣ１の断面は、半導体層３０の断面よりも大きい。ビット線コンタクトＢＣ１のロウ方向の幅は、ビット線２本分の幅と同程度である。そして、カラム方向に隣接するメモリユニットＭＵごとにビット線コンタクトＢＣ２を介して接続されるビット線ＢＬが異なる。具体的には、あるメモリユニットＭＵは、ビット線コンタクトＢＣ１上に形成された２本のビット線ＢＬのうち、一方のビット線ＢＬに接続する。このメモリユニットＭＵとカラム方向に隣接するメモリユニットＭＵは、他方のビット線ＢＬに接続する。このような接続方法となるよう、カラム方向に隣接するビット線コンタクトＢＣ２同士がそれぞれ異なるビット線ＢＬに接続される。
【００２９】
［周辺回路］
次に、図９を参照して本実施形態に係る半導体記憶装置のロウデコーダ１２及び１３の構成について説明する。図９は、本実施形態に係る半導体記憶装置のロウデコーダ１２及び１３の構成を説明する為の回路図である。
【００３０】
ロウデコーダ１２は、アドレスプリデコーダ１６から出力されたロウアドレスに応じて所定のワード線を選択するアドレスデコード回路１２１と、アドレスデコード回路１２１からの信号を入力して電圧を発生させるレベルシフタ１２２と、レベルシフタ１２２から出力された電圧をゲートに入力して、ワード線ドライバ１７から入力された電圧を選択されたワード線ＷＬに出力する選択トランジスタ１２３とを備えている。
【００３１】
ロウデコーダ１３は、ロウデコーダ１２と同様にアドレスデコード回路１３１と、レベルシフタ１３２と、選択トランジスタ１３３とを備えており、更にレベルシフタ１３２から出力された電圧を反転するインバータ１３４と、インバータ１３４からの信号をゲートに入力する選択トランジスタ１３５とを備える。
【００３２】
ロウデコーダ１３の構成は基本的にはロウデコーダ１２と同様であるが、選択ゲート線が選択トランジスタ１３５，１３３によって、非選択ブロック用配線ＳＧｕｎｓｅｌと選択ブロック用配線ＳＧＳｓｅｌ又はＳＧＤｓｅｌのいずれか一方に接続される点において異なる。
【００３３】
本実施形態においては、ロウデコーダ１３によってカラム方向に隣接するメモリユニットＭＵの選択トランジスタＳＤＴｒ，ＳＳＴｒが同時に選択される。これにより、図２における、カラム方向に隣接するメモリユニットＭＵから異なるビット線ＢＬを介して同時にデータがアクセスされる。したがって、図８に示した比較例に比べて、一度に読み出し・書き込みが可能な１ページ分のデータのビット数を倍にすることができる。
【００３４】
このように、本実施形態によれば、回路面積を増大させること無く一度の読み出し動作において読み出し・書込み可能なデータ数（以下、ページ長）を増大できる。その結果、本実施形態に係る半導体記憶装置のパフォーマンスが向上する。
【００３５】
尚、ビット線ＢＬはセンスアンプ１４に接続されている為、ビット線の本数が増えると回路面積の増大を招く恐れがある。しかしながら、本実施形態に係る不揮発性半導体記憶装置は、メモリストリングＭＳのチャネルボディーとしてＵ字型の半導体層３０を用いたいわゆるＰｉｐｅ型の半導体記憶装置である。従って、配線をメモリセルアレイ１１の上方にまとめる事が可能であり、メモリセルアレイ１１の下にセンスアンプ１４を形成することが可能となる。従って、回路面積はメモリセルアレイ１１の面積によって決定され、メモリセルアレイ１１の面積よりも回路面積が増大することを防止できる。
【００３６】
［第２の実施の形態］
次に、図１０〜図１２を参照して、第２の実施形態に係るメモリセルアレイ１１の構成について説明する。図１０はメモリセルアレイの一部の構成を示す平面図、図１１は図１０に示す平面図をＹ−Ｙ′線で切った断面図、図１２はメモリセルアレイの一部の構成を示す回路図である。尚、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３７】
第１の実施形態においては、ビット線ＢＬはメモリユニットＭＵの１／２のピッチで配列されていたが、本実施形態においては、ビット線ＢＬがメモリストリングＭＳの１／３のピッチで配列されている。又、ビット線ＢＬは、ビット線ＢＬ方向に配列されたメモリストリングに２つおきに接続されている。即ち、ｍを自然数とした時、ビット線ＢＬ方向に配列されたメモリユニットＭＵのうち３ｍ番目に配置されているものはビット線ＢＬ１に、３ｍ＋１番目に配置されているものはビット線ＢＬ２に、３ｍ＋２番目に配置されているものはビット線ＢＬ３に接続されている。
【００３８】
この様な構成によれば、ページ長は実施形態１の１．５倍、従来の３倍となり、読み出し／書き込み速度を更に改善できる。
尚、本実施形態においてはビット線ＢＬをメモリユニットＭＵの１／３のピッチで配列しているが、本発明はこれに限定されるものではなく、ビット線ＢＬをメモリストリングＭＳの整数分の１倍のピッチで配列することが可能である。又、一部のメモリユニットＭＵにのみ整数分の１倍のピッチのビット線ＢＬを配列することも可能である。
【００３９】
［第３の実施形態］
次に、図１３〜図１５を参照して、第３の実施形態に係る半導体記憶装置について説明する。図１３は本実施形態に係る半導体記憶装置のメモリセルアレイ１１の一部の構成を示す回路図、図１４は全体構成を示すブロック図、図１５は周辺回路の構成を示す回路図である。
【００４０】
第１実施形態においては、カラム方向に隣接する複数のメモリユニットＭＵにおいて、選択ゲートトランジスタＳＳＴｒ及びＳＤＴｒのゲートには、それぞれ独立に選択ゲート線ＳＧＳ及びＳＧＤが接続されていた。本実施形態においては、図１３に示す通り、カラム方向に隣接するメモリユニットＭＵでペアを構成して、このペアを構成する２つのメモリユニットＭＵに選択ゲート線ＳＧＳ及びＳＧＤが共通に接続されている。
【００４１】
具体的には、例えば、図２に示した第１実施形態におけるドレイン側選択ゲート線ＳＧＤ＜０＞及びＳＧＤ＜１＞は、第３の実施形態では、共通に接続されて本ドレイン側選択ゲート線ＳＧＤ＜０＞′となっている。同様に、図２に示した第１実施形態におけるソース側選択ゲート線ＳＧＳ＜０＞及びＳＧＳ＜１＞は、第３の実施形態では、共通に接続されて本実施形態におけるソース側選択ゲート線ＳＧＳ＜０＞′となっている。
【００４２】
この様な構成においては、図１４及び図１５に示す通り、メモリセルアレイ１１とロウデコーダ１３とを接続する選択ゲート線の数を半数に減らす事が可能となる。又、図１５に示す通り、選択ゲート線の数が減少することによって、ロウデコーダ１３の回路面積も１／２まで抑制可能となる。
【００４３】
この様な構成は、カラム方向に隣接するメモリユニットＭＵが、それぞれ異なるビット線ＢＬに接続されることによって可能となったものである。従って、実施形態２の様にビット線ＢＬをメモリユニットＭＵの１／３のピッチで配列する場合には、３本の選択ゲート線を共通に接続することが可能である。即ち、何本の選択ゲート線を共通に接続するかは、メモリユニットＭＵとビット線ＢＬとの配置の関係によって適宜決定可能である。
【００４４】
［第４の実施形態］
次に、図１６を参照して第４の実施形態について説明する。図１６は、本実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【００４５】
本実施形態では、第１実施形態と同様、カラム方向に配列された１つのメモリユニットＭＵの列に対して２本のビット線ＢＬを割り当てているが、センスアンプについては、メモリユニットＭＵの列の数だけ備えられている。この場合、２本のビット線ＢＬで１つのセンスアンプ１４を交互に使用するため、ビット線ＢＬとセンスアンプ１４の間に選択回路ＳＥＬが設けられている。
【００４６】
この実施形態の場合、センスアンプの面積を従来と同様の面積に抑えることができる。隣接するビット線に交互にデータを読み出し、書き込みするために、各メモリユニットＭＵには、選択ゲート線ＳＧＳ及びＳＧＤがそれぞれ独立に供給されている。
【００４７】
［第５の実施形態］
図１７は、第５の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態の基本的な構成は第１の実施形態と同様であるが、センスアンプ１４として差動式のセンスアンプを使用している点において異なっている。本実施形態において、カラム方向に隣接するメモリユニットＭＵの対応するメモリトランジスタＭＴｒのペアによりペアセルを構成し、このペアセルに互いに論理が異なるデータを記憶する。この場合、隣接するビット線ＢＬからペアのデータを読み出し、センスアンプ１４で差動検出する。
【００４８】
この実施形態によれば、ノイズやディスターブに強いメモリを構成することができる。
【００４９】
［第６の実施形態］
図１８は、第６の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態では、２本のビット線ＢＬのうち、一方のビット線ＢＬをセンスアンプ１４に接続し、他方のビット線ＢＬを接地して、シールド線として使用する。
【００５０】
本実施形態においては、１度に読み出すページのビット数を従来と同様にしつつ、ビット線ＢＬを１つおきにシールドとして用いることができるので、更なるデータ読み出しの安定化を図ることが可能となる。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、上記の実施形態はＰｉｐｅ型の半導体記憶装置に関するものであるが、本発明はメモリユニットＭＵのチャネルボディーとしてピラー半導体を用いるＩ型の半導体記憶装置にも当然適用可能である。本実施形態において示した回路構成等も当然に適宜変更可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５２】
１１…メモリセルアレイ、１２、１３…ロウデコーダ、１４…センスアンプ、１５…カラムデコーダ、１６…アドレスプリデコーダ、１７…ワード線ドライバ、１８…選択ゲートドライバ、１９…コントローラ、ＭＳ…メモリストリング、ＭＴｒ…メモリトランジスタ、ＭＵ…メモリユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…ドレイン側選択ゲート線、ＳＧＳ…ソース側選択ゲート線、ＳＤＴｒ…ドレイン側選択ゲートトランジスタ、ＳＳＴｒ…ソース側選択ゲートトランジスタ、ＢＧ…バックゲート、ＢＴｒ…バックゲートトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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