(57)【要約】【課題】選択メモリセルに与える影響を緩和し、正確にデータを書き込むことのできる不揮発性半導体記憶装置を提供する。【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、選択メモリセルに書き込みパルス電圧を印加するとともに非選択メモリセルに中間電圧を印加する書き込み動作、書き込みベリファイ動作及び書き込みパルス電圧を第１のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を実行する制御部とを備える。制御部は、書き込みパルス電圧の印加回数が第１の回数より少ない第１期間では中間電圧を一定の値に保ち、書き込みパルス電圧の印加回数が第１の回数以上である第２期間では中間電圧を第２のステップアップ値だけ上昇させるようにステップアップ動作を制御し、且つ、第２のステップアップ値に基づき第１のステップアップ値を決定する。【選択図】図９
2013069363.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
データ書き込みのため選択メモリセルに書き込みパルス電圧を印加するとともに、前記選択メモリセルにそれぞれ隣接する第１の非選択メモリセル及び第２の非選択メモリセルに前記書き込みパルス電圧よりも電圧値の小さい中間電圧を印加する書き込み動作、前記データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及び前記データ書き込みが完了しなかった場合に前記書き込みパルス電圧を第１のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を実行する制御部とを備え、
前記制御部は、前記書き込みパルス電圧の印加回数が第１の回数より少ない第１期間では、前記中間電圧を一定の値に保ち、前記書き込みパルス電圧の印加回数が前記第１の回数以上である第２期間では、前記中間電圧を第２のステップアップ値だけ上昇させるように前記ステップアップ動作を制御し、且つ、前記第２のステップアップ値に基づき前記第１のステップアップ値を決定し、
前記制御部は、前記第１及び第２の非選択メモリセルの前記第２のステップアップ値を互いに異なる値に設定し、
前記制御部は、前記第２期間では、前記ステップアップ動作ごとに前記第２のステップアップ値に基づき前記第１のステップアップ値を決定し、
前記第１期間の前記第１のステップアップ値に比して、前記第２期間の前記第１のステップアップ値は小さい
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
データ書き込みのため選択メモリセルに書き込みパルス電圧を印加するとともに、前記選択メモリセルにそれぞれ隣接する第１の非選択メモリセル及び第２の非選択メモリセルに前記書き込みパルス電圧よりも電圧値の小さい中間電圧を印加する書き込み動作、前記データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及び前記データ書き込みが完了しなかった場合に前記書き込みパルス電圧を第１のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を実行する制御部とを備え、
前記制御部は、前記書き込みパルス電圧の印加回数が第１の回数より少ない第１期間では、前記中間電圧を一定の値に保ち、前記書き込みパルス電圧の印加回数が前記第１の回数以上である第２期間では、前記中間電圧を第２のステップアップ値だけ上昇させるように前記ステップアップ動作を制御し、且つ、前記第２のステップアップ値に基づき前記第１のステップアップ値を決定する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記第１及び第２の非選択メモリセルの前記第２のステップアップ値を互いに異なる値に設定する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、前記第２期間では、前記ステップアップ動作ごとに前記第２のステップアップ値に基づき前記第１のステップアップ値を決定する
ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
前記第１期間の前記第１のステップアップ値に比して、前記第２期間の前記第１のステップアップ値は小さい
ことを特徴とする請求項２乃至４のいずれか記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのデータ書き込みは、１本のワード線を共有するメモリセルの集合を１ページとしてページ単位で行われる。データ書き込み動作後には、メモリセルに対して正確にデータが書き込まれたか否かを確認するベリファイ読み出し（書き込みベリファイ）動作が行われる。書き込みベリファイ動作の結果、メモリセルに十分にデータが書き込まれていないと判断される場合には、書き込みパルス電圧を段階的に上昇させて（ステップアップさせて）同様の書き込み動作、書き込みベリファイ動作が繰り返される。
【０００３】
ところで、１つの選択メモリセルに対し書き込みパルス電圧をステップアップさせて書き込み動作を行う際、非選択メモリセルに印加する中間電圧もステップアップさせることがある。このとき、中間電圧の影響により、選択メモリセルに対して過剰な電荷が注入されるおそれがある。選択メモリセルに対して過剰な電荷が注入されると、所望の値よりも大きく閾値電圧が変化し、ＮＡＮＤ型フラッシュメモリに正確にデータを書き込むことができないという問題がある。このため、非選択メモリセルに印加される中間電圧が選択メモリセルに与える影響をできるだけ緩和することが望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１８３９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態が解決しようとする課題は、選択メモリセルに与える影響を緩和し、正確にデータを書き込むことのできる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
一の実施の形態に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、データ書き込みのため選択メモリセルに書き込みパルス電圧を印加するとともに、選択メモリセルにそれぞれ隣接する第１の非選択メモリセル及び第２の非選択メモリセルに書き込みパルス電圧よりも電圧値の小さい中間電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に書き込みパルス電圧を第１のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を実行する制御部とを備える。制御部は、書き込みパルス電圧の印加回数が第１の回数より少ない第１期間では、中間電圧を一定の値に保ち、書き込みパルス電圧の印加回数が第１の回数以上である第２期間では、中間電圧を第２のステップアップ値だけ上昇させるようにステップアップ動作を制御し、且つ、第２のステップアップ値に基づき第１のステップアップ値を決定する。
【図面の簡単な説明】
【０００７】
【図１】実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。
【図２】メモリセルに記憶されるデータと閾値電圧の関係を示す図である。
【図３】書き込み動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図４】書き込みベリファイ動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図５】書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Ｖｐｇｍがステップアップする様子を示す図である。
【図６】比較例に係る不揮発性半導体記憶装置の動作を説明するグラフである。
【図７】比較例に係る不揮発性半導体記憶装置の動作を説明する模式図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の動作を説明する模式図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置の動作を説明するグラフである。
【図１０】第２の実施の形態に係る不揮発性半導体記憶装置の動作を説明する模式図である。
【図１１】第２の実施の形態に係る不揮発性半導体記憶装置の動作を説明するグラフである。
【発明を実施するための形態】
【０００８】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００９】
［第１の実施の形態］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。図１に示すように、ＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ３と、コントローラ４と、入出力バッファ５と、ＲＯＭフューズ６と、電圧発生回路７から構成されている。コントローラ４は、メモリセルアレイ１に対する制御部を構成するものである。
【００１０】
メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス配列されて構成されている。一つのＮＡＮＤセルユニット１０は、直列に接続された複数のメモリセルＭＣ（ＭＣ０、ＭＣ１、・・・、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。図示は省略するが、１つのメモリセルＭＣは、周知の積層ゲート型の構造とすることができる。メモリセルＭＣは、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に形成された電荷蓄積層としての浮遊ゲート電極と、その浮遊ゲート電極上に、ゲート間絶縁膜を介して形成された制御ゲート電極とを有する。ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲート電極はそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、・・・、ＷＬ３１）に接続されている。
【００１１】
選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲート電極はワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１本のワード線ＷＬを共有するメモリセルＭＣの集合は、１ページを構成する。メモリセルＭＣが多値データを記憶する場合や、偶数番と奇数番のビット線を切り替えて制御する場合は、１本のワード線ＷＬを共有するメモリセルＭＣの集合は２ページ以上の複数ページを構成することもある。
【００１２】
図１に示すように、ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、・・・、ＢＬＫｎ）が構成される。これらの複数のブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル（ＣＰＷＥＬＬ）内に形成されている。
【００１３】
メモリセルアレイ１のビット線ＢＬには、複数のセンスアンプＳＡを有するセンスアンプ回路２が接続されている。センスアンプＳＡは、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する。センスアンプ回路２はカラム選択ゲートを有する。ロウデコーダ（ワード線ドライバＷＤＲＶを含む）３は、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。
【００１４】
データ入出力バッファ５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【００１５】
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持・転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。またコントローラ４は、外部制御信号に基づいて、読み出し、書き込み、又は消去動作のシーケンス制御、印加電圧の制御等を行う。
【００１６】
電圧発生回路７は、コントローラ４からの制御信号に基づいて、所望のパルス電圧を発生させる。電圧発生回路７は、書き込み動作、消去動作、及び読み出し動作に必要な種々の電圧を発生させる。
【００１７】
図２は、メモリセルＭＣに記憶されるデータと閾値電圧の関係を示す図である。２値データ記憶の場合、メモリセルＭＣが負の閾値電圧を有している場合を論理“１”データを保持する“１”セル、正の閾値電圧を有している場合を論理“０”データを保持する“０”セルと定義する。メモリセルＭＣを“１”データ状態にする動作を消去動作、“０”状態にする動作を書き込み動作とする。
【００１８】
［消去動作］
ＮＡＮＤ型フラッシュメモリでは、データ消去動作は通常ブロック単位で行われる。データ消去動作では、セルウェル（ＣＰＷＥＬＬ）に消去パルス電圧Ｖｅｒａ（１０Ｖ〜３０Ｖ程度）が、選択ブロック内の全ワード線ＷＬに０Ｖが印加される。ＦＮトンネル電流により各メモリセルＭＣの浮遊ゲート電極の電荷がセルウェル側に引き抜かれ、メモリセルＭＣの閾値電圧が低下する。この時、選択ゲートトランジスタＳ１、Ｓ２のゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧ１、ＳＧ２はフローティング状態とする。また、ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティング状態とする。
【００１９】
なお、消去動作後にメモリセルＭＣの閾値電圧が消去ベリファイ電圧Ｖｅｖ以下となったか否かを確認するベリファイ読み出し（消去ベリファイ）動作が行われる。消去ベリファイ動作の結果に従って、再度の消去動作が実行される。再度の消去動作時には、消去パルス電圧Ｖｅｒａは、電圧ΔＶｅｒａずつステップアップされ、そのステップアップ後の電圧Ｖｅｒａ＋ΔＶｅｒａを用いて消去動作が実行される。
【００２０】
［書き込み動作］
図３は、書き込み動作時にＮＡＮＤセルユニット１０に印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロックＢＬＫ内の選択されたワード線（ＷＬ１）には書き込みパルス電圧Ｖｐｇｍ（約１０Ｖ〜２５Ｖ）を印加する。また、非選択ワード線（ＷＬ０、ＷＬ２、ＷＬ３・・・）には中間電圧Ｖｐａｓｓ（約５Ｖ〜１５Ｖ）を印加し、選択ゲート線ＳＧ２には、電圧Ｖｄｄを印加する。
【００２１】
この書き込み動作に先立って、ビット線ＢＬ及びＮＡＮＤセルユニット１０は、書き込みデータに応じてプリチャージされる。具体的には、“０”データを書き込む場合には、センスアンプ回路２からビット線ＢＬに０Ｖが印加される。このビット線電圧は、選択ゲートトランジスタＳ２及び非選択メモリセルＭＣを介して選択ワード線ＷＬ１に接続されたメモリセルＭＣのチャネルまで転送される。従って、上述の書き込み動作条件下で選択メモリセルＭＣのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルＭＣの閾値電圧が正側にシフトする（“０”セル）。
【００２２】
“１”書き込み（即ち選択メモリセルＭＣに“０”データを書き込まない、書き込み禁止）の場合は、ビット線ＢＬに電圧Ｖｄｄが印加される。このビット線電圧Ｖｄｄが、選択ゲートトランジスタＳ２の閾値電圧の値だけ低下してＮＡＮＤセルユニットのチャネルに転送された後、チャネルはフローティング状態にされる。これにより、上述した書き込みパルス電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓを印加したとき、チャネル電圧が容量結合によって上昇し、浮遊ゲート電極への電荷注入が行われない。従って、メモリセルＭＣは“１”データを保持する。
【００２３】
消去動作と同様に、後述する書き込みベリファイ動作の結果に従って、再度の書き込み動作が実行される。再度の書き込み動作時には、書き込みパルス電圧Ｖｐｇｍは、電圧ΔＶｐｇｍずつステップアップされ、そのステップアップ後の電圧Ｖｐｇｍ＋ΔＶｐｇｍを用いて書き込み動作が実行される。ここで、最初に与えられる書き込みパルス電圧は電圧Ｖｐｇｍ０である。
【００２４】
［読み出し動作］
データ読み出し動作は、ＮＡＮＤセルユニット１０内の選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線ＷＬ１）に読み出し電圧０Ｖを与える。また、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３・・・）には読み出しパス電圧Ｖｒｅａｄ（約３Ｖ〜８Ｖ程度）を印加する。このとき、ＮＡＮＤセルユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。
【００２５】
［書き込みベリファイ動作］
データ読み出し時、設定された閾値電圧状態と読み出し電圧０Ｖとの間には、データの信頼性を保証するマージンが必要である。従って、データ消去動作及び書き込み動作において、“０”データの閾値電圧分布の下限値Ｖｐｖ及び“１”データの閾値電圧分布の上限値Ｖｅｖが、電圧０Ｖとの間で適切なマージンを有するような制御が必要となる（図２参照）。そのため、前述した書き込み動作において書き込みパルス電圧Ｖｐｇｍを印加した後に、選択メモリセルＭＣの閾値電圧がその下限値Ｖｐｖ以上になっていることを確認するためのベリファイ読み出し（書き込みベリファイ）動作を行う。
【００２６】
図４は、書き込みベリファイ動作時にＮＡＮＤセルユニット１０に印加される電圧を説明する図である。書き込みベリファイ動作は、上述の読み出し動作とほぼ同様の動作である。すなわち、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３・・・）及び選択ゲート線ＳＧ１、ＳＧ２には読み出しパス電圧Ｖｒｅａｄ（約３Ｖ〜８Ｖ程度）を印加する。また、ビット線ＢＬには電圧Ｖｄｄ、共通ソース線ＣＥＬＳＲＣには０Ｖを印加する。ここで、選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線ＷＬ１）に書き込みベリファイ電圧Ｖｐｖを与える。このとき、ＮＡＮＤセルユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。
【００２７】
選択メモリセルＭＣがデータ“０”状態に書き込まれていれば、上述の書き込みベリファイ動作によっても、ＮＡＮＤセルユニット１０内には電流が流れない。一方、選択メモリセルＭＣの閾値電圧がデータ“０”状態の分布まで到達していないとき、ＮＡＮＤセルユニット１０内には電流が流れる。選択メモリセルＭＣがデータ“０”状態に書き込まれていることが検出されたら、選択メモリセルＭＣの書き込みが十分に行われたことになり、書き込み動作を終了する。もし選択メモリセルＭＣがデータ“０”状態に書き込まれていなければ、選択メモリセルＭＣに対して、再度書き込み動作を行う。
【００２８】
［ステップアップ動作］
図５は、書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Ｖｐｇｍがステップアップする様子を示す図である。再度書き込み動作を行う場合、書き込みパルス電圧Ｖｐｇｍは、初期値Ｖｐｇｍ０よりもステップアップ値ΔＶｐｇｍ（＞０）だけ大きい電圧（Ｖｐｇｍ０＋ΔＶｐｇｍ）に設定される（図５参照）。この再設定後の大きな書き込みパルス電圧Ｖｐｇｍ＝Ｖｐｇｍ０＋ΔＶｐｇｍによっても書き込み不十分のメモリセルＭＣがある場合、更にステップアップ値ΔＶｐｇｍだけ書き込みパルス電圧を大きくするステップアップ動作を行う（Ｖｐｇｍ＝Ｖｐｇｍ０＋２×ΔＶｐｇｍとする）。以下、データ書き込みが完了するまで書き込み動作、書き込みベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、書き込みパルス電圧ＶｐｇｍはΔＶｐｇｍずつステップアップする。なお、ステップアップ幅は均等にΔＶｐｇｍずつ増加させるものに限られず、書き込みパルス電圧Ｖｐｇｍは１つ前の書き込みパルス電圧より大きくなるような値であればよい。
【００２９】
選択メモリセルＭＣに対し書き込みパルス電圧Ｖｐｇｍをステップアップさせて書き込み動作を行う際、非選択メモリセルＭＣに印加する中間電圧Ｖｐａｓｓもステップアップさせることがある。このとき、中間電圧Ｖｐａｓｓの影響により、選択メモリセルＭＣに対して過剰な電荷が注入されるおそれがある。以下、この中間電圧Ｖｐａｓｓに起因する影響について、図６及び図７に示される比較例を参照して説明する。
【００３０】
図６は、比較例の書き込みパルス電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓのステップアップ動作を説明したグラフである。図６には、書き込み動作時の書き込みパルス電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓの電圧を表すグラフと、書き込み動作時の選択メモリセルＭＣの閾値電圧Ｖｔｈの変化を表すグラフとを並べて示している。図６の横軸は書き込み動作時のパルス印加回数を表している。また、図７は、書き込み動作において印加される書き込みパルス電圧Ｖｐｇｍ及び中間電圧ＶｐａｓｓによるメモリセルＭＣへの影響を模式的に示す図である。図７は、メモリセルＭＣの断面図を模式的に示している。メモリセルＭＣは、セルウェルＣＰＷＥＬＬと、セルウェルＣＰＷＥＬＬ上に形成された浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧを有する。制御ゲート電極ＣＧは紙面垂直方向に伸びるワード線ＷＬの一部である。
【００３１】
図６に示すように、まず書き込みパルス電圧Ｖｐｇｍを電圧Ｖｐｇｍ０に設定して書き込み動作が開始される。ここで、グラフ上のドット部分が書き込みパルス電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓの印加を表し、ドットとドットの間に書き込みベリファイ動作が実行される。パルス印加回数が所定回数に達する前の期間（第１期間）において、書き込みパルス電圧Ｖｐｇｍはステップアップ値ΔＶｐｇｍ（第１のステップアップ値）ずつ上昇する。この第１期間において、中間電圧Ｖｐａｓｓの値は一定の電圧値Ｖｐａｓｓ０のまま保たれる。
【００３２】
この第１期間の書き込み動作において、選択メモリセルＭＣの閾値電圧Ｖｔｈの変化値ΔＶｔｈ０は以下の数１によって表される。
【００３３】
［数１］
2013069363.tif 000003
【００３４】
ここで、関数ｆは、あるパラメータが選択メモリセルＭＣの閾値電圧Ｖｔｈの変化に与える影響を表す関数である。関数ｆのパラメータとしては、書き込みパルス電圧Ｖｐｇｍ、中間電圧Ｖｐａｓｓ等が挙げられる（Ｖｔｈ＝ｆ（Ｖｐｇｍ、Ｖｐａｓｓ、ｅｔｃ））。もちろん、関数ｆはその他のパラメータを含むこともできる。
【００３５】
書き込みパルス電圧Ｖｐｇｍのステップアップ動作が繰り返されると、選択ワード線ＷＬに隣接する書き込み禁止メモリセルＭＣにおける制御ゲート電極とチャネルとの電位差が大きくなり、書き込み禁止メモリセルＭＣに誤ってデータが書き込まれるおそれがある。そこで、書き込み禁止メモリセルＭＣに対するデータの誤書き込みを防ぐため、中間電圧Ｖｐａｓｓをステップアップさせて書き込み禁止メモリセルＭＣのチャネル電位を上昇させる。図６に示すように、書き込みパルス電圧Ｖｐｇｍの印加回数が所定回数（第１の回数）に達した後の期間（第２期間）に、中間電圧Ｖｐａｓｓがステップアップ動作を開始する。
【００３６】
図６に示すように、比較例の書き込み動作では、中間電圧Ｖｐａｓｓのステップアップ値がΔＶｐａｓｓに設定されている。また、書き込みパルス電圧Ｖｐｇｍは、中間電圧Ｖｐａｓｓがステップアップ動作をしているか否かに関らず、一定のステップアップ値ΔＶｐｇｍずつ上昇する。
【００３７】
図７に示すように、選択メモリセルＭＣの浮遊ゲート電極ＦＧに対しては、選択メモリセルＭＣに印加される書き込みパルス電圧Ｖｐｇｍに加えて非選択メモリセルＭＣに印加される中間電圧Ｖｐａｓｓによる影響が及ぶ。選択メモリセルＭＣの浮遊ゲート電極ＦＧの電位は、選択ワード線ＷＬｎのみならず、中間電圧Ｖｐａｓｓが印加される非選択ワード線ＷＬｎー１、ＷＬｎ＋１との容量結合によっても上昇する。ここで、中間電圧Ｖｐａｓｓが一定のステップアップ値ΔＶｐａｓｓずつ上昇した場合、書き込みパルス電圧Ｖｐｇｍと、中間電圧Ｖｐａｓｓとの影響により、浮遊ゲート電極ＦＧの電位が大きく上昇する。そのため、想定されていた電荷量よりも多くの電荷が浮遊ゲート電極ＦＧに注入される。
【００３８】
この第２期間の書き込み動作において、選択メモリセルＭＣの閾値電圧Ｖｔｈの変化値ΔＶｔｈは以下の数２によって表される。
【００３９】
［数２］
2013069363.tif 000004
【００４０】
図６の閾値電圧変化のグラフに示すように、実際の選択メモリセルＭＣの閾値電圧Ｖｔｈは、第１期間では変化値ΔＶｔｈ０で変化し、第２期間では変化値ΔＶｔｈで変化する。変化値ΔＶｔｈは変化値ΔＶｔｈ０よりも大きく、選択メモリセルＭＣの閾値電圧Ｖｔｈは、望ましい値よりも大きく変化する。所望の値よりも大きく閾値電圧が変化すると、選択メモリセルＭＣに正確にデータを書き込むことができないという問題がある。この問題を解決するため、本実施の形態に係る不揮発性半導体記憶装置は、以下に示すような書き込み動作を実行する。
【００４１】
［第１の実施の形態に係る不揮発性半導体記憶装置の動作］
図８は、本実施の形態の書き込み動作において、メモリセルＭＣへ印加される書き込みパルス電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓ、Ｖｐａｓｓ’を示す図である。図９は、書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶｐｇｍを変化させることを説明したグラフである。図８に示すように、中間電圧Ｖｐａｓｓ’は、非選択ワード線ＷＬのうち選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ−１、ＷＬｎ＋１を除くワード線ＷＬに印加される電圧である。
【００４２】
本実施の形態の不揮発性半導体記憶装置は、第２期間において、書き込みパルス電圧Ｖｐｇｍをステップアップ値ΔＶｐｇｍとは異なる値ΔＶｐｇｍ’ずつ上昇させる。また、第２期間において、中間電圧Ｖｐａｓｓをステップアップ値ΔＶｐａｓｓずつ上昇させる。なお、中間電圧Ｖｐａｓｓ’の値は一定の電圧値Ｖｐａｓｓ０のまま保たれる。
【００４３】
本実施の形態の不揮発性半導体記憶装置では、第２期間において、書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶｐｇｍ’を以下の数３に基づいて制御する。
【００４４】
［数３］
2013069363.tif 000005
【００４５】
数３は、ステップアップ値ΔＶｐｇｍ’と、ステップアップ値ΔＶｐａｓｓとが与える影響による選択メモリセルＭＣのしきい値電圧Ｖｔｈの変化値が、所望の変化値ΔＶｔｈ０となるステップアップ値ΔＶｐｇｍ’を表している。このように、ステップアップ値ΔＶｐａｓｓを参照して、関数ｆ及びステップアップ値ΔＶｐａｓｓに基づいてステップアップ値ΔＶｐｇｍ’を決定することにより、選択メモリセルＭＣの閾値電圧Ｖｔｈを、変化値ΔＶｔｈ０だけ変化させることができる。本実施形態の場合、第２期間のステップアップ値ΔＶｐｇｍ’は、第１期間のステップアップ値ΔＶｐｇｍよりも小さい値となる。
【００４６】
ステップアップ値ΔＶｐｇｍ’や、ステップアップ値ΔＶｐａｓｓの電圧値は、電圧発生回路７により制御することができる。例えば、電圧制御回路７内の昇圧回路の数を変化させることにより、ステップアップ値ΔＶｐｇｍ’や、ステップアップ値ΔＶｐａｓｓの電圧値を制御することができる。
【００４７】
［効果］
本実施の形態に示すように書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶｐｇｍ’を変化させることにより、第２期間において浮遊ゲート電極ＦＧの電位の上昇が緩やかになる。そのため、過剰な電荷が浮遊ゲート電極ＦＧに注入されることがない。その結果、図９の閾値電圧変化のグラフに示すように、選択メモリセルＭＣの閾値電圧の変化量は第１期間と第２期間とで略一定の値ΔＶｔｈ０となる。選択メモリセルＭＣの閾値電圧が所望の値に達するように制御することが可能となり、選択メモリセルＭＣに正確にデータを書き込むことができる。
【００４８】
なお、図９では、書き込みパルス電圧Ｖｐｇｍは、第２期間の全体においてステップアップ値ΔＶｐｇｍ’が一定であるように示されている。しかし、この書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶｐｇｍ’は、上記の数３に基づいて、ステップアップ動作毎に互いに異なる値に変化させことができる。例えば、関数ｆがパルス印加回数に基づく変化を含むものであれば、第２期間のステップアップ動作においてステップアップ値ΔＶｐｇｍ’の値は、互いに異なる値に変化することになる。
【００４９】
［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図１０及び図１１を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００５０】
第１の実施の形態では、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ−１、ＷＬｎ＋１の双方に同一の中間電圧Ｖｐａｓｓ及びステップアップ電圧ΔＶｐａｓｓを印加する例を説明した。これに対し、第２の実施の形態は、非選択ワード線ＷＬｎ−１と、非選択ワード線ＷＬｎ＋１とに異なる電圧を印加する点において第１の実施の形態と異なる。以下、第２の実施の形態に係る書き込み動作とステップアップ動作について説明する。
【００５１】
［第２の実施の形態に係る不揮発性半導体記憶装置の動作］
図１０は、本実施の形態の書き込み動作において、メモリセルＭＣへ印加される書き込みパルス電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓ１、Ｖｐａｓｓ２、Ｖｐａｓｓ’を示す図である。図１１は、書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶｐｇｍを変化させることを説明したグラフである。図８に示すように、中間電圧Ｖｐａｓｓ１は、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ−１に印加される電圧であり、中間電圧Ｖｐａｓｓ２は、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１に印加される電圧である。
【００５２】
本実施の形態の不揮発性半導体記憶装置は、第２期間において、書き込みパルス電圧Ｖｐｇｍをステップアップ値ΔＶｐｇｍとは異なる値ΔＶｐｇｍ’ずつ上昇させる。また、第２期間において、非選択ワード線ＷＬｎ−１、ＷＬｎ＋１に印加される中間電圧Ｖｐａｓｓ１、Ｖｐａｓｓ２は、異なるステップアップ値ずつ上昇させる。非選択ワード線ＷＬｎ−１に印加される中間電圧Ｖｐａｓｓ１はステップアップ値ΔＶｐａｓｓ１ずつ上昇させ、非選択ワード線ＷＬｎ＋１に印加される中間電圧Ｖｐａｓｓ２はステップアップ値ΔＶｐａｓｓ２ずつ上昇させる。なお、中間電圧Ｖｐａｓｓ’の値は一定の電圧値Ｖｐａｓｓ０のまま保たれる。
【００５３】
この第２期間の書き込み動作において、書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶｐｇｍ’をステップアップ値ΔＶｐｇｍと同一の値にした場合、選択メモリセルＭＣの閾値電圧Ｖｔｈの変化値ΔＶｔｈは以下の数４によって表される。
【００５４】
［数４］
2013069363.tif 000006
【００５５】
図１１の閾値電圧変化のグラフに示すように、この場合の変化値ΔＶｔｈは、第１期間の変化値ΔＶｔｈ０よりも大きい。ここで、本実施の形態の不揮発性半導体記憶装置では、第２期間において、書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶｐｇｍ’を以下の数５に基づいて制御する。
【００５６】
［数５］
2013069363.tif 000007
【００５７】
数５は、ステップアップ値ΔＶｐｇｍ’と、ステップアップ値ΔＶｐａｓｓ１、ΔＶｐａｓｓ２とが与える影響による選択メモリセルＭＣのしきい値電圧Ｖｔｈの変化値が、所望の変化値ΔＶｔｈ０となるステップアップ値ΔＶｐｇｍ’を表している。このように、ステップアップ値ΔＶｐａｓｓ１、ΔＶｐａｓｓ２を参照して、関数ｆ及びステップアップ値ΔＶｐａｓｓ１、ΔＶｐａｓｓ２に基づいてステップアップ値ΔＶｐｇｍ’を決定することにより、選択メモリセルＭＣの閾値電圧Ｖｔｈを、変化値ΔＶｔｈ０だけ変化させることができる。本実施形態の場合、第２期間のステップアップ値ΔＶｐｇｍ’は、第１期間のステップアップ値ΔＶｐｇｍよりも小さい値となる。
【００５８】
［効果］
本実施の形態に示すように書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶｐｇｍ’を変化させることにより、第２期間において浮遊ゲート電極ＦＧの電位の上昇が緩やかになる。そのため、過剰な電荷が浮遊ゲート電極ＦＧに注入されることがない。その結果、図１１の閾値電圧変化のグラフに示すように、選択メモリセルＭＣの閾値電圧の変化量は第１期間と第２期間とで略一定の値ΔＶｔｈ０となる。選択メモリセルＭＣの閾値電圧が所望の値に達するように制御することが可能となり、選択メモリセルＭＣに正確にデータを書き込むことができる。
【００５９】
本実施の形態に係るステップアップ動作では、選択ワード線ＷＬｎに隣接するワード線ＷＬｎ−１、ＷＬｎ＋１に対するステップアップ値ΔＶｐａｓｓ１、ΔＶｐａｓｓ２の影響を個別に考慮してステップアップ値ΔＶｐｇｍ’を制御している。そのため、書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶｐｇｍ’をより細かい条件で制御することができ、選択メモリセルＭＣに正確にデータを書き込むことができる。
【００６０】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、２値記憶方式（１ビット／セル）の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、４値記憶方式、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。
【００６１】
また、関数ｆには、選択ワード線に隣接しない非選択ワード線ＷＬｎ−２、ＷＬｎ＋２等に印加される中間電圧Ｖｐａｓｓ’や、中間電圧Ｖｐａｓｓのステップアップ開始タイミング、メモリセルＭＣの劣化状態等の、種々のパラメータを含むこともできる。コントローラ４は、この情報に基づき書き込みパルス電圧Ｖｐｇｍのステップアップ値ΔＶｐｇｍ’を変化させることもできる。
【符号の説明】
【００６２】
１・・・メモリセルアレイ、  ２・・・センスアンプ回路、  ３・・・ロウデコーダ、  ４・・・コントローラ、  ５・・・入出力バッファ、  ６・・・ＲＯＭフューズ、  ７・・・電圧発生回路、  １０・・・ＮＡＮＤセルユニット、  ２１・・・ＮＡＮＤ型フラッシュメモリ。
【図１】
2013069363.tif 000008
【図２】
2013069363.tif 000009
【図３】
2013069363.tif 000010
【図４】
2013069363.tif 000011
【図５】
2013069363.tif 000012
【図６】
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【図７】
2013069363.tif 000014
【図８】
2013069363.tif 000015
【図９】
2013069363.tif 000016
【図１０】
2013069363.tif 000017
【図１１】
2013069363.tif 000018