【手続補正書】
【提出日】平成25年11月25日(2013.11.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１クロックに基づいて作動する少なくとも１つのシンクパッカー及び少なくとも１つのシンクアンパッカーを含むアップサイザーと、
前記アップサイザーと接続され、前記第１クロックより低い周波数を有する第２クロックに応答して前記アップサイザーのデータにシンクダウン動作を実行するように構成されたシンクダウン部と、を備え、
前記少なくとも１つのシンクパッカーは、ライトアドレスチャンネル、ライトデータチャンネル、及びライト応答チャンネルにシンクパッキングを実行し、
前記少なくとも１つのシンクアンパッカーは、リードアドレスチャンネル及びリードデータチャンネルにシンクアンパッキングを実行することを特徴とする帯域幅同期化回路。
【請求項２】
前記第１クロックは約１ＧＨｚの周波数を有するプロセッサクロックであり、前記第２クロックは約２００ＭＨｚの周波数を有するバスクロックであることを特徴とする請求項１に記載の帯域幅同期化回路。
【請求項３】
前記少なくとも１つのシンクパッカーは、
第１シンクメモリ及び第２シンクメモリを含み、該第１シンクメモリ及び第２シンクメモリが、前記ライトアドレスチャンネル、前記ライトデータチャンネル、及び前記ライト応答チャンネルのうちの少なくとも１つを受信するように構成され、
前記少なくとも１つのシンクアンパッカーは、
第３シンクメモリ及び第４シンクメモリを含み、該第３シンクメモリ及び第４シンクメモリが、前記リードアドレスチャンネル及び前記リードデータチャンネルのうちの少なくとも１つを受信するように構成されることを特徴とする請求項１に記載の帯域幅同期化回路。
【請求項４】
前記第１シンクメモリは、シンクパッキング制御器の制御に応答して前記ライトアドレスチャンネルのアドレスを格納し、前記シンクダウン部にアップサイズされたアドレスを出力するために該格納されたアドレスをアップサイズすることを特徴とする請求項３に記載の帯域幅同期化回路。
【請求項５】
前記第２シンクメモリは、シンクパッキング制御器の制御に応答して前記ライトデータチャンネルのデータを格納し、前記シンクダウン部にアップサイズされたデータを出力するために該格納されたデータをアップサイズすることを特徴とする請求項３に記載の帯域幅同期化回路。
【請求項６】
前記第３シンクメモリは、シンクアンパッキング制御器の制御に応答して前記リードアドレスチャンネルのアドレスを格納し、選択器を通じて前記シンクダウン部にアップサイズされたアドレスを出力するために該格納されたアドレスをアップサイズすることを特徴とする請求項３に記載の帯域幅同期化回路。
【請求項７】
前記第４シンクメモリは、シンクアンパッキング制御器の制御に応答して前記リードデータチャンネルのデータを格納し、選択器を通じてスレーブインターフェースに該格納されたデータを出力することを特徴とする請求項３に記載の帯域幅同期化回路。
【請求項８】
前記第１、第２、第３、及び第４シンクメモリのうちの少なくとも１つはＦＩＦＯメモリであることを特徴とする請求項３に記載の帯域幅同期化回路。
【請求項９】
第１クロックに基づいて作動する少なくとも１つのシンクパッカー及び少なくとも１つのシンクアンパッカーを含むアップサイザーと、
前記アップサイザーと接続され、前記第１クロックより低い周波数を有する第２クロックに応答して前記アップサイザーのデータにシンクダウン動作を実行するように構成されたシンクダウン部と、を備え、
前記シンクダウン部は、
データを格納するように構成されたシンクメモリと、
少なくとも１つのマッチバリューを格納するように構成されたマッチバリューと、
前記シンクメモリに格納された前記データが前記少なくとも１つのマッチバリューとマッチングされるか否かを判断するように構成されたマッチと、
前記マッチから生成された活性化信号に応答してデータをラッチするように構成された第１及び第２フリップフロップと、を含むことを特徴とする帯域幅同期化回路。
【請求項１０】
第１クロックに基づいて作動する少なくとも１つのシンクパッカー及び少なくとも１つのシンクアンパッカーを含むアップサイザーと、
前記アップサイザーと接続され、前記第１クロックより低い周波数を有する第２クロックに応答して前記アップサイザーのデータにシンクダウン動作を実行するように構成されたシンクダウン部と、を備え、
前記アップサイザーは、
前記第１クロック及び第２クロックに応答して各々作動する第１シンクパッカー及び第２シンクパッカーと、
前記第１クロック及び第２クロックに応答して各々作動する第１シンクアンパッカー及び第２シンクアンパッカーと、を含み、
前記第１及び第２クロックは互いに異なる周波数を有することを特徴とする帯域幅同期化回路。
【請求項１１】
前記第１クロックの周波数は約４００ＭＨｚであり、前記第２クロックの周波数は約２００ＭＨｚであることを特徴とする請求項１０に記載の帯域幅同期化回路。
【請求項１２】
前記第１クロックはプロセッササイドから供給され、前記第２クロックはバスサイドから供給されることを特徴とする請求項１０に記載の帯域幅同期化回路。
【請求項１３】
前記第１及び第２シンクパッカーは第１シンクメモリ及び第２シンクメモリを共有し、
前記第１及び第２シンクメモリは、ライトアドレスチャンネル、ライトデータチャンネル、及びライト応答チャンネルのうちの少なくとも１つを受信するように構成され、
前記第１及び第２シンクアンパッカーは第３シンクメモリ及び第４シンクメモリを共有し、
前記第３及び第４シンクメモリはリードアドレスチャンネル及びリードデータチャンネルのうちの少なくとも１つを受信するように構成されることを特徴とする請求項１０に記載の帯域幅同期化回路。
【請求項１４】
前記第１シンクメモリはシンクパッキング制御器の制御に応答して前記ライトアドレスチャンネルのアドレスを格納することを特徴とする請求項１３に記載の帯域幅同期化回路。
【請求項１５】
前記第２シンクメモリはシンクパッキング制御器の制御に応答して前記ライトデータチャンネルのデータを格納することを特徴とする請求項１３に記載の帯域幅同期化回路。
【請求項１６】
前記第３シンクメモリはシンクアンパッキング制御器の制御に応答して前記リードアドレスチャンネルのアドレスを格納することを特徴とする請求項１３に記載の帯域幅同期化回路。
【請求項１７】
前記第４シンクメモリはシンクアンパッキング制御器の制御に応答して前記リードデータチャンネルのデータを格納することを特徴とする請求項１３に記載の帯域幅同期化回路。
【請求項１８】
第１クロックに基づいて作動する少なくとも１つのシンクパッカー及び少なくとも１つのシンクアンパッカーを含むアップサイザーと、
前記アップサイザーと接続され、前記第１クロックより低い周波数を有する第２クロックに応答して前記アップサイザーのデータにシンクダウン動作を実行するように構成されたシンクダウン部と、を備え、
前記少なくとも１つのシンクアンパッカーは、所望するリクエスト及び前記第２クロックに応答して第２データ幅より広い第１データ幅を有するデータを出力し、
一般リクエストに応答して前記データの前記第２データ幅と同一の幅を有する少なくとも１つの部分をブロックするように構成されたリクエスト選択供給部を更に含み、
前記リクエスト選択供給部は、前記所望するリクエスト及び前記第２クロックの周波数より高い周波数の前記第１クロックに応答して前記第１データ幅を有するデータを供給するように構成されることを特徴とする帯域幅同期化回路。
【請求項１９】
前記リクエスト選択供給部は前記回路のＣＰＵサイドに位置することを特徴とする請求項１８に記載の帯域幅同期化回路。
【請求項２０】
前記所望するリクエストはラップ４バーストリードリクエストであることを特徴とする請求項１８に記載の帯域幅同期化回路。
【請求項２１】
前記第１データ幅は１２８ビットであり、前記第２データ幅は６４ビットであることを特徴とする請求項１８に記載の帯域幅同期化回路。
【請求項２２】
前記シンクアンパッカーによって出力されるデータは前記第２データ幅より広い幅を有するリードデータであることを特徴とする請求項１８に記載の帯域幅同期化回路。
【請求項２３】
キャッシュコントローラと接続されたプロセッサと、
第１クロックに基づいて作動する少なくとも１つのシンクパッカー及び少なくとも１つのシンクアンパッカーを含むアップサイザー、該アップサイザーと接続され、前記第１クロックより低い周波数を有する第２クロックに応答して該アップサイザーのデータにシンクダウン動作を実行するように構成されたシンクダウン部、及び一般リクエストに応答して前記データの前記第２データ幅と同一の幅を有する少なくとも１つの部分をブロックするように構成されたリクエスト選択供給部を含み、前記少なくとも１つのシンクアンパッカーは所望するリクエスト及び前記第２クロックに応答して第２データ幅より広い第１データ幅を有するデータを出力し、前記リクエスト選択供給部は前記所望するリクエスト及び前記第２クロックの周波数より高い周波数の前記第１クロックに応答して前記第１データ幅を有するデータを供給するように構成され、前記プロセッサとインターフェースバスとの間に接続された帯域幅同期化回路と、
前記インターフェースバスと接続される複数の周辺機能ブロックと、を備えることを特徴とするデータプロセッシングシステム。
【請求項２４】
前記周辺機能ブロックは、ＤＭＡＣ、ＵＳＢ、ＰＣＩ、ＳＭＣ、及びＳＣＩのうちの少なくとも２つを含むことを特徴とする請求項２３に記載のデータプロセッシングシステム。
【請求項２５】
前記インターフェースバスはＡＸＩバスであることを特徴とする請求項２３に記載のデータプロセッシングシステム。
【請求項２６】
前記アップサイザーは、６４ビットラップ４バーストリードの場合に、約２００ＭＨｚの周波数を有する第２クロックの全てのサイクルに１２８ビットリードデータを１つずつ供給することを特徴とする請求項２３に記載のデータプロセッシングシステム。
【請求項２７】
第１クロックの周波数でプロセッサを駆動し、第２クロックの周波数でインターフェースバスと接続されるアップサイザーを駆動する段階と、
前記アップサイザーに第１リード命令に従って第１データ幅のリードデータを前記第２クロックの周波数に同期して出力し、第２リード命令に従って第２データ幅のリードデータを前記第２クロックの周波数に同期して出力する段階と、
前記第１データ幅の前記リードデータが入力される場合に、前記アップサイザーで前記リードデータをブロックする段階と、
前記第２データ幅の前記リードデータが入力される場合に、前記第１クロックの２サイクルの間に前記第１クロックの周波数に同期して前記リードデータを供給する段階と、を有することを特徴とする帯域幅同期化方法。
【請求項２８】
前記第１データ幅は６４ビットであり、前記第２データ幅は１２８ビットであることを特徴とする請求項２７に記載の帯域幅同期化方法。
【請求項２９】
前記第１クロックの周波数は約１ＧＨｚであり、前記第２クロックの周波数は約２００ＭＨｚであることを特徴とする請求項２７に記載の帯域幅同期化方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
上記目的を達成するためになされた本発明の一特徴による帯域幅同期化回路は、第１クロックに基づいて作動する少なくとも１つのシンクパッカー及び少なくとも１つのシンクアンパッカーを含むアップサイザーと、前記アップサイザーと接続され、前記第１クロックより低い周波数を有する第２クロックに応答して前記アップサイザーのデータにシンクダウン動作を実行するように構成されたシンクダウン部と、を備え、前記少なくとも１つのシンクパッカーは、ライトアドレスチャンネル、ライトデータチャンネル、及びライト応答チャンネルにシンクパッキングを実行し、前記少なくとも１つのシンクアンパッカーは、リードアドレスチャンネル及びリードデータチャンネルにシンクアンパッキングを実行する。
本発明の実施形態によると、前記第１クロックは約１ＧＨｚの周波数を有するプロセッサクロックであり、前記第２クロックは約２００ＭＨｚの周波数を有するバスクロックである。
本発明の実施形態によると、前記少なくとも１つのシンクパッカーは、第１シンクメモリ及び第２シンクメモリを含み、該第１シンクメモリ及び第２シンクメモリが、前記ライトアドレスチャンネル、前記ライトデータチャンネル、及び前記ライト応答チャンネルのうちの少なくとも１つを受信するように構成され、前記少なくとも１つのシンクアンパッカーは、第３シンクメモリ及び第４シンクメモリを含み、該第３シンクメモリ及び第４メモリが、前記リードアドレスチャンネル及び前記リードデータチャンネルのうちの少なくとも１つを受信するように構成される。
本発明の実施形態によると、前記第１シンクメモリは、シンクパッキング制御器の制御に応答して前記ライトアドレスチャンネルのアドレスを格納し、前記シンクダウン部にアップサイズされたアドレスを出力するために該格納されたアドレスをアップサイズする。
本発明の実施形態によると、前記第２シンクメモリは、シンクパッキング制御器の制御に応答して前記ライトデータチャンネルのデータを格納し、前記シンクダウン部にアップサイズされたデータを出力するために該格納されたデータをアップサイズする。
本発明の実施形態によると、前記第３シンクメモリは、シンクアンパッキング制御器の制御に応答して前記リードアドレスチャンネルのアドレスを格納し、選択器を通じて前記シンクダウン部にアップサイズされたアドレスを出力するために該格納されたアドレスをアップサイズする。
本発明の実施形態によると、前記第４シンクメモリは、シンクアンパッキング制御器の  制御に応答して前記リードデータチャンネルのデータを格納し、選択器を通じてスレーブインターフェース（Ｓｌａｖｅ  Ｉｎｔｅｒｆａｃｅ）に該格納されたデータを出力する。
本発明の実施形態によると、前記第１、第２、第３、及び第４シンクメモリのうちの少なくとも１つは先入先出（ＦＩＦＯ）メモリである。
上記目的を達成するためになされた本発明の他の特徴による帯域幅同期化回路は、第１クロックに基づいて作動する少なくとも１つのシンクパッカー及び少なくとも１つのシンクアンパッカーを含むアップサイザーと、前記アップサイザーと接続され、前記第１クロックより低い周波数を有する第２クロックに応答して前記アップサイザーのデータにシンクダウン動作を実行するように構成されたシンクダウン部と、を備え、前記シンクダウン部は、データを格納するように構成されたシンクメモリと、少なくとも１つのマッチバリューを格納するように構成されたマッチバリューと、前記シンクメモリに格納された前記データが前記少なくとも１つのマッチバリューとマッチングされるか否かを判断するように構成されたマッチと、前記マッチから生成された活性化信号に応答してデータをラッチするように構成された第１及び第２フリップフロップ（Ｆｌｉｐ−Ｆｌｏｐ）と、を含む。
上記目的を達成するためになされた本発明の更に他の特徴による帯域幅同期化回路は、第１クロックに基づいて作動する少なくとも１つのシンクパッカー及び少なくとも１つのシンクアンパッカーを含むアップサイザーと、前記アップサイザーと接続され、前記第１クロックより低い周波数を有する第２クロックに応答して前記アップサイザーのデータにシンクダウン動作を実行するように構成されたシンクダウン部と、を備え、前記アップサイザーは、前記第１クロック及び第２クロックに応答して各々作動する第１シンクパッカー及び第２シンクパッカーと、前記第１クロック及び第２クロックに応答して各々作動する第１シンクアンパッカー及び第２シンクアンパッカーと、を含み、前記第１及び第２クロックは互いに異なる周波数を有する。
本発明の実施形態によると、前記第１クロックの周波数は約４００ＭＨｚであり、前記第２クロックの周波数は約２００ＭＨｚである。
本発明の実施形態によると、前記第１クロックはプロセッササイドから供給され、前記第２クロックはバスサイドから供給される。
本発明の実施形態によると、前記第１及び第２シンクパッカーは第１シンクメモリ及び第２シンクメモリを共有し、前記第１及び第２シンクメモリは、ライトアドレスチャンネル、ライトデータチャンネル、及びライト応答チャンネルのうちの少なくとも１つを受信するように構成され、前記第１及び第２シンクアンパッカーは第３シンクメモリ及び第４シンクメモリを共有し、前記第３及び第４シンクメモリはリードアドレスチャンネル及びリードデータチャンネルのうちの少なくとも１つを受信するように構成される。
本発明の実施形態によると、前記第１シンクメモリはシンクパッキング制御器の制御に応答して前記ライトアドレスチャンネルのアドレスを格納する。
本発明の実施形態によると、前記第２シンクメモリはシンクパッキング制御器の制御に応答して前記ライトデータチャンネルのデータを格納する。
本発明の実施形態によると、前記第３シンクメモリはシンクアンパッキング制御器の制御に応答して前記リードアドレスチャンネルのアドレスを格納する。
本発明の実施形態によると、前記第４シンクメモリはシンクアンパッキング制御器の制御に応答して前記リードデータチャンネルのデータを格納する。
また、上記目的を達成するためになされた本発明の更に他の特徴による帯域幅同期化回路は、第１クロックに基づいて作動する少なくとも１つのシンクパッカー及び少なくとも１つのシンクアンパッカーを含むアップサイザーと、前記アップサイザーと接続され、前記第１クロックより低い周波数を有する第２クロックに応答して前記アップサイザーのデータにシンクダウン動作を実行するように構成されたシンクダウン部と、を備え、前記少なくとも１つのシンクアンパッカーは、所望するリクエスト（Ｒｅｑｕｅｓｔ）及び前記第２クロックに応答して第２データ幅より広い第１データ幅を有するデータを出力し、一般（Ｇｅｎｅｒａｌ）リクエストに応答して前記データの前記第２データ幅と同一の幅を有する少なくとも１つの部分をブロック（Ｂｌｏｃｋ）するように構成されたリクエスト選択供給部を更に含み、前記リクエスト選択供給部は、前記所望するリクエスト及び前記第２クロックの周波数より高い周波数の前記第１クロックに応答して前記第１データ幅を有するデータを供給するように構成される。
本発明の実施形態によると、前記リクエスト選択供給部は前記回路のＣＰＵサイドに位置する。
本発明の実施形態によると、前記所望するリクエストはラップ４バーストリードリクエストである。
本発明の実施形態によると、前記第１データ幅は１２８ビットであり、前記第２データ幅は６４ビットである。
本発明の実施形態によると、前記シンクアンパッカーによって出力されるデータは前記第２データ幅より広い幅を有するリードデータである。