(57)【要約】【課題】テスト回路をリセットするテスト信号発生回路を備えた半導体装置を提供する。【解決手段】活性レベルのテストモード信号に基づきテストを実行するテスト回路（ＣＫＴ１〜ＣＫＴ４）と、テストモード設定コマンドに基づいて活性レベルのテストモード信号（ＴＭＳ）を出力するテスト信号発生回路（１０６）と、外部から入力される半導体装置の動作を有効とする有効信号（ＣＫＥ）に基づいて前記テスト信号発生回路が前記テストモード信号を電源投入時から所定期間非活性レベルに維持させるリセット回路（４０）と、を備える【選択図】図１
2013069393.tif 000002
【特許請求の範囲】
【請求項１】
活性レベルのテストモード信号に基づきテストを実行するテスト回路と、
テストモード設定コマンドに基づいて活性レベルのテストモード信号を出力するテスト信号発生回路と、
外部から入力される半導体装置の動作を有効とする有効信号に基づいて前記テスト信号発生回路が前記テストモード信号を電源投入時から所定期間非活性レベルに維持させるリセット回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記テスト信号発生回路は、テストモードリセットコマンドに基づいて前記テストモード信号を非活性レベルにし、
前記リセット回路は、前記テストモードリセットコマンドが前記テスト信号発生回路に入力されるより前に前記有効化信号に基づく信号によって前記テスト信号発生回路を非活性化することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記テスト信号発生回路は、第１のリセット信号がリセット端子に入力されると、前記テストモード信号を非活性レベルにして前記テスト回路の駆動を禁止し、
前記リセット回路は、前記テストモードリセットコマンドが入力される前に入力された前記有効化信号に基づき生成された前記第１のリセット信号を前記リセット端子に出力することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記テストモードリセットコマンドが、外部から入力されると、第２のリセット信号を出力するコマンドデコーダを備え、
前記リセット回路は、前記有効化信号の論理に応じて第３のリセット信号を出力する第１の論理回路と、前記第２のリセット信号と前記第３のリセット信号とに基づき前記第１のリセット信号を発生する第２の論理回路とを有する、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記テスト信号発生回路は、前記第１のリセット信号によりリセットされる第１のテスト信号発生回路と、前記第２のリセット信号によりリセットされる第２のテスト信号発生回路とを含んで構成されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のテスト信号発生回路によって活性化されるテスト回路には、内部電源電位を調整するテストモードに使用されるテスト回路を含むことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１の論理回路は、論理反転回路であり、前記第２の論理回路は、論理和回路であって、
前記有効化信号は、半導体装置の電源投入時にＬレベルに設定されるように規定されることを特徴とする請求項４乃至請求項６のいずれかに記載の半導体装置。
【請求項８】
前記有効化信号は、半導体装置が外部から入力されるクロック信号に同期して動作するクロック同期式半導体記憶装置である場合、前記クロック信号が有効か否かを示すクロックイネーブル信号であることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、テスト回路を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置は、製造ばらつき等によりあらかじめ定められた動作が行なわれるかどうかテストする、種々のテスト回路を備えている。このようなテスト回路を備えた半導体装置においては、テスト回路が電源投入時において、電源投入時に設定されたデータで誤ってテスト状態に移行してしまう場合（以下、テストモードに誤ってエントリした場合とする）があり、半導体装置の起動後にテストモードを用いてテスト回路をリセットしてテストモードのエントリを解除する必要がある。
【０００３】
なお、電源投入時において、テストモードへのエントリを制御するリセットのための回路としては、特許文献１記載のパワーオンリセット回路が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２３３０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このようなテスト回路を備えた半導体装置においては、通常はテスト回路をパワーオンリセット回路にてリセットしているが、リセット回路のばらつきなどによりテスト回路がリセットされない場合が起こりうる。このため、テスト回路がテストモードに誤ってエントリした場合に備えて、イニシャルシーケンス、具体的にはイニシャルシーケンス内のモードレジスタセットコマンド（ＭＲＳ）で、テストモードに設定されたモードレジスタをセットしなおすことによってテストモードを解除（リセット）するという仕様をとり、安全性を高めていた。
ここで、初期状態にてリセットに時間を要する電源テスト回路（テスト回路１とする。例えば内部電源電位を下げるテストモード）にエントリしてしまった場合を考える。内部電源電位を調整するテストモードは全回路の電源を上げ下げする必要があり、その制御対象が大きいため、テストモードにエントリしてから、定常状態に納まるまで多くの時間を要する。同様に、誤ってエントリした状態をイニシャルシーケンスで通常状態に戻すのにも多くの時間を要する。
【０００６】
上記のイニシャルシーケンスに引き続き、通常パターン（通常動作モードのパターン）が投入されることになるが、特にリセットピンを有さない半導体装置の場合、イニシャルシーケンスから通常パターン投入までの時間が、電源が安定する時間に比べ短い時間であることが多く、この場合イニシャルシーケンスでテストモードがリセットされても電源電圧が未だ安定せず、通常パターンを安定していない電圧、すなわち異常な電源電圧で動作させなくてはならなく状況に陥ることが考えられる。通常、回路は内部電源電圧が所定の電位で正常動作することを保証されているが、テストモードにより内部電圧が所定の電位外となってしまった場合には正常動作しなくなる可能性がある。
【０００７】
このように、従来においては、テスト回路が、電源投入時に設定を予定していないテストモードへ移行してしまった場合、イニシャルシーケンスにおいてテストモードを解除し、その状態をデフォルトの値へとリセットしていたが、その時にエントリしていたテストモードの種類によってはその後の通常パターン投入までに状態がデフォルトに戻らないという問題があった。このため、通常パターンの投入を異常状態で行うこととなり、結果半導体装置が正常動作しなくなる。
また、例えば誤エントリしたテストモードによって設定された内部電源電位が低すぎ、ＭＲＳコマンド自体を受け付けなくなってしまうという可能性も考えられ、この場合はテストモードのリセットすら有効にならず、当該半導体装置はその後全く動作しない状態に陥ってしまう。
【課題を解決するための手段】
【０００８】
本発明は、活性レベルのテストモード信号に基づきテストを実行するテスト回路と、テストモード設定コマンドに基づいて活性レベルのテストモード信号を出力するテスト信号発生回路と、外部から入力される半導体装置の動作を有効とする有効信号に基づいて前記テスト信号発生回路が前記テストモード信号を電源投入時から所定期間非活性レベルに維持させるリセット回路と、を備えることを特徴とする半導体装置である。
【発明の効果】
【０００９】
本発明の半導体装置によれば、電源投入時においてテスト回路に誤ってテストモードが設定されても、半導体装置に外部から入力される有効化信号によりテスト信号発生回路をリセットするリセット回路を有しているので、テスト信号発生回路が出力するテストモード信号を非活性レベルにし、電源投入時にテスト回路に誤って設定されたテストモードを解除できる。例えば、テスト回路が電源テスト回路である場合、電源投入後からイニシャルシーケンス時までに、電源テスト回路の出力レベルをデフォルトの値へと戻す（リセットする）ことができる。そのため、イニシャルシーケンス時において、電源テスト回路をリセットする必要がなくなり、イニシャルシーケンス、及びそれに続く通常動作を所定の電源状態で行うことができる。
また、有効化信号が半導体装置に外部から入力される既存の信号である場合、新たな信号を必要としないので更に外部端子が増加することはなく、電源投入時に誤ってテストモードが設定されたテスト回路をリセットできる半導体装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】半導体記憶装置１００のブロック構成を示す図である。
【図２】テストリセット信号発生回路４０の回路構成を示す図である。
【図３】図２に示すテストリセット信号発生回路４０の動作タイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
なお、本実施形態について、半導体装置として、ＤＲＡＭ等に代表される半導体記憶装置を例にあげて説明する。
図１は、テストリセット信号発生回路４０を備えた半導体記憶装置１００のブロック構成を示す図である。
半導体記憶装置１００は、クロック発生回路１０１、コマンド入力回路１０２１、コマンドデコーダ１０２、メモリセルアレイ１０３、読み出し及び書き込み制御部１０４、アドレス入力回路１０５１、及びアドレスラッチ部１０５を備えている。また、半導体記憶装置１００は、テストリセット信号発生回路４０、テストモードデコーダ１０６、及び内部電圧生成回路１０８を備えている。
本実施形態において、テストリセット信号発生回路４０は、テストモードデコーダ１０６を初期状態に戻す信号を発生させる回路で、評価時にテストモードに入った場合や、電源投入時にテストモードデコーダ１０６が誤ってテストモードを設定してしまった場合に、テストモード信号ＴＭＳを非活性レベルにし、テストモードを解除する。テストリセット信号発生回路４０の構成及び動作は後述し、半導体記憶装置１００を構成する各回路について、先に説明する。
【００１２】
クロック発生回路１０１は、半導体記憶装置１００の外部から、クロック信号ＣＫと、クロック信号ＣＫの相補的信号である反転クロック信号／ＣＫと、入力されるクロック信号ＣＫ及び反転クロック信号／ＣＫが有効か否かを示すクロックイネーブル信号ＣＫＥと、が入力される。また、クロック発生回路１０１は、入力されるクロック信号ＣＫ、反転クロック信号／ＣＫ及びクロックイネーブル信号ＣＫＥに応じて、半導体記憶装置１００の内部回路である読み出し及び書き込み制御部１０４等に、外部クロック信号ＣＫに同期した内部クロック信号ＩＣＬＫを供給する。また、クロック発生回路１０１は、外部クロック信号ＣＫに同期した内部クロック信号ＩＣＬＫを、コマンド入力回路１０２１、アドレス入力回路１０５１、及びテストラッチ回路部１０７に供給する。
なお、本明細書において、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号、又はローアクティブな信号であることを示している。
【００１３】
コマンド入力回路１０２１は、半導体記憶装置１００の外部から入力されるコマンド信号（半導体記憶装置がＤＲＡＭである場合、例えばチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥ）を、内部クロック信号ＩＣＬＫに同期してラッチする。
コマンドデコーダ１０２は、コマンド入力回路１０２１がラッチしたコマンド信号が入力され、入力されるラッチしたコマンド信号をデコードし、デコード結果に応じて、読み出し及び書き込み制御部１０４に対して、動作を指示する制御信号（内部コマンド信号ＩＣＯＭ）を出力する。また、コマンドデコーダ１０２は、デコード結果が、テストコマンド（テスト動作モードの設定を示すコマンド）と判定すると、アドレスラッチ部１０５に対して、内部コマンド信号ＩＣＯＭを出力する。
【００１４】
アドレス入力回路１０５１は、半導体記憶装置１００の外部から入力されるアドレス信号（メモリセルのメモリセルアレイにおける位置を示す信号）を、クロック発生回路１０１が出力する内部クロック信号ＩＣＬＫに同期して取り込み、アドレスラッチ部１０５へ出力する。
アドレスラッチ部１０５は、アドレス入力回路１０５１が出力するアドレス信号を、内部コマンド信号ＩＣＯＭに応じてラッチし、ラッチした内部アドレス信号を、テストモードデコーダ１０６または読み出し及び書き込み制御部１０４へ供給する。
コマンドデコーダ１０２におけるデコード結果が、テストコマンド（テスト動作モードの設定を示すＭＲＳコマンド）が入力されたと判定する場合、アドレスラッチ部１０５は内部コマンド信号ＩＣＯＭに応じて、内部アドレス信号をテストアドレス信号（テストコード）としてテストモードデコーダ１０６へ出力する。
【００１５】
メモリセルアレイ１０３は、複数個のバンクから構成され、各バンク各々は、複数のワード線と、複数のビット線と、複数のワード線と複数のビットの各交点に設けられた複数のメモリセルからなるメモリマットを複数配列して構成される。
また、メモリセルアレイ１０３は、メモリセルからビット線へ読み出されたデータを増幅する等の動作を行う複数のセンスアンプと、複数のワード線を駆動する複数のワードドライバと、ビット線とＩＯ線を接続する複数のＹスイッチを、各バンクに対応して備えている。センスアンプは、読み出し動作において、ビット線上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線を介してメモリセルへデータを書き込む回路である。センスアンプの動作タイミングは、後述のＸデコーダ及びＸタイミング回路から出力されるセンスアンプ駆動信号により制御される。
【００１６】
また、Ｙスイッチは、開閉のタイミングを、後述のＹデコーダ及びＹタイミング回路により制御される。ＩＯ線は、読み出し動作においては、Ｙスイッチが開くことにより、ビット線からのデータが読み出され、このデータをメモリセルアレイ１０３の外に配置される読み出し及び書き込み制御部１０４へ転送する。また、ＩＯ線は、書き込み動作においては、読み出し及び書き込み制御部１０４からの書き込みデータをビット線へと転送する。
【００１７】
読み出し及び書き込み制御部１０４は、メモリセルアレイ１０３の動作を制御する制御部であり、Ｘデコーダ及びＸタイミング回路１０４ａ、Ｙデコーダ及びＹタイミング回路１０４ｂ等を備える。
Ｘデコーダ及びＸタイミング回路１０４ａは、アドレスラッチ部１０５から入力されるロウ・アドレス（内部アドレス信号）をデコードして、デコード結果に応じてメモリセルアレイ１０３のメモリセルを、ワード線を用いて選択する。また、Ｘデコーダ及びＸタイミング回路１０４ａは、ビット線の差電位を増幅するセンスアンプの動作タイミングの制御を行う。
Ｙデコーダ及びＹタイミング回路１０４ｂは、アドレスラッチ部１０５から入力されるカラム・アドレス（内部アドレス信号）をデコードして、デコード結果に応じてビット線とＩＯ線の間に介在するＹスイッチを選択するタイミング制御等を行う。
【００１８】
また、Ｙデコーダ及びＹタイミング回路１０４ｂは、クロック発生回路１０１から入力される内部クロック信号ＩＣＬＫに同期して、コマンドデコーダ１０２から入力される内部コマンド信号ＩＣＯＭに応じて、選択したメモリセルからＩＯ線を介してデータを読み出す動作、あるいは、選択したメモリセルにＩＯ線を介してデータを書き込む動作を制御する。また、Ｙデコーダ及びＹタイミング回路は、メモリセルのデータを半導体記憶装置１００の外部へＤＱ信号（ＤＱ０〜ｎ）として出力する。また、Ｙデコーダ及びＹタイミング回路は、半導体記憶装置１００の外部から入力されるＤＱ信号を、メモリセルへデータとして書き込む。これらの読み出し、書き込み動作も、内部クロック信号ＩＣＬＫに同期して行われる。
【００１９】
以上のように、読み出し及び書き込み制御部１０４は、Ｘデコーダ及びＸタイミング回路１０４ａ、Ｙデコーダ及びＹタイミング回路１０４ｂを備える。読み出し及び書き込み制御部１０４は、さらに次のようなテスト回路ＣＫＴ１を有し、メモリセルアレイ１０３の動作を制御する。テスト回路ＣＫＴ１には、タイミングを変える回路（例えば、テストモード信号ＴＭＳによりセンスアンプの駆動タイミングを速くする、或いは遅くする回路、その他書き込み読み出しを行う制御に用いる信号制御系にあらかじめ埋め込まれた遅延回路であってテストモード信号ＴＭＳにより活性化される遅延回路）がある。
【００２０】
内部電圧生成回路１０８は、半導体記憶装置１００の外部から供給される外部電源電圧ＶＤＤ及び接地電源電圧ＶＳＳとは異なる内部電源電圧ＶＩＮＴを発生する回路であり、内部電源電圧ＶＩＮＴを、上記各回路部へ供給する。
【００２１】
テストモードデコーダ１０６は、一般的にはアンド回路とラッチ回路で構成され、アドレスラッチ部１０５が出力するテストアドレス信号が入力され、入力されるテストアドレス信号をデコードし、各種テストにおけるテストモード信号ＴＭＳ（読み出し及び書き込み制御部１０４におけるテスト回路ＣＫＴ１に入力されるテスト制御用テスト信号）として、読み出し及び書き込み制御部１０４における対応する上記テスト回路ＣＫＴ１に供給する。
【００２２】
テストモードデコーダ１０６は、コマンド入力回路１０２１や内部電圧生成回路１０８にも、テストモード信号を供給している。これらの回路に供給されるテストモードのうち、いくつかは電源投入時にテストモードが誤って設定された場合、その後半導体記憶装置が所定の動作モードに移行できなくなる可能性を有するものである。
テストリセット信号発生回路４０は、テストモード信号ＴＭＳを、非活性レベルとして、テスト回路を初期化（リセット）する回路である。
テストリセット信号発生回路４０は、従来はコマンドデコーダ１０２で生成されるＭＲＳ信号を受けてリセット信号を発生させていたが、本発明では図１に示すように、コマンドデコーダ１０２からのリセット信号Ｐｒｓｔ２とともに、クロックイネーブル信号ＣＫＥを使用している。テストリセット信号発生回路４０の詳細な回路構成、動作については、後述する。
【００２３】
電源投入時にテストモードが誤って設定された場合、その後半導体記憶装置が所定の動作モードに移行できなくなる可能性を有するテストモードについて説明する。例えば、内部電圧生成回路１０８用のテストモードのうち、内部電源電圧ＶＩＮＴの電圧レベルを調整するもの（図１においてＣＫＴ２で図示する回路で受け取る）がある。このテストモードにより内部電圧生成回路１０８の基準電圧となる内部基準信号がテストモード信号ＴＭＳの論理で定まるコードにより、ある一定の電圧レベルの範囲に変更され、これに基づいた電位が半導体装置の内部回路に内部電源電圧ＶＩＮＴとして供給される。
【００２４】
このテストモードに電源投入時にエントリされてしまっていると、デフォルトの電圧レベルと異なる電圧レベルのテスト電圧が内部回路に供給されてしまう。
イニシャルシーケンス（図３のイニシャルシーケンス部。広義にはイニシャルシーケンスは通常パターン以前の全ての動作を示すが、ここではＣＫＥが上がってから通常パターンが始まるまでの期間をイニシャルシーケンスと規定する）でテストモードはリセットされ、内部電源電圧ＶＩＮＴは所定の電位に戻っていくが、イニシャルシーケンスから通常パターンまでの時間が短いと通常パターンは所定のＶＩＮＴ電位とは異なる電位で動作することとなる。
内部回路は、デフォルトの内部電源電圧（電圧発生回路が出力するデフォルトの電圧レベルに対応する内部電源電圧ＶＩＮＴ）より低い内部電源電圧が供給されると、デフォルトの内部電源電圧が供給される場合に比べて遅い内部タイミングで動作し、高い内部電源電圧が供給されると、デフォルトの内部電源電圧が供給される場合に比べて速い内部タイミングで動作する。いずれの場合も所定の状態と内部タイミングが変わり、動作異常を引き起こす可能性がある。
【００２５】
電源投入時にテストモードが誤って設定された場合、その後半導体記憶装置が所定の動作モードに移行できなくなる可能性を有する他のテストモードについて説明する。テスト回路には、図１に示すコマンド入力回路１０２１、アドレス入力回路１０５１に組み込まれ、各々の回路に半導体記憶装置１００の外部からの入力される入力信号のセットアップまたはホールド時間ｔＩＳ／ｔＩＨを調整するタイミング調整回路（それぞれＣＫＴ３、ＣＫＴ４で図示）がある。セットアップまたはホールド時間ｔＩＳ／ｔＩＨとは、入力信号の切り替わり時刻の上記クロック信号ＣＫ及び反転クロック信号／ＣＫの切り替わり時刻に対する時間である。タイミング調整回路は、タイミング調整回路が組み込まれるコマンド入力回路１０２１等が、この時間ｔＩＳ／ｔＩＨを変更するように設定する。例えば、ｔＩＳがぎりぎりでｔＩＨに余裕がある場合、ｔＩＳ／ｔＩＨウィンドウをｔＩＨ側にずらすことになるが、この場合コマンド入力回路１０２１等を構成するデータラッチ部（入力信号の論理をラッチする回路部）を駆動するラッチ制御信号（ラッチ制御信号が入力されると入力信号の論理がラッチされる）の入力を遅延させるテストモードを入れる。恒久的に使用する場合はヒューズを用いるが、ここではその方法は省略する。
【００２６】
さて電源投入時に本テストモードに誤って設定されてしまった場合を考える。この場合、ｔＩＳ／ｔＩＨがずれてしまっているので、コマンド入力回路１０２１等は入力されるコマンド（テストモード設定コマンドＭＲＳ、リセットコマンドも含む）を検知することができなくなる可能性がある。ＭＲＳコマンドも受け取れなくなる可能性があり、その結果テストモードのリセットが為されず、その後本半導体装置は正常動作しなくなる。
【００２７】
上述の通り、電源投入時にテストモードが誤って設定された場合、その後半導体記憶装置が所定の動作モードに移行できなくなる可能性を有する危険なテストモードについて説明した。これらのテストモードに外部電源電圧ＶＤＤの投入時に誤って活性化される場合としては次のような場合が考えられる。テストデコーダはＡＮＤとラッチで構成されていると説明したが、ラッチは電源投入時の状態でＬを出力するかＨを出力するか確定しないという特性を有している。このため、偶然テストモードに入ってしまうことは十分に考えられることである。これを回避するために各テストデコーダはテストモードにパワーオンリセット信号を設けて、テストデコーダをリセットするようにしている。
【００２８】
パワーオンリセット信号とは、電源投入時の一定期間のみ活性化する信号で、電源投入時にテスト回路をリセットする。パワーオンリセット信号は、半導体装置内のパワーオンリセット信号発生回路において生成される。
しかし、パワーオンリセット信号発生回路が、製造ばらつき等に起因して、十分長い間出力しない場合、ラッチのリセットが不十分となり、テストモード信号ＴＭＳは活性レベルのまま維持されることがある。
【００２９】
このテスト回路のテストモードの解除は、従来の回路ではイニシャルシーケンスのＭＲＳコマンドでしか行われないが、今まで述べたとおり、これではテストモードが解除されなかったり、解除されても正常動作しないという問題が生じる。
【００３０】
そこで、危険なテストモードが設定されないように、テストリセット信号発生回路４０に、テストモード信号ＴＭＳを電源投入時から所定期間非活性レベルに維持する論理を追加する。
図２は、本実施形態におけるテストリセット信号発生回路４０の回路構成を示す図であり、図３は、その動作タイミングチャートである。
図２においては、電源投入時におけるリセット動作を詳細に説明するため、テストリセット信号発生回路４０以外に、図１に示すコマンドデコーダ１０２のリセット動作に係わる部分（ＭＲＳ発生回路１０２ａ）、テストモードデコーダ１０６（１０６ａ及び１０６ｂ）を、併せて示している。
【００３１】
図２において、テストリセット信号発生回路４０（リセット回路）は、テストモードデコーダ１０６ｂ（テスト信号発生回路）のリセット端子Ｒに入力されるリセット信号Ｐｒｓｔ１を生成、発生する回路である。
テストリセット信号発生回路４０は、インバータ４２（論理反転回路）及びＯＲ回路４１（論理和回路）から構成される。
インバータ４２は、入力端子が半導体記憶装置１００の外部端子に接続され、図１に示すクロック発生回路１０１と同じく、クロックイネーブル信号ＣＫＥ（有効化信号）が入力される。
クロックイネーブル信号ＣＫＥは、本実施形態において、入力されるクロック信号ＣＫ及び反転クロック信号／ＣＫが有効か否かを示す信号であり、電源投入時においては、半導体記憶装置１００の製品仕様において、Ｌレベルに維持するように規定される信号である（図３参照）。
インバータ４２は、クロックイネーブル信号ＣＫＥを論理反転したリセット信号Ｐｒｓｔ３を次段のＯＲ回路４１に出力する。
【００３２】
ＯＲ回路４１は、ＭＲＳ発生回路１０２ａが出力するリセット信号Ｐｒｓｔ２と、インバータ４２が出力するリセット信号Ｐｒｓｔ３との論理和であるリセット信号Ｐｒｓｔ１をテストモードデコーダ１０６ｂのリセット端子Ｒに出力する。
ＭＲＳ発生回路１０２ａは、モードレジスタを制御する回路で、電源投入後の所定期間経過後、図３のイニシャルシーケンス間に半導体記憶装置１００に入力されるＭＲＳコマンドによりモードレジスタを設定すると同時に、テストモードデコーダをリセットする。
【００３３】
テストモードデコーダ１０６ａは、リセット端子ＲにＨレベルのリセット信号Ｐｒｓｔ２が入力されると、テストモードデコーダ１０６ａが出力する全てのテストモード信号ＴＭＳ１（図１においてテスト回路ＣＫＴ１に入力されるテストモード信号ＴＭＳ）を非活性レベルにリセットする。つまり、テストモードデコーダ１０６ａは、ＭＲＳコマンドが入力されると、全てのテストモード信号ＴＭＳ１を非活性レベルにリセットし、テストモード設定を解除する。
テストモードデコーダ１０６ａは、図２においてはリセット動作に係わる部分を示しているが、半導体記憶装置１００にテストモード設定用ＭＲＳコマンド及び対応するテストコードが入力されると、上記接続される回路にテストモードを設定する回路である。
【００３４】
テストモードデコーダ１０６ｂも、テストモードデコーダ１０６ａと同様、リセット信号Ｐｒｓｔ２がＨレベルでテストモードデコーダ１０６ｂが出力する全てのテストモード信号ＴＭＳ２（図１においてテスト回路ＣＫＴ２，３，４に入力されるテストモード信号ＴＭＳ）を非活性レベルにリセットする。ここで、Ｐｒｓｔ２はＣＫＥとＰｒｓｔ２のＯＲで構成されているから、ＣＫＥがＬの期間、即ち電源投入からＣＫＥがＨになるまでの間、常に出力され続ける。つまり、テストモードデコーダ１０６ｂは、電源投入後直ちにリセットされテストモード設定を解除することができる。
【００３５】
テストリセット信号発生回路４０の電源投入時及び電源投入後のテストモード設定時の動作を、図３を用いて説明する。
図３に示す時刻ｔ１に電源が投入され、所定の外部電源電圧ＶＤＤに到達する。このとき、テストモードデコーダ１０６ｂが出力するテストモード信号ＴＭＳ２は、初期状態は不明であるものの、入力されるクロックイネーブル信号ＣＫＥがＬレベルであるので、Ｈレベルのリセット信号Ｐｒｓｔ１を受け、テストモードデコーダ１０６ｂを非活性化し、テストモード信号ＴＭＳ２を非活性レベルにリセットする。これにより、テストモード信号ＴＭＳ２が入力されるテスト回路（上述のタイミング調整回路、電圧発生回路に組み込まれるテスト回路ＣＫＴ２〜ＣＫＴ４）にテストモードが設定されている場合であっても、当該テスト回路は非活性化され、テストモード設定が解除される。
【００３６】
半導体記憶装置１００においては、一般的に、時刻ｔ１から時刻ｔ２までの期間は、例えば数μ秒〜数百μ秒と、半導体記憶装置１００に求められる規格（製品仕様）で決められ、テストモード設定期間に比べ十分長い期間である。このため、電源電位を変更するテストモードに誤エントリしてしまっても内部電源電圧ＶＩＮＴはデフォルトの値に戻ることができる。
【００３７】
また、クロックイネーブル信号ＣＫＥは図３に示すとおり長期間Ｌ状態を維持するため、ｔＩＳ／ｔＩＨを変更するテストモードに入ってしまっていても、それをリセットすることができる。
【００３８】
図３に示す時刻ｔ２においてクロックイネーブル信号ＣＫＥがＨとなり、Ｐｒｓｔ１がＬレベルに戻るが、この時点で危険なテストモードは全てリセットされており、更に内部電位も所定の電位になっているため、これ以降入力されるイニシャルシーケンス、通常パターンは問題なく動作する。
【００３９】
このように、本実施形態による半導体装置（半導体記憶装置１００）は、半導体装置の内部回路をテストするテスト回路（電圧発生回路及びタイミング調整回路）に対してテストを開始させるためのテストモード設定コマンド（テストモード設定用ＭＲＳコマンド）が、外部から入力されると、テスト回路（ＣＫＴ２〜ＣＫＴ４）に対し、テスト回路の駆動を許可するテストモード信号（テストモード信号ＴＭＳ）を出力するテスト信号発生回路であって、テストモードリセットコマンド（イニシャルシーケンス期間に投入されるＭＲＳコマンド）が入力されると、テストモード信号を非活性レベルにしてテスト回路に設定されているテストモードを解除するテスト信号発生回路（テストモードデコーダ１０６ｂ）を備えている。
また、半導体装置は、半導体装置の外部から入力され、半導体装置の動作を有効とする有効化信号（クロックイネーブル信号ＣＫＥ）により、前記テストモードリセットコマンドが入力される前にテスト信号発生回路がテストモード信号（ＴＭＳ２）を出力することを禁止するリセット回路（テストリセット信号発生回路４０）を備えている。
【００４０】
本回路構成の場合、電源調整やｔＩＳ／ｔＩＨ調整用のテストモードはクロックイネーブル信号ＣＫＥがＬになることで直ちにリセットされる。これは電源投入時のみでなく、通常パターン中でも同様である。このため、テストモードを多用する評価プログラムにおいて、ＣＫＥが入った瞬間にテストモードがリセットされると評価プログラムの製作が困難になる場合があるため、ＣＫＥでリセットするテストモードは必要十分に厳選する必要がある。
【００４１】
本発明の半導体装置によれば、評価時にテストモードに入った場合や、電源投入時にテストモードデコーダ１０６が誤ってテストモードを設定してしまった場合であっても、リセット回路（テストリセット信号発生回路４０）がテストモード信号ＴＭＳを非活性レベルにし、半導体装置が所定の動作モードに移行できなくなる可能性を有する危険なテストモードを解除することができる。
また、特定のテストモードをリセットするために半導体装置に外部から入力される既存の信号（本実施形態においては、クロックイネーブル信号ＣＫＥ）である場合、新たな信号を必要としないので更に外部端子が増加することはなく、電源投入時に誤ってテストモードが設定されたテスト回路をリセットできる半導体装置を提供できる。
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００４２】
１００…半導体記憶装置、１０１…クロック発生回路、１０２１…コマンド入力回路、１０２…コマンドデコーダ、１０２ａ…ＭＲＳ発生回路、１０３…メモリセルアレイ、１０４…読み出し及び書き込み制御部、１０４ａ…Ｘデコーダ及びＸタイミング回路、１０４ｂ…Ｙデコーダ及びＹタイミング回路、１０５１…アドレス入力回路、１０５…アドレスラッチ部、１０６，１０６ａ，１０６ｂ…テストモードデコーダ、１０８…内部電圧生成回路、４０…テストリセット信号発生回路、Ｐｒｓｔ１，Ｐｒｓｔ２，Ｐｒｓｔ３…リセット信号、ＶＤＤ…外部電源電圧、ＶＩＮＴ…内部電源電圧、ＶＳＳ…接地電源電圧、４２…インバータ、４１…ＯＲ回路、ＩＣＬＫ…内部クロック信号、ＩＣＯＭ…内部コマンド信号、ＴＭＳ，ＴＭＳ１，ＴＭＳ２…テストモード信号、ＣＫＥ…クロックイネーブル信号
【図１】
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【図２】
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【図３】
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