(57)【要約】【課題】終端領域の耐圧が高く、終端領域の面積が小さい半導体装置を提供する。【解決手段】本発明の実施形態の半導体装置は、第１導電形の第１の半導体層２、第２導電形のガードリング層５、第１のＦＰ絶縁膜８、第２のＦＰ絶縁膜８ａ、第１のＦＰ電極９、第２のＦＰ電極９ａ、第１の層間絶縁膜１２、ゲート絶縁膜１１、ゲート電極１３、第１の電極１６、及び第２の電極１７を備える。第２のトレンチ７は、第１の半導体層の第１の表面から第１の半導体層中に延伸し、複数の第１のトレンチ６を囲み、ガードリング層の端を終端する。第１のＦＰ電極は、第１のトレンチ内に第１のＦＰ絶縁膜を介して設けられる。第２のＦＰ電極は、第１のＦＰ電極と電気的に接続され、第２のＦＰ絶縁膜を介して、ガードリング層上から、第２のトレンチの第１のトレンチ側の側壁上を経て、第２のトレンチの底部上を第１のトレンチとは反対側に向かって延伸して設けられる。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電形の第１の半導体層と、
前記第１の半導体層の第１の表面から前記第１の半導体層中に形成され、前記第１の表面と平行な第１の方向に延伸し、前記第１の表面において前記第１の方向と直交する第２の方向に配列された複数の第１のトレンチと、
前記複数の第１のトレンチのうちの１つの第１のトレンチに隣接し、前記第１の半導体層の前記第１の表面に選択的に設けられた第２導電形の第２の半導体層と、
前記第２の半導体層の表面に選択的に設けられ前記第１のトレンチと隣接し、前記第１の半導体層の第１導電形不純物の濃度よりも高い第１導電形不純物の濃度を有する第１導電形の第３の半導体層と、
前記第１の方向における前記第２の半導体層の両端に隣接し、前記第２の半導体層の第２導電形不純物の濃度よりも低い第２導電形不純物の濃度を有する第２導電形のガードリング層と、
前記第１の半導体層の第１の表面から前記第１の半導体層中に延伸し、前記複数の第１のトレンチを囲み、前記第１のトレンチの前記第２の方向における幅よりも広い幅を有し、前記ガードリング層の前記第２の半導体層とは反対側の端を終端する第２のトレンチと、
前記第１の半導体層の前記第１の表面の外周端に隣接して設けられた第２導電形の第１のチャネルストッパ層と、
前記第１のトレンチの前記第２の半導体層と接触する部分より前記第１のトレンチの底側の部分において、内側表面上に設けられた第１のＦＰ絶縁膜と、
前記ガードリング層上、前記第２のトレンチの内側全表面上、及び前記第１のチャネルストッパ層上を覆うように設けられ、前記第１のＦＰ絶縁膜と接続された第２のＦＰ絶縁膜と、
前記第１のトレンチ内に前記第１のＦＰ絶縁膜を介して設けられた第１のＦＰ電極と、
前記第１のＦＰ電極と電気的に接続され、前記第２のＦＰ絶縁膜を介して、前記ガードリング層上から、前記第２のトレンチの前記第１のトレンチ側の側壁上を経て、前記第２のトレンチの底部上を前記第１のチャネルストッパ層に向かって延伸するように設けられた第２のＦＰ電極と、
前記第１のチャネルストッパ層と電気的に接続され、前記第２のＦＰ絶縁膜を介して、前記第１のチャネルストッパ層上から、前記第２のトレンチの前記第１のトレンチとは反対側の側壁上を経て、前記第２のトレンチの前記底部上を前記第１のトレンチに向かって延伸し、前記第２のＦＰ電極とは離間するように設けられたチャネルストッパ電極と、
前記第１のＦＰ電極の前記第１のＦＰ絶縁膜から露出した部分上、前記第２のＦＰ電極の前記第２のＦＰ絶縁膜とは反対側の表面上、及び前記チャネルストッパ電極の前記第２のＦＰ絶縁膜とは反対側の表面上を覆うように設けられた第１の層間絶縁膜と、
前記第１のトレンチの側壁に露出した前記第１の半導体層、前記第２の半導体層、及び前記第３の半導体層上に、設けられたゲート絶縁膜と、
前記ゲート絶縁膜及び前記第１の層間絶縁膜を介して前記第１のトレンチ内に設けられたゲート電極と、
前記ゲート電極上に設けられ、前記第１の層間絶縁膜を介して、前記第１のＦＰ電極上、前記第２のＦＰ電極上、及び前記チャネルストッパ電極上に設けられた第２の層間絶縁膜と、
前記第１の半導体層の前記第１の表面とは反対側の第２の表面に電気的に接続された第１の電極と、
前記第２の半導体層、前記第３の半導体層、及び前記第２のＦＰ電極と電気的に接続された第２の電極と、
前記第１の方向に沿って且つ前記第１の層間絶縁膜を介して前記第２のＦＰ電極の上に設けられ、前記ゲート電極と電気的に接続されたゲート配線層と、
を備え、
前記ゲート配線層は、前記第２のトレンチ内に形成されており、
前記第１のＦＰ絶縁膜及び前記第２のＦＰ絶縁膜は、前記ゲート絶縁膜よりも厚く形成され、
前記第１のＦＰ絶縁膜及び前記第２のＦＰ絶縁膜は、一体的に形成された同一の絶縁体からなり、
前記第１のＦＰ電極、前記第２のＦＰ電極、及び前記チャネルストッパ電極は、一体的に形成された同一の導電性材料からなり、
前記ゲート電極及び前記ゲート配線層は、一体的に形成された同一の導電性材料からなり、
前記第１のトレンチ及び前記第２のトレンチは、一体的に形成され、前記第１の半導体層の前記第１の表面から前記第２の半導体層を通り抜けて前記第１の半導体層中に同一深さで形成されており、
前記第２の方向において、前記複数の第１のトレンチのうち前記第２のトレンチと隣り合うものと、前記第２のトレンチと、の間隔は、前記複数の第１のトレンチの隣り合う間隔と、同じまたは狭く、
前記ゲート電極は、前記第２の方向において、前記第１のＦＰ電極と前記第２の半導体層との間に挟まれており、
前記第２の半導体層の前記第２導電形不純物の前記濃度よりも高い第２導電形不純物の濃度を有し、前記第３の半導体層の表面から前記第３の半導体層を貫通し前記第２の半導体層に至る第２導電形のコンタクト層と、
前記第３の半導体層と一体的に前記第１のチャネルストッパ層の表面に形成された第１導電形の第２のチャネルストッパ層と、
前記コンタクト層と一体的に前記第１のチャネルストッパ層の表面に形成された第２導電形の第３のチャネルストッパ層と、
をさらに備え、
前記第３のチャネルストッパ層は、前記第１の半導体層の前記外周端に隣接し、前記第２のチャネルストッパ層と、前記第１のトレンチとは反対側の端で隣接している電力用半導体装置。
【請求項２】
第１導電形の第１の半導体層と、
前記第１の半導体層の第１の表面から前記第１の半導体層中に形成され、前記第１の表面と平行な第１の方向に延伸し、前記第１の表面において前記第１の方向と直交する第２の方向に配列された複数の第１のトレンチと、
前記複数の第１のトレンチのうちの１つの第１のトレンチに隣接し、前記第１の半導体層の前記第１の表面に選択的に設けられた第２導電形の第２の半導体層と、
前記第２の半導体層の表面に選択的に設けられ前記第１のトレンチと隣接し、前記第１の半導体層の第１導電形不純物の濃度よりも高い第１導電形不純物の濃度を有する第１導電形の第３の半導体層と、
前記第１の方向における前記第２の半導体層の両端に隣接し、前記第２の半導体層の第２導電形不純物の濃度よりも低い第２導電形不純物の濃度を有する第２導電形のガードリング層と、
前記第１の半導体層の第１の表面から前記第１の半導体層中に延伸し、前記複数の第１のトレンチを囲み、前記第１のトレンチの前記第２の方向における幅よりも広い幅を有し、前記ガードリング層の前記第２の半導体層とは反対側の端を終端する第２のトレンチと、
前記第１のトレンチの前記第２の半導体層と接触する部分より前記第１のトレンチの底側の部分において、内側表面上に設けられた第１のＦＰ絶縁膜と、
前記ガードリング層上、及び前記第２のトレンチの内側全表面上を覆うように設けられ、前記第１のＦＰ絶縁膜と接続された第２のＦＰ絶縁膜と、
前記第１のトレンチ内に前記第１のＦＰ絶縁膜を介して設けられた第１のＦＰ電極と、
前記第１のＦＰ電極と電気的に接続され、前記第２のＦＰ絶縁膜を介して、前記ガードリング層上から、前記第２のトレンチの前記第１のトレンチ側の側壁上を経て、前記第２のトレンチの底部上を前記第１のトレンチとは反対側に向かって延伸するように設けられた第２のＦＰ電極と、
前記第１のＦＰ電極の前記第１のＦＰ絶縁膜から露出した部分上、及び前記第２のＦＰ電極の前記第２のＦＰ絶縁膜とは反対側の表面上を覆うように設けられた第１の層間絶縁膜と、
前記第１のトレンチの側壁に露出した前記第１の半導体層、前記第２の半導体層、及び前記第３の半導体層上に、設けられたゲート絶縁膜  と、
前記ゲート絶縁膜及び前記第１の層間絶縁膜を介して前記第１のトレンチ内に設けられたゲート電極と、
前記ゲート電極上に設けられ、前記第１の層間絶縁膜を介して、前記第１のＦＰ電極上、及び前記第２のＦＰ電極上に設けられた第２の層間絶縁膜と、
前記第１の半導体層の前記第１の表面とは反対側の第２の表面に電気的に接続された第１の電極と、
前記第２の半導体層、前記第３の半導体層、及び前記第２のＦＰ電極と電気的に接続された第２の電極と、
を備えた電力用半導体装置。
【請求項３】
前記第１の半導体層の前記第１の表面の外周端に隣接して設けられた第２導電形の第１のチャネルストッパ層と、
前記第１のチャネルストッパ層と電気的に接続され、前記第２のＦＰ絶縁膜を介して、前記第１のチャネルストッパ層上から、前記第２のトレンチの前記第１のトレンチとは反対側の側壁上を経て、前記第２のトレンチの前記底部上を前記第１のトレンチに向かって延伸し、前記第２のＦＰ電極とは離間するように設けられたチャネルストッパ電極と、
をさらに備え、
前記第１の層間絶縁膜は、前記チャネルストッパ電極の前記第２のＦＰ絶縁膜とは反対側の表面上を覆うように設けられ、
前記第２の層間絶縁膜は、前記第１の層間絶縁膜を介して、前記チャネルストッパ電極上に設けられ、
た請求項２記載の電力用半導体装置。
【請求項４】
前記第１のＦＰ電極、前記第２のＦＰ電極、及び前記チャネルストッパ電極は、一体的に形成された同一の導電性材料からなる請求項３記載の電力用半導体装置。
【請求項５】
前記第１の方向に沿って且つ前記第１の層間絶縁膜を介して前記第２のＦＰ電極の上に設けられ、前記ゲート電極と電気的に接続されたゲート配線層をさらに備える請求項２〜４のいずれか１つに記載の電力用半導体装置。
【請求項６】
前記ゲート電極及び前記ゲート配線層は、一体的に形成された同一の導電性材料からなる請求項５記載の電力用半導体装置。
【請求項７】
前記ゲート配線層は、前記第２のトレンチ内に形成されている請求項５または６記載の電力用半導体装置。
【請求項８】
前記第１のＦＰ絶縁膜及び前記第２のＦＰ絶縁膜は、前記ゲート絶縁膜よりも厚い請求項２〜７のいずれか１つに記載の電力用半導体装置。
【請求項９】
前記第１のＦＰ絶縁膜及び前記第２のＦＰ絶縁膜は、一体的に形成された同一の絶縁体からなる請求項２〜８のいずれか１つに記載の電力用半導体装置。
【請求項１０】
前記第１の層間絶縁膜及び前記ゲート絶縁膜は、一体的に形成された同一の絶縁体からなる請求項２〜９のいずれか１つに記載の電力用半導体装置。
【請求項１１】
前記第１のトレンチ及び前記第２のトレンチは、一体的に形成され、前記第１の半導体層の前記第１の表面から前記第２の半導体層を通り抜けて前記第１の半導体層中に同一深さで形成されている請求項２〜１０のいずれか１つに記載の電力用半導体装置。
【請求項１２】
前記第２の方向において、前記複数の第１のトレンチのうち前記第２のトレンチと隣り合うものと、前記第２のトレンチと、の間隔は、前記複数の第１のトレンチの隣り合う間隔と、同じまたは狭い請求項２〜１１のいずれか１つに記載の電力用半導体装置。
【請求項１３】
前記ゲート電極は、前記第２の方向において、前記第１のＦＰ電極と前記第２の半導体層との間に挟まれている請求項２〜１２のいずれか１つに記載の電力用半導体装置。
【請求項１４】
前記ゲート電極は、積層方向において前記第１の層間絶縁膜を介して前記第１のＦＰ電極の直上に設けられいている請求項２〜１２のいずれか１つに記載の電力用半導体装置。
【請求項１５】
前記第２の半導体層の前記第２導電形不純物の前記濃度よりも高い第２導電形不純物の濃度を有し、前記第３の半導体層の表面から前記第３の半導体層を貫通し前記第２の半導体層に至る第２導電形のコンタクト層と、
前記第３の半導体層と一体的に前記第１のチャネルストッパ層の表面に形成された第１導電形の第２のチャネルストッパ層と、
前記コンタクト層と一体的に前記第１のチャネルストッパ層の表面に形成された第２導電形の第３のチャネルストッパ層と、
をさらに備え、
前記第３のチャネルストッパ層は、前記第１の半導体層の前記外周端に隣接し、前記第２のチャネルストッパ層と、前記第１のトレンチとは反対側の端で隣接している請求項２〜１２、１４、及び１５のいずれか１つに記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、電力用半導体装置に関する。
【背景技術】
【０００２】
ノート型パソコンなどの電源部（例えばＤＣ−ＤＣコンバータなど）のスイッチング素子として電力用半導体装置が用いられる。これらの電力用半導体装置は、高耐圧、低消費電力及び高速応答性が求められる。また、これらの電力用半導体装置は、縦方向に電流が流れるように半導体素子が設けられた素子領域と、この素子領域を外側で囲む終端領域を有する。電力用半導体装置のアバランシェ耐量を高くするために、終端領域は、素子領域に比べて耐圧が高くなるように形成される。終端領域での耐圧を向上するために、ｐ形ベース層の終端にｐ形ガードリング層が形成される。これにより、ｐ形ベース層端での電界集中が緩和されて高耐圧が得られる。しかしながら、高耐圧を得るためには、ガードリング層から空乏層を広げるために、終端領域の面積を増大させる必要がある。このため、半導体チップの収益性が損なわれる。高耐圧で終端領域が縮小された電力用半導体装置が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−４６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
終端領域の耐圧が高く、終端領域の面積が小さい半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態の半導体装置は、第１導電形の第１の半導体層と、複数の第１のトレンチと、第２導電形の第２の半導体層と、第１導電形の第３の半導体層と、第２導電形のガードリング層と、第２のトレンチと、第１のＦＰ絶縁膜と、第２のＦＰ絶縁膜と、第１のＦＰ電極と、第２のＦＰ電極と、第１の層間絶縁膜と、ゲート絶縁膜と、ゲート電極と、第２の層間絶縁膜と、第１の電極と、第２の電極と、を備える。
【０００６】
複数の第１のトレンチは、第１の半導体層の第１の表面から第１の半導体層中に形成され、第１の表面と平行な第１の方向に延伸し、第１の表面において第１の方向と直交する第２の方向に配列される。第２導電形の第２の半導体層は、複数の第１のトレンチのうちの１つの第１のトレンチに隣接し、第１の半導体層の第１の表面に選択的に設けられる。第１導電形の第３の半導体層は、第２の半導体層の表面に選択的に設けられ第１のトレンチと隣接し、第１の半導体層の第１導電形不純物の濃度よりも高い第１導電形不純物の濃度を有する。第２導電形のガードリング層は、第１の方向における第２の半導体層の両端に隣接し、第２の半導体層の第２導電形不純物の濃度よりも低い第２導電形不純物の濃度を有する。
【０００７】
第２のトレンチは、第１の半導体層の第１の表面から第１の半導体層中に延伸し、複数の第１のトレンチを囲み、第１のトレンチの第２の方向における幅よりも広い幅を有し、ガードリング層の第２の半導体層とは反対側の端を終端する。
【０００８】
第１のＦＰ絶縁膜は、第１のトレンチの第２の半導体層と接触する部分より第１のトレンチの底側の部分において、内側表面上に設けられる。第２のＦＰ絶縁膜は、ガードリング層上、及び第２のトレンチの内側全表面上を覆うように設けられ、第１のＦＰ絶縁膜と接続される。
【０００９】
第１のＦＰ電極は、第１のトレンチ内に第１のＦＰ絶縁膜を介して設けられる。第２のＦＰ電極は、第１のＦＰ電極と電気的に接続され、第２のＦＰ絶縁膜を介して、ガードリング層上から、第２のトレンチの第１のトレンチ側の側壁上を経て、第２のトレンチの底部上を第１のトレンチとは反対側に向かって延伸するように設けられる。
【００１０】
第１の層間絶縁膜は、第１のＦＰ電極の第１のＦＰ絶縁膜から露出した部分上、及び第２のＦＰ電極の第２のＦＰ絶縁膜とは反対側の部分上を覆うように設けられる。ゲート絶縁膜は、第１のトレンチの側壁に露出した第１の半導体層、第２の半導体層、及び第３の半導体層上に、設けられる。ゲート電極は、ゲート絶縁膜及び第１の層間絶縁膜を介して第１のトレンチ内に設けられる。
【００１１】
第２の層間絶縁膜は、ゲート電極上に設けられ、第１の層間絶縁膜を介して、第１のＦＰ電極上、及び前記第２のＦＰ電極上に設けられる。第１の電極は、第１の半導体層の第１の表面とは反対側の第２の表面に電気的に接続される。第２の電極は、第２の半導体層、第３の半導体層、及び第２のＦＰ電極と電気的に接続される。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る電力用半導体装置の模式的上面図。
【図２】第１の実施形態に係る電力用半導体装置の（ａ）図１のＡ−Ａ線における要部模式断面図、及び（ｂ）（ａ）の一部拡大図。
【図３】第１の実施形態に係る電力用半導体装置の、（ａ）図２（ａ）のＢ−Ｂ線における要部模式断面図、及び（ｂ）図２（ａ）のＣ−Ｃ線における要部模式断面図。
【図４】第２の実施形態に係る電力用半導体装置の図２（ａ）に相当する要部模式断面図における一部拡大図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＮＯ）、アルミナ（Ａｌ２Ｏ３）などの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
【００１４】
（第１の実施形態）
図１〜図３を用いて、第１の実施形態に係る電力用半導体装置について説明する。図１は、第１の実施形態に係る電力用半導体装置１００の模式的上面図である。図２は、第１の実施形態に係る電力用半導体装置１００の（ａ）図１のＡ−Ａ線における要部模式断面図、及び（ｂ）（ａ）のゲートトレンチ部分の拡大図である。図３は、第１の実施形態に係る電力用半導体装置１００の、（ａ）図２（ａ）のＢ−Ｂ線における要部模式断面図、及び（ｂ）図２（ａ）のＣ−Ｃ線における要部模式断面図である。
【００１５】
図１〜図３に示したように、本実施形態に係る電力用半導体装置は、ｎ＋形ドレイン層１、ｎ−形ドリフト層２（第１導電形の第１の半導体層）と、複数のゲートトレンチ６（第１のトレンチ）と、ｐ形ベース層３（第２導電形の第２の半導体層）と、ｎ＋形ソース層（第１導電形の第３の半導体層）と、ｐ＋形コンタクト層１５と、ｐ−形のガードリング層５と、終端トレンチ７（第２のトレンチ）と、ｐ−形半導体層５ａと、ｐ形の第１のチャネルストッパ層３ａと、ｎ＋形の第２のチャネルストッパ層４ａと、ｐ＋形の第３のチャネルストッパ層１５ａと、第１のＦＰ絶縁膜８と、第２のＦＰ絶縁膜８ａと、第１のＦＰ電極９と、第２のＦＰ電極９ａと、チャネルストッパ電極１０と、第１の層間絶縁膜１２と、ゲート絶縁膜１１と、ゲート電極１３と、ゲート配線層１８と、第２の層間絶縁膜１４と、ドレイン電極１６（第１の電極）と、ソース電極１７（第２の電極）と、ゲートメタル１９と、チャネルストッパメタル２０と、を備える。
【００１６】
ｎ−形ドリフト層２は、ｎ＋形ドレイン層１の上に設けられる。ｎ＋形ドレイン層１は、例えばｎ＋形シリコン基板が用いられる。ｎ−形ドリフト層２は、シリコンのエピタキシャル成長によりｎ＋形シリコン基板の上に形成される。ｎ＋形シリコン基板は、後の工程で所望の厚さに研磨されることによって、ｎ＋形ドレイン層１となる。なお、ｎ＋形ドレイン層１とｎ−形ドリフト層２との積層構造は、ｎ−形シリコン基板の上にｎ＋形ドレイン層をエピタキシャル成長することによっても用意することができる。又は、ｎ−形シリコン基板の表面にｎ形不純物をイオン注入及び熱核酸させることによっても用意することができる。
【００１７】
複数のゲートトレンチ６は、ｎ−形ドリフト層２のｎ＋形ドレイン層１とは反対側の第１の表面からｎ−形ドリフト層中に形成され、第１の表面と平行であり図２（ａ）中の紙面に垂直なＹ方向（第１の方向）に延伸し、第１の表面においてＹ方向と直交する図中のＸ方向（第２の方向）に配列される。ｐ形ベース層３は、複数のゲートトレンチ６のうちの１つのゲートトレンチ６に隣接し、ｎ−形ドリフト層２の第１の表面に選択的に設けられる。言い換えると、ｐ形ベース層３は、複数のゲートトレンチ６の隣り合うゲートトレンチ６の間に設けられ、これら隣り合うゲートトレンチと隣接する。ｐ形ベース層３は、例えば、ｐ形不純物をｎ−形ドリフト層２の第１の表面にイオン注入及びその後の熱処理により形成されたｐ形拡散層である。
【００１８】
ｎ＋形ソース層４は、ｐ形ベース層３の表面に選択的に設けられゲートトレンチ６と隣接し、ｎ−形ドリフト層２のｎ形不純物の濃度よりも高いｎ形不純物の濃度を有する。ｎ＋形ソース層は、例えば、ｎ形不純物をｐ形ベース層３の表面にイオン注入及びその後の熱処理により形成されたｎ形拡散層である。
【００１９】
ｐ形ガードリング層５は、図３（ａ）に示したように、Ｙ方向におけるｐ形半導体層３の外側両端に隣接してｎ−形ドリフト層２の第１の表面に設けられ、ｐ形ベース層３のｐ形不純物の濃度よりも低いｐ形不純物の濃度を有する。また、ｐ形ガードリング層５は、図３（ｂ）に示したように、Ｙ方向におけるゲートトレンチ６の外側両端に隣接し、ゲートトレンチ６と後述の終端トレンチ７との間にこれらと隣接して設けられる。さらに、ｐ形ガードリング層５は、図２（ａ）に示したように、Ｘ方向において、複数のゲートトレンチ６のうち最も外側のゲートトレンチ６と後述の終端トレンチ７との間にこれらと隣接して設けられる。
【００２０】
ｐ＋形コンタクト層１５は、ｎ＋形ソース層４と隣接しｎ＋形ソース層４の表面からｎ＋形ソース層４を通り抜け、ｐ形ベース層３に至るように設けられる。すなわち、Ｐ＋形コンタクト層１５は、ｎ＋形ソース層４を貫通してｐ形ベース層に至り、ｐ形ベース層と電気的に接続される。ｐ＋形コンタクト層１５もまた、例えば、ｐ形不純物をｎ＋形ソース層４の表面にイオン注入及びその後の熱処理により形成されたｐ形拡散層である。ｐ＋形コンタクト層１５は、ｐ形ベース層３よりも高いｐ形不純物の濃度を有する。
【００２１】
終端トレンチ７は、ｎ−形ドリフト層の第１の表面からｎ−形ドリフト層中に延伸し、Ｘ方向に沿った２つの辺とＹ方向に沿った２つの辺により複数のゲートトレンチ６を取り囲む。終端トレンチ７のこれら４つの辺は、ゲートトレンチのＸ方向における幅よりも広い幅を有する。
【００２２】
終端トレンチ７のＸ方向に沿った２つの辺は、Ｙ方向において、ガードリング層５のｐ形ベース層３とは反対側の端を終端する。さらに、Ｙ方向において、ガードリング層５は、終端トレンチのＸ方向に沿った辺とゲートトレンチ６とにより隣接して挟まれる。
【００２３】
また、終端トレンチ７のＹ方向に沿った２つの辺は、Ｘ方向において、ガードリング層５のゲートトレンチ６とは反対側の端を終端する。すなわち、Ｘ方向において、ガードリング層５は、終端トレンチのＹ方向に沿った辺とゲートトレンチ６の最も外側のゲートトレンチ６とにより隣接して挟まれる。
【００２４】
ゲートトレンチ６と終端トレンチ７は、同一工程において一体的に形成することができる。この場合、ｎ−形ドリフト層２の第１の表面からｎ−形ドリフト層２中に延伸する深さは、ゲートトレンチ６と終端トレンチ７とで同じである。すなわち、ゲートトレンチ６と終端トレンチ７のそれぞれの底部は、ｎ−形ドリフト層２の第１の表面から同じ深さに位置する。
【００２５】
また、Ｘ方向において複数のゲートトレンチ６のうちの終端トレンチと隣り合うゲートトレンチ６と、終端トレンチ７と、の間隔は、隣り合うゲートトレンチ６の間隔と、同じ又は狭くなるように形成される。
【００２６】
ｐ形の第１のチャネルストッパ層３ａは、ｎ−形ドリフト層２の第１の表面の外周端に隣接して設けられる。ｐ形の第１のチャネルストッパ層３ａは、ｐ形ベース層３と同一のｐ形不純物の濃度を有し、同一工程においてｐ形ベース層３と一体的に形成されたｐ形拡散層である。
【００２７】
ｎ＋形の第２のチャネルストッパ層４ａは、ｐ形の第１のチャネルストッパ層３ａの表面に選択的に設けられ、ｐ形第１のチャネルストッパ層のゲートトレンチ６側の端から離間している。ｎ＋形の第２のチャネルストッパ層４ａは、ｎ＋形ソース層４と同一のｎ形不純物の濃度を有し、同一工程においてｎ＋形ソース層４と一体的に形成されたｎ形拡散層である。
【００２８】
ｐ＋形の第３のチャネルストッパ層１５ａは、ｐ形の第１のチャネルストッパ層３ａの表面に選択的に設けられ、ｎ−形ドリフト層２の第１の表面の外周端に隣接して設けられ、ｎ＋形の第２のチャネルストッパ層４ａとゲートトレンチ６とは反対側の端で隣接する。言い換えると、ｐ＋形の第３のチャネルストッパ層１５ａは、ｎ＋形の第２のチャネルストッパ層４ａの表面からｎ＋形の第２のチャネルストッパ層４ａを貫通し（又は通り抜けて）ｐ形の第１のチャネルストッパ層３ａに至り、ｐ形の第１のチャネルストッパ層３ａと電気的に接続される。ｐ＋形の第３のチャネルストッパ層１５ａは、ｐ＋形コンタクト層１５と同一のｐ形不純物の濃度を有し、同一の工程においてｐ＋形コンタクト層と一体的に形成されたｐ形拡散層である。
【００２９】
ｐ−形半導体層５ａは、ｎ−形ドリフト層２の第１の表面において、終端トレンチ７とｐ形の第１のチャネルストッパ層３ａとの間にこれらに隣接して設けられる。ｐ−形半導体層５ａは、ｐ−形ガードリング層５と同一のｐ形不純物の濃度を有し、同一工程においてｐ−形ガードリング層５と一体的に形成されたｐ形半導体層である。
【００３０】
第１のＦＰ絶縁膜８は、ゲートトレンチ６のｐ形ベース層３と接触する部分、すなわち、ゲートトレンチ６の側壁においてｐ形ベース層３が露出した部分、より下側の部分において、ゲートトレンチ６の内側表面上を全て覆う。言い換えると、第１のＦＰ絶縁膜８は、ゲートトレンチ６の下部であって、ｎ−形ドリフト層２がゲートトレンチ６の内表面に露出した部分上を覆うように設けられる。第１のＦＰ絶縁膜８は、酸化シリコンであり、熱酸化又はＣＶＤ（Chemical Vapor Deposition）法により形成される。酸化シリコンの替わりに、窒化シリコン、酸窒化シリコン、又はアルミナなどを用いることも可能である。
【００３１】
第２のＦＰ絶縁膜８ａは、ｐ形ガードリング層５上、終端トレンチ７の内側全表面上、ｐ−形半導体層５ａ、及びｐ形の第１のチャネル層３ａ上を覆うように設けられ、第１のＦＰ絶縁膜８と接続される。第２のＦＰ絶縁膜８ａは、酸化シリコンであり、第１のＦＰ絶縁膜８と同一工程で一体的に形成される。なお、第１のＦＰ絶縁膜９及び第２のＦＰ絶縁膜９ａは、ゲートトレンチ６の先端及び終端トレンチ７の先端での絶縁破壊を防ぐため、後述のゲート絶縁膜１１と比べて厚く形成される。
【００３２】
第１のＦＰ電極９は、ゲートトレンチ６内にＹ方向に沿って第１のＦＰ絶縁膜を介して設けられる。第１のＦＰ電極９は、ゲートトレンチ６内の内側表面がｎ−形ドリフト層２で露出した部分に設けられているだけでなく、ゲートトレンチ６内の内側表面がｐ形ベース層３で露出した部分にも設けられる。第１のＦＰ電極は、例えば、導電性のポリシリコンより形成される。
【００３３】
第２のＦＰ電極９ａは、第２のＦＰ絶縁膜８ａを介して、ｐ−形ガードリング層５上から、終端トレンチ７のゲートトレンチ６側の側壁上を経て、終端トレンチ７の底部上をｐ形の第１のチャネル層３ａ（またはゲートトレンチ６とは反対側）に向かって延伸するように設けられる。第２のＦＰ電極９ａは、第１のＦＰ電極８と電気的に接続される。また、第２のＦＰ電極９ａは、導電性のポリシリコンより形成され、同一工程で第１のＦＰ電極９と一体的に形成される。
【００３４】
チャネルストッパ電極１０は、第２のＦＰ絶縁膜を介して、ｐ形の第１のチャネルストッパ層３ａ上から、終端トレンチ７のゲートトレンチ６とは反対側の側壁上を経て、終端トレンチ７の底部上をゲートトレンチ６に向かって延伸するように設けられる。チャネルストッパ電極１０は、終端トレンチ７の底部上において、第２のＦＰ電極と離間する。また、チャネルストッパ電極１０は、ｐ形の第１のチャネルストッパ層３ａと電気的に接続される。後述するように、チャネルストッパ電極１０は、チャネルストッパメタル２０及びｐ＋形の第３のチャネルストッパ層を介して、ｐ形の第１のチャネルストッパ層３ａと電気的に接続される。チャネルストッパ電極１０もまた、導電性のポリシリコンより形成され、同一工程で第１のＦＰ電極９及び第２のＦＰ電極と一体的に形成される。
【００３５】
第１の層間絶縁膜１２は、第１のＦＰ電極９の第１のＦＰ絶縁膜８から露出した部分、すなわち、ゲートトレンチ６の内側表面でｐ形ベース層３が露出した部分に対して対向する第１のＦＰ電極９の部分、の表面を覆うように設けられる。第１の層間絶縁膜１２は、第１のＦＰ絶縁膜と接続され第１のＦＰ絶縁膜と共に、第１のＦＰ電極９を周囲から絶縁する。また、第１の層間絶縁膜１２は、第２のＦＰ電極の第２のＦＰ絶縁膜とは反対側の表面上、及びチャネルストッパ電極１０の第２のＦＰ絶縁膜とは反対側の表面上、を覆うように設けられる。第１の層間絶縁膜は、第１のＦＰ絶縁膜同様に酸化シリコンである。
【００３６】
ゲート絶縁膜１１は、ゲートトレンチ６の側壁に露出した、ｎ−形ドリフト層２、ｐ形ベース層３、及びｎ＋形ソース層４上に設けられ、第１のＦＰ絶縁膜と接続される。ゲート絶縁膜１１は、酸化シリコンであり、第１の層間絶縁膜１２と同一の工程で、例えば熱酸化により第１の層間絶縁膜と一体的に形成される。酸化シリコンは、熱酸化以外にＣＶＤにより形成されることが可能である。第１のＦＰ絶縁膜８及び第２のＦＰ絶縁膜８ａと同様に、酸化シリコンに替えて、窒化シリコン、酸窒化シリコン、アルミナなどの誘電率の高い絶縁膜を用いることも可能である。
【００３７】
ゲート電極１３は、ゲート絶縁膜１１及び第１の層間絶縁膜を介して、ゲートトレンチ６内に設けられる。ゲート電極１３は、ゲート絶縁膜１１を介して、ゲートトレンチ６の側壁に露出したｎ−形ドリフト層２、ｐ形ベース層３、及びｎ＋形ソース層４に対向するように設けられる。また、ゲート電極１３は、Ｘ方向において、第１のＦＰ電極９とｐ形ベース層３との間に挟まれて設けられ、第１の層間絶縁膜１２を介して第１のＦＰ電極９と対向する。さらに、ゲート電極１３は、第１のＦＰ絶縁膜８の上に設けられる。ゲート電極１３は、例えば、導電性のポリシリコンにより形成される。
【００３８】
ゲート配線層１８は、第２のＦＰ電極９ａの上に第１の層間絶縁膜１２を介して設けられ、ｐ形ガードリング層５上、終端トレンチ７のゲートトレンチ６側の側壁上、及び終端トレンチ７の底部上を覆いながら、Ｘ方向に向かって延伸する。また、ゲート配線層１８は、複数のゲートトレンチ６内に設けられた第１のＦＰ電極９の終端トレンチ側の端部上を第１の層間絶縁膜１２を介して、Ｘ方向に向かって延伸する。ゲート配線層１８は、ｐ形ベース層３上に層間絶縁膜１１ａを介して配置される。層間絶縁膜１１ａは、ゲート絶縁膜１１と同一工程により一体的に形成される。ゲート配線層１８は、ゲートトレンチ６のＹ方向における端部でゲート電極１３と電気的に接続される。ゲート配線層１８は、導電性のポリシリコンから形成され、同一工程にてゲート電極１３と一体的に形成される。
【００３９】
第２の層間絶縁膜１４は、ゲート電極１３上に設けられゲート電極１３をゲートトレンチ６の外部から絶縁する。第２の層間絶縁膜１４は、第１の層間絶縁膜１２を介して、第１のＦＰ電極９上に設けられる。また、第２の層間絶縁膜１４は、第１の層間絶縁膜１２を介して、第２のＦＰ電極９ａ上及びチャネルストッパ電極１０上を覆うように設けられる。さらに、第２の層間絶縁膜１４は、ゲート配線層１８上を覆うように設けられる。第２の層間絶縁膜は、第１の層間絶縁膜同様に酸化シリコンにより形成される。酸化シリコンは、熱酸化又はＣＶＤにより形成することができる。
【００４０】
ドレイン電極１６は、ｎ＋形ドレイン層１のｎ−形ドリフト層２とは反対側の表面に電気的に接続される。
【００４１】
ソース電極１７は、第２の層間絶縁膜１４の開口部を介してｎ＋形ソース電極４及びｐ＋形コンタクト層１５と電気的に接続される。ソース電極１７は、ｐ形ベース層３にｐ＋形コンタクト層１５を介して電気的に接続される。また、ソース電極１７は、終端トレンチ７内において第２の層間絶縁膜１４の開口部を介して第２のＦＰ電極と電気的に接続される。この結果、第１のＦＰ電極９及び第２のＦＰ電極９ａは、ソース電極１７と同電位に保たれる。
【００４２】
ゲートメタル１９は、ゲート配線層１８上を第２の層間絶縁膜１４を介してゲート配線層１８に沿ってＸ方向に延伸するように設けられる。ゲートメタル１９は、終端トレンチ７内において第２の層間絶縁膜１４のＸ方向に延伸する開口部を介して、ゲート配線層１８と電気的に接続される。これにより、ゲートトレンチ６内のゲート電極１３は、ゲート配線層１８を介してゲートパッドに引き出される。
【００４３】
チャネルストッパメタル２０は、終端トレンチ７の外側で、第２の層間絶縁膜１４の開口部を介して、チャネルストッパ電極１０及びｐ＋形の第３のチャネルストッパ層１５ａと電気的に接続される。従って、チャネルストッパ電極１０は、チャネルストッパメタル２０及びｐ＋形の第３のチャネルストッパ層１５ａを介してｐ形の第１のチャネルストッパ層と電気的に接続される。ｐ形の第１のチャネルストッパ層３ａ及びｐ＋形の第３のチャネルストッパ層１５ａは、チップの側端部を介してドレイン電極と同電位になる。
【００４４】
ドレイン電極１６、ソース電極１７、ゲートメタル１９、及びチャネルストッパメタル２０は、通常用いられる金属であればよく、例えば、銅やアルミニウムなどが用いられる。
【００４５】
次に、本実施形態に係る電力用半導体装置１００の動作について説明する。本実施形態に係る電力用半導体装置１００は、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)である。ドレン電極１６に、ソース電極１７に対して正の電圧が印加された状態で、ゲート電極１３にソース電極１７に対して閾値を超える正の電圧が印加されると、ｐ形ベース層３のゲート電極１３に対向する部分にチャネル層が形成される。この結果、ドレイン電極１６からソース電極１７に向かって電流が流れて、本実施形態に係る電力用半導体装置１００はオン状態になる。
【００４６】
ゲート電極１３に閾値以下の電圧が印加されると、ｐ形ベース層３に形成されていたチャネル層が消失し、ドレイン電極１６からソース電極１７に流れていた電流は遮断されて、本実施形態に係る電力用半導体装置１００はオフ状態になる。電力用半導体装置１００がオフ状態になると、ｐ形ベース層３とｎ−形ドリフト層２との接合部からｎ−形ドリフト層２へ向かって空乏層が伸びる。
【００４７】
一般に従来のＭＯＳＦＥＴでは、ｐ形ベース層３の終端部では、ｐ形ベース層３とｎ−形ドリフト層２との接合部が曲率を有するために、この接合部で電界集中を起こす。このため、ｐ形ベース層３の終端部では、空乏層が十分に伸びる前にブレークダウンがおこり、他の部分と比べて耐圧が低くなってしまう。そこで、ｐ形ベース層３の終端部には、ｐ形ベース層３よりも低いｐ形不純物濃度を有するｐ−形ガードリング層５が隣接して設けられる。これにより、電界集中が起こる部分がｐ形ベース層３の終端部からｐ形ガードリング層５の終端部に移動する。また、ｐ形ガードリング層５のｐ形不純物の濃度がｐ形ベース層３よりも低いので、ｐ形ガードリング層５の終端部での電界集中が緩和されている。
【００４８】
しかしながら、耐圧が高くなるほど終端部において空乏層が十分に伸びるだけの領域が必要となる。すなわち、ｐ−形ガードリング層５からｎ−形ドリフト層２の表面に沿って空乏層がのびる終端領域が必要になる。これは、ＭＯＳＦＥＴの動作中に電流が流れない無効領域となるため、耐圧が向上するほど、ＭＯＳＦＥＴのチップの生産性または収益性が損なわれる。
【００４９】
本実施形態に係る電力用半導体装置１００では、ｐ−形ガードリング層５がｐ形ベース層３とは反対側の端で終端トレンチ７により終端される。第２のＦＰ電極９ａは、第２のＦＰ絶縁膜８ａを介して、ｐ−形ガードリング層５上から、終端トレンチ７のゲートトレンチ６側の側壁上を経て、終端トレンチ７の底部上をｐ形の第１のチャネル層３ａ（またはゲートトレンチ６とは反対側）に向かって延伸するように設けられている。
【００５０】
第２のＦＰ電極９ａは、ソース電極と同電位になっているので、フィールドプレート効果により、ｐ−形ガードリング層５から終端トレンチ７の底部に沿ってｎ−形ドリフト層２中を空乏層が伸びる。終端トレンチ７によりｐ−形ガードリング層５が終端されていない従来の終端構造に比べて、本実施形態の終端構造では、曲率を有するｐ−ｎ接合部がないので、空乏層が広がる際に電界集中が発生しにくい。このため、従来の終端構造と比べて、空乏層を伸ばす終端領域が小さくても同等の耐圧を得ることができる。すなわち、終端トレンチ７のＸ方向及びＹ方向における幅を狭くすることが可能となる。従って、本実施形態に係る電力用半導体装置１００は、高耐圧を維持しつつ終端領域の面積を小さくすることができ、生産性が向上する。
【００５１】
また、本実施形態に係る電力用半導体装置１００では、チャネルストッパ電極１０は、第２のＦＰ絶縁膜を介して、ｐ形の第１のチャネルストッパ層３ａ上から、終端トレンチ７のゲートトレンチ６とは反対側の側壁上を経て、終端トレンチ７の底部上をゲートトレンチ６に向かって延伸するように設けられる。チャネルストッパ電極１０は、チャネルストッパメタル２０及びｐ＋形の第３のチャネルストッパ層１５ａを介して、ｐ形の第１のチャネルストッパ層３ａと電気的に接続される。このため、チャネルストッパ電極１０の終端トレンチ７上の端部は、前述のようにドレイン電極１６と同電位になる。
【００５２】
これにより、ｐ−形ガードリング層５から終端トレンチ７の底部に沿ってｎ−形ドリフト層２中を伸びてきた空乏層は、チャネルストッパ電極１０の終端トレンチ７上の端部よりもｐ形の第１のチャネルストッパ層側に広がることがない。つまり、電力用半導体装置１００が、終端領域で耐圧に達しても（ブレークダウンしても）、ｐ−形ガードリング層５から伸びた空乏層が、チップの端部に達することがないので、信頼性が高い。
【００５３】
ゲートトレンチ６の下側に設けられた第１のＦＰ電極は、ゲート電極１３とドレイン電極１６との間に配置され、ソース電極と同電位である。このため、第１のＦＰ電極は、フィールドプレート電極として機能し、ゲート−ドレイン間容量が低減されるため、電力用半導体装置１００のスイッチング応答性が高い。
【００５４】
また、第１のＦＰ絶縁膜は、ゲート絶縁膜１１よりも厚く形成される。これは、ゲートトレンチ底部での絶縁破壊を防ぐためである。第２のＦＰ絶縁膜も同様の理由で厚く形成される。
【００５５】
ゲートメタル１９が、ゲート配線層１８の上にＸ方向に沿って設けられている。これは、ゲート配線層１８に起因するゲート抵抗を金属材料を用いることにより低減するためである。
【００５６】
ゲート配線層１８は、第１の層間絶縁膜１２を介して第２のＦＰ電極９ａの上に設けられる。これにより、ゲート配線層１８と第２のＦＰ電極９ａは、終端トレンチ７内で積層構造となっている。このようにすることにより、第１のＦＰ電極９と同様に、ゲート配線層１８に起因するゲート−ドレイン間容量を低減することができる。また、電力用半導体装置１００の表面の平坦性が向上する。さらに、ゲート配線層１８と第２のＦＰ電極９ａを積層することにより、終端領域の面積を低減することができる。
【００５７】
隣り合うゲートトレンチ６のそれぞれからｎ−形ドリフト２中を伸びる空乏層が繋がりやすくなるように、ゲートトレンチ６の隣り合う間隔は十分に狭く設けられる。これにより、ゲートトレンチ６が形成されている素子領域において耐圧を向上させている。同様にして、複数のゲートトレンチ６のうち終端トレンチ７と隣り合うゲートトレンチ６と、終端トレンチ６と、の間隔も、上記隣り合うゲートトレンチ６の間隔と同じか、またはそれより狭くなるように設けられる。このようにすることにより、終端トレンチ７と隣り合うゲートトレンチ６との間における耐圧（すなわち終端領域の耐圧）が、隣り合うゲートトレンチ６との間の耐圧（すなわち素子領域の耐圧）より低くならないようにできる。
【００５８】
（第２の実施形態）
第２の実施形態に係る電力用半導体装置について図４を用いて説明する。図４は、本実施形態に係る電力用半導体装置２００の図２（ｂ）に相当するゲートトレンチ部分の拡大図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。本実施形態に係る電力用半導体装置２００は、第１の実施形態に係る電力用半導体装置１００と、ゲートトレンチ部分の構造を除いて同じである。このため、本実施形態における第１の実施形態の図１、図２（ａ）、及び図３に相当する図は省略する。
【００５９】
本実施形態に係る電力用半導体装置２００は、第１の実施形態同様にＭＯＳＦＥＴであり、以下の点で相異する。図４に示したとおり、本実施形態に係る電力用半導体装置では、第１のＦＰ電極９が、ゲートトレンチ６内の側壁がｐ形ベース層３で露出された部分に突出している量が少ない。すなわち本実施形態に係る電力用半導体装置２００では、第１のＦＰ電極９がゲートトレンチ６内でｐ形ベース層３に対向する部分が、第１の実施形態の電力用半導体装置１００と比べてほとんど無い。また、ゲート電極１３が、ゲートトレンチ６内で、第１のＦＰ電極９とｐ形ベース層３との間に挟まれていない。ゲート電極１３は、ゲートトレンチ６内で、積層方向（ｎ−形ドリフト層の第１の表面に垂直な方向）において、第１の層間絶縁膜１２を介して第１のＦＰ電極の直上に設けられる。第２の層間絶縁膜１４は、第１の層間絶縁膜１２及びゲート電極１３を介して第１のＦＰ電極９上に設けられる。
【００６０】
本実施形態に係る電力用半導体装置２００においても、第１の実施形態に係る電力用半導体装置１００において得られた効果が同様に得られる。また、本実施形態に係る電力用半導体装置２００は、第１の実施形態に係る電力用半導体装置１００と比べて、Ｙ方向に延伸するゲート電極１３の断面積が大きい。このため、本実施形態に係る電力用半導体装置２００は、第１の実施形態に係る電力用半導体装置１００と比べてゲート抵抗が低く、ゲート信号の遅延が少ないので、スイッチング応答性が高い。
【００６１】
以上、ＭＯＳＦＥＴを例にして、本発明の実施形態について説明した。ＩＧＢＴ（Insulated Gate Bipolar Transistor）は、ＭＯＳＦＥＴにおいてｎ＋形ドレイン層１とドレイン電極１６との間にｐ＋形コレクタ層をさらに設けた構造と同じ構造である。従って、上記各実施形態は、ＩＧＢＴに対しても適用することが可能である。
【００６２】
また、ゲートトレンチ６が形成された素子領域は、ｐ−ｎダイオード領域又はＳＢＤ（Schottky Barrier Diode）領域が形成されることも可能である。従って、上記各実施形態は、ｐ−ｎ接合ダイオード又はＳＢＤなどに対しても適用が可能である。
【００６３】
上記各実施形態では、ＭＯＳＦＥＴがｎ−形ドリフト層２とドレイン電極１６との間に、ｎ＋形ドレイン層を備える場合で説明したが、ｎ−形ドリフト層２とドレイン電極１６とが直接接合した構造とすることも勿論可能である。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
１  ｎ＋形ドレイン層
２  ｎ−形ドリフト層（第１の半導体層）
３  ｐ形ベース層（第２の半導体層）
３ａ  ｐ形の第１のチャネルストッパ層
４  ｎ＋形ソース層（第３の半導体層）
４ａ  ｎ＋形の第２のチャネルストッパ層
５  ｐ−形ガードリング層
５ａ  ｐ−形半導体層
６  ゲートトレンチ（第１のトレンチ）
７  終端トレンチ（第２のトレンチ）
８、８ａ  第１、第２のＦＰ絶縁膜
９、９ａ  第１、第２のＦＰ電極
１０  チャネルストッパ電極
１１  ゲート絶縁膜
１２  第１の層間絶縁膜
１３  ゲート電極
１４  第２の層間絶縁膜
１５  ｐ＋形コンタクト層
１５ａ  ｐ＋形の第３のチャネルストッパ層
１６  ドレイン電極（第１の電極）
１７  ソース電極（第２の電極）
１８  ゲート配線層
１９  ゲートメタル
２０  チャネルストッパメタル
１００、２００  ＭＯＳＦＥＴ
【図１】
2013069783.tif 000003
【図２】
2013069783.tif 000004
【図３】
2013069783.tif 000005
【図４】
2013069783.tif 000006