(57)【要約】【課題】高品質なメモリシステムを提供する。【解決手段】バッファ１１１ａ及び不揮発性の第１のメモリ１１１ｂを含む記憶部１１１と、プロセッサ１０３及び揮発性の第２のメモリ１０６、１０７を含み、プロセッサ１０３は第２のメモリ１０６、１０７に格納されたデータに基づいて記憶部１１１を制御し、通常状態からスタンバイ状態に移行する際に、更にプロセッサ１０３が第１のコマンドを発行する第１の制御部１００ａと、第１のコマンドに基づいて、第１のメモリ１１１ｂからバッファ１１１ａまでデータを読み出す第２のコマンドを発行し、第１の制御部１００ａがスタンバイ状態から通常状態へと移行する際、バッファ１１１ａからデータを読み出して第２のメモリ１０６、１０７へと格納する第３のコマンドを発行する第２の制御部１１２と、を備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
バッファ及び不揮発性の第１のメモリを含む記憶部と、
プロセッサ及び揮発性の第２のメモリを含み、前記プロセッサは前記第２のメモリに格納されたデータに基づいて前記記憶部を制御し、通常状態からスタンバイ状態に移行する際に、更に前記プロセッサが第１のコマンドを発行する第１の制御部と、
前記第１のコマンドに基づいて、前記第１のメモリから前記バッファまでデータを読み出す第２のコマンドを発行し、前記第１の制御部が前記スタンバイ状態から前記通常状態へと移行する際、前記バッファから前記データを読み出して前記第２のメモリへと格納する第３のコマンドを発行する第２の制御部と、
を備えることを特徴とするメモリシステム。
【請求項２】
前記第１の制御部は、前記第２のメモリに電源を供給する電源供給部を更に備え、
前記電源供給部は、前記第１の制御部が前記通常状態から前記スタンバイ状態へ移行する際、前記第２のメモリへの電源供給を停止し、前記第１の制御部が前記スタンバイ状態から前記通常状態へ移行する際、前記第２のメモリへの電源供給を再開することを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記第２のメモリは、レジスタを含み、
前記第２の制御部は、第３の制御部を含み、
前記第１の制御部が前記スタンバイ状態から前記通常状態へ移行する際、前記第３の制御部は、前記バッファから読み出された前記データを受信し、前記レジスタに受信した前記データを格納することを特徴とする請求項１または２に記載のメモリシステム。
【請求項４】
前記第１の制御部が前記スタンバイ状態の際、前記第２のメモリは、前記記憶部を制御する際に用いられるデータを保持し、
前記第２の制御部は、第２のコマンドにより、前記第１のメモリから読み出すデータを選択することを特徴とする請求項１に記載のメモリシステム。
【請求項５】
前記第２の制御部は、前記第１の制御部が前記スタンバイ状態に移行する前までにホスト機器が供給したコマンドに基づいて、前記第１の制御部が前記スタンバイ状態から通常状態へ移行した後に実行されるコマンドを予測し、予測したコマンドに基づいて前記第２のコマンドを発行することを特徴とする請求項４に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
近年、スマートフォンなどのモバイル機器にメモリシステムが搭載されており、メモリシステムの低消費電力設計が求められている。そのため、スタンバイ状態において、アクセスが必要無い回路に対して、部分的な電源遮断を実施している。しかし、一般的に、スタンバイ状態からの復帰には時間がかかり、メモリシステムのアクセス性能が低下してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１１-５０７１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高品質なメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態のメモリシステムは、バッファ及び不揮発性の第１のメモリを含む記憶部と、プロセッサ及び揮発性の第２のメモリを含み、前記プロセッサは前記第２のメモリに格納されたデータに基づいて前記記憶部を制御し、通常状態からスタンバイ状態に移行する際に、更に前記プロセッサが第１のコマンドを発行する第１の制御部と、前記第１のコマンドに基づいて、前記第１のメモリから前記バッファまでデータを読み出す第２のコマンドを発行し、前記第１の制御部が前記スタンバイ状態から前記通常状態へと移行する際、前記バッファから前記データを読み出して前記第２のメモリへと格納する第３のコマンドを発行する第２の制御部と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るメモリシステムの基本的な構成について模式的に示した図である。
【図２】第１の実施形態に係るメモリシステムが通常状態からスタンバイ状態へ移行し、スタンバイ状態から通常の状態に復帰するまでの動作の流れを示した図である。
【図３】比較例に係るメモリシステムの基本的な構成について模式的に示した図である。
【図４】比較例に係るメモリシステムが通常状態からスタンバイ状態へ移行し、スタンバイ状態から通常の状態に復帰するまでの動作の流れを示した図である。
【図５】第２の実施形態に係るメモリシステムの基本的な構成について模式的に示した図である。
【図６】第３の実施形態に係るメモリシステムの基本的な構成について模式的に示した図である。
【図７】第３の実施形態に係るメモリシステムが通常状態からスタンバイ状態へ移行し、スタンバイ状態から通常の状態に復帰するまでの動作の流れを示した図である。
【発明を実施するための形態】
【０００７】
以下、実施形態の詳細を図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
（第１の実施形態）
＜１．１  メモリシステムの構成＞
図１を用いて、本実施形態に係るメモリシステム１００の基本的な構成について概略的に説明する。
【０００９】
図１に示すように、メモリシステム１００は、メモリ制御部１００ａ、フラッシュメモリ１１１、及びコマンド制御部１１２を備えている。
【００１０】
メモリ制御部１００ａは、ＣＰＵ（central processing unit）１０３、揮発性の命令テーブルメモリ１０６、及びファームウェアテーブルメモリ（以下、ＦＷテーブルメモリとも称す）１０７（命令テーブルメモリ１０６とＦＷテーブルメモリとを区別しない場合には、単に揮発性メモリと呼ぶことがある）を含み、ＣＰＵ１０３は該揮発性メモリに格納されたデータ（命令、または制御プログラム）に基づいてフラッシュメモリ１１１を制御し、通常状態からスタンバイ状態に移行する際に、更にＣＰＵ１０３が第１のコマンドを発行する。
【００１１】
メモリ制御部１００ａは、ホストインタフェース（単にホストＩ／Ｆとも称す）１０１と、メモリバッファ１０２と、ＣＰＵ１０３と、プログラムカウンタ（図中のＰＣ）１０４と、バス１０５と、命令テーブルメモリ１０６と、ＦＷテーブルメモリ１０７と、ＥＣＣ（error correcting code）回路１０８と、フラッシュインタフェース（単にフラッシュＩ／Ｆとも称す）１０９と、アナログ回路１１０と、を備えている。
【００１２】
ＮＡＮＤ型フラッシュメモリ（単にフラッシュメモリと称す）１１１と、動作制御部１１２ａと、コマンド発行部１１２ｂと、セレクタ１１２ｃとを備えている。
【００１３】
ホストインタフェース１０１は、パーソナルコンピュータ等のホスト機器（外部機器）２００と接続され、更にバス１０５と接続されている。このホストインタフェース１０１を介して、ホスト機器２００とメモリシステム１００との間でデータの送受信等が行われる。
【００１４】
メモリバッファ１０２は、ホストインタフェース１０１と接続され、更にバス１０５に接続されている。メモリバッファ１０２は、ホスト機器２００からメモリシステム１００に送信されたデータをホストインタフェース１０１を介して受け取り、これを一時的に保持する。また、メモリバッファ１０２は、メモリシステム１００からホストインタフェース１０１を介してホスト機器２００へ送信されるデータを一時的に保持する。
【００１５】
ＣＰＵ１０３は、メモリシステム１００の全体の動作を司る。ＣＰＵ１０３は、バス１０５を介してＩＲＯＭ（Instruction用ROM）１０３ａ、及びＩＲＡＭ(Instruction用RAM)１０３ｂに格納されている制御プログラム（命令コード）を読み出し、該命令コードをデコードすることで、該命令コードに基づく所定の処理を実行する。ＣＰＵ１０３は、例えば制御プログラムに従ってホスト機器２００から受けたコマンドに従ってフラッシュメモリ１１１に対する所定の処理を実行する。
【００１６】
ＩＲＯＭ１０３ａは、不揮発性のメモリであり、ＩＲＡＭ１０３ｂは、揮発性のメモリであり、それぞれ、ＣＰＵが動作するための純粋な動作プログラム（ＣＰＵ１０３の命令コード）を格納している。
【００１７】
プログラムカウンタ１０４は、バス１０５及び命令テーブルメモリ１０６に接続されている。プログラムカウンタ１０４は、次にフェッチ（実行）される命令が格納されている命令テーブルメモリ１０６のアドレスを保持する。そして、図示せぬＨＷ（ハードウェア）によって命令がフェッチされると、プログラムカウンタ１０４は、次の命令が格納されているメモリのアドレスを指定する。
【００１８】
命令テーブルメモリ１０６は、例えば揮発性のメモリであり、フラッシュメモリ１１１へアクセスするための命令コードなどを格納する。また命令テーブルメモリ１０６は、プログラムカウンタ１０４から指定されたアドレスの命令を、バス１０５を介してＣＰＵ１０３に供給する。命令テーブルメモリ１０６は、フラッシュメモリ１１１へアクセスするための必要なコード化されたシーケンス（命令コード）を保持している。ＣＰＵ１０３は、命令テーブルメモリ１０６に命令コードを予めセットし、ＰＣをセットするだけで、連続してフラッシュメモリにアクセスすることが可能である。
【００１９】
ＦＷテーブルメモリ１０７は、バス１０５に接続されている。ＦＷテーブルメモリ１０７は、例えば揮発性のメモリであり、ＣＰＵ１０３により実行される制御プログラムなどを保持する。より具体的に、ＦＷテーブルメモリ１０７は、ＣＰＵ１０３の作業用のテンポラリバッファとして用いる。例えば、ホスト機器２００からのアクセスする論理アドレスを物理アドレスに変換するための情報テーブル作成や、ＦＷの利用情報を一時的にテンポラリバッファとして保持するためのメモリである。
【００２０】
尚、命令テーブルメモリ１０６、及びＦＷテーブルメモリ１０７に保持されるデータは、フラッシュメモリ１１１に格納されている。例えばメモリシステム１００に電源を供給した後、ＣＰＵ１０３が発行するＲＥＡＤコマンドにより、種々のデータは、フラッシュメモリ１１１から読み出され、命令テーブルメモリ１０６、及びＦＷテーブルメモリ１０７に供給される。
【００２１】
また、本実施形態では、命令テーブルメモリ１０６、及びＦＷテーブルメモリ１０７等をまとめて単に揮発性メモリと呼ぶことがある。
【００２２】
ＥＣＣ回路１０８は、メモリバッファ１０２、命令テーブルメモリ１０６、及びＦＷテーブルメモリ１０７に接続されている。ＥＣＣ回路１０８は、ホスト機器２００からの書き込みデータをメモリバッファ１０２を介して受け取り、書き込みデータにエラー訂正符号を付加し、エラー訂正符号を付された書き込みデータを、例えばメモリバッファ１０２、またはフラッシュインタフェース１０９に供給する。また、ＥＣＣ回路１０８は、フラッシュメモリ１１１から供給されたデータをフラッシュインタフェース１０９を介して受け取り、このデータに対してエラー訂正符号を用いてエラー訂正を行い、エラー訂正されたデータを、例えばメモリバッファ１０２、命令テーブルメモリ１０６，またはＦＷテーブルメモリ１０７等に供給する。
【００２３】
フラッシュインタフェース１０９は、ＥＣＣ回路１０８、バス１０５、命令テーブルメモリ１０６に接続されている、
アナログ回路１１０は、オシレータ及び電源部等を含み、例えばバス１０５を介してメモリシステム１００にクロック及び電源を供給する。また、電源を供給する領域を適宜変更することができる。
【００２４】
フラッシュメモリ１１１は、ページバッファ１１１ａ及びメモリ部１１１ｂを備えている。ページバッファ１１１ａは、メモリ制御部１００ａから供給されたコマンドに基づいて、メモリ部１１１ｂからデータを読み出し、一時的に該データを保持する。そして、例えばフラッシュインタフェース１０９を介してデータをメモリ制御部１００ａに供給する。メモリ部１１１ｂは、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されているメモリセルアレイである。
【００２５】
尚、本実施形態では、不揮発性の半導体メモリ１１１として、ＮＡＮＤ型フラッシュメモリを用いているが、必ずしもこれに限らない。
【００２６】
コマンド制御部１１２は、メモリシステム１００が通常状態からスタンバイ状態に移行する際に、ＣＰＵ１０３によって発行される第１のコマンドに基づいて、メモリ部１１１ｂからページバッファ１１１ａまでデータを読み出す第２のコマンドを発行し、メモリ制御部１００ａがスタンバイ状態から通常状態へと移行する際、ページバッファ１１１ａからデータを読み出して命令テーブルメモリ１０６及びＦＷテーブルメモリ１０７へと格納する第３のコマンドを発行する。
【００２７】
コマンド制御部１１２は、動作制御部１１２ａ、コマンド発行部１１２ｂ、及びセレクタ１１２ｃを含む。
【００２８】
動作制御部１１２ａ及びコマンド発行部１１２ｂはバス１０５に接続されている。動作制御部１１２ａは、コマンド発行部１１２ｂ及びセレクタ１１２ｃを制御する。コマンド発行部１１２ｂは、フラッシュメモリ１１１へのコマンドを発行する。
【００２９】
セレクタ１１２ｃは、フラッシュインタフェース１０９に接続されている。セレクタ１１２ｃは、動作制御部１１２ａの指示に基づいて、フラッシュメモリ１１１とフラッシュインタフェース１０９との接続、及びフラッシュメモリ１１１とコマンド発行部１１２ｂとの接続を切り替える。
【００３０】
本実施形態に係るメモリシステム１００は、例えば所定時間以上ホスト機器２００からアクセスがない場合、消費電力を低減させるために、部分的に電源を遮断し（この遮断を部分電源遮断と称す）、スタンバイ状態になる。部分的に電源が遮断される領域（電源遮断領域１００ｂと称す）は、ホスト機器２００からコマンドを受け付けるための領域以外の領域が対象となる。具体的には、例えば、図１のメモリバッファ１０２、ＣＰＵ１０３、ＩＲＯＭ１０３ａ、プログラムカウンタ１０４、バス１０５、命令テーブルメモリ１０６、ＦＷテーブルメモリ１０７、ＥＣＣ回路１０８、及びフラッシュインタフェース１０９を本実施形態における電源遮断領域１００ｂとする。
【００３１】
揮発性メモリである命令テーブルメモリ１０６及びＦＷテーブルメモリ１０７を部分電源遮断の対象にした場合、命令テーブルメモリ１０６及びＦＷテーブルメモリ１０７は初期化され、部分電源遮断後の復帰動作において、フラッシュメモリ１１１からデータ（命令、制御プログラムなど）を読み出し、命令テーブルメモリ１０６とＦＷテーブルメモリ１０７にデータを格納しなければいけない。
【００３２】
尚、命令テーブルメモリ１０６とＦＷテーブルメモリ１０７に格納しなければならないデータ（命令、制御プログラムなど）は、例えばフラッシュメモリ１１１を制御する為に必要なデータ、またはメモリシステム１００の基本的な動作に必要なデータ等の、基本的な命令セットに係るデータである。例えば、この基本的な命令セットに係るデータが揮発性メモリ内にないと、メモリシステム１００はホスト機器２００のコマンド要求に対して応答できない。
【００３３】
この基本的な命令セットに係るデータ（命令、制御プログラムなど）は、メモリ部１１１ｂに保持されており、更に、基本的な命令セットとは別の様々なプロセス固有の命令セットが、メモリ部１１１ｂに保持されている。
【００３４】
＜１．２  部分電源遮断処理から復帰処理までの動作＞
図２を用いて、本実施形態に係るメモリシステム１００の部分電源遮断処理から復帰処理までの動作１０００について説明する。図２は、本実施形態に係るメモリシステム１００の部分電源遮断処理から復帰処理までの動作１０００の流れを示した図である。
【００３５】
ＣＰＵ１０３は、ホスト機器２００からアクセスがなくなった場合、アナログ回路１１０のクロックをカウントする。そして、例えば所定カウント（適宜変更可能）以上経過した場合、ＣＰＵ１０３は、メモリシステム１００をスタンバイ状態に移行させる為の部分電源遮断コマンドを発行する。
【００３６】
時刻ｔ１において、ＣＰＵ１０３は、実行中の制御プログラム（ファームウェア）が部分電源遮断コマンドを発行すると、スタンバイ状態に入るための前処理を行う（ステップＳ１００１）。前処理としては、電源遮断が行われる揮発性の記憶領域の情報の中で待避させる必要がある情報を、電源遮断が行われない揮発性の記憶領域、または不揮発性記憶領域（例えばメモリ部１１１ｂ）等に記憶させておく。
【００３７】
また、部分電源遮断コマンドの発行を受けて、コマンド制御部１１２は、フラッシュメモリ１１１に対して第１のＲＥＡＤコマンドを発行する（ステップＳ１００２）。より具体的には、部分電源遮断コマンドの発行を受けて、動作制御部１１２ａは、セレクタ１１２ｃに、フラッシュメモリ１１１への接続を、フラッシュインタフェース１０９から、コマンド発行部１１２ｂへと切り替えさせる。更に、動作制御部１１２ａは、コマンド発行部１１２ｂに、第１のＲＥＡＤコマンドを発行させ、これに応じてフラッシュメモリ１１１は、スタンバイ復帰後の揮発性メモリに必要なデータをメモリ部１１１ｂからページバッファ１１１ａまで読み出す。
【００３８】
時刻ｔ２において、前処理が終了すると、ＣＰＵ１０３は、アナログ回路１１０に、電源遮断領域１００ｂの電源を遮断させる。そして、メモリシステム１００は、ホスト機器２００からアクセスがあるまでスタンバイ状態になる（ステップＳ１００３）。スタンバイ状態の間、フラッシュメモリ１１１は、メモリ部１１１ｂからページバッファ１１１ａまでデータの読み出し動作を引き続き行う。この第１のＲＥＡＤコマンド発行から、ページバッファ１１１ａまでの読み出し動作が完了するまでに係る時間（時刻ｔ１〜ｔ３までの時間）Δｔ１を、例えば読み出しビジー時間等と呼ぶ。
【００３９】
時刻ｔ４において、ホストインタフェース１０１が、ホスト機器２００から新しいコマンドを受け、メモリシステム１００がスタンバイ状態から復帰状態へ戻ることが要求されると、アナログ回路１１０は、電源遮断領域１００ｂに電源を供給する。そして、コマンド制御部１１２は、フラッシュメモリ１１１から揮発性メモリへとデータを読み出すコマンドを発行する。より具体的には、ホスト機器２００からコマンドを受信すると、動作制御部１１２ａは、コマンド発行部１１２ｂに、ページバッファ１１１ａに保持されたデータを、揮発性メモリに読み出す第２のＲＥＡＤコマンドを発行させる（ステップＳ１００４）。
【００４０】
時刻ｔ５において、コマンド発行部１１２ｂによって発行された第２のＲＥＡＤコマンドに基づいて、ページバッファ１１１ａは、フラッシュインタフェース１０９を介して、命令テーブルメモリ１０６及びＦＷテーブルメモリ１０７等にデータを供給する（ステップＳ１００５）。このような処理は復帰処理の一つである。
【００４１】
時刻ｔ６において、命令テーブルメモリ１０６及びＦＷテーブルメモリ１０７等にデータが格納された後、ＣＰＵ１０３によって、命令テーブルメモリ１０６及びＦＷテーブルメモリ１０６に対するデータの格納以外の他の復帰処理が行われる（ステップＳ１００６）。
【００４２】
尚、このステップＳ１００５（データ読み出し）、Ｓ１００６（他の復帰動作）を併せて復帰処理と呼ぶ。
【００４３】
時刻ｔ７において、復帰処理が終了した後、ＣＰＵ１０３は、ホスト機器２００からのコマンドに応答することができる（ステップＳ１００７）。復帰処理が終了した後、動作制御部１１２ａは、セレクタ１１２ｃに、フラッシュメモリ１１１への接続を、コマンド発行部１１２ｂから、フラッシュインタフェース１０９へと切り替えさせる。
【００４４】
ところで、メモリシステム１００が通常状態からスタンバイ状態へ移行し、スタンバイ状態から通常の状態に復帰するまでに掛かった時間（時刻ｔ１〜ｔ８）は、時間Δｔ４である。
【００４５】
＜１．３  本実施形態の作用効果＞
上述した実施形態によれば、メモリシステム１００は、バッファ（ページバッファ）１１１ａ及び不揮発性の第１のメモリ（メモリ部）１１１ｂを含む記憶部（フラッシュメモリ）１１１と、プロセッサ（ＣＰＵ）１０３及び揮発性の第２のメモリ（命令テーブルメモリ及びテーブルメモリ）１０６、１０７を含み、プロセッサ１０３は第２のメモリ１０６、１０７に格納されたデータに基づいて記憶部１１１を制御し、通常状態からスタンバイ状態に移行する際に、更にプロセッサ１０３は第１のコマンドを発行する第１の制御部（メモリ制御部）１００ａと、を備えている。また、メモリシステム１００は、第１のコマンドに基づいて、第１のメモリ１１１ｂからバッファ１１１ａまでデータを読み出す第２のコマンドを発行し、第１の制御部１００ａがスタンバイ状態から通常状態へと移行する際、バッファ１１１ａからデータを読み出して第２のメモリ１０６、１０７へと格納する第３のコマンドを発行する第２の制御部（コマンド制御部）１１２を備えている。第１の制御部１００ａは、第２のメモリ１０６、１０７に電源を供給する電源供給部（アナログ）１１０を更に備え、電源供給部１１０は、第１の制御部１００ａが通常状態からスタンバイ状態へ移行する際、第２のメモリ１０６、１０７への電源供給を停止し、第１の制御部１００ａがスタンバイ状態から通常状態へ移行する際、第２のメモリ１０６、１０７への電源供給を再開する。
【００４６】
このように、本実施形態では、読み出しビジー時間を、前処理、及びスタンバイ状態の間に、第１のＲＥＡＤコマンドを発行し、メモリ部１１１ｂに格納されたデータをページバッファ１１１ａに格納することができるので、メモリシステム１００のスタンバイ状態から、復帰までの時間を短縮することが可能である。
【００４７】
ここで、比較例を用いることで、本実施形態の作用効果を、より具体的に説明する。  
図３、及び４を用いて比較例に係るメモリシステム３００について説明する。図３は、比較例に係るメモリシステム３００の基本的な構成を示したブロック図であり、図４は、比較例に係るメモリシステム３００の部分電源遮断処理から復帰処理までの動作１１００の流れを示した図である。
【００４８】
図３に示すように、比較例に係るメモリシステム３００は、コマンド制御部１１２が設けられていない点で本実施形態に係るメモリシステム１００と異なる。また、メモリシステム３００では、メモリシステム１００と同様に、命令テーブルメモリ１０６及びＦＷテーブルメモリ１０７を含む領域を電源遮断領域１００ｂとする。そのため、部分電源遮断後の復帰動作において、フラッシュメモリ１１１からデータを読み出し、命令テーブルメモリ１０６とＦＷテーブルメモリ１０７にデータを格納しなければいけない。
【００４９】
図４に示すように、メモリシステム３００には、コマンド制御部１１２が設けられていないので、前処理中（ステップＳ１００１）及びスタンバイ状態（ステップＳ１００２）の間に、第１のＲＥＡＤコマンドの発行、及びメモリ部１１１ｂの内容をページバッファ１１１ａまで読み出すことができない。そのため、ホスト機器２００から、要求コマンドを受信した後（ステップＳ１００３）に、ＣＰＵ１０３が、フラッシュメモリ１１１にＲＥＡＤコマンドを発行し（ステップＳ１１０４）、フラッシュメモリ１１１から、揮発メモリへとデータを格納する（ステップＳ１００５）。その後、他の復帰処理を行い（ステップＳ１００６）、ホスト機器２００からのコマンドに応答することができる（ステップＳ１００７）。
【００５０】
このように、メモリシステム３００は、スタンバイ状態から復帰する際にフラッシュメモリ１１１へとＲＥＡＤコマンドを発行するので、メモリシステム１００と比べて、通常状態からスタンバイ状態へ移行し、スタンバイ状態から通常の状態に復帰するまでに掛かる時間（時刻ｔ１〜ｔ８）は、時間Δｔ５（Δｔ５＝Δｔ４＋Δｔ１）となる。メモリ部１１１ｂからページバッファ１１１ａまでの読み出しビジー時間Δｔ１は、一般的に大幅に時間を要するものである。スタンバイ状態から復帰するまでの間に、メモリ部１１１ｂから揮発メモリへのＲＥＡＤコマンドを発行する場合、メモリシステム３００は、ホスト機器２００からのコマンドへの応答が大幅に遅くなることになり、アクセス性能が悪化してしまう。
【００５１】
そこで、本実施形態では上述したように、フラッシュメモリ１１１にコマンドの発行を行うコマンド制御部１１２を更に設けている。そして、コマンド制御部１１２が前処理、及びスタンバイ状態（部分電源遮断）の間にフラッシュメモリ１１１へ第１のＲＥＡＤコマンドを、メモリシステム１００の復帰前に発行しておく。これにより、メモリシステム１００がスタンバイ状態の間に、ホスト機器２００からコマンドが来た際、メモリシステム１００の電源復帰までの時間をより短縮することができる。また、揮発性メモリを含む、多くの領域を電源遮断することができるので、消費電力を抑制しつつアクセス性能を高めることができる。
【００５２】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態では、動作制御部１１２ａにレジスタ制御部１１２ｄを更に設け、フラッシュメモリ１１１から、レジスタ制御部１１２ｄを介して直接フラッシュインタフェース１０９内の汎用レジスタ１０９ａにデータを格納する点で第１の実施形態と異なる。尚、第２の実施形態において、上述した第１の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００５３】
＜２．１  メモリシステムの構成＞
図５を用いて、第２の実施形態に係るメモリシステム１００の基本的な構成について説明する。
【００５４】
フラッシュインタフェース１０９内には、フラッシュインタフェース１０９の設定等を格納する揮発性メモリである汎用レジスタ１０９ａが設けられている。
【００５５】
動作制御部１１２ａには、汎用レジスタ１０９ａにデータを格納するレジスタ制御部１１２ｄが設けられている。
【００５６】
一般的に、汎用レジスタ１０９ａへのデータの格納はＣＰＵ１０３が行っている。具体的には、ＣＰＵ１０３は、例えばＦＷテーブルメモリ１０７に格納されたデータを読み出し、汎用レジスタ１０９ａに格納している（レジスタ設定等とも称す）。これは、汎用レジスタ１０９ａのアドレス等が煩雑な為、フラッシュメモリ１１１から、直接汎用レジスタ１０９ａへデータを格納することが困難であったからである。レジスタ制御部１１２ｄは、汎用レジスタ１０９ａに格納するデータをフラッシュメモリ１１１から受信し、汎用レジスタ１０９ａ内のアドレスを、該データに関連付け、汎用レジスタ１０９ａに該データを格納する。
【００５７】
尚、本実施形態では詳細に説明しないが、レジスタ制御部１１２ｄは、一般的にＣＰＵ１０３がデータの格納を行っているような、他の図示しない汎用レジスタに、データを格納しても良い。
【００５８】
＜２．２  部分電源遮断処理から復帰処理までの動作＞
次に、第２の実施形態に係るメモリシステム１００の部分電源遮断処理から復帰処理までの動作について説明する。
【００５９】
ステップＳ１００１〜Ｓ１００４、及びＳ１００７は、上述した各ステップと同様である。
【００６０】
上述したステップＳ１００１〜Ｓ１００４の後、コマンド発行部１１２ｂによって発行された第２のＲＥＡＤコマンドに基づいて、ページバッファ１１１ａは、フラッシュインタフェース１０９を介して、揮発性メモリにデータを供給する（対応ステップはステップＳ１００５）。この際、汎用レジスタ１０９ａに格納されるデータは、レジスタ制御部１１２ｄに供給される。そして、レジスタ制御部１１２ｄは、汎用レジスタ１０９ａ内のアドレスを該データに付し、汎用レジスタ１０９ａに格納する。
【００６１】
そして、命令テーブルメモリ１０６及びＦＷテーブルメモリ１０７等にデータが格納された後、ＣＰＵ１０３によって他の復帰処理が行われる（対応するステップはステップＳ１００６）。この際、ＣＰＵ１０３は、ＦＷテーブルメモリ１０７からデータを読み出し、汎用レジスタ１０９ａにデータを格納する処理を行う必要がないので、ＣＰＵ１０３の復帰処理時間を低減することができる。他の復帰処理に掛かる時間は時間Δｔ６（＜Δｔ２（第１の実施形態のステップＳ１００６に掛かる時間））となる。
【００６２】
ところで、メモリシステム１００が通常状態からスタンバイ状態へ移行し、スタンバイ状態から通常の状態に復帰するまでに掛かった時間は、時間Δｔ７（＜Δｔ４（第１の実施形態の動作１０００に掛かる時間））である。
【００６３】
＜２．３  本実施形態の作用効果＞
上述した実施形態によれば、第２のメモリ（命令テーブルメモリ、ＦＷテーブルメモリ）１０６、１０７は、レジスタ（汎用レジスタ）１０９ａを含み、また、第２の制御部（コマンド制御部）１１２は、第３の制御部（レジスタ制御部）１１２ｄを含んでいる。そして、第１の制御部（メモリ制御部）１００ａがスタンバイ状態から通常状態へ移行する際、第３の制御部１１２ｄは、バッファ１１１ａから読み出されたデータを受信し、レジスタ１０９ａに受信したデータを格納する。
【００６４】
このように、汎用レジスタ１０９ａに係るデータを、レジスタ制御部１１２ｄに供給することにより、ＣＰＵ１０３を介さずに、汎用レジスタにデータを格納することができるので、ＣＰＵ１０３の復帰処理時間を更に短縮できる。その結果、メモリシステム１００のアクセス性能を更に高めることが可能となる。
【００６５】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態では、前処理と同時に、ホスト機器２００から次に要求されるコマンドを予測し、フラッシュメモリへ、予測したコマンドを発行しておく点で第１の実施形態と異なる。尚、第３の実施形態において、上述した第１の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００６６】
＜３．１  メモリシステムの構成＞
図６を用いて、第３の実施形態に係るメモリシステム１００の基本的な構成について説明する。
【００６７】
図６に示すように、本実施形態では、例えば、メモリバッファ１０２、ＣＰＵ１０３、ＩＲＯＭ１０３ａ、プログラムカウンタ１０４、バス１０５、ＥＣＣ回路１０８、及びフラッシュインタフェース１０９を電源遮断領域１００ｃとする。
【００６８】
本実施形態では、揮発性メモリである命令テーブルメモリ１０６及びＦＷテーブルメモリ１０７は、部分電源遮断の対象になっていない。そのため、メモリシステム１００がスタンバイ状態においても、命令テーブルメモリ１０６及びＦＷテーブルメモリ１０７は初期化されず、部分電源遮断後の復帰動作において、フラッシュメモリ１１１への読み出し動作を行う必要はない。これは、メモリシステム１００がスタンバイ状態であっても、第１の実施形態で説明した、基本的な命令セットに係るデータが揮発性メモリに保持されたままであるからである。
【００６９】
また、本実施形態において、動作制御部１１２ａは、例えばホスト機器２００からメモリ制御部１００ａに供給されたコマンドを所定の数（少なくとも直前のコマンド一つ）だけ保持しておく。そして、動作制御部１１２ａは、部分電源遮断コマンドを確認すると、保持しているコマンドに基づいて、復帰後にホスト機器２００が要求してくるコマンドを予測する。例えば、電源遮断の直前にホスト機器２００がメモリシステム１００に要求していたコマンドが、規則性のある複数の連続したコマンドのうちの一つである場合、動作制御部１１２ａは、経験的に、次にホスト機器２００が要求するコマンドを予測することができる。
【００７０】
＜３．２  部分電源遮断処理から復帰処理までの動作＞
次に、図７を用いて、第３の実施形態に係るメモリシステム１００の部分電源遮断処理から復帰処理までの動作１３００について説明する。図７は、本実施形態に係るメモリシステム１００の部分電源遮断処理から復帰処理までの動作１２００の流れを示した図である。
【００７１】
ステップＳ１００１〜Ｓ１００４、及びＳ１００６は、上述した各ステップと同様である。
【００７２】
時刻ｔ１において、コマンド制御部１１２は、部分電源遮断コマンドを確認すると、予めホスト機器２００から要求されると考えられる次のコマンドを予測し、フラッシュメモリ１１１に対して予測コマンドを読み出すＲＥＡＤコマンド（予測ＲＥＡＤコマンドとも称す）を発行する（ステップＳ１２０２）。
【００７３】
より具体的には、動作制御部１１２ａは、コマンド発行部１１２ｂに、予測したコマンドに必要なデータをメモリ部１１１ｂからページバッファ１１１ａまで読み出すための予測ＲＥＡＤコマンドを発行させる。
【００７４】
メモリシステム１００がスタンバイ状態の間、フラッシュメモリ１１１は、コマンド制御部１１２からの予測ＲＥＡＤコマンドを受けて、メモリ部１１１ｂからページバッファ１１１ａまでデータの読み出し動作を行う。この予測ＲＥＡＤコマンド発行から、ページバッファ１１１ａまでの読み出し動作が完了するまでに係る時間を、例えば読み出しビジー時間等と呼ぶ。
【００７５】
時刻ｔ５において、コマンド発行部１１２ｂによって発行された第２のＲＥＡＤコマンドに基づいて、ページバッファ１１１ａは、フラッシュインタフェース１０９を介して、命令テーブルメモリ１０６、ＦＷテーブルメモリ１０７等に予測コマンドを供給する（ステップＳ１２０５）。
【００７６】
時刻ｔ７において、復帰処理が終了した後、ＣＰＵ１０３は、ホスト機器２００からのコマンドに応答することができる（ステップＳ１３０７）。尚、この際、ホスト機器２００から要求されたコマンドが、動作制御部１１２ａが予測したコマンドと一致する場合、すぐに応答することができる。このため、ホストが要求するコマンドを予測してない場合に比べて、応答時間Δｔ８（＜Δｔ３（ステップＳ１００７に掛かる時間））を短くすることが可能である。
【００７７】
ところで、メモリシステム１００が通常状態からスタンバイ状態へ移行し、スタンバイ状態から通常の状態に復帰するまでに掛かった時間（時刻ｔ１〜ｔ８）は、時間Δｔ９（＜Δｔ４（動作１０００に掛かる時間））である。
【００７８】
＜３．３  本実施形態の作用効果＞
上述した実施形態によれば、メモリシステム１００は、第１の制御部（メモリ制御部）１００ａがスタンバイ状態の際、第２のメモリ（命令テーブルメモリ、テーブルメモリ）１０６、１０７は、記憶部（フラッシュメモリ）１１１を制御する際に用いられるデータを保持し、第２の制御部（コマンド制御部）１１２は、第２のコマンドにより、第１のメモリ（メモリ部）１１１ｂから読み出すデータを選択する。第２の制御部１１２は、第１の制御部１００ａがスタンバイ状態に移行する前までにホスト機器２００が供給したコマンドに基づいて、第１の制御部１００ａがスタンバイ状態から通常状態へ移行した後に実行されるコマンドを予測し、予測したコマンドに基づいて第２のコマンドを発行する。
【００７９】
このように、予測コマンドを予め読み出しておくことによって、ホスト機器２００が規則性のあるコマンドを要求する場合、更にメモリシステム１００のアクセス性能を向上することが可能となる。
【００８０】
＜変形例等＞
尚、部分的に電源遮断を行う領域として、電源遮断領域１００ｂ及び１００ｃを説明したが、これに限らない。ホスト機器２００からのアクセスに対応するための必要最低限の回路の電源を遮断しない限り、適否電源遮断領域は変更可能である。例えば、アナログ回路１１０を電源遮断対象としても良い。
【００８１】
また、上述で説明したステップＳ１００２、及びＳ１３０２は、ステップＳ１００１、及びＳ１００３を跨いで行われているが、必ずしもこれに限らない。ステップＳ１００２、及びＳ１３０２は、ステップＳ１００１、Ｓ１００３、及びＳ１００４を跨いで実行されても良いし、ステップＳ１００１、及びＳ１００３を跨がなくても良い。
【００８２】
また、上述した各実施形態では、コマンド発行部１１２ｂは、揮発性メモリのデータを読み出すＲＥＡＤコマンド、または予測コマンドを発行しているが、これに限らない。コマンド発行部１１２ｂは、発行するコマンドを適宜変更することが可能である。
【００８３】
また、各実施形態で説明したメモリシステム１００は、同様の動作をする半導体記憶装置であれば、メモリカード、メモリデバイスまたは内部メモリ等にも適用可能であり、上述した各実施形態と同様の作用効果を奏することができる。また、各実施形態で説明したメモリ制御部１００ａ及びコマンド制御部１１２は、同一のチップ上に形成されても良いし、メモリ制御部１００ａ、コマンド制御部１１２、及びフラッシュメモリ１１１は、同一のチップ上に形成されても良い。
【００８４】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【００８５】
１００…メモリシステム、    １００ａ…メモリ制御部、    １００ｂ…電源遮断領域
１００ｃ…電源遮断領域、    １０１…ホストインタフェース、  
１０２…メモリバッファ、    １０３…ＣＰＵ、  １０３ａ…ＩＲＯＭ、
１０３ｂ…ＩＲＡＭ、    １０４…プログラムカウンタ
１０５…バス、      １０６…命令テーブルメモリ、    １０７…ＦＷテーブルメモリ
１０８…ＥＣＣ回路、    １０９…フラッシュインタフェース、  
１０９ａ…汎用レジスタ、    １１０…アナログ、    
１１１…ＮＡＮＤ型フラッシュメモリ、      １１１ａ…ページバッファ
１１１ｂ…メモリ部、      １１２ａ…動作制御部、      １１２ｂ…コマンド発行部
１１２ｃ…セレクタ、      １１２…コマンド制御部、    １１２ｄ…レジスタ制御部
２００…ホスト機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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