(57)【要約】【課題】ＬＳＩチップ面積の増大を抑制しつつ、製造ばらつきや使用条件の影響を受けない安定的な位相調整を実現する【解決手段】入力クロックと出力クロックの位相差を調整する位相調整回路を以下のように構成する。その位相調整回路は、出力クロックに遅延を付加するクロック遅延回路と、入力クロック、もしくは、入力クロックと出力クロックの位相差のパルスを入力として受け、パルス除去幅設定値によって遅延素子の段数を変化させて、入力クロック、もしくは、入力クロックと出力クロックの位相差のパルスの幅を検出する位相差検出回路とを有することが好ましい。そして、位相差検出回路で検出した入力クロックと出力クロックの位相差が入力クロックに対して目標の位相差になるようにクロック遅延回路にて出力クロックに遅延を付加する。【選択図】図２
2013025564.tif 000002
【特許請求の範囲】
【請求項１】
入力クロックと出力クロックの位相差を調整する位相調整回路であって、
前記出力クロックに遅延を付加するクロック遅延回路と、
前記入力クロック、もしくは、前記入力クロックと前記出力クロックの位相差のパルスを入力として受け、パルス除去幅設定値によって遅延素子の段数を変化させて、前記入力クロック、もしくは、前記入力クロックと前記出力クロックの位相差のパルスの幅を検出する位相差検出回路と
を有し、
位相差検出回路で検出した入力クロックと出力クロックの位相差が入力クロックに対して目標の位相差になるようにクロック遅延回路にて出力クロックに遅延を付加することを特徴とする位相調整回路。
【請求項２】
請求項１に記載の位相調整回路において、
前記位相差検出回路は、
前記入力クロックと前記出力クロックを入力として受け、前記入力クロックと前記出力クロックの位相差をパルス幅として出力する位相差パルス生成回路を有することを特徴とする位相調整回路。
【請求項３】
入力クロックと出力クロックの位相差を調整する位相調整回路の動作方法であって、
前記入力クロックのハイ・パルス幅を検出するステップと、
前記入力クロックと前記出力クロックの位相差を検出するステップと、
前記入力クロックのハイ・パルス幅と前記入力クロックと前記出力クロックの位相差の比率を求めるステップと、
期待する位相差の比率になるように出力クロックの遅延値を調整するステップと
を有することを特徴とする位相調整回路の動作方法。
【請求項４】
入力クロックと出力クロックの位相差を調整する位相調整回路であって、
前記出力クロックに遅延を付加するクロック遅延回路と、
前記入力クロックのパルスのパルス幅（入力クロックパルス幅）と、前記入力クロックと前記出力クロックの位相差を示すパルスのパルス幅（位相差パルス幅）とを検出する位相差検出回路と
を具備し、
前記位相差検出回路は、
前記入力クロックと前記出力クロックを入力として受け、前記入力クロックと前記出力クロックの位相差を示す位相差信号を出力する位相差パルス生成回路と、
前記入力クロック、もしくは、前記位相差信号を選択的に出力する選択回路と、
前記選択回路から供給される選択結果信号を受けるノイズフィルタと、
前記ノイズフィルタから供給されるノイズフィルタ結果に基づいて、前記入力クロックのパルス、または、前記位相差を示すパルスがリジェクトされたかどうかを示すリジェクト結果を出力するリジェクト結果格納部と
を有し、
前記ノイズフィルタは、
直列に接続された複数の遅延素子を含む遅延素子列と、
パルス除去幅設定値によって前記遅延素子列に含まれる前記遅延素子の数を変化させて、前記ノイズフィルタ結果を出力し、
前記クロック遅延回路は、
前記入力クロックのパルス幅と前記位相差パルス幅とに基づいて、前記入力クロックと前記出力クロックの位相差が、目標の位相差になるように、前記出力クロックに遅延を付加することを特徴とする位相調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相調整回路及び位相調整方法に関し、特に半導体装置と出力装置との間のインターフェース用クロックの位相調整回路及び位相調整方法に関する。
【背景技術】
【０００２】
特許文献１（特開２００４−７８６６０号公報）には、出力クロックと入出力データとの間の相対的な位相を調整することによって、半導体装置の基板実装後もＡＣタイミングを半導体装置毎に自動補正し、実装環境に合わせた最適なＡＣタイミングを実現することを目的とした技術が記載されている。その特許文献１に記載されたＬＳＩ１０１は、ＰＬＬまたはＤＬＬによって構成されたクロック再生回路と、出力クロックと入出力データとの間の相対的な位相を調整する位相調整回路としての機能を有している。そして、出力クロックの位相を、入出力データのセットアップ時間、ホールド時間、ディレイ時間にあわせて調整するという動作をする。
【０００３】
図１は、特許文献１に記載の半導体装置の構成を示すブロック図である。特許文献１に記載の技術は、外部に接続されるＣＰＵ１０２との信号伝送についてタイミング補正を行うＬＳＩ１０１を備えている。
【０００４】
そのＬＳＩ１０１は、データ信号を論理演算する内部論理回路１１１と、外部に対してデータ信号を入出力する入出力回路１１２と、外部との信号伝送のタイミングを補正する自動タイミング補正回路１１３を備えている。このＬＳＩ１０１は、クロック信号を発生する回路や、データ信号を入出力する回路などを有するＣＰＵ１０２に接続されている。
【０００５】
このＬＳＩ１０１には、システムクロック入力端子、複数のデータ入出力端子などが設けられている。ＬＳＩ１０１には、外部のＣＰＵ１０２からシステムクロック信号が入力される。また、ＬＳＩ１０１とＣＰＵ１０２との間でデータ信号の入出力が行われる。また、このＬＳＩ１０１には、受信データ出力端子、遅延制御値入力端子が設けられている。ＣＰＵ１０２が送信したデータがＬＳＩ１０１で受信できているか否かを、受信データ格納レジスタ１１４の値を受信データ出力端子から読むことで確認する。そして、自動タイミング補正回路１１３を制御しながら、遅延制御値入力端子から最適な遅延制御値を入力することで、ＬＳＩ１０１のＡＣタイミングが補正される。
【０００６】
入出力回路１１２は、データ入出力端子に接続されている。その入出力回路１１２は、複数のバッファおよびフリップフロップを有する入力回路１１５と、複数のバッファおよびフリップフロップを有する出力回路１１６が備えられている。入力回路１１５および出力回路１１６は、内部論理回路１１１に接続されている。
【０００７】
この入出力回路１１２における入力回路１１５の初段フリップフロップには、自動タイミング補正回路１１３から補正後の入力用クロック信号が供給される。その補正後の入力用クロック信号に基づいて、システムクロック信号に対する入力データの同期がとられている。同様に、出力回路１１６の終段フリップフロップにも、自動タイミング補正回路１１３から補正後の出力用クロック信号が供給されている。その補正後の出力用クロック信号に基づいて、システムクロック信号に対する出力データの同期がとられている。
【０００８】
また、入出力回路１１２には、入力回路１１５の初段フリップフロップの後に、受信データ格納レジスタ１１４が設けられている。受信データ格納レジスタ１１４には、ＣＰＵ１０２が送信したデータが格納される。この受信データ格納レジスタ１１４は、ＣＰＵ１０２により直接読み書きが可能となっている。
【０００９】
自動タイミング補正回路１１３には、ＣＰＵ１０２からのクロック信号を入力として、内部クロック信号を再生するクロック再生回路１１７と、位相調整回路１１８が備えられている。位相調整回路１１８は、クロック再生回路１１７により再生された内部クロック信号と、入出力回路１１２により入出力するデータ信号との間の相対的な位相を調整する。
【００１０】
クロック再生回路１１７は、たとえばＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）、またはＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）、またはＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｍｉｒｒｏｒ  Ｄｅｌａｙ）などによって構成されている。クロック再生回路１１７は、遅延時間を可変に調整する回路である。このクロック再生回路１１７には、基準クロック入力端子ＲＦＣＬＫ、帰還クロック入力端子ＦＢＣＬＫ、クロック出力端子ＣＬＫＯＵＴが設けられている。
【００１１】
位相調整回路１１８は、クロック再生回路１１７の各入力端子、出力端子に接続される複数の回路によって構成されている。さらに、自動タイミング補正回路１１３は、４つの可変遅延回路（可変遅延回路１１９、可変遅延回路１２０、可変遅延回路１２１、可変遅延回路１２２と、各可変遅延回路１１９〜１２２を制御する４つのデコーダ（デコーダ１２３、デコーダ１２４、デコーダ１２５、デコーダ１２６）と、クロック信号を分周する２つの分周回路（分周回路１２７、分周回路１２８）と、遅延量を制御する遅延制御値格納レジスタ１２９とを備えている。
【００１２】
特許文献１に記載のＬＳＩ１０１において、クロック再生回路１１７および位相調整回路１１８を備えた自動タイミング補正回路１１３のタイミングの調整は、以下の４つの経路において行われる。
【００１３】
まず、ＣＰＵ１０２からシステムクロック信号が供給されるシステムクロック入力端子から可変遅延回路１１９、分周回路１２７を通り、クロック再生回路１１７への基準クロック入力端子ＲＦＣＬＫへの入力のパスを設ける。可変遅延回路１１９は、遅延制御値格納レジスタ１２９にてデコーダ２３を介して設定され、任意の遅延時間（Ｔ１＋ＴＡ）を実現できる。ここで、遅延時間ＴＡを除いたこのパス固有の遅延時間をＴ１とする。
【００１４】
次に、クロック再生回路１１７のクロック出力端子ＣＬＫＯＵＴから可変遅延回路１２０、分周回路１２８を通り、クロック再生回路１１７の帰還クロック入力端子ＦＢＣＬＫへの入力のパスを設ける。可変遅延回路１２０は、遅延制御値格納レジスタ１２９にてデコーダ１２４を介して設定され、任意の遅延時間（Ｔ２＋ＴＢ）を実現できる。ここで、遅延時間ＴＢを除いたこのパス固有の遅延時間をＴ２とする。
【００１５】
次に、クロック再生回路１１７のクロック出力端子ＣＬＫＯＵＴから可変遅延回路１２１を通り、入力回路１１５の初段フリップフロップへのパスを設ける。可変遅延回路１２１は、遅延制御値格納レジスタ１２９にてデコーダ１２５を介して設定され、任意の遅延時間（Ｔ３＋ＴＣ）を実現できる。ここで、遅延時間ＴＣを除いたこのパス固有の遅延時間をＴ３とする。
【００１６】
次に、クロック再生回路１１７のクロック出力端子ＣＬＫＯＵＴから可変遅延回路１２２を通り、出力回路１１６の終段フリップフロップへのパスを設ける。可変遅延回路（Ｄ）は、遅延制御値格納レジスタ１２９にてデコーダ１２６を介して設定され、任意の遅延時間（Ｔ４＋ＴＤ）を実現できる。ここで、遅延時間ＴＤを除いたこのパス固有の遅延時間をＴ４とする。
【００１７】
特許文献１に記載の技術において、ＬＳＩ１０１の外部に接続されるＣＰＵ１０２は、ＬＳＩ１０１の自動タイミング補正回路１１３を直接制御可能となっている。このＣＰＵ１０２は、自ら送信したデータがＬＳＩ１０１で受信できているかを受信データ格納レジスタ１１４の値を読むことで確認し、自動タイミング補正回路１１３を制御しながら、ＬＳＩ１０１のＡＣタイミングを補正している。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００４−７８６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
特許文献１に記載の技術では、クロック再生回路１１７はＰＬＬまたはＤＬＬなどから構成されている。ＰＬＬまたはＤＬＬは、クロックを分周する分周回路などのデジタル回路と、発振回路やフィードバック系を安定させるための時定数の大きなＬＰＦ（ループフィルタ）などのアナログ回路とを持っている。そのため、ＰＬＬまたはＤＬＬはマクロ面積が大きくなってしまい、ＬＳＩ１０１のチップ面積も増大してしまうという問題がある。
【００２０】
本発明が解決しようとする課題は、ＬＳＩチップ面積の増大を抑制しつつ、製造ばらつきや使用条件の影響を受けない安定的な位相調整を実現することにある。
【課題を解決するための手段】
【００２１】
上記の課題を解決するために、入力クロックと出力クロックの位相差を調整する位相調整回路を以下のように構成する。その位相調整回路は、出力クロックに遅延を付加するクロック遅延回路と、入力クロック、もしくは、入力クロックと出力クロックの位相差のパルスを入力として受け、パルス除去幅設定値によって遅延素子の段数を変化させて、入力クロック、もしくは、入力クロックと出力クロックの位相差のパルスの幅を検出する位相差検出回路とを有することが好ましい。そして、位相差検出回路で検出した入力クロックと出力クロックの位相差が入力クロックに対して目標の位相差になるようにクロック遅延回路にて出力クロックに遅延を付加する。
【００２２】
上述の位相差検出回路は、Ｆ／Ｆ、論理ゲートとセレクタのデジタル回路で構成されている。また、遅延素子はバッファやインバータを偶数個接続した構成である。これによって、位相差検出回路はすべてデジタル回路で構成される。したがって、上述の位相差検出回路は、クロックを分周する分周回路などのデジタル回路と、発振回路やフィードバック系を安定させるための時定数の大きなＬＰＦ（ループフィルタ）などのアナログ回路との両方を持つＰＬＬおよびＤＬＬに対して、十分に小さくすることができる。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ＬＳＩチップ面積の増大を抑制しつつ、製造ばらつきや使用条件の影響を受けない安定的な位相調整を実現することができるという効果がある。
【図面の簡単な説明】
【００２４】
【図１】図１は、特許文献１に記載の半導体装置の構成を示すブロック図である。
【図２】図２は、本発明の半導体装置１の構成を例示するブロック図である。
【図３】図３は、位相差検出回路５の構成を例示するブロック図である。
【図４Ａ】図４Ａは、本実施形態の動作を例示するフローチャートである。
【図４Ｂ】図４Ｂは、本実施形態の動作を例示するフローチャートである。
【図５】図５は、基準クロックＲＥＦＣＬＫを対象とした場合の位相差検出回路５の動作を例示するタイミングチャートである。
【図６】図６は、位相差パルスＰＵＬＳＥ１を対象とした場合の、位相差検出回路５の動作を例示するタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
図２は、本発明の半導体装置１の構成を例示するブロック図である。本実施形態の半導体装置１は、ＣＰＵ２とＬＳＩ３とを備えている。そのＬＳＩ３は、内部論理回路４と、位相差検出回路５と、遅延値調整レジスタ６と、パルス除去幅設定レジスタ７と、リジェクト結果格納Ｆ／Ｆ制御レジスタ８と、可変遅延回路９と、可変遅延回路制御デコーダ１０と、出力回路１１を備えている。
【００２７】
位相差検出回路５は、リジェクト結果格納Ｆ／Ｆ１２を備えている。出力回路１１は、出力Ｆ／Ｆ１３と出力バッファ１４とを備えている。
パルス除去幅設定レジスタ７は、基準クロックＲＥＦＣＬＫ用のパルス除去幅設定レジスタ（図示されず）と、出力クロックＥＸＴＣＬＫ用のパルス除去幅設定レジスタ（図示されず）とを備えている。リジェクト結果格納Ｆ／Ｆ制御レジスタ８は、リジェクト結果格納Ｆ／Ｆ１２のセット端子入力のイネーブル制御と、リセット端子へのリセット制御を担う。
【００２８】
パルス除去幅設定レジスタ７は、ＣＰＵ２から供給される値を、パルス除去幅設定レジスタ７の設定値として受け取る。パルス除去幅設定レジスタ７に保持された設定値は、位相差検出回路５に供給される。遅延値調整レジスタ６は、ＣＰＵ２から供給される値を、遅延値調整レジスタ６の設定値として受け取る。遅延値調整レジスタ６に保持された設定値は、可変遅延回路制御デコーダ１０に供給される。リジェクト結果格納Ｆ／Ｆ制御レジスタ８は、ＣＰＵ２から供給される値をリジェクト結果格納Ｆ／Ｆ制御レジスタ８の設定値として受け取る。リジェクト結果格納Ｆ／Ｆ制御レジスタ８に保持された設定値は、位相差検出回路５へ供給される。
【００２９】
可変遅延回路９は、基準クロックＲＥＦＣＬＫと可変遅延回路制御デコーダ１０からのデコード信号とを受ける。可変遅延回路９は、出力回路１１と位相差検出回路５へ、可変遅延回路９で遅延調整したクロック（出力クロックＥＸＴＣＬＫ）を供給する。出力回路１１は、内部論理回路４からの出力データ、出力イネーブル信号と可変遅延回路９からの遅延調整したクロック（出力クロックＥＸＴＣＬＫ）を受け取る。出力回路１１は、出力データを外部出力端子ＤＡＴＡＯＵＴへ供給する。
【００３０】
位相差検出回路５は、ＣＰＵ２からのクロック（基準クロックＲＥＦＣＬＫ）と、可変遅延回路９で遅延調整されたクロック（出力クロックＥＸＴＣＬＫ）と、パルス除去幅設定レジスタ７の設定値と、リジェクト結果格納Ｆ／Ｆ制御レジスタ８の設定値とを受け取る。位相差検出回路５は、内部に設けられたノイズフィルタでのパルスリジェクト結果を、ＣＰＵ２に供給する。内部論理回路４は、ＣＰＵ２からの入力クロック（基準クロックＲＥＦＣＬＫ）を受け取る。また内部論理回路４は、出力データと出力イネーブル信号を、出力回路１１に供給する。
【００３１】
図３は、位相差検出回路５の構成を例示するブロック図である。位相差検出回路５は、位相差パルス生成回路２１と、セレクタ２２と、ノイズフィルタ２３と、ＡＮＤセル２４と、上述のリジェクト結果格納Ｆ／Ｆ１２とを備えている。位相差パルス生成回路２１は、ＡＮＤセル２５と、ＮＯＲセル２６と、セット・リセット付きＦ／Ｆ２７とを備えている。
【００３２】
ＮＯＲセル２６の一方の入力端には、基準クロックＲＥＦＣＬＫが供給され、他方の入力端には、出力クロックＥＸＴＣＬＫが供給されている。ＮＯＲセル２６の出力である信号ｒｅｓｅｔ１は、セット・リセット付きＦ／Ｆ２７のリセット端子Ｒに供給されている。
【００３３】
セット・リセット付きＦ／Ｆ２７のセット端子Ｓには、基準クロックＲＥＦＣＬＫが供給されている。セット・リセット付きＦ／Ｆ２７のクロック端子は、ＧＮＤレベルに固定されている。セット・リセット付きＦ／Ｆ２７の出力である信号Ｑ１は、ＡＮＤセル２５の一方の入力端に供給されている。ＡＮＤセル２５の他方の入力端には、基準クロックＲＥＦＣＬＫの反転信号が供給されている。
【００３４】
セレクタ２２の一方の入力端には、ＡＮＤセル２５の出力である位相差パルスＰＵＬＳＥ１が供給されている。セレクタ２２の他方の入力端には、基準クロックＲＥＦＣＬＫが供給されている。セレクタ２２の出力は、信号ＳＩＧ１としてノイズフィルタ２３に供給されている。
【００３５】
ノイズフィルタ２３は、複数個の遅延素子３１と、セレクタ３２と、ＡＮＤセル３３と、ＮＯＲセル３４と、セット・リセット付きＦ／Ｆ３５とを備えている。ノイズフィルタ２３は、基準クロックＲＥＦＣＬＫと、位相差パルス生成回路２１からの出力である位相差パルスＰＵＬＳＥ１とを受け取る。
【００３６】
セレクタ３２は、パルス除去幅設定レジスタ７からのパルス除去幅設定値と、各遅延素子３１から出力される信号を受け取る。セレクタ３２は、信号ＳＩＧ２を出力する。ＡＮＤセル３３は、信号ＳＩＧ１と、セレクタ３２からの信号ＳＩＧ２とを受け取る。ＡＮＤセル３３は、信号ＳＩＧ１と信号ＳＩＧ２との論理積を演算し、そのた演算結果であるＡＮＤ信号ＡＮＤ１を、セット・リセット付きＦ／Ｆ３５のセット端子Ｓに供給する。
【００３７】
ＮＯＲセル３４は、信号ＳＩＧ１とセレクタ３２からの信号ＳＩＧ２を受け取る。ＮＯＲセル３４は、信号ＳＩＧ１と信号ＳＩＧ２の論理和を演算し、その演算結果であるＮＯＲ信号ＮＯＲ１を、セット・リセット付きＦ／Ｆ３５のリセット端子Ｒに供給する。セット・リセット付きＦ／Ｆ３５のクロック端子はＧＮＤレベルに固定する。セット・リセット付きＦ／Ｆ３５の出力であるノイズフィルタ結果Ｑ２は、リジェクト結果格納Ｆ／Ｆ１２のセット端子Ｓに供給される。そのノイズフィルタ結果Ｑ２に基づいて、ノイズフィルタ２３によってパルスがリジェクトされたかどうかの判定を行うことが可能となる。
【００３８】
ＡＮＤセル２４の一方の入力端には、ノイズフィルタ２３からのノイズフィルタ結果Ｑ２が供給される。ＡＮＤセル２４の他方の入力端には、リジェクト結果格納Ｆ／Ｆ制御レジスタ８からのイネーブル制御信号ｅｎが供給される。また、ＡＮＤ信号ＡＮＤ２を、リジェクト結果格納Ｆ／Ｆ１２のセット端子Ｓに供給する。リジェクト結果格納Ｆ／Ｆ１２のリセット端子Ｒには、リジェクト結果格納Ｆ／Ｆ制御レジスタ８からのリセット制御信号ｒｅｓｅｔ２が供給される。リジェクト結果格納Ｆ／Ｆ１２は、リジェクト結果ｒｅｓｕｌｔ１を、ＣＰＵ２に出力する。
【００３９】
以下に、本実施形態のＬＳＩ３の動作について説明を行う。本実施形態の動作の理解を容易にするために、全体動作について、簡単に説明する。まず、基準クロックＲＥＦＣＬＫと出力クロックＥＸＴＣＬＫの位相差が、期待する位相差になるように遅延値調整レジスタ６で、可変遅延回路９の遅延量を設計時のシミュレーション結果や評価結果から設定する。そうすることで、遅延値調整レジスタ６で設定した遅延と同等の遅延が可変遅延回路９で発生する。
【００４０】
尚、期待する位相差とは、基準クロックＲＥＦＣＬＫの周期によって決まる位相差（基準クロックＲＥＦＣＬＫと出力クロックＥＸＴＣＬＫの位相差）を表している。例えば基準クロックＲＥＦＣＬＫの周期の１／４、１／２、３／４、１等の位相差を意味している。
【００４１】
続いて、パルス除去幅設定レジスタ７で、位相差検出回路５の内部のノイズフィルタ２３のパルス除去幅設定値（通過遅延素子数）を設定する。まず、基準クロックＲＥＦＣＬＫ用の設定を行い、その設定値で基準クロックＲＥＦＣＬＫのハイ・パルスがリジェクトできたかどうかをリジェクト結果格納Ｆ／Ｆ１２で確認する。リジェクトできたことが確認できるまで、パルス除去幅設定レジスタ７でノイズフィルタ２３のパルス除去幅設定値を増やしていく。基準クロックＲＥＦＣＬＫのハイ・パルスがリジェクトできた時点のノイズフィルタ２３のパルス除去幅設定値から、基準クロックＲＥＦＣＬＫのハイ・パルス幅を測定することができる。
【００４２】
基準クロックＲＥＦＣＬＫのハイ・パルス幅が測定できた後は、パルス除去幅設定レジスタ７で、位相差検出回路５で生成した基準クロックＲＥＦＣＬＫと位相調整後の出力クロックＥＸＴＣＬＫの位相差パルス用の設定を行う。その設定値で、位相差検出回路５で生成した基準クロックＲＥＦＣＬＫと位相調整後の出力クロックＥＸＴＣＬＫの位相差パルスＰＵＬＳＥ１がリジェクトできたかどうかをリジェクト結果格納Ｆ／Ｆ１２で確認する。リジェクトできたことが確認できるまで、パルス除去幅設定レジスタ７でノイズフィルタ２３のパルス除去幅の設定値を増やしていく。位相差検出回路５で生成した基準クロックＲＥＦＣＬＫと位相調整後の出力クロックＥＸＴＣＬＫの位相差パルスＰＵＬＳＥ１がリジェクトできた時点のノイズフィルタ２３のパルス除去幅設定値から、このようにすることで、位相差検出回路５で生成した基準クロックＲＥＦＣＬＫと位相調整後の出力クロックＥＸＴＣＬＫの位相差を測定することができる。
【００４３】
上記のような動作を行って、基準クロックＲＥＦＣＬＫのハイ・パルス幅と、位相差検出回路５で生成した基準クロックＲＥＦＣＬＫと位相調整後の出力クロックＥＸＴＣＬＫの位相差パルス幅とが測定できたことになる。その比率をもって、実際、可変遅延回路９で設定した遅延量（基準クロックＲＥＦＣＬＫと出力クロックＥＸＴＣＬＫの位相差パルス幅）がどれくらいの遅延量になっているのかを確認する。
【００４４】
期待している位相差（遅延量）と差分があれば、期待する位相差になるように、遅延値調整レジスタ６の値を設定しなおし、期待する位相差になるまで、これらの動作を繰り返して位相差（遅延量）を調整していく。期待する位相差になった場合は、継続して位相差を確認するフローに移る。基準クロックＲＥＦＣＬＫのハイ・パルス幅と基準クロックＲＥＦＣＬＫと位相調整後の出力クロックＥＸＴＣＬＫの位相差パルス幅を測定し、常に両者のパルス幅を測定する。ノイズフィルタのパルス除去幅設定レジスタ７の設定と遅延値調整レジスタ６の遅延調整量の設定においては、前回の設定値を引き継ぐかたちとなる。
【００４５】
本実施形態の半導体装置１が動作中は、期待する位相差になっていることを確認し続けることになり、位相差にずれが生じた場合もすぐにその位相差を補正し、正確な位相差を維持することで、安定した動作を提供できる。
【００４６】
図４Ａ、図４Ｂは、本実施形態の動作を例示するフローチャートである。図４Ａ、図４Ｂを参照すると、ステップＳ１において、位相調整回路（ＥＸＴＣＬＫ位相調整回路）用の遅延値調整レジスタ６で、遅延調整量を設定する。初期設定では、期待する位相差になる遅延調整量を設定する。なお、後述するステップＳ１６からステップＳ１に処理が戻った場合は、期待する位相差との差分を考慮した遅延設定量を設定する。
【００４７】
ステップＳ２において、基準クロックＲＥＦＣＬＫのハイ・パルス幅が測定済みか確認する。測定済みの場合は、処理はステップＳ９に進み、そうでない場合は、処理はステップＳ３に進む。ステップＳ３において、ＲＥＦＣＬＫ用のノイズフィルタのパルス除去幅を設定する。初期設定では、ＲＥＦＣＬＫの半周期に対して十分小さい値を設定する。ステップＳ８からステップＳ３に処理が戻った場合は、前回の設定値＋１の値を設定する。ステップＳ１７からステップＳ３に処理が戻った場合は、前回の設定値−１の値を設定する。
【００４８】
ステップＳ４において、リジェクト結果格納Ｆ／Ｆ制御レジスタ８で、リジェクト結果格納Ｆ／Ｆ１２のセット端子への入力イネーブルをセットし、リセット端子へのリセットを解除する。ステップＳ５において、リジェクト結果格納Ｆ／Ｆ１２で、基準クロックＲＥＦＣＬＫのハイ・パルスがリジェクトできたかどうかを確認する。リジェクトできている場合は、処理はステップＳ９に進み、そうでない場合は、処理はステップＳ６に進む。
【００４９】
ステップＳ６において、リジェクト結果格納Ｆ／Ｆ制御レジスタ８で、リジェクト結果格納Ｆ／Ｆ１２のセット端子への入力イネーブルを解除する。ステップＳ７において、リジェクト結果格納Ｆ／Ｆ制御レジスタ８で、リジェクト結果格納Ｆ／Ｆ１２のリセット端子へのリセットをセットする。ステップＳ８において、基準クロックＲＥＦＣＬＫ用のノイズフィルタのパルス除去幅（前回の設定値）に＋１を加える。
【００５０】
ステップＳ９において、出力クロックＥＸＴＣＬＫ用のノイズフィルタのパルス除去幅を設定する。初期設定では、設定可能値の最小値を設定する。ステップＳ１４からステップＳ９に処理が戻った場合は、前回の設定値＋１の値を設定する。ステップＳ１７からステップＳ３、ステップＳ４、ステップＳ５を経由してステップＳ９に処理が戻った場合は、前回の設定値−１の値を設定する。
【００５１】
ステップＳ１０において、リジェクト結果格納Ｆ／Ｆ１２で、位相差検出回路５で生成した基準クロックＲＥＦＣＬＫと位相調整後の出力クロックＥＸＴＣＬＫの位相差パルスが、リジェクトできたかどうかを確認する。リジェクトできている場合は、処理はステップＳ１５に進み、そうでない場合は、処理はステップＳ１２に進む。
【００５２】
ステップＳ１２において、リジェクト結果格納Ｆ／Ｆ制御レジスタ８で、リジェクト結果格納Ｆ／Ｆ１２のセット端子への入力イネーブルを解除する。ステップＳ１３において、リジェクト結果格納Ｆ／Ｆ制御レジスタ８で、リジェクト結果格納Ｆ／Ｆ１２のリセット端子へのリセットをセットする。ステップＳ１４において、出力クロックＥＸＴＣＬＫ用のノイズフィルタのパルス除去幅（前回の設定値）に＋１を加える。
【００５３】
ステップＳ１５において、基準クロックＲＥＦＣＬＫのハイ・パルスの測定パルス幅と位相調整後の出力クロックＥＸＴＣＬＫの位相差パルスの測定パルス幅の比率から、現在の位相差を確認する。期待する位相差であれば処理はステップＳ１７に進み、そうでない場合は、位相調整が必要なので、処理はステップＳ１６に進む。
【００５４】
ステップＳ１６において、現在の位相差と期待する位相差の差分を確認する。その差分をステップＳ１にフィードバックする。ステップＳ１７において、基準クロックＲＥＦＣＬＫ用のノイズフィルタのパルス除去幅（前回の設定値）から−１を引き、出力クロックＥＸＴＣＬＫ用のノイズフィルタのパルス除去幅（前回の設定値）から−１を引き、その後処理はステップＳ３に進む。
【００５５】
図５は、基準クロックＲＥＦＣＬＫを対象とした場合の位相差検出回路５の動作を例示するタイミングチャートである。基準クロックＲＥＦＣＬＫを対象とした場合、セレクタ２２では、基準クロックＲＥＦＣＬＫが選択され、パルス幅Ｔ１の信号ＳＩＧ１としてそのセレクタ２２から出力される。
【００５６】
ノイズフィルタ２３において、遅延素子３１を通過しない信号ＳＩＧ１と、遅延素子３１の通過信号とをセレクタ３２で選択する。セレクタ３２によって選択された信号ＳＩＧ２を使用して、ＡＮＤセル３３とＮＯＲセル３４で、ＡＮＤ信号ＡＮＤ１とＮＯＲ信号ＮＯＲ１を作成する。
【００５７】
ＡＮＤ信号ＡＮＤ１とＮＯＲ信号ＮＯＲ１を使用して、セット・リセット付きＦ／Ｆ３５でノイズフィルタ結果Ｑ２を作成し、ＡＮＤセル２４の一方に入力する。ＡＮＤセル２４の他方には、リジェクト結果格納Ｆ／Ｆ制御レジスタ８からのイネーブル制御信号ｅｎが入力され、そのＡＮＤ結果である信号ＡＮＤ２がリジェクト結果格納Ｆ／Ｆ１２のセット端子Ｓに入力される。
【００５８】
図５に示されているように、信号ＳＩＧ２は、遅延素子３１によって、信号ＳＩＧ１に対して遅延が生じている。図５のノイズフィルタ結果Ｑ２は、パルス除去幅の設定が不足しており（信号ＳＩＧ１が通過する遅延素子３１の数が不足しており）、フィルタリングができていない時のセット・リセット付きＦ／Ｆ３５からの出力Ｑ２になる。
【００５９】
図５の例では、ノイズフィルタ結果Ｑ２がＨｉｇｈになるので、リジェクト結果格納Ｆ／Ｆ１２のセット端子Ｓには、イネーブル信号ｅｎがセットされている時には、“１”がセットされ、リジェクト結果格納Ｆ／Ｆ１２の出力信号ｒｅｓｕｌｔ１は、Ｈｉｇｈが出力される。パルス除去幅を増やす方向でパルス除去幅設定レジスタの設定値を設定していけば、信号ＳＩＧ２が信号ＳＩＧ１に対してさらに遅れる。その場合の信号例をＳＩＧ２＿ｄ、ＡＮＤ１＿ｄ、ＮＯＲ１＿ｄ、Ｑ２＿ｄ、ｒｅｓｕｌｔ１＿ｄで示す。
【００６０】
この場合、ノイズフィルタ結果Ｑ２＿ｄがＨｉｇｈにならない状態が発生し、フィルタリングできる状態となり、リジェクト結果格納Ｆ／Ｆ１２には、“１”がセットされず、リジェクト結果格納Ｆ／Ｆ１２の出力信号ｒｅｓｕｌｔ１＿ｄは、Ｌｏｗが出力される。
【００６１】
図６は、パルス幅Ｔ２の位相差パルスＰＵＬＳＥ１を対象とした場合の、位相差検出回路５の動作を例示するタイミングチャートである。位相差パルスＰＵＬＳＥ１を対象とした場合、セレクタ２２では、位相差パルスＰＵＬＳＥ１が選択され、信号ＳＩＧ１としてそのセレクタ２２から出力される。
【００６２】
位相差パルス生成回路２１では、基準クロックＲＥＦＣＬＫと出力クロックＥＸＴＣＬＫからセット・リセット付きＦ／Ｆ２７を使用して信号Ｑ１が作成される。その信号Ｑ１と基準クロックＲＥＦＣＬＫの反転信号のＡＮＤをＡＮＤセル２５でとって、基準クロックＲＥＦＣＬＫと出力クロックＥＸＴＣＬＫの位相差パルスＰＵＬＳＥ１を生成する。
【００６３】
位相差パルスＰＵＬＳＥ１を対象とした場合、セレクタ２２では、位相差パルスＰＵＬＳＥ１が選択され、パルス幅Ｔ２の信号ＳＩＧ１として、そのセレクタ２２から出力される。ノイズフィルタ２３では、遅延素子３１を通過しない信号ＳＩＧ１と遅延素子３１の通過信号とをセレクタ３２で選択する。セレクタ３２は選択した結果を、信号ＳＩＧ２として出力する。その信号ＳＩＧ２を使用して、ＡＮＤセル３３とＮＯＲセル３４で、ＡＮＤ信号ＡＮＤ１とＮＯＲ信号ＮＯＲ１を作成する。
【００６４】
ＡＮＤ信号ＡＮＤ１とＮＯＲ信号ＮＯＲ１を使用して、セット・リセット付きＦ／Ｆ３５でノイズフィルタ結果Ｑ２を作成し、ＡＮＤセル２４の一方に入力する。ＡＮＤセル２４の他方には、リジェクト結果格納Ｆ／Ｆ制御レジスタ８からのイネーブル制御信号ｅｎが入力され、そのＡＮＤ結果である信号ＡＮＤ２がリジェクト結果格納Ｆ／Ｆ１２のセット端子Ｓに入力される。
【００６５】
図６の信号ＳＩＧ２は、遅延素子３１によって、信号ＳＩＧ１に対して遅延が生じている。図６のノイズフィルタ結果Ｑ２は、パルス除去幅の設定が不足しており（信号ＳＩＧ１が通過する遅延素子３１の数が不足しており）、フィルタリングができていない時のセット・リセット付きＦ／Ｆ３５からの出力Ｑ２になる。図６の例では、ノイズフィルタ結果Ｑ２がＨｉｇｈになるので、リジェクト結果格納Ｆ／Ｆ１２のセット端子Ｓには、イネーブル信号ｅｎがセットされている時には、“１”がセットされ、リジェクト結果格納Ｆ／Ｆ１２の出力信号ｒｅｓｕｌｔ１は、Ｈｉｇｈが出力される。
【００６６】
パルス除去幅を増やす方向でパルス除去幅設定レジスタの設定値を設定していけば、信号ＳＩＧ２が信号ＳＩＧ１に対してさらに遅れる。その場合の信号例をＳＩＧ２＿ｄ、ＡＮＤ１＿ｄ、ＮＯＲ１＿ｄ、Ｑ２＿ｄ、ｒｅｓｕｌｔ１＿ｄで示す。
【００６７】
この場合、ノイズフィルタ結果Ｑ２＿ｄがＨｉｇｈにならない状態が発生し、フィルタリングできる状態となり、リジェクト結果格納Ｆ／Ｆ１２には、“１”がセットされず、リジェクト結果格納Ｆ／Ｆ１２の出力信号ｒｅｓｕｌｔ１＿ｄは、Ｌｏｗが出力される。
【００６８】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００６９】
また、上述の実施形態で説明してきた位相調整回路及び位相調整方法は、自動車分野におけるカーナビゲーションシステム（以降カーナビ）などに適用することが可能である。近年の自動車分野において、カーナビは車載装備として不可欠になってきている。また、現在普及しているカーナビには、経路案内を行う機能以外に、エンターテイメント情報等を提供する機能が備えられている場合がある。このような情報機器としての高機能化に伴って、カーナビの市場は拡大し続けている。さらにカーナビは、便利・快適・安全の情報機器として高性能化が進められ、高機能なシステム上の設計段階で、厳しいＡＣスペックの達成・改善を考慮する必要が生じてきている。上述の実施形態で説明してきた位相調整回路及び位相調整方法を適用することによって、カーナビに求められている厳しいＡＣスペックに対応することが可能となる。
【００７０】
さらに、近年のプロセスの微細化、及び、コスト削減の顕著化に伴い、ＬＳＩのチップ面積を増大させることなく、半導体装置と表示出力装置の間のインターフェース用クロックの、製造ばらつきや使用条件の影響を受けない安定した位相調整の要求が高まってきている。上述の実施形態で説明してきた位相調整回路及び位相調整方法は、製造ばらつきや使用条件の影響を受けない安定的な位相調整を実現することが可能となる。
【符号の説明】
【００７１】
１…半導体装置
２…ＣＰＵ
３…ＬＳＩ
４…内部論理回路
５…位相差検出回路
６…遅延値調整レジスタ
７…パルス除去幅設定レジスタ
８…リジェクト結果格納Ｆ／Ｆ制御レジスタ
９…可変遅延回路
１０…可変遅延回路制御デコーダ
１１…出力回路
１２…リジェクト結果格納Ｆ／Ｆ
１３…出力Ｆ／Ｆ
１４…出力バッファ
２１…位相差パルス生成回路
２２…セレクタ
２３…ノイズフィルタ
２４…ＡＮＤセル
２５…ＡＮＤセル
２６…ＮＯＲセル
２７…セット・リセット付きＦ／Ｆ
３１…遅延素子
３２…セレクタ
３３…ＡＮＤセル
３４…ＮＯＲセル
３５…セット・リセット付きＦ／Ｆ
ＲＥＦＣＬＫ…基準クロック
ＥＸＴＣＬＫ…出力クロック
１０１…ＬＳＩ
１０２…ＣＰＵ
１１１…内部論理回路
１１２…入出力回路
１１３…自動タイミング補正回路
１１４…受信データ格納レジスタ
１１５…入力回路
１１６…出力回路
１１７…クロック再生回路
１１８…位相調整回路
１１９…可変遅延回路
１２０…可変遅延回路
１２１…可変遅延回路
１２２…可変遅延回路
１２３…デコーダ
１２４…デコーダ
１２５…デコーダ
１２６…デコーダ
１２７…分周回路
１２８…分周回路
１２９…遅延制御値格納レジスタ
ＲＦＣＬＫ…基準クロック入力端子
ＦＢＣＬＫ…帰還クロック入力端子
ＣＬＫＯＵＴ…クロック出力端子
Ｑ１…信号
Ｑ２…ノイズフィルタ結果
ｒｅｓｅｔ１…信号
ｒｅｓｅｔ２…信号
ＮＯＲ１…ＮＯＲ信号
ＡＮＤ１…ＡＮＤ信号
ＡＮＤ２…ＡＮＤ信号
ＰＵＬＳＥ１…位相差パルス
ｒｅｓｕｌｔ１…リジェクト結果
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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