Podtech/llm-jp-corpus-v4-ja_patent huggingface dataset:
【手続補正書】
【提出日】平成26年7月22日(2014.7.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の駆動回路と、
第２の駆動回路と、
第３の駆動回路と、
第４の駆動回路と、
メモリセルアレイと、を有し、
前記メモリセルアレイは、前記第１の駆動回路の上に設けられた領域を有し、
前記メモリセルアレイは、前記第２の駆動回路の上に設けられた領域を有し、
前記メモリセルアレイは、前記第３の駆動回路の上に設けられた領域を有し、
前記メモリセルアレイは、前記第４の駆動回路の上に設けられた領域を有し、
前記メモリセルアレイは、トランジスタと、容量素子とを有し、
前記トランジスタは、チャネル形成領域に酸化物半導体層を有し、
前記第１の駆動回路は、前記第２の駆動回路と、前記メモリセルアレイの中心点に対して点対称となるように配置され、
前記第３の駆動回路は、前記第４の駆動回路と、前記メモリセルアレイの中心点に対して点対称となるように配置される、ことを特徴とする半導体装置。
【請求項２】
第１の駆動回路と、
第２の駆動回路と、
第３の駆動回路と、
第４の駆動回路と、
メモリセルアレイと、を有し、
前記メモリセルアレイは、前記第１の駆動回路の上に設けられた領域を有し、
前記メモリセルアレイは、前記第２の駆動回路の上に設けられた領域を有し、
前記メモリセルアレイは、前記第３の駆動回路の上に設けられた領域を有し、
前記メモリセルアレイは、前記第４の駆動回路の上に設けられた領域を有し、
前記メモリセルアレイは、トランジスタと、容量素子とを有し、
前記トランジスタは、チャネル形成領域に酸化物半導体層を有し、
前記第１の駆動回路は、前記第２の駆動回路と、前記メモリセルアレイの中心点に対して点対称となるように配置され、
前記第３の駆動回路は、前記第４の駆動回路と、前記メモリセルアレイの中心点に対して点対称となるように配置され、
前記第３の駆動回路は、前記第１の駆動回路及び前記第２の駆動回路に対して、垂直方向に配置され、
前記第４の駆動回路は、前記第１の駆動回路及び前記第２の駆動回路に対して、垂直方向に配置される、ことを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１の駆動回路は、第１のコラムデコーダ及び第１のセンスアンプ部を有し、
前記第２の駆動回路は、第２のコラムデコーダ及び第２のセンスアンプ部を有し、
前記第３の駆動回路は、ローデコーダを有し、
前記第４の駆動回路は、ローデコーダを有する、ことを特徴とする半導体装置。
【請求項４】
前記第１乃至請求項３のいずれか一において、
前記第１の駆動回路は、第１のトランジスタを有し、
前記第２の駆動回路は、第２のトランジスタを有し、
前記第３の駆動回路は、第３のトランジスタを有し、
前記第４の駆動回路は、第４のトランジスタを有し、
前記第１のトランジスタ乃至前記第４のトランジスタはそれぞれ、チャネル形成領域に、酸化物半導体以外の材料を含む、ことを特徴とする半導体装置。
【請求項５】
前記第１乃至請求項４のいずれか一において、
前記容量素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間の誘電体膜とを有し、
前記第１の電極は、前記トランジスタのソース電極及びドレイン電極と、同一材料を有し、
前記第２の電極は、前記トランジスタのゲート電極と、同一材料を有し、
前記誘電体膜は、前記トランジスタのゲート絶縁膜と、同一材料を有する、ことを特徴とする半導体装置。
【請求項６】
前記第１乃至請求項５のいずれか一において、
前記第１のトランジスタ乃至前記第４のトランジスタのいずれか一は、絶縁層を介して、前記トランジスタと重なり、
前記絶縁層は、多孔性の材料を有する、ことを特徴とする半導体装置。
【手続補正書】
【提出日】平成26年5月27日(2014.5.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のビット線と、
第１のワード線と、
第２のワード線と、
第３のワード線と、
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１のメモリセルは、前記第１のビット線と、前記第１のワード線との交差部にあり、
前記第２のメモリセルは、前記第１のビット線と、前記第２のワード線との交差部にあり、
前記第１のメモリセル及び前記第２のメモリセルはそれぞれ、
第１のトランジスタと、
第２のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタは、シリコン半導体層を有し、
前記第２のトランジスタは、酸化物半導体層を有し、
前記第１のメモリセルにおいて、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
前記第２のメモリセルにおいて、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
前記第１のビット線は、前記第１のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のビット線は、前記第１のメモリセルの前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のビット線は、前記第２のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のビット線は、前記第２のメモリセルの前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のワード線は、前記第１のメモリセルの前記第２のトランジスタのゲートと電気的に接続され、
前記第２のワード線は、前記第１のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のワード線は、前記第１のメモリセルの前記容量素子の第２の電極と電気的に接続され、
前記第２のワード線は、前記第２のメモリセルの第２のトランジスタのゲートと電気的に接続され、
前記第３のワード線は、前記第２のメモリセルの第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のワード線は、前記第２のメモリセルの前記容量素子の第２の電極と電気的に接続され、
前記酸化物半導体層は、Ｃ軸配向した結晶領域を有することを特徴とする半導体装置。
【請求項２】
第１のビット線と、
第１のワード線と、
第２のワード線と、
第３のワード線と、
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１のメモリセルは、前記第１のビット線と、前記第１のワード線との交差部にあり、
前記第２のメモリセルは、前記第１のビット線と、前記第２のワード線との交差部にあり、
前記第１のメモリセル及び前記第２のメモリセルはそれぞれ、
第１のトランジスタと、
第２のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタは、シリコン半導体層を有し、
前記第２のトランジスタは、酸化物半導体層を有し、
前記第１のメモリセルにおいて、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
前記第２のメモリセルにおいて、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
前記第１のビット線は、前記第１のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のビット線は、前記第１のメモリセルの前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のビット線は、前記第２のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のビット線は、前記第２のメモリセルの前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のワード線は、前記第１のメモリセルの前記第２のトランジスタのゲートと電気的に接続され、
前記第２のワード線は、前記第１のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のワード線は、前記第１のメモリセルの前記容量素子の第２の電極と電気的に接続され、
前記第２のワード線は、前記第２のメモリセルの第２のトランジスタのゲートと電気的に接続され、
前記第３のワード線は、前記第２のメモリセルの第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のワード線は、前記第２のメモリセルの前記容量素子の第２の電極と電気的に接続され、
前記酸化物半導体層は、第１の結晶部分と、第２の結晶部分を有し、
前記第１の結晶部分と、前記第２の結晶部分との境界が明確でないことを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第２のトランジスタは、前記第１のトランジスタと導電型が異なることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎ、またはＩｎ、Ｓｎ及びＺｎを含むことを特徴とする半導体装置。
【手続補正書】
【提出日】平成26年7月24日(2014.7.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース線と、ビット線と、第１のワード線と、第２のワード線と、第１の信号線と、第２の信号線と、選択線と、選択トランジスタと、第１のメモリセルと、第２のメモリセルとを有し、
前記第１のメモリセルと、前記第２のメモリセルとは、前記ビット線とソース線との間に直列に接続され、
前記第１のメモリセルと、前記第２のメモリセルとはそれぞれ、
第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、
第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、
容量素子とを有し、
前記第１のゲート端子と、前記第２のソース端子と、前記容量素子の一方の端子とは、電気的に接続され、
前記第１の信号線は、前記第１のメモリセルの前記第２のドレイン端子と、前記第２のメモリセルの前記第２のドレイン端子と電気的に接続され、
前記第２の信号線は、前記第１のメモリセルの前記第２のゲート端子と、前記第２のメモリセルの前記第２のゲート端子と電気的に接続され、
前記第１のワード線は、前記第１のメモリセルの前記容量素子の他方の端子と電気的に接続され、
前記第２のワード線は、前記第２のメモリセルの前記容量素子の他方の端子と電気的に接続され、
前記選択線は、前記選択トランジスタのゲート端子と電気的に接続され、
前記ビット線は、前記選択トランジスタを介して前記第１のメモリセルの前記第１のドレイン端子と電気的に接続され、
前記第１のメモリセルの前記第１のソース端子と、前記第２のメモリセルの前記第１のドレイン端子とは、電気的に接続され、
前記ソース線は、前記第２のメモリセルの前記第１のソース端子と電気的に接続され、
前記第２のトランジスタは、酸化物半導体を有する半導体装置。
【請求項２】
ソース線と、ビット線と、第１のワード線と、第２のワード線と、第１の信号線と、第２の信号線と、第１の選択線と、第２の選択線と、第１の選択トランジスタと、第２の選択トランジスタと、第１のメモリセルと、第２のメモリセルとを有し、
前記第１のメモリセルと、前記第２のメモリセルとは、前記ビット線とソース線との間に直列に接続され、
前記第１のメモリセルと、前記第２のメモリセルとはそれぞれ、
第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、
第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、
容量素子とを有し、
前記第１のゲート端子と、前記第２のソース端子と、前記容量素子の一方の端子とは、電気的に接続され、
前記第１の信号線は、前記第１のメモリセルの前記第２のドレイン端子と、前記第２のメモリセルの前記第２のドレイン端子と電気的に接続され、
前記第２の信号線は、前記第１のメモリセルの前記第２のゲート端子と、前記第２のメモリセルの前記第２のゲート端子と電気的に接続され、
前記第１のワード線は、前記第１のメモリセルの前記容量素子の他方の端子と電気的に接続され、
前記第２のワード線は、前記第２のメモリセルの前記容量素子の他方の端子と電気的に接続され、
前記第１の選択線は、前記第１の選択トランジスタのゲート端子と電気的に接続され、
前記第２の選択線は、前記第２の選択トランジスタのゲート端子と電気的に接続され、
前記ビット線は、前記第１の選択トランジスタを介して前記第１のメモリセルの前記第１のドレイン端子と電気的に接続され、
前記第１のメモリセルの前記第１のソース端子と、前記第２のメモリセルの前記第１のドレイン端子とは、電気的に接続され、
前記ソース線は、前記第２のトランジスタを介して前記第２のメモリセルの前記第１のソース端子と電気的に接続され、
前記第２のトランジスタは、酸化物半導体を有する半導体装置。
【請求項３】
ソース線と、ビット線と、ｍ（ｍは２以上の自然数）本のワード線と、第１の信号線と、第２の信号線と、第１の選択線と、第２の選択線と、
前記ソース線と前記ビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、
ゲート端子が前記第１の選択線と電気的に接続された第１の選択トランジスタと、
ゲート端子が前記第２の選択線と電気的に接続された第２の選択トランジスタとを有し、
前記第１乃至第ｍのメモリセルはそれぞれ、
第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、
第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、
容量素子を有し、
前記第２のトランジスタは酸化物半導体を有し、
前記ソース線は、前記第２の選択トランジスタを介して、第ｍのメモリセルの前記第１のソース端子と電気的に接続され、
前記ビット線は、前記第１の選択トランジスタを介して、第１のメモリセルの前記第１のドレイン端子と電気的に接続され、
前記第１の信号線は、前記第１乃至第ｍのメモリセルの前記第２のドレイン端子と電気的に接続され、
前記第２の信号線は、前記第１乃至第ｍのメモリセルの前記第２のゲート端子と電気的に接続され、
前記第ｌ（ｌは２以上ｍ以下の自然数）のメモリセルの第１のドレイン端子は、第（ｌ−１）のメモリセルの第１のソース端子と電気的に接続され、
前記第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、前記第ｋのメモリセルの前記容量素子の端子の一方と電気的に接続され、
前記第ｋのメモリセルの第２のソース端子は、前記第ｋのメモリセルの第１のゲート端子と、前記第ｋのメモリセルの容量素子の端子の他方と電気的に接続される半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第１のトランジスタはシリコンを有する半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記酸化物半導体として、Ｉｎ、ＧａおよびＺｎを含んでなる酸化物半導体材料を有する半導体装置。
【手続補正書】
【提出日】平成26年7月22日(2014.7.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の配線と、第２の配線と、第３の配線と、第４の配線と、メモリセルとを有し、
前記メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第１のトランジスタは、ｐチャネル型のトランジスタであり、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方と、前記容量素子の一方の電極とは、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方と、前記第２のトランジスタのソース又はドレインの他方と、前記第１の配線とは、電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方と、前記第２の配線とは電気的に接続され、
前記第２のトランジスタのゲートと、前記第３の配線とは、電気的に接続され、
前記容量素子の電極の他方と、前記第４の配線とは、電気的に接続されることを特徴とする半導体装置。
【請求項２】
第１の配線と、第２の配線と、第３の配線と、メモリセルとを有し、
前記メモリセルは、第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタは、ｐチャネル型のトランジスタであり、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方とは、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方と、前記第２のトランジスタのソース又はドレインの他方と、前記第１の配線とは、電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方と、前記第２の配線とは、電気的に接続され、
前記第２のトランジスタのゲートは、前記第３の配線と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
第１列の第１の配線と、第２列の第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のメモリセルと、第２のメモリセルとを有し、
前記第１のメモリセルと、前記第２のメモリセルとはそれぞれ、第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第１のトランジスタは、ｐチャネル型のトランジスタであり、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方と、前記容量素子の一方の電極とは、電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方と、前記第２の配線とは、電気的に接続され、
前記第２のトランジスタのゲートと、前記第３の配線とは、電気的に接続され、
前記容量素子の他方の電極と、前記第４の配線とは、電気的に接続され、
前記第１のメモリセルにおいて、前記第１のトランジスタのソース又はドレインの一方と、前記第２のトランジスタのソース又はドレインの他方と、前記第１列の第１の配線とは、電気的に接続され、
前記第２のメモリセルにおいて、前記第１のトランジスタのソース又はドレインの一方と、前記第２のトランジスタのソース又はドレインの他方と、前記第２列の第１の配線とは、電気的に接続されることを特徴とする半導体装置。
【請求項４】
請求項３において、
電位切り替え回路を有し、
前記電位切り替え回路の端子の一と、前記第２の配線とは、電気的に接続され、
前記電位切り替え回路は、書き込み期間において、前記第２の配線に接地電位を供給する機能を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１のトランジスタのチャネル形成領域と、前記第２のトランジスタのチャネル形成領域とは、異なる半導体材料を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第２のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一において、
前記第２のトランジスタは、前記第１のトランジスタ上に重なる領域を有することを特徴とする半導体装置。
【手続補正書】
【提出日】平成26年5月30日(2014.5.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のビット線と、
第１のワード線と、
第２のワード線と、
第３のワード線と、
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１のメモリセルは、前記第１のビット線と、前記第１のワード線との交差部にあり、
前記第２のメモリセルは、前記第１のビット線と、前記第２のワード線との交差部にあり、
前記第１のメモリセル及び前記第２のメモリセルはそれぞれ、
第１のトランジスタと、
第２のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタは、シリコン半導体層を有し、
前記第２のトランジスタは、酸化物半導体層を有し、
前記第１のメモリセルにおいて、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
前記第２のメモリセルにおいて、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
前記第１のビット線は、前記第１のメモリセルの前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のビット線は、前記第２のメモリセルの前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のワード線は、前記第１のメモリセルの前記第２のトランジスタのゲートと電気的に接続され、
前記第２のワード線は、前記第１のメモリセルの前記容量素子の第２の電極と電気的に接続され、
前記第２のワード線は、前記第２のメモリセルの前記第２のトランジスタのゲートと電気的に接続され、
前記第３のワード線は、前記第２のメモリセルの前記容量素子の第２の電極と電気的に接続され、
前記第１のメモリセルの前記第１のトランジスタのソース又はドレインの一方は、前記第２のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記酸化物半導体層は、Ｃ軸配向した結晶領域を有することを特徴とする半導体装置。
【請求項２】
第１のビット線と、
第１のワード線と、
第２のワード線と、
第３のワード線と、
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１のメモリセルは、前記第１のビット線と、前記第１のワード線との交差部にあり、
前記第２のメモリセルは、前記第１のビット線と、前記第２のワード線との交差部にあり、
前記第１のメモリセル及び前記第２のメモリセルはそれぞれ、
第１のトランジスタと、
第２のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタは、シリコン半導体層を有し、
前記第２のトランジスタは、酸化物半導体層を有し、
前記第１のメモリセルにおいて、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
前記第２のメモリセルにおいて、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
前記第１のビット線は、前記第１のメモリセルの前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のビット線は、前記第２のメモリセルの前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のワード線は、前記第１のメモリセルの前記第２のトランジスタのゲートと電気的に接続され、
前記第２のワード線は、前記第１のメモリセルの前記容量素子の第２の電極と電気的に接続され、
前記第２のワード線は、前記第２のメモリセルの前記第２のトランジスタのゲートと電気的に接続され、
前記第３のワード線は、前記第２のメモリセルの前記容量素子の第２の電極と電気的に接続され、
前記第１のメモリセルの前記第１のトランジスタのソース又はドレインの一方は、前記第２のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記酸化物半導体層は、第１の結晶部分と、第２の結晶部分とを有し、
前記第１の結晶部分と、前記第２の結晶部分との境界は明確でないことを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎ、またはＩｎ、Ｓｎ及びＺｎを含むことを特徴とする半導体装置。
【手続補正書】
【提出日】平成26年7月28日(2014.7.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】記憶素子
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタと、
ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの一方に電気的に接続された第２のトランジスタと、
ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続された第３のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの一方並びに前記第２のトランジスタのソース及びドレインの一方に電気的に接続された容量素子と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする記憶素子。
【請求項２】
ゲートが第１の信号線に電気的に接続され、ソース及びドレインの一方がデータ線に電気的に接続された第１のトランジスタと、
ゲートが第２の信号線に電気的に接続され、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が固定電位線に電気的に接続された第３のトランジスタと、
ゲートがワード線に電気的に接続され、ソース及びドレインの一方がビット線に電気的に接続され、ソース及びドレインの他方が前記第３のトランジスタのソース及びドレインの他方に電気的に接続された第４のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの他方並びに前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、他方の電極が前記固定電位線に電気的に接続された容量素子と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする記憶素子。
【請求項３】
ゲートが第１の信号線に電気的に接続され、ソース及びドレインの一方がデータ線に電気的に接続された第１のトランジスタと、
ゲートが第２の信号線に電気的に接続され、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がビット線に電気的に接続された第３のトランジスタと、
ゲートがワード線に電気的に接続され、ソース及びドレインの一方が前記第３のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が固定電位線に電気的に接続された第４のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの他方並びに前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、他方の電極が前記固定電位線に電気的に接続された容量素子と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする記憶素子。
【請求項４】
ゲートが第１の信号線に電気的に接続され、ソース及びドレインの一方がデータ線に電気的に接続された第１のトランジスタと、
ゲートが第２の信号線に電気的に接続され、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がビット線に電気的に接続され、ソース及びドレインの他方が固定電位線に電気的に接続された第３のトランジスタと、
一方の電極が前記第１のトランジスタのソース及びドレインの他方並びに前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、他方の電極がワード線に電気的に接続された容量素子と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする記憶素子。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第３のトランジスタのチャネル領域が単結晶シリコンによって形成されることを特徴とする記憶素子。
【請求項６】
請求項１乃至４のいずれか一項において、
前記第３のトランジスタのチャネル領域が前記酸化物半導体によって形成されることを特徴とする記憶素子。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記容量素子が前記第３のトランジスタのゲート絶縁膜として機能する第１の絶縁層及び前記第１の絶縁層と異なる絶縁層である第２の絶縁層を誘電体として含むことを特徴とすることを特徴とする記憶素子。
【手続補正書】
【提出日】平成26年7月30日(2014.7.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】センサ
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１入射方向から第１入射角を有する光が入射する複数の第１フォトセンサと、
前記第１入射方向とは異なる第２入射方向から第２入射角を有する光が入射する複数の第２フォトセンサと、を有し、
前記複数の第１フォトセンサのうち少なくとも２つは、前記第１入射角が互いに異なることを特徴とするセンサ。
【請求項２】
第１入射方向から第１入射角を有する光が入射する複数の第１フォトセンサと、
前記第１入射方向とは異なる第２入射方向から第２入射角を有する光が入射する複数の第２フォトセンサと、を有し、
前記複数の第１フォトセンサのうち、前記第１入射方向の上流側の一つの第１フォトセンサの方が、前記第１入射方向の下流側の他の一つの第１フォトセンサよりも、前記第１入射角が大きいことを特徴とするセンサ。
【請求項３】
第１入射方向から第１入射角を有する光が入射する複数の第１フォトセンサと、
前記第１入射方向とは異なる第２入射方向から第２入射角を有する光が入射する複数の第２フォトセンサと、を有し、
前記複数の第１フォトセンサのうち少なくとも２つは、前記第１入射角が互いに異なり、
前記複数の第２フォトセンサのうち少なくとも２つは、前記第２入射角が互いに異なることを特徴とするセンサ。
【請求項４】
第１入射方向から第１入射角を有する光が入射する複数の第１フォトセンサと、
前記第１入射方向とは異なる第２入射方向から第２入射角を有する光が入射する複数の第２フォトセンサと、を有し、
前記複数の第１フォトセンサのうち、前記第１入射方向の上流側の一つの第１フォトセンサの方が、前記第１入射方向の下流側の他の一つの第１フォトセンサよりも、前記第１入射角が大きく、
前記複数の第２フォトセンサのうち、前記第２入射方向の上流側の一つの第２フォトセンサの方が、前記第２入射方向の下流側の他の一つの第２フォトセンサよりも、前記第２入射角が大きいことを特徴とするセンサ。
【請求項５】
請求項１乃至請求項４のいずれか１項において、
前記複数の第１フォトセンサ、または前記複数の第２フォトセンサは、入射する光の強度により流れる電流値が定まるフォトダイオードと、前記電流値により蓄積される電荷の量が定まり、なおかつ前記電荷の量を情報として含む出力信号を生成する増幅回路と、をそれぞれ有し、
前記増幅回路は、酸化物半導体を有するトランジスタを有することを特徴とするセンサ。
【手続補正書】
【提出日】平成26年9月23日(2014.9.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１乃至第３のトランジスタを有し、
前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、第２の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、第３の配線と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、第５の配線と電気的に接続され、
前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有していることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記酸化物半導体は、ＩｎとＳｎとＺｎとを有していることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１のトランジスタのオフ電流は、２７℃において、１０Ｖの電位がソースとドレインの間に印加されたとき、チャネル幅あたり１ｚＡ／μｍ以下であることを特徴とする半導体装置。
【手続補正書】
【提出日】平成26年9月23日(2014.9.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタと、
第２のトランジスタと、
整流素子と、を有し、
前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、第２の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、第３の配線と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記整流素子の第１の電極と電気的に接続され、
前記整流素子の第２の電極は、第４の配線と電気的に接続され、
前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有していることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記酸化物半導体は、ＩｎとＳｎとＺｎとを有していることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１のトランジスタのオフ電流は、２７℃において、１０Ｖの電位がソースとドレインの間に印加されたとき、チャネル幅あたり１ｚＡ／μｍ以下であることを特徴とする半導体装置。
【手続補正書】
【提出日】平成26年10月20日(2014.10.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の半導体領域と、
前記第１の半導体領域上の、絶縁領域と、
前記絶縁領域上の、第２の半導体領域と、
前記第２の半導体領域上の、絶縁層と、
前記絶縁層上の、酸化物半導体層と、
前記酸化物半導体層と電気的に接続された、ソース電極と、
前記酸化物半導体層と電気的に接続された、ドレイン電極と、
前記第２の半導体領域と電気的に接続された、配線とを有し、
前記ソース電極と、前記ドレイン電極と、前記配線とは、同一工程を経て形成されたことを特徴とする半導体装置。
【請求項２】
第１の半導体領域と、
前記第１の半導体領域上の、絶縁領域と、
前記絶縁領域上の、第２の半導体領域と、
前記第２の半導体領域上の、絶縁層と、
前記絶縁層上の、酸化物半導体層と、
前記酸化物半導体層と電気的に接続された、ソース電極と、
前記酸化物半導体層と電気的に接続された、ドレイン電極と、を有し、
前記第２の半導体領域は、不純物領域を有し、
前記不純物領域と電気的に接続された、配線とを有し、
前記ソース電極と、前記ドレイン電極と、前記配線とは、同一工程を経て形成されたことを特徴とする半導体装置。
【請求項３】
第１の半導体領域と、
前記第１の半導体領域上の、絶縁領域と、
前記絶縁領域上の、第２の半導体領域と、
前記第２の半導体領域上の、絶縁層と、
前記絶縁層上の、酸化物半導体層と、
前記酸化物半導体層と電気的に接続された、ソース電極と、
前記酸化物半導体層と電気的に接続された、ドレイン電極と、を有し、
前記第１の半導体領域は、不純物領域を有し、
前記不純物領域と電気的に接続された、配線とを有し、
前記ソース電極と、前記ドレイン電極と、前記配線とは、同一工程を経て形成されたことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第２の半導体領域を有する第１のトランジスタと、
前記酸化物半導体層を有する第２のトランジスタと、
バスインターフェースと、
制御装置と、
前記制御装置により制御され、演算処理におけるデータを一時的に保持するキャッシュメモリと、
Ｎ個（Ｎは３以上の自然数）のレジスタと、
前記レジスタから読み込んだ命令信号を翻訳し、翻訳した命令信号を前記制御装置に出力する命令デコーダと、
前記制御装置により制御され、演算処理を行う演算論理ユニットと、を有し、
前記レジスタは、複数の単位記憶装置を有し、
前記第１のトランジスタは、前記単位記憶装置に設けられ、
前記第２のトランジスタは、前記単位記憶装置に設けられたことを特徴とする半導体装置。
【手続補正書】
【提出日】平成26年10月21日(2014.10.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルを有するセルアレイと、
ワード線駆動回路と、
データ線駆動回路と、を有し、
前記ワード線駆動回路は、前記セルアレイの下方に配置され、
前記データ線駆動回路は、前記セルアレイの下方に配置され、
前記ワード線駆動回路は、前記メモリセルのワード線の延在方向と沿うように配置され、
前記データ線駆動回路は、前記メモリセルのデータ線の延在方向と沿うように配置されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ワード線は、第１のコンタクトホールを介して、前記ワード線駆動回路と電気的に接続され、
前記データ線は、第２のコンタクトホールを介して、前記データ線駆動回路と電気的に接続され、
前記第１のコンタクトホールは、前記セルアレイと重なる領域に複数あり、
前記第２のコンタクトホールは、前記セルアレイと重なる領域に複数あることを特徴とする半導体装置。
【手続補正書】
【提出日】平成26年10月10日(2014.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
本体部と、２本のリード電極からなる足部とからなる複数の半導体レーザと、
該半導体レーザの本体部を保持する受け面を有し、前記半導体レーザの足部を挿入する貫通孔を備えたレーザホルダと、
前記半導体レーザのそれぞれのリード電極を挿入する貫通孔が形成された電極挿入部を複数有するインシュレータと、
前記複数の半導体レーザの少なくとも２個以上を電気的直列に接続するための配線基材とを含み、
前記インシュレータは、前記複数の半導体レーザの配列方向と同方向に、前記電極挿入部の間を接続するための連結部を有し、
前記配線基材には、前記半導体レーザのそれぞれのリード電極を挿入する第１の貫通孔が設けられてなることを特徴とするレーザアレイ光源ユニット。
【請求項２】
前記レーザホルダには、前記レーザホルダの受け面が形成された面から見た反対面に放熱面が形成され、
該放熱面と接触する受熱面を有する冷却装置がさらに含まれてなる請求項１記載のレーザアレイ光源ユニット。
【請求項３】
前記リード電極を挿入する前記インシュレータの貫通孔は、
前記リード電極を挿入するリード電極挿入口と、
挿入方向に沿ってテーパ状に縮径されて形成された細径部と、
該細径部から逆テーパ状に拡径されたリード電極出口とを有することを特徴とする請求項１記載のレーザアレイ光源ユニット。
【請求項４】
前記半導体レーザのそれぞれのリード電極を挿入する、前記配線基材の第１の貫通孔の孔径は、前記インシュレータの貫通孔の細径部よりも大きいことを特徴とする請求項３に記載のレーザアレイ光源ユニット。
【請求項５】
前記配線基材のうち、前記インシュレータに沿って配列された半導体レーザの各列に対してそれぞれ設けられた列配線部の幅は、前記インシュレータの幅とほぼ等しいことを特徴とする請求項４記載のレーザアレイ光源ユニット。
【請求項６】
前記インシュレータの前記連結部は、前記電極挿入部の前記リード電極出口が形成された面と面一に形成されてなることを特徴とする請求項５に記載のレーザアレイ光源ユニット。
【請求項７】
前記配線基材は、前記リード電極を挿入する第１の貫通孔とは異なる第２の貫通孔を有し、
該第２の貫通孔は、
前記レーザホルダに基準ピンが設けられる場合において、該基準ピンを通す孔であり、
前記第２の貫通孔に前記基準ピンが挿入された状態において、前記配線基材に設けられた前記第１の貫通孔が、前記インシュレータの貫通孔と対応する位置に配置される請求項６記載のレーザアレイ光源ユニット。
【請求項８】
前記配線基材は、前記リード電極を挿入する第１の貫通孔とは異なる第２の貫通孔を有し、
該第２の貫通孔は、
前記レーザホルダに基準孔が設けられ、かつ、該レーザホルダを保持するために用いられる冶具に前記基準孔に通す基準ピンが設けられる場合において、該基準ピンを通す孔であり、
前記第２の貫通孔および前記基準孔に前記基準ピンが挿入された状態において、前記配線基材に設けられた前記第１の貫通孔が、前記インシュレータの貫通孔と対応する位置に配置される請求項６記載のレーザアレイ光源ユニット。
【請求項９】
前記複数の半導体レーザを、前記インシュレータと前記配線基材とを介して前記レーザホルダに取付けた状態において、
前記レーザホルダは、前記レーザホルダの受け面が形成された面から見た反対面に、前記配線基材の第１の貫通孔より突出した前記半導体レーザのそれぞれのリード電極よりも突出長が大きい冷却装置接触部を有し、
該冷却装置接触部の端部に形成された放熱面と、前記冷却装置の受熱面とが接触することを特徴とする請求項２記載のレーザアレイ光源ユニット。
【請求項１０】
前記複数の半導体レーザを、前記インシュレータと前記配線基材とを介して前記レーザホルダに取付けた状態において、
前記冷却装置は、前記配線基材の第１の貫通孔より突出した前記半導体レーザのそれぞれのリード電極が前記冷却装置と非接触状態で挿入され得る深さの凹部を有し、
前記レーザホルダの受け面が形成された面から見た反対面に形成された放熱面と、前記冷却装置の受熱面とが接触することを特徴とする請求項２記載のレーザアレイ光源ユニット。
【手続補正書】
【提出日】平成26年4月25日(2014.4.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルを有し、
前記複数のメモリセルの各メモリセルは、容量素子と、第１のトランジスタと、前記第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有し、
前記第２のトランジスタは、酸化物半導体層にチャネルが形成され、
前記第１のトランジスタは、酸化物半導体以外の半導体材料を用いた層または基板にチャネルが形成され、
前記第１のトランジスタは、前記第２のトランジスタよりもスイッチング速度が速く、
前記第１のトランジスタと前記第２のトランジスタと前記容量素子とは直列に電気的に接続され、
前記容量素子への電荷の蓄積、及び前記容量素子からの電荷の放出は、前記第１のトランジスタと前記第２のトランジスタの両方を介して行われることを特徴とする半導体装置。
【請求項２】
複数のメモリセルを有し、
前記複数のメモリセルの各メモリセルは、容量素子と、第１のトランジスタと、前記第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有し、
前記第２のトランジスタは、酸化物半導体層にチャネルが形成され、
前記第１のトランジスタは、酸化物半導体以外の半導体材料を用いた層または基板にチャネルが形成され、
前記第１のトランジスタは、前記第２のトランジスタよりもスイッチング速度が速く、
第１のモードでは、前記複数のメモリセルの全ての前記第２のトランジスタをオン状態とし、前記複数のメモリセルのいずれかの前記第１のトランジスタをオン状態とすることによって、前記第１のトランジスタ及び前記第２のトランジスタが共にオン状態となったメモリセルにおいて前記容量素子への電荷の蓄積及び前記容量素子からの電荷の放出を行い、
第２のモードでは、前記複数のメモリセルのいずれかの前記第１のトランジスタをオン状態とし、前記複数のメモリセルのいずれかの前記第２のトランジスタをオン状態とすることによって、前記第１のトランジスタと前記第２のトランジスタが共にオン状態となったメモリセルにおいて前記容量素子への電荷の蓄積及び前記容量素子からの電荷の放出を行うことを特徴とする半導体装置の駆動方法。
【誤訳訂正書】
【提出日】平成25年11月19日(2013.11.19)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
ａ）ラクタムのアニオン重合のための少なくとも１種の触媒；および
ｂ）ラクタムのアニオン重合のための少なくとも１種の活性化剤
を含み、
少なくとも１種の活性化剤は、ウレトジオンから選択されることを特徴とする系。
【請求項２】
少なくとも１種の活性化剤がさらに、アロファネートおよび／または環状イソシアネートを含むことを特徴とする、請求項１に記載の系。
【請求項３】
ウレトジオン単位が互いに結合してオリゴマーまたはポリマーを形成していることを特徴とする、請求項１または２に記載の系。
【請求項４】
ウレトジオンが基づく単量体イソシアネートが、６から４０個の炭素原子、好ましくは６から１５個の炭素原子を有する脂肪族または脂環式イソシアネートであることを特徴とする、請求項１から３のいずれか一項に記載の系。
【請求項５】
脂肪族または脂環式イソシアネートが、１，４−シクロヘキシルジイソシアネート、ヘキサメチレン−１，６−ジイソシアネート、イソホロンジイソシアネート、１，４−シクロヘキシルジイソシアネート、１，１−メチレン−ビス−（４−イソシアナトシクロヘキサン）および１，２−ビス−（９−イソシアナトノニル）−３−ヘプチル−４−ペンチルシクロヘキサンからなる群から選択されることを特徴とする、請求項４に記載の系。
【請求項６】
ウレトジオンが基づく単量体イソシアネートが、６から２０個の炭素原子を有する芳香族イソシアネートであることを特徴とする、請求項３に記載の系。
【請求項７】
芳香族イソシアネートが、テトラメチルキシレンジイソシアネート、４，４’−メチレンジフェニルジイソシアネート、２，４−ジイソシアナトトルエン、２，６−ジイソシアナトトルエン、１，５−ナフチレンジイソシアネート、１，３−ビス−（３−イソシアナト−４−メチルフェニル）−２，４−ジオキソジアゼチジンおよびＮ，Ｎ’−ビス−（４−メチル−３−イソシアナトフェニル）−ウレアからなる群から選択されることを特徴とする、請求項６に記載の系。
【請求項８】
一般式
【化５】
2009197231.tif 000001
［式中、ＲＩＶはＣ１−Ｃ６−アルキレンであり、ＲＶはＣ１−Ｃ６−アルキルである。］を有するアロファネートが活性化剤として使用されることを特徴とする、請求項２に記載の系。
【請求項９】
ＲＩＶが−（ＣＨ２）６−である、請求項８に記載の系。
【請求項１０】
ラクタムのアニオン重合のための少なくとも１種の触媒が、アルカリ金属、ラクタムのアルカリ金属塩、アルカリ金属水素化物、アルカリ金属アルコラート、アルカリ金属水素化物および有機金属化合物からなる群から選択されることを特徴とする、請求項１から９のいずれか一項に記載の系。
【請求項１１】
キットオブパーツまたは組成物の形態の、請求項１から１０のいずれか一項に記載の系。
【請求項１２】
鋳造ポリアミドを調製するための活性化剤としての少なくとも１種のウレトジオンの使用。
【請求項１３】
活性化剤が少なくとも１種の触媒と組み合わせて使用されることを特徴とする、請求項１２に記載の使用。
【請求項１４】
活性化剤および／または触媒が、ラクタムのアニオン重合によってポリアミドを調製するために、添加剤のパッケージとしておよび／または部分混合物として、使用される、請求項１２または１３に記載の使用。
【請求項１５】
少なくとも１種のウレトジオンの使用を含む、ラクタムのアニオン重合によるポリアミドの調製方法。
【請求項１６】
請求項１５に記載の方法により得られるポリアミド。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００１０
【訂正方法】変更
【訂正の内容】
【００１０】
こうして、本発明の目的は、ラクタムのアニオン重合にそれぞれ適する、触媒と、別個に活性化剤とを含む系（システム；system）を提供することからなり、鋳造ポリアミドを生成するためのアニオン重合はすぐには、すなわち、ラクタムが触媒および活性化剤からなる系（システム）に接触した直後には起こらない。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００９５
【訂正方法】変更
【訂正の内容】
【００９５】
試薬
・乾燥カプロラクタム（ＥＰ＞６９℃）
・活性化剤：
・二量体ＴＤＩ（本発明に適合、Ｒｈｅｉｎ  Ｃｈｅｍｉｅ  Ｒｈｅｉｎａｕ  ＧｍｂＨ（マンハイム）からＡｄｄｏｌｉｎｋ（登録商標）ＴＴとして市販されている。）
・脂肪族ポリイソシアネート溶液
・乾燥窒素
・触媒  ＮＬ−Ｎｅｕ（Ｒｈｅｉｎ  Ｃｈｅｍｉｅ−カプロラクタムと、ラクタムのナトリウム塩との混合物）