【手続補正書】
【提出日】平成26年11月7日(2014.11.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１および第２外部端子を含む複数の外部端子と、
第１制御信号を生成する第１制御回路を含む複数の制御回路を含む第１半導体チップと、
前記第１半導体チップと積み重ねられた第２半導体チップと、を備え、
前記第２半導体チップは、
第１テスト信号が与えられるよう構成され、前記複数の外部端子のいずれとも接続されない第１テスト端子と、
第１テスト信号が与えられるよう構成され、前記第１半導体チップの複数の制御回路のいずれとも接続されることなく前記第１外部端子と接続される第２テスト端子と、
第１制御信号が与えられるよう構成され、前記第１半導体チップの第１制御回路を介して前記第２外部端子に接続された第１ノーマル端子と、
第１および第２入力ノードを含む第１選択回路と、を含み、
前記第１入力ノードは前記第１および第２テスト端子に共通接続され、前記第２入力ノードは前記第１ノーマル端子に接続されることを特徴とする装置。
【請求項２】
前記第２半導体チップはさらに第１テスト入力バッファを含み、
前記第１テスト入力バッファの入力ノードは前記第１および第２テスト端子に共通接続され、前記第１テスト入力バッファの出力ノードは前記第１選択回路の第１入力ノードに接続されることを特徴とする請求項１に記載の装置。
【請求項３】
前記第２半導体チップはさらに第１および第２テスト入力バッファを含み、
前記第１テスト入力バッファの入力ノードは前記第１テスト端子に接続され、
前記第２テスト入力バッファの入力ノードは前記第２テスト端子に接続され、
前記第１選択回路の第１入力ノードは前記第１および第２テスト入力バッファの出力ノードに共通接続されることを特徴とする請求項１に記載の装置。
【請求項４】
前記第１半導体チップの複数の制御回路は、複数の第２制御信号を生成する複数の第２制御回路を含み、
前記第２半導体チップはさらに、
各々が前記複数の第２制御信号のうちの対応するひとつを受けるよう構成された複数の第２ノーマル端子と、
各々が第１および第２入力ノードを有する複数の第２選択回路と、を含み、
前記複数の第２選択回路のそれぞれの第１入力ノードは前記第１および第２テスト端子と共通接続され、前記複数の第２選択回路のそれぞれの第２入力ノードは前記複数の第２ノーマル端子のうちの対応するひとつに接続されることを特徴とする請求項１から３のいずれかに記載の装置。
【請求項５】
前記第２半導体チップはさらに、
前記第１選択回路を含む第１チャネルと、
各々が前記複数の第２選択回路のうちの対応するひとつを含む複数の第２チャネルと、を含み、
前記第１および第２チャネルは互いに独立に動作するよう構成されることを特徴とする請求項４に記載の装置。
【請求項６】
前記第１および第２チャネルのそれぞれは、ＤＲＡＭとして動作するよう構成されることを特徴とする請求項５に記載の装置。
【請求項７】
前記第１半導体チップはさらに、
半導体基板と、
前記半導体基板を貫通し、前記複数の制御回路のいずれとも接続されず、前記第２半導体チップの前記第２テスト端子に接続された第１貫通電極と、
前記半導体基板を貫通し、前記第１制御回路に接続され、前記第２半導体チップの前記第１ノーマル端子に接続された第２貫通電極と、を含むことを特徴とする請求項１から６のいずれかに記載の装置。
【請求項８】
前記第２半導体チップはさらに、
半導体基板と、
前記半導体基板を貫通し、前記第２テスト端子に接続された第１テスト貫通電極と、
前期半導体基板を貫通し、前記第１ノーマル端子に接続された第１ノーマル貫通電極と、を含むことを特徴とする請求項１から７のいずれかに記載の装置。
【請求項９】
前記第１テスト端子はテストパッドであり、前記複数の第２テスト端子のそれぞれおよび前記第１ノーマル端子はバンプ電極であることを特徴とする請求項１から８のいずれかに記載の装置。
【請求項１０】
前記第１テスト端子はテストパッドであり、前記複数の第２テスト端子のそれぞれおよび前記第１ノーマル端子は、ボンデイングワイヤに接続されたボンディングパッドであることを特徴とする請求項１から８のいずれかに記載の装置。
【請求項１１】
第１テスト信号は、テストアドレス信号、テストコマンド信号、テストクロック信号のうちのひとつを含み、第１制御信号は、ノーマルアドレス信号、ノーマルコマンド信号、ノーマルクロック信号のうちのひとつを含むことを特徴とする請求項１から１０のいずれかに記載の装置。
【請求項１２】
第１テストパッドと、
第１テストバンプ電極と、
第１ノーマルバンプ電極と、
第１テスト入力バッファと、
第１ノーマル入力バッファと、を備え、
前記第１テスト入力バッファの入力ノードは前記第１テストパッドおよび前記第１テストバンプ電極に共通接続され、
前記第１ノーマル入力バッファの入力ノードは前記第１ノーマルバンプ電極に接続されることを特徴とする装置。
【請求項１３】
複数の第２ノーマルバンプ電極と、
複数の第２ノーマル入力バッファと、
互いに独立に動作するよう構成された複数のチャネルと、をさらに備え、
前記複数の第２ノーマル入力バッファのそれぞれの入力ノードは、前記複数の第２ノーマルバンプ電極のうちの対応するひとつに接続され、
前記第１テスト入力バッファの出力ノードは前記複数のチャネルに共通接続され、前記第１および第２ノーマル入力バッファのそれぞれの出力ノードは、前記複数のチャネルのうちの対応するひとつと接続されることを特徴とする請求項１２に記載の装置。
【請求項１４】
前記複数のチャネルのそれぞれは、
メモリセルアレイと、
前記第１テスト入力バッファおよび前記第１および第２ノーマル入力バッファのうちの対応するひとつと接続され、前記メモリセルアレイに作用するアクセス制御回路と、を含むことを特徴とする請求項１３に記載の装置。
【請求項１５】
前記複数のチャネルのそれぞれはＤＲＡＭとして動作するよう構成されることを特徴とする請求項１３に記載の装置。
【請求項１６】
半導体基板と、
各々が前記半導体基板を貫通する複数の貫通電極と、をさらに備え、
前記複数の貫通電極は第１テスト貫通電極と第１ノーマル貫通電極とを含み、
前記第１テスト貫通電極は前記第１テストバンプ電極に接続され、前記第１ノーマル貫通電極は前記第１ノーマルバンプ電極に接続されることを特徴とする請求項１２から１５のいずれかに記載の装置。
【請求項１７】
第１および第２入力ノードを有する第１選択回路をさらに備え、
前記第１テスト入力バッファの出力ノードは前記第１選択回路の第１入力ノードに接続され、
前記第１ノーマル入力バッファは前記第１選択回路の第２入力ノードと接続されることを特徴とする請求項１２から１６のいずれかに記載の装置。
【請求項１８】
第１および第２外部端子を含む複数の外部端子と、
第１半導体チップと積み重ねられた第２半導体チップと、をさらに備え、
前記第２半導体チップは、前記第１テストパッドと、前記第１テストバンプ電極と、前記第１ノーマルバンプ電極と、前記第１テスト入力バッファと、前記第１ノーマル入力バッファと、を含み、
前記第１テストバンプ電極は前記第１外部端子に接続され、前記第１ノーマルバンプ電極は前記第２外部端子に接続されることを特徴とする請求項１２から１７のいずれかに記載の装置。
【請求項１９】
前記第１テストパッドは前記複数の外部端子のいずれとも接続されていないことを特徴とする請求項１８に記載の装置。
【請求項２０】
前記第１テストパッドおよび前記第１テストバンプ電極のそれぞれは、テストアドレス信号、テストコマンド信号、テストクロック信号のうちのひとつが与えられるよう構成され、前記第１ノーマルバンプ電極は、ノーマルアドレス信号、ノーマルコマンド信号、ノーマルクロック信号のうちのひとつが与えられるよう構成されることを特徴とする請求項１２から１９のいずれかに記載の装置。