(57)【要約】      （修正有）【課題】ワイヤ長および寄生容量の低減を図った半導体装置を提供する。【解決手段】半導体装置１０は，基板１１，メモリ素子２１〜２８，外部ピンＰ，制御素子３１，パッドＤ９〜Ｄ１２，Ｅ１〜Ｅ８，Ｄ１〜Ｄ８，端子Ｔ１〜Ｔ６，ワイヤＷ１〜Ｗ７，樹脂４１と，を具備する。基板１１は，第１，第２の主面を有する。メモリ素子２１〜２８は，第１の主面側に配置される。外部ピンＰは，第２の主面側に配置される。制御素子３１は，メモリ素子上２１〜２８に積層され，メモリ素子２１〜２８を制御する。パッドＤ９〜Ｄ１２は，制御素子３１上に配置され，制御素子３１と電気的に接続される。パッドＥ１〜Ｅ８は，メモリ素子２８上に配置され，メモリ素子２８と電気的に接続されない。パッドＤ１〜Ｄ８は，メモリ素子２１〜２８上に配置され，メモリ素子２１〜２８と電気的に接続される。端子Ｔ１〜Ｔ６は，第１の主面上に配置され，外部ピンＰに接続される。【選択図】図１
2013069833.tif 000002
【特許請求の範囲】
【請求項１】
第１，第２の主面を有する基板と，
前記第１の主面側に配置され，積層される複数のメモリチップを有するメモリ素子と，
前記第２の主面側に配置され，ボールグリッドアレーたる，複数の外部ピンと，
最上層のメモリチップ上に積層され，前記メモリ素子を制御する制御素子と，
前記制御素子上に配置され，この制御素子と電気的に接続される第１のパッドと，
前記最上層のメモリチップ上に配置され，このメモリチップと電気的に接続されない第２のパッドと，
前記最上層のメモリチップ上に配置され，このメモリチップと電気的に接続されない第３のパッドと，
前記最上層のメモリチップ上に配置され，このメモリチップと電気的に接続される第４のパッドと，
前記最上層以外のメモリチップ上に配置され，これらのメモリチップそれぞれと電気的に接続される複数の第５のパッドと，
前記第１の主面上に配置され，前記複数の外部ピンのいずれかに接続される端子と，
前記第１〜第４のパッド，複数の第５のパッド，および前記端子とを接続する第１のワイヤと，
前記制御素子上に配置され，この制御素子と電気的に接続される第６のパッドと，
前記メモリ素子上に配置され，このメモリ素子と電気的に接続されない第７のパッドと，
前記メモリ素子上に配置され，このメモリ素子と電気的に接続されない第８のパッドと，
前記第１の主面上に配置され，前記複数の外部ピンの他のいずれかに接続される第２の端子と，
前記第６〜第８のパッド，および前記第２の端子を接続する第２のワイヤと，
前記メモリ素子，制御素子，第１〜第８のパッド，および前記第１，第２のワイヤを封止する樹脂と，
を具備することを特徴とする半導体装置。
【請求項２】
第１，第２の主面を有する基板と，
前記第１の主面側に配置されるメモリ素子と，
前記第２の主面側に配置される複数の外部ピンと，
前記メモリ素子上に積層され，前記メモリ素子を制御する制御素子と，
前記制御素子上に配置され，この制御素子と電気的に接続される第１のパッドと，
前記メモリ素子上に配置され，このメモリ素子と電気的に接続されない第２のパッドと，
前記メモリ素子上に配置され，このメモリ素子と電気的に接続されない第３のパッドと，
前記メモリ素子上に配置され，このメモリ素子と電気的に接続される第４のパッドと，
前記第１の主面上に配置され，前記複数の外部ピンのいずれかに接続される端子と，
前記第１〜第４のパッドと前記端子とを接続するワイヤと，
前記メモリ素子，制御素子，第１〜第４のパッド，および前記ワイヤを封止する樹脂と，
を具備することを特徴とする半導体装置。
【請求項３】
前記メモリ素子が，積層される複数のメモリチップを有し，
前記ワイヤが，前記複数のメモリチップのパッドに接続される
請求項２記載の半導体装置。
【請求項４】
前記制御素子上に配置され，この制御素子と電気的に接続される第５のパッドと，
前記メモリ素子上に配置され，このメモリ素子と電気的に接続されない第６のパッドと，
前記メモリ素子上に配置され，このメモリ素子と電気的に接続されない第７のパッドと，
前記第１の主面上に配置され，前記複数の外部ピンの他のいずれかに接続される第２の端子と，
前記第５〜第７のパッド，および前記第２の端子を接続する第２のワイヤと，
をさらに具備することを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記複数の外部ピンが，ボールグリッドアレーである
請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項６】
第１，第２の主面を有する基板と，
前記第１の主面側に配置されるメモリ素子と，
前記第２の主面側に配置される複数の外部ピンと，
前記メモリ素子上に積層され，前記メモリ素子を制御する制御素子と，
前記制御素子上に配置され，この制御素子と電気的に接続される第１のパッドと，
前記メモリ素子上に配置され，このメモリ素子と電気的に接続されない第２のパッドと，
前記メモリ素子上に配置され，このメモリ素子と電気的に接続される第３のパッドと，
前記第１の主面上に配置され，前記複数の外部ピンのいずれかに接続される端子と，
前記第１〜第３のパッド，前記端子を接続するワイヤと，
前記メモリ素子，制御素子，第１〜第３のパッド，前記ワイヤを封止する樹脂と，
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は，半導体装置に関する。
【背景技術】
【０００２】
基板にメモリとコントローラを搭載するパッケージ（半導体装置）が用いられている。この半導体装置において，メモリとコントローラを並べて配置すると，パッケージサイズが大きくなる。このため，メモリ上にコントローラを積層することが多い。
【０００３】
このとき，基板の1辺ないし隣接する2辺のみにコントローラのパッドが配置されれば，コントローラから基板へのワイヤが短くて済み，コントローラと基板を直接ワイヤボンディングできる。
【０００４】
しかし，このような場合以外は，コントローラから基板へのワイヤが長くなり，コントローラと基板を直接ワイヤボンディングすることは困難である。例えば，基板の4辺にパッドを配置し，コントローラをメモリチップの中央付近に積層することが考えられる。この場合，メモリとチップサイズが大きく違えば，コントローラから基板へのボンディングワイヤは長くなり，隣接するワイヤが接触しないようにするのは困難となる。
【０００５】
これを解決する手法として，再配線技術を用いて，メモリチップ上にパッドを形成することが考えられる。即ち，コントローラと接続するためのパッドと，基板と接続するためのパッドと，それらのパッド間を繋ぐ配線と，をメモリチップ表面上に形成する。そして，それぞれのパッドと，コントローラ，基板とをワイヤで接続する。この結果，ワイヤ長を短くできる。一方，メモリ上の配線とメモリチップ内の配線間に大きな寄生容量が発生し，高速動作の障害となる可能性がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−７６２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は，ワイヤ長および寄生容量の低減を図った半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は，基板，メモリ素子，複数の外部ピン，制御素子，第１〜第４のパッド，端子，ワイヤ，樹脂と，を具備する。基板は，第１，第２の主面を有する。メモリ素子は，第１の主面側に配置される。複数の外部ピンは，第２の主面側に配置される。制御素子は，メモリ素子上に積層され，このメモリ素子を制御する。第１のパッドは，制御素子上に配置され，この制御素子と電気的に接続される。第２のパッドは，メモリ素子上に配置され，このメモリ素子と電気的に接続されない。第３のパッドは，メモリ素子上に配置され，このメモリ素子と電気的に接続されない。第４のパッドは，メモリ素子上に配置され，このメモリ素子と電気的に接続される。端子は，第１の主面上に配置され，前記複数の外部ピンのいずれかに接続される。ワイヤは，第１〜第４のパッドと端子とを接続する。樹脂は，前記メモリ素子，制御素子，第１〜第４のパッド，および前記ワイヤを封止する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置１０を表す側面図である。
【図２】半導体装置１０を表す上面図である。
【図３】メモリチップ２８の断面状態を表す一部断面図である。
【図４】第２の実施形態に係る半導体装置１０ａを表す側面図である。
【図５】半導体装置１０ａを表す上面図である。
【図６】第１の比較例に係る半導体装置１０ｘを表す側面図である。
【図７】半導体装置１０ｘを表す上面図である。
【図８】第２の比較例に係る半導体装置１０ｙを表す側面図である。
【図９】半導体装置１０ｙを表す上面図である。
【発明を実施するための形態】
【００１０】
以下，図面を参照して，実施形態を詳細に説明する。
（第１の実施形態）
図１は，第１の実施形態の半導体装置１０の側面を表す側面図である。図２は，半導体装置１０の上面を表す上面図である。図１に示すように，半導体装置１０は，基板１１，メモリチップ２１〜２８，コントローラ３１，封止樹脂４１を有する。
【００１１】
基板１１は，例えば，ガラスエポキシ樹脂等を用いた多層基板である。
基板１１の上面に，内部接続端子群Ｔ１〜Ｔ６が配置される。
基板１１の下面に，複数の外部ピンＰが配置される。複数の外部ピンＰは，例えば，外部との接続のためのボールグリッドアレー（ＢＧＡ）である。
基板１１は，内部接続端子群Ｔ１〜Ｔ６と複数の外部ピンＰとを接続する内部配線（図示せず）を有する。
【００１２】
内部接続端子群Ｔ１は，ワイヤ群Ｗ１によって，メモリチップ２１〜２４と電気的に接続される。内部接続端子群Ｔ２は，ワイヤ群Ｗ２によって，メモリチップ２５〜２８と電気的に接続される。内部接続端子群Ｔ３は，ワイヤ群Ｗ３によって，コントローラ３１と電気的に接続される。内部接続端子群Ｔ４は，ワイヤ群Ｗ４によって，メモリチップ２８およびコントローラ３１と電気的に接続される。内部接続端子群Ｔ５は，ワイヤ群Ｗ５によって，コントローラ３１と電気的に接続される。内部接続端子群Ｔ５は，ワイヤ群Ｗ５によって，メモリチップ２８およびコントローラ３１と電気的に接続される。
【００１３】
メモリチップ２１〜２８は，半導体記憶素子が構成された半導体（例えば，シリコン）チップであり，基板１１の上面に積層されて配置される。
メモリチップ２１〜２８は，基板１１の４つの辺とそれぞれ，略平行に配置される４つの辺を有し，基板１１の略中央に配置される。
【００１４】
メモリチップ２１〜２４は，ワイヤ群Ｗ１で接続され，全体として，メモリ素子ユニットＭ１を構成する。メモリチップ２１〜２４の接続のため，メモリチップ２１〜２４は図２の左方向に階段状に順次ずらして配置される。メモリチップ２１〜２４の図２の右辺に沿って，パッド群Ｄ１〜Ｄ４が形成され，パッド群Ｄ１〜Ｄ４がワイヤ群Ｗ１で接続される。ワイヤ群Ｗ１は，基板１１の図２の右辺に沿って配置される内部接続端子群Ｔ１と接続される。
【００１５】
メモリチップ２５〜２８は，ワイヤ群Ｗ２で接続され，全体として，メモリ素子ユニットＭ２を構成する。メモリチップ２５〜２８の接続のため，メモリチップ２５〜２８は図２の右方向に順次ずらして配置される。メモリチップ２５〜２８の図２の左辺に沿って，パッド群Ｄ５〜Ｄ８が形成され，パッド群Ｄ５〜Ｄ８がワイヤ群Ｗ２で接続される。ワイヤ群Ｗ２は，基板１１の図２の左辺に沿って配置される内部接続端子群Ｔ２と接続される。
【００１６】
パッド群Ｄ５〜Ｄ８の一部は，内部接続端子群Ｔ２ではなく，内部接続端子群Ｔ６等に接続される。後述のように，パッド群Ｄ１〜Ｄ８は，メモリチップ２１〜２８の内部配線と，ビアによって接続される。
【００１７】
図３は，メモリチップ２８の内部構造の一例を示す一部断面図である。メモリチップ２８は，ポリイミド層２８１，パッシベーション層２８２，パッド層２８３，絶縁層２８４，配線層２８５を有する。ポリイミド層２８１，パッシベーション層２８２は，メモリチップ２８の機械的な保護及び吸湿などによる劣化の防止などのための層である。パッド層２８３は，金属等の導電性を有する材料からなるパッドＤ８のパターン（一種の配線パターン）の層である。配線層２８５は，金属等の導電性を有する材料からなる配線パターンの層である。絶縁層２８４は，パッド層２８３，配線層２８５間を絶縁する層間絶縁膜である。パッド層２８３，配線層２８５は，ビアＢにより電気的に接続される。
【００１８】
ポリイミド層２８１，パッシベーション層２８２を貫通する貫通孔Ｏが形成されている。この貫通孔Ｏから露出するパッド層２８３がパッドＤ８を構成する。パッドＤ８は，ビアＢを介して，配線層２８５に接続される。このようにパッドＤ８は，ビアＢによって，メモリチップ２８内部の配線層２８５に接続される。同様に，パッドＤ１〜Ｄ７も，ビアによって，メモリチップ２１〜２７内部の配線層に接続される。
【００１９】
メモリチップ２８の上面に，パッドＥ１〜Ｅ８が配置される。図３に示すように，パッドＥ１〜Ｅ８は，ポリイミド層２８１上に形成され，メモリチップ２８内部には接続されない。この点，メモリチップ２８等の内部と電気的に接続されるパッドＤ１〜Ｄ８と異なる。
【００２０】
コントローラ（メモリ制御素子）３１は，メモリ素子ユニットＭ１，Ｍ２を制御するメモリ制御素子が構成された半導体（例えば，シリコン）チップであり，メモリチップ２８の上面略中央に配置される。
【００２１】
コントローラ３１は，その図２の左辺，右辺，下辺，上辺それぞれに沿って配置されるパッド群Ｄ９〜Ｄ１２を有する。
パッド群Ｄ９は，パッドＥ１，Ｅ２，ワイヤ群Ｗ３によって，基板１１の図２の右辺に沿って配置される内部接続端子群Ｔ３と接続される。
パッド群Ｄ１０は，パッドＥ３〜Ｅ５，ワイヤ群Ｗ４によって，基板１１の図２の右辺に沿って配置される内部接続端子群Ｔ４と接続される。
パッド群Ｄ１１は，パッドＥ６，パッドＤ８，ワイヤ群Ｗ５によって，基板１１の図２の左辺に沿って配置される内部接続端子群Ｔ５と接続される。
パッド群Ｄ１２中の左から２番目および４番目のパッドは，パッドＥ７，Ｅ８，パッドＤ８〜Ｄ５，ワイヤ群Ｗ６によって，基板１１の図２の左辺に沿って配置される内部接続端子群Ｔ６と接続される。
パッド群Ｄ１１中の左から１番目および３番目のパッドは，ワイヤ群Ｗ７によって，パッドＤ８〜Ｄ５に接続される。
【００２２】
既述のように，パッドＤ８は，メモリチップ２８の内部に接続されていることから，パッド群Ｄ１１，Ｄ１２は，メモリチップ２８（メモリ素子ユニットＭ２）に接続されていることになる。これに対して，パッド群Ｄ９，Ｄ１０が，パッドＥ１〜Ｅ５に接続されていることは，メモリ素子ユニットＭ１，Ｍ２との接続を意味しない。
【００２３】
本実施形態では，メモリチップ２８上に再配線技術を用いてワイヤボンディング用のパッドＥ１〜Ｅ８を設ける。そして，コントローラ（メモリ制御素子）３１と，内部接続端子群Ｔ３〜Ｔ６間またはメモリチップ２１〜２８間をパッドＥ１〜Ｅ８およびワイヤ群Ｗ３〜Ｗ７で接続する。即ち，コントローラ３１からメモリチップ２８上のパッドＥ１，Ｅ３，Ｅ６，Ｅ７にワイヤ接続し，さらにパッドＥ２，Ｅ４，Ｅ８等を経由して，基板１１の内部接続端子群Ｔ３〜Ｔ６にワイヤで接続する。
なお，再配線技術は，メモリチップ２８上に金属（例えば，Ａｌ，Ｃｕ）等の導電性材料の膜を形成し，パターニングすることを意味する。
【００２４】
このように，コントローラ（メモリ制御素子）３１と，内部接続端子群Ｔ３〜Ｔ６間またはメモリチップ２１〜２８間をパッドＥ１〜Ｅ８およびワイヤ群Ｗ３〜Ｗ７で接続する。即ち，後述の比較例２のような配線Ｌ４１〜Ｌ４４を用いず，パッドＥ１〜Ｅ８間がワイヤで接続されることから，メモリチップ２１〜２８の内部配線（回路）とメモリチップ２８上の配線間に発生する寄生容量を小さくすることができる。この結果，再配線技術を用いて，半導体装置１０の高速化に対応できる。また，パッドＤ８は，コントローラ３１のパッドＤ１１，Ｄ１２からのワイヤボンディングおよびメモリチップ２８との内部接続の両方の役割を有する。
【００２５】
本実施形態では，半導体装置１０のパッケージのサイズが増大することなく，コントローラ３１のワイヤを短くでき，かつコントローラ３１の配線の寄生容量を小さくすることができる。
【００２６】
（第２の実施形態）
第２の実施形態を説明する。図４は，第２の実施形態の半導体装置１０ａの側面を表す側面図である。図５は，半導体装置１０ａの上面を表す上面図である。半導体装置１０ａは，基板１１ａ，メモリチップ２１〜２８，コントローラ３２，封止樹脂４１を有する。
【００２７】
基板１１ａは，例えば，ガラスエポキシ樹脂等を用いた多層基板である。
基板１１ａの上面に，内部接続端子群Ｔ１，Ｔ２，Ｔ２１，Ｔ２２が配置される。
基板１１ａの下面に，複数の外部ピンＰが配置される。複数の外部ピンＰは，例えば，外部との接続のためのボールグリッドアレー（ＢＧＡ）である。
基板１１ａは，内部接続端子群Ｔ１，Ｔ２，Ｔ２１，Ｔ２２と複数の外部ピンＰとを接続する内部配線（図示せず）を有する。
【００２８】
内部接続端子群Ｔ１は，ワイヤ群Ｗ１によって，メモリチップ２１〜２４と電気的に接続される。内部接続端子群Ｔ２は，ワイヤ群Ｗ２によって，メモリチップ２５〜２８と電気的に接続される。内部接続端子群Ｔ２１は，ワイヤ群Ｗ２１によって，コントローラ３２と電気的に接続される。内部接続端子群Ｔ２２は，ワイヤ群Ｗ２２によって，メモリチップ２８およびコントローラ３２と電気的に接続される。
【００２９】
第１の実施形態と同様，メモリチップ２１〜２４（メモリ素子ユニットＭ１）の図５の右辺に沿って，パッド群Ｄ１〜Ｄ４が形成され，パッド群Ｄ１〜Ｄ４がワイヤ群Ｗ１で接続される。ワイヤ群Ｗ１は，基板１１の図２の右辺に沿って配置される内部接続端子群Ｔ１と接続される。メモリチップ２５〜２８の図５の左辺に沿って，パッド群Ｄ５〜Ｄ８が形成され，パッド群Ｄ５〜Ｄ８がワイヤ群Ｗ２で接続される。既述のように，パッド群Ｄ１〜Ｄ８はそれぞれ，メモリチップ２１〜２８の内部配線と，ビアによって接続される。
【００３０】
メモリチップ２８の上面に，パッドＥ２１が配置される。パッドＥ２１は，メモリチップ２８内部には接続されない。この点，メモリチップ２８等の内部に電気的に接続されるパッドＤ１〜Ｄ８と異なる。
【００３１】
コントローラ３２は，その図５の右辺，左辺それぞれに沿って配置されるパッド群Ｄ２１〜Ｄ２２を有する。
パッド群Ｄ２１は，パッドＥ２１，ワイヤ群Ｗ２１によって，基板１１の図５の右辺に沿って配置される内部接続端子群Ｔ２１と接続される。
パッド群Ｄ２２の一部は，パッドＤ８，ワイヤ群Ｗ２２によって，基板１１の図５の左辺に沿って配置される内部接続端子群Ｔ２２と接続される。パッド群Ｄ２２の他の一部は，パッドＤ８〜Ｄ５，ワイヤ群Ｗ２３に接続される。
【００３２】
既述のように，パッドＤ８は，メモリチップ２８の内部に接続されていることから，パッド群Ｄ２２は，メモリチップ２８（メモリ素子ユニットＭ２）に接続されていることになる。これに対して，パッド群Ｄ２１が，パッドＥ２１に接続されていることは，メモリ素子ユニットＭ１，Ｍ２との接続を意味しない。
【００３３】
以上のように，本実施形態では，メモリチップ２８上に再配線技術を用いてワイヤボンディング用のパッドＥ２１を設ける。そして，コントローラ（メモリ制御素子）３２と，内部接続端子群Ｔ２１間をパッドＥ２１およびワイヤ群Ｗ２１で接続する。即ち，後述の比較例２のような配線Ｌ４１〜Ｌ４４を用いず，パッドＥ２１がワイヤで接続されることから，メモリチップ２１〜２８の内部配線（回路）とメモリチップ２８上の配線間に発生する寄生容量を小さくすることができる。この結果，再配線技術を用いて，半導体装置１０の高速化に対応できる。また，パッドＤ８は，コントローラ３２のパッドＤ２２からのワイヤボンディングおよびメモリチップ２８との内部接続の両方の役割を有する。
【００３４】
（比較例１）
比較例１を説明する。図６は，比較例１の半導体装置１０ｘの側面を表す側面図である。図７は，半導体装置１０ｘの上面を表す上面図である。半導体装置１０ｘは，基板１１ｘ，メモリチップ２１〜２８，コントローラ３１，封止樹脂４１を有する。
【００３５】
コントローラ３１のパッド群Ｄ９〜Ｄ１２は，ワイヤ群Ｗ３１〜Ｗ３４によって，基板１１ｘ上の内部接続端子群Ｔ３１〜Ｔ３４に接続される。このため，コントローラ３１と内部接続端子群Ｔ３１〜Ｔ３４間のワイヤ群Ｗ３１〜Ｗ３４が長くなり，コントローラ３１と基板１１ｘを直接ワイヤボンディングすることは困難となる。例えば，高い歩留りで隣接するワイヤが接触しないようにするのは困難である。
【００３６】
（比較例２）
比較例２を説明する。図８は，比較例２の半導体装置１０ｙの側面を表す側面図である。図９は，半導体装置１０ｙの上面を表す上面図である。半導体装置１０ｙは，基板１１ｙ，メモリチップ２１〜２８，コントローラ３１，封止樹脂４１を有する。
【００３７】
メモリチップ２８の上面に，パッドＥ４１〜Ｅ４６が配置される。既述のように，パッドＥ４１〜Ｅ４４は，メモリチップ２８内部には接続されない。この点，メモリチップ２８等の内部に電気的に接続されるパッドＤ１〜Ｄ８と異なる。一方，パッドＥ４５，Ｅ４６は，メモリチップ２８内部に接続される。
【００３８】
コントローラ３１は，その図９の左辺，右辺，下辺，上辺それぞれに沿って配置されるパッド群Ｄ９〜Ｄ１２を有する。
パッド群Ｄ９は，パッドＥ４１，Ｅ４２，ワイヤ群Ｗ４１，４２，配線Ｌ４１によって，基板１１の図２の右辺に沿って配置される内部接続端子群Ｔ４１と接続される。
パッド群Ｄ１０は，パッドＥ４３〜Ｅ４４，ワイヤ群Ｗ４３，Ｗ４４，配線Ｌ４２によって，基板１１の図２の右辺に沿って配置される内部接続端子群Ｔ４２と接続される。
パッド群Ｄ１１は，パッドＥ４５，Ｄ８，ワイヤ群Ｗ４５，Ｗ４６，配線Ｌ４３によって，基板１１の図２の左辺に沿って配置される内部接続端子群Ｔ４３と接続される。
パッド群Ｄ１２は，パッドＥ４６，Ｄ８，ワイヤ群Ｗ４７，Ｗ４８，配線Ｌ４４によって，メモリチップ２５〜２８と接続される。
【００３９】
配線Ｌ４１，Ｌ４２は，パッドＥ１〜Ｅ６と同様，再配線技術を用いて形成される。即ち，図３に示すパッドＥ１〜Ｅ８と同様，ポリイミド層２８１上に形成され，メモリチップ２８内部には接続されない。一方，配線Ｌ４３，Ｌ４４は，パッドＥ１〜Ｅ６と同様，再配線技術を用いて形成され，パッドＤ８を経由してメモリチップ２８内部に接続される。
【００４０】
配線Ｌ４１〜Ｌ４４は，コントローラ３１と接続するためのパッドＥ４１，Ｅ４３，Ｅ４５，Ｅ４６と，基板１１ｙと接続するためのパッドＥ４２，Ｅ４４，Ｅ４６，およびパッドＤ８とを接続する。パッドＥ４１，Ｅ４３，Ｅ４５，Ｅ４６と，コントローラ３１，基板１１ｙと，がワイヤＷ４１〜Ｗ４７等で接続される。この結果，パッド間のワイヤ長を短くできる。一方，メモリ２８上の配線Ｌ４１〜Ｌ４４とメモリチップ２８内の配線間に大きな寄生容量が発生し，高速動作の障害となる可能性がある。
【００４１】
これに対して，上記第１，第２の実施形態では，メモリチップ２８上にワイヤボンディング用のパッドを形成し，パッド間およびパッドと内部接続端子間をワイヤで接続している。このため，パッド間およびパッドと内部接続端子間の距離の低減が図れ，ワイヤボンディングが容易となる。また，パッド間を配線で接続しないことから，寄生容量の低減が図れる。
【００４２】
本発明のいくつかの実施形態を説明したが，これらの実施形態は，例として提示したものであり，発明の範囲を限定することは意図していない。これら新規な実施形態は，その他の様々な形態で実施されることが可能であり，発明の要旨を逸脱しない範囲で，種々の省略，置き換え，変更を行うことができる。これら実施形態やその変形は，発明の範囲や要旨に含まれるとともに，特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４３】
１０   半導体装置
１１   基板
２１-２８     メモリチップ
Ｍ１，Ｍ２    メモリ素子ユニット
３１   コントローラ
４１   封止樹脂
Ｄ１-Ｄ８     パッド
Ｅ１-Ｅ８     パッド
Ｔ１-Ｔ６     内部接続端子群
Ｗ１-Ｗ７     ワイヤ群
【図１】
2013069833.tif 000003
【図２】
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【図３】
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【図４】
2013069833.tif 000006
【図５】
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【図６】
2013069833.tif 000008
【図７】
2013069833.tif 000009
【図８】
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【図９】
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