(57)【要約】【課題】耐圧を確保するための高濃度半導体層の濃度ばらつきを抑制することのできる横型の半導体装置を提供する。【解決手段】ダイオードにおいて、半導体層は、カソード半導体領域が形成されたウェル半導体領域からなる第１の半導体領域、アノード半導体領域が形成されたウェル半導体領域からなる第２の半導体領域、ドリフト領域からなる第３の半導体領域、および、第４の半導体領域を備え、第１の半導体領域と第２の半導体領域との間に第３の半導体領域が位置するように横方向に並んで３つの各領域が配置されており、第１の半導体領域はＮ型、第２の半導体領域はＰ型、第３の半導体領域はＮ型であり、第４の半導体領域は、第３の半導体領域中に埋め込まれた部分を有し、埋め込み絶縁膜から隔てられているとともに、第３の半導体領域と同じ導電型のキャリアを第３の半導体領域よりも高濃度に含んでいる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えたダイオードからなる半導体装置であって、
前記半導体層は、カソード半導体領域が形成されたウェル半導体領域からなる第１の半導体領域と、アノード半導体領域が形成されたウェル半導体領域からなる第２の半導体領域と、ドリフト領域からなる第３の半導体領域と、第４の半導体領域とを備え、
前記第１の半導体領域と前記第２の半導体領域と前記第３の半導体領域とは、前記第１の半導体領域と前記第２の半導体領域との間に前記第３の半導体領域が位置するように横方向に並んで配置されており、
前記第１の半導体領域はＮ型であり、前記第２の半導体領域はＰ型であり、
前記第４の半導体領域は、前記第３の半導体領域中に埋め込まれた部分を有し、前記埋め込み絶縁膜から隔てられているとともに、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含んでいる領域である、
ことを特徴とする半導体装置。
【請求項２】
半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えた絶縁ゲートバイポーラトランジスタからなる半導体装置であって、
前記半導体層は、コレクタ半導体領域が形成されたウェル半導体領域からなる第１の半導体領域と、エミッタ半導体領域が形成されたウェル半導体領域からなる第２の半導体領域と、ドリフト領域からなる第３の半導体領域と、第４の半導体領域とを備え、
前記第１の半導体領域と前記第２の半導体領域と前記第３の半導体領域とは、前記第１の半導体領域と前記第２の半導体領域との間に前記第３の半導体領域が位置するように横方向に並んで配置されており、
前記第１の半導体領域と前記第２の半導体領域とではキャリアの導電型が互いに逆であり、
前記第４の半導体領域は、前記第３の半導体領域中に埋め込まれた部分を有し、前記埋め込み絶縁膜から隔てられているとともに、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含んでいる領域である、
ことを特徴とする半導体装置。
【請求項３】
半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えたＭＯＳ型のトランジスタからなる半導体装置であって、
前記半導体層は、ドレイン半導体領域が形成されたウェル半導体領域からなる第１の半導体領域と、ソース半導体領域が形成されたウェル半導体領域からなる第２の半導体領域と、ドリフト領域からなる第３の半導体領域と、第４の半導体領域とを備え、
前記第１の半導体領域と前記第２の半導体領域と前記第３の半導体領域とは、前記第１の半導体領域と前記第２の半導体領域との間に前記第３の半導体領域が位置するように横方向に並んで配置されており、
前記第１の半導体領域と前記第２の半導体領域とではキャリアの導電型が互いに逆であり、
前記第４の半導体領域は、前記第３の半導体領域中に埋め込まれた部分を有し、前記埋め込み絶縁膜から隔てられているとともに、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含んでいる領域である、
ことを特徴とする半導体装置。
【請求項４】
前記第４の半導体領域は、前記埋め込み絶縁膜から電荷総量の変動がＲＥＳＵＲＦ条件を逸脱しない距離で隔てられていることを特徴とする請求項１から３までのいずれか１項に記載の半導体装置。
【請求項５】
前記半導体層は、前記第４の半導体領域よりも前記埋め込み絶縁膜側に前記埋め込み絶縁膜に隣接するように配置された、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含んでいる第５の半導体領域を備えていることを特徴とする請求項１から４までのいずれか１項に記載の半導体装置。
【請求項６】
前記半導体層は、前記第４の半導体領域よりも前記第５の半導体領域側で、前記第５の半導体領域の前記第４の半導体領域側に隣接するように配置された、前記第３の半導体領域と逆の導電型のキャリアを含んでいる第６の半導体領域を備えていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第４の半導体領域は、前記埋め込み絶縁膜から０．５μｍ以上隔てられていることを特徴とする請求項１から６までのいずれか１項に記載の半導体装置。
【請求項８】
半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えたダイオードからなる半導体装置の製造方法であって、
前記半導体基板上に前記埋め込み絶縁膜を形成し、
前記埋め込み絶縁膜に活性層基板を貼り合わせ、
貼り合わせた前記活性層基板の厚みを調整することにより前記半導体層を形成し、
前記半導体層中に、カソード半導体領域が形成されたウェル半導体領域からなる第１の半導体領域と、アノード半導体領域が形成されたウェル半導体領域からなる第２の半導体領域と、ドリフト領域からなる第３の半導体領域とを、前記第１の半導体領域と前記第２の半導体領域との間に前記第３の半導体領域が位置するように横方向に並んで配置されるように、かつ、前記第１の半導体領域がＮ型、前記第２の半導体領域がＰ型となるように形成し、
第４の半導体領域を、前記第３の半導体領域中に埋め込まれた部分を有し、前記埋め込み絶縁膜から隔てられているとともに、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含む領域として形成する、
ことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えた絶縁ゲートバイポーラトランジスタからなる半導体装置の製造方法であって、
前記半導体基板上に前記埋め込み絶縁膜を形成し、
前記埋め込み絶縁膜に活性層基板を貼り合わせ、
貼り合わせた前記活性層基板の厚みを調整することにより前記半導体層を形成し、
前記半導体層中に、コレクタ半導体領域が形成されたウェル半導体領域からなる第１の半導体領域と、エミッタ半導体領域が形成されたウェル半導体領域からなる第２の半導体領域と、ドリフト領域からなる第３の半導体領域とを、前記第１の半導体領域と前記第２の半導体領域との間に前記第３の半導体領域が位置するように横方向に並んで配置されるように、かつ、前記第１の半導体領域と前記第２の半導体領域とでキャリアの導電型が互いに逆になるように形成し、
第４の半導体領域を、前記第３の半導体領域中に埋め込まれた部分を有し、前記埋め込み絶縁膜から隔てられているとともに、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含む領域として形成する、
ことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えたＭＯＳ型のトランジスタからなる半導体装置の製造方法であって、
前記半導体基板上に前記埋め込み絶縁膜を形成し、
前記埋め込み絶縁膜に活性層基板を貼り合わせ、
貼り合わせた前記活性層基板の厚みを調整することにより前記半導体層を形成し、
前記半導体層中に、ドレイン半導体領域が形成されたウェル半導体領域からなるウェル半導体領域からなる第１の半導体領域と、ソース半導体領域が形成されたウェル半導体領域からなる第２の半導体領域と、ドリフト領域からなる第３の半導体領域とを、前記第１の半導体領域と前記第２の半導体領域との間に前記第３の半導体領域が位置するように横方向に並んで配置されるように、かつ、前記第１の半導体領域と前記第２の半導体領域とでキャリアの導電型が互いに逆になるように形成し、
第４の半導体領域を、前記第３の半導体領域中に埋め込まれた部分を有し、前記埋め込み絶縁膜から隔てられているとともに、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含む領域として形成する、
ことを特徴とする半導体装置の製造方法。
【請求項１１】
前記埋め込み絶縁膜に前記半導体層を貼り合わせる前に、前記半導体層の前記埋め込み絶縁膜と貼り合わせる側の表面から、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含む第５の半導体領域を形成することを特徴とする請求項８から１０までのいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第５の半導体領域を形成する前に、前記半導体層の前記埋め込み絶縁膜と貼り合わせる側の表面から、前記第３の半導体領域と逆の導電型のキャリアを含む第６の半導体領域を形成し、
前記半導体層の前記埋め込み絶縁膜と貼り合わせる側の表面から、前記第６の半導体領域の途中までのキャリアの導電型を反転させるようにして前記第５の半導体領域を形成する、
ことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えた横型の半導体装置の製造方法であって、
前記半導体基板上に前記埋め込み絶縁膜を形成し、
前記半導体層に加工される活性層基板の一方の表面から、第１の導電型のキャリアを含む半導体領域を形成し、
前記活性層基板の前記一方の表面を前記埋め込み絶縁膜と貼り合わせる、
ことを特徴とする半導体装置の製造方法。
【請求項１４】
前記第１の導電型のキャリアを含む半導体領域を形成する前に、前記活性層基板の前記一方の表面から、前記第１の導電型とは逆の第２の導電型のキャリアを含む半導体領域を形成し、
前記活性層基板の前記一方の表面から、前記第２の導電型のキャリアを含む半導体領域の途中までを第１の導電型に反転させるようにして前記第１の導電型のキャリアを含む半導体領域を形成する、
ことを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator：シリコン・オン・インシュレータ）基板を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
貼り合せ法により作製されるＳＯＩ基板には、支持基板（ベースウェハ）の外表面を酸化し、支持基板の一方の基板面上に形成されたシリコン酸化膜を埋め込み酸化膜（ＢＯＸ膜）とするものがある。図１１に、このようなＳＯＩ基板の作製方法を示す。支持基板１０１の外表面を酸化してシリコン酸化膜１０２を形成する。支持基板１０１の一方の基板面上にあるシリコン酸化膜１０２ａに活性層基板（ボンドウェハ）１０３を熱圧着により貼り合わせる。シリコン酸化膜１０２ａは支持基板１０１と活性層基板１０３との間に挟まれて埋め込み酸化膜として機能する。その後、活性層基板１０３は所望の厚みの半導体層１０３ａに研磨される。
【０００３】
このような貼り合せ法の他に、ＳＩＭＯＸ、ＥＬＴＲＡＮ（登録商標）、Ｓｍａｒｔ−Ｃｕｔ（登録商標）法など、様々な方法で作製され得る薄膜ＳＯＩ基板は、高耐圧および低容量成分という特徴によって高速かつ低消費電力の横型半導体素子を実現するのに利用される。
【０００４】
図１２に、特許文献１に記載されたＳＯＩ基板を用いた横型ダイオードの構成を示す。ダイオード１０は、半導体基板２０、埋め込み酸化膜３０、および半導体層４０が積層されたＳＯＩ基板を備えている。半導体層４０に、裏面部半導体領域６０、中間部半導体領域５３、および表面部半導体領域５４を有している。裏面部半導体領域６０は、ｎ型の不純物を高濃度に含んでいる。中間部半導体領域５３は、ｎ型の不純物を低濃度に含んでいる。表面部半導体領域５４は、ｐ型の不純物を含んでいる。裏面部半導体領域６０は、ｎ型ウェル半導体領域５１とアノード半導体領域５５との間に位置しており、ｎ型ウェル半導体領域５１からアノード半導体領域５５に向けて不純物濃度が順に薄くなる７つの部分領域６１〜６７を備えている。
【０００５】
特許文献１では、上記の構成を採用することにより、横型ダイオードの横方向（基板面に平行な方向）に伸びる電界と縦方向（基板面に垂直な方向）に伸びる電界とのうち、負担電圧の向上が課題とされている縦方向に伸びる電界を有効に負担する構造が提案されている。すなわち、裏面部半導体領域６０、中間部半導体領域５３、および表面部半導体領域５４の各領域の形状および不純物濃度の関係により、縦方向に伸びる電界の強度が０になる位置を半導体層４０の深い位置に形成することができる。これにより、裏面部半導体領域６０と埋め込み酸化膜３０との接合界面から電界強度が０になる位置まではキャリアの縦方向の移動を許容するものの、それよりも上部の半導体層４０内における縦方向の移動を抑制する。
【０００６】
このように、ダイオード１０ではキャリアの縦方向の移動距離が短く制限されてアバランシェ降伏の発生が抑えられる。この結果、裏面部半導体領域６０と埋め込み酸化膜３０との接合界面の臨界電界が高められ、埋め込み酸化膜３０の負担電圧が向上する。
【０００７】
特許文献２には、厚膜ＳＯＩ基板を用いて、ボディ領域の下方にエピタキシャル層よりも高いＮ型不純物濃度を有するＮ型の高濃度埋込領域が形成されたＬＤＭＯＳＦＥＴが開示されている。エピタキシャル層には埋め込み絶縁膜に至る環状のディープトレンチが形成されており、高濃度埋込領域は、ボディ領域、および、ディープトレンチとボディ領域との間の領域の全域に対して深さ方向に対向し、ディープトレンチに接している。
【０００８】
この構造では、ボディ領域の下方に高濃度埋込領域が形成されていることにより、空乏層の横方向への伸びが抑制される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１７３４２２号公報
【特許文献２】特開２００９−０８８１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、薄膜ＳＯＩ基板を利用する高耐圧な横型の半導体装置においては、活性層からなる半導体層の厚みがばらつくと耐圧が低下するという問題がある。半導体層の厚みがばらつくと、ドリフト領域に形成される不純物プロファイルが厚みのばらつきに応じて変化するからである。
【００１１】
このことを図１２および図１３を用いて説明する。図１２のダイオード１０において、耐圧を向上させるためには裏面部半導体領域６０を高濃度に形成する必要がある。しかし、高濃度に形成すると、半導体層４０の厚みがばらついた場合の実効的な裏面部半導体領域６０の電荷量のばらつきが増加する。この場合に、半導体層４０の電荷量条件がＲＥＳＵＲＦ条件を逸脱するため、耐圧が低下する。
【００１２】
図１１で説明したように、半導体層４０の厚みは研磨により調整される。従って、図１３に示すように、半導体層４０の厚みの製造ばらつきは、特殊な加工を用いない場合に±０．３μｍ以上ばらつく。例えば１．８μｍの設計値に対して１．５μｍ〜２．１μｍの範囲でばらつく。そして、裏面半導体領域６０は、Ｐ（リン）などをイオン注入することにより半導体層４０の表面から設計上で埋め込み酸化膜３０上に位置する深さに形成する。半導体層４０の厚みの設計値が１．８μｍであるとすると、イオン注入の飛程の中心も１．８μｍの手前の深さに設定される。しかし、半導体層４０の厚みがばらつくとそれに伴って裏面半導体領域６０の電荷量もばらつく。
【００１３】
実際の半導体層４０の厚みはばらついているので、図１３に示すように、イオンの注入位置の分布は、表面から均一な深さにあっても、当該厚みの分布に対応して半導体層４０と埋め込み酸化膜３０との界面からの距離としてはばらついたものとなる。活性層の研磨された側の表面は貼り合せ側の表面に対して傾いていることが多いため、研磨された側の表面から測った半導体層４０内の所定の深さ位置が、設計通りに埋め込み酸化膜３０との界面位置付近となる箇所もあれば、界面から離れた位置となる箇所もある。厚みが設計値より小さいと界面付近にイオンが集中した分布となり、厚みが設計値よりも大きいと、設計値以上の深さにも拡散するイオンが存在する広い分布となる。界面付近とそうでない箇所とではアニール後の活性化率の相違を含めて電荷密度が図１３の右側に示したように一桁程度も異なってしまう。ウェハの場所ごとの（電荷領域濃度）×（電荷領域の厚さ）で決まる電荷総量は、当該厚みの小さいほうで低いほうへ変動し、当該厚みの大きいほうで高いほうへ変動する。この結果、電荷量のばらつきがウェハ面内で約−７０％から＋５０％までと大きく、ＲＥＳＵＲＦ条件を逸脱するのに十分な電荷量の変動となる。
【００１４】
このように、本来高耐圧であるはずの薄膜ＳＯＩ基板を用いた横型半導体装置は、活性層の厚みのばらつきにより耐圧確保の安定性が崩れやすいためロバスト性に欠ける。すなわち、高耐圧性とロバスト性とを両立させることが難しい。
【００１５】
本発明は、上記課題を解決するものであり、耐圧を確保するための高濃度半導体層の濃度ばらつきを抑制することのできる横型の半導体装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の第１の局面は、半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えたダイオードからなる半導体装置であって、前記半導体層は、カソード半導体領域が形成されたウェル半導体領域からなる第１の半導体領域と、アノード半導体領域が形成されたウェル半導体領域からなる第２の半導体領域と、ドリフト領域からなる第３の半導体領域と、第４の半導体領域とを備え、前記第１の半導体領域と前記第２の半導体領域と前記第３の半導体領域とは、前記第１の半導体領域と前記第２の半導体領域との間に前記第３の半導体領域が位置するように横方向に並んで配置されており、前記第１の半導体領域はＮ型であり、前記第２の半導体領域はＰ型であり、前記第４の半導体領域は、前記第３の半導体領域中に埋め込まれた部分を有し、前記埋め込み絶縁膜から隔てられているとともに、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含んでいる領域である。
【００１７】
本発明の第２の局面は、半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えた絶縁ゲートバイポーラトランジスタからなる半導体装置であって、前記半導体層は、コレクタ半導体領域が形成されたウェル半導体領域からなる第１の半導体領域と、エミッタ半導体領域が形成されたウェル半導体領域からなる第２の半導体領域と、ドリフト領域からなる第３の半導体領域と、第４の半導体領域とを備え、前記第１の半導体領域と前記第２の半導体領域と前記第３の半導体領域とは、前記第１の半導体領域と前記第２の半導体領域との間に前記第３の半導体領域が位置するように横方向に並んで配置されており、前記第１の半導体領域と前記第２の半導体領域とではキャリアの導電型が互いに逆であり、前記第４の半導体領域は、前記第３の半導体領域中に埋め込まれた部分を有し、前記埋め込み絶縁膜から隔てられているとともに、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含んでいる領域である。
【００１８】
本発明の第３の局面は、半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えたＭＯＳ型のトランジスタからなる半導体装置であって、前記半導体層は、ドレイン半導体領域が形成されたウェル半導体領域からなる第１の半導体領域と、ソース半導体領域が形成されたウェル半導体領域からなる第２の半導体領域と、ドリフト領域からなる第３の半導体領域と、第４の半導体領域とを備え、前記第１の半導体領域と前記第２の半導体領域と前記第３の半導体領域とは、前記第１の半導体領域と前記第２の半導体領域との間に前記第３の半導体領域が位置するように横方向に並んで配置されており、前記第１の半導体領域と前記第２の半導体領域とではキャリアの導電型が互いに逆であり、前記第４の半導体領域は、前記第３の半導体領域中に埋め込まれた部分を有し、前記埋め込み絶縁膜から隔てられているとともに、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含んでいる領域である。
【００１９】
本発明の第４の局面は、第１から第３までのいずれか１つの局面において、前記第４の半導体領域は、前記埋め込み絶縁膜から電荷総量の変動がＲＥＳＵＲＦ条件を逸脱しない距離で隔てられている。
【００２０】
本発明の第５の局面は、第１から第４までのいずれか１つの局面において、前記半導体層は、前記第４の半導体領域よりも前記埋め込み絶縁膜側に前記埋め込み絶縁膜に隣接するように配置された、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含んでいる第５の半導体領域を備えている。
【００２１】
本発明の第６の局面は、第５の局面において、前記半導体層は、前記第４の半導体領域よりも前記第５の半導体領域側で、前記第５の半導体領域の前記第４の半導体領域側に隣接するように配置された、前記第３の半導体領域と逆の導電型のキャリアを含んでいる第６の半導体領域を備えている。
【００２２】
本発明の第７の局面は、第１から第６までのいずれか１つの局面において、前記第４の半導体領域は、前記埋め込み絶縁膜から０．５μｍ以上隔てられている。
【００２３】
本発明の第８の局面は、半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えたダイオードからなる半導体装置の製造方法であって、前記半導体基板上に前記埋め込み絶縁膜を形成し、前記埋め込み絶縁膜に活性層基板を貼り合わせ、貼り合わせた前記活性層基板の厚みを調整することにより前記半導体層を形成し、前記半導体層中に、カソード半導体領域が形成されたウェル半導体領域からなる第１の半導体領域と、アノード半導体領域が形成されたウェル半導体領域からなる第２の半導体領域と、ドリフト領域からなる第３の半導体領域とを、前記第１の半導体領域と前記第２の半導体領域との間に前記第３の半導体領域が位置するように横方向に並んで配置されるように、かつ、前記第１の半導体領域がＮ型、前記第２の半導体領域がＰ型となるように形成し、第４の半導体領域を、前記第３の半導体領域中に埋め込まれた部分を有し、前記埋め込み絶縁膜から隔てられているとともに、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含む領域として形成する。
【００２４】
本発明の第９の局面は、半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えた絶縁ゲートバイポーラトランジスタからなる半導体装置の製造方法であって、前記半導体基板上に前記埋め込み絶縁膜を形成し、前記埋め込み絶縁膜に活性層基板を貼り合わせ、貼り合わせた前記活性層基板の厚みを調整することにより前記半導体層を形成し、前記半導体層中に、コレクタ半導体領域が形成されたウェル半導体領域からなる第１の半導体領域と、エミッタ半導体領域が形成されたウェル半導体領域からなる第２の半導体領域と、ドリフト領域からなる第３の半導体領域とを、前記第１の半導体領域と前記第２の半導体領域との間に前記第３の半導体領域が位置するように横方向に並んで配置されるように、かつ、前記第１の半導体領域と前記第２の半導体領域とでキャリアの導電型が互いに逆になるように形成し、第４の半導体領域を、前記第３の半導体領域中に埋め込まれた部分を有し、前記埋め込み絶縁膜から隔てられているとともに、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含む領域として形成する。
【００２５】
本発明の第１０の局面は、半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えたＭＯＳ型のトランジスタからなる半導体装置の製造方法であって、前記半導体基板上に前記埋め込み絶縁膜を形成し、前記埋め込み絶縁膜に活性層基板を貼り合わせ、貼り合わせた前記活性層基板の厚みを調整することにより前記半導体層を形成し、前記半導体層中に、ドレイン半導体領域が形成されたウェル半導体領域からなるウェル半導体領域からなる第１の半導体領域と、ソース半導体領域が形成されたウェル半導体領域からなる第２の半導体領域と、ドリフト領域からなる第３の半導体領域とを、前記第１の半導体領域と前記第２の半導体領域との間に前記第３の半導体領域が位置するように横方向に並んで配置されるように、かつ、前記第１の半導体領域と前記第２の半導体領域とでキャリアの導電型が互いに逆になるように形成し、第４の半導体領域を、前記第３の半導体領域中に埋め込まれた部分を有し、前記埋め込み絶縁膜から隔てられているとともに、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含む領域として形成する。
【００２６】
本発明の第１１の局面は、第８から第１０までのいずれか１つの局面において、前記埋め込み絶縁膜に前記半導体層を貼り合わせる前に、前記半導体層の前記埋め込み絶縁膜と貼り合わせる側の表面から、前記第３の半導体領域と同じ導電型のキャリアを前記第３の半導体領域よりも高濃度に含む第５の半導体領域を形成する。
【００２７】
本発明の第１２の局面は、第１１の局面において、前記第５の半導体領域を形成する前に、前記半導体層の前記埋め込み絶縁膜と貼り合わせる側の表面から、前記第３の半導体領域と逆の導電型のキャリアを含む第６の半導体領域を形成し、前記半導体層の前記埋め込み絶縁膜と貼り合わせる側の表面から、前記第６の半導体領域の途中までのキャリアの導電型を反転させるようにして前記第５の半導体領域を形成する。
【００２８】
本発明の第１３の局面は、半導体基板と、前記半導体基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを備えた横型の半導体装置の製造方法であって、前記半導体基板上に前記埋め込み絶縁膜を形成し、前記半導体層に加工される活性層基板の一方の表面から、第１の導電型のキャリアを含む半導体領域を形成し、前記活性層基板の前記一方の表面を前記埋め込み絶縁膜と貼り合わせる。
【００２９】
本発明の第１４の局面は、第１３の局面において、前記第１の導電型のキャリアを含む半導体領域を形成する前に、前記活性層基板の前記一方の表面から、前記第１の導電型とは逆の第２の導電型のキャリアを含む半導体領域を形成し、前記活性層基板の前記一方の表面から、前記第２の導電型のキャリアを含む半導体領域の途中までを第１の導電型に反転させるようにして前記第１の導電型のキャリアを含む半導体領域を形成する。
【発明の効果】
【００３０】
第１〜第３の局面によれば、半導体層において、埋め込み絶縁膜との界面以外の内部結晶領域では、深さ位置が異なっても注入イオンの活性化により発生する電荷量のばらつきが小さい。従って、埋め込み絶縁膜から隔てられた位置に形成された第４の半導体領域は、面内位置に関わらず均一な電荷量を有する層となる。これにより、第４の半導体領域の全領域に亘って高ロバスト性と高耐圧とが得られる。以上により、耐圧を確保するための高濃度半導体層の濃度ばらつきを抑制することのできる横型の半導体装置を提供することができる。
【００３１】
第４の局面によれば、第４の半導体領域の全領域に亘ってＲＥＳＵＲＦ条件が満たされるため、特に高耐圧性の均一性が向上する。
【００３２】
第５の局面によれば、埋め込み絶縁膜上に第５の半導体領域が存在しているため埋め込み絶縁膜との界面付近の半導体層の不純物濃度は高い。従って、半導体装置のオフ時に埋め込み絶縁膜から半導体層側に伸びる空乏層の伸び幅は小さい。これにより、埋め込み絶縁膜との界面近傍における臨界電界が大きくなり、耐圧が高まる。従って、さらに高ロバスト性と高耐圧とを向上させることができる。
【００３３】
第６の局面によれば、半導体装置のオフ時に、第６の半導体領域と第５の半導体領域とで形成されるＰＮ接合に逆バイアスが印加されて第６の半導体領域と第３の半導体領域との接合界面からも空乏化が生じる。これにより、埋め込み絶縁膜からの空乏化をさらに抑制することができ、より高耐圧化を図ることができる。
【００３４】
第７の局面によれば、第４の半導体領域が埋め込み絶縁膜から０．５μｍ以上隔てられているので、特に第４の半導体領域の電荷量のばらつきを抑制することができる。
【００３５】
第８〜第１０の局面によれば、半導体層において、埋め込み絶縁膜との界面以外の内部結晶領域では、深さ位置が異なっても注入イオンの活性化により発生する電荷量のばらつきが小さい。従って、埋め込み絶縁膜から隔てられた位置に形成された第４の半導体領域は、面内位置に関わらず均一な電荷量を有する層となる。これにより、第４の半導体領域の全領域に亘って高ロバスト性と高耐圧とが得られる。以上により、耐圧を確保するための高濃度半導体層の濃度ばらつきを抑制することのできる横型の半導体装置の製造方法を提供することができる。
【００３６】
第１１の局面によれば、埋め込み絶縁膜上に第５の半導体領域を形成するため埋め込み絶縁膜との界面付近の半導体層の不純物濃度は高い。従って、半導体装置のオフ時に埋め込み絶縁膜から半導体層側に伸びる空乏層の伸び幅は小さい。これにより、埋め込み絶縁膜との界面近傍における臨界電界が大きくなり、耐圧が高まる。従って、さらに高ロバスト性と高耐圧とを向上させることができる。
【００３７】
第１２の局面によれば、半導体装置のオフ時に、第６の半導体領域と第５の半導体領域とで形成されるＰＮ接合に逆バイアスが印加されて第６の半導体領域と第３の半導体領域との接合界面からも空乏化が生じる。これにより、埋め込み絶縁膜からの空乏化をさらに抑制することができ、より高耐圧化を図ることができる。
【００３８】
第１３の局面によれば、第１の導電型のキャリアを含む半導体領域を活性層基板の貼り合せる側の表面から形成するので、その全領域が埋め込み絶縁膜との界面に隣接する位置に均一に配置されることとなり、電荷量のばらつきを小さく抑えることができる。従って、活性層基板を研磨するなどして半導体層の厚みを調整することにより当該厚みの面内不均一が発生しても、埋め込み絶縁膜との界面側を一回のイオン注入によって確実かつ容易に高濃度に形成することができる。これにより、厚みの面内不均一そのものを解消するための他の工程を不要とする点で工程を簡略化することができる。
【００３９】
第１４の局面によれば、第６の半導体領域も均一な不純物濃度で形成することができ、第６の半導体領域と第５の半導体領域とで形成するＰＮ接合を均一な特性に形成することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態を示すものであり、ダイオードの構成を示す断面図
【図２】図１のダイオードの耐圧の半導体層厚依存性を示すグラフ
【図３】図１のダイオードにおいて濃度勾配Ｎ型半導体領域の濃度が均一になることを説明する断面図
【図４】図１のダイオードにおけるＮ型半導体層の効果を説明する断面図
【図５】図１のダイオードにおける埋め込み絶縁膜との界面における臨界電界の空乏層伸び幅依存性を示すグラフ
【図６】本発明の実施形態を示すものであり、半導体装置の第１の製造方法を説明する工程フロー図
【図７】本発明の実施形態を示すものであり、ＩＧＢＴの構成を示す断面図
【図８】本発明の実施形態を示すものであり、ＬＤＭＯＳトランジスタの構成を示す断面図
【図９】本発明の実施形態を示すものであり、他のダイオードの構成を示す断面図
【図１０】本発明の実施形態を示すものであり、半導体装置の第２の製造方法を説明する工程フロー図
【図１１】従来技術を示すものであり、ＳＯＩ基板を用いた半導体装置の製造方法を説明する工程フロー図
【図１２】従来技術を示すものであり、ダイオードの構成を示す断面図
【図１３】半導体層の厚みばらつきと電荷量のばらつきとの関係を示す図
【発明を実施するための形態】
【００４１】
〔第１の実施形態〕
本発明の実施形態について図１ないし図６を用いて説明すれば以下の通りである。
【００４２】
図１に、本実施形態に係る半導体装置としてのダイオード１の構成を示す。
ダイオード１は、薄膜ＳＯＩ基板に横型ダイオードとして作り込まれており、支持基板（半導体基板）１１、埋め込み絶縁膜（ＢＯＸ）１２ａ、および、半導体層１３ａを備えている。半導体層１３ａは、Ｎ型半導体層（第５の半導体領域）１４、Ｎ−ドリフト領域（第３の半導体領域）１５、Ｐ型ウェル半導体領域（第２の半導体領域）１６、Ｐ＋アノード半導体領域１７、Ｎ型ウェル半導体領域（第１の半導体領域）１８、Ｎ＋カソード半導体領域１９、および、濃度勾配Ｎ型半導体領域（第４の半導体領域）２５を備えている。
【００４３】
支持基板１１上に埋め込み絶縁膜１２ａが設けられており、埋め込み絶縁膜１２ａ上に半導体層１３ａが設けられている。
【００４４】
半導体層１３ａは、支持基板１１上の埋め込み絶縁膜１２ａに貼り合わされたＮ−活性層基板が、研磨により厚み調整された層である。Ｐ型ウェル半導体領域１６およびＮ型ウェル半導体領域１８は、この半導体層１３ａに形成された不純物拡散領域である。Ｎ−ドリフト領域１５にはＮ−活性層基板の元々の不純物領域が用いられている。Ｎ型ウェル半導体領域１８とＰ型ウェル半導体領域１６とＮ−ドリフト領域１５とは、Ｎ型ウェル半導体領域１８とＰ型ウェル半導体領域１６との間にＮ−ドリフト領域１５が位置するように横方向（ラテラル方向）に並んで配置されている。このように、Ｎ−ドリフト領域１５は、両隣のＮ型ウェル半導体領域１８およびＰ型ウェル半導体領域１６とはキャリアの導電型またはキャリア濃度が異なることにより区分される領域である。
【００４５】
Ｐ＋アノード半導体領域１７は、Ｐ型ウェル半導体領域１６中に半導体層１３ａの表面から形成された不純物拡散領域である。Ｐ＋アノード半導体領域１７には図示しないアノード電極がコンタクトする。Ｎ＋カソード半導体領域１９は、Ｎ型ウェル半導体領域１８中に半導体層１３ａの表面から形成された不純物拡散領域である。Ｎ＋カソード半導体領域１９には図示しないカソード電極がコンタクトする。
【００４６】
濃度勾配Ｎ型半導体領域２５は、Ｎ−ドリフト領域１５中からＮ＋カソード半導体領域１９直下に及ぶＮ型ウェル半導体領域１８中に亘るように埋め込まれ、埋め込み絶縁膜１２ａから隔てられた領域である。濃度勾配Ｎ型半導体領域２５の埋め込み絶縁膜１２ａからの離隔間隔ｄは濃度勾配Ｎ型半導体領域２５の全体を通して一定でなくともよい。ここでは、ｄは０．５μｍ以上に設定されている。ｄの上限値は特に規定されないが、濃度勾配Ｎ型半導体領域２５の上方に素子動作に必要な活性領域を確保できるように制限される。濃度勾配Ｎ型半導体領域２５は、カソード側からアノード側へ向って連続的にあるいは段階的に不純物濃度が低くなるような濃度勾配を有している。但し、濃度勾配Ｎ型半導体領域２５のキャリアの導電型はＮ−ドリフト領域１５と同じであって、濃度勾配Ｎ型半導体領域２５のキャリア濃度はＮ−ドリフト領域１５のキャリア濃度よりも高い。また、濃度勾配Ｎ型半導体領域２５は、少なくともＮ−ドリフト領域１５中に埋め込まれた部分を有していればよい。濃度勾配Ｎ型半導体領域２５の境界位置は、電荷総量の変動がＲＥＳＵＲＦ条件を逸脱しない深さに設定される。これにより、濃度勾配Ｎ型半導体領域２５の全領域に亘ってＲＥＳＵＲＦ条件が満たされるため、特に高耐圧性の均一性が向上する。
【００４７】
Ｎ型半導体層１４は、濃度勾配Ｎ型半導体領域２５よりも埋め込み絶縁膜１２ａ側にある半導体層１３ａの全面に、埋め込み絶縁膜１２ａに隣接するように配置されている。Ｎ型半導体層１４は、Ｎ−ドリフト領域１５と同じ導電型のキャリアをＮ−ドリフト領域１５よりも高濃度に含んでいる。
【００４８】
なお、濃度勾配Ｎ型半導体領域２５とＮ型半導体層１４とは接していてもいなくてもよいが、接しているほうが好ましい。
【００４９】
次に、上記構成のダイオード１の耐圧特性について説明する。
【００５０】
図２に、横型ダイオードのオフ時の耐圧について半導体層厚依存性を示す。横軸は半導体層厚Ｔｓｏｉ[μｍ]を、縦軸は耐圧ＢＶ[Ｖ]をそれぞれ示す。素子が薄膜ＳＯＩ基板中に作り込まれることから、半導体層厚Ｔｓｏｉとしては典型的には数μｍ以下を想定している。
【００５１】
×印プロットで示す、濃度勾配Ｎ型半導体領域が埋め込み絶縁膜上に設けられている従来の構造では、耐圧ＢＶが半導体層厚Ｔｓｏｉに対して強い依存性を有している。これは、前述したように、半導体層厚Ｔｓｏｉがばらつくと濃度勾配Ｎ型半導体領域の電荷量がばらつくためである。これに対して、本実施形態のダイオード１のように濃度勾配Ｎ型半導体領域２５を埋め込み絶縁膜１２ａから隔てて配置した場合には、黒丸のプロットで示すように、半導体層厚Ｔｓｏｉがばらついても耐圧ＢＶが変動しにくいという高ロバスト性が得られる。
【００５２】
図３に示すように、半導体層厚Ｔｓｏｉの設計値が２．０μｍであるとすると、製造ばらつきにより実際に得られる半導体層厚Ｔｓｏｉは１．７μｍ〜２．３μｍ程度の範囲でばらつく。このとき、濃度勾配Ｎ型半導体領域２５が埋め込み絶縁膜１２ａから隔てられていると、濃度勾配Ｎ型半導体領域２５は埋め込み絶縁膜１２ａとの界面領域を避けた領域に配置される。濃度勾配Ｎ型半導体領域２５が埋め込み絶縁膜１２ａから離隔間隔ｄだけ隔てられるように設計された結果、半導体層厚Ｔｓｏｉが１．７μｍのところで当該離隔間隔がｄ１、半導体層厚Ｔｓｏｉが２．３μｍのところで当該離隔間隔がｄ２になったとする。濃度勾配Ｎ型半導体領域２５の全体では離隔間隔のばらつき範囲はｄ１≦ｄ≦ｄ２となる。
【００５３】
しかし、半導体層１３ａにおいて、すなわちＮ−ドリフト層１５において、埋め込み絶縁膜１２ａとの界面以外の内部結晶領域では、深さ位置が異なっても注入イオンの活性化により発生する電荷量のばらつきが小さい。すなわち、埋め込み絶縁膜１２ａとの界面付近では、半導体層１３ａの貼り合せ面の表面状態や元々存在する界面準位の影響を受けて界面以外との物理的状態が大きく変わるが、内部結晶領域ではそのような急峻な物理的状態の変化が無いことから、イオン注入後の電荷量分布に差が生じにくい。前述したｄ≧０．５μｍの大きさでは電荷量分布の差が特に小さい。従って、埋め込み絶縁膜１２ａから離隔間隔ｄだけ隔てられた位置に形成された濃度勾配Ｎ型半導体領域２５は、面内位置に関わらず均一な電荷量を有する層となる。これにより、濃度勾配Ｎ型半導体領域２５の全領域に亘って前記高ロバスト性と高耐圧とが得られる。
【００５４】
なお、図２の黒丸のプロットはダイオード１のようにＮ型半導体層１４を配置した第１の構造の耐圧ＢＶを示しており、黒四角のプロットはダイオード１からＮ型半導体層１４のみを取り除いた比較例としての第２の構造の耐圧ＢＶを示している。第２の構造でも耐圧ＢＶは安定している。本実施形態では第２の構造を採用することも可能であるが、第１の構造のほうが第２の構造よりも耐圧ＢＶが高い。これは以下の理由による。
【００５５】
第２の構造では、埋め込み絶縁膜１２ａ上にＮ型半導体層１４が存在しないため埋め込み絶縁膜１２ａとの界面付近の半導体層１３ａの不純物濃度は低い。ダイオードのオフ時にアノード−カソード間に逆バイアスが印加されることにより、高電位となったカソードとＬｏｗ電位に保持された支持基板１１との間に高電圧が印加される。界面付近の半導体層１３ａの不純物濃度が低いので、図４に示すように、この高電圧による埋め込み絶縁膜１２ａから半導体層１３ａ側に伸びる空乏層の伸び幅Δｙは大きい。図５に示すように、空乏層の伸び幅Δｙが大きいと電子正孔対の発生確率が高くなるため、臨界電界Ｅｃｒｉは小さい。よって、空乏層の伸び幅Δｙが大きい第２の構造では、耐圧ＢＶは低く、高ロバスト性と高耐圧とを十分に向上させることができない場合もある。
【００５６】
一方、第１の構造では、埋め込み絶縁膜１２ａ上にＮ型半導体層１４が存在しているため埋め込み絶縁膜１２ａとの界面付近の半導体層１３ａの不純物濃度は高い。従って、図４に示すように、ダイオードのオフ時に高電位となったカソードとＬｏｗ電位に保持された支持基板１１との間に高電圧が印加されることによる埋め込み絶縁膜１２ａから半導体層１３ａ側に伸びる空乏層の伸び幅Δｙは小さい。図５に示すように、空乏層の伸び幅Δｙが小さいと電子正孔対の発生確率が低くなるため、臨界電界Ｅｃｒｉは大きい。よって、空乏層の伸び幅Δｙが小さい第１の構造では、耐圧ＢＶは高い。このように、第１の構造によれば、さらに高ロバスト性と高耐圧とを向上させることができる。
【００５７】
なお、ＲＥＳＵＲＦ条件としては、濃度勾配Ｎ型半導体領域２５とＮ型半導体層１４との両方で、例えば不純物濃度（ドーズ量）が２×１０１２ａｔｍ／ｃｍ２〜２．５×１０１２ａｔｍ／ｃｍ２の範囲にあることが必要となる。Ｎ型半導体層１４は埋め込み絶縁膜１２ａとの界面に接して設けられ、さらに上記のＲＥＳＵＲＦ条件を満たす必要があることから、Ｎ−活性層基板を埋め込み絶縁膜１２ａに貼り合せる前に、Ｎ−活性層基板の貼り合せる側の表面からイオン注入により形成すると良い。次に、このようなＮ型半導体層１４の形成方法を含めたダイオード１の製造工程を説明する。
【００５８】
図６に、ダイオード１の工程フロー図を示す。
【００５９】
支持基板１１の外表面を酸化してシリコン酸化膜１２を形成する。また、活性層基板１３の一方の表面からイオン注入を行ってＮ型半導体層１４を形成する。支持基板１１の一方の基板面上にあるシリコン酸化膜に、活性層基板１３のＮ型半導体層１４が形成されているほうの表面を熱圧着により貼り合わせる。貼り合されたシリコン酸化膜は埋め込み酸化膜１２ａとして機能する。その後、活性層基板１３は所望の厚みの半導体層１３ａに研磨される。半導体層１３ａにイオン注入によってＰ型ウェル半導体領域１６、Ｐ＋アノード半導体領域１７、Ｎ型ウェル半導体領域１８、および、Ｎ＋カソード半導体領域１９を形成し、その後にイオン注入によって濃度勾配Ｎ型半導体領域２５を形成する。
【００６０】
Ｎ型半導体層１４はＮ−活性層基板１３の貼り合せる側の表面から形成されるので、その全領域が埋め込み絶縁膜１２との界面に隣接する位置に均一に配置されることとなり、電荷量のばらつきを小さく抑えることができる。従って、Ｎ−活性層基板１３を研磨するなどして半導体層１３ａの厚みを調整することにより当該厚みの面内不均一が発生しても、埋め込み絶縁膜１２との界面側を一回のイオン注入によって確実かつ容易に高濃度に形成することができる。これは、厚みの面内不均一そのものを解消するための他の工程を不要とする点で工程を簡略化する効果をもたらす。厚みの面内不均一そのものを解消するには、例えば研磨後の半導体層１３ａの表面から、貼り合せ面側へ向けて酸素イオンなどをイオン注入して絶縁層界面を半導体層１３ａの表面側から均一な深さに形成する工程などが挙げられる。なお、濃度勾配Ｎ型半導体領域２５を、Ｎ−活性層基板１３の貼り合せ前に、Ｎ−活性層基板１３の貼り合せる側の表面から形成してもよい。
【００６１】
〔第２の実施形態〕
本発明の他の実施形態について図７を用いて説明すれば以下の通りである。
【００６２】
図７に、本実施形態に係る半導体装置としてのＩＧＢＴ２の構成を示す。
ＩＧＢＴ２は、薄膜ＳＯＩ基板に横型ＩＧＢＴとして作り込まれており、支持基板（半導体基板）１１、埋め込み絶縁膜（ＢＯＸ）１２ａ、および、半導体層１３ａを備えている。半導体層１３ａは、Ｎ型半導体層（第５の半導体領域）１４、Ｎ−ドリフト領域（第３の半導体領域）３５、Ｐ型ウェル半導体領域（第２の半導体領域）３６、Ｎ＋エミッタ半導体領域３７ａ、Ｐ＋ウェルコンタクト層３７ｂ、Ｎ型バッファ層（第１の半導体領域）３８、Ｐ＋コレクタ半導体領域３９、および、濃度勾配Ｎ型半導体領域（第４の半導体領域）２５を備えている。
【００６３】
支持基板１１上に埋め込み絶縁膜１２ａが設けられており、埋め込み絶縁膜１２ａ上に半導体層１３ａが設けられている。
【００６４】
半導体層１３ａは、支持基板１１上の埋め込み絶縁膜１２ａに貼り合されたＮ−活性層基板が、研磨により厚み調整された層である。Ｐ型ウェル半導体領域３６およびＮ型バッファ層３８は、この半導体層１３ａに形成された不純物拡散領域である。Ｎ−ドリフト領域３５にはＮ−活性層基板の元々の不純物領域が用いられている。Ｎ型バッファ層１８とＰ型ウェル半導体領域３６とＮ−ドリフト領域３５とは、Ｎ型バッファ層３８とＰ型ウェル半導体領域３６との間にＮ−ドリフト領域３５が位置するように横方向（ラテラル方向）に並んで配置されている。このように、Ｎ−ドリフト領域３５は、両隣のＮ型バッファ層３８およびＰ型ウェル半導体領域３６とはキャリアの導電型またはキャリア濃度が異なることにより区分される領域である。
【００６５】
Ｎ＋エミッタ半導体領域３７ａおよびＰ＋ウェルコンタクト層３７ｂは、Ｐ型ウェル半導体領域３６中に半導体層１３ａの表面から形成された不純物拡散領域である。Ｎ＋エミッタ半導体領域３７ａおよびＰ＋ウェルコンタクト層３７ｂには図示しないエミッタ電極がコンタクトする。Ｐ＋コレクタ半導体領域３９は、Ｎ型バッファ層３８中に半導体層１３ａの表面から形成された不純物拡散領域である。Ｐ＋コレクタ半導体領域３９には図示しないコレクタ電極がコンタクトする。また、Ｐ型ウェル半導体領域３６上に設けられるゲート絶縁膜およびさらにその上のゲート電極については、通常のＩＧＢＴと同じであり、図示および説明を省略する。
【００６６】
濃度勾配Ｎ型半導体領域２５は、Ｎ−ドリフト領域３５中からＰ＋コレクタ半導体領域３９直下に及ぶＮ型バッファ層３８中に亘るように埋め込まれ、埋め込み絶縁膜１２ａから隔てられた領域である。濃度勾配Ｎ型半導体領域２５の埋め込み絶縁膜１２ａからの離隔間隔ｄは濃度勾配Ｎ型半導体領域２５の全体を通して一定でなくともよい。ここでは、ｄは０．５μｍ以上に設定されている。濃度勾配Ｎ型半導体領域２５は、コレクタ側からエミッタ側へ向って連続的にあるいは段階的に不純物濃度が低くなるような濃度勾配を有している。但し、濃度勾配Ｎ型半導体領域２５のキャリアの導電型はＮ−ドリフト領域３５と同じであって、濃度勾配Ｎ型半導体領域２５のキャリア濃度はＮ−ドリフト領域３５のキャリア濃度よりも高い。また、濃度勾配Ｎ型半導体領域２５は、少なくともＮ−ドリフト領域３５中に埋め込まれた部分を有していればよい。
【００６７】
Ｎ型半導体層１４は、濃度勾配Ｎ型半導体領域２５よりも埋め込み絶縁膜１２ａ側に、埋め込み絶縁膜１２ａに隣接するように配置されている。Ｎ型半導体層１４は、Ｎ−ドリフト領域３５と同じ導電型のキャリアをＮ−ドリフト領域３５よりも高濃度に含んでいる。
【００６８】
なお、濃度勾配Ｎ型半導体領域２５とＮ型半導体層１４とは接していてもいなくてもよいが、接しているほうが好ましい。
【００６９】
ＩＧＢＴ２においても、濃度勾配Ｎ型半導体領域２５が設けられていることによりオフ時の高電圧印加状態において高ロバスト性が得られ、さらにＮ型半導体層１４が設けられていることにより高ロバスト性に加えて高耐圧が得られる。
【００７０】
〔第３の実施形態〕
本発明のさらに他の実施形態について図８を用いて説明すれば以下の通りである。
【００７１】
図８に、本実施形態に係る半導体装置としてのＬＤＭＯＳトランジスタ３の構成を示す。
ＬＤＭＯＳトランジスタ３は、薄膜ＳＯＩ基板に横型ＬＤＭＯＳトランジスタとして作り込まれており、支持基板（半導体基板）１１、埋め込み絶縁膜（ＢＯＸ）１２ａ、および、半導体層１３ａを備えている。半導体層１３ａは、Ｎ型半導体層（第５の半導体領域）１４、Ｎ−ドリフト領域（第３の半導体領域）４５、Ｐ型ウェル半導体領域（第２の半導体領域）４６、Ｎ＋ソース半導体領域４７ａ、Ｐ＋ウェルコンタクト層４７ｂ、Ｎ型ウェル半導体領域（第１の半導体領域）４８、Ｎ＋ドレイン半導体領域４９、および、濃度勾配Ｎ型半導体領域（第４の半導体領域）２５を備えている。
【００７２】
支持基板１１上に埋め込み絶縁膜１２ａが設けられており、埋め込み絶縁膜１２ａ上に半導体層１３ａが設けられている。
【００７３】
半導体層１３ａは、支持基板１１上の埋め込み絶縁膜１２ａに貼り合されたＮ−活性層基板が、研磨により厚み調整された層である。Ｐ型ウェル半導体領域４６およびＮ型ウェル半導体領域４８は、この半導体層１３ａに形成された不純物拡散領域である。Ｎ−ドリフト領域４５にはＮ−活性層基板の元々の不純物領域が用いられている。Ｎ型ウェル半導体領域４８とＰ型ウェル半導体領域４６とＮ−ドリフト領域４５とは、Ｎ型ウェル半導体領域４８とＰ型ウェル半導体領域４６との間にＮ−ドリフト領域４５が位置するように横方向（ラテラル方向）に並んで配置されている。このように、Ｎ−ドリフト領域４５は、両隣のＮ型ウェル半導体領域４８およびＰ型ウェル半導体領域４６とはキャリアの導電型またはキャリア濃度が異なることにより区分される領域である。
【００７４】
Ｎ＋ソース半導体領域４７ａおよびＰ＋ウェルコンタクト層４７ｂは、Ｐ型ウェル半導体領域４６中に半導体層１３ａの表面から形成された不純物拡散領域である。Ｎ＋ソース半導体領域４７ａおよびＰ＋ウェルコンタクト層４７ｂには図示しないソース電極がコンタクトする。Ｎ＋ドレイン半導体領域４９は、Ｎ型ウェル半導体領域４８中に半導体層１３ａの表面から形成された不純物拡散領域である。Ｎ＋ドレイン半導体領域４９には図示しないドレイン電極がコンタクトする。また、Ｐ型ウェル半導体領域４６上に設けられるゲート絶縁膜およびさらにその上のゲート電極については、通常のＬＤＭＯＳトランジスタと同じであり、図示および説明を省略する。
【００７５】
濃度勾配Ｎ型半導体領域２５は、Ｎ−ドリフト領域４５中からＮ＋ドレイン半導体領域４９直下に及ぶＮ型ウェル半導体領域４８中に亘るように埋め込まれ、埋め込み絶縁膜１２ａから隔てられた領域である。濃度勾配Ｎ型半導体領域２５の埋め込み絶縁膜１２ａからの離隔間隔ｄは濃度勾配Ｎ型半導体領域２５の全体を通して一定でなくともよい。ここでは、ｄは０．５μｍ以上に設定されている。濃度勾配Ｎ型半導体領域２５は、ドレイン側からソース側へ向って連続的にあるいは段階的に不純物濃度が低くなるような濃度勾配を有している。但し、濃度勾配Ｎ型半導体領域２５のキャリアの導電型はＮ−ドリフト領域４５と同じであって、濃度勾配Ｎ型半導体領域２５のキャリア濃度はＮ−ドリフト領域４５のキャリア濃度よりも高い。また、濃度勾配Ｎ型半導体領域２５は、少なくともＮ−ドリフト領域４５中に埋め込まれた部分を有していればよい。
【００７６】
Ｎ型半導体層１４は、濃度勾配Ｎ型半導体領域２５よりも埋め込み絶縁膜１２ａ側に、埋め込み絶縁膜１２ａに隣接するように配置されている。Ｎ型半導体層１４は、Ｎ−ドリフト領域４５と同じ導電型のキャリアをＮ−ドリフト領域４５よりも高濃度に含んでいる。
【００７７】
なお、濃度勾配Ｎ型半導体領域２５とＮ型半導体層１４とは接していてもいなくてもよいが、接しているほうが好ましい。
【００７８】
ＬＤＭＯＳトランジスタ３においても、濃度勾配Ｎ型半導体領域２５が設けられていることによりオフ時の高電圧印加状態において高ロバスト性が得られ、さらにＮ型半導体層１４が設けられていることにより高ロバスト性に加えて高耐圧が得られる。
〔第４の実施形態〕
【００７９】
本発明のさらに他の実施形態について図９および図１０を用いて説明すれば以下の通りである。
【００８０】
図９に、本実施形態に係る半導体装置としてのダイオード４の構成を示す。
【００８１】
ダイオード４は、薄膜ＳＯＩ基板に横型ダイオードとして作り込まれており、支持基板（半導体基板）１１、埋め込み絶縁膜（ＢＯＸ）１２ａ、および、半導体層１３ａを備えている。半導体層１３ａは、Ｎ型半導体層（第５の半導体領域）１４、Ｐ型半導体層（第６の半導体領域）７１、Ｎ−ドリフト領域（第３の半導体領域）１５、Ｐ型ウェル半導体領域（第２の半導体領域）１６、Ｐ＋アノード半導体領域１７、Ｎ型ウェル半導体領域（第１の半導体領域）１８、Ｎ＋カソード半導体領域１９、および、濃度勾配Ｎ型半導体領域（第４の半導体領域）２５を備えている。これは、第１の実施形態のダイオード１にＰ型半導体層７１を追加した構成である。
【００８２】
Ｐ型半導体層７１は、濃度勾配Ｎ型半導体領域２５よりもＮ型半導体層１４側で、Ｎ型半導体層１４の濃度勾配Ｎ型半導体領域２５側に隣接するように、半導体層１３ａの全面に配置されている。Ｐ型半導体層７１は、Ｎ−ドリフト領域４５と逆の導電型のキャリアを含んでいる。Ｐ型半導体層７１は、濃度勾配Ｎ型半導体領域２５と接していてもいなくてもよい。
【００８３】
上記のようにＰ型半導体層７１が設けられていると、ダイオード４のオフ時に、Ｐ型半導体層７１とＮ型半導体層１５とで形成されるＰＮ接合に逆バイアスが印加されて接合界面からも空乏化が生じる。そのため、Ｎ型半導体層１４をより高濃度のキャリア領域とすることができる。これにより、埋め込み絶縁膜１２ａからの空乏化をさらに抑制することができ、より高耐圧化を図ることができる。
【００８４】
なお、Ｐ型半導体層７１はＮ型半導体層１４と隣接するように配置されることから、次のような工程によって形成するとよい。すなわち、図６のＮ−活性層基板１３にＮ型半導体層１４を形成する前に、Ｎ−活性層基板１３の貼り合せる側の表面から、Ｐ型半導体層７１をイオン注入により形成し、その後に前記貼り合せる側の表面からＰ型半導体層７１の途中までをイオン注入によりＮ型に反転させるようにしてＮ型半導体層１４を形成する。これにより、Ｐ型半導体層７１も均一な不純物濃度で形成することができ、Ｐ型半導体層７１とＮ型半導体層１４とで形成するＰＮ接合を均一な特性に形成することができる。
【００８５】
次に、図１０に、ダイオード４の他の工程フロー図を示す。図６と同様に支持基板１１の外表面を酸化してシリコン酸化膜１２を形成する。また、Ｎ型バルクからなる活性層基板１４Ａを用意する。支持基板１１の一方の基板面上にあるシリコン酸化膜に、活性層基板１４Ａの表面（おもてめん）を熱圧着により貼り合わせる。貼り合されたシリコン酸化膜は埋め込み酸化膜１２ａとして機能する。その後、活性層基板１４Ａは所望の厚みの活性層基板１４ａに研磨される。例えば、この活性層基板１４ａをＮ型半導体層１４とし、活性層基板１４ａ上にエピタキシャル層Ｅを成長させて、図９のＮ型半導体層１４よりも上層側を作製する。Ｎ型半導体層１４上に、Ｐ型半導体層７１とＮ−ドリフト領域４５となる層とをエピタキシャル層Ｅとして順次エピタキシャル成長させてから、イオン注入によってＰ型ウェル半導体領域１６、Ｐ＋アノード半導体領域１７、Ｎ型ウェル半導体領域１８、Ｎ＋カソード半導体領域１９、および、濃度勾配Ｎ型半導体領域２５を形成する。また例えば、活性層基板１４ａをＮ型半導体層１４よりも厚めに残しておき、Ｐ型半導体層７１をイオン注入で極性反転により作製した後に、Ｐ型半導体層７１上にＮ−ドリフト領域４５となる層をエピタキシャル成長させてから、イオン注入によってＰ型ウェル半導体領域１６、Ｐ＋アノード半導体領域１７、Ｎ型ウェル半導体領域１８、Ｎ＋カソード半導体領域１９、および、濃度勾配Ｎ型半導体領域２５を形成してもよい。また、図１０の製造方法は他の実施形態にも適用可能である。
【００８６】
本実施形態は、横型ＩＧＢＴおよび横型ＬＤＭＯＳトランジスタにも適用可能である。
【００８７】
以上、各実施形態について述べた。
【００８８】
なお、各実施形態において、Ｎ型とＰ型とのキャリアの導電型を反転させた構成も可能である。
【産業上の利用可能性】
【００８９】
本発明は、ＳＯＩ基板を用いる、横型ダイオード、ＬＤＭＯＳトランジスタ、横型ＩＧＢＴなどの横型半導体素子を始めとする各種半導体素子に適用可能である。
【符号の説明】
【００９０】
１、４                ダイオード
２                    ＩＧＢＴ
３                    ＬＤＭＯＳトランジスタ
１１                  支持基板
１２ａ                埋め込み絶縁膜
１３ａ                半導体層
１４                  Ｎ型半導体層
１５、３５、４５      Ｎ−ドリフト層
１６、３６、４６      Ｐ型ウェル半導体領域
１８、４８            Ｎ型ウェル半導体領域
２５                  濃度勾配Ｎ型半導体領域
３８                  Ｎ型バッファ層
７１                  Ｐ型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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