(57)【要約】【課題】素子の電気的特性及び信頼性を向上させることができる半導体素子及びその製造方法を提供する。【解決手段】半導体基板の素子分離領域で第１方向へ平行に形成された複数のトレンチと、複数のトレンチと交差する第２方向へ形成された複数のゲートラインと、複数のゲートラインの間に形成された絶縁膜と、複数のトレンチ内から第１方向へ延長されて絶縁膜の内部から第２方向へ延長されるエアギャップと、を含む。【選択図】図１
2013225652.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の素子分離領域で第１方向へ平行に形成された複数のトレンチと、
前記複数のトレンチと交差する第２方向へ形成された複数のゲートラインと、
前記複数のゲートラインの間に形成された絶縁膜と、
前記複数のトレンチ内から第１方向へ延長されて前記絶縁膜の内部から第２方向へ延長されるエアギャップと、
を含むことを特徴とする半導体素子。
【請求項２】
前記複数のトレンチの側壁及び底面に形成されたウェール酸化膜をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ウェール酸化膜の表面に形成されたシーリング絶縁膜をさらに含むことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記複数のトレンチが形成される前記素子分離領域で前記複数のゲートラインの底面に形成されたキャッピング絶縁膜をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記複数のゲートラインは、
トンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートの積層構造を含むことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記複数のトレンチが形成される前記素子分離領域で前記誘電体膜の底面に形成されたキャッピング絶縁膜をさらに含むことを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記複数のトレンチの下部に形成された下部絶縁膜をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記エアギャップは、
前記下部絶縁膜上に形成されることを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記エアギャップは、
前記複数のトレンチの内部から前記第１方向へ延長される第１エアギャップと、
前記複数のゲートラインの間に形成された前記絶縁膜の内部から前記第２方向へ延長される第２エアギャップと、
を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１０】
前記第１エアギャップと前記第２エアギャップとが繋がれることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記絶縁膜は、
ＰＥ−ＵＳＧ膜を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記半導体基板は、セル領域と周辺回路領域を含み、
前記エアギャップは、
前記セル領域に形成されて前記周辺回路領域の素子分離領域に形成された複数のトレンチには素子分離膜が形成されることを特徴とする請求項１に記載の半導体素子。
【請求項１３】
前記素子分離膜は、
窒化膜、ポリシリコン膜、タングステン膜、ＴｉＮ膜、ＳＯＧ膜及びＰＳＺ膜のうち少なくとも一つ以上を含むことを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
半導体基板に定義された素子分離領域の複数のトレンチに素子分離膜を第１方向へ形成し、前記第１方向と交差する第２方向へ前記素子分離膜と前記素子分離膜との間に定義された活性領域上に複数のゲートラインを形成する段階と、
前記素子分離膜を除去するためにエッチング工程を行う段階と、
前記複数のトレンチの内部から前記第１方向へ延長されて前記複数のゲートラインの間から第２方向へ延長されるエアギャップが形成されるように前記複数のゲートラインの間に絶縁膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１５】
前記素子分離膜を形成する段階は、
前記複数のトレンチが満たされるように前記半導体基板上にＳＯＧ膜を形成する段階と、
前記ＳＯＧ膜の上部を硬化させるために熱処理工程を行う段階と、
前記ＳＯＧ膜が前記複数のゲートラインの中間高さまで残留されるように前記ＳＯＧ膜をエッチングする段階と、
を含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記ＳＯＧ膜は、
室温ないし１００℃の温度で形成されることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記熱処理工程は、
前記ＳＯＧ膜の上部のみ硬化されるように実施されることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１８】
前記熱処理工程は、
前記ＳＯＧ膜を室温ないし６００℃でキュアリングを行う段階と、
前記ＳＯＧ膜のファーネスアニーリングまたは急速熱処理アニーリングを湿式雰囲気、Ｎ２雰囲気、Ｏ２雰囲気、ＮＯ雰囲気またはＮ２Ｏ雰囲気で１００℃ないし１１００℃で行う段階と、
を含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記エッチング工程を行う段階で前記ＳＯＧ膜の硬化された部分が前記複数のゲートラインの底面部に残留されることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２０】
前記素子分離膜は、
窒化膜、アンドープトポリシリコン膜、ドープトポリシリコン膜、タングステン膜またはＴｉＮ膜を含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２１】
前記素子分離膜の下部には、下部絶縁膜がさらに形成されることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２２】
前記素子分離膜の上部にはキャッピング絶縁膜がさらに形成されることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２３】
前記エッチング工程が実施される段階で前記複数のゲートラインの間に露出された前記キャッピング絶縁膜が除去されて、前記複数のゲートラインの底面部に前記キャッピング絶縁膜が残留されることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記エッチング工程は、乾式洗浄方式、湿式洗浄方式またはプラズマエッチング方式に進行されることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２５】
前記素子分離膜及び前記複数のゲートラインを形成する段階は、
前記半導体基板の前記活性領域上にトンネル絶縁膜及びシリコン膜を形成して前記素子分離領域に複数のトレンチを前記第１方向へ形成する段階と、
前記複数のトレンチに前記素子分離膜を形成する段階と、
前記素子分離膜を含む前記半導体基板上に誘電体膜及びコントロールゲート用多層膜を形成する段階と、
前記多層膜、前記誘電体膜及び前記シリコン膜をパターニングして前記第２方向へ前記複数のゲートラインを形成する段階と、
を含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２６】
前記絶縁膜は、
ＰＥ−ＵＳＧ膜で形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に素子分離領域を含む半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
素子の集積度が高くなることによって素子のサイズが減少し、素子らの間の間隔が狭くなる。これにより、素子らの間に干渉現象のような理由による動作の誤作動が発生されたり電気的特性が低下されたりすることがあり得る。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の実施例は、素子の電気的特性及び信頼性を向上させることができる半導体素子及びその製造方法を提供する。
【課題を解決するための手段】
【０００４】
本発明の実施例による半導体素子は、半導体基板の素子分離領域から第１方向へ平行に形成された複数のトレンチと、複数のトレンチと交差する第２方向へ形成された複数の複数のゲートラインと、複数のゲートラインの間に形成された絶縁膜、及び複数のトレンチ内から第１方向へ延長されて絶縁膜の内部から第２方向へ延長されるエアギャップを含む。
【０００５】
本発明の実施例による半導体素子の製造方法は、半導体基板に定義された素子分離領域の複数のトレンチに素子分離膜を第１方向へ形成し、第１方向と交差する第２方向へ素子分離膜と素子分離膜との間に定義された活性領域上に複数のゲートラインを形成する段階と、素子分離膜を除去するためにエッチング工程を行う段階、及び複数のトレンチの内部から第１方向へ延長されて複数のゲートラインの間から第２方向へ延長されるエアギャップが形成されるように複数のゲートラインの間に絶縁膜を形成する段階を含む。
【発明の効果】
【０００６】
本発明の実施例は素子の電気的特性及び信頼性を向上させることができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施例による半導体素子を説明するための立体図である。
【図２Ａ】本発明の実施例による半導体素子の製造方法を説明するための図面である。
【図２Ｂ】本発明の実施例による半導体素子の製造方法を説明するための図面である。
【図２Ｃ】本発明の実施例による半導体素子の製造方法を説明するための図面である。
【図２Ｄ】本発明の実施例による半導体素子の製造方法を説明するための図面である。
【図２Ｅ】本発明の実施例による半導体素子の製造方法を説明するための図面である。
【図２Ｆ】本発明の実施例による半導体素子の製造方法を説明するための図面である。
【図２Ｇ】本発明の実施例による半導体素子の製造方法を説明するための図面である。
【図２Ｈ】本発明の実施例による半導体素子の製造方法を説明するための図面である。
【図３】本発明の実施例によるメモリシステムを簡略に示すブロック図である。
【図４】前に説明された多様な実施例に応じてプログラム動作を遂行するフュージョンメモリ装置またはフュージョンメモリシステムを簡略に示すブロック図である。
【図５】本発明の実施例によるフラッシュメモリ装置を含むコンピュータシステムを 簡略に示すブロック図である。
【発明を実施するための最良の形態】
【０００８】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。ただし、本発明は以下に開示される実施例に限定されるのではなく、互いに異なる多様な形態に具現されることができ、かつ、本発明の範囲が次に後述する実施例に限定されるのではない。単に本実施例は本発明の開示が完全になるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願特許請求の範囲によって理解されなければならない。
【０００９】
図１は、本発明の実施例による半導体素子を説明するための立体図である。図１を参照すれば、半導体基板１０１の素子分離領域には第１方向Ｙへ複数の複数のトレンチ１０９が形成される。素子分離領域の間には活性領域が定義される。そして、複数のゲートラインＧＬが複数のトレンチ１０９と交差する第２方向Ｘへ形成される。具体的に、複数のゲートラインＧＬは半導体基板１０１の活性領域と素子分離領域を交差するように半導体基板１０１上に第２方向Ｘへ形成される。複数のゲートラインＧＬの間の半導体基板１０１の活性領域にはソース/ドレインＳＤが形成される。
【００１０】
ナンドフラッシュの場合、複数のゲートラインＧＬはトンネル絶縁膜１０３、フローティングゲート１０５、誘電体膜１２１及びコントロールゲート１２３、１２５の積層構造を含むことができる。フローティングゲートは活性領域にのみ位置することができる。コントロールゲートはドープトポリシリコン膜１２３及び金属性導電膜１２５の積層構造で形成されることができる。
【００１１】
エアギャップＡＧは、複数のトレンチ１０９内から第１方向Ｙへ延長されて絶縁膜１２９の内部から第２方向Ｘへ延長される。
【００１２】
複数のトレンチ１０９の側壁及び底面にはウェール酸化膜１１１が形成されることができ、ウェール酸化膜１１１の表面にはシーリング絶縁膜１１３がさらに形成されることができる。
【００１３】
複数のトレンチ１０９が形成される素子分離領域で複数のゲートラインＧＬの底面（特に、誘電体膜の底面）にキャッピング絶縁膜１１９が形成されることができる。キャッピング絶縁膜１１９は複数のトレンチ１０９に形成された素子分離膜が除去される時、複数のゲートラインＧＬの底面に残留する素子分離膜の一部になりうる。
【００１４】
複数のトレンチ１０９の下部には下部絶縁膜１１５が形成されることができる。下部絶縁膜１１５はエアギャップＡＧの高さや位置を調節するために形成されることができる。したがって、エアギャップＡＧは下部絶縁膜１１５上に形成される。
【００１５】
エアギャップＡＧは、複数のトレンチ１０９の内部から第１方向Ｙへ延長される第１エアギャップ１３１Ａと複数のゲートラインＧＬとの間に形成された第１絶縁膜１２９の内部から第２方向Ｘへ延長される第２エアギャップ１３１Ｂを含む。第１エアギャップ１３１Ａと第２エアギャップ１３１Ｂは互いに繋がれる。
【００１６】
絶縁膜１２９は、複数のゲートラインＧＬの側壁より上部（特に、上部角）でさらにたくさん蒸着されるように形成する。すなわち、絶縁膜１２９はステップカバレッジの劣悪なＰＥ−ＵＳＧ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜で形成することができる。
【００１７】
上記においては、複数のトレンチ１０９から素子分離用絶縁膜が除去されることによって、素子分離用絶縁膜が除去された領域にエアギャップ１３１Ａが形成される。半導体基板１０１がセル領域と周辺領域に区分される場合、このようなエアギャップ１３１Ａは、セル領域のみに形成されることができる。すなわち、周辺領域の素子分離領域では素子分離用絶縁膜がそのまま残留される。
【００１８】
一方、素子分離膜は、ＳＯＧ（Ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）膜やＰＳＺ（Ｐｅｒｈｙｄｒｏ−Ｐｏｌｙｓｉｌａｚａｎｅ）膜で形成することができ、窒化膜、ポリシリコン膜、タングステン膜またはＴｉＮ膜で形成することができる。
【００１９】
複数のゲートラインＧＬの間に複数のゲートライン方向Ｘへ延長されるエアギャップ１３１Ｂが形成されることによって、複数のゲートラインＧＬの間の寄生キャパシタンスが低くなって干渉現象を減少させることができる。また、複数のトレンチ１０９内に複数のトレンチ方向Ｙへ延長されるエアギャップ１３１Ａが形成されることによって、ソース/ドレインＳＤの間の寄生キャパシタンスが低くなって干渉現象を減少させることができる。すなわち、互いに異なるメモリストリングの接合領域ＳＤの間で寄生キャパシタンスを減少させて干渉現象を抑制することができる。特に、エアギャップ１３１Ａ、１３１Ｂが繋がれることによってフローティングゲート１０５とこれに隣接した他のメモリストリングのフローティングゲート下部の接合領域ＳＤの間の寄生キャパシタンスをも減少させて干渉現象を抑制することができる。
【００２０】
それだけでなく、互いに異なるメモリストリングに含まれたフローティングゲートの間の一部にもエアギャップ１３１Ａが位置することによってフローティングゲート１０５の間の寄生キャパシタンスをも減少させて干渉現象を抑制することができる。
【００２１】
以下、上述した構造を含む半導体素子の製造方法を説明する。図２Ａないし図２Ｈは、本発明の実施例による半導体素子の製造方法を説明するための図面である。
【００２２】
図２Ａを参照すれば、半導体基板１０１に定義された素子分離領域の複数のトレンチに素子分離膜を第１方向へ形成し、前記第１方向と交差する第２方向へ前記素子分離膜と前記素子分離膜の間に定義された活性領域上に複数のゲートラインを形成するための工程が進行される。
【００２３】
以下、ナンドフラッシュ装置で素子分離膜と複数のゲートラインを形成する工程を例として説明する。まず、半導体基板１０１上にトンネル絶縁膜１０３、フローティングゲートを形成するための第１シリコン膜１０５及びハードマスク膜１０７を形成する。次に、素子分離領域のハードマスク膜１０７、第１シリコン膜１０５、トンネル絶縁膜１０３をエッチングした後、半導体基板１０１の露出された領域（素子分離領域）をエッチングして複数のトレンチ１０９を形成する。複数のトレンチ１０９は第１方向Ｙへ平行に形成されることができる。
【００２４】
第１シリコン膜１０５は、非晶質シリコン膜またはポリシリコン膜で形成されることができ、アンドープト膜や不純物を含むドープト膜やこれらの積層構造で形成されることができる。
【００２５】
図２Ｂを参照すれば、複数のトレンチ１０９の側壁及び底面にウェール酸化膜１１１を形成する。ウェール酸化膜１１１は酸化工程で形成することができ、複数のトレンチ１０９の側壁及び底面に発生されたエッチング損傷部位がウェール酸化膜１１１になる。次に、全体構造上にシーリング絶縁膜１１３を形成する。シーリング絶縁膜１１３は、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜で形成されることができ、蒸着方式を通じて形成されることができる。シーリング絶縁膜１１３は、第１シリコン膜１０５の側壁が後続工程（例えば、エッチング工程）によって損傷されることを防止する機能をも遂行する。
【００２６】
次に、複数のトレンチ１０９内に素子分離膜を形成するための工程が進行される。まず、複数のトレンチ１０９の下部には下部絶縁膜１１５が形成されることができる。下部絶縁膜１１５は、複数のトレンチ１０９の下部を保護して複数のトレンチ１０９内に形成されるべきエアギャップの垂直位置を調節するために形成されることができる。
【００２７】
下部絶縁膜１１５はＳＯＧ膜またはＰＳＺ膜のような流動性絶縁膜で形成されることができる。具体的に例えて説明すれば、半導体基板１０１上にＳＯＧ膜を塗布する。ＳＯＧ膜は、流動性を持つため、複数のトレンチ１０９の幅が狭くて深みが深くても複数のトレンチ１０９の下部を充分に満たすことができる。次に、ＳＯＧ膜を硬化させて緻密化するために熱処理を行う。以後、ＳＯＧ膜が複数のトレンチ１０９の底面部のみに残留されるようにＳＯＧ膜をエッチングするためのエッチング工程を遂行する。このような下部絶縁膜１１５は省略可能である。
【００２８】
次に、複数のトレンチ１０９内で下部絶縁膜１１５上には素子分離用絶縁膜１１７とキャッピング絶縁膜１１９が形成される。素子分離用絶縁膜１１７とキャッピング絶縁膜１１９は、互いに異なる物質で形成されることができ、この場合、キャッピング絶縁膜１１９は、下部絶縁膜１１５と同一の物質で同一の方式によって形成されることができる。そして、素子分離用絶縁膜１１７は、窒化膜、アンドープトポリシリコン膜、ドープトポリシリコン膜、タングステン膜またはＴｉＮ膜を含む膜で形成することができる。
【００２９】
ここで、窒化膜は、室温ないし８００℃の温度で単原子蒸着法、化学気相蒸着法または物理気相蒸着法で形成されることができる。アンドープトポリシリコン膜やドープトポリシリコン膜は４００℃ないし６００℃で形成されることができ、ドープトポリシリコン膜にはボロン、リン、カーボンまたは窒素が含まれることができる。タングステン膜は、１００℃ないし５００℃で化学気相蒸着法または物理気相蒸着法で形成されることができる。ＴｉＮ膜は３００℃ないし７００℃で化学気相蒸着法で形成されることができる。
【００３０】
また、素子分離用絶縁膜１１７のみを形成した後、素子分離用絶縁膜１１７の上部をキャッピング絶縁膜１１９で形成することもできる。具体的な実施例を説明すれば次のようである。
【００３１】
複数のトレンチ１０９と少なくとも第１シリコン膜１０５との間の空間が満たされるように全体構造上にＳＯＧ膜またはＰＳＺ膜のような流動性絶縁膜を形成する。ＳＯＧ膜を流動性絶縁膜として使用する場合、ＳＯＧ膜は室温ないし１００℃の温度で形成される。
【００３２】
次に、ＳＯＧ膜の熱処理工程が実施される。熱処理工程は、ＳＯＧ膜を固体化するためのキュアリング工程とＳＯＧ膜内に含まれた不純物を外部へ放出させ、より緻密化するためのアニーリング工程を含む。キュアリング工程は、室温ないし６００℃で実施されることができる。アニーリング工程はファーネスアニーリングまたは急速熱処理アニーリング方式で湿式雰囲気、Ｎ２雰囲気、Ｏ２雰囲気、ＮＯ雰囲気またはＮ２Ｏ雰囲気で１００℃ないし１１００℃で行うことができる。この際、熱処理工程は第１シリコン膜１０５の中間高さ以上のＳＯＧ膜の上部が硬化されるように実施されることが好ましい。このように硬化されたＳＯＧ膜がキャッピング絶縁膜１１９になって、硬化されないかまたは不十分に硬化されたＳＯＧ膜の下部が素子分離用絶縁膜１１７になることができる。
【００３３】
図２Ｃを参照すれば、第１シリコン膜１０５の間で第１シリコン膜１０５の中間高さにキャッピング絶縁膜１１９が残留されるようにキャッピング絶縁膜１１９の上部をエッチングする。ここで、素子分離用絶縁膜１１７上に残留するキャッピング絶縁膜１１９は、後続工程で形成される複数のゲートライン（または誘電体膜）の底面部を保護する保護膜の機能を遂行する。一方、キャッピング絶縁膜１１９を完全に除去した後、素子分離用絶縁膜１１７上に保護膜が再度形成されるか、または残留するキャッピング絶縁膜１１９上に保護膜が追加に形成されることもできる。
【００３４】
これにより、素子分離膜が形成される。下部絶縁膜１１５、素子分離用絶縁膜１１７及びキャッピング絶縁膜１１９がすべて形成される場合、これらすべてが素子分離膜になることができる。下部絶縁膜１１５が省略される場合、素子分離用絶縁膜１１７及びキャッピング絶縁膜１１９が素子分離膜になることができ、キャッピング絶縁膜１１９が省略される場合、下部絶縁膜１１５及び素子分離用絶縁膜１１７が素子分離膜になることができる。下部絶縁膜１１５及びキャッピング絶縁膜１１９がすべて省略される場合、素子分離用絶縁膜１１７だけでも素子分離膜が形成されることができる。
【００３５】
前述した素子分離膜の形成工程は、セル領域に適用される場合を例として説明したが、周辺回路等が形成される周辺領域においても同時に同じく素子分離膜の形成工程が適用されることができる。すなわち、周辺領域においても同一の素子分離膜が形成される。
【００３６】
図２Ｄを参照すれば、全体構造上に誘電体膜１２１、第２シリコン膜１２３、金属性導電膜１２５及びハードマスク１２７を形成する。ここで、誘電体膜１２１は、第１シリコン膜１０５とキャッピング絶縁膜１１９上に形成される。
【００３７】
誘電体膜１２１は、酸化膜/窒化膜/酸化膜の積層構造で形成されることができる。第２シリコン膜１２３と金属性導電膜１２５は、コントロールゲートを形成するための膜であり、第２シリコン膜１２３はドープトポリシリコン膜で形成することができ、金属性導電膜１２５はタングステン、コバルト、アルミニウム、銅または金属シリサイド膜で形成されることができる。
【００３８】
図２Ｅを参照すれば、第２方向Ｘのライン形態でハードマスク１２７、金属性導電膜１２５、第２シリコン膜１２３及び誘電体膜１２１をエッチングする。これにより、コントロールゲートまたは複数のワードラインが形成される。次に、第１シリコン膜１０５の露出された部分をエッチング工程で除去する。第１シリコン膜１０５は、コントロールゲート下部に残留しながらフローティングゲートになる。これにより、トンネル絶縁膜１０３、第１シリコン膜１０５、誘電体膜１２１及びコントロールゲート１２３、１２５の積層構造を含む複数のゲートラインＧＬが素子分離領域（または素子分離膜）と交差する第２方向Ｘへ形成される。
【００３９】
一方、素子分離領域に形成された素子分離膜ＩＳＯは、複数のゲートラインＧＬの間から半導体基板１０１の表面より上部が突出された状態で露出される。
【００４０】
図２Ｆ及び図２Ｇを参照すれば、素子分離膜を除去するためのエッチング工程が実施される。この時、周辺領域ではセル領域のように形成された素子分離膜が除去されないように周辺領域上にマスク３０１を形成した状態でエッチング工程が進行される。したがって、エッチング工程が進行された後にも周辺領域では素子分離膜ＩＳＯがそのまま残留される。
【００４１】
一方、素子分離膜のエッチング工程時キャッピング絶縁膜１１９は、複数のゲートラインＧＬの間で除去されて複数のゲートラインＧＬの下部に残留されることができる。すなわち、キャッピング絶縁膜１１９は、素子分離用絶縁膜１１７を除去するためのエッチング工程時複数のゲートラインＧＬの底面部または誘電体膜１２１の底面部を保護するために残留されることができる。キャッピング絶縁膜１１９を複数のゲートラインＧＬの下部に残留させるためにキャッピング絶縁膜１１９をエッチバック工程のような異方性エッチング工程によって除去することができる。
【００４２】
次に、素子分離膜を除去するためのエッチング工程の過程として、素子分離用絶縁膜１１７を除去するためのエッチング工程が実施される。素子分離用絶縁膜１１７のエッチング工程は、乾式洗浄工程、湿式洗浄工程、プラズマエッチング工程に進行されることができる。乾式洗浄工程は、室温ないし２００℃の温度で素子分離用絶縁膜１１７の種類によってＮＨ３、ＨＦ、ＩＰＡ、Ｈ２、ＮＦ３混合ガスまたはこれらの混合ガスを使用することができる。湿式洗浄工程は、室温ないし２００℃の温度で素子分離用絶縁膜１１７の種類によってＨ２ＳＯ４、Ｈ２Ｏ２、ＨＦ、ＮＨ４ＯＨ、ＨＣＬ、ＮＨ４Ｆ、Ｈ３ＰＯ４、ＨＮＯ３またはこれらの混合剤を使用することができる。
【００４３】
上記の通りに、絶縁膜１１５、１１７、１１９を形成する工程やエッチングする工程で第１シリコン膜１０５の側壁と複数のトレンチ１０９の側壁及び底面は、シーリング絶縁膜１１３によって保護されることができる。
【００４４】
一方、下部絶縁膜１１５は除去されるかまたはエアギャップＡＧの位置を制御するために残留されることができる。下部絶縁膜１１５は、キャッピング絶縁膜１１９と同一の工程によって除去されることができる。
【００４５】
上記の工程によって素子分離膜の全体または一部が除去される。図２Ｈを参照すれば、複数のゲートラインＧＬの間の半導体基板１０１の活性領域にソース/ドレインＳＤを形成する。次に、複数のゲートラインＧＬの間に絶縁膜１２９を形成した後平坦化工程を行う。これにより、絶縁膜１２９は複数のゲートラインＧＬの間のみに残留されることができる。
【００４６】
一方、複数のゲートラインＧＬの間と複数のトレンチ１０９内にエアギャップＡＧを形成するために、絶縁膜１２９が複数のゲートラインＧＬの間と複数のトレンチ１０９内に最小限に形成されながら複数のゲートラインＧＬの上部側壁のみに主に残留されることができるようにステップカバレッチの劣悪な物質（例えば、ＰＥ-ＵＳＧ膜）で絶縁膜１２９を形成することが好ましい。
【００４７】
これにより、複数のトレンチ１０９内では第１方向Ｙへ延長されて絶縁膜１２９の内部では第２方向Ｘへ延長されるエアギャップＡＧが形成される。具体的に、エアギャップＡＧは第１エアギャップ１３１Ａと第２エアギャップ１３１Ｂとを含む。第１エアギャップ１３１Ａは、複数のトレンチ１０９内からビットライン方向または第１方向Ｙへ延長される。
【００４８】
第２エアギャップ１３１Ｂは、複数のゲートラインＧＬの間の絶縁膜１２９の内部から複数のゲートラインＧＬまたは複数のワードライン方向または第２方向Ｘへ延長される。第１エアギャップ１３１Ａの上部と第２エアギャップ１３１Ｂの下部は互いに繋がれる。特に、第１エアギャップ１３１Ａの一部は、同一の複数のゲートラインＧＬに含まれたフローティングゲート１０５の間にも形成される。
【００４９】
上記のようにエアギャップＡＧを形成することで、干渉現象を抑制して素子の電気的特性及び信頼性を向上させることができる。
【００５０】
図３は、本発明の実施例によるメモリシステムを簡略に示すブロック図である。図３を参照すれば、本発明の実施例によるメモリシステム３００は、不揮発性メモリ装置３２０とメモリコントローラー３１０とを含む。
【００５１】
不揮発性メモリ装置３２０は、前に説明した構造のセル領域と周辺領域とを含む。メモリコントローラー３１０は、不揮発性メモリ装置３２０を制御するように構成される。不揮発性メモリ装置３２０とメモリコントローラー３１０の結合によってメモリカードまたは半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ：ＳＳＤ）として提供されることができる。
【００５２】
ＳＲＡＭ３１１は、プロセッシングユニット３１２の動作メモリとして使用される。ホストインターフェース３１３は、メモリシステム３００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック３１４は、不揮発性メモリ装置３２０のセル領域から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェース３１４は、本発明の不揮発性メモリ装置３２０とインタペーシングする。プロセッシングユニット３１２は、メモリコントローラー３１０のデータ交換のための諸般制御動作を遂行する。
【００５３】
たとえ、図面には図示されなかったが、本発明によるメモリシステム３００はホストとのインタペーシングのためのコードデータを格納するＲＯＭ（図示せず）などがさらに提供されることができることは、この分野における通常の知識を有する者に自明である。不揮発性メモリ装置３２０は、複数のフラッシュメモリチップで構成されるマルチチップパッケージに提供されることもできる。
【００５４】
以上のように、本発明のメモリシステム３００は、動作特性の向上された高信頼性の格納媒体として提供されることができる。特に、最近活発に研究されている半導体ディスク装置のようなメモリシステムで本発明のフラッシュメモリ装置が具備されることができる。この場合、メモリコントローラー３１０は、ＵＳＢ、ＭＭＣ、ＰＣＩ-Ｅ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＬ、そしてＩＤＥなどのような多様なインターフェースプロトコルのうち一つを通じて外部（例えば、ホスト）と通信するように構成される。
【００５５】
図４は、前に説明された多様な実施例に応じてプログラム動作を遂行するフュージョンメモリ装置またはフュージョンメモリシステムを簡略に示すブロック図である。例えば、フュージョンメモリ装置としてワンナンドフラッシュメモリ装置４００に本発明の技術的特徴が適用されることができる。
【００５６】
ワンナンドフラッシュメモリ装置４００は、互いに異なるプロトコルを使用する装置との各種情報交換のためのホストインターフェース４１０と、メモリ装置を駆動するためのコードを内蔵するか、またはデータを一時的に格納するバッファーラム４２０と、外部から与えられる制御信号と命令語に応答して読み取りとプログラム及びすべての状態を制御する制御部４３０と、命令語とアドレス、メモリ装置内部のシステム動作環境を定義する設定（Ｃｏｎｆｉｇｕｒａｔｉｏｎ）などのデータが格納されるレジスター４４０及び図１で説明した構造の不揮発性メモリセルとページバッファーを含む動作回路で構成されたナンドフラッシュセルアレイ４５０を含む。ホストからの書き込み要請に応答してワンナンドフラッシュメモリ装置は、前に説明した方式に従ってデータをプログラムするようになる。
【００５７】
図５には、本発明によるフラッシュメモリ装置５１２を含むコンピュータシステムが概略的に図示されている。
【００５８】
本発明によるコンピュータシステム５００は、システムバス５６０に電気的に繋がれたマイクロプロセッサー５２０、ラム５３０、ユーザーインターフェース５４０、ベースバンドチップセット（Ｂａｓｅｂａｎｄ  Ｃｈｉｐｓｅｔ）のようなモデム５５０及びメモリシステム５１０を含む。
【００５９】
本発明によるコンピュータシステム５００がモバイル装置の場合、コンピュータシステム５００の動作電圧を供給するためのバッテリ（図示せず）が追加的に提供される。たとえ図面には図示されなかったが、本発明によるコンピュータシステム５００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルディラムなどがさらに提供されうることはこの分野における通常の知識を有する者等にとって自明である。メモリシステム５１０は、例えば、データを格納するために図１で説明した不揮発性メモリを使用するＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ／Ｄｉｓｋ）を構成することができる。または、メモリシステム５１０は、フュージョンフラッシュメモリ（例えば、ワンナンドフラッシュメモリ）として提供されることができる。
【符号の説明】
【００６０】
１０１  半導体基板、
１０３  トンネル絶縁膜、
１０５  第１シリコン膜、フローティングゲート、
１０７、１２７  ハードマスク、
１０９  トレンチ、
１１１  ウェール酸化膜、
１１３  シーリング絶縁膜、
１１５  下部絶縁膜、
１１７  素子分離用絶縁膜、
１１９  キャッピング絶縁膜、
１２１  誘電体膜、
１２３  第２シリコン膜、
１２５  金属性導電膜、
１２９  絶縁膜、
１３１Ａ、１３１Ｂ、ＡＧ  エアギャップ、
ＧＬ  ゲートライン、
ＳＤ  ソース、ドレイン
【図１】
2013225652.tif 000003
【図２Ａ】
2013225652.tif 000004
【図２Ｂ】
2013225652.tif 000005
【図２Ｃ】
2013225652.tif 000006
【図２Ｄ】
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【図２Ｅ】
2013225652.tif 000008
【図２Ｆ】
2013225652.tif 000009
【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４】
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【図５】
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