(57)【要約】【課題】劣化を生じにくい不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に第１の配線と直交するように形成された第２の配線とを有するセルアレイ層を備えた半導体記憶装置であって、メモリセルは、電流整流素子及び可変抵抗素子を有し、電流整流素子の側壁において、酸素よりも窒素の原子組成比が高い部分が存在することを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線とを有するセルアレイ層を備えた半導体記憶装置であって、
前記メモリセルは、第１の電極を介して前記第１の配線に接続された電流整流素子と、第２及び第３の電極を介して前記電流整流素子及び前記第２の配線に接続された可変抵抗素子とを有し、
前記電流整流素子、前記可変抵抗素子、前記第１から第３の電極、前記第１の配線及び前記第２の配線の側面に、それぞれ側壁窒化層が形成されており、
前記電流整流素子の側壁において、酸素よりも窒素の原子組成比が高い部分が存在する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線とを有するセルアレイ層を備えた半導体記憶装置であって、
前記メモリセルは、電流整流素子及び可変抵抗素子を有し、
前記電流整流素子の側壁において、酸素よりも窒素の原子組成比が高い部分が存在する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記電流整流素子は第１の電極を介して前記第１の配線に接続され、
前記可変抵抗素子は、第２の電極を介して前記電流整流素子に、第３の電極を介して前記第２の配線に接続され、
前記電流整流素子、前記可変抵抗素子及び前記第１から第３の電極の側面に、それぞれ側壁窒化層が形成されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線とを有するセルアレイ層を備えた半導体記憶装置であって、
前記メモリセルは、電流整流素子及び可変抵抗素子を有し、
前記電流整流素子は第１の電極を介して前記第１の配線に接続され、
前記可変抵抗素子は、第２の電極を介して前記電流整流素子に、第３の電極を介して前記第２の配線に接続され、
前記電流整流素子、前記可変抵抗素子及び前記第１から第３の電極の側面に、それぞれ側壁窒化層が形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
複数の前記メモリセル同士を絶縁する層間絶縁層と、
前記側壁窒化層と前記層間絶縁層との間に形成されたバリア層と
を更に有することを特徴とする請求項３又は４記載の不揮発性半導体記憶装置。
【請求項６】
複数の前記メモリセル同士を絶縁し、前記側壁窒化膜と接する層間絶縁層を更に有することを特徴とする請求項３又は４記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の配線及び前記第２の配線の側面に、それぞれ側壁窒化層が形成されている
ことを特徴とする請求項２〜６のいずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線とを有するセルアレイ層を備え、前記メモリセルが、電流整流素子及び可変抵抗素子を有する半導体記憶装置の製造方法であって、
前記第１の配線を形成する第１の配線層を形成し、
前記第１の配線層の上に前記電流制御素子を形成する半導体層及び前記可変抵抗素子を形成する可変抵抗素子層を形成し、
前記可変抵抗素子層及び前記半導体層を、前記メモリセルを形成する部分を残して選択的に除去し、
前記メモリセルを形成する前記可変抵抗素子層及び前記半導体層の側壁を窒化する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
前記窒化により、前記半導体層の側壁における酸素の組成比よりも、窒素の組成比を高くすることを特徴とする請求項８記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記窒化には、プラズマ窒化法を用いることを特徴とする請求項８又は９記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記プラズマ窒化法として、ＳＰＡ窒化法を用いることを特徴とする請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
側壁の窒化された前記可変抵抗素子層及び前記半導体層を含む積層体間に絶縁体を埋め込み、
前記積層体の一部の窒化膜を除去し、
前記第２の配線を形成する導電層を形成し、
前記導電層を、前記第２の配線を形成する部分を残して選択的に除去して前記第２の配線を形成し、
前記第２の配線の側壁を窒化する
ことを特徴とする請求項８〜１１のいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記第２の配線の側壁の窒化は、前記第２の配線を水蒸気酸化による異常酸化から保護することが可能となる程度にまで行う事を特徴とする請求項１２記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
側壁の窒化された前記可変抵抗素子層及び前記半導体層を含む積層体間に絶縁体を埋め込み、
前記積層体の一部の窒化膜を除去し、
前記第２の配線を形成する導電層を形成し、
前記第２の導電層の上に前記電流制御素子を形成する半導体層及び前記可変抵抗素子を形成する可変抵抗層を更に形成し、
前記可変抵抗素子層及び前記半導体層を選択的に除去し、
前記可変抵抗素子層及び前記半導体層の側壁を窒化する
ことを特徴とする請求項８〜１１のいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書記載の技術は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ等のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００４】
このような抵抗変化型メモリでは、選択されたメモリセルに対するデータ書き込み及び読み出し時の非選択メモリセルに対する回り込み電流を制御するため、可変抵抗素子と直列にダイオード等の電流制御素子が接続される。可変抵抗素子と電流制御素子は、第１の配線と第２の配線との間にエッチングプロセスによって柱状に形成される、いわゆるクロスポイント型の半導体記憶装置を構成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−７１３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、劣化を生じにくい不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に第１の配線と直交するように形成された第２の配線とを有するセルアレイ層を備えた半導体記憶装置であって、メモリセルは、電流整流素子及び可変抵抗素子を有し、電流整流素子の側壁において、酸素よりも窒素の原子組成比が高い部分が存在することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図２】同不揮発性半導体記憶装置のメモリセルアレイ構造を示す概略図である。
【図３】同メモリセルアレイの断面図である。
【図４】同メモリセルアレイを構成するメモリセルの断面図である。
【図５】従来の不揮発性半導体記憶装置の書込み特性を示すグラフである。
【図６】従来のメモリセルの組成分析結果を表す概略図である。
【図７】第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの組成分析結果を表す概略図である。
【図８】同メモリセルの製造方法を示すための断面図である。
【図９】同メモリセルの製造方法を示すための断面図である。
【図１０】同メモリセルの製造方法を示すための断面図である。
【図１１】同メモリセルの製造方法を示すための断面図である。
【図１２】同メモリセルの製造方法を示すための断面図である。
【図１３】同メモリセルの製造方法を示すための断面図である。
【図１４】同メモリセルの製造方法を示すための断面図である。
【図１５】同メモリセルの製造方法を示すための断面図である。
【図１６】同メモリセルの製造方法を示すための断面図である。
【図１７】同メモリセルの製造方法を示すための断面図である。
【図１８】同メモリセルの製造方法を示すための断面図である。
【図１９】同メモリセルの製造方法を示すための断面図である。
【図２０】同メモリセルの製造方法を示すための断面図である。
【図２１】同メモリセルの製造方法を示すための断面図である。
【図２２】同メモリセルの製造方法を示すための断面図である。
【図２３】同メモリセルの製造方法を示すための断面図である。
【図２４】同メモリセルの製造方法を示すための断面図である。
【図２５】同メモリセルの製造方法を示すための断面図である。
【図２６】第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図である。
【図２７】同メモリセルアレイを構成するメモリセルの断面図である。
【図２８】同メモリセルの製造方法を示すための断面図である。
【図２９】同メモリセルの製造方法を示すための断面図である。
【図３０】同メモリセルの製造方法を示すための断面図である。
【図３１】同メモリセルの製造方法を示すための断面図である。
【図３２】同メモリセルの製造方法を示すための断面図である。
【図３３】同メモリセルの製造方法を示すための断面図である。
【図３４】同メモリセルの製造方法を示すための断面図である。
【図３５】同メモリセルの製造方法を示すための断面図である。
【図３６】同メモリセルの製造方法を示すための断面図である。
【図３７】同メモリセルの製造方法を示すための断面図である。
【図３８】同メモリセルの製造方法を示すための断面図である。
【図３９】第３の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図である。
【図４０】同メモリセルの製造方法を示すための断面図である。
【図４１】同メモリセルの製造方法を示すための断面図である。
【図４２】同メモリセルの製造方法を示すための断面図である。
【図４３】同メモリセルの製造方法を示すための断面図である。
【図４４】同メモリセルの製造方法を示すための断面図である。
【図４５】同メモリセルの製造方法を示すための断面図である。
【図４６】同メモリセルの製造方法を示すための断面図である。
【図４７】同メモリセルの製造方法を示すための断面図である。
【図４８】同メモリセルの製造方法を示すための断面図である。
【図４９】第４の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図である。
【発明を実施するための形態】
【０００９】
以下、添付の図面を参照して実施の形態について説明する。
【００１０】
［第１の実施形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、後述する可変抵抗素子と電流整流素子を具備するメモリセルＭＣをマトリクス状に配置したメモリセルアレイ１を備える。
【００１１】
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするロウ制御回路３が電気的に接続されている。
【００１２】
［メモリセルアレイ］
次に、第１の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１の構成について説明する。
【００１３】
図２は、メモリセルアレイ１の一部の斜視図、図３は、同メモリセルの断面図で、同図（ａ）はビット線ＢＬの延びる方向から見た断面図、同図（ｂ）はワード線ＷＬの延びる方向から見た断面図、図４は、メモリセル１つ分の拡大断面図であり、同図（ａ）はビット線ＢＬの延びる方向から見た拡大断面図、同図（ｂ）はワード線ＷＬの延びる方向から見た拡大断面図である。
【００１４】
図２に示す様に、メモリセルアレイ１は、クロスポイント型のメモリセルアレイで、複数本のワード線ＷＬが平行に配設され、これと交差して複数本のビット線ＢＬが平行に配設される。ワード線ＷＬとビット線ＢＬとの各交差部に両配線に挟まれるように後述のメモリセルＭＣが配置され、メモリセルＭＣ間には層間絶縁層ＩＬ（図３）が埋め込まれている。図３に示す様に、同じワード線ＷＬ及びビット線ＢＬを共有する複数のメモリセルＭＣはメモリセルアレイ層ＭＡを構成しており、メモリセルアレイ１は複数のメモリセルアレイ層ＭＡが積層されて構成されている。なお、ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等を用いることが可能であり、本実施形態においてはタングステン（Ｗ）を採用している。
【００１５】
［メモリセルＭＣ］
メモリセルＭＣは、図４に示すように、ワード線ＷＬと、層間絶縁層１０１にバリア層１０２を介して埋め込まれたビット線ＢＬとの間に直列接続された可変抵抗素子１０９と電流整流素子ＤＩとを備えており、ビット線ＢＬ１と電流整流素子ＤＩとは第１の電極１０４を介して、電流整流素子ＤＩと可変抵抗素子１０９とは第２の電極１０８を介して、可変抵抗素子１０９とワード線ＷＬとはそれぞれ第３の電極１１０及びトップ電極１１１を介して、それぞれ電気的に接続されている。更に、ビット線ＢＬ１の上面のうち、第１の電極１０４と接していない部分及び、第１の電極１０４、電流整流素子ＤＩ、第２の電極１０８、可変抵抗素子１０９、第３の電極１１０、トップ電極１１１及びワード線ＷＬの側壁には、側壁窒化層ＢＬｄ、１０４ｄ、ＤＩｄ、１０８ｄ−１１１ｄ、ＷＬｄが形成されており、これら側壁窒化層１０４ｄ−１１１ｄを更にバリア層１１４が覆っている。更に、ビット線ＢＬ方向及びワード線ＷＬ方向に隣接するメモリセルＭＣ間には層間絶縁層ＩＬ（図３）が埋め込まれている。
【００１６】
本実施形態においては、ビット線ＢＬがワード線ＷＬの上部に位置する場合と、ビット線ＢＬがワード線ＷＬの下部に位置する場合とで、ビット線ＢＬ及びワード線ＷＬの交差部に位置するメモリセルＭＣ中の電流整流素子ＤＩの電流整流方向が異なり、例えば、選択されたメモリセルＭＣにおいては、常にビット線ＢＬからワード線ＷＬに向かって電流が流れるように、電流整流素子ＤＩが電流整流特性を有するようにしている。
【００１７】
［電流整流素子ＤＩ］
本実施形態において、電流整流素子ＤＩは、ｐ型半導体層１０５、ｉ型半導体層１０６、ｎ型半導体層１０７からなるＰＩＮダイオードから形成されている。ｐ型半導体層１０５−ｎ型半導体層１０７は、ポリシリコンで形成されている。ｐ型半導体層１０５−ｎ型半導体層１０７の側壁には自然酸化膜が形成されておらず、そのかわりに上述した側壁窒化層ＤＩｄが２−５ｎｍ程度形成されている。本実施形態においては、側壁窒化層ＤＩｄはプラズマを用いた窒化プロセス（以下、「プラズマ窒化」と呼ぶ）により生成されており、側壁窒化層ＤＩｄ中の不純物濃度は低く抑えられている。尚、メモリセルＭＣに用いられる電流整流素子ＤＩは、電圧・電流特性において所定の電流整流特性を有する素子であれば、材質、構造等は、特に限定されない。即ち、ダイオードとして、ＰＮ接合ダイオード、ショットキーダイオード、パンチスルーダイオード等を用いることもできる。また、選択されたメモリセルＭＣの抵抗変化層に所望の電圧、電流が供給できるような電流整流特性を得られるように、電流整流素子ＤＩに用いられる材料として、シリコン（Ｓｉ）以外に、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）等の半導体、半導体と金属の混晶、酸化物等の絶縁体を用いることも可能である。
【００１８】
［可変抵抗素子１０９］
本実施形態においては、可変抵抗素子１０９はＨｆＯから形成されており、側壁窒化層１０９ｄはＨｆＯＮから形成されているが、可変抵抗素子１０９及び側壁窒化層１０９ｄの材料はこれに限定されるものでなく、種々の材料が適用可能である。
【００１９】
本実施形態に係る不揮発性半導体記憶装置はいわゆるバイポーラ型の不揮発性半導体記憶装置に関し、メモリセルＭＣに対するデータの書き込みは、選択されたメモリセルＭＣの可変抵抗素子１０９に所定の逆方向電圧を所定時間印加することにより行う。これにより、選択されたメモリセルＭＣの可変抵抗素子１０９が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子１０９を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子１０９に対し、所定の順方向電圧を所定時間印加することにより行う。これにより、可変抵抗素子１０９が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子１０９を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。例えば、２値データの記憶であれば、選択メモリセルＭＣに対し、リセット動作、セット動作を行うことで、選択メモリセルＭＣの可変抵抗素子１０９の抵抗状態を高抵抗状態、低抵抗状態に変化させることにより行う。また、以降では、リセット動作、セット動作を総称してスイッチ動作と呼ぶ。
【００２０】
［書き込み動作の特性］
次に、本実施形態に係る不揮発性半導体記憶装置の書込み動作の特性について説明する。セット動作時にはメモリセルＭＣに対して電流整流素子ＤＩの逆方向電圧を、リセット動作時には順方向電圧を印加する、いわゆるバイポーラ型の不揮発性半導体記憶装置が知られている。この様なバイポーラ型の不揮発性半導体記憶装置においては、書き換え回数の増大に伴って電流整流特性が劣化してしまう。図５は、従来の不揮発性半導体記憶装置の書込み特性を示すグラフであり、製造直後のメモリセルの電流−電圧特性を実線で、数回書き換え動作を行った後のメモリセルの電流−電圧特性を点線で示している。図５より、不揮発性半導体記憶装置の製造直後と数回書き換え動作を行った後とで、オフ電圧Ｖｏｆｆ印加時のリーク電流がＩｏｆｆ１からＩｏｆｆ２にまで増大していることが分かる。又、この様な問題はメモリセルアレイのサイズが大きくなるほど顕著になる。
【００２１】
上記問題の原因は、完全には解明されていないが、（１）書き換えを繰り返すうちに電流整流素子中のｎ型半導体層にドープされたボロン（Ｂ）等の不純物が電流整流素子側壁に形成された自然酸化膜中に拡散してダイオード特性が劣化すること、又は（２）書き換えを繰り返すうちに可変抵抗素子の側壁に形成されるバリア層中に不純物が拡散してトラップとなることがリーク電流の増大につながると考えられる。
【００２２】
ここで、本実施形態に係る電流整流素子ＤＩの側壁には側壁窒化層ＤＩｄが形成されており、自然酸化膜の形成を防いでいる。又、窒素は、電流整流素子を構成するポリシリコンの終端元素としては酸素や水素よりも安定であるため、側壁窒化層ＤＩｄの形成によってバリア層への不純物の拡散を低減させることが可能であると考えられる。これにより、書き換え回数の増大に伴うリーク電流の増加を抑制し、劣化を生じにくい不揮発性半導体記憶装置の製造が可能となる。
【００２３】
［組成分析］
従来、製造工程中において、メモリセルを構成している電流整流素子の側壁に自然酸化膜が形成されてしまう事が多かった。図６には、従来のメモリセル中のダイオードに対して組成分析を行った結果を示している。図６の縦軸は各原子の組成比率（以下、原子組成比）を、横軸はメモリセルアレイ中の位置を示しており、図中の「Ｐｏｌｙ  Ｓｉ」は電流整流素子中の、「ＳｉＮ」はバリア層中の、「ＰＳＺ」は層間絶縁層中の原子組成比を示している。従来のメモリセルにおいては、電流整流素子の側壁に自然酸化膜が形成されている為、電流整流素子と層間絶縁層との界面において、酸素の原子組成比が窒素の原子組成比を上回っていることが分かる。同様に、バリア層中においても酸素の原子組成比が窒素の原子組成比を上回っていることが分かる。
【００２４】
図７は、本実施形態に係る不揮発性半導体記憶装置について、図６と同様の組成分析を行った結果を示している。本実施形態では、電流整流素子ＤＩの側壁（図７中、「Ｐｏｌｙ  Ｓｉ」の、「ＳｉＮ」との界面）に側壁窒化層ＤＩｄが形成されており、自然酸化膜の形成を防いでいる為、電流整流素子ＤＩの側壁において酸素よりも窒素の原子組成比が高いことが分かる。又、バリア層と層間絶縁層との界面（図中、「ＳｉＮ」と、「ＰＳＺ」との界面）を除いて、バリア層中においても窒素の原子組成比が酸素の原子組成比を上回っていることが分かる。
【００２５】
［窒化プロセス］
次に、本実施形態に係る半導体記憶装置の製造方法の説明に先立ち、側壁窒化層の生成に用いる窒化プロセスについて説明する。側壁窒化層の生成には種々の窒化方法が適用可能であるが、本実施形態においては上述の通りプラズマを用いたプラズマ窒化を用いる。尚、プラズマ窒化としては、例えば平面アンテナを用いたプラズマ窒化法であるＳＰＡ（Slot Plane Antenna）窒化法、誘導結合プラズマを用いたＩＣＰ（Inductively Coupled Plasma）窒化法及びＭＭＴ（Modified Magnetron Typed）プラズマを用いた窒化法等が適用可能である。プラズマ窒化以外の窒化プロセスとして、例えば熱窒化を適用することも可能であり、例えば窒素の雰囲気中においてエッチング後のパターンを６００℃程度でアニールすることも考えられる。
【００２６】
［製造方法］
次に、図８〜図２５を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。なお、図８〜図１６において、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ′断面図、（ｃ）は（ａ）のＣ−Ｃ′断面図である。また、図１７〜図２５において、（ａ）は図１６（ａ）のＢ−Ｂ′に対応した断面図、（ｂ）は図１６（ａ）のＣ−Ｃ′に対応した断面図である。
【００２７】
まず、図８に示す通り、層間絶縁層１０１と、バリア層１０２で側壁を覆われたビット線１０３（ＢＬ）を、埋め込み方式又はＲＩＥにより形成する。バリア層１０２としては、ＳｉＮ等の絶縁体が適用可能である。又、ビット線１０３はｙ方向に伸びており、ｙ方向と直交するｘ方向に配列されている。
【００２８】
次に、図９に示す通り、ビット線１０３、バリア層１０２及び層間絶縁層１０１が形成された層の上に、第１の電極１０４となる導電層１０４Ａ、ｐ型半導体層１０５Ａ、ｉ型半導体層１０６Ａ、ｎ型半導体層１０７Ａ、第２の電極１０８となる導電層１０８Ａ、可変抵抗素子１０９となる可変抵抗層１０９Ａ、及び第３の電極１１０となる導電層１１０Ａが堆積される。導電層１０４Ａ及び１１０ＡとしてはＴｉＮ等の導電体が、導電層１０８ＡとしてはＴｉＮやＴｉ等の導電体が適用可能である。又、可変抵抗層１０９Ａとしては、ＴｉＯ２，ＮｉＯ，ＭｅＯｘ，ＨｆＯ，Ｃａｒｂｏｎ等が適用可能である。
【００２９】
次に、図１０に示す通り、導電層１１０Ａ上にトップ電極１１１となる導電層１１１Ａ及びＨＭ（ハードマスク）層１１２を堆積し、その上にラインアンドスペースのレジストパターン１１３を形成する。導電層１１１ＡとしてはＷ等の導電体が、ＨＭ層１１２としてはＳｉＯ２，ＳｉＮ，Ｃ等が適用可能である。レジストパターン１１３のパターニングには側壁転写方式、液侵ＡｒＦパターニング手法等が適用可能である。レジストパターン１１３は、ｘｙ平面内においてビット線１０３と重なるように形成されている。
【００３０】
次に、図１１に示す通り、レジストパターン１１３をマスクとして、エッチングによりＨＭ層１１２及び導電層１１１Ａを加工する。その後、加工されたＨＭ層１１２をマスクとして導電層１０４Ａから導電層１１０Ａまでの範囲にエッチングを行い、電極１０４Ｂ、ｐ型半導体層１０５Ｂ、ｉ型半導体層１０６Ｂ、ｎ型半導体層１０７Ｂ、導電層１０８Ｂ、可変抵抗層１０９Ｂ、導電層１１０Ｂ、及び導電層１１１Ｂが積層された構造を、ビット線１０３に沿って形成する。この際、電極１０４Ｂから導電層１１１Ｂまでの側壁は、ビット線１０３、バリア層１０２及び層間絶縁層１０１が形成された層の表面に対して略垂直となるように形成する。
【００３１】
次に、図１２に示す通り、電極１０４Ｂ、ｐ型半導体層１０５Ｂ、ｉ型半導体層１０６Ｂ、ｎ型半導体層１０７Ｂ、導電層１０８Ｂ、可変抵抗層１０９Ｂ、導電層１１０Ｂ、及び導電層１１１Ｂが積層された構造の側壁をプラズマ窒化により２−５ｎｍ程度窒化し、電極１０４Ｃ、ｐ型半導体層１０５Ｃ、ｉ型半導体層１０６Ｃ、ｎ型半導体層１０７Ｃ、導電層１０８Ｃ、可変抵抗層１０９Ｃ、導電層１１０Ｃ及び導電層１１１Ｃのそれぞれ側壁及びトップ電極１１１Ｃの上面に側壁窒化層１０４ｄ，ＤＩｄ，１０８ｄ−１１１ｄを形成する。このプロセスによって、エッチング後のパターンの側壁に形成された自然酸化膜中の酸素が窒素に置換される。尚、本実施形態においてはプラズマ窒化を用いている為、不純物の少ない側壁窒化層を形成することが可能である。
【００３２】
次に、図１３に示す通り、層間絶縁層１０１表面及び側壁窒化膜１０４ｄ，ＤＩｄ，１０８ｄ−１１１ｄの側壁を覆うようにバリア層１１４となる絶縁層１１４Ａを形成する。絶縁層１１４Ａとしては、ＡＬＤ−ＳｉＮ，ＰｅＣＶＤ−ＳｉＮ等が適用可能である。又、絶縁層１１４ＡとしてＳｉＮを採用する場合、ＳｉとＮの組成比は、Ｎ／Ｓｉで１．２２以下が望ましい。またＳｉＯ２／ＳｉＮやＳｉＮ／ＳｉＯ２／ＳｉＮの多重側壁構造を用いてもよい。
【００３３】
次に、図１４に示す通り、メモリセルアレイ層ＭＡにおける層間絶縁層ＩＬとなる層間絶縁層１１５Ａを堆積し、水蒸気酸化を行う。ただし、層間絶縁層１１５Ａが塗布性の層でなければ水蒸気酸化処理は必要ない。層間絶縁層１１５Ａとしては、ポリシラザン（ＰＳＺ）を用いることができる。その後、図１５に示す通り層間絶縁層１１５Ａに対して、絶間層１１４Ａが露出するまでＣＭＰを行い、層間絶縁層１１５Ｂを形成する。次に、図１６に示す通り、露出させた絶縁層１１４Ａを、層間絶縁層１１５Ｂと共にＣＭＰによって導電層１１１Ｃが露出するまで除去し、絶縁層１１４Ｂ及び層間絶縁層１１５Ｃを形成する。
【００３４】
次に、図１７に示す通り、図９及び図１０に示した工程とほぼ同様の工程によって、ワード線ＷＬ１となる導電層１２３Ａ、第１の電極となる導電層１２４Ａ、ｎ型半導体層１２５Ａ、ｉ型半導体層１２６Ａ、ｐ型半導体層１２７Ａ、第２の電極となる導電層１２８Ａ、可変抵抗層１２９Ａ、第３の電極となる導電層１３０Ａ、トップ電極となる導電層１３１Ａ、ＨＭ層１３２、レジストパターン１３３を形成する。導電層１２４ＡからＨＭ層１３２Ａまでの材料としては、導電層１０４ＡからＨＭ層１１２Ａまでの各層に対応する層の材料が適用可能である。又、レジストパターン１３３はｘｙ平面内においてビット線ＢＬに対して直交する様に形成されたラインアンドスペースである。尚、図９においては、ビット線１０３表面の導電層１０４Ａに近い方からｐ型半導体層１０５Ａ、ｉ型半導体層１０６Ａ、ｎ型半導体層１０７Ａの順に堆積したのに対し、図１７においては導電層１２４Ａに近い方からｎ型半導体層１２５Ａ、ｉ型半導体層１２６Ａ、ｐ型半導体層１２７Ａの順に堆積している。これは、本実施形態に係る半導体記憶装置では、ビット線ＢＬからメモリセルＭＣを介してワード線ＷＬへ向かう方向を電流の順方向とするためである。
【００３５】
次に、図１８に示すように、図１１とほぼ同様の工程によって、エッチングを行う。これにより、ワード線１２３（ＷＬ１）、電極１２４Ｂ、ｎ型半導体層１２５Ｂ、ｉ型半導体層１２６Ｂ、ｐ型半導体層１２７Ｂ、導電層１２８Ｂ、可変抵抗層１２９Ｂ、導電層１３０Ｂ、導電層１３１Ｂ、導電層１０４Ｄ、ｐ型半導体層１０５Ｄ、ｉ型半導体層１０６Ｄ、ｎ型半導体層１０７Ｄ、導電層１０８Ｄ、可変抵抗層１０９Ｄ、導電層１１０Ｄ、及び導電層１１１Ｄからなる積層構造が形成される。
【００３６】
次に、図１９に示す通り、形成された積層構造の側壁をプラズマ窒化により窒化し、ビット線１０３の上面に側壁窒化層１０３ｄを、第１の電極１０４、ｐ型半導体層１０５、ｉ型半導体層１０６、ｎ型半導体層１０７、第２の電極１０８、可変抵抗素子１０９、第３の電極１１０、トップ電極１１１、ワード線１２３、導電層１２４Ｃ、ｎ型半導体層１２５Ｃ、ｉ型半導体層１２６Ｃ、ｐ型半導体層１２７Ｃ、導電層１２８Ｃ、可変抵抗層１２９Ｃ、導電層１３０Ｃ及び導電層１３１Ｃの側壁に側壁窒化層１０４ｄ，ＤＩｄ，１０８ｄ−１１１ｄ，１２３ｄ，１２４ｄ，ＤＩｄ，１２８ｄ−１３１ｄを形成する。尚、この工程によってメモリセルアレイ層ＭＡ０を構成する複数のメモリセルＭＣが形成される。
【００３７】
次に、図２０に示す通り、側壁窒化層１０３ｄの上面、側壁窒化層１０４ｄから１３１ｄまでの側壁、及び側壁窒化層１３１ｄの上面を覆うように、バリア層１３４となる絶縁層１３４Ａを形成する。絶縁層１３４Ａの材料としては、絶縁層１１４の材料と同様の材料を使用することが可能である。
【００３８】
次に、図２１に示す通り、層間絶縁層１３５Ａを堆積し、水蒸気酸化を行う。これによって、メモリセルアレイ層ＭＡ０が形成される。尚、層間絶縁層１３５Ａが塗布性の層でなければ水蒸気酸化処理は必要ない。層間絶縁層１３５Ａの材料としては、層間絶縁層１１５Ａと同様の材料を仕様することができる。その後、図２２に示す通り層間絶縁層１３５Ａに対してＣＭＰを行い、絶間層１３４Ａを露出させ、層間絶縁層１３５Ｂを形成する。次に、図２３に示す通り、露出させた絶縁層１３４Ａを、層間絶縁層１３５Ｂと共にＣＭＰによって導電層１３１Ｂが露出するまで除去し、絶縁層１３４Ｂ及び層間絶縁層１３５Ｃを形成し、更にその上にビット線ＢＬ２となる導電層１４３Ａ、第１の電極１４４となる導電層１４４Ａ、ｐ型半導体層１４５Ａ、ｉ型半導体層１４６Ａ、ｎ型半導体層１４７Ａ、第２の電極１４８となる導電層１４８Ａ、可変抵抗素子１４９となる可変抵抗層１４９Ａ、第３の電極１５０となる導電層１５０Ａ、及びトップ電極１５１となる導電層１５１Ａが堆積される。導電層１４４Ａから導電層１５１Ａまでの材料としては、導電層１４４Ａから導電層１５１Ａまでの各層に対応する層の材料が適用可能である。
【００３９】
その後、図２４に示すように、ＨＭ層１５２及びレジストパターン１５３を堆積する。レジストパターン１５３はビット線ＢＬと平行に形成されたラインアンドスペースである。ＨＭ層１５２の材料としては、ＨＭ層１３２の材料と同様のものを適用可能である。
【００４０】
その後、図２５に示すように、図１８から図２２において説明した工程とほぼ同様の工程によってエッチングを行い、エッチング後のパターンにプラズマ窒化を行い、バリア層及び層間絶縁層を堆積し、ＣＭＰによって絶縁層１５４Ｂ及び層間絶縁層１５５Ｃの形成を行う。以下図１７から図２５までにおいて説明した工程と同様の工程に基づき、積層構造のメモリセルアレイ１を形成する。
【００４１】
なお、上記の第１の実施の形態においては、第１層目のＭＣ１のダイオードＤＩが下からＰＩＮ型、第２層目のＭＣ２のダイオードＤＩが下からＮＩＰ型となっていたが、逆になってもよい。この場合は、ＭＣ１の下の配線はワード線ＷＬとなる。
【００４２】
［第２の実施形態］
［構成］
次に、第２の実施形態に係る不揮発性半導体記憶装置の構成について、図２６及び２７を参照して説明する。図２６は、本実施形態に係るメモリセルアレイＭＡ１の断面図で、（ａ）は図１６（ａ）のＢ−Ｂ′に対応した断面図、（ｂ）は図１６（ａ）のＣ−Ｃ′に対応した断面図、図２７は、メモリセルＭＣ１つ分の拡大断面図であり、同図（ａ）はビット線ＢＬの延びる方向から見た拡大断面図、同図（ｂ）はワード線ＷＬの延びる方向から見た拡大断面図である。本実施形態に係る不揮発性半導体記憶装置は基本的には第１の実施形態に係る不揮発性半導体記憶装置と同様であるが、本実施形態に係る不揮発性半導体記憶装置においてはバリア層１１４が形成されておらず、側壁窒化層ＢＬｄ、１０４ｄ、ＤＩｄ、１０８ｄ−１１１ｄ及びＷＬｄが層間絶縁層ＩＬに接している点において異なっている。
【００４３】
層間絶縁膜を形成する際に、水蒸気酸化を行う方法が知られている。この方法は、メモリセルを比較的高アスペクトに形成する場合（例えば、アスペクト比を５以上に形成する場合）に有効である。しかしながら、エッチングによってラインアンドスペースのパターンを形成した直後、パターン側壁を保護せずに水蒸気酸化を行うと、ビット線及びワード線を構成しているタングステン（Ｗ）が異常酸化してしまい、配線抵抗の増大を招くという問題があった。このため、第１の実施形態においては水蒸気酸化を行う前にエッチング後のパターンをバリア層１１４で保護している。
【００４４】
本実施形態においては水蒸気酸化時のビット線ＢＬ及びワード線ＷＬの異常酸化を、側壁窒化層ＢＬｄ及びＷＬｄによって防いでいる。尚、本実施形態においても、ビット線ＢＬ及びワード線ＷＬはタングステン（Ｗ）から構成されている。側壁窒化層ＢＬｄ及びＷＬｄはタングステンナイトライド（ＷＮ）から形成されており、ビット線ＢＬ及びワード線ＷＬを異常酸化から保護することが可能となる程度の膜厚を有している。
【００４５】
［製造方法］
次に、図２８〜３９を参照して本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、図２８〜図３０において、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ′断面図、（ｃ）は（ａ）のＣ−Ｃ′断面図である。また、図３１〜図３８において、（ａ）は図３０（ａ）のＢ−Ｂ′に対応した断面図、（ｂ）は図１６（ａ）のＣ−Ｃ′に対応した断面図である。本実施形態に係る不揮発性半導体記憶装置の製造方法は、基本的には第１の実施形態と同様であるが、側壁窒化層ＢＬｄ及びＷＬｄの膜厚を、ビット線ＢＬ及びワード線ＷＬを異常酸化から保護することが可能となる程度に成膜する点及びバリア層１１４及び１３４の形成を省略している点において異なっている。
【００４６】
本実施形態に係る不揮発性半導体記憶装置の製造方法は、図８から図１２に示す工程については第１の実施形態と同様である。次に、図２８に示す様に、バリア層１１４を形成することなく側壁窒化層の形成されたパターンを層間絶縁層１１５Ａによって埋め込み、水蒸気酸化を行う。ただし、層間絶縁層１１５Ａが塗布性の層でなければ水蒸気酸化処理は必要ない。層間絶縁層１１５Ａとしては、ポリシラザン（ＰＳＺ）等を用いることができる。その後、図２９に示す通り層間絶縁層１１５Ａに対して、側壁窒化膜１１１ｄが露出するまでＣＭＰを行い、層間絶縁層１１５Ｂを形成する。次に、図３０に示す通り、露出させた側壁窒化層１１１ｄを、層間絶縁層１１５Ｂと共にＣＭＰによって導電層１１１Ｃが露出するまで除去し、層間絶縁層１１５Ｃを形成する。
【００４７】
次に、図３１に示す通り、図９及び図１０に示した工程とほぼ同様の工程によって、ワード線ＷＬ１となる導電層１２３Ａ、第１の電極となる導電層１２４Ａ、ｎ型半導体層１２５Ａ、ｉ型半導体層１２６Ａ、ｐ型半導体層１２７Ａ、第２の電極１２８となる導電層１２８Ａ、可変抵抗層１２９Ａ、第３の電極１３０となる導電層１３０Ａ、トップ電極１３１となる導電層１３１Ａ、ＨＭ層１３２、レジストパターン１３３を形成する。導電層１２４ＡからＨＭ層１３２Ａまでの材料としては、導電層１０４ＡからＨＭ層１１２Ａまでの各層に対応する層の材料が適用可能である。又、レジストパターン１３３はｘｙ平面内においてビット線ＢＬに対して直交する様に形成されたラインアンドスペースである。尚、第１の実施形態と同様に、本実施形態においても半導体層１２５Ａ〜１２７Ａを、ビット線ＢＬからメモリセルＭＣを介してワード線ＷＬへと向かう方向が電流の順方向となるように形成する。
【００４８】
次に、図３２に示すように、図１１とほぼ同様の工程によって、エッチングを行い、導電層１２３Ｂ、導電層１２４Ｂ、ｎ型半導体層１２５Ｂ、ｉ型半導体層１２６Ｂ、ｐ型半導体層１２７Ｂ、導電層１２８Ｂ、可変抵抗層１２９Ｂ、導電層１３０Ｂ、及び導電層１３１Ｂ、導電層１０４Ｄ、ｐ型半導体層１０５Ｄ、ｉ型半導体層１０６Ｄ、ｎ型半導体層１０７Ｄ、導電層１０８Ｄ、可変抵抗層１０９Ｄ、導電層１１０Ｄ、及び導電層１１１Ｄからなる積層構造を形成する。
【００４９】
次に、図３３に示す通り、形成された積層構造に対してプラズマ窒化を行い、第１の電極１０４、ｐ型半導体１０５、ｉ型半導体１０６、ｎ型半導体１０７、第２の電極１０８、可変抵抗素子１０９、第３の電極１１０、トップ電極１１１、ワード線１２３（ＷＬ１）、導電層１２４Ｃ、ｎ型半導体層１２５Ｃ、ｉ型半導体層１２６Ｃ、ｐ型半導体層１２７Ｃ、導電層１２８Ｃ、可変抵抗層１２９Ｃ、導電層１３０Ｃ、導電層１３１Ｃ、及び側壁窒化層１０４ｄ，ＤＩｄ，１０８ｄ−１１１ｄ，１２３ｄ，１２４ｄ，ＤＩｄ，１２８ｄ−１３１ｄを形成する。この工程によって、メモリセルアレイ層ＭＡ０を構成する複数のメモリセルＭＣが形成される。
【００５０】
次に、図３４に示す通り、層間絶縁層１３５Ａを堆積して水蒸気酸化を行い、メモリセルアレイ層ＭＡ０を形成する。ただし、層間絶縁層１３５Ａが塗布性の層でなければ水蒸気酸化処理は必要ない。層間絶縁層１３５Ａとしては、層間絶縁層１１５Ａと同様の材料を用いることができる。その後、図３５に示す通り層間絶縁層１３５Ａに対してＣＭＰを行い、導電層１３１Ｃを露出させ、層間絶縁層１３５Ｂを形成する。次に、図３６に示す通り、露出させた導電層１３１Ｃの上にビット線ＢＬ２となる導電層１４３Ａ、第１の電極１４４となる導電層１４４Ａ、ｐ型半導体層１４５Ａ、ｉ型半導体層１４６Ａ、ｎ型半導体層１４７Ａ、第２の電極１４８となる導電層１４８Ａ、可変抵抗素子１４９となる可変抵抗層１４９Ａ、第３の電極１５０となる導電層１５０Ａ、及びトップ電極１５１となる導電層１５１Ａが堆積される。導電層１４４Ａから導電層１５１Ａまでの材料としては、導電層１４４Ａから導電層１５１Ａまでの各層に対応する層の材料が適用可能である。
【００５１】
その後、図３７に示すように、ＨＭ層１５２及びレジストパターン１５３を堆積する。レジストパターン１５３はビット線ＢＬと平行に形成されたラインアンドスペースである。ＨＭ層１５２の材料としては、ＨＭ層１３２の材料と同様のものを適用可能である。
【００５２】
その後、図３８に示すように、図３２から図３６において説明した工程とほぼ同様の工程によってエッチングを行い、エッチング後のパターンに窒化処理を行い、層間絶縁層を堆積し、ＣＭＰによって層間絶縁層１５５Ｃの形成を行う。以下図３２から図３８までにおいて説明した工程と同様の工程に基づき、積層構造のメモリセルアレイ１を形成する。
【００５３】
なお、上記の第２の実施の形態においても第１の実施形態と同様に、第１層目のＭＣ１のダイオードＤＩが下からＰＩＮ型、第２層目のＭＣ２のダイオードＤＩが下からＮＩＰ型となっていたが、逆になってもよい。この場合は、ＭＣ１の下の配線はワード線ＷＬとなる。
【００５４】
［第３の実施形態］
［構成］
次に、第３の実施形態に係る不揮発性半導体記憶装置の構成について、図３９を参照して説明する。図３９は、本実施形態に係るメモリセルアレイの断面図で、（ａ）は図１６（ａ）のＢ−Ｂ′に対応した断面図、（ａ）は図１６（ａ）のＣ−Ｃ′に対応した断面図である。本実施形態に係る不揮発性半導体記憶装置は基本的には第１の実施形態に係る不揮発性半導体記憶装置と同様であるが、本実施形態に係る不揮発性半導体記憶装置においては、ワード線ＷＬ１、ＷＬ２及びビット線ＢＬ２の側面に、側壁窒化層ＷＬｄ及びＢＬｄが形成されておらず、ワード線ＷＬ１、ＷＬ２及びビット線ＢＬ２の側面がバリア層１１４に接している点において異なっている。また、メモリセルアレイ層ＭＡ０及びＭＡ２を構成するメモリセルＭＣの、ビット線ＢＬ方向の側面及び、メモリセルアレイ層ＭＡ１を構成するメモリセルＭＣの、ワード線ＷＬ方向の側面にも側壁窒化層が形成されておらず、これらメモリセルＭＣのそれぞれの側面もバリア層１１４に接している。本実施形態においては、ワード線ＷＬ及びビット線ＢＬの側壁を窒化しない為、上記第１及び第２の実施形態と比較して、配線抵抗を低減することが可能となる。また、本実施形態においては、電流整流素子ＤＩの４側面のうち、２側面にしか窒化層ＤＩｄが形成されていないが、この様な態様においても、電流整流素子ＤＩの劣化を抑制し、リーク電流を充分低減することが可能である。
【００５５】
［製造方法］
次に、図４０〜図４８を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。なお、図４０〜図４８において、（ａ）は図１６（ａ）のＢ−Ｂ′に対応した断面図、（ｂ）は図１６（ａ）のＣ−Ｃ′に対応した断面図である。第１及び第２の実施形態においては、ワード線ＷＬ及びビット線ＢＬの側壁にも窒化を行っていたため、２層のセルアレイ層に対してエッチングを行ってから窒化を行っていた。本実施形態においては、１層分のセルアレイ層に対して、ワード線又はビット線が形成される直前までエッチングを行い、ここで窒化を行ってからもう一層分のエッチングを行う点において、第１の実施形態と異なっている。
【００５６】
本実施形態に係る不揮発性半導体記憶装置の製造方法は、図１７に示す工程までは第１の実施形態と同様である。本実施形態においては、図１７に示す構造に対し、上記セルアレイ層１層分のエッチングを行う。即ち、図４０に示すように導電層１２３Ａが露出するまでエッチングを行い、電極１２４Ｂ、ｎ型半導体層１２５Ｂ、ｉ型半導体層１２６Ｂ、ｐ型半導体層１２７Ｂ、導電層１２８Ｂ、可変抵抗層１２９Ｂ、導電層１３０Ｂ、導電層１３１Ｂからなる積層構造を形成する。
【００５７】
次に、図４１に示す通り、形成された積層構造の側壁をプラズマ窒化により窒化し、導電層１２３Ａの上面に側壁窒化層１２３ｄを、導電層１２４Ｃ、ｎ型半導体層１２５Ｃ、ｉ型半導体層１２６Ｃ、ｐ型半導体層１２７Ｃ、導電層１２８Ｃ、可変抵抗層１２９Ｃ、導電層１３０Ｃ及び導電層１３１Ｃの側壁に側壁窒化層１２４ｄ，ＤＩｄ，１２８ｄ−１３１ｄを形成する。
【００５８】
次に、図４２に示す通りビット線１０３が露出するまでエッチングを行い、ワード線１２３、トップ電極１１１、第３の電極１１０、可変抵抗素子１０９、第２の電極１０８、電流整流素子ＤＩ及び第１の電極１０４を形成する。尚、この工程によってメモリセルアレイ層ＭＡ０を構成する複数のメモリセルＭＣが形成される。
【００５９】
次に、図４３に示す通り、ビット線１０３の上面、メモリセルＭＣ、ワード線１２３の側壁、側壁窒化層１２４ｄから１３１ｄまでの側壁、及び側壁窒化層１３１ｄの上面を覆うように、バリア層１３４となる絶縁層１３４Ａを形成する。絶縁層１３４Ａの材料としては、絶縁層１１４の材料と同様の材料を使用することが可能である。
【００６０】
次に、図４４に示す通り、層間絶縁層１３５Ａを堆積し、水蒸気酸化を行う。これによって、メモリセルアレイ層ＭＡ０が形成される。尚、層間絶縁層１３５Ａが塗布性の層でなければ水蒸気酸化処理は必要ない。層間絶縁層１３５Ａの材料としては、層間絶縁層１１５Ａと同様の材料を仕様することができる。その後、図４５に示す通り層間絶縁層１３５Ａ及び絶縁層１３４Ａに対してＣＭＰを行い、導電層１３１Ｃを露出させ、層間絶縁層１３５Ｃ及び絶縁層１３４Ｂを形成する。次に、図４６に示す通り、露出させた絶縁層導電層１３１Ａの上にビット線ＢＬ２となる導電層１４３Ａ、第１の電極１４４となる導電層１４４Ａ、ｐ型半導体層１４５Ａ、ｉ型半導体層１４６Ａ、ｎ型半導体層１４７Ａ、第２の電極１４８となる導電層１４８Ａ、可変抵抗素子１４９となる可変抵抗層１４９Ａ、第３の電極１５０となる導電層１５０Ａ、及びトップ電極１５１となる導電層１５１Ａが堆積される。導電層１４４Ａから導電層１５１Ａまでの材料としては、導電層１４４Ａから導電層１５１Ａまでの各層に対応する層の材料が適用可能である。
【００６１】
その後、図４７に示すように、ＨＭ層１５２及びレジストパターン１５３を堆積する。レジストパターン１５３はビット線ＢＬと平行に形成されたラインアンドスペースである。ＨＭ層１５２の材料としては、ＨＭ層１３２の材料と同様のものを適用可能である。
【００６２】
その後、図４８に示すように、図４０から図４５において説明した工程とほぼ同様の工程によってセルアレイ層ＭＡ２を構成する構造に、ビット線１４３の側壁が露出しないようにエッチングを行い、エッチング後のパターンにプラズマ窒化を行い、続いてビット線１４３及びセルアレイ層ＭＡ１を構成する部分のエッチングを行う。次に、バリア層及び層間絶縁層を堆積し、ＣＭＰによって絶縁層１５４Ｂ及び層間絶縁層１５５Ｃの形成を行う。以下図１７及び図４０から図４８までにおいて説明した工程と同様の工程に基づき、積層構造のメモリセルアレイ１を形成する。なお、ダイオードＤＩの極性については、適宜調整可能である。
【００６３】
［第４の実施形態］
次に、第４の実施形態に係る不揮発性半導体記憶装置の構成について、図４９を参照して説明する。図４９は、本実施形態に係るメモリセルアレイの断面図で、（ａ）は図１６（ａ）のＢ−Ｂ′に対応した断面図、（ａ）は図１６（ａ）のＣ−Ｃ′に対応した断面図である。本実施形態に係る不揮発性半導体記憶装置は基本的には第３の実施形態に係る不揮発性半導体記憶装置と同様であるが、本実施形態に係る不揮発性半導体記憶装置は、ワード線ＷＬ１、ＷＬ２及びビット線ＢＬ２の下面に、ビット線ＢＬ及びワード線ＷＬの配向性をキャンセルする下地キャンセル層ＢＬｃ及びＷＬｃを備えている。下地キャンセル層ＢＬｃ及びＷＬｃは、ＳｉやＷＮ等の材料から形成することが可能である。本実施形態においては、下地キャンセル層ＢＬｃ及びＷＬｃを備えることにより、ビット線ＢＬ及びワード線ＷＬを抵抗率の低い結晶構造とすることが可能であり、第３の実施形態と比較して、配線抵抗を更に低減させることが可能となる。
【００６４】
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、１０４…第１の電極、１０８…第２の電極、１０９…可変抵抗素子、１１０，１１１…第３の電極、ＢＬ…ビット線、ＤＩ…電流整流素子、ＷＬ…ワード線、ＢＬｄ，１０４ｄ，ＤＩｄ，１０８ｄ〜１１１ｄ，ＷＬｄ…側壁窒化層。
【図１】
2013225668.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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