(57)【要約】  不揮発性メモリ装置は、第１導電型の半導体基板を備える。不揮発性メモリセルのアレイは、半導体基板に位置付けられ、複数の列及び行に配置される。各メモリセルは、第２導電型の半導体基板の表面上の第１領域と、第２導電型の半導体基板の表面上の第２領域と、を備える。チャネル領域は、第１領域と第２領域との間にある。ワード線は、チャネル領域の第１部分上に重なり、そこから絶縁され、また第１領域に隣接して、第１領域とほとんど重ならない。浮遊ゲートは、チャネル領域の第２部分上に重なり、第１部分に隣接し、またそこから絶縁され、第２領域に隣接する。結合ゲートは浮遊ゲート上に重なる。ビット線は、第１領域に接続される。プログラム、読み出し、又は消去の動作中に、負電圧を、選択又は非選択メモリセルの結合ゲートのワード線及び／又は結合ゲートに印加することができる。【選択図】図２
2018504731.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置であって、
第１導電型の半導体基板と、
複数の行及び列に配置された前記半導体基板内にある不揮発性メモリセルのアレイであって、各メモリセルが、
第２導電型の前記半導体基板の表面上の第１領域と、
前記第２導電型の前記半導体基板の前記表面上の第２領域と、
前記第１領域と前記第２領域との間にあるチャネル領域と、
前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記第１領域に隣接して、前記第１領域とほとんど重ならない、又は全く重ならないワード線と、
前記チャネル領域の第２部分上に重なり、前記第１部分に隣接し、またそこから絶縁され、前記第２領域に隣接する浮遊ゲートと、
前記浮遊ゲート上に重なる結合ゲートと、
前記第１領域に接続されるビット線と、を有する、揮発性メモリセルのアレイと、
第１負電圧を発生させるためのチャージポンプ回路と、
コマンド信号を受信し、複数の制御信号を発生させて、前記第１負電圧の前記複数のメモリセルの前記結合ゲートへの印加を制御するための制御回路と、を備える、不揮発性メモリ装置。
【請求項２】
前記複数の制御信号が、消去コマンドに応答して発生する、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記第１負電圧が、−５〜−９ボルトである、請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記制御回路が、負高電圧レベルシフタ回路を備える、請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記制御回路が、負中電圧レベルシフタ回路を備える、請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記負高電圧レベルシフタ回路が、前記第１負電圧を発生させる、請求項４に記載の不揮発性メモリ装置。
【請求項７】
前記負中電圧レベルシフタ回路が、第２負電圧を発生させる、請求項５に記載の不揮発性メモリ装置。
【請求項８】
前記制御回路が、結合ゲートデコーダ回路を備える、請求項１に記載の不揮発性メモリ装置。
【請求項９】
前記結合ゲートデコーダ回路が、１つ以上の電流リミッタ回路を備える、請求項８に記載の不揮発性メモリ装置。
【請求項１０】
前記結合ゲートデコーダ回路が、非選択メモリセルの結合ゲートにバイアス電圧を提供する、請求項８に記載の不揮発性メモリ装置。
【請求項１１】
各メモリセルが、分割ゲートフラッシュメモリセルである、請求項１に記載の不揮発性メモリ装置。
【請求項１２】
各メモリセルが、ディープＮ型ウェル内のＰ型ウェルに位置付けられる、請求項１に記載の不揮発性メモリ装置。
【請求項１３】
前記第１負電圧を放電するための放電回路を更に備える、請求項１に記載の不揮発性メモリ装置。
【請求項１４】
前記チャージポンプ回路が、複数のポンプ段を備え、少なくとも１つのポンプ段のバルクが、別のポンプ段の出力に結合される、請求項１に記載の不揮発性メモリ装置。
【請求項１５】
前記チャージポンプを、負電圧又は正電圧を発生させるように構成することができる、請求項１４に記載の不揮発性メモリ装置。
【請求項１６】
トランジスタのディープＮ型ウェルが、前記チャージポンプが負電圧を発生させるために使用されるときには０ボルトであり、前記チャージポンプが正電圧を発生させるために使用されるときには正電圧である、請求項１５に記載の不揮発性メモリ装置。
【請求項１７】
第１導電型の半導体基板と、複数の行及び列に配置された前記半導体基板内にある不揮発性メモリセルのアレイと、を有する型の不揮発性メモリ装置の動作方法であって、各メモリセルが、第２導電型の前記半導体基板の表面上の第１領域と、前記第２導電型の前記半導体基板の前記表面上の第２領域と、前記第１領域と前記第２領域との間にあるチャネル領域と、前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記第１領域に隣接して、前記第１領域とほとんど重ならない、又は全く重ならないワード線と、前記チャネル領域の第２部分上に重なり、前記第１部分に隣接し、またそこから絶縁され、前記第２領域に隣接する浮遊ゲートと、前記浮遊ゲート上に重なる結合ゲートと、前記第１領域に接続されるビット線と、を有し、前記方法が、
第１負電圧を複数のメモリセルの各々の前記結合ゲートに印加することと、
非負電圧を前記複数のメモリセルの各々の前記ワード線、ビット線、及び第２領域に印加することと、を含む、方法。
【請求項１８】
前記方法が、前記選択メモリセルを消去するためのものである、請求項１７に記載の方法。
【請求項１９】
前記第１負電圧が、−５〜−９ボルトである、請求項１８に記載の方法。
【請求項２０】
前記メモリ装置が、負高電圧レベルシフタ回路を備える、請求項１７に記載の方法。
【請求項２１】
前記制御回路が、負中電圧レベルシフタ回路を備える、請求項２０に記載の方法。
【請求項２２】
前記負高電圧レベルシフタ回路が、前記第１負電圧を発生させる、請求項２０に記載の方法。
【請求項２３】
前記負中電圧レベルシフタ回路が、第２負電圧を発生させる、請求項２１に記載の方法。
【請求項２４】
前記メモリ装置が、結合ゲートデコーダ回路を備える、請求項１７に記載の方法。
【請求項２５】
前記結合ゲートデコーダ回路が、１つ以上の電流リミッタ回路を備える、請求項２４に記載の方法。
【請求項２６】
前記結合ゲートデコーダ回路が、非選択メモリセルの前記結合ゲートにバイアス電圧を提供する、請求項２４に記載の方法。
【請求項２７】
各メモリセルが、分割ゲートフラッシュメモリセルである、請求項１７に記載の方法。
【請求項２８】
放電回路を使用して、前記第１負電圧を放電することを更に含む、請求項１７に記載の方法。
【請求項２９】
前記チャージポンプ回路が、複数のポンプ段を備え、少なくとも１つのポンプ段のバルクが、別のポンプ段の出力に結合される、請求項１７に記載の方法。
【請求項３０】
前記チャージポンプを、負電圧又は正電圧を発生させるように構成することができる、請求項２９に記載の方法。
【請求項３１】
０ボルトをトランジスタのディープＮ型ウェルに印加して、負電圧を発生させることを更に含む、請求項３０に記載の方法。
【請求項３２】
正電圧をトランジスタのディープＮ型ウェルに印加して、正電圧を発生させることを更に含む、請求項３０に記載の方法。
【請求項３３】
フラッシュメモリセルの結合ゲートとともに使用するためのデコーダ回路であって、
前記フラッシュメモリセルが読み出し動作に選択されたときに、前記結合ゲートにバイアス電圧を提供するための第１回路と、
前記フラッシュメモリセルがプログラム動作に選択されたときに、前記結合ゲートに正電圧を提供するための第２回路と、
前記フラッシュメモリセルが消去動作に選択されたときに、前記結合ゲートに電圧を提供するための第３回路と、
前記フラッシュメモリセルが非選択であるときに、前記結合ゲートに抑制電圧を提供するための第４回路と、を備える、デコーダ回路。
【請求項３４】
前記デコーダ回路が、カスコードトランジスタを含まない、請求項３３に記載の回路。
【請求項３５】
前記第３回路が、負電圧を前記結合ゲートに提供する、請求項３３に記載の回路。
【請求項３６】
フラッシュメモリセルとともに使用するためのデコーダ回路であって、
前記フラッシュメモリセルの消去ゲートとともに使用するための消去ゲートデコーダ回路と、
前記フラッシュメモリセルのソース線とともに使用するためのソース線デコーダ回路と、
前記フラッシュメモリセルの結合ゲートとともに使用するための結合ゲートデコーダ回路であって、
前記フラッシュメモリセルが読み出し動作に選択されたときに、前記結合ゲートにバイアス電圧を提供するための第１回路と、
前記フラッシュメモリセルがプログラム動作に選択されたときに、前記結合ゲートに正電圧を提供するための第２回路と、
前記フラッシュメモリセルが消去動作に選択されたときに、前記結合ゲートに電圧を提供するための第３回路と、
前記フラッシュメモリセルが非選択であるときに、前記結合ゲートに抑制電圧を提供するための第４回路と、を備える、結合ゲートデコーダ回路と、を備える、デコーダ回路。
【請求項３７】
前記結合デートデコーダ回路が、カスコードトランジスタを含まない、請求項３６に記載の回路。
【請求項３８】
前記第３回路が、負電圧を前記結合ゲートに提供する、請求項３６に記載の回路。
【請求項３９】
第１組のメモリセル及び第２組のメモリセルを備えるフラッシュメモリデバイスを動作させる方法であって、
前記第１組のメモリセルを消去することであって、
第１負電圧を前記第１組のメモリセルの各結合ゲートに印加することと、
非負電圧を前記第１組のメモリセルの各ワード線及びビット線に印加することと、
第１正電圧を前記第１組のメモリセルの各消去ゲートに印加することと、を含む、消去することと、
第２正電圧を前記第２組のメモリセルの各結合ゲートに印加することによって、前記第２組のメモリセルの前記消去を抑制することと、を含む、方法。
【請求項４０】
第２正電圧を印加する前記工程が、第１負電圧を印加する前記工程と同時に、又はほぼ同時に、かつ第１正電圧を印加する前記工程の前に起こる、請求項３９に記載の方法。
【請求項４１】
入力を受信し、出力を発生させるための負高電圧レベルシフタであって、
第１ＰＭＯＳトランジスタと、第２ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、を備えるカスコード回路を備え、前記第１ＮＭＯＳトランジスタがディープＮ型ウェルを備え、前記第２ＮＭＯＳトランジスタがディープＮ型ウェルを備え、
前記第１ＮＭＯＳトランジスタの端子が、前記第２ＮＭＯＳトランジスタの端子に結合され、前記入力に応答する前記出力として、高負電圧を発生させる、負高電圧レベルシフタ。
【請求項４２】
前記出力が高負電圧を発生させたときに、前記ディープＮ型ウェルが０電圧に駆動される、請求項４１に記載の負高電圧レベルシフタ。
【請求項４３】
負中電圧レベルシフタ回路を更に備える、請求項４１に記載の負高電圧レベルシフタ。
【請求項４４】
前記負高電圧レベルシフタの出力が負電圧を発生させたときに、Ｖｄｄ高電圧源が接地に切り換わる、請求項４１に記載の負高電圧レベルシフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセル装置及びその動作方法に関する。より具体的には、本発明は、相補的電圧源が使用される、そのようなメモリ装置に関する。読み出し、プログラム、又は消去中に、負電圧が、制御ゲート及び／若しくはワード線、又は選択若しくは非選択メモリセルに印加される。
【背景技術】
【０００２】
不揮発性メモリセルは、当該技術分野において周知である。１つの従来技術の不揮発性分割ゲートメモリセル１０を図１に示す。メモリセル１０は、Ｐ型などの第１導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２導電型の第１領域１４（ソース線ＳＬとしても知られる）が形成される表面を有する。やはりＮ型の第２領域１６（ドレイン線としても知られる）が、基板１２の表面に形成される。第１領域１４と第２領域１６との間には、チャネル領域１８が設けられている。ビット線ＢＬ２０は、第２領域１６に接続される。ワード線ＷＬ２２は、チャネル領域１８の第１部分の上方に位置付けられ、そこから絶縁される。ワード線２２は、第２領域１６とほとんど又は全く重ならない。浮遊ゲートＦＧ２４は、チャネル領域１８の他の部分の上方にある。浮遊ゲート２４は、そこから絶縁され、ワード線２２に隣接する。浮遊ゲート２４はまた、第１領域１４にも隣接する。浮遊ゲート２４は、第１領域１４に重なり、領域１４から浮遊ゲート２４への結合を提供することができる。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲートＥＧ２８は、第１領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。浮遊ゲート２４の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート２８の内側隅部の方に向けることができる。消去ゲート２８はまた、第１領域１４からも絶縁される。セル１０は、その開示内容が全体的に本明細書に参考として組み込まれる、米国特許第７，８６８，３７５号に更に具体的に記述されている。
【０００３】
従来技術の不揮発性メモリセル１０の消去及びプログラムのための一操作例は次のとおりである。セル１０は、消去ゲート２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルドハイムトンネリング機構を通して消去される。電子が浮遊ゲート２４から消去ゲート２８の中へトンネリングすることで、浮遊ゲート２４を正に帯電させ、読み出し状態においてセル１０をオンにする。その結果生じるセルの消去状態は、「１」状態として知られる。セル１０は、結合ゲート２６に高電圧を印加し、ソース線１４に高電圧を印加し、消去ゲート２８に中電圧を印加し、ビット線２０にプログラミング電流を印加することによって、ソース側ホットエレクトロンプログラミング機構を通してプログラムされる。ワード線２２と浮遊ゲート２４との間の間隙を横断して流れる電子の一部は、十分なエネルギーを得て、浮遊ゲート２４に注入され、浮遊ゲート２４を負に帯電させ、読み出し状態においてセル１０をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術では、様々な組み合わせの正電圧又は０電圧がワード線２２、結合ゲート２６、及び浮遊ゲート２４に印加されて、読み出し、プログラム、及び消去の動作を実行する。従来技術では、これらの動作のために負電圧は印加されなかった。
【課題を解決するための手段】
【０００５】
本発明の１つの目的は、動作に応じて、選択若しくは非選択セルの読み出し、プログラム、及び／又は消去動作中に、負電圧がワード線２２及び／又は結合ゲート２６に印加されるように、不揮発メモリセル装置に負電圧及び正電圧を利用することである。これは、従来技術よりも低い正電圧源の使用を可能にし、このことは、メモリセル装置のためのよりコンパクトで空間効率の良いレイアウトを可能にする。
【０００６】
本発明は、動作に応じて、選択若しくは非選択セルの読み出し、プログラム、及び／又は消去動作中に、負電圧がワード線２２及び／又は結合ゲート２６に印加されるように、不揮発メモリセル装置に負電圧及び正電圧を利用する。その結果、本発明は、従来技術よりも、メモリセル装置のためのよりコンパクトで空間効率の良いレイアウトを可能にする。
【図面の簡単な説明】
【０００７】
【図１】本発明の方法を適用することができる従来技術の不揮発性メモリセルの断面図である。
【図２】図１に示される従来技術の不揮発性メモリセルを使用した不揮発性メモリ装置のブロック図である。
【図３】不揮発性メモリ装置のプログラミング動作の例示的な波形を表す図である。
【図４】不揮発性メモリ装置の消去動作の例示的な波形を表す図である。
【図５】不揮発性メモリ装置の通常の読み出し動作の例示的な波形を表す図である。
【図６】「０」及び「１」を読み出すための許容度閾値を使用した、不揮発性メモリ装置の読み出し動作の例示的な波形を表す図である。
【図７Ａ】不揮発性メモリセルの断面を表す図である。
【図７Ｂ】図７Ａのメモリセルの記号的表現を表す図である。
【図７Ｃ】図７Ａのメモリセルの記号的表現を表す図である。
【図８】負高電圧レベルシフタを表す図である。
【図９】別の負高電圧レベルシフタを表す図である。
【図１０】別の負高電圧レベルシフタを表す図である。
【図１１】電圧源回路を表す図である。
【図１２】別の電圧源回路を表す図である。
【図１３】負高電圧放電回路を表す図である。
【図１４】別の負高電圧放電回路を表す図である。
【図１５】接地スイッチを表す図である。
【図１６】デコーダ回路を表す図である。
【図１７】結合ゲートデコーダ回路を表す図である。
【図１８】消去ゲートデコーダ回路を表す図である。
【図１９】ソース線デコーダ回路を表す図である。
【図２０】チャージポンプを表す図である。
【図２１】負高電圧レベルシフタを表す図である。
【図２２Ａ】キャパシタを表す図である。
【図２２Ｂ】キャパシタを表す図である。
【図２２Ｃ】キャパシタを表す図である。
【図２３】別の負高電圧レベルシフタを表す図である。
【図２４】マルチプレクサを表す図である。
【図２５】別の負高電圧レベルシフタを表す図である。
【発明を実施するための形態】
【０００８】
図２は、ダイ２００を備えるフラッシュメモリシステムのアーキテクチャの一実施形態を表す。ダイ２００は、データを記憶するためのメモリアレイ２１５及びメモリアレイ２２０であって、以前に図１においてメモリセル１０として説明された型のメモリセルの行及び列を備える、メモリアレイ２１５及び２２０と、ダイ２００の他の構成要素と、典型的には、次にピン（図示せず）に接続するワイヤボンド（図示せず）と、又はＳＯＣ（システムオンチップ）上で他のマクロに相互接続するためのパッケージ化されたチップ又はマクロインターフェースピン（図示せず）の外側から集積回路にアクセスするために使用されるパッケージバンプとの間の電気通信を可能にするためのパッド２４０及びパッド２８０と、正及び負電圧源をシステムに提供するために使用される高電圧回路２７５と、冗長性及び組み込み自己試験機能などの様々な制御機能を提供するための制御論理２７０と、アナログ回路２６５と、メモリアレイ２１５及びメモリアレイ２２０からデータをそれぞれ読み出すために使用される検知回路２６０及び２６１と、メモリアレイ２１５及びメモリアレイ２２０の行にそれぞれアクセスして、読み出し及び書き込みを行うために使用される行デコーダ回路２４５及び行デコーダ回路２４６と、メモリアレイ２１５及びメモリアレイ２２０のバイトにそれぞれアクセスして、読み出し及び書き込みを行うために使用される列デコーダ回路２５５及び列デコーダ回路２５６と、プログラム及び消去動作のための増加した電圧をメモリアレイ２１５及びメモリアレイ２２０にそれぞれ提供するために使用されるチャージポンプ回路２５０及びチャージポンプ回路２５１と、読み出し及び書き込み動作のためにメモリアレイ２１５及びメモリアレイ２２０によって共有される負電圧ドライバ回路２３０と、読み出し及び書き込み動作中にメモリアレイ２１５によって使用される高電圧ドライバ回路２２５及び読み出し及び書き込み動作中にメモリアレイ２２０によって使用される高電圧ドライバ回路２２６と、を備える。
【０００９】
読み出し、消去、又はプログラムコマンドに応答して、論理回路２７０は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時に、ディスターブが最も少ない方法で様々な電圧を供給させる。
【００１０】
選択及び非選択メモリセル１０に対し、印加される電圧及び電流は次のとおりである。以下に使用されるように、次の略語、つまり、ソース線又は第１領域１４（ＳＬ）、ビット線２０（ＢＬ）、ワード線２２（ＷＬ）、結合ゲート２６（ＣＧ）が使用される。
【００１１】
選択メモリセル１０及び非選択メモリセル１０の読み出し、消去、及びプログラム動作を行う従来技術の方法は、以下の電圧を印加することを含む。
【００１２】
【表１】
2018504731.tif 000003
【００１３】
１つの実施形態では、読み出し及びプログラム動作中にメモリセル１０が非選択であるときに、負電圧をワード線２２に印加することができ、よって、以下の電圧が印加される。
【００１４】
【表２】
2018504731.tif 000004
【００１５】
別の実施形態では、読み出し、消去、及びプログラム動作中にメモリセル１０が非選択であるときに、負電圧をワード線２２に印加することができ、そして、消去動作中に負電圧を結合ゲート２６に印加することができ、よって、以下の電圧が印加される。
【００１６】
【表３】
2018504731.tif 000005
【００１７】
上に列記されたＣＧＩＮＨ信号は、消去ゲート２８を選択セルと共有する非選択セルの結合ゲート２６に印加される、抑制信号である。
【００１８】
図３を参照すると、上で説明した動作＃３の下でのプログラム動作の信号タイミング波形の１つの実施例が示されている。メモリセル１０の端子ＷＬ、ＢＬ、ＣＧ、ＳＬ、ＥＧにそれぞれ対応する信号ＷＬ、ＢＬ、ＣＧ、ＳＬ、ＥＧは、上で説明したとおりである。プログラミングの場合、信号ＷＬ３０２は、最初に、（下で述べられるデコーダ回路１６００内の制御信号を設定するなどのために）高くなり（例えば、Ｖｄｄ以下）、次いで、（バイアス電圧Ｖｐｗｌに）落ち着き始める。次いで、信号ＢＬ３０４及びＣＧ３０６が、高く、例えば、それぞれ、Ｖｉｎｈ以下＝Ｖｄｄ以下及び１０〜１１ｖになり、次いで、ＳＬ３０８が高く（例えば、４．５ｖ以下〜５ｖ）なる。代替的に、ＣＧ３０６は、（破線の波形によって示されるように）ＳＬ３０８の後に高くなる。信号ＣＧＩＮＨ３１２は、ＣＧＩＮＨレベルによる非選択ＣＧに対するディスターブの影響を低減させるために、信号３０６と同時に、又はほぼ同時に高く（例えば３〜６Ｖに）なり、好ましくは、ＥＧ３１０が高く（例えば６〜９Ｖに）なる前に高くなる。代替的に、信号ＣＧＩＮＨ３１２は、信号ＥＧ３１０とほぼ同時に高くすることができる。信号ＷＬ３０２は、電圧Ｖｐｗｌ（例えば１ｖ）に落ち着き、信号ＢＬ３０４は、ＣＧが高になるにつれて、電圧Ｖｄｐ（例えば０．５ｖ以下）に落ち着く。非選択ＷＬは、選択ＷＬ３０２が高くなる前、又はそれと同時に、０Ｖ又は負（例えば−０．５ｖ）まで下がる。非選択ＣＧ及びＥＧは、スタンバイ時の値（例えば０〜２．６ｖ）にとどまる。非選択ＳＬは、ＣＧ３０６が高くなるにつれて、スタンバイ時の値（例えば０ｖ）にとどまるか、又はバイアス電圧（例えば１ｖ）に切り換わる（非選択ＳＬが、バイアスレベルに切り換わり、ＢＬを通して非選択セルを通した漏れ電流を防止する）。Ｐ型基板１２は、プログラミング時に、０ボルトであるか、又は代替的に、負電圧レベルとすることができる。
【００１９】
信号ＢＬ３０４は、様々な信号がプログラミング電圧へのランピング中にまだ安定していないことによる不用意なプログラムディスターブを防ぐために、最初に、Ｖｉｎｈ（抑制電圧）まで高くなる。時限シーケンスＣＧ３０６対ＳＬ３１０は、ディスターブの影響、例えばより多くのディスターブを引き起こすどの信号でも最後に高くなること、を低減するために最適化される。プログラミングパルスのランプダウンは、ディスターブを最小化するために逆になる（即ち、最初に上がる信号は、ここで最後に下がる）。信号ＳＬ３１０が下がり、次いで、ＣＧ３０６が下がり、次いで、ＷＬ３０２及びＢＬ３０４が下がる。例えば−１ｖなどの負になる基板Ｐを使用するプログラミングの実施形態では、この負の切り換えは、信号ＷＬが低くなる又はＣＧが高くなるのと同時に起こる。ＥＧ３１０及びＣＧＩＮＨ３１２の時限シーケンスは、示されるように、ディスターブの影響（共有ＥＧの非選択行におけるソフト消去）を低減させるように最適化される。信号ＣＧＩＮＨ３１２は、信号ＥＧ３１２の前に、又はそれとほぼ同時に高くなる。ランプダウンは、信号ＥＧ３１２の後に、又はそれとほぼ同時にＣＧＩＮＨ３１２が下がることによって逆になる。
【００２０】
図４を参照すると、上で説明した動作＃３の下での消去動作の信号タイミング波形の１つの実施例が示されている。消去の場合、信号ＷＬ３０２は、（下で述べられるデコーダ回路１６００における制御信号を設定するなどのために）高く、例えばＶｄｄになり、次いで、低く、例えば０Ｖ（又は代替的に、−０．５ｖなどの負）になる。ＷＬ３０２が低くなるのとほぼ同時に、又はその少し後に、信号ＣＧ３０６は、負（例えば−６Ｖ〜−９Ｖ）になる。次いで、選択ＥＧ３１０が高く（例えば９Ｖ〜６Ｖに）なる。信号ＢＬ３０４、ＳＬ３０８は、スタンバイ値（例えば０Ｖ）にとどまる。非選択ＷＬは、選択ＥＧ３１０が高くなる前に、又はそれと同時に、０Ｖ又は負（例えば−０．５Ｖ）まで下がる。非選択ＣＧ及びＥＧは、スタンバイ時の値（例えば０〜２．６Ｖ）にとどまる。代替的に、非選択ＣＧは、負レベル（選択ＣＧ負レベルと同じ）とすることができる。非選択ＳＬは、スタンバイ時の値（例えば０ｖ）にとどまる。Ｐ型基板１２は、消去を高めるために、０ボルトであるか、又は代替的に、負電圧レベルとすることができる。
【００２１】
消去パルスのランプダウンは、ほぼ順番が逆になる（即ち、最初に上がる信号はここで最後に下がる）。信号ＥＧ３１０及びＣＧ３０６は、スタンバイ値（例えば０Ｖ）になる。
【００２２】
図５を参照すると、上で説明した動作＃３の下での読み出し動作の信号タイミング波形の１つの実施例が示されている。図６を参照すると、本発明のメモリ装置１０で使用するための、上で説明した正／負バイアスレベルの読み出し信号の信号タイミング波形の１つの実施例が示されている。この読み出し信号波形は、完全な不揮発性消去／プログラム／読み出し動作のために、図３のプログラム及び消去信号波形に付随する。正常読み出し波形の場合、ＳＬ３０８は、スタンバイ値（例えば０Ｖ）である。ＣＧ３０６は、（読み出し状態においてＦＧ電位に結合するＣＧ電圧によるメモリセル電流の増加を補助するために）スタンバイ値（例えば０Ｖ又は２．６Ｖ）であるか、又は代替的に、読み出し時に、より高いバイアス値（例えば３．６Ｖ）に切り換わる。ＥＧ３１０は、（読み出し状態においてＦＧ電位に結合するＥＧ電圧によるメモリセル電流の増加を補助するために）スタンバイ値（例えば０Ｖ又は２．６Ｖ）であるか、又は代替的に、読み出し時に、より高いバイアス値（例えば３．６Ｖ）に切り換わる。スタンバイ値は、プログラム及び消去状態のスタンバイ値と同様である。ＷＬ３０２及びＢＬ３０４は、読み出すための選択メモリセルに対して、それぞれ、読み出し時にバイアスレベル（例えば２．６Ｖ及び１．０Ｖ）に切り換わる。非選択ＷＬは、（非選択行に関する漏れを低減させるために）０ボルト又は負電圧レベル（例えば−０．５Ｖ）にバイアスすることができる。非選択ＳＬは、（非選択行に関する漏れを低減させるために）０ボルト又は正バイアス電圧レベル（例えば０．１〜０．７Ｖ）にバイアスすることができる。非選択ＢＬは、０ボルトにバイアスするか、又は代替的に、フロートさせることができ、いかなる電圧も印加されない（読み出し時に、ＢＬ−ＢＬキャパシタンスを効果的に低減させる）ことを意味する。
【００２３】
図６を参照すると、読み出しマージン０の動作は、弱いプログラミングセルを検出するようにアレイ全体をプログラミングした後に実行される。プログラミング後、セル電流は、通常＜ナノアンペア（ｎＡ）の非常に低い値であり、これは「０」デジタル値（セル電流が流れない）の読み出しに相当する。しかしながら、いくつかのセルは、（セル漏れ、弱いセルプログラミングの結合比、プロセスの幾何学的な影響などの様々な理由による弱いプログラミングのため）２〜３マイクロアンペアでわずかにとどまる場合があり、これは、メモリ装置１０の動作寿命中に、読み出し「０」を失敗させ得る。読み出しマージン０は、それらの弱いセルを除外するために使用される。読み出しマージン０波形の場合、ＳＬ３０８は、スタンバイ値（例えば０ｖ）である。正常読み出し状態と同じように、ＷＬ３０２及びＢＬ３０４は、読み出すための選択メモリセルに対して、それぞれ、読み出し時にバイアスレベル（例えば２．６ｖ及び１．０ｖ）に切り換わる。ＣＧ３０６は、弱いプログラムセルを検出するために、読み出し時に、マージン０値（例えば３Ｖ）にバイアスされる。ＣＧ電圧は、弱いプログラミングの影響を増幅するためにＦＧ電位と結合し、セル電流を実際的に増加させ、したがって弱いセルはここで「０」の代わりに「１」として読み出される（セル電流が流れない代わりに実際にセル電流が存在する）。
【００２４】
読み出しマージン１の動作は、弱い消去されたセルを検出するため、アレイ全体の消去後に実行される。負ＣＧは、ここで、この状態を検出するために利用される。ＳＬ３０８は、スタンバイ値（例えば０ｖ）である。正常読み出し状態と同じように、ＷＬ３０２及びＢＬ３０４は、読み出すための選択メモリセルに対して、それぞれ、読み出し時にバイアスレベル（例えば２．６ｖ及び１．０ｖ）に切り換わる。ＣＧ３０６は、弱い消去セルを検出するために、読み出し時にマージン１値（例えば−３ｖ〜−５ｖ）にバイアスされる。ＣＧ電圧は、弱い消去された影響を増幅するためにＦＧ電位と負に結合し、セル電流を実際的に減少させ（ＦＧ電位より少なく）、したがって弱いセルはここで「１」の代わりに「０」として読み出される（セル電流の代わりに実際にセル電流が流れない）。
【００２５】
図７Ａを参照すると、メモリセル１０の装置断面の一実施形態が示されている。メモリセル１０の装置断面の代替の実施形態は、高電圧Ｐ型ウェル７１０及びディープＮ型ウェル７２０を伴わないＰ型基板７３０である。ソース領域１４、ビット線領域１６、チャネル領域１８、及び基板領域１２を有するメモリセル１０は、高電圧（ＨＶ）Ｐ型ウェル７１０の領域の内側に座った状態で示される（メモリセル１０の他の領域又は端子は、図示されていない）。Ｐ型ウェル７１０の領域は、ディープＮ型ウェル（ＤＮＷ）領域７２０の内部に位置する。ディープＮ型ウェル領域７２０は、Ｐ型基板７３０の内部に位置する。ＤＮＷ領域７２０の絶縁特徴のため、典型的には０ボルト又はＶｄｄに接続され、ＨＶ  Ｐ型ウェル７１０は、負にバイアスして、消去時又はプログラム時などに、メモリセルの電気的性能を高めることができる。
【００２６】
図７における装置の断面はまた、それぞれメモリセル１０の領域１６、１４、１８を高電圧ｎｍｏｓソース、ドレイン、及びチャネルに置き換えて、ディープＮ型ウェルの高電圧ｎｍｏｓトランジスタにも適用することができる。ディープＮ型ウェル７２０は、同様に、高電圧ｎｍｏｓを負電圧動作に適用することができるように、電圧絶縁領域としての役割を果たす。実施形態は、ＤＮＷの中のＨＶ  ｎｍｏｓのトランジスタ端子及び接合部全体にわたる応力の低減を確実にするために行われる。
【００２７】
図７Ｂを参照すると、メモリセル１０の記号的表現７４０が表され、ディープＮ型ウェル７２０が「ＤＮＷ」として示され、ＨＶ  Ｐ型ウェル７１０が「Ｐ−ｗｅｌｌ」として示されている。図７Ｂには、ディープＮ型ウェル７２０内部のＨＶ  Ｐ型ウェル７１０のＮＭＯＳに関するトランジスタ記号７５０が示される。
【００２８】
図８を参照すると、レベルシフタの第１実施形態、負高電圧レベルシフタ８００が示され、これは、図２の論理２７０、負電圧ドライバ回路２３０、高電圧ドライバ回路２２５、及び／又は高電圧ドライバ回路２２６に含むことができる。
【００２９】
負高電圧レベルシフタ８００は、入力ＩＮを受信し、出力ＶＮＢＮを生成する。負高電圧レベルシフタ８００は、トランジスタ８２０及びトランジスタ８３０のディープＮ型ウェルＤＮＷＢ８０４を駆動して、トランジスタ８２０及びトランジスタ８３０の層の間での破損の発生を最小にする。ＤＮＷ制御回路８３５は、トランジスタ８２０及び８３０の電圧応力の低減に応じて、入力ＩＮ２  ８０２を受信して、出力ＤＮＷＢ８０４を生成する。インバータ８０５は、入力ＩＮを受信し、インバータ出力ＩＮＢを生成し、該インバータ出力は、インバータ８１０及びＰＭＯＳトランジスタ８２５のゲートへの入力である。インバータの出力８１０は、ＰＭＯＳトランジスタ８１５のゲートに結合される。ＰＭＯＳトランジスタ８１５及び８２５は、示されるように、ＮＭＯＳトランジスタ８２０及び８３０に結合される。出力ＶＯＵＴ８０８は、ＶＨＶＮＥＧ８０６及びＶｄｄの間で変動させることができ、この実施例では、それぞれ、−８Ｖ及び２Ｖである。ＤＮＷＢレベルは、例えば、０ＶからＶｄｄ（例えば２．５Ｖ）までとすることができ、ＶＨＶＮＥＧが−８Ｖであるときには、０Ｖである。これは、トランジスタ８２０及び８３０のＤＮＷＢと、ＨＶ  Ｐ型ウェルと、ソース／ドレインとの間の電圧応力を（８Ｖ＋２．５Ｖ＝１０．５Ｖではなく）８Ｖに最小化する。代替的に、ＤＮＷＢレベルは、更に電圧応力を最小化するために、ＶＨＶＮＥＧが−８Ｖであるときに、（Ｐ型基板−ＤＮＷ接合部に転送することなく）−０．５Ｖに駆動することができる。ＶＨＶＮＥＧが０ボルトである、又は小さい負電圧であるときなどの他の時点で、ＤＮＷ制御回路８３５は、ＤＮＷＢを正に、例えばＶｄｄレベルになるように駆動して、ノイズ又はラッチアップを最小にする（Ｐ型基板からディープＮ型ウェル接合部への転送を防止する）ことができる。ＤＮＷＢを駆動するためのこの技術は、下で説明される全ての実施形態に適用することができる。
【００３０】
図９を参照すると、レベルシフタの第２実施形態、負高電圧レベルシフタ９００が示され、これは、図２の論理２７０、負電圧ドライバ回路２３０、高電圧ドライバ回路２２５、及び／又は高電圧ドライバ回路２２６に含むことができる。負高電圧レベルシフタ９００は、負高電圧レベルシフタ８００と同じ構成要素を備えるが、示されるように、カスコードＰＭＯＳトランジスタ９３５及び９４５、並びにカスコードＮＭＯＳトランジスタ９４０及び９５０が追加されている。負高電圧レベルシフタ９００は、入力ＩＮを受信し、出力ＯＵＴ９０８を発生させる。出力ＯＵＴ９０８は、ＶＨＶＮＥＧ９０６とＶｄｄとの間で変動し、この実施例では、それぞれ、−８Ｖ及び２Ｖである。ＤＮＷＢ信号９０４は、電圧応力を最小化するために、負高電圧レベルシフタ回路８００のものと同様に駆動される。ＰＭＯＳトランジスタ９３５及び９４５のゲートは、ゲート−ソース／ドレイン端子にわたる電圧応力を最小化するために、ｇｎｄ（＝Ｖｄｄではなく＝０Ｖ）に接続される。ＮＭＯＳトランジスタ９４０及び９５０のゲートは、ゲート−ソース／ドレイン（例えば、８＋Ｖｄｄ＝１０．５Ｖではなく８Ｖ−３Ｖ＝５Ｖ）、ソース−ドレイン（例えば、８＋Ｖｄｄ＝１０．５Ｖではなく８Ｖ−３Ｖ−Ｖｔ＝４ｖ以下、Ｖｔ＝ＮＭＯＳ閾値電圧）にわたる電圧応力を最小化するために、ＶＮＢＮ９６０（Ｖｄｄと中間負レベル（例えば−３Ｖ）の間）に接続される。
【００３１】
図１０を参照すると、レベルシフタの第３実施例、負高電圧レベルシフタ１０００が示され、これは、図２の論理２７０、負電圧ドライバ回路２３０、高電圧ドライバ回路２２５、及び／又は高電圧ドライバ回路２２６に含むことができる。負高電圧レベルシフタ１０００は、負高電圧レベルシフタ９００と同じ構成要素を備えるが、ＰＭＯＳトランジスタ１０７５及び１０８５、並びにＮＭＯＳトランジスタ１０８０及び１０９０からなる中間（中）負レベルシフタ１００２が追加されている。中間負レベルＶＨＶＮＥＧＭ（例えば−３Ｖ）、及び追加のＰＭＯＳトランジスタのゲートのための中間負バイアスレベルＶＮＢＰ１０６５及びＮＭＯＳトランジスタのゲートのためのＶＮＢＮを伴う、中間負レベルシフタ１００２の導入は、負（高）レベルシフタにおけるＰＭＯＳ及びＮＭＯＳの端子にわたる電圧応力を低減させるためである。負高電圧レベルシフタ１０００は、入力ＩＮを受信し、出力ＯＵＴ１００８を発生させる。出力ＯＵＴ１００８は、ＶＨＶＮＥＧ１００６と、ＧＮＤと、Ｖｄｄとの間で変動し、この実施例では、それぞれ、−８Ｖ、０Ｖ、及び２Ｖである。出力ＯＵＴ１００８は、ＶＨＶＮＥＧ１００６とＧＮＤ（＝ＶＤＤＳＷＸ１０１２）との間で変動し、この実施例では、電圧ＶＨＶＮＥＧ１００６が最大高負電圧−８Ｖであるときに、それぞれ、−８Ｖ及び０Ｖである。ＶＨＶＮＥＧＭは、−３Ｖの負電力源を備えることができる。中間負レベルシフタ１００２の出力ＯＵＴＭ１０８６及びＯＵＴＭ＿Ｎ１０７６は、ＶＨＶＮＥＧＭとＶｄｄとの間で変動し、この実施例では、それぞれ、−３Ｖ及び２Ｖである。ＶＤＤＳＷＸ１０１２は、２Ｖと０Ｖとの間で切り換わる、交換供給とすることができる。ＶＤＤＳＷＸ（Ｖｄｄ高供給源）１０１２は、最初に、Ｖｄｄ（例えば２Ｖ）であり、ＶＨＶＮＥＧ１００６が最大負電圧のほぼ半分（例えば−４Ｖ）であるときに、又は最大負電圧（例えば−８Ｖ）であるときに、０Ｖに切り換えられる。ＶＮＢＰ１０６５は、０Ｖと−３Ｖとの間で切り換えることができる。ＶＤＤＳＷＸ１０１２が０Ｖであるとき、ＶＮＢＰ１０６５は、−３Ｖであり、出力ＯＵＴＭ＿Ｎ  １０７６は、−３Ｖ（＝ＶＨＶＮＥＧＭ）であり、０Ｖを出力ＯＵＴ１００８に渡す。電圧ＶＮＢＰ１０６５が中間負電圧−３Ｖであるので、トランジスタ１０３５及び１０４５のゲート−ソース／ドレインにわたる電圧応力が低減される。電圧ＶＮＢＮ１０６０が中間負電圧−３Ｖであるので、トランジスタ１０４０及び１０５０のゲート−ソース／ドレインにわたる電圧応力が低減され、また、トランジスタ１０２０及び１０３０のソースドレインにわたる電圧応力が低減される。電圧ＯＵＴ１００８が（＝Ｖｄｄではなく）０Ｖであるので、トランジスタ１０２０及び１０３０のゲート−ソース／ドレインにわたる電圧応力が低減され、また、トランジスタ１０４０及び１０５０のソースドレインにわたる電圧応力が低減される。カスコードＰＭＯＳトランジスタ１０３５及び１０４５は、バルクとドレイン／ソースとの間の電圧応力を低減させるために、そのソースに接続されるそのバルク（ｎｗｅｌｌ）を有する。カスコードＮＭＯＳトランジスタ１０４０及び１０５０は、バ���クとドレイン／ソースとの間の電圧応力を低減させるために、そのソースに接続されるそのバルク（Ｐｗｅｌｌ）を有する。
【００３２】
図１１を参照すると、電圧源回路１１００が示されている。電圧源回路１１００は、第１負電圧レベルシフタ回路１１０５及び第２負電圧レベルシフタ回路１１１０を備え、これらはそれぞれ、負高電圧レベルシフタ８００、９００、及び１０００のうちの１つを備えることができる。この実施形態において、第１負電圧レベルシフタ回路１１０５及び第２負電圧レベルシフタ回路１１１０は、ともに負高電圧レベルシフタ１０００を備え、また、入力ＩＮを受信し、この実施例では２Ｖと−３Ｖとの間で変動する中（中間）負電圧ＶＨＶＮＥＧＭ、及びこの実施例では０Ｖと−８Ｖとの間で変動する高負電圧ＶＨＶＮＥＧを発生させる。第１負電圧レベルシフタ回路１１０５及び第２負電圧レベルシフタ回路１１１０は、示されるように、ＮＭＯＳトランジスタ１１１５（カスコードトランジスタ）及びＮＭＯＳトランジスタ１１２０に結合される。ＤＮＷＢは、Ｖｄｄ又は０Ｖの値を受容し、ＶＰＮｅｘｔ＿ｐｉｎ１１０１は、２Ｖ又は−８Ｖの電圧を受容する。回路１１００が有効になったときに、回路１１０５及び１１１０の出力は、例えば２Ｖに等しくなり、これは、ＮＭＯＳトランジスタ１１１５及び１１２０が、ＶＰＮｅｘｔ＿ｐｉｎ１１０１レベルをＶＨＶＮＥＧ１１０６に渡すことを可能にする。回路１１００が無効になったときに、回路１１０５及び１１１０の出力は、それぞれ、例えば−３Ｖ及び−８ｖに等しくなり、これらは、ＮＭＯＳトランジスタ１１１５及び１１２０を無効にする。
【００３３】
図１２を参照すると、電圧源回路１２００が示されている。電圧源回路１１００は、負電圧レベルシフタ回路１２２５及び１２４０を備え、これらはそれぞれ、負高電圧レベルシフタ８００、９００、及び１０００のうちの１つを備える。電圧源回路１２００は、「オフ」状態において０Ｖであり、「オン」状態において２Ｖであるイネーブル信号ＥＮ＿ＴＸＮを受信し、この実施例では０Ｖと−８Ｖとの間で変動する高負電圧ＶＨＶＮＥＧを発生させる。ＶＮＥＧ＿３Ｖは、２Ｖ又は−３Ｖである。負チャージポンプ１２３０及び１２３５は、それぞれ、−８Ｖの入力を−１２Ｖの出力にポンプする。回路１２００が有効になったときに、回路１２３０及び１２３５の出力は、例えば−１２Ｖになり、したがって、ＰＭＯＳトランジスタ１２１５及び１２２０が、ＶＨＶＮＥＧ１２０６にＶＰＮｅｘｔ＿ｐｉｎレベルからの電圧を渡すことを可能にする。回路１２００が無効になったときに、回路１２３０及び１２３５の出力は、それぞれ、例えば２Ｖ及び０Ｖであり、したがって、ＰＭＯＳトランジスタ１２１５及び１２２０を無効にする。ＰＭＯＳトランジスタ１２１０及び１２４５は、それぞれ、トランジスタ１２０５及び１２５０の電圧応力を低減させる、カスコードトランジスタをとしての役割を果たす。
【００３４】
図１３を参照すると、負高電圧放電回路１３００が示されている。入力ＩＮ３、ＩＮ１ｓｔ、及びＩＮ２ｎｄの状態が有効に変わったときに、トランジスタ１３１５及び１３２５が有効になり、そして、回路１３５０及び１３５５の出力が、例えばＶｄｄ（２Ｖ）に等しくなり、ＶＨＶＮＥＧが、Ｎ２を通して−８Ｖから約−０．７Ｖまで放電される。ＮＭＯＳトランジスタ１３４０（カスコードトランジスタ）及び１３４５のゲートは、負レベルＶＨＶＮＥＧをＮＭＯＳトランジスタ１３３５から分離するために、オフ状態（回路１３５０及び１３５５が無効である）において、例えば−３Ｖ及びー８Ｖに等しくなる。放電電流は、最初に、電流バイアス１３１０（入力ＩＮ１ｓｔによって有効にされる）によって制御され、次いで、トランジスタ１３２５（入力ＩＮ２ｎｄによって有効にされる）によって制御される。
【００３５】
図１４を参照すると、負高電圧放電回路１４００が示されている。入力ＩＮ１ｓｔ及びＩＮ２ｎｄの状態が有効に変わったときに、ＶＨＶＮＥＧが、−８Ｖから、ダイオード接続されたＮＭＯＳトランジスタ１４５５及び１４６０のＶｔ（閾値電圧）の数によって決定される、中間負電圧レベルまで放電される。放電電流は、最初に、電流バイアス１４３５（入力ＩＮ１ｓｔによって有効にされる）によって制御され、次いで、トランジスタ１４４５（入力ＩＮ２ｎｄによって有効にされる）によって制御される。次いで、ＶＨＶＮＥＧが、Ｎ１  １４１５及びＮ２  １４２０トランジスタを通して、中間負レベルから約０．０Ｖまで急速に放電される。ＮＭＯＳトランジスタ１４１５（カスコードトランジスタ）及び１４２０のゲートは、それぞれ、中負レベルシフタ１４０５及び高負レベルシフタ１４１０によって制御される。
【００３６】
図１５を参照すると、接地スイッチ回路１５００が示されている。接地スイッチ回路１５００は、負高電圧回路１５０５と、負高電圧回路１５１０と、ＮＭＯＳトランジスタ１５１５と、ＮＭＯＳトランジスタ１５２０と、を備える。接地スイッチ回路１５００は、入力信号を受信し、出力信号ＶＨＶＮＥＧを発生させる。
【００３７】
図１６を参照すると、デコーダ回路１６００が示されている。デコーダ回路１６００は、図２の論理２７０、負電圧ドライバ回路２３０、高電圧ドライバ回路２２５、及び／又は高電圧ドライバ回路２２６内に含むことができる。デコーダ回路１６００は、高電圧レベルシフタ１６０５と、負高電圧レベルシフタ１６１０と、高電圧ディサイダイネーブル回路１６１５と、消去ゲートデコーダ１６２０と、制御ゲートデコーダ１６２５と、ソース線デコーダ１６３０と、を備える。高電圧イネーブル回路１６１５は、高電圧レベルシフタ１６０５から高電圧を印加し、及び／又は負高電圧レベルシフタ１６１０から負高電圧を印加して、ゲートデコーダ１６２０、結合ゲートデコーダ１６２５、及び／又はソース線デコーダ１６３０を消去するために使用される。
【００３８】
図１７を参照すると、制御ゲートデコーダ１６２５の一実施形態１７００が示されている。制御ゲートデコーダ１７００は、ＰＭＯＳトランジスタ１７０５によって制御される電流による読み出し動作中に制御ゲートにバイアス電圧ＶＣＧＳＵＰＲを提供するＰＭＯＳトランジスタ１７０５及び１７１０と、負高電圧に絶縁を提供するＰＭＯＳトランジスタ１７２５と、プログラム時にＰＭＯＳトランジスタを通して正高電圧を提供するＰＭＯＳトランジスタ１７１５及び１７２０と、プログラム時に制御ゲートに抑制電圧を提供することができるＮＭＯＳトランジスタ１７３０、１７３５、１７４０、及び１７４５と、消去時に制御ゲートにＮＭＯＳトランジスタ１７３０とともに負高電圧を提供することができるＮＭＯＳトランジスタ１７５０及び１７５５と、を備える。ＮＭＯＳトランジスタ１７５５は、制御ゲートの負電圧源の電流制御としての役割を果たす。ＮＭＯＳトランジスタ１７５０は、消去時にローカルデコードセクタ有効化線ＳＥＣＨＶ＿ＥＮによって有効にされる負電圧レベルシフタによって有効にされる。示されるように、回路１７００は、４つの制御ゲートＣＧ［３：０］、１つの消去ゲートＥＧ、及び１つのソース線ＳＬにデコードを提供する。４つのグローバルプレデコードＣＧ線ＣＧＰＨ＿ＨＶ＿Ｎ［３：０］によって有効にされるゲートを有する、４つのＰＭＯＳトランジスタ１７１５がある。ローカルデコードセクタ有効化線ＳＥＣＨＶ＿ＥＮによって有効にされるゲートを有する、４つのＰＭＯＳトランジスタ１７１０がある。接地線によって有効にされるゲートを有する、４つの絶縁ＰＭＯＳトランジスタ１７２５がある。４つのグローバルプレデコードＣＧ線ＣＧＮＨ＿ＨＶ＿Ｎ［３：０］によって有効にされるゲートを有する、４つのＮＭＯＳトランジスタ１７３０がある。ＰＭＯＳトランジスタ１７２０は、ローカルデコードセクタ有効化線ＳＥＣＨＶ＿ＥＮによって有効にされて、制御ゲートに正高電圧ＶＣＧＳＵＰを渡す。ＮＭＯＳトランジスタ１７３５及び１７４０は、それぞれ、グローバル制御信号ＣＧＮ＿ＩＳＯ１及びＣＧＮ＿ＩＳＯ２によって有効にされて、ＣＧ＿ＬＯＷ＿ＢＩＡＳ（プログラム時の抑制電圧など）を渡すか、又は絶縁電圧（例えばそれぞれ−８Ｖ及び−３Ｖ）としての役割を果たす。ＮＭＯＳトランジスタ１７４５は、ローカルデコードセクタ有効化線ＳＥＣＨＶ＿ＥＮによって有効にされて、制御ゲートにＣＧ＿ＬＯＷ＿ＢＩＡＳレベルを渡す。ＤＮＷＢ１７０４は、ＶＨＶＮＥＧが負電圧（例えば−８Ｖ）であるときに、０Ｖになるように制御される。示されるように、ＣＧデコーダ１７００における正ＣＧデコード機能において、いかなるカスコードトランジスタも必要とされない。代替的に、負ＣＧデコードの場合、カスコードＮＭＯＳトランジスタ１７４０は、随意である。代替的に、負ＣＧデコードの場合、電流制御ＮＭＯＳトランジスタ１７５５は、随意である。
【００３９】
図１８を参照すると、消去ゲートデコーダ１６２０の一実施形態１８００が示されている。消去ゲートデコーダ１８００は、ＰＭＯＳトランジスタ１８０５及び１８１０と、ＮＭＯＳトランジスタ１８１５と、を備える。ＰＭＯＳトランジスタ１８１０は、消去ゲートに電圧又は高電圧ＶＥＧＳＵＰを渡すように制御される電流である。ＰＭＯＳトランジスタ１８０５は、ローカルデコードセクタ有効化線ＥＮ＿ＨＶ＿Ｎによって有効にされて、消去ゲートに電圧ＶＥＧＳＵＰレベルを渡す。ＮＭＯＳトランジスタ１８１５は、消去ゲートに電圧ＥＧ＿ＬＯＷ＿ＢＩＡＳレベル（例えば０Ｖ〜２．６Ｖ）を渡すために使用される。デコード消去ゲートは、メモリセルの多数の行にわたって共有される。示されるように、ＥＧデコーダ１６２０には、いかなるカスコードトランジスタも必要とされない。代替的に、カスコードトランジスタＰＭＯＳ及びＮＭＯＳをＥＧデコーダ１６２９に実装することができる。
【００４０】
図１９を参照すると、ソース線デコーダ１６３０の一実施形態１９００が示されている。ソース線デコーダ１９００は、ＮＭＯＳトランジスタ１９０５、１９１０、１９１５、及び１９２０を備える。ソース線デコーダ１９００は、約０．５Ｖの値で、非選択のセルのソース線にバイアス電圧（ＳＬＰ＿ＬＯＷ＿ＢＩＡＳ）を提供する。このバイアス電圧を印加することは、非選択メモリセルの漏れを防止する。ＮＭＯＳトランジスタ１９１５は、プログラム時に、ソース線にＶＳＬＳＵＰレベルを渡すために使用される。デコードソース線は、メモリセルの多数の行にわたって共有される。ＮＭＯＳトランジスタ１９２０は、プログラム時に、ソース線からのＶＳＬＭＯＮレベルを監視するために使用される。ＮＭＯＳトランジスタ１９０５は、読み出し時に、ソース線にＳＬＲＤ＿ＬＯＷ＿ＢＩＡＳレベル（例えば０Ｖ）を渡すために使用される。
【００４１】
図２０を参照すると、高電圧負チャージポンプ回路２０００が示されている。高電圧負チャージポンプ回路２０００は、負ポンプ出力に結合されるＰＭＯＳトランジスタ２００５及びＰＭＯＳトランジスタ２０１０と、正ポンプ出力に結合されるＮＭＯＳトランジスタ２０１５及びＮＭＯＳトランジスタ２０２０と、ポンプ段回路２０２５、２０３０、２０３５、及び２０４０と、を備える。高電圧負チャージポンプ回路２０００は、高負電圧ＶＨＶ＿ＮＥＧ及び高正電圧ＶＨＶ＿ＰＯＳを提供し、ポンプ段回路２０２５、２０３０、２０３５、及び２０４５の各々は、電圧を受信し、より高い正電圧又は高負電圧を出力する。示されるように、各段のパスＮＭＯＳトランジスタのバルク（ｐｗｅｌｌ）は、前段の出力に結合される。ＮＭＯＳトランジスタのＤＮＷＢは、負電圧ポンプにおいて０Ｖに、正電圧ポンプにおいてＨＶに、及び随意に、他の時点においてＶｄｄにバイアスされる。
【００４２】
図２２Ａ、２２Ｂ、及び２２Ｃを参照すると、チャージポンプ回路２０００において使用することができるキャパシタの実施例が示され、ＰＭＯＳトランジスタ２２０５、キャパシタ２２１０、及びＮＭＯＳトランジスタ２２１５の使用を含む。
【００４３】
図２１を参照すると、負高電圧レベルシフタ２１００が示されている。負高電圧レベルシフタ２１００の構成要素は、図１０に示される負高電圧レベルシフタ１０００の構成要素と同一であるが、トランジスタにおける接合部の破損を最小化するために、特定のトランジスタがオフであるときに、図２１の入力インバータによって駆動されるＨＶ  ｎｗｅｌｌ（ＰＭＯＳトランジスタのバルク）が０Ｖであることが異なる。
【００４４】
図２３を参照すると、負高電圧レベルシフタ２３００が示されている。負高電圧レベルシフタ２３００は、入力ＩＮを受信し、出力ＯＵＴを発生させる。ＯＵＴは、この実施例において、−８Ｖ又は２Ｖである。ＤＮＷＢは、Ｖｄｄ又は０Ｖによって駆動される。この回路では、レベルシフタの各レグには、直列の２つのＰＭＯＳがあるが、ＮＭＯＳは１つだけである。
【００４５】
図２４を参照すると、ＮＭＯＳパスゲートだけを有する多重化回路２４００が示されている。
【００４６】
図２５を参照すると、負高電圧レベルシフタ２５００が示されている。負高電圧レベルシフタ２１００の構成要素は、図９に示される負高電圧レベルシフタ９００の構成要素と同一であるが、カスコードの目的で、ＰＭＯＳ及びＮＭＯＳトランジスタがそれ自体の別個のバルクを有することが異なる。
読み出し、消去、及びプログラム動作中に、負電圧を非選択又は選択メモリセル１０のワード線２２又は結合ゲート２６に印加する利点は、メモリセルをより効果的に縮小することを可能にすることである。消去の間、選択メモリセルのワード線上の負電圧は、消去電圧全体を低くすることができ、したがってセルの寸法をより小さくすることを可能にする（水平又は垂直の間隔、分離、幅、長さなど様々なセル間又は層間の寸法にわたって少ない電圧を維持する）。プログラムの間、非選択メモリセルのワード線上の負電圧は、非選択メモリセルに対する漏れを低減し、より少ないディスターブ（同一のセクタ内の非選択セルに対する）、より正確なプログラミング電流（選択セルに対してより少ない漏洩障害）、及びより少ない消費電力をもたらす。読み出しでは、非選択メモリセルのワード線上の負電圧は、漏れによる障害がより少ないことによる、より正確な検知をもたらす。消去／プログラム電圧及び電流の低減、より効果的な消去及びプログラミング、より少ないセルディスターブ、及びより少ないセルの漏れをもたらす、メモリアレイ動作用に負ワード線、負結合ゲート、及び負Ｐ基板を結合することは、有利でもある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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