(57)【要約】      （修正有）【課題】低い抵抗値を有するチップ堆積装置を提供する。【解決手段】ナノ粒子の伝導銀ペースト材料をリセット導線とし、チップと、誘電層と、リセット配線層を含有する。チップは、複数のダイパッドが形成される回路素子と、回路素子に堆積される保護層を有する。誘電層は、保護層に堆積される第一、第二誘電層と、ダイパッドと連通するリセット穴を有する。リセット配線層はリセット穴に塗布される。【選択図】図２Ｄ
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【実用新案登録請求の範囲】
【請求項１】
ナノ粒子である伝導銀ペースト材料を、リセット導線とし、トレンチ充填により、より低い抵抗値を有する構造が形成されるチップ堆積装置であって、
第一表面と、第二表面と、上記第一表面に堆積され、その上に、複数のダイパッドが形成される回路素子と、上記回路素子に堆積され、上記ダイパッドが露出された保護層とを有するチップと、
上記保護層に堆積された第一、二誘電層を含み、上記第一、二誘電層に、上記ダイパッドと連通するリセット穴がある少なくとも一つの誘電層と、
上記リセット穴の中に塗布されるリセット配線層と、
が含有されることを特徴とするチップ堆積装置。
【請求項２】
上記リセット穴は、係以穴掘削或穴パンチにより、形成されることを特徴とする請求項１に記載のチップ堆積装置。
【請求項３】
上記リセット配線層は、塗布してから研磨することにより、形成されることを特徴とする請求項１に記載のチップ堆積装置。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は、チップ堆積装置に関し、特に、トレンチ充填（Trench Fill）や印刷（Printing）により、より低い抵抗値を有する構造を形成するものに関し、特に、ナノ粒子である伝導銀ペースト材料（Nano Particle Silver
Paste）を、リセット導線とするチップ堆積装置に関する。
【背景技術】
【０００２】
既存の集積回路は、軽薄短小と快速伝送の傾向があるため、集積回路にあるコンデンサーは、微小化抵抗値の増加により、RC時間が遅延され、そして、伝送速度が低減される問題に面しなければならない。
【０００３】
故に、金属内導線の半導体素子中においての電子機能は、重要視され、数多い尖端の半導体プロセスは、金属内導線の抵抗を低減することと、電子遷移効果抵抗を改善することにより、信号の伝送速度が向上され、例えば、低い抵抗値と高電子遷移抵抗を有する銅は、多層の半導体素子の上層金属になりつつ、しかしながら、通電した後、圧力低下により、電気が、不安定になることを防止できず、有効に、消費電力を低減できなく、また、電気信号が不安定であるため、低周波の製品にしか適用できなく、そのため、実用的とは言えない。
【０００４】
本考案者は、上記欠点を解消するため、慎重に研究し、また、学理を活用して、有効に上記欠点を解消でき、設計が合理である本考案を提案する。
【考案の概要】
【考案が解決しようとする課題】
【０００５】
本考案の主な目的は、従来の上記問題を解消でき、ナノ粒子である伝導銀ペースト材料を、リセット導線とし、トレンチ充填や印刷により、より低い抵抗値を有する構造を形成するチップ堆積装置を提供する。
【０００６】
本考案の他の目的は、有効に、通電した後、圧力低下により、電気が、不安定になることを防止できるチップ堆積装置を提供する。
【０００７】
本考案の更に他の目的は、消費電力が低減され、省エネルギーが実現されるチップ堆積装置を提供する。
【０００８】
本考案の更に他の目的は、電気信号が、より安定的になる特性を利用して、高周波の製品まで、幅広く適用されるチップ堆積装置を提供する。
【課題を解決するための手段】
【０００９】
本考案は、上記の目的を達成するため、チップ堆積装置であり、主として、チップ（Chip）と、少なくとも一つの誘電層（Dielectric）と、リセット配線層（Re-Distribution Layer）とから構成され、ナノ粒子である伝導銀ペースト材料を、リセット導線として、トレンチ充填や印刷により、より低い抵抗値を有する構造を所形する。
【００１０】
より良い実施例においては、トレンチ充填によって形成された構造は、第一表面と第二表面と上記第一表面に堆積され複数のダイパッド（Die Pad）が形成される回路素子（Device）と上記回路素子に堆積され上記ダイパッドの保護層（Passivation Layer）が露出されたチップと、少なくとも一つの上記保護層上の第一、二誘電層に堆積され上記第一、二誘電層に上記ダイパッドと連通するリセット穴（RDL Trench）と、上記リセット穴の中に塗布（Coated）されるリセット配線層と、が含有される。
【００１１】
より良い実施例においては、印刷により形成された構造は、第一表面と第二表面と上記第一表面に堆積され複数のダイパッドが形成される回路素子と、上記回路素子に堆積され上記ダイパッドの保護層が露出されるチップと、上記保護層に堆積され、上記ダイパッドと連通するリセット穴を有する誘電層と、上記リセット穴の中と一部誘電層の上に印刷されたリセット配線層とが、含有される。
【００１２】
以下、図面を参照しながら、本考案の特徴や技術内容について、詳しく説明するが、それらの図面等は、参考や説明のためであり、本考案は、それによって制限されることが無い。
【図面の簡単な説明】
【００１３】
【図１】本考案のより良い実施例の構造断面概念図
【図２Ａ】本考案のより良い実施例のプロセスの断面一の概念図
【図２Ｂ】本考案のより良い実施例のプロセスの断面二の概念図
【図２Ｃ】本考案のより良い実施例のプロセスの断面三の概念図
【図２Ｄ】本考案のより良い実施例のプロセスの断面四の概念図
【図３】本考案の他のより良い実施例の構造断面概念図
【図４Ａ】本考案の他のより良い実施例のプロセスの断面一の概念図
【図４Ｂ】本考案の他のより良い実施例のプロセスの断面二の概念図
【図４Ｃ】本考案の他のより良い実施例のプロセスの断面三の概念図
【考案を実施するための最良の形態】
【００１４】
図１は、本考案のより良い実施例の構造断面概念図である。図のように、本考案は、チップ堆積装置であり、ナノ粒子である伝導銀ペースト材料（Nano Particle Silver
Paste）を、リセット導線とし、トレンチ充填（Trench Fill）により、より低い抵抗値を有する構造が形成され、主として、チップ（Chip）１０と、少なくとも一つの誘電層（Dielectric）２０と、リセット配線層（Re-Distribution Layer）３０と、から構成される。
【００１５】
上記チップ１０は、シリコンを含み、第一表面１０１と、第二表面１０２と、上記第一表面１０１に堆積され、複数のダイパッド（Die Pad）１０３１が形成された回路素子（Device）１０３と、上記回路素子１０３に堆積され、上記ダイパッド１０３１が露出される保護層（Passivation Layer）１０４と、が含有され、その中、上記回路素子１０３は、トランジスタである。
【００１６】
上記らの誘電層２０は、上記保護層１０４に堆積された第一、二誘電層２０a、２０bが含有され、また、上記第一、二誘電層２０a、２０bには、上記ダイパッド１０３１と連通するリセット穴（RDL Trench）２１がある。
【００１７】
上記リセット配線層３０は、上記リセット穴２１の中に塗布（Coated）される。
【００１８】
図２Ａ〜図２Ｄは、それぞれ、本考案のより良い実施例のプロセスの断面一の概念図と、本考案のより良い実施例のプロセスの断面二の概念図と、本考案のより良い実施例のプロセスの断面三の概念図と、本考案のより良い実施例のプロセスの断面四の概念図である。以下、上記図１で、本考案に係るチップ堆積装置の作製流れを詳しく説明する。例えば、本考案のナノ粒子である伝導銀ペースト材料は、ウェーハレベルチップサイズパッケージ（Wafer Level Chip Size Package、 WLCSP）製品のプロセスに適用される場合のより良い実施例である。
【００１９】
まず、図２Ａのように、少なくとも一つのチップ１０を用意し、上記チップ１０は、一つのウェーハ（Wafer）内に形成され、第一表面１０１と第二表面１０２と上記第一表面１０１に形成され複数のダイパッド１０３１が形成される回路素子１０３と、上記回路素子１０３に形成され上記ダイパッド１０３１が露出される保護層１０４と、が含有される。
【００２０】
その後、図２Ｂのように、上記保護層１０４に二層の誘電層２０a、２０bによって覆われた後、穴掘削や穴パンチ等により、上記ダイパッド１０３１に対応して、口径がやや大きいリセット穴２１が形成される。そして、図２Ｃのように、上記リセット穴２１の中と上記第二誘電層２０bに、ナノ粒子である伝導銀ペースト材料が塗布される。
【００２１】
最後に、図２Ｄのように、研磨により、一部のナノ粒子である伝導銀ペースト材料を除去して、上記第二誘電層２０bを露出させてから、上記リセット穴２１の中に堆積されるリセット配線層３０を形成し、図１を参照することである。
【００２２】
図３は、本考案の他のより良い実施例の構造断面概念図である。図のように、本考案の他のより良い実例のチップ堆積装置は、同じように、ナノ粒子である伝導銀ペースト材料を、リセット導線とし、印刷（Printing）により、より低い抵抗値を有する構造が形成され、主として、チップ４０と、誘電層５０と、リセット配線層６０とから構成される。
【００２３】
上記チップ４０は、シリコンを含み、第一表面４０１と第二表面４０２と上記第一表面４０１に堆積され複数のダイパッド４０３１が形成される回路素子４０３と、上記回路素子４０３に堆積され上記ダイパッド４０３１が露出される保護層４０４とが、含有され、その中、上記回路素子４０３は、トランジスタである。
【００２４】
上記誘電層５０は、上記保護層４０４に堆積され、上記ダイパッド４０３１と連通するリセット穴５１がある。
【００２５】
上記リセット配線層６０は、上記リセット穴５１の中と一部の誘電層５０に印刷される。
【００２６】
上記両実施例のように、新規のチップ堆積装置が構成される。
【００２７】
図４Ａ〜図４Ｃは、それぞれ、本考案の他のより良い実施例のプロセスの断面一の概念図と、本考案の他のより良い実施例のプロセスの断面二の概念図と、本考案の他のより良い実施例のプロセスの断面三の概念図である。以下、図３で、本考案に係るチップ堆積装置の作製流れを詳しく説明する。同じように、本考案は、ナノ粒子である伝導銀ペースト材料を、WLCSP製品のプロセスに適用される場合のより良い実施例である。
【００２８】
まず、図４Ａのように、少なくとも一つのチップ４０を用意し、上記チップ４０は、一つのウェーハ内に形成され、第一表面４０１と第二表面４０２と上記第一表面上４０１に形成され複数のダイパッド４０３１が形成される回路素子４０３と、上記回路素子４０３に形成され上記ダイパッド４０３１が露出される保護層４０４と、が含有される。
【００２９】
その後、図４Ｂのように、上記保護層４０４に、一層の誘電層５０が覆われてから、リソグラフィエッチングにより、上記ダイパッド４０３１に対応するリセット穴５１が形成される。最後に、図４Ｃのように、インクジェット印刷機（Jet Printer）やスクリーン印刷機（Screen Printer）或いはステンシル印刷機（Stencil Printer）により、必要とする箇所に、ナノ粒子である伝導銀ペースト材料を形成し、そして、上記リセット穴５１の中と上記一部の誘電層５０に堆積されるリセット配線層６０が形成され、図３を参照することである。
【００３０】
上記のように、本考案に係るチップ堆積装置は、ナノ粒子である伝導銀ペースト材料を、上記リセット配線層３０、６０とし、その低い抵抗値の特性を、WLCSPパッケージの導線に利用して、有効に、通電後、圧力低下により、電気が不安定なる状態を低減でき、消費電力が低下されることにより、省エネルギーが実現され、また、電気信号が、より安定的になる特性を利用して、高周波の製品まで、幅広く適用される。
【００３１】
本考案に係るチップ堆積装置、有効に、従来の諸欠点を改善でき、ナノ粒子である伝導銀ペースト材料をリセット導線とすることで、低い抵抗値の特性を利用して、有効に、通電後、圧力低下により、電気が不安定なる状態を低減でき、消費電力が低下されることにより、省エネルギーが実現され、また、電気信号が、より安定的になる特性を利用して、高周波の製品まで、幅広く適用され、そのため、本考案は、より進歩的かつより実用的で、法に従って実用新案登録請求を出願する。
【００３２】
以上は、ただ、本考案のより良い実施例であり、本考案は、それによって制限されることが無く、本考案に係わる実用新案登録請求の範囲や明細書の内容に基づいて行った等価の変更や修正は、全てが、本考案の実用新案登録請求の範囲内に含まれる。
【符号の説明】
【００３３】
１０、４０          チップ
１０１、４０１      第一表面
１０２、４０２      第二表面
１０３、４０３      回路素子
１０３１、４０３１  ダイパッド
１０４、４０４      保護層
２０、５０          誘電層
２０ａ              第一誘電層
２０ｂ              第二誘電層
２１、５１          リセット穴
３０、６０          リセット配線層
【図１】
0003160737.tif 000003
【図２Ａ】
0003160737.tif 000004
【図２Ｂ】
0003160737.tif 000005
【図２Ｃ】
0003160737.tif 000006
【図２Ｄ】
0003160737.tif 000007
【図３】
0003160737.tif 000008
【図４Ａ】
0003160737.tif 000009
【図４Ｂ】
0003160737.tif 000010
【図４Ｃ】
0003160737.tif 000011
【手続補正書】
【提出日】平成22年4月28日(2010.4.28)
【手続補正１】
【補正対象書類名】実用新案登録請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
上記リセット穴は、穴掘削や穴パンチにより、形成されることを特徴とする請求項１に記載のチップ堆積装置。