(57)【要約】【課題】信頼性及び散布特性を向上させると共に工程を単純化することで製造費を低減できる酸化物半導体層を備えたアレイ基板及びその製造方法を提供する。【解決手段】画素領域が定義された基板と、前記基板上のゲート配線と、前記ゲート配線に接続され、前記基板上に位置するゲート電極と、前記ゲート配線及び前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記ゲート配線と交差して前記画素領域を定義するデータ配線と、前記ゲート絶縁膜上に、前記ゲート電極に対応して相互に離隔して設けられたソース電極及びドレイン電極と、相互に対向した前記ソース電極と前記ドレイン電極の上部に、前記ソース電極及び前記ドレイン電極の一端にそれぞれ重なり、前記ソース電極及び前記ドレイン電極の離隔領域に設けられたアイランド状の酸化物半導体層を備え、前記ソース電極は前記データ配線に接続される。【選択図】図３
2013225645.tif 000002
【特許請求の範囲】
【請求項１】
画素領域が定義された基板と、
前記基板上のゲート配線と、
前記ゲート配線に接続され、前記基板上に位置するゲート電極と、
前記ゲート配線及び前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記ゲート配線と交差して前記画素領域を定義するデータ配線と、
前記ゲート絶縁膜上に、前記ゲート電極に対応して相互に離隔して設けられたソース電極及びドレイン電極と、
相互に対向した前記ソース電極と前記ドレイン電極の上部に、前記ソース電極及び前記ドレイン電極の一端にそれぞれ重なり、前記ソース電極及び前記ドレイン電極の離隔領域に設けられたアイランド状の酸化物半導体層を備え、
前記ソース電極は前記データ配線に接続されることを特徴とするアレイ基板。
【請求項２】
前記酸化物半導体層と前記ソース電極及び前記ドレイン電極とのそれぞれの間に位置する第１接合層及び第２接合層を備え、
前記ソース電極及び前記ドレイン電極のそれぞれの上部層は、銅または銅合金からなることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記第１接合層及び前記第２接合層のそれぞれは、前記ソース電極及び前記ドレイン電極の上部層に対する窒素ガスプラズマ処理によって形成されることを特徴とする請求項２に記載のアレイ基板。
【請求項４】
前記第１接合層及び前記第２接合層のそれぞれは、窒化銅からなることを特徴とする請求項２に記載のアレイ基板。
【請求項５】
前記第１接合層及び前記第２接合層のそれぞれは、インジウムスズ酸化物またはインジウム亜鉛酸化物からなることを特徴とする請求項２に記載のアレイ基板。
【請求項６】
前記第１接合層は前記ソース電極の上部層の一部を覆い、前記第２接合層は前記ドレイン電極の上部層の一部を覆うことを特徴とする請求項２に記載のアレイ基板。
【請求項７】
前記酸化物半導体層は、前記ソース電極と前記ドレイン電極のそれぞれの一部に対応することで、前記第１接合層及び前記第２接合層の上部層を完全に覆うことを特徴とする請求項６に記載のアレイ基板。
【請求項８】
前記第１接合層は前記ソース電極の上部層の上部面を完全に覆い、前記第２接合層は前記ドレイン電極の上部層の上部面を完全に覆うことを特徴とする請求項２に記載のアレイ基板。
【請求項９】
前記データ配線上に位置する第３接合層を備えることを特徴とする請求項２に記載のアレイ基板。
【請求項１０】
前記ソース電極と前記ドレイン電極のそれぞれは、第１層と前記第１層上の第２層を備えることを特徴とする請求項１に記載のアレイ基板。
【請求項１１】
前記ソース電極及び前記ドレイン電極の前記第１層は、モリブデンまたはモリブデンーチタン合金からなり、前記ソース電極及び前記ドレイン電極の前記第２層は、銅または銅合金からなることを特徴とする請求項１０に記載のアレイ基板。
【請求項１２】
前記酸化物半導体層は、インジウムガリウム亜鉛酸化物、亜鉛スズ酸化物、亜鉛インジウム酸化物のうち、いずれかの１つからなることを特徴とする請求項１に記載のアレイ基板。
【請求項１３】
前記酸化物半導体層上に位置し、前記ドレイン電極を露出するドレインコンタクトホールを設けた保護層と、
前記保護層上に位置し、前記画素領域に対応し、前記ドレインコンタクトホールを介して前記ドレイン電極に接触する画素電極と
を備えることを特徴とする請求項１に記載のアレイ基板。
【請求項１４】
画素領域が定義された基板上にゲート配線を形成する段階と、
前記ゲート配線に接続され、前記基板上に位置するゲート電極を形成する段階と、
前記ゲート配線及び前記ゲート電極を覆うゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に、前記ゲート配線と交差して前記画素領域を定義するデータ配線を形成する段階と、
前記ゲート絶縁膜上に、前記ゲート電極に対応し、相互に離隔したソース電極及びドレイン電極を形成する段階と、
相互に対向した前記ソース電極と前記ドレイン電極の上部に、前記ソース電極及び前記ドレイン電極の一端にそれぞれ重なり、前記ソース電極及び前記ドレイン電極の離隔領域に形成されたアイランド状の酸化物半導体層を形成する段階とを有し、
前記ソース電極は前記データ配線に接続されることを特徴とするアレイ基板の製造方法。
【請求項１５】
前記酸化物半導体層と前記ソース電極及び前記ドレイン電極とのそれぞれの間に位置する第１接合層及び第２接合層を形成する段階を有し、
前記ソース電極及び前記ドレイン電極のそれぞれの上部層は、銅または銅合金からなることを特徴とする請求項１４に記載のアレイ基板の製造方法。
【請求項１６】
前記第１接合層及び前記第２接合層のそれぞれは、前記ソース電極及び前記ドレイン電極の上部層に対する窒素ガスプラズマ処理によって形成されることを特徴とする請求項１５に記載のアレイ基板の製造方法。
【請求項１７】
前記第１接合層は前記ソース電極の上部層の一部を覆い、前記第２接合層は前記ドレイン電極の上部層の一部を覆うことを特徴とする請求項１５に記載のアレイ基板の製造方法。
【請求項１８】
前記酸化物半導体層は、前記ソース電極と前記ドレイン電極のそれぞれの一部に対応することで、前記第１接合層及び前記第２接合層の上部層を完全に覆うことを特徴とする請求項１７に記載のアレイ基板の製造方法。
【請求項１９】
前記第１接合層は前記ソース電極の上部層の上部面を完全に覆い、前記第２接合層は前記ドレイン電極の上部層の上部面を完全に覆うことを特徴とする請求項１５に記載のアレイ基板の製造方法。
【請求項２０】
前記ドレイン電極を露出するドレインコンタクトホールを設けた保護層を、前記酸化物半導体層上に形成する段階と、
前記画素領域に対応し、前記ドレインコンタクトホールを介して前記ドレイン電極に接触する画素電極を、前記保護層上に形成する段階と
を有することを特徴とする請求項１４に記載のアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ基板に関するものであり、特にソース電極及びドレイン電極の上部に酸化物半導体層が位置して、チャネル長さが減少したアレイ基板及びマスク工程数を低減できるアレイ基板の製造方法に関するものである。
【背景技術】
【０００２】
近来、本格的な情報化時代に入るにつれて、大量の情報を処理及び表示するディスプレイ分野が急速に発展しており、最近は、特に、薄型化、軽量化、低消費電力化といった優れた性能を持つ平面型表示装置として、液晶装表示装置または有機電界発光素子が開発され、既存のブラウン管（ＣＲＴ）を代替している。
【０００３】
液晶表示装置の中では、画素（Ｐｉｘｅｌ）毎に電圧のオン・オフを制御できるスイッチング素子である薄膜トランジスタが備えられたアレイ基板を有するアクティブマトリックス型液晶表示装置が、優れた解像度及び動画の具現能力から最も注目されている。
【０００４】
また、有機電界発光素子は、高い輝度と低電圧駆動の特性を持ち、それ自体で発光する自発光型であるため、コントラスト比が大きく、超薄型ディスプレイの具現が可能であり、応答時間が数マイクロ秒μｓ程度で動画の具現が容易である。また、視野角に制限がなく、低温においても安定的に駆動し、直流５Ｖないし１５Ｖの低い電圧で駆動するため、駆動回路の製作及び設計が容易いことから、最近、平面型表示装置として注目を浴びている。
【０００５】
かかる液晶表示装置と有機電界発光素子において画素領域のそれぞれをオン・オフ制御するために、スイッチング素子である薄膜トランジスタを備えたアレイ基板が必ず備えられる。
【０００６】
図１は、液晶表示装置を構成する従来のアレイ基板において、薄膜トランジスタを含める１つの画素領域を切断した部分を示す断面図である。
【０００７】
図１に示すように、アレイ基板１１において複数のゲート配線（図示せず）と複数のデータ配線３３が交差して定義する複数の画素領域Ｐ内のスイッチング領域ＴｒＡには、ゲート電極１５が設けられる。また、ゲート電極１５の上部全面にゲート絶縁膜１８が設けられ、その上に、順次、純粋非晶質シリコンのアクティブ層２２と不純物非晶質シリコンのオーミックコンタクト層２６で構成された半導体層２８が設けられる。
【０００８】
また、オーミックコンタクト層２６の上には、ゲート電極１５に対応して相互に離隔したソース電極３６とドレイン電極３８が設けられる。スイッチング領域ＴｒＡに順次積層されたゲート電極１５とゲート絶縁膜１８と半導体層２８とソース電極３６及びドレイン電極３８は、薄膜トランジスタＴｒを構成する。
【０００９】
また、ソース電極３６及びドレイン電極３８と露出されたアクティブ層２２の上の全面に、ドレイン電極３８を露出するドレインコンタクトホール４５を設けた保護層４２が備えられ、保護層４２の上部には、画素領域Ｐ毎に独立し、ドレインコンタクトホール４５を介してドレイン電極３８に接触する画素電極５０が設けられる。データ配線３３の下部には、オーミックコンタクト層２６とアクティブ層２２を構成する同じ物質で、第１パターン２７と第２パターン２３との二層構造を持つ半導体パターン２９が形成される。
【００１０】
前述した構造を持つ従来のアレイ基板１１において、スイッチング領域ＴｒＡに備えられた薄膜トランジスタＴｒの半導体層２８を説明すると、純粋非晶質シリコンのアクティブ層２２はその上部に、相互に離隔したオーミックコンタクト層２６が備えられた部分の第１厚さｔ２とオーミックコンタクト層２６が取り去られて露出された部分の第２厚さｔ１が異なって形成されたことが分かる。かかるアクティブ層２２における厚さの違い（ｔ１≠ｔ２）は製造方法に基づいたものであり、アクティブ層２２における厚さの違い（ｔ１≠ｔ２）、更に正確にはその内部にチャネル層が備えられる、ソース電極とドレイン電極との間に露出された部分でその厚さが減少することによって薄膜トランジスタＴｒの特性が低下する。
【００１１】
そのため、近来、図２に示すようにオーミックコンタクト層が不要な、酸化物半導体物質を用いて、単層構造の酸化物半導体層７７を備えた薄膜トランジスタが開発された。
【００１２】
かかる酸化物半導体層７７はオーミックコンタクト層を備えなくてもいいので、従来の非晶質シリコンからなる半導体層を備えたアレイ基板と同じように、類似材質の不純物非晶質シリコンからなる相互に離隔したオーミックコンタクト層を備えるための乾式エッチングプロセスに晒される必要がないため、薄膜トランジスタＴｒの特性低下を防ぐことができる。
【００１３】
更に、酸化物半導体層は非晶質シリコンの半導体層に比べ、キャリアの移動度特性が数倍ないし十数倍大きいため、駆動用薄膜トランジスタとして駆動するのに一層有利なメリットを持つ。
【００１４】
しかし、かかる酸化物半導体層は、金属物質からなる金属層をパターニングするためのエッチング液に晒した場合、金属層とのエッチング選択比がないため、エッチングされて取り去られたり、または金属層のパターニングのためのエッチング液に晒されたりしてその内部の分子構造が損傷し、薄膜トランジスタＴｒの特性が低下し得る。
【００１５】
更に、そのように酸化物半導体層が金属液のエッチング液に晒された場合、薄膜トランジスタの駆動またはスイッチング信頼性の特性が低下し、特にＢＴＳ（Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔｒｅｓｓ）の検査時、時間が経つにつれて閾値電圧Ｖｔｈの変化率が相対的に大きく変化するため、表示領域内における特性散布が大きくなり、アレイ基板の表示品質にネガティブな影響を与える恐れがある。
【００１６】
従って、かかる問題を解決するために、ソース電極８１及びドレイン電極８３を設けるためのパターニングを行うとき、その下部に位置する酸化物半導体層７７がソース電極８１及びドレイン電極８３を構成する金属物質と反応するエッチング液に晒されないようにするため、酸化物半導体層７７の中央部に対応してその上部に無機絶縁物質からなるエッチングストッパー７９を備える。
【００１７】
しかし、前記のように酸化物半導体層７７とその上部にエッチングストッパー７９が備えられた薄膜トランジスタＴｒを有する従来のアレイ基板７１を製造する場合には、エッチングストッパー７９を備えるため、１回のマスク工程が追加されて全６回のマスク工程が行われる。
【００１８】
マスク工程は、フォトレジストの塗布、露光マスクを用いた露光、露光されたフォトレジストの現像、エッチング及びストリップの全５個の単位工程が行われ、その工程が複雑であり、かつ多くの薬液が用いられるため、マスク工程数が増加すれば増加するほど製造時間が長くなって、単位時間当たりの生産性が低下し、不良発生頻度が高くなり、その結果、製造費が上昇する。
【００１９】
従って、図２に示すように酸化物半導体層７７とエッチングストッパー７９を備えたアレイ基板７１の場合、マスク工程数を減らして製造費を低減することが要求されている。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明は前述した問題を解決するためのものであって、酸化物半導体層が金属物質をパターニングするためのエッチング液によって損傷を受けないようにして、信頼性及び散布特性を向上させると共に１回のマスク工程を減らし、工程を単純化することで製造費を低減できる酸化物半導体層を備えたアレイ基板及びその製造方法を提供することをその目的とする。
【課題を解決するための手段】
【００２１】
前記のような問題を解決するため、本発明は、画素領域が定義された基板と、前記基板上のゲート配線と、前記ゲート配線に接続し、前記基板上に位置するゲート電極と、前記ゲート配線及び前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、前記ゲート配線と交差して前記画素領域を定義するデータ配線と、前記ゲート絶縁膜上に、前記ゲート電極に対応して相互に離隔して設けられたソース電極及びドレイン電極と、相互に対向した前記ソース電極と前記ドレイン電極の上部に、前記ソース電極及び前記ドレイン電極の一端にそれぞれ重なり、前記ソース電極及び前記ドレイン電極の離隔領域に設けられたアイランド状の酸化物半導体層を備え、前記ソース電極は前記データ配線に接続することを特徴とするアレイ基板を提供する。
【００２２】
また、本発明は、画素領域が定義された基板上にゲート配線を形成する段階と、前記ゲート配線に接続し、前記基板上に位置するゲート電極を形成する段階と、前記ゲート配線及び前記ゲート電極を覆うゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に、前記ゲート配線と交差して前記画素領域を定義するデータ配線を形成する段階と、前記ゲート絶縁膜上に、前記ゲート電極に対応し、相互に離隔したソース電極及びドレイン電極を形成する段階と、相互に対向した前記ソース電極と前記ドレイン電極の上部に、前記ソース電極及び前記ドレイン電極の一端にそれぞれ重なり、前記ソース電極及び前記ドレイン電極の離隔領域に形成されたアイランド状の酸化物半導体層を形成する段階とを有し、前記ソース電極は前記データ配線に接続することを特徴とするアレイ基板の製造方法を提供する。
【発明の効果】
【００２３】
本発明によると、ソース電極及びドレイン電極の上部に酸化物半導体層が備えられることで、エッチングストッパーがなくてもソース電極及びドレイン電極を形成するためのエッチング液に晒されないため、エッチングストッパーを省略して１回のマスク工程を減らすことができ、製造工程の単純化及び製造費の低減化ができる効果がある。
【００２４】
更に、酸化物半導体層が金属のエッチング液に晒されないため、薄膜トランジスタの駆動及びスイッチング信頼性が向上すると共に、アレイ基板の表示領域全体における位置別特性散布が低減し、薄膜トランジスタの特性散布が大きくなることによる表示品質の低下を抑える効果がある。
【００２５】
また、エッチングストッパーを省略し、酸化物半導体層をソース電極とドレイン電極の上部に備えるため、酸化物半導体層の損傷を防ぐと共に、エッチングストッパーによるチャネル長さの増加問題を防ぐ効果がある。
【００２６】
なお、本発明に係るアレイ基板は、酸化物半導体層との接合性が他の金属物質より低い低抵抗金属物質の銅を電極及び配線として用いることができるよう、酸化物半導体層との接合性を向上させる効果がある。
【図面の簡単な説明】
【００２７】
【図１】液晶表示装置を構成する従来のアレイ基板において、薄膜トランジスタを含める１つの画素領域を切断した部分を示す断面図である。
【図２】従来の酸化物半導体層を有する薄膜トランジスタを備えたアレイ基板における１つの画素領域を示す断面図である。
【図３】本発明の第１実施例に係る酸化物半導体層を有する薄膜トランジスタを備えたアレイ基板における１つの画素領域を示す断面図である。
【図４Ａ】本発明の第１実施例に係る酸化物半導体層を有する薄膜トランジスタを備えたアレイ基板における１つの画素領域Ｐの製造段階別工程を示す断面図である。
【図４Ｂ】図４Ａに続く製造段階別工程を示す断面図である。
【図４Ｃ】図４Ｂに続く製造段階別工程を示す断面図である。
【図４Ｄ】図４Ｃに続く製造段階別工程を示す断面図である。
【図４Ｅ】図４Ｄに続く製造段階別工程を示す断面図である。
【図４Ｆ】図４Ｅに続く製造段階別工程を示す断面図である。
【図４Ｇ】図４Ｆに続く製造段階別工程を示す断面図である。
【図５Ａ】本発明の第２実施例に係る酸化物半導体層を有する薄膜トランジスタを備えたアレイ基板における１つの画素領域を示す断面図である。
【図５Ｂ】本発明の第３実施例に係る酸化物半導体層を有する薄膜トランジスタを備えたアレイ基板における１つの画素領域を示す断面図である。
【図６Ａ】本発明の第２実施例に係る酸化物半導体層を有する薄膜トランジスタを備えたアレイ基板における１つの画素領域の製造段階別工程を示す断面図である。
【図６Ｂ】図６Ａに続く製造段階別工程を示す断面図である。
【図６Ｃ】図６Ｂに続く製造段階別工程を示す断面図である。
【図６Ｄ】図６Ｃに続く製造段階別工程を示す断面図である。
【図６Ｅ】図６Ｄに続く製造段階別工程を示す断面図である。
【図６Ｆ】図６Ｅに続く製造段階別工程を示す断面図である。
【図６Ｇ】図６Ｆに続く製造段階別工程を示す断面図である。
【図６Ｈ】図６Ｇに続く製造段階別工程を示す断面図である。
【図６Ｉ】図６Hに続く製造段階別工程を示す断面図である。
【図７Ａ】本発明の第３実施例に係る酸化物半導体層を有する薄膜トランジスタを備えたアレイ基板における１つの画素領域の製造段階別工程を示す断面図である。
【図７Ｂ】図７Ａに続く製造段階別工程を示す断面図である。
【図７Ｃ】図７Ｂに続く製造段階別工程を示す断面図である。
【図７Ｄ】図７Ｃに続く製造段階別工程を示す断面図である。
【図７Ｅ】図７Ｄに続く製造段階別工程を示す断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明による望ましい実施例を、図面を参照して説明する。
【００２９】
図３は、本発明の第１実施例に係る酸化物半導体層を有する薄膜トランジスタを備えたアレイ基板における１つの画素領域を示す断面図である。説明の都合上、画素領域Ｐ内の薄膜トランジスタＴｒが備えられる領域をスイッチング領域ＴｒＡと定義する。
【００３０】
図３に示すように、透明ガラスまたはプラスチック材質からなる絶縁基板１０１上に低抵抗金属物質、例えばアルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）、銅（Ｃｕ）、銅合金、モリブデン（Ｍｏ）、モリチタン（ＭｏＴｉ）のうち、いずれかの１つからなる単層構造を持つか、または２つ以上の物質からなる二層構造を持ち、一方向に延長するゲート配線（図示せず）が形成され、各スイッチング領域にはゲート配線（図示せず）のうち、一部がそれ自体でゲート電極１０５を構成したり、またはゲート配線（図示せず）から分岐した形でゲート電極１０５が形成される。図３においては、ゲート配線（図示せず）及びゲート電極１０５が単層構造を持つことを一例として示す。
【００３１】
ゲート配線（図示せず）とゲート電極１０５が、特に前述した低抵抗金属物質のうち、銅（Ｃｕ）からなる場合、基板１０１との接合性を向上させるため、基板１０１に直接接触する下部層は、モリチタン（ＭｏＴｉ）またはモリブデン（Ｍｏ）からなり、その上部に銅（Ｃｕ）からなる上部層が形成されて、二層構造を持つことを特徴とする。
【００３２】
一方、ゲート配線（図示せず）とゲート電極１０５上の基板１０１の全面に絶縁物質、例えば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）からなるゲート絶縁膜１１０が形成される。
【００３３】
ゲート絶縁膜１１０は、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）のうち、いずれかの１つからなる単層構造を持っても良く、または酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮｘ）からなる二層以上の多層構造を持っても良い。一方、ゲート絶縁膜１１０が二層構造を持った場合、下部層は窒化シリコン（ＳｉＮｘ）から、上部層は酸化シリコン（ＳｉＯ２）からなるか、またはその逆の構成も可能である。また、酸化シリコン（ＳｉＯ２）からなる層と窒化シリコン（ＳｉＮｘ）からなる層を交互に積層した多層構造を持つこともできる。
【００３４】
次に、ゲート絶縁膜１１０上に低抵抗金属物質、例えばモリブデン（Ｍｏ）またはモリチタン（ＭｏＴｉ）からなる下部の第１層１３０ａと、その上部に銅（Ｃｕ）または銅合金からなる第２層１３０ｂとの二層構造を持ち、ゲート配線（図示せず）と交差して画素領域Ｐを定義するデータ配線１３０が形成される。
【００３５】
そして、各画素領域Ｐ内のスイッチング領域ＴｒＡには、データ配線１３０と同一物質からなる同一の積層構造を持ち、相互に離隔したソース電極１３３及びドレイン電極１３６が形成される。ソース電極１３３は、データ配線１３０から分岐して接続形成される。
【００３６】
このように、データ配線１３０とソース電極１３３及びドレイン電極１３６を、銅（Ｃｕ）または銅合金の第２層１３０ｂ、１３３ｂ、１３６ｂとモリブデン（Ｍｏ）またはモリチタン（ＭｏＴｉ）の第１層１３０ａ、１３３ａ、１３６ａとの二層構造を持つようにした理由は、まず、低抵抗金属物質のうち、銅（Ｃｕ）が最も安く、かつ貴金属の銀（Ａｇ）の次に電気伝導度が大きいためである。また、モリブデン（Ｍｏ）またはモリチタン（ＭｏＴｉ）を用いた理由は、銅（Ｃｕ）の絶縁物質との接合性が良くないため、接合性を向上させるためである。
【００３７】
銅（Ｃｕ）は、金属材質との接合性が比較的良い方であるが、ゲート絶縁層１１０を構成する酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）との接合性が良くない。そのため、絶縁物質との接合性に優れた金属物質であるモリブデン（Ｍｏ）またはモリチタン（ＭｏＴｉ）合金材質の第１層１３０ａ、１３３ａ、１３６ａをゲート絶縁層１１０に接触するようにした後、第１層１３０ａ、１３３ａ、１３６ａ上に銅（Ｃｕ）または銅合金材質の第２層１３０ｂ、１３３ｂ、１３６ｂを備えて、データ配線１３０とソース電極１３３及びドレイン電極１３６を形成したものである。
【００３８】
次に、各スイッチング領域ＴｒＡにおいて相互に対向したソース電極１３３及びドレイン電極１３６の両端の上部と、それら両電極１３３、１３６との間の離隔領域に露出されたゲート絶縁膜１１０上に、酸化物半導体物質、例えばＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺＴＯ（Ｚｉｎｃ  Ｔｉｎ  Ｏｘｉｄｅ）、ＺＩＯ（Ｚｉｎｃ  Ｉｎｄｉｕｍ  Ｏｘｉｄｅ）のうち、いずれかの１つでアイランド状の酸化物半導体層１４０が設けられる。
【００３９】
二層構造を持つデータ配線１３０とソース電極１３３及びドレイン電極１３６において、銅（Ｃｕ）または銅合金材質の第２層１３０ｂ，１３３ｂ，１３６ｂは、Ｎ２プラズマ処理によって表面が改質された接合層１９０が設けられ、酸化物半導体層１４０との接合性が向上することを特徴とする。
【００４０】
スイッチング領域ＴｒＡに順次積層されたゲート電極１０５と、ゲート絶縁膜１１０と、相互に離隔したソース電極１３３及びドレイン電極１３６と、アイランド状の酸化物半導体層１４０は、スイッチング素子であるスイッチング薄膜トランジスタＴｒを構成する。
【００４１】
一方、図面には示していないが、第１変形例として、ゲート配線（図示せず）が設けられた層に、ゲート配線（図示せず）と同一物質で、ゲート配線と並べて共通配線（図示せず）を更に設けることができる。
【００４２】
また、第２変形例として、ゲート配線（図示せず）またはデータ配線１３０が設けられた同層に、同一物質で、ゲート配線（図示せず）またはデータ配線１３０と並べて電源配線（図示せず）を更に設けることができ、各画素領域Ｐにはスイッチング領域ＴｒＡに備えられたスイッチング薄膜トランジスタＴｒと同じ積層構成を持ち、電源配線（図示せず）及びスイッチング領域ＴｒＡに備えられたスイッチング薄膜トランジスタＴｒの一電極に接続する駆動薄膜トランジスタ（図示せず）を更に備えることができる。このように電源配線（図示せず）と駆動薄膜トランジスタ（図示せず）を更に備えた場合、かかるアレイ基板は有機電界発光素子用アレイ基板を構成する。
【００４３】
次に、アイランド状の酸化物半導体層１４０と、その外側に露出されたソース電極１３３及びドレイン電極１３６と、データ配線１３０上の全面に無機絶縁物質、例えば酸化シリコン（ＳｉＯ２）若しくは窒化シリコン（ＳｉＮｘ）、または有機絶縁物質、例えばフォトアクリル若しくはベンゾシクロブテンからなる保護層１５０が備えられる。図面において、保護層１５０は単層として示されているが、前述した絶縁物質が二層以上の多層構造を持つこともできる。
【００４４】
そして、かかる構成を持つ保護層１５０には、ドレイン電極１３６の一端上面を露出するドレインコンタクトホール１５３が備えられる。
【００４５】
図面において、ドレインコンタクトホール１５３はスイッチング薄膜トランジスタＴｒのドレイン電極１３６を露出しているが、第２変形例のように駆動薄膜トランジスタ（図示せず）が備えられた場合、駆動薄膜トランジスタ（図示せず）のドレイン電極（図示せず）を露出する。
【００４６】
また、第１変形例のように共通配線（図示せず）がゲート配線（図示せず）と並んで設けられた場合、各画素領域Ｐには共通配線（図示せず）を露出する共通コンタクトホール（図示せず）を更に設けることもできる。
【００４７】
次に、ドレインコンタクトホール１５３を設けた保護層１５０上の各画素領域Ｐに、透明導電性酸化物、例えばインジウムスズ酸化物（ＩＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）からなり、ドレインコンタクトホール１５３を介してドレイン電極１３６に接触するプレート形状の画素電極１６０が設けられることで、本発明の実施例に係るアレイ基板１０１が構成される。
【００４８】
一方、図面には示していないが、第２変形例に係るアレイ基板の場合、保護層１５０上の各画素領域Ｐには、ドレインコンタクトホール１５３を介してドレイン電極１３６に接続する、プレート形状ではなく、バー形状の複数の画素電極（図示せず）が一定間隔で離隔して設けられ、保護層１５０上の各画素領域Ｐには、共通コンタクトホール（図示せず）を介して共通配線（図示せず）に接続する、バー形状の共通電極（図示せず）がバー形状の画素電極（図示せず）と並んで交互に設けられることを特徴とする。
【００４９】
また、第２変形例に係るアレイ基板（図示せず）は、画素電極１６０が駆動薄膜トランジスタ（図示せず）のドレイン電極（図示せず）に接触し、画素電極１６０上に有機発光層（図示せず）と対向電極（図示せず）が更に設けられて完成する。画素電極１６０と有機発光層（図示せず）と対向電極（図示せず）は、有機電界発光ダイオード（図示せず）を構成する。
【００５０】
図３に示すように、本発明に係るアレイ基板において、酸化物半導体層１４０はソース電極１３３とドレイン電極１３６の上部に位置する。そのため、エッチングストッパー（図２の７９）がなくてもソース電極１３３とドレイン電極１３６を形成する工程において酸化物半導体層１４０は損傷を受けない。
【００５１】
更に詳しく説明すると、本発明において、酸化物半導体層１４０はソース電極１３３とドレイン電極１３６の上部面に設けられるため、エッチングストッパー（図２の７９）を必要としない。従って、従来のアレイ基板の製造工程に比べ、アレイ基板の製造工程が早くなり、効率が向上する。また、酸化物半導体層１４０はオーミックコンタクト層（図１の２６）を必要としないため、均一厚さを持つ。
【００５２】
また、酸化物半導体層１４０は金属物質からなるソース電極１３３とドレイン電極１３６の上部面に設けられるため、本発明に係るアレイ基板は、接合層１９０を、ソース電極１３３及びドレイン電極１３６と酸化物半導体層１４０との間に設け、ソース電極１３３及びドレイン電極１３６と酸化物半導体層１４０との間の接合性を向上させる。
【００５３】
また、本発明に係るアレイ基板は、エッチングストッパー（図２の７９）が不要なため、チャネル長さを減少でき、薄膜トランジスタＴｒの特性を向上させることができる。即ち、図２に示すように、従来の酸化物半導体層を用いたアレイ基板の場合、酸化物半導体層（図２の７７）を保護するためにエッチングストッパー７９が必要である。しかし、エッチングストッパー７９により、酸化物半導体層（図２の７７）とソース電極８１及びドレイン電極８３との接触点同士の距離として定義されるチャネル長さが増加する。一方、図３に示すように、本発明に係るアレイ基板は、エッチングストッパーを設けないため、チャネル長さの増加を防止することができる。
【００５４】
また、本発明において、薄膜トランジスタＴｒの最上層に酸化物半導体層１４０が位置するため、酸化物半導体層１４０の損傷を防止し、その結果、薄膜トランジスタＴｒの特性が向上する。
【００５５】
以下、かかる構成を持つ本発明の第１実施例に係るアレイ基板の製造方法について説明する。
【００５６】
図４Ａないし図４Ｇは、本発明の第１実施例に係る酸化物半導体層を有する薄膜トランジスタを備えたアレイ基板における１つの画素領域Ｐの製造段階別工程を示す断面図である。説明の都合上、画素領域Ｐ内の薄膜トランジスタが設けられる領域をスイッチング領域ＴｒＡと定義する。
【００５７】
まず、図４Ａに示すように、透明絶縁基板１０１、例えばガラスまたはプラスチックからなる基板１０１上に、第１金属物質、例えば銅（Ｃｕ）、銅合金（ＣｕＮｄ）、アルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）、モリブデン（Ｍｏ）、モリチタン（ＭｏＴｉ）のうち、いずれかの１つまたは２つ以上を蒸着することで、単層または二層以上の多層構造を持つ第１金属層（図示せず）を形成する。
【００５８】
その後、第１金属層（図示せず）をフォトレジストの塗布、露光マスクを用いた露光、露光されたフォトレジストの現像及びエッチングなどの一連の単位工程を有するマスク工程を行い、パターニングすることで画素領域Ｐの境界に一方向に延長するゲート配線（図示せず）を形成すると共に、スイッチング領域ＴｒＡにゲート配線（図示せず）に接続したゲート電極１０５を形成する。
【００５９】
図面においては、ゲート配線（図示せず）とゲート電極１０５は全て単層構造を持つことを一例として示す。
【００６０】
一方、第１実施例の第１変形例の場合、基板１０１上にゲート配線（図示せず）及びゲート電極１０５を形成する段階において、ゲート配線（図示せず）と並べて離隔した共通配線（図示せず）を更に形成することもできる。
【００６１】
図４Ｂに示すように、ゲート配線（図示せず）とゲート電極１０５の上に無機絶縁物質、例えば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）を蒸着して全面にゲート絶縁膜１１０を形成する。酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮｘ）を交互に蒸着することで二層以上の多層構造を持つようにすることもできる。
【００６２】
図４Ｃに示すように、ゲート絶縁膜上にモリブデン（Ｍｏ）またはモリチタン（ＭｏＴｉ）を蒸着して第２金属層（図示せず）を形成し、連続して第２金属層（図示せず）上部に低抵抗金属物質である銅（Ｃｕ）または銅合金を蒸着して第３金属層（図示せず）を形成する。
【００６３】
その後、第３金属層及び第２金属層をマスク工程で同時一括して、または順次にパターニングすることで、ゲート絶縁膜１１０上にゲート配線（図示せず）と交差して画素領域Ｐを定義する、モリブデン（Ｍｏ）またはモリチタン（ＭｏＴｉ）からなる第１層と、銅（Ｃｕ）または銅合金からなる第２層１３０ｂとの二層構造を持つデータ配線１３０を形成すると共に、各スイッチング領域ＴｒＡにおいてはデータ配線１３０に接続し、第１層１３３ａ、１３６ａと第２層１３３ｂ、１３６ｂとの二層構造を持つ、相互に離隔したソース電極１３３及びドレイン電極１３６を形成する。
【００６４】
各画素領域Ｐに駆動薄膜トランジスタ（図示せず）が備えられた場合、本発明の第１実施例の第２変形例の場合、スイッチング領域ＴｒＡにソース電極１３３及びドレイン電極１３６を形成する段階において、前述した方法で駆動薄膜トランジスタ用の相互に離隔したソース電極及びドレイン電極を形成し、データ配線１３０と並べて離隔した電源配線（図示せず）を形成する。電源配線（図示せず）は、ゲート配線（図示せず）が形成された同層にゲート配線（図示せず）を形成すると同時に形成することもできる。
【００６５】
図４Ｄに示すように、二層構造のデータ配線１３０と相互に離隔したソース電極１３３及びドレイン電極１３６が設けられた基板１０１に対し、５秒ないし１５秒程度、Ｎ２プラズマ処理を行うことで、データ配線１３０とソース電極１３３及びドレイン電極１３６の第２層１３０ｂ、１３３ｂ、１３６ｂの表面を改質し、第２層１３０ｂ、１３３ｂ、１３６ｂの表面に接合層１９０、例えば銅窒化膜を形成することで、以降形成される酸化物半導体層（図４Ｅの１４０）との接合力が向上するようにする。
【００６６】
図４Ｅに示すように、接合層１９０が備えられたデータ配線１３０とソース電極１３３及びドレイン電極１３６の上部に、酸化物半導体物質、例えばＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺＴＯ（Ｚｉｎｃ  Ｔｉｎ  Ｏｘｉｄｅ）、ＺＩＯ（Ｚｉｎｃ  Ｉｎｄｉｕｍ  Ｏｘｉｄｅ）のうち、いずれかの１つを蒸着または塗布して基板１０１全面に酸化物半導体物質層（図示せず）を形成する。
【００６７】
酸化物半導体物質層（図示せず）は、各スイッチング領域ＴｒＡに備えられたソース電極１３３及びドレイン電極１３６の第２層１３３ｂ、１３６ｂの表面に形成された表面接合層１９０によって接合力が強化されることを特徴とする。
【００６８】
銅層と酸化物半導体層１４０との接合力を１とすると、Ｎ２プラズマ処理によって、銅層の表面に接合層１９０が形成された銅層と酸化物半導体層１４０との接合力は、最低１．３倍以上向上されることを実験的に知ることができる。
【００６９】
その後、酸化物半導体物質層（図示せず）に対してフォトレジストの塗布、露光、現像及びエッチングなどの単位工程を有するマスク工程を行い、パターニングすることで、各スイッチング領域ＴｒＡのゲート電極１０５に対応してアイランド状の酸化物半導体層１４０を形成する。
【００７０】
同様に、図面には示していないが、第１実施例の第２変形例の場合、駆動薄膜トランジスタ（図示せず）用の相互に対向したソース電極（図示せず）とドレイン電極（図示せず）の上面及びそれら両電極（図示せず）の間の離隔領域に対応して、アイランド状の駆動薄膜トランジスタ（図示せず）用の酸化物半導体層（図示せず）を形成する。
【００７１】
一方、酸化物半導体物質層（図示せず）をパターニングする過程において、シュウ酸（Ｃ２Ｈ２Ｏ４）を５重量パーセントないし２０重量パーセントを含むエッチング液で湿式エッチングを行うことができ、または特定の反応ガスを用いた乾式エッチングを行うこともできる。
【００７２】
スイッチング領域ＴｒＡに順次積層されたゲート電極１０５とデート絶縁膜１１０と相互に離隔したソース電極１３３及びドレイン電極１３６と酸化物半導体層１４０は、スイッチング薄膜トランジスタＴｒを構成する。
【００７３】
図面には示していないが、第１実施例の第２変形例の場合、各画素領域Ｐにはスイッチング薄膜トランジスタＴｒと同一の積層構造を持つ駆動薄膜トランジスタ（図示せず）が形成される。
【００７４】
図４Ｆに示すように、スイッチング薄膜トランジスタＴｒ上の基板全面に無機絶縁物質、例えば酸化シリコン（ＳｉＯ２）か窒化シリコン（ＳｉＮｘ）を蒸着したり、若しくは有機絶縁物質、例えばフォトアクリルかベンゾシクロブテンを塗布したりして単層構造の保護層１５０を形成する。または相互異なる無機絶縁物質を連続蒸着したり、若しくは相互異なる有機絶縁物質を連続塗布したりすることで、二層構造を持つ無機材質または有機材質の保護層１５０を形成することもできる。更に保護層１５０は無機絶縁物質を蒸着した後、有機絶縁物質を塗布することで、無機絶縁物質の第１層（図示せず）と有機絶縁物質からなる第２層（図示せず）との二層構造を持つように形成することもできる。
【００７５】
図面においては、保護層１５０は酸化シリコン（ＳｉＯ２）を蒸着して単層構造を持つことを一例として示す。
【００７６】
その後、保護層１５０をマスク工程でパターニングすることで、ドレイン電極１３６を露出するドレインコンタクトホール１５３を形成する。
【００７７】
第１実施例の第１変形例の場合、共通配線（図示せず）を露出する共通コンタクトホール（図示せず）を更に形成し、第２変形例の場合、ドレインコンタクトホール１５３は駆動薄膜トランジスタ（図示せず）のドレイン電極（図示せず）を露出するように形成されることを特徴とする。
【００７８】
図４Ｇに示すように、ドレインコンタクトホール１５３を備えた保護層１５０上に、透明導電性酸化物、例えばインジウムスズ酸化物（ＩＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）を全面蒸着して透明導電性物質層（図示せず）を形成し、それに対してマスク構成を行い、パターニングすることで各画素領域Ｐにドレインコンタクトホール１５３を介してドレイン１３６に接触するプレート形状の画素電極１６０を形成することで、本発明の第１実施例に係るアレイ基板１０１が完成する。
【００７９】
一方、第１実施例の第１変形例の場合、保護層１５０上に透明導電性物質を蒸着することもできる。またはモリブデン（Ｍｏ）かモリチタン（ＭｏＴｉ）を蒸着して導電性物質層（図示せず）を形成し、マスク工程を行ってパターニングすることで各画素領域Ｐに、ドレインコンタクトホール１５３を介してドレイン電極１３６に接触する、バー形状の複数の画素電極（図示せず）を形成すると共に、共通コンタクトホール（図示せず）を介して共通配線（図示せず）に接触する、バー形状の複数の共通電極（図示せず）を画素電極（図示せず）と交互に形成することで完成することができる。
【００８０】
第１実施例の第２変形例の場合は、画素領域Ｐ毎にプレート形状の画素電極１６０を形成した後、各画素電極１６０上に有機発光層（図示せず）を形成し、有機発光層（図示せず）の上部に対向電極（図示せず）を更に設けることで、有機伝滝発光素子用アレイ基板を完成することができる。
【００８１】
前述した構成を持つ本発明の第１実施例に係るアレイ基板１０１の場合、ソース電極１３３及び画素電極１３６を形成した後、その上部に酸化物半導体を形成することで、酸化物半導体層１４０は、ソース電極１３３及びドレイン電極１３６をパターニングするためのエッチング液に全く晒されないため、酸化物半導体層１４０が金属物質のエッチング液に晒されて内部損傷を受け、薄膜トランジスタＴｒの特性が低下する問題を根本的に防止することができる。
【００８２】
そして、酸化物半導体層を覆うエッチングストッパーが不要な構成であるため、エッチングストッパーを形成するための１回のマスク工程を省略でき、エッチングストッパーを必要とする従来のアレイ基板に比べ、製造工程を単純化すると共に製造費を節減できる効果がある。
【００８３】
更に、配線と電極、特にデータ配線１３０とソース電極１３３及びドレイン電極１３６を、接合性は良くないが、導電性に非常に優れて大面積の表示装置から発生する信号遅れなどの現象を低減できる銅（Ｃｕ）または銅合金を用いながらも、酸化物半導体層１４０との接合性を向上させて、酸化物半導体層１４０が剥離せず、大面積化による信号遅れを防止する効果がある。
【００８４】
図５Ａ及び図５Ｂは、本発明の第２実施例及び第３実施例に係る酸化物半導体層を有する薄膜トランジスタを備えたアレイ基板における１つの画素領域Ｐを示す断面図である。本発明の第２実施例及び第３実施例は、第１実施例に比べてソース電極、ドレイン電極及びデータ配線の積層構成のみを異にしたものであり、その他の構成要素は同一であるため、異なる構成要素を中心に説明する。また、本発明の第２実施例及び第３実施例の第１変形例及び第２変形例は、第１実施例の変形例と同一構成であるため、第１変形例及び第２変形例はその説明を省略する。
【００８５】
まず、図５Ａを参照すると、本発明の第２実施例に係るアレイ基板２０１が第１実施例に係るアレイ基板（図３の１０１）と異なる部分は、ソース電極２３３及びドレイン電極２３６の積層構造である。
【００８６】
即ち、第１実施例に係るアレイ基板（図３の１０１）の場合、ソース電極及びドレイン電極（図３の１３３、１３６）は、モリブデン（Ｍｏ）またはモリチタン（ＭｏＴｉ）からなる第１層（図３の１３３ａ、１３６ａ）と、銅（Ｃｕ）または銅合金からなる第２層（図３の１３３ｂ、１３６ｂ）との二層構造を持ち、第２層（図３の１３３ｂ、１３６ｂ）に、Ｎ２プラズマ工程でその面が改質され、接合層（図３の１９０）が形成されることを特徴とする。しかし、第２実施例に係るアレイ基板２０１の場合、モリブデン（Ｍｏ）またはモリチタン（ＭｏＴｉ）からなる第１層２３３ａ、２３６ａと、銅（Ｃｕ）または銅合金からなる第２層２３３ｂ、２３６ｂとで構成される部分と共に、第２層２３３ｂ、２３６ｂの上部に部分的に、更に正確には酸化物半導体層２４０が設けられ、それと重なる部分に対応しては、透明導電性酸化物のインジウムスズ酸化物（ＩＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）からなる接合改善層２３４、２３７が更に備えられることを特徴とする。
【００８７】
本発明の第３実施例の場合、図５Ｂを参照すると、第１実施例に開示したように第１層２３０ａ、２３３ａ、２３６ａと第２層２３０ｂ、２３３ｂ、２３６ｂとの二層構造のデータ配線２３０とソース電極２３３及びドレイン電極２３６のそれぞれの上部に、透明導電性酸化物のインジウムスズ酸化物（ＩＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）からなる第３層２３０ｃ、２３３ｃ、２３６ｃが形成され、実質的にデータ配線２３０とソース電極２３３及びドレイン電極２３６は三層構造を持つことを特徴とする。
【００８８】
このように、第２実施例及び第３実施例に係るアレイ基板２０１のようにソース電極２３３及びドレイン電極２３６において、透明導電性酸化物からなる接合改善層（図５Ａの２３４、２３７）を部分的に設けたり、または透明導電性酸化物の第３層（図５Ｂの２３３ｃ、２３６ｃ）を設けた理由は、酸化物半導体層２４０と銅（Ｃｕ）材質からなるソース電極２３３及びドレイン電極２３６の第２層２３３ｂ、２３６ｂとの接合力を向上させるためである。
【００８９】
銅（Ｃｕ）からなる第２層２３３ｂ、２３６ｂと酸化物半導体層２４０との接合力より、酸化物半導体層２４０を構成する酸化物半導体物質のような酸化物系列のインジウムスズ酸化物（ＩＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）と酸化物半導体層２４０との接合力が１．３倍以上さらに大きいためである。
【００９０】
そして、かかる構成を持つ本発明の第２実施例及び第３実施例の場合、酸化物半導体層２４０に接触する部分に対しては、銅（Ｃｕ）または銅合金材質の第２層２３３ｂ、２３６ｂの上部に接合改善層（図５Ａの２３４、２３７）または第３層（図５Ｂの２３３ｃ、２３６ｃ）が設けられ、表面改質のための別のＮ２プラズマ工程を省略することができることを特徴とする。
【００９１】
このような第２実施例及び第３実施例の場合、その製造方法において酸化物半導体層２４０をパターニングするときのエッチング方法に基づいた違い、即ち、湿式エッチングか乾式エッチングかによる違いであるため、これは製造方法を通じて説明する。
【００９２】
その他の構成は、前述した第１実施例と同一であるため、説明を省略する。
【００９３】
続いて、前述した第２実施例に係るアレイ基板の製造方法について説明する。第３実施例の場合、酸化物半導体層のパターニングを除いてはすべての部分が第２実施例と同一であるため、酸化物半導体層のパターニング段階において異なる部分だけを説明する。
【００９４】
図６Ａないし図６Ｉは、本発明の第２実施例に係る酸化物半導体層を有する薄膜トランジスタを備えたアレイ基板における１つの画素領域Ｐの製造段階別工程を示す断面図であり、図７Ａないし図７Ｅは、本発明の第３実施例に係る酸化物半導体層を有する薄膜トランジスタを備えたアレイ基板における１つの画素領域Ｐの製造段階別工程を示す断面図でる。説明の便宜上、画素領域Ｐ内の薄膜トランジスタが設けられる領域をスイッチング領域ＴｒＡと定義する。
【００９５】
まず、図６Ａに示すように、透明絶縁基板、例えばガラスまたはプラスチックからなる基板２０１上に、第１金属物質、例えば銅（Ｃｕ）、銅合金（ＣｕＮｄ）、アルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）、モリブデン（Ｍｏ）及びモリチタン（ＭｏＴｉ）のうち、いずれかの１つまたは２つ以上を蒸着することで、単層または二層以上の多層構造を持つ第１金属層（図示せず）を形成する。
【００９６】
その後、第１金属層（図示せず）を、フォトレジストの塗布、露光マスクを用いた露光、露光されたフォトレジストの現像及びエッチングなどの一連の単位工程を有するマスク工程を行いパターニングすることで、画素領域Ｐの境界に一方向に延長するゲート配線（図示せず）を形成すると共に、スイッチング領域ＴｒＡにゲート配線（図示せず）に接続されたゲート電極２０５を形成する。
【００９７】
図面においては、ゲート配線（図示せず）とゲート電極２０５は全て単層構造を持つことを一例として示す。
【００９８】
次に、図６Ｂに示すように、ゲート配線（図示せず）とゲート電極２０５の上に無機絶縁物質、例えば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）を蒸着して全面にゲート絶縁膜２１０を形成する。酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮｘ）を交互に蒸着することで二層以上の多層構造を持つようにすることもできる。
【００９９】
次に、図６Ｃに示すように、ゲート絶縁膜上にモリブデン（Ｍｏ）またはモリチタン（ＭｏＴｉ）を蒸着して第２金属層（図示せず）を形成し、連続して第２金属層（図示せず）上部に低抵抗金属物質である銅（Ｃｕ）または銅合金を蒸着して第３金属層（図示せず）を形成し、第３金属層（図示せず）上部に透明導電性酸化物のインジウムスズ酸化物（ＩＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）を蒸着して透明導電性物質層（図示せず）を形成する。
【０１００】
その後、透明導電性物質層（図示せず）とその下部に位置する第３金属層及び第２金属層（図示せず）を一括して、または順次エッチングしてパターニングすることで、ゲート絶縁膜２１０上にゲート配線（図示せず）と交差して画素領域Ｐを定義する三層構造のデータ配線２３０を形成すると共に、各スイッチング領域ＴｒＡにおいては、データ配線（図示せず）に接続され三層構造を持つソース電極２３３と、これと離隔したドレイン電極２３６を形成する。このとき、データ配線２３０とソース電極２３３及びドレイン電極２３６の各第１層２３０ａ、２３３ａ、２３６ａはモリブデン（Ｍｏ）またはモリチタン（ＭｏＴｉ）からなり、第２層２３０ｂ、２３３ｂ、２３６ｂは銅（Ｃｕ）または銅合金からなり、第３層２３０ｃ、２３３ｃ、２３６ｃはインジウムスズ酸化物（ＩＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）からなる。
【０１０１】
次に、図６Ｄに示すように、三層構造を持つデータ配線２３０とソース電極２３３及びドレイン電極２３６の上部に、酸化物半導体物質、例えばＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＺＴＯ（Ｚｉｎｃ  Ｔｉｎ  Ｏｘｉｄｅ）、ＺＩＯ（Ｚｉｎｃ  Ｉｎｄｉｕｍ  Ｏｘｉｄｅ）のうち、いずれかの１つを蒸着または塗布して基板２０１全面に酸化物半導体物質層２３９を形成する。
【０１０２】
その後、酸化物半導体物質層２３９の上にフォトレジストを塗布してフォトレジスト層（図示せず）を形成し、それに対して露光及び現像を行うことで、後にアイランド状の酸化物半導体層（図６Ｅの２４０）が形成されるべき部分に対応してフォトレジストパターン２９１を形成する。
【０１０３】
次に、図６Ｅと図６Ｆに示すように、フォトレジストパターン２９１をエッチングマスクとして、シュウ酸（Ｃ２Ｈ２Ｏ４）を含むエッチング液に酸化物半導体物質層（図６Ｄの２３９）を露出することで、フォトレジストパターン２９１の外側に露出された酸化物半導体物質層（図６Ｄの２３９）を除去することにより、各スイッチング領域ＴｒＡにアイランド状の酸化物半導体層２４０を形成する。
【０１０４】
このとき、シュウ酸（Ｃ２Ｈ２Ｏ４）を含むエッチング液は、酸化物半導体物質層（図６Ｄの２３９）のみならず、酸化物系列のインジウムスズ酸化物（ＩＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）からなるデータ配線２３０とソース電極２３３及びドレイン電極２３６の第３層２３０ｃ、２３３ｃ、２３６ｃとも反応してエッチングさせる。その結果、アイランド状の酸化物半導体層２４０の外側に露出されたソース電極２３３及びドレイン電極２３６の第３層２３３ｃ、２３６ｃの一部分と、データ配線２３０の第３層２３０ｃの全体が除去されることにより、最終的に、データ配線２３０は第１層２３０ａと第２層２３０ｂとの二層構造になり、ソース電極２３３及びドレイン電極２３６は酸化物半導体層２４０と重なる部分を除き、第１層２３３ａ、２３６ａと第２層２３３ｂ、２３６ｂとの二層構造になり、酸化物半導体層２４０と重なる部分に対してのみ、それぞれ透明導電性パターン２３４、２３７が備えられ、三層構造になる。
【０１０５】
一方、本発明の第３実施例に係るアレイ基板の場合、第３フォトレジストパターンを形成する段階までは前述した第２実施例と同じ方法で行われ、図７Ａないし図７Ｆに示すように、酸化物半導体物質層２３９の上にフォトレジストパターン２９１が形成された状態でシュウ酸（Ｃ２Ｈ２Ｏ４）を含むエッチング液に露出させるのではなく、酸化物半導体物質にのみ反応する特定反応ガスを用いた乾式エッチングを行うことを特徴とする。
【０１０６】
かかる工程を通じてフォトレジストパターン２９１の外側に露出された酸化物半導体物質層２３９にのみ反応し、酸化物半導体物質層２３９のみを除去することで、各スイッチング領域ＴｒＡにはアイランド状の酸化物半導体層２４０が形成される。従って、データ配線２３０とソース電極２３３及びドレイン電極２３６は相変わらず三層構造を維持する。
【０１０７】
その後の工程は第２実施例と同様に行われるため、第２実施例に係る製造方法について説明する。
【０１０８】
図６Ｇに示すように、アイランド状の酸化物半導体層２４０が設けられた基板２０１に残っているフォトレジストパターン（図６Ｆの２９１）を、ストリップまたはアッシングを行って除去することで、酸化物半導体層２４０を露出させる。
【０１０９】
このとき、スイッチング領域ＴｒＡに順次積層されたゲート電極２０５と、ゲート絶縁膜２１０と、相互に離隔したソース電極２３３及びドレイン電極２３６と酸化物半導体層２４０は、スイッチング薄膜トランジスタＴｒを構成する。
【０１１０】
次に、図６Ｈに示すように、スイッチング薄膜トランジスタＴｒ上の基板２０１全面に無機絶縁物質、例えば酸化シリコン（ＳｉＯ２）か窒化シリコン（ＳｉＮｘ）を蒸着したり、若しくは有機絶縁物質、例えばフォトアクリルかベンゾシクロブテンを塗布して、単層構造の保護層２５０を形成する。または互いに異なる無機絶縁物質は連続蒸着したり、若しくは互いに異なる有機絶縁物質を連続塗布したりすることで、二層構造を持つ無機材質または有機材質の保護層（図示せず）を形成することもできる。さらに、保護層２５０は、無機絶縁物質を蒸着した後、有機絶縁物質を塗布することで無機絶縁物質の第１層と有機絶縁物質からなる第２層との二層構造を持つように形成することもできる。
【０１１１】
図面において、保護層２５０は、酸化シリコン（ＳｉＯ２）を蒸着して単層構造を持つことを一例として示す。
【０１１２】
その後、保護層２５０をマスク工程でパターニングすることで、ドレイン電極２３６を露出するドレインコンタクトホール２５３を形成する。
【０１１３】
次に、図６Ｉに示すように、ドレインコンタクトホール２５３を設けた保護層２５０上に透明導電性物質、例えばインジウムスズ酸化物（ＩＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）を全面蒸着して透明導電性物質層（図示せず）を形成し、それに対してマスク工程でパターニングし、各画素領域Ｐにドレインコンタクトホール２５３を介してドレイン電極２３６に接触するプレート形状の画素電極２６０を形成することで、本発明の第２実施例及び第３実施例に係るアレイ基板２０１が完成する。
【符号の説明】
【０１１４】
１０１  （アレイ）基板、１０５  ゲート電極、１１０  ゲート絶縁膜、１３０  データ配線、１３０ａ、１３０ｂ  （データ配線の）第１層及び第２層、１３３  ソース電極、１３３ａ、１３３ｂ  （ソース電極の）第１層及び第２層、１３６  ドレイン電極、１３６ａ、１３６ｂ  （ドレイン電極の）第１層及び第２層、１４０  酸化物半導体層、１５０  保護層、１５３  ドレインコンタクトホール、１６０  画素電極、１９０  接合層、Ｐ  画素領域、Ｔｒ  （スイッチング）薄膜トランジスタ、ＴｒＡ  スイッチング領域
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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