(57)【要約】【課題】半導体基板の裏面側に設けられる高濃度半導体層の格子欠陥を低減する。【解決手段】一つの実施形態によれば、半導体装置は、半導体基板、半導体ベース層、ゲート電極、半導体ドレイン層、及びドレイン電極が設けられる。半導体基板は、第１導電型を有する。半導体ベース層は、第２導電型を有し、半導体基板表面に選択的に複数設けられる。ゲート電極は、隣り合う半導体ベース層を跨ぐように、半導体基板上でゲート絶縁膜を介して設けられる。半導体ドレイン層は、第１導電型を有し、半導体基板の裏面に設けられ、半導体基板よりも厚さが薄く、半導体基板と接する面側の不純物濃度よりも半導体基板と相対向する面側の不純物濃度が３桁以上高く、低格子欠陥層である。ドレイン電極は、半導体ドレイン層に接続される。【選択図】  図１
2013069747.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板表面に選択的に複数設けられる第２導電型の半導体ベース層と、
隣り合う前記半導体ベース層を跨ぐように、前記半導体基板上でゲート絶縁膜を介して設けられるゲート電極と、
前記半導体基板の裏面に設けられ、前記半導体基板よりも厚さが薄く、前記半導体基板と接する面側の不純物濃度よりも前記半導体基板と相対向する面側の不純物濃度が３桁以上高く、低格子欠陥層である第１導電型の半導体ドレイン層と、
前記半導体ドレイン層に接続されるドレイン電極と、
を具備することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板上に設けられ、断面が短冊状の第１導電型の第１の半導体ピラー層と第２導電型の第２の半導体ピラー層が前記半導体基板表面に沿って横方向に交互に形成されるピラー層と、
前記第２の半導体ピラー層表面及び前記第１の半導体ピラー層の端部表面に選択的に複数設けられる第２導電型の半導体ベース層と、
隣り合う前記半導体ベース層を跨ぐように、前記第１の半導体ピラー層上でゲート絶縁膜を介して設けられるゲート電極と、
前記半導体基板の裏面に設けられ、前記半導体基板及び前記ピラー層よりも厚さが薄く、前記半導体基板と接する面側の不純物濃度よりも前記半導体基板と相対向する面側の不純物濃度が３桁以上高く、低格子欠陥層である第１導電型の半導体ドレイン層と、
前記半導体ドレイン層に接続されるドレイン電極と、
を具備することを特徴とする半導体装置。
【請求項３】
前記第１の半導体ドレイン層は燐及び砒素から構成され、燐の不純物濃度は砒素の不純物濃度よりも高く、且つ燐の拡散層が砒素の拡散層よりも深いことを特徴とする請求項１又は２の半導体装置。
【請求項４】
裏面に第１導電型の不純物がドープされた第１の絶縁膜が設けられる第１導電型の半導体基板ウェハと第１の支持ウェハを前記第１の絶縁膜を介してウェハ接着する工程と、
ウェハ接着後、前記半導体基板ウェハの表面側を所定の厚さだけ研磨して前記半導体基板ウェハの厚さを薄くする工程と、
研磨後、前記半導体基板ウェハ表面に素子領域を形成し、素子形成工程中の熱処理で前記第１の絶縁膜から前記半導体基板ウェハ及び前記第１の支持ウェハに前記第１導電型の不純物を拡散して前記半導体基板ウェハの裏面に第１導電型の第１の半導体層を形成する工程と、
前記第１の絶縁膜をエッチング除去して前記半導体基板ウェハと前記第１の支持ウェハを分離する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の支持ウェハには、貫通孔が複数設けられる請求項４に記載の半導体装置の製造方法。
【請求項６】
表面に第１導電型の不純物がドープされた第１の絶縁膜が設けられる第１の支持ウェハと第１導電型の半導体基板ウェハを前記第１の絶縁膜を介してウェハ接着する工程と、
ウェハ接着後、前記半導体基板ウェハのウェハ接着されていない表面側を所定の厚さだけ研磨して前記半導体基板ウェハの厚さを薄くする工程と、
研磨後、前記半導体基板ウェハ表面に素子領域を形成し、素子形成工程中の熱処理で前記第１の絶縁膜から前記半導体基板ウェハ及び前記第１の支持ウェハに前記第１導電型の不純物を拡散して前記半導体基板ウェハの裏面に第１導電型の第１の半導体層を形成する工程と、
前記第１の絶縁膜をエッチング除去して前記半導体基板ウェハと前記第１の支持ウェハを分離する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
表面に第２導電型の不純物がドープされた第２の絶縁膜が設けられる第２の支持ウェハと前記第１の半導体層が形成される前記半導体基板ウェハを前記第２の絶縁膜と前記第１の半導体層が接するようにウェハ接着する工程と、
ウェハ接着後、熱処理により前記第２の絶縁膜から前記第１の半導体層及び前記第２の支持ウェハに前記第２導電型の不純物を拡散して前記第１の半導体層に第２導電型の第２の半導体層を形成する工程と、
前記第２の絶縁膜をエッチング除去して前記半導体基板ウェハと前記第２の支持ウェハを分離する工程と、
を更に具備することを特徴とする請求項４乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜への第１導電型の不純物ドープは、端部を除いた領域に行われることを特徴とする請求項４乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の絶縁膜には燐及び砒素がドーピングされ、前記第１の半導体層は燐及び砒素が拡散されて形成されたものであり、燐の不純物濃度は砒素の不純物濃度よりも高く、且つ燐の拡散層は砒素の拡散層よりも深いことを特徴とする請求項４乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１の半導体層は、イオン注入及び高温熱処理を用いて形成された半導体層よりも格子欠陥が少ないことを特徴とする請求項４乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳトランジスタやＩＧＢＴ（insulated gate bipolar transistor）では、耐圧を確保するための拡散層形成が必要である。拡散層の形成では、通常の厚さを有するシリコンウェハに不純物拡散する第１の方法、高濃度シリコン基板に低濃度エピタキシャル層を形成して裏面の高濃度シリコン基板を所定の厚さ分だけエッチングする第２の方法などが適用される。
【０００３】
第１の方法では、長時間の拡散が必要となる問題点がある。また、所定の耐圧を確保するために拡散層をエッチングすると表面濃度が低下するという問題点が発生する。第２の方法では、低濃度エピタキシャル層のばらつきが発生して膜厚を高精度化できないという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−８５０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体基板の裏面側に設けられる高濃度半導体層の格子欠陥を低減することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体装置は、半導体基板、半導体ベース層、ゲート電極、半導体ドレイン層、及びドレイン電極が設けられる。半導体基板は、第１導電型を有する。半導体ベース層は、第２導電型を有し、半導体基板表面に選択的に複数設けられる。ゲート電極は、隣り合う半導体ベース層を跨ぐように、半導体基板上でゲート絶縁膜を介して設けられる。半導体ドレイン層は、第１導電型を有し、半導体基板の裏面に設けられ、半導体基板よりも厚さが薄く、半導体基板と接する面側の不純物濃度よりも半導体基板と相対向する面側の不純物濃度が３桁以上高く、低格子欠陥層である。ドレイン電極は、半導体ドレイン層に接続される。
【０００７】
他の実施形態によれば、半導体装置の製造方法は、第１乃至４の工程を有する。第１の工程では、裏面に第１導電型の不純物がドープされた第１の絶縁膜が設けられる第１導電型の半導体基板ウェハと第１の支持ウェハを前記第１の絶縁膜を介してウェハ接着する。第２の工程では、ウェハ接着後、半導体基板ウェハの表面側を所定の厚さだけ研磨して半導体基板ウェハの厚さを薄くする。第３の工程では、研磨後、半導体基板ウェハ表面に素子領域を形成し、素子形成工程中の熱処理で第１の絶縁膜から半導体基板ウェハ及び第１の支持ウェハに第１導電型の不純物を拡散して半導体基板ウェハの裏面に第１導電型の第１の半導体層を形成する。第４の工程では、第１の絶縁膜をエッチング除去して半導体基板ウェハと第１の支持ウェハを分離する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を示す概略断面図である。
【図２】図１のＡ−Ａ線に沿うＮ＋ドレイン層の不純物プロファイルを示す図である。
【図３】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】第１の変形例の半導体装置の製造工程を示す断面図である。
【図９】第１の変形例の半導体装置の製造工程を示す断面図である。
【図１０】第２の変形例の半導体装置の製造工程を示す断面図である。
【図１１】第２の変形例の半導体装置の製造工程を示す断面図である。
【図１２】第２の実施形態に係る半導体装置を示す概略断面図である。
【図１３】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１４】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１５】第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１６】第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１７】拡散深さと距離Ｌ１だけ内部での不純物濃度の関係を示す図である。
【図１８】ドレイン層の表面濃度を示す図である。
【発明を実施するための形態】
【０００９】
以下本発明の実施形態について図面を参照しながら説明する。
【００１０】
（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図１は半導体装置を示す概略断面図である。図２は図１のＡ−Ａ線に沿うＮ＋ドレイン層の不純物プロファイルを示す図である。本実施形態では、ＰＳＧ膜を介して基板ウェハと支持ウェハをウェハ接着して基板ウェハ表面を研磨後、素子形成工程中に基板ウェハの裏面側にＮ＋ドレイン層を形成している。
【００１１】
図１に示すように、半導体装置９０には、Ｎ−基板１、Ｎ＋ドレイン層２、Ｐベース層４、Ｐ＋コンタクト層５、Ｎ＋ソース層６、ゲート絶縁膜７、ゲート電極８、絶縁膜９、ソース電極１０、及びドレイン電極１１が設けられる。半導体装置９０は、例えば、６００Ｖ系プレーナ型パワーＭＯＳＦＥＴであり、電力用半導体素子として使用される。
【００１２】
シリコン基板からなるＮ−基板１は、膜厚Ｔ１を有し、Ｎ−ドリフト層として機能する。Ｎ−基板１の表面には、Ｐベース層４が設けられる。Ｐベース層４の表面には、Ｐ＋コンタクト層５及びＮ＋ソース層６が設けられる。Ｐベース層４とＰベース層４の間のＮ−基板１上には、ゲート絶縁膜７を介してＰベース層４及びＮ＋ソース層６とオーバーラップするように、ゲート電極８が設けられる。積層されるゲート絶縁膜７及びゲート電極８の側面及び上面には絶縁膜９が設けられる。Ｐ＋コンタクト層５及びＮ＋ソース層６上の絶縁膜９は、エッチングされ開口部が設けられる。Ｐ＋コンタクト層５、Ｎ＋ソース層６、及び絶縁膜９上には、Ｐ＋コンタクト層５及びＮ＋ソース層６に接続されるソース電極１０が設けられる。
【００１３】
Ｎ＋ドレイン層２は、Ｎ−基板１の裏面側に設けられ、膜厚Ｔ２を有する。Ｎ−基板１と相対向するＮ＋ドレイン層２の裏面側には、ドレイン電極１１が設けられる。ここで、例えば、膜厚Ｔ１は４５μｍ、膜厚Ｔ２は５μｍに設定される。Ｎ−基板１は、不純物濃度が５×１０１４／ｃｍ３である。
【００１４】
図２に示すように、Ｎ＋ドレイン層２は、Ｎ−基板１側の濃度が低く、ドレイン電極１１側になるほど濃度が高い。具体的には、Ｎ＋ドレイン層２は、ドレイン電極１１側の表面濃度（１×１０１９／ｃｍ３）がＮ−基板１側の濃度（５×１０１４／ｃｍ３）よりも３桁以上高い不純物濃度を有し、急峻なプロファイルとなっている。Ｎ＋ドレイン層２は、半導体装置９０の素子形成工程での高温熱処理により、ＰＳＧ（P-containing silicate glass）膜から拡散で形成された層である。
【００１５】
例えば、イオン注入＋高温熱処理で形成されたＮ＋ドレイン層２には、空孔型格子欠陥が数多く存在し、空孔クラスターの複合体等が形成される。空孔型格子欠陥は、例えば陽電子消滅分光法（positron annihilation spectroscopy）を用いて原子数比で１０−７〜１０−６程度以上の濃度の欠陥の存在を高感度に検出することができる。空孔型格子欠陥は、リーク電流や耐圧低下の原因となる。また、イオン注入＋高温熱処理で形成されたＮ＋ドレイン層は、不純物濃度が不均一になるという問題点がある。不純物濃度の不均一の検出には、例えばＳＩＭＳ（secondary ion-microprobe spectrometer）法等が用いられる。
【００１６】
一方、本実施形態のＰＳＧ膜から拡散で形成されたＮ＋ドレイン層２は、空孔型格子欠陥などが大幅に低減された低格子欠陥層であり、不純物濃度が均一に形成される。このため、ＰＳＧ膜から拡散で形成されたＮ＋ドレイン層２を有する半導体装置９０では、耐圧を確保でき、且つリーク電流を低減することができる。
【００１７】
また、Ｎ−型シリコンウェハに高濃度不純物拡散を長時間実施して拡散深さの深いＮ＋層を形成し、薄化したＮ−層／Ｎ＋層基板ウェハを用いた半導体装置と比較すると、ＰＳＧ膜から拡散で形成された本実施形態のＮ＋ドレイン層２は表面濃度（ドレイン電極側）を高不純物濃度にすることができ、且つ急峻なプロファイルにすることができる。
【００１８】
この点について図１７及び図１８を参照して更に説明する。図１７は拡散深さと距離Ｌ１だけ内部での不純物濃度の関係を示す図である。図１８はドレイン層の表面濃度を示す図である。
【００１９】
図１７に示すように、Ｎ−型シリコンウェハに高濃度不純物拡散を長時間実施して拡散深さの深いＮ＋層を形成し、Ｎ＋層のプロファイル先端部から距離Ｌ１だけ内側での不純物濃度を比較すると、拡散深さの深いプロファイル（ｃ）での不純物濃度Ｃ３、プロファイル（ｃ）よりも浅い不純物プロファイル（ｂ）での不純物濃度Ｃ２、プロファイル（ｂ）よりも浅い不純物プロファイル（ａ）での不純物濃度Ｃ１の関係は、
C1＞C2＞C3・・・・・・・・・・・・・・・・・・式（１）
で表される。
【００２０】
また、本実施形態のＮ＋ドレイン層２、薄化したＮ−層／Ｎ＋層基板ウェハを用いたＮ＋ドレイン層の表面濃度を比較すると、図１８に示すように、薄化したＮ−層／Ｎ＋層基板ウェハを用いた場合、ドレイン電極側の表面濃度がＮ−基板側の濃度よりも３桁以上高い不純物濃度にすることが困難であり、急峻なプロファイルにすることができない。
【００２１】
一方、本実施形態のＮ＋ドレイン層２では、不純物濃度Ｃ０であるドレイン電極１１側の表面濃度（１×１０１９／ｃｍ３）がＮ−基板１側の濃度（５×１０１４／ｃｍ３）よりも３桁以上高い不純物濃度にすることができ、急峻なプロファイルにすることができる。
【００２２】
次に、半導体装置の製造方法について図３乃至７を参照して説明する。図３乃至７は半導体装置の製造工程を示す断面図である。
【００２３】
図３に示すように、まず、裏面側にＣＶＤ法で形成されたＰＳＧ膜２１を有するＮ−基板１（ウェハ）と支持ウェハ５０を用意する。支持ウェハ５０は、例えば最終デバイスウェハ厚分程度薄くするのが好ましい。ＰＳＧ膜２１を介してＮ−基板１（ウェハ）と支持ウェハ５０をウェハ接着する。このとき、支持ウェハ５０表面にシリコン酸化膜（ＳｉＯ２膜）が形成されていてもよい。ウェハ接着の詳細は、ウェハ接着面であるＰＳＧ膜２１及び支持ウェハ５０の表面を、高真空チャンバー内で水素或いはアルゴン（Ａｒ）等のガスを用いてプラズマクリーンして活性化する。クリーニング後、常温接着或いは熱接着する。
【００２４】
ここで、Ｎ−基板１（ウェハ）側にＰＳＧ膜２１を設けているが、図４に示すように支持ウェハ５０側にＰＳＧ膜２１を設けてもよい。また、ＰＳＧ膜２１の代わりに、シリコン酸化膜（ＳｉＯ２膜）にＰ（燐）イオン注入した膜を用いてもよい。
【００２５】
次に、図５に示すように、Ｎ−基板１（ウェハ）の素子が形成される表面側を研磨して薄くし、Ｎ−基板１（ウェハ）の厚さを所定の厚さである（Ｔ１＋Ｔ２）にする。具体的には、例えばグラインダーラップ等を用いて研削し、ＣＭＰ（chemical mechanical polishing）等を用いて研磨してから薬液処理により表面をミラー仕上げにする。
【００２６】
続いて、図６に示すように、Ｎ−基板１（ウェハ）の表面側に素子形成領域２３を従来の半導体製造技術を用いて形成する。素子形成領域２３には、Ｐベース層４、Ｐ＋コンタクト層５、Ｎ＋ソース層６、ゲート絶縁膜７、ゲート電極８、絶縁膜９等が含まれる。従来の半導体製造技術とは、イオン注入、酸化、レジストパターン形成、エッチング、成膜、洗浄等をいう。
【００２７】
このとき、素子形成領域２３の形成に要する高温熱処理（例えば、１１００℃  ４ｈ相当）により、ＰＳＧ膜２１のＰ（燐）が拡散されてＮ−基板１の裏面側に膜厚Ｔ２を有するＮ＋ドレイン層２が形成され、支持ウェハ５０のＰＳＧ膜２１が設けられる表面側にＮ＋拡散層５１が形成される。
【００２８】
次に、図７に示すように、表面保護膜２４で素子形成領域２３を被覆する。表面保護膜２４には、例えばレジスト膜やテープ等を用いる。表面保護膜２４を被覆後、ＰＳＧ膜２１をウエットエッチング（例えば、バッファドフッ酸）により除去してＮ−基板１（ウェハ）と支持ウェハ５０を分離する。なお、ウエットエッチングの代わりにＨＦ（フッ化水素）ガスなどを用いてもよい。これ以降は周知の技術を用いてソース電極１０及びドレイン電極１１を有する半導体装置９０が形成される。
【００２９】
上述したように、本実施形態の半導体装置及びその製造方法では、Ｎ−基板１、Ｎ＋ドレイン層２、Ｐベース層４、Ｐ＋コンタクト層５、Ｎ＋ソース層６、ゲート絶縁膜７、ゲート電極８、絶縁膜９、ソース電極１０、及びドレイン電極１１が半導体装置９０に設けられる。Ｎ−基板１（ウェハ）と支持ウェハ５０は、ＰＳＧ膜２１を介して接着される。接着後、Ｎ−基板１（ウェハ）の表面は、所定の厚さ分研磨されてＮ−基板１（ウェハ）が薄化される。Ｎ−基板１（ウェハ）の表面側に素子の形成工程中の熱処理により、Ｎ−基板１（ウェハ）の裏面側にＮ＋ドレイン層２が形成される。
【００３０】
このため、Ｎ−ドリフト層であるＮ−基板１の厚さを高精度に設定することができる。Ｎ＋ドレイン層２の厚さを所定の厚さに形成でき、ドレイン電極１１側を高不純物濃度に設定できる。Ｎ＋ドレイン層２を格子欠陥が低減された層にすることができる。また、Ｎ＋ドレイン層２の不純物濃度を均一にすることができる。したがって、半導体装置９０の耐圧を確保でき、且つリーク電流を低減することができる。
【００３１】
なお、本実施形態では、変形例として図８及び図９に示すようにＰＡｓＡＧ（P,As-containing silicate glass）膜２５を用いてＮ＋ドレイン層２を形成してもよい。具体的には図８に示すように、Ｎ−基板１（ウェハ）の裏面にＣＶＤ法を用いてＰＡｓＳＧ膜２５を形成する。ＰＡｓＳＧ膜２５中のＰ（燐）濃度は、Ａｓ（砒素）濃度よりも３倍程度高濃度に設定するのが好ましい。素子形成領域２３の形成に要する高温熱処理により、Ｎ＋ドレイン層２を形成する。形成されたＮ＋ドレイン層２は、図９に示すように、Ｎ＋ドレイン層２中のＡｓ（砒素）は、裏面側でＰ（燐）よりも低濃度であり、拡散深さはＰ（燐）よりも浅く形成される。ＰＡｓＳＧ膜２５により形成されたＮ＋ドレイン層２は、ＰＳＧ膜２１から拡散したものより格子欠陥が低減された、略無欠陥の拡散層となる。このため、第１の実施形態の半導体装置９０よりも耐圧を確保でき、且つリーク電流を低減することができる。
【００３２】
また、変形例としてパワーＭＯＳＦＥＴの代わりに図１０及び図１１に示すようにＩＧＢＴ（insulated gate bipolar transistor）にも適用してもよい。具体的には図１０に示すように、第１の実施形態と同様な方法でＮ−基板１（ウェハ）の裏面にＮ＋バッファ層３１を形成してＮ−基板１（ウェハ）と支持ウェハ５０を分離後、表面にＢＳＧ（B-containing silicate glass）膜５２を有する支持ウェハ５０ａとＮ−基板１（ウェハ）をＮ＋バッファ層３１とＢＳＧ膜５２が接するようにウェハ接着する。
【００３３】
次に、図１１に示すように、ＩＧＢＴの素子形成領域の形成に要する高温熱処理により、ＢＳＧ膜５２中のＢ（ホウ素）を拡散してＮ＋バッファ層３１のＢＳＧ膜５２に接する側にＰ＋ドレイン層３２を形成し、支持ウェハ５０ａ表面にＰ＋拡散層５３を形成する。これ以降は、第１の実施形態と同様な工程を用いてＩＧＢＴが形成される。
【００３４】
ＩＧＢＴでは、ＰＳＧ膜２１を用いてＮ＋バッファ層３１を形成し、ＢＳＧ膜５２を用いてＰ＋ドレイン層３２を形成すると、Ｎ＋バッファ層３１及びＰ＋ドレイン層３２の格子欠陥を低減することができる。また、不純物濃度を均一にすることができる。この結果、ＩＧＢＴの耐圧を確保でき、且つリーク電流を大幅に低減することができる。
【００３５】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図１２は半導体装置を示す概略断面図である。本実施形態では、スーパージャンクション構造を有するパワーＭＯＳＦＥＴのＮ＋ドレイン層２の格子欠陥を低減している。
【００３６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３７】
図１２に示すように、半導体装置９１には、Ｎ−基板１、Ｎ＋ドレイン層２、Ｐピラー層３、Ｎピラー層１２、Ｐベース層４、Ｐ＋コンタクト層５、Ｎ＋ソース層６、ゲート絶縁膜７、ゲート電極８、絶縁膜９、ソース電極１０、及びドレイン電極１１が設けられる。半導体装置９１は、例えば、スーパージャンクション構造を有する６００Ｖ系プレーナ型パワーＭＯＳＦＥＴであり、電力用半導体素子として使用される。
【００３８】
シリコン基板からなるＮ−基板１は、膜厚Ｔ１ｂを有し、Ｎ−ドリフト層として機能する。Ｎ−基板１の表面には、Ｐピラー層３及びＮピラー層１２が設けられる。Ｐピラー層３及びＮピラー層１２は、膜厚Ｔ１ａを有し、Ｎ−基板１上の図中横方向に交互に周期的に形成されるピラー層を有する（スーパージャンクション構造）。ここでは、ピラー層を図中直交方向に延びるストライプ状に形成しているが、代わりに格子状或いは千鳥状に形成してもよい。
【００３９】
Ｐピラー層３の表面及びＮピラー層１２の端部側の表面には、Ｐベース層４が設けられる。Ｐベース層４の表面には、Ｐ＋コンタクト層５及びＮ＋ソース層６が設けられる。Ｐベース層４とＰベース層４の間のＮピラー層１２上には、ゲート絶縁膜７を介してＰベース層４及びＮ＋ソース層６とオーバーラップするように、ゲート電極８が設けられる。
【００４０】
ここで、例えば、膜厚Ｔ１ａは２５μｍ、膜厚Ｔ１ｂは２０μｍ、膜厚Ｔ２は５μｍに設定される。スーパージャンクション構造を有する半導体装置９１では、耐圧を確保しながらオン抵抗を大幅に低減することができる。
【００４１】
次に、半導体装置の製造方法について図１３及び図１４を参照して説明する。図１３及び図１４は半導体装置の製造工程を示す断面図である。
【００４２】
図１３に示すように、まず、Ｎ−基板１（ウェハ）の裏面側にシリコン酸化膜（ＳｉＯ２）２６を形成する。シリコン酸化膜２６は、熱酸化或いはＣＶＤ法を用いて形成する。シリコン酸化膜２６は、不純物がドープされていない。シリコン酸化膜２６のウェハ端部側にレジスト膜２７を形成し、レジスト膜２７をマスクにしてシリコン酸化膜２６中にＰ（燐）のイオン注入を行い、イオン注入された領域をＰＳＧ膜２１にする。
【００４３】
次に、図１４に示すように、Ｎ−基板１（ウェハ）と支持ウェハ５０をシリコン酸化膜２６（ウェハ端部）及びＰＳＧ膜２１を介してウェハ接着する。
【００４４】
Ｎ−基板１（ウェハ）の端部側にＰＳＧ膜２１を設けずにシリコン酸化膜２６を設けた場合、半導体装置９１の素子形成工程中にＰ（燐）の外方拡散を大幅に抑制することができる。具体的には、素子形成領域へのＰ（燐）のコンタミ（汚染）を大幅に抑制することができる。これ以降の工程は、第１の実施形態と同様に行い、ソース電極１０及びドレイン電極１１を有する半導体装置９１が形成される。
【００４５】
上述したように、本実施形態の半導体装置及びその製造方法では、Ｎ−基板１、Ｎ＋ドレイン層２、Ｐピラー層３、Ｎピラー層１２、Ｐベース層４、Ｐ＋コンタクト層５、Ｎ＋ソース層６、ゲート絶縁膜７、ゲート電極８、絶縁膜９、ソース電極１０、及びドレイン電極１１が半導体装置９１に設けられる。Ｎ−基板１（ウェハ）と支持ウェハ５０は、シリコン酸化膜２６（ウェハ端部）及びＰＳＧ膜２１を介してウェハ接着される。接着後、Ｎ−基板１（ウェハ）の表面は、所定の厚さ分研磨されてＮ−基板１（ウェハ）が薄化される。Ｎ−基板１（ウェハ）の表面側に素子の形成工程中の熱処理により、Ｎ−基板１（ウェハ）の裏面側にＮ＋ドレイン層２が形成される。
【００４６】
このため、第１の実施形態の効果の他に素子形成領域へのＰ（燐）のコンタミ（汚染）を大幅に抑制することができる。したがって、スーパージャンクション構造を有する半導体装置９１の耐圧を確保でき、且つリーク電流を低減することができる。
【００４７】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照して説明する。図１５及び図１６は半導体装置の製造工程を示す断面図である。本実施形態では、支持ウェハに複数の貫通孔を設けてＮ−基板（ウェハ）と支持ウェハの分離を容易化している。
【００４８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４９】
図１５に示すように、まず、裏面側にＣＶＤ法で形成されたＰＳＧ膜２１を有するＮ−基板１（ウェハ）と複数の貫通孔５４を有する支持ウェハ５０ｂを用意する。支持ウェハ５０ｂは、例えば最終デバイスウェハ厚分程度薄くするのが好ましい。ＰＳＧ膜２１を介してＮ−基板１（ウェハ）と支持ウェハ５０ｂをウェハ接着する。このとき、支持ウェハ５０ｂ表面にシリコン酸化膜（ＳｉＯ２膜）が形成されていてもよい。
【００５０】
次に、図１６に示すように、ウェハ接着後、第１の実施形態と同様に、Ｎ−基板１（ウェハ）を薄化する。Ｎ−基板１（ウェハ）の表面側に素子形成領域２３を形成し、素子形成領域２３の形成に要する高温熱処理により、Ｎ−基板１の裏面側にＮ＋ドレイン層２と支持ウェハ５０ｂの表面側にＮ＋拡散層５１を形成する。
【００５１】
表面保護膜２４で素子形成領域２３を被覆する。表面保護膜２４を被覆後、ＰＳＧ膜２１をウエットエッチング（例えば、バッファドフッ酸）により除去してＮ−基板１（ウェハ）と支持ウェハ５０ｂを分離する。このとき、支持ウェハ５０ｂには複数の複数の貫通孔５４が設けられているので、ＰＳＧ膜２１のエッチングが促進され分離が容易に行うことができる。
【００５２】
上述したように、本実施形態の半導体装置の製造方法では、支持ウェハ５０ｂに複数の貫通孔５４が設けられる。貫通孔５４は、Ｎ−基板１（ウェハ）と支持ウェハ５０ｂの分離を促進する働きをする。
【００５３】
このため、フッ酸による素子形成領域の電極や絶縁膜にダメージを与える可能性を大幅に抑制することができる。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
１  Ｎ−基板
２  Ｎ＋ドレイン層
３  Ｐピラー層
３ａ  Ｐリサーフ層
４  Ｐベース層
５  Ｐ＋コンタクト層
６  Ｎ＋ソース層
７  ゲート絶縁膜
８  ゲート電極
９  絶縁膜
１０  ソース電極
１１  ドレイン電極
１２  Ｎピラー層
２１  ＰＳＧ膜
２２  研磨領域
２３  素子形成領域
２４  表面保護膜
２５  ＰＡｓＳＧ膜
２６  シリコン酸化膜
２７  レジスト膜
５０、５０ａ、５０ｂ  支持ウェハ
３１  Ｎ＋バッファ層
３２  Ｐ＋ドレイン層
５１  Ｎ＋拡散層
５２  ＢＳＧ膜
５３  Ｐ＋拡散層
５４  貫通孔
９０、９１  半導体装置
Ｃ０〜Ｃ３  不純物濃度
Ｌ１  距離
Ｔ１、Ｔ２、Ｔ１ａ、Ｔ１ｂ  膜厚
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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