(57)【要約】【課題】回路規模を大幅に増やすことなく、タップ係数を自動制御する等化器と、基準レベルの自動制御を行うビタビ検出器と、を備えるＰＲＭＬ検出器、情報検出装置、光ディスク装置を提供する。【解決手段】タップ係数（α０〜α４）が制御可能な等化器１と、等化器出力を入力とし、基準レベル（Ｌ０〜Ｌ４）が制御可能なビタビ検出器２と、加算器３２を有し、タップ係数と基準レベルの演算を行う係数レベル制御器３と、を備え、係数レベル制御器により加算器を用いてタップ係数の自動制御を行う第１のモードと、加算器を用いて基準レベルの自動制御を行う第２のモードと、を備える。【選択図】図１
2013012264.tif 000002
【特許請求の範囲】
【請求項１】
タップ係数が制御可能な等化器と、
前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、
加算器を有し、前記タップ係数と前記基準レベルの演算を行う係数レベル制御器と、
を備え、前記係数レベル制御器により前記加算器を用いて前記タップ係数の自動制御を行う第１のモードと、前記加算器を用いて前記基準レベルの自動制御を行う第２のモードと、を備えることを特徴とするＰＲＭＬ検出器。
【請求項２】
最新の前記タップ係数を保持するタップ係数保持部と、
最新の前記基準レベルを保持する基準レベル保持部と、
をさらに備え、
前記第２のモードから前記第１のモードへの切替時に前記タップ係数保持部が保持するタップ係数により前記係数レベル制御器を更新し、
前記第１のモードから前記第２のモードへの切替時に前記基準レベル保持部が保持する基準レベルにより前記係数レベル制御器を更新することを特徴とする請求項１記載のＰＲＭＬ検出器。
【請求項３】
前記第１のモードと第２のモードとを時分割で切り替え、前記タップ係数の自動制御と、前記基準レベルの自動制御とを並行して行うことを特徴とする請求項１又は２記載のＰＲＭＬ検出器。
【請求項４】
前記係数レベル制御器は、前記第１のモードにおいて、前記加算器を用いて前記タップ係数の相関演算を行い、前記第２のモードにおいて、前記加算器を用いて前記基準レベルの平均化演算を行うことを特徴とする請求項１乃至３いずれか１項記載のＰＲＭＬ検出器。
【請求項５】
前記係数レベル制御器は、
複数の前記タップ係数及び複数の前記基準レベルについて、
前記タップ係数の数、及び、前記基準レベルの数より少ない数の前記加算器を時分割で用いて、前記複数のタップ係数及び前記複数の基準レベルを制御することを特徴とする請求項１乃至４いずれか１項記載のＰＲＭＬ検出器。
【請求項６】
入力信号をデジタル信号に変換するＡ／Ｄ変換器と、
前記デジタル信号を入力するタップ係数が制御可能な等化器と、
前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、
加算器を有し、前記タップ係数と前記基準レベルの演算を行う係数レベル制御器と、
を備え、前記係数レベル制御器により前記加算器を用いて前記タップ係数の自動制御を行う第１のモードと、前記加算器を用いて前記基準レベルの自動制御を行う第２のモードと、を備えることを特徴とする情報検出装置。
【請求項７】
前記入力信号の同期状態を判定する同期判定器をさらに備え、同期状態である場合に、前記タップ係数、及び／又は、前記基準レベルの自動制御動作を行い、同期状態でない場合は、前記タップ係数及び前記基準レベルの自動制御動作を行わないことを特徴とする請求項６記載の情報検出装置。
【請求項８】
前記同期判定器は、前記ビタビ検出器が出力する２値データから同期状態を判定することを特徴とする請求項７記載の情報検出装置。
【請求項９】
前記入力信号から同期タイミング信号を抽出し、前記Ａ／Ｄ変換器にサンプリングタイミング信号として供給するＰＬＬ回路をさらに備えることを特徴とする請求項６乃至８いずれか１項記載の情報検出装置。
【請求項１０】
前記入力信号から同期タイミング信号を抽出し、前記Ａ／Ｄ変換器にサンプリングタイミング信号として供給するＰＬＬ回路をさらに備え、
前記同期判定器は、前記ＰＬＬ回路の状態から同期状態を判定することを特徴とする請求項７記載の情報検出装置。
【請求項１１】
最新の前記タップ係数を保持するタップ係数保持部と、
最新の前記基準レベルを保持する基準レベル保持部と、
をさらに備え、
前記第２のモードから前記第１のモードへの切替時に前記タップ係数保持部が保持するタップ係数により前記係数レベル制御器を更新し、
前記第１のモードから前記第２のモードへの切替時に前記基準レベル保持部が保持する基準レベルにより前記係数レベル制御器を更新することを特徴とする請求項６乃至１０いずれか１記載の情報検出装置。
【請求項１２】
前記第１のモードと第２のモードとを時分割で切り替え、前記タップ係数の自動制御と、前記基準レベルの自動制御とを並行して行うことを特徴とする請求項６乃至１１いずれか１項記載の情報検出装置。
【請求項１３】
前記係数レベル制御器は、前記第１のモードにおいて、前記加算器を用いて前記タップ係数の相関演算を行い、前記第２のモードにおいて、前記加算器を用いて前記基準レベルの平均化演算を行うことを特徴とする請求項６乃至１２いずれか１項記載の情報検出装置。
【請求項１４】
前記係数レベル制御器は、
複数の前記タップ係数及び複数の前記基準レベルについて、
前記タップ係数の数、及び、前記基準レベルの数より少ない数の前記加算器を時分割で用いて、前記複数のタップ係数及び前記複数の基準レベルを制御することを特徴とする請求項６乃至１３いずれか１項記載の情報検出装置。
【請求項１５】
光ディスクから信号を読み取る光ディスク読み取り装置と、
前記光ディスク読み取り装置が読み取った信号をデジタル信号に変換するＡ／Ｄ変換器と、
前記デジタル信号を入力するタップ係数が制御可能な等化器と、
前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、
加算器を有し、前記タップ係数と前記基準レベルの演算を行う係数レベル制御器と、
を備え、前記係数レベル制御器により前記加算器を用いて前記タップ係数の自動制御を行う第１のモードと、前記加算器を用いて前記基準レベルの自動制御を行う第２のモードと、を備えることを特徴とする光ディスク装置。
【請求項１６】
前記光ディスク読み取り装置が読み取った信号の同期状態を判定する同期判定器をさらに備え、同期状態である場合に、前記タップ係数、及び／又は、前記基準レベルの自動制御動作を行い、同期状態でない場合は、前記タップ係数及び前記基準レベルの自動制御動作を行わないことを特徴とする請求項１５記載の光ディスク装置。
【請求項１７】
前記同期判定器は、前記ビタビ検出器が出力する２値データから同期状態を判定することを特徴とする請求項１６記載の光ディスク装置。
【請求項１８】
前記光ディスク読み取り装置が読み取った信号から同期タイミング信号を抽出し、前記Ａ／Ｄ変換器にサンプリングタイミング信号として供給するＰＬＬ回路をさらに備えることを特徴とする請求項１５乃至１７いずれか１項記載の光ディスク装置。
【請求項１９】
前記光ディスク読み取り装置が読み取った信号から同期タイミング信号を抽出し、前記Ａ／Ｄ変換器にサンプリングタイミング信号として供給するＰＬＬ回路をさらに備え、
前記同期判定器は、前記ＰＬＬ回路の状態から同期状態を判定することを特徴とする請求項１６記載の光ディスク装置。
【請求項２０】
最新の前記タップ係数を保持するタップ係数保持部と、
最新の前記基準レベルを保持する基準レベル保持部と、
をさらに備え、
前記第２のモードから前記第１のモードへの切替時に前記タップ係数保持部が保持するタップ係数により前記係数レベル制御器を更新し、
前記第１のモードから前記第２のモードへの切替時に前記基準レベル保持部が保持する基準レベルにより前記係数レベル制御器を更新することを特徴とする請求項１５乃至１９いずれか１記載の光ディスク装置。
【請求項２１】
前記第１のモードと第２のモードとを時分割で切り替え、前記タップ係数の自動制御と、前記基準レベルの自動制御とを並行して行うことを特徴とする請求項１５乃至２０いずれか１項記載の光ディスク装置。
【請求項２２】
前記係数レベル制御器は、前記第１のモードにおいて、前記加算器を用いて前記タップ係数の相関演算を行い、前記第２のモードにおいて、前記加算器を用いて前記基準レベルの平均化演算を行うことを特徴とする請求項１５乃至２１いずれか１項記載の光ディスク装置。
【請求項２３】
前記係数レベル制御器は、
複数の前記タップ係数及び複数の前記基準レベルについて、
前記タップ係数の数、及び、前記基準レベルの数より少ない数の前記加算器を時分割で用いて、前記複数のタップ係数及び前記複数の基準レベルを制御することを特徴とする請求項１５乃至２２いずれか１項記載の光ディスク装置。
【請求項２４】
入力信号を適応等化するタップ係数が制御可能な等化器と、
前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、
を備えるＰＲＭＬ検出器において、
前記ビタビ検出器の前記基準レベルを固定して前記等化器の前記タップ係数を前記入力信号に対して最適な状態に調整する第１のステップと、
前記等化器の前記タップ係数を固定して前記ビタビ検出器の前記基準レベルを前記入力信号に対して最適な状態に調整する第２のステップと、
を含むことを特徴とするＰＲＭＬ検出器の調整方法。
【請求項２５】
前記ＰＲＭＬ検出器はさらに加算器を備え、
前記第１のステップでは、前記加算器を用いて前記タップ係数の相関演算を行うことにより前記タップ係数を調整し、
前記前記第２のステップでは、前記加算器を用いて前記基準レベルの平均化演算を行うことにより前記基準レベルを調整することを特徴とする請求項２４記載のＰＲＭＬ検出器の調整方法。
【請求項２６】
前記第１のステップにおいて、前記タップ係数を最適な状態に調整し、
その後、前記タップ係数を前記第１のステップにより最適な状態に調整されたタップ係数に固定し、前記第２のステップを行うことを特徴とする請求項２４又は２５記載のＰＲＭＬ検出器の調整方法。
【請求項２７】
前記第２のステップにおいて、前記基準レベルを最適な状態に調整し、
その後、前記基準レベルを前記第２のステップで最適な状態に調整されたレベルに固定し、前記第１のステップを行うことを特徴とする請求項２４又は２５記載のＰＲＭＬ検出器の調整方法。
【請求項２８】
前記第１のステップ、第２のステップを必要に応じて交互に繰り返し、その都度、前記タップ係数と、前記基準レベルを最適な状態に固定することを特徴とする請求項２４乃至２７いずれか１項記載のＰＲＭＬ検出器の調整方法。
【請求項２９】
前記ＰＲＭＬ検出器から出力される２値信号が最適化されるまで、前記第１のステップ、第２のステップを繰り返し、前記２値信号が不安定になった場合は、前記第１のステップ、第２のステップを最初からやり直すことを特徴とする請求項２８記載のＰＲＭＬ検出器の調整方法。
【請求項３０】
前記入力信号の同期状態を検出し、前記入力信号の同期状態が維持できているときに前記タップ係数の調整と前記基準レベルの調整を行うことを特徴とする請求項２４乃至２９いずれか１項記載のＰＲＭＬ検出器の調整方法。
【請求項３１】
前記入力信号の同期状態がはずれたことが検出された場合には、前記タップ係数の調整と前記基準レベルの調整を初期状態からやり直すことを特徴とする請求項３０記載のＰＲＭＬ検出器の調整方法。
【請求項３２】
前記入力信号の同期状態を前記ビタビ検出器が出力する２値データから判定することを特徴とする請求項３０又は３１記載のＰＲＭＬ検出器の調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＲＭＬ検出器、情報検出装置、及び、光ディスク装置に関し、特に、等化器のタップ係数制御機能やビタビ検出器の基準レベル制御機能を備えたＰＲＭＬ検出器、情報検出装置、及び、光ディスク装置に関する。
【背景技術】
【０００２】
近年、高精細な画像情報を記録したＤＶＤやブルーレイディスク（Ｂｌｕ−ｒａｙ  Ｄｉｓｃ。以下、略してＢＤと呼ぶ）が普及している。さらに、ＢＤの拡張仕様である情報記録面が多層であるＢＤＸＬ規格対応のドライブ装置も発売されはじめている。この様に光ディスク等の情報記憶メディアの記録密度はさらに高まる方向にある。情報記憶メディアの記録密度が高まるとメディアからの読み出し信号のＳＮＲ（Ｓｉｇｎａｌ−Ｎｏｉｓｅ  Ｒａｔｉｏ）が低下する。低下するＳＮＲを補い、ノイズに埋もれた信号を正確に再現するため、様々な再生信号処理回路が情報記憶メディアから読みだした信号を再生するＬＳＩに搭載されている。中でもＤＶＤやＢＤなどの光ディスク装置からの情報再生では、ＰＲＭＬ検出が必須技術となっている。ＰＲＭＬとは、ディジタル・データを伝送するときに、符号間干渉を波形に積極的に与えることで，効率的な伝送を行えるＰＲ（Ｐａｒｔｉａｌ  Ｒｅｓｐｏｎｓｅ）等化方式と、あらかじめ相関させたデータ系列を最も確からしい（Ｍａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ）系列を選んで再生する最尤復号化方式とを組み合わせた信号処理方式である。最尤復号化方式として、ビタビアルゴリズム（Ｖｉｔｅｒｂｉ  ａｌｇｏｒｉｔｈｍ）を用いるビタビ復号化方式が最も一般的である。
【０００３】
さらに、ＰＲ等化方式としては、入力信号の状態等に合わせて等化器の特性を自動制御する適応等化の技術を用いれば、入力信号の分解能やノイズ量が変わってもビタビ検出器の性能を最大限に発揮させることができる。
【０００４】
また、ビタビ復号化方式の技術としては、ビタビ検出器内の基準レベルを動的に制御する適応ビタビ検出（適応型ビタビ検出）の技術を用いれば、非線形な伝送路特性に対して検出性能を上げることができることが知られている。
【０００５】
特許文献１には従来の適応ビタビ検出器が記載されている。図１０（ａ）は、特許文献１記載の従来の適応ビタビ検出器のブロック図であり、図１０（ｂ）は、図１０（ａ）の目標値演算回路１０６の平均化演算回路として適用可能な１次ＩＩＲ（Ｉｎｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタのブロック図である。図１０（ｂ）の１次ＩＩＲフィルタは、加算器１１０、１１１、レジスタ１１２、係数乗算器１１３、１１４を備えている。
【０００６】
図１０（ａ）の従来の適応ビタビ検出器において、ブランチメトリック演算回路１０２とＡＳＣ回路１０３とパスメモリ１０４は、入力信号Ｘｉから復号データ系列（２値データ）を再生する基本的なビタビ検出器の構成である。上記ブランチメトリック演算回路１０２、ＡＳＣ回路１０３、パスメモリ１０４は適応ビタビであるか否かに係わらずビタビ検出器が備えている一般的な構成である。この中で、ブランチメトリック演算回路１０２は、光ディスク装置等から検出してデジタル化した入力信号Ｘｉについて、複数の目標値との距離（ブランチメトリック：Ｂｒａｎｃｈ  Ｍｅｔｒｉｃ）をそれぞれ計算する。ＡＳＣ回路１０３は、過去からのブランチメトリックの積算であるパスメトリックにブランチメトリック演算回路１０２で求めたブランチメトリックを加算する加算回路（Ａｄｄ）、複数のパスメトリック値の比較回路（Ｃｏｍｐａｒｅ）、比較結果に基づいたパスの選択回路（Ｓｅｌｅｃｔ）をまとめた回路である。パスメモリ１０４は、ＡＳＣ回路１０３が出力する選択信号に基づいて入力データをビタビ復号した復号データ系列（２値データ）に変換して出力する。
【０００７】
図１０（ａ）のビタビ検出器は、適応型であるので、上記基本的なビタビ検出器の構成（ブランチメトリック演算回路１０２、ＡＳＣ回路１０３、パスメモリ１０４）に加えて、さらにデータ推定回路１０５、目標値演算回路１０６、遅延回路１０１を備えている。データ推定回路１０５は、パスメモリ１０４から出力された復号データ系列に基づき、入力データよりも所定ビット周期前の時点の入力データを推定した推定データを出力する回路である。また、目標値演算回路１０６は、データ推定回路１０５から出力された推定データと遅延回路１０１で遅延させた入力データＸｉとの差を目標値誤差として目標値修正を行い、ブランチメトリック演算回路１０２へ修正された目標値を与える回路である。目標値は複数あるので、複数の目標値をそれぞれ更新する。また、目標値演算回路１０６は、初期目標選択信号により初期目標値を取り込み、初期設定される。遅延回路１０１は、データ推定回路１０５が推定データを出力するまで、この推定データに対応する入力データＸｉを遅延させる遅延回路である。
【０００８】
図１０（ａ）の適応ビタビ検出器では、ＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｏｒ）等でデジタル化された入力信号はブランチメトリック演算回路１０２に入力され、目標値演算回路１０６の出力信号である複数の基準レベル（目標値）に対するブランチメトリックを出力してＡＳＣ（Ａｄｄ／Ｃｏｍｐａｒｅ／Ｓｅｌｅｃｔ）回路１０３に入力される。ＡＳＣ回路１０３では、パスメトリックにブランチメトリックを足し込み（加算）、複数のパス候補がある場合にはパスメトリックの小さい方（比較）を選択する（選択）。この選択情報はパスメモリ１０４に入力され、パスマージした復号データが復号データ系列信号として出力される。データ推定回路１０５は、復号データからどの基準レベルに相当するものかを推定しその基準レベルコードを出力する。目標値（基準レベル）演算回路１０６は、遅延回路１０１で位相を合わせた入力値が、どの基準レベルに相当するのかを判定し、その基準レベル毎に平均化処理を行う。これにより非線形の歪などで例えば想定されたＰＲチャネル（例えばＰＲ（１，２，２，１）チャネル等）から分布がずれている場合でも基準レベルを自動的に合わせ込むことが可能である。なお、目標値演算回路１０６内の平均化の演算は例えば図１０（ｂ）に示すような１次ＩＩＲフィルタで構成することができる。
【０００９】
特許文献２には適応等化器の一般的な構成例が記載されている。図１１は、特許文献２記載の適応等化器のブロック図である。図１１において、デジタル化されたＲＦ信号は複数タップのＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタで構成した等化器２０１に入力される。等化器２０１の出力はビタビ検出器２０２に入力されて２値データを生成する。２値データからビタビ検出器２０２の理想的な入力値を再生成し、実際の入力値と比較することで理想値とのズレすなわち等化誤差を等化誤差生成器２０３により生成する。遅延器２０６および２０５で位相を合わせた等化器２０１への入力と等化誤差の相関演算を相関器２０４にて行い、その結果を等化器２０１のタップ係数としてフィードバックすることで、理想入力に近づくようにタップ係数が制御される。すなわち図１１の等化器は、適応等化器として動作する。ただし、フィルタが線形であるため、非線形な波形歪に対して効果が低い。相関器２０４は乗算器と積分器（１次ＩＩＲフィルタの一種）で構成されるが、タップ係数の個数分だけ相関器が必要となる。
【００１０】
また、特許文献３（特に図１、図７、図８）及び特許文献４の図１には、適応等化器と適応ビタビ検出器の両者を備えた光ディスク装置が記載されている。特許文献３には、両者を搭載することにより高密度化された情報を安定して再生することができることが記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−１８６０２７号公報
【特許文献２】特開２０１１−０１４１９６号公報
【特許文献３】特開２００３−２６３７４６号公報
【特許文献４】特開２００３−１２３４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
以下の分析は、本発明によって与えられたものである。
【００１３】
特許文献３や特許文献４記載のようにＰＲＭＬ検出器において、等化器を適応等化するとともに、ビタビ検出器を適応ビタビ検出器とすると、どちらも多ビットの加算回路が必要となり回路規模が増大する。特に、ビタビ検出器を適応ビタビ検出器とすると、回路規模が大きくなるので、記録媒体の記録密度がＤＶＤ程度のものであれば、等化器を適応等化器とすれば、ビタビ検出器のレベルは固定で十分であり、ビタビ検出器を適応ビタビ検出器とするまでの必要性はなかった。しかし、さらに記録密度が高いＢＤや記録面が多層であるＢＤＸＬでは、等化器を適応等化器とするだけでは、情報の適切な再生が困難となる。また、非線形な波形歪に対しても適切に再生するためには、ビタビ検出器についても適応ビタビ検出器とする必要が生じた。一方、回路規模の増大は抑制する必要がある。これは回路規模の増大が、チップ面積増加や消費電力増加だけではなく、歩留まり低下やテスト時間増加につながるためである。
【課題を解決するための手段】
【００１４】
本発明の第１の視点によれば、タップ係数が制御可能な等化器と、前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、加算器を有し前記タップ係数と前記基準レベルの演算を行う係数レベル制御器と、を備え、前記係数レベル制御器により前記加算器を用いて前記タップ係数の自動制御を行う第１のモードと、前記加算器を用いて前記基準レベルの自動制御を行う第２のモードと、を備えるＰＲＭＬ検出器が提供される。
【００１５】
本発明の第２の視点によれば、入力信号をデジタル信号に変換するＡ／Ｄ変換器と、前記デジタル信号を入力するタップ係数が制御可能な等化器と、前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、加算器を有し、前記タップ係数と前記基準レベルの演算を行う係数レベル制御器と、を備え、前記係数レベル制御器により前記加算器を用いて前記タップ係数の自動制御を行う第１のモードと、前記加算器を用いて前記基準レベルの自動制御を行う第２のモードと、を備える情報検出装置が提供される。
【００１６】
本発明の第３の視点によれば、光ディスクから信号を読み取る光ディスク読み取り装置と、前記光ディスク読み取り装置が読み取った信号をデジタル信号に変換するＡ／Ｄ変換器と、前記デジタル信号を入力するタップ係数が制御可能な等化器と、前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、加算器を有し、前記タップ係数と前記基準レベルの演算を行う係数レベル制御器と、を備え、前記係数レベル制御器により前記加算器を用いて前記タップ係数の自動制御を行う第１のモードと、前記加算器を用いて前記基準レベルの自動制御を行う第２のモードと、を備える光ディスク装置が提供される。
【００１７】
本発明の第４の視点によれば、入力信号を適応等化するタップ係数が制御可能な等化器と、前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、を備えるＰＲＭＬ検出器において、前記ビタビ検出器の前記基準レベルを固定して前記等化器の前記タップ係数を前記入力信号に対して最適な状態に調整する第１のステップと、前記等化器の前記タップ係数を固定して前記ビタビ検出器の前記基準レベルを前記入力信号に対して最適な状態に調整する第２のステップと、を含むＰＲＭＬ検出器の調整方法が提供される。
【発明の効果】
【００１８】
本発明の第１の視点によれば、回路規模を大幅に増やすことなく、タップ係数を自動制御する等化器と、基準レベルの自動制御を行うビタビ検出器と、を備えるＰＲＭＬ検出器が得られる。
【００１９】
本発明の第２の視点によれば、回路規模を大幅に増やすことなく、入力信号に合わせて適応等化する等化器と、入力信号に対して基準レベルを適応させるビタビ検出器と、を備える情報検出装置が得られる。
【００２０】
本発明の第３の視点によれば、回路規模を大幅に増やすことなく、光ディスクから読み取った信号に合わせて適応等化する等化器と、基準レベルを適応させるビタビ検出器と、を備える光ディスク装置が得られる。
【００２１】
本発明の第４の視点によれば、等化器のタップ係数とビタビ検出器の基準レベルを最適な状態に調整するＰＲＭＬ検出器の調整方法が得られる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態によるＰＲＭＬ検出器全体のブロック図である。
【図２】第１の実施形態における係数レベル制御器のブロック図である。
【図３】第１の実施形態によるＰＲＭＬ検出器の動作タイミングチャートである。
【図４】第２の実施形態によるＰＲＭＬ検出器全体のブロック図である。
【図５】第２の実施形態における係数レベル制御器のブロック図である。
【図６】第２の実施形態によるＰＲＭＬ検出器の動作タイミングチャートである。
【図７】第３の実施形態による光ディスク装置全体のブロック図である。
【図８】第３の実施形態の変形例による光ディスク装置全体のブロック図である。
【図９】第３の実施形態の別の変形例による光ディスク装置全体のブロック図である。
【図１０】（ａ）は、特許文献１記載の従来の適応ビタビ検出器のブロック図であり、（ｂ）は、図１０（ａ）の目標値演算回路に適用可能な１次ＩＩＲフィルタのブロック図である。
【図１１】特許文献２記載の従来の適応等化器のブロック図である。
【図１２】タップ係数が制御可能な等化器と基準レベルが制御可能なビタビ検出器とを備える比較例のＰＲＭＬ検出器全体のブロック図である。
【発明を実施するための形態】
【００２３】
本発明の各実施形態について詳細な説明をする前に、本発明の各実施形態の概要について説明しておく。なお、概要の説明において、付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００２４】
図１、図４に一例を示すように本発明の一実施形態のＰＲＭＬ検出器（１０、１０ａ）は、タップ係数（α０〜α４）が制御可能な等化器１と、等化器出力を入力とし、基準レベル（Ｌ０〜Ｌ４）が制御可能なビタビ検出器２と、加算器３２を有しタップ係数と基準レベルの演算を行う係数レベル制御器（３、３ａ）と、を備え、係数レベル制御器により加算器を用いてタップ係数の自動制御を行う第１のモード（図３、図６のｔ１〜ｔ２）と、加算器を用いて基準レベルの自動制御を行う第２のモード（図３、図６のｔ０〜ｔ１）と、を備える。
【００２５】
係数レベル制御器の加算器のうち、累算を行う加算器は、多ビットの加算器が必要となるが、本発明の実施形態では、タップ係数の相関演算に用いる加算器と基準レベルの平均化演算に用いる加算器とを同一の加算器を用いて演算するので、特許文献３や４のように、基準レベルの平均化演算に用いる加算器をタップ係数の相関演算に用いる加算器とは別々に設ける場合に比べて回路規模を小さく抑えることができる。
【００２６】
以下に具体的な実施の形態について、図面を参照して詳細に説明する。
【００２７】
［第１の実施形態］
（第１の実施形態の構成）
図１は、第１の実施形態によるＰＲＭＬ検出器１０全体のブロック図である。図１において、等化器１は、入力信号Ｘｉを等化して出力信号Ｙｉを生成する。ビタビ検出器２は、等化器１の出力信号Ｙｉから２値データを復号して出力する。係数レベル制御器３は、等化器１のタップ係数α０〜α４、及びビタビ検出器１の基準レベルＬ０〜Ｌ４を制御する。等化誤差タイミング生成器７は等化誤差δｉを生成するとともに、係数レベル制御器３の制御に必要なタイミング信号を生成する。遅延器４、５、６は、それぞれ入力信号Ｘｉまたは、等化器１の出力信号Ｙｉを遅延させて、適応等化及び適応ビタビの演算に必要な遅延信号を生成する。
【００２８】
図１において、ＰＲＭＬ検出器１０は、あらかじめチャネルクロック毎にデジタル化された多ビットの入力信号Ｘｉが等化器１に入力され、ビタビ検出器２より復号されて２値データとして出力される。等化器１はα０〜α４までの５つのタップ係数が可変である。等化器１の入力Ｘｉ、出力信号Ｙｉ、及びタップ係数α０〜α４との関係をまとめると式１で表すことでできる。
【００２９】
Ｙｉ＝Ｘｉ×α０＋Ｘｉ−１×α１＋Ｘｉ−２×α２＋Ｘｉ−３×α３＋Ｘｉ−４×α４    （式１）
【００３０】
式１において、タップ数が多いほどフィルタ特性の自由度は高くなる。入力される信号の符号間干渉の程度によるがＤＶＤ程度の密度の場合には５タップ程度で十分である。一方ＢＤやＢＤＸＬ等の多層ＢＤではタップ数はさらに多くてもよい。図１に示すように、タップ係数α０〜α４はそれぞれ係数レベル制御器３により制御される。係数レベル制御器３は、外部から与えられる（図１では、等化誤差タイミング生成器７が生成する）選択信号Ｃ／Ｌによって、タップ係数制御モード（第１のモード）と、基準レベル制御モード（第２のモード）のどちらかに切り替えることが可能である。
【００３１】
タップ係数制御モード時、時刻ｉにおけるタップ係数αｊをαｊ（ｉ）、等化誤差をδｉ、適応制御ループゲインをγ（０＜γ＜１）とするとαｊは式２の漸化式により表される。
【００３２】
αｊ（ｉ＋１）＝αｊ（ｉ）＋γ×Ｘｉ−Ｎ−ｊ×δｉ          （式２）
【００３３】
なお、等化誤差δｉは等化誤差タイミング生成器７により生成されるが、例えばＰＲ（１，２，２，１）チャネルに対する等化誤差は、ビタビ検出器出力をｄｉとすると式３で示すことができる。
【００３４】
δｉ＝Ｙｉ−Ｍ−（１×ｄｉ＋２×ｄｉ−１＋２×ｄｉ−２＋１×ｄｉ−３−３）      （式３）
【００３５】
一方、基準レベル制御モード時には、係数レベル制御器３は、基準レベル（Ｌ０〜Ｌ４）の値を制御する。基準レベルの数は、ＤＶＤの再生信号をＰＲ（ａ，ｂ，ｂ，ａ）チャネルで検出する場合は５本の基準レベルで良いが、ＰＲ（ａ，ｂ，ｃ，ｄ）チャネルで検出する場合、８つの基準レベルを制御してもよい。一般的には、基準レベルの数は、５つ程度で十分であるが、必要に応じて基準レベルの数を増減することができる。
【００３６】
時刻ｉにおける基準レベルＬｊをＬｊ（ｉ）、等化器出力Ｙｉ、Ｌｊレベル検出タイミングをｅｎｊ、制御ループゲインをγ（０＜γ＜１）として、Ｌｊ（ｉ）を漸化式で表したものが式４である。
【００３７】
ｅｎｊ＝０の場合  Ｌｊ（ｉ＋１）＝Ｌｊ（ｉ）
ｅｎｊ＝１の場合  Ｌｊ（ｉ＋１）＝（１−γ）×Ｌｊ（ｉ）＋γ×Ｙｉ−Ｍ  （式４）
【００３８】
すなわち、係数レベル制御器３は、タップ係数制御モード時（第１のモード：選択信号Ｃ／Ｌがロウレベル、すなわち論理レベル“０”のとき）上記式２に基づいて、タップ係数の相関演算を行い、基準レベル制御モード時（第２のモード：選択信号Ｃ／Ｌがハイレベル、すなわち論理レベル“１”のとき）上記式４に基づいて、基準レベルの平均化演算を行う。
【００３９】
図２は、上記相関演算と平均化演算を行う第１の実施形態における係数レベル制御器３のブロック図である。図２を用いて係数レベル制御器３の内部の構成について説明する。第１の実施形態における係数レベル制御器３では、上記相関演算を行うタップ係数の数（タップ数）、及び平均化演算を行う基準レベルの数と等しい数の係数レベル制御ユニット３０を備えている。第１の実施形態では、タップ数、基準レベル数は共に５であるので、係数レベル制御ユニットの数は、５である。タップ数と基準レベル数の数が異なる場合には、タップ数と基準レベル数の内、多い方の数と同じ数だけ、係数レベル制御ユニット３０を設ける必要がある。第１の実施形態では、各係数レベル制御ユニット３０は、複数のタップの内所定の一つのタップの相関演算を行うと共に、複数の基準レベルの内所定の一つの基準レベルの平均化演算を行う。
【００４０】
各係数レベル制御ユニット３０は、入力される制御信号が異なるものの内部の回路構成は同一である。図２には、５個の係数レベル制御ユニットのうち、代表して一つの係数レベル制御ユニット３０の内部の回路構成のみを示しているが、他の係数レベル制御ユニット３０の内部の回路構成も同一である。なお、図２では、特にクロック信号は図示していないが、図２に示す各係数レベル制御ユニット３０はチャネルクロック信号に同期して演算を行う。
【００４１】
各係数レベル制御ユニット３０の内部の構成のうち、タップ係数制御モードで用いられる構成について説明する。タップ係数制御モードでは、選択信号Ｃ／Ｌは０に設定される。乗算器３９は、遅延器（図１の４等）により遅延した入力信号（Ｘｉ−Ｎ等）と、等化誤差タイミング生成器７が生成した等化誤差δｉと、を乗算する。乗算器３９の乗算結果は、セレクタ３１を通って、加算器３２とセレクタ３３とレジスタ３４により構成される積分器に入力され、タップ係数の演算が行われる。タップ係数制御モードでは、制御信号ｅｎｊ（ｊ＝０〜４）は、論理レベル１（ハイレベル）を維持し、クロックサイクル毎にレジスタ３４のデータは更新される。内部パラメータβ＝γとして乗算後、レジスタ３５にタップ係数αｊ（ｊ＝０〜４）として格納する。レジスタ３５の値は、タップ係数制御モード（Ｃ／Ｌ＝“０”）のときに更新され、基準レベル制御モード時（Ｃ／Ｌ＝“１”）には、レジスタ３５の値更新は止まり、タップ係数制御モード時の直前の係数値を保持する。
【００４２】
なお、γは２のべき乗とすることで乗算をビットシフトで置き換え可能である。前述の式２のように積分前にγを乗算するのではなく積分後に乗算することで丸め処理による精度低下を防止する。なお、δｉをその極性１ビットだけとして乗算器３９を単なる極性変換器に置き換えてもよい。
【００４３】
基準レベル制御モード時（Ｃ／Ｌ＝“１”）には、等化器出力Ｙｉ−Ｍが加算器３８および３２により内部レジスタ３４に蓄積され、フィードバック係数が１−γの１次ＩＩＲフィルタとして動作する。ただし、ｅｎｊ（ｊ＝０〜４）は、基準レベルＬｊとなるタイミングでのみ“１”となる。すなわち、平均化演算は、等化器出力Ｙｉ−Ｍが基準レベルＬ０〜Ｌ４の５レベルのうち、各係数レベル制御ユニット３０の担当する基準レベル（Ｌ０〜Ｌ４のうちいずれか）になったときだけ行われる。
【００４４】
なお、選択信号Ｃ／Ｌの切替直後にＳＥＴ信号を一旦“１”とすることで、最新のタップ係数あるいは基準レベルを内部レジスタ３４にセレクタ３７を通してプリセットできる。この後、適応制御を開始することで最新のタップ係数あるいは基準レベルを初期値として係数制御を行うことができる。
【００４５】
なお、図２の回路では、選択信号Ｃ／Ｌがハイレベルからロウレベルに切り替わり、基準レベル制御モードからタップ係数制御モードに切り替わった直後にＳＥＴ信号がハイレベルとなると、レジスタ３５に記憶されている最も直近に演算したタップ係数により内部レジスタ３４に格納されているデータが更新される。また、選択信号Ｃ／Ｌがロウレベルからハイレベルに切り替わり、タップ係数制御制御モードから基準レベル制御モードに切り替わった直後にＳＥＴ信号がハイレベルとなると、レジスタ３６に記憶されている最も直近に演算した基準レベルにより内部レジスタ３４に格納されているデータが更新される。なお、図２の回路において、ＲＥＳＥＴ信号等のさらに別の初期設定信号により、レジスタ３５、３６の値を所定の初期設定値に設定しても良い。
【００４６】
（第１の実施形態の動作）
図３は、第１の実施形態によるＰＲＭＬ検出器の動作タイミングチャートである。図３をさらに用いて、第１の実施形態によるＰＲＭＬ検出器の動作について説明する。図３では特に係数レベル制御ユニット３０の制御に用いられる各信号のタイミングを示している。図３において、Ｃ／Ｌは選択信号、ＳＥＴはＳＥＴ信号、タップ係数αｊはレジスタ３５（図２参照）から出力されるタップ係数αの値、基準レベルＬｊはレジスタ３６から出力される基準レベルの値、レジスタ３４出力は、内部レジスタ３４の値、ｅｎｊは制御信号ｅｎｊの値である。
【００４７】
図３では、クロック信号は図示していないが、係数レベル制御ユニット３０はチャネルクロックに同期して動作を行う。図３において、タイミングｔ０〜ｔ１、及びタイミングｔ２以降の選択信号Ｃ／Ｌがハイレベルのときは、基準レベル制御モードであり、基準レベルの平均化演算を行う。また、タイミングｔ０以前、及びタイミングｔ１〜ｔ２の選択信号Ｃ／Ｌがロウレベルのときは、タップ係数制御モードであり、タップ係数の相関演算を行う。
【００４８】
タイミングｔ０及びタイミングｔ２で選択信号Ｃ／Ｌがロウレベルからハイレベルに立ち上がりタップ係数制御モードから基準レベル制御モードに切り替わると、ＳＥＴ信号が立ち上がりレジスタ３６から最も直近に演算した基準レベル値が読み出され、その値が１／β倍（０＜β＜１）されて内部レジスタ３４にプリセットされる。また、タイミングｔ０〜ｔ１及びタイミングｔ２以降の基準レベル制御モード期間中は、制御信号ｅｎｊがハイレベルとなるタイミングでのみ内部レジスタ３４の値が更新されて平均化処理が行われる。また、基準レベル制御モードでは、内部レジスタ３４の値が更新されるとそれにつれてレジスタ３６から出力する基準レベルの値も更新される。
【００４９】
次に、タイミングｔ１で選択信号Ｃ／Ｌがハイレベルからロウレベルに立ち下がり基準レベル制御モードからタップ係数制御モードに切り替わると、基準レベル値の更新は停止され、基準レベルを保持しているレジスタ３６は直前の値を保持したまま更新をストップする。また、タイミングｔ１で選択信号Ｃ／Ｌがハイレベルからロウレベルに立ち下がり基準レベル制御モードからタップ係数制御モードに切り替った直後のタイミングでＳＥＴ信号が“１”となり、最新のタップ係数を保持しているレジスタ３５の値がセレクタ３７を通って１／β倍した後、内部レジスタ３４にプリセットされる。タップ係数制御モード期間中は、ｅｎｊはハイレベルに固定され、クロックサイクル毎にタップ係数が更新される。
【００５０】
（第１の実施形態の効果）
第１の実施形態によれば、図２に示すとおり、積分に用いられる加算器３２と内部レジスタ３４とを、適応等化のタップ係数の相関演算と、適応型ビタビの基準レベルの平均化演算と、で共用しているので、適応等化と適応ビタビを共に採用する場合の回路規模の増大を抑えることが可能である。
【００５１】
ここで、図１２は、図１０に示す特許文献１記載の従来の適応ビタビ検出器と図１１に示す特許文献２記載の従来の適応等化器とを組み合わせた比較例のＰＲＭＬ検出器全体のブロック図である。図１２において、等化器４０１、相関器４０８、遅延器４０４、４０５、等化誤差生成器４０９は、図１１記載の等化器２０１、相関器２０４、遅延器２０６、２０５、等化誤差生成器２０３にそれぞれ相当する。また、ビタビ検出器４０２は、図１０記載のブランチメトリック演算回路１０２、ＡＳＣ回路１０３、パスメモリ１０４に相当し、デコーダ４１０と平均化回路（ＬＰＦ）４１１は、図１０のデータ推定回路１０５と目標値演算回路１０６に相当する。上記図１２の構成において、相関器４０８には、それぞれ相関演算を行うための積分回路が必要となる。また、平均化回路（ＬＰＦ）には、それぞれ、平均化演算を行うための図１０（ｂ）に示すようなＩＩＲフィルタが必要となり、回路規模が増大する。
【００５２】
また、特許文献３、特許文献４には、適応等化器と適応ビタビ検出器の両者を備えた光ディスク装置が記載されているが、適応等化器のタップ係数を演算する回路と適応ビタビ検出器の基準レベルを演算する回路は別であり、上記比較例と同様に回路規模が増大する（特許文献３の図１、図７、図８、特許文献４の図１参照）。
【００５３】
これに対して、図２に示すように本発明の第１の実施形態では、積分に用いられる加算器３２と内部レジスタ３４を適応等化のタップ係数の相関演算と、適応型ビタビの基準レベルの平均化演算と、で共用しているので、適応等化と適応ビタビを共に採用する場合の回路規模の増大を抑えることが可能である。
【００５４】
特にタップ係数の相関演算と、基準レベルの平均化演算と、に用いられる積分器の構成要素である加算器３２、内部レジスタ３４は桁落ちによる演算精度低下を防ぐため、乗算器３９、加算器３８、レジスタ３５、３６等より多桁の加算器、レジスタを使用する必要がある。例えば、乗算器３９、加算器３８、レジスタ３５、３６が８ビット程度であるとしても、加算器３２、内部レジスタ３４は、２０桁程度は必要になる。第１の実施形態では、この多桁の積分器（累算器）を共用できるのでその効果は大きい。
【００５５】
なお、図２に示す例では、専用の回路としてレジスタ３５と３６を設け、それぞれ最新のタップ係数と基準レベルを格納しているが、レジスタ３５、レジスタ３６やセレクタ３７を削除し、内部レジスタ３４を外部からシステムコントローラ等によりリードライト可能な構成とすることにより、システムコントローラによりソフトウェア上に内部レジスタ３４を保持、再プリセットする手順を組み込むことで実現してもよい。
【００５６】
さらに、選択信号Ｃ／Ｌを時分割により随時、タップ係数制御モードと基準レベル制御モードとを繰り返し切り替えるようにしてもよい。これによりタップ係数の適応制御と基準レベルの適応制御の両機能を見かけ上同時に実現することができる。
【００５７】
ただし、実際には、タップ係数の適応制御を行うときには、基準レベルを固定してタップ係数を最適な状態に制御している。また、基準レベルの適応制御を行うときには、タップ係数を最適な状態に制御している。適応等化器と適応ビタビを共に用いる場合には、適応等化のタップ係数と適応ビタビの基準レベルとは相互に関係するので、両者を完全に同時に最適化しようとすると、システムが安定した状態にならない恐れもあるが、第１の実施形態によれば、適応等化のタップ係数の自動制御と適応ビタビの基準レベルの自動制御を共に行う場合も、タップ係数を最適化するときには、基準レベルを一定の値に固定して最適化を行い、基準レベルを最適化するときには、タップ係数を一定の値に固定して最適化を行っているので、常にシステムが安定した状態に収まるように制御することが可能である。
【００５８】
また、最初にタップ係数を固定して基準レベルを最適な状態に制御し、その後、最適な状態に設定された基準レベルに基づいて、タップ係数を再度最適な状態に設定しなおしてもよい。逆に、最初に基準レベルを固定してタップ係数を最適な状態に制御し、その後、最適な状態に設定されたタップ係数に基づいて、基準レベルを再度最適な状態に設定しなおしてもよい。タップ係数の調整と基準レベルの調整を複数回繰り返すことにより、ビタビ検出器から出力される２値信号がより安定した状態になるならば、２値信号が最適化された状態に落ち着くまで、タップ係数の調整と基準レベルの調整を繰り返しても良い。
【００５９】
特に、最初に適応等化によりおおまかな調整を行い、タップ係数を調整し、その調整されたタップ係数に基づいて、適応ビタビにより、非線形な微調整を行うこともできる。その後、入力信号Ｘｉ等に変化が生じ、ビタビ検出器から出力される２値信号が不安定な状態になった場合には、変化した入力信号Ｘｉ等のレベルに合わせてタップ係数と基準レベルの調整をやり直すこともできる。
【００６０】
［第２の実施形態］
（第２の実施形態の構成）
図４は、第２の実施形態によるＰＲＭＬ検出器１０ａ全体のブロック図である。図４において、図１に示す第１の実施形態によるＰＲＭＬ検出器１０全体の構成とほぼ同一である部分は、同一の符号を付し、重複する説明は省略する。図４に示す第２の実施形態によるＰＲＭＬ検出器１０ａは、係数レベル制御器３ａを備えている。また、ＳＥＴ信号が等化誤差タイミング生成器７から係数レベル制御器３ａには接続されていない。その他の構成はおおよそ第１に示す第１の実施形態によるＰＲＭＬ検出器１０全体の構成とほぼ同一である。
【００６１】
図５は、第２の実施形態における係数レベル制御器３ａのブロック図である。図５において、図２に示す第１の実施形態における係数レベル制御器３の構成とほぼ同一である部分は、同一の符号を付し、重複する説明は省略する。第１の実施形態では、相関演算を行うタップ係数の数（タップ数）、及び平均化演算を行う基準レベルの数と等しい数の係数レベル制御ユニット３０を設け、各係数レベル制御ユニット毎に加算器３２等の演算回路を設けていた。一方、第２の実施形態では、各基準レベル及び各タップ係数の演算を行う演算回路を共用化して、演算回路の回路規模をさらに削減している。例えば、第１の実施形態では、乗算器３９、加算器３８、加算器３２をそれぞれ５個の係数レベル制御ユニット３０毎に設けていた。これに対して、図５に示す第２の実施形態の係数レベル制御器３ａでは、タップ数、基準レベルの数によらず、乗算器３９、加算器３８、加算器３２の数は１つである。すなわち、各タップ係数の演算、各基準レベルの演算で乗算器３９、加算器３８、加算器３２を共用化し、時分割で各タップ係数の演算及び各基準レベルの演算を行っている。
【００６２】
図５において、タップ係数制御モード（選択信号Ｃ／Ｌがロウレベル）では、各タップの位相にあわせた等化器入力（Ｘｉ−Ｎ、Ｘｉ−Ｎ−１、Ｘｉ−Ｎ−２、Ｘｉ−Ｎ−３、Ｘｉ−Ｎ−４）がセレクタ３１０により１つ選択されて乗算器３９により等化誤差δｉとの乗算がなされる。これがセレクタ３１を通って加算器３２とレジスタ３４ａにより積分される。積分値を保持するレジスタ３４ａは各タップ分用意し、セレクタ３１１とセレクタ３１３により選択後加算器３２の入力にフィードバックされる。制御部３１４の制御に基づいて、セレクタ３１０と３１１が切り替わり各タップ係数の修正動作が時分割で実現される。タップ毎に設けられた複数のレジスタ３４ａに格納された値はそれぞれ、β倍されてタップ係数α０〜α４として出力される。
【００６３】
一方、基準レベル制御モード（選択信号Ｃ／Ｌがハイレベル）では、遅延器６により遅延された等化器出力Ｙｉ−Ｍが加算器３８、３２およびセレクタ３１を経由して選択的に積算される。各基準レベルに対応した設けられた複数のレジスタ３４ｂのうち制御信号ｅｎ＊（ｅｎ＊は、ｅｎ０〜ｅｎ４のいずれか）がハイレベルとなるものが選択的にセレクタ３１２より出力されてセレクタ３１３を経由してフィードバックされる。また、基準レベル毎に設けられた複数のレジスタ３４ｂに格納された値はそれぞれ、γ倍されて基準レベルＬ０〜Ｌ４として出力される。
【００６４】
（第２の実施形態の動作）
図６は、第２の実施形態によるＰＲＭＬ検出器の動作タイミングチャートである。図６をさらに用いて、第２の実施形態によるＰＲＭＬ検出器の動作について説明する。図６では特に係数レベル制御器３ａの制御に用いられる各信号のタイミングを示している。図６において、Ｃ／Ｌは選択信号、α０〜α４は係数レベル制御器３ａから出力される各タップ係数の値、Ｌ０〜Ｌ４は係数レベル制御器３ａから出力される各基準レベルの値、加算器３２出力は、加算器３２から出力される値である。
【００６５】
図６には、システムクロック信号は図示していないが、係数レベル制御器３ａはシステムクロックに同期して動作を行う。図６において、タイミングｔ０〜ｔ１、及びタイミングｔ２以降の選択信号Ｃ／Ｌがハイレベルのときは、基準レベル制御モードであり、基準レベルの平均化演算を行う。また、タイミングｔ０以前、及びタイミングｔ１〜ｔ２の選択信号Ｃ／Ｌがロウレベルのときは、タップ係数制御モードであり、タップ係数の相関演算を行う。
【００６６】
タイミングｔ０及びタイミングｔ２で選択信号Ｃ／Ｌがロウレベルからハイレベルに立ち上がりタップ係数制御モードから基準レベル制御モードに切り替わると、基準レベルの演算が開始され、基準レベルＬ０〜Ｌ４が更新される。また、タップ係数α０〜α４は基準レベル制御モードに切り替わる直前の値を保持する。
【００６７】
次に、タイミングｔ１で選択信号Ｃ／Ｌがハイレベルからロウレベルに立ち下がり基準レベル制御モードからタップ係数制御モードに切り替わると、基準レベルＬ０〜Ｌ４の更新は停止され、タップ係数の演算が開始され、タップ係数α０〜α４が更新される。
【００６８】
図３に示す第１の実施形態によるＰＲＭＬ検出器の動作タイミングチャートでは、タップ係数制御モード時に毎クロックごとに係数の修正が行われたが、図６に示す第２の実施形態によるＰＲＭＬ検出器の動作タイミングチャートでは、時分割演算を行うためα０→α１→α２→α３→α４→α０のようにある時刻で１つのタップ係数だけが更新される。従って全体のタップ係数の収束時間が長くなる。一方、基準レベル制御動作は時定数が長くなることはない。これは基準レベルの平均化動作で２つのレベルが同時に更新されることがないためである。
【００６９】
（第２の実施形態の効果）
第２の実施形態でも第１の実施形態と同様の効果が得られるが、特に第２の実施形態固有の効果について説明する。
【００７０】
第２の実施形態では、適応等化器によるタップ係数の自動制御と、適応ビタビ検出器による基準レベルの自動制御におけるタップ係数の相関演算と基準レベルの平均化演算を共通の加算器を用いて演算することに加えて、複数のタップ係数の相関演算と複数の基準レベルの平均化演算を共通の加算器を時分割に用いて共用化している。従って、第１の実施形態よりさらに、係数レベル制御器の回路規模を小さく抑えることができる。
【００７１】
この場合、図６を用いて説明したように適応等化時のタップ係数の係数収束時間は第１の実施形態に比べてタップ係数の桁数倍の時間がかかることになる。通常タップ係数は比較的ゆっくりと追従させる場合が多くタップ係数の追従を多少遅くしても性能的になんら変わらないことが多い。また、適応ビタビ動作での基準レベルの更新は、同時に複数の基準レベルを更新する必要はないので、複数の基準レベルの更新を時分割で行っても特に、応答が遅くなることはない。
【００７２】
なお、図５に示す第２の実施形態の構成では、加算器３２は、タップ係数の演算と基準レベルの演算で共通であるが、内部レジスタは、タップ係数を保持する内部レジスタ３４ａと基準レベルを保持する内部レジスタ３４ｂをそれぞれ別々に設けているため、内部レジスタ３４ａ、３４ｂ以外に、タップ係数値や基準レベル値を保持するレジスタ（図２のレジスタ３５、３６等）を設ける必要がなく、タップ係数制御モードと基準レベル制御モードとの切替時にＳＥＴ信号によって初期化する必要がない。
【００７３】
［第３の実施形態］
図７は、第３の実施形態による光ディスク装置全体のブロック図である。図７において、図１に示す第１の実施形態によるＰＲＭＬ検出器、図４に示す第２の実施形態によるＰＲＭＬ検出器と同一である部分については、同一の符号を付し、重複する説明は省略する。図７において、光ディスク５０１は、ＢＤ、ＢＤＸＬなどの多層ＢＤ、ＤＶＤなどの光ディスクである。光ディスク装置５０は、光ディスク５０１に書きこまれている情報を少なくとも読み出す機能を有する装置である。光ディスク装置５０は、光ディスク５０１に情報を書き込む機能を有していてもよいが、図７では、光ディスク５０１に情報を書き込む機能及びその機能に関連する構成については、省略している。
【００７４】
光ディスク装置５０の内部の構成について説明する。光ヘッド５１は、光ディスク５０１の表面に光、紫外線、赤外線等のレーザーを照射し、反射光を検出し、電気信号に変換する。サーボ５３は、光ヘッド５１を駆動する。また、光ディスク装置５０には、光ディスクを所定の速度で回転させる機能が備わっているが、ここではその機能の説明は省略する。プリアンプ（ＲＦＡＭＰ）５２は、光ヘッド５１により検出された電気信号を増幅する。ＰＬＬ回路５４は、プリアンプ５２により増幅された信号からクロック信号を検出し、クロック信号に同期した信号をＡ／Ｄコンバータ５５に供給する。Ａ／Ｄコンバータ５５は、プリアンプ５２により増幅された信号をＰＬＬ回路５４が検出したクロック信号に同期してデジタル信号に変換してＰＲＭＬ検出器１０ａに入力信号Ｘｉとして供給する。Ａ／Ｄコンバータ５５出力からデジタル的に位相誤差および周波数制御値を生成し、Ｄ／Ａコンバーター出力でＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）を制御してサンプリングクロックを生成するＰＬＬ構成でもよい。また固定周波数のクロックでサンプリング後にリサンプラにより位相タイミングを制御するサンプル補間型のＰＬＬ方式でも構わない。
【００７５】
ＰＲＭＬ検出器１０ａは、すでに第２の実施形態で説明したＰＲＭＬ検出器１０ａと同一である。ＰＲＭＬ検出器１０ａの内部の構成については、すでに第２の実施形態で説明済みであるので省略する。同期判定器５６は、ＰＬＬ回路５４の状態から光ディスク５０１から同期した情報が検出できているか否かを判定する。例えばＰＬＬ回路５４内の位相誤差信号を平均化し、その最大振幅を特定閾値で判別するなどの方法でもよい。光ディスク５０１から同期した情報が検出できていない場合は、ＰＲＭＬ検出器１０ａの係数レベル制御器３ａをリセットし、係数レベル制御器３ａが保持しているタップ係数α０〜α４、基準レベルＬ０〜Ｌ４を初期設定する。
【００７６】
一方、同期判定器５６は、光ディスク５０１から同期した情報が検出できていると判定した場合、係数レベル制御器３ａのリセット状態を解除する。すると、ＰＲＭＬ検出器１０ａは、入力信号Ｘｉのレベル等に応じて適応等化、適応ビタビ検出を行い、復号した信号を２値データとして出力する。光ディスク装置５０としては、さらに２値データから音声や画像を再生する機能が含まれるが図７ではその機能の説明は省略している。
【００７７】
［第３の実施形態の第１の変形例］
図８は、第３の実施形態の第１の変形例による光ディスク装置５０ａ全体のブロック図である。図７の第３の実施形態の光ディスク装置５０の同期判定器５６は、ＰＬＬ回路５４の状態により、光ディスク５０１から同期した情報が検出できているか否かを判定していたが、図８の光ディスク装置５０ａの同期判定器５６ａは、ビタビ検出器２が復号した２値データに含まれる同期信号から同期状態を判定している。この同期信号はＤＶＤでは１４８８チャネルクロック周期毎に埋め込まれたＳＹＮＣパタンとし、その連続性より同期状態を判別する構成でもよい。第１の変形例の光ディスク装置５０ａは、同期判定器５６ａの入力信号が第３の実施形態の実施形態の光ディスク装置５０と異なるだけであり、その他の構成は、図７に示す第３の実施形態の光ディスク装置５０と同一である。
【００７８】
［第３の実施形態の第２の変形例］
図９は、第３の実施形態の第２の変形例による光ディスク装置５０ｂ全体のブロック図である。図９の光ディスク装置５０ｂの同期判定器５６ｂは、ＰＬＬ回路５４の出力信号とビタビ検出器２が復号した２値データに含まれる同期信号の両方から同期状態を判定している。第２の変形例の光ディスク装置５０ｂは、同期判定器５６ｂの入力信号が第３の実施形態の実施形態の光ディスク装置５０と異なるだけであり、その他の構成は、図７に示す第３の実施形態の光ディスク装置５０と同一である。
【００７９】
なお、上記図７乃至図９の光ディスク装置（５０、５０ａ、５０ｂ）では、ＰＲＭＬ検出器として第２の実施形態のＰＲＭＬ検出器１０ａを用いる例について説明したが、ＰＲＭＬ検出器として第１の実施形態のＰＲＭＬ検出器１０を第２の実施形態のＰＲＭＬ検出器１０ａに代えて用いることももちろん可能である。
【００８０】
上記第３の実施形態及びその変形例の光ディスク装置（５０、５０ａ、５０ｂ）によれば、適応等化する等化器と適応ビタビ検出器が備わっているので、光ディスクの記録密度が高密度である場合や、光ディスク５０１が多層のディスクである場合にも、確実に光ディスク５０１の情報が再生できる。さらに、適応等化器のタップ係数の相関演算と、適応ビタビの基準レベルの平均化演算を共通の加算器を用いて演算するので回路規模の増大を抑えることができる。
【００８１】
さらに、光ディスク５０１から同期した情報が検出できていないときは、適応等化器のタップ係数と適応ビタビの基準レベルを初期化するので、常に安定した動作を行うことができる。
【００８２】
上記第３の実施形態及びその変形例では、光ディスク５０１から得られた情報を再生する装置にＰＲＭＬ検出器を応用する実施形態について説明したが、第１、第２の実施形態のＰＲＭＬ検出器は、例えば磁気ディスク装置などの光ディスク以外の媒体から入力した信号や伝送された信号に含まれるデジタル情報を検出する情報検出装置に用いることも可能である。
【００８３】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８４】
１、２０１、４０１：等化器
２、２０２、４０２：ビタビ検出器
３、３ａ：係数レベル制御器
４、４０４：遅延器
５、２０５、４０５：遅延器
６、２０６、４０６：遅延器
７：等化誤差タイミング生成器
１０、１０ａ：ＰＲＭＬ検出器
３０：係数レベル制御ユニット
３１、３３、３７、３１０、３１１、３１２、３１３：セレクタ
３２、３８：加算器
３４、３４ａ、３４ｂ：レジスタ
３５、３６：レジスタ
３９：乗算器
５０、５０ａ、５０ｂ：光ディスク装置
５１：光ヘッド
５２：プリアンプ
５３：アクチュエータサーボ
５４：ＰＬＬ回路
５５：Ａ／Ｄ変換器
５６、５６ａ、５６ｂ：同期判定器
１０１：遅延回路
１０２：ブランチメトリック演算回路
１０３：ＡＳＣ回路
１０４：パスメモリ
１０５：データ推定回路
１０６：目標値演算回路
１１０、１１１：加算器
１１２：レジスタ
１１３、１１４：係数乗算器
２０３、４０９：等化誤差生成器
２０４、４０８：相関器
３１４：制御部
３１５：デコーダ
４０９：等化誤差生成器
４１０：デコーダ
４１１：平均化回路（ＬＰＦ）
５０１：光ディスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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