(57)【要約】【課題】リーク電流の小さい炭化珪素半導体装置を提供する。【解決手段】第１の層２はｎ型を有する。第２の層３は、第１の層２上にエピタキシャルに形成された、ｐ型を有する層である。第３の層４は、第２の層３上に設けられた、ｎ型を有する層である。ドナー型不純物の濃度をＮＤと定義し、アクセプタ型不純物の濃度をＮＡと定義する。第１の層２と第２の層３との界面から第１の層２への深さ方向における位置をＤ１と定義する。１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内である。第３の層４および第２の層３を貫通して第１の層２に達するゲート溝６が設けられている。ゲート絶縁膜８はゲート溝６の内壁を被覆している。ゲート電極９はゲート溝６内にゲート絶縁膜８を介して埋め込まれている。【選択図】図１
2013069964.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型を有する第１の層と、第１の層上にエピタキシャルに形成された、ｐ型を有する第２の層と、第２の層上に設けられた、ｎ型を有する第３の層と、を含む炭化珪素層を備え、
前記炭化珪素層中のドナー型不純物の濃度をＮＤと定義し、前記炭化珪素層中のアクセプタ型不純物の濃度をＮＡと定義し、前記第１の層と前記第２の層との界面から前記第１の層への深さ方向における位置をＤ１と定義して、１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内であり、
前記炭化珪素層には、前記第３の層および前記第２の層を貫通して前記第１の層に達するゲート溝が設けられており、さらに
前記ゲート溝の内壁を被覆するゲート絶縁膜と、
前記ゲート溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極とを備える、炭化珪素半導体装置。
【請求項２】
ｎ型を有する第１の層と、第１の層上に設けられた、ｐ型を有する第２の層と、第２の層上にエピタキシャルに形成された、ｎ型を有する第３の層と、を含む炭化珪素層を備え、
前記炭化珪素層中のドナー型不純物の濃度をＮＤと定義し、前記炭化珪素層中のアクセプタ型不純物の濃度をＮＡと定義し、前記第２の層と前記第３の層との界面から前記第２の層への深さ方向における位置をＤ２と定義して、１≦ＮＡ／ＮＤ≦１００となるＤ２が１μｍ以内であり、
前記炭化珪素層には、前記第３の層および前記第２の層を貫通して前記第１の層に達するゲート溝が設けられており、さらに
前記ゲート溝の側壁を被覆するゲート絶縁膜と、
前記ゲート溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極とを備える、炭化珪素半導体装置。
【請求項３】
ｎ型を有する第１の層と、第１の層上にエピタキシャルに形成された、ｐ型を有する第２の層と、第２の層上にエピタキシャルに形成された、ｎ型を有する第３の層と、を含む炭化珪素層を備え、
前記炭化珪素層中のドナー型不純物の濃度をＮＤと定義し、前記炭化珪素層中のアクセプタ型不純物の濃度をＮＡと定義し、前記第１の層と前記第２の層との界面から前記第１の層への深さ方向における位置をＤ１と定義して、１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内であり、前記第２の層と前記第３の層との界面から前記第２の層への深さ方向における位置をＤ２と定義して、１≦ＮＡ／ＮＤ≦１００となるＤ２が１μｍ以内であり、
前記炭化珪素層には、前記第３の層および前記第２の層を貫通して前記第１の層に達するゲート溝が設けられており、さらに
前記ゲート溝の内壁を被覆するゲート絶縁膜と、
前記ゲート溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極とを備える、炭化珪素半導体装置。
【請求項４】
前記炭化珪素層の主面に対する前記ゲート溝の前記側壁の角度は５０度以上７０度以下である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記炭化珪素層は六方晶および立方晶のいずれかの結晶型を有し、前記ゲート溝の前記側壁は、前記炭化珪素層の結晶型が六方晶の場合には実質的に{０−３３−８}面および{０−１１−４}面のいずれか一方を含み、前記炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含む、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化半導体装置に関し、より特定的には、ゲート電極を有する炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
特開平７−３２６７５５号公報（特許文献１）は、トレンチゲート型パワーＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）を開示している。このＭＯＳＦＥＴにおいて、ｎ+型単結晶ＳｉＣ基板上に、ｎ型エピタキシャル層とｐ型エピタキシャル層とが順次積層されている。ｐ型エピタキシャル層の表面における所定領域には、半導体領域としてのｎ+ソース領域が形成されている。また、ｐ型エピタキシャル層の表面の所定位置にトレンチが形成されている。このトレンチは、ｎ+ソース領域とｐ型エピタキシャル層を貫通しｎ型エピタキシャル層に達し、ｐ型エピタキシャル層の表面に垂直な側面およびｐ型エピタキシャル層の表面に平行な底面を有する。ｎ+ソース領域の形成方法としては、ｐ型エピタキシャル層に対するマスク材を用いたイオン注入法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−３２６７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記公報には、ｎ型エピタキシャル層とｐ型エピタキシャル層との境界の詳細な形態に関する記載がない。一般にｎ型エピタキシャル層とｐ型エピタキシャル層とを順次積層した場合、それらの境界近傍には、ドナー型不純物とアクセプタ型不純物とが混在することで互いに相殺し合う領域が形成される。この境界近傍はｐｎ接合にともなう空乏層が形成される領域であり、この領域に、実効的な不純物濃度が低い領域、すなわち生成電流が生じやすい領域、が厚く形成されていると、生成電流の増大に起因してリーク電流が大きくなってしまう。
【０００５】
また上記公報によれば、ｎ+ソース領域はｐ型エピタキシャル層の上部へのイオン注入によって形成される。よって注入後、ｐ型エピタキシャル層のうちｎ+ソース領域に面する部分に、イオン注入による格子欠陥が生じる。すなわち、ｐ型エピタキシャル層およびｎ+ソース領域の境界近傍の空乏層における格子欠陥が増大する。この結果、空乏層における生成電流が増大し、よってリーク電流が大きくなってしまう。
【０００６】
またｎ+ソース領域がイオン注入によって形成される際に、この形成のためのドナー型不純物が、ｐ型エピタキシャル層のｎ+ソース領域の面する部分にも、ある程度注入されてしまう。このドナー型不純物に相殺されることで、ｐ型エピタキシャル層のｎ+ソース領域に面する部分の実効的なアクセプタ型不純物密度が低下してしまう。この結果、ｐ型エピタキシャル層とｎ+ソース領域との境界近傍に、実効的な不純物濃度が低い領域、すなわち生成電流が生じやすい領域、が厚く形成されてしまう。よって生成電流に起因したリーク電流が大きくなってしまう。
【０００７】
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、リーク電流の小さい炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一の局面に従う炭化珪素半導体装置は、炭化珪素層と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素層は第１〜第３の層を含む。第１の層はｎ型を有する。第２の層は、第１の層上にエピタキシャルに形成された、ｐ型を有する層である。第３の層は、第２の層上に設けられた、ｎ型を有する層である。炭化珪素層中のドナー型不純物の濃度をＮＤと定義し、炭化珪素層中のアクセプタ型不純物の濃度をＮＡと定義する。第１の層と第２の層との界面から第１の層への深さ方向における位置をＤ１と定義する。１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内である。炭化珪素層には、第３の層および第２の層を貫通して第１の層に達するゲート溝が設けられている。ゲート絶縁膜はゲート溝の内壁を被覆している。ゲート電極はゲート溝内にゲート絶縁膜を介して埋め込まれている。
【０００９】
上記一の局面に従う炭化珪素半導体装置によれば、１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内であるので、第１および第２の層の境界から深さ方向において第１の層に向かって十分に急峻に、アクセプタ型不純物濃度に対するドナー型不純物濃度の比が増大している。よって、第１の層のうち第２の層に面する部分に、実効的な不純物濃度の低い領域が厚く形成されることを避けることができる。つまり、生成電流が生じやすい領域が厚く形成されることを避けることができる。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
【００１０】
本発明の他の局面に従う炭化珪素半導体装置は、炭化珪素層と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素層は第１〜第３の層を含む。第１の層はｎ型を有する。第２の層は、第１の層上に設けられた、ｐ型を有する層である。第３の層は、第２の層上にエピタキシャルに形成された、ｎ型を有する層である。炭化珪素層中のドナー型不純物の濃度をＮＤと定義し、炭化珪素層中のアクセプタ型不純物の濃度をＮＡと定義する。第２の層と第３の層との界面から第２の層への深さ方向における位置をＤ２と定義する。１≦ＮＡ／ＮＤ≦１００となるＤ２が１μｍ以内である。炭化珪素層には、第３の層および第２の層を貫通して第１の層に達するゲート溝が設けられている。ゲート絶縁膜はゲート溝の内壁を被覆している。ゲート電極はゲート溝内にゲート絶縁膜を介して埋め込まれている。
【００１１】
上記他の局面に従う炭化珪素半導体装置によれば、ｎ型を有する第３の層がエピタキシャルに形成されるので、第３の層にｎ型を付与するためのイオン注入を行う必要がない。よって第２の層のうち第３の層に面する部分に、イオン注入による格子欠陥が生じることを避けることができる。これにより、第２および第３の層の境界近傍の空乏層における格子欠陥に起因した生成電流が抑制される。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
【００１２】
また、１≦ＮＡ／ＮＤ≦１００となるＤ２が１μｍ以内であるので、第２および第３の層の境界から深さ方向において第２の層に向かって十分に急峻に、ドナー型不純物濃度に対するアクセプタ型不純物濃度の比が増大している。よって、第２の層のうち第３の層に面する部分に、実効的な不純物濃度の低い領域が厚く形成されることを避けることができる。つまり、生成電流が生じやすい領域が厚く形成されることを避けることができる。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
【００１３】
本発明のさらに他の局面に従う炭化珪素半導体装置は、炭化珪素層と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素層は第１〜第３の層を含む。第１の層はｎ型を有する。第２の層は、第１の層上にエピタキシャルに形成された、ｐ型を有する層である。第３の層は、第２の層上にエピタキシャルに形成された、ｎ型を有する層である。炭化珪素層中のドナー型不純物の濃度をＮＤと定義し、炭化珪素層中のアクセプタ型不純物の濃度をＮＡと定義する。第１の層と第２の層との界面から第１の層への深さ方向における位置をＤ１と定義する。１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内である。第２の層と第３の層との界面から第２の層への深さ方向における位置をＤ２と定義する。１≦ＮＡ／ＮＤ≦１００となるＤ２が１μｍ以内である。炭化珪素層には、第３の層および第２の層を貫通して第１の層に達するゲート溝が設けられている。ゲート絶縁膜はゲート溝の内壁を被覆している。ゲート電極はゲート溝内にゲート絶縁膜を介して埋め込まれている。
【００１４】
上記さらに他の局面に従う炭化珪素半導体装置によれば、ｎ型を有する第３の層がエピタキシャルに形成されるので、第３の層にｎ型を付与するためのイオン注入を行う必要がない。よって第２の層のうち第３の層に面する部分に、イオン注入による格子欠陥が生じることを避けることができる。これにより、第２および第３の層の境界近傍の空乏層における格子欠陥に起因した生成電流が抑制される。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
【００１５】
また、１≦ＮＤ／ＮＡ≦５０となるＤ１が１μｍ以内であるので、第１および第２の層の境界から深さ方向において第１の層に向かって十分に急峻に、アクセプタ型不純物濃度に対するドナー型不純物濃度の比が増大している。よって、第１の層のうち第２の層に面する部分に、実効的な不純物濃度の低い領域が厚く形成されることを避けることができる。つまり、生成電流が生じやすい領域が厚く形成されることを避けることができる。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
【００１６】
また、１≦ＮＡ／ＮＤ≦１００となるＤ２が１μｍ以内であるので、第２および第３の層の境界から深さ方向において第２の層に向かって十分に急峻に、ドナー型不純物濃度に対するアクセプタ型不純物濃度の比が増大している。よって、第２の層のうち第３の層に面する部分に、実効的な不純物濃度の低い領域が厚く形成されることを避けることができる。つまり、生成電流が生じやすい領域が厚く形成されることを避けることができる。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
【００１７】
なお、「エピタキシャルに形成された、ｐ型を有する層」とは、ｐ型を付与するためのアクセプタ型不純物がエピタキシャル成長と同時に添加されている層のことを意味する。また「エピタキシャルに形成された、ｎ型を有する層」とは、ｎ型を付与するためのドナー型不純物がエピタキシャル成長と同時に添加されている層のことを意味する。
【００１８】
好ましくは、炭化珪素層の主面に対するゲート溝の側壁の角度は５０度以上７０度以下である。
【００１９】
好ましくは、炭化珪素層は六方晶および立方晶のいずれかの結晶型を有する。そしてゲート溝の側壁は、炭化珪素層の結晶型が六方晶の場合には実質的に{０−３３−８}面および{０−１１−４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１００}面を含む。
【発明の効果】
【００２０】
本発明によれば、リーク電流の小さい炭化珪素半導体装置を得ることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施の形態における炭化珪素半導体装置を示す断面模式図である。
【図２】図１に示した炭化珪素半導体装置が有する炭化珪素層の不純物濃度プロファイルの例を示すグラフ図である。
【図３】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図４】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図５】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図６】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図７】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図８】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図９】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１０】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１１】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１２】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１３】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１４】図１に示した炭化珪素半導体装置の変形例を示す断面模式図である。
【図１５】炭化珪素層の側壁の部分拡大断面模式図である。
【発明を実施するための形態】
【００２２】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中における結晶学的説明においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００２３】
図１を参照して、本実施の形態における炭化珪素半導体装置は、傾斜した側壁を有するゲート溝を利用した縦型のデバイスである縦型ＭＯＳＦＥＴである。この半導体装置は、ｎ型の導電型を有する基板１と、基板１の主面（図中、上面）上にエピタキシャルに形成された炭化珪素層とを有する。
【００２４】
基板１は結晶型が六方晶の炭化珪素あるいは結晶型が立方晶の炭化珪素からなる。基板１の主面は、好ましくは、{０００−１}面、またはこの面から数度傾いた面であり、より好ましくは、（０００−１）面、またはこの面から数度傾いた面である。
【００２５】
これに対応して、基板１上にエピタキシャルに形成される炭化珪素層も、結晶型が六方晶の炭化珪素あるいは結晶型が立方晶の炭化珪素からなり、また同様の主面を有する。炭化珪素層は、導電型がｎ型である耐圧保持層２（第１の層）と、導電型がｐ型であるｐ型ボディ層３（第２の層）と、導電型がｎ型であるｎ型ソースコンタクト層４（第３の層）と、導電型がｐ型であるコンタクト領域５とを有する。
【００２６】
耐圧保持層２は、基板１の一方の主面上にエピタキシャルに形成された、ｎ型を有する層である。ｐ型ボディ層３は、耐圧保持層２上に形成された、ｐ型を有する層である。ｎ型ソースコンタクト層４は、ｐ型ボディ層３上にエピタキシャルに形成された、ｎ型を有する層である。ｎ型ソースコンタクト層４に取り囲まれるように、ｐ型のコンタクト領域５がイオン注入によって形成されている。
【００２７】
またこの半導体装置は、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、ソース電極１２と、ソース配線電極１３と、ドレイン電極１４と、裏面保護電極１５とを有する。
【００２８】
ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２を部分的に除去することによりゲート溝６が形成されている。言い換えれば、炭化珪素層には、ｎ型ソースコンタクト層４およびｐ型ボディ層３を貫通して耐圧保持層２に達するゲート溝６が設けられている。ゲート溝６の側壁は基板１の主面（図中、上面）に対して傾斜している。言い換えると、ゲート溝６の側壁は炭化珪素層の主面（図中、上面）に対して傾斜している。好ましくは、炭化珪素層の主面に対するゲート溝６の側壁の角度は５０度以上７０度以下である。炭化珪素層の、傾斜した側壁により囲まれた凸部（ｎ型ソースコンタクト層４およびコンタクト領域５の上部）の平面形状は、基板１の結晶型が六方晶である場合にはたとえば六角形になっていてもよい。また、基板１の結晶型が立方晶である場合、上記凸部の平面形状はたとえば四角形状となっていてもよい。
【００２９】
ゲート溝６の内壁、すなわち、側壁および底壁上は、ゲート絶縁膜８によって被覆されている。このゲート絶縁膜８はｎ型ソースコンタクト層４の上部表面上にまで延在している。このゲート絶縁膜８を介して、ゲート溝６の内にゲート電極９が埋め込まれている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
【００３０】
ゲート絶縁膜８のうちｎ型ソースコンタクト層４の上部表面上に延在する部分と、ゲート電極９とを覆うように、層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層４の一部とｐ型のコンタクト領域５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。また、基板１において耐圧保持層２が形成された主面とは反対側の裏面上には、ドレイン電極１４が形成されている。このドレイン電極１４はオーミック電極である。このドレイン電極１４において、基板１と対向する面とは反対側の面上に裏面保護電極１５が形成されている。
【００３１】
次に図２を参照して、上述した炭化珪素層の不純物濃度プロファイルの例について説明する。縦軸は、単位体積当たり不純物濃度Ｎを表しており、実線がドナー型不純物の濃度ＮＤを、破線がアクセプタ型不純物の濃度ＮＡを表している。横軸は、炭化珪素層の表面（図中、ｎ型ソースコンタクト層４の上面）からの深さＤＰを表している。また領域Ｌ３はｎ型ソースコンタクト層４（第３の層）に対応し、領域Ｌ２はｐ型ボディ層３（第２の層）に対応し、領域Ｌ１は耐圧保持層２（第１の層）に対応している。
【００３２】
領域Ｌ１とＬ２との境界（耐圧保持層２とｐ型ボディ層３との界面）に対応している深さＤＰ＝Ｉ１において、濃度ＮＤおよびＮＡが互いに等しく、言い換えればＮＤ／ＮＡ＝１が満たされている。深さＤＰが深さＩ１より深くなるほどＮＤ／ＮＡは増大していき、深さＤＰ＝Ｅ１において５０に達する。よって領域Ｌ１とＬ２との境界から領域Ｌ１への位置をＤ１と定義すると（図１の矢印）、１≦ＮＤ／ＮＡ≦５０となる位置Ｄ１は、差分Ｅ１−Ｉ１以内にある。差分Ｅ１−Ｉ１は１μｍ以下であり、好ましくは０．２μｍ以下である。
【００３３】
この構成により、領域Ｌ１およびＬ２の境界の深さＩ１（すなわち耐圧保持層２およびｐ型ボディ層３の界面）から領域Ｌ１に向かって十分に急峻にＮＤ／ＮＡが増大している。よって、耐圧保持層２のうちｐ型ボディ層３に面する部分に、実効的な不純物濃度の低い領域が厚く形成されることを避けることができる。つまり、生成電流が生じやすい領域が厚く形成されることを避けることができる。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
【００３４】
上記のように差分Ｅ１−Ｉ１を１μｍ以下、好ましくは０．２μｍ以下、とすることは、領域Ｌ２においてｐ型ボディ層３を、十分に制御された条件下でエピタキシャルに形成することで可能となる。この場合、ｐ型ボディ層３にｐ型を付与するためのアクセプタ型不純物はエピタキシャル成長中に添加されるので、ｐ型ボディ層３にｐ型を付与するためのイオン注入を行う必要がない。よって耐圧保持層２のうちｐ型ボディ層３に面する部分に、イオン注入による格子欠陥が生じることを避けることができる。これにより、耐圧保持層２およびｐ型ボディ層３の境界近傍の空乏層における格子欠陥に起因した生成電流が抑制される。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
【００３５】
領域Ｌ２とＬ３との境界（ｐ型ボディ層３とｎ型ソースコンタクト層４との界面）に対応している深さＤＰ＝Ｉ２において、濃度ＮＤおよびＮＡが互いに等しく、言い換えればＮＡ／ＮＤ＝１が満たされている。深さＤＰが深さＩ２より深くなるほどＮＡ／ＮＤは増大していき、深さＤＰ＝Ｅ２において１００に達する。よって領域Ｌ２とＬ３との境界から領域Ｌ２への位置をＤ２と定義すると（図１の矢印参照）、１≦ＮＡ／ＮＤ≦１００となる位置Ｄ２は、差分Ｅ２−Ｉ２以内にある。差分Ｅ２−Ｉ２は１μｍ以下であり、好ましくは０．２μｍ以下である。
【００３６】
この構成により、領域Ｌ２およびＬ３の境界の深さＩ２（すなわちｐ型ボディ層３およびｎ型ソースコンタクト層４の界面）から領域Ｌ２に向かって十分に急峻にＮＡ／ＮＤが増大している。よって、ｐ型ボディ層３のうちｎ型ソースコンタクト層４に面する部分に、実効的な不純物濃度の低い領域が厚く形成されることを避けることができる。つまり、生成電流が生じやすい領域が厚く形成されることを避けることができる。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
【００３７】
上記のように差分Ｅ２−Ｉ２を１μｍ以下、好ましくは０．２μｍ以下、とすることは、領域Ｌ３においてｎ型ソースコンタクト層４を、十分に制御された条件下でエピタキシャルに形成することで可能となる。この場合、ｎ型ソースコンタクト層４にｎ型を付与するためのドナー型不純物はエピタキシャル成長中に添加されるので、ｎ型ソースコンタクト層４にｎ型を付与するためのイオン注入を行う必要がない。よってｐ型ボディ層３のうちｎ型ソースコンタクト層４に面する部分に、イオン注入による格子欠陥が生じることを避けることができる。これにより、ｐ型ボディ層３およびｎ型ソースコンタクト層４の境界近傍の空乏層における格子欠陥に起因した生成電流が抑制される。これにより炭化珪素半導体装置のリーク電流を抑制することができる。
【００３８】
また図１に示した半導体装置においては、ゲート溝６の側壁が傾斜するとともに、当該側壁は、ｐ型ボディ層３などを構成する炭化珪素の結晶型が六方晶の場合には実質的に{０−３３−８}面および{０−１１−４}面のいずれか一方となっている。また、ｐ型ボディ層３などを構成する炭化珪素の結晶型が立方晶の場合には、当該ゲート溝６の傾斜した側壁は実質的に{１００}面となっている。図１から分かるように、これらのいわゆる半極性面となっている側壁を半導体装置の能動領域であるチャネル領域として利用することができる。そして、これらの側壁は安定な結晶面であるため、当該側壁をチャネル領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、リーク電流を十分低減できるとともに、高い耐圧を得ることができる。
【００３９】
次に半導体装置の動作について簡単に説明する。図１を参照して、ゲート電極９にしきい値以下の電圧を与えた状態、すなわちオフ状態では、ｐ型ボディ層３と導電型がｎ型である耐圧保持層２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極９に正の電圧を印加すると、ｐ型ボディ層３においてゲート絶縁膜８と接触する領域の近傍であるチャネル領域において、反転層が形成される。その結果、ｎ型ソースコンタクト層４と耐圧保持層２とが電気的に接続された状態となる。この結果、ソース電極１２とドレイン電極１４との間に電流が流れる。
【００４０】
次に、図３〜図１３を参照して、図１に示した本実施の形態における炭化珪素半導体装置の製造方法を説明する。
【００４１】
まず、図３を参照して、炭化珪素からなる基板１の主面上に、導電型がｎ型である炭化珪素のエピタキシャル層を形成する。当該エピタキシャル層は耐圧保持層２となる。耐圧保持層２を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical  Vapor  Deposition）法により実施することができる。また、このとき導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。この耐圧保持層２のドナー型不純物の濃度は、たとえば５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下とすることができる。
【００４２】
次に、図４に示すように、導電型がｐ型である炭化珪素のエピタキシャル層を形成する。当該エピタキシャル層はｐ型ボディ層３となる。ｐ型ボディ層３を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとしてたとえば水素ガスを用いたＣＶＤ法により実施することができる。また、このとき導電型がｐ型の不純物としてたとえばアルミニウム（Ａｌ）を導入することが好ましい。
【００４３】
次に、図５に示すように、導電型がｎ型である炭化珪素のエピタキシャル層を形成する。当該エピタキシャル層の一部は、ｎ型ソースコンタクト層４となる。このエピタキシャル成長は、たとえば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとしてたとえば水素ガスを用いたＣＶＤ法により実施することができる。また、このとき導電型がｎ型の不純物としてたとえばリンを導入することが好ましい。
【００４４】
次に、図６に示すように、ｎ型ソースコンタクト層４上に、すなわち炭化珪素層の主面（図中、上面）上に、マスク層１７が堆積法によって形成される。ここで堆積法とは、形成される膜の材料のすべてが外部から供給されることを特徴とする方法である。よって堆積法は、熱酸化法、すなわち、膜が形成されることになる領域に既に存在していた元素を材料の一部として利用する方法を含まない。堆積法としては、たとえば、ＣＶＤ法、スパッタ法、または抵抗加熱型蒸着法を用いることができる。好ましくは、マスク層１７を形成する工程は、酸化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、および窒化ガリウムの少なくともいずれかを含む材料を堆積させることによって行われる。
【００４５】
次に、図７に示すように、マスク層１７がパターニングされる。マスク層１７のパターニングは、たとえばフォトリソグラフィ法によって行われ得る。なお、マスク層１７の開口パターンの幅は、たとえば０．１μｍ以上２μｍ以下である。
【００４６】
次に、図８に示すように、マスク層１７をマスクとして用いて、ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２の一部を、スパッタリング作用（物理的エッチング作用）を有するエッチングにより除去する。このようなエッチング方法としては、たとえば、イオンミリングまたは、反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、図１のゲート溝６が形成されるべき領域に、ゲート溝６の形成に先立って、その側壁が基板１の主面に対してほぼ垂直な縦溝１６が形成される。
【００４７】
次に、図９に示すように、熱エッチングが行われる。具体的には、炭化珪素層に反応ガスを接触させながら炭化珪素層を加熱する処理が行われる。これにより耐圧保持層２、ｐ型ボディ層３およびｎ型ソースコンタクト層４において所定の結晶面が表出させられる。言い換えると、図８に示した縦溝１６の側壁に対して熱エッチングを行なうことにより、図９に示すように基板１の主面に対して傾斜した側壁２０を有するゲート溝６を形成することができる。
【００４８】
所定の結晶面を形成するために好ましくは反応性ガスとして酸素ガスと塩素ガスとの混合ガスが用いられる。混合ガスの供給において、塩素の流量に対する酸素の流量の比率は、好ましくは０．１以上２．０以下とされ、より好ましくは０．２５以上とされる。なお反応ガスは、上述した塩素ガスと酸素ガスとに加えてキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。
【００４９】
また熱エッチングにおける熱処理温度は、好ましくは７００℃以上１２００℃以下とされる。熱処理温度を７００℃以上とすることで、ＳｉＣのエッチング速度７０μｍ／ｈｒ程度を確保し得る。下限温度は、より好ましくは８００℃以上とされ、さらに好ましくは９００℃以上とされる。上限温度は、より好ましくは１１００℃以下とされ、さらに好ましくは１０００℃以下とされる。また、この場合にマスク層１７の材料として酸化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、または窒化ガリウムを用いると、マスク層１７の材料に対するＳｉＣのエッチング選択比を極めて大きくすることができるので、ＳｉＣのエッチング中のマスク層１７の消耗を抑制することができる。
【００５０】
なお、この側壁２０に表出する結晶面はたとえば{０−３３−８}面となっている。つまり、上述した条件のエッチングにおいては、エッチング速度の最も遅い結晶面である{０−３３−８}面がゲート溝６の側壁２０として自己形成される。この結果、図９に示すような構造を得る。なお、側壁２０を構成する結晶面は{０−１１−４}面となっていてもよい。また、耐圧保持層２などを構成する炭化珪素の結晶型が立方晶である場合には、側壁２０を構成する結晶面は{１００}面であってもよい。好ましくは、{０−３３−８}面としては（０−３３−８）面が用いられ、また{０−１１−４}面としては（０−１１−４）面が用いられる。
【００５１】
なお、縦溝１６の側壁に加工変質層が存在していた場合、上記熱エッチング工程の時間を十分長くすることにより当該加工変質層は除去され得る。変質層の除去をより確実にするためには、縦溝１６の側壁に対する熱エッチングを０．１μｍ以上の深さに渡って行うことが好ましい。
【００５２】
次に、マスク層１７をエッチングなど任意の方法により除去する。以上によりゲート溝６が形成される。
【００５３】
その後、ゲート溝６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように、所定のパターンを有するイオン注入マスク（図示せず、たとえば厚さ１μｍ程度のＳｉＯ2膜）を、フォトリソグラフィ法およびドライエッチングを用いて形成する。イオン注入マスクとしては、ゲート溝６の底部およびｎ型ソースコンタクト層４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このイオン注入マスクをマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、ゲート溝６の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層４の一部領域に導電型がｐ型のコンタクト領域５を形成する。その後イオン注入マスクを除去する。この結果、図１０に示すような構造を得る。
【００５４】
そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、炭化珪素からなるエピタキシャル層の表面に特にキャップ層を形成することなくアニール処理を実施する。ここで、発明者らは、上述した{０−３３−８}面については、キャップ層などの保護膜を表面に形成することなく活性化アニール処理を行なっても表面性状が劣化することがなく、十分な表面平滑性を維持できることを見出した。このため、従来必要と考えられていた活性化アニール処理前の保護膜（キャップ層）の形成工程を省略して、直接活性化アニール工程を実施している。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
【００５５】
次に、図１１に示すように、ゲート溝６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８を形成する。これにともなって、ゲート溝６の側壁上にゲート絶縁膜が形成される。ゲート絶縁膜８としては、たとえば炭化珪素からなるエピタキシャル層を熱酸化することにより得られる酸化膜（酸化ケイ素膜）を用いることができる。
【００５６】
次に、図１２に示すように、ゲート溝６の内部を充填するように、ゲート絶縁膜８上にゲート電極９が形成される。ゲート電極９の形成方法としては、たとえば以下のような方法を用いることができる。まず、たとえば減圧ＣＶＤ法を用いて、不純物添加されたポリシリコンからなる導電膜が形成される。その後、エッチバックあるいはＣＭＰ（Chemical  Mechanical  Polishing）法など任意の方法を用いて、ゲート溝６の内部以外の領域に形成された導電体膜の部分を除去する。この結果、ゲート溝６の内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極９が構成される。
【００５７】
次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図１３参照）を形成する。層間絶縁膜としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜１０上に、パターンを有するレジスト膜を、フォトリソグラフィ法を用いて形成する。当該レジスト膜（図示せず）にはｐ型のコンタクト領域５上に位置する領域に開口パターンが形成されている。
【００５８】
そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜１０およびゲート絶縁膜８を部分的にエッチングにより除去する。この結果、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図１３参照）が形成される。この開口部１１の底部においては、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部が露出した状態となる。その後、当該開口部１１の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うようにソース電極１２（図１３参照）となるべき導電体膜を形成する。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分を同時に除去する（リストオフ）。この結果、開口部１１の内部に充填された導電体膜によりソース電極１２を形成できる。このソース電極１２はｐ型のコンタクト領域５およびｎ型ソースコンタクト層４とオーミック接触したオーミック電極である。
【００５９】
また、基板１の裏面側（耐圧保持層２が形成された主面と反対側の表面側）に、ドレイン電極１４（図１３参照）を形成する。ドレイン電極１４としては、基板１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図１３に示す構造を得る。その後、接触抵抗を下げ良好なオーミック接触を得るための熱処理が行われる。たとえば、Ａｒ雰囲気中で１０００℃、５分の熱処理が行われる。
【００６０】
その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図１参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図１参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図１に示す半導体装置を得ることができる。
【００６１】
次に、図１４を参照して、図１に示した半導体装置の変形例を説明する。図１４に示した半導体装置は、基本的には図１に示した半導体装置と同様の構成を備えるが、ゲート溝６の形状が図１に示した半導体装置とは異なっている。具体的には、図１４に示した半導体装置では、ゲート溝６の断面形状がＶ字状となっている。また、異なる観点から言えば、図１４に示した半導体装置のゲート溝６は、基板１の主面に対して傾斜し互いに対向する側壁が、その下部で直接接続された状態になっている。ゲート溝６の底部（対向する側壁の下部が互いに接続された部分）には、電界緩和領域７が形成されている。
【００６２】
このような構成の半導体装置によっても、図１に示した半導体装置と同様の効果を得ることができる。さらに、図１４に示した半導体装置では、ゲート溝６において図１に示したような平坦な底面が形成されていないため、図１４に示したゲート溝６の幅は図１に示したゲート溝６の幅より狭くなっている。この結果、図１４に示した半導体装置では、図１に示した半導体装置よりサイズを小さくすることが可能であり、半導体装置の微細化および高集積化に有利である。
【００６３】
なお本明細書において、ゲート溝６の側壁２０が上記{０−３３−８}面、{０−１１−４}面および{１００}面のいずれかになっているという場合には、当該ゲート溝６の側壁を構成する結晶面が複数存在し、それらの複数の結晶面に上記{０−３３−８}面、{０−１１−４}面および{１００}面のいずれかが含まれる、という場合を含んでいる。以下、ゲート溝６の側壁が{０−３３−８}面となっている場合を例にして具体的に説明する。
【００６４】
本発明において{０−３３−８}面とは、図１５に示すように、微視的には、たとえばゲート溝６の側壁において、面方位{０−３３−８}を有する面５６ａ（第１の面）と、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂ（第２の面）とが交互に設けられることによって構成された、化学的に安定な面も含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。好ましくは面５６ｂは面方位{０−１１−１}を有する。また、図１５における面５６ｂの長さ（幅）は、たとえばＳｉ原子（またはＣ原子）の原子間隔の２倍であってもよい。
【００６５】
また、溝の側壁が{０−１１−４}面となっている場合を例にして説明すれば、本発明において{０−１１−４}面とは、図１５に示すように、微視的には、面方位{０−１１−４}を有する面５６ａ（第１の面）と、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂ（第２の面）とが交互に設けられることによって構成された、化学的に安定な面も含む。また、溝の側壁が{１００}面となっている場合を例にして説明すれば、本発明において{１００}面とは、図１５に示すように、微視的には、面方位{１００}を有する面５６ａ（第１の面）と、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂ（第２の面）とが交互に設けられることによって構成された、化学的に安定な面も含む。
【００６６】
またゲート溝６の側壁は、六方晶系の炭化珪素における６回対称となる等価な面方位のうちの少なくとも２面を含んでいてもよい。
【００６７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６８】
１  基板、２  耐圧保持層、３  ｐ型ボディ層、４  ｎ型ソースコンタクト層、５  コンタクト領域、６  ゲート溝、７  電界緩和領域、８  ゲート絶縁膜、９  ゲート電極、１０  層間絶縁膜、１１  開口部、１２  ソース電極、１３  ソース配線電極、１４  ドレイン電極、１５  裏面保護電極、１６  縦溝、１７  マスク層、２０  側壁。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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