【誤訳訂正書】
【提出日】平成26年7月30日(2014.7.30)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
データ処理装置であって、
対応するメモリアドレスによって識別された複数のメモリロケーションを含むメモリと、
命令に応答して、処理動作を実行するように構成された処理回路と、
前記処理回路によって実行された前記処理動作を示すトレースデータ要素のストリームを生成し、前記トレースデータ要素のストリームを出力するように構成されたトレース回路と、を備え、
前記トレース回路は、複数の参照アドレスを格納するように構成された複数の参照アドレスレジスタを含み、
前記トレース回路は、前記メモリアドレスに関連付けられた処理動作を実行するための命令を処理する前記処理回路に応答して、選択された参照アドレスレジスタとして前記複数の参照アドレスレジスタのうちの１つを選択し、
（ｉ）前記複数の参照アドレスレジスタのうちのどれが前記選択された参照アドレスレジスタであるかを示す第１の情報と、
（ｉｉ）トレースされるメモリアドレスと前記選択された参照アドレスレジスタに格納された選択された参照アドレスとの差を示す第２の情報と、を示すトレースデータ要素を生成および出力し、
前記トレース回路は、前記トレースデータ要素を生成後、前記トレースされるメモリアドレスに応じて、前記複数の参照アドレスレジスタのうちの少なくとも１つの前記参照アドレスを選択的に更新するための参照アドレス更新動作を実行するように構成され、
前記参照アドレス更新動作は、
（ａ）少なくとも１つの参照アドレスレジスタについて、前記対応する参照アドレスと前記トレースされるメモリアドレスとの間のアドレスの差が、所定の閾値を上回るかどうかを決定することと、
（ｂ）前記アドレスの差が、前記少なくとも１つの参照アドレスレジスタのそれぞれについて前記所定の閾値を上回る場合に、前記少なくとも１つの参照アドレスレジスタから選択された犠牲参照アドレスレジスタへ、前記トレースされるメモリアドレスを書き込むことを含み、
前記トレースデータ要素は、前記第２の情報を示すアドレス部分を含み、前記所定の閾値は、前記アドレス部分の最小サイズに対応する、データ処理装置。
【請求項２】
前記トレースデータ要素は、前記第１の情報を示すヘッダ部分と、前記第２の情報を示すアドレス部分とを含む、請求項１に記載のデータ処理装置。
【請求項３】
前記トレースされるメモリアドレスと、前記選択された参照アドレスとの間の前記差がゼロである場合、前記トレース回路は、前記アドレス部分を前記トレースデータ要素から省略する、請求項２に記載のデータ処理装置。
【請求項４】
前記トレース回路は、前記複数の参照アドレスレジスタに対応する複数の候補の第２の情報の値を決定するように構成され、各候補の第２の情報の値は、前記トレースされるメモリアドレスと、前記対応する参照アドレスレジスタに格納された前記参照アドレスとの差を示し、
前記トレース回路は、最も効率的な候補の第２の情報の値に対応する前記参照アドレスレジスタのうちの１つを、前記選択された参照アドレスレジスタとして選択し、かつ、前記最も効率的な候補の第２の情報の値に対応する前記第２の情報と共に、前記トレースデータ要素を生成するように構成される、請求項１に記載のデータ処理装置。
【請求項５】
前記最も効率的な候補の第２の情報の値は、前記対応する第２の情報が最小のビット数を使用して表すことができる、候補の第２の情報の値である、請求項４に記載のデータ処理装置。
【請求項６】
前記最も効率的な候補の第２の情報の値は、前記対応する第２の情報が、前記トレースデータ要素のストリーム内の前記トレースデータ要素に含まれる場合に、前記トレースデータ要素のストリーム内のトレースデータの合計量が最小になる、候補の第２の情報の値である、請求項４に記載のデータ処理装置。
【請求項７】
前記第２の情報は、前記選択された参照アドレスレジスタの前記選択された参照アドレスの対応する部分に対する異なるビット値を有する、前記トレースされるメモリアドレスの部分を示す、請求項１に記載のデータ処理装置。
【請求項８】
前記第２の情報は、前記トレースされるメモリアドレスと前記選択された参照アドレスとの間の数値の差を示す、請求項１に記載のデータ処理装置。
【請求項９】
前記参照アドレス更新動作は、前記トレースされるメモリアドレスを、前記複数の参照アドレスレジスタの犠牲参照アドレスレジスタへ書き込むことを含む、請求項１に記載のデータ処理装置。
【請求項１０】
前記トレース回路は、前記複数の参照アドレスレジスタのうちのどれが前記犠牲参照アドレスレジスタであるかを選択するために、犠牲選択動作を実行するように構成される、請求項９に記載のデータ処理装置。
【請求項１１】
前記トレース回路は、前記参照アドレス更新動作による更新から、少なくとも１つの参照アドレスレジスタを選択的に除外するように、ロックダウンシグナルに応答する、請求項１に記載のデータ処理装置。
【請求項１２】
前記複数の参照アドレスレジスタのうちの少なくとも１つは、事前定義された参照アドレスを格納するための固定の参照アドレスレジスタであり、前記固定の参照アドレスレジスタは、前記参照アドレス更新動作による更新から除外される、請求項１に記載のデータ処理装置。
【請求項１３】
前記複数の参照アドレスレジスタのうちの少なくとも１つは、前記メモリアドレスの関連付けられた範囲に関連付けられた範囲を限定した参照アドレスレジスタであり、前記範囲を限定した参照アドレスレジスタは、前記トレースされるメモリアドレスが前記メモリアドレスの前記関連付けられた範囲外である場合に、前記参照アドレス更新動作による更新から除外される、請求項１に記載のデータ処理装置。
【請求項１４】
前記複数の参照アドレスレジスタの少なくともサブセットは、参照アドレスパイプラインを形成するために結合されており、前記参照アドレス更新動作は、前記トレースされるメモリアドレスに応じて、前記参照アドレスパイプラインで前記参照アドレスを更新することを含む、請求項１に記載のデータ処理装置。
【請求項１５】
前記参照アドレスパイプラインは、Ｎ個の参照アドレスレジスタを含み、
前記参照アドレス更新動作は、前記参照アドレスパイプラインの１番目から（Ｎ−１）番目の参照アドレスレジスタ内の参照アドレスを、前記参照アドレスパイプラインの次の参照アドレスレジスタへシフトすることと、前記トレースされるメモリアドレスを、前記参照アドレスパイプラインの第１の参照アドレスレジスタへ書き込むことと、を含む、請求項１４に記載のデータ処理装置。
【請求項１６】
前記参照アドレスパイプラインは、Ｎ個の参照アドレスレジスタを含み、前記選択された参照アドレスレジスタは、１≦Ｍ≦Ｎである場合に、前記参照アドレスパイプラインのＭ番目の参照アドレスレジスタを含み、前記参照アドレス更新動作は、
Ｍ＞１の場合に、前記参照アドレスパイプラインの１番目から（Ｍ−１）番目の参照アドレスレジスタ内の参照アドレスを、前記参照アドレスパイプラインの次の参照アドレスレジスタへシフトすることと、
前記参照アドレスパイプラインの第１の参照アドレスレジスタへ、前記トレースされるメモリアドレスを書き込むことを含む、請求項１４に記載のデータ処理装置。
【請求項１７】
Ｍ＝１である場合に、前記参照アドレス更新動作は、さらに、
前記トレースされるメモリアドレスと前記第１の参照アドレスレジスタの前記参照アドレスとの差が、所定の閾値を上回るかどうかを決定することと、
前記差が、前記所定の閾値を上回る場合、前記参照アドレスパイプラインの前記第１の参照アドレスレジスタへ前記トレースされるメモリアドレスを書き込む前に、前記参照アドレスパイプラインの１番目から（Ｎ−１）番目の参照アドレスレジスタ内の参照アドレスを、前記参照アドレスパイプラインの次の参照アドレスレジスタへシフトすることと、を含む、請求項１６に記載のデータ処理装置。
【請求項１８】
前記トレース回路は、前記Ｎ個の参照アドレスレジスタに対応するＮ個の候補の第２の情報の値を決定するように構成され、各候補の第２の情報の値は、前記トレースされるメモリアドレスと、前記対応する参照アドレスレジスタに格納された前記参照アドレスとの差を示し、
前記トレース回路は、前記選択された参照アドレスレジスタとして、最も効率的な候補の第２の情報の値に対応する前記Ｎ個の参照アドレスレジスタのうちの１つを選択するように構成され、
前記対応する候補の第２の情報の値が同等に効率的である複数の参照アドレスレジスタが存在する場合、前記トレース回路は、前記選択された参照アドレスレジスタとして、前記参照アドレスパイプラインの最後に最も近い前記複数の参照アドレスレジスタのうちの１つを選択する、請求項１６に記載のデータ処理装置。
【請求項１９】
前記トレース回路は、前記複数の参照アドレスレジスタのそれぞれへのデフォルトの参照アドレスを格納するように、初期化事象に応答する、請求項１に記載のデータ処理装置。
【請求項２０】
前記初期化事象は、前記トレース回路が起動することである、請求項１９に記載のデータ処理装置。
【請求項２１】
前記初期化事象は、トレース同期化データ要素を生成および出力するために、前記トレース回路をトリガするためのトレース同期化事象である、請求項１９に記載のデータ処理装置。
【請求項２２】
前記処理回路は、複数の異なる種類のデータ処理命令に応答して、データ処理動作を実行するように構成され、
前記複数の種類のデータ処理命令のそれぞれについて、前記トレース回路は、前記トレース回路が、異なる種類のデータ処理命令を示すトレースデータ要素を生成するための同じ参照アドレスレジスタを利用するように、前記選択されたアドレスレジスタとして、前記複数の参照アドレスレジスタのうちのいずれかを選択するように構成される、請求項１に記載のデータ処理装置。
【請求項２３】
前記複数の種類のデータ処理命令は、
分岐命令と、
例外事象が発生した場合に実行中の命令と、
前記例外事象が発生した後に実行が方向付けられる命令と、
現在、前記処理回路によって実行中の命令と、
ロード命令と、
格納命令と、のうちの少なくとも２つを含む、請求項２２に記載のデータ処理装置。
【請求項２４】
データ処理装置であって、
データを格納するためのメモリ手段であって、対応するメモリアドレスによって識別された複数のメモリロケーションを含む、メモリ手段と、
命令に応答して、処理動作を実行するための処理手段と、
前記処理手段によって実行された前記処理動作を示すトレースデータ要素のストリームを生成し、前記トレースデータ要素のストリームを出力するためのトレース手段と、を備え、
前記トレース手段は、複数の参照アドレスを格納するための複数の参照アドレスレジスタ手段を含み、
前記トレース手段は、前記メモリアドレスに関連付けられた処理動作を実行するための命令を処理する前記処理手段に応答して、選択された参照アドレスレジスタ手段として前記複数の参照アドレスレジスタ手段のうちの１つを選択し、
（ｉ）前記複数の参照アドレスレジスタ手段のうちのどれが前記選択された参照アドレスレジスタ手段であるかを示す第１の情報と、
（ｉｉ）トレースされるメモリアドレスと前記選択された参照アドレスレジスタ手段に格納された選択された参照アドレスとの差を示す第２の情報と、を示すトレースデータ要素を生成および出力し、
前記トレース手段は、前記トレースデータ要素を生成後、前記トレースされるメモリアドレスに応じて、前記複数の参照アドレスレジスタのうちの少なくとも１つの前記参照アドレスを選択的に更新するための参照アドレス更新動作を実行するように構成され、
前記参照アドレス更新動作は、
（ａ）少なくとも１つの参照アドレスレジスタについて、前記対応する参照アドレスと前記トレースされるメモリアドレスとの間のアドレスの差が、所定の閾値を上回るかどうかを決定することと、
（ｂ）前記アドレスの差が、前記少なくとも１つの参照アドレスレジスタのそれぞれについて前記所定の閾値を上回る場合に、前記少なくとも１つの参照アドレスレジスタから選択された犠牲参照アドレスレジスタへ、前記トレースされるメモリアドレスを書き込むことを含み、
前記トレースデータ要素は、前記第２の情報を示すアドレス部分を含み、前記所定の閾値は、前記アドレス部分の最小サイズに対応する、データ処理装置。
【請求項２５】
対応するメモリアドレスによって識別された複数のメモリロケーションを含むメモリを含むデータ処理装置のためのデータ処理方法であって、前記方法は、
命令に応答して、処理動作を実行するステップと、
複数の参照アドレスレジスタに複数の参照アドレスを格納するステップと、
処理回路によって実行された前記処理動作を示すトレースデータ要素のストリームを生成するステップと、
前記トレースデータ要素のストリームを出力するステップと、を含み、
トレースデータ要素のストリームを生成する前記ステップは、メモリアドレスに関連付けられた処理動作のパフォーマンスに応答して、選択された参照アドレスレジスタとして前記複数の参照アドレスレジスタのうちの１つを選択し、
（ｉ）前記複数の参照アドレスレジスタのうちのどれが前記選択された参照アドレスレジスタであるかを示す第１の情報と、
（ｉｉ）トレースされるメモリアドレスと前記選択された参照アドレスレジスタに格納された選択された参照アドレスとの差を示す第２の情報と、を示すトレースデータ要素を生成および出力し、
前記トレースデータ要素を生成後、前記トレースされるメモリアドレスに応じて、前記複数の参照アドレスレジスタのうちの少なくとも１つの前記参照アドレスを選択的に更新するための参照アドレス更新動作が実行され、
前記参照アドレス更新動作は、
（ａ）少なくとも１つの参照アドレスレジスタについて、前記対応する参照アドレスと前記トレースされるメモリアドレスとの間のアドレスの差が、所定の閾値を上回るかどうかを決定することと、
（ｂ）前記アドレスの差が、前記少なくとも１つの参照アドレスレジスタのそれぞれについて前記所定の閾値を上回る場合に、前記少なくとも１つの参照アドレスレジスタから選択された犠牲参照アドレスレジスタへ、前記トレースされるメモリアドレスを書き込むことを含み、
前記トレースデータ要素は、前記第２の情報を示すアドレス部分を含み、前記所定の閾値は、前記アドレス部分の最小サイズに対応する、データ処理方法。
【請求項２６】
命令に応答して、処理装置によって実行された処理動作を監視するためのトレースユニットであって、前記処理装置は、対応するメモリアドレスによって識別された複数のメモリロケーションを含むメモリを含み、前記トレースユニットは、
前記処理装置によって実行された前記処理動作を示すトレースデータ要素のストリームを生成し、前記トレースデータ要素のストリームを出力するように構成されたトレース回路を含み、
前記トレース回路は、複数の参照アドレスを格納するように構成された複数の参照アドレスレジスタを含み、
前記トレース回路は、メモリアドレスに関連付けられた処理動作を実行するための命令を処理する前記処理装置に応答して、選択された参照アドレスレジスタとして前記複数の参照アドレスレジスタのうちの１つを選択し、
（ｉ）前記複数の参照アドレスレジスタのうちのどれが前記選択された参照アドレスレジスタであるかを示す第１の情報と、
（ｉｉ）前記トレースされるメモリアドレスと前記選択された参照アドレスレジスタに格納された選択された参照アドレスとの差を示す第２の情報と、を示すトレースデータ要素を生成および出力し、
前記トレース回路は、前記トレースデータ要素を生成後、前記トレースされるメモリアドレスに応じて、前記複数の参照アドレスレジスタのうちの少なくとも１つの前記参照アドレスを選択的に更新するための参照アドレス更新動作を実行するように構成され、
前記参照アドレス更新動作は、
（ａ）少なくとも１つの参照アドレスレジスタについて、前記対応する参照アドレスと前記トレースされるメモリアドレスとの間のアドレスの差が、所定の閾値を上回るかどうかを決定することと、
（ｂ）前記アドレスの差が、前記少なくとも１つの参照アドレスレジスタのそれぞれについて前記所定の閾値を上回る場合に、前記少なくとも１つの参照アドレスレジスタから選択された犠牲参照アドレスレジスタへ、前記トレースされるメモリアドレスを書き込むことを含み、
前記トレースデータ要素は、前記第２の情報を示すアドレス部分を含み、前記所定の閾値は、前記アドレス部分の最小サイズに対応する、トレースユニット。
【請求項２７】
命令に応答して、処理装置によって実行された処理動作を監視するためのトレースユニットであって、前記処理装置は、データを格納するためのメモリ手段を含み、前記メモリ手段は、対応するメモリアドレスによって識別された複数のメモリロケーションを含み、前記トレースユニットは、
前記処理装置によって実行された前記処理動作を示すトレースデータ要素のストリームを生成し、前記トレースデータ要素のストリームを出力するためのトレース手段を含み、
前記トレース手段は、複数の参照アドレスを格納するための複数の参照アドレスレジスタ手段を含み、
前記トレース手段は、メモリアドレスに関連付けられた処理動作を実行するための命令を処理する前記処理装置に応答して、選択された参照アドレスレジスタとして前記複数の参照アドレスレジスタのうちの１つを選択し、
（ｉ）前記複数の参照アドレスレジスタ手段のうちのどれが前記選択された参照アドレスレジスタ手段であるかを示す第１の情報と、
（ｉｉ）トレースされるメモリアドレスと前記選択された参照アドレスレジスタ手段に格納された選択された参照アドレスとの差を示す第２の情報と、を示すトレースデータ要素を生成および出力し、
前記トレース手段は、前記トレースデータ要素を生成後、前記トレースされるメモリアドレスに応じて、前記複数の参照アドレスレジスタのうちの少なくとも１つの前記参照アドレスを選択的に更新するための参照アドレス更新動作を実行するように構成され、
前記参照アドレス更新動作は、
（ａ）少なくとも１つの参照アドレスレジスタについて、前記対応する参照アドレスと前記トレースされるメモリアドレスとの間のアドレスの差が、所定の閾値を上回るかどうかを決定することと、
（ｂ）前記アドレスの差が、前記少なくとも１つの参照アドレスレジスタのそれぞれについて前記所定の閾値を上回る場合に、前記少なくとも１つの参照アドレスレジスタから選択された犠牲参照アドレスレジスタへ、前記トレースされるメモリアドレスを書き込むことを含み、
前記トレースデータ要素は、前記第２の情報を示すアドレス部分を含み、前記所定の閾値は、前記アドレス部分の最小サイズに対応する、トレースユニット。
【請求項２８】
命令に応答して、処理装置によって実行された処理動作を示すトレースデータ要素のストリームを分析するための診断装置であって、前記処理装置は、対応するメモリアドレスによって識別された複数のメモリロケーションを含むメモリを含み、前記診断装置は、
前記トレースデータ要素のストリームを受信するためのトレース入力と、
前記処理動作の処理結果を決定するために、前記トレースデータ要素のストリームを分析するように構成された診断回路と、を備え、
前記診断回路は、複数の参照アドレスを格納するように構成された複数の参照アドレスレジスタを含み、
前記診断回路は、前記メモリアドレスに関連付けられた処理動作を実行するための命令を処理する前記処理装置の指示に応答して、
（ａ）（ｉ）前記複数の参照アドレスレジスタのうちのいずれが選択された参照アドレスレジスタであるかを示す第１の情報と、（ｉｉ）前記トレースされるメモリアドレスと前記選択された参照アドレスレジスタに格納された選択された参照アドレスとの差を示す第２の情報と、を示すトレースデータ要素を、前記トレースデータ要素のストリームに配置するとともに、
（ｂ）前記第２の情報と前記選択された参照アドレスレジスタに格納された前記選択された参照アドレスとに応じて、前記トレースされるメモリアドレスを決定し
前記診断回路は、前記トレースされるメモリアドレスを決定した後に、前記トレースされるメモリアドレスに応じて、前記複数の参照アドレスレジスタのうちの１つの前記参照アドレスを選択的に更新するための参照アドレス更新動作を実行するように構成され、
前記参照アドレス更新動作は、
（ａ）少なくとも１つの参照アドレスレジスタについて、前記対応する参照アドレスと前記トレースされるメモリアドレスとの間のアドレスの差が、所定の閾値を上回るかどうかを決定することと、
（ｂ）前記アドレスの差が、前記少なくとも１つの参照アドレスレジスタのそれぞれについて前記所定の閾値を上回る場合に、前記少なくとも１つの参照アドレスレジスタから選択された犠牲参照アドレスレジスタへ、前記トレースされるメモリアドレスを書き込むことを含み、
前記トレースデータ要素は、前記第２の情報を示すアドレス部分を含み、前記所定の閾値は、前記アドレス部分の最小サイズに対応する、診断装置。
【請求項２９】
前記トレースデータ要素は、前記第１の情報を示すヘッダ部分と、前記第２の情報を示すアドレス部分とを含む、請求項２８に記載の診断装置。
【請求項３０】
前記トレースデータ要素が前記アドレス部分を含まない場合、前記診断回路は、前記選択された参照アドレスと同じになるように前記トレースされるメモリアドレスを決定する、請求項２９に記載の診断装置。
【請求項３１】
前記第２の情報は、前記選択された参照アドレスレジスタの前記選択された参照アドレスの対応する部分に対して異なるビット値を有する前記トレースされるメモリアドレスの部分を示し、
前記診断回路は、（ｉ）前記選択された参照アドレスのビット値で開始し、（ｉｉ）前記第２の情報によって示された前記トレースされるメモリアドレスの前記部分のビット値で、前記選択された参照アドレスの前記対応する部分のビット値を置換することによって、得られる値と等しいアドレス値を有するものとして、前記トレースされるメモリアドレスを決定するように構成される、請求項２８に記載の診断装置。
【請求項３２】
前記第２の情報は、前記トレースされるメモリアドレスと前記選択された参照アドレスとの間の数値の差を示し、
前記診断回路は、前記選択された参照アドレスに、前記第２の情報によって示された前記数値の差を追加することによって、前記トレースされるメモリアドレスを決定するように構成される、請求項２８に記載の診断装置。
【請求項３３】
前記参照アドレス更新動作は、前記トレースされるメモリアドレスを、前記複数の参照アドレスレジスタの犠牲参照アドレスレジスタへ書き込むことを含む、請求項２８に記載の診断装置。
【請求項３４】
前記診断回路は、前記複数の参照アドレスレジスタのうちのどれが前記犠牲参照アドレスレジスタであるかを選択するために、犠牲選択動作を実行するように構成される、請求項３３に記載の診断装置。
【請求項３５】
前記診断回路は、前記参照アドレス更新動作による更新から、少なくとも１つの参照アドレスレジスタを選択的に除外するように、ロックダウンシグナルに応答する、請求項２８に記載の診断装置。
【請求項３６】
前記複数の参照アドレスレジスタのうちの少なくとも１つは、事前定義された参照アドレスを格納するための固定の参照アドレスレジスタであり、前記固定の参照アドレスレジスタは、前記参照アドレス更新動作による更新から除外される、請求項２８に記載の診断装置。
【請求項３７】
前記複数の参照アドレスレジスタのうちの少なくとも１つは、前記メモリアドレスの関連付けられた範囲に関連付けられた範囲を限定した参照アドレスレジスタであり、前記範囲を限定した参照アドレスレジスタは、前記トレースされるメモリアドレスが前記メモリアドレスの前記関連付けられた範囲外である場合に、前記参照アドレス更新動作による更新から除外される、請求項２８に記載の診断装置。
【請求項３８】
前記複数の参照アドレスレジスタの少なくともサブセットは、参照アドレスパイプラインを形成するために結合されており、前記参照アドレス更新動作は、前記トレースされるメモリアドレスに応じて、前記参照アドレスパイプラインで前記参照アドレスを更新することを含む、請求項２８に記載の診断装置。
【請求項３９】
前記参照アドレスパイプラインは、Ｎ個の参照アドレスレジスタを含み、
前記参照アドレス更新動作は、前記参照アドレスパイプラインの１番目から（Ｎ−１）番目の参照アドレスレジスタ内の参照アドレスを、前記参照アドレスパイプラインの次の参照アドレスレジスタへシフトすることと、前記トレースされるメモリアドレスを、前記参照アドレスパイプラインの第１の参照アドレスレジスタへ格納することを含む、請求項３８に記載の診断装置。
【請求項４０】
前記参照アドレスパイプラインは、Ｎ個の参照アドレスレジスタを含み、前記選択された参照アドレスレジスタは、１≦Ｍ≦Ｎである場合に、前記参照アドレスパイプラインのＭ番目の参照アドレスレジスタを含み、前記参照アドレス更新動作は、
Ｍ＞１の場合に、前記参照アドレスパイプラインの１番目から（Ｍ−１）番目の参照アドレスレジスタ内の参照アドレスを、前記参照アドレスパイプラインの次の参照アドレスレジスタへシフトすることと、
前記参照アドレスパイプラインの第１の参照アドレスレジスタへ、前記トレースされるメモリアドレスを格納することを含む、請求項３８に記載の診断装置。
【請求項４１】
Ｍ＝１である場合に、前記参照アドレス更新動作は、さらに、
前記トレースされるメモリアドレスと前記第１の参照アドレスレジスタの前記参照アドレスとの差が、所定の閾値を上回るかどうかを決定することと、
前記差が、前記所定の閾値を上回る場合、前記参照アドレスパイプラインの前記第１の参照アドレスレジスタへ前記トレースされるメモリアドレスを書き込む前に、前記参照アドレスパイプラインの１番目から（Ｎ−１）番目の参照アドレスレジスタ内の参照アドレスを、前記参照アドレスパイプラインの次の参照アドレスレジスタへシフトすることを含む、請求項４０に記載の診断装置。
【請求項４２】
前記診断回路は、前記複数の参照アドレスレジスタのそれぞれへのデフォルトの参照アドレスを格納するように、初期化事象に応答する、請求項２８に記載の診断装置。
【請求項４３】
前記初期化事象は、前記診断回路が起動することである、請求項４２に記載の診断装置。
【請求項４４】
前記初期化事象は、前記トレースデータ要素のストリーム内のトレース同期化データ要素に応答する前記診断回路である、請求項４２に記載の診断装置。
【請求項４５】
命令に応答して、処理装置によって実行された処理動作を示すトレースデータ要素のストリームを分析するための診断装置であって、前記処理装置は、データを格納するためのメモリ手段を含み、前記メモリ手段は、対応するメモリアドレスによって識別された複数のメモリロケーションを含み、前記診断装置は、
前記トレースデータ要素のストリームを受信するためのトレース入力手段と、
前記処理動作の処理結果を決定するために、前記トレースデータ要素のストリームを分析するための診断手段と、を備え、
前記診断手段は、複数の参照アドレスを格納するための複数の参照アドレスレジスタ手段を含み、
前記診断手段は、メモリアドレスに関連付けられた処理動作を実行するための命令を処理する前記処理装置の指示に応答して、
（ａ）（ｉ）前記複数の参照アドレスレジスタ手段のうちのどれが選択された参照アドレスレジスタ手段であるかを示す第１の情報と、（ｉｉ）前記トレースされるメモリアドレスと前記選択された参照アドレスレジスタ手段に格納された選択された参照アドレスとの差を示す第２の情報と、を示すトレースデータ要素を、前記トレースデータ要素のストリームに配置するとともに、
（ｂ）前記第２の情報と前記選択された参照アドレスレジスタ手段に格納された前記選択された参照アドレスとに応じて、前記トレースされるメモリアドレスを決定し、
前記診断手段は、前記トレースされるメモリアドレスを決定した後に、前記トレースされるメモリアドレスに応じて、前記複数の参照アドレスレジスタのうちの１つの前記参照アドレスを選択的に更新するための参照アドレス更新動作を実行するように構成され、
前記参照アドレス更新動作は、
（ａ）少なくとも１つの参照アドレスレジスタについて、前記対応する参照アドレスと前記トレースされるメモリアドレスとの間のアドレスの差が、所定の閾値を上回るかどうかを決定することと、
（ｂ）前記アドレスの差が、前記少なくとも１つの参照アドレスレジスタのそれぞれについて前記所定の閾値を上回る場合に、前記少なくとも１つの参照アドレスレジスタから選択された犠牲参照アドレスレジスタへ、前記トレースされるメモリアドレスを書き込むことを含み、
前記トレースデータ要素は、前記第２の情報を示すアドレス部分を含み、前記所定の閾値は、前記アドレス部分の最小サイズに対応する、診断装置。
【請求項４６】
命令に応答して、処理装置によって実行された処理動作を示すトレースデータ要素のストリームを分析するための方法であって、前記処理装置は、対応するメモリアドレスによって識別された複数のメモリロケーションを含むメモリを含み、前記方法は、
前記トレースデータ要素のストリームを受信するステップと、
複数の参照アドレスレジスタに複数の参照アドレスを格納するステップと、
前記処理動作の処理結果を決定するために、前記トレースデータ要素のストリームを分析するステップと、を含み、
分析するステップは、トレースされるメモリアドレスに関連付けられた処理動作を実行するための命令を処理する前記処理装置の指示に応答して、
（ａ）（ｉ）前記複数の参照アドレスレジスタのうちのどれが選択された参照アドレスレジスタであるかを示す第１の情報と、（ｉｉ）前記トレースされるメモリアドレスと前記選択された参照アドレスレジスタに格納された選択された参照アドレスとの差を示す第２の情報と、を示すトレースデータ要素を、前記トレースデータ要素のストリームに配置することと、
（ｂ）前記第２の情報と前記選択された参照アドレスレジスタに格納された前記選択された参照アドレスとに応じて、前記トレースされるメモリアドレスを決定することを含み、
前記トレースされるメモリアドレスを決定した後に、前記トレースされるメモリアドレスに応じて、前記複数の参照アドレスレジスタのうちの１つの前記参照アドレスを選択的に更新するための参照アドレス更新動作が実行され、
前記参照アドレス更新動作は、
（ａ）少なくとも１つの参照アドレスレジスタについて、前記対応する参照アドレスと前記トレースされるメモリアドレスとの間のアドレスの差が、所定の閾値を上回るかどうかを決定することと、
（ｂ）前記アドレスの差が、前記少なくとも１つの参照アドレスレジスタのそれぞれについて前記所定の閾値を上回る場合に、前記少なくとも１つの参照アドレスレジスタから選択された犠牲参照アドレスレジスタへ、前記トレースされるメモリアドレスを書き込むことを含み、
前記トレースデータ要素は、前記第２の情報を示すアドレス部分を含み、前記所定の閾値は、前記アドレス部分の最小サイズに対応する、方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００４１
【訂正方法】変更
【訂正の内容】
【００４１】
一実施形態において、トレース回路がトレースストリームの生成を開始する場合に、参照アドレスレジスタが、全て、公知のデフォルトの参照アドレス値を格納するように、初期化事象は、トレース回路が起動することである。このため、トレースストリームを分析する診断ユニットは、参照アドレスレジスタのコンテンツがトレースストリームの最初にあることを知ることができる。