(57)【要約】【課題】ＦｉｎＦＥＴの隣接するフィン同士のショートを回避しつつ、エピタキシャル層の表面積を広く確保する。【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板の表面に形成され、（１１０）面である側面を有するフィンとを備える。さらに、前記装置は、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層を備える。【選択図】図１
2013069885.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成され、（１１０）面である側面を有するフィンと、
前記フィンの側面に形成されたゲート絶縁膜と、
前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極と、
前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層とを備え、
前記フィンは、前記半導体基板上に交互に積層された１層以上の第１半導体層と１層以上の第２半導体層とを含み、
前記エピタキシャル層は、個々の前記第２半導体層の側面に形成されており、
前記フィン内において、前記第１半導体層の側面は、前記第２半導体層の側面に対し後退しており、
前記フィン内において、前記第１半導体層の側面が後退している領域に、絶縁膜が埋め込まれている、
半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表面に形成され、（１１０）面である側面を有するフィンと、
前記フィンの側面に形成されたゲート絶縁膜と、
前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極と、
前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層と、を備える半導体装置。
【請求項３】
前記フィンは、前記半導体基板上に交互に積層された１層以上の第１半導体層と１層以上の第２半導体層とを含み、
前記エピタキシャル層は、個々の前記第２半導体層の側面に形成されている、
請求項２に記載の半導体装置。
【請求項４】
前記エピタキシャル層はさらに、個々の前記第１半導体層の側面に形成されている、
請求項３に記載の半導体装置。
【請求項５】
前記フィン内において、前記第１半導体層の側面は、前記第２半導体層の側面に対し後退している、請求項３に記載の半導体装置。
【請求項６】
前記フィン内において、前記第１半導体層の側面が後退している領域に、絶縁膜が埋め込まれている、請求項５に記載の半導体装置。
【請求項７】
前記フィンは、前記半導体基板上に交互に積層された１層以上の絶縁膜と１層以上の半導体層とを含み、
前記エピタキシャル層は、個々の前記半導体層の側面に形成されている、
請求項２に記載の半導体装置。
【請求項８】
半導体基板の表面に、（１１０）面である側面を有するフィンを形成し、
前記フィンの側面および上面に、前記フィンの側面のゲート絶縁膜を介して、ゲート電極を形成し、
前記フィンを絶縁膜で覆い、
前記絶縁膜の上面の高さを低くする処理と、前記フィンの側面に１つのエピタキシャル層を形成する処理とを交互に繰り返すことにより、前記フィンの側面に、フィン高さ方向に沿って複数のエピタキシャル層を順に形成する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＦｉｎＦＥＴのチャネル面は、（１００）面であることが一般的であるが、（１１０）面であることも多い。（１１０）チャネル面方位を有するＦｉｎＦＥＴは、（１００）チャネル面方位を有するＦｉｎＦＥＴと比べて、ホール移動度が高く、ＣＭＯＳ用のデバイスとして有効である。（１１０）チャネル面方位を有するＦｉｎＦＥＴに対し、Ｓ／Ｄ（ソース／ドレイン）領域の寄生抵抗を低減するためのＳＥＧ（Selective Epitaxial Growth）を行うと、（１１１）面からなるファセットを有するエピタキシャル層が、（１１０）チャネル面上に形成される。
【０００３】
ＦｉｎＦＥＴでは、フィン高さを高くすることで、フットプリントを増やすことなく、実効チャネル幅を増加させることができる。しかしながら、（１１０）チャネル面方位を有するＦｉｎＦＥＴにおいて、フィン高さを高くすると共に、上記のＳＥＧを行うと、十分にＳＥＧが進む前に、隣接するフィンのエピタキシャル層同士がショートしてしまう。
【０００４】
一方、これを回避するためにＳＥＧを途中で止めると、隣接するフィン同士のショートは防止することができる。しかしながら、この場合には、エピタキシャル層の表面積が減少するため、エピタキシャル層とシリサイド層との接触面積が減少し、Ｓ／Ｄ領域の寄生抵抗の低減効果が小さくなってしまう。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】H. Kawasaki et al., "Challenges and Solutions of FinFET Integration in an SRAM Cell and a Logic Circuit for 22 nm node and beyond" IEDM Tech. Dig., pp.289-292 (2009)
【非特許文献２】M.Guillorn et al., "FinFET Performance Advantage at 22nm: An AC perspective" VLSI Tech. Dig., pp.12-13 (2008)
【非特許文献３】C.D.Young et al., "Critical Discussion on (100) and (110) orientation dependent transport: nMOS Planar and FinFET" VLSI Tech. Dig., pp.18-19 (2011)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＦｉｎＦＥＴの隣接するフィン同士のショートを回避しつつ、エピタキシャル層の表面積を広く確保することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
一の実施形態による半導体装置は、半導体基板と、前記半導体基板の表面に形成され、（１１０）面である側面を有するフィンとを備える。さらに、前記装置は、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層を備える。
【０００８】
また、別の実施形態による半導体装置の製造方法では、半導体基板の表面に、（１１０）面である側面を有するフィンを形成する。さらに、前記方法では、前記フィンの側面および上面に、前記フィンの側面のゲート絶縁膜を介して、ゲート電極を形成する。さらに、前記方法では、前記フィンを絶縁膜で覆う。さらに、前記方法では、前記絶縁膜の上面の高さを低くする処理と、前記フィンの側面に１つのエピタキシャル層を形成する処理とを交互に繰り返すことにより、前記フィンの側面に、フィン高さ方向に沿って複数のエピタキシャル層を順に形成する。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の半導体装置の構造を示す平面図と断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(1/18)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(2/18)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(3/18)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(4/18)である。
【図６】第１実施形態の半導体装置の製造方法を示す断面図(5/18)である。
【図７】第１実施形態の半導体装置の製造方法を示す断面図(6/18)である。
【図８】第１実施形態の半導体装置の製造方法を示す断面図(7/18)である。
【図９】第１実施形態の半導体装置の製造方法を示す断面図(8/18)である。
【図１０】第１実施形態の半導体装置の製造方法を示す断面図(9/18)である。
【図１１】第１実施形態の半導体装置の製造方法を示す断面図(10/18)である。
【図１２】第１実施形態の半導体装置の製造方法を示す断面図(11/18)である。
【図１３】第１実施形態の半導体装置の製造方法を示す断面図(12/18)である。
【図１４】第１実施形態の半導体装置の製造方法を示す断面図(13/18)である。
【図１５】第１実施形態の半導体装置の製造方法を示す断面図(14/18)である。
【図１６】第１実施形態の半導体装置の製造方法を示す断面図(15/18)である。
【図１７】第１実施形態の半導体装置の製造方法を示す断面図(16/18)である。
【図１８】第１実施形態の半導体装置の製造方法を示す断面図(17/18)である。
【図１９】第１実施形態の半導体装置の製造方法を示す断面図(18/18)である。
【図２０】第２実施形態の半導体装置の構造を示す平面図と断面図である。
【図２１】第２実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図２２】第２実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図２３】第２実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図２４】第２実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図２５】第２実施形態の半導体装置の製造方法の詳細を示す断面図である。
【図２６】第３実施形態の半導体装置の構造を示す平面図と断面図である。
【図２７】第３実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図２８】第３実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図２９】第３実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図３０】第３実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図３１】第３実施形態の変形例の半導体装置の構造を示す平面図と断面図である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を、図面を参照して説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す平面図と断面図である。図１(ａ)は、半導体装置の平面構造を示す平面図に相当し、図１(ｂ)、図１(ｃ)はそれぞれ、図１(ａ)に示すＩ−Ｉ’線、Ｊ−Ｊ’線に沿った断面図に相当する。
【００１２】
図１の半導体装置は、ＦｉｎＦＥＴの構成要素として、半導体基板１０１と、フィン１１１と、ハードマスク層１２１と、ゲート絶縁膜１３１と、ゲート電極１３２と、キャップ層１３３と、側壁絶縁膜１３４と、エピタキシャル層１４１と、シリサイド層１４２を備えている。
【００１３】
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。図１にはさらに、半導体基板１０１の表面に、フィン１１１を部分的に埋め込むように形成された素子分離絶縁膜１０２が示されている。素子分離絶縁膜１０２は、例えばシリコン酸化膜である。
【００１４】
フィン１１１は、半導体基板１０１の表面に形成されている。図１には、ＦｉｎＦＥＴを構成する２本のフィン１１１が示されている。これらのフィン１１１は、Ｙ方向に延びており、Ｘ方向に互いに隣接している。Ｚ方向は、これらのフィン１１１のフィン高さ方向に相当する。なお、本実施形態のフィン１１１は、半導体基板１０１の表面部分をエッチングすることで形成される。
【００１５】
図１に示す符号Ｓ1は、フィン１１１の側面を示す。側面Ｓ1は、（１１０）面に相当する。また、符号Ｈ1は、フィン１１１の高さを示し、符号Ｈ2は、フィン１１１の、素子分離絶縁膜１０２から露出した部分の高さを示す。高さＨ2は、例えば５０ｎｍ以上である。また、符号Ｗは、フィン１１１のＸ方向の幅を示す。
【００１６】
ハードマスク層１２１は、フィン１１１の上面に形成されている。ハードマスク層１２１は、例えばシリコン窒化膜である。
【００１７】
ゲート絶縁膜１３１は、図１(ｂ)に示すように、フィン１１１の側面に形成されている。また、ゲート電極１３２は、フィン１１１の側面および上面に、ゲート絶縁膜１３１とハードマスク層１２１を介して形成されている。ゲート絶縁膜１３１は、例えばシリコン酸化膜である。また、ゲート電極１３２は、例えばポリシリコン層である。
【００１８】
キャップ層１３３は、ゲート電極１３２の上面に形成されている。また、側壁絶縁膜１３４は、図１(ａ)に示すように、ゲート電極１３２とキャップ層１３３のＹ方向の側面に形成されている。キャップ層１３３は、例えばシリコン窒化膜である。また、側壁絶縁膜１３４は、例えばシリコン窒化膜である。
【００１９】
図１(ｂ)が、ゲート絶縁膜１３１とゲート電極１３２を横切るＩ−Ｉ’線でフィン１１１を切断した断面を示すのに対し、図１(ｃ)は、フィン１１１内のＳ／Ｄ（ソース／ドレイン）領域を横切るＪ−Ｊ’線でフィン１１１を切断した断面を示す。
【００２０】
エピタキシャル層１４１は、図１(ｃ)に示すように、三角形の断面形状を有しており、フィン１１１の側面Ｓ1に形成されている。本実施形態では、フィン１１１の各側面Ｓ1に、３個のエピタキシャル層１４１が、Ｚ方向に沿って順に形成されている。エピタキシャル層１４１は、例えばシリコン層である。
【００２１】
図１(ｃ)に示す符号Ｓ2は、エピタキシャル層１４１のファセット面を示す。ファセット面Ｓ2は、（１１１）面に相当する。また、符号Ｔは、エピタキシャル層１４１の厚さ、すなわち、フィン１１１の側面Ｓ1からエピタキシャル層１４１の頂点までの距離を示す。本実施形態における厚さＴは、１５〜２５ｎｍ、例えば２０ｎｍである。
【００２２】
なお、本実施形態では、フィン１１１の各側面Ｓ1に、３個のエピタキシャル層１４１が形成されているが、各側面Ｓ1のエピタキシャル層１４１の個数は、２個でもよいし、４個以上でもよい。
【００２３】
シリサイド層１４２は、エピタキシャル層１４１内のファセット面Ｓ2付近に形成されている。本実施形態におけるシリサイド層１４２の厚さは、５〜１５ｎｍ、例えば１０ｎｍである。各エピタキシャル層１４１は、その全体がシリサイド化されていてもよいし、その一部分のみがシリサイド化されていてもよい。また、各エピタキシャル層１４１は、シリサイド化されていなくてもよい。
【００２４】
以上のように、本実施形態では、フィン１１１の各側面Ｓ1に、複数のエピタキシャル層１４１が、Ｚ方向に沿って順に形成されている。このような構成には、フィン１１１の各側面Ｓ1に１個のエピタキシャル層１４１のみを形成する場合に比べて、次のような利点がある。以下、前者の構造を分割エピタキシャル層構造と呼び、後者の構造を単一エピタキシャル層構造と呼ぶことにする。
【００２５】
分割エピタキシャル層構造には、第１に、隣接するフィン１１１同士のショートを回避できるという利点がある。図１では、各側面Ｓ1に３個のエピタキシャル層１４１を形成する場合のエピタキシャル層１４１の厚さが、Ｔで示されている。この分割エピタキシャル層構造を単一エピタキシャル層構造に置き換えた場合、エピタキシャル層１４１の厚さは３×Ｔとなる。
【００２６】
このように、単一エピタキシャル層構造では、エピタキシャル層１４１の厚さが厚い。そのため、フィン高さの高いフィン１１１の側面Ｓ1に、ＳＥＧ（Selective Epitaxial Growth）によりエピタキシャル層１４１を形成すると、十分にＳＥＧが進む前に、隣接するフィン１１１のエピタキシャル１４１層同士がショートしてしまう。
【００２７】
これに対し、分割エピタキシャル層構造では、エピタキシャル層１４１の分割数を十分に大きくすることで、隣接するフィン１１１のエピタキシャル１４１層同士のショートを回避することができる。
【００２８】
分割エピタキシャル層構造には、第２に、エピタキシャル層１４１の表面積を広く確保できるという利点がある。図１の分割エピタキシャル層構造の場合、各側面Ｓ1のエピタキシャル層１４１の表面積は、６×Ｔ／ｃｏｓ（θ／２）×（各フィンの長さ）で表される。ただし、θは、エピタキシャル層１４１の頂点の角度を示す。この表面積は、単一エピタキシャル層構造の場合の表面積と同じである。一方、単一エピタキシャル層構造を作製する際に、ＳＥＧを途中で止めると、表面積はこれらの値よりも小さくなる。
【００２９】
このように、分割エピタキシャル層構造によれば、十分にＳＥＧが進んだ単一エピタキシャル層構造の場合の表面積に等しい、広い表面積を確保することができる。
【００３０】
よって、本実施形態によれば、隣接するフィン１１１同士のショートを回避しつつ、エピタキシャル層１４１の表面積を広く確保することができる。
【００３１】
本実施形態のＦｉｎＦＥＴは、例えば、Spin Torque Transfer型のＭＲＡＭ（Magnetic Random Access Memory）などの半導体メモリ用のセルアレイトランジスタとして使用可能である。このような半導体メモリでは、ロジックＬＳＩ用のトランジスタよりも小さいフットプリントで、ロジックＬＳＩ用のトランジスタ並みの性能が要求される。
【００３２】
本実施形態によれば、フィン高さを高く設定しつつ、エピタキシャル層１４１の表面積を広く確保できるため、高集積、高性能のトランジスタを実現することができる。
【００３３】
（１）第１実施形態の半導体装置の製造方法
次に、図２〜図１９を参照し、第１実施形態の半導体装置の製造方法を説明する。
【００３４】
図２〜図１９は、第１実施形態の半導体装置の製造方法を示す断面図である。図２(ａ)、図３(ａ)、・・・図１９(ａ)は、Ｉ−Ｉ’線に沿った断面図に相当し、図２(ｂ)、図３(ｂ)、・・・図１９(ｂ)は、Ｊ−Ｊ’線に沿った断面図に相当する。
【００３５】
まず、半導体基板１０１上にハードマスク層１２１を堆積する（図２）。次に、リソグラフィとＲＩＥ（Reactive Ion Etching）により、ハードマスク層１２１を、フィン１１１を形成するためのマスクパターンに加工する（図２）。
【００３６】
次に、図３に示すように、ハードマスク層１２１をマスクとするＲＩＥにより、半導体基板１０１の表面部分をエッチングする。その結果、半導体基板１０１の表面に、フィン１１１が形成される。なお、フィン１１１は、側面Ｓ1が（１１０）面となるように形成される。
【００３７】
次に、半導体基板１０１上の全面に、素子分離絶縁膜１０２の材料となる絶縁膜１０２を堆積する（図４）。次に、ＣＭＰ（Chemical Mechanical Polishing）により、この絶縁膜１０２の表面を平坦化し、絶縁膜１０２をフィン１１１間に埋め込む（図４）。
【００３８】
次に、図５に示すように、ウェットエッチングにより、絶縁膜１０２の表面を後退させる。その結果、ＳＴＩ（Shallow Trench Isolation）絶縁膜である素子分離絶縁膜１０２が形成される。
【００３９】
次に、図６に示すように、熱酸化により、フィン１１１の側面に、ゲート絶縁膜１３１用の絶縁膜１３１を形成する。次に、図７に示すように、半導体基板１０１上の全面に、ゲート電極１３２用の電極材１３２と、キャップ層１３３を順に堆積する。
【００４０】
次に、図８に示すように、キャップ層１３３を加工してゲート電極１３２のハードマスクを形成した後、ＲＩＥにより、電極材１３２をエッチングして、ゲート電極１３２を形成する。図８(ｂ)にて、電極材１３２が除去されている点に留意されたい。次に、図９に示すように、ウェットエッチングにより、Ｓ／Ｄ領域のフィン側面の絶縁膜１３１を除去する。図９(ｂ)にて、絶縁膜１３１が除去されている点に留意されたい。このようにして、フィン１１１の側面および上面に、ゲート絶縁膜１３１とハードマスク層１２１を介して、ゲート電極１３２が形成される。
【００４１】
次に、図１０に示すように、ＣＶＤ（Chemical Vapor Deposition）とＲＩＥにより、フィン１１１のＸ方向の側面と、ゲート電極１３２とキャップ層１３３のＹ方向の側面とに、側壁絶縁膜１３４を形成する。前者の側壁絶縁膜１３４は図１０(ｂ)に、後者の側壁絶縁膜１３４は図１(ａ)に示されている。前者の側壁絶縁膜１３４は、図１１に示すように、ＲＩＥのオーバーエッチングにより除去される。
【００４２】
次に、半導体基板１０１上の全面に、エピタキシャル層１４１の形成処理に利用するための絶縁膜１５１を堆積する（図１２）。その結果、フィン１１１が絶縁膜１５１で覆われる。絶縁膜１５１は、例えばシリコン酸化膜である。
【００４３】
次に、図１３に示すように、ウェットエッチングまたはＲＩＥにより、絶縁膜１５１の上面の高さが低くなるよう、絶縁膜１５１の上面を後退させる。その結果、フィン１１１の一部分が露出する。次に、図１４に示すように、ＳＥＧにより、露出したフィン１１１の各側面Ｓ1に、１つのエピタキシャル層１４１を形成する。
【００４４】
次に、図１３の工程と同様の後退処理と、図１４の工程と同様のエピタキシャル成長処理を、再度実行する（図１５、図１６）。その結果、フィン１１１の各側面Ｓ1に、２つ目のエピタキシャル層１４１が形成される。
【００４５】
次に、これらの後退処理とエピタキシャル成長処理を、さらにもう一度実行する（図１７、図１８）。その結果、フィン１１１の各側面Ｓ1に、３つ目のエピタキシャル層１４１が形成される。
【００４６】
このように、本実施形態では、絶縁膜１５１の上面を後退させる後退処理と、エピタキシャル層１４１を形成するエピタキシャル成長処理を、交互に繰り返し実行する。その結果、フィン１１１の各側面Ｓ1に、複数のエピタキシャル層１４１が、Ｚ方向に沿って順に形成される。
【００４７】
次に、図１９に示すように、各エピタキシャル層１４１内にシリサイド層１４２を形成する。この際、各エピタキシャル層１４１内の全体をシリサイド化してもよいし、各エピタキシャル層１４１内の一部分のみをシリサイド化してもよい。また、図１９の工程は、省略してもよい。
【００４８】
その後、本実施形態では、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する処理を行う。こうして、図１の半導体装置が製造される。
【００４９】
なお、フィン１１１の各側面Ｓ1のエピタキシャル層１４１の厚さＴは、ほぼ均一でもよいし、不均一でもよい。厚さＴは、後退処理における絶縁膜１５１の後退量を調整することで制御することが可能である。厚さＴを不均一にする場合には、例えば、エピタキシャル層１４１が低い位置にあるほど、その厚さＴを厚く設定する。このような構造には、例えば、フィン１１１間への層間絶縁膜の埋め込みが容易になるという利点がある。
【００５０】
（２）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００５１】
以上のように、本実施形態では、フィン１１１の各側面Ｓ1に、フィン高さ方向に沿って複数のエピタキシャル層１４１を順に形成する。よって、本実施形態によれば、隣接するフィン１１１同士のショートを回避しつつ、エピタキシャル層１４１の表面積を広く確保することが可能となる。本実施形態によれば、フィン高さを高く設定しつつ、エピタキシャル層１４１の表面積を広く確保できるため、高集積、高性能のトランジスタを実現することが可能となる。
【００５２】
（第２実施形態）
図２０は、第２実施形態の半導体装置の構造を示す平面図と断面図である。図２０(ａ)は、半導体装置の平面構造を示す平面図に相当し、図２０(ｂ)、図２０(ｃ)はそれぞれ、図２０(ａ)に示すＩ−Ｉ’線、Ｊ−Ｊ’線に沿った断面図に相当する。
【００５３】
本実施形態では、各フィン１１１は、半導体基板１０１の突出部分と、この突出部分上に交互に積層された１層以上のＳｉＧｅ（シリコンゲルマニウム）層２０１と１層以上のＳｉ（シリコン）層２０２とを含んでいる。ＳｉＧｅ層２０１とＳｉ層２０２は、それぞれ第１、第２半導体層の例である。本実施形態では、ＳｉＧｅ層２０１の膜厚は、Ｓｉ層２０２の膜厚よりも薄く設定されている。
【００５４】
符号Ｓ3、Ｓ4、Ｓ5はそれぞれ、半導体基板１０１の突出部分、ＳｉＧｅ層２０１、Ｓｉ層２０２の側面を示す。これらの側面Ｓ3〜Ｓ5は、（１１０）面に相当する。
【００５５】
このような積層型のフィン構造によれば、フィン１１１内のチャネル領域に対し、Ｙ方向、すなわちＳ／Ｄ方向に平行なストレスを印加することができる。よって、本実施形態によれば、チャネル領域内のキャリア移動度を高くし、ＦｉｎＦＥＴの性能をさらに向上させることができる。
【００５６】
本実施形態では、フィン１１１の各側面が、１つの側面Ｓ3と、２つの側面Ｓ4と、２つの側面Ｓ5により構成されている。そして、側面Ｓ3、Ｓ5のそれぞれに、１つのエピタキシャル層１４１が形成されている。よって、本実施形態では、第１実施形態と同様に、フィン１１１の各側面に、３個のエピタキシャル層１４１が、Ｚ方向に沿って順に形成されている。よって、本実施形態によれば、隣接するフィン１１１同士のショートを回避しつつ、エピタキシャル層１４１の表面積を広く確保することができる。
【００５７】
符号Ｓ6は、エピタキシャル層１４１のファセット面を示す。ファセット面Ｓ6は、（１１１）面に相当する。本実施形態では、シリサイド層１４２が、エピタキシャル層１４１内のファセット面Ｓ6付近に形成されている。
【００５８】
なお、本実施形態では、各フィン１１１が、２層のＳｉＧｅ層２０１と２層のＳｉ層２０２を含んでいるが、３層以上のＳｉＧｅ層２０１と３層以上のＳｉ層２０２を含んでいてもよい。
【００５９】
（１）第２実施形態の半導体装置の製造方法
次に、図２１〜図２４を参照し、第２実施形態の半導体装置の製造方法を説明する。
【００６０】
図２１〜図２４は、第２実施形態の半導体装置の製造方法を示す断面図である。図２１(ａ)、図２２(ａ)、・・・図２４(ａ)は、Ｉ−Ｉ’線に沿った断面図に相当し、図２１(ｂ)、図２２(ｂ)、・・・図２４(ｂ)は、Ｊ−Ｊ’線に沿った断面図に相当する。
【００６１】
まず、図２１に示すように、半導体基板１０１上に、１層以上のＳｉＧｅ層２０１と、１層以上のＳｉ層２０２とを交互に積層する。
【００６２】
次に、図２から図５の工程により、半導体基板１０１の表面にフィン１１１を形成し、フィン１１１間に素子分離絶縁膜１０２を形成する。その結果、図２２に示す構造が得られる。
【００６３】
次に、図６から図９の工程により、フィン１１１の側面および上面に、ゲート絶縁膜１３１とハードマスク層１２１を介して、ゲート電極１３２を形成する。その結果、図２３に示す構造が得られる。
【００６４】
次に、図１０および図１１の工程を行った後、ＳＥＧにより、フィン１１１の側面に、エピタキシャル層１４１を形成する（図２４）。
【００６５】
ＳｉとＳｉＧｅの格子定数の違いにより、Ｓｉ層２０２の表面にエピタキシャルＳｉ層が成長する速度と、ＳｉＧｅ層２０１の表面にエピタキシャルＳｉ層が成長する速度は異なる。具体的には、Ｓｉ層２０２の表面での成長速度の方が、ＳｉＧｅ層２０１の表面での成長速度よりも速い。
【００６６】
よって、図２４の工程では、エピタキシャル層１４１が、半導体基板１０１の突出部分の側面Ｓ3と、Ｓｉ層２０２の側面Ｓ5に選択的に形成される。その結果、フィン１１１の各側面に、３個のエピタキシャル層１４１が、Ｚ方向に沿って順に形成される。
【００６７】
次に、図１９の工程により、各エピタキシャル層１４１内にシリサイド層１４２を形成する。その後、本実施形態では、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する処理を行う。こうして、図２０の半導体装置が製造される。
【００６８】
なお、図２４の工程では、ＳｉＧｅ層２０１の表面でも、エピタキシャルＳｉ層がわずかに成長する。よって、図２５に示すように、ＳｉＧｅ層２０１の各側面Ｓ4にも、小さなエピタキシャル層１４１が形成される。図２５は、第２実施形態の半導体装置の製造方法の詳細を示す断面図である。その後のシリサイド処理により、シリサイド層１４２は、この小さなエピタキシャル層１４１内にも形成される。
【００６９】
（２）第２実施形態の効果
最後に、第２実施形態の効果について説明する。
【００７０】
以上のように、本実施形態では、フィン１１１の各側面に、フィン高さ方向に沿って複数のエピタキシャル層１４１を順に形成する。よって、本実施形態によれば、第１実施形態と同様に、隣接するフィン１１１同士のショートを回避しつつ、エピタキシャル層１４１の表面積を広く確保することが可能となる。
【００７１】
また、本実施形態では、積層型のフィン構造を採用することで、チャネル領域内のキャリア移動度を向上させることが可能となる。これは、チャネルに高移動度材料であるＳｉＧｅを一部使うことと、Ｓｉ／ＳｉＧｅ積層構造によりＳｉチャネル、ＳｉＧｅチャネルにストレスが印加されることによるものである。また、本実施形態では、積層型のフィン構造を採用することで、フィン１１１の各側面に、複数のエピタキシャル層１４１を、１回のエピタキシャル成長処理で形成することが可能となる。
【００７２】
なお、第１実施形態には逆に、ＳｉＧｅ層２０１とＳｉ層２０２を交互に積層する処理が不要になるという利点がある。
【００７３】
（第３実施形態）
図２６は、第３実施形態の半導体装置の構造を示す平面図と断面図である。図２６(ａ)は、半導体装置の平面構造を示す平面図に相当し、図２６(ｂ)、図２６(ｃ)はそれぞれ、図２６(ａ)に示すＩ−Ｉ’線、Ｊ−Ｊ’線に沿った断面図に相当する。
【００７４】
本実施形態の各フィン１１１は、第２実施形態と同様に、半導体基板１０１の突出部分と、この突出部分上に交互に積層された１層以上のＳｉＧｅ層２０１と１層以上のＳｉ層２０２とを含んでいる。
【００７５】
しかしながら、本実施形態では、各フィン１１１内において、ＳｉＧｅ層２０１の側面Ｓ4が、半導体基板１０１の突出部分の側面Ｓ3や、Ｓｉ層２０２の側面Ｓ5に対し、後退している。そして、各フィン１１１内では、ＳｉＧｅ層２０１層が後退している領域に、絶縁膜３０１が埋め込まれている。絶縁膜３０１は、例えばシリコン窒化膜である。
【００７６】
符号Ｗ1は、半導体基板１０１の突出部分やＳｉ層２０２のＸ方向の幅を示し、符号Ｗ2は、ＳｉＧｅ層２０１のＸ方向の幅を示す。本実施形態では、幅Ｗ2は、幅Ｗ1よりも狭くなっている（Ｗ2＜Ｗ1）。
【００７７】
本実施形態では、幅Ｗ2を幅Ｗ1よりも十分に狭くすることで、Ｓｉ層２０２を、ナノワイヤのような構造にすることができる。ナノワイヤＦＥＴは、そのゲートアラウンド構造により、ＦｉｎＦＥＴよりも短チャネル効果を抑制することができる。よって、本実施形態では、ゲート長を短縮することで、トランジスタをさらに高集積化することができる。
【００７８】
なお、本実施形態では、ゲート絶縁膜１３１が、側面Ｓ3、Ｓ4、Ｓ5のうち、側面Ｓ3、Ｓ5のみに形成されている。これは、ゲート絶縁膜１３１を熱酸化により形成する際に、側面Ｓ4が絶縁膜３０１により保護されており、側面Ｓ4が酸化されないことに起因する。ＳｉＧｅはＳｉに比べて酸化されやすいため、絶縁膜３０１による側面Ｓ4の保護は有用である。なお、側面Ｓ4は絶縁膜３０１で保護されているため、側面Ｓ4にエピタキシャル層１４１は形成されない。
【００７９】
（１）第３実施形態の半導体装置の製造方法
次に、図２７〜図３０を参照し、第３実施形態の半導体装置の製造方法を説明する。
【００８０】
図２７〜図３０は、第３実施形態の半導体装置の製造方法を示す断面図である。図２７(ａ)、図２８(ａ)、・・・図３０(ａ)は、Ｉ−Ｉ’線に沿った断面図に相当し、図２７(ｂ)、図２８(ｂ)、・・・図３０(ｂ)は、Ｊ−Ｊ’線に沿った断面図に相当する。
【００８１】
まず、図２２に示す構造を得た後、ウェットエッチングにより、ＳｉＧｅ層２０１を選択的にエッチングする（図２７）。その結果、ＳｉＧｅ層２０１の側面Ｓ4が、半導体基板１０１の突出部分の側面Ｓ3や、Ｓｉ層２０２の側面Ｓ5に対し後退する。
【００８２】
次に、図２８に示すように、ＣＶＤにより、半導体基板１０１上の全面に絶縁膜３０１を堆積する。その結果、素子分離絶縁膜１０２、フィン１１１、ハードマスク層１２１の表面が、絶縁膜３０１で覆われる。
【００８３】
次に、図２９に示すように、ＲＩＥにより、フィン１１１およびハードマスク層１２１の側面以外に形成された絶縁膜３０１を除去する。
【００８４】
次に、図３０に示すように、ウェットエッチングにより、ＳｉＧｅ層２０１の後退領域以外に形成された絶縁膜３０１を除去する。こうして、上記後退部分に絶縁膜３０１が埋め込まれた構造が実現される。
【００８５】
その後、図２３以降の工程を、第２実施形態と同様に行う。さらに、本実施形態では、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する処理を行う。こうして、図２６の半導体装置が製造される。
【００８６】
なお、図２７の工程では、各フィン１１１内のＳｉＧｅ層２０１を完全に除去してもよい。この場合には、最終的に図３１に示す構造が実現される。図３１は、第３実施形態の変形例の半導体装置の構造を示す平面図と断面図である。図３１の各フィン１１１は、半導体基板１０１の突出部分と、この突出部分上に交互に積層された１層以上の絶縁膜３０１と１層以上のＳｉ層２０２とを含んでいる。このように、本変形例によれば、各フィン１１１内のＳｉ層２０２を、ナノワイヤに加工することができる。
【００８７】
なお、本変形例では、フィン１１１を形成する際に、各フィン１１１の先端にパッド部３０２を形成する。さらには、パッド部３０２のＸ方向およびＹ方向の幅を、フィン１１１のＸ方向の幅Ｗ1よりも広く設定する。これにより、本変形例では、図２７の工程を、フィン１１１内のＳｉＧｅ層２０１が完全に除去され、パッド部３０２内のＳｉＧｅ層２０１が一部残存するように実行することが可能となる。図３１に示す符号３０３は、ＳｉＧｅ層２０１が残存している領域を示す。本変形例では、このようなＳｉＧｅ残存領域３０３を有するパッド部３０２を形成することにより、ＳｉＧｅ層２０１の除去後に、Ｓｉ層２０２をパッド部３０２により支持することが可能となる。
【００８８】
なお、本変形例では、各フィン１１１の片側の先端にパッド部３０２を設けているが、各フィン１１１の両側の先端にパッド部３０２を設けてもよい。
【００８９】
（２）第３実施形態の効果
最後に、第３実施形態の効果について説明する。
【００９０】
以上のように、本実施形態では、フィン１１１の各側面に、フィン高さ方向に沿って複数のエピタキシャル層１４１を順に形成する。よって、本実施形態によれば、第１、第２実施形態と同様に、隣接するフィン１１１同士のショートを回避しつつ、エピタキシャル層１４１の表面積を広く確保することが可能となる。
【００９１】
また、本実施形態では、ＳｉＧｅ層２０１の側面Ｓ4を、半導体基板１０１の突出部分の側面Ｓ3や、Ｓｉ層２０２の側面Ｓ5に対し後退させている。よって、本実施形態によれば、トランジスタの短チャネル効果を抑制することが可能となる。よって、本実施形態では、ゲート長を短縮することで、トランジスタをさらに高集積化することが可能となる。
【００９２】
以上、第１から第３実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲およびこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００９３】
１０１：半導体基板、１０２：素子分離絶縁膜、１１１：フィン、
１２１：ハードマスク層、１３１：ゲート絶縁膜、１３２：ゲート電極、
１３３：キャップ層、１３４：側壁絶縁膜、
１４１：エピタキシャル層、１４２：シリサイド層、１５１：絶縁膜、
２０１：ＳｉＧｅ層、２０２：Ｓｉ層、
３０１：絶縁膜、３０２：パッド部、３０３：ＳｉＧｅ残存領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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