【手続補正書】
【提出日】平成26年3月24日(2014.3.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１方向に沿って配された第１ウェル領域、第２ウェル領域及び第３ウェル領域を含み、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配される基板と、
前記第１ウェル領域に一列に形成され電源端子を共有し、前記第１方向に実質的に垂直である第２方向に沿って直線に形成される第１プルアップ素子及び第２プルアップ素子と、
前記第２ウェル領域に前記第１プルアップ素子と隣接するように配される第１プルダウン素子と、
前記第３ウェル領域に前記第２プルアップ素子と隣接するように配される第２プルダウン素子と、
前記第２ウェル領域に前記第２プルアップ素子と隣接するように配される第１アクセス素子と、
前記第３ウェル領域に前記第１プルアップ素子と隣接するように配される第２アクセス素子と、を含む半導体メモリ装置。
【請求項２】
前記第１プルアップ素子及び第２プルアップ素子は、単一活性領域に配され、前記単一活性領域は、前記第１ウェル領域に含まれることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１プルアップ素子及び前記第１プルダウン素子は、第１インバータを構成し、
前記第２プルアップ素子及び前記第２プルダウン素子は、第２インバータを構成することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１アクセス素子は、前記第２インバータの入力端子と、前記第１インバータの出力端子と、に連結され、
前記第２アクセス素子は、前記第１インバータの入力端子と、前記第２インバータの出力端子と、に連結されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記第１アクセス素子は、ワードラインに印加される電圧によって制御され、１対のビットラインのうち第１ビットラインを、前記第２インバータの入力端子と、前記第１インバータの出力端子と、に連結させる第１アクセス・トランジスタを含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記第２アクセス素子は、前記ワードラインに印加される電圧によって制御され、前記１対のビットラインのうち第２ビットラインを、前記第１インバータの入力端子と、前記第２インバータの出力端子と、に連結させる第２アクセス・トランジスタを含むことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１アクセス素子及び前記第１プルダウン素子は、単一活性領域内に配され、前記単一活性領域は、前記第２ウェル領域に含まれることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記第２アクセス素子及び前記第２プルダウン素子は、単一活性領域内に配され、前記単一活性領域は、前記第３ウェル領域に含まれることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記第１プルアップ素子は、前記電源端子に連結されるソースを有するＰチャネル・トランジスタを含み、
前記第１プルダウン素子は、前記Ｐチャネル・トランジスタのドレインに連結されるドレインと、前記Ｐチャネル・トランジスタのゲートに連結されるゲート、及び接地端子に連結されるソースを有するＮチャネル・トランジスタを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記第２プルアップ素子は、前記電源端子に連結されるソースを有するＰチャネル・トランジスタを含み、
前記第２プルダウン素子は、前記Ｐチャネル・トランジスタのドレインに連結されるドレイン、前記Ｐチャネル・トランジスタのゲートに連結されるゲート、及び接地端子に連結されるソースを有するＮチャネル・トランジスタを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
前記第１アクセス素子は、ワードラインに連結されるゲートを有するＮチャネル・トランジスタを含み、
前記第２アクセス素子は、前記ワードラインに連結されるゲートを有するＮチャネル・トランジスタを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１２】
前記半導体メモリ装置は、電子システムに含まれ、
前記電子システムは、バスを介して互いに通信するメモリ部、プロセッサ及び入出力装置を含み、
前記プロセッサは、前記半導体メモリ装置を含む記憶装置を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１３】
第１ウェル領域、第２ウェル領域、及び第３ウェル領域を含み、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配される基板を含む単位セルと、
前記第１ウェル領域に含まれ、単一活性領域である第１活性領域であって、前記第１活性領域内の前記単位セル内に第１及び第２プルアップ素子が配される第１活性領域と、
前記第２ウェル領域に含まれ、前記第２プルアップ素子に隣接した第１アクセス素子及び前記第１プルアップ素子に隣接した第１プルダウン素子が配される第２活性領域と、
前記第３ウェル領域に含まれ、前記第１プルアップ素子に隣接した第２アクセス素子及び前記第２プルアップ素子に隣接した第２プルダウン素子が配される第３活性領域と、を含む半導体メモリ装置。
【請求項１４】
前記第１プルアップ素子及び第２プルアップ素子は、第１方向に沿ってアラインされ、
前記第１プルアップ素子は、前記第１方向と垂直である第２方向に沿って、前記第１プルダウン素子及び前記第２アクセス素子と隣接して配され、
前記第２プルアップ素子は、前記第２方向に沿って前記第２プルダウン素子及び前記第１アクセス素子と隣接するように配されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第１活性領域及び第２活性領域の上部を横切る方向に、前記基板の上部に形成される第１ゲート電極と、
前記第１活性領域及び第３活性領域の上部を横切る方向に、前記基板の上部に形成される第２ゲート電極と、をさらに含み、
前記第１プルアップ素子と前記第１プルダウン素子は、前記第１ゲート電極に共通して連結されて第１インバータを構成し、前記第２プルアップ素子と前記第２プルダウン素子は、前記第２ゲート電極に共通して連結されて第２インバータを構成することを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１６】
前記第１アクセス素子を、前記第２インバータの入力端子、及び前記第１インバータの出力端子に連結させる第１金属配線と、
前記第２アクセス素子を、前記第１インバータの入力端子、及び前記第２インバータの出力端子に連結させる第２金属配線と、をさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記第１金属配線及び前記第２金属配線は、同一層に配されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記第１金属配線及び前記第２金属配線は、互いに異なる層に配されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１９】
前記第２活性領域の上部を横切る方向に、前記基板の上部に形成される第３ゲート電極と、
前記第３活性領域の上部を横切る方向に、前記基板の上部に形成される第４ゲート電極と、をさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２０】
前記第３ゲート電極及び第４ゲート電極と平行な方向に伸張するように、前記基板の上部に形成され、前記第３ゲート電極及び第４ゲート電極に連結されるワードラインをさらに含むことを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記第１活性領域、第２活性領域及び第３活性領域と平行な方向に伸張するように、前記基板の上部に形成される１対のビットラインをさらに含み、
前記１対のビットラインのうち第１ビットラインは、前記第１アクセス素子に連結され、
前記１対のビットラインのうち第２ビットラインは、前記第２アクセス素子に連結されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項２２】
前記第１活性領域、第２活性領域及び第３活性領域と平行な方向に伸張するように、前記基板の上部に形成される電源電極ラインをさらに含み、
前記電源電極ラインは、前記第１プルアップ素子と第２プルアップ素子との間に形成されたコンタクトプラグを介して、前記第１プルアップ素子及び第２プルアップ素子に連結されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項２３】
前記第１タイプ導電体は、Ｎ型導電体であって、前記第２タイプ導電体は、Ｐ型導電体であることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項２４】
第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板を提供する段階であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む段階と、
前記第１ウェル領域上に含まれた第１活性領域に、第１プルアップ素子及び第２プルアップ素子を一列に形成する段階と、
前記第２ウェル領域上に含まれた第２活性領域に、前記第１プルアップ素子と隣接した第１プルダウン素子と、前記第２プルアップ素子と隣接した第１アクセス素子と、を形成する段階と、
前記第３ウェル領域上に含まれた第３活性領域に、前記第２プルアップ素子と隣接した第２プルダウン素子と、前記第１プルアップ素子と隣接した第２アクセス素子と、を形成する段階と、を含む半導体メモリ装置の製造方法。
【請求項２５】
前記第１プルアップ素子及び第２プルアップ素子は、第１方向に沿って一列に形成され、
前記第１プルアップ素子は、前記第１方向と垂直である第２方向に沿って、前記第１プルダウン素子及び前記第２アクセス素子と隣接するように配され、
前記第２プルアップ素子は、前記第２方向に沿って、前記第２プルダウン素子及び前記第１アクセス素子と隣接するように配されることを特徴とする請求項２４に記載の半導体メモリ装置の製造方法。
【請求項２６】
前記第１活性領域、第２活性領域及び第３活性領域のうち少なくとも１つの領域の上部を横切る方向に、前記基板の上部に形成される複数の導電性パターンを形成する段階をさらに含み、
前記第１プルアップ素子と前記第１プルダウン素子は、前記複数の導電性パターンのうち一つに共通して連結されて第１インバータを構成し、
前記第２プルアップ素子と前記第２プルダウン素子は、前記複数の導電性パターンのうち他の一つに共通して連結されて第２インバータを構成することを特徴とする請求項２４に記載の半導体メモリ装置の製造方法。
【請求項２７】
前記第１アクセス素子を、前記第２インバータの入力端子と、前記第１インバータの出力端子と、に連結させる第１金属配線；前記第２アクセス素子を、前記第１インバータの入力端子と、前記第２インバータの出力端子と、に連結させる第２金属配線；を形成する段階をさらに含むことを特徴とする請求項２６に記載の半導体メモリ装置の製造方法。
【請求項２８】
前記第１金属配線及び第２金属配線を形成する段階は、
前記基板の上部に第１絶縁膜を形成する段階と、
前記第１絶縁膜の一部領域をエッチングして複数の第１コンタクトホールを形成し、前記複数の第１コンタクトホールに金属を充填して複数のコンタクトプラグを形成する段階と、
前記複数のコンタクトプラグが形成された前記第１絶縁膜上に、第２絶縁膜を形成する段階と、
前記第２絶縁膜の一部領域をエッチングして複数の第２コンタクトホールを形成し、前記複数の第２コンタクトホールに金属を充填し、前記第１金属配線及び第２金属配線を形成する段階と、を含み、
前記第１金属配線及び第２金属配線は、前記複数のコンタクトプラグを介して、前記第１ウェル領域、第２ウェル領域及び第３ウェル領域のうち少なくとも一つに連結されることを特徴とする請求項２７に記載の半導体メモリ装置の製造方法。
【請求項２９】
前記第１ウェル領域、第２ウェル領域及び第３ウェル領域のうち少なくとも一つにシリサイド層を形成する段階をさらに含み、
前記複数のコンタクトプラグは、前記シリサイド層に連結されることを特徴とする請求項２８に記載の半導体メモリ装置の製造方法。
【請求項３０】
第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板と、
前記第１ウェル領域に一列に形成されて接地端子を共有する第１プルダウン素子及び第２プルダウン素子と、
前記第２ウェル領域に、前記第１プルダウン素子と隣接するように配される第１プルアップ素子と、
前記第３ウェル領域に、前記第２プルダウン素子と隣接するように配される第２プルアップ素子と、
前記第２ウェル領域に、前記第２プルダウン素子と隣接するように配される第１アクセス素子と、
前記第３ウェル領域に、前記第１プルダウン素子と隣接するように配される第２アクセス素子と、を含む半導体メモリ装置。
【請求項３１】
前記第１プルダウン素子及び第２プルダウン素子は、単一活性領域に配され、前記単一活性領域は、前記第１ウェル領域に含まれることを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３２】
前記第１プルダウン素子及び前記第１プルアップ素子は、第１インバータを構成し、
前記第２プルダウン素子及び前記第２プルアップ素子は、第２インバータを構成することを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３３】
前記第１アクセス素子は、前記第２インバータの入力端子と、前記第１インバータの出力端子と、に連結され、
前記第２アクセス素子は、前記第１インバータの入力端子と、前記第２インバータの出力端子と、に連結されることを特徴とする請求項３２に記載の半導体メモリ装置。
【請求項３４】
前記第１アクセス素子は、ワードラインに印加される電圧によって制御され、１対のビットラインのうち第１ビットラインを、前記第２インバータの入力端子と、前記第１インバータの出力端子と、に連結させる第１アクセス・トランジスタを含むことを特徴とする請求項３２に記載の半導体メモリ装置。
【請求項３５】
前記第２アクセス素子は、前記ワードラインに印加される電圧によって制御され、前記１対のビットラインのうち第２ビットラインを、前記第１インバータの入力端子と、前記第２インバータの出力端子と、に連結させる第２アクセス・トランジスタを含むことを特徴とする請求項３４に記載の半導体メモリ装置。
【請求項３６】
前記第１アクセス素子及び前記第１プルアップ素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第２ウェル領域に含まれることを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３７】
前記第２アクセス素子及び前記第２プルアップ素子は、単一活性領域内に一列に配され、前記単一活性領域は、前記第２ウェル領域に含まれることを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３８】
前記第１タイプ導電体は、Ｐ型導電体であって、前記第２タイプ導電体は、Ｎ型導電体であることを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３９】
前記第１プルダウン素子は、前記接地端子に連結されるソースを有するＮチャネル・トランジスタを含み、
前記第１プルアップ素子は、前記Ｎチャネル・トランジスタのドレインに連結されるドレイン、前記Ｎチャネル・トランジスタのゲートに連結されるゲート、及び電源端子に連結されるソースを有するＰチャネル・トランジスタを含むことを特徴とする請求項３８に記載の半導体メモリ装置。
【請求項４０】
前記第２プルダウン素子は、前記接地端子に連結されるソースを有するＮチャネル・トランジスタを含み、
前記第２プルアップ素子は、前記Ｎチャネル・トランジスタのドレインに連結されるドレイン、前記Ｎチャネル・トランジスタのゲートに連結されるゲート、及び電源端子に連結されるソースを有するＰチャネル・トランジスタを含むことを特徴とする請求項３８に記載の半導体メモリ装置。
【請求項４１】
前記第１アクセス素子は、ワードラインに連結されるゲートを有するＰチャネル・トランジスタを含み、
前記第２アクセス素子は、前記ワードラインに連結されるゲートを有するＰチャネル・トランジスタを含むことを特徴とする請求項３８に記載の半導体メモリ装置。
【請求項４２】
前記半導体メモリ装置は、電子システムに含まれ、
前記電子システムは、バスを介して互いに通信するメモリ部、プロセッサ及び入出力装置を含み、
前記プロセッサは、前記半導体メモリ装置を含む記憶装置を含むことを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項４３】
第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板と、
前記第１ウェル領域に含まれ、第１プルダウン素子及び第２プルダウン素子が一列に配される第１活性領域と、
前記第２ウェル領域に含まれ、前記第２プルダウン素子に隣接した第１アクセス素子、及び前記第１プルダウン素子に隣接した第１プルアップ素子が配される第２活性領域と、
前記第３ウェル領域に含まれ、前記第１プルダウン素子に隣接した第２アクセス素子、及び前記第２プルダウン素子に隣接した第２プルアップ素子が配される第３活性領域と、を含む半導体メモリ装置。
【請求項４４】
前記第１プルダウン素子及び第２プルダウン素子は、第１方向に沿って一列に配され、
前記第１プルダウン素子は、前記第１方向と垂直である第２方向に沿って、前記第１プルアップ素子及び前記第２アクセス素子と隣接するように配され、
前記第２プルダウン素子は、前記第２方向に沿って、前記第２プルアップ素子及び前記第１アクセス素子と隣接するように配されることを特徴とする請求項４３に記載の半導体メモリ装置。
【請求項４５】
前記第１活性領域及び第２活性領域の上部を横切る方向に、前記基板の上部に形成される第１ゲート電極と、
前記第１活性領域及び第３活性領域の上部を横切る方向に、前記基板の上部に形成される第２ゲート電極と、をさらに含み、
前記第１プルダウン素子と前記第１プルアップ素子は、前記第１ゲート電極に共通して連結されて第１インバータを構成し、前記第２プルダウン素子と前記第２プルアップ素子は、前記第２ゲート電極に共通して連結されて第２インバータを構成することを特徴とする請求項４３に記載の半導体メモリ装置。
【請求項４６】
前記第１アクセス素子を、前記第２インバータの入力端子、及び前記第１インバータの出力端子に連結させる第１金属配線と、
前記第２アクセス素子を、前記第１インバータの入力端子、及び前記第２インバータの出力端子に連結させる第２金属配線と、をさらに含むことを特徴とする請求項４５に記載の半導体メモリ装置。
【請求項４７】
前記第１金属配線及び前記第２金属配線は、同一層に配されることを特徴とする請求項４６に記載の半導体メモリ装置。
【請求項４８】
前記第１金属配線及び前記第２金属配線は、互いに異なる層に配されることを特徴とする請求項４６に記載の半導体メモリ装置。
【請求項４９】
前記第２活性領域の上部を横切る方向に、前記基板の上部に形成される第３ゲート電極と、
前記第３活性領域の上部を横切る方向に、前記基板の上部に形成される第４ゲート電極と、をさらに含むことを特徴とする請求項４５に記載の半導体メモリ装置。
【請求項５０】
前記第３ゲート電極及び第４ゲート電極と平行な方向に伸張するように、前記基板の上部に形成され、前記第３ゲート電極及び第４ゲート電極に連結されるワードラインをさらに含むことを特徴とする請求項４９に記載の半導体メモリ装置。
【請求項５１】
前記第１活性領域、第２活性領域及び第３活性領域と平行な方向に伸張するように、前記基板の上部に形成される１対のビットラインをさらに含み、
前記１対のビットラインのうち第１ビットラインは、前記第１アクセス素子の一端に連結され、
前記１対のビットラインのうち第２ビットラインは、前記第２アクセス素子の他端に連結されることを特徴とする請求項４３に記載の半導体メモリ装置。
【請求項５２】
前記第１活性領域、第２活性領域及び第３活性領域と平行な方向に伸張するように、前記基板の上部に形成される接地電極ラインをさらに含み、
前記接地電極ラインは、前記第１プルダウン素子と第２プルダウン素子との間に形成されたコンタクトプラグを介して、前記第１プルダウン素子及び第２プルダウン素子に連結されることを特徴とする請求項４３に記載の半導体メモリ装置。
【請求項５３】
前記第１タイプ導電体は、Ｐ型導電体であって、前記第２タイプ導電体は、Ｎ型導電体であることを特徴とする請求項４３に記載の半導体メモリ装置。
【請求項５４】
第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板を提供する段階であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む段階と、
前記第１ウェル領域上に含まれた第１活性領域に、第１プルダウン素子及び第２プルダウン素子を一列に形成する段階と、
前記第２ウェル領域上に含まれた第２活性領域に、前記第１プルダウン素子と隣接した第１プルアップ素子及び前記第２プルダウン素子と隣接した第１アクセス素子を形成する段階と、
前記第３ウェル領域上に含まれた第３活性領域に、前記第２プルダウン素子と隣接した第２プルアップ素子と、前記第１プルダウン素子と隣接した第２アクセス素子と、を形成する段階と、を含む半導体メモリ装置の製造方法。
【請求項５５】
前記第１プルダウン素子及び第２プルダウン素子は、第１方向に沿って一列に形成され、
前記第１プルダウン素子は、前記第１方向と垂直である第２方向に沿って、前記第１プルアップ素子及び前記第２アクセス素子と隣接するように配され、
前記第２プルダウン素子は、前記第２方向に沿って、前記第２プルアップ素子及び前記第１アクセス素子と隣接するように配されることを特徴とする請求項５４に記載の半導体メモリ装置の製造方法。
【請求項５６】
前記第１活性領域、第２活性領域及び第３活性領域のうち少なくとも１つの領域の上部を横切る方向に、前記基板の上部に形成される複数の導電性パターンを形成する段階をさらに含み、
前記第１プルダウン素子と前記第１プルアップ素子は、前記複数の導電性パターンのうち一つに共通して連結されて第１インバータを構成し、
前記第２プルダウン素子と前記第２プルアップ素子は、前記複数の導電性パターンのうち他の一つに共通して連結されて第２インバータを構成することを特徴とする請求項５４に記載の半導体メモリ装置の製造方法。
【請求項５７】
前記第１アクセス素子を、前記第２インバータの入力端子と、前記第１インバータの出力端子と、に連結させる第１金属配線；前記第２アクセス素子を、前記第１インバータの入力端子と、前記第２インバータの出力端子と、に連結させる第２金属配線；を形成する段階をさらに含むことを特徴とする請求項５６に記載の半導体メモリ装置の製造方法。
【請求項５８】
第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、前記第１ウェル領域は、前記第２ウェル領域と前記第３ウェル領域との間に配され、前記第１ウェル領域は、第１タイプ導電体を含み、前記第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板を含み、
前記第１ウェル領域は、第１積層構造を含み、前記第１積層構造は、第１単一活性層上に連続して積層された第１コンタクトプラグ、第１金属絶縁層、ビアプラグ、及び電源電圧または接地電圧ラインを含み、
前記第２ウェル領域は、第２積層構造を含み、前記第２積層構造は、第２単一活性層上に連続して積層された第２コンタクトプラグ及び第２金属絶縁層を含み、
前記第３ウェル領域は、第３積層構造を含み、前記第３積層構造は、第３単一活性層上に連続して積層された第３コンタクトプラグ及び第３金属絶縁層を含むことを特徴とする半導体メモリ装置。