(57)【要約】      （修正有）【課題】放熱性に優れた半導体チップを提供する。【解決手段】表面に素子が形成された半導体チップの裏面にＳｉチップが接合され、半導体チップ裏面の面積の５０％以上９０％以下の面積を有するスルーホールがＳｉチップに形成され、スルーホール内にはカーボンナノチューブが形成される。【選択図】図１
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【実用新案登録請求の範囲】
【請求項１】
表面に素子が形成された半導体チップの裏面にＳｉチップが接合された構造において、前記半導体チップ裏面の面積の５０％以上９０％以下の面積を有するスルーホールが前記Ｓｉチップに形成され、前記スルーホール内にはカーボンナノチューブが形成されたことを特徴とする半導体チップ。
【考案の詳細な説明】
【技術分野】
【０００１】  本考案は発熱の伴うパワー半導体デバイスについてカーボンナノチューブを使用することにより良好な放熱を図るデバイス構造、主にチップ構造に関する。
【背景技術】
【０００２】  パワー半導体デバイスは主に電力の変換や制御用に使用されるダイオード、トランジスタを言うが、通信用途に使用される高周波電力トランジスタや高輝度ＬＥＤなども大きな電力を扱う半導体デバイスと言ってもいい。特に電力変換用のトランジスタの直流の印加電力は１０００ｋＷに及ぶものもあり、デバイスは大きな発熱源でありその放熱はデバイスの性能や信頼性に対して重要なキーとなる。しかし一般にはデバイスに使用する半導体基板の種類と熱抵抗で決まる放熱性に制約されているのが現状である。半導体基板として使用されるＳｉ（熱伝導率：１５１Ｗ／ｍＫ）やＳｉＣ（４９０ｗ／ｍＫ）は比較的熱伝導率が高いものの更なる放熱の改良は必要であり、ＧａＡｓ（５４ｗ／ｍＫ）は熱伝導率が極めて悪いため大きな課題である。【０００３】  放熱性を改良する試みとして半導体基板を薄くすることが一般的に行われている。半導体チップの機械的強度も考慮した半導体基板の厚さは１００μｍ〜２００μｍが普通であるが、放熱性の観点から３０μｍ程度の厚さにすることが行われている。この場合半導体チップの強度が著しく低下するため、半導体チップ裏面に数十μｍのＡｕやＣｕの厚めっき層を形成し、半導体チップの強度不足を補強している。しかしＡｕやＣｕは熱伝導率が高く放熱性の面では有効であるが、熱膨張係数が半導体の３〜４倍あるため半導体チップに反りが生じて実装時の放熱性を悪化させてしまう。【０００４】  また特許文献１ではカーボンナノチューブを使用した半導体チップの実装構造が提案されている。これは半導体チップをフェイスダウン（フリップチップ）で実装基板に実装する場合、実装基板上にカーボンナノチューブのバンプを形成しておき、半導体チップに形成されている電極をカーボンナノチューブのバンプに接合して、カーボンナノチューブを通して実装基板に熱と電流を流すものである。【０００５】  しかし特許文献１の実装構造では、半導体チップ裏面からは大気中への熱放散のみである。一方半導体チップの表面においては、放熱は表面に形成された電極から為されるため、複数の微小のくし型形状で形成された電極などでは放熱に寄与する面積は小さくなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２５１９６１
【考案の概要】
【考案が解決しようとする課題】
【０００７】  以上述べたように、半導体基板（半導体チップ）を薄くして厚い金属の支持層を設ける方法では半導体チップの平坦性が確保できないため、実装基板に実装された場合の放熱は不十分である。【０００８】  またカーボンナノチューブのバンプを使用したフェイスダウン方式の実装構造では放熱に寄与する面積が不十分であり、半導体チップに放熱性を改良する工夫は特に為されていない。
【課題を解決するための手段】
【０００９】  本考案は上記の課題に鑑みて為されたもので、表面に素子が形成された半導体チップの裏面にＳｉチップが接合された構造において、前記半導体チップ裏面の面積の５０％以上９０％以下の面積を有するスルーホールが前記Ｓｉチップに形成され、前記スルーホール内にはカーボンナノチューブが形成されたことを特徴とする。
【考案の効果】
【００１０】  以上述べたように本考案の半導体チップ構造を採ることにより、半導体チップの裏面側からの放熱はカーボンナノチューブの良好な放熱性を利用することができる。
【図面の簡単な説明】
【００１１】
【図１】本考案の実施形態における半導体チップの断面図
【図２】本考案の実施形態における半導体チップの概略透視図
【図３Ａ】本考案の実施形態における半導体チップの一実施例を説明する断面図
【図３Ｂ】本考案の実施形態における半導体チップの一実施例を説明する断面図
【図３Ｃ】本考案の実施形態における半導体チップの一実施例を説明する断面図
【図３Ｄ】本考案の実施形態における半導体チップの一実施例を説明する断面図
【図３Ｅ】本考案の実施形態における半導体チップの一実施例を説明する断面図
【図４】本考案の実施形態における半導体チップの断面図
【００１２】  以下、本考案の実施の形態を図に基づいて説明する。
【実施例】
【００１３】  図１は本考案の実施形態を示す半導体チップの断面図を示し、図２はその概略透視図を示す。図１は図２に示すａ−ａ’の断面図としている。半導体チップとしては電力変換などに使用するＳｉＣ基板を使用したＭＯＳ  ＦＥＴを例に説明する。ＭＯＳ  ＦＥＴ構造の詳細は省略するが、ＳｉＣ基板３の表面にゲート電極２、ソース電極１が形成され、ＳｉＣ基板の裏面がドレイン電極４になる。一方でＳｉ基板５を貫通して形成したスルーホール（７に相当）内にカーボンナノチューブ７が形成され、図１に示すようにＳｉ基板が前記ＭＯＳ  ＦＥＴ基板に接合される。Ｓｉ基板とＭＯＳ  ＦＥＴ基板の接合面には接合に必要な導電性の膜を形成するのが普通である。金属膜、Ａｕ共晶半田膜、導電性の樹脂膜などを使用することができるが、特に限定するものではない。Ｓｉ基板の裏面側（非接合面側）には金属膜が形成され、パッケージなどへの実装を容易にする。金属膜６は熱伝導性の良いＡｕ、Ａｇ、Ｃｕなどを使用することができるが、Ｓｉ基板との熱膨張係数の適合性を考えてＭｏなどを使用することもできる。【００１４】  上述のＭＯＳ  ＦＥＴはソース電極１からドレイン電極４に電流が流れるため、その電流を外部に取り出すためにはカーボンナノチューブの良好な導電性を利用することになる。【００１５】  図１においてカーボンナノチューブ７はＳｉ基板（あるいはＳｉチップ）５に設けられたスルーホール内に形成されているが、カーボンナノチューブの面積のＭＯＳ  ＦＥＴチップの面積に対する割合が重要となる。この割合が大きくなるとＳｉ基板の面積が小さくなり、半導体チップの機械的な強度不足となったり、製作のうえで困難になったりする。機械的な強度不足とは、後述する製作においてＳｉ基板の研磨の時に欠け、割れの発生、また半田を用いてパッケージに実装する際にＳｉチップの欠けが発生するなどである。他方、カーボンナノチューブ７の面積が小さいと放熱性と導電性の面で効果が得られ難くなる。以上のことから、カーボンナノチューブの面積は半導体チップの面積に対して５０−９０％あれば放熱性と導電性の面で効果が得られ、また機械的な強度も維持されて本考案の効果が得られるものである。より好ましくは７０−８０％が望ましい。【００１６】  図３Ａから図３Ｅに本考案に係る構造の製作例を簡単に示す。図３ＡはＳｉ基板５にフォトリソグラフィー、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により所要のパターンでエッチング溝８を形成する。このエッチング溝が後述の工程でスルーホール化する。溝の深さは２００μｍから３００μｍが適当である。このエッチング溝８にカーボンナノチューブを形成する技術については、例えば特許文献１に記載された方法で行うことができる（図３Ｂ）。溝領域に形成したカーボンナノチューブ７は一般に基板上面より伸び出すことがあるため、図３Ｃに示すようにＳｉ基板上面に電解めっきなどで金属膜９を形成し、適度に研磨（研削）して平坦性を確保する。このＳｉ基板に、ＭＯＳ  ＦＥＴデバイスが形成された基板を接合する（図３Ｄ）。接合はＡｕ共晶半田により行っても良いし、高真空中のＡｒスパッタリングで双方の基板接合面を清浄にして加圧により接合することもできる。その後図３Ｅに示すように、Ｓｉ基板の裏面側より研磨（研削）してカーボンナノチューブ面を出し、金属膜６を形成する。なお図３Ｃに示す工程で、カーボンナノチューブが形成された領域には電解めっきの金属が充填されるため、図３Ｅの工程での研磨（研削）の際にカーボンナノチューブが崩れたり、脱離することはない。電解めっきにはＡｕやＣｕ、Ｎｉなどを使用することが出来るが、特に限定するものではない。【００１７】  図４は図２に示すＭＯＳ  ＦＥＴチップの電極面積、特にソース電極面積を小さく設計したものである。こうすることによりカーボンナノチューブの面積のＭＯＳ  ＦＥＴチップ面積に対する割合を小さくしても放熱性及び導電性の面で効果が期待できる。Ｓｉチップの面積は大きく設定されることになるため十分な機械的な強度を持たせることが出来るようになる。【００１８】  本考案によると、カーボンナノチューブの良好な放熱性を利用するので、図１に示すＳｉＣ基板３を薄くして半導体チップの熱抵抗を下げることも可能である。例えばＳｉＣ基板厚２００μｍを２０μｍ程度に薄くすればより効果的であり、薄くなったＳｉＣ基板の強度はＳｉ基板で補強されることになる。ＳｉＣとＳｉの熱膨張係数（それぞれ２．７ｐｐｍ／℃と４．２ｐｐｍ／℃）は近いので従来技術のような問題は無い。放熱性が良くなれば半導体チップの動作温度を下げることも可能となり、性能向上が図れたり信頼性が向上する。また熱伝導率の低いＧａＡｓ基板を使用した半導体チップではＧａＡｓ基板厚を２０μｍ程度に薄くして本考案を適用すると、放熱性を格段に向上することも可能である。あるいは放熱性が良くなることを利用して電極パターンの集積密度を上げることができ、チップサイズを縮小することも可能となる。【００１９】  以上の実施例ではＳｉＣ基板を使用したＭＯＳ  ＦＥＴを例に説明したが、ダイオードへの適用も可能である。またＳｉ基板を使用したＭＯＳ  ＦＥＴ、ダイオードにも適用できる。さらには高周波・電力用トランジスタで使用されるＧａＡｓ  ＦＥＴ、ＧａＮ  ＨＥＭＴにも同様に適用でき、サファイヤ基板やＧａＡｓ基板、ＧａＰ基板を使用したＬＥＤにも適用できるものである。
【産業上の利用可能性】
【００２０】  本考案は発熱の伴うパワー半導体チップ対してより有効であり、動作温度の低減が性能向上に寄与し、信頼性向上に寄与する。またパワー半導体チップはモジュールに組み込まれて高機能の機器を構成することが多いが、パワー半導体チップの放熱性が良くなればモジュールの熱設計も容易になる。
【符号の説明】
【００２１】  １        ソース電極
２        ゲート電極
３        ＳｉＣ基板
４        ドレイン電極
５        Ｓｉ基板
６        金属膜
７        スルーホールあるいはカーボンナノチューブ
８        エッチング溝
９        電解めっきによる金属膜
１０      ドレイン電極
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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