【手続補正書】
【提出日】平成26年8月19日(2014.8.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
連想メモリセルが行列状に配置されたメモリアレイと、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のマッチラインと、
各々が、前記マッチラインの電圧に応じて、前記メモリアレイのエントリ内の連想メモリセルに記憶されたデータと検索データとの一致または不一致を判定する複数のマッチアンプと、
前記マッチアンプは、１個以上のＮＭＯＳトランジスタと１個以上のＰＭＯＳトランジスタを含み、
前記マッチアンプは、入力である前記マッチラインの電圧に対する不感帯を有し、前記マッチアンプ内に貫通電流が流れることがない特性を有する、連想記憶装置。
【請求項２】
前記マッチアンプは、前記マッチラインの電圧とマッチラインの活性化の有無を表わす電圧を受けるＮＡＮＤ回路を含み、
前記ＮＡＮＤ回路は、ゲートが前記マッチラインと接続し、一端がグランドと接続される第１のＮＭＯＳトランジスタを含み、
前記第１のＮＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＮＭＯＳトランジスタよりしきい値が高い、請求項１記載の連想記憶装置。
【請求項３】
前記ＮＡＮＤ回路は、ゲートが前記マッチラインと接続し、一端が電源電圧と接続される第１のＰＭＯＳトランジスタを含み、
前記第１のＰＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＰＭＯＳトランジスタのしきい値よりも低い、請求項２記載の連想記憶装置。
【請求項４】
前記ＮＡＮＤ回路は、ゲートに前記マッチラインの活性化の有無を表わす電圧を受け、一端が前記第１のＮＭＯＳトランジスタの他端と接続され、他端が前記第１のＰＭＯＳトランジスタの他端と接続される第２のＮＭＯＳトランジスタを含み、
前記第２のＮＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＮＭＯＳトランジスタよりしきい値が高い、請求項３記載の連想記憶装置。
【請求項５】
前記メモリアレイおよび前記マッチラインは、１〜２×ｎ番目（ｎは自然数）のブロックに分割され、
前記マッチアンプは、
第１〜第ｎ番目の判定回路と、
前記第ｎ番目の判定回路の出力をラッチして、出力するラッチ回路とを備え、
前記連想記憶装置は、
１エントリごとに、前記第１〜第ｎ番目の判定回路と、前記ラッチ回路とを直列接続する内部データ配線を備え、
第ｉ番目（１≦ｉ≦ｎ）の判定回路は、
第（２×ｉ−１）番目のブロックと第（２×ｉ）番目のブロックの間に配置され、
第（２×ｉ−１）番目のブロックのマッチラインと第（２×ｉ）番目のブロックのマッチラインがそれぞれ入力される第１および第２のＮＡＮＤ回路と、
前記第１および第２のＮＡＮＤ回路の出力と、前記内部データ配線を通じて伝達される前段の判定回路の出力を論理演算して、前記内部データ配線へ出力する論理回路とを含み、
前記ラッチ回路は、第２×ｎ番目のブロックの両隣のうちのいずれかに配置される、請求項１記載の連想記憶装置。
【請求項６】
前記判定回路に含まれる論理回路は、
前記第１および第２のＮＡＮＤ回路の出力を受けるＮＯＲ回路を含み、
前記ＮＯＲ回路は、
ゲートが前記第１のＮＡＮＤ回路の出力と接続し、一端が電源と接続される第２のＰＭＯＳトランジスタを含み、
前記第２のＰＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＰＭＯＳトランジスタのしきい値よりも高い、請求項５記載の連想記憶装置。
【請求項７】
前記ＮＯＲ回路は、
ゲートが前記第２のＮＡＮＤ回路の出力と接続し、前記第２のＰＭＯＳトランジスタの他端と接続される第３のＰＭＯＳトランジスタを含み、
前記第３のＰＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＰＭＯＳトランジスタのしきい値よりも高い、請求項６記載の連想記憶装置。
【請求項８】
前記第１および第２のＮＡＮＤ回路の出力を受けるＮＯＲ回路を含み、
前記第１および第２のＮＡＮＤ回路は、ダミーサーチ時に、ダミーサーチ信号によって、一致を表わすＬレベルの信号を出力するＮＭＯＳトランジスタを含む、請求項５記載の連想記憶装置。
【請求項９】
前記第１および第２のＮＡＮＤ回路は、ダミーサーチ時に、ダミーサーチ信号によってＶＤＤ電源から前記第１および第２のＮＡＮＤ回路の出力への電源の供給をカットするためのＰＭＯＳトランジスタを含む、請求項８記載の連想記憶装置。
【請求項１０】
前記第１および第２のＮＡＮＤ回路の出力を受けるＮＯＲ回路を含み、
前記ＮＯＲ回路は、ダミーサーチ時に、ダミーサーチ信号によって、前記内部データ配線をＨレベルに充電するために前記ＮＯＲ回路の出力をＨレベルとするためのＰＭＯＳトランジスタを含む、請求項５記載の連想記憶装置。
【請求項１１】
前記ＮＯＲ回路は、ダミーサーチ時に、ダミーサーチ信号によって、前記ＮＯＲ回路の出力のグランドへの放電をカットするためのＮＭＯＳトランジスタを含む、請求項１０記載の連想記憶装置。
【請求項１２】
前記メモリアレイおよび前記マッチラインは、１〜（２×ｎ＋１）番目（ｎは自然数）のブロックに分割され、
前記マッチアンプは、
第１〜第（ｎ＋１）番目の判定回路と、
前記第（ｎ＋１）番目の判定回路の出力をラッチして、出力するラッチ回路とを備え、
前記連想記憶装置は、
１エントリごとに、前記第１〜第（ｎ＋１）番目の判定回路と、前記ラッチ回路とを直列接続する内部データ配線を備え、
前記第ｉ番目（１≦ｉ≦ｎ）の判定回路は、
第（２×ｉ−１）番目のブロックと第（２×ｉ）番目のブロックの間に配置され、
第（２×ｉ−１）番目のブロックのマッチラインと第（２×ｉ）番目のブロックのマッチラインがそれぞれ入力される第１および第２のＮＡＮＤ回路と、
前記第１および第２のＮＡＮＤ回路の出力と、前記内部データ配線を通じて伝達される前段の判定回路の出力を論理演算して、前記内部データ配線へ出力する論理回路を含み、
前記第（ｎ＋１）番目の判定回路は、
第（２×ｎ＋１）番目のブロックの両隣のうちのいずれかに配置され、
第（２×ｎ＋１）番目のブロックのマッチラインが入力されるＮＡＮＤ回路と
前記ＮＡＮＤ回路の出力と、前記内部データ配線を通じて伝達される前段の判定回路の出力を論理演算して、前記内部データ配線へ出力する論理回路を含み、
前記ラッチ回路は、第（ｎ＋１）番目の判定回路の隣、または前記第（２×ｎ＋１）番目のブロックの隣に配置される、請求項１記載の連想記憶装置。
【請求項１３】
２番目以降の判定回路は、前段の判定回路の出力を一致判定を開始させる活性化信号として用いる、請求項５〜１２のいずれか１項に記載の連想記憶装置。
【請求項１４】
前記各マッチアンプは、ダミーサーチ時において、前記内部データ配線を一致を表わすＨレベルに一時的に設定する、請求項５〜１２のいずれか１項に記載の連想記憶装置。
【請求項１５】
前記マッチアンプは、
プリラッチ信号に従ってプリラッチするプリラッチ回路と、
出力ラッチ信号に従って、プリラッチされた信号を出力する出力ラッチ回路とを備え、
前記プリラッチ回路は、ダミーサーチ時に、前記プリラッチ信号の活性化タイミングを通常動作時よりも早めて、インバリッドデータによって、前記プリラッチ回路内部の配線と、前記プリラッチ回路と前記出力ラッチ回路とを接続する配線に充放電を起こさせる、請求項１４記載の連想記憶装置。
【請求項１６】
前記出力ラッチ回路は、ダミーサーチ時に、前記出力ラッチ信号の活性化タイミングを通常動作時よりも早めて、インバリッドデータによって、前記出力ラッチ回路内部の配線と、前記出力ラッチ回路から出力される出力データ配線に充放電を起こさせる、請求項１５記載の連想記憶装置。
【請求項１７】
前記連想記憶装置は、さらに、
前記出力データ配線に、ダミーサーチ時のみ接続する１以上の可変負荷容量を備える、請求項１６記載の連想記憶装置。
【請求項１８】
連想記憶装置であって、
連想メモリセルが行列状に配置されたメモリアレイと、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のマッチラインと、
各々が、前記マッチラインの電圧に応じて、前記メモリアレイのエントリ内の連想メモリセルに記憶されたデータと検索データとの一致または不一致を判定する複数のマッチアンプと、
前記マッチアンプは、前記マッチラインの電圧とマッチラインの活性化の有無を表わす電圧を受けるＮＡＮＤ回路を含み、
前記ＮＡＮＤ回路は、ゲートが前記マッチラインと接続し、一端がグランドと接続される第１のＮＭＯＳトランジスタを含み、
前記第１のＮＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＮＭＯＳトランジスタよりしきい値が高い連想記憶装置。
【請求項１９】
前記ＮＡＮＤ回路は、ゲートが前記マッチラインと接続し、一端が電源電圧と接続される第１のＰＭＯＳトランジスタを含み、
前記第１のＰＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＰＭＯＳトランジスタのしきい値よりも低い、請求項１８記載の連想記憶装置。
【請求項２０】
前記ＮＡＮＤ回路は、ゲートに前記マッチラインの活性化の有無を表わす電圧を受け、一端が前記第１のＮＭＯＳトランジスタの他端と接続され、他端が前記第１のＰＭＯＳトランジスタの他端と接続される第２のＮＭＯＳトランジスタを含み、
前記第２のＮＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＮＭＯＳトランジスタよりしきい値が高い、請求項１９記載の連想記憶装置。
【請求項２１】
連想メモリセルが行列状に配置されたメモリアレイと、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のマッチラインと、
各々が、前記マッチラインの電圧に応じて、前記メモリアレイのエントリ内の連想メモリセルに記憶されたデータと検索データとの一致または不一致を判定する複数のマッチアンプと、を備え、
前記連想メモリセルは、前記記憶されたデータと前記検索データとに基づき対応する前記マッチラインの電圧を変化させるサーチ部を含み、
前記マッチアンプは、前記マッチラインの電圧とマッチラインの活性化の有無を表わす電圧を受けるＮＡＮＤ回路を含み、
前記ＮＡＮＤ回路は、ゲートが前記マッチラインと接続し、一端がグランドと接続される第１のＮＭＯＳトランジスタを含み、
前記第１のＮＭＯＳトランジスタのしきい値は、前記サーチ部を構成するトランジスタと同じしきい値である連想記憶装置。
【請求項２２】
前記ＮＡＮＤ回路は、
ゲートが前記マッチラインと接続し、一端が電源電圧と接続される第１のＰＭＯＳトランジスタと、
ゲートに前記マッチラインの活性化の有無を表わす電圧を受け、一端が前記第１のＮＭＯＳトランジスタの他端と接続され、他端が前記第１のＰＭＯＳトランジスタの他端と接続される第２のＮＭＯＳトランジスタと、を含み、
前記第２のＮＭＯＳトランジスタのしきい値は、前記サーチ部を構成するトランジスタと同じしきい値である請求項２１記載の連想記憶装置。