(57)【要約】      （修正有）【課題】飽和信号レベルの低下を抑制しつつ、ブルーミングを低減する。【解決手段】画素アレイ部１は、光電変換した電荷を蓄積する画素ＰＣがマトリックス状に配置され、垂直駆動回路２は、各画素のＰＣの蓄積期間に画素ＰＣを複数のラインごとに一括して駆動し、画素ＰＣに蓄積された所定レベル以上の電荷を排出させる。前記垂直駆動回路は、前記画素の読み出し期間に前記画素を１ラインごとに駆動し、前記画素に蓄積された全ての電荷を読み出させる。【選択図】図１
2013012809.tif 000002
【特許請求の範囲】
【請求項１】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
各画素の蓄積期間に前記画素を複数のラインごとに一括して駆動し、前記画素に蓄積された所定レベル以上の電荷を排出させる垂直駆動回路とを備えることを特徴とする固体撮像装置。
【請求項２】
前記垂直駆動回路は、前記画素の読み出し期間に前記画素を１ラインごとに駆動し、前記画素に蓄積された全ての電荷を読み出させることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記垂直駆動回路は、
前記画素アレイ部の選択行を１ラインごとに指定するデコーダ回路と、
前記デコーダ回路の行選択タイミングを制御するデコーダ制御回路と、
前記デコーダ回路にて指定された選択行のデータを保持する第１ラッチ回路と、
前記第１ラッチ回路に保持された選択行のデータを複数のラインごとに一括して保持する第２ラッチ回路と、
前記画素を駆動する信号を選択するセレクタと、
前記画素を駆動する信号の出力レベルを制御するレベルシフタとを備えることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記デコーダ回路にて指定された選択行のデータが前記第１ラッチ回路に出力されるタイミングを制御する第１のゲート回路と、
前記第１ラッチ回路に保持された選択行のデータが前記第２ラッチ回路に出力されるタイミングを制御する第２のゲート回路とを備えることを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記デコーダ制御回路は、複数のサブカウンタが設けられたマルチカウンタを備えることを特徴とする請求項３または４に記載の固体撮像装置。
【請求項６】
前記デコーダ制御回路は、水平走査期間を分割する制御信号に基づいて前記カウンタを切り替える切り替え部を備えることを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記垂直駆動回路は、前記画素の読み出し期間に印加する読み出し信号よりもレベルが小さな読み出し信号を前記画素の蓄積期間に複数回印加することを特徴とする請求項１から６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記垂直駆動回路は、前記蓄積期間が短くなるに従って前記読み出し信号のレベルを小さくすることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記垂直駆動回路は、前記蓄積期間が１／２および１／４となるのを境に前記読み出し信号のレベルを小さくすることを特徴とする請求項８に記載の固体撮像装置。
【請求項１０】
前記レベルシフタは、複数のレベルの異なる電圧信号を選択して切換えるマルチプレクサを備えることを特徴とする請求項３に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは強力な過大光が入射されると、フォトダイオードが飽和する。飽和した信号電荷はエリア内を放射状に拡散し、飽和するエリアが拡大する（ブルーミング）。この対策として、過剰信号電荷を排出するトランジスタをフォトダイオードに隣接して設けた横型オーバーフロー構造や、読出しゲートを開き気味にすることで、検出部およびリセットトランジスタを経由してドレインへ排出する方法を採用する場合がある。このような方法ではフォトダイオードの飽和信号レベルが低下し、明時のＳ／Ｎ劣化を招くことがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１５１０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、飽和信号レベルの低下を抑制しつつ、ブルーミングを低減することが可能な固体撮像装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の固体撮像装置によれば、画素アレイ部と、垂直駆動回路とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。垂直駆動回路は、各画素の蓄積期間に前記画素を複数のラインごとに一括して駆動し、前記画素に蓄積された所定レベル以上の電荷を排出させる。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロックである。
【図２】図２は、図１の固体撮像装置の画素ＰＣの構成例を示す回路図である。
【図３】図３は、図１の固体撮像装置の読み出し信号の印加タイミングとフォトダイオードの信号量との関係を示すタイミングチャートである。
【図４】図４は、図１の固体撮像装置のデコーダ回路１１とゲートラッチ回路１２、１３の構成例を示す回路図である。
【図５】図５は、図１の固体撮像装置のセレクタ１４とレベルシフタ１５の構成例を示す回路図である。
【図６】図６は、図１の固体撮像装置のデコーダ回路１１とゲートラッチ回路１２、１３の各部の信号波形を示すタイミングチャートである。
【図７】図７は、図１の固体撮像装置のセレクタ１４とレベルシフタ１５の各部の信号波形を示すタイミングチャートである。
【図８】図８は、第２実施形態に係る固体撮像装置のセレクタ１４´とレベルシフタ１５´の構成例を示す回路図である。
【図９】図９は、第３実施形態に係る固体撮像装置の読み出し信号の印加タイミングとフォトダイオードの信号量との関係を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る固体撮像装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロックである。
図１において、この固体撮像装置には、光電変換した電荷を蓄積する画素ＰＣがロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部１、読み出し対象となる画素ＰＣを垂直方向に走査する垂直駆動回路２、画素ＰＣから読み出された信号に垂直信号線Ｖｌｉｎの電位を追従させる負荷回路３、各画素ＰＣの信号成分をＣＤＳ（相関二重サンプリング）にてデジタル化するカラムＡＤＣ回路４、カラムＡＤＣ回路４にてデジタル化された各画素ＰＣの信号成分を１ライン分だけ保存するラインメモリ５、保存したラインメモリの信号を読み出すために水平方向に走査するカラム走査回路６、各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７、カラムＡＤＣ回路４にランプ信号Ｖｒａｍｐを出力するＤＡコンバータ８が設けられている。なお、タイミング制御回路７には、マスタークロックＭＣＫが入力されている。
【０００９】
ここで、垂直駆動回路２は、各画素ＰＣの蓄積期間に画素ＰＣを複数のラインごとに一括して駆動し、画素ＰＣに蓄積された所定レベル以上の電荷を排出させることができる。また、垂直駆動回路２は、各画素ＰＣの読み出し期間に画素ＰＣを１ラインごとに駆動し、画素ＰＣに蓄積された全ての電荷を読み出させることができる。
【００１０】
この垂直駆動回路２には、画素アレイ部の１選択行を１ラインごとに指定するデコーダ回路１１、デコーダ回路１１にて指定された選択行のデータを保持するゲートラッチ回路１２、ゲートラッチ回路１２に保持された選択行のデータを複数のラインごとに一括して保持するゲートラッチ回路１３、画素ＰＣを駆動する信号を選択するセレクタ１４、画素ＰＣを駆動する信号の出力レベルを制御するレベルシフタ１５、デコーダ回路１１の行選択タイミングを制御するデコーダ制御回路１６、ゲートラッチ回路１２、１３の動作タイミングを制御するラッチ制御回路１７、セレクタ１４の切替タイミングを制御するパルス発生回路１８およびレベルシフタ１５の出力レベルを設定するレベル発生回路１９が設けられている。
【００１１】
ここで、デコーダ制御回路１６には、複数のサブカウンタが設けられたマルチカウンタ２０および水平走査期間を分割する制御信号ＳＣに基づいてサブカウンタを切り替える切り替え部ＳＷが設けられている。例えば、１水平走査期間がシャッタ期間ＴＡ、読み出し期間ＴＢおよび蓄積期間ＴＸからなり、蓄積期間ＴＸが１／２および１／４となるのを境に蓄積期間ＴＸを分割し、その分割期間ＴＣ、ＴＤ、ＴＥとする。すなわち、分割期間ＴＣは、蓄積期間ＴＸの１／２までの期間、分割期間ＴＤは、蓄積期間ＴＸの１／２から３／４までの期間、分割期間ＴＥは、蓄積期間ＴＸの３／４から７／８までの期間とすることができる。この場合、マルチカウンタ２０には、シャッタ期間ＴＡにカウント値ＧＴＡを出力するサブカウンタ、読み出し期間ＴＢにカウント値ＧＴＢを出力するサブカウンタおよび分割期間ＴＣ、ＴＤ、ＴＥにカウント値ＧＴＣ１〜ｉ（ｉは２以上の整数）、ＧＴＤ１〜ｊ（ｊは正の整数）、ＧＴＥ１〜ｋ（ｋは正の整数）をそれぞれ出力するサブカウンタを設けることができる。また、例えば、カウント値ＧＴＡ、ＧＴＢ、ＧＴＣ１〜ｉ、ＧＴＤ１〜ｊ、ＧＴＥ１〜ｋはそれぞれｎビットのカウンタデータから構成することができる。これらのカウント値ＧＴＡ、ＧＴＢ、ＧＴＣ１〜ｉ、ＧＴＤ１〜ｊ、ＧＴＥ１〜ｋは、初期値が互いにずらされた状態から、１水平期間ごとに１ずつインクリメントし、１フレーム分のライン数に達したら１に戻って１ずつインクリメントことができる。そして、切り替え部ＳＷは、１水平走査期間内にカウント値ＧＴＡ、ＧＴＢ、ＧＴＣ１〜ｉ、ＧＴＤ１〜ｊ、ＧＴＥ１〜ｋを順次切り替えてデコーダ回路１１に出力することができる。
【００１２】
また、画素アレイ部１において、ロウ方向には画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向には画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【００１３】
そして、シャッタ期間ＴＡにおいて、垂直駆動回路２にて画素ＰＣが１ラインごとに駆動され、画素ＰＣに蓄積された電荷が１ラインごと排出される。次に、蓄積期間ＴＸにおいて、垂直駆動回路２にて画素ＰＣが複数のラインごとに一括して駆動され、画素ＰＣに蓄積された所定レベル以上の電荷が複数のラインごとに排出されながら、画素ＰＣに電荷が蓄積される。この時、画素ＰＣの読み出し期間Ｂに印加する読み出し信号よりもレベルが小さな読み出し信号を各分割期間ＴＣ、ＴＤ、ＴＥに複数回印加することができる。この時、分割期間ＴＣに読み出し信号が一括して印加される行は、ｉ個のカウント値ＧＴＣ１〜ｉにて指定し、分割期間ＴＤに読み出し信号が一括して印加される行は、ｊ個のカウント値ＧＴＤ１〜ｊにて指定し、分割期間ＴＥに読み出し信号が一括して印加される行は、ｋ個のカウント値ＧＴＥ１〜ｋにて指定することができる。また、分割期間ＴＣ、ＴＤ、ＴＥが短くなるに従って読み出し信号のレベルを小さくすることができる。例えば、シャッタ期間ＴＡおよび読み出し期間ＴＢの読み出し信号のレベルが３Ｖとすると、分割期間ＴＣの読み出し信号のレベルは２Ｖ、分割期間ＴＤの読み出し信号のレベルは１．５Ｖ、分割期間ＴＥの読み出し信号のレベルは１Ｖとすることができる。
【００１４】
なお、蓄積期間ＴＸにおいて複数ラインの画素ＰＣを一括して駆動する時のライン数は、読み出し信号のレベルの段数をＤ（Ｄは正の整数）とすると、全蓄積ライン数の１／２Ｄ以下とすることが好ましい。
【００１５】
次に、読み出し期間ＴＢにおいて、垂直駆動回路２にて画素ＰＣが１ラインごとに駆動され、その画素ＰＣから読み出された信号は垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に伝送される。ここで、負荷回路３では、画素ＰＣから信号が読み出される時にその画素ＰＣとの間でソースフォロアが構成されることで、垂直信号線Ｖｌｉｎの電位が画素ＰＣから読み出された信号に追従される。
【００１６】
そして、カラムＡＤＣ回路４において、各画素ＰＣの信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルおよび読み出しレベルとの差分（CDS）がとられることで各画素ＰＣの信号成分がデジタル化され、ラインメモリ５を介して出力信号Ｖｏｕｔとして出力される。
【００１７】
ここで、各画素ＰＣの蓄積期間ＴＸに画素ＰＣを複数のラインごとに一括して駆動し、画素ＰＣに蓄積された所定レベル以上の電荷を排出させることにより、微小電荷を画素ＰＣに蓄積させたまま、過剰電荷を画素ＰＣから排出させることができ、飽和信号レベルの低下を抑制しつつ、ブルーミングを低減することが可能となる。
【００１８】
また、画素ＰＣに蓄積された所定レベル以上の電荷を複数のラインごとに一括して排出させることにより、過剰電荷を同一の画素ＰＣから複数回排出させることができ、ＣＭＯＳイメージセンサに強力な過大光が入射された場合においても、ブルーミングを効果的に低減することが可能となる。
【００１９】
図２は、図１の固体撮像装置の画素ＰＣの構成例を示す回路図である。
図２（ａ）において、画素ＰＣｎには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃおよび読み出しトランジスタＴｄがそれぞれ設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｃと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００２０】
そして、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ΦＲＥＡＤｎが入力される。また、リセットトランジスタＴｃのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｃのゲートには、リセット信号ΦＲＥＳＥＴｎが入力され、リセットトランジスタＴｃのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ΦＡＤＲＥＳｎが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。
【００２１】
また、負荷回路３には、カラムごとに負荷トランジスタＴＬが設けられている。そして、負荷トランジスタＴＬのドレインは垂直信号線Ｖｌｉｎに接続され、負荷トランジスタＴＬのゲートにはバイアス電圧ＶＴＬが入力される。
【００２２】
なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ΦＲＥＡＤｎ、リセット信号ΦＲＥＳＥＴｎおよびΦ行選択信号ＡＤＲＥＳｎをロウごとに画素ＰＣに伝送することができる。
【００２３】
また、図２（ｂ）において、画素ＰＣｎ´では図２（ａ）の画素ＰＣｎから行選択トランジスタＴａが省略されている。なお、この画素ＰＣｎ´では、信号VDDが電源電位ＶＤＤとグランド電位を切り替えできるように構成されている。
【００２４】
そして、非選択行では、リセットトランジスタＴｃを介してフローティングディフュージョンＦＤの電位をグランド電位に設定し、増幅トランジスタＴｂがオフされる。一方、選択行では、リセットトランジスタＴｃを介してフローティングディフュージョンＦＤの電位を電源電位ＶＤＤに設定し、増幅トランジスタＴｂがオンされる。
【００２５】
また、図２（ｃ）において、画素ＰＣｎ´´では、読み出しトランジスタＴｄ１およびフォトダイオードＰＤ１が画素ＰＣｎに追加され、２画素分のフォトダイオードＰＤ、ＰＤ１が設けられている。そして、１個の増幅トランジスタＴｂがフォトダイオードＰＤ、ＰＤ１の２画素で共用されている。
【００２６】
また、図２（ｄ）において、画素ＰＣｎ´´´では、読み出しトランジスタＴｄ１〜Ｔｄ３およびフォトダイオードＰＤ１〜ＰＤ３が画素ＰＣｎに追加され、４画素分のフォトダイオードＰＤ、ＰＤ１〜ＰＤ３が設けられている。そして、１個の増幅トランジスタＴｂがフォトダイオードＰＤ、ＰＤ１〜ＰＤ３の４画素で共用されている。
【００２７】
図３は、図１の固体撮像装置の読み出し信号の印加タイミングとフォトダイオードの信号量との関係を示すタイミングチャートである。
図３において、シャッタ期間ＴＡでは、図２（ａ）のリセットトランジスタＴｃにリセット信号ΦＲＥＳＥＴｎが印加されるとともに、読み出しトランジスタＴｄに読み出し信号ΦＲＥＡＤｎが印加されることで、フォトダイオードＰＤの信号電荷が排出される。この時の読み出し信号ΦＲＥＡＤｎの読み出し電圧はＶｒ１に設定される。
【００２８】
蓄積期間ＴＸでは、図２（ａ）のリセットトランジスタＴｃにリセット信号ΦＲＥＳＥＴｎが定期的に印加されるとともに、読み出しトランジスタＴｄに読み出し信号ΦＲＥＡＤｎが定期的に印加されることで、フォトダイオードＰＤの過剰な信号電荷が排出される。この時、分割期間ＴＣでは読み出し信号ΦＲＥＡＤｎの読み出し電圧はＶｒ２に設定され、分割期間ＴＤでは読み出し信号ΦＲＥＡＤｎの読み出し電圧はＶｒ３に設定され、分割期間ＴＥでは読み出し信号ΦＲＥＡＤｎの読み出し電圧はＶｒ４に設定される。
【００２９】
読み出し電圧Ｖｒ２は、飽和の約５０％以下の信号をフォトダイオードＰＤから読み出せる電圧に設定することができる。読み出し電圧Ｖｒ３は、飽和の約２５％以下の信号をフォトダイオードＰＤから読み出せる電圧に設定することができる。読み出し電圧Ｖｒ４は、飽和の約１２．５％以下の信号をフォトダイオードＰＤから読み出せる電圧に設定することができる。
【００３０】
また、例えば、分割期間ＴＣでは読み出し電圧Ｖｒ２を１６本分のラインごとに一括して印加し、分割期間ＴＤでは読み出し電圧Ｖｒ３を８本分のラインごとに一括して印加し、分割期間ＴＥでは読み出し電圧Ｖｒ４を４本分のラインごとに一括して印加することができる。
【００３１】
これにより、蓄積期間ＴＸの途中の飽和信号以上の信号電荷を各画素ＰＣから複数回排出させることができ、分割期間ＴＥ後の三角形のグレー部分の信号のみがブルーミング量となる。このため、蓄積期間ＴＸに画素ＰＣから過剰電荷を排出させない場合に比べて、ブルーミング量を約１／６４に低減することができ、例えば６４画素に広がっていた過剰信号電荷を１画素分に低減することができる。
【００３２】
また、分割期間ＴＣ、ＴＤ、ＴＥが短くなるに従って読み出し信号ΦＲＥＡＤｎのレベルを小さくすることにより、フォトダイオードＰＤの飽和信号レベルの低下を防止することができ、明時のＳ／Ｎ劣化を防止することができる。
【００３３】
図４は、図１の固体撮像装置のデコーダ回路１１とゲートラッチ回路１２、１３の構成例を示す回路図である。なお、図４の例では、デコーダ回路１１とゲートラッチ回路１２、１３は、図１の画素アレイ部１の４ライン分の構成を示した。
図４において、マルチカウンタ２０の各カウンタは８ビット分のデータＤ１〜Ｄ８を出力する例を示す。この時、マルチカウンタ２０の各カウンタは、２８＝２５６本分のラインを選択することができる。また、デコーダ回路１１には、データＤ１〜Ｄ８をそれぞれ反転させるインバータＩＶおよびＡＮＤ回路Ｎ１−１〜Ｎ１−３、Ｎ２−１〜Ｎ２−３、Ｎ３−１〜Ｎ３−３、Ｎ４−１〜Ｎ４−３が設けられている。
【００３４】
ゲートラッチ回路１２には、ＡＮＤ回路Ｎ１−４、Ｎ１−６、Ｎ２−４、Ｎ２−６、Ｎ３−４、Ｎ３−６、Ｎ４−４、Ｎ４−６およびＯＲ回路Ｎ１−５、Ｎ２−５、Ｎ３−５、Ｎ４−５が設けられている。ゲートラッチ回路１３には、ＡＮＤ回路Ｎ１−７、Ｎ１−９、Ｎ２−７、Ｎ２−９、Ｎ３−７、Ｎ３−９、Ｎ４−７、Ｎ４−９およびＯＲ回路Ｎ１−８、Ｎ２−８、Ｎ３−８、Ｎ４−８が設けられている。
【００３５】
ここで、ＡＮＤ回路Ｎ１−１〜Ｎ１−４、Ｎ１−６、Ｎ１−７、Ｎ１−９およびＯＲ回路Ｎ１−５、Ｎ１−８は第１行目に対応し、ＡＮＤ回路Ｎ２−１〜Ｎ２−４、Ｎ２−６、Ｎ２−７、Ｎ２−９およびＯＲ回路Ｎ２−５、Ｎ２−８は第２行目に対応し、ＡＮＤ回路Ｎ３−１〜Ｎ３−４、Ｎ３−６、Ｎ３−７、Ｎ３−９およびＯＲ回路Ｎ３−５、Ｎ３−８は第３行目に対応し、ＡＮＤ回路Ｎ４−１〜Ｎ４−４、Ｎ４−６、Ｎ４−７、Ｎ４−９およびＯＲ回路Ｎ４−５、Ｎ４−８は第４行目に対応することができる。
【００３６】
そして、マルチカウンタ２０の各カウンタの値が１水平期間ごとに１だけカウントアップされるごとに選択されるラインの番号を１だけインクリメントさせることができる。この時、第１行目がデータＤ１〜Ｄ８＝（１、０、０、０、０、０、０、０、０）で指定され、第２行目がデータＤ１〜Ｄ８＝（０、１、０、０、０、０、０、０、０）で指定され、第３行目がデータＤ１〜Ｄ８＝（１、１、０、０、０、０、０、０、０）で指定され、第４行目がデータＤ１〜Ｄ８＝（０、０、１、０、０、０、０、０、０）で指定されるものとする。
【００３７】
この場合、ＡＮＤ回路Ｎ１−１、Ｎ１−２には、データＤ１および反転データＮＤ２〜ＮＤ８が入力され、ＡＮＤ回路Ｎ２−１、Ｎ２−２には、データＤ２および反転データＮＤ１、ＮＤ３〜ＮＤ８が入力され、ＡＮＤ回路Ｎ３−１、Ｎ３−２には、データＤ１、Ｄ２および反転データＮＤ３〜ＮＤ８が入力され、ＡＮＤ回路Ｎ４−１、Ｎ４−２には、データＤ３および反転データＮＤ１、ＮＤ２、ＮＤ４〜ＮＤ８が入力される。
【００３８】
ＡＮＤ回路Ｎ１−１、Ｎ１−２の出力はＡＮＤ回路Ｎ１−３に入力され、ＡＮＤ回路Ｎ２−１、Ｎ２−２の出力はＡＮＤ回路Ｎ２−３に入力され、ＡＮＤ回路Ｎ３−１、Ｎ３−２の出力はＡＮＤ回路Ｎ３−３に入力され、ＡＮＤ回路Ｎ４−１、Ｎ４−２の出力はＡＮＤ回路Ｎ４−３に入力される。
【００３９】
ＡＮＤ回路Ｎ１−４、Ｎ２−４、Ｎ３−４、Ｎ４−４の一方の入力端子にはゲート信号Ｇａｔｅ１が入力され、ＡＮＤ回路Ｎ１−４、Ｎ２−４、Ｎ３−４、Ｎ４−４の他方の入力端子にはＡＮＤ回路Ｎ１−３、Ｎ２−３、Ｎ３−３、Ｎ４−３の出力がそれぞれ入力される。
ＯＲ回路Ｎ１−５、Ｎ２−５、Ｎ３−５、Ｎ４−５の一方の入力端子にはＡＮＤ回路Ｎ１−４、Ｎ２−４、Ｎ３−４、Ｎ４−４の出力がそれぞれ入力され、ＯＲ回路Ｎ１−５、Ｎ２−５、Ｎ３−５、Ｎ４−５の他方の入力端子にはＡＮＤ回路Ｎ１−６、Ｎ２−６、Ｎ３−６、Ｎ４−６の出力がそれぞれ入力される。
ＡＮＤ回路Ｎ１−６、Ｎ２−６、Ｎ３−６、Ｎ４−６の一方の入力端子にはＯＲ回路Ｎ１−５、Ｎ２−５、Ｎ３−５、Ｎ４−５の出力がそれぞれ入力され、ＡＮＤ回路Ｎ１−６、Ｎ２−６、Ｎ３−６、Ｎ４−６の他方の入力端子にはリセット信号ＮＲＳ１が入力される。
【００４０】
ＡＮＤ回路Ｎ１−７、Ｎ２−７、Ｎ３−７、Ｎ４−７の一方の入力端子にはゲート信号Ｇａｔｅ２が入力され、ＡＮＤ回路Ｎ１−７、Ｎ２−７、Ｎ３−７、Ｎ４−７の他方の入力端子にはＯＲ回路Ｎ１−５、Ｎ２−５、Ｎ３−５、Ｎ４−５の出力がそれぞれ入力される。
ＯＲ回路Ｎ１−８、Ｎ２−８、Ｎ３−８、Ｎ４−８の一方の入力端子にはＡＮＤ回路Ｎ１−７、Ｎ２−７、Ｎ３−７、Ｎ４−７の出力がそれぞれ入力され、ＯＲ回路Ｎ１−８、Ｎ２−８、Ｎ３−８、Ｎ４−８の他方の入力端子にはＡＮＤ回路Ｎ１−９、Ｎ２−９、Ｎ３−９、Ｎ４−９の出力がそれぞれ入力される。
ＡＮＤ回路Ｎ１−９、Ｎ２−９、Ｎ３−９、Ｎ４−９の一方の入力端子にはＯＲ回路Ｎ１−８、Ｎ２−８、Ｎ３−８、Ｎ４−８の出力がそれぞれ入力され、ＡＮＤ回路Ｎ１−９、Ｎ２−９、Ｎ３−９、Ｎ４−９の他方の入力端子にはリセット信号ＮＲＳ２が入力される。
【００４１】
なお、図４の例では、ＡＮＤ回路とＯＲ回路を用いた構成について説明したが、それ以外の論理回路を用いるようにしてもよい。
【００４２】
図５は、図１の固体撮像装置のセレクタ１４とレベルシフタ１５の構成例を示す回路図である。なお、図５の例では、セレクタ１４とレベルシフタ１５は、図１の画素アレイ部１の２ライン分の構成を示した。
図５において、セレクタ１４にはＡＮＤ回路Ｎ１１〜Ｎ１６が設けられ、レベルシフタ１５にはバッファＢ１〜Ｂ６が設けられている。ここで、ＡＮＤ回路Ｎ１１〜Ｎ１３およびバッファＢ１〜Ｂ３は第ｎ（ｎは正の整数）行目に対応し、ＡＮＤ回路Ｎ１４〜Ｎ１６およびバッファＢ４〜Ｂ６は第ｎ＋１行目に対応することができる。
【００４３】
そして、ＡＮＤ回路Ｎ１１、Ｎ１４の一方の入力端子には読み出し指示信号ＰＲＥＡＤが入力され、ＡＮＤ回路Ｎ１２、Ｎ１５の一方の入力端子にはリセット指示信号ＰＲＥＳＥＴが入力され、ＡＮＤ回路Ｎ１３、Ｎ１６の一方の入力端子には行選択指示信号ＰＡＤＲＥＳが入力される。また、ＡＮＤ回路Ｎ１１〜Ｎ１３の他方の入力端子には、ゲートラッチ回路１３のｎ行目のライン指定信号ＶＬｎが入力され、ＮＤ回路Ｎ１４〜Ｎ１６の他方の入力端子には、ゲートラッチ回路１３のｎ＋１行目のライン指定信号ＶＬｎ＋１が入力される。
【００４４】
バッファＢ１にはＡＮＤ回路Ｎ１１の出力が入力され、バッファＢ２にはＡＮＤ回路Ｎ１２の出力が入力され、バッファＢ３にはＡＮＤ回路Ｎ１３の出力が入力され、バッファＢ４にはＡＮＤ回路Ｎ１４の出力が入力され、バッファＢ５にはＡＮＤ回路Ｎ１５の出力が入力され、バッファＢ６にはＡＮＤ回路Ｎ１６の出力が入力される。また、バッファＢ１、Ｂ４には読み出し電圧ＶＲＥＡＤが供給され、バッファＢ２、Ｂ５にはリセット電圧ＶＲＥＳＥＴが供給され、バッファＢ３、Ｂ６には行選択電圧ＶＡＤＲＥＳが供給される。
【００４５】
なお、読み出し電圧ＶＲＥＡＤは、シャッタ期間ＴＡおよび読み出し期間ＴＢに対して蓄積期間ＴＸ間に値を変化させることができる。例えば、シャッタ期間ＴＡおよび読み出し期間ＴＢの読み出し電圧ＶＲＥＡＤをＶｒ１、分割期間ＴＣの読み出し電圧ＶＲＥＡＤをＶｒ２、分割期間ＴＤの読み出し電圧ＶＲＥＡＤをＶｒ３、分割期間ＴＥの読み出し電圧ＶＲＥＡＤをＶｒ４とすると、読み出し電圧Ｖｒ１は３Ｖ、読み出し電圧Ｖｒ２は２Ｖ、読み出し電圧Ｖｒ３は１．５Ｖ、読み出し電圧Ｖｒ４は１Ｖとすることができる。なお、リセット電圧ＶＲＥＳＥＴおよび行選択電圧ＶＡＤＲＥＳは、例えば、３．３Ｖ程度に設定することができる。
【００４６】
図６は、図１の固体撮像装置のデコーダ回路１１とゲートラッチ回路１２、１３の各部の信号波形を示すタイミングチャートである。なお、図６の例では、図１の画素アレイ部１の７ライン分のタイミングチャートを示した。また、図６の例では、分割期間ＴＣに読み出し電圧Ｖｒ２を最大で４本分のラインに一括して印加し、分割期間ＴＤに読み出し電圧Ｖｒ３を最大で４本分のラインに一括して印加し、分割期間ＴＥに読み出し電圧Ｖｒ４を最大で４本分のラインに一括して印加する方法を示した。この時、図１のマルチカウンタ２０では、１水平走査期間内にカウント値ＧＴＡ、ＧＴＢ、ＧＴＣ１〜４、ＧＴＤ１〜４、ＧＴＥ１〜４を生成することができる。また、分割期間ＴＣは細分割期間ＦＴＣ１〜ＦＴＣ４に分割され、分割期間ＴＤは細分割期間ＦＴＤ１〜ＦＴＤ４に分割され、分割期間ＴＥは細分割期間ＦＴＥ１〜ＦＴＥ４に分割される。また、ゲート信号Ｇａｔｅ１は、細分割期間ＦＴＣ１〜ＦＴＣ４、ＦＴＤ１〜ＦＴＤ４、ＦＴＥ１〜ＦＴＥ４ごとに立ち上がり、ゲート信号Ｇａｔｅ２は各分割期間ごとに立ち上がることができる。リセット信号ＮＲＳ１、ＮＲＳ２は各分割期間ごとに立ち下がることができる。
【００４７】
図６において、シャッタ期間ＴＡ、読み出し期間ＴＢおよび分割期間ＴＣ、ＴＤ、ＴＥに応じて、図１のマルチカウンタ２０のカウント値ＧＴＡ、ＧＴＢ、ＧＴＣ１〜４、ＧＴＤ１〜４、ＧＴＥ１〜４が切り替え部ＳＷを介して順次選択され、データＤ１〜Ｄ８がデコータ回路１１に出力される。そして、図４のデコータ回路１１において、データＤ１〜Ｄ８がインバータＩＶにて反転されることで反転データＮＤ１〜ＮＤ８が生成され、データＤ１〜Ｄ８および反転データＮＤ１〜ＮＤ８に基づいてデコーダ出力ＤＤ１〜ＤＤ７が生成され、ゲートラッチ回路１２に出力される。
【００４８】
例えば、細分割期間ＦＴＣ１では、カウント値ＧＴＣ１が選択され、カウント値ＧＴＣ１にて１行目のラインが指定されるものとすると、デコーダ出力ＤＤ１がゲートラッチ回路１２に出力される。そして、リセット信号ＮＲＳ１にてゲートラッチ回路１２の全ての行のラッチ回路がリセットされた後、ゲート信号Ｇａｔｅ１が立ち上がることで、デコーダ出力ＤＤ１がゲートラッチ回路１２の第１行目のラッチ回路に保持される。なお、このゲートラッチ回路１２の第１行目のラッチ回路は、図４のＯＲ回路Ｎ１−５とＡＮＤ回路Ｎ１−６にて構成することができる。
【００４９】
細分割期間ＦＴＣ２では、カウント値ＧＴＣ２が選択され、カウント値ＧＴＣ２にて４行目のラインが指定されるものとすると、デコーダ出力ＤＤ４がゲートラッチ回路１２に出力される。そして、ゲート信号Ｇａｔｅ１が立ち上がることで、デコーダ出力ＤＤ４がゲートラッチ回路１２の第４行目のラッチ回路に保持される。なお、このゲートラッチ回路１２の第４行目のラッチ回路は、図４のＯＲ回路Ｎ４−５とＡＮＤ回路Ｎ４−６にて構成することができる。
【００５０】
細分割期間ＦＴＣ４では、カウント値ＧＴＣ４が選択され、カウント値ＧＴＣ４にて７行目のラインが指定されるものとすると、デコーダ出力ＤＤ７がゲートラッチ回路１２に出力される。そして、ゲート信号Ｇａｔｅ１が立ち上がることで、デコーダ出力ＤＤ７がゲートラッチ回路１２の第７行目のラッチ回路に保持される。
【００５１】
次に、リセット信号ＮＲＳ２にてゲートラッチ回路１３の全ての行のラッチ回路がリセットされた後、ゲート信号Ｇａｔｅ２が立ち上がることで、ゲートラッチ回路１２の第１行目、第４行目および第７行目のラッチ回路の出力がゲートラッチ回路１３の第１行目、第４行目および第７行目のラッチ回路にそれぞれ保持され、第１行目、第４行目および第７行目のライン指定信号ＶＬ１、ＶＬ４、ＶＬ７が同時に出力される。なお、このゲートラッチ回路１３の第１行目のラッチ回路は、図４のＯＲ回路Ｎ１−８とＡＮＤ回路Ｎ１−９にて構成することができ、ゲートラッチ回路１３の第４行目のラッチ回路は、図４のＯＲ回路Ｎ４−８とＡＮＤ回路Ｎ４−９にて構成することができる。
【００５２】
そして、図１のセレクタ１４において、ライン指定信号ＶＬ１、ＶＬ４、ＶＬ７で指定される行（１行目、４行目および７行目）が分割期間ＴＣに一括して選択され、レベルシフタ１５において、読み出し信号ΦＲＥＡＤｎの読み出し電圧がＶｒ２に設定される。そして、１行目、４行目および７行目の画素ＰＣのリセットトランジスタＴｃにリセット信号ΦＲＥＳＥＴｎが一括して印加されるとともに、１行目、４行目および７行目の画素ＰＣの読み出しトランジスタＴｄに読み出し信号ΦＲＥＡＤｎが一括して印加されることで、１行目、４行目および７行目の画素ＰＣのフォトダイオードＰＤの過剰な信号電荷が一括して排出される。
【００５３】
また、細分割期間ＦＴＤ１では、カウント値ＧＴＤ１が選択され、カウント値ＧＴＤ１にて２行目のラインが指定されるものとすると、デコーダ出力ＤＤ２がゲートラッチ回路１２に出力される。そして、リセット信号ＮＲＳ１にてゲートラッチ回路１２の全ての行のラッチ回路がリセットされた後、ゲート信号Ｇａｔｅ１が立ち上がることで、デコーダ出力ＤＤ２がゲートラッチ回路１２の第２行目のラッチ回路に保持される。なお、このゲートラッチ回路１２の第２行目のラッチ回路は、図４のＯＲ回路Ｎ２−５とＡＮＤ回路Ｎ２−６にて構成することができる。
【００５４】
細分割期間ＦＴＤ２では、カウント値ＧＴＤ２が選択され、カウント値ＧＴＤ２にて５行目のラインが指定されるものとすると、デコーダ出力ＤＤ５がゲートラッチ回路１２に出力される。そして、ゲート信号Ｇａｔｅ１が立ち上がることで、デコーダ出力ＤＤ５がゲートラッチ回路１２の第５行目のラッチ回路に保持される。
【００５５】
細分割期間ＦＴＤ４では、カウント値ＧＴＤ４が選択され、カウント値ＧＴＤ４にて７行目のラインが指定されるものとすると、デコーダ出力ＤＤ７がゲートラッチ回路１２に出力される。そして、ゲート信号Ｇａｔｅ１が立ち上がることで、デコーダ出力ＤＤ７がゲートラッチ回路１２の第７行目のラッチ回路に保持される。
【００５６】
次に、リセット信号ＮＲＳ２にてゲートラッチ回路１３の全ての行のラッチ回路がリセットされた後、ゲート信号Ｇａｔｅ２が立ち上がることで、ゲートラッチ回路１２の第２行目、第５行目および第７行目のラッチ回路の出力がゲートラッチ回路１３の第２行目、第５行目および第７行目のラッチ回路にそれぞれ保持され、第２行目、第５行目および第７行目のライン指定信号ＶＬ２、ＶＬ５、ＶＬ７が同時に出力される。なお、このゲートラッチ回路１３の第２行目のラッチ回路は、図４のＯＲ回路Ｎ２−８とＡＮＤ回路Ｎ２−９にて構成することができる。
【００５７】
そして、図１のセレクタ１４において、ライン指定信号ＶＬ２、ＶＬ５、ＶＬ７で指定される行（２行目、５行目および７行目）が分割期間ＴＤに一括して選択され、レベルシフタ１５において、読み出し信号ΦＲＥＡＤｎの読み出し電圧がＶｒ３に設定される。そして、２行目、５行目および７行目の画素ＰＣのリセットトランジスタＴｃにリセット信号ΦＲＥＳＥＴｎが一括して印加されるとともに、２行目、５行目および７行目の画素ＰＣの読み出しトランジスタＴｄに読み出し信号ΦＲＥＡＤｎが一括して印加されることで、２行目、５行目および７行目の画素ＰＣのフォトダイオードＰＤの過剰な信号電荷が一括して排出される。
【００５８】
また、細分割期間ＦＴＥ１では、カウント値ＧＴＥ１が選択され、カウント値ＧＴＥ１にて３行目のラインが指定されるものとすると、デコーダ出力ＤＤ３がゲートラッチ回路１２に出力される。そして、リセット信号ＮＲＳ１にてゲートラッチ回路１２の全ての行のラッチ回路がリセットされた後、ゲート信号Ｇａｔｅ１が立ち上がることで、デコーダ出力ＤＤ３がゲートラッチ回路１２の第３行目のラッチ回路に保持される。なお、このゲートラッチ回路１２の第３行目のラッチ回路は、図４のＯＲ回路Ｎ３−５とＡＮＤ回路Ｎ３−６にて構成することができる。
【００５９】
細分割期間ＦＴＥ３では、カウント値ＧＴＥ３が選択され、カウント値ＧＴＥ３にて６行目のラインが指定されるものとすると、デコーダ出力ＤＤ６がゲートラッチ回路１２に出力される。そして、ゲート信号Ｇａｔｅ１が立ち上がることで、デコーダ出力ＤＤ６がゲートラッチ回路１２の第６行目のラッチ回路に保持される。
【００６０】
次に、リセット信号ＮＲＳ２にてゲートラッチ回路１３の全ての行のラッチ回路がリセットされた後、ゲート信号Ｇａｔｅ２が立ち上がることで、ゲートラッチ回路１２の第３行目および第６行目のラッチ回路の出力がゲートラッチ回路１３の第３行目および第６行目のラッチ回路にそれぞれ保持され、第３行目および第６行目のライン指定信号ＶＬ３、ＶＬ６が同時に出力される。なお、このゲートラッチ回路１３の第３行目のラッチ回路は、図４のＯＲ回路Ｎ３−８とＡＮＤ回路Ｎ３−９にて構成することができる。
【００６１】
そして、図１のセレクタ１４において、ライン指定信号ＶＬ３、ＶＬ６で指定される行（３行目および６行目）が分割期間ＴＥに一括して選択され、レベルシフタ１５において、読み出し信号ΦＲＥＡＤｎの読み出し電圧がＶｒ４に設定される。そして、３行目および６行目の画素ＰＣのリセットトランジスタＴｃにリセット信号ΦＲＥＳＥＴｎが一括して印加されるとともに、３行目および６行目の画素ＰＣの読み出しトランジスタＴｄに読み出し信号ΦＲＥＡＤｎが一括して印加されることで、３行目および６行目の画素ＰＣのフォトダイオードＰＤの過剰な信号電荷が一括して排出される。
【００６２】
ここで、ゲートラッチ回路１２の後段にゲートラッチ回路１３を設けることにより、例えば、TC期間の複数ラインの信号電荷の排出動作を実行と並行して次のTD期間に排出する複数のラインを選択することで高速動作ができる。
【００６３】
図７は、図１の固体撮像装置のセレクタ１４とレベルシフタ１５の各部の信号波形を示すタイミングチャートである。なお、図７の例では、図１の画素アレイ部１の１水平期間分のタイミングチャートを示した。また、図７の例では、シャッタ期間ＴＡの信号、読み出し期間ＴＢの信号および各分割期間ＴＣ、ＴＤ、ＴＥの信号を１水平期間内に示したが、実際には、図７のシャッタ期間ＴＡの信号は図３のシャッタ期間ＴＡに有効化され、図７の読み出し期間ＴＢの信号は図３の読み出し期間ＴＢに有効化され、図７の各分割期間ＴＣ、ＴＤ、ＴＥの信号は図３の各分割期間ＴＣ、ＴＤ、ＴＥに有効化される。
【００６４】
図７において、ｎ行目のライン指定信号ＶＬｎとして、シャッタ期間ＴＡにはライン指定信号ＶＬｎＡがセレクタ１４に入力され、読み出し期間ＴＢにはライン指定信号ＶＬｎＢがセレクタ１４に入力され、各分割期間ＴＣ、ＴＤ、ＴＥにはライン指定信号ＶＬｎＣ、ＶＬｎＤ、ＶＬｎＥがセレクタ１４に入力される。
【００６５】
そして、行選択信号ΦＡＤＲＥＳｎがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。そして、シャッタ期間ＴＡにおいて、ライン指定信号ＶＬｎＡが立ち上がった状態で、リセット指示信号ＰＲＥＳＥＴおよび読み出し指示信号ＰＲＥＡＤが立ち上がると、図５のＡＮＤ回路Ｎ１１、Ｎ１２を介してライン指定信号ＶＬｎＡがバッファＢ１、Ｂ２に出力される。そして、バッファＢ１、Ｂ２においてライン指定信号ＶＬｎＡがレベルシフトされることで、読み出し信号ΦＲＥＡＤｎおよびリセット信号ΦＲＥＳＥＴｎがそれぞれ立ち上がる。この時、読み出し電圧ＶＲＥＡＤがＶｒ１に設定されることで、読み出し信号ΦＲＥＡＤｎが読み出し電圧Ｖｒ１に設定される。そして、読み出し信号ΦＲＥＡＤｎとリセット信号ΦＲＥＳＥＴｎが立ち上がると、読み出しトランジスタＴｄおよびリセットトランジスタＴｃがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤを介して電源ＶＤＤに排出される。
【００６６】
フォトダイオードＰＤに蓄積されていた電荷が電源ＶＤＤに排出された後、読み出し信号ΦＲＥＡＤｎがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。
【００６７】
次に、読み出し期間ＴＢにおいて、ライン指定信号ＶＬｎＢが立ち上がった状態で、行選択指示信号ＰＡＤＲＥＳが立ち上がると、図５のＡＮＤ回路Ｎ１３を介してライン指定信号ＶＬｎＢがバッファＢ３に出力される。そして、バッファＢ３においてライン指定信号ＶＬｎＢがレベルシフトされることで、行選択信号ΦＡＤＲＥＳｎが立ち上がる。
【００６８】
そして、行選択信号ΦＡＤＲＥＳｎが立ち上がると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成される。
【００６９】
この時、リセット指示信号ＰＲＥＳＥＴが立ち上がると、図５のＡＮＤ回路Ｎ１２を介してライン指定信号ＶＬｎＢがバッファＢ２に出力される。そして、バッファＢ２においてライン指定信号ＶＬｎＢがレベルシフトされることで、リセット信号ΦＲＥＳＥＴｎがそれぞれ立ち上がる。そして、リセット信号ΦＲＥＳＥＴｎが立ち上がると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンＦＤのリセットレベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルの出力電圧Ｖｓｉｇが垂直信号線Ｖｌｉｎに出力される。
【００７０】
そして、カラムＡＤＣ回路４において、ランプ信号Ｖｒａｍｐとして三角波が与えられ、リセットレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルと比較される。そして、リセットレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルと一致するまでダウンカウントされることで、リセットレベルの出力電圧Ｖｓｉｇがデジタル化され保持される。
【００７１】
次に、読み出し指示信号ＰＲＥＡＤが立ち上がると、図５のＡＮＤ回路Ｎ１１を介してライン指定信号ＶＬｎＢがバッファＢ１に出力される。そして、バッファＢ１においてライン指定信号ＶＬｎＢがレベルシフトされることで、読み出し信号ΦＲＥＡＤｎがそれぞれ立ち上がる。そして、読み出し信号ΦＲＥＡＤｎが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、読み出しレベルの出力電圧Ｖｓｉｇとして垂直信号線Ｖｌｉｎに出力される。
【００７２】
そして、カラムＡＤＣ回路４において、ランプ信号Ｖｒａｍｐとして三角波が与えられ、読み出しレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルと比較される。そして、読み出しレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルと一致するまで今度はアップカウントされることで、読み出しレベルの出力電圧Ｖｓｉｇとリセットレベルの出力電圧Ｖｓｉｇとの差分がデジタル化され、ラインメモリ５に送られる。
【００７３】
次に、分割期間ＴＣにおいて、ライン指定信号ＶＬｎＣが立ち上がった状態で、リセット指示信号ＰＲＥＳＥＴおよび読み出し指示信号ＰＲＥＡＤが立ち上がると、図５のＡＮＤ回路Ｎ１１、Ｎ１２を介してライン指定信号ＶＬｎＣがバッファＢ１、Ｂ２に出力される。なお、リセット指示信号ＰＲＥＳＥＴは、読み出し指示信号ＰＲＥＡＤが立ち上がる直前に読み出し指示信号ＰＲＥＡＤの立ち上がりよりも早めに立ち上げることができる。そして、バッファＢ１、Ｂ２においてライン指定信号ＶＬｎＣがレベルシフトされることで、読み出し信号ΦＲＥＡＤｎおよびリセット信号ΦＲＥＳＥＴｎがそれぞれ立ち上がる。この時、読み出し電圧ＶＲＥＡＤがＶｒ２に設定されることで、読み出し信号ΦＲＥＡＤｎが読み出し電圧Ｖｒ２に設定される。そして、読み出し信号ΦＲＥＡＤｎとリセット信号ΦＲＥＳＥＴｎが立ち上がると、読み出しトランジスタＴｄおよびリセットトランジスタＴｃがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤを介して電源ＶＤＤに排出される。
【００７４】
次に、分割期間ＴＤにおいて、ライン指定信号ＶＬｎＤが立ち上がった状態で、リセット指示信号ＰＲＥＳＥＴおよび読み出し指示信号ＰＲＥＡＤが立ち上がると、図５のＡＮＤ回路Ｎ１１、Ｎ１２を介してライン指定信号ＶＬｎＤがバッファＢ１、Ｂ２に出力される。そして、バッファＢ１、Ｂ２においてライン指定信号ＶＬｎＤがレベルシフトされることで、読み出し信号ΦＲＥＡＤｎおよびリセット信号ΦＲＥＳＥＴｎがそれぞれ立ち上がる。この時、読み出し電圧ＶＲＥＡＤがＶｒ３に設定されることで、読み出し信号ΦＲＥＡＤｎが読み出し電圧Ｖｒ３に設定される。そして、読み出し信号ΦＲＥＡＤｎとリセット信号ΦＲＥＳＥＴｎが立ち上がると、読み出しトランジスタＴｄおよびリセットトランジスタＴｃがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤを介して電源ＶＤＤに排出される。
【００７５】
次に、分割期間ＴＥにおいて、ライン指定信号ＶＬｎＥが立ち上がった状態で、リセット指示信号ＰＲＥＳＥＴおよび読み出し指示信号ＰＲＥＡＤが立ち上がると、図５のＡＮＤ回路Ｎ１１、Ｎ１２を介してライン指定信号ＶＬｎＥがバッファＢ１、Ｂ２に出力される。そして、バッファＢ１、Ｂ２においてライン指定信号ＶＬｎＥがレベルシフトされることで、読み出し信号ΦＲＥＡＤｎおよびリセット信号ΦＲＥＳＥＴｎがそれぞれ立ち上がる。この時、読み出し電圧ＶＲＥＡＤがＶｒ４に設定されることで、読み出し信号ΦＲＥＡＤｎが読み出し電圧Ｖｒ４に設定される。そして、読み出し信号ΦＲＥＡＤｎとリセット信号ΦＲＥＳＥＴｎが立ち上がると、読み出しトランジスタＴｄおよびリセットトランジスタＴｃがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤを介して電源ＶＤＤに排出される。
【００７６】
（第２実施形態）
図８は、第２実施形態に係る固体撮像装置のセレクタ１４´とレベルシフタ１５´の構成例を示す回路図である。なお、図８の例では、セレクタ１４´とレベルシフタ１５´は、図１の画素アレイ部１の１ライン分の構成を示した。また、図８の例では、セレクタ１４´とレベルシフタ１５´は、読み出し信号ΦＲＥＡＤｎに対応する部分を示し、リセット信号ΦＲＥＳＥＴｎおよび行選択信号ΦＡＤＲＥＳｎに対応する部分は省略した。
図８において、この固体撮像装置では、図５のセレクタ１４およびレベルシフタ１５の代わりにセレクタ１４´およびレベルシフタ１５´が設けられている。セレクタ１４´にはＡＮＤ回路Ｎ２０が設けられ、レベルシフタ１５´にはＮＡＮＤ回路Ｎ２１〜Ｎ２４、インバータＢ２１〜Ｂ２４、Ｎチャンネル電界効果トランジスタＭＮ１〜ＭＮ４およびＰチャンネル電界効果トランジスタＭＰ１〜ＭＰ４が設けられている。
【００７７】
そして、ＡＮＤ回路Ｎ２０の一方の入力端子には読み出し指示信号ＰＲＥＡＤが入力され、ＡＮＤ回路Ｎ２０の他方の入力端子には、ゲートラッチ回路１３のｎ行目のライン指定信号ＶＬｎが入力される。
【００７８】
ＮＡＮＤ回路Ｎ２１〜Ｎ２４の一方の入力端子には期間選択信号ＳＴＡＢ、ＳＴＣ、ＳＴＤ、ＳＴＥがそれぞれ入力され、ＮＡＮＤ回路Ｎ２１〜Ｎ２４の他方の入力端子にはＡＮＤ回路Ｎ２０の出力が入力される。なお、期間選択信号ＳＴＡＢはシャッタ期間ＴＡおよび読み出し期間ＴＢを選択し、期間選択信号ＳＴＣ、ＳＴＤ、ＳＴＥは分割期間ＴＣ、ＴＤ、ＴＥをそれぞれ選択することができる。
【００７９】
また、Ｎチャンネル電界効果トランジスタＭＮ１とＰチャンネル電界効果トランジスタＭＰ１とは互いに並列に接続され、Ｎチャンネル電界効果トランジスタＭＮ２とＰチャンネル電界効果トランジスタＭＰ２とは互いに並列に接続され、Ｎチャンネル電界効果トランジスタＭＮ３とＰチャンネル電界効果トランジスタＭＰ３とは互いに並列に接続され、Ｎチャンネル電界効果トランジスタＭＮ４とＰチャンネル電界効果トランジスタＭＰ４とは互いに並列に接続されている。
【００８０】
そして、Ｎチャンネル電界効果トランジスタＭＮ１とＰチャンネル電界効果トランジスタＭＰ１との一方の接続点には読み出し電圧Ｖｒ１が入力され、Ｎチャンネル電界効果トランジスタＭＮ２とＰチャンネル電界効果トランジスタＭＰ２との一方の接続点には読み出し電圧Ｖｒ２が入力され、Ｎチャンネル電界効果トランジスタＭＮ３とＰチャンネル電界効果トランジスタＭＰ３との一方の接続点には読み出し電圧Ｖｒ３が入力され、Ｎチャンネル電界効果トランジスタＭＮ４とＰチャンネル電界効果トランジスタＭＰ４との一方の接続点には読み出し電圧Ｖｒ４が入力される。
【００８１】
Ｎチャンネル電界効果トランジスタＭＮ１のゲートにはＮＡＮＤ回路Ｎ２１の出力がインバータＢ２１を介して入力され、Ｐチャンネル電界効果トランジスタＭＰ１のゲートにはＮＡＮＤ回路Ｎ２１の出力が入力される。
Ｎチャンネル電界効果トランジスタＭＮ２のゲートにはＮＡＮＤ回路Ｎ２２の出力がインバータＢ２２を介して入力され、Ｐチャンネル電界効果トランジスタＭＰ２のゲートにはＮＡＮＤ回路Ｎ２２の出力が入力される。
Ｎチャンネル電界効果トランジスタＭＮ３のゲートにはＮＡＮＤ回路Ｎ２３の出力がインバータＢ２３を介して入力され、Ｐチャンネル電界効果トランジスタＭＰ３のゲートにはＮＡＮＤ回路Ｎ２３の出力が入力される。
Ｎチャンネル電界効果トランジスタＭＮ４のゲートにはＮＡＮＤ回路Ｎ２４の出力がインバータＢ２４を介して入力され、Ｐチャンネル電界効果トランジスタＭＰ４のゲートにはＮＡＮＤ回路Ｎ２４の出力が入力される。
【００８２】
そして、ライン指定信号ＶＬｎが立ち上がった状態で読み出し指示信号ＰＲＥＡＤが立ち上がると、そのライン指定信号ＶＬｎがＮＡＮＤ回路Ｎ２１〜Ｎ２４に出力される。そして、シャッタ期間ＴＡおよび読み出し期間ＴＢにおいて期間選択信号ＳＴＡＢが立ち上がると、ＮＡＮＤ回路Ｎ２１の出力が立ち下がり、Ｎチャンネル電界効果トランジスタＭＮ１とＰチャンネル電界効果トランジスタＭＰ１とがオンすることで、読み出し信号ΦＲＥＡＤｎが読み出し電圧Ｖｒ１に設定される。
【００８３】
また、分割期間ＴＣにおいて期間選択信号ＳＴＣが立ち上がると、ＮＡＮＤ回路Ｎ２２の出力が立ち下がり、Ｎチャンネル電界効果トランジスタＭＮ２とＰチャンネル電界効果トランジスタＭＰ２とがオンすることで、読み出し信号ΦＲＥＡＤｎが読み出し電圧Ｖｒ２に設定される。
【００８４】
また、分割期間ＴＤにおいて期間選択信号ＳＴＤが立ち上がると、ＮＡＮＤ回路Ｎ２３の出力が立ち下がり、Ｎチャンネル電界効果トランジスタＭＮ３とＰチャンネル電界効果トランジスタＭＰ３とがオンすることで、読み出し信号ΦＲＥＡＤｎが読み出し電圧Ｖｒ３に設定される。
【００８５】
また、分割期間ＴＥにおいて期間選択信号ＳＴＥが立ち上がると、ＮＡＮＤ回路Ｎ２４の出力が立ち下がり、Ｎチャンネル電界効果トランジスタＭＮ４とＰチャンネル電界効果トランジスタＭＰ４とがオンすることで、読み出し信号ΦＲＥＡＤｎが読み出し電圧Ｖｒ４に設定される。
【００８６】
ここで、図５の構成では、読み出し信号ΦＲＥＡＤｎを読み出し電圧Ｖｒ１〜Ｖｒ４に変化させるために、読み出し電圧ＶＲＥＡＤのレベルを階段状に変化させる必要があるのに対し、図８の構成では、固定された読み出し電圧Ｖｒ１〜Ｖｒ４を用いて読み出し信号ΦＲＥＡＤｎのレベルを変化させることができる。
【００８７】
（第３実施形態）
図９は、第３実施形態に係る固体撮像装置の読み出し信号の印加タイミングとフォトダイオードの信号量との関係を示すタイミングチャートである。
図９において、この実施形態では、蓄積期間ＴＸが１／２、１／４、１／８および１／１６となるのを境に蓄積期間ＴＸを分割し、その分割期間ＴＣ、ＴＤ、ＴＥ、ＴＦ、ＴＧとする。すなわち、分割期間ＴＣは、蓄積期間ＴＸの１／２までの期間、分割期間ＴＤは、蓄積期間ＴＸの１／２から３／４までの期間、分割期間ＴＥは、蓄積期間ＴＸの３／４から７／８までの期間、分割期間ＴＦは、蓄積期間ＴＸの７／８から１５／１６までの期間、分割期間ＧＥは、蓄積期間ＴＸの１５／１６から３１／３２までの期間とすることができる。
【００８８】
この時、分割期間ＴＣでは読み出し信号ΦＲＥＡＤｎの読み出し電圧はＶｒ２に設定され、分割期間ＴＤでは読み出し信号ΦＲＥＡＤｎの読み出し電圧はＶｒ３に設定され、分割期間ＴＥでは読み出し信号ΦＲＥＡＤｎの読み出し電圧はＶｒ４に設定され、分割期間ＴＦでは読み出し信号ΦＲＥＡＤｎの読み出し電圧はＶｒ５に設定され、分割期間ＴＧでは読み出し信号ΦＲＥＡＤｎの読み出し電圧はＶｒ６に設定される。
【００８９】
読み出し電圧Ｖｒ２は、飽和の約５０％以下の信号をフォトダイオードＰＤから読み出せる電圧に設定することができる。読み出し電圧Ｖｒ３は、飽和の約２５％以下の信号をフォトダイオードＰＤから読み出せる電圧に設定することができる。読み出し電圧Ｖｒ４は、飽和の約１２．５％以下の信号をフォトダイオードＰＤから読み出せる電圧に設定することができる。読み出し電圧Ｖｒ５は、飽和の約６．２５％以下の信号をフォトダイオードＰＤから読み出せる電圧に設定することができる。読み出し電圧Ｖｒ６は、飽和の約３．１２５％以下の信号をフォトダイオードＰＤから読み出せる電圧に設定することができる。
【００９０】
例えば、シャッタ期間ＴＡおよび読み出し期間ＴＢの読み出し信号のレベルが３Ｖとすると、分割期間ＴＣの読み出し信号のレベルは２Ｖ、分割期間ＴＤの読み出し信号のレベルは１．５Ｖ、分割期間ＴＥの読み出し信号のレベルは１Ｖ、分割期間ＴＦの読み出し信号のレベルは０．５Ｖ、割期間ＴＧの読み出し信号のレベルは０．２５Ｖとすることができる。
【００９１】
また、例えば、分割期間ＴＣでは読み出し電圧Ｖｒ２を１６本分のラインごとに一括して印加し、分割期間ＴＤでは読み出し電圧Ｖｒ３を８本分のラインごとに一括して印加し、分割期間ＴＥでは読み出し電圧Ｖｒ４を４本分のラインごとに一括して印加し、分割期間ＴＦでは読み出し電圧Ｖｒ５を２本分のラインごとに一括して印加し、分割期間ＴＧでは読み出し電圧Ｖｒ６を１本分のラインごとに印加することができる。
【００９２】
これにより、蓄積期間ＴＸの途中の飽和信号以上の信号電荷を各画素ＰＣから複数回排出させることができ、分割期間ＴＧ後の三角形のグレー部分の信号のみがブルーミング量となる。このため、蓄積期間ＴＸに画素ＰＣから過剰電荷を排出させない場合に比べて、ブルーミング量を約１／１０２４に低減することができ、例えば１０２４画素に広がっていた過剰信号電荷を１画素分に低減することができる。なお、ブルーミング量をさらに減らすために、蓄積期間ＴＸの分割数をさらに増やすようにしてもよい。
【００９３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９４】
ＰＣ、ＰＣｎ、ＰＣｎ´、ＰＣｎ´´、ＰＣｎ´´´  画素、Ｔａ  行選択トランジスタ、Ｔｂ  増幅トランジスタ、Ｔｃ  リセットトランジスタ、Ｔｄ、Ｔｄ１〜Ｔｄ３  読み出しトランジスタ、ＰＤ、ＰＤ１〜ＰＤ３  フォトダイオード、ＦＤ  フローティングディフュージョン、Ｖｌｉｎ  垂直信号線、Ｈｌｉｎ  水平制御線、１  画素アレイ部、２  垂直駆動回路、３  負荷回路、４  カラムＡＤＣ回路、５  ラインメモリ、６  カラム走査回路、７  タイミング制御回路、８  ＤＡコンバータ、１１  デコーダ回路、１２、１３  ゲートラッチ回路、１４、１４´  セレクタ、１５、１５´  レベルシフタ、１６  デコーダ制御回路、１７  ラッチ制御回路、１８  パルス発生回路、１９  レベル発生回路、２０  マルチカウンタ、ＳＷ  切り替え部、ＩＶ、Ｂ２１〜Ｂ２４  インバータ、Ｎ１−１〜Ｎ１−４、Ｎ１−６、Ｎ１−７、Ｎ１−９、Ｎ２−１〜Ｎ２−４、Ｎ２−６、Ｎ２−７、Ｎ２−９、Ｎ３−１〜Ｎ３−４、Ｎ３−６、Ｎ３−７、Ｎ３−９、Ｎ４−１〜Ｎ４−４、Ｎ４−６、Ｎ４−７、Ｎ４−９、Ｎ１１〜Ｎ１６  ＡＮＤ回路、Ｎ２０〜Ｎ２４  ＮＡＮＤ回路、Ｎ１−５、Ｎ１−８、Ｎ２−５、Ｎ２−８、Ｎ３−５、Ｎ３−８、Ｎ４−５、Ｎ４−８  ＯＲ回路、Ｂ１〜Ｂ６  バッファ、ＭＮ１〜ＭＮ４  Ｎチャンネル電界効果トランジスタ、ＭＰ１〜ＭＰ４  Ｐチャンネル電界効果トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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