(57)【要約】【課題】不良ブロック情報を適切に管理することのできる不揮発性半導体記憶装置を提供する。【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は不揮発にデータを記憶する複数のメモリセルを配列してなる複数のブロック、並びにメモリセルと接続されるワード線、及びビット線を有するメモリセルアレイと、メモリセルアレイ内に設けられ、ブロックが不良ブロックであること示す不良ブロック情報を不揮発に記憶可能に構成された不良ブロック格納領域と、ワード線を選択するロウデコーダと、メモリセルに対するデータの書き込み、消去及び読み出しを制御する制御回路とを備える。制御回路は、不良ブロック格納領域に書き込まれた不良ブロック情報をビット線を介して外部へ出力する出力動作を実行可能に構成されるとともに、外部から入力された不良ブロック情報をビット線を介して不良ブロック格納領域に書き込む第１の書き込み動作を実行可能に構成される。【選択図】図６
2013069369.tif 000002
【特許請求の範囲】
【請求項１】
不揮発にデータを記憶する複数のメモリセルを配列してなる複数のブロック、並びに前記メモリセルと接続されるワード線、及びビット線を有するメモリセルアレイと、
前記メモリセルアレイ内に設けられ、前記ブロックが不良ブロックであること示す不良ブロック情報を不揮発に記憶可能に構成された不良ブロック格納領域と、
前記ワード線を選択するロウデコーダと、
前記メモリセルに対するデータの書き込み、消去及び読み出しを制御する制御回路と、
前記ロウデコーダ内に設けられ、前記不良ブロック情報を保持する不良ブロック情報保持回路と、
前記不良ブロック情報保持回路の保持する前記不良ブロック情報に基づいて前記ブロックが前記不良ブロックに該当するか否かを判定し、前記不良ブロック情報を前記制御回路へ出力する不良ブロック検知回路とを備え、
前記制御回路は、前記不良ブロック格納領域に書き込まれた前記不良ブロック情報を前記ビット線を介して外部へ出力する出力動作を実行可能に構成されるとともに、外部から入力された前記不良ブロック情報を前記ビット線を介して前記不良ブロック格納領域に書き込む第１の書き込み動作を実行可能に構成され、
前記制御回路は、前記不良ブロック検知回路から入力された前記不良ブロック情報を前記ビット線を介して前記不良ブロック格納領域に書き込む第２の書き込み動作を実行可能に構成され、
前記制御回路は、前記第２の書き込み動作を実行する際、前記不良ブロック情報を前記不良ブロック格納領域に格納する前に、前記不良ブロック格納領域に前記不良ブロック情報と区別可能な無効情報を格納し、
前記不良ブロック情報保持回路及び前記不良ブロック検知回路は、前記ブロックが動作開始から所定期間経過後に後天的に不良ブロックとなったか否かを判定し、後天的な不良ブロックを表す後天的不良ブロック情報を前記制御回路へ出力し、
制御回路は、前記後天的不良ブロック情報を外部へ出力する出力動作を実行可能に構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
不揮発にデータを記憶する複数のメモリセルを配列してなる複数のブロック、並びに前記メモリセルと接続されるワード線、及びビット線を有するメモリセルアレイと、
前記メモリセルアレイ内に設けられ、前記ブロックが不良ブロックであること示す不良ブロック情報を不揮発に記憶可能に構成された不良ブロック格納領域と、
前記ワード線を選択するロウデコーダと、
前記メモリセルに対するデータの書き込み、消去及び読み出しを制御する制御回路とを備え、
前記制御回路は、前記不良ブロック格納領域に書き込まれた前記不良ブロック情報を前記ビット線を介して外部へ出力する出力動作を実行可能に構成されるとともに、外部から入力された前記不良ブロック情報を前記ビット線を介して前記不良ブロック格納領域に書き込む第１の書き込み動作を実行可能に構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記ロウデコーダ内に設けられ、前記不良ブロック情報を保持する不良ブロック情報保持回路と、
前記不良ブロック情報保持回路の保持する前記不良ブロック情報に基づいて前記ブロックが前記不良ブロックに該当するか否かを判定し、前記不良ブロック情報を前記制御回路へ出力する不良ブロック検知回路とをさらに備え、
前記制御回路は、前記不良ブロック検知回路から入力された前記不良ブロック情報を前記ビット線を介して前記不良ブロック格納領域に書き込む第２の書き込み動作を実行可能に構成された
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記第２の書き込み動作を実行する際、前記不良ブロック情報を前記不良ブロック格納領域に格納する前に、前記不良ブロック格納領域に前記不良ブロック情報と区別可能な無効情報を格納する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記第２の書き込み動作を実行する際、前記不良ブロック情報を前記不良ブロック格納領域に格納した後、前記不良ブロック格納領域の残余の領域の一部に、前記不良ブロック情報の終端を示す情報を格納する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項６】
前記不良ブロック情報保持回路及び前記不良ブロック検知回路は、前記ブロックが動作開始から所定期間経過後に後天的に不良ブロックとなったか否かを判定し、後天的な不良ブロックを表す後天的不良ブロック情報を前記制御回路へ出力し、
制御回路は、前記後天的不良ブロック情報を外部へ出力する出力動作を実行可能に構成されている
ことを特徴とする請求項２乃至５のいずれか記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。通常、ＮＡＮＤ型フラッシュメモリにおいては、製造段階における不良ブロックの発生をある程度許容し、発生した不良ブロックについては、不良ブロックであることや不良ブロックのアドレス等を表す不良ブロック情報をメモリセルアレイの所定の領域に格納しておくことで、ユーザからのアクセスを制限している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−４２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下に記載の実施の形態が解決しようとする課題は、不良ブロック情報を適切に管理することのできる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
一の実施の形態に係る不揮発性半導体記憶装置は、不揮発にデータを記憶する複数のメモリセルを配列してなる複数のブロック、並びにメモリセルと接続されるワード線、及びビット線を有するメモリセルアレイと、メモリセルアレイ内に設けられ、ブロックが不良ブロックであること示す不良ブロック情報を不揮発に記憶可能に構成された不良ブロック格納領域と、ワード線を選択するロウデコーダと、メモリセルに対するデータの書き込み、消去及び読み出しを制御する制御回路とを備える。制御回路は、不良ブロック格納領域に書き込まれた不良ブロック情報をビット線を介して外部へ出力する出力動作を実行可能に構成されるとともに、外部から入力された不良ブロック情報をビット線を介して不良ブロック格納領域に書き込む第１の書き込み動作を実行可能に構成される。
【図面の簡単な説明】
【０００６】
【図１】実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの回路図及び周辺回路のブロック図である。
【図３】実施の形態に係る不揮発性半導体記憶装置のロウデコーダの一部の回路図である。
【図４】実施の形態に係る不揮発性半導体記憶装置の不良ブロック検知回路の回路図である。
【図５】実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報の格納を説明する図である。
【図６】第１の実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報を処理する際のフローチャートである。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報を処理する際のフローチャートである。
【図８】第２の実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報を検知・格納する際のフローチャートである。
【図９】第２の実施の形態に係る不揮発性半導体記憶装置の不良ブロック格納状態を説明する図である。
【図１０】第３の実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報を検知・格納する際のフローチャートである。
【図１１】第３の実施の形態に係る不揮発性半導体記憶装置の不良ブロック格納状態を説明する図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００８】
［第１の実施の形態］
［全体構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリのブロック図である。図２は、図１に示すメモリセルアレイ１０の回路図及び周辺回路のブロック図である。
【０００９】
メモリセルアレイ１０は、図２に示すように、ＮＡＮＤ型フラッシュメモリの基本単位である複数のＮＡＮＤセルユニットＮＵを有する。これらＮＡＮＤセルユニットＮＵは、直列接続された複数のメモリセルＭＣ０〜ＭＣ３１とその両端に配置された２つの選択トランジスタＳＴＤ、ＳＴＳからなる。また、ＮＡＮＤセルユニットＮＵは、その一端が選択トランジスタＳＴＤを介してビット線ＢＬ（ＢＬｅ又はＢＬｏ）に接続され、他端が選択トランジスタＳＴＳを介して、メモリセルアレイ１０内で共通のソース線ＣＥＬＳＲＣに接続される。通常、複数のＮＡＮＤセルユニットＮＵは、図２に示すように、ワード線ＷＬの延伸方向であるロウ方向（Ｙ方向）に配列される。
【００１０】
メモリセルＭＣは例えば、Ｎ型ソース／ドレイン拡散層と、電荷蓄積層である浮遊ゲート及び制御ゲートからなる積層ゲート構造とを有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルＭＣの閾値電圧を変化させ、データを不揮発に記憶させる。ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ３１に接続され、選択トランジスタＳＴＳ、ＳＴＤのゲートは、それぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続される。ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＤ、ＳＧＳを共有するＮＡＮＤセルユニットＮＵの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常、複数のブロックＢＬＫ＜０＞、ＢＬＫ＜１＞、・・・、ＢＬＫ＜Ｎ−１＞（Ｎは、整数）は、図２に示すように、ビット線ＢＬの延伸方向であるカラム方向（Ｘ方向）に配列される。
【００１１】
ロウデコーダ２０は、アドレスに従ってブロックＢＬＫを選択し、選択ブロックＢＬＫ内のワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＤ、ＳＧＳを選択し、駆動する。図２に示すように、ロウデコーダ２と選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＳとの間には、トランスファゲートトランジスタＴＧＤ、ＴＧ０〜ＴＧ３１及びＴＧＳがそれぞれ設けられている。
【００１２】
ロウデコーダ２０は、図２に示すように、ブロックＢＬＫごとに設けられている。また、ブロックＢＬＫ毎に設けられた複数のロウデコーダ２０の各々には、図２に示すように単位回路２１が設けられている。単位回路２１には、対応するブロックＢＬＫが不具合を持つブロックＢＬＫ（以下、「不良ブロック」と呼ぶ）であるか否かを表す「不良ブロック情報」が保持される。
【００１３】
単位回路２１は、この不良ブロック情報に基づいて、トランスファゲートイネーブル信号ＴＥを出力する。トランスファゲートイネーブル信号ＴＥは、トランスファゲートトランジスタＴＧＤ、ＴＧ０〜ＴＧ３１及びＴＧＳを活性化させる信号である。トランスファゲートイネーブル信号ＴＥが‘Ｈ’になると、ロウデコーダ２０が、対応するブロックＢＬＫ中の選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＳに電気的に接続される。
【００１４】
ビット線制御回路３０は、１ページ分のセンスアンプＳＡを有する。センスアンプＳＡは、読み出しデータ又は書き込みデータを保持するためのラッチ回路ＤＬを含んでいる。ビット線制御回路３０及びメモリセルアレイ１０間では、１ページ単位で読み出しデータ又は書き込みデータがラッチ回路ＤＬを介して一括転送される。
【００１５】
カラムデコーダ４０は、読み出しデータ又は書き込みデータを１カラム分ずつ選択する。これにより、読み出しデータ又は書き込みデータについて、ビット線制御回路３０とデータ入出力バッファ６０の間で、シリアルデータ転送がなされる。
【００１６】
制御回路５０は、ロウデコーダ２０、ビット線制御回路３０、カラムデコーダ４０、データ入出力バッファ６０、アドレスレジスタ７０及びウエル制御回路８０を制御し、不揮発性半導体記憶装置の種々の動作を制御する。制御回路５０は、外部から外部制御信号（チップイネーブル信号ＣＥｎ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ又はコマンドラッチイネーブル信号ＣＬＥ等）を受信するとともに、データ入出力バッファ６０からコマンド（Ｃｏｍｍａｎｄ）を受信する。制御回路５０は、これらの外部制御信号及びコマンド（Ｃｏｍｍａｎｄ）に基づいて、メモリセルアレイ１０におけるメモリセルへのデータの書き込み、消去及び読み出し等の動作を制御する。
また、制御回路５０は、後述する不良ブロック検知・及び不良ブロック情報等の格納動作を不良ブロック検知回路９０等を介して制御するとともに、外部のコントローラ１００とロウデコーダ２０との間でやりとりされる不良ブロック情報の入出力制御も担当する。
【００１７】
データ入出力バッファ６０は、ＮＡＮＤ型フラッシュメモリの外部に設けられるコントローラ１００からコマンド（Ｃｏｍｍａｎｄ）、アドレス（Ａｄｄｒｅｓｓ）、及び書き込みデータ（Ｄａｔａ）を受信する。受信されたコマンド（Ｃｏｍｍａｎｄ）は、制御回路５０に転送される一方、受信されたアドレス（Ａｄｄｒｅｓｓ）はアドレスレジスタ７０に転送される。また、書込みデータＤａｔａは、ビット線制御回路３０のラッチ回路ＤＬに格納された後、メモリセルアレイ１０に与えられる。
また、データ入出力バッファ６０は、メモリセルアレイ１０から読み出された読み出しデータＤａｔａを、ビット線制御回路３０を介して受信して、コントローラ１００に向けて出力する。
【００１８】
アドレスレジスタ７０は、データ入出力バッファ６０から受信したアドレスからロウアドレス及びカラムアドレスを生成し、それぞれロウデコーダ２０及びカラムデコーダ４０に送信する。ロウデコーダ２０及びカラムデコーダ４０は、これらロウアドレス及びカラムアドレスに基づいて、アクセス対象となるワード線及びビット線を選択する。
【００１９】
ウエル制御回路８０は、データの消去、書き込み及び読み出しに必要な電圧をメモリセルＭＣのウエルに印加する。
【００２０】
不良ブロック検知回路９０は、出荷前の製品テストの工程の１つであるウエハ・テストの後、不良ブロックを特定する回路である。出荷前に実行されるウエハ・テストでは、テストの結果特定された不良ブロックの情報が、まず単位回路２１に保持される。次に、単位回路２１に保持された不良ブロック情報を示すラッチ信号ＬＡＴが、不良ブロック検知回路９０に送信される。また、不良ブロック検知回路９０は、制御回路５０から送信されるブロック検知信号ＢＬＫＣＨＫ及びブロック選択信号ＳＥＬを受信する。不良ブロック検知回路９０は、ブロック検知信号ＢＬＫＣＨＫによって活性化し、ブロック選択信号ＳＥＬ及びラッチ信号ＬＡＴによって選択されたブロックＢＬＫが不良ブロックであるかを検知する。この検知結果は、ブロックフラグ信号ＢＬＫＦＬＡＧとして制御回路５０に送信される。制御回路５０は、ビット線制御回路３０のラッチ回路ＤＬを介して、不良ブロック情報をメモリセルアレイ１０のＲＯＭヒューズ領域１０Ｒに格納する。
【００２１】
この不良ブロック情報の検知・格納は出荷前のウェハ・テストの段階で行われる。ＲＯＭヒューズ領域１０Ｒに保持された不良ブロック情報は、出荷後、使用のためにＮＡＮＤ型フラッシュメモリの電源が入るたびにＲＯＭヒューズ領域１０Ｒからビット線制御回路３０に読み出され、制御回路５０を介してロウデコーダ２０の単位回路２１に格納される。単位回路２１はこの不良ブロック情報に基づいてトランスファゲートイネーブル信号ＴＥを制御する。単位回路２１に対応するブロックＢＬＫが不良である場合、トランスファゲートイネーブル信号ＴＥを‘Ｌ’として、ブロックＢＬＫとロウデコーダ２０とを電気的に切り離す。一方、単位回路２１に対応するブロックＢＬＫが不良でない場合、トランスファゲートイネーブル信号ＴＥを‘Ｈ’として、ブロックＢＬＫとロウデコーダ２０とを電気的に接続する。
【００２２】
［ロウデコーダ２０の構成及び動作］
次に、ロウデコーダ２０について詳細に説明する。図３は、ロウデコーダ内部に設けられる単位回路２１の回路図である。ロウデコーダ２０は、メモリセルアレイ１０のブロックＢＬＫ毎に、図３に示す単位回路２１を有する。
【００２３】
この単位回路２１は、ＰＭＯＳトランジスタＱ１、ＮＭＯＳトランジスタＱ２、Ｑ３、インバータＩＶ１、ＩＶ２及びＩＶ３によって構成されている。
【００２４】
トランジスタＱ１、Ｑ２及びＱ３は、電源電圧Ｖｄｄ及び接地電圧Ｖｓｓ間に直列に接続されている。トランジスタＱ１及びＱ２のゲートは、共通に接続されており、ブロック選択信号ＳＥＬ＜ｉ＞（ｉは、０〜Ｎ−１の整数）が入力される。また、トランジスタＱ１及びＱ２の接続ノードにはインバータＩＶ１の入力端子が接続されている。そして、インバータＩＶ１の出力信号がトランスファゲートイネーブル信号ＴＥ＜ｉ＞となる。
【００２５】
また、インバータＩＶ２とインバータＩＶ３は、入力端子及び出力端子を相互に接続してなるラッチ回路（不良ブロック情報保持回路）を構成している。そしてインバータＩＶ２の出力信号がラッチ信号ＬＡＴ＜ｉ＞となり、インバータＩＶ３の出力信号がインバータ信号ＩＮＶ＜ｉ＞となる。インバータ信号ＩＮＶ＜ｉ＞と、ラッチ信号ＬＡＴ＜ｉ＞とは、互いに信号が逆の状態になる相補信号である。インバータ信号ＩＮＶ＜ｉ＞は、トランジスタＱ３のゲートに入力される。
【００２６】
ここで、ラッチ信号ＬＡＴ＜ｉ＞は、ブロックＢＬＫ＜ｉ＞が不良ブロックであることを示すもので、不良ブロックである場合‘Ｈ’、不良ブロックでない場合‘Ｌ’となる信号である。当然、インバータ信号ＩＮＶ＜ｉ＞は、これとは逆の状態をとる。
【００２７】
次に、単位回路２１の動作について簡単に説明する。単位回路２１には、ウエハ・テスト時に検知された不良ブロック情報が保持される。また、単位回路２１には、ＮＡＮＤ型フラッシュメモリの電源が入った後、ＲＯＭヒューズ領域１０Ｒから読み出された不良ブロック情報が保持されることもある。もし、ブロックＢＬＫ＜ｉ＞が不良ブロックでなかった場合、ラッチ信号ＬＡＴ＜ｉ＞は‘Ｌ’、インバータ信号ＩＮＶ＜ｉ＞は‘Ｈ’となる。この状態において、制御回路５０がブロックＢＬＫ＜ｉ＞を選択すると、ブロック選択信号ＳＥＬ＜ｉ＞が‘Ｈ’であるため、インバータＩＶ１への入力信号は‘Ｌ’となり、トランスファゲートイネーブル信号ＴＥ＜ｉ＞は‘Ｈ’になる。その結果、トランスファゲートトランジスタＴＧＤ、ＴＧ０〜ＴＧ３１及びＴＧＳがオン状態となり、ロウデコーダ２０とブロックＢＬＫ＜ｉ＞の選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＳとが電気的に接続される。逆に、制御回路５０がブロックＢＬＫ＜ｉ＞を選択しなかった場合、トランスファゲートＴＧＤ、ＴＧ０〜ＴＧ３１及びＴＧＳがオフ状態となるため、ロウデコーダ２０とブロックＢＬＫ＜ｉ＞の選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＳとは電気的に切断される。
【００２８】
一方、もしブロックＢＬＫ＜ｉ＞が不良ブロックであった場合、ラッチ信号ＬＡＴ＜ｉ＞は‘Ｈ’、インバータ信号ＩＮＶ＜ｉ＞は‘Ｌ’となっており、トランジスタＱ３はオフ状態となっている。そのため、ブロック選択信号ＳＥＬ＜ｉ＞が‘Ｈ’になっても、トランスファゲートイネーブル信号ＴＥは‘Ｈ’にならない。その結果、ロウデコーダ２０とブロックＢＬＫ＜ｉ＞の選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＳとは電気的に切断される。
【００２９】
つまり、図３に示す単位回路２１によれば、対応するブロックＢＬＫ＜ｉ＞が選択されていない場合又は不良ブロックであった場合、ロウデコーダ２０の出力電圧から選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＳを遮断することができる。
【００３０】
［不良ブロック検知回路９０の構成及び動作］
次に、不良ブロック検知回路９０について詳細に説明する。図４は、不良ブロック検知回路９０の回路図である。不良ブロック検知回路９０は、図４に示すように、ＰＭＯＳトランジスタＱ１１、Ｍ組（Ｍは、Ｎ以下の整数）のＮＭＯＳトランジスタＱ１２＜ｊ＞及びＱ１３＜ｊ＞（ｊは、０〜Ｍ−１の整数）、並びに、ＮＭＯＳトランジスタＱ１４によって構成されている。
【００３１】
トランジスタＱ１２＜ｊ＞及びＱ１３＜ｊ＞は各組毎に直列接続されており、更にこれら直列接続された回路がノードＮ１及びＮ２間で並列接続されている。つまり、トランジスタＱ１２＜ｊ＞及びＱ１３＜ｊ＞が共にオン状態となる直列回路が１つでもあるとノードＮ１とノードＮ２は電気的に接続されることになる。また、トランジスタＱ１２＜ｊ＞及びＱ１３＜ｊ＞のゲートには、それぞれブロック選択信号ＳＥＬ＜ｊ＞及びラッチ信号ＬＡＴ＜ｊ＞が入力される。
【００３２】
トランジスタＱ１１は、電源電圧Ｖｄｄ及びノードＮ１間に接続されており、トランジスタＱ１４は、接地電圧Ｖｓｓ及びノードＮ２間に接続されている。これらトランジスタＱ１１及びＱ１４のゲートには、それぞれブロック検知信号ＢＬＫＣＨＫが入力される。
【００３３】
不良ブロック検知回路９０は、ノードＮ１の状態を不良ブロック検知回路９０の出力信号であるブロックフラグ信号ＢＬＫＦＬＡＧとして出力する。ここで、ブロックフラグ信号ＢＬＫＦＬＡＧは、検知対象のブロックＢＬＫが不良ブロックでなかった場合に‘Ｈ’（例えば、電源電圧Ｖｄｄ）となる信号である。また、ブロックフラグ信号ＢＬＫＦＬＡＧは、検知対象のブロックＢＬＫが不良ブロックであった場合に‘Ｌ’（例えば、接地電圧Ｖｓｓ）となる信号である。
【００３４】
次に、不良ブロック検知回路９０の動作について簡単に説明する。この動作は、前述した通り、製品出荷前のウエハ・テストの段階で実行される。例えば、１つのブロックＢＬＫ＜ｊ＞が不良ブロックであるかを検知する場合、不良ブロック検知回路９０の動作は次のようになる。
【００３５】
不良ブロック検知動作の際、制御回路５０は、ブロック検知信号ＢＬＫＣＨＫを‘Ｈ’にする。これにより、ノードＮ１が電源電圧Ｖｄｄから電気的に切り離され、ノードＮ２は接地電圧Ｖｓｓに接続される。
【００３６】
この状態において、ブロックＢＬＫ＜ｊ＞を選択するブロック選択信号ＳＥＬ＜ｊ＞を‘Ｈ’、その他のブロック選択信号ＳＥＬ＜ｋ＞（ｋは、ｊを除く０〜Ｍ−１の整数）を‘Ｌ’にする。これによって、トランジスタＱ１２＜ｋ＞はオフ状態となり、トランジスタＱ１２＜ｊ＞はオン状態となる。その結果、ノードＮ１とノードＮ２が電気的に接続するか否かは、トランジスタＱ１３＜ｊ＞を制御するラッチ信号ＬＡＴ＜ｊ＞により決定される。換言すれば、ブロックフラグ信号ＢＬＫＦＬＧの状態は、検知対象となるブロックＢＬＫ＜ｊ＞の不良ブロック情報に基づいて変化することになる。
【００３７】
具体的には、ブロックＢＬＫ＜ｊ＞が不良ブロックであった場合、ブロック選択信号ＳＥＬ＜ｊ＞及びラッチ信号ＬＡＴ＜ｊ＞が‘Ｈ’になるため、トランジスタＱ１２＜ｊ＞及びＱ１３＜ｊ＞が共にオン状態になり、ノードＮ１のレベルは、接地電圧Ｖｓｓまで引き下げられる。つまり、ブロックフラグ信号ＢＬＫＦＬＡＧは‘Ｌ’になる。
【００３８】
一方、ブロックＢＬＫ＜ｊ＞が不良ブロックでなかった場合、トランジスタＱ１２＜ｊ＞がオフとなるため、ノードＮ１のレベルは、電源電圧Ｖｄｄのまま維持される。つまり、ブロックフラグ信号ＢＬＫＦＬＡＧは‘Ｈ’になる。
【００３９】
このように図４に示す不良ブロック検知回路９０によれば、ブロック選択信号ＳＥＬ＜ｊ＞を‘Ｈ’にすることで、ブロックＢＬＫ＜ｊ＞が不良ブロックであるかを検知することができる。
【００４０】
したがって、ｊを１から順次インクリメントしていけば全てのブロックＢＬＫに対する不良ブロック検知動作を実施することができる。
【００４１】
以上、１つのブロックＢＬＫ＜ｊ＞に対する不良ブロック検知動作について説明したが、図４に示す不良ブロック検知回路９０は、同時に複数のブロックＢＬＫ＜ｊ＞に対する不良ブロック検知動作を実行することも可能である。以下において、同時に不良ブロック検知動作の対象となるブロックＢＬＫ＜ｊ＞のまとまりを「ブロックグループ」と呼ぶこともある。
【００４２】
例えば、ブロックＢＬＫ＜０＞〜＜Ｍ−１＞を１つのブロックグループとし、このブロックグループに少なくとも１つの不良ブロックが含まれるかを検知したい場合、ブロック検知信号ＢＬＫＣＨＫを‘Ｈ’にし、ブロック選択信号ＳＥＬ＜０＞〜＜Ｍ−１＞を‘Ｈ’にする。この場合、トランジスタＱ１２＜０＞〜＜Ｍ−１＞がオン状態になる。その結果、ブロックフラグ信号ＢＬＫＦＬＡＧは、ブロックＢＬＫ＜０＞〜＜Ｍ−１＞の不良ブロック情報であるラッチ信号ＬＡＴ＜０＞〜＜Ｍ−１＞のいずれか１つでも‘Ｈ’であれば‘Ｌ’に変化する。ブロックＢＬＫ＜０＞〜＜Ｍ−１＞の不良ブロック情報であるラッチ信号ＬＡＴ＜０＞〜＜Ｍ−１＞がいずれも‘Ｌ’であれば、ブロックフラグ信号ＢＬＫＦＬＡＧは‘Ｈ’のままとなる。つまり、ブロックフラグ信号ＢＬＫＦＬＡＧの状態を参照することで、ブロックグループに少なくとも１つの不良ブロックが含まれているかを検知することができる。
【００４３】
あるブロックグループの中に少なくとも１つの不良ブロックが含まれていた場合には、不良ブロックが存在するブロックグループについてのみ、ブロックＢＬＫ毎に不良ブロックに該当するかを検知する。ブロックＢＬＫ毎に不良ブロックに該当するかを検知する動作は、上述の１つのブロックＢＬＫ＜ｊ＞が不良ブロックであるかを検知する動作と同様である。
【００４４】
このように、ブロックグループ内の複数のブロックＢＬＫに対応するラッチ信号ＬＡＴを個別に参照するのではなく、同時に集約的に参照することで、１つのブロックＢＬＫに対して個別に不良ブロック検知動作を順次実行する場合に比べて、処理時間を短縮することができる。
【００４５】
［不良ブロック情報格納動作］
上述の不良ブロック検知回路９０による不良ブロック検知動作により、あるブロックＢＬＫ＜ｊ＞が不良ブロックと判定された場合、その不良ブロックに関する情報を不揮発性半導体記憶装置に保持させる必要がある。本実施の形態では、メモリセルアレイ１０内のＲＯＭヒューズ領域１０Ｒ（図１）に当該情報を記憶させる。あるブロックＢＬＫ＜ｊ＞が不良ブロックであることを示す不良ブロック情報、及びその不良ブロックＢＬＫ＜ｊ＞のブロックアドレス情報が制御回路５０からＲＯＭヒューズ領域１０Ｒに転送・格納される。
図５は、このような不良ブロック情報及びブロックアドレス情報の格納の手順を説明する図である。
【００４６】
図５に示すように、ブロックＢＬＫ＜ｊ＞の不良ブロック情報及び不良ブロックＢＬＫ＜ｊ＞のブロックアドレス情報は、メモリセルアレイ１０内に設けられたＲＯＭヒューズ領域１０Ｒに格納される。
ＲＯＭヒューズ領域１０Ｒには、不良ブロック情報及び不良ブロックＢＬＫ＜ｊ＞のブロックアドレス情報の他にもメモリセルのトリミング情報等の動作制御に用いられる種々の情報が書き込まれる。不良ブロック情報及びブロックアドレス情報は、ＲＯＭヒューズ領域１０Ｒ内のカラムアドレスｘｘｘｘｈから始まる不良ブロック格納領域に書き込まれる。許容される不良ブロック数は、チップやプレーン毎に上限が決まっている。ＲＯＭヒューズ領域１０Ｒ内には、その上限に応じた不良ブロック格納領域が設けられる。
【００４７】
上述の不良ブロック検知回路９０による不良ブロック検知動作で特定されたブロックＢＬＫ＜ｊ＞の不良ブロック情報及び不良ブロックＢＬＫ＜ｊ＞のブロックアドレス情報は、制御回路５０からデータ入出力バッファ６０を介してビット線制御回路３０内のラッチ回路ＤＬに保持される。前述の通り、ビット線制御回路３０には、１ページ分のラッチ回路ＤＬがあるが、不良ブロック情報及びブロックアドレス情報は、格納先のＲＯＭヒューズ領域１０Ｒのカラム方向の位置に対応したラッチ回路ＤＬに一旦保持される。
ラッチ回路ＤＬは、１カラムＣＯＬ分のデータを保持し、このデータに基づきＲＯＭヒューズ領域１０Ｒに対してブロックＢＬＫ＜ｊ＞の不良ブロック情報及び不良ブロックＢＬＫ＜ｊ＞のブロックアドレス情報が書き込まれる。
【００４８】
図５に示すように、１つの不良ブロックＢＬＫ＜ｊ＞の不良ブロック情報及びブロックアドレス情報は、ＲＯＭヒューズ領域１０Ｒの２つのカラムＣＯＬに格納される。２つのカラムＣＯＬ（例えばＣＯＬｎ、ＣＯＬｎ＋１）のうち、１つのカラムＣＯＬｎの最終ビットＩＯ７には、インデックスデータＩｎｄｅｘが格納される。このインデックスデータＩｎｄｅｘは、‘１’又は‘０’の１ビットのデータであり、あるブロックＢＬＫが不良ブロックであるか否かを表現している。すなわち、１つのカラムＣＯＬｎの最終ビットＩＯ７のインデックスデータＩｎｄｅｘが‘１’である場合、それはあるブロックＢＬＫが不良ブロックであることを示す。この場合には、インデックスデータＩｎｄｅｘ＝‘１’が格納された２つのカラムＣＯＬｎ、ＣＯＬｎ＋１の残余の領域には、当該不良ブロックＢＬＫのブロックアドレス情報が格納される（図５中、Ａ［０］〜［１３］で示す）。一方、インデックスデータＩｎｄｅｘが‘０’である場合、対応する２つのカラムＣＯＬには不良ブロックのブロックアドレスのデータは格納されていないことを示す。従って、カラムＣＯＬｉのインデックスデータＩｎｄｅｘが‘０’の場合、カラムＣＯＬｉ、ＣＯＬｉ＋１に格納されているデータはブロックアドレスデータとは無関係の無効情報であると判定される。図５では、カラムＣＯＬｎ＋４の最終ビットＩＯ７にインデックスデータＩｎｄｅｘ＝‘０’が格納されている。このため、２つのカラムＣＯＬｎ＋４、ＣＯＬｎ＋５の残余の領域には、データ‘０’が連続して入力される（無効情報）。これは、ブロックアドレスデータとは無関係の無視すべきデータ（Ｄｏｎ’ｔ  ｃａｒｅ）であることを示している。
なお、ブロックアドレス情報の大きさは、メモリセルアレイ１０内のブロック数により異なる。
【００４９】
このようにして、ブロックＢＬＫ＜ｊ＞の不良ブロック情報及びブロックアドレス情報が、ＲＯＭヒューズ領域１０Ｒに格納される。図５に示す例では、一つの不良ブロックＢＬＫの有無及びそのブロックアドレスデータを格納するために、２つのカラムＣＯＬを必要としているが、ブロック数が異なる場合は、このカラム数に限定されるものではない。
【００５０】
以上、本実施の形態の不揮発性半導体記憶装置の構成並びに、不良ブロック検知動作及びその不良ブロックに関する情報のＲＯＭヒューズ領域１０Ｒへの格納動作について説明した。次に、本実施の形態の不揮発性半導体記憶装置において、ＲＯＭヒューズ領域１０Ｒに格納された不良ブロック情報及びブロックアドレスデータを外部へ出力する動作、及び外部のコントローラ１００から入力された不良ブロック情報及びブロックアドレスデータをＲＯＭヒューズ領域１０Ｒに格納する動作についてそれぞれ説明する。
【００５１】
［不良ブロック情報出力動作］
まず、ＲＯＭヒューズ領域１０Ｒに格納された不良ブロック情報等を外部へ出力する動作について説明する。不良ブロック情報は、ＮＡＮＤ型フラッシュメモリの外部にあるコントローラ１００においても、ＮＡＮＤ型フラッシュメモリの動作制御のため参照する必要が生じることがある。そのため、本実施の形態のＮＡＮＤ型フラッシュメモリでは、不良ブロック情報を、外部のコントローラ１００へ出力することができるように構成されている。以下、本実施の形態のＮＡＮＤ型フラッシュメモリにおける不良ブロック情報の出力動作について説明する。
【００５２】
図６は、第１の実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報を処理する際のフローチャートである。上述のように製品テストの段階で不良ブロック情報及びブロックアドレスデータをＲＯＭヒューズ領域１０Ｒ内に格納した後、所定のタイミングでこれらの情報の出力動作が開始される。この不良ブロック情報及びブロックアドレスデータの出力動作は、制御回路５０により制御される。
【００５３】
ステップＳ１１において、コントローラ１００が不良ブロック情報を参照するか否かが判断される。コントローラ１００が不良ブロック情報を必要としない場合は、不良ブロック情報の出力は行われず動作が終了する。コントローラ１００が不良ブロック情報を参照する場合、ステップＳ１２において、制御回路５０は、ＲＯＭヒューズ領域１０Ｒ内の不良ブロック格納領域を指定するカラムアドレスｘｘｘｘｈをカラムデコーダ４０に設定する。ステップＳ１３において、ＲＯＭヒューズ領域１０Ｒ内に格納された不良ブロック情報及びブロックアドレスデータがラッチ回路ＤＬに出力される。ステップＳ１４において、不良ブロック情報及びブロックアドレスデータが保持されたラッチ回路ＤＬのデータがデータ入出力バッファ６０を介してコントローラ１００へ出力される。
【００５４】
［不良ブロック情報格納動作］
次に、外部のコントローラ１００から入力された不良ブロック情報及びブロックアドレスデータをＲＯＭヒューズ領域１０Ｒに格納する動作について説明する。不良ブロック検知動作は、出荷した後にブロックＢＬＫが後天的に不良になったか否かをチェックする際に行われることもある。後天的に不良となったブロックＢＬＫの不良ブロック情報及びブロックアドレスデータは、外部のコントローラ１００へと出力され、ＮＡＮＤ型フラッシュメモリの動作制御のため参照される。また、後天的に不良となったブロックＢＬＫの不良ブロック情報及びブロックアドレスデータは、コントローラ１００から入力され、ＲＯＭヒューズ領域１０Ｒ内に格納される。以下、外部のコントローラ１００から入力された後天的に不良となった不良ブロック情報及びブロックアドレスデータをＲＯＭヒューズ領域１０Ｒに格納する動作について説明する。
【００５５】
図７は、第１の実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報を処理する際のフローチャートである。上述のように不良ブロック検知動作は、出荷した後にブロックＢＬＫが後天的に不良になったか否かをチェックする際にも実施される。追加で行われる不良ブロック検知動作は、製品が出荷された後、所定のタイミングで動作が開始される。本実施の形態の不良ブロック検知動作は、例えばチップの外部のコントローラ１００からのコマンドにより開始され、制御回路５０により制御される。
【００５６】
ステップＳ２１において、後天的にブロックＢＬＫが不良になったか否かを判定する不良ブロック検知動作が実行される。この不良ブロック検知動作は、上述したように、ロウデコーダ２０内の単位回路２１及び不良ブロック検知回路９０を用いて行うことができる。ステップＳ２２において、不良ブロック検知動作で特定された不良ブロック情報及びブロックアドレスデータは、例えば外部のコントローラ１００に読み出されて、動作制御のため参照される。ステップＳ２３において、コントローラ１００で参照された不良ブロック情報及びブロックアドレスデータは、データ入出力バッファ６０を介してＮＡＮＤ型フラッシュメモリに入力される。ステップＳ２４において、制御回路５０は、入力された不良ブロック情報及びブロックアドレスデータを、ビット線制御回路３０内のラッチ回路ＤＬを介してＲＯＭヒューズ領域１０Ｒ内に格納する。
【００５７】
［効果］
以上に説明した出力動作により、ＮＡＮＤ型フラッシュメモリが形成されたチップの外部に設けられたコントローラ１００も、不良ブロック情報を参照することができる。その結果、コントローラ１００は、データ書き込み動作又はデータ読み出し動作を制御する際に、不良ブロック情報を考慮して適切に動作を管理することができる。
【００５８】
また、製品を出荷した後に後天的に不良になるブロックＢＬＫについては、あるタイミングで全てのブロックＢＬＫ＜０＞〜ＢＬＫ＜Ｎ−１＞を読み出し、不良となったか否かをチェックする。全てのブロックＢＬＫの読み出しには時間がかかるため、頻繁に実行することは難しい。しかし、本実施の形態の不良ブロック検知・格納動作では、後天的な不良ブロックの不良ブロック情報をコントローラ１００に読み出した後、ＲＯＭヒューズ領域１０Ｒ内に格納している。そのため、次にコントローラ１００が不良ブロック情報を参照する場合、ＲＯＭヒューズを読み出すことにより、製品テスト時の不良ブロック情報とともに後天的に不良となったブロックＢＬＫの情報を得ることもできる。その結果、コントローラ１００は製品テスト時の不良ブロック情報と後天的な不良ブロック情報とを一元的に管理することができるため、不良ブロック情報を適切に管理することができる。
【００５９】
［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図８及び図９を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００６０】
第２の実施の形態は、不良ブロック検知・格納動作のうち、不良ブロック情報のラッチ回路ＤＬへの書き込み動作及びラッチ回路ＤＬからＲＯＭヒューズ領域１０Ｒへの格納動作が、第１の実施の形態と異なる。図８は、第２の実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報を検知・格納する際のフローチャートである。図９は、第２の実施の形態に係る不良ブロック情報の検知・格納動作における不良ブロック格納状態を説明する図である。
【００６１】
第２の実施の形態の不良ブロック検知・格納動作は、出荷前の製品テストとして行われても良いし、出荷後に後天的に不良となったブロックＢＬＫを検知・格納する際に行われても良い。不良ブロック検知・格納動作が開始されると、ステップＳ３１において、ウエハ・テストを実施する。このウエハ・テストによって、ロウデコーダ２０の単位回路２１には、各単位回路２１に対応するブロックＢＬＫの不良ブロック情報が保持される。ブロックＢＬＫが不良であれば、対応する単位回路２１のラッチ信号ＬＡＴが‘Ｈ’となり、ブロックＢＬＫが不良でない場合、対応する単位回路２１のラッチ信号ＬＡＴが‘Ｌ’となる。
【００６２】
次に、ステップＳ３２において、ＲＯＭヒューズ領域１０Ｒの全ての領域にデータ（データ‘０’）を格納する。なお、ウエハ・テストと、ＲＯＭヒューズ領域１０Ｒへのデータの格納は、別の工程である必要はなく、ウエハ・テストを行っている間に並行して、ＲＯＭヒューズ領域１０Ｒへのデータの格納を行うことができる。その結果、図９に示すように、ウエハ・テスト後のＲＯＭヒューズ領域１０Ｒにはデータ‘０’が格納される。この場合、カラムＣＯＬｎ、ＣＯＬｎ＋２、ＣＯＬｎ＋４の最終ビットＩＯ７にもデータ‘０’が格納される。上述のように、カラムＣＯＬｎ、ＣＯＬｎ＋２、ＣＯＬｎ＋４の最終ビットＩＯ７には、不良ブロックであるか否かを表すインデックスデータＩｎｄｅｘが格納される。図９に示すように、全ての領域にデータ‘０’が格納されていると、インデックスデータＩｎｄｅｘもデータ‘０’となり、ＲＯＭヒューズ領域１０Ｒには不良ブロック情報が格納されていないことを表すことになる。
【００６３】
続いて、各ブロックＢＬＫを対象とした不良ブロック検知動作を、図３の不良ブロック検知回路９０を用いて実行する。ステップＳ３３では、不良ブロック検知動作を実行するブロックＢＬＫｎを選択する。例えば、１つ目のブロックＢＬＫ＜０＞に対する不良ブロック検知動作を実行する場合、ブロック確認信号ＢＬＫＣＨＫを‘Ｈ’にすると共に、ブロック選択信号ＳＥＬ＜０＞を‘Ｈ’、ブロック選択信号ＳＥＬ＜１＞〜＜Ｍ−１＞を‘Ｌ’にする。
【００６４】
次に、ステップＳ３４において、選択したブロックＢＬＫ＜０＞が不良ブロックであるか否かを確認する。ブロックフラグ信号ＢＬＫＦＬＡＧが‘Ｈ’（電源電圧Ｖｄｄ）、即ち、ブロックＢＬＫ＜０＞が不良ブロックではなかった場合、次のブロックＢＬＫ＜１＞に対する不良ブロック検知動作に処理を移す。一方、ブロックフラグ信号ＢＬＫＦＬＡＧが‘Ｌ’（接地電圧Ｖｓｓ）、即ち、ブロックＢＬＫ＜０＞が不良ブロックであった場合、ステップＳ３５に処理を移す。
【００６５】
ステップＳ３５では、ブロックＢＬＫ＜０＞が不良ブロックであることを示す不良ブロック情報と、ブロックＢＬＫ＜０＞のブロックアドレス情報とをビット線制御回路３０のラッチ回路ＤＬにセットする。
【００６６】
次に、ステップＳ３６において、不良ブロック検知動作が実行される複数のブロックＢＬＫのうち、最後のブロックＢＬＫまで不良ブロック検知動作が終了したか否かを確認する。最後のブロックＢＬＫまで動作が終了していない場合、次のブロックＢＬＫｎ＋１を選択して不良ブロック検知動作を実行する。これらステップＳ３３〜Ｓ３６を繰り返して、各ブロックＢＬＫに対する不良ブロック検知動作を順次実行する。
【００６７】
以上のステップＳ３３〜Ｓ３６により、最後のブロックＢＬＫまで不良ブロック検知動作が行われた場合には、次のステップＳ３７に移行する。ステップＳ３７において、ラッチ回路ＤＬに保存された不良ブロック情報及びブロックアドレス情報をＲＯＭヒューズ領域１０Ｒに格納する。図９に示すように、このＲＯＭヒューズ領域１０Ｒへの格納後には、ＲＯＭヒューズ領域１０Ｒの途中まで（図９の例ではカラムＣＯＬｎ＋３まで）は、不良ブロック情報及びブロックアドレス情報が格納される。ここで、ＲＯＭヒューズ領域１０Ｒの途中から（図９の例ではカラムＣＯＬｎ＋４から）は、あらかじめデータ‘０’が格納されており、ステップＳ３７の動作後もデータ‘０’のまま保持される。
【００６８】
不良ブロック情報及びブロックアドレス情報がＲＯＭヒューズ領域１０Ｒに格納された後、全てのブロックＢＬＫ＜０＞〜＜Ｎ−１＞に対する不良ブロック検知・格納動作が完了する。
【００６９】
［効果］
本実施の形態の不良ブロック検知・格納動作では、不良ブロック検知動作が終了した後に、不良ブロックの数が許容量以下であり、ＲＯＭヒューズ領域１０Ｒに残余の領域が発生したとしても、その残余の領域にはあらかじめデータ‘０’が格納されている。そのため、不良ブロック検知動作終了後に、不良ブロック情報と区別可能な無効情報を表すデータをラッチ回路ＤＬに対してセットし、ＲＯＭヒューズ領域１０Ｒに格納する必要がない。その結果、不良ブロック検知動作後、ＲＯＭヒューズへの格納動作へ移る時間を短縮することが可能となり、不良ブロック検知・格納動作の処理速度を速くすることができる。
【００７０】
［第３の実施の形態］
次に、第３の実施の形態の不揮発性半導体記憶装置を、図１０及び図１１を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００７１】
第２の実施の形態の不良ブロック検知・格納動作では、あらかじめ全てのＲＯＭヒューズ領域１０Ｒにデータ‘０’を格納していた。これに対し、以下の第３の実施の形態では、あらかじめＲＯＭヒューズ領域１０Ｒにデータ‘０’を書き込む動作は行わない点において第２の実施の形態と異なる。第３の実施の形態では、不良ブロックの数が許容量以下であり、ＲＯＭヒューズ領域１０Ｒに残余の領域が発生した場合、その残余の領域のうち、一部に不良ブロック情報の終端を示すようにデータ‘０’を格納する。以下、第３の実施の形態の不良ブロック検知・格納動作について説明する。
【００７２】
図１０は、第３の実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報を検知・格納する際のフローチャートである。図１１は、第３の実施の形態に係る不良ブロック情報の検知・格納動作における不良ブロック格納状態を説明する図である。
【００７３】
不良ブロック検知・格納動作が開始されると、ステップＳ４１において、ウエハ・テストを実施する。このウエハ・テストによって、ロウデコーダ２０の単位回路２１には、各単位回路２１に対応するブロックＢＬＫの不良ブロック情報が保持される。ブロックＢＬＫが不良であれば、対応する単位回路２１のラッチ信号ＬＡＴが‘Ｈ’となり、ブロックＢＬＫが不良でない場合、対応する単位回路２１のラッチ信号ＬＡＴが‘Ｌ’となる。ここで、本実施の形態では、図１１に示すように、ウエハ・テスト後のＲＯＭヒューズ領域１０Ｒにはデータが格納されていない。
【００７４】
続いて、各ブロックＢＬＫを対象とした不良ブロック検知動作を、図３の不良ブロック検知回路９０を用いて実行する。ステップＳ４２では、不良ブロック検知動作を実行するブロックＢＬＫｎを選択する。例えば、１つ目のブロックＢＬＫ＜０＞に対する不良ブロック検知動作を実行する場合、ブロック確認信号ＢＬＫＣＨＫを‘Ｈ’にすると共に、ブロック選択信号ＳＥＬ＜０＞を‘Ｈ’、ブロック選択信号ＳＥＬ＜１＞〜＜Ｍ−１＞を‘Ｌ’にする。
【００７５】
次に、ステップＳ４３において、選択したブロックＢＬＫ＜０＞が不良ブロックであるか否かを確認する。ブロックフラグ信号ＢＬＫＦＬＡＧが‘Ｈ’（電源電圧Ｖｄｄ）、即ち、ブロックＢＬＫ＜０＞が不良ブロックではなかった場合、次のブロックＢＬＫ＜１＞に対する不良ブロック検知動作に処理を移す。一方、ブロックフラグ信号ＢＬＫＦＬＡＧが‘Ｌ’（接地電圧Ｖｓｓ）、即ち、ブロックＢＬＫ＜０＞が不良ブロックであった場合、ステップＳ４４に処理を移す。
【００７６】
ステップＳ４４では、ブロックＢＬＫ＜０＞が不良ブロックであることを示す不良ブロック情報と、ブロックＢＬＫ＜０＞のブロックアドレス情報とをビット線制御回路３０のラッチ回路ＤＬにセットする。
【００７７】
次に、ステップＳ４５において、不良ブロック検知動作が実行される複数のブロックＢＬＫのうち、最後のブロックＢＬＫまで不良ブロック検知動作が終了したか否かを確認する。最後のブロックＢＬＫまで動作が終了していない場合、次のブロックＢＬＫｎ＋１を選択して不良ブロック検知動作を実行する。これらステップＳ４２〜Ｓ４５を繰り返して、各ブロックＢＬＫに対する不良ブロック検知動作を順次実行する。
【００７８】
以上のステップＳ４２〜Ｓ４５により、最後のブロックＢＬＫまで不良ブロック検知動作が行われた場合には、次のステップＳ４６に移行する。ここからは、不良ブロックの数が許容量以下であり、ＲＯＭヒューズ領域１０Ｒに残余の領域が発生した場合の処理である。
【００７９】
まず、ステップＳ４６において、カラムＣＯＬの番号をインクリメントして、ＲＯＭヒューズ領域１０Ｒのうち最後に不良ブロック情報とブロックアドレス情報が書き込まれるカラムＣＯＬの次のカラムＣＯＬを選択する。次に、ステップＳ４７において、ステップＳ４６において選択されたカラムＣＯＬに対応するラッチ回路ＤＬに、不良ブロック情報と区別可能な無効情報を表すデータを格納する。ここでは、カラムの最終ビットＩＯ７にインデックスデータＩｎｄｅｘ‘０’を格納することができるようにラッチ回路ＤＬを設定する。
【００８０】
ステップＳ４８において、ラッチ回路ＤＬに保存された不良ブロック情報及びブロックアドレス情報をＲＯＭヒューズ領域１０Ｒに格納する。図１１に示すように、このＲＯＭヒューズ領域１０Ｒへの格納後には、ＲＯＭヒューズ領域１０Ｒの途中まで（図１１の例ではカラムＣＯＬｎ＋３まで）は、不良ブロック情報及びブロックアドレス情報が格納される。ここで、ＲＯＭヒューズ領域１０Ｒの残余の領域のうち、不良ブロック情報及びブロックアドレス情報が格納されたカラムＣＯＬｎ＋３の次のカラムＣＯＬｎ＋４には、最終ビットＩＯ７にデータ‘０’が格納される。そして、カラムＣＯＬｎ＋４より後のカラム（図１１の例ではカラムＣＯＬｎ＋５以降）には、データは格納されない。
【００８１】
不良ブロック情報及びブロックアドレス情報がＲＯＭヒューズ領域１０Ｒに格納された後、全てのブロックＢＬＫ＜０＞〜＜Ｎ−１＞に対する不良ブロック検知・格納動作が完了する。
【００８２】
本実施の形態の不良ブロック検知・格納動作では、ＲＯＭヒューズ領域１０Ｒには、データが格納されていない部分が生じる。ここで、不良ブロック情報の読み出し時には次の手順を採用する。不良ブロック情報の読み出し時には、まずＲＯＭヒューズ領域１０ＲのインデックスデータＩｎｄｅｘの値を参照して、インデックスデータＩｎｄｅｘ‘１’ならば、ブロックアドレス情報を読み出し、次のカラムの情報を参照する。もし、インデックスデータＩｎｄｅｘ‘０’であれば、そこで不良ブロック情報の格納が終了していると判断して、その後のカラムのデータは参照しない。このような手順で不良ブロック情報を読み出すことにより、本実施の形態のような不良ブロック情報の格納状態でも適切に動作を実行することができる。
【００８３】
［効果］
本実施の形態の不良ブロック検知・格納動作では、各ブロックＢＬＫを対象とした不良ブロック検知動作が終了した後に、ＲＯＭヒューズ領域１０Ｒの残余の領域のうち、一部に不良ブロック情報の終端を示すようにインデックスデータＩｎｄｅｘ‘０’を格納する。ＲＯＭヒューズ領域１０Ｒの全てにデータ‘０’を格納する必要がないため、全体の不良ブロック検知・格納動作の処理速度を速くすることができる。
【００８４】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８５】
例えば、ＲＯＭヒューズ領域１０Ｒのうち無効情報を表すデータ（インデックスデータＩｎｄｅｘ‘０’）が格納された領域に、第１の実施の形態において説明した後天的な不良ブロックの情報を追加で格納することができる。この場合、コントローラ１００は製品テスト時の不良ブロック情報と後天的な不良ブロック情報とを一元的に管理することができ、不良ブロック情報を適切に管理することができる。
【００８６】
また、ＲＯＭヒューズ領域１０Ｒには不良ブロック情報の他にもトリミング情報等の種々の情報が格納されている。上述の実施の形態に係る不揮発性半導体記憶装置は、不良ブロック情報やブロックアドレス情報と併せて、トリミング情報等もコントローラ１００との間で入出力することも可能である。上述の実施の形態においては、１つのブロックＢＬＫ内にワード線ＷＬが３２本配置される例を説明したが、１つのブロックＢＬＫ内に配置されるワード線ＷＬの本数は３２本に限定されるものではない。例えば、６４本、１２８本等、任意の本数のワード線ＷＬを１つのブロックＢＬＫ内に配置することができる。また、上述の実施の形態においては、２本のビット線ＢＬに対して１つのセンスアンプＳＡが設けられる構成を説明したが、１本のビット線ＢＬに対して１つのセンスアンプＳＡが設けられる構成としてもよい。
【符号の説明】
【００８７】
１０・・・メモリセルアレイ、  ２０・・・ロウデコーダ、  ２１・・・ロウデコーダの単位回路、  ３０・・・ビット線制御回路、  ４０・・・カラムデコーダ、  ５０・・・制御回路、  ６０・・・データ入出力バッファ、  ７０・・・アドレスレジスタ、  ８０・・・ウエル制御回路、  ９０・・・不良ブロック検知回路、  １００・・・コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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