(57)【要約】      （修正有）【課題】外部環境要因による出力電圧の変化を最小化でき安定度が改善されたＬＤＯ及びそれを用いた位相マージン補償方法を提供する。【解決手段】基準電圧発生部４０５が、対象回路に適用される基準電圧Vout２を出力する段階と、供給電圧出力部が、対象回路に実際供給される供給電圧Vout１を出力する段階と、比較器４３０が、基準電圧と供給電圧とを比較して、供給電圧が発振するか否かをチェックし、供給電圧の発振によるパルス信号を出力する段階と、デューティサイクル計算機４４０が、比較器からのパルス信号の任意の区間を所定回数だけカウントし、カウントによるデューティサイクル比及び出力ビットを求め、その情報を供給電圧出力部にフィードバックする段階と、供給電圧出力部がデューティサイクル比及び出力ビット情報に基づきバッファ電流を調節し、対象回路に供給される出力電圧の周波数の位相マージンを調節する段階と、を含む。【選択図】図４
2013225306.tif 000002
【特許請求の範囲】
【請求項１】
温度及び外部環境によって電圧のレベルが変化しない安定した電源としての基準電圧Ｖｒｅｆを供給する電源供給部と、
前記電源供給部から供給された基準電圧Ｖｒｅｆを降下させて対象回路に適用される基準電圧Ｖｏｕｔ２を出力する基準電圧発生部と、
前記電源供給部から供給された基準電圧Ｖｒｅｆを降下させて対象回路に実際供給される供給電圧Ｖｏｕｔ１を出力し、出力端からフィードバック入力されるデューティサイクル比及び出力ビット情報に基づきバッファ電流を調節して位相マージンを調節する供給電圧出力部と、
前記基準電圧発生部から出力された基準電圧Ｖｏｕｔ２と、前記供給電圧出力部から出力された供給電圧Ｖｏｕｔ１とを比較して、供給電圧Ｖｏｕｔ１が発振するか否かをチェックし、供給電圧Ｖｏｕｔ１の発振によるパルス信号を出力する比較器と、
前記比較器からの前記パルス信号の入力を受け、前記パルス信号の任意の区間を所定回数だけカウントして、カウントによるデューティサイクル比及び出力ビットを求め、その情報を前記供給電圧出力部にフィードバックするデューティサイクル計算機と、
を含む位相マージン補償手段を有するＬＤＯ。
【請求項２】
前記電源供給部は、ＢＧＲ（ｂａｎｄ  ｇａｐ  ｒｅｆｅｒｅｎｃｅ）電圧発生器である、請求項１に記載の位相マージン補償手段を有するＬＤＯ。
【請求項３】
前記供給電圧出力部は、
その非反転入力端子が前記電源供給部に連結され、反転入力端子がＭＯＳＦＥＴのソース端子に直列に連結された２個の抵抗の共通接続ノードに連結され、電源供給部から供給された基準電圧Ｖｒｅｆを降下させて対象回路に実際供給される電圧Ｖｏｕｔ１を出力する演算増幅器と、
前記演算増幅器の出力端に入力端子が連結され、出力端子が前記ＭＯＳＦＥＴのゲート端子に連結され、前記デューティサイクル計算機からデューティサイクル比及び出力ビット情報のフィードバック入力を受けて電流を制御するバッファと、
ドレイン端子が外部直流電源に連結され、ゲート端子が前記バッファの出力端子に連結され、ソース端子が直列に連結された２個の抵抗を介して接地され、前記バッファからの出力をゲート端子に入力されてスイチング動作することにより、対象回路に実際の供給電圧Ｖｏｕｔ１が出力または遮断されるようにするＭＯＳＦＥＴと、
を含む、請求項１に記載の位相マージン補償手段を有するＬＤＯ。
【請求項４】
前記デューティサイクル計算機は、前記比較器の前記パルス信号の任意の区間を所定回数だけカウントして、パルス値がハイに出力される個数を計算し、計算されたハイパルスの個数に応じてデューティサイクル比をそれぞれ求め、求められたデューティサイクル比に応じて出力ビット（デジタルビット）をそれぞれ割り当てる、請求項１に記載の位相マージン補償手段を有するＬＤＯ。
【請求項５】
前記デューティサイクル比は、計算されたハイパルスの個数に応じて０〜１２．５％、１２．５〜２５％、２５〜３７．５％、３７．５〜５０％にそれぞれ区分して求められる、請求項４に記載の位相マージン補償手段を有するＬＤＯ。
【請求項６】
前記出力ビット（デジタルビット）は、デューティサイクル比が０〜１２．５％である場合に「００」、１２．５〜２５％である場合に「０１」、２５〜３７．５％である場合に「１０」、３７．５〜５０％である場合に「１１」としてそれぞれ割り当てられる、請求項４に記載の位相マージン補償手段を有するＬＤＯ。
【請求項７】
電源供給部、基準電圧発生部、供給電圧出力部、比較器、及びデューティサイクル計算機を備える位相マージン補償手段を有するＬＤＯを用いて、位相マージンを補償する方法であって、
ａ）前記基準電圧発生部が、前記電源供給部から基準電圧Ｖｒｅｆの供給を受けて、それを降下させ、対象回路に適用される基準電圧Ｖｏｕｔ２を出力する段階と、
ｂ）前記供給電圧出力部が、前記電源供給部から基準電圧Ｖｒｅｆの供給を受けて、それを降下させ、対象回路に実際に供給される供給電圧Ｖｏｕｔ１を出力する段階と、
ｃ）前記比較器が、前記基準電圧発生部から出力された基準電圧Ｖｏｕｔ２と、前記供給電圧出力部から出力された供給電圧Ｖｏｕｔ１とを比較して、供給電圧Ｖｏｕｔ１が発振するか否かをチェックし、供給電圧Ｖｏｕｔ１の発振によるパルス信号を出力する段階と、
ｄ）前記デューティサイクル計算機が、前記比較器からの前記パルス信号の入力を受けて前記パルス信号の任意の区間を所定回数だけカウントし、カウントによるデューティサイクル比及び出力ビットを求め、その情報を前記供給電圧出力部にフィードバックする段階と、
ｅ）前記供給電圧出力部が、前記デューティサイクル計算機からデューティサイクル比及び出力ビット情報のフィードバック入力を受けて、それに基づきバッファ電流を調節して対象回路に供給される出力電圧の周波数の位相マージンを調節する段階と、
を含む位相マージン補償手段を有するＬＤＯを用いた位相マージン補償方法。
【請求項８】
前記段階ｄ）において、前記デューティサイクル計算機が、前記比較器の前記パルス信号の任意の区間を所定回数だけカウントし、パルス値がハイに出力される個数を計算し、計算されたハイパルスの個数に応じてデューティサイクル比をそれぞれ求め、求められたデューティサイクル比に応じてデジタルビットをそれぞれ割り当てる、請求項７に記載の位相マージン補償手段を有するＬＤＯを用いた位相マージン補償方法。
【請求項９】
前記デューティサイクル比は、計算されたハイパルスの個数に応じて０〜１２．５％、１２．５〜２５％、２５〜３７．５％、３７．５〜５０％にそれぞれ区分して求められる、請求項８に記載の位相マージン補償手段を有するＬＤＯを用いた位相マージン補償方法。
【請求項１０】
前記デジタルビットは、デューティサイクル比が０〜１２．５％である場合に「００」、１２．５〜２５％である場合に「０１」、２５〜３７．５％である場合に「１０」、３７．５〜５０％である場合に「１１」としてそれぞれ割り当てられる、請求項８に記載の位相マージン補償手段を有するＬＤＯを用いた位相マージン補償方法。
【請求項１１】
前記段階ｅ）において、前記供給電圧出力部が、前記デューティサイクル計算機からデジタルビット情報のフィードバック入力を受けて、前記デジタルビットに応じて対応するバッファ電流値を設定し、設定された各バッファ電流値に基づきバッファ電流を調節して対象回路に供給される出力電圧の周波数の位相マージンを調節する、請求項７に記載の位相マージン補償手段を有するＬＤＯを用いた位相マージン補償方法。
【請求項１２】
前記バッファ電流値は、デジタルビットが「００」である場合に基本バッファ電流値であるＩｂｕｆ、デジタルビットが「０１」である場合に１．５×Ｉｂｕｆ、「１０」である場合に２×Ｉｂｕｆ、「１１」である場合に４×Ｉｂｕｆとしてそれぞれ設定される、請求項１１に記載の位相マージン補償手段を有するＬＤＯを用いた位相マージン補償方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＯ（Ｌｏｗ  Ｄｒｏｐ  Ｏｕｔ  Ｒｅｇｕｌａｔｏｒ）に関し、より詳細には、回路における位相マージンを補償することにより外部環境要因によるＬＤＯの出力電圧の変化を最小化することができる位相マージン補償手段を有するＬＤＯ及びそれを用いた位相マージン補償方法に関する。
【背景技術】
【０００２】
電子回路システムの設計において重要な決定事項の一つは電源電圧レベルを決定することである。システムごとに最適な電源電圧レベルは異なり、そのため、外部電源電圧を特定値の内部電源電圧に変換する回路が必要である。このような目的のために使用される回路がレギュレータ（ｒｅｇｕｌａｔｏｒ）である。特に、入力電圧と出力電圧との差が小さいレギュレータをＬＤＯ（Ｌｏｗ  Ｄｒｏｐ  Ｏｕｔ）とし、このようなＬＤＯは入力と出力の電圧差が小さい回路でよく使用される。ＬＤＯを評価する性能指標には「Ｌｉｎｅ  Ｒｅｇｕｌａｔｉｏｎ」、「Ｌｏａｄ  Ｒｅｇｕｌａｔｉｏｎ」、「ＰＳＲＲ（Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｒｅｊｅｃｔｉｏｎ  Ｒａｔｉｏ）」、「Ｅｆｆｉｃｉｅｎｃｙ」などがある。前記のような性能指標は以下の数式関係で示すことができる。
【数１】
2013225306.tif 000003
【０００３】
前記数式で示されたように、ＬＤＯに関する数式は出力電圧がどれほど安定した特性を示すのかに係わっている。即ち、Ｌｉｎｅ  Ｒｅｇｕｌａｔｉｏｎが良いということは、入力電圧の変化に対して出力電圧の変化が小さい場合であり、Ｌｏａｄ  Ｒｅｇｕｌａｔｉｏｎが良いということはロード電流（Ｌｏａｄ  Ｃｕｒｒｅｎｔ）の変化にもかかわらず出力電圧の変化が小さい場合である。
【０００４】
また、ＰＳＲＲ特性が良いということは、入力リップルがあっても出力には最小のリップルが表れる場合であり、Ｅｆｆｉｃｉｅｎｃｙが良いということはＶｏ＜Ｖｉと仮定する場合、Ｉｑ（ｑｕｉｅｓｃｅｎｔ  ｃｕｒｒｅｎｔ）が小さく、入力電圧と出力電圧の差が小さい場合であると言える。即ち、前記数式から分かるように、外部環境による影響が小さい出力電圧を作成することがＬＤＯの最も重要な役目と言える。
【０００５】
図１は一般的なＬＤＯの構成を概略的に示す図面である。
【０００６】
図１に図示されたように、一般的なＬＤＯ１００には演算増幅器１０１、トランジスタ（ＦＥＴ）１０２、抵抗１０３、１０４などの様々なパラメータが存在し、前記パラメータはＬＤＯ１００が正確な出力電圧を示し、安定した領域で動作するように設定されなければならない。特に、ＬＤＯ１００は発振可能性が高い回路であるため利得マージン（Ｇａｉｎ  Ｍａｒｇｉｎ）と位相マージン（Ｐｈａｓｅ  Ｍａｒｇｉｎ）を慎重にチェックしなければならない。ここで、利得マージンと位相マージンについて詳細に説明する。
【０００７】
図２は利得マージンと位相マージンを図式的に示す図面である。
【０００８】
図２に図示されたように、位相マージン（図２の（ｂ）参照）は、利得が０である周波数における位相と１８０度の位相との差を意味する。フィードバックシステムにおいて位相が１８０度変わるということはそれだけ回路が不安定になり得るということを意味する。従って、前記差が大きくなるほど位相マージンがあると判断することができ、これは回路がそれだけ安定しているということを意味する。図２の（ａ）は利得マージンを示すものである。
【０００９】
図３はＬＤＯの周波数応答の例を示した図面である。
【００１０】
図３を参照すると、ＰｏｌｅとＺｅｒｏによってシステムの周波数応答が決定され、これによってシステムの安全性と不安定性が決定される。利得が０ｄＢになる周波数ＵＧＦ（Ｕｎｉｔｙ  Ｇａｉｎ  Ｆｒｅｑｕｅｎｃｙ）における位相マージンを確認し、これが基準に達していない場合システムが不安定な領域にあると言え、位相マージンが基準以上である場合システムが安定領域で動作すると言える。位相マージンの基準は一般的に６０度程度であると考えられる。即ち、位相マージンを６０度以上に設計するとシステムが安定し、発振の危険から逃れると言える。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】韓国公開特許第１０−２００９−００２８２８２号公報
【特許文献２】米国特許第７８４３１８０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は前記のような事項を勘案して導き出されたものであり、実際回路に供給される電圧を基準電圧と比較し、それに係わる情報をＬＤＯの供給電圧出力部側にフィードバックして供給電圧（出力電圧）を調整することにより、外部環境要因によるＬＤＯの出力電圧の変化を最小化できる位相マージン補償手段を有するＬＤＯ及びそれを用いた位相マージン補償方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を果たすために本発明による位相マージン補償手段を有するＬＤＯは、温度及び外部環境によって電圧のレベルが変化しない安定した電源としての基準電圧Ｖｒｅｆを供給する電源供給部と、前記電源供給部から供給された基準電圧Ｖｒｅｆを降下させて対象回路に適用される基準電圧Ｖｏｕｔ２を出力する基準電圧発生部と、前記電源供給部から供給された基準電圧Ｖｒｅｆを降下させて対象回路に実際供給される電圧Ｖｏｕｔ１を出力し、出力端からフィードバック入力されるデューティサイクル比及び出力ビット情報に基づきバッファ電流を調節して位相マージンを調節する供給電圧出力部と、前記基準電圧発生部から出力された基準電圧Ｖｏｕｔ２と、前記供給電圧出力部から出力された供給電圧Ｖｏｕｔ１とを比較して、供給電圧Ｖｏｕｔ１が発振するか否かをチェックし、供給電圧Ｖｏｕｔ１の発振によるパルス信号を出力する比較器と、前記比較器からの前記パルス信号の入力を受け、前記パルス信号の任意の区間を所定回数だけカウントして、カウントによるデューティサイクル比及び出力ビットを求め、その情報を前記供給電圧出力部にフィードバックするデューティサイクル計算機と、を含むことを特徴とする。
【００１４】
ここで、前記電源供給部としては、ＢＧＲ（ｂａｎｄ  ｇａｐ  ｒｅｆｅｒｅｎｃｅ）電圧発生器が使用されることができる。
【００１５】
また、前記供給電圧出力部は、その非反転入力端子が前記電源供給部に連結され、反転入力端子がＭＯＳＦＥＴのソース（ｓｏｕｒｃｅ）端子に直列に連結された２個の抵抗の共通接続ノードに連結され、電源供給部から供給された基準電圧Ｖｒｅｆを降下させて対象回路に実際供給される電圧Ｖｏｕｔ１を出力する演算増幅器（ＯＰ  Ａｍｐ）と、前記演算増幅器の出力端に入力端子が連結され、出力端子が前記ＭＯＳＦＥＴのゲート（ｇａｔｅ）端子に連結され、前記デューティサイクル計算機からデューティサイクル比及び出力ビット情報のフィードバック入力を受けて電流を制御するバッファと、ドレイン（ｄｒａｉｎ）端子が外部直流電源に連結され、ゲート端子が前記バッファの出力端子に連結され、ソース端子が直列に連結された２個の抵抗を介して接地され、前記バッファからの出力をゲート端子に入力されてスイチング動作することにより、対象回路に実際の供給電圧Ｖｏｕｔ１が出力または遮断されるようにするＭＯＳＦＥＴと、を含むことができる。
【００１６】
また、前記デューティサイクル計算機は、前記比較器の前記パルス信号の任意の区間を所定回数だけカウントして、パルス値がハイ（Ｈｉｇｈ）に出力される個数を計算し、計算されたハイパルスの個数に応じてデューティサイクル比（ｄｕｔｙ  ｃｙｃｌｅ  ｒａｔｉｏ）をそれぞれ求め、求められたデューティサイクル比に応じて出力ビット（デジタルビット）をそれぞれ割り当てることができる。
【００１７】
この際、前記デューティサイクル比は、計算されたハイパルスの個数に応じて０〜１２．５％、１２．５〜２５％、２５〜３７．５％、３７．５〜５０％にそれぞれ区分して求められることができる。
【００１８】
また、前記出力ビット（デジタルビット）は、デューティサイクル比が０〜１２．５％である場合に「００」、１２．５〜２５％である場合に「０１」、２５〜３７．５％である場合に「１０」、３７．５〜５０％である場合に「１１」としてそれぞれ割り当てられることができる。
【００１９】
また、前記の目的を果たすために本発明による位相マージン補償手段を有するＬＤＯを用いた位相マージン補償方法は、電源供給部、基準電圧発生部、供給電圧出力部、比較器、及びデューティサイクル計算機を備える位相マージン補償手段を有するＬＤＯを用いて、位相マージンを補償する方法であって、ａ）前記基準電圧発生部が、前記電源供給部から基準電圧Ｖｒｅｆの供給を受けて、それを降下させ、対象回路に適用される基準電圧Ｖｏｕｔ２を出力する段階と、ｂ）前記供給電圧出力部が、前記電源供給部から電源としての基準電圧Ｖｒｅｆの供給を受けて、それを降下させ、対象回路に実際に供給される電圧Ｖｏｕｔ１を出力する段階と、ｃ）前記比較器が、前記基準電圧発生部から出力された基準電圧Ｖｏｕｔ２と、前記供給電圧出力部から出力された供給電圧Ｖｏｕｔ１とを比較して、供給電圧Ｖｏｕｔ１が発振するか否かをチェックし、供給電圧Ｖｏｕｔ１の発振によるパルス信号を出力する段階と、ｄ）前記デューティサイクル計算機が、前記比較器からの前記パルス信号の入力を受けて前記パルス信号の任意の区間を所定回数だけカウントし、カウントによるデューティサイクル比及び出力ビットを求め、その情報を前記供給電圧出力部にフィードバックする段階と、ｅ）前記供給電圧出力部が、前記デューティサイクル計算機からデューティサイクル比及び出力ビット情報のフィードバック入力を受けて、それに基づきバッファ電流を調節して対象回路に供給される出力電圧の周波数の位相マージンを調節する段階と、を含むことを特徴とする。
【００２０】
ここで、前記段階ｄ）において、前記デューティサイクル計算機が、前記比較器の前記パルス信号の任意の区間を所定回数だけカウントし、パルス値がハイ（Ｈｉｇｈ）に出力される個数を計算し、計算されたハイパルスの個数に応じてデューティサイクル比（ｄｕｔｙ  ｃｙｃｌｅ  ｒａｔｉｏ）をそれぞれ求め、求められたデューティサイクル比に応じてデジタルビットをそれぞれ割り当てる。
【００２１】
この際、前記デューティサイクル比は、計算されたハイパルスの個数に応じて０〜１２．５％、１２．５〜２５％、２５〜３７．５％、３７．５〜５０％にそれぞれ区分して求められることができる。
【００２２】
また、前記デジタルビットは、デューティサイクル比が０〜１２．５％である場合に「００」、１２．５〜２５％である場合に「０１」、２５〜３７．５％である場合に「１０」、３７．５〜５０％である場合に「１１」としてそれぞれ割り当てられることができる。
【００２３】
また、前記段階ｅ）において、前記供給電圧出力部が、前記デューティサイクル計算機からデジタルビット情報のフィードバック入力を受けて、前記デジタルビットに応じて対応するバッファ電流値を設定し、設定された各バッファ電流値に基づきバッファ電流を調節して対象回路に供給される出力電圧の周波数の位相マージンを調節する。
【００２４】
ここで、前記バッファ電流値は、デジタルビットが「００」である場合に基本バッファ電流値であるＩｂｕｆ、デジタルビットが「０１」である場合に１．５×Ｉｂｕｆ、「１０」である場合に２×Ｉｂｕｆ、「１１」である場合に４×Ｉｂｕｆとしてそれぞれ設定される。
【発明の効果】
【００２５】
このような本発明によると、比較器によって実際回路に供給される電圧と予め設定された基準電圧とを比較して、ＬＤＯの出力電圧が発振するか否かをチェックし、発振によるパルス信号をデューティサイクル計算機によってカウントし、デューティサイクル比及びそれに対応するデジタルビット情報を求めてＬＤＯの供給電圧出力部にフィードバックすることにより、バッファ電流を調節して位相マージンを調節することができ、その結果、外部環境要因によるＬＤＯの出力電圧の変化を最小化することができる。
【００２６】
また、位相マージンに最適化したＬＤＯの設計が可能であり、これにより、工程及び温度などによって変化されるＬＤＯの安定度を改善することができる。
【図面の簡単な説明】
【００２７】
【図１】一般的なＬＤＯの構成を概略的に示す図面である。
【図２】利得マージンと位相マージンを図式的に示す図面である。
【図３】ＬＤＯの周波数応答の例を示す図面である。
【図４】本発明の実施形態による位相マージン補償手段を有するＬＤＯの回路構成を概略的に示す図面である。
【図５】本発明による位相マージン補償手段を有するＬＤＯの供給電圧出力部の内部回路構成を示す図面である。
【図６】本発明による位相マージン補償手段を有するＬＤＯを用いた位相マージン補償方法の実行過程を示すフローチャートである。
【図７】本発明による位相マージン補償手段を有するＬＤＯの比較器の入力信号に対する出力信号を示す図面である。
【図８】本発明による位相マージン補償手段を有するＬＤＯのデューティサイクル計算機によって比較器から入力された出力信号の任意の区間をカウントする過程を示す図面である。
【図９】本発明による位相マージン補償手段を有するＬＤＯを適用した時のバッファ電流増加によるＬＤＯの位相マージン変化に対するシミュレーション結果を示す図面である。
【発明を実施するための形態】
【００２８】
本明細書及び請求範囲に用いられた用語や単語は通常的かつ辞書的な意味に限定して解釈されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則にしたがって本発明の技術的思想にかなう意味と概念に解釈されなければならない。
【００２９】
明細書全体において、ある部分がある構成要素を「含む」場合、特にこれに反する記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含むことができることを意味する。また、明細書に記載の「…部」、「…器」、「モジュール」、「装置」などの用語は少なくとも一つの機能や動作を処理する単位を意味し、これはハードウェアやソフトウェアまたはハードウェア及びソフトウェアの結合により具現されることができる。
【００３０】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００３１】
図４は本発明の実施形態による位相マージン補償手段を有するＬＤＯの回路構成を概略的に示す図面である。
【００３２】
図４を参照すると、本発明による位相マージン補償手段を有するＬＤＯ４００は、電源供給部４０５、基準電圧発生部４１０、供給電圧出力部４２０、比較器４３０、及びデューティサイクル計算機４４０を含んで構成される。
【００３３】
前記電源供給部４０５は温度及び外部環境によって電圧のレベルが変化しない安定した電源としての基準電圧Ｖｒｅｆを供給する。ここで、このような電源供給部４０５としてはＢＧＲ（ｂａｎｄ  ｇａｐ  ｒｅｆｅｒｅｎｃｅ）電圧発生器が使用されることができる。
【００３４】
前記基準電圧発生部４１０は前記電源供給部４０５から供給された基準電圧Ｖｒｅｆを降下して対象回路に適用される基準電圧Ｖｏｕｔ２を出力する。このような基準電圧発生部４１０としては一般的な構造のＬＤＯが用いられることができる。即ち、基準電圧発生部４１０は、非反転入力端子が前記電源供給部４０５に連結され、反転入力端子がＭＯＳＦＥＴ４０２のソース（ｓｏｕｒｃｅ）端子に直列に連結された２個の抵抗４０３、４０４の共通接続ノードに連結され、電源供給部４０５から供給された基準電圧Ｖｒｅｆを降下して対象回路に適用される基準電圧Ｖｏｕｔ２を出力する演算増幅器（ＯＰ  Ａｍｐ）４０１と、ドレイン（ｄｒａｉｎ）端子が外部直流電源に連結され、ゲート端子が前記演算増幅器４０１の出力端子に連結され、ソース端子が直列に連結された２個の抵抗４０３、４０４を介して接地され、前記演算増幅器４０１からの出力をゲート端子に入力してスイチング動作することにより、対象回路に適用される基準電圧Ｖｏｕｔ２が出力または遮断されるようにするＭＯＳＦＥＴ４０２と、を含むことができる。
【００３５】
前記供給電圧出力部４２０は、前記電源供給部４０５から供給された基準電圧Ｖｒｅｆを降下して対象回路に実際供給される電圧Ｖｏｕｔ１を出力し、出力端（ここでは、後述するデューティサイクル計算機４４０）からフィードバック入力されるデューティサイクル比及び出力ビット情報に基づきバッファ電流を調節して位相マージンを調節する。
【００３６】
前記比較器４３０は、前記基準電圧発生部４１０から出力された基準電圧Ｖｏｕｔ２と前記供給電圧出力部４２０から出力された供給電圧Ｖｏｕｔ１とを比較して、供給電圧Ｖｏｕｔ１が発振するか否かをチェックし、供給電圧Ｖｏｕｔ１の発振によるパルス信号を出力する。
【００３７】
前記デューティサイクル計算機４４０は、前記比較器４３０からの出力信号（パルス信号）の入力を受けて前記出力信号（パルス信号）の任意の区間を所定回数（例えば、１０００回）だけカウントし、カウントによるデューティサイクル比及び出力ビット（デジタルビット）を求め、その情報を前記供給電圧出力部４２０にフィードバックする。
【００３８】
一方、前記供給電圧出力部４２０は、図５に図示されたように、その非反転入力端子が前記電源供給部４０５に連結され、反転入力端子がＭＯＳＦＥＴ４２２のソース（ｓｏｕｒｃｅ）端子に直列に連結された２個の抵抗４２３、４２４の共通接続ノードに連結され、電源供給部４０５から供給された基準電圧Ｖｒｅｆを降下して対象回路に実際供給される電圧Ｖｏｕｔ１を出力する演算増幅器（ＯＰ  Ａｍｐ）４２１と、前記演算増幅器４２１の出力端に入力端子が連結され、出力端子が前記ＭＯＳＦＥＴ４２２のゲート（ｇａｔｅ）端子に連結され、前記デューティサイクル計算機４４０からデューティサイクル比及び出力ビット（デジタルビット）情報のフィードバック入力を受けて電流を制御するバッファ４２５と、ドレイン（ｄｒａｉｎ）端子が外部直流電源に連結され、ゲート端子が前記バッファ４２５の出力端子に連結され、ソース端子が直列に連結された２個の抵抗４２３、４２４を介して接地され、前記バッファ４２５からの出力をゲート端子に入力してスイチング動作することにより、対象回路への実際の供給電圧Ｖｏｕｔ１が出力または遮断されるようにするＭＯＳＦＥＴ４２２と、を含むことができる。
【００３９】
また、前記デューティサイクル計算機４４０は前記比較器４３０の出力信号（パルス信号）の任意の区間を所定回数だけカウントして、パルス値がハイ（Ｈｉｇｈ）に出力される個数を計算し、計算されたハイパルスの個数に応じてデューティサイクル比（ｄｕｔｙ  ｃｙｃｌｅ  ｒａｔｉｏ）をそれぞれ求め、求められたデューティサイクル比に応じて出力ビット（デジタルビット）がそれぞれ割り当てられることができる。
【００４０】
この際、前記デューティサイクル比は、計算されたハイパルスの個数に応じて０〜１２．５％、１２．５〜２５％、２５〜３７．５％、３７．５〜５０％にそれぞれ区分して求めることができる。
【００４１】
また、前記出力ビット（デジタルビット）は、デューティサイクル比が０〜１２．５％である場合に「００」、１２．５〜２５％である場合に「０１」、２５〜３７．５％である場合に「１０」、３７．５〜５０％である場合に「１１」としてそれぞれ割り当てられることができる。
【００４２】
前記のようなデューティサイクル比及びデジタルビットについては以下で再度説明する。
【００４３】
以下、前記のような構成を有する本発明による位相マージン補償手段を有するＬＤＯを用いて、位相マージンを補償する方法について説明する。
【００４４】
図６は本発明の実施形態による位相マージン補償手段を有するＬＤＯを用いた位相マージン補償方法の実行過程を示すフローチャートである。
【００４５】
図６を参照すると、本発明による位相マージン補償手段を有するＬＤＯを用いた位相マージン補償方法は、前記のような電源供給部４０５、基準電圧発生部４１０、供給電圧出力部４２０、比較器４３０、デューティサイクル計算機４４０を備える位相マージン補償手段を有するＬＤＯを用いて、位相マージンを補償する方法であって、先ず前記基準電圧発生部４１０が、前記電源供給部４０５から基準電圧Ｖｒｅｆの供給を受け、それを降下させ、対象回路に適用される基準電圧Ｖｏｕｔ２を出力する（段階Ｓ６０１）。
【００４６】
また、前記供給電圧出力部４２０が、前記電源供給部４０５から基準電圧Ｖｒｅｆの供給を受け、それを降下させ、対象回路に実際に供給される電圧Ｖｏｕｔ１を出力する（段階Ｓ６０２）。
【００４７】
その後、前記比較器４３０が、前記基準電圧発生部４１０から出力された基準電圧Ｖｏｕｔ２と、前記供給電圧出力部４２０から出力された供給電圧Ｖｏｕｔ１とを比較し、供給電圧Ｖｏｕｔ１が発振するか否かをチェックし、供給電圧Ｖｏｕｔ１の発振によるパルス信号を出力する（段階Ｓ６０３）。即ち、二つの電圧Ｖｏｕｔ１とＶｏｕｔ２は比較器４３０で比較されるが、図７の（ａ）のように、Ｖｏｕｔ１とＶｏｕｔ２が発振のないパルス信号として比較器４３０に入力されると、比較器４３０からは同様に発振のないパルス信号が出力され、これはＶｏｕｔ１の位相マージンが十分でありＬＤＯが正常動作することを意味する。また、図７の（ｂ）、（ｃ）、（ｄ）は供給電圧Ｖｏｕｔ１がそれぞれ発振する場合であり、これらの場合はＶｏｕｔ１の位相マージンが十分でなくＬＤＯが発振することを意味する。特に、（ｄ）に向かって発振が増加し、比較器４３０の出力デューティが５０％に近くなることが分かる。
【００４８】
このようにして比較器４３０から供給電圧Ｖｏｕｔ１の発振によるパルス信号が出力されると、前記デューティサイクル計算機４４０は、前記比較器４３０からの出力信号（パルス信号）の入力を受けて、図８に図示されたように、前記出力信号（パルス信号）の任意の区間を所定回数（例えば、１０００回）だけカウントして、カウントによるデューティサイクル比及び出力ビットを求め、その情報を前記供給電圧出力部４２０にフィードバックする（段階Ｓ６０４）。即ち、前記デューティサイクル計算機４４０は、比較器４３０の出力信号（パルス信号）の任意の区間を所定回数（１０００回）だけカウントし、パルス値がハイ（Ｈｉｇｈ）に出力される個数を計算し、計算されたハイパルスの個数に応じてデューティサイクル比（ｄｕｔｙ  ｃｙｃｌｅ  ｒａｔｉｏ）をそれぞれ求め、求められたデューティサイクル比に応じてデジタルビットをそれぞれ割り当てる。
【００４９】
この際、前記デューティサイクル比は、計算されたハイパルスの個数が１２５個未満である場合に０〜１２．５％、ハイパルスの個数が１２５個以上２５０個未満である場合に１２．５〜２５％、ハイパルスの個数が２５０個以上３７５個未満である場合に２５〜３７．５％、ハイパルスの個数が３７５個以上（５００個未満）である場合に３７．５〜５０％としてそれぞれ区分して求められることができる。
【００５０】
また、前記デジタルビットは前記デューティサイクル比が０〜１２．５％である場合に「００」、１２．５〜２５％である場合に「０１」、２５〜３７．５％である場合に「１０」、３７．５〜５０％である場合に「１１」としてそれぞれ割り当てられることができる。ここで、本実施形態では出力ビット（デジタルビット）を２ビット（ｂｉｔ）として割り当てると説明したが、必ずしもこのように２ビットとして割り当てると限定されるものではなく、場合によってはそれ以上のビット（例えば、３ビットや４ビットなど）が割り当てられることもできる。また、このようにデジタルビット数を増大して割り当てる場合、バッファ電流をより細密に調節することができる。
【００５１】
以上によりデューティサイクル比及びデジタルビットが求められると、前記供給電圧出力部４２０が、前記デューティサイクル計算機４４０からデューティサイクル比及び出力ビット（デジタルビット）情報のフィードバック入力を受け、それに基づきバッファ電流を調節して対象回路に供給される出力電圧の周波数の位相マージンを調節する（段階Ｓ６０５）。
【００５２】
即ち、前記供給電圧出力部４２０のバッファ４２５が、前記デューティサイクル計算機４４０からデジタルビット情報のフィードバック入力を受けて、前記デジタルビットに応じて対応するバッファ電流値を設定し、設定された各バッファ電流値に基づきバッファ電流を調節して対象回路に供給される出力電圧の周波数の位相マージンを調節する。
【００５３】
ここで、前記バッファ電流値は、デジタルビットが「００」である場合に基本バッファ電流値であるＩｂｕｆ、デジタルビットが「０１」である場合に１．５×Ｉｂｕｆ、「１０」である場合に２×Ｉｂｕｆ、「１１」である場合に４×Ｉｂｕｆとしてそれぞれ設定される。
【００５４】
下記表１は前記のようなデューティサイクル比、出力ビット（デジタルビット）及びバッファ電流の対応関係を整理したものである。
【００５５】
【表１】
2013225306.tif 000004
【００５６】
一方、図９は本発明による位相マージン補償手段を有するＬＤＯを適用した場合、バッファ電流増加によるＬＤＯの位相マージン変化に対するシミュレーション結果を示す図面である。
【００５７】
図９の（ａ）を参照すると、Ｍ＝４である場合（バッファ電流が４０％の場合）の位相マージンが−５．０９６ｄｅｇであってＬＤＯの動作が非常に不安定である。一方、Ｍ＝６である場合の位相マージンは５６．２６ｄｅｇであり、Ｍ＝８である場合は７８．１３ｄｅｇであり、Ｍ＝１０である場合は８５．１８ｄｅｇであって、バッファ電流調節によって位相マージンが改善され、それによってＬＤＯの動作も安定していることが確認できる。図９の（ｂ）は前記図９の（ａ）でのような位相マージンに対応する利得マージンのシミュレーション結果を示すものである。
【００５８】
前記のように、本発明による位相マージン補償手段を有するＬＤＯ及びそれを用いた位相マージン補償方法は、比較器によって実際回路に供給される電圧と、予め設定された基準電圧とを比較してＬＤＯの出力電圧が発振するか否かをチェックし、発振によるパルス信号をデューティサイクル計算機によりカウントしてデューティサイクル比及びそれに対応するデジタルビット情報を求め、ＬＤＯの供給電圧出力部にフィードバックすることにより、バッファ電流を調節して位相マージンを調節することができ、その結果、外部環境要因によるＬＤＯの出力電圧の変化を最小化することができるという長所がある。
【００５９】
また、位相マージンに最適化したＬＤＯの設計が可能であり、これによって工程及び温度などによって変化されるＬＤＯの安定度を改善することができるという長所がある。
【００６０】
以上、好ましい実施形態により本発明について詳細に説明したが、本発明はこれに限定されず、本発明の技術的思想から外れない範囲内で多様に変更、応用することができることは当業者にとって自明である。従って、本発明の本当の保護範囲は請求範囲によって解釈しなければならず、それと同等な範囲内にある全ての技術的思想は本発明の権利範囲に含まれると解釈しなければならない。
【符号の説明】
【００６１】
４０５  電源供給部
４１０  基準電圧出力部
４２０  供給電圧出力部
４２５  バッファ
４３０  比較器
４４０  デューティサイクル計算機
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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