(57)【要約】【課題】トレンチ分離構造の上面の周縁部にディボットが形成されても、このディボットに起因するゲート絶縁膜の破壊を防止することができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１は、トレンチ分離構造２０Ｂと、トレンチ分離構造２０Ｂで区画される活性領域上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０の上面からトレンチ分離構造２０Ｂの上面まで延在するゲート電極層３１と、ゲート電極層３１の両側に形成された第１及び第２の不純物拡散領域１３Ｄ，１３Ｓとを備える。ゲート電極層３１は、ゲート絶縁膜３０と第１の不純物拡散領域１３Ｄとの間の領域に貫通孔３１ｈを有し、貫通孔３１ｈは、トレンチ分離構造２０Ｂの上面の周縁部の直上に形成されている。【選択図】図１
2013069777.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面から所定の深さ領域に亘って形成されたトレンチ分離構造と、
前記半導体基板の上面のうち前記トレンチ分離構造で区画される活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜の上面から前記トレンチ分離構造の上面まで延在するゲート電極層と、
前記ゲート電極層の所定方向両側のうちの一方の側で前記半導体基板内に形成された第１導電型を有する第１の不純物拡散領域と、
前記ゲート電極層の前記所定方向両側のうちの他方の側で前記半導体基板内に形成された前記第１導電型を有する第２の不純物拡散領域と
を備え、
前記ゲート電極層は、前記ゲート絶縁膜と前記第１の不純物拡散領域との間の領域に層厚方向に延びる貫通孔を有し、前記貫通孔は、前記トレンチ分離構造の上面の周縁部の直上に形成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、前記トレンチ分離構造の上面の当該周縁部には、凹状のディボットが形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記活性領域のうち前記ゲート電極層の直下領域から前記第１の不純物拡散領域まで前記半導体基板内に形成された第１のウエル領域と、
前記活性領域のうち前記ゲート電極層の直下領域から前記第２の不純物拡散領域まで前記半導体基板内に形成された第２のウエル領域と
をさらに備え、
前記第１のウエル領域は、前記第１導電型を有し、
前記第２のウエル領域は、前記第１の導電型とは逆の第２導電型を有する
ことを特徴とする半導体装置。
【請求項４】
半導体基板の主面から所定の深さ領域に亘ってトレンチ分離構造を形成する工程と、
前記半導体基板の主面のうち前記トレンチ分離構造で区画される活性領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜と前記トレンチ分離構造とを被覆する電極材料層を堆積させる工程と、
前記電極材料層を選択的にエッチングすることにより前記ゲート絶縁膜の上面から前記トレンチ分離構造の上面まで延在するゲート電極層を形成する工程と、
前記半導体基板内に選択的に不純物を導入することにより前記ゲート電極層の所定方向両側に第１導電型を有する第１の不純物拡散領域と第２の不純物拡散領域とをそれぞれ形成する工程と
を備え、
前記ゲート電極層は、前記ゲート絶縁膜と前記第１の不純物拡散領域との間の領域に層厚方向に延びる貫通孔を有し、前記貫通孔は、前記トレンチ分離構造の上面の周縁部の直上に形成されている
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記トレンチ分離構造を形成する当該工程は、
前記半導体基板を選択的にエッチングして前記半導体基板にトレンチを形成する工程と、
前記トレンチ内に絶縁材料層を埋め込む工程と、
前記絶縁材料層の上層部分をウエットエッチングにより除去する工程と
を含む
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４または５に記載の半導体装置の製造方法であって、
前記ゲート電極層を形成する当該工程の前に、前記活性領域のうち前記ゲート電極層の形成予定領域の直下領域から前記第１の不純物拡散領域の形成予定領域まで前記半導体基板内に選択的に不純物を導入することにより、前記第１導電型を有する第１のウエル領域を形成する工程と、
前記ゲート電極層を形成する当該工程の前に、前記活性領域のうち前記ゲート電極層の形成予定領域の直下領域から前記第２の不純物拡散領域の形成予定領域まで前記半導体基板内に選択的に不純物を導入することにより、前記第１導電型とは逆の第２導電型を有する第２のウエル領域を形成する工程と
をさらに備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐圧構造を有する半導体装置及びその製造方法に関し、特に、素子分離構造を用いた耐圧構造を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
一般に、半導体デバイスは、トレンチ分離構造（ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ  ｓｔｒｕｃｔｕｒｅ）やフィールド絶縁膜といった素子分離構造を有している。トレンチ分離構造は、半導体基板に形成されたトレンチ（溝）と、このトレンチ内に埋め込まれた絶縁膜とで構成される。ＭＯＳトランジスタ用のトレンチ分離構造の形成方法としては、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が広く使用されている。一方、フィールド絶縁膜は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により半導体基板の表面を選択的に熱酸化することで形成される熱酸化膜である。
【０００３】
伝導チャネルを横方向に形成する横型の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造を有する半導体デバイスの場合、ゲート電極層がドレイン領域側の素子分離構造上に延在する耐圧構造を形成することができる。この耐圧構造によりドレイン領域の電界強度を緩和させることが可能である。このような耐圧構造は、たとえば、特開２００６−１５６９９０号公報（特許文献１）や特表２００８−５３５２３５号公報（特許文献２）に開示されている。特許文献１，２に開示されている半導体デバイスは、いずれも、素子分離構造としてＳＴＩ構造を有し、このＳＴＩ構造上にゲート電極が延在することで耐圧構造を形成している。
【０００４】
ＳＴＩ構造の典型的な製造方法は、以下の通りである。まず、シリコン基板などの半導体基板の主面に熱酸化膜を形成し、この熱酸化膜上にシリコン窒化膜を成膜する。次に、フォトリソグラフィとドライエッチングとによりシリコン窒化膜を選択的にエッチングし、さらに、このシリコン窒化膜をエッチングマスクとして熱酸化膜と半導体基板とをドライエッチングすることで半導体基板にトレンチを形成する。次に、トレンチ内壁を熱酸化した後に、トレンチ内に絶縁材料層を堆積させる。次に、この絶縁材料層の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化する。そして、トレンチの外部に残存する絶縁材料層をウエットエッチング工程により除去する。この結果、トレンチの内部に絶縁膜が埋め込まれたＳＴＩ構造が形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１５６９９０号公報（図１，段落００１６など）
【特許文献２】特表２００８−５３５２３５号公報（図１，段落００１８など）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記ＳＴＩ構造の製造方法のうちウエットエッチング工程では、トレンチ内の絶縁材料層の上面が完全に平坦化されず、その上面の周縁部に凹状のディボット（ｄｉｖｏｔ）が形成される場合がある。このような場合、特許文献１，２に開示される耐圧構造では、ディボット上にもゲート絶縁膜とゲート電極とが形成される。しかしながら、ディボットに形成されたゲート絶縁膜の下地の結晶性は低く、当該ゲート絶縁膜の欠陥密度は高いので、ゲート絶縁膜の実効的な厚みはディボットにおいて局所的に薄くなる。これにより、半導体デバイスの動作時には、その実効的な厚みが薄い部分に電界強度が集中してゲート絶縁膜が破壊されるという問題がある。
【０００７】
上記に鑑みて本発明の目的は、ＳＴＩ構造などのトレンチ分離構造の上面の周縁部にディボットが形成された場合でも、ディボットに起因するゲート絶縁膜の破壊を防止することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１の態様による半導体装置は、半導体基板の主面から所定の深さ領域に亘って形成されたトレンチ分離構造と、前記半導体基板の上面のうち前記トレンチ分離構造で区画される活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜の上面から前記トレンチ分離構造の上面まで延在するゲート電極層と、前記ゲート電極層の所定方向両側のうちの一方の側で前記半導体基板内に形成された第１導電型を有する第１の不純物拡散領域と、前記ゲート電極層の前記所定方向両側のうちの他方の側で前記半導体基板内に形成された前記第１導電型を有する第２の不純物拡散領域とを備え、前記ゲート電極層は、前記ゲート絶縁膜と前記第１の不純物拡散領域との間の領域に層厚方向に延びる貫通孔を有し、前記貫通孔は、前記トレンチ分離構造の上面の周縁部の直上に形成されていることを特徴とする。
【０００９】
本発明の第２の態様による半導体装置の製造方法は、半導体基板の主面から所定の深さ領域に亘ってトレンチ分離構造を形成する工程と、前記半導体基板の主面のうち前記トレンチ分離構造で区画される活性領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜と前記トレンチ分離構造とを被覆する電極材料層を堆積させる工程と、前記電極材料層を選択的にエッチングすることにより前記ゲート絶縁膜の上面から前記トレンチ分離構造の上面まで延在するゲート電極層を形成する工程と、前記半導体基板内に選択的に不純物を導入することにより前記ゲート電極層の所定方向両側に第１導電型を有する第１の不純物拡散領域と第２の不純物拡散領域とをそれぞれ形成する工程とを備え、前記ゲート電極層は、前記ゲート絶縁膜と前記第１の不純物拡散領域との間の領域に層厚方向に延びる貫通孔を有し、前記貫通孔は、前記トレンチ分離構造の上面の周縁部の直上に形成されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ゲート電極層は、トレンチ分離構造の上面の周縁部の直上に貫通孔を有するので、トレンチ分離構造の上面の周縁部にディボットが形成されたときでも、ディボットにおいてゲート絶縁膜に電界が集中してゲート絶縁膜が破壊されることを回避することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る実施の形態の半導体装置の構成を概略的に示す装置断面図である。
【図２】図１の半導体装置の主要部を概略的に示す上面図である。
【図３】本実施の形態の半導体装置の製造方法の第１工程で作製された構造の概略断面図である。
【図４】本実施の形態の半導体装置の製造方法の第２工程で作製された構造の概略断面図である。
【図５】本実施の形態の半導体装置の製造方法の第３工程で作製された構造の概略断面図である。
【図６】本実施の形態の半導体装置の製造方法の第４工程で作製された構造の概略断面図である。
【図７】本実施の形態の半導体装置の製造方法の第５工程で作製された構造の概略断面図である。
【図８】本実施の形態の半導体装置の製造方法の第６工程で作製された構造の概略断面図である。
【図９】本実施の形態の半導体装置の製造方法の第７工程で作製された構造の概略断面図である。
【図１０】本実施の形態の半導体装置の製造方法の第８工程で作製された構造の概略断面図である。
【図１１】本実施の形態の半導体装置の製造方法の第９工程で作製された構造の概略断面図である。
【図１２】（Ａ）は、本実施の形態の半導体装置の製造方法の第１０工程で作製された構造の概略断面図であり、（Ｂ）は、（Ａ）の構造の主要部を概略的に示す上面図である。
【図１３】本実施の形態の半導体装置の製造方法の第１１工程で作製された構造の概略断面図である。
【図１４】本実施の形態の半導体装置の製造方法の第１２工程で作製された構造の概略断面図である。
【図１５】本実施の形態の半導体装置の製造方法の第１３工程で作製された構造の概略断面図である。
【図１６】本実施の形態の半導体装置の製造方法の第１４工程で作製された構造の概略断面図である。
【図１７】比較例の半導体装置の構成を概略的に示す装置断面図である。
【図１８】図１７の半導体装置の主要部を概略的に示す上面図である。
【発明を実施するための形態】
【００１２】
以下、本発明に係る実施の形態について図面を参照しつつ説明する。
【００１３】
図１は、本発明に係る実施の形態の高耐圧半導体装置１の電界効果トランジスタ構造を概略的に示す装置断面図であり、図２は、図１の高耐圧半導体装置１の主要部を概略的に示す上面図である。ここで、図１は、図２の構造のＩ−Ｉ線に沿った断面を表している。なお、図１及び図２には、３次元の直交座標系を構成するＸ軸、Ｙ軸及びＺ軸が示されているが、この直交座標系の原点は固定されるものではない。
【００１４】
図１に示されるように、本実施の形態の高耐圧半導体装置１は、半導体基板１０と、この半導体基板１０内に形成されたトレンチ分離構造（ＳＴＩ構造）２０Ａ，２０Ｂ，２０Ｃとを有する。半導体基板１０としては、シリコン基板を使用することができるが、これに限定されず、たとえば、エピタキシャル成長層を有する半導体構造、あるいは、内部に埋め込み絶縁膜を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使用してもよい。
【００１５】
トレンチ分離構造２０Ａ，２０Ｂ，２０Ｃは、電界効果トランジスタ構造が形成される活性領域（アクティブ領域）を画定するものである。これらトレンチ分離構造２０Ａ，２０Ｂ，２０Ｃは、半導体基板１０の上面から数百ｎｍ程度（ｎｍ：ナノメートル）の深さを持つトレンチ（溝）２１Ａ，２１Ｂ，２１Ｃと、これらトレンチ２１Ａ，２１Ｂ，２１Ｃの内壁に成膜された絶縁膜２２Ａ，２２Ｂ，２２Ｃと、トレンチ２１Ａ，２１Ｂ，２１Ｃの内部に埋め込まれたシリコン酸化膜などの埋め込み絶縁膜２３Ａ，２３Ｂ，２３Ｃとで構成されている。絶縁膜２２Ａ，２２Ｂ，２２Ｃは、たとえば、公知の熱酸化法で成膜される。
【００１６】
また、高耐圧半導体装置１は、半導体基板１０の主面上に形成されたゲート絶縁膜３０と、このゲート絶縁膜３０上に形成されたゲート電極層３１とを有する。ゲート絶縁膜３０は、たとえば、シリコン酸化膜（ＳｉＯ２）やシリコン酸窒化膜（ＳｉＯＮ）で構成されればよい。また、たとえば、アルゴンや窒素などの希釈ガスと酸素ガスとの混合ガスを用いた希釈酸化法により半導体基板１０の表面を熱酸化してゲート絶縁膜３０を形成することができる。ゲート絶縁膜３０の厚みは、約１ｎｍ〜数ｎｍの範囲内に制御すればよい。
【００１７】
ゲート電極層３１は、図１及び図２に示されるようにゲート絶縁膜３０の上面からトレンチ分離構造２０Ｂの上面まで延在しているので、ゲート電極層３１のドレイン側の下方域の電界強度を緩和させるフィールドプレートとして機能し得る。
【００１８】
また、ゲート電極層３１は、ゲート絶縁膜３０とトレンチ分離構造２０Ｂとの間の領域に層厚方向に延びる貫通孔３１ｈを有している。図１及び図２に示されるようにトレンチ分離構造２０Ｂの周縁部には断面凹形状のディボット２５Ｄが形成されている。貫通孔３１ｈは、ディボット２５Ｄの直上に形成され、トレンチ分離構造２０Ｂの周縁部に沿ってＸ軸方向（ゲート幅方向）に延びるスリット形状を有する。これにより、ゲート電極層３１に制御電圧が印加されても、貫通孔３１ｈの形成領域が電界効果トランジスタの能動領域として機能することが回避される。
【００１９】
半導体基板１０の内部には、ゲート電極層３１の直下で横方向（Ｙ軸方向）に互いに対向するＰ型ウエル領域１１ＰとＮ型ウエル領域１１Ｎとが形成されている。Ｐ型ウエル領域１１Ｐは、ボロンなどのＰ型不純物が拡散するＰ型拡散領域であり、Ｎ型ウエル領域１１Ｎは、リンや砒素などのＮ型不純物が拡散するＮ型拡散領域である。Ｐ型ウエル領域１１ＰとＮ型ウエル領域１１Ｎとはゲート絶縁膜３０の直下でＰＮ接合を形成する。また、ゲート電極層３１の横方向両側のうちの一方の側には、半導体基板１０内の比較的浅い領域にＮ型ウエル領域１１Ｎで囲まれたＮ＋型のドレイン拡散領域１３Ｄが形成されている。ゲート電極層３１の横方向両側のうちの他方の側には、半導体基板１０内の比較的浅い領域にＰ型ウエル領域１１Ｐで囲まれたＮ＋型のソース拡散領域１３Ｓが形成されている。これらドレイン拡散領域１３Ｄ及びソース拡散領域１３Ｓは、それぞれ、リンや砒素などのＮ型不純物が比較的高濃度に拡散するＮ＋型拡散領域である。
【００２０】
上記したゲート電極層３１、トレンチ分離構造２０Ａ，２０Ｂ，２０Ｃ、ソース拡散領域１３Ｓ及びドレイン拡散領域１３Ｄを被覆するようにシリコン酸化膜などの層間絶縁膜３５が形成される。また、この層間絶縁膜３５上には、アルミニウムや銅などの上層配線５１，５２，５３が形成されている。左側の上層配線５１は、層間絶縁膜３５内に埋設されたコンタクトプラグ４１，４２，４３（図２）を介してソース拡散領域１３Ｓと電気的に接続されている。中央の上層配線５２は、層間絶縁膜３５内に埋設されたコンタクトプラグ４４，４５，４６（図２）を介してゲート電極層３１の上面と電気的に接続されている。そして、右側の上層配線５３は、層間絶縁膜３５内に埋設されたコンタクトプラグ４７，４８，４９（図２）を介してドレイン拡散領域１３Ｄと電気的に接続されている。
【００２１】
次に、図３〜図１１，図１２（Ａ），（Ｂ）及び図１３〜図１６を参照しつつ本実施の形態の半導体装置１の製造方法の一例を以下に説明する。図３〜図１１，図１２（Ａ），（Ｂ）及び図１３〜図１６は、本実施の形態の製造工程で作製された構造を概略的に示す断面図である。
【００２２】
まず、図３に示されるように半導体基板１０としてＰ型シリコン基板を用意する。次に、図４に示されるように、フォトリソグラフィにより半導体基板１０の主面（上面）上にレジストパターン１２Ｐを形成する。このレジストパターン１２ＰをマスクとしてボロンなどのＰ型不純物を半導体基板１０内に選択的にイオン注入することによってＰ型不純物領域１１０Ｐを形成する。具体的には、たとえば、第１のイオン注入工程（注入エネルギー：約６００ｋｅＶ、ボロンイオンのドーズ量：約２×１０１３ｉｏｎｓ／ｃｍ２、入射角度：０°）と、第２のイオン注入工程（注入エネルギー：約２００ｋｅＶ、ボロンイオンのドーズ量：約５×１０１２ｉｏｎｓ／ｃｍ２、入射角度：０°）と、第３のイオン注入工程（注入エネルギー：約１００ｋｅＶ、ボロンイオンのドーズ量：約５×１０１２ｉｏｎｓ／ｃｍ２、入射角度：０°）とをこの順に連続的に実行することで傾斜接合型のＰ型不純物領域１１０Ｐを形成することができる。その後、レジストパターン１２Ｐは除去される。
【００２３】
次に、図５に示されるように、フォトリソグラフィにより半導体基板１０の主面上にレジストパターン１２Ｎを形成する。このレジストパターン１２Ｎをマスクとしてリンや砒素などのＮ型不純物を半導体基板１０内に選択的にイオン注入することでＮ型不純物領域１１０Ｎを形成する。具体的には、たとえば、第１のイオン注入工程（注入エネルギー：約１０００ｋｅＶ、リンイオンのドーズ量：約５×１０１２ｉｏｎｓ／ｃｍ２、入射角度：０°）と、第２のイオン注入工程（注入エネルギー：約４５０ｋｅＶ、リンイオンのドーズ量：約５×１０１２ｉｏｎｓ／ｃｍ２、入射角度：０°）と、第３のイオン注入工程（注入エネルギー：約１６０ｋｅＶ、リンイオンのドーズ量：約５×１０１２ｉｏｎｓ／ｃｍ２、入射角度：０°）とをこの順に連続的に実行することで傾斜接合型のＮ型不純物領域１１０Ｎを形成することができる。その後、レジストパターン１２Ｎは除去される。
【００２４】
次に、図４のＰ型不純物と図５のＮ型不純物とを熱処理で活性化させることで、図６に示されるＰ型ウエル領域１１ＰとＮ型ウエル領域１１Ｎとを半導体基板１０内に形成する。
【００２５】
次に、図７に示されるように、半導体基板１０の表面を熱酸化して熱酸化膜１５０を形成し、この熱酸化膜１５上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン窒化膜１６０を成膜する。続けて、フォトリソグラフィによりシリコン窒化膜１６０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしたドライエッチングを実行してシリコン窒化膜１６０をパターニングする。さらに、図８に示されるように、パターニングされたシリコン窒化膜１６をエッチングマスクとして熱酸化膜１５０と半導体基板１０とをドライエッチングすることで半導体基板１０にトレンチ２１Ａ，２１Ｂ，２１Ｃが形成される。
【００２６】
次に、これらトレンチ２１Ａ，２１Ｂ，２１Ｃの内壁を熱酸化して図９の熱酸化膜２２Ａ，２２Ｂ，２２Ｃを成膜する。次に、ＣＶＤ法により、トレンチ２１Ａ，２１Ｂ，２１Ｃの内部を含む図９の構造全体の上にシリコン酸化物などの絶縁材料層２３（図１０）を堆積させる。さらに、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法あるいは化学機械平坦化（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ）法により、絶縁材料層２３の上面を平坦化する。このとき、シリコン窒化膜１６はＣＭＰに対するストッパ膜として機能する。結果として、図１１に示されるように、トレンチ２１Ａ，２１Ｂ，２１Ｃの内部に埋め込み絶縁膜２３Ａ，２３Ｂ，２３Ｃが形成される。
【００２７】
その後、熱燐酸溶液を用いたウエットエッチングによりシリコン窒化膜１６を除去し、さらに、熱酸化膜１５と埋め込み絶縁膜２３Ａ，２３Ｂ，２３Ｃの上層部分とをウエットエッチングで除去する。熱酸化膜１５と埋め込み絶縁膜２３Ａ，２３Ｂ，２３Ｃとがシリコン酸化膜である場合には、熱酸化膜１５と埋め込み絶縁膜２３Ａ，２３Ｂ，２３Ｃの上層部分とを除去するエッチング液としては、フッ酸（ＨＦ）溶液や緩衝フッ酸（ＢＨＦ：Ｂｕｆｆｅｒｅｄ  ＨＦ）溶液を使用すればよい。エッチング液の濃度、温度及び処理時間を適宜設定することでエッチング量を制御することが可能である。この結果、図１２（Ａ）及び図１２（Ｂ）に示されるようなトレンチ分離構造２０Ａ，２０Ｂ，２０Ｃが形成される。図１２（Ａ）は、トレンチ分離構造２０Ａ，２０Ｂ，２０Ｃの概略断面図であり、図１２（Ｂ）は、図１２（Ａ）の構造の上面視図である。図１２（Ａ）は、図１２（Ｂ）の構造のＸＩＩａ−ＸＩＩａ線に沿った断面を表している。
【００２８】
図１２（Ａ）に示されるトレンチ分離構造２０Ａ，２０Ｂ，２０Ｃは、半導体基板１０の活性領域を画定するトレンチ分離領域の一部を構成する。図１２（Ｂ）に示されるように、トレンチ分離構造２０Ａ，２０Ｂの間に活性領域が区画され、トレンチ分離構造２０Ｂ，２０Ｃの間にも活性領域が区画されている。また、トレンチ分離領域の上面の周縁部には、上面視で環状のディボット２５Ｄ，２６Ｄが形成されている。図１２（Ａ）に示されるように、ディボット２５Ｄ，２６Ｄは、数十ｎｍ程度の深さの凹状の断面形状を有している。これらディボット２５Ｄ，２６Ｄは、図１１の熱酸化膜１５と埋め込み絶縁膜２３Ａ，２３Ｂ，２３Ｃの上層部分とを除去するウエットエッチング工程で生じたものである。
【００２９】
上記トレンチ分離構造２０Ａ，２０Ｂ，２０Ｃの形成後は、希釈酸化法により半導体基板１０の露出面を熱酸化する。この結果、図１３に示されるように１ｎｍ〜数ｎｍ程度のゲート絶縁膜用の酸化膜３００が成膜される。酸化膜３００の厚みは、ロジック電圧に応じた膜厚となるように制御される。続けて、たとえば減圧ＣＶＤ法により酸化膜３００上にポリシリコンなどの電極材料層３１０（図１３）を成膜する。電極材料層３１０の厚みは、数百ｎｍ程度となるように制御される。さらに、電極材料層３１０をパターニングするために、フォトリソグラフィにより電極材料層３１０上にレジストパターン３３（図１３）を形成する。このレジストパターン３３は、ディボット２５Ｄの直上に開口部３３ｈを有する。
【００３０】
次に、レジストパターン３３をマスクとした異方性エッチングを実行することにより、図１４のゲート電極層３１とゲート絶縁膜３０とを形成する。図１４に示されるように、ゲート電極層３１は、ディボット２５Ｄの直上に開口部（貫通孔）３１ｈを有する。次に、リンや砒素などのＮ型不純物を半導体基板１０内に選択的にイオン注入することにより図１５に示すようにソース拡散領域１３Ｓとドレイン拡散領域１３Ｄとを形成する。
【００３１】
次に、プラズマＣＶＤ法により図１５の構造の上に１μｍ〜数μｍ程度の酸化膜を堆積させ、フォトリソグラフィと異方性エッチングとによりこの酸化膜に開口部を形成する。この結果、図１６に示されるように、コンタクトホール（開口部）３５ａ，３５ｂ，３５ｃを有する層間絶縁膜３５が形成される。その後は、スパッタリング法によりコンタクトホール３５ａ，３５ｂ，３５ｃ内にＴｉ（チタン）やＴｉＮ（窒化チタン）などの導電性バリア膜を成膜し、さらに、ＣＶＤ法によりタングステンなどの導電性材料をコンタクトホール３５ａ，３５ｂ，３５ｃ内に埋設することで図１のコンタクトプラグ４２，４５，４８を形成する。これらコンタクトプラグ４２，４５，４８上にアルミニウムや銅などの上層配線５１，５２，５３を形成することで、図１の高耐圧半導体装置１が完成する。
【００３２】
以上に説明したように本実施の形態の高耐圧半導体装置１では、ゲート電極層３１は、トレンチ分離構造２０Ｂの上面の周縁部の直上に貫通孔３１ｈを有するので、ディボット２５Ｄの形成領域は、電界効果トランジスタの能動領域として機能しない。それ故、高耐圧半導体装置１の動作時にゲート絶縁膜３０に局所的に電界強度が集中することを回避することができる。また、図１３及び図１４に示したように、レジストパターン３３を用いて電極材料層３１０をエッチングする際に絶縁膜３００も選択的にエッチングされるので、ディボット２５Ｄにゲート絶縁膜は形成されない。したがって、高耐圧半導体装置１の動作時にディボットに起因してゲート絶縁膜３０が破壊されることを防止することができる。
【００３３】
図１７は、本実施の形態の高耐圧半導体装置１と対比するための比較例の半導体装置１００の構成を概略的に示す装置断面図である。図１８は、図１７の半導体装置１００の主要部を概略的に示す上面図である。ここで、図１７は、図１８の構造のＸＶＩＩ−ＸＶＩＩ線に沿った断面を表している。この半導体装置１００の構成は、ゲート絶縁膜３０Ｍ及びゲート電極層３１Ｍを除いて、上記実施の形態の高耐圧半導体装置１の構成とほぼ同じである。
【００３４】
図１７及び図１８に示されるように、比較的の半導体装置１００では、ディボット２５Ｄにゲート絶縁膜３０Ｍの一部が形成され、このゲート絶縁膜３０Ｍ上にゲート電極層３１Ｍが形成されている。上述したように、ディボット２５Ｄにおけるゲート絶縁膜３０Ｍの欠陥密度は高いので、ゲート絶縁膜３０Ｍの実効的な厚みはディボット２５Ｄにおいて局所的に薄くなる。これにより、半導体装置１００の動作時には、その実効的な厚みが薄い部分に電界強度が集中してゲート絶縁膜３０Ｍが破壊されるおそれがある。
【００３５】
実際に、図１７及び図１８に示される電界効果トランジスタ構造を作製し、この電界効果トランジスタ構造に対して製品評価試験（試験温度：１００℃、ゲート印加電圧：２ボルト、ドレイン印加電圧：２０ボルト）を行った。この結果、ゲート絶縁膜３０Ｍが破壊されて半導体装置１００Ｍが故障したことが確認された。ＴＤＤＢ評価（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ  ｔｅｓｔ：経時的絶縁破壊評価）によれば、このときのゲート絶縁膜３０Ｍの活性化エネルギーＥａの測定値は、約０．３ｅＶであり、プレーナー型電界効果トランジスタ構造のゲート絶縁膜の活性化エネルギー（＝０．３４ｅＶ）とほとんど同じであったので、半導体装置１００Ｍの故障モードの原因は、ゲート絶縁膜３０Ｍの破壊であると考えられる。なお、ＴＤＤＢ評価では、平均故障時間がｅｘｐ（Ｅａ／ｋＴ）に比例する寿命予測式が一般に使用される。ここで、Ｅａ：絶縁膜の活性化エネルギー、ｋ：ボルツマン定数、Ｔ：絶対温度、である。
【００３６】
これに対し、本実施の形態の高耐圧半導体装置１では、ゲート電極層３１がディボット２５Ｄ上に貫通孔３１ｈを有し、ディボット２５Ｄにゲート絶縁膜が形成されないので、高耐圧半導体装置１の動作時にディボット２５Ｄに起因するゲート絶縁膜３０の破壊が生じるおそれがない。したがって、本実施の形態の高耐圧半導体装置１のソース−ドレイン間耐圧は、比較的の高耐圧半導体装置１００のソース−ドレイン間耐圧よりも高いという利点がある。
【００３７】
以上、図面を参照して本発明に係る実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態の高耐圧半導体装置１は、Ｐ型ウエル領域１１Ｐにおけるゲート絶縁膜３０の直下にＮ型伝導チャネルを形成するＮＭＯＳ構造を有しているが、これに限定されるものではない。半導体基板１０内に形成された不純物拡散領域の導電型を逆にすることで、Ｐ型伝導チャネルを形成するＰＭＯＳ構造を得ることが可能である。
【００３８】
また、高耐圧半導体装置１は、ＭＯＳ型構造に限定されない。ゲート絶縁膜３０として酸化膜以外の高誘電率膜を使用するＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するように高耐圧半導体装置１を作製してもよい。
【符号の説明】
【００３９】
１  高耐圧半導体装置、  １０  半導体基板、  １１Ｐ  Ｐ型ウエル領域、  １１Ｎ  Ｎ型ウエル領域、  １３Ｓ  ソース拡散領域、  １３Ｄ  ドレイン拡散領域、  ２０Ａ〜２０Ｃ  トレンチ分離構造、  ２１Ａ〜２１Ｃ  トレンチ、  ２２Ａ〜２２Ｃ  熱酸化膜、  ２３Ａ〜２３Ｃ  埋め込み絶縁膜、  ２５Ｄ，２６Ｄ  ディボット、  ３０  ゲート絶縁膜、  ３１  ゲート電極層、  ３１ｈ  貫通孔、  ３５  層間絶縁膜、  ４１〜４９  コンタクトプラグ、  ５１〜５３  上層配線、  １００  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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