(57)【要約】【課題】低いビットコストで積層化可能な不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】実施形態によれば、不揮発性半導体記憶装置は、平行に配列された所定方向に延びる複数の半導体層と、半導体層の上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成され所定方向に配列された複数の浮遊ゲートと、浮遊ゲートに隣接するゲート間絶縁層と、ゲート間絶縁層を介して所定方向の両側から浮遊ゲートに対向し複数の半導体層と交差する方向に延びる複数の制御ゲートとを有するセルアレイ層を複数層積層した不揮発性半導体記憶装置であって、積層方向に隣接するセルアレイ層において、下層のセルアレイ層の制御ゲートと、その上層のセルアレイ層の制御ゲートとが直交し、下層のセルアレイ層の浮遊ゲートと、その上層の半導体層との位置が整合している。【選択図】図１
2013069932.tif 000002
【特許請求の範囲】
【請求項１】
第１のセルアレイ層とこの第１のセルアレイ層の上に積層された第２のセルアレイ層とを有し、
前記第１のセルアレイ層は、第１の方向に直列接続された複数の第１のメモリセル及びその両端に接続された第１の選択ゲートトランジスタを有する第１のメモリユニットを、前記第１の方向と直交する第２の方向に配列させて構成され、
前記複数の第１のメモリセルは、前記第１の方向に延びる第１の半導体層と、前記第１の半導体層の上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層の上に前記第１の方向に沿って複数配列された第１の浮遊ゲートと、前記第１の浮遊ゲートの前記第１の方向の両側にゲート間絶縁膜を介して形成された第１の制御ゲートとを備えて構成され、
前記第１の制御ゲートは前記第２の方向に延び、前記第２の方向に配列された複数の第１のメモリユニットに共通に設けられ、
前記第２のセルアレイ層は、前記第２の方向に直列接続された複数の第２のメモリセル及びその両端に接続された第２の選択ゲートトランジスタを有する第２のメモリユニットを、前記第１の方向に配列させて構成され、
前記複数の第２のメモリセルは、前記第２の方向に延びる第２の半導体層と、前記第２の半導体層の上に形成された第２のゲート絶縁層と、前記第２のゲート絶縁層の上に前記第２の方向に沿って複数配列された第２の浮遊ゲートと、前記第２の浮遊ゲートの前記第２の方向の両側にゲート間絶縁膜を介して形成された第２の制御ゲートとを備えて構成され、
前記第２の制御ゲートは前記第１の方向に延び、前記第１の方向に配列された複数の第２のメモリユニットに共通に設けられ、
前記第１の浮遊ゲートと、前記第２の半導体層との位置が整合しており、
前記第２の浮遊ゲートの前記第２の方向のピッチは、前記第１の半導体層の前記第２の方向のピッチの偶数倍に設定されており、
前記第２の浮遊ゲートは、前記第１の半導体層と積層方向に重ならない位置に形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
平行に配列された所定方向に延びる複数の半導体層と、
前記半導体層の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成され前記所定方向に配列された複数の浮遊ゲートと、
前記浮遊ゲートに隣接するゲート間絶縁層と、
前記ゲート間絶縁層を介して前記所定方向の両側から前記浮遊ゲートに対向し前記複数の半導体層と交差する方向に延びる複数の制御ゲートと
を有するセルアレイ層を複数層積層した不揮発性半導体記憶装置であって、
積層方向に隣接する前記セルアレイ層において、下層のセルアレイ層の制御ゲートと、その上層のセルアレイ層の制御ゲートとが直交し、下層のセルアレイ層の浮遊ゲートと、その上層の半導体層との位置が整合している
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
第１のセルアレイ層とこの第１のセルアレイ層の上に積層された第２のセルアレイ層とを有し、
前記第１のセルアレイ層は、第１の方向に直列接続された複数の第１のメモリセル及びその両端に接続された第１の選択ゲートトランジスタを有する第１のメモリユニットを、前記第１の方向と直交する第２の方向に配列させて構成され、
前記複数の第１のメモリセルは、前記第１の方向に延びる第１の半導体層と、前記第１の半導体層の上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層の上に前記第１の方向に沿って複数配列された第１の浮遊ゲートと、前記第１の浮遊ゲートの前記第１の方向の両側にゲート間絶縁膜を介して形成された第１の制御ゲートとを備えて構成され、
前記第１の制御ゲートは前記第２の方向に延び、前記第２の方向に配列された複数の第１のメモリユニットに共通に設けられ、
前記第２のセルアレイ層は、前記第２の方向に直列接続された複数の第２のメモリセル及びその両端に接続された第２の選択ゲートトランジスタを有する第２のメモリユニットを、前記第１の方向に配列させて構成され、
前記複数の第２のメモリセルは、前記第２の方向に延びる第２の半導体層と、前記第２の半導体層の上に形成された第２のゲート絶縁層と、前記第２のゲート絶縁層の上に前記第２の方向に沿って複数配列された第２の浮遊ゲートと、前記第２の浮遊ゲートの前記第２の方向の両側にゲート間絶縁膜を介して形成された第２の制御ゲートとを備えて構成され、
前記第２の制御ゲートは前記第１の方向に延び、前記第１の方向に配列された複数の第２のメモリユニットに共通に設けられ、
前記第１の浮遊ゲートと、前記第２の半導体層との位置が整合している
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記第２の浮遊ゲートの前記第２の方向のピッチは、前記第１の半導体層の前記第２の方向のピッチの偶数倍に設定されている
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の浮遊ゲートは、前記第１の半導体層と積層方向に重ならない位置に形成されている
ことを特徴とする請求項３又は４記載の不揮発性半導体記憶装置。
【請求項６】
第１の半導体層、第１のゲート絶縁層、第１の浮遊ゲート層及び第１の層間絶縁層を順次積層し、
得られた積層体を第１の方向に延びる溝によって前記第１の方向と直交する第２の方向に複数分離し、
前記第１の方向に延びる溝に第２の層間絶縁層を埋め、
前記積層体および前記第２の層間絶縁層上に第２の半導体層、第２のゲート絶縁層、第２の浮遊ゲート層及び第３の層間絶縁層を順次積層し、
得られた積層体の前記第３の層間絶縁層から前記第１のゲート絶縁層の上面までを前記第２の方向に延びる溝によって前記第１の方向に複数分割する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書記載の技術は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。従来のＮＡＮＤ型フラッシュメモリのメモリトランジスタは絶縁層を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたスタックゲート構造をしている。複数個のメモリトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端はビット線に接続され、他端はソース線に接続される。ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、ワード線を形成する。ＮＡＮＤセルユニット内にＮ個のメモリトランジスタが直列接続されている場合、１つのＮＡＮＤセルブロック内に含まれるワード線はＮ本となる。
【０００３】
このようなＮＡＮＤ型フラッシュメモリにおいては、微細化に伴うゲート長縮小と隣接トランジスタ間隔が狭まることで、以下に述べる種々の問題が生じている。例えば、（ａ）近接ゲート間などの寄生容量の増大、ショートチャネル効果（ＳＣＥ）などに起因した制御ゲートの電界によるドレイン電流制御性の低下、（ｂ）隣接ゲート間干渉効果の増大、（ｃ）隣接電極間リークの増大、（ｄ）ゲート電極の高アスペクト化に起因したゲート加工時のパターンヨレ・倒壊、（ｅ）電荷蓄積層に蓄積できる電子数（ビット当たりの電子数）の大幅減少に起因したデータリテンション特性の劣化、などの課題である。このため従来のＮＡＮＤ型フラッシュメモリでは、メモリセルの書込み／消去ウィンドウが大幅に低下し、微細化の物理限界に到達しつつある。
【０００４】
今後の高集積化の方法の一手法としては、メモリセルトランジスタを立体的に何層も積んでいく「３次元積層型」のメモリが主流となると考えられる。具体的には、窒化膜トラップ型（ＳＯＮＯＳ、ＭＯＮＯＳ）セルを積層する構造が論文等で多く提案されているが、窒化膜トラップ型セル構造は、加工（積層化）が容易であるというメリットがあるものの、窒化膜に電子をトラップさせる特性上、消去特性とデータリテンション特性が浮遊ゲート型セルに比べて悪い事が大きな課題である。
【０００５】
一方、従来の様な浮遊ゲート電極に電荷を蓄積する浮遊ゲート型メモリセル構造は、制御ゲート電極とＩＰＤ膜（インターポリ絶縁膜またはゲート間絶縁膜）を浮遊ゲート電極の上面だけでなく側面にも沿って這わせる事で制御ゲート電極の駆動力（カップリング比）を確保するＥＢ（エッチバック）構造を有するため、加工難易度が高く、積層化が難しい。また、メモリセルの書込み／消去ウィンドウを広げるために、カップリング比をより高く設定する場合には、一つの方法として浮遊ゲート電極を厚くする必要があるが、このＥＢ構造では、浮遊ゲート電極の上にＩＰＤ膜と制御ゲート電極とをスタックした構造であるため、結果的にワードライン自身が高くなり、高アスペクト化するため、上記課題（ｄ）が顕在化し、カップリング比の向上も容易ではない。
【０００６】
そこで、このような加工難易度を極端に上げることなくカップリング比を確保するセル構造の一つとしてスタックゲート構造でなく、隣接するメモリセルの浮遊ゲート間にゲート間絶縁層を介して制御ゲート電極を埋め込んで、書き込み対象のセルの電位を両脇の制御ゲート電極で持ち上げることによりカップリング比を確保するという構造がすでに提案されている
【０００７】
しかし、これらのメモリセルにおいて、単純な積層化は工程数の単純増加となるため、コスト増に見合うセル容量の増大を確保して、ビットコストを低減することが難しい。単純な積層化では、ビットコストシュリンク率＝１／積層段数で段数の割り算でしか効かず、積層数を増やした場合のシュリンク率が小さく、ビットコストが高くなりやすい。このため、積層化によるシュリンクを目指すセル構造においては、工程数およびコストを低く抑える事が実用上の課題である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１７１１８５号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、低いビットコストで積層化可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
実施形態に係る不揮発性半導体記憶装置は、平行に配列された所定方向に延びる複数の半導体層と、半導体層の上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成され所定方向に配列された複数の浮遊ゲートと、浮遊ゲートに隣接するゲート間絶縁層と、ゲート間絶縁層を介して所定方向の両側から浮遊ゲートに対向し複数の半導体層と交差する方向に延びる複数の制御ゲートとを有するセルアレイ層を複数層積層した不揮発性半導体記憶装置であって、積層方向に隣接するセルアレイ層において、下層のセルアレイ層の制御ゲートと、その上層のセルアレイ層の制御ゲートとが直交し、下層のセルアレイ層の浮遊ゲートと、その上層の半導体層との位置が整合していることを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図２】図１のＧＣ（ゲート）方向から見た断面図である。
【図３】図２のＡ−Ａ′及びＢ−Ｂ′の各線で切断し、図１のＡＡ（アクティブエリア）方向から見た断面図である。
【図４】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の回路図である。
【図５】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図６】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図７】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図８】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図９】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図１０】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図１１】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図１２】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図１３】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図１４】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図１５】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図１６】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図１７】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図１８】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図１９】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図２０】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図２１】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図２２】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図２３】第２の実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図２４】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図２５】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図２６】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図２７】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図２８】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図２９】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図３０】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図３１】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図３２】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図３３】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図３４】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図３５】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図３６】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図３７】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程の一部を示す断面図である。
【図３８】同実施形態の基本構成をなすＮＡＮＤ型フラッシュメモリのメモリセルアレイの構造を示す図である。
【図３９】同実施形態の基本構成をなすＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【発明を実施するための形態】
【００１２】
以下、添付の図面を参照して実施の形態について説明する。
【００１３】
［基本となるメモリセルアレイ構造］
まず、第１の実施形態の説明に先立ち、本実施形態に係る不揮発性半導体記憶装置の基本となるＮＡＮＤ型フラッシュメモリのメモリセル構造について説明する。
【００１４】
本実施形態では、浮遊ゲートと制御ゲートのカップリングを確保するセル構造の一つとしてスタックゲート構造でなく、浮遊ゲートの両側面に制御ゲートを埋め込んで、浮遊ゲートとその両側の制御ゲートとをカップリングさせるゲート構造を有する。
【００１５】
図３８は、この構造を採用したＮＡＮＤ型フラッシュメモリのメモリセルアレイ１００の構造を示す図、図３９は同メモリセルアレイ１００の回路図である。
【００１６】
メモリセルアレイ１００は、電気的書き換え可能なＭ個の不揮発性メモリセルＭＣ０−ＭＣＭ−１が直列接続されたＮＡＮＤストリングと、このＮＡＮＤストリングの両端に接続される選択ゲートトランジスタＳ１，Ｓ２を備えるＮＡＮＤセルユニットＮＵが複数配列されている。ＮＡＮＤセルユニットＮＵの一端（選択ゲートトランジスタＳ１側）はビット線ＢＬに、他端（選択ゲートトランジスタＳ２側）は共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲート電極は選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ０〜ＭＣＭ−１の両側に配置された制御ゲート電極はそれぞれワード線ＷＬ０〜ＷＬＭに接続されている。ビット線ＢＬは、センスアンプ回路１１０に接続され、ワード線ＷＬ０〜ＷＬＭ及び選択ゲート線ＳＧＤ、ＳＧＳは、ロウデコーダ回路１２０に接続されている。
【００１７】
基板に形成されたｐ型ウェル１０１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層１０２が形成されている。またウェル１０１の上にはトンネル絶縁層として機能するゲート絶縁層１０３を介して浮遊ゲート（ＦＧ）１０４が形成され、この浮遊ゲート１０４の両側面にはゲート間絶縁層（ＩＰＤ）１０５を介して制御ゲート（ＣＧ）１０６が形成されている。制御ゲート１０６は、ワード線ＷＬを構成する。また、選択ゲートトランジスタＳ１、Ｓ２は、ウェル１０１の上にゲート絶縁層１０３を介して選択ゲート１０７を有している。選択ゲート１０７は、選択ゲート線ＳＧＳ，ＳＧＤを構成する。メモリセルＭＣと選択ゲートトランジスタＳ１，Ｓ２とは、隣接するもの同士でドレインおよびソースを共有する形で直列接続されている。
【００１８】
１つのメモリセルＭＣに１ビットのデータが記憶される１ビット／セルの場合、ＮＡＮＤセルユニットＮＵに交差するワード線ＷＬに沿って形成されるメモリセルＭＣに１ページのデータが記憶される。また、１つのメモリセルＭＣに２ビットのデータが記憶される２ビット／セルの場合、ワード線ＷＬに沿って形成されるメモリセルＭＣに、２ページ（上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲ）のデータが記憶される。
【００１９】
１つのブロックＢＬＫは、ワード線ＷＬを共有する複数のＮＡＮＤセルユニットＮＵを含む。１つのブロックＢＬＫは、データ消去動作の一単位を形成する。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、Ｍ＋１本であり、１ブロック中のページ数は、Ｍ＝６４、２ビット／セルの場合、Ｍ×２＝１２８ページとなる。
【００２０】
書き込み対象のメモリセルＭＣにデータを書き込む場合には、浮遊ゲート１０４の両側の制御ゲート１０６の電圧を所定の書き込み電圧まで引き上げ、その両側から両端までの制御ゲート１０６が交互に低電圧及び高電圧となるように順次電圧値を低くしていくことにより、非選択メモリセルに誤書き込みが生じるのを防止する。
【００２１】
［第１の実施形態のメモリセルアレイ構造］
次に、第１の実施形態に係るメモリセルアレイ構造について説明する。図１は、第１の実施形態に係るメモリセルアレイ構造の斜視図、図２は図１のＧＣ（ゲート）方向から見た断面図、図３は図２のＡ−Ａ′及びＢ−Ｂ′の各線で切断し、図１のＡＡ（アクティブエリア）方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。又、図中にはＡＡ方向、ＧＣ方向との記載があるが、ＡＡ方向は最下層のアクティブエリア（ＡＡ）が延びる向きを、ＧＣ方向は最下層の制御ゲートが延びる向きを指す。更に、図２においては、後述する第１の浮遊ゲート１３と第２の浮遊ゲート２３とが同一の断面上に記載されているが、これは説明の便宜のために同一断面上に記載したものに過ぎない。実際には図１に示す様に、第１の浮遊ゲート１３と第２の浮遊ゲート２３とは同一断面上には配置されていない。
【００２２】
このメモリセルアレイ構造は、図３８に示した複数のメモリセルアレイ構造を基板に対して平行な面内において９０°回転させて積層したものである。
【００２３】
即ち、図１に示すように、ＡＡ方向に延び、ＧＣ方向に配列された複数本の絶縁体のベース３０の上に、第１のセルアレイ層１０が配置され、第１のセルアレイ層１０の上に、第２のセルアレイ層２０が、第１のセルアレイ層２０に対し基板と平行な面内において、９０°回転して配置されている。
【００２４】
第１のセルアレイ層１０は、絶縁体のベース３０の上面に沿って配置された、ＡＡ方向に延びるチャネルボディーとなる第１の半導体層１１と、その上にトンネル絶縁層である第１のゲート絶縁層１２を介して積層された複数の第１の浮遊ゲート１３とを有している。第１の浮遊ゲート１３のＡＡ方向の両側面には第１のゲート間絶縁層１４を介して第１の制御ゲート１５が配置されている。第１の半導体層１１，第１のゲート絶縁層１２、第１の浮遊ゲート１３、第１のゲート間絶縁層１４及び第１の浮遊ゲート１３の両側の第１の制御ゲート１５によりメモリセルＭＣが構成され、複数のメモリセルがＡＡ方向に直列接続されている。
【００２５】
直列接続された複数のメモリセルのＡＡ方向の両端には選択ゲートトランジスタＳ１１，Ｓ１２を形成する第１の選択ゲート１６が配置されている。選択ゲート１６は第１のゲート絶縁層１２を介して半導体層１１に対向している。第１の選択ゲート１６にはＧＣ方向に延びる第１の選択ゲート線１７が埋め込まれている。
【００２６】
直列接続された複数のメモリセルＭＣ及び選択ゲートトランジスタＳ１１，Ｓ１２は第１のメモリユニットＭＵ１を構成している。この第１のメモリユニットＭＵ１は、第１の層間絶縁層１８を介してＧＣ方向に複数配列されている。又、ＧＣ方向に配列された複数のメモリユニットＭＵ１の第１の制御ゲート１５及び第１の選択ゲート線１７は、ＧＣ方向に共通接続されている。
【００２７】
第１の浮遊ゲート１３の上には、第１の層間絶縁層１９を介して第２の半導体層２１が、長手方向が第１の制御ゲートの長手方向と一致し、第１の浮遊ゲート１３及び第１の選択ゲート１６と積層方向に重なる様に積層されている。第２の半導体層２１は、第２のセルアレイ層２０を構成するメモリセルのチャネルボディーとなる。
【００２８】
第２の半導体層２１の上には、トンネル絶縁層である第２のゲート絶縁層２２を介して第２の浮遊ゲート２３が形成されている。第２の浮遊ゲート２３のＧＣ方向の側面には第２のゲート間絶縁層２４を介して第２の制御ゲート２５が形成されている。第２の半導体層２１、第２のゲート絶縁層２２、第２の浮遊ゲート２３、第２のゲート間絶縁層２４及び浮遊ゲート２３の両側の第２の制御ゲート２５によりメモリセルＭＣが構成され、複数のメモリセルＭＣがＧＣ方向に直列接続されている。
【００２９】
直列接続された複数のメモリセルＭＣのＧＣ方向の両端には、第１のセルアレイ層１０と同様に、選択ゲートトランジスタＳ２１，Ｓ２２（但し、Ｓ２２は図示せず。）を形成する第２の選択ゲート２６が配置されている。選択ゲート２６は第２のゲート絶縁層２２を介して半導体層２１に対向している。第２の選択ゲート２６にはＡＡ方向に延びる第２の選択ゲート線２７が埋め込まれている。
【００３０】
直列接続された複数のメモリセルＭＣ及び選択ゲートトランジスタＳ２１，Ｓ２２は第２のメモリユニットＭＵ２を構成している。この第２のメモリユニットＭＵ２は、第２の層間絶縁層２８を介してＡＡ方向に複数配列されている。又、ＡＡ方向に配列された複数のメモリユニットＭＵ２の第２の制御ゲート２５及び第２の選択ゲート線２７は、ＡＡ方向に共通接続されている。
【００３１】
メモリユニットＭＵ１の一端から延びる下層の半導体層１１の上には、積層方向に延びるビット線コンタクト３１が形成されている。ビット線コンタクト３１は、その上端が図示しないビット線につながり、その下端が半導体層１１に接続されている。また、メモリユニットＭＵ１の他端から延びる下層の半導体層１１の上には、積層方向に延びる図示しないソース線コンタクトが形成されている。ソース線コンタクトは、その上端が図示しないソース線につながり、その下端が半導体層１１に接続されている。更に、制御ゲート１５，２５の端部には積層方向に延びるワード線コンタクト３３の一端が接続され、選択ゲート線１７，２７の端部には積層方向に延びる選択ゲート線コンタクト３４の一端が接続されている。
【００３２】
図１及び図３に示す通り、第１のセルアレイ層１０と第２のセルアレイ層２０とはお互いに９０°回転して形成され、下層の第１のセルアレイ層１０の第１の制御ゲート１５及び選択ゲート線１７と、その上層の第２のセルアレイ層２０の第２の制御ゲート２５及び選択ゲート線２７とが直交する。又、下層の第１のセルアレイ層１０の第１の浮遊ゲート１３及び第１の選択ゲート１６と、その上層の第２のセルアレイ層２０の第２の半導体層２１とが積層方向に重なっている。この為、上下のセルアレイ層１０，２０の重なっている部分は、共通のエッチング加工が可能である。これにより、ビットコストを低減することができる。
【００３３】
また、本実施形態によれば、第１のセルアレイ層１０と第２のセルアレイ層２０とはお互いに９０°回転して形成されているので、上層の第２の制御ゲート２５の延びる方向に下層のビット線コンタクト３１が存在し、両者が干渉してしまう可能性がある。そこで、本実施形態では、図３に示すように、第２の制御ゲート２５がビット線コンタクト３１の間を抜けるように、第２の制御ゲート２５と第１の半導体層１１のＧＣ方向の位置をずらして形成している。そのような理由から、第２の制御ゲート２５のＧＣ方向のピッチは、第１の半導体層１１のＧＣ方向のピッチの偶数倍であることが望ましい。
【００３４】
図４に本実施形態に係るメモリセルアレイの等価回路を示す。本実施形態では、浮遊ゲート１３，２３の両側面の制御ゲート１５，２５で浮遊ゲート１３，２３の電位を持ち上げて書き込みを行う方法を採用しているので、従来型の浮遊ゲート型セルの様な加工難易度の高いＥＢ（エッチバック）構造を持たず、加工難易度が低いため、積層化に向いたセル構造となる。上下のセルアレイ層では、ビット線ＢＬ及びワード線ＷＬが、それぞれ平面内で９０°異なる方向に延びる。
【００３５】
さらに、メモリセルＭＣの書込み及び消去ウィンドウを広げるために、カップリング比をより高く設定する場合には、浮遊ゲートを厚くする方法が考えられる。本実施形態によれば、浮遊ゲート１３，２３の両側にゲート間絶縁層１４，２４を介して制御ゲート１５，２５を配置しており、浮遊ゲートと制御ゲートとがスタック構造ではないため、浮遊ゲートの厚膜化が容易であり、ワードライン自身も低いアスペクト比のまま、カップリングを高くできる。このため、ゲート加工時のパターンヨレ・倒壊等の問題に対しても有利である。ビットコストの課題に対しても、以降の形成フローにも示すが、上層セル・下層セルのＡＡ方向バターンを一括で加工できるため、工程数を削減でき、プロセス単価の高いクリティカル・リソグラフィー工程を削減でき、ビットコストも抑制可能である。この様に、本提案構造は、積層化の各種課題に対して、優位な構造である。
【００３６】
［第１の実施形態のメモリセルアレイ構造の製造方法］
次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。
【００３７】
まず、周辺回路領域の形成は、幾つかのバリエーションが考えられるが、バルクのシリコン基板上に作り込む場合、周辺回路を先に形成する必要がある。この際、同時にバルクのシリコン基板上に本実施形態のメモリセルアレイを同時形成しても良い。本実施の形態は、立体的にメモリセルユニットＭＵ１、ＭＵ２を設けているため、シリコン基板上にメモリセルユニットＭＵ１、ＭＵ２が形成される例について説明する。周辺回路トランジスタの形成方法は、一般的な方法と同一である。すなわち、まず、シリコン基板上にチャネル形成、ゲート酸化層（Low Voltage酸化層とHigh Voltage酸化層の両者）を形成、ゲート電極およびＡＡ（アクティブエリア）加工マスク材を積層した後、ＳＴＩ溝を形成する。次にＳＴＩ溝を埋め込んだ後、ＧＣ（ゲート）加工マスク材を積層し、ＧＣ電極加工、サイドウォール絶縁層の形成を行った後、ソース・ドレイン拡散層を形成、ＧＣ間絶縁層を埋め込み、平坦化する。
【００３８】
周辺回路を形成した後、この上層に本実施形態のメモリセルアレイを作り込む。図５〜図２２は、本実施形態に係るメモリセルアレイの形成方法を示す図である。
【００３９】
まず、図５に示すように、図示しないシリコン基板上にＳｉＯ２を用いた絶縁層３０Ａを形成し、その上にポリシリコンを用いた第１の半導体層１１Ａ、ＳｉＯ２を用いた第１のゲート絶縁層１２Ａ、ポリシリコンを用いた第１の浮遊ゲート形成層１３Ａ、絶縁層１９ａＡ、窒化層４１Ａ、マスク材４２を順次積層する。チャネル（ボディ）となる第１の半導体層１１Ａは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。本実施形態ではチャネル（ボディ）にポリシリコンを用い、ＳＯＩ構造とすることにより、シリコン基板にＳＴＩを形成する必要が無く、より積層化に向いたセル構造となる。第１のゲート絶縁層１２Ａの形成は、ポリシリコンを用いた半導体層１１Ａ上のため、熱酸化層ではなく、ＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（atomic layer deposition）酸化層を用いる。なお、第１の半導体層１１Ａは、上記のように成膜で形成しているが、シリコン基板をそのまま利用しても良い。又、窒化層４１Ａの材料としてはＳｉＮ等が、マスク材４２としてはＳｉＮやＳｉＯ２等が使用可能である。
【００４０】
次に、図６に示す通り、窒化層４１Ａ及びマスク材４２を用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によって、積層体を絶縁層３０Ａの下まで選択的にエッチングし、ＡＡパターンを加工し、マスク材４２を除去する。これにより絶縁層１９ａＢ、浮遊ゲート形成層１３Ｂ、第１のゲート絶縁層１２、半導体層１１及び絶縁層３０が形成される。尚、エッチングはシングルプロセスでも良いし、２回又は複数回に分けて行うことも可能である。
【００４１】
次に、図７に示すように、ＡＡパターン加工により形成された溝を、ＳｉＯ２を用いた層間絶縁層１８Ａで埋め、更に積層体の全面にＣＭＰ（Chemical Mechanical Polishing）による平坦化を行う。次に、図８に示すように、層間絶縁層１８Ａ及び窒化層４１Ａの上に第１の選択ゲート線１７形成のための溝加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材４３をパターン形成する。そして、マスク材４３を用いたＲＩＥによって、積層体を浮遊ゲート形成層１３Ｂが露出するまで選択的にエッチングし、図８に示すようなＧＣ方向に延びる第１の選択ゲート線用の溝１７ａを形成する。これにより、溝１７ａが形成された浮遊ゲート形成層１３Ｃ、絶縁層１８Ｃ、１９ａＣ、窒化層４１Ｃを形成する。
【００４２】
続いて、図９に示すように、マスク材４３を除去し、選択ゲート線用の溝１７ａに選択ゲート線形成層１７Ａを埋め込む。選択ゲート線形成層１７Ａとしては、ポリシリコン又はメタル（Ｗなど）を用いることができる。次に、図１０に示すように、全面エッチバックを行い、これによって窒化層４１Ｃを除去し、ＧＣ方向に延びる選択ゲート線１７を形成する。
【００４３】
次に、図１１に示す通り、層間絶縁層１９ａＣ及び選択ゲート線１７の上に層間絶縁層１９ｂＡ、第２の半導体層２１となる半導体層２１Ａ、第２のゲート絶縁層である第２のゲート絶縁層２２Ａ、浮遊ゲート形成層２３Ａ、絶縁層２９ａＡ、及び窒化層（Ｃａｐ材）４５Ａを順次積層し、続いて図１２に示すように、更にマスク材４６を積層し、ＡＡ方向のパターンを形成した後、図１３に示すようにＲＩＥによって、積層体を第１のゲート絶縁層１２に達するまで選択的にエッチングし、マスク材４６を除去する。これによって、上層と下層のセルアレイ層１０，２０のＡＡ方向のパターンを同時に形成する。これにより、第１のセルアレイ層１０では、第１の選択ゲート１６及び第１の選択ゲート線１７の積層構造、並びに第１の浮遊ゲート１３及び第１の層間絶縁層１９ａ，１９ｂのＡＡ方向パターンを形成し、第２のセルアレイ層２０では、第２の半導体層２１、第２のゲート絶縁層２２、第２の浮遊ゲート形成層２３Ｂ、第２の層間絶縁層２９ａＢ及び窒化層４５ＢのＡＡ方向の積層パターンを形成する。これらのパターンは、積層方向に重なることになる。このＲＩＥにおいては、半導体層１１がエッチングされないようにすることが望ましい。このためには、ゲート絶縁層１２と、エッチングにより加工される部分との選択比を高くすると良い。
【００４４】
次に、図１４に示す通り、ＲＩＥによって形成されたＡＡ方向の積層パターン全体をゲート間絶縁層１４となる絶縁層１４Ａで覆った後、絶縁層１４Ａの間に第１の制御ゲート１５となる第１の導電層１５Ａを埋め込み、更に、導電層１５Ａに対してエッチングを行って、図１５に示すように、導電層１５Ａを、第１の浮遊ゲート１３及び第１の選択ゲート１６の側壁に対向する部分のみを残して除去する。これにより、第１の制御ゲート１５を形成する。尚、導電層１５Ａの材料としては、ポリシリコン又はメタル（Ｗなど）が使用可能である。
【００４５】
次に、図１６に示すように、第２の層間絶縁層２８となる絶縁層２８Ｂを埋め込み、ＣＭＰ等の方法によって絶縁層２８Ｂ及び絶縁層１４Ａの上面を除去し、平坦化する。
【００４６】
次に、図１７に示すように、絶縁層２８Ｃ、絶縁層１４Ｃ及び窒化層４５Ｃの上面に第２の選択ゲート線２７形成のための溝加工用のマスク材４７をパターン形成する。そして、マスク材４７をマスクとしてＲＩＥによって、積層体を浮遊ゲート形成層２３Ｃが露出するまで選択的にエッチングし、図１７に示すようなＡＡ方向に延びる第２の選択ゲート線用の溝２７ａを形成する。
【００４７】
続いて、図１８に示すように、第２の制御ゲート２７を形成する。まず、マスク材４７を除去し、溝２７ａに図示しない選択ゲート線形成層を埋め込む。選択ゲート線形成層としては、ポリシリコン又はメタル（Ｗなど）を用いることができる。次に、全面エッチバックを行い、これによって溝２７ａ内に選択ゲート線２７を形成する。
【００４８】
次に、図１９に示す通り、絶縁層２９ｂＡ及び窒化層（Ｃａｐ材）３６Ａを順次積層し、図２０に示すように、更にマスク材４８を積層し、ＧＣ方向のパターンを形成した後、図２１に示すようにＲＩＥによって、積層体を第２のゲート絶縁層２２に達するまで選択的にエッチングし、マスク材４８を除去する。これにより、上層のセルアレイ層２０のＧＣ方向のパターン、すなわち第２の浮遊ゲート２３、第２の選択ゲート２６、第２の層間絶縁層２９ａ，２９ｂ及び窒化層（Ｃａｐ材）３６からなる積層体のＧＣ方向のパターンを形成する。このＲＩＥにおいては、第２の半導体層２１がエッチングされないようにすることが望ましい。このためには、第２のゲート絶縁層２２と、エッチングにより加工される部分との選択比を高くすると良い。
【００４９】
また、上層の積層体を形成する際には、上層の第２の浮遊ゲート２３のＧＣ方向のピッチが下層の第１の浮遊ゲート１３のＧＣ方向のピッチの偶数倍となり、ＧＣ方向に隣接する第２の浮遊ゲート２３間の中央位置が、下層の第１の半導体層１１と積層方向に重ならないように、つまり層間絶縁層１８と積層方向に重なるようにする。
【００５０】
その後、図２２に示すように、ＲＩＥによって形成された構造全体を第２のゲート間絶縁層２４で覆い、第２のゲート間絶縁層２４の間に図示しない導電層を埋め込み、更にＲＩＥにて導電層を全面エッチバックすることで、第２の制御ゲート２５を形成する。なお、第２の制御ゲート２５を形成する導電層としては、ポリシリコン又はメタル（Ｗなど）が使用可能である。その後、積層体全体の上に保護層３７を堆積することによって、図２２に示す様な構造が形成される。
【００５１】
次に、図１に示すように、チャネルボディーとなる半導体層１１，２１、制御ゲート１５，２５及び選択ゲート線１７，２７へのコンタクト３１，３３，３４を形成する。コンタクト３１，３３，３４は、ホール加工にて形成する。コンタクト材料としては、一般的なポリシリコンコンタクトやＷコンタクトを用いる。また、本実施形態に係るメモリセルアレイの構造においては、下層のセルアレイ層１０の第１の半導体層１１と上層のセルアレイ層２０の第２の半導体層２１とが直交するため、ビット線コンタクト３１を第２の制御ゲート２５の間を通すように配置している。なお、このような構成においては、第２のセルアレイ層２０のメモリセルＭＣのＧＣ方向におけるピッチは、下層メモリセルアレイのメモリセルのピッチの２倍以上となる。
【００５２】
以上述べたように、本実施形態においては、下層のセルアレイ層１０の制御ゲート１５を含むＡＡ方向のパターンと上層のセルアレイ層２０のチャネルボディー２１を含むＡＡ方向のパターンとを一括で加工している為、メモリセルアレイ製造の工程数を抑えることが可能となる。
【００５３】
［第２の実施形態のメモリセルアレイ構造の製造方法］
第１の実施形態に係るメモリセルアレイは、２層のセルアレイを積層した構造を有していたが、２層以上の複数層のメモリセルアレイを積層することも可能である。例えば、第２の実施形態に係るメモリセルアレイは４層のセルアレイを積層した構造を有する。以下、図２３〜図３７を参照して、本発明の第２の実施形態に係るメモリセルアレイの構造の製造方法について説明する。
【００５４】
本実施形態に係るメモリセルアレイの製造方法は、図５〜図１８に示す工程については、第１の実施形態と同様である。図１８に示す構造が製造された後、絶縁層２８Ｄ、１４Ｄ、２９ａＣの上面に、第２の層間絶縁層２９ｂとなる絶縁層２９ｂＡ、第３の半導体層５１となる半導体層５１Ａ、第３のゲート絶縁層５２となる絶縁層５２Ａ、第３の浮遊ゲート５３となる浮遊ゲート形成層５３Ａ、第３の層間絶縁層５９となる絶縁層５９Ａ、窒化層８１Ａを順次積層して図２３に示す構造を形成する。なお、半導体層５１Ａ、絶縁層５２Ａ、浮遊ゲート形成層５３Ａ、層間絶縁層５９Ａ、窒化層８１Ａには、それぞれ半導体層１１Ａ、絶縁層１２Ａ、浮遊ゲート形成層１３Ａ、層間絶縁層１９Ａ、窒化層４１Ａと同様の材料や形成方法を適用することが可能である。
【００５５】
次に、図２４に示す通り窒化層８１Ａ上にマスク材８３を積層し、図２５に示す通りにＲＩＥを行い、マスク材８３を除去する。このエッチングによって、積層体を浮遊ゲート形成層２３Ｃの下まで選択的にエッチングし、ＡＡパターンを加工する。これにより第２の浮遊ゲート２３、第２の選択ゲート２６、第２の層間絶縁層２８と２９、第３の半導体層５１、第３のゲート絶縁層５２、浮遊ゲート生成層５３Ｂ、絶縁層５９ａＢ及び窒化層８１Ｂが形成される。尚、エッチングはシングルプロセスでも良いし、２回又は複数回に分けて行うことも可能である。
【００５６】
また、上層の積層体を形成する際には、第１の実施形態と同様に、上層の第２の浮遊ゲート２３のＧＣ方向のピッチが下層の第１の浮遊ゲート１３のＧＣ方向のピッチの２倍となり、ＧＣ方向に隣接する第２の浮遊ゲート２３間の中央位置が、下層の第１の半導体層１１と積層方向に重ならないように、つまり層間絶縁層１８と積層方向に重なるようにする。
【００５７】
次に、ＲＩＥによって形成された構造全体を第２のゲート間絶縁層２４Ａで覆い、第２のゲート間絶縁層２４Ａの間を図示しない導電層によって埋め込む。次に、導電層に対してエッチングを行い、第２の浮遊ゲート層２３及び第２の選択ゲートトランジスタ２６に対向する部分のみを残して除去する。これにより、第２の制御ゲート２５を形成する。尚、導電層の材料としては、ポリシリコン又はメタル（Ｗなど）が使用可能である。次に、図２６に示すように、絶縁層２４Ａ及び第２の制御ゲート２５を、絶縁層５８Ａによって覆う。
【００５８】
次に、図２７に示す通り、絶縁層５８Ａ、絶縁層２４Ａ及び窒化層８１Ｂの上面にマスク材８４を積層し、ＲＩＥによって、積層体を浮遊ゲート形成層５３Ｂが露出するまで選択的にエッチングし、ＧＣ方向に延びる第３の選択ゲート線用の溝５７ａを形成する。これにより、浮遊ゲート形成層５３Ｃ、絶縁層５９ａＣ、窒化層８１Ｄ、絶縁層５８Ｃ及び絶縁層２４Ｃが形成される。このＲＩＥは、第３のゲート絶縁層５２と高い選択比を有するエッチングにより行い、第３の半導体層５１をエッチングしないようにする事が望ましい。
【００５９】
続いて、図２８に示すように、第３の選択ゲート５６を形成する。まず、マスク材８４を除去し、第３の選択ゲート線用の溝５７ａに図示しない制御ゲート線形成層を埋め込む。制御ゲート形成層としては、ポリシリコン又はメタル（Ｗなど）を用いることができる。次に、全面エッチバックを行い、これによって窒化層８１Ｄを除去し、選択ゲート線５７、絶縁層２４Ｄ、５８Ｄを形成する。
【００６０】
次に、図２９に示す通り、図２８に示した構造の上に絶縁層５９ｂＡ、第４の半導体層６１Ａ、第４のゲート絶縁層６２Ａ、第４の浮遊ゲート形成層６３Ａ、絶縁層６９ａＡ、窒化層８５Ａ、マスク材８６を順次積層する。材料等は、第１〜第３の各層の対応する部分と同様である。次に、図３０に示す通り、窒化層８５Ａ及びマスク材８６を用いてＲＩＥを行い、積層体を浮遊ゲート形成層５３Ｃまで加工する。この工程により、第３の浮遊ゲート５３、第３の選択ゲート５６、第３の層間絶縁層５９ａ、５９ｂ、第４の半導体層６１、第４のゲート絶縁層６２、浮遊ゲート形成層６３Ｂ、絶縁層６９ａＢ、窒化層８５Ｂが形成される。尚、エッチングはシングルプロセスでも良いし、２回又は複数回に分けて行うことも可能である。
【００６１】
次に、ＲＩＥによって形成された構造全体を第３のゲート間絶縁層５４Ａで覆い、第３のゲート間絶縁層５４Ａの間を図示しない導電層によって埋め込む。次に、導電層に対してエッチングを行い、第３の浮遊ゲート層５３及び第３の選択ゲートトランジスタ５６に対向する部分のみを残して除去する。これにより、図３１に示すような第３の制御ゲート５５を形成する。尚、導電層の材料としては、ポリシリコン又はメタル（Ｗなど）が使用可能である。
【００６２】
次に、絶縁層５４Ａ及び第３の制御ゲート５５を絶縁層によって覆い、絶縁層及び第３のゲート間絶縁層５４Ａ上面に対してＣＭＰを行い、窒化層８５Ｂが露出するまで加工し、図３２に示す通り、絶縁層６８Ｂ及び絶縁層５４Ｂを形成する。次に、図３３に示す通り、絶縁層６８Ｂ、絶縁層５４Ｂ及び窒化層８５Ｂの上面にマスク材８７を形成し、ＲＩＥによって、積層体を浮遊ゲート形成層６３Ｂが露出するまで選択的にエッチングし、ＡＡ方向に延びる第４の選択ゲート線用の溝６７ａを形成する。これにより、浮遊ゲート形成層６３Ｃ、絶縁層６９Ｃ、窒化層８５Ｃ、絶縁層５４Ｃ、６８Ｃが形成される。このＧＣパターン加工は、第４のゲート絶縁層６２と高い選択比を有するエッチングにより行い、第４の半導体層６１をエッチングしないようにする事が望ましい。
【００６３】
続いて、図３４に示すように、第４の選択ゲート線６７を形成する。まず、マスク材８７を除去し、第４の選択ゲート線用の溝６７ａに図示しない選択ゲート形成層を埋め込む。選択ゲート線形成層としては、ポリシリコン又はメタル（Ｗなど）を用いることができる。次に、全面エッチバックを行い、これによって窒化層８５Ｃを除去し、選択ゲート線６７、絶縁層５４Ｄ、６８Ｄを形成する。
【００６４】
次に図３５に示す通り、図３４に示した構造の上に絶縁層６９ｂＡ及び窒化層７６Ａを積層する。続いて、図示しないマスク材を積層した後、図３６に示すようにＲＩＥを行い、第４の浮遊ゲート６３、第４の選択ゲート６６、第４の層間絶縁層６９、及び窒化層７６を形成する。このＲＩＥにおいては、第４の半導体層６１がエッチングされないようにすることが望ましい。このためには、第４のゲート絶縁層６２と、エッチングにより加工される部分との選択比を高くすると良い。
【００６５】
その後、ＲＩＥによって形成された構造全体を第４のゲート間絶縁層６４で覆い、第４のゲート間絶縁層６４の間を図示しない導電層によって埋め込み、更にエッチングを行うことで、第４の制御ゲート６５を形成する。尚、導電層としては、ポリシリコン又はメタル（Ｗなど）が使用可能である。その後、積層体全体の上に保護層７７を堆積することによって、図３７に示す様な構造が形成される。
【００６６】
次に、制御ゲート１５、２５、５５及び６５、チャネルボディーとなる半導体層１１、２１、５１及び６１、選択ゲート線１７、２７、５７及び６７へのコンタクトを形成する。コンタクトは、第１の実施形態と同様に、それぞれの配線をホール加工にてぶち抜きで形成する。コンタクト材料としては、一般的なポリシリコンコンタクトやＷコンタクトを用いる。本実施形態においては、メモリセルアレイが複数層にわたって形成されている。従って、制御ゲート、半導体層（チャネルボディー）及び選択ゲート線を、下層に行くほど長く、上層に行くほど短く形成し、上層の影になっていない下層に対してコンタクトを行うことが考えられる。
【００６７】
本実施形態においては、第１の実施形態と同様に、下層メモリセルの制御ゲートと上層メモリセルのチャネルボディーとを一括で加工している為、メモリセルアレイ製造の工程数を抑えることが可能となる。又、本実施形態においては４層分のメモリセルアレイを積層しており、メモリセル１層当たりの単位工程数は第１の実施形態よりも減少している。
【００６８】
［その他の実施形態］
第１の実施形態においては２層、第２の実施形態においては４層のメモリセルアレイを積層していたが、これらの実施形態と同様の方法を用いることにより何層分のメモリセルを積層することも可能である。例えば４層以上の複数層のメモリセルを積層する場合には、第１及び第２の実施形態と同様に図１８に示す構造を製造し、次に図２３〜図３４を用いて説明を行った工程を複数回繰り返し、最後に図３５〜図３７を用いて説明を行った工程を行えば良い。この様な方法によれば、メモリセルの積層数を増やすごとに、単位メモリセル層数当たりの製造工程数が減少する。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。本実施形態において示した回路構成等も当然に適宜変更可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７０】
１０…第１のセルアレイ層、１１…第１の半導体層、１２…第１のゲート絶縁層、１３…第１の浮遊ゲート、１４…第１のゲート間絶縁層、１５…第１の制御ゲート、１６…第１の選択ゲート、１７…第１の選択ゲート線、１８、１９…第１の層間絶縁層、２０…第２のセルアレイ層、２１…第２の半導体層、２２…第２のゲート絶縁層、２３…第２の浮遊ゲート、２４…第２のゲート間絶縁層、２５…第２の制御ゲート、２６…第２の選択ゲート、２７…第２の選択ゲート線、２８、２９…第２の層間絶縁層、３０…絶縁体のベース、３１…ビット線コンタクト、３３…ワード線コンタクト、３４…選択ゲート線コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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