(57)【要約】【課題】  寄生バイポーラの生成を抑制しつつ、開発遅延を効果的に防止できるＥＳＤ保護検証装置を提供する。【解決手段】  回路図データを受け付ける回路図データ取得手段１１ａと、回路図データから外部端子を抽出する外部端子抽出手段１１ｂと、回路図データからＥＳＤ保護素子を抽出するＥＳＤ保護素子抽出手段１１ｃと、寄生バイポーラの発生する可能性のある２つの素子間の関係を規定した第１判定条件に基づき、第１判定条件を満たすＥＳＤ保護素子を対象素子として設定する第１判定手段１１ｄと、配置配線処理において、寄生バイポーラの発生しないように設定されたレイアウト条件を満たすように対象素子の配置処理を実行して、レイアウトデータを作成するレイアウト作成手段１１ｅと、レイアウトデータを出力するレイアウトデータ出力手段１１ｆと、を備える。【選択図】        図１
2013012096.tif 000002
【特許請求の範囲】
【請求項１】
レイアウトデータの生成に用いられる回路図データを受け付ける回路図データ取得手段と、
前記回路図データから、外部端子を抽出する外部端子抽出手段と、
前記回路図データから、抽出された前記外部端子に接続されたＥＳＤ保護素子を抽出するＥＳＤ保護素子抽出手段と、
寄生バイポーラの発生する可能性のある２つの素子間の関係を規定した第１判定条件に基づき、前記ＥＳＤ保護素子抽出手段によって抽出された前記ＥＳＤ保護素子の夫々について、前記第１判定条件を満たすか否かを判定する第１判定処理を実行し、前記第１判定条件を満たす前記ＥＳＤ保護素子を対象素子として設定する第１判定手段と、
前記回路図データに対する配置配線処理において、前記対象素子の夫々について、前記寄生バイポーラの発生しないように設定されたレイアウト条件を満たすように前記対象素子の配置処理を実行して、前記レイアウトデータを作成するレイアウト作成手段と、
前記レイアウト作成手段によって作成された前記レイアウトデータを出力するレイアウトデータ出力手段と、を備えることを特徴とするＥＳＤ保護検証装置。
【請求項２】
前記レイアウト作成手段が、前記対象素子の配置処理として、
前記対象素子を所定位置に配置する第１副配置処理と、
前記対象素子が前記レイアウト条件を満たすか否かを判定するレイアウト条件判定処理と、
前記レイアウト条件判定処理において、前記レイアウト条件を満たさないと判定された場合に、前記対象素子を以前に実行された前記副配置処理とは異なる位置に配置する第２副配置処理と、を実行可能に構成され、前記レイアウト条件判定処理において、前記レイアウト条件を満たすと判定されるまで、前記第２副配置処理及び前記レイアウト条件判定処理を繰り返し実行することを特徴とする請求項１に記載のＥＳＤ保護検証装置。
【請求項３】
前記第１判定手段が、前記第１判定処理の実行後、前記対象素子を構成するレイヤ領域の内、前記寄生バイポーラを構成する可能性のある前記レイヤ領域を特殊レイヤ領域として設定することを特徴とする請求項１または２に記載のＥＳＤ保護検証装置。
【請求項４】
前記寄生バイポーラの発生する可能性のある２つの素子間の関係として、前記ＥＳＤ保護素子の端子と他の素子の端子の端子関係を規定した判定条件テーブルを備え、
前記第１判定手段が、前記第１判定処理において、前記ＥＳＤ保護素子抽出手段によって抽出された前記ＥＳＤ保護素子の夫々について、当該ＥＳＤ保護素子と他の素子の関係が前記判定条件テーブルに規定された端子関係の何れかに合致する場合に、前記第１判定条件を満たすと判定し、前記ＥＳＤ保護素子の寄生バイポーラを構成する可能性のある端子を構成する前記レイヤ領域、及び、前記他の素子の寄生バイポーラを構成する可能性のある端子を構成する前記レイヤ領域を前記特殊レイヤ領域として設定することを特徴とする請求項３に記載のＥＳＤ保護検証装置。
【請求項５】
前記レイアウト条件が、前記寄生バイポーラを構成する可能性のある２つの前記特殊レイヤ領域の間の距離範囲を規定する第１距離条件を含むことを特徴とする請求項３または４に記載のＥＳＤ保護検証装置。
【請求項６】
前記寄生バイポーラの発生する可能性のある２つの素子間の関係として、前記ＥＳＤ保護素子の端子と他の素子の端子の端子関係を規定した判定条件テーブルを備え、
前記第１判定手段が、前記第１判定処理において、前記ＥＳＤ保護素子抽出手段によって抽出された前記ＥＳＤ保護素子の夫々について、当該ＥＳＤ保護素子と他の素子の関係が前記判定条件テーブルに規定された端子関係の何れかに合致する場合に、前記第１判定条件を満たすと判定することを特徴とする請求項１に記載のＥＳＤ保護検証装置。
【請求項７】
前記レイアウト条件が、前記ＥＳＤ保護素子と他の前記素子の間の距離範囲を規定する第２距離条件を含むことを特徴とする請求項１または６に記載のＥＳＤ保護検証装置。
【請求項８】
前記レイアウト条件が、配線処理において、前記外部端子と前記ＥＳＤ保護素子を直接的に接続する配線とその他の配線の重なりを禁止する重なり禁止条件を含むことを特徴とする請求項１〜７の何れか１項に記載のＥＳＤ保護検証装置。
【請求項９】
前記ＥＳＤ保護素子抽出手段による前記ＥＳＤ保護素子の抽出後、前記外部端子抽出手段により抽出された前記外部端子の全てに前記ＥＳＤ保護素子が接続されているか否かを判定する第２判定手段と、
前記ＥＳＤ保護素子抽出手段によって抽出された前記ＥＳＤ保護素子別に、前記ＥＳＤ保護素子の耐圧情報を取得し、前記ＥＳＤ保護素子の接続された前記外部端子にかかる電圧情報を取得し、前記耐圧情報と前記電圧情報に基づいて前記ＥＳＤ保護素子が適切であるか否かを判定する第３判定手段と、を備え、
前記第１判定手段が、前記第２判定手段により前記外部端子の全てに前記ＥＳＤ保護素子が接続されていると判定され、且つ、前記第３判定手段により前記ＥＳＤ保護素子の全てについて適切であると判定された場合に、前記第１判定処理を実行することを特徴とする請求項１〜８の何れか１項に記載のＥＳＤ保護検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、適切な耐性を備えるＥＳＤ保護素子の適切な配置を支援するためのレイアウトシステムに関する。
【背景技術】
【０００２】
半導体装置では、人体や他の外部装置等の静電気帯電物体から放電された静電気が、外部端子を通じて内部回路を破損させることがある。このため、半導体装置では、放電された静電気から内部回路を保護するために、例えば、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子を外部端子と内部回路を結ぶ配線上に配置している。
【０００３】
ＥＳＤ保護素子は、例えば、外部端子である入出力端子と電源端子の間、或いは、入出力端子とＧＮＤ端子間に接続されており、外部端子に放電された静電気を、電源端子やＧＮＤ端子にバイパスさせ、内部回路に静電気が放電されるのを防止している。このように構成することにより、半導体装置の内部回路は、静電気の放電による破壊から保護されることになる。
【０００４】
ＥＳＤ保護素子の配置に関する技術としては、例えば、回路図データから、外部端子別に、当該外部端子に直接接続される素子を抽出し、抽出された素子にＥＳＤ保護素子が含まれるか否かを判定する検証装置がある（例えば、特許文献１参照）。当該検証装置を用いれば、外部端子の夫々にＥＳＤ保護素子が設けられているか否かを判定することができるので、ＥＳＤ保護素子の配置し忘れを防止できる。
【０００５】
尚、ＥＳＤ保護素子を有効に働かせる為には、ＥＳＤ保護素子が正しく接続されていること、及び、ＥＳＤ保護素子が必要な耐性を備えていることが重要である。必要な耐性を備えるＥＳＤ保護素子の配置には、例えば、実績のあるＥＳＤ保護素子の再利用やＥＳＤ保護素子の自動生成が有効である。更に、ＥＳＤ保護素子が正しく接続され必要な耐性を備えているかを検証することが重要である。
【０００６】
ＥＳＤ保護素子が正しく接続され必要な耐性を備えているかを検証するための技術としては、例えば、レイアウトデータの作成後に、当該レイアウトデータに基づいて、ＥＳＤ保護素子を抽出し、ＥＳＤ保護素子と周辺素子及び外部端子との接続関係を検証し、ＥＳＤ保護素子の寸法が適切であるか否かを検証する検証装置がある（例えば、特許文献２参照）。当該検証装置を用いれば、ＥＳＤ保護素子が正しく接続されているか、及び、ＥＳＤ保護素子が適切な耐性（寸法）を備えているかを判定できる。
【０００７】
ところで、半導体装置では、レイアウトの配置配線処理を実行した後、ＥＳＤ保護素子の配置によっては、意図しない寄生バイポーラが生成されることがある。寄生バイポーラが生成されると、静電気が、ＥＳＤ保護素子ではなく、意図せずに形成された寄生バイポーラからなるＥＳＤサージ経路に流入して、ＥＳＤ破壊が発生する可能性がある。尚、ＥＳＤ保護素子の配置により偶発的に生成される寄生バイポーラについては、ＥＳＤ保護素子の配置処理後まで生成されるか否かが分からないことから、従来は、配置配線処理後のレイアウトデータに対し、寄生バイポーラが生成されているか否かを検証している。
【０００８】
寄生バイポーラの検証技術としては、例えば、レイアウトデータから寄生バイポーラを抽出し、デバイスシミュレータを用いて寄生バイポーラの回路パラメータを抽出し、当該回路パラメータを用いて回路シミュレータ（例えば、ＳＰＩＣＥ）により動作検証を行う検証装置がある（例えば、特許文献３参照）。
【０００９】
この検証装置では、回路シミュレータにより動作検証を行うので、静電気放電による誤動作等を検証でき、ＥＳＤ破壊が発生するのを効果的に防止できる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−５０２０９号公報
【特許文献２】特開平７−６５０４３号公報
【特許文献３】特開２００６−１３４９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した検証装置では、レイアウトにおける配置配線処理の実行後に、レイアウトデータに基づいて寄生バイポーラの検証を行っていることから、寄生バイポーラが生成されている場合には、寄生バイポーラに係る素子の配置修正処理を行い、再度、寄生バイポーラの検証を行う必要がある。即ち、寄生バイポーラが生成されなくなるまで、繰り返し配置修正処理と寄生バイポーラの検証を行う必要がある。
【００１２】
ここで、配置配線処理後の配置修正処理は、非常に手間と時間のかかる作業であることから、繰り返し配置修正処理が実行されると、開発遅延等を引き起こす可能性があった。
【００１３】
本発明は上記の問題に鑑みてなされたものであり、その目的は、レイアウトデータの生成後にＥＳＤ検証を行うことによるレイアウトのやり直しを低減して、寄生バイポーラの生成を抑制しつつ、開発遅延を効果的に防止できるＥＳＤ保護検証装置を提供する点にある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係るＥＳＤ保護検証装置は、レイアウトデータの生成に用いられる回路図データを受け付ける回路図データ取得手段と、前記回路図データから、外部端子を抽出する外部端子抽出手段と、前記回路図データから、抽出された前記外部端子に接続されたＥＳＤ保護素子を抽出するＥＳＤ保護素子抽出手段と、寄生バイポーラの発生する可能性のある２つの素子間の関係を規定した第１判定条件に基づき、前記ＥＳＤ保護素子抽出手段によって抽出された前記ＥＳＤ保護素子の夫々について、前記第１判定条件を満たすか否かを判定する第１判定処理を実行し、前記第１判定条件を満たす前記ＥＳＤ保護素子を対象素子として設定する第１判定手段と、前記回路図データに対する配置配線処理において、前記対象素子の夫々について、前記寄生バイポーラの発生しないように設定されたレイアウト条件を満たすように前記対象素子の配置処理を実行して、前記レイアウトデータを作成するレイアウト作成手段と、前記レイアウト作成手段によって作成された前記レイアウトデータを出力するレイアウトデータ出力手段と、を備えることを第１の特徴とする。
【００１５】
更に好ましくは、上記特徴のＥＳＤ保護検証装置は、前記レイアウト作成手段が、前記対象素子の配置処理として、前記対象素子を所定位置に配置する第１副配置処理と、前記対象素子が前記レイアウト条件を満たすか否かを判定するレイアウト条件判定処理と、前記レイアウト条件判定処理において、前記レイアウト条件を満たさないと判定された場合に、前記対象素子を以前に実行された前記副配置処理とは異なる位置に配置する第２副配置処理と、を実行可能に構成され、前記レイアウト条件判定処理において、前記レイアウト条件を満たすと判定されるまで、前記第２副配置処理及び前記レイアウト条件判定処理を繰り返し実行する。
【００１６】
更に好ましくは、上記特徴のＥＳＤ保護検証装置は、前記第１判定手段が、前記第１判定処理の実行後、前記対象素子を構成するレイヤ領域の内、前記寄生バイポーラを構成する可能性のある前記レイヤ領域を特殊レイヤ領域として設定する。
【００１７】
更に好ましくは、上記特徴のＥＳＤ保護検証装置は、前記寄生バイポーラの発生する可能性のある２つの素子間の関係として、前記ＥＳＤ保護素子の端子と他の素子の端子の端子関係を規定した判定条件テーブルを備え、前記第１判定手段が、前記第１判定処理において、前記ＥＳＤ保護素子抽出手段によって抽出された前記ＥＳＤ保護素子の夫々について、当該ＥＳＤ保護素子と他の素子の関係が前記判定条件テーブルに規定された端子関係の何れかに合致する場合に、前記第１判定条件を満たすと判定し、前記ＥＳＤ保護素子の寄生バイポーラを構成する可能性のある端子を構成する前記レイヤ領域、及び、前記他の素子の寄生バイポーラを構成する可能性のある端子を構成する前記レイヤ領域を前記特殊レイヤ領域として設定する。
【００１８】
更に好ましくは、上記特徴のＥＳＤ保護検証装置は、前記レイアウト条件が、前記寄生バイポーラを構成する可能性のある２つの前記特殊レイヤ領域の間の距離範囲を規定する第１距離条件を含む。
【００１９】
更に好ましくは、上記第１の特徴のＥＳＤ保護検証装置は、前記寄生バイポーラの発生する可能性のある２つの素子間の関係として、前記ＥＳＤ保護素子の端子と他の素子の端子の端子関係を規定した判定条件テーブルを備え、前記第１判定手段が、前記第１判定処理において、前記ＥＳＤ保護素子抽出手段によって抽出された前記ＥＳＤ保護素子の夫々について、当該ＥＳＤ保護素子と他の素子の関係が前記判定条件テーブルに規定された端子関係の何れかに合致する場合に、前記第１判定条件を満たすと判定する。
【００２０】
更に好ましくは、上記特徴のＥＳＤ保護検証装置は、前記レイアウト条件が、前記ＥＳＤ保護素子と他の前記素子の間の距離範囲を規定する第２距離条件を含む。
【００２１】
更に好ましくは、上記何れかの特徴のＥＳＤ保護検証装置は、前記レイアウト条件が、配線処理において、前記外部端子と前記ＥＳＤ保護素子を直接的に接続する配線とその他の配線の重なりを禁止する重なり禁止条件を含む。
【００２２】
更に好ましくは、上記何れかの特徴のＥＳＤ保護検証装置は、前記ＥＳＤ保護素子抽出手段による前記ＥＳＤ保護素子の抽出後、前記外部端子抽出手段により抽出された前記外部端子の全てに前記ＥＳＤ保護素子が接続されているか否かを判定する第２判定手段と、前記ＥＳＤ保護素子抽出手段によって抽出された前記ＥＳＤ保護素子別に、前記ＥＳＤ保護素子の耐圧情報を取得し、前記ＥＳＤ保護素子の接続された前記外部端子にかかる電圧情報を取得し、前記耐圧情報と前記電圧情報に基づいて前記ＥＳＤ保護素子が適切であるか否かを判定する第３判定手段と、を備え、前記第１判定手段が、前記第２判定手段により前記外部端子の全てに前記ＥＳＤ保護素子が接続されていると判定され、且つ、前記第３判定手段により前記ＥＳＤ保護素子の全てについて適切であると判定された場合に、前記第１判定処理を実行する。
【発明の効果】
【００２３】
上記特徴のＥＳＤ保護検証装置によれば、第１判定手段が、レイアウト実行前の回路図データから寄生バイポーラが発生する可能性のある対象素子を抽出し、レイアウト作成手段が、対象素子の配置処理毎に、当該対象素子の配置により寄生バイポーラが発生しないようにレイアウトを行う、即ち、配置配線処理の終了後ではなく、配置配線処理中に、配置修正を行うので、開発時間の増大を抑制できる。
【００２４】
具体的には、配置配線処理後に配置修正処理を行う場合、特に、面積に余裕がない半導体装置では、配置修正処理にかかるスペースを確保することが難しく、対象素子以外の素子を含めて大規模な修正が必要になる場合がある。これに対し、上記特徴のＥＳＤ保護検証装置によれば、第１判定手段により寄生バイポーラが発生する可能性のある対象素子を予め特定しておき、寄生バイポーラが生成されないように対象素子の配置処理を行うので、配置配線処理後の配置修正処理のような大幅な修正処理が必要なくなり、開発時間の増大を効果的に抑制できる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係るＥＳＤ保護検証装置の概略構成例を示す概略ブロック図である。
【図２】本発明に係るＥＳＤ保護検証装置の処理動作を示すフローチャートである。
【図３】本発明に係るＥＳＤ保護検証装置で用いる回路図データの一例を示す図である。
【図４】本発明に係るＥＳＤ保護検証装置で用いる回路図データの構造例を示す概略ブロック図である。
【図５】ＳＰＩＣＥネットリストの読み込み処理を示すフローチャートである。
【図６】ＥＳＤ保護素子の構成の一例を示す概略回路図である。
【図７】本発明に係るＥＳＤ保護検証装置で用いる判定条件テーブルの一例を示す表である。
【図８】本発明に係るＥＳＤ保護検証装置で用いる特殊レイヤ情報の一例を示す表である。
【図９】寄生バイポーラが発生する可能性のある特殊レイヤ領域の一例とその条件を模式的に示す概略ブロック図である。
【図１０】外部端子とＥＳＤ保護素子を直接的に接続する配線とその他の配線の重なりの例と、当該重なりを禁止する重なり禁止条件を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明に係るＥＳＤ保護検証装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００２７】
本発明装置の実施形態について、図１〜図９を基に説明する。
【００２８】
先ず、本発明装置１の構成について、図１を基に説明する。
【００２９】
図１に示すように、本発明装置１は、コンピュータ処理によりレイアウトの配置配線処理等を実行する演算処理手段１１と、ハードディスク等の不揮発性記憶装置及び演算処理手段１１における演算結果や各種ＤＢから取得した情報を一時的に記憶するＲＡＭ等で構成される記憶手段１２を備えて構成されている。
【００３０】
記憶手段１２は、回路図データとして、ＳＰＩＣＥ形式のネットリストを記憶する回路図データ記憶部１２ａ、本発明装置１によって作成されるレイアウトデータを記憶するレイアウトデータ記憶部１２ｂ、寄生バイポーラの発生する可能性のある２つの素子間の関係として、ＥＳＤ保護素子の端子と他の素子の端子の端子関係を規定した判定条件テーブルを記憶する判定条件テーブル記憶部１２ｃ、過去に使用実績があるＥＳＤ保護素子のレイアウトデータを記憶したＥＳＤライブラリ１２ｄ、及び、各素子のレイアウトデータを記憶したセルライブラリ１２ｅを備えて構成されている。尚、本実施形態では、ＳＰＩＣＥ形式のネットリストを用いる場合について説明するが、これに限るものではなく、レイアウトデータの生成に用いられる回路図データであればよい。
【００３１】
本実施形態では、回路図データとしてのネットリストには、トランジスタや容量素子、抵抗素子等の各素子について、各端子に接続される配線を示す接続情報や素子寸法、耐圧情報等の素子情報が記載されている。更に、外部端子について、接続される配線を示す接続情報や印加電圧の電圧値を示す電圧情報等の端子情報が記載されている。尚、本実施形態では、ネットリストに素子情報や端子情報が含まれる場合を想定しているが、これらの情報については、素子情報及び端子情報を記憶した外部ファイルを用意しておき、当該外部ファイルを利用するように構成しても良い。
【００３２】
演算処理手段１１は、レイアウトデータの生成に用いられる回路図データを受け付ける回路図データ取得手段１１ａと、回路図データから、外部端子を抽出する外部端子抽出手段１１ｂと、回路図データから、抽出された外部端子に接続されたＥＳＤ保護素子を抽出するＥＳＤ保護素子抽出手段１１ｃと、寄生バイポーラの発生する可能性のある２つの素子間の関係を規定した第１判定条件に基づき、ＥＳＤ保護素子抽出手段１１ｃによって抽出されたＥＳＤ保護素子の夫々について、第１判定条件を満たすか否かを判定する第１判定処理を実行し、第１判定条件を満たすＥＳＤ保護素子を対象素子として設定する第１判定手段１１ｄと、回路図データに対する配置配線処理において、対象素子の夫々について、寄生バイポーラの発生しないように設定されたレイアウト条件を満たすように対象素子の配置処理を実行して、レイアウトデータを作成するレイアウト作成手段１１ｅと、レイアウト作成手段１１ｅによって作成されたレイアウトデータを出力するレイアウトデータ出力手段１１ｆと、を備えている。本実施形態では、回路図データ取得手段１１ａ、外部端子抽出手段１１ｂ、ＥＳＤ保護素子抽出手段１１ｃ、第１判定手段１１ｄ、レイアウト作成手段１１ｅ、及び、レイアウトデータ出力手段１１ｆは、各手段を実現するソフトウェアで構成されている。
【００３３】
本実施形態の演算処理手段１１は、更に、ＥＳＤ保護素子抽出手段１１ｃによるＥＳＤ保護素子の抽出後、外部端子抽出手段１１ｂにより抽出された外部端子の全てにＥＳＤ保護素子が接続されているか否かを判定する第２判定手段１１ｇと、ＥＳＤ保護素子抽出手段１１ｃによって抽出されたＥＳＤ保護素子別に、ＥＳＤ保護素子の耐圧情報を取得し、ＥＳＤ保護素子の接続された外部端子にかかる電圧情報を取得し、耐圧情報と電圧情報に基づいてＥＳＤ保護素子が適切であるか否かを判定する第３判定手段１１ｈと、を備えている。
【００３４】
尚、本実施形態では、第１判定手段１１ｄが、第１判定処理の実行後、対象素子を構成するレイヤ領域の内、寄生バイポーラを構成する可能性のあるレイヤ領域を特殊レイヤ領域として設定するように構成されている。
【００３５】
また、本実施形態では、レイアウト作成手段１１ｅは、市販のレイアウトツールであるネットドリブンエディタ及びリアルタイムＤＲＣ、例えば、Ｃａｄｅｎｃｅ社のＶｉｒｔｕｏｓｏＸＬ及びＤＲＤや、ジーダット社のｉｓｍｏ及びｉＤＲＣ等を利用して構成されている。尚、利用する市販ツールはこれらに限られるものではなく、本発明装置１が配置配線処理を実行する機能を備えていても良い。レイアウト作成手段１１ｅは、回路図データの素子情報及び端子情報に基づいて、回路を構成する素子の夫々について、対応するレイアウトデータをセルライブラリ１２ｅから取得し、レイヤ領域の追加や変形などを適宜実行しながら配置する配線処理と、配線を引く配線処理とを実行する。
【００３６】
次に、本発明装置１の処理動作について、図２〜図９を基に説明する。ここで、図２は、本発明装置１の処理動作を示すフローチャートである。
【００３７】
本発明装置１は、先ず、回路図データにおいて適切なＥＳＤ保護素子が正しく接続されているかを検証する回路図データ検証処理（ステップ＃１０）を実行する。
【００３８】
具体的には、先ず、回路図データ取得手段１１ａが、回路図データとして、ＳＰＩＣＥ形式のネットリスト等、トランジスタレベルのネットリストを受け付け、記憶手段１２に記憶する（ステップ＃１１）。尚、本実施形態では、回路図データ取得手段１１ａが、回路図作成装置から回路図データを取得する場合を想定しているが、これに限るものではない。
【００３９】
ここで、図３は、ＳＰＩＣＥネットリストの記述例を、図４は、図３に示すＳＰＩＣＥネットリストの階層構造を示している。本実施形態では、ネットリストが階層構造を有している場合を想定しており、最上位階層ＴＯＰ内に、内部回路ＢＬＯＣＫＡ、ＢＬＯＣＫＢが構成されている。最上位階層ＴＯＰの端子Ｔ１〜Ｔｎは外部端子であり、内部回路ＢＬＯＣＫＡの端子ＴＡ１〜ＴＡｉ、内部回路ＢＬＯＣＫＢの端子ＴＢ１〜ＴＢｊは内部端子である。ＥＳＤ保護素子抽出手段１１ｃは、図３及び図４のネットリストでは、外部端子Ｔ１から引かれている配線に接続されているＥＳＤ保護素子Ｍ１、Ｍ２、外部端子Ｔ２から引かれている配線に接続されているＥＳＤ保護素子Ｍ３、Ｍ４等、最上位階層ＴＯＰだけでなく下位階層である内部回路ＢＬＯＣＫＡ、ＢＬＯＣＫＢにある全てのＥＳＤ保護素子を抽出する。本実施形態では、ＥＳＤ保護素子抽出手段１１ｃは、更に、図３に示す回路図データから、抽出されたＥＳＤ保護素子の素子情報を取得する。
【００４０】
図５（ａ）は、回路図データの一例であるＳＰＩＣＥネットリストの読み込み処理を示すフローチャートである。本実施形態の回路図データ取得手段１１ａは、ネットリストとしてＳＰＩＣＥネットリストを受け付けた場合、先ず、ファイルを開き（ステップ＃１０１）、先頭行から一行ずつ読み込む（ステップ＃１０２）。読み込んだ行が最終行の場合は処理を終了する（ステップ＃１０２でＹＥＳ分岐）。
【００４１】
最終行ではない場合（ステップ＃１０２でＮＯ分岐）、先頭ワードが“．ＳＵＢＣＫＴ”の場合は（ステップ＃１０３で．ＳＵＢＣＫＴ分岐）、ＳＵＢＣＫＴをセットし（ステップ＃１０４）、ＳＵＢＣＫＴテーブルを作成する。ＳＵＢＣＫＴテーブルには、図５（ｂ）に示すように、名称情報Ｎａｍｅ及びピン情報Ｔｅｒｍが記憶される。ステップ＃１０３において、先頭ワードがＭＱＤＲＣの何れかである場合は（ステップ＃１０３で素子分岐）、素子テーブルを作成し（ステップ＃１０５）、ＳＵＢＣＫＴテーブルに名称Ｉｎｓｔａｎｃｅを記憶する（ステップ＃１０６）。素子テーブルには、名称Ｎａｍｅ（ＳＵＢＣＫＴテーブルのＩｎｓｔａｎｃｅ）、ピン情報Ｔｅｒｍ、素子属性Ｐｒｏｐｅｒｔｙ、登録されているＳＵＢＣＫＴ情報Ｓｕｂｃｋｔを記憶する。ステップ＃１０３において、先頭ワードが“．ＥＮＤ”である場合は（ステップ＃１０３でＥＮＤ分岐）、ＳＵＢＣＫＴを解除する（ステップ＃１０７）。尚、図５（ａ）では明記していないが、先頭ワードがＶ、Ｉで始まるＳＰＩＣＥ用信号源、或いは、“．ＯＰＴ”等のＳＰＩＣＥ専用文や注釈行については、ステップ＃１０３で省く処理を行っている。
【００４２】
続いて、図２に示すように、外部端子抽出手段１１ｂが、回路図データから、外部端子を抽出し、外部端子の端子情報を取得する（ステップ＃１２）。更に、ＥＳＤ保護素子抽出手段１１ｃが、回路図データから、抽出された外部端子に接続されたＥＳＤ保護素子を抽出する（ステップ＃１３）。
【００４３】
引き続き、本発明装置１の第２判定手段１１ｇが、回路図データの接続情報に基づいて、外部端子の全てにＥＳＤ保護素子が接続されているか否かを検証する（ステップ＃１４）。第２判定手段１１ｇは、全ての外部端子にＥＳＤ保護素子が接続されていない場合（ステップ＃１４でＮＯ分岐）、エラーを出力し、処理を終了する（ステップ＃１７）。
【００４４】
ステップ＃１４において、全ての外部端子にＥＳＤ保護素子が接続されていると判定された場合は（ステップ＃１４でＹＥＳ分岐）、本発明装置１の第３判定手段１１ｈが、ＥＳＤ保護素子別に、回路図データから、ＥＳＤ保護素子の耐圧情報とＥＳＤ保護素子の接続された外部端子の電圧情報を取得し、取得した耐圧情報と電圧情報に基づいてＥＳＤ保護素子が適切であるか否かを検証する（ステップ＃１５）。尚、ここでは、ＥＳＤ保護素子は、低耐圧、中耐圧、高耐圧の３種類が用意されている。本実施形態では、第３判定手段１１ｈは、回路図データに与えられた情報から電圧情報を取得し、当該電圧情報から必要な素子寸法を求め、接続されているＥＳＤ保護素子の寸法が必要な素子寸法を備えているかを判定する。第３判定手段１１ｈは、必要な素子寸法を備えていないＥＳＤ保護素子がある場合は（ステップ＃１５でＮＧ分岐）、エラーを出力し、処理を終了する（ステップ＃１７）。
【００４５】
ステップ＃１５において、全てのＥＳＤ保護素子が適切な素子寸法を備えていると判定された場合は（ステップ＃１５でＯＫ分岐）、本発明装置１は、ＥＳＤ保護素子が正しく接続されているか否かを検証する（ステップ＃１６）。ここで、図６は、ＥＳＤ保護素子の接続構成の例を示している。本発明装置１は、接続誤りのあるＥＳＤ保護素子がある場合は（ステップ＃１６でＮＧ分岐）、エラーを出力し、処理を終了する（ステップ＃１７）。
【００４６】
ステップ＃１４において、第２判定手段１１ｇにより外部端子の全てにＥＳＤ保護素子が接続されていると判定され、且つ、ステップ＃１５において、第３判定手段１１ｈによりＥＳＤ保護素子の全てについて適切であると判定され、更に、ステップ＃１６において、ＥＳＤ保護素子の接続構成が正しいと判定されると、本発明装置１は、図２に示すように、寄生バイポーラが発生する可能性のあるＥＳＤ保護素子のレイヤ領域を特定する前処理を行う（ステップ＃２０）。
【００４７】
具体的には、先ず、本発明装置１は、ＥＳＤ保護素子について、後述する配置配線処理（ステップ＃３０）において使用するレイアウトセルをＥＳＤライブラリ１２ｄから選択する（ステップ＃２１）。
【００４８】
引き続き、第１判定手段１１ｄが、第１判定処理において、ＥＳＤ保護素子抽出手段１１ｃによって抽出されたＥＳＤ保護素子の夫々について、当該ＥＳＤ保護素子と他の素子の関係が判定条件テーブルに規定された端子関係の何れかに合致する場合に、第１判定条件を満たすと判定して対象素子として設定し、ＥＳＤ保護素子の寄生バイポーラを構成する可能性のある端子を構成するレイヤ領域、及び、他の素子の寄生バイポーラを構成する可能性のある端子を構成するレイヤ領域を特殊レイヤ領域として設定する（ステップ＃２２）。
【００４９】
ここで、図７は、判定条件テーブルの一例を示しており、２つのＭＯＳトランジスタの端子関係を示している。図７において、Ｄはドレイン端子、Ｇはゲート端子、Ｓはソース端子、Ｂはバックゲート端子であり、“○”は、近接配置された場合に寄生バイポーラが発生する可能性のある端子を示している。例えば、図７では、検証対象のＥＳＤ保護素子と他の素子が何れも５Ｖ−ＮＭＯＳである場合、ＥＳＤ保護素子のドレイン端子と他の素子のドレイン端子は、近接配置されると寄生バイポーラが発生する可能性があるとしている。従って、検証対象のＥＳＤ保護素子と他の素子が何れも５Ｖ−ＮＭＯＳの場合、検証対象のＥＳＤ保護素子のドレイン端子を構成するレイヤ領域と他の素子のドレイン端子を構成するレイヤ領域を特殊レイヤ領域として設定する。
【００５０】
更に、第１判定手段１１ｄは、設定した特殊レイヤ領域を特定するための特殊レイヤ情報を回路図データに書き込む（ステップ＃２３）。尚、本実施形態では、特殊レイヤ情報を回路図データに書き込む場合について説明するが、他のファイルに書き込むように構成しても良い。ここで、図８は、回路図データに書き込む特殊レイヤ情報の一例を示しており、ＥＳＤ保護素子のインスタンス名、特殊レイヤＩＤ、ステップ＃２１で選択したレイアウトセルを特定するためのレイアウトセル情報、及び、特殊レイヤ領域を特定するための情報が記載されている。尚、図８では、特殊レイヤ領域を特定するための情報は、レイアウトセル内における特殊レイヤ領域の位置であり、レイアウトセルの原点からの座標で示されている。
【００５１】
続いて、配置配線処理（ステップ＃３０）を行う。
【００５２】
配置処理において、特殊レイヤ領域を備える対象素子の配置処理を行う場合（ステップ＃３１でＹＥＳ分岐）、本発明装置１のレイアウト作成手段１１ｅは、先ず、対象素子を所定位置に配置する第１副配置処理を実行する（ステップ＃３２）。
【００５３】
第１副配置処理では、ステップ＃２１において回路図データに記憶したセル情報に基づいて、ＥＳＤライブラリ１２ｄからレイアウトセルを取得し、ステップ＃２３で設定した特殊レイヤ領域の情報を取得する。これにより、ＥＳＤ保護素子のレイアウト構造が決定される。レイアウト作成手段１１ｅは、ＥＳＤ保護素子を、決定されたレイアウト構造でチップ上に配置する。
【００５４】
引き続き、レイアウト作成手段１１ｅは、対象素子がレイアウト条件を満たすか否かを判定するレイアウト条件判定処理を実行する（ステップ＃３３）。尚、レイアウト条件は、寄生バイポーラを構成する可能性のある２つの特殊レイヤ領域の間の距離範囲を規定する第１距離条件を想定している。
【００５５】
ここで、図９は、寄生バイポーラが発生する可能性のある特殊レイヤ領域が設定されたＥＳＤ保護素子の例を示している。ここでは、同一のＰウェルに形成されるＮ型拡散層Ｎ１及びＮ型拡散層Ｎ２が特殊レイヤ領域として設定されており、特殊レイヤ領域Ｎ１と特殊レイヤ領域Ｎ２の最短距離が第１距離条件で示す距離範囲内の場合は、レイアウト条件を満たさないと判定し、Ｎ型拡散層Ｎ１及びＮ型拡散層Ｎ２の間の最短距離が第１距離条件で示す距離範囲外の場合は、レイアウト条件を満たすと判定する。２つの特殊レイヤ領域の間の距離を、第１距離条件で示す距離範囲より大きくすることで、寄生バイポーラ素子を形成する可能性のある特殊レイヤ領域同士の近接配置が少なくなり、寄生バイポーラの生成を抑制できる。寄生バイポーラが発生し難い条件で配置処理を行うことから、寄生バイポーラの発生を効果的に防止して、寄生バイポーラの発生による配置配線終了後の配置修正処理を実行しないか実行回数を少なくすることができる。
【００５６】
レイアウト作成手段１１ｅは、レイアウト条件判定処理において、レイアウト条件を満たさないと判定された場合（ステップ＃３３でＮＧ分岐）、対象素子の再配置を行う第２副配置処理（ステップ＃３２）を実行する。尚、レイアウト作成手段１１ｅは、対象素子の配置処理が終了するまで、対象素子の副配置処理の実行結果を記憶しておき、各副配置処理において異なる位置に配置されるようにする。
【００５７】
レイアウト作成手段１１ｅは、レイアウト条件判定処理（ステップ＃３３）において、レイアウト条件を満たすと判定された場合（ステップ＃３３でＯＫ分岐）、対象素子の配置処理を終了する。
【００５８】
レイアウト作成手段１１ｅは、配置処理において、対象素子以外の素子については（ステップ＃３１でＹＥＳ分岐）、通常の配置処理を実行する（ステップ＃３４）。
【００５９】
レイアウト作成手段１１ｅによる配置配線処理（ステップ＃３０）が終了すると、レイアウトデータ出力手段１１ｆが、レイアウト作成手段１１ｅによって作成されたレイアウトデータを出力し（ステップ＃４０）、処理を終了する。
【００６０】
〈別実施形態〉
〈１〉上記実施形態では、レイアウト条件として、２つの特殊レイヤ領域の間の距離範囲を規定したが、これに限るものではない。第１判定手段１１ｄによって第１判定条件を満たすと判定されたＥＳＤ保護素子と他の素子の間の距離範囲を設定するように構成しても良い。距離範囲は、寄生バイポーラが発生しない十分な距離に設定する。この場合には、第１判定手段１１ｄは、特殊レイヤ領域を発生させる必要がなくなる。
【００６１】
〈２〉上記実施形態において、レイアウト条件が、配線処理において、外部端子とＥＳＤ保護素子を直接的に接続する配線とその他の配線の重なりを禁止する重なり禁止条件を含むように構成しても良い。
【００６２】
具体的には、図１０（ａ）に示すような、外部端子Ｔ１とＥＳＤ保護素子を直接的に接続する配線ＮＥＴ１がある場合、他の配線ＮＥＴＸの重なりを禁止するために、ステップ＃２０において、重なり禁止条件情報を回路図データに記憶する。図１０（ｂ）は、重なり禁止条件情報の一例を示しており、端子名、配線名、及び、特殊レイヤＩＤを記載した重なり禁止条件情報を記憶している。尚、重なり禁止条件情報は、回路図データではなく外部ファイルに記憶するように構成しても良い。
【００６３】
この場合、レイアウト手段による配置配線処理（ステップ＃３０）の配線処理において、重なり禁止条件が満たされているか否かを判定し、外部端子とＥＳＤ保護素子を直接的に接続する配線に他の配線が重なっている場合には、外部端子とＥＳＤ保護素子を直接的に接続する配線に他の配線が重ならないように、再度、配線処理を行う。
【００６４】
〈３〉上記実施形態では、第１判定処理において、ＥＳＤ保護素子と他の素子の端子関係、即ち、ＥＳＤ保護素子同士の端子関係、及び、ＥＳＤ保護素子と内部素子との端子関係を判定したが、内部素子同士の端子関係についても第１判定処理を行うように構成し、第１判定条件を満たす内部素子について特殊レイヤ領域を設定するように構成しても良い。また、この場合において、レイアウト条件は、２つの特殊レイヤ領域の間の距離範囲ではなく、２つの内部素子の間の距離範囲を設定しても良い。
【符号の説明】
【００６５】
１      本発明に係るＥＳＤ保護検証装置
１１    演算処理手段
１１ａ  回路図データ取得手段
１１ｂ  外部端子抽出手段
１１ｃ  ＥＳＤ保護素子抽出手段
１１ｄ  第１判定手段
１１ｅ  レイアウト作成手段
１１ｆ  レイアウトデータ出力手段
１１ｇ  第２判定手段
１１ｈ  第３判定手段
１２    記憶手段
１２ａ  回路図データ記憶部
１２ｂ  レイアウトデータ記憶部
１２ｃ  判定条件テーブル記憶部
１２ｄ  ＥＳＤライブラリ
１２ｅ  セルライブラリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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