(57)【要約】【課題】グローバルシャッタを採用したイメージセンサの感度を高め、かつ、適切にノイズを抑制することができるようにする。【解決手段】光電変換により生じた電荷を蓄積する受光部と、前記受光部と接続されたＭＯＳキャパシタ構造の信号蓄積部と、前記ＭＯＳキャパシタのゲート電極が接続される信号出力部とを有する単位画素が複数配置される。【選択図】図５
2013225734.tif 000002
【特許請求の範囲】
【請求項１】
光電変換により生じた電荷を蓄積する受光部と、
前記受光部と接続されたＭＯＳキャパシタ構造の信号蓄積部と、
前記ＭＯＳキャパシタのゲート電極が接続される信号出力部とを有する単位画素が複数配置された
固体撮像素子。
【請求項２】
前記信号出力部は、トランジスタにより構成され、前記単位画素が複数配置された画素アレイの垂直信号線に、前記信号蓄積部に蓄積された電荷に応じて生じる前記ゲート電極の電位の変化に基づく信号を出力する
請求項１に記載の固体撮像素子。
【請求項３】
前記受光部と前記信号蓄積部は、転送トランジスタを介して接続され、
前記受光部に蓄積された電荷が前記転送トランジスタを介して転送された後に、前記信号蓄積部の電荷が空乏化される
請求項２に記載の固体撮像素子。
【請求項４】
前記転送トランジスタを高電位とし、前記ＭＯＳキャパシタのゲート電極を低電位とすることで、前記信号蓄積部に蓄積された電荷が前記受光部を介して排出されることにより、前記信号蓄積部の電荷が空乏化される
請求項３に記載の固体撮像素子。
【請求項５】
前記ＭＯＳキャパシタのゲート電極に接続される空乏化用トランジスタをさらに備え、
前記空乏化用トランジスタを高電位とし、前記ＭＯＳキャパシタのゲート電極を低電位とすることで、前記信号蓄積部に蓄積された電荷が排出されることにより、前記信号蓄積部の電荷が空乏化される
請求項３に記載の固体撮像素子。
【請求項６】
前記単位画素から出力される信号の信号成分とリセット成分との差分を検出するＣＤＳ処理が行われる場合、
前記ＣＤＳ処理におけるＤ相サンプリング期間の終了後であり、Ｐ相サンプリング期間の開始前に、前記信号蓄積部の電荷が空乏化される
請求項３に記載の固体撮像素子。
【請求項７】
前記ＭＯＳキャパシタのゲート電極に負バイアスを印加する電位制御部をさらに備える
請求項６に記載の固体撮像素子。
【請求項８】
前記電位制御部は、
前記Ｐ相サンプリング期間の終了後に前記ＭＯＳキャパシタのゲート電極に負バイアスを印加する
請求項７に記載の固体撮像素子。
【請求項９】
前記複数の単位画素の全てにおいて、前記受光部に蓄積された電荷を排出する電子シャッタ動作が同時に行われ、
前記複数の単位画素の全てにおいて、同一の露光期間に対応して前記受光部に蓄積された電荷が前記信号蓄積部に転送され、
前記画素アレイにおける前記単位画素の配置位置に応じて異なる読み出し時刻までの間、前記信号蓄積部に蓄積された電荷が保持される
請求項３に記載の固体撮像素子。
【請求項１０】
前記ＭＯＳキャパシタは、埋め込みチャネルＭＯＳとして構成され、チャネル表面のポテンシャルを低くし、表面から離れた位置にポテンシャルの深い領域を形成し、信号電荷を蓄積する
請求項３に記載の固体撮像素子。
【請求項１１】
前記ＭＯＳキャパシタが、接合型ＦＥＴにより構成される
請求項３に記載の固体撮像素子。
【請求項１２】
光電変換により生じた電荷を蓄積する受光部と、
前記受光部と接続されたＭＯＳキャパシタ構造の信号蓄積部と、
前記ＭＯＳキャパシタのゲート電極が接続される信号出力部とを有する単位画素が複数配置された固体撮像素子を備える
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置および電子機器に関し、特に、イメージセンサにより、自然で美しい画像を取得することができるようにする固体撮像装置および電子機器に関する。
【背景技術】
【０００２】
近年、撮像素子としてＣＭＯＳイメージセンサが広く用いられている。しかしながら、ＣＭＯＳイメージセンサは、一般に画素ごとに順次読み出されるため、画像全体の同時性を実現できない。
【０００３】
すなわち、ＣＭＯＳイメージセンサでは、光電変換部で生成しかつ蓄積した光電荷を、画素毎または行毎に順次走査して読み出す動作が行われる。この順次走査の場合、つまり、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始、および終了を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。
【０００４】
この種の画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイの中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。
【０００５】
電子シャッタとしてグローバルシャッタを採用したイメージセンサは、画素内に、例えば、半導体メモリによる電荷蓄積部が設けられている。グローバルシャッタを採用したイメージセンサでは、フォトダイオードから電荷を一斉に半導体メモリに転送して蓄積し、そののち順次読みだすことにより、画像全体の同時性を確保している（例えば、特許文献１参照）。
【０００６】
すなわち、ＣＭＯＳイメージセンサにおいて、グローバルシャッタを採用する場合、シャッタがオフしてから読み出しが開始されるまでの時間、受光した信号を蓄積する領域が必要となる。このため、画素の微細化が進む中で受光面積や蓄積面積の減少に伴う、感度やダイナミックレンジの低下を招きやすい。
【０００７】
このため、例えば、フローティングフュージョン（ＦＤ）を蓄積領域として用いることにより、受光面積や蓄積面積の減少を回避するなどの提案がなされている。
【０００８】
さらに、フローティングディフュージョン（ＦＤ）と、電荷蓄積部としてのフローティングゲート（ＦＧ）を有し、ゲート電極ＣＧがフローティングディフュージョンＦＤに接続されたトランジスタＭＴとを有するイメージセンサも提案されている（例えば、特許文献２参照）。これにより、グローバルシャッタとローリングシャッタを両立させ、画素部内に設けるトランジスタ数を最少で３つにすることができ、例えば、画素部を微細化することが容易となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１０３６４７号公報
【特許文献２】特開２０１０−２２６３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＦＤを蓄積領域として用いる場合、ピニングが出来ず、高濃度の不純物による結晶欠陥による欠陥や暗電流が画質を劣化させる。さらに、リセットから読み出しまでの時間が長く、ＣＤＳ(Correlated Double Sampling；相関２重サンプリング)による雑音除去も困難となる。
【００１１】
また、例えば、ＣＭＤ(Charge Modulation Device)技術を用いてＦＧ読み出しを実現する提案もあるが、素子構造が複雑であり、フォトダイオードの蓄積部にＳ/Ｄが近接ことに起因する結晶欠陥や暗電流が増大しやすい。
【００１２】
本技術はこのような状況に鑑みて開示するものであり、グローバルシャッタを採用したイメージセンサの感度を高め、かつ、適切にノイズを抑制することができるようにするものである。
【課題を解決するための手段】
【００１３】
本技術の第１の側面は、光電変換により生じた電荷を蓄積する受光部と、前記受光部と接続されたＭＯＳキャパシタ構造の信号蓄積部と、前記ＭＯＳキャパシタのゲート電極が接続される信号出力部とを有する単位画素が複数配置された固体撮像素子である。
【００１４】
前記信号出力部は、トランジスタにより構成され、前記単位画素が複数配置された画素アレイの垂直信号線に、前記信号蓄積部に蓄積された電荷に応じて生じる前記ゲート電極の電位の変化に基づく信号を出力するようにすることができる。
【００１５】
前記受光部と前記信号蓄積部は、転送トランジスタを介して接続され、前記受光部に蓄積された電荷が前記転送トランジスタを介して転送された後に、前記信号蓄積部の電荷が空乏化されるようにすることができる。
【００１６】
前記転送トランジスタを高電位とし、前記ＭＯＳキャパシタのゲート電極を低電位とすることで、前記信号蓄積部に蓄積された電荷が前記受光部を介して排出されることにより、前記信号蓄積部の電荷が空乏化されるようにすることができる。
【００１７】
前記ＭＯＳキャパシタのゲート電極に接続される空乏化用トランジスタをさらに備え、前記空乏化用トランジスタを高電位とし、前記ＭＯＳキャパシタのゲート電極を低電位とすることで、前記信号蓄積部に蓄積された電荷が排出されることにより、前記信号蓄積部の電荷が空乏化されるようにすることができる。
【００１８】
前記単位画素から出力される信号の信号成分とリセット成分との差分を検出するＣＤＳ処理が行われる場合、前記ＣＤＳ処理におけるＤ相サンプリング期間の終了後であり、Ｐ相サンプリング期間の開始前に、前記信号蓄積部の電荷が空乏化されるようにすることができる。
【００１９】
前記ＭＯＳキャパシタのゲート電極に負バイアスを印加する電位制御部をさらに備えるようにすることができる。
【００２０】
前記電位制御部は、前記Ｐ相サンプリング期間の終了後に前記ＭＯＳキャパシタのゲート電極に負バイアスを印加するようにすることができる。
【００２１】
前記複数の単位画素の全てにおいて、前記受光部に蓄積された電荷を排出する電子シャッタ動作が同時に行われ、前記複数の単位画素の全てにおいて、同一の露光期間に対応して前記受光部に蓄積された電荷が前記信号蓄積部に転送され、前記画素アレイにおける前記単位画素の配置位置に応じて異なる読み出し時刻までの間、前記信号蓄積部に蓄積された電荷が保持されるようにすることができる。
【００２２】
前記ＭＯＳキャパシタは、埋め込みチャネルＭＯＳとして構成され、チャネル表面のポテンシャルを低くし、表面から離れた位置にポテンシャルの深い領域を形成し、信号電荷を蓄積するようにすることができる。
【００２３】
前記ＭＯＳキャパシタが、接合型ＦＥＴにより構成されるようにすることができる。
【００２４】
本発明の第２の側面は、光電変換により生じた電荷を蓄積する受光部と、前記受光部と接続されたＭＯＳキャパシタ構造の信号蓄積部と、前記ＭＯＳキャパシタのゲート電極が接続される信号出力部とを有する単位画素が複数配置された固体撮像素子を備える電子機器である。
【００２５】
本技術の第１の側面および第２の側面においては、光電変換により生じた電荷を蓄積する受光部が、ＭＯＳキャパシタ構造の信号蓄積部と接続され、前記ＭＯＳキャパシタのゲート電極が信号出力部と接続された単位画素が複数配置される。
【発明の効果】
【００２６】
本技術によれば、グローバルシャッタを採用したイメージセンサの感度を高め、かつ、適切にノイズを抑制することができる。
【図面の簡単な説明】
【００２７】
【図１】ＦＤとＭｅｍを有するＣＭＯＳイメージセンサの動作概念図である
【図２】ＦＤを蓄積領域として用いるＣＭＯＳイメージセンサの動作概念図である。
【図３】ＣＭＤイメージセンサの動作概念図である。
【図４】本技術に係るＣＭＯＳイメージセンサの動作概念図である。
【図５】本技術の一実施の形態に係るＣＭＯＳイメージセンサの１つの単位画素の構成例を示す図である。
【図６】図５を参照して上述した単位画素の等価回路図である。
【図７】ＦＤとＭｅｍを有するＣＭＯＳイメージセンサにおける単位画素の等価回路である。
【図８】図５または図６に示される単位画素における露光期間、保持期間、および、読み出し期間を説明するタイミングチャートである。
【図９】単位画素駆動処理を説明するフローチャートである。
【図１０】本技術を適用した単位画素の基板上でのレイアウトの例を示す図である。
【図１１】従来の単位画素の基板上でのレイアウトの例を示す図である。
【図１２】本技術を適用した単位画素を用いて、画素共有の構成を採用した場合の基板上でのレイアウトの例を示す図である。
【図１３】図１２の点線で囲まれた部分の等価回路の例を示す回路図である。
【図１４】本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
【００２９】
最初にグローバルシャッタ機構について説明する。
【００３０】
ＣＭＯＳイメージセンサでは、光電変換部で生成しかつ蓄積した光電荷を、画素毎または行毎に順次走査して読み出す動作が行われる。この順次走査の場合、つまり、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始、および終了を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。
【００３１】
この種の画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイの中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。
【００３２】
電子シャッタとしてグローバルシャッタを採用したイメージセンサは、画素内に、例えば、半導体メモリによる電荷蓄積部が設けられている。グローバルシャッタを採用したイメージセンサでは、フォトダイオードから電荷を一斉に半導体メモリに転送して蓄積し、そののち順次読みだすことにより、画像全体の同時性を確保している。
【００３３】
すなわち、ＣＭＯＳイメージセンサにおいて、グローバルシャッタを採用する場合、シャッタがオフ（露光期間が終了）してから読み出しが開始されるまでの時間、受光した電荷に対応する信号を蓄積（保持）する領域が必要となる。
【００３４】
図１は、フローティングディフュージョン（ＦＤ）と半導体メモリ（Ｍｅｍ）を有するＣＭＯＳイメージセンサの動作概念図である。
【００３５】
図１（ａ）に示されるように、露光期間においては、フォトダイオード（ＰＤ）に電荷が蓄積される。図中においては、ハッチングされた領域が蓄積された電荷を表している。なお、電子シャッタ時に、ＰＤの電荷がＰＤに接続されたトランジスタのオーバーフローゲート（ＯＦＧ）から排出される。
【００３６】
図１（ｂ）に示されるように、保持期間においては、Ｍｅｍに電荷が保持される。なお、露光期間の終了時に、転送トランジスタ（ＴＲ）を介してＰＤに蓄積されていた電荷がＭｅｍに転送される。
【００３７】
図１（ｃ）に示されるように、読み出し期間においては、ＦＤに蓄積された電荷に対応する電圧が信号として読み出される。なお、保持期間の終了時に、転送トランジスタ（ＴＧ）を介してＭｅｍに蓄積されていた電荷がＦＤに転送される。
【００３８】
ＦＤとＭｅｍを有するＣＭＯＳイメージセンサの場合、このようにしてグローバルシャッタ方式での画像の撮影が行われる。しかし、ＦＤとＭｅｍを有するＣＭＯＳイメージセンサの場合、基板上にＭｅｍを配置するための領域を確保する必要がある。このため、画素の微細化が進む中で受光面積や蓄積面積の減少に伴う、感度やダイナミックレンジの低下を招きやすいといった問題があった。
【００３９】
このため、Ｍｅｍを設けることなく、ＦＤを蓄積領域として用いることにより、受光面積や蓄積面積の減少を回避するなどの提案がなされている。図２は、ＦＤを蓄積領域として用いるＣＭＯＳイメージセンサの動作概念図である。
【００４０】
図２（ａ）に示されるように、露光期間においては、フォトダイオード（ＰＤ）に電荷が蓄積される。図中においては、ハッチングされた領域が蓄積された電荷を表している。なお、電子シャッタ時に、ＰＤの電荷がＰＤに接続されたトランジスタのオーバーフローゲート（ＯＦＧ）から排出される。
【００４１】
図２（ｂ）に示されるように、保持期間においては、ＦＤに電荷が保持される。なお、露光期間の終了時に、転送トランジスタ（ＴＲ）を介してＰＤに蓄積されていた電荷がＦＤに転送される。
【００４２】
図２（ｃ）に示されるように、読み出し期間においては、ＦＤに保持されていた電荷に対応する電圧が信号として読み出される。
【００４３】
ＦＤを蓄積領域として用いるＣＭＯＳイメージセンサの場合、このようにしてグローバルシャッタ方式での画像の撮影が行われる。しかし、ＦＤを蓄積領域として用いるＣＭＯＳイメージセンサの場合、ＦＤの接合リークの影響が問題となる。また、ＦＤをリセットしてから、信号の読み出しまでの時間間隔が長くなるため、ＣＤＳ（Correlated Double Sampling）が困難になり、ｋＴＣノイズ（リセットノイズ）が問題となる。
【００４４】
信号の保持領域を面積ロス無く実現するアイディアとしてＣＭＤ（Charge Modulation Device）方式も検討されている。図３は、ＣＭＤイメージセンサの動作概念図である。
【００４５】
図３（ａ）に示されるように、露光期間においては、フォトダイオード（ＰＤ）に電荷が蓄積される。図中においては、ハッチングされた領域が蓄積された電荷を表している。なお、電子シャッタ時に、ＰＤの電荷がＰＤに接続されたトランジスタのオーバーフローゲート（ＯＦＧ）から排出される。
【００４６】
図３（ｂ）に示されるように、保持期間においては、ＦＤに電荷が保持される。なお、露光期間の終了時に、転送トランジスタ（ＴＲ）を介してＰＤに蓄積されていた電荷がＦＤに転送される。
【００４７】
図３（ｃ）に示されるように、読み出し期間においては、ＦＤに保持されていた電荷に対応する電圧が信号として読み出される。この際、ＦＤに保持されていた電荷に対応する信号の読み出しは、接合型ＦＥＴを介して行われる。すなわち、ゲート電極に供給される電圧に応じた閾値電圧の変化が信号として読み出される。
【００４８】
ＣＭＤイメージセンサの場合、このようにしてグローバルシャッタ方式での画像の撮影が行われる。しかし、ＣＭＤイメージセンサの場合、ＦＤ、信号電荷を電圧に変換する浮遊容量、および、アンプトランジスタが積層された構造であるため、画素共有が困難である。また、チャネル電流に伴う暗電流特性の劣化が生じるといった問題があった。
【００４９】
図４は、本技術に係るＣＭＯＳイメージセンサの動作概念図である。本技術では、ＦＤに代えてフローティングゲート（ＦＧ）とキャパシタを用いる。
【００５０】
図４（ａ）に示されるように、露光期間においては、フォトダイオード（ＰＤ）に電荷が蓄積される。図中においては、ハッチングされた領域が蓄積された電荷を表している。なお、電子シャッタ時に、ＰＤの電荷がＰＤに接続されたトランジスタのオーバーフローゲート（ＯＦＧ）から排出される。
【００５１】
図４（ｂ）に示されるように、保持期間においては、キャパシタに電荷が保持される。なお、露光期間の終了時に、転送トランジスタ（ＴＲ）を介してＰＤに蓄積されていた電荷がキャパシタに転送される。
【００５２】
図４（ｃ）に示されるように、読み出し期間においては、キャパシタに保持されていた電荷に対応する電圧が信号として読み出される。この際、キャパシタのゲート電極（ＦＧ）と容量結合して、このゲート電極に生ずる電位変化が検出される。
【００５３】
図５は、本技術の一実施の形態に係るＣＭＯＳイメージセンサの１つの単位画素の構成例を示す図である。なお、本技術を適用したＣＭＯＳイメージセンサには、例えば、図５に示される単位画素１０が２次元行列状に複数配置された画素アレイが設けられることになる。
【００５４】
同図に示されるように、この単位画素１０には、フォトダイオード（ＰＤ）２１が設けられている。ＰＤ２１は、受光した光に対応する電荷を蓄積する蓄積部を有する構成とされる。
【００５５】
また、単位画素１０には、ＰＤ２１に接続されたオーバーフロートランジスタ２８が設けられている。電子シャッタ時に、ＰＤ２１の蓄積部に蓄積された電荷は、オーバーフロートランジスタ２８のドレイン端子（ＯＦＤ）から排出される。あるいはまた、ＯＦＤに代えてＯＦＧ（ゲート端子）から電荷が排出される構成としても構わない。
【００５６】
さらに、単位画素１０には、ＰＤ２１に接続された転送トランジスタ（ＴＲ）２２が設けられている。ＴＲ２２は、露光期間の終了時に、ＰＤ２１の蓄積部に蓄積されていた電荷を後述のキャパシタ２３に転送する。また、ＴＲ２２は、読み出し期間の途中でキャパシタ２３に保持されていた電荷を、ＰＤ２１を介してＯＦＤから排出させる。
【００５７】
また、単位画素１０には、ＴＲ２２に接続されたキャパシタ２３が設けられ、キャパシタ２３の容量Ｃｇｃｈに近接してフローティングゲート（ＦＧ）２４が設けられている。この例では、キャパシタ２３は、３つ容量（Ｃｇｃｈ，Ｃｐｃｈ，およびＣｒｃｈ）によって構成されており、図中上側に示される容量ＣｇｃｈがＦＧ２４と近接するように構成される。
【００５８】
キャパシタ２３は、例えば、表面側が高濃度のＰ型不純物領域とされ、表面から深部にＮ型不純物領域が形成されたＭＯＳキャパシタとされる。従って、ＦＧ２４が、ＭＯＳキャパシタのゲート電極を構成することになる。
【００５９】
また、キャパシタ２３は、例えば、埋め込みチャネルＭＯＳとして構成され、チャネル表面のポテンシャルを低くし、表面から離れた位置にポテンシャルの深い領域を形成し、信号電荷が蓄積されるようにしてもよい。
【００６０】
あるいはまた、キャパシタ２３は、例えば、ゲートが表面のＰ型不純物、チャネル部がゲート部より深い位置のＮ型不純物からなる接合型ＦＥＴにより構成されるようにすることも可能である。
【００６１】
キャパシタ２３は、ＴＲ２２によって転送された電荷を信号電荷Ｑとして保持するようになされている。これにより、例えば、グローバルシャッタ機構において、露光期間が終了してから読み出しが開始されるまでの間、受光した電荷に対応する信号を保持することが可能となる。
【００６２】
また、キャパシタ２３は、信号電荷Ｑを、ＴＲ２２を介して排出することにより空乏化（初期化）されるようになされている。この場合、例えば、ＰＤ２１、およびＴＲ２２が高電位とされ、ＦＧ２４が低電位とされ、信号電荷ＱがＴＲ２２およびＰＤ２１を介してＯＦＤから排出される。キャパシタ２３が空乏化されることによって、当該単位画素１０のリセットレベルに対応する信号を検出することが可能となり、その結果、ＣＤＳの処理を施したノイズの少ない信号検出が可能となる。
【００６３】
なお、キャパシタ２３を空乏化させる空乏化用トランジスタが配置され、空乏化用トランジスタのソース端子をＦＧ２４に接続してゲート端子を高電位にすることによりキャパシタ２３が空乏化されるようにしてもよい。この場合、ＯＦＤから信号電荷Ｑを排出させる必要はない。
【００６４】
ＦＧ２４は、キャパシタ２３と容量結合し、後述のアンプトランジスタ（ＡＭＰ）２６のゲート端子に接続される。キャパシタ２３に信号電荷Ｑが蓄積されると、ＦＧ２４の電位は、信号電荷Ｑに応じて変化する。この電位の変化に対応する電圧がＡＭＰ２６を介して出力されることにより、単位画素１０からの信号が出力されることになる。
【００６５】
ＦＧ２４の電位に基づく信号電圧Ｖｓｉｇは、式（１）により表すことができる。
【００６６】
Ｖｓｉｇ＝Ｑ／Ｃｇｃｈ
・・・（１）
【００６７】
従って、キャパシタ２３の容量Ｃｇｃｈの容量を充分小さくすることにより、変換効率を向上させることができる。
【００６８】
さらに、単位画素１０には、上述したＡＭＰ２６が設けられている。ＡＭＰ２６は、ＦＧ２４の電位の変化に対応する信号電圧を、図示せぬ垂直信号線に出力するようになされている。
【００６９】
また、単位画素１０には、ＦＧ電位制御部２５が設けられている。この例では、ＦＧ電位制御部２５がトランジスタとして構成されており、そのドレイン端子がＦＧ２４に接続されている。ＦＧ電位制御部２５は、必要に応じてＦＧ２４に負バイアスを印加するようになされている。これにより、ピニングが行われ、例えば、界面トラップによる暗電流の発生を低減させることができる。
【００７０】
図６は、図５を参照して上述した単位画素１０の等価回路図である。
【００７１】
図７は、ＦＤとＭｅｍを有するＣＭＯＳイメージセンサにおける単位画素（従来の単位画素）の等価回路である。
【００７２】
図６と図７から分かる通り、本技術を適用した単位画素１０では、Ｍｅｍを設ける必要がない。また、従来の単位画素において、リセットトランジスタとして用いられていたトランジスタを、本技術を適用した単位画素１０では、ＦＧ電位制御部２５として用いている。
【００７３】
図８は、図５または図６に示される単位画素１０における露光期間、保持期間、および、読み出し期間を説明するタイミングチャートである。同図は、横軸が時間とされ、縦軸は、図中に示される信号、電位、ポテンシャルに応じて適宜設定されるものとする。
【００７４】
同図の最も上には、単位画素１０において電子シャッタ動作を行わせるためのシャッタ信号が示されている。シャッタ信号においてパルスが形成されるタイミングで、オーバーフロートランジスタ２８が駆動され、ＰＤ２１の蓄積部に蓄積されていた電荷がＯＦＤまたはＯＦＧから排出される。最初にシャッタパルスが入力されると、単位画素１０において、露光期間が開始される。
【００７５】
図８の上から２番目には、ＰＤ２１の蓄積部に蓄積されていた電荷に対応する信号量が示されている。また、図８の上から３番目には、ＴＲ２２の駆動信号が示されている。
【００７６】
同図に示されるように、シャッタ信号のパルスが入力された直後にＰＤ２１の信号量がリセットされて初期値となり、その後、ＰＤ２１が受光した光によって、徐々に信号量が上昇している。
【００７７】
また、ＴＲ２２の駆動信号のパルスが入力されると、ＰＤ２１からキャパシタ２３へ電荷が転送されるため、ＰＤ２１の信号量が初期値となる。これにより、単位画素１０の保持期間が開始される。
【００７８】
ＴＲ２２の駆動信号のパルスが再度入力され、かつ、シャッタ信号のパルスが入力されると、キャパシタ２３からＰＤ２１へ電荷が転送されてキャパシタ２３が空乏化されるため、ＰＤ２１の信号量が初期値となる。
【００７９】
図８の上から４番目には、キャパシタ２３のポテンシャルが示されている。また、図８の上から５番目には、ＦＧの電位が示されている。
【００８０】
同図に示されるように、ＴＲ２２の駆動信号のパルスが入力されると、ＰＤ２１からキャパシタ２３へ電荷が転送されるため、キャパシタ２３のポテンシャルが低くなる。また、これに伴って、ＦＧ２４の電位も低くなる。
【００８１】
図８の上から６番目には、サンプリング信号が示されている。サンプリング信号は、ＣＤＳに係る信号とされる。
【００８２】
単位画素１０から出力される信号は、例えば、アップダウンカウンタに供給される。アップダウンカウンタを、１回目にアップカウント動作させ、２回目にダウンカウント動作させることにより、当該アップダウンカウンタ内で自動的に減算処理が行われる。そして、２回の読み出し動作とアップダウンカウンタでの減算処理により、単位画素毎のばらつきを含んだリセット成分が除去されるため、単位画素毎の入射光量に応じた信号成分のみを取り出すＣＤＳが可能となる。
【００８３】
アップダウンカウンタがダウンカウントする期間はＰ相（Reset Phase）サンプリング期間と称され、アップカウントする期間はＤ相（Data Phase）サンプリング期間と称される。本技術では、読み出し期間の開始と、ほぼ同じタイミングでＤ相サンプリング期間が開始される。
【００８４】
図８の例では、読み出し期間内において、キャパシタ２３が空乏化される前にＤ相サンプリングパルスが入力され、当該パルスの幅に対応する期間がＤ相サンプリング期間とされる。これにより、キャパシタ２３に保持されている信号電荷Ｑに対応する信号電圧(すなわち、信号成分)がサンプリングされることになる。
【００８５】
また、読み出し期間内において、キャパシタ２３が空乏化された後にＰ相サンプリングパルスが入力され、当該パルスの幅に対応する期間がＰ相サンプリング期間とされる。これにより、キャパシタ２３が空乏化された際の電荷に対応する信号電圧（すなわち、リセット成分）がサンプリングされることになる。
【００８６】
このようにすることで、単位画素１０から出力される信号についてＣＤＳの処理が施されるようにすることができる。
【００８７】
図８の上から７番目（最も下）には、ＦＧ電位制御部２５の駆動信号が示されている。図８の例では、読み出し期間内において、Ｐ相サンプリング期間が終了した後に、ＦＧ電位制御部２５の駆動パルスが入力されている。ＦＧ電位制御部２５の駆動パルスが入力されると、ＦＧ２４に負バイアスが印加され、ピニングが行われる。
【００８８】
図９は、図８のタイミングチャートに示した単位画素１０の駆動処理を説明するフローチャートである。
【００８９】
ステップＳ２１において、シャッタパルスが入力される。
【００９０】
ステップＳ２２において、ＰＤ２１の電荷が排出される。すなわち、ステップＳ２１でシャッタパルスが入力されたので、オーバーフロートランジスタ２８が駆動され、ＰＤ２１の蓄積部に蓄積されていた電荷がＯＦＤまたはＯＦＧから排出される。
【００９１】
ステップＳ２３において、ＰＤ２１が受光した光が光電変換されてＰＤ２１の蓄積部に蓄積される。
【００９２】
ステップＳ２４において、ステップＳ２３の処理で蓄積された電荷がキャパシタ２３に転送される。これにより、キャパシタ２３のポテンシャルが低くなり、また、これに伴って、ＦＧ２４の電位も低くなる。
【００９３】
ステップＳ２４の処理に伴って、キャパシタ２３に保持された電荷は、読み出し期間の途中まで保持される（ステップＳ２５）。
【００９４】
ステップＳ２６において、Ｄ相サンプリングが行われる。
【００９５】
Ｄ相サンプリングが終了した後、ステップＳ２７において、キャパシタ２３が空乏化される。このとき、例えば、ＰＤ２１、およびＴＲ２２が高電位とされ、ＦＧ２４が低電位とされ、キャパシタ２３に保持されていた信号電荷ＱがＴＲ２２およびＰＤ２１を介してＯＦＤから排出される。
【００９６】
ステップＳ２７の処理の後、ステップＳ２８において、Ｐ相サンプリングが行われる。
【００９７】
なお、ステップＳ２６のＤ相サンプリングの結果からステップＳ２８のＰ相サンプリングの結果を減じるＣＤＳの処理が、例えば、図示せぬカラム処理回路の内部で行われることになる。
【００９８】
ステップＳ２８の処理の後、ステップＳ２９において、ＦＧ２４がピニングされる。このとき、例えば、ＦＧ電位制御部２５の駆動パルスが入力され、ＦＧ２４に負バイアスが印加される。
【００９９】
そして、処理は、ステップＳ２１に戻り、それ以降の処理が繰り返し実行される。
【０１００】
このようにして、単位画素駆動処理が実行される。
【０１０１】
このようにすることで、グローバルシャッタを採用する場合、シャッタがオフ（露光期間が終了）してから読み出しが開始されるまでの時間、受光した電荷に対応する信号を、キャパシタ２３で保持することが可能となる。これにより、例えば、従来のＦＤを蓄積領域として用いるＣＭＯＳイメージセンサと同様に、受光面積や蓄積面積の減少を回避することができる。
【０１０２】
また、このようにすることで、グローバルシャッタを採用する場合にも、信号成分からリセット成分を除去するＣＤＳの処理を実行させることができる。これにより、正確な画素信号を得ることができ、美しい画像を撮影することができる。
【０１０３】
図１０は、本技術を適用した単位画素１０の基板上でのレイアウトの例を示す図である。同図には、図５を参照して上述した単位画素１０を構成する各部が、平面上のレイアウトとして示されている。なお、図中のＳＥＬは、単位画素１０から読み出した信号を垂直信号線に出力させるための選択信号を出力する選択トランジスタとされる。
【０１０４】
図１１は、従来のＣＭＯＳイメージセンサにおける単位画素の基板上でのレイアウトの例を示す図であって、フローティングディフュージョン（ＦＤ）と半導体メモリ（Ｍｅｍ）を有するＣＭＯＳイメージセンサの単位画素の場合の例を示している。
【０１０５】
図１０の場合と比較して、図１１のレイアウトでは、キャパシタ２３およびＦＧ２４に代えてＭｅｍが設けられている。また、図１１のレイアウトの場合、ＴＧおよびＦＤが設けられている。すなわち、図１０に示される本技術を適用した単位画素は、図１１に示される従来の単位画素と比較して、ＴＧおよびＦＤに相当する部分が不要となり、その分基板上での面積を小さくすることができる。ただし、半導体メモリ（Ｍｅｍ）に要する面積と、キャパシタ２３およびＦＧ２４に要する面積がほぼ同じであるものとする。
【０１０６】
このように、本技術によれば、従来より小さい面積で単位画素を基板上に構成することが可能となる。このため、本技術によれば、例えば、画素の微細化が進む中で受光面積や蓄積面積の減少に伴う、感度やダイナミックレンジの低下を招きやすいといった問題を解決することができる。
【０１０７】
また、本技術では、上述したように、ＣＤＳの処理が施されるので、リセット成分が除去されて適切にノイズが抑制された画素信号を、各単位画素から得ることが可能となる。例えば、従来の技術として、ＦＤを蓄積領域として用いるＣＭＯＳイメージセンサも存在するが、この場合、単位画素の面積を小さくすることはできるものの、ＦＤをリセットしてから、信号の読み出しまでの時間間隔が長くなるため、ＣＤＳが困難になる。
【０１０８】
すなわち、本技術によれば、グローバルシャッタを採用したイメージセンサの感度を高め、かつ、適切にノイズを抑制することができる。
【０１０９】
図１２は、本技術を適用した単位画素を用いて、ＣＭＯＳイメージセンサの画素アレイにおいて画素共有の構成を採用した場合の基板上でのレイアウトの例を示す図である。この例では、図中の点線１０１で囲まれた部分の２つの単位画素がＳＥＬとＡＭＰを共有する構成となっている。そして、図中の点線１０１で囲まれた部分の上下両側の単位画素も、それぞれ点線１０１で囲まれた部分と同様に、２つの単位画素がＳＥＬとＡＭＰを共有する構成とされる。すなわち、点線１０１で囲まれた部分が繰り返し単位とされて、単位画素がレイアウトされていく。
【０１１０】
図１３は、図１２の点線１０１で囲まれた部分の等価回路の例を示す回路図である。同図に示されるように、図中上側のＦＧと図中下側のＦＧのそれぞれが１つのＡＭＰに接続されている。
【０１１１】
このように、本技術を適用した単位画素を用いて、ＣＭＯＳイメージセンサの画素アレイにおいて画素共有の構成を採用することもできる。
【０１１２】
なお、本技術は、例えば、ＣＭＯＳイメージセンサのような固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、複数チップを積層したり隣接させた形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１１３】
図１４は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１１４】
図１４の撮像装置６００は、レンズ群などからなる光学部６０１、上述した画素２の各構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【０１１５】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係る単位画素１０が複数配置されたＣＭＯＳイメージセンサ等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
【０１１６】
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１１７】
操作部６０７は、ユーザによる操作の下に、撮像装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１１８】
上述したように、固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１０を用いることで、グローバルシャッタを採用したイメージセンサの感度を高め、かつ、適切にノイズを抑制することができるので、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００において、撮像画像の高画質化を図ることができる。
【０１１９】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１２０】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１２１】
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１２２】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２３】
なお、本技術は以下のような構成も取ることができる。
【０１２４】
（１）
光電変換により生じた電荷を蓄積する受光部と、
前記受光部と接続されたＭＯＳキャパシタ構造の信号蓄積部と、
前記ＭＯＳキャパシタのゲート電極が接続される信号出力部とを有する単位画素が複数配置された
固体撮像素子。
（２）
前記信号出力部は、トランジスタにより構成され、前記単位画素が複数配置された画素アレイの垂直信号線に、前記信号蓄積部に蓄積された電荷に応じて生じる前記ゲート電極の電位の変化に基づく信号を出力する
（１）に記載の固体撮像素子。
（３）
前記受光部と前記信号蓄積部は、転送トランジスタを介して接続され、
前記受光部に蓄積された電荷が前記転送トランジスタを介して転送された後に、前記信号蓄積部の電荷が空乏化される
（２）に記載の固体撮像素子。
（４）
前記転送トランジスタを高電位とし、前記ＭＯＳキャパシタのゲート電極を低電位とすることで、前記信号蓄積部に蓄積された電荷が前記受光部を介して排出されることにより、前記信号蓄積部の電荷が空乏化される
（３）に記載の固体撮像素子。
（５）
前記ＭＯＳキャパシタのゲート電極に接続される空乏化用トランジスタをさらに備え、
前記空乏化用トランジスタを高電位とし、前記ＭＯＳキャパシタのゲート電極を低電位とすることで、前記信号蓄積部に蓄積された電荷が排出されることにより、前記信号蓄積部の電荷が空乏化される
（３）に記載の固体撮像素子。
（６）
前記単位画素から出力される信号の信号成分とリセット成分との差分を検出するＣＤＳ処理が行われる場合、
前記ＣＤＳ処理におけるＤ相サンプリング期間の終了後であり、Ｐ相サンプリング期間の開始前に、前記信号蓄積部の電荷が空乏化される
（３）に記載の固体撮像素子。
（７）
前記ＭＯＳキャパシタのゲート電極に負バイアスを印加する電位制御部をさらに備える
（６）に記載の固体撮像素子。
（８）
前記電位制御部は、
前記Ｐ相サンプリング期間の終了後に前記ＭＯＳキャパシタのゲート電極に負バイアスを印加する
（７）に記載の固体撮像素子。
（９）
前記複数の単位画素の全てにおいて、前記受光部に蓄積された電荷を排出する電子シャッタ動作が同時に行われ、
前記複数の単位画素の全てにおいて、同一の露光期間に対応して前記受光部に蓄積された電荷が前記信号蓄積部に転送され、
前記画素アレイにおける前記単位画素の配置位置に応じて異なる読み出し時刻までの間、前記信号蓄積部に蓄積された電荷が保持される
（３）に記載の固体撮像素子。
（１０）
前記ＭＯＳキャパシタは、埋め込みチャネルＭＯＳとして構成され、チャネル表面のポテンシャルを低くし、表面から離れた位置にポテンシャルの深い領域を形成し、信号電荷を蓄積する
（３）に記載の固体撮像素子。
（１１）
前記ＭＯＳキャパシタが、接合型ＦＥＴにより構成される
（３）に記載の固体撮像素子。
（１２）
光電変換により生じた電荷を蓄積する受光部と、
前記受光部と接続されたＭＯＳキャパシタ構造の信号蓄積部と、
前記ＭＯＳキャパシタのゲート電極が接続される信号出力部とを有する単位画素が複数配置された固体撮像素子を備える
電子機器。
【符号の説明】
【０１２５】
１０  単位画素，  ２１  ＰＤ，  ２２  転送トランジスタ，  ２３  キャパシタ，  ２４  ＦＧ，  ２５  ＦＧ電位制御部，  ２６  ＡＭＰ，  ２８  ＯＦＤ  ６００  撮像装置，  ６０２  固体撮像素子
【図１】
2013225734.tif 000003
【図２】
2013225734.tif 000004
【図３】
2013225734.tif 000005
【図４】
2013225734.tif 000006
【図５】
2013225734.tif 000007
【図６】
2013225734.tif 000008
【図７】
2013225734.tif 000009
【図８】
2013225734.tif 000010
【図９】
2013225734.tif 000011
【図１０】
2013225734.tif 000012
【図１１】
2013225734.tif 000013
【図１２】
2013225734.tif 000014
【図１３】
2013225734.tif 000015
【図１４】
2013225734.tif 000016