【手続補正書】
【提出日】平成26年3月11日(2014.3.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１シーケンスに配置される複数のデータアイテムを格納する第１メモリであって、各データアイテムが前記第１メモリ上の関連するメモリアドレスを有し、前記複数のデータアイテムがデータアイテムのブロックのサブセットからなる、前記第１メモリと、
第２メモリと、
前記第１メモリと前記第２メモリとに接続され、ＤＲＡＭに対するポートを有する転送エンジンであって、第１メモリ転送段階において前記第１メモリから前記ＤＲＡＭに前記複数のデータアイテムを直接転送し、第２メモリ転送段階において前記ＤＲＡＭから前記第２メモリに前記複数のデータアイテムを直接転送するよう構成される前記転送エンジンと、
を有するデジタル信号処理システムオンチップであって、
前記第１メモリ転送段階において、前記転送エンジンは、所定のメモリリードアドレスの非リニアシーケンスに従って前記第１メモリから前記複数のデータアイテムを読み込み、前記複数のデータアイテムを前記ＤＲＡＭに書き込むよう構成され、
前記第２メモリ転送段階において、前記転送エンジンは、リニアアドレスシーケンスの各バーストがＤＲＡＭインタフェースのバーストサイズに基づき選択された長さを有する、リニアアドレスシーケンスのバーストに従って前記ＤＲＡＭから前記複数のデータアイテムを読み込み、前記複数のデータアイテムが前記第１シーケンスと異なる第２シーケンスにより前記第２メモリに配置されるように、所定のメモリライトアドレスの非リニアシーケンスに従って前記複数のデータアイテムを前記第２メモリに書き込むよう構成され、
前記第１シーケンスと前記第２シーケンスとの１つは、ロー・カラムインタリーブされたデータを有するデジタル信号処理システムオンチップ。
【請求項２】
前記第１メモリと前記第２メモリとは共にＳＲＡＭである、請求項１記載のデジタル信号処理システムオンチップ。
【請求項３】
前記第１メモリと前記第２メモリとは、同一のオンチップメモリである、請求項１又は２記載のデジタル信号処理システムオンチップ。
【請求項４】
前記ＤＲＡＭをさらに有する、請求項１乃至３何れか一項記載のデジタル信号処理システムオンチップ。
【請求項５】
前記転送エンジンはさらに、前記データアイテムのブロックのすべてが前記第２メモリに書き込まれるまで、前記第１及び第２メモリ転送段階を繰り返すよう構成される、請求項１乃至４何れか一項記載のデジタル信号処理システムオンチップ。
【請求項６】
前記所定のメモリリードアドレスの非リニアシーケンスと前記所定のメモリライトアドレスの非リニアシーケンスとを生成するよう構成される少なくとも１つのアドレス生成要素をさらに有する、請求項１乃至５何れか一項記載のデジタル信号処理システムオンチップ。
【請求項７】
前記データアイテムのブロックは、データアイテムのいくつかのロー及びデータアイテムのいくつかのカラムを有するグリッドとして構成されるとして定義される、請求項１乃至６何れか一項記載のデジタル信号処理システムオンチップ。
【請求項８】
前記グリッドはさらに、各タイルが前記グリッドの矩形部分を有し、さらにデータアイテムのＲ個のロー及びＣ個のカラムを有する複数のタイルを有し、
前記複数のデータアイテムは、１以上のタイルを有する、請求項７記載のデジタル信号処理システムオンチップ。
【請求項９】
前記所定のメモリリードアドレスの非リニアシーケンスは、前記第１の複数のデータアイテムの各タイルについて、固定数のメモリアドレスにより分離され、初期的なスタートアドレスからスタートする不連続なメモリアドレスのシーケンスを有し、
前記固定数は、前記グリッドのロー数未満の数に対応し、
前記タイルの境界に到達するまで、各追加的なシーケンスがオフセット初期的なスタートアドレスからスタートする不連続なメモリアドレスの１以上の追加的なシーケンスに続く、請求項８記載のデジタル信号処理システムオンチップ。
【請求項１０】
前記所定のメモリライトアドレスの非リニアシーケンスは、前記第２メモリの固定数のメモリアドレスにより分離され、前記第２メモリの初期的なスタートアドレスからスタートするＣ個の連続的なメモリアドレスのグループのシーケンスを有し、
前記固定数は、前記グリッドにおけるカラム数未満のＣに対応する、請求項８又は９記載のデジタル信号処理システムオンチップ。
【請求項１１】
前記複数のデータアイテムは、前記グリッドのタイルを有する、請求項８乃至１０何れか一項記載のデジタル信号処理システムオンチップ。
【請求項１２】
前記第２メモリ転送段階において、前記リニアアドレスシーケンスのバーストは、前記第２メモリの固定数のメモリアドレスにより分離され、前記第２メモリの初期的なスタートアドレスからスタートするＸ個の連続的なメモリアドレスのバーストのシーケンスを有し、
Ｘは、前記グリッドのタイルのデータアイテムの個数に等しい、請求項８乃至１１何れか一項記載のデジタル信号処理システムオンチップ。
【請求項１３】
前記第１メモリ転送段階において、前記転送エンジンは、各リニアアドレスシーケンスのバーストがＤＲＡＭインタフェースのバーストサイズに基づき選択された長さを有する、リニアアドレスシーケンスのバーストに従って前記複数のデータアイテムを前記ＤＲＡＭに書き込むよう構成される、請求項８乃至１２何れか一項記載のデジタル信号処理システムオンチップ。
【請求項１４】
前記第１メモリ転送段階において、前記リニアアドレスシーケンスのバーストは、前記第２メモリの固定数のメモリアドレスにより分離され、前記第２メモリの初期的なスタートアドレスからスタートするＸ個の連続的なメモリアドレスのバーストのシーケンスを有し、
Ｘは、前記グリッドのタイルのデータアイテムの個数に等しい、請求項１３記載のデジタル信号処理システムオンチップ。
【請求項１５】
タイルは、前記ＤＲＡＭインタフェースのバーストのサイズに基づきサイジングされる、請求項８乃至１４何れか一項記載のデジタル信号処理システムオンチップ。
【請求項１６】
デジタル信号処理システムにおいてデータアイテムのブロックに対してインタリーブ又はデインタリーブ処理を実行する方法であって、
第１オンチップメモリから、所定のメモリリードアドレスの非リニアシーケンスに従って第１シーケンスに格納されている第１の複数のデータアイテムを読み込むステップであって、前記第１の複数のデータアイテムは前記データアイテムのブロックのサブセットからなる、読み込むステップと、
前記第１の複数のデータアイテムをＤＲＡＭに書き込むステップと、
前記ＤＲＡＭから、リニアアドレスシーケンスの各バーストがＤＲＡＭインタフェースのバーストサイズに基づき選択される長さを有する、リニアアドレスシーケンスのバーストに従って前記第１の複数のデータアイテムを読み込むステップと、
前記データアイテムが前記第１シーケンスと異なる第２シーケンスにより第２オンチップメモリ上に配置されるように、所定のメモリライトアドレスの非リニアシーケンスに従って前記第１の複数のデータアイテムを前記第２オンチップメモリに書き込むステップと、
を有し、
前記第１シーケンスと前記第２シーケンスとの１つは、ロー・カラムインタリーブされたデータを有する方法。
【請求項１７】
前記第１オンチップメモリと前記第２オンチップメモリとは共にＳＲＡＭである、請求項１６記載の方法。
【請求項１８】
前記第１オンチップメモリと前記第２オンチップメモリとは同一のオンチップメモリである、請求項１６又は１７記載の方法。
【請求項１９】
前記ＤＲＡＭは、第３オンチップメモリである、請求項１６乃至１８何れか一項記載の方法。
【請求項２０】
前記データアイテムのブロックの全体が前記第２オンチップメモリに書き込まれるまで、当該方法を繰り返すステップをさらに有する、請求項１６乃至１９何れか一項記載の方法。
【請求項２１】
前記データアイテムのブロックは、データアイテムのいくつかのロー及びデータアイテムのいくつかのカラムを有するグリッドとして構成されるとして定義される、請求項１６乃至２０何れか一項記載の方法。
【請求項２２】
前記グリッドはさらに、各タイルが前記グリッドの矩形部分を有し、さらにデータアイテムのＲ個のロー及びＣ個のカラムを有する複数のタイルを有し、
前記第１の複数のデータアイテムは、１以上のタイルを有する、請求項２１記載の方法。
【請求項２３】
前記第１オンチップメモリから、所定のメモリリードアドレスの非リニアシーケンスに従って第１シーケンスに格納されている第１の複数のデータアイテムを読み込むステップは、前記第１の複数のデータアイテムの各タイルについて、
（ｉ）前記第１オンチップメモリの初期的なスタートアドレスのデータアイテムを読み込むステップと、
（ｉｉ）固定数のデータアイテムをスキップするステップであって、前記固定数は前記グリッドのロー数未満のものに対応する、前記スキップするステップと、
（ｉｉｉ）データアイテムを読み込むステップと、
（ｉｖ）前記タイルの境界に到達するまで、ステップ（ｉｉ）及び（ｉｉｉ）を繰り返すステップと、
（ｖ）前記初期的なスタートアドレスにオフセットを加えるステップと、
（ｖｉ）前記タイルの各データアイテムが読み込まれるまで、ステップ（ｉ）〜（ｖ）を繰り返すステップと、
を有する、請求項２２記載の方法。
【請求項２４】
前記所定のメモリライトアドレスの非リニアシーケンスに従って前記第１の複数のデータアイテムを前記第２オンチップメモリに書き込むステップは、
（ｉ）前記第１の複数のデータアイテムからのＣ個のデータアイテムを前記第２オンチップメモリの複数の連続的なアドレスであって、前記第２オンチップメモリの前記タイルの初期的なスタートアドレスからスタートする前記複数の連続的なアドレスに書き込むステップと、
（ｉｉ）前記第２オンチップメモリの固定数のアドレスをスキップするステップであって、前記固定数は前記グリッドのカラム数未満のＣに対応する、前記スキップするステップと、
（ｉｉｉ）前記第１の複数のデータアイテムからのＣ個のデータアイテムを前記第２オンチップメモリの複数の連続的なアドレスに書き込むステップと、
（ｉｖ）ステップ（ｉｉ）及び（ｉｉｉ）を繰り返すステップと、
を有する、請求項２２又は２３記載の方法。
【請求項２５】
前記第１の複数のデータアイテムを前記ＤＲＡＭに書き込むステップは、
（ｉ）前記第１の複数のデータアイテムからのＸ個のデータアイテムを前記ＤＲＡＭの前記タイルの初期的なスタートアドレスからスタートする前記ＤＲＡＭの複数の連続的なアドレスに書き込むステップと、
（ｉｉ）前記ＤＲＡＭの固定数のアドレスをスキップするステップと、
（ｉｉｉ）前記第１の複数のデータアイテムからのＸ個のデータアイテムを前記ＤＲＡＭの複数の連続的なアドレスに書き込むステップと、
（ｉｖ）ステップ（ｉｉ）及び（ｉｉｉ）を繰り返すステップと、
を有し、
Ｘは、前記グリッドのタイルのデータアイテムの個数に等しい、請求項２２乃至２４何れか一項記載の方法。
【請求項２６】
前記ＤＲＡＭから、リニアアドレスシーケンスのバーストに従って前記第１の複数のデータアイテムを読み込むステップは、
（ｉ）前記第１の複数のデータアイテムからのＸ個のデータアイテムを前記ＤＲＡＭの初期的なスタートアドレスからスタートする前記ＤＲＡＭの複数の連続的なアドレスから読み込むステップと、
（ｉｉ）前記ＤＲＡＭの固定数のアドレスをスキップするステップと、
（ｉｉｉ）前記第１の複数のデータアイテムからのＸ個のデータアイテムを前記ＤＲＡＭの複数の連続的なアドレスから読み込むステップと、
（ｉｖ）ステップ（ｉｉ）及び（ｉｉｉ）を繰り返すステップと、
を有し、
Ｘは、前記グリッドのタイルのデータアイテムの個数に等しい、請求項２２乃至２５何れか一項記載の方法。
【請求項２７】
タイルは、前記ＤＲＡＭインタフェースのバーストのサイズに基づきサイジングされる、請求項２５又は２６記載の方法。
【請求項２８】
コンピュータ上で実行されると、請求項１６乃至２７何れか一項記載の方法の全てのステップを実行するよう構成されるコンピュータプログラムコード手段を有するコンピュータプログラム。
【請求項２９】
コンピュータ可読媒体上に格納される請求項２８記載のコンピュータプログラム。