(57)【要約】【課題】可変抵抗素子を高抵抗状態及び低抵抗状態に安定して遷移可能な状態とする半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイにおいては、可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置される。制御回路は、セット動作、リセット動作、及びトレーニング動作を実行する。セット動作は、セットパルスを可変抵抗素子に印加し、可変抵抗素子を高抵抗状態から低抵抗状態に変化させる。リセット動作は、セットパルスの極性と逆の極性を有するリセットパルスを可変抵抗素子に印加し、可変抵抗素子を低抵抗状態から高抵抗状態に変化させる。トレーニング動作は、セットパルス及びリセットパルスを連続的に可変抵抗素子に印加する。【選択図】図５
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【特許請求の範囲】
【請求項１】
可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線及び選択された前記第２配線に所定の電圧を印加することにより、選択された前記第１配線及び選択された前記第２配線の交差部に配置された前記メモリセルに電圧を印加する制御回路とを備え、
前記制御回路は、
セットパルスを前記可変抵抗素子に印加し、前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させるセット動作と、
前記セットパルスの極性と逆の極性を有するリセットパルスを前記可変抵抗素子に印加し、前記可変抵抗素子を低抵抗状態から高抵抗状態に変化させるリセット動作と、
前記セットパルス及び前記リセットパルスを連続的に前記可変抵抗素子に印加するトレーニング動作とを実行し、
前記トレーニング動作は、前記セットパルス、及び前記リセットパルスを交互に前記可変抵抗素子に印加し、
前記制御回路は、前記セット動作及び前記リセット動作が失敗したときに前記トレーニング動作を実行する
ことを特徴とする半導体記憶装置。
【請求項２】
可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線及び選択された前記第２配線に所定の電圧を印加することにより、選択された前記第１配線及び選択された前記第２配線の交差部に配置された前記メモリセルに電圧を印加する制御回路とを備え、
前記制御回路は、
セットパルスを前記可変抵抗素子に印加し、前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させるセット動作と、
前記セットパルスの極性と逆の極性を有するリセットパルスを前記可変抵抗素子に印加し、前記可変抵抗素子を低抵抗状態から高抵抗状態に変化させるリセット動作と、
前記セットパルス及び前記リセットパルスを連続的に前記可変抵抗素子に印加するトレーニング動作とを実行する
ことを特徴とする半導体記憶装置。
【請求項３】
前記トレーニング動作は、前記セットパルス、及び前記リセットパルスを交互に前記可変抵抗素子に印加する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記トレーニング動作は、
前記可変抵抗素子の抵抗値が第１抵抗値以下に変化したか否かを判定する第１ベリファイ動作と、
前記可変抵抗素子の抵抗値が第２抵抗値以上に変化したか否かを判定する第２ベリファイ動作とを含み、
前記トレーニング動作は、前記第１ベリファイ動作にて前記可変抵抗素子の抵抗値が前記第１抵抗値以下であると判定された後に前記可変抵抗素子に前記リセットパルスを印加し、前記第２ベリファイ動作にて前記可変抵抗素子の抵抗値が前記第２抵抗値以上であると判定された後に前記可変抵抗素子に前記セットパルスを印加する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記セット動作は、前記可変抵抗素子が第３抵抗値以下の低抵抗状態に変化したか否かを判定するセットベリファイ動作を含み、
前記リセット動作は、前記可変抵抗素子が第４抵抗値以上の高抵抗状態に変化したか否かを判定するリセットベリファイ動作を含み、
前記第３抵抗値は、前記第１抵抗値よりも低く、
前記第４抵抗値は、前記第２抵抗値よりも高い
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記制御回路は、前記セット動作及び前記リセット動作のコマンドを受け付けていないスタンバイ状態において、前記トレーニング動作を実行する
ことを特徴とする請求項２乃至請求項５記載の半導体記憶装置。
【請求項７】
前記制御回路は、前記セット動作及び前記リセット動作が失敗したときに前記トレーニング動作を実行する
ことを特徴とする請求項２乃至請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電圧の印加により抵抗値が変化する材料を用いた抵抗変化メモリセルが提案されている。この抵抗変化メモリセルには２種類の動作モード（ユニポーラ型、バイポーラ型）がある。ユニポーラ型動作モードは、印加電圧の極性を切り替えることなく電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態にメモリセルを遷移させる。バイポーラ型動作モードは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態にメモリセルを遷移させる。
【０００３】
バイポーラ型動作モードでは、メモリセルを低抵抗状態(セット状態)にする時に、セットパルスを印加し、高抵抗状態（リセット状態）にする時に、セットパルスとは逆極性のリセットパルスを印加する。しかし、セットパルス又はリセットパルスを印加しているにもかかわらずセット状態又はリセット状態への遷移が不安定なメモリセルが存在する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−４８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、可変抵抗素子を高抵抗状態及び低抵抗状態に安定して遷移可能な状態とする半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一態様に係る半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイにおいては、可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置される。制御回路は、選択された第１配線及び選択された第２配線に所定の電圧を印加することにより、選択された第１配線及び選択された第２配線の交差部に配置されたメモリセルに電圧を印加する。制御回路は、セット動作、リセット動作、及びトレーニング動作を実行する。セット動作は、セットパルスを可変抵抗素子に印加し、可変抵抗素子を高抵抗状態から低抵抗状態に変化させる。リセット動作は、セットパルスの極性と逆の極性を有するリセットパルスを可変抵抗素子に印加し、可変抵抗素子を低抵抗状態から高抵抗状態に変化させる。トレーニング動作は、セットパルス及びリセットパルスを連続的に可変抵抗素子に印加する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係るメモリセルアレイ１１の一部を示す斜視図である。
【図３】第１の実施の形態に係るセットパルス印加動作を示す概略図である。
【図４】第１の実施の形態に係るリセットパルス印加動作を示す概略図である。
【図５】第１の実施の形態に係るセット動作、リセット動作、及びトレーニング動作を示すフローチャートである。
【図６】第１の実施の形態に係るトレーニング動作を示すフローチャートである。
【図７】第１の実施の形態に係るトレーニング動作による可変抵抗素子ＶＲの抵抗値の変化を示す図である。
【図８】第２の実施の形態に係るトレーニング動作を示すフローチャートである。
【図９】第２の実施の形態に係るトレーニング動作による可変抵抗素子ＶＲの抵抗値の変化を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施の形態に係る半導体記憶装置を説明する。
【０００９】
［第１の実施の形態］
図１は第１の実施の形態に係る半導体記憶装置のブロック図である。第１の実施の形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、キャッシュメモリ１４、及び制御回路１５を備える。
【００１０】
メモリセルアレイ１１は、複数本のワード線ＷＬ、ワード線ＷＬと交差する複数本のビット線ＢＬ、及びビット線ＢＬとワード線ＷＬの各交差部に配置されたメモリセルＭＣを有する。ロウデコーダ１２は、ロウアドレスに基づきワード線ＷＬを選択し、ワード線ＷＬに各種動作に必要な電圧を印加する。カラムデコーダ１３は、カラムアドレスに基づきビット線ＢＬを選択し、ビット線ＢＬに各種動作に必要な電圧を印加する。また、カラムデコーダ１３は、ビット線ＢＬに現れた信号を検知・増幅してメモリセルＭＣに保持されているデータを判定する。
【００１１】
キャッシュメモリ１４は、後述するトレーニング動作を必要とするメモリセルＭＣのアドレスを記憶する。制御回路１５は、外部から入力されるアドレス及びデータに基づきロウデコーダ１２及びカラムデコーダ１３にそれぞれロウアドレス、カラムアドレス及びデータを与える。これにより、制御回路１５は、選択ワード線ＷＬ及び選択ビット線ＢＬに所定電圧を印加し、それらの間のメモリセルＭＣに電圧を印加する。また、制御回路１５は、キャッシュメモリ１４からトレーニング動作の対象となるメモリセルＭＣのアドレスを読み出し、そのアドレスに位置するメモリセルＭＣに対してトレーニング動作を実行する。
【００１２】
図２はメモリセルアレイ１１の一部を示す斜視図である。ワード線ＷＬは、半導体基板Ｂａと平行なＸ方向に所定ピッチをもって配置され、Ｙ方向に延びる。ビット線ＢＬは、ワード線ＷＬと交差するように、Ｙ方向に所定ピッチをもって配置され、Ｘ方向に延びる。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬが交差する部分のワード線ＷＬとビット線ＢＬの間に接続される。メモリセルＭＣは、直列接続されたダイオードＤ、及び可変抵抗素子ＶＲを有する。ダイオードＤの順方向は、例えば、ビット線ＢＬからワード線ＷＬに向かう方向となる。
【００１３】
可変抵抗素子ＶＲは、バイポーラ型動作モードで、低抵抗状態（セット状態）と高抵抗状態(リセット状態)に抵抗状態を遷移させる。可変抵抗素子ＶＲは、セットパルスを印加されると高抵抗状態から低抵抗状態へ遷移し得る。また、可変抵抗素子Ｒは、セット動作と逆の極性のリセットパルスを印加されると低抵抗状態から高抵抗状態へ遷移し得る。
【００１４】
可変抵抗素子ＶＲとしては、以下に示す、ＰＣＲＡＭ、ＣＢＲＡＭ、及びＲｅＲＡＭ等を用いることができる。ＰＣＲＡＭは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。ＣＢＲＡＭは、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させる。ＲｅＲＡＭは、電圧あるいは電流印加により抵抗値を変化させる。このＲｅＲＡＭは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。ＲｅＲＡＭの場合、その材料にＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることができる。
【００１５】
図３及び図４は、図２に示したメモリセルアレイ１１の等価回路図であり、図３はセットパルス印加動作、図４はリセットパルス印加動作をそれぞれ示す。先ず、図３を参照して、メモリセルＭＣに対して実行されるセットパルス印加動作について説明する。セットパルス印加動作は、選択メモリセルＭＣ内の可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に変化させるために実行される。セットパルス印加動作において、制御回路１５は選択メモリセルＭＣにセットパルスを印加する。図３に示すように、セットパルス印加動作において、選択ワード線ＷＬの電圧は８Ｖに設定され、非選択ワード線ＷＬの電圧は４Ｖに設定される。選択ビット線ＢＬの電圧は０Ｖに設定され、非選択ビット線ＢＬの電圧は４Ｖに設定される。したがって、選択メモリセルＭＣにはダイオードＤの逆バイアス方向にダイオードＤの降伏電圧に達する８Ｖのセットパルスが印加される。このセットパルスによって、選択メモリセルＭＣ内の可変抵抗素子ＶＲは高抵抗状態から低抵抗状態に遷移し得る。
【００１６】
次に、図４を参照して、メモリセルＭＣに対して実行されるリセットパルス印加動作について説明する。リセットパルス印加動作は、選択メモリセルＭＣ内の可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させるために実行される。リセットパルス印加動作においては、制御回路１５は選択メモリセルＭＣにリセットパルスを印加する。図４に示すように、リセットパルス印加動作において、選択ワード線ＷＬの電圧は０Ｖに設定され、非選択ワード線ＷＬの電圧は４Ｖに設定される。選択ビット線ＢＬの電圧は４Ｖに設定され、非選択ビット線ＢＬの電圧は０Ｖに設定される。したがって、選択メモリセルＭＣにはダイオードＤの順バイアス方向に４Ｖのリセットパルスが印加される。このリセットパルスによって、選択メモリセルＭＣ内の可変抵抗素子ＶＲは低抵抗状態から高抵抗状態に遷移し得る。
【００１７】
次に、メモリセルＭＣに対して実行されるセット動作、リセット動作、及びトレーニング動作について説明する。セット動作は、上記セットパルス印加動作を含み、可変抵抗素子ＶＲを高抵抗状態（リセット状態）から低抵抗状態(低抵抗状態)へ遷移させる動作である。リセット動作は、上記リセットパルス印加動作を含み、可変抵抗素子ＶＲを低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる動作である。トレーニング動作は、セット動作、又はリセット動作の後に実行される。トレーニング動作は、セット動作又はリセット動作により抵抗値を所定値まで変化させない可変抵抗素子ＶＲに対して、セットパルス、及びリセットパルスをそれぞれ印加する動作である。
【００１８】
図５を参照して、セット動作（Ｓ１０１ａ〜１０３ａ）が実行される場合を説明する。セット動作においては、先ず、選択メモリセルＭＣにセットパルスが印加される（セットパルス印加動作）と共に、セットパルス印加回数ｎａが計数される（Ｓ１０１ａ）。次に、セットベリファイ動作が実行される（Ｓ１０２ａ）。セットベリファイ動作においては、選択メモリセルＭＣ内の可変抵抗素子ＶＲがセット状態になったか否かが判断される。セットベリファイ動作は、可変抵抗素子ＶＲの抵抗値が抵抗値ＬＬ以下となったか否かでセット状態を判断する。このセットベリファイ動作において、可変抵抗素子ＶＲがセット状態になったと判定されると（Ｓ１０２ａ、Ｙ）、リセット動作（Ｓ１０１ｂ〜１０３ｂ）が実行可能となる。一方、可変抵抗素子ＶＲがセット状態になっていないと判定されると（Ｓ１０２ａ、Ｎ）、セットパルス印加回数ｎａが最大回数ＭＡＸaであるか否かが判定される（Ｓ１０３ａ）。ステップＳ１０３ａにおいて、セットパルス印加回数ｎａが最大回数ＭＡＸａでなければ（Ｓ１０３ａ、Ｎ）、再びステップＳ１０１ａが実行される。一方、セットパルス印加回数ｎａが最大回数ＭＡＸａであれば（Ｓ１０３ａ、Ｙ）、セット動作は終了して、ステップＳ１０４ａが実行される。
【００１９】
ステップＳ１０４ａにおいては、トレーニング動作が実行済みであるか否かが判定される。ステップＳ１０４ａにおいて、トレーニング動作が実行済みであると判定されると（Ｓ１０４ａ、Ｙ）、セット動作の対象となった選択メモリセルＭＣは不良であると判定される（Ｆａｉｌ）。一方、トレーニング動作が実行済みでないと判定されると（Ｓ１０４ａ、Ｎ）、トレーニング動作が実行される（Ｓ１０５ａ）。続いて、第１トレーニングベリファイ動作が実行される（Ｓ１０６ａ）。第１トレーニングベリファイ動作においては、選択メモリセルＭＣ内の可変抵抗素子ＶＲに対する第１トレーニング動作が正常に終了したか否かが判定される。第１トレーニングベリファイ動作において、可変抵抗素子ＶＲに対する第１トレーニング動作が正常に終了したと判定されると（Ｓ１０６ａ、Ｙ）、再びステップＳ１０１ａが実行される。一方、可変抵抗素子ＶＲに対する第１トレーニング動作が正常に終了していないと判定されると（Ｓ１０６ａ、Ｎ）、セット動作の対象となった選択メモリセルＭＣは不良であると判定される（Ｆａｉｌ）。
【００２０】
次に、図５を参照して、リセット動作（Ｓ１０１ｂ〜１０３ｂ）が実行される場合を説明する。リセット動作においては、先ず、図５に示すように選択メモリセルＭＣにリセットパルスが印加される（リセットパルス印加動作）と共に、リセットパルス印加回数ｎｂが計数される（Ｓ１０１ｂ）。次に、リセットベリファイ動作が実行される（Ｓ１０２ｂ）。リセットベリファイ動作においては、選択メモリセルＭＣ内の可変抵抗素子ＶＲがセット状態になったか否かが判断される。リセットベリファイ動作は、可変抵抗素子ＶＲの抵抗値が抵抗値ＬＨ以上となったか否かでリセット状態を判断する。リセットベリファイ動作において、可変抵抗素子ＶＲがリセット状態になったと判定されると（Ｓ１０２ｂ、Ｙ）、セット動作（Ｓ１０１ａ〜１０３ａ）が実行可能となる。一方、可変抵抗素子ＶＲがリセット状態になっていないと判定されると（Ｓ１０２ｂ、Ｎ）、リセットパルス印加回数ｎｂが最大回数ＭＡＸｂであるか否かが判定される（Ｓ１０３ｂ）。ステップＳ１０３ｂにおいて、リセットパルス印加回数ｎｂが最大回数ＭＡＸｂでなければ（Ｓ１０３ｂ、Ｎ）、再びステップＳ１０１ｂが実行される。一方、セットパルス印加回数ｎｂが最大回数ＭＡＸｂであれば（Ｓ１０３ｂ、Ｙ）、リセット動作は終了して、ステップＳ１０４ｂが実行される。
【００２１】
ステップＳ１０４ｂにおいては、トレーニング動作が実行済みであるか否かが判定される。ステップＳ１０４ｂにおいて、トレーニング動作が実行済みであると判定されると（Ｓ１０４ｂ、Ｙ）、リセット動作の対象となった選択メモリセルＭＣは不良であると判定される（Ｆａｉｌ）。一方、トレーニング動作が実行済みでないと判定されると（Ｓ１０４ｂ、Ｎ）、トレーニング動作が実行される（Ｓ１０５ｂ）。続いて、第２トレーニングベリファイ動作が実行される（Ｓ１０６ｂ）。第２トレーニングベリファイ動作においては、選択メモリセルＭＣ内の可変抵抗素子ＶＲに対する第２トレーニング動作が正常に終了したか否かが判定される。第２トレーニングベリファイ動作において、可変抵抗素子ＶＲに対する第２トレーニング動作が正常に終了したと判定されると（Ｓ１０６ｂ、Ｙ）、再びステップＳ１０１ｂが実行される。一方、可変抵抗素子ＶＲに対する第２トレーニング動作が正常に終了していないと判定されると（Ｓ１０６ｂ、Ｎ）、リセット動作の対象となった選択メモリセルＭＣは不良であると判定される（Ｆａｉｌ）。
【００２２】
次に図６を参照して、トレーニング動作について具体的に説明する。図６に示すようにトレーニング動作においては、先ず、回数Ｎが「０」に設定される（Ｓ２０１）。回数Ｎはセットパルスを印加した回数であり、可変抵抗素子ＶＲの特性に応じ、５〜２０回ぐらいに設定される。この例では、Ｎ＝９に設定される。次に、選択メモリセルＭＣにセットパルスが印加され（Ｓ２０２）、回数Ｎに「１」が加算される（Ｓ２０３）。続いて、回数Ｎが「９」より大きいか否かが判定される（Ｓ２０４）。ここで、回数Ｎが「９」以下であると判定されると（Ｓ２０４、Ｎ）、選択メモリセルＭＣにリセットパルスが印加され（Ｓ２０５）、その後に再びステップＳ２０２が実行される。一方、ステップＳ２０４において回数Ｎが「９」より大きいと判定されると（Ｓ２０４、Ｙ）、トレーニング動作は終了する。これにより、可変抵抗素子ＶＲにはセットパルスとリセットパルスが交互に９回印加される。なお、第１トレーニング動作及び第２トレーニング動作が正常に終了したか否かの判定は、セット及びベリファイレベルＬＬ、ＬＨよりも緩いベリファイレベルＬＬ’、ＬＨ’に達したか否かを基準に行なって良い。
【００２３】
次に、図７を参照してトレーニング動作による可変抵抗素子ＶＲの抵抗値の変化について説明する。図７に示す例では、時間Ｔ１において、可変抵抗素子ＶＲは、１回又は数回のセットパルス又はリセットパルスで抵抗値ＬＬ以下の低抵抗状態（セット状態）、又は抵抗値ＬＨ以上の高抵抗状態（リセット状態）に遷移する正常状態を維持している。
【００２４】
しかし、時間Ｔ１において、セット動作とリセット動作を繰り返すと、時間Ｔ２において、可変抵抗素子ＶＲは低抵抗状態又は高抵抗状態に容易に変化しない異常状態となることがある。図７に示す例は、時間Ｔ２で最終的に高抵抗状態（リセット状態）に可変抵抗素子ＶＲが遷移しない状態を示している。このような状態でも、セットパルスとリセットパルスを交互に複数回印加することで、可変抵抗素子ＶＲは再度正常状態に復帰することがある。そこで、本実施の形態では、時間Ｔ３において、上述したトレーニング動作を行なう。これにより、トレーニング動作において、可変抵抗素子ＶＲには、交互に所定回数のセットパルス及びリセットパルスが印加される。時間Ｔ４において、可変抵抗素子ＶＲは高抵抗状態及び低抵抗状態に遷移可能な状態となる可能性がある。なお、トレーニング動作において印加される電圧は、セットパルス及びリセットパルスであり、トレーニング動作には新たなパルスは必要とされない。
【００２５】
［第２の実施の形態］
次に、図８を参照して第２の実施の形態に係る半導体記憶装置のトレーニング動作について説明する。第２の実施の形態は、トレーニング動作のみが第１の実施の形態と異なる。第２の実施の形態において、第１の実施の形態と同様の構成は、その説明を省略する。
【００２６】
第２の実施の形態に係るトレーニング動作においては、第１、第２トレーニングベリファイ動作がトレーニング動作内で実行される。第１、第２トレーニングベリファイ動作では、セットベリファイレベルＬＬよりも高く、リセットベリファイレベルＬＨよりも低い抵抗値のベリファイレベルＬＨ’、ＬＬ’を判定レベルとする。
【００２７】
図８に示すように、第２の実施の形態に係るトレーニング動作では、先ず回数Ｎａ、Ｎｒが「０」に設定される（Ｓ３０１）。回数Ｎａは、第１トレーニングベリファイ動作でパスと判定された回数である。回数Ｎｒは、リセットパルスを間に挟まず連続して印加されたセットパルスの回数又は、セットパルスを挟まず連続して印加されたリセットパルスの回数である。
【００２８】
ステップＳ３０１の後、セットパルスが選択メモリセルＭＣに印加される（Ｓ３０２ａ）。続いて、選択メモリセルＭＣに対して第１トレーニングベリファイ動作が実行される（Ｓ３０３ａ）。
【００２９】
ステップＳ３０３ａにおいて、可変抵抗素子ＶＲの抵抗値が抵抗値ＬＬ’以下になっていないと判定されると（Ｓ３０３ａ、Ｎ）、回数Ｎｒに「１」が加算され（Ｓ３０４ａ）、その後に回数Ｎｒが「９」より大きいか否かが判定される（Ｓ３０５ａ）。ステップＳ３０５ａにおいて、回数Ｎｒが「９」より大きいと判定されると（Ｓ３０５ａ、Ｙ）、選択メモリセルＭＣは不良であると判定される（Ｆａｉｌ）。一方、回数Ｎｒが「９」以下と判定されると（Ｓ３０５ａ、Ｎ）、再びステップＳ３０２ａが実行される。
【００３０】
ステップＳ３０３ａにおいて、可変抵抗素子ＶＲの抵抗値が抵抗値ＬＬ’以下になっていると判定されると（Ｓ３０３ａ、Ｙ）、回数Ｎａに「１」を加算し、回数Ｎｒを「０」に設定する（Ｓ３０６ａ）。続いて、回数Ｎａが「９」より大きいか否かが判定される（Ｓ３０７ａ）。ステップＳ３０７ａにおいて、回数Ｎａが「９」より大きいと判定されると（Ｓ３０７、Ｙ）、トレーニング動作は正常に実行されたと判定されて終了する（Ｐａｓｓ）。一方、回数Ｎａが「９」以下であると判定されると（Ｓ３０７、Ｎ）、以下に示すステップＳ３０２ｂが実行される。
【００３１】
ステップＳ３０２ｂにおいて、リセットパルスが選択メモリセルＭＣに印加される。次に、第２トレーニングベリファイ動作が実行される（Ｓ３０３ｂ）。
【００３２】
ステップＳ３０３ｂにおいて、可変抵抗素子ＶＲの抵抗値が抵抗値ＬＨ’以上になっていないと判定されると（Ｓ３０３ｂ、Ｎ）、回数Ｎｒに「１」が加算され（Ｓ３０４ｂ）、その後に回数Ｎｒが「９」より大きいか否かが判定される（Ｓ３０５ｂ）。ステップＳ３０５ｂにおいて、回数Ｎｒが「９」より大きいと判定されると（Ｓ３０５ｂ、Ｙ）、選択メモリセルＭＣは不良であると判定される（Ｆａｉｌ）。一方、回数Ｎｒが「９」以下と判定されると（Ｓ３０５ｂ、Ｎ）、再びステップＳ３０２ｂが実行される。
【００３３】
ステップＳ３０３ｂにおいて、可変抵抗素子ＶＲの抵抗値が抵抗値ＬＨ’以上になっていると判定されると（Ｓ３０３ｂ、Ｙ）、回数Ｎｒを「０」に設定し（Ｓ３０６ｂ）、その後に再びステップＳ３０２ａが実行される。
【００３４】
次に、図９を参照してトレーニング動作による可変抵抗素子ＶＲの抵抗値の変化について説明する。図９に示す例では、時間Ｔ１において、可変抵抗素子ＶＲは、１回又は複数回のセットパルス又はリセットパルスで抵抗値ＬＬ以下の低抵抗状態（セット状態）、又は抵抗値ＬＨ以上の高抵抗状態（リセット状態）に遷移する。
【００３５】
しかし、時間Ｔ１において、セット動作とリセット動作を繰り返すと、時間Ｔ２において、可変抵抗素子ＶＲは低抵抗状態又は高抵抗状態に容易に変化しない異常状態となることがある。図９に示す例は、時間Ｔ２で最終的に高抵抗状態（リセット状態）に可変抵抗素子ＶＲが遷移しない状態を示している。そこで、本実施の形態では、時間Ｔ３において、上述したトレーニング動作を行なう。これにより、トレーニング動作において、可変抵抗素子ＶＲには、セットパルス及びリセットパルスが印加されると共に第１及び第２トレーニングベリファイ動作（ＬＬ’、ＬＨ’）がなされる。そして、所定回数の第１トレーニングベリファイ動作にて、可変抵抗素子ＶＲの抵抗値が抵抗値ＬＬ’以下と判定されると、続く時間Ｔ４において、可変抵抗素子ＶＲは高抵抗状態及び低抵抗状態に遷移可能な状態となる。
【００３６】
第２の実施の形態は、第１、第２トレーニングベリファイ動作を繰り返し実行するため、第１の実施の形態よりもトレーニング動作の実行に時間を要する。しかしながら、第２の実施の形態は、第１の実施形態よりも確実に、可変抵抗素子ＶＲの状態を通常の状態に戻すことができる。
【００３７】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００３８】
例えば、第１及び第２の実施の形態において、トレーニング動作は、セット不良又はリセット不良が発生したときに、セット動作又はリセット動作に連続して実行される。しかしながら、トレーニング動作は、セット動作及びリセット動作のコマンドを受けていないスタンバイ状態においてキャッシュメモリ１４の情報に基づき実行されるものであってもよい。更には、セット不良、リセット不良に拘わりなく、セット動作又はリセット動作に付随して、トレーニング動作を実行するようにしても良い。
【符号の説明】
【００３９】
ＭＣ…メモリセル、  ＶＲ…可変抵抗素子、  Ｄ…ダイオード、  １１…メモリセルアレイ、  １２…ロウデコーダ、  １３…カラムデコーダ、  １４…キャッシュメモリ、  １５…制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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