(57)【要約】【課題】磁気メモリの動作不良を抑制する。【解決手段】本実施形態の磁気抵抗効果素子は、垂直磁気異方性を有し、磁化の向きが可変な記憶層と、垂直磁気異方性を有し、磁化の向きが不変な参照層と、記憶層と参照層との間の非磁性層１１と、磁化の向きが不変なシフト調整層と、を含む。参照層は第１の磁化温度依存性ＬＭ１を有し、シフト調整層は参照層と異なる第２の磁化温度依存性ＬＭ２を有する。メモリ動作温度下において、参照層の漏れ磁場とシフト調整層の漏れ磁場とは互いにキャンセルされ、実装温度下において、参照層の漏れ磁場及びシフト調整層のうち一方に起因するシフト磁界が、記憶層の磁化に印加される。【選択図】図６
2013069862.tif 000002
【特許請求の範囲】
【請求項１】
垂直磁気異方性を有し、磁化の向きが可変な記憶層と、
垂直磁気異方性を有し、磁化の向きが不変な参照層と、
前記記憶層と前記参照層との間の非磁性層と、
前記参照層における前記非磁性層が設けられた側に対して反対側に設けられ、垂直磁気異方性を有し、磁化の向きが不変なシフト調整層と、
を具備し、
前記参照層は第１の磁化温度依存性を有し、前記シフト調整層は前記第１の磁化温度依存性と異なる第２の磁化温度依存性を有し、
メモリ動作温度において、前記参照層の漏れ磁場と前記シフト調整層の漏れ磁場とは互いにキャンセルされ、
実装温度において、前記参照層及び前記シフト調整層のうち一方に起因するシフト磁界が、前記記憶層の磁化に印加される、
ことを特徴とする磁気抵抗効果素子。
【請求項２】
垂直磁気異方性を有し、磁化の向きが可変な記憶層と
垂直磁気異方性を有し、磁化の向きが不変であり、第１の副格子と第２の副格子とを含むフェリ磁性膜を含む参照層と、
前記参照層と前記記憶層との間の非磁性層と、
前記フェリ磁性膜と前記非磁性層との間に設けられ、垂直磁気異方性を有する界面層と、
を具備し、
前記第１の副格子は、第１の磁化温度依存性を有し、前記第２の副格子は、前記第１の磁化温度依存性と異なる第２の磁化温度依存性を有し、
メモリ動作温度において、前記フェリ磁性膜と前記界面層との漏れ磁場は互いにキャンセルされ、
実装温度において、前記第１の副格子の磁化の大きさが前記第２の副格子の磁化の大きさより低減し、前記第２の副格子及び前記界面層に起因するシフト磁界が、前記記憶層の磁化に印加される、
ことを特徴とする磁気抵抗効果素子。
【請求項３】
前記実装温度下において、前記記憶層の磁化の向きは、前記シフト磁界の向きと平行である、ことを特徴とする請求項１又は２に記載の磁気抵抗効果素子。
【請求項４】
前記第１の副格子は、Ｔｂ、Ｄｙ及びＳｍを含むグループから選択される少なくとも１の元素であり、前記第２の副格子は、Ｃｏ及びＦｅを含むグループから選択される少なくとも１つの元素である、ことを特徴とする請求項２乃至３のいずれか１項に記載の磁気抵抗効果素子。
【請求項５】
前記メモリ動作温度は１００℃以下であり、前記実装温度は１６０℃以上であることを特徴とする、請求項１乃至４のいずれか１項に記載の磁気抵抗効果素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気抵抗効果素子に関する。
【背景技術】
【０００２】
ＴＭＲ（Tunnel Magneto Resistive）素子を利用した磁気メモリを実現するために、様々な技術が提案されている。
【０００３】
その１つとして、ＭＴＪ（Magnetic Tunnel Junction）素子の磁化配列状態に対応するように“１”又は“０”データを、ＭＴＪ素子に記録し、ＴＭＲ効果による素子の抵抗値の違いに基づいて、データを読み出す方式がある。
【０００４】
磁気メモリのデータの書き込み、すなわち、ＭＴＪ素子の磁性層の磁化を反転させる方式として、素子の微細化と低電流化の観点から、スピン偏極電流をＭＴＪ素子に流すことによって引き起こされる磁化反転方式（以下、スピン注入磁化反転方式とよぶ）が、注目されている。
【０００５】
磁気メモリのデータの読み出しには、参照セル又はレプリカセルを用いて判定基準となる抵抗値（電位又は電流）を形成し、その判定基準とメモリセルのＭＴＪ素子の抵抗値とを比較する手法が、用いられている。
【０００６】
磁気メモリにおいて、素子の微細化に伴って、磁性体の熱擾乱の問題が、顕在化する。この熱擾乱に起因して、参照セル及びレプリカセル内のＭＴＪ素子の磁性層の磁化が、意図せずに反転した場合、データの判定（データ読み出し）に、動作不良が生じてしまう可能性がある。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Z. Li, and S. Zhang, “Thermally assisted magnetization reversal in the presence of spin-transfer torque”, Physical Review B, Vol. 69, 134416 (2004）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
磁気メモリの動作不良を抑制する技術を提案する。
【課題を解決するための手段】
【０００９】
本実施形態の磁気抵抗効果素子は、垂直磁気異方性を有し、磁化の向きが可変な記憶層と、垂直磁気異方性を有し、磁化の向きが不変な参照層と、前記記憶層と前記参照層との間の非磁性層と、前記参照層における前記非磁性層が設けられた側に対して反対側に設けられ、垂直磁気異方性を有し、磁化の向きが不変なシフト調整層と、を具備し、前記参照層は第１の磁化温度依存性を有し、前記シフト調整層は前記第１の磁化温度依存性と異なる第２の磁化温度依存性を有し、メモリ動作温度において、前記参照層の漏れ磁場と前記シフト調整層の漏れ磁場とは互いにキャンセルされ、実装温度において、前記参照層及び前記シフト調整層のうち一方に起因するシフト磁界が、前記記憶層の磁化に印加される。
【図面の簡単な説明】
【００１０】
【図１】実施形態の磁気抵抗効果素子を含む磁気メモリの構成を説明するための図。
【図２】実施形態の磁気抵抗効果素子を含む磁気メモリの構成を説明するための図。
【図３】実施形態の磁気抵抗効果素子を含む磁気メモリの構成を説明するための図。
【図４】実施形態の磁気抵抗効果素子を含む磁気メモリの構成を説明するための図。
【図５】第１の実施形態の磁気抵抗効果素子を説明するための図。
【図６】第１の実施形態の磁気抵抗効果素子を説明するための図。
【図７】第１の実施形態の磁気抵抗効果素子の具体例を示す図。
【図８】第１の実施形態の磁気抵抗効果素子の具体例を示す図。
【図９】第１の実施形態の磁気抵抗効果素子の具体例を示す図。
【図１０】第２の実施形態の磁気抵抗効果素子を説明するための図。
【図１１】第２の実施形態の磁気抵抗効果素子を説明するための図。
【図１２】第２の実施形態の磁気抵抗効果素子を説明するための図。
【図１３】第２の実施形態の磁気抵抗効果素子を説明するための図。
【発明を実施するための形態】
【００１１】
［実施形態］  
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１２】
（１）  第１の実施形態  
図１乃至図９を参照して、第１の実施形態の磁気抵抗効果素子について、説明する。
【００１３】
（ａ）  構成  
図１乃至図８を参照して、第１の実施形態の磁気抵抗効果素子の構成について、説明する。例えば、第１の実施形態の磁気抵抗効果素子は、磁気メモリのメモリ素子として、用いられる。
【００１４】
＜全体構成＞
図１乃至図４を用いて、本実施形態の磁気抵抗効果素子を含む磁気メモリの構成について説明する。
【００１５】
図１は、磁気メモリ１００を含むパッケージ装置２００の構成を、模式的に示している。
【００１６】
本実施形態の磁気抵抗効果素子を含む磁気メモリ１００のチップは、パッケージ装置２００内に搭載されている。磁気メモリ１００は、絶縁体（パッケージ）２１０内に封止されている。パッケージ装置２００内において、磁気メモリ１００のチップは、ボンディングワイヤ、リードフレーム或いは金属バンプ（例えば、銅バンプ）を介して、パッケージ装置２００の外部接続端子２９０に、接続されている。外部接続端子２９０には、例えば、ハンダボール（又はハンダバンプ）２９０が用いられている。
【００１７】
磁気メモリ１００を含むパッケージ装置２００は、実装基板３００上に搭載される。パッケージ装置２００は、外部接続端子としてのハンダボール２９０によって、実装基板３００上の接続端子（又は、配線）３９０に接続される。これによって、磁気メモリは、実装基板３００上の他のチップ又は素子（図示せず）に接続され、磁気メモリを含むメモリシステム（例えば、メモリカードやＳＳＤ）やシステムＬＳＩが形成される。
【００１８】
図２は、磁気メモリ１００のチップのレイアウト例を模式的に示している。  
本実施形態において、磁気メモリ１００は、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）である。但し、本実施形態の磁気抵抗効果素子を用いて、ＲＯＭが、形成されてもよい。
【００１９】
図２に示されるように、磁気メモリ１００において、メモリセルアレイ３０は、チップ（半導体基板）７０内に、設けられている。
【００２０】
メモリセルアレイ３０内には、複数のセル２０が、設けられている。各セル２０は、少なくとも１つの磁気抵抗効果素子１Ａと少なくとも１つの選択素子２とを含んでいる。
【００２１】
図３は、メモリセルアレイ３０の内部構成の一例を示す等価回路図である。
【００２２】
図３に示されるように、メモリセルアレイ３０は、複数のセル２０を含む。
【００２３】
複数のセル２０は、メモリセルアレイ３０内にアレイ状に配置される。メモリセルアレイ３０内には、複数のビット線ＢＬ，ｂＢＬ及び複数のワード線ＷＬが設けられている。ビット線ＢＬ，ｂＢＬはカラム方向に延在し、ワード線ＷＬはロウ方向に延在する。２本のビット線ＢＬ，ｂＢＬは、１組のビット線対を形成している。
【００２４】
セル２０は、ビット線ＢＬ，ｂＢＬ及びワード線ＷＬに接続されている。
【００２５】
カラム方向に配列されている複数のセル２０は、共通のビット線対ＢＬ，ｂＢＬに接続されている。ロウ方向に配列されている複数のセル２０は、共通のワード線ＷＬに接続されている。
【００２６】
セル２０は、例えば、１つの磁気抵抗効果素子１Ａと、１つの選択素子２とを含む。磁気抵抗効果素子１Ａは、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子である。
【００２７】
選択スイッチ２は、例えば、電界効果トランジスタ（Field Effect Transistor）である。以下では、選択スイッチ２としての電界効果トランジスタのことを、選択トランジスタ２とよぶ。本実施形態において、外部からのデータを記憶するセル２０のことを、メモリセルＭＣとよぶ。
【００２８】
ＭＴＪ素子１Ａの一端は、ビット線ＢＬに接続され、ＭＴＪ素子１Ａの他端は、選択トランジスタ２の電流経路の一端（ソース／ドレイン）に接続されている。選択トランジスタ２の電流経路の他端（ドレイン／ソース）は、ビット線ｂＢＬに接続されている。選択トランジスタ２の制御端子（ゲート）は、ワード線ＷＬに接続されている。
【００２９】
図４は、本実施形態のＭＴＪ素子１Ａを含むセル２０の断面構造を説明するための模式図である。
【００３０】
図４に示されるように、セル２０は、半導体基板７０のアクティブ領域ＡＡ内に形成される。アクティブ領域ＡＡは、半導体基板７０の素子分離領域に埋め込まれた絶縁膜７１によって、区画されている。
【００３１】
選択トランジスタ２は、アクティブ領域ＡＡ上に設けられている。
【００３２】
選択トランジスタ２の２つのソース／ドレイン拡散層６３，６４は、アクティブ領域ＡＡ（半導体基板７０）内に、設けられている。２つのソース／ドレイン拡散層６３，６４間のアクティブ領域ＡＡ表面上に、ゲート絶縁膜６１が設けられている。ゲート電極６２は、ゲート絶縁膜６１上に設けられている。図３に示されるように、ゲート電極６２は、ロウ方向に延在し、ワード線ＷＬとして用いられる。
【００３３】
選択トランジスタ２のソース／ドレイン拡散層６３は、層間絶縁膜７９Ａ内に埋め込まれたコンタクトプラグ７２Ａを介して、ビット線７５（ｂＢＬ）に接続される。選択トランジスタ２のソース／ドレイン拡散層６４は、層間絶縁膜７９Ａ，７９Ｂ内に埋め込まれたコンタクトプラグ７２Ｂを介して、ＭＴＪ素子１Ａに接続されている。
【００３４】
ＭＴＪ素子１Ａは、少なくとも２つの磁性層と、２つの磁性層間の非磁性層（トンネルバリア層）とを少なくとも含む積層構造を有する。ＭＴＪ素子１Ａが少なくとも含む２つの磁性層のうち、一方の磁性層は記憶層（磁化自由層、自由層、記録層ともよばれる）とよばれ、他方の磁性層は参照層（磁化不変層、固定層ともよばれる）とよばれる。記憶層は、反転可能（可変）な磁化を有している。参照層は、固定の（不変の）磁化を有している。本実施形態のＭＴＪ素子１Ａの構造の詳細については、後述する。
【００３５】
ＭＴＪ素子１Ａの上端は、上部電極５２を介してビット線７６（ＢＬ）に接続される。また、ＭＴＪ素子１Ａの下端は、下部電極５１、コンタクトプラグ７２Ｂを介して、選択トランジスタ２のソース／ドレイン拡散層６４に接続される。
【００３６】
ＭＴＪ素子１Ａは、プラグ７２Ｂ直上に設けられている。ただし、ＭＴＪ素子１Ａは、中間配線層を用いて、コンタクトプラグ直上からずれた位置（例えば、選択トランジスタのゲート電極上方）に配置されてもよい。ＭＴＪ素子１Ａは、層間絶縁膜７９Ｃ内に設けられている。
【００３７】
図４において、１つのアクティブ領域ＡＡ内に１つのセル２０が設けられた例が示されている。しかし、２つのセルが１つのコンタクトプラグ７２Ａ及びソース／ドレイン拡散層６３を共有するように、２つのセルが１つのアクティブ領域ＡＡ内に設けられてもよい。これによって、セル２０のサイズが縮小される。図４において、選択トランジスタ２は、プレーナ構造の電界効果トランジスタが示されているが、電界効果トランジスタの構造は、これに限定されない。例えば、ＲＣＡＴ（Recess Channel Array Transistor）やＦｉｎＦＥＴなどのように、３次元構造の電界効果トランジスタが、選択トランジスタとして用いられてもよい。
【００３８】
ロウ制御回路３２は、メモリセルアレイ３０のロウ方向に隣接するように、チップ７０内に設けられている。カラム制御回路３３は、メモリセルアレイ３０のカラム方向に隣接するように、チップ７０内に設けられている。  
ロウ制御回路３２は、メモリセルアレイ３０のロウを制御する。ロウ制御回路３２は、ワード線ＷＬの一端に接続される。ロウ制御回路３２は、外部からのアドレス信号に基づいて、ワード線の活性化／非活性化を制御する。
【００３９】
カラム制御回路３３は、メモリセルアレイ３０のカラムを制御する。カラム制御回路３３は、ビット線の一端及び他端にそれぞれ接続される。カラム制御回路３３は、外部からのアドレス信号に基づいて、ビット線の活性化／非活性化を制御する。
【００４０】
ロウ制御回路３２及びカラム制御回路３３によって活性化されたメモリセルＭＣ（２０）が、選択セルとして、外部（メモリコントローラ又はホスト）からアクセスされる。
【００４１】
メモリセルアレイ３０の近傍において、書き込み回路３５及び読み出し回路３６が、チップ７０内に設けられている。
【００４２】
書き込み回路３５は、カラム制御回路３３を介して、ビット線の一端及び他端に接続される。書き込み回路３５は、書き込み電流Ｉｗを生成するための電流源や電圧源などのソース回路、書き込み電流Ｉｗを吸収するためのシンク回路を、有する。
【００４３】
読み出し回路３６は、カラム制御回路３３を介して、ビット線の一端に接続される。読み出し回路３６は、読み出し電流Ｉｒを生成するための電流源又は電圧源、読み出し信号の検知及び増幅を行うセンスアンプ３７、及び、データを一時的に保持するラッチ回路などを含んでいる。
【００４４】
例えば、メモリセルアレイ３０と同じチップ７０内に、ロウ／カラム制御回路３２，３３、書き込み回路３５及び読み出し回路３６以外の回路（以下、周辺回路３９とよぶ）が、設けられている。例えば、バッファ回路、ステートマシン（制御回路）、又は、ＥＣＣ（Error Checking and Correcting）回路などが、周辺回路３９としてチップ７０内に設けられる。
【００４５】
＜動作＞  
（書き込み動作）  
本実施形態のＭＴＪ素子１Ａ及びそのＭＴＪ素子１Ａを含む磁気メモリにおけるデータの書き込み動作について、説明する。
【００４６】
例えば、本実施形態のＭＴＪ素子１Ａ及びそのＭＴＪ素子１Ａを含む磁気メモリ（例えば、ＭＲＡＭ）のデータの書き込みには、スピン注入磁化反転方式（Spin-Torque-Transfer）が用いられる。
【００４７】
スピン注入磁化反転型ＭＲＡＭにおいて、書き込み回路３５は、データの書き込み時、書き込み対象として選択されたセル（以下、選択セルとよぶ）に対して、書き込み電流Ｉｗを供給する。
【００４８】
書き込み回路３５は、選択セルに書き込まれるデータに応じて、書き込み電流ＩｗをメモリセルＭＣ内のＭＴＪ素子１Ａに双方向に流す。即ち、書き込むデータに応じて、ビット線ＢＬからビット線ｂＢＬに向かう書き込み電流Ｉｗが、或いは、ビット線ｂＢＬからビット線ＢＬに向かう書き込み電流Ｉｗが、書き込み回路３５から出力される。
【００４９】
本実施形態のＭＴＪ素子１Ａは、例えば、スピン注入磁化反転方式によって、記憶層と参照層との相対的な磁化の向きが反転される。ＭＴＪ素子１Ａの記憶層の磁化の向きは、ＭＴＪ素子１Ａに流された書き込み電流Ｉｗに起因するスピントルクによって、変化される。すなわち、記憶層の磁化の向きは、書き込み電流Ｉｗが含むスピン偏極した電子が、記憶層の磁化（スピン）に作用することによって、変化する。
【００５０】
ここで、「参照層の磁化の向きが固定状態である」又は「参照層の磁化の向きが不変である」とは、記憶層の磁化の向きを反転させるための磁化反転しきい値以上の電流（磁化反転電流）が、参照層に流れた場合に、参照層の磁化の向きが変化しないことを意味する。
【００５１】
したがって、ＭＴＪ素子１Ａにおいて、磁化反転しきい値の大きな磁性層が参照層として用いられ、参照層よりも反転しきい値の小さい磁性層が記憶層として用いられる。これによって、磁化の向きが可変な記憶層と磁化の向きが固定された参照層とを含むＭＴＪ素子１Ａが、形成される。  
また、書き込み電流Ｉｗは、記憶層の反転しきい値以上の電流値を有し、且つ、参照層の反転しきい値より小さい電流値を有している。
【００５２】
記憶層の磁化の向きが参照層の磁化の向きと平行（Ｐ：Parallel）状態にされる場合、つまり、記憶層の磁化の向きが参照層の磁化の向きと同じにされる場合、記憶層から参照層に向かって流れる電流Ｉｗが、ＭＴＪ素子１Ａに供給される。  
この場合において、電子は、トンネルバリア層を経由して、参照層から記憶層に向かって移動する。参照層及びトンネルバリア層を通過して記憶層に移動した電子のうち、マジョリティーな電子（スピン偏極した電子）は、参照層の磁化（スピン）の向きと同じ向きを有している。このスピン偏極した電子のスピン角運動量（スピントルク）が、記憶層の磁化に印加され、記憶層の磁化は、参照層の磁化の向きと同じ向きに反転する。ＭＴＪ素子１Ａの磁化配列が平行配列（平行状態）であるとき、ＭＴＪ素子１Ａの抵抗値は最も小さくなる。
【００５３】
記憶層の磁化の向きが参照層の磁化の向きと反平行（ＡＰ：Antiparallel）状態にされる場合、つまり、記憶層の磁化の向きが参照層の磁化の向きに対して反対にされる場合、参照層から記憶層に向かって流れる電流Ｉｗが、ＭＴＪ素子１Ａに供給される。  
この場合、電子は、記憶層から参照層に向かって移動する。参照層の磁化の向きと反平行のスピンをもつ電子は、参照層によって反射される。反射された電子は、スピン偏極した電子として、記憶層に注入される。このスピン偏極した電子（反射された電子）のスピントルクが、記憶層の磁化に印加され、記憶層の磁化は、参照層の磁化の向きと反対の向きに反転する。ＭＴＪ素子１Ａの磁化配列が、反平行配列（反平行状態）であるとき、ＭＴＪ素子１Ａの抵抗値は最も大きくなる。
【００５４】
例えば、抵抗値が小さい状態（磁化配列が平行状態）のＭＴＪ素子１Ａは、“０”データ保持状態（第１安定状態）に対応づけられ、抵抗値が高い状態（磁化配列が反平行状態）のＭＴＪ素子１Ａは、“１”データ保持状態（第２安定状態）に対応付けられる。
【００５５】
（読み出し動作）  
本実施形態のＭＴＪ素子１Ａ及びそのＭＴＪ素子１Ａを含む磁気メモリにおけるデータの読み出し動作について、説明する。
【００５６】
本実施形態のＭＴＪ素子１Ａ及びそのＭＴＪ素子１Ａを含む磁気メモリ（ＭＲＡＭ）のデータの読み出しにおいて、例えば、読み出し回路３６のセンスアンプ３７が、読み出し対象の選択セルからの信号（電位）と参照信号（基準電位）との大小関係を比較することによって、選択セル内のＭＴＪ素子１Ａが“０”データ保持状態（磁化平行状態、低抵抗状態）であるか、“１”データ保持状態（磁化反平行状態、高抵抗状態）であるかが判定される。
【００５７】
データ読み出し時において、選択セルからの信号（読み出し信号）は、選択セル内のＭＴＪ素子１Ａ内に読み出し電流Ｉｒを流すことによって、生成される。ＭＴＪ素子１Ａを流れた読み出し電流Ｉｒに基づく信号の大きさは、ＭＴＪ素子１Ａの抵抗値に応じて、変動する。ＭＴＪ素子１Ａを流れた読み出し電流Ｉｒに基づく信号（電位又は電流）が、センスアンプ３７に入力される。
【００５８】
尚、読み出し電流Ｉｒの電流値は、読み出し電流によって記憶層の磁化が反転しないように、書き込み電流Ｉｗの電流値（反転しきい値）より小さい値に設定される。
【００５９】
データ読み出し時における参照信号（標準信号）は、参照セルやレプリカセルとよばれるセルを用いて生成される。ＭＲＡＭのデータ読み出し時において、参照セル及びレプリカセルを用いて、ＭＴＪ素子の抵抗値と比較するための合成抵抗が形成されたり、参照セルが接続されたビット線に対する印加電位が生成されたりする。
【００６０】
このように、ＭＲＡＭのデータの読み出しは、参照セル及びレプリカセルを用いて、実行される場合がある。それゆえ、図２及び図３に示されるように、メモリセルアレイ３０内には、外部からのデータを記憶するメモリセルＭＣと参照電位を生成するための参照セル／レプリカセルＲＣとが設けられる。以下では、参照セル及びレプリカセルを区別しない場合、参照セル及びレプリカセルのことを、参照電位生成セルとよぶ。
【００６１】
メモリセルアレイ３０内において、メモリセルＭＣが設けられる領域３１Ａのことを、メモリセル領域３１Ａとよび、参照電位生成セルＲＣが設けられる領域３１Ｂのことを、参照電位生成セル領域３１Ｂとよぶ。
【００６２】
メモリセルＭＣ及び参照電位生成セルＲＣは、実質的に同じ工程で形成され、実質的に同じ構造を有する。すなわち、参照電位生成セルＲＣは、本実施形態のＭＴＪ素子１Ａと選択トランジスタ２とを含み、図４に示されるセル（メモリセル）２０と同じ構造を有する。
【００６３】
参照セル及びレプリカセルのような参照電位生成セルＲＣは、外部からのデータの書き込み対象とはならない。但し、データの読み出しのための所定の抵抗値の参照電位生成セルＲＣを形成するために、参照電位生成セルＲＣは、チップの出荷前に予め“０”データ保持状態（平行状態）であるか“１”データ保持状態（磁化反平行状態）であるかが規定される。
【００６４】
１つの参照電位生成セルＲＣを用いてアクセスされるメモリ領域（メモリセルの個数）は、例えば、数十から数百ｂｉｔ又はそれ以上である。それゆえ、１つの参照電位生成セルＲＣが動作不良になると、その不良の参照電位生成セルＲＣに対応するメモリ領域のデータが、正常に読み出せなくなる。このように、参照電位生成セルにおいて、１ｂｉｔでも意図しないＭＴＪ素子1Ａの磁化反転が生じると、チップ全体が不良となる可能性がある。
【００６５】
それゆえ、メモリの製造コスト及びメモリの信頼性を考慮すると、チップの出荷後及びメモリの使用時において、参照セル及びレプリカセルは、規定されたデータ保持状態を維持していることが好ましい。
【００６６】
例えば、参照電位生成セルＲＣのＭＴＪ素子において、磁気メモリのチップが実装基板上に搭載される際の熱処理（例えば、半田リフロー工程）の熱に起因して、記憶層の磁化が熱擾乱によって反転する可能性がある。
【００６７】
参照電位生成セルＲＣとメモリセルＭＣとが同じ工程同一チップ内に形成されていれば、参照電位生成セル領域３１Ｂは、メモリセルアレイ３０の外部に設けられてもよい。また、参照電位生成セル領域３１Ｂは、１カラム分（１組のビット線ペア）の参照電位生成セルＲＣを含む場合もあるし、２カラム分以上の参照電位生成セルＲＣを含む場合もある。
【００６８】
図２及び図３において、カラム方向に延在するように設けられた参照電位生成セル領域３１Ｂが示され、カラム方向に配列された複数の参照電位生成セルは共通のビット線（参照ビット線）に接続される。参照電位生成セル領域３１Ｂは、メモリセル領域３１Ａにロウ方向に隣接している。ただし、磁気メモリの仕様に応じて、メモリセルアレイ３０のカラム方向の一端（終端）に、参照電位生成セル領域３１Ｂが設けられてもよい。この場合、参照電位生成セル領域３１Ｂがロウ方向に延在するようにメモリセルアレイ１内に設けられ、ロウ方向に配列された参照電位生成セルＲＣが共通のワード線（参照ワード線）に接続される。
【００６９】
（ｂ）  磁気抵抗効果素子  
図５乃至図８を参照して、本実施形態の磁気抵抗効果素子１Ａについて説明する。  
図５は、本実施形態の磁気抵抗効果素子（ＭＴＪ素子）１Ａの構造を示す断面図である。
【００７０】
図５に示されるように、本実施形態のＭＴＪ素子１Ａは、記憶層１０、参照層１２及び非磁性層１１を含む。非磁性層１１は、記憶層１０と参照層１２との間に設けられている。図５に示されるＭＴＪ素子１Ａは、例えば、トップピン型のＭＴＪ素子であり、記憶層１０上に非磁性層１１が積層され、非磁性層１１上に参照層１２が積層されている
上述のように、記憶層１０は、磁化の向きが反転可能である。参照層１２は、記憶層１０よりも大きい磁化反転しきい値を有し、参照層１２の磁化の向きは実質的に固定状態である。スピン注入磁化反転方式を用いたデータ書き込みを考慮した場合、記憶層１０は、ダンピング定数が小さい材料を用いて形成されることが好ましい。
【００７１】
本実施形態のＭＴＪ素子１Ａは、垂直磁化型のＭＴＪ素子である。  
記憶層１０及び参照層１２は、磁性層１０，１２の膜面に対して垂直方向に磁気異方性を有している。記憶層１０の磁化及び参照層１２の磁化は、膜面に対して垂直方向を向いている。磁化が膜面に対して垂直方向を向く磁性体（磁性層、磁性膜）のことを、垂直磁化膜ともよぶ。
【００７２】
ＭＴＪ素子１Ａが含む磁性層（記憶層及び参照層）１０，１２の垂直磁気異方性は、例えば、磁性体（磁性層）の結晶磁気異方性を利用して形成される。
【００７３】
結晶磁気異方性を利用した垂直磁化型のＭＴＪ素子１Ａは、結晶のｃ軸が膜面に対して垂直方向に対応するため、各結晶粒が膜の面内方向において回転したとしても、結晶のｃ軸は膜面に対して垂直方向を保ったままで分散しない。それゆえ、垂直磁化膜は、結晶軸の分散を抑制できる。
【００７４】
例えば、大きな結晶磁気異方性エネルギー密度を有する材料として、Ｃｏ−Ｃｒ合金が挙げられる。Ｃｏ−Ｃｒ合金材料の結晶構造は、六方晶構造であり、ｃ軸を磁化容易軸とした一軸の結晶磁気異方性を有する。そのため、Ｃｏ−Ｃｒ合金を用いた磁性層の結晶方位において、結晶のｃ軸が膜面の垂直方向と平行になるように、Ｃｏ−Ｃｒ合金の結晶成長の方向が制御される。これによって、結晶磁気異方性を利用した磁性層における結晶軸の分散が、抑制される。
【００７５】
これと同様に、正方晶構造の磁性層をＭＴＪ素子１Ａに用いた場合においても、ｃ軸を膜面に対して垂直方向に制御することによって、垂直磁化型のＭＴＪ構成を実現することが可能になる。正方晶構造の磁性材料は、例えば、Ｌ１０型の結晶構造を有する材料が用いられる。例えば、Ｆｅ−Ｐｔ規則合金、Ｆｅ−Ｐｄ規則合金、Ｃｏ−Ｐｔ規則合金、Ｆｅ−Ｃｏ−Ｐｔ規則合金、Ｆｅ−Ｎｉ−Ｐｔ規則合金、Ｆｅ−Ｎｉ−Ｐｄ規則合金等が挙げられる。Ｌ１０型の結晶構造の材料を、垂直磁化膜として用いるには、その結晶配向性が（００１）面に優先配向させることが好ましい。
【００７６】
ＭＴＪ素子１Ａの磁性層１０，１２の垂直磁気異方性は、積層膜の界面の歪みや界面の電子状態に起因する磁性層の界面磁気異方性を利用して発現されてもよい。結晶磁気異方性を利用した場合と同様に、磁性層１０，１２の垂直磁気異方性が界面磁気異方性によって形成された場合においても、結晶軸の分散を抑制できる。結晶軸の分散が抑制されることによって、反転しきい値電流の増大が抑制される。
【００７７】
界面磁気異方性を利用した垂直磁化膜には、例えば、人工格子がある。人工格子の一例として、磁性体のＣｏと非磁性体のＰｔ（又はＰｄ）とが交互に積層された構造が、挙げられる。人工格子内の各磁性体（各層）は、磁気異方性エネルギー密度の向上のため、０．３〜１．０ｎｍ程度の膜厚であることが好ましい。但し、人工格子内の各層体の膜厚が薄くなると、スピンポンピング効果がより顕著になり、人工格子のダンピング定数が大きくなる。それゆえ、人工格子が記憶層１０に用いられる場合、人工格子の各層の膜厚を考慮することが好ましい。
【００７８】
垂直磁化型のＭＴＪ素子１Ａは、面内磁化型のＭＴＪ素子に比較して、結晶軸の分散を抑制できる。垂直磁化型のＭＴＪ素子１Ａは、磁気異方性エネルギー密度を大きくするために、面内磁化型のＭＴＪ素子のように、磁性層の膜厚を大きくしたり、ＭＴＪ素子のアスペクト比を大きくしたりしなくともよい。例えば、垂直磁化型のＭＴＪ素子１Ａは、そのアスペクト比を１にできる。それゆえ、垂直磁化型のＭＴＪ素子１Ａは、アスペクト比を小さくでき、微細化にも適している。尚、メモリセル２０内のＭＴＪ素子１Ａは、トップピン型でもよいし、ボトムピン型でもよい。
【００７９】
非磁性層１１は、例えば、酸化マグネシウム（ＭｇＯ）膜である。ＭｇＯ膜のような絶縁膜が用いられた非磁性層１１は、トンネルバリア層とよばれる。以下では、非磁性層のことを、トンネルバリア層１１とよぶ。
【００８０】
例えば、酸化カルシウム（ＣａＯ）、酸化ストロンチウム（ＳｒＯ）、酸化チタン（ＴｉＯ）、酸化バナジウム（ＶＯ）、酸化ニオブ（ＮｂＯ）及び酸化アルミニウム（Ａｌ２Ｏ３）が、非磁性層に用いられてもよい。Ｍｇ窒化物やＡｌ窒化物が、非磁性層に用いられてもよい。また、これらの酸化物及び窒化物の単層膜に限らず、これらの絶縁体の積層膜が、非磁性層１１に用いられてもよい。
【００８１】
ＭｇＯは、塩化ナトリウム（ＮａＣｌ）構造の結晶構造を有する。ＭｇＯのようにＮａＣｌ構造を有する材料が、非磁性層（トンネルバリア層）１１として用いられる場合、非磁性層１１としてのＭｇＯ膜は結晶配向している、例えば、ｂｃｃ（００１）面（又は方位）及びそれに等価な面（又は方位）に優先配向している、ことが好ましい。
【００８２】
記憶層１０とトンネルバリア層１１との間、及び、参照層１２とトンネルバリア層１１との間に、界面層（図示せず）が設けられてもよい。界面層は、トンネルバリア層１１に接触する磁性層である。なお、記憶層１０及び参照層１２とは別途に設けられた磁性層だけでなく、トンネルバリア層１１に接触する記憶層１０又は参照層１２の部分（領域）を界面層とよぶ場合もある。界面層は、トンネルバリア層１１と磁性層１０，１２との格子不整合を緩和し、トンネルバリア層１１及び磁性層１０，１２の結晶性を改善させる。この結果として、ＭＴＪ素子の特性（例えば、ＭＲ比）が向上する。界面層は、Ｃｏ（コバルト）、Ｆｅ（鉄）及びＢ（ボロン）を含むグループのうち少なくとも２つの元素を含む磁性層を用いて、形成される。ただし、界面層の材料は、Ｃｏ、Ｆｅ又はＢを含む磁性層に限定されない。
【００８３】
本実施形態のＭＴＪ素子１Ａは、シフト調整層（バイアス層又はシフト磁界調整層ともよばれる）１３を含む。シフト調整層１３は、参照層１２におけるトンネルバリア層１１が設けられた側（面）に対して反対側（対向する面）に設けられている。すなわち、シフト調整層１３は、参照層１２上に積層され、参照層は、トンネルバリア層１１とシフト調整層１３との間に挟まれている。
【００８４】
シフト調整層１３は、磁性層である。シフト調整層１３は、記憶層１０及び参照層１２と同様に、垂直磁化膜である。シフト調整層１３の磁化の向きは、固定状態であり、書き込み電流Ｉｗが供給されても、磁化の向きが反転しない（不変である）ように、シフト調整層１３が形成されている。
【００８５】
シフト調整層１３の磁化の向きと参照層１２の磁化の向きとは、例えば、互いに反対（磁化配列が反平行状態）になっている。これによって、メモリの動作時において、シフト調整層１３は、参照層１２からの漏れ磁場を実質的にゼロにし、参照層１２からの漏れ磁場に起因して記憶層１０内に生じるシフト磁界を、低減する。
【００８６】
例えば、参照層１２の保磁力とシフト調整層１３の保磁力との大きさの制御や、参照層１２とシフト調整層１３との間の反強磁性結合によって、参照層１２の磁化の向きとシフト調整層１３の磁化の向きとが、互いに反対の向きに設定される。
【００８７】
シフト調整層を含まない垂直磁化型のＭＴＪ素子は、参照層１２からの漏れ磁場に起因して、記憶層１０のシフト磁界がゼロにならない場合がある。記憶層１０のシフト磁界がゼロにならない場合、記憶層１０と参照層１２との磁化配列は、相対的に安定な平行状態（“０”データ保持状態、低抵抗状態）に固定されてしまう可能性がある。参照層１２からの漏れ磁場に起因して、大きいシフト磁界が発生する場合、スピントルクによって“１”データに書き換えられたメモリセルの情報（ＭＴＪ素子のデータ保持状態）は、漏れ磁場によって直ちに“０”データに戻ってしまう可能性がある。
【００８８】
そのため、本実施形態のＭＴＪ素子１Ａのように、信頼性の高いメモリ動作のために、シフト調整層１３がＭＴＪ素子１Ａ内に設けられることによって、メモリ動作時におけるＭＴＪ素子１Ａ内の参照層１２の漏れ磁場が低減され、記憶層１０に印加されるシフト磁界が実質的にゼロにされる。これによって、本実施形態のＭＴＪ素子１Ａは、メモリの動作時において、“１”データ保持状態（高抵抗状態、反平行状態）及び“０”データ保持状態（低抵抗状態、平行状態）の双方をとり得る。
【００８９】
中間層（スペーサー層又は挿入膜ともよばれる）が、参照層１２とシフト調整層１３との間に設けられてもよい。中間層は、参照層１２とシフト調整層１３との間の原子の拡散を抑制する。これによって、拡散した原子が、参照層１２及びシフト調整層１３のそれぞれに対して不純物となり、参照層１２及びシフト調整層１３の特性が劣化するのを抑制できる。中間層には、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、又は、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）などの金属が用いられる。例えば、参照層１２とシフト調整層１３とが、反強磁性接合を形成する場合、中間層の材料に依存する場合がある。
【００９０】
下地層が、ＭＴＪ素子１Ａに対して設けられてもよい。例えば、下地層は、記憶層１０におけるトンネルバリア層１１が設けられた側と反対側に設けられている。ＭＴＪ素子がトップピン型の構造を有する場合、記憶層１０は、下地層上に積層される。記憶層１０は、下地層とトンネルバリア層との間に設けられている。記憶層１０の磁化特性の向上のため、記憶層１０の材料に応じて、原子稠密面を有する材料が、下地層に用いられてもよい。例えば、下地層には、白金（Ｐｔ）、Ｐｄ（パラジウム）、イリジウム（Ｉｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、金属窒化物などが、原子稠密面を有する下地層の材料として、用いられる。例えば、図３に示されるＭＴＪ素子１Ａの下部電極５１が、ＭＴＪ素子１Ａが含む磁性層の結晶性を改善するための下地層としての機能を有してもよい。この場合、下部電極５１は、下部電極５１に接触する磁性層に対して格子不整合の小さい材料が用いられることが好ましい。図３に示されるＭＴＪ素子１Ａの上部電極５２は、ＭＴＪ素子１Ａを所定の形状に加工するためのハードマスクとして用いられてもよい。
【００９１】
例えば、本実施形態のＭＴＪ素子１Ａにおいて、記憶層１０、参照層１２及びシフト調整層１３は、Ｃｏ及びＰｔを含む磁性層（合金層又は人工格子）を垂直磁化膜として、含んでいる。
【００９２】
例えば、磁気メモリの動作保証温度（以下では、メモリ動作温度ともよぶ）は、−３０℃程度から＋８５℃程度までの範囲である。また、磁気メモリは、その製造工程において、例えば、磁気メモリのチップを実装基板上に搭載する際の実装工程において、半田リフロー工程のような１２０℃より高い温度領域（例えば、１６０℃〜３２０℃程度）の加熱処理が、施される。それゆえ、磁気メモリの仕様に対して、その製造工程及びメモリの使用（メモリ動作）において、−３０℃から３２０℃程度の温度が印加される可能性を、考慮することが好ましい。
【００９３】
以下では、半田リフロー工程時の熱処理の温度のように、実装工程時に与えられる高い領域の温度Ｔｊのことを、実装温度Ｔｊとよぶ。例えば、実装温度Ｔｊは、加熱源から発せられる温度だけでなく、チップ又はパッケージ装置の表面温度、端子の接合部の温度も含む。
【００９４】
図６は、本実施形態のＭＴＪ素子１Ａにおける参照層１２の磁化とシフト調整層１３の磁化の温度依存性（以下、磁化温度依存性又は磁化温度特性とよぶ）を模式的に示している。
【００９５】
図６の横軸は、温度（単位：℃）を示し、図６の縦軸は、参照層１２及びシフト調整層１３の磁化（磁場）Ｍｓの大きさ（任意単位）を示している。図６において、特性線ＬＭ１は、参照層１２の磁化温度依存性を示し、特性線ＬＭ２は、シフト調整層１３の磁化温度依存性を示している。
【００９６】
図６に示されるように、本実施形態において、参照層１２及びシフト調整層１３は、互いに異なる磁化温度依存性ＬＭ１，ＬＭ２を有する。
【００９７】
本実施形態のＭＴＪ素子１Ａにおいて、参照層１２が含むＣｏ及びＰｔの組成比とシフト調整層１３が含むＣｏ及びＰｔの組成比とが異なることによって、磁化温度依存性が互いに異なる参照層１２とシフト調整層１３とが形成される。
【００９８】
図６における各磁性層の磁化温度依存性ＬＭ１，ＬＭ２に示されるように、温度が高くなるにしたがって、参照層１２の磁化は、シフト調整層１３の磁化よりも、大きく減衰する。
【００９９】
図６において、１２０℃以下の温度領域において、参照層１２の磁化の大きさは、シフト調整層１３の磁化の大きさと実質的に同じである。
【０１００】
ここで、図７及び図８を参照して、ある温度条件下におけるＭＴＪ素子の磁気特性について述べる。
【０１０１】
図７を用いて、本実施形態のＭＴＪ素子１Ａが、１００℃以下の温度条件下に存在する場合について、説明する。
【０１０２】
図７の（ａ）は、１００℃以下の温度条件下におけるＲ−Ｈループを示している。図７の（ａ）の縦軸は、ＭＴＪ素子１Ａにおける反平行状態（“１”データ保持状態）の抵抗値Ｒ１と平行状態（“０データ保持状態”）の抵抗値Ｒ０との比（Ｒ１／Ｒ０）を示している。図７の（ａ）の横軸は、外部磁場Ｈｅｘｔ（単位：ｋＯｅ）を示している。
【０１０３】
図７の（ａ）において、一点鎖線で示された特性線Ａ１は、外部磁場による記憶層の反転ヒステリシス（以下、マイナーループとよぶ）を示している。図７の（ａ）において、点線で示された特性線Ｂ１は、外部磁場による参照層の反転ヒステリシス（以下、メジャーループとよぶ）を示している。図７の（ａ）において、実線で示された特性線Ｃ１は、シフト磁界を示している。ここで、記憶層の保磁力Ｈｃは、５００Ｏｅに設定され、ＭＴＪ素子のＭＲ比＝（Ｒ１−Ｒ０）／Ｒ０は、２００％に設定されている。また、１００℃以下の温度条件下において、漏れ磁場によるシフト磁界Ｈｓｈｉｆｔは、０Ｏｅに設定されている。
【０１０４】
図７の（ｂ）において、本実施形態のＭＴＪ素子１Ａが１００℃以下の温度条件下における、ＭＴＪ素子１Ａが含む各磁性層１０，１２，１３の磁化８０，８１，８２の状態及び漏れ磁場８８，８９の状態を模式的に示している。
【０１０５】
図６及び図７の（ｂ）に示されるように、１００℃以下において、参照層１２の漏れ磁場８８は、シフト調整層１３の漏れ磁場８９と実質的に同じ大きさを有する。そして、参照層１２の磁化８１の向きは、シフト調整層１３の磁化８２の向きに対して、互いに反対方向になっている。参照層１２の漏れ磁場８８及びシフト調整層８９の漏れ磁場８９の向きも互いに反対である。そのため、記憶層１０に印加される漏れ磁場８８，８９は、相殺される。このように、１００℃以下の磁気メモリの動作時の温度状態において、記憶層１０に印加されるシフト磁界はキャンセルされる。
【０１０６】
本実施形態において、参照層１２の漏れ磁場８８がシフト調整層１３の漏れ磁場８９によって相殺され、記憶層１０に印加されるシフト磁界が実質的にキャンセルされる状態のことを、シフトキャンセル状態とよぶ。尚、シフトキャンセル状態は、シフト磁界がほぼゼロの状態であって、シフトキャンセル状態時のシフト磁界の大きさは、１００Ｏｅ（絶対値）未満になっている。
【０１０７】
図７の（ａ）におけるマイナーループＡ１に示されるように、ＭＴＪ素子１Ａがシフトキャンセル状態である場合において、記憶層１０の磁化の向きは、参照層１２からの漏れ磁場の影響をほとんど受けずに、スピントルクによって反転可能である。
【０１０８】
図８を用いて、本実施形態のＭＴＪ素子１Ａが、１００℃より高い温度条件下に存在する場合について、説明する。
【０１０９】
図８の（ａ）は、２３０℃以上の温度条件下におけるＲ−Ｈループを示している。図８の（ａ）の縦軸は、ＭＴＪ素子における磁化反平行状態（“１”データ保持状態）の抵抗値Ｒ１と平行状態（“０データ保持状態”）の抵抗値Ｒ０との比（Ｒ１／Ｒ０）を示している。図８の（ａ）の横軸は、外部磁場Ｈｅｘｔ（単位：ｋＯｅ）を示している。
【０１１０】
図８の（ａ）において、一点鎖線で示された特性線Ａ２は、外部磁場によるマイナーループを示し、点線で示された特性線Ｂ２は、外部磁場によるメジャーループを示している。図８の（ａ）において、実線で示された特性線Ｃ２は、シフト磁界を示している。記憶層の保磁力Ｈｃは、５００Ｏｅに設定され、ＭＴＪ素子のＭＲ比＝（Ｒ１−Ｒ０）／Ｒ０は、２００％に設定されている。２３０℃以上の温度条件下において、シフト磁界Ｈｓｈｉｆｔは、−１０００Ｏｅに設定されている。
【０１１１】
図８の（ｂ）において、本実施形態のＭＴＪ素子１Ａが、２３０℃程度の温度条件下における、ＭＴＪ素子１Ａが含む各磁性層１０，１２，１３の磁化８０Ｘ，８１Ｘ，８２Ｘの状態及び漏れ磁場８８Ｘ，８９Ｘの状態を模式的に示している。
【０１１２】
図６及び図８の（ｂ）に示されるように、メモリ動作温度より高い温度領域において、参照層１２の磁化８１Ｘの大きさは、シフト調整層１３の磁化８２Ｘの大きさよりも小さくなる。それに伴って、参照層１２の漏れ磁場８８Ｘの大きさは、シフト調整層１３の漏れ磁場８９Ｘの大きさよりも小さくなる。その結果として、２３０℃以上の温度条件下において、参照層１２及びシフト調整層１３の漏れ磁場８８Ｘ，８９Ｘは、キャンセルされない。
【０１１３】
そのため、２３０℃以上の温度条件において、シフト調整層１３の漏れ磁場８９Ｘが、記憶層１０に影響を及ぼし、その漏れ磁場８９Ｘに起因して記憶層１０内にシフト磁界が生じる。シフト磁界が、記憶層１０の磁化に印加される。この際、シフト調整層１３の漏れ磁場に起因するシフト磁界によって、記憶層１０の磁化８０Ｘは、シフト調整層１３の漏れ磁場８９Ｘの向きと同じ方向に、すなわち、参照層１２の磁化８０の向きと反対方向に、固定される。
【０１１４】
それゆえ、図８の（ａ）のマイナーループＡ２に示されるように、２３０℃程度の温度条件下におけるＭＴＪ素子１Ａは、記憶層１０及び参照層１２の磁化配列が反平行状態である場合に、換言すると、ＭＴＪ素子１Ａが“１”データ保持状態である場合に、安定にデータを保持できる。
【０１１５】
尚、記憶層１０の磁化も、参照層１２及びシフト調整層１３と同様に、温度依存性を有する場合もある。
【０１１６】
本実施形態において、参照層の漏れ磁場とシフト調整層の漏れ磁場が相殺されずに、シフト調整層の漏れ磁場に起因するシフト磁界が、記憶層に印加される（記憶層内に発生する）状態のことを、過剰キャンセル状態とよぶ。これとは反対に、参照層の漏れ磁場とシフト調整層の漏れ磁場がキャンセルされずに、参照層の漏れ磁場に起因するシフト磁界が、記憶層に印加される状態のことを、不足キャンセル状態とよぶ。例えば、過剰キャンセル状態及び不足キャンセル状態において、シフト磁界の大きさは、例えば、１００Ｏｅ（絶対値）以上となっている。
【０１１７】
本実施形態の磁気抵抗効果素子（ＭＴＪ素子）１Ａは、ＭＴＪ素子１Ａの磁性層（ここでは、参照層及びシフト調整層）に互いに異なる磁化温度依存性が、与えられる。これによって、本実施形態のＭＴＪ素子１Ａは、メモリ動作温度条件下において記憶層１０の磁化を反転できるとともに、実装工程時の温度条件において、記憶層１０に影響を及ぼす漏れ磁場によって、記憶層１０の磁化が固定され、記憶層１０の磁化反転が抑制できる。
【０１１８】
それゆえ、本実施形態の磁気抵抗効果素子１Ａを含む磁気メモリに対する実装工程時に、実装工程時に印加される熱に起因する熱擾乱によって、参照セルやレプリカセルなどのデータ保持状態が、意図せずに遷移するのを、低減できる。
【０１１９】
したがって、本実施形態の磁気抵抗効果素子１Ａによれば、製造工程中の熱に起因したメモリチップの不良を低減できる。
【０１２０】
（ｃ）  具体例  
図９を参照して、本実施形態の磁気抵抗効果素子（ＭＴＪ素子）が含む磁性層の具体例について説明する。
【０１２１】
上述のように、温度の上昇に伴って、ＭＴＪ素子の参照層１２及びシフト調整層１３の磁気温度依存性の差が大きくなるように、各磁性層１２，１３のパラメータを設計することによって、実装工程時の温度条件下において、“１”データ保持状態（または“０”データ保持状態）を安定に維持できるＭＴＪ素子１Ａを形成できる。
【０１２２】
実装温度Ｔｊの条件下において、熱（熱擾乱）に起因する記憶層１０の磁化反転が、漏れ磁場を用いて抑制されるには、記憶層１０の熱安定性指標ΔＥ／（ｋＢＴ）が、実装温度Ｔｊにおいて、（式１）を満たすように、本実施形態のＭＴＪ素子１Ａにおける記憶層の磁気パラメータが設定されることが好ましい。
【数１】
2013069862.tif 000003
【０１２３】
（式１）において、“ΔＥ／（ｋＢＴｊ）”は、実装温度Ｔｊにおける記憶層の熱安定性指標を示している。“ΔＥ”は記憶層の磁化反転エネルギーバリアの大きさを示し、“ｋＢ”はボルツマン定数を示している。“Ｈｅｘｔ”は漏れ磁場（シフト磁界）を示し、“Ｈｋｅｆｆ”は、有効異方性磁界を示している。
【０１２４】
（式１）は、以下の条件を想定している。  
１Ｇｂｉｔの記憶容量の磁気メモリ（例えば、ＭＲＡＭ）において、パリティビットを含めた参照電位生成セル（例えば、参照セル）の総数は、７２ｋｂｉｔと仮定される。実装工程（例えば、半田リフロー工程）で、１チップにおいて１ｂｉｔでも参照電位生成セル内のＭＴＪ素子に磁化反転が生じたら、そのチップは不良チップとする。市場における１００ｐｐｍの初期不良、すなわち、不良チップの確率は、１万個のチップにおいて１チップ以下にする。この場合、参照電位生成セルの磁化反転は、１ｂｉｔ／（７２ｋｂｉｔ×１００００ｃｈｉｐ）以下に抑制され、参照電位生成セルの磁化反転確率は、１．３６×１０−９である。  
チップ内における記憶層の磁化反転エネルギーバリアΔＥのばらつきが、７．２％であると仮定すると、漏れ磁場が存在し、且つ、実装温度Ｔｊの条件下において（式１）におけるΔＥ／（ｋＢＴｊ）の関係を満たすことが、動作の安定化のため好ましい。
【０１２５】
この記憶層の熱安定性指標の大きさは、参照セルの個数、磁化反転エネルギーバリアΔＥのばらつきに依存する。例えば、記憶層の磁化反転エネルギーバリアΔＥのばらつきが６%まで低減でき、参照セルの数が１８ｋｂまで削減できる場合、漏れ磁場の存在下、且つ、実装温度条件下において、（式１）の左辺の各パラメータから得られる値が４９．５より大きくなることが好ましい。尚、一般的なＭＲＡＭにおいて、記憶層の磁化反転エネルギーバリアΔＥ／（ｋＢＴ）の範囲は、４８〜５６程度である。
【０１２６】
尚、ここでは、実装温度Ｔｊとして、半田リフロー温度を用いる。半田リフロー温度を２６０℃に設定し、本実施形態のＭＴＪ素子１Ａの磁性層のパラメータについて説明する。但し、実装温度Ｔｊとしての半田リフロー温度は、１６０℃から３２０℃の範囲内であれば、どの値でもよい。
【０１２７】
図９を用いて、本実施形態のＭＴＪ素子１Ａにおいて、参照層１２及びシフト調整層１３が、ＣｏとＰｔとを含む磁性層が用いられた場合について、その磁性層を用いた参照層１２及びシフト調整層１３のパラメータについて説明する。
【０１２８】
図９は、ＣｏとＰｔとの組成比が異なる磁性層（以下では、ＣｏＰｔ層と表記する）の磁化温度依存性を示している。図９の横軸は、温度（単位：℃）を示し、図９の縦軸は、８５℃で規格化された飽和磁化Ｍｓを示している。
【０１２９】
図９において、組成比が異なる３つのＣｏＰｔ層（人工格子又は合金）の磁化温度依存性が示されている。図９において、白丸のプロットは、Ｃｏの組成比が“１”及びＰｔの組成比が“２”のＣｏＰｔ層（Ｃｏ：Ｐｔ＝１：２）における磁化温度依存性を示している。四角のプロットは、Ｃｏの組成比が“１，５”及びＰｔの組成比が“１”のＣｏＰｔ層（Ｃｏ：Ｐｔ＝１．５：１）の磁化温度依存性を示している。バツ印のプロットは、Ｃｏの組成比が“２”及びＰｔの組成比が“１”のＣｏＰｔ層（Ｃｏ：Ｐｔ＝２：１）の磁化温度依存性を示している。図９において、実装温度は、２６０℃と想定する。
【０１３０】
図９に示されるように、ＣｏＰｔ層におけるＣｏの組成比（濃度）がＰｔの組成比（濃度）より大きくなると、磁化の温度依存性が小さくなる。そして、ＣｏＰｔ層におけるＣｏの組成比（濃度）がＰｔの組成比（濃度）より大きくなると、実装温度Ｔｊ（＝２６０℃）における磁性層の飽和磁化Ｍｓが大きくなる。
【０１３１】
このようなＣｏとＰｔとを含むＣｏＰｔ層の特性を利用して、１００℃より高い温度条件下において、参照層１２の磁化がシフト調整層１３の磁化よりも大きく減衰するように、参照層１２及びシフト調整層１３のパラメータがそれぞれ設計される。
【０１３２】
すなわち、本実施形態のＭＴＪ素子１Ａにおいて、実装温度Ｔｊ（例えば、１６０℃〜３２０℃）下において、磁化の温度依存性が小さいシフト調整層１３と、シフト調整層１３の磁化温度依存性に比較して磁化の温度依存性が大きい参照層１２とを用いて、ＭＴＪ素子が形成される。
【０１３３】
このように、磁性層中の２種類以上の元素（ここでは、ＣｏとＰｔ）の組成比が調整されることによって、図７及び図８に示されるように、メモリ動作温度下において漏れ磁場がキャンセル状態にされ、且つ、実装温度Ｔｊ下において残留した（キャンセルされなかった）漏れ磁場が、記憶層１０に印加される。実装温度条件下において、シフト調整層１３の漏れ磁場が参照層１２の漏れ磁場よりも大きい場合、記憶層１０に印加される漏れ磁場（シフト磁界）の向きは、参照層１２の磁化の向きと逆向きである。
【０１３４】
以上のような、参照層１２及びシフト調整層１３の磁気特性に基づいて、実装温度における磁性層の漏れ磁場の大きさを、考える。
【０１３５】
例えば、ＭＴＪ素子の直径は、３０ｎｍに設定される。記憶層の膜厚は、２ｎｍに設定される。トンネルバリア層１１の膜厚は、１ｎｍに設定される。８５℃における記憶層の熱安定性指標ΔＥ／（ｋＢＴ）は１００に設定され、８５℃における異方性磁界Ｈｋｅｆｆの大きさが、６９９６Ｏｅに設定される。
【０１３６】
そして、２６０℃において、記憶層の熱安定性指標ΔＥ／（ｋＢＴ）が４５程度になり、有効異方性磁界Ｈｋｅｆｆが４６８６Ｏｅまで減衰する場合、ＭＴＪ素子が“１”データ保持状態を安定に維持するためのシフト磁界（漏れ磁場）Ｈｅｘｔは、（式１）に基づくと、−４４７Ｏｅ程度である。
【０１３７】
この場合において、参照層としてのＣｏＰｔ層の組成比は、Ｃｏ：Ｐｔ＝１：２に設定され、その膜厚は７ｎｍ程度に設定される。この組成比の参照層の飽和磁化Ｍｓは、８５℃において、６００ｅｍｕ／ｃｃである。  
また、シフト調整層としてのＣｏＰｔ層の組成比は、Ｃｏ：Ｐｔ＝２：１に設定され、その膜厚は、１８ｎｍ程度に設定される。この組成比のシフト調整層の飽和磁化は、８５℃において、９５０ｅｍｕ／ｃｃ程度である。
【０１３８】
このような組成比の人工格子からなる参照層及びシフト調整層が用いられた場合、８５℃において記憶層１０に印加される漏れ磁場Ｈｅｘｔの大きさは、１６Ｏｅ程度である。したがって、参照層１２の漏れ磁場とシフト調整層１３の漏れ磁場は相殺され、記憶層１０に印加されるシフト磁界は実質的にキャンセルされる。
【０１３９】
一方、図９に示されるように、異なる組成比のＣｏＰｔ層を用いて、参照層１２とシフト調整層１３との間に異なる磁気温度依存性を生じさせることによって、２６０℃の温度条件下において、組成比がＣｏ：Ｐｔ＝１：２のＣｏＰｔ層（ここでは、参照層）の飽和磁化は、８５℃の温度条件下のおおよそ０．４７倍になり、組成比がＣｏ：Ｐｔ＝２：１のＣｏＰｔ層（ここでは、シフト調整層）の飽和磁化は、８５℃の温度条件下のおおよそ０．８５倍になっている。それゆえ、２６０℃における参照層１２の飽和磁化は、２８２ｅｍｕ／ｃｃ程度になり、２６０℃におけるシフト調整層１３の飽和磁化は、８０８ｅｍｕ／ｃｃ程度になる。このように、温度の上昇に伴って、参照層１２の磁化は、シフト調整層１３の磁化に比較して、大きく減衰する。
【０１４０】
この場合、２６０℃において、記憶層１０に印加される漏れ磁場は、−５５０Ｏｅとなる。上記のパラメータに基づいたＭＴＪ素子の記憶層１０に印加される漏れ磁場（シフト磁界）の大きさは、（式１）を満たす。
【０１４１】
例えば、実装温度条件下において“１”データ保持状態を維持できるＭＴＪ素子において、シフト調整層１３としてＣｏＰｔ層内のＣｏの組成比はＰｔの組成比より大きく、参照層１２としてのＣｏＰｔ層内のＣｏの組成比はＰｔの組成比より小さい。例えば、シフト調整層１３としてのＣｏＰｔ層が含むＣｏの組成比は、参照層１２としてのＣｏＰｔ層が含むＣｏの組成比より大きい。シフト調整層１３としてのＣｏＰｔ層が含むＰｔの組成比は、参照層１２としてのＣｏＰｔ層が含むＰｔの組成比より小さい。
【０１４２】
したがって、実装温度条件下において、“１”データ保持状態の参照電位生成セル（参照セル及びレプリカセル）は、記憶層１０に印加される漏れ磁場（シフト磁界）によって、記憶層１０の磁化の向きが参照層１２の磁化の向きと反平行に維持される。また、外部からのデータが書き込まれるメモリセルは、参照電位生成セルと同じパラメータで設計されたＭＴＪ素子を含む。上記のように、メモリ動作温度下において、参照層及びシフト調整層の漏れ磁場がキャンセルされるため、記憶層の磁化を反転でき、メモリセルに所定のデータを書き込むことができる。
【０１４３】
実装温度条件において、参照層１２の漏れ磁場がシフト調整層１３の漏れ磁場よりも大きくなるように、磁性層（例えば、ＣｏＰｔ層）のパラメータを調整し、参照層１２の磁化温度依存性とシフト調整層１３の磁化温度依存性とを異ならせることによって、“０”データ保持状態を安定に維持できるＭＴＪ素子及びそのＭＴＪ素子を含む参照電位生成セルを、形成できる。すなわち、実装温度条件下において、不足キャンセル状態が生じるように、ＭＴＪ素子の参照層１２及びシフト調整層１３のパラメータが設計される。  
実装温度において“０”データ保持状態を維持するＭＴＪ素子は、Ｃｏの組成比がＰｔの組成比より大きいＣｏＰｔ層が参照層として用いられ、Ｃｏの組成比がＰｔの組成比より小さいＣｏＰｔ層がシフト調整層として用いられる。これによって、実装温度において、残留した参照層１２の漏れ磁場が、記憶層１０に作用し、記憶層の磁化が、参照層の磁化の向きと同じ方向に固定される。
【０１４４】
実装温度条件において、参照層１２又はシフト調整層１３の漏れ磁場によって、所定のデータ保持状態を維持すべき記憶層１０の磁化が反転しないように、各磁性層１１，１２，１３のパラメータを設計することができる。
【０１４５】
以上のように、本実施形態の磁気抵抗効果素子（ＭＴＪ素子）１Ａは、参照層１２とシフト調整層１３とが互いに異なる磁化温度依存性を有し、温度が高くなると一方の磁性層の磁化が他方の磁性層の磁化よりも大きく減衰する。これによって、実装温度において、磁気抵抗効果素子１Ａ内に漏れ磁場（シフト磁界）の過剰キャンセル状態（又は不足キャンセル状態）が発現し、所定のデータ保持状態（磁化配列状態）を維持できる漏れ磁場（シフト磁界）を、記憶層１０に印加できる。
【０１４６】
このように、本実施形形態の磁気抵抗効果素子は、実装温度条件において、シフト調整層（又は参照層）からの漏れ磁場によって記憶層の磁化が固定され、熱の印加に起因する記憶層の磁化の反転が低減される。
【０１４７】
例えば、磁気メモリを含むチップ（パッケージ装置）の出荷後において、そのチップが実装メーカーやユーザーによって実装された場合、チップの実装時の加熱温度に起因した熱擾乱よって、参照セルやレプリカセルのＭＴＪ素子に磁化反転が生じる可能性がある。
【０１４８】
この実装段階における熱擾乱に起因したチップ不良を防止するために、参照セル及びレプリカセルに対する書き込み回路又は抵抗状態の判定回路が、チップ内に組み込まれる場合がある。この場合、チップコストが増大してしまう。また、実装工程時の加熱に起因して、ＭＴＪ素子の磁化反転（データの遷移）が生じた場合、実装メーカー又はユーザーが、参照セル及びレプリカセルに対してデータを書き直さなければならない。
【０１４９】
このような実装工程の問題に起因して、磁気メモリを含むチップの商品競争力が低下してしまうことが、懸念される。
【０１５０】
本実施形態の磁気抵抗効果素子のように、実装温度条件下において、所定のデータ保持状態を安定に維持できることによって、実装メーカー及びユーザーが、実装工程後に、参照電位生成セル（参照セル及びレプリカセル）のデータ保持状態をチェックする工程や、参照電位生成セルにデータを書き込む工程を軽減できる。
【０１５１】
また、本実施形態の磁気抵抗効果素子は、実装温度下における参照電位生成セルのＭＴＪ素子の磁化反転に起因したデータの読み出し不良を、低減できる。
【０１５２】
本実施形態の磁気抵抗効果素子は、参照電位生成セルの熱擾乱に対する耐性を、メモリセルの熱擾乱に対する耐性よりも大きくするために、参照電位生成セルとメモリセルとを作り分ける必要がない。また、実装工程後に、参照電位生成セルのデータ保持状態（抵抗状態）をチェックする回路や参照電位生成セルにデータを書き込む回路を、チップ内に設けなくともよい。それゆえ、本実施形態の磁気抵抗効果素子は、磁気メモリの製造コストの増大を防止できる。
【０１５３】
以上のように、本実施形態の磁気抵抗効果素子及び磁気メモリによれば、熱に起因するメモリの動作不良を抑制できる。
【０１５４】
（ｄ）  製造方法  
以下、本実施形態の磁気抵抗効果素子（例えば、ＭＴＪ素子）１Ａ及び本実施形態の磁気抵抗効果素子を含む磁気メモリ（例えば、ＭＲＡＭ）の製造方法について説明する。ここでは、図１乃至図５を適宜用いて、ＭＴＪ素子及び磁気メモリの製造方法について、説明する。
【０１５５】
例えば、半導体基板７０内に、例えば、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜７１が埋め込まれ、素子分離領域が形成される。この素子分離領域の形成によって、アクティブ領域ＡＡが、半導体基板７０内に区画される。
【０１５６】
半導体基板７０のアクティブ領域ＡＡ上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法、フォトリソグラフィ及びＲＩＥ（Reactive Ion Etching）法などによって、メモリセルＭＣ、参照セル及びレプリカセルＲＣ内の選択トランジスタ２が形成される。また、半導体基板７０上に、ロウ／カラム制御回路、書き込み回路、読み出し回路及び周辺回路の各素子が、形成される。
【０１５７】
多層配線技術によって、層間絶縁膜７９Ａが、半導体基板７０上に堆積され、層間絶縁膜内に、コンタクトプラグ７２Ａが形成される。配線（例えば、下層のビット線）又は中間層としての金属膜が、層間絶縁膜７９Ａ及びコンタクトプラグ７２上に形成される。
【０１５８】
そして、図４に示されるように、所定の配線レベル内において、本実施形態の磁気抵抗効果素子（ＭＴＪ素子）が、形成される。例えば、ＭＴＪ素子が、トップピン型の素子である場合、電極材５１上に、記憶層（磁性層）１０、トンネルバリア層（非磁性層）１１、参照層（磁性層）１２、シフト調整層（磁性層）１３及びハードマスク（上部電極）５２が、順次堆積される。所定の形状（例えば、円形状）にパターニングされたハードマスク５２をマスクに用いて、磁性層を含む積層体が加工され、本実施形態のＭＴＪ素子１Ａが形成される。
【０１５９】
記憶層１０の材料は、上述の（式１）を満たすように、磁気特性、膜厚、材料の組成などが適宜設計される。参照層１２及びシフト調整層１３の材料には、例えば、ＣｏＰｔ層（ＣｏＰｔ人工格子又はＣｏＰｔ合金）が用いられる。の参照層１２の磁化温度依存性が、シフト調整層１３の磁化温度依存性と異なるように、参照層１２及びシフト調整層１３とで、磁性層１２，１３内のＣｏ及びＰｔの組成比が、調整される。また、参照層１２及びシフト調整層１３の磁気特性が、上述の（式１）を満たすように、各層の膜厚及び磁気特性が設計される。
【０１６０】
例えば、チップの実装工程の実装温度下において、シフト調整層１３の漏れ磁場が、参照層１２の漏れ磁場よりも、記憶層１０の磁化に作用するように、参照層１２及びシフト調整層１３の磁化温度特性が設計される場合、シフト調整層１３としてのＣｏＰｔ層におけるＣｏの組成がＰｔの組成比より高くされ、参照層１２としてのＣｏＰｔ層におけるＣｏの組成比がＰｔの組成比より低くされる。例えば、シフト調整層１３のＣｏの組成比は、参照層１２のＣｏの組成比より高くされ、シフト調整層１３のＰｔの組成比は、参照層１２のＰｔの組成比より低くされる。これによって、実装温度の条件下において、参照層１２及びシフト調整層１３の漏れ磁場は、過剰キャンセル状態になり、実装工程中において実装温度（例えば、半田リフロー温度）が本実施形態のＭＴＪ素子１Ａに印加された場合、シフト調整層１３の漏れ磁場によって、記憶層１０の磁化の向きが固定される。
【０１６１】
例えば、チップの実装工程の実装温度（１６０℃から３２０℃）下において、参照層１２の漏れ磁場が、シフト調整層１３の漏れ磁場よりも記憶層１０の磁化に作用するように、参照層１２及びシフト調整層１３の磁化温度特性が設計される場合、シフト調整層１３としてのＣｏＰｔ層におけるＰｔの組成がＣｏの組成比より高くされ、参照層１２としてのＣｏＰｔ層におけるＰｔの組成比がＣｏの組成比より低くされる。例えばｍシフト調整層１３のＰｔの組成比は、参照層１２のＰｔの組成比より高くされ、シフト調整層１３のＣｏの組成比は、参照層１２のＣｏの組成比より低くされる。これによって、実装温度の条件下において、参照層１２及びシフト調整層１３の漏れ磁場は、不足キャンセル状態になり、実装工程において実装温度が本実施形態のＭＴＪ素子１Ａに印加された場合に、参照層１２の漏れ磁場によって、記憶層１０の磁化の向きが、固定される。
【０１６２】
ＭＴＪ素子１Ａが形成された後、多層配線技術によって、層間絶縁膜及び配線（例えば、上層のビット線）が、形成される。これによって、本実施形態のＭＴＪ素子１Ａを含む磁気メモリのチップが形成される。
【０１６３】
図１に示されるように、磁気メモリのチップ１００は、外部端子としての半田ボール（または半田バンプ）に電気的に接続されるように、パッケージ装置（絶縁樹脂）２００内に封止される。パッケージ装置内に封止される前又は封止された後において、参照セル及びレプリカセルとしての参照電位生成セル内のＭＴＪ素子１Ａのデータ保持状態（磁化配列状態、抵抗状態）は、磁気メモリの読み出し方式に応じて、“１”データ保持状態又は“０”データ保持状態に、適宜設定される。
【０１６４】
この後、本実施形態のＭＴＪ素子１Ａを含む磁気メモリは、実装メーカー又はユーザーに対して出荷される。
【０１６５】
図１に示されるように、本実施形態のＭＴＪ素子１Ａを含む磁気メモリのパッケージ装置２００は、実装メーカー又はユーザーによって、実装基板３００上に搭載される。この実装工程において、例えば、半田の溶融温度に対応した熱が、実装温度として、パッケージ装置２００の表面や半田接合部に与えられる。例えば、実装時において、パッケージ装置は、１６０℃から３２０℃程度の温度条件下にさらされる。
【０１６６】
上述のように、本実施形態のＭＴＪ素子１Ａは、参照層１２及びシフト調整層１３が、互いに異なる磁化温度依存性を有するように、形成される。本実施形態のＭＴＪ素子１Ａは、上述の（式１）を満たすように、ＭＴＪ素子１Ａの記憶層１０の磁気特性が設計される。
【０１６７】
実装工程の実装温度下において、参照層１２の漏れ磁場及びシフト調整層１３の漏れ磁場は、キャンセルされず、シフト調整層１３の漏れ磁場又は参照層１２の漏れ磁場と同じ向きの磁場（シフト磁界）が、記憶層１０の磁化に印加される。その漏れ磁場の大きさは、実装温度下において、参照電位生成セル２０内のＭＴＪ素子１Ａが、熱の影響を受けても、“１”又は“０”の保持すべきデータ保持状態（磁化配列）を維持できるように、記憶層１０の磁化を固定できる大きさに、設定されている。
【０１６８】
これによって、上述の製造方法で形成された本実施形態のＭＴＪ素子１Ａを含む磁気メモリは、メモリ動作時に“１”データ又は“０”データを保持することが規定された参照電位生成セルＲＣにおいて、実装温度（１６０℃〜３２０℃）がチップ（パッケージ装置）に与えられても“１”又は“０”データ保持状態が安定に維持される。それゆえ、実装工程後に、実装メーカーやユーザーは、参照電位生成セルＲＣのデータ保持状態をチェックする工程や、参照電位生成セルにデータを書き込む工程を、実行せずともよい。また、磁気メモリのチップ内に、参照電位生成セルのデータ保持状態をチェックするための回路や、参照電位生成セル２０にデータを書き込むための回路を、形成せずともよい。
【０１６９】
さらに、本実施形態のＭＴＪ素子１Ａ及びそれを含む磁気メモリは、実装工程後にメモリを使用する際のメモリ動作温度下において、参照層１２の磁化の大きさとシフト調整層１３の磁化の大きさは、実質的に同じで、且つ、磁化の向きが互いに反対に設定されているため、参照層１２の漏れ磁場及びシフト調整層１３の漏れ磁場は、キャンセルされる。それゆえ、上述の製造方法によって形成された本実施形態のＭＴＪ素子１Ａを含む磁気メモリは、メモリ動作温度下において、記憶層１０がシフト磁界の影響をほとんど受けることなしに、所定のデータをメモリセルに書き込める。
【０１７０】
以上のように、本実施形態の磁気抵抗効果素子及び磁気メモリの製造方法によれば、製造工程中の熱に起因する動作不良を抑制するメモリを、提供できる。また、本実施形態の磁気抵抗効果素子及び磁気メモリの製造を効率化でき、磁気メモリの製造コストが増大するのを抑制できる。
【０１７１】
（ｅ）  まとめ  
図１乃至図９を用いて説明したように、本実施形態の磁気抵抗効果素子（ＭＴＪ素子）は、参照層の磁化の温度依存性とシフト調整層の磁化の温度依存性は、互いに異なっている。
【０１７２】
実装工程において、本実施形態のＭＴＪ素子１Ａを含むチップ１００が実装基板３００に接続される際に用いられるプロセス温度（以下、実装温度とよぶ）Ｔｊ、例えば、半田リフロー工程に用いられる温度（以下、半田リフロー温度とよぶ）の条件下に、本実施形態のＭＴＪ素子１Ａを含む磁気メモリがさらされる場合がある。
【０１７３】
例えば、磁気メモリの実装工程において、磁気メモリ（パッケージ装置）と基板との半田接合部において２３０℃の熱が１０秒程度、印加され、パッケージ表面において２６０℃の熱が、５０秒程度印加されることが想定される。
【０１７４】
磁気メモリが実装される前にプログラムが書き込まれるメモリ（例えば、ＲＯＭ）に用いられるメモリセルや、データの判別のための参照セル及びレプリカセルなどの参照電位生成セルは、実装温度下において、記憶層及び参照層の磁化が熱擾乱によって反転しないことが好ましい。
【０１７５】
磁性層の磁化反転エネルギーバリアの大きさは、熱擾乱による磁化反転に関係する。実装温度下において、磁化反転による不良率が、製品仕様の許容範囲内まで低減されるには、記憶層の磁化反転エネルギーバリアが、一定値以上に設定される。実装温度として半田リフロー工程の温度（例えば、２６０℃）が仮定され、製品の仕様を満たすように、記憶層の各パラメータが設計された場合、メモリの動作保証温度（例えば、８５℃以下）において、その記憶層の磁化反転エネルギーバリアは、非常に大きな値となる。この一方、データ書き込みにスピン注入磁化反転方式が用いられた磁気メモリにおいて、記憶層の磁化反転エネルギーバリアは、磁化反転電流の大きさと相関を有する。スピン注入磁化反転の低消費電力化のために、記憶層の磁化反転エネルギーバリアは小さい値であることが好ましい。一般的な磁気抵抗効果素子を用いた磁気メモリは、動作保証温度における磁化反転電流の低減と実装温度における記憶層の磁化反転の防止とを両立するのは、困難な場合がある。
【０１７６】
参照セル及びレプリカセルは、メモリ動作中に外部からのデータを書き込む必要が無い。そのため、メモリ動作時における参照セル及びレプリカセルのＭＴＪ素子の磁化反転電流（反転しきい値）を考慮せずに、参照セル及びレプリカセルのＭＴＪ素子の記憶層のパラメータを設計し、参照セル及びレプリカセルにおける熱擾乱に対する耐性を確保する場合がある。しかし、この場合において、参照セル及びレプリカセルのＭＴＪ素子の記憶層が、メモリセルのＭＴＪ素子の記憶層とは独立に設計されるため、チップの製造コストが増大してしまう。
【０１７７】
本実施形態のＭＴＪ素子１Ａは、参照層１２とシフト調整層１３とが、互いに異なる磁化温度依存性を有する。
【０１７８】
本実施形態のＭＴＪ素子１Ａにおいて、メモリ動作温度下では、参照層１２の漏れ磁場とシフト調整層１３の漏れ磁場とは、互いに相殺される。それゆえ、メモリの動作温度条件下において、参照層１２又はシフト調整層１３に起因する漏れ磁場（シフト磁界）は、記憶層１０に印加されない。
【０１７９】
本実施形態のＭＴＪ素子において、実装温度条件下では、参照層１２及びシフト調整層１３のうちいずれか一方の磁性層の磁化温度依存性は、他方の磁性層の磁化温度依存性に比較して、大きく減衰する。  
その実装温度条件下において、減衰の小さい磁化温度依存性を有する磁性層に起因する漏れ磁場が残留し、残留した漏れ磁場がシフト磁界として、記憶層１０に印加される。そして、その漏れ磁場の向きと実装工程前の記憶層１０の磁化の向きとが同じＭＴＪ素子１Ａにおいて、記憶層１０に印加されたシフト磁界によって、記憶層１０の磁化の向きは、安定に維持される。
【０１８０】
このように、実装温度条件下において、参照層１２の漏れ磁場又はシフト調整層１３の漏れ磁場が記憶層１０の磁化に影響を及ぼすことによって、実装温度に対する記憶層１０の熱耐性（熱安定性）が確保され、記憶層１０の磁化反転が抑制される。
【０１８１】
尚、実装温度条件下における漏れ磁場の向きと実装工程前の記憶層の磁化の向きとが互いに反対のＭＴＪ素子１Ａにおいて、記憶層の磁化の向きが、その漏れ磁場によって反転することがほとんどないように、磁性層を設計することができる。
【０１８２】
以上のように、本実施形態の磁気抵抗効果素子（ＭＴＪ素子）及びそれを含む磁気メモリは、実装工程の高温プロセスにおいて、熱の印加に起因した所定のデータの保持すべきＭＴＪ素子の磁化反転を抑制できる。したがって、本実施形態のＭＴＪ素子及びそれを含む磁気メモリの動作不良を、抑制できる。また、本実施形態のＭＴＪ素子及び磁気メモリによれば、参照電位生成セルのデータ保持状態の不良に起因した動作不良及び不良チップの発生を低減できる。
【０１８３】
本実施形態のＭＴＪ素子及びそれを含む磁気メモリは、実装工程における熱に起因したＭＴＪ素子の磁化反転を抑制するために、記憶層の磁化反転エネルギーバリアを大きくせずともよく、その結果として、記憶層に供給する磁化反転電流を大きくしなくともよい。それゆえ、本実施形態のＭＴＪ素子及び磁気メモリによれば、消費電力が低く、且つ、記憶密度の高いメモリを形成できる。
【０１８４】
本実施形態のＭＴＪ素子及びそれを含む磁気メモリは、参照電位生成セルに用いられるＭＴＪ素子とメモリセルに用いられるＭＴＪ素子とを、それぞれ異なる製造工程で、作り分けなくともよい。本実施形態のＭＴＪ素子及び磁気メモリは、実装メーカーやユーザーが、参照電位生成セルのデータ保持状態をチェック及び訂正する負担を軽減できる。本実施形態のＭＴＪ素子及び磁気メモリは、参照電位生成セルのデータ保持状態をチップの実装後にチェックする回路及びデータ保持状態を書き換える回路が、チップ上に形成されなくともよい。また、本実施形態のＭＴＪ素子及び磁気メモリは、メモリセルと参照電位生成セルとを、同じ材料を用いて形成できる。それゆえ、本実施形態のＭＴＪ素子及びそれを用いた磁気メモリによれば、磁気メモリの製造の効率化を図れ、プロセスコストの増大を抑制できる。
【０１８５】
（２）  第２の実施形態  
図１０乃至図１３を参照して、第２の実施形態の磁気抵抗効果素子（例えば、ＭＴＪ素子）について、説明する。第２の実施形態において、第１の実施形態と実質的に同じ構成及び機能については、必要に応じて説明する。
【０１８６】
図１０は、第２の実施形態のＭＴＪ素子１Ｂの断面構造を示している。
【０１８７】
第２の実施形態のＭＴＪ素子１Ｂにおいて、参照層１２は、フェリ磁性膜１７を含む。
【０１８８】
フェリ磁性膜１７は、希土類金属副格子と遷移金属副格子とを含む。例えば、フェリ磁性膜１７は、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）及びサマリウム（Ｓｍ）などの希土類金属元素を含むグループから選択される少なくとも１つの元素と、コバルト（Ｃｏ）及び鉄（Ｆｅ）などの遷移金属元素を含むグループから選択される少なくとも１つの元素と、を用いて形成される。
【０１８９】
本実施形態において、フェリ磁性膜１７は、例えば、希土類金属副格子としてのテルビウム（Ｔｂ）と遷移金属副格子としてのコバルト（Ｃｏ）とを用いて、形成されている。以下では、希土類金属副格子のことを、Ｔｂ副格子とよび、遷移金属副格子のことを、Ｃｏ副格子とよぶ。フェリ磁性膜１７において、Ｔｂ副格子の磁化の向きは、Ｃｏ副格子の磁化の向きに対して反対になっている。
【０１９０】
本実施形態のＭＴＪ素子１Ｂにおいて、フェリ磁性膜１７とトンネルバリア層１１との間に、界面層１６が設けられている。界面層１６は、例えば、磁性層である。フェリ磁性膜１７と界面層１６との間に、例えば、Ｔａ、Ｗ又はＭｏなどの中間層（金属層）が設けられてもよい。
【０１９１】
上述のように、記憶層１０におけるトンネルバリア層の近傍の領域において、ＭＴＪ素子の素子特性（例えば、ＭＲ比）の向上のため、界面層が記憶層側にも設けられる場合がある。以下では、説明の明確化のため、フェリ磁性膜１７とトンネルバリア層１７との間の界面層１６を、参照層側界面層１６とよぶ。本実施形態において、フェリ磁性膜１７と参照層側界面層１６とを、１つの参照層１２とみなす。  
ただし、フェリ磁性膜１７と参照層側界面層１６とが別々の磁性層とみなす場合もある。この場合、フェリ磁性膜１７のことを、特に参照層とよぶ。
【０１９２】
参照層側界面層１６は、記憶層１０に対するスピン注入源として機能する。
【０１９３】
参照層側界面層１６の磁化は、フェリ磁性膜１７のＣｏ副格子の磁化と強く結合する。そのため、参照層側界面層１６の磁化の向きは、フェリ磁性膜１７中のＣｏ副格子の磁化の向きと同じになり、Ｔｂ副格子の磁化の向きと反対となる。参照層側界面層１６は、例えば、ＣｏＦｅＢ層からなる磁性層である。参照層側界面層１６は、Ｃｏ、Ｆｅ及びＢを含むグループから選択される少なくとも２つの元素を含む磁性層であればよく、ＣｏＢ層及びＣｏＦｅ層などでもよい。
【０１９４】
例えば、参照層側界面層１６の磁化の向きが、記憶層１０の磁化の向きと同じである場合、ＭＴＪ素子１Ｂの磁化配列は、平行状態（低抵抗状態）であり、ＭＴＪ素子１Ｂが記憶するデータは、“０”データに対応する。参照層側界面層１６の磁化の向きが、記憶層１０の磁化の向きと反対である場合、ＭＴＪ素子１Ｂの磁化配列は、反平行状態（高抵抗状態）であり、ＭＴＪ素子１Ｂが記憶するデータは、“１”データに対応する。
【０１９５】
本実施形態のＭＴＪ素子１Ｂにおいて、フェリ磁性膜１７の各副格子の磁化と参照層側界面層１６の磁化とによって、シフト調整層を用いずに、メモリ動作温度における賞味の漏れ磁場が０にされる。これによって、本実施形態のＭＴＪ素子１Ｂは、メモリ動作温度において、記憶層１０に印加される漏れ磁場（シフト磁界）がキャンセルされる。
【０１９６】
本実施形態のＭＴＪ素子１Ｂにおいて、フェリ磁性膜１７の２つの副格子（ここでは、Ｔｂ副格子及びＣｏ副格子）が、互いに異なる磁化温度依存性を有する。これによって、メモリ動作温度においてシフトキャンセル状態が形成され、実装温度Ｔｊにおいて、残留した副格子の漏れ磁場が、記憶層１０の磁化に印加される。それゆえ、本実施形態のＭＴＪ素子１Ｂは、実装温度Ｔｊに起因した熱に起因して参照電位生成セルのＭＴＪ素子１Ｂに磁化反転が生じるのを抑制できる。
【０１９７】
図１１及び図１２を用いて、本実施形態のＭＴＪ素子１Ｂの磁気特性について、説明する。
【０１９８】
図１１は、フェリ磁性膜が含む２つの副格子（ここでは、Ｔｂ副格子とＣｏ副格子）の磁化温度依存性を示している。図１１の横軸は、温度（単位：℃）を示し、図１１の縦軸は、飽和磁化Ｍｓ（任意単位）を示している。図１１において、特性線ＬＭ３は、フェリ磁性膜中のＴｂ副格子の磁化温度依存性に対応し、特性線ＬＭ４は、フェリ磁性膜中のＣｏ副格子の磁化温度依存性に対応している。
【０１９９】
図１２は、各温度条件下におけるＭＴＪ素子の磁性層に起因する磁場を模式的に示している。図１２の（ａ）は、メモリ動作温度下におけるＭＴＪ素子１Ｂが含む各磁性層の磁化の状態及び漏れ磁場の状態を模式的に示し、図１２の（ｂ）は、ＭＴＪ素子１Ｂが含む各磁性層の磁化の状態及び漏れ磁場の状態を模式的に示している。
【０２００】
図１１の特性線ＬＭ３，ＬＭ４及び図１２の（ａ）に示されるように、メモリ動作温度（例えば、１００℃）以下では、フェリ磁性膜１７中のＴｂ副格子の磁化９３とＣｏ副格子の磁化９４との合成の磁化は、参照層側界面層１６の磁化の大きさと実質的に同じ大きさを有している。例えば、メモリ動作温度において、Ｔｂ副格子の磁化の大きさは、Ｃｏ副格子の磁化の大きさと実質的に同じになっている。
【０２０１】
それゆえ、１００℃以下のメモリ動作温度において、フェリ磁性膜１７及び界面層１６に起因する漏れ磁場は、互いに相殺され、記憶層１０に生じるシフト磁界は、キャンセルされる。したがって、メモリ動作温度下において、本実施形態のＭＴＪ素子１Ｂは、記憶層１０の磁化反転が可能となる。
【０２０２】
したがって、第２の実施形態のＭＴＪ素子１Ｂを含むメモリセルは、メモリの動作温度（例えば、１００℃以下）において、“１”データ保持状態と“０”データ保持状態との両方をとりうる。
【０２０３】
図１１の特性線ＬＭ３，ＬＭ４及び図１２の（ｂ）に示されるように、実装温度Ｔｊ以上の温度領域において、フェリ磁性膜１７中の２つの副格子のうちネール温度の低い一方の副格子（ここでは、Ｔｂ副格子）の磁化９４Ｘが、他方の副格子（ここでは、Ｃｏ副格子）の磁化９３Ｘに比較して、大きく減衰する。一方、実装温度Ｔｊ以上の温度領域において、他方の副格子（Ｃｏ副格子）の磁化９３Ｘは、残留する。
【０２０４】
そのため、実装温度Ｔｊ以上の温度領域において、フェリ磁性膜１７中のＣｏ副格子の磁化９３Ｘの向き及び参照層側界面層１６の磁化の向きと同じ向きの漏れ磁場が、記憶層１０に作用し、Ｃｏ副格子の漏れ磁場及び界面層１６の漏れ磁場に起因するシフト磁界が、記憶層１０の磁化に印加される。それゆえ、実装温度Ｔｊ下において、記憶層１０の磁化９０Ｘの向きは、印加されたシフト磁界によって、フェリ磁性膜１７中のＣｏ副格子及び参照層側界面層１６の漏れ磁場の向きと同じ向きに、固定される。
【０２０５】
それゆえ、実装温度下において、フェリ磁性膜１７の副格子の残留磁化９３Ｘ及び参照層側界面層１６に起因する漏れ磁場によって、記憶層１０の磁化反転が抑制される。したがって、“０”データを保持する参照電位生成セル（参照セル又はレプリカセル）は、そのデータ保持状態を安定に維持できる。
【０２０６】
図１３は、フェリ磁性膜中におけるＴｂ及びＣｏの組成比を変化させた場合における、フェリ磁性膜の磁化温度依存性を示している。図１３の横軸は、温度（単位：℃）を示し、図１３の縦軸は、飽和磁化Ｍｓ（任意単位）を示している。図１３における特性線ＳＳ１は、Ｔｂ副格子の組成比がＣｏ副格子の組成比より多いフェリ磁性膜の磁化温度依存性を示している。図１３における特性線ＳＳ２は、Ｃｏ副格子の組成比がＴｂ副格子の組成比より多いフェリ磁性膜の磁化温度依存性を示している。
【０２０７】
図１３において、Ｔｂ及びＣｏを含むフェリ磁性膜の飽和磁化が正であるか負であるかは、そのフェリ磁性膜の磁化の向きを示している。例えば、フェリ磁性膜の磁化が、正の値を有している場合である場合、ＭＴＪ素子は“０”データ保持状態（第１安定状態）を示し、例えば、フェリ磁性膜の磁化が、負の値を有している場合である場合、ＭＴＪ素子は“１”データ保持状態（第２安定状態）を示す。
【０２０８】
図１３に示されるように、ＣｏとＴｂとを含むフェリ磁性膜中におけるＣｏ副格子の組成比よりもＴｂ副格子の組成比が増大すると、フェリ磁性膜におけるＴｂ副格子の磁化が消失する温度は、低くなる。
【０２０９】
図１３に示されるようなフェリ磁性膜におけるＣｏとＴｂとの組成比と各副格子の磁化特性とを考慮して、実装温度（例えば、１６０℃から３００℃）において、Ｃｏ副格子の漏れ磁場がＴｂ副格子の漏れ磁場よりも十分に大きくなるように、ＭＴＪ素子のフェリ磁性膜の磁気特性が設計される。
【０２１０】
ここで、実装温度下において、本実施形態におけるフェリ磁性膜及び参照層側界面層を含むＭＴＪ素子１Ｂが、“０”データ保持状態（低抵抗状態、磁化配列が平行状態）を維持する場合について、検証する。
【０２１１】
磁性層のパラメータの検証に用いられたＭＴＪ素子の構成について説明する。ＭＴＪ素子の直径は、３０ｎｍに設定されている。そのＭＴＪ素子の記憶層の膜厚は、２ｎｍに設定され、トンネルバリア層の膜厚は、１ｎｍに設定される。そして、８５℃において、記憶層の磁化反転エネルギーバリア（熱安定性指標）ΔＥ／ｋＢＴは、６０に設定され、記憶層の異方性磁界Ｈｋは、６９９６Ｏｅに設定されている。
【０２１２】
本実施形態において、実装温度Ｔｊは、１６０℃とする。
【０２１３】
本実施形態のＭＴＪ素子において、１６０℃における記憶層の磁化反転エネルギーバリアΔＥ／ｋＢＴは４５まで減衰し、異方性磁界Ｈｋが３６５０Ｏｅまで減衰する。この場合、記憶層が“０”データ保持状態を安定に維持するための漏れ磁場（シフト磁界）Ｈｅｘｔの大きさは、上述の（式１）に基づくと、８８０Ｏｅである。
【０２１４】
それを鑑みて、フェリ磁性膜１７と参照層側界面層１６との膜厚の合計（参照層１２全体の膜厚）は、１１ｎｍに設定される。そして、フェリ磁性膜１７中のＴｂ及びＣｏの組成比（Ｔｂ：Ｃｏ）が、４：１に設定される。
【０２１５】
このフェリ磁性膜１７を含む参照層１２において、フェリ磁性膜１７及び参照層側界面層１６の全体の賞味の磁化ＮｅｔＭｓは、ほぼ０（ゼロ）ｅｍｕ／ｃｃになる。そして、８５℃において記憶層に印加されるシフト磁界（漏れ磁場）Ｈｅｘｔは、０（ゼロ）Ｏｅとなる。
【０２１６】
そして、１６０℃において、フェリ磁性膜１７中のＴｂ副格子の磁化は消滅し、フェリ磁性膜１７中のＣｏ副格子の磁化及び参照層側界面層１６の磁化は残存する。上記の膜厚及びフェリ磁性膜の組成比が設定された参照層１２を含むＭＴＪ素子１Ｂにおいて、１６０℃における記憶層１０に印加される漏れ磁場Ｈｅｘｔの大きさは、８８０Ｏｅとなる。
【０２１７】
尚、参照層側界面層１６としてのＣｏＦｅＢ層の各元素の組成比は、ここで示された関係が満たされるように、適宜設定される。
【０２１８】
以上のように、ここで例示したＭＴＪ素子１Ｂの参照層（フェリ磁性膜及び界面層）及び記憶層のパラメータによれば、実装温度（ここでは、１６０℃）条件下において、参照層１２と記憶層１０との磁化配列が、“０”データ保持状態を維持するシフト磁界を、確保できる。
【０２１９】
以上のように、本実施形態のＭＴＪ素子１Ｂにおいて、フェリ磁性膜１７及び参照層側界面層１６の膜厚、フェリ磁性膜１７が含む副格子の組成比を、それぞれ制御することによって、上述の（式１）を満たすように、実装温度下における参照層１２からの漏れ磁場に起因して記憶層１０に印加されるシフト磁界を、得ることができる。
【０２２０】
本実施形態の磁気抵抗効果素子１Ｂは、フェリ磁性膜及び界面層を有する参照層を含み、フェリ磁性膜中の２つの副格子（希土類金属副格子及び遷移金属副格子）は、互いに異なる磁化温度依存性を有する。
【０２２１】
これによって、本実施形態の磁気抵抗効果素子１Ｂは、メモリ動作温度下において、シフト磁界がキャンセルされるため、書き込むデータに応じて、記憶層の磁化が反転する。そして、本実施形態の磁気抵抗効果素子１Ｂは、実装温度下において、フェリ磁性膜中の副格子の温度依存性の違いによって、シフト磁界が残留し、そのシフト磁界によって、記憶層の磁化反転が抑制され、所定のデータ保持状態が維持される。
【０２２２】
それゆえ、本実施形態の磁気抵抗効果素子を含む磁気メモリは、メモリ動作時にメモリセルに対してデータを書き込むことができるとともに、実装工程時の熱に起因してＭＴＪ素子に磁化反転が生じ、参照電位生成セルが保持すべきデータが変化するのを、抑制できる。したがって、本実施形態の磁気抵抗効果素子及びそれを含む磁気メモリは、第１の実施形態と同様に、実装工程における熱に起因して、磁気メモリに動作不良が生じるのを、抑制できる。
【０２２３】
本実施形態の磁気抵抗効果素子を含む磁気メモリは、実装工程後に、参照電位生成セルに対するチェック工程やデータ書き込み工程を削減でき、それらの工程のための回路を、磁気メモリのチップ内に設けずとも良くなる。また、本実施形態の磁気抵抗効果素子を含む磁気メモリは、メモリセルのＭＴＪ素子と参照電位生成セルのＭＴＪ素子と、同じ材料及び同じ工程を用いて、を同一チップ内に形成できる。それゆえ、本実施形態の磁気抵抗効果素子を含む磁気メモリは、磁気メモリの製造の効率化を図ることができ、磁気メモリの製造コストの増大を抑制できる。
【０２２４】
尚、フェリ磁性膜及び参照層側界面層に用いる材料を適宜設定することによって、メモリ動作温度下において、シフトキャンセル状態における磁化反転を実行でき、実装温度条件において、“１”データ保持状態を安定に維持できるＭＴＪ素子を形成できる。
【０２２５】
以上のように、第２の実施形態の磁気抵抗効果素子によれば、第１の実施形態と同様に、製造工程中の熱に起因したメモリの動作不良を抑制できる。
【０２２６】
［その他］  
本実施形態において、複数の磁性層の磁化温度依存性の違いを利用して、参照セル及びレプリカセルの磁気抵抗効果素子（ＭＴＪ素子）が、実装工程時の熱に起因する磁化反転を抑制する構成について述べた。ただし、各実施形態のＭＴＪ素子１Ａを含む磁気メモリは、ＲＯＭであってもよい。ＲＯＭのメモリ素子としてのＭＴＪ素子において、複数の磁性層の磁化温度依存性の違いによって、実装工程時の熱に起因するＭＴＪ素子の磁化反転が抑制されてもよい。これによって、熱に起因してＲＯＭのＭＴＪ素子の磁化反転が意図せずに発生するのを抑制でき、ＲＯＭの記憶すべきデータが誤ったデータに書き換わるのを抑制できる。
【０２２７】
参照電位生成セル（参照セル及びレプリカセル）を用いた磁気メモリのデータ読み出しについて、述べる。磁気メモリのデータ読み出しのためのセンスアンプに入力される参照信号（電位又は電流）の生成方式として、例えば、以下の３つの方式がある。  
第１の方式として、高抵抗状態（反平行状態、“１”データ保持状態）の参照セルと低抵抗状態（平行状態、“０”データ保持状態）の参照セルとによって、合成抵抗を形成する。これによって、“１”データ保持状態の抵抗値と“０”データ保持状態の抵抗値との中間の抵抗値（以下、中間抵抗とよぶ）が、形成される。この中間抵抗を形成する２つの参照セルに、電流（又は電圧）を与えて、データ読み出しのための参照信号が生成される。この参照信号の生成方式において、数十ｋｂｉｔの参照セルがチップ内に設けられる。
【０２２８】
第２の方式として、反平行状態から平行状態に磁化反転させる方向に流れる読み出し電流（記憶層から参照層へ流れる電流）を用いて、データを読み出す場合、“０”データ保持状態の参照セルが、１個用いられる。そして、参照セルが接続されたビット線の電位が、１つの“０”データ保持状態のレプリカセルと１つの“１”データ保持状態のレプリカセルとを用いて、生成される。この参照信号の生成方式において、数十ｋｂｉｔの“０”データ保持状態の参照セルがチップ内に設けられる。また、数十ｂｉｔの“０”データ保持状態及び“１”データ保持状態のレプリカセルがチップ内にそれぞれ設けられる。
【０２２９】
第３の方式として、平行状態から反平行状態に磁化反転させる方向に流れる読み出し電流（参照層から記憶層へ流れる電流）を用いて、データを読み出す場合、“１”データ保持状態の参照セルが、１個用いられる。そして、参照セルが接続されたビット線の電位が、１つの“０”データ保持状態のレプリカセルと１つの“１”データ保持状態のレプリカセルとを用いて、生成される。この参照信号の生成方式において、数十ｋｂｉｔの“０”データ保持状態の参照セルがチップ内に設けられる。また、数十ｂｉｔの“０”データ保持状態及び“１”データ保持状態のレプリカセルがチップ内にそれぞれ設けられる。
【０２３０】
第２及び第３の方式のように、レプリカセルを用いてデータ読み出しのための参照信号が生成されるのは、読み出し電流による参照セルの読み出しディスターブ（参照セルの磁化の反転）を抑制するためである。
【０２３１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２３２】
１Ａ，１Ｂ：磁気抵抗効果素子、ＭＣ：メモリセル、ＲＣ：参照電位生成セル、１０：記憶層、１１：非磁性層、１２：参照層、１３：シフト調整層、１６：界面層、１７：フェリ磁性膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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