(57)【要約】【課題】高速動作が可能な半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、制御可能な閾値に基づいてデータを記憶し、データの消去状態において正の閾値分布を有し、制御電極を有する複数のメモリセルを含む。複数のワード線(WL)は、複数のメモリセルの制御電極と選択的に電気的に接続され、メモリセルへのデータの書き込みに先立って特定の電位へと充電される。電圧生成回路(9)は、出力において電圧を出力し、出力の電位を放電する放電経路(DP2)を含む。接続回路(WF)は、電圧生成回路と特定のワード線とに選択的に接続され、接続されているワード線を特定の電位を供給する供給ノードに選択的に接続する。【選択図】      図１４
2013109804.tif 000002
【特許請求の範囲】
【請求項１】
制御可能な閾値に基づいてデータを記憶し、データの消去状態において正の閾値分布を有し、制御電極を有する複数のメモリセルと、
前記複数のメモリセルの制御電極と選択的に電気的に接続され、メモリセルへのデータの書き込みに先立って特定の電位へと充電される複数のワード線と、
出力において電圧を出力し、前記出力の電位を放電する放電経路を含んだ電圧生成回路と、
前記電圧生成回路と特定のワード線とに選択的に接続され、接続されているワード線を特定の電位を供給する供給ノードに選択的に接続する、接続回路と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記電圧生成回路が、前記出力の大きさに基づいて自律的にオンおよびオフする、
ことを特徴とする請求項１の半導体記憶装置。
【請求項３】
前記電圧生成回路が、第１電圧および第２電圧を生成し、
前記接続回路が、
前記第１および第２電圧が隣接する第１ワード線および第２ワード線にそれぞれ供給されるように、前記電圧生成回路を前記第１および第２ワード線に接続し、
前記第２電圧の立ち上がりの間、前記第１ワード線を前記電圧生成回路の出力から分離するとともに前記供給ノードに接続する、
ことを特徴とする請求項２の半導体記憶装置。
【請求項４】
前記第２ワード線が、データを書き込まれるメモリセルの制御電極に供給される第３電圧を供給される第３ワード線に隣接する、
ことを特徴とする請求項３の半導体記憶装置。
【請求項５】
前記複数のメモリセルが、電荷を捕獲する絶縁膜を共有する、
ことを特徴とする請求項４の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数の直列接続された複数のメモリセルトランジスタからなるＮＡＮＤストリングを複数個有する。微細なＮＡＮＤ型フラッシュメモリにおいては、隣接するワード線同士の間のカップリングによる影響が生じる。カップリングにより、ワード線の充放電に要する時間が長くなる。このことは、ＮＡＮＤ型フラッシュメモリの高速動作を妨げる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１５７２８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高速動作が可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による半導体記憶装置は、制御可能な閾値に基づいてデータを記憶し、データの消去状態において正の閾値分布を有し、制御電極を有する複数のメモリセルを含む。複数のワード線は、複数のメモリセルの制御電極と選択的に電気的に接続され、メモリセルへのデータの書き込みに先立って特定の電位へと充電される。電圧生成回路は、出力において電圧を出力し、出力の電位を放電する放電経路を含む。接続回路は、電圧生成回路と特定のワード線とに選択的に接続され、接続されているワード線を特定の電位を供給する供給ノードに選択的に接続する。
【図面の簡単な説明】
【０００６】
【図１】平面ＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの断面図。
【図２】図１のメモリのプログラム時の一部の電圧のタイミングチャート。
【図３】第１実施形態に係る半導体記憶装置のブロック図。
【図４】メモリセルアレイの一部の斜視図。
【図５】メモリセルアレイの一部の回路図。
【図６】メモリセルアレイの一部の断面図。
【図７】メモリセルトランジスタの閾値分布を例示する図。
【図８】第１実施形態に係る電圧生成回路の回路図。
【図９】第１実施形態に係る電圧生成回路および関連部分の電圧のタイミングチャート。
【図１０】第２実施形態に係る電圧生成回路の回路図。
【図１１】第２実施形態に係る電圧生成回路および関連部分の電圧のタイミングチャート。
【図１２】第２実施形態に係る電圧生成回路および関連部分の電圧のタイミングチャート。
【図１３】第２実施形態に係る電圧生成回路および関連部分の電圧のタイミングチャート。
【図１４】第３実施形態に係る電圧生成回路およびワード線制御回路の一部の回路図。
【図１５】第３実施形態に係る電圧生成回路および関連部分の電圧のタイミングチャート。
【図１６】第４実施形態に係る電圧生成回路およびワード線制御回路の一部の回路図。
【発明を実施するための形態】
【０００７】
本発明者等は、実施形態の開発の過程において、以下に述べるような知見を得た。ＮＡＮＤ型フラッシュメモリは、複数の直列接続されたメモリセルトランジスタからなるＮＡＮＤストリングを複数個有する。選択メモリセルへの書き込み（プログラミング）の際、ワード線（制御ゲート電極ＣＧ）に電圧を印加するに先立ち、特定の複数のメモリセルトランジスタのチャネルを所望の電圧にする必要がある。図１の例では、選択メモリセルよりビット線ＢＬ側にある全てのメモリセルトランジスタＭＴｒのチャネルが電圧ＶＳＳとされる。この電圧の転送のために、ビット線ＢＬから、オンしている選択ゲートトランジスタＳＴｒを介して電圧ＶＳＳがＮＡＮＤストリングの端のメモリセルトランジスタＭＴｒに印加され、この電圧が隣のトランジスタに順次転送されることを目指す。そのためには、メモリセルトランジスタＭＴｒはオンしている必要がある。ＮＡＮＤ型フラッシュメモリでは、一般に、消去状態のメモリセルトランジスタは負の閾値電圧を有し、このため、消去状態のメモリセルトランジスタは常時オンしている。メモリセルトランジスタをオンさせるための動作無しに、電圧がメモリセルトランジスタを介して転送されることが可能である（太線にて図示）。ＦＧは浮遊ゲートある。
【０００８】
メモリセルトランジスタのチャネル電圧の制御後、諸ワード線が、どのメモリセルトランジスタが選択されているかに基づいて定まる種々の電圧へと充電される。具体的には、選択メモリセルのワード線（選択ワード線）はプログラム電圧ＶＰＧＭを受け取り、選択ワード線の隣のワード線は電圧ＶＰＡＳＳを受け取る。電圧ＶＰＡＳＳを受け取るワード線のさらに隣のワード線はブーストアイソレーション電圧ＶＩＳＯを受け取る。電圧ＶＩＳＯ、ＶＰＡＳＳとの間の差は大きいので、電圧ＶＩＳＯを受け取るワード線は、電圧ＶＰＡＳＳを受け取るワード線からカップリングにより強く影響され得る。そこで、図２に示されるように、電圧ＶＩＳＯを受け取るワード線ＷＬｎ＋２の充電の開始を近隣のワード線ＷＬｎ＋１、ＷＬｎ＋２の充電の開始と同時（破線）よりも遅らせ、ワード線ＷＬｎ＋２を電圧ＶＰＡＳＳの立ち上がりの間電圧ＶＳＳに固定しておく（実線）ことが検討されている。
【０００９】
ＮＡＮＤ型フラッシュメモリの一形態として、ＢｉＣＳ技術の製造プロセスを用いて製造された、いわゆる３次元構造のＮＡＮＤ型フラッシュメモリ（以下、ＢｉＣＳメモリ、ＢｉＣＳ型フラッシュメモリと称する場合がある）がある。ＢｉＣＳメモリでは、従来の２次元構造のＮＡＮＤ型フラッシュメモリ（平面メモリと称する場合がある）とは異なり、消去状態のメモリセルトランジスタの閾値を正とする必要があり、平時オフしている。その理由は、後に詳述するように、ＢｉＣＳメモリでは、複数メモリセルトランジスタの電荷蓄積層（絶縁膜）が共用されていて、負の閾値を有するメモリセルトランジスタと正の閾値を有するメモリセルトランジスタが隣接すると、データリテンションが悪化する場合があるためである。このため、ＮＡＮＤストリング中のメモリセルトランジスタのチャネル電圧を制御するために、チャネル電圧を制御されるメモリセルトランジスタに、これらをオンさせるためのチャネルプリチャージ電圧ＶＣＨＰＣＨが印加される必要がある。電圧ＶＣＨＰＣＨは電圧ＶＩＳＯと同じ電圧生成回路により生成され、この電圧生成回路の出力が電圧ＶＰＧＭ、ＶＰＡＳＳの充電開始と同じタイミングで電圧ＶＣＨＰＣＨから電圧ＶＩＳＯに切替えられる。このため、平面メモリでのカップリング緩和のために、電圧ＶＰＡＳＳの充電開始直後に、電圧ＶＩＳＯに充電されるワード線を電圧ＶＳＳに固定する技術がＢｉＣＳメモリに適用しにくい。よって、ＢｉＣＳメモリでは電圧ＶＩＳＯに充電されるワード線はカップリングの影響を強く受ける。さらに、ＢｉＣＳメモリではワード線の負荷容量が平面メモリより大きいので、カップリングの影響も大きい。このことは、メモリの高速動作を妨げる。
【００１０】
以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、種々の詳細事項を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
（第１実施形態）
図３は、本発明の第１実施形態に係る半導体記憶装置の全体の構成を例示するブロック図である。図３に示されるように、半導体記憶装置は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、データ入出力端子５、ワード線制御回路６、制御回路７、制御信号入力端子８、電圧生成回路９を含んでいる。これらの各機能ブロックが、このように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。
【００１２】
メモリセルアレイ１は、複数のブロックを含んでいる。各ブロックは、複数のメモリセル、ワード線、ビット線等を含んでいる。ブロックは、複数のメモリセルからなる複数のページを含んでおり、詳細については後に詳述する。メモリセルアレイ１は、ビット線制御回路２、ワード線制御回路６、制御回路７、電圧生成回路９と電気的に接続されている。
【００１３】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルのデータを読み出し、ビット線を介してメモリセルの状態を検出する。また、ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルに書き込み（プログラム）電圧を印加してメモリセルにデータを書き込む。ビット線制御回路２には、カラムデコーダ３、データバッファ４、制御回路７が電気的に接続されている。
【００１４】
ビット線制御回路２はセンスアンプ（Ｓ／Ａ）やデータ記憶回路等（図示せず）を含んでいる。特定のデータ記憶回路がカラムデコーダ３によって選択される。選択されたデータ記憶回路に読み出されたメモリセルのデータは、データバッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、ＮＡＮＤ型フラッシュメモリ外部の装置（例えば、ホスト、メモリコントローラなど）に接続される。データ入出力端子５は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＯＭ、アドレスＡＤＤを受け取り、またデータＤＴを受け取ったり、出力したりする。データ入出力端子５に入力された書き込みデータＤＴは、データバッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給される。コマンドＣＯＭおよびアドレスＡＤＤは、制御回路７に供給される。センスアンプは、ビット線上の電位を増幅する。
【００１５】
ワード線制御回路６は、制御回路７の制御に従ってメモリセルアレイ１内の特定のワード線を選択する。また、ワード線制御回路６は、読み出し、書き込み、あるいは消去に必要な電圧を電圧生成回路９から受け取る。ワード線制御回路６は、これらの電圧を、選択されたワード線に印加する。
【００１６】
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、ワード線制御回路６、電圧生成回路９に電気的に接続され、これらを制御する。制御回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力されるＡＬＥ（アドレスラッチイネーブル）信号等の制御信号によって制御される。また、制御回路７は、電圧生成回路９に制御信号を出力し、電圧生成回路９を制御する。
【００１７】
電圧生成回路９は、制御回路７の制御に従って、書き込み、読み出し、消去等の各動作において、メモリセルアレイ１、ワード線制御回路６等に必要な電圧を与える。具体的には、電圧生成回路９は、書き込み時には、少なくともプログラム電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、アイソレーション電圧ＶＩＳＯを生成する。
【００１８】
メモリセルアレイ１は、図４〜図６に示す３次元構造を有する。図４は、メモリセルアレイ１の一部の斜視図である。図５は、メモリセルアレイ１の一部の回路図である。図６は、メモリセルアレイ１の一部のｙｚ面に沿った断面図である。図４〜図６のうち、ある図面に示されている要素が、別の図面では図の明瞭化のために省略されている。図４〜図６に示されるように、基板ｓｕｂのｚ軸に沿った上方には絶縁膜ＩＮ１を介して導電材料からなるバックゲートＢＧが形成されている。バックゲートＢＧは、ｘｙ平面に沿って広がる。また、基板ｓｕｂのｚ軸に沿った上方には、複数のメモリユニットＭＵが形成されている。メモリユニットＭＵは、ｘ軸方向およびｙ軸方向にマトリックス状に並ぶ。
【００１９】
１つのメモリユニットＭＵは、選択ゲートトランジスタＳＤＴｒ、メモリストリングＭＳ、選択ゲートトランジスタＳＳＴｒを含む。メモリストリングＭＳは、直列接続された複数（例えば１６）のメモリセルトランジスタＭＴｒ０〜ＭＴｒ１５を含んでいる。メモリセルトランジスタＭＴｒ０〜ＭＴｒ７は、この順で、ｚ軸に沿って基板ｓｕｂに近づく方向に並ぶ。メモリセルトランジスタＭＴｒ８〜ＭＴｒ１５は、この順で、ｚ軸に沿って基板ｓｕｂから離れる方向に沿って並ぶ。メモリセルトランジスタＭＴｒ０〜ＭＴｒ７の組と、メモリセルトランジスタＭＴｒ８〜ＭＴｒ１５の組とは、バックゲートトランジスタＢＴｒを介して接続される。
【００２０】
選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、それぞれ、メモリセルトランジスタＭＴｒ０、ＭＴｒ１５のｚ軸に沿った上方に位置する。選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、それぞれ、メモリセルトランジスタＭＴｒ０、ＭＴｒ１５と接続されている。選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒのｚ軸に沿った上方において、それぞれソース線ＳＬ、ビット線ＢＬが、ｘ軸、ｙ軸に沿って延びている。選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、それぞれソース線ＳＬ、ビット線ＢＬと接続されている。
【００２１】
メモリセルトランジスタＭＴｒ０〜ＭＴｒ１５は、半導体柱ＳＰおよび半導体柱ＳＰの表面の絶縁膜ＩＮ２膜を含み、さらにｘ軸に沿って延びるワード線（制御ゲート）ＷＬ０〜ＷＬ１５をそれぞれ含む。半導体柱ＳＰは、ｚ軸に沿って延び、ｘ軸方向およびｙ軸方向にマトリックス状に並び、バックゲートＢＧ上の層間絶縁膜ＩＮ３中の孔に埋め込まれ且つ不純物を導入された半導体（例えばシリコン）からなる。半導体柱ＳＰ中には、ソース／ドレイン領域が形成されており、隣接するメモリセルトランジスタＭＴｒ同士のソース／ドレイン領域は接続されている。１つのメモリストリングＭＳを構成する２本の半導体柱ＳＰは、バックゲートＢＧ中の導電材料からなるパイプ層ＰＬにより電気的に接続されており、パイプ層ＰＬはバックゲートトランジスタＢＴｒを構成する。ワード線ＷＬは、ｚ軸およびｙ軸に沿って相互に間隔を有して並ぶ。各ワード線ＷＬをｘ軸に沿って並ぶ複数の半導体柱ＳＰが貫き、したがって各ワード線ＷＬは、ｘ軸に沿って並ぶ複数のメモリセルトランジスタＭＴｒによって共有されている。同じワード線ＷＬと接続されている複数のメモリセルトランジスタＭＴｒからなる記憶空間は１つのページを構成する。絶縁膜ＩＮ２は、中に半導体中ＳＰが形成される孔の表面上に広がっており、拡大図に示されるように、トンネル絶縁膜ＩＮ２ａ、絶縁材料からなる電荷蓄積層ＩＮ２ｂ、電極間絶縁膜ＩＮ２ｃを含む。メモリセルトランジスタＭＴｒは、電荷蓄積層ＩＮ２ｂ中のキャリアの個数に基づいて定まるデータを不揮発に記憶する。
【００２２】
選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、半導体柱ＳＰ、半導体柱ＳＰの表面のゲート絶縁膜ＩＮ４を含み、さらにｘ軸に沿って延びるゲート電極ＳＧＳ、ＳＧＤをそれぞれを含んでいる。半導体柱ＳＰ中には、ソース／ドレイン領域が形成されている。各ゲート電極ＳＧＳをｘ軸に沿って並ぶ複数の半導体柱ＳＰが貫き、したがって各ゲート電極ＳＧＳは、ｘ軸に沿って並ぶ複数の選択ゲートトランジスタＳＳＴｒによって共有されている。各ゲート電極ＳＧＤをｘ軸に沿って並ぶ複数の半導体柱ＳＰが貫き、したがって各ゲート電極ＳＧＤは、ｘ軸に沿って並ぶ複数の選択ゲートトランジスタＳＤＴｒによって共有されている。
【００２３】
ソース線ＳＬは、ｘ軸に沿って並ぶ複数のメモリユニットの各選択ゲートトランジスタＳＳＴｒと接続されている。複数のビット線ＢＬは、ｘ軸に沿って並んでいる。１つのビット線ＢＬは、ｙ軸に沿って並ぶ複数のメモリユニットＭＵの各選択ゲートトランジスタＳＤＴｒとプラグＣＰ１を介して接続されている。隣接する２つのメモリユニットＭＵはｚ軸に関して線対象の関係を有し、ソース線ＳＬを共有する。
【００２４】
図４〜図６に示される半導体記憶装置は、いわゆるＢｉＣＳ型フラッシュメモリ（ＢｉＣＳメモリ）である。このため、上記のように、平面メモリと異なり、電荷蓄積層ＩＮ２ｂが複数のメモリセルトランジスタＭＴｒによって共有されている。このことに起因して、以下の現象が生じ得る。説明の便宜上、２ビット／セルを例に説明する。具体的には、メモリセルトランジスタＭＴｒの閾値電圧分布は、１つの負の分布（Ｅ）、４通りの正の分布（ＥＰ、Ａ、Ｂ、Ｃ）を持ち得る。図７は、メモリセルトランジスタＭＴｒにより記憶される２ビットの４値データ（データ“１１”、“１０”、“０１”、“００”）とメモリセルトランジスタＭＴｒの閾値電圧分布との関係を示す。ここで、データ“１１”（Ｅ、ＥＰ）は消去状態、データ“１０”、“０１”、“００”（Ａ、Ｂ、Ｃ）は書き込み状態を示す。閾値電圧分布Ｅの下限は、負の値を有する。閾値電圧分布ＥＰ、Ａ、Ｂ、Ｃの下限は、正の値を有する。閾値電圧分布ＥＰ、Ａ、Ｂ、Ｃは、所定のマージンをおいて正の方向に並ぶ。
【００２５】
メモリセルトランジスタＭＴｒを消去状態にするには、メモリセルトランジスタＭＴｒの電荷蓄積膜ＩＮ２ｂにホールをトラップさせて、閾値電圧分布ＥＰ、Ａ、Ｂ、Ｃを負方向に移動させて閾値電圧分布Ｅに設定する。しかしながら、メモリセルトランジスタＭＴｒ１〜ＭＴｒ８で電荷蓄積層ＩＮ２ｂが連続するため、あるメモリセルトランジスタＭＴｒが閾値電圧分布Ｅを有し、それに隣接するメモリセルトランジスタＭＴｒが、閾値電圧分布Ｅ以外の閾値電圧分布（例えばＡ）を有する場合、時間の経過と共に隣接するメモリセルトランジスタＭＴｒ相互間で電荷（電子、ホール）が移動する。このことは、保持されていたデータが消失し、データリテンションが悪化する場合がある。そこで、メモリセルトランジスタＭＴｒに閾値電圧分布Ｅを持たせた後に、このメモリセルトランジスタＭＴｒの電荷蓄積層ＩＮ２ｂに電子をトラップさせて閾値電圧分布ＥＰにする。結果、消去状態のメモリセルトランジスタＭＴｒは、正の閾値電圧分布を有する。この点が平面メモリと異なるこことに起因して、第１実施形態に係るメモリは、上記の平面メモリで採用されるカップリング緩和技術を使用できない。
【００２６】
次に、図８を参照して、電圧生成回路９について説明する。図８は、第１実施形態に係る電圧生成回路９を示す回路図であり、電圧生成回路９のうちのアイソレーション電圧ＶＩＳＯ生成用の部分（以下、ＶＩＳＯ生成回路と称する場合がある）を示している。ＶＩＳＯ生成回路は電圧ＶＩＳＯを生成する。図８に示されるように、オペアンプＯＰ１の非反転入力は、参照電圧ＶＲＥＦ（例えば１．２Ｖ）を受け取る。オペアンプＯＰ１の出力は、ｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）ＴＰ１のゲートに接続される。トランジスタＴＰ１は、一端において電源電圧を受け取り、他端において抵抗Ｒ１の一端と接続される。抵抗Ｒ１他端は、ｎ型のＭＯＳＦＥＴ  ＴＮ１の一端と接続されるとともに、直列接続された抵抗Ｒ２およびｎ型のＭＯＳＦＥ  ＴＮ２を介して、トランジスタＴＮ１の他端と接続される。トランジスタＴＮ１、ＴＮ２の接続ノードは、直列接続された複数の抵抗Ｒ３（図は５個を例示）の一端と接続される。複数の抵抗Ｒ３の直列接続構造の他端は、電流源Ｉ１およびオペアンプＯＰ１の反転入力に接続される。抵抗Ｒ３の直列構造には、複数（抵抗Ｒ３の個数＋１個）のｎ型のＮＭＯＳＦＥＴ  ＴＮ３の並列接続構造が接続される。すなわち、抵抗Ｒ３の直列接続構造の両端、および抵抗Ｒ３同士の各接続ノードは、１つのトランジスタＴＮ３を介してオペアンプＯＰ１の反転入力に接続されている。トランジスタＴＮ１、ＴＮ２、ＴＮ３のゲートは、制御回路７から制御信号に基づいた信号を受け取る。オペアンプＯＰ１、トランジスタＴＰ１、ＴＮ１〜ＴＮ３、抵抗Ｒ１〜Ｒ３、電流源Ｉ１は、電圧生成部ＶＧを構成する。制御回路７から受け取る信号を元にＴＮ１〜ＴＮ３が選択される（図示せず）ことにより、所望の電圧ＶＩＳＯ、電圧ＶＣＨＰＣＨが生成される。
【００２７】
抵抗Ｒ２とトランジスタＴＮ２との接続ノードは、ｎ型のＭＯＳＦＥＴ  ＴＮ５を介して放電経路ＤＰ１と接続される。トランジスタＴＮ５は、ゲート電極において後述の信号ＦＬＧの否定論理／ＦＬＧを受け取る。放電経路ＤＰ１は、複数（図は２個を例示）のダイオード接続されたｎ型ＭＯＳＦＥＴ  ＴＮ６を含む。ダイオード接続されたトランジスタＴＮ６同士は直列接続され、この直列接続構造の一端がトランジスタＴＮ５の他端と接続されている。直列接続構造の他端は、ｎ型のＭＯＳＦＥＴ  ＮＴ８を介して接地されている。トランジスタＴＮ８は、ゲート電極において上述の信号ＦＬＧを受け取る。信号ＦＬＧ、／ＦＬＧは、制御回路７により生成される。放電経路ＤＰ１とトランジスタＴＮ５の接続ノードＡはトランジスタＴＮ９の一端と接続されている。トランジスタＴＮ９の他端は、電圧生成回路９の出力として機能し、アイソレーション電圧ＶＩＳＯへと充電されるワード線ＷＬと電気的に接続されている。トランジスタＴＮ９は、電圧生成回路９とワード線制御回路６との接続／非接続を制御するためのものであり、ゲート電極において制御回路７から信号を受け取る。電圧生成回路９は、ＶＩＳＯ生成回路に加えて、少なくとも、電圧ＶＰＡＳＳを生成する部分（ＶＰＡＳＳ生成回路）ＶＩＳＯＧＥＮ、プログラム電圧ＶＰＧＭを生成する部分（ＶＰＧＭ生成回路）を含んでいる（いずれも図示せず）。ＶＩＳＯ生成回路、ＶＰＡＳＳ生成回路、ＶＰＧＭ生成回路は、ワード線制御回路６の制御により、特定のワード線ＷＬに接続される。
【００２８】
次に、図９を参照して、図８の電圧生成回路（ＶＩＳＯ生成回路）の動作について説明する。図９は、データ書き込み時の図８のＶＩＳＯ生成回路の主要部および関連部分の電圧のタイミングチャートである。データ書き込みのために、選択ワード線ＷＬにはＶＰＧＭ生成回路によってプログラム電圧ＶＰＧＭが印加される。選択ワード線ＷＬに隣接するワード線ＷＬは、ＶＰＡＳＳ生成回路によって電圧ＶＰＡＳＳへと駆動される。図８のＶＩＳＯ生成回路によって、電圧ＶＰＡＳＳへと駆動されるワード線ＷＬの隣のワード線ＷＬは電圧ＶＩＳＯへと駆動される。ＶＩＳＯ生成回路は、上記のように、プログラム時に、まずチャネルを特定の電圧に設定するために特定のワード線ＷＬに印加されるチャネルプリチャージ電圧ＶＣＨＣＨＰを生成している。そして、電圧ＶＣＨＰＣＨが、ワード線ＷＬに印加されている。データ書き込みの開始とともに、ＶＩＳＯ生成回路は電圧ＶＩＳＯを生成するように切り替えられる。
【００２９】
図９に示されるように、信号／ＦＬＧは有効論理（Ｌレベル）であって、電圧生成部ＶＧの出力ノードＢは、電圧ＶＩＳＯに駆動されるワード線ＷＬと接続されている。時刻Ｔ０〜Ｔ１は電圧ＶＣＨＰＣＨの印加時間である。電圧ＶＰＡＳＳの立ち上がりは、時刻Ｔ１〜Ｔ２にわたる。電圧ＶＰＡＳＳの立ち上がりに要する時刻Ｔ１〜Ｔ２の間、電圧ＶＰＡＳＳへと充電されるワード線ＷＬによるカップリングの緩和が望まれる。そのために、時刻Ｔ１〜Ｔ２の間、信号／ＦＬＧが無効論理（Ｌレベル）とされて、電圧生成部ＶＧの出力ノードＢが、電圧ＶＩＳＯへと充電されるワード線ＷＬから分離される。図示の電圧ＶＩＳＯへと充電されるワード線ＷＬは、隣の電圧ＶＰＡＳＳへと充電されるワード線ＷＬとのカップリングによって上昇する。同様に、ノードＡの電位も上昇する。
【００３０】
出力ノードＢとワード線ＷＬの分離と並行して、時刻Ｔ１〜Ｔ２の間、信号ＦＬＧが有効論理（Ｈレベル）とされる。この結果、放電経路ＤＰ１が有効になり、接地電位ＶＳＳ＋ダイオード接続トランジスタＴＮ６全閾値落ちの合計分の電位へと、電圧ＶＩＳＯへ充電されるワード線ＷＬは引かれる。よって、放電経路ＤＰ１を流れる放電電流ＩＤ１の大きさが増大して、ノードＡの電位および電圧ＶＩＳＯへと充電されるワード線ＷＬの電位は低下する。図９から分かるように、電圧ＶＩＳＯへと充電されるワード線ＷＬの電位は、電圧ＶＰＡＳＳの印加前の値に近い値へと速やかに低下する。
【００３１】
時刻Ｔ２において、電圧ＶＰＡＳＳの立ち上がり完了とともに、時刻Ｔ２において、信号ＦＬＧ、／ＦＬＧは、それぞれ無効論理および有効論理に戻される。結果、ＶＩＳＯへと駆動されるワード線ＷＬは、出力ノードＢと接続され、時刻Ｔ３までの間に電圧ＶＩＳＯへと充電される。
【００３２】
以上説明したように、第１実施形態に係る半導体記憶装置によれば、隣のワード線ＷＬとのカップリングにより影響されるワード線ＷＬを駆動するための電圧生成回路（ＶＩＳＯ生成回路）は、当該ワード線から分離されるためのトランジスタＴＮ５および当該ワード線ＷＬを放電するための放電経路ＤＰ１を含んでいる。隣のワード線ＷＬの電圧の立ち上がりの間、トランジスタＴＮ５によってＶＩＳＯ生成回路は当該ワード線ＷＬから分離されるとともに放電経路ＤＰ１によって当該ワード線ＷＬは放電される。このため、隣のワード線ＷＬの立ち上がりの間、当該ワード線ＷＬを接地電位に向けて引いて、電圧ＶＰＡＳＳの印加前の値に近い値へと速やかに戻すことができる。よって、高速動作が可能な半導体記憶装置を実現できる。
【００３３】
（第２実施形態）
第２実施形態では、電圧生成回路９（ＶＩＳＯ生成回路）が第１実施形態と異なる放電経路を有する。
【００３４】
図１０は、第２実施形態に係る電圧生成回路９を示す回路図であり、電圧生成回路９のうちの電圧ＶＩＳＯ生成用の部分を示している。図１０に示されるように、電圧生成回路９の電圧ＶＩＳＯ用の部分（ＶＩＳＯ生成回路）は、図８の放電経路ＤＰ１に代えて放電経路ＤＰ２を含んでいるとともに、トランジスタＴ５を含んでいない。電圧生成回路９のその他の部分および半導体記憶装置の全体の構成は、第１実施形態と同じである。すなわち、電圧生成回路９は、やはりＶＣＨＰＣＨ生成回路でもある。
【００３５】
放電経路ＤＰ２は、直列接続されたｎ型のＭＯＳＦＥＴ  ＴＮ１１、ＴＮ１２、ＴＮ１３と、オペアンプＯＰ２を含んでいる。トランジスタＴＮ１１、ＴＮ１２、ＴＮ１３の直列接続構造は、ノードＡと接地端ＶＳＳとの間に接続される。トランジスタＴＮ１１のゲートには、ＴＮ１１がオンできる程度の電圧が印加されている。トランジスタＴＮ１２のゲートは、オペアンプＯＰ２の出力と接続されている。トランジスタＴＮ１３のゲートは、オペアンプＯＰ１、ＯＰ２のイネーブル信号（図示せず）と同じ信号を制御回路７から受け取る。オペアンプＯＰ２の非反転入力は参照電圧ＶＲＥＦ（例えば１．２Ｖ）を受け取り、反転入力は信号ＭＯＮとしてオペアンプＯＰ１の反転入力に入力されている。
【００３６】
図１１〜図１３を参照して、図１０の電圧生成回路（ＶＩＳＯ生成回路）の動作について説明する。図１１〜図１３は、図１０のＶＩＳＯ生成回路の主要部および関連部分の電圧のタイミングチャートである。図１１〜図１３は、相違するアイソレーション電圧ＶＩＳＯについての結果を示している。より具体的には、図１１〜図１３の電圧は、２Ｖ、３．７５Ｖ．４Ｖである。ただし、電圧ＶＩＳＯの具体的な値は、半導体記憶装置の非常に多くの部位の接続、印加される電圧、制御の方式やタイミング等の多岐に亘る詳細事項の組合せにより決定される。したがって、ここで列挙した値は、あくまで特定の条件下で選択された値の例である。第１実施形態と同じく、データ書き込みのために、選択ワード線ＷＬ、選択ワード線ＷＬの隣接ワード線ＷＬ、選択ワード線ＷＬの隣の隣の隣隣接ワード線ＷＬは、それぞれ、電圧ＶＰＧＭ、ＶＰＡＳＳ、ＶＩＳＯへと駆動される。
【００３７】
図１１〜図１３に示されるように、電圧ＶＰＡＳＳの立ち上がりは、時刻Ｔ１〜Ｔ２にわたる。時刻Ｔ０〜Ｔ１は電圧ＶＣＨＰＣＨの印加時間である。図示の電圧ＶＩＳＯへと充電されるワード線ＷＬは、隣の電圧ＶＰＡＳＳへと充電されるワード線ＷＬとのカップリングによって上昇する。また、電圧ＶＰＡＳＳの上昇によって、ノードＡの電位も上昇する。ノードＡの電位が上昇した結果電圧ＭＯＮが電圧ＶＲＥＦを上回ると、オペアンプＯＰ２の出力はオンになり、放電経路ＤＰ２が有効化される。この結果、放電電流ＩＤ２の大きさが増大して、ノードＡの電位および電圧ＶＩＳＯへと充電されるワード線ＷＬの電位は低下する。図１１〜図１３から分かるように、電圧ＶＩＳＯへと充電されるワード線ＷＬの電位は、時刻Ｔ３までの間に電圧ＶＰＡＳＳの印加前の値に近い値へと速やかに低下する。電圧ＭＯＮが電圧ＶＲＥＦを下回ると、オペアンプＯＰ２の出力はオフしていて放電経路ＤＰ２は無効化され、放電電流ＩＤ２の大きさは減少する。このように、ノードＡの電圧を検知して放電経路ＤＰ２が自動で有効／無効となるので、第１実施形態のように、放電経路ＤＰ２をタイミングに基づいて制御する必要がない。以上説明した点以外の点については、第１実施形態の記述が当てはまる。
【００３８】
以上説明したように、第２実施形態に係る半導体記憶装置によれば、隣のワード線ＷＬとのカップリングにより影響されるワード線ＷＬを駆動するための電圧生成回路（ＶＩＳＯ生成回路）は、放電経路ＤＰ２を含んでいる。放電経路ＤＰ２は、当該ワード線ＷＬが特定の電圧を超えると当該ワード線ＷＬを接地電位に向けて引く。このため、ＶＩＳＯ生成回路の出力と接続されている、電圧ＶＩＳＯへと充電されるワード線ＷＬの電圧を電圧ＶＰＡＳＳの印加前の値に近い値へと速やかに戻すことができる。よって、高速動作が可能な半導体記憶装置を実現できる。また、第２実施形態によれば、放電経路ＤＰ２の有効化／無効化が特定のノードの電圧に基づいて自律的に行われるので、ＶＩＳＯ生成回路の制御が容易である。なお、上記のように、電圧ＶＩＳＯの値は、種々の事項に基づいて決定されるので、上に例示の値でのみ上記の利点が得られるというわけではない。
【００３９】
（第３実施形態）
第３実施形態は、第２実施形態に付加された構成を有する。
【００４０】
図１４は、第３実施形態に係る電圧生成回路９およびワード線制御回路６の一部を示す回路図である。電圧生成回路９は、電圧ＶＩＳＯ生成用の部分を示している。図１４に示されるように、電圧生成回路９の電圧ＶＩＳＯ用の部分（ＶＩＳＯ生成回路）は、図１０の構成と同じである。ワード線制御回路６は、ｎ型のＭＯＳＦＥＴ  ＴＮ２１、ＴＮ２２、ＴＮ２３を含んでいる。トランジスタＴＮ２１は、ＶＩＳＯ生成回路の出力（トランジスタＴＮ９の他端）と、アイソレーション電圧ＶＩＳＯへと充電されるワード線ＷＬとの間に接続されている。トランジスタＴＮ２１のゲートは、制御回路７から信号Ｇ＿ＩＳＯ１を受け取る。信号Ｇ＿ＩＳＯ１は、電圧生成回路９をワード線ＷＬに接続するかを選択するための信号である。
【００４１】
トランジスタＴＮ２２、ＴＮ２３の各一端は、トランジスタＴＮ２１のワード線ＷＬとの接続ノードと接続されている。トランジスタＴＮ２２の他端には、電源電圧ＶＤＤが供給されている。トランジスタＴＮ２３の他端には、電圧生成回路９から電圧ＶＣＣが供給されている。電圧ＶＣＣは、電源電圧ＶＤＤより高い。トランジスタＴＮ２２、ＴＮ２３の各ゲートは、それぞれ、制御回路７から信号Ｇ＿ＩＳＯ＿ＶＤＤ、Ｇ＿ＩＳＯ＿ＶＣＣを受け取る。トランジスタＴＮ２１〜ＴＮ２３は、ワード線ＷＬをＶＩＳＯ生成回路から切断しかつ電圧ＶＤＤ（ＶＣＣ）に接続するための回路（接続回路ＳＣ）を構成する。電圧生成回路９のその他の部分および半導体記憶装置の全体の構成は、第１実施形態と同じである。
【００４２】
図１５を参照して、図１４の電圧生成回路（ＶＩＳＯ生成回路）およびワード線制御回路の動作について説明する。図１５は、データ書き込み時の図１０のＶＩＳＯ生成回路の主要部および関連部分の電圧のタイミングチャートである。データ書き込みのために、選択ワード線ＷＬはＶＰＧＭ生成回路によってプログラム電圧ＶＰＧＭへと駆動される。選択ワード線ＷＬに隣接するワード線ＷＬは、ＶＰＡＳＳ生成回路によって電圧ＶＰＡＳＳへと駆動される。図８のＶＩＳＯ生成回路によって、電圧ＶＰＡＳＳへと駆動されるワード線ＷＬの隣のワード線ＷＬは電圧ＶＩＳＯへと駆動される。電圧ＶＣＨＰＣＨがワード線ＷＬに、図１１〜図１３等の時刻Ｔ０〜Ｔ１の間、印加されている。次いで、第２実施形態と同様に、時刻Ｔ１において、ＶＩＳＯ生成回路がワード線ＷＬに接続される。
【００４３】
図１５に示されるように、電圧ＶＰＡＳＳの立ち上がりは、時刻Ｔ１〜Ｔ２にわたる。時刻Ｔ１〜Ｔ２の間、信号Ｇ＿ＩＳＯ１が無効論理（Ｌレベル）とされて、ＶＩＳＯ生成回路が、電圧ＶＩＳＯへと充電されるワード線ＷＬから切断される。また、時刻Ｔ１〜Ｔ２の間、信号Ｇ＿ＩＳＯ＿ＶＤＤは、有効論理（Ｈレベル）とされる。この結果、トランジスタＴＮ２２がオンして、電圧ＶＩＳＯへと充電されるワード線ＷＬは、電圧ＶＤＤに固定されて、隣のワード線ＷＬとのカップリングによる電圧変動が緩和される。電圧ＶＩＳＯへと充電されるワード線ＷＬの電位は、電圧ＶＤＤに向かって上昇する。または、時刻Ｔ１〜Ｔ２の間、信号Ｇ＿ＩＳＯ＿ＶＣＣが、有効論理（Ｈレベル）とされてトランジスタＴＮ２３がオンして、電圧ＶＩＳＯへと充電されるワード線ＷＬの電位は電圧ＶＣＣに向かって上昇する。一方、ＶＩＳＯ生成回路は時刻Ｔ１に先立って動作を開始して、ノードＡにおいて電圧ＶＩＳＯを生じる。
【００４４】
時刻Ｔ２において電圧ＶＰＡＳＳの立ち上がりが完了すると、トランジスタＴＮ２１がオンされ、またオンしていたトランジスタＴＮ２２またはＴＮ２３がオフされる。この後の電圧の振る舞いは、電圧ＶＩＳＯが、電圧ＶＤＤ（またはＶＣＣ）より低いか高いかに基づいて相違する。電圧ＶＩＳＯが、電圧ＶＤＤ（またはＶＣＣ）より高い場合、トランジスタＴＮ２１のオンに起因して、ＶＩＳＯへと充電されるワード線ＷＬは引き続いて電圧ＶＩＳＯ向かって上昇する。一方、電圧ＶＩＳＯが電圧ＶＤＤ（またはＶＣＣ）より低い場合、電圧ＶＩＳＯへと充電されるワード線ＷＬは、放電経路ＤＰ２によって接地電位ＶＳＳに向かって引かれて、電圧ＶＩＳＯまで低下する。
【００４５】
以上説明したように、第３実施形態に係る半導体記憶装置によれば、電圧生成回路９は第２実施形態と同じ構成を有するとともにワード線制御回路７はワード線ＷＬを特定の電圧に固定するための接続回路ＳＣを含んでいる。接続回路ＳＣによって、電圧ＶＰＡＳＳの立ち上がりの間ワード線ＷＬは特定の電位に固定される。このため、電圧ＶＩＳＯへと充電されるワード線ＷＬの電位は、パッドから直接印加される外部電源の電位に固定されて、隣の電圧ＶＰＡＳＳへと充電されるワード線ＷＬからのカップリングの影響を緩和できる。さらに、電圧ＶＰＡＳＳの立ち上がり後、場合に応じて、電圧ＶＩＳＯへと充電されるワード線ＷＬは放電経路によって放電して電圧ＶＩＳＯへと制御される。こうして、ワード線ＷＬをカップリングの影響から守りつつ、所望の値へと制御できる。よって、高速動作が可能な半導体記憶装置を実現できる。
【００４６】
（第４実施形態）
第４実施形態は、ＶＰＡＳＳの立ち上がりの速度に関する。
【００４７】
図１６は、第４実施形態に係る電圧生成回路９およびワード線制御回路６の一部を示す回路図である。図１６に示されるように、電圧ＶＩＳＯ生成用の部分（ＶＩＳＯ生成回路）は、第３実施形態と同じ構成を有する。また、ワード線制御回路６のＶＩＳＯ生成回路と接続される部分も、第３実施形態と同じ構成を有する。一方、電圧生成回路９の中の電圧ＶＰＡＳＳを生成する部分（ＶＰＡＳＳ生成回路ＶＰＡＳＳＧＥＮ）は、制御回路７から信号Ｒａｍｐ＿ｒａｔｅを受け取る。信号Ｒａｍｐ＿ｒａｔｅは、電圧ＶＰＡＳＳの立ち上がりの速度を制御する。電圧ＶＰＡＳＳは、Ｒａｍｐ＿ｒａｔｅに基づいて定まる速度で立ち上がる。電圧生成回路９のその他の部分および半導体記憶装置の全体の構成は、第１実施形態と同じである。
【００４８】
電圧ＶＰＡＳＳの立ち上がりを遅くするほど、電圧ＶＰＡＳＳへと充電されるワード線ＷＬに隣接しかつ電圧ＶＩＳＯへと充電されるワード線ＷＬのカップリングによる不要な電圧上昇を緩和できる。しかしながら、電圧ＶＰＡＳＳの立ち上がりが遅いほど、半導体記憶装置の動作は遅くなる。さらに、ノードＡの電圧が上昇した方が放電経路ＤＰ２による放電量も大きいので、ワード線ＷＬが目標電圧（電圧ＶＩＳＯ）まで低下する時間も長くなる。このため、半導体記憶装置に要求される動作速度を考慮して、電圧ＶＰＡＳＳの立ち上がり速度が決定される。ここで説明した点以外の動作については、第３実施形態と同じである。
【００４９】
以上説明したように、第４実施形態に係る半導体記憶装置は、第３実施形態と同じく電圧生成回路は第２実施形態と同じ構成を有するとともにワード線制御回路はワード線を特定の電圧に固定するための接続回路を含んでいる。このため、第３実施形態と同じ効果を得られる。さらに、第４実施形態に係る半導体記憶装置では、電圧ＶＰＡＳＳの立ち上がりの速度が制御されることが可能になっている。このため、立ち上がり速度の適切な制御を通じて、電圧ＶＩＳＯへと充電されるワード線ＷＬのカップリングによる不要な電圧上昇を緩和できる。
【００５０】
その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【符号の説明】
【００５１】
１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データバッファ、５…データ入出力端子、６…ワード線制御回路、７…制御回路、８…制御信号入力端子、９…電圧生成回路、ｓｕｂ…基板、ＭＳ…メモリストリング、ＳＰ…半導体柱、ＭＴｒ…メモリセルトランジスタ、ＳＳＴｒ、ＳＤＴｒ…選択ゲートトランジスタ、ＢＴｒ…バックゲートトランジスタ、ＭＵ…メモリユニット、ＷＬ…ワード線、ＳＧＳ、ＳＧＤ…ゲート電極、ＩＮ１、ＩＮ２…絶縁膜、ＩＮ２ａ…トンネル絶縁膜、ＩＮ２ｂ…電荷蓄積層、ＩＮ２ｃ…電極間絶縁膜、ＩＮ３…層間絶縁膜、ＩＮ４…ゲート絶縁膜、ＰＬ…パイプ層、ＶＧ…電圧生成部、ＤＰ１、ＤＰ２…放電経路、ＷＦ…電圧固定部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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