(57)【要約】      （修正有）【課題】精密なエッチング制御を必要とすることなく、ビアホール構造を形成することを可能とするとともに、エッチング後の洗浄を容易にする。【解決手段】半導体装置において、第１の基板１１と、第１の基板表面に形成された素子領域１２，１３と、素子領域と接続され、第１の基板１１上に形成された電極１４，１５，１６と、第１の基板１１と積層される第２の基板１７と、第２の基板１７を貫通し、電極上に配置されるビアホール１８ａ，１８ｂ，１８ｃと、ビアホール内に形成される金属層１９ａ，１９ｂ，１９ｃと、を備える。【選択図】図１
2013012524.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板表面に形成された素子領域と、
前記素子領域と接続され、前記第１の基板上に形成された電極と、
前記第１の基板と積層される第２の基板と、
前記第２の基板を貫通し、前記電極上に配置されるビアホールと、
前記ビアホール内に形成される金属層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記電極は、前記素子領域上に形成された電極から引き出された電極パッドであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極は、ソース電極又はドレイン電極のいずれか一方と、ゲート電極と、ソース電極又はドレイン電極のいずれか他方から引き出された電極パッドであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１の基板又は第２の基板は、同じ材料からなることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
第１の基板に素子領域を形成し、
前記第１の基板上に、前記素子領域と接続する電極を形成し、
第２の基板を貫通するビアホールを形成し、
前記電極上に前記ビアホールが配置されるように、前記第１の基板と前記第２の基板を積層する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、ＧａＡｓ、ＧａＮなどの化合物半導体素子を用いたＨＥＭＴ(High Electron Mobility Transistor)、ＦＥＴ(Field Effect Transistor)などのパワーデバイスにおいて、例えば、基板裏面側より形成されたビアホール内に、基板上に形成されたソース電極とコンタクトするグランド電極が形成される、ビアホール構造が用いられている。
【０００３】
このようなビアホール構造の製造工程において、例えばソース電極が形成された後、エッチングにより基板裏面よりソース電極に到達するビアホールが形成される。このとき、ソース電極ぎりぎりの位置でエッチングを止める必要があるが、エッチング量の精密なコントロールが困難であるという問題がある。
【０００４】
また、エッチング後、ビアホール内にメタル層が形成されるが、このとき、不純物が残存していると、空洞が形成されてしまうなどにより、メタル層の接触面積が低下し、歩留りに影響する。そのため、エッチングにより側壁に付着した不純物やメタルなどを除去するため、形成されたビアホール内を洗浄する必要がある。しかしながら、例えば数百μｍ径以下の細いビアホール内を洗浄すること、また、既に基板表面に素子領域が形成されているために、素子領域にダメージを与えないように洗浄することは、困難であるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３１１２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置において、精密なエッチング制御を必要とすることなく、ビアホール構造を形成することを可能とするとともに、エッチング後の洗浄を容易にする。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１の基板と、第１の基板表面に形成された素子領域と、素子領域と接続され、第１の基板上に形成された電極と、第１の基板と積層される第２の基板と、第２の基板を貫通し、電極上に配置されるビアホールと、ビアホール内に形成される金属層と、を備えるものである。
【０００８】
また、実施形態の半導体装置の製造方法は、第１の基板に素子領域を形成し、第１の基板上に、前記素子領域と接続する電極を形成し、第２の基板を貫通するビアホールを形成し、電極上にビアホールが配置されるように、第１の基板と第２の基板を積層するものである。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の断面図である。
【図２Ａ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｂ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｃ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｄ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｅ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｆ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｇ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｈ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｉ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｊ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】第１の実施形態の変形例に係る半導体装置の断面図である。
【図４】第１の実施形態の変形例に係る半導体装置の断面図である。
【図５】第１の実施形態の変形例に係る半導体装置の断面図である。
【図６】第２の実施形態に係る半導体装置の分解斜視図である。
【図７】第２の実施形態に係る半導体装置の分解斜視図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１１】
〈第１の実施形態〉
図１に本実施形態の半導体装置の断面図を示す。図１に示すように、ＧａＡｓなどの半導体基板１１に、素子領域を構成する不純物拡散領域１２、１３が形成されており、それぞれ半導体基板１１上に形成されたソース電極１４、ドレイン電極１５と接続されている。ソース電極１４とドレイン電極１５の間には、ゲート電極１６が形成されている。
【００１２】
半導体基板１１上には、裏面に凹凸を有するＧａＡｓなどからなるカバー基板１７が積層されている。カバー基板には、ソース電極１４、ドレイン電極１５、ゲート電極１６上に配置されるビアホール１８ａ、１８ｂ、１８ｃが形成されている。ビアホール内及びカバー基板１７上には金属層１９ａ、１９ｂ、１９ｃが形成されている。
【００１３】
このような半導体装置は、以下のようにして形成される。図２Ａに示すように、先ず、半導体基板１１の所定領域に、ゲート電極１６、不純物拡散領域１２、１３を形成し、素子領域となる不純物拡散領域１２、１３上にソース電極１４、ドレイン電極１５を形成する。このとき、例えば、各電極はＡｕなどにより形成され、ソース電極１４、ドレイン電極１５の電極厚が、ゲート電極１６の電極厚より厚くなるように形成されている。なお、このようにして形成される半導体素子の素子領域は、パシベーション膜などにより保護されることが好ましい。
【００１４】
次いで、カバー基板１７を、通常のフォトリソグラフィ法などを用いて、半導体素子のソース電極１４、ドレイン電極１５、ゲート電極１６の電極厚に合わせてエッチングする。先ず、図２Ｂに示すように、ゲート電極が配置される部分に、フォトレジストパターン２０ａを形成し、図２Ｃに示すように、エッチングにより凸パターンを形成する。さらに、図２Ｄに示すように、ソース電極１４、ドレイン電極１５、ゲート電極１６が配置される部分に、フォトレジストパターン２０ｂを形成し、図２Ｅに示すように、エッチングにより、カバー基板１７に高さの異なる凸パターンを形成する。
【００１５】
次いで、図２Ｆに示すように、カバー基板１７の凸パターンの形成された表面、又は図２Ｇに示すように、フラットな裏面、或いはその両方に、フォトレジストパターン２０ｃを形成する。そして、図２Ｈに示すように、エッチングにより、カバー基板１７を貫通するビアホール１８ａ、１８ｂ、１８ｃを形成する。このとき、エッチング方向は、エッチングレシピ、フォトレジストパターンのカバー率、アライメント精度などに基づき、適宜決めることができる。
【００１６】
次いで、図２Ｉに示すように、裏面にフォトレジストパターン２０ｄを形成し、図２Ｊに示すように、半導体基板１１上にビアホール１８ａ、１８ｂ、１８ｃが形成されたカバー基板１７を圧着させることにより積層する。このとき、ソース電極１４、ドレイン電極１５、ゲート電極１６がＡｕなどのやわらかい金属で形成されていると、若干のエッチング誤差は許容される。なお、圧着しながら加熱する低温メタル接着方法などを用いることにより、より接着性を向上させることができる。
【００１７】
そして、Ａｕなどの金属層１９ａ、１９ｂ、１９ｃをメタルデポジッションにより形成し、フォトレジストパターン２０ｄを除去することにより、図１に示すような半導体装置が形成される。なお、半導体基板１１と、カバー基板１７の間隙には、パシベーション膜などが形成されていることが好ましい。
【００１８】
本実施形態によれば、カバー基板を貫通するビアホールを形成した後、半導体基板に積層するため、精密なエッチング制御の必要がなく、エッチング後の洗浄も容易に行うことができる。そのため、エッチングのばらつきによる特性ばらつきを抑えるとともに、ビアホール内に残存する不純物などに起因する歩留りの低下を抑えることが可能となる。
【００１９】
なお、カバー基板１７の段差形状は特に限定されるものではなく、図３に示すように、カバー基板１７’を２段形状としてもよい。このような形状とすることにより、段差形成のためのパターニング、エッチングをそれぞれ１回とすることができるとともに、カバー基板１７のパターン、ビアホール１８ａ、１８ｂ、１８ｃ形成の際のアライメントマージンを増大させることができる。
【００２０】
さらに、図４に示すように、ソース電極１４’、ドレイン電極１５’、ゲート電極１６’の電極厚がほぼ等しければ（圧着時の変形許容範囲であれば）、カバー基板１７”に段差を形成する必要はない。このような形状とすることにより、工数を低減させることができるとともに、ビアホール１８ａ、１８ｂ、１８ｃ形成の際のアライメントマージンを増大させることができる。また、図５に示すように、ビアホール１８ａ’、１８ｂ’、１８ｃ’がテーパを有していてもよい。
【００２１】
また、本実施形態において、半導体基板、カバー基板にＧａＡｓ基板を用いているが、基板は特に限定されるものではない。半導体基板としては、その他ＧａＮ、ＳｉＣ、Ｓｉなどを用いることができる。また、熱膨張率の観点から、カバー基板は、半導体素子が形成される半導体基板と同じ材料のものを用いることが好ましいが、異なる材料でもよい。例えば、カバー基板として、透明なＳｉＣ基板を用いることにより、積層時のアライメントが容易となる。また、カバー基板として、汎用されているＳｉ基板を用いることにより、材料コストを抑えるとともに、既に様々なエッチングレシピが知られていることから、エッチングプロセスの最適化が容易であり、プロセスコストを低減することが可能となる。
【００２２】
〈第２の実施形態〉
本実施形態においては、第１の実施形態のように、ビアホールが電極上に直接配置されるのではなく、電極から引き出される電極パッド上に配置されている。
【００２３】
図６に本実施形態の半導体装置の分解斜視図を示す。図３に示すように、半導体基板２１上に、ソース電極２４ａ、ドレイン電極２５ａ、ゲート電極２６ａが形成されている。ソース電極２４ａは、ソースパッド２４ｂとエアブリッジ２４ｃを介して接続され、ドレイン電極２５ａ、ゲート電極２６ａは、それぞれドレインパッド２５ｂ、ゲートパッド２６ｂと接続されている。
【００２４】
一方、カバー基板２７の、ソースパッド２４ｂ、ドレインパッド２５ｂ、ゲートパッド２６ｂ上に配置される部分には、それぞれビアホール内に、金属層２９ａ、２９ｂ、２９ｃが形成されている。
【００２５】
このような半導体装置は、第１の実施形態と同様に形成される。
【００２６】
本実施形態によれば、第１の実施形態と同様に、精密なエッチング制御の必要がなく、エッチング後の洗浄も容易に行うことができる。そのため、エッチングのばらつきによる特性ばらつきを抑えるとともに、ビアホール内に残存する不純物などに起因する歩留りの低下を抑えることが可能となる。さらに、それぞれ電極パッドを介して電極と接続され、例えば、幅数十〜数百μｍ、長さ数百〜数ｍｍと、電極上に設ける場合の１０倍以上の大きさでビアホールを形成することができるため、レイアウトマージンの増大により、歩留りを向上させることが可能となる。
【００２７】
〈第３の実施形態〉
本実施形態においては、第２の実施形態のように、ビアホールが全て電極パッド上に配置されるのではなく、ソース電極（又はドレイン電極）については、ビアホールが電極上に直接配置されている。
【００２８】
図７（Ａ）−（Ｃ）に本実施形態の半導体装置の分解斜視図を示す。図７（Ａ）に示すように、半導体基板３１上に、ソース電極３４、ドレイン電極３５ａ、ゲート電極３６ａが形成されている。ドレイン電極２５ａ、ゲート電極２６ａは、それぞれドレインパッド３５ｂ、ゲートパッド３６ｂと接続されている。
【００２９】
一方、図７（Ｂ）に示すように、カバー基板３７の、ソース電極３４、ドレインパッド３５ｂ、ゲートパッド３６ｂ上に配置される部分には、それぞれビアホール内に、金属層３９ａ、３９ｂ、３９ｃが形成されている。金属層３９ａは、ソース電極３４毎に複数形成され、複数のソース電極３４は、図７（Ｃ）に示すように、カバー基板３７の裏面において、接続されている。
【００３０】
このような半導体装置は、第１の実施形態と同様に形成される。
【００３１】
本実施形態によれば、第１の実施形態と同様に、精密なエッチング制御の必要がなく、エッチング後の洗浄も容易に行うことができる。そのため、エッチングのばらつきによる特性ばらつきを抑えるとともに、ビアホール内に残存する不純物などに起因する歩留りの低下を抑えることが可能となる。さらに、ソース電極上にビアホールを配置することができるため、エアブリッジが不要となり、ゲート・ソース間の寄生容量を抑え、デバイス特性を向上させることが可能となる。
【００３２】
なお、本実施形態において、ソース電極３４上に金属層３９ａが配置されているが、ソースとドレインを反対にして、ソースパッドを設け、ソースパッド及びドレイン電極上に金属層が配置されてもよい。
【００３３】
また、これら実施形態において、デバイス構造については特に言及していないが、ＧａＡｓ、ＧａＮなどの化合物半導体素子を用いたＨＥＭＴ、ＦＥＴなどのパワーデバイスにおいて、好適に用いることができる。
【００３４】
なお、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３５】
１１、２１、３１…半導体基板、１２、１３…不純物拡散領域、１４、２４ａ、３４…ソース電極、１５、２５ａ、３５ａ…ドレイン電極、１６、２６ａ、３６ａ…ゲート電極、１７、２７、３７…カバー基板、１８ａ、１８ｂ、１８ｃ…ビアホール、１９ａ、１９ｂ、１９ｃ、２９ａ、２９ｂ、２９ｃ、３９ａ、３９ｂ、３９ｃ…金属層、２０ａ、２０ｂ、２０ｃ、２０ｄ…フォトレジストパターン、２４ｂ…ソースパッド２４ｂ、２５ｂ、３５ｂドレインパッド、２６ｂ、３６ｂ…ゲートパッド
【図１】
2013012524.tif 000003
【図２Ａ】
2013012524.tif 000004
【図２Ｂ】
2013012524.tif 000005
【図２Ｃ】
2013012524.tif 000006
【図２Ｄ】
2013012524.tif 000007
【図２Ｅ】
2013012524.tif 000008
【図２Ｆ】
2013012524.tif 000009
【図２Ｇ】
2013012524.tif 000010
【図２Ｈ】
2013012524.tif 000011
【図２Ｉ】
2013012524.tif 000012
【図２Ｊ】
2013012524.tif 000013
【図３】
2013012524.tif 000014
【図４】
2013012524.tif 000015
【図５】
2013012524.tif 000016
【図６】
2013012524.tif 000017
【図７】
2013012524.tif 000018