(57)【要約】【課題】入力側のサンプリング・クロック信号の周波数変動に対する追従性を改善する。【解決手段】非同期型サンプリングレートコンバータ１はコンバート回路１１と変換比演算回路１２を具備して、回路１１はデジタル入力信号のレート変換により出力信号を生成する。演算回路１２の入出力レート比検出回路１２１は、入力側と出力側のサンプリング・クロックの周波数の比に従ってレート変換比を決定する。回路１２のレート比処理回路１２２はカットオフ周波数の相違する複数のＬＰＦ処理回路１２２１、１２２２を含み、回路１２の選択回路１２４は複数のＬＰＦ処理回路の出力信号の相違に応答して複数の出力信号のいずれかの出力信号を選択して出力する。相違が小さい場合に低カットオフ周波数のＬＰＦ回路の出力信号を選択して、相違が大きい場合に高カットオフ周波数のＬＰＦ回路の出力信号を選択する。【選択図】図４
2013012970.tif 000002
【特許請求の範囲】
【請求項１】
非同期型サンプリングレートコンバータを内蔵する半導体集積回路であって、
前記非同期型サンプリングレートコンバータは、レートコンバート回路とレート変換比演算回路とを具備して、
前記レートコンバート回路は入力側のサンプリング・クロックに同期して供給されるデジタル入力信号をレート変換することよって、出力側のサンプリング・クロックに同期したデジタル出力信号を生成して、
前記レート変換比演算回路は、前記入力側のサンプリング・クロックの周波数と前記出力側のサンプリング・クロックの周波数との比に従って前記レートコンバート回路により実行されるレート変換処理のレート変換比を決定して、
前記レート変換比演算回路は、入出力レート比検出回路とレート比処理回路と選択回路とを含み、
前記入出力レート比検出回路は、前記入力側のサンプリング・クロックの前記周波数と前記出力側のサンプリング・クロックの前記周波数との周波数比を算出して、
前記レート比処理回路はカットオフ周波数の相違する複数のローパスフィルタ処理回路を含み、前記複数のローパスフィルタ処理回路の複数の入力端子は前記入出力レート比検出回路の出力端子に接続され、
前記選択回路は、前記レート比処理回路の前記複数のローパスフィルタ処理回路の複数の出力信号の相違に応答して前記複数の出力信号のいずれかの出力信号を選択して出力して、
前記レート変換比演算回路の前記選択回路により選択され出力される前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定される
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が小さい場合には、前記選択回路は前記複数のローパスフィルタ処理回路から低いカットオフ周波数のローパスフィルタ処理回路の出力信号を選択して出力するものであり、
前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が大きい場合には、前記選択回路は前記複数のローパスフィルタ処理回路から前記低いカットオフ周波数よりも高いカットオフ周波数のローパスフィルタ処理回路の出力信号を選択して出力する
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記半導体集積回路の電源投入時においては、パワーオン初期化シーケンスに従って前記選択回路は前記複数のローパスフィルタ処理回路から前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力する
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記入力側のサンプリング・クロック信号の前記周波数の変動に応答して前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が大きくなる場合には、前記選択回路は前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力するものであり、
前記選択回路により選択されて出力される前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定される
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記レート比処理回路は、前記低いカットオフ周波数と前記高いカットオフ周波数との間の中間のカットオフ周波数のローパスフィルタ処理回路を前記複数のローパスフィルタ処理回路として更に含むものであり、
前記選択回路は、前記中間のカットオフ周波数の前記ローパスフィルタ処理回路を含んだ前記複数のローパスフィルタ処理回路の前記複数の出力信号の相対的な相違を検出する
ことを特徴とする半導体集積回路。
【請求項６】
請求項４において、
前記複数のローパスフィルタ処理回路は、段数の相違するＦＩＲデジタルフィルタである
ことを特徴とする半導体集積回路。
【請求項７】
請求項４において、
前記半導体集積回路は、デジタル放送ＲＦ信号処理ブロックを更に内蔵するものであり、
前記デジタル放送ＲＦ信号処理ブロックは、デジタル放送のＲＦ受信信号から前記デジタル入力信号を生成して前記レートコンバート回路に供給する
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記半導体集積回路は、デジタル／アナログ変換器を更に内蔵するものであり、
前記デジタル／アナログ変換器は、前記非同期型サンプリングレートコンバータの前記レートコンバート回路によって生成される前記デジタル出力信号をアナログ信号に変換する
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記半導体集積回路は、サンプリング・クロック生成部を更に内蔵するものであり、
前記サンプリング・クロック生成部は、前記半導体集積回路の外部から供給されるマスタクロックに応答して、前記レートコンバート回路と前記レート変換比演算回路と前記デジタル放送ＲＦ信号処理ブロックとに供給される前記入力側のサンプリング・クロックと、前記レートコンバート回路と前記レート変換比演算回路と前記デジタル／アナログ変換器とに供給される前記出力側のサンプリング・クロックを生成する
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記半導体集積回路は、不揮発性メモリを更に内蔵するものであり、
前記電源投入時に前記選択回路が前記低いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力するための前記パワーオン初期化シーケンスは、前記不揮発性メモリに格納されたプログラムによって制御される
ことを特徴とする半導体集積回路。
【請求項１１】
非同期型サンプリングレートコンバータを内蔵する半導体集積回路の動作方法であって、
前記非同期型サンプリングレートコンバータは、レートコンバート回路とレート変換比演算回路とを具備して、
前記レートコンバート回路は入力側のサンプリング・クロックに同期して供給されるデジタル入力信号をレート変換することよって、出力側のサンプリング・クロックに同期したデジタル出力信号を生成して、
前記レート変換比演算回路は、前記入力側のサンプリング・クロックの周波数と前記出力側のサンプリング・クロックの周波数との比に従って前記レートコンバート回路により実行されるレート変換処理のレート変換比を決定して、
前記レート変換比演算回路は、入出力レート比検出回路とレート比処理回路と選択回路とを含み、
前記入出力レート比検出回路は、前記入力側のサンプリング・クロックの前記周波数と前記出力側のサンプリング・クロックの前記周波数との周波数比を算出して、
前記レート比処理回路はカットオフ周波数の相違する複数のローパスフィルタ処理回路を含み、前記複数のローパスフィルタ処理回路の複数の入力端子は前記入出力レート比検出回路の出力端子に接続され、
前記選択回路は、前記レート比処理回路の前記複数のローパスフィルタ処理回路の複数の出力信号の相違に応答して前記複数の出力信号のいずれかの出力信号を選択して出力して、
前記レート変換比演算回路の前記選択回路により選択され出力される前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定される
ことを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が小さい場合には、前記選択回路は前記複数のローパスフィルタ処理回路から低いカットオフ周波数のローパスフィルタ処理回路の出力信号を選択して出力するものであり、
前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が大きい場合には、前記選択回路は前記複数のローパスフィルタ処理回路から前記低いカットオフ周波数よりも高いカットオフ周波数のローパスフィルタ処理回路の出力信号を選択して出力する
ことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記半導体集積回路の電源投入時においては、パワーオン初期化シーケンスに従って前記選択回路は前記複数のローパスフィルタ処理回路から前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力する
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記入力側のサンプリング・クロック信号の前記周波数の変動に応答して前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が大きくなる場合には、前記選択回路は前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力するものであり、
前記選択回路により選択されて出力される前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定される
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記レート比処理回路は、前記低いカットオフ周波数と前記高いカットオフ周波数との間の中間のカットオフ周波数のローパスフィルタ処理回路を前記複数のローパスフィルタ処理回路として更に含むものであり、
前記選択回路は、前記中間のカットオフ周波数の前記ローパスフィルタ処理回路を含んだ前記複数のローパスフィルタ処理回路の前記複数の出力信号の相対的な相違を検出する
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１４において、
前記複数のローパスフィルタ処理回路は、段数の相違するＦＩＲデジタルフィルタである
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１４において、
前記半導体集積回路は、デジタル放送ＲＦ信号処理ブロックを更に内蔵するものであり、
前記デジタル放送ＲＦ信号処理ブロックは、デジタル放送のＲＦ受信信号から前記デジタル入力信号を生成して前記レートコンバート回路に供給する
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記半導体集積回路は、デジタル／アナログ変換器を更に内蔵するものであり、
前記デジタル／アナログ変換器は、前記非同期型サンプリングレートコンバータの前記レートコンバート回路によって生成される前記デジタル出力信号をアナログ信号に変換する
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記半導体集積回路は、サンプリング・クロック生成部を更に内蔵するものであり、
前記サンプリング・クロック生成部は、前記半導体集積回路の外部から供給されるマスタクロックに応答して、前記レートコンバート回路と前記レート変換比演算回路と前記デジタル放送ＲＦ信号処理ブロックとに供給される前記入力側のサンプリング・クロックと、前記レートコンバート回路と前記レート変換比演算回路と前記デジタル／アナログ変換器とに供給される前記出力側のサンプリング・クロックを生成する
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１９において、
前記半導体集積回路は、不揮発性メモリを更に内蔵するものであり、
前記電源投入時に前記選択回路が前記低いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力するための前記パワーオン初期化シーケンスは、前記不揮発性メモリに格納されたプログラムによって制御される
ことを特徴とする半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非同期型サンプリングレートコンバータ(ＡＳＲＣ)を内蔵する半導体集積回路およびその動作方法に関し、特に入力側のサンプリング・クロック信号の周波数変動に対する追従性を改善するのに有効な技術に関するものである。
【背景技術】
【０００２】
オーディオ信号とビデオ信号のアナログ信号はサンプリングされた後に、Ａ／Ｄ変換器によってデジタル信号に変換される。サンプリングされた信号をデジタル信号処理する際に、サンプリングレートの異なったサンプルデータが混在する。従って、そのためには、サンプリングレートの変換が必要となる。
【０００３】
例えば、デジタル・オーディオのサンプリングレートには多数の値が存在しており、代表的なもので３２ｋＨｚ、４４．１ｋＨｚ、４８ｋＨｚ、９６ｋＨｚ、１９２ｋＨｚ等がある。サンプリングレートの変換を実行する装置はサンプリングレートコンバータと呼ばれ、良く知られているようにサンプリングレートコンバータは同期型サンプリングレートコンバータと非同期型サンプリングレートコンバータとに分類される。
【０００４】
同期型サンプリングレートコンバータ(ＳＳＲＣ：Synchronous Sampling Rate Converter)は、例えば、下記特許文献１に記載のように、第１段のローパス型ＦＩＲ(Finite-Impulse Response)デジタルフィルタと第２段の線型補間器(linear interpolator)によって構成される。第１段はサンプリングレートをＱ０／Ｐ０のファクターレシオで調整して、第２段目はサンプリングレートをＱ１／Ｐ１のファクターレシオで調整する。従って、同期型サンプリングレートコンバータ(ＳＳＲＣ)の入力周波数ｆ０と出力周波数ｆ０のレシオｆ０／ｆ１は、同期型サンプリングレートコンバータ(ＳＳＲＣ)の全体のファクターレシオＱ／Ｐと等しくなり、ｆ０／ｆ１＝Ｑ／Ｐ＝Ｑ０／Ｐ０＊Ｑ１／Ｐ１の関係が得られる。また、この関係が成立するように、ファクターＱ０、Ｐ０、Ｑ１、Ｐ１は整数が選択される。
【０００５】
このように同期型サンプリングレートコンバータ(ＳＳＲＣ)では入力側のサンプリング・クロックの周波数と出力側のサンプリング・クロックの周波数のレシオが固定(常に一定の値)となることによって、変換レートは固定(常に一定の値)となる。例えば、３２ｋＨｚのデジタル・オーディオ・データを４８ｋＨｚにレート変換を行なう場合には、変換レートを１．５(＝４８ｋＨｚ／３２ｋＨｚ)の固定値に設定することによって、レート変換処理が実行される。
【０００６】
一方、非同期型サンプリングレートコンバータ(ＡＳＲＣ：Asynchronous Sampling Rate Converter)は、入力信号のサンプリングレートと出力信号とは非同期となる。非同期型サンプリングレートコンバータ(ＡＳＲＣ)は、下記特許文献２に記載のように、入力サンプリングレートと出力サンプリングレートとの周波数比データを求める周波数比検出手段と、周波数比検出手段によって求められた周波数比データに従って入力のサンプリングレートを変換する変換演算手段と、この変換演算手段の出力を取り込んで出力クロックに同期して出力するＦＩＦＯによって構成されている。
【０００７】
更に、下記特許文献２には、入力のサンプリングレートが変化した場合であっても常に正しい変換動作を行うために、ＦＩＦＯの余裕度を検出する余裕度検出手段と、余裕度に基づいて補正データを生成して変換演算手段における入力のサンプリングレートの変換を補正する補正手段とを、非同期型サンプリングレートコンバータ(ＡＳＲＣ)が更に具備することも記載されている。
【０００８】
このように、非同期型サンプリングレートコンバータ(ＡＳＲＣ)では、入力側のサンプリング・クロックの周波数と出力側のサンプリング・クロックの周波数とは非同期となるものである。従って、非同期型サンプリングレートコンバータ(ＡＳＲＣ)は、任意の変換レートの変換動作が可能となる。例えば、出力側のサンプリング・クロックの周波数が４８ｋＨｚで、入力側のサンプリング・クロックの周波数が３２ｋＨｚの周波数から若干ずれ３１．８ｋＨｚとなった場合でも、非同期型サンプリングレートコンバータ(ＡＳＲＣ)は変換レートを算出して、１．５０９(＝４８ｋＨｚ／３１．８ｋＨｚ)の可変値に設定することによって、レート変換処理が実行される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許  第５，９０７，２９５号  明細書
【特許文献２】特開平１１−１１２４４０号  公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者等は本発明に先立って、米国およびヨーロッパでのデジタルテレビジョン放送を受信可能なシステムＬＳＩの音声サブシステムの開発に従事した。
【００１１】
図１は、本発明に先立って本発明者等によって検討された欧米でのデジタルテレビジョン放送を受信可能なシステムＬＳＩの音声サブシステムとしての半導体集積回路１００の構成を示す図である。
【００１２】
図１に示した半導体集積回路１００は、サンプリングレートコンバータ１と、デジタル放送ＲＦ信号処理ブロック２と、デジタル／アナログ変換器(ＤＡＣ)３と、サンプリング・クロック生成部４と、中央処理ユニット(ＣＰＵ)５とを含んでいる。
【００１３】
デジタル放送ＲＦ信号処理ブロック２の入力端子Ｔ１には、アンテナＡＮＴによって受信されるデジタルテレビジョン放送のＲＦ受信信号が供給される。その結果、デジタル放送ＲＦ信号処理ブロック２は、ＲＦ受信信号からビデオ信号とオーディオ信号とを分離して、ビデオ信号はビデオサブシステムに供給されて、オーディオ信号はサンプリングレートコンバータ１の入力端子に供給される。
【００１４】
デジタル放送ＲＦ信号処理ブロック２は、図示していないがアナログフロントエンド(ＡＦＥ)とアナログ／デジタル変換器(ＡＤＣ)とデジタル復調部を含んでいる。アナログフロントエンド(ＡＦＥ)はＲＦ受信信号からオーディオ信号を分離して、アナログ／デジタル変換器(ＡＤＣ)はアナログ受信信号をデジタル受信信号に変換して、デジタル復調部はデジタル受信信号からデジタル・オーディオ信号を生成する。
【００１５】
サンプリング・クロック生成部４は、逓倍ＰＬＬ４１と分周回路４２とを含んでいる。外部端子Ｔ３には、デジタル放送受信機のマスタクロックが供給される。マスタクロックに応答して逓倍ＰＬＬ４１はクロック信号ＣＬＯＣＫを生成して、分周回路４２と半導体集積回路１００のその他の回路とにクロック信号ＣＬＯＣＫを供給する。尚、マスタクロックの周波数は、２５ＭＨｚまたは２７ＭＨｚに設定されている。
【００１６】
周波数可変の分周回路４２はクロック信号ＣＬＯＣＫから入力側のサンプリング・クロックとＤＡＣクロックとを生成して、入力側のサンプリング・クロック信号はデジタル放送ＲＦ信号処理ブロック２の内部のアナログ／デジタル変換器(ＡＤＣ)に供給され、ＤＡＣクロック信号はデジタル／アナログ変換器(ＤＡＣ)３に供給される。従って、デジタル放送ＲＦ信号処理ブロック２の内部のアナログ／デジタル変換器(ＡＤＣ)は、周波数可変の分周回路４２から供給される入力側のサンプリング・クロック信号に応答して、アナログ受信信号をデジタル受信信号に変換する。また、デジタル／アナログ変換器(ＤＡＣ)３は、周波数可変の分周回路４２から供給されるＤＡＣクロック信号に応答して、サンプリングレートコンバータ１から生成されるデジタル・オーディオ信号をアナログ・オーディオ出力信号に変換して外部端子Ｔ２に出力する。
【００１７】
同期型サンプリングレートコンバータ(ＳＳＲＣ)として構成されたサンプリングレートコンバータ１は、レートコンバート回路１１を含み、レートコンバート回路１１には中央処理ユニット(ＣＰＵ)５からレート変換比が設定される。従って、レートコンバート回路１１は、中央処理ユニット(ＣＰＵ)５から設定されたレート変換比に従って同期型サンプリングレートコンバータ(ＳＳＲＣ)としてのレート変換処理を実行するものである。
【００１８】
音声サブシステムでのデジタル／アナログ変換器(ＤＡＣ)３に供給されるＤＡＣクロック信号の周波数は４８ｋＨｚとされる一方、米国のデジタルテレビジョン放送ではデジタル放送ＲＦ信号処理ブロック２から生成されるデジタル・オーディオ信号のサンプリング・クロックの周波数は４８ｋＨｚとされているが、ヨーロッパでのデジタルテレビジョン放送ではデジタル放送ＲＦ信号処理ブロック２から生成されるデジタル・オーディオ信号のサンプリング・クロックの周波数は３２ｋＨｚと４４ｋＨｚと４８ｋＨｚとのいずれかとされる。
【００１９】
従って、ヨーロッパのデジタルテレビジョン放送の受信を可能とするために、例えば、３２ｋＨｚのデジタル・オーディオ・データを４８ｋＨｚにレート変換を行なう場合には変換レートを１．５(＝４８ｋＨｚ／３２ｋＨｚ)の値に設定することによってレート変換処理を実行する必要があり、また４４ｋＨｚのデジタル・オーディオ・データを４８ｋＨｚにレート変換を行なう場合には変換レートを１．０９(＝４８ｋＨｚ／４４ｋＨｚ)の値に設定することによってレート変換処理を実行する必要がある。
【００２０】
一方、サンプリング・クロック生成部４の逓倍ＰＬＬ４１の外部端子Ｔ３に供給されるデジタル放送受信機のマスタクロックの周波数は、２５ＭＨｚまたは２７ＭＨｚに設定されている。従って、周波数可変の分周回路４２は、少数点可変分周器によって構成されることによって、３２ｋＨｚと４４ｋＨｚと４８ｋＨｚとのいずれかの周波数を持つ入力側のサンプリング・クロック信号を生成してデジタル放送ＲＦ信号処理ブロック２に供給するものである。良く知られているように少数点可変分周器はフラクショナルＰＬＬによって構成され、フラクショナルＰＬＬの可変分周器の分周比が整数Ｎと整数Ｎ＋１とに設定されることで、平均分周比が少数点を含むものである。平均分周比の少数点は、整数Ｎの設定期間と整数Ｎ＋１の設定期間のデューティーレシオで決定される。例えば、整数Ｎの設定期間と整数Ｎ＋１の設定期間とが等しければ、平均分周比の少数点は０．５となる。
【００２１】
しかし、分周回路４２を構成するフラクショナルＰＬＬの可変分周器の分周比が整数Ｎと整数Ｎ＋１との間で変化するので、その変化時点で分周回路４２から生成されデジタル／アナログ変換器(ＤＡＣ)３に供給されるＤＡＣクロック信号の周波数４８ｋＨｚにもジッタ成分が含まれるものである。従って、ジッタ成分を含んだＤＡＣクロック信号によって駆動されるデジタル／アナログ変換器(ＤＡＣ)３から外部端子Ｔ２に出力されるアナログ・オーディオ出力信号の精度が劣化すると言う問題が、本発明に先立って本発明者等による検討によって明らかとされた。
【００２２】
本発明者等は本発明に先立って、この問題を解消するために、改良型の半導体集積回路１００の開発を行ったものである。
【００２３】
図２は、本発明に先立って本発明者等によって検討された欧米でのデジタルテレビジョン放送を受信可能なシステムＬＳＩの音声サブシステムとしての改良型の半導体集積回路１００の構成を示す図である。
【００２４】
図２に示す改良型の半導体集積回路１００は、図１に示した半導体集積回路１００と同様に、サンプリングレートコンバータ１と、デジタル放送ＲＦ信号処理ブロック２と、デジタル／アナログ変換器(ＤＡＣ)３と、サンプリング・クロック生成部４とを含んでいる。
【００２５】
しかし、図２に示す改良型の半導体集積回路１００のサンプリング・クロック生成部４には、周波数固定の分周回路４３が追加されている。従って、追加された周波数固定の分周回路４３は、逓倍ＰＬＬ４１から生成されるクロック信号ＣＬＯＣＫの固定分周動作の実行によってデジタル／アナログ変換器(ＤＡＣ)３に供給される周波数４８ｋＨｚのＤＡＣクロック信号を生成する。すなわち、追加された分周回路４３の周波数固定で少数点固定の分周動作には、フラクショナルＰＬＬは不必要であり、ロジック回路によって容易に実現されることが可能である。従って、実質的にジッタ成分を含まない周波数４８ｋＨｚのＤＡＣクロック信号が周波数固定の分周回路４３から生成されてデジタル／アナログ変換器(ＤＡＣ)３に供給されるので、デジタル／アナログ変換器(ＤＡＣ)３から外部端子Ｔ２に出力されるアナログ・オーディオ出力信号の精度の劣化を軽減することが可能となる。
【００２６】
一方、周波数可変の分周回路４２は、逓倍ＰＬＬ４１から供給されるクロック信号ＣＬＯＣＫから入力側のサンプリング・クロックを生成して、入力側のサンプリング・クロック信号はサンプリングレートコンバータ１とデジタル放送ＲＦ信号処理ブロック２の内部のアナログ／デジタル変換器(ＡＤＣ)に供給される。
【００２７】
更に、図２に示す改良型の半導体集積回路１００では、サンプリングレートコンバータ１は、レート変換処理の自由度を向上するために非同期型サンプリングレートコンバータ(ＡＳＲＣ)によって構成されている。すなちわ、図２に示すように非同期型サンプリングレートコンバータ(ＡＳＲＣ)１はレートコンバート回路１１とレート変換比演算回路１２とを含み、レート変換比演算回路１２は入出力レート比検出回路１２１とレート比ＬＰＦ処理回路１２２とレート変換比調整回路１２３とを含んでいる。
【００２８】
レート変換比演算回路１２では、入出力レート比検出回路１２１は、周波数可変の分周回路４２から供給される入力側のサンプリング・クロックの周波数と周波数固定の分周回路４３から供給される出力側のサンプリング・クロックの周波数の比を算出する。入出力レート比検出回路１２１の出力から生成されるレート比は、カットオフ周波数が低く設定されたレート比ＬＰＦ処理回路１２２を介して、レート変換比調整回路１２３に供給される。レート変換比調整回路１２３にはレートコンバート回路１１の内部のＦＩＦＯメモリのメモリ残量情報も供給されるので、レート変換比調整回路１２３はＦＩＦＯメモリでのメモリ残量情報とレート比ＬＰＦ処理回路１２２からのレート比に従ってレートコンバート回路１１に供給されるレート変換比を算出する。レート比ＬＰＦ処理回路１２２のカットオフ周波数が低く設定されることによって、レートコンバート回路１１に供給される入力側のサンプリング・クロックに若干のジッタ成分やノイズが含まれるとしても、レート比ＬＰＦ処理回路１２２からレートコンバート回路１１に供給されるレート変換比の変動を低減することが可能となる。
【００２９】
また図２に示す改良型の半導体集積回路１００によれば、デジタル／アナログ変換器(ＤＡＣ)３から外部端子Ｔ２に出力されるアナログ・オーディオ出力信号の精度の劣化を軽減することが可能となり、更に任意の変換レートの変換動作が可能となるものである。
【００３０】
しかし、本発明に先立って本発明者等による検討によって、図２に示す改良型の半導体集積回路１００はデジタルテレビジョン放送の受信時にデジタル・オーディオ信号のサンプリング・クロックの周波数変動に追従できないと言う問題が明らかとされた。
【００３１】
すなわち、デジタル放送ＲＦ信号処理ブロックから生成されるデジタル・オーディオ信号のサンプリング・クロックの正規の周波数は、米国の放送であれば４８ｋＨｚであり、ヨーロッパの放送であれば３２ｋＨｚと４４ｋＨｚと４８ｋＨｚとのいずれかである。しかし、放送環境によってデジタル放送ＲＦ信号処理ブロックから生成されるデジタル・オーディオ信号のサンプリング・クロックの周波数が、正規の値から変動するものである。
【００３２】
例えば、デジタルテレビジョン放送の受信時の妨害電波や受信電波のフェーディングによって、デジタル・オーディオ信号のサンプリング・クロックの周波数は、正規の値から変動する。
【００３３】
一方、デジタルテレビジョン放送の受信に際して、オーディオ信号の出力タイミングとビデオ信号の出力タイミングとを同期する必要が有る。この同期のためにはタイムスタンプが使用され、タイムスタンプにはプレゼンテーション・タイムスタンプ(ＰＴＳ：Presentation Time Stamp)と呼ばれる再生出力の時刻管理情報と、デコーディング・タイムスタンプ(ＤＴＳ：Decoding Time Stamp)と呼ばれる復号の時刻管理情報がある。従って、この同期調整のためにデジタルテレビジョン放送の放送局は、デジタル・オーディオ信号のサンプリング・クロックの周波数を可変調整する。
【００３４】
従って、サンプリング・クロック生成部４の周波数可変分周回路４２は、放送受信時にデジタル放送ＲＦ信号処理ブロック２にて処理されるデジタル・オーディオ信号のサンプリング・クロックの周波数に従ってサンプリングレートコンバータ１とデジタル放送ＲＦ信号処理ブロック２の内部のアナログ／デジタル変換器(ＡＤＣ)とに供給される入力側のサンプリング・クロック信号の周波数を決定する。その結果、デジタル放送ＲＦ信号処理ブロック２のデジタル・オーディオ信号のサンプリング・クロックの周波数が変動すると、サンプリング・クロック生成部４の周波数可変分周回路４２からサンプリングレートコンバータ１とデジタル放送ＲＦ信号処理ブロック２の内部のアナログ／デジタル変換器(ＡＤＣ)とに供給される入力側のサンプリング・クロック信号の周波数も変動するものとなる。
【００３５】
一方、上述したように、レート変換比演算回路１２のレート比ＬＰＦ処理回路１２２のカットオフ周波数が低く設定されているので、入力側のサンプリング・クロック信号の周波数が変動しても、レート比ＬＰＦ処理回路１２２からレートコンバート回路１１に供給されるレート変換比が高速に追従できないものとなる。
【００３６】
その結果、レートコンバート回路１１によるレート変換処理の動作が不足もしくは超過するものとなり、レートコンバート回路１１の内部のＦＩＦＯメモリのオーバーフローもしくはアンダーフローが発生するものとなる。従って、レートコンバート回路１１の内部のＦＩＦＯメモリのオーバーフローまたはアンダーフローが発生すると、デジタル／アナログ変換器(ＤＡＣ)３から出力されるアナログ・オーディオ出力信号に不連続性が発生して、アナログ・オーディオ出力信号に聴感上不快なポップ・ノイズが生じるものである。
【００３７】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００３８】
従って、本発明の目的とするところは、入力側のサンプリング・クロック信号の周波数変動に対する追従性を改善することにある。
【００３９】
また、本発明の他の目的とするところは、レートコンバート回路内部のＦＩＦＯメモリのオーバーフローまたはアンダーフローの発生を軽減することにある。
【００４０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４１】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００４２】
すなわち、本発明の代表的な実施の形態は、非同期型サンプリングレートコンバータ(１)を内蔵する半導体集積回路(１００)である。
【００４３】
前記非同期型サンプリングレートコンバータは、レートコンバート回路(１１)とレート変換比演算回路(１２)とを具備する。
【００４４】
前記レートコンバート回路は入力側のサンプリング・クロックに同期して供給されるデジタル入力信号をレート変換することよって、出力側のサンプリング・クロックに同期したデジタル出力信号を生成する。
【００４５】
前記レート変換比演算回路は、前記入力側のサンプリング・クロックの周波数と前記出力側のサンプリング・クロックの周波数との比に従って前記レートコンバート回路により実行されるレート変換処理のレート変換比を決定する。
【００４６】
前記レート変換比演算回路は、入出力レート比検出回路(１２１)とレート比処理回路(１２２)と選択回路(１２４)とを含む。
【００４７】
前記入出力レート比検出回路は、前記入力側のサンプリング・クロックの前記周波数と前記出力側のサンプリング・クロックの前記周波数との周波数比を算出する。
【００４８】
前記レート比処理回路はカットオフ周波数の相違する複数のローパスフィルタ処理回路(１２２１、１２２２…)を含み、前記複数のローパスフィルタ処理回路の複数の入力端子は前記入出力レート比検出回路の出力端子に接続される。
【００４９】
前記選択回路は、前記レート比処理回路の前記複数のローパスフィルタ処理回路の複数の出力信号の相違に応答して前記複数の出力信号のいずれかの出力信号を選択して出力する。
【００５０】
前記レート変換比演算回路の前記選択回路により選択され出力される前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定されることを特徴とする(図３、図４参照)。
【発明の効果】
【００５１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５２】
すなわち、本発明によれば、入力側のサンプリング・クロック信号の周波数変動に対する追従性を改善することができる。
【図面の簡単な説明】
【００５３】
【図１】図１は、本発明に先立って本発明者等によって検討された欧米でのデジタルテレビジョン放送を受信可能なシステムＬＳＩの音声サブシステムとしての半導体集積回路１００の構成を示す図である。
【図２】図２は、本発明に先立って本発明者等によって検討された欧米でのデジタルテレビジョン放送を受信可能なシステムＬＳＩの音声サブシステムとしての改良型の半導体集積回路１００の構成を示す図である。
【図３】図３は、本発明の実施の形態１による欧米でのデジタルテレビジョン放送を受信可能なシステムＬＳＩの音声サブシステムとしての半導体集積回路１００の構成を示す図である。
【図４】図４は、図３に示した本発明の実施の形態１による半導体集積回路１００のレート変換比演算回路１２の構成を示す図である。
【図５】図５は、図４に示した本発明の実施の形態１による半導体集積回路１００のレート変換比演算回路１２の動作を示す波形図である。
【図６】図６は、図４に示した本発明の実施の形態１による半導体集積回路１００のレート変換比演算回路１２のレート比ＬＰＦ処理回路１２２の第１ＬＰＦ回路１２２１と第２ＬＰＦ回路１２２２と第３ＬＰＦ回路１２２３の構成を示す図である。
【図７】図７は、図６に示すレート比ＬＰＦ処理回路１２２でカットオフ周波数がそれぞれ低周波数と中間周波数と高周波数とに設定される第１ＬＰＦ回路１２２１と第２ＬＰＦ回路１２２２と第３ＬＰＦ回路１２２３を実現するために複数の乗算器Ｍｕｌｔに供給する係数の設定方法を示す図である。
【発明を実施するための形態】
【００５４】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００５５】
〔１〕本発明の代表的な実施の形態は、非同期型サンプリングレートコンバータ(１)を内蔵する半導体集積回路(１００)である。
【００５６】
前記非同期型サンプリングレートコンバータは、レートコンバート回路(１１)とレート変換比演算回路(１２)とを具備する。
【００５７】
前記レートコンバート回路は入力側のサンプリング・クロックに同期して供給されるデジタル入力信号をレート変換することよって、出力側のサンプリング・クロックに同期したデジタル出力信号を生成する。
【００５８】
前記レート変換比演算回路は、前記入力側のサンプリング・クロックの周波数と前記出力側のサンプリング・クロックの周波数との比に従って前記レートコンバート回路により実行されるレート変換処理のレート変換比を決定する。
【００５９】
前記レート変換比演算回路は、入出力レート比検出回路(１２１)とレート比処理回路(１２２)と選択回路(１２４)とを含む。
【００６０】
前記入出力レート比検出回路は、前記入力側のサンプリング・クロックの前記周波数と前記出力側のサンプリング・クロックの前記周波数との周波数比を算出する。
【００６１】
前記レート比処理回路はカットオフ周波数の相違する複数のローパスフィルタ処理回路(１２２１、１２２２…)を含み、前記複数のローパスフィルタ処理回路の複数の入力端子は前記入出力レート比検出回路の出力端子に接続される。
【００６２】
前記選択回路は、前記レート比処理回路の前記複数のローパスフィルタ処理回路の複数の出力信号の相違に応答して前記複数の出力信号のいずれかの出力信号を選択して出力する。
【００６３】
前記レート変換比演算回路の前記選択回路により選択され出力される前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定されることを特徴とする(図３、図４参照)。
【００６４】
前記実施の形態によれば、入力側のサンプリング・クロック信号の周波数変動に対する追従性を改善することができる。
【００６５】
好適な実施の形態では、前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が小さい場合には、前記選択回路は前記複数のローパスフィルタ処理回路から低いカットオフ周波数のローパスフィルタ処理回路の出力信号を選択して出力するものである。
【００６６】
前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が大きい場合には、前記選択回路は前記複数のローパスフィルタ処理回路から前記低いカットオフ周波数よりも高いカットオフ周波数のローパスフィルタ処理回路の出力信号を選択して出力することを特徴とするものである(図４参照)。
【００６７】
他の好適な実施の形態では、前記半導体集積回路の電源投入時においては、パワーオン初期化シーケンスに従って前記選択回路は前記複数のローパスフィルタ処理回路から前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力することを特徴とするものである(図５参照)。
【００６８】
更に他の好適な実施の形態では、前記入力側のサンプリング・クロック信号の前記周波数の変動に応答して前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が大きくなる場合には、前記選択回路は前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力するものである。
【００６９】
前記選択回路により選択されて出力される前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定されることを特徴とする(図５参照)。
【００７０】
より好適な実施の形態では、前記レート比処理回路は、前記低いカットオフ周波数と前記高いカットオフ周波数との間の中間のカットオフ周波数のローパスフィルタ処理回路を、前記複数のローパスフィルタ処理回路として更に含むものである。
【００７１】
前記選択回路は、前記中間のカットオフ周波数の前記ローパスフィルタ処理回路を含んだ前記複数のローパスフィルタ処理回路の前記複数の出力信号の相対的な相違を検出することを特徴とする。
【００７２】
他のより好適な実施の形態では、前記複数のローパスフィルタ処理回路は、段数の相違するＦＩＲデジタルフィルタであることを特徴とする(図６参照)。
【００７３】
更に他のより好適な実施の形態では、前記半導体集積回路は、デジタル放送ＲＦ信号処理ブロック(２)を更に内蔵するものである。
【００７４】
前記デジタル放送ＲＦ信号処理ブロックは、デジタル放送のＲＦ受信信号から前記デジタル入力信号を生成して前記レートコンバート回路に供給することを特徴とする(図３参照)。
【００７５】
別のより好適な実施の形態では、前記半導体集積回路は、デジタル／アナログ変換器(３)を更に内蔵するものである。
【００７６】
前記デジタル／アナログ変換器は、前記非同期型サンプリングレートコンバータの前記レートコンバート回路によって生成される前記デジタル出力信号をアナログ信号に変換することを特徴とする(図３参照)。
【００７７】
具体的な実施の形態では、前記半導体集積回路は、サンプリング・クロック生成部(４)を更に内蔵するものである。
【００７８】
前記サンプリング・クロック生成部は、前記半導体集積回路の外部から供給されるマスタクロックに応答して、前記レートコンバート回路と前記レート変換比演算回路と前記デジタル放送ＲＦ信号処理ブロックとに供給される前記入力側のサンプリング・クロックと、前記レートコンバート回路と前記レート変換比演算回路と前記デジタル／アナログ変換器とに供給される前記出力側のサンプリング・クロックを生成することを特徴とする(図３参照)。
【００７９】
最も具体的な実施の形態では、前記半導体集積回路は、不揮発性メモリを更に内蔵するものである。
【００８０】
前記電源投入時に前記選択回路が前記低いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力するための前記パワーオン初期化シーケンスは、前記不揮発性メモリに格納されたプログラムによって制御されることを特徴とする。
【００８１】
〔２〕本発明の別の観点の代表的な実施の形態は、非同期型サンプリングレートコンバータ(１)を内蔵する半導体集積回路(１００)の動作方法である。
【００８２】
前記非同期型サンプリングレートコンバータは、レートコンバート回路(１１)とレート変換比演算回路(１２)とを具備する。
【００８３】
前記レートコンバート回路は入力側のサンプリング・クロックに同期して供給されるデジタル入力信号をレート変換することよって、出力側のサンプリング・クロックに同期したデジタル出力信号を生成する。
【００８４】
前記レート変換比演算回路は、前記入力側のサンプリング・クロックの周波数と前記出力側のサンプリング・クロックの周波数との比に従って前記レートコンバート回路により実行されるレート変換処理のレート変換比を決定する。
【００８５】
前記レート変換比演算回路は、入出力レート比検出回路(１２１)とレート比処理回路(１２２)と選択回路(１２４)とを含む。
【００８６】
前記入出力レート比検出回路は、前記入力側のサンプリング・クロックの前記周波数と前記出力側のサンプリング・クロックの前記周波数との周波数比を算出する。
【００８７】
前記レート比処理回路はカットオフ周波数の相違する複数のローパスフィルタ処理回路(１２２１、１２２２…)を含み、前記複数のローパスフィルタ処理回路の複数の入力端子は前記入出力レート比検出回路の出力端子に接続される。
【００８８】
前記選択回路は、前記レート比処理回路の前記複数のローパスフィルタ処理回路の複数の出力信号の相違に応答して前記複数の出力信号のいずれかの出力信号を選択して出力する。
【００８９】
前記レート変換比演算回路の前記選択回路により選択され出力される前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定されることを特徴とする(図３、図４参照)。
【００９０】
前記実施の形態によれば、入力側のサンプリング・クロック信号の周波数変動に対する追従性を改善することができる。
【００９１】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００９２】
［実施の形態１］
《音声サブシステムとしての半導体集積回路の構成》
図３は、本発明の実施の形態１による欧米でのデジタルテレビジョン放送を受信可能なシステムＬＳＩの音声サブシステムとしての半導体集積回路１００の構成を示す図である。
【００９３】
図３に示す本発明の実施の形態１による半導体集積回路１００は、図２に示した半導体集積回路１００と同様にサンプリングレートコンバータ１と、デジタル放送ＲＦ信号処理ブロック２と、デジタル／アナログ変換器(ＤＡＣ)３と、サンプリング・クロック生成部４とを含んでいる。
【００９４】
デジタル放送ＲＦ信号処理ブロック２の入力端子Ｔ１には、アンテナＡＮＴによって受信されるデジタルテレビジョン放送のＲＦ受信信号が供給される。その結果、デジタル放送ＲＦ信号処理ブロック２は、ＲＦ受信信号からビデオ信号とオーディオ信号とを分離して、ビデオ信号はビデオサブシステムに供給されて、オーディオ信号はサンプリングレートコンバータ１の入力端子に供給される。
【００９５】
デジタル放送ＲＦ信号処理ブロック２は、図示していないがアナログフロントエンド(ＡＦＥ)とアナログ／デジタル変換器(ＡＤＣ)とデジタル復調部を含んでいる。アナログフロントエンド(ＡＦＥ)はＲＦ受信信号からオーディオ信号を分離して、アナログ／デジタル変換器(ＡＤＣ)はアナログ受信信号をデジタル受信信号に変換して、デジタル復調部はデジタル受信信号からデジタル・オーディオ信号を生成する。
【００９６】
サンプリング・クロック生成部４は、逓倍ＰＬＬ４１と分周回路４２とを含んでいる。外部端子Ｔ３には、デジタル放送受信機のマスタクロックが供給される。マスタクロックに応答して逓倍ＰＬＬ４１はクロック信号ＣＬＯＣＫを生成して、分周回路４２と半導体集積回路１００のその他の回路とにクロック信号ＣＬＯＣＫを供給する。尚、マスタクロックは、温度変動や電源変動等に対しても水晶振動子によって２５ＭＨｚまたは２７ＭＨｚの安定な周波数に設定されている。
【００９７】
サンプリング・クロック生成部４の周波数可変の分周回路４２は逓倍ＰＬＬ４１から供給されるクロック信号ＣＬＯＣＫから入力側のサンプリング・クロックを生成して、入力側のサンプリング・クロック信号はサンプリングレートコンバータ１とデジタル放送ＲＦ信号処理ブロック２の内部のアナログ／デジタル変換器(ＡＤＣ)とに供給される。
【００９８】
更に、図２に示した半導体集積回路１００と同様に、図３に示す本発明の実施の形態１による半導体集積回路１００のサンプリング・クロック生成部４には、周波数固定の分周回路４３が追加されている。従って、追加された周波数固定の分周回路４３は、逓倍ＰＬＬ４１から生成されるクロック信号ＣＬＯＣＫの固定分周動作の実行によってデジタル／アナログ変換器(ＤＡＣ)３に供給される周波数４８ｋＨｚのＤＡＣクロック信号を生成する。すなわち、追加された分周回路４３の周波数固定で少数点固定の分周動作には、フラクショナルＰＬＬは不必要であり、ロジック回路によって容易に実現されることが可能である。従って、実質的にジッタ成分を含まない周波数４８ｋＨｚのＤＡＣクロック信号が周波数固定の分周回路４３から生成されてデジタル／アナログ変換器(ＤＡＣ)３に供給されるので、デジタル／アナログ変換器(ＤＡＣ)３から外部端子Ｔ２に出力されるアナログ・オーディオ出力信号の精度の劣化を軽減することが可能となる。更に周波数固定の分周回路４３から周波数４８ｋＨｚの出力側のサンプリング・クロックが生成され、サンプリングレートコンバータ１に供給される。
【００９９】
更に、図２に示した半導体集積回路１００と同様に、図３に示す本発明の実施の形態１による半導体集積回路１００では、サンプリングレートコンバータ１は、レート変換処理の自由度を向上するために非同期型サンプリングレートコンバータ(ＡＳＲＣ)によって構成されている。すなちわ、図３に示すように非同期型サンプリングレートコンバータ(ＡＳＲＣ)１はレートコンバート回路１１とレート変換比演算回路１２とを含み、レート変換比演算回路１２は入出力レート比検出回路１２１とレート比ＬＰＦ処理回路１２２とレート変換比調整回路１２３と更にレート変換比選択回路１２４を含んでいる。尚、ＬＰＦは、ローパスフィルタを意味している。
【０１００】
非同期型サンプリングレートコンバータ(ＡＳＲＣ)１のレートコンバート回路１１は、周波数可変の分周回路４２から供給される入力側のサンプリング・クロックと周波数固定の分周回路４３から供給される出力側のサンプリング・クロックとに従ってレート変換処理を実行する。すなわち、レートコンバート回路１１は入力側のサンプリング・クロックに同期して供給されるデジタル・オーディオ入力信号をレート変換することよって、出力側のサンプリング・クロックに同期したデジタル・オーディオ出力信号を生成するものである。
【０１０１】
非同期型サンプリングレートコンバータ(ＡＳＲＣ)１のレート変換比演算回路１２は、入力側のサンプリング・クロックの周波数と出力側のサンプリング・クロックの周波数との比と更にはレートコンバート回路１１の内部のＦＩＦＯメモリのメモリ残量情報に従ってレートコンバート回路１１により実行されるレート変換処理のレート変換比を決定するものである。
【０１０２】
《レート変換比演算回路の構成》
図４は、図３に示した本発明の実施の形態１による半導体集積回路１００のレート変換比演算回路１２の構成を示す図である。
【０１０３】
図４に示すように、レート変換比演算回路１２では、入出力レート比検出回路１２１は、周波数可変の分周回路４２から供給される入力側のサンプリング・クロックの周波数と周波数固定の分周回路４３から供給される出力側のサンプリング・クロックの周波数の比を算出する。
【０１０４】
レート比ＬＰＦ処理回路１２２は、カットオフ周波数が１番目に低い周波数に設定された第１ＬＰＦ回路１２２１と、カットオフ周波数が２番目に高い周波数に設定された第２ＬＰＦ回路１２２２と、カットオフ周波数が３番目に高い周波数に設定された第３ＬＰＦ回路１２２３と、カットオフ周波数が最も高い周波数に設定された第ＸＬＰＦ回路１２２Ｘを含んでいる。第１ＬＰＦ回路１２２１の入力端子と第２ＬＰＦ回路１２２２の入力端子と第３ＬＰＦ回路１２２３の入力端子と第ＸＬＰＦ回路１２２Ｘの入力端子は、入出力レート比検出回路１２１の出力端子に共通に接続されている。レート比ＬＰＦ処理回路１２２の第１ＬＰＦ回路１２２１と第２ＬＰＦ回路１２２２と第３ＬＰＦ回路１２２３と第ＸＬＰＦ回路１２２Ｘは、それぞれＦＩＲ(Finite-Impulse Response)デジタルフィルタによって構成される。
【０１０５】
レート変換比選択回路１２４は選択回路１２４１とセレクタ１２４２とを含み、選択回路１２４１の複数の入力端子とセレクタ１２４２の複数の入力端子は、第１ＬＰＦ回路１２２１の出力端子と第２ＬＰＦ回路１２２２の出力端子と第３ＬＰＦ回路１２２３の出力端子と第ＸＬＰＦ回路１２２Ｘの出力端子に接続されている。選択回路１２４１は第１ＬＰＦ回路１２２１の出力信号と第２ＬＰＦ回路１２２２の出力信号と第３ＬＰＦ回路１２２３の出力信号と第ＸＬＰＦ回路１２２Ｘの出力信号の相対的な相違を検出して、相対的な相違が小さい場合には低いカットオフ周波数のＬＰＦ回路を選択する選択信号をセレクタ１２４２に供給する一方、相対的な相違が大きい場合には高いカットオフ周波数のＬＰＦ回路を選択する選択信号をセレクタ１２４２に供給するものである。その結果、選択回路１２４１から供給される選択信号に従ってセレクタ１２４２は、第１ＬＰＦ回路１２２１の出力信号と第２ＬＰＦ回路１２２２の出力信号と第３ＬＰＦ回路１２２３の出力信号と第ＸＬＰＦ回路１２２Ｘの出力信号のいずれかを選択して、レート変換比調整回路１２３に供給する。
【０１０６】
レート変換比調整回路１２３にレート変換比選択回路１２４から出力されるレート変換比とレートコンバート回路１１の内部のＦＩＦＯメモリのメモリ残量情報が供給されるので、レート変換比調整回路１２３はＦＩＦＯメモリでのメモリ残量情報とレート変換比選択回路１２４からのレート変換比とに従ってレートコンバート回路１１に供給されるレート変換比を算出する。従って、レートコンバート回路１１の内部のＦＩＦＯメモリの未使用メモリ容量が少なくなったと言うメモリ残量情報がレート変換比調整回路１２３に供給されると、レート変換比調整回路１２３は入出力レート比検出回路１２１とレート比ＬＰＦ処理回路１２２とレート変換比選択回路１２４によって算出されたレート変換比よりも大きな値を有する最適化レート変換比を出力する。その結果、レートコンバート回路１１によるレート変換処理が加速され、レートコンバート回路１１の内部のＦＩＦＯメモリのオーバーフローを防止することが可能となる。逆に、レートコンバート回路１１の内部のＦＩＦＯメモリの使用メモリ容量が少なくなったと言うメモリ残量情報がレート変換比調整回路１２３に供給されると、レート変換比調整回路１２３は入出力レート比検出回路１２１とレート比ＬＰＦ処理回路１２２とレート変換比選択回路１２４によって算出されたレート変換比よりも小さな値を有する最適化レート変換比を出力する。その結果、レートコンバート回路１１におけるレート変換処理が減速され、レートコンバート回路１１の内部のＦＩＦＯメモリのアンダーフローを防止することが可能となる。
【０１０７】
《レート変換比演算回路の動作》
図５は、図４に示した本発明の実施の形態１による半導体集積回路１００のレート変換比演算回路１２の動作を示す波形図である。
【０１０８】
この図５は、図３に示した本発明の実施の形態１による半導体集積回路１００の音声サブシステムによるデジタルテレビジョン放送のＲＦ受信信号の受信開始以降の動作を説明する図である。尚、図５において、横軸は時間を示し、縦軸はレート変換比を示し、二点鎖線は図４に示すレート変換比演算回路１２の入出力レート比検出回路１２１の出力から生成されるレート変換比を示し、一点鎖線はカットオフ周波数が１番目に低い周波数に設定された第１ＬＰＦ回路１２２１の出力から生成されるレート変換比を示して、破線はカットオフ周波数が２番目に高い周波数に設定された第２ＬＰＦ回路１２２２の出力から生成されるレート変換比を示して、点線はカットオフ周波数が３番目に高い周波数に設定された第３ＬＰＦ回路１２２３の出力から生成されるレート変換比を示し、実線は図４に示した本発明の実施の形態１による半導体集積回路１００のレート変換比演算回路１２のレート変換比調整回路１２３の出力から生成されるレート変換比を示している。
【０１０９】
ＲＦ受信信号の受信開始直後においては、図３に示した本発明の実施の形態１によるシステムＬＳＩとしての半導体集積回路１００の電源投入時のパワーオン初期化シーケンスに従って、図４に示したレート変換比演算回路１２のレート変換比選択回路１２４のセレクタ１２４２が３番目に高いカットオフ周波数に設定された第３ＬＰＦ回路１２２３の出力のレート変換比(図５の点線)を選択するように制御される。その結果、レート変換比調整回路１２３の出力のレート変換比(図５の実線)は、第３ＬＰＦ回路１２２３の出力のレート変換比(図５の点線)で決定される。尚、電源投入時のパワーオン初期化シーケンスは、半導体集積回路１００に内蔵された不揮発性メモリに格納されたプログラムによって制御される。
【０１１０】
従って、図５の破線部分(１)に示すように、ＲＦ受信信号の受信開始直後においては、レート変換比演算回路１２の入出力レート比検出回路１２１の出力のレート変換比の急激な変化(図５の二点鎖線)に、レート変換比調整回路１２３の出力のレート変換比(図５の実線)が追従することが可能となる。
【０１１１】
ＲＦ受信信号の受信が開始され定常的な受信状態となると、選択回路１２４１は第１ＬＰＦ回路１２２１の出力信号と第２ＬＰＦ回路１２２２の出力信号と第３ＬＰＦ回路１２２３の出力信号と第ＸＬＰＦ回路１２２Ｘの出力信号の相対的な相違を検出する。
【０１１２】
従って、図５の破線部分(２)に示すように、定常的な受信状態において、第１ＬＰＦ回路１２２１の出力信号(図５の一点鎖線)と第２ＬＰＦ回路１２２２の出力信号(図５の破線)と第３ＬＰＦ回路１２２３の出力信号(図５の点線)の相対的な相違が小さいので、選択回路１２４１は１番目に低いカットオフ周波数に設定された第１ＬＰＦ回路１２２１の出力(図５の一点鎖線)を選択する選択信号をセレクタ１２４２に供給する。その結果、レート変換比調整回路１２３の出力のレート変換比(図５の実線)は、第１ＬＰＦ回路１２２１の出力(図５の一点鎖線)で決定される。従って、図５の破線部分(２)に示した定常的な受信状態では、レートコンバート回路１１に供給される入力側のサンプリング・クロックに若干のジッタ成分やノイズ等が含まれるとしても、レート変換比調整回路１２３からレートコンバート回路１１に供給されるレート変換比の変動を低減することが可能となる。
【０１１３】
一方、定常的な受信状態において、サンプリング・クロック生成部４の周波数可変分周回路４２から生成される入力側のサンプリング・クロック信号の周波数が変動したと想定する。その結果、レート変換比演算回路１２の入出力レート比検出回路１２１の出力のレート変換比(図５の二点鎖線)も、急激に変化する。
【０１１４】
すると、図５の破線部分(３)に示したように、第１ＬＰＦ回路１２２１の出力信号(図５の一点鎖線)と第２ＬＰＦ回路１２２２の出力信号(図５の破線)と第３ＬＰＦ回路１２２３の出力信号(図５の点線)の相対的な相違が大きいので、選択回路１２４１は３番目に高いカットオフ周波数に設定された第３ＬＰＦ回路１２２３の出力のレート変換比(図５の点線)を選択する選択信号をセレクタ１２４２に供給する。従って、レート変換比調整回路１２３の出力のレート変換比(図５の実線)は、第３ＬＰＦ回路１２２３の出力(図５の点線)で決定される。
【０１１５】
従って、図５の破線部分(３)に示したように、入力側のサンプリング・クロック信号の周波数変動によるレート変換比演算回路１２の入出力レート比検出回路１２１の出力のレート変換比の急激な変化(図５の二点鎖線)に、レート変換比調整回路１２３の出力のレート変換比(図５の実線)が追従することが可能となる。
【０１１６】
以上説明したように、図３と図４と図５とを参照して説明した本発明の実施の形態１によれば、入力側のサンプリング・クロック信号の周波数が変動しても、レート変換比調整回路１２３からレートコンバート回路１１に供給されるレート変換比が高速に追従することが可能となる。その結果、レートコンバート回路１１によるレート変換処理の動作が不足もしくは超過することはなくなって、レートコンバート回路１１の内部のＦＩＦＯメモリのオーバーフローもしくはアンダーフローが発生するを防止することが可能となる。
【０１１７】
《ＬＰＦの構成》
図６は、図４に示した本発明の実施の形態１による半導体集積回路１００のレート変換比演算回路１２のレート比ＬＰＦ処理回路１２２の第１ＬＰＦ回路１２２１と第２ＬＰＦ回路１２２２と第３ＬＰＦ回路１２２３の構成を示す図である。
【０１１８】
図６に示すように、レート比ＬＰＦ処理回路１２２の第１ＬＰＦ回路１２２１と第２ＬＰＦ回路１２２２と第３ＬＰＦ回路１２２３とは、それぞれトランスバーサル型ＦＩＲデジタルフィルタによって構成される。すなわち、第１ＬＰＦ回路１２２１と第２ＬＰＦ回路１２２２と第３ＬＰＦ回路１２２３の各ＬＰＦ回路は、複数の遅延素子Ｄと複数の乗算器Ｍｕｌｔと１個の加算器Ａｄｄとによって構成されている。複数の乗算器Ｍｕｌｔの一方の入力端子には複数の遅延素子Ｄからのデジタル信号が供給され、複数の乗算器Ｍｕｌｔの他方の入力端子には複数の係数が供給され、複数の乗算器Ｍｕｌｔの出力信号は１個の加算器Ａｄｄにより加算される。その結果、各加算器Ａｄｄの出力端子から、各ＬＰＦ回路のデジタルフィルタ出力信号が生成されるものとなる。
【０１１９】
第１ＬＰＦ回路１２２１のカットオフ周波数を１番目に低い周波数に設定するために、第１ＬＰＦ回路１２２１を構成するトランスバーサル型ＦＩＲデジタルフィルタの段数Ｋは最大値に設定される。第２ＬＰＦ回路１２２２のカットオフ周波数を２番目に高い周波数に設定するために、第２ＬＰＦ回路１２２２を構成するトランスバーサル型ＦＩＲデジタルフィルタの段数Ｌは２番目に大きな値に設定される。最後に、第３ＬＰＦ回路１２２３のカットオフ周波数を最高の周波数に設定に設定するために、第３ＬＰＦ回路１２２３を構成するトランスバーサル型ＦＩＲデジタルフィルタの段数Ｍは最小値に設定される。従って、段数Ｋ、Ｌ、Ｍには、Ｋ＞Ｌ＞Ｍの関係が成立する。
【０１２０】
図７は、図６に示すレート比ＬＰＦ処理回路１２２でカットオフ周波数がそれぞれ低周波数と中間周波数と高周波数とに設定される第１ＬＰＦ回路１２２１と第２ＬＰＦ回路１２２２と第３ＬＰＦ回路１２２３を実現するために複数の乗算器Ｍｕｌｔに供給する係数の設定方法を示す図である。
【０１２１】
図７の上部には、時間＝ゼロで、振幅が“０”から“１”に変化するインパルス信号が示されている。
【０１２２】
図７の下部には、図７の上部に示したインパルス信号が並列に供給される第１ＬＰＦ回路１２２１と第２ＬＰＦ回路１２２２と第３ＬＰＦ回路１２２３の係数の関係が示されている。第１ＬＰＦ回路１２２１と第２ＬＰＦ回路１２２２と第３ＬＰＦ回路１２２３でローパスフィルタ特性を実現するために、インパルス応答の積分特性が設定される。
【０１２３】
第３ＬＰＦ回路１２２３のカットオフ周波数を最高周波数に設定に設定するために、第３ＬＰＦ回路１２２３の複数の乗算器Ｍｕｌｔの他方の入力端子に供給される複数の係数Ｃ０、Ｃ１、Ｃ２…ＣＭ−１、ＣＭの値は相対的に大きな係数値に設定される。その結果、第３ＬＰＦ回路１２２３はインパルス応答において相対的に小さな時定数の積分特性が実現されるので、第３ＬＰＦ回路１２２３のカットオフ周波数を最高周波数に設定に設定することが可能となる。また、第３ＬＰＦ回路１２２３では、デジタルフィルタ出力信号が飽和するのに必要なトランスバーサル型ＦＩＲデジタルフィルタの段数Ｍは最小値となる。尚、複数の係数Ｃ０、Ｃ１、Ｃ２…ＣＭ−１、ＣＭの間隔時間は、４８ｋＨｚの出力側のサンプリング・クロック周波数で決定される。
【０１２４】
第２ＬＰＦ回路１２２２のカットオフ周波数を中間周波数に設定に設定するために、第２ＬＰＦ回路１２２２の複数の乗算器Ｍｕｌｔの他方の入力端子に供給される複数の係数Ｂ０、Ｂ１、Ｂ２…ＢＬ−１、ＢＬの値は相対的に中間的な係数値に設定される。その結果、第２ＬＰＦ回路１２２２はインパルス応答において相対的に中間的な時定数の積分特性が実現されるので、第２ＬＰＦ回路１２２２のカットオフ周波数を中間周波数に設定に設定することが可能となる。また、第２ＬＰＦ回路１２２２では、デジタルフィルタ出力信号が飽和するのに必要なトランスバーサル型ＦＩＲデジタルフィルタの段数Ｌは中間値となるものである。
【０１２５】
第１ＬＰＦ回路１２２１のカットオフ周波数を最低周波数に設定に設定するために、第１ＬＰＦ回路１２２１の複数の乗算器Ｍｕｌｔの他方の入力端子に供給される複数の係数Ａ０、Ａ１、Ａ２…ＡＫ−１、ＡＫの値は相対的に小さな係数値に設定される。その結果、第１ＬＰＦ回路１２２１はインパルス応答において相対的に大きな時定数の積分特性が実現されるので、第１ＬＰＦ回路１２２１のカットオフ周波数を最低周波数に設定に設定することが可能となる。また、第１ＬＰＦ回路１２２１では、デジタルフィルタ出力信号が飽和するのに必要なトランスバーサル型ＦＩＲデジタルフィルタの段数Ｋは最大値となるものである。
【０１２６】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２７】
例えば、本発明の半導体集積回路は、米国またはヨーロッパでのデジタルテレビジョン放送の受信だけに限定されるものではなく、その他の地域でのデジタルテレビジョン放送の受信に適用可能であることは言うまでもない。
【符号の説明】
【０１２８】
１００…半導体集積回路
１…サンプリングレートコンバータ
２…デジタル放送ＲＦ信号処理ブロック
３…デジタル／アナログ変換器(ＤＡＣ)
４…サンプリング・クロック生成部
１１…レートコンバート回路
１１１…ＦＩＦＯ
１２…レート変換比演算回路
１２１…入出力レート比検出回路
１２２…レート比ＬＰＦ処理回路
１２２１…第１ＬＰＦ回路
１２２２…第２ＬＰＦ回路
１２２３…第３ＬＰＦ回路
１２２Ｘ…第ＸＬＰＦ回路
１２３…レート変換比調整回路
１２４…レート変換比選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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