(57)【要約】      （修正有）【課題】基板フィードフォワードバイアス構造を用いることによって、トランジスタの閾値電圧を低下させて、電源電圧を低下させ、電力を減少させ、また、大きな調整範囲を持ち、特に低電源電圧で作動するシステムに適用できる二段リング型電圧制御発振器を提供する。【解決手段】ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８及び負荷コンデンサＣＬを含んで、エンドツーエンドのように接続される２つの遅延ユニット、すなわち、二段遅延ユニットを備え、遅延ユニットの遅延時間を調整することにより動作周波数を調整することを特徴とするチップ回路用の超低圧二段リング型電圧制御発振器である。【選択図】図３
0003217818.tif 000002
【実用新案登録請求の範囲】
【請求項１】
チップ回路用の超低圧二段リング型電圧制御発振器であって、
ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８及び負荷コンデンサＣＬを含んでエンドツーエンドのように接続される２つの遅延ユニットを備え、遅延ユニットの遅延時間を調整することで動作周波数を調整することを特徴とする超低圧二段リング型電圧制御発振器。
【請求項２】
ＰＭＯＳトランジスタＭ２、Ｍ４の基板が接地し、ＰＭＯＳトランジスタＭ１、Ｍ３の基板が制御電圧Ｖｃに接続され、ＰＭＯＳトランジスタＭ１、Ｍ３のゲートが接地し、ＰＭＯＳトランジスタＭ１、Ｍ３ソースがＶＤＤ、ＰＭＯＳトランジスタＭ１に接続され、Ｍ３ドレインがＰＭＯＳトランジスタＭ２、Ｍ４のゲートとドレインに接続され、ＮＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６がそれぞれ遅延ユニットの正相と逆相差動入力端になり、ＮＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８のソース・ドレインがそれぞれＮＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６のソース・ドレインに接続され、ＮＭＯＳトランジスタＭ７ゲートがＮＭＯＳトランジスタＭ６のドレインに接続され、ＮＭＯＳトランジスタＭ８のゲートがＮＭＯＳトランジスタＭ５のドレインに接続され、ＮＭＯＳトランジスタＭ５のドレインが逆相出力端、ＮＭＯＳトランジスタＭ６のドレインが正相出力端となり、出力端は負荷コンデンサＣＬに接続され、ＮＭＯＳトランジスタの基板側はバイアス電圧ＶＢに接続されることを特徴とする請求項１に記載の超低圧二段リング型電圧制御発振器。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は発振器の技術分野に関し、具体的には、チップ回路用の超低圧二段リング型電圧制御発振器に関する。
【背景技術】
【０００２】
電圧制御発振器は、アナログ回路とデジタル回路の重要な構成モジュールである。電圧制御発振器は複数種の実施形態があり、従来のＬＣ発振器に比べて、リング型発振器は、チップに占める面積が小さく且つより大きな調整範囲を有する。リング型発振器が二段遅延構成とされると、高周波で作動できるとともに、直交出力を提供できる。
【０００３】
現在のＣＭＯＳプロセスでは、デバイスの安定性を維持するために、フィーチャーサイズと電源電圧が比例的に縮小することが求められる。リング型発振器では、トランジスタが高閾値電圧であるため、０．５Ｖの電源電圧で正常に動作しにくい。ＭＯＳトランジスタの基板が順方向バイアスに接続されることは、トランジスタの閾値電圧を低下させるための有効な方法である。設計時、順方向基板バイアス技術はローカルポジティブフィードバックを有する遅延ユニットに利用される。
【０００４】
従って、従来技術には改善する余裕がある。
【考案の概要】
【考案が解決しようとする課題】
【０００５】
本考案が解決しようとする技術的問題は、従来技術の上記欠点に鑑み、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８及び負荷コンデンサＣＬを含んでエンドツーエンドのように接続される２つの遅延ユニットを備え、遅延ユニットの遅延時間を調整することで動作周波数を調整するチップ回路用の超低圧二段リング型電圧制御発振器を提供することである。
【０００６】
本考案に係る前記超低圧二段リング型電圧制御発振器では、ＰＭＯＳトランジスタＭ２、Ｍ４の基板が接地し、ＰＭＯＳトランジスタＭ１、Ｍ３の基板が制御電圧Ｖｃに接続され、ＰＭＯＳトランジスタＭ１、Ｍ３のゲートが接地し、ＰＭＯＳトランジスタＭ１、Ｍ３ソースがＶＤＤに接続され、ＰＭＯＳトランジスタＭ１、Ｍ３ドレインがＰＭＯＳトランジスタＭ２、Ｍ４のゲートとドレインに接続され、ＮＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６がそれぞれ遅延ユニットの正相及び逆相差動入力端となり、ＮＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８のソース・ドレインがそれぞれＮＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６のソース・ドレインに接続され、ＮＭＯＳトランジスタＭ７ゲートがＮＭＯＳトランジスタＭ６のドレインに接続され、ＮＭＯＳトランジスタＭ８のゲートがＮＭＯＳトランジスタＭ５のドレインに接続され、ＮＭＯＳトランジスタＭ５のドレインが逆相出力端、ＮＭＯＳトランジスタＭ６のドレインが正相出力端となり、出力端は負荷コンデンサＣＬに接続され、ＮＭＯＳトランジスタの基板側はバイアス電圧ＶＢに接続される。
【０００７】
本考案に係るチップ回路用の超低圧二段リング型電圧制御発振器は、以下の有益な効果を有する。順方向基板バイアス構造を用いることによって、トランジスタの閾値電圧を低下させ、電源電圧を低下させて、電力を減少させ、二段構造とされるため、回路構成が簡単で、面積が小さく、実現も集積も容易であり、ＬＣ発振器構造に比べて、二段リング型発振器回路は大きな調整範囲を有する。
【図面の簡単な説明】
【０００８】
以下、図面及び実施例を参照しながら、本考案について更に説明する。図中
【図１】ＭＯＳトランジスタの閾値電圧の基板バイアス電圧に応じた変化の模式図である。
【図２】超低圧二段リング型電圧制御発振器ＶＣＯの構造図である。
【図３】超低圧二段リング型電圧制御発振器の遅延ユニットの構造図である。
【図４】電圧制御発振器周波数の制御電圧に応じた変化の模式図である。
【考案を実施するための形態】
【０００９】
図１に、ＭＯＳトランジスタの閾値電圧の基板バイアス電圧に応じた変化の模式図が示される。順方向基板バイアス技術は、ＭＯＳトランジスタの閾値電圧を効果的に低下できる。
【００１０】
一例として、０．１８ｕｍ  ＲＦ  ＣＭＯＳプロセスでは、ＮＭＯＳとＰＭＯＳトランジスタの閾値電圧が約＋／−０．５Ｖ、電源電圧が０．５Ｖである場合、この閾値電圧は回路の性能を大幅に制限する。順方向バイアスＭＯＳトランジスタの基板は閾値電圧を低下できる。０．１８ｕｍ  ＲＦ  ＣＭＯＳプロセスでは、ディープＮウェルの使用により敏感なアナログ回路と基板とをノイズアイソレーションするため、基板が接続したＮＭＯＳトランジスタでもＰＭＯＳトランジスタでも、順方向基板バイアスにより閾値電圧を低下できる。
【００１１】
順方向基板バイアスのＰＭＯＳトランジスタの閾値電圧（Ｖｔｈｐ）は以下のように表示される。
【００１２】
【数１】
0003217818.tif 000003
|Vthp0|はソース基板電圧（Vsb）が０であるときの|Vthp|、γはボディ効果係数、|φf|はフェルミポテンシャルである。従って、閾値電圧|Vth|はVsbの増加につれて減少し、図１に示されるように、ＰＭＯＳトランジスタの閾値電圧は基板バイアス電圧に応じて変化する。図１から明らかなように、ＰＭＯＳトランジスタの基板バイアス電圧が５００ｍＶから０Ｖにかけて変化するとき、ＰＭＯＳトランジスタの閾値電圧は−５００ｍＶ〜−３６６ｍＶに変化する。ＮＭＯＳトランジスタの基板バイアス電Ｖｃが０Ｖから０．５Ｖにかけて変化するとき、ＮＭＯＳトランジスタの閾値電圧（Ｖｔｈｎ）は５３１ｍＶ〜４２３ｍＶに変化する。それは、ＭＯＳトランジスタの超低電源電圧での作動に対して非常に有効である。
【００１３】
図２は、エンドツーエンドのように接続される２つの同様な遅延ユニットからなる超低圧二段リング型電圧制御発振器ＶＣＯの構造図である。
【００１４】
図３は、超低圧二段リング型電圧制御発振器の遅延ユニットの構造図である。遅延ユニットはＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８及び負荷コンデンサＣＬを備える。本考案によるリング型発振器は、具体的に実施するとき、０．１８  ｕｍ  ＲＦプロセスに応じて設計される。ＰＭＯＳトランジスタＭ２、Ｍ４の基板が接地し、ＰＭＯＳトランジスタＭ１、Ｍ３の基板が制御電圧Ｖｃに接続され、ＰＭＯＳトランジスタＭ１、Ｍ３のゲートが接地し、ＰＭＯＳトランジスタＭ１、Ｍ３ソースがＶＤＤに接続され、ＰＭＯＳトランジスタＭ１、Ｍ３ドレインがＰＭＯＳトランジスタＭ２、Ｍ４のゲートとドレインに接続され、ＮＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６がそれぞれ遅延ユニットの正相と逆相差動入力端となり、ＮＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８のソース・ドレインがそれぞれＮＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６のソース・ドレインに接続され、ＮＭＯＳトランジスタＭ７ゲートがＮＭＯＳトランジスタＭ６のドレインに接続され、ＮＭＯＳトランジスタＭ８のゲートがＮＭＯＳトランジスタＭ５のドレインに接続され、ＮＭＯＳトランジスタＭ５のドレインは逆相出力端、ＮＭＯＳトランジスタＭ６のドレインは正相出力端となり、出力端は負荷コンデンサＣＬに接続され、ＮＭＯＳトランジスタの基板側はバイアス電圧ＶＢに接続される。
【００１５】
図４は、電圧制御発振器の周波数の制御電圧変化に応じた模式図である。図４には、制御電圧の変化時の電圧制御発振器の周波数変化範囲が示される。図４から明らかなように、制御電圧Ｖｃが０Ｖから０．５Ｖにかけて変化するとき、該ＶＣＯの動作周波数の調整範囲は３９２ＭＨｚ−８８ＭＨｚであり、ＶＣＯゲインは−６０８ＭＨｚ／Ｖである。
【００１６】
本考案では、以上の実施例の設計によれば、順方向基板バイアス構造とされることができ、トランジスタの閾値電圧を低下させて、電源電圧を低下させ、電力を減少させ、二段構造とされるため、回路構成が簡単で、面積が小さく、実現も集積も容易である。
【００１７】
本考案は、特定実施例に基づいて説明したが、当業者であれば、本考案の範囲を逸脱せずに、各種変化や同等置換が可能であることが理解すべきである。また、本考案の技術を用いる特定の場合に応じて、保護範囲内で本考案について各種の修正を行ってもよい。従って、本考案は、開示された特定実施例に制限されず、実用新案登録請求の範囲に属するすべての実施例を含む。
【図１】
0003217818.tif 000004
【図２】
0003217818.tif 000005
【図３】
0003217818.tif 000006
【図４】
0003217818.tif 000007
【手続補正書】
【提出日】平成30年7月5日(2018.7.5)
【手続補正１】
【補正対象書類名】実用新案登録請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【実用新案登録請求の範囲】
【請求項１】
チップ回路用の超低圧二段リング型電圧制御発振器であって、
ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、ＮＭＯＳトンネルＭ５、Ｍ６、Ｍ７、Ｍ８及び負荷コンデンサＣＬを含んでエンドツーエンドのように接続される２つの遅延ユニットを備え、遅延ユニットの遅延時間を調整することで作動周波数を調整し、
ＰＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ４の基板がそれぞれ接地し、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３の基板がそれぞれ制御電圧Ｖｃに接続され、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３のグリッドがそれぞれ接地し、ＰＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ３及びＰＭＯＳトランジスタＭ４のソースがそれぞれＶＤＤに接続され、ＰＭＯＳトランジスタＭ１のドレインがＰＭＯＳトランジスタＭ２のグリッドとドレインに接続され、ＰＭＯＳトランジスタＭ３のドレインがＰＭＯＳトランジスタＭ４のグリッドとドレインに接続され、ＮＭＯＳトランジスタＭ５のグリッドが遅延ユニットの正相差動入力端になり、ＮＭＯＳトランジスタＭ６のグリッドが遅延ユニットの逆相差動入力端になり、ＮＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８のソースがＮＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６のソースに接続され且つＧＮＤに接続され、ＮＭＯＳトランジスタＭ７のドレインがＮＭＯＳトランジスタＭ５のドレインに接続され、ＮＭＯＳトランジスタＭ８のドレインがＮＭＯＳトランジスタＭ６のドレインに接続され、ＮＭＯＳトランジスタＭ７のグリッドがＮＭＯＳトランジスタＭ６のドレインに接続され、ＮＭＯＳトランジスタＭ８のグリッドがＮＭＯＳトランジスタＭ５のドレインに接続され、ＮＭＯＳトランジスタＭ５のドレインが逆相出力端としてＰＭＯＳトランジスタＭ１のドレインに接続され且つ負荷コンデンサＣＬに接続され、ＮＭＯＳトランジスタＭ６のドレインが正相出力端としてＰＭＯＳトランジスタＭ３のドレインに接続され且つ負荷コンデンサＣＬに接続され、ＮＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ７及びＮＭＯＳトランジスタＭ８の基板側はバイアス電圧ＶＢに接続されることを特徴とするチップ回路用の超低圧二段リング型電圧制御発振器。