(57)【要約】【課題】  簡単な構成でありながら、ビット誤りの検出や訂正が可能な非同期シリアル通信におけるビット誤りの検出装置およびこのビット誤りの検出装置を備えた材料試験機を提供する。【解決手段】  受信信号が送信信号の１ビット分の長さをすすむ間に受信信号に対してｎ回データの読取を行うことにより受信信号がオンであるかオフであるかのデータをｎ個取得する複数回読取回路と、複数回読取回路で読取をおこなったｎ個のデータが、全てオンまたは全てオフであるか、ｎ個のデータにオンとオフとが混在しているかよりビット誤りを判定する誤り判定回路と、ｎ個のデータのうちのオンとなったデータの個数とオフとなったデータの個数からｎ個のデータの一部を訂正する誤り訂正回路とを備える。【選択図】        図２
0003160775.tif 000002
【実用新案登録請求の範囲】
【請求項１】
送信信号に対する受信信号のビット誤りを検出する非同期シリアル通信におけるビット誤りの検出装置であって、
ｎを自然数としたときに、
前記受信信号が前記送信信号の１ビット分の長さをすすむ間に、前記受信信号に対してｎ回データの読取を行うことにより、受信信号がオンであるかオフであるかのデータをｎ個取得する複数回読取回路と、
前記複数回読取回路で読取をおこなった前記ｎ個のデータが、全てオンまたは全てオフであるか、前記ｎ個のデータにオンとオフとが混在しているかよりビット誤りを判定する誤り判定回路と、
を備えたことを特徴とする非同期シリアル通信におけるビット誤りの検出装置。
【請求項２】
請求項１に記載の非同期シリアル通信におけるビット誤りの検出装置において、
前記誤り判定回路が、前記ｎ個のデータにオンとオフとが混在していると判定した場合に、前記ｎ個のデータのうちのオンとなったデータの個数とオフとなったデータの個数から、前記ｎ個のデータの一部を訂正する誤り訂正回路をさらに備える非同期シリアル通信におけるビット誤りの検出装置。
【請求項３】
請求項２に記載の非同期シリアル通信におけるビット誤りの検出装置において、
前記誤り訂正回路は、前記ｎ個のデータにオンとオフとが混在していると判定した場合に、前記ｎ個のデータのうち、オンとなったデータの数またはオフとなったデータの数が多い方のデータに、少ない方のデータを一致させるように訂正する非同期シリアル通信におけるビット誤りの検出装置。
【請求項４】
請求項２または請求項３に記載の非同期シリアル通信におけるビット誤りの検出装置において、
前記複数回読取回路は、ｎビットのシフトレジスタから構成され、前記誤り判定回路および前記誤り訂正回路は、デコーダより構成される非同期シリアル通信におけるビット誤りの検出装置。
【請求項５】
試験片に生じる変位または試験片に付与される試験力を測定するセンサと、このセンサによる測定結果を受信する制御部とを有する材料試験機において、
前記センサと制御部との間に、請求項１乃至請求項４のいずれかに記載の非同期シリアル通信におけるビット誤りの検出装置を備えたことを特徴とする材料試験機。
【考案の詳細な説明】
【技術分野】
【０００１】
この考案は、非同期シリアル通信におけるビット誤りの検出装置およびこのビット誤りの検出装置を備えた材料試験機に関する。
【背景技術】
【０００２】
試験片に対して材料試験を実行する材料試験機は、例えば、テーブル上に一対のねじ棹を互いに同期して回転自在に支持するとともに、それらのねじ棹にナットを介してクロスヘッドの両端部を支持した構成を有する。そして、モータの回転により一対のねじ棹を互いに同期して回転させることにより、クロスヘッドを一対のねじ棹に沿って移動させる。クロスヘッドとテーブルとには、それぞれつかみ具などの治具が連結されている。そして、これら一対のつかみ具などの治具により試験片の両端を把持した状態で、クロスヘッドを移動させることにより、試験片に対して試験力を加えるように構成されている。
【０００３】
このような材料試験機においては、試験片に作用する試験力はロードセルによって検出される。また、試験片における標点間の距離の変位量は、変位計により測定される。ロードセルにより測定された試験力のデータと変位計により測定された変位量のデータとは、装置全体を制御する制御部に取り込まれる（特許文献１参照）。
【０００４】
このような材料試験機においては、ロードセルや変位計等のセンサと制御部との間、より詳細には、センサアンプとセンサアンプコントローラの間や、センサアンプコントローラと制御部との間では、非同期シリアル通信によりデータが転送されている。
【０００５】
このような材料試験機におけるデータ通信時には、材料試験における正確性を期すため、ビット誤り（ビットエラー）の検出や、その訂正を行うことが好ましい。従来の非同期シリアル通信においてビット誤りの検出や訂正を行うためには、例えば、パリティチェックやＣＲＣ符号等のように、送信データにビット誤りの検出・訂正情報を混ぜ込む手法が採用されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２１８８０９号公報
【考案の概要】
【考案が解決しようとする課題】
【０００７】
送信データにビット誤りの検出・訂正情報を混ぜ込むためには、送信側にエンコード回路を配置するとともに、受信側にデコード回路を配置する必要があることから、装置構成が複雑となる。特に、検出および訂正可能なビット誤りの数が増えるほど、回路構成が複雑になるという問題が生ずる。
【０００８】
この考案は上記課題を解決するためになされたものであり、簡単な構成でありながら、ビット誤りの検出や訂正が可能な非同期シリアル通信におけるビット誤りの検出装置およびこのビット誤りの検出装置を備えた材料試験機を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１に記載の考案は、送信信号に対する受信信号のビット誤りを検出する非同期シリアル通信におけるビット誤りの検出装置であって、ｎを自然数としたときに、前記受信信号が前記送信信号の１ビット分の長さをすすむ間に、前記受信信号に対してｎ回データの読取を行うことにより、受信信号がオンであるかオフであるかのデータをｎ個取得する複数回読取回路と、前記複数回読取回路で読取をおこなった前記ｎ個のデータが、全てオンまたは全てオフであるか、前記ｎ個のデータにオンとオフとが混在しているかよりビット誤りを判定する誤り判定回路とを備えたことを特徴とする。
【００１０】
請求項２に記載の考案は、請求項１に記載の考案において、前記誤り判定回路が、前記ｎ個のデータにオンとオフとが混在していると判定した場合に、前記ｎ個のデータのうちのオンとなったデータの個数とオフとなったデータの個数から、前記ｎ個のデータの一部を訂正する誤り訂正回路をさらに備える。
【００１１】
請求項３に記載の考案は、請求項２に記載の考案において、前記誤り訂正回路は、前記ｎ個のデータにオンとオフとが混在していると判定した場合に、前記ｎ個のデータのうち、オンとなったデータの数またはオフとなったデータの数が多い方のデータに、少ない方のデータを一致させるように訂正する。
【００１２】
請求項４に記載の考案は、請求項２または請求項３に記載の考案において、前記複数回読取回路は、ｎビットのシフトレジスタから構成され、前記誤り判定回路および前記誤り訂正回路は、デコーダより構成される。
【００１３】
請求項５に記載の考案は、試験片に生じる変位または試験片に付与される試験力を測定するセンサと、このセンサによる測定結果を受信する制御部とを有する材料試験機において、前記センサと制御部との間に、請求項１乃至請求項４のいずれかに記載の非同期シリアル通信におけるビット誤りの検出装置を備えたことを特徴とする。
【考案の効果】
【００１４】
請求項１に記載の考案によれば、受信側に複数回読取回路と誤り判定回路を配設するという簡易な構成により、送信データの長さにかかわらず、ビット誤りを正確に検出することが可能となる。
【００１５】
請求項２に記載の考案によれば、受信側に配設した簡易な誤り訂正回路により、送信データの長さにかかわらず、ビット誤りを正確に訂正することが可能となる。
【００１６】
請求項３に記載の考案によれば、受信側に配設した簡易な誤り訂正回路により、送信データの長さにかかわらず、ビット誤りを容易かつ正確に訂正することが可能となる。
【００１７】
請求項４に記載の考案によれば、ビット誤りの検出と、その訂正とを、簡易な回路で実行することが可能となる。
【００１８】
請求項５に記載の考案によれば、材料試験機においてセンサにより測定したデータを、正確に制御部に取り込むことが可能となる。
【図面の簡単な説明】
【００１９】
【図１】この考案に係る非同期シリアル通信におけるビット誤りの検出装置２５を適用した材料試験機の概要図である。
【図２】この考案に係るビット誤りの検出装置２５によるビット誤りの検出動作の基本的な考え方を示す説明図である。
【図３】受信信号に対する読取回数ｎと、そのときの検出可能な誤り個数および訂正可能な誤り個数との関係を示す表である。
【図４】この考案に係るビット誤りの検出装置２５を示すブロック図である。
【図５】デコーダ４３を示すブロック図である。
【考案を実施するための形態】
【００２０】
以下、この考案の実施の形態を図面に基づいて説明する。まず、この考案を適用する材料試験機の構成について説明する。図１は、この考案に係る非同期シリアル通信におけるビット誤りの検出装置２５を適用した材料試験機の概要図である。
【００２１】
この材料試験機は、テーブル１６と、このテーブル１６上に鉛直方向を向く状態で回転可能に立設された一対のねじ棹１１、１２と、これらのねじ棹１１、１２に沿って移動可能なクロスヘッド１３と、このクロスヘッド１３を移動させて試験片１０に対して試験力を付与するための負荷機構３０とを備える。
【００２２】
クロスヘッド１３は、一対のねじ棹１１、１２に対して、図示を省略したナットを介して連結されている。各ねじ棹１１、１２の下端部には、負荷機構３０におけるウォーム減速機３２、３３が連結されている。このウォーム減速機３２、３３は、負荷機構３０の駆動源であるサーボモータ３１と連結されており、サーボモータ３１の回転がウォーム減速機３２、３３を介して、一対のねじ棹１１、１２に伝達される構成となっている。サーボモータ３１の回転によって、一対のねじ棹１１、１２が同期して回転することにより、クロスヘッド１３は、これらのねじ棹１１、１２に沿って昇降する。
【００２３】
クロスヘッド１３には、試験片１０の上端部を把持するための上つかみ具２１が付設されている。一方、テーブル１６には、試験片１０の下端部を把持するための下つかみ具２２が付設されている。引っ張り試験を行う場合には、試験片１０の両端部をこれらの上つかみ具２１および下つかみ具２２により把持した状態で、クロスヘッド１３を上昇させることにより、試験片１０に試験力（引張荷重）を負荷する。
【００２４】
このときに、試験片１０に作用する試験力はロードセル１４によって検出され、制御部２３に入力される。また、試験片１０における標点間の距離の変位量は、変位計１５により測定される。この変位計１５による変位量の測定値は、アンプを内蔵したアンプコントローラ２４を介して、制御部２３に入力される。制御部２３はコンピュータやシーケンサーおよびこれらの周辺機器によって構成されており、ロードセル１４および変位計１５からの試験力データおよび変位量データを取り込んでデータ処理を実行する。また、サーボモータ３１は、この制御部２３により、フィードバック制御される。
【００２５】
このような材料試験機においては、アンプコントローラ２４から制御部２３へは、非同期シリアル通信でデータが転送される。このとき、この材料試験機においては、材料試験における正確性を期すため、ビット誤り（ビットエラー）の検出や、その訂正を行うことが好ましい。このため、この材料試験機においては、アンプコントローラ２４と制御部２３との間に、この考案に係るビット誤りの検出装置２５が配設されている。
【００２６】
なお、このビット誤りの検出装置２５を、アンプを内蔵したアンプコントローラ２４と制御部２３との間に配設するかわりに、アンプコントローラ２４におけるアンプとアンプの制御回路との間に配設してもよい。
【００２７】
次にこの考案に係るビット誤りの検出装置２５の構成について説明する。
【００２８】
最初に、この考案に係るビット誤りの検出装置２５によるビット誤りの検出動作の基本的な考え方について説明する。図２は、この考案に係るビット誤りの検出装置２５によるビット誤りの検出動作の基本的な考え方を示す説明図である。
【００２９】
この図に示すように、受信側でスタートビット（ＳＴＸ）を検出した後、受信信号が送信信号の１ビット分の長さをすすむ間に、受信信号に対してｎ回（この実施形態においては４回）データの読取を行う。この場合には、図２（ａ）に示すように、データの読取にエラーが生じていない状態では、読み取られたデータはｎ回（４回）とも１（オン）か０（オフ）となるはずである。一方、図２（ｂ）に示すように、データの読取にエラーが生じたときには、ｎ個の読取データのうちの一部がオンとなり、一部がオフとなる。図２（ｂ）は、オンが１回、オフが３回となった状態を示している。
【００３０】
このようにｎ個の読取データの全てがオンまたはオフとはならず、ｎ個のデータにオンとオフとが混在していた場合には、読取結果に誤差が生じたことになる。このため、ビット誤りが生じていると判断することができる。この場合に、この時点で処理を終了して、誤り判定結果としてのエラー信号を送信してもよい。
【００３１】
但し、この実施形態に係るビット誤りの検出装置２５においては、ｎ個の読取データの全てがオンまたはオフとはならず、ｎ個のデータにオンとオフとが混在していた場合には、ｎ個のデータのうちのオンとなったデータの個数とオフとなったデータの個数から、受信信号がオンであるかオフであるかを判定するようにしている。より具体的には、受信信号がオンであるかオフであるかは、ｎ個のデータのうち、オンとなったデータの数またはオフとなったデータの数が多い方と一致すると判定している。そして、この判定結果に基づいて、ｎ個のデータのうちの一部のデータが訂正される。
【００３２】
図２（ｂ）に示す場合には、４個のデータのうち、３個のデータがオフとなり、１個のデータがオンとなっている。このため、この１ビットのデータは、オフであると判定することができる。そして、ｎ個のデータにオンとオフとが混在していた場合であっても、オフとなったデータの個数の方が多いことから、オンとなったデータは誤りであると判定し、これを訂正した１ビットのデータはオフであるという信号を送信する。これにより、ビット誤りを容易に訂正することが可能となる。
【００３３】
図３は、上述した受信信号に対する読取回数ｎと、そのときの検出可能な誤り個数および訂正可能な誤り個数との関係を示す表である。
【００３４】
この図３に示すように、読取回数が１回の場合には、誤りの判定と誤りの訂正を行うことはできない。読取回数が２回となると、それらの２個のデータが一致しているか否かで誤りの判定を行うことが可能となる。但し、この場合には、誤りの訂正を行うことはできない。読取回数が３回となると、３個の読取データの全てがオンまたはオフとはならず、３個のデータにオンとオフとが混在していた場合に、誤りを判定することが可能となる。そして、この場合には、オンとオフとが混在する３個の読取データのうち、２個が一致した方が正しいデータであるとして、誤りを訂正することが可能となる。
【００３５】
読取回数が５回の場合には、５個の読取データのうち最大２個の誤りがあった場合にも誤りを判定することができ、最大２個の読取データを訂正することが可能となる。同様に、読取回数が２ｋ−１回の場合には、２ｋ−１個の読取データのうち最大ｋ−１個の誤りがあった場合にも誤りを判定することができ、最大ｋ−１個の読取データを訂正することが可能となる。また、読取回数が２ｋ回の場合には、２ｋ個の読取データのうち最大ｋ個の誤りがあった場合にも誤りを判定することができ、最大ｋ−１個の読取データを訂正することが可能となる。なお、ｋは自然数である。
【００３６】
次に、上述した動作を実行するための具体的な構成について説明する。図４は、この考案に係るビット誤りの検出装置２５を示すブロック図であり、図５は、そのデコーダ４３を示すブロック図である。
【００３７】
図４に示すように、このビット誤りの検出装置２５は、ＲＳ−２３２Ｃ、ＲＳ−４８５、ＬＶＤＳあるいは光ファイバなどから構成されるレシーバ４１と、受信信号に対してｎ回データの読取を行う複数回読取回路として機能するｎビットシフトレジスタ４２と、ｎ個のデータに基づいてビット誤りを判定する誤り判定回路およびｎ個のデータのうちのオンとなったデータの個数とオフとなったデータの個数からｎ個のデータの一部を訂正する訂正回路として機能するデコーダ４３と、ｍビットシフトレジスタ４４と、ｍビットレジスタ４５とを備える。また、図５に示すように、デコーダ４３は、誤り検出部５１と、誤り判定部５２と、誤り訂正部５３とから構成される。
【００３８】
図１に示すアンプコントローラ２４から送信された非同期シリアル信号は、ビット誤りの検出装置２５におけるレシーバ４１に入力される。レシーバ４１では、このシリアル信号を１ビットの信号としてｎビットシフトレジスタ４２に入力される。
【００３９】
また、レシーバ４１からの１ビットの信号は、タイミング検出回路４６にも入力され、タイミング信号が作成される。タイミング検出回路４６からｎビットシフトレジスタ４２には、レシーバ４１に入力されたシリアル信号のｎ倍の周波数の信号がタイミング信号として入力される。タイミング検出回路４６からデコーダ４３およびｍビットシフトレジスタ４４には、レシーバ４１に入力されたシリアル信号と同じ周波数の信号がタイミング信号として入力される。さらに、タイミング検出回路４６からｍビットレジスタ４５には、レシーバ４１に入力されたシリアル信号のフレーム周波数の信号がタイミング信号として入力される。
【００４０】
ｎビットシフトレジスタ４２は、レシーバ４１から入力された１ビットの信号を、ｎビットの信号としてデコーダ４３に入力する。このときには、上述したように、受信信号が送信信号の１ビット分の長さをすすむ間に、受信信号に対してｎ回データの読取が行われる。
【００４１】
デコーダ４３に入力されたｎビットの信号に対しては、上述したように、図５に示す誤り検出部５１によりそのオンとオフとが確認され、誤り判定部５２においてｎ個のデータにオンとオフとが混在しているか否かにより誤りが判定され、誤り訂正部５３においてｎ個のデータのうち一部のデータが訂正される。誤り判定部５２による誤りの判定結果と、誤り訂正部５３による誤りの訂正結果は、デコーダ４３より図１に示す制御部２３に送信される。
【００４２】
誤りを検出され、訂正された信号は、１ビットの信号としてｍビットシフトレジスタ４４に送信され、レシーバ４１に入力されたシリアル信号と同一の周波数で８ビットの信号として記録される。この８ビットの信号は、ｍビットレジスタ４５に送信され、８ビット分の情報がひとまとめにして受信結果とされ、図１に示す制御部２３に送信される。
【００４３】
以上のように、この考案に係るビット誤りの検出装置２５によれば、受信側に複数回読取回路として機能するｎビットシフトレジスタ４２と、誤り判定回路および誤り訂正回路として機能するデコーダ４３とを配設するという簡易な構成により、ビット誤りの検出とその訂正を実行することが可能となる。このとき、ビット誤りの検出と訂正とは、１ビットごとに独立して行われることから、ビット誤りの検出と訂正とを行える範囲は、送信データ長に依存しないため、送信データが長い場合においても、同一の構成によりそのビット誤りの検出と訂正とを実行することが可能となる。
【００４４】
なお、上述した実施形態においては、ｎ個の読取データの全てがオンまたはオフとはならず、ｎ個のデータにオンとオフとが混在していた場合には、ｎ個のデータが、ｎ個のデータのうちオンとなったデータの数またはオフとなったデータの数が多い方となるように、ｎ個のデータのうちの一部のデータを訂正している。しかしながら、ｎ個のデータにオンとオフとが混在していた場合に、オンまたはオフの割合が一定以上の場合のみ、ｎ個のデータの一部を訂正するようにし、それ以外の場合には、訂正は行わずに単にエラー信号を送信するようにしてもよい。
【符号の説明】
【００４５】
１０      試験片
１４      ロードセル
２１      上つかみ具
２２      下つかみ具
２３      制御部
２４      アンプコントローラ
２５      ビット誤りの検出装置
４１      レシーバ
４２      ｎビットシフトレジスタ
４３      デコーダ
４４      ｍビットシフトレジスタ
４５      ｍビットレジスタ
５１      誤り検出部
５２      誤り判定部
５３      誤り訂正部 
【図１】
0003160775.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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