(57)【要約】      （修正有）【課題】データの信頼性を向上可能な半導体記憶装置を提供する。【解決手段】ｍ個のページ（ｍは自然数）を含むメモリセルアレイと、書き込み動作を制御する制御回路とを備え、ｎ番目のページ（１≦ｎ≦ｍを満たす自然数）のメモリセルに書き込み動作で、（ｎ＋１）番目からｍ番目のページのメモリセルが消去状態とは異なる閾値を有するデータを保持するとき、前記制御回路は、フェイルを出力する。【選択図】図３
2013025827.tif 000002
【特許請求の範囲】
【請求項１】
ｍ個のページ（ｍは自然数）を含むメモリセルアレイと、
書き込み動作を制御する制御回路と
を備え、
ｎ番目のページ（１≦ｎ≦ｍを満たす自然数）のメモリセルに書き込み動作で、（ｎ＋１）番目からｍ番目のページのメモリセルが消去状態とは異なる閾値を有するデータを保持するとき、前記制御回路は、フェイルを出力することを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、前記書き込み動作前に、前記（ｎ＋１）番目から前記ｍ番目のページのメモリセルが前記データを保持するか否かを検知する動作を行うことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ｎ番目のページのメモリセルに前記書き込み動作で、前記（ｎ＋１）番目から前記ｍ番目のページのメモリセルが前記データを保持しないとき、
前記制御回路は、前記ｎ番目のページのメモリセルに前記書き込み動作を行うことを特徴とする請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記（ｎ＋１）番目から前記ｍ番目のページのうち複数のページを選択して、前記（ｎ＋１）番目から前記ｍ番目のページのメモリセルが前記データを保持するか否かを一括して検知する動作を行うことを特徴とする請求項３記載の半導体記憶装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
複数のブロックを一括して消去可能なＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、一般的に、プログラム区間、検証区間を有するプログラムループを通じてプログラムされる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２０８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、データの信頼性を向上可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置によれば、ｍ個のページ（ｍは自然数）を含むメモリセルアレイと、書き込み動作を制御する制御回路とを備え、ｎ番目のページ（１≦ｎ≦ｍを満たす自然数）のメモリセルに書き込み動作で、（ｎ＋１）番目からｍ番目のページのメモリセルが消去状態とは異なる閾値を有するデータを保持するとき、前記制御回路は、フェイルを出力することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置を示すブロック図。
【図２】第１実施形態のメモリセルの閾値分布を示す図。
【図３】第１実施形態の制御部の書き込み動作を示すフローチャート図。
【図４】第２実施形態の制御部の書き込み動作を示すフローチャート図。
【図５】第３実施形態の制御部の書き込み動作を示すフローチャート図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００８】
［半導体記憶装置の構成］
第１の実施形態に係る半導体記憶装置について、図１のブロック図を用いて説明する。
【０００９】
１．全体構成
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデータ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ドライバ回路７、センスアンプ８を有する。
【００１０】
１−１．メモリセルアレイ１の構成例について  
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮＤストリング１１の各々は、例えば６４個のメモリセルＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
【００１１】
メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１２】
メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリセルＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
【００１３】
またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１４】
同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ１〜ＢＬ（ｎ＋１）に共通接続される。以下、ビット線ＢＬ１〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００１５】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位で一括してデータが消去される。
【００１６】
１−２．メモリセルＭＴの閾値分布について  
図２を用いて上記メモリセルＭＴの閾値分布について説明する。図２は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルＭＴの数を示したグラフである。
【００１７】
図示するように、各々のメモリセルＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルＭＴは、閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータを保持できる。
【００１８】
メモリセルＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能とされている。メモリセルＭＴは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。
【００１９】
１−３．ロウデコーダ２について  
図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。このブロックデコーダ２０は、ブロックＢＬＫごとに設けられる。図３に示すように、ブロックデコーダ２０それぞれは、ラッチ回路を有する。このラッチ回路は、ブロックデコーダ２０それぞれに対応するブロックＢＬＫが不良ブロックであるか否かを示すデータを保持する。ブロックデコーダ２０からブロック選択信号が転送トランジスタ２１乃至２３に転送される。これにより、転送トランジスタ２１乃至２３はオン状態となる。これにより、ブロックデコーダ２０から与えられるブロック選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ転送する。
【００２０】
また、ロウデコーダ２は、制御部６から与えられたロウアドレスをデコードして、その結果に基づいて、選択されたブロック内の複数のワード線ＷＬのうち所望のワード線ＷＬを選択する。
【００２１】
１−４．ドライバ回路３について
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備える。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。
【００２２】
セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベルであった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。
【００２３】
また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択
ブロックＢＬＫのセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み
出し時、データのベリファイ時に、セレクトゲート線ＳＧＳ１を介して、例えば信号ｓｇｓを選択トランジスタＳＴ２のゲートに転送する。なお、信号ｓｇｓは、その信号が“Ｌ”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。
【００２４】
１−４．電圧発生回路４について
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路３に供給する。
【００２５】
１−５．データ入出力回路５について
データ入出力回路５は、図示せぬＩ／Ｏ端子を介して外部のホストから供給されたアドレス（ロウアドレス、カラムアドレス、ブロックアドレス；ロウアドレスとカラムアドレスを合わせてページアドレスとも呼ぶ）及びコマンドを制御部６に出力する。また、データ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出力する。
【００２６】
また、メモリセルアレイ１から読み出されたデータをホストに出力する際、データ入出力回路５は、制御部６の制御に基づき、センスアンプ８によって増幅されたデータを、データ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストに出力する。
【００２７】
１−６．制御部６について
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路５を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号、及びロウ選択信号を生成する。
【００２８】
制御部６は、前述したブロック選択信号、ロウ選択信号をロウデコーダ２に出力する。また、制御部６はカラム選択信号をカラムデコーダ（図示略）に出力する。カラム選択信号とは、センスアンプ８のカラム方向を選択する信号である。
【００２９】
また、制御部６には、半導体記憶装置に接続されたメモリコントローラから供給された制御信号が与えられる。制御部６は供給された制御信号により、Ｉ／Ｏ端子を介してホストからデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを区別する。
【００３０】
１−７．センスアンプ８について
センスアンプ８は、データの読み出し時にメモリセルＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。具体的には、ビット線ＢＬを所定の電圧にプリチャージした後、ロウデコーダ２により選択されたＮＡＮＤストリング１１によってビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ８でビット線ＢＬの電圧を増幅してメモリセルＭＴの有するデータをセンスする。
【００３１】
また、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
【００３２】
１−８．カラムデコーダついて
カラムデコーダ（図示略）は、制御部６から与えられたカラムアドレスをデコードして、カラム選択信号をセンスアンプ８に出力する。このカラム選択信号に基づいて、センスアンプ８内の所望のラッチ回路を選択する。
【００３３】
１−９．アドレスバッファについて
アドレスバッファ（図示略）は、制御部６に入力されたアドレスを保持する機能を有する。なお、本実施形態の半導体記憶装置では、アドレスバッファは制御部６を介してアドレスが供給されるが、これに限定されず、データ入出力回路５から直接アドレスが供給されるようにしてもよい。
【００３４】
［半導体記憶装置の動作方法］
次に、本実施形態の半導体記憶装置の書き込み動作について、図３を用いて説明する。
本実施形態では、制御部６が例えばｎ番目（ｎは自然数を示す）のページにデータを書き込む動作を実行したのちに、制御部６は、消去状態とは異なる閾値電圧を有するメモリセルがｎ番目以降のページに存在するか否かを検知する。
【００３５】
ｎ番目以降のページに、消去状態と異なる閾値電圧を有するメモリセルが存在する場合に、制御部６は、ステータスフェイルを例えば外部のホストに出力し、書き込みができない不良セルであることを通知する。
【００３６】
具体的な本実施形態の書き込み動作について、図３に沿って説明する。図３では、説明の便宜上、ｎ番目のページのメモリセルに“０”データを書き込む例を示したフローチャート図である。
【００３７】
まず、ステップＳ１で、制御部６は、ｎ番目のページのメモリセルに対して“０”データをプログラムする。具体的には、例えばｎ番目のページのメモリセルがワード線ＷＬ２に接続された複数のメモリセルＭＴであるとき、ドライバ回路３３は、図１におけるワード線ＷＬ２にロウデコーダ２を介して書き込み電圧ＶＰＧＭを印加する。ドライバ回路３３は、その他のワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ６３にロウデコーダ２を介して書き込みパス電圧を印加する。制御部６は、センスアンプ８を制御して、ビット線ＢＬにＶｓｓ（“０”データを書き込む場合）を供給する。
【００３８】
なお、書込み禁止の場合、すなわち“１”データを書き込む場合には、ビット線ＢＬにＶＤＤを供給する。
【００３９】
このステップＳ１で、制御部６は、例えばＲＡＭ（図示略）に、検知ページ番号ｍ（ｍは自然数）として、ｎ＋１を保持する。この検知ページ番号ｍは、ステップＳ４、ステップＳ５で用いる、検知用のページ番号である。
【００４０】
ステップＳ２で、制御部６は、ステップＳ１でプログラムされたメモリセルに対して、“０”データを保持するかベリファイを実行する。具体的には、制御部６は、このメモリセルの閾値電圧が所望の規定値を超えているか否かを判定する。具体的には、ワード線ＷＬに所定の電圧（例えば０Ｖ）を与え、ＮＡＮＤストリング１１に電流が流れるか否かを検出する。
【００４１】
制御部６が、ステップＳ２のベリファイでフェイルと判定した場合であって（ステップＳ２、Ｆａｉｌ）、プログラムの回数が半導体記憶装置内（例えば、メモリセルアレイ１のＲＯＭＦＵＳＥ領域）に保持された最大ループ回数を超えないとき（ステップＳ３、Ｎｏ）、再度、ステップＳ２に戻り制御部６はプログラムを実行する。
【００４２】
他方、制御部６が、ステップＳ２のベリファイでフェイルと判定した場合であって（ステップＳ２、Ｆａｉｌ）、プログラムの回数が半導体記憶装置内（例えば、メモリセルアレイ１のＲＯＭＦＵＳＥ領域）に保持された最大ループ回数を超えるとき（ステップＳ３、Ｙｅｓ）、データ入出力回路５を介して、制御部６はステータスフェイルをホストに出力する。
【００４３】
制御部６が、ステップＳ２のベリファイでパスと判定した場合（ステップＳ２、Ｐａｓｓ）、制御部６は、検知ページ番号ｍに対応するｍ番目のページのメモリセルに“１”データが保持されているかベリファイする（ステップＳ４）。具体的には、制御部６は、ワード線ＷＬｍに接続されたメモリセルＭＴに対して、 “１”データを保持するかベリファイを実行する。具体的には、ワード線ＷＬに所定の電圧（例えば０Ｖ）を与え、ＮＡＮＤストリング１１に電流が流れるか否かを検出する。
【００４４】
制御部６が、ステップＳ４のベリファイでフェイルと判定した場合（ステップＳ４、Ｆａｉｌ）、データ入出力回路５を介して、制御部６はステータスフェイルをホストに出力する。
【００４５】
他方で、制御部６が、ステップＳ４のベリファイでパスと判定した場合（ステップＳ４、Ｐａｓｓ）、制御部６は、検知ページ番号ｍがブロック内の最大ページ番号と一致するかを判定する（ステップＳ５）。例えば、図１であれば、ｍが６４かどうか（ｍ番目のワード線ＷＬは、ワード線ＷＬ６３を意味する）を制御部６は判定する。
【００４６】
制御部６は、検知ページ番号ｍがブロック内の最大ページ番号と一致しないと判定したとき（ステップＳ５、Ｎｏ）、ＲＡＭに保持する検知データ番号ｍをインクリメントして（ステップＳ６）、再度、ステップＳ４に戻る。
【００４７】
制御部６が、検知ページ番号ｍがブロック内の最大ページ番号と一致すると判定したとき（ステップＳ５、Ｙｅｓ）、そのまま終了する。
【００４８】
［第１実施形態の効果］
実施形態は、データの信頼性を向上可能な半導体記憶装置を提供できる。
【００４９】
例えばあるブロック内のページをランダムに選択して、データを書き込む半導体記憶装置を比較例として、本実施形態の半導体記憶装置の効果を説明する。
【００５０】
比較例の半導体記憶装置では、ランダムにページを選択してデータを書き込むため、例えば選択されたページ（データを書き込むページ）と隣接するページに既に“０”データが書き込まれたメモリセルを有する場合がある。
【００５１】
このとき、選択されたページにデータを書き込む際に、隣接のページのメモリセルから
受ける寄生容量によって、誤書込みが生じたり、メモリセルの閾値電圧のばらつきが大きくなったり場合がある。その結果、データの信頼性が低下する可能性がある。
【００５２】
しかしながら、本実施形態の半導体記憶装置では、ｎ番目のページにデータを書き込む動作を実行したのちに、制御部６は、消去状態とは異なる閾値電圧を有するメモリセルがｎ番目以降のページに存在するか否かを検知する。したがって、ｎ番目以降のページに例えば“０”データを有するメモリセルは存在するか検知できる。
【００５３】
ｎ番目以降のページに“０”データを有するメモリセルが存在するときは、ステータスフェイルを出力し、それ以外はステータスパスと検知することで、ｎ番目以降のページに“０”データを有するメモリセルから受ける寄生容量をなくすことができる。
【００５４】
したがって、本実施形態の半導体記憶装置は、比較例の半導体記憶装置と比べて、データの信頼性を向上可能な半導体記憶装置を提供できる。
【００５５】
なお、ページ番号を昇降順にデータの書き込みをする場合には、ステップＳ４，Ｓ５はステータスパスをする。
【００５６】
（第２実施形態）
次に、第２実施形態の半導体記憶装置について、図４を用いて説明する。半導体記憶装置の構成は、第１実施形態と同様であり、説明の詳細を省略する。第２実施形態の半導体記憶装置は、第１実施形態と比較して、書き込み動作が相違する。
【００５７】
［半導体記憶装置の動作方法］
具体的には、第１実施形態の書き込み動作において、ステップＳ４、ステップＳ５をステップＳ１〜ステップＳ３よりも先に行う。
【００５８】
ステップＳ１で、制御部６は書き込む対象のページを規定するｎと、検知ページ番号ｍをセットする。ここで、制御部６は、検知ページ番号ｍを、ｎ＋１に設定する。
【００５９】
ステップＳ２とステップＳ３は、第１実施形態のステップＳ４、ステップＳ５に対応する。
【００６０】
ｎ番目以降のページの全てのメモリセルに“０”データを保持するメモリセルが存在しない場合には、ステップＳ４に進み、ｎ番目以降のページの全てのメモリセルに“０”データを保持するメモリセルが存在する場合には、制御部６はステータスフェイルを出力する。
【００６１】
ステップ４からステップＳ６は、第１実施形態のステップＳ１からステップＳ３に対応する。
【００６２】
［第２実施形態の効果］
本実施形態の半導体記憶措置は、第１実施形態と同様の効果を奏する。
【００６３】
本実施形態の半導体記憶装置は、ｎ番目以降のページの全てのメモリセルに“０”データを保持するメモリセルが存在するか否か検知する工程を、プログラムする工程よりも先に実行する。
【００６４】
すなわち、ｎ番目以降のページの全てのメモリセルに“０”データを保持するメモリセルが存在する場合には、プログラムする工程を経ずに、制御部６はステータスフェイルを出力する。その結果、第２実施形態の半導体記憶装置では、ステータスフェイルの場合の書き込み動作時間を、第１実施形態よりも短縮できる。
【００６５】
（第３実施形態）
次に、第３実施形態の半導体記憶装置について、図５を用いて説明する。半導体記憶装置の構成は、第１実施形態と同様であり、説明の詳細を省略する。第３実施形態の半導体記憶装置は、第１実施形態及び第２実施形態と比較して、書き込み動作が相違する。
【００６６】
［半導体記憶装置の動作方法］
本実施形態は、第２実施形態のステップＳ２、ステップＳ３のみ相違する。その他の工程は、第２実施形態と同様である。
【００６７】
第２実施形態のステップＳ２、ステップＳ３では、ｍ番目のページのメモリセルは“０”データを保持するメモリセルを有するか検知したのち、ステップＳ３を経て、ｍをインクリメントして、ｎ番目以降のページの全てのメモリセルに“０”データを保持するメモリセルが存在するか検知していた。
【００６８】
これに対して、本実施形態では、ステップＳ２で、ｎ番目以降のページの全てのメモリセルに“０”データを保持するメモリセルが存在するかを一括して検知する。
【００６９】
具体的には、ｎ番目以降のページに対応する複数のワード線ＷＬ（例えば、図１において、書き込み対象のページが２番目のページ（ワード線ＷＬ１）であるとき、ワード線ＷＬ２からワード線ＷＬ６３）に所望の電圧Ｖｖｅｒｉｆｙを印加する。１番目のページからｎ番目のワード線ＷＬには、読み出しパス電圧Ｖｒｅａｄを印加する。
【００７０】
この場合、ｎ番目以降のページのメモリセルに1個でも“０”データを有するメモリセルが存在する場合には、ソース線ＳＬに電流が流れなくなる。したがって、ビット線ＢＬの電位が保持される。ビット線ＢＬの電位を検知することで、ｎ番目以降のページ全てのメモリセルに“０”データを保持するメモリセルが存在するかを一括して検知できる。
【００７１】
［第３実施形態の効果］
本実施形態の半導体記憶措置は、第１実施形態、第２実施形態と同様の効果を奏する。
【００７２】
本実施形態の半導体記憶装置は、ｎ番目以降のページの全てのメモリセルに“０”データを保持するメモリセルが存在するかを一括して検知する。したがって、第２実施形態と比較して、書き込み動作の時間を短縮できる。
【００７３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００７４】
１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ドライバ回路
８…センスアンプ
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ
【図１】
2013025827.tif 000003
【図２】
2013025827.tif 000004
【図３】
2013025827.tif 000005
【図４】
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【図５】
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