(57)【要約】【課題】非選択メモリセルの閾値電圧の変動を抑制することのできる読み出し動作を実行することができる不揮発性半導体記憶装置を提供する。【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、データ読み出し動作を制御する制御回路とを備える。制御回路は、選択メモリセルに接続された選択ワード線に、２つの隣接する閾値電圧分布の間の電圧に設定される読み出し電圧を印加し、データ書き込み済みのメモリセルに接続された第１の非選択ワード線に、データ書き込み済みのメモリセルが有する複数の閾値電圧分布の種類に関らずデータ書き込み済みのメモリセルを導通させ得るように設定された第１の読み出しパス電圧を印加し、データが未書き込みのメモリセルに接続された第２の非選択ワード線に、読み出し電圧のうち最大の値を有する最大読み出し電圧より小さくなるように設定された第２の読み出しパス電圧を印加する。【選択図】図６
2013069388.tif 000002
【特許請求の範囲】
【請求項１】
複数の閾値電圧分布のいずれかに含まれる閾値電圧を保持可能に構成された複数のメモリセルと、
前記メモリセルが直列接続されたメモリストリング、及びその両端に接続される選択トランジスタを含むＮＡＮＤセルユニットが配列されるメモリセルアレイと、
前記メモリセルに接続されるワード線と、
前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
前記メモリセルのうちの１つを選択メモリセルとして選択してデータ読み出し動作を制御する制御回路と
を備え、
前記制御回路は、データ読み出し動作制御の際、
前記選択メモリセルに接続された選択ワード線に、２つの隣接する前記閾値電圧分布の間の電圧に設定される読み出し電圧を印加し、
データ書き込み済みの前記メモリセルに接続された第１の非選択ワード線に、データ書き込み済みの前記メモリセルが有する前記複数の閾値電圧分布の種類に関らずデータ書き込み済みの前記メモリセルを導通させ得るように設定された第１の読み出しパス電圧を印加し、
前記選択メモリセルがデータ書き込み済みの前記メモリセルの端部にない場合、データが未書き込みのメモリセルに接続された第２の非選択ワード線に、前記読み出し電圧のうち最大の値を有する最大読み出し電圧より小さくなるように設定された第２の読み出しパス電圧を印加する
前記選択メモリセルがデータ書き込み済みの前記メモリセルの端部にある場合、前記選択ワード線に隣接しない前記第２の非選択ワード線に、前記第２の読み出しパス電圧を印加し、前記選択ワード線に隣接する前記第２の非選択ワード線に、前記最大読み出し電圧以上で前記第１の読み出しパス電圧以下に設定された第３の読み出しパス電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の閾値電圧分布のいずれかに含まれる閾値電圧を保持可能に構成された複数のメモリセルと、
前記メモリセルが直列接続されたメモリストリング、及びその両端に接続される選択トランジスタを含むＮＡＮＤセルユニットが配列されるメモリセルアレイと、
前記メモリセルに接続されるワード線と、
前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
前記メモリセルのうちの１つを選択メモリセルとして選択してデータ読み出し動作を制御する制御回路と
を備え、
前記制御回路は、データ読み出し動作制御の際、
前記選択メモリセルに接続された選択ワード線に、２つの隣接する前記閾値電圧分布の間の電圧に設定される読み出し電圧を印加し、
データ書き込み済みの前記メモリセルに接続された第１の非選択ワード線に、データ書き込み済みの前記メモリセルが有する前記複数の閾値電圧分布の種類に関らずデータ書き込み済みの前記メモリセルを導通させ得るように設定された第１の読み出しパス電圧を印加し、
データが未書き込みのメモリセルに接続された第２の非選択ワード線に、前記読み出し電圧のうち最大の値を有する最大読み出し電圧より小さくなるように設定された第２の読み出しパス電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、
前記選択メモリセルがデータ書き込み済みの前記メモリセルの端部にない場合、前記第２の非選択ワード線に、前記第２の読み出しパス電圧を印加し、
前記選択メモリセルがデータ書き込み済みの前記メモリセルの端部にある場合、前記選択ワード線に隣接しない前記第２の非選択ワード線に、前記第２の読み出しパス電圧を印加し、前記選択ワード線に隣接する前記第２の非選択ワード線に、前記最大読み出し電圧以上で前記第１の読み出しパス電圧以下に設定された第３の読み出しパス電圧を印加する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記メモリセルの閾値電圧を変化させる書き込み動作及び書き込んだ前記メモリセルのうち１つを選択メモリセルとして選択して閾値電圧を読み出すベリファイ動作を制御し、
前記ベリファイ動作制御の際、
前記選択メモリセルに接続された選択ワード線にベリファイ電圧を印加し、
前記第１の非選択ワード線に、前記第１の読み出しパス電圧を印加し、
前記第２の非選択ワード線に、前記第２の読み出しパス電圧を印加し、
前記選択メモリセルに隣接し、データが一部書き込み済みのメモリセルに接続された第３の非選択ワード線に、前記最大読み出し電圧以上で前記第１の読み出しパス電圧以下に設定された第３の読み出しパス電圧を印加する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、モバイル機器などにおいて画像や動画等の大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルに２ビット以上の情報を記憶することのできる多値記憶技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。
【０００３】
メモリセルの微細化が進んだ高集積化フラッシュメモリでは、データ書き込みが終了したメモリセルの読み出し時に、非選択メモリセルに印加される読み出しパス電圧により、非選択メモリセルのデータを表す閾値電圧が影響を受ける。この影響は、閾値電圧分布の変動という形で現れる。特に、多値記憶方式を採用した場合には、２値記憶方式と比べて閾値電圧分布の幅と間隔を狭く設定することになるため、閾値電圧分布の変動がデータの信頼性に大きく影響する。そのため、読み出しパス電圧による非選択メモリセルの閾値電圧の変動を抑制することのできる読み出し動作を実行することが必要とされる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００９−５３９２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態が解決しようとする課題は、非選択メモリセルの閾値電圧の変動を抑制することのできる読み出し動作を実行することができる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
一の実施の形態に係る不揮発性半導体記憶装置は、複数の閾値電圧分布のいずれかに含まれる閾値電圧を保持可能に構成された複数のメモリセルと、メモリセルが直列接続されたメモリストリング、及びその両端に接続される選択トランジスタを含むＮＡＮＤセルユニットが配列されるメモリセルアレイと、メモリセルに接続されるワード線と、ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、メモリセルのうちの１つを選択メモリセルとして選択してデータ読み出し動作を制御する制御回路とを備える。制御回路は、データ読み出し動作制御の際、選択メモリセルに接続された選択ワード線に、２つの隣接する閾値電圧分布の間の電圧に設定される読み出し電圧を印加し、データ書き込み済みのメモリセルに接続された第１の非選択ワード線に、データ書き込み済みのメモリセルが有する複数の閾値電圧分布の種類に関らずデータ書き込み済みのメモリセルを導通させ得るように設定された第１の読み出しパス電圧を印加し、データが未書き込みのメモリセルに接続された第２の非選択ワード線に、読み出し電圧のうち最大の値を有する最大読み出し電圧より小さくなるように設定された第２の読み出しパス電圧を印加する。
【図面の簡単な説明】
【０００７】
【図１】実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図１に示すメモリセルアレイ１の構成を示す回路図である。
【図３】４値記憶のフラッシュメモリにおける書き込みデータの例を示す図である。
【図４】比較例に係る読み出し動作時の電圧を説明する図である。
【図５】データ読み出し動作時の誤書き込みを説明する図である。
【図６】第１の実施の形態に係る読み出し動作時の電圧を説明する図である。
【図７】第１の実施の形態に係る読み出し動作時の電圧を説明する図である。
【図８】４値記憶のフラッシュメモリにおける書き込み動作を示す概念図である。
【図９】４値記憶のフラッシュメモリにおける書き込み動作を説明する図である。
【図１０】４値記憶のフラッシュメモリにおける書き込み動作を示すフローチャートである。
【図１１】第２の実施の形態に係る書き込みベリファイ動作時の電圧を説明する図である。
【図１２】４値記憶のフラッシュメモリにおける書き込み動作を示す概念図である。
【図１３】４値記憶のフラッシュメモリにおける書き込み動作を示す概念図である。
【図１４】４値記憶のフラッシュメモリにおける書き込み動作を説明する図である。
【図１５】４値記憶のフラッシュメモリにおける書き込み動作を示すフローチャートである。
【図１６】第３の実施の形態に係る書き込みベリファイ動作時の電圧を説明する図である。
【図１７】４値記憶のフラッシュメモリにおける書き込み動作を説明する図である。
【図１８】４値記憶のフラッシュメモリにおける書き込み動作を示すフローチャートである。
【図１９】第４の実施の形態に係る書き込みベリファイ動作時の電圧を説明する図である。
【図２０】第５の実施の形態に係る読み出し動作時及び書き込みベリファイ動作時の電圧を説明する図である。
【図２１】第５の実施の形態の他の例に係る動作を説明する図である。
【図２２】第５の実施の形態の他の例に係る動作を説明する図である。
【図２３】４値記憶のフラッシュメモリにおける書き込み動作を示す概念図である。
【図２４】４値記憶のフラッシュメモリにおける書き込み動作を示す概念図である。
【発明を実施するための形態】
【０００８】
次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施の形態］
［構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の構成を示している。この不揮発性半導体記憶装置は、４値記憶方式を採用したＮＡＮＤ型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルＭＣをマトリクス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、電荷を蓄積する電荷蓄積層としての浮遊ゲート電極と、ワード線ＷＬと接続される制御ゲート電極とを有するスタックゲート構造を有し、浮遊ゲート電極への電荷の注入又は放出により電気的にデータを書き換え可能に構成されている。メモリセルＭＣは、それぞれビット線ＢＬとワード線ＷＬの交点にマトリクス状に配置されている。
【００１０】
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、及びワード線ＷＬの電圧を制御するためのワード線制御回路６が接続されている。ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。また、ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣに制御電圧を印加してメモリセルＭＣに書き込みを行う。
【００１１】
ビット線制御回路２には、カラムデコーダ３及びデータ入出力バッファ４が接続されている。メモリセルアレイ１から読み出されたメモリセルＭＣのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介してビット線制御回路２に入力され、指定されたメモリセルＭＣへ書き込まれる。
【００１２】
また、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御回路７に接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６を制御するための制御信号を発生させる。
【００１３】
図２は、図１に示すメモリセルアレイ１の構成を示している。メモリセルアレイ１は、図２に示すように、複数のブロックＢにて構成されている。メモリセルアレイ１においては、このブロックＢ単位でデータが消去される（ブロック消去処理）。ブロックＢは、図２に示すように、複数のメモリユニットＭＵを含むように構成されている。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣからなるメモリストリングＭＳと、その両端に接続される第１、第２選択ゲートトランジスタＳ１、Ｓ２とにより構成されている。第１選択ゲートトランジスタＳ１の一端はビット線ＢＬに接続され、第２選択ゲートトランジスタＳ２の一端はソース線ＳＲＣに接続されている。Ｙ方向に一列に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続されている。また、Ｙ方向に一列に配置された第１選択ゲートトランジスタＳ１の制御ゲートは選択ゲート線ＳＧ１に共通接続され、Ｙ方向に一列に配置された第２選択ゲートトランジスタＳ２の制御ゲートは選択ゲート線ＳＧ２に共通接続されている。また１本のワード線ＷＬに接続された複数のメモリセルＭＣの集合Ｐは、１ページ又は複数ページを構成する。この集合Ｐ毎にデータが書き込まれ、読み出される。
【００１４】
［データ記憶方式］
次に、不揮発性半導体記憶装置のデータ記憶方式の概略を説明する。不揮発性半導体記憶装置は、メモリセルＭＣの閾値電圧が、４通りの分布を持ち得るように構成されている。図３は、不揮発性半導体記憶装置のメモリセルＭＣに記憶される２ビットの４値データ（データ“１１”、“０１”、“１０”、“００”）とメモリセルＭＣの閾値電圧分布との関係を示している。
【００１５】
図３において、電圧ＶＡ、ＶＢ、ＶＣは４つのデータを読み出す場合に選択したワード線ＷＬに印加される読み出し電圧である。電圧ＶＡは、閾値電圧分布Ｅの上限とＡの下限との中間程度の電圧で、電圧ＶＡ、ＶＢ、ＶＣの中で最も低い電圧である。電圧ＶＢは、電圧ＶＡよりも大きく、閾値電圧分布Ａの上限とＢの下限の中間程度の電圧である。電圧ＶＣは、電圧ＶＢよりも大きく、閾値電圧分布Ｂの上限とＣの下限の中間程度の電圧である。電圧ＶＡＶ、ＶＢＶ、ＶＣＶは、各閾値電圧分布Ａ、Ｂ、Ｃへの書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。電圧ＶＡＶ、ＶＢＶ、ＶＣＶは、それぞれ閾値電圧分布Ａ、Ｂ、Ｃの下限値に設定される。また、電圧Ｖｒｅａｄは、データの読み出しを行う場合に、メモリストリングＭＳ中の非選択メモリセルＭＣに対し印加され、その保持データにかかわらず非選択メモリセルＭＣを導通させる読み出しパス電圧を示している。さらに、電圧Ｖｅｖは、メモリセルＭＣのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルＭＣに印加される消去ベリファイ電圧である。上述の各電圧の大小関係は、Ｖｅｖ＜ＶＡ＜ＶＡＶ＜ＶＢ＜ＶＢＶ＜ＶＣ＜ＶＣＶ＜Ｖｒｅａｄである。
【００１６】
ブロック消去後のメモリセルＭＣの閾値電圧分布Ｅは、その上限値も負の値であり、データ“１１”が割り当てられる。また、書き込み状態のデータ“０１”、“１０”、“００”を示すメモリセルＭＣは、それぞれ正の閾値電圧分布Ａ、Ｂ、Ｃを有する（すなわち、分布Ａ、Ｂ、Ｃの下限値も正の値である）。データ“０１”の閾値電圧分布Ａが最も電圧値が低く、データ“００”の閾値電圧分布Ｃが最も電圧値が高く、データ“１０”の閾値電圧分布Ｂは、閾値電圧分布ＡとＣの中間の電圧値を有する。図３に示すように、１つのメモリセルＭＣの２ビットデータは、下位ページデータと上位ページデータからなり、データ“＊＠”と表記するとき、“＊”は上位ページデータを、“＠”は下位ページデータを表している。
【００１７】
［読み出し動作］
まず、比較例におけるデータ読み出し動作と、その問題点について説明する。図４は、比較例の読み出し動作時におけるワード線ＷＬへの電圧印加状態を示している。図４は、メモリストリングＭＳの途中までデータ書き込み動作が実行されている場合を示している。
【００１８】
図４に示すメモリセルＭＣｎ−３〜ＭＣｎ（及び図示しないｎ−４以下のメモリセルＭＣ）には、既にデータ書き込み動作が行われている。この場合、メモリセルＭＣｎ−３〜ＭＣｎは、それぞれ図３に示す閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれかに含まれるような閾値電圧を有している。また、図４に示すメモリセルＭＣｎ＋１〜ＭＣｎ＋３（及び図示しないｎ＋４以上のメモリセルＭＣ）にはデータ書き込み動作が実行されていない。この場合、メモリセルＭＣｎ＋１〜ＭＣｎ＋３は、すべて図３に示す閾値電圧分布Ｅに含まれるような閾値電圧を有している。
【００１９】
この比較例におけるデータ読み出し動作では、メモリストリングＭＳ内の選択メモリセルＭＣｎの制御ゲート電極（ワード線ＷＬｎ）に、複数の閾値電圧分布Ｅ、Ａ、Ｂ、Ｃの間の電圧ＶＡ、ＶＢ、ＶＣのいずれかが印加される。そして、非選択メモリセルＭＣが接続されたワード線ＷＬには読み出しパス電圧Ｖｒｅａｄ（例えば６Ｖ〜７Ｖ程度）が印加される。なお、読み出しパス電圧Ｖｒｅａｄは、非選択メモリセルＭＣの保持データによらず非選択メモリセルＭＣが導通する電圧である。
【００２０】
このように、選択ワード線ＷＬｎに読み出し電圧ＶＡ、ＶＢ又はＶＣが、非選択ワード線ＷＬに読み出しパス電圧Ｖｒｅａｄが印加され、この状態においてメモリストリングＭＳに電流が流れるか否かがビット線制御回路２内のセンスアンプにより検出される。選択ワード線ＷＬｎに印加される読み出し電圧が電圧ＶＡ、ＶＢ、ＶＣのいずれのときにメモリストリングＭＳに電流が流れるか否かを検出することにより選択メモリセルＭＣｎのデータが読み出される。
【００２１】
以上が、比較例におけるＮＡＮＤ型フラッシュメモリにおける読み出し動作であるが、このような比較例におけるＮＡＮＤ型フラッシュメモリの読み出し動作においては、誤書き込みが生じる場合がある。図５に示すように、読み出しパス電圧Ｖｒｅａｄが非選択メモリセルＭＣに印加されると、この読み出しパス電圧Ｖｒｅａｄの影響により非選択メモリセルＭＣの浮遊ゲート電極ＦＧに電子が注入されることがある。電子が浮遊ゲート電極ＦＧに注入されると、非選択メモリセルＭＣのデータを表す閾値電圧が影響を受ける。
【００２２】
この影響は、閾値電圧分布の変動という形で現れる。特に、多値記憶方式を採用した場合には、２値記憶方式と比べて閾値電圧分布の幅と間隔を狭く設定することになるため、閾値電圧分布の変動がデータの信頼性に大きく影響する。特に、データが書き込まれておらず閾値電圧分布Ｅに含まれるメモリセルＭＣに対して読み出しパス電圧Ｖｒｅａｄが印加されて閾値電圧が変動した場合、その後にメモリセルＭＣへ書き込み動作が行われると閾値電圧が大きくばらつく。そのため、データ未書き込みの非選択メモリセルＭＣの閾値電圧の変動を抑制することのできる読み出し動作を実行することが必要とされる。
【００２３】
閾値電圧分布の変動を低減するため、本実施の形態の不揮発性半導体記憶装置は、以下に示すような読み出し動作を実行する。
【００２４】
［第１の実施の形態に係る不揮発性半導体記憶装置の動作］
図６及び図７は、第１の実施の形態の読み出し動作時におけるワード線ＷＬへの電圧印加状態を示している。本実施の形態において、メモリセルＭＣには図３に示すような４値データが記憶されているものとして説明する。また、図６及び図７も、メモリストリングＭＳの途中までデータ書き込み動作が実行されている場合を示している。
【００２５】
図６及び図７に示すメモリセルＭＣｎ−３〜ＭＣｎ（及び図示しないｎ−４以下のメモリセルＭＣ）には、既にデータ書き込み動作が行われている。この場合、メモリセルＭＣｎ−３〜ＭＣｎは、それぞれ図３に示す閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれかに含まれるような閾値電圧を有している。一方、図６及び図７に示すメモリセルＭＣｎ＋１〜ＭＣｎ＋３（及び図示しないｎ＋４以上のメモリセルＭＣ）にはデータ書き込み動作が実行されていない。すなわち、メモリセルＭＣｎ＋１〜ＭＣｎ＋３は、すべて図３に示すデータ消去状態の閾値電圧分布Ｅに含まれるような閾値電圧を有している。
【００２６】
図６は、データ書き込み動作が実行されたメモリセルＭＣの端部にあるメモリセルＭＣからデータを読み出す場合を示している。図７は、データ書き込み動作が実行されたメモリセルＭＣの端部以外のメモリセルＭＣからデータを読み出す場合を示している。まず、図６に示すデータ読み出し動作の例とその効果について説明し、その後、図７に示すデータ読み出し動作の例とその効果について説明する。
【００２７】
［選択メモリセルがデータ書き込み済みメモリセルＭＣの端部である場合］
図６に示す読み出し動作の例では、データ書き込み済みのメモリセルＭＣの最も端にある選択メモリセルＭＣｎからデータを読み出す場合を説明する。このとき選択メモリセルＭＣｎに接続された選択ワード線ＷＬｎに、読み出し電圧Ｖｔｈ（Ｖｔｈ＝ＶＡ、ＶＢ、又はＶＣ）が印加される。
【００２８】
また、非選択ワード線ＷＬには、全てに読み出しパス電圧Ｖｒｅａｄを印加するのではなく選択メモリセルＭＣｎに対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線ＷＬｎ以外のデータ書き込み済みのメモリセルＭＣに接続されたワード線ＷＬｎ−１〜ワード線ＷＬｎ−３（及び図示しないｎ−４以下のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ１が印加される。読み出しパス電圧Ｖｒｅａｄ１は、非選択メモリセルＭＣの保持データによらず非選択メモリセルＭＣが導通する電圧である。読み出しパス電圧Ｖｒｅａｄ１は、図３に示した読み出しパス電圧Ｖｒｅａｄと同程度の電圧値（例えば６〜７Ｖ程度）に設定される。
【００２９】
選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１を除く、データ未書き込みのメモリセルＭＣに接続されたワード線ＷＬｎ＋２〜ワード線ＷＬｎ＋３（及び図示しないｎ＋４以上のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ２が印加される。読み出しパス電圧Ｖｒｅａｄ２は、選択メモリセルＭＣｎに印加される読み出し電圧Ｖｔｈ（Ｖｔｈ＝ＶＡ、ＶＢ、又はＶＣ）のうち、最も小さな電圧値Ｖｔｈ（ｍｉｎ）＝ＶＡ以上の電圧値に設定される。また、読み出しパス電圧Ｖｒｅａｄ２は、読み出し電圧Ｖｔｈのうち、最も大きな電圧値Ｖｔｈ（ｍａｘ）＝ＶＣより小さな電圧値に設定される。読み出し電圧Ｖｔｈ（ｍｉｎ）の電圧値は、例えば、０Ｖ程度に設定される。読み出し電圧Ｖｔｈ（ｍａｘ）の電圧値は、例えば、３Ｖ程度に設定される。読み出しパス電圧Ｖｒｅａｄ２の電圧値は、例えば、０Ｖ程度に設定されるが、読み出し電圧Ｖｔｈ（ｍｉｎ）の電圧値が負の値である場合、読み出しパス電圧Ｖｒｅａｄ２の電圧値を負の値に設定することもできる。読み出しパス電圧Ｖｒｅａｄ２は、未書き込みのメモリセルＭＣが確実に導通するような値であれば、Ｖｒｅａｄ２≦Ｖｔｈ（ｍｉｎ）に設定されていてもよい。
【００３０】
データ未書き込みのメモリセルＭＣに接続されたワード線ＷＬのうち選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１には、読み出しパス電圧Ｖｒｅａｄ３が印加される。ワード線ＷＬｎ＋１に読み出しパス電圧Ｖｒｅａｄ３を印加する理由は、後の効果の項目において述べる。読み出しパス電圧Ｖｒｅａｄ３は、選択メモリセルＭＣｎに印加される読み出し電圧Ｖｔｈ（Ｖｔｈ＝ＶＡ、ＶＢ、又はＶＣ）のうち、最も大きな電圧値Ｖｔｈ（ｍａｘ）＝ＶＣ以上の電圧値に設定される。また、読み出しパス電圧Ｖｒｅａｄ３は、非選択メモリセルＭＣｎに印加される読み出しパス電圧Ｖｒｅａｄ１以下の電圧値に設定される。読み出しパス電圧Ｖｒｅａｄ３の電圧値は、例えば、５．５〜６Ｖ程度に設定される。
【００３１】
上記の具体的な電圧値は読み出し動作における１つの例であり、ワード線ＷＬに印加される各電圧の電圧値の大小関係が、Ｖｔｈ（ｍｉｎ）≦Ｖｒｅａｄ２＜Ｖｔｈ（ｍａｘ）≦Ｖｒｅａｄ３≦Ｖｒｅａｄ１であればよい。本実施の形態のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、メモリストリングＭＳに電流が流れるか否かをビット線制御回路２により判定する。なお、図６には図示していないが、選択ゲート線ＳＧ１、ＳＧ２には、選択ゲートトランジスタＳ１、Ｓ２が導通する程度の電圧Ｖｓｇが印加される。
【００３２】
［効果］
本実施の形態の非選択ワード線ＷＬには、全てに同一の読み出しパス電圧Ｖｒｅａｄを印加するのではなく選択メモリセルＭＣｎに対する位置及びデータ書き込み状態に応じた電圧が与えられる。データ未書き込みのメモリセルＭＣは、閾値電圧分布Ｅに含まれるような閾値電圧を有しているため、ワード線ＷＬに読み出し電圧ＶＡ以上の電圧を印加すればメモリセルＭＣは導通し、読み出し動作を正常に実行することができる。また、データ未書き込みのメモリセルＭＣに対して大きな電圧を印加すると、閾値電圧の変動が生じるおそれがある。しかし、実施の形態の読み出し動作では、読み出しパス電圧Ｖｒｅａｄ２の値を読み出し電圧ＶＣより小さな値としているため、データ未書き込みのメモリセルＭＣの閾値電圧の変動を抑制することができる。本実施の形態の読み出し動作によれば、読み出しパス電圧による非選択メモリセルＭＣの閾値電圧の変動を抑制することができる。
【００３３】
また、データ未書き込みのメモリセルＭＣであっても、選択メモリセルＭＣｎに隣接するメモリセルＭＣｎ＋１には読み出しパス電圧Ｖｒｅａｄ３が印加される。微細化の進んだ半導体記憶装置では、選択メモリセルＭＣｎの浮遊ゲート電極ＦＧは、ワード線ＷＬｎに印加された読み出し電圧Ｖｔｈと、隣接ワード線ＷＬｎ−１、ＷＬｎ＋１に印加された電圧との両方の影響により電圧が上昇する。この場合、読み出し電圧Ｖｔｈは、隣接ワード線ＷＬｎ−１、ＷＬｎ＋１からの影響を考慮した値に設定される。この読み出し動作時に選択メモリセルＭＣｎに隣接する非選択メモリセルＭＣｎ＋１にあまり低い電圧を印加すると、非選択ワード線ＷＬｎ＋１からの寄与が少なくなり、正確な読み出し動作が行えない可能性がある。これに対し、本実施の形態では非選択ワード線ＷＬｎ＋１に印加する読み出しパス電圧Ｖｒｅａｄ３を、Ｖｔｈ（ｍａｘ）≦Ｖｒｅａｄ３≦Ｖｒｅａｄ１となるように設定している。この読み出しパス電圧Ｖｒｅａｄ３による選択メモリセルＭＣｎの浮遊ゲート電極ＦＧへの影響は、電圧Ｖｒｅａｄ１を印加した場合の影響と大きく変わらない。そのため、本実施の形態の読み出し条件は、両隣のワード線ＷＬに電圧Ｖｒｅａｄ１を印加した場合と略同様に揃えることができ、正確な読み出し動作を行うことが可能となる。
【００３４】
［選択メモリセルがデータ書き込み済みメモリセルＭＣの端部でない場合］
図７に示す読み出し動作の例では、データ書き込み済みのメモリセルＭＣの端部ではないメモリセルＭＣｎ−２からデータを読み出す場合を説明する。このとき選択メモリセルＭＣｎ−２に接続された選択ワード線ＷＬｎ−２に、読み出し電圧Ｖｔｈ（Ｖｔｈ＝ＶＡ、ＶＢ、又はＶＣ）が印加される。
【００３５】
また、非選択ワード線ＷＬには、選択メモリセルＭＣｎ−２に対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線ＷＬｎ−２以外のデータ書き込み済みのメモリセルＭＣに接続されたワード線ＷＬｎ、ＷＬｎ−１、ワード線ＷＬｎ−３（及び図示しないｎ−４以下のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ１が印加される。読み出しパス電圧Ｖｒｅａｄ１の設定は上記の実施の形態と同様である。
【００３６】
データ未書き込みのメモリセルＭＣに接続されたワード線ＷＬｎ＋１〜ワード線ＷＬｎ＋３（及び図示しないｎ＋４以上のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ２が印加される。データ書き込み済みのメモリセルＭＣに隣接するワード線ＷＬｎ＋１にも読み出しパス電圧Ｖｒｅａｄ２を印加している点が図６に示す例と異なる。ワード線ＷＬｎ＋１に読み出しパス電圧Ｖｒｅａｄ２を印加する理由は、後の効果の項目において述べる。読み出しパス電圧Ｖｒｅａｄ２の設定は上記の実施の形態と同様である。
【００３７】
本例の場合、ワード線ＷＬに印加される各電圧の電圧値の大小関係は、Ｖｔｈ（ｍｉｎ）≦Ｖｒｅａｄ２＜Ｖｔｈ（ｍａｘ）≦Ｖｒｅａｄ１となる。本例のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、メモリストリングＭＳに電流が流れるか否かをビット線制御回路２により判定する。なお、図７には図示していないが、選択ゲート線ＳＧ１、ＳＧ２には、選択ゲートトランジスタＳ１、Ｓ２が導通する程度の電圧Ｖｓｇが印加される。
【００３８】
［効果］
本例でも、データ未書き込みのメモリセルＭＣは、閾値電圧分布Ｅに含まれるような閾値電圧を有しているため、ワード線ＷＬに読み出し電圧ＶＡ以上の電圧を印加すればメモリセルＭＣは導通し、読み出し動作を正常に実行することができる。また、読み出しパス電圧Ｖｒｅａｄ２の値を読み出し電圧ＶＣより小さな値としているため、データ未書き込みのメモリセルＭＣの閾値電圧の変動を抑制することができる。本実施の形態の読み出し動作によれば、読み出しパス電圧による非選択メモリセルＭＣの閾値電圧の変動を抑制することができる。
【００３９】
また、選択メモリセルＭＣｎ−２の両隣はデータ書き込み済みのメモリセルＭＣであり、ワード線ＷＬｎ−３、ＷＬｎ−１には、読み出しパス電圧Ｖｒｅａｄ１が印加されている。選択ワード線ＷＬｎ−２に印加された読み出し電圧Ｖｔｈと、隣接ワード線ＷＬｎ−３、ＷＬｎ−１に印加された読み出しパス電圧Ｖｒｅａｄ１とにより、所望の条件下で選択メモリセルＭＣｎ−２から閾値電圧を読み出すことができる。そして、ワード線ＷＬｎ＋１が接続されるメモリセルＭＣｎ＋１は、選択メモリセルＭＣｎ−２に隣接していないため、ワード線ＷＬｎ＋１に印加する電圧が読み出し動作に与える影響を考慮する必要はない。そのため、ワード線ＷＬｎ＋１には、メモリセルＭＣｎ＋１が単に導通する読み出しパス電圧Ｖｒｅａｄ２を印加すればよい。
【００４０】
［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図８〜図１１を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００４１】
第１の実施の形態では、選択メモリセルＭＣに書き込まれているデータを読み出す読み出し動作時のワード線電圧を調整する例を説明した。これに対し、以下の第２の実施の形態では、選択メモリセルＭＣへの書き込み動作後に行われ、選択メモリセルＭＣへ正確にデータが書き込まれたか否かを読み出すための書き込みベリファイ動作時のワード線電圧について説明する。以下、書き込み動作とその手順について説明し、その後書き込み動作に付随する書き込みベリファイ動作について説明する。
【００４２】
［書き込み動作］
まず書き込み動作について簡単に説明する。書き込み動作に先立って、ビット線ＢＬは書き込みデータに応じた電圧にプリチャージされる。具体的には、選択メモリセルＭＣｎに閾値電圧分布Ａ、Ｂ又はＣのデータを書き込もうとする場合には、ビット線制御回路２からビット線ＢＬに０Ｖが印加される。一方、選択メモリセルＭＣｎにデータを書き込まない場合には、ビット線制御回路２からビット線ＢＬに電圧Ｖｄｄが印加される。このビット線電圧は、選択ゲートトランジスタＳ１及び非選択メモリセルＭＣを介して、選択ワード線ＷＬｎに接続された選択メモリセルＭＣｎのチャネルまで転送される。
【００４３】
書き込み動作中、選択ワード線ＷＬｎには、書き込み電圧Ｖｐｇｍ（約１０Ｖ〜２５Ｖ）が複数回印加される。また、非選択ワード線ＷＬには書き込みパス電圧Ｖｐａｓｓ（約５Ｖ〜１５Ｖ）が印加される。選択メモリセルＭＣｎのチャネルが０Ｖの場合、書き込み電圧Ｖｐｇｍにより選択メモリセルＭＣｎのチャネルから浮遊ゲート電極に電荷が注入され、選択メモリセルＭＣｎの閾値電圧が正側にシフトする。一方、選択メモリセルＭＣｎのチャネルが電圧Ｖｄｄの場合、書き込み電圧Ｖｐｇｍがワード線ＷＬｎに印加されても、チャネル電圧は容量カップリングによって上昇し、浮遊ゲート電極への電荷注入が行われない。従って、選択メモリセルＭＣｎの閾値電圧分布はシフトせず、データが書き込まれない。
【００４４】
本実施の形態では、１度の書き込み処理により、上位ページデータ／下位ページデータを正確に書き込む例を説明する。４値記憶方式における１度の書き込み処理による書き込み動作を、図８を参照して説明する。図８は、４値記憶のフラッシュメモリにおける書き込み動作を示す概念図である。図８に示すように、全てのメモリセルＭＣが消去された状態（閾値電圧分布Ｅ）から、最終的に得ようとする複数の閾値電圧分布Ａ、Ｂ、Ｃの下限値と等しいベリファイ電圧ＶＡＶ、ＶＢＶ、ＶＣＶを参照して、閾値電圧分布を正方向に移動させ、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃを得る。
【００４５】
［書き込み動作の手順］
１度の書き込み処理によりデータが書き込まれる場合の書き込み手順を図９及び図１０を参照して説明する。図９は、４値記憶のフラッシュメモリにおける書き込み動作を説明する図である。図１０は、４値記憶のフラッシュメモリにおける書き込み動作を示すフローチャートである。図９に示すように、書き込み動作はメモリストリングＭＳ内のメモリセルＭＣに順番に実行される。まず、メモリセルＭＣｎ−１に対し書き込み電圧Ｖｐｇｍが印加され書き込み動作が実行される（図１０のステップＳ１１）。その後、メモリセルＭＣｎ−１に正確にデータが書き込まれたか否かを判定する書き込みベリファイ動作が実行される（ステップＳ１２）。メモリセルＭＣｎ−１にデータが書き込まれたと判定された後、メモリセルＭＣｎに対し書き込み電圧Ｖｐｇｍが印加され書き込み動作が実行される（ステップＳ１３）。図１０のフローチャートでは省略しているが、もしメモリセルＭＣｎ−１に所望のデータが書き込まれていなければ、選択メモリセルＭＣｎ−１に対して、再度書き込み電圧Ｖｐｇｍを印加する。
【００４６】
以下、メモリセルＭＣｎ、メモリセルＭＣｎ＋１に対して順番に書き込み動作と、書き込みベリファイ動作とが実行される。ここで、あるメモリセル（例えばメモリセルＭＣｎ）に書き込みベリファイ動作を実行する場合、メモリセルＭＣｎ−１（及び図示しないｎ−２以下のメモリセルＭＣ）には、既にデータ書き込み動作が行われている。この場合、メモリセルＭＣｎ−１は、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれかに含まれるような閾値電圧を有している。一方、メモリセルＭＣｎ＋１（及び図示しないｎ＋２以上のメモリセルＭＣ）にはデータ書き込み動作が実行されていない。すなわち、メモリセルＭＣｎ＋１は、データ消去状態の閾値電圧分布Ｅに含まれるような閾値電圧を有している。本実施の形態ではこのような状況において、以下に示すような書き込みベリファイ動作を実行する。
【００４７】
［書き込みベリファイ動作］
書込み動作が行われた後に、選択メモリセルＭＣの閾値電圧が書き込みデータに対応する閾値電圧分布の下限値以上の電圧となったことを確認するため、書き込みベリファイ動作が実行される。図１１は、第２の実施の形態の書き込みベリファイ動作時におけるワード線ＷＬへの電圧印加状態を示している。上述のように、本実施の形態ではメモリストリングＭＳの途中までデータ書き込み動作が実行されている場合の書き込みベリファイ動作を説明する。
【００４８】
図１１に示すメモリセルＭＣｎ−３〜ＭＣｎ（及び図示しないｎ−４以下のメモリセルＭＣ）には、既にデータ書き込み動作が行われている。この場合、メモリセルＭＣｎ−３〜ＭＣｎは、それぞれ閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれかに含まれるような閾値電圧を有している。一方、図１１に示すメモリセルＭＣｎ＋１〜ＭＣｎ＋３（及び図示しないｎ＋４以上のメモリセルＭＣ）にはデータ書き込み動作が実行されていない。すなわち、メモリセルＭＣｎ＋１〜ＭＣｎ＋３は、すべてデータ消去状態の閾値電圧分布Ｅに含まれるような閾値電圧を有している。
【００４９】
書き込みベリファイ動作では、選択メモリセルＭＣｎが接続されたワード線ＷＬｎに書き込みベリファイ電圧Ｖｖｆｙ（図８の電圧ＶＡＶ、ＶＢＶ又はＶＣＶ）が印加される。このとき、選択メモリセルＭＣｎが導通するか否かをビット線制御回路２で検出して、データの判定を行う。選択メモリセルＭＣｎに所望のデータが書き込まれていれば、上述の書き込みベリファイ動作によってもメモリストリングＭＳには電流が流れない。一方、選択メモリセルＭＣｎの閾値電圧が所望の閾値電圧分布まで到達していないとき、メモリストリングＭＳ内には電流が流れる。図８に示すように、書き込みベリファイ電圧ＶＡＶ、ＶＢＶ又はＶＣＶは、選択メモリセルＭＣｎに書き込まれるデータに対応する閾値電圧分布の下限値に設定される。
【００５０】
また、非選択ワード線ＷＬには、選択メモリセルＭＣｎに対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線ＷＬｎ以外のデータ書き込み済みのメモリセルＭＣに接続されたワード線ＷＬｎ−１〜ワード線ＷＬｎ−３（及び図示しないｎ−４以下のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ１が印加される。読み出しパス電圧Ｖｒｅａｄ１は、非選択メモリセルＭＣの保持データによらず非選択メモリセルＭＣが導通する電圧である。読み出しパス電圧Ｖｒｅａｄ１は、第１の実施の形態と同様の電圧値（例えば６〜７Ｖ程度）に設定される。
【００５１】
データ未書き込みのメモリセルＭＣに接続されたワード線ＷＬｎ＋１〜ワード線ＷＬｎ＋３（及び図示しないｎ＋４以上のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ２が印加される。読み出しパス電圧Ｖｒｅａｄ２は、選択メモリセルＭＣｎに印加される書き込みベリファイ電圧Ｖｖｆｙ（Ｖｖｆｙ＝ＶＡＶ、ＶＢＶ、又はＶＣＶ）のうち、最も小さな電圧値Ｖｖｆｙ（ｍｉｎ）＝ＶＡＶ以下の電圧値に設定される。読み出しパス電圧Ｖｒｅａｄ２の電圧値は、例えば、０Ｖ程度に設定される。
【００５２】
上記の具体的な電圧値は読み出し動作における１つの例であり、ワード線ＷＬに印加される各電圧の電圧値の大小関係が、Ｖｒｅａｄ２≦Ｖｖｆｙ（ｍｉｎ）＜Ｖｖｆｙ（ｍａｘ）≦Ｖｒｅａｄ１であればよい。本実施の形態のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、メモリストリングＭＳに電流が流れるか否かをビット線制御回路２により判定する。なお、図１１には図示していないが、選択ゲート線ＳＧ１、ＳＧ２には、選択ゲートトランジスタＳ１、Ｓ２が導通する程度の電圧Ｖｓｇが印加される。
【００５３】
［効果］
本実施の形態の非選択ワード線ＷＬには、読み出しパス電圧Ｖｒｅａｄ２が印加される。データ未書き込みのメモリセルＭＣは、閾値電圧分布Ｅに含まれるような閾値電圧を有しており、書き込みベリファイ電圧ＶＡＶ以下の電圧でもメモリセルＭＣは導通し、書き込みベリファイ動作を正常に実行することができる。また、読み出しパス電圧Ｖｒｅａｄ２の値を書き込みベリファイ電圧ＶＡＶ以下の値としているため、データ未書き込みのメモリセルＭＣの閾値電圧の変動を抑制することができる。本実施の形態の読み出し動作によれば、読み出しパス電圧による非選択メモリセルＭＣの閾値電圧の変動を抑制することができる。
【００５４】
［第３の実施の形態］
次に、第３の実施の形態の不揮発性半導体記憶装置を、図１２〜図１６を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００５５】
第２の実施の形態では、１度の書き込み処理による書き込み動作と、その書き込み動作に伴う書き込みベリファイ動作時の電圧とを説明した。これに対し、以下の第３の実施の形態では、下位ページ書き込み動作と上位ページ書き込み動作との２段階の書き込み処理により書き込み動作を実行する。本実施の形態は、この２段階の書き込み動作後に行われる書き込みベリファイ動作時の電圧を調整する点が、第２の実施の形態と異なる。以下、書き込み動作とその手順について説明し、その後書き込み動作に付随する書き込みベリファイ動作について説明する。
【００５６】
［書き込み動作］
まず書き込み動作について簡単に説明する。本実施の形態において、下位ページデータと上位ページデータは別々のデータ書き込み処理、すなわち２回のデータ書き込み処理により、メモリセルＭＣに書き込まれる。
【００５７】
まず、下位ページデータの書き込みを、図１２を参照して説明する。図１２において、全てのメモリセルＭＣは、消去状態の閾値電圧分布Ｅを示し、データ“１１”を記憶しているものとする。図１２に示すように、下位ページデータの書き込みを行うと、メモリセルＭＣの閾値電圧分布Ｅは、下位ページデータの値（“１”又は“０”）に応じて、２つの閾値電圧分布（Ｅ、Ｂ’）に分けられる。すなわち、下位ページデータの値が“１”の場合には、消去状態の閾値電圧分布Ｅを維持する。一方、下位ページデータの値が“０”の場合には、メモリセルＭＣの浮遊ゲート電極に電子を注入して、メモリセルＭＣの閾値電圧を所定量だけ上昇させる。その結果、メモリセルＭＣは、書き込み状態（データ“１０”）に変化する。
【００５８】
次に、上位ページデータの書き込みを、図１３を参照して説明する。図１３に示すように、上位ページデータの値が“１”の場合には、メモリセルＭＣの閾値電圧の上昇を防止する。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルＭＣは、データ“１１”をそのまま維持し、データ“１０”（閾値電圧分布Ｂ’）のメモリセルＭＣは、データ“１０”をそのまま維持する。なお、ベリファイ電圧ＶＢＶ’よりも大きい正規のベリファイ電圧ＶＢＶを参照して閾値電圧分布Ｂ’の下限値を調整し、これにより閾値電圧分布Ｂ’の幅を狭めて、閾値電圧分布Ｂを形成することもできる。
【００５９】
一方、上位ページデータの値が“０”の場合には、メモリセルＭＣの浮遊ゲート電極に電子を注入して、メモリセルＭＣの閾値電圧を所定量だけ上昇させる。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルＭＣは、閾値電圧分布Ａのデータ“０１”に変化し、データ“１０”のメモリセルＭＣは、閾値電圧分布Ｃのデータ“００”に変化する。以上が、本実施の形態におけるデータ書き込み動作である。
【００６０】
［書き込み動作の手順］
下位ページ書き込み動作及び上位ページ書き込み動作の２回の書き込み処理によりデータが書き込まれる場合の書き込み手順を図１４及び図１５を参照して説明する。図１４は、４値記憶のフラッシュメモリにおける書き込み動作を説明する図である。図１５は、４値記憶のフラッシュメモリにおける書き込み動作を示すフローチャートである。図１４に示すように、メモリセルＭＣへの上位ページ書き込み動作は、隣接するメモリセルＭＣへの下位ページ書き込み動作が終了してから実行される。これは、隣接するメモリセルＭＣへの下位ページ書き込み動作時に、既にデータが書き込まれたメモリセルＭＣの閾値電圧が影響を受けないようにするためである。
【００６１】
この書き込み動作では、メモリセルＭＣｎ−１に対し下位ページ書き込み動作が実行される（図１５のステップＳ２１）。次に、メモリセルＭＣｎに対し下位ページ書き込み動作が実行される（ステップＳ２２）。そして、メモリセルＭＣｎ−１に対し上位ページ書き込み動作が実行され、メモリセルＭＣｎ−１に正確にデータが書き込まれたか否かを判定する書き込みベリファイ動作が実行される（ステップＳ２３）。メモリセルＭＣｎ−１にデータが書き込まれたと判定された後には、メモリセルＭＣｎ＋１に対し下位ページ書き込み動作が実行される（ステップＳ２４）。図１５のフローチャートでは省略しているが、もしメモリセルＭＣｎ−１に所望のデータが書き込まれていなければ、選択メモリセルＭＣｎ−１に対して、再度上位ページ書き込み動作を行う。
【００６２】
以下、隣接するメモリセルＭＣに対して下位ページ書き込み動作が終了したメモリセルＭＣに、上位ページ書き込み動作と書き込みベリファイ動作とが実行される。ここで、あるメモリセル（例えばメモリセルＭＣｎ）に書き込みベリファイ動作を実行する場合、メモリセルＭＣｎ−１（及び図示しないｎ−２以下のメモリセルＭＣ）には、既にデータ書き込み動作が行われている。この場合、メモリセルＭＣｎ−１は、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれかに含まれるような閾値電圧を有している。また、メモリセルＭＣｎ＋１には、下位ページデータが書き込まれている。この場合、メモリセルＭＣｎ＋１は、閾値電圧分布Ｅ、Ｂ’のどちらかに含まれるような閾値電圧を有している。そして、メモリセルＭＣｎ＋２（及び図示しないｎ＋３以上のメモリセルＭＣ）にはデータ書き込み動作が実行されていない。すなわち、メモリセルＭＣｎ＋２は、データ消去状態の閾値電圧分布Ｅに含まれるような閾値電圧を有している。本実施の形態ではこのような状況において、以下に示すような書き込みベリファイ動作を実行する。
【００６３】
［書き込みベリファイ動作］
図１６は、第３の実施の形態の書き込みベリファイ動作時におけるワード線ＷＬへの電圧印加状態を示している。上述のように、本実施の形態ではメモリストリングＭＳの途中までデータ書き込み動作が実行されている場合の書き込みベリファイ動作を説明する。
【００６４】
図１６に示すメモリセルＭＣｎ−３〜ＭＣｎ（及び図示しないｎ−４以下のメモリセルＭＣ）には、既に上位ページ書き込み動作が行われている。この場合、メモリセルＭＣｎ−３〜ＭＣｎは、それぞれ閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれかに含まれるような閾値電圧を有している。また、図１６に示すメモリセルＭＣｎ＋１には、既に下位ページ書き込み動作が行われている。この場合、メモリセルＭＣｎ＋１は、閾値電圧分布Ｅ、Ｂ’のどちらかに含まれるような閾値電圧を有している。そして、図１６に示すメモリセルＭＣｎ＋２〜ＭＣｎ＋３（及び図示しないｎ＋４以上のメモリセルＭＣ）にはデータ書き込み動作が実行されていない。すなわち、メモリセルＭＣｎ＋２〜ＭＣｎ＋３は、すべてデータ消去状態の閾値電圧分布Ｅに含まれるような閾値電圧を有している。
【００６５】
書き込みベリファイ動作では、選択メモリセルＭＣｎが接続されたワード線ＷＬｎに書き込みベリファイ電圧Ｖｖｆｙ（図１３の電圧ＶＡＶ、ＶＢＶ又はＶＣＶ）が印加される。図１３に示すように、書き込みベリファイ電圧ＶＡＶ、ＶＢＶ又はＶＣＶは、選択メモリセルＭＣｎに書き込まれるデータに対応する閾値電圧分布の下限値に設定される。
【００６６】
また、非選択ワード線ＷＬには、選択メモリセルＭＣｎに対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線ＷＬｎ以外のデータ書き込み済みのメモリセルＭＣに接続されたワード線ＷＬｎ−１〜ワード線ＷＬｎ−３（及び図示しないｎ−４以下のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ１が印加される。読み出しパス電圧Ｖｒｅａｄ１は、非選択メモリセルＭＣの保持データによらず非選択メモリセルＭＣが導通する電圧である。読み出しパス電圧Ｖｒｅａｄ１は、第２の実施の形態と同様の電圧値（例えば６〜７Ｖ程度）に設定される。
【００６７】
選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１を除く、データ未書き込みのメモリセルＭＣに接続されたワード線ＷＬｎ＋２〜ワード線ＷＬｎ＋３（及び図示しないｎ＋４以上のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ２が印加される。読み出しパス電圧Ｖｒｅａｄ２は、選択メモリセルＭＣｎに印加される書き込みベリファイ電圧Ｖｖｆｙ（Ｖｖｆｙ＝ＶＡＶ、ＶＢＶ、又はＶＣＶ）のうち、最も小さな電圧値Ｖｖｆｙ（ｍｉｎ）＝ＶＡＶ以下の電圧値に設定される。読み出しパス電圧Ｖｒｅａｄ２の電圧値は、例えば、０Ｖ程度に設定される。
【００６８】
ワード線ＷＬのうち選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１には、読み出しパス電圧Ｖｒｅａｄ３が印加される。読み出しパス電圧Ｖｒｅａｄ３は、選択メモリセルＭＣｎに印加される書き込みベリファイ電圧Ｖｖｆｙ（Ｖｖｆｙ＝ＶＡＶ、ＶＢＶ、又はＶＣＶ）のうち、最も大きな電圧値Ｖｖｆｙ（ｍａｘ）＝ＶＣＶ以上の電圧値に設定される。また、読み出しパス電圧Ｖｒｅａｄ３は、非選択メモリセルＭＣに印加される読み出しパス電圧Ｖｒｅａｄ１以下の電圧値に設定される。読み出しパス電圧Ｖｒｅａｄ３の電圧値は、例えば、５．５〜６Ｖ程度に設定される。
【００６９】
上記の具体的な電圧値は読み出し動作における１つの例であり、ワード線ＷＬに印加される各電圧の電圧値の大小関係が、Ｖｒｅａｄ２≦Ｖｖｆｙ（ｍｉｎ）＜Ｖｖｆｙ（ｍａｘ）≦Ｖｒｅａｄ３≦Ｖｒｅａｄ１であればよい。本実施の形態のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、メモリストリングＭＳに電流が流れるか否かをビット線制御回路２により判定する。なお、図１６には図示していないが、選択ゲート線ＳＧ１、ＳＧ２には、選択ゲートトランジスタＳ１、Ｓ２が導通する程度の電圧Ｖｓｇが印加される。
【００７０】
［効果］
本実施の形態において、データ未書き込みのメモリセルＭＣに接続された非選択ワード線ＷＬには、読み出しパス電圧Ｖｒｅａｄ２が印加される。データ未書き込みのメモリセルＭＣは、閾値電圧分布Ｅに含まれるような閾値電圧を有しており、書き込みベリファイ電圧ＶＡＶ以下の電圧でもメモリセルＭＣは導通し、書き込みベリファイ動作を正常に実行することができる。また、読み出しパス電圧Ｖｒｅａｄ２の値を書き込みベリファイ電圧ＶＡＶ以下の値としているため、データ未書き込みのメモリセルＭＣの閾値電圧の変動を抑制することができる。本実施の形態の読み出し動作によれば、読み出しパス電圧による非選択メモリセルＭＣの閾値電圧の変動を抑制することができる。
【００７１】
本実施の形態では、書き込みベリファイ動作時に選択メモリセルＭＣｎに隣接する非選択メモリセルＭＣｎ＋１には、読み出しパス電圧Ｖｒｅａｄ３が印加される。メモリセルＭＣｎ＋１は、閾値電圧分布Ｅ、Ｂ’のどちらかに含まれるような閾値電圧を有している。しかし、書き込みベリファイ電圧Ｖｖｆｙ（ｍａｘ）以上の電圧を印加することによりメモリセルＭＣｎ＋１は導通し、書き込みベリファイ動作を正常に実行することができる。
【００７２】
［第４の実施の形態］
次に、第４の実施の形態の不揮発性半導体記憶装置を、図１７〜図１９を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００７３】
第３の実施の形態では、下位ページ書き込み動作と上位ページ書き込み動作の２段階の書き込み処理による書き込み動作と、その書き込み動作に伴う書き込みベリファイ動作時の電圧とを説明した。以下の第４の実施の形態でも、下位ページ書き込み動作と上位ページ書き込み動作との２段階の書き込み処理により書き込み動作を実行する点は第３の実施の形態と同様である。本実施の形態は、メモリセルＭＣへの上位ページ書き込み動作は、２つ先のメモリセルＭＣまで下位ページ書き込み動作が終了してから実行される点が、第３の実施の形態と異なる。以下、書き込み動作の手順について説明し、その後書き込み動作に付随する書き込みベリファイ動作について説明する。
【００７４】
［書き込み動作の手順］
下位ページ書き込み動作及び上位ページ書き込み動作の２回の書き込み処理によりデータが書き込まれる場合の書き込み手順を図１７及び図１８を参照して説明する。図１７は、４値記憶のフラッシュメモリにおける書き込み動作を説明する図である。図１８は、４値記憶のフラッシュメモリにおける書き込み動作を示すフローチャートである。図１７に示すように、メモリセルＭＣへの上位ページ書き込み動作は、２つ先のメモリセルＭＣへの下位ページ書き込み動作が終了してから実行される。これは、メモリセルＭＣへの下位ページ書き込み動作時に、既にデータが書き込まれたメモリセルＭＣの閾値電圧が受ける影響を第３の実施の形態よりも更に小さくするためである。
【００７５】
この書き込み動作では、メモリセルＭＣｎ−１に対し下位ページ書き込み動作が実行される（図１８のステップＳ３１）。次に、メモリセルＭＣｎに対し下位ページ書き込み動作が実行され（ステップＳ３２）、メモリセルＭＣｎ＋１に対し下位ページ書き込み動作が実行される（ステップＳ３３）。そして、メモリセルＭＣｎ−１に対し上位ページ書き込み動作が実行され、メモリセルＭＣｎ−１に正確にデータが書き込まれたか否かを判定する書き込みベリファイ動作が実行される（ステップＳ３４）。メモリセルＭＣｎ−１にデータが書き込まれたと判定された後には、メモリセルＭＣｎ＋２に対し下位ページ書き込み動作が実行される（ステップＳ３５）。図１８のフローチャートでは省略しているが、もしメモリセルＭＣｎ−１に所望のデータが書き込まれていなければ、選択メモリセルＭＣｎ−１に対して、再度上位ページ書き込み動作を行う。
【００７６】
以下、２つ先のメモリセルＭＣまで下位ページ書き込み動作が終了したメモリセルＭＣに、上位ページ書き込み動作と書き込みベリファイ動作とが実行される。ここで、あるメモリセル（例えばメモリセルＭＣｎ）に書き込みベリファイ動作を実行する場合、メモリセルＭＣｎ−１（及び図示しないｎ−２以下のメモリセルＭＣ）には、既にデータ書き込み動作が行われている。この場合、メモリセルＭＣｎ−１は、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれかに含まれるような閾値電圧を有している。また、メモリセルＭＣｎ＋１、ＭＣｎ＋２には、下位ページデータが書き込まれている。この場合、メモリセルＭＣｎ＋１、ＭＣｎ＋２は、閾値電圧分布Ｅ、Ｂ’のどちらかに含まれるような閾値電圧を有している。そして、メモリセルＭＣｎ＋３（及び図示しないｎ＋４以上のメモリセルＭＣ）にはデータ書き込み動作が実行されていない。すなわち、メモリセルＭＣｎ＋３は、データ消去状態の閾値電圧分布Ｅに含まれるような閾値電圧を有している。本実施の形態ではこのような状況において、以下に示すような書き込みベリファイ動作を実行する。
【００７７】
［書き込みベリファイ動作］
図１９は、第４の実施の形態の書き込みベリファイ動作時におけるワード線ＷＬへの電圧印加状態を示している。上述のように、本実施の形態ではメモリストリングＭＳの途中までデータ書き込み動作が実行されている場合の書き込みベリファイ動作を説明する。
【００７８】
図１９に示すメモリセルＭＣｎ−３〜ＭＣｎ（及び図示しないｎ−４以下のメモリセルＭＣ）には、既に上位ページ書き込み動作が行われている。この場合、メモリセルＭＣｎ−３〜ＭＣｎは、それぞれ閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれかに含まれるような閾値電圧を有している。また、図１６に示すメモリセルＭＣｎ＋１、ＭＣｎ＋２には、既に下位ページ書き込み動作が行われている。この場合、メモリセルＭＣｎ＋１、ＭＣｎ＋２は、閾値電圧分布Ｅ、Ｂ’のどちらかに含まれるような閾値電圧を有している。そして、図１９に示すメモリセルＭＣｎ＋３（及び図示しないｎ＋４以上のメモリセルＭＣ）にはデータ書き込み動作が実行されていない。すなわち、メモリセルＭＣｎ＋３は、データ消去状態の閾値電圧分布Ｅに含まれるような閾値電圧を有している。
【００７９】
書き込みベリファイ動作では、選択メモリセルＭＣｎが接続されたワード線ＷＬｎに書き込みベリファイ電圧Ｖｖｆｙ（図１３の電圧ＶＡＶ、ＶＢＶ又はＶＣＶ）が印加される。図１３に示すように、書き込みベリファイ電圧ＶＡＶ、ＶＢＶ又はＶＣＶは、選択メモリセルＭＣｎに書き込まれるデータに対応する閾値電圧分布の下限値に設定される。
【００８０】
また、非選択ワード線ＷＬには、選択メモリセルＭＣｎに対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線ＷＬｎ以外のデータ書き込み済みのメモリセルＭＣに接続されたワード線ＷＬｎ−１〜ワード線ＷＬｎ−３（及び図示しないｎ−４以下のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ１が印加される。読み出しパス電圧Ｖｒｅａｄ１は、非選択メモリセルＭＣの保持データによらず非選択メモリセルＭＣが導通する電圧である。読み出しパス電圧Ｖｒｅａｄ１は、第２及び第３の実施の形態と同様の電圧値（例えば６〜７Ｖ程度）に設定される。
【００８１】
ワード線ＷＬｎ＋１、ＷＬｎ＋２を除く、データ未書き込みのメモリセルＭＣに接続されたワード線ＷＬｎ＋３（及び図示しないｎ＋４以上のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ２が印加される。読み出しパス電圧Ｖｒｅａｄ２は、選択メモリセルＭＣｎに印加される書き込みベリファイ電圧Ｖｖｆｙ（Ｖｖｆｙ＝ＶＡＶ、ＶＢＶ、又はＶＣＶ）のうち、最も小さな電圧値Ｖｖｆｙ（ｍｉｎ）＝ＶＡＶ以下の電圧値に設定される。読み出しパス電圧Ｖｒｅａｄ２の電圧値は、例えば、０Ｖ程度に設定される。
【００８２】
ワード線ＷＬｎ＋１には、読み出しパス電圧Ｖｒｅａｄ３が印加され、ワード線ＷＬｎ＋２には、読み出しパス電圧Ｖｒｅａｄ３’が印加される。読み出しパス電圧Ｖｒｅａｄ３、Ｖｒｅａｄ３’は、選択メモリセルＭＣｎに印加される書き込みベリファイ電圧Ｖｖｆｙ（Ｖｖｆｙ＝ＶＡＶ、ＶＢＶ、又はＶＣＶ）のうち、最も大きな電圧値Ｖｖｆｙ（ｍａｘ）＝ＶＣＶ以上の電圧値に設定される。また、読み出しパス電圧Ｖｒｅａｄ３、Ｖｒｅａｄ３’は、非選択メモリセルＭＣｎに印加される読み出しパス電圧Ｖｒｅａｄ１以下の電圧値に設定される。また、読み出しパス電圧Ｖｒｅａｄ３は、読み出しパス電圧Ｖｒｅａｄ３’以上の電圧値に設定される。
【００８３】
上記の具体的な電圧値は読み出し動作における１つの例であり、ワード線ＷＬに印加される各電圧の電圧値の大小関係が、Ｖｒｅａｄ２≦Ｖｖｆｙ（ｍｉｎ）＜Ｖｖｆｙ（ｍａｘ）≦Ｖｒｅａｄ３’≦Ｖｒｅａｄ３≦Ｖｒｅａｄ１であればよい。本実施の形態のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、メモリストリングＭＳに電流が流れるか否かをビット線制御回路２により判定する。なお、図１９には図示していないが、選択ゲート線ＳＧ１、ＳＧ２には、選択ゲートトランジスタＳ１、Ｓ２が導通する程度の電圧Ｖｓｇが印加される。
【００８４】
［効果］
本実施の形態において、データ未書き込みのメモリセルＭＣに接続された非選択ワード線ＷＬには、読み出しパス電圧Ｖｒｅａｄ２が印加される。データ未書き込みのメモリセルＭＣは、閾値電圧分布Ｅに含まれるような閾値電圧を有しており、書き込みベリファイ電圧ＶＡＶ以下の電圧でもメモリセルＭＣは導通し、書き込みベリファイ動作を正常に実行することができる。また、読み出しパス電圧Ｖｒｅａｄ２の値を書き込みベリファイ電圧ＶＡＶ以下の値としているため、データ未書き込みのメモリセルＭＣの閾値電圧の変動を抑制することができる。本実施の形態の読み出し動作によれば、読み出しパス電圧による非選択メモリセルＭＣの閾値電圧の変動を抑制することができる。
【００８５】
本実施の形態では、書き込みベリファイ動作時に非選択メモリセルＭＣｎ＋１、ＭＣｎ＋２には、読み出しパス電圧Ｖｒｅａｄ３、Ｖｒｅａｄ３’が印加される。メモリセルＭＣｎ＋１、ＭＣｎ＋２は、閾値電圧分布Ｅ、Ｂ’のどちらかに含まれるような閾値電圧を有している。しかし、書き込みベリファイ電圧Ｖｖｆｙ（ｍａｘ）以上の電圧を印加することによりメモリセルＭＣｎ＋１、ＭＣｎ＋２は導通し、書き込みベリファイ動作を正常に実行することができる。
【００８６】
［第５の実施の形態］
次に、第５の実施の形態の不揮発性半導体記憶装置を、図２０〜図２２を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００８７】
上述の第１から第４の実施の形態では、読み出し動作時にワード線ＷＬに印加される電圧と、書き込みベリファイ動作時にワード線ＷＬに印加される電圧とを説明した。以下の第５の実施の形態では、読み出し動作時に印加される電圧と、書き込みベリファイ動作時に印加される電圧との関係について説明する。
【００８８】
［読み出し動作及び書き込みベリファイ動作］
図２０は、第５の実施の形態の読み出し動作及び書き込みベリファイ動作時におけるワード線ＷＬへの電圧印加状態を示している。本実施の形態ではメモリストリングＭＳの途中までデータ書き込み動作が実行されている場合の書き込みベリファイ動作を説明する。
【００８９】
図２０に示すメモリセルＭＣｎ−３〜ＭＣｎ（及び図示しないｎ−４以下のメモリセルＭＣ）には、既にデータ書き込み動作が行われている。この場合、メモリセルＭＣｎ−３〜ＭＣｎは、それぞれ閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれかに含まれるような閾値電圧を有している。一方、図２０に示すメモリセルＭＣｎ＋１〜ＭＣｎ＋３（及び図示しないｎ＋４以上のメモリセルＭＣ）にはデータ書き込み動作が実行されていない。すなわち、メモリセルＭＣｎ＋１〜ＭＣｎ＋３は、すべてデータ消去状態の閾値電圧分布Ｅに含まれるような閾値電圧を有している。
【００９０】
まず、読み出し動作では、選択メモリセルＭＣｎが接続されたワード線ＷＬｎに読み出し電圧Ｖｔｈ（Ｖｔｈ＝ＶＡ、ＶＢ又はＶＣ）が印加される。また、非選択ワード線ＷＬには、選択メモリセルＭＣｎに対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線ＷＬｎ以外のデータ書き込み済みのメモリセルＭＣに接続されたワード線ＷＬｎ−１〜ワード線ＷＬｎ−３（及び図示しないｎ−４以下のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ１（Ｒ）が印加される。選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１を除く、データ未書き込みのメモリセルＭＣに接続されたワード線ＷＬｎ＋２（及び図示しないｎ＋３以上のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ２（Ｒ）が印加される。データ未書き込みのメモリセルＭＣに接続されたワード線ＷＬのうち選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１には、読み出しパス電圧Ｖｒｅａｄ３（Ｒ）が印加される。
【００９１】
ワード線ＷＬに印加される各電圧の電圧値の大小関係は、Ｖｔｈ（ｍｉｎ）≦Ｖｒｅａｄ２（Ｒ）＜Ｖｔｈ（ｍａｘ）≦Ｖｒｅａｄ３（Ｒ）≦Ｖｒｅａｄ１（Ｒ）である。本実施の形態のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、メモリストリングＭＳに電流が流れるか否かをビット線制御回路２により判定する。
【００９２】
また、書き込みベリファイ動作では、選択メモリセルＭＣｎが接続されたワード線ＷＬｎに書き込みベリファイ電圧Ｖｖｆｙ（Ｖｖｆｙ＝ＶＡＶ、ＶＢＶ又はＶＣＶ）が印加される。また、非選択ワード線ＷＬには、選択メモリセルＭＣｎに対する位置及びデータ書き込み状態に応じて、次のような電圧を与える。まず、選択ワード線ＷＬｎ以外のデータ書き込み済みのメモリセルＭＣに接続されたワード線ＷＬｎ−１〜ワード線ＷＬｎ−３（及び図示しないｎ−４以下のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ１（Ｖ）が印加される。選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１を除く、データ未書き込みのメモリセルＭＣに接続されたワード線ＷＬｎ＋２（及び図示しないｎ＋３以上のワード線ＷＬ）には、読み出しパス電圧Ｖｒｅａｄ２（Ｖ）が印加される。データ未書き込みのメモリセルＭＣに接続されたワード線ＷＬのうち選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１には、読み出しパス電圧Ｖｒｅａｄ３（Ｖ）が印加される。
【００９３】
ワード線ＷＬに印加される各電圧の電圧値の大小関係は、Ｖｒｅａｄ２（Ｖ）≦Ｖｖｆｙ（ｍｉｎ）＜Ｖｖｆｙ（ｍａｘ）≦Ｖｒｅａｄ３（Ｖ）≦Ｖｒｅａｄ１（Ｖ）である。本実施の形態のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、メモリストリングＭＳに電流が流れるか否かをビット線制御回路２により判定する。
【００９４】
本実施の形態のＮＡＮＤ型フラッシュメモリは、読み出し動作時の読み出しパス電圧、及び書き込みベリファイ動作時の読み出しパス電圧の大小関係を上述のように定める。これとともに、読み出し動作時の読み出しパス電圧と、書き込みベリファイ動作時の読み出しパス電圧との関係を、Ｖｒｅａｄ３（Ｒ）＋Ｖｒｅａｄ１（Ｒ）＝Ｖｒｅａｄ３（Ｖ）＋Ｖｒｅａｄ１（Ｖ）となるように設定する。
【００９５】
［効果］
本実施の形態において、データ未書き込みのメモリセルＭＣに接続された非選択ワード線ＷＬには、読み出しパス電圧Ｖｒｅａｄ２（Ｒ）、Ｖｒｅａｄ２（Ｖ）が印加される。データ未書き込みのメモリセルＭＣは、閾値電圧分布Ｅに含まれるような閾値電圧を有している。そのため、読み出しパス電圧Ｖｒｅａｄ２（Ｒ）、Ｖｒｅａｄ２（Ｖ）の電圧でもメモリセルＭＣは導通し、読み出し動作及び書き込みベリファイ動作を正常に実行することができる。また、読み出しパス電圧Ｖｒｅａｄ２（Ｒ）、Ｖｒｅａｄ２（Ｖ）の値を、それぞれ読み出し電圧ＶＣ、書き込みベリファイ電圧ＶＣＶより小さい値としているため、データ未書き込みのメモリセルＭＣの閾値電圧の変動を抑制することができる。本実施の形態の読み出し動作によれば、読み出しパス電圧による非選択メモリセルＭＣの閾値電圧の変動を抑制することができる。
【００９６】
また、微細化の進んだ半導体記憶装置では、選択メモリセルＭＣｎの浮遊ゲート電極ＦＧは、ワード線ＷＬｎに印加された読み出し電圧Ｖｔｈと、隣接ワード線ＷＬｎ−１、ＷＬｎ＋１に印加された電圧との両方の影響により電圧が上昇する。そのため、書き込みベリファイ動作時と読み出し動作時とで、隣接ワード線ＷＬｎ−１、ＷＬｎ＋１に印加される電圧が大きく異なると、読み出し条件が変化して、正確な読み出し動作が行えない可能性がある。これに対し、本実施の形態では、読み出し動作時の読み出しパス電圧と、書き込みベリファイ動作時の読み出しパス電圧との関係を、Ｖｒｅａｄ３（Ｒ）＋Ｖｒｅａｄ１（Ｒ）＝Ｖｒｅａｄ３（Ｖ）＋Ｖｒｅａｄ１（Ｖ）となるように設定している。その結果、読み出し動作時の読み出しパス電圧による選択メモリセルＭＣｎの浮遊ゲート電極ＦＧへの影響は、書き込みベリファイ動作時の読み出しパス電圧の影響と略同一となる。そのため、本実施の形態の不揮発性半導体記憶装置は、書き込みベリファイ動作時と、読み出し動作時とで読み出し条件を揃えることができる。
【００９７】
［他の例１］
図２１は、第５の実施の形態の他の例に係る動作を説明する図である。本例においても、読み出し動作時の電圧及び書き込みベリファイ動作時の電圧は図２０に示した電圧印加状態である。本例は、読み出し動作時の読み出しパス電圧Ｖｒｅａｄ３（Ｒ）、Ｖｒｅａｄ１（Ｒ）と、書き込みベリファイ動作時の読み出しパス電圧Ｖｒｅａｄ３（Ｖ）、Ｖｒｅａｄ１（Ｖ）との関係が、図２０に示す例と異なる。
【００９８】
図２１は、書き込み動作後に何らかの要因により閾値電圧分布が正の方向に移動した場合の例を示している。閾値電圧分布が正の方向に移動する要因としては、例えば、ある選択メモリセルＭＣへの書き込み動作後に、隣接メモリセルＭＣに書き込み動作が行われ、その際の隣接セル干渉により閾値電圧分布が変動すること等が挙げられる。本例では、閾値電圧分布が正の方向に移動した場合、読み出し動作時の読み出しパス電圧と、書き込みベリファイ動作時の読み出しパス電圧との関係を、Ｖｒｅａｄ３（Ｒ）＋Ｖｒｅａｄ１（Ｒ）＞Ｖｒｅａｄ３（Ｖ）＋Ｖｒｅａｄ１（Ｖ）となるように設定する。
【００９９】
このように、読み出し動作時の読み出しパス電圧Ｖｒｅａｄ３（Ｒ）、Ｖｒｅａｄ１（Ｒ）の和を、書き込みベリファイ動作時の読み出しパス電圧Ｖｒｅａｄ３（Ｖ）、Ｖｒｅａｄ１（Ｖ）の和より大きくすることにより、隣接ワード線ＷＬｎ−１、ＷＬｎ＋１が選択ワード線ＷＬｎへ与える影響が大きくなる。この影響により読み出し動作時の選択ワード線ＷＬｎの電圧値は、所望の値より大きな電圧値になる。その結果、閾値電圧分布が正の方向に移動した場合であっても、正確にデータを読み出すことができる。
【０１００】
［他の例２］
図２２は、第５の実施の形態の他の例に係る動作を説明する図である。本例においても、読み出し動作時の電圧及び書き込みベリファイ動作時の電圧は図２０に示した電圧印加状態である。本例も、読み出し動作時の読み出しパス電圧Ｖｒｅａｄ３（Ｒ）、Ｖｒｅａｄ１（Ｒ）と、書き込みベリファイ動作時の読み出しパス電圧Ｖｒｅａｄ３（Ｖ）、Ｖｒｅａｄ１（Ｖ）との関係が、図２０に示す例と異なる。
【０１０１】
図２２は、書き込み動作後に何らかの要因により閾値電圧分布が負の方向に移動した場合の例を示している。閾値電圧分布が負の方向に移動する要因としては、例えば、ある選択メモリセルＭＣへの書き込み動作後に、浮遊ゲート電極から電荷がリークして閾値電圧分布が減少すること等が挙げられる。本例では、閾値電圧分布が負の方向に移動した場合、読み出し動作時の読み出しパス電圧と、書き込みベリファイ動作時の読み出しパス電圧との関係を、Ｖｒｅａｄ３（Ｒ）＋Ｖｒｅａｄ１（Ｒ）＜Ｖｒｅａｄ３（Ｖ）＋Ｖｒｅａｄ１（Ｖ）となるように設定する。
【０１０２】
このように、読み出し動作時の読み出しパス電圧Ｖｒｅａｄ３（Ｒ）、Ｖｒｅａｄ１（Ｒ）の和を、書き込みベリファイ動作時の読み出しパス電圧Ｖｒｅａｄ３（Ｖ）、Ｖｒｅａｄ１（Ｖ）の和より小さくすることにより、隣接ワード線ＷＬｎ−１、ＷＬｎ＋１が選択ワード線ＷＬｎへ与える影響が小さくなる。この影響により読み出し動作時の選択ワード線ＷＬｎの電圧値は、所望の値より小さな電圧値になる。その結果、閾値電圧分布が負の方向に移動した場合であっても、正確にデータを読み出すことができる。
【０１０３】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、４値記憶方式（２ビット／セル）の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。
【０１０４】
また、上述の実施の形態では、下位ページ書き込み動作と上位ページ書き込み動作の２段階の書き込み処理を行う例を説明した。しかし書き込み動作としては、上位ページデータ／下位ページデータの粗い書き込みであるフォギー書き込み処理と、上位ページデータ／下位ページデータの正確な書き込みであるファイン書き込み処理との２段階の書き込み処理を実行する書き込み方式を採用することもできる。
【０１０５】
フォギー書き込み処理、及びファイン書き込み処理を伴う４値記憶方式における書き込み動作を、図２３及び図２４を参照して説明する。はじめに、図２３に示すように、全てのメモリセルＭＣが消去された状態（閾値電圧分布Ｅ）から、あるメモリセルＭＣに対しフォギー書き込み処理を実行する。フォギー書き込み処理は、最終的に得ようとする各閾値電圧分布Ｅ、Ａ、Ｂ、Ｃの下限値よりも小さいベリファイ電圧ＶＡＶｆ、ＶＢＶｆ、ＶＣＶｆを参照して、閾値電圧分布Ａｆ、Ｂｆ、Ｃｆを得る書き込み処理である。フォギー書き込み後の閾値電圧分布は、互いに重なり合う閾値電圧分布Ａｆ、Ｂｆ、Ｃｆとなる。
【０１０６】
この後、図２４に示すように、メモリセルＭＣに対しファイン書き込み処理を行う。ファイン書き込み処理は、最終的に得ようとする複数の閾値電圧分布Ａ、Ｂ、Ｃの下限値と等しいベリファイ電圧ＶＡＶ、ＶＢＶ、ＶＣＶを参照して、閾値電圧分布Ａｆ、Ｂｆ、Ｃｆを正方向に移動させ、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃを得る。このファイン書き込み処理後のベリファイ動作時に、上述の実施の形態と同様の動作を採用することができる。
【符号の説明】
【０１０７】
１・・・メモリセルアレイ、  ２・・・ビット線制御回路、  ３・・・カラムデコーダ、  ４・・・データ入出力バッファ、  ５・・・データ入出力端子、  ６・・・ワード線制御回路、  ７・・・制御回路、  ８・・・制御信号入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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