【手続補正書】
【提出日】平成26年10月22日(2014.10.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワードラインに接続された複数のマルチレベルセルを含む不揮発性メモリ装置のプログラム方法において、
前記複数のマルチレベルセルに２ビットデータの下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＬＳＢ）をプログラムするＬＳＢプログラムを遂行する段階と、
前記複数のマルチレベルセルに前記２ビットデータの上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＭＳＢ）をプログラムするＭＳＢプログラムを遂行する段階を含み、
前記ＭＳＢプログラムを遂行する段階は、複数の目標プログラム状態のうち、最上位目標プログラム状態にプログラムされる前記複数のマルチレベルセルのうち、第１マルチレベルセルをプリプログラムするＭＳＢプリプログラムを遂行する段階、および前記複数のマルチレベルセルを前記２ビットデータに相応する前記複数の目標プログラム状態にプログラムするＭＳＢメインプログラムを遂行する段階を含み、
前記ＭＳＢプリプログラムを遂行する段階は、
前記第１マルチレベルセルに接続された第１ビットラインにプログラム電圧を印加する段階と、
前記複数のマルチレベルセルのうち、前記第１マルチレベルセルを除いた第２マルチレベルセルに接続された第２ビットラインにプログラム禁止電圧を印加する段階、−前記第２マルチレベルセルは、前記複数のマルチレベルセルのうち、前記複数の目標プログラム状態のうち、前記最上位目標プログラム状態に隣接した目標プログラム状態にプログラムされるマルチレベルセルを含み、前記プログラム禁止電圧は前記プログラム電圧より高い−と、
前記第１マルチレベルセルを前記最上位目標プログラム状態に相応する中間プログラム状態にプリプログラムするように前記ワードラインにワンショット（ｏｎｅ−ｓｈｏｔ）パルスを印加する段階を含み、
前記中間プログラム状態に対する検証動作が遂行されない不揮発性メモリ装置のプログラム方法。
【請求項２】
前記第１マルチレベルセルは、前記ＭＳＢメインプログラムによって、前記中間プログラム状態から前記中間プログラム状態の幅より狭い幅を有する前記最上位目標プログラム状態にプログラムされることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項３】
前記ワンショットパルスは、前記第１マルチレベルセルのうち、少なくとも一つのスレッショルド電圧を増加させる電圧レベルを有することを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項４】
前記ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は接地電圧であることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項５】
前記ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は接地電圧より高い電圧であることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項６】
第１ワードラインに接続された複数の第１マルチレベルセル、前記第１ワードラインに隣接した第２ワードラインに接続された複数の第２マルチレベルセルを含む不揮発性メモリ装置のプログラム方法において、
前記複数の第１マルチレベルセルに第１の２ビットデータの下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＬＳＢ）をプログラムする第１ＬＳＢプログラムを遂行する段階と、
前記複数の第２マルチレベルセルに第２の２ビットデータのＬＳＢをプログラムする第２ＬＳＢプログラムを遂行する段階と、
前記第２ＬＳＢプログラムが遂行された後、前記複数の第１マルチレベルセルに前記第１の２ビットデータの上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＭＳＢ）をプログラムする第１ＭＳＢプログラムを遂行する段階を含み、
前記第１ＭＳＢプログラムを遂行する段階は、複数の目標プログラム状態のうち、最上位目標プログラム状態にプログラムされる前記複数の第１マルチレベルセルのうち、第３マルチレベルセルをプリプログラムする第１ＭＳＢプリプログラムを遂行する段階、および前記複数の第１マルチレベルセルを前記第１の２ビットデータに相応する前記複数の目標プログラム状態にプログラムする第１ＭＳＢメインプログラムを遂行する段階を含み、
前記第１ＭＳＢプリプログラムおよび前記第１ＭＳＢメインプログラムは一回のシークエンスで遂行され、
前記第１ＭＳＢプリプログラムを遂行する段階は、
前記第３マルチレベルセルに接続された第１ビットラインにプログラム電圧を印加する段階と、
前記複数の第１マルチレベルセルのうち、前記第３マルチレベルセルを除いた第４マルチレベルセルに接続された第２ビットラインにプログラム禁止電圧を印加する段階、−前記第４マルチレベルセルは、前記複数の第１マルチレベルセルのうち、前記複数の目標プログラム状態のうち、前記最上位目標プログラム状態に隣接した目標プログラム状態にプログラムされるマルチレベルセルを含み、前記プログラム禁止電圧は前記プログラム電圧より高い−と、
前記第３マルチレベルセルを前記最上位目標プログラム状態に相応する中間プログラム状態にプリプログラムするように前記ワードラインにワンショット（ｏｎｅ−ｓｈｏｔ）パルスを印加する段階を含み、
前記中間プログラム状態に対する検証動作が遂行されない不揮発性メモリ装置のプログラム方法。
【請求項７】
前記第３マルチレベルセルは、前記第１ＭＳＢメインプログラムによって、前記中間プログラム状態から前記中間プログラム状態の幅より狭い幅を有する前記最上位目標プログラム状態にプログラムされることを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
【請求項８】
前記ワンショットパルスは、前記第３マルチレベルセルのうち、少なくとも一つのスレッショルド電圧を増加させる電圧レベルを有することを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
【請求項９】
前記第１ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は、接地電圧であることを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
【請求項１０】
前記第１ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は、接地電圧より高い電圧であることを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
【請求項１１】
前記第２ワードラインに隣接した第３ワードラインに接続された複数の第５マルチレベルセルに対する第３ＬＳＢプログラムが遂行された後、前記複数の第２マルチレベルセルに前記第２の２ビットデータのＭＳＢをプログラムする第２ＭＳＢプログラムを遂行する段階をさらに含み、
前記第２ＭＳＢプログラムは、一回のシークエンスで遂行される第２ＭＳＢプリプログラムおよび第２ＭＳＢメインプログラムを含むことを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
【請求項１２】
ワードラインに接続された複数のマルチレベルセルを含むメモリセルアレイと、
第１増加型ステップパルス、ワンショット（ｏｎｅ−ｓｈｏｔ）パルスおよび第２増加型ステップパルスを生成する電圧生成器と、
前記第１増加型ステップパルスを用いて、前記複数のマルチレベルセルに２ビットデータの下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＬＳＢ）をプログラムするＬＳＢプログラムを遂行し、前記複数のマルチレベルセルに前記２ビットデータの上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＭＳＢ）をプログラムするＭＳＢプログラムを遂行する制御回路を含み、
前記制御回路は、前記ＭＳＢプログラムとして、複数の目標プログラム状態のうち、最上位目標プログラム状態にプログラムされる前記複数のマルチレベルセルのうち、第１マルチレベルセルを前記ワンショットパルスを用いて、プリプログラムするＭＳＢプリプログラム、および前記複数のマルチレベルセルを前記第２増加型ステップパルスを用いて、前記２ビットデータに相応する前記複数の目標プログラム状態にプログラムするＭＳＢメインプログラムを遂行し、
前記制御回路は、前記ＭＳＢプリプログラムを遂行するように、
前記第１マルチレベルセルに接続された第１ビットラインにプログラム電圧を印加して、
前記複数のマルチレベルセルのうち、前記第１マルチレベルセルを除いた第２マルチレベルセルに接続された第２ビットラインにプログラム禁止電圧を印加して、−前記第２マルチレベルセルは、前記複数のマルチレベルセルのうち、前記複数の目標プログラム状態のうち、前記最上位目標プログラム状態に隣接した目標プログラム状態にプログラムされるマルチレベルセルを含み、前記プログラム禁止電圧は前記プログラム電圧より高い−、
前記第１マルチレベルセルを前記最上位目標プログラム状態に相応する中間プログラム状態にプリプログラムするように前記ワードラインに前記ワンショットパルスを印加して、
前記中間プログラム状態に対する検証動作が遂行されない不揮発性メモリ装置。
【請求項１３】
前記第１マルチレベルセルは、前記ＭＳＢメインプログラムによって、前記中間プログラム状態から前記中間プログラム状態の幅より狭い幅を有する前記最上位目標プログラム状態にプログラムされることを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
前記電圧生成器は、前記第１マルチレベルセルのうち、少なくとも一つのスレッショルド電圧を増加させる電圧レベルを有する前記ワンショットパルスを生成することを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１５】
前記ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は接地電圧であることを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１６】
前記ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は接地電圧より高い電圧であることを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１７】
第１ワードラインに接続された複数の第１マルチレベルセル、前記第１ワードラインに隣接した第２ワードラインに接続された複数の第２マルチレベルセルを含むメモリセルアレイと、
第１増加型ステップパルス、ワンショット（ｏｎｅ−ｓｈｏｔ）パルスおよび第２増加型ステップパルスを生成する電圧生成器と、
前記第１増加型ステップパルスを用いて、前記複数の第１マルチレベルセルに第１の２ビットデータの下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＬＳＢ）をプログラムする第１ＬＳＢプログラムを遂行し、前記第１増加型ステップパルスを用いて、前記複数の第２マルチレベルセルに第２の２ビットデータのＬＳＢをプログラムする第２ＬＳＢプログラムを遂行し、前記第２ＬＳＢプログラムが遂行された後、前記複数の第１マルチレベルセルに前記第１の２ビットデータの上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；ＭＳＢ）をプログラムする第１ＭＳＢプログラムを遂行し、
前記制御回路は、前記第１ＭＳＢプログラムとして、複数の目標プログラム状態のうち、最上位目標プログラム状態にプログラムされる前記複数の第１マルチレベルセルのうち、第３マルチレベルセルを前記ワンショットパルスを用いて、プリプログラムする第１ＭＳＢプリプログラム、および前記複数の第１マルチレベルセルを前記第２増加型ステップパルスを用いて、前記第１の２ビットデータに相応する前記複数の目標プログラム状態にプログラムする第１ＭＳＢメインプログラムを遂行し、
前記制御回路は、前記第１ＭＳＢプリプログラムおよび前記第１ＭＳＢメインプログラムは一回のシークエンスで遂行し、
前記制御回路は、前記第１ＭＳＢプリプログラムを遂行するように、
前記第３マルチレベルセルに接続された第１ビットラインにプログラム電圧を印加して、
前記複数の第１マルチレベルセルのうち、前記第３マルチレベルセルを除いた第４マルチレベルセルに接続された第２ビットラインにプログラム禁止電圧を印加して、−前記第４マルチレベルセルは、前記複数の第１マルチレベルセルのうち、前記複数の目標プログラム状態のうち、前記最上位目標プログラム状態に隣接した目標プログラム状態にプログラムされるマルチレベルセルを含み、前記プログラム禁止電圧は前記プログラム電圧より高い−、
前記第３マルチレベルセルを前記最上位目標プログラム状態に相応する中間プログラム状態にプリプログラムするように前記ワードラインに前記ワンショットパルスを印加して、
前記中間プログラム状態に対する検証動作が遂行されない不揮発性メモリ装置。
【請求項１８】
前記第３マルチレベルセルは、前記第１ＭＳＢメインプログラムによって、前記中間プログラム状態から前記中間プログラム状態の幅より狭い幅を有する前記最上位目標プログラム状態にプログラムされることを特徴とする請求項１７に記載の不揮発性メモリ装置。
【請求項１９】
前記電圧生成器は、前記第３マルチレベルセルのうち、少なくとも一つのスレッショルド電圧を増加させる電圧レベルを有する前記ワンショットパルスを生成することを特徴とする請求項１７に記載の不揮発性メモリ装置。
【請求項２０】
前記第１ＭＳＢプリプログラムの間前記第１ビットラインに印加される前記プログラム電圧は接地電圧であることを特徴とする請求項１７に記載の不揮発性メモリ装置。
【請求項２１】
前記第１ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は接地電圧より高い電圧であることを特徴とする請求項１７に記載の不揮発性メモリ装置。
【請求項２２】
前記制御回路は、前記第２ワードラインに隣接した第３ワードラインに接続された複数の第５マルチレベルセルに対する第３ＬＳＢプログラムが遂行された後、前記複数の第２マルチレベルセルに前記第２の２ビットデータのＭＳＢをプログラムする第２ＭＳＢプログラムを遂行し、
前記第２ＭＳＢプログラムは、一回のシークエンスで遂行される第２ＭＳＢプリプログラムおよび第２ＭＳＢメインプログラムを含むことを特徴とする請求項１７に記載の不揮発性メモリ装置。