(57)【要約】      （修正有）【課題】逆方向リーク電流を抑制できる半導体装置を提供すること。【解決手段】半導体装置１０は、ｎ−型ベース層１１、複数のｐ型ベース層１２、複数の溝１３ａ、ゲート電極１３ｂ、ｎ＋型エミッタ層１５、エミッタ電極１８、コレクタ電極１９、を具備する。ｐ型ベース層１２は、其々平面状であって、ｎ−型ベース層１１の上面から所定の深さまでの領域を分離するように形成される。溝１３ａは、ｐ型ベース層１２に直交するように配置され、ｐ型ベース層１２より深く形成される。ゲート電極１３ｂは、溝１３ａの内部に、第１の絶縁膜１４を介して形成される。ｎ＋型エミッタ層１５は、ゲート電極１３ｂの側面に沿い、かつ第１の絶縁膜１４を介して接するように形成される。エミッタ電極１８は、ｐ型ベース層１２およびエミッタ層１５に接し、ゲート電極１３ｂと絶縁するように形成される。コレクタ電極１９は、ｎ−型ベース層１１の下面側に形成される。【選択図】図１
2013069870.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上面から所定の深さまでの領域を分離するように形成された平面状の複数の第２導電型の不純物層と、
前記半導体基板に、前記複数の第２導電型の不純物層に交わるように配置され、前記複数の第２導電型の不純物層より深く形成された複数の溝と、
前記複数の溝のそれぞれの内部に、絶縁膜を介して形成されたゲート電極と、
前記ゲート電極のそれぞれの側面に沿い、かつ前記絶縁膜を介して接するように形成された第１導電型の不純物層と、
前記半導体基板の前記上面上に、前記第２導電型の不純物層および前記第１導電型の不純物層に接し、かつ前記ゲート電極と絶縁するように形成された第１の電極と、
前記半導体基板の下面側に形成された第２の電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記複数の第２導電型の不純物層は、互いに平行に配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第２導電型の不純物層はそれぞれ、複数の前記ゲート電極の間において、前記溝の前記側面に沿う方向に沿って分割されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の下面に、さらに第２導電型のコレクタ層が形成されており、
前記第２の電極は、前記コレクタ層の下面上に、前記コレクタ層の下面に接するように形成されたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第２の電極は、前記半導体基板の下面上に、前記半導体基板の下面に接するように形成されたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、トレンチゲート構造のゲート電極を有する半導体装置に関する。
【背景技術】
【０００２】
トレンチゲート構造のゲート電極を有する従来の半導体装置において、例えば絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒと称する）、またはパワーＭＯＳトランジスタは、ｎ型ベース層の上面にｐ型ベース層が形成されており、ｐ型ベース層を貫通してｎ型ベース層に達するように、トレンチ構造のゲート電極が形成されている。また、ｐ型ベース層の表層には、ゲート電極に沿ってｎ＋型エミッタ層が形成されており、ｐ型ベース層の上面およびｎ型ベース層の下面には、それぞれ電極が形成されている。
【０００３】
このようなトレンチ構造を有する半導体装置は、装置の物性、および装置の製造プロセスにおける欠陥等により、高温動作時に、電極間に逆方向リーク電流が発生する問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１２３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、逆方向リーク電流を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、第１導電型の半導体基板、複数の第２導電型の不純物層、複数の溝、ゲート電極、第１導電型の不純物層、第１の電極、および第２の電極、を具備する。前記複数の第２導電型の不純物層は、それぞれ平面状であって、前記半導体基板の上面から所定の深さまでの領域を分離するように形成される。前記複数の溝は、前記半導体基板に、前記複数の第２導電型の不純物層に交わるように配置され、前記複数の第２導電型の不純物層より深く形成される。前記ゲート電極は、前記複数の溝のそれぞれの内部に、絶縁膜を介して形成される。前記第１導電型の不純物層は、前記ゲート電極のそれぞれの側面に沿い、かつ前記絶縁膜を介して接するように形成される。前記第１の電極は、前記半導体基板の前記上面上に、前記第２導電型の不純物層および前記第１導電型の不純物層に接し、かつ前記ゲート電極と絶縁するように形成される。前記第２の電極は、前記半導体基板の下面側に形成される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を概略的に示す斜視図である。
【図２】エミッタ電極、コレクタ電極、および第２の絶縁膜を含む図１の一点鎖線Ｘ−Ｘ´に沿った装置の断面図である。
【図３】第２の実施形態に係る半導体装置を概略的に示す斜視図である。
【図４】エミッタ電極、コレクタ電極、および第２の絶縁膜を含む図３の一点鎖線Ｘ−Ｘ´に沿った装置の断面図である。
【図５】第３の実施形態に係る半導体装置を概略的に示す斜視図である。
【図６】ソース電極、ドレイン電極、および第２の絶縁膜を含む図５の一点鎖線Ｘ−Ｘ´に沿った装置の断面図である。
【図７】第４の実施形態に係る半導体装置を概略的に示す斜視図である。
【図８】ソース電極、ドレイン電極、および第２の絶縁膜を含む図７の一点鎖線Ｘ−Ｘ´に沿った装置の断面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態に係る半導体装置について、図面を参照して説明する。以下に、本実施形態に係る半導体装置の一例として、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒと称する）およびパワーＭＯＳトランジスタを説明する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置であるＩＧＢＴを概略的に示す斜視図である。また、図２は、図１の一点鎖線Ｘ−Ｘ´に沿ったＩＧＢＴの断面図である。なお、図１は、図面の煩雑化を避けるため、エミッタ電極、コレクタ電極、およびゲート電極上の絶縁膜（第２の絶縁膜）は省略されている。
【００１０】
図１に示すように、第１の実施形態に係るＩＧＢＴ１０において、例えばシリコンからなるｎ−型の半導体基板であるｎ−型ベース層１１には、ｎ−型ベース層１１の上面から所定の深さまでの領域を分離するように、それぞれが平面状のｐ型の不純物層である複数のｐ型ベース層１２が形成されている。複数のｐ型ベース層１２は、互いに離間し、かつ図１に示す第１の方向に沿って互いに平行に配置されている。従って、複数のｐ型ベース層１２の上面は、ｎ−型ベース層１１の上面において、互いに平行な複数の帯状パターンとなる。このように形成された複数のｐ型ベース層１２は、ｎ−ベース層１１の上面から所定の深さまでの領域を、互いに平行に配置された直方体状の複数の領域に分離する。
【００１１】
複数のｐ型ベース層１２は、ｎ−型ベース層１１の上面側の表面上に、ストライプ状の開口が形成されたレジスト層を形成し、このレジスト層を介してｎ−型ベース層１１にｐ型のイオン（例えばホウ素（Ｂ））を注入することにより形成することができる。
【００１２】
なお、複数のｐ型ベース層１２は、必ずしも互いに平行に配置される必要はない。
【００１３】
図２に示すように、複数のｐ型ベース層１２が形成されたｎ−型ベース層１１には、複数の溝１３ａが形成されている。複数の溝１３ａは、その深さ方向においてｐ型ベース層１２を貫通し、ｎ−型ベース層１１に達するように形成されている。複数の溝１３ａは、互いに離間している。
【００１４】
図１に示すように、それぞれの溝１３ａは、複数のｐ型ベース層１２に直交するように形成されている。複数の溝１３ａは、図１に示す第２の方向に沿って互いに平行に配置されている。
【００１５】
なお、複数のｐ型ベース層１２が互いに平行でない場合、それぞれの溝１３ａは、複数のｐ型ベース層１２に交わるように形成される。
【００１６】
それぞれの溝１３ａの内部には、第１の絶縁膜１４を介してゲート電極１３ｂが形成され、いわゆるトレンチゲートが形成されている。従って、複数のゲート電極１３ｂの上面は、ｎ−型ベース層１１の上面において、複数のｐ型ベース層１２の帯状パターンに直交し、かつ互いに平行な複数の帯状パターンとなる。
【００１７】
図２に示すように、複数のｐ型ベース層１２が形成されたｎ−型ベース層１１の上面には、複数のｎ＋型の不純物層であるｎ＋型エミッタ層１５（以下、エミッタ層１５と称する）が形成されている。複数のエミッタ層１５は、ｎ−型ベース層１１の上面に、ｐ型ベース層１２より浅く形成されている。複数のエミッタ層１５は、第１の絶縁膜１４を介してゲート電極１３ｂを挟むように配置される。図１に示すように、それぞれのエミッタ層１５は、ゲート電極１３ｂに沿って、ゲート電極１３ｂの側面に第１の絶縁膜１４を介して接するように形成されている。従って、複数のエミッタ層１５の上面は、ｎ−型ベース層１１の表面において、複数のゲート電極１３ｂの帯状パターンに第１の絶縁膜１４を介して接する複数の帯状パターンとなる。
【００１８】
また、ｎ−型ベース層１１の下面には、平面状のｐ型コレクタ層１６（以下、コレクタ層１６と称する）が形成されている。コレクタ層１６の下面は、ｎ−型ベース層１１の下面から露出するように形成されている。
【００１９】
図２に示すように、ｎ−型ベース層１１の上面上において、それぞれのゲート電極１３ｂ上、およびエミッタ層１５上の一部には、第２の絶縁膜１７が形成されている。図示しないが、それぞれの第２の絶縁膜１７は、第２の方向に沿って形成される。
【００２０】
図２に示すように、第２の絶縁膜１７を含み、ｐ型ベース層１２およびエミッタ層１５が形成されたｎ−型ベース層１１の上面上には、第１の電極であるエミッタ電極１８が形成されている。エミッタ電極１８は、第２の絶縁膜１７から露出したエミッタ層１５、エミッタ層１５間のｎ−型ベース層１１、およびエミッタ層１５間のｐ型ベース層１２に接しており、第２の絶縁膜１７によって複数のゲート電極１３ｂと絶縁されている。
【００２１】
また、コレクタ層１６の下面上には、第２の電極であるコレクタ電極１９が形成されている。コレクタ電極１９は、コレクタ層１６の下面に接するように形成されている。
【００２２】
第１の実施形態に係るＩＧＢＴ１０のエミッタ電極１８とコレクタ電極１９との間に順バイアスを印加し、ゲート電極１３ｂとエミッタ電極１８との間に順バイアスを印加する。すると、ｐ型ベース層１２中の第１の絶縁膜１４に接する部分に、ｎ＋型反転層（チャネル）が形成される。
【００２３】
これにより、電子はエミッタ層１５からチャネルを経由してｎ−型ベース層１１に注入され、正孔はコレクタ層１６からｎ−型ベース層１１に注入される。この結果、エミッタ電極１８とコレクタ電極１９とが導通する。
【００２４】
これに対して、ゲート電極１３ｂとエミッタ電極１８との間に零バイアスまたは逆バイアスを印加すると、ｎ＋型反転層（チャネル）は消滅し、コレクタ電極１９とエミッタ電極１８との間に流れる電流は遮断される。
【００２５】
以上に説明したＩＧＢＴ１０によれば、ｎ−型ベース層１１に、ｎ−型ベース層１１の上面から所定の深さまでの領域を分離するように、複数のｐ型ベース層１２が形成されている。従って、ｎ−型ベース層の上面全面にｐ型ベース層が形成された従来のＩＧＢＴと比較して、ｎ−型ベース層１１とｐ型ベース層１２との接合面積を低減することができる。
【００２６】
例えば図１に示すように、ＩＧＢＴ１０の第２の方向に沿った長さをＬｄとし、同一方向におけるｐ型ベース層１２の長さをＬｐ１とする。また、この装置１０には、ｎ個のｐ型ベース層１２が形成されているものとする。このとき、第１の実施形態に係るＩＧＢＴ１０におけるｎ−型ベース層１１とｐ型ベース層１２との接合面積は、従来の半導体装置の（ｎ×Ｌｐ１）／Ｌｄ倍になる。
【００２７】
ここで、上述のＩＧＢＴ１０を含むトレンチゲート構造を有する半導体装置における逆方向リーク電流ＩＲは、式１で表現される。
【数１】
2013069870.tif 000003
【００２８】
但し、式１において、右辺第一項は拡散電流成分であり、第二項は熱発生電流成分である。Ａはｎ−型ベース層１１とｐ型ベース層１２との接合面積、Ｎｉは真性キャリア密度、ＮＤはドナー濃度、Ｄｐは成句の拡散定数、τｐは正孔のライフタイム、τは空乏層中のライフタイム、ＶＲは逆方向電圧、ＮＣ、ＮＶは伝導帯、価電子帯の実行常態密度をそれぞれ表し、ＥＧは禁制帯幅、Ｔは絶対温度を表す。
【００２９】
なお、真性キャリア密度Ｎｉは、式２で表現される。
【数２】
2013069870.tif 000004
【００３０】
式１から明らかなように、ｎ−型ベース層１１とｐ型ベース層１２との接合面積を示すＡは、高温動作時に支配的となる拡散電流成分の比例定数項であり、第１の実施形態に係るＩＧＢＴ１０によれば、このＡを、従来の（ｎ×Ｌｐ１）／Ｌｄ倍にすることができる。
【００３１】
従って、第１の実施形態に係るＩＧＢＴ１０によれば、従来のＩＧＢＴより逆方向リーク電流ＩＲを低減することができる。
【００３２】
（第２の実施形態）
図３は、第２の実施形態に係る半導体装置であるＩＧＢＴ２０を概略的に示す斜視図である。また、図４は、図３の一点鎖線Ｘ−Ｘ´に沿ったＩＧＢＴの断面図である。なお、図３に示されるＩＧＢＴ２０において、図面の煩雑化を避けるため、エミッタ電極１８、コレクタ電極１９、および第２の絶縁膜１７は省略されている。
【００３３】
図３、図４に示すＩＧＢＴ２０は、図１、図２に示されるＩＧＢＴ１０と比較して、第２の不純物層であるｐ型ベース層２１が、ゲート電極１３ｂの間において分割されている点が異なる。
【００３４】
第２の実施形態に係るＩＧＢＴ２０が有する複数のｐ型ベース層２１は、ｎ−型ベース層１１の上面から所定の深さまでの領域を第１の方向に沿って分離するように形成されており、さらに、それぞれのｐ型ベース層２１は、複数のゲート電極１３ｂの間において、第２の方向に沿って２つに分割されるように形成されている。すなわち、第２の実施形態に係るＩＧＢＴ２０において、それぞれのｐ型ベース層２１は、第１の絶縁膜１４を介してゲート電極１３ｂの周辺のみに形成されている。
【００３５】
このようなｐ型ベース層２１も、第１の実施形態に係るＩＧＢＴ１０におけるｐ型ベース層１２と同様の方法により形成することができる。
【００３６】
なお、このＩＧＢＴ２０の動作は、第１の実施形態に係るＩＧＢＴ１０と同様であるため、説明を省略する。
【００３７】
以上に説明した第２の実施形態に係るＩＧＢＴ２０によれば、複数のｐ型ベース層２１は、ｎ−型ベース層１１の上面から所定の深さまでの領域を第１の方向に沿って分離するように形成されており、さらに、それぞれのｐ型ベース層２１は、複数のゲート電極１３ｂの間において、第２の方向に沿って２つに分割されるように形成されている。従って、第１の実施形態に係るＩＧＢＴ１０と比較して、さらにｎ−型ベース層１１とｐ型ベース層２１との接合面積を低減することができる。
【００３８】
例えば図４に示すように、溝１３ａ間の第１の方向に沿った長さをＬｔとし、同一方向におけるｐ型ベース層２１の長さをＬｐ２とする。すると、第２の実施形態に係るＩＧＢＴ２０におけるｎ−型ベース層１１とｐ型ベース層２１との接合面積は、従来のＩＧＢＴの（Ｌｐ１×２Ｌｐ２）／（Ｌｄ×Ｌｔ）倍、第１の実施形態に係るＩＧＢＴ１０の（２×Ｌｐ２）／Ｌｔ倍になる。
【００３９】
従って、第２の実施形態に係るＩＧＢＴ２０によれば、従来のＩＧＢＴより逆方向リーク電流ＩＲを低減することができ、第１の実施形態に係るＩＧＢＴ１０と比較して、さらに逆方向リーク電流ＩＲを低減することができる。
【００４０】
（第３の実施形態）
図５は、第３の実施形態に係る半導体装置であるパワーＭＯＳトランジスタ３０を概略的に示す斜視図である。また、図６は、図５の一点鎖線Ｘ−Ｘ´に沿ったパワーＭＯＳトランジスタ３０の断面図である。なお、図５に示されるパワーＭＯＳトランジスタ３０において、図面の煩雑化を避けるため、ソース電極３７、ドレイン電極３８、および第２の絶縁膜３６は省略されている。
【００４１】
図５、図６に示すパワーＭＯＳトランジスタ３０は、図１、図２に示すＩＧＢＴ１０が有するコレクタ層１６が形成されない点が異なる。以下に、図５、図６に示すパワーＭＯＳトランジスタ３０について説明する。
【００４２】
図５、図６に示す第３の実施形態に係るパワーＭＯＳトランジスタ３０は、図１、図２に示すＩＧＢＴ１０と同様のｎ−型ベース層３１、ｐ型ベース層３２、複数の溝３３ａ、第１の絶縁膜３４、および複数のゲート電極３３ｂを有する。なお、パワーＭＯＳトランジスタ３０において、ｎ−型ベース層３１はドレイン層として機能し、ｐ型ベース層３２はチャネルとして機能する。
【００４３】
また、複数のｐ型ベース層３２が形成されたｎ−型ベース層３１の上面には、それぞれがｎ＋型の不純物層である複数のｎ＋型ソース層３５（以下、ソース層３５と称する）が形成されている。複数のソース層３５は、図１、図２に示すＩＧＢＴ１０におけるエミッタ層１５と同様に形成されている。
【００４４】
図６に示すように、ｎ−型ベース層３１の上面上における所定領域には、図１、図２に示すＩＧＢＴ１０における第２の絶縁膜１７と同様の第２の絶縁膜３６が形成されている。
【００４５】
第２の絶縁膜３６を含み、ｐ型ベース層３２およびソース層３５が形成されたｎ−型ベース層３１の上面上には、第１の電極であるソース電極３７が形成されている。ソース電極３７は、図１、図２に示すＩＧＢＴ１０におけるエミッタ電極１８と同様に形成されている。すなわち、ソース電極３７は、第２の絶縁膜３６から露出したソース層３５、ソース層３５間のｎ−型ベース層３１、およびソース層３５間のｐ型ベース層３２に接しており、第２の絶縁膜３６によって複数のゲート電極３３ｂと絶縁されている。
【００４６】
また、ｎ−型ベース層３１の下面上には、第２の電極であるドレイン電極３８が形成されている。ドレイン電極３８は、ｎ−型ベース層３１の下面に接するように形成されている。
【００４７】
以上に説明したパワーＭＯＳトランジスタ３０において、ソース電極３７とドレイン電極３８との間に順バイアスを印加し、ゲート電極３３ｂとソース電極３７との間に順バイアスを印加する。すると、ｐ型ベース層３２中の第１の絶縁膜３４に接する部分に、ｎ＋型反転層（チャネル）が形成される。
【００４８】
これにより、電子はソース層３６からチャネルを経由してｎ−型ベース層３１に注入される。この結果、ソース電極３７とドレイン電極３８とが導通する。
【００４９】
これに対して、ゲート電極３３ｂとソース電極３７との間に零バイアスまたは逆バイアスを印加すると、ｎ＋型反転層（チャネル）は消滅し、ドレイン電極３８とソース電極３７との間に流れる電流は遮断される。
【００５０】
以上に説明した第３の実施形態に係るパワーＭＯＳトランジスタ３０であっても、第１の実施形態に係るＩＧＢＴ１０と同様に、ｎ−型ベース層３１に、ｎ−型ベース層３１の上面から所定の深さまでの領域を分離するように、複数のｐ型ベース層３２が形成されている。従って、ｎ−型ベース層の上面全面にｐ型ベース層が形成された従来のパワーＭＯＳトランジスタと比較して、ｎ−型ベース層３１とｐ型ベース層３２との接合面積を低減することができる。これにより、第３の実施形態に係るパワーＭＯＳトランジスタ３０は、従来のパワーＭＯＳトランジスタより逆方向リーク電流ＩＲを低減することができる。
【００５１】
（第４の実施形態）
図７は、第４の実施形態に係る半導体装置であるパワーＭＯＳトランジスタ４０を概略的に示す斜視図である。また、図８は、図７の一点鎖線Ｘ−Ｘ´に沿ったパワーＭＯＳトランジスタ４０の断面図である。なお、図７に示されるパワーＭＯＳトランジスタ４０において、図面の煩雑化を避けるため、ソース電極３７、ドレイン電極３８、および第２の絶縁膜３６は省略されている。
【００５２】
図７、図８に示すパワーＭＯＳトランジスタ４０は、図５、図６に示されるパワーＭＯＳトランジスタ３０と比較して、第２の不純物層であるｐ型ベース層４１のそれぞれが、ゲート電極３３ｂの間において分割されている点が異なる。
【００５３】
第４の実施形態に係るパワーＭＯＳトランジスタ４０が有する複数のｐ型ベース層４１は、ｎ−型ベース層３１の上面から所定の深さまでの領域を第１の方向に沿って分離するように形成されており、さらに、それぞれのｐ型ベース層４１は、複数のゲート電極３３ｂの間において、第２の方向に沿って２つに分割されるように形成されている。すなわち、第４の実施形態に係るパワーＭＯＳトランジスタ４０において、それぞれのｐ型ベース層４１は、第１の絶縁膜３４を介してゲート電極３３ｂの周辺のみに形成されている。
【００５４】
なお、このパワーＭＯＳトランジスタ４０の動作は、第３の実施形態に係るパワーＭＯＳトランジスタ３０と同様であるため、説明を省略する。
【００５５】
以上に説明した第４の実施形態に係るパワーＭＯＳトランジスタ４０によれば、複数のｐ型ベース層４１は、ｎ−型ベース層３１の上面から所定の深さまでの領域を第１の方向に沿って分離するように形成されており、さらに、それぞれのｐ型ベース層４１は、複数のゲート電極３３ｂの間において、第２の方向に沿って２つに分割されるように形成されている。従って、第３の実施形態に係るパワーＭＯＳトランジスタ３０と比較して、さらにｎ−型ベース層３１とｐ型ベース層４１との接合面積を低減することができる。従って、第４の実施形態に係るパワーＭＯＳトランジスタ４０によれば、従来のパワーＭＯＳトランジスタより逆方向リーク電流ＩＲを低減することができ、第３の実施形態に係るパワーＭＯＳトランジスタ３０と比較して、さらに逆方向リーク電流ＩＲを低減することができる。
【００５６】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１０、２０・・・ＩＧＢＴ
１１、３１・・・ｎ−型ベース層
１２、２１、３２、４１・・・ｐ型ベース層
１３ａ、３３ａ・・・溝
１３ｂ、３３ｂ・・・ゲート電極
１４、３４・・・第１の絶縁膜
１５・・・ｎ＋型エミッタ層（エミッタ層）
１６・・・ｐ型コレクタ層（コレクタ層）
１７、３６・・・第２の絶縁膜
１８・・・エミッタ電極
１９・・・コレクタ電極
３０、４０・・・パワーＭＯＳトランジスタ
３５・・・ｎ＋型ソース層（ソース層）
３７・・・ソース電極
３８・・・ドレイン電極
【図１】
2013069870.tif 000005
【図２】
2013069870.tif 000006
【図３】
2013069870.tif 000007
【図４】
2013069870.tif 000008
【図５】
2013069870.tif 000009
【図６】
2013069870.tif 000010
【図７】
2013069870.tif 000011
【図８】
2013069870.tif 000012