【手続補正書】
【提出日】平成26年1月22日(2014.1.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルアレイを含む半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｉｅ）であって、
前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する、前記半導体ダイの中央部に形成された入出力バンプパッド部を含み、
前記入出力バンプパッド部は、前記それぞれのメモリセルアレイをチャネル別に入出力するための複数のチャネルバンプパッド部を含み、
前記それぞれのチャネルバンプパッド部は、複数の行と複数の列からなるマトリックス形態で配列された複数の単位バンプパッドを含む、ことを特徴とする半導体メモリ装置。
【請求項２】
前記それぞれのチャネルバンプパッド部は、アドレス／コマンドバンプパッドが配列されたアドレス／コマンドパッドブロック、及びデータバンプパッドが配列された複数のデータパッドブロックを含み、
前記アドレス／コマンドパッドブロック及び前記データパッドブロックは、行方向に配列されたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記アドレス／コマンドパッドブロックは、前記複数のデータパッドブロックの間に配置されるか、又は、前記データパッドブロック全体の行方向側方に配置されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記それぞれのデータパッドブロックは、
複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの行を含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記それぞれのデータパッドブロックは、
複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの列を含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項６】
複数の電源電圧の供給を受けるパワーバンプパッドが前記それぞれのデータバンプブロックの中間部分に配列され、前記データバンプパッドは、前記パワーバンプパッドを囲むように前記それぞれのデータバンプブロックの外郭に配列されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項７】
前記半導体ダイは、前記それぞれのメモリセルアレイと対応する前記チャネルバンプパッド部との間に各々形成された複数の入出力制御部を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記それぞれの入出力制御部の行方向の長さは、前記対応するそれぞれのチャネルバンプパッド部の行方向の長さより小さいか、又は、同一であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記それぞれのチャネルバンプパッド部は、複数のデータバンプパッドを含み、
前記それぞれのチャネルバンプパッド部に含まれた前記データバンプパッドの個数と同じ個数の出力ドライバ及び同じ個数の入力バッファが、前記それぞれの入出力制御部及び前記それぞれのチャネルバンプパッド部に分散して配置されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記それぞれのチャネルバンプパッド部は、複数のデータバンプパッドを含み、
前記それぞれのデータバンプパッドが形成されたそれぞれのデータパッド領域には、前記データバンプパッドの下方の前記半導体ダイ内部に、それぞれの出力ドライバ及びそれぞれのデカプリングキャパシタが形成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
前記それぞれのデータパッド領域には、前記データバンプパッドの下方の前記半導体ダイ内部に、それぞれの入力バッファがさらに形成されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記それぞれのチャネルバンプパッド部は、複数のアドレス／コマンドバンプパッド及び複数のパワーバンプパッドを含み、
前記それぞれのアドレス／コマンドバンプパッドが形成されたアドレス／コマンドパッド領域及び前記それぞれのパワーバンプパッドが形成されたパワーパッド領域には、前記アドレス／コマンドバンプパッド及びパワーバンプパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタが形成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１３】
前記それぞれのアドレス／コマンドパッド領域には、前記アドレス／コマンドバンプパッドの下方の前記半導体ダイの内部に、それぞれのクランプダイオード又はそれぞれの静電気放電保護回路がさらに形成されることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記それぞれのパワーパッド領域には、前記パワーバンプパッドの下方の前記半導体ダイの内部に、それぞれの静電気放電保護回路がさらに形成されることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
前記それぞれのチャネルバンプパッド部は、前記半導体ダイと電気的に遮断された少なくとも一つのダミーパッドを含み、
前記ダミーパッドが形成されたダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタが形成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１６】
前記それぞれのダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれの静電気放電保護回路がさらに形成されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記半導体ダイは、
前記それぞれのメモリセルアレイを前記チャネル別に独立的に制御するための複数の第１回路と、
前記複数のメモリセルアレイを共通に制御するための第２回路と、をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１８】
前記第１回路は、前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、
前記第２回路は前記入出力バンプパッド部を構成する複数のチャネルバンプパッド部の行方向のいずれかの側方に配置されるか、又は前記半導体ダイの垂直二等分線に沿って配置されることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記第１回路は前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、
前記第２回路は前記半導体ダイの行方向の辺又は列方向の辺に隣接して配置されることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項２０】
前記半導体ダイのテストを遂行するためのテストパッド部をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２１】
前記テストパッド部は、前記半導体ダイの垂直二等分線に沿って列方向に配置されるか、又は前記半導体ダイの列方向の辺に隣接して列方向に配置されることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記テストパッド部は、前記半導体ダイの水平二等分線に沿って行方向に配置されるか、又は前記半導体ダイの行方向の辺に隣接して行方向に配置されることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２３】
前記半導体ダイの辺又は角に隣接して配置されたサポートバンプパッド部をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２４】
前記サポートバンプパッド部は、複数の電源電圧の供給を受けるパワーバンプパッドを含むことを特徴とする請求項２３に記載の半導体メモリ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体メモリ装置
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は半導体メモリ装置に係り、より詳しくは、マルチチャネルインタフェース方式のワイド入出力半導体メモリ装置に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
前記入出力バンプパッド部は前記それぞれのメモリセルアレイのチャネル別入出力のため複数のチャネルバンプパッド部を含み、前記それぞれのチャネルバンプパッド部は複数の行と複数の列からなったマトリックス形態で配列された複数の単位バンプパッドを含む。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
前記それぞれのチャネルバンプパッド部はアドレス／コマンドバンプパッドが配列されたアドレス／コマンドパッドブロック及びデータバンプパッドが配列された複数のデータパッドブロックを含み、前記アドレス／コマンドパッドブロック及び前記データパッドブロックは、行方向に配列される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】削除
【補正の内容】