(57)【要約】【課題】外部電圧ＶＤＤの変動に伴うレイテンシカウンタのラッチマージンの低下を抑制する。【解決手段】半導体装置１０は、外部電圧ＶＤＤで動作する第１の回路と、外部電圧ＶＤＤよりも低い内部電圧ＶＰＥＲＩで動作する第２の回路とを有するデータ入出力回路７８と、外部クロック信号ＣＫ，／ＣＫに基づき、データ入出力回路７８の動作タイミングを制御する内部クロック信号ＬＣＬＫＯＥＴを生成するＤＬＬ回路２３とを備え、ＤＬＬ回路２３は、内部電圧ＶＰＥＲＩで動作する回路を含む一方、外部電圧ＶＤＤで動作する回路を含まないことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源電圧で動作する第１の回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の回路とを有する出力回路と、
外部クロック信号に基づき、前記出力回路の動作タイミングを制御する第１の内部クロック信号を生成する位相同期回路とを備え、
前記位相同期回路は、前記第２の電源電圧で動作する回路を含む一方、前記第１の電源電圧で動作する回路を含まない
ことを特徴とする半導体装置。
【請求項２】
前記位相同期回路は、
前記第１の内部クロック信号を遅延させるフィードバック回路と、
前記外部クロック信号と前記フィードバック回路の出力信号とに基づいて前記第１の内部クロック信号を生成する内部クロック信号生成回路とを有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記位相同期回路は、前記第１の内部クロック信号と同期した第２の内部クロック信号も生成し、
前記半導体装置は、前記第２の内部クロック信号を受けて動作するレイテンシカウンタをさらに備える
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の内部クロック信号と前記第２の内部クロック信号とは同一の信号である
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体装置は、外部から供給されるリードコマンドに応じて第１の内部リードコマンドを生成し、前記レイテンシカウンタに供給するコマンドデコーダをさらに備え、
前記レイテンシカウンタは、
前記第２の内部クロック信号の１クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、
前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、
前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが供給されたときに活性化していた前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、第２の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有する
ことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記遅延回路部は、前記第２の電源電圧で動作する回路を含む一方、前記第１の電源電圧で動作する回路を含まない
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体装置は、前記第２の内部リードコマンドに同期してリードデータの出力を開始するＦＩＦＯ回路をさらに備え、
前記出力回路は、前記ＦＩＦＯ回路が出力した前記リードデータを外部に出力する
ことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１の回路は、データ入出力端子に共通に接続された１又は複数のバッファ回路を有し、
前記第２の回路は、前記１又は複数のバッファ回路のうちの少なくとも１つのインピーダンスを制御するインピーダンス制御回路を含む
ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１の回路は、前記１又は複数のバッファ回路のうちの少なくとも１つのスルーレートを調整するスルーレート調整回路をさらに含む
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記出力回路は、前記第２の回路から出力される信号の振幅値を、前記第２の電源電圧から前記第１の電源電圧に変換するレベルシフト回路をさらに有する
ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の半導体装置と、
前記半導体装置に前記外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラと
を備えることを特徴とするデータ処理システム。
【請求項１２】
第１の内部クロック信号に基づいて第２の内部クロック信号を生成する位相同期回路と、
前記第１の内部クロック信号に基づいて第３の内部クロック信号を生成するタイミング発生回路と、
前記第３の内部クロック信号に同期して第１の内部リードコマンドを出力するコマンドデコーダと、
前記第２の内部クロック信号と前記第１の内部リードコマンドとに基づいて第２の内部リードコマンドを生成するレイテンシカウンタと、
データ入出力端子に接続され、かつ第１の電源電圧で動作する第１の回路、及び、前記第１の回路に接続され、かつ前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の回路を有し、前記第２のリードコマンドに応じたタイミングで前記第２の回路に供給されたデータを、前記第１の回路を経由して前記データ入出力端子から出力する出力回路とを備え、
前記位相同期回路、前記タイミング発生回路、及び前記コマンドデコーダは、前記第２の電源電圧で動作する回路を含む一方、前記第１の電源電圧で動作する回路を含まない
ことを特徴とする半導体装置。
【請求項１３】
前記位相同期回路は、
前記第２の内部クロック信号を遅延させるフィードバック回路と、
前記第１の内部クロック信号と前記フィードバック回路の出力信号とに基づいて前記第２の内部クロック信号を生成する内部クロック信号生成回路とを有する
ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記レイテンシカウンタは、
前記第２の内部クロック信号の１クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、
前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、
前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが供給されたときに活性化していた前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有する
ことを特徴とする請求項１２又は１３に記載の半導体装置。
【請求項１５】
前記遅延回路部は、前記第２の電源電圧で動作する回路を含む一方、前記第１の電源電圧で動作する回路を含まない
ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の回路は、前記データ入出力端子に共通に接続された１又は複数のバッファ回路を有し、
前記第２の回路は、前記１又は複数のバッファ回路のうちの少なくとも１つのインピーダンスを制御するインピーダンス制御回路を含む
ことを特徴とする請求項１２乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記第１の回路は、前記１又は複数のバッファ回路のうちの少なくとも１つのスルーレートを調整するスルーレート調整回路をさらに含む
ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記出力回路は、前記第２の回路から出力される信号の振幅値を、前記第２の電源電圧から前記第１の電源電圧に変換するレベルシフト回路をさらに有する
ことを特徴とする請求項１２乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
請求項１２乃至１８のいずれか一項に記載の半導体装置と、
前記半導体装置に外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備え、
前記半導体装置は、前記外部クロック信号に基づいて前記第１の内部クロック信号を生成するクロック入力回路をさらに備える
ことを特徴とするデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、レイテンシカウンタを用いてデータの出力タイミングを制御する半導体装置に関する。また、本発明は、このような半導体装置を含むデータ処理システムに関する。
【背景技術】
【０００２】
シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式メモリは、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式メモリは、コントローラより供給されるクロック信号に同期してデータを入出力することから、より高速なクロックを使用することによって、データ転送レートを高めることが可能である。
【０００３】
しかしながら、シンクロナスＤＲＡＭにおいても、ＤＲＡＭコアはあくまでアナログ動作であり、極めて微弱な電荷をセンス動作により増幅する必要がある。そのため、リードコマンドが発行されてから、最初のデータを出力するまでの時間を短縮することはできず、リードコマンドが発行されてから所定の遅延時間が経過した後、外部クロックに同期して最初のデータが出力される。
【０００４】
この遅延時間は一般に「ＣＡＳレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳレイテンシが７（ＣＬ＝７）であれば、外部クロックに同期してリードコマンドを取り込んだ後、７周期後の外部クロックに同期して最初のデータが出力される。つまり、７クロックサイクル後に最初のデータが出力されることになる。
【０００５】
ＣＡＳレイテンシは、レイテンシカウンタによって実現される。レイテンシカウンタは、コマンドデコーダから内部リードコマンドＭＤＲＤＴを受け取り、ＣＡＳレイテンシに応じた時間分だけ遅延させることによって出力用の内部リードコマンドＤＲＣを生成する回路である。具体的に説明すると、レイテンシカウンタは、まず、ＤＬＬ回路（位相同期回路）から供給される内部クロック信号ＬＣＬＫに同期した出力ゲート信号ＣＯＴと、出力ゲート信号ＣＯＴを遅延させた入力ゲート信号ＣＩＴとを生成する。出力ゲート信号ＣＯＴ及び入力ゲート信号ＣＩＴはそれぞれ８ラインの信号であり、各ラインが１クロックごとに順次活性化するように構成される。レイテンシカウンタは、内部リードコマンドＭＤＲＤＴが供給されると、そのときに活性化していた入力ゲート信号ＣＩＴに同期してこれを取り込む。入力ゲート信号ＣＩＴの各ライン信号と出力ゲート信号ＣＯＴの各ライン信号とは予め一対一に対応付けられており、レイテンシカウンタは、内部リードコマンドＭＤＲＤＴの取り込みに用いた入力ゲート信号ＣＩＴに対応する出力ゲート信号ＣＯＴが次に活性化するまで待機する。そして、この出力ゲート信号ＣＯＴが活性化したことに応じて、内部リードコマンドＤＲＣの活性化を開始する。ＣＡＳレイテンシは、ここでの待機期間によって実現される。出力回路は、こうして活性化された内部リードコマンドＤＲＣに同期して、リードデータを外部に出力する。特許文献１には、レイテンシカウンタの例が開示されている。
【０００６】
また、同期式メモリを含む半導体装置には、消費電力低減のために、一部の回路の動作電源として外部電圧を降圧した内部電圧を用いるものがある。例えば特許文献２には、外部電圧ＶＤＤと外部電圧ＶＳＳとから内部電圧ＶＰＥＲＩを生成し、これによってＤＲＡＭの周辺回路の一部を動作させる例が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−６０３５３号公報
【特許文献２】特開２０１１−６０３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、レイテンシカウンタを用いる半導体装置で内部電圧を用いる場合、入力ゲート信号ＣＩＴに同期して内部リードコマンドＭＤＲＤＴを取り込む際のマージン（レイテンシカウンタのラッチマージン）が低下し、結果として取り込みに失敗してしまう可能性がある。以下、詳しく説明する。
【０００９】
上述したように、内部クロック信号ＬＣＬＫはＤＬＬ回路で生成される。ＤＬＬ回路は、出力回路と同等の遅延を生ずるように調整されたフィードバック回路と、フィードバック回路の出力タイミングが後述する内部クロック信号ＰｒｅＣＬＫと同期するように内部クロック信号ＬＣＬＫを調整する回路とを含んで構成される。したがって、内部クロック信号ＬＣＬＫの位相は、フィードバック回路の遅延時間によって変動する。
【００１０】
一方、内部リードコマンドＭＤＲＤＴは、コマンドデコーダによって生成される。コマンドデコーダは、リードコマンドＲＥＡＤを受けるコマンド入力回路からリードコマンドＲＥＡＤの供給を受け、これに基づいて内部リードコマンドＭＤＲＤＴを生成し、次に説明する内部クロック信号ＩＣＫに同期したタイミングで出力する。
【００１１】
内部クロック信号ＰｒｅＣＬＫ及び内部クロック信号ＩＣＫは、それぞれ次のようにして生成される。すなわち、まず、外部クロック信号を受けるクロック入力回路が、外部クロック信号に基づいて内部クロック信号ＰｒｅＣＬＫを生成する。ＤＬＬ回路には、この内部クロック信号ＰｒｅＣＬＫが供給される。内部クロック信号ＰｒｅＣＬＫはタイミング発生回路にも供給され、内部クロック信号ＩＣＫに変換される。コマンドデコーダには、この内部クロック信号ＩＣＫが供給される。
【００１２】
内部電圧を用いる場合、ここまでに挙げた回路のうち、ＤＬＬ回路、コマンドデコーダ、タイミング発生回路、及びレイテンシカウンタは、原則として内部電圧のみで動作するように構成される。消費電力を削減するためである。
【００１３】
一方、内部電圧を用いる場合であっても、クロック入力回路及びコマンド入力回路は、外部電圧で動作する回路を含んで構成される。振幅値が外部電圧に等しい信号を外部から受け付けるためである。また、ＤＬＬ回路内のフィードバック回路にも、例外的に、外部電圧で動作する回路が含まれる。これは、リードデータを外部に出力する出力回路には、外部電圧で動作する回路を含まざるを得ないことによるものである。
【００１４】
ここで、外部電圧に変動が発生したと仮定する。すると、ここまでに説明した各クロック信号のうち少なくとも内部クロック信号ＰｒｅＣＬＫ及び内部クロック信号ＬＣＬＫに、位相の変動が生ずる。これらを生成するクロック入力回路とＤＬＬ回路に、外部電圧で動作する回路が含まれているからである。
【００１５】
内部クロック信号ＰｒｅＣＬＫは内部リードコマンドＭＤＲＤＴと入力ゲート信号ＣＩＴとに共通なので、たとえ位相に変動が生じても、少なくともレイテンシカウンタのラッチマージンに影響が波及することはない。一方、内部クロック信号ＬＣＬＫの位相に変動が生ずると、入力ゲート信号ＣＩＴのみに位相の変動が生じ、内部リードコマンドＭＤＲＤＴにはそのような変動は生じない。その結果、内部リードコマンドＭＤＲＤＴの位相と入力ゲート信号ＣＩＴの位相がずれ、レイテンシカウンタのラッチマージンが低下してしまうことになる。
【００１６】
このように、外部電圧が変動すると、内部リードコマンドＭＤＲＤＴは変化しない一方、入力ゲート信号ＣＩＴの位相に変動が発生することから、レイテンシカウンタのラッチマージンが低下してしまう。場合によっては内部リードコマンドＭＤＲＤＴの取り込みに失敗してしまう可能性もあるため、外部電圧の変動に伴うラッチマージンの低下を抑制する技術が望まれている。
【課題を解決するための手段】
【００１７】
本発明による半導体装置は、第１の電源電圧で動作する第１の回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の回路とを有する出力回路と、外部クロック信号に基づき、前記出力回路の動作タイミングを制御する第１の内部クロック信号を生成する位相同期回路とを備え、前記位相同期回路は、前記第２の電源電圧で動作する回路を含む一方、前記第１の電源電圧で動作する回路を含まないことを特徴とする。
【００１８】
また、本発明によるデータ処理システムは、前記半導体装置と、前記半導体装置に前記外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備えることを特徴とする。
【００１９】
本発明の他の一側面による半導体装置は、第１の内部クロック信号に基づいて第２の内部クロック信号を生成する位相同期回路と、前記第１の内部クロック信号に基づいて第３の内部クロック信号を生成するタイミング発生回路と、前記第３の内部クロック信号に同期して第１の内部リードコマンドを出力するコマンドデコーダと、前記第２の内部クロック信号と前記第１の内部リードコマンドとに基づいて第２の内部リードコマンドを生成するレイテンシカウンタと、データ入出力端子に接続され、かつ第１の電源電圧で動作する第１の回路、及び、前記第１の回路に接続され、かつ前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の回路を有し、前記第２のリードコマンドに応じたタイミングで前記第２の回路に供給されたデータを、前記第１の回路を経由して前記データ入出力端子から出力する出力回路とを備え、前記位相同期回路、前記タイミング発生回路、及び前記コマンドデコーダは、前記第２の電源電圧で動作する回路を含む一方、前記第１の電源電圧で動作する回路を含まないことを特徴とする。
【００２０】
また、本発明の他の一側面によるデータ処理システムは、前記半導体装置と、前記半導体装置に外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備え、前記半導体装置は、前記外部クロック信号に基づいて前記第１の内部クロック信号を生成するクロック入力回路をさらに備えることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、位相同期回路が第１の電源電圧で動作する回路を含まないことから、第１の電源電圧の変動による内部クロックの位相の変動が防止される。したがって、第１の電源電圧の変動に伴うレイテンシカウンタのラッチマージンの低下が抑制される。
【図面の簡単な説明】
【００２２】
【図１】本発明の好ましい実施の形態による半導体装置の全体構成を示すブロック図である。
【図２】本発明の好ましい実施の形態によるデータ入出力回路の構成を示すブロック図である。
【図３】本発明の好ましい実施の形態によるインピーダンス制御回路の回路図である。
【図４】本発明の好ましい実施の形態によるレベルシフト回路の構成を示すブロック図である。
【図５】本発明の好ましい実施の形態によるレベルシフト回路の構成を示すブロック図である。
【図６】（ａ）（ｂ）ともに、本発明の好ましい実施の形態によるレベルシフト回路の回路図である。
【図７】（ａ）（ｂ）ともに、本発明の好ましい実施の形態によるスルーレート調整回路の回路図である。
【図８】本発明の好ましい実施の形態による単位バッファの回路構成を示す図である。
【図９】本発明の好ましい実施の形態によるＤＬＬ回路の構成を示すブロック図である。
【図１０】本発明の好ましい実施の形態によるレイテンシカウンタの構成を示すブロック図である。
【図１１】本発明の好ましい実施の形態によるレイテンシカウンタに関連する各信号のタイミングチャートを示す図である。
【図１２】本発明の好ましい実施の形態による遅延回路部の構成を示すブロック図である。
【図１３】本発明の好ましい実施の形態によるレイテンシカウンタの構成の一例を詳細に示す図である。
【図１４】本発明の好ましい実施の形態によるシフト回路の回路図である。
【図１５】（ａ）（ｂ）ともに、ＣＡＳレイテンシと各マルチプレクサ内における結線との関係を説明するための図である。
【図１６】本発明の好ましい実施の形態による半導体装置を用いたデータ処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２４】
図１は、本発明の好ましい実施の形態による半導体装置１０の全体構成を示すブロック図である。
【００２５】
本実施の形態による半導体装置１０はシンクロナスＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、リセット端子１３、アドレス端子１４、データ入出力端子１５、電源端子１６ａ，１６ｂ，１７ａ，１７ｂ、及びキャリブレーション端子１８を備えている。
【００２６】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１の出力である内部クロック信号ＰｒｅＣＬＫは、タイミング発生回路２２及びＤＬＬ回路２３（位相同期回路）に供給される。タイミング発生回路２２は、内部クロック信号ＰｒｅＣＬＫに基づいて内部クロック信号ＩＣＫを生成し、これをデータ出力系の回路を除く各種内部回路に供給する役割を果たす。また、ＤＬＬ回路２３は内部クロック信号ＬＣＬＫＯＥＴ（第１の内部クロック信号）及び内部クロック信号ＬＣＬＫＯＥＦＴ（第２の内部クロック信号）を生成し、内部クロック信号ＬＣＬＫＯＥＴをデータ出力系の各回路に、内部クロック信号ＬＣＬＫＯＥＦＴをレイテンシカウンタ５５にそれぞれ供給する役割を果たす。なお、内部クロック信号ＬＣＬＫＯＥＦＴは、ＤＬＬ回路２３の内部で内部クロック信号ＬＣＬＫＯＥＴを分岐して出力した信号であり、原則として内部クロック信号ＬＣＬＫＯＥＴと同一の信号である。ただし、ＤＬＬ回路２３の内部に遅延回路を設けることにより、内部クロック信号ＬＣＬＫＯＥＴに対して若干遅延した信号としてもよい。
【００２７】
ＤＬＬ回路２３は、内部クロック信号ＬＣＬＫＯＥＴの位相を、クロック信号ＣＫ，／ＣＫに基づいて制御する機能を有している。具体的には、後述するデータ入出力回路７８が、内部クロック信号ＬＣＬＫＯＥＴに同期してデータ入出力端子１５からリードデータＤＱを出力するにあたり、データ入出力端子１５におけるリードデータＤＱの位相がクロック信号ＣＫ，／ＣＫの位相と一致するよう、内部クロック信号ＬＣＬＫＯＥＴの位相を制御する。ＤＬＬ回路２３については、後ほどより詳しく説明する。
【００２８】
なお、ＤＬＬ回路２３は常に使用されるわけではなく、モードレジスタ５６へのセット内容に応じて、その使用の可否が選択される。つまり、モードレジスタ５６に「ＤＬＬオンモード」がセットされている場合には、ＤＬＬ回路２３は使用状態とされ、内部クロック信号ＬＣＬＫＯＥＴはクロック信号ＣＫ，／ＣＫに対して位相制御される。一方、モードレジスタ５６に「ＤＬＬオフモード」がセットされている場合には、ＤＬＬ回路２３は不使用状態とされ、内部クロック信号ＬＣＬＫＯＥＴはクロック信号ＣＫ，／ＣＫに対して位相制御されなくなる。モードレジスタ５６によるＤＬＬ回路２３の制御は、モード信号ＤＬＬｄｉｓによって行われる。
【００２９】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、コマンド入力回路３１を介して、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成される内部コマンドＩＣＭＤは、内部クロックＩＣＫに同期した信号となる。コマンド信号がリードコマンドＲＥＡＤとして認識される信号であった場合には、コマンドデコーダ３２は、内部コマンドＩＣＭＤとしての内部リードコマンドＭＤＲＤＴ（第１の内部リードコマンド）を生成する。
【００３０】
コマンドデコーダ３２で生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、リード制御回路５３、レイテンシカウンタ５５、モードレジスタ５６などに供給される。各種内部コマンドＩＣＭＤのうち内部リードコマンドＭＤＲＤＴは、少なくともレイテンシカウンタ５５及びリード制御回路５３に供給される。
【００３１】
レイテンシカウンタ５５は、内部リードコマンドＭＤＲＤＴを遅延させることにより、内部リードコマンドＤＲＣ（第２の内部リードコマンド）を生成する回路である。遅延の量は、コマンド入力回路３１にリードコマンドＲＥＡＤが供給されてから、モードレジスタ５６に予め設定されたＣＡＳレイテンシＣＬが経過した後にリードデータＤＱが出力されることとなるように決定される。ここで、内部リードコマンドＭＤＲＤＴは内部クロックＩＣＫに同期した信号である一方、レイテンシカウンタ５５の出力である内部リードコマンドＤＲＣは、内部クロック信号ＬＣＬＫＯＥＴに同期している必要がある。そこで、レイテンシカウンタ５５は、内部リードコマンドＤＲＣを、内部クロック信号ＬＣＬＫＯＥＦＴに同期して出力する。つまり、内部リードコマンドＭＤＲＤＴの同期対象となるクロックを、内部クロックＩＣＫから内部クロック信号ＬＣＬＫＯＥＦＴに乗せ替える役割も果たす。レイテンシカウンタ５５についても、後ほどより詳しく説明する。
【００３２】
アドレス端子１４は、アドレス信号ＡＤＤが供給される端子である。アドレス端子１４に供給されたアドレス信号ＡＤＤは、アドレス入力回路４１を介して、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロックＩＣＫに同期してアドレス信号ＡＤＤをラッチする回路である。
【００３３】
アドレス信号ＡＤＤは、通常、メモリセルアレイ７０内の１又は複数のメモリセルを特定する信号である。メモリセルアレイ７０においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。メモリセルアレイ７０に隣接して配置されるセンス回路７３にはビット線ＢＬごとのセンスアンプＳＡが設けられており、複数のビット線ＢＬはそれぞれ、センス回路７３内の対応するセンスアンプＳＡに接続されている。なお、図１では、１本のワード線ＷＬ、１本のビット線ＢＬ、１個のセンスアンプＳＡ、及び１個のメモリセルＭＣのみを示している。アドレス信号ＡＤＤは、ワード線ＷＬを特定するロウアドレスと、ビット線ＢＬ（センスアンプＳＡ）を特定するカラムアドレスとを含んで構成される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。
【００３４】
モードレジスタセットにエントリーしている場合のアドレス信号ＡＤＤは、メモリセルではなく、同時期に入力されるコマンド信号に応じた所定の情報を示す信号となる。この場合、アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤは、モードレジスタ５６に供給される。
【００３５】
ロウ系制御回路５１は、ロウアドレスをロウデコーダ７１に供給する回路である。ロウ系制御回路５１は、欠陥のあるワード線を示すロウアドレスと、冗長ワード線を示すロウアドレスとを対応付けて記憶しており、アドレスラッチ回路４２からロウアドレスが供給されると、そのロウアドレスが欠陥のあるワード線のものとして記憶しているロウアドレスと一致するか否かを判定する。一致しないと判定した場合には、アドレスラッチ回路４２から供給されたロウアドレスをそのままロウデコーダ７１に供給する。一方、一致すると判定した場合には、アドレスラッチ回路４２から供給されたロウアドレスと対応付けて記憶している冗長ワード線を示すロウアドレスを、ロウデコーダ７１に供給する。
【００３６】
ロウデコーダ７１は、メモリセルアレイ７０に含まれる複数のワード線ＷＬのうち、ロウ系制御回路５１から供給されるロウアドレスに対応するワード線ＷＬを選択する回路である。
【００３７】
カラム系制御回路５２は、カラムアドレスをカラムデコーダ７２に供給する回路である。カラム系制御回路５２は、欠陥のあるビット線を示すカラムアドレスと、冗長ビット線を示すカラムアドレスとを対応付けて記憶しており、アドレスラッチ回路４２からカラムアドレスが供給されると、そのカラムアドレスが欠陥のあるビット線のものとして記憶しているカラムアドレスと一致するか否かを判定する。一致しないと判定した場合には、アドレスラッチ回路４２から供給されたカラムアドレスをそのままカラムデコーダ７２に供給する。一方、一致すると判定した場合には、アドレスラッチ回路４２から供給されたカラムアドレスと対応付けて記憶している冗長ビット線を示すカラムアドレスを、カラムデコーダ７２に供給する。
【００３８】
カラムデコーダ７２は、メモリセルアレイ７０に含まれる複数のビット線ＢＬのうち、カラム系制御回路５２から供給されるカラムアドレスに対応するビット線ＢＬに接続されたセンスアンプＳＡを選択する回路である。カラムデコーダ７２によって選択されたセンスアンプＳＡは、データアンプ７４に接続される。
【００３９】
データ入出力端子１５は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７８に接続されている。データ入出力回路７８は、マルチプレクサ７６及びＦＩＦＯ回路７５を介してデータアンプ７４に接続される。リード動作時には、メモリセルアレイ７０からＦＩＦＯ回路７５にプリフェッチされた複数のリードデータＤＱが、マルチプレクサ７６及びデータ入出力回路７８を介して、データ入出力端子１５からバースト出力される。ライト動作時には、データ入出力端子１５にバースト入力された複数のライトデータＤＱが、データ入出力回路７８及びマルチプレクサ７６を介してＦＩＦＯ回路７５にプリフェッチされ、メモリセルアレイ７０に同時に書き込まれる。
【００４０】
データ入出力回路７８のインピーダンスは、モードレジスタ５６に予め設定される。設定された値は、インピーダンス設定コードＲｏｎとして、モードレジスタ５６からデータ入出力回路７８に供給される。詳しくは後述するが、データ入出力回路７８は、このインピーダンス設定コードＲｏｎに従って、自身のインピーダンスを調整する機能を有している。データ入出力回路７８についても、後ほどより詳しく説明する。
【００４１】
リード時のＦＩＦＯ回路７５の動作は、リード制御回路５３によって制御される。リード制御回路５３は、コマンドデコーダ３２から内部リードコマンドＭＤＲＤＴが供給されると、内部クロック信号ＩＣＫに同期したタイミングで、ＦＩＦＯ回路７５にリードデータＤＱの出力を指示する回路である。ＦＩＦＯ回路７５には、レイテンシカウンタ５５によって生成される内部リードコマンドＤＲＣも供給される。ＦＩＦＯ回路７５は、リード制御回路５３からリードデータＤＱの出力を指示されると、内部リードコマンドＤＲＣに同期したタイミングで、リードデータＤＱの出力を開始する。
【００４２】
マルチプレクサ７６は、クロック分割回路７７から供給される相補の内部クロック信号ＬＣＬＫＯＥＤＴ，ＬＣＬＫＯＥＤＢに同期して動作するよう構成される。クロック分割回路７７は、ＤＬＬ回路２３から内部クロック信号ＬＣＬＫＯＥＴの供給を受け、これに基づいて相補の内部クロック信号ＬＣＬＫＯＥＤＴ，ＬＣＬＫＯＥＤＢを生成する回路である。
【００４３】
電源端子１６ａ，１６ｂは、それぞれ外部電圧ＶＤＤ（第１の電源電圧）及び外部電圧ＶＳＳが供給される端子であり、内部電圧発生回路６０及びデータ入出力回路７８に接続されている。内部電圧発生回路６０は、外部電圧ＶＤＤ，ＶＳＳから内部電圧ＶＰＥＲＩ（第２の電源電圧）その他の各種内部電圧を生成する回路である。内部電圧ＶＰＥＲＩは、外部電圧ＶＤＤよりも低い電圧である。
【００４４】
電源端子１７ａ，１７ｂは、それぞれ外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱが供給される端子であり、データ入出力回路７８に接続されている。外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱの各電位は、それぞれ外部電圧ＶＤＤ及び外部電圧ＶＳＳの各電位と等しくなっている。外部電圧ＶＤＤ及び外部電圧ＶＳＳとは別に外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱを供給しているのは、電源配線を通じてノイズが拡散することを防止するためである。
【００４５】
半導体装置１０では、少なくともタイミング発生回路２２、ＤＬＬ回路２３、レイテンシカウンタ５５、クロック分割回路７７、マルチプレクサ７６、及びコマンドデコーダ３２は、それぞれ内部電圧ＶＰＥＲＩで動作するよう構成され、外部電圧ＶＤＤ，ＶＤＤＱで動作する回路を含まない。このように、相対的に高い外部電圧ＶＤＤではなく相対的に低い内部電圧ＶＰＥＲＩを使用することで、消費電力の低減を実現している。一方、少なくともデータ入出力回路７８は、内部電圧ＶＰＥＲＩで動作する回路（第１の回路）と、外部電圧ＶＤＤ，ＶＤＤＱで動作する回路（第２の回路）との両方を含んで構成される。これは、データ入出力端子１５から出力されるリードデータＤＱの振幅値を、外部電圧ＶＤＤに合わせる必要があるためである。第１の回路と第２の回路の間には、信号の振幅値を変換するレベルシフト回路が挿入される。詳しくは後述する。
【００４６】
キャリブレーション端子１８は、キャリブレーション用の外部抵抗（不図示）が接続される端子であり、キャリブレーション回路６６に接続されている。キャリブレーション回路６６は、データ入出力回路７８内の後述する単位バッファと同じ回路構成を有するレプリカバッファを有している。単位バッファ１個当たりのインピーダンスは例えば２４０Ωと決められているが、外気温や電源電圧の変化等により若干変動する場合がある。キャリブレーション回路６６は、この変動をキャンセルするためのインピーダンスコードＺＱＣＯＤＥを生成し、データ入出力回路７８に供給する回路である。
【００４７】
キャリブレーション端子１８に接続される図示しない外部抵抗は、単位バッファのインピーダンスの設計値（例えば２４０Ω）と同じインピーダンスをもった抵抗となる。キャリブレーション回路６６は、この外部抵抗の抵抗値とレプリカバッファのインピーダンスとを一致させる動作（キャリブレーション動作）を行うことで、インピーダンスコードＺＱＣＯＤＥを生成する。
【００４８】
以上が本実施の形態による半導体装置１０の全体構成である。本発明の特徴はデータ入出力回路７８及びＤＬＬ回路２３の内部構成にある。そこで以下では、まず初めにデータ入出力回路７８及びＤＬＬ回路２３の内部構成について説明しながら、本発明に特徴的な構成について詳しく説明する。また、本発明により奏される効果は、外部電圧ＶＤＤの変動に伴うレイテンシカウンタ５５のラッチマージンの低下が抑制される点（第１の効果）、並びに、ＤＬＬ回路２３内に外部電圧ＶＤＤで動作する回路を含まなくても、精度のよい内部クロック信号ＬＣＬＫＯＥＴを得られる点（第２の効果）にある。第２の効果については、ＤＬＬ回路２３の内部構成を説明する際に、詳しく説明する。第１の効果については、本発明に特徴的な構成の説明を終えた後、レイテンシカウンタ５５の構成について説明し、その動作を示す動作波形図を参照しながら、詳しく説明することにする。
【００４９】
図２は、データ入出力回路７８（出力回路）の構成を示すブロック図である。同図には、クロック分割回路７７及びマルチプレクサ７６についても表示している。同図に示すように、データ入出力回路７８は、インバータ４３１，４４１、ＮＡＮＤゲート回路４３２，４３３，４４２，４４３、インピーダンス制御回路５１１〜５１３、レベルシフト回路５２０、スルーレート調整回路５３１〜５３３、及び単位バッファ５０１〜５０７（バッファ回路）を有している。
【００５０】
マルチプレクサ７６は、クロック分割回路７７から供給される相補の内部クロック信号ＬＣＬＫＯＥＤＴ，ＬＣＬＫＯＥＤＢを受け、ＦＩＦＯ回路７５から供給されるリードデータＤＱからプルアップデータＤＱＰ及びプルダウンデータＤＱＮを生成する回路である。プルアップデータＤＱＰ及びプルダウンデータＤＱＮは、互いに同相の信号である。上述したように、マルチプレクサ７６が内部電圧ＶＰＥＲＩで動作するよう構成されていることから、プルアップデータＤＱＰ及びプルダウンデータＤＱＮの振幅値は内部電圧ＶＰＥＲＩに等しくなる。
【００５１】
データ入出力回路７８内の各回路は、３つのグループに分けられる。１つ目は、インバータ４３１，４４１、インピーダンス制御回路５１１、スルーレート調整回路５３１、及び単位バッファ５０１〜５０４を含むグループである。２つ目は、ＮＡＮＤゲート回路４３２，４４２、インピーダンス制御回路５１２、スルーレート調整回路５３２、及び単位バッファ５０５，５０６を含むグループである。３つ目は、ＮＡＮＤゲート回路４３３，４４３、インピーダンス制御回路５１３、スルーレート調整回路５３３、及び単位バッファ５０７を含むグループである。
【００５２】
２つ目と３つ目のグループは、モードレジスタ５６から供給されるインピーダンス設定コードＲｏｎによって、互いに独立して無効化可能に構成される。１つ目のグループは、常に有効である。単位バッファ５０１〜５０７は互いに同じインピーダンス（例えば２４０Ω）を持つように設計されており、かつデータ入出力端子１５に共通接続されている。したがって、１又は複数のグループを有効化又は無効化することによって、データ入出力端子１５に接続される外部コントローラから見た半導体装置１０のインピーダンスを調節することが可能になる。各単位バッファのインピーダンスが２４０Ωであるとして具体的な例を挙げると、２つ目と３つ目のグループがいずれも無効化されている場合、インピーダンスは６０Ω（＝２４０Ω／４）となる。また、２つ目のグループが有効化され、３つ目のグループが無効化されている場合には、インピーダンスは４０Ω（＝２４０Ω／６）となる。３つ目のグループが有効化され、２つ目のグループが無効化されている場合には、インピーダンスは４８Ω（＝２４０Ω／５）となる。２つ目と３つ目のグループがいずれも有効化されている場合には、インピーダンスは３４．３Ω（≒２４０Ω／７）となる。
【００５３】
インピーダンス設定コードＲｏｎは、図２に示すように、第１の設定ビット４０Ｔと第２の設定ビット４８Ｔとを含んで構成される。このうち第１の設定ビット４０Ｔは、２つ目のグループに属するＮＡＮＤゲート回路４３２，４４２に供給され、第２の設定ビット４８Ｔは、３つ目のグループに属するＮＡＮＤゲート回路４３３，４４３に供給される。
【００５４】
２つ目のグループに属するＮＡＮＤゲート回路４３２，４４２には、それぞれプルアップデータＤＱＰの反転信号及びプルダウンデータＤＱＮの反転信号がさらに供給される。したがって、第１の設定ビット４０Ｔがハイレベルである場合、すなわち２つ目のグループが有効化されている場合には、ＮＡＮＤゲート回路４３２から出力されるプルアップデータＤＱＰ２はプルアップデータＤＱＰと同一の値となり、ＮＡＮＤゲート回路４４２から出力されるプルダウンデータＤＱＮ２はプルダウンデータＤＱＮと同一の値となる。一方、第１の設定ビット４０Ｔがロウレベルである場合、すなわち２つ目のグループが無効化されている場合には、プルアップデータＤＱＰ２及びプルダウンデータＤＱＮ２はともにハイレベルに固定される。
【００５５】
同様に、３つ目のグループに属するＮＡＮＤゲート回路４３２，４４２にも、それぞれプルアップデータＤＱＰの反転信号及びプルダウンデータＤＱＮの反転信号がさらに供給される。したがって、第２の設定ビット４８Ｔがハイレベルである場合、すなわち３つ目のグループが有効化されている場合には、ＮＡＮＤゲート回路４３３から出力されるプルアップデータＤＱＰ３はプルアップデータＤＱＰと同一の値となり、ＮＡＮＤゲート回路４４３から出力されるプルダウンデータＤＱＮ３はプルダウンデータＤＱＮと同一の値となる。一方、第２の設定ビット４８Ｔがロウレベルである場合、すなわち３つ目のグループが無効化されている場合には、プルアップデータＤＱＰ３及びプルダウンデータＤＱＮ３はともにハイレベルに固定される。
【００５６】
１つ目のグループに属するインバータ４３１，４４１には、それぞれプルアップデータＤＱＰの反転信号とプルアップデータＤＱＮの反転信号のみが供給され、インピーダンス設定コードＲｏｎは供給されない。したがって、インバータ４３１から出力されるプルアップデータＤＱＰ１は常時プルアップデータＤＱＰと同一の値を有し、インバータ４４１から出力されるプルダウンデータＤＱＮ１は常時プルダウンデータＤＱＮと同一の値を有する。つまり、１つ目のグループは、常に有効化されている。
【００５７】
プルアップデータＤＱＰ１及びプルダウンデータＤＱＮ１は、インピーダンス制御回路５１１に供給される。同様に、プルアップデータＤＱＰ２及びプルダウンデータＤＱＮ２はインピーダンス制御回路５１２に供給され、プルアップデータＤＱＰ３及びプルダウンデータＤＱＮ３はインピーダンス制御回路５１３に供給される。
【００５８】
インピーダンス制御回路５１１〜５１３は、それぞれが属するグループ内の単位バッファのインピーダンスを、設計値（例えば２４０Ω）に合わせる機能を有している。この機能により、例えば外気温や電源電圧が変化しても、各単位バッファのインピーダンスを設計値に合わせることが可能になる。以下、インピーダンス制御回路５１１の構成について、詳しく説明する。インピーダンス制御回路５１２，５１３については詳しく説明しないが、インピーダンス制御回路５１１と同様である。
【００５９】
図３は、インピーダンス制御回路５１１の回路図である。同図に示すように、インピーダンス制御回路５１１は、プルアップデータＤＱＰ１とインピーダンスコードＺＱＣＯＤＥとを受ける５つのＯＲ回路５４０〜５４４（プルアップ論理回路）と、プルダウンデータＤＱＮ１とインピーダンスコードＺＱＣＯＤＥとを受ける５つのＡＮＤ回路５４５〜５４９（プルダウン論理回路）とによって構成されている。図３に示すように、インピーダンスコードＺＱＣＯＤＥは、プルアップインピーダンス調整コードＤＲＺＱＰ１〜ＤＲＺＱＰ５とプルダウンインピーダンス調整コードＤＲＺＱＮ１〜ＤＲＺＱＮ５とから構成されている。このうちプルアップインピーダンス調整コードＤＲＺＱＰ１〜ＤＲＺＱＰ５はそれぞれＯＲ回路５４０〜５４４に供給される。また、プルダウンインピーダンス調整コードＤＲＺＱＮ１〜ＤＲＺＱＮ５はそれぞれＡＮＤ回路５４５〜５４９に供給される。
【００６０】
かかる構成により、ＯＲ回路５４０〜５４４それぞれの出力信号であるプルアップデータＤＱＰ１１〜ＤＱＰ１５の値は、対応するプルアップインピーダンス調整コードがハイレベルである場合にハイレベルに固定される。一方、対応するプルアップインピーダンス調整コードがロウレベルである場合には、プルアップデータＤＱＰ１１〜ＤＱＰ１５の値はプルアップデータＤＱＰ１に等しくなる。また、ＡＮＤ回路５４５〜５４９それぞれの出力信号であるプルダウンデータＤＱＮ１１〜ＤＱＮ１５の値は、対応するプルダウンインピーダンス調整コードがロウレベルである場合にロウレベルに固定される。一方、対応するプルダウンインピーダンス調整コードがハイレベルである場合には、プルダウンデータＤＱＮ１１〜ＤＱＮ１５の値はプルダウンデータＤＱＮ１に等しくなる。
【００６１】
インピーダンス制御回路５１１から出力されるプルアップデータＤＱＰ１１〜ＤＱＰ１５及びプルダウンデータＤＱＮ１１〜ＤＱＮ１５は、図２に示すように、レベルシフト回路５２０を介して、スルーレート調整回路５３１に供給される。同様に、インピーダンス制御回路５１２から出力されるプルアップデータＤＱＰ２１〜ＤＱＰ２５及びプルダウンデータＤＱＮ２１〜ＤＱＮ２５は、レベルシフト回路５２０を介して、スルーレート調整回路５３２に供給される。また、インピーダンス制御回路５１３から出力されるプルアップデータＤＱＰ３１〜ＤＱＰ３５及びプルダウンデータＤＱＮ３１〜ＤＱＮ３５は、レベルシフト回路５２０を介して、スルーレート調整回路５３３に供給される。
【００６２】
レベルシフト回路５２０は、入力信号の振幅値をＶＰＥＲＩからＶＤＤに変換する回路である。図２に示すように、インバータ４３１，４４１、ＮＡＮＤゲート回路４３２，４３３，４４２，４４３、及びインピーダンス制御回路５１１〜５１３（以上、第１の回路）はいずれも内部電圧ＶＰＥＲＩで動作するよう構成され、一方、スルーレート調整回路５３１〜５３３及び単位バッファ５０１〜５０７（以上、第２の回路）はいずれも外部電圧ＶＤＤ（外部電圧ＶＤＤＱ）で動作するよう構成される。したがって、前者の出力信号（プルアップデータＤＱＰ１１〜ＤＱＰ１５及びプルダウンデータＤＱＮ１１〜ＤＱＮ１５など）を後者に供給する際には、振幅値をＶＰＥＲＩからＶＤＤに変換する必要がある。レベルシフト回路５２０は、この変換を行うために設けられている。
【００６３】
図４は、レベルシフト回路５２０の構成を示すブロック図である。同図にはインピーダンス制御回路５１１に対応する部分のみを示しているが、インピーダンス制御回路５１２，５１３に対応する部分も同様である。同図に示すように、レベルシフト回路５２０は、インピーダンス制御回路５１１〜５１３の出力信号ごとに設けられる。各レベルシフト回路５２０は、互いに同一の構成を有している。
【００６４】
図５は、レベルシフト回路５２０の構成を示すブロック図である。同図にはプルアップデータＤＱＰ１１に対応するレベルシフト回路５２０のみを示しているが、他のレベルシフト回路５２０も同様である。
【００６５】
図５に示すように、レベルシフト回路５２０は、２つのレベルシフト回路ＬＶ１，ＬＶ２と、プルアップデータＤＱＰ１１を反転させるインバータ５２１と、レベルシフト回路ＬＶ１の出力を反転させるインバータ５２２とを含んでいる。これら２つのレベルシフト回路ＬＶ１，ＬＶ２は、互いに同じ回路構成を有している。レベルシフト回路ＬＶ１にはプルアップデータＤＱＰ１１が反転されることなく入力され、レベルシフト回路ＬＶ２にはインバータ５２１によって反転されたプルアップデータＤＱＰが入力される。そして、インバータ５２２によって反転されたレベルシフト回路ＬＶ１の出力と、レベルシフト回路ＬＶ２の出力は短絡され、プルアップデータＤＱＰ１１Ｄとして出力される。
【００６６】
なお、図５に示す例では、レベルシフト回路ＬＶ１にプルアップデータＤＱＰ１１が反転されることなく入力されているが、レベルシフト回路ＬＶ１，ＬＶ２に相補の入力信号が供給される限り、レベルシフト回路ＬＶ１，ＬＶ２の前段に設けられる入力回路の回路構成は問わない。同様に、図５に示す例では、レベルシフト回路ＬＶ２の出力が反転されることなくインバータ５２２の出力に短絡されているが、レベルシフト回路ＬＶ１，ＬＶ２から出力される相補の出力信号が同相に変換された後に短絡される限り、レベルシフト回路ＬＶ１，ＬＶ２の後段に設けられる出力回路の回路構成は問わない。
【００６７】
図６（ａ）はレベルシフト回路ＬＶ１の回路図であり、図６（ｂ）はレベルシフト回路ＬＶ２の回路図である。ただし、これらの図には上述したインバータ５２１，５２２も示している。
【００６８】
図６（ａ）に示すように、レベルシフト回路ＬＶ１は、ソースが電源端子１６ａ（外部電圧ＶＤＤ）に接続され、クロスカップルされたＰチャンネル型ＭＯＳトランジスタ４１１，４１２と、ソースが電源端子１７ｂ（外部電圧ＶＳＳ）に接続され、それぞれトランジスタ４１１，４１２に直列接続されたＮチャンネル型ＭＯＳトランジスタ４１３，４１４とを備えている。トランジスタ４１３のゲート電極にはプルアップデータＤＱＰ１１が供給され、トランジスタ４１４のゲート電極にはインバータ４１５を介したプルアップデータＤＱＰ１１が供給される。そして、トランジスタ４１２とトランジスタ４１４の接続点からレベルシフトされた出力信号が取り出され、インバータ４１６，５２２を介してプルアップデータＤＱＰ１１Ｄとして出力される。
【００６９】
レベルシフト回路ＬＶ２も全く同じ回路構成を有している。つまり、図６（ｂ）に示すように、ソースが電源端子１６ａ（外部電圧ＶＤＤ）に接続され、クロスカップルされたＰチャンネル型ＭＯＳトランジスタ４２１，４２２と、ソースが電源端子１６ｂ（外部電圧ＶＳＳ）に接続され、それぞれトランジスタ４２１，４２２に直列接続されたＮチャンネル型ＭＯＳトランジスタ４２３，４２４とを備えている。トランジスタ４２３のゲート電極にはインバータ５２１を介したプルアップデータＤＱＰ１１が供給され、トランジスタ４２４のゲート電極にはインバータ５２１，４２５を介したプルアップデータＤＱＰ１１が供給される。そして、トランジスタ４２２とトランジスタ４２４の接続点からレベルシフトされた出力信号が取り出され、インバータ４２６を介してプルアップデータＤＱＰ１１Ｄとして出力される。
【００７０】
そして、図５に示したように、レベルシフト回路ＬＶ２の出力と、インバータ５２２を介したレベルシフト回路ＬＶ１の出力は短絡される。これにより、レベルシフト回路ＬＶ１，ＬＶ２の出力が合成され、プルアップデータＤＱＰ１１Ｄの波形は合成された波形となる。プルアップデータＤＱＰ１１Ｄは、図２に示したように、スルーレート調整回路５３１に供給される。
【００７１】
スルーレート調整回路５３１〜５３３は、それぞれが属するグループ内の単位バッファのスルーレートを、上述したインピーダンスコードＺＱＣＯＤＥに基づいて調整する回路である。インピーダンスコードＺＱＣＯＤＥに基づいて単位バッファのスルーレートを調整できる理由は次の通りである。つまり、単位バッファの実際のインピーダンスが設計値よりも高くなるという現象が生じるのは、単位バッファを構成するトランジスタの能力が設計値よりも低下しているためであり、このような場合、単位バッファのスルーレートが設計値よりも低下する傾向にある。したがって、このようなケースでは単位バッファのスルーレートを高めることにより、スルーレートを設計値に近づけることが可能となる。逆に、単位バッファの実際のインピーダンスが設計値よりも低くなるという現象が生じるのは、単位バッファを構成するトランジスタの能力が設計値よりも上昇しているためであり、このような場合、単位バッファのスルーレートが設計値よりも上昇する傾向にある。したがって、このようなケースでは単位バッファのスルーレートを低下させることにより、スルーレートを設計値に近づけることが可能となる。以下、スルーレート調整回路５３１の構成について、詳しく説明する。スルーレート調整回路５３２，５３３については詳しく説明しないが、スルーレート調整回路５３１と同様である。
【００７２】
図７（ａ）（ｂ）は、スルーレート調整回路５３１の回路図である。スルーレート調整回路５３１は、プルアップデータＤＱＰ１１Ｄ〜ＤＱＰ１５Ｄのスルーレートを調整するスルーレート調整回路５３１Ｐと、プルアップデータＤＱＰ１１Ｎ〜ＤＱＰ１５Ｎのスルーレートを調整するスルーレート調整回路５３１Ｎとを有しており、図７（ａ）はスルーレート調整回路５３１Ｐの回路図を、図７（ｂ）はスルーレート調整回路５３１Ｎの回路図を、それぞれ示している。
【００７３】
スルーレート調整回路５３１Ｐは、プルアップデータＤＱＰ１１Ｄ〜ＤＱＰ１５Ｄに基づいてそれぞれオン信号Ｐｏｎ１１〜Ｐｏｎ１５を生成する駆動回路４５０〜４５４によって構成されている。駆動回路４５０は、図７（ａ）に示すように、ＮチャンネルＭＯＳトランジスタ（選択トランジスタ）４６１〜４６３と、ＮチャンネルＭＯＳトランジスタ（調整トランジスタ）４７１〜４７３とを有している。選択トランジスタ４６１と調整トランジスタ４７１とは、オン信号Ｐｏｎ１１が出力される配線と、外部電圧ＶＳＳが供給される電源配線（電源端子１６ｂ）との間に直列に接続される。選択トランジスタ４６２と調整トランジスタ４７２、選択トランジスタ４６３と調整トランジスタ４７３についても同様である。選択トランジスタ４６１〜４６３の制御端子にはプルアップデータＤＱＰ１１Ｄが共通に供給され、調整トランジスタ４７１〜４７３の制御端子には、それぞれスルーレート調整信号ＳＲＰ１〜ＳＲＰ３が供給される。駆動回路４５１〜４５４の構成も、駆動回路４５０と同様である。
【００７４】
かかる構成により、オン信号Ｐｏｎ１１〜Ｐｏｎ１５は、対応するプルアップデータＤＱＰ１１Ｄ〜ＤＱＰ１５Ｄがハイレベルである場合に、ロウレベルに活性化される。そして、オン信号Ｐｏｎ１１〜Ｐｏｎ１５の波形は、スルーレート調整信号ＳＲＰ１〜ＳＲＰ３によって調整される。具体的には、各駆動回路内においてオンになっている調整トランジスタの数が多いほど、オン信号Ｐｏｎ１１〜Ｐｏｎ１５のスルーレートが高くなる。
【００７５】
スルーレート調整信号ＳＲＰ１〜ＳＲＰ３は、図示しないスルーレート調整信号生成回路により、プルアップインピーダンス調整コードＤＲＺＱＰ１〜ＤＲＺＱＰ５に基づいて生成される信号である。スルーレート調整信号生成回路は、プルアップインピーダンス調整コードＤＲＺＱＰ１〜ＤＲＺＱＰ５により示されるインピーダンスが高いほど、各駆動回路内においてオンとなる調整トランジスタの数が多くなるよう、スルーレート調整信号ＳＲＰ１〜ＳＲＰ３を生成する。逆に、プルアップインピーダンス調整コードＤＲＺＱＰ１〜ＤＲＺＱＰ５により示されるインピーダンスが低いほど、各駆動回路内においてオフとなる調整トランジスタの数が多くなるよう、スルーレート調整信号ＳＲＰ１〜ＳＲＰ３を生成する。したがって、プルアップインピーダンス調整コードＤＲＺＱＰ１〜ＤＲＺＱＰ５により示されるインピーダンスが高いほど、オン信号Ｐｏｎ１１〜Ｐｏｎ１５のスルーレートが高くなり、プルアップインピーダンス調整コードＤＲＺＱＰ１〜ＤＲＺＱＰ５により示されるインピーダンスが低いほど、オン信号Ｐｏｎ１１〜Ｐｏｎ１５のスルーレートが低くなることになる。
【００７６】
スルーレート調整回路５３１Ｎは、プルアップデータＤＱＮ１１Ｄ〜ＤＱＮ１５Ｄに基づいてそれぞれオン信号Ｎｏｎ１１〜Ｎｏｎ１５を生成する駆動回路４５５〜４５９によって構成されている。駆動回路４５５は、図７（ｂ）に示すように、ＰチャンネルＭＯＳトランジスタ（選択トランジスタ）４８１〜４８３と、ＰチャンネルＭＯＳトランジスタ（調整トランジスタ）４９１〜４９３とを有している。選択トランジスタ４８１と調整トランジスタ４９１とは、オン信号Ｎｏｎ１１が出力される配線と、外部電圧ＶＤＤが供給される電源配線（電源端子１６ａ）との間に直列に接続される。選択トランジスタ４８２と調整トランジスタ４９２、選択トランジスタ４８３と調整トランジスタ４９３についても同様である。選択トランジスタ４８１〜４８３の制御端子にはプルダウンデータＤＱＮ１１Ｄが共通に供給され、調整トランジスタ４９１〜４９３の制御端子には、それぞれスルーレート調整信号ＳＲＮ１〜ＳＲＮ３が供給される。駆動回路４５６〜４５９の構成も、駆動回路４５５と同様である。
【００７７】
かかる構成により、オン信号Ｎｏｎ１１〜Ｎｏｎ１５は、対応するプルダウンデータＤＱＮ１１Ｄ〜ＤＱＮ１５Ｄがロウレベルである場合に、ハイレベルに活性化される。そして、オン信号Ｎｏｎ１１〜Ｎｏｎ１５の波形は、スルーレート調整信号ＳＲＮ１〜ＳＲＮ３によって調整される。具体的には、各駆動回路内においてオンになっている調整トランジスタの数が多いほど、オン信号Ｎｏｎ１１〜Ｎｏｎ１５のスルーレートが高くなる。
【００７８】
スルーレート調整信号ＳＲＮ１〜ＳＲＮ３は、上述したスルーレート調整信号生成回路により、プルダウンインピーダンス調整コードＤＲＺＱＮ１〜ＤＲＺＱＮ５に基づいて生成される信号である。スルーレート調整信号生成回路は、プルダウンインピーダンス調整コードＤＲＺＱＮ１〜ＤＲＺＱＮ５により示されるインピーダンスが高いほど、各駆動回路内においてオンとなる調整トランジスタの数が多くなるよう、スルーレート調整信号ＳＲＮ１〜ＳＲＮ３を生成する。逆に、プルダウンインピーダンス調整コードＤＲＺＱＮ１〜ＤＲＺＱＮ５により示されるインピーダンスが低いほど、各駆動回路内においてオフとなる調整トランジスタの数が多くなるよう、スルーレート調整信号ＳＲＮ１〜ＳＲＮ３を生成する。したがって、プルダウンインピーダンス調整コードＤＲＺＱＮ１〜ＤＲＺＱＮ５により示されるインピーダンスが高いほど、オン信号Ｎｏｎ１１〜Ｎｏｎ１５のスルーレートが高くなり、プルダウンインピーダンス調整コードＤＲＺＱＮ１〜ＤＲＺＱＮ５により示されるインピーダンスが低いほど、オン信号Ｎｏｎ１１〜Ｎｏｎ１５のスルーレートが低くなることになる。
【００７９】
以上のようにしてスルーレートの調整を受けたオン信号Ｐｏｎ１１〜Ｐｏｎ１５，Ｎｏｎ１１〜Ｎｏｎ１５は、対応する単位バッファ５０１〜５０４に共通に供給される。スルーレート調整回路５３２により生成されるオン信号Ｐｏｎ２１〜Ｐｏｎ２５，Ｎｏｎ２１〜Ｎｏｎ２５、スルーレート調整回路５３３により生成されるオン信号Ｐｏｎ３１〜Ｐｏｎ３５，Ｎｏｎ３１〜Ｎｏｎ３５も、それぞれ同様にスルーレートの調整を受け、対応する単位バッファに供給される。
【００８０】
図８は、単位バッファ５０１の回路構成を示す図である。同図には示していないが、単位バッファ５０２〜５０７も同様の回路構成を有している。
【００８１】
図８に示すように、単位バッファ５０１は、プルアップ回路ＰＵ及びプルダウン回路ＰＤを有している。プルアップ回路ＰＵは、一端がデータ入出力端子１５に接続された１２０Ωの抵抗２３１と、抵抗２３１の他端と電源端子１７ａ（外部電圧ＶＤＤＱ）との間に並列接続された５つのＰチャンネルＭＯＳトランジスタ６００〜６０４とを有している。一方、プルダウン回路ＰＤは、一端がデータ入出力端子１５に接続された１２０Ωの抵抗２３２と、抵抗２３２の他端と電源端子１７ｂ（外部電圧ＶＳＳＱ）との間に並列接続された５つのＮチャンネルＭＯＳトランジスタ６０５〜６０９とを有している。
【００８２】
トランジスタ６００〜６０４のゲートには、オン信号Ｐｏｎ１１〜Ｐｏｎ１５がそれぞれ供給されている。また、トランジスタ６０５〜６０９のゲートには、オン信号Ｎｏｎ１１〜Ｎｏｎ１５がそれぞれ供給されている。これにより、単位バッファ５０１に含まれる１０個のトランジスタは、１０本のオン信号Ｐｏｎ１１〜Ｐｏｎ１５，Ｎｏｎ１１〜Ｎｏｎ１５によって、個別にオン／オフ制御がされる。
【００８３】
インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施の形態では、トランジスタ６００のＷ／Ｌ比を１ＷＬｐとした場合、トランジスタ６０１〜６０４のＷ／Ｌ比をそれぞれ２ＷＬｐ，４ＷＬｐ，８ＷＬｐ，１６ＷＬｐに設定している。同様に、トランジスタ６０５〜６０９のＷ／Ｌ比をそれぞれ１ＷＬｐ，２ＷＬｐ，４ＷＬｐ，８ＷＬｐ，１６ＷＬｐに設定している。これにより、インピーダンスコードＺＱＣＯＤＥによってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、プルアップ回路ＰＵ及びプルダウン回路ＰＤそれぞれのオン抵抗（抵抗２３１，２３２の抵抗を含む）を、所望のインピーダンス（２４０Ω）に固定することが可能になる。
【００８４】
以上が、データ入出力回路７８の内部構成である。ここまで説明してきたように、半導体装置１０では、レベルシフト回路５２０がインピーダンス制御回路５１１〜５１３とスルーレート調整回路５３１〜５３２の間に設けられている。これは、本発明の発明者が提案する新規な構成であり、従来はインピーダンス制御回路５１１〜５１３よりも半導体装置１０の内側（ＤＬＬ回路２３に近い位置）に設けられていた。本発明の構成を採用することで、半導体装置１０では、ＤＬＬ回路２３内に外部電圧ＶＤＤで動作する回路を設けなくても、精度よく内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴを生成することが可能になっている（上述した第２の効果）。この点についての詳細は、次のＤＬＬ回路２３の説明と併せて説明する。
【００８５】
図９は、ＤＬＬ回路２３の構成を示すブロック図である。同図に示すように、ＤＬＬ回路２３は、ディレイライン８０，８１と、カウンタ回路８２，８３と、分周回路８４と、位相検出回路８５と、フィードバック回路８６と、デューティ検出回路８７と、信号合成器８８とを含んでいる。これらの回路はいずれも内部電圧ＶＰＥＲＩで動作するよう構成され、外部電圧ＶＤＤで動作する回路はＤＬＬ回路２３内には含まれていない。
【００８６】
上述したように、ＤＬＬ回路２３は、内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴを生成する回路である。フィードバック回路８６を除く各回路は、外部クロック信号とフィードバック回路８６の出力信号とに基づいて内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴを生成する内部クロック信号生成回路を構成する。本実施の形態では、図９から明らかなように、内部クロック信号ＬＣＬＫＯＥＴと内部クロック信号ＬＣＬＫＯＥＦＴとは同一の信号である。ただし、内部クロック信号ＬＣＬＫＯＥＴの信号線上に遅延回路を配置し、これによって内部クロック信号ＬＣＬＫＯＥＴのみを遅延させてもよい。
【００８７】
フィードバック回路８６は、図９に示すように、クロック分割回路９０、マルチプレクサ９１、インピーダンス調整回路９２が直列接続された構成を有している。クロック分割回路９０には内部クロック信号ＬＣＬＫＯＥＴが供給され、インピーダンス調整回路９２からは、相補のフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢが出力される。フィードバッククロック信号ｆｂＣＬＫは、位相検出回路８５へ供給されるとともに、バッファ９４を介してデューティ検出回路８７へも供給される。フィードバッククロック信号ｆｂＣＬＫＢは、バッファ９３を介して位相検出回路８５へ供給される。
【００８８】
クロック分割回路９０、マルチプレクサ９１、及びインピーダンス調整回路９２はそれぞれ、クロック分割回路７７（図１）、マルチプレクサ７６（図１）、及びインピーダンス制御回路５１１〜５１３（図２）と同等の遅延を生ずるよう構成された回路である。つまり、相補のフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢは、内部クロック信号ＬＣＬＫＯＥＴに対し、図２に示したインピーダンス制御回路５１１〜５１３の出力信号（プルアップデータＤＱＰ１１など）と同等の遅延を受けた信号となっている。上記各回路はいずれも内部電圧ＶＰＥＲＩで動作する回路であるので、クロック分割回路９０、マルチプレクサ９１、及びインピーダンス調整回路９２も内部電圧ＶＰＥＲＩで動作するよう構成される。フィードバック回路８６に、外部電圧ＶＤＤで動作する回路は含まれない。
【００８９】
ディレイライン８０は、内部クロック信号ＰｒｅＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ１を生成する回路である。ディレイライン８０を用いた遅延量の調整は、内部クロック信号ＰｒｅＣＬＫとフィードバッククロック信号ｆｂＣＬＫとの位相差ＰＤに基づいて行われる。位相差ＰＤは、位相検出回路８５によって検出される。
【００９０】
一方、ディレイライン８１は、内部クロック信号ＰｒｅＣＬＫをインバータによって反転してなる内部クロック信号ＰｒｅＣＬＫＢを遅延させることによって、内部クロック信号ＬＣＬＫ２を生成する回路である。ディレイライン８１を用いた遅延量の調整は、相補の内部クロック信号ＬＣＬＫＯＥＴのデューティＤＣＣに基づいて行われる。デューティＤＣＣは、デューティ検出回路８７によって検出される。デューティ検出回路８７は、フィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢに基づいて、内部クロック信号ＬＣＬＫＯＥＴのデューティを検出する機能を有している。
【００９１】
ディレイライン８０，８１によって生成された内部クロック信号ＬＣＬＫ１，ＬＣＬＫ２は信号合成器８８に供給される。信号合成器８８は、内部クロック信号ＬＣＬＫ１，ＬＣＬＫ２に基づいて、内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴを生成する。
【００９２】
特に限定されるものではないが、ディレイライン８０，８１には、相対的に粗い調整ピッチで外部クロック信号を遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号を遅延させるファインディレイラインを含んでいることが好ましい。
【００９３】
カウンタ回路８２は、ディレイライン８０の遅延量を調整する回路である。カウンタ回路８２のカウント値は、位相検出回路８５から供給される位相差ＰＤに基づき、後述する分周回路８４から供給されるサンプリングクロック信号ＳＹＮＣＬＫに同期して更新される。具体的には、位相差ＰＤが位相の進みすぎを示している場合、カウンタ回路８２は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントする。これを受け、ディレイライン８０は、内部クロック信号ＬＣＬＫ１の立ち上がりエッジを遅らせる。逆に、位相差ＰＤが位相の遅れを示している場合、カウンタ回路８２は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントする。これを受け、ディレイライン８０は、内部クロック信号ＬＣＬＫ１の立ち上がりエッジを早める。以上のようにして、カウンタ回路８２及びディレイライン８０は、位相差に基づく内部クロック信号ＬＣＬＫ１の立ち上がりエッジの位置調整を行う。
【００９４】
分周回路８４は、内部クロック信号ＰｒｅＣＬＫを分周することにより、サンプリングクロック信号ＳＹＮＣＬＫを生成する回路である。サンプリングクロック信号ＳＹＮＣＬＫはカウンタ回路８２，８３に供給され、カウント値の更新タイミングを示す同期信号として用いられる。分周回路８４を用いている理由は、カウンタ回路８２，８３の更新及びディレイライン８０，８１の遅延量変更にはある一定の時間が必要だからであり、内部クロック信号ＰｒｅＣＬＫの毎周期ごとにカウンタ回路８２，８３の更新及びディレイライン８０，８１の遅延量変更を行うことは困難だからである。また、カウンタ回路８２，８３の更新及びディレイライン８０，８１の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。
【００９５】
カウンタ回路８３は、ディレイライン８１の遅延量を調整する回路である。カウンタ回路８３のカウント値は、デューティ検出回路８７から供給されるデューティ検出信号ＤＣＣに基づき、サンプリングクロック信号ＳＹＮＣＬＫに同期して更新される。具体的には、デューティ検出信号ＤＣＣが５０％未満のデューティを示している場合、カウンタ回路８３は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントする。これを受け、ディレイライン８１は、内部クロック信号ＬＣＬＫ２の立ち上がりエッジを遅らせる。逆に、デューティ検出信号ＤＣＣが５０％超のデューティを示している場合、カウンタ回路８３は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントする。これを受け、ディレイライン８１は、内部クロック信号ＬＣＬＫ２の立ち上がりエッジを早める。以上のようにして、カウンタ回路８３及びディレイライン８１は、デューティに基づく内部クロック信号ＬＣＬＫ２の立ち上がりエッジの位置調整を行う。
【００９６】
ここまで説明したＤＬＬ回路２３内の各回路は、すべて内部電圧ＶＰＥＲＩで動作するように構成される。したがって、内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴが外部電圧ＶＤＤの変動に影響されることはなく、外部電圧ＶＤＤの変動による内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴの位相の変動が防止されることから、半導体装置１０では、外部電圧ＶＤＤの変動に伴うレイテンシカウンタ５５のラッチマージンの低下が抑制される。
【００９７】
ここで、図２を参照して説明したように、データ入出力回路７８には、外部電圧ＶＤＤ（外部電圧ＶＤＤＱを含む）で動作する回路が含まれる。したがって、データ入出力回路７８での遅延を厳密に再現しようとするならば、これらの外部電圧ＶＤＤで動作する回路のレプリカ回路もフィードバック回路８６内に配置する必要があるが、半導体装置１０ではそのような構成は採用していない。これは、外部電圧ＶＤＤの変動による内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴの位相の変動を防止するためであるが、一方で、内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴの精度が犠牲になる。しかしながら、上述したように、半導体装置１０のデータ入出力回路７８では、レベルシフト回路５２０をインピーダンス制御回路５１１〜５１３とスルーレート調整回路５３１〜５３２の間に設けており、これにより、従来に比べて外部電圧ＶＤＤで動作する回路部分を減らしている。したがって、フィードバック回路８６内に外部電圧ＶＤＤで動作する回路のレプリカ回路を設けなくても、精度よく内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴを生成することが実現されている。
【００９８】
なお、インピーダンス調整回路９２の後段に、所定量の遅延を生ずる遅延回路を挿入することとしてもよい。この遅延回路による遅延の大きさを、できるだけデータ入出力回路７８に含まれる回路のうち外部電圧ＶＤＤで動作する回路の遅延量に近づけることで、内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴの精度をより高めることが可能になる。
【００９９】
以下、レイテンシカウンタ５５の内部構成を説明しながら、上述した本発明の第１の効果について、詳しく説明する。
【０１００】
図１０は、レイテンシカウンタ５５の構成を示すブロック図である。同図に示すように、レイテンシカウンタ５５は、ゲート制御信号生成部１００と、遅延回路部２００と、コマンド信号ラッチ部３００とを含んでいる。また、図１１は、レイテンシカウンタ５５に関連する各信号のタイミングチャートを示す図である。以下では、適宜図１１も参照しながら、レイテンシカウンタ５５の構成を説明する。
【０１０１】
ゲート制御信号生成部１００は、内部クロック信号ＬＣＬＫＯＥＦＴから８ラインの出力ゲート信号ＣＯＴ０〜７を生成する回路である。出力ゲート信号ＣＯＴ０〜ＣＯＴ７は、図１１に示すように、１クロックごとに順次活性化するように構成される。
【０１０２】
遅延回路部２００は、出力ゲート信号ＣＯＴ０〜ＣＯＴ７のそれぞれを遅延させることにより、８ラインの入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成する回路である。図１２は、遅延回路部２００の構成を示すブロック図である。同図に示すように、遅延回路部２００は遅延回路２００−０〜２００−７からなり、それぞれ出力ゲート信号ＣＯＴ０〜ＣＯＴ７の供給を受け、入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成するように構成される。
【０１０３】
図１２には、遅延回路２００−０の回路図も示している。図示していないが、遅延回路２００−１〜２００−７も同様の回路構成を有している。同図に示すように、遅延回路２００−０は、出力ゲート信号ＣＯＴ０が供給される入力端と入力ゲート信号ＣＩＴ０が出力される出力端との間に、遅延回路Ｄ１、遅延回路Ｄ２、及びスイッチＳＷが直列に接続された構成を有している。スイッチＳＷは２入力１出力のスイッチであり、一方の入力端が遅延回路Ｄ２の出力端に接続され、他の入力端が遅延回路Ｄ１の出力端に接続される。遅延回路Ｄ２は、ＤＬＬ回路２３での信号遅延量に相当する遅延を起こすように構成される。上述したモード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の不使用が示される場合、スイッチＳＷは遅延回路Ｄ１の出力信号を入力ゲート信号ＣＩＴ０として出力する。一方、モード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の使用が示される場合には、スイッチＳＷは遅延回路Ｄ２の出力信号を入力ゲート信号ＣＩＴ０として出力する。
【０１０４】
図１２に示すように、遅延回路Ｄ１，Ｄ２はいずれも、内部電圧ＶＰＥＲＩで動作するよう構成される。スイッチＳＷも同様である。したがって、遅延回路２００での信号遅延量が、外部電圧ＶＤＤの変動による影響を受けることはない。
【０１０５】
遅延回路部２００での遅延を受け、入力ゲート信号ＣＩＴ０〜ＣＩＴ７は図１１に示すように、出力ゲート信号ＣＯＴ０〜ＣＯＴ７を所定時間分遅延させた信号となる。
【０１０６】
コマンド信号ラッチ部３００には、ここまで説明した出力ゲート信号ＣＯＴ０〜ＣＯＴ７及び入力ゲート信号ＣＩＴ０〜ＣＩＴ７に加え、内部リードコマンドＭＤＲＤＴが供給される。コマンド信号ラッチ部３００は、内部リードコマンドＭＤＲＤＴが供給されると、図１１に示すように、その時点で活性化していた入力ゲート信号に同期してこれを取り込むよう構成される。図１１の例では、入力ゲート信号ＣＩＴ０に同期して内部リードコマンドＭＤＲＤＴを取り込んでいる。
【０１０７】
なお、図１０には示していないが、内部リードコマンドＭＤＲＤＴは、コマンド信号ラッチ部３００に取り込まれる前の段階で、上述した遅延回路Ｄ２と同様の遅延回路を通過するように構成される。ただし、モード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の不使用が示される場合には、この遅延回路はスキップされる。これにより、内部リードコマンドＭＤＲＤＴと入力ゲート信号ＣＩＴ０〜ＣＩＴ７の間でのタイミングずれが防止される。
【０１０８】
出力ゲート信号ＣＯＴ０〜ＣＯＴ７と入力ゲート信号ＣＩＴ０〜ＣＩＴ７とは、予め一対一に対応付けられる。図１１には、入力ゲート信号ＣＩＴ０〜ＣＩＴ７のそれぞれに対し、出力ゲート信号ＣＯＴ７，ＣＯＴ０〜ＣＯＴ６が対応付けられている例を示している。図１１の例に即して説明すると、コマンド信号ラッチ部３００は、内部リードコマンドＭＤＲＤＴの取り込みに用いた入力ゲート信号ＣＩＴ０に対応する出力ゲート信号ＣＯＴ７が活性化したタイミングで、レイテンシカウンタ５５の出力信号である内部リードコマンドＤＲＣの活性化を開始する。これを受け、ＦＩＦＯ回路７５からリードデータの出力が開始され、データ入出力回路７８を経て、データ入出力端子１５からリードデータＤＱが出力される。
【０１０９】
以上のように、入力ゲート信号ＣＩＴ０〜ＣＩＴ７は、内部クロック信号ＬＣＬＫＯＥＦＴに基づいて生成される信号である。内部クロック信号ＬＣＬＫＯＥＦＴはＤＬＬ回路２３によって生成されるが、上述したように、ＤＬＬ回路２３は内部電圧ＶＰＥＲＩで動作するよう構成され、外部電圧ＶＤＤで動作する回路を含まない。また、レイテンシカウンタ５５も内部電圧ＶＰＥＲＩで動作するよう構成されており、外部電圧ＶＤＤで動作する回路を含まない。したがって、入力ゲート信号ＣＩＴ０〜ＣＩＴ７の位相が、外部電圧ＶＤＤの変動による影響を受けることはない。内部リードコマンドＭＤＲＤＴの位相も同様に外部電圧ＶＤＤの変動による影響を受けないので、半導体装置１０では、入力ゲート信号ＣＩＴ０〜ＣＩＴ７の位相と内部リードコマンドＭＤＲＤＴの位相との間で外部電圧ＶＤＤの変動に起因するずれが起きることは、回避される。つまり、半導体装置１０では、外部電圧ＶＤＤの変動によるレイテンシカウンタのラッチマージンＬＭ（図１１）の低下が抑制されている。
【０１１０】
以下、レイテンシカウンタ５５の構成について、より詳しく説明する。
【０１１１】
図１３は、レイテンシカウンタ５５の構成の一例を詳細に示す図である。同図に示すように、本例によるレイテンシカウンタ５５のゲート制御信号生成部１００は、内部クロック信号ＬＣＬＫＯＥＦＴに基づいて分周クロック信号ＬＣＬＫＥ，ＬＣＬＫＯを生成する分周回路１１０と、分周クロック信号ＬＣＬＫＥをカウントする第１のカウンタ回路１２０と、分周クロック信号ＬＣＬＫＯに同期して第１のカウンタ回路１２０のカウント値を取り込む第２のカウンタ回路１３０と、第１及び第２のカウンタ回路１２０，１３０のカウント値を排他的に選択する選択回路１４０とを有している。また、コマンド信号ラッチ部３００は、入力選択回路３１０と、シフト回路３２０と、ラッチ回路３３０と、出力選択回路３４０と、出力合成回路３５０とを有している。
【０１１２】
まず、ゲート制御信号生成部１００の構成について説明する。分周回路１１０は、内部クロック信号ＬＣＬＫＯＥＦＴの立ち下がりエッジに同期してラッチ動作を行うラッチ回路１０１と、ラッチ回路１０１の出力端Ｑより出力される分周信号ＬＱを反転させて入力端Ｄに供給するインバータ１０２と、内部クロック信号ＬＣＬＫＯＥＦＴと分周信号ＬＱの論理積をとるＡＮＤ回路１０３と、内部クロック信号ＬＣＬＫＯＥＦＴと分周信号ＬＱの反転信号の論理積をとるＡＮＤ回路１０４とを備えている。
【０１１３】
このような回路構成により、図１３に示すように、ＡＮＤ回路１０３の出力である分周クロック信号ＬＣＬＫＥは、偶数番目の内部クロック信号ＬＣＬＫＯＥＦＴに連動した波形となり、ＡＮＤ回路１０４の出力である分周クロック信号ＬＣＬＫＯは、奇数番目の内部クロック信号ＬＣＬＫＯＥＦＴに連動した波形となる。このため、分周クロック信号ＬＣＬＫＥ，ＬＣＬＫＯは、アクティブな期間（ハイレベルである期間）が０．５ｔＣＫとなり、非アクティブな期間（ローレベルである期間）が１．５ｔＣＫとなる。ただし、１ｔＣＫは内部クロック信号ＬＣＬＫＯＥＦＴの一周期に相当する時間である。
【０１１４】
分周回路１１０は、内部クロック信号ＬＣＬＫＯＥＦＴを２分周することによって、互いに位相の異なる２つの分周クロック信号ＬＣＬＫＥ，ＬＣＬＫＯを生成している。生成された分周クロック信号ＬＣＬＫＥ，ＬＣＬＫＯはそれぞれ、図１３に示すように第１及び第２のカウンタ回路１２０，１３０に供給される。このため、第１及び第２のカウンタ回路１２０，１３０はそれぞれ、内部クロック信号ＬＣＬＫＯＥＦＴの半分の周波数で動作を行うことになる。
【０１１５】
第１のカウンタ回路１２０は、リップル型のフリップフロップ１１１，１１２が従属接続されてなる２ビットのリップルカウンタと、このリップルカウンタの出力をデコードするデコーダ１１３とを含んでいる。フリップフロップ１１１のクロック端には分周クロック信号ＬＣＬＫＥが供給される。また、第２のカウンタ回路１３０は、データラッチ型のフリップフロップ１２１，１２２と、これらの出力をデコードするデコーダ１２３とを含んでいる。フリップフロップ１２１，１２２のクロック端には、フリップフロップ２段分に相当する遅延量を有する遅延回路１２４にて遅延された分周クロック信号ＬＣＬＫＯが供給される。フリップフロップ１１１の出力ビットＢ１は、フリップフロップ１段分に相当する遅延量を有する遅延回路１１４を介して、デコーダ１１３及びフリップフロップ１２１のデータ入力端Ｄに供給される。フリップフロップ１１２の出力ビットＢ２は、遅延回路を介さずに、デコーダ１１３及びフリップフロップ１２２のデータ入力端Ｄに供給される。フリップフロップ１２１の出力ビットＢ３、フリップフロップ１２２の出力ビットＢ４は、ともにデコーダ１２３に供給される。なお、遅延回路１１４及び遅延回路１２４を設けているのは、出力ビットＢ１〜Ｂ４の間で変化タイミングに差が発生することを防止するためである。
【０１１６】
選択回路１４０は、８個のＡＮＤ回路１４０−０〜１４０−７によって構成される。デコーダ１１３は４本の出力を有しており、それぞれＡＮＤ回路１４０−０，１４０−２，１４０−４，１４０−６に接続されている。デコーダ１１３は、ビットＢ１を下位ビット、ビットＢ２を上位ビットとするバイナリ信号の値に基づいて、これら４本の出力のうちのいずれか一つを、ハイレベルに活性化させる。また、デコーダ１２３も４本の出力を有しており、それぞれＡＮＤ回路１４０−１，１４０−３，１４０−５，１４０−７に接続されている。デコーダ１２３は、ビットＢ３を下位ビット、ビットＢ４を上位ビットとするバイナリ信号の値に基づいて、これら４本の出力のうちのいずれか一つを、ハイレベルに活性化させる。
【０１１７】
ＡＮＤ回路１４０−０，１４０−２，１４０−４，１４０−６には、分周クロック信号ＬＣＬＫＥも供給される。また、ＡＮＤ回路１４０−１，１４０−３，１４０−５，１４０−７には、分周クロック信号ＬＣＬＫＯも供給される。ＡＮＤ回路１４０−０〜１４０−７の出力信号は、それぞれ上述した出力ゲート信号ＣＯＴ０〜ＣＯＴ７となる。
【０１１８】
かかる構成により、出力ゲート信号ＣＯＴ０〜ＣＯＴ７は、図１１に示したように、１クロックごとに順次活性化する信号となる。出力ゲート信号ＣＯＴ０〜ＣＯＴ７は、図１３に示すように、対応する遅延回路２００−０〜２００−７に供給されるとともに、コマンド信号ラッチ部３００内の出力選択回路３４０にも供給される。
【０１１９】
次に、コマンド信号ラッチ部３００の構成について説明する。図１３に示すように、コマンド信号ラッチ部３００には、内部リードコマンドＭＤＲＤＴが供給される。内部リードコマンドＭＤＲＤＴが供給されるコマンド信号ラッチ部３００の端部は、２本の配線に接続される。このうち一方の配線は直接マルチプレクサ３６０に、他方の配線は遅延回路３６１を介してマルチプレクサ３６０に、それぞれ接続される。
【０１２０】
マルチプレクサ３６０の出力端は、入力選択回路３１０に接続される。上述したモード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の使用が示される場合、マルチプレクサ３６０は、遅延回路３６１を通過した内部リードコマンドＭＤＲＤＴを、入力選択回路３１０に供給する。一方、上述したモード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の不使用が示される場合、マルチプレクサ３６０は、遅延回路３６１を通過しない内部リードコマンドＭＤＲＤＴを、入力選択回路３１０に供給する。こうするのは、内部リードコマンドＭＤＲＤＴと入力ゲート信号ＣＩＴ０〜ＣＩＴ７の間でのタイミングずれを防止するためである。
【０１２１】
入力選択回路３１０は、８つのタイミング制御回路３１０−０〜３１０−７によって構成される。これらタイミング制御回路３１０−０〜３１０−７には、マルチプレクサ３６０からリードコマンドＭＤＲＤＴが共通に入力されるとともに、入力ゲート信号ＣＩＴ０〜ＣＩＴ７がそれぞれ入力される。
【０１２２】
タイミング制御回路３１０−０の出力信号は、内部リードコマンドＤＲＣａ０である。図１１に示すように、タイミング制御回路３１０−０は、内部リードコマンドＭＤＲＤＴが活性化しているときの入力ゲート信号ＣＩＴ０の活性化に応じて内部リードコマンドＤＲＣａ０を活性化し、その入力ゲート信号ＣＩＴ０の非活性化に応じて内部リードコマンドＤＲＣａ０を非活性化する。タイミング制御回路３１０−１〜３１０−７についても同様である。タイミング制御回路３１０−１〜３１０−７の出力信号はそれぞれ、内部リードコマンドＤＲＣａ１〜ＤＲＣａ７である。内部リードコマンドＤＲＣａ０〜ＤＲＣａ７は、シフト回路３２０に供給される。
【０１２３】
シフト回路３２０は、内部リードコマンドＤＲＣａ０〜ＤＲＣａ７の供給を受け、内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７を出力する回路である。
【０１２４】
図１４は、シフト回路３２０の回路図である。同図に示すように、シフト回路３２０は、それぞれ内部リードコマンドＤＲＣａ０〜ＤＲＣａ７が供給される信号経路Ｌａ０〜Ｌａ７と、それぞれ内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７を出力するための信号経路Ｌｂ０〜Ｌｂ７と、これらの間に設けられたマルチプレクサ３２０−０〜３２０−７とを有している。
【０１２５】
マルチプレクサ３２０−０〜３２０−７はそれぞれ、信号経路Ｌａ０〜Ｌａ７のすべてに接続される。したがって、マルチプレクサ３２０−０〜３２０−７のそれぞれには、内部リードコマンドＤＲＣａ０〜ＤＲＣａ７のすべてが供給される。一方、マルチプレクサ３２０−０〜３２０−７の出力は、それぞれ信号経路Ｌｂ０〜Ｌｂ７に接続される。マルチプレクサ３２０−０〜３２０−７はそれぞれ、信号経路Ｌａ０〜Ｌａ７のいずれかと、信号経路Ｌｂ０〜Ｌｂ７のうちの対応するものとを接続する回路である。マルチプレクサ３２０−０〜３２０−７にはモードレジスタ５６からＣＡＳレイテンシＣＬが供給されており、これにより、各マルチプレクサ内の結線が決定される。
【０１２６】
図１５（ａ）（ｂ）は、ＣＡＳレイテンシＣＬと各マルチプレクサ内における結線との関係を説明するための図である。図１５（ａ）はＣＬ＝８の例、図１５（ｂ）はＣＬ＝７の例をそれぞれ示している。
【０１２７】
図１５（ａ）（ｂ）に示す外側のリングＬａは、入力側となる信号経路Ｌａ０〜Ｌａ７を示し、内側のリングＬｂは出力側となる信号経路Ｌｂ０〜Ｌｂ７を示している。そして、これらリングに付された目盛りの位置が一致する２つの信号経路が、各マルチプレクサ内で相互に接続される。
【０１２８】
具体的に説明すると、図１５（ａ）の例（ＣＬ＝８）では、信号経路Ｌａ０〜Ｌａ７と信号経路Ｌｂ０〜Ｌｂ７との差分が「０」に設定される。この場合、信号経路Ｌａ０〜Ｌａ７はそれぞれ信号経路Ｌｂ０〜Ｌｂ７と接続される。一方、図１５（ｂ）の例（ＣＬ＝７）では、信号経路Ｌａ０〜Ｌａ７と信号経路Ｌｂ０〜Ｌｂ７との差分が「７」に設定される。この場合、信号経路Ｌａ０〜Ｌａ７はそれぞれ信号経路Ｌｂ７，Ｌｂ０〜Ｌｂ６と接続される。
【０１２９】
差分は０〜７のいずれかに設定可能であり、設定された状態においては、入力側の信号経路Ｌａと出力側の信号経路Ｌｂとの対応関係は固定される。このように、シフト回路３２０は、入力側の信号経路Ｌａと出力側の信号経路Ｌｂとの対応関係をＣＡＳレイテンシＣＬに基づいてシフトする役割を果たす。
【０１３０】
シフト回路３２０から出力される内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７は、ラッチ回路３３０を構成するラッチ回路３３０−０〜３３０−７にそれぞれ供給される。ラッチ回路３３０−０〜３３０−７の後段には、出力選択回路３４０を構成する出力ゲート３４０−０〜３４０−７がそれぞれ接続されている。
【０１３１】
以下、図１１も参照しながら、ラッチ回路３３０−７及び出力ゲート３４０−７の動作に着目して説明する。
【０１３２】
ラッチ回路３３０−７は、図１１に示すように、入力される内部リードコマンドＤＲＣｂ７が活性化することによりセットされ、少なくとも対応する出力ゲート信号ＣＩＴ７が次に非活性化するまでの間、その状態で維持される。好適には、出力ゲート信号ＣＩＴ７が非活性化した後、次に他の出力ゲート信号（この場合は出力ゲート信号ＣＩＴ０）が活性化するタイミングでリセットされる。
【０１３３】
出力ゲート３４０−７は、対応する出力ゲート信号ＣＩＴ７が活性化されている間、ラッチ回路３３０−７の出力を配線３５２に出力する回路である。出力ゲート信号ＣＩＴ７が活性化されていない場合には、出力ゲート３４０−７の出力はハイインピーダンス状態となる。図１１に示すように、出力ゲート信号ＣＩＴ７が活性化され、かつラッチ回路３３０−７の出力がハイレベルになっている場合、出力ゲート３４０−７の出力はハイレベルとなる。一方、出力ゲート信号ＣＩＴ７が活性化され、かつラッチ回路３３０−７の出力がロウレベルになっている場合、出力ゲート３４０−７の出力はロウレベルとなる。
【０１３４】
配線３５２には、図１３に示すように、ラッチ回路３５２ａが接続されている。これにより、一旦出力ゲート３４０−７の出力がハイレベルになると、次に出力ゲート３４０−７の出力がロウレベルになるまで、図１１に示すように、配線３５２の電位はハイレベルに維持される。
【０１３５】
ラッチ回路３３０−０〜３３０−６及び出力ゲート３４０−０〜３４０−６の動作についても、それぞれラッチ回路３３０−７及び出力ゲート３４０−７と同様である。ただし、ラッチ回路３３０−０，２，４，６の出力は、図１３に示すように、配線３５２ではなく配線３５１に供給される。配線３５１にも、出力ゲートの出力を維持するラッチ回路３５１ａが接続されている。
【０１３６】
配線３５１，３５２は、ＯＲゲート回路３５３の入力端に接続される。ＯＲゲート回路３５３の出力は、ＡＮＤゲート回路３５４を通過した後、ラッチ回路３５５にてラッチされ、内部リードコマンドＤＲＣとして出力される。図１を用いて説明したとおり、内部リードコマンドＤＲＣはＦＩＦＯ回路７５に供給され、これにより、リードデータＤＱの出力タイミングが規定される。
【０１３７】
ラッチ回路３５５は、内部クロック信号ＬＣＬＫＯＥＦＴに同期してラッチ動作を行い、その出力は反転してＡＮＤゲート回路３５４に帰還する。これにより、内部リードコマンドＤＲＣの活性化期間は図１１に示すように１ｔＣＫとなり、配線３５１又は配線３５２が活性化している間、１ｔＣＫ間隔で内部リードコマンドＤＲＣの活性化と非活性化が繰り返されることとなる。
【０１３８】
以上説明したように、本実施の形態による半導体装置１０によれば、ＤＬＬ回路２３が外部電圧ＶＤＤで動作する回路を含まないことから、外部電圧ＶＤＤの変動による内部クロック信号ＤＣＬＫＯＥＦＴの位相の変動が防止される。したがって、外部電圧ＶＤＤの変動に伴うレイテンシカウンタ５５のラッチマージンの低下が抑制される。
【０１３９】
また、データ入出力回路７８において、レベルシフト回路５２０をインピーダンス制御回路５１１〜５１３とスルーレート調整回路５３１〜５３２の間に設けていることから、ＤＬＬ回路２３内に外部電圧ＶＤＤで動作する回路を設けなくても、精度よく内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴを生成することが可能になっている。
【０１４０】
図１６は、本実施の形態による半導体装置１０を用いたデータ処理システム８００の構成を示すブロック図である。
【０１４１】
図１６に示すように、データ処理システム８００は、データプロセッサ８２０（コントローラ）、本実施の形態による半導体装置１０であるＤＲＡＭ１０、ストレージデバイス８４０、Ｉ／Ｏデバイス８５０、及びＲＯＭ８６０が、システムバス８１０を介して相互に接続された構成を有している。
【０１４２】
データプロセッサ８２０は、ＤＲＡＭ１０に外部クロック信号ＣＫ，／ＣＫを供給するとともに、ＤＲＡＭ１０のデータ入出力回路（図１）の出力信号（リードデータＤＱ）を受け取り、受け取ったリードデータＤＱに応じた処理を実行する機能を有する。具体的なデータプロセッサ８２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを用いることができる。なお、データプロセッサ８２０とＤＲＡＭ１０とは、システムバス８１０を介さずにローカルなバスによって互いに接続されていても構わない。
【０１４３】
ストレージデバイス８４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどを用いることができる。また、Ｉ／Ｏデバイス８５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどを用いることができる。なお、Ｉ／Ｏデバイス８５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【０１４４】
図１６には、簡単のためシステムバス８１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに複数のシステムバス８１０が設けられていても構わない。また、ストレージデバイス８４０、Ｉ／Ｏデバイス８５０、及びＲＯＭ８６０は、必ずしも必須の構成要素ではない。さらに、図１６に示す各構成要素は簡単のため１つずつ描かれているが、本発明がこれに限定されるものではなく、１又は２以上の構成要素がそれぞれ複数個ずつ設けられていても構わない。
【０１４５】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１４６】
例えば、上記実施の形態ではレイテンシカウンタ５５の詳しい構成例を説明したが、本発明に対応するレイテンシカウンタの構成はこれに限られるものではない。
【０１４７】
また、上記実施の形態ではＤＬＬ回路２３が出力する内部クロック信号を内部クロック信号ＬＣＬＫＯＥＴと内部クロック信号ＬＣＬＫＯＥＦＴの２つに分けたが、これを１つの内部クロック信号ＬＣＬＫで代用することとしてもよい。
【０１４８】
また、上記実施の形態ではデータ入出力回路７８が複数の単位バッファを有することを前提として説明したが、１つの単位バッファのみを有することとしてもよい。
【符号の説明】
【０１４９】
１０            半導体装置
１１ａ，１１ｂ  クロック端子
１１ｃ          クロックイネーブル端子
１２ａ〜１２ｅ  コマンド端子
１３            リセット端子
１４            アドレス端子
１５            データ入出力端子
１６ａ，１６ｂ，１７ａ，１７ｂ  電源端子
１８            キャリブレーション端子
２１            クロック入力回路
２２            タイミング発生回路
２３            ＤＬＬ回路
３１            コマンド入力回路
３２            コマンドデコーダ
４１            アドレス入力回路
４２            アドレスラッチ回路
５１            ロウ系制御回路
５２            カラム系制御回路
５３            リード制御回路
５５            レイテンシカウンタ
５６            モードレジスタ
６０            内部電圧発生回路
６６            キャリブレーション回路
７０            メモリセルアレイ
７１            ロウデコーダ
７２            カラムデコーダ
７３            センス回路
７４            データアンプ
７５            ＦＩＦＯ回路
７６，９１      マルチプレクサ
７７，９０      クロック分割回路
７８            データ入出力回路
８０，８１      ディレイライン
８２，８３      カウンタ回路
８４，１１０    分周回路
８５            位相検出回路
８６            フィードバック回路
８７            デューティ検出回路
８８            信号合成器
９２            インピーダンス調整回路
９３，９４      バッファ
１００          ゲート制御信号生成部
１０１          ラッチ回路
１０２          インバータ
１０３，１０４，１４０−０〜１４０−７，５４５〜５４９  ＡＮＤ回路
１１１，１１２，１２１，１２２  フリップフロップ
１１３，１２３  デコーダ
１１４，１２４，Ｄ１，Ｄ２  遅延回路
１２０，１３０  カウンタ回路
１４０          選択回路
２００          遅延回路部
２００−０〜２００−７，３６１  遅延回路
２３１，２３２  抵抗
３００          コマンド信号ラッチ部
３１０          入力選択回路
３１０−０〜３１０−７  タイミング制御回路
３２０          シフト回路
３２０−０〜３２０−７，３６０  マルチプレクサ
３３０−０〜３３０−７，３５１ａ，３５２ａ，３５５  ラッチ回路
３４０          出力選択回路
３４０−０〜３４０−７  出力ゲート
３５０          出力合成回路
３５１，３５２  配線
３５３          ＯＲゲート回路
３５４          ＡＮＤゲート回路
４１１，４１２，４２１，４２２，４６１〜４６３，４７１〜４７３，６００〜６０４  ＰチャンネルＭＯＳトランジスタ
４１３，４１４，４２３，４２４，４８１〜４８３，４９１〜４９３，６０５〜６０９  ＮチャンネルＭＯＳトランジスタ
４１５，４１６，４２５，４２６，４３１，４４１，５２１，５２２  インバータ
４３２，４３３，４４２，４４３  ＮＡＮＤゲート回路
４５０〜４５９  駆動回路
５０１〜５０７  単位バッファ
５１１〜５１３  インピーダンス制御回路
５２０          レベルシフト回路
５３１〜５３３，５３１Ｎ，５３１Ｐ  スルーレート調整回路
５４０〜５４４  ＯＲ回路
８００          データ処理システム
８１０          システムバス
８２０          データプロセッサ（コントローラ）
８４０          ストレージデバイス
８５０          Ｉ／Ｏデバイス
８６０          ＲＯＭ
ＢＬ            ビット線
Ｌａ０〜Ｌａ７，Ｌｂ０〜Ｌｂ７  信号経路
ＬＶ１，ＬＶ２  レベルシフト回路
ＭＣ            メモリセル
ＰＤ            プルダウン回路
ＰＵ            プルアップ回路
ＳＡ            センスアンプ
ＳＷ            スイッチ
ＷＬ            ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2013069359.tif 000012
【図１１】
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【図１２】
2013069359.tif 000014
【図１３】
2013069359.tif 000015
【図１４】
2013069359.tif 000016
【図１５】
2013069359.tif 000017
【図１６】
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