【手続補正書】
【提出日】平成26年7月16日(2014.7.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
放射線又は光を電荷に変換する変換素子と、前記電荷に応じた電気信号を出力するスイッチ素子と、を含む画素が行列状に複数配置された画素アレイと、
各々が行方向に配置された複数の前記スイッチ素子に共通に接続された複数の駆動配線と、
複数の前記駆動配線の夫々に前記スイッチ素子の導通電圧と非導通電圧とを供給するために複数の前記駆動配線の夫々に対をなして設けられた単位回路を複数備える駆動回路部と、
前記駆動回路部が前記駆動配線へ前記導通電圧を供給するタイミングを規定するためのクロック信号を前記駆動回路部に供給する制御部と、
を含む検出装置であって、
前記導通電圧は、前記クロック信号に基づいた電圧であり、
前記制御部は、前記駆動配線への前記非導通電圧の供給を維持するための制御電圧を複数の前記単位回路に供給し、
前記単位回路は、前記クロック信号と、前記駆動配線への前記導通電圧の供給を前記単位回路が開始するための開始信号と、前記駆動配線への前記導通電圧の供給を前記単位回路が終了するための終了信号と、が入力され、前記導通電圧の前記駆動配線への供給を前記単位回路への前記開始信号の入力に応じて行う第１回路と、前記単位回路に入力される前記非導通電圧の前記駆動配線への供給を、前記単位回路への前記終了信号の入力に応じて行う第２回路と、前記駆動配線への前記非導通電圧の供給を前記単位回路への前記制御電圧の入力に応じて維持する第３回路と、を含むことを特徴とする検出装置。
【請求項２】
前記画素アレイは、基板の上に配置されており、
前記複数の駆動配線は、前記基板の上で行方向に配置された複数の前記スイッチ素子に共通に接続された駆動配線が、列方向に複数配置されたものであり、
前記駆動回路部は、前記単位回路を前記基板の上に複数配置されてなることを特徴とする請求項１に記載の検出装置。
【請求項３】
前記単位回路は、前記出力信号を前記駆動配線に供給するために前記駆動配線に接続される出力部と、前記開始信号が入力される第１入力部と、前記クロック信号が入力される第２入力部と、前記非導通電圧が入力される第３入力部と、前記終了信号が入力される第４入力部と、前記制御電圧が入力される第５入力部と、を含み、
前記第１回路は、前記出力部に一方の端子が接続された第１容量素子と、前記第１入力部と前記第１容量素子の他方の端子との間で前記第１容量素子に直列に接続された第１薄膜トランジスタと、前記第２入力部と前記出力部との間に設けられた第２薄膜トランジスタと、を含み、前記第１薄膜トランジスタのソース及びドレインの一方とゲートは前記第１入力部に接続され、前記第１薄膜トランジスタのソース及びドレインの他方は前記第１容量素子の他方の端子に第１節点で接続され、前記第２薄膜トランジスタのゲートは前記第１節点と接続され、前記第２薄膜トランジスタのソース及びドレインの一方は前記第２入力部と接続され、前記第２薄膜トランジスタのソース及びドレインの他方は前記出力部と接続されており、
前記第２回路は、前記第３入力部と前記第１容量素子の他方の端子との間で前記第１容量素子と直列に接続された第３薄膜トランジスタと、前記第３入力部と前記出力部との間に設けられた第４薄膜トランジスタと、前記第３入力部と前記第４薄膜トランジスタのゲートとの間に設けられた第２容量素子と、前記第４入力部と前記第３薄膜トランジスタのゲート及び前記第４薄膜トランジスタのゲートとの間に設けられた第５薄膜トランジスタと、前記第２容量素子に並列に設けられた第６薄膜トランジスタと、を含み、前記第３薄膜トランジスタのゲートは前記第４入力部と接続され、前記第３薄膜トランジスタのソース及びドレインの一方は前記第３入力部に接続され、前記第３薄膜トランジスタのソース及びドレインの他方は前記第１容量素子の他方の端子に前記第１節点で接続され、前記第４薄膜トランジスタのゲートは前記第４入力部に接続され、前記第４薄膜トランジスタのソース及びドレインの一方は前記第３入力部に接続され、前記第４薄膜トランジスタのソース及びドレインの他方は前記出力部に接続され、前記第２容量素子の一方の端子は前記第３入力部に接続され、前記第２容量素子の他方の端子は前記第４薄膜トランジスタのゲートに第２節点で接続され、前記第５薄膜トランジスタのソース及びドレインの一方とゲートは前記第４入力部に接続され、前記第５薄膜トランジスタのソース及びドレインの他方は前記第２節点に接続され、前記第６薄膜トランジスタのゲートは前記第１入力部に接続され、前記第６薄膜トランジスタのソース及びドレインの一方は前記第３入力部に接続され、前記第６薄膜トランジスタのソース及びドレインの他方は前記第２節点に接続されており、
前記第３回路は、前記制御電圧に応じて前記出力部を前記非導通電圧に維持するための第７薄膜トランジスタを含む、
ことを特徴とする請求項２に記載の検出装置。
【請求項４】
前記第７薄膜トランジスタは、ゲートが前記第５入力部に接続され、ソース及びドレインの一方が前記第３入力部に接続され、ソース及びドレインの他方が前記出力部に接続されることを特徴とする請求項３に記載の検出装置。
【請求項５】
前記第７薄膜トランジスタは、ゲートとソース及びドレインの一方とが前記第５入力部に接続され、ソース及びドレインの他方が前記第２節点に接続されることを特徴とする請求項３に記載の検出装置。
【請求項６】
前記第３回路は、前記制御電圧に応じて前記第１節点を前記非導通電圧に維持するための第８薄膜トランジスタを更に含むことを特徴とする請求項３〜５のいずれか１項に記載の検出装置。
【請求項７】
前記駆動回路部は、複数の前記単位回路を一組とする単位回路群を複数含み、
前記制御部は、複数の前記単位回路群毎に前記制御電圧を供給することを特徴とする請求項３〜６のいずれか１項に記載の検出装置。
【請求項８】
前記制御部は、複数の前記単位回路群から選択された単位回路群から選択的に前記駆動配線への前記導通電圧の供給を開始するための選択信号を前記選択された単位回路群の初段の単位回路に供給し、
前記単位回路群の初段の単位回路は、前記選択信号に応じて、前記第１回路に前記導通電圧を前記駆動配線に供給させるための第４回路を更に含むことを特徴とする請求項７に記載の検出装置。
【請求項９】
前記単位回路群の初段の単位回路は、前記選択信号が入力される第６入力部を更に含み、
前記第４回路は、前記第６入力部と前記第１容量素子の他方の端子との間で前記第１容量素子に直列に接続された第９薄膜トランジスタと、前記第２容量素子及び前記第６薄膜トランジスタとに並列に設けられた第１０薄膜トランジスタと、を含み、前記第９薄膜トランジスタのソース及びドレインの一方とゲートは前記第６入力部に接続され、前記第９薄膜トランジスタのソース及びドレインの他方は前記第１節点に接続され、前記第１０薄膜トランジスタのゲートは前記第６入力部に接続され、前記第１０薄膜トランジスタのソース及びドレインの一方は前記第３入力部に接続され、前記第１０薄膜トランジスタのソース及びドレインの他方は前記第２節点に接続されることを特徴とする請求項８に記載の検出装置。
【請求項１０】
前記制御部は、複数の単位回路群のうち選択的に導通電圧が供給されるべき複数の前記駆動配線に接続される単位回路を含む単位回路群を除く単位回路群の前記出力部が前記非導通電圧に維持されるように、複数の前記単位回路群毎に前記制御電圧を供給することを特徴とする請求項８又は９に記載の検出装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の検出装置と、
前記検出装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を記録するための記録手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と、
を具備する検出システム。