(57)【要約】【課題】モノランクとマルチランクとに互換可能なメモリ装置を提供する。【解決手段】モノランクとマルチランクとに互換可能なメモリ装置に係り、該メモリ装置は、多数層のメモリレイヤを積層し、該メモリ装置は、チップ識別信号及びモノランクまたはマルチランクを決定するモード信号に応答し、アドレス信号またはチップ選択信号を受信し、多数層のメモリレイヤは、アドレス信号によってアクセスされるモノランクで動作するか、あるいはチップ選択信号によってアクセスされるマルチランクで動作する。【選択図】図２
2013025806.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリレイヤと、
前記第１メモリレイヤ上に積層される第２メモリレイヤと、を具備し、
前記第１メモリレイヤと前記第２メモリレイヤは、少なくとも１つのアドレス信号及び／または少なくとも１つのチップ選択信号を受信し、
前記第１メモリレイヤと前記第２メモリレイヤは、前記少なくとも１つのアドレス信号及び／または前記少なくとも１つのチップ選択信号に応答し、モノランク・モードまたはデュアルランク・モードで選択的に動作することを特徴とするメモリ装置。
【請求項２】
前記第１メモリレイヤと前記第２メモリレイヤは、異種のメモリチップであり、
前記第１メモリレイヤと前記第２メモリレイヤは、
メモリセルが形成されるコア回路部と、
前記メモリセルに係わる周辺回路部と、を具備し、
前記第１メモリレイヤは、前記メモリ装置の外部とインターフェースを行うマスター回路領域をさらに具備することを請求項１に記載の特徴とするメモリ装置。
【請求項３】
前記第１メモリレイヤ及び第２メモリレイヤは、それぞれ、
チップ識別信号に応答し、前記少なくとも１つのアドレス信号及び／または前記少なくとも１つのチップ選択信号を受信するバッファ部と、
前記チップ識別信号及びモード信号に応答し、前記少なくとも１つのアドレス信号及び／または前記少なくとも１つのチップ選択信号によって、前記第１メモリレイヤ及び／または前記第２メモリレイヤのうち、該当する一つが選択されたか否かを判断し、前記モノランク・モードであるか、あるいは前記デュアルランク・モードであるかを決定するチップ選択及びアドレス制御信号を発するチップ選択アドレス制御部と、を具備することを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記少なくとも１つのチップ選択信号は、第１チップ選択信号と第２チップ選択信号とから構成され、
前記少なくとも１つのアドレス信号、前記第１チップ選択信号及び前記第２チップ選択信号を受信する前記第１メモリレイヤの前記バッファ部の出力信号ラインは、貫通電極を介して、前記第２メモリレイヤのチップ選択アドレス制御部に提供される前記少なくとも１つのアドレス信号、前記第１チップ選択信号及び前記第２チップ選択信号の信号ラインと電気的に連結されることを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記チップ選択アドレス制御部は、
前記第１チップ選択信号、前記少なくとも１つのアドレス信号及び前記チップ識別信号によって、第１自体チップ選択アドレス信号を発する第１ロジック部と、
前記モード信号の相補信号に応答し、前記第１自体チップ選択アドレス信号を第１ロードに伝達する第１バッファと、
前記第１ロードの信号を入力し、自体チップ選択ロウアドレス制御信号として発する第２バッファと、
前記第１チップ選択信号、前記アドレス信号及び前記チップ識別信号によって、第１他者チップ選択アドレス信号を発する第２ロジック部と、
前記モード信号の相補信号に応答し、前記第１他者チップ選択アドレス信号を第２ロードに伝達する第３バッファと、
前記第２ロードの信号を入力し、他者チップ選択ロウアドレス制御信号として発する第４バッファと、
前記第１チップ選択信号、前記第２チップ選択信号及び前記チップ識別信号によって、第２自体チップ選択アドレス信号を発する第３ロジック部と、
前記モード信号に応答し、前記第２自体チップ選択アドレス信号を、前記第１ロードに伝達する第５バッファと、
前記第１チップ選択信号、前記第２チップ選択信号及び前記チップ識別信号によって、第２他者チップ選択アドレス信号を発する第４ロジック部と、
前記モード信号に応答し、第２他者チップ選択アドレス信号を、前記第２ロードに伝達する第６バッファと、を具備することを特徴とする請求項３に記載のメモリ装置。
【請求項６】
前記チップ選択アドレス制御部は、
前記メモリ装置の電源印加時にイネーブルされ、前記第２自体チップ選択アドレス信号を伝達する第７バッファと、
前記第７バッファの出力を、自体チップ選択カラムアドレス制御信号として発する第８バッファと、
前記メモリ装置の電源印加時にイネーブルされ、前記第２他者チップ選択アドレス信号を伝達する第９バッファと、
前記第９バッファの出力を他者チップ選択アドレス制御信号として発する第１０バッファと、をさらに具備することを特徴とする請求項５に記載のメモリ装置。
【請求項７】
第１チップ選択信号に応答し、第１メモリレイヤに／からデータを入出力する第１データ入出力部と、
第２チップ選択信号に応答し、前記第１メモリレイヤ上にスタックされた第２メモリレイヤに／から前記データを入出力する第２データ入出力部と、
前記第１データ入出力部と、一群の前記データ入出力パッドとの間に連結される第１マスターデータ入出力部と、
前記第２データ入出力部と、他の一群の前記データ入出力パッドとの間に連結される第２マスターデータ入出力部と、を具備することを特徴とするメモリ装置。
【請求項８】
前記第１データ入出力部、前記第１マスターデータ入出力部及び第２マスターデータ入出力部は、前記第１メモリレイヤに配置され、前記第２データ入出力部は、前記第２メモリレイヤに配置されることを特徴とする請求項７に記載のメモリ装置。
【請求項９】
前記第２データ入出力部と、前記第２マスターデータ入出力部は、貫通電極を介して、互いに電気的に連結されることを特徴とする請求項８に記載のメモリ装置。
【請求項１０】
前記メモリ装置は、
前記第１マスターデータ入出力部及び第２マスターデータ入出力部を配置するインターフェースレイヤをさらに具備し、
前記第１データ入出力部は、前記第１メモリレイヤに配置され、
前記第２データ入出力部は、前記第２メモリレイヤに配置されることを特徴とする請求項７に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、積層されたメモリレイヤがモノランクまたはマルチランクで選択的に動作するメモリ装置に関する。
【背景技術】
【０００２】
サーバのようなコンピュータのメインメモリ（main memory）として、ＤＲＡＭ（dynamic random-access memory）のような半導体メモリ装置が広く使われている。ハードウェアの高速化とソフトウェアの複雑化とによって、メインメモリに要求されるメモリ容量及び速度が増大している。メモリ容量を大容量化するための多様な技術が開発されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明がなそうとする技術的課題は、積層されたメモリレイヤが、モード信号によってモノランクまたはマルチランクで選択的に動作するメモリ装置、及びそれを含むメモリシステムを提供するところにある。
【課題を解決するための手段】
【０００４】
本発明の一面によるメモリ装置は、チップ識別信号、及びモノランクまたはデュアルランクを決定するモード信号に応答し、アドレス信号またはチップ選択信号を受信する。メモリ装置は、第１メモリレイヤと、第１メモリレイヤに積層される第２メモリレイヤとを具備し、第１メモリレイヤと第２メモリレイヤは、アドレス信号によってアクセスされるモノランクで動作したり、またはチップ選択信号によってアクセスされるデュアルランクで動作する。
【０００５】
本発明の他の一面によるメモリ装置は、チップ識別信号に応答し、アドレス信号またはチップ選択信号を受信し、モード信号に応答して受信されたアドレス信号またはチップ選択信号によって、チップ選択制御信号を発するインターフェースレイヤ、インターフェースレイヤ上に積層され、チップ選択制御信号を受信する第１メモリレイヤ、及び第１メモリレイヤ上に積層され、チップ選択制御信号を受信する第２メモリレイヤを具備し、第１メモリレイヤと第２メモリレイヤは、アドレス信号によってアクセスされるモノランクで動作したり、またはチップ選択信号によってアクセスされるデュアルランクで動作する。
【０００６】
本発明のさらに他の一面によるメモリ装置は、第１チップ識別信号及び第２チップ識別信号に応答して積層された第１メモリレイヤ及び第２メモリレイヤから／に読み取り／書き込みを行われるデータをデータ入出力パッドを介して入出力する。メモリ装置は、第１メモリレイヤに／からデータを入出力する第１データ入出力部、第２メモリレイヤに／からデータを入出力する第２データ入出力部、第１データ入出力部と一群のデータ入出力パッドとの間に連結される第１マスターデータ入出力部、及び第２データ入出力部と他の一群のデータ入出力パッドとの間に連結される第２マスターデータ入出力部を含む。
【０００７】
本発明の実施形態によって、第１データ入出力部と第１マスターデータ入出力部及び第２マスターデータ入出力部は、第１メモリレイヤに配置され、第２データ入出力部は、第２メモリレイヤに配置されてもよい。第２データ入出力部と第２マスターデータ入出力部は、貫通電極を介して、互いに電気的に連結されてもよい。
【０００８】
本発明の実施形態によって、メモリ装置は、第１マスターデータ入出力部及び第２マスターデータ入出力部を配置するインターフェースレイヤをさらに含んでもよい。第１データ入出力部は、第１メモリレイヤに配置され、第２データ入出力部は、第２メモリレイヤに配置されてもよい。第１データ入出力部と第１マスターデータ入出力部は、第１貫通電極を介して、互いに電気的に連結され、第２データ入出力部と第２マスターデータ入出力部は、第２貫通電極を介して、互いに電気的に連結されてもよい。
【０００９】
本発明の一面によるメモリシステムは、少なくとも２以上のメモリレイヤを積層し、チップ識別信号及びモード信号に応答し、メモリレイヤがモノランクで動作したり、あるいはマルチランクで動作するメモリ装置、及びメモリ装置を制御し、かつメモリ装置にアドレス信号と、少なくとも２以上のチップ選択信号とを提供するメモリ・コントローラを含む。メモリ装置は、チップ識別信号、及びモノランクまたはデュアルランクを決定するモード信号に応答し、アドレス信号またはチップ選択信号を受信する。メモリ装置は、第１メモリレイヤと、第１メモリレイヤに積層される第２メモリレイヤとを具備し、第１メモリレイヤと第２メモリレイヤは、アドレス信号によってアクセスされるモノランクで動作したり、またはチップ選択信号によってアクセスされるデュアルランクで動作する。
【００１０】
本発明の他の一面によるメモリシステムは、少なくとも２以上のメモリレイヤを積層し、チップ識別信号及びモード信号に応答し、メモリレイヤがモノランクで動作したり、あるいはマルチランクで動作するメモリ装置、及びメモリ装置を制御し、かつメモリ装置にアドレス信号と、少なくとも２以上のチップ選択信号とを提供するメモリ・コントローラを含む。メモリ装置は、チップ識別信号に応答し、アドレス信号またはチップ選択信号を受信し、モード信号に応答して受信されたアドレス信号またはチップ選択信号によって、チップ選択制御信号を発するインターフェースレイヤ、インターフェースレイヤ上に積層され、チップ選択制御信号を受信する第１メモリレイヤ、及び第１メモリレイヤ上に積層され、チップ選択制御信号を受信する第２メモリレイヤを具備し、第１メモリレイヤと第２メモリレイヤは、アドレス信号によってアクセスされるモノランクで動作したり、またはチップ選択信号によってアクセスされるデュアルランクで動作する。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明の第１実施形態によるモノランクまたはデュアルランクで互換可能なメモリ装置を概念的に説明する図面である。
【図１Ｂ】本発明の第１実施形態によるモノランクまたはデュアルランクで互換可能なメモリ装置を概念的に説明する図面である。
【図２】図１のメモリ装置について説明するブロック・ダイヤグラムである。
【図３】図２のチップ選択及びアドレス制御部について説明する図面である。
【図４Ａ】図２のメモリ装置でのデータ出力構造について説明する図面である。
【図４Ｂ】図２のメモリ装置でのデータ出力構造について説明する図面である。
【図５Ａ】図２のメモリ装置でのデータ出力構造について説明する図面である。
【図５Ｂ】図２のメモリ装置でのデータ出力構造について説明する図面である。
【図６Ａ】図２のメモリ装置でのデータ出力構造について説明する図面である。
【図６Ｂ】図２のメモリ装置でのデータ出力構造について説明する図面である。
【図７】本発明の第２実施形態によるモノランクまたはマルチランクで互換可能なメモリ装置について説明するブロック・ダイヤグラムである。
【図８Ａ】図７のメモリ装置で、モノランクまたはマルチランクで互換可能なメモリ構造について説明する図面である。
【図８Ｂ】図７のメモリ装置で、モノランクまたはマルチランクで互換可能なメモリ構造について説明する図面である。
【図８Ｃ】図７のメモリ装置で、モノランクまたはマルチランクで互換可能なメモリ構造について説明する図面である。
【図８Ｄ】図７のメモリ装置で、モノランクまたはマルチランクで互換可能なメモリ構造について説明する図面である。
【図８Ｅ】図７のメモリ装置で、モノランクまたはマルチランクで互換可能なメモリ構造について説明する図面である。
【図９Ａ】本発明の第３実施形態によるモノランクまたはデュアルランクで互換可能なメモリ装置を概念的に説明する図面である。
【図９Ｂ】本発明の第３実施形態によるモノランクまたはデュアルランクで互換可能なメモリ装置を概念的に説明する図面である。
【図１０】図９Ａ及び図９Ｂのメモリ装置について説明するブロック・ダイヤグラムである。
【図１１】図１０のチップ選択ＭＵＸ部について説明する回路ダイヤグラムである。
【図１２】図１０のチップ選択マッチング部について説明する回路ダイヤグラムである。
【図１３】図１０のメモリ装置で、データ出力構造について説明する図面である。
【図１４】図１０のメモリ装置で、データ出力構造について説明する図面である。
【図１５】図１０のメモリ装置で、データ出力構造について説明する図面である。
【図１６】本発明の第４実施形態によるモノランクまたはマルチランクで互換可能なメモリ装置について説明するブロック・ダイヤグラムである。
【図１７Ａ】図１６のメモリ装置で、モノランクまたはマルチランクで互換可能なメモリ構造について説明する図面である。
【図１７Ｂ】図１６のメモリ装置で、モノランクまたはマルチランクで互換可能なメモリ構造について説明する図面である。
【図１７Ｃ】図１６のメモリ装置で、モノランクまたはマルチランクで互換可能なメモリ構造について説明する図面である。
【図１７Ｄ】図１６のメモリ装置で、モノランクまたはマルチランクで互換可能なメモリ構造について説明する図面である。
【図１７Ｅ】図１６のメモリ装置で、モノランクまたはマルチランクで互換可能なメモリ構造について説明する図面である。
【図１８Ａ】本発明のメモリ装置を含むメモリシステムの第１例について説明する図面である。
【図１８Ｂ】本発明のメモリ装置を含むメモリシステムの第１例について説明する図面である。
【図１９Ａ】本発明のメモリ装置を含むメモリシステムの第２例について説明する図面である。
【図１９Ｂ】本発明のメモリ装置を含むメモリシステムの第２例について説明する図面である。
【図２０】一般的なスレデッド・メモリモジュールについて説明する図面である。
【図２１】本発明のメモリ装置を含むメモリモジュールの第１例について説明する図面である。
【図２２】一般的なデュアルランク・メモリモジュールについて説明する図面である。
【図２３】本発明のメモリ装置を含むメモリモジュールの第２例について説明する図面である。
【発明を実施するための形態】
【００１２】
以下、添付した図面を参照しつつ、本発明の実施形態について詳細に説明する。本発明の実施形態は、当該業界で当業者に、本発明についてさらに完全に説明するために提供されるものである。本発明は、多様な変更を加えることができ、さまざまな形態を有することができるが、特定実施形態を図面に例示して詳細に説明する。しかし、それは、本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物あるいは代替物を含むものであると理解せねばならない。各図面について説明しつつ、類似した参照符号は、類似した構成要素に使用する。添付された図面において、構造物の寸法は、本発明の明確性を期するために、実際より拡大したり縮小して図示されている。
【００１３】
本出願で使用した用語は、特定の実施形態について説明するために使われたものに過ぎず、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に取り立てて意味しない限り、複数の表現を含む。本出願で、「包む」または「有する」のような用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品またはそれらを組み合わせたものが存在するということを指定しようとするものであり、一つまたはそれ以上の他の特徴や、数字、段階、動作、構成要素、部分品またはそれらを組み合わせたものの存在または付加の可能性をあらかじめ排除するものではないということを理解せねばらない。
【００１４】
取り立てて定義されない限り、技術的であったり、科学的な用語を含め、ここで使われるあらゆる用語は、本発明が属する技術分野で当業者によって一般的に理解されるところと同じ意味を有する。一般的に使われる事前に定義されているような用語は、関連技術の文脈上有する意味と一致する意味を有すると解釈されねばならず、本出願で明白に定義しない限り、理想的であったり過度に形式的な意味に解釈されるものではない。
【００１５】
サーバのようなコンピュータでのメインメモリに要求されるメモリ容量を、１個のメモリチップだけで充足させることは困難である。通常は、モジュール基板に複数のメモリチップを実装したＤＩＭＭ（dual inline memory module）が使われる。メモリチップをモジュール基板に平面的に配すれば、搭載可能なメモリチップの数が限定され、メモリ容量が限定されるという問題点がある。この問題点を解決する方法として、複数のメモリチップを立体的に積層してパッケージングしたメモリ装置をモジュール基板に搭載する方法が提案されている。
【００１６】
メモリ装置のメモリ容量について説明するために、メモリチップ上でのバンク（bank）概念と、モジュール構成上でのランク（Rank）概念が導入されもする。かような概念について、ＤＲＡＭ（dynamic random-access memory）チップを例に説明する。
【００１７】
ＤＲＡＭチップ内のメモリコアは、複数のメモリバンクを含んでもよい。バンクは、同時にアクセス可能なメモリセルの集合と定義することができる。バンクは、一般的に、アドレス（address）によって区分されるが、特に、バンクアドレス（bank address）によって区分される。
【００１８】
一つ以上のＤＲＡＭチップを含むメモリモジュール上で、ランクは、同時にコマンド（command）とアドレスとを入力されるＤＲＡＭチップの集合と定義される。一般的にランクは、メモリモジュールに提供されるチップ選択信号（ＣＳ）を利用して区分される。
【００１９】
メモリモジュールに搭載されるＤＲＡＭチップは、高集積及び高容量のメモリ要求趨勢によって、複数のメモリチップを積層する立体構造（３Ｄ）の配置技術を採用することができる。メモリチップの３Ｄ配置方法は、従来の１個のメモリチップが、複数のメモリチップに分割されることを意味する。複数のメモリチップを積層することにより、大容量のメモリを具現することができる。
【００２０】
ＤＲＡＭチップ内に積層された複数のメモリチップそれぞれは、互いに同じ構成を有し、それぞれ単独で読み取り動作及び書き込み動作が可能な通常のＤＲＡＭチップであってもよい。ＤＲＡＭチップを駆動するメモリ・コントローラは、ＤＲＡＭチップ内の複数のメモリチップそれぞれに該当するチップ選択信号を利用し、選択的にメモリチップにアクセスすることができる。その場合、ＤＲＡＭチップ内の複数のメモリチップは、マルチランク（multi−rank）で動作する。
【００２１】
一方、メモリ・コントローラは、ＤＲＡＭチップ内の複数のメモリチップを、１つのメモリチップとして認識し、選択的にメモリチップにアクセスすることができる。その場合、ＤＲＡＭチップ内の複数のメモリチップは、１つのチップ選択信号によって選択されるモノランク（mono−rank）で動作する。
【００２２】
メモリ・コントローラの選択的な要求によって、ＤＲＡＭチップ内に積層されたメモリチップを、モノランクまたはマルチランクで互換可能な（compatible）メモリ装置が必要になる。
【００２３】
図１Ａ及び図１Ｂは、本発明の第１実施形態によるモノランクまたはデュアルランクで互換可能なメモリ装置について概念的に説明する図面である。
【００２４】
図１Ａ及び図１Ｂを参照すれば、メモリ装置１０は、印刷回路基板１１上に、第１メモリチップ（memory ０）１２と、第２メモリチップ（memory １）１４とを積層してパッケージングした様子を示している。印刷回路基板１１の裏面には、外部端子であるソルダボール（solder ball）１１ｓが配置される。ソルダボール１１ｓには、アドレス信号ＲＡ，ＣＡ、チップ選択信号ＣＳ０，ＣＳ１、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、ロウアドレス・ストローブ信号ＲＡＳ、カラムアドレス・ストローブ信号ＣＡＳ、書き込みイネーブル信号ＷＥ、電源電圧ＶＤＤ及び接地電圧ＶＳＳなどが接続される。かようなコマンド信号、アドレス信号は、メモリ・コントローラから提供され、バンプ１２ｂを介して、第１メモリチップ１２と電気的に連結される。
【００２５】
メモリ装置１０は、１つの半導体パッケージ内に、２個のメモリチップ１２，１４が積層されたところを図示しているが、これに限定されるものではなく、さらに多数のメモリチップが積層されてもよい。
【００２６】
第１メモリチップ１２と第２メモリチップ１４は、メモリセルが形成されるコア回路部と、メモリセルに係わる周辺回路が形成される周辺回路部と、を含んでもよい。
【００２７】
下に積層される第１メモリチップ１２は、メモリ装置１０の外部とインターフェースするための回路領域（以下、「マスター回路領域」と称する）をさらに含んでもよい。第１メモリチップ１２内のコア回路部と周辺回路部は、マスター回路領域とインターフェースし、読み取り／書き込み動作を行う。マスター回路領域を含む第１メモリチップ１２は、マスターチップと称することができる。
【００２８】
第１メモリチップ１２上に積層される第２メモリチップ１４は、第１メモリチップ１２のマスター回路領域と電気的に連結され、第２メモリチップ１４内のコア回路部と周辺回路部とによる読み取り／書き込み動作を行う。マスターチップの第１メモリチップ１２に連結される第２メモリチップ１４は、スレーブチップと称することができる。
【００２９】
メモリ装置１０は、第１メモリチップ１２と第２メモリチップ１４とを電気的に連結するための手段として、貫通電極（ＴＳＶ：through silicon via）１２ｔ，１４ｔと、マイクロバンプ１４ｂとを介して、互いに連結される積層構造を有する。本実施形態では、第１メモリチップ１２と第２メモリチップ１４とが、ＴＳＶ １２ｔ，１４ｔと、マイクロバンプ１４ｂとを介して連結される積層構造について説明しているが、これに限定されるものではなく、ワイヤボンディング、インターポーズ、または配線が形成されたテープを介して積層される構造にも適用することができる。
【００３０】
また、第１メモリチップ１２と第２メモリチップ１４は、ラジオ周波数（ＲＦ：radiofrequency）波や超音波を利用する放射型（radiative）方式、磁気誘導（magnetic induction）を利用する誘導カップリング（inductive coupling）方式、または磁場共振を利用する非放射型（non−radiative）方式を利用して互いに連結されもする。
【００３１】
放射型方式は、モノポール（monopole）アンテナやＰＩＦＡ（planar inverted−Ｆ antenna）のようなアンテナを利用して、無線で信号を伝達する方式である。経時的に変化する電界や磁界が互いに影響を与えつつ放射が起こり、同じ周波数のアンテナがある場合、入射波の極（polarization）特性に合わせて、信号を受信することができる。
【００３２】
誘導カップリング方式は、コイルを何回も巻き、１つの方向に強い磁界を発生させ、類似した周波数で共振するコイルを近接させてカップリングを発生させる方式である。
【００３３】
非放射型方式は、近距離電磁場を介して、同じ周波数で共振する２つの媒体間で電磁波を移動させる減衰波結合（evanescent wave coupling）を利用する方式である。
【００３４】
図１Ａで、メモリ装置１０は、１個のチップ選択信号（図示せず）によって選択されるモノランクで動作し、第１メモリチップ１２と第２メモリチップ１４は、アドレス信号／ＲＡ，ＲＡによって選択的にアクセスされる。／ＲＡアドレス信号は、ＲＡアドレス信号に相補されたアドレス信号である。第１メモリチップ１２は、／ＲＡアドレス信号によってアクセスされ、第２メモリチップ１４は、ＲＡアドレス信号によってアクセスされる。例えば、第１メモリチップ１２と第２メモリチップ１４とが、それぞれ４Ｇビットのメモリ容量を有するならば、メモリ装置１０は、８Ｇビットのメモリ容量を有する１個のメモリチップのように動作する。
【００３５】
図１Ｂで、メモリ装置１０は、２個のチップ選択信号ＣＳ０，ＣＳ１によって選択されるデュアルランクで動作し、第１メモリチップ１２と第２メモリチップ１４は、チップ選択信号ＣＳ０，ＣＳ１によって選択的アクセスされる。第１メモリチップ１２は、ＣＳ０チップ選択信号によってアクセスされ、第２メモリチップ１４は、ＣＳ１チップ選択信号によってアクセスされる。例えば、第１メモリチップ１２と第２メモリチップ１４が、それぞれ４Ｇビットのメモリ容量を有するならば、メモリ装置１０は、４Ｇビットのメモリ容量を有する２個のメモリチップのように動作する。
【００３６】
図２は、図１Ａのモノランク、または図１Ｂのデュアルランクで互換可能なメモリ装置について説明するブロック・ダイヤグラムである。
【００３７】
図２を参照すれば、メモリ装置１０は、第１メモリチップ１２と第２メモリチップ１４とが、１つのパッケージ内に積層される。第１メモリチップ１２と第２メモリチップ１４とが、１つのパッケージに積層されるので、説明の便宜のために、第１メモリチップ１２は、第１メモリレイヤと称し、第２メモリチップ１４は、第２メモリレイヤと称する。
【００３８】
第１メモリレイヤ１２は、バッファ部２１、チップ選択（ＣＳ）及びアドレス（ＡＤＤＲ）制御部（controller）２２、コマンド（ＣＭＤ）デコーダ（ＤＥＣ）２３、アドレスデコーダ２４、メモリセル・アレイ２５及びデータ（data）入出力部（Ｉ／Ｏ）２６を含む。メモリセル・アレイ２５は、メモリセルが形成されるコア回路部を構成し、バッファ部２１、チップ選択及びアドレス制御部２２、コマンドデコーダ２３、アドレスデコーダ２４及びデータ入出力部２６は、メモリセルに係わる周辺回路部を構成することができる。第２メモリレイヤ１４は、第１メモリレイヤ１２と同一に構成される。説明の重複を避け、第１メモリレイヤ１２の構成要素について具体的に説明する。
【００３９】
第１メモリレイヤ１２で、バッファ部２１は、チップ識別信号ＣＩＤに応答し、アドレス信号ＲＡ、第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１を受信する。チップ識別信号ＣＩＤは、第１メモリレイヤ１２を識別する信号である。チップ識別信号ＣＩＤは、第１メモリレイヤ１２に配置されるヒューズボックス（図示せず）で提供される。ヒューズボックスは、複数個のヒューズが含まれる。ヒューズボックスに含まれている複数個のヒューズが選択的にカッティングされる組み合わせによって、チップ識別信号ＣＩＤが設定される。
【００４０】
アドレス信号ＲＡ、第１チップ選択信号ＣＳ０、第２チップ選択信号ＣＳ１は、メモリ・コントローラから提供される。アドレス信号ＲＡは、メモリセル・アレイ２５のワードラインをアドレシングするロウアドレスであってもよい。特に、アドレス信号ＲＡは、メモリセル・アレイ２５内複数個のバンクＡ＿BANK，Ｂ＿BANK，Ｃ＿BANK，Ｄ＿BANK，Ｅ＿BANK，Ｆ＿BANK，Ｇ＿BANK，Ｈ＿BANKをアドレシングするアドレス信号のうち、ＭＳＢ（most significant bit）に設定される。メモリ・コントローラは、ロウアドレス信号ＲＡの代わりに、カラムアドレス信号ＣＡを提供することができる。カラムアドレス信号ＣＡは、メモリセル・アレイ２５のビットラインをアドレシングするアドレス信号である。第１チップ選択信号ＣＳ０は、第１メモリレイヤ１２を選択する信号であり、第２チップ選択信号ＣＳ１は、第２メモリレイヤ１４を選択する信号に設定される。
【００４１】
バッファ部２１は、チップ識別信号ＣＩＤに応答し、アドレス信号ＲＡを受信する第１バッファ２１１、第１チップ選択信号ＣＳ０を受信する第２バッファ２１２、及び第２チップ選択信号ＣＳ１を受信する第３バッファ２１３を含む。バッファ部２１に受信されたアドレス信号ＲＡ、第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１は、チップ選択及びアドレス制御部２２に伝えられる。
【００４２】
チップ選択及びアドレス制御部２２は、チップ識別信号ＣＩＤに応答し、自体チップ（ME chip）が選択されたか、あるいは他のチップが選択されたかを判断し、モード信号ＦＩＤに応答し、モノランク・モードであるか、あるいはデュアルランク・モードであるかを決定する。モード信号ＦＩＤは、第１メモリレイヤ１２に配置されるヒューズボックス（図示せず）で提供される。ヒューズボックスは、複数個のヒューズを含み、複数個のヒューズが選択的にカッティングされる組み合わせによって、モード信号ＦＩＤが設定される。また、モード信号ＦＩＤは、モードレジスタＭＲＳに保存されるビット情報によって設定される。
【００４３】
チップ選択及びアドレス制御部２２は、チップ識別信号ＣＩＤ及びモード信号ＦＩＤに応答し、バッファ部２１から伝えられるアドレス信号ＲＡ、第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１によって、チップ選択及びアドレス制御信号ＣＳ＿ＭＥ２ＲＯＷ，ＣＳ＿ＭＥ２ＣＯＬ，ＣＳ＿ＯＴＨＥＲ２ＲＯＷ，ＣＳ＿ＯＴＨＥＲ２ＣＯＬを発する。チップ選択及びアドレス制御部２２は、自体チップ選択ロウアドレス制御信号（ME chip select row address control signal）ＣＳ＿ＭＥ２ＲＯＷ、他者チップ選択ロウアドレス制御信号（OTHER chip select row address control signal）ＣＳ＿ＯＴＨＥＲ２ＲＯＷ、自体チップ選択カラムアドレス制御信号ＣＳ＿ＭＥ２＿ＣＯＬ及び他者チップ選択カラムアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷを発する。
【００４４】
コマンドデコーダ２３は、チップ選択及びアドレス制御部２２から出力されるチップ選択及びアドレス制御信号ＣＳ＿ＭＥ２ＲＯＷ，ＣＳ＿ＭＥ２ＣＯＬ，ＣＳ＿ＯＴＨＥＲ２ＲＯＷ，ＣＳ＿ＯＴＨＥＲ２ＣＯＬとコマンド信号ＣＭＤとによって、コマンド制御信号を発する。コマンドデコーダ２３は、ロウコマンドデコーダとカラムコマンドデコーダとを含んでもよい。コマンド制御信号は、アドレスデコーダ２４に伝えられる。
【００４５】
アドレスデコーダ２４は、メモリセルをアドレシングするロウデコーダとカラムデコーダとを含み、コマンド制御信号とアドレス信号ＡＤＤＲとに応答し、メモリセルを選択するワードラインとビットラインとを活性化させる。
【００４６】
メモリセル・アレイ２５は、複数のバンクＡ＿BANK，Ｂ＿BANK，Ｃ＿BANK，Ｄ＿BANK，Ｅ＿BANK，Ｆ＿BANK，Ｇ＿BANK，Ｈ＿BANKから構成される。
【００４７】
データ入出力部２６は、メモリセル・アレイ２５へ／からの書き込みデータ／読み取りデータを駆動する。データ入出力パッドＤＱに順次に入力される書き込みデータは、データ入出力部２６内の入力バッファとフリップフロップに伝えられた後、シリアル−ツー−パラレル変換部によって、並列データに変換され、並列データは、メモリセル・アレイ２５に一列に書き込まれるように調整する書き込みデータ整列部を介して、データ入出力駆動部／センスアンプ部に伝えられる。メモリセル・アレイ２５から読み取られるデータは、データ入出力駆動部／センスアンプ部を介して、並列読み取りデータとして出力され、読み取りデータ整列部または読み取りＦｉＦｏ（first−in／first−out）によって調整された後、パラレル−ツー−シリアル変換部を介して直列データに変換され、出力バッファを介して、データ入出力パッドＤＱに順次に出力される。
【００４８】
前述の第１メモリレイヤ１２内のバッファ部２１、チップ選択及びアドレス制御部２２、コマンドデコーダ２３、アドレスデコーダ２４、メモリセル・アレイ２５及びデータ入出力部２６は、第２メモリレイヤ１４にも同一に構成されて同一に動作可能である。ただし、第２メモリレイヤ１４のバッファ部２１ｂは、チップ識別信号ＣＩＤに応答し、ディセーブルされるという点を除いては同一である。
【００４９】
第１メモリレイヤ１２のバッファ部２１は、チップ識別信号ＣＩＤに応答してイネーブルされる第１バッファないし第３バッファ２１１，２１２，２１３を介して、アドレス信号ＲＡ、第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１を受信する。第１バッファないし第３バッファ２１１，２１２，２１３は、受信されたアドレス信号ＲＡ、第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１を、出力信号ライン２１１ａ，２１２ａ，２１３ａに伝達する。
【００５０】
第１メモリレイヤ１２のバッファ部２１の出力信号ライン２１１ａ，２１２ａ，２１３ａは、貫通電極２１１ｔ，２１２ｔ，２１３ｔを介して、第２メモリレイヤ１４と電気的に連結される。アドレス信号ＲＡを受信する第１バッファ２１１の出力信号ライン２１１ａは、貫通電極２１１ｔを介して、第２メモリレイヤ１４の信号ライン２１１ｂと電気的に連結される。第２メモリレイヤ１４の信号ライン２１１ｂは、第２メモリレイヤ１４のチップ選択及びアドレス制御部２２ｂに提供されるアドレス信号ＲＡラインである。すなわち、第１メモリレイヤ１２の第１バッファ２１１を介して入力されるアドレス信号ＲＡが、貫通電極２１１ｔを介して、第２メモリレイヤ１４のチップ選択及びアドレス制御部２２ｂに提供される。
【００５１】
第１チップ選択信号ＣＳ０を受信する第２バッファ２１２の出力信号ライン２１２ａは、貫通電極２１２ｔを介して、第２メモリレイヤ１４の信号ライン２１２ｂと電気的に連結される。第２メモリレイヤ１４の信号ライン２１２ｂは、第２メモリレイヤ１４のチップ選択及びアドレス制御部２２ｂに提供される第１チップ選択信号ＣＳ０ラインである。すなわち、第１メモリレイヤ１２の第２バッファ２１２を介して入力される第１チップ選択信号ＣＳ０が、貫通電極２１２ｔを介して、第２メモリレイヤ１４のチップ選択及びアドレス制御部２２ｂに提供される。
【００５２】
第２チップ選択信号ＣＳ１を受信する第３バッファ２１３の出力信号ライン２１３ａは、貫通電極２１３ｔを介して、第２メモリレイヤ１４の信号ライン２１３ｂと電気的に連結される。第２メモリレイヤ１４の信号ライン２１３ｂは、第２メモリレイヤ１４のチップ選択及びアドレス制御部２２ｂに提供される第２チップ選択信号ＣＳ１ラインである。すなわち、第１メモリレイヤ１２の第３バッファ２１３を介して入力される第２チップ選択信号ＣＳ１が、貫通電極２１３ｔを介して、第２メモリレイヤ１４のチップ選択及びアドレス制御部２２ｂに提供される。
【００５３】
第１メモリレイヤ１２のデータ入出力部２６は、メモリセル・アレイ２５へ／からの書き込みデータ／読み取りデータを駆動する。これと同様に、第２メモリレイヤ１４のデータ入出力部２６ｂも、第２メモリレイヤ１４のメモリセル・アレイへ／からの書き込みデータ／読み取りデータを駆動する。第１メモリレイヤ１２のデータ入出力部２６と連結されるデータ入出力ライン２７ａは、貫通電極２７ｔを介して、第２メモリレイヤ１４のデータ入出力部２６ｂと連結されるデータ入出力ライン２７ｂと電気的に連結される。
【００５４】
図３は、図２のチップ選択及びアドレス制御部２２について説明する図面である。
図３を参照すれば、チップ選択及びアドレス制御部２２は、第１コンビネーションロジック部（combinational logic）ないし第４コンビネーションロジック部３１０，３２０，３３０，３４０と、バッファ３１１ないし３１３，３２１ないし３２３，３３１ないし３３４，３４１ないし３４４とを含む。第１コンビネーションロジック部ないし第４コンビネーションロジック部３１０，３２０，３３０，３４０は、チップ識別信号ＣＩＤに応答し、チップ選択及びアドレス制御部２２が含まれた自体チップが選択されたか、あるいは他のチップが選択されたかを判断する。バッファ３１１，３２１，３３４、３４４は、モード信号ＦＩＤに応答し、モノランク・モードであるか、あるいはデュアルランク・モードであるかを決定する。
【００５５】
第１コンビネーションロジック部３１０は、第１チップ選択信号ＣＳ０、アドレス信号ＲＡ及びチップ識別信号ＣＩＤのロジックレベルと信号遷移時点とに応答し、第１自体チップ選択アドレス信号ＣＳ＿ＭＥ＿ＲＯＷを発する。第１自体チップ選択アドレス信号ＣＳ＿ＭＥ＿ＲＯＷは、相補モード信号ＦＩＤＢに応答するバッファ３１１を介して、第１ノードＮ３１に伝えられ、第１ノードＮ３１の信号は、バッファ３１２及び３１３を介して、自体チップ選択ロウアドレス制御信号ＣＳ＿ＭＥ２ＲＯＷとして発せられる。相補モード信号ＦＩＤＢは、モード信号ＦＩＤに相補された信号である。
【００５６】
第１自体チップ選択アドレス信号ＣＳ＿ＭＥ＿ＲＯＷは、第１メモリレイヤ１２の場合、ロジック・ハイレベルの第１チップ選択信号ＣＳ０、ロジック・ローレベルのアドレス信号／ＲＡ及びロジック・ハイレベルのチップ識別信号ＣＩＤに応答して活性化される。これにより、自体チップ選択ロウアドレス制御信号ＣＳ＿ＭＥ２ＲＯＷは、第１メモリレイヤ１２自体が選択され、選択された第１メモリレイヤ１２が、相補アドレス信号／ＲＡによってアクセスされるということを意味する。自体チップ選択ロウアドレス制御信号ＣＳ＿ＭＥ２ＲＯＷは、コマンドデコーダ２３内のロウコマンドデコーダに提供される。
【００５７】
第２コンビネーションロジック部３２０は、第１チップ選択信号ＣＳ０、アドレス信号ＲＡ及びチップ識別信号ＣＩＤのロジックレベルと、信号遷移時点とに応答し、第１他者チップ選択アドレス信号ＣＳ＿ＯＴＨＥＲ＿ＲＯＷを発する。第１他者チップ選択アドレス信号ＣＳ＿ＯＴＨＥＲ＿ＲＯＷは、相補モード信号ＦＩＤＢに応答するバッファ３２１を介して、第２ノードＮ３２に伝えられ、第２ノードＮ３２の信号は、バッファ３２２及び３２３を介して、他者チップ選択ロウアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷとして発せられる。
【００５８】
第１他者チップ選択アドレス信号ＣＳ＿ＯＴＨＥＲ＿ＲＯＷは、第１メモリレイヤ１２の場合、ロジック・ハイレベルの第１チップ選択信号ＣＳ０、ロジック・ハイレベルのアドレス信号ＲＡ及びロジック・ハイレベルのチップ識別信号ＣＩＤに応答して活性化される。これにより、他者チップ選択ロウアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷは、第１メモリレイヤ１２自体以外の他のメモリレイヤがアクセスされるということを意味する。例えば、他者チップ選択ロウアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷは、第２メモリレイヤ１４が選択され、選択された第２メモリレイヤ１４が、アドレス信号ＲＡによってアクセスされるということを意味する。他者チップ選択ロウアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷは、コマンドデコーダ２３内のロウコマンドデコーダに提供される。
【００５９】
第３コンビネーションロジック部３３０は、第１チップ選択信号ＣＳ０、第２チップ選択信号ＣＳ１及びチップ識別信号ＣＩＤのロジックレベルと、信号遷移時点とに応答し、第２自体チップ選択アドレス信号ＣＳ＿ＭＥ＿ＣＯＬを発する。第２自体チップ選択アドレス信号ＣＳ＿ＭＥ＿ＣＯＬは、モード信号ＦＩＤに応答するバッファ３３４を介して、第１ノードＮ３１に伝えられ、第１ノードＮ３１の信号は、バッファ３１２及び３１３を介して、自体チップ選択アドレス制御信号ＣＳ＿ＭＥ２ＲＯＷとして発せられる。
【００６０】
第２自体チップ選択アドレス信号ＣＳ＿ＭＥ＿ＣＯＬは、第１メモリレイヤ１２の場合、ロジック・ハイレベルの第１チップ選択信号ＣＳ０、ロジック・ローレベルの第２チップ選択信号ＣＳ１及びロジック・ハイレベルのチップ識別信号ＣＩＤに応答して活性化される。これにより、自体チップ選択ロウアドレス制御信号ＣＳ＿ＭＥ２ＲＯＷは、第１メモリレイヤ１２自体が選択され、選択された第１メモリレイヤ１２が、第１チップ選択信号ＣＳ０によってアクセスされるということを意味する。
【００６１】
また、第２自体チップ選択アドレス信号ＣＳ＿ＭＥ＿ＣＯＬは、外部電源ＶＥＸＴの印加時にイネーブルされるバッファ３３１を介して、バッファ３３２に伝えられ、バッファ３３２及び３３３を介して、自体チップ選択カラムアドレス制御信号ＣＳ＿ＭＥ２ＲＯＷとして発せられる。自体チップ選択カラムアドレス制御信号ＣＳ＿ＭＥ２＿ＣＯＬは、コマンドデコーダ２３内のカラムコマンドデコーダに提供される。
【００６２】
第４コンビネーションロジック部３４０は、第１チップ選択信号ＣＳ０、第２チップ選択信号ＣＳ１及びチップ識別信号ＣＩＤのロジックレベルと、信号遷移時点とに応答し、第２他者チップ選択アドレス信号ＣＳ＿ＯＴＨＥＲ＿ＣＯＬを発する。第２他者チップ選択アドレス信号ＣＳ＿ＯＴＨＥＲ＿ＣＯＬは、モード信号ＦＩＤに応答するバッファ３４４を介して、第２ノードＮ３２に伝えられ、第２ノードＮ３２の信号は、バッファ３２２及び３２３を介して、他者チップ選択アドレス制御信号ＣＳ＿ＭＥ２ＲＯＷとして発せられる。
【００６３】
第２他者チップ選択アドレス信号ＣＳ＿ＯＴＨＥＲ＿ＣＯＬは、第１メモリレイヤ１２の場合、ロジック・ローレベルの第１チップ選択信号ＣＳ０、ロジック・ハイレベルの第２チップ選択信号ＣＳ１及びロジック・ハイレベルのチップ識別信号ＣＩＤに応答して活性化される。これにより、他者チップ選択ロウアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷは、第１メモリレイヤ１２自体以外の他のメモリレイヤがアクセスされるということを意味する。例えば、他者チップ選択ロウアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷは、第２メモリレイヤ１４が選択され、選択された第２メモリレイヤ１４が、第２チップ選択信号ＣＳ１によってアクセスされるということを意味する。
【００６４】
また、第２他者チップ選択アドレス信号ＣＳ＿ＯＴＨＥＲ＿ＣＯＬは、外部電源ＶＥＸＴの印加時にイネーブルされるバッファ３４１を介して、バッファ３４２に伝えられ、バッファ３４２及び３４３を介して、他者チップ選択カラムアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷとして発せられる。他者チップ選択カラムアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷは、コマンドデコーダ２３内のカラムコマンドデコーダに提供される。
【００６５】
チップ選択及びアドレス制御部２２は、図２の第１メモリレイヤ１２と、第２メモリレイヤ１４とが同一に構成される場合、自体チップが選択されたか、あるいは他のチップが選択されたかを判断するために、互いに異なるコマンドデコーダ経路を必要とする。これにより、チップ選択及びアドレス制御部２２は、自体チップ選択ロウアドレス制御信号ＣＳ＿ＭＥ２ＲＯＷと、他者チップ選択ロウアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷとをコマンドデコーダ２３内のロウコマンドデコーダに提供し、自体チップ選択カラムアドレス制御信号ＣＳ＿ＭＥ２＿ＣＯＬと、他者チップ選択カラムアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷとをコマンドデコーダ２３内のカラムコマンドデコーダに提供する。
【００６６】
図２のメモリ装置１０で、第１メモリレイヤ１２が、アドレス信号ＲＡまたは第１チップ選択信号ＣＳ０によってアクセスされる場合、第１メモリレイヤ１２のチップ選択及びアドレス制御部２２は、自体チップ選択ロウアドレス制御信号ＣＳ＿ＭＥ２ＲＯＷと、自体チップ選択カラムアドレス制御信号ＣＳ＿ＭＥ２＿ＣＯＬとを活性化させ、他者チップ選択ロウアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷと、他者チップ選択カラムアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷとを非活性化させる。このとき、第２メモリレイヤ１４のチップ選択及びアドレス制御部２２ｂは、自体チップ選択ロウアドレス制御信号ＣＳ＿ＭＥ２ＲＯＷと、自体チップ選択カラムアドレス制御信号ＣＳ＿ＭＥ２＿ＣＯＬとを非活性化させ、他者チップ選択ロウアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷと、他者チップ選択カラムアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷとを活性化させる。
【００６７】
第２メモリレイヤ１４が、アドレス信号ＲＡまたは第１チップ選択信号ＣＳ０によってアクセスされる場合、第２メモリレイヤ１４のチップ選択及びアドレス制御部２２ｂは、自体チップ選択ロウアドレス制御信号ＣＳ＿ＭＥ２ＲＯＷと、自体チップ選択カラムアドレス制御信号ＣＳ＿ＭＥ２＿ＣＯＬとを活性化させ、他者チップ選択ロウアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷと、他者チップ選択カラムアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷとを非活性化させる。このとき、第１メモリレイヤ１２のチップ選択及びアドレス制御部２２は、自体チップ選択ロウアドレス制御信号ＣＳ＿ＭＥ２ＲＯＷと、自体チップ選択カラムアドレス制御信号ＣＳ＿ＭＥ２＿ＣＯＬとを非活性化させ、他者チップ選択ロウアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷと、他者チップ選択カラムアドレス制御信号ＣＳ＿ＯＴＨＥＲ２ＲＯＷとを活性化させる。
【００６８】
図４Ａないし図６Ｂは、図２のメモリ装置でのデータ出力構造について説明する図面である。
【００６９】
図４Ａ及び図４Ｂは、メモリ装置１０が、モノランクで動作するときのシングルチャンネル構造と、それによる動作タイミング図とについて説明する。図５Ａ及び図５Ｂは、メモリ装置１０が、デュアルランクで動作するときのシングルチャンネル構造と、それによる動作タイミング図とについて説明する。図６Ａ及び図６Ｂは、メモリ装置１０が、デュアルランクで動作するときのスレデッド（threaded）チャンネル構造と、それによる動作タイミング図とについて説明する。シングルチャンネル構造は、メモリ・コントローラから提供される１回の活性化命令と共に入力されるアドレス信号に応答し、シングルチャンネルにデータを出力するスキームでもって動作する。スレデッドチャンネル構造は、メモリ・コントローラから提供される多数の活性化命令によって、デュアルチャンネルにデータを出力するスキームでもって動作する。
【００７０】
図４Ａを参照すれば、第１メモリレイヤ１２は、クロック信号ＣＬＫと共に入力されるコマンド信号ＣＭＤｓと、相補アドレス信号／ＲＡとに応答し、データ入出力部２６にデータを出力する。第１メモリレイヤ１２のデータ入出力部２６は、データ入出力ライン２７ａと連結される。第２メモリレイヤ１４は、クロック信号ＣＬＫと共に入力されるコマンド信号ＣＭＤｓと、アドレス信号ＲＡとに応答し、データ入出力部２６ｂにデータを出力する。第２メモリレイヤ１４のデータ入出力部２６ｂは、データ入出力ライン２７ｂと連結される。
【００７１】
第１メモリレイヤ１２のデータ入出力ライン２７ａは、貫通電極２７ｔを介して、第２メモリレイヤ１４のデータ入出力ライン２７ｂと電気的に連結される。第１メモリレイヤ１２及び第２メモリレイヤ１４のデータ入出力ライン２７ａ，２７ｂは、例えば、８ビットから構成される。第１メモリレイヤ１２は、第１メモリレイヤ１２がマスターチップとして動作するとき、メモリ装置１０の外部とインターフェースするためのマスターデータ入出力部２８をさらに含んでもよい。第１メモリレイヤ１２のデータ入出力ライン２７ａは、マスターデータ入出力部２８と連結される。マスターデータ入出力部２８は、データ入出力パッドＤＱ［７：０］と連結される。
【００７２】
メモリ装置１０は、／ＲＡアドレス信号の活性化に応答して選択される第１メモリレイヤ１２で８ビットのデータが出力され、データ入出力パッドＤＱ［７：０］に出力される。また、メモリ装置１０は、ＲＡアドレス信号の活性化に応答して選択された第２メモリレイヤ１４で、８ビットのデータが出力され、データ入出力パッドＤＱ［７：０］に出力される。すなわち、メモリ装置１０は、モノランクで動作する。
【００７３】
図４Ｂは、図４Ａで説明したモノランクで動作してシングルチャンネル構造を有するメモリ装置１０で、書き込みデータを入力するタイミング・ダイヤグラムについて説明している。
【００７４】
図４Ｂを参照すれば、クロック信号ＣＬＫと共に入力されるコマンド信号ＣＭＤｓと、アドレス信号ＲＡとに応答し、データ入出力パッドＤＱ［７：０］に書き込みデータが入力される。順次に入力されるクロック信号ＣＬＫと共に、活性化コマンドＡＣＴとアドレス信号ＲＡとが受信される。アドレス信号ＲＡは、各メモリ装置Ｍ１，Ｍ２，…，Ｍ８において、第１メモリレイヤ１２または第２メモリレイヤ１４のメモリセル・アレイ２５（図２）内の複数個のバンクＡ＿BANK，Ｂ＿BANK，Ｃ＿BANK，Ｄ＿BANK，Ｅ＿BANK，Ｆ＿BANK，Ｇ＿BANK，Ｈ＿BANKをアドレシングするアドレス信号のうちＭＳＢに設定される。図４Ａの実施形態に符合し、アドレス信号ＲＡのＭＳＢがロジック・ローレベルであるならば、マスターチップとして動作する第１メモリレイヤ１２がアクセスされ、アドレス信号ＲＡのＭＳＢがロジック・ハイレベルであるならば、スレーブチップとして動作する第２メモリレイヤ１２がアクセスされる。
【００７５】
クロック信号ＣＬＫの０タイミングで、活性化コマンドＡＣＴと共に、第１メモリレイヤ１２のＡバンクＡ＿BANKをアドレシングし、そのＭＳＢがロジック・ローレベルであるアドレス信号ＲＡが入力される。クロック信号ＣＬＫの４タイミングで、活性化コマンドＡＣＴと共に、第２メモリレイヤ１４のＢバンクＢ＿BANKをアドレシングし、そのＭＳＢがロジック・ハイレベルであるアドレス信号ＲＡが入力される。クロック信号ＣＬＫの８タイミングで、活性化コマンドＡＣＴと共に、第１メモリレイヤ１２のＣバンクＣ＿BANKをアドレシングし、そのＭＳＢがロジック・ローレベルであるアドレス信号ＲＡが入力される。クロック信号ＣＬＫの１２タイミングで、活性化コマンドＡＣＴと共に、第２メモリレイヤ１４のＤバンクＤ＿BANKをアドレシングし、そのＭＳＢがロジック・ハイレベルであるアドレス信号ＲＡが入力される。
【００７６】
次に、クロック信号ＣＬＫの２０タイミングで、活性化コマンドＡＣＴと共に、第１メモリレイヤ１２のＥバンクＥ＿BANKをアドレシングし、そのＭＳＢがロジック・ローレベルであるアドレス信号ＲＡが入力される。クロック信号ＣＬＫの２４タイミングで、活性化コマンドＡＣＴと共に、第２メモリレイヤ１４のＦバンクＦ＿BANKをアドレシングし、そのＭＳＢがロジック・ハイレベルであるアドレス信号ＲＡが入力される。かような脈絡で、順次に入力されるクロック信号ＣＬＫと共に、活性化コマンドＡＣＴとアドレス信号ＲＡとが連続して受信されてもよい。
【００７７】
前記のようなクロック信号ＣＬＫと共に入力される活性化コマンドＡＣＴとアドレス信号ＲＡとによって、データ入出力パッドＤＱ［７：０］に入力される書き込みデータは、クロック信号タイミング１０でのカラム活性化命令ＣＯＬから所定クロックサイクル、例えば、７個のクロックサイクル７＊ｔＣＫ後に順次に入力されてもよい。すなわち、第１メモリレイヤ１２のＡバンクＡ＿BANKに書き込まれる８ビットの書き込みデータが、データ入出力パッドＤＱ［７：０］を介して入力される。この後、データ入出力パッドＤＱ［７：０］には、第２メモリレイヤ１４のＢバンクＢ＿BANKへの８ビット書き込みデータ、第１メモリレイヤ１２のＣバンクＣ＿BANKへの８ビット書き込みデータ、及び第２メモリレイヤ１４のＤバンクＤ＿BANKへの８ビット書き込みデータが順次に入力される。
【００７８】
図４Ａと連繋して説明すれば、データ入出力パッドＤＱ［７：０］に入力された第１メモリレイヤ１２のＡバンクＡ＿BANKへの書き込みデータは、マスターデータ入出力部２８、第１メモリレイヤ１２のデータ入出力ライン２７ａ及びデータ入出力部２６を介して、第１メモリレイヤ１２のＡバンクＡ＿BANKに書き込まれる。
【００７９】
データ入出力パッドＤＱ［７：０］に入力された第２メモリレイヤ１４のＢバンクＢ＿BANKへの書き込みデータは、マスターデータ入出力部２８、第１メモリレイヤ１２のデータ入出力ライン２７ａ、貫通電極２７ｔ、第２メモリレイヤ１４のデータ入出力ライン２７ｂ、及び第２メモリレイヤ１４のデータ入出力部２６ｂを介して、第２メモリレイヤ１４のＢバンクＢ＿BANKに書き込まれる。
【００８０】
データ入出力パッドＤＱ［７：０］に入力された第１メモリレイヤ１２のＣバンクＣ＿BANKへの書き込みデータは、マスターデータ入出力部２８、第１メモリレイヤ１２のデータ入出力ライン２７ａ及びデータ入出力部２６を介して、第１メモリレイヤ１２のＣバンクＣ＿BANKに書き込まれる。
【００８１】
データ入出力パッドＤＱ［７：０］に入力された第２メモリレイヤ１４のＤバンクＤ＿BANKへの書き込みデータは、マスターデータ入出力部２８、第１メモリレイヤ１２のデータ入出力ライン２７ａ、貫通電極２７ｔ、第２メモリレイヤ１４のデータ入出力ライン２７ｂ、及び第２メモリレイヤ１４のデータ入出力部２６ｂを介して、第２メモリレイヤ１４のＤバンクＤ＿BANKに書き込まれる。
【００８２】
一方、メモリ装置１０がモノランクで動作してシングルチャンネル構造を有するとき、データ入出力パッドＤＱ［７：０］に、第２メモリレイヤ１４のＤバンクＤ＿BANKへの書き込みデータが入力された後、書き込みデータのバンド幅（bandwidth）が喪失される（lost）問題点が生じる。かような問題点は、所定のタイミング規定ｔＦＡＷ内に、４個の活性化コマンドが出（issue）されれば、メモリ・コントローラは、追加的なロー活性化コマンドを出すことができないように制限するパラメータのために生じる。
【００８３】
メモリ装置１０は、ｔＦＡＷパラメータ以内の４個の活性化コマンドによって、データ入出力パッドＤＱ［７：０］に書き込みデータを受信した後、次の活性化コマンドによる書き込みデータを受信するまで、データ入出力パッドＤＱ［７：０］がアイドル（idle）状態に置かれることになる。データ入出力パッドＤＱ［７：０］がアイドル状態である区間は、データ・バンド幅が喪失される区間になる。
【００８４】
データ・バンド幅喪失区間後、データ入出力パッドＤＱ［７：０］に入力される書き込みデータは、クロック信号ＣＬＫの２０タイミングでの活性化コマンドによる第１メモリレイヤ１２のＥバンクＥ＿BANKに書き込まれる８ビット書き込みデータが、データ入出力パッドＤＱ［７：０］を介して入力され、第２メモリレイヤ１４のＦバンクＦ＿BANKへの８ビット書き込みデータが順次に入力される。
【００８５】
データ入出力パッドＤＱ［７：０］に入力された第１メモリレイヤ１２のＥバンクＥ＿BANKへの書き込みデータは、マスターデータ入出力部２８、第１メモリレイヤ１２のデータ入出力ライン２７ａ及びデータ入出力部２６を介して、第１メモリレイヤ１２のＥバンクＥ＿BANKに書き込まれる。データ入出力パッドＤＱ［７：０］に入力された第２メモリレイヤ１４のＦバンクＦ＿BANKへの書き込みデータは、マスターデータ入出力部２８、第１メモリレイヤ１２のデータ入出力ライン２７ａ、貫通電極２７ｔ、第２メモリレイヤ１４のデータ入出力ライン２７ｂ、及び第２メモリレイヤ１４のデータ入出力部２６ｂを介して、第２メモリレイヤ１４のＦバンクＦ＿BANKに書き込まれる。
【００８６】
図５Ａ及び図５Ｂは、メモリ装置１０がデュアルランクで動作するときのシングルチャンネル構造と、それによる動作タイミング図とについて説明している。
【００８７】
図５Ａを参照すれば、第１メモリレイヤ１２は、クロック信号ＣＬＫと共に入力されるコマンド信号ＣＭＤｓと、第１チップ選択信号ＣＳ０とに応答し、データ入出力部２６にデータを出力する。第１メモリレイヤ１２のデータ入出力部２６は、データ入出力ライン２７ａと連結される。第２メモリレイヤ１４は、クロック信号ＣＬＫと共に入力されるコマンド信号ＣＭＤｓと第２チップ選択信号ＣＳ１とに応答し、データ入出力部２６ｂにデータを出力する。第２メモリレイヤ１４のデータ入出力部２６ｂは、データ入出力ライン２７ｂと連結される。
【００８８】
第１メモリレイヤ１２のデータ入出力ライン２７ａは、貫通電極２７ｔを介して、第２メモリレイヤ１４のデータ入出力ライン２７ｂと電気的に連結される。第１メモリレイヤ１２及び第２メモリレイヤ１４のデータ入出力ライン２７ａ，２７ｂは、例えば、８ビットから構成される。第１メモリレイヤ１２は、第１メモリレイヤ１２がマスターチップとして動作するとき、メモリ装置１０の外部とインターフェースするためのマスターデータ入出力部２８をさらに含んでもよい。第１メモリレイヤ１２のデータ入出力ライン２７ａは、マスターデータ入出力部２８と連結される。マスターデータ入出力部２８は、データ入出力パッドＤＱ［７：０］と連結される。
【００８９】
メモリ装置１０は、ＣＳ０チップ選択信号の活性化に応答して選択される第１メモリレイヤ１２で、８ビットのデータが出力され、データ入出力パッドＤＱ［７：０］に出力される。ＣＳ１チップ選択信号の活性化に応答して選択された第２メモリレイヤ１４で、８ビットのデータが出力され、データ入出力パッドＤＱ［７：０］に出力される。すなわち、メモリ装置１０は、デュアルランクで動作する。
【００９０】
図５Ｂは、図５Ａで説明したデュアルランクで動作してシングルチャンネル構造を有するメモリ装置１０で、書き込みデータを入力するタイミング・ダイヤグラムについて説明している。
【００９１】
図５Ｂを参照すれば、クロック信号ＣＬＫと共に入力されるコマンド信号ＣＭＤｓと、第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１とに応答し、データ入出力パッドＤＱ［７：０］に書き込みデータが入力される。順次に入力されるクロック信号ＣＬＫと共に活性化コマンドＡＣＴと、第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１とが受信される。
【００９２】
クロック信号ＣＬＫの０タイミングで、活性化コマンドＡＣＴと共に、第１メモリレイヤ１２のＡバンクＡ＿BANKをアドレシングするアドレス信号（図示せず）と、ロジック・ハイレベルの第１チップ選択信号ＣＳ０とが入力される。クロック信号ＣＬＫの４タイミングで、活性化コマンドＡＣＴと共に、第２メモリレイヤ１４のＢバンクＢ＿BANKをアドレシングするアドレス信号（図示せず）と、ロジック・ハイレベルの第２チップ選択信号ＣＳ１とが入力される。クロック信号ＣＬＫの８タイミングで、活性化コマンドＡＣＴと共に、第１メモリレイヤ１２のＣバンクＣ＿BANKをアドレシングするアドレス信号（図示せず）と、ロジック・ハイレベルの第１チップ選択信号ＣＳ０とが入力される。クロック信号ＣＬＫの１２タイミングで、活性化コマンドＡＣＴと共に、第２メモリレイヤ１４のＤバンクＤ＿BANKをアドレシングするアドレス信号（図示せず）と、ロジック・ハイレベルの第２チップ選択信号ＣＳ１とが入力される。クロック信号ＣＬＫの１６タイミングで、活性化コマンドＡＣＴと共に、第１メモリレイヤ１２のＥバンクＥ＿BANKをアドレシングするアドレス信号（図示せず）と、ロジック・ハイレベルの第１チップ選択信号ＣＳ０とが入力される。クロック信号ＣＬＫの２０タイミングで、活性化コマンドＡＣＴと共に、第２メモリレイヤ１４のＦバンクＦ＿BANKをアドレシングするアドレス信号（図示せず）と、ロジック・ハイレベルの第２チップ選択信号ＣＳ１とが入力される。かような脈絡で、順次に入力されるクロック信号ＣＬＫと共に活性化コマンドＡＣＴと第１チップ選択信号ＣＳ０または第２チップ選択信号ＣＳ１が連続して受信されてもよい。
【００９３】
前記のようなクロック信号ＣＬＫと共に入力される活性化コマンドＡＣＴと、第１チップ選択信号ＣＳ０または第２チップ選択信号ＣＳ１とによって、データ入出力パッドＤＱ［７：０］に入力される書き込みデータは、クロック信号タイミング１０でのカラム活性化命令ＣＯＬから所定クロックサイクル、例えば、７個のクロックサイクル７＊ｔＣＫ後に順次に入力されてもよい。すなわち、第１メモリレイヤ１２のＡバンクＡ＿BANKに書き込まれる８ビットの書き込みデータが、データ入出力パッドＤＱ［７：０］を介して入力される。この後、データ入出力パッドＤＱ［７：０］には、第２メモリレイヤ１４のＢバンクＢ＿BANKへの８ビット書き込みデータ、第１メモリレイヤ１２のＣバンクＣ＿BANKへの８ビット書き込みデータ、及び第２メモリレイヤ１４のＤバンクＤ＿BANKへの８ビット書き込みデータ、第１メモリレイヤ１２のＥバンクＥ＿BANKへの８ビット書き込みデータ、及び第２メモリレイヤ１４のＦバンクＦ＿BANKへの８ビット書き込みデータが順次に入力される。
【００９４】
図５Ａと連繋して説明すれば、データ入出力パッドＤＱ［７：０］に入力された第１メモリレイヤ１２のＡバンクＡ＿BANKへの書き込みデータは、マスターデータ入出力部２８、第１メモリレイヤ１２のデータ入出力ライン２７ａ及びデータ入出力部２６を介して、第１メモリレイヤ１２のＡバンクＡ＿BANKに書き込まれる。
【００９５】
データ入出力パッドＤＱ［７：０］に入力された第２メモリレイヤ１４のＢバンクＢ＿BANKへの書き込みデータは、マスターデータ入出力部２８、第１メモリレイヤ１２のデータ入出力ライン２７ａ、貫通電極２７ｔ、第２メモリレイヤ１４のデータ入出力ライン２７ｂ、及び第２メモリレイヤ１４のデータ入出力部２６ｂを介して、第２メモリレイヤ１４のＢバンクＢ＿BANKに書き込まれる。
【００９６】
データ入出力パッドＤＱ［７：０］に入力された第１メモリレイヤ１２のＣバンクＣ＿BANKへの書き込みデータは、マスターデータ入出力部２８、第１メモリレイヤ１２のデータ入出力ライン２７ａ及びデータ入出力部２６を介して、第１メモリレイヤ１２のＣバンクＣ＿BANKに書き込まれる。
【００９７】
データ入出力パッドＤＱ［７：０］に入力された第２メモリレイヤ１４のＤバンクＤ＿BANKへの書き込みデータは、マスターデータ入出力部２８、第１メモリレイヤ１２のデータ入出力ライン２７ａ、貫通電極２７ｔ、第２メモリレイヤ１４のデータ入出力ライン２７ｂ、及び第２メモリレイヤ１４のデータ入出力部２６ｂを介して、第２メモリレイヤ１４のＤバンクＤ＿BANKに書き込まれる。
【００９８】
データ入出力パッドＤＱ［７：０］に入力された第１メモリレイヤ１２のＥバンクＥ＿BANKへの書き込みデータは、マスターデータ入出力部２８、第１メモリレイヤ１２のデータ入出力ライン２７ａ及びデータ入出力部２６を介して、第１メモリレイヤ１２のＥバンクＥ＿BANKに書き込まれる。
【００９９】
データ入出力パッドＤＱ［７：０］に入力された第２メモリレイヤ１４のＦバンクＦ＿BANKへの書き込みデータは、マスターデータ入出力部２８、第１メモリレイヤ１２のデータ入出力ライン２７ａ、貫通電極２７ｔ、第２メモリレイヤ１４のデータ入出力ライン２７ｂ、及び第２メモリレイヤ１４のデータ入出力部２６ｂを介して、第２メモリレイヤ１４のＦバンクＦ＿BANKに書き込まれる。
【０１００】
これにより、デュアルランクで動作してシングルチャンネル構造を有するメモリ装置１０は、図４Ａのシングルチャンネル構造であってモノランクで動作するメモリ装置１０に比べ、データ・バンド幅喪失区間が生じないために、データ・バンド幅が向上するということが分かる。
【０１０１】
一方、デュアルランクで動作してシングルチャンネル構造を有するメモリ装置が装着されたメモリ装置１０で、第１メモリレイヤ１２及び第２メモリレイヤ１４は、所定のバースト長（burst length）規定によって、読み取り／書き込みデータを送受信することができる。例えば、バースト長さが８に設定されるならば、データ入出力パッドＤＱ［７：０］で送受信するデータ伝送サイズは、６４ビットに設定される。これは、最小伝送単位（minimum granularity per transfer）データサイズＴ＿Ｇが、６４ビットになるということを意味する。小さい伝送単位を必要とするグラフィック・システムでは、６４ビットより小さい伝送単位を要求することができる。これにより、デュアルチャンネルを有するスレデッドチャンネル構造を採用することができる。
【０１０２】
図６Ａ及び図６Ｂは、メモリ装置１０がデュアルランクで動作するときのスレデッドチャンネル構造と、それによる動作タイミング図とについて説明している。スレデッドチャンネル構造は、メモリ・コントローラから提供される多数の活性化命令によって、デュアルチャンネルにデータを出力する。
【０１０３】
図６Ａを参照すれば、第１メモリレイヤ１２は、クロック信号ＣＬＫと共に入力されるコマンド信号ＣＭＤｓと第１チップ選択信号ＣＳ０とに応答し、データ入出力部２６にデータを出力する。第１メモリレイヤ１２のデータ入出力部２６は、第１データ入出力ライン２７ａと連結される。第２メモリレイヤ１４は、クロック信号ＣＬＫと共に入力されるコマンド信号ＣＭＤｓと第２チップ選択信号ＣＳ１とに応答し、データ入出力部２６ｂにデータを出力する。第２メモリレイヤ１４のデータ入出力部２６ｂは、データ入出力ライン２７ｂと連結される。第２メモリレイヤ１４のデータ入出力ライン２７ｂは、貫通電極２７ｔを介して、第１メモリレイヤ１２の第２データ入出力ライン２７ｃと電気的に連結される。
【０１０４】
第１メモリレイヤ１２は、第１メモリレイヤ１２がマスターチップとして動作するとき、メモリ装置１０の外部とインターフェースするための第１マスターデータ入出力部２８ａ及び第２マスターデータ入出力部２８ｂをさらに含んでもよい。第１メモリレイヤ１２の第１データ入出力ライン２７ａは、第１マスターデータ入出力部２８ａと連結される。第１マスターデータ入出力部２８ａは、第１データ入出力パッドＤＱ［３：０］と連結される。第１メモリレイヤ１２の第２データ入出力ライン２７ｃは、第２マスターデータ入出力部２８ｂと連結される。第２マスターデータ入出力部２８ｂは、第２データ入出力パッドＤＱ［７：４］と連結される。
【０１０５】
メモリ装置１０は、ＣＳ０チップ選択信号の活性化に応答して選択される第１メモリレイヤ１２で、４ビットのデータが出力され、第１データ入出力パッドＤＱ［３：０］に出力される。ＣＳ１チップ選択信号の活性化に応答して選択された第２メモリレイヤ１４で、４ビットのデータが出力され、第２データ入出力パッドＤＱ［７：４］に出力される。すなわち、メモリ装置１０は、第１データ入出力パッドＤＱ［３：０］への第１経路と、第２データ入出力パッドＤＱ［７：４］への第２経路とから構成されるデュアルチャンネルを有し、デュアルランクで動作する。
【０１０６】
図６Ｂは、図６Ａで説明したデュアルランクで動作してスレデッドチャンネル構造を有するメモリ装置１０で、書き込みデータを入力するタイミング・ダイヤグラムについて説明している。
【０１０７】
図６Ｂを参照すれば、クロック信号ＣＬＫと共に入力されるコマンド信号ＣＭＤｓと、第１チップ選択信号ＣＳ０または第２チップ選択信号ＣＳ１とに応答し、第１データ入出力パッドＤＱ［３：０］と、第２データ入出力パッドＤＱ［７：４］とに書き込みデータが入力される。順次に入力されるクロック信号ＣＬＫと共に活性化コマンドＡＣＴ、第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１が受信される。
【０１０８】
クロック信号ＣＬＫの０タイミングで、活性化コマンドＡＣＴと共に、第１メモリレイヤ１２のＡバンクＡ＿BANKをアドレシングするアドレス信号（図示せず）と、ロジック・ハイレベルの第１チップ選択信号ＣＳ０とが入力される。クロック信号ＣＬＫの１タイミングで、活性化コマンドＡＣＴと共に、第２メモリレイヤ１４のＢバンクＢ＿BANKをアドレシングするアドレス信号（図示せず）と、ロジック・ハイレベルの第２チップ選択信号ＣＳ１とが入力される。クロック信号ＣＬＫの８タイミングで、活性化コマンドＡＣＴと共に、第１メモリレイヤ１２のＣバンクＣ＿BANKをアドレシングするアドレス信号（図示せず）と、ロジック・ハイレベルの第１チップ選択信号ＣＳ０とが入力される。クロック信号ＣＬＫの９タイミングで、活性化コマンドＡＣＴと共に、第２メモリレイヤ１４のＤバンクＤ＿BANKをアドレシングするアドレス信号（図示せず）と、ロジック・ハイレベルの第２チップ選択信号ＣＳ１とが入力される。クロック信号ＣＬＫの１６タイミングで、活性化コマンドＡＣＴと共に、第１メモリレイヤ１２のＥバンクＥ＿BANKをアドレシングするアドレス信号（図示せず）と、ロジック・ハイレベルの第１チップ選択信号ＣＳ０とが入力される。クロック信号ＣＬＫの１７タイミングで、活性化コマンドＡＣＴと共に、第２メモリレイヤ１４のＦバンクＦ＿BANKをアドレシングするアドレス信号（図示せず）と、ロジック・ハイレベルの第２チップ選択信号ＣＳ１とが入力される。かような脈絡で、順次に入力されるクロック信号ＣＬＫと共に活性化コマンドＡＣＴと、第１チップ選択信号ＣＳ０または第２チップ選択信号ＣＳ１とが連続して受信されてもよい。
【０１０９】
前記のようなクロック信号ＣＬＫと共に入力される活性化コマンドＡＣＴと、第１チップ選択信号ＣＳ０または第２チップ選択信号ＣＳ１とによって、第１データ入出力パッドＤＱ［３：０］に入力される書き込みデータは、クロック信号タイミング１０でのカラム活性化命令ＣＯＬから、所定クロックサイクル、例えば、７個のクロックサイクル７＊ｔＣＫ後に順次に入力されてもよい。すなわち、第１データ入出力パッドＤＱ［３：０］には、第１メモリレイヤ１２のＡバンクＡ＿BANKに書き込まれる４ビットの書き込みデータらが４サイクルの間入力される。この後、第１データ入出力パッドＤＱ［３：０］には、第１メモリレイヤ１２のＣバンクＣ＿BANKに書き込まれる４ビットの書き込みデータが４サイクルの間入力される。次に、第１データ入出力パッドＤＱ［３：０］には、第１メモリレイヤ１２のＥバンクＣ＿BANKに書き込まれる４ビットの書き込みデータが４サイクルの間入力される。
【０１１０】
第２データ入出力パッドＤＱ［７：４］には、第２メモリレイヤ１４のＢバンクＢ＿BANKに書き込まれる４ビットの書き込みデータが４サイクルの間入力される。この後、第２データ入出力パッドＤＱ［７：４］には、第２メモリレイヤ１４のＤバンクＤ＿BANKに書き込まれる４ビットの書き込みデータが４サイクルの間入力される。次に、第２データ入出力パッドＤＱ［７：４］には、第２メモリレイヤ１４のＦバンクＦ＿BANKに書き込まれる４ビットの書き込みデータが４サイクルの間入力される。
【０１１１】
図６Ａのデュアルランクで動作してスレデッドチャンネル構造を有するメモリ装置１０は、最小伝送単位データサイズを３２ビットに減らすことができる。これにより、メモリ装置１０は、グラフィック・システムなどの小さい伝送データ単位を要求するシステムに適する。
【０１１２】
図７は、本発明の第２実施形態によるモノランクまたはマルチランクで互換可能なメモリ装置について説明するブロック・ダイヤグラムである。
【０１１３】
図７を参照すれば、メモリ装置７０は、印刷回路基板７１上に、多数層のメモリレイヤ７２，７４，７６，７８が積層される。印刷回路基板７１の裏面には、外部端子であるソルダボール７１ｓが配置される。ソルダボール７１ｓには、アドレス信号ＲＡ，ＣＡ、チップ選択信号ＣＳ０，ＣＳ１、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、ロウアドレス・ストローブ信号ＲＡＳ、カラムアドレス・ストローブ信号ＣＡＳ、書き込みイネーブル信号ＷＥ、電源電圧ＶＤＤ及び接地電圧ＶＳＳなどが接続される。かようなコマンド信号、アドレス信号は、メモリ・コントローラから提供され、バンプ７２ｂを介して、第１メモリレイヤ７２と電気的に連結される。
【０１１４】
本実施形態では、４層のメモリレイヤ７２，７４，７６，７８が積層される例について説明しているが、ｎ（ｎ＞４）層のメモリレイヤが積層されもする。メモリ装置１０は、第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８を電気的に連結するための手段として、ＴＳＶ７１０ｔ，７１１ｔ，７１２ｔ，７１３ｔ，７１４ｔ，７１５ｔとマイクロバンプ（図示せず）とを介して、互いに連結される積層構造を有する。
【０１１５】
本実施形態では、第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８がＴＳＶとマイクロバンプとを介して連結される積層構造について説明しているが、これに限定されるものではなく、ワイヤボンディング、インターポーズ、または配線が形成されたテープを介して積層される構造にも適用される。また、第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８は、ラジオ周波数波または超音波を利用する放射型方式、磁気誘導を利用する誘導カップリング方式、または磁場共振を利用する非放射型方式を利用して互いに連結されもする。
【０１１６】
第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８は、先に図２で説明した第１メモリレイヤ１２の構成要素と同じ構成要素を有することができる。すなわち、第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８は、バッファ部７１’、チップ選択及びアドレス制御部２２、コマンドデコーダ２３、アドレスデコーダ２４、メモリセル・アレイ２５及びデータ入出力部２６を含んでもよい。ただし、バッファ部７１’は、積層されるメモリレイヤの層数によって異なって構成される。説明の重複を避けるために、バッファ部７１’を除外した残りの構成要素に係わる具体的な説明は省略する。
【０１１７】
第１メモリレイヤ７２で、バッファ部７１’は、チップ識別信号ＣＩＤに応答して、２ビットのアドレス信号ＲＡ［１：０］と、４ビットのチップ選択信号ＣＳ［３：０］とを受信する。チップ識別信号ＣＩＤは、第１メモリレイヤ７２を識別する信号である。チップ識別信号ＣＩＤは、第１メモリレイヤ７２に配置されるヒューズボックス（図示せず）で提供される。ヒューズボックスは、複数個のヒューズが含まれる。ヒューズボックスに含まれている複数個のヒューズが選択的にカッティングされる組み合わせによって、チップ識別信号ＣＩＤが設定される。
【０１１８】
アドレス信号ＲＡ［１：０］とチップ選択信号ＣＳ［３：０］は、メモリ・コントローラから提供される。アドレス信号ＲＡ［１：０］は、メモリセル・アレイ２５のワードラインをアドレシングするロウアドレスであってもよい。アドレス信号ＲＡ［１：０］は、メモリセル・アレイ２５内の複数個のバンクＡ＿BANK，Ｂ＿BANK，Ｃ＿BANK，Ｄ＿BANK，Ｅ＿BANK，Ｆ＿BANK，Ｇ＿BANK，Ｈ＿BANKをアドレシングするアドレス信号のうち、ＭＳＢ２ビットに設定される。メモリ・コントローラは、アドレス信号ＲＡ［１：０］の代わりに、カラムアドレス信号ＣＡ［１：０］を提供することができる。カラムアドレス信号ＣＡ［１：０］は、メモリセル・アレイ２５のビットラインをアドレシングするアドレス信号である。第１チップ選択信号ＣＳ０は、第１メモリレイヤ７２を選択する信号であり、第２チップ選択信号ＣＳ１は、第２メモリレイヤ７４を選択する信号であり、第３チップ選択信号ＣＳ２は、第３メモリレイヤ７６を選択する信号であり、第４チップ選択信号ＣＳ３は、第４メモリレイヤ７８を選択する信号に設定される。
【０１１９】
バッファ部７１’は、チップ識別信号ＣＩＤに応答し、第１アドレス信号ＲＡ０を受信する第１バッファ７１０、第２アドレス信号ＲＡ１を受信する第２バッファ７１１、第１チップ選択信号ＣＳ０を受信する第３バッファ７１２、第２チップ選択信号ＣＳ１を受信する第４バッファ７１３、第３チップ選択信号ＣＳ２を受信する第５バッファ７１４、第４チップ選択信号ＣＳ３を受信する第６バッファ７１５を含む。バッファ部７１’で受信されたアドレス信号ＲＡ［１：０］とチップ選択信号ＣＳ［３：０］は、チップ選択及びアドレス制御部２２に伝えられる。
【０１２０】
第１メモリレイヤ７２の第１バッファ７１０ないし第６バッファ７１５は、受信されたアドレスアドレス信号ＲＡ［１：０］とチップ選択信号ＣＳ［３：０］とを、出力信号ライン７１０ａないし７１５ａに伝達する。第１メモリレイヤ７２のバッファ部７１’の出力信号ライン７１０ａないし７１５ａは、貫通電極７１０ｔないし７１５ｔを介して、第２メモリレイヤないし第４メモリレイヤ７４，７６，７８と電気的に連結される。
【０１２１】
第１メモリレイヤ７２のデータ入出力部２６は、メモリセル・アレイ２５へ／からの書き込みデータ／読み取りデータを駆動する。これと同様に、第２メモリレイヤないし第４メモリレイヤ７４，７６，７８のデータ入出力部も、該当するメモリレイヤのメモリセル・アレイへ／からの書き込みデータ／読み取りデータを駆動する。第１メモリレイヤ７２のデータ入出力部２６と連結されるデータ入出力ライン７２ａは、貫通電極７２ｔを介して、第２メモリレイヤないし第４メモリレイヤ７４，７６，７８のデータ入出力部と連結されるデータ入出力ラインと電気的に連結される。
【０１２２】
メモリ装置７０は、バッファ部７１’に受信されたアドレス信号ＲＡ［１：０］とチップ選択信号ＣＳ［３：０］との組み合わせによって、第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８がモノランクまたはマルチランクで動作しうる。
【０１２３】
図８Ａないし図８Ｅは、図７のメモリ装置７０が、モノランクまたはマルチランクで互換可能なメモリ構造について説明する図面である。
【０１２４】
図８Ａを参照すれば、メモリ装置７０は、第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８が、１つのチップ選択信号ＣＳ０によって選択されるモノランクRank０で動作する。第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８それぞれは、２ビットのロウアドレス信号ＲＡ［１：０］の組み合わせによって選択される。第１メモリレイヤ７２は、ＲＡ［１：０］アドレス信号の「００」ビット信号によってアクセスされ、第２メモリレイヤ７４は、ＲＡ［１：０］アドレス信号の「０１」ビット信号によってアクセスされ、第３メモリレイヤ７６は、ＲＡ［１：０］アドレス信号の「１０」ビット信号によってアクセスされ、第４メモリレイヤ７８は、ＲＡ［１：０］アドレス信号の「１１」ビット信号によってアクセスされる。
【０１２５】
図８Ｂを参照すれば、メモリ装置７０は、第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８が、１つのチップ選択信号ＣＳ０によって選択されるモノランクRank０で動作する。第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８それぞれは、２ビットのカラムアドレス信号ＣＡ［１：０］の組み合わせによって選択されるバンクグループ８２，８４，８６，８８に区分される。第１バンクグループ８２は、ＣＡ［１：０］アドレス信号の「００」ビット信号によってアクセスされ、第２バンクグループ８４は、ＣＡ［１：０］アドレス信号の「０１」ビット信号によってアクセスされ、第３バンクグループ８６は、ＣＡ［１：０］アドレス信号の「１０」ビット信号によってアクセスされ、第４バンクグループ８８は、ＣＡ［１：０］アドレス信号の「１１」ビット信号によってアクセスされる。
【０１２６】
図８Ｃを参照すれば、メモリ装置７０は、第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８それぞれが、４個のチップ選択信号ＣＳ［３：０］によってそれぞれ選択されるマルチランクRank０，Rank１，Rank２，Rank３で動作する。第１メモリレイヤ７２は、ＣＳ０チップ選択信号によってアクセスされるRank０ランクで動作する。第２メモリレイヤ７４は、ＣＳ１チップ選択信号によってアクセスされるRank１ランクで動作する。第３メモリレイヤ７６は、ＣＳ２チップ選択信号によってアクセスされるRank２ランクで動作する。第４メモリレイヤ７８は、ＣＳ３チップ選択信号によってアクセスされるRank３ランクで動作する。
【０１２７】
図８Ｄを参照すれば、メモリ装置７０は、第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８が、モノランクとマルチランクとで動作する複合的なメモリ構造の第１例を示している。第１メモリレイヤ７２及び第２メモリレイヤ７４は、ＣＳ０チップ選択信号に選択され、１ビットのロウアドレス信号ＲＡによって選択的にアクセスされるモノランク、すなわち、Rank０ランクで動作する。第３メモリレイヤ７６は、ＣＳ１チップ選択信号によってアクセスされるRank１ランクで動作し、第４メモリレイヤ７８は、ＣＳ２チップ選択信号によってアクセスされるRank２ランクで動作する。第１メモリレイヤ７２及び第２メモリレイヤ７４、第３メモリレイヤ７６並びに第４メモリレイヤ７８は、Rank０，Rank１，Rank２ランクで構成されるマルチランクで動作する。
【０１２８】
図８Ｅを参照すれば、メモリ装置７０は、第１メモリレイヤないし第４メモリレイヤ７２，７４，７６，７８がモノランクとマルチランクとで動作する複合的なメモリ構造の第２例を示している。第１メモリレイヤないし第３メモリレイヤ７２，７４，７６は、ＣＳ０チップ選択信号に選択され、２ビットのロウアドレス信号ＲＡ［１：０］によって選択的にアクセスされるモノランク、すなわち、Rank０ランクで動作する。第４メモリレイヤ７８は、ＣＳ１チップ選択信号によってアクセスされるRank１ランクで動作する。第１メモリレイヤないし第３メモリレイヤ７２，７４，７６、及び第４メモリレイヤ７８は、Rank０，Rank１ランクで構成されるマルチランクで動作する。
【０１２９】
図９Ａ及び図９Ｂは、本発明の第３実施形態によるモノランクまたはデュアルランクで互換可能なメモリ装置を概念的に説明する図面である。
【０１３０】
図９Ａを参照すれば、メモリ装置９０は、印刷回路基板９１上に、インターフェース・チップ９３、第１メモリチップ９２及び第２メモリチップ９４が積層される。印刷回路基板９１の裏面には、外部端子であるソルダボール９１ｓが配置される。ソルダボール９１ａには、アドレス信号ＲＡ，ＣＡ、チップ選択信号ＣＳ０，ＣＳ１、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、ロウアドレス・ストローブ信号ＲＡＳ、カラムアドレス・ストローブ信号ＣＡＳ、書き込みイネーブル信号ＷＥ、電源電圧ＶＤＤ及び接地電圧ＶＳＳなどが接続される。かようなコマンド信号、アドレス信号は、メモリ・コントローラから提供され、バンプ９３ｂを介してインターフェース・チップ９３と電気的に連結されてもよい。
【０１３１】
メモリ装置９０は、インターフェース・チップ９３上に、２個のメモリチップ９２，９４が積層されたところを図示しているが、これに限定されるものではなく、さらに多数のメモリチップが積層されてもよい。
【０１３２】
インターフェース・チップ９３は、メモリ装置９０の外部とインターフェースするためのマスター回路領域を含む。第１メモリチップ９２と第２メモリチップ９４は、メモリセルが形成されるコア回路部を含む。第１メモリチップ９２と第２メモリチップ９４は、メモリセルに係わる周辺回路が形成される周辺回路部をさらに含んでもよい。インターフェース・チップ９３は、第１メモリチップ９２及び第２メモリチップ９４がコア回路部に構成される場合、周辺回路部をさらに含んでもよい。
【０１３３】
第１メモリチップ９２と第２メモリチップ９４は、インターフェース・チップ９３のマスター回路領域と電気的に連結され、第１メモリチップ９２及び第２メモリチップ９４内のコア回路部と周辺回路部とによる読み取り／書き込み動作を行う。または、第１メモリチップ９２と第２メモリチップ９４は、インターフェース・チップ９３のマスター領域及び周辺回路部と電気的に連結され、第１メモリチップ９２及び第２メモリチップ９４内のコア回路部による読み取り／書き込み動作を行うことができる。
【０１３４】
メモリ装置９０は、インターフェース・チップ９３、第１メモリチップ９２、及び第２メモリチップ９４を互いに電気的に連結するための手段としてＴＳＶ ９２ｔ，９４ｔとマイクロバンプ９２ｂ，９４ｂとを介して、互いに連結される積層構造を有することができる。
【０１３５】
本実施形態では、インターフェース・チップ９３、第１メモリチップ９２及び第２メモリチップ９４が、ＴＳＶ ９２ｔ，９４ｔとマイクロバンプ９２ｂ，９４ｂとを介して連結される積層構造について説明しているが、これに限定されるものではなく、ワイヤボンディング、インターポーズ、または配線が形成されたテープを介して積層される構造にも適用されてもよい。また、インターフェース・チップ９３、第１メモリチップ９２及び第２メモリチップ９４は、ラジオ周波数波または超音波を利用する放射型方式、磁気誘導を利用する誘導カップリング方式、または磁場共振を利用する非放射型方式を利用して互いに連結されもする。
【０１３６】
図９Ａで、メモリ装置９０は、１個のチップ選択信号（図示せず）によって選択されるモノランクで動作し、第１メモリチップ９２と第２メモリチップ９４は、アドレス信号／ＲＡ，ＲＡによって選択的にアクセスされる。チップ選択信号（図示せず）とアドレス信号／ＲＡ，ＲＡは、インターフェース・チップ９３で提供される。第１メモリチップ９２は、／ＲＡアドレス信号によってアクセスされ、第２メモリチップ９４は、ＲＡアドレス信号によってアクセスされる。
【０１３７】
図９Ｂで、メモリ装置９０は、２個のチップ選択信号ＣＳ０，ＣＳ１によって選択されるデュアルランクで動作し、第１メモリチップ９２と第２メモリチップ９４は、チップ選択信号ＣＳ０，ＣＳ１によって選択的にアクセスされる。第１メモリチップ９２は、ＣＳ０チップ選択信号によってアクセスされ、第２メモリチップ９４は、ＣＳ１チップ選択信号によってアクセスされる。
【０１３８】
図１０は、図９で説明したモノランクまたはデュアルランクで互換可能なメモリ装置について説明するブロック・ダイヤグラムである。
【０１３９】
図１０を参照すれば、メモリ装置９０は、インターフェース・チップ９３、第１メモリチップ９２及び第２メモリチップ９４が、１つのパッケージ内に積層される。インターフェース・チップ９３、第１メモリチップ９２及び第２メモリチップ９４が、１つのパッケージに積層されるので、説明の便宜のために、インターフェース・チップ（interface chip）９３は、インターフェースレイヤ９３と称し、第１メモリチップ９２は、第１メモリレイヤと称し、第２メモリチップ９４は、第２メモリレイヤと称する。
【０１４０】
インターフェースレイヤ９３は、バッファ部９３１、チップ選択ＭＵＸ部９３５及びマスターデータ入出力部９３９を含む。インターフェースレイヤ９３は、メモリ・コントローラから提供されるコマンド信号、アドレス信号が接続される。
【０１４１】
バッファ部９３１は、チップ識別信号ＣＩＤに応答し、アドレス信号ＲＡ、第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１を受信する。チップ識別信号ＣＩＤは、第１メモリレイヤ９２または第２メモリレイヤ９４を識別する信号である。チップ識別信号ＣＩＤは、インターフェースレイヤ９３に配置されるヒューズボックス（図示せず）で提供される。ヒューズボックスは、複数個のヒューズが含まれる。ヒューズボックスに含まれている複数個のヒューズが選択的にカッティングされる組み合わせによって、チップ識別信号ＣＩＤが設定される。
【０１４２】
アドレス信号ＲＡ、第１チップ選択信号ＣＳ０、第２チップ選択信号ＣＳ１は、メモリ・コントローラから提供される。アドレス信号ＲＡは、第１メモリレイヤ９２及び第２メモリレイヤ９４内のメモリセル・アレイ２５のワードラインをアドレシングするロウアドレスであってもよい。特に、アドレス信号ＲＡは、第１メモリレイヤ９２及び第２メモリレイヤ９４のメモリセル・アレイ２５内の複数個のバンクをアドレシングするアドレス信号のうちＭＳＢに設定できる。メモリ・コントローラは、ロウアドレス信号ＲＡの代わりに、カラムアドレス信号ＣＡを提供することができる。カラムアドレス信号ＣＡは、メモリセル・アレイ２５のビットラインをアドレシングするアドレス信号である。第１チップ選択信号ＣＳ０は、第１メモリレイヤ９２を選択する信号であり、第２チップ選択信号ＣＳ１は、第２メモリレイヤ９４を選択する信号に設定される。
【０１４３】
バッファ部９３１は、アドレス信号ＲＡを受信する第１バッファ９３２、第１チップ選択信号ＣＳ０を受信する第２バッファ９３３、及び第２チップ選択信号ＣＳ１を受信する第３バッファ９３４を含む。バッファ部９３１で受信されたアドレス信号ＲＡ、第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１は、チップ選択ＭＵＸ部９３５に伝えられる。
【０１４４】
チップ選択ＭＵＸ部９３５は、モノランク・モードであるか、あるいはデュアルランク・モードであるかを決定するモード信号ＦＩＤに応答し、バッファ部９３１から伝えられたアドレス信号ＲＡ、第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１によって、第１チップ選択制御信号ＣＳ０Ｄと、第２チップ選択制御信号ＣＳ１＿ＡＤＤＲとを発する。モード信号ＦＩＤは、インターフェースレイヤ９３に配置されるヒューズボックス（図示せず）で提供される。ヒューズボックスは、複数個のヒューズを含み、複数個のヒューズが選択的にカッティングされる組み合わせによって、モード信号ＦＩＤが設定される。また、モード信号ＦＩＤは、インターフェースレイヤ９３内モードレジスタＭＲＳと同じ保存手段に保存されるビット情報によって設定される。
【０１４５】
チップ選択ＭＵＸ部９３５の第１チップ選択制御信号ＣＳ０Ｄは、第１信号ライン９３５ａに出力され、第２チップ選択制御信号ＣＳ１＿ＡＤＤＲは、第２信号ライン９３５ｂに伝えられる。第１信号ライン９３５ａ及び第２信号ライン９３５ｂは、貫通電極９３５ｔ，９３６ｔを介して、第１メモリレイヤ９２及び第２メモリレイヤ９４のチップ選択マッチング部（ＣＳ match）９２２と連結される。
【０１４６】
マスターデータ入出力部９３９は、メモリ装置９０の外部とインターフェースするためのデータ入出力部である。マスターデータ入出力部９３９は、データ入出力パッドＤＱ［７：０］と連結される。
【０１４７】
第１メモリレイヤ９２は、チップ選択マッチング部９２２、アドレスデコーダ９２４、メモリセル・アレイ９２５及びデータ入出力部９２６を含む。第２メモリレイヤ９４は、第１メモリレイヤ９２と同一に構成される。
【０１４８】
第１メモリレイヤ９２のチップ選択マッチング部９２２は、貫通電極９３５ｔ，９３６ｔを介して、第１チップ選択制御信号ＣＳ０Ｄ及び第２チップ選択制御信号ＣＳ１＿ＡＤＤＲを受信する。チップ選択マッチング部９２２は、第１貫通電極９３５ｔを介して連結される信号ライン９２２ａから、第１チップ選択制御信号ＣＳ０Ｄを受信し、第２貫通電極９３６ｔを介して連結される信号ライン９２２ｂから、第２チップ選択制御信号ＣＳ１＿ＡＤＤＲを受信する。
【０１４９】
チップ選択マッチング部９２２は、チップ識別信号ＣＩＤ、第１チップ選択制御信号ＣＳ０Ｄ及び第２チップ選択制御信号ＣＳ１＿ＡＤＤＲに応答し、自体チップ選択信号ＣＳ＿ＭＥを発する。
【０１５０】
アドレスデコーダ９２４は、メモリセルをアドレシングするロウデコーダとカラムデコーダとを含み、自体チップ選択信号ＣＳ＿ＭＥとアドレス信号ＡＤＤＲとに応答し、メモリセルを選択するワードラインとビットラインとを活性化させる。メモリセル・アレイ９２５は、複数のバンクから構成される。
【０１５１】
データ入出力部９２６は、メモリセル・アレイ９２５へ／からの書き込みデータ／読み取りデータを駆動する。データ入出力パッドＤＱに順次に入力される書き込みデータは、データ入出力部９２６内の入力バッファとフリップフロップとの伝えられた後、シリアル−ツー−パラレル変換部によって並列データに変換され、並列データは、メモリセル・アレイ９２５に一列に書き込まれるように調整する書き込みデータ整列部を介して、データ入出力駆動部／センスアンプ部に伝えられる。メモリセル・アレイ９２５から読み取られるデータは、データ入出力駆動部／センスアンプ部を介して、並列読み取りデータとして出力され、読み取りデータ整列部または読み取りＦｉＦｏ（first−in／first−out）によって調整された後、パラレル−ツー−シリアル変換部を介して直列データに変換され、出力バッファを介して、データ入出力ライン９２７に順次に出力される。
【０１５２】
第２メモリレイヤ９４のチップ選択マッチング部９２２’は、貫通電極９３５ｔ，９３６ｔを介して、第１チップ選択制御信号ＣＳ０Ｄ及び第２チップ選択制御信号ＣＳ１＿ＡＤＤＲを受信する。チップ選択マッチング部９２２’は、第１貫通電極９３５ｔを介して連結される信号ライン９２２ｃから第１チップ選択制御信号ＣＳ０Ｄを受信し、第２貫通電極９３６ｔを介して連結される信号ライン９２２ｄから第２チップ選択制御信号ＣＳ１＿ＡＤＤＲを受信する。チップ選択マッチング部９２２’は、チップ識別信号ＣＩＤ、第１チップ選択制御信号ＣＳ０Ｄ及び第２チップ選択制御信号ＣＳ１＿ＡＤＤＲに応答し、自体チップ選択信号ＣＳ＿ＭＥを発する。
【０１５３】
第２メモリレイヤ９４のデータ入出力部９２６ｂは、第２メモリレイヤ９４のメモリセル・アレイへ／からの書き込みデータ／読み取りデータを駆動する。第１メモリレイヤ９２のデータ入出力部９２６と連結されるデータ入出力ライン９２７は、貫通電極９２７ｔを介して、第２メモリレイヤ９４のデータ入出力部９２６ｂと連結されるデータ入出力ライン９２７ｂ、及びインターフェースレイヤ９３のマスターデータ入出力部９３９と連結されるデータ入出力ライン９２７ｂと電気的に連結される。
【０１５４】
図１１は、図１０のチップ選択ＭＵＸ部９３５について説明する回路ダイヤグラムである。
【０１５５】
図１１を参照すれば、チップ選択ＭＵＸ部９３５は、相補モード信号ＦＩＤとモード信号ＦＩＤとに応答し、バッファ部９３１（図１０）から伝えられたアドレス信号ＲＡ、第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１によって、第１チップ選択制御信号ＣＳＤと、第２チップ選択制御信号ＣＳ１＿ＡＤＤＲとを発する。
【０１５６】
チップ選択ＭＵＸ部９３５は、相補モード信号ＦＩＤＢに応答し、アドレス信号ＲＡを入力し、第２チップ選択制御信号ＣＳ１＿ＡＤＤＲを出力する第１バッファ１１１、モード信号ＦＩＤに応答し、第１チップ選択信号ＣＳ１を入力し、第２チップ選択制御信号ＣＳ１＿ＡＤＤＲを出力する第２バッファ１１２、及び第１チップ選択信号ＣＳ０を入力し、第１チップ選択制御信号ＣＳ０Ｄを出力する第３バッファ１１３を含む。
【０１５７】
チップ選択ＭＵＸ部９３５は、相補モード信号ＦＩＤＢが活性化されるとき、アドレス信号ＲＡによって、第２チップ選択制御信号ＣＳ１＿ＡＤＤＲが発せられ、モード信号ＦＩＤが活性化されるとき、第２チップ選択信号ＣＳ１によって、第２チップ選択制御信号ＣＳ１＿ＡＤＤＲが発せられる。チップ選択ＭＵＸ部９３５は、第１チップ選択制御信号ＣＳ０Ｄと第２チップ選択制御信号ＣＳ１＿ＡＤＤＲとを、第１メモリレイヤ９２及び第２メモリレイヤ９４のチップ選択マッチング部９２２に伝達する。
【０１５８】
図１２は、図１０のチップ選択マッチング部９２２について説明する回路ダイヤグラムである。
【０１５９】
図１２を参照すれば、チップ選択マッチング部９２２は、チップ識別信号ＣＩＤ、第１チップ選択制御信号ＣＳ０Ｄ及び第２チップ選択制御信号ＣＳ１＿ＡＤＤＲに応答し、自体チップ選択信号ＣＳ＿ＭＥを発する。チップ選択マッチング部９２２は、チップ識別信号ＣＩＤと第１チップ選択制御信号ＣＳ０Ｄとを入力する第１ＮＡＮＤゲート１２１、チップ識別信号ＣＩＤと、第２チップ選択制御信号ＣＳ１＿ＡＤＤＲとを入力する第２ＮＡＮＤゲート１２２、及び第１ＮＡＮＤゲート１２１の出力と、第２ＮＡＮＤゲート１２２の出力とを入力し、自体チップ選択信号ＣＳ＿ＭＥを出力する第３ＮＡＮＤゲート１２３を含む。チップ識別信号ＣＩＤは、第１メモリレイヤ９２または第２メモリレイヤ９４を識別する信号である。自体チップ選択信号ＣＳ＿ＭＥは、自体メモリレイヤが選択されたか、あるいは他のメモリレイヤが選択されたかを判断する信号である。
【０１６０】
第１メモリレイヤ９２を識別するチップ識別信号ＣＩＤが活性化される場合、第１メモリレイヤ９２のチップ選択マッチング部９２２は、自体チップ選択信号ＣＳ＿ＭＥを活性化させる。このとき、第２メモリレイヤ９４のチップ選択マッチング部９２２は、自体チップ選択信号ＣＳ＿ＭＥを非活性化させる。
【０１６１】
第２メモリレイヤ９４を識別するチップ識別信号ＣＩＤが活性化される場合、第２メモリレイヤ９４のチップ選択マッチング部９２２は、自体チップ選択信号ＣＳ＿ＭＥを活性化させる。このとき、第１メモリレイヤ９２のチップ選択マッチング部９２２は、自体チップ選択信号ＣＳ＿ＭＥを非活性化させる。
【０１６２】
図１３ないし図１５は、図１０のメモリ装置でのデータ出力構造について説明する図面である。
【０１６３】
図１３は、メモリ装置９０がモノランクで動作するときのシングルチャンネル構造について説明している。図１４は、メモリ装置９０がデュアルランクで動作するときのシングルチャンネル構造について説明している。図１５は、メモリ装置９０がデュアルランクで動作するときのスレデッドチャンネル構造について説明している。シングルチャンネル構造は、メモリ・コントローラから提供される１回の活性化命令と共に入力されるアドレス信号に応答し、シングルチャンネルにデータを出力するスキームで動作する。スレデッドチャンネル構造は、メモリ・コントローラから提供される多数の活性化命令によって、デュアルチャンネルにデータを出力するスキームで動作する。
【０１６４】
図１３を参照すれば、第１メモリレイヤ９２及び第２メモリレイヤ９４は、実際にインターフェースレイヤ９３から提供される第１チップ選択制御信号ＣＤ０Ｄと、第２チップ選択制御信号ＣＳ１＿ＡＤＤＲとに応答し、データ入出力部９２６，９２６ｂにデータを出力する。インターフェースレイヤ９３で、第１チップ選択制御信号ＣＤ０Ｄと、第２チップ選択制御信号ＣＳ１＿ＡＤＤＲとが発せられる根拠は、図１１のチップ選択ＭＵＸ部９３５で説明したように、第１チップ選択信号ＣＳ０とアドレス信号ＲＡとによってなされてもよい。概念的説明のために、第１メモリレイヤ９２及び第２メモリレイヤ９４は、アドレス信号ＲＡに応答し、データ入出力部９２６，９２６ｂにデータを出力すると説明する。
【０１６５】
第１メモリレイヤ９２は、相補アドレス信号／ＲＡに応答し、データ入出力部９２６にデータを出力する。第１メモリレイヤ９２のデータ入出力部９２６は、データ入出力ライン９２７と連結される。第２メモリレイヤ９４は、アドレス信号ＲＡに応答し、データ入出力部９２６ｂにデータを出力する。第２メモリレイヤ９４のデータ入出力部９２６ｂは、データ入出力ライン９２７ｂと連結される。
【０１６６】
第１メモリレイヤ９２のデータ入出力ライン９２７は、貫通電極９２７ｔを介して、第２メモリレイヤ９４のデータ入出力ライン９２７ｂ及びインターフェースレイヤ９３のマスターデータ入出力部９３９と連結されるデータ入出力ライン９２７ｂと電気的に連結される。第１メモリレイヤ９２及び第２メモリレイヤ９４のデータ入出力ライン９２７，９２７ｂは、例えば、８ビットから構成される。
【０１６７】
メモリ装置９０は、／ＲＡアドレス信号の活性化に応答して選択される第１メモリレイヤ９２で、８ビットのデータが出力され、データ入出力パッドＤＱ［７：０］に出力される。また、メモリ装置９０は、ＲＡアドレス信号の活性化に応答して選択された第２メモリレイヤ９４で、８ビットのデータが出力され、データ入出力パッドＤＱ［７：０］に出力される。すなわち、メモリ装置９０は、モノランクで動作する。
【０１６８】
メモリ装置９０がモノランクで動作するとき、シングルチャンネル構造での動作タイミング・ダイヤグラムは、前述の図４Ｂのタイミング・ダイヤグラムと同一である。
【０１６９】
図１４は、メモリ装置９０がデュアルランクで動作するときのシングルチャンネル構造について説明している。
【０１７０】
図１４を参照すれば、第１メモリレイヤ９２及び第２メモリレイヤ９４は、実際にインターフェースレイヤ９３から提供される第１チップ選択制御信号ＣＤ０Ｄと第２チップ選択制御信号ＣＳ１＿ＡＤＤＲとに応答し、データ入出力部９２６，９２６ｂにデータを出力する。インターフェースレイヤ９３で、第１チップ選択制御信号ＣＤ０Ｄと、第２チップ選択制御信号ＣＳ１＿ＡＤＤＲとが発せられる根拠は、図１１のチップ選択ＭＵＸ部９３５で説明したように、第１チップ選択信号ＣＳ０と第２チップ選択信号ＣＳ１とによってなされてもよい。概念的説明のために、第１メモリレイヤ９２及び第２メモリレイヤ９４は、第１チップ選択信号ＣＳ０と第２チップ選択信号ＣＳ１とに応答し、データ入出力部９２６，９２６ｂにデータを出力するとする。
【０１７１】
第１メモリレイヤ９２は、第１チップ選択信号ＣＳ０に応答し、データ入出力部９２６にデータを出力する。第１メモリレイヤ９２のデータ入出力部９２６は、データ入出力ライン９２７と連結される。第２メモリレイヤ９４は、第２チップ選択信号ＣＳ１に応答し、データ入出力部９２６ｂにデータを出力する。第２メモリレイヤ９４のデータ入出力部９２６ｂは、データ入出力ライン９２７ｂと連結される。
【０１７２】
第１メモリレイヤ９２のデータ入出力ライン９２７は、貫通電極９２７ｔを介して、第２メモリレイヤ９４のデータ入出力ライン９２７ｂ、及びインターフェースレイヤ９３のマスターデータ入出力部９３９と連結されるデータ入出力ライン９２７ｂと電気的に連結される。第１メモリレイヤ９２及び第２メモリレイヤ９４のデータ入出力ライン９２７，９２７ｂは、例えば、８ビットから構成される。
【０１７３】
メモリ装置９０は、第１チップ選択信号ＣＳ０の活性化に応答して選択される第１メモリレイヤ９２で、８ビットのデータが出力され、データ入出力パッドＤＱ［７：０］に出力される。また、メモリ装置９０は、第１チップ選択信号ＣＳ０の活性化に応答して選択された第２メモリレイヤ９４で、８ビットのデータが出力され、データ入出力パッドＤＱ［７：０］に出力される。すなわち、メモリ装置９０は、デュアルランクで動作する。
【０１７４】
メモリ装置９０がデュアルランクで動作するとき、シングルチャンネル構造での動作タイミング・ダイヤグラムは、前述の図５Ｂのタイミング・ダイヤグラムと同一である。
【０１７５】
図１５は、メモリ装置９０がデュアルランクで動作するときのスレデッドチャンネル構造について説明している。
【０１７６】
図１５を参照すれば、インターフェースレイヤ９３は、メモリ装置９０の外部とインターフェースするための第１マスターデータ入出力部９３９ａ及び第２マスターデータ入出力部９３９ｂを含む。第１マスターデータ入出力部９３９ａは、第１データ入出力パッドＤＱ［３：０］と連結される。第２マスターデータ入出力部９３９ｂは、第２データ入出力パッドＤＱ［７：４］と連結される。
【０１７７】
第１メモリレイヤ９２は、第１チップ選択信号ＣＳ０に応答し、データ入出力部９２６にデータを出力する。第１メモリレイヤ９２のデータ入出力部９２６は、第１データ入出力ライン９２７と連結される。第２メモリレイヤ９４は、第２チップ選択信号ＣＳ１に応答し、データ入出力部９２６ｂにデータを出力する。第２メモリレイヤ９４のデータ入出力部９２６ｂは、データ入出力ライン９２７ｂと連結される。
【０１７８】
第１メモリレイヤ９２のデータ入出力ライン９２７は、貫通電極９２８ｔを介して、インターフェースレイヤ９３の第１マスターデータ入出力部９３９ａと連結されるデータ入出力ライン９３０ａと電気的に連結される。第２メモリレイヤ９４のデータ入出力ライン９２７ｂは、貫通電極９２９ｔを介して、インターフェースレイヤ９３の第２マスターデータ入出力部９３９ｂと連結されるデータ入出力ライン９３０ｂと電気的に連結される。
【０１７９】
メモリ装置９０は、ＣＳ０チップ選択信号の活性化に応答して選択される第１メモリレイヤ９２で、４ビットのデータが出力され、第１データ入出力パッドＤＱ［３：０］に出力される。ＣＳ１チップ選択信号の活性化に応答して選択された第２メモリレイヤ９４で、４ビットのデータが出力され、第２データ入出力パッドＤＱ［７：４］に出力される。すなわち、メモリ装置９０は、第１データ入出力パッドＤＱ［３：０］への第１経路と、第２データ入出力パッドＤＱ［７：４］への第２経路とから構成されるデュアルチャンネルを有し、デュアルランクで動作する。
【０１８０】
メモリ装置９０がデュアルランクで動作するとき、スレデッドチャンネル構造での動作タイミング・ダイヤグラムは、前述の図６Ｂと同一である。
【０１８１】
図１６は、本発明の第４実施形態によるモノランクまたはマルチランクで互換可能なメモリ装置について説明するブロック・ダイヤグラムである。
【０１８２】
図１６を参照すれば、メモリ装置１６０は、印刷回路基板１６１上に、インターフェースレイヤ１６３と、多数層のメモリレイヤ１６２，１６４，…，１６６，１６８が積層される。印刷回路基板１６１の裏面には、外部端子であるソルダボール１６１ｓが配置される。ソルダボール１６１ｓには、アドレス信号ＲＡ［ｋ−１：０］，ＣＡ［ｋ−１：０］、チップ選択信号ＣＳ［ｎ−１：０］、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、ロウアドレス・ストローブ信号ＲＡＳ、カラムアドレス・ストローブ信号ＣＡＳ、書き込みイネーブル信号ＷＥ、電源電圧ＶＤＤ及び接地電圧ＶＳＳなどが接続される。かようなコマンド信号、アドレス信号は、メモリ・コントローラから提供され、バンプ１６３ｂを介して、インターフェースレイヤ１６３と電気的に連結される。
【０１８３】
本実施形態では、ｎ（ｎは自然数）層のメモリレイヤ１６２，１６４，…，１６６，１６８が積層される。メモリ装置１６０は、インターフェースレイヤ１６３と、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８とを電気的に連結するための手段として、ＴＳＶ １６３ｔとマイクロバンプ（図示せず）とを介して、互いに連結される積層構造を有することができる。
【０１８４】
本実施形態では、インターフェースレイヤ１６３と、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８とが、ＴＳＶとマイクロバンプとを介して連結される積層構造について説明しているが、これに限定されるものではなく、ワイヤボンディング、インターポーズ、または配線が形成されたテープを介して積層される構造にも適用される。また、インターフェースレイヤ１６３と、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８は、ラジオ周波数波または超音波を利用する放射型方式、磁気誘導を利用する誘導カップリング方式、または磁場共振を利用する非放射型方式を利用して互いに連結されもする。
【０１８５】
インターフェースレイヤ１６３は、バッファ部１６３１、チップ選択ＭＵＸ部１６３５及びマスターデータ入出力部１６３９を含む。インターフェースレイヤ１６３は、メモリ・コントローラから提供されるコマンド信号、アドレス信号が接続される。
【０１８６】
バッファ部１６３１は、積層されるメモリレイヤの層数によって異なって構成される。バッファ部１６３１は、チップ識別信号ＣＩＤに応答し、多数個のアドレス信号ＲＡ［ｋ−１：０］またはＣＡ［ｋ−１：０］と、多数個のチップ選択信号ＣＳ［ｎ−１：０］とを受信する。チップ識別信号ＣＩＤは、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８のうちいずれか１層のメモリレイヤを識別する信号である。チップ識別信号ＣＩＤは、インターフェースレイヤ１６３に配置されるヒューズボックス（図示せず）で提供される。ヒューズボックスは、複数個のヒューズが含まれる。ヒューズボックスに含まれている複数個のヒューズが選択的にカッティングされる組み合わせによって、チップ識別信号ＣＩＤが設定される。
【０１８７】
多数個のアドレス信号ＲＡ［ｋ：０］またはＣＡ［ｋ：０］と、多数個のチップ選択信号ＣＳ［ｎ−１：０］は、メモリ・コントローラから提供される。アドレス信号ＲＡ［ｋ−１：０］は、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８内のメモリセル・アレイ９２５のワードラインをアドレシングするロウアドレスであってもよい。特に、アドレス信号ＲＡ［ｋ−１：０］は、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８のメモリセル・アレイ９２５内の複数個のバンクをアドレシングするアドレス信号のうち、ｋビットのＭＳＢに設定される。メモリ・コントローラは、ロウアドレス信号ＲＡ［ｋ−１：０］の代わりに、カラムアドレス信号ＣＡ［ｋ−１：０］を提供することができる。カラムアドレス信号ＣＡ［ｋ−１：０］は、メモリセル・アレイ９２５のビットラインをアドレシングするアドレス信号である。ｎ個のチップ選択信号ＣＳ［ｎ−１：０］は、それぞれｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８それぞれを選択する信号に設定される。
【０１８８】
バッファ部１６３１は、チップ識別信号ＣＩＤに応答し、アドレス信号ＲＡ［ｋ−１：０］を受信する多数個の第１バッファ１６３２と、チップ選択信号ＣＳ［ｎ−１：０］を受信する多数個の第２バッファ１６３３とを含む。バッファ部１６３１で受信されたアドレス信号ＲＡ［ｋ−１：０］とチップ選択信号（ＣＳ［ｎ−１：０］）は、チップ選択ＭＵＸ部１６３５に伝えられる。
【０１８９】
チップ選択ＭＵＸ部１６３５は、モノランク・モードであるかマルチランクモードであるかを決定する多数個のモード信号ＦＩＤ［ｋ−１：０］に応答し、バッファ部１６３１から伝えられたアドレス信号ＲＡ［ｋ−１：０］とチップ選択信号ＣＳ［ｎ−１：０］とによって、多数個のチップ選択制御信号ＣＳ０Ｄ，ＣＳ１＿ＡＤＤＲ，…，ＣＳｎ−１＿ＡＤＤＲを発する。モード信号ＦＩＤは、インターフェースレイヤ１６３に配置されるヒューズボックス（図示せず）で提供される。ヒューズボックスは、複数個のヒューズを含み、複数個のヒューズが選択的にカッティングされる組み合わせによって、モード信号ＦＩＤが設定される。また、モード信号ＦＩＤは、インターフェースレイヤ１６３内のモードレジスタＭＲＳのような保存手段に保存されるビット情報によって設定される。
【０１９０】
チップ選択ＭＵＸ部１６３５のチップ選択制御信号ＣＳ０Ｄ，ＣＳ１＿ＡＤＤＲ，…，ＣＳｎ−１＿ＡＤＤＲは、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８がモノランクで動作するか、あるいはマルチランクで動作するかを決定する。チップ選択制御信号ＣＳ０Ｄ，ＣＳ１＿ＡＤＤＲ，…，ＣＳｎ−１＿ＡＤＤＲは、貫通電極１６３ｔを介して、各メモリレイヤ１６２，１６４，…，１６６，１６８のチップ選択マッチング部９２２と電気的に連結される。
【０１９１】
マスターデータ入出力部１６３９は、メモリ装置１６０の外部とインターフェースするためのデータ入出力部である。マスターデータ入出力部１６３９は、データ入出力パッドＤＱ［７：０］と連結される。マスターデータ入出力部１６３９は、貫通電極１６４ｔを介して、各メモリレイヤ１６２，１６４，…，１６６，１６８のデータ入出力部９２６と電気的に連結される。
【０１９２】
ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８は、図１０で説明した第１メモリレイヤ９２の構成要素と同じ構成要素を有することができる。すなわち、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８は、チップ選択マッチング部９２２、アドレスデコーダ９２４、メモリセル・アレイ９２５及びデータ入出力部９２６を含んでもよい。
【０１９３】
メモリ装置１６０は、インターフェースレイヤ１６３のバッファ部１６３１で受信されたアドレス信号ＲＡ［ｋ−１：０］とチップ選択信号ＣＳ［ｎ−１：０］との組み合わせによって、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８がモノランクまたはマルチランクで動作しうる。
【０１９４】
図１７Ａないし図１７Ｅは、図１６のメモリ装置１６０のモノランクまたはマルチランクで互換可能なメモリ構造について説明する図面である。
【０１９５】
図１７Ａを参照すれば、メモリ装置１６０は、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８が１つのチップ選択信号ＣＳ０によって選択されるモノランクRank０で動作する。ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８それぞれは、ｋ（ｋは自然数）ビットのロウアドレス信号ＲＡ［ｋ−１：０］の組み合わせ（ＲＡ＃０〜ＲＡ＃ｎ−１）によって選択される。
【０１９６】
図１７Ｂを参照すれば、メモリ装置７０は、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８が、１つのチップ選択信号ＣＳ０によって選択されるモノランクRank０で動作する。ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８それぞれは、２ビットのカラムアドレス信号ＣＡ［１：０］の組み合わせによって選択される。ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８それぞれは、２ビットのカラムアドレス信号ＣＡ［１：０］の組み合わせによって選択されるバンクグループ１７２，１７４，１７６，１７８に区分される。第１バンクグループ１７２は、ＣＡ［１：０］アドレス信号の「００」ビット信号によってアクセスされ、第２バンクグループ１７４は、ＣＡ［１：０］アドレス信号の「０１」ビット信号によってアクセスされ、第３バンクグループ１７６は、ＣＡ［１：０］アドレス信号の「１０」ビット信号によってアクセスされ、第４バンクグループ１７８は、ＣＡ［１：０］アドレス信号の「１１」ビット信号によってアクセスされる。
【０１９７】
図１７Ｃを参照すれば、メモリ装置７０は、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８それぞれが、ｎ個のチップ選択信号ＣＳ［ｎ−１：０］によってそれぞれ選択されるマルチランクRank０，Rank１、…，Rankｎ−２，Rankｎ−１で動作する。第１メモリレイヤ１６２は、ＣＳ０チップ選択信号によってアクセスされるRank０ランクで動作する。第２メモリレイヤ１６４は、ＣＳ１チップ選択信号によってアクセスされるRank１ランクで動作する。第ｎ−２メモリレイヤ１６６は、ＣＳｎ−２チップ選択信号によってアクセスされるRankｎ−２ランクで動作する。第ｎ−１メモリレイヤ１６８は、ＣＳｎ−１チップ選択信号によってアクセスされるRankｎ−１ランクで動作する。
【０１９８】
図１７Ｄを参照すれば、メモリ装置１６０は、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８が、モノランクとマルチランクとで動作する複合的なメモリ構造の第１例を示している。第１メモリレイヤ１６２及び第２メモリレイヤ１６４は、ＣＳ０チップ選択信号に選択され、１ビットのロウアドレス信号ＲＡによって選択的にアクセスされるモノランク、すなわち、Rank０ランクで動作する。残りのメモリレイヤ１６６，１６８は、該当するチップ選択信号によってそれぞれ選択されるマルチランクRankｎ−３，Rankｎ−２で動作する。第ｎ−２メモリレイヤ１６６は、ＣＳｎ−３チップ選択信号によってアクセスされるRankｎ−３ランクで動作し、第ｎ−１メモリレイヤ１６８は、ＣＳｎ−２チップ選択信号によってアクセスされるRankｎ−２ランクで動作する。ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８は、Rank０、…，Rankｎ−３，Rankｎ−２ランクで構成されるマルチランクで動作する。
【０１９９】
図１７Ｅを参照すれば、メモリ装置１６０は、ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８がモノランクとマルチランクとで動作する複合的なメモリ構造の第２例を示している。第１メモリレイヤないし第ｎ−２メモリレイヤ１６２，１６４，…，１６６は、ＣＳ０チップ選択信号に選択され、ｉビットのロウアドレス信号ＲＡ［ｉ−１：０］の組み合わせ（ＲＡ＃０〜ＲＡ＃ｎ−２）によって選択的にアクセスされるモノランク、すなわち、Rank０ランクで動作する。第ｎ−１メモリレイヤ１６８は、ＣＳ１チップ選択信号によってアクセスされるRank１ランクで動作する。ｎ層のメモリレイヤ１６２，１６４，…，１６６，１６８は、Rank０，Rank１ランクで構成されるマルチランクで動作する。
【０２００】
図１８Ａ及び図１８Ｂは、本発明のメモリ装置を含むメモリシステムの第１例について説明する図面である。
【０２０１】
図１８Ａを参照すれば、メモリシステム１８０は、メモリ装置１０と、メモリ装置１０を制御するメモリ・コントローラ１８２とを含む。メモリ装置１０は、先に図２で説明したモノランクまたはデュアルランクで選択的に動作するメモリ装置１０と同一である。メモリシステム１８０は、図２のメモリ装置１０の代わりに、モノランクまたはデュアルランクで選択的に動作する図１０のメモリ装置９０を使用することができる。また、メモリシステム１８０は、図２のメモリ装置１０の代わりに、モノランクまたはマルチランクで互換可能な図７のメモリ装置７０、または図１６のメモリ装置１６０を使用することができる。
【０２０２】
本実施形態では、１つのメモリ装置１０がメモリ・コントローラ１８２と連結されると説明しているが、多数個のメモリ装置１０がメモリ・コントローラ１８２と連結しうる。
【０２０３】
メモリ・コントローラ１８２は、チップ選択信号ＣＳ０，ＣＳ１、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、ロウアドレス・ストローブ信号ＲＡＳ、カラムアドレス・ストローブ信号ＣＡＳ、書き込みイネーブル信号ＷＥなどの多数個のコマンド信号；アドレス信号ＲＡ，ＣＡ；及びデータＤＱ；をメモリ装置１０に提供することができる。
【０２０４】
メモリ・コントローラ１８２は、メモリ装置１０がモノランクで動作することを要求する場合、メモリ・コントローラ１８２は、第１チップ選択信号ＣＳ０とアドレス信号ＲＡとをメモリ装置１０に提供する。メモリ・コントローラ１８２の第１チップ選択信号ＣＳ０は、ソルダボールまたはバンプ１８３と、第１連結手段１８４とを介して、メモリ装置１０内の第１メモリレイヤ１２のバッファ部２１に提供される第１チップ選択信号ＣＳ０と連結される。メモリ・コントローラ１８２のアドレス信号ＲＡは、ソルダボールまたはバンプ１８５と、第２連結手段１８６とを介して、メモリ装置１０内の第１メモリレイヤ１２のバッファ部２１に提供されるアドレス信号ＲＡと連結される。メモリ・コントローラ１８２のデータＤＱは、ソルダボールまたはバンプ１８７と、第２連結手段１８８とを介して、メモリ装置１０内の第１メモリレイヤ１２のデータ入出力部と連結されるデータ入出力パッドＤＱ［７：０］に提供される。
【０２０５】
メモリ装置１０内の第１連結手段１８４及び第２連結手段１８６は、貫通電極、ワイヤボンディング、インターポーズ、配線が形成されたテープ、またはラジオ周波数波または超音波を利用する放射型方式、磁気誘導を利用する誘導カップリング方式、または磁場共振を利用する非放射型方式を利用することができる。
【０２０６】
これにより、メモリ装置１０は、１個のチップ選択信号ＣＳ０によって選択されるモノランクで動作し、第１メモリレイヤ１２と第２メモリレイヤ１４は、アドレス信号ＲＡによって選択的にアクセスされる。
【０２０７】
図１８Ｂは、図１８Ａのメモリシステムを具現した様子を示している。
【０２０８】
図１８Ｂを参照すれば、メモリ・コントローラ１８２から、第１チップ選択信号ＣＳ０と第２チップ選択信号ＣＳ１とを含むコマンド信号、並びにアドレス信号ＲＡ及びデータ信号ＤＱがバスを介して、メモリ装置１０を装着したメモリモジュール１８９に提供される。メモリ・コントローラ１８２の第１チップ選択信号ＣＳ０とアドレス信号ＲＡは、バスラインを介して、メモリ装置１０と連結される。また、メモリ・コントローラ１８２のデータＤＱは、バスラインを介して、メモリ装置１０と連結される。これに反し、メモリ・コントローラ１８２の第２チップ選択信号ＣＳ１は、メモリ装置１０と連結されない。
【０２０９】
図１９Ａ及び図１９Ｂは、本発明のメモリ装置を含むメモリシステムの第２例について説明する図面である。
【０２１０】
図１９Ａを参照すれば、メモリシステム１９０は、メモリ装置１０と、メモリ装置１０を制御するメモリ・コントローラ１９２とを含む。メモリ装置１０は、先に図２で説明したモノランクまたはデュアルランクで選択的に動作するメモリ装置１０と同一である。メモリシステム１９０は、図２のメモリ装置１０の代わりに、モノランクまたはデュアルランクで選択的に動作する図１０のメモリ装置９０を使用することができる。また、メモリシステム１９０は、図２のメモリ装置１０の代わりに、モノランクまたはマルチランクで互換可能な図７のメモリ装置７０または図１６のメモリ装置１６０を使用することができる。
【０２１１】
本実施形態では、１つのメモリ装置１０が、メモリ・コントローラ１９２と連結されると説明しているが、多数個のメモリ装置１０が、メモリ・コントローラ１９２と連結されてもよい。
【０２１２】
メモリ・コントローラ１９２は、チップ選択信号ＣＳ０，ＣＳ１、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、ロウアドレス・ストローブ信号ＲＡＳ、カラムアドレス・ストローブ信号ＣＡＳ、書き込みイネーブル信号ＷＥなどの多数個のコマンド信号；アドレス信号ＲＡ，ＣＡ；及びデータＤＱ；をメモリ装置１０に提供することができる。
【０２１３】
メモリ・コントローラ１９２は、メモリ装置１０がデュアルランクで動作することを要求する場合、メモリ・コントローラ１９２は、第１チップ選択信号ＣＳ０と第２チップ選択信号ＣＳ１とをメモリ装置１０に提供する。メモリ・コントローラ１９２の第１チップ選択信号ＣＳ０は、ソルダボールまたはバンプ１９３と、第１連結手段１９４とを介して、メモリ装置１０内の第１メモリレイヤ１２のバッファ部２１に提供される第１チップ選択信号ＣＳ０と連結される。第２チップ選択信号ＣＳ１は、ソルダボールまたはバンプ１９５と、第１連結手段１９６とを介して、メモリ装置１０内の第１メモリレイヤ１２のバッファ部２１に提供される第２チップ選択信号ＣＳ１と連結される。メモリ・コントローラ１９２のデータＤＱは、ソルダボールまたはバンプ１９７と、第２連結手段１９８とを介して、メモリ装置１０内の第１メモリレイヤ１２のデータ入出力部と連結されるデータ入出力パッドＤＱ［７：０］に提供される。
【０２１４】
メモリ装置１０内の第１連結手段１９４及び第２連結手段１９６は、貫通電極、ワイヤボンディング、インターポーズ、配線が形成されたテープ、またはラジオ周波数波または超音波を利用する放射型方式、磁気誘導を利用する誘導カップリング方式、または磁場共振を利用する非放射型方式を利用することができる。
【０２１５】
これにより、メモリ装置１０は、２個のチップ選択信号ＣＳ０，ＣＳ１によって選択されるデュアルランクで動作し、第１メモリレイヤ１２と第２メモリレイヤ１４は、第１チップ選択信号ＣＳ０と第２チップ選択信号ＣＳ１とによって選択的にアクセスされる。
【０２１６】
図１９Ｂは、図１９Ａのメモリシステムを具現した様子を示している。
図１９Ｂを参照すれば、メモリ・コントローラ１９２から、第１チップ選択信号ＣＳ０と第２チップ選択信号ＣＳ１とを含むコマンド信号、並びにアドレス信号ＲＡ及びデータ信号ＤＱが、バスを介してメモリ装置１０を装着したメモリモジュール１９９に提供される。メモリ・コントローラ１９２の第１チップ選択信号ＣＳ０と第２チップ選択信号ＣＳ１は、バスラインを介して、メモリ装置１０と連結される。また、メモリ・コントローラ１９２のデータＤＱも、バスラインを介してメモリ装置１０と連結される。これに反し、メモリ・コントローラ１９２のアドレス信号ＲＡは、メモリ装置１０と連結されない。
【０２１７】
図２０は、一般的なスレデッド・メモリモジュールについて説明する図面である。
図２０を参照すれば、メモリモジュール２００には、多数個のメモリ装置２０１ないし２０８が装着される。例えば、メモリモジュール２００は、８個のメモリ装置２０１ないし２０８を含む。メモリ装置２０１ないし２０８は、それぞれＤＱバスＤＱ［７：０］を構成するＤＱラインのバンドル（またはＤＱレーン）と連結される。コマンドバス及びアドレスバスＣ／Ａは、メモリ装置２０１ないし２０８に共有される。第１チップ選択信号ＣＳ０は、メモリ装置２０１ないし２０４に提供され、第２チップ選択信号ＣＳ１は、メモリ装置２０５ないし２０８に連結される。
【０２１８】
メモリモジュール２００で、第１チップ選択信号ＣＳ０によって選択されるメモリ装置２０１ないし２０４が、ＤＱバスＤＱ［７：０］を介してデータを入出力し、第２チップ選択信号ＣＳ１によって選択されるメモリ装置２０５ないし２０８が、ＤＱバスＤＱ［７：０］を介してデータを入出力する。
【０２１９】
図２１は、本発明のメモリ装置を含むメモリモジュールの第１例について説明する図面である。
【０２２０】
図２１を参照すれば、メモリモジュール２１０には、多数個のメモリ装置１０ａないし１０ｄが装着される。メモリ装置１０ａないし１０ｄは、それぞれは先に図２で説明したモノランクまたはデュアルランクで選択的に動作するメモリ装置１０と同一である。メモリ装置１０ａないし１０ｄは、それぞれは図６Ａのスレデッドチャンネル構造を含んでもよい。メモリモジュール２１０は、図２のメモリ装置１０の代わりに、モノランクまたはデュアルランクで選択的に動作する図１０のメモリ装置９０を使用することができる。また、メモリモジュール２１０は、図２のメモリ装置１０の代わりに、モノランクまたはマルチランクで互換可能な図７のメモリ装置７０または図１６のメモリ装置１６０を使用することができる。
【０２２１】
メモリモジュール２１０は、例えば、４個のメモリ装置１０ａないし１０ｄを含む。メモリ装置１０ａないし１０ｄは、それぞれは第１メモリレイヤ１２ａないし１２ｄと、第２メモリレイヤ１４ａないし１４ｄとから構成される。第１メモリレイヤ１２ａないし１２ｄは、第１ＤＱバスＤＱ［３：０］に連結され、第２メモリレイヤ１４ａないし１４ｄは、第１ＤＱバスＤＱ［３：０］に連結される。第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１は、メモリ装置１０ａないし１０ｄに提供される。
【０２２２】
メモリモジュール２１０で、第１チップ選択信号ＣＳ０によって選択される第１メモリレイヤ１２ａないし１２ｄが、第１ＤＱバスＤＱ［３：０］を介してデータを入出力し、第２チップ選択信号ＣＳ１によって選択される第２メモリレイヤ１４ａないし１４ｄが、第２ＤＱバスＤＱ［７：４］を介して、データを入出力する。メモリモジュール２１０は、図２０のスレデッド・メモリモジュール２００と同じ機能を有し、最小伝送単位データサイズを３２ビットに減らすことができる。これにより、メモリモジュール２１０は、グラフィック・システムのような小さい伝送データ単位を要求するシステムに適する。
【０２２３】
図２２は、一般的なデュアルランク・メモリモジュールについて説明する図面である。
図２２を参照すれば、第１メモリモジュール２２０ａには、多数個のメモリ装置２２１ａないし２２８ａが装着される。第２メモリモジュール２２０ｂには、多数個のメモリ装置２２１ｂないし２２８ｂが装着される。例えば、第１メモリモジュール２２０ａ及び第２メモリモジュール２２０ｂは、８個のメモリ装置２２１ａないし２２８ａ，２２１ｂないし２２８ｂを含む。
【０２２４】
第１メモリモジュール２２０ａのメモリ装置２２１ａないし２２８ａは、それぞれＤＱバスＤＱ［７：０］に連結される。第２メモリモジュール２２０ｂのメモリ装置２２１ｂないし２２８ｂも、それぞれＤＱバスＤＱ［７：０］に連結される。コマンドバス及びアドレスバスＣ／Ａは、第１メモリモジュール２２０ａ及び第２メモリモジュール２２０ｂのメモリ装置２２１ａないし２２８ａ，２２１ｂないし２２８ｂに共有される。第１チップ選択信号ＣＳ０は、第１メモリモジュール２２０ａのメモリ装置２２１ａないし２２８ａに連結され、第２チップ選択信号ＣＳ１は、第２メモリモジュール２２０ｂのメモリ装置２２１ｂないし２２８ｂに連結される。
【０２２５】
第１チップ選択信号ＣＳ０によって選択される第１メモリモジュール２２０ａのメモリ装置２２１ａないし２２８ａが、それぞれＤＱバスＤＱ［７：０］を介してデータを入出力し、第２チップ選択信号ＣＳ１によって選択される第２メモリモジュール２２０ｂのメモリ装置２２１ｂないし２２８ｂが、それぞれＤＱバスＤＱ［７：０］を介してデータを入出力する。
【０２２６】
図２３は、本発明のメモリ装置を含むメモリモジュールの第２例について説明する図面である。
【０２２７】
図２３を参照すれば、メモリモジュール２３０には、多数個のメモリ装置１０ａないし１０ｈが装着される。メモリ装置１０ａないし１０ｈは、それぞれ図２で説明したモノランクまたはデュアルランクで選択的に動作するメモリ装置１０と同一である。メモリ装置１０ａないし１０ｈは、それぞれ図５Ａのシングルチャンネル構造を含んでもよい。メモリモジュール２３０は、図２のメモリ装置１０の代わりに、モノランクまたはデュアルランクで選択的に動作する図１０のメモリ装置９０を使用することができる。また、メモリモジュール２３０は、図２のメモリ装置１０の代わりに、モノランクまたはマルチランクで互換可能な図７のメモリ装置７０または図１６のメモリ装置１６０を使用することができる。
【０２２８】
メモリモジュール２３０は、例えば、８個のメモリ装置１０ａないし１０ｈを含む。メモリ装置１０ａないし１０ｈは、それぞれは第１メモリレイヤ１２ａないし１２ｈと、第２メモリレイヤ１４ａないし１４ｈとから構成される。第１メモリレイヤ１２ａないし１２ｈは、ＤＱバスＤＱ［７：０］に連結され、第２メモリレイヤ１４ａないし１４ｄも、ＤＱバスＤＱ［７：０］に連結される。第１チップ選択信号ＣＳ０及び第２チップ選択信号ＣＳ１は、メモリ装置１０ａないし１０ｈに提供される。
【０２２９】
メモリモジュール２３０で、第１チップ選択信号ＣＳ０によって選択される第１メモリレイヤ１２ａないし１２ｈが、ＤＱバスＤＱ［７：０］を介してデータを入出力し、第２チップ選択信号ＣＳ１によって選択される第２メモリレイヤ１４ａないし１４ｈが、ＤＱバスＤＱ［７：０］を介してデータを入出力する。メモリモジュール２３０は、図２２のデュアルランク・メモリモジュール２２０ｂと同じ機能を有し、最小伝送単位データサイズを３２ビットに減らすことができる。これにより、メモリモジュール２３０は、データ・バンド幅喪失区間なしに、向上したデータ・バンド幅を有する。
【０２３０】
本発明は、図面に図示された実施形態を参考にして説明したが、これは例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
【符号の説明】
【０２３１】
１０    メモリ装置
１１    印刷回路基板
１１ｓ    ソルダボール
１２    第１メモリチップ
１２ｂ    バンプ
１２ｔ，１４ｔ    ＴＳＶ
１４    第２メモリチップ
１４ｂ    マイクロバンプ
２１    バッファ部
２１１    第１バッファ
２１２ａ，２１３ａ    出力信号ライン
２１２ｂ，２１３ｂ    信号ライン
２１１ｔ，２１２ｔ，２１３ｔ，２７ｔ    貫通電極
２１２    第２バッファ
２１３    第３バッファ
２２，２２ｂ    アドレス制御部
２３    コマンドデコーダ
２４    アドレスデコーダ
２５    メモリセル・アレイ
２６，２６ｂ    データ入出力部
２７ａ，２７ｂ    データ入出力ライン
３１０，３２０，３３０，３４０    コンビネーションロジック部
311, 312, 313, 321, 322, 323, 331, 332, 333, 334, 341, 342, 343, 344    バッファ
【図１Ａ】
2013025806.tif 000003
【図１Ｂ】
2013025806.tif 000004
【図２】
2013025806.tif 000005
【図３】
2013025806.tif 000006
【図４Ａ】
2013025806.tif 000007
【図５Ａ】
2013025806.tif 000008
【図６Ａ】
2013025806.tif 000009
【図７】
2013025806.tif 000010
【図８Ａ】
2013025806.tif 000011
【図８Ｂ】
2013025806.tif 000012
【図８Ｃ】
2013025806.tif 000013
【図８Ｄ】
2013025806.tif 000014
【図８Ｅ】
2013025806.tif 000015
【図９Ａ】
2013025806.tif 000016
【図９Ｂ】
2013025806.tif 000017
【図１０】
2013025806.tif 000018
【図１１】
2013025806.tif 000019
【図１２】
2013025806.tif 000020
【図１３】
2013025806.tif 000021
【図１４】
2013025806.tif 000022
【図１５】
2013025806.tif 000023
【図１６】
2013025806.tif 000024
【図１７Ａ】
2013025806.tif 000025
【図１７Ｂ】
2013025806.tif 000026
【図１７Ｃ】
2013025806.tif 000027
【図１７Ｄ】
2013025806.tif 000028
【図１７Ｅ】
2013025806.tif 000029
【図１８Ａ】
2013025806.tif 000030
【図１８Ｂ】
2013025806.tif 000031
【図１９Ａ】
2013025806.tif 000032
【図１９Ｂ】
2013025806.tif 000033
【図２０】
2013025806.tif 000034
【図２１】
2013025806.tif 000035
【図２２】
2013025806.tif 000036
【図２３】
2013025806.tif 000037
【図４Ｂ】
2013025806.tif 000038
【図５Ｂ】
2013025806.tif 000039
【図６Ｂ】
2013025806.tif 000040