(57)【要約】【課題】ＬＶＳ検証においてチップの一部にレイアウトの変更が発生した場合にレイアウト検証処理の負担を軽減すること。【解決手段】レイアウト検証装置は、半導体集積回路のレイアウトを検証するものであり、論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第１のレイアウトデータと、を記憶する記憶部と、回路情報と第１のレイアウトデータとの比較検証においてエラーとなったことに起因して、当該第１のレイアウトデータのレイアウト領域が修正された第２のレイアウトデータを記憶部に格納する格納部と、記憶部を参照し、第１のレイアウトデータと第２のレイアウトデータとに基づいて、修正されたレイアウト領域である修正レイアウト領域を抽出する修正領域抽出部と、修正レイアウト領域と回路情報とを用いて再度の比較検証を行う比較検証部と、を備える。【選択図】図１
2013109545.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウトを検証するレイアウト検証装置であって、
論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第１のレイアウトデータと、を記憶する記憶部と、
前記回路情報と前記第１のレイアウトデータとの比較検証においてエラーとなったことに起因して、当該第１のレイアウトデータのレイアウト領域が修正された第２のレイアウトデータを前記記憶部に格納する格納部と、
前記記憶部を参照し、前記第１のレイアウトデータと前記第２のレイアウトデータとに基づいて、前記修正されたレイアウト領域である修正レイアウト領域を抽出する修正領域抽出部と、
前記修正レイアウト領域と前記回路情報とを用いて再度の比較検証を行う比較検証部と、
を備えるレイアウト検証装置。
【請求項２】
前記修正領域抽出部は、
前記第１のレイアウトデータと前記第２のレイアウトデータとの間のレイアウト領域の差分領域を特定し、
当該差分領域と電気的に関係する領域を前記修正レイアウト領域として抽出する
ことを特徴とする請求項１に記載のレイアウト検証装置。
【請求項３】
前記第１のレイアウトデータに含まれるレイアウト領域と接続関係とを対応付けた対応付情報を生成し、前記記憶部へ格納する対応付情報生成部をさらに備え、
前記修正領域抽出部は、
前記差分領域に基づいて前記対応付情報の中から前記修正レイアウト領域を抽出する
ことを特徴とする請求項２に記載のレイアウト検証装置。
【請求項４】
前記対応付情報生成部は、
前記第１のレイアウトデータの比較検証時に、前記対応付情報を生成する
ことを特徴とする請求項３に記載のレイアウト検証装置。
【請求項５】
前記対応付情報生成部は、
前記再度の比較検証によりエラーとなった場合に、前記対応付情報のうち前記修正レイアウト領域における対応付けを更新する
ことを特徴とする請求項３又は４に記載のレイアウト検証装置。
【請求項６】
前記対応付情報生成部は、
前記第１のレイアウトデータの比較検証時に生成される当該第１のレイアウトデータに含まれる素子情報を含めて前記対応付情報を生成し、
前記修正領域抽出部は、
前記対応付情報の中から前記修正レイアウト領域と対応付けられた接続関係を特定し、当該特定された接続関係を含む素子情報を選択し、
前記回路情報の中から当該選択された素子情報に対応する素子情報を抽出し、
前記比較検証部は、
前記修正レイアウト領域から、前記第２のレイアウトデータにおける修正後の素子情報を生成し、
前記修正後の素子情報と前記抽出された素子情報とを照合することにより前記再度の比較検証を行う
ことを特徴とする請求項３乃至５のいずれか１項に記載のレイアウト検証装置。
【請求項７】
前記修正領域抽出部は、
前記第２のレイアウトデータの中から前記特定された差分領域と隣接する隣接領域を特定し、
当該隣接領域と二次元座標上で配置された領域が重なる重複領域を特定し、
当該隣接領域及び当該重複領域を前記修正レイアウト領域として抽出する
ことを特徴とする請求項２に記載のレイアウト検証装置。
【請求項８】
前記比較検証部は、
前記修正レイアウト領域からゲートレベルの接続情報を復元し、当該ゲートレベルの接続情報を素子レベルの素子情報へ変換して修正後の素子情報を生成し、
前記修正後の素子情報と前記回路情報に含まれる素子情報とを照合することにより前記再度の比較検証を行う
ことを特徴とする請求項７に記載のレイアウト検証装置。
【請求項９】
前記第１のレイアウトデータは、前記修正が複数回行われた場合において前記第２のレイアウトデータの直前に修正されたものである
ことを特徴とする請求項１乃至８のいずれか１項に記載のレイアウト検証装置。
【請求項１０】
半導体集積回路のレイアウトを検証するレイアウト検証方法であって、
論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第１のレイアウトデータとを比較検証し、
前記比較検証の結果エラーとなったことに起因して、当該第１のレイアウトデータのレイアウト領域が修正された第２のレイアウトデータを受け付け、
前記第１のレイアウトデータと前記第２のレイアウトデータとに基づいて、前記修正されたレイアウト領域である修正レイアウト領域を抽出し、
前記修正レイアウト領域と前記回路情報とを用いて再度の比較検証を行う
レイアウト検証方法。
【請求項１１】
論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第１のレイアウトデータと、を記憶する記憶部を備えるコンピュータに、半導体集積回路のレイアウトを検証する処理を実行させるレイアウト検証プログラムであって、
前記記憶部に記憶された前記回路情報と、前記第１のレイアウトデータとを比較検証する処理と、
前記比較検証の結果エラーとなったことに起因して、前記第１のレイアウトデータのレイアウト領域が修正された第２のレイアウトデータを前記記憶部に格納する格納処理と、
前記記憶部を参照し、前記第１のレイアウトデータと前記第２のレイアウトデータとに基づいて、前記修正されたレイアウト領域である修正レイアウト領域を抽出する修正領域抽出処理と、
前記修正レイアウト領域と前記回路情報とを用いて再度の比較検証を行う再検証処理と、
を前記コンピュータに実行させるレイアウト検証プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レイアウト検証装置、方法及びプログラムに関し、特に、半導体集積回路のレイアウトを検証するレイアウト検証装置、方法及びプログラムに関する。
【背景技術】
【０００２】
近年、半導体集積回路（以降、「ＬＳＩ」（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）と称す。）の微細化や大規模化に伴い、レイアウトデータ情報と回路情報の比較検証（以降、「ＬＶＳ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）検証」と称す。）において、検証対象となるレイアウトデータが大量になっている。そのため、ＬＳＩのＬＶＳ検証に長時間を要するようになった。また、ＬＶＳ検証は製品開発の中でコスト及び納期に影響が大きい。よって、ＬＳＩの早期の市場投入のためにＬＶＳ検証時間を短くする必要性が高まってきた。
【０００３】
さらに、一般的にレイアウト検証後にエラーや変更が発生した場合、レイアウト修正を行い、再度ＬＶＳ検証を実行するという過程を繰り返す必要がある。そのため、ＬＳＩのＬＶＳ検証にかかる時間は増大している。特にＬＶＳ検証において、レイアウト上のレイアウト層やレイアウト層の構成から素子の認識と電位的接続情報を抽出するために等電位追跡を行う必要がある。これに実行時間を要しているため、検証時間を短くする必要性が高まってきた。
【０００４】
特許文献１は、多層構造の半導体装置を製造する製造プロセスに基づいて、複数層のレイアウトデータを検証するレイアウト検証処理のプロセスを適宜変更し、レイアウト検証処理の負担を軽減し、レイアウトデータの品質を向上させる半導体集積回路のレイアウト作成装置及びレイアウト作成方法を目的としている。
【０００５】
以下では、多層構造の半導体装置の製造において、層毎に作成するレイアウトデータのうち、隣接する２つの層のレイアウトデータに対してＬＶＬ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ  Ｌａｙｏｕｔ）によるレイアウト検証処理を実行し、レイアウト検証後のレイアウトデータに対してＤＲＣ（Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋｉｎｇ）及びＬＶＳによるレイアウト検証処理を実行し、これらのレイアウト検証処理を複数の層毎に分割して実行する場合について、図２３を用いて説明する。
【０００６】
図２３は、特許文献１にかかるレイアウト作成装置９２の構成例を示すブロック図である。レイアウト作成装置９２は、論理回路図設計部９３と、レイアウトデータ作成部９４と、レイアウトデータ検証部９５と、検証プロセス設定部９８と、データ入出力部９９と、を備える。
【０００７】
また、レイアウト作成装置９２の外部には、ＬＶＬ検証部（層間レイアウト検証部）９００と、マスク作成データ作成部９１０と、フォトマスク製造装置９２０と、半導体装置製造装置９３０と、を備える。ＬＶＬ検証部９００は、隣接する２つの層のレイアウトデータ間のＬＶＬを実行する。マスク作成データ作成部９１０は、レイアウトデータからフォトマスク製造用のマスク作成データを作成する。フォトマスク製造装置９２０は、ＬＶＬを実行後の各層のマスク作成データに基づいて各層のフォトマスクを製造する。半導体装置製造装置９３０は、製造された各層のフォトマスクに基づいて半導体装置を製造する。
【０００８】
論理回路図設計部９３は、半導体集積回路仕様情報９１に基づいて論理回路図を設計する。レイアウトデータ作成部９４は、論理回路図設計部９３により設計された論理回路図の情報に基づいてレイアウトデータを作成する。また、レイアウトデータ検証部９５は、ＬＶＳ検証部（論理接続検証部）９６及びＤＲＣ検証部（デザインルール検証部）９７を備える。
【０００９】
ＬＶＳ検証部９６は、ＬＶＳを実行し、レイアウトデータからゲートレベルの接続情報を復元し、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した後、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否かを照合確認する。
【００１０】
ＤＲＣ検証部９７は、ＤＲＣを実行し、レイアウトデータから検証すべき図形の幅、２つの図形間の距離、およびある図形が他の図形の内部に包含される場合の規格値（許容最小・最大間隔値）等のデザインルールを認識し、レイアウトデータの図形の幅やスペースがデザインルールを満たしているか否かを判定する。
【００１１】
検証プロセス設定部９８は、多層構造の半導体装置をチップ化する際の製造プロセスに基づいて、ＬＶＳ検証部９６、ＤＲＣ検証部９７及びＬＶＬ検証部９００において実行される検証処理のプロセスを設定する機能を有する。また、検証プロセス設定部９８は、その設定情報をＬＶＳ検証部９６、ＤＲＣ検証部９７及びＬＶＬ検証部９００に設定する機能を有する。例えば、検証プロセス設定部９８は、検証処理の対象となる複数の層毎のレイアウトデータを分割する層を設定する。そして、検証プロセス設定部９８は、当該分割した層に応じて検証処理のプロセスを設定する。また、検証プロセス設定部９８は、検証処理のプロセス中に抽出されるエラー箇所レポートの出力タイミング等を設定する。
【００１２】
ＬＶＬ検証部９００は、隣接する２つの層のレイアウトデータ間のＬＶＬを実行した際に、エラー箇所を抽出した場合は、そのエラー箇所レポートをデータ入出力部９９に出力する。データ入出力部９９は、レイアウトデータ作成部９４から入力されるレイアウトデータをＬＶＬ検証部９００に出力し、ＬＶＬ検証部９００から入力されるエラー箇所レポートをレイアウトデータ作成部９４に出力する入出力処理を実行する。
【００１３】
特許文献２〜５には、半導体集積回路のレイアウト設計の検証方法等に関する技術が開示されている。特許文献２にかかる検証方法は、既存の検証済みのレイアウト・ネットリストを切り貼りして新規ブロックの検証を行うものである。特許文献３にかかるレイアウト作成装置は、ＬＶＳでの情報を元にＤＲＣで部分的な擬似エラーを消す（特殊基準を用いる）ものである。特許文献４にかかる設計検証装置は、論理回路とレイアウトとの比較時に、クロスリファレンス情報を生成し、最適な論理回路とレイアウトの対応情報の検索等を容易にするためのものである。特許文献５にかかるレイアウト検証方法は、ＬＶＬで差が出た周辺領域のみのＤＲＣを実行するものである。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００９−１４６０５４号公報
【特許文献２】特開平４−０７６９４０号公報
【特許文献３】特開２００８−００９９６４号公報
【特許文献４】特開２００４−１０２７７２号公報
【特許文献５】特開２００３−３３７８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ここで、図２４は、特許文献１にかかるレイアウト作成装置９２において実行されるレイアウトデータ作成処理の流れを示すフローチャートである。図２４では、ステップＳ９０８（又はステップＳ９０５）においてエラー有と判定された場合、エラー箇所をレポートし（ステップＳ９０６）、レイアウトを修正する（ステップＳ９０７）。そして、ステップＳ９０３に戻って実行を繰り返す。このとき、ステップＳ９０８において再度、レイアウトの各層に対して素子および素子間の接続情報を抽出している。
【００１６】
そのため、上述した特許文献１には、ＬＶＳ検証においてチップの一部変更が発生した場合にレイアウト検証処理の負担が軽減できないという問題点がある。その理由は、層毎のレイアウトデータから素子および素子間の接続情報を抽出しているため、レイアウトデータに素子の追加もしくは削除や、接続の追加もしくは削除が行われた場合には、再度全ての層毎のレイアウトデータからの素子および素子間の接続情報を抽出しなおさなければならないためである。
【００１７】
尚、特許文献２では、既存の検証済みブロックが存在していなければならない。特許文献３は、回路特性情報を基にしたＤＲＣへのフィードバックである。特許文献４は、ＬＰＥ制御のための技術である。特許文献５は、ＬＶＳを網羅していない。よって、特許文献２〜５では、上述した問題点を解決することはできない。
【課題を解決するための手段】
【００１８】
本発明の第１の態様にかかるレイアウト検証装置は、
半導体集積回路のレイアウトを検証するレイアウト検証装置であって、
論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第１のレイアウトデータと、を記憶する記憶部と、
前記回路情報と前記第１のレイアウトデータとの比較検証においてエラーとなったことに起因して、当該第１のレイアウトデータのレイアウト領域が修正された第２のレイアウトデータを前記記憶部に格納する格納部と、
前記記憶部を参照し、前記第１のレイアウトデータと前記第２のレイアウトデータとに基づいて、前記修正されたレイアウト領域である修正レイアウト領域を抽出する修正領域抽出部と、
前記修正レイアウト領域と前記回路情報とを用いて再度の比較検証を行う比較検証部と、
を備える。
【００１９】
本発明の第２の態様にかかるレイアウト検証方法は、
半導体集積回路のレイアウトを検証するレイアウト検証方法であって、
論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第１のレイアウトデータとを比較検証し、
前記比較検証の結果エラーとなったことに起因して、当該第１のレイアウトデータのレイアウト領域が修正された第２のレイアウトデータを受け付け、
前記第１のレイアウトデータと前記第２のレイアウトデータとに基づいて、前記修正されたレイアウト領域である修正レイアウト領域を抽出し、
前記修正レイアウト領域と前記回路情報とを用いて再度の比較検証を行う。
【００２０】
本発明の第３の態様にかかるレイアウト検証プログラムは、
論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第１のレイアウトデータと、を記憶する記憶部を備えるコンピュータに、半導体集積回路のレイアウトを検証する処理を実行させるレイアウト検証プログラムであって、
前記記憶部に記憶された前記回路情報と、前記第１のレイアウトデータとを比較検証する処理と、
前記比較検証の結果エラーとなったことに起因して、前記第１のレイアウトデータのレイアウト領域が修正された第２のレイアウトデータを前記記憶部に格納する格納処理と、
前記記憶部を参照し、前記第１のレイアウトデータと前記第２のレイアウトデータとに基づいて、前記修正されたレイアウト領域である修正レイアウト領域を抽出する修正領域抽出処理と、
前記修正レイアウト領域と前記回路情報とを用いて再度の比較検証を行う再検証処理と、
を前記コンピュータに実行させる。
【００２１】
本発明の第１乃至第３の態様により、再度の比較検証において本来は、第２のレイアウトデータ全体と回路情報との比較検証が必要であるところ、第２のレイアウトデータのうち抽出された修正レイアウト領域のみを比較検証の対象とするため、比較検証処理時間を短縮することができる。
【発明の効果】
【００２２】
本発明により、ＬＶＳ検証においてチップの一部にレイアウトの変更が発生した場合にレイアウト検証処理の負担を軽減するためのレイアウト検証装置、方法及びプログラムを提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１にかかるレイアウト検証装置の構成を示すブロック図である。
【図２】本発明の実施の形態１にかかるレイアウト検証処理の流れを示すフローチャートである。
【図３】本発明の実施の形態１による比較検証対象を概念的に説明する図である。
【図４】本発明の実施の形態１によるレイアウト検証装置のハードウェア構成の例を示すブロック図である。
【図５】本発明の実施の形態２にかかるレイアウト作成装置を含むシステム構成を示すブロック図である。
【図６】本発明の実施の形態２にかかるレイアウト作成処理の流れを示すフローチャートである。
【図７】本発明の実施の形態２にかかるＬＶＳの実行処理の流れを示すフローチャートである。
【図８】本発明の実施の形態２にかかる回路情報の例を示す図である。
【図９】本発明の実施の形態２にかかるレイアウト作成装置により作成された初回（修正前）のレイアウトデータの模式図である。
【図１０】本発明の実施の形態２にかかる初回レイアウトデータに基づいて生成される対応テーブルの例を示す図である。
【図１１】本発明の実施の形態２にかかる初回レイアウトデータがＬＶＳでエラーとなったことにより修正された修正後のレイアウトデータの模式図である。
【図１２】本発明の実施の形態２にかかる修正前と修正後のレイアウトデータの差分領域の模式図である。
【図１３】本発明の実施の形態２にかかる修正レイアウト領域の模式図である。
【図１４】本発明の実施の形態２にかかる比較検証対象を概念的に示す図である。
【図１５】本発明の実施の形態３にかかるレイアウト作成装置を含むシステム構成を示すブロック図である。
【図１６】本発明の実施の形態３にかかるＬＶＳの実行処理の流れを示すフローチャートである。
【図１７】本発明の実施の形態３にかかる初回レイアウトデータに基づいて生成される対応テーブルの例を示す図である。
【図１８】本発明の実施の形態３にかかる絞り込み後の回路情報の例を示す図である。
【図１９】本発明の実施の形態３にかかる比較検証対象を概念的に示す図である。
【図２０】本発明の実施の形態４にかかるレイアウト作成装置を含むシステム構成を示すブロック図である。
【図２１】本発明の実施の形態４にかかるＬＶＳの実行処理の流れを示すフローチャートである。
【図２２】本発明の実施の形態４にかかる比較検証対象を概念的に示す図である。
【図２３】関連技術にかかるレイアウト作成装置の構成を示すブロック図である。
【図２４】関連技術にかかるレイアウト作成処理の流れを示すフローチャートである。
【図２５】関連技術にかかる比較検証対象を概念的に説明する図である。
【発明を実施するための形態】
【００２４】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００２５】
＜発明の実施の形態１＞
図１は、本発明の実施の形態１にかかるレイアウト検証装置１００の構成を示すブロック図である。レイアウト検証装置１００は、半導体集積回路のレイアウトを検証するための装置である。レイアウト検証装置１００は、記憶部１１０と、格納部１２０と、修正領域抽出部１３０と、比較検証部１４０とを備える。
【００２６】
記憶部１１０は、回路情報１１１と、第１レイアウトデータ１１２と、第２レイアウトデータ１１３とを記憶する。記憶部１１０は、例えば、不揮発性の記憶装置である。回路情報１１１は、論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報１１４を含む。第１レイアウトデータ１１２は、回路情報１１１に基づき複数層のレイアウト領域が設計された情報である。第２レイアウトデータ１１３は、回路情報１１１と第１のレイアウトデータ１１２との比較検証においてエラーとなったことに起因して、第１のレイアウトデータ１１２のレイアウト領域が修正された修正後のレイアウトデータである。そのため、第２レイアウトデータ１１３は、予め記憶部１１０に記憶されているものではない。
【００２７】
格納部１２０は、第２レイアウトデータ１１３を記憶部１１０に格納する。修正領域抽出部１３０は、記憶部１１０を参照し、第１レイアウトデータ１１２と第２レイアウトデータ１１３とに基づいて、修正されたレイアウト領域である修正レイアウト領域を抽出する。比較検証部１４０は、修正レイアウト領域と回路情報１１１とを用いて再度の比較検証を行う。
【００２８】
図２は、本発明の実施の形態１にかかるレイアウト検証処理の流れを示すフローチャートである。まず、比較検証部１４０は、記憶部１１０を参照し、回路情報１１１と第１レイアウトデータ１１２とを比較検証する（ステップＳ１０１）。尚、ステップＳ１０１は、レイアウト検証装置１００の外部で実行しても構わない。そして、ステップＳ１０１の比較検証の結果エラーとなったことに起因して、ユーザにより当該第１のレイアウトデータのレイアウト領域が修正される。尚、ステップＳ１０１の比較検証処理及びその修正処理は、レイアウト検証装置１００の外部で実行しても構わない。また、当該修正処理は、ユーザが比較検証結果に応じて回路情報１１１に基づいて、第１レイアウトデータ１１２にレイアウトデータに素子の追加もしくは削除又は接続の追加もしくは削除が行われるものとする。つまり、修正処理によりレイアウト領域の範囲や位置等の修正がされるものとする。
【００２９】
次に、格納部１２０は、第２レイアウトデータ１１３を受け付けて格納する（ステップＳ１０２）。例えば、格納部１２０は、外部から修正済みの第２レイアウトデータ１１３を受け付けて、記憶部１１０に格納する。
【００３０】
次に、修正領域抽出部１３０は、第１のレイアウトデータ１１２と第２のレイアウトデータ１１３とに基づいて、修正されたレイアウト領域である修正レイアウト領域を抽出する（ステップＳ１０３）。その後、比較検証部１４０は、修正レイアウト領域と回路情報１１１とを用いて再度の比較検証を行う（ステップＳ１０４）。
【００３１】
ここで、上述した特許文献１と本発明の実施の形態１とにおける比較検証対象の違いについて概念的に説明する。図２５は、特許文献１にかかる比較検証対象を概念的に説明する図である。レイアウトデータＬは、第１レイアウトデータ１１２に対して修正された修正領域ＬＡ０を含み、第２レイアウトデータ１１３に相当する。修正領域ＬＡ０は、回路情報１１１と第１レイアウトデータ１１２との比較検証結果、エラーとなったことにより修正されたレイアウト領域を示す。図２５では、特許文献１においては、レイアウトデータＬ全体のうち修正領域ＬＡ０が一部であっても、常に回路情報Ｃ全体と比較検証を行うことを示す。
【００３２】
図３は、本発明の実施の形態１による比較検証対象を概念的に説明する図である。本発明の実施の形態１では、レイアウトデータＬの中から、少なくとも修正領域ＬＡ０を含むような抽出領域ＬＡ１を抽出し、レイアウトデータＬ全体のうち一部である抽出領域ＬＡ１と回路情報Ｃ全体とを再度の比較検証の対象とする。そのため、本発明の実施の形態１では、特許文献１に比べて再度の比較検証対象のレイアウトデータが絞り込まれており、比較検証部１４０における再度の比較検証処理の計算量を削減し、比較検証処理時間を短縮することができる。
【００３３】
そのため、本発明の実施の形態１にかかるレイアウト検証装置１００により、ＬＶＳ検証においてチップの一部にレイアウトの変更が発生した場合にレイアウト検証処理の負担を軽減することができる。
【００３４】
図４は、本発明の実施の形態１によるレイアウト検証装置１００のハードウェア構成の例を示すブロック図である。レイアウト検証装置１００は、例えば、汎用的なコンピュータシステムにより実現可能である。レイアウト検証装置１００は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１０１等の制御装置と、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０２及びＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１０３等のメモリと、通信部１０４と、ＨＤＤ１０５とを備えるものである。レイアウト検証装置１００は、その他図示しない構成として、キーボードやマウス等の入力装置やディスプレイ等の表示装置を備える。通信部１０４は、ネットワークを介して外部とのデータの送受信を行うインタフェースである。
【００３５】
ＨＤＤ１０５は、ＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）（不図示）と、レイアウト検証プログラム１０６と、回路情報１０７と、レイアウトデータ１０８とが記憶されている。レイアウト検証プログラム１０６は、本発明の実施の形態１にかかるレイアウト検証処理が実装されたコンピュータプログラムである。回路情報１０７は、図１の回路情報１１１に相当し、レイアウトデータ１０８は、図１の第１レイアウトデータ１１２及び第２レイアウトデータ１１３に相当する。
【００３６】
ＣＰＵ１０１は、レイアウト検証装置１００における各種処理、ＲＡＭ１０２、ＲＯＭ１０３、通信部１０４及びＨＤＤ１０５へのアクセス等を制御する。レイアウト検証装置１００は、ＣＰＵ１０１がＨＤＤ１０５に記憶されたＯＳ及びレイアウト検証プログラム１０６を読み込み、実行する。これにより、レイアウト検証装置１００は、本発明の実施の形態１にかかるレイアウト検証処理を実現する。
【００３７】
＜発明の実施の形態２＞
図５は、本発明の実施の形態２にかかるレイアウト作成装置３００を含むシステム構成を示すブロック図である。図５には、記憶装置２００と、レイアウト作成装置３００と、マスク作成データ作成部３７０と、フォトマスク製造装置３８０と、半導体装置製造装置３９０とが含まれる。
【００３８】
記憶装置２００は、レイアウト作成装置３００に対する入出力データを記憶する記憶装置である。具体的には、記憶装置２００は、半導体集積回路仕様情報２１０と、回路情報２２０と、修正前レイアウトデータ２３０と、修正後レイアウトデータ２４０と、対応テーブル２５０と、ＬＶＳ用制御ファイル２６０とを記憶する。
【００３９】
半導体集積回路仕様情報２１０は、製造しようとする半導体装置の動作仕様を記述した情報である。回路情報２２０は、回路情報１１１の一例であり、複数の素子情報を含むものである。素子情報は、素子の識別情報である素子ＩＤ、ドレイン、ゲート及びソースの各端子に接続される接続情報名（ネット名）並びに当該素子の種別を含む情報である。尚、回路情報２２０に含まれる情報はこれに限定されない。
【００４０】
修正前レイアウトデータ２３０は、第１レイアウトデータ１１２の一例であり、半導体集積回路仕様情報２１０を入力としてレイアウト作成装置３００によって作成されたレイアウトデータのうち、初回に作成されたレイアウトデータを示す。ここで、レイアウトデータの作成は、一般的に、ユーザにとって難易度が高い。そのため、ユーザが回路情報２２０に基づいて素子の配置等を行ったとしても、初回に作成されたレイアウトデータに誤りが含まれることが多い。つまり、修正前レイアウトデータ２３０には、回路情報２２０との乖離があり、後述するＬＶＳ検証においてエラーとなるものとする。
【００４１】
修正後レイアウトデータ２４０は、第２レイアウトデータ１１３の一例であり、回路情報２２０と修正前レイアウトデータ２３０とのＬＶＳ検証においてエラーとなった後に、ユーザにより修正前レイアウトデータ２３０のレイアウト領域が修正された修正後のレイアウトデータである。つまり、修正後レイアウトデータ２４０は、修正前レイアウトデータ２３０に素子の追加もしくは削除又は接続の追加もしくは削除が行われるものとする。つまり、当該修正によりレイアウト領域の範囲や位置等の修正がされるものとする。尚、一回で修正が完了するとは限らないため、修正後レイアウトデータ２４０は、修正前レイアウトデータ２３０から複数回の修正が行われた後のデータであってもよい。さらに、修正前レイアウトデータ２３０自体が、初回のレイアウトデータから何回かの修正後のレイアウトデータであっても構わない。
【００４２】
対応テーブル２５０は、修正前レイアウトデータ２３０に含まれるレイアウト領域と接続関係とを対応付けた対応付情報である。対応テーブル２５０は、例えば、レイアウト領域の種別、識別情報、所属する層及び配置された座標と、当該レイアウト領域が構成する接続情報とを対応付けたもののリストである。尚、対応テーブル２５０に含まれる情報はこれに限定されない。
【００４３】
ＬＶＳ用制御ファイル２６０は、ＬＶＳ検証部３４２の動作を制御する情報である。ＬＶＳ用制御ファイル２６０には、レイアウト層からの素子定義および接続定義が規定されている。
【００４４】
レイアウト作成装置３００は、半導体集積回路仕様情報２１０を入力としてレイアウトデータを生成し、その検証を行う。マスク作成データ作成部３７０は、レイアウト作成装置３００により検証済みのレイアウトデータを入力し、レイアウトデータからフォトマスク製造用のマスク作成データを作成し、フォトマスク製造装置３８０にフォトマスク製造用マスク作成データを出力する。フォトマスク製造装置３８０は、フォトマスク製造用マスク作成データをマスク作成データ作成部３７０より入力し、マスク作成データからフォトマスクを製造し、半導体装置製造装置３９０にフォトマスクを出力する。半導体装置製造装置３９０は、フォトマスクをフォトマスク製造装置３８０より入力し、フォトマスクを使って半導体装置を製造し、半導体装置を出力する。尚、マスク作成データ作成部３７０、フォトマスク製造装置３８０及び半導体装置製造装置３９０は、上述した図２３のマスク作成データ作成部９１０、フォトマスク製造装置９２０及び半導体装置製造装置９３０と同等のものを用いても構わない。
【００４５】
レイアウト作成装置３００は、論理回路図設計部３１０と、レイアウトデータ作成部３２０と、レイアウトデータ修正情報抽出部３３０と、レイアウトデータ検証部３４０と、検証プロセス設定部３５０と、データ出力部３６０とを備える。
【００４６】
論理回路図設計部３１０は、半導体集積回路仕様情報２１０に基づいて論理回路図を設計する。例えば、論理回路図設計部３１０は、記憶装置２００より半導体集積回路仕様情報２１０を読み出し、表示装置等を介して半導体集積回路仕様情報２１０を出力する。そして、半導体集積回路の設計者であるユーザが半導体集積回路仕様情報２１０に基づき論理回路図を設計する。その後、論理回路図設計部３１０は、入力装置を介してユーザが設計した論理回路図を受け付ける。または、論理回路図設計部３１０は、記憶装置２００から読み出した半導体集積回路仕様情報２１０に基づいて論理回路図を生成しても構わない。尚、論理回路図には、少なくともレイアウト作成に必要なレイアウト規定及び層情報が含まれる。
【００４７】
そして、論理回路図設計部３１０は、受け付け又は設計された論理回路図を回路情報２２０として記憶装置２００に格納する。また、論理回路図設計部３１０は、レイアウトデータ作成部３２０に対してレイアウト作成の可否情報等を出力する。尚、論理回路図設計部３１０は、図２３の論理回路図設計部９３を用いても構わない。
【００４８】
レイアウトデータ作成部３２０は、記憶装置２００に格納された回路情報２２０に基づいてレイアウトデータを作成する。例えば、レイアウトデータ作成部３２０は、論理回路図設計部３１０よりレイアウト作成が可である旨を受け付け、記憶装置２００から回路情報２２０を読み出し、表示装置等を介して回路情報２２０を出力する。そして、ユーザが回路情報２２０に基づき層ごとにレイアウト領域の配置位置等を指定して、レイアウトデータを作成する。その後、レイアウトデータ作成部３２０は、入力装置を介してユーザが作成したレイアウトデータを受け付ける。または、レイアウトデータ作成部３２０は、記憶装置２００から読み出した回路情報２２０に基づいてレイアウトデータを生成しても構わない。
【００４９】
そして、レイアウトデータ作成部３２０は、受け付け又は作成されたレイアウトデータを記憶装置２００に格納する。その際、当該レイアウトデータが初回に作成されたものである場合、レイアウトデータ作成部３２０は、修正前レイアウトデータ２３０として記憶装置２００に格納する。また、当該レイアウトデータが修正前レイアウトデータ２３０から修正されたものである場合、レイアウトデータ作成部３２０は、修正後レイアウトデータ２４０として記憶装置２００に格納する。例えば、後述するＤＲＣ検証部３４１又はＬＶＳ検証部３４２においてエラーとなった場合、ユーザが当該エラーを示す情報に基づいて修正前レイアウトデータ２３０のレイアウト領域の修正を行う。そして、レイアウトデータ作成部３２０は、修正後のレイアウトデータを修正後レイアウトデータ２４０として記憶装置２００に格納する。言い換えると、レイアウトデータ作成部３２０は、既に修正前レイアウトデータ２３０が格納済みの場合、修正後レイアウトデータ２４０として記憶装置２００に格納する。
【００５０】
さらに、記憶装置２００に修正後レイアウトデータ２４０が格納済みの場合、レイアウトデータ作成部３２０は、修正後レイアウトデータ２４０を上書きする。または、レイアウトデータ作成部３２０は、記憶装置２００に格納済みの修正後レイアウトデータ２４０を修正前レイアウトデータ２３０として上書きした上で、新たに修正後レイアウトデータ２４０を格納してもよい。また、レイアウトデータ作成部３２０は、レイアウトデータを上書きせずに、修正の度に修正後レイアウトデータ２４０を別途、記憶装置２００に格納するようにしても構わない。つまり、レイアウトデータ作成部３２０は、少なくとも修正後レイアウトデータ２４０の修正元となった修正前レイアウトデータ２３０を１つ以上保持するように、記憶装置２００に対して修正後レイアウトデータ２４０の格納を行うものとする。
【００５１】
レイアウトデータ検証部３４０は、検証プロセス設定部３５０からの指示に応じて、レイアウトデータ作成部３２０から出力されたレイアウトデータに対してレイアウト検証を行う。レイアウトデータ検証部３４０は、ＤＲＣ検証部３４１と、ＬＶＳ検証部３４２とを備える。
【００５２】
ＤＲＣ検証部３４１は、ＤＲＣの実行によりレイアウトデータが層同士の間隔や幅などのレイアウト規定に従っているか否かを確認する。尚、ＤＲＣ検証部３４１は、図２３のＤＲＣ検証部９７を用いても構わない。ここでは、ＤＲＣ検証部３４１は、レイアウトデータ作成部３２０により作成されたレイアウトデータを入力としてレイアウト基準に従っているか否かを検証するとともに、ＬＶＳ検証部３４２へレイアウトデータを出力する。または、ＤＲＣ検証部３４１は、ＬＶＳ検証部３４２の検証後のレイアウトデータを入力としてレイアウト基準に従っているか否かを検証するとともに、ＤＲＣ検証結果をレイアウトデータ作成部３２０へ出力する。
【００５３】
ＬＶＳ検証部３４２は、ＬＶＳ用制御ファイル２６０に基づいて修正前レイアウトデータ２３０又は修正後レイアウトデータ２４０と、回路情報２２０との比較検証処理を行い、比較検証結果をレイアウトデータ作成部３２０及びデータ出力部３６０へ出力する。具体的には、ＬＶＳ検証部３４２は、記憶装置２００からＬＶＳ用制御ファイル２６０を読み出し、また、修正後レイアウトデータ２４０が存在しない場合には記憶装置２００から修正前レイアウトデータ２３０を読み出す。そして、ＬＶＳ検証部３４２は、修正前レイアウトデータ２３０に対応する素子情報を生成し、回路情報２２０内の素子情報との照合を行う。当該照合としては、例えば、ＬＶＳ検証部３４２は、修正前レイアウトデータ２３０からゲートレベルの接続情報を復元する。そして、ＬＶＳ検証部３４２は、ゲートレベルの接続情報をトランジスタレベルの接続情報へ変換する。その後、ＬＶＳ検証部３４２は、トランジスタレベルの接続情報と回路情報２２０内の素子情報に含まれる接続情報とが一致するか否かを照合確認する。
【００５４】
比較検証結果がエラーの場合、レイアウトデータ作成部３２０へその旨通知し、表示装置を介してエラー内容等が出力される。これにより、ユーザがエラー内容に応じて修正前レイアウトデータ２３０に対してレイアウト領域の修正を行う。
【００５５】
また、ＬＶＳ検証部３４２は、比較検証処理において照合された修正前レイアウトデータ２３０に含まれる図形情報と接続情報との対応付けを対応テーブル２５０として生成して記憶装置２００に格納する。ＬＶＳ検証部３４２は、いわば対応付情報生成部としても機能する。例えば、ＬＶＳ検証部３４２は、修正前レイアウトデータ２３０の比較検証時に、修正前レイアウトデータ２３０における対応テーブル２５０を生成する。これにより、既存の比較検証処理の結果を流用して効率的に対応テーブルを生成できる。
【００５６】
または、ＬＶＳ検証部３４２は、比較検証結果がエラーの場合に、修正後レイアウトデータ２４０に対する再度の比較検証が行われる前までに、修正前レイアウトデータ２３０における対応テーブル２５０を生成してもよい。これにより、レイアウトデータの修正が複数回行われる場合などに、対応テーブル２５０の生成処理を最小限にすることができ、ＬＶＳ検証処理の負荷をさらに軽減できる。例えば、ＬＶＳ検証部３４２は、レイアウトデータ作成部３２０により記憶装置２００に修正後レイアウトデータ２４０が格納されたことを契機として、記憶装置２００から修正前レイアウトデータ２３０を読み出して、修正前レイアウトデータ２３０における対応テーブル２５０を生成してもよい。
【００５７】
検証プロセス設定部３５０は、半導体装置をチップ化する際の製造プロセスに基づいてＬＶＳ検証部３４２及びレイアウトデータ修正情報抽出部３３０において実行される検証処理のプロセスを設定する。検証プロセス設定部３５０は、作成する半導体に対してプロセス的な規定を行ったものであり、レイアウトデータ検証部３４０に含まれるＤＲＣ検証部３４１にレイアウトが許可される層及び配置規定を入力するとともに、データ出力部３６０にマスク作成データ作成に必要なレイアウトデータの情報を出力する。
【００５８】
レイアウトデータ修正情報抽出部３３０は、修正領域抽出部１３０の一例である。レイアウトデータ修正情報抽出部３３０は、レイアウトデータ作成部３２０により記憶装置２００に修正後レイアウトデータ２４０が格納され、ＤＲＣ検証部３４１において修正後レイアウトデータ２４０がエラーでなかった場合に処理を行う。
【００５９】
この場合、レイアウトデータ修正情報抽出部３３０は、修正後レイアウトデータ２４０に含まれる各層の図形的位置情報の変更情報と当該図形的位置情報の変更にともなう接続情報の変更情報を抽出する。すなわち、レイアウトデータ修正情報抽出部３３０は、検証プロセス設定部３５０により設定された対象層の情報を基に修正前レイアウトデータ２３０と修正後レイアウトデータ２４０との間で修正されたレイアウト領域である修正レイアウト領域の抽出を行う。具体的には、レイアウトデータ修正情報抽出部３３０は、修正前レイアウトデータ２３０と修正後レイアウトデータ２４０との間のレイアウト領域の差分領域を特定する。そして、レイアウトデータ修正情報抽出部３３０は、当該差分領域と電気的に関係する領域を修正レイアウト領域として抽出する。これにより、修正レイアウト領域を精度良く抽出することができる。
【００６０】
さらに、レイアウトデータ修正情報抽出部３３０は、差分領域に基づいて対応テーブル２５０の中から修正レイアウト領域を抽出する。例えば、レイアウトデータ修正情報抽出部３３０は、対応テーブル２５０の中から、差分領域に隣接するレイアウト領域を特定し、当該隣接するレイアウト領域に対応付けられた接続情報を特定し、特定された接続情報が対応付けられたレイアウト領域を特定する。そして、これらの特定されたレイアウト領域を修正レイアウト領域とすることができる。これにより、修正後レイアウトデータ２４０内の複数のレイアウト領域のうち、修正前レイアウトデータ２３０から修正されたレイアウト領域のみを抽出することができる。つまり、修正前レイアウトデータ２３０における対応テーブル２５０を予め生成して保持しておくことで、修正レイアウト領域を効率的に抽出できる。このため、実施の形態１に比べてさらに修正レイアウト領域を精度良く絞り込むことができる。
【００６１】
そして、レイアウトデータ修正情報抽出部３３０は、ＬＶＳ検証部３４２に修正レイアウト領域を出力する。その後、ＬＶＳ検証部３４２は、ＬＶＳ用制御ファイル２６０に基づいて修正後レイアウトデータ２４０のうち修正レイアウト領域と、回路情報２２０との比較検証処理を行い、比較検証結果をレイアウトデータ作成部３２０及びデータ出力部３６０へ出力する。このとき、ＬＶＳ検証部３４２は、例えば、修正レイアウト領域に対応付けられた接続情報を特定し、特定された接続情報をトランジスタレベルの接続情報へ変換し、その後にトランジスタレベルの接続情報と回路情報２２０内の素子情報に含まれる接続情報とが一致するか否かを照合確認する。つまり、ＬＶＳ検証部３４２は、２回目以降の比較検証処理について、ＬＶＳ検証処理を部分的に実行しているということができる。そのため、ＬＶＳ検証処理の負荷を軽減できる。
【００６２】
さらに、ＬＶＳ検証部３４２は、修正後レイアウトデータ２４０に対する再度の比較検証によりエラーとなった場合に、対応テーブル２５０のうち修正レイアウト領域における対応付けを更新する。対応テーブル２５０を差分更新することで、さらにＬＶＳ検証処理を効率化できる。
【００６３】
データ出力部３６０は、レイアウト検証を終えたレイアウトデータを入力とし、マスク作成データ作成部３７０へマスク作成用データを出力する。
【００６４】
ここで、図６を用いて本発明の実施の形態２にかかるレイアウト作成処理の流れを説明する。以下の説明では、検証プロセス設定部３５０により予め設定された設定情報に基づいて、ＬＶＳ検証部３４２が各レイアウト検証処理のプロセスを実行するものとする。また、記憶装置２００には、予めＬＶＳ用制御ファイル２６０が格納されているものとする。
【００６５】
まず、半導体集積回路の設計者であるユーザは、半導体集積回路の仕様を決定する（ステップＳ２０１）。そのため、レイアウト作成装置３００は、ユーザから入力装置等を介して仕様を受け付けて、半導体集積回路仕様情報２１０として記憶装置２００に格納する。
【００６６】
次に、ユーザは、半導体集積回路仕様情報２１０に基づいて回路情報２２０を作成する（ステップＳ２０２）。そのため、論理回路図設計部３１０は、ユーザから入力装置等を介して回路情報２２０を受け付けて、記憶装置２００に格納する。ここで、図８は、本発明の実施の形態２にかかる回路情報の例を示す図である。図８には、複数の素子情報を行単位で示すものである。例えば、一行目の素子情報は、素子ＩＤＣ１が"Ｍ００１"、ドレインネット名Ｃ２が"ＮＥＴ＿１００"、ゲートネット名Ｃ３が"ＮＥＴ＿１０３"、ソースネット名Ｃ４が"ＮＥＴ＿１０１"、素子種別Ｃ５が"ＮＭＯＳ"であることを示す。
【００６７】
図６に戻り説明する。ユーザは、回路情報２２０に基づいてレイアウトデータを作成する（ステップＳ２０３）。ここでは、レイアウトデータ作成部３２０は、ユーザから入力装置等を介して初回のレイアウトデータを受け付けて、記憶装置２００に修正前レイアウトデータ２３０として格納する。
【００６８】
ここで、図９は、本発明の実施の形態２にかかるレイアウト作成装置３００により作成された初回（修正前）のレイアウトデータの模式図である。図９では、ＰＯＬＹ層４１１及び４１２、拡散層４２１、４２２、４２３及び４２４、コンタクト層４３１、４３２、４３３及び４３４並びにメタル層４４１、４４３及び４４４により構成されていることを示す。尚、図９は、修正前レイアウトデータ２３０の一部である。
【００６９】
図６に戻り説明する。その後、ＤＲＣ検証部３４１は、検証プロセス設定部３５０の規定に基づいてＤＲＣを実行する（ステップＳ２０４）。そして、ＤＲＣ検証部３４１は、ＤＲＣ結果でエラー発生したか否かを判定する（ステップＳ２０５）。エラーが発生した場合には、ステップＳ２０３へ戻る。ステップＳ２０５でエラーが発生していない場合、ＬＶＳ検証部３４２は、ＬＶＳを実行する（ステップＳ２０６）。
【００７０】
図７は、本発明の実施の形態２にかかるＬＶＳの実行処理の流れを示すフローチャートである。まず、ＬＶＳ検証部３４２は、ＬＶＳ実行処理が初回であるか否かを判定する（ステップＳ２１１）。ここでは、初回であると判定されたものとする。次に、ＬＶＳ検証部３４２は、修正前レイアウトデータ２３０全体から素子情報を生成する（ステップＳ２１２）。すなわち、ＬＶＳ検証部３４２は、修正前レイアウトデータ２３０からゲートレベルの接続情報を復元し、ゲートレベルの接続情報をトランジスタレベルの接続情報へ変換する。
【００７１】
具体的には、ＬＶＳ検証部３４２は、ＬＶＳ用制御ファイル２６０に基づいて素子情報を生成する。例えば、ＬＶＳ検証部３４２は、ＬＶＳ用制御ファイル２６０により拡散層４２１とメタル層４４１とがコンタクト層４３１により接続していると認識する。同様に、ＬＶＳ検証部３４２は、ＬＶＳ用制御ファイル２６０により拡散層４２２とメタル層４４１とがコンタクト層４３２により接続していると認識する。そのため、図９のメタル層４４１、コンタクト層４３１、拡散層４２１、コンタクト層４３２及び拡散層４２２が接続情報であるネットＮＥＴ＿１００と認識される。また、ＬＶＳ検証部３４２は、ＬＶＳ用制御ファイル２６０によりメタル層４４１，４４３及び４４４は、電位的に異なっていると認識する。つまり、図９では、修正前レイアウトデータ２３０に含まれる伝導層に、照合された回路情報上のネット情報が含まれている。よって、図９は、各層の図形の位置情報及びネット情報を示している。例えば、メタル層の電位的違いによりメタル層４４１は、ネットＮＥＴ＿１００の情報を持ち、同様に、メタル層４４３はネットＮＥＴ＿１０１、メタル層４４４はネットＮＥＴ＿１１１の情報を持つといえる。また、図示しないものとして、ＰＯＬＹ層４１１はＮＥＴ＿１０３、ＰＯＬＹ層４１２はＮＥＴ＿１１３の情報を持つものとする。
【００７２】
そして、図９の例においては、ＬＶＳ検証部３４２は、素子ＩＤＣ１"Ｍ００１"についてドレインネット名Ｃ２"ＮＥＴ＿１００"、ゲートネット名Ｃ３"ＮＥＴ＿１０３"、ゲートネット名Ｃ３"ＮＥＴ＿１０１"である素子情報を生成する。同様に、ＬＶＳ検証部３４２は、素子ＩＤＣ１"Ｍ００２"についてドレインネット名Ｃ２"ＮＥＴ＿１００"、ゲートネット名Ｃ３"ＮＥＴ＿１１３"、ゲートネット名Ｃ３"ＮＥＴ＿１１１"である素子情報を生成する。
【００７３】
その後、ＬＶＳ検証部３４２は、生成後の素子情報と回路情報内の素子情報とを照合して比較検証する（ステップＳ２１３）。すなわち、ＬＶＳ検証部３４２は、トランジスタレベルの接続情報と回路情報２２０内の素子情報に含まれる接続情報とが一致するか否かを照合確認する。例えば、図８の回路情報２２０内の素子情報"Ｍ００２"は、ドレインネット名Ｃ２"ＮＥＴ＿１０４"であるため、上記生成された素子情報"Ｍ００２"のドレインネット名Ｃ２"ＮＥＴ＿１００"とは一致しない。
【００７４】
そして、ＬＶＳ検証部３４２は、ステップＳ２１３における比較検証時の情報を基に、修正前レイアウトデータ２３０における対応テーブル２５０を生成（ステップＳ２１４）し、記憶装置２００に格納する。その後、ステップＳ２０７へ進む。
【００７５】
図１０は、本発明の実施の形態２にかかる初回レイアウトデータに基づいて生成される対応テーブルの例を示す図である。図１０は、図９に示す修正前レイアウトデータ２３０の各レイアウト領域について接続情報（ネット名）と対応付けてテーブル形式で記述したものである。例えば、一行目のレイアウト領域は、１カラム目の種別Ｐ１が"ＰＯＬＹＧＯＮ"つまり多角形の領域を示し、２及び３カラム目の領域ＩＤＰ２が"ＦＩＧ  ４４１"、４及び５カラム目の層Ｐ３が"ＬＡＹ  ４０"つまり、層の番号が"４０"であることを示し、６及び７カラム目の接続情報Ｐ４が"ｎｅｔｎａｍｅ  ＮＥＴ＿１００"、８カラム目以降の座標Ｐ５が"Ｘａ１、Ｙａ１、Ｘａ２、Ｙａ２、・・・"であることを示す。
【００７６】
図６に戻り説明する。ＬＶＳ検証部３４２は、ＬＶＳの照合結果が不一致であるか否かを判定する（ステップＳ２０７）。不一致である場合には、ステップＳ２０３へ戻り、一致した場合には、ステップＳ２０８へ進む。ここでは、ステップＳ２０７で不一致であるものとし、ＬＶＳ検証部３４２は、表示装置に照合結果等を出力する。
【００７７】
そこで、ユーザは、照合結果に基づいて修正前レイアウトデータ２３０のレイアウト領域の修正を行い、修正後レイアウトデータ２４０を作成する。そして、レイアウトデータ作成部３２０は、ユーザから入力装置等を介して修正後のレイアウトデータを受け付けて、記憶装置２００に修正後レイアウトデータ２４０として格納する（ステップＳ２０３）。ここでは、修正後レイアウトデータ２４０はＤＲＣでエラーがないものとし（ステップＳ２０４及びＳ２０５でＮＯ）、ステップＳ２０６へ進む。
【００７８】
図１１は、本発明の実施の形態２にかかる初回レイアウトデータがＬＶＳでエラーとなったことにより修正された修正後のレイアウトデータの模式図である。図１１では、ＰＯＬＹ層５１１及び５１２、拡散層５２１、５２２、５２３及び５２４、コンタクト層５３１、５３２、５３３及び５３４並びにメタル層５４１、５４２、５４３及び５４４により構成されていることを示す。尚、図１１は、修正後レイアウトデータ２４０の一部である。
【００７９】
続いて、ＬＶＳ検証部３４２は、ＬＶＳ実行処理が初回でないと判定する（ステップＳ２１１でＮＯ）。そのため、レイアウトデータ修正情報抽出部３３０は、差分領域を検出する（ステップＳ２１５）。具体的には、レイアウトデータ修正情報抽出部３３０は、記憶装置２００から修正前レイアウトデータ２３０及び修正後レイアウトデータ２４０を読み出して、図形的修正箇所を抽出する。
【００８０】
図１２は、本発明の実施の形態２にかかる修正前と修正後のレイアウトデータの差分領域の模式図である。つまり、図９の修正前レイアウトデータ２３０と図１１の修正後レイアウトデータ２４０との図形を比較した結果、差分領域５４５が抽出されることを示す。
【００８１】
図７に戻り説明する。レイアウトデータ修正情報抽出部３３０は、差分領域５４５に基づいて対応テーブル２５０の中から修正領域を抽出する（ステップＳ２１６）。例えば、レイアウトデータ修正情報抽出部３３０は、図１０の"ＦＩＧ  ４４１"の座標Ｐ５により、差分領域５４５がメタル層４４１内であることを特定する。つまり、修正前レイアウトデータ２３０におけるメタル層４４１が修正されたものと特定される。そして、レイアウトデータ修正情報抽出部３３０は、図１０の"ＦＩＧ  ４４１"における接続情報Ｐ４からＮＥＴ＿１００を特定する。そして、レイアウトデータ修正情報抽出部３３０は、図１０の中から、ＮＥＴ＿１００と対応付けられているコンタクト層４３１及び４３２並びに拡散層４２１及び４２２を特定する。つまり、レイアウトデータ修正情報抽出部３３０は、修正前レイアウトデータ２３０のうち、メタル層４４１、コンタクト層４３１及び４３２並びに拡散層４２１及び４２２が修正領域であると特定する。そして、レイアウトデータ修正情報抽出部３３０は、これらに対応する修正後レイアウトデータ２４０内の領域としてメタル層５４１及び５４２、コンタクト層５３１及び５３２並びに拡散層５２１及び拡散層５２２を修正レイアウト領域として抽出する。いわば、レイアウトデータ修正情報抽出部３３０は、差分領域５４５と対応テーブル２５０によってＬＶＳ検証における電気的接続情報の再抽出が必要なレイアウトデータの抽出を行う。
【００８２】
その後、ＬＶＳ検証部３４２は、抽出された修正領域から修正後の素子情報を生成する（ステップＳ２１７）。図１３は、本発明の実施の形態２にかかる修正レイアウト領域の模式図である。図１３は、修正前レイアウトデータ２３０と修正後レイアウトデータ２４０の差分領域５４５が、修正後のレイアウトに対して電気的影響を及ぼしている図形を示す模式図である。ＬＶＳ検証部３４２は、ＬＶＳ用制御ファイル２６０に基づいてメタル層５４１、コンタクト層５３１及び拡散層５２１をネットＮＥＴ＿１００として認識する。また、ＬＶＳ検証部３４２は、ＬＶＳ用制御ファイル２６０に基づいてメタル層５４２、コンタクト層５３２及び拡散層５２２をネットＮＥＴ＿１０４として認識する。そして、ＬＶＳ検証部３４２は、例えば、素子ＩＤＣ１"Ｍ００２"についてドレインネット名Ｃ２"ＮＥＴ＿１０４"、ゲートネット名Ｃ３"ＮＥＴ＿１１３"、ゲートネット名Ｃ３"ＮＥＴ＿１１１"である素子情報を生成する。
【００８３】
図７に戻り説明する。ＬＶＳ検証部３４２は、修正後の素子情報と回路情報内の素子情報とを照合して比較検証する（ステップＳ２１８）。ここでは、例えば、図８の回路情報２２０内の素子ＩＤＣ１"Ｍ００２"のドレインネット名Ｃ２が"ＮＥＴ＿１０４"であるため、上記修正後の素子情報と一致する。
【００８４】
その後、ＬＶＳ検証部３４２は、対応テーブル２５０を更新する（ステップＳ２１９）。このとき、ＬＶＳ検証部３４２は、修正レイアウト領域に関する情報のみを更新するとよい。
【００８５】
図６に戻り説明する。ここでは、ステップＳ２０７でＬＶＳの照合結果が一致であるものとなり、ＬＶＳ検証部３４２は、表示装置にその旨を出力する。そのため、ＬＶＳ検証部３４２は、修正後レイアウトデータ２４０についてデータ出力部３６０を介してマスク作成データ作成部３７０へ出力する。
【００８６】
その後、マスク作成データ作成部３７０は、修正後レイアウトデータ２４０の層を合成することによりマスク作成用データを作成し（ステップＳ２０８）、マスク用データへ変換する（ステップＳ２０９）。以降、フォトマスク製造装置３８０及び半導体装置製造装置３９０により半導体装置が製造される。
【００８７】
図１４は、本発明の実施の形態２にかかる比較検証対象を概念的に示す図である。本発明の実施の形態２では、レイアウトデータＬの中から、修正領域ＬＡ０そのものを抽出領域として抽出し、レイアウトデータＬ全体のうち一部である修正領域ＬＡ０と回路情報Ｃ全体とを再度の比較検証の対象とする。これは、レイアウトデータ修正情報抽出部３３０において差分領域５４５を特定した上で、電気的に関係する領域を修正レイアウト領域として抽出するためである。そして、修正前レイアウトデータ２３０から対応テーブル２５０を生成しており、対応テーブル２５０を用いることで、差分領域５４５に基づく修正レイアウト領域の抽出を効率的に行うことができる。
【００８８】
そのため、本発明の実施の形態２では、実施の形態１に比べて再度の比較検証対象のレイアウトデータがさらに絞り込まれており、比較検証部１４０における再度の比較検証処理の計算量を削減し、比較検証処理時間を短縮することができる。
【００８９】
ここで、図９、図１１、図１２及び図１３を用いて本発明の実施の形態２のメカニズムを説明する。最初に図９及び図１１を用いて、図６のステップＳ２０３で作成された修正前レイアウトデータ２３０と、修正された修正後レイアウトデータ２４０との図形情報及びネット情報の比較について説明する。図７のステップＳ２１５は、レイアウトデータ同士の位置情報の差分図形抽出のために、一般的な技術であるＬＶＬを用いることが可能である。
【００９０】
ステップＳ２１５において、レイアウトデータ修正情報抽出部３３０は、修正前レイアウトデータ２３０と修正後レイアウトデータ２４０に対してＬＶＬを行った場合の差分図形を、図９のメタル層４４１と図１１のメタル層５４１及び５４２との図形的差分の差分領域５４５として抽出することができる。図１２は、図９と図１１のＬＶＬによるメタル層の差分領域５４５を図１１のレイアウトデータに重ねたものである。
【００９１】
ステップＳ２１６において、レイアウトデータ修正情報抽出部３３０は、検証プロセス設定部３５０により、レイアウトデータ上の各層の電位的接続情報を得ることができるため、修正前レイアウトデータ２３０と修正後レイアウトデータ２４０とのＬＶＬによって抽出された差分領域５４５によって、修正後レイアウトデータ２４０への電位的影響を受ける図形を抽出することができる。
【００９２】
すなわちステップＳ２１６において、レイアウトデータ修正情報抽出部３３０は、対応テーブル２５０の座標Ｐ５に基づいて、差分領域５４５が対応テーブル２５０に含まれるレイアウト領域の図形情報の一部であることが判断できる。また、図１０に示す対応テーブル２５０の１行目であるＦＩＧ  ４４１の行に示す図形の一部であることを判断することができる。このＦＩＧ  ４４１の行で示された図形が影響する回路情報２２０上のネット名は、ＮＥＴ＿１００であることが対応テーブル２５０から判断することができる。同時に、ネットＮＥＴ＿１００に接続されている図形が対応テーブル２５０の２行目から５行目に示すＦＩＧ  ４４１、ＦＩＧ  ４３１、ＦＩＧ  ４２１、ＦＩＧ  ４３２、ＦＩＧ  ４２２であると判断できる。よって、図９に示す修正前レイアウトデータ２３０に対するレイアウト修正によって電気的接続の変化があった図１１の修正後レイアウトデータ２４０の修正レイアウト領域として抽出することが可能となる。この電気的接続の変化があった図形と、図１１で示す修正後レイアウトデータ２４０との図形的な比較を行うことによって、ステップＳ２１６において、レイアウトデータ修正情報抽出部３３０は、図１１の修正後レイアウトデータ２４０の中から、レイアウト修正によって電気的影響をうける図形を図１３に実線で示す図形として抽出することができる。図１３に示したレイアウト修正による電気的影響をうける図形情報と、記憶装置２００の各素子情報とでＬＶＳ検証を行うことによって、ＬＶＳ検証部３４２は、レイアウト修正後のチップデータに対してのＬＶＳ検証を行うことができる。
【００９３】
特許文献１にかかるＬＶＳ検証においては、ＬＶＳ用制御ファイル２６０に従ってチップのレイアウトデータ全体から素子及び接続情報の抽出を行う必要がある。一方、本発明の実施の形態２では、その抽出対象図形を修正した図形が電気的に影響している箇所だけに限定することができる。そのため、チップ全体のレイアウトデータと比較して少ないデータ処理でＬＶＳ検証が可能となるためＬＶＳ検証におけるＴＡＴを削減することができるという効果がある。それは、レイアウト修正箇所からチップ全体のレイアウトデータに対して、電気的に影響を与えている箇所を、レイアウト領域と電気的接続情報の対応テーブルを用いて、必要最小限のデータに限定することができるためである。
【００９４】
＜発明の実施の形態３＞
本発明の実施の形態３では、比較検証対象の回路情報２２０についても絞り込むことで、上述した発明の実施の形態２よりもさらにＬＶＳ検証処理時間を軽減するものである。図１５は、本発明の実施の形態３にかかるレイアウト作成装置３０１を含むシステム構成を示すブロック図である。図１５では図５と比べて、記憶装置２００に対応テーブル２５１とＬＶＳ用制御ファイル２６１とを記憶し、レイアウト作成装置３０１にレイアウトデータ修正情報抽出部３３１とＬＶＳ検証部３４３とを備える。また、レイアウトデータ修正情報抽出部３３１は、レイアウトデータ修正情報抽出部３３０との違いとして、記憶装置２００に格納された回路情報２２０を読み込む。ＬＶＳ用制御ファイル２６１は、ＬＶＳ検証部３４３に対して、回路情報２２０から絞り込み後の素子情報を対象として比較検証を実行させる。
【００９５】
ＬＶＳ検証部３４３は、修正前レイアウトデータ２３０の比較検証時に生成される修正前レイアウトデータ２３０に含まれる素子情報を含めて対応テーブル２５１を生成し、記憶装置２００に格納する。
【００９６】
図１７は、本発明の実施の形態３にかかる初回レイアウトデータに基づいて生成される対応テーブルの例を示す図である。図１７においては図１０に加えて、後半に１カラム目が"Ｍ"で始まる行が追加されている。これらの行は、ＬＶＳ検証部３４３が修正前レイアウトデータ２３０全体から生成した素子情報である。１カラム目のＣ１は接続されるトランジスタの識別情報を示しており、２カラム目のＣ２はドレインのネット名を示し、３カラム目のＣ３はゲートのネット名を示し、４カラム目のＣ４はソースのネット名を示し、５カラム目のＣ５は素子種別を示している。尚、対応テーブル２５１に含まれる素子情報の形式は、回路情報２２０の素子情報と同形式であることが望ましいが、同様の内容が含まれていればこれに限定されない。
【００９７】
図１５に戻り説明する。レイアウトデータ修正情報抽出部３３１は、対応テーブル２５１の中から修正レイアウト領域と対応付けられた接続関係を特定し、当該特定された接続関係を含む素子情報を選択する。そして、レイアウトデータ修正情報抽出部３３１は、回路情報２２０の中から当該選択された素子情報に対応する素子情報を抽出する。また、ＬＶＳ検証部３４３は、修正レイアウト領域から、修正後レイアウトデータ２４０における修正後の素子情報を生成し、修正後の素子情報と抽出された素子情報とを照合することにより再度の比較検証を行う。
【００９８】
図１６は、本発明の実施の形態３にかかるＬＶＳの実行処理の流れを示すフローチャートである。図１６では、図７のうち変更部分のみ示している。また、以下では、図７のステップＳ２１１でＬＶＳ実行処理が初回でないと判定された場合について説明する。
【００９９】
まず、レイアウトデータ修正情報抽出部３３１は、修正前レイアウトデータ２３０と修正後レイアウトデータ２４０との差分領域を検出し（ステップＳ２１５）、差分領域に基づいて対応テーブル２５１の中から修正領域を抽出する（ステップＳ２１６）。
【０１００】
そして、レイアウトデータ修正情報抽出部３３１は、抽出された修正領域から接続関係を特定する（ステップＳ３１１）。図１７の例では、ＮＥＴ＿１００が特定される。続いて、レイアウトデータ修正情報抽出部３３１は、特定された接続関係を含む素子情報を対応テーブル２５１の中から選択する（ステップＳ３１２）。図１７の例では、対応テーブル２５１と電気的影響をうけたネット名から、電気的影響をうける素子は、対応テーブル２５１のドレインネット名Ｃ２にＮＥＴ＿１００が設定されている素子情報"Ｍ００１"及び"Ｍ００２"が選択される。
【０１０１】
そして、ＬＶＳ検証部３４３は、ステップＳ２１７と同様に、修正領域から修正後の素子情報を生成する（ステップＳ３１３）。ここでは、上述した実施の形態２と同様に、ＬＶＳ検証部３４２は、例えば、素子ＩＤＣ１"Ｍ００２"についてドレインネット名Ｃ２"ＮＥＴ＿１０４"、ゲートネット名Ｃ３"ＮＥＴ＿１１３"、ゲートネット名Ｃ３"ＮＥＴ＿１１１"である素子情報を生成する。
【０１０２】
また、レイアウトデータ修正情報抽出部３３１は、ステップＳ３１２で選択された素子情報に対応する素子情報を回路情報２２０の中から抽出する（ステップＳ３１４）。すなわち、レイアウトデータ修正情報抽出部３３１は、ステップＳ３１２の結果と対応テーブル２５１及び回路情報２２０から電気的に変更があった素子情報を抽出する。図１８は、本発明の実施の形態３にかかる絞り込み後の回路情報の例を示す図である。図１８では、図８の中から素子情報"Ｍ００１"及び"Ｍ００２"に絞り込まれたことを示す。
【０１０３】
図１６に戻り説明する。ＬＶＳ検証部３４３は、修正後の素子情報と抽出された素子情報とを照合して比較検証する（ステップＳ３１５）。図１３に示したレイアウト修正による電気的影響をうける図形情報と、ステップＳ３１４で対応テーブル２５１と図形的差分情報から抽出された、レイアウト修正による電気的影響をうける素子情報とのＬＶＳ検証を行うことによって、ＬＶＳ検証部３４３は、レイアウト修正後のチップデータに対してのＬＶＳ検証を行うことができる。すなわち、ＬＶＳ検証部３４３は、ＬＶＳ用制御ファイル２６１に従い、ステップＳ２１５及びＳ２１６の結果である再度のＬＶＳ検証が必要な修正レイアウト領域と、ステップＳ３１１及びＳ３１２の結果である再度のＬＶＳ検証が必要な絞り込み後の素子情報によって、再度のＬＶＳ検証を実行する。ここでは、修正後の素子情報と抽出された素子情報とが一致する。その後、ＬＶＳ検証部３４３は、対応テーブル２５１を更新する（ステップＳ３１６）。
【０１０４】
図１９は、本発明の実施の形態３にかかる比較検証対象を概念的に示す図である。本発明の実施の形態３では、レイアウトデータＬの中から、修正領域ＬＡ０そのものを抽出領域として抽出すると共に、回路情報Ｃの中から素子情報ＣＡ０を抽出する。つまり、レイアウトデータＬ全体のうち一部である修正領域ＬＡ０と回路情報Ｃのうち一部である抽出した素子情報ＣＡ０とを再度の比較検証の対象とする。これは、対応テーブル２５１に素子情報を含めているため、修正レイアウト領域に対応付けられた接続関係を辿ることで、絞り込み対象の素子情報を抽出できるからである。
【０１０５】
そのため、本発明の実施の形態３では、実施の形態２に比べて再度の比較検証対象の回路情報側の素子情報が絞り込まれており、比較検証部１４０における再度の比較検証処理の計算量を削減し、比較検証処理時間を短縮することができる。
【０１０６】
＜発明の実施の形態４＞
本発明の実施の形態４では、上述した発明の実施の形態２とは異なる方法で、比較検証対象のレイアウト領域を絞り込むことで、上述した発明の実施の形態１よりもＬＶＳ検証処理時間を軽減するものである。図２０は、本発明の実施の形態４にかかるレイアウト検証装置の構成を示すブロック図である。図２０では図５と比べて、記憶装置２００に対応テーブル２５を有さず、レイアウト作成装置３０２にレイアウトデータ修正情報抽出部３３２とＬＶＳ検証部３４４とを備える。
【０１０７】
レイアウトデータ修正情報抽出部３３２は、修正後レイアウトデータ２４０の中から特定された差分領域と隣接する隣接領域を特定し、当該隣接領域と二次元座標上で配置された領域が重なる重複領域を特定し、当該隣接領域及び当該重複領域を前記修正レイアウト領域として抽出する。
【０１０８】
さらに、ＬＶＳ検証部３４４は、修正レイアウト領域からゲートレベルの接続情報を復元し、当該ゲートレベルの接続情報を素子レベルの素子情報へ変換して修正後の素子情報を生成し、修正後の素子情報と回路情報２２０に含まれる素子情報とを照合することにより再度の比較検証を行う。
【０１０９】
図２１は、本発明の実施の形態４にかかるＬＶＳの実行処理の流れを示すフローチャートである。まず、ＬＶＳ検証部３４４は、ステップＳ２１１と同様に、ＬＶＳ実行処理が初回であるか否かを判定する（ステップＳ４１１）。
【０１１０】
ステップＳ４１１で初回であると判定された場合、ＬＶＳ検証部３４４は、ステップＳ２１２と同様に、修正前レイアウトデータ２３０全体から素子情報を生成する（ステップＳ４１２）。その後、ＬＶＳ検証部３４４は、ステップＳ２１３と同様に、生成後の素子情報と回路情報内の素子情報とを照合して比較検証する（ステップＳ４１３）。この後、上述した実施の形態２又は３と異なり、本発明の実施の形態３では、対応テーブルの作成を行わない。これにより、当該対応テーブルの作成処理の負荷及び記憶装置２００の記憶領域の削減を実現できる。
【０１１１】
また、ステップＳ４１１で２回目以降であると判定された場合、レイアウトデータ修正情報抽出部３３２は、ステップＳ２１５と同様に、差分領域を検出する（ステップＳ４１４）。そして、レイアウトデータ修正情報抽出部３３２は、差分領域に基づいて修正領域を抽出する（ステップＳ４１５）。すなわち、まず、レイアウトデータ修正情報抽出部３３２は、ステップＳ４１４により特定された差分領域と隣接する隣接領域を修正後レイアウトデータ２４０の中から特定する。次に、レイアウトデータ修正情報抽出部３３２は、当該隣接領域と二次元座標上で配置された領域が重なる重複領域を修正後レイアウトデータ２４０の中から特定する。そして、レイアウトデータ修正情報抽出部３３２は、当該隣接領域及び当該重複領域を修正レイアウト領域として抽出する。
【０１１２】
続いて、ＬＶＳ検証部３４４は、ステップＳ２１７と同様に、抽出された修正領域から修正後の素子情報を生成する（ステップＳ４１６）。すなわち、ＬＶＳ検証部３４４は、修正レイアウト領域からゲートレベルの接続情報を復元し、当該ゲートレベルの接続情報を素子レベルの素子情報へ変換して修正後の素子情報を生成する。
【０１１３】
その後、ＬＶＳ検証部３４４は、ステップＳ２１８と同様に、修正後の素子情報と回路情報内の素子情報とを照合して比較検証する（ステップＳ４１７）。すなわち、ＬＶＳ検証部３４４は、修正後の素子情報と回路情報２２０に含まれる素子情報とを照合することにより再度の比較検証を行う。この後、上述した実施の形態２又は３と異なり、本発明の実施の形態３では、対応テーブルの更新を行わない。
【０１１４】
図２２は、本発明の実施の形態４にかかる比較検証対象を概念的に示す図である。本発明の実施の形態４では、レイアウトデータＬの中から、少なくとも修正領域ＬＡ０を含み、かつ、差分領域５４５に電気的に関係のある抽出領域ＬＡ２を抽出し、レイアウトデータＬ全体のうち一部である抽出領域ＬＡ２と回路情報Ｃ全体とを再度の比較検証の対象とする。これは、レイアウトデータ修正情報抽出部３３２において差分領域５４５を特定した上で、電気的に関係する領域を図形上隣接する領域と、当該隣接領域と重なる領域とを修正レイアウト領域として抽出するためである。
【０１１５】
そのため、本発明の実施の形態４では、実施の形態１に比べて再度の比較検証対象のレイアウトデータがさらに絞り込まれており、比較検証部１４０における再度の比較検証処理の計算量を削減し、比較検証処理時間を短縮することができる。
【０１１６】
＜その他の発明の実施の形態＞
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述した修正前レイアウトデータ２３０は、修正が複数回行われた場合において修正後レイアウトデータ２４０の直前に修正されたものであることが望ましい。修正前レイアウトデータ２３０に直近のものを用いることで、修正後レイアウトデータ２４０との差分が最小限となり、ＬＶＳ検証処理時間をさらに軽減することができる。また、本発明の実施の形態１〜４における各構成要素は互いに一部を適用することも組み合わせることも可能である。
【０１１７】
本発明は、半導体集積回路のレイアウト検証装置及び方法に関し、特に半導体集積回路のレイアウト変更後のレイアウト検証に関するレイアウト検証装置及び方法ということができる。
【０１１８】
また、本発明は次のように表現することもできる。すなわち、本発明にかかるレイアウト検証装置は、半導体集積回路のレイアウトデータ情報と回路情報の比較検証（以降、ＬＶＳ検証と称す）であって、部分的にレイアウト変更を行う際のＬＶＳ検証時を対象とする。この場合において、レイアウト検証装置は、レイアウト上のレイアウト層、前記レイアウト層の位置、そのレイアウト層がＬＶＳにおいて対応する回路情報上の接続関係のある素子、電気的接続情報とを記述した対応テーブルを生成するＬＶＳ検証部と、レイアウトデータの修正箇所からレイアウト全体に対して電気的に影響を与えている箇所を、前記対応テーブルを使って図形的に抽出して素子および電気的接続の再抽出を行うレイアウトデータ修正情報抽出部を有する。そして、本発明にかかるレイアウト検証装置は、修正が行われたレイアウトに対して、再ＬＶＳ検証を行う際に必要最小限の図形を選択することと、その図形から再ＬＶＳ検証に必要なネットリストの抽出を行うように動作することにより、再ＬＶＳ検証の実行に必要な素子情報および接続情報の抽出にかかる処理時間を最小限にすることができる効果がある。
【０１１９】
また、本発明は以下のように表現することもできる。すなわち、半導体集積回路のレイアウト設計をするためのレイアウト装置であって、ＬＶＳ検証を行なう場合において、ＬＶＳを実行して対応テーブルを作成するステップと、前記対応テーブルと修正前レイアウトデータ情報と修正後レイアウトデータ情報と回路情報からレイアウトデータ修正情報を抽出するステップと、前記抽出したデータを用いてＬＶＳ検証するステップと、レイアウトデータ結果を照合をするステップと、前記照合結果よりＬＶＳ結果の照合で不一致の場合にレイアウトデータの変更をするステップとを有することを特徴とするレイアウト検証方法。
【０１２０】
さらに、上記対応テーブルを作成するステップにおいて、修正前レイアウトデータ情報に含まれるレイアウト層の抽出と、前記レイアウト層の位置の抽出と、前記レイアウト層がＬＶＳにおいて対応する回路情報上の接続関係のある素子を含むレイアウトデータ情報を抽出するステップと、回路情報に含まれる接続情報および素子情報の対応を示した電気的接続情報を抽出するステップと、前記２つのステップで抽出した情報を、行単位として対応テーブルを生成するステップとを有することを特徴とするレイアウト検証方法。
【０１２１】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、上述の実施の形態では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。本発明は、任意の処理を、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現することも可能である。
【０１２２】
上述の例において、プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、ＤＶＤ（Digital Versatile Disc）、ＢＤ(Blu-ray(登録商標) Disc)、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【符号の説明】
【０１２３】
１００  レイアウト検証装置
１１０  記憶部
１１１  回路情報
１１２  第１レイアウトデータ
１１３  第２レイアウトデータ
１１４  素子情報
１２０  格納部
１３０  修正領域抽出部
１４０  比較検証部
１０１  ＣＰＵ
１０２  ＲＡＭ
１０３  ＲＯＭ
１０４  通信部
１０５  ＨＤＤ
１０６  レイアウト検証プログラム
１０７  回路情報
１０８  レイアウトデータ
２００  記憶装置
２１０  半導体集積回路仕様情報
２２０  回路情報
２３０  修正前レイアウトデータ
２４０  修正後レイアウトデータ
２５０  対応テーブル
２５１  対応テーブル
２６０  ＬＶＳ用制御ファイル
２６１  ＬＶＳ用制御ファイル
３００  レイアウト作成装置
３０１  レイアウト作成装置
３０２  レイアウト作成装置
３１０  論理回路図設計部
３２０  レイアウトデータ作成部
３３０  レイアウトデータ修正情報抽出部
３３１  レイアウトデータ修正情報抽出部
３３２  レイアウトデータ修正情報抽出部
３４０  レイアウトデータ検証部
３４１  ＤＲＣ検証部
３４２  ＬＶＳ検証部
３４３  ＬＶＳ検証部
３４４  ＬＶＳ検証部
３５０  検証プロセス設定部
３６０  データ出力部
３７０  マスク作成データ作成部
３８０  フォトマスク製造装置
３９０  半導体装置製造装置
Ｃ１  素子ＩＤ
Ｃ２  ドレインネット名
Ｃ３  ゲートネット名
Ｃ４  ソースネット名
Ｃ５  素子種別
Ｐ１  種別
Ｐ２  領域ＩＤ
Ｐ３  層
Ｐ４  接続情報
Ｐ５  座標
４１１  ＰＯＬＹ層
４１２  ＰＯＬＹ層
４２１  拡散層
４２２  拡散層
４２３  拡散層
４２４  拡散層
４３１  コンタクト層
４３２  コンタクト層
４３３  コンタクト層
４３４  コンタクト層
４４１  メタル層
４４３  メタル層
４４４  メタル層
５１１  ＰＯＬＹ層
５１２  ＰＯＬＹ層
５２１  拡散層
５２２  拡散層
５２３  拡散層
５２４  拡散層
５３１  コンタクト層
５３２  コンタクト層
５３３  コンタクト層
５３４  コンタクト層
５４１  メタル層
５４２  メタル層
５４３  メタル層
５４４  メタル層
５４５  差分領域
ＮＥＴ＿１００  ネット
ＮＥＴ＿１０１  ネット
ＮＥＴ＿１０４  ネット
ＮＥＴ＿１１１  ネット
９１  半導体集積回路仕様情報
９２  レイアウト作成装置
９３  論理回路図設計部
９４  レイアウトデータ作成部
９５  レイアウトデータ検証部
９６  ＬＶＳ検証部
９７  ＤＲＣ検証部
９８  検証プロセス設定部
９９  データ入出力部
９００  ＬＶＬ検証部
９１０  マスク作成データ作成部
９２０  フォトマスク製造装置
９３０  半導体装置製造装置
Ｌ  レイアウトデータ
ＬＡ０  修正領域
ＬＡ１  抽出領域
ＬＡ２  抽出領域
Ｃ  回路情報
ＣＡ０  抽出した素子情報
【図１】
2013109545.tif 000003
【図２】
2013109545.tif 000004
【図３】
2013109545.tif 000005
【図４】
2013109545.tif 000006
【図５】
2013109545.tif 000007
【図６】
2013109545.tif 000008
【図７】
2013109545.tif 000009
【図８】
2013109545.tif 000010
【図９】
2013109545.tif 000011
【図１０】
2013109545.tif 000012
【図１１】
2013109545.tif 000013
【図１２】
2013109545.tif 000014
【図１３】
2013109545.tif 000015
【図１４】
2013109545.tif 000016
【図１５】
2013109545.tif 000017
【図１６】
2013109545.tif 000018
【図１７】
2013109545.tif 000019
【図１８】
2013109545.tif 000020
【図１９】
2013109545.tif 000021
【図２０】
2013109545.tif 000022
【図２１】
2013109545.tif 000023
【図２２】
2013109545.tif 000024
【図２３】
2013109545.tif 000025
【図２４】
2013109545.tif 000026
【図２５】
2013109545.tif 000027