(57)【要約】      （修正有）【課題】大容量コンデンサ素子のため、シリコン表面を実質的に占有してしまうことのないスパイキングニューロンを提供する。【解決手段】複数のスパイキングニューロン１０８１．．．１０８Ｎが、受信パルスを蓄積する積分器１０９１．．．１０９Ｎと、蓄積値に応じてパルスを放出する放電器１１４１．．．１０８Ｎとを備えるニューロンと、２つの面１０４、１０６を有するシリコンの支持体１０２、１０３、１０５とを備え、ニューロン１０８１．．．１０８Ｎは１つの面上に実装し、積分器１０９１．．．１０９Ｎは、支持体の２つの表面１０４、１０６の間にもうけられた金属ビア１１０１．．．１１０Ｎを備え、金属ビア１１０１．．．１１０Ｎは、シリコンの支持体とともにコンデンサを形成して、その電位から蓄積値を形成し、受信したパルスの値の蓄積に応じて放電パルスを放出する。【選択図】図１
2013025817.tif 000002
【特許請求の範囲】
【請求項１】
神経形態学的データ処理装置であって、
複数のスパイキングニューロン（１０８１．．．１０８Ｎ）のそれぞれが、
ある値をそれぞれ有するような連続したアナログのパルスを受信して、受信したパルスの値を蓄積値と呼ばれる記録値として蓄積する積分器（１０９１．．．１０９Ｎ）と、
前記蓄積値に応じて放電パルスと呼ばれるパルスを放出する放電器（１１４１．．．１０８Ｎ）とを備える前記ニューロンと、
２つの面（１０４、１０６）を有するシリコンの支持体（１０２、１０３、１０５）とを備えるデータ処理装置であって、前記２つの面（１０４、１０６）の少なくとも１つの面上で前記ニューロン（１０８１．．．１０８Ｎ）を実装し、
それぞれのニューロン（１０８１．．．１０８Ｎ）の前記積分器（１０９１．．．１０９Ｎ）は、前記シリコンの支持体の２つの面（１０４、１０６）の間にＴＳＶタイプの金属ビア（１１０１．．．１１０Ｎ）を備え、ＴＳＶタイプの前記金属ビア（１１０１．．．１１０Ｎ）は、前記シリコンの支持体とともにコンデンサを形成し、その電位（Ｖ１．．．ＶＮ）は前記蓄積値を形成し、受信したパルスの値を蓄積して、それに応じて前記放電パルスを放出することを特徴とするデータ処理装置。
【請求項２】
入力データ（Ｅ）を用いて、前記ニューロン（１０８１．．．１０８Ｎ）のうちの少なくとも１つのニューロンへアナログパルスを放出し、
放電パルスを受信するように設計されたパルス伝播器（１２２）をさらに備える神経形態学的データ処理装置であって、
受信した放電パルスのそれぞれに対し、それを放出した前記ニューロン（１０８１．．．１０８Ｎ）に応じて、
前記放電パルスを用いて出力データ（Ｓ）を放出する、または、
前記放電パルスを、伝播アナログパルスと呼ぶ少なくとも１つのアナログパルスへ変換して、それぞれの伝播アナログパルスを前記ニューロン（１０８１．．．１０８Ｎ）の１つへ放出する請求項１に記載の神経形態学的データ処理装置。
【請求項３】
前記パルス伝播器（１２２）は、２つの表面のうち頂面（１０４）と呼ばれる第１の表面に配置されている少なくとも１つの部分（１２８、１３２、１３４）を備え、それぞれのニューロン（１０８１．．．１０８Ｎ）の前記放電器（１１４１．．．１０８Ｎ）は、２つの表面のうち底面（１０６）と呼ばれる他方の表面に配置される前記神経形態学的データ処理装置であって、前記処理装置はさらに、前記頂面（１０４）へ伸びて、前記パルス伝播器（１２２）の前記部分（１２８、１３２、１３４）をそれぞれのニューロン（１０８１．．．１０８Ｎ）のＴＳＶタイプの前記金属ビア（１１０１．．．１１０Ｎ）に接続する接続部（１３６）と、前記底面（１０６）へ伸びて、それぞれのニューロン（１０８１．．．１０８Ｎ）のＴＳＶタイプの前記金属ビア（１１０１．．．１１０Ｎ）を前記ニューロン（１０８１．．．１０８Ｎ）の前記放電器（１１４１．．．１０８Ｎ）に接続する接続部（１３８）とを備える請求項２に記載の神経形態学的データ処理装置。
【請求項４】
前記パルス伝播器（１２２）が少なくとも１つのＴＳＶタイプの金属ビア（１４０）を備え、前記底面（１０６）から前記頂面（１０４）へ情報を伝送する請求項２または３に記載の神経形態学的データ処理装置。
【請求項５】
前記パルス伝播器（１２２）の１つまたは複数のＴＳＶタイプの前記金属ビア（１４０）と、前記ニューロンの複数のＴＳＶタイプの前記金属ビア（１１０１．．．１１０Ｎ）とは，同じ製造方法により製造する請求項４に記載の神経形態学的データ処理装置。
【請求項６】
前記パルス伝播器（１２２）がさらに、
それぞれのデジタル放電パルスが前記放電パルスを放出した前記ニューロン（１０８１．．．１０８Ｎ）の識別子となるように、前記放電パルスをデジタル放電パルスへとエンコードするエンコーダ（１２４）と、
前記エンコーダ（１２４）を前記パルス伝播器（１２２）のＴＳＶタイプの前記金属ビア（１４０）に接続するデータ・バス（１４２）を備える請求項４または５に記載の神経形態学的データ処理装置。
【請求項７】
それぞれのニューロン（１０８１．．．１０８Ｎ）の前記積分器（１０９１．．．１０９Ｎ）がさらに、時間の経過とともに前記蓄積値を減らすよう設計された請求項１〜６のうちいずれか一項に記載の神経形態学的データ処理装置。
【請求項８】
それぞれのニューロン（１０８１．．．１０８Ｎ）の前記放電器（１１４１．．．１０８Ｎ）がさらに、放電パルスを放出するたびに前記蓄積値をある特定の値へと再初期化するように設計された請求項１〜７のうちいずれか一項に記載の神経形態学的データ処理装置。
【請求項９】
前記放電パルスは定電位パルスである請求項１〜８のうちいずれか一項に記載の神経形態学的データ処理装置。
【請求項１０】
それぞれの放電器（１１４１．．．１０８Ｎ）は、前記蓄積値と基準値とを比較する比較器（１１６１．．．１１６Ｎ）と、ＴＳＶタイプの前記金属ビア（１１０１．．．１１０Ｎ）および前記比較器（１１６１．．．１１６Ｎ）が影響を受ける可能性がある接地電位の変動を相殺するように設計された基準となるＴＳＶタイプの金属ビア（１１７１．．．１１７Ｎ）とを備える請求項１〜９のうちいずれか一項に記載の神経形態学的データ処理装置。
【請求項１１】
神経形態学的データ処理方法であって、
ある値をそれぞれ有する連続したアナログパルスを受信するステップと、
受信した前記パルスの値を蓄積値と呼ばれる記録値として蓄積するステップと、
前記蓄積値に応じて放電パルスと呼ばれるパルスを放出するステップとを含む前記神経形態学的データ処理方法において、
前記連続したアナログパルスは、シリコンの支持体の２つの面の間に備わるＴＳＶタイプの金属ビアにおいて受信かつ蓄積し、前記ＴＳＶタイプの前記金属ビアは、前記シリコンの支持体とともにコンデンサを形成して、その電位から前記蓄積値を形成し、前記パルスの値を受信して記録して、それに応じて前記放電パルスを放出する神経形態学的データ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理のための装置および方法に関する。
【背景技術】
【０００２】
本発明は、たとえば、次の非特許文献に記されているように、高密度な神経形態学的回路に実装して、大規模生体ニューラル・ネットワークのエミュレーションを行うことができる。
−Ｊ．  Ｓｃｈｅｍｍｅｌ，  Ｊ．  Ｆｉｅｒｅｓ，  および  Ｋ．  Ｍｅｉｅｒ「Ｗａｆｅｒ−ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  ａｎａｌｏｇ  ｎｅｕｒａｌ  ｎｅｔｗｏｒｋｓ」，  ＩＪＣＮＮ，  ２００８年、ならびに、
−Ｖｏｇｅｌｓｔｅｉｎ  ＲＪ，  Ｍａｌｌｉｋ  Ｕ，  Ｖｏｇｅｌｓｔｅｉｎ  ＪＴ  および  Ｃａｕｗｅｎｂｅｒｇｈｓ  Ｇ．「Ｄｙｎａｍｉｃａｌｌｙ  ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ｓｉｌｉｃｏｎ  ａｒｒａｙ  ｏｆ  ｓｐｉｋｉｎｇ  ｎｅｕｒｏｎｓ  ｗｉｔｈ  ｃｏｎｄｕｃｔａｎｃｅ−ｂａｓｅｄ  ｓｙｎａｐｓｅｓ」，  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋｓ，  ２００７年，  １８（１）：  ２５３−２６５．
【０００３】
さらに、本発明は、たとえば、高密度な神経形態学的回路に実装して、信号（画像、映像、音声）処理アプリケーションである学習するインテリジェントな人工網膜を用いた分類を行うこともできる。
【０００４】
また、次のインターネット・アドレスにおいて、他の可能な実施形態がみられる。
ｈｔｔｐ：／／ｗｗｗ．ｆａｑｓ．ｏｒｇ／ａｉ−ｆａｑ／ｎｅｕｒａｌ−ｎｅｔｓ／ｐａｒｔ７／ｓｅｃｔｉｏｎ−２．ｈｔｍｌ
【０００５】
本発明は、詳細には、「スパイキングニューロン」に関する。このニューロンは、リンクするようになされた基本処理回路であり、漏れのある時間積分器として動作する。その内部電位は、時間の経過とともに受信した正や負の様々な入力の積算を反映するが、漏れの影響を受ける。この漏れは、等価モデルにおいて、しばしば一定の漏れ電流として扱われる。ニューロンの内部電位が一定のしきい値に達すると、ニューロンは、持続時間の短い（生体におけるニューロンの活動電位に相当）論理的かつ電気的イベントを用いて、この事象を通知する。そうすると、内部電位はアイドル状態の値に戻り、次の新たな入力を待機する。それに応じて論理的イベントは、その電気的側面を利用して、発信元ニューロンに接続されたシナプス後ニューロンにおいて、入力を生成する。
【０００６】
しかし、アナログのスパイキングニューロンは、重みづけされた入力信号の時間積分を行うために大型のコンデンサ素子（電気容量で５００  ｆＦの規模）を必要とするため、シリコン表面を実質的に占有してしまう。
【０００７】
例えば次の非特許文献など、アナログの「スパイキング」ニューロンをシリコン上へ実装する例は多い。
Ａ．  ｖａｎ  Ｓｃｈａｉｋ「Ｂｕｉｌｄｉｎｇ  ｂｌｏｃｋｓ  ｆｏｒ  ｅｌｅｃｔｒｏｎｉｃ  ｓｐｉｋｉｎｇ  ｎｅｕｒａｌ  ｎｅｔｗｏｒｋｓ」，  ｐｕｂｌｉｓｈｅｄ  ｉｎ  Ｎｅｕｒａｌ  ｎｅｔｗｏｒｋｓ，  ２００１年，  １４（６−７）：６１７−２８
入手元アドレス：  ｈｔｔｐ：／／ｗｗｗ．ｎｃｂｉ．ｎｌｍ．ｎｉｈ．ｇｏｖ／ｐｕｂｍｅｄ／１１６６５７５８，
Ｚｏｕ  Ｑ．，  ＢｏＲｎａｔ  Ｙ．，  Ｔｏｍａｓ  Ｊ．，  Ｒｅｎａｕｄ  Ｓ．  およびＤｅｓｔｅｘｈｅ  Ａ．「Ｒｅａｌ−ｔｉｍｅ  ｓｉｍｕｌａｔｉｏｎｓ  ｏｆ  ｎｅｔｗｏｒｋｓ  ｏｆ  Ｈｏｄｇｋｉｎ−Ｈｕｘｌｅｙ  ｎｅｕｒｏｎｓ  ｕｓｉｎｇ  ａｎａｌｏｇ  ｃｉｒｃｕｉｔｓ」，  ｐｕｂｌｉｓｈｅｄ  ｉｎ  Ｎｅｕｒｏｃｏｍｐｕｔｉｎｇ，  ２００６年，  ６９（１０−１２）：１１３７−１１４０
入手元アドレス：  ｈｔｔｐ：／／ｌｉｎｋｉｎｇｈｕｂ．ｅｌｓｅｖｉｅｒ．ｃｏｍ／ｒｅｔｒｉｅｖｅ／ｐｉｉ／Ｓ０９２５２３１２０５００３８７５  
【０００８】
これらの非特許文献はそれぞれ、それ自体、ニューロンと呼ばれる基本データ処理ユニットを複数備えるデータ処理装置について説明しており、これらのニューロンはそれぞれ、それぞれある値を有する連続したアナログパルスを受信して、受信したパルスの値を蓄積値と呼ぶ記録値として蓄積する積分器と、蓄積値に応じて放電パルスと呼ばれるパルスを放出するように設計された放電器とを備える。上記非特許文献では実際には、ニューロンは支持体の表面に実装するようになっている。
【０００９】
これらの文献では、電気容量を確保するためには、従来、次の２つの主要なオプションが利用できるとされている：
−２つのレベルの金属配線の間に形成されるＭＩＭ（「金属−絶縁体−金属」）タイプのコンデンサ  
−ＭＯＳタイプのコンデンサ：コンデンサはトランジスタ・ゲートの周囲に形成される。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】Ｊ．  Ｓｃｈｅｍｍｅｌ，  Ｊ．  Ｆｉｅｒｅｓ，  および  Ｋ．  Ｍｅｉｅｒ「Ｗａｆｅｒ−ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  ａｎａｌｏｇ  ｎｅｕｒａｌ  ｎｅｔｗｏｒｋｓ」，  ＩＪＣＮＮ，  ２００８年
【非特許文献２】Ｖｏｇｅｌｓｔｅｉｎ  ＲＪ，  Ｍａｌｌｉｋ  Ｕ，  Ｖｏｇｅｌｓｔｅｉｎ  ＪＴ  および  Ｃａｕｗｅｎｂｅｒｇｈｓ  Ｇ．「Ｄｙｎａｍｉｃａｌｌｙ  ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ｓｉｌｉｃｏｎ  ａｒｒａｙ  ｏｆ  ｓｐｉｋｉｎｇ  ｎｅｕｒｏｎｓ  ｗｉｔｈ  ｃｏｎｄｕｃｔａｎｃｅ−ｂａｓｅｄ  ｓｙｎａｐｓｅｓ」，  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋｓ，  ２００７年，  １８（１）：  ２５３−２６５．
【非特許文献３】Ａ．  ｖａｎ  Ｓｃｈａｉｋ「Ｂｕｉｌｄｉｎｇ  ｂｌｏｃｋｓ  ｆｏｒ  ｅｌｅｃｔｒｏｎｉｃ  ｓｐｉｋｉｎｇ  ｎｅｕｒａｌ  ｎｅｔｗｏｒｋｓ」，  ｐｕｂｌｉｓｈｅｄ  ｉｎ  Ｎｅｕｒａｌ  ｎｅｔｗｏｒｋｓ，  ２００１年，  １４（６−７）：６１７−２８
【非特許文献４】Ｚｏｕ  Ｑ．，  ＢｏＲｎａｔ  Ｙ．，  Ｔｏｍａｓ  Ｊ．，  Ｒｅｎａｕｄ  Ｓ．  およびＤｅｓｔｅｘｈｅ  Ａ．「Ｒｅａｌ−ｔｉｍｅ  ｓｉｍｕｌａｔｉｏｎｓ  ｏｆ  ｎｅｔｗｏｒｋｓ  ｏｆ  Ｈｏｄｇｋｉｎ−Ｈｕｘｌｅｙ  ｎｅｕｒｏｎｓ  ｕｓｉｎｇ  ａｎａｌｏｇ  ｃｉｒｃｕｉｔｓ」，  ｐｕｂｌｉｓｈｅｄ  ｉｎ  Ｎｅｕｒｏｃｏｍｐｕｔｉｎｇ，  ２００６年，  ６９（１０−１２）：１１３７−１１４０
【非特許文献５】Ｍ．  Ｓｉｖｉｌｏｔｔｉ，  Ｐｈ．Ｄ．「Ｗｉｒｉｎｇ  ｃｏｎｓｉｄｅｒａｔｉｏｎｓ  ｉｎ  ａｎａｌｏｇ  ＶＬＳＩ  ｓｙｓｔｅｍｓ，  ｗｉｔｈ  ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ  ｎｅｔｗｏｒｋｓ」  ，  ＣａｌｉｆｏＲｎｉａ  Ｉｎｓｔ．  Ｔｅｃｈｎｏｌ．，  Ｐａｓａｄｅｎａ，  ＣＡ，  １９９１年，
【非特許文献６】Ｋ．  Ｂｏａｈｅｎ「Ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ  ｃｏｎｎｅｃｔｉｖｉｔｙ  ｂｅｔｗｅｅｎ  ｎｅｕｒｏｍｏｒｐｈｉｃ  ｃｈｉｐｓ  ｕｓｉｎｇ  ａｄｄｒｅｓｓ  ｅｖｅｎｔｓ」，  ｐｕｂｌｉｓｈｅｄ  ｉｎ  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ  ＩＩ：  Ａｎａｌｏｇ  ａｎｄ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ，  ４７（５）：４１６−４３４，  ２０００年５月
【非特許文献７】Ｂｏａｈｅｎ，  Ｋ．Ａ．「Ａ  ｂｕｒｓｔ−ｍｏｄｅ  ｗｏｒｄ−ｓｅｒｉａｌ  ａｄｄｒｅｓｓ−ｅｖｅｎｔ  ｌｉｎｋ−Ｉ−ＩＩ」，  ｐｕｂｌｉｓｈｅｄ  ｉｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ  Ｉ：  Ｒｅｇｕｌａｒ  Ｐａｐｅｒｓ，  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ，  ｖｏｌ．５１，  ｎｏ．７，  ｐｐ．  １２６９  −  １３００，  ２００４年７月，  ｄｏｉ：  １０．１１０９／ＴＣＳＩ．２００４．８３０７０３，
【非特許文献８】Ｖｏｇｅｌｓｔｅｉｎ  Ｒ．Ｊ．，  Ｍａｌｌｉｋ  Ｕ．，  Ｖｏｇｅｌｓｔｅｉｎ  Ｊ．Ｔ．およびＣａｕｗｅｎｂｅｒｇｈｓ  Ｇ．「Ｄｙｎａｍｉｃａｌｌｙ  ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ｓｉｌｉｃｏｎ  ａｒｒａｙ  ｏｆ  ｓｐｉｋｉｎｇ  ｎｅｕｒｏｎｓ  ｗｉｔｈ  ｃｏｎｄｕｃｔａｎｃｅ−ｂａｓｅｄ  ｓｙｎａｐｓｅｓ」，  ｐｕｂｌｉｓｈｅｄ  ｉｎ  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋｓ，  ２００７年，  １８（１）：  ２５３−２６５．
【非特許文献９】Ｈｅｎｒｙ  Ｄ．，  Ｃｈｅｒａｍｙ  Ｓ．，  Ｃｈａｒｂｏｎｎｉｅｒ  Ｊ．，  Ｃｈａｕｓｓｅ  Ｐ．，  Ｎｅｙｒｅｔ  Ｍ．，  ＧａＲｎｉｅｒ  Ｇ．，  Ｂｒｕｎｅｔ−Ｍａｎｑｕａｔ  Ｃ．，  Ｖｅｒｒｕｎ  Ｓ．，  Ｓｉｌｌｏｎ  Ｎ．，  Ｂｏｎｎｏｔ  Ｌ．，  Ｆａｒｃｙ  Ａ．，  Ｃａｄｉｘ  Ｌ．，  Ｒｏｕｓｓｅａｕ  Ｍ．  および  Ｓａｕｇｉｅｒ  Ｅ．「Ｄｅｖｅｌｏｐｍｅｎｔ  ａｎｄ  ｃｈａｒａｃｔｅｒｉｓａｔｉｏｎ  ｏｆ  ｈｉｇｈ  ｅｌｅｃｔｒｉｃａｌ  ｐｅｒｆｏｒｍａｎｃｅｓ  ＴＳＶ  ｆｏｒ  ３Ｄ  ａｐｐｌｉｃａｔｉｏｎｓ」，  於「Ｅｌｅｃｔｒｏｎｉｃｓ  Ｐａｃｋａｇｉｎｇ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  ２００９．  ＥＰＴＣ  ’０９」，  １１ｔｈ  ｖｏｌ．，  ｐｐ．  ５２８−５３５，  １２月９日−１１日２００９年  ｄｏｉ：  １０．１１０９／ＥＰＴＣ．２００９．５４１６４９０．
【発明の概要】
【発明が解決しようとする課題】
【００１１】
どちらの場合も、これらの素子はシリコン表面を実質的に占有する。５ｆＦの場合では１μｍ２規模のオーダーであるが、前述のように、アナログのスパイキングニューロンは、電気容量が５００ｆＦ規模のコンデンサを要するものであり、そうすると、１００μｍ２規模のシリコン表面に相当することになるため、特にニューロンの数が多い場合には妨げになるという問題を生じる。
【００１２】
このような経緯から、前述の問題および制約の少なくとも一部を解決できるデータ処理装置の開発が求められる。
【課題を解決するための手段】
【００１３】
したがって、本発明は、神経形態学的データ処理装置において、複数のスパイキングニューロンのそれぞれが、ある値をそれぞれ有する連続したアナログパルスを受信して、受信したパルスの値を蓄積値と呼ばれる記録値として蓄積する積分器と、蓄積値に応じて放電パルスと呼ばれるパルスを放出する放電器とを備える上記ニューロンと、２つの面を有するシリコンの支持体とを備える任意のデータ処理装置を包含する。ニューロンはこの２つの面のうち少なくとも１つの面の上に実装され、それぞれのニューロンの積分器はシリコンの支持体の２つの表面の間にもうけられるＴＳＶタイプの金属ビアを備える。このＴＳＶタイプの金属ビアは、シリコンの支持体とともにコンデンサを形成し、その電位は蓄積値を形成する。受信したパルスの値を蓄積してそれに応じて放電パルスは放出される。
【発明の効果】
【００１４】
ＴＳＶ（「Ｓｉ貫通電極」）により、一般にはシリコン基板の上面と下面となるが、シリコン基板の隔てられた２面に実装された２つの集積回路を接続できる。ＴＳＶは、上側の集積回路のシリコン基板を貫通して、下側の集積回路の金属配線へ接続する金属ビアを備える。「垂直相互接続」という用語でＴＳＶを示す場合には、加えて、下記の条件で使用しなければならない。
ＴＳＶの寸法において、
直径は、５から２０μｍの間、
間隔は、２０から１００μｍの間、
長さは、２５から１２０μｍの間である。
【００１５】
また、基板上のＴＳＶの寄生容量は、長さ１００μｍあたり５００ｆＦと大きい。
【００１６】
今日の開発場面では、ＴＳＶのコンデンサは、できる限り低減されるべき欠点とされている。さらに、ＴＳＶのコンデンサの値は、大きく変動しやすい。
【００１７】
しかしながら、本発明により、ニューロンの３次元構造を実現するために、ニューロンの積分器においてコンデンサを利用する。本発明者らは、ニューラル・ネットワークにおいては、コンデンサの値の変動は障害とならないことを確かに見出した。これは、ニューラル・ネットワークの性質上、材料面の設計変更への許容性を備えているためであり、したがって、そのうちの蓄積容量の値にも許容性がある。さらに、ニューロン間の特性のばらつきは、明示的に、または学習段階において自動的に、シナプスの重みづけを変えることによって相殺することができる。
【００１８】
こうしてＴＳＶを用いることにより、ニューロンのサイズを小さくして、大容量を要するアナログ回路を高密度に集積でき、例えば、組み込み機能を実装することもできる。
【００１９】
本発明により、ＭＩＭタイプやＭＯＳタイプのコンデンサは不要となる。
【００２０】
任意選択として、本神経形態学的データ処理装置は、
入力データを用いて、ニューロンのうちの少なくとも１つのニューロンへアナログパルスを放出し、
放電パルスを受信するように設計されたパルス伝播器をさらに備えてもよく、
受信した放電パルスのそれぞれに対し、それを放出したニューロンに応じて、放電パルスによる出力データをこの装置から放出するか、もしくは、放電パルスを伝播アナログパルスと呼ばれる少なくとも１つのアナログパルスへ変換して、それぞれの伝播アナログパルスをニューロンのうちの１つへ放出する。
【００２１】
さらに任意選択として、パルス伝播器は、２つの表面のうち頂面と呼ばれる第１の表面に配置されている少なくとも１つの部分を備え、それぞれのニューロンの放電器は、２つの表面のうち底面と呼ばれる他方の表面に配置されて、この処理装置はさらに、頂面へ伸びてパルス伝播器の前記部分をそれぞれのニューロンのＴＳＶタイプの金属ビアに接続する接続部と、底面へ伸びて、それぞれのニューロンのＴＳＶタイプの金属ビアをニューロンの放電器に接続する接続部とを備えてもよい。
【００２２】
さらに任意選択として、パルス伝播器は、少なくとも１つのＴＳＶタイプの金属ビアを備え、底面から頂面へ情報を伝送してもよい。
【００２３】
さらに任意選択として、パルス伝播器の１つまたは複数のＴＳＶタイプの金属ビアと、ニューロンのＴＳＶタイプの金属ビアとは、同じ製造方法により製造してもよい。
【００２４】
さらに任意選択として、パルス伝播器は、
それぞれのデジタル放電パルスが放電パルスを放出したニューロンの識別子となるように放電パルスをデジタル放電パルスへとエンコードするエンコーダと、
エンコーダをパルス伝播器のＴＳＶタイプの金属ビアに接続するデータ・バスとを備えてもよい。
【００２５】
さらに任意選択として、それぞれのニューロンの積分器は、時間の経過とともに蓄積値を減らすよう設計してもよい。
【００２６】
さらに任意選択として、それぞれのニューロンの放電器は、放電パルスを放出するたびに蓄積値をある特定の値へと再初期化するように設計してもよい。
【００２７】
さらに任意選択として、前記放電パルスは定電位パルスであるように設計してもよい。
【００２８】
さらに任意選択として、それぞれの放電器は、蓄積値と基準値とを比較する比較器と、ＴＳＶタイプの金属ビアおよび比較器が影響を受ける可能性のある接地電位の変動を相殺するように設計された基準となるＴＳＶタイプの金属ビアとを備えてもよい。
【００２９】
本発明はさらに、
−ある値をそれぞれ有する連続したアナログパルスを受信する段階と、
−受信したパルスの値を蓄積値と呼ばれる記録値として蓄積する段階と、
−蓄積値に応じて放電パルスと呼ばれるパルスを放出する段階とを含む任意の神経形態学的データ処理方法を包含するものであり、
連続したアナログパルスは、シリコンの支持体の２つの表面の間にもうけられたＴＳＶタイプの金属ビアにおいて受信して蓄積し、ＴＳＶタイプの金属ビアは、シリコンの支持体とともにコンデンサを形成し、その電位から蓄積値を形成する。受信したパルスの値を記録して、それに応じて放電パルスは放出される。
【図面の簡単な説明】
【００３０】
ここで別紙の図面を参照し、本発明の実施形態を示す。  
【図１】図１は、本発明を実施する神経形態学的データ処理装置の３次元簡略図である。
【図２】図２は、図１のデータ処理装置のニューロンの  等価電気回路図である。
【図３】図３は、図１の神経形態学的データ処理装置により本発明を実施する神経形態学的データ処理方法の流れ図である。
【図４】図４は、図１の神経形態学的データ処理装置の積分器の他の実施形態の簡略化した断面図である。
【図５】図５は、図１の神経形態学的データ処理装置の積分器の他の実施形態の簡略化した断面図である。
【発明を実施するための形態】
【００３１】
以下で述べるデータ処理装置は、１９９０年代に登場し、スパイキングニューロン間におけるプログラム可能な大規模の相互接続を可能とした解決方法を基礎としている。この解決方法は、例えば、次の非特許文献に示されている。
−Ｍ．  Ｓｉｖｉｌｏｔｔｉ，  Ｐｈ．Ｄ．「Ｗｉｒｉｎｇ  ｃｏｎｓｉｄｅｒａｔｉｏｎｓ  ｉｎ  ａｎａｌｏｇ  ＶＬＳＩ  ｓｙｓｔｅｍｓ，  ｗｉｔｈ  ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ  ｎｅｔｗｏｒｋｓ」  ，  ＣａｌｉｆｏＲｎｉａ  Ｉｎｓｔ．  Ｔｅｃｈｎｏｌ．，  Ｐａｓａｄｅｎａ，  ＣＡ，  １９９１年，
−Ｋ．  Ｂｏａｈｅｎ「Ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ  ｃｏｎｎｅｃｔｉｖｉｔｙ  ｂｅｔｗｅｅｎ  ｎｅｕｒｏｍｏｒｐｈｉｃ  ｃｈｉｐｓ  ｕｓｉｎｇ  ａｄｄｒｅｓｓ  ｅｖｅｎｔｓ」，  ｐｕｂｌｉｓｈｅｄ  ｉｎ  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ  ＩＩ：  Ａｎａｌｏｇ  ａｎｄ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ，  ４７（５）：４１６―４３４，  ２０００年５月
【００３２】
「アドレス・イベント表現」（Ａｄｄｒｅｓｓ−Ｅｖｅｎｔ  Ｒｅｐｒｅｓｅｎｔａｔｉｏｎ，  ＡＥＲ）と呼ばれるこの解決方法は、物理的接続ではなく「仮想の」接続を用いるものであり、最初、２つのニューロンの接続のために開発され、後に１つのニューロンと複数のニューロンとの間の接続へと拡張された。この拡張については、例えば、以下の非特許文献に示されている。
Ｂｏａｈｅｎ，  Ｋ．Ａ．「Ａ  ｂｕｒｓｔ−ｍｏｄｅ  ｗｏｒｄ−ｓｅｒｉａｌ  ａｄｄｒｅｓｓ−ｅｖｅｎｔ  ｌｉｎｋ−Ｉ−ＩＩ」，  ｐｕｂｌｉｓｈｅｄ  ｉｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ  Ｉ：  Ｒｅｇｕｌａｒ  Ｐａｐｅｒｓ，  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ，  ｖｏｌ．５１，  ｎｏ．７，  ｐｐ．  １２６９  −  １３００，  ２００４年７月，  ｄｏｉ：  １０．１１０９／ＴＣＳＩ．２００４．８３０７０３，
Ｖｏｇｅｌｓｔｅｉｎ  Ｒ．Ｊ．，  Ｍａｌｌｉｋ  Ｕ．，  Ｖｏｇｅｌｓｔｅｉｎ  Ｊ．Ｔ．およびＣａｕｗｅｎｂｅｒｇｈｓ  Ｇ．「Ｄｙｎａｍｉｃａｌｌｙ  ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ｓｉｌｉｃｏｎ  ａｒｒａｙ  ｏｆ  ｓｐｉｋｉｎｇ  ｎｅｕｒｏｎｓ  ｗｉｔｈ  ｃｏｎｄｕｃｔａｎｃｅ−ｂａｓｅｄ  ｓｙｎａｐｓｅｓ」，  ｐｕｂｌｉｓｈｅｄ  ｉｎ  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋｓ，  ２００７年，  １８（１）：  ２５３−２６５．
【００３３】
以下の記述において、「頂」「底」「上」「下」など素子の位置を指定する語は、図１、４および５に記載の矢印で示す任意の方向軸を基準としている。
【００３４】
図１によると、本発明を実装するデータ処理装置１００は、まず、ここで記す例では未加工のシリコン層（「バルク・シリコン」）であるところの基板１０２を備え、この基板には、上面と下面との２つの対向する面がある。
【００３５】
データ処理装置１００はさらに、シリコン基板１０２を形成する未加工のシリコン層の上面に第１の機能修飾されたシリコン層１０３を備える。第１の機能修飾されたシリコン層１０３を、以下、最上層と呼ぶ。シリコン最上層１０３には、シリコン基板１０２を形成する未加工のシリコン層と反対を向く上面１０４があり、以下、この表面を頂面１０４と呼ぶ。この実施例では、層１０２および層１０３は同じシリコン全体層に形成されている。
【００３６】
データ処理装置１００はさらに、シリコン基板１０２を形成する未加工のシリコン層の下面に第２の機能修飾されたシリコン層１０５を備える。第２の機能修飾されたシリコン層１０５は、以下、下端層と呼ぶ。シリコン下端層１０５には、シリコン基板１０２を形成する未加工のシリコン層の方向を向いている上面１０６があり、以下、この面を底面１０６と呼ぶ。実施例では、層１０５は、層１０２および層１０３を形成するシリコン全体層とは別に設けられ、この全体層へ加えられたものである。
【００３７】
面１０４と面１０６とは互いに平行であることに注意されたい。
【００３８】
データ処理装置１００は次に、ニューロン１０８１．．．１０８Ｎと呼ばれる基本データ処理ユニットを複数備える。
【００３９】
シリコン基板１０２ならびにシリコン層の一部分である１０３および１０５は、電気的な構成要素を形成しないが、具体的には後述するように、これらはシリコン支持体を形成して２つの面１０４および１０６を備える。それらの面へ、ニューロン１０８１．．．１０８Ｎ、すなわち、これらのうち少なくとも１つのニューロンを後述のように実装する。
【００４０】
各ニューロン１０８１．．．１０８Ｎはまず、垂直相互接続に基づく（すなわち、ＴＳＶ）積分器１０９１．．．１０９Ｎを備える。ここに示すデータ処理装置１００において、積分器１０９１．．．１０９Ｎは、２つの面１０４と１０６との間に、蓄積垂直相互接続部１１０１．．．１１０Ｎと呼ばれる単一の垂直相互接続を備える。
【００４１】
より詳細には、蓄積垂直相互接続部１１０１．．．１１０Ｎのそれぞれは、シリコン基板１０２を貫通する穿孔１１３１．．．１１３Ｎに配置された導電性の材料１１２１．．．１１２Ｎ（金属ビア）を備え、その壁面は絶縁材料１１１１．．．１１１Ｎで覆われている。蓄積垂直相互接続部１１０１．．．１１０Ｎにはそれぞれ、このように、上端と呼ばれる一端が頂面１０４に、下端と呼ばれる一端が底面１０６にある。蓄積垂直相互接続部１１０１．．．１１０Ｎはそれぞれ、その上端で、連続したアナログパルス電位を受信するように設計される。導電性の材料１１２１．．．１１２Ｎには、接地、この場合シリコン基板１０２に対する容量が非ゼロのコンデンサＣ１．．．ＣＮがある。このコンデンサＣ１．．．ＣＮは、図１において点線で示してある。そして、蓄積垂直相互接続部１１０１．．．１１０Ｎが受信したパルスの値、すなわち電圧Ｖ１．．．ＶＮを、蓄積値と呼ばれる記録値として蓄積するように、導電性の材料１１２１．．．１１２Ｎの電圧Ｖ１．．．ＶＮは、パルスを受信するたびに増加する。さらに、導電性材料１１２１．．．１１２Ｎと接地との間には漏れ電流が存在することから、蓄積垂直相互接続部１１０１．．．１１０Ｎは時間と共に蓄積値を減らすように設計したように、電圧Ｖ１．．．ＶＮは時間と共に減少する。
【００４２】
次に、ニューロン１０８１．．．１０８Ｎのそれぞれは、ニューロン１０８１．．．１０８Ｎからパルスを放出するために、放電器１１４１．．．１０８Ｎと呼ばれる電子回路を備える。
【００４３】
放電器１１４１．．．１０８Ｎのそれぞれは、まず、蓄積値に応じて、放電パルスと呼ばれるパルスを放出するように設計された比較器１１６１．．．１１６Ｎを備える。より正確には、比較器１１６１．．．１１６Ｎのそれぞれは、まず、蓄積値と既定のしきい値（この場合、電圧ＶＳ）とを比較するように設計する。この既定のしきい値はニューロンの全てに一致する。この目的で、電圧ＶＳは比較器１１６１．．．１１６Ｎのそれぞれに供給される。比較器１１６１．．．１１６Ｎのそれぞれは、次に、蓄積値が既定のしきい値を超えたときに、一定の電位のパルスの形で放電パルスを放出するように設計する。
【００４４】
シリコン基板１０２の電気的ノイズのために、蓄積垂直相互接続部１１０１．．．１１０Ｎの接地電位は、電圧ＶＳの生成のための手段（図示せず）が用いる接地電位に関係して変化し得るために、電圧ＶＳとの比較が乱されるおそれがある。シリコン基板１０２の電気的ノイズの影響を最小とするために、放電器１１４１．．．１０８Ｎのそれぞれにさらに、基準垂直相互接続部１１７１．．．１１７Ｎを設ける。基準垂直相互接続部１１７１．．．１１７Ｎは、前述の手段が供給する電位Ｖｂｉａｓで分極し、比較器へ電位ＶＳを提供する。基準垂直相互接続部１１７１．．．１１７Ｎは、対象のニューロン１０８１．．．１０８Ｎの蓄積垂直相互接続部１１０１．．．１１０Ｎに近接して配置、より好ましくは、対象のニューロン１０８１．．．１０８Ｎの蓄積垂直相互接続部１１０１．．．１１０Ｎから１００マイクロメーターよりも近接して配置させる。そして、基準相互接続部１１７１．．．１１７Ｎは、蓄積垂直相互接続部１１０１．．．１１０Ｎおよび比較器１１６１．．．１１６Ｎが影響を受けることがある接地電位の変動を相殺する。
【００４５】
それぞれの放電器１１４１．．．１０８Ｎは次に、放電パルスを放出するたびに蓄積値をある特定の値へ再初期化するために設計された初期化電子回路１１８１．．．１１８Ｎを備える。ここに示す装置では、初期化電子回路１１８１．．．１１８Ｎのそれぞれが、導電性の材料１１２１．．．１１２Ｎを接地するスイッチ１２０１．．．１２０Ｎを備え、このスイッチ１２０１．．．１２０Ｎは、その閉じた位置において放電パルスにより制御して、放電パルスが放出されるたびに、電圧Ｖ１．．．ＶＮをゼロ電位（接地電位）へ初期化する。
【００４６】
放電器１１４１．．．１０８Ｎは、底面１０６に実装する。
【００４７】
データ処理装置１００は次に、ニューロン１０８１．．．１０８Ｎとの間でパルスを送受信するために、パルス伝播器１２２と呼ばれる別の電子回路を備える。
【００４８】
パルス伝播器１２２はまず、エンコーダ１２４と呼ばれる電子回路を備え、それぞれのデジタル放電パルスが、放電パルスを放出したニューロン１０８１．．．１０８Ｎ（以下「発信元ニューロン」）の識別子（以下、「アドレス」という）を表す一連のバイナリ値を備えるという方法によって、ニューロン１０８１．．．１０８Ｎが放出した放電パルスをデジタル放電パルスへとエンコードする。ここに示す装置では、エンコーダ１２４は、ニューロン１０８１．．．１０８Ｎそれぞれに対して基本エンコーダ１２６１．．．１２６Ｎを備える。基本エンコーダ１２６１．．．１２６Ｎは底面１０６に実装する。
【００４９】
パルス伝播器１２２はさらに、コントローラ１２８を備え、伝播デジタルパルスと呼ばれるデジタルパルスを生成して放出するが、それぞれ、宛先ニューロンと呼ばれる対応するニューロンの１つへ伝送する。ここに示す装置では、コントローラ１２８は、計算機プログラム命令１３１を記録したメモリ１３０と、計算機プログラム命令１３１を実行する中央演算ユニット１３３とを備え、以下に示す機能ならびに図３に示す後述のステップを実行する。そして、コントローラ１２８はまず、入力データＥを用いて少なくとも１つの伝播デジタルパルスを生成するように設計する。コントローラ１２８はさらに、ニューロン１０８１．．．１０８Ｎから届くデジタル放電パルスを受信して、それぞれに対して、デジタル放電パルスが示すアドレスを用いて発信元ニューロンを判定するように設計する。さらに、それぞれのデジタル放電パルスに対して、コントローラ１２８はさらに、発信元ニューロンに対応して、放電パルスを用いて装置の出力データＳを放出するか、または、デジタル放電パルスを少なくとも１つの伝播デジタルパルスへ変換するように設計する。宛先ニューロンあるいは伝搬デジタルパルスのニューロンを判定するために、「ルック・アップ・テーブル」またはＬＵＴと呼ばれる対応表１３５をメモリ１３０に記録する。この対応表１３５は、発信元ニューロンのアドレスに対応して、１つまたは複数の宛先ニューロンのアドレスをそれぞれ定義する。対応表１３５はさらに、伝播パルスの値（ニューラル・ネットワークの分野では「重み」とも呼ばれる）を定義する。
【００５０】
重みは一般に、計算または学習の過程で定義されるが、その過程の間に、既知の出力データと関連付けされた入力データが処理装置１００へ供給されて、そのときに重みを決定して処理装置１００が既知の出力データを供給できるようにする。
【００５１】
コントローラ１２８は頂面１０４に実装する。
【００５２】
パルス伝播器１２２はさらに、デジタル／アナログ変換器１３２を備え、コントローラ１２８が放出した伝播デジタルパルスをそれぞれ、対応表１３５を用いて決定したある振幅値をもつ伝播アナログパルスへ変換し、またコントローラ１２８が制御するスイッチ１３４も備え、伝播アナログパルスを対応する１つまたは複数の宛先ニューロンへ送る。デジタル／アナログ変換器１３２およびスイッチ１３４は頂面１０４に実装する。
【００５３】
処理装置１００はさらに、頂面１０４へ伸びて、スイッチ１３４を、ニューロン１０８１．．．１０８Ｎのそれぞれの蓄積垂直相互接続部１１０１．．．１１０Ｎの上端へ接続する接続部１３６を備える。
【００５４】
パルス伝播器１２２は、頂面１０４に位置する一部分（すなわち、コントローラ１２８、デジタル／アナログ変換器１３２およびスイッチ１３４）を備え、それぞれのニューロン１０８１．．．１０８Ｎの放電器１１４１．．．１０８Ｎは底面１０６に位置するため、底面１０６から頂面１０４へ放電パルスを表すデータを通信可能でなければならない。この目的で、パルス伝播器１２２は、少なくとも１つの垂直相互接続部１４０を備え、放電パルスを表すこのデータを底面１０６から頂面１０４へ伝送する。さらに、パルス伝播器１２２は、基本エンコーダ１２６１．．．１２６Ｎをパルス伝播器１２２の垂直相互接続部１４０の下端（底面１０６の側にある）へ接続するデータ・バス１４２を備える。データ・バス１４２は、シリコン基板１０２の底面１０６に伸びている。さらに、パルス伝播器１２２は、パルス伝播器１２２の垂直相互接続部１４０の上端（頂面１０４の側にある）をコントローラ１２８へ接続する接続部１４３を備える。
【００５５】
さらにより好ましくは、パルス伝播器１２２の１つまたは複数の垂直相互接続部１４０、ならびに、ニューロン１０８１．．．１０８Ｎの蓄積垂直相互接続部１１０１．．．１１０Ｎおよび基準垂直相互接続部１１７１．．．１１７Ｎは、同じ製造方法により製造し、したがって同じものとなる。このことにより、データ処理装置１００の製造は極めて簡便にすることができる。より好ましくは、次の非特許文献に記載の方法がある。
Ｈｅｎｒｙ  Ｄ．，  Ｃｈｅｒａｍｙ  Ｓ．，  Ｃｈａｒｂｏｎｎｉｅｒ  Ｊ．，  Ｃｈａｕｓｓｅ  Ｐ．，  Ｎｅｙｒｅｔ  Ｍ．，  ＧａＲｎｉｅｒ  Ｇ．，  Ｂｒｕｎｅｔ−Ｍａｎｑｕａｔ  Ｃ．，  Ｖｅｒｒｕｎ  Ｓ．，  Ｓｉｌｌｏｎ  Ｎ．，  Ｂｏｎｎｏｔ  Ｌ．，  Ｆａｒｃｙ  Ａ．，  Ｃａｄｉｘ  Ｌ．，  Ｒｏｕｓｓｅａｕ  Ｍ．  および  Ｓａｕｇｉｅｒ  Ｅ．「Ｄｅｖｅｌｏｐｍｅｎｔ  ａｎｄ  ｃｈａｒａｃｔｅｒｉｓａｔｉｏｎ  ｏｆ  ｈｉｇｈ  ｅｌｅｃｔｒｉｃａｌ  ｐｅｒｆｏｒｍａｎｃｅｓ  ＴＳＶ  ｆｏｒ  ３Ｄ  ａｐｐｌｉｃａｔｉｏｎｓ」，  於「Ｅｌｅｃｔｒｏｎｉｃｓ  Ｐａｃｋａｇｉｎｇ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  ２００９．  ＥＰＴＣ  ’０９」，  １１ｔｈ  ｖｏｌ．，  ｐｐ．  ５２８−５３５，  １２月９日−１１日２００９年  ｄｏｉ：  １０．１１０９／ＥＰＴＣ．２００９．５４１６４９０．
【００５６】
本方法は、要約すると、シリコン基板を深く掘削するステップと、絶縁材料を堆積させるステップと、金属などの導電性の材料を堆積させるステップとを含む。
【００５７】
より好ましくは、本製造方法によると、不確かさが１０％以上であっても、コンデンサの既定値を得ることができる。このことにより、簡便、かつ結果として廉価な製造方法を使用することが可能となる。一般にアナログ電子回路においては、このような不確かさを許容することはできないであろう。しかしながら、ここまで説明してきたように、ニューロン・ネットワークの構造そのものがこれを調節する。
【００５８】
図２は、等価電気回路図の例であり、ニューロン１１８１．．．１１８Ｎのうちの１つとして、１０８Ｎを参照用に示す。インデックスｎは、１からＮの間の値である。ニューロン１０８ｎの構成要素のインデックスも「ｎ」である。
【００５９】
ニューロン１０８ｎの蓄積垂直相互接続部１１０ｎの等価モデルは、並列に接続された抵抗ＲｎおよびコンデンサＣｎで表すことができて、これら２つの要素の第一の終端の電圧はＶｎであり、これら２つの要素の他方の終端は、電流源Ｉｎを介して接地される。
【００６０】
ニューロン１０８ｎの比較器１１６ｎはまず、入力電界効果型トランジスタ２０２ｎを備え、そのゲートを蓄積垂直相互接続部１１０ｎに接続して電圧Ｖｎを受信する。
【００６１】
比較器１１６ｎはさらに、出力電界効果型トランジスタ２０４ｎを備え、そのゲートを基準垂直相互接続部１１７ｎに接続して電圧ＶＳを受信する。
【００６２】
比較器１１６ｎはさらに、（公知の）電界効果型トランジスタに基づく「カレントミラー」実装２０６ｎを備え、前記実装には電圧Ｖｄｄの電源を供給し、かつ、入力および出力電界効果型２０２ｎおよび２０４ｎのソースおよびドレインのうちの１つに接続する。
【００６３】
比較器１１６ｎはさらに、接地された電流源Ｉｂｉａｓを備え、電流源の残る端子を入力および出力電界効果型２０２ｎおよび２０４ｎのソースおよびドレインのうちの１つに接続する。
【００６４】
基準垂直相互接続部１１７ｎの等価モデルは、並列に接続された抵抗Ｒ＊ｎおよび容量Ｃ＊ｎで表すことができて、これら２つの要素の第一の終端の電圧はＶＳを受け、２つの要素の他方の終端は、電流源Ｉ＊ｎを介して接地される。
【００６５】
他のニューロンもニューロン１０８ｎと同様である。
【００６６】
図３において、図１に示す装置で実装されるデータ処理方法３００は、以下のステップを含む。
【００６７】
ステップ３０２において、コントローラ１２８は入力データを受信する。
【００６８】
ステップ３０４において、コントローラ１２８は少なくとも１つの宛先ニューロンおよび１つまたは複数の伝播デジタルパルスの値を決定し、この１つまたは複数のニューロンの宛先へ放出する。
【００６９】
決定された伝播パルスのそれぞれについて、引き続くステップ３０６から３１２を実行する。
【００７０】
ステップ３０６において、コントローラ１２８は伝播デジタルパルスをデジタル／アナログ変換器１３２へ放出する。
【００７１】
ステップ３０８において、コントローラ１２８は伝播デジタルパルスを伝播アナログパルスへと変換して、スイッチ１３４へ放出する。
【００７２】
ステップ３１０において、コントローラ１２８はスイッチ１３４を制御して、伝播アナログパルスを対応する宛先ニューロンへ放出するようスイッチを設定する。
【００７３】
ステップ３１２において、スイッチ１３４は伝播アナログパルスを対応する宛先ニューロンへ放出する。
【００７４】
ステップ３１４において、１つまたは複数の伝播パルスを宛先ニューロンの積分器１０９１．．．１０９Ｎにおいて蓄積する。
【００７５】
ステップ３１６において、１つまたは複数のニューロンの放電器１１４１．．．１０８Ｎは蓄積値がしきい値を超えたことを判定する。
【００７６】
その結果、ステップ３１８において、放電器は定電位の放電パルスを放出し、ステップ３２０において、蓄積値を再初期化する。
【００７７】
ステップ３２２において、エンコーダ１２４は定電位の放電パルスを発信元ニューロンのアドレスを含むデジタル放電パルスへ変換する。
【００７８】
ステップ３２４において、デジタル放電パルスはデータ・バス１４２および垂直相互接続部１４０を介してコントローラ１２８へ伝送される。
【００７９】
ステップ３２６において、コントローラ１２８は、それらの発信元アドレスに応じて、デジタル放電パルスを装置の出力データＳまたは伝播パルスへ変換する。後者の場合、コントローラは対応表１３５を用いて、伝播パルスおよび宛先ニューロンの値を決定する。パルスの値は対応表１３５の指示する重みを用いて得る。
【００８０】
本方法は次に、ステップ３０６から３１２へ戻る。
【００８１】
図４によると、積分器１０９ｎ（インデックスｎは、１からＮの間の値を取り得る）のそれぞれは、代替的に、直列に配置した２つの蓄積垂直相互接続４０２ｎおよび４０４ｎを備える。すなわち、それらの下端はシリコン基板の下面の金属配線４０６ｎに接続する。同時に、第１の蓄積垂直相互接続４０２ｎの上端でパルスを受信し、他方の蓄積垂直相互接続４０４ｎ上端は放電器接続して、それに電圧Ｖｎを供給する。この解決方法により、同一集積回路上（シリコン基板の同じ面）のニューロン回路を構成する２つの部分を保持可能となる。この場合、３次元構造、つまり、シリコン支持体の少なくとも２つの表面にわたるような構造は必要としない。蓄積垂直相互接続４０２ｎおよび４０４ｎはこのようにして、電気容量に関わる効果のみを目的として使用するが、シリコン基板の１つの面から他の面へと連絡するためではない。
【００８２】
図５によると、積分器１０９ｎ（インデックスｎは、１からＮの間の値を取り得る）のそれぞれは、代替的に、並列に配置された２つの蓄積垂直相互接続５０２ｎおよび５０４ｎを備える。すなわち、それらの上端と下端は金属配線５０６ｎおよび５０８ｎにより接続する。この解決方法により、より大きなコンデンサをもつことが可能となり、したがって、蓄積容量の時定数はより高くなる。
【００８３】
前述したようなデータ処理のためのデータ処理装置および方法が、データ処理装置のサイズ縮小を可能とすることは明らかである。
【００８４】
本発明は前述の実施形態に限定されないものであり、ここに開示された情報に照らせば、本発明に対し様々な変更が可能であることは当業者には明らかであろう。
【００８５】
特に、ニューロンは頂面と底面との間に配置してもよい（２つの面より多くてもよい）。
【００８６】
この場合、垂直相互接続部１４０のような垂直相互接続を提供して、パルス伝播器により下面へ放出された伝播アナログパルスを伝送してもよく、そこで、上面に実装されたニューロンの蓄積垂直相互接続により受信する。
【００８７】
さらに、ニューロンは、前述のＡＥＲによる解決方法を利用せずに、直接接続してもよい。
【００８８】
さらに、コントローラ１２８は、「クロスバー」と呼ばれる接続マトリクスと置き換えてもよく、これには計算機プログラムを実行する処理ユニットはない。
【００８９】
以下の請求項において、使用される用語は、本明細書で開示した実施形態の範囲へ請求項の内容を限定するように解釈してはならず、請求項の記載に基づき、請求項が包含しようとする全ての均等物を含むように解釈すべきであり、その範囲は、本明細書に開示する情報を実施するために一般的な知識を適用する際に当業者の想到する範囲内である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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