(57)【要約】      （修正有）【課題】ダイオードにおける逆回復時間の短縮を図るとともに、逆バイアス時のリーク電流を低減することを可能とする。【解決手段】第１導電型の第１の半導体層１１と、第１の半導体層の上層に設けられる第２導電型の第２の半導体層１４と、第２の半導体層の上層に設けられ、第２の半導体層より高濃度の第２導電型の第３の半導体層１５と、第３の半導体層の上層に設けられる第１の電極１６と、第１の半導体層の下層に設けられ、第１の半導体層より高濃度の第２導電型の第４の半導体層１２と、第４の半導体層の下層に設けられる第２の電極１３と、第２の半導体層中で前記第３の半導体層に近接して設けられる局所ライフタイム制御層１７と、第１の半導体層中に選択的に設けられる第２導電型の第５の半導体層１８と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の上層に設けられる第２導電型の第２の半導体層と、
前記第２の半導体層の上層に設けられ、前記第２の半導体層より高濃度の第２導電型の第３の半導体層と、
前記第３の半導体層の上層に設けられる第１の電極と、
前記第１の半導体層の下層に設けられ、第１の半導体層より高濃度の第４の半導体層と、
前記第４の半導体層の下層に設けられる第２の電極と、
前記第２の半導体層中で前記第３の半導体層に近接して設けられる局所ライフタイム制御層と、
前記第１の半導体層中に選択的に設けられる第２導電型の第５の半導体層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第５の半導体層は、前記第２の半導体層の近傍に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１導電型の第１の半導体層と、
前記第１の半導体層の上層に設けられる第２導電型の第２の半導体層と、
前記第２の半導体層の上層に設けられ、前記第２の半導体層より高濃度の第２導電型の第３の半導体層と、
前記第３の半導体層の上層に設けられる第１の電極と、
前記第１の半導体層の下層に設けられ、第１の半導体層より高濃度の第４の半導体層と、
前記第４の半導体層の下層に設けられる第２の電極と、
前記第２の半導体層中で前記第３の半導体層に近接して設けられる局所ライフタイム制御層と、
前記局所ライフタイム制御層より下層側に下端部を有し、選択的に形成された、前記第１の電極と接続されたトレンチ電極と、
を備えることを特徴とする半導体装置。
【請求項４】
前記トレンチ電極の下端部は、前記第１の半導体層中に設けられることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、高耐圧、大電流を制御するインバータ回路、電力変換回路などのスイッチング回路を有する半導体装置において、さらなる高性能化が求められている。
【０００３】
このような半導体装置において、例えば、複数のＩＧＢＴ(Insulated Gate Bipolar Transistor)などのスイッチング素子間に、モータなどの負荷が接続される。このとき、負荷にはインダクタンス成分が含まれるため、スイッチング素子をターンオフしたとき、負荷に蓄えられたエネルギーを放出する必要がある。そして、放出されたエネルギーを還流するために、各スイッチング素子と逆並列にダイオードが接続されている。
【０００４】
このような構成の半導体装置において、スイッチング損失が問題となっている。スイッチング損失を低減するためには、高速化が有効であるが、一方で、素子破壊や誤動作など信頼性低下の原因となるサージ電圧、スイッチングノイズを増大させてしまうという問題が生じる。
【０００５】
サージ電圧、スイッチングノイズの低減のためには、ダイオードが順バイアスから逆バイアスに切り替わる逆回復動作時の逆回復時間の短縮が求められる。そこで、ベース領域内にライフタイムキラー（格子欠陥）を有する局所ライフタイム制御層を設け、蓄積キャリアを減少させることにより、逆回復時間の短縮を図り、低損失と高信頼性の両立を図っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３２１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ダイオードにおける逆回復時間の短縮を図るとともに、逆バイアス時のリーク電流を低減することを可能とする。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第１導電型の第１の半導体層と、第１の半導体層の上層に設けられる第２導電型の第２の半導体層と、第２の半導体層の上層に設けられ、第２の半導体層より高濃度の第２導電型の第３の半導体層と、第３の半導体層の上層に設けられる第１の電極と、第１の半導体層の下層に設けられ、第１の半導体層より高濃度の第２導電型の第４の半導体層と、第４の半導体層の下層に設けられる第２の電極と、第２の半導体層中で前記第３の半導体層に近接して設けられる局所ライフタイム制御層と、第１の半導体層中に選択的に設けられる第２導電型の第５の半導体層と、を備えるものである。
【０００９】
また、実施形態の半導体装置は、第１導電型の第１の半導体層と、第１の半導体層の上層に設けられる第２導電型の第２の半導体層と、第２の半導体層の上層に設けられ、第２の半導体層より高濃度の第２導電型の第３の半導体層と、第３の半導体層の上層に設けられる第１の電極と、第１の半導体層の下層に設けられ、第１の半導体層より高濃度の第２導電型の第４の半導体層と、第４の半導体層の下層に設けられる第２の電極と、第２の半導体層中で第３の半導体層に近接して設けられる局所ライフタイム制御層と、局所ライフタイム制御層より下層側に下端部を有し、選択的に形成された、第１の電極と接続されたトレンチ電極と、を備えるものである。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係るダイオードの断面構造を示す図である。
【図２】従来のダイオードの断面構造を示す図である。
【図３】従来のダイオードにおける逆バイアス時の状態を示す図である。
【図４】第１の実施形態に係るダイオードおける逆バイアス時の状態を示す図である。
【図５】第２の実施形態に係るダイオードの断面構造を示す図である。
【図６】第２の実施形態に係るダイオードおける逆バイアス時の状態を示す図である。
【図７】第３の実施形態に係るダイオードの断面構造を示す図である。
【図８】第３の実施形態に係るダイオードおける逆バイアス時の状態を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１２】
〈第１の実施形態〉
図１に、本実施形態の半導体装置であるダイオードの断面構造を示す。図１に示すように、例えばＮ−ベース層１１とＮ＋カソード層１２が形成されたＯＳＬ(One side lap)ウェハを用い、Ｎ＋カソード層１２側(裏面側)に裏面(カソード)電極１３が、Ｎ−ベース層１１側(表面側)に順次Ｐアノード層１４、Ｐ＋高濃度アノード層１５、表面(アノード)電極１６が設けられている。
【００１３】
Ｐアノード層１４において、Ｐ＋高濃度アノード層１５に近接して、蓄積キャリアを減少させるためのライフタイムキラー（格子欠陥）を有する局所ライフタイム制御層１７が設けられている。
【００１４】
このようなダイオードにおいて、順バイアスをかけると、Ｎ−ベース層１１、Ｐアノード層１４において、それぞれ多数キャリアが過剰となるため、ＰＮ接合面付近の空乏層は消滅し、アノードからカソードに電流が流れる。一方、逆バイアスをかけると、Ｎ−ベース層１１、Ｐアノード層１４において、それぞれ多数キャリアが不足し、ＰＮ接合面より空乏層が広がり、カソードからアノードへの電流は流れにくくなる。
【００１５】
ここで、図２に、従来のダイオードの断面構造を示す。図２に示すように、Ｎ−ベース層１０１と、その裏面側に順次Ｎ＋カソード層１０２、裏面電極１０３が、表面側に順次Ｐアノード層１０４、表面電極１０６が設けられている。局所ライフタイム制御層１０７は、高濃度の正電荷の注入を制御するために、Ｎ−ベース層１０１中に設けられている。
【００１６】
このような構造のダイオードにおいて、逆バイアス時に、図３に示すように、Ｎ−ベース層１０１とＰアノード層１０４のＰＮ接合面から広がる空乏層１０９が、局所ライフタイム制御層１０７に到達し、リーク電流が増大する場合がある。特に、高温動作時において、リーク電流はさらに増大する。
【００１７】
一方、図１に示すような本実施形態のダイオードにおいては、逆バイアスを印加すると、逆バイアスを印加すると、図４に示すように、局所ライフタイム制御層１７より下層(裏面側)の、Ｐアノード層１４とＮ−ベース層１１とのＰＮ接合面より、空乏層１９が広がる。しかし、Ｐアノード層１４の下側のＮ−ベース層１１に形成された選択的Ｐ層１８により、空乏層１９のＰアノード層１４内への拡大を抑制する。すなわち、選択的Ｐ層１８の形成により、空乏層１９が形成されるＰＮ接合面は、選択的Ｐ層１８とＮ−ベース層１１とにより形成されるＰＮ接合面になるため、Ｐアノード層１４内への空乏層１９の広がりは選択的Ｐ層１８間の間隙を通して拡大するが、全体としては選択的Ｐ層１８の存在によって、抑制される。したがって、空乏層１９は局所ライフタイム制御層１７に到達しなくなり、リーク電流の増大を抑えることができる。
【００１８】
本実施形態によれば、局所ライフタイム制御層を設け、蓄積キャリアを減少させることにより、逆回復時間の短縮を図ることができるとともに、局所ライフタイム制御層をＰ高濃度アノード層近傍のＰアノード層に設け、ＰＮ接合面を局所ライフタイム制御層より下層(裏面側)に設け、かつＮ−ベース層のＰアノード層近傍に選択的Ｐ層を設けることにより、逆バイアス時のリーク電流を抑えることが可能となる。従って、特に、ハイブリッド車などの車載用といった高温動作が想定される場合などにおいて、高温リーク電流を大きく低減することができる。
【００１９】
なお、選択的Ｐ層１８は、Ｎ−ベース層１１内においてＰアノード層１４の近傍に紙面に垂直な方向に延長配置される。
【００２０】
本実施形態によれば、第１の実施形態と同様に、逆回復時間の短縮を図ることができるとともに、逆バイアス印加時の局所ライフタイム制御層への空乏層の広がりを、より効果的に抑えることができ、逆バイアス時のリーク電流、特に高温リーク電流をより抑えることが可能となる。
【００２１】
〈第２の実施形態〉
本実施形態おいては、第１の実施形態と同様の構成であるが、さらにＰアノード層の局所ライフタイム制御層の下層に到達するトレンチ電極が設けられている。
【００２２】
図５に本実施形態の半導体装置であるダイオードの断面構造を示す。第１の実施形態と同様に、Ｎ−ベース層２１と、その裏面側に順次Ｎ＋カソード層２２、裏面電極２３が、表面側に順次Ｐアノード層２４、Ｐ＋高濃度アノード層２５、表面電極２６が設けられている。
【００２３】
Ｐアノード層２４において、第１の実施形態と同様に、Ｐ＋高濃度アノード層２５に近接して、局所ライフタイム制御層２７が設けられている。そして、Ｐ＋高濃度アノード層３５を貫通してＰアノード層２４の局所ライフタイム制御層２７より下層(裏面側)に到達し、表面電極２６と一体形成された、或いは表面電極２６と接続された、Ａｌなどからなるトレンチ電極２８が設けられている。
【００２４】
このような構造のダイオードにおいて、逆バイアスを印加すると、図６に示すように、局所ライフタイム制御層２７より下層(裏面側)の、Ｐアノード層２４とＮ−ベース層２１とのＰＮ接合面より空乏層２９が広がる。しかしながらＰアノード層２４内における空乏層２９の拡大は、トレンチ電極２８により抑制される。すなわち、トレンチ電極２８は表面電極２６と同じ負電位にバイアスされた導電層であるため、空乏層２９の拡大はトレンチ電極２８の下端で阻止され、この結果、隣接するトレンチ電極２８間においても一定の範囲に抑制される。  したがって、空乏層２９は局所ライフタイム制御層２７にまで到達しなくなり、リーク電流の増大を抑えることができる。
【００２５】
本実施形態によれば、第１の実施形態と同様に、逆回復時間の短縮を図ることができるとともに、逆バイアス印加時の局所ライフタイム制御層への空乏層の広がりを抑えることができ、逆バイアス時のリーク電流、特に高温リーク電流をより抑えることが可能となる。
【００２６】
〈第３の実施形態〉
本実施形態おいては、第２の実施形態と同様の構成であるが、さらにＮ−ベース層に到達するトレンチ電極が設けられている。
【００２７】
図７に本実施形態の半導体装置であるダイオードの断面構造を示す。第１の実施形態と同様に、Ｎ−ベース層３１と、その裏面側に順次Ｎ＋カソード層３２、裏面電極３３が、表面側に順次Ｐアノード層３４、Ｐ＋高濃度アノード層３５、表面電極３６が設けられている。
【００２８】
Ｐアノード層３４において、第１の実施形態と同様に、Ｐ＋高濃度アノード層３５に近接して、局所ライフタイム制御層３７が設けられている。そして、Ｐ＋高濃度アノード層３５、Ｐアノード層３４を貫通して、Ｎ−ベース層３１に到達し、表面電極３６と一体形成された、或いは表面電極３６と接続された、Ａｌなどからなるトレンチ電極３８が設けられている。
【００２９】
このような構造のダイオードにおいて、逆バイアスを印加すると、図８に示すように、局所ライフタイム制御層３７より下層(裏面側)の、Ｐアノード層３４とＮ−ベース層３１とのＰＮ接合面より空乏層３９が広がる。しかしながらＰアノード層２４内における空乏層２９の拡大は、トレンチ電極３８により抑制される。すなわち、トレンチ電極３８は表面電極３６と同じ負電位にバイアスされた導電層であるため、空乏層３９の拡大はトレンチ電極３８の下端で阻止され、この結果、隣接するトレンチ電極２８間においても一定の範囲に抑制される。したがって、空乏層３９は局所ライフタイム制御層３７に到達しなくなり、リーク電流の増大を抑えることができる。
【００３０】
本実施形態によれば、第１の実施形態と同様に、逆回復時間の短縮を図ることができるとともに、逆バイアス印加時の局所ライフタイム制御層への空乏層の広がりを抑えることができ、逆バイアス時のリーク電流、特に高温リーク電流をより抑えることが可能となる。
【００３１】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３２】
１１、２１、３１、１０１…Ｎ−ベース層、１２、２２、３２、１０２…Ｎ＋カソード層、１３、２３、３３、１０３…裏面電極、１４、２４、３４、１０４…Ｐアノード層、１５、２５、３５…Ｐ＋高濃度アノード層、１６、２６、３６、１０６…表面電極、１７、２７、３７、１０７…局所ライフタイム制御層、１８…選択的Ｐ層、１９、２９、３９、１０９…空乏層、２８、３８…トレンチ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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