(57)【要約】      （修正有）【課題】制御ピンを通じて入力された１つの制御信号のレベルによって命令をイシューすることができるメモリ装置の動作方法及び該方法を行う装置を提供する。【解決手段】複数のクロックサイクルで入力されるＯＤＴ入力のＨとＬの組み合わせに応じて、ＯＤＴコントローラによる終端抵抗の抵抗値変更、ＯＤＴ回路のターンオフまたはターンオンを実行するか、パワーダウン中でも必要とされるメモリのリフレッシュ動作を実行するか等のメモリの動作制御を行う。【選択図】図８
2013069399.tif 000002
【特許請求の範囲】
【請求項１】
ＯＤＴピン（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ（ＯＤＴ）ｐｉｎ）でＯＤＴ信号を受信する段階と、
前記ＯＤＴ信号によって、命令をイシュー（ｉｓｓｕｅ）するか、ＯＤＴ回路を制御する段階と、
を含むメモリ装置の動作方法。
【請求項２】
前記ＯＤＴ回路を制御する段階は、前記ＯＤＴ回路の終端抵抗の抵抗値を変更させるか、または前記ＯＤＴ回路をターンオン（ｔｕｒｎ−ｏｎ）またはターンオフ（ｔｕｒｎ−ｏｆｆ）させる段階である請求項１に記載のメモリ装置の動作方法。
【請求項３】
クロック（ｃｌｏｃｋ）信号のエッジ（ｅｄｇｅ）ごとに、前記ＯＤＴ信号のレベル（ｌｅｖｅｌ）が連続してハイ（ｈｉｇｈ）である時、前記ＯＤＴ信号に応答して、前記終端抵抗の前記抵抗値を変更させる請求項２に記載のメモリ装置の動作方法。
【請求項４】
クロック信号のエッジのそれぞれで前記ＯＤＴ信号のレベルがトグリング（ｔｏｇｇｌｉｎｇ）される時、前記ＯＤＴ信号に応答して、前記命令をイシューする請求項１に記載のメモリ装置の動作方法。
【請求項５】
前記命令は、リフレッシュ（ｒｅｆｒｅｓｈ）命令である請求項１に記載のメモリ装置の動作方法。
【請求項６】
前記命令は、プリチャージオールバンク（ｐｒｅ−ｃｈａｒｇｅ  ａｌｌ  ｂａｎｋ）命令である請求項１に記載のメモリ装置の動作方法。
【請求項７】
前記メモリ装置が、パワーダウン（ｐｏｗｅｒ−ｄｏｗｎ）である時、前記命令をイシューする請求項１に記載のメモリ装置の動作方法。
【請求項８】
ＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）信号を受信するＯＤＴピンと、
前記ＯＤＴ信号を感知するＯＤＴ感知器と、
前記ＯＤＴ信号によって、命令をイシューするコマンドデコーダ（ｃｏｍｍａｎｄ  ｄｅｃｏｄｅｒ）と、
終端抵抗とスイッチとを含むＯＤＴ回路と、
前記ＯＤＴ信号のレベルによって、前記ＯＤＴ回路の終端抵抗の値を変更するか、前記ＯＤＴ回路をターンオンさせるか、ターンオフさせるように、前記ＯＤＴ回路を制御するＯＤＴ制御回路と、
を含むメモリ装置。
【請求項９】
前記ＯＤＴ感知器は、複数のラッチ（ｌａｔｃｈｅｓ）を含み、
前記複数のラッチのうち、
【数２】
2013069399.tif 000005
のラッチはクロック信号に応答して、（ｉ−１）番目のラッチの出力信号のレベルを検出する請求項８に記載のメモリ装置。
【請求項１０】
請求項８に記載の少なくとも何れか１つのメモリ装置を含む少なくとも何れか１つのランク（ｒａｎｋ）を含むメモリモジュール（ｍｅｍｏｒｙ  ｍｏｄｕｌｅ）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリ装置に係り、特に、制御ピン（ｐｉｎ）を通じて入力された１つの制御信号のレベル（ｌｅｖｅｌ）によって命令をイシュー（ｉｓｓｕｅ）することができるメモリ装置の動作方法と該方法を行うための装置とに関する。
【背景技術】
【０００２】
メモリ装置の動作を制御することができる命令は、複数の制御信号のデコーディング（ｄｅｃｏｄｉｎｇ）結果として発生し、イシューされる。前記メモリ装置が、パワーダウン（ｐｏｗｅｒ  ｄｏｗｎ）される時、前記メモリ装置の受信器がターンオフ（ｔｕｒｎ−ｏｆｆ）されるので、前記命令はイシューされることができない。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的な課題は、制御ピンを通じて入力された１つの制御信号のレベルによって命令をイシューすることができるメモリ装置の動作方法及び該方法を行う装置を提供するところにある。
【課題を解決するための手段】
【０００４】
本発明の実施形態によるメモリ装置の動作方法は、ＯＤＴピン（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ（ＯＤＴ）ｐｉｎ）でＯＤＴ信号を受信する段階と、前記ＯＤＴ信号によって、命令をイシューするか、ＯＤＴ回路を制御する段階と、を含む。
【０００５】
前記ＯＤＴ回路を制御する段階は、前記ＯＤＴ回路の終端抵抗の抵抗値を変更させるか、または前記ＯＤＴ回路をターンオン（ｔｕｒｎ−ｏｎ）またはターンオフさせる段階である。
【０００６】
クロック（ｃｌｏｃｋ）信号のエッジ（ｅｄｇｅ）ごとに、前記ＯＤＴ信号のレベルが連続してハイ（ｈｉｇｈ）である時、前記ＯＤＴ信号に応答して、前記終端抵抗の前記抵抗値は変更されうる。
【０００７】
クロック信号のエッジのそれぞれで前記ＯＤＴ信号のレベルがトグリング（ｔｏｇｇｌｉｎｇ）される時、前記ＯＤＴ信号に応答して、前記命令をイシューする。前記命令は、リフレッシュ（ｒｅｆｒｅｓｈ）命令であり得る。前記命令は、プリチャージオールバンク（ｐｒｅ−ｃｈａｒｇｅ  ａｌｌ  ｂａｎｋ）命令であり得る。
【０００８】
前記メモリ装置が、パワーダウンである時、前記命令をイシューする。
【０００９】
本発明の実施形態によるメモリ装置は、ＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）信号を受信するＯＤＴピンと、前記ＯＤＴ信号を感知するＯＤＴ感知器と、前記ＯＤＴ信号によって、命令をイシューするコマンドデコーダ（ｃｏｍｍａｎｄ  ｄｅｃｏｄｅｒ）と、終端抵抗とスイッチとを含むＯＤＴ回路と、前記ＯＤＴ信号のレベルによって、前記ＯＤＴ回路の終端抵抗の値を変更するか、前記ＯＤＴ回路をターンオンさせるか、ターンオフさせるように、前記ＯＤＴ回路を制御するＯＤＴ制御回路と、を含む。
【００１０】
前記ＯＤＴ感知器は、複数のラッチ（ｌａｔｃｈｅｓ）を含み、前記複数のラッチのうち、
【数１】
2013069399.tif 000003
のラッチはクロック信号に応答して、（ｉ−１）番目のラッチの出力信号のレベルを検出する。
【００１１】
本発明の実施形態によるメモリモジュールは、前記少なくとも何れか１つのメモリ装置を含む少なくとも何れか１つのランク（ｒａｎｋ）を含みうる。
【発明の効果】
【００１２】
本発明の実施形態によるメモリ装置の動作方法及び前記方法を行うための装置は、制御ピンを通じて入力された制御信号のレベルによって命令をイシューすることができる。
【００１３】
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の詳細な説明が提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態によるメモリシステムのブロック図を示す。
【図２】図１に示されたメモリシステムの側面図を示す。
【図３】図１に示されたメモリ装置のブロック図を示す。
【図４】図３に示されたＯＤＴ検出器のブロック図を示す。
【図５】図３に示されたＯＤＴコントローラのブロック図を示す。
【図６】図３に示されたＯＤＴ回路のブロック図を示す。
【図７】図１に示されたメモリシステムのＯＤＴマトリックスを示す。
【図８】図１に示されたメモリシステムの動作を説明するタイミング図を示す。
【図９】図１に示されたメモリコントローラのブロック図を示す。
【図１０】図３に示されたメモリ装置の動作を説明するフローチャートである。
【図１１】本発明のさらに他の実施形態によるメモリシステムの他のブロック図を示す。
【図１２】図１に示されたメモリ装置を含むマルチチップパッケージの一実施形態を示す。
【発明を実施するための形態】
【００１５】
以下、添付した図面を参照して、本発明を詳しく説明する。
【００１６】
図１は、本発明の一実施形態によるメモリシステムのブロック図を示し、図２は、図１に示されたメモリシステムの側面図を示す。図１と図２とを参照すると、メモリシステム１または１’は、複数のメモリモジュール（ｍｅｍｏｒｙ  ｍｏｄｕｌｅ）３、５とメモリコントローラ（ｍｅｍｏｒｙ  ｃｏｎｔｒｏｌｌｅｒ）９０とを含む。
【００１７】
実施形態によって、複数のメモリモジュール３、５のそれぞれは、ＤＩＭＭ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）として具現可能である。他の実施形態によって、複数のメモリモジュール３、５のそれぞれは、ＤＩＰ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｐａｃｋａｇｅ）メモリモジュール、ＳＩＰＰ（Ｓｉｎｇｌｅ  Ｉｎｌｉｎｅ  Ｐｉｎ  Ｐａｃｋａｇｅ）メモリモジュール、ＳＩＭＭ（Ｓｉｎｇｌｅ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）、ＤＩＭＭ、またはＳＯ−ＤＩＭＭ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  ＤＩＭＭ）として具現可能である。
【００１８】
複数のメモリモジュール３、５のそれぞれは、複数のランクＲａｎｋ０、Ｒａｎｋ１、及びＲａｎｋ２、Ｒａｎｋ３に分けることができる。
【００１９】
複数のランクＲａｎｋ０、Ｒａｎｋ１、及びＲａｎｋ２、Ｒａｎｋ３のそれぞれは、複数のメモリ装置１０−１、１０−２、．．．、及び１０−ｎを含む。例えば、複数のメモリ装置１０−１、１０−２、．．．、及び１０−ｎ（総括的に、１０）のそれぞれは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であり得る。しかし、本発明の概念は、メモリの種類に限定するものではない。
【００２０】
複数のメモリモジュール３、５のそれぞれとメモリコントローラ９０との間には、データ（ｄａｔａ）、アドレス（ａｄｄｒｅｓｓ）、及び／または複数の制御信号を送受信するために、伝送ライン（ｌｉｎｅ）７が具現される。実施形態によって、伝送ライン７は、多様な方法で具現可能である。
【００２１】
図３は、図１に示されたメモリ装置のブロック図を示す。図１ないし図３を参照すると、図３に示されたメモリ装置１０は、図１に示された複数のメモリ装置１０−１、１０−２、．．．、及び１０−ｎのうちの何れか１つを例示的に示す。
【００２２】
メモリ装置１０は、ＯＤＴピン１１、ＣＫＥピン１３、ＣＳ＃ピン１５、ＯＤＴ検出器２０、ＯＤＴコントローラ３０、ＯＤＴ回路４０、コントロールロジック（ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）５０、アドレスレジスタ（ａｄｄｒｅｓｓ  ｒｅｇｉｓｔｅｒ）５５、ローデコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）５７、カラムデコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）５９、複数のメモリセルアレイ６１、感知増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒｓ）６３、入／出力ゲート（（ｇａｔｅ）６５、ドライバー（ｄｒｉｖｅｒ）６７、及び受信器（または、入力バッファ（ｂｕｆｆｅｒ）６９を含む。
【００２３】
制御ピンは、複数のランクＲａｎｋ０、Ｒａｎｋ１、及びＲａｎｋ２、Ｒａｎｋ３のそれぞれを制御するためのピンである。前記制御ピンは、ＯＤＴピン１１、ＣＫＥピン１３、またはＣＳ＃ピン１５である。ＣＫＥピン１３は、クロックイネーブル信号ＣＫＥを受信し、ＣＳ＃ピン１５は、チップ選択信号ＣＳ＃を受信する。
【００２４】
ＯＤＴピン１１は、メモリコントローラ９０から出力されたＯＤＴ信号ＯＤＴｉ（ｉは、０以上の整数）を受信する。ＯＤＴ信号ＯＤＴｉは、終端抵抗（ｔｅｒｍｉｎａｔｉｏｎｒｅｓｉｓｔｏｒ）Ｒｔｔ４１の抵抗値を変更するか、または命令をイシューするために使われる。
【００２５】
実施形態によって、ＯＤＴ信号ＯＤＴｉは、ＯＤＴ回路４０をターンオフさせるために使われる。ＯＤＴ回路４０をターンオフさせるということは、オンダイターミネーションオフ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ  ｏｆｆ）ＯＤＴ  ＯＦＦを意味する。
【００２６】
伝送ライン７でインピーダンスミスマッチング（ｉｍｐｅｄａｎｃｅ  ｍｉｓｍａｔｃｈｉｎｇ）は、信号の歪曲と干渉とを誘発することができる。メモリコントローラ９０の出力インピーダンス（ｉｍｐｅｄａｎｃｅ）、伝送ライン７のインピーダンス、及び複数のメモリ装置１０−１、１０−２、．．．、及び１０−ｎのそれぞれのインピーダンスが同じではない時、前記インピーダンスミスマッチングが発生する。
【００２７】
したがって、前記信号の歪曲を最小化するために、伝送ライン７のインピーダンスと複数のメモリ装置１０−１、１０−２、．．．、及び１０−ｎのそれぞれのインピーダンスとをマッチングすることによって、信号品質を保持するために終端抵抗４１が使われる。
【００２８】
ＯＤＴ検出器２０は、入力されたＯＤＴ信号ＯＤＴｉのレベルを検出し、該検出の結果によって、命令をイシューするか、ＯＤＴ回路４０の動作を制御する。ＯＤＴ回路４０を制御する動作は、終端抵抗４１の抵抗値を変更させる動作及び／またはＯＤＴ回路４０をターンオフさせる動作を意味する。
【００２９】
図４は、図３に示されたＯＤＴ検出器のブロック図を示す。図１ないし図４を参照すると、ＯＤＴ検出器２０は、複数のラッチ２１、２３、２５、及び２７を含む。
【００３０】
第１ラッチ２１は、クロック信号ＣＫの立上りエッジ（または、立下りエッジ）に応答して、現在サイクル（ｃｙｃｌｅ）（図８のＣＣ３）でＯＤＴ信号ＯＤＴｉのレベルを検出して、該検出の結果によって、第１検出信号Ｄ１をＯＤＴコントローラ３０とコマンドデコーダ５３とに出力する。
【００３１】
第２ラッチ２３は、クロック信号ＣＫの立上りエッジ（または、立下りエッジ）に応答して、以前サイクル（図８のＣＣ２）でＯＤＴ信号ＯＤＴｉのレベルを検出して、該検出の結果によって、第２検出信号Ｄ２をＯＤＴコントローラ３０とコマンドデコーダ５３とに出力する。
【００３２】
第３ラッチ２５は、クロック信号ＣＫの立上りエッジ（または、立下りエッジ）に応答して、以前サイクル（図８のＣＣ１）でＯＤＴ信号ＯＤＴｉのレベルを検出して、該検出の結果によって、第３検出信号Ｄ３をコマンドデコーダ５３に出力する。
【００３３】
第４ラッチ２７は、クロック信号ＣＫの立上りエッジ（または、立下りエッジ）に応答して、以前サイクル（図８のＣＣ０）でＯＤＴ信号ＯＤＴｉのレベルを検出して、該検出の結果によって、第４検出信号Ｄ４をコマンドデコーダ５３に出力する。
【００３４】
複数の検出信号Ｄ１、Ｄ２、Ｄ３、及びＤ４のそれぞれのレベルは、表１のように表すことができる。
【００３５】
【表１】
2013069399.tif 000004
【００３６】
ここで、前記‘Ｘ’は、ドントケア（ｄｏｎｔ’  ｃａｒｅ）を意味し、‘Ｈ’は、ハイレベル（ｈｉｇｈ  ｌｅｖｅｌ）を意味し、‘Ｌ’は、ローレベル（ｌｏｗ  ｌｅｖｅｌ）を意味する。
【００３７】
表１を参照すると、ＯＤＴコントローラ３０が、ローレベルＬを有する第１検出信号Ｄ１とハイレベルＨを有する第２検出信号Ｄ２とを受信する時、ＯＤＴコントローラ３０は、終端抵抗４１の抵抗値を抵抗値Ｒｔｔ＿Ｎｏｍ０から抵抗値Ｒｔｔ＿Ｎｏｍ１に変更させるように、ＯＤＴ回路４０を制御する制御信号を出力する。
【００３８】
ＯＤＴコントローラ３０が、ハイレベルＨを有する第１検出信号Ｄ１とハイレベルＨを有する第２検出信号Ｄ２とを受信する時、ＯＤＴコントローラ３０は、終端抵抗４１の抵抗値を抵抗値Ｒｔｔ＿Ｎｏｍ１から抵抗値Ｒｔｔ＿Ｎｏｍ０に変更させるように、ＯＤＴ回路４０を制御する制御信号を出力する。
【００３９】
コマンドデコーダ５３が、ハイレベルＨを有する第１検出信号Ｄ１、ローレベルＬを有する第２検出信号Ｄ２、ハイレベルＨを有する第３検出信号Ｄ３、及びローレベルＬを有する第４検出信号Ｄ４を受信する時、コマンドデコーダ５３は、複数の検出信号Ｄ１、Ｄ２、Ｄ３、及びＤ４によってリフレッシュ命令を生成して、複数のメモリセルアレイ６１に前記リフレッシュ命令をイシューする。
【００４０】
メモリ装置１０が、ＤＲＡＭのような揮発性メモリである時、メモリ装置１０は、周期的にリフレッシュされなければならない。
【００４１】
したがって、メモリ装置１０が、パワーダウンされる時でも、メモリ装置１０は、ＯＤＴ信号ＯＤＴｉのレベルによってリフレッシュ命令をイシューすることができる。実施形態によって、コマンドデコーダ５３は、複数の検出信号Ｄ１、Ｄ２、Ｄ３、及びＤ４によってプリチャージオールバンク命令をイシューすることができる。
【００４２】
あらゆるバンク（例えば、Ｂａｎｋ０、Ｂａｎｋ１、Ｂａｎｋ２、及びＢａｎｋ３）は、プリチャージ（ｐｒｅ−ｃｈａｒｇｅ）されなければならない。前記プリチャージオールバンク命令は、あらゆるバンクＢａｎｋ０、Ｂａｎｋ１、Ｂａｎｋ２、及びＢａｎｋ３を同時にプリチャージさせる。
【００４３】
複数の検出信号Ｄ１、Ｄ２、Ｄ３、及びＤ４によってイシューされる命令は、プリチャージオールバンク命令に限定されず、実施形態によって、多様な命令がイシューされる。図４を参照すると、第１グループの信号ＯＣは、複数の検出信号Ｄ１、Ｄ２を含み、第２グループの信号ＣＤは、複数の検出信号Ｄ１、Ｄ２、Ｄ３、及びＤ４を含む。
【００４４】
ＯＤＴコントローラ３０は、第１グループの信号ＯＣを受信して、ＯＤＴ回路４０の動作を制御する信号を出力する。ＯＤＴ回路４０は、終端抵抗４１とスイッチ（ｓｗｉｔｃｈ）４３とを含む。終端抵抗４１の抵抗値は、モードレジスタ（ｍｏｄｅ  ｒｅｓｉｓｔｏｒ）５１によって設定される。実施形態によって、終端抵抗４１の抵抗値は、ＯＤＴコントローラ３０から出力される信号によって変更されうる。
【００４５】
図５は、図３に示されたＯＤＴコントローラのブロック図を示す。図３と図５とを参照すると、ＯＤＴコントローラ３０は、制御信号生成器３１、レイテンシーコントローラ（ｌａｔｅｎｃｙ  ｃｏｎｔｒｏｌｌｅｒ）３３、及びスイッチ回路３５を含む。
【００４６】
制御信号生成器３１は、ＯＤＴ信号ＯＤＴｉとクロック信号ＣＫとによって複数の制御信号ＣＳ１ｉ、ＣＳ２ｉ（ｉは、自然数）を生成させる。レイテンシーコントローラ３３は、第１グループの信号ＯＣに応答して、終端抵抗４１の抵抗値を変更するために、スイッチ回路３５を制御する。スイッチ回路３５は、レイテンシーコントローラ３３から出力される信号に応答して、複数の制御信号ＣＳ１ｉ、ＣＳ２ｉに対してスイッチング（ｓｗｉｔｃｈｉｎｇ）動作を行い、複数の制御信号ＣＰｉ、ＣＮｉ（ｉは、自然数）を出力する。
【００４７】
ＯＤＴ回路４０は、スイッチ４３の動作によってターンオンまたはターンオフされる。スイッチ４３は、ＯＤＴコントローラ３０から出力される信号によって制御される。図６は、図３に示されたＯＤＴ回路のブロック図を示す。
【００４８】
図３と図６とを参照すると、ＯＤＴ回路４０は、複数のブランチＢ１〜Ｂｎ（ｎは、自然数）を含む。ブランチＢ１は、電源ＶＤＤＱと接地ＶＳＳとの間に直列に接続された第１スイッチＭＰ１、第１抵抗Ｒ１、第２抵抗Ｒ２、及び第２スイッチＭＮ１を含む。
【００４９】
第１スイッチＭＰ１は、ＰＭＯＳトランジスタとして具現され、第２スイッチＭＮ１は、ＮＭＯＳトランジスタとして具現可能である。
【００５０】
終端抵抗４１は、複数のスイッチＭＰ１、ＭＮ１、．．．、ＭＰｎ、及びＭＮｎ（ｎは、自然数）のそれぞれのスイッチングによる複数の抵抗Ｒ１〜Ｒｎの等価抵抗である。スイッチ４３は、複数のスイッチＭＰ１、ＭＮ１、．．．、ＭＰｎ、及びＭＮｎを含む。複数のスイッチＭＰ１、ＭＮ１、．．．、ＭＰｎ、及びＭＮｎのそれぞれは、ＯＤＴコントローラ３０から出力される制御信号ＣＰ１、ＣＮ１、．．．、ＣＰｎ、及びＣＮｎのそれぞれに応答して、ターンオンされるか、ターンオフされる。
【００５１】
制御信号ＣＰ１〜ＣＰｎのそれぞれのレベルがハイであり、制御信号ＣＮ１〜ＣＮｎのそれぞれのレベルがローである時、複数のスイッチＭＰ１、ＭＮ１、．．．、ＭＰｎ、及びＭＮｎのそれぞれは、ターンオフされる。したがって、ＯＤＴ回路４０は、ターンオフされる。制御信号ＣＰ１のレベルがロー、制御信号ＣＮ１のレベルがハイ、制御信号ＣＰ２〜ＣＰｎのそれぞれのレベルがハイ、制御信号ＣＮ２〜ＣＮｎのそれぞれのレベルがローである時、スイッチＭＰ１、ＭＮ１がターンオンされる。したがって、終端抵抗４１は、抵抗Ｒ１、Ｒ２の等価抵抗である。
【００５２】
制御信号ＣＰ１、ＣＰ２のそれぞれのレベルがローであり、制御信号ＣＮ１、ＣＮ２のそれぞれのレベルがハイ、制御信号ＣＰ３〜ＣＰｎのそれぞれのレベルがハイ、制御信号ＣＮ３〜ＣＮｎのそれぞれのレベルがローである時、スイッチＭＰ１、ＭＰ２、ＭＮ１、及びＭＮ２がターンオンされる。したがって、終端抵抗４１は、抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４の等価抵抗である。同様に、ＯＤＴ回路４０は、制御信号ＣＰ１、ＣＮ１、．．．、ＣＰｎ、及びＣＮｎによって多様な終端抵抗４１の抵抗値を生成することができる。
【００５３】
コントロールロジック５０は、複数の制御信号ＣＫＥ、ＣＫ＃、ＯＤＴｉ、ＣＳ＃、ＷＥ＃、ＣＡＳ＃、及びＲＡＳ＃に応答して、ローデコーダ５７とカラムデコーダ５９とを制御する信号を出力する。
【００５４】
前記記号“＃”は、ロー活性化（ｌｏｗ  ａｃｔｉｖａｔｉｏｎ）を意味する。クロック信号ＣＫ、クロックイネーブル信号（ｃｌｏｃｋ  ｅｎａｂｌｅ  ｓｉｇｎａｌ）ＣＫＥ、及びクロックバー信号（ｃｌｏｃｋ  ｂａｒ  ｓｉｇｎａｌ）ＣＫ＃は、クロックドライバー（図示せず）から出力される。チップイネーブルバー信号（ｃｈｉｐ  ｅｎａｂｌｅ  ｂａｒ  ｓｉｇｎａｌ）ＣＳ＃、ライトイネーブルバー信号（ｗｒｉｔｅ  ｅｎａｂｌｅ  ｂａｒ  ｓｉｇｎａｌ）ＷＥ＃、カラムアドレスストローブバー信号（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ  ｂａｒ  ｓｉｇｎａｌ）ＣＡＳ＃、及びローアドレスストローブバー信号（ｒｏｗ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ  ｂａｒ  ｓｉｇｎａｌ）ＲＡＳ＃は、メモリコントローラ９０から出力される。
【００５５】
コントロールロジック５０は、モードレジスタ４１とコマンドデコーダ５３とを含む。
【００５６】
モードレジスタ５１は、メモリ装置１０の多様な動作モードを制御するためのデータを保存する。例えば、モードレジスタ５１は、終端抵抗４１の抵抗値に対するデータを保存する。コマンドデコーダ５３は、複数の制御信号ＣＳ＃、ＷＥ＃、ＣＡＳ＃、及びＲＡＳ＃をデコーディングし、該デコーディングの結果によって、ローデコーダ５７とカラムデコーダ５９とを制御するための制御信号を生成させる。
【００５７】
例えば、制御信号ＣＳ＃、ＣＡＳ＃、及びＷＥ＃がローであり、制御信号ＲＡＳ＃がハイである時、コマンドデコーダ５３は、ライト命令を発生させる。実施形態によって、コマンドデコーダ５３は、ＯＤＴ信号ＯＤＴｉによって命令を認識し、前記認識された命令をイシューすることができる。すなわち、コマンドデコーダ５３は、前記エンデコード（ｅｎｄｅｃｏｄｅｄ）された命令によってローデコーダ５７とカラムデコーダ５９とを制御するための制御信号を生成させる。
【００５８】
アドレスレジスタ５５は、ローアドレスとカラムアドレスとを含むアドレスＡＤＤを受信し、前記ローアドレスをローデコーダ５７に伝送し、前記カラムアドレスをカラムデコーダ５９に伝送する。ローデコーダ５７は、コントロールロジック５０から出力された制御信号に応答して、アドレスレジスタ５５から受信されたローアドレスをデコーディングし、該デコーディングの結果によって、複数のワードラインのうちの何れか１つのワードラインを選択する。
【００５９】
バンクＢａｎｋ０ないしバンクＢａｎｋ３でラベル（ｌａｂｅｌ）された複数のメモリセルアレイ６１のそれぞれは、複数のワードライン、複数のビットライン、及びデータを保存するための複数のメモリセルを含む。感知増幅器６３は、前記複数のビットラインの電圧変化を感知増幅する。
【００６０】
カラムデコーダ５９は、コントロールロジック５０から出力された制御信号に応答して、アドレスレジスタ５５から出力されたカラムアドレスをデコーディングし、該デコーディングの結果によって、多数のカラム選択信号を発生させる。入／出力ゲート６５は、カラムデコーダ５９から出力された前記多数のカラム選択信号によってデータまたは信号を感知増幅器６３、ドライバー６７、または受信器６９に伝送する。
【００６１】
ライト動作の間に、入／出力ゲート６５は、カラムデコーダ５９から出力された前記多数のカラム選択信号によって受信器６９から受信されたデータＤＡＴＡをドライバーを通じて複数のメモリセルアレイ６１に伝送する。また、リード動作の間に、入／出力ゲート６５は、カラムデコーダ５９から出力された前記多数のカラム選択信号によって感知増幅器６３によって感知増幅された多数の信号をデータＤＡＴＡとしてドライバー６７に伝送する。ドライバー６７は、データＤＡＴＡをメモリコントローラ９０に出力する。
【００６２】
図７は、図１に示されたメモリシステムのＯＤＴマトリックスを示す。図１、図２、及び図７を参照すると、メモリコントローラ９０からリード命令がイシューされる時、すなわち、ユーザが、メモリモジュール３の第１ランクＲａｎｋ０に含まれた複数のメモリ装置のうち、何れか１つからデータをリードしようとする時、メモリコントローラ９０の終端抵抗の抵抗値は、抵抗値Ｒｔｔ  ＯＮを有し、第１ランクＲａｎｋ０に含まれた複数のメモリ装置のそれぞれの終端抵抗の抵抗値は、抵抗値Ｒｏｎを有し、第２ランクＲａｎｋ１に含まれた複数のメモリ装置のそれぞれの終端抵抗の抵抗値は、抵抗値Ｒｔｔ＿Ｎｏｍ０を有し、複数のランクＲａｎｋ２、Ｒａｎｋ３のそれぞれに含まれたメモリ装置のそれぞれの終端抵抗の抵抗値は、抵抗値Ｒｔｔ＿Ｎｏｍ１を有する。
【００６３】
メモリコントローラ９０からライト命令がイシューされる時、すなわち、ユーザが、メモリモジュール３の第１ランクＲａｎｋ０に含まれた複数のメモリ装置のうち、何れか１つにデータをライトしようとする時、メモリコントローラ９０の終端抵抗の抵抗値は、抵抗値ＤＲＶを有し、第１ランクＲａｎｋ０に含まれた複数のメモリ装置のそれぞれの終端抵抗の抵抗値は、抵抗値Ｒｔｔ＿ＷＲを有し、複数のランクＲａｎｋ１、Ｒａｎｋ２、及びＲａｎｋ３に含まれた複数のメモリ装置のそれぞれの終端抵抗の抵抗値は、抵抗値Ｒｔｔ＿Ｎｏｍ１を有する。
【００６４】
図８は、図１に示されたメモリシステムの動作を説明するタイミング図を示す。具体的に、図８は、メモリコントローラ９０からイシューされる命令ＣＭＤがリード命令ＲＤである時のタイミング図を示す。
【００６５】
図１ないし図８を参照すると、複数のＯＤＴ信号ＯＤＴ０、ＯＤＴ１、ＯＤＴ２、及びＯＤＴ３のそれぞれは、複数のランクＲａｎｋ０、Ｒａｎｋ１、Ｒａｎｋ２、及びＲａｎｋ３のそれぞれに含まれた複数のメモリ装置のそれぞれのＯＤＴ信号ＯＤＴｉを表わし、複数の終端抵抗Ｒｔｔ０、Ｒｔｔ１、Ｒｔｔ２、及びＲｔｔ３のそれぞれは、複数のランクＲａｎｋ０、Ｒａｎｋ１、Ｒａｎｋ２、及びＲａｎｋ３のそれぞれに含まれた複数のメモリ装置のそれぞれの終端抵抗を表わす。
【００６６】
複数のクロックサイクルＣＣ０、ＣＣ１、ＣＣ２、及びＣＣ３の間に、クロック信号ＣＫのそれぞれの立上りエッジでＯＤＴ信号ＯＤＴ０のレベルが、ドントケア値を有する時、終端抵抗Ｒｔｔ０の抵抗値は、抵抗値Ｒｔｔ＿Ｎｏｍ０から抵抗値Ｒｏｎに変わる。抵抗値Ｒｏｎは、ハイインピーダンス（ｈｉｇｈ  ｉｍｐｅｄａｎｃｅ）であり、ＯＤＴ回路４０は、ターンオフされる。すなわち、オンダイターミネーションオフＯＤＴ  ＯＦＦである。図８で、‘Ｘ’は、ＯＤＴ信号ＯＤＴ０のレベルがドントケアであるということを表わす。
【００６７】
複数のクロックサイクルＣＣ２、ＣＣ３の間に、クロック信号ＣＫのそれぞれの立上りエッジでＯＤＴ信号ＯＤＴ１のレベルがいずれもハイである時、終端抵抗Ｒｔｔ１の抵抗値は、抵抗値Ｒｔｔ＿Ｎｏｍ１から抵抗値Ｒｔｔ＿Ｎｏｍ０に変わる。
【００６８】
複数のクロックサイクルＣＣ０、ＣＣ１、ＣＣ２、及びＣＣ３の間に、クロック信号ＣＫのそれぞれの立上りエッジでＯＤＴ信号ＯＤＴ３のレベルがいずれもローである時、終端抵抗Ｒｔｔ３の抵抗値は、抵抗値Ｒｔｔ＿Ｎｏｍ１を保持する。したがって、リード命令ＲＤに応答して、ランクＲａｎｋ０に含まれた複数のメモリ装置のうち、何れか１つでデータがリードされる。
【００６９】
また、複数のクロックサイクルＣＣ０、ＣＣ１、ＣＣ２、及びＣＣ３の間に、クロック信号ＣＫのそれぞれの立上りエッジでＯＤＴ信号ＯＤＴ２のレベルが、順にロー、ハイ、ロー、及びハイである時、ＯＤＴ信号ＯＤＴ２に応答して、命令がイシューされる。例えば、前記命令は、リフレッシュ命令ＲＥＦである。したがって、リフレッシュ命令ＲＥＦに応答して、ランクＲａｎｋ２に含まれた複数のメモリ装置がリフレッシュされる。この際、終端抵抗Ｒｔｔ２の抵抗値は、抵抗値Ｒｔｔ＿Ｎｏｍ１であり、変わらない。
【００７０】
図９は、図１に示されたメモリコントローラのブロック図を示す。図１と図９とを参照すると、メモリコントローラ９０は、レジスタ９１、仲裁器（ａｒｂｉｔｅｒ）９３、デコーダ９５、メモリインターフェース９７、及びデータパス９９を含む。
【００７１】
レジスタ９１は、プロセッサ（図示せず）から出力される命令（ｉｎｓｔｒｕｃｔｉｏｎｓ）ＩＮＳを保存する。仲裁器９３は、命令ＩＮＳのうちの如何なる命令を次に処理するかを選択する。
【００７２】
デコーダ９５は、仲裁器９３によって選択された命令をデコーディングして、該デコーディングの結果によって、複数の制御信号ＣＳ＃、ＷＥ＃、ＣＡＳ＃、ＲＡＳ＃、及びＯＤＴｉとアドレスＡＤＤとを生成させ、これをメモリ装置（例えば、１０−１）に伝達する。デコーダ９５は、メモリ装置１０−１がパワーダウンである時、仲裁器９３によって選択された命令が、ＯＤＴ信号ＯＤＴｉによってイシューされるように、ＯＤＴ信号ＯＤＴｉを生成することができる。
【００７３】
メモリインターフェース９７は、デコーダ９５で生成された複数の制御信号ＣＳ＃、ＷＥ＃、ＣＡＳ＃、ＲＡＳ＃、及びＯＤＴｉとアドレスＡＤＤとをメモリ装置１０−１に伝達する。メモリインターフェース９７は、終端抵抗（図示せず）を含むＯＤＴ回路（図示せず）を含みうる。
【００７４】
前記プロセッサとメモリ装置１０−１は、メモリインターフェース９７とデータパス９９とを通じてデータＤＡＴＡを互いに送受信することができる。
【００７５】
図１０は、図４に示されたメモリ装置の動作を説明するフローチャートである。図１ないし図１０を参照すると、メモリ装置１０は、制御ピンで制御信号を受信する（ステップＳ１０）。例えば、前記制御ピンが、ＯＤＴピン１１である時、メモリ装置１０は、ＯＤＴ信号ＯＤＴｉを受信する。
【００７６】
メモリ装置１０は、制御信号のレベルによって命令をイシューするか、制御動作を行う（ステップＳ２０）。例えば、メモリ装置１０は、ＯＤＴ信号ＯＤＴｉのレベルによって命令をイシューするか、ＯＤＴ回路３３を制御する。
【００７７】
クロック信号ＣＫのエッジのそれぞれでＯＤＴ信号ＯＤＴｉのレベルが連続してハイである時、ＯＤＴ信号ＯＤＴｉに応答して、終端抵抗の値が変更される。また、クロック信号ＣＫのエッジのそれぞれでＯＤＴ信号ＯＤＴｉのレベルがトグリングされる時、ＯＤＴ信号ＯＤＴｉに応答して、命令がイシューされる。
【００７８】
実施形態によって、命令がイシューされるか、ＯＤＴ回路の終端抵抗の値が変更されるか、ＯＤＴ回路３３をまたはターンオフさせる動作は、ＯＤＴ信号ＯＤＴｉの多様なレベルによって行われる。また、実施形態によって、メモリ装置１０は、ＣＫＥピン１３を用いて制御動作（例えば、クロックイネーブル動作）を行うか、命令（例えば、リフレッシュ命令、プリチャージオールバンク命令）をイシューすることができる。
【００７９】
図１１は、本発明の実施形態によるメモリシステムの他のブロック図を示す。図３と図１１とを参照すると、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）、タブレット（ｔａｂｌｅｔ）ＰＣ、または移動用コンピューティング装置（ｍｏｂｉｌｅ  ｃｏｍｐｕｔｉｎｇｄｅｖｉｃｅ）として具現可能なメモリシステム９００は、メインボード（ｍａｉｎ  ｂｏａｒｄ）９４０、メインボード９４０に装着されたスロット（ｓｌｏｔ）９２０、スロット９２０に挿入されるメモリモジュール９１０、及びスロット９２０を通じてメモリモジュール９１０に装着された複数のメモリ装置１０−１、１０−２、．．．、及び１０−ｎの動作を制御することができるチップセット（ｃｈｉｐｓｅｔ）９３０、複数のメモリ装置１０−１、１０−２、．．．、及び１０−ｎと通信するためのプロセッサ９５０を含む。
【００８０】
複数のメモリ装置１０−１、１０−２、．．．、及び１０−ｎのそれぞれは、図３に示されたメモリ装置１０である。メモリモジュール９１０が１つのみ示されたが、メモリシステム９００は、少なくとも１つ以上のメモリモジュールを含む。
【００８１】
チップセット９３０は、プロセッサ９５０とメモリモジュール９１０との間に、データ、アドレス、または制御信号を送受信するために使われる。チップセット９３０は、メモリコントローラ９０を含む。実施形態によって、メモリコントローラ９０は、プロセッサ９５０で具現可能である。
【００８２】
図１２は、図１に示されたメモリ装置を含むマルチチップパッケージの一実施形態を示す。図４と図１２とを参照すると、マルチチップパッケージ１２００は、回路基板１２００−１、例えば、ＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）上に形成されたメモリコントローラ９０とメモリコントローラ９０上に形成された複数のメモリ装置１０’とを含む。複数のメモリ装置１０’のそれぞれは、図３に示されたメモリ装置１０である。
【００８３】
メモリコントローラ９０は、ボンディングワイヤ（ｂｏｎｄｉｎｇ  ｗｉｒｅ）１２００−２とソルダボール（ｓｏｌｄｅｒ  ｂａｌｌ）１２００−３とを通じて外部装置と通信することができる。また、メモリコントローラ９０と複数のメモリ装置１０’は、複数のボンディングワイヤ１２００−４、１２００−５を通じて通信することができる。
【００８４】
図１２では、説明の便宜上、複数のメモリ装置１０’が、メモリコントローラ９０上に形成された例を示したが、実施形態によって、複数の装置１０’、９０の具現位置が互いに変わりうる。また、メモリコントローラ９０と複数のメモリ装置１０’は、複数のボンディングワイヤ１２００−４、１２００−５以外の接続手段を通じて互いに通信し、メモリコントローラ９０とソルダボール１２００−３は、ボンディングワイヤ１２００−２以外の接続手段を通じて互いに接続されうる。前記接続手段は、垂直電気素子（ｖｅｒｔｉｃａｌ  ｅｌｅｃｔｒｉｃａｌ  ｅｌｅｍｅｎｔ）、例えば、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）として具現されることもある。
【００８５】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【００８６】
本発明は、メモリ装置とそれを含むメモリモジュールに使われる。
【符号の説明】
【００８７】
１：メモリシステム
３、５：メモリモジュール
１０：メモリ装置
１１：ＯＤＴピン
２０：ＯＤＴ感知器
３０：ＯＤＴ制御回路
４０：ＯＤＴ回路
５０：コントロールロジック
５５：アドレスレジスタ
５７：ローデコーダ
５９：カラムデコーダ
６１：複数のメモリセルアレイ
６３：感知増幅器
６５：入／出力ゲート
６７：ドライバー
６９：受信器
９０：メモリコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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