(57)【要約】【課題】ダイシング工程や搬送中の振動などの衝撃があって割れやクラックが生じても、ＩＧＢＴの逆方向耐圧が劣化しないような逆阻止絶縁ゲート型バイポーラトランジスタおよびその製造方法を提供すること。【解決手段】ｎ型半導体基板の表面側にＭＯＳゲート構造を有する活性領域と該活性領域の周囲の耐圧構造部とを有し、裏面側にはｐ型コレクタ層を備え、前記耐圧構造部の外周部に、前記表面側と前記裏面側とを繋ぐように配置されるｐ型分離層が裏面側で前記ｐ型コレクタ層に電気的に接続される構成を有する逆阻止絶縁ゲート型バイポーラトランジスタにおいて、前記ｐ型分離層が裏面側の前記ｐ型コレクタ層に接続する部分における、基板面に平行方向の幅が６０μｍ以上である逆阻止絶縁ゲート型バイポーラトランジスタとする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板の表面側にＭＯＳゲート構造を有する活性領域と該活性領域の周囲の耐圧構造部とを有し、裏面側には第２導電型コレクタ層を備え、前記耐圧構造部の外周部に、前記表面側と前記裏面側とを繋ぐように配置される第２導電型分離層が裏面側で前記第２導電型コレクタ層に電気的に接続される構成を有する逆阻止絶縁ゲート型バイポーラトランジスタにおいて、前記第２導電型分離層が裏面側の前記第２導電型コレクタ層に接続する部分における、基板面に平行方向の幅が６０μｍ以上であることを特徴とする逆阻止絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記第２導電型分離層が裏面側の前記第２導電型コレクタ層に接続する部分における、基板面に平行方向の幅が３００μｍ以下であることを特徴とする請求項１に記載の逆阻止絶縁ゲート型バイポーラトランジスタ。
【請求項３】
ダイアモンド粉末を練りこんで成型してなるダイシングブレードを高速回転させて、ウェハから格子状パターンで切り出す切断工程を有することを特徴とする請求項１記載の逆阻止絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項４】
前記第２導電型分離層は、第２導電型不純物イオン注入と熱拡散により形成する請求項３に記載の逆阻止絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項５】
前記第２導電型分離層は、第２導電型不純物を含む材料を塗布し、熱拡散により形成する請求項３に記載の逆阻止絶縁ゲート型バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置などに使用される、双方向の耐圧特性を有する逆阻止絶縁ゲート型バイポーラトランジスタ（以降、逆阻止ＩＧＢＴ）およびその製造方法に関する。
【背景技術】
【０００２】
電力用半導体素子の一つであるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。さらに、図８（ａ）に示すＡＣ（交流）／ＡＣ変換用の直接リンク形変換回路等のマトリックスコンバータの小型化、軽量化、高効率化、高速応答化および低コスト化を図るために必要な双方向スイッチング素子１００の小型化、軽量化、低コストが求められるようになった。
【０００３】
しかし、従来のＩＧＢＴは直流電源回路で使用されることが多く、その場合、逆耐圧能力を必要としないので、逆耐圧に信頼性があるような作り方を採っていない。そのため、従来のＩＧＢＴで双方向スイッチング素子１００ａを構成するには、図８（ｂ）に示すように、ＩＧＢＴ５０に逆阻止電圧用のダイオード５１を直列接続した上で、ＩＧＢＴを逆並列接続する必要がある。その結果、オン時の発生損失がその分大きくなり、電力変換装置の変換効率が低下するという問題が生じる。さらに、素子点数が多くなるので、変換装置の小型化、軽量化、低コスト化にも影響を及ぼす。
【０００４】
順阻止耐圧と同等の逆阻止耐圧の両方の耐圧信頼性を有するＩＧＢＴがあれば、前記直列接続ダイオードが不要になる。すなわち、信頼性のある逆耐圧を持ったＩＧＢＴを逆並列接続すれば、図８（ｃ）に示すようなコンパクトで高信頼性の双方向スイッチング素子とすることができる。このような逆阻止ＩＧＢＴの構造および製造方法については既に公知になっているものがある。
【０００５】
そのような逆阻止ＩＧＢＴの構造の一つに、半導体基板の表面側にＭＯＳゲート構造を形成し、この半導体基板の外周側面部と裏面側に、ＭＯＳゲート構造を含む活性領域を取り囲むようにｐ＋領域（側面に形成されるｐ＋領域と裏面側ｐ＋コレクタ層とを合わせた領域）を形成し、裏面のｐ＋コレクタ層の厚さを１μｍ程度とする逆阻止ＩＧＢＴの構造が開示されている（特許文献１）。
【０００６】
すなわち、ＩＧＢＴの逆耐圧の高信頼性を保持するために、逆耐圧を負担する接合であるｐ＋コレクタ層とｎ−ベース層の間のコレクタ接合の端部を、従来のようにチップ化の際の切断面に露出させたままにするのではなく、表面側に湾曲させて表面に露出する接合端部を絶縁膜で保護する構造にしたのである。具体的には、図９の逆阻止ＩＧＢＴの中央部の活性領域３０とその外周の耐圧構造部２０とその外側のチップの最外周端部に表面側と裏面側とを繋ぐｐ型領域（以降、ｐ型分離層１と表記）を形成し、チップ表面のｐ＋領域（チャネルストッパー４）とチップ裏面のｐ＋コレクタ層６とを電気的に接続する構造とするのである。前記ｐ型分離層１は、所望の耐圧を保持するために必要なウェハ厚さ以上の拡散深さになるように、表面側から深いボロン拡散を実施することにより形成される。その後、ｐ型分離層１を形成したウェハは、ウェハプロセスの終了後、個別のＩＧＢＴにチップ化するために、ダイシングブレードなどによりｐ型分離層１の中央でウェハ全体では格子状に切断するダイシング工程を経てチップ化される（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３１９６７６号公報
【特許文献２】特開２０１０−２８７５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記ダイシング工程では、チップの裏面側の切断端部で割れまたはクラックがしばしば発生し、その影響がｎ−ベース層に達することにより、ＩＧＢＴの逆方向耐圧が劣化し、不良となることがある。またはダイシング後のチップの次工程への搬送中に、振動などによる衝撃がチップに加わり、割れまたはクラックが発生する惧れもある。
【０００９】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、ダイシング工程や搬送中の振動などの衝撃があって割れやクラックが生じても、ＩＧＢＴの逆方向耐圧が劣化しないような逆阻止絶縁ゲート型バイポーラトランジスタおよびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記本発明の目的を達成するために、ｎ型半導体基板の表面側にＭＯＳゲート構造を有する活性領域と該活性領域の周囲の耐圧構造部とを有し、裏面側にはｐ型コレクタ層を備え、前記耐圧構造部の外周部に、前記表面側と前記裏面側とを繋ぐように配置されるｐ型分離層が裏面側で前記ｐ型コレクタ層に電気的に接続される構成を有する逆阻止絶縁ゲート型バイポーラトランジスタにおいて、前記ｐ型分離層が裏面側の前記ｐ型コレクタ層に接続する部分における、基板面に平行方向の幅が６０μｍ以上である逆阻止絶縁ゲート型バイポーラトランジスタとする。この逆阻止絶縁ゲート型バイポーラトランジスでは、前記ｐ型分離層が裏面側の前記ｐ型コレクタ層に接続する部分における、基板面に平行方向の幅を３００μｍ以下とすることが望ましい。
【００１１】
前記本発明の目的を達成するために、ダイアモンド粉末を練りこんで成型してなるダイシングブレードを高速回転させて、ウェハから格子状パターンで切り出す切断工程を有する前記逆阻止絶縁ゲート型バイポーラトランジスタの製造方法とする。この製造方法では、前記ｐ型分離層は、ｐ型不純物イオン注入と熱拡散により形成することが好ましい。また、前記製造方法では、前記ｐ型分離層は、ｐ型不純物を含む材料を塗布し、熱拡散により形成することもできる。
【発明の効果】
【００１２】
本発明によれば、ダイシング工程や搬送中の振動などの衝撃があって割れやクラックが生じても、ＩＧＢＴの逆方向耐圧が劣化しないような逆阻止絶縁ゲート型バイポーラトランジスタおよびその製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の逆阻止ＩＧＢＴの製造方法に関するウェハプロセスを説明するためのｐ型分離層を中心とするウェハの要部断面図である（その１）。
【図２】本発明の逆阻止ＩＧＢＴの製造方法に関するウェハプロセスを説明するためのｐ型分離層を中心とするウェハの要部断面図である（その２）。
【図３】本発明の逆阻止ＩＧＢＴの製造方法に関するウェハプロセスを説明するためのｐ型分離層を中心とするウェハの要部断面図である（その３）。
【図４】本発明の逆阻止ＩＧＢＴの製造方法に関するウェハプロセスを説明するためのｐ型分離層を中心とするウェハの要部断面図である（その４）。
【図５】本発明の逆阻止ＩＧＢＴの逆耐圧特性の劣化前後の逆方向の電圧−電流特性図である。
【図６】本発明の実施例１にかかる逆阻止ＩＧＢＴの切断端部を含む断面図である。
【図７】コレクタ側のｐ型分離層幅とダイシング後の不良率との相関関係図である。
【図８】ＡＣ／ＡＣ変換用の直接リンク形変換回路のマトリックスコンバータの等価回路図である。
【図９】一般的なＩＧＢＴの端部の断面図。
【発明を実施するための形態】
【００１４】
以下、本発明の逆阻止絶縁ゲート型バイポーラトランジスタおよびその製造方法にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１５】
図１〜図４に示す半導体基板の断面図を参照して、本発明の逆阻止ＩＧＢＴの製造方法について、発明部分に係わるｐ型分離層を中心に詳細に説明する。図１は、逆阻止ＩＧＢＴ１００の切断予定部１０を含む耐圧構造部２０付近の半導体基板の断面図である。ただし、逆阻止ＩＧＢＴ１００としての動作にかかわる主電流経路を含む活性領域は図示していない。以下の説明では、半導体基板という場合は、単体のデバイスチップとチップとして切り出す前のウェハの両方またはいずれか一方を意味する。ウェハという場合は、デバイスチップに切り出す前の円板状の半導体基板を意味する。
【００１６】
まず、工程の初めに酸化膜マスク等（図示せず）の形成後、ｐ型分離層１の拡散を行う。６００Ｖの耐圧クラスでは１２０μｍ、１２００Ｖの耐圧クラスでは２１０μｍ程度の深さの拡散を必要とする。その後、マスク材を除去し、表面側のＭＯＳ構造を含む活性領域（図６参照）およびガードリングとなるｐ＋層２および金属フィールドプレート３などの電界緩和構造、ｐ＋チャネルストッパー４、保護膜５などを含む耐圧構造部２０等をよく知られた通常のプロセス技術を用いて作成する。この通常のプロセス技術については、煩雑になるので、詳述しない。この工程まで完了すると図１の断面図の状態になる。
【００１７】
次に、図２のｐ型分離層１を中心とする部分の逆阻止ＩＧＢＴ１００の断面図に示すように裏面から半導体基板（ウェハ）を研削し、設計耐圧で決まる所定の厚さまで薄くする。６００Ｖ耐圧の素子では１００μｍ程度、１２００Ｖ耐圧の素子では、１９０μｍ程度の研削後の厚さにする。この際、ｐ型分離層１が裏面側（コレクタ側）に露出することが必要である。
【００１８】
ウェハ研削後、図３の断面図に示すように、裏面にｐ＋コレクタ層６とコレクタ電極７を形成してウェハプロセスが完了する。このようにチップ端に形成されたｐ型分離層１と裏面のｐ＋コレクタ層６とが接続することにより、有効な逆耐圧を有する逆阻止ＩＧＢＴ１００が作製できる。
【００１９】
ウェハプロセス完了後、回転するダイシングブレードにより、図４の断面図に示すようにｐ型分離層１の中央部で切断する。すなわち、ウェハからチップを切り出すダイシング工程が必要である。半導体基板（ウェハ）全体でみると、格子状パターンの切断になり、ダイス形状のＩＧＢＴチップが切り出される。
【００２０】
ところが、このダイシング工程では、微小なダイアモンド粉末を成形材に練りこんで形成される１５μｍ〜２５μｍ程度の厚さのダイシングブレード（図示せず）を高速回転させることにより、ウェハを物理的に切断するので、チップ端のシリコン切断面に、切断面から内部に向かう小クラック９が発生することは避けられない。このクラック９の先端がｐ型分離層１とｐ＋コレクタ層６との内側にあるｎ−ベース層８に達すると、図５の逆方向の電流電圧特性図に示すように逆方向耐圧特性が劣化することになる。
【００２１】
さらに、ダイシング直後に生じたクラック９の先端がｎ−ベース層８に達しない状態でありチップの電気特性が良好であっても、その後のチップ搬送中の振動などによりクラック９が進行し、先端がｎ−ベース層８に達したり、さらにクラック９が進行してチップ端の欠けの状態にまでなると、特性が劣化し不良となる。またさらに、チップの段階では特性劣化が生じない程度のクラック９の幅であっても、モジュールなどの組み立てにおける半田付けなどの作業の際に熱履歴が加わると、前述と同様に、クラック９が進行して特性劣化を起こすことがしばしば見られた。このクラック幅とはチップの切断面からクラックの先端までの基板面に平行な方向による最短距離であり、クラックの線または面に沿った長さではない。
【００２２】
本発明の製造方法により製造した逆阻止ＩＧＢＴの実施例を図６の断面図に示す。図６では、本発明を説明するために、チップの切断部近傍を拡大して示している。逆阻止ＩＧＢＴのチップの切断面の観察により、ダイシング工程によりチップ端で発生するクラック９の幅は、チップに切断後の搬送中の振動および組み立て工程における熱履歴や長期間の通電期間後を含めても、９９％以上の確率で５０μｍ以下であることが判明した。従って、ｐ＋コレクタ層６に近い側のｐ型分離層の幅Ｄ（切断面からの距離）をこのクラック９の最大幅以上にすることにより、クラック９が発生し進行してもｐ型分離層１内に納まるので、ｎ−ベース層８にクラック先端が達せず、逆耐圧の劣化が発生しない。以下図６の符号の説明をする。符号７はコレクタ電極、８はｎ−ベース層、１１はｐベース層、１２はｎ＋エミッタ領域、１３はゲート酸化膜、１４はゲート電極、１５はエミッタ電極、２０は耐圧構造部、３０は活性領域である。
【００２３】
図７に示す、ｐ＋コレクタ層６に近い側のｐ型分離層幅Ｄとダイシング後の不良率の相関図から、コレクタ側ｐ型分離層幅Ｄが６０μｍ以上の場合、ダイシング後の不良率が実質的に無くなることが分かる。従って、コレクタ側のｐ型分離層幅Ｄを６０μｍ以上にすることにより、ダイシング時に避けられない微小クラックの発生があっても、クラックによる逆耐圧特性劣化を防ぐことができる。
【００２４】
従って、クラックが入ったチップが、チップでは良品と判定されても、複数チップを１つのパッケージにするモジュール組み立て工程の際の半田付けなどの熱ストレスにより、クラックが進行して特性不良となることを抑制することができる。その結果、良品率向上の効果が期待でき、製品コストの低減につながる。
【００２５】
コレクタ側のｐ型分離層幅Ｄを広げる方法として、ｐ型分離層拡散のための、半導体基板の表面側に形成する酸化膜マスクの開口幅を広げる第１方法、半導体基板へのｐ型分離層の拡散深さをより深くして基板の面方向への拡散広がり幅を大きくする第２方法、より厚さが薄いダイシングブレードを使用する等の第３方法がある。第３の方法は、ダイシングブレードの厚さはもともと薄いので、さらに薄くするには限界がある。第２の方法はもともと長時間拡散であるので、さらに長くすることはプロセスの負担が大きくなり決して容易な方法ではない。第１の方法は酸化膜マスク幅を変えるだけなので、前述の３方法の中では最も簡単で容易な方法である。しかし、ｐ型分離層部分は、本来、素子としては無効領域である。従って、コレクタ側のｐ型分離層幅Ｄを広げすぎると、無効面積が増えることになる。その結果チップサイズの増大、または、活性面積の減少など、いずれにしてもチップコストの上昇を招くことになる。従って、チップの片側のコレクタ側のｐ型分離層幅Ｄの上限は概ね３００μｍであり、このｐ型分離層幅Ｄ以下であることが望ましい。
なお、ｐ型分離層１とｐ＋コレクタ層６は裏面の欠落部からの漏れ電流を防ぐために、できるだけ深い領域を形成したいが、深い領域を形成しようとすると半導体基板の表面側の不純物濃度が低下してしまう。また、金属電極とのオーミック性を高めるためには表面側の不純物濃度を高くしたい要望がある。この両者の要望をかなえるためには、多段でボロンをイオン注入してｐ＋コレクタ層６を形成するのがよく、例えば、１５０ｋｅＶの加速エネルギーでドーズ量は５×１０１２ｃｍ−２〜５×１０１４ｃｍ−２とする深いｐ領域と、４５ｋｅＶの加速エネルギーでドーズ量は１×１０１３ｃｍ−２〜１×１０１５ｃｍ−２とする浅いｐ領域を形成してもよい。このように、多段のイオン注入を行い、深いｐ＋コレクタ層６とすることで、クラック９の先端がｎ−ベース層８に達することを確実に防ぐことができる。
【符号の説明】
【００２６】
１        ｐ型分離層
２        ｐ＋層
３        金属フィールドプレート
４        ｐ＋チャネルストッパー
５        保護膜
６        ｐ＋コレクタ層
７        コレクタ電極
８        ｎ−ベース層
９        ｐベース領域
１０      切断予定部
１１      ｎ＋エミッタ領域
１２      ゲート絶縁膜
１４      ゲート電極
１５      エミッタ電極
２０      耐圧構造部
３０      活性領域
１００    逆阻止ＩＧＢＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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