(57)【要約】  集積回路の送信機において変調信号を生成するための送信機回路が説明される。送信機回路は、差動入力信号を受信し、第１の電流経路の第１の出力ノード（３１０）および第２の電流経路の第２の出力ノード（３１１）で差動出力信号を生成するように構成された多重化回路（３０５）を有する多重化段（３０２）を含み、多重化段は、第１の出力ノードおよび第２の出力ノードで生成される差動出力信号の振幅を増加させるように構成されたゲイン回路を有する。集積回路の送信機において変調信号を生成する方法も開示される。
2018528690.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の送信機において変調信号を生成するための送信機回路であって、前記送信機回路は、
差動入力信号を受信し、第１の電流経路の第１の出力ノードおよび第２の電流経路の第２の出力ノードで差動出力信号を生成するように構成された多重化回路を有する多重化段を含み、前記多重化段は、前記第１の出力ノードおよび前記第２の出力ノードで生成される前記差動出力信号の振幅を増加させるように構成されたゲイン回路を有する、送信機回路。
【請求項２】
前記多重化段の前記ゲイン回路および前記多重化回路は、疑似Ｈセルとして機能する、請求項１に記載の送信機回路。
【請求項３】
前記疑似Ｈセルは、
基準電圧と前記第１の出力ノードとの間に結合された第１のトランジスタと、
前記第１の出力ノードと接地ノードとの間に結合された第２のトランジスタと、
前記基準電圧と前記第２の出力ノードとの間に結合された第３のトランジスタと、
前記第２の出力ノードと前記接地ノードとの間に結合された第４のトランジスタとを含み、
前記第１のトランジスタのゲートは前記第２のトランジスタのゲートに結合され、前記第３のトランジスタのゲートは前記第４のトランジスタのゲートに結合される、請求項２に記載の送信機回路。
【請求項４】
前記第１のトランジスタと前記第２のトランジスタとの間に結合された第５のトランジスタと、前記第３のトランジスタと前記第４のトランジスタとの間に結合された第６のトランジスタとをさらに含み、
前記第５のトランジスタのゲートおよび前記第６のトランジスタのゲートは、クロック信号を受信するように構成される、請求項３に記載の送信機回路。
【請求項５】
前記多重化段の前記ゲイン回路および前記多重化回路は、正のフィードバックを有する疑似Ｈセルとして機能する、請求項１に記載の送信機回路。
【請求項６】
前記疑似Ｈセルは、
基準電圧と前記第１の出力ノードとの間に結合された第１のトランジスタと、
前記第１の出力ノードと接地ノードとの間に結合された第２のトランジスタと、
前記基準電圧と前記第２の出力ノードとの間に結合された第３のトランジスタと、
前記第２の出力ノードと前記接地ノードとの間に結合された第４のトランジスタとを含み、
前記第１のトランジスタのゲートは前記第３のトランジスタのドレインに結合され、前記第３のトランジスタのゲートは前記第１のトランジスタのドレインに結合される、請求項５に記載の送信機回路。
【請求項７】
前記第１のトランジスタと前記第２のトランジスタとの間に結合された第５のトランジスタと、前記第３のトランジスタと前記第４のトランジスタとの間に結合された第６のトランジスタとをさらに含み、
前記第５のトランジスタのゲートおよび前記第６のトランジスタのゲートは、クロック信号を受信するように構成される、請求項６に記載の送信機回路。
【請求項８】
前記第１の電流経路および前記第２の電流経路に結合されたトランジスタをさらに含み、前記トランジスタは、前記第１の電流経路および前記第２の電流経路における電流の流れを可能にする、請求項１に記載の送信機回路。
【請求項９】
ノードで直列に結合された第１の抵抗器および第２の抵抗器をさらに含み、前記送信機回路は、基準電圧とノードとの間に結合されたキャパシタをさらに含む、請求項１に記載の送信機回路。
【請求項１０】
前記多重化回路は、前記差動入力信号とクロック信号とを受信するように構成された第１のマルチプレクサ部を有する差動多重化回路を含み、前記差動出力信号は、前記クロック信号に応答して前記第１の出力ノードおよび前記第２の出力ノードで生成される、請求項１に記載の送信機回路。
【請求項１１】
前記差動多重化回路は、差動多重化段の第２の差動入力信号と反転クロック信号とを受信するように構成された第２のマルチプレクサ部を含み、前記差動出力信号は、前記反転クロック信号に応答して前記第１の出力ノードおよび前記第２の出力ノードで生成される、請求項１０に記載の送信機回路。
【請求項１２】
前記第２のマルチプレクサ部によって前記第１の出力ノードおよび前記第２の出力ノードで生成される前記差動出力信号の振幅を増加させるように構成された第２のゲイン回路をさらに含む、請求項１１に記載の送信機回路。
【請求項１３】
前記第１のマルチプレクサ部は、前記差動入力信号を受信するように構成された第１のトランジスタおよび第２のトランジスタと、前記第１のトランジスタと並列に結合された第３のトランジスタと、前記第２のトランジスタと並列に結合された第４のトランジスタとを含み、
前記第２のマルチプレクサ部は、前記第２の差動入力信号を受信するように構成された第５のトランジスタおよび第６のトランジスタと、前記第５のトランジスタと並列に結合された第７のトランジスタと、前記第６のトランジスタと並列に結合された第８のトランジスタとを含み、
反転クロック信号が、前記第５、第６、第７および第８のトランジスタの各々のゲートに結合される、請求項１２に記載の送信機回路。
【請求項１４】
ドライバ段をさらに含み、
前記ドライバ段の第１の入力は、前記多重化段の前記第１の出力ノードに直接接続され、前記ドライバ段の第２の入力は、前記多重化段の前記第２の出力ノードに直接接続される、請求項１に記載の送信機回路。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は一般に集積回路装置に関し、特に、集積回路装置において変調信号を生成するための回路、および変調信号を生成する方法に関する。
【背景技術】
【０００２】
発明の背景
データ送信速度および品質は、データ通信システムおよびネットワークの重要な局面である。データは、異なるデータ送信プロトコルに従って送信され得る。帯域幅が制限されたデータ通信チャネルにおいてデータレートを強化するために、４レベルパルス振幅変調（4 level pulse-amplitude modulation：ＰＡＭ４）などのマルチレベル信号変調が使用される。データ送信を可能にする集積回路は、データ通信システムおよびネットワークの重要な部分である。集積回路の、トランジスタサイズおよび動作電圧などの動作特性および設計特性が変化し続けると、送信機回路の性能が影響を受ける場合がある。
【０００３】
毎秒２０ギガビット（Ｇｂ／ｓ）を超えるデータレートを有するギガビット送受信機（gigabit transceiver：ＧＴ）では、送信機直列化回路における最後の多重化セルは一般にプレドライバ段に結合され、それは、電流モード論理（current mode logic：ＣＭＬ）ドライバ段などの出力ドライバ段を駆動する。プレドライバ段は、およそ１Ｖの出力振幅を提供し、クロックスイッチリップルを５０ｍＶ未満のレベルまで抑制し、およそ１０ｐｓ〜１５ｐｓの立ち上がり／立ち下がり時間を有するべきである。しかしながら、ゲインの欠如および帯域幅制限のため、ＣＭＬ段だけでこれらの要件をすべて一緒に満たすことは難しい。
【０００４】
よって、集積回路の改良された送信機回路を提供する回路および方法が望まれる。
【発明の概要】
【課題を解決するための手段】
【０００５】
発明の概要
集積回路の送信機において変調信号を生成するための送信機回路が説明される。送信機回路は、差動入力信号を受信し、第１の電流経路の第１の出力ノードおよび第２の電流経路の第２の出力ノードで差動出力信号を生成するように構成された多重化回路を有する多重化段を含み、多重化段は、第１の出力ノードおよび第２の出力ノードで生成される差動出力信号の振幅を増加させるように構成されたゲイン回路を有する。
【０００６】
オプションで、多重化段のゲイン回路および多重化回路は、疑似Ｈセルとして機能してもよい。
【０００７】
オプションで、疑似Ｈセルは、基準電圧と第１の出力ノードとの間に結合された第１のトランジスタと、第１の出力ノードと接地ノードとの間に結合された第２のトランジスタと、基準電圧と第２の出力ノードとの間に結合された第３のトランジスタと、第２の出力ノードと接地ノードとの間に結合された第４のトランジスタとを含んでいてもよい。第１のトランジスタのゲートは第２のトランジスタのゲートに結合されてもよく、第３のトランジスタのゲートは第４のトランジスタのゲートに結合されてもよい。
【０００８】
オプションで、送信機回路は、第１のトランジスタと第２のトランジスタとの間に結合された第５のトランジスタと、第３のトランジスタと第４のトランジスタとの間に結合された第６のトランジスタとをさらに含んでいてもよい。第５のトランジスタのゲートおよび第６のトランジスタのゲートは、クロック信号を受信するように構成されてもよい。
【０００９】
オプションで、多重化段のゲイン回路および多重化回路は、正のフィードバックを有する疑似Ｈセルとして機能する。
【００１０】
オプションで、疑似Ｈセルは、基準電圧と第１の出力ノードとの間に結合された第１のトランジスタと、第１の出力ノードと接地ノードとの間に結合された第２のトランジスタと、基準電圧と第２の出力ノードとの間に結合された第３のトランジスタと、第２の出力ノードと接地ノードとの間に結合された第４のトランジスタとを含んでいてもよい。第１のトランジスタのゲートは第３のトランジスタのドレインに結合されてもよく、第３のトランジスタのゲートは第１のトランジスタのドレインに結合されてもよい。
【００１１】
オプションで、送信機回路は、第１のトランジスタと第２のトランジスタとの間に結合された第５のトランジスタと、第３のトランジスタと第４のトランジスタとの間に結合された第６のトランジスタとをさらに含んでいてもよい。第５のトランジスタのゲートおよび第６のトランジスタのゲートは、クロック信号を受信するように構成されてもよい。
【００１２】
オプションで、送信機回路は、第１の電流経路および第２の電流経路に結合されたトランジスタをさらに含んでいてもよく、トランジスタは、第１の電流経路および第２の電流経路における電流の流れを可能にする。
【００１３】
オプションで、送信機回路は、ノードで直列に結合された第１の抵抗器および第２の抵抗器、ならびに、基準電圧とノードとの間に結合されたキャパシタをさらに含んでいてもよい。
【００１４】
オプションで、多重化回路は、差動入力信号とクロック信号とを受信するように構成された第１のマルチプレクサ部を有する差動多重化回路を含んでいてもよく、差動出力信号は、クロック信号に応答して第１の出力ノードおよび第２の出力ノードで生成されてもよい。
【００１５】
オプションで、差動多重化回路は、差動多重化段の第２の差動入力信号と反転クロック信号とを受信するように構成された第２のマルチプレクサ部を含んでいてもよく、差動出力信号は、反転クロック信号に応答して第１の出力ノードおよび第２の出力ノードで生成されてもよい。
【００１６】
オプションで、送信機回路は、第２のマルチプレクサ部によって第１の出力ノードおよび第２の出力ノードで生成される差動出力信号の振幅を増加させるように構成された第２のゲイン回路をさらに含んでいてもよい。
【００１７】
オプションで、第１のマルチプレクサ部は、差動入力信号を受信するように構成された第１のトランジスタおよび第２のトランジスタと、第１のトランジスタと並列に結合された第３のトランジスタと、第２のトランジスタと並列に結合された第４のトランジスタとを含んでいてもよい。第２のマルチプレクサ部は、第２の差動入力信号を受信するように構成された第５のトランジスタおよび第６のトランジスタと、第５のトランジスタと並列に結合された第７のトランジスタと、第６のトランジスタと並列に結合された第８のトランジスタとを含んでいてもよい。反転クロック信号が、第５、第６、第７および第８のトランジスタの各々のゲートに結合されてもよい。
【００１８】
オプションで、送信機回路は、ドライバ段をさらに含んでいてもよく、ドライバ段の第１の入力は、多重化段の第１の出力ノードに直接接続され、ドライバ段の第２の入力は、多重化段の第２の出力ノードに直接接続される。
【００１９】
集積回路の送信機において変調信号を生成する方法も説明される。方法は、第１の出力ノードを有する第１の電流経路と第２の出力ノードを有する第２の電流経路とを含む多重化回路を有する多重化段に差動入力信号を結合するステップと、第１の電流経路の第１の出力ノードおよび第２の電流経路の第２の出力ノードで生成される差動出力信号の振幅を増加させるために、多重化段においてゲイン回路を実現するステップと、第１の電流経路の第１の出力ノードおよび第２の電流経路の第２の出力ノードで差動出力信号を生成するステップとを含む。
【００２０】
オプションで、方法は、第１の出力ノードをドライバ段の第１の入力に直接結合するステップと、第２の出力ノードをドライバ段の第２の入力に直接結合するステップとをさらに含む。
【００２１】
オプションで、ゲイン回路を実現するステップは、基準電圧と第１の出力ノードとの間に第１のトランジスタを結合するステップと、基準電圧と第２の出力ノードとの間に第２のトランジスタを結合するステップとを含んでいてもよい。
【００２２】
オプションで、方法は、第１のトランジスタのゲートを多重化回路のデータ入力に結合するステップと、第２のトランジスタのゲートを多重化回路の反転データ入力に結合するステップとをさらに含む。
【００２３】
オプションで、方法は、第１のトランジスタのゲートを第２のトランジスタのドレインに結合するステップと、第２のトランジスタのゲートを第１のトランジスタのドレインに結合するステップとをさらに含む。
【００２４】
オプションで、多重化段に差動入力信号を結合するステップは、第１の差動入力データを第１のマルチプレクサ部に結合するステップを含み、第１の差動入力データに基づく差動出力信号は、クロック信号に応答して第１の出力ノードおよび第２の出力ノードで生成される。方法は、第２の差動入力データを第２のマルチプレクサ部に結合するステップをさらに含んでいてもよく、第２の差動入力データに基づく差動出力信号は、反転クロック信号に応答して第１の出力ノードおよび第２の出力ノードで生成される。
【００２５】
他の特徴は、以下に続く詳細な説明および請求項を検討すれば認識されるであろう。
【図面の簡単な説明】
【００２６】
【図１】データを送信するための送信機回路を有する集積回路装置のブロック図である。
【図２】データに関連付けられた非ゼロ復帰（non-return to zero：ＮＲＺ）パターンを示すアイダイアグラムである。
【図３】ＮＲＺデータを生成するための集積回路の送信機において変調信号を生成するための回路のブロック図である。
【図４】ＮＲＺデータを生成するための集積回路の送信機において変調信号を生成するための回路の別のブロック図である。
【図５】図４の回路の動作を示すタイミング図である。
【図６】データに関連付けられたＰＡＭ４パターンを示すアイダイアグラムである。
【図７】ＰＡＭ４信号を生成するための集積回路の送信機において変調信号を生成するための回路のブロック図である。
【図８】ＰＡＭ４信号を生成するための集積回路の送信機において変調信号を生成するための回路の別のブロック図である。
【図９】集積回路の送信機において変調信号を生成する方法を示すフローチャートである。
【発明を実施するための形態】
【００２７】
詳細な説明
回路および方法は、高い出力振幅とクロックスイッチングノイズの抑制向上とを有し、向上した性能、低パワーおよび高帯域幅を有する、マルチプレクサを提供する。送信機直列化回路の最後の段は、対応するクロックごとにＮＲＺデータについて２回スライスする２：１マルチプレクサ（ＭＵＸ）、またはＰＡＭ４データについて４回スライスする４：２マルチプレクサとも呼ばれる。マルチプレクサは、ＣＭＬドライバなどの出力ドライバを、追加のプレドライバなしで直接駆動するために使用され得る。さまざまな実現化例に従って、マルチプレクサの一体化したゲイン段が提供される。たとえば、出力ドライバ段にとって必要なゲインを提供するために、疑似Ｈセルトポロジがマルチプレクサで実現されてもよい。
【００２８】
明細書は、新しいと見なされるこの発明の１つ以上の実現化例の特徴を定義する請求項を含むものの、回路および方法は、図面とともに説明を検討すればよりよく理解されるであろう、ということが考えられる。さまざまな回路および方法が開示されるが、回路および方法は、この発明の構成の単なる例示であり、それらはさまざまな形態で具現化され得る、ということが理解されるべきである。したがって、この明細書内に開示された特定の構造的および機能的詳細は、限定的であるとして解釈されるべきではなく、単に請求項の根拠として、および、適切に詳述された事実上あらゆる構造においてこの発明の構成をさまざまに採用するように当業者に教示するための代表的な根拠として解釈されるべきである。また、ここに使用される用語および句は、限定的であるよう意図されてはおらず、むしろ、回路および方法の理解可能な説明を提供するよう意図されている。
【００２９】
まず図１を参照して、データを送信するための送信機回路を有する集積回路装置のブロック図が示される。特に、入力／出力ポート１０２が、構成メモリ１０８を有するプログラマブルリソース１０６を制御する制御回路１０４に結合される。構成データが、構成コントローラ１１０によって構成メモリ１０８へ提供されてもよい。構成データは、構成可能論理素子１０９の動作を可能にする。プログラマブルリソースを有する装置が一例として示されているが、変調信号を生成するための回路および方法は任意のタイプの集積回路において実現され得るということが理解されるべきである。メモリ１１２が、制御回路１０４およびプログラマブルリソース１０６に結合されてもよい。送信機回路１１４が、制御回路１０４、プログラマブルリソース１０６、およびメモリ１１２に結合されてもよく、信号をＩ／Ｏポート１１６を介して集積回路装置の外に送信してもよい。図示されるように制御回路１０４に結合されたＩ／Ｏポート１１８などの他のＩ／Ｏポートが、集積回路装置の回路に結合されてもよい。以下により詳細に説明される回路および方法は、図１の回路のさまざまな要素によって、特に送信機回路１１４において実現されてもよい。
【００３０】
データを送信するための回路を説明する前に、送信データに関連付けられたアイダイアグラムを説明することが有用である。図２のアイダイアグラムは、データに関連付けられた非ゼロ復帰（ＮＲＺ）パターンを示す。図２の例は非ゼロ復帰データ信号（すなわち、正電圧と負電圧との間で対称的に変化する信号）に関するものの、以下に述べる回路および方法は、図６〜８を参照してより詳細に説明されるようなＰＡＭ４信号といった、任意のタイプの変化する入力信号に関し得るということが理解されるべきである。生成されたＡＣ信号は典型的には「アイパターン」によって定義され、アイパターンの中央（すなわち、アイパターンの両端のジッタ間）の所与の時間での検出値が、アイパターンの上部または底部での期待電圧に関連付けられているとして容易に検出され得るように、大きい「開いた目」の部分を有することが望ましい。図２の受信されたデータ信号は、約ゼロボルトを中心として対称的なＮＲＺ入力信号を表わしており、アイパターンの上部での期待値（すなわち、論理「１」）はｈ０によって表わされ、アイパターンの底部での期待値（すなわち、論理「０」）は−ｈ０によって表わされる。受信データの単位間隔（すなわち、時間ｔ１とｔ４との間の期間）の始まりは時間ｔ１にあり、ジッタは概してｔ０とｔ２との間で検出され得る。データは好ましくは（再生クロック信号の立下がりエッジによって、ｔ２とｔ３とのほぼ中間に示される）アイパターンの中心で検出され、ｔ３とｔ５との間の別のジッタ期間においてジッタが受信されるよう期待され得る。図２のアイパターンは、アイパターンの上部で検出された電圧レベルＶＨが正電圧値ｈ０を有し、アイパターンの底部で検出された電圧レベルＶＬが負電圧値−ｈ０を有する理想的なアイパターンを表わしているが、時間に対する受信データの典型的なアイパターンは変化するということに留意すべきである。したがって、アイパターンを表わすはっきりした線は、時間に対する検出値の変動を表わすはるかにより広いパターンによって、より表わされるであろう。
【００３１】
ここで図３を参照して、ＮＲＺデータを生成するための集積回路の、送信機回路１１４などの送信機回路において変調信号を生成するための回路のブロック図が示される。特に、図３の回路は、入力データを受信するために結合され、ドライバ段３０４に結合された出力を有する、多重化段３０２を含む。多重化段３０２は、基準電圧（ＡＶＴＴ）と接地電圧（ＧＮＤ）との間に複数の電流経路を含む。特に、多重化回路３０５が、第１の入力データｄ０およびｄ０ｂを受信するために結合された複数のＮチャネルトランジスタを含む第１のマルチプレクサ部３０６と、第２の入力データｄ１およびｄ１ｂを受信するために結合された複数のＮチャネルトランジスタを含む第２のマルチプレクサ部３０８とを有する。第１のマルチプレクサ部３０６および第２のマルチプレクサ部３０８の各々は、第１のノード３１０および第２のノード３１１に結合される。
【００３２】
第１のマルチプレクサ部３０６は、クロック（ＣＬＫ）信号に結合されたゲート３１２と、ノード３１０に結合されたドレイン３１３と、並列に結合された第１の１対のトランジスタに結合されたソース３１４とを有する、第１のトランジスタを含む。特に、ソース３１４は、１対のトランジスタのうちの第１のトランジスタ３１５のドレイン３１６に結合される。ゲート３１８は入力データ信号ｄ０を受信するために結合され、ソース３２０はノード３２１に結合される。第１の１対のトランジスタのうちの第２のトランジスタのドレイン３２２はソース３１４に結合され、ゲート３２４は反転クロック信号に結合され、ソース３２６はノード３２１に結合される。ノード３２１に結合されたドレインを有するトランジスタ３２８が、ノード３２１が接地に結合されることを可能にする。特に、ゲート３３０に結合されたバイアス制御信号（ｎｂｉａｓ）が、電流経路がトランジスタ３２８を介して接地することを可能にする。ｎｂｉａｓ信号は、トランジスタ３２８をオンのまま保ち、オンにされた多重化段の電流経路による電流の流れを可能にするための高入力信号である。
【００３３】
第１のマルチプレクサ部３０６はまた、ノード３１１に結合されたドレイン３３１と、クロック信号に結合されたゲート３３２と、並列に結合された第２の１対のトランジスタに結合されたソース３３４とを有する、第２のトランジスタを含む。特に、ソース３３４は、第２の１対のトランジスタのうちの第１のトランジスタ３３７のドレイン３３６に結合される。ゲート３３８が反転入力データ信号ｄ０ｂを受信するために結合され、ソース３４０はノード３２１に結合される。第２の１対のトランジスタのうちの第２のトランジスタのソース３４２はソース３３４に結合され、ゲート３４４は反転クロック信号に結合され、ソース３４６はノード３２１に結合される。したがって、クロック信号がハイである場合、第１のデータ（すなわち、差動データｄ０およびｄ０ｂ）がノード３１０および３１１に提供され、それらはドライバ段３０４の入力に直接結合されてもよい。たとえば、ｄ０がハイである（および、ｄ０ｂがローである）場合、トランジスタ３１５はオンにされ、ノード３１０をローへ引っ張る。ゲート３３８でのローのｄ０ｂ信号はトランジスタ３３７をオフにし、ノード３１１がハイへ引っ張られるようにする。すなわち、クロック信号がハイである場合、差動入力信号ｄ０およびｄ０ｂは多重化段３０２の出力としてノード３１０および３１１上に生成され、トランジスタ３１５および３３７は、差動デジタル入力データ（ｄ０、ｄ０ｂ）が差動アナログ出力データ（ｏｕｔ、ｏｕｔ＿ｂ）として生成されることを可能にするためのスイッチとして動作する。よって、第１のマルチプレクサ部３０６がクロック信号によってイネーブルにされると、ノード３１０への第１の電流経路がトランジスタ３１５によって制御され、ノード３１１への第２の電流経路がトランジスタ３３７によって制御される。クロック信号がローである（および、第１のマルチプレクサ部３０６がディスエーブルにされた）場合、反転クロック信号（ＣＬＫ＿ｂ）はゲート３２４および３４４に結合されて、トランジスタをオンにし、ドレイン３１６および３３６をノード３２１で接地するために引っ張る。
【００３４】
多重化段３０２と一体化したゲイン回路３４９が第１のマルチプレクサ部３０６に結合されており、基準電圧ＡＶＴＴに結合されたソースと、ゲート３１８での入力データ信号ｄ０を受信するために結合されたゲート３５４と、第１の電流経路３０６における第１の１対のトランジスタに結合されたトランジスタのドレイン３１３に結合されたドレイン３５６とを有する、第１のｐチャネルトランジスタ３５０を含む。一体化したゲイン段はまた、基準電圧ＡＶＴＴに結合されたソース３６２と、ドレイン３８８での反転入力データ信号ｄ０ｂを受信するために結合されたゲート３６４と、第２の電流経路における第２の１対のトランジスタに結合されたトランジスタのソース３３１に結合されたドレイン３６６とを有する、第２のｐチャネルトランジスタ３５８も含む。キャパシタ３６５が、基準電圧ＡＶＴＴと、ノード３１０および３１１に並列に結合された１対の抵抗器３６８および３７０におけるノード３６７との間に結合され、抵抗器３６８はノード３１０に結合され、抵抗器３７０はノード３１１に結合される。
【００３５】
第２のマルチプレクサ部３０８は第１のマルチプレクサ部と同じであるが、反転クロック信号（ＣＬＫ＿ｂ）によってイネーブルにされ、第２のデータ（すなわち、差動データｄ１およびｄ１＿ｂ）を受信する。第２のマルチプレクサ部３０８は、反転クロック信号に結合されたゲート３７２と、ノード３１０に結合されたドレイン３７３と、並列に結合された第３の１対のトランジスタに結合されたソース３７４とを有する、第１のトランジスタを含む。特に、ソース３７４は、第３の１対のトランジスタのうちの第１のトランジスタのドレイン３７６に結合される。ゲート３７８は入力データ信号ｄ１を受信するために結合され、ソース３８０はノード３２１に結合される。第３の１対のトランジスタのうちの第２のトランジスタのドレイン３８２はソース３７４に結合され、ゲート３８４はクロック信号に結合され、ソース３８６はノード３２１に結合される。
【００３６】
第２の電流経路３０６はまた、反転クロック信号に結合されたゲート３８７と、ノード３１１に結合されたドレイン３８８と、並列に結合された第４の１対のトランジスタに結合されたソース３８９とを有する、第２のトランジスタを含む。特に、ソース３８９は、第４の１対のトランジスタのうちの第１のトランジスタのドレイン３９０に結合される。ゲート３９１は反転入力データ信号ｄ１ｂを受信するために結合され、ソース３９２はノード３２１に結合される。第４の１対のトランジスタのうちの第２のトランジスタのドレイン３９３はソース３８９に結合され、ゲート３９４はクロック信号に結合され、ソース３９５はノード３２１に結合される。図３のゲイン回路３４９の構成のために、ゲイン段３４９と同じである別個のゲイン回路３９６が、第２のマルチプレクサ部３０８のために設けられる。しかしながら、図４を参照して以下により詳細に説明されるように、疑似Ｈセルに正のフィードバックを組み込む場合、第１のマルチプレクサ部３０６および第２のマルチプレクサ部３０８双方のために、単一のゲイン回路３４９を使用することができる。よって、反転クロック信号がハイである場合、第２のマルチプレクサ部３０８は第２の入力データ（ｄ１およびｄ１ｂ）を出力データとして生成することを可能にする。したがって、クロック信号および反転クロック信号を使用することによって、第１の入力データおよび第２の入力データは直列化され、出力データとして交互に生成される。
【００３７】
ＣＭＬドライバとしてここに示されたドライバ段３０４は出力部４０２を含み、出力部４０２は、基準電圧（ＡＶＴＴ）とインダクタ４０６との間に結合された第１の抵抗器４０４を有し、インダクタ４０６はノード４１０で抵抗器４０８に結合される。ノード４１０は第１の出力端子４１２に結合される。出力部はまた、基準電圧とインダクタ４１６との間に結合された第２の抵抗器４１４を含み、インダクタ４１６はノード４２０で抵抗器４１８に結合され、ノード４２０は第２の出力端子４２２に結合される。抵抗器４０８および４１８は、ノード４１０と４２０との間で直列に結合される。
【００３８】
ドライバ段３０４はさらに、出力端子でノード４１０および４２０に結合された出力トランジスタ４２３および４２４と、テール電流経路４２５とを含む。トランジスタ４２３のドレイン４２６はノード４１０に結合され、ゲート４２７はノード３１１に結合され、ソース４２８はテール電流経路４２５に結合される。トランジスタ４２４のドレイン４３２はノード４２０に結合され、ゲート４３４はノード３１０に結合され、ソース４３６はテール電流経路４２５に結合される。テール電流経路４２５は、直列に結合された複数のトランジスタを含み、複数のトランジスタは、トランジスタ４２４のソース４３６に結合されたドレイン４３８と、カスケードバイアス（Ｃａｓｅ  Ｂｉａｓ）信号に結合されたゲート４４０と、第２のトランジスタのドレイン４４４に結合されたソース４４２とを有する第１のトランジスタを含む。第２のトランジスタはまた、第３のトランジスタのドレイン４４８に結合されたソース４４６を含む。Ｔａｐ  Ｂｉａｓ信号が、第２のトランジスタのゲート４５０および第３のトランジスタのゲート４５２に結合される。第３のトランジスタのソース４５４は接地に結合される。カスケードバイアス信号は、テール電流部分における電流の流れを可能にし、Ｔａｐ  Ｂｉａｓは、テール電流経路における電流の量、ひいてはドライバ段３０４の出力を制御するために使用される。よって、ゲイン回路３４９のトランジスタ３５０および３５８は、トランジスタ３１５および３３７を用いた疑似Ｈセルを可能にし、ひいては、マルチプレクサの一体化したゲイン回路を提供して、ドライバ段の前で別個のプレドライバ段を使用することなく、ドライバ段にとって必要なゲインを提供する。
【００３９】
ここで図４を参照して、ＮＲＺデータを生成するための集積回路の送信機において変調信号を生成するための回路の別のブロック図が示される。より特定的には、図４の回路は、正のフィードバックを有する疑似Ｈセルを可能にするゲイン段を提供する。図４の実現化例によれば、一体化したゲイン回路３４９のトランジスタ３５０および３５８は、トランジスタ３１５および３３７を使用した疑似Ｈセルを実現するために、交差結合ゲートで構成される。特に、トランジスタ３５０のゲート３５４はトランジスタ３５８のドレイン３６６に結合され、トランジスタ３５８のゲート３６４はトランジスタ３５０のドレイン３５６に結合される。よって、ゲイン回路３４９のトランジスタ３５０および３５８は、トランジスタ３１５および３３７を用いた疑似Ｈセルを可能にし、ひいては、マルチプレクサの一体化したゲイン回路を提供して、ドライバ段の前でプレドライバ段を使用することなく、ドライバ段にとって必要なゲインを提供する。２：１マルチプレクサに使用された場合の図３の回路と比較して、正のフィードバックを有する疑似Ｈセルを提供する図４の回路は、クロックスイッチングノイズのより良好な抑制を与える、よりはっきりしたゲインプロファイルを有する。差動入力がゼロの場合、交差結合されたＰチャネルトランジスタは、出力での交流（ａｃ）ゲインを非常に増加させる実質的な負抵抗（１／ｇｍ）を有する。したがって、この回路のために最大差動出力でのより低いゲインに到達することができ、一方、交差点でのゲイン（ゼロの差動出力）は、従来のＣＭＬ段についてのゲインよりも依然として高い。これは、トランジスタ３５０および３５８、クロック信号を受信する第１のマルチプレクサ部３０６の第１の部分のトランジスタ、反転クロック信号を受信する第２のマルチプレクサ部３０８のトランジスタ、ならびに抵抗器３６８、３７０のｇｍおよびＲｏｕｔといった設計パラメータの最適化によって達成される。最大差動出力でのより低いゲインで、スイッチングノイズが減少される。より特定的には、ノード３１０および３１１から見る総インピーダンスはＲ／（１−ｇｍＲ）であり、式中、Ｒは、抵抗器３６８および３７０の抵抗であり、ｇｍは、交差結合されたトランジスタ３５０および３５８の相互コンダクタンスであり、トランジスタ同士が交差結合されているため、Ｇｍは負である。すなわち、インピーダンスはＲと１／ｇｍとの並列の組合せであり、ｇｍはゼロ交差で（すなわち、両側の電位が同じである場合に）公称値を達成する。差動電圧が非ゼロである場合、ｇｍは小さく、電圧がその差動最大値（または最小値）を達成すると減少する。この負荷は、クロックスイッチノイズの抑制に役立つように、ゼロ交差での高いゲイン、および最大（最小）差動電圧での低いゲインを達成することを可能にする。
【００４０】
図５のタイミング図は、図４の回路の動作を示す。入力データＤａｔａ０およびＤａｔａ１についてのノード３１０および３１１でのマルチプレクサの差動出力の出力信号（Ｍｕｘ  Ｏｕｔ）が、Ｃｌｋ信号およびＣｌｋｂ信号について示される。図５に示すように、およそ１ＶのＣｌｋ信号およびＣｌｋ＿ｂ信号については、ノード３１０および３１１にわたるＭｕｘ  Ｏｕｔ電圧振幅は、およそ１Ｖである。なお、ノード３１０および３１１にわたる電圧振幅は、ゲイン回路３４９がない回路の電圧振幅のおよそ２倍である。
【００４１】
回路および方法はまた、我々の４つのレベルのうちの１つを出力信号として生成するために２つの入力信号が使用されるＰＡＭ４回路といった、マルチレベル出力を有する回路のための特定の用途も見出している。図６のアイダイアグラムは、データに関連付けられたＰＡＭ４パターンを示す。図３および図４の回路は、２つのレベルを有するＮＲＺ信号方式に当てはまるが、図３および図４の回路は、図７および図８を参照して説明されるようなＰＡＭ４信号方式に適合され得るということが理解されるべきである。図６に示すように、ＰＡＭ４プロトコルに従ってデータ信号が受信され、信号の受信電圧は、−３ｈ０、―ｈ０、ｈ０または３ｈ０という値を有していてもよい。ＰＡＭ４プロトコルに従って、２ビットのデータを生成するために単一の値を使用することができ、たとえば、−３ｈ０は００を表わしてもよく、−ｈ０は０１を表わしてもよく、ｈ０は１０を表わしてもよく、３ｈ０は１１を表わしてもよい。図７および図８を参照して説明されるように、３および４の回路は、適切な電圧を出力で生成するために複製される。
【００４２】
ＰＡＭ４プロトコルを実現する場合に検出値との比較を提供するための基準電圧の適切な値を求めるために、レベル検出回路が、４つの可能な範囲のうちのどれに検出電圧が該当するかを判断し、検出値を、４つの可能な範囲のうちの１つに関連付けられた予め定められた値と比較する。特に、入力信号の検出値が＋２ｈ０よりも大きいと判断された場合、＋３ｈ０電圧値が、エラー検出器に入力される基準値として使用されるであろう。入力信号の検出値が０と＋２ｈ０との間にあると判断された場合、＋ｈ０電圧値が、エラー検出器に入力される基準値として使用されるであろう。入力信号の検出値が０と−２ｈ０との間にあると判断された場合、−ｈ０電圧値が、エラー検出器に入力される基準値として使用されるであろう。最後に、入力信号の検出値が−２ｈ０未満であると判断された場合、−３ｈ０電圧値が、エラー検出器に入力される基準値として使用されるであろう。
【００４３】
ここで図７を参照して、集積回路の送信機においてＰＡＭ４信号を生成するための回路のブロック図が示される。図７の回路は、回路７０２として前述と同様に実現された、トランジスタ３１５および３３７を用いた疑似Ｈセルを提供するように構成された一体化したゲイン段を有する図３の回路を含み、追加の回路７０２の出力ノード４１０および４２０は、出力端子４１２および４２２にそれぞれ結合される。クロック信号がハイである場合の２つの入力データ信号（ｄ０、ｄ０ｂ、ｄ２、ｄ２０）（または、反転クロック信号がハイである場合の第２の対の入力データｄ１、ｄ１ｂ、ｄ３、ｄ３ｂ）に基づいて、差動アナログ出力信号ＯｕｔおよびＯｕｔ＿ｂが、図６に示すようなＰＡＭ４プロトコルを実現するために、所望の電圧レベルで生成される。図８の実現化例では、正のフィードバックを有する疑似Ｈセルを実現するように構成された一体化したゲイン段を有する図４の回路は、回路８０２として前述と同様に実現され、回路８０２の出力ノード４１０および４２０は、出力端子４１２および４２２にそれぞれ結合される。したがって、高帯域幅でありながら低振幅での多重化、次に、好適な入力をドライバに提供するための高振幅の回復に重点を置いて、マルチプレクサおよびプレドライバを２つの別個の連続段として実現するのではなく、図３、図４、図７および図８の回路は、性能が向上した一体化したゲイン段を有するマルチプレクサを提供する。プレドライバをなくし、多重化機能とプレドライブ機能とを組合せることによって、送信機パワーが減少され、ジッタ性能が向上する。
【００４４】
ここで図９を参照すると、フローチャートが、集積回路の送信機において変調信号を生成する方法を示す。特に、ブロック９０２で、第１の電流経路と第２の電流経路とを含む多重化回路を有する多重化段に、複数の入力信号が結合される。第１の電流経路および第２の電流経路は、たとえば、第１のマルチプレクサ部３０６および第２のマルチプレクサ部３０８に関連付けられてもよい。ブロック９０４で、第１のトランジスタが、基準電圧と第１の出力ノードとの間に結合される。ブロック９０６で、第２のトランジスタが、基準電圧と第２の出力ノードとの間に結合される。第１および第２のトランジスタは、たとえば、ゲイン回路３４９のトランジスタ３５０および３５８であってもよく、多重化段は図３または図４の回路に従って実現されてもよい。
【００４５】
ブロック９０８で、第１の出力ノードおよび第２の出力ノードでの差動出力信号の振幅を増加させるために、多重化段においてゲイン回路が実現される。ゲイン回路は多重化回路と一体化され、図３に示すような疑似Ｈセルとして、または図４に示すような正のフィードバックを有する疑似Ｈセルとして実現されてもよい。ブロック９１０で、差動出力信号が、第１の電流経路の第１の出力ノードおよび第２の電流経路の第２の出力ノードで生成される。ブロック９１２で、差動出力信号の第１の出力信号がドライバ段の第１の入力ノードに結合され、差動出力信号の第２の出力信号がドライバ段の第２の入力ノードに結合される。図９の方法は単一の多重化段に関するものの、方法は、ＰＡＭ４プロトコルを実現するために、２つの多重化段でも実現されてもよい。
【００４６】
図９の方法のさまざまな要素は、説明されたような図１〜８の回路を使用して、または他のいくつかの好適な回路を使用して実現されてもよい。方法の特定の要素が説明されたが、方法の追加の要素、またはそれらの要素に関する追加の詳細が、図１〜８の開示に従って実現されてもよいということが理解されるべきである。
【００４７】
したがって、集積回路において変調信号を生成するための新しい回路、および変調信号を生成する方法が説明されてきたということが理解され得る。開示された発明を取り入れる多くの代替物および均等物が存在することが見られるであろうということが、当業者によって理解されるであろう。その結果、この発明は前述の実施形態によって限定されるべきではなく、請求項のみによって限定されるべきである。
【図１】
2018528690.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成30年4月24日(2018.4.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路の送信機において変調信号を生成するための送信機回路であって、前記送信機回路は、
差動入力信号を受信し、第１の電流経路の第１の出力ノードおよび第２の電流経路の第２の出力ノードで差動出力信号を生成するように構成された多重化回路を有する多重化段を含み、前記多重化段は、前記第１の出力ノードおよび前記第２の出力ノードで生成される前記差動出力信号の振幅を増加させるように構成されたゲイン回路を有し、
前記多重化段は、
基準電圧に結合されたソースを有し、前記第１の出力ノードに結合されたドレインを有する第１のトランジスタと、
前記第１の出力ノードおよび前記第２の出力ノードにそれぞれ結合された第１および第２のドレインを有し、互いに結合された第１および第２のゲートを有し、第１および第２のソースを有する第１のトランジスタ対と、
前記第１のトランジスタ対の前記第１のソースに結合されたドレインを有し、共通のノードに結合されたソースを有する第２のトランジスタと、
前記基準電圧に結合されたソースを有し、前記第２の出力ノードに結合されたドレインを有する第３のトランジスタと、
前記第１のトランジスタ対の前記第２のソースに結合されたドレインを有し、前記共通のノードに結合されたソースを有する第４のトランジスタと、
前記共通のノードに結合されたドレインを有し、接地ノードに結合されたソースを有し、バイアス電圧に結合されたゲートを有するトランジスタとを含み、
前記第１のトランジスタのゲートは前記第２のトランジスタのゲートに結合され、前記第３のトランジスタのゲートは前記第４のトランジスタのゲートに結合され、
前記第１のトランジスタ対の前記第１および第２のゲートは、クロック信号を受信するように構成される、送信機回路。
【請求項２】
前記第２および第４のトランジスタの前記ドレインにそれぞれ結合された第１および第２のドレインを有し、前記共通のノードに結合された第１および第２のソースを有し、互いに結合された第１および第２のゲートを有する第２のトランジスタ対をさらに含み、
前記第２のトランジスタ対の前記第１および第２のゲートは、前記クロック信号の論理相補体を受信するように構成される、請求項１に記載の送信機回路。
【請求項３】
集積回路の送信機において変調信号を生成するための送信機回路であって、前記送信機回路は、
差動入力信号を受信し、第１の電流経路の第１の出力ノードおよび第２の電流経路の第２の出力ノードで差動出力信号を生成するように構成された多重化回路を有する多重化段を含み、前記多重化段は、前記第１の出力ノードおよび前記第２の出力ノードで生成される前記差動出力信号の振幅を増加させるように構成されたゲイン回路を有し、
前記多重化段は、
基準電圧に結合されたソースを有し、前記第１の出力ノードに結合されたドレインを有する第１のトランジスタと、
前記第１の出力ノードおよび前記第２の出力ノードにそれぞれ結合された第１および第２のドレインを有し、互いに結合された第１および第２のゲートを有し、第１および第２のソースを有する第１のトランジスタ対と、
前記第１のトランジスタ対の前記第１のソースに結合されたドレインを有し、共通のノードに結合されたソースを有する第２のトランジスタと、
前記基準電圧に結合されたソースを有し、前記第２の出力ノードに結合されたドレインを有する第３のトランジスタと、
前記第１のトランジスタ対の前記第２のソースに結合されたドレインを有し、前記共通のノードに結合されたソースを有する第４のトランジスタと、
前記共通のノードに結合されたドレインを有し、接地ノードに結合されたソースを有し、バイアス電圧に結合されたゲートを有するトランジスタとを含み、
前記第１のトランジスタのゲートは前記第３のトランジスタの前記ドレインに結合され、前記第３のトランジスタのゲートは前記第１のトランジスタの前記ドレインに結合され、
前記第１のトランジスタ対の前記第１および第２のゲートは、クロック信号を受信するように構成される、送信機回路。
【請求項４】
前記第２および第４のトランジスタの前記ドレインにそれぞれ結合された第１および第２のドレインを有し、前記共通のノードに結合された第１および第２のソースを有し、互いに結合された第１および第２のゲートを有する第２のトランジスタ対をさらに含み、
前記第２のトランジスタ対の前記第１および第２のゲートは、前記クロック信号の論理相補体を受信するように構成される、請求項４に記載の送信機回路。
【請求項５】
前記多重化回路は、前記差動入力信号とクロック信号とを受信するように構成された第１のマルチプレクサ部を有する差動多重化回路を含み、前記差動出力信号は、前記クロック信号に応答して前記第１の出力ノードおよび前記第２の出力ノードで生成される、請求項１または３に記載の送信機回路。
【請求項６】
前記差動多重化回路は、差動多重化段の第２の差動入力信号と反転クロック信号とを受信するように構成された第２のマルチプレクサ部を含み、前記差動出力信号は、前記反転クロック信号に応答して前記第１の出力ノードおよび前記第２の出力ノードで生成される、請求項５に記載の送信機回路。
【請求項７】
前記第２のマルチプレクサ部によって前記第１の出力ノードおよび前記第２の出力ノードで生成される前記差動出力信号の振幅を増加させるように構成された第２のゲイン回路をさらに含む、請求項６に記載の送信機回路。
【請求項８】
ドライバ段をさらに含み、
前記ドライバ段の第１の入力は、前記多重化段の前記第１の出力ノードに直接接続され、前記ドライバ段の第２の入力は、前記多重化段の前記第２の出力ノードに直接接続される、請求項１または３に記載の送信機回路。
【国際調査報告】
2018528690.tif 000012
2018528690.tif 000013