【手続補正書】
【提出日】平成26年10月10日(2014.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マイクロプロセッサを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記マイクロプロセッサは、ＣＰＵを内蔵するマイクロプロセッサであり、
前記マイクロプロセッサは、ＲＯＭを内蔵するマイクロプロセッサであり、
前記ＲＯＭは、複数種類の命令で構成された制御プログラムが記憶されており、
前記ＣＰＵは、複数種類のレジスタを有し、
前記複数種類のレジスタのうちの一のレジスタ（以下、「第三のレジスタ」という。）は、フラグレジスタであり、
前記第三のレジスタは、複数のビットから構成されるレジスタであり、
前記複数のビットのうちの一のビット（以下、「第一のビット」という。）は、第一のゼロフラグとして機能するビットであり、
前記複数のビットのうちの一のビット（以下、「第二のビット」という。）は、第二のゼロフラグとして機能するビットであり、
前記ＣＰＵは、前記複数種類の命令を実行可能であり、
前記複数種類の命令のうちの一の命令（以下、「第一の命令」という。）は、ジャンプ先アドレスを特定可能に構成されたジャンプ命令であり、
前記第一の命令は、前記複数種類のレジスタのうちの一のレジスタ（以下、「第一のレジスタ」という。）の値に基づいて動作することを特定可能に構成されており、
前記ＣＰＵは、前記第一の命令を受け付けた場合に、前記第一のレジスタの値が０である場合に、前記第一のゼロフラグおよび前記第二のゼロフラグ（以下、「２つのゼロフラグ」という。）をセットし、前記ジャンプ先アドレスにジャンプする動作を実行するように構成され、
前記ＣＰＵは、前記第一の命令を受け付けた場合に、前記第一のレジスタの値が０ではない場合に、前記２つのゼロフラグをクリアし、該第一の命令の後続の命令を実行するように構成されており、
前記第一のレジスタは、アキュムレータおよび汎用レジスタのうちの一方のレジスタであり、
前記複数種類の命令のうちの一の命令（以下、「第二の命令」という。）は、リターン命令であり、
前記第二の命令は、前記複数種類のレジスタのうちの一のレジスタ（以下、「第二のレジスタ」という。）の値に基づいて動作することを特定可能に構成されており、
前記ＣＰＵは、前記第二の命令を受け付けた場合に、前記第二のレジスタの値が０ではない場合に、前記２つのゼロフラグをクリアし、呼び出し元の処理に復帰する動作を実行するように構成され、
前記ＣＰＵは、前記第二の命令を受け付けた場合に、前記第二のレジスタの値が０である場合に、前記２つのゼロフラグをセットし、該第二の命令の後続の命令を実行するように構成されており、
前記第二のレジスタは、前記アキュムレータおよび汎用レジスタのうちの一方のレジスタであり、
前記ＣＰＵによって、前記遊技台の遊技制御が行われる、
ことを特徴とする遊技台。
【請求項２】
請求項１に記載の遊技台であって、
前記第一のビットと前記第二のビットは、前記複数のビットのうちの別のビットである、
ことを特徴とする遊技台。
【請求項３】
請求項１または２に記載の遊技台であって、
主制御手段と、
払出制御手段と、を備え、
前記遊技制御は、前記主制御手段による制御（以下、「主制御」という。）および前記払出制御手段による制御（以下、「払出制御」という。）を含む制御であり、
前記主制御手段は、前記払出制御手段に対してコマンド信号を送信可能であり、
前記マイクロプロセッサは、前記主制御手段および前記払出制御手段のうちの少なくとも一方の手段に設けられており、
前記ＣＰＵによって、前記主制御および前記払出制御のうちの少なくとも一方の制御が行われる、
ことを特徴とする遊技台。
【請求項４】
請求項１乃至３のいずれか一項に記載の遊技台であって、
前記ＣＰＵは、複数種類の前記汎用レジスタ（以下、「複数種類の汎用レジスタ」という。）を備えており、
前記複数種類の汎用レジスタとは、Ｂレジスタ、Ｃレジスタ、Ｄレジスタ、Ｅレジスタ、Ｈレジスタ、Ｌレジスタ、Ｂ’レジスタ、Ｃ’レジスタ、Ｄ’レジスタ、Ｅ’レジスタ、Ｈ’レジスタおよびＬ’レジスタの１２種類のレジスタのことである、
ことを特徴とする遊技台。
【請求項５】
請求項１乃至４のいずれか一項に記載の遊技台であって、
前記第一のレジスタは、前記アキュムレータである、
ことを特徴とする遊技台。
【請求項６】
請求項４に記載の遊技台であって、
前記第一のレジスタは、前記複数種類の汎用レジスタのうちの一の汎用レジスタである、
ことを特徴とする遊技台。
【請求項７】
請求項１乃至６のいずれか一項に記載の遊技台であって、
前記第二のレジスタは、前記アキュムレータである、
ことを特徴とする遊技台。
【請求項８】
請求項４または６に記載の遊技台であって、
前記第二のレジスタは、前記複数種類の汎用レジスタのうちの一の汎用レジスタである、
ことを特徴とする遊技台。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
上記目的は、
マイクロプロセッサを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記マイクロプロセッサは、ＣＰＵを内蔵するマイクロプロセッサであり、
前記マイクロプロセッサは、ＲＯＭを内蔵するマイクロプロセッサであり、
前記ＲＯＭは、複数種類の命令で構成された制御プログラムが記憶されており、
前記ＣＰＵは、複数種類のレジスタを有し、
前記複数種類のレジスタのうちの一のレジスタ（以下、「第三のレジスタ」という。）は、フラグレジスタであり、
前記第三のレジスタは、複数のビットから構成されるレジスタであり、
前記複数のビットのうちの一のビット（以下、「第一のビット」という。）は、第一のゼロフラグとして機能するビットであり、
前記複数のビットのうちの一のビット（以下、「第二のビット」という。）は、第二のゼロフラグとして機能するビットであり、
前記ＣＰＵは、前記複数種類の命令を実行可能であり、
前記複数種類の命令のうちの一の命令（以下、「第一の命令」という。）は、ジャンプ先アドレスを特定可能に構成されたジャンプ命令であり、
前記第一の命令は、前記複数種類のレジスタのうちの一のレジスタ（以下、「第一のレジスタ」という。）の値に基づいて動作することを特定可能に構成されており、
前記ＣＰＵは、前記第一の命令を受け付けた場合に、前記第一のレジスタの値が０である場合に、前記第一のゼロフラグおよび前記第二のゼロフラグ（以下、「２つのゼロフラグ」という。）をセットし、前記ジャンプ先アドレスにジャンプする動作を実行するように構成され、
前記ＣＰＵは、前記第一の命令を受け付けた場合に、前記第一のレジスタの値が０ではない場合に、前記２つのゼロフラグをクリアし、該第一の命令の後続の命令を実行するように構成されており、
前記第一のレジスタは、アキュムレータおよび汎用レジスタのうちの一方のレジスタであり、
前記複数種類の命令のうちの一の命令（以下、「第二の命令」という。）は、リターン命令であり、
前記第二の命令は、前記複数種類のレジスタのうちの一のレジスタ（以下、「第二のレジスタ」という。）の値に基づいて動作することを特定可能に構成されており、
前記ＣＰＵは、前記第二の命令を受け付けた場合に、前記第二のレジスタの値が０ではない場合に、前記２つのゼロフラグをクリアし、呼び出し元の処理に復帰する動作を実行するように構成され、
前記ＣＰＵは、前記第二の命令を受け付けた場合に、前記第二のレジスタの値が０である場合に、前記２つのゼロフラグをセットし、該第二の命令の後続の命令を実行するように構成されており、
前記第二のレジスタは、前記アキュムレータおよび汎用レジスタのうちの一方のレジスタであり、
前記ＣＰＵによって、前記遊技台の遊技制御が行われる、
ことを特徴とする遊技台
によって達成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
しかしながら、特許文献１記載の遊技台では、電源投入時の不正行為を有効に阻止することができるものの、マイクロプロセッサに関しては他の機能についても更なる改良が求められている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本発明は、このような従来の問題点を解決するためになされたものであって、改良したマイクロプロセッサが搭載された遊技台を提供することを目的とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明によれば、改良したマイクロプロセッサが搭載された遊技台を実現できる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】１７５９
【補正方法】変更
【補正の内容】
【１７５９】
ステップＳ８２３３では、コマンド設定送信処理を行い、各種のコマンド（例えば、ステップＳ８２３２のデバイス監視処理で特定異常があった場合は、特定異常を示す信号）が第１副制御部４００に送信される。なお、第１副制御部４００に送信する出力予定情報は例えば１６ビットで構成しており、ビット１５はストローブ情報（オンの場合、データをセットしていることを示す）、ビット１１〜１４はコマンド種別（本実施形態では、基本コマンド、図柄変動開始コマンド、図柄変動停止コマンド、入賞演出開始コマンド、終了演出開始コマンド、大当りラウンド数指定コマンド、復電コマンド、ＲＡＭクリアコマンドなどコマンドの種類を特定可能な情報）、ビット０〜１０はコマンドデータ（コマンド種別に対応する所定の情報）で構成している。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】２１９４
【補正方法】変更
【補正の内容】
【２１９４】
ステップＳ１５２３３では、コマンド設定送信処理を行い、各種のコマンド（例えば、ステップＳ１５２３２のデバイス監視処理で特定異常があった場合は、特定異常を示す信号）が第１副制御部４００に送信される。なお、第１副制御部４００に送信する出力予定情報は例えば１６ビットで構成しており、ビット１５はストローブ情報（オンの場合、データをセットしていることを示す）、ビット１１〜１４はコマンド種別（本実施形態では、基本コマンド、図柄変動開始コマンド、図柄変動停止コマンド、入賞演出開始コマンド、終了演出開始コマンド、大当りラウンド数指定コマンド、復電コマンド、ＲＡＭクリアコマンドなどコマンドの種類を特定可能な情報）、ビット０〜１０はコマンドデータ（コマンド種別に対応する所定の情報）で構成している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】２３５１
【補正方法】変更
【補正の内容】
【２３５１】
また、本発明の実施の形態に記載された作用および効果は、本発明から生じる最も好適な作用および効果を列挙したに過ぎず、本発明による作用および効果は、本発明の実施の形態に記載されたものに限定されるものではない。また、実施形態に記載した複数の構成のうち、１つの構成に記載している内容を、他の構成に適用することでより遊技の幅を広げられる場合がある。したがって、例えば、ＷＤＴに基づくリセットに関する記載において、ＷＤＴタイムアウト信号（ＷＤＴ起動信号）を指定エリア外走行禁止信号に読み替えて適用してもよい。
特許文献１記載の遊技台では、電源投入時の不正行為を有効に阻止することができるものの、他のタイミングや要因については更なる改良が求められている。
本発明は、このような従来の問題点を解決するためになされたものであって、安定した遊技制御をおこなうことができる遊技台を提供することを目的とする。
本発明に係る遊技台によれば、安定した遊技制御をおこなうことができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】２３５９
【補正方法】変更
【補正の内容】
【２３５９】
＜付記Ｈ＞
＜付記Ｈ１＞
複数の遊技制御処理を実行するＣＰＵと、
所定の数値範囲内で数値を更新するとともに、該数値を前記ＣＰＵへ送信可能に構成された乱数回路と、を備え、
前記乱数回路は、
前記所定の数値範囲を設定可能に構成され、
更新範囲設定指示を受けたことに基づいて該所定の数値範囲を設定し、
保持指示を受けたことに基づいて更新されている前記数値を保持し、
送信指示を受けたことに基づいて保持されている該数値を送信するものであり、
前記ＣＰＵは、
前記複数の遊技制御処理それぞれをメイン制御および所定の周期ごとに実行される割込み制御のうちの少なくともいずれか一方の制御において実行し、
前記乱数回路に対して前記保持指示を行う処理を該割込み制御において実行し、
該乱数回路に対して前記送信指示を行う処理を該メイン制御または該割込み制御において実行し、
該乱数回路から送信された前記数値を用いた当否判定処理を該メイン制御または該割込み制御において実行し、
該複数の遊技制御処理が最初から実行される場合において、該乱数回路に対して前記更新範囲設定指示を行う処理、および該割込み制御を許可する処理それぞれを、該メイン制御において実行し、
該割込み制御が禁止されている状態において該乱数回路に対して該更新範囲設定指示を行う処理を実行し、
該乱数回路に対して該更新範囲設定指示を行う処理を実行した後に該割込み制御を許可する処理を実行するものであることを特徴とする遊技台。
＜付記Ｈ２＞
複数の遊技制御処理を実行するＣＰＵと、
所定の数値範囲内で数値を更新するとともに、該数値を前記ＣＰＵへ送信可能に構成された乱数回路と、を備え、
前記乱数回路は、
前記所定の数値範囲を設定可能に構成され、
更新範囲設定指示を受けたことに基づいて該所定の数値範囲を設定し、
送信指示を受けたことに基づいて更新されている前記数値を送信するものであり、
前記ＣＰＵは、
前記複数の遊技制御処理それぞれをメイン制御および所定の周期ごとに実行される割込み制御のうちの少なくともいずれか一方の制御において実行し、
前記乱数回路に対して前記送信指示を行う処理を該割込み制御において実行し、
該乱数回路から送信された前記数値を用いた当否判定処理を該メイン制御または該割込み制御において実行し、
該複数の遊技制御処理が最初から実行される場合において、該乱数回路に対して前記更新範囲設定指示を行う処理、および該割込み制御を許可する処理それぞれを、該メイン制御において実行し、
該割込み制御が禁止されている状態において該乱数回路に対して該更新範囲設定指示を行う処理を実行し、
該乱数回路に対して該更新範囲設定指示を行う処理を実行した後に該割込み制御を許可する処理を実行するものであることを特徴とする遊技台。
＜付記Ｈ３＞
付記Ｈ１またはＨ２に記載の遊技台であって、
前記複数の遊技制御処理を正常に復帰させるためのリセット回路を備え、
前記リセット回路は、
前記複数の遊技制御処理の進行に関する異常が発生したか否かを判定するとともに、該判定によって該異常が発生したと判定されたことに基づいて復帰指示を前記ＣＰＵに対して行うものであり、
前記ＣＰＵは、
前記復帰指示を受けた場合において前記複数の遊技制御処理を最初から実行するものであることを特徴とする遊技台。
＜付記Ｈ４＞
付記Ｈ３に記載の遊技台であって、
前記ＣＰＵ、前記乱数回路および前記リセット回路を少なくとも有するマイクロプロセッサを備え、
前記マイクロプロセッサは、
少なくとも前記リセット回路によって前記異常が発生したと判定されたことに基づいて、セキュリティチェックが行われるセキュリティモードに所定の期間に亘り滞在した後、前記ＣＰＵによって前記複数の遊技制御処理が実行されるユーザモードへ移行するものであることを特徴とする遊技台。
＜付記Ｈ５＞
マイクロプロセッサを少なくとも備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記マイクロプロセッサは、ＣＰＵが少なくとも搭載されたものであり、
前記マイクロプロセッサは、ＲＯＭが少なくとも搭載されたものであり、
前記マイクロプロセッサは、乱数回路が少なくとも搭載されたものであり、
前記ＲＯＭは、ユーザプログラムが少なくとも記憶されたものであり、
前記ユーザプログラムは、第一の処理のプログラムを少なくとも含むプログラムであり、
前記ユーザプログラムは、第二の処理のプログラムを少なくとも含むプログラムであり、
前記乱数回路は、設定された値の範囲で、乱数値を発生可能なものであり、
前記第一の処理は、前記ＣＰＵがリセットされた場合に、先頭から開始される処理であり、
前記第二の処理は、割込みの発生に応じて、先頭から開始される処理であり、
前記第二の処理のプログラムは、前記乱数値を前記乱数回路のレジスタからロードする命令を少なくとも含むプログラムであり、
前記ＣＰＵがリセットされた場合に、前記割込みの発生が禁止されている状態にされるように構成されており、
前記乱数回路は、起動条件の成立があった場合に、少なくとも起動可能なものであり、
前記起動条件は、前記値の範囲が設定された場合に、成立する場合がある条件であり、
前記値の範囲は、前記割込みの発生が禁止されている状態において設定されるものである、
ことを特徴とする遊技台。
＜付記Ｈ６＞
付記Ｈ５に記載の遊技台であって、
前記第一の処理のプログラムは、前記値の範囲を設定するプログラムを含むプログラムであり、
前記第一の処理のプログラムは、前記値の範囲を設定した後で、前記割込みの発生を許可する命令が実行されるように構成されたプログラムである、
ことを特徴とする遊技台。
＜付記Ｈ７＞
付記Ｈ５またはＨ６に記載の遊技台であって、
前記乱数値は、前記第二の処理において、ロード条件の成立があった場合に、少なくとも前記ＣＰＵのレジスタにロードされるように構成されたものであり、
前記乱数値は、前記第二の処理において、前記ロード条件の成立がなかった場合に、少なくとも前記ＣＰＵのレジスタにロードされないように構成されたものである、
ことを特徴とする遊技台。
＜付記Ｈ８＞
付記Ｈ５乃至Ｈ７のいずれか一項に記載の遊技台であって、
前記乱数回路は、複数のレジスタによって少なくとも制御されるものであり、
前記複数のレジスタのうちの少なくとも一つは、乱数範囲設定レジスタであり、
前記値の範囲は、前記乱数範囲設定レジスタに値（以下、「第一の値」という。）をセットすることで設定されるものである、
ことを特徴とする遊技台。
＜付記Ｈ９＞
付記Ｈ８に記載の遊技台であって、
前記値の範囲の設定は、該値の範囲の下限値を変更するものではなく、該値の範囲の上限値を変更するものである、
ことを特徴とする遊技台。
＜付記Ｈ１０＞
付記Ｈ９に記載の遊技台であって、
前記値の範囲の下限値は、第二の値であり、
前記第二の値は、０である、
ことを特徴とする遊技台。
＜付記Ｈ１１＞
付記Ｈ９またはＨ１０に記載の遊技台であって、
前記値の範囲の上限値は、前記第一の値である、
ことを特徴とする遊技台。
＜付記Ｈ１２＞
付記Ｈ５乃至Ｈ１１のいずれか一項に記載の遊技台であって、
前記ＣＰＵは、リセット条件の成立があった場合に、少なくともリセットされるものであり、
前記リセット条件は、複数の条件のうちの少なくとも一つの条件の成立があった場合に、成立するものである、
ことを特徴とする遊技台。
＜付記Ｈ１３＞
付記Ｈ１２に記載の遊技台であって、
前記マイクロプロセッサは、ウォッチドッグタイマ（以下、「ＷＤＴ」という。）が少なくとも搭載されたものであり、
前記ＷＤＴをリスタートさせる設定は、前記第二の処理において少なくとも実行可能なものであり、
前記複数の条件のうちの少なくとも一つの条件は、第一の条件であり、
前記第一の条件の成立要件は、前記ＷＤＴがタイムアウトしたことを少なくとも含む要件である、
ことを特徴とする遊技台。
＜付記Ｈ１４＞
付記Ｈ１２またはＨ１３に記載の遊技台であって、
前記マイクロプロセッサは、指定エリア外走行禁止回路（以下、「ＩＡＴ回路」という。）が少なくとも搭載されたものであり、
前記ＩＡＴ回路は、指定エリア外に記憶されているプログラムが実行された場合に、指定エリア外走行禁止信号（以下、「ＩＡＴ信号」という。）を少なくとも出力可能な回路であり、
前記複数の条件のうちの少なくとも一つの条件は、第二の条件であり、
前記第二の条件の成立要件は、前記ＩＡＴ回路からの前記ＩＡＴ信号の出力があったことを少なくとも含む要件である、
ことを特徴とする遊技台。
＜付記Ｈ１５＞
付記Ｈ１２乃至Ｈ１４のいずれか一項に記載の遊技台であって、
前記マイクロプロセッサは、リセット入力端子が少なくとも設けられたものであり、
前記複数の条件のうちの少なくとも一つの条件は、第三の条件であり、
前記第三の条件の成立要件は、前記リセット入力端子にリセット信号の入力があったことを少なくとも含む要件である、
ことを特徴とする遊技台。
＜付記Ｈ１６＞
付記Ｈ５乃至Ｈ１５のいずれか一項に記載の遊技台であって、
前記マイクロプロセッサは、割込み制御手段が少なくとも搭載されたものであり、
前記割込み制御手段は、第一の割込み要求の通知があった場合に、前記割込み（以下、「第一の割込み」という。）を発生可能なものであり、
前記第一の割込み要求は、設定された周期ごとに前記割込み制御手段に通知されるものである、
ことを特徴とする遊技台。
＜付記Ｈ１７＞
付記Ｈ１６に記載の遊技台であって、
前記割込み制御手段は、第二の割込み要求の通知があった場合に、第二の割込みを発生可能なものであり、
前記第二の割込みは、前記第一の割込みとは異なる割込みであり、
前記第二の割込み要求が通知される要因は、前記第一の割込み要求が通知される要因とは異なるものであり、
前記ユーザプログラムは、第三の処理のプログラムが少なくとも含まれているプログラムであり、
前記第三の処理は、前記第二の割込みの発生に応じて、先頭から開始される処理である、
ことを特徴とする遊技台。
＜付記Ｈ１８＞
付記Ｈ５乃至Ｈ１７のいずれか一項に記載の遊技台であって、
前記マイクロプロセッサは、セキュリティチェックを少なくとも実行可能なものであり、
前記セキュリティチェックは、前記ユーザプログラムに異常がないかをチェックする機能を少なくとも有するものであり、
前記マイクロプロセッサは、前記セキュリティチェックのランダム延長を行うことが可能なものであり、
前記マイクロプロセッサは、前記セキュリティチェックのランダム延長によって、前記セキュリティチェックの時間をランダムに変化させることが可能なものであり、
前記マイクロプロセッサは、前記セキュリティチェックにおいて異常なしであった場合に、前記第一の処理を先頭から少なくとも開始可能なものである、
ことを特徴とする遊技台。
＜付記Ｈ１９＞
付記Ｈ１８に記載の遊技台であって、
前記マイクロプロセッサは、システムリセットを発生させる機能を有するものであり、
前記マイクロプロセッサは、ユーザリセットを発生させる機能を有するものであり、
前記マイクロプロセッサは、システムリセット後に、前記セキュリティチェックを少なくとも実行可能なものである、
ことを特徴とする遊技台。
＜付記Ｈ２０＞
付記Ｈ５乃至Ｈ１９のいずれか一項に記載の遊技台であって、
前記乱数回路は、複数の方法のうちの一つを前記起動条件として設定可能に構成されたものであり、
前記複数の方法のうちの少なくとも一つは、第一の方法であり、
前記第一の方法は、前記値の範囲の設定である、
ことを特徴とする遊技台。
＜付記Ｈ２１＞
付記Ｈ２０に記載の遊技台であって、
前記複数の方法のうちの少なくとも一つは、第二の方法であり、
前記第二の方法は、ユーザモードへの移行である、
ことを特徴とする遊技台。
＜付記Ｈ２２＞
付記Ｈ２０またはＨ２１に記載の遊技台であって、
前記乱数回路は、複数のチャネルを有するものであり、
前記複数のチャネルは、それぞれ個別に、前記複数の方法のうちの一つを前記起動条件として設定可能に構成されている、
ことを特徴とする遊技台。
＜付記Ｈ２３＞
マイクロプロセッサを少なくとも備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記マイクロプロセッサは、ＣＰＵが少なくとも搭載されたマイクロプロセッサであり、
前記マイクロプロセッサは、ＲＯＭが少なくとも搭載されたマイクロプロセッサであり、
前記マイクロプロセッサは、第一の乱数生成手段が少なくとも搭載されたマイクロプロセッサであり、
前記マイクロプロセッサは、第二の乱数生成手段が少なくとも搭載されたマイクロプロセッサであり、
前記マイクロプロセッサは、セキュリティモードにおいてセキュリティチェックを少なくとも実行するマイクロプロセッサであり、
前記マイクロプロセッサは、ユーザモードにおいてユーザプログラムを少なくとも実行するマイクロプロセッサであり、
前記ユーザモードは、前記セキュリティモードから移行するモードであり、
前記ＲＯＭは、前記ユーザプログラムが少なくとも記憶されたＲＯＭであり、
前記ユーザプログラムは、第一の処理のプログラムを少なくとも含むプログラムであり、
前記ユーザプログラムは、第二の処理のプログラムを少なくとも含むプログラムであり、
前記第一の乱数生成手段は、設定された値の範囲で、乱数値を発生可能な手段であり、
前記第一の処理は、前記ＣＰＵがリセットされた場合に、先頭から開始される処理であり、
前記第二の処理は、割込みの発生に応じて、先頭から開始される処理であり、
前記第二の処理のプログラムは、前記乱数値を前記第一の乱数生成手段のレジスタからロードする命令を少なくとも含むプログラムであり、
前記ＣＰＵがリセットされた場合に、前記割込みの発生が禁止されている状態にされるように構成されており、
前記第一の乱数生成手段は、起動条件の成立があった場合に、起動する手段であり、
前記起動条件は、前記値の範囲が設定された場合に、成立する場合がある条件であり、
前記値の範囲は、前記割込みの発生が禁止されている状態において設定される範囲であり、
前記第二の乱数生成手段は、前記ユーザモードに移行した場合に、起動する手段である、
ことを特徴とする遊技台。
＜付記Ｈ２４＞
付記Ｈ２３に記載の遊技台であって、
前記第一の処理のプログラムは、前記値の範囲を設定するプログラムを含むプログラムであり、
前記第一の処理のプログラムは、前記値の範囲を設定した後で、前記割込みの発生を許可する命令が実行されるように構成されたプログラムである、
ことを特徴とする遊技台。
＜付記Ｈ２５＞
付記Ｈ２３またはＨ２４に記載の遊技台であって、
前記乱数値は、前記第二の処理において、ロード条件の成立があった場合に、少なくとも前記ＣＰＵのレジスタにロードされるように構成された乱数値であり、
前記乱数値は、前記第二の処理において、前記ロード条件の成立がなかった場合に、少なくとも前記ＣＰＵのレジスタにロードされないように構成された乱数値である、
ことを特徴とする遊技台。
＜付記Ｈ２６＞
付記Ｈ２３乃至Ｈ２５のいずれか一項に記載の遊技台であって、
前記第一の乱数生成手段は、複数のレジスタによって少なくとも制御される手段であり、
前記複数のレジスタのうちの少なくとも一つは、乱数範囲設定レジスタであり、
前記値の範囲は、前記乱数範囲設定レジスタに値（以下、「第一の値」という。）をセットすることで設定される範囲である、
ことを特徴とする遊技台。
＜付記Ｈ２７＞
付記Ｈ２６に記載の遊技台であって、
前記値の範囲の設定は、該値の範囲の下限値を変更する設定ではなく、該値の範囲の上限値を変更する設定である、
ことを特徴とする遊技台。
＜付記Ｈ２８＞
付記Ｈ２７に記載の遊技台であって、
前記値の範囲の下限値は、第二の値であり、
前記第二の値は、０である、
ことを特徴とする遊技台。
＜付記Ｈ２９＞
付記Ｈ２７またはＨ２８に記載の遊技台であって、
前記値の範囲の上限値は、前記第一の値である、
ことを特徴とする遊技台。
＜付記Ｈ３０＞
付記Ｈ２３乃至Ｈ２９のいずれか一項に記載の遊技台であって、
前記ＣＰＵは、リセット条件の成立があった場合に、少なくともリセットされるＣＰＵであり、
前記リセット条件は、複数の条件のうちの少なくとも一つの条件の成立があった場合に、成立する条件である、
ことを特徴とする遊技台。
＜付記Ｈ３１＞
付記Ｈ３０に記載の遊技台であって、
前記マイクロプロセッサは、ウォッチドッグタイマ（以下、「ＷＤＴ」という。）が少なくとも搭載されたマイクロプロセッサであり、
前記ＷＤＴをリスタートさせる設定は、前記第二の処理において少なくとも実行可能な設定であり、
前記複数の条件のうちの少なくとも一つの条件は、第一の条件であり、
前記第一の条件の成立要件は、前記ＷＤＴがタイムアウトしたことを少なくとも含む要件である、
ことを特徴とする遊技台。
＜付記Ｈ３２＞
付記Ｈ３０またはＨ３１に記載の遊技台であって、
前記マイクロプロセッサは、指定エリア外走行禁止回路（以下、「ＩＡＴ回路」という。）が少なくとも搭載されたマイクロプロセッサであり、
前記ＩＡＴ回路は、指定エリア外に記憶されているプログラムが実行された場合に、指定エリア外走行禁止信号（以下、「ＩＡＴ信号」という。）を少なくとも出力可能な回路であり、
前記複数の条件のうちの少なくとも一つの条件は、第二の条件であり、
前記第二の条件の成立要件は、前記ＩＡＴ回路からの前記ＩＡＴ信号の出力があったことを少なくとも含む要件である、
ことを特徴とする遊技台。
＜付記Ｈ３３＞
付記Ｈ３０乃至Ｈ３２のいずれか一項に記載の遊技台であって、
前記マイクロプロセッサは、リセット入力端子が少なくとも設けられたマイクロプロセッサであり、
前記複数の条件のうちの少なくとも一つの条件は、第三の条件であり、
前記第三の条件の成立要件は、前記リセット入力端子にリセット信号の入力があったことを少なくとも含む要件である、
ことを特徴とする遊技台。
＜付記Ｈ３４＞
付記Ｈ２３乃至Ｈ３３のいずれか一項に記載の遊技台であって、
前記マイクロプロセッサは、割込み制御手段が少なくとも搭載されたマイクロプロセッサであり、
前記割込み制御手段は、第一の割込み要求の通知があった場合に、前記割込み（以下、「第一の割込み」という。）を発生可能な手段であり、
前記第一の割込み要求は、設定された周期ごとに前記割込み制御手段に通知される要求である、
ことを特徴とする遊技台。
＜付記Ｈ３５＞
付記Ｈ３４に記載の遊技台であって、
前記割込み制御手段は、第二の割込み要求の通知があった場合に、第二の割込みを発生可能な手段であり、
前記第二の割込みは、前記第一の割込みとは異なる割込みであり、
前記第二の割込み要求が通知される要因は、前記第一の割込み要求が通知される要因とは異なる要因であり、
前記ユーザプログラムは、第三の処理のプログラムが少なくとも含まれているプログラムであり、
前記第三の処理は、前記第二の割込みの発生に応じて、先頭から開始される処理である、
ことを特徴とする遊技台。
＜付記Ｈ３６＞
付記Ｈ２３乃至Ｈ３５のいずれか一項に記載の遊技台であって、
前記セキュリティチェックは、前記ユーザプログラムに異常がないかをチェックする機能を少なくとも有するセキュリティチェックであり、
前記マイクロプロセッサは、前記セキュリティチェックのランダム延長を行うことが可能なマイクロプロセッサであり、
前記マイクロプロセッサは、前記セキュリティチェックのランダム延長によって、前記セキュリティチェックの時間をランダムに変化させることが可能なマイクロプロセッサであり、
前記マイクロプロセッサは、前記セキュリティチェックにおいて異常なしであった場合に、前記第一の処理を先頭から少なくとも開始可能なマイクロプロセッサである、
ことを特徴とする遊技台。
＜付記Ｈ３７＞
付記Ｈ３６に記載の遊技台であって、
前記マイクロプロセッサは、システムリセットを発生させる機能を有するマイクロプロセッサであり、
前記マイクロプロセッサは、ユーザリセットを発生させる機能を有するマイクロプロセッサであり、
前記マイクロプロセッサは、システムリセット後に、前記セキュリティチェックを少なくとも実行可能なマイクロプロセッサである、
ことを特徴とする遊技台。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】２３６９
【補正方法】変更
【補正の内容】
【２３６９】
＜付記Ｒ＞
＜付記Ｒ１＞
ＣＰＵと、
遊技制御プログラムを少なくとも記憶するＲＯＭと、
を少なくとも内蔵するマイクロコンピュータを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ＣＰＵは、所定のフラグを少なくとも有するフラグレジスタを少なくとも有し、
前記ＣＰＵは、所定の命令を少なくとも実行可能であり、
前記遊技制御プログラムは、メイン処理と、タイマ割込によって起動される割込処理と、該割込処理の実行中に自身以外の処理から少なくとも呼び出される複数のサブ処理を少なくとも含み、
前記複数のサブ処理は、第一のサブ処理と第二のサブ処理を少なくとも含み、
前記所定の命令は、前記第二のサブ処理で少なくとも実行され、
前記所定の命令は、所定の移行条件が成立した場合には、該命令を実行した前記第二のサブ処理から前記第一のサブ処理に移行させることが可能で、かつ、所定の変化条件が成立した場合には、該命令の実行に基づいて前記所定のフラグをセットまたはクリアすることが少なくとも可能な命令であり、
前記ＣＰＵは、前記所定の命令の実行後の前記第一のサブ処理または前記第二のサブ処理において、前記所定の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照しない処理と、前記所定の命令以外の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照する処理を実行する、
ことを特徴とする遊技台。
＜付記Ｒ２＞
付記Ｒ１に記載の遊技台であって、
前記ＣＰＵは、前記フラグレジスタと所定のレジスタを少なくとも有し、
前記所定の移行条件が成立した場合とは、前記所定のレジスタが所定の条件を満たす場合である、
ことを特徴とする遊技台。
＜付記Ｒ３＞
付記Ｒ２に記載の遊技台であって、
前記所定の命令以外の命令には、算術論理演算命令が少なくとも含まれ、
前記所定の変化条件が成立した場合とは、前記所定のレジスタを用いた前記算術論理演算命令が実行されたときに、該算術論理演算命令の実行後の前記所定のレジスタが前記所定の条件を満たす場合であり、
前記所定の移行条件が成立した場合とは、前記所定のレジスタを用いた算術論理演算命令が実行されたときに、該算術論理演算命令の実行後の前記所定のレジスタが前記所定の条件を満たした結果、前記所定のフラグがセットまたはクリアされた場合である、
ことを特徴とする遊技台。
＜付記Ｒ４＞
付記Ｒ１〜Ｒ３のいずれかに記載の遊技台であって、
前記ＣＰＵは、前記所定の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照しないで分岐先を決定する分岐処理と、前記所定の命令以外の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照して分岐先を決定する分岐処理を実行する、
ことを特徴とする遊技台。
＜付記Ｒ５＞
付記Ｒ１〜Ｒ４のいずれかに記載の遊技台であって、
前記ＣＰＵは、前記所定の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照しない処理を行った後に、前記所定の命令以外の命令の実行に基づいて変化した前記所定のフラグを参照する処理を続けて行う、
ことを特徴とする遊技台。
＜付記Ｒ６＞
付記Ｒ１〜Ｒ５のいずれかに記載の遊技台であって、
前記第二のサブ処理は、前記第一のサブ処理から呼び出される処理である、
ことを特徴とする遊技台。
＜付記Ｒ７＞
付記Ｒ１〜Ｒ６のいずれかに記載の遊技台であって、
前記所定のフラグは、ゼロフラグである、
ことを特徴とする遊技台。
＜付記Ｒ８＞
マイクロプロセッサ（例えば、マイクロプロセッサ３０００（図７５））を備えた遊技台であって、
前記遊技台は、ぱちんこ機（例えば、パチンコ機１００）またはスロットマシン（例えば、スロットマシン１１００）であり、
前記マイクロプロセッサは、ＣＰＵ（例えば、ＣＰＵ３０４）を内蔵するマイクロプロセッサであり、
前記マイクロプロセッサは、ＲＯＭ（例えば、内蔵ＲＯＭ３０６）を内蔵するマイクロプロセッサであり、
前記ＲＯＭは、複数種類の命令（例えば、ＣＰＪＲ命令、「ＯＲ  （ＨＬ）」命令、ＪＲ命令、ＬＤ命令、ＤＥＣ命令、ＣＰＲＴ命令、ＣＡＬＬ命令、ＡＮＤ命令）で構成された制御プログラムが記憶されており（例えば、段落「０３１７」〜「０３１９」、「０３２８」〜「０３３８」、図４４（ｂ）参照）、
前記ＣＰＵは、複数種類のレジスタ（例えば、Ａ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌの各レジスタ）を有し、
前記複数種類のレジスタのうちの一のレジスタ（以下、「第三のレジスタ」という。）は、フラグレジスタであり（例えば、段落「００７４」参照）、
前記第三のレジスタは、複数のビット（例えば、ビット７〜ビット０の８ビット）から構成されるレジスタであり、
前記複数のビットのうちの一のビット（以下、「第一のビット」（例えば、ビット６）という。）は、第一のゼロフラグ（例えば、Ｚフラグ）として機能するビットであり、
前記複数のビットのうちの一のビット（以下、「第二のビット」（例えば、ビット５）という。）は、第二のゼロフラグ（例えば、ＳＺフラグ）として機能するビットであり、
前記ＣＰＵは、前記複数種類の命令を実行可能であり、
前記複数種類の命令のうちの一の命令（以下、「第一の命令」という。）は、ジャンプ先アドレスを特定可能に構成されたジャンプ命令（例えば、第２特殊命令、「ＣＰＪＲＺ  Ａ，ｅ」命令（図４２（ａ）））であり、
前記第一の命令は、前記複数種類のレジスタのうちの一のレジスタ（以下、「第一のレジスタ」という。）の値に基づいて動作することを特定可能に構成されており（例えば、段落「０３１９」、図４４（ｂ）の（２−１）参照）、
前記ＣＰＵは、前記第一の命令を受け付けた場合に、前記第一のレジスタの値が０である場合に、前記第一のゼロフラグおよび前記第二のゼロフラグ（以下、「２つのゼロフラグ」という。）をセットし、前記ジャンプ先アドレスにジャンプする動作を実行するように構成され（例えば、段落「０３１９」〜「０３２５」、図４２、図４３、図４４（ｂ）参照）、
前記ＣＰＵは、前記第一の命令を受け付けた場合に、前記第一のレジスタの値が０ではない場合に、前記２つのゼロフラグをクリアし、該第一の命令の後続の命令を実行するように構成されており（例えば、段落「０３１９」〜「０３２５」、「０３２８」〜「０３３１」、図４２、図４３、図４４（ｂ）参照）、
前記第一のレジスタは、アキュムレータおよび汎用レジスタ（例えば、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌの各汎用レジスタ）のうちの一方のレジスタであり（例えば、段落「００７４」参照）、
前記複数種類の命令のうちの一の命令（以下、「第二の命令」という。）は、リターン命令（例えば、「ＣＰＲＴＮＺ  ｒ」命令（図４２（ａ）））であり、
前記第二の命令は、前記複数種類のレジスタのうちの一のレジスタ（以下、「第二のレジスタ」という。）の値に基づいて動作することを特定可能に構成されており（例えば、段落「０３１８」、図４２（ａ）参照）、
前記ＣＰＵは、前記第二の命令を受け付けた場合に、前記第二のレジスタの値が０ではない場合に、前記２つのゼロフラグをクリアし、呼び出し元の処理に復帰する動作を実行するように構成され（例えば、段落「０３１８」、「０３３４」〜「０３３５」参照）、
前記ＣＰＵは、前記第二の命令を受け付けた場合に、前記第二のレジスタの値が０である場合に、前記２つのゼロフラグをセットし、該第二の命令の後続の命令を実行するように構成されており（例えば、段落「０３１８」、「０３３４」〜「０３３５」参照）、
前記第二のレジスタは、前記アキュムレータおよび汎用レジスタ（例えば、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌの各汎用レジスタ）のうちの一方のレジスタであり（例えば、段落「００７４」参照）、
前記ＣＰＵによって、前記遊技台の遊技制御（例えば、主制御部メイン処理、主制御部タイマ割込み処理）が行われる（例えば、段落「００９２」参照）、
ことを特徴とする遊技台。
＜付記Ｒ９＞
付記Ｒ８に記載の遊技台であって、
前記第一のビットと前記第二のビットは、前記複数のビットのうちの別のビット（例えば、ビット６とビット５）である、
ことを特徴とする遊技台。
＜付記Ｒ１０＞
付記Ｒ８またはＲ９に記載の遊技台であって、
主制御手段（例えば、主制御部３００）と、
払出制御手段（例えば、払出制御部６００）と、を備え、
前記遊技制御は、前記主制御手段による制御（以下、「主制御」という。）および前記払出制御手段による制御（以下、「払出制御」という。）を含む制御であり（例えば、段落「０８３７」参照）、
前記主制御手段は、前記払出制御手段に対してコマンド信号を送信可能であり（例えば、ステップＳ２３３のコマンド設定送信処理）、
前記マイクロプロセッサは、前記主制御手段および前記払出制御手段のうちの少なくとも一方の手段に設けられており（例えば、段落「１０３８」参照）、
前記ＣＰＵによって、前記主制御および前記払出制御のうちの少なくとも一方の制御が行われる（例えば、段落「００９２」、「０７７５」参照）、
ことを特徴とする遊技台。
＜付記Ｒ１１＞
付記Ｒ８乃至Ｒ１０のいずれか一項に記載の遊技台であって、
前記ＣＰＵは、複数種類の前記汎用レジスタ（以下、「複数種類の汎用レジスタ」という。）を備えており、
前記複数種類の汎用レジスタとは、Ｂレジスタ、Ｃレジスタ、Ｄレジスタ、Ｅレジスタ、Ｈレジスタ、Ｌレジスタ、Ｂ’レジスタ、Ｃ’レジスタ、Ｄ’レジスタ、Ｅ’レジスタ、Ｈ’レジスタおよびＬ’レジスタの１２種類のレジスタのことである（例えば、段落「００７４」参照）、
ことを特徴とする遊技台。
＜付記Ｒ１２＞
付記Ｒ８乃至Ｒ１１のいずれか一項に記載の遊技台であって、
前記第一のレジスタは、前記アキュムレータである（例えば、段落「００７４」参照）、
ことを特徴とする遊技台。
＜付記Ｒ１３＞
付記Ｒ１１に記載の遊技台であって、
前記第一のレジスタは、前記複数種類の汎用レジスタのうちの一の汎用レジスタである（例えば、段落「００７４」参照）、
ことを特徴とする遊技台。
＜付記Ｒ１４＞
付記Ｒ８乃至Ｒ１３のいずれか一項に記載の遊技台であって、
前記第二のレジスタは、前記アキュムレータである（例えば、段落「００７４」参照）、
ことを特徴とする遊技台。
＜付記Ｒ１５＞
付記Ｒ１１またはＲ１３に記載の遊技台であって、
前記第二のレジスタは、前記複数種類の汎用レジスタのうちの一の汎用レジスタである（例えば、段落「００７４」参照）、
ことを特徴とする遊技台。