【手続補正書】
【提出日】平成26年8月12日(2014.8.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プロセッサにおいて、仮想メモリ・ポインタをメモリ階層構造中に記憶されているあるメモリ位置についての物理的なメモリ・アドレスに変換する命令を、命令を提供する電子アクセス可能媒体から受領する段階と；
アドレス変換ハードウェアにおいて、前記仮想メモリ・ポインタを、ページ・テーブル情報に基づいて前記物理的なメモリ・アドレスに変換して前記命令の結果の一部を生成する段階と；
前記命令の結果として、前記メモリ階層構造にアクセスすることなく、前記物理的なメモリ・アドレスおよび一つまたは複数のページ属性を一つまたは複数のプロセッサ・レジスタ中にロードする段階とを有し、前記一つまたは複数のページ属性はページ状態を示す、
機械実装される方法。
【請求項２】
前記仮想メモリ・ポインタを、ページ・テーブル情報に基づいて前記物理的なメモリ・アドレスに変換する前記段階が：
前記物理的なメモリ・アドレスおよび前記一つまたは複数のページ属性を得るためにトランスレーション・ルックアサイド・バッファ（TLB）項目を読む段階を有する、
請求項１記載の方法。
【請求項３】
前記仮想メモリ・ポインタを、ページ・テーブル情報に基づいて前記物理的なメモリ・アドレスに変換する前記段階が：
前記TLBが前記物理的なメモリ・アドレスを含んでいない場合、前記物理的なメモリ・アドレスおよび前記一つまたは複数のページ属性を得るために少なくとも一つのページ・テーブル項目を読む段階を有する、
請求項１記載の方法。
【請求項４】
前記一つまたは複数の属性が：
存在ビット、
読み取り／書き込みビット、
ユーザー／管理者ビット、
アクセス・ビット、
ダーティー・ビット、
グローバル・フラグ、
実行無効化ビット、
ページ・サイズ指標および
変換ページ・フォールト
のうちの少なくとも一つを含む、請求項１記載の方法。
【請求項５】
前記物理的なメモリ・アドレスおよび前記一つまたは複数のページ属性を返す前記段階が：
前記物理的なメモリ・アドレスおよび前記一つまたは複数のページ属性を専用レジスタに記憶する段階と；
少なくとも部分的にマイクロコードを使って前記専用レジスタにアクセスする段階とを有する、
請求項１記載の方法。
【請求項６】
前記物理的なメモリ・アドレスおよび前記一つまたは複数のページ属性を返す前記段階が：
前記物理的なメモリ・アドレスおよび前記一つまたは複数のページ属性を読み取り戻りバスを介して返す段階を有する、
請求項１記載の方法。
【請求項７】
仮想メモリ・ポインタをあるメモリ位置についての物理的なメモリ・アドレスに変換する命令を受領する前記段階が、該命令を仮想マシン・マネージャから受領することを含み；
さらに、前記物理的なメモリ・アドレスおよび前記一つまたは複数のページ属性を返す前記段階が、ホスト物理メモリ・アドレスを返すことを含む、
請求項１記載の方法。
【請求項８】
仮想メモリ・ポインタをあるメモリ位置についての物理的なメモリ・アドレスに変換する命令を受領する前記段階が、該命令をゲスト・オペレーティング・システムから受領することを含み；
さらに、前記物理的なメモリ・アドレスおよび前記一つまたは複数のページ属性を返す前記段階が、ゲスト物理メモリ・アドレスを返すことを含む、
請求項１記載の方法。
【請求項９】
仮想メモリ・ポインタをあるメモリ位置についての物理的なメモリ・アドレスに変換する命令を受領する前記段階が：
前記仮想メモリ・ポインタを物理的なメモリ・アドレスに変換する非同期的な命令を受領することを含み、該命令は該命令についてのコンテキストを定義するオペランドを含んでいる、
請求項１記載の方法。
【請求項１０】
前記仮想メモリ・ポインタを、ページ・テーブル情報に基づいて前記物理的なメモリ・アドレスに変換する前記段階が：
前記仮想メモリ・ポインタに対応するページがメモリ中にあるかどうかを、ページ・テーブル情報に基づくことなく判定する段階を有する、
請求項１記載の方法。
【請求項１１】
メモリ装置およびプロセッサを有するシステムであって、前記プロセッサは：
仮想メモリ・ポインタをメモリ階層構造中に記憶されているあるメモリ位置についての物理的なメモリ・アドレスに変換する命令を、命令を提供する電子アクセス可能媒体から受領する論理と；
前記仮想メモリ・ポインタを、ページ・テーブル情報に基づいて前記物理的なメモリ・アドレスに変換して前記命令の結果の一部を生成するアドレス変換ハードウェアと；
前記物理的なメモリ・アドレスおよびページ状態を示す一つまたは複数のページ属性を含む前記命令の結果を記憶する一つまたは複数のプロセッサ・レジスタとを有しており、前記命令の前記結果は、前記メモリ階層構造にアクセスすることなく生成される、
システム。
【請求項１２】
前記アドレス変換ハードウェアが：
前記物理的なメモリ・アドレスおよび前記一つまたは複数のページ属性を得るためにトランスレーション・ルックアサイド・バッファ（TLB）項目を読む論理を有する、
請求項１１記載のシステム。
【請求項１３】
前記アドレス変換ハードウェアが：
TLBが前記物理的なメモリ・アドレスを含んでいない場合、前記物理的なメモリ・アドレスおよび前記一つまたは複数のページ属性を得るためにページ・テーブル項目を読む論理を有する、
請求項１１記載のシステム。
【請求項１４】
前記一つまたは複数の属性が：
存在ビット、
読み取り／書き込みビット、
ユーザー／管理者ビット、
アクセス・ビット、
ダーティー・ビット、
グローバル・フラグ、
実行無効化ビット、
ページ・サイズ指標および
変換ページ・フォールト
のうちの少なくとも一つを含む、請求項１１記載のシステム。
【請求項１５】
前記命令を受領する前記論理が、該命令を仮想マシン・マネージャから受領する論理を含み；
さらに、前記物理的なメモリ・アドレスがホスト物理メモリ・アドレスである、
請求項１１記載のシステム。
【請求項１６】
電子アクセス可能媒体であって、
装置によって実行されると、該装置をして、
該装置において、仮想メモリ・ポインタをメモリ階層構造中に記憶されているあるメモリ位置についての物理的なメモリ・アドレスに変換する命令を、命令を提供する当該電子アクセス可能媒体から受領する段階と；
アドレス変換ハードウェアにおいて、前記仮想メモリ・ポインタを、ページ・テーブル情報に基づいて前記物理的なメモリ・アドレスに変換して前記命令の結果の一部を生成する段階と；
前記命令の結果として、前記メモリ階層構造にアクセスすることなく、前記物理的なメモリ・アドレスおよびページ状態を示す一つまたは複数のページ属性を前記装置中の一つまたは複数のレジスタ中にロードする段階とを行わせる、
命令を具備する電子アクセス可能媒体。
【請求項１７】
前記装置によって実行されると、該装置をして、前記仮想メモリ・ポインタを、ページ・テーブル情報に基づいて前記物理的なメモリ・アドレスに変換する段階を行わせる命令が、前記装置をして：
前記物理的なメモリ・アドレスおよび前記一つまたは複数のページ属性を得るためにトランスレーション・ルックアサイド・バッファ（TLB）項目を読む段階を行わせる、
請求項１６記載の電子アクセス可能媒体。
【請求項１８】
前記装置によって実行されると、該装置をして、前記仮想メモリ・ポインタを、ページ・テーブル情報に基づいて前記物理的なメモリ・アドレスに変換する段階を行わせる命令が、前記装置をして：
前記TLBが前記物理的なメモリ・アドレスを含んでいない場合、前記物理的なメモリ・アドレスおよび前記一つまたは複数のページ属性を得るためにページ・テーブル項目を読む段階を行わせる、
請求項１６記載の電子アクセス可能媒体。
【請求項１９】
前記一つまたは複数の属性が：
存在ビット、
読み取り／書き込みビット、
ユーザー／管理者ビット、
アクセス・ビット、
ダーティー・ビット、
グローバル・フラグ、
実行無効化ビット、
ページ・サイズ指標および
変換ページ・フォールト
のうちの少なくとも一つを含む、請求項１６記載の電子アクセス可能媒体。
【請求項２０】
前記装置によって実行されると、該装置をして、仮想メモリ・ポインタをあるメモリ位置についての物理的なメモリ・アドレスに変換する命令を受領する段階を行わせる命令が、前記装置をして該命令を仮想マシン・マネージャから受領する段階を行わせ；
さらに、前記命令は、前記装置によって実行されると、該装置をして、前記命令の結果として、ホスト物理メモリ・アドレスおよび前記一つまたは複数のページ属性を返す段階を行わせる、
請求項１６記載の電子アクセス可能媒体。
【請求項２１】
複数のレジスタと；
複数のエントリーを含むための少なくとも一つのトランスレーション・ルックアサイド・バッファであって、少なくとも一つのエントリーは物理アドレスおよび該物理アドレスに関連付けられた複数の属性を含むためのものである、トランスレーション・ルックアサイド・バッファと；
テーブル・ウォークを実行するためのページ・ミス・ハンドラと；
物理アドレス戻りレジスタとを有するプロセッサであって、
前記物理アドレス戻りレジスタは64ビット・レジスタであり、
当該プロセッサは、仮想アドレスを物理アドレスに変換する命令を受け取るものであり、前記命令はカーネル・レベルの特権命令であり、前記命令は、64ビット・モードにあるときの当該プロセッサに：
前記仮想アドレスを前記物理アドレスに変換する段階と；
前記仮想アドレスから変換された前記物理アドレスを前記物理アドレス戻りレジスタに記憶する段階と；
前記仮想アドレスから変換された前記物理アドレスに関連付けられた少なくとも一つの属性を前記物理アドレス戻りレジスタに記憶する段階とを実行させるものである、
プロセッサ。
【請求項２２】
前記少なくとも一つの属性が、前記仮想アドレスの前記物理アドレスへの変換の際にフォールトが発生したかどうかの指標を含む、請求項２１記載のプロセッサ。
【請求項２３】
前記少なくとも一つの属性が、キャッシング・ポリシー指標を含む、請求項２１記載のプロセッサ。
【請求項２４】
前記少なくとも一つの属性が、プロテクト・レベルを含む、請求項２１記載のプロセッサ。
【請求項２５】
前記命令は、当該プロセッサに、その命令のために書き込みが実行されるかのように前記仮想アドレスを前記物理アドレスに変換させる、請求項２１記載のプロセッサ。
【請求項２６】
前記物理アドレス戻りレジスタは、物理アドレスおよび関連する属性を記憶すること専用のレジスタである、請求項２１記載のプロセッサ。
【請求項２７】
前記命令は、アプリケーションより高い特権レベルで動作する、請求項２１記載のプロセッサ。
【請求項２８】
前記命令は、当該プロセッサに、メモリ階層構造中の前記物理アドレスにあるデータにアクセスすることなく前記仮想アドレスを前記物理アドレスに変換させる、請求項２１記載のプロセッサ。
【請求項２９】
複数のレジスタと；
複数のエントリーを含むための少なくとも一つのトランスレーション・ルックアサイド・バッファであって、少なくとも一つのエントリーは物理アドレスおよび該物理アドレスに関連付けられた複数の属性を含むためのものである、トランスレーション・ルックアサイド・バッファと；
テーブル・ウォークを実行するためのページ・ミス・ハンドラと；
物理アドレス戻りレジスタとを有するプロセッサであって、
前記物理アドレス戻りレジスタは64ビット・レジスタであり、
当該プロセッサは、仮想アドレスを物理アドレスに変換する命令を受け取るものであり、前記命令はカーネル・レベルの特権命令であり、前記命令は、64ビット・モードにあるときの当該プロセッサに：
前記仮想アドレスを前記物理アドレスに変換することを開始する段階と；
前記物理アドレス戻りレジスタにおいてフォールトが発生したという指標を記憶する段階と；
前記物理アドレス戻りレジスタにおいて前記フォールトが発生したレベルを記憶する段階とを実行させるものである、
プロセッサ。
【請求項３０】
前記命令は、前記フォールトが発生したとき、当該プロセッサに例外を取らせない、請求項２９記載のプロセッサ。
【請求項３１】
前記物理アドレス戻りレジスタは、仮想アドレスから変換された物理アドレスを記憶すること専用のレジスタである、請求項２９記載のプロセッサ。
【請求項３２】
前記命令は、当該プロセッサに、その命令のために書き込みが実行されるかのように前記仮想アドレスを前記物理アドレスに変換することを開始させる、請求項２９記載のプロセッサ。
【請求項３３】
前記命令は、アプリケーションより高い特権レベルで動作する、請求項２９記載のプロセッサ。
【請求項３４】
モデムと；
請求項２１ないし２８のうちいずれか一項記載のプロセッサとを有する、
システム。
【請求項３５】
モデムと；
請求項２９ないし３３のうちいずれか一項記載のプロセッサとを有する、
システム。
【請求項３６】
モデムと；
ランダム・アクセス・メモリと；
I/O装置と；
請求項２１ないし２８のうちいずれか一項記載のプロセッサとを有する、
システム。
【請求項３７】
モデムと；
ランダム・アクセス・メモリと；
I/O装置と；
請求項２９ないし３３のうちいずれか一項記載のプロセッサとを有する、
システム。