(57)【要約】【課題】半導体チップの積層数が多くなっても、フィレットの水平方向の拡がりを大きくすることなく最上段の半導体チップの端面までアンダーフィル材を供給でき、半導体装置の大型化、配線基板の汚染、アンダーフィル材の上段の半導体チップ間への充填不良等を防止することができる半導体装置とその製造方法を提供する。【解決手段】実施形態の半導体装置１０は、配線基板２と、配線基板２上にフリップチップ接続により多段に積層された複数の半導体素子１ａ〜１ｅと、配線基板２の外周部に立設され、半導体素子１ａ〜１ｅを囲繞する側壁５と、積層された複数の半導体素子１ａ〜１ｅと側壁５との間隙、及び配線基板２と半導体素子１ａ〜１ｅの各間隙に充填されたアンダーフィル材６とを具備する。【選択図】図１
2013069988.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板上にフリップチップ接続により多段に積層された複数の半導体素子と、
前記配線基板の外周部に立設され、前記半導体素子を囲繞する側壁と、
積層された前記複数の半導体素子と前記側壁との間隙、及び前記配線基板と前記半導体素子の各間隙に充填されたアンダーフィル材と
を具備することを特徴とする半導体装置。
【請求項２】
積層された前記複数の半導体素子と、前記側壁とが略同じ高さであることを特徴とする請求項１記載の半導体装置。
【請求項３】
積層された前記複数の半導体素子と前記側壁との離間距離が０．２ｍｍ以上２．０ｍｍ以下であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
積層された前記半導体素子の数が３以上である請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
半導体素子搭載エリアとこの半導体素子搭載エリアを囲むように形成された側壁とを有する配線基板上に、複数の半導体素子をフリップチップ接続により多段に積層する工程と、
積層された前記複数の半導体素子と前記側壁との間隙、及び前記配線基板と前記半導体素子の各間隙にアンダーフィル材を充填する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
積層型半導体装置として、配線基板上に複数の半導体チップを縦方向に多段に積層することによって、集積密度や動作速度等の向上を図ったものが知られている。このような半導体装置においては、積層された各半導体チップ間、配線基板と半導体チップ間の間隙にアンダーフィル材（液状硬化性樹脂）を充填して固定する。アンダーフィル材の充填は、積層した半導体チップの側面に供給したアンダーフィル材が毛細管現象によってチップ間の隙間に浸透していくのを利用して行われる。すなわち、アンダーフィル材は半導体チップの側面に供給されると、頂部が最上段の半導体チップの端面に達するフィレットを形成する。そして、このフィレットを形成したアンダーフィル材が半導体チップ間あるいは半導体チップと配線基板の間の１０μｍ程度という微小な隙間に毛細管現象で浸透することによって充填される。
【０００３】
ところが、この場合、積層する半導体チップの数が多くなり高さが高くなると、アンダーフィル材も高い位置まで供給しなければならず、必然的にアンダーフィル材のフィレットの水平方向の拡がりも大きくなり、場合によって、配線基板の端面に流れ出るおそれがある。この結果、半導体装置の大型化、配線基板の汚染、アンダーフィル材の上段の半導体チップ間への充填が困難になる等の問題を生ずる。さらに、複数のチップ搭載エリアを有する基板を用いて半導体装置の多数個取りを行う場合、隣り合う半導体装置のアンダーフィル材のフィレットが接続するのを避けるため、取り数を多くできないという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２７８３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、半導体チップの積層数が多くなっても、フィレットの水平方向の拡がりを大きくすることなく最上段の半導体チップの端面までアンダーフィル材を供給でき、半導体装置の大型化、配線基板の汚染、アンダーフィル材の上段の半導体チップ間への充填不良等を防止することができる半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、配線基板と、前記配線基板上にフリップチップ接続により多段に積層された複数の半導体素子と、前記配線基板の外周部に立設され、前記半導体素子を囲繞する側壁と、積層された前記複数の半導体素子と前記側壁との間隙、及び前記配線基板と前記半導体素子の各間隙に充填されたアンダーフィル材とを具備する。
【図面の簡単な説明】
【０００７】
【図１】一実施形態による半導体装置の構造を示す断面図である。
【図２】図１に示す半導体装置の製造方法の一例を示す断面図である。
【図３】図１に示す半導体装置の製造方法の他の例を説明する図で、（ａ）は断面図、（ｂ）は平面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施形態を説明する。
【０００９】
図１は、一実施形態による半導体装置の構造を示す断面図である。
【００１０】
図１に示す半導体装置（半導体パッケージ）１０は、いわゆる積層型半導体装置であり、複数の半導体素子（半導体チップ）１ａ〜１ｅが配線基板２上に多段に積層されている。なお、この実施形態では、半導体素子（半導体チップ）の積層数が５、つまり５段積層されている場合を中心に説明するが、半導体素子（半導体チップ）の積層数は特に限定されるものではなく、例えば、２層、８層、１６層、３２層等であってもよい。
【００１１】
複数の半導体素子１ａ〜１ｅは、いずれもシリコン基板等の半導体基板からなる。そのうちの１つ、最上段に配置される半導体素子１ｅは、貫通電極を有さず、その一方の面に電極パッド（図示せず）が形成されたものである。一方、残りの半導体素子１ａ〜１ｄは、貫通電極３ａ〜３ｄを有するもので、その両面には、それぞれ各貫通電極３ａ〜３ｄに一体に設けられた電極パッド（図示せず）が設けられている。
【００１２】
そして、最下段（１段目）の半導体素子１ａは配線基板２上に、２段目の半導体素子１ｂは１段目半導体素子１ａ上に、３段目の半導体素子１ｃは２段目半導体素子１ｂ上に、４段目の半導体素子１ｄは３段目半導体素子１ｃ上に、最上段（５段目）の半導体素子１ｅは４段目半導体素子１ｄ上に、それぞれフリップチップ接続されている。すなわち、配線基板２上面側に形成された接続パッド２ａとそれに対向する１段目半導体素子１ａの電極パッド、１段目半導体素子１ａの２段目半導体素子１ｂ側の電極パッドとそれに対向する２段目半導体素子１ｂの電極パッド、２段目半導体素子１ｂの３段目半導体素子１ｃ側の電極パッドとそれに対向する３段目半導体素子１ｃの電極パッド、３段目半導体素子１ｃの４段目半導体素子１ｄ側の電極パッドとそれに対向する４段目半導体素子１ｄの電極パッド、４段目半導体素子１ｄの５段目半導体素子１ｅ側の電極パッドとそれに対向する５段目半導体素子１ｅの電極パッドが、それぞれ半田バンプ等の金属バンプ４ａ〜４ｅで接続されている。
【００１３】
このように複数の半導体素子１ａ〜１ｅの積層体１が実装される配線基板２には、例えば樹脂基板、セラミックス基板、ガラス基板等の絶縁基板を基材として用いた多層配線基板が使用される。樹脂基板を適用した配線基板２としては、一般的な多層銅張積層板（多層プリント配線板）等が挙げられる。配線基板２の下面側には、外部と接続するための電極パッド２ｂが設けられている。電極パッド２ｂ上には、図示は省略したが、半田ボール等の外部接続端子が固定される。外部接続端子は、電極パッド２ｂと、配線基板２の内部配線２ｃと、上述した接続パッド２ａ及び金属パッド３ａを介して、半導体素子１ａと電気的に接続される。
【００１４】
配線基板２上の外周部には、複数の半導体素子１ａ〜１ｅの積層体１を取り囲むように側壁５が設けられており、また、この側壁５と積層体１の間隙、配線基板２と積層体１の間隙、つまり１段目半導体素子１ａとの間隙、及び複数の半導体素子１ａ〜１ｅの各間隙には、アンダーフィル材６が充填されている。側壁５を備えることで、アンダーフィル材６を水平方向に拡げることなく配線基板２と各半導体素子１ａ〜１ｄの各間隙に充填することができる。
【００１５】
このように、側壁５は、アンダーフィル材６の水平方向の拡がりを防止する機能を有するものである。したがって、側壁５は、アンダーフィル材６を充填したときに変形しない材料、例えば、金属、樹脂、セラミック等の材料で、配線基板２上に液密に形成されている。一般には、金属、樹脂、セラミック等からなる薄板（シート）の中央部分に、半導体素子１ａ〜１ｅの積層体１の収容できるだけの大きさの孔、厚さ方向に貫通する孔を設けたものを、配線基板２上に接着することによって形成される。図１において、７は、そのような薄板を配線基板２に接着するための接着剤層を示している。接着剤には耐熱性に優れたものを用いることが好ましい。
【００１６】
側壁５は、加工の容易さの点からは金属材料で構成することが好ましい。金属材料の中でも、銅等の熱伝導性の高い材料を用いれば、半導体素子１ａ〜１ｅの熱を外部に放出する放熱材としての機能を併せ持たせることができる。また、４２アロイで構成し、その表面に銀メッキを施した場合には、４２アロイの線膨張率がシリコンと近似していることから、半導体素子１ａ〜１ｅを構成する半導体基板としてシリコン（Ｓｉ）基板を用いた場合には好ましい。
【００１７】
なお、側壁５は、樹脂層を被覆した金属シートあるいは金属層を被覆した樹脂シート等の複合材料を用いて形成することも可能である。このように側壁５を樹脂を含む複合材料、あるいは樹脂材料で形成した場合には、後述するように、大サイズの基板を用いて半導体装置を多数個取りする際の、ダイシング作業を容易なものとすることができる。
【００１８】
半導体装置１０の小型化、薄型化のためには、側壁５の高さｈは、半導体素子１ａ〜１ｅの積層体１の高さと略同じ、つまり、側壁５の上面と積層体１の上面が略同一平面となる高さとすることが好ましい。すなわち、側壁５の高さｈが積層体１の高さより低い場合には、最上段の半導体素子１ｅとその下段の半導体素子１ｄの間の間隙にアンダーフィル材６を充填するのに必要な高さまでアンダーフィル材を供給するために、側壁５と積層体１との離間距離ｄを大きくする必要がある。また、側壁５の高さｈが積層体１の高さより高いと半導体装置１０は厚くなる。具体的には、側壁５の高さｈは、例えば、図１に示すような半導体素子の積層数が５、つまり５段積層の場合、積層する半導体素子１ａ〜１ｅの厚さや、配線基板２と各半導体素子１ａ〜１ｅの各間隙の大きさにもよるが、通常、０．２５ｍｍ以上０．５ｍｍ以下である。また、積層数が８、つまり８段積層の場合、通常、０．４ｍｍ以上０．８  ｍｍ以下、積層数が１６、つまり１６段積層の場合、通常、０．８ｍｍ以上１．５ｍｍ以下である。
【００１９】
また、側壁５の幅Ｗは、構成する材料にもよるが、通常、０．５ｍｍ以上２．０ｍｍ以下、好ましくは０．５ｍｍ以上１．０ｍｍ以下である。０．７ｍｍ程度がより好ましい。側壁５の幅Ｗが０．５ｍｍ未満では、配線基板２上への配置が困難になるおそれがある。また、側壁５の幅Ｗが２．０ｍｍを超えると、半導体装置１０が大型化するおそれがある。
【００２０】
さらに、側壁５と積層体１との離間距離ｄは、０．２ｍｍ以上２．０ｍｍ以下の範囲が好ましく、０．３ｍｍ以上１．０ｍｍ以下の範囲がより好ましい。側壁５と積層体１との離間距離ｄが０．２ｍｍ未満では、側壁５と積層体１との間隙へのアンダーフィル材６の供給が困難になる。また、側壁５と積層体１との離間距離ｄが２．０ｍｍを超えると、半導体装置１０が大型化する。
【００２１】
側壁５と積層体１の間隙、配線基板２と積層体１の間隙、及び複数の半導体素子１ａ〜１ｅの各間隙に充填されるアンダーフィル材６としては、例えばエポキシ系樹脂、アクリル系樹脂、アミン系樹脂、シリコーン系樹脂、ポリイミド系樹脂等が用いられる。アンダーフィル材６に用いる樹脂は、配線基板２と各半導体素子１ａ〜１ｅの各間隙が狭いため、流動の良い低粘度である材料を選択することが好ましい。具体的には、エポキシ系樹脂等が好ましい。
【００２２】
次に、この実施形態による半導体装置１０の製造工程について、図２を用いて説明する。
【００２３】
まず、図２（ａ）に示すように、配線基板２を用意し、その上面の接続パッド２ａが形成されている半導体素子搭載エリアに、複数の半導体素子１ａ〜１ｄを順にフリップチップ接続する。すなわち、まず、１段目半導体素子１ａ表面の電極パッド上に半田ボール等を搭載して金属バンプ４ａを形成し、配線基板２上面側に形成された接続パッド２ａと接合させる。次に、２段目半導体素子１ｂ表面の電極パッド上に半田ボール等を搭載して金属バンプ４ｂを形成し、１段目半導体素子１ａ裏面の電極パッドと接合する。次に、３段目半導体素子１ｃ表面の電極パッド上に半田ボール等を搭載して金属バンプ４ｃを形成し、２段目半導体素子１ｂ裏面の電極パッドと接合する。次に、４段目半導体素子１ｄ表面の電極パッド上に半田ボール等を搭載して金属バンプ４ｄを形成し、３段目半導体素子１ｃ裏面の電極パッドと接合する。さらに、５段目半導体素子１ｅ表面の電極パッド上に半田ボール等を搭載して金属バンプ４ｅを形成し、４段目半導体素子１ａ裏面の電極パッドと接合する。なお、複数の半導体素子１ａ〜１ｄを、別工程で予めフリップチップ接続しておき、その積層体１を配線基板２上にフリップチップ接続するようにしてもよい。
【００２４】
このようにして、配線基板２上への複数の半導体素子１ａ〜１ｅの積層体１の実装が完了したら、図２（ｂ）に示すように、例えば、中央部分に、半導体素子１ａ〜１ｅの積層体１の収容できるだけの大きさの孔、厚さ方向に貫通する孔を設けた金属薄板（シート）を、接着剤層７を介して接着し、側壁５を形成する。
【００２５】
次に、図２（ｃ）に示すように、側壁５と複数の半導体素子１ａ〜１ｅの積層体１との間隙に上方より、アンダーフィル材供給用ノズルを挿入または近接させて、アンダーフィル材６を供給し、側壁５と半導体素子１ａ〜１ｅの積層体１の側面との間隙、配線基板２と積層された前記半導体素子１ａ〜１ｅの各間隙に充填させる。充填が完了したところで、アンダーフィル材６を硬化させる。これにより図１に示す半導体装置１０が作製される。
【００２６】
なお、大サイズの基板を用いて半導体装置１０を多数個取りする場合には、例えば、図３に示すような、配線基板２となる配線部２Ａを有する基板３２が用いられる。この基板３２の上面には、それぞれに配線部２Ａを含むように格子状に区画壁３４が形成されている。この区画壁３４は、その幅方向中央にダイシング領域（ダイシングライン）Ｌを備えており、このダイシングラインＬに沿って切断することで、最終的に側壁５を形成するものである。したがって、区画壁３４は、側壁５を構成する材料によって形成されている。すなわち、この区画壁３４は、一般には、金属、樹脂、セラミック等からなる、基板３２に対応する形状、大きさの薄板（シート）に、それぞれに半導体素子１ａ〜１ｅの積層体１を収容できるだけの大きさの孔、厚さ方向に貫通する孔を多数設けたものを、基板３２上に接着することによって形成される。区画壁３４の基板３２上の接着には、耐熱性の良好な接着剤が使用される。
【００２７】
そして、薄板（シート）に設けられた孔のそれぞれにおいて、配線部２Ａ上の半導体素子搭載エリアに、図２の場合と同様にして、複数の半導体素子１ａ〜１ｅをフリップチップ接続により多段に積層し、さらに、この積層された複数の半導体素子１ａ〜１ｅからなる積層体１と区画壁３４との間隙にアンダーフィル材６を供給して、積層体１と区画壁３４との間隙、基板３２（配線部２Ａ）と半導体素子１ａ〜１ｅの各間隙にアンダーフィル材６を充填し、硬化させる。
【００２８】
その後、基板３２の下面をダイシングテープ等（図示せず）に固定した後、ダイシングラインＬに沿って、ダイヤモンドブレード等のブレードを用いて、区画壁３４及び基板３２を切断する。これにより、図１に示すような、配線基板２と、配線基板２上にフリップチップ接続により多段に積層された複数の半導体素子１ａ〜１ｅと、配線基板２の外周部に設けられた側壁５と、積層された複数の半導体素子１ａ〜１ｅと側壁５との間隙、配線基板２と半導体素子１ａ〜１ｅの各間隙に充填されたアンダーフィル材６とを備えた半導体装置１０が多数個取りされる。
【００２９】
前述したように、側壁５材料として、樹脂層を被覆した金属シートあるいは金属層を被覆した樹脂シート等の樹脂を含む複合材料、あるいは全体が樹脂からなる材料を用いた場合には、上記ダイシングラインＬに沿って行う区画壁３４の切断作業が容易となる。
【００３０】
以上説明した実施形態によれば、配線基板上の外周部に形成した側壁によって、アンダーフィル材の水平方向の拡がりを抑制できるので、半導体素子の積層数が多くなっても、最上段の半導体素子の端面まで少ない使用量でアンダーフィル材を供給し、各半導体素子間の間隙に充填することができる。しかも、側壁は薄く、かつ所要の高さに形成できるので、半導体装置がそのために大型化したり厚肉化したりすることもない。また、アンダーフィル材が配線基板の端面に流れ出るおそれがないので、配線基板は流れた出たアンダーフィル材によって汚染されることもない。
【００３１】
さらに、半導体装置を多数個取りする場合、隣接する半導体装置のアンダーフィル材同士が接触するおそれがないため、半導体装置間のピッチを狭くすることができ、その取り数を多くすることができる。さらに、側壁が半導体装置の補強材としても機能するため、アンダーフィル材で固定した半導体素子をさらに樹脂等によって封止しなくてもよく、材料コスト及び製造コストを低減することができる。
【００３２】
以上、本発明の実施形態を説明したが、この実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３３】
１…積層体、１ａ〜１ｅ…半導体素子（半導体チップ）、２…配線基板、３ａ〜３ｄ…貫通電極、４ａ〜４ｅ…金属バンプ、５…側壁、６…アンダーフィル材。
【図１】
2013069988.tif 000003
【図２】
2013069988.tif 000004
【図３】
2013069988.tif 000005