(57)【要約】【課題】小型化が可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、上層部分に能動領域が区画された半導体基板と、前記能動領域の直上域に設けられた３本の下部ビアと、下端部が前記下部ビアの上端部にそれぞれ接した３本の上部ビアと、を備える。【選択図】図３
2013225584.tif 000002
【特許請求の範囲】
【請求項１】
上層部分に能動領域が区画された半導体基板と、
前記半導体基板上に設けられたゲート電極と、
前記能動領域における前記ゲート電極の直下域を挟む領域に形成されたソース領域及びドレイン領域と、
前記能動領域の直上域に設けられた３本の下部ビアと、
下端部が前記下部ビアの上端部にそれぞれ接した３本の上部ビアと、
銅を含み、下面が前記下部ビアの下面よりも上方に位置し、上面が前記上部ビアの上面よりも下方に位置し、前記下部ビア及び前記上部ビアから離隔した中間配線と、
を備え、
前記下部ビアは、タングステンを含む下部本体部を有し、
前記上部ビアは、
アルミニウムを含む上部本体部と、
前記上部本体部の下面及び側面を覆うバリアメタル層と、
を有し、
前記３本の下部ビアの下端部は、前記ソース領域、前記ゲート電極及び前記ドレイン領域にそれぞれ接続されており、
ＮＡＮＤ型フラッシュメモリであり、
前記能動領域はセンスアンプ領域に配置されている半導体装置。
【請求項２】
上層部分に能動領域が区画された半導体基板と、
前記能動領域の直上域に設けられた３本の下部ビアと、
下端部が前記下部ビアの上端部にそれぞれ接した３本の上部ビアと、
を備えた半導体装置。
【請求項３】
前記半導体基板上に設けられたゲート電極と、
前記能動領域における前記ゲート電極の直下域を挟む領域に形成されたソース領域及びドレイン領域と、
をさらに備え、
前記３本の下部ビアの下端部は、前記ソース領域、前記ゲート電極及び前記ドレイン領域にそれぞれ接続されている請求項２に記載の半導体装置。
【請求項４】
ＮＡＮＤ型フラッシュメモリであり、
前記能動領域はセンスアンプ領域に配置されている請求項３記載の半導体装置。
【請求項５】
第１導電性材料からなり、下面が前記下部ビアの下面よりも上方に位置し、上面が前記上部ビアの上面よりも下方に位置し、前記下部ビア及び前記上部ビアから離隔した中間配線をさらに備え、
前記下部ビアは、第２導電性材料からなる下部本体部を有し、
前記上部ビアは、
第３導電性材料からなる上部本体部と、
前記上部本体部の下面及び側面を覆うバリアメタル層と、
を有し、
前記第３導電性材料に対する前記第２導電性材料の拡散係数は、前記第３導電性材料に対する前記第１導電性材料の拡散係数よりも小さい請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１導電性材料が銅を含み、前記第２導電性材料がタングステンを含み、前記第３導電性材料がアルミニウムを含む請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来より、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが開発されている。ＮＡＮＤ型フラッシュメモリにおいては、シリコン基板の上層部分に一方向に延びる複数本のアクティブエリアが形成され、シリコン基板上に他方向に延びる複数本の制御ゲート電極が配設され、アクティブエリアと制御ゲート電極との交差部分毎に浮遊ゲート電極が設けられることにより、複数個のメモリセルがマトリクス状に配列されている。メモリセルに記憶されたデータの読出は、センスアンプによって行う。センスアンプは、メモリセル領域の外部に設けられている。
【０００３】
このようなＮＡＮＤ型フラッシュメモリにおいては、メモリセルをマトリクス状に配列することにより、メモリセルの高集積化を図り、装置を小型化することができる。しかしながら、近年、ＮＡＮＤ型フラッシュメモリには、より一層の小型化が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３８８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、小型化が可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、上層部分に能動領域が区画された半導体基板と、前記能動領域の直上域に設けられた３本の下部ビアと、下端部が前記下部ビアの上端部にそれぞれ接した３本の上部ビアと、を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置を例示する模式的平面図である。
【図２】実施形態に係る半導体装置のセンスアンプ領域を例示する平面図である。
【図３】実施形態に係る半導体装置の周辺回路領域を例示する断面図である。
【図４】（ａ）〜（ｄ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】（ａ）〜（ｄ）は、実施形態の効果を例示する工程断面図である。
【図１２】比較例に係る半導体装置を例示する平面図である。
【図１３】図１２に示すＢ−Ｂ’線による断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する模式的平面図であり、
図２は、本実施形態に係る半導体装置のセンスアンプ領域を例示する平面図であり、
図３は、本実施形態に係る半導体装置の周辺回路領域を例示する断面図である。
なお、図３の左側部分は、図２に示すＡ−Ａ’線による断面図である。
本実施形態に係る半導体装置は、ＮＡＮＤ型フラッシュメモリである。
【０００９】
図１に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０が設けられている。シリコン基板１０は、導電形が例えばｐ形の単結晶基板である。シリコン基板１０においては、例えば矩形のメモリセル領域１１が設定されており、メモリセル領域１１の周囲には周辺回路領域１２が設定されている。周辺回路領域１２には、センスアンプ領域１３が設けられている。
【００１０】
メモリセル領域１１においては、シリコン基板１０の上層部分に一方向（以下、「カラム方向」という）に延びる複数本の素子分離絶縁体（Shallow Trench Isolation：ＳＴＩ、図示せず）が設けられており、シリコン基板１０におけるＳＴＩ間の部分がアクティブエリアとなっている。また、シリコン基板１０上には、カラム方向に対して交差、例えば直交する方向（以下、「ロウ方向」という）に延びる複数本の制御ゲート電極ＣＧが設けられている。
【００１１】
そして、アクティブエリアと制御ゲート電極ＣＧとの交差部分毎に、浮遊ゲート電極（図示せず）が設けられている。アクティブエリアと浮遊ゲート電極との間にはトンネル絶縁膜（図示せず）が設けられており、制御ゲート電極ＣＧと浮遊ゲート電極との間にはＩＰＤ（Inter Poly Dielectric）膜（図示せず）が設けられている。これにより、それぞれ１つの浮遊ゲート電極を含むメモリセルが、カラム方向及びロウ方向に沿ってマトリクス状に配列されている。各メモリセルにおいては、浮遊ゲート電極に電荷を蓄積することにより、データを記憶する。
【００１２】
また、複数本の制御ゲート電極ＣＧからなる組の間には、ソース線コンタクト（図示せず）及びビット線コンタクト（図示せず）が交互に設けられており、それぞれ、アクティブエリアに接続されている。更に、シリコン基板１０上には、ロウ方向に延びるソース線ＳＬが設けられており、ソース線コンタクトに接続されている。更にまた、シリコン基板１０上におけるアクティブエリアの直上域には、カラム方向に延びるビット線ＢＬが設けられており、ビット線コンタクトに接続されている。制御ゲート電極ＣＧ、ソース線ＳＬ及びビット線ＢＬは、周辺回路領域１２に形成された周辺回路に接続されている。周辺回路は、ソース線ＳＬ及びビット線ＢＬを介してアクティブエリアの電位を制御すると共に、制御ゲート電極ＣＧの電位を制御する。これにより、制御回路は、各メモリセルに対してデータの書込、読出及び消去を行う。
【００１３】
センスアンプ領域１３は、周辺回路領域１２におけるメモリセル領域１１から見てカラム方向側の位置に配置されている。センスアンプ領域１３には複数のセンスアンプが設けられており、それぞれビット線に接続されている。センスアンプは、ビット線に流れる電流を検出することにより、メモリセルに記憶されたデータを読み出す回路である。
【００１４】
図２及び図３に示すように、センスアンプ領域１３においては、シリコン基板１０の上層部分にＳＴＩ（素子分離絶縁体）２１が設けられており、ＳＴＩ２１によって、シリコン基板１０の上層部分が複数の能動領域２２に区画されている。上方から見て、ＳＴＩ２１の形状は略格子状であり、複数の能動領域２２は仮想的な格子の交点に周期的に配列されている。上方から見て、能動領域２２の形状は矩形である。シリコン基板１０における能動領域２２及びその直下域には、例えばｐ形のウェル２３が形成されている。また、能動領域２２の長手方向両端部には、例えばｎ形のソース領域２５及びドレイン領域２６が形成されている。ソース領域２５とドレイン領域２６との間は、チャネル領域２７となっている。
【００１５】
シリコン基板１０上であって、チャネル領域２７の直上域には、ゲート絶縁膜３１が設けられており、ゲート絶縁膜３１上には、ゲート電極３２が設けられている。すなわち、ソース領域２５及びドレイン領域２６は、能動領域２２におけるゲート電極３２の直下域を挟む領域に形成されている。ゲート電極３２は、能動領域２２の短手方向に延び、能動領域２２の長手方向中央部の直上域を通過している。また、ゲート電極３２においては、ポリシリコン層３２ａ、絶縁層３２ｂ、ポリシリコン層３２ｃ及びシリサイド層３２ｄがこの順に積層されており、絶縁層３２ｂには開口部３２ｅが形成されている。絶縁層３２ｂは、例えば、シリコン酸化層及びシリコン窒化層の積層膜である。そして、ポリシリコン層３２ｃは、絶縁層３２ｂの開口部３２ｅを介して、ポリシリコン層３２ａに接続されている。ゲート絶縁膜３１及びゲート電極３２からなる積層体の側面上には、絶縁性の側壁３３が設けられている。これにより、能動領域２２ごとに、電界効果型のトランジスタ３０が形成されている。
【００１６】
シリコン基板１０上には、ゲート絶縁膜３１、ゲート電極３２及び側壁３３を覆うように、層間絶縁膜３５が設けられている。なお、図２においては、側壁３３及び層間絶縁膜３５は図示を省略されている。層間絶縁膜３５内における能動領域２２の直上域には、コンタクト３６ｓ、３６ｇ及び３６ｄが設けられている。コンタクト３６ｓの下端部は、ソース領域２５に接し、ソース領域２５に接続されている。コンタクト３６ｇの下端部は、ゲート電極３２のシリサイド層３２ｄに接し、ゲート電極３２に接続されている。コンタクト３６ｄの下端部は、ドレイン領域２６に接し、ドレイン領域２６に接続されている。コンタクト３６ｓ、３６ｇ及び３６ｄ（以下、総称して「コンタクト３６」という）は、例えばタングステン（Ｗ）により形成されている。また、コンタクト３６の上部３６ａの直径は、上部以外の部分３６ｂの直径よりも大きい。
【００１７】
層間絶縁膜３５内であって、コンタクト３６ｓ、３６ｇ及び３６ｄの直上域には、それぞれ、下部ビア３７ｓ、３７ｇ及び３７ｄが設けられている。すなわち、３本の下部ビア３７ｓ、３７ｇ及び３７ｄは、同じ能動領域２２の直上域に配置されている。下部ビア３７ｓ、３７ｇ及び３７ｄの下端部は、それぞれ、コンタクト３６ｓ、３６ｇ及び３６ｄの上端部に接している。下部ビア３７ｓ、３７ｇ及び３７ｄ（以下、総称して「下部ビア３７」ともいう）においては、それぞれ、例えばタングステン（Ｗ）からなる下部本体部４１が設けられており、下部本体部４１の下面及び側面を覆うように、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル層４２が設けられている。コンタクト３６はバリアメタル層４２に接している。
【００１８】
層間絶縁膜３５内であって、下部ビア３７ｓ、３７ｇ及び３７ｄの直上域には、それぞれ、上部ビア３８ｓ、３８ｇ及び３８ｄが設けられている。すなわち、３本の上部ビア３８ｓ、３８ｇ及び３８ｄは、同じ能動領域２２の直上域に配置されている。上部ビア３８ｓ、３８ｇ及び３８ｄの下端部は、それぞれ、下部ビア３７ｓ、３７ｇ及び３７ｄの上端部に接している。上部ビア３８ｓ、３８ｇ及び３８ｄ（以下、総称して「上部ビア３８」ともいう）においては、それぞれ、例えばアルミニウム（Ａｌ）からなる上部本体部４３が設けられており、上部本体部４３の下面及び側面を覆うように、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル層４４が設けられている。下部ビア３７はバリアメタル層４４に接している。
【００１９】
層間絶縁膜３５内であって、上部ビア３８ｓ、３８ｇ及び３８ｄの直上域を含む領域には、それぞれ、上層配線３９ｓ、３９ｇ及び３９ｄが設けられている。なお、図２においては、上層配線３９ｓ、３９ｇ及び３９ｄは、それぞれ一部のみが図示されている。上層配線３９ｓ、３９ｇ及び３９ｄは、例えば、相互に同じ方向に延びている。また、上部ビア３８ｓ、３８ｇ及び３８ｄの上端部は、それぞれ、上層配線３９ｓ、３９ｇ及び３９ｄに接続されている。
【００２０】
これにより、上層配線３９ｓは、上部ビア３８ｓ、下部ビア３７ｓ及びコンタクト３６ｓを介して、ソース領域２５に接続されている。上層配線３９ｇは、上部ビア３８ｇ、下部ビア３７ｇ及びコンタクト３６ｇを介して、ゲート電極３２に接続されている。上層配線３９ｄは、上部ビア３８ｄ、下部ビア３７ｄ及びコンタクト３６ｄを介して、ドレイン領域２６に接続されている。上方から見て、コンタクト３６ｓ、３６ｇ及び３６ｄは、能動領域２２の長手方向に沿って、この順に一直線上に等間隔に配列されている。従って、下部ビア３７ｓ、３７ｇ及び３７ｄも、この順に一直線上に等間隔に配列されており、上部ビア３８ｓ、３８ｇ及び３８ｄも、この順に一直線上に等間隔に配列されている。
【００２１】
また、層間絶縁膜３５内には、中間配線４０が設けられている。中間配線４０は、下部ビア３７及び上部ビア３８から離隔している。中間配線４０の下面４０ｌは下部ビア３７の下面よりも上方に位置し、中間配線４０の上面４０ｕは上部ビア３８の上面よりも下方に位置している。例えば、中間配線４０の下面４０ｌは下部ビア３７の上面と同じ高さ又はそれより下方に位置し、中間配線４０の上面４０ｕは上部ビア３８の下面よりも上方に位置している。また、中間配線４０においては、銅（Ｃｕ）からなる配線本体部４５が設けられており、配線本体部４５の下面及び側面を覆うように、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル層４６が設けられている。
【００２２】
そして、上部ビア３８の上部本体部４３の材料（例えばアルミニウム）に対する下部ビア３７の下部本体部４１の材料（例えばタングステン）の拡散係数は、上部本体部４３の材料（例えばアルミニウム）に対する中間配線４０の配線本体部４５の材料（例えば銅）の拡散係数よりも小さい。
【００２３】
次に、本実施形態に係る半導体装置１の製造方法について説明する。
図４（ａ）〜（ｄ）、図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）、図９並びに図１０は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
なお、図４（ａ）〜図１０が示す断面は、図３に示す断面に相当する。
【００２４】
先ず、図４（ａ）に示すように、導電形がｐ形のシリコン基板１０を用意する。そして、シリコン基板１０に対して熱酸化処理を施すことにより、シリコン基板１０の上面にゲート絶縁膜３１を形成する。次に、例えばアクセプタとなる不純物をイオン注入することにより、シリコン基板１０の上層部分の一部にｐ形のウェル２３を形成する。
【００２５】
次に、図４（ｂ）に示すように、例えばＲＩＥ（reactive ion etching：反応性イオンエッチング）法により、ウェル２３の上部を囲むようにトレンチ５１を形成する。次に、トレンチ５１内にシリコン酸化物等の絶縁性材料を埋め込んで、ＳＴＩ２１を形成する。これにより、シリコン基板１０の上層部分において、ＳＴＩ２１によって囲まれた部分が、矩形の能動領域２２となる。次に、シリコン基板１０上にレジストパターン（図示せず）を形成し、これをマスクとして、例えばアクセプタとなる不純物をイオン注入することにより、能動領域２２の長手方向中央部の最上部に、チャネル領域２７を形成する。その後、レジストパターンを除去する。
【００２６】
次に、図４（ｃ）に示すように、ゲート絶縁膜３１及びＳＴＩ２１の上方に、不純物を導入したポリシリコン層３２ａを形成する。次に、ポリシリコン層３２ａ上に、例えばシリコン酸化層及びシリコン窒化層等の積層膜からなる絶縁層３２ｂを形成する。次に、絶縁層３２ｂに開口部３２ｅを形成する。次に、絶縁層３２ｂ上に、不純物を導入したポリシリコン層３２ｃを形成する。このとき、ポリシリコン層３２ｃは開口部３２ｅを介してポリシリコン層３２ａに接触する。
【００２７】
次に、図４（ｄ）に示すように、リソグラフィ技術により、ゲート絶縁膜３１、ポリシリコン層３２ａ、絶縁層３２ｂ及びポリシリコン層３２ｃからなる積層体をパターニングして、能動領域２２の長手方向中央部の直上域に残留させる。このパターニングは、側壁加工法を用いて行ってもよい。次に、ポリシリコン層３２ｃの上層部分をシリサイド化させて、シリサイド層３２ｄを形成する。これにより、ゲート絶縁膜３１上にゲート電極３２が形成される。また、このパターニング及びシリサイド化処理により、メモリセル領域１１においては、ポリシリコン層３２ａが浮遊ゲート電極となり、絶縁層３２ｂがＩＰＤ膜となり、ポリシリコン層３２ｃ及びシリサイド層３２ｄが制御ゲート電極ＣＧとなる。
【００２８】
次に、図５（ａ）に示すように、ゲート電極３２をマスクとして、例えば、ドナーとなる不純物をイオン注入する。次に、全面に絶縁膜を成膜し、例えば、ＲＩＥ法によりエッチバックすることにより、ゲート絶縁膜３１及びゲート電極３２からなる積層体の側面上に、側壁３３を形成する。次に、ゲート電極３２及び側壁３３をマスクとして、例えば、ドナーとなる不純物を再度イオン注入する。これにより、能動領域２２の上層部分におけるゲート電極３２の直下域を挟む領域に、ｎ＋形のソース領域２５及びドレイン領域２６が形成される。
【００２９】
次に、図５（ｂ）に示すように、シリコン基板１０上に、層間絶縁膜３５ａを形成する。次に、層間絶縁膜３５ａ上にレジストパターン５６を形成する。レジストパターン５６においては、ソース領域２５の直上域の一部に開口部５６ｓを形成し、ゲート電極３２の直上域の一部に開口部５６ｇを形成し、ドレイン領域２６の直上域の一部に開口部５６ｄを形成する。上方から見て、開口部５６ｓ、５６ｇ及び５６ｄは、一列に配列されている。
【００３０】
次に、レジストパターン５６をマスクとしてドライエッチングを施す。これにより、層間絶縁膜３５ａにおける開口部５６ｓ、５６ｇ及び５６ｄの直下域に、それぞれ、コンタクトホール５７ｓ、５７ｇ及び５７ｄが形成される。このとき、ドライエッチングの途中で条件を変えることにより、コンタクトホール５７ｓ、５７ｇ及び５７ｄの上部は、開口部５６ｓ、５６ｇ及び５６ｄの直下域のほぼ全体に形成され、コンタクトホール５７ｓ、５７ｇ及び５７ｄの上部以外の部分は、開口部５６ｓ、５６ｇ及び５６ｄの直下域の中央部に形成される。そして、コンタクトホール５７ｓはソース領域２５に到達し、コンタクトホール５７ｇはゲート電極３２に到達し、コンタクトホール５７ｄはドレイン領域２６に到達する。その後、レジストパターン５６を除去する。
【００３１】
次に、図６（ａ）に示すように、導電性材料、例えばタングステン（Ｗ）を堆積させて、タングステン膜を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施すことにより、タングステン膜のうち、層間絶縁膜３５ａの上面上に堆積された部分を除去して、コンタクトホール５７ｓ、５７ｇ及び５７ｄの内部に埋め込まれた部分を残留させる。これにより、コンタクトホール５７ｓ、５７ｇ及び５７ｄ内に、それぞれ、コンタクト３６ｓ、３６ｇ及び３６ｄが形成される。コンタクト３６ｓ、３６ｇ及び３６ｄは、それぞれ、ソース領域２５、ゲート電極３２及びドレイン領域２６に接続される。
【００３２】
次に、図６（ｂ）に示すように、層間絶縁膜３５ａ上に層間絶縁膜３５ｂを形成する。次に、層間絶縁膜３５ｂ上にレジストパターン５８を形成する。レジストパターン５８においては、コンタクト３６ｓの直上域に開口部５８ｓを形成し、コンタクト３６ｇの直上域に開口部５８ｇを形成し、コンタクト３６ｄの直上域に開口部５８ｄを形成する。次に、レジストパターン５８をマスクとして、例えばドライエッチング法によりエッチングを施す。これにより、層間絶縁膜３５ｂにおける開口部５８ｓ、５８ｇ及び５８ｄの直下域に、それぞれ、ビアホール５９ｓ、５９ｇ及び５９ｄが形成される。ビアホール５９ｓはコンタクト３６ｓに到達し、ビアホール５９ｇはコンタクト３６ｇに到達し、ビアホール５９ｄはコンタクト３６ｄに到達する。その後、レジストパターン５８を除去する。
【００３３】
次に、図７（ａ）に示すように、導電性材料、例えばチタン窒化物（ＴｉＮ）を堆積させて、チタン窒化層を形成する。次に、導電性材料、例えば、タングステン（Ｗ）を堆積させて、タングステン膜を形成する。次に、ＣＭＰを施すことにより、チタン窒化層及びタングステン膜のうち、層間絶縁膜３５ｂの上面上に堆積された部分を除去して、ビアホール５９ｓ、５９ｇ及び５９ｄ内に残留させる。これにより、ビアホール５９ｓ、５９ｇ及び５９ｄ内に、それぞれ、下部ビア３７ｓ、３７ｇ及び３７ｄが形成される。このとき、チタン窒化層はバリアメタル層４２となり、タングステン膜は下部本体部４１となる。下部ビア３７ｓ、３７ｇ及び３７ｄは、それぞれ、コンタクト３６ｓ、３６ｇ及び３６ｄに接続される。
【００３４】
次に、図７（ｂ）に示すように、層間絶縁膜３５ｂ上に層間絶縁膜３５ｃを形成する。次に、層間絶縁膜３５ｃ上にレジストパターン６０を形成する。レジストパターン６０においては、配線形状の開口部６０ａを形成する。開口部６０ａは、下部ビア３７ｓ、３７ｇ及び３７ｄの直上域を除く領域に形成する。次に、レジストパターン６０をマスクとしてドライエッチングを施す。これにより、層間絶縁膜３５ｃにおける開口部６０ａの直下域に、トレンチ６１が形成される。その後、レジストパターン６０を除去する。
【００３５】
次に、図８（ａ）に示すように、導電性材料、例えばチタン窒化物（ＴｉＮ）を堆積させて、チタン窒化層を形成する。次に、導電性材料、例えば、銅（Ｃｕ）を堆積させて、銅膜を形成する。次に、ＣＭＰを施すことにより、チタン窒化層及び銅膜のうち、層間絶縁膜３５ｃの上面上に堆積された部分を除去して、トレンチ６１内に残留させる。これにより、トレンチ６１内に中間配線４０が形成される。このとき、チタン窒化層はバリアメタル層４６となり、銅膜は配線本体部４５ａとなる。中間配線４０は、下部ビア３７ｓ、３７ｇ及び３７ｄには接続されない。
【００３６】
次に、図８（ｂ）に示すように、層間絶縁膜３５ｃ上に層間絶縁膜３５ｄを形成する。次に、層間絶縁膜３５ｄ上にレジストパターン６２を形成する。レジストパターン６２においては、下部ビア３７ｓの直上域に開口部６２ｓを形成し、下部ビア３７ｇの直上域に開口部６２ｇを形成し、下部ビア３７ｄの直上域に開口部６２ｄを形成する。次に、レジストパターン６２をマスクとしてドライエッチングを施す。これにより、層間絶縁膜３５ｄ及び３５ｃにおける開口部６２ｓ、６２ｇ及び６２ｄの直下域に、それぞれ、ビアホール６３ｓ、６３ｇ及び６３ｄが形成される。ビアホール６３ｓは下部ビア３７ｓに到達し、ビアホール６３ｇは下部ビア３７ｇに到達し、ビアホール６３ｄは下部ビア３７ｄに到達する。その後、レジストパターン６２を除去する。
【００３７】
次に、図９に示すように、導電性材料、例えばチタン窒化物（ＴｉＮ）を堆積させて、チタン窒化層を形成する。次に、導電性材料、例えば、アルミニウム（Ａｌ）を堆積させて、アルミニウム膜を形成する。次に、ＣＭＰを施すことにより、チタン窒化層及びアルミニウム膜のうち、層間絶縁膜３５ｄの上面上に堆積された部分を除去して、ビアホール６３ｓ、６３ｇ及び６３ｄ内に残留させる。これにより、ビアホール６３ｓ、６３ｇ及び６３ｄ内に、それぞれ、上部ビア３８ｓ、３８ｇ及び３８ｄが形成される。このとき、チタン窒化層はバリアメタル層４４となり、アルミニウム膜は上部本体部４３となる。上部ビア３８ｓ、３８ｇ及び３８ｄは、それぞれ、下部ビア３７ｓ、３７ｇ及び３７ｄに接続される。
【００３８】
次に、図１０に示すように、層間絶縁膜３５ｄ上に層間絶縁膜３５ｅを形成する。次に、層間絶縁膜３５ｅ上にレジストパターン６４を形成する。レジストパターン６４においては、上部ビア３８ｓの直上域を通過するように開口部６４ｓを形成し、上部ビア３８ｇの直上域を通過するように開口部６４ｇを形成し、上部ビア３８ｄの直上域を通過するように開口部６４ｄを形成する。次に、レジストパターン６４をマスクとしてドライエッチングを施す。これにより、層間絶縁膜３５ｅにおける開口部６４ｓ、６４ｇ及び６４ｄの直下域に、それぞれ、トレンチ６５ｓ、６５ｇ及び６５ｄが形成される。トレンチ６５ｓは上部ビア３８ｓに到達し、トレンチ６５ｇは上部ビア３８ｇに到達し、トレンチ６５ｄは上部ビア３８ｄに到達する。その後、レジストパターン６４を除去する。
【００３９】
次に、図３に示すように、導電性材料、例えば、アルミニウム（Ａｌ）を堆積させて、アルミニウム膜を形成する。次に、ＣＭＰを施すことにより、アルミニウム膜のうち、層間絶縁膜３５ｅの上面上に堆積された部分を除去して、トレンチ６５ｓ、６５ｇ及び６５ｄ内に残留させる。これにより、トレンチ６５ｓ、６５ｇ及び６５ｄ内に、それぞれ、上層配線３９ｓ、３９ｇ及び３９ｄが形成される。上層配線３９ｓ、３９ｇ及び３９ｄは、それぞれ、上部ビア３８ｓ、３８ｇ及び３８ｄに接続される。次に、上層配線３９ｓ、３９ｇ及び３９ｄを覆うように、層間絶縁膜３５を形成する。このようにして、本実施形態に係る半導体装置１が製造される。このとき、層間絶縁膜３５ａ〜３５ｅは、層間絶縁膜３５の一部となる。
【００４０】
次に、本実施形態の作用効果について説明する。
図２に示すように、本実施形態に係る半導体装置１においては、センスアンプ領域１３に形成された上部ビア３８ｓ、３８ｇ及び３８ｄが、それぞれ、下部ビア３７ｓ、３７ｇ及び３７ｄに接することにより接続されている。このため、上部ビア３８を中間配線４０と同層の中間配線を介して下部ビア３７に接続する場合と比較して、上部ビア３８の相互間及び下部ビア３７の相互間の距離を縮めることができる。この結果、センスアンプを構成するトランジスタ３０について、ソース領域２５に接続された下部ビア３７ｓ、ゲート電極３２に接続された下部ビア３７ｇ、ドレイン領域２６に接続された下部ビア３７ｄを、いずれも能動領域２２の直上域に配置することができる。これに伴い、３本の上部ビア３８ｓ、３８ｇ及び３８ｄも、能動領域２２の直上域に配置することができる。この結果、トランジスタ３０の専有面積を低減し、センスアンプ領域１３を縮小することができる。これにより、半導体装置１の小型化及び高集積化を図ることができる。
【００４１】
また、本実施形態においては、下部ビア３７の下部本体部４１をタングステンにより形成し、上部ビア３８の上部本体部４３をアルミニウムにより形成している。アルミニウムに対するタングステンの拡散係数は低いため、仮に、上部ビア３８の形成位置が下部ビア３７の直上域に対して位置ずれをおこし、上部本体部４３を形成するアルミニウムが下部本体部４１を形成するタングステンと接触しても、反応が生じにくい。
【００４２】
この効果について、より詳細に説明する。
図１１（ａ）〜（ｄ）は、本実施形態の効果を例示する工程断面図である。
図８（ｂ）に示す工程において、層間絶縁膜３５ｂ上に層間絶縁膜３５ｃ及び３５ｄを形成し、その上にレジストパターン６２を形成し、開口部６２ｓ、６２ｇ及び６２ｄを形成する際に、図１１（ａ）に示すように、開口部６２ｓの中心軸Ｃ１が、下部ビア３７の中心軸Ｃ２からずれてしまい、上方から見て、開口部６２ｓの外縁が、下部ビア３７の外側に位置してしまう場合がある。なお、開口部６２ｇ及び６２ｄについても、同様なことが起こりうる。
【００４３】
これにより、図１１（ｂ）に示すように、レジストパターン６２をマスクとしてエッチングを施すことにより、ビアホール６３ｓ、６３ｇ及び６３ｄ（以下、総称して「ビアホール６３」ともいう）を形成する際に、層間絶縁膜３５ｂにおける下部ビア３７の側方に位置する部分が掘り込まれる。この結果、層間絶縁膜３５ｂに掘込部７０が形成される。特に、層間絶縁膜３５ｃと層間絶縁膜３５ｂとが同じ材料で形成されている場合、又は、層間絶縁膜３５ｂのエッチングレートが層間絶縁膜３５ｃのエッチングレートよりも高い場合に、掘込部７０が形成されやすい。また、下部ビア３７の角部がビアホール６３内において露出されると、この角部もある程度エッチングされ、バリアメタル層４２の一部が失われる。これにより、下部ビア３７の側面において、下部本体部４１が露出する。
【００４４】
そうすると、図９に示す工程において、ビアホール６３の内面上にバリアメタル層４４となるチタン窒化層を形成する際に、図１１（ｃ）に示すように、バリアメタル層４４は掘込部７０の底面上及び側面上には形成されるものの、下部ビア３７の側面には形成されにくい。その理由は、下部ビア３７の形状は下部にいくほど細くなっており、下部ビア３７の側面は垂直方向に対して上部が掘込部７０の内部に向けて張り出すように傾斜しているため、バリアメタル層４４を形成する導電性材料、例えばチタン窒化物が回り込みにくいためである。特に、バリアメタル層４４をカバレッジが悪いスパッタ法を用いて形成した場合に、導電性材料が回り込みにくくなる。この結果、下部ビア３７の側面における掘込部７０内に露出している領域に、バリアメタル層４４によって被覆されない領域Ｒが発生する。そして、この領域Ｒの一部においては、下部本体部４１が露出する。
【００４５】
これにより、図１１（ｄ）に示すように、ビアホール６３内にアルミニウムを埋め込むことにより、上部ビア３８の上部本体部４３を形成したときに、このアルミニウムからなる上部本体部４３が、領域Ｒにおいて、タングステンからなる下部本体部４１に直接接触する。しかしながら、上述の如く、アルミニウムに対するタングステンの拡散係数は低いため、アルミニウムとタングステンは反応しにくく、抵抗が高い混晶を形成することはない。
【００４６】
このように、本実施形態においては、上部ビア３８が下部ビア３７に対して位置ずれを生じても、上部ビア３８が下部ビア３７に接続されている限りは、電気的特性上の問題を生じない。従って、上部ビア３８と下部ビア３７との間の位置ずれをある程度許容することができ、その分、下部ビア３７及び上部ビア３８を微細化及び高集積化することができる。これにより、半導体装置１をより一層小型化及び高集積化することができる。
【００４７】
更に、本実施形態においては、下部ビア３７と上部ビア３８との間に中間配線を設けていないため、コンタクト３６から上層配線３９に至る電流経路の配線抵抗が低い。また、中間配線間の寄生容量が発生しないため、配線間容量が小さい。これにより、半導体装置１の動作の高速化が可能になる。更にまた、中間配線の電位がトランジスタ３０に影響を及ぼすことも防止できる。
【００４８】
更にまた、本実施形態においては、図２に示すように、センスアンプ領域１３において、複数の能動領域２２が仮想的な格子の交点に周期的に配列されている。また、各能動領域２２の直上域においては、コンタクト３６ｓ、３６ｇ及び３６ｄが一直線上に等間隔に配列されている。これにより、センスアンプ領域１３においては、全てのコンタクト３６が相互に平行且つ周期的に配列された複数本の直線上に配置され、コンタクトの配列に高い周期性が生まれる。この結果、コンタクト３６を形成するためのリソグラフィが容易になり、均質性が高いコンタクト３６を形成することができる。下部ビア３７及び上部ビア３８についても同様である。
【００４９】
なお、本実施形態においては、バリアメタル層をチタン窒化物（ＴｉＮ）により形成する例を示したが、バリアメタル層の材料はこれに限定されず、例えば、タングステン（Ｔａ）、タングステン窒化物（ＴａＮ）又はチタン（Ｔｉ）を用いてもよい。また、各層の成膜方法も特に限定されず、例えば、ＣＶＤ法又はＰＶＤ法を用いることができる。更に、各トランジスタ３０のソース領域２５、ゲート電極３２及びドレイン領域２６には、それぞれ複数本のコンタクト３６、下部ビア３７及び上部ビア３８が接続されていてもよい。
【００５０】
また、センスアンプ領域１３の平面レイアウトは、図２に示す例には限定されない。例えば、能動領域２２は格子の交点以外の位置に配置されていてもよい。更に、図２に示す範囲はセンスアンプ領域１３の一部である。センスアンプ領域１３には、トランジスタ３０の他に、例えばキャパシタ等の他の素子が形成されていてもよい。
【００５１】
次に、比較例について説明する。
図１２は、本比較例に係る半導体装置を例示する平面図であり、
図１３は、図１２に示すＢ−Ｂ’線による断面図である。
図１２及び図１３に示すように、本比較例に係る半導体装置１０１においては、下部ビア３７と上部ビア３８との間に、中間配線１４０が介在している。すなわち、下部ビア３７の上端が中間配線１４０の下面に接することにより、下部ビア３７が中間配線１４０に接続されており、上部ビア３８の下端が中間配線１４０の上面に接することにより、上部ビア３８が中間配線１４０に接続されている。下部ビア３７と上部ビア３８とは、直接接触していない。中間配線１４０においては、銅（Ｃｕ）からなる配線本体部１４５が設けられており、配線本体部１４５の側面及び下面を覆うように、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル層１４６が設けられている。
【００５２】
本比較例においては、下部ビア３７と上部ビア３８との間に、幅が下部ビア３７及び上部ビア３８の幅よりも広い中間配線１４０が設けられているため、コンタクト３６間、下部ビア３７間、及び上部ビア３８間の間隔を広くとる必要がある。このため、能動領域２２の直上域に、３本のコンタクト３６を配置することができず、ゲート電極３２をチャネル幅方向に引き出して、この引き出した部分にコンタクト３６ｇが接続されている。従って、コンタクト３６ｇ、下部ビア３７ｇ及び上部ビア３８ｇは、能動領域２２の直上域の外部に配置されている。このため、本比較例に係る半導体装置１０１は、小型化が困難である。
【００５３】
また、本比較例において、上部ビア３８の位置が中間配線１４０の直上域からずれた場合には、図１１（ａ）〜（ｄ）を参照して説明したように、上部ビア３８の上部本体部４３が、中間配線１４０の配線本体部１４５に接触することがある。この場合、上部本体部４３を形成するアルミニウムが、配線本体部１４５を形成する銅と接触し、銅がアルミニウム内に拡散して、反応してしまう。この結果、混晶が形成され、上部ビア３８と中間配線１４０との間の電気抵抗値が増加してしまう。このため、中間配線１４０は、上部ビア３８の位置合わせのマージンを考慮して、十分に広く形成する必要がある。これにより、半導体装置１０１の小型化は、より一層困難になる。
【００５４】
更に、本比較例においては、下部ビア３７と上部ビア３８との間に中間配線１４０が介在しているため、コンタクト３６から上層配線に至る電流経路の配線抵抗が高い。また、中間配線１４０間の寄生容量が生じるため、配線間容量が大きい。このため、半導体装置１０１は高速化が困難である。更にまた、中間配線１４０の電位がトランジスタ３０に影響を及ぼしてしまう。
【００５５】
以上説明した実施形態によれば、小型化が可能な半導体装置を実現することができる。
【００５６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００５７】
１：半導体装置、１０：シリコン基板、１１：メモリセル領域、１２：周辺回路領域、１３：センスアンプ領域、２１：ＳＴＩ、２２：能動領域、２３：ウェル、２５：ソース領域、２６：ドレイン領域、２７：チャネル領域、３０：トランジスタ、３１：ゲート絶縁膜、３２：ゲート電極、３２ａ：ポリシリコン層、３２ｂ：絶縁層、３２ｃ：ポリシリコン層、３２ｄ：シリサイド層、３２ｅ：開口部、３３：側壁、３５、３５ａ、３５ｂ、３５ｃ、３５ｄ、３５ｅ：層間絶縁膜、３６ａ：上部、３６ｂ：部分、３６ｄ、３６ｇ、３６ｓ：コンタクト、３７ｄ、３７ｇ、３７ｓ：下部ビア、３８ｄ、３８ｇ、３８ｓ：上部ビア、３９ｄ、３９ｇ、３９ｓ：上層配線、４０：中間配線、４０ｌ：下面、４０ｕ：上面、４１：下部本体部、４２：バリアメタル層、４３：上部本体部、４４：バリアメタル層、４５：配線本体部、４６：バリアメタル層、５１：トレンチ、５６：レジストパターン、５６ｄ、５６ｇ、５６ｓ：開口部、５７ｄ、５７ｇ、５７ｓ：コンタクトホール、５８ｄ、５８ｇ、５８ｓ：開口部、５９ｄ、５９ｇ、５９ｓ：ビアホール、６０：レジストパターン、６０ａ：開口部、６１：トレンチ、６２：レジストパターン、６２ｄ、６２ｇ、６２ｓ：開口部、６３ｄ、６３ｇ、６３ｓ：ビアホール、６４：レジストパターン、６４ｄ、６４ｇ、６４ｓ：開口部、６５：トレンチ、７０：掘込部、１０１：半導体装置、１４０：中間配線、１４５：配線本体部、１４６：バリアメタル層、ＢＬ：ビット線、ＣＧ：制御ゲート電極、ＳＬ：ソース線、Ｒ：領域
【図１】
2013225584.tif 000003
【図２】
2013225584.tif 000004
【図３】
2013225584.tif 000005
【図４】
2013225584.tif 000006
【図５】
2013225584.tif 000007
【図６】
2013225584.tif 000008
【図７】
2013225584.tif 000009
【図８】
2013225584.tif 000010
【図９】
2013225584.tif 000011
【図１０】
2013225584.tif 000012
【図１１】
2013225584.tif 000013
【図１２】
2013225584.tif 000014
【図１３】
2013225584.tif 000015