【手続補正書】
【提出日】平成26年10月28日(2014.10.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ端子と、
キャリブレーション端子と、
前記データ端子に接続され、互いに並列に接続された複数の第１導電型のトランジスタを含むインピーダンス調整可能な第１トランジスタユニットと、
其々が前記キャリブレーション端子に共通に接続され、其々が前記第１トランジスタユニットと実質的に等しい構成であるインピーダンス調整可能な複数の第２トランジスタユニットと、
前記複数の第２トランジスタユニットのインピーダンスを前記第１トランジスタユニットに反映させるインピーダンス制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１トランジスタユニットを複数備え、前記複数の第１トランジスタユニットが前記データ端子に並列接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第１トランジスタユニットのうち、活性化させる第１トランジスタユニットの数を指定するモードレジスタをさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記インピーダンス制御回路は、前記キャリブレーション端子の電位に基づいて前記複数の第２トランジスタユニットのインピーダンスを調整し、
前記インピーダンス制御回路は、前記複数の第２トランジスタユニットのインピーダンスを互いに同じ値に調整することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記インピーダンス制御回路は、前記複数の第２トランジスタユニットにそれぞれ含まれる複数の第１導電型のトランジスタを個別にオン又はオフさせることによって、前記複数の第２トランジスタユニットのインピーダンスを調整することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記データ端子と前記第１トランジスタユニットとの間に接続された第１の抵抗と、
前記キャリブレーション端子と前記複数の第２トランジスタユニットとの間にそれぞれ接続された複数の第２の抵抗と、をさらに備え、
前記第１の抵抗の抵抗値と前記複数の第２の抵抗の抵抗値が互いに等しいことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記複数の第２トランジスタユニットは、前記キャリブレーション端子に並列に接続されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記複数の第２トランジスタユニットは、前記キャリブレーション端子に直列に接続されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項９】
前記データ端子に接続され、互いに並列に接続された複数の第２導電型のトランジスタを含むインピーダンス調整可能な第３トランジスタユニットと、
前記第３トランジスタユニットと実質的に等しい構成であるインピーダンス調整可能な少なくとも一つの第４トランジスタユニットと、をさらに備え、
前記インピーダンス制御回路は、前記複数の第２トランジスタユニットのインピーダンスを基準として前記第４トランジスタユニットのインピーダンスを調整し、前記第４トランジスタユニットのインピーダンスを前記第３トランジスタユニットに反映させることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第２トランジスタユニットの数と前記第４トランジスタユニットの数が互いに異なることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
データ端子と、
キャリブレーション端子と、
第１の電源電位が供給される第１の電源ラインと、
前記第１の電源ラインと前記データ端子との間に接続された第１トランジスタユニットと、
前記第１の電源ラインと前記キャリブレーション端子との間に接続された複数の第２トランジスタユニットと、
前記キャリブレーション端子の電位が基準電位と一致するよう、前記複数の第２トランジスタユニットのインピーダンスを調整するインピーダンス制御回路と、を備え、
前記インピーダンス制御回路は、前記キャリブレーション端子の電位が基準電位と一致した状態における前記複数の第２トランジスタユニットの一つのインピーダンスを前記第１トランジスタユニットに反映させることを特徴とする半導体装置。
【請求項１２】
第２の電源電位が供給される第２の電源ラインと、
前記第２の電源ラインと前記データ端子との間に接続された第３トランジスタユニットと、
前記第２の電源ラインと内部接点との間に接続された第４トランジスタユニットと、
前記第１の電源ラインと前記内部接点との間に接続された複数の第５トランジスタユニットと、をさらに備え、
前記インピーダンス制御回路は、前記複数の第２トランジスタユニットのインピーダンスを前記複数の第５トランジスタユニットに反映させ、前記内部接点の電位が前記基準電位と一致するよう、前記第４トランジスタユニットのインピーダンスを調整し、前記内部接点の電位が前記基準電位と一致した状態における前記第４トランジスタユニットのインピーダンスを前記第３トランジスタユニットに反映させることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記基準電位は、前記第１の電源電位と前記第２の電源電位の中間電位とは異なる電位であることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
第１の端子と、
基準電圧が供給される第２の端子と、
それぞれが第１導電型の複数の第１のトランジスタを有し、当該第１のトランジスタのそれぞれは、前記第１の端子と並列に接続され且つ第１のキャリブレーション信号に応じてそれぞれ制御されている、１つ又は複数の第１のトランジスタユニットと、
それぞれが第２導電型の複数の第２のトランジスタを有し、当該第２のトランジスタのそれぞれは、前記第１の端子と並列に接続され且つ第２のキャリブレーション信号に応じてそれぞれ制御されている、１つ又は複数の第２のトランジスタユニットと、
前記第１及び第２の端子と接続され且つ前記第１の端子の電位を前記第２の端子の前記基準電位と比較し前記第２のキャリブレーション信号を生成するように構成されたインピーダンス制御回路と、を備え、
前記第１のトランジスタユニットの数は、前記第２のトランジスタユニットの数と異なる、ことを特徴とする半導体装置。
【請求項１５】
キャリブレーション端子と、
それぞれが第１導電型の複数の第３のトランジスタを有し、当該第３のそれぞれのトランジスタは、前記キャリブレーション端子と並列に接続され且つ前記第１のキャリブレーション信号に応じてそれぞれ制御されている、１つ又は複数の第３のトランジスタユニットと、を更に備え、
前記インピーダンス制御回路は、前記第２の端子及び前記キャリブレーション端子と接続され、且つ前記キャリブレーション端子の電位を前記第２の端子の前記基準電位と比較して前記第１のキャリブレーション信号を生成するように構成される、ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第３のトランジスタユニットの数は前記第１のトランジスタユニットの数に等しい、ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
データ端子と、
それぞれが第１導電型の複数の第４のトランジスタを有し、当該第４のトランジスタのそれぞれは、前記データ端子と並列に接続され且つ前記第１のキャリブレーション信号に応じて制御されている、複数の第４のトランジスタユニットと、
それぞれが第２導電型の複数の第５のトランジスタを有し、当該第５のトランジスタのそれぞれは、前記データ端子と並列に接続され且つ前記第２のキャリブレーション信号に応じて制御されている、複数の第５のトランジスタユニットと、
を更に備える、ことを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
前記第４のトランジスタユニットの数は、前記第５のトランジスタユニットの数に等しい、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１のトランジスタユニットは、前記第４のトランジスタユニットの複製物であり、且つ前記第２のトランジスタユニットは前記第５のトランジスタユニットの複製物である、ことを特徴とする請求項１７に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図７に示すように、Ｎ型トランジスタユニット３０１は、７個のＮチャンネル型ＭＯＳトランジスタ３１０〜３１６が並列接続された構成を有しており、プルダウンバッファとして機能する。これらトランジスタ３１０〜３１６のソースは電源電位ＶＳＳＱが供給される電源ラインＶＬ２に共通に接続されており、これらトランジスタ３１０〜３１６のドレインは抵抗Ｒｎｉｎｔ，Ｒｎを介してデータ端子２４に共通に接続されている。抵抗Ｒｎｉｎｔは図６に示した抵抗Ｒｐｉｎｔに対応し、抵抗Ｒｎは図６に示した抵抗Ｒｐに対応する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
これらＰ型トランジスタユニット１１１〜１１４，１２１〜１２４のそれぞれは、プルアップバッファであるＰ型トランジスタユニット２０１〜２０ｎのそれぞれのレプリカバッファである。したがって、Ｐ型トランジスタユニット１１１〜１１４は、データ端子２４ではなくキャリブレーション端子ＺＱに接続されている他は、いずれも図６に示したＰ型トランジスタユニット２０１と実質的に同じ回路構成を有している。同様に、Ｐ型トランジスタユニット１２１〜１２４は、データ端子２４ではなく内部接点Ａに接続されている他は、いずれも図６に示したＰ型トランジスタユニット２０１と実質的に同じ回路構成を有している。一方、Ｎ型トランジスタユニット１３１は、プルダウンバッファであるＮ型トランジスタユニット３０１〜３０ｎのそれぞれのレプリカバッファである。したがって、Ｎ型トランジスタユニット１３１は、データ端子２４ではなく内部接点Ａに接続されている他は、図７に示したＮ型トランジスタユニット３０１と実質的に同じ回路構成を有している。