(57)【要約】【課題】セル間干渉によるしきい値電圧の変動を低減させる。【解決手段】不揮発性半導体記憶装置は、第１及び第２の選択ゲートトランジスタ、並びに第１及び第２の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングからなるセルユニットと、メモリセルに第１の選択ゲートトランジスタ側から第２の選択ゲートトランジスタ側へ下位ページデータ及び下位ページデータに応じた上位ページデータを順次書き込むデータ書き込み手段とを備える。データ書き込み手段は、選択メモリセルに対して下位ページデータを書き込む第１の書き込み動作と、選択メモリセルに対して第２の選択ゲートトランジスタ側に隣接するｎ個（ｎは２以上の整数）の非選択メモリセルに対する第１の書き込み動作が終了した後に、選択メモリセルに対して上位ページデータを書き込む第２の書き込み動作とを行う。【選択図】図４
2013069392.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の選択ゲートトランジスタ、並びに第１及び第２の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングを有するセルユニットと、
前記第２の選択ゲートトランジスタを介して前記セルユニットに接続されたビット線と、
複数の前記セルユニットの対応するメモリセルの制御ゲートに共通に接続されたワード線と、
前記メモリセルに前記第１の選択ゲートトランジスタ側から前記第２の選択ゲートトランジスタ側へ下位ページデータ及び前記下位ページデータに応じた上位ページデータを順次書き込み、
選択メモリセルに対して前記下位ページデータを書き込む第１の書き込み動作と、
前記選択メモリセルに対して前記第２の選択ゲートトランジスタ側に隣接するｎ個（ｎは２以上の整数）の非選択メモリセルに対する前記第１の書き込み動作が終了した後に、前記選択メモリセルに対して前記上位ページデータを書き込む第２の書き込み動作と
を行うデータ書き込み手段と
を備え、
前記データ書き込み手段は、
前記選択メモリセルに対する前記第２の書き込み動作に際して、前記選択メモリセルに接続された選択ワード線に対して書き込み電圧を、非選択メモリセルに接続された非選択ワード線に対して書き込みパス電圧を印加し、
前記選択ワード線に前記第２の選択ゲートトランジスタ側で隣接するｎ本の非選択ワード線に印加する書き込みパス電圧は、その他の非選択ワード線に印加される書き込みパス電圧よりも大きく設定され、
前記選択メモリセルに対する前記第２の書き込み動作に際して、非書込の選択メモリセルが接続された前記ビット線で、前記選択メモリセルに対して前記第２の選択ゲートトランジスタ側に隣接するｎ個の非選択メモリセルに消去レベル以外の下位ページデータが書き込まれたビット線に、その他のビット線に印加する電圧よりも大きい電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１及び第２の選択ゲートトランジスタ、並びに第１及び第２の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングを有するセルユニットと、
前記メモリセルに前記第１の選択ゲートトランジスタ側から前記第２の選択ゲートトランジスタ側へ下位ページデータ及び前記下位ページデータに応じた上位ページデータを順次書き込み、
選択メモリセルに対して前記下位ページデータを書き込む第１の書き込み動作と、
前記選択メモリセルに対して前記第２の選択ゲートトランジスタ側に隣接するｎ個（ｎは２以上の整数）の非選択メモリセルに対する前記第１の書き込み動作が終了した後に、前記選択メモリセルに対して前記上位ページデータを書き込む第２の書き込み動作と
を行うデータ書き込み手段と
を備える
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第２の選択ゲートトランジスタを介して前記セルユニットに接続されたビット線と、
複数の前記セルユニットの対応するメモリセルの制御ゲートに共通に接続されたワード線と
を有し、
前記データ書き込み手段は、
前記選択メモリセルに対する前記第２の書き込み動作に際して、前記選択メモリセルに接続された選択ワード線に対して書き込み電圧を、非選択メモリセルに接続された非選択ワード線に対して書き込みパス電圧を印加し、
前記選択ワード線に前記第２の選択ゲートトランジスタ側で隣接するｎ本の非選択ワード線に印加する書き込みパス電圧は、その他の非選択ワード線に印加される書き込みパス電圧よりも大きい
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の選択ゲートトランジスタを介して前記セルユニットに接続されたビット線と、
複数の前記セルユニットの対応するメモリセルの制御ゲートに共通に接続されたワード線と
を有し、
前記データ書き込み手段は、
前記選択メモリセルに対する前記第２の書き込み動作に際して、非書込の選択メモリセルが接続された前記ビット線で、前記選択メモリセルに対して前記第２の選択ゲートトランジスタ側に隣接するｎ個の非選択メモリセルに消去レベル以外の下位ページデータが書き込まれたビット線に、その他のビット線に印加する電圧よりも大きい電圧を印加する
ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
第１及び第２の選択ゲートトランジスタ、並びに第１及び第２の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングからなるセルユニットと、前記メモリセルに下位ページデータ及び前記下位ページデータに応じた上位ページデータを順次書き込むデータ書き込み手段とを備えた不揮発性半導体記憶装置のデータ書き込み方法であって、
前記データ書き込み手段によって、
選択メモリセルに対して下位ページデータを書き込む第１の書き込み動作を行い、
前記選択メモリセルに対して前記第２の選択ゲートトランジスタ側に隣接するｎ個（ｎは２以上の整数）の非選択メモリセルに対する前記第１の書き込み動作が終了した後に、前記選択メモリセルに対して前記上位ページデータを書き込む第２の書き込み動作を行う
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ書き込み方法に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続する。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート）とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、浮遊ゲートの電荷蓄積状態によりデータを不揮発に記憶する。具体的には、浮遊ゲートに電子を注入したしきい値電圧の高い状態を例えばデータ“０”、浮遊ゲートの電子を放出させたしきい値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込みしきい値分布を細分化して、４値等の多値記憶も行われている。
【０００４】
しかし、フラッシュメモリの微細化及び、書き込みしきい値分布の細分化に伴い、以下のような問題が生じる。
【０００５】
即ち、メモリセル間の距離が小さくなることにより、隣接するセル間の干渉が強くなることが挙げられる。これは、セルアレイの横方向のスケーリングによる縮小に比べて、縦方向のスケーリングが難しいためである。
【０００６】
より具体的に説明すると、メモリセルの浮遊ゲートは、その上の制御ゲート（ワード線）及び直下の基板（チャネル）との間でそれぞれ容量結合されている。セルが微細化されると、１つのメモリセルの浮遊ゲートとこれに隣接するメモリセルの浮遊ゲートとの間の容量が、浮遊ゲートと制御ゲート及び基板との間の容量に対して相対的に増大する。従って、あるメモリセルに対して書き込み動作を行うと、隣接セルの浮遊ゲート間の容量結合に基づくセル間干渉が生じ、既にデータが書き込まれたメモリセルのしきい値を変動させてしまうことがある。
【０００７】
上記問題については、メモリストリングを構成する個々のメモリセルに対する書き込み動作の順番を工夫することによってセル間干渉を低減させることが可能である。しかしながら、近年のメモリセルの更なる微細化に伴い、セル間干渉の影響が増大しつつあり、更なる対応策が求められている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−５２０５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、セル間干渉によるしきい値電圧の変動を低減させた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置は、第１及び第２の選択ゲートトランジスタ、並びに第１及び第２の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングからなるセルユニットと、メモリセルに第１の選択ゲートトランジスタ側から第２の選択ゲートトランジスタ側へ下位ページデータ及び下位ページデータに応じた上位ページデータを順次書き込み、選択メモリセルに対して下位ページデータを書き込む第１の書き込み動作と、選択メモリセルに対して第２の選択ゲートトランジスタ側に隣接するｎ個（ｎは２以上の整数）の非選択メモリセルに対する第１の書き込み動作が終了した後に、選択メモリセルに対して上位ページデータを書き込む第２の書き込み動作とを行うデータ書き込み手段とを備える。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】同不揮発性半導体記憶装置のメモリセルアレイの構成例を示すブロック図である。
【図３】同不揮発性半導体記憶装置の書き込み動作時におけるしきい値分布例を示すヒストグラムである。
【図４】同不揮発性半導体記憶装置におけるデータ書き込み順序を示す図である。
【図５】本発明の第２の実施形態に係る不揮発性半導体記憶装置の第２の書き込み動作時における電圧印加方法を示す回路図である。
【図６】本発明の第３の実施形態に係る不揮発性半導体記憶装置の第２の書き込み動作時における電圧印加方法を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。
【００１３】
［第１の実施形態］
【００１４】
［全体構成］
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。このＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０及びこのＮＡＮＤチップ１０を制御するコントローラ１１を備えて構成されている。
【００１５】
ＮＡＮＤチップ１０を構成するメモリセルアレイ１は、後に説明するように、複数の浮遊ゲート型メモリセルＭＣをマトリクス配列して構成される。ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、ページバッファ３及び高電圧発生回路８は、メモリセルアレイ１に対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み／読み出し回路を構成する。ロウデコーダ／ワード線ドライバ２ａは、図２に示すメモリセルアレイ１のワード線ＷＬ及び選択ゲート線ＳＧＤ及びＳＧＳを駆動する。ページバッファ３は、図２に示す１ページ分のセンスアンプ回路ＳＡ（ＳＡ０〜ＳＡｊ−１）とデータ保持回路ＤＬ（ＤＬ０〜ＤＬｊ−１）とを備えて、メモリセルアレイ１のページ単位のデータ読み出し及び書き込みを行う。
【００１６】
ページバッファ３の１ページ分の読み出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ページバッファ３には１ページ分の書き込みデータがロードされる。ロウ及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書き込み動作や読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込み動作開始前の書き込みデータロードのための先頭カラムアドレスや、読み出し動作のための先頭カラムアドレスが入力される。書き込みイネーブル／ＷＥや読み出しイネーブル／ＲＥが、所定の条件でトグルされるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。
【００１７】
ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。読み出し動作や書き込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読み出し動作や、書き込み或いは消去のシーケンス制御を行う。高電圧発生回路８は、制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。
【００１８】
コントローラ１１は、ＮＡＮＤチップ１０の現在の書込状態に適した条件でデータの書き込み及び読み出しの制御を実行する。なお、読み出し制御の一部をＮＡＮＤチップ１０側で行うようにしても良いことは言うまでもない。
【００１９】
［セルアレイの構成］
図２は、セルアレイ１の具体的構成を示すブロック図である。この例では、６４個の直列接続されたメモリセルＭＣ（ＭＣ０〜ＭＣ６３）からなるメモリストリングＭＳＴＲとその両端に接続された選択ゲートトランジスタＳ１、Ｓ２によって構成されたＮＡＮＤセルユニット４がｊ個配置されている（ｊは自然数）。メモリセルＭＣはそれぞれ２ビット（４値）のデータを記憶する。選択ゲートトランジスタＳ１のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはそれぞれビット線ＢＬ（ＢＬ０〜ＢＬｊ−１）に接続される。メモリセルＭＣ０〜ＭＣ６３の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０〜ＷＬ６３）に接続され、選択ゲートトランジスタＳ１、Ｓ２のゲートは、選択ゲート線ＳＧＳ、ＳＧＤに接続される。なお、図２に示す通り、必要に応じてメモリストリングＭＳＴＲと選択トランジスタＳ１、Ｓ２との間に、それぞれワード線ＷＬと同等の構造を有するダミーワード線ＤＷＬ１、ＤＷＬ２と、メモリセルＭＣと同等の構造を有するダミーセルＤＣ１、ＤＣ２を設けても良い。
【００２０】
一つのワード線ＷＬに沿う複数のメモリセルＭＣが、一度の読み出し動作及び書き込み動作の単位であるページを構成する。以下、ワード線ＷＬｉ（ｉ＝０〜６３）に沿う複数のメモリセルＭＣｉで構成されたページをページ＜ｉ＞と表現する。また、ワード線ＷＬ方向に並ぶ複数のＮＡＮＤセルユニット４は、データ一括消去の単位となるセルブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向にビット線ＢＬを共有する複数のセルブロックＢＬＫ０〜ＢＬＫｍ−１（ｍは自然数）を配列して、セルアレイ１が構成されている。
【００２１】
ワード線ＷＬ及び選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダ２ａにより駆動される。各ビット線ＢＬは、ページバッファ３のセンスアンプ回路ＳＡ（ＳＡ０〜ＳＡｊ−１）及びデータラッチ回路ＤＬ（ＤＬ０〜ＤＬｊ−１）に接続されている。
【００２２】
［動作］
次に、本実施形態に係る不揮発性半導体記憶装置の動作について説明する。
図３は、本実施形態に係る不揮発性半導体記憶装置においてデータの書き込み動作を行う際の、各メモリセルＭＣのしきい値分布例を示すヒストグラムである。
【００２３】
第１の書き込み動作に際しては予めブロック消去が行われており、ブロック内の全てのメモリセルＭＣのしきい値は、最も低い負の消去レベルとなっている。このしきい値状態がデータ“１”に対応している。
【００２４】
図３に示す通り、第１の書き込み動作では、下位ページデータが書き込まれる。メモリセルＭＣに書き込む下位ページデータが“０”である場合には、しきい値電圧をＬＭ（Lower Middle）レベルまで引き上げる。ＬＭレベルは粗書き状態のしきい値分布なので、隣接セル間ノイズをそれほど問題とはしない。書き込む下位ページデータが“１”である場合には、しきい値電圧の移動は行わない。
【００２５】
続いて、第２の書き込み動作では、上位ページデータの書き込みを行う。上位ページデータの書き込み先立って、下位ページデータを読み出す。下位ページデータが“１”で、上位ページデータが“１”であれば、しきい値レベルの移動は行わない。下位ページデータが“１”で、上位ページデータが“０”であれば、消去レベルであったメモリセルＭＣのしきい値レベルを“０１”で示すしきい値分布レベルまで移動させる。下位ページデータが“０”で、上位ページデータが“０”である場合には、メモリセルＭＣのしきい値レベルを、ＬＭレベルから“００”で示すしきい値分布レベルまで移動させる。更に、下位ページデータが“０”で、上位ページデータが“１”である場合には、メモリセルＭＣのしきい値レベルを、ＬＭレベルから“１０”で示すしきい値分布レベルまで移動させる。
【００２６】
この書き込み方式では、第１の書き込み動作でＬＭレベルの粗書き込みがなされるため、第２の書き込み動作における隣接セル間の影響を低減できる。しかし、メモリセルＭＣｉ（ｉは自然数）に対する第２の書き込み動作が終了し、その後にメモリセルＭＣｉ＋１に対して第１の書き込み動作が実行されると、この書込み動作によってセル間干渉効果が生じ、メモリセルＭＣｉのしきい値が変動してしまい、誤動作の原因となることがある。この様な問題は近年のメモリセルＭＣの更なる微細化に伴い益々顕著に現れるようになってきた。
【００２７】
そこで、本実施形態に係る不揮発性半導体記憶装置においては、選択メモリセルＭＣｉに対する第２の書込み動作を、選択メモリセルＭＣｉに隣接する第１の隣接メモリセルＭＣｉ＋１に対する第１の書き込み動作と、隣接メモリセルＭＣｉ＋１に更に隣接する第２の隣接メモリセルＭＣｉ＋２に対する第１の書き込み動作とが共に終了した後に行っている。
【００２８】
図４は、本実施形態におけるデータ書き込み順序を示す図である。即ち、本実施形態において、あるメモリストリングＭＳＴＲに書き込み動作を行う場合には最初に選択ゲートトランジスタＳ１に最も近いワード線ＷＬ０につながるメモリセルＭＣ０（ページ＜０＞）に対して第１の書き込み動作を行う。
【００２９】
次に、ワード線ＷＬ１及びワード線ＷＬ２につながるメモリセルＭＣ１及びＭＣ２（ページ＜１＞及びページ＜２＞）に対しても同様に第１の書き込み動作を行う。ここで、ページ＜１＞に対して第１の書き込み動作を行う際にはページ＜０＞を構成する複数のメモリセルＭＣ０に、また、ページ＜２＞に対する第１の書き込み動作の際にはページ＜１＞及びページ＜０＞を構成する複数のメモリセルＭＣ１及びＭＣ０に対するセル間干渉が発生し、各メモリセルＭＣのしきい値を変化させる。しかし、このしきい値変化は、その後の第２の書き込み動作で修正されるため、問題とされることは無い。
【００３０】
ページ＜０＞，＜１＞，＜２＞の第１の書き込み動作が終了したら、次に、ページ＜０＞に対して、第２の書き込み動作を行う。第２の書き込み動作においては、選択ページ＜０＞に対する読み出し動作を行い、読み出された下位ページデータと選択ページ＜０＞に対して書き込む上位ページデータとに応じて各選択メモリセルＭＣ０のしきい値レベルを決定し、各選択メモリセルＭＣ０のしきい値を決定されたしきい値レベルまで引き上げる。
【００３１】
このように、選択メモリセルＭＣ０に対する第２の書き込み動作を、第１の隣接ページ＜１＞（複数の第１の隣接メモリセルＭＣ１から構成されるページ）及び第２の隣接ページ＜２＞（複数の第２の隣接メモリセルＭＣ２から構成されるページ）に対する第１の書き込み動作の後に実行することにより、隣接ページ＜１＞，＜２＞に対する第１の書き込み動作が選択ページ＜０＞内における選択メモリセルＭＣ０のしきい値分布に影響を与えないようにすることが可能となる。
【００３２】
次に、ページ＜３＞に対して、第１の書き込み動作を行う。この第１の書き込み動作によって、ページ＜２＞及びページ＜１＞を構成する複数のメモリセルＭＣ２及びＭＣ１に対するセル間干渉効果が発生し、各メモリセルＭＣのしきい値を変化させる。しかし、このしきい値変化は、その後の第２の書き込み動作で修正されるため、問題とされることは無い。
【００３３】
次に、ページ＜１＞に対して第２の書き込み動作を行う。この時点で、ページ＜０＞に対する第２の書き込み動作時と同様に、第１の隣接ページ＜２＞及び第２の隣接ページ＜３＞に対する第１の書き込み動作が終了しているので、選択ページ＜１＞を構成する複数の選択メモリセルＭＣ１のしきい値分布に与える影響は少ない。なお、この選択ページ＜１＞に対する第２の書き込み動作によって隣接ページ＜０＞を構成する複数の隣接メモリセルＭＣ０に対してセル間干渉が発生するが、第２の書き込み動作は第１の書き込み動作と比較して高いエネルギを必要としない為、第２の書き込み動作によって発生するセル間干渉は、第１の書き込み動作によって発生するセル間干渉と比較して軽微なものとなる。
【００３４】
以下、同様にページ＜ｉ＋２＞（ｉは自然数）に対する第１の書き込み動作とページ＜ｉ＞に対する第２の書き込み動作とを交互に行う。ただし、選択ゲートトランジスタＳ２に最も近い３つのページ＜６１＞〜ページ＜６３＞に対する第２の書き込み動作は、当然この順に連続して行われる。
【００３５】
以上より、本実施形態に係る不揮発性半導体記憶装置によれば、第１の書込み動作時に生じるしきい値電圧の変化を排除することが可能である。
【００３６】
なお、ここでは、非書込の選択メモリセルＭＣについての説明は省略したが、非書込の選択メモリセルＭＣについては、例えばその両隣のメモリセルＭＣをカットオフするローカルセルフブースト方式を適用することができる。
【００３７】
［第２の実施形態］
次に本発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。図５は、本実施形態における第２の書き込み動作における電圧印加状態を示す図である。本実施形態に係る不揮発性半導体記憶装置は、通常のセルフブースト方式を採用した場合の第２の書き込み動作における電圧印加方式を改良したものである。
【００３８】
図５に示すように、第２の書き込み動作において、まずセレクトゲート線ＳＧＤには電圧Ｖｓｇｄ（＝Ｖｄｄ→＜Ｖｄｄ）を、セレクトゲート線ＳＧＳには０Ｖを印加する。そして、データ“０”を書き込む選択メモリセルＭＣ０−０に接続されているビット線ＢＬ０には０Ｖを印加し、データ“１”を書き込む（非書き込みの）選択メモリセルＭＣ１−０に接続されたビット線ＢＬ１にはＶｄｄを印加する。これによって、書込対象の選択メモリセルＭＣ０−０のチャネルには０Ｖが転送される。一方、非書き込みの選択メモリセルＭＣ１−０のチャネルにはビット線ＢＬ１電位が転送されるが、そのチャネルがＶｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタＳ１−２のしきい値電圧）になると、選択ゲートトランジスタＳ１−２がカットオフする。その後、セレクトゲート線ＳＧＤの電圧Ｖｓｇｄを少し下げる。これにより、非書き込みの選択メモリセルＭＣ１−０の属しているＮＡＮＤセルユニット４のチャネルはＶｄｄ−Ｖｔｈを維持した状態でフローティング状態になる。
【００３９】
この状態で、次に選択ワード線ＷＬ０に高電圧の書き込み電圧Ｖｐｐを印加し、非選択ワード線ＷＬ３〜ＷＬ６３及びダミーワード線ＤＷＬ１，ＤＷＬ２には、中間電圧である第１の書き込みパス電圧Ｖｐａｓｓ（Ｖｐｐ＞Ｖｐａｓｓ＞Ｖｄｄ）を与える。また、本実施形態では、選択ワード線ＷＬ０のビット線ＢＬ側に隣接する２つの非選択ワード線ＷＬ１，ＷＬ２には、第２の書き込みパス電圧Ｖｐａｓｓ′を印加する。
【００４０】
この結果、書き込み対象の選択メモリセルＭＣでは、チャネル電圧が０Ｖであるから、浮遊ゲートとチャネル間に大きな電圧がかかり、浮遊ゲートに電子がトンネル注入されて、しきい値電圧が正になる“０”書き込みが行われる。一方、同じ書き込み電圧Ｖｐｐが印加される非書き込みの選択メモリセルＭＣでは、チャネルがフローティング状態であるから、選択メモリセルＭＣの制御ゲートとチャネルとの容量結合によってチャネル電位が上昇し、浮遊ゲートへの電子注入は生じない。これにより、“０”書き込みが禁止される。
【００４１】
ここで、本実施形態においては選択ページ＜ｉ＞に対する第２の書き込み動作に先立ち、第１の隣接ページ＜ｉ＋１＞及び第２の隣接ページ＜ｉ＋２＞に対する第１の書き込み動作を行っている。従って、非選択メモリセルＭＣｉに隣接するメモリセルＭＣｉ＋１及びこのメモリセルＭＣｉ＋１に隣接するメモリセルＭＣｉ＋２のフローティングゲートに電子が注入されている場合がある。この場合、メモリセルＭＣｉ＋１，ＭＣｉ＋２のフローティングゲートに注入された電子によって、チャネルブースト効率が低下する可能性がある。しかし、本実施形態に係る不揮発性半導体記憶装置においては、選択ワード線ＷＬ０のビット線ＢＬ側に隣接する非選択ワード線ＷＬ１，ＷＬ２に対して第１の書き込みパス電圧Ｖｐａｓｓよりも大きい第２の書き込み電圧Ｖｐａｓｓ′を印加しているので、このような、ブースト効率の低下を防止することができる。
【００４２】
なお、書き込み電圧Ｖｐｐを２０Ｖ程度とすると、第１の書き込みパス電圧Ｖｐａｓｓは８Ｖ程度である。又、第２の書き込みパス電圧Ｖｐａｓｓ′は第１の書き込みパス電圧Ｖｐａｓｓよりも大きく、書き込み電圧Ｖｐｐよりも小さい、例えば、９〜１１Ｖ程度に設定することが可能である。
【００４３】
選択ワード線ＷＬ０の第２の書き込み動作に際して、選択ワード線ＷＬ０のビット線側に隣接するｎページ分の第１の書き込み動作が終了している場合には、対応するｎ本のワード線ＷＬ１〜ＷＬｎに対して第２の書き込みパス電圧Ｖｐａｓｓ′を印加すれば良い。
【００４４】
［第３の実施形態］
次に、本発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態においては、ワード線ＷＬに対する印加電圧を調整することによってブースト効率の低下の問題を解決していた。本実施形態においては、ビット線ＢＬの印加電圧を調整することによって、ブースト効率低下の問題を回避する。
【００４５】
即ち、図６に示す通り、本実施形態においては書き込み動作に際して、書き込みを行わないメモリセルＭＣ１−０を含むビット線ＢＬ１で、隣接メモリセルＭＣ１−１，ＭＣ１−２にＬＭ書き込みがなされたビット線ＢＬ１に電源電位Ｖｄｄよりも大きいチャネル電圧Ｖｃｈａｎｎｅｌを印加する。例えば、チャネル電圧Ｖｃｈａｎｎｅｌは３Ｖ〜１２Ｖ程度、より好ましくは３Ｖ〜５Ｖ程度に設定することが考えられる。この様にビット線ＢＬ１の印加電圧を増加させることによっても、選択メモリセルＭＣ１−０にビット線ＢＬ１側に隣接するメモリセルＭＣ１−１，ＭＣ１−２のＬＭ書き込みによる影響を排除することができる。
【００４６】
上記の方法は、例えば次のように実現可能である。即ち、第２の書き込み動作時には、高電圧発生回路８によってチャネル電圧Ｖｃｈａｎｎｅｌを生成し、カラムデコーダ２ｂに供給する。そして、メモリセルＭＣ１−１，ＭＣ１−２の書き込みデータを読み出して、或いは図示しないセンスアンプ等の周辺回路に記憶されているＬＭデータの書き込み情報を参照して、少なくとも一方のメモリセルＭＣがＬＭ書き込みされている場合には、カラムデコーダ２ｂは非選択ビット線ＢＬ１にチャネル電圧Ｖｃｈａｎｎｅｌを印加する。また、メモリセルＭＣ１−１，ＭＣ１−２のＬＭ書き込みされた数に応じてチャネル電圧Ｖｃｈａｎｎｅｌを大きくするようにしても良い。
【００４７】
本実施形態においても第２の実施形態と同様に、ブースト効率の低下を防止することが可能である。
【００４８】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。
【００４９】
例えば、上記各実施形態においては第１の隣接メモリセルＭＣｉ＋１及び第２の隣接メモリセルＭＣｉ＋２に対する第１の書き込みが終了した後に選択メモリセルＭＣｉに対する第２の書き込みを行っているが、第２の隣接メモリセルＭＣｉ＋２に更に隣接するメモリセルＭＣｉ＋３について第１の書き込みを行ってから、選択メモリセルＭＣｉに対する第２の書き込みを行っても良い。即ち、選択メモリセルＭＣｉに対する第２の書き込みの前に第１の隣接メモリセルＭＣｉ＋１と第２の隣接メモリセルＭＣｉ＋２に対する第１の書き込み動作が終了してさえいれば良く、ｎ個（ｎは２以上）のメモリセルＭＣに対する第１の書き込み動作を予め行っておいても良い。
【００５０】
また、第２の実施形態と第３の実施形態とは、組み合わせて実施することも出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１・・・メモリセルアレイ、２ａ・・・ロウデコーダ／ワード線ドライバ、２ｂ・・・カラムデコーダ、３・・・ページバッファ、４・・・ＮＡＮＤセルユニット、５ａ・・・ロウアドレスレジスタ、５ｂ・・・カラムアドレスレジスタ、６・・・ロジック制御回路、８・・・高電圧発生回路、９・・・Ｉ／Ｏバッファ、１０・・・ＮＡＮＤチップ、１１・・・コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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