【手続補正書】
【提出日】平成26年10月30日(2014.10.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の領域に配置される複数のメモリセルと接続される第１のローカルビット線と、
第２の領域に配置される複数のメモリセルと接続される第２のローカルビット線と、
前記第１のローカルビット線と前記第２のローカルビット線との間の差電圧を増幅する差動型のローカルセンスアンプと、
前記第１のローカルビット線および前記第２のローカルビット線の延伸方向に配置されるグローバルビット線と、
前記第１のローカルビット線と前記グローバルビット線との間の電気的接続を制御する第１のスイッチと、
前記第２のローカルビット線と前記グローバルビット線との間の電気的接続を制御する第２のスイッチと、
を備えることを特徴とする半導体装置。
【請求項２】
前記グローバルビット線の一端に接続されるシングルエンド型のグローバルセンスアンプを更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のスイッチを制御する制御回路を更に備え、
前記制御回路は、前記複数のメモリセルのうちの選択されたメモリセルに応じて、前記第１及び第２のスイッチのうちの一方を導通状態に制御し、他方を非導通状態に制御することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記制御回路は、前記選択されたメモリセルが前記第１の領域にある場合に前記第１のスイッチを導通状態に制御し、前記選択されたメモリセルが前記第２の領域にある場合に前記第２のスイッチを導通状態に制御することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のローカルビット線と前記ローカルセンスアンプとの間の電気的接続を制御する第３のスイッチと、
前記第２のローカルビット線と前記ローカルセンスアンプとの間の電気的接続を制御する第４のスイッチと、
を更に備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記制御回路は、前記第１の領域の選択メモリセルにデータを書き込む時に前記第３のスイッチを非導通状態に制御し、前記第２の領域の選択メモリセルにデータを書き込む時に前記第４のスイッチを非導通状態に制御することを特徴とする請求項５に記載の半導体装置。
【請求項７】
ゲートが前記第２のローカルビット線に接続された第１のトランジスタと、
前記第１のトランジスタの出力ノードと前記グローバルビット線との間の電気的接続を制御する第５のスイッチと、
ゲートが前記第１のローカルビット線に接続された第２のトランジスタと、
前記第２のトランジスタの出力ノードと前記グローバルビット線との間の電気的接続を制御する第６のスイッチと、
を更に備えることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記制御回路は、前記第１の領域の選択メモリセルの読み出し動作時に前記第５のスイッチを導通状態に制御するとともに前記第６のスイッチを非導通状態に制御し、前記第２の領域の選択メモリセルの読み出し動作時に前記第６のスイッチを導通状態に制御するとともに前記第５のスイッチを非導通状態に制御することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記制御回路は、前記第１の領域の選択メモリセルにデータを書き込む時に前記第１のスイッチを導通状態に制御し、前記第２の領域の選択メモリセルにデータを書き込む時に前記第２のスイッチを導通状態に制御し、選択メモリセルにデータを書き込む時に前記第５及び第６のスイッチをともに非導通状態に制御することを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記第１のスイッチは、前記ローカルセンスアンプの近端側と遠端側にそれぞれ配置された少なくとも２個のスイッチを含み、
前記第２のスイッチは、前記ローカルセンスアンプの近端側と遠端側にそれぞれ配置された少なくとも２個のスイッチを含む、
ことを特徴とする請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
第１方向に延びる第１ローカルビット線と、
第１方向に延びる第２ローカルビット線と、
各々が前記第１ローカルビット線と交差する複数の第１ワード線と、
各々が前記第２ローカルビット線と交差する複数の第２ワード線と、
各々が前記第１ローカルビット線および前記複数の第１ワード線のうちの対応するひとつと接続された複数の第１メモリセルと、
各々が前記第２ローカルビット線および前記複数の第２ワード線のうちの対応するひとつと接続された複数の第２メモリセルと、
前記第１ローカルビット線と前記第２ローカルビット線との間に設けられ、前記第１ローカルビット線に接続される第１ノードと前記第２ローカルビット線に接続される第２ノードとを含み、かつ前記第１ノードと前記第２ノードとの間の電位差を増幅するよう構成されたセンスアンプと、
前記第１および前記第２ローカルビット線に沿って第１方向に延びるグローバルビット線と、
前記第１ローカルビット線と前記グローバルビット線との間に接続された第１トランジスタ回路と、
前記第２ローカルビット線と前記グローバルビット線との間に接続された第２トランジスタ回路と、を備えることを特徴とする半導体装置。
【請求項１２】
前記第１トランジスタ回路は第１トランジスタを含み、前記第１トランジスタは前記第１ローカルビット線と前記グローバルビット線との間に接続されたソース−ドレイン経路と第１制御信号が与えられるゲートとを含み、
前記第２トランジスタ回路は第２トランジスタを含み、前記第２トランジスタは前記第２ローカルビット線と前記グローバルビット線との間に接続されたソース−ドレイン経路と第２制御信号が与えられるゲートとを含むことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
第１制御信号は前記複数の第１メモリセルのうちのひとつが選択されることに応じて活性化レベルをとることで前記第１トランジスタをＯＮにし、
第２制御信号は前記複数の第２メモリセルのうちのひとつが選択されることに応じて活性化レベルをとることで前記第２トランジスタをＯＮにすることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１トランジスタ回路は第１トランジスタと第２トランジスタと第３トランジスタとを含み、前記第１トランジスタは前記第１ローカルビット線と前記グローバルビット線との間に接続されたソース−ドレイン経路と第１制御信号が与えられるゲートとを含み、前記第２トランジスタはソース−ドレイン経路と第２制御信号が与えられるゲートとを含み、前記第３トランジスタはソース−ドレイン経路と前記第１ローカルビット線に接続されたゲートとを含み、前記第２トランジスタのソース−ドレイン経路および前記第３トランジスタのソース−ドレイン経路は前記グローバルビット線と参照電位線との間で直列に接続され、
前記第２トランジスタ回路は第４トランジスタと第５トランジスタと第６トランジスタとを含み、前記第４トランジスタは前記第２ローカルビット線と前記グローバルビット線との間に接続されたソース−ドレイン経路と第３制御信号が与えられるゲートとを含み、前記第５トランジスタはソース−ドレイン経路と第４制御信号が与えられるゲートとを含み、前記第６トランジスタはソース−ドレイン経路と前記第２ローカルビット線に接続されたゲートとを含み、前記第５トランジスタのソース−ドレイン経路および前記第６トランジスタのソース−ドレイン経路は前記グローバルビット線と参照電位線との間で直列に接続されることを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
前記複数の第２メモリセルのうちのひとつが選択されることに応じて、データ読み出し動作モードにおいては第２制御信号が活性化レベルをとることで前記第２トランジスタをＯＮし、データ書き込み動作モードにおいては第３制御信号が活性化レベルをとることで前記第４トランジスタをＯＮし、
前記複数の第１メモリセルのうちのひとつが選択されることに応じて、データ読み出し動作モードにおいては第４制御信号が活性化レベルをとることで前記第５トランジスタをＯＮし、データ書き込み動作モードにおいては第１制御信号が活性化レベルをとることで前記第１トランジスタをＯＮすることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１トランジスタ回路はさらに第３トランジスタを含み、前記第３トランジスタは前記第１ローカルビット線と前記センスアンプの第１ノードとの間に接続されたソース−ドレイン経路と第３制御信号が与えられるゲートとを含み、
前記第２トランジスタ回路はさらに第４トランジスタを含み、前記第４トランジスタは前記第２ローカルビット線と前記センスアンプの第２ノードとの間に接続されたソース−ドレイン経路と第４制御信号が与えられるゲートとを含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１７】
前記複数の第１メモリセルのうちのひとつが選択されることに応じて、第１および第３制御信号のそれぞれは活性化レベルをとることで前記第１および第３トランジスタをＯＮし、その後第１制御信号は活性化レベルをとり続けるものの、第３制御信号は非活性化レベルに変えられ、
前記複数の第２メモリセルのうちのひとつが選択されることに応じて、第２および第４制御信号のそれぞれは活性化レベルをとることで前記第２および第４トランジスタをＯＮし、その後第２制御信号は活性化レベルをとり続けるものの、第４制御信号は非活性化レベルに変えられることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
第１方向に延びるグローバルビット線と、
前記グローバルビット線に接続され、前記グローバルビット線の電位を増幅するグローバルセンスアンプと、
前記グローバルビット線と実質的に平行となるよう第１方向に延びる第１ローカルビット線であって第１および第２端部とそれらの間の第１中間部とを有する第１ローカルビット線と、
各々が前記第１ローカルビット線の第１中間部に接続された複数の第１メモリセルと、
前記グローバルビット線と実質的に平行となるよう第１方向に延びる第２ローカルビット線であって第３および第４端部とそれらの間の第２中間部とを有する第２ローカルビット線と、
各々が前記第２ローカルビット線の第２中間部に接続された複数の第２メモリセルと、
前記第１ローカルビット線の第１端部と前記第２ローカルビット線の第３端部との間に設けられ、前記第１ローカルビット線と前記第２ローカルビット線との間の電位差を増幅するよう構成された第１ローカルセンスアンプと、
前記第１ローカルビット線の第１端部と前記グローバルビット線との間に接続された第１トランジスタと、
前記第１ローカルビット線の第２端部と前記グローバルビット線との間に接続された第２トランジスタと、
前記第２ローカルビット線の第３端部と前記グローバルビット線との間に接続された第３トランジスタと、
前記第２ローカルビット線の第４端部と前記グローバルビット線との間に接続された第４トランジスタと、を備えることを特徴とする半導体装置。
【請求項１９】
前記グローバルビット線と実質的に平行となるよう第１方向に延びる第３ローカルビット線であって第５および第６端部とそれらの間の第３中間部とを有する第３ローカルビット線と、
各々が前記第３ローカルビット線の第３中間部に接続された複数の第３メモリセルと、
前記グローバルビット線と実質的に平行となるよう第１方向に延びる第４ローカルビット線であって第７および第８端部とそれらの間の第４中間部とを有する第４ローカルビット線と、
各々が前記第４ローカルビット線の第４中間部に接続された複数の第４メモリセルと、
前記第３ローカルビット線の第５端部と前記第４ローカルビット線の第７端部との間に設けられ、前記第３ローカルビット線と前記第４ローカルビット線との間の電位差を増幅するよう構成された第２ローカルセンスアンプと、
前記第３ローカルビット線の第５端部と前記グローバルビット線との間に接続された第５トランジスタと、
前記第３ローカルビット線の第６端部と前記グローバルビット線との間に接続された第６トランジスタと、
前記第４ローカルビット線の第７端部と前記グローバルビット線との間に接続された第７トランジスタと、
前記第４ローカルビット線の第８端部と前記グローバルビット線との間に接続された第８トランジスタと、をさらに備えることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第１および第２ローカルビット線ならびに前記第１ローカルセンスアンプは前記グローバルビット線の一方の側に設けられ、前記第３および第４ローカルビット線ならびに前記第２ローカルセンスアンプは前記グローバルビット線の他方の側に設けられることを特徴とする請求項１９に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本発明の半導体装置は、第１の領域に配置される複数のメモリセルと接続される第１のローカルビット線と、第２の領域に配置される複数のメモリセルと接続される第２のローカルビット線と、前記第１のローカルビット線と前記第２のローカルビット線との間の差電圧を増幅する差動型のローカルセンスアンプと、前記第１のローカルビット線および前記第２のローカルビット線の延伸方向に配置されるグローバルビット線と、前記第１のローカルビット線と前記グローバルビット線との間の電気的接続を制御する第１のスイッチと、前記第２のローカルビット線と前記グローバルビット線との間の電気的接続を制御する第２のスイッチとを備えて構成され、前記第１の領域の選択メモリセルに対する書き込みデータは前記第１のスイッチを介して前記グローバルビット線から前記第１のローカルビット線に伝送され、前記第２の領域の選択メモリセルに対する書き込みデータは前記第２のスイッチを介して前記グローバルビット線から前記第２のローカルビット線に伝送されることを特徴としている。