(57)【要約】      （修正有）【課題】ＦＥＴ間で負荷電流にバラツキが生じさせず、効率的な電流供給が可能な大電流投入、切断スイッチを提供する。【解決手段】ソース電極を連結する第１の電源ケーブルの最先端が第1番目のＦＥＴのソース電極に、次に隣接する第２番目のＦＥＴのソース電極に、最後に第Ｎ番目のＦＥＴのソース電極に電気・機械的に固着され、その手前が電源に接続され、ドレイン電極を連結する第２の電源ケーブルの最先端が第Ｎ番目のＦＥＴのドレイン電極に、次に隣接する第Ｎ−１番目のＦＥＴのドレイン電極に、最後に第１番目のＦＥＴのドレイン電極に電気・機械的に固着され、その手前が負荷に接続される。【選択図】図６
0003160929.tif 000002
【実用新案登録請求の範囲】
【請求項１】
大電流投入・切断のために複数（Ｎ個：Ｎは２以上の正整数）のＦＥＴが積層されて構成される大電流スイッチにおいて、
該複数のＦＥＴのソース電極を連結する第１の電源ケーブルの最先端が第1番目のＦＥＴのソース電極に電気・機械的に固着され、次に隣接する第２番目のＦＥＴのソース電極に電気・機械的に固着され、最後に第Ｎ番目のＦＥＴのソース電極に電気・機械的に固着され、その手前が電源ケーブルとして電源または負荷に接続され、
該複数のＦＥＴのドレイン電極を連結する第２の電源ケーブルの最先端が第Ｎ番目のＦＥＴのドレイン電極に電気・機械的に固着され、次に隣接する第Ｎ−１番目のＦＥＴのドレイン電極に電気・機械的に固着され、最後に第１番目のＦＥＴのドレイン電極に電気・機械的に固着され、その手前が電源ケーブルとして負荷または電源に接続される
ことを特徴とする複数ＦＥＴの並列接続による大電流投入・切断スイッチ
【請求項２】
請求項１に記載の複数ＦＥＴが積層されて構成される大電流スイッチにおいて、
積層される複数ＦＥＴのそれぞれに金属製の放熱版を抱かせて積層することを特徴とする複数ＦＥＴの並列接続による大電流投入・切断スイッチ
【請求項３】
請求項１又は請求項２に記載の複数ＦＥＴが積層されて構成される大電流スイッチにおいて、
第１の電源ケーブルと各ソース電極及び第２の電源ケーブルと各ドレイン電極を電気・機械的に固着する手段として半田付けを用いることを特徴とする複数ＦＥＴの並列接続による大電流投入・切断スイッチ。
【考案の詳細な説明】
【技術分野】
【０００１】
大電流投入切断技術に関する。
【背景技術】
【０００２】
大電流投入切断スイッチとしてＦＥＴを用いることが多いが、ＦＥＴ一個の扱える電流値には限界がるので、短時間に非常に大きな電流の投入切断を行う場合には、複数のＦＥＴを積層し、並列に接続して使用する。
【考案の開示】
【考案が解決しようとする課題】
【０００３】
複数のＦＥＴを積層して、ソース電極を接続する電源ケーブルとドレイン電極を接続する電源ケーブルとを積層したＦＥＴの同一最端側から電源又は負荷側に接続した場合、各電極間のケーブルにインダクタンス、抵抗が存在するため複数のＦＥＴ間の動作点が異なり、ＦＥＴ間で負荷電流にバラツキが生じ、効率的な電流供給が出来ないという問題があった。
【課題を解決するための手段】
【０００４】
本考案は、上記した問題に鑑みなされてもので、大電流投入切断のために複数（Ｎ個：Ｎは２以上の正整数）のＦＥＴを積層して構成する大電流スイッチにおいて、該複数のＦＥＴのソース電極を連結する第１の電源ケーブルの最先端が第1番目のＦＥＴのソース電極に電気・機械的に固着され、次に隣接する第２番目のＦＥＴのソース電極に電気・機械的に固着され、最後に第Ｎ番目のＦＥＴのソース電極に電気・機械的に固着され、その手前が電源ケーブルとして電源または負荷に接続され、
該複数のＦＥＴのドレイン電極を連結する第２の電源ケーブルの最先端が第Ｎ番目のＦＥＴのドレイン電極に電気・機械的に固着され、次に隣接する第Ｎ−１番目のＦＥＴのドレイン電極に電気・機械的に固着され、最後に第１番目のＦＥＴのドレイン電極に電気・機械的に固着され、その手前が電源ケーブルとして負荷または電源に接続されることを特徴とする複数ＦＥＴの並列接続による大電流投入切断スイッチを構成する。
【考案の効果】
【０００５】
本考案によれば、各ＦＥＴの動作点がほぼ同一となるので、ＦＥＴ間で負荷電流のバラツキがなくなり、効率的な電流供給が可能となる。
【実施例】
【０００６】
図１Ａは、複数ＦＥＴを並列接続して大電流投入切断スイッチを行うスポット溶接機の概略回路図である。図１Ａに示すようにＮ個（Ｎ：Ｎ≧２の整数）のＦＥＴ２００−１、ＦＥＴ２００−２、・・・・ＦＥＴ２００−Ｎが並列接続され、溶接用の電荷を蓄えたコンデンサー３００、溶接用プローブ３０１、溶接対象素材３０２、ソース側の第１の電源ケーブル３０４、ドレイン側の第２の電源ケーブル３０５、スイッチ制御を行うトランジスタ１０１、１０２、スイッチ用タイミング発生回路４００等が構成要素として含まれる。
【０００７】
図１Ｂは、図１Ａのタイミング発生回路４００の出力と各ＦＥＴのゲート電圧を示したものである。タイミング発生回路４００のポートＡが「ｈｉｇｈ」となり、次に「ｌｏｗ」となり、ポートＢが「ｈｉｇｈ」となる間、各ＦＥＴのゲート電圧が「ｈｉｇｈ」となり、その間に大電流が負荷に供給される。
【０００８】
図２は、複数ＦＥＴの積層状況を示す。ＦＥＴ２００−１〜ＦＥＴ２００−Ｎが放熱版５００−１〜放熱版５００−Ｎとで積層され、ボルト６００とナット６０１で締め付け固定される。各ＦＥＴの２０１はソース電極、２０２はドレイン電極、２０３はゲート電極を示す。
【０００９】
図３は、Ｎ＝５の場合について、従来技術による電源ケーブルの接続形状を示す。第１の電源ケ−ブル３０４は、ＦＥＴ２００−１、ＦＥＴ２００−２、・・・ＦＥＴ２０５の各ソース電極によってかしめられ、図では示していないが半田付けされている。同じ様に第２の電源ケーブル３０５は、各ドレイン電極によりかしめられ、図では示していないが半田付けされる。ここで従来技術の場合は、第１の電源ケーブル３０４及び第２の電源ケーブル３０５が、積層ＦＥＴ２００−１側から電源又は負荷側に接続され、積層ＦＥＴ２００−５側は、ケーブルの先端であり、その先はどこにも接続されていないことである。
なお、本図では、ゲート電極及びゲート電極に接続されるゲート抵抗の表示を省略した。
【００１０】
大電流の投入切断時は、高速のトランジッションとなるので、ケーブルの持つインダクタンス、抵抗が波形に効いてくる。図４はスイッチングトランジスタ１０２がオフで、１０１がオンになった瞬間以降の動作を示す等価回路である。電源ケーブルおよび溶接部材を含む抵抗値Ｒ２５０、電源ケーブルのインダクタンスＬ２６０、電極間の電源ケーブル抵抗Ｒｔ２５１、同じく電極間の電源ケーブルのインダクタンスＬｔ２６１を示す。電極間の電源ケーブ抵抗及びインダクタンスは、各電極間で同一とみなした。
【００１１】
各ＦＥＴの起電力はほぼ同一と考えるとＦＥＴ２００−１の時定数は、
（数式１）    τ１＝  ２Ｌ／Ｒ
で近似される。
また、ＦＥＴ２００−ｉの時定数は、
（数式２）    τｉ＝  ｛２Ｌ＋２（ｉ−１）Ｌｔ｝／｛Ｒ＋２（ｉ−１）Ｒｔ｝
＝  ２Ｌ／Ｒ｛１＋２（ｉ−１）Ｌｔ／Ｌ｝／｛１＋２（ｉ−１）Ｒｔ／Ｒ｝
≒  ２Ｌ／Ｒ｛１＋２（ｉ−１）Ｌｔ／Ｌ−２（ｉ−１）Ｒｔ／Ｒ｝
ここで、  Ｒには、溶接素材及び溶接プローブと溶接素材間の間隙の抵抗を含むので、Ｒｔ／Ｒ≪Ｌｔ／Ｌである。
（数式３）      τｉ≒  ２Ｌ／Ｒ｛１＋２（ｉ−１）Ｌｔ／Ｌ
＝ ２Ｌ／Ｒ＋２（ｉ−１）Ｌｔ／Ｒ
で近似される。
【００１２】
図５Ａは、ｉ＝１〜５について、ドレイン電流ＩＤｉを図示したものである。いずれのＦＥＴも最終的には、負荷抵抗とゲート電圧で決まる一定の電流値に収斂する。しかし、溶接機として使用するためには、大電流を流す必要があり、そのためゲート電圧をかなり高くして、ＦＥＴを能動動作領域で使用するので、ＦＥＴの消費電力超過とならないタイミングでＦＥＴをオフにしないとＦＥＴが破損する。
【００１３】
したがって、ＦＥＴに流せる最大電流値ＩＤｍａｘとした時に、図５Ｂに示すようにｉ＝１のＦＥＴが破損に至らないタイミングｔ０で、ゲート電圧を制御してＦＥＴをオフにし、電流投入を停止する。このタイミング制御は、詳細説明は省略するが、タイミング回路４００において行われる。
このタイミングｔ０すなわち電流投入を停止した時点における各ＦＥＴ２００−ｉのドレイン電流をＩ０Ｄｉとすると
（数式４）      ＩＤｍａｘ＝Ｉ０Ｄ１＞Ｉ０Ｄ２＞Ｉ０Ｄ３＞Ｉ０Ｄ４＞Ｉ０Ｄ５

（数式５）      Ｉ０Ｄ１＋Ｉ０Ｄ２＋Ｉ０Ｄ３＋Ｉ０Ｄ４＋Ｉ０Ｄ５＜５ＩＤｍａｘ

である。このことは、ＦＥＴ２００−１以外は、許容消費電力に対して余裕のある状態でオフになるので、十分な電流を得るためには、ＦＥＴの数を増やさなければならないという問題があった。しかも追加するＦＥＴは、ますます許容消費電力に対して、余裕をもってオフされることになる。
【００１４】
これに対し、図６は、本考案による電源ケーブルの接続形状を示す。図６に示すように、第１の電源ケーブル３０４は、ＦＥＴ２００−１側より電源に接続され、ＦＥＴ２００−５側は、オープンであり、何にも接続されていない。一方第２の電源ケーブル３０５は、逆にＦＥＴ２００−５側より負荷に接続され、ＦＥＴ２００−１側はオープンであり、何も接続されていない。
なお、本図には、ゲート電極及びゲート電極に接続されるゲート抵抗の表示を省略した。
【００１５】
図７は、本考案のケーブル接続形状において、トランジスタ１０２がオフ状態で、１０１がオンになった瞬間以降の等価回路を示す。図７から読み取れるように、電極間のケーブルのインダクタンス及び抵抗は、各ＦＥＴに等しく効いてくるので、その時定数τｉ（ｉ＝１、２、・・・、５）は、相等しく、
（数式６）    τ１＝τ２＝τ３＝τ４＝τ５＝Ｌ／Ｒ＋４Ｌｔ／Ｒ
である。
【００１６】
図８は、図７に示す等価回路のトランジスタ１０２がオンになった瞬間以降のドレイン電流ＩＤｉの変化の様子を示す。各ＦＥＴのドレイン電流ＩＤｉは、ほぼ同一である。したがって、各ＦＥＴが許容最大電流ＩＤｍａｘを超えるタイミングｔ１もほぼ同時であり、このタイミングで各ＦＥＴをオフにすればＦＥＴの破損を回避することができる。その時の各ＦＥＴ２００−ｉのドレイン電流Ｉ１Ｄｉは
（数式７）    ＩＤｍａｘ＝Ｉ１Ｄ１＝Ｉ１Ｄ２＝Ｉ１Ｄ３＝Ｉ１Ｄ４＝Ｉ１Ｄ５

（数式８）    Ｉ１Ｄ１＋Ｉ１Ｄ２＋Ｉ１Ｄ３＋Ｉ１Ｄ４＋Ｉ１Ｄ５＝５ＩＤｍａｘ
＞  Ｉ０Ｄ１＋Ｉ０Ｄ２＋Ｉ０Ｄ３＋Ｉ０Ｄ４＋Ｉ０Ｄ５

となり、どのＦＥＴを破損することなく、従来技術より、大きな電流値を供給することができ、場合  
によっては、使用するＦＥＴの数を減らすことができる。
【００１７】
本考案の実施例で、第１の電源ケーブルが電源に接続され、第２の電源ケーブルが負荷に接続されるとして説明したが、第１の電源ケーブルが負荷に接続され、第２の電源ケーブルが電源に接続されても同様の効果が達成できることは言うまでもない。

【図面の簡単な説明】
【００１８】
【図１Ａ】本考案の対象となるスポット溶接機の概略回路図
【図１Ｂ】本考案の対象となるスポット溶接機の電流投入タイミング
【図２】本考案の対象となる積層ＦＥＴ
【図３】従来技術による積層ＦＥＴの電極接続形状
【図４】従来技術の電流投入時の等価回路
【図５Ａ】従来技術の各ＦＥＴのドレイン電流曲線
【図５Ｂ】従来技術の電流投入停止時の各ＦＥＴのドレイン電流
【図６】本考案による積層ＦＥＴの電極接続形状
【図７】本考案の電源投入時の等価回路
【図８】本考案の電流投入停止時の各ＦＥＴのドレイン電流
【符号の説明】
【００１９】
１０１  ゲート電圧制御用トランジスタ
１０２          同上
２００−１、２００−２、・・・、２００−Ｎ    ＦＥＴ
２０１  ソース電極
２０２  ドレイン電極
２０３  ゲート電極
２５０  溶接素材、溶接プローブと溶接素材との間隙抵抗及び電源ケーブル抵抗
２５１  隣接ＦＥＴの対応電極間ケーブルの抵抗
２６０  電源ケーブルのインダクタンス
２６１  隣接ＦＥＴの対応電極間ケーブルのインダクタンス
３００  電荷貯蓄用コンデンサ
３０１  スポット溶接機のプローブ
３０２  スポット溶接の対象素材
３０４  電源側電源ケーブル
３０５  負荷側電源ケーブル
４００  タイミング回路
５００−１、５００−２、・・・、５００−Ｎ    放熱板
６００、６０１  ＦＥＴと放熱版を積層して、固定するためのボルトとナット
【図１Ａ】
0003160929.tif 000003
【図１Ｂ】
0003160929.tif 000004
【図２】
0003160929.tif 000005
【図３】
0003160929.tif 000006
【図４】
0003160929.tif 000007
【図５Ａ】
0003160929.tif 000008
【図５Ｂ】
0003160929.tif 000009
【図６】
0003160929.tif 000010
【図７】
0003160929.tif 000011
【図８】
0003160929.tif 000012
【手続補正書】
【提出日】平成22年5月7日(2010.5.7)
【手続補正１】
【補正対象書類名】実用新案登録請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
請求項１に記載の複数ＦＥＴの並列接続による大電流投入・切断スイッチにおいて、積層される複数ＦＥＴのそれぞれに金属製の放熱板を抱かせて積層することを特徴とする複数ＦＥＴの並列接続による大電流投入・切断スイッチ。
【手続補正２】
【補正対象書類名】実用新案登録請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
請求項１又は請求項２に記載の複数ＦＥＴの並列接続による大電流投入・切断スイッチにおいて、第１の電源ケーブルと各ソース電極及び第２の電源ケーブルと各ドレイン電極を電気・機械的に固着する手段として半田付けを用いることを特徴とする複数ＦＥＴの並列接続による大電流投入・切断スイッチ。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
図２は、複数ＦＥＴの積層状況を示す。ＦＥＴ２００−１〜ＦＥＴ２００−Ｎが放熱板５００−１〜放熱板５００−Ｎとで積層され、ボルト６００とナット６０１で締め付け固定される。各ＦＥＴの２０１はソース電極、２０２はドレイン電極、２０３はゲート電極を示す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
１０１  ゲート電圧制御用トランジスタ
１０２              同上
２００−１、２００−２、・・・・・、２００−Ｎ  ＦＥＴ
２０１  ソース電極
２０２  ドレイン電極
２０３  ゲート電極
２５０  溶接素材の抵抗、溶接プローブと溶接素材との間隙抵抗及び電極ケーブル抵抗の合計抵抗
２５１  隣接ＦＥＴの対応電極間ケーブルの抵抗
２６０  電源ケーブルのインダクタンス
２６１  隣接ＦＥＴの対応電極間ケーブルのインダクタンス
３００  電荷貯蓄用コンデンサ
３０１  スポット溶接機のプローブ
３０２  スポット溶接機の対象素材
３０４  電源側電源ケーブル
３０５  負荷側電源ケーブル
４００  タイミング回路
５００−１、５００−２、・・・・、５００−Ｎ    放熱板
６００、６０１  ＦＥＴと放熱板を積層して、固定するためのボルトとナット