(57)【要約】【課題】書換え不能な記憶領域を有する不揮発性半導体記憶装置を提供する。【解決手段】不揮発性記憶装置は、平行に配置された複数本の第１の配線、これら第１の配線と交差する平行に配置された複数本の第２の配線、及び第１の配線及び第２の配線の間に接続されたメモリセルを有するメモリセルアレイと、メモリセルアレイにおける所定のメモリセルと接続され、書込み禁止動作によって所定のメモリセルへの書き込みを不可逆的に不可能にするセキュリティー回路とを備える。【選択図】図７
2013069379.tif 000002
【特許請求の範囲】
【請求項１】
平行に配置された複数本の第１の配線、これら第１の配線と交差する平行に配置された複数本の第２の配線、及び前記第１の配線及び第２の配線の間に接続されたメモリセルを有するメモリセルアレイと、
前記メモリセルアレイにおける所定のメモリセルと接続され、書き込み禁止動作によって溶断されるフューズ、前記フューズの溶断に応じてオンオフ状態が切り替わるスイッチング素子、及び前記スイッチング素子のオンオフ状態の切り替わりによって前記第１の配線とグランド端子の間に接続されて前記第１の配線を前記制限された電圧に制限するツェナーダイオードを有し、書込み禁止動作によって前記所定のメモリセルに印加される電圧の最大値を、前記メモリセルの書込み電圧よりも小さく、且つ前記メモリセルの読み出し電圧よりも大きい値に制限するセキュリティー回路と、
前記メモリセルの書き込み及び読み出しに必要な電圧を供給する電圧生成回路と、
前記第１の配線を選択するデコーダとを備え、
前記セキュリティー回路は、前記電圧生成回路と前記デコーダとの間に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
平行に配置された複数本の第１の配線、これら第１の配線と交差する平行に配置された複数本の第２の配線、及び前記第１の配線及び第２の配線の間に接続されたメモリセルを有するメモリセルアレイと、
前記メモリセルアレイにおける所定のメモリセルと接続され、書込み禁止動作によって前記所定のメモリセルへの書き込みを不可逆的に不可能にするセキュリティー回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記セキュリティー回路は、前記書込み禁止動作によって前記所定のメモリセルに印加される電圧の最大値を、前記メモリセルの書込み電圧よりも小さく、且つ前記メモリセルの読み出し電圧よりも大きい値に制限することを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記セキュリティー回路は、前記書込み禁止動作によって前記メモリセルに流れる電流の最大値を前記メモリセルの書込み電流よりも小さく、且つ前記メモリセルの読み出し電流よりも大きい値に制限する事を特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記セキュリティー回路は、
前記書き込み禁止動作によって溶断されるフューズと、
前記フューズの溶断に応じてオンオフ状態が切り替わるスイッチング素子と、
前記スイッチング素子のオンオフ状態の切り替わりによって前記第１の配線とグランド端子の間に接続されて前記第１の配線を前記制限された電圧に制限するツェナーダイオードと
を有する
ことを特徴とする請求項３及び４記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルの書き込み及び読み出しに必要な電圧を供給する電圧生成回路と、
前記第１の配線を選択するデコーダとを有し、
前記セキュリティー回路は、前記電圧生成回路と前記デコーダとの間に接続されていることを特徴とする請求項３〜５のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体技術の発展に伴い、情報セキュリティーの重要性が高まっている。現在のＮＡＮＤフラッシュに代表される半導体記憶装置では、情報の書き込み・読み出しが簡便に行え、その不揮発性・低消費電力・デバイスサイズの縮小により多くのものがモバイル製品として使用されている。これに伴い、個人情報の流出や著作物の違法な複製、取引等が行われる可能性が生じている。
【０００３】
この様な問題を解決する手段として、記憶装置の一部のデータに関して書き換えを禁止する事が考えられる。たとえば、著作権を有する情報を記憶する場合には、著作権の保護のために個々の記憶装置毎に固体認証を行う場合がある。この様な場合に記憶装置のシリアルナンバー等を書き換え可能としてしまうと、情報のコピーが容易に行われ、著作権の保護が困難となる。
【０００４】
一般的に、マイクロプログラムのようにソフトウエアに依存した手法を用いて書き込み保護を行う場合、プログラムの改変により、書き込み保護を解除される可能性が存在する。又、読み出し電圧の電源部分を操作して昇圧し、読み出し動作に見せかけて書き込みを行わせる可能性も完全には否定できない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−３２３５号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、書換え不能な記憶領域を有する不揮発性半導体記憶装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、平行に配置された複数本の第１の配線、これら第１の配線と交差する平行に配置された複数本の第２の配線、及び第１の配線及び第２の配線の間に接続されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイにおける所定のメモリセルと接続され、書込み禁止動作によって前記所定のメモリセルへの書き込みを不可逆的に不可能にするセキュリティー回路とを備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の構成を示す平面図である。
【図３】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図４】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の断面図である。
【図５】同実施形態に係る不揮発性半導体記憶装置のメモリセルの構成を示す断面図である。
【図６】同実施形態に係る不揮発性半導体記憶装置のカラム制御回路の一部の構成を示すブロック図である。
【図７】同実施形態に係る不揮発性半導体記憶装置のセキュリティー回路の構成を示す回路図である。
【図８】第２の実施形態に係る不揮発性半導体記憶装置のセキュリティー回路の構成を示す回路図である。
【図９】第３の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の構成を示す平面図である。
【図１０】同実施形態に係る不揮発性半導体記憶装置のカラム制御回路の一部の構成を示すブロック図である。
【図１１】第４の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の構成を示す平面図である。
【図１２】第５の実施形態に係る不揮発性半導体記憶装置のセキュリティー回路の構成を示す回路図である。
【発明を実施するための形態】
【０００９】
［第１の実施の形態］
［全体構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、後述する可変抵抗素子と電流整流素子を具備するメモリセルＭＣをマトリクス状に配置したメモリセルアレイ１を備える。
【００１０】
メモリセルアレイ１のビット線ＢＬには、カラムアドレスに基づいてメモリセルアレイ１のビット線ＢＬを制御し、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、ロウアドレスに基づいてメモリ部１のワード線ＷＬを選択し、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするロウ制御回路３が電気的に接続されている。これらカラム制御回路２及びロウ制御回路３には、メモリセルアレイ１の選択されたメモリセルに書き込み電圧及び読み出し電圧を供給する電圧パルス生成回路４が接続されている。
【００１１】
［メモリセルアレイ］
図２は、メモリセルアレイ１の構成を示す平面図である。メモリセルアレイ１は、複数のマトリクス配列されたメモリベイ１０から構成されており、メモリベイ１０は、更に複数のメモリブロック１００により構成されている。特定のメモリベイ１０を構成するメモリブロック１００は、データの書換えを禁止することが可能なセキュリティーブロック１１０として構成されている。具体的には、セキュリティーブロック１１０は、後述するセキュリティ回路ＳＣが接続されたメモリブロック１００である。
【００１２】
図３は、メモリブロック１００及びセキュリティーブロック１１０の一部の斜視図、図４は、図３におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１列分の断面図、図５は、メモリセル１つ分の断面図である。メモリブロック１００及びセキュリティーブロック１１０はクロスポイント型のメモリブロックで、複数本のワード線ＷＬが平行に配設され、これと交差して複数本のビット線ＢＬが平行に配設される。ワード線ＷＬとビット線ＢＬとの各交差部には両配線に挟まれるように後述のメモリセルＭＣが配置される。このようなセルアレイ層ＭＡ０〜ＭＡ４が、隣接するワード線ＷＬ及びビット線ＢＬを共有して多層に形成されて、メモリブロック１００及びセキュリティーブロック１１０を形成している。なお、ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等を用いることができる。
【００１３】
［メモリセル］
メモリセルＭＣは、図５に示すように、ワード線ＷＬとビット線ＢＬの間に直列接続された可変抵抗素子ＶＲと電流整流素子Ｄｉとを備える。図３のように三次元的に積層配列されたメモリセルアレイ１においては、ビット線ＢＬがワード線ＷＬの上部に位置する場合と、ビット線ＢＬがワード線ＷＬの下部に位置する場合とで電流整流素子Ｄｉの電流整流方向を逆にすることにより、選択されたメモリセルＭＣにおいては、常にビット線ＢＬからワード線ＷＬに向かって、又はワード線ＷＬからビット線ＢＬに向かって電流が流れるようにして、上下でビット線ＢＬ及びワード線ＷＬを上下で共有することができる。
【００１４】
［可変抵抗素子］
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００１５】
メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へと変化させるセット動作と、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へと変化させるリセット動作とを含む。セット動作は、選択されたメモリセルＭＣの可変抵抗素子ＶＲに所定の電圧を所定時間印加することにより行う。一方、メモリセルＭＣに対するリセット動作は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、セット動作時よりも低い所定の電圧をセット動作よりも長い所定時間印加することにより行う。例えば、２値データの記憶であれば、選択メモリセルＭＣに対し、リセット動作、セット動作を行うことで、選択メモリセルＭＣの可変抵抗素子ＶＲの抵抗状態を高抵抗状態、低抵抗状態に変化させることにより行う。
【００１６】
［カラム制御回路］
図６は、カラム制御回路２のうち、特にセキュリティーブロック１１０を制御する部分の回路を示している。カラム制御回路２は、ビット線ドライバＢＤＲＶ及びカラムデコーダＣＤに加え、それらの間に設けられたセキュリティー回路ＳＣを備えている。ビット線ドライバＢＤＲＶは、書き込み用又は読み出し用の電圧パルスを入力してビット線ＢＬを駆動する電圧パルスを出力する。セキュリティー回路ＳＣは、ビット線ドライバＢＤＲＶの出力電圧パルスを、書き込み禁止動作によって不可逆的に一定の電圧値に制限し、メモリセルＭＣに書き込み電圧が加わらないようにしてメモリセルの書き換えを防止する。カラムデコーダＣＤは、カラムアドレスに従ってカラムデコーダＣＤによりビット線ＢＬ０〜ＢＬｎ−１の一部を選択し、選択されたビット線ＢＬにセキュリティー回路ＳＣから出力される電圧パルスを転送する。なお、カラム制御回路２のセキュリティーブロック１１０以外のメモリブロック１００を制御する部分には、セキュリティー回路ＳＣが設けられていない。
【００１７】
セキュリティー回路ＳＣは、例えば、図７に示す通り、ビット線ＢＬにつながるノードｎ１とグランド配線との間に直列に接続されたＰＭＯＳトランジスタＴｒ１及びツェナーダイオードＺＤｉと、ＰＭＯＳトランジスタＴｒ１のゲートとノードｎ２との間に接続されたフューズＦ、及びＰＭＯＳトランジスタＴｒ１のゲートとグランド配線との間に接続された抵抗Ｒを有している。ノードｎ２には、フューズＦを介してＰＭＯＳトランジスタＴｒ１のゲートにＰＭＯＳトランジスタＴｒ１をオフ状態にする書き込み許可電圧Ｖｆｗ又はフューズＦを溶断するためのフューズ溶断電圧Ｖｆｍが供給される。尚、ツェナーダイオードＺＤｉの降伏電圧Ｖｚは、メモリセルＭＣの読み出し電圧Ｖｒｅａｄよりも大きく、セット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔよりも小さい。すなわち、これらの電圧は、
［数１］
Ｖｒｅａｄ＜Ｖｚ＜Ｖｒｅｓｅｔ＜Ｖｓｅｔ
の関係を有する。
【００１８】
［動作］
本実施形態に係る不揮発性半導体記憶装置は、一度書き込んだセキュリティーブロック１１０のメモリセルのデータを書き換え不能に保持することを可能としている。ここからは、引き続き図７を参照しながら本実施形態に係る不揮発性半導体記憶装置の動作について説明する。
【００１９】
本実施形態において、まず、セキュリティーブロック１１０にデータを書き込む際の動作について説明する。この書込み動作はワード線ＷＬ、ビット線ＢＬ間にセット電圧Ｖｓｅｔ又はリセット電圧Ｖｒｅｓｅｔを印加することによって行うが、この際ノードｎ２には、電圧パルス生成回路４から書き込み許可電圧Ｖｆｗが印加される。従って、ＰＭＯＳトランジスタＴｒ１はオフ状態となり、ビット線ＢＬとセキュリティー回路ＳＣとは電気的に切り離され、正常に書込み動作が行われる。
【００２０】
次に書き込み禁止状態での動作について説明する。書込み禁止動作は、ノードｎ２に書き込み許可電圧Ｖｆｗよりも大きなフューズ溶断電圧Ｖｆｍを印加し、フューズＦを溶断することによって行う。フューズＦが溶断されると、ＰＭＯＳトランジスタＴｒ１のゲートは接地され、ＰＭＯＳトランジスタＴｒ１は常にオン状態となる。ＰＭＯＳトランジスタＴｒ１がオン状態となるとビット線ＢＬは常にツェナーダイオードＺＤｉを介して接地される状態となり、ビット線ＢＬにツェナーダイオードＺＤｉの降伏電圧Ｖｚよりも大きい電圧を印加することが出来なくなる。前述の通り、セット電圧Ｖｓｅｔ及びリセット電圧ＶｒｅｓｅｔはツェナーダイオードＺＤｉの降伏電圧Ｖｚよりも大きいので、フューズＦの溶断後はセキュリティーブロック１１０内のメモリセルＭＣに対するセット動作及びリセット動作が禁止される。尚、本実施形態における書き込み禁止動作はフューズの溶断によって行われるため、その変化は不可逆的であり、一度書込み禁止動作を行った後には同じビット線ＢＬに接続されているメモリセルＭＣに対する書き込みは不可能となる。
【００２１】
尚、読み出し電圧ＶｒｅａｄはツェナーダイオードＺＤｉの降伏電流はよりも小さいため、フューズＦの溶断後もセキュリティーブロック１１０内のメモリセルＭＣに読み出し電圧を印加することは可能であり、従って読み出し動作も問題なく実行する事が可能である。
【００２２】
本実施形態に係る不揮発性半導体記憶装置によれば、フューズＦの溶断によってセキュリティーブロック１１０のメモリセルＭＣに対する書き換え動作を不可逆的に禁止することが可能となる。この様な書換え禁止方法はソフトウエア等による回避がほぼ不可能と言っても良く、従ってソフトウエア等を使用した従来の書き換え禁止方法と比較しても強力なセキュリティー機能を発揮する。
【００２３】
具体的には、例えばセキュリティーブロック１１０内に、記憶装置の固有のＩＤを記憶させておく。一般のメモリブロック１００にデータを記憶する場合には、セキュリティーブロック１１０からＩＤを読み出し、記憶させるデータを読み出したＩＤを使用してエンコードする。このエンコードしたデータをメモリブロック１００に記憶する。また、メモリブロック１００からデータを読み出す場合には、セキュリティーブロック１１０に記憶されたＩＤを読み出してデコードする。
【００２４】
このようにすれば、ある記憶装置から他の記憶装置にデータをコピーしたとしても、セキュリティーブロック１１０内に記憶されたＩＤは書き換えられないため、正しくデータを読み出すことができず、セキュリティー機能を発揮する。
【００２５】
仮に、セキュリティーブロック１１０のデータを読み出してコピー製品を作成しても、ＩＤからコピー元が判明するので、模造品を抑制することができる。
【００２６】
また、本実施形態によれば、メモリセルＭＣとは異なる部分に設けられたフューズＦを切る方式であるため、メモリセルＭＣへの影響が無い。
【００２７】
また、本実施形態のように、セキュリティーブロック１１０のみから構成されるメモリベイ１０を選択するカラムデコーダＣＤの上流にセキュリティー回路ＳＣを設けることにより、１つのフューズＦでメモリベイ１０の単位で書き込み禁止を一括設定可能であり、回路構成も簡単になるという効果がある。
【００２８】
［第２の実施形態］
次に、第２の実施形態に係る不揮発性半導体記憶装置について説明する。第１の実施形態に係る不揮発性半導体記憶装置においては、フューズＦの溶断後にメモリセルＭＣにかかる電圧が一定値以下となるように制限することによってセキュリティーブロック１１０内にあるメモリセルＭＣの書き換え動作を禁止していた。これに対し、メモリセルＭＣに対するデータの書き込み及び読み出しが電流制御によってなされることもある。本実施形態においては、メモリセルＭＣに流れる電流を制御することによって、メモリセルＭＣの書き換え動作を禁止する。
【００２９】
図８は、本実施形態に係る不揮発性半導体記憶装置のセキュリティーブロック１１０の構成を示す回路図である。本実施形態に係る不揮発性半導体記憶装置は基本的には第１の実施形態と同様であるが、セキュリティー回路ＳＣの構成が一部異なっている。即ち、本実施形態においては、ＰＭＯＳトランジスタＴｒ１とビット線ＢＬの間に抵抗Ｒｃが挿入されている。
【００３０】
本実施形態にかかるツェナーダイオードＺＤｉ及び抵抗Ｒｃは、降伏電圧Ｖｚ及び抵抗値Ｒｃによって決まる最大電流値Ｉｍａｘ＝（Ｖｚ／Ｒｃ）が次の関係を満たす様に選択する必要がある。
［数２］
Ｉｒｅａｄ＜Ｉｍａｘ＜Ｉｓｅｔ＜Ｉｒｅｓｅｔ
尚、ここでＩｒｅａｄ読み出し動作時にメモリセルＭＣに流れる電流、Ｉｓｅｔはセット動作時にメモリセルＭＣに流れる電流、Ｉｒｅｓｅｔはリセット動作時にメモリセルＭＣに流れる電流である。
【００３１】
次に、本実施形態に係る不揮発性半導体記憶装置の動作について説明する。本実施形態において、フューズＦ溶断前のメモリセルＭＣに対する書換え動作は、第１の実施形態と同様、ＰＭＯＳトランジスタＴｒ１のゲートにフューズＦを介して書き込み許可電圧Ｖｆｗを与えて、ＰＭＯＳトランジスタＴｒ１をオフ状態にして行われる。ただし、セット動作は、セット電流ＩｓｅｔをメモリセルＭＣに供給し、リセット動作は、リセット電流ＩｒｅｓｅｔをメモリセルＭＣに供給することにより行われる。
【００３２】
書込み禁止動作も第１の実施形態と同様に、書き込み許可電圧Ｖｆｗよりも大きなフューズ溶断電圧ＶｆｍをフューズＦに印加し、フューズＦを溶断することによって行われる。フューズＦが溶断されるとＰＭＯＳトランジスタＴｒ１は常にオン状態となる。従ってノードｎ１は常にツェナーダイオードＺＤｉを介して接地されている状態となり、抵抗Ｒｃに流れる電流は、Ｉｍａｘ以下に制限される。従って、この様な構成によっても実施形態１と同様に、読み出し動作を可能にしつつ、セット動作及びリセット動作を禁止することが可能となる。
【００３３】
［第３の実施形態］
次に、第３の実施形態について説明する。本実施形態に係る不揮発性半導体記憶装置は、基本的には第１及び第２の不揮発性半導体記憶装置と同様であるが、以下の点において異なっている。即ち、第１及び第２の実施形態においてはセキュリティーブロック１１０のみからなるメモリベイ１０が設けられていたが、本実施形態においては、図９に示す通り、メモリベイ１０の一部のメモリブロック１００にのみセキュリティーブロック１１０を構成している。
【００３４】
この場合、図１０に示すように、カラム制御回路２では、メインカラムデコーダＭＣＤと、セキュリティーブロック１１０を選択するローカルカラムデコーダＬＣＤとの間にセキュリティー回路ＳＣを配置すればよい。
【００３５】
この様な構成によっても、第１及び第２の実施形態と同様な効果を奏することが可能である。
【００３６】
［第４の実施形態］
次に、第４の実施形態について説明する。本実施形態に係る不揮発性半導体記憶装置は、基本的には第１〜第３の実施形態と同様であるが、以下の点において異なっている。即ち、第１〜第３の実施形態においては、セキュリティーブロック１１０単位で、共通のセキュリティー回路ＳＣを設け、セキュリティーブロック１１０を構成しているビット線ＢＬ全てにセキュリティー回路ＳＣが接続される構成となっていた。これに対し、本実施形態においては、図１１に示す通り、セキュリティー回路ＳＣがビット線ＢＬ毎に設けられており、セキュリティー回路ＳＣに接続されているビット線ＢＬと、セキュリティー回路ＳＣに接続されていないビット線ＢＬとが混在してセキュリティーブロック１１０を構成している。この様な構成によっても、第１〜第３の実施形態と同様な効果を奏することが可能である。
【００３７】
［第５の実施形態］
次に、第５の実施形態について説明する。第１〜第４の実施形態では、メモリセルＭＣの書き込み及び読み出し時の電流の流れる向きが同一のユニポーラ動作を前提としていたが、本実施形態では、セット動作時とリセット動作時とで電流の向きが異なるバイポーラ動作を前提とする。
【００３８】
図１２に示すように、メモリセルＭＣに直列に接続された電流整流素子Ｄｉは、第１〜第４の実施形態とは逆向きに接続されている。メモリセルＭＣに対するセット動作は、電流整流素子Ｄｉの降伏電圧に達する逆方向のセット電圧Ｖｓｅｔを印加することにより行われる。リセット動作は、電流整流素子Ｄｉの順方向のリセット電圧−Ｖｒｅｓｅｔを印加することにより行われる。読み出し動作は、電流整流素子Ｄｉの順方向の読み出し電圧−Ｖｒｅａｄを与えることにより行われる。
【００３９】
セキュリティー回路ＳＣには、ツェナーダイオードＺＤｉ１，ＺＤｉ２が互いに逆向きに直列接続されている。
【００４０】
ツェナーダイオードＺＤｉ１，ＺＤｉ２のツェナー電圧をそれぞれＶｚ１，Ｖｚ２、順方向電圧をＶｔ１，Ｖｔ２とすると、これらの電圧は、
［数３］
Ｖｚ１＋Ｖｔ２＜Ｖｓｅｔ
Ｖｒｅａｄ＜Ｖｚ２＋Ｖｔ１＜Ｖｒｅｓｅｔ
の関係を有する。
【００４１】
この実施形態においても、書き込み禁止状態では、メモリセルＭＣに印加可能な電圧範囲が、−Ｖｚ２＋Ｖｔ１〜Ｖｚ１＋Ｖｔ２の範囲となり、メモリセルＭＣにセット電圧Ｖｓｅｔ及びリセット電圧−Ｖｒｅｓｅｔを印加することができないので、データの書き換えを制限することができる。
【００４２】
［その他の実施形態］
第１〜第５の実施形態には、可変抵抗素子を用いた抵抗変化メモリを用いた不揮発性半導体記憶装置が記載されているが、本発明はＮＡＮＤフラッシュメモリ等の他の種々のメモリに対して適用することが可能である。又、セキュリティー回路の回路構成も適宜変更可能である。
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・電圧パルス生成回路、１０・・・メモリベイ、１００・・・メモリブロック、１１０・・・セキュリティーブロック、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＭＣ・・・メモリセル、ＳＣ・・・セキュリティー回路、ＶＲ・・・可変抵抗素子、Ｄｉ・・・電流整流素子、ＺＤｉ・・・ツェナーダイオード、Ｔｒ１・・・ＰＭＯＳトランジスタ、Ｆ・・・フューズ、Ｒ・・・抵抗。
【図１】
2013069379.tif 000003
【図２】
2013069379.tif 000004
【図３】
2013069379.tif 000005
【図４】
2013069379.tif 000006
【図５】
2013069379.tif 000007
【図６】
2013069379.tif 000008
【図７】
2013069379.tif 000009
【図８】
2013069379.tif 000010
【図９】
2013069379.tif 000011
【図１０】
2013069379.tif 000012
【図１１】
2013069379.tif 000013
【図１２】
2013069379.tif 000014