(57)【要約】      （修正有）【課題】インタリーブ動作を実行可能に構成された半導体記憶装置における更なる動作の高速化を図る。【解決手段】複数のアドレス変換回路１５１ａ〜１５１ｄが、メモリコア１１ａ〜１１ｄの各々にそれぞれ設けられ、外部から供給される論理アドレスデータを物理アドレスデータに変換する。アドレス変換回路は、インタリーブ動作において第１のメモリコアが第２のメモリコアより先にアクセスされる場合には、論理アドレスデータを変換せず物理アドレスとして出力する一方、第２のメモリコアが第１のメモリコアより先にアクセスされる場合には、論理アドレスデータに所定値を加算したアドレスデータに対応する物理アドレスデータとして出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリコアを備え、前記メモリコアの各々にビット線、ワード線、及び複数のメモリセルを有するメモリ部と、
アドレス信号に従い前記メモリコアにおける前記ワード線を選択するロウデコーダと、
前記ビット線を通じ、前記複数のメモリセルへのデータの入力、出力を制御するカラム制御回路と、
前記ロウデコーダ、及びカラム制御回路を制御する制御回路と
前記メモリコアの各々にそれぞれ設けられ外部から供給される論理アドレスデータを物理アドレスデータに変換する複数のアドレス変換回路と
を備え、
前記制御回路は、前記複数のメモリコアのうちの第１のメモリコアに対し第１の動作を実行している間に前記第１のメモリコアとは別の第２のメモリコアに対し第２の動作を実行する動作と、前記第１のメモリコアに対し前記第２の動作を実行している間に前記第２のメモリコアに対し前記第１の動作を実行する動作とを交互に実行するインタリーブ動作を実行可能に構成され、
前記アドレス変換回路は、
前記第１のメモリコアが前記第２のメモリコアより先にアクセスされる場合には、前記論理アドレスデータを変換せず前記物理アドレスとして出力する一方、
前記第２のメモリコアが前記第１のメモリコアより先にアクセスされる場合には、前記論理アドレスデータに第１の値を加算したアドレスデータに対応する物理アドレスデータとして出力することを特徴とする半導体記憶装置。
【請求項２】
アドレスデータ変換前のデータとこれに対応するアドレスデータ変換後のデータを一対一に記憶するテーブルに従って、前記論理アドレスデータに第２の値を加算したアドレスデータを前記物理アドレスデータに置き換えるルックアップテーブルを更に備えた請求項１記載の半導体記憶装置。
【請求項３】
前記複数のアドレス変換回路は、それぞれ
前記第１のメモリコア又は前記第２のメモリコアのいずれかを指定する第１データと、そのアドレス変換回路が設けられる位置を示す位置データに従い、前記第１の値の加算を行うか否かを決定する
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記複数のアドレス変換回路は、それぞれ
前記第１のメモリコア又は前記第２のメモリコアのいずれかを指定する第１のデータと、そのアドレス変換回路が設けられる位置を示す位置データの論理積を出力する論理積回路と、
前記論理積と、前記アドレスデータとを入力として加算値を出力する回路と
を備えたことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項５】
前記第１のメモリコアから読み出されたデータと、前記第２のメモリコアから読み出されたデータとをクロック信号に従って交互に出力するように構成されたマルチプレクサを更に備えた請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセル中にデータを不揮発に記憶する不揮発性半導体記憶装置として、様々な形式のものが提案されている。その中でも、ＮＡＮＤ型フラッシュメモリは、大容量化が容易であるため、データストレージデバイスとして広く用いられている。
【０００３】
アクセスの更なる高速化のため、いわゆるインタリーブ動作が可能なＮＡＮＤ型フラッシュメモリが提案されている。インタリーブ動作とは、複数のメモリコアを有するＮＡＮＤ型フラッシュメモリにおいて、１つのメモリコアに各種動作を行っている間に他のメモリコアに別の動作（例えば、プリチャージ動作）を行うなどして、あるメモリコアにおける動作を隠蔽し、これにより全体としてアクセスの高速化を図る動作方法である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−６６９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体記憶装置の動作の高速化を図ることを目的とする。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の半導体記憶装置は、複数のメモリコアを備え、前記メモリコアの各々にビット線、ワード線、及びメモリセルを配列してなるメモリ部を備える。ロウデコーダは、アドレス信号に従いメモリコアにおけるワード線を選択する。センスアンプ回路は、ビット線の電位を検知増幅する。ページバッファ回路は、センスアンプから読み出された読み出しデータを一時保持すると共に外部から供給された書き込みデータを一時保持する。カラム制御回路は、ページバッファ回路を制御して読み出しデータを外部に読み出すとともに書き込みデータを前記ページバッファに供給する。制御回路は、ロウデコーダ、センスアンプ回路、及びカラム制御回路を制御する。また、複数のアドレス変換回路が、メモリコアの各々にそれぞれ設けられ、外部から供給される論理アドレスデータを物理アドレスデータに変換する。前述の制御回路は、複数のメモリコアのうちの第１のメモリコアに対し第１の動作を実行している間に第１のメモリコアとは別の第２のメモリコアに対し第２の動作を実行する動作と、第１のメモリコアに対し第２の動作を実行している間に第２のメモリコアに対し第１の動作を実行する動作とを交互に実行するインタリーブ動作を実行可能に構成されている。アドレス変換回路は、第１のメモリコアが第２のメモリコアより先にアクセスされる場合には、論理アドレスデータを変換せず物理アドレスとして出力する一方、第２のメモリコアが第１のメモリコアより先にアクセスされる場合には、論理アドレスデータに所定値を加算したアドレスデータに対応する物理アドレスデータとして出力する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】メモリコア１０１ａ〜ｄに形成されるメモリセルアレイＭＡの構成を示す等価回路図である。
【図３】インタリーブ動作を説明する。
【図４】インタリーブ動作を説明する。
【図５】第１の実施の形態に係るアドレス変換回路の構成を示す回路図である。
【図６】ページバッファ１４ａ〜ｄの回路構成例を示す回路図である。
【図７】ページバッファ１４ａ〜ｄの回路構成例を示す回路図である。
【図８】第２の実施の形態に係るアドレス変換回路の構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本実施の形態に係る半導体記憶装置の実施形態について説明する。
【０００９】
［第１の実施の形態］
先ず、図１を参照して、第１実施形態に係る半導体記憶装置の全体構成について説明する。図１は、本発明の第１実施形態に係る半導体記憶装置のブロック図である。
【００１０】
第１実施形態に係る半導体記憶装置は、図１に示すように、メモリ部１１を有する。メモリ部１１は、複数のメモリコアをマトリクス状に配列して構成される。この図１では、一例として４つのメモリコア１１ａ〜１１ｄを備えた例を示している。
【００１１】
また、この半導体記憶装置は、ロウデコーダ１２ａ〜１２ｄ、センスアンプ回路１３ａ〜１３ｄ、ページバッファ１４ａ〜１４ｄ、カラム制御回路１５ａ〜１５ｄ、入出力制御回路１６、コマンドレジスタ１７、アドレスレジスタ１８、主制御回路１９、ロウ制御回路２０、電圧発生回路２１、マルチプレクサ２２Ｔ、２２Ｂ及び２３を備える。
【００１２】
メモリ部１１中の各メモリコア１１ａ〜１１ｄは、図２に示すように、ＮＡＮＤセルユニットＮＵをロウ方向に配列して構成されたメモリセルアレイＭＡを含んでいる。各ＮＡＮＤセルユニットＮＵは、複数個（図２の例では６４個）直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ６３と、その両端をそれぞれビット線ＢＬと共通ソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。
【００１３】
各メモリセルＭＣは、一例として、半導体基板上に形成されたｐ型ウェル上に、ゲート絶縁膜、電荷蓄積層、ゲート間絶縁膜及び制御ゲート電極が積層された積層ゲート構造を有するものとする。
【００１４】
ＮＡＮＤセルユニットＮＵ内のメモリセルＭＣの制御ゲートは異なるワード線ＷＬ０−ＷＬ６３に接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続される。１ワード線を共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫが配置される。各ビット線ＢＬは、後述するセンスアンプ回路１３ａ〜ｄに接続される。１本のワード線ＷＬに共通に接続されたメモリセルＭＣが１ページを構成する。
【００１５】
以下では、メモリコア１１ａ〜ｄ中のメモリセルアレイＭＡを、それぞれメモリセルアレイＭＡ（Ｔ＿Ｎ）、ＭＡ（Ｂ＿Ｎ）、ＭＡ（Ｔ＿Ｆ）、ＭＡ（Ｂ＿Ｆ）と称する。Ｔ，Ｂは、メモリ部１１中の上側（Ｔｏｐ側）、下側（Ｂｏｔｔｏｍ側）のメモリコアであることを意味している。一方、Ｎ，Ｆは、それぞれ主制御回路１９から見て近い側（Ｎｅａｒ側）、遠い側（Ｆａｒ側）のメモリコアであることを意味している。なお、この割り当ては一例であり、パッド電極を下にしたとき、左側をＮｅａｒ側、右側をＦａｒ側とするなど自由に割り当てることが出来る。
なお、各メモリコア１１ａ〜１１ｄの一部は、それぞれカラムリダンダンシ（不良救済）や、その他初期設定データ等を格納するためのエクストラアレイＲＡとして設定されている。エクストラアレイＲＡに含まれるビット線ＢＬの数は、一般的に２のべき乗ではない数とされることが多い。このため、本実施の形態では、後述するようなルックアップテーブルを備えている。
【００１６】
ロウデコーダ１２ａ〜ｄは、それぞれメモリコア１１ａ〜ｄに対応して設けられている。ロウデコーダ１２ａ〜ｄはそれぞれ、ロウ制御回路２０を介して入力されたアドレス信号等をデコードし、メモリコア１１ａ〜ｄのワード線を選択する。センスアンプ回路１３ａ〜ｄは、それぞれメモリコア１１ａ〜ｄのビット線ＢＬから読み出された信号を検知増幅してページバッファ１４ａ〜ｄに供給する一方、ページバッファ１４ａに保持された書き込みデータに応じた電圧をビット線ＢＬに与える。
【００１７】
ページバッファ１４ａ〜１４ｄは、それぞれメモリコア１１ａ〜ｄに対応して設けられており、読み出し動作時にはメモリコア１１ａ〜ｄから読み出されたデータを一時保持するとともに、書き込み動作時にはチップ外部から供給された書き込みデータを一時保持する機能を有する。
【００１８】
カラム制御回路１５ａ〜１５ｄは、それぞれメモリコア１１ａ〜ｄに対応して設けられ、アドレスレジスタ１８から入力されたカラムアドレス信号をデコードし、読み出しデータを外部に読み出すとともに書き込みデータをページバッファ１４ａ〜１４ｄに供給する等の入出力制御を行う。なお、カラム制御回路１５ａ〜１５ｄはそれぞれ、外部からアドレスレジスタ１８を介して与えられるアドレスデータ（論理アドレスデータ）を物理アドレスデータに変換するアドレス変換回路１５１ａ〜１５１ｄを備えている。
【００１９】
入出力制御回路１６は、外部から入力されたデータを、データの種別に応じてコマンドレジスタ１７、アドレスレジスタ１８又はカラム制御回路１５ａ〜ｄに転送するとともに、カラム制御回路１５ａ〜ｄが取得した読み出しデータを外部に転送する。アドレスレジスタ１８は、一例として、アドレスデータＡＩＮを入出力制御回路１６から供給されてロウ制御回路２０及びカラム制御回路１５ａ〜ｄに供給する。主制御回路１９は、コマンドレジスタ１７から送信されたコマンドデータに基づき、ロウ制御回路２０、電圧発生回路２１及びカラム制御回路１５ａ〜１５ｄを制御する。
【００２０】
ロウ制御回路２０は、主制御回路１９からの制御の下、アドレスレジスタ１８から供給されるロウアドレスデータに基づき、ロウデコーダ１２ａ〜１２ｄを制御する。電圧発生回路２１は、主制御回路１９の制御の下、各種動作に必要な電圧を発生させて、ロウ制御回路２０及びカラム制御回路に供給する。
【００２１】
マルチプレクサ２２Ｔ、及び２２Ｂは、インタリーブ動作による読み出し動作を実行する場合に動作する。マルチプレクサ２２Ｔは、インタリーブ動作によりメモリコア１１ａ（ＭＡ（Ｔ＿Ｎ））、１１ｃ（ＭＡ（Ｔ＿Ｆ））から交互に読み出されるデータを統合して出力する機能を有する。マルチプレクサ２２Ｂは、インタリーブ動作によりメモリコア１１ｂ（ＭＡ（Ｂ＿Ｎ））、１１ｄ（ＭＡ（Ｂ＿Ｆ））から交互に読み出されるデータを統合して出力する機能を有する。マルチプレクサ２３は、マルチプレクサ２２Ｔ及び２２Ｂの出力信号を更に統合して入出力制御回路１６に出力する機能を有する。なお、マルチプレクサ２２Ｔ及び２２Ｂは、例えば１００ＭＨｚのクロック信号ＣＫ２で動作する。これは、メモリコア１１ａ〜ｄの動作に用いられるクロック信号ＣＫ１（５０ＭＨｚ）の２倍である。
【００２２】
ここで、図３及び図４を参照して、インタリーブ動作について説明する。インタリーブ動作は、例えばメモリコア１１ａ〜１１ｄのうちの第１のメモリコアにおいての第１の動作を実行している間にこれとは別の２のメモリコアにおいて第１の動作とは別の第２の動作を開始する動作をする一方、第１のメモリコアにおいての第２の動作を実行している間に第２のメモリコアにおいて第１の動作を開始する動作のことをいう。例えば、図３に示すように、クロック信号ＣＫ１＿ＢＮの立ち上がりの時刻ｔ１にメモリコア１１ｂ（ＭＡ（Ｂ＿Ｎ））の読み出し動作の前段階であるプリチャージ動作を開始し、その後、クロック信号ＣＫ１＿ＴＮが立ち上がる時刻ｔ２からメモリコア１１ｂ（ＭＡ（Ｂ＿Ｎ））の読み出し動作を開始する一方で、別のメモリコア１１ａ（ＭＡ（Ｔ＿Ｎ））では、プリチャージ動作を開始する。以下同様にして、メモリコア１１ｂ、１１ａ、１１ｄ、１１ｃの順に読み出し動作を実行するとともに、その読み出し動作の裏で他のメモリコアにおけるプリチャージ動作を開始する。このようなインタリーブ動作によれば、プリチャージ動作が実質的に隠蔽され、これにより動作時間を実質的に短縮することができる。
【００２３】
しかし、図４に示す如く、これとは逆にＦａｒ側のメモリコア１１ｃ、１１ｄに先にアクセスし、その後Ｎｅａｒ側のメモリコア１１ａ，１１ｂにアクセスするようなインタリーブ動作が指示される場合がある。この場合、従来技術においては、後からアクセスされるメモリコア１１ａ、１１ｂのカラム制御回路において、アドレスデータをインクリメントするためにダミーのクロック信号を１クロック分発生させて、アドレスデータをカウントアップさせる。これにより、Ｆａｒ側のメモリコアを先にアクセスするインタリーブ動作が指示されても、Ｎｅａｒ側のメモリコアの適切なアクセス動作が可能とされる。しかし、このようなダミーのクロック信号は、高速動作の妨げになる。また、このようなダミークロック信号によるカウントアップ機能をカラム制御回路に含ませることは、カラム制御回路の構成を複雑にし、回路面積の増大の原因になる。
【００２４】
そこで、本実施の形態では、アドレス変換回路１５１ａ〜ｄが次のような構成・機能を有していることにより、Ｎｅａｒ側を先にアクセスすることを指示するインタリーブ動作、及びＦａｒ側を先にアクセスすることを指示するインタリーブ動作のいずれが指示された場合でも対応可能に構成されている。このアドレス変換回路１５１ａ〜１５１ｄによれば、上述のようなダミークロック信号を発生させる構成及び動作が不要となるので、回路構成の簡略化を図ることができるとともに、ダミークロック信号が不要となる分だけ高速動作が可能になるという利点がある。
【００２５】
図５を参照して、このアドレス変換回路１５ａ〜１５ｄの構成を説明する。なお、この実施の形態では、カラム制御回路１５ａ〜１５ｄには、カラムアドレスデータとして、アドレスデータＡＩＮ＜１３：２＞が入力される。先頭データＡＩＮ＜０＞は、メモリコア１１ａ〜ｄのＴｏｐ側／Ｂｏｔｔｏｍ側のいずれかを選択するデータである。なお、説明を解りやすくするため、図５には示していない。第２のデータＡＩＮ＜１＞は、メモリコア１１ａ〜ｄのＮｅａｒ側／Ｆａｒ側のいずれかを選択するデータである。アドレスデータＡＩＮ＜１３：２＞のうち最終のアドレスデータＡＩＮ＜１３＞は、エクストラアレイＲＡにアクセスするか否かを示すデータである。
【００２６】
このアドレス変換回路１５１ａ〜ｄは、論理ゲート回路１５１１、複数の全加算器１５１２（１）〜（３）、ルックアップテーブル１５１５、及びマルチプレクサ１５１６を備えている。
【００２７】
論理ゲート回路１５１１(論理積回路)は、アドレスデータＡＩＮ＜１＞と、位置特定信号Ｆ＿ＮＥＡＲを入力信号として供給され、この２つの信号の論理積信号を出力する。位置特定信号Ｆ＿ＮＥＡＲは、対応するメモリコア１５ａ〜１５ｄがＮＥＡＲ側にあれば”１”となり、ＦＡＲ側にあれば”０”となる信号である。すなわち、アドレス変換回路１５１ａ〜ｄの各々に与えられる位置特定信号Ｆ＿ＮＥＡＲは、”１”又は”０”のいずれかに固定されている。図１の場合、アドレス変換回路１５１ａ、１５１ｂでは位置特定信号Ｆ＿ＮＥＡＲが”１”とされ、アドレス変換回路１５１ｃ、１５１ｄでは位置特定信号Ｆ＿ＮＥＡＲが”０”とされる。
【００２８】
複数の全加算器１５１２（１）〜（３）は直列に接続されており、上流の全加算器の出力信号が、下流の全加算器に入力されるよう接続されている。図５の例では、それぞれ全加算器１５１２（１）〜（３）はアドレス信号の上位４ビット、中位４ビット、下位４ビットの計算を担当する。最上流の加算器１５１（１）には、論理ゲート回路１５１の出力信号が入力される。全加算器１５１２（１）〜（３）は、アドレス信号ＡＩＮ１＜１３：２＞を出力する。すなわち、全加算器１５１２（１）〜（３）はアドレス信号ＡＩＮ＜１３：２＞の一番下位の位に、Ｆ＿ＮＥＡＲとＡＩＮ＜１＞のＡＮＤの結果を加算した結果を出力する。このアドレス信号ＡＩＮ１＜１３：２＞は、図３のようにＮＥＡＲ側を先にアクセスするインタリーブ動作においては、アドレス信号ＡＩＮ＜１３：２＞と同一である。一方、図４のようにＦＡＲ側を先にアクセスするインタリーブ動作においては、アドレス信号ＡＩＮ１＜１３：２＞は、アドレス信号ＡＩＮ＜１３：２＞に＋１を加算した値を有する。＋１は加算される値の一例であり、別の値であってもよい。
【００２９】
ルックアップテーブル１５１５は、論理アドレスデータＡＩＮ１＜１３：２＞と物理アドレスデータＡＴＲＡＮ＜１３：２＞とを一対一に記憶しており、入力された論理アドレスデータＡＩＮ１＜１３：２＞に対応する物理アドレスデータＡＴＲＡＮ＜１３：２＞を読み出す機能を有する。このルックアップテーブル１５１５は、エクストラアレイＲＡがメモリコア１１ａ〜１１ｄ中に設けられていることに対応するために設けられている。
【００３０】
通常のメモリセルアレイは、そのビット線ＢＬの数が２のべき乗となるように設計されるが、エクストラアレイＲＡのビット線ＢＬの数は、不良救済率等によって決定されるため、２のべき乗とならないことが多い。ルックアップテーブル１５１５が設けられるのは、このためである。すなわち、エクストラアレイＲＡにアクセスがされる場合に、２のべき乗のビット数のアドレスデータを、エクストラアレイＲＡ中の２のべき乗でない本数のビット線ＢＬを指定するのに適合したアドレスデータに変換するために、ルックアップテーブル１５１５が設けられている。
【００３１】
マルチプレクサ１５１６は、ルックアップテーブル１５１５で変換されたアドレス信号ＡＴ＜１３：２＞、又は変換前のアドレス信号ＡＩＮ１＜１３：２＞のいずれかを、アドレス信号ＡＩＮ１＜１３＞に従って選択的に出力する。アドレス信号ＡＩＮ１＜１３＞は、メモリコア１１ａ〜ｄの通常のメモリセルアレイＭＡがアクセスされる場合には”０”となり、エクストラアレイＲＡがアクセスされる場合には”１”となる信号である。アドレス信号ＡＩＮ１＜１３＞が”０”である場合には出力アドレス信号ＡＴＲＡＮ＜１３：２＞は、アドレス信号ＡＩＮ１＜１３：２＞と同一である。アドレス信号ＡＩＮ１＜１３＞が”１”である場合には出力アドレス信号ＡＴＲＡＮ＜１３：２＞は、アドレス信号ＡＴ＜１３：２＞と同一である。
【００３２】
次に、図６、図７を参照して、ページバッファ１４ａ〜ｄの回路構成を説明する。図６は、ページバッファ１４ａ〜ｄのデータ出力（読み出し動作時に動作する部分）を担当する回路部分の構成を示している。図７は、ページバッファ１４ａ〜ｄのデータ入力（書き込み動作時に動作する部分）を担当する回路部分の構成を示している。
【００３３】
図６に示すように、ページバッファ１４ａ〜ｄは、データ出力を担当する回路構成として、論理ゲート回路Ｌ１〜Ｌ４、フリップフロップＦＦ１〜４、トランジスタＭ１〜Ｍ４、論理ゲート回路ＬＮ１〜ＬＮ４、インバータＩＮ１、及びラッチ回路Ｌ１〜Ｌ４を備えている。
【００３４】
論理ゲートＬ１〜Ｌ４は、アドレス変換回路１１ａ〜１１ｄから供給される物理アドレスデータＡＴＲＡＮ＜１３：２＞を入力され、その出力に応じてフリップフロップＦＦ１〜ＦＦ４にデータをセットする。フリップフロップＦＦ１〜４からは、データを取り込むべきラッチ回路Ｌ１〜Ｌ４を指定するポインタＰが出力される。フリップフロップＦＦ１〜ＦＦ４は、インバータＩＮＶ１の出力信号に従ってデータを後段のフリップフロップに転送する。
【００３５】
ポインタＰは、論理ゲート回路ＬＮ１〜４の入力端子の１つに供給される。論理ゲート回路ＬＮ１〜４の入力端子には、これに加え、ラッチ回路Ｌ１〜Ｌ４が接続されるとともに、クロック信号ＣＫ１が供給されている。論理ゲート回路ＬＮ１〜ＬＮ４の出力端子は、トランジスタＭ１〜Ｍ４のゲートに接続されている。トランジスタＭ１〜Ｍ４は、出力バスＯＢＵＳと接地端子との間に電流経路を形成している。クロック信号ＣＫ１は、インバータＩＮＶ１により反転されてフリップフロップＦＦ１〜４の転送動作にも用いられている。
【００３６】
次に、このページバッファ回路１４ａ〜ｄのデータ出力動作について説明する。データ出力動作においては、メモリコア１１ａ〜１１ｄからデータがセンスアンプ回路１３ａ〜ｄを介して読み出され、そのデータはページバッファ１４ａ〜ｄ中のラッチ回路Ｌ１〜Ｌ４に一時的に保持される。この状況において、外部からの物理アドレスＡＴＲＡＮ＜１３：２＞が入力されると、そのアドレスに応じたポインタＰが出力される。このポインタＰに応じて、ラッチ回路Ｌ１〜Ｌ４のデータが、クロック信号ＣＫ１が立ち上がっている期間において、論理ゲート回路ＬＮ１〜４及びトランジスタＭ１〜Ｍ４を介して出力バスＯＢＵＳに出力される。
【００３７】
次に、図７を参照して、ページバッファ１４ａ〜ｄのデータ入力を担当する回路構成を説明する。ページバッファ１４ａ〜ｄは、データ入力を担う回路構成として、論理ゲート回路Ｌ１〜Ｌ４、フリップフロップＦＦ１〜４、スイッチＳＷ１〜４、及びラッチ回路Ｌ１〜Ｌ４を備えている。スイッチＳＷ１以外は、図６の回路構成と共通である。
【００３８】
次に、このページバッファ回路１４ａ〜ｄのデータ入力動作について説明する。外部からの物理アドレスＡＴＲＡＮ＜１３：２＞が入力されると、そのアドレスに応じたポインタＰが出力される。このポインタＰに応じて、データが入力される入力バスＩＢＵＳとバスＸＢＵＳとがスイッチＳＷ１〜４により接続され、これにより、入力データがラッチ回路Ｌ１〜Ｌ４のいずれかに書き込まれる。クロックＣＫ１が立ち上がり、立下りを繰り返すごとに、ポインタの位置が移動し、次のラッチ回路Ｌ１〜Ｌ４にデータが取り込まれていく。
【００３９】
次に、このアドレス変換回路１５１ａ〜ｄの動作を、ＮＥＡＲ側を先にアクセスするインタリーブ動作が行われる場合（図３）と、ＦＡＲ側を先にアクセスするインタリーブ動作が行われる場合（図４）とに分けて説明する。
【００４０】
最初に、ＮＥＡＲ側を先にアクセスするインタリーブ動作が行われる場合におけるアドレス変換回路１５１ａ〜ｄの動作を説明する。この場合、第２のデータＡＩＮ＜１＞は”０”に設定される。このため、アドレス変換回路１５１ａ〜ｄのいずれにおいても、論理ゲート回路１５１１（図５）の出力信号（論理積信号）は”０”となる。したがって、アドレス変換回路１５１ａ〜ｄのいずれにおいても、アドレスデータＡＩＮ＜１３：２＞は、変換されることなくそのままルックアップテーブル１５１５に向けて出力される。
【００４１】
次に、ＦＡＲ側を先にアクセスするインタリーブ動作が行われる場合におけるアドレス変換回路１５１ａ〜ｄの動作を説明する。この場合、第２のデータＡＩＮ＜１＞は”１”に設定される。このため、ＮＥＡＲ側のアドレス変換回路１５１ａ、ｂにおいては、論理ゲート回路１４１１の出力信号（論理積信号）は”１”となる。これにより、アドレス変換回路１５１ａ及び１５１ｂでは、アドレスデータＡＩＮ＜１３：２＞に＋１が加算されてアドレスデータＡＮ１＜１３：２＞として出力される。
【００４２】
このように、ＮＥＡＲ側のメモリコア１１ａ、１１ｂに対応して設けられたアドレス変換回路１５１ａ、１５１ｂは、ＮＥＡＲ側を先にアクセスするインタリーブ動作が行われる場合（図３）には、アドレスデータＡＩＮ＜１３：２＞をそのまま変換せずアドレスデータＡＩＮ１＜１３：２＞として出力する。一方、ＦＡＲ側を先にアクセスするインタリーブ動作が行われる場合（図４）には、アドレスデータＡＩＮ＜１３：２＞に＋１を加算した形で出力する。このような切り替がなされることにより、図３、図４のどちらのインタリーブ動作が選択される場合にも対応することが可能となる。また、このような動作を行うことにより、従来技術で採用されていたダミーのクロック信号を発生させるための回路が不要になるので、カラム制御回路等の回路面積を削減することができ、全体として回路面積を縮減できる。また、回路動作の高速化を図ることもできる。
【００４３】
［第２の実施の形態］
次に、図８を参照して、第２の実施の形態に係る半導体記憶装置について説明する。この実施の形態の全体構成は、第１の実施の形態と同一である。また、インタリーブ動作が可能な点も第１の実施の形態と同一である。この実施の形態は、アドレス変換回路１５１ａ〜ｄの構成が第１の実施の形態と異なっている。
【００４４】
この第２の実施の形態は、図８に示すように、ルックアップテーブル１５１５及びマルチプレクサ１５１６が省略されている点で第１の実施の形態と異なっている。本実施の形態では、エクストラアレイＲＡにアクセスがされる場合にも、アドレス変換は行わず、アドレスデータＡＩＮ１＜１３：２＞がそのままページバッファ１４ａ〜ｄ他に供給される。
前述のように、エクストラアレイＲＡ中のビット線ＢＬの数は２のべき乗でない場合が多いが、２のべき乗である場合には、アドレスデータＡＩＮ１＜１３：２＞をそのままエクストラアレイＲＡのアドレスを指定するのに用いることができる。
【００４５】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１１・・・メモリ部、１１ａ〜ｄ・・・メモリコア、  ＭＡ・・・メモリセルアレイ、  １２ａ〜ｄ・・・ロウデコーダ、  １３ａ〜ｄ・・・センスアンプ回路、１４ａ〜ｄ・・・ページバッファ、  １５ａ〜ｄ・・・カラム制御回路、  １６・・・入出力制御回路、  １７・・・コマンドレジスタ、  １８・・・アドレスレジスタ、  １９・・・主制御回路、  ２０・・・ロウ制御回路、  ２１・・・電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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