(57)【要約】【課題】窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようにする。【解決手段】基板１０１の上に形成されたＧａＮからなる緩衝層１０２と、緩衝層１０２の上に形成されたＡｌＧａＮからなる障壁層１０３と、障壁層１０３の上に形成されたゲート電極１０４とを備える。また、障壁層１０３の上にゲート電極１０４を挟んでゲート電極１０４とは離間して形成されたソース電極１０５およびドレイン電極１０６を備える。加えて、障壁層１０３とゲート電極１０４との間に形成されたＩｎＡｌＮからなるキャップ層１０７を備える。【選択図】  図１
2013069971.tif 000002
【特許請求の範囲】
【請求項１】
Ｃ軸方向に結晶成長することで基板の上に形成されたＧａＮからなる緩衝層と、
Ｃ軸方向に結晶成長することで前記緩衝層の上に形成されたＡｌＧａＮからなる障壁層と、
前記障壁層の上に形成されたゲート電極と、
前記障壁層の上に前記ゲート電極を挟んで前記ゲート電極とは離間して形成されたソース電極およびドレイン電極と、
Ｃ軸方向に結晶成長することで前記障壁層と前記ゲート電極との間に形成されたＩｎＡｌＮからなるキャップ層と
を少なくとも備えることを特徴とする電界効果トランジスタ。
【請求項２】
請求項１記載の電界効果トランジスタにおいて、
前記ゲート電極と前記ソース電極との間および前記ゲート電極と前記ドレイン電極との間の前記障壁層の上に形成されたＩｎＡｌＮからなる保護層を備え、
前記保護層は、前記キャップ層より薄く形成されている
ことを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または２記載の電界効果トランジスタにおいて、
前記ゲート電極と前記キャップ層との間に形成されたゲート絶縁層を備えることを特徴とする電界効果トランジスタ。
【請求項４】
請求項１〜３のいずれか１項に記載の電界効果トランジスタにおいて、
前記キャップ層は、臨界膜厚以下とされていることを特徴とする電界効果トランジスタ。
【請求項５】
Ｃ軸方向に結晶成長することで基板の上にＧａＮからなる緩衝層を形成する工程と、
Ｃ軸方向に結晶成長することで前記緩衝層の上にＡｌＧａＮからなる障壁層を形成する工程と、
Ｃ軸方向に結晶成長することで前記障壁層の上にＩｎＡｌＮからなる半導体層を形成する工程と、
ソース電極を形成する領域およびドレイン電極を形成する領域の前記半導体層を除去して前記障壁層にソース電極形成部およびドレイン電極形成部を形成する工程と、
前記障壁層の前記ソース電極形成部にソース電極を形成し、前記障壁層の前記ドレイン電極形成部にドレイン電極を形成する工程と、
前記ソース電極および前記ドレイン電極に挟まれた領域の前記半導体層の上のゲート形成領域にゲート電極を形成する工程と、
前記ゲート形成領域と前記ソース電極との間および前記ゲート形成領域と前記ドレイン電極との間の前記半導体層を除去して前記障壁層と前記ゲート電極との間に配置されるＩｎＡｌＮからなるキャップ層を形成する工程と
を少なくとも備えることを特徴とする電界効果トランジスタの製造方法。
【請求項６】
請求項５記載の電界効果トランジスタの製造方法において、
前記キャップ層を形成する工程では、
前記ゲート形成領域と前記ソース電極との間および前記ゲート形成領域と前記ドレイン電極との間の前記半導体層を除去し、前記障壁層と前記ゲート電極との間に配置されるＩｎＡｌＮからなるキャップ層を形成するとともに、前記ゲート形成領域と前記ソース電極との間および前記ゲート形成領域と前記ドレイン電極との間の前記障壁層の上に、前記キャップ層より薄いＩｎＡｌＮからなる保護層を形成する
ことを特徴とする電界効果トランジスタの製造方法。
【請求項７】
請求項５または６記載の電界効果トランジスタの製造方法において、
前記ゲート電極を形成する前にゲート絶縁層を形成する工程を備え、
前記ゲート電極は、前記ゲート絶縁層の上に形成することを特徴とする電界効果トランジスタの製造方法。
【請求項８】
請求項５〜７のいずれか１項に記載の電界効果トランジスタの製造方法において、
前記半導体層は、臨界膜厚以下に形成することを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体からなる電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体は、ワイドギャップ，高い絶縁破壊電解，高い飽和電子速度，熱的安定性を有し、耐高温・高出力・高周波トランジスタ等の電子デバイスへの応用が期待され開発が進められている。窒化物半導体電子デバイスの実使用においては、しきい値の制御が重要である。例えば、電力変換機やインバータ等のパワーデバイス用途においては、回路の信頼性の観点から、ノーマリーオフデバイスであることが必須である。また、しきい値が自在に制御できれば、回路の簡略化が可能となるなど、デバイスのしきい値電圧を自由に制御できることは、大きな利点となる。
【０００３】
窒化物半導体デバイスにおいては、Ｃ軸方向に成長するＡｌＧａＮ／ＧａＮ構造の電界効果トランジスタ（ＦＥＴ）が主流である。しかし、この構造では、ＡｌＧａＮ層とＧａＮ層とのヘテロ界面に発生する分極電荷による電界により、高濃度の２次元電子ガス（２ＤＥＧ）がヘテロ界面に誘起する。このため、ＡｌＧａＮ／ＧａＮ構造のエピタキシャル成長層をそのまま用いて電界効果トランジスタを作製した場合、通常しきい値電圧は−２から−５Ｖ程度の範囲に限定され、しきい値電圧が自由に制御できない。
【０００４】
このようなＡｌＧａＮ／ＧａＮヘテロ構造を用いた電界効果トランジスタのしきい値電圧制御には、従来いくつかの手法が提案されている。例えば、リセスゲート型構造の検討が進んでいる。リセスゲート型構造は、窒化物半導体のノーマリーオフ動作化のために最も盛んに検討が進められている手法である（非特許文献１参照）。
【０００５】
ＡｌＧａＮ障壁層を薄層化すると、電子走行層の２次元電子ガス濃度が減少する。これを応用し、ゲート直下のＡｌＧａＮ障壁層のみを薄層化したリセスゲート型構造を用いることで、ソース電極およびドレイン電極が形成されるアクセス領域の抵抗を上昇させることなく、ゲート直下の２次元電子ガスを減少させることが可能である。リセス構造とするＡｌＧａＮ障壁層が所定の膜厚以下になれば、ノーマリーオフ動作が可能である。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】W. Saito et al. , "Recessed-Gate Structure Approach Toward Normally Off High-Voltage AlGaN/GaN HEMT for Power Electronics Applications", IEEE Transactions on Electron Devices, vol.53, no.2, pp.356-362, 2006.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、リセス構造を作製するためには、ＡｌＧａＮ障壁層をエッチングにより加工する必要がある。窒化物半導体の場合は、適当なエッチング液が存在せずウェットエッチングが不可能であり、プラズマガスによるドライエッチングによって加工することになる。しかし、プラズマガスは結晶にダメージを与えるため、ゲートリーク，耐圧の低下，および界面準位の発生といったデバイス特性の劣化を発生させる要因となる。さらに、選択エッチングが不可能であるため、リセスエッチングの深さ制御が困難である。このように、現在、用いられている技術では、しきい値の制御が容易に行えず、また、再現性が低いという問題がある。
【０００８】
本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る電界効果トランジスタは、Ｃ軸方向に結晶成長することで基板の上に形成されたＧａＮからなる緩衝層と、Ｃ軸方向に結晶成長することで緩衝層の上に形成されたＡｌＧａＮからなる障壁層と、障壁層の上に形成されたゲート電極と、障壁層の上にゲート電極を挟んでゲート電極とは離間して形成されたソース電極およびドレイン電極と、Ｃ軸方向に結晶成長することで障壁層とゲート電極との間に形成されたＩｎＡｌＮからなるキャップ層とを少なくとも備える。
【００１０】
上記電界効果トランジスタにおいて、ゲート電極とソース電極との間およびゲート電極とドレイン電極との間の障壁層の上に形成されたＩｎＡｌＮからなる保護層を備え、保護層は、キャップ層より薄く形成されているようにしてもよい。また、ゲート電極とキャップ層との間に形成されたゲート絶縁層を備えるようにしてもよい。なお、キャップ層は、臨界膜厚以下とされているとよい。
【００１１】
また、本発明に係る電界効果トランジスタの製造方法は、Ｃ軸方向に結晶成長することで基板の上にＧａＮからなる緩衝層を形成する工程と、Ｃ軸方向に結晶成長することで緩衝層の上にＡｌＧａＮからなる障壁層を形成する工程と、Ｃ軸方向に結晶成長することで障壁層の上にＩｎＡｌＮからなる半導体層を形成する工程と、ソース電極を形成する領域およびドレイン電極を形成する領域の半導体層を除去して障壁層にソース電極形成部およびドレイン電極形成部を形成する工程と、障壁層のソース電極形成部にソース電極を形成し、障壁層のドレイン電極形成部にドレイン電極を形成する工程と、ソース電極およびドレイン電極に挟まれた領域の半導体層の上のゲート形成領域にゲート電極を形成する工程と、ゲート形成領域とソース電極との間およびゲート形成領域とドレイン電極との間の半導体層を除去して障壁層とゲート電極との間に配置されるＩｎＡｌＮからなるキャップ層を形成する工程とを少なくとも備える。
【００１２】
上記電界効果トランジスタの製造方法において、キャップ層を形成する工程では、ゲート形成領域とソース電極との間およびゲート形成領域とドレイン電極との間の半導体層を除去し、障壁層とゲート電極との間に配置されるＩｎＡｌＮからなるキャップ層を形成するとともに、ゲート形成領域とソース電極との間およびゲート形成領域とドレイン電極との間の障壁層の上に、キャップ層より薄いＩｎＡｌＮからなる保護層を形成するようにしてもよい。
【００１３】
上記電界効果トランジスタの製造方法において、ゲート電極を形成する前にゲート絶縁層を形成する工程を備え、ゲート電極は、ゲート絶縁層の上に形成するようにしてもよい。なお、半導体層は、臨界膜厚以下に形成するとよい。
【発明の効果】
【００１４】
以上説明したように、本発明によれば、ＧａＮからなる緩衝層の上に設けたＡｌＧａＮからなる障壁層の上にＩｎＡｌＮからなるキャップ層を介してゲート電極を形成したので、窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の実施の形態１における電界効果トランジスタの構成を模式的に示す断面図である。
【図２】図２は、本発明の実施の形態２における電界効果トランジスタの構成を模式的に示す断面図である。
【図３】図３は、本発明の実施の形態３における電界効果トランジスタの構成を模式的に示す断面図である。
【図４】図４は、本発明の実施の形態４における電界効果トランジスタの構成を模式的に示す断面図である。
【図５Ａ】図５Ａは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｂ】図５Ｂは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｃ】図５Ｃは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｄ】図５Ｄは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｅ】図５Ｅは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｆ】図５Ｆは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図５Ｇ】図５Ｇは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ａ】図６Ａは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図６Ｂ】図６Ｂは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図７Ａ】図７Ａは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図７Ｂ】図７Ｂは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図８Ａ】図８Ａは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図８Ｂ】図８Ｂは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【図９】図９は、ＩｎＡｌＮにおけるＩｎの組成と臨界膜厚との関係を示す相関図である。
【図１０】図１０は、キャップ層１０７におけるＩｎ組成としきい値電圧との関係を示す特性図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図を参照して説明する。
【００１７】
[実施の形態１]
はじめに、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１における電界効果トランジスタの構成を模式的に示す断面図である。この電界効果トランジスタは、基板１０１の上に形成されたＧａＮからなる緩衝層１０２と、緩衝層１０２の上に形成されたＡｌＧａＮからなる障壁層１０３と、障壁層１０３の上に形成されたゲート電極１０４とを備える。
【００１８】
また、障壁層１０３の上にゲート電極１０４を挟んでゲート電極１０４とは離間して形成されたソース電極１０５およびドレイン電極１０６を備える。ソース電極１０５およびドレイン電極１０６は、障壁層１０３の上に、オーミック接続している。加えて、障壁層１０３とゲート電極１０４との間に形成されたＩｎＡｌＮからなるキャップ層１０７を備える。キャップ層１０７は、トランジスタ動作を得るためにゲート電極１０４による電界が印加される範囲内に形成されていることが重要となる。ゲート電極１０４は、例えば、キャップ層１０７の上にショットキー接続している。なお、各窒化物半導体の層は、Ｃ軸方向に結晶成長することで形成されている。ここで、キャップ層１０７は、歪みが開放されないことを目的とし、臨界膜厚以下に形成することが望ましい。
【００１９】
上述した本実施の形態によれば、ゲート電極１０４と障壁層１０３との間にＩｎＡｌＮからなるキャップ層１０７を備えているので、ゲート電極１０４の直下の障壁層１０３および緩衝層１０２のヘテロ界面に生じる分極電荷の状態が制御できるようになる。キャップ層１０７の層厚、もしくは、Ｉｎ組成により、ヘテロ界面に生じる分極電荷の状態が制御できる。このように、本実施の形態によれば、複雑で制御が容易ではない微細加工などをすることなく、分極電荷の状態が制御できるので、窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようになる。
【００２０】
以下、より詳細に説明する。まず、ＩｎＡｌＮは、Ｉｎ組成０．１８でＧａＮの層（緩衝層１０２）に対し格子整合する。Ｉｎ組成が０．１８より低ければ緩衝層１０２に対して引っ張り歪みを与える。一方、Ｉｎ組成が０．１８より高ければ、緩衝層１０２に対して圧縮歪みを与える。
【００２１】
ＩｎＡｌＮからなるキャップ層１０７により圧縮歪みを生じさせた場合、キャップ層１０７とこの下の層との間で生じるピエゾ分極による分極電荷の向きは、キャップ層１０７の自発分極による分極電荷の向きとは反対方向となる。また、キャップ層１０７のＩｎ組成が高くなるにつれ、キャップ層１０７によるピエゾ分極電荷密度が増大する一方で、キャップ層１０７における自発分極電荷密度は減少する。
【００２２】
従って、例えば、キャップ層１０７のＩｎ組成を障壁層１０３の層厚，組成に合わせて適宜に設定することで、緩衝層１０２，障壁層１０３，およびキャップ層１０７の積層構造部分の全体の分極電荷を０とすることができる。このように分極電荷を０とすれば、緩衝層１０２と障壁層１０３とのヘテロ界面に２次元電子ガスが誘起されなくなり、ゲート電極１０４の直下は、空乏化された状態となる。また、Ｉｎ組成を制御して、上述した分極電荷の状態を制御すれば、しきい値電圧をより広い範囲で制御できるようになる。これらの制御は、歪みの状態を制御するものであり、キャップ層１０７の層厚を変化させることによっても行える。
【００２３】
以上に説明したように、本実施の形態によれば、ゲート電極１０４の直下にＩｎＡｌＮからなるキャップ層１０７を設けるようにしたので、キャップ層１０７におけるＩｎ組成やキャップ層１０７の層厚により、これより下の緩衝層１０２および障壁層１０３との間の歪みの状態が制御できるようになり、結果として、より広い範囲でしきい値電圧が制御できるようになる。例えば、キャップ層１０７のＩｎ組成および層厚により、しきい値電圧を＋２Ｖから−６Ｖまで制御できるようになる。
【００２４】
[実施の形態２]
次に、本発明の実施の形態２について図２を用いて説明する。図２は、本発明の実施の形態２における電界効果トランジスタの構成を模式的に示す断面図である。この電界効果トランジスタは、基板１０１の上に形成されたＧａＮからなる緩衝層１０２と、緩衝層１０２の上に形成されたＡｌＧａＮからなる障壁層１０３と、障壁層１０３の上に形成されたゲート電極１０４とを備える。
【００２５】
また、障壁層１０３の上にゲート電極１０４を挟んでゲート電極１０４とは離間して形成されたソース電極１０５およびドレイン電極１０６を備える。ソース電極１０５およびドレイン電極１０６は、障壁層１０３の上に、オーミック接続している。また、障壁層１０３とゲート電極１０４との間に形成されたＩｎＡｌＮからなるキャップ層１０７を備える。各窒化物半導体の層は、Ｃ軸方向に結晶成長することで形成されている。
【００２６】
上述した構成は、前述した実施の形態１と同様である。実施の形態２では、新たに、ゲート電極１０４とキャップ層１０７との間にゲート絶縁層１０８を備えるようにしている。ゲート絶縁層１０８は、例えば、窒化シリコン（Ｓｉ3Ｎ4）から構成すればよい。実施の形態２では、ゲート絶縁層１０８を、ソース電極１０５からドレイン電極１０６にかけて形成している。ゲート絶縁層１０８により、ゲート電極１０４とソース電極１０５との間、およびゲート電極１０４とドレイン電極１０６との間の障壁層１０３の表面を覆っている。
【００２７】
上述した実施の形態２においても、ゲート電極１０４と障壁層１０３との間にＩｎＡｌＮからなるキャップ層１０７を備えているので、ゲート電極１０４の直下の障壁層１０３および緩衝層１０２のヘテロ界面に生じる分極電荷の状態が制御できるようになる。キャップ層１０７の層厚、もしくは、Ｉｎ組成により、ヘテロ界面に生じる分極電荷の状態が制御できる。このように、実施の形態２によれば、複雑で制御が容易ではない微細加工などをすることなく、分極電荷の状態が制御できるので、窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようになる。また、実施の形態２によれば、ゲート絶縁層１０８を備えているので、ゲート耐圧をより高くすることができる。
【００２８】
[実施の形態３]
次に、本発明の実施の形態３について図３を用いて説明する。図３は、本発明の実施の形態３における電界効果トランジスタの構成を模式的に示す断面図である。この電界効果トランジスタは、基板１０１の上に形成されたＧａＮからなる緩衝層１０２と、緩衝層１０２の上に形成されたＡｌＧａＮからなる障壁層１０３と、障壁層１０３の上に形成されたゲート電極１０４とを備える。
【００２９】
また、障壁層１０３の上にゲート電極１０４を挟んでゲート電極１０４とは離間して形成されたソース電極１０５およびドレイン電極１０６を備える。ソース電極１０５およびドレイン電極１０６は、障壁層１０３の上に、オーミック接続している。また、障壁層１０３とゲート電極１０４との間に形成されたＩｎＡｌＮからなるキャップ層１０７を備える。ゲート電極１０４は、例えば、キャップ層１０７の上にショットキー接続している。各窒化物半導体の層は、Ｃ軸方向に結晶成長することで形成されている。
【００３０】
上述した構成は、前述した実施の形態１と同様である。実施の形態３では、新たに、ゲート電極１０４とソース電極１０５との間、およびゲート電極１０４とドレイン電極１０６との間の障壁層１０３の上にＩｎＡｌＮからなる保護層１０９を形成している。保護層１０９は、ゲート電極１０４とソース電極１０５との間、およびゲート電極１０４とドレイン電極１０６との間の障壁層１０３の表面を覆っている。
【００３１】
上述した実施の形態３においても、ゲート電極１０４と障壁層１０３との間にＩｎＡｌＮからなるキャップ層１０７を備えているので、ゲート電極１０４の直下の障壁層１０３および緩衝層１０２のヘテロ界面に生じる分極電荷の状態が制御できるようになる。キャップ層１０７の層厚、もしくは、Ｉｎ組成により、ヘテロ界面に生じる分極電荷の状態が制御できる。このように、実施の形態３によれば、複雑で制御が容易ではない微細加工などをすることなく、分極電荷の状態が制御できるので、窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようになる。
【００３２】
また、実施の形態３によれば、保護層１０９を備えているので、２次元電子ガス濃度の熱的安定性を向上させることができる。この点について、詳細に説明する。
【００３３】
まず、一般に、電子デバイスの高効率化のためには、オン抵抗の低減が必須である。このためには、ソース電極およびドレイン電極の接触抵抗およびアクセス抵抗を低減する必要がある。窒化物半導体の場合、ソース電極およびドレイン電極などのオーミック性の電極形成のためには、Ｔｉ／Ａｌ系金属を堆積した後に６００℃以上での熱処理が必要となる。ところが、この高温での熱処理によりヘテロ界面の２次元電子ガスが減少し、アクセス抵抗が増加してしまうという現象が生じる。このように、窒化物半導体のヘテロ接合を用いたデバイスでは、ヘテロ界面の電気抵抗が熱的に不安定であるという問題がある。
【００３４】
これに対し、実施の形態３によれば、ＩｎＡｌＮからなる保護層１０９を備えているので、ヘテロ界面における２次元電子ガスを熱的により安定にすることが可能となる。この点についてより詳細に説明すると、例えば、Ｉｎ組成０．１８のＩｎＡｌＮでは、ＧａＮとのヘテロ界面の２次元電子ガス濃度が、ＡｌＧａＮと比べ熱的に安定であることが報告されている。これは歪みの影響によるものと考えられている。
【００３５】
ＡｌＧａＮは、ＧａＮに対し引っ張り歪みを有する。この引っ張り歪みによる応力により、結晶がエネルギー的に不安定となり、熱的エネルギーが加えられた際に、表面および結晶内において欠陥生成が促進されてバンドのポテンシャルが変化する。この熱による変化が、２次元電子ガス濃度の変化させるものと考えられる。一方、ＧａＮに対して格子整合するＩｎＡｌＮでは、結晶がエネルギー的に安定であり、熱的エネルギーが加えられても欠陥生成が生じず、２次元電子ガス濃度も熱的に安定となる。従って、ＩｎＡｌＮからなる保護層１０９を用い、緩衝層１０２と障壁層１０３とのヘテロ接合の歪みによる応力を緩和することで、２次元電子ガス濃度の熱的安定性が向上できるものと考えられる。
【００３６】
このように、実施の形態３によれば、窒化物半導体を用いた電界効果トランジスタにおける２次元電子ガス濃度の熱的安定性を向上させることができる。なお、保護層１０９は、キャップ層１０７より薄く形成されていることが重要となる。保護層１０９が、あまり厚く形成されていると、キャップ層１０７と同じ効果が発生し、ヘテロ界面における２次元電子ガスの発生を抑制することになる。このため、保護層１０９は、少なくともキャップ層１０７より薄く形成し、安定して２次元電子ガスが発生する状態とすることが重要となる。
【００３７】
[実施の形態４]
次に、本発明の実施の形態４について説明する。図４は、本発明の実施の形態４における電界効果トランジスタの構成を模式的に示す断面図である。この電界効果トランジスタは、基板１０１の上に形成されたＧａＮからなる緩衝層１０２と、緩衝層１０２の上に形成されたＡｌＧａＮからなる障壁層１０３と、障壁層１０３の上に形成されたゲート電極１０４とを備える。
【００３８】
また、障壁層１０３の上にゲート電極１０４を挟んでゲート電極１０４とは離間して形成されたソース電極１０５およびドレイン電極１０６を備える。ソース電極１０５およびドレイン電極１０６は、障壁層１０３の上に、オーミック接続している。また、障壁層１０３とゲート電極１０４との間に形成されたＩｎＡｌＮからなるキャップ層１０７を備える。また、ゲート電極１０４とソース電極１０５との間、およびゲート電極１０４とドレイン電極１０６との間の障壁層１０３の上にＩｎＡｌＮからなる保護層１０９を備える。各窒化物半導体の層は、Ｃ軸方向に結晶成長することで形成されている。
【００３９】
上述した構成は、前述した実施の形態３と同様である。実施の形態４では、ゲート電極１０４とキャップ層１０７との間にゲート絶縁層４０８を備えるようにしている。ゲート絶縁層４０８は、例えば、窒化シリコンから構成すればよい。実施の形態４では、ゲート絶縁層４０８を、ソース電極１０５からドレイン電極１０６にかけて形成している。ゲート絶縁層４０８により、ゲート電極１０４とソース電極１０５との間、およびゲート電極１０４とドレイン電極１０６との間の、保護層１０９の表面を覆っている。
【００４０】
上述した実施の形態４においても、ゲート電極１０４と障壁層１０３との間にＩｎＡｌＮからなるキャップ層１０７を備えているので、ゲート電極１０４の直下の障壁層１０３および緩衝層１０２のヘテロ界面に生じる分極電荷の状態が制御できるようになる。キャップ層１０７の層厚、もしくは、Ｉｎ組成により、ヘテロ界面に生じる分極電荷の状態が制御できる。このように、実施の形態４によれば、複雑で制御が容易ではない微細加工などをすることなく、分極電荷の状態が制御できるので、窒化物半導体を用いた電界効果トランジスタのしきい値電圧がより容易に制御できるようになる。
【００４１】
また、実施の形態４によれば、保護層１０９を備えているので、２次元電子ガス濃度の熱的安定性を向上させることができる。また、実施の形態４によれば、ゲート絶縁層４０８を備えているので、ゲート耐圧をより高くすることができる。
【００４２】
[製造方法例１]
次に、本発明の実施の形態における電界効果トランジスタの製造方法について説明する。はじめに、製造方法例１について図５Ａ〜図５Ｇを用いて説明する。図５Ａ〜図５Ｇは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【００４３】
まず、図５Ａに示すように、基板１０１の上に、ＧａＮからなる緩衝層１０２，ＡｌＧａＮからなる障壁層１０３，ＩｎＡｌＮからなる半導体層５０１を、よく知られたエピタキシャル成長技術により順次に形成する。エピタキシャル成長は、Ｃ軸方向に行う。エピタキシャル成長方法としては、分子線エピタキシー（Molecular Beam Epitaxy:ＭＢＥ）法や、有機金属気相成長（Metal-OrganicVapor-PhaseEpitaxy）法などがある。ここで、半導体層５０１は、後述するようにキャップ層１０７を形成するための層である。前述したように、キャップ層１０７は、歪みが開放されないことを目的として臨界膜厚以下に形成することが望ましい。従って、半導体層５０１も、臨界膜厚以下に形成することが望ましい。
【００４４】
次に、図５Ｂに示すように、公知のリソグラフィー技術によりマスクパターン５０２を形成し、また、公知のドライエッチング技術によりマスクパターン５０２をマスクとして半導体層５０１を選択的にエッチングする。これにより、ソース電極を形成する領域およびドレイン電極を形成する領域の半導体層５０１を除去し、障壁層１０３にソース電極形成部５０３およびドレイン電極形成部５０４を形成する。ここで、上述した半導体層５０１の選択的なエッチングにおいて、厳密なエッチング量の制御が容易ではない場合、一部の障壁層１０３をエッチングしてもよい。なお、ソース電極形成部５０３およびドレイン電極形成部５０４を形成した後、マスクパターン５０２は除去する。
【００４５】
次に、図５Ｃに示すように、ソース電極形成部５０３にソース電極１０５を形成し、ドレイン電極形成部５０４にドレイン電極１０６を形成する。例えば、蒸着法などの公知の金属堆積技術および公知のリフトオフ法などにより、ソース電極１０５およびドレイン電極１０６を形成すればよい。例えば、各電極形成領域が開放しているリフトオフ用のマスクパターンを形成し、次いで、電子ビーム蒸着装置を用い、層厚１５ｎｍのＴｉ層，層厚１００ｎｍのＡｌ層，層厚３０ｎｍのＮｉ層，層厚５０ｎｍのＡｕ層を順次に堆積する。次に、上記マスクパターンを除去することで、ソース電極形成部５０３およびドレイン電極形成部５０４に、上述した金属が積層した電極構造を形成する。この後、８５０℃で３０秒間熱処理することで、障壁層１０３にオーミック接続するソース電極１０５およびドレイン電極１０５を形成する。
【００４６】
次に、半導体層５０１を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、図５Ｄに示すように、ソース電極１０５およびドレイン電極１０６に挟まれた領域の障壁層１０３の上のゲート形成領域５０５に、キャップ層１０７を形成する。次に、図５Ｅに示すように、キャップ層１０７の上に、ゲート電極１０４を形成する。例えば、蒸着法などの公知の金属堆積技術および公知のリフトオフ法などにより、ゲート電極１０４を形成すればよい。例えば、ゲート形成領域５０５が開放するリフトオフ用のマスクパターンを形成し、次いで、電子ビーム蒸着装置を用い、層厚１００ｎｍのＮｉ層および層厚１００ｎｍのＡｕ層を順次に堆積する。次に、上記マスクパターンを除去することで、キャップ層１０７の上にショットキー接合するゲート電極１０４を形成する。
【００４７】
また、ゲート電極１０４を先に形成し、この後で、キャップ層１０７のパターニングを行ってもよい。例えば、図５Ｆに示すように、半導体層５０１のゲート形成領域５０５にゲート電極１０４を形成する。この後、例えば、ゲート電極１０４をマスクとした公知のドライエッチング技術により半導体層５０１を選択的にエッチングすることで、図５Ｇに示すように、キャップ層１０７を形成する。上述した製造方法例１により、前述した実施の形態１における電界効果トランジスタが得られる。
【００４８】
[製造方法例２]
次に、本発明の実施の形態における電界効果トランジスタの製造方法について説明する。以下では、製造方法例２について、図５Ａ〜図５Ｄ，図６Ａ，および図６Ｂを用いて説明する。図６Ａ，図６Ｂは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【００４９】
まず、図５Ａ〜図５Ｄを用いて説明したように、基板１０１の上に、緩衝層１０２，障壁層１０３を形成し、ソース電極１０５，ドレイン電極１０６を形成し、ソース電極１０５およびドレイン電極１０６に挟まれた領域の障壁層１０３の上のゲート形成領域５０５に、キャップ層１０７を形成する。
【００５０】
次に、図６Ａに示すように、ソース電極１０５，ドレイン電極１０６，およびキャップ層１０７が形成されている障壁層１０３の上に、絶縁膜６０１を形成する。例えば、公知のスパッタ法により窒化シリコンを堆積して絶縁膜６０１とすればよい。
【００５１】
次に、絶縁膜６０１を公知のリソグラフィー技術およびエッチング技術によりパターニングしてソース電極１０５およびドレイン電極１０６を露出させ、図６Ｂに示すように、ソース電極１０５とドレイン電極１０６との間にゲート絶縁層１０８を形成する。この後、キャップ層１０７の上に、ゲート絶縁層１０８を介してゲート電極１０４を形成する。上述した製造方法例２により、前述した実施の形態２における電界効果トランジスタが得られる。
【００５２】
[製造方法例３]
次に、本発明の実施の形態における電界効果トランジスタの製造方法について説明する。以下では、製造方法例３について、図５Ａ〜図５Ｃ，図７Ａ，および図７Ｂを用いて説明する。図７Ａ，図７Ｂは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【００５３】
まず、図５Ａ〜図５Ｃを用いて説明したように、基板１０１の上に、緩衝層１０２，障壁層１０３，半導体層５０１を形成し、また、ソース電極１０５，ドレイン電極１０６を形成する。
【００５４】
次に、半導体層５０１を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、図７Ａに示すように、キャップ層１０７を形成するとともに、ゲート電極１０４とドレイン電極１０６との間の障壁層１０３の上にＩｎＡｌＮからなる保護層１０９を形成する。例えば、公知のリソグラフィー技術により、キャップ層１０７を形成する箇所の半導体層５０１の上にマスクパターンを形成し、次いで、マスクパターンをマスクとして選択的に半導体層５０１をドライエッチングする。このエッチング処理において、ゲート電極１０４とドレイン電極１０６との間の障壁層１０３の上の領域に半導体層５０１の一部を残すようにすれば、キャップ層１０７を形成するとともに、保護層１０９が形成できる。
【００５５】
この後、図７Ｂに示すように、キャップ層１０７の上にゲート電極１０４を形成する。上述した製造方法例３により、前述した実施の形態３における電界効果トランジスタが得られる。
【００５６】
[製造方法例４]
次に、本発明の実施の形態における電界効果トランジスタの製造方法について説明する。以下では、製造方法例４について、図５Ａ〜図５Ｃ，図７Ａ，図８Ａ，および図８Ｂを用いて説明する。図８Ａ，図８Ｂは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を模式的に示す断面図である。
【００５７】
まず、図５Ａ〜図５Ｃを用いて説明したように、基板１０１の上に、緩衝層１０２，障壁層１０３，半導体層５０１を形成し、また、ソース電極１０５，ドレイン電極１０６を形成する。次に、図７Ａを用いて説明したように、キャップ層１０７を形成するとともに、ゲート電極１０４とドレイン電極１０６との間の障壁層１０３の上にＩｎＡｌＮからなる保護層１０９を形成する。
【００５８】
次に、図８Ａに示すように、ソース電極１０５，ドレイン電極１０６，保護層１０９，およびキャップ層１０７の上に、絶縁膜８０１を形成する。例えば、公知のスパッタ法により窒化シリコンを堆積して絶縁膜８０１とすればよい。
【００５９】
次に、絶縁膜８０１を公知のリソグラフィー技術およびエッチング技術によりパターニングしてソース電極１０５およびドレイン電極１０６を露出させ、図８Ｂに示すように、ソース電極１０５とドレイン電極１０６との間にゲート絶縁層４０８を形成する。この後、キャップ層１０７の上に、ゲート絶縁層４０８を介してゲート電極１０４を形成する。上述した製造方法例４により、前述した実施の形態４における電界効果トランジスタが得られる。
【００６０】
次に、実際に作製した電界効果トランジスタの特性について説明する。前述した実施の形態１における電界効果トランジスタを、キャップ層１０７を臨界膜厚以下の状態に作製した。また、層厚５ｎｍおよび１０ｎｍの２種類のキャップ層１０７で、各々、Ｉｎ組成を０．２，０．３，０．４，および０．５と変化させた、８つの電界効果トランジスタを作製し、各々についてしきい値電圧を測定した。なお、障壁層１０３は、Ａｌ組成を０．３とし、層厚１０ｎｍとした。
【００６１】
まず、図９に、ＩｎＡｌＮにおけるＩｎの組成と臨界膜厚との関係を示す。Ｉｎの組成比を大きくするほど、臨界膜厚は薄くなる。また、Ｉｎ組成が０．５間での範囲であれば、５ｎｍおよび１０ｎｍは、臨界膜厚以下であることがわかる。
【００６２】
また、図１０に、キャップ層１０７におけるＩｎ組成としきい値電圧との関係を示す。図１０からわかるように、キャップ層１０７の層厚、およびＩｎ組成により、しきい値電圧が、−６Ｖ〜＋２Ｖの範囲で制御ができることが分かった。
【００６３】
以上に説明したように、本発明では、ＧａＮからなる緩衝層およびＡｌＧａＮからなる障壁層によるヘテロ構造を用いた窒化物半導体による電界効果トランジスタにおいて、障壁層の上にＩｎＡｌＮからなるキャップ層を介してゲート電極を形成するようにした。この結果、本発明によれば、ゲート電極直下のヘテロ界面における電子濃度をより廣範囲で制御できるようになり、より広い範囲で敷地電圧が制御できるようになる。また、この制御は、キャップ層の層厚およびＩｎ組成により行えるので、複雑な工程を必要とすることなく、非常に容易に行える。
【００６４】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、ゲート絶縁層は、窒化シリコンに限るものではなく、ＳｉＯ2，Ａｌ2Ｏ3などの他の絶縁材料を用いるようにしてもよい。
【００６５】
また、ソース電極およびドレイン電極は、Ｔｉ（１５ｎｍ）／Ａｌ（１００ｎｍ）／Ｎｉ（３０ｎｍ）／Ａｕ（５０ｎｍ）の構造に限るものではなく、オーミック接続した状態が得られていればよい。また、ゲート電極は、Ｎｉ（１００ｎｍ）／Ａｕ（１００ｎｍ）の構造に限るものではなく、キャップ層の上に直接形成する場合は、ショットキー接続する状態が得られていればよい。また、ゲート絶縁層を用いる場合は、ショットキー接続する金属材料に限らず、様々なゲート電極材料を用いることが可能である。
【００６６】
また、障壁層には、ある程度の濃度であれば、不純物が導入されていてもよい。例えば、障壁層の上部に、１×１０19ｃｍ-3までの範囲でシリコンが導入されていてもよい。このようにすることで、ソース電極およびドレイン電極に対するアクセス抵抗が低減でき、また、ソース電極およびドレイン電極の接触抵抗が低減できるため、電界効果トランジスタのオン抵抗の低減が見込める。ただし、ドーピング濃度の増加に伴い、しきい値がマイナス方向に大きくなるため、マイナス方向に小さいしきい値電圧を有するノーマリーオフデバイスの作製には適さない。
【符号の説明】
【００６７】
１０１…基板、１０２…緩衝層、１０３…障壁層、１０４…ゲート電極、１０５…ソース電極、１０６…ドレイン電極、１０７…キャップ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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