【手続補正書】
【提出日】平成26年7月22日(2014.7.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、
前記第１の開口と前記第２の開口との内部に導電性金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、
前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程と
を有し、
前記パッシベーション膜の形成工程では、高密度プラズマＣＶＤ法、Ｏ３  ＴＥＯＳ  ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ２，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、
半導体装置の製造方法。
【請求項２】
第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、
前記第１の開口と前記第２の開口との内部に導電性金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、
前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程と
を有し、
前記パッシベーション膜の形成工程では、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、
半導体装置の製造方法。
【請求項３】
第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、
前記第１の開口と前記第２の開口との内部に導電性金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、
前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程と
を有し、
前記パッシベーション膜の形成工程では、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、
半導体装置の製造方法。
【請求項４】
前記接続導電層の形成工程では、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成する、
請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記接続導電層の形成工程は、
前記銅メッキ層について熱処理を実施する工程と、
前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程と
を含み、
前記パッシベーション膜の形成工程では、前記接続導電層の上面において前記薄膜化処理によって露出された凹部を被覆するように、前記パッシベーション膜を形成する、
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１回路基板の形成工程では、第１半導体基板において前記第２回路基板に対面する面に第１配線層を形成する際に、前記第１配線を当該第１配線層の内部に設け、
前記第２回路基板の形成工程では、第２半導体基板において前記第１回路基板に対面する面に第２配線層を形成する際に、前記第２配線を当該第２配線層の内部に設け、
前記第１回路基板と前記第２回路基板とを貼り合わせる工程では、前記第１配線層と前記第２配線層とを対面させて貼り合わせ、
前記第１の開口および前記第２の開口の形成工程では、前記第１の開口と前記第２の開口とが前記第１半導体基板を貫通するように、前記第１の開口と前記第２の開口とを形成する、
請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第１回路基板と前記第２回路基板との積層体に前記第１の開口と前記第２の開口とを形成する前に、前記第１回路基板について薄膜化する工程
を含む、
請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第１回路基板を形成し、
前記第２回路基板の形成工程では、ロジック基板として前記第２回路基板を形成する、
請求項１〜３のいずれかにに記載の半導体装置の製造方法。
【請求項９】
前記複数の画素のそれぞれにカラーフィルタを形成する工程と、
前記複数の画素のそれぞれにオンチップレンズを形成する工程と
を有する、
請求項８に記載の半導体装置の製造方法。
【請求項１０】
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、導電性金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、Ｏ３  ＴＥＯＳ  ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ２，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって形成されている、
半導体装置。
【請求項１１】
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって形成されている、
半導体装置。
【請求項１２】
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって形成されている、
半導体装置。
【請求項１３】
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、Ｏ３  ＴＥＯＳ  ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ２，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって形成されている、
電子機器。
【請求項１４】
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって形成されている、
電子機器。
【請求項１５】
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって形成されている、
電子機器。