【手続補正書】
【提出日】平成26年8月12日(2014.8.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電気光学素子を含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する駆動回路であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、
各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を含む
駆動回路。
【請求項２】
前記分割部は、少なくとも一部の分割サブフィールドを、１フレーム期間内において分割前とは異なる区間に配置する
請求項１に記載の駆動回路。
【請求項３】
前記分割部は、各分割サブフィールドを、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置する
請求項２に記載の駆動回路。
【請求項４】
前記分割部は、一部の分割サブフィールドを１フレーム期間の期初寄りに配置する
請求項２または請求項３に記載の駆動回路。
【請求項５】
前記分割部は、フレーム期間ごとに、少なくとも一部の分割サブフィールドであって、かつ分割元のサブフィールドが互いに異なる分割サブフィールド同士の位置を互いに入れ替える
請求項２ないし請求項４のいずれか一項に記載の駆動回路。
【請求項６】
前記分割部は、１フレーム期間内または複数フレーム期間内において、ビット配列を時間対称配置にする
請求項５に記載の駆動回路。
【請求項７】
電気光学素子を含むメモリ内蔵の画素が行列状に配置された表示領域と、
各画素を駆動する駆動回路と
を備え、
前記駆動回路は、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、
各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部と
を有する
表示装置。
【請求項８】
電気光学素子を含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法であって、
階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで１フレーム期間を分割するとともに、期間の相対的に長い１または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割ステップと、
各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の電気光学素子をオンまたはオフすることで、１フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップと
を含む
表示装置の駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
また、例えば、フレーム期間ごとに、少なくとも一部の分割サブフィールドであって、かつ分割元のサブフィールドが互いに異なる分割サブフィールド同士の位置が互いに入れ替えられていてもよい。さらに、フレーム期間ごとに、分割サブフィールドおよびサブフィールドの位置が互いに入れ替えられていてもよい。例えば、図５に示したように、ｎフレームにおいて、信号データが、先頭から順に、ＳＦ５−１、ＳＦ４−１、ＳＦ５−２、ＳＦ３、ＳＦ１、ＳＦ２、ＳＦ５−３、ＳＦ４−２、およびＳＦ５−４の順番で規定されているとする。このとき、ｎ＋１フレームでは、１番目のＳＦ５-１と２番目のＳＦ４−１とが互いに入れ替えられ、３番目のＳＦ５-２と４番目のＳＦ３とが互いに入れ替えられ、８番目のＳＦ４-２と９番目のＳＦ５−４とが互いに入れ替えられている。さらに、ｎ＋２フレームでは、１番目のＳＦ４-１と２番目のＳＦ５−１とが互いに入れ替えられ、３番目のＳＦ３と４番目のＳＦ５−２とが互いに入れ替えられ、８番目のＳＦ５-４と９番目のＳＦ４−２とが互いに入れ替えられている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
変換回路３０は、例えば、図６に示したように、フレームメモリ３１、書込回路３２、読出回路３３およびデコーダ３４を含んでいる。フレームメモリ３１は、少なくとも画素領域１０Ａの解像度よりも多い記憶容量を有する映像表示用メモリであり、例えば、行アドレスと、列アドレスと、行アドレスおよび列アドレスと関連付けられた各画素１１の階調データとを記憶することができるようになっている。書込回路３２は、同期信号２０Ｂ利用して、映像信号２０Ａの書込アドレスＷａｄを生成するとともに、同期信号２０Ｂに同期してフレームメモリ３１に出力するようになっている。書込みアドレスＷａｄは、例えば、行アドレスおよび列アドレスを含んでいる。読出回路３３は、制御信号４０Ａに基づいて、読出アドレスＲａｄを生成し、フレームメモリ３１に出力するようになっている。デコーダ３４は、フレームメモリ３１から出力された階調データを信号データ３０Ａとして出力するようになっている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
また、「複数フレーム期間内において、ビット配列を時間対称配置にする」という場合は、例えば、ｎフレーム期間とｎ＋１フレーム期間との境界を基準として、ｎフレーム期間における階調データの白黒の位相と、ｎ＋１フレーム期間における階調データの白黒の位相とが対称またはおおむね対称となっていることを指している。例えば、図５（Ｂ）の１６ライン目に示したように、ｎフレーム期間の階調データは、「１０１０００１０１」となっている。一方、図５（Ｂ）の１６ライン目に示したように、ｎ＋１フレーム期間の階調データは、「１０１０００１０１」となっている。ここで、「１０１０００１０１」は、ｎフレーム期間とｎ＋１フレーム期間との境界において「１０１０００１０１」を折り返したものに等しい。従って、図５（Ｂ）の１６ライン目において、ｎフレーム期間の白黒の位相「１０１０００１０１」と、ｎ＋１フレーム期間の白黒の位相「１０１０００１０１」とは、ｎフレーム期間とｎ＋１フレーム期間との境界を基準として対称となっているといえる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
水平駆動回路６０は、例えば、図５に示したように、フレーム期間ごとに、少なくとも一部の分割サブフィールドであって、かつ分割元のサブフィールドが互いに異なる分割サブフィールド同士の位置を互いに入れ替えるようになっている。水平駆動回路６０は、さらに、例えば、図５に示したように、フレーム期間ごとに、期間が互いに等しい分割サブフィールドおよびサブフィールドの位置を互いに入れ替えるようになっている。水平駆動回路６０は、例えば、図５に示したように、ｎフレームにおいて、信号データを、先頭から順に、ＳＦ５−１、ＳＦ４−１、ＳＦ５−２、ＳＦ３、ＳＦ１、ＳＦ２、ＳＦ５−３、ＳＦ４−２、およびＳＦ５−４の順番で規定するようになっている。このとき、水平駆動回路６０は、ｎ＋１フレームでは、１番目のＳＦ５-１と２番目のＳＦ４−１とを互いに入れ替え、３番目のＳＦ５-２と４番目のＳＦ３とを互いに入れ替え、８番目のＳＦ４-２と９番目のＳＦ５−４とを互いに入れ替えるようになっている。さらに、水平駆動回路６０は、ｎ＋２フレームでは、１番目のＳＦ４-１と２番目のＳＦ５−１とを互いに入れ替え、３番目のＳＦ３と４番目のＳＦ５−２とを互いに入れ替え、８番目のＳＦ５-４と９番目のＳＦ４−２とを互いに入れ替えるようになっている。