(57)【要約】      （修正有）【課題】予め形成された貫通孔の配置位置において、その後のウエハーを作製終了した後、加工して、チップの両表面の回路を連通するチップ集積回路構造を提供する。【解決手段】Ｓｉ貫通電極で、集積回路と結合し、プリント回路基板１０と該プリント回路基板の上方に位置するチップ２０と、少なくとも一つの誘電層３０と、少なくとも一つのリセット導電層４０と、伝導体６０と、リセット保護層７０と、はんだ球８０と、から構成される。本チップ集積回路構造は、切れ目が縮小されても、切れ目において貫通孔を作製することが容易であることだけでなく、上記チップが分断された後、上記貫通孔内の伝導体が露出することなく、上記貫通孔の配線に支障が発生する恐れを解消でき、また、有効に、配線の長さを短縮でき、配線をチップの縁まで伸ばさなくても良いため、電気特性が向上され、有効に配線レイアウトの設計自由度が向上される。【選択図】図１
0003160545.tif 000002
【実用新案登録請求の範囲】
【請求項１】
Si貫通電極で、集積回路と結合し、予め形成された貫通孔の配置位置において、その後のウエハーを作製終了した後、加工して、チップの両表面の回路を連通するチップ集積回路構造であって、
プリント回路基板と、
上記プリント回路基板の上方に位置し、第一表面と、第二表面と、上記第一表面に積み重ねられて、複数のダイパッドが形成されるデバイスと、上記デバイスに積み重ねられ、上記ダイパッドが露出する保護層と、が含有されるチップと、
上記保護層に積み重ねられた第一、三誘電層を有して、上記ダイパッドと連通する第一リセット孔と、上記チップの第二表面に積み重ねられた第二、四誘電層を有して、上記第二誘電層と連通する第二リセット孔と、を有する少なくとも一つの誘電層と、
上記第一リセット孔に形成された第一リセット導電層と、上記第二リセット孔に形成された第二リセット導電層と、を有する少なくとも一つのリセット導電層と、
上記チップ第一表面にある第一リセット導電層とダイパッド及びデバイスから、上記チップ第二表面の第三、四誘電層と第二リセット導電層まで貫通する少なくとも一つの貫通孔と、
上記貫通孔内に形成され、上記第一、二リセット導電層と一致する伝導体と、
第四誘電層と第二リセット層及び伝導体に形成され、一部の第二リセット導電層が露出されるリセット保護層と、
上記リセット保護層から露出した第二リセット導電層に対応するように、形成され、上記プリント回路基板と上記チップを接続するはんだ球と、が含有され、また、上記チップの第一表面に、伝導領域が設けられ、上記第二表面に、各貫通孔と上記伝導領域とを接続するリセット配線領域が設置される、ことを特徴とするチップ集積回路構造。
【請求項２】
上記チップは、ウエハーに形成され、隣り合って、上記貫通孔を露出しない切れ目を有する、ことを特徴とする請求項１に記載のチップ集積回路構造。
【請求項３】
上記第二リセット孔は、口径が、上記貫通孔より大きく、上記第二誘電層に対向する、ことを特徴とす請求項１に記載のるチップ集積回路構造。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は、チップ集積回路構造に関し、特に、Si貫通電極（Through Silicon Via、 TSV）で、集積回路と結合し、予めに形成された貫通孔の配置位置において、その後のウエハー（Wafer）を作製終了した後、加工して、チップ（Chip）の両表面の回路を連通するものに関する。
【背景技術】
【０００２】
集積デバイスは、集積回路板において、回路レイアウト領域が設置され、また、必要とする電子素子が、回路レイアウト領域に合わせて、ワイヤボンディング技術により、接続され、それから、設置されてパッケージされ、これにより、必要とする集積デバイスが構成され、電子製品に適用される。しかしながら、その電子素子は、他に、パッケージを行わなければ、必要とする回路にならないため、上記集積デバイスを完成した後、体積が比較的に大きい問題があり、そのため、電子製品に設置する時、より大きい空間を占用し、半導体装置が、電子製品に実装される場合が多く、また、最近の電子製品のサイズが小型化されているから、電子製品サイズの小型化とともに、上記従来技術によるものは、軽薄化の電子製品に満足できない。また、上記集積デバイスが完成された後、単独に利用することしかできず、重ね合って連通することができない欠点が残される。
【０００３】
以上のように、集積回路が、チップの有効表面に形成され、従来のチップの端子は、例えば、はんだパッドは、有効表面だけに形成され、そのため、チップの高密度電気接続技術においては、チップの有効表面と裏面とともに、立体的に積み重ねること或いは/及び高密度パッケージができるように、端子が設けられることが希望される。今なら、Si貫通孔を、チップの垂直導通経路として、チップの内部で、不同表面の端子に電気接続することを達成できる。しかしながら、既存のSi貫通孔形成技術は、フォトマスク作製やフォトリトグラフィー、スパッタリング及びメッキ等の集積回路関連プロセスとその後の実装及びはんだ球アレイ配置のプロセスが含まれ、それらのプロセスは、比較的に複雑であり、プロセスに影響を与える因子が多いため、プロセスが不安定になり、そのため、相対的にチップの作製コストが高くなる。特に、チップの貫通孔が、切れ目に設置されるため、切れ目の大きさによって制限され、そのため、側辺から、貫通孔を形成することが、非常に難しくて、また、チップを分断した後、貫通孔の金属導体が露出して、上記貫通孔の配線に支障が発生する恐れがあり、また、その貫通孔が、チップの側辺に形成されるため、配線が、チップの縁まで伸びなければならなく、配線レイアウトが、自由度が制限され、そして、上記の支障が発生する可能性により、歩留まりが不安定になって、量産に問題点が残される。従来のSi貫通孔形成技術について、例えば、台湾特許公告第346117号があり、それも、本特許申込者により、この前で、提案した集積デバイスサンドイッチ構造である。
【０００４】
図７を参照しながら、従来の集積デバイスサンドイッチ構造は、主として、周縁に、複数の第一欠け口９１が形成された第一晶粒９０があり、上記第一晶粒９０は、第一伝導領域９２と、各第一欠け口９１と第一伝導領域９２とを接続する第一配線領域９３と、が設けられ、また、第一晶粒９０一面に重ね合われた第二晶粒９４があり、上記第二晶粒９４の周縁に、上記第一伝導領域９２に対応する第二欠け口９５が設置され、上記第一伝導領域９２と第二欠け口９５との間において、導通メディア９６が設置され、また、上記第二晶粒９４に、第二伝導領域９７と、各第二欠け口９５と第二伝導領域９７とを接続する第二配線領域９８が設けられ、その中、上記第一伝導領域９２には、複数の接点９２１があり、上記第一配線領域９３には、複数の導線９３１があり、上記第二伝導領域９７には、複数の接点９７１があり、上記第二配線領域９８には、複数の導線９８１がある。これにより、第一晶粒９０と第二晶粒９４とを、サンドイッチ状に配置することにより、必要とするシステムを、第一晶粒９０と第二晶粒９４に統合する集積デバイスサンドイッチレイアウト設計が提案される。
【０００５】
上記の従来の方式は、第一、二晶粒９０、９４を、第一、二欠け口９１、９５を介して、導線９３１、９８１で、接続されるが、上記らの導線９３１、９８１を接続する時、配線が、第一、二晶粒９０、９４の縁（即第一、二欠け口９１、９５）を跨ることが必要とするため、作製の困難度が高くなり、第二晶粒９４の縁に位置する第二欠け口９５の導通メディア９６が露出することは、配線に支障が発生する恐れも高くなり、そのため、作製の歩留まりが悪くなり、統合する時、有効にシステムの電気特性を向上することができない。そのため、一般の従来の集積デバイスサンドイッチ構造は、実用的とは言えない。
【０００６】
本考案者は、上記欠点を解消するため、慎重に研究し、また、学理を活用して、有効に上記欠点を解消でき、設計が合理である本考案を提案する。
【考案の開示】
【考案が解決しようとする課題】
【０００７】
本考案の主な目的は、従来技術の上記問題点を解消するため、Si貫通電極で、集積回路と結合し、予めに形成された貫通孔の配置位置において、その後のウエハーを作製終了した後、加工して、チップの両表面の回路を連通するチップ集積回路構造を提供する。
【０００８】
本考案の他の目的は、切れ目が縮小されても、切れ目に、貫通孔を形成することが容易である、チップ集積回路構造を提供する。
【０００９】
本考案の更に他の目的は、チップを分断した後、貫通孔内の伝導体が露出することなく、上記貫通孔の配線に支障が発生する恐れがない、チップ集積回路構造を提供する。
【００１０】
本考案の更に他の目的は、有効に、配線の長さを短縮でき、即ち、配線レイアウト（Layout）の設計自由度が向上される、チップ集積回路構造を提供する。
【課題を解決するための手段】
【００１１】
本考案は、上記の目的を達成するため、Si貫通電極で、集積回路と結合し、プリント回路基板（Printed Circuit
Board、 PCB）と上記プリント回路基板の上方に位置するチップと、少なくとも一つの誘電層（Dielectric）と、少なくとも一つのリセット導電層（Redistribution Layer、 RDL）と、伝導体（Conductor）と、リセット保護層（Redistribution Passivation Layer）と、はんだ球（Solder
Ball）とから構成され、上記チップは、第一表面と、第二表面と、上記第一表面に積み重ねられて、複数のダイパッド（Die Pad）が形成されるデバイス（Device）と、上記デバイスに積み重ねられ、上記ダイパッドが露出する保護層（Passivation Layer）と、が含有され、上記チップの第一表面に、伝導領域が設けられ、上記第二表面に、各貫通孔と上記伝導領域とを接続するリセット配線領域が設置されるチップ集積回路構造である。
【００１２】
これにより、予めに形成された貫通孔の配置位置において、その後のウエハーを作製終了した後、加工して、チップの両表面の回路を連通する。
【００１３】
以下、図面を参照しながら、本考案の特徴や技術内容について、詳しく説明するが、それらの図面等は、参考や説明のためであり、本考案は、それによって制限されることが無い。
【考案を実施するための最良の形態】
【００１４】
図１〜図５は、それぞれ、本考案の構造断面概念図と本考案の立体前面概念図、本考案の立体裏面概念図、本考案の前面概念図及び本考案の裏面概念図である。図のように、本考案は、チップ集積回路構造であり、Si貫通電極（Through Silicon Via、 TSV）で、集積回路と結合し、予めに形成された貫通孔の配置位置において、その後のウエハー（Wafer）を作製終了そた後、加工して、チップ（Chip）の両表面の回路を連通し、主として、プリント回路基板（Printed Circuit Board、 PCB）１０と、上記プリント回路基板１０の上方に位置するチップ２０と、少なくとも一つの誘電層（Dielectric）３０と、少なくとも一つのリセット導電層（Redistribution
Layer、 RDL）４０と、少なくとも一つの貫通孔５０と、伝導体（Conductor）６０と、リセット保護層（Redistribution Passivation
Layer）７０と、はんだ球（Solder Ball）８０と、から構成される。
【００１５】
上記チップ２０は、シリコンを含有し、第一表面２０１と、第二表面２０２と、上記第一表面２０１に積み重ねられ、複数のダイパッド（Die Pad）２０３１が形成されたデバイス（Device）２０３と、上記デバイス２０３に積み重ねられ、上記ダイパッド２０３１が露出する保護層（Passivation Layer）２０４とが、含有され、図２〜図５のように、上記チップ２０の第一表面２０１に、伝導領域２１が設けられ、上記伝導領域２１に、複数の接点２１１があり、また、上記第二表面２０２に、各貫通孔５０と上記伝導領域２１とを接続するリセット配線領域２２が設けられ、そして、上記リセット配線領域２２に、複数の導線２２１があり、また、上記デバイス２３は、トランジスタであり、また、上記ダイパッド２０３１は、上記らの貫通孔５０に対応して、上記デバイス２０３に設置される。
【００１６】
上記らの誘電層３０は、上記保護層２０４に積み重ねられた第一、三誘電層３０a、３０cを有し、また、上記ダイパッド２０３１に対向して、口径が上記貫通孔５０より大きく、上記ダイパッド２０３１と連通する第一リセット孔３０１と、上記チップ２０の第二表面２０２上にに積み重ねられた第二、四誘電層３０b、３０dを有し、また、上記第二誘電層３０bに対向して、口径が上記貫通孔５０より大きく、上記第二誘電層３０bと連通する第二リセット孔３０２と、を有する。
【００１７】
上記らのリセット導電層４０は、上記第一リセット孔３０１に形成された第一リセット導電層４０aと、上記第二リセット孔３０２に形成された第二リセット導電層４０bと、を有し、また、上記リセット導電層４０は、金や銀、銅及びその合金である導電材質からなる。
【００１８】
上記らの貫通孔５０は、上記チップ２０の第一表面２０１の第一リセット導電層４０とダイパッド２０３１及びデバイス２０３から、上記チップ２０の第二表面２０２の第三、四誘電層３０c、３０d及び第二リセット導電層４０bまで貫通する。
【００１９】
上記伝導体６０は、上記貫通孔５０内に形成されて、上記第一、二リセット導電層４０a、４０bと一致し、また、上記伝導体６０は、上記リセット導電層４０と同じである導電材質からなり、上記リセット導電層４０と、一体成型されても良い。
【００２０】
上記リセット保護層７０は、第四誘電層３０dと第二リセット層４０b及び伝導体６０に形成され、一部の第二リセット導電層４０bが露出される。
【００２１】
上記はんだ球８０は、上記リセット保護層７０から露出した第二リセット導電層４０bに対向して、形成され、表面実装型（Surface Mounted Technology、 SMT）により、上記プリント回路基板１０と上記チップ２０を接続する。
【００２２】
上記各素子を利用して、上記チップ２０の第一表面２０１上の接点２１１が、上記貫通孔５０を介して、第二表面２０２のリセット保護層７０とはんだ球８０に電気接続され、対向するプリント回路基板１０の接点と導通する。以上のように、新規のチップ集積回路構造が構成される。
【００２３】
本考案に係るチップ集積回路構造は、上記チップ２０に、隣り合って、上記貫通孔５０が露出されない切れ目２０５を利用して、切れ目が縮小されても、切れ目が容易に作製され、また、上記チップ２０が分断された後でも、上記貫通孔５０内にある伝導体６０が露出しないため、上記貫通孔５０の配線に支障が発生する恐れを解消でき、また、有効に、配線の長さを短縮でき、配線が、チップの縁まで伸ばさなくても良いため、電氣特性が向上され、有効に、配線レイアウト（Layout）の設計自由度が向上される。
【００２４】
図６Ａ〜図６Ｆは、それぞれ、本考案のより良い実施例のプロセス断面一の概念図と本考案のより良い実施例のプロセス断面二の概念図、本考案のより良い実施例のプロセス断面三の概念図、本考案のより良い実施例のプロセス断面四の概念図、本考案のより良い実施例のプロセス断面五の概念図及び本考案のより良い実施例のプロセス断面六の概念図である。図を参照しながら、本考案について、上記チップ集積回路構造の作製流れを詳しく説明する。例えば、チップダイパッドにあるTSVを、ウエハーレベルチップサイズパッケージ（Wafer Level Chip Size
Package、 WLCSP）に適用するより良い実施例を挙げて説明する。
【００２５】
まず、図６Ａのように、少なくとも一つのチップ２０を用意し、上記チップ２０は、ウエハー内に形成され、第一表面２０１と、第二表面２０２と、上記第一表面上２０１に形成され、複数のダイパッド２０３１が形成されたデバイス２０３と、上記デバイス２０３に形成され、上記ダイパッド２０３１が露出する保護層２０４と、が含有される。
【００２６】
その後、図６Ｂのように、それぞれ、上記保護層２０４と上記チップ２０の第二表面２０２に、二層の誘電層３０a、３０bと３０c、３０dが覆われた後、上記第一〜四誘電層３０a〜３０dに対して、穴掘りや穴パンチ等の技術により、上記ダイパッド２０３１に対向して、口径がやや大きい第一リセット孔３０１と、上記第四誘電層３０dに、口径が、上記第一リセット孔３０１と一致する第二リセット孔３０２と、が形成される。
【００２７】
続いて、図６Ｃのように、メッキ（Plating）やコートプリント（Coated Printing）等の技術により、それぞれ、上記第一、二リセット孔３０１、３０２の中に、第一、二リセット導電層４０a、４０bが形成される。その後、図６Ｄのように、機械鑽孔やレーザ鑽孔等の技術で、複数の貫通孔５０が形成され、上記らの貫通孔５０は、上記ダイパッド２０３１に対応する位置に形成され、上記チップ２０の第一表面２０１上の第一リセット導電層４０aとダイパッド２０３１及びデバイス２０３から、上記チップ２０の第二表面２０２の第三、四誘電層３０c、３０dと第二リセット導電層４０bまで形成される。
【００２８】
そして、図６Ｅのように、メッキやコートプリント等の技術で、上記らの貫通孔５０内に伝導体６０が形成される。続いて、図６Ｆのように、上記第四誘電層３０dと第二重導電層４０b及び伝導体６０に、リセット保護層７０が形成され、また、一部が露出した第二リセット導電層４０bに、はんだ球８０が形成される。最後に、図１に示されるチップ集積回路構造は、上記はんだ球８０により、上記チップ２０とプリント回路基板１０とが接続されることにより、本考案が構成される。
【００２９】
以上のように、本考案に係るチップ集積回路構造は、有効に従来の諸欠点を解消でき、切れ目が縮小されても、切れ目において貫通孔を作製することが容易であることだけでなく、上記チップが分断された後、上記貫通孔内の伝導体が露出することなく、上記貫通孔の配線に支障が発生する恐れを解消でき、また、有効に、配線の長さを短縮でき、配線が、チップの縁まで伸ばさなくても良いため、電氣特性が向上され、有効に、配線レイアウト（Layout）の設計自由度が向上される。そのため、本考案は、より進歩的かつより実用的で、法に従って実用新案登録請求を出願する。
【００３０】
以上は、ただ、本考案のより良い実施例であり、本考案は、それによって制限されることが無く、本考案に係わる考案登録請求の範囲や明細書の内容に基づいて行った等価の変更や修正は、全てが、本考案の考案登録請求の範囲内に含まれる。
【図面の簡単な説明】
【００３１】
【図１】本考案の構造断面概念図
【図２】本考案の立体前面概念図
【図３】本考案の立体裏面概念図
【図４】本考案の前面概念図
【図５】本考案の裏面概念図
【図６Ａ】本考案のより良い実施例のプロセス断面一の概念図
【図６Ｂ】本考案のより良い実施例のプロセス断面二の概念図
【図６Ｃ】本考案のより良い実施例のプロセス断面三の概念図
【図６Ｄ】本考案のより良い実施例のプロセス断面四の概念図
【図６Ｅ】本考案のより良い実施例のプロセス断面五の概念図
【図６Ｆ】本考案のより良い実施例のプロセス断面六の概念図
【図７】従来の集積デバイスサンドイッチ構造。
【符号の説明】
【００３２】
（本考案）
１０      プリント回路基板
２０      チップ
２０１    第一表面
２０２    第二表面
２０３    デバイス
２０３１  ダイパッド
２０４    保護層
２０５    切れ目
２１      伝導領域
２１１    接点
２２      リセット配線領域
２２１    導線
３０      誘電層
３０a〜３０d  第一〜四誘電層
３０１    第一リセット孔
３０２    第二リセット孔
４０      リセット導電層
４０a、４０b  第一、二リセット導電層
５０      貫通孔
６０      伝導体
７０      リセット保護層
８０      はんだ球
（従来）
９０      第一晶粒
９１      第一欠け口
９２      第一伝導領域
９２１    接点
９３      第一配線領域
９３１    導線
９４      第二晶粒
９５      第二欠け口
９６      導通メディア
９７      第二伝導領域
９７１    接点
９８      第二配線領域
９８１    導線
【図１】
0003160545.tif 000003
【図２】
0003160545.tif 000004
【図３】
0003160545.tif 000005
【図４】
0003160545.tif 000006
【図５】
0003160545.tif 000007
【図６Ａ】
0003160545.tif 000008
【図６Ｂ】
0003160545.tif 000009
【図６Ｃ】
0003160545.tif 000010
【図６Ｄ】
0003160545.tif 000011
【図６Ｅ】
0003160545.tif 000012
【図６Ｆ】
0003160545.tif 000013
【図７】
0003160545.tif 000014
【手続補正書】
【提出日】平成22年3月29日(2010.3.29)
【手続補正１】
【補正対象書類名】実用新案登録請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
上記第二リセット孔は、口径が、上記貫通孔より大きく、上記第二誘電層に対向する、ことを特徴とするチップ集積回路構造。
【手続補正書】
【提出日】平成22年4月23日(2010.4.23)
【手続補正１】
【補正対象書類名】実用新案登録請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
上記第二リセット孔は、口径が、上記貫通孔より大きく、上記第二誘電層に対向する、ことを特徴とする請求項１に記載のチップ集積回路構造。