(57)【要約】【課題】回路のＥＳＤ保護設計の際にＥＳＤ耐量値を求めつつ、ＥＳＤ耐量を決める素子および静電破壊経路を正確に素早く抽出する。【解決手段】ＥＳＤ印加素子モデル１は、スナップバック動作前の電流・電圧特性を示すダイオードなどの回路構成デバイス４と、スナップバック特性を表すスナップバック特性回路５と、破壊特性を表す破壊特性回路６とを具備し、破壊特性回路６にはさらに破壊イベント発生アラーム端子を出力端子７として具備している。【選択図】図１
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【特許請求の範囲】
【請求項１】
多数の素子で構成された半導体集積回路に対して静電気放電（ＥＳＤ）の保護回路設計を行う際の回路シミュレーションに用いるＥＳＤサージ印加特性を有するＥＳＤ印加特性素子モデルにおいて、
所定の電流・電圧特性を示す該素子に対応した回路構成デバイスの２端子間に、破壊電圧に至ると所定電圧を出力する破壊特性部が設けられたＥＳＤ印加特性素子モデル。
【請求項２】
前記回路構成デバイスの２端子間に前記破壊特性部と並列に、所定のスナップバック電圧で前記スナップバック動作をするスナップバック特性部が設けられた請求項１に記載のＥＳＤ印加特性素子モデル。
【請求項３】
前記スナップバック特性部は、前記スナップバック電圧が検知されると開放状態から短絡状態に移行する第１電圧制御スイッチと、該第１電圧制御スイッチに直列に接続されたＤＣ電源と、該ＤＣ電源に直列に接続された第１抵抗素子とを有し、
該スナップバック特性部は、該第１電圧制御スイッチが短絡した後に該スナップバック電圧以下の電圧が入力されても該第１電圧制御スイッチは該開放状態に復帰しないラッチ機能を有するスナップバック特性を示す請求項２に記載のＥＳＤ印加特性素子モデル。
【請求項４】
前記破壊特性部は、前記破壊電圧が検知されると開放状態から短絡状態に移行する第２電圧制御スイッチと、該第２電圧制御スイッチに直列に接続された第２抵抗素子とを有し、
前記破壊特性部は、該第２電圧制御スイッチが短絡された後に該破壊電圧以下の電圧が入力されても該開放状態に復帰しないラッチ機能を有する破壊特性を示す請求項１に記載のＥＳＤ印加特性素子モデル。
【請求項５】
前記破壊特性部は、前記スナップバック特性部の第１電圧制御スイッチが短絡状態のときに、前記破壊電圧が検知されると開放状態から短絡状態に移行する第２電圧制御スイッチと、該第２電圧制御スイッチに直列に接続された第２抵抗素子とを有し、
前記破壊特性部は、該第２電圧制御スイッチが短絡された後に該破壊電圧以下の電圧が入力されても該開放状態に復帰しないラッチ機能を有する破壊特性を示す請求項３に記載のＥＳＤ印加特性素子モデル。
【請求項６】
前記第２電圧制御スイッチが短絡状態になって電流電圧特性が破壊特性領域に入ると、破壊イベントの発生を示す前記所定電圧を出力する出力端子を有し、該出力端子の該所定電圧を検出可能に構成されている請求項４または５に記載のＥＳＤ印加特性素子モデル。
【請求項７】
前記第２抵抗素子の両端にＤＣ電源が接続され、該ＤＣ電源には該第２抵抗素子に所定電流が流れたときに該ＤＣ電源から所定電圧を出力する出力端子が接続されている請求項６に記載のＥＳＤ印加特性素子モデル。
【請求項８】
前記第１電圧制御スイッチが短絡状態になってスナップバック動作を行うと、前記スナップバック特性部は、該スナップバック動作イベントの発生を示す所定電圧を出力する出力端子を有し、該出力端子の所定電圧を受けて前記破壊特性部を動作可能とする請求項５に記載のＥＳＤ印加特性素子モデル。
【請求項９】
前記スナップバック特性部および前記破壊特性部、または該破壊特性部が１ブロック化されている請求項１から５のいずれかに記載のＥＳＤ印加特性素子モデル。
【請求項１０】
前記スナップバック特性部および前記破壊特性部、または該破壊特性部が、前記回路構成デバイスに並列に２個お互い逆極性に接続されて双方向性のＥＳＤ特性を示す請求項１から５のいずれかに記載のＥＳＤ印加特性素子モデル。
【請求項１１】
素子サイズに応じて前記抵抗素子の抵抗値を変更させている請求項３から５のいずれかに記載のＥＳＤ印加特性素子モデル。
【請求項１２】
前記回路構成デバイスは、ＥＳＤ保護素子、ＭＯＳトランジスタ、ＭＩＳトランジスタ、ＭＥＳトランジスタ、バイポーラトランジスタ、抵抗素子、容量素子およびダイオード素子のうちのいずれかに対応している請求項１または２に記載のＥＳＤ印加特性素子モデル。
【請求項１３】
前記破壊特性部は応答遅延特性を有している請求項１、２、４から６および８から１０のいずれかに記載のＥＳＤ印加特性素子モデル。
【請求項１４】
前記スナップバック特性部は応答遅延特性を有している請求項２、３、５および８から１０のいずれかに記載のＥＳＤ印加特性素子モデル。
【請求項１５】
前記破壊特性部および前記スナップバック特性部の少なくともいずれかは遅延回路を有している請求項１３または１４に記載のＥＳＤ印加特性素子モデル。
【請求項１６】
前記第１電圧制御スイッチの両電圧制御入力端子間に、抵抗素子と容量素子からなる遅延回路が接続され、該遅延回路による遅延特性を有した電圧が該第１電圧制御スイッチの両電圧制御入力端子間に印加される請求項３、５および８のいずれかに記載のＥＳＤ印加特性素子モデル。
【請求項１７】
前記第２電圧制御スイッチの両電圧制御入力端子間に、抵抗素子と容量素子からなる遅延回路が接続され、該遅延回路による遅延特性を有した電圧が該第２電圧制御スイッチの両電圧制御入力端子間に印加される請求項４から６のいずれかに記載のＥＳＤ印加特性素子モデル。
【請求項１８】
前記回路シミュレーション時に、請求項１から１７のいずれかに記載のＥＳＤ印加特性素子モデルの両端電圧が所定閾値電圧よりも低下したことと、該ＥＳＤ印加特性素子モデルの両端電圧の低下後の電圧が他の回路素子が持つスナップバック発生後の電圧・電流特性の最低電圧よりも低いことを検知することにより破壊イベントの発生を検出する破壊検証方法。
【請求項１９】
請求項１から１７のいずれかに記載のＥＳＤ印加特性素子モデルを前記半導体集積回路を構成する各素子に対応させて回路シミュレーションする場合に、集積回路チップレイアウトにおける配線抵抗による寄生抵抗値を該回路シミュレーションに含めることにより、集積回路チップレイアウトにおける各素子のＥＳＤ耐量をシミュレーションするシミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において静電気放電（ＥＳＤ；Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）に対する保護回路設計を行う際の回路シミュレーションに用いるＥＳＤサージ印加特性を有するＥＳＤ印加特性素子モデル、このＥＳＤ印加特性素子モデルを用いた破壊検証方法および、このＥＳＤ印加特性素子モデルを用いたシミュレーション方法に関する。
【背景技術】
【０００２】
従来の半導体集積回路では、人体・機械など外部に帯電した静電気から内部回路を保護するために、電源・入出力端子に静電気保護素子が接続されている。この静電気保護素子においては、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子と一般的に呼ばれているが、ＥＳＤ保護素子は、一般的には、ダイオード、ＰＮＰ構造またはＮＰＮ構造を有する素子によって構成されている。
【０００３】
このＥＳＤ保護素子の保護能力は、ＥＳＤ保護素子のサイズや保護される素子との位置により決まるが、集積回路素子の開発・製造コストに大きく影響を与える。例えば、保護能力を上げるためにはＥＳＤ保護素子サイズを大きくすることにより実現できるが、製造コストに対してチップサイズに制約があるため、無制限にチップサイズを大きくすることができない。
【０００４】
また、ＥＳＤ保護素子と保護される素子とはできる限り距離が近いことや、また、ＥＳＤ保護素子が、適切な特性の種類／特性の選択となっており、適正な位置への配置となっていることが望ましいが、チップ内の回路レイアウトの制約上、ＥＳＤ保護素子を、保護される素子と離して配置しなければならないこともある。
【０００５】
このため、ＥＳＤ保護耐量と呼ばれるＥＳＤエネルギーに対する半導体素子の強度が十分にとれず、再設計による時間とマスク・試作費用などの開発コストの損失を招くことがある。このため、ＥＳＤ保護耐量を回路設計段階で、ＥＳＤ保護素子と保護される素子との関係を確実に知ることにより上記のような不要な開発コストの増大を回避する必要がある。
【０００６】
従来のＥＳＤ保護素子の特性としては、半導体素子の通常動作ではオープン特性を示し通常動作に全く影響を与えないが、ＥＳＤサージが印加された場合、内部素子のＥＳＤ保護耐量以下の電圧でオンし、ＥＳＤサージ電流を速やかにＧＮＤ側に流すことにより、内部素子への影響を抑えるような特性を示す必要がある。
【０００７】
大きなＥＳＤサージが印加された場合の破壊特性を次に示す。
【０００８】
ＭＯＳトランジスタに代表される内部回路素子については、ＥＳＤ保護耐量以上のＥＳＤサージが印加されるとオープンやショートなどの破壊特性を示す。
【０００９】
これらＥＳＤ保護素子や内部素子のＥＳＤサージに対する電気的特性を回路シミュレーションで認識できるＥＳＤデバイスモデルに表わし、回路設計段階で各端子のＥＳＤ保護耐量を見積もることが行われている。
【００１０】
このとき、半導体素子回路の全体で早期に回路シミュレーション結果を得るために、ＥＳＤ保護耐量に特化した特性のみモデル化することにより、回路シミュレータに対してより負担のかからないデバイスモデルが使用されることが望ましい。
【００１１】
図２５は、特許文献１に開示されている従来のＥＳＤ耐量シミュレーションを目的としたＭＯＳＦＥＴモデルの等価回路図である。図２６は図２５のＥＳＤサージ印加時の電流・電圧特性、所謂スナップバック特性を表した図である。
【００１２】
図２５に示すように、従来のＥＳＤ耐量シミュレーションを目的としたＭＯＳＦＥＴモデル１００において、ドレイン端子１０１とソース端子１０２の間に、ダイオード１０３，１０４の各並列回路が順方向および逆方向にそれぞれ接続されている。順方向および逆方向の各ダイオード１０３側には電圧制御スイッチ１０５がそれぞれ直列に接続されている。
【００１３】
第１および第２のＥＳＤデバイスモデル１０６，１０７はそれぞれショートする方向が異なるだけで、ドレイン端子１０１とソース端子１０２のどちらにＥＳＤサージ電圧が印加されても同じ動作を行うようになっている。このＭＯＳＦＥＴモデル１００のゲート端子１０８は抵抗１０９を介して接地されている。
【００１４】
上記構成により、正のＥＳＤサージ電圧がドレイン端子１０１とソース端子１０２の間に印加された場合、第１のＥＳＤデバイスモデル１０６に順方向のＥＳＤサージ電流が流れ、図２６に示すように、ＥＳＤサージ印加時の電流・電圧特性として、所謂スナップバック特性を示す。即ち、正のＥＳＤサージ電圧が印加されてその電圧が上昇した後に、特定の電圧１１０（スナップバック電圧）を超えると電圧制御スイッチ１０５がＯＮして、ダイオード１０４に流れる電流がダイオード１０３にも流れて電流経路が増加（ＥＳＤ保護耐量の増加）し、これによって電圧が一旦下がった後に電流と共に電圧が上昇する特性１１１に移行する。
【００１５】
一方、負のＥＳＤサージ電圧がドレイン端子１０１とソース端子１０２の間に印加された場合には、第２のＥＳＤデバイスモデル１０７にＥＳＤサージ電流が流れ、上述した場合と同様の動作を行う。これらのＥＳＤデバイスモデル１０６，１０７を集積回路の回路図の各素子にそれぞれ置き換えて、回路シミュレーションにて集積回路全体のＥＳＤサージ印加時の電流電圧特性を計算することによって、ＥＳＤ保護耐量を計算することができる。
【００１６】
このように、ＥＳＤ特性をダイオードとスイッチによる簡単な等価回路で構成することにより、より簡便に半導体回路の解析を行うことができる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０１０−０４０６７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
従来、ＥＳＤ保護設計を行うために、素子のＥＳＤデバイスモデルを作成しＳＰＩＣＥシミュレーションによってその静電耐量計算と耐量が最も低い素子または静電破壊経路を抽出することが一般に行われている。この静電耐量値計算では、ＥＳＤデバイスモデルが標準素子モデルに比べて複雑な回路構成であるため、この静電耐量値の計算に時間がかかり過ぎるという問題があり、回路中の多数の素子のうちのどの素子で静電破壊を起こすかについては、別途シミュレーション結果を解析することが必要となる。さらに、静電破壊経路の抽出を行うためには、回路の簡略化／最短経路探索アルゴリズムを元にしたプログラムにより行われることが多いが、プログラム開発／デバッグの労力が必要であったり、市販設計ツールにあるような有用な機能を適用することができなくなる。
【００１９】
特許文献１に開示されている上記従来のＥＳＤデバイスモデルによる回路シミュレーションでは、ＥＳＤ印加電圧に対する電流値は計算結果として得ることはできるものの、ＥＳＤ耐量値そのものについては、各素子に流れている電流値を全て調べ、各素子の破壊に至る電流値を超える素子を全て選び出すことによって耐量値を決める素子を確定する必要がある。要するに、ＥＳＤ耐量を決める素子やその静電破壊経路については全く不明である。
【００２０】
膨大な数の素子からなる集積回路の中から、全体のＥＳＤ耐量を決める素子をシミュレーション終了時即座に抽出し、設計仕様を満たす耐量であるかまたは設計仕様を満たさない耐量であるかは、ＥＳＤ耐量を決めている素子に対してどのような保護の対策を行う必要があるかの検討開始にできるだけ速やかに移行することにより、開発時間・コストを軽減することが重要である。
【００２１】
本発明は、上記従来の問題を解決するもので、回路のＥＳＤ保護設計の際にＥＳＤ耐量値を求めつつ、ＥＳＤ耐量を決める素子およびその静電破壊経路を正確に素早く抽出することができるＥＳＤ印加特性素子モデル、このＥＳＤ印加特性素子モデルを用いた破壊検証方法および、このＥＳＤ印加特性素子モデルを用いたシミュレーション方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明のＥＳＤ印加特性素子モデルは、多数の素子で構成された半導体集積回路に対して静電気放電（ＥＳＤ）の保護回路設計を行う際の回路シミュレーションに用いるＥＳＤサージ印加特性を有するＥＳＤ印加特性素子モデルにおいて、所定の電流・電圧特性を示す該素子に対応した回路構成デバイスの２端子間に、破壊電圧に至ると所定電圧を出力する破壊特性部が設けられたものであり、そのことにより上記目的が達成される。
【００２３】
また、好ましくは、本発明のＥＳＤ印加特性素子モデルにおける回路構成デバイスの２端子間に前記破壊特性部と並列に、所定のスナップバック電圧で前記スナップバック動作をするスナップバック特性部が設けられている。
【００２４】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおけるスナップバック特性部は、前記スナップバック電圧が検知されると開放状態から短絡状態に移行する第１電圧制御スイッチと、該第１電圧制御スイッチに直列に接続されたＤＣ電源と、該ＤＣ電源に直列に接続された第１抵抗素子とを有し、該スナップバック特性部は、該第１電圧制御スイッチが短絡した後に該スナップバック電圧以下の電圧が入力されても該第１電圧制御スイッチは該開放状態に復帰しないラッチ機能を有するスナップバック特性を示す。
【００２５】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおける破壊特性部は、前記破壊電圧が検知されると開放状態から短絡状態に移行する第２電圧制御スイッチと、該第２電圧制御スイッチに直列に接続された第２抵抗素子とを有し、前記破壊特性部は、該第２電圧制御スイッチが短絡された後に該破壊電圧以下の電圧が入力されても該開放状態に復帰しないラッチ機能を有する破壊特性を示す。
【００２６】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおける破壊特性部は、前記スナップバック特性部の第１電圧制御スイッチが短絡状態のときに、前記破壊電圧が検知されると開放状態から短絡状態に移行する第２電圧制御スイッチと、該第２電圧制御スイッチに直列に接続された第２抵抗素子とを有し、前記破壊特性部は、該第２電圧制御スイッチが短絡された後に該破壊電圧以下の電圧が入力されても該開放状態に復帰しないラッチ機能を有する破壊特性を示す。
【００２７】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおける第２電圧制御スイッチが短絡状態になって電流電圧特性が破壊特性領域に入ると、破壊イベントの発生を示す前記所定電圧を出力する出力端子を有し、該出力端子の該所定電圧を検出可能に構成されている。
【００２８】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおける第２抵抗素子の両端にＤＣ電源が接続され、該ＤＣ電源には該第２抵抗素子に所定電流が流れたときに該ＤＣ電源から所定電圧を出力する出力端子が接続されている。
【００２９】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおける第１電圧制御スイッチが短絡状態になってスナップバック動作を行うと、前記スナップバック特性部は、該スナップバック動作イベントの発生を示す所定電圧を出力する出力端子を有し、該出力端子の所定電圧を受けて前記破壊特性部を動作可能とする。
【００３０】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおけるスナップバック特性部および前記破壊特性部、または該破壊特性部が１ブロック化されている。
【００３１】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおけるスナップバック特性部および前記破壊特性部、または該破壊特性部が、前記回路構成デバイスに並列に２個お互い逆極性に接続されて双方向性のＥＳＤ特性を示す。
【００３２】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおける素子サイズに応じて前記抵抗素子の抵抗値を変更させている。
【００３３】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおける回路構成デバイスは、ＥＳＤ保護素子、ＭＯＳトランジスタ、ＭＩＳトランジスタ、ＭＥＳトランジスタ、バイポーラトランジスタ、抵抗素子、容量素子およびダイオード素子のうちのいずれかに対応している。
【００３４】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおける破壊特性部は応答遅延特性を有している。
【００３５】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおけるスナップバック特性部は応答遅延特性を有している。
【００３６】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおいて、前記破壊特性部および前記スナップバック特性部の少なくともいずれかは遅延回路を有している。
【００３７】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおける第１電圧制御スイッチの両電圧制御入力端子間に、抵抗素子と容量素子からなる遅延回路が接続され、該遅延回路による遅延特性を有した電圧が該第１電圧制御スイッチの両電圧制御入力端子間に印加される。
【００３８】
さらに、好ましくは、本発明のＥＳＤ印加特性素子モデルにおける第２電圧制御スイッチの両電圧制御入力端子間に、抵抗素子と容量素子からなる遅延回路が接続され、該遅延回路による遅延特性を有した電圧が該第２電圧制御スイッチの両電圧制御入力端子間に印加される。
【００３９】
本発明の破壊検証方法は、前記回路シミュレーション時に、本発明の上記前記ＥＳＤ印加特性素子モデルの両端電圧が所定閾値電圧よりも低下したことと、該ＥＳＤ印加特性素子モデルの両端電圧の低下後の電圧が他の回路素子が持つスナップバック発生後の電圧・電流特性の最低電圧よりも低いことを検知することにより破壊イベントの発生を検出するものであり、そのことにより上記目的が達成される。
【００４０】
本発明のシミュレーション方法は、本発明の上記ＥＳＤ印加特性素子モデルを前記半導体集積回路を構成する各素子に対応させて回路シミュレーションする場合に、集積回路チップレイアウトにおける配線抵抗による寄生抵抗値を該回路シミュレーションに含めることにより、集積回路チップレイアウトにおける各素子のＥＳＤ耐量をシミュレーションするものであり、そのことにより上記目的が達成される。
【００４１】
上記構成により、以下、本発明の作用を説明する。
【００４２】
本発明においては、多数の素子で構成された半導体集積回路に対して静電気放電（ＥＳＤ）の保護回路設計を行う際の回路シミュレーションに用いるＥＳＤサージ印加特性を有するＥＳＤ印加特性素子モデルにおいて、所定の電流・電圧特性を示す該素子に対応した回路構成デバイスの２端子間に、破壊電圧に至ると所定電圧を出力する破壊特性部が設けられている。また、回路構成デバイスの２端子間に前記破壊特性部と並列に、所定のスナップバック電圧で前記スナップバック動作をするスナップバック特性部が設けられている。
【００４３】
これによって、多数の素子で構成された半導体集積回路の各素子に対応して、ＥＳＤ印加特性素子モデルとして、所定の電流・電圧特性を示す回路構成デバイスに、破壊電圧に至ると所定電圧を出力する破壊特性部が設けられているので、各素子の破壊電圧に至ると所定電圧を出力することから、回路のＥＳＤ保護設計の際にＥＳＤ耐量値を求めつつ、ＥＳＤ耐量を決める素子および静電破壊経路を正確に素早く抽出することが可能となる。
【００４４】
また、応答特性を設けたことにより、ＥＳＤサージ時間波形に対応し、実サージ印加での回路の保護特性をより高精度に計算することが可能となる。また、ＥＳＤ保護素子の応答特性を設定および調整することができて、設計段階で応答特性を評価可能である。
【発明の効果】
【００４５】
以上により、本発明によれば、各素子の破壊電圧に至ると所定電圧を出力するため、回路のＥＳＤ保護設計の際にＥＳＤ耐量値を求めつつ、ＥＳＤ耐量を決める素子および静電破壊経路を正確に素早く抽出することができる。
【００４６】
また、応答特性を設けたことにより、ＥＳＤサージ時間波形に対応し、実サージ印加での回路の保護特性をより高精度に計算することができる。また、ＥＳＤ保護素子の応答特性を設定および調整することができて、設計段階で応答特性を評価可能である。
【００４７】
これによって、ＥＳＤ印加特性素子モデルでは、ＥＳＤ耐量と耐量を決める素子の特定をシミュレーション終了時に即座に知ることができる。このため、開発中の集積回路に対して、更なるＥＳＤ保護対策が必要である場合にどのような対策を打つべきか即座に検討開始することができて、開発時間およびコストを軽減することが可能となる。また、本発明のモデルの構成は、回路シミュレータに対して非常に負担の少ない簡易・軽量な構成となっているため、回路素子の多い集積回路のＥＳＤ耐量シミュレーション時にも計算時間増大などの問題を少なく済ませることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態１によるＥＳＤ印加特性素子モデルのＥＳＤ印加特性等価回路構成例を示すブロック図である。
【図２】図１のスナップバック特性回路の基本構成例を示す回路図である。
【図３】図１の破壊特性回路の基本構成例を示す回路図である。
【図４】図１のスナップバック特性回路のＩ−Ｖ特性を示す図である。
【図５】図１の破壊特性回路のＩ−Ｖ特性を示す図である。
【図６】図１の回路構成デバイスに対して、スナップバック特性回路と破壊特性回路とが並列に接続された本実施形態１によるＥＳＤ印加特性素子モデルにおけるＩ−Ｖ特性を示した図である。
【図７】図１の破壊特性回路の出力端子に出力される破壊イベント発生アラーム表示を示す電流・電圧特性図である。
【図８】本発明の実施形態２によるＥＳＤ印加特性素子モデルのＥＳＤ印加特性等価回路構成例を示すブロック図である。
【図９】図８のＥＳＤ印加特性素子モデルにおいて、スナップバック特性回路のスナップバック電圧Ｖｔ１＞破壊特性回路の破壊電圧Ｖｂｄの場合に適用できる本実施形態２によるＩ−Ｖ特性を示す図である。
【図１０】本発明の実施形態３によるＥＳＤ印加特性素子モデルのＥＳＤ印加特性等価回路構成例を示すブロック図である。
【図１１】スナップバック特性および破壊特性からなるＥＳＤ印加特性のみを１ブロックで表したブロック図である。
【図１２】本発明の実施形態４によるＥＳＤ印加特性素子モデルのＥＳＤ印加特性等価回路構成例を示すブロック図である。
【図１３】本発明の実施形態５によるＥＳＤ印加特性素子モデルのＥＳＤ印加特性等価回路構成例を示すブロック図である。
【図１４】（ａ）は、本発明の実施形態６によるＥＳＤ印加特性素子モデルのデバイスサイズ依存性を持つスナップバック特性回路を示す等価回路図、（ｂ）は、本発明の実施形態６によるＥＳＤ印加特性素子モデルのデバイスサイズ依存性を持つ破壊特性回路を示す等価回路図である。
【図１５】図１４のスナップバック特性回路および破壊特性回路それぞれのＥＳＤ印加特性であるＩ−Ｖ特性について、デバイスサイズ比ｍについて「１」と「２」の場合のＩ−Ｖ特性を比較したＩ−Ｖ特性図であって、（ａ）はスナップバック特性回路のスナップバック電圧Ｖｔ１＜破壊特性回路の破壊電圧Ｖｂｄである場合のＩ−Ｖ特性図、（ｂ）はスナップバック特性回路のスナップバック電圧Ｖｔ１＞破壊特性回路のターンオン電圧Ｖｂｄである場合のＩ−Ｖ特性図である。
【図１６】本発明の実施形態８によるＥＳＤ印加特性素子モデルのＥＳＤ印加特性等価回路ブロック構成例を示すブロック図である。
【図１７】図１６のスナップバック特性回路の基本構成例を示す回路図である。
【図１８】図１６の破壊特性回路の基本構成例を示す回路図である。
【図１９】図１６のスナップバック特性回路のＩ−Ｖ特性を示す図である。
【図２０】図１６の破壊特性回路のＩ−Ｖ特性を示す図である。
【図２１】図１６の回路構成デバイスに対して、スナップバック特性回路と破壊特性回路とが並列に接続された本実施形態８によるＥＳＤ印加特性素子モデルにおけるＩ−Ｖ特性を示した図である。
【図２２】時間に対するＥＳＤ保護素子の両端電圧を示す図である。
【図２３】図１６の破壊特性回路の出力端子に出力される破壊イベント発生アラーム表示を示す電流・電圧特性図である。
【図２４】（ａ）は、実施形態８の応答遅延特性を本発明の実施形態６に適用させた場合のＥＳＤ印加特性素子モデルのデバイスサイズ依存性を持つスナップバック特性回路を示す等価回路図、（ｂ）は、実施形態８の応答遅延特性を本発明の実施形態６に適用させた場合のＥＳＤ印加特性素子モデルのデバイスサイズ依存性を持つ破壊特性回路を示す等価回路図である。
【図２５】従来のＥＳＤ耐量シミュレーションを目的としたＭＯＳＦＥＴモデルの等価回路図である。
【図２６】図２５のＥＳＤサージ印加時の電流・電圧特性、所謂スナップバック特性を表した図である。
【発明を実施するための形態】
【００４９】
以下に、本発明のＥＳＤ印加特性素子モデルの実施形態１〜８について図面を参照しながら詳細に説明する。
【００５０】
（実施形態１）
図１は、本発明の実施形態１によるＥＳＤ印加特性素子モデルのＥＳＤ印加特性等価回路ブロック構成例を示すブロック図である。
【００５１】
図１において、本実施形態１のＥＳＤ印加特性素子モデル１は、多数の素子が集積された半導体集積回路に対する静電気放電（ＥＳＤ）の保護回路設計を行う際の回路シミュレーションに用いるＥＳＤサージ印加特性を有するＥＳＤ印加特性素子モデルである。このＥＳＤ印加特性素子モデル１を半導体集積回路の回路図中の各素子にそれぞれ置き換えて、半導体集積回路のＥＳＤ保護設計の際に各素子のＥＳＤ耐量値を求めつつ、ＥＳＤ耐量を決める素子およびその静電破壊経路を正確に素早く抽出するようになっている。以下詳細に説明する。
【００５２】
本実施形態１のＥＳＤ印加特性素子モデル１は、両端子２，３間に、スナップバック動作前の電流・電圧特性を示す回路構成デバイス４と、スナップバック電圧Ｖｔ１でスナップバック特性を表すスナップバック特性部としてのスナップバック特性回路５と、破壊特性部としての破壊特性を表す破壊特性回路６とが並列接続され、破壊特性回路６には破壊電圧Ｖｂｄに至ると所定電圧を出力する出力端子７が接続されている。
【００５３】
回路構成デバイス４は、通常の集積回路で採用される素子であって、例えば、ＭＯＳトランジスタ（ＭＯＳＦＥＴトランジスタ）、ＭＩＳトランジスタ、ＭＥＳトランジスタ、ダイオード、バイポーラトランジスタ、抵抗およびＥＳＤ保護素子などに対応している。
【００５４】
スナップバック特性回路５は、通常はオープン特性を示すが、端子２，３間に一定の電圧（スナップバック電圧Ｖｔ１）以上がかかると導通し、電流を流す特性を持つ所謂スナップバック特性を有する回路ブロックである。
【００５５】
破壊特性回路６は、端子２，３間に一定の電圧（破壊電圧Ｖｂｄ）以上かかると通電し、電流を流し、所定電圧を出力端子７から出力するが、スナップバック特性回路５と比べてより低い直列抵抗を示す所謂ショートの破壊特性を有する回路ブロックである。
【００５６】
ＥＳＤ印加特性素子モデル１の両端子２，３間にスナップバック特性や破壊特性を示す電圧以下の印加電圧しかかかっていない場合は、半導体集積回路の各素子に対応する回路構成デバイス４が本来持つ通常の素子特性、即ちＳＰＩＣＥパラメータなどで表される各素子特性を示す。
【００５７】
図２は、図１のスナップバック特性回路５の基本構成例を示す回路図である。
【００５８】
図２において、スナップバック特性回路５は、両端子２，３間に、スナップバック電圧Ｖｔ１を検出する第１電位差検出機能部としての電圧モニタ５１と、スナップバック電圧Ｖｔ１に至るとオンするが短絡した後に第１電圧としてのスナップバック電圧以下の電圧が入力されてもスイッチ開放状態へ復帰しないラッチ機能を有する電圧制御スイッチ５２、これに直列の電圧源５３（ＤＣ電圧源）および、これに直列の抵抗５４（抵抗素子）とが並列に接続されている。
【００５９】
これによって、スナップバック特性回路５は、第１電圧制御スイッチ５２がスナップバック電圧で短絡した後に第１電圧としてのスナップバック電圧以下の電圧が入力されてもスイッチ開放状態へ復帰しないラッチ機能を有するスナップバック特性を示す。
【００６０】
電圧モニタ５１は、本回路に印加された電圧値をモニタしてこれを電圧制御スイッチ５２に与える。
【００６１】
電圧制御スイッチ５２は、電圧モニタ５１から与えられる印加電圧値がある特定の電圧値(閾値電圧のスナップバック電圧Ｖｔ１）以下である場合には、開放状態、即ちオープ
ン（オフ）であり、電圧制御スイッチ５２には電流は流れない。電圧モニタ５１により特定の電圧、即ち閾値電圧のスナップバック電圧Ｖｔ１以上が印加されると、前述のラッチ機能を有する電圧制御スイッチ５２が短絡、即ちオンして電流を流す。
【００６２】
このように、電圧制御スイッチ５２が一旦オンすると、電圧モニタ５１が前述の閾値電圧のスナップバック電圧Ｖｔ１以下に戻っても、電圧制御スイッチ５２はオンし続ける特性を有している。即ち、電圧制御スイッチ５２の導通閾値電圧（ターンオン電圧）＝スナップバック電圧Ｖｔ１である。
【００６３】
電圧源５３は、ＤＣ電源であり、電圧制御スイッチ５２がオン、即ち、スナップバック動作後の保持電圧（ホールディング電圧Ｖｈ）を与えるものである。電圧源５３の電圧＝ホールディング電圧Ｖｈである。
【００６４】
抵抗５４は、スナップバック動作後のＩ−Ｖ特性はほぼ抵抗特性を示すが、その抵抗値を表すものである。即ち、抵抗５４の抵抗値＝スナップバック後の抵抗値である。
【００６５】
図３は、図１の破壊特性回路６の基本構成例を示す回路図である。
【００６６】
図３において、破壊特性回路６は、両端子２，３間に、破壊電圧Ｖｂｄを検出する第２電位差検出機能部としての電圧モニタ６１と、破壊電圧Ｖｂｄに至るとオンする電圧制御スイッチ６２および抵抗６３（抵抗素子）の直列回路とが並列に接続され、この抵抗６３の両端には電圧源６４（ＤＣ電圧源）が接続されており、この電圧源６４には、抵抗６３に所定電流が流れた場合に所定電圧を出力する出力端子７が接続されている。
【００６７】
電圧モニタ６１は、本回路に印加された電圧値をモニタしてこれを前述と同様のラッチ機能を有する電圧制御スイッチ６２に与える。
【００６８】
電圧制御スイッチ６２は、電圧モニタ６１より与えられる電圧値が所定の閾値電圧の破壊電圧Ｖｂｄ以下である場合に、開放状態、即ちオープン（オフ）であり、電圧制御スイッチ６２には電流は流れない。この閾値電圧の破壊電圧Ｖｂｄは、スナップバック特性回路５におけるそのスナップバック電圧Ｖｔ１とは一般的に異なる電圧値である。電圧モニタ６１から電圧制御スイッチ６２に与えられる電圧値が、所定の閾値電圧の破壊電圧Ｖｂｄ以上の電圧が印加されると、電圧制御スイッチ６２が短絡状態、即ちショート（オン）して電圧制御スイッチ６２に電流が流れる。
【００６９】
電圧制御スイッチ６２がオンすることは、印加電圧が破壊電圧Ｖｂｄ以上であることを意味し、即ちこのＥＳＤ印加特性素子モデル１のＥＳＤ耐量であることを意味している。つまり、この印加電圧を印加した場合に破壊というイベントが発生するということを示している。
【００７０】
実際の回路シミュレーションでは、この破壊イベントが発生した時に回路に印加されていた電圧と破壊が発生した素子を特定することにより、その回路のＥＳＤ保護耐量と最小耐量の素子がどれかということを素早くかつ明確に知ることができる。
【００７１】
そこで、破壊発生時に抵抗６３を流れる電流による両端電圧を電圧制御電圧源６４に入力し、これに連動して所定電圧を出力端子７から出力する。即ち破壊イベント発生信号をシミュレーション結果として出力端子７に出力する。
【００７２】
この出力端子７に出力された破壊イベント発生信号の電圧値を検出することにより、ＥＳＤ耐量を決める素子およびその静電破壊経路を正確に素早く抽出することができる。なお、抵抗６３の抵抗値は破壊後の抵抗値であって非常に小さい。
【００７３】
図４は図１のスナップバック特性回路５のＩ−Ｖ特性２１を示す図である。
【００７４】
図４に示すように、スナップバック特性回路５のＩ−Ｖ特性２１において、スナップバック特性を説明するために、スナップバック特性回路５に電流を０Ａから増加させていくことにする。スナップバック回路５に注入される電流が増加していくと、矢印方向にスナップバック特性回路５に印加される電圧が上昇して行き、この印加電圧が電圧制御スイッチ５２の所定のターンオン電圧のスナップバック電圧Ｖｔ１になると、図２の電圧制御スイッチ５２がオンし、一旦スナップバック特性回路５に加わる電圧はホールディング電圧Ｖｈまで一気に低下する。
【００７５】
ここで、図２の電圧制御スイッチ５２には、その閾値電圧のスナップバック電圧Ｖｔ１以下の電圧が印加されることになるが、前述したように一旦オンした電圧制御スイッチ５２はオープン特性には戻らない特性を有している。このため、電流経路は遮断されない。さらに、電流を増加させていくと、図２のホールディング電圧Ｖｈの電圧源５３と抵抗５４で構成されるＩ−Ｖ特性上を矢印の通り移動することになる。
【００７６】
図５は、図１の破壊特性回路６のＩ−Ｖ特性２２を示す図である。
【００７７】
図５に示すように、破壊特性回路６のＩ−Ｖ特性２２において、破壊特性回路６に注入される電流が増加していくと、矢印方向に破壊特性回路６に印加される電圧が上昇して行き、その電圧が電圧制御スイッチ６２の所定のターンオン電圧の破壊電圧Ｖｂｄになると電圧制御スイッチ６２がオンし、Ｉ−Ｖ特性上を矢印の通り移動する。
【００７８】
破壊イベントが発生した際に、ＥＳＤ印加特性モデル１の両端にかかる電圧が著しく低下する。即ち、その素子が破壊したかどうかはその電圧変化を検知することによっても検出することができる。
【００７９】
具体的には、過渡解析による回路シミュレーションを行い、ある時刻でＥＳＤ印加特性モデル１の両端にかかる電圧が所定の閾値よりも著しく低下したことを検出し、さらに低下後の両端電圧が他のＥＳＤ印加特性モデル１のスナップバック特性でのホールディング電圧Ｖｈ以下であることを満たせば、その素子の破壊イベントが発生したことを特定することができる。
【００８０】
なお、破壊後の特性としては、一般的にショート特性またはオープン特性を示すが、本実施形態１では、破壊が発生したというイベントを検出する目的があるため、破壊後の特性についてはここでは重要ではない。
【００８１】
図６は、図１の回路構成デバイス４に対して、スナップバック特性回路５と破壊特性回路６とが並列に接続された本実施形態１によるＥＳＤ印加特性素子モデル１におけるＩ−Ｖ特性２３を示した図である。なお、ここでは、図４のスナップバックＶｔ１＜図５の破壊電圧Ｖｂｄである場合のＩ−Ｖ特性となっている。
【００８２】
図６に示すように、スナップバック特性回路５と破壊特性回路６のＩ−Ｖ特性２３において、図４のターンオン電圧のスナップバックＶｔ１（電圧制御スイッチ５２の導通閾値電圧）＜図５のターンオン電圧の破壊電圧Ｖｂｄ（電圧制御スイッチ６２の導通閾値電圧）であるため、まず、スナップバック回路５に注入される電流が増加していくと、矢印方向にスナップバック特性回路５に印加される電圧が上昇して行き、この印加電圧が電圧制御スイッチ５２のターンオン電圧のスナップバック電圧Ｖｔ１になると、図２の電圧制御スイッチ５２がオンし、一旦スナップバック特性回路５に加わる電圧はホールディング電圧Ｖｈまで一気に低下する。
【００８３】
次に、破壊特性回路６に注入される電流が増加していくと、矢印方向に破壊特性回路６に印加される電圧が上昇して行き、その電圧が電圧制御スイッチ６２のターンオン電圧である破壊電圧Ｖｂｄになると電圧制御スイッチ６２がオンし、破壊特性回路６に加わる電圧は所定の低電圧まで一気に低下する。その後は、Ｉ−Ｖ特性上を矢印の通り移動する。この場合、所定の低電圧＜図４のホールディング電圧Ｖｈである。
【００８４】
本実施形態１におけるＥＳＤ印加特性素子モデル１では、ＥＳＤ印加特性の主要な特性を半導体集積回路を構成する各構成素子のパラメータにそれぞれ与えるのみにより、容易にモデルを構成できるという特長を有し、本モデルを用いた回路シミュレーションでは、その計算結果から、出力端子７に出力される所定電圧の有無によりＥＳＤの破壊素子を特定でき、その破壊素子の印加電圧を明解に知ることができる。
【００８５】
また、スイッチ素子／抵抗素子／電源素子だけからなる簡易・軽量なモデルであるため、回路シミュレータへの負担が非常に少なく、計算時間を通常シミュレーションから増大させないという利点を有している。
【００８６】
回路シミュレータによっては、ある特定の電圧が検出された時点でシミュレーションを停止し、そのイベント発生時の情報をすぐさま報告する機能を持たせたものがあり、そのような機能を活用またはシミュレータに装備させることより、ＥＳＤに対する回路設計効率をさらに向上することができる。
【００８７】
破壊イベント発生信号（出力端子７に出力される所定電圧）の検出をより行い易くする方法として、例えば設計回路内で現れる電圧値より遙かに大きな電圧が電圧制御電圧源の出力端子から発生するようにすることでより検出しやすくなる。具体的には、抵抗６３の両端にかかる電圧に対して非常に大きな利得を設定すればよい。
【００８８】
これにより、従来のシミュレーション結果から回路内の端子電圧や素子にかかる電圧値・電流値を分析して始めて最低のＥＳＤ耐量を持つ素子がどれであるかを知ることができたが、本実施形態１のＥＳＤ印加特性モデル１によると、出力端子７に出力される所定電圧が電圧源６４の大きい電圧であるため、回路シミュレーション終了後、そのような素子と耐量が直ちに分かり、ＥＳＤ保護の改善設計検討へすぐさま移行できることになり、設計効率向上できる利点を有している。
【００８９】
さらに、ＥＳＤ印加Ｉ−Ｖ特性を決める主要な特性として、電圧制御スイッチ５２のターンオン電圧であるスナップバック電圧Ｖｔ１、ホールディング電圧Ｖｈ、スナップバック動作後のＩ−Ｖ特性としての図４の抵抗値Ｒがあるが、それぞれ図２の電圧制御スイッチ５２の閾値電圧（ターンオン電圧であるスナップバック電圧Ｖｔ１）、電圧源５３のＤＣ電圧値、抵抗５４の抵抗値を与えるだけでよいため、ＥＳＤ印加Ｉ−Ｖ特性があれば、短期間でモデル化が可能という利点も有している。
【００９０】
以上により、本実施形態１によれば、ＥＳＤ印加素子モデル１は、スナップバック動作前の電流・電圧特性を示すダイオードなどの回路構成デバイス４と、スナップバック特性を表すスナップバック特性回路５と、破壊特性を表す破壊特性回路６とを具備し、破壊特性回路６にはさらに破壊イベント発生アラーム端子を出力端子７として具備している。この出力端子７には所定電圧が出力され、このときの破壊イベント発生アラーム表示を図７に電流・電圧特性として示している。
【００９１】
したがって、ＥＳＤサージ電流が印加され、スナップバック発生後、さらに過大なＥＳＤ電流印加により破壊発生を模擬し、破壊発生時には破壊発生表示端子としての出力端子７から出力電圧信号を出力させることにより、ＥＳＤ保護耐量と耐量を決める素子の特定をシミュレーション終了時に即座に知ることができる。
【００９２】
このように、多数の素子で構成された半導体集積回路の各素子に対応して、ＥＳＤ印加特性素子モデルとして、所定の電流・電圧特性を示す回路構成デバイス４に、破壊電圧に至ると所定電圧を出力する破壊特性部６が設けられているため、各素子の破壊電圧に至ると所定電圧を出力することから、回路のＥＳＤ保護設計の際にＥＳＤ耐量値を求めつつ、ＥＳＤ耐量を決める素子および静電破壊経路を正確に素早く抽出することができる。
【００９３】
（実施形態２）
上記実施形態１では、スナップバック動作前の電流・電圧特性を示す該素子に対応した回路構成デバイス４の２端子間に並列に、スナップバック電圧で前記スナップバック動作をするスナップバック特性部としてのスナップバック特性回路５と、破壊電圧に至ると所定電圧を出力する破壊特性部としての破壊特性回路６とを有し、スナップバック特性回路５の動作後に破壊特性部６が動作するスナップバックＶｔ１＜破壊電圧Ｖｂｄの場合について説明したが、本実施形態２では、スナップバックＶｔ１＞破壊電圧Ｖｂｄの場合であって、第１電圧制御スイッチ５２が短絡状態になってスナップバック動作を行うと、スナップバック特性回路５は、スナップバック動作イベントの発生を示す所定電圧を出力する電圧出力端子８（図８）を有し、電圧出力端子８の所定電圧を受けて破壊特性回路６を動作可能とする場合について説明する。
【００９４】
図８は、本発明の実施形態２によるＥＳＤ印加特性素子モデルのＥＳＤ印加特性等価回路構成例を示すブロック図である。
【００９５】
図８において、本実施形態２のＥＳＤ印加特性素子モデル１Ａは、両端子２，３間に、スナップバック動作前の電流・電圧特性を示す回路構成デバイス４と、スナップバック特性を表すスナップバック特性部としてのスナップバック特性回路５Ａと、破壊特性を表す破壊特性回路６Ａとが並列接続され、破壊特性回路６Ａには出力端子７Ａが接続されている。ここでは、ＥＳＤ印加特性素子モデル１Ａは、スナップバック特性回路５Ａのターンオン電圧であるスナップバック電圧Ｖｔ１＞破壊特性回路６Ａのターンオン電圧である破壊電圧Ｖｂｄである。
【００９６】
上記図１の実施形態１の構成では、スナップバック特性回路５のターンオン電圧Ｖｔ１＜破壊特性回路６のターンオン電圧Ｖｂｄである場合のＩ−Ｖ特性である。仮に、これとは逆のスナップバック特性回路５Ａのターンオン電圧であるスナップバック電圧Ｖｔ１（導通閾値電圧）＞破壊特性回路６Ａのターンオン電圧である破壊電圧Ｖｂｄ（導通閾値電圧）の場合には、スナップバック特性回路５Ａが動作する前に、これに並列に配置されている破壊特性回路６Ａが先に動作してしまうために、上記実施形態１の構成には適用できない。
【００９７】
これに対して、本実施形態２のＥＳＤ印加特性素子モデル１Ａでは、スナップバック特性回路５Ａにスナップバック発生イベントを出力する電圧出力端子８の機能を追加したスナップバック特性回路５Ａと、スナップバック発生イベントを出力する電圧出力端子８の出力電圧信号を受ける入力端子（電圧出力端子８と共通）を持つ破壊特性回路６Ａとからなっている。
【００９８】
この場合に、破壊特性回路６Ａは、スナップバック発生イベントを出力する電圧出力端子８からの電圧信号を受けるまでは破壊特性を示さない特性を有している。即ち、スナップバック特性回路５Ａがスナップバック発生イベントを出力する電圧出力端子８を有し、電圧出力端子８の所定電圧を受けて始めて破壊特性回路６Ａが動作を可能とするようになっている。
【００９９】
図９は、図８のＥＳＤ印加特性素子モデル１Ａにおいて、スナップバック特性回路５Ａのスナップバック電圧Ｖｔ１＞破壊特性回路６Ａの破壊電圧Ｖｂｄの場合に適用できる本実施形態２によるＩ−Ｖ特性を示す図である。
【０１００】
図９に示すように、スナップバック特性回路５Ａと破壊特性回路６ＡのＩ−Ｖ特性２４において、まず、スナップバック回路５Ａに注入される電流が増加していくと、矢印方向にスナップバック特性回路５Ａに印加される電圧が上昇して行き、この印加電圧がスナップバック電圧Ｖｔ１になると、スナップバック特性回路５Ａの電圧制御スイッチ５２がオンし、一旦スナップバック特性回路５Ａに加わる電圧はホールディング電圧Ｖｈまで一気に低下する。
【０１０１】
次に、破壊特性回路６Ａに注入される電流が増加していくと、矢印方向に破壊特性回路６Ａに印加される電圧が上昇して行き、その電圧が所定のターンオン電圧Ｖｂｄになると破壊特性回路６Ａの電圧制御スイッチ６２がオンし、破壊特性回路６Ａに加わる電圧は低い電圧まで一気に低下する。その後は、Ｉ−Ｖ特性上を矢印の通り移動する。
【０１０２】
要するに、スナップバックを発生した後にのみ破壊特性を示す。
【０１０３】
以上により、本実施形態２によれば、ＥＳＤ印加特性素子モデル１Ａは、スナップバック特性回路５Ａのスナップバック電圧Ｖｔ１＞破壊特性回路６Ａの破壊電圧ＶｂｄのＩ−Ｖ特性を持つ素子に適用が可能である。もちろん、ＥＳＤ印加特性素子モデル１Ａは、スナップバック特性回路５Ａのスナップバック電圧Ｖｔ１＜破壊特性回路６Ａの破壊電圧ＶｂｄのＩ−Ｖ特性を持つ素子にも適用が可能である。
【０１０４】
（実施形態３）
上記実施形態１、２では、スナップバック動作前の電流・電圧特性を示す該素子に対応した回路構成デバイス４の２端子間に並列に、スナップバック電圧でスナップバック動作をするスナップバック特性部としてのスナップバック特性回路５または５Ａと、破壊電圧に至ると所定電圧を出力する破壊特性部としての破壊特性回路６または６Ａとを有する場合について説明したが、本実施形態３では、所定の電流・電圧特性を示す該素子に対応した回路構成デバイス４の２端子間に、破壊電圧に至ると所定電圧を出力する破壊特性部としての破壊特性回路６Ｂだけを有する場合について説明する。
【０１０５】
図１０は、本発明の実施形態３によるＥＳＤ印加特性素子モデルのＥＳＤ印加特性等価回路構成例を示すブロック図である。
【０１０６】
図１０において、本実施形態３のＥＳＤ印加特性素子モデル１Ｂは、両端子２，３間に、破壊特性のみを持つ電流・電圧特性を示す回路構成デバイス４Ｂと、破壊特性を表す破壊特性回路６Ｂとが並列接続され、破壊特性回路６Ｂには破壊電圧に至ると所定電圧を出力する出力端子７Ｂが接続されている。要するに、本実施形態３のＥＳＤ印加特性素子モデル１Ｂは、スナップバック特性を持たず、破壊特性のみ有している。
【０１０７】
回路構成デバイス４Ｂによっては、スナップバック特性を有さないもの、即ち破壊特性のみを有するものがある。例えば、ＭＯＳＦＥＴのゲート端子、抵抗素子などがあり、それらに対しては本実施形態３のＥＳＤ印加特性素子モデル１Ｂを適用することができる。動作のしくみは前述した通りである。
【０１０８】
以上により、本実施形態３によれば、ＥＳＤ印加特性素子モデル１Ｂを用いることにより、回路シミュレーション時にスナップバック特性ブロック部のシミュレーションを行う必要がなくなり、より効率的な回路シミュレーションが可能となる。
【０１０９】
（実施形態４）
上記実施形態１では、スナップバック動作前の電流・電圧特性を示す該素子に対応した回路構成デバイス４の２端子間に並列に、スナップバック電圧でスナップバック動作をするスナップバック特性部としてのスナップバック特性回路５と、破壊電圧に至ると所定電圧を出力する破壊特性部としての破壊特性回路６とを有する場合について説明したが、本実施形態４では、これらのスナップバック特性回路５および破壊特性回路６が１パッケージ化された場合について説明する。
【０１１０】
図１１は、本実施形態４として、スナップバック特性および破壊特性からなるＥＳＤ印加特性のみを１ブロックで表したブロック図である。
【０１１１】
図１１において、スナップバック特性および破壊特性を持つ本実施形態４のＥＳＤ印加特性ブロック１０Ｃは、両端子２Ｃ，３Ｃ間に、スナップバック特性を表すスナップバック特性部としてのスナップバック特性回路５Ｃと、破壊特性を表す破壊特性回路６Ｃとが並列接続され、破壊特性回路６Ｃには破壊イベントを所定電圧として出力する出力端子７Ｃが接続されている。要するに、本実施形態４のＥＳＤ印加特性ブロック１０Ｃは、スナップバック特性および破壊特性からなるＥＳＤ印加特性のみを１ブロック（１パッケージ化）として統合している。
【０１１２】
図１２は、本発明の実施形態４によるＥＳＤ印加特性素子モデルのＥＳＤ印加特性等価回路構成例を示すブロック図である。
【０１１３】
図１２において、本実施形態４のＥＳＤ印加特性素子モデル１Ｃは、両端子２，３間に、スナップバック動作前の電流・電圧特性を示す回路構成デバイス４と、スナップバック特性および破壊特性を持つＥＳＤ印加特性ブロック１０Ｃとが並列接続され、ＥＳＤ印加特性ブロック１０Ｃには破壊イベント出力用の出力端子７Ｃが接続されている。
【０１１４】
通常の回路シミュレーションにおいては、図１２のように構成するのが一般的である。図１２のようなＥＳＤ印加特性ブロック１０Ｃを作成し、各回路構成デバイス毎にそのデバイスが持つスナップバック特性および破壊特性に合わせ、図２および図３それぞれの構成素子のパラメータを設定し、これに回路構成デバイスを組み合わせることにより、ＥＳＤ印加特性を持つ回路構成デバイスのモデルを生成することができる。ＥＳＤ印加特性を示すための動作のしくみは前述した通りである。
【０１１５】
以上により、本実施形態４によれば、ＥＳＤ印加特性ブロック１０Ｃを用いてスナップバック特性および破壊特性を１ブロック化（１パッケージ化）したＥＳＤ印加特性素子モデル１Ｃを各素子に適用することにより、ＥＳＤ印加特性素子モデル１Ｃの各素子との対応の扱いが容易になる。
【０１１６】
なお、本実施形態４のＥＳＤ印加特性素子モデル１Ｃでは、両端子２Ｃ，３Ｃ間に、図１（実施形態１）に示すように、スナップバック特性を表すスナップバック特性部としてのスナップバック特性回路５Ｃと、破壊特性を表す破壊特性回路６Ｃとが並列接続され、破壊特性回路６Ｃには破壊イベントを所定電圧として出力する出力端子７Ｃが接続されているスナップバック特性および破壊特性を１ブロック化（１パッケージ化）したが、これに限らず、図８（実施形態２）に示すように、両端子２，３間に、スナップバック特性を表すスナップバック特性部としてのスナップバック特性回路５Ａと、破壊特性を表す破壊特性回路６Ａとが並列接続され、スナップバック特性回路５Ａと破壊特性回路６Ａとの間にスナップバック発生イベント出力用の電圧出力端子８が接続され、破壊特性回路６Ａには破壊イベント出力用の出力端子７Ａが接続されているスナップバック特性および破壊特性を１ブロック化（１パッケージ化）することもできる。
【０１１７】
また、これに限らず、図１０（実施形態３）に示すように、両端子２，３間に破壊特性を表す破壊特性回路６Ｂのみが接続され、破壊特性回路６Ｂには破壊電圧に至ると所定電圧を出力する出力端子７Ｂが接続されている破壊特性だけを１ブロック化（１パッケージ化）することもできる。この場合の回路シミュレーション時にはスナップバック特性ブロック部のシミュレーションを行う必要がなくなり、より効率的な回路シミュレーションが可能となる。
【０１１８】
（実施形態５）
図１３は、本発明の実施形態５によるＥＳＤ印加特性素子モデルのＥＳＤ印加特性等価回路構成例を示すブロック図である。
【０１１９】
図１３において、本実施形態５のＥＳＤ印加特性素子モデル１Ｄは、両端子２，３間に、スナップバック動作前の電流・電圧特性を示す回路構成デバイス４と、スナップバック特性および破壊特性を持つ二つのＥＳＤ印加特性ブロック１０Ｃとがそれぞれ並列接続され、各ＥＳＤ印加特性ブロック１０Ｃには破壊イベント出力用の出力端子７Ｃがそれぞれ接続されている。本実施形態５のＥＳＤ印加特性素子モデル１Ｄでは、各ＥＳＤ印加特性ブロック１０Ｃが互いに逆極性方向に両端子２，３間に接続されている。
【０１２０】
要するに、本実施形態５のＥＳＤ印加特性素子モデル１Ｄは、双方向特性を持つ回路素子に対する双方向のスナップバックおよび破壊特性を持つモデルである。例えば、ＭＯＳＦＥＴはソースとドレインに対して双方向にＭＯＳＦＥＴの特性を持つため、順逆双方向にＥＳＤ印加特性を持たせる必要がある。素子としてＭＯＳＦＥＴでは双方向特性を持つＥＳＤ印加特性素子モデル１Ｄを適用する必要があるが、素子として例えばダイオードであれば片方向特性を持つＥＳＤ印加特性素子モデルを適用すればよい。
【０１２１】
そこで、回路構成デバイスに対して、図１３のＥＳＤ印加特性ブロック１０Ｃを２個お互いに逆方向に接続したことにより、ＥＳＤに対して双方向特性を持つモデルに構成できる。図１３では接続の向きを文字「Ｆ」で表している。但し、ＭＯＳＦＥＴのソース側とドレイン側のレイアウトが対称でない場合は、ＥＳＤ印加特性も対称とならないことがあるため、それぞれのブロック内構成素子のパラメータは、その特性に合わせて調整する必要があるが、上記実施形態１における効果での説明の通り、ＥＳＤ印加Ｉ−Ｖ特性があれば、短期間でモデル化できるため、設計期間への影響は非常に少ない。
【０１２２】
なお、本実施形態５のＥＳＤ印加特性素子モデル１Ｄでは、図１（実施形態１）に示すようにスナップバック特性および破壊特性を１ブロック化（１パッケージ化）したＥＳＤ印加特性ブロック１０Ｃを２個お互いに逆方向に接続したが、これに限らず、図８（実施形態２）に示すようにスナップバック発生イベントが出力可能なスナップバック特性および破壊特性を１ブロック化（１パッケージ化）したＥＳＤ印加特性ブロックを２個お互いに逆方向に接続することもできる。
【０１２３】
また、これに限らず、図１０（実施形態３）に示すように破壊特性だけを１ブロック化（１パッケージ化）したＥＳＤ印加特性ブロック１０Ｃを２個お互いに逆方向に接続することもできる。
【０１２４】
なお、本実施形態５のＥＳＤ印加特性素子モデル１Ｄでは、図１（実施形態１）に示すようにスナップバック特性および破壊特性を１ブロック化（１パッケージ化）したＥＳＤ印加特性ブロック１０Ｃを２個お互いに逆方向に接続したが、これに限らず、スナップバック特性部としてのスナップバック特性回路５または５Ａと破壊特性部としての破壊特性回路６または６Ａ、または破壊特性部としての破壊特性回路６Ｂが、回路構成デバイス４または４Ｂに並列に２個お互い逆極性に接続された双方向性のＥＳＤ特性を示すＥＳＤ印加特性素子モデルであってもよい。要するに、この場合の双方向性のＥＳＤ特性を示すＥＳＤ印加特性素子モデルはブロック化されたものをも含んでいる。
【０１２５】
（実施形態６）
図１４（ａ）は、本発明の実施形態６によるＥＳＤ印加特性素子モデルのデバイスサイズ依存性を持つスナップバック特性回路を示す等価回路図、図１４（ｂ）は、本発明の実施形態６によるＥＳＤ印加特性素子モデルのデバイスサイズ依存性を持つ破壊特性回路を示す等価回路図である。
【０１２６】
図１４（ａ）および図１４（ｂ）に示すように、本実施形態６によるＥＳＤ印加特性素子モデル１Ｅは、前述した通常特性素子である回路構成デバイス４の２端子２，３間に並列にスナップバック特性回路５Ｅと破壊特性回路６Ｅとが接続されたＥＳＤ印加特性を示すものである。
【０１２７】
スナップバック特性回路５Ｅは、両端子２，３間に、電圧モニタ５５と、電圧制御スイッチ５６、これに直列の電圧源５７および、これに直列の抵抗５８とが並列に接続されている。
【０１２８】
破壊特性回路６Ｅは、両端子２，３間に、電圧モニタ６５と、電圧制御スイッチ６６および抵抗６７の直列回路とが並列に接続され、この抵抗６７の両端には電圧制御電圧源６８が接続されており、この電圧制御電圧源６８に破壊イベント出力用の出力端子７Ｅが接続されている。
【０１２９】
スナップバック特性回路５Ｅおよび破壊特性回路６Ｅの回路構成のうち、回路構成デバイスの幅サイズ比に比例する式で設定された抵抗値を持つ抵抗を有する回路構成となっている。素子サイズに応じて電気的特性を変更させる。素子サイズとはトランジスタであればゲート幅であり、ダイオードであれば電流エリアである。
【０１３０】
ＥＳＤ印加特性としてのＩ−Ｖ特性はデバイスサイズ、特に電流値に比例する所謂”幅”に比例することが多い。言い換えると、スナップバックや破壊が発生する電圧はデバイスの幅（素子サイズ）にあまり影響を受けない。要するに、電流値は素子サイズに影響するが、電圧値は素子サイズに影響されない。
【０１３１】
本実施形態６のスナップバック特性回路５Ｅおよび破壊特性回路６Ｅでは、その構成要素の一つである抵抗のみにサイズ依存性を持たせるのみで、回路構成デバイスのサイズに同期してＥＳＤ印加特性をモデル化することができる。
【０１３２】
図１５は、図１４のスナップバック特性回路５Ｅおよび破壊特性回路６ＥそれぞれのＥＳＤ印加特性であるＩ−Ｖ特性について、デバイスサイズ比ｍについて「１」と「２」の場合のＩ−Ｖ特性を比較したＩ−Ｖ特性図であって、図１５（ａ）はスナップバック特性回路５Ｅのスナップバック電圧Ｖｔ１＜破壊特性回路６Ｅの破壊電圧Ｖｂｄである場合のＩ−Ｖ特性図、図１５（ｂ）はスナップバック特性回路５Ｅのスナップバック電圧Ｖｔ１＞破壊特性回路６Ｅのターンオン電圧Ｖｂｄである場合のＩ−Ｖ特性図である。
【０１３３】
図１５（ａ）に示すように、スナップバック特性回路５Ｅのスナップバック電圧Ｖｔ１＜破壊特性回路６Ｅの破壊電圧Ｖｂｄの場合に、細線で示すＩ−Ｖ特性１６１と太線で示すＩ−Ｖ特性１６２とを比較して、細線で示すＩ−Ｖ特性１６１と太線で示すＩ−Ｖ特性１６２で、抵抗比が１：１／２であり、電流比が１：２である。動作時の電流値がｍ＝２はｍ＝１の倍である。
【０１３４】
図１５（ｂ）に示すように、スナップバック特性回路５Ｅのスナップバック電圧Ｖｔ１＞破壊特性回路６Ｅの破壊電圧Ｖｂｄの場合に、細線で示すＩ−Ｖ特性１６３と太線で示すＩ−Ｖ特性１６４とを比較して、細線で示すＩ−Ｖ特性１６３と太線で示すＩ−Ｖ特性１６４で、抵抗比が１：１／２であり、電流比が１：２である。動作時の電流値がｍ＝２はｍ＝１の倍である。
【０１３５】
以上により、本実施形態６によれば、回路設計では様々なサイズの回路構成デバイスが存在するが、サイズ毎にＥＳＤ印加特性を設定することは不可能である。本発明のスナップバック特性回路５および破壊特性回路６の構成では、回路構成デバイスに対して容易にＥＳＤ印加特性を与えることができる。
【０１３６】
（実施形態７）
本実施形態７によるＥＳＤ印加特性モデルの寄生素子考慮回路シミュレーション時の効果について以下に詳細に説明する。
【０１３７】
ＥＳＤ耐量設計では、回路特性を実現するための内部回路素子とこの内部回路素子をＥＳＤから保護するためのＥＳＤ保護素子において、回路構成と保護素子のサイズを適切に設定することが重要であるが、レイアウト後のそれぞれの配置距離や配線抵抗値にもそのＥＳＤ耐量値が大きく左右される。
【０１３８】
一般的に半導体集積回路のレイアウト完了後に、レイアウト寄生パラメータ抽出（ＬＰＥ：ｌａｙｏｕｔ  ｐａｒａｓｉｔｉｃ  ｅｘｔｒａｃｔｉｏｎ）と呼ばれる配線抵抗・配線容量などの寄生素子を抽出し、それらの値を当初の回路図に反映させた上で、再度回路シミュレーションを行い、製造後特性を予見し、回路設計およびレイアウトの調整を行うことが行われる。
【０１３９】
その際に問題になるのが、寄生素子分が元々の回路素子に追加されるため、回路素子数が増大し、回路シミュレーションの計算時間が増大してしまい、製造用フォトマスク作成前に多大な時間を要し、開発日程に影響を与えることである。ＥＳＤ印加特性モデル自身が回路シミュレータに対して負担となる場合はさらにその影響が大きくなってしまう。
【０１４０】
本発明のＥＳＤ印加特性モデルでは、前記のように回路シミュレータに対して非常に軽量なモデルとなっているため、通常素子モデルでのシミュレーションに要する時間を増大させることなく、寄生素子抽出後の回路シミュレーションを行うことが可能である。
【０１４１】
（実施形態８）
上記実施形態１〜７では、抵抗素子と容量素子を有する遅延回路による応答特性を考慮することなくＥＳＤ印加特性素子モデルについて説明したが、本実施形態８では、抵抗素子と容量素子を有する遅延回路による応答特性を考慮したＥＳＤ印加特性素子モデルについて説明する。
【０１４２】
なお、ＥＳＤのサージ波形は、例えば人体モデル波形では、その立ち上がり時間が数〜１０ｎ秒程度と高速のため、保護素子、内部素子には応答時間が存在する。このため、実動作でのＥＳＤ保護耐量について高精度設計を行うためには、保護素子と内部素子の応答特性を考慮することが必要となる。
【０１４３】
図１６は、本発明の実施形態８によるＥＳＤ印加特性素子モデルのＥＳＤ印加特性等価回路ブロック構成例を示すブロック図である。
【０１４４】
図１６において、本実施形態８のＥＳＤ印加特性素子モデル１Ｆは、多数の素子が集積された半導体集積回路に対する静電気放電（ＥＳＤ）の保護回路設計を行う際の回路シミュレーションに用いるＥＳＤサージ印加特性を有するＥＳＤ印加特性素子モデルである。ＥＳＤ印加特性素子モデル１Ｆは、抵抗素子と容量素子を有する遅延回路による応答特性を持っている。このＥＳＤ印加特性素子モデル１Ｆを半導体集積回路の回路図中の各素子にそれぞれ置き換えて、半導体集積回路のＥＳＤ保護設計の際に各素子のＥＳＤ耐量値を求めつつ、ＥＳＤ耐量を決める素子およびその静電破壊経路を正確に素早く抽出するようになっている。
【０１４５】
本実施形態１のＥＳＤ印加特性素子モデル１Ｆは、両端子２，３間に、スナップバック動作前の電流・電圧特性を示す回路構成デバイス４と、応答遅延特性を持ち、スナップバック電圧Ｖｔ１でスナップバック特性を表すスナップバック特性部としてのスナップバック特性回路５Ｆと、応答遅延特性を持ち、破壊特性部としての破壊特性を表す破壊特性回路６Ｆとが並列接続され、破壊特性回路６Ｆには破壊電圧Ｖｂｄに至ると所定電圧を出力する出力端子７Ｆが接続されている。
【０１４６】
回路構成デバイス４は、通常の集積回路で採用される素子であって、例えば、ＭＯＳトランジスタ（ＭＯＳＦＥＴトランジスタ）、ＭＩＳトランジスタ、ＭＥＳトランジスタ、ダイオード、バイポーラトランジスタ、抵抗およびＥＳＤ保護素子などに対応している。
【０１４７】
スナップバック特性回路５Ｆは、応答遅延特性を持ち、通常はオープン特性を示すが、端子２，３間に一定の電圧（スナップバック電圧Ｖｔ１）以上がかかると導通し、電流を流す特性を持つ所謂スナップバック特性を有する回路ブロックである。
【０１４８】
破壊特性回路６Ｆは、応答遅延特性を持ち、端子２，３間に一定の電圧（破壊電圧Ｖｂｄ）以上かかると通電し、電流を流し、所定電圧を出力端子７Ｆから出力するが、スナップバック特性回路５と比べてより低い直列抵抗を示す所謂ショートの破壊特性を有する回路ブロックである。
【０１４９】
ＥＳＤ印加特性素子モデル１Ｆの両端子２，３間にスナップバック特性や破壊特性を示す電圧以下の印加電圧しかかかっていない場合は、半導体集積回路の各素子に対応する回路構成デバイス４が本来持つ通常の素子特性、即ちＳＰＩＣＥパラメータなどで表される各素子特性を示す。
【０１５０】
図１７は、図１６のスナップバック特性回路５Ｆの基本構成例を示す回路図である。
【０１５１】
図１７において、スナップバック特性回路５Ｆは、両端子２，３間に、スナップバック電圧Ｖｔ１を検出する第１電位差検出機能部としての電圧モニタ５１と、スナップバック電圧Ｖｔ１に至るとオンするが短絡した後に第１電圧としてのスナップバック電圧以下の電圧が入力されてもスイッチ開放状態へ復帰しないラッチ機能を有する電圧制御スイッチ５２、これに直列の電圧源５３（ＤＣ電圧源）および、これに直列の抵抗５４（抵抗素子）とが並列に接続されている。
【０１５２】
スナップバック特性回路５Ｆに応答遅延特性を実現するために、電圧モニタ５１と電圧制御スイッチ入力端子５１Ａとの間に直列に抵抗素子Ｒ１が接続され、電圧モニタ５１と並列で電圧制御スイッチ入力端子５１Ａ、５１Ｂ間に抵抗素子Ｒ１を介して容量素子Ｃ１が接続されている。このように、電圧モニタ５１と両電圧制御スイッチ入力端子５１Ａ、５１Ｂとの間に抵抗素子Ｒ１と容量素子Ｃ１からなる遅延回路５９を備え、電圧モニタ５１と電圧制御スイッチ入力端子５１Ａ、５１Ｂとの間の遅延回路５９によって電圧モニタ５１から電圧制御スイッチ５２への電圧信号に応答遅延特性を持たせている。
【０１５３】
これによって、スナップバック特性回路５Ｆは、電圧モニタ５１から遅延回路５９さらに電圧制御スイッチ入力端子５１Ａ、５１Ｂを介して電圧信号が印加され、第１電圧制御スイッチ５２がスナップバック電圧で短絡した後に第１電圧としてのスナップバック電圧以下の電圧が入力されてもスイッチ開放状態へ復帰しないラッチ機能を有するスナップバック特性を示す。
【０１５４】
電圧モニタ５１は、本回路に印加された電圧値をモニタしてこれを電圧信号として遅延回路５９から電圧制御スイッチ入力端子５１Ａ，５１Ｂを介して電圧制御スイッチ５２に与える。例えば電圧モニタ５１に早いサージが入った場合に、抵抗素子Ｒ１と容量素子Ｃ１の遅延回路５９の時定数による遅延が付加されて、電圧制御スイッチ５２の動作に応答遅延特性を付与する。
【０１５５】
電圧制御スイッチ５２は、電圧モニタ５１から与えられる電圧信号の印加電圧値がある特定の電圧値(閾値電圧のスナップバック電圧Ｖｔ１）以下である場合には、開放状態、即ちオープン（オフ）であり、電圧制御スイッチ５２には電流は流れない。電圧モニタ５１により電圧信号として特定の電圧、即ち閾値電圧のスナップバック電圧Ｖｔ１以上が印加されると、前述のラッチ機能を有する電圧制御スイッチ５２が短絡、即ちオンして電流を流す。
【０１５６】
このように、電圧制御スイッチ５２が一旦オンすると、電圧モニタ５１が前述の閾値電圧のスナップバック電圧Ｖｔ１以下に戻っても、電圧制御スイッチ５２はオンし続ける特性を有している。即ち、電圧制御スイッチ５２の導通閾値電圧（ターンオン電圧）＝スナップバック電圧Ｖｔ１である。
【０１５７】
電圧源５３は、ＤＣ電源であり、電圧制御スイッチ５２がオン、即ち、スナップバック動作後の保持電圧（ホールディング電圧Ｖｈ）を与えるものである。電圧源５３の電圧＝ホールディング電圧Ｖｈである。
【０１５８】
抵抗５４は、スナップバック動作後のＩ−Ｖ特性はほぼ抵抗特性を示すが、その抵抗値を表すものである。即ち、抵抗３４の抵抗値＝スナップバック後の抵抗値である。
【０１５９】
図１８は、図１６の破壊特性回路６Ｆの基本構成例を示す回路図である。
【０１６０】
図１８において、破壊特性回路６Ｆは、両端子２，３間に、破壊電圧Ｖｂｄを検出する第２電位差検出機能部としての電圧モニタ６１と、破壊電圧Ｖｂｄに至るとオンする電圧制御スイッチ６２および抵抗６３（抵抗素子）の直列回路とが並列に接続され、この抵抗６３の両端には電圧源６４（ＤＣ電圧源）が接続されており、この電圧源６４には、抵抗６３に所定電流が流れた場合に所定電圧を出力する出力端子７Ｆが接続されている。
【０１６１】
破壊特性回路６Ｆの応答遅延特性を実現するために、電圧モニタ６１と電圧制御スイッチ入力端子６１Ａとの間に直列に抵抗素子Ｒ２が接続され、電圧モニタ６１と並列で電圧制御スイッチ入力端子６１Ａ、６１Ｂ間に容量素子Ｃ２が抵抗素子Ｒ２を介して接続されている。このように、電圧モニタ６１と電圧制御スイッチ入力端子６１Ａ、６１Ｂとの間に、抵抗素子Ｒ２と容量素子Ｃ２からなる遅延回路６９を備え、電圧モニタ６１と電圧制御スイッチ入力端子６１Ａ、６１Ｂとの間の遅延回路６９によって電圧モニタ６１から電圧制御スイッチ６２への電圧信号に応答遅延特性を持たせている。
【０１６２】
電圧モニタ６１は、本回路に印加された電圧値を電圧信号としてモニタしてこれを遅延回路６９から電圧制御スイッチ入力端子６１Ａ、６１Ｂを介して前述と同様のラッチ機能を有する電圧制御スイッチ６２に与える。例えば電圧モニタ６１に早いサージが入った場合、抵抗素子Ｒ２と容量素子Ｃ２からなる遅延回路６９の時定数による遅延が付加されて、電圧制御スイッチ６２の動作に応答遅延特性が付与される。
【０１６３】
電圧制御スイッチ６２は、電圧モニタ６１より与えられる電圧値が所定の閾値電圧の破壊電圧Ｖｂｄ以下である場合に、開放状態、即ちオープン（オフ）であり、電圧制御スイッチ６２には電流は流れない。この閾値電圧の破壊電圧Ｖｂｄは、スナップバック特性回路５におけるそのスナップバック電圧Ｖｔ１とは一般的に異なる電圧値である。電圧モニタ６１から遅延回路６９を介して電圧制御スイッチ６２に与えられる電圧値が、所定の閾値電圧の破壊電圧Ｖｂｄ以上の電圧が印加されると、電圧制御スイッチ６２が短絡状態、即ちショート（オン）して電圧制御スイッチ６２に電流が流れる。
【０１６４】
電圧制御スイッチ６２がオンすることは、印加電圧が破壊電圧Ｖｂｄ以上であることを意味し、即ちこのＥＳＤ印加特性素子モデル１のＥＳＤ耐量であることを意味している。つまり、この印加電圧を印加した場合に破壊というイベントが発生するということを示している。
【０１６５】
実際の回路シミュレーションでは、この破壊イベントが発生した時に回路に印加されていた電圧と破壊が発生した素子を特定することにより、その回路のＥＳＤ保護耐量と最小耐量の素子がどれかということを素早くかつ明確に知ることができる。
【０１６６】
そこで、破壊発生時に抵抗６３を流れる電流による両端電圧を電圧制御電圧源６４に入力し、これに連動して所定電圧を出力端子７Ｆから出力する。即ち破壊イベント発生信号をシミュレーション結果として出力端子７Ｆに出力する。
【０１６７】
この出力端子７Ｆに出力された破壊イベント発生信号の電圧値を検出することにより、ＥＳＤ耐量を決める素子およびその静電破壊経路を正確に素早く抽出することができる。なお、抵抗６３の抵抗値は破壊後の抵抗値であって非常に小さい。
【０１６８】
図１９は、図１６のスナップバック特性回路５ＦのＩ−Ｖ特性２１Ｆを示す図である。
【０１６９】
図１９に示すように、スナップバック特性回路５ＦのＩ−Ｖ特性２１Ｆにおいて、スナップバック特性を説明するために、スナップバック特性回路５Ｆに電流を０Ａから増加させていくことにする。スナップバック回路５Ｆに注入される電流が増加していくと、矢印方向にスナップバック特性回路５Ｆに印加される電圧が上昇して行き、この印加電圧が電圧制御スイッチ５２の所定のターンオン電圧のスナップバック電圧Ｖｔ１になると、図１７の電圧制御スイッチ５２がオンし、一旦スナップバック特性回路５Ｆに加わる電圧はホールディング電圧Ｖｈまで一気に低下する。
【０１７０】
ここで、図１７の電圧制御スイッチ５２には、その閾値電圧のスナップバック電圧Ｖｔ１以下の電圧が印加されることになるが、前述したように一旦オンした電圧制御スイッチ５２はオープン特性には戻らない特性を有している。このため、電流経路は遮断されない。さらに、電流を増加させていくと、図１７のホールディング電圧Ｖｈの電圧源５３と抵抗５４で構成されるＩ−Ｖ特性上を矢印の通り移動することになる。
【０１７１】
図２０は、図１６の破壊特性回路６ＦのＩ−Ｖ特性２２Ｆを示す図である。
【０１７２】
図２０に示すように、破壊特性回路６ＦのＩ−Ｖ特性２２Ｆにおいて、破壊特性回路６Ｆに注入される電流が増加していくと、矢印方向に破壊特性回路６Ｆに印加される電圧が上昇して行き、その電圧が電圧制御スイッチ６２の所定のターンオン電圧の破壊電圧Ｖｂｄになると電圧制御スイッチ６２がオンし、Ｉ−Ｖ特性上を矢印の通り移動する。
【０１７３】
破壊イベントが発生した際に、ＥＳＤ印加特性モデル１Ｆの両端にかかる電圧が著しく低下する。即ち、その素子が破壊したかどうかはその電圧変化を検知することによっても検出することができる。
【０１７４】
具体的には、過渡解析による回路シミュレーションを行い、ある時刻でＥＳＤ印加特性モデル１Ｆの両端にかかる電圧が所定の閾値よりも著しく低下したことを検出し、さらに低下後の両端電圧が他のＥＳＤ印加特性モデル１Ｆのスナップバック特性でのホールディング電圧Ｖｈ以下であることを満たせば、その素子の破壊イベントが発生したことを特定することができる。
【０１７５】
なお、破壊後の特性としては、一般的にショート特性またはオープン特性を示すが、本実施形態８では、破壊が発生したというイベントを検出する目的があるため、破壊後の特性についてはここでは重要ではない。
【０１７６】
図２１は、図１６の回路構成デバイス４に対して、スナップバック特性回路５Ｆと破壊特性回路６Ｆとが並列に接続された本実施形態８によるＥＳＤ印加特性素子モデル１ＦにおけるＩ−Ｖ特性２３Ｆを示した図である。なお、ここでは、図１９のスナップバック電圧Ｖｔ１＜図２０の破壊電圧Ｖｂｄである場合のＩ−Ｖ特性となっている。
【０１７７】
図２１に示すように、スナップバック特性回路５Ｆと破壊特性回路６ＦのＩ−Ｖ特性２３Ｆにおいて、図１９のターンオン電圧のスナップバック電圧Ｖｔ１（電圧制御スイッチ５２の導通閾値電圧）＜図２０のターンオン電圧の破壊電圧Ｖｂｄ（電圧制御スイッチ６２の導通閾値電圧）であるため、まず、スナップバック回路５Ｆに注入される電流が増加していくと、矢印方向にスナップバック特性回路５Ｆに印加される電圧が上昇して行き、この印加電圧が電圧制御スイッチ５２のターンオン電圧のスナップバック電圧Ｖｔ１になると、図１７の電圧制御スイッチ５２がオンし、一旦スナップバック特性回路５Ｆに加わる電圧はホールディング電圧Ｖｈまで一気に低下する。
【０１７８】
次に、破壊特性回路６Ｆに注入される電流が増加していくと、矢印方向に破壊特性回路６Ｆに印加される電圧が上昇して行き、その電圧が電圧制御スイッチ６２のターンオン電圧である破壊電圧Ｖｂｄになると電圧制御スイッチ６２がオンし、破壊特性回路６Ｆに加わる電圧は所定の低電圧まで一気に低下する。その後は、Ｉ−Ｖ特性上を矢印の通り移動する。この場合、所定の低電圧＜図１９のホールディング電圧Ｖｈである。
【０１７９】
さらに、ＥＳＤのサージ波形は、例えば人体モデル波形では、その立ち上がり時間が数〜１０ｎ秒程度と高速のため、保護素子、内部素子には応答時間が存在する。即ち、サージ波形の立ち上がり時間によっては、ＥＳＤ保護素子が動作する前に、内部素子にサージ波形が流入し、ＥＳＤ保護素子が接続されているにもかかわらず、内部素子が破壊されるという可能性がある。一般的に、内部素子の応答特性は、ＳＰＩＣＥパラメータに設定されたＡＣパラメータにて表現されており、同様に、ＥＳＤ保護素子にもＡＣ特性を備えることにより、応答特性を表現することが可能である。図１７の抵抗素子Ｒ１および容量素子Ｃ１および図１８の抵抗素子Ｒ２および容量素子Ｃ２がその一例であり、遅延回路５９，６９のＣＲ時定数による信号遅延を利用している。
【０１８０】
ＥＳＤ保護素子の端子２，３間の両端電圧がスナップバック電圧になると、図２２に示すように、ＥＳＤ保護素子のスナップバック応答時間が１ｎ秒程度となるところ、遅延回路５９の例えば容量素子Ｃ１の容量値Ｃ＝１０ｐＦとし、抵抗素子Ｒ１の抵抗値Ｒ＝０または２００オームと変化させると、図２２の破線に示すように、１ｎ秒程度から２．５ｎ秒程度に１．５ｎ秒程度遅らせることができる。この時定数を様々なＥＳＤ保護素子について調整することにより、実動作下での保護設計をより高精度なものにすることが可能となる。
【０１８１】
本実施形態８におけるＥＳＤ印加特性素子モデル１Ｆでは、ＥＳＤ印加特性の主要な特性を半導体集積回路を構成する各構成素子のパラメータにそれぞれ与えるのみにより、容易にモデルを構成できるという特長を有し、本モデルを用いた回路シミュレーションでは、その計算結果から、出力端子７Ｆに出力される所定電圧の有無によりＥＳＤの破壊素子を特定でき、その破壊素子の印加電圧を明解に知ることができる。
【０１８２】
また、スイッチ素子／抵抗素子／電源素子だけからなる簡易・軽量なモデルであるため、回路シミュレータへの負担が非常に少なく、計算時間を通常シミュレーションから増大させないという利点を有している。
【０１８３】
回路シミュレータによっては、ある特定の電圧が検出された時点でシミュレーションを停止し、そのイベント発生時の情報をすぐさま報告する機能を持たせたものがあり、そのような機能を活用またはシミュレータに装備させることより、ＥＳＤに対する回路設計効率をさらに向上させることができる。
【０１８４】
破壊イベント発生信号（出力端子７Ｆに出力される所定電圧）の検出をより行い易くする方法として、例えば設計回路内で現れる電圧値より遙かに大きな電圧が電圧制御電圧源（電圧源６４）の出力端子７Ｆから発生するようにすることでより検出しやすくなる。具体的には、電圧源６４において、抵抗６３の両端にかかる電圧に対して非常に大きな利得を設定すればよい。
【０１８５】
これにより、従来のシミュレーション結果から回路内の端子電圧や素子にかかる電圧値・電流値を分析して始めて最低のＥＳＤ耐量を持つ素子がどれであるかを知ることができたが、本実施形態８のＥＳＤ印加特性モデル１Ｆによると、出力端子７Ｆに出力される所定電圧が電圧源６４の大きい電圧であるため、回路シミュレーション終了後、そのような素子と耐量が直ちに分かり、ＥＳＤ保護の改善設計検討へすぐさま移行できることになり、設計効率向上できる利点を有している。
【０１８６】
さらに、ＥＳＤ印加Ｉ−Ｖ特性を決める主要な特性として、電圧制御スイッチ５２のターンオン電圧であるスナップバック電圧Ｖｔ１、ホールディング電圧Ｖｈ、スナップバック動作後のＩ−Ｖ特性としての図１９の抵抗値Ｒ（図１７の抵抗素子５４の抵抗値Ｒ）があるが、それぞれ図１７の電圧制御スイッチ５２の閾値電圧（ターンオン電圧であるスナップバック電圧Ｖｔ１）、電圧源５３のＤＣ電圧値、抵抗素子５４の抵抗値Ｒを与えるだけでよいため、ＥＳＤ印加Ｉ−Ｖ特性があれば、短期間でモデル化が可能という利点も有している。
【０１８７】
以上により、本実施形態８によれば、ＥＳＤ印加素子モデル１Ｆは、スナップバック動作前の電流・電圧特性を示すダイオードなどの回路構成デバイス４と、応答遅延特性を持ち、スナップバック特性を表すスナップバック特性回路５Ｆと、応答遅延特性を持ち、破壊特性を表す破壊特性回路６Ｆとを具備し、破壊特性回路６Ｆにはさらに破壊イベント発生アラーム端子を出力端子７Ｆとして具備している。この出力端子７Ｆには所定電圧が出力され、このときの破壊イベント発生アラーム表示を図２３に電流・電圧特性として示している。
【０１８８】
したがって、ＥＳＤサージ電流が印加され、スナップバック発生後、さらに過大なＥＳＤ電流印加により破壊発生を模擬し、破壊発生時には破壊発生表示端子としての出力端子７Ｆから出力電圧信号を出力させることにより、ＥＳＤ保護耐量と耐量を決める素子の特定をシミュレーション終了時に即座に知ることができる。
【０１８９】
このように、多数の素子で構成された半導体集積回路の各素子に対応して、ＥＳＤ印加特性素子モデルとして、所定の電流・電圧特性を示す回路構成デバイス４に、破壊電圧に至ると所定電圧を出力する破壊特性部６Ｆが設けられているため、各素子の破壊電圧に至ると所定電圧を出力することから、回路のＥＳＤ保護設計の際にＥＳＤ耐量値を求めつつ、ＥＳＤ耐量を決める素子および静電破壊経路を正確に素早く抽出することができる。
【０１９０】
また、ＥＳＤ保護素子等価回路として、ＥＳＤ保護素子のＩ−Ｖ特性を表すダイオード素子と、スナップバック／破壊モードに切り替えるスイッチ部と、応答速度を調整できる容量素子／抵抗素子とを有している。このように、容量素子／抵抗素子による応答遅延特性により、ＥＳＤサージ時間波形に対応し、実サージ印加での回路の保護特性をより高精度に計算することができる。また、ＥＳＤ保護素子の応答遅延特性を設定および調整することができて、設計段階で応答遅延特性を評価可能である。したがって、過度動作レベルでのＥＳＤ保護設計と要改善情報の提供をＳＰＩＣＥなどの回路シュミレータを用いて迅速に行うことができる。
【０１９１】
なお、本実施形態８では、抵抗素子Ｒ１と容量素子Ｃ１からなる遅延回路５９を有するスナップバック特性回路５Ｆと、抵抗素子Ｒ２と容量素子Ｃ２からなる遅延回路６９を有する破壊特性回路６とによる応答遅延特性を持つＥＳＤ印加特性素子モデル１Ｆについて、スナップバック電圧Ｖｔ１＜破壊電圧Ｖｂｄの場合、即ち、本実施形態８として、上記応答遅延特性を上記実施形態１に適用した場合について説明したが、これに限らず。本実施形態８の応答遅延特性を上記実施形態２に適用することもできる。
【０１９２】
即ち、スナップバック電圧Ｖｔ１＞破壊電圧Ｖｂｄの場合であって、図８に示すように、抵抗素子Ｒ１と容量素子Ｃ１からなる遅延回路５９を有するスナップバック特性回路５Ｇと、抵抗素子Ｒ２と容量素子Ｃ２からなる遅延回路６９を有する破壊特性回路６Ｇとの応答遅延特性を持つＥＳＤ印加特性素子モデル１Ｇを有している。第１電圧制御スイッチ５２が短絡状態になってスナップバック動作を行うと、スナップバック特性回路５Ｇは、スナップバック動作イベントの発生を示す所定電圧を出力する電圧出力端子８を有し、電圧出力端子８の所定電圧を受けて破壊特性回路６Ｇを動作させる。破壊特性回路６Ｇには破壊電圧Ｖｂｄに至ると所定電圧を出力する出力端子７Ｇが接続されている。
【０１９３】
なお、本実施形態８では、応答遅延特性を上記実施形態１に適用した場合について説明したが、これに限らず、本実施形態８の応答遅延特性を上記実施形態３に適用することもできる。
【０１９４】
即ち、図１０に示すように、ＥＳＤ印加特性素子モデル１Ｈは、所定の電流・電圧特性を示す素子に対応した回路構成デバイス４の２端子間に、応答遅延特性を持ち、破壊電圧に至ると所定電圧を出力する破壊特性部としての破壊特性回路６Ｈだけを有している。破壊特性回路６Ｈには破壊電圧Ｖｂｄに至ると所定電圧を出力する出力端子７Ｈが接続されている。この破壊特性回路６Ｈは、抵抗素子Ｒ２と容量素子Ｃ２とを有する遅延回路６９による応答遅延特性を持っている。
【０１９５】
なお、本実施形態８では、応答遅延特性を上記実施形態１に適用した場合について説明したが、これに限らず、応答遅延特性を上記実施形態４に適用することもできる。
【０１９６】
即ち、図１１に示すように、応答遅延特性を持ち、抵抗素子Ｒ１と容量素子Ｃ１からなる遅延回路５９を有するスナップバック特性回路５Ｊと、応答遅延特性を持ち、抵抗素子Ｒ２と容量素子Ｃ２からなる遅延回路６９を有する破壊特性回路６Ｊとが並列接続され、これらが１パッケージ化されてＥＳＤ印加特性ブロック１０Ｊに形成されている。破壊特性回路６Ｊには破壊電圧Ｖｂｄに至ると所定電圧を出力する出力端子７Ｊが接続されており、ＥＳＤ印加特性ブロック１０Ｊには、入力端子２Ｃ，３Ｃの他に、出力端子７Ｊが設けられている。また、図１２に示すように、ＥＳＤ印加特性素子モデル１Ｊは、両端子２，３間に、スナップバック動作前の電流・電圧特性を示す回路構成デバイス４と、スナップバック特性および破壊特性を持つＥＳＤ印加特性ブロック１０Ｊ（入力端子２Ｃ，３）とが並列接続されている。
【０１９７】
なお、本実施形態８では、応答遅延特性を上記実施形態１に適用した場合について説明したが、これに限らず、応答遅延特性を上記実施形態５に適用することもできる。
【０１９８】
即ち、図１３に示すように、応答遅延特性を持つＥＳＤ印加特性素子モデル１Ｋは、両端子２，３間に、スナップバック動作前の電流・電圧特性を示す回路構成デバイス４と、応答遅延特性を持ち、スナップバック特性および破壊特性を持つ二つのＥＳＤ印加特性ブロック１０Ｊとがそれぞれ並列接続され、各ＥＳＤ印加特性ブロック１０Ｊには破壊イベント出力用の出力端子７Ｆがそれぞれ接続されている。このＥＳＤ印加特性素子モデル１Ｋでは、応答遅延特性を持つ各ＥＳＤ印加特性ブロック１０Ｊが互いに逆極性方向に両端子２，３間に接続されている。
【０１９９】
なお、本実施形態８では、応答遅延特性を上記実施形態１に適用した場合について説明したが、これに限らず、応答遅延特性を上記実施形態６に適用することもできる。
【０２００】
即ち、図１に示すように、応答遅延特性を持つＥＳＤ印加特性素子モデル１Ｌは、前述した通常特性素子である回路構成デバイス４の２端子２，３間に並列に、応答遅延特性を持つスナップバック特性回路５Ｌと、応答遅延特性を持つ破壊特性回路６Ｌとが接続されたＥＳＤ印加特性を示す。
【０２０１】
スナップバック特性回路５Ｌは、図２４（ａ）に示すように、両端子２，３間に、電圧モニタ５５と、電圧制御スイッチ５６、これに直列の電圧源５７および、これに直列の抵抗５８とが並列に接続されている。
【０２０２】
スナップバック特性回路５Ｌに応答遅延特性を実現するために、電圧モニタ５５と電圧制御スイッチ入力端子５５Ａとの間に直列に抵抗素子Ｒ３が接続され、電圧モニタ５５と並列に電圧制御スイッチ入力端子５５Ａ、５５Ｂ間に容量素子Ｃ３が接続されている。電圧モニタ５５と電圧制御スイッチ入力端子５５Ａ、５５Ｂとの間に抵抗素子Ｒ３と容量素子Ｃ３からなる遅延回路を備え、電圧モニタ５５と電圧制御スイッチ入力端子５５Ａ、５５Ｂとの間の遅延回路によって電圧モニタ５５から電圧制御スイッチ５２への電圧信号に応答遅延特性を持たせている。
【０２０３】
破壊特性回路６Ｌは、両端子２，３間に、図２４（ｂ）に示すように、電圧モニタ６５と、電圧制御スイッチ６６および抵抗６７の直列回路とが並列に接続され、この抵抗６７の両端には電圧制御電圧源６８が接続されており、この電圧制御電圧源６８に破壊イベント出力用の出力端子７Ｌが接続されている。
【０２０４】
破壊特性回路６Ｌの応答遅延特性を実現するために、電圧モニタ６５と電圧制御スイッチ入力端子６５Ａとの間に抵抗素子Ｒ４が直列に接続され、電圧モニタ６５と並列に電圧制御スイッチ入力端子６５Ａ、６５Ｂ間に容量素子Ｃ４が接続されている。電圧モニタ６５と電圧制御スイッチ入力端子６５Ａ、６５Ｂとの間に、抵抗素子Ｒ４と容量素子Ｃ４からなる遅延回路を備え、電圧モニタ６５と電圧制御スイッチ入力端子６５Ａ、６５Ｂとの間の遅延回路によって電圧モニタ６５から電圧制御スイッチ６６への電圧信号に応答遅延特性を持たせている。
【０２０５】
スナップバック特性回路５Ｌおよび破壊特性回路６Ｌの回路構成のうち、回路構成デバイスの幅サイズ比に比例する式で設定された抵抗値を持つ抵抗を有する回路構成となっている。素子サイズに応じて電気的特性を変更させる。素子サイズとはトランジスタであればゲート幅であり、ダイオードであれば電流エリアである。
【０２０６】
ＥＳＤ印加特性としてのＩ−Ｖ特性はデバイスサイズ、特に電流値に比例する所謂”幅”に比例することが多い。言い換えると、スナップバックや破壊が発生する電圧はデバイスの幅（素子サイズ）にあまり影響を受けない。要するに、電流値は素子サイズに影響するが、電圧値は素子サイズに影響されない。
【０２０７】
スナップバック特性回路５Ｌおよび破壊特性回路６Ｌでは、その構成要素の一つである抵抗のみにサイズ依存性を持たせるのみで、回路構成デバイスのサイズに同期してＥＳＤ印加特性をモデル化することができる。
【０２０８】
なお、本実施形態８では、応答遅延特性を上記実施形態１に適用した場合について説明したが、これに限らず、本実施形態８の応答遅延特性を上記実施形態７に適用することもできる。
【０２０９】
なお、本実施形態８では、スナップバック特性回路５Ｆおよび破壊特性回路６Ｆ共に応答遅延特性を有する場合について説明したが、これに限らず、スナップバック特性回路５Ｆまたは破壊特性回路６Ｆが応答遅延特性を有していてもよく、破壊特性回路６Ｆおよびスナップバック特性回路５Ｆのうちの少なくともいずれかがが応答遅延特性を有していてもよい。具体的には、応答遅延特性は遅延回路によるものである。
【０２１０】
電圧制御スイッチ５２の両電圧制御入力端子５１Ａ、５１Ｂ間に、抵抗素子Ｒ１と容量素子Ｃ１からなる遅延回路５９が接続され、遅延回路５９による遅延特性を有した電圧が電圧制御スイッチ５２の両電圧制御入力端子５１Ａ、５１Ｂ間に印加されるようになっている。
【０２１１】
電圧制御スイッチ６２の両電圧制御入力端子６１Ａ、６１Ｂ間に、抵抗素子Ｒ２と容量素子Ｃ２からなる遅延回路６９が接続され、遅延回路６９による遅延特性を有した電圧が電圧制御スイッチ６２の両電圧制御入力端子６１Ａ、６１Ｂ間に印加されるようになっている。
【０２１２】
なお、上記実施形態１〜８では、特に説明しなかったが、多数の素子で構成された半導体集積回路に対して静電気放電（ＥＳＤ）の保護回路設計を行う際の回路シミュレーションに用いるＥＳＤサージ印加特性を有するＥＳＤ印加特性素子モデル１および１Ａ〜１Ｌ（１Ｉを除く）のいずれかにおいて、所定の電流・電圧特性を示す素子に対応した回路構成デバイスの２端子間に、破壊電圧に至ると所定電圧を出力する破壊特性部が設けられている場合について説明したが、素子が例えばＭＯＳトランジスタの場合に、ここでいう２端子間とは、素子の３端子のうちのドレインとソース間だけではなく、ドレインとゲート間やソースとゲート間も含まれる。
【０２１３】
以上のように、本発明の好ましい実施形態１〜８を用いて本発明を例示してきたが、本発明は、この実施形態１〜８に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜８の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０２１４】
本発明は、半導体集積回路において静電気放電（ＥＳＤ；Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）に対する保護回路設計を行う際の回路シミュレーションに用いるＥＳＤサージ印加特性を有するＥＳＤ印加特性素子モデルの分野において、多数の素子で構成された半導体集積回路の各素子に対応して、ＥＳＤ印加特性素子モデルとして、所定の電流・電圧特性を示す回路構成デバイスに、破壊電圧に至ると所定電圧を出力する破壊特性部が設けられているので、各素子の破壊電圧に至ると所定電圧を出力することから、回路のＥＳＤ保護設計の際にＥＳＤ耐量値を求めつつ、ＥＳＤ耐量を決める素子および静電破壊経路を正確に素早く抽出することができる。
【符号の説明】
【０２１５】
１、１Ａ〜１Ｌ（１Ｉを除く）  ＥＳＤ印加特性素子モデル
２，３  端子
２Ｃ、３Ｃ  端子
４、４Ｂ  回路構成デバイス
５、５Ａ、５Ｃ、５Ｅ〜６Ｌ  スナップバック特性回路
５１、５５  電圧モニタ
５１Ａ、５１Ｂ  電圧制御スイッチ入力端子
５２、５６  電圧制御スイッチ（第１電圧制御スイッチ）
５３、５７  電圧源
５４、５８  抵抗
５９  遅延回路
６、６Ａ〜６Ｃ、６Ｅ〜６Ｌ  破壊特性回路
６１、６５  電圧モニタ
６１Ａ、６１Ｂ  電圧制御スイッチ入力端子
６２、６６  電圧制御スイッチ（第２電圧制御スイッチ）
６３、６７  抵抗
６４、６８  電圧制御電圧源
６９  遅延回路
７、７Ａ、７Ｃ、７Ｅ〜７Ｌ  出力端子
１０Ｃ、１０Ｊ  ＥＳＤ印加特性ブロック
２１  スナップバック特性回路５のＩ−Ｖ特性
２２  破壊特性回路６のＩ−Ｖ特性
２３  ＥＳＤ印加特性素子モデル１のＩ−Ｖ特性
２４  スナップバック特性回路５Ａと破壊特性回路６ＡのＩ−Ｖ特性
Ｖｔ１  スナップバック電圧（スイッチ導通閾値電圧；ターンオン電圧）
Ｖｈ  ホールディング電圧
Ｖｂｄ  破壊電圧
Ｒ１〜Ｒ４  抵抗素子
Ｃ１〜Ｃ４  容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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