(57)【要約】【課題】磁気メモリの動作不良を抑制する。【解決手段】本実施形態の磁気メモリは、第１領域内の第１の磁気抵抗効果素子１Ａと、第２の領域の磁気抵抗効果素子１Ｘとを含む。第１の磁気抵抗効果素子１Ａは、磁化の向きが可変な第１の記憶層１０と、磁化の向きが不変な第１の参照層１２と、非磁性層１１と、第１のシフト調整層１３と、を含む。第２の磁気抵抗効果素子１Ｘは、磁化の向きが可変な第２の記憶層１０と、磁化の向きが不変な第２の参照層１２と、第２の非磁性層１１と、第２のシフト調整層１３Ｘと、を含む。第２のシフト調整層１３Ｘの膜厚ｔ２は、第１のシフト調整層１３の膜厚ｔ１以下である。【選択図】図５
2013069865.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に設けられ、第１及び第２の領域を含むメモリセルアレイと、
前記第１の領域内に設けられ、磁化の向きが可変な第１の記憶層と、磁化の向きが不変な第１の参照層と、前記第１の記憶層と前記第１の参照層との間の第１の非磁性層と、前記第１の参照層における前記第１の非磁性層側に対して反対側に設けられる第１のシフト調整層と、を含む第１の磁気抵抗効果素子と、
前記第２の領域内に設けられ、磁化の向きが可変な第２の記憶層と、磁化の向きが不変な第２の参照層と、前記第２の記憶層と前記第２の参照層との間の第２の非磁性層と、前記第２の参照層における前記第２の非磁性層側に対して反対側に設けられる第２のシフト調整層と、を含む第２の磁気抵抗効果素子と、
を具備し、
前記第２のシフト調整層の膜厚は、前記第１のシフト調整層の膜厚以下である、
ことを特徴とする磁気メモリ。
【請求項２】
半導体基板内に設けられ、第１及び第２の領域を含むメモリセルアレイと、
前記第１の領域内に設けられ、磁化の向きが可変な第１の記憶層と、磁化の向きが不変な第１の参照層と、前記第１の記憶層と前記第１の参照層との間の第１の非磁性層と、前記第１の参照層における前記第１の非磁性層側に対して反対側に設けられる第１のシフト調整層と、を含む第１の磁気抵抗効果素子と、
前記第２の領域内に設けられ、磁化の向きが可変な第２の記憶層と、磁化の向きが不変な第２の参照層と、前記第２の記憶層と前記第２の参照層との間の第２の非磁性層と、前記第２の参照層における前記第２の非磁性層側に対して反対側に設けられる第２のシフト調整層と、を含む第２の磁気抵抗効果素子と、
を具備し、
前記第１及び第２のシフト調整層の磁化の向きは、前記第１及び第２の参照層の磁化の向きと反対の向きに設定され、
前記第１及び第２のシフト調整層の磁化の温度依存性は、前記第１及び第２の参照層の磁化の温度依存性と異なる、
ことを特徴とする磁気メモリ。
【請求項３】
半導体基板内に設けられ、第１及び第２の領域を含むメモリセルアレイと、
前記第１の領域内に設けられ、磁化の向きが可変な第１の記憶層と、磁化の向きが不変な第１の参照層と、前記第１の記憶層と前記第１の参照層との間の第１の非磁性層と、前記第１の参照層における前記第１の非磁性層側に対して反対側に設けられる第１のシフト調整層と、を含む第１の磁気抵抗効果素子と、
前記第２の領域内に設けられ、磁化の向きが可変な第２の記憶層と、磁化の向きが不変な第２の参照層と、前記第２の記憶層と前記第２の参照層との間の第２の非磁性層と、前記第２の参照層における前記第２の非磁性層側に対して反対側に設けられる第２のシフト調整層と、前記第２の参照層と前記第２のシフト調整層との間の第３のシフト調整層と、を含む第２の磁気抵抗効果素子と、
を具備することを特徴とする磁気メモリ。
【請求項４】
前記メモリセルアレイの第３の領域内に設けられ、磁化の向きが可変な第３の記憶層と、磁化の向きが不変な第３の参照層と、前記第３の記憶層と前記第３の参照層との間の第３の非磁性層と、前記第３の参照層における前記第３の非磁性層側に対して反対側に設けられる第３のシフト調整層と、を含む第３の磁気抵抗効果素子と、をさらに具備し、
前記第１乃至第３のシフト調整層の磁化の向きは、前記第１乃至第３の参照層の磁化の向きと反対の向きにそれぞれ設定され、
前記第３のシフト調整層の磁化の温度依存性は、前記第３の参照層の磁化の温度依存性と異なる、
ことを特徴とする請求項１に記載の磁気メモリ。
【請求項５】
メモリ動作温度において、前記第１の磁気抵抗効果素子に供給された書き込み電流の向きに応じて、前記第１の記憶層の磁化の向きは反転し、
実装温度において、前記第２の磁気抵抗効果素子は、前記第２の参照層及び第２のシフト調整層のうち一方に起因するシフト磁界が、前記第１の記憶層の磁化に印加される、
ことを特徴とする請求項１乃至４のいずれか１項に記載の磁気メモリ。
【請求項６】
前記シフト磁界がＨｅｘｔで示され、前記第２の記憶層の磁化反転エネルギーバリアがΔＥ、前記第２の記憶層の飽和磁化がＭｓ、前記第２の記憶層の体積がＶ、実装温度がＴｊ、実装温度における前記第２の記憶層の熱安定性指標ΔＥ／ｋＢＴｊがＡ、で示される場合、以下の条件式（１１）を満たすことを特徴とする請求項５に記載の磁気メモリ。
【数１１】
2013069865.tif 000013
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
近年、ＴＭＲ（Tunnel Magneto Resistive）素子を利用した磁気メモリを実現するために、様々な技術が提案されている。その１つとして、ＭＴＪ（Magnetic Tunnel Junction）素子の磁化の配列状態に“１”又は“０”データを対応付け、ＴＭＲ効果による素子の抵抗値の違いに基づいて、データを読み出す方式がある。
【０００３】
磁気メモリのデータの書き込み、すなわち、素子の磁性層の磁化を反転させる方式として、素子の微細化と低電流化の観点から、ＭＴＪ素子に対するスピン偏極電流の注入による磁化反転（以下、スピン注入磁化反転方式とよぶ）が、注目されている。
【０００４】
磁気メモリのデータの読み出しには、参照セル又はレプリカセルを用いて判定基準の抵抗値（電位又は電流）を形成し、その判定基準とメモリセルのＭＴＪ素子の抵抗値とを比較する手法が、用いられている。
【０００５】
磁気メモリにおいて、素子の微細化に伴って、磁性体の熱擾乱の問題が、顕在化する。この熱擾乱に起因して、参照セル及びレプリカセル内のＭＴＪ素子の磁性層の磁化が、意図せずに反転した場合、データの判定（データ読み出し）に、動作不良が生じてしまう可能性がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−７９９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
磁気メモリの動作不良を抑制する技術を提案する。
【課題を解決するための手段】
【０００８】
本実施形態の磁気メモリは、半導体基板内に設けられ、第１及び第２の領域を含むメモリセルアレイと、前記第１の領域内に設けられ、磁化の向きが可変な第１の記憶層と、磁化の向きが不変な第１の参照層と、前記第１の記憶層と前記第１の参照層との間の第１の非磁性層と、前記第１の参照層における前記第１の非磁性層側に対して反対側に設けられる第１のシフト調整層と、を含む第１の磁気抵抗効果素子と、前記第２の領域内に設けられ、磁化の向きが可変な第２の記憶層と、磁化の向きが不変な第２の参照層と、前記第２の記憶層と前記第２の参照層との間の第２の非磁性層と、前記第２の参照層における前記第２の非磁性層側に対して反対側に設けられる第２のシフト調整層と、を含む第２の磁気抵抗効果素子と、を具備し、前記第２のシフト調整層の膜厚は、前記第１のシフト調整層の膜厚以下である。
【図面の簡単な説明】
【０００９】
【図１】実施形態の磁気メモリの全体構成を示す模式図。
【図２】実施形態の磁気メモリの全体構成を示す模式図。
【図３】実施形態の磁気メモリの回路構成を示す等価回路図。
【図４】実施形態の磁気メモリが含む磁気抵抗効果素子の基本構成を示す断面図。
【図５】第１の実施形態の磁気メモリの構造を示す断面図。
【図６】第１の実施形態の磁気メモリの構造を示す断面図。
【図７】第１の実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図８】第１の実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図９】第１の実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１０】第１の実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１１】第１の実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１２】第１の実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１３】第２の実施形態の磁気メモリの構造を示す断面図。
【図１４】第２の実施形態の磁気メモリの磁気抵抗効果素子を説明するための図。
【図１５】第３の実施形態の磁気メモリの構造を示す断面図。
【図１６】第３の実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１７】第３の実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１８】第３の実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図１９】第４の実施形態の磁気メモリの構造を示す断面図。
【図２０】第４の実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図２１】第４の実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図２２】第４の実施形態の磁気メモリの製造方法の一工程を示す断面工程図。
【図２３】実施形態の磁気メモリの具体例を説明するための図。
【図２４】実施形態の磁気メモリの具体例を説明するための図。
【図２５】実施形態の磁気メモリの具体例を説明するための図。
【図２６】実施形態の磁気メモリの具体例を説明するための図。
【図２７】実施形態の磁気メモリの具体例を説明するための図。
【図２８】実施形態の磁気メモリの変形例を説明するための図。
【図２９】実施形態の磁気メモリの変形例を説明するための図。
【図３０】実施形態の磁気メモリの変形例を説明するための図。
【図３１】実施形態の磁気メモリの変形例を説明するための図。
【発明を実施するための形態】
【００１０】
［実施形態］  
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１１】
（１）  第１の実施形態  
図１乃至図１２を参照して、第１の実施形態の磁気メモリについて、説明する。
【００１２】
（ａ）  構成  
図１乃至図６を参照して、第１の実施形態の磁気メモリの構成について、説明する。
【００１３】
＜全体構成＞
図１乃至図３を用いて、本実施形態の磁気メモリ及び磁気メモリが含む磁気抵抗効果素子の構成について説明する。
【００１４】
図１は、磁気メモリ１００を含むパッケージ装置２００の構成を、模式的に示している。
【００１５】
本実施形態の磁気メモリ１００のチップは、パッケージ装置２００内に搭載されている。磁気メモリ１００は、絶縁体（パッケージ）２１０内に封止されている。パッケージ装置２００内において、磁気メモリ１００のチップは、ボンディングワイヤ、リードフレーム或いは金属バンプ（例えば、銅バンプ）を介して、パッケージ装置２００の外部接続端子２９０に、接続されている。外部接続端子２９０には、例えば、ハンダボール（又はハンダバンプ）２９０が用いられている。
【００１６】
磁気メモリ１００を含むパッケージ装置２００は、実装基板４００上に搭載される。パッケージ装置２００は、外部接続端子としてのハンダボール２９０によって、実装基板４００上の接続端子（又は、配線）４９０に接続される。これによって、磁気メモリ１００は、実装基板４００上の他のチップ又は素子（図示せず）に接続され、本実施形態の磁気メモリ１００を含むメモリシステム（例えば、メモリカードやＳＳＤ）やシステムＬＳＩが形成される。
【００１７】
図２は、磁気メモリ１００のチップのレイアウト例を模式的に示している。  
本実施形態において、磁気メモリ１００は、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）である。但し、本実施形態の磁気メモリは、ＲＯＭ（Read Only Memory）でもよい。
【００１８】
図２に示されるように、磁気メモリ１００において、メモリセルアレイ３０は、チップ（半導体基板）７０内に、設けられている。
【００１９】
メモリセルアレイ３０内には、複数のセル２０が、設けられている。各セル２０は、少なくとも１つの磁気抵抗効果素子１と少なくとも１つの選択素子２とを含んでいる。
【００２０】
図３は、メモリセルアレイ３０の内部構成の一例を示す等価回路図である。
【００２１】
図３に示されるように、複数のセル２０は、メモリセルアレイ３０内にアレイ状に配置される。メモリセルアレイ３０内には、複数のビット線ＢＬ，ｂＢＬ及び複数のワード線ＷＬが設けられている。ビット線ＢＬ，ｂＢＬはカラム方向に延在し、ワード線ＷＬはロウ方向に延在する。２本のビット線ＢＬ，ｂＢＬは、１組のビット線対を形成している。
【００２２】
セル２０は、ビット線ＢＬ，ｂＢＬ及びワード線ＷＬに接続されている。
【００２３】
カラム方向に配列されている複数のセル２０は、共通のビット線対ＢＬ，ｂＢＬに接続されている。ロウ方向に配列されている複数のセル２０は、共通のワード線ＷＬに接続されている。
【００２４】
セル２０は、例えば、１つの磁気抵抗効果素子１と１つの選択素子２とを含む。磁気抵抗効果素子１は、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子である。ＭＴＪ素子１は、磁化の向きが可変な磁性層（記憶層）と、磁化の向きが固定状態の（不変な）磁性層（参照層）と、２つの磁性層間の非磁性層（トンネルバリア層）とを、少なくとも含んでいる。
【００２５】
選択スイッチ２は、例えば、電界効果トランジスタ（Field Effect Transistor）である。以下では、選択スイッチ２としての電界効果トランジスタのことを、選択トランジスタ２とよぶ。本実施形態において、外部からのデータを記憶するセル２０のことを、メモリセルとよぶ。
【００２６】
ＭＴＪ素子１の一端は、ビット線ＢＬに接続され、ＭＴＪ素子１の他端は、選択トランジスタ２の電流経路の一端（ソース／ドレイン）に接続されている。選択トランジスタ２の電流経路の他端（ドレイン／ソース）は、ビット線ｂＢＬに接続されている。選択トランジスタ２の制御端子（ゲート）は、ワード線ＷＬに接続されている。
【００２７】
ロウ制御回路３２は、メモリセルアレイ３０のロウ方向に隣接するように、チップ７０内に設けられている。カラム制御回路３３は、メモリセルアレイ３０のカラム方向に隣接するように、チップ７０内に設けられている。  
ロウ制御回路３２は、メモリセルアレイ３０のロウを制御する。ロウ制御回路３２は、ワード線ＷＬの一端に接続される。ロウ制御回路３２は、外部からのアドレス信号に基づいて、ワード線ＷＬの活性化／非活性化を制御する。
【００２８】
カラム制御回路３３は、メモリセルアレイ３０のカラムを制御する。カラム制御回路３３は、ビット線ＢＬ，ｂＢＬの一端及び他端にそれぞれ接続される。カラム制御回路３３は、外部からのアドレス信号に基づいて、ビット線の活性化／非活性化を制御する。
【００２９】
ロウ制御回路３２及びカラム制御回路３３によって活性化されたメモリセルが、選択セルとして、外部（メモリコントローラ又はホスト）からアクセスされる。以下では、アクセス対象として選択されるメモリセルのことを、選択セルとよぶ。
【００３０】
メモリセルアレイ３０の近傍において、書き込み回路３５及び読み出し回路３６が、チップ７０内に設けられている。
【００３１】
書き込み回路３５は、カラム制御回路３３を介して、ビット線の一端及び他端に接続される。書き込み回路３５は、書き込み電流Ｉｗを生成するための電流源や電圧源などのソース回路、書き込み電流Ｉｗを吸収するためのシンク回路を、有する。
【００３２】
読み出し回路３６は、カラム制御回路３３を介して、ビット線の一端に接続される。読み出し回路３６は、読み出し電流Ｉｒを生成するための電流源又は電圧源、読み出し信号の検知及び増幅を行うセンスアンプ３７、及び、データを一時的に保持するラッチ回路などを含んでいる。
【００３３】
例えば、メモリセルアレイ３０と同じチップ７０内に、ロウ／カラム制御回路３２，３３、書き込み回路３５及び読み出し回路３６以外の回路（以下、周辺回路３９とよぶ）が、設けられている。例えば、バッファ回路、ステートマシン（制御回路）、又は、ＥＣＣ（Error Checking and Correcting）回路などが、周辺回路３９としてチップ７０内に設けられる。
【００３４】
尚、図２において、１つのメモリセルアレイ３０が、１つのチップ７０内に設けられているが、複数のメモリセルアレイが、１つのチップ７０内に設けられてもよい。この場合、各メモリセルアレイに対応するように、ロウ制御回路及びカラム制御回路がそれぞれ設けられてもよいし、複数のメモリセルアレイに対して、１つのロウ制御回路及び１つのカラム制御回路が、共通化されてもよい。図２に示される例において、読み出し回路３６は、メモリセルアレイのカラム方向の一端に設けられているが、１つの読み出し回路が、メモリセルアレイのカラム方向の両端に設けられてもよい。
【００３５】
＜動作＞  
（書き込み動作）  
本実施形態の磁気メモリにおけるデータの書き込み動作について、説明する。
【００３６】
例えば、本実施形態の磁気メモリ（例えば、ＭＲＡＭ）のデータの書き込みには、スピン注入磁化反転方式（Spin-Torque-Transfer）が用いられる。
【００３７】
スピン注入磁化反転型ＭＲＡＭにおいて、書き込み回路３５は、データの書き込み時、書き込み対象としての選択セルのＭＴＪ素子１に対して、書き込み電流Ｉｗを供給する。
【００３８】
書き込み回路３５は、選択セルに書き込まれるデータに応じて、書き込み電流ＩｗをメモリセルＭＣ内のＭＴＪ素子１に双方向に流す。即ち、書き込むデータに応じて、ビット線ＢＬからビット線ｂＢＬに向かう書き込み電流Ｉｗが、或いは、ビット線ｂＢＬからビット線ＢＬに向かう書き込み電流Ｉｗが、書き込み回路３５から出力される。
【００３９】
本実施形態の磁気メモリのＭＴＪ素子１は、例えば、スピン注入磁化反転方式によって、記憶層と参照層との相対的な磁化の向きが反転される。ＭＴＪ素子１の記憶層の磁化の向きは、ＭＴＪ素子１に流された書き込み電流Ｉｗに起因するスピントルクによって、変化される。すなわち、記憶層の磁化の向きは、書き込み電流Ｉｗが含むスピン偏極した電子が、記憶層の磁化（スピン）に作用することによって、変化する。
【００４０】
ここで、「参照層の磁化の向きが固定状態である」又は「参照層の磁化の向きが不変である」とは、記憶層の磁化の向きを反転させるための磁化反転しきい値以上の電流（磁化反転電流）が、参照層に流れた場合に、参照層の磁化の向きが変化しないことを意味する。
【００４１】
したがって、ＭＴＪ素子１において、磁化反転しきい値の大きな磁性層が参照層として用いられ、参照層よりも磁化反転しきい値の小さい磁性層が記憶層として用いられる。これによって、磁化の向きが可変な記憶層と磁化の向きが固定された参照層とを含むＭＴＪ素子１Ａが、形成される。
【００４２】
また、書き込み電流Ｉｗの電流値は、記憶層の磁化反転しきい値以上の電流値を有し、且つ、参照層の磁化反転しきい値より小さい値に設定される。
【００４３】
記憶層の磁化の向きを参照層の磁化の向きと平行（Ｐ：Parallel）状態に書き込む場合、つまり、記憶層の磁化の向きが参照層の磁化の向きと同じにされる場合、記憶層から参照層に向かって流れる電流Ｉｗが、ＭＴＪ素子１に供給される。  
この場合において、電子は、トンネルバリア層を経由して、参照層から記憶層に向かって移動する。参照層及びトンネルバリア層を通過して記憶層に移動した電子のうち、マジョリティーな電子（スピン偏極した電子）は、参照層の磁化（スピン）の向きと同じ向きを有している。このスピン偏極した電子のスピン角運動量（スピントルク）が、記憶層の磁化に印加され、記憶層の磁化は、参照層の磁化の向きと同じ向きに反転する。ＭＴＪ素子１の磁化配列が平行配列（平行状態）であるとき、ＭＴＪ素子１の抵抗値は最も小さくなる。
【００４４】
記憶層の磁化の向きを参照層の磁化の向きと反平行（ＡＰ：Antiparallel）状態に書き込む場合、つまり、記憶層の磁化の向きが参照層の磁化の向きに対して反対にされる場合、参照層から記憶層に向かって流れる電流Ｉｗが、ＭＴＪ素子１Ａに供給される。  
この場合、電子は、記憶層から参照層に向かって移動する。参照層の磁化の向きと反平行のスピンをもつ電子は、参照層によって反射される。反射された電子は、スピン偏極した電子として、記憶層に注入される。このスピン偏極した電子（反射された電子）のスピントルクが、記憶層の磁化に印加され、記憶層の磁化は、参照層の磁化の向きと反対の向きに反転する。ＭＴＪ素子１の磁化配列が、反平行配列（反平行状態）であるとき、ＭＴＪ素子１の抵抗値は最も大きくなる。
【００４５】
例えば、抵抗値が小さい状態（磁化配列が平行状態）のＭＴＪ素子１Ａは、“０”データ保持状態（第１安定状態）に対応づけられ、抵抗値が高い状態（磁化配列が反平行状態）のＭＴＪ素子１Ａは、“１”データ保持状態（第２安定状態）に対応付けられる。
【００４６】
（読み出し動作）  
本実施形態の磁気メモリにおけるデータの読み出し動作について、説明する。
【００４７】
本実施形態の磁気メモリ（ＭＲＡＭ）のデータの読み出しにおいて、例えば、読み出し回路３６のセンスアンプ３７が、読み出し対象の選択セルからの信号（電位）の大きさと参照信号（基準電位）の大きさが係を比較されることによって、選択セル内のＭＴＪ素子１Ａが“０”データ保持状態（磁化平行状態、低抵抗状態）であるか、“１”データ保持状態（磁化反平行状態、高抵抗状態）であるかが判定される。
【００４８】
データ読み出し時において、選択セルからの信号（読み出し信号）は、選択セル内のＭＴＪ素子１内に読み出し電流Ｉｒを流すことによって、生成される。ＭＴＪ素子１Ａを流れた読み出し電流Ｉｒに基づく信号の大きさは、ＭＴＪ素子１Ａの抵抗値に応じて、変動する。ＭＴＪ素子１Ａを流れた読み出し電流Ｉｒに基づく信号（電位又は電流）が、センスアンプ３７に入力される。
【００４９】
尚、読み出し電流Ｉｒの電流値は、読み出し電流によって記憶層の磁化が反転しないように、書き込み電流Ｉｗの電流値（反転しきい値）より小さい値に設定される。
【００５０】
データ読み出し時における参照信号（標準信号）は、参照セルやレプリカセルとよばれるセルを用いて生成される。例えば、参照セル及びレプリカセルを用いて、ＭＴＪ素子の抵抗値と比較するための合成抵抗が形成されたり、参照セルが接続されたビット線に対する印加電位が生成されたりすることによって、データの読み出しのための参照信号が生成される。
【００５１】
このように、ＭＲＡＭのデータの読み出しは、参照セル及びレプリカセルを用いて、実行される場合がある。それゆえ、図２及び図３に示されるように、メモリセルアレイ３０内には、外部からのデータを記憶するメモリセルＭＣと参照電位を生成するための参照セル／レプリカセルＸＣとが設けられる。以下では、参照セル及びレプリカセルを区別しない場合、参照セル及びレプリカセルのことを、参照電位生成セルとよぶ。
【００５２】
メモリセルアレイ３０内において、メモリセルＭＣが設けられる領域３１Ａのことを、メモリセル領域３１Ａとよび、参照電位生成セルＸＣが設けられる領域３１Ｂのことを、参照電位生成セル領域３１Ｂとよぶ。尚、メモリセルＭＣと参照電位生成セルＸＣとを区別しない場合には、セル２０とよぶ。
【００５３】
参照セル及びレプリカセルのような参照電位生成セルＸＣは、外部からのデータの書き込み対象とはならない。但し、データの読み出しのための所定の抵抗値の参照電位生成セルＸＣを形成するために、参照電位生成セルＸＣは、チップの出荷前及び実装工程前に、予め“０”データ保持状態（平行状態）であるか“１”データ保持状態（磁化反平行状態）であるかが規定される。以下では、参照電位生成セルＸＣのＭＴＪ素子に、磁気メモリの読み出しデータに応じた“１”又は“０”データが書き込まれる工程のことを、初期化とよぶ。以下では、初期化された参照電位生成セルＸＣのＭＴＪ素子の状態のことを、初期状態とよぶ場合がある。
【００５４】
尚、参照電位生成セルＸＣとメモリセルＭＣとが同じ工程同一チップ内に形成されていれば、参照電位生成セル領域３１Ｂは、メモリセルアレイ３０の外部に設けられてもよい。また、参照電位生成セル領域３１Ｂは、１カラム分（１組のビット線ペア）の参照電位生成セルＸＣを含む場合もあるし、２カラム分以上の参照電位生成セルＸＣを含む場合もある。図２及び図３において、カラム方向に延在するように設けられた参照電位生成セル領域３１Ｂが示され、カラム方向に配列された複数の参照電位生成セルは共通のビット線（参照ビット線）に接続される。参照電位生成セル領域３１Ｂは、メモリセル領域３１Ａにロウ方向に隣接している。ただし、磁気メモリの仕様に応じて、メモリセルアレイ３０のカラム方向の一端（終端）に、参照電位生成セル領域３１Ｂが設けられてもよい。この場合、参照電位生成セル領域３１Ｂがロウ方向に延在するようにメモリセルアレイ３０内に設けられ、ロウ方向に配列された参照電位生成セルＸＣが共通のワード線（参照ワード線）に接続される。
【００５５】
１つの参照電位生成セルＸＣを用いてアクセスされるメモリ領域（メモリセルの個数）は、例えば、数十から数百ｂｉｔ又はそれ以上である。それゆえ、１つの参照電位生成セルＸＣが動作不良になると、その不良の参照電位生成セルＸＣに対応するメモリ領域のデータが、正常に読み出せなくなる。このように、参照電位生成セル領域内の複数の参照電位生成セルにおいて、１ｂｉｔでもＭＴＪ素子1の意図しない磁化反転が生じると、チップ全体が不良となる可能性がある。
【００５６】
それゆえ、メモリの製造コスト及びメモリの信頼性を考慮すると、チップの出荷後及びメモリの使用時において、参照セル及びレプリカセルは、規定されたデータ保持状態を維持していることが好ましい。
【００５７】
例えば、参照電位生成セルＸＣのＭＴＪ素子１において、記憶層の磁化が熱擾乱によって反転する可能性がある。例えば、磁気メモリを含むチップ（パッケージ装置）の出荷後において、実装メーカーやユーザーによって実装される場合、チップの実装工程の高温プロセスに起因して、ＭＴＪ素子１の記憶層に熱擾乱が発生し、実装工程前に所定のデータに設定された参照セルやレプリカセルのＭＴＪ素子が、磁化反転する可能性がある。
【００５８】
このような実装工程の問題に起因して、磁気メモリを含むチップの商品競争力が低下してしまうことが、懸念される。
【００５９】
＜構造＞  
図４乃至図７を参照して、本実施形態の磁気メモリの構造について説明する。  
図４を用いて、本実施形態の磁気メモリが含む磁気抵抗効果素子の基本構造について説明する。
【００６０】
図４は、本実施形態の磁気メモリが含む磁気抵抗効果素子（ＭＴＪ素子）１の基本的な構成を示す断面図である。
【００６１】
ＭＴＪ素子１は、２つの磁性層１０，１２と、２つの磁性層１０，１２間の非磁性層１１とを少なくとも含む積層構造を有する。ＭＴＪ素子１の２つの磁性層のうち、一方の磁性層１０は記憶層（磁化自由層、自由層、記録層ともよばれる）であり、他方の磁性層１２は参照層（磁化不変層、固定層ともよばれる）である。
【００６２】
記憶層１０は、磁化の向きが反転可能である。参照層１２は、記憶層１０よりも大きい磁化反転しきい値を有し、磁化の向きが実質的に固定状態にされている。スピン注入磁化反転方式を用いたデータ書き込みを考慮した場合、記憶層１０は、ダンピング定数が小さい材料を用いて形成されることが好ましい。
【００６３】
非磁性層１１は、例えば、酸化マグネシウム（ＭｇＯ）膜である。ＭｇＯ膜のような絶縁膜が用いられた非磁性層１１は、トンネルバリア層とよばれる。例えば、酸化アルミニウム(Ａｌ２Ｏ３)、酸化カルシウム（ＣａＯ）、酸化ストロンチウム（ＳｒＯ）、酸化チタン（ＴｉＯ）、酸化バナジウム（ＶＯ）、酸化ニオブ（ＮｂＯ）が、非磁性層に用いられてもよい。
【００６４】
本実施形態において、ＭＴＪ素子１は、垂直磁化型のＭＴＪ素子である。  
すなわち、記憶層１０及び参照層１２は、磁性層１０，１２の膜面に対して垂直方向に磁気異方性を有している。記憶層１０及び参照層１２の磁化は、膜面に対して垂直方向を向いている。磁化が膜面に対して垂直方向を向く磁性層のことを、垂直磁化膜ともよぶ。
【００６５】
ＭＴＪ素子の磁性層（記憶層及び参照層）１０，１２の垂直磁気異方性は、磁性層の結晶磁気異方性や、積層膜の界面の歪みや界面の電子状態に起因する界面磁気異方性を利用して形成される。  
例えば、大きな結晶磁気異方性エネルギー密度を有する材料として、Ｃｏ−Ｃｒ合金が挙げられる。Ｃｏ−Ｃｒ合金材料の結晶構造は、六方晶構造であり、ｃ軸を磁化容易軸とした一軸の結晶磁気異方性を有する。そのため、Ｃｏ−Ｃｒ合金を用いた磁性層は、その結晶方位を、ｃ軸が膜面の垂直方向と平行になるように制御すればよい。
【００６６】
これと同様に、正方晶構造の磁性層がＭＴＪ素子に用いられた場合、ｃ軸を膜面に対して垂直方向に制御することにより、垂直磁化型のＭＴＪ構成を実現できる。正方晶構造の磁性材料は、例えば、Ｌ１０型の結晶構造を有する材料が用いられる。例えば、Ｆｅ−Ｐｔ規則合金、Ｆｅ−Ｐｄ規則合金、Ｃｏ−Ｐｔ規則合金、Ｆｅ−Ｃｏ−Ｐｔ規則合金、Ｆｅ−Ｎｉ−Ｐｔ規則合金、Ｆｅ−Ｎｉ−Ｐｄ規則合金等が挙げられる。Ｌ１０型の結晶構造の材料を、垂直磁化膜にするには、その結晶配向性が（００１）面に優先配向させることが好ましい。
【００６７】
ＭＴＪ素子１の磁性層１０，１２の垂直磁気異方性は、磁性層が含む積層膜の界面の磁気異方性を利用して形成されてもよい。磁性層１０，１２の垂直磁気異方性が、界面磁気異方性によって形成された場合において、結晶軸の分散を抑制することができ、反転しきい値電流の増大を抑制できる。
【００６８】
界面磁気異方性を利用した垂直磁化膜には、例えば、人工格子がある。人工格子の一例として、磁性体のＣｏと非磁性体のＰｔ（又はＰｄ）とが交互に積層された構造が、挙げられる。人工格子内の各磁性体は、磁気異方性エネルギー密度の向上のため、０．３〜１．０ｎｍ程度の膜厚であることが好ましい。人工格子内の磁性膜の膜厚が薄くなると、スピンポンピング効果がより顕著になり、人工格子のダンピング定数が大きくなる。
【００６９】
垂直磁化型のＭＴＪ素子１は、磁気異方性エネルギー密度を大きくするために、面内磁化型のＭＴＪ素子のように、磁性層の膜厚を大きくしたり、ＭＴＪ素子のアスペクト比を大きくしたりしなくともよい。それゆえ、垂直磁化型のＭＴＪ素子１は、アスペクト比を小さくでき、微細化にも適している。
【００７０】
記憶層１０とトンネルバリア層１１との間、及び、参照層１２とトンネルバリア層１１との間に、界面層（図示せず）がそれぞれ設けられてもよい。界面層は、トンネルバリア層１１に接触する記憶層の領域又は参照層の領域を示す場合もある。界面層は、トンネルバリア層１１と磁性層１０，１２との格子不整合を緩和する。その結果として、磁性層１０，１２の結晶性が改善し、ＭＴＪ素子１の特性（例えば、ＭＲ比）が向上する。
【００７１】
本実施形態において、ＭＴＪ素子１は、シフト調整層１３を含む。シフト調整層１３は、参照層１２におけるトンネルバリア層１１が設けられた側に対して反対側に、設けられている。参照層１２は、トンネルバリア層１１とシフト調整層１３との間に挟まれている。
【００７２】
例えば、ＭＴＪ素子１がトップピン型の構造を有する場合、シフト調整層１３は、参照層１２上に積層される。
【００７３】
シフト調整層１３は、磁性層である。シフト調整層１３は、記憶層１０及び参照層１２と同様に、垂直磁化膜である。シフト調整層１３の磁化の向きは、固定状態であり、書き込み電流Ｉｗが供給されても、反転しない（不変である）ように、形成される。
【００７４】
シフト調整層１３と参照層１２との磁化配列は、例えば、互いに反対（磁化反平行状態）になっている。メモリセルＭＣのＭＴＪ素子１において、メモリの動作時に、シフト調整層１３は、参照層１２からの漏れ磁場（magnetostatic stray field）を実質的にゼロにする。これによって、メモリ動作時において、参照層１２からの漏れ磁場に起因した記憶層１０のシフト磁界を、低減する。
【００７５】
例えば、参照層１２の保磁力とシフト調整層１３の保磁力との大きさの制御や、参照層１２とシフト調整層１３との間の反強磁性結合によって、参照層１２の磁化の向きとシフト調整層１３の磁化の向きとが、互いに反対の向きに設定される。
【００７６】
記憶層１０のシフト磁界がゼロにならない場合、記憶層１０と参照層１２との磁化配列は、平行安定な“０”データ保持状態に固定されてしまう可能性がある。漏れ磁場に起因したシフト磁界がＭＴＪ素子１内に存在する場合、スピン注入によって“１”データに書き換えられたメモリセルの情報は、漏れ磁場によって直ちに“０”データに戻ってしまう可能性がある。そのため、本実施形態の磁気メモリのように、信頼性の高いメモリ動作のために、メモリセルＭＣ内のＭＴＪ素子１がシフト調整層１３を含み、メモリ動作時におけるＭＴＪ素子１内のシフト磁界が実質的にゼロにされる。これによって、メモリセルＭＣ内のＭＴＪ素子１は、メモリの動作時において、“１”データ保持状態（高抵抗状態、磁化反平行状態）及び“０”データ保持状態（低抵抗状態、磁化平行状態）の双方をとり得る。
【００７７】
例えば、中間層（スペーサー層ともよばれる）１９は、参照層１２とシフト調整層１３との間に設けられている。中間層１９は、参照層１２とシフト調整層１３との間の原子の拡散を抑制する。これによって、拡散した原子が、参照層１２及びシフト調整層１３のそれぞれに対して不純物となり、参照層１２及びシフト調整層１３の特性が劣化するのを抑制される。中間層１９には、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、又は、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）などの金属が用いられる。例えば、参照層１２とシフト調整層１３とが、反強磁性接合を形成する場合、中間層の材料に依存する場合がある。
【００７８】
下地層１８が、ＭＴＪ素子１に対して設けられてもよい。下地層１８は、記憶層１０におけるトンネルバリア層１１が設けられた側に対向した側に設けられている。記憶層１０は、下地層１８とトンネルバリア層１１との間に挟まれている。例えば、ＭＴＪ素子がトップピン型の構造を有する場合、記憶層１０は、下地層１８上に積層される。記憶層１０の磁化特性の向上のために、記憶層１０の材料に応じて、下地層１８に原子稠密面を有する材料が用いられることが好ましい。この場合、下地層１８には、白金（Ｐｔ）、Ｐｄ（パラジウム）、イリジウム（Ｉｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、金属窒化物などが用いられる。
【００７９】
図５及び図６は、本実施形態の磁気メモリのＭＴＪ素子１を含むセル２０（ＭＣ，ＸＣ）の断面構造を説明するための図である。図５は、セル２０内の選択トランジスタのチャネル長方向に沿う断面構造を示している。図６は、セル２０内の選択トランジスタのチャネル幅方向に沿う断面構造を示している。図５の（ａ）及び図６の（ａ）は、メモリセル２０（ＭＣ）の構造を示している。図５の（ｂ）及び図６の（ｂ）は、参照電位生成セル２０（ＸＣ）の構造を示している。
【００８０】
図５及び図６に示されるように、メモリセルＭＣ及び参照電位生成セルＸＣは、半導体基板７０のアクティブ領域ＡＡ内に形成される。アクティブ領域ＡＡは、半導体基板７０の素子分離領域に埋め込まれた絶縁膜７１によって、区画されている。図５において、１つのアクティブ領域ＡＡ内に１つのメモリセル（又は参照セル／レプリカセル）２０が設けられた例が示されている。しかし、２つのメモリセル（又は参照セル／レプリカセル）が、１つのソース／ドレイン拡散層６３及びコンタクトプラグを共有するように、２つのセルが１つのアクティブ領域ＡＡ内に設けられてもよい。これによって、実効的なセル２０のサイズが縮小される。
【００８１】
メモリセルＭＣ及び参照電位生成セルＸＣ内において、選択トランジスタ２は、アクティブ領域ＡＡ上に設けられている。
【００８２】
選択トランジスタ２の２つのソース／ドレイン拡散層６３，６４は、アクティブ領域ＡＡ（半導体基板７０）内に、設けられている。２つのソース／ドレイン拡散層６３，６４間のアクティブ領域ＡＡ表面上には、ゲート絶縁膜６１が設けられている。ゲート電極６２は、ゲート絶縁膜６１上に設けられている。ゲート電極６２は、ロウ方向に延在し、ワード線ＷＬとして用いられる。
【００８３】
選択トランジスタ２のソース／ドレイン拡散層６３は、コンタクトプラグ７２Ａを介して配線７５に接続される。配線７５は、ビット線ｂＢＬ、又は、ビット線ｂＢＬに接続される中間配線層である。以下では、配線７５のことを、ビット線ｂＢＬとよぶ。
【００８４】
選択トランジスタ２のソース／ドレイン拡散層６４は、コンタクトプラグ７２Ｂを介して、ＭＴＪ素子１Ａ，１Ｘに接続されている。
【００８５】
選択トランジスタ２は、メモリセルＭＣと参照電位生成セルＸＣとで、実質的に同じ構造を有する。
【００８６】
図５及び図６において、選択トランジスタ２は、プレーナ構造の電界効果トランジスタが示されているが、電界効果トランジスタの構造は、これに限定されない。例えば、ＲＣＡＴ（Recess Channel Array Transistor）やＦｉｎＦＥＴなどのように、３次元構造の電界効果トランジスタが、選択トランジスタとして用いられてもよい。
【００８７】
ＭＴＪ素子１Ａ，１Ｘは、選択トランジスタ２を覆う半導体基板７０上の第１の層間絶縁膜７９Ａ上に、設けられている。ＭＴＪ素子１Ａ，１Ｘは、第２の層間絶縁膜７９Ｂに覆われている。尚、図５及び図６において、ＭＴＪ素子１Ａ，１Ｘは、プラグ７２Ｂ直上に設けられているが、中間配線層を用いて、コンタクトプラグ７２Ｂ直上からずれた位置（例えば、選択トランジスタのゲート電極上方）に配置されてもよい。
【００８８】
例えば、図５及び図６に示されているように、ＭＴＪ素子１Ａ，１Ｘは、トップピン型の構造、より具体的には、参照層１２がトンネルバリア層１１を挟んで記憶層１０上に積層された構造を有している。
【００８９】
例えば、下部電極１８は、ＭＴＪ素子１Ａ，１Ｘが含む磁性層１０の結晶性を改善するための下地層としての機能を有してもよい。この場合、下部電極１８は、下部電極１８に接触する磁性層１０に対して格子不整合の小さい材料が用いられることが好ましい。また、上部電極４１，４２は、ＭＴＪ素子１Ａ，１Ｘを所定の形状に加工するためのハードマスク層４２及びキャップ層４１として用いられてもよい。
【００９０】
メモリセルＭＣのＭＴＪ素子１Ａの上端は、上部電極４１，４２を介してビット線７６（ＢＬ）に接続される。また、ＭＴＪ素子１Ａ，１Ｘの下端は、下部電極１８、コンタクトプラグ７２Ｂを介して、選択トランジスタ２のソース／ドレイン拡散層６４に接続される。ＭＴＪ素子１Ａ，１Ｘの上部とビット線ＢＬとの間には、バリアメタル４５が設けられている。バリアメタル４５には、例えば、窒化チタン（ＴｉＮ）等の導電性化合物が用いられる。
【００９１】
例えば、各セル２０に接続される２本のビット線ＢＬ，ｂＢＬは、異なる配線レベル（基板表面を基準とした高さ）に設けられている。ＭＴＪ素子１Ａ，１Ｘの上部に接続されるビット線ＢＬのことを、上部ビット線ＢＬとよぶ。選択トランジスタ２を介してＭＴＪ素子１Ａ，１Ｘの下部に接続されるビット線ｂＢＬのことを、下部ビット線ｂＢＬとよぶ。
【００９２】
本実施形態の磁気メモリにおいて、参照セル／レプリカセル（参照電位生成セル又は固定セル）に用いられるＭＴＪ素子１Ｘは、メモリセルＭＣに用いられるＭＴＪ素子１Ａと構造が異なる。
【００９３】
図５及び図６に示されるように、参照セル／レプリカセルのような参照電位生成セルのＭＴＪ素子１Ｘにおいて、シフト調整層１３Ｘの膜厚ｔ２が、他のセル（例えば、メモリセル）のＭＴＪ素子１Ａのシフト調整層１３の膜厚ｔ１と異なっている。
【００９４】
ＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚ｔ２は、ＭＴＪ素子１Ａのシフト調整層１３Ａの膜厚ｔ１より薄くされている。この場合において、ＭＴＪ素子１Ｘのシフト調整層１３Ｘの磁化の大きさは、ＭＴＪ素子１Ａのシフト調整層１３の磁化の大きさより小さくなる。その結果として、メモリの動作時に、メモリセル内のＭＴＪ素子１Ａは、シフト調整層１３によって参照層１２の漏れ磁場をキャンセルできるのに対して、参照電位生成セルＸＣのＭＴＪ素子１Ｘは、シフト調整層１３Ｘが薄くなることによって、参照層１２の漏れ磁場をキャンセルできなくなる。
【００９５】
すなわち、シフト調整層１３Ｘの膜厚ｔ２が薄くされたＭＴＪ素子１Ｘにおいて、シフト調整層１３Ｘによる参照層１２の漏れ磁場のキャンセルが、不足する。その結果として、そのＭＴＪ素子１Ｘにおいて、参照層１２からの漏れ磁界が、シフト調整層１３Ｘからの漏れ磁場よりも、記憶層１０の磁化に強く作用する。
【００９６】
それゆえ、シフト調整層１３Ｘの膜厚ｔ２が薄いＭＴＪ素子１Ｘは、記憶層１０の磁化が参照層１２の磁化と同じ向きに向いた場合、記憶層１０の磁化が参照層１２の磁化と反対の向きに向いた場合に比較して、エネルギー的に安定になる。シフト調整層１３Ｘの膜厚ｔ２が他のＭＴＪ素子１Ａのシフト調整層１３の膜厚ｔ１より薄いＭＴＪ素子１Ｘは、“０”データ保持状態（磁化平行状態又は低抵抗状態）が、安定状態となる。
【００９７】
これによって、シフト調整層１３Ｘの膜厚ｔ２が薄いＭＴＪ素子１Ｘは、実装工程（例えば、半田リフロー工程）において熱が印加されたとしても、参照層１２からの漏れ磁場（シフト磁界）が記憶層１０に印加されているため、熱擾乱に起因した記憶層１０の磁化の反転が、生じにくくなる。例えば、シフト調整層１３Ｘの膜厚ｔ２が薄くされたＭＴＪ素子１Ｘを含むセルは、実装工程前（又はチップの出荷前）に、磁気メモリの読み出し方式に応じて“０”データ保持状態（磁化平行状態又は低抵抗状態）に設定された参照電位生成セルＸＣである。
【００９８】
参照電位生成セルＸＣ内のＭＴＪ素子１Ｘにおいて、ＭＴＪ素子１Ｘのシフト調整層１３Ｘが、バリアメタル４５又はビット線ＢＬとしての配線層７６Ｘに直接接触する。参照電位生成セルＸＣ内のＭＴＪ素子１Ｘは、上部電極（キャップ層及びハードマスク層）を介さずに、ビット線ＢＬに接続される。尚、ＭＴＪ素子１Ｘのシフト調整層１３Ｘが除去され、ＭＴＪ素子１Ｘの中間層１９が、バリアメタル４５又はビット線７６Ｘに接触する構造でもよい。また、ＭＴＪ素子１Ｘの参照層１２が、バリアメタル４５又はビット線７６Ｘに接触する構造でもよい。
【００９９】
メモリセルＭＣ内のＭＴＪ素子１Ａにおいて、ＭＴＪ素子１Ａの上部電極（ハードマスク層）４２が、バリアメタル４５又はビット線ＢＬに接触する。例えば、ＭＴＪ素子１Ａの上部電極（ハードマスク層）４２の上面及び側面が、バリアメタル４５又はビット線ＢＬに覆われる。
【０１００】
例えば、ＭＴＪ素子１Ａ，１Ｘのシフト調整層１３Ａ，１３Ｘの膜厚ｔ１，ｔ２が異なるセル２０間において、ＭＴＪ素子１Ａ，１Ｘの上部に接続されるビット線ＢＬの膜厚ｔａ，ｔｘが、セル２０間で異なる。例えば、参照電位生成セルＸのＭＴＪＣ素子１Ｘに接続される上部ビット線ＢＬとしての導電層７６Ｘの膜厚ｔｘは、メモリセルＭＣのＭＴＪ素子１Ａに接続される上部ビット線ＢＬとしての導電層７６の膜厚ｔａよりも厚い。但し、ＭＴＪ素子１Ｘに接続される導電層７６Ｘの材料は、ＭＴＪ素子１Ａに接続される導電層７６の材料と同じ材料である。例えば、参照電位生成セル領域３１Ｂ内に設けられた上部ビット線ＢＬは、テーパー状の断面形状を有している。
【０１０１】
本実施形態の磁気メモリは、チップ（パッケージ装置）と実装基板とを接続するための実装工程において、例えば、半田リフロー工程のような高温なプロセス温度Ｔｊが印加される。実装工程においてチップに印加される比較的高い温度領域の温度Ｔｊのことを、実装温度Ｔｊとよぶ。例えば、実装温度Ｔｊは、１６０℃以上３２０℃以下の温度領域内に設定される。
【０１０２】
実装温度Ｔｊの条件下の磁気メモリが含む参照電位生成セル（参照セル／レプリカセル）において、熱（熱擾乱）に起因する記憶層１０の磁化反転が、参照層（又はシフト調整層）からの漏れ磁場（シフト磁界）を用いて抑制されるには、記憶層１０の熱安定性指標ΔＥ／（ｋＢＴ）が、実装温度Ｔｊにおいて、（式１）を満たすように、本実施形態の磁気メモリのＭＴＪ素子における記憶層の磁気パラメータが設定されることが好ましい。
【数１】
2013069865.tif 000003
【０１０３】
（式１）において、“ΔＥ／（ｋＢＴｊ）”は、実装温度Ｔｊにおける記憶層の熱安定性指標を示している。“ΔＥ”は記憶層の磁化反転エネルギーバリアの大きさを示し、“ｋＢ”はボルツマン定数を示している。“Ｈｅｘｔ”は漏れ磁場（シフト磁界、外部磁界）を示し、“Ｈｋｅｆｆ”は、有効異方性磁界を示している。尚、本実施形態において、“ΔＥ／（ｋＢＴｊ）”のことを、実装温度Ｔｊにおける磁化反転エネルギーバリアとよぶこともある。
【０１０４】
（式１）は、以下の条件を想定している。  
１Ｇｂｉｔの記憶容量の磁気メモリ（例えば、ＭＲＡＭ）において、パリティビットを含めた参照電位生成セル（例えば、参照セル）の総数は、７２ｋｂｉｔと仮定される。実装工程（例えば、半田リフロー工程）で、１チップにおいて１ｂｉｔでも参照電位生成セル内のＭＴＪ素子に意図しない磁化反転が生じたら、そのチップは不良チップとする。市場における１００ｐｐｍの初期不良、すなわち、不良チップの確率は、１万個のチップにおいて１チップ以下にする。この場合、参照電位生成セルの磁化反転は、１ｂｉｔ／（７２ｋｂｉｔ×１００００ｃｈｉｐ）以下に抑制され、参照電位生成セルの磁化反転確率は、１．３６×１０−９である。  
チップ内における記憶層の磁化反転エネルギーバリアΔＥのばらつきが、７．２％であると仮定すると、漏れ磁場が存在し、且つ、実装温度Ｔｊの条件下において（式１）に示される実装温度における磁化反転エネルギーバリアΔＥ／（ｋＢＴｊ）の関係を満たすことが、動作の安定化のため好ましい。
【０１０５】
この記憶層の磁気パラメータの大きさは、参照セルの個数、磁化反転エネルギーバリアΔＥのばらつきに依存して、変化する。例えば、記憶層の磁化反転エネルギーバリアΔＥのばらつきが６%まで低減でき、参照セルの数が１８ｋｂまで削減できる場合、漏れ磁場の存在下、且つ、実装温度Ｔｊにおいて、（式１）の左辺の各パラメータから得られる値が４９．５より大きくなることが好ましい。尚、一般的なＭＲＡＭにおいて、記憶層の磁化反転エネルギーバリア（熱安定性指標）ΔＥ／（ｋＢＴ）の範囲は、４８〜５６程度である。
【０１０６】
尚、本実施形態では、実装温度Ｔｊとして、半田リフロー温度を用いる。半田リフロー温度を２６０℃に設定し、本実施形態におけるＭＴＪ素子１Ａの磁性層のパラメータについて説明する。但し、実装温度Ｔｊとしての半田リフロー温度は、１６０℃から３２０℃の範囲内であれば、どの値でもよい。
【０１０７】
例えば、実装温度Ｔｊは、加熱源から発せられる温度だけでなく、チップ又はパッケージ装置の表面温度、端子の接合部の温度も含む場合もある。
【０１０８】
本実施形態において、参照層１２の漏れ磁場がシフト調整層１３の漏れ磁場によって相殺され、記憶層１０に印加されるシフト磁界が実質的に相殺される状態のことを、シフトキャンセル状態とよぶ。尚、シフトキャンセル状態は、シフト磁界がほぼゼロの状態であって、シフトキャンセル状態時のシフト磁界の大きさは、１００Ｏｅ（絶対値）未満になっている。
【０１０９】
本実施形態において、参照層１２の漏れ磁場とシフト調整層１３の漏れ磁場とが相殺されずに、シフト調整層１３の漏れ磁場に起因するシフト磁界が、記憶層１０に印加される（記憶層内に発生する）状態のことを、過剰キャンセル状態とよぶ。これとは反対に、参照層１２の漏れ磁場とシフト調整層１３の漏れ磁場とが相殺されずに、参照層１２の漏れ磁場に起因するシフト磁界が、記憶層１０に印加される状態のことを、不足キャンセル状態とよぶ。尚、過剰キャンセル状態及び不足キャンセル状態において、シフト磁界の大きさは、例えば、１００Ｏｅ（絶対値）以上となっている。
【０１１０】
本実施形態の磁気メモリにおいて、あるデータ保持状態に設定されるセル（例えば、参照セル又はレプリカセル）ＸＣが含むＭＴＪ素子１Ｘのシフト調整層１３の膜厚ｔｘが、外部からのデータが書き込まれるメモリセルＭＣが含むＭＴＪ素子１Ａのシフト調整層１３の膜厚ｔ１と異なっている。例えば、“０”データ保持状態に設定される参照電位生成セルＸＸＣにおいて、そのセルＸＣ内のＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚ｔ２が、メモリセルＭＣ内のＭＴＪ素子１Ａのシフト調整層１３の膜厚ｔ１より薄い。
【０１１１】
これによって、実装工程時に、磁気メモリ１００が高温（例えば、１６０℃から３２０℃）下にさらされたとしても、薄いシフト調整層１３Ｘを有するＭＴＪ素子１Ｘは不足キャンセル状態であり、参照層１２からの漏れ磁場が記憶層１０の磁化に印加される。その結果として、“０”データ保持状態に設定されたＭＴＪ素子１Ｘにおいて、漏れ磁場に起因するシフト磁界によって、熱（実装温度Ｔｊ）に起因した記憶層１０の磁化の反転が、抑制される。それゆえ、本実施形態の磁気メモリは、実装工程の高温プロセス時に、実装工程前に設定されたデータ保持状態（例えば、“０”データ保持状態）を、安定に維持できる。
【０１１２】
したがって、本実施形態の磁気メモリによれば、製造工程時における熱に起因したメモリの動作不良を抑制できる。
【０１１３】
（ｂ）  製造方法  
図７乃至図１２を参照して、本実施形態の磁気メモリ（例えば、ＭＲＡＭ）の製造方法について説明する。尚、図７乃至図１２において、半導体基板を覆う層間絶縁膜上に形成される磁気抵抗効果素子のみを図示し、選択トランジスタなどの半導体基板上に形成される素子の図示は省略する。ここでは、図５及び図６も適宜用いる。
【０１１４】
図７乃至図１２は、本実施形態の磁気メモリ（例えば、ＭＲＡＭ）の製造方法の各工程を説明するための断面工程図である。図７乃至図１２において、メモリセルアレイのロウ方向に沿う断面工程図が、それぞれ示されている。
【０１１５】
例えば、図５及び図６に示されるように、半導体基板７０内に、例えば、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜７１が埋め込まれ、素子分離領域が形成される。メモリセル領域及び参照電位生成セルにおいて、この素子分離領域の形成によって、アクティブ領域ＡＡが、半導体基板７０内に区画される。
【０１１６】
半導体基板７０のアクティブ領域ＡＡ上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法及びフォトリソグラフィ及びＲＩＥ（Reactive Ion Etching）法を用いて、メモリセルＭＣ、参照セル及びレプリカセル内の選択トランジスタ２が形成される。また、半導体基板上に、ロウ／カラム制御回路、書き込み回路、読み出し回路及び周辺回路の各素子が、形成される。
【０１１７】
多層配線技術によって、層間絶縁膜７９Ａが、半導体基板７０上に堆積され、層間絶縁膜内に、コンタクトプラグ７２Ａが形成される。配線（例えば、下層のビット線）又は中間配線層としての金属膜が、層間絶縁膜７９Ａ及びコンタクトプラグ７２Ｂ上に形成される。
【０１１８】
そして、図７に示されるように、所定の配線レベル内において、本実施形態の磁気メモリに用いられる磁気抵抗効果素子（ＭＴＪ素子）の構成部材が、形成される。層間絶縁膜７９Ａ上及びプラグ７２Ｂ上の導電層上に、第１の磁性層、非磁性層、第２の磁性層、中間層及び第３の磁性層が、順次堆積される。これによって、半導体基板を覆う層間絶縁膜７９Ａ上に、磁気抵抗効果素子の構成部材を含む積層体が形成される。さらに、第３の磁性層上に、キャップ層（導電体）４１及びハードマスク（導電体）４２が、堆積される。
【０１１９】
そして、ハードマスク上に、レジスト（図示せず）が塗布され、フォトリソグラフィによって、レジストが所定の形状にパターニングされる。これによって、所定の形状のレジストマスク（図示せず）が、ハードマスク上に形成される。そして、パターニングされたレジストマスクをマスクに用いて、ハードマスク、キャップ層、第３の磁性層、第２の磁性層、非磁性層、第１の磁性層及び導電層の順に、各部材が、ＲＩＥ法又はイオンミリングによって、加工される。
【０１２０】
これによって、図７に示されるように、磁気抵抗効果素子（ＭＴＪ素子）１Ａが、コンタクトプラグに接続されるように、半導体基板上の選択トランジスタ（図示せず）を覆う層間絶縁膜７９Ａ上に、形成される。
【０１２１】
例えば、ＭＴＪ素子１Ａが、トップピン型の素子である場合、半導体基板側から順に、下部電極（下地層）１８、記憶層１０、非磁性層（トンネルバリア層）１１、参照層１２、中間層１９及びシフト調整層１３の順序に積層されている。シフト調整層１３上に、キャップ層４１及びハードマスク層４２が設けられている。例えば、基板表面に対して水平方向におけるＭＴＪ素子の直径が３０ｎｍから４０ｎｍ程度となるように、ＭＴＪ素子１Ａが形成される。
【０１２２】
メモリセル領域（第１のセル領域）３１Ａ及び参照電位生成セル領域３１Ｂにおいて、ＭＴＪ素子１Ａ及びその構成部材が同時に形成されている。それゆえ、メモリセル領域３１Ａ内及び参照電位生成セル領域３１Ｂ内のＭＴＪ素子１Ａは同じ材料を含み、ＭＴＪ素子１Ａが含む複数の層の膜厚は、メモリセル領域３１Ａ内及び参照電位生成セル領域３１Ｂ間でそれぞれ同じである。それゆえ、メモリセル領域３１Ａ内及び参照電位生成セル領域３１Ｂ内において、ＭＴＪ素子１Ａのシフト調整層１３の膜厚は、同じ膜厚ｔ１である。
【０１２３】
ＭＴＪ素子１Ａが形成された後、層間絶縁膜７９Ｘが、ＭＴＪ素子１Ａを覆うように、例えば、ＣＶＤ法によって下層の層間絶縁膜７９Ａ上に堆積される。
【０１２４】
図８に示されるように、メモリセル領域３１Ａ及び参照電位生成セル領域３１Ｂにおいて、ＭＴＪ素子１Ａを覆う層間絶縁膜７９Ｂの上面がエッチングされ、ＭＴＪ素子１Ａの上部電極（ハードマスク）４２の上部が露出される。例えば、ＭＴＪ素子１Ａの上部電極（ハードマスク）４２の上面及び側面が、露出する。
【０１２５】
層間絶縁膜７９Ｂ及びＭＴＪ素子１Ａの上部電極４２上にレジストが塗布される。レジストは、フォトリソグラフィ及びエッチングによって、パターニングされる。パターニングによって、メモリセル領域３１Ａ内のＭＴＪ素子１Ａの上部を覆うように、レジストマスク８０が、メモリセル領域３１Ａ内に形成される。
【０１２６】
参照電位生成セル領域３１Ｂ内において、開口部がレジストマスク８０内に形成され、参照電位生成セル領域３１Ｂ内のＭＴＪ素子１Ａの上部電極４２は、露出する。
【０１２７】
図９に示されるように、レジストマスク８０がメモリセル領域３１Ａを覆っている状態で、参照電位生成セル領域３１Ｂ内のＭＴＪ素子の構成部材に対して、エッチング（例えば、イオンミリング）が施される。
【０１２８】
イオンミリングによって、参照電位生成セル領域３１Ｂ内のＭＴＪ素子１Ｘの上部電極、キャップ層が選択的に除去される。さらに、ＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚ｔ２が、イオンミリングによって、メモリセル領域３１Ａ内のＭＴＪ素子１Ａのシフト調整層１３の膜厚ｔ１より薄くされる。参照電位生成セル領域３１Ｂ内において、ＭＴＪ素子１Ｘのシフト調整層１３Ｘの上面が露出する。
【０１２９】
例えば、ＭＴＪ素子１Ａ，１Ｘを覆う層間絶縁膜７９Ｂも、ＭＴＪ素子１Ｘの構成部材と同様に、エッチングされ、半導体基板側へ後退する。それゆえ、参照電位生成セル領域３１Ｂ内のＭＴＪ素子１Ｘを覆う層間絶縁膜７９Ｂの上面は、メモリセル領域３１Ａ内のＭＴＪ素子１Ａを覆う層間絶縁膜７９Ｂの上面より、半導体基板表面に対して垂直方向において半導体基板側に位置している。
【０１３０】
このように、参照電位生成セル領域３１Ｂ内の所定のセルにおいて、ＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚ｔ２が、メモリセル領域３１Ａ内のＭＴＪ素子１Ａが含んでいるシフト調整層１３の膜厚ｔ１よりも、選択的に薄くされる。ＭＴＪ素子１Ｘのシフト調整層１３Ｘの磁化の大きさが、ＭＴＪ素子１Ａのシフト調整層１３の磁化の大きさよりも小さくなる。その結果として、膜厚が薄くされたシフト調整層を含むＭＴＪ素子１Ｘは、漏れ磁場がキャンセルされず、不足キャンセル状態となる。メモリセルＭＣのＭＴＪ素子１Ａは、シフトキャンセル状態となっている。
【０１３１】
尚、参照電位生成セル領域３１Ｂ内のＭＴＪ素子１Ｘのシフト調整層１３Ｘが、除去され、中間層１９の上面が露出されてもよい。
【０１３２】
図１０に示されるように、メモリセル領域３１Ａを覆うレジストマスクが除去された後、バリアメタルとしての導電体４５Ｚが、層間絶縁膜７９Ｂ、メモリセル領域３１Ａ内のＭＴＪ素子１Ａの上部電極４２上、参照電位生成セル領域３１Ｂ内のＭＴＪ素子１Ｘのシフト調整層１３Ｘ上に、例えば、スパッタ法又はＣＶＤ法によって、堆積される。参照電位生成セル領域３１Ｂ内において、バリアメタル４５Ｚは、シフト調整層１３Ｘに直接接触する。バリアメタル４５Ｚは、シフト調整層１３Ｘの上面を覆う。尚、参照電位生成セル領域３１Ｂ内のシフト調整層１３Ｘが、除去される場合、バリアメタル４５Ｚは、中間層１９又は参照層１２の上面に接触する。メモリセル領域３１Ａ内において、バリアメタル４５Ｚは、上部電極（ハードマスク層）４２に接触し、上部電極４２の上面及び側面を覆う。
【０１３３】
配線（ビット線）としての導電体７６Ｚが、バリアメタル４５Ｚ上に、例えば、スパッタ法によって、堆積される。
【０１３４】
参照電位生成セル領域３１Ｂ内のＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚を薄くするためのエッチングに起因して、下地となる層間絶縁膜７９Ｂに段差が生じる。そのため、層間絶縁膜７９Ｂ上に堆積される導電体４５Ｚ，７６Ｚの上面に、段差が生じる。配線を形成するための導電体７６Ｚの膜厚は、メモリセル領域３１Ａと参照電位生成セル領域３１Ｂとの境界において層間絶縁膜７９Ｂに生じる段差を解消するために、その段差の大きさ（溝の深さ）より、大きいことが好ましい。バリアメタルとしての導電体４５Ｚの膜厚が、層間絶縁膜７９Ｂの段差の大きさより大きくてもよい。
【０１３５】
尚、参照電位生成セル領域３１Ｂ内のＭＴＪ素子１Ｘのシフト調整層１３Ｘが除去される場合、バリアメタル４５Ｚが、中間層１９上に堆積される。
【０１３６】
図１１に示されるように、導電層の上面に対してＣＭＰ（Chemical Mechanical Polishing）処理が施され、導電層７６Ｙの上面が平坦にされる。
【０１３７】
これによって、メモリセル領域３１Ａと参照電位生成セル領域３１Ｂとにおいて、導電体７６Ｙの上面の位置（高さ）が、一致し、層間絶縁膜４８の上方に、平坦な面を有する導電体７６Ｙが形成される。メモリセル領域３１Ａと参照電位生成セル領域３１Ｂとの境界に生じる段差が、解消する。
【０１３８】
図１２に示されるように、フォトリソグラフィ及びエッチングによって、メモリセル領域３１Ａ及び参照電位生成セル領域３１Ｂ内において、ＭＴＪ素子１Ａ，１Ｘ上の導電層が所定の形状に加工される。これによって、ＭＴＪ素子１Ａ，１Ｘの上部に接続されるビット線ＢＬが、形成される。
【０１３９】
上述のように、層間絶縁膜７９Ｂの段差が解消されるように、ビット線７６，７６Ｘを形成するための導電体が、メモリセル領域３１Ａ及び参照電位生成セル領域３１Ｂ内に形成される。そのため、参照電位生成セル領域３１Ｂ内のＭＴＪ素子１Ｘに接続されるビット線７６Ｘの膜厚ｔｘは、メモリセル領域３１Ａ内のＭＴＪ素子１Ａに接続されるビット線７６の膜厚よりｔａよりも厚い。例えば、参照電位生成セル領域３１Ｂ内の上部ビット線７６Ｘの断面形状は、テーパー状になっている。尚、メモリセル領域３１Ａ内の上部ビット線７６の断面形状が、テーパー状になっていてもよい。
【０１４０】
この後、図５及び図６に示されるように、多層配線技術により、層間絶縁膜７９Ｃ、ビアプラグ、ビット線より上層の配線が形成される。以上の製造工程によって、本実施形態の磁気メモリが、形成される。
【０１４１】
例えば、図１に示されるように、形成された磁気メモリ１００のチップは、外部端子としての半田ボール（または半田バンプ）２９０に電気的に接続されるように、絶縁樹脂２１０内に封止される。これによって、本実施形態の磁気メモリ１００を含むパッケージ装置２００が形成される。例えば、パッケージ装置２００内に封止される前又は封止された後において、参照電位生成ＸＣ内のＭＴＪ素子のデータ保持状態（磁化配列状態、抵抗状態）は、磁気メモリに用いられる読み出し方式に応じて、“１”データ保持状態又は“０”データ保持状態に、設定される。
【０１４２】
図１に示されるように、本実施形態の磁気メモリを含むパッケージ装置２００は、実装メーカー又はユーザーによる実装工程によって、実装基板４００上に搭載される。この時、半田リフロー工程において、半田の溶融温度に対応した熱が、加熱源からパッケージ装置２００の表面や半田接合部に与えられる。このように、実装工程時において、パッケージ装置２００は、１６０℃から３２０℃程度の温度範囲、例えば、２６０度の温度条件下にさらされる。
【０１４３】
以上の製造工程によって、参照電位生成セル内のＭＴＪ素子１Ｘが含むシフト調整層１３Ｘの膜厚ｔ２が、メモリセル内のＭＴＪ素子１Ａが含むシフト調整層１３の膜厚ｔ１と異なる磁気メモリ１００のチップが形成される。ここでは、ＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚ｔ２が、ＭＴＪ素子１Ａのシフト調整層１３の膜厚ｔ１より薄い。例えば、膜厚が薄くされたシフト調整層１３Ｘを含むＭＴＪ素子１Ｘには、“０”データが書き込まれる。
【０１４４】
“０”データ保持状態に設定されたＭＴＪ素子１Ｘは、実装工程の高温プロセス（例えば、半田リフロー工程）において、ＭＴＪ素子１Ｘ内の漏れ磁場は、不足キャンセル状態になっている。それゆえ、そのＭＴＪ素子１Ｘにおいて、参照層１２の漏れ磁場が、記憶層１０の磁化に作用し、参照層１２の磁化の向きと同じ向きのシフト磁界が、記憶層１０の磁化に印加される。その結果として、実装工程の高温プロセス時に、シフト磁界によって、記憶層１０の磁化が固定され、熱に起因する記憶層１０の磁化の反転が、抑制される。したがって、実装工程時の高温プロセスにおいて、膜厚が薄くされたシフト調整層１３Ｘを含むＭＴＪ素子１Ｘは、“０”データ保持状態を、安定に維持できる。
【０１４５】
したがって、本実施形態の磁気メモリの製造方法によれば、製造工程時における熱に起因した動作不良を抑制できる磁気メモリを、提供できる。
【０１４６】
（ｃ）  まとめ  
本実施形態の磁気メモリは、メモリセル及び参照セル／レプリカセル（参照電位生成セル、固定セル）を含む。そして、参照電位生成セルの所定のセルＸＣのＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚ｔ２は、メモリセルＭＣのＭＴＪ素子１Ａのシフト調整層１３の膜厚ｔ１とは異なる。
【０１４７】
実装工程において、本実施形態の磁気メモリ及びＭＴＪ素子を含むチップ１００が実装基板４００に接続される際に用いられるプロセス温度（以下、実装温度とよぶ）Ｔｊ、例えば、半田リフロー工程に用いられる温度（以下、半田リフロー温度とよぶ）の条件下に、本実施形態の磁気メモリが含むＭＴＪ素子１Ａがさらされる場合がある。
【０１４８】
例えば、磁気メモリの実装工程において、磁気メモリ（パッケージ装置）と基板との半田接合部において２３０℃の熱が１０秒程度、印加され、パッケージ表面において２６０℃の熱が、５０秒程度印加されることが想定される。
【０１４９】
磁気メモリが実装される前にプログラムが書き込まれるメモリ（例えば、ＲＯＭ）に用いられるメモリセルや、データの判別のための参照セル及びレプリカセルなどの参照電位生成セルは、実装温度Ｔｊにおいて、記憶層及び参照層の磁化が熱擾乱によって反転しないことが好ましい。
【０１５０】
磁性層の磁化反転エネルギーバリアの大きさは、熱擾乱による磁化反転に関係する。実装温度Ｔｊにおいて、磁化反転による不良率が、製品仕様の許容範囲内まで低減されるには、記憶層の磁化反転エネルギーバリアが、一定値以上の大きさに設定される。実装温度Ｔｊとして半田リフロー工程の温度（例えば、２６０℃）が仮定され、製品の仕様を満たすように、記憶層の各パラメータが設計された場合、メモリの動作保証温度（例えば、８５℃以下）において、その記憶層の磁化反転エネルギーバリアは、非常に大きな値となる。この一方、データ書き込みにスピン注入磁化反転方式が用いられた磁気メモリにおいて、記憶層の磁化反転エネルギーバリアは、磁化反転電流としての書き込み電流の大きさと相関関係を有する。スピン注入磁化反転の低消費電力化のために、記憶層の磁化反転エネルギーバリアは小さい値であることが好ましい。そのため、一般的な磁気抵抗効果素子を用いた磁気メモリは、動作保証温度における磁化反転電流の低減と実装温度Ｔｊにおける記憶層の磁化反転の防止とを両立するのは、困難な場合がある。
【０１５１】
参照セル及びレプリカセルは、メモリ動作中に外部からのデータを書き込む必要が無い。そのため、メモリ動作時における参照セル及びレプリカセルのＭＴＪ素子の磁化反転電流（反転しきい値）を考慮せずに、参照セル及びレプリカセルのＭＴＪ素子の記憶層のパラメータをメモリセルのＭＴＪ素子の記憶層とは別途に設計し、参照セル及びレプリカセルにおける熱擾乱に対する耐性を確保する場合がある。しかし、この場合において、参照セル及びレプリカセルのＭＴＪ素子の記憶層が、メモリセルのＭＴＪ素子の記憶層とは独立に設計されるため、チップの製造コストが増大してしまう。
【０１５２】
本実施形態の磁気メモリにおいて、所定のセルＸＣのＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚ｔ２が、ＭＴＪ素子１Ａのシフト調整層１３の膜厚ｔ１より薄くされている。他のＭＴＪ素子１Ａのシフト調整層１３より薄い膜厚ｔ２のシフト調整層１３Ｘを有するＭＴＪ素子１Ｘを含むセル２０（ＸＣ）は、メモリの動作時に“０”データ保持状態を維持すべき参照セル又はレプリカセルである。
【０１５３】
参照電位生成セルＸＣのＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚が薄くされることによって、ＭＴＪ素子１Ｘの参照層１２の漏れ磁場は、シフト調整１３の磁場によってキャンセルされずに、ＭＴＪ素子１Ｘの記憶層１０に印加される。
【０１５４】
本実施形態の磁気メモリのメモリセル内のＭＴＪ素子（メモリＭＴＪ素子）において、メモリ動作温度下では、参照層１２の漏れ磁場とシフト調整層１３の漏れ磁場とは、互いに相殺される。それゆえ、メモリの動作温度条件下において、参照層１２又はシフト調整層１３に起因する漏れ磁場（シフト磁界）は、記憶層１０に印加されない。それゆえ、メモリ動作時、メモリＭＴＪ素子１Ａは、シフト磁界の影響無しに、“１”又は“０”データを記憶できる。
【０１５５】
本実施形態の磁気メモリの参照電位生成セル内のシフト調整層が薄くされたＭＴＪ素子１Ｘにおいて、参照層１２の漏れ磁場がシフト磁界として、記憶層１０に印加される。そして、実装工程時の漏れ磁場の向きと実装工程前の記憶層１０の磁化の向きとが同じＭＴＪ素子１Ａにおいて、記憶層１０に印加されたシフト磁界によって、記憶層１０の磁化の向きは、安定に維持される。参照層１２の漏れ磁場と同じ向きのシフト磁界が記憶層１０の磁化に作用する場合、ＭＴＪ素子１Ｘの“０”データ保持状態が、安定に維持される。
【０１５６】
このように、実装温度Ｔｊ条件下おいて、参照層１２の漏れ磁場又はシフト調整層１３の漏れ磁場が記憶層１０の磁化に影響を及ぼす結果として、実装温度Ｔｊに対する記憶層１０の熱耐性（熱安定性）が確保され、記憶層１０の磁化反転が抑制される。
【０１５７】
尚、シフト磁界によって、参照電位生成セルＸＣ内のＭＴＪ素子に所定のデータが書きにくくなったとしても、参照電位生成セルＸＣにデータを書き込むのは、チップの製造工程時であるため、メモリ動作時に、薄いシフト調整層に起因したシフト磁界が磁気メモリの動作に悪影響を及ぼすことはない。
【０１５８】
以上のように、本実施形態の磁気メモリ及び磁気メモリが含む磁気抵抗効果素子（ＭＴＪ素子）は、実装工程の高温プロセスにおいて、所定のデータの保持すべきＭＴＪ素子の磁化が、熱の印加に起因して反転するのを、抑制できる。したがって、本実施形態の磁気メモリの動作不良を、抑制できる。また、本実施形態の磁気メモリによれば、参照電位生成セルのデータ保持状態の不良に起因した動作不良及び不良チップの発生を低減できる。
【０１５９】
本実施形態の磁気メモリは、実装工程における熱に起因したＭＴＪ素子の意図しない磁化反転を抑制するために、記憶層の磁化反転エネルギーバリアを大きくせずともよく、それに伴って、記憶層に供給する磁化反転電流を大きくしなくともよい。それゆえ、本実施形態の磁気メモリ及びそれが含むＭＴＪ素子によれば、消費電力が低く、且つ、記憶密度の高いメモリを形成できる。
【０１６０】
本実施形態の磁気メモリは、シフト調整層を選択的にエッチングすればよく、参照電位生成セルに用いられるＭＴＪ素子とメモリセルに用いられるＭＴＪ素子とを、それぞれ異なる製造工程で、作り分けなくともよい。本実施形態の磁気メモリ及び磁気メモリのＭＴＪ素子は、メモリセルと参照電位生成セルとを、同じ材料を用いて形成できる。また、本実施形態の磁気メモリは、実装メーカーやユーザーが、参照電位生成セルのデータ保持状態をチェックする負担及びデータを訂正する負担を軽減できる。本実施形態の磁気メモリは、参照電位生成セルのデータ保持状態をチップの実装後にチェックする回路及びデータ保持状態を書き換える回路を、チップ上に形成せずともよい。それゆえ、本実施形態の磁気メモリによれば、磁気メモリの製造の効率化を図れ、プロセスコストの増大を抑制できる。
【０１６１】
（２）  第２の実施形態  
図１３乃至図１４を参照して、第２の実施形態の磁気メモリ及び磁気メモリが含む磁気抵抗効果素子について、説明する。尚、本実施形態において、第１の実施形態の磁気メモリ及び磁気抵抗効果素子と実質的に同じ構成要素及び機能に関しては、必要に応じて、説明する。
【０１６２】
図１３は、本実施形態の磁気メモリ（ＭＲＡＭ）及び磁気抵抗効果素子（ＭＴＪ素子）の断面構造を示している。尚、図１３において、セル２０内のＭＴＪ素子１Ａ，１Ｙ，１Ｘのみを図示し、セル２０内の選択トランジスタの図示は省略する。
【０１６３】
磁気メモリ（ＭＲＡＭ）のデータ読み出し時の参照電位の生成方法として、以下の生成方法がある。センスアンプ３７に入力される参照信号（電位又は電流）の生成方式として、例えば、以下の３つの方式がある。
【０１６４】
第１の方式として、高抵抗状態（磁化反平行状態、“１”データ保持状態）の参照セルと低抵抗状態（磁化平行状態、“０”データ保持状態）の参照セルとによって、合成抵抗を形成する。これによって、“１”データ保持状態の抵抗値と“０”データ保持状態の抵抗値との中間の抵抗値（以下、中間抵抗とよぶ）が、形成される。この中間抵抗を形成する参照セルに、電流（又は電圧）を与えて、データ読み出しのための参照信号が生成される。この参照信号の生成方式において、数十ｋｂｉｔの参照セルがチップ内に設けられる。
【０１６５】
第２の方式として、磁化反平行状態から磁化平行状態にＭＴ素子の記憶層を磁化反転させる方向に流れる読み出し電流（記憶層から参照層へ流れる電流）を用いて、データを読み出す場合、“０”データ保持状態の参照セルが、用いられる。そして、参照セルが接続されたビット線の電位が、１つの“０”データ保持状態のレプリカセルと１つの“１”データ保持状態のレプリカセルとを用いて、生成される。この参照信号の生成方式において、数十ｋｂｉｔの“０”データ保持状態の参照セルがチップ内に設けられる。また、数十ｂｉｔの“０”データ保持状態及び“１”データ保持状態のレプリカセルがチップ内にそれぞれ設けられる。
【０１６６】
第３の方式として、磁化平行状態から磁化反平行状態にＭＴＪ素子の記憶層を磁化反転させる方向に流れる読み出し電流（参照層から記憶層へ流れる電流）を用いて、データを読み出す場合、“１”データ保持状態の参照セルが、用いられる。そして、参照セルが接続されたビット線の電位が、１つの“０”データ保持状態のレプリカセルと１つの“１”データ保持状態のレプリカセルとを用いて、生成される。この参照信号の生成方式において、数十ｋｂｉｔの“１”データ保持状態の参照セルがチップ内に設けられる。また、数十ｂｉｔの“０”データ保持状態及び“１”データ保持状態のレプリカセルがチップ内にそれぞれ設けられる。
【０１６７】
第２及び第３の方式のように、レプリカセルを用いてデータ読み出しのための参照信号が生成されるのは、読み出し電流による参照セルの読み出しディスターブ（参照セルの磁化の反転）を抑制するためである。
【０１６８】
このように、磁気メモリのデータ読み出し方式に応じて、“０”データ保持状態の参照セル（又はレプリカセル）及び“１”データ保持状態の参照セル（又はレプリカ）の両方が、共通のチップ内に設けられる場合がある。
【０１６９】
以下では、メモリ動作時において“１”データ保持状態に規定されている参照電位生成セル（参照セル及びレプリカセル）のことを、“１”データ設定セルとよび、メモリ動作時において“０”データ保持状態に規定される参照電位生成セル（参照セル及びレプリカセル）のことを、“０”データ設定セルとよぶ。また、メモリセル内のＭＴＪ素子を、メモリＭＴＪ素子とよび、“０”データに設定された参照電位生成セル内のＭＴＪ素子を、“０”データ設定ＭＴＪ素子とよび、“１”データに設定された参照電位生成セル内のＭＴＪ素子を、“１”データ設定ＭＴＪ素子とよぶ場合もある。“０”データ設定セルが設けられる領域のことを、“０”データ設定セル領域３００とよび、“１”データ設定セルが設けられる領域３１１のことを、“１”データ設定セル領域３１１とよぶ。
【０１７０】
図１３に示されるように磁気メモリに用いられる参照電位の生成方式に応じて、本実施形態の磁気メモリが、メモリ動作時において“０”データ保持状態に規定されたＭＴＪ素子１Ｘを有する参照電位生成セルと、“１”データ保持状態に規定されたＭＴＪ素子１Ｙを有する参照電位生成セルとを、共通のチップ（半導体基板）内に含む場合がある。
【０１７１】
メモリセルＭＣのＭＴＪ素子１Ａのシフト調整層１３は、膜厚ｔ１を有する。
【０１７２】
“０”データ保持状態に規定されるＭＴＪ素子１Ｘを有する参照電位生成セルにおいて、そのＭＴＪ素子１Ｘは、膜厚ｔ１より薄い膜厚ｔ２のシフト調整層１３Ｘを有する。
【０１７３】
一方、“１”データ設定セルにおいて、そのＭＴＪ素子１Ｙは、膜厚ｔ１のシフト調整層１３を有する。本実施形態において、“１”データ設定セル内のＭＴＪ素子１Ｙのシフト調整層１３の膜厚ｔ１は、メモリセル内のＭＴＪ素子１Ａのシフト調整層の膜厚ｔ１と同じである。すなわち、“１”データ設定セルのＭＴＪ素子１Ｙの構造は、メモリセルのＭＴＪ素子１Ａの構造と実質的に同じである。
【０１７４】
本実施形態の磁気メモリのＭＴＪ素子１Ａ，１Ｘ，１Ｙにおいて、参照層１２の磁化の温度依存性が、シフト調整層１３，１３Ｘの磁化の温度依存性と異なっている。
【０１７５】
図１４を用いて、本実施形態の磁気メモリのＭＴＪ素子１Ａにおける参照層１２の磁化とシフト調整層１３の磁化の温度依存性（以下、磁化温度依存性とよぶ）、及び、シフト磁界の大きさと温度との関係について、説明する。
【０１７６】
図１４の（ａ）は、本実施形態の磁気メモリのＭＴＪ素子１Ａにおける参照層１２の磁化とシフト調整層１３の磁化の温度依存性（以下、磁化温度依存性とよぶ）を模式的に示している。
【０１７７】
図１４の（ａ）の横軸は、温度（単位：℃）を示し、図１４の（ａ）の縦軸は、参照層１２及びシフト調整層１３の規格化された磁化（磁場）Ｍｓの大きさ（任意単位）を示している。図１４の（ａ）において、特性線ＬＭ１は、参照層１２の磁化温度依存性を示し、特性線ＬＭ２は、シフト調整層１３の磁化温度依存性を示している。
【０１７８】
図１４の（ｂ）は、温度の変化と外部磁界の大きさとの関係を示している。図１４の（ｂ）の横軸は、温度（単位：℃）を示し、図１４の（ｂ）の縦軸は、記憶層に印加されるシフト磁界（外部磁界）Ｈｅｘｔの大きさ（任意単位）を示している。図１４の（ｂ）において、正のシフト磁界は、シフト調整層に起因するシフト磁界（漏れ磁場）に対応し、これは、過剰キャンセル状態であることを示している。図１４の（ｂ）において、負のシフト磁界は、参照層に起因するシフト磁界（漏れ磁場）に対応し、これは、不足キャンセル状態であることを示している。また、図１４の（ｂ）において、シフト磁界が０（ゼロ）である場合は、シフトキャンセル状態を示している。
【０１７９】
図１４の（ａ）に示されるように、本実施形態の磁気メモリにおいて、参照層１２及びシフト調整層１３は、互いに異なる磁化温度依存性ＬＭ１，ＬＭ２を有する。
【０１８０】
例えば、ＭＴＪ素子１Ａ，１Ｘ、１Ｙの参照層１２及びシフト調整層１３，１３Ｘが、ＣｏＰｔ層を用いて形成される場合において、参照層１２が含むＣｏ及びＰｔの組成比とシフト調整層１３が含むＣｏ及びＰｔの組成比とが異なることによって、磁化温度依存性が互いに異なる参照層１２とシフト調整層１３とが形成される。
【０１８１】
図１４の（ａ）における各磁性層の磁化温度依存性ＬＭ１，ＬＭ２に示されるように、温度が高くなるにしたがって、参照層１２の磁化は、シフト調整層１３の磁化よりも、大きく減衰する。
【０１８２】
図１４の（ａ）において、１２０℃以下の温度領域において、参照層１２の磁化の大きさは、シフト調整層１３の磁化の大きさと実質的に同じである。そのため、参照層１２の漏れ磁場は、シフト調整層１３の漏れ磁場と実質的に同じ大きさになる。そして、参照層１２の磁化の向きは、シフト調整層１３の磁化の向きに対して、反対方向になっている。参照層１２の漏れ磁場及びシフト調整層の漏れ磁場の向きも互いに反対である。それゆえ、１２０℃以下において、記憶層１０に印加される漏れ磁場は、相殺される。このように、１００℃以下の磁気メモリの動作時の温度範囲において、参照層１２及びシフト調整層１３が互いに異なる磁化温度依存性を有している場合においても、記憶層１０に印加されるシフト磁界は、キャンセルされる。
【０１８３】
メモリ動作温度より高い温度領域（例えば、実装温度Ｔｊ）において、参照層１２の磁化の大きさは、シフト調整層１３の磁化の大きさよりも小さくなる。それに伴って、参照層１２の漏れ磁場の大きさは、シフト調整層１３の漏れ磁場の大きさよりも小さくなる。その結果として、２３０℃以上の温度条件下において、参照層１２及びシフト調整層１３の漏れ磁場は、キャンセルされず、ＭＴＪ素子１Ａ，１Ｙは、過剰キャンセル状態になる。
【０１８４】
そのため、図１４の（ｂ）に示されるように、２３０℃以上の温度条件において、シフト調整層１３の漏れ磁場が、記憶層１０に影響を及ぼし、その漏れ磁場に起因して記憶層１０内にシフト磁界が生じる。シフト調整層１３に起因するシフト磁界が、記憶層１０の磁化に印加される。この際、シフト調整層１３の漏れ磁場に起因するシフト磁界によって、記憶層１０の磁化は、シフト調整層１３の漏れ磁場の向きと同じ方向に、すなわち、参照層１２の磁化の向きと反対方向に、固定されやすくなる。
【０１８５】
例えば、実装温度Ｔｊにおいて過剰キャンセル状態が発現するように、ＭＴＪ素子１Ａの参照層１２及びシフト調整層１３としてのＣｏＰｔ層におけるＣｏ及びＰｔの組成比が、設定される。これによって、実装温度Ｔｊにおいて、シフト調整層の磁化と同じ向きのシフト磁界が、記憶層１０の磁化に印加される。実装温度Ｔｊにおいて、記憶層１０に印加されるシフト磁界の向きは、参照層１２の磁化の向きと反対である。
【０１８６】
その結果として、ＭＴＪ素子１Ｙの磁化配列は、記憶層の磁化の向きと参照層の磁化の向きとが互いに反対の状態で、安定化する。
【０１８７】
したがって、“１”データ設定セル内のＭＴＪ素子１Ｙは、実装工程時に実装温度Ｔｊが印加されたとしても、シフト調整層１３に起因する漏れ磁場（シフト磁界）が記憶層１０に印加されることによって、“１”データ保持状態を安定に維持できる。
【０１８８】
一方、“１”データ設定セルと同じチップ内の“０”データ設定セルにおいて、“０”データ設定セルのＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚ｔ２は、“１”データ設定セル及びメモリセルのＭＴＪ素子１Ａ，１Ｙの膜厚より、薄くなっている。“０”データ設定セルのＭＴＪ素子１Ｘは、実装温度Ｔｊにおいて、不足キャンセル状態となり、記憶層１０の磁化は、参照層１２の漏れ磁場の影響を受ける。それゆえ、実装工程の実装温度Ｔｊにおいて、“０”データ設定セルのＭＴＪ素子１Ｘにおいて、記憶層１０の磁化が、参照層１２の磁化の向きと同じ向きのシフト磁界が印加された状態となり、そのＭＴＪ素子１Ｘは、“０”データ保持状態を安定に維持できる。
【０１８９】
尚、本実施形態のように、“０”データ設定セルのＭＴＪ素子１Ｘの参照層１２及びシフト調整層１３が異なる磁化温度依存性を有している場合において、シフト調整層１３Ｘの膜厚ｔ２を調整することによって、ＭＴＪ素子１Ｘは、実装温度Ｔｊにおける不足キャンセル状態を形成できる。これによって、実装温度Ｔｊにおいて、“０”データ設定セル内のＭＴＪ素子１Ｘが、過剰キャンセル状態にならないようにされる。
【０１９０】
尚、シフト調整層の磁化温度依存性とシフト調整層の磁化温度依存性を異ならせることによって、実装温度Ｔｊの“０”データ設定セルのＭＴＪ素子を、規定されたデータ保持状態に安定に維持させることもできる。実装温度Ｔｊにおいて、参照層１２の漏れ磁場がシフト調整層１３の漏れ磁場よりも大きくなるように、磁性層（例えば、ＣｏＰｔ層）のパラメータ（例えば、組成比）を調整し、参照層１２の磁化温度依存性とシフト調整層１３の磁化温度依存性とを異ならせることによって、“０”データ保持状態を安定に維持できるＭＴＪ素子及びそのＭＴＪ素子を含む参照電位生成セルを、形成できる。すなわち、実装温度Ｔｊ条件下において、不足キャンセル状態が生じるように、ＭＴＪ素子の参照層１２及びシフト調整層１３のパラメータが設計される。これによって、実装温度Ｔｊにおいて、残留した参照層１２の漏れ磁場が、記憶層１０に作用し、記憶層の磁化の向きが、参照層の磁化の向きと同じ方向である場合に、記憶層１０の磁化が熱の影響を受けずに安定する。このように、参照層及びシフト調整層の磁化温度依存性が利用されることによって、実装温度Ｔｊにおいて、“０”データ設定セルのＭＴＪ素子は、規定のデータ保持状態（記憶層の磁化の向き）を、安定に維持できる。
【０１９１】
第２の実施形態の磁気メモリの製造方法は、参照層及びシフト調整層が所定の磁化温度依存性を有するように、参照層及びシフト調整層の元素の組成比が適宜設定される点が第１の実施形態と異なるが、実質的な製造工程は、第１の実施形態の磁気メモリの製造方法と同じである。そのため、本実施形態の磁気メモリの製造方法に関する説明は、省略する。
【０１９２】
以上のように、本実施形態の磁気メモリにおいて、１つの磁気メモリが、メモリの読み出し方式に基づいて規定された“１”データ設定セルと“０”データ設定セルとの両方を参照電位生成セルとして含む。その磁気メモリは、第１のデータ保持状態（“０”データ保持状態）のＭＴＪ素子１Ｘのシフト調整層１３Ｘが、他のＭＴＪ素子１Ａ，１Ｙのシフト調整層１３より薄い構造にされるとともに、参照層１２とシフト調整層１３とが互いに異なる磁化温度依存性を有する。
【０１９３】
参照層１２の磁化温度依存性が、シフト調整層１３の磁化温度依存性と異なることによって、実装温度Ｔｊ条件下において第２のデータ保持状態（“１”データ保持状態）を安定に維持できる状態（ここでは、過剰キャンセル状態）が形成される。
【０１９４】
本実施形態の磁気メモリにおいて、メモリの動作温度条件下において、参照層の磁化の大きさとシフト調整層の磁化の大きさとが、同じである。そのため、参照層及びシフト調整層が異なる磁化温度依存性を有していても、メモリ動作温度において、ＭＴＪ素子のシフト磁界は、キャンセルされる。それゆえ、本実施形態における磁化温度依存性が互いに異なる参照層１２及びシフト調整層１３を有するＭＴＪ素子を含む磁気メモリは、メモリの動作温度条件下において、記憶層１０に対するシフト磁界（漏れ磁場）の影響無しに、スピン注入磁化反転方式を用いたデータ書き込みを実行できる。したがって、メモリセルのＭＴＪ素子１Ａは、外部からのデータを記憶できる。
【０１９５】
例えば、“１”及び“０”データ設定セルのＭＴＪ素子１Ｙ，１Ｘは、実装工程の前、すなわち、チップ製造後からチップの出荷前において、“１”データ保持状態及び“０”データ保持状態に設定される。
【０１９６】
第１の実施形態と同様に、“０”データ設定セルのＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚ｔ２は、メモリセルＭＣのＭＴＪ素子１Ａのシフト調整層１３の膜厚ｔ１より薄くされている。それゆえ、“０”データ設定セルのＭＴＪ素子１Ｘは、不足キャンセル状態となる。その結果として、実装温度Ｔｊ条件下において、“０”データ設定セルのＭＴＪ素子１Ｘは、参照層１２の漏れ磁場に起因するシフト磁界によって、記憶層１０の磁化が固定され、“０”データ保持状態を安定に維持できる。
【０１９７】
実装温度Ｔｊにおいて、参照層１２及びシフト調整層１３の磁化温度依存性の違いに起因して、参照層１２の磁化の大きさは、シフト調整層１３の磁化の大きさより小さくなっている。それゆえ、実装温度Ｔｊにおいて、“１”データ設定セルのＭＴＪ素子１Ｙは、過剰キャンセル状態となり、シフト調整層１３の漏れ磁場に起因するシフト磁界が、記憶層１２の磁化に印加される。それゆえ、実装工程時に、“１”データ保持状態のＭＴＪ素子１Ｙの記憶層１１の磁化は、参照層１２の磁化の向きと反対向きのシフト磁界によって、固定される。その結果として、“１”データ設定セルのＭＴＪ素子１Ｙは、“１”データ保持状態を安定に維持できる。
【０１９８】
したがって、本実施形態のように、“１”及び“０”データ設定セル３１１，３００の両方を含む磁気メモリは、チップ出荷後の実装工程における熱プロセスによって、規定のデータを保持すべき参照電位生成セルＸＣのＭＴＪ素子に磁化反転（データの変化）が生じるのを、抑制できる。
【０１９９】
本実施形態の磁気メモリは、メモリセル、参照電位生成セルとしての“１”データ設定セル及び“０”データ設定セルにそれぞれ用いられるＭＴＪ素子を、それぞれ異なる材料及び複雑な工程で、作り分ける必要がない。それゆえ、本実施形態の磁気メモリによれば、プロセスコストを増大させずに、実装工程時における熱に起因した参照電位生成セルの意図しない磁化反転を抑制できる磁気メモリを、提供できる。
【０２００】
したがって、第２の実施形態の磁気抵抗効果素子及びそれを含む磁気メモリは、第１の実施形態と同様に、熱に起因したメモリセルの動作不良を抑制できる。
【０２０１】
（３）  第３の実施形態  
図１５乃至図１８を参照して、第３の実施形態の磁気メモリ及び磁気抵抗効果素子の構造及び製造方法について説明する。第３の実施形態において、第１及び第２の実施形態の磁気メモリが含む構成要素と同じ構成に関しては、同じ符号を付し、詳細な説明は必要に応じて行う。
【０２０２】
（ａ）  構造  
図１５を用いて、第３の実施形態の磁気メモリ及び磁気抵抗効果素子の構造について、説明する。図１５は、本実施形態の磁気メモリ（ＭＲＡＭ）及び磁気抵抗効果素子（ＭＴＪ素子）の構造を示す断面図である。
【０２０３】
上述の第２の実施形態の磁気メモリ及びＭＴＪ素子において、シフト調整層及び参照層の磁化温度依存性の違いを利用して、同一のチップ上に、“０”及び“１”データを安定に保持できるＭＴＪ素子が形成される。  
図１５に示されるように、メモリ動作時において“１”データ保持状態に設定される参照電位生成セル（“１”データ設定セル）のＭＴＪ素子１Ｙのシフト調整層の膜厚を、メモリセルのＭＴＪ素子のシフト調整層の膜厚より厚くしてもよい。
【０２０４】
例えば、メモリ動作時に“１”データ保持状態に規定されるＭＴＪ素子１Ｙは、第１のシフト調整層１３と第２のシフト調整層１４とを含む。ＭＴＪ素子１Ｙの第１のシフト調整層１３は、メモリセルのＭＴＪ素子１Ａのシフト調整層と同じ材料同じ膜厚を有している。第２のシフト調整層１４は、第１のシフト調整層１３の上方に積層されている。このように、ＭＴＪ素子１Ｙのシフト調整層１３，１４は、積層構造を有する。
【０２０５】
例えば、外部からのアクセス対象のＭＴＪ素子１Ａは、第１のシフト調整層１３を有し、第２のシフト調整層を有さない。
【０２０６】
“１”データ設定セルのＭＴＪ素子１Ｙにおいて、第２のシフト調整層１４の磁化の向きは、参照層１２の磁化の向きと反対であり、第１のシフト調整層１３の磁化の向きと同じである。
【０２０７】
第２のシフト調整層１４は、上部電極（ハードマスク層）４２上に設けられている。第２のシフト調整層１４と第１のシフト調整層１３との間に、第１のハードマスク層４２及びキャップ層４１が、設けられている。
【０２０８】
例えば、半導体基板表面に対して水平方向において、第２のシフト調整層１４の寸法（直径）は、第１のシフト調整層１４の寸法（直径）より大きい。第２のシフト調整層１４は、上部電極４２の上部側の側面を覆ってもよい。
【０２０９】
例えば、第２のシフト調整層１４上に、第２のシフト調整層１４を加工するための第２のハードマスク層４９が設けられている。第２のハードマスク層４９は、例えば、導電体である。シフト調整層１４の側面は、バリアメタル４５及びビット線（メタル層）７６Ｙに覆われている。“１”データ設定セル内のＭＴＪ素子１Ｙに接続されるビット線７６Ｙの断面形状は、下向きに凹型の断面形状を有している。
【０２１０】
例えば、“０”データ設定セルのＭＴＪ素子１Ｘに接続されるビット線７６Ｘは、領域３１１と領域３００とにおける層間絶縁膜７９Ｂの段差に起因して、アスペクト比が大きくなり、テーパー状の断面形状を有する場合がある。
【０２１１】
尚、本実施形態の磁気メモリにおいて、参照層１２及びシフト調整層１３，１４は、互いに異なる磁化温度依存性を有していてもよいし、同じ磁化温度依存性を有していてもよい。
【０２１２】
本実施形態の磁気メモリにおいて、“１”データ設定セルのＭＴＪ素子１Ｙは、第１のシフト調整層１３に加え、第２のシフト調整層１４を含んでいる。“１”データ設定セルのＭＴＪ素子１Ｙのシフト調整層１３，１４の膜厚（体積）は、メモリセルのＭＴＪ素子１Ａのシフト調整層１３の膜厚（体積）より大きくなる。この結果として、“１”データ設定セルのＭＴＪ素子１Ｙにおいて、２つのシフト調整層１３，１４に起因する漏れ磁場が、参照層１２の漏れ磁場１２よりも大きくなり、２つのシフト調整層１３，１４の漏れ磁場が、記憶層１０の磁化に作用する。
【０２１３】
これによって、“１”データ設定セルのＭＴＪ素子１Ｙは、実装工程時の高温条件下において、磁気メモリに熱が印加された場合において、２つのシフト調整層１３，１４によって過剰キャンセル状態が形成される。それゆえ、“１”データ設定セル内のＭＴＪ素子１Ｙは、第１及び第２のシフト調整層１３，１４の漏れ磁場に起因したシフト磁界によって、記憶層１２の磁化反転を抑制できる。実装温度Ｔｊ下において、第１及び第２のシフト調整層１３，１４を有するＭＴＪ素子１Ｙは、２つのシフト調整層１３，１４に起因するシフト磁界によって、“１”データ保持状態を安定に維持できる。
【０２１４】
したがって、第３の実施形態の磁気メモリによれば、第１及び第２の磁気メモリと同様に、熱に起因した磁気メモリの動作不良を抑制できる。
【０２１５】
（ｂ）  製造方法  
図１５乃至図１８を用いて、第３の実施形態の磁気メモリの製造方法について、説明する。尚、第３の実施形態の磁気メモリの製造方法において、第１の実施形態の磁気メモリ及び磁気抵抗効果素子の製造工程と実質的に同じ工程に関する説明は、必要に応じて行う。
【０２１６】
図１５乃至図１８のそれぞれは、本実施形態の磁気メモリの製造方法における各工程を模式的に示す断面工程図である。
【０２１７】
図１６に示されるように、図８に示される工程と同様に、例えば、直径４０ｎｍの円形の平面形状を有するように、ＭＴＪ素子１Ａ，１Ｙ’１Ｘが形成された後、各ＭＴＪ素子１Ａ，１Ｙ’，１Ｘの上部が層間絶縁膜７９Ｂの上面から露出される。そして、例えば、図９に示される工程と同様に、参照電位生成セル領域３１Ｂにおいて、実装温度Ｔｊにおいて“０”データ保持状態のＭＴＪ素子１Ｘを形成するために、“０”データ設定セル領域３００内のＭＴＪ素子１Ｘのシフト調整層１３の膜厚が選択的に薄くされる。
【０２１８】
第２のシフト調整層を形成するための磁性層１４Ｚが、メモリセル領域３１Ａ、“１”データ設定セル領域３１１、“０”データ設定セル領域３００内に、堆積される。例えば、磁性層１４Ｚの磁化が、参照層１２の磁化の向きと反対の向きになるように、磁性層１４Ｚの各パラメータが設計されている。
【０２１９】
メモリセル領域３１Ａ及び“１”データ設定セル領域３１１内において、磁性層１４Ｚは、ハードマスク層４２上に堆積される。“０”データ設定セル領域３００内において、磁性層１４Ａは、第１のシフト調整層１３Ｘ上に堆積される。但し、“０”データ設定セル領域３００内において、第１のシフト調整層１３Ｘが除去される場合もある。この場合、磁性層１４Ｚは、参照層１２上に堆積される。
【０２２０】
フォトリソグラフィ及びエッチングによって、第２のハードマスク層４９Ｚが、“１”データ設定セル領域３１１内の磁性層１４Ｚ上に、選択的に形成される。第２のハードマスク層４９Ｚは、“１”データ設定セル領域３１１のＭＴＪ素子７２Ｂの上方に形成される。第２のハードマスク層４９Ｚは、例えば、導電体である。例えば、第２のハードマスク層４９Ｚの直径は、ＭＴＪ素子１Ｙ’の直径より大きい。
【０２２１】
図１７に示されるように、第２のハードマスク層４９に基づいて、層間絶縁膜４９上の磁性層がエッチングされる。これによって、第１のハードマスク層４２上に、第２のシフト調整層１４が、形成される。第２のシフト調整層（磁性層）１４は、メモリセル領域３１Ａ内及び“０”データ設定セル領域３００内から除去される。
【０２２２】
尚、“０”データ設定セル領域３００内のＭＴＪ素子の第１のシフト調整層１３Ｚを薄くする（又は除去する）工程は、第２のシフト調整層１４が形成された後に実行されてもよい。
【０２２３】
図１８に示されるように、バリアメタル４５が、各領域３１Ａ，３１１，３００内に堆積される。バリアメタル４５は、例えば、ＴｉＮである。
【０２２４】
“１”データ設定セル領域３１１内において、バリアメタル４５は、第２のハードマスク層４９上及び第２のシフト調整層１４上に、堆積される。メモリセル領域３１Ａ内において、バリアメタル４５は、第１のハードマスク層４２上に、堆積される。“０”データ設定セル領域３００内において、バリアメタル４５は、シフト調整層１３Ｘ上（又は中間層１９上）に堆積される。
【０２２５】
第２のシフト調整層１４Ｚの酸化を抑制するために、バリアメタル４５は、第２シフト調整層１４の側面を覆うことが好ましい。尚、第２のハードマスク層４９が絶縁体である場合、バリアメタル４５が堆積される前に、第２のハードマスク層４９はシフト調整層１４上から除去される。
【０２２６】
配線材７９Ｚが、バリアメタル４５上に、堆積される。第２のシフト調整層１４及び層間絶縁膜７９Ｂの段差を解消するために、配線材７９Ｚの膜厚は、基板表面に対して垂直方向における層間絶縁膜７９Ｂの上面に生じた段差の大きさ及びシフト調整層１４の膜厚及び第２のハードマスク層４９の膜厚の合計の寸法より大きいことが好ましい。堆積された配線材７９Ｚの上面は、例えば、ＣＭＰ法によって、平坦化される。
【０２２７】
そして、第１の実施形態と同様に、配線材７９Ｚ及びバリアメタル４５が、フォトリソグラフィ及びエッチングによって加工される。
【０２２８】
これによって、図１５に示されるように、ビット線７６，７６Ｙ，７６Ｚが、各領域３１Ａ，３１１，３００内に、形成される。例えば、“０”データ設定セル領域３００内において、ビット線７６Ｘは、層間絶縁膜７９Ｂの段差に起因して、テーパー状になる場合がある。
【０２２９】
尚、シフト調整層の漏れ磁場が参照層の漏れ磁場よりも大きくなる膜厚を有する磁性層を、中間層１９上に堆積して、ＭＴＪ素子の加工後に、メモリセル領域３１Ａ内のシフト調整層及び“０”データ設定セル３００内のシフト調整層が、所定の特性のＭＴＪ素子が形成されるように、エッチングによってそれぞれ薄くされてもよい。
【０２３０】
以上の工程によって、本実施形態の磁気メモリが形成される。
【０２３１】
例えば、形成された磁気メモリのチップの出荷前又は実装工程前に、“１”データ設定セル内のＭＴＪ素子１Ｙに“１”データが書き込まれ、“０”データ設定セル内のＭＴＪ素子１Ｘに、“０”データが書き込まれる。
【０２３２】
以上のように、本実施形態の磁気メモリの製造方法によって、“１”データ設定セル領域３１１内に、複数のシフト調整層１３，１４を有するＭＴＪ素子１Ｙが形成される。実装温度Ｔｊ下において、“１”データ設定セル領域３１１内のＭＴＪ素子１Ｘは、参照層１２及び２つのシフト調整層１３，１４の漏れ磁場は、過剰キャンセル状態となり、記憶層１０の磁化は、シフト調整層１３，１４に起因するシフト磁界が印加される。
【０２３３】
これによって、実装温度Ｔｊ下の“１”データ設定セル領域３１１内のＭＴＪ素子１Ｙにおいて、記憶層１０の磁化は、シフト調整層１３，１４の磁化の向きと同じ向きに固定され、実装温度Ｔｊ（例えば、半田リフロー温度）に起因する記憶層１０の磁化反転が抑制される。したがって、“１”データ設定セルのＭＴＪ素子１Ｙは、２つのシフト調整層１３，１４のシフト磁界によって、“１”データを安定に維持できる過剰キャンセル状態を形成できる。
【０２３４】
また、第１及び第２の実施形態と同様に、“０”データ設定セル内のＭＴＪ素子１Ｘのシフト調整層の膜厚は薄くされ、実装温度Ｔｊにおいて、ＭＴＪ素子１Ｘは、不足キャンセル状態となる。それゆえ、実装温度Ｔｊ条件の“０”データ設定セル領域３１１内のＭＴＪ素子１Ｘにおいて、記憶層１０の磁化は、参照層１２の磁化の向きと同じ向きに固定され、実装温度Ｔｊに起因する記憶層１０の磁化反転が抑制される。
【０２３５】
このように、本実施形態の製造方法を用いて形成された磁気メモリによれば、半田リフロー温度のようなチップ出荷後の高い温度条件下にさらされても、磁気メモリに含まれる“１”及び“０”データ設定セル３１１，３００の両方が、実装工程前に設定されたデータ保持状態を安定に維持できる。
【０２３６】
本実施形態の磁気メモリの製造工程において、メモリセル、参照電位生成セルＸＣとしての“１”データ設定セル及び“０”データ設定セルにそれぞれ用いられるＭＴＪ素子１Ｘ，１Ｙを、複雑な工程で作り分ける必要がない。それゆえ、本実施形態の磁気メモリの製造方法によれば、プロセスコストが過剰に増大することなしに、実装工程時における熱に起因した参照電位生成セルの磁化反転を抑制できる磁気メモリを、提供できる。
【０２３７】
以上のように、第３の実施形態の磁気メモリの製造方法によれば、第１及び第２の実施形態と同様に、熱に起因した動作不良を抑制できる磁気メモリを形成できる。
【０２３８】
（４）  第４の実施形態  
図１９乃至図２２を参照して、第４の実施形態の磁気メモリ及び磁気抵抗効果素子の構造及び製造方法について説明する。第４の実施形態において、第１乃至第３の実施形態の磁気メモリが含む構成要素と同じ構成に関しては、同じ符号を付し、詳細な説明は必要に応じて行う。
【０２３９】
（ａ）  構造  
図１９を用いて、第４の実施形態の磁気メモリ及び磁気抵抗効果素子の構造について、説明する。
【０２４０】
図１９は、本実施形態の磁気メモリ（ＭＲＡＭ）が含む磁気抵抗効果素子（ＭＴＪ素子）の断面構造を示している。
【０２４１】
図１９に示されるように、本実施形態の磁気メモリにおいて、第３の実施形態と同様に、“１”データ設定セル領域３００内のＭＴＪ素子１Ｙは、第２のシフト調整層１４を含んでいる。
【０２４２】
但し、本実施形態の磁気メモリにおいて、“１”データ設定セル領域３００内のＭＴＪ素子１Ｙは、第１のハードマスク層が除去され、第２のシフト調整層１４は、キャップ層４１上に、設けられている。第２のシフト調整層１４は、キャップ層４１の上面に、直接接触する。尚、キャップ層４１の上面と第２のシフト調整層１４との間に、自然酸化膜、又は、第２のシフト調整層とキャップ層との化合物が形成されてもよい。
【０２４３】
“１”データ設定セル領域３００内のＭＴＪ素子１Ｙのキャップ層４１Ｙの膜厚は、メモリセルＭＣのＭＴＪ素子１Ａのキャップ層４１の膜厚より薄くてもよい。“１”データ設定セル領域３００内のＭＴＪ素子１Ｙは、キャップ層４１Ｙを含まずともよく、ＭＴＪ素子１Ｙは、第１のシフト調整層１３と第２のシフト調整層１４とが直接接触してもよい。
【０２４４】
第２シフト調整層１４とキャップ層４１との間に、ハードマスク層が存在しないことによって、第２のシフト調整層１４と記憶層１４との間隔が小さくなる。
【０２４５】
それゆえ、本実施形態の磁気メモリが含む“１”データ設定セル内のＭＴＪ素子１Ｙは、第２のシフト調整層１４とキャップ層４１の間にハードマスク層が設けられている場合に比較して、第２のシフト調整層１４に起因する漏れ磁場を、記憶層１４に効率的に印加できる。それにともなって、第２のシフト調整層１４の膜厚や直径を小さくできる。例えば、第２のシフト調整層１４の膜厚を薄くできることによって、“１”データ設定セル領域３１１と他の領域３１Ａ，３００との間に生じる段差を小さくでき、磁気メモリのプロセス難度を低減できる。
【０２４６】
本実施形態のように、“１”データ設定セル領域３１１内における第２のシフト調整層１４とキャップ層４１との間のハードマスク層が除去された場合、例えば、メモリセル領域３１Ａと“１”データ設定セル領域３００とにおいて、ハードマスク層を除去するためのエッチングが原因で、ＭＴＪ素子１Ａ，１Ｙを覆う層間絶縁膜７９Ｂの上面に段差が生じる。
【０２４７】
本実施形態の磁気メモリにおいても、実装温度Ｔｊにおいて、“１”データ設定セル領域３１１内のＭＴＪ素子１Ｙは、参照層１２及び２つのシフト調整層１３，１４の漏れ磁場が過剰キャンセル状態となり、記憶層１０の磁化は、シフト調整層１３，１４の磁化の向きと同じ向きに固定される。それゆえ、“１”データ設定セルのＭＴＪ素子１Ｙにおいて、実装温度Ｔｊ（例えば、半田リフロー温度）に起因する記憶層１０の磁化反転が抑制され、“１”データ保持状態を安定に維持できる。
【０２４８】
以上のように、本実施形態の磁気メモリによれば、第１乃至第３の実施形態の磁気メモリと同様に、熱に起因した磁気メモリの動作不良を抑制できる。
【０２４９】
（ｂ）  製造方法  
図１９乃至図２２を用いて、第３の実施形態の磁気メモリの製造方法について、説明する。尚、第４の実施形態の磁気メモリの製造方法において、第１及び第３の実施形態の磁気メモリ及び磁気抵抗効果素子の製造工程と実質的に同じ工程に関する説明は、必要に応じて行う。
【０２５０】
図２０乃至図２２のそれぞれは、本実施形態の磁気メモリの製造方法における各工程を模式的に示す断面工程図である。
【０２５１】
図２０に示されるように、図８、図９及び図１６に示される工程と同様に、ＭＴＪ素子１Ａ，１Ｙ’１Ｘが形成された後、各ＭＴＪ素子１Ａ，１Ｙ’，１Ｘの上部が層間絶縁膜７９Ｂの上面から露出される。そして、“０”データ設定セル領域３００内のＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚が選択的に薄くされる。尚、“０”データ設定セル領域３００内のＭＴＪ素子１Ｘのシフト調整層１３が、選択的に除去されてもよい。
【０２５２】
図２０に示されるように、１５０ｎｍ程度の膜厚のレジストが、層間絶縁膜７９Ｂ上に塗布され、そのレジストに対するフォトリソグラフィ及びエッチングによって、レジストマスク８１が形成される。
【０２５３】
レジストマスク８１は、“１”データ設定セル領域３１１に対応する領域に開口部を有する。メモリセル領域３１Ａ及び“０”データ設定セル領域３００内のハードマスク層４２及びシフト調整層１３Ｘは、レジストマスク８１によってそれぞれ覆われ、“１”データセル領域内のハードマスク層は、開口部を介して露出される。
【０２５４】
そして、“１”データ設定セル領域３１１内において、キャップ層４１Ｙ上のハードマスク層が、エッチングによって除去され、キャップ層４１Ｙの上面が露出される。尚、“１”データ設定セル領域３１１内において、第１のシフト調整層１３が残存されていれば、キャップ層４１Ｙもエッチングによって、除去されてもよいし、キャップ層４１Ｙの膜厚が薄くなってもよい。
【０２５５】
図２０において、“０”データ設定セル領域３００内のシフト調整層１３Ｘがエッチングされた後、“１”データ設定セル領域３１１内のハードマスク層が除去される例が示されている。但し、“１”データ設定セル領域３１１内のハードマスク層が除去された後、“０”データ設定セル領域３００内のシフト調整層１３Ｘがエッチングされてもよい。
【０２５６】
レジストマスクが除去された後、図２１に示されるように、図１６に示される工程と実質的に同様に、第２のシフト調整層を形成するための磁性層１４Ｚが、メモリセル領域３１Ａ、“１”データ設定セル領域３１１、“０”データ設定セル領域３００内に、堆積される。“１”データ設定セル領域３１１において、磁性層１４Ｚは、キャップ層４１Ｙ上に堆積される。
【０２５７】
フォトリソグラフィ及びエッチングによって、第２のハードマスク層４９Ｚが、“１”データ設定セル領域３１１内の磁性層１４Ｚ上に、選択的に形成される。
【０２５８】
尚、キャップ層４１Ｙが、“１”データ設定セル領域３１１内から除去される場合、磁性層１４Ｚは、シフト調整層１３上に堆積される。
【０２５９】
図１７に示される工程と同様に、第２のハードマスク層４９Ｚに基づいて、磁性層１４Ｚが加工される。これによって、図２２に示されるように、“１”データ設定セル領域３１１内において、ＭＴＪ素子１Ｙのキャップ層４１上に、第２のシフト調整層１４が、形成される。
【０２６０】
第２のシフト調整層１４がＭＴＪ素子１Ｙのキャップ層４１上に形成された後、図１８に示される工程と同様に、バリアメタル（例えば、ＴｉＮ）４５が、各領域３１Ａ，３１１，３００内に堆積される。配線材７９Ｚが、バリアメタル４５上に、堆積される。堆積された配線材７９Ｚの上面は、例えば、ＣＭＰ法によって、平坦化される。
【０２６１】
そして、図１９に示されるように、第１の実施形態と同様に、配線材７９Ｚ及びバリアメタル４５が、フォトリソグラフィ及びエッチングによって加工され、ビット線７６，７６Ｙ，７６Ｚが、各領域３１Ａ，３１１，３００内に、形成される。
【０２６２】
以上の工程によって、本実施形態の磁気メモリが形成される。
【０２６３】
例えば、形成された磁気メモリのチップの出荷前に、“１”データ設定セル内のＭＴＪ素子１Ｙに“１”データが書き込まれ、“０”データ設定セル内のＭＴＪ素子１Ｘに、“０”データが書き込まれる。
【０２６４】
本実施形態の磁気メモリの製造方法によれば、複雑の製造工程を用いずに、“１”データ設定セル領域３１１内のＭＴＪ素子１Ｙにおいて、第２のシフト調整層１４と記憶層１１との間隔を小さくできる。それゆえ、第２のシフト調整層１４の漏れ磁場を、記憶層１１に効率よく印加できる。したがって、“１”データ設定セル領域３１１内のＭＴＪ素子１Ｙは、実装工程において、２つのシフト調整層１３，１４に起因するシフト磁界によって、“１”データ保持状態を安定に維持できる。
【０２６５】
以上のように、第４の実施形態の磁気メモリの製造方法によれば、製造工程時の熱に起因した動作不良を抑制できる磁気メモリを形成できる。
【０２６６】
（５）  具体例  
図２３乃至図２７を参照して、本実施形態の磁気メモリ及び磁気メモリが含む磁気抵抗効果素子の具体例について、説明する。尚、上述の各実施形態で述べた構成と実質的に同じ構成、機能及び特性は、必要に応じて説明する。
【０２６７】
（具体例１）
図２３を用いて、本実施形態の磁気メモリにおける、シフト調整層のパラメータ及び記憶層に印加される漏れ磁場（シフト磁界）の具体例（設計例）について、説明する。
【０２６８】
ここでの説明において、図４に示されるＭＴＪ素子は、以下の構成を有する。  
基板表面に対して水平方向におけるＭＴＪ素子の直径は、３０ｎｍに、設定される。記憶層１０は、２ｎｍの膜厚を有し、８５℃において１０００ｅｍｕ／ｃｃの飽和磁化Ｍｓを有する。トンネルバリア層１１は、１ｎｍの膜厚を有する。参照層１２は、７ｎｍの膜厚を有し、８５℃において６００ｅｍｕ／ｃｃの飽和磁化Ｍｓを有する。中間層（スペーサー層）１９は、１ｎｍの膜厚を有する。シフト調整層１３は、１８ｎｍの膜厚を有し、８５℃において９５０ｅｍｕ／ｃｃの飽和磁化Ｍｓを有する。
【０２６９】
このような構成のＭＴＪ素子において、参照層１２及びシフト調整層１３から記憶層１０に印加される漏れ磁場（シフト磁界）の大きさについて、検証する。
【０２７０】
上述の構成のＭＴＪ素子は、磁気メモリ（例えば、ＭＲＡＭ）のメモリ動作温度の範囲（−３０℃から＋８５℃）において、シフト磁界をほぼゼロ（１００Ｏｅ未満）に保つことができる。
【０２７１】
記憶層１０の磁化反転エネルギーバリアΔＥは、メモリ動作温度の範囲において、６０ｋＢＴ以上である。記憶層１０が、この大きさの磁化反転エネルギーバリアを有していれば、ＭＴＪ素子は、１０年以上の安定性（信頼性）を確保できるリテンション特性を有する。
【０２７２】
実装工程における温度（例えば、半田リフロー工程における２６０℃）条件において、上記の記憶層の磁化反転エネルギーバリアΔＥは、２４ｋＢＴ程度まで低下する。そのため、ここで設定されたパラメータのＭＴＪ素子を用いた参照電位生成セルにおいて、実装工程時に印加される熱に起因して、記憶層の磁化が反転する確率が高い。
【０２７３】
そこで、本具体例１のパラメータを有するＭＴＪ素子に対して、上述の実施形態のように、参照電位生成セルにおける“０”データ保持状態に設定されるＭＴＪ素子１Ｘのシフト調整層１３Ｘの膜厚が、他のセルのＭＴＪ素子１Ａのシフト調整層１３の膜厚より薄くされる構造、または、“０”データ保持状態に設定されるＭＴＪ素子１Ｘがシフト調整層を有さない構造にされる。
【０２７４】
このような本実施形態の磁気メモリにおいて、実装温度（例えば、２６０℃）下における参照層１２及びシフト調整層１３から記憶層１０に印加される外部磁界（漏れ磁場、シフト磁界）Ｈｅｘｔが、上述の式（１）を満たした場合、“０”データ保持状態を安定に維持できるＭＴＪ素子を、形成できる。
【０２７５】
２６０℃において、本具体例１のパラメータを有するＭＴＪ素子の有効異方性磁界Ｈｋｅｆｆは、約２５００Ｏｅである。そのため、参照層１２及びシフト調整層１３に起因するシフト磁界Ｈｅｘｔは、ＭＴＪ素子に設定された上記のパラメータ及び（式１）に基づくと、１２５０Ｏｅ以上であればよい。  
この場合、２６０℃において、参照層の飽和磁化は５１０ｅｍｕ／ｃｃに、シフト調整層の飽和磁化は８０８ｅｍｕ／ｃｃになる。
【０２７６】
図２３は、実装温度Ｔｊ（ここでは、２６０℃）における本具体例１のＭＴＪ素子における参照層及びシフト調整層から記憶層に印加される外部磁界Ｈｅｘｔを示している。図２３の横軸は、シフト調整層の膜厚を示し、図２３の縦軸は、外部磁界（シフト磁界）Ｈｅｘｔを示している。
【０２７７】
図２３において、磁界分布は計算で求められ、記憶層の厚さ方向の中央の面内で磁界を積分し、その結果を磁界の平均値とした値である。また、実験的にも、計算された磁界が、ヒステリシスループのシフト磁界になることは確認されている。
【０２７８】
図２３に示されるように、シフト調整層をほぼ無い状態にすることで、実装温度Ｔｊにおいて、記憶層の磁化の向きを安定に維持する（固定する）ための外部磁界Ｈｅｘｔ（例えば、１２５０Ｏｅ）を、記憶層に印加できる。この場合、“０”データ保持状態から“１”データ保持状態へ磁化反転するエネルギーバリアは、５４ｋＢＴ以上になる。それゆえ、２４ｋＢＴより大きいエネルギーバリアを確保でき、実装工程における記憶層の意図しない磁化反転を抑制できる。
【０２７９】
以上のように、参照電位生成セル（参照セル／レプリカセル）に所定のデータが書き込まれた後の実装工程の高温プロセス（例えば、半田リフロー工程）において、“０”データ保持状態に初期化されたＭＴＪ素子の記憶層の磁化が、意図せずに反転するのを抑制できる。それゆえ、“０”データ保持状態を安定に維持できるＭＴＪ素子を、形成できる。
【０２８０】
尚、“０”データ設定セルにおいて、ＭＴＪ素子のシフト調整層をほぼ無しにするエッチングは、図１１に示すスペーサー層を、エッチングストッパーとして用いればよい。
【０２８１】
上記のように設計された記憶層を含むＭＴＪ素子が、シフト調整層を有さない場合、２６０℃において、ＭＴＪ素子が“１”データ保持状態から“０”データ保持状態へ反転するエネルギーバリアは、（式２）のように示される。
【数２】
2013069865.tif 000004
【０２８２】
（式２）と上記のパラメータによれば、“１”データ保持状態から“０”データ保持状態へ遷移する（磁化反転する）エネルギーバリアは、６ｋＢＴと、非常に小さくなる。それゆえ、シフト調整層を有さないＭＴＪ素子が、実装工程前に“１”データ保持状態に設定（初期化）されたとしても、半田リフロー工程において、“０”データ保持状態に切り替わる。
【０２８３】
このように、“０”データ設定セルとして用いられる参照電位生成セル内のＭＴＪ素子において、磁気メモリの形成時に、ＭＴＪ素子のシフト調整層を除去しておく。これによって、実装工程前にシフト調整層が除去されたＭＴＪ素子を、“０”データ保持状態に初期化せずともよくなる。それゆえ、本具体例１のＭＴＪ素子を含む磁気メモリによれば、実装工程の前に、参照電位生成セルのＭＴＪ素子に“０”データを書き込む工程（初期化）を省略できる。
【０２８４】
したがって、本具体例１の磁気抵抗効果素子を含む磁気メモリは、参照電位生成セル内のＭＴＪ素子の“０”データ保持状態を安定化できるとともに、磁気メモリの製造コストを低減できる。
【０２８５】
（具体例２）
図２４を用いて、本実施形態の磁気メモリにおける、シフト調整層のパラメータ及び記憶層に印加される漏れ磁場（シフト磁界）の具体例２について、説明する。
【０２８６】
本具体例２において、ＭＴＪ素子が含む構成部材のパラメータについては、具体例１と同様とする。但し、ここでは、メモリの動作温度における記憶層１０の磁化反転エネルギーバリアΔＥが、１００ｋＢＴに設定された場合について、述べる。
【０２８７】
この場合、半田リフロー工程の温度（例えば、２６０℃）において、記憶層１０の磁化反転エネルギーバリアΔＥは、４５ｋＢＴ程度まで低下する。そのため、ここで設定されたパラメータのＭＴＪ素子は、実装工程時の熱擾乱に起因した意図しない磁化反転が生じる可能性がある。
【０２８８】
それゆえ、本具体例２のパラメータを有するＭＴＪ素子に対して、“０”データ保持状態を安定に維持させるＭＴＪ素子のシフト調整層の膜厚が薄くされる構造、又は、“０”データ保持状態を安定に維持させるＭＴＪ素子は、シフト調整層を有さない構造にされる。
【０２８９】
そのようなシフト調整層が薄い又はシフト調整層が無い構造のＭＴＪ素子において、実装温度Ｔｊ（例えば、２６０℃）における参照層１２／シフト調整層１３Ｘから記憶層１０に印加される外部磁界（漏れ磁場、シフト磁界）Ｈｅｘｔが、上述の（式１）を満たように設計されていれば、ＭＴＪ素子は、実装温度Ｔｊにおいて“０”データ保持状態を安定に維持できる。
【０２９０】
本具体例２において、２６０℃における有効異方性磁界Ｈｋｅｆｆは、約４６８６Ｏｅである。そのため、参照層１２／シフト調整層１３Ｘに起因する外部磁界Ｈｅｘｔは、各パラメータ及び（式１）に基づくと、４５０Ｏｅ以上であればよい。本具体例２のＭＴＪ素子において、具体例１と同様に、２６０℃における参照層の飽和磁化は５１０ｅｍｕ／ｃｃに、シフト調整層の磁化は８０８ｅｍｕ／ｃｃになる。
【０２９１】
図２４は、実装温度Ｔｊ（ここでは、２６０℃）における具体例２のＭＴＪ素子における参照層及びシフト調整層から記憶層に印加される外部磁界（シフト磁界）Ｈｅｘｔを示している。図２３の横軸は、シフト調整層の膜厚を示し、図２３の縦軸は、外部磁界Ｈｅｘｔを示している。図２４において、具体例１と同様の手法で、磁界分布の値が計算され、実験的な検証も確認されている。
【０２９２】
図２４に示されるように、具体例２のＭＴＪ素子において、シフト調整層１３Ｘの膜厚が２ｎｍ以下にされることで、実装温度Ｔｊに対して記憶層１０の磁化の向きが安定化される外部磁界Ｈｅｘｔ（ここでは、４５０Ｏｅ）を、記憶層１０に印加できる。この場合、“０”データ保持状態から“１”データ保持状態へ反転するエネルギーバリアは、５４ｋＢＴ以上になる。
【０２９３】
それゆえ、例えば、実装工程における半田リフローのような、参照電位生成セルのＭＴＪ素子に所定のデータが書き込まれた後の高温プロセスにおいて、記憶層１０の磁化が意図せずに反転するのが抑制される。
【０２９４】
したがって、本具体例２の磁気抵抗効果素子を含む磁気メモリは、実装温度Ｔｊが磁気メモリに印加されているときに、参照電位生成セル内のＭＴＪ素子の“０”データ保持状態を安定に維持できる。
【０２９５】
（具体例３）  
図２５を用いて、本実施形態の磁気メモリにおける、参照層のパラメータ、シフト調整層のパラメータ及び記憶層に印加される外部磁界（漏れ磁場、シフト磁界）の具体例３について、説明する。
【０２９６】
第２の実施形態で述べたように、データ読み出しのための参照電位の生成方式に応じて、同じ材料のＭＴＪ素子を用いて、実装温度Ｔｊにおいて、“０”データ保持状態を安定に維持できるＭＴＪ素子を含む参照電位生成セルと“１”データ保持状態を安定に維持できるＭＴＪ素子を含む参照電位生成セルとの両方が、同一のチップ上に設けられる。
【０２９７】
このような磁気メモリにおいて、ＭＴＪ素子の参照層１２及びシフト調整層１３，１３Ｘのパラメータ、記憶層１０に印加される外部磁界（シフト磁界）は、以下のように、設計される。
【０２９８】
ここで、２６０℃における記憶層の磁化反転エネルギーバリアΔＥが４５ｋＢＴになり、２６０℃における有効異方性磁界Ｈｋｅｆｆが４６８６Ｏｅになる場合が、想定される。この場合、記憶層に印加される外部磁界Ｈｅｘｔが、（式１）に基づいて、−４４７Ｏｅとなると、２６０℃においてＭＴＪ素子は“１”データを安定に保持できる。
【０２９９】
ここで、ＣｏとＰｔを含む磁性層（例えば、人工格子又は合金）が、参照層１２及びシフト調整層１３，１３Ｘとして用いられる場合を考える。
【０３００】
参照層１２としてのＣｏＰｔ磁性層において、Ｃｏの組成比は“１”、Ｐｔの組成比は“２”に設定され、そのＣｏＰｔ磁性層の膜厚は、７ｎｍに設定される。８５℃における参照層としてＣｏＰｔ磁性層の飽和磁化Ｍｓは、６００ｅｍｕ／ｃｃである。
【０３０１】
シフト調整層１３，１３ＸとしてのＣｏＰｔ磁性層の組成比は、参照層１２としてのＣｏＰｔ磁性層の組成比と異なる。シフト調整層１３，１３ＸとしてのＣｏＰｔ磁性層において、Ｃｏの組成比が“２”、Ｐｔの組成比が“１”に設定される。シフト調整層１３，１３ＸとしてのＣｏＰｔ磁性層の膜厚は、１８ｎｍに設定され、そのＣｏＰｔ磁性層の８５℃における飽和磁化Ｍｓは、９５０ｅｍｕ／ｃｃである。
【０３０２】
このようなＣｏＰｔ磁性層を含む参照層１２及びシフト調整層１３，１３Ｘにおいて、８５℃における記憶層１０に印加されるシフト磁界Ｈｅｘｔは、１６Ｏｅとなる。それゆえ、８５℃において、記憶層１０のシフト磁界はキャンセルされ、メモリ動作温度におけるメモリセルのＭＴＪ素子の磁化反転が可能である。
【０３０３】
図２５は、ＣｏとＰｔとの組成比が異なる磁性層（以下では、ＣｏＰｔ磁性層と表記する）の磁化温度依存性を示している。図２５の横軸は、温度（単位：℃）を示し、図２５の縦軸は、８５℃で規格化された飽和磁化Ｍｓを示している。
【０３０４】
図２５において、組成比が異なる３つのＣｏＰｔ磁性層（人工格子又は合金）の磁化温度依存性が示されている。図２５において、白丸のプロットは、Ｃｏの組成比が“１”及びＰｔの組成比が“２”のＣｏＰｔ磁性層（Ｃｏ：Ｐｔ＝１：２）における磁化温度依存性を示している。四角のプロットは、Ｃｏの組成比が“４”及びＰｔの組成比が“３”のＣｏＰｔ磁性層（Ｃｏ：Ｐｔ＝４：３）の磁化温度依存性を示している。バツ印のプロットは、Ｃｏの組成比が“２”及びＰｔの組成比が“１”のＣｏＰｔ磁性層（Ｃｏ：Ｐｔ＝２：１）の磁化温度依存性を示している。図２５において、実装温度Ｔｊは、２６０℃と想定する。
【０３０５】
図２５に示されるように、ＣｏＰｔ磁性層におけるＣｏの組成比（濃度）がＰｔの組成比（濃度）より大きくなると、磁化の温度依存性が小さくなる。そして、ＣｏＰｔ磁性層におけるＣｏの組成比がＰｔの組成比より大きくなると、実装温度Ｔｊ（ここでは２６０℃）における磁性層の飽和磁化Ｍｓが大きくなる。
【０３０６】
図２５に示されるように、磁性層のＣｏ及びＰｔの組成比の違いによって、磁化の温度依存性が異なる。
【０３０７】
このようなＣｏＰｔ層の磁化温度依存性とＣｏ及びＰｔの組成比との関係を利用して、１００℃より高い温度条件（例えば、１６０℃から３２０℃）において、参照層１２の磁化がシフト調整層１３の磁化よりも大きく減衰するように、参照層１２及びシフト調整層１３のパラメータがそれぞれ設計される。
【０３０８】
磁化の温度依存性が小さいシフト調整層１３と、シフト調整層１３の磁化温度依存性に比較して磁化の温度依存性が大きい参照層１２とを用いることによって、実装温度Ｔｊにおいて、“１”データ保持状態を安定に維持できるＭＴＪ素子が形成される。
【０３０９】
図２５に示される例のＣｏＰｔ磁性層の磁化温度依存性の違いから、参照層１２としてのＣｏＰｔ磁性層の組成比がＣｏ：Ｐｔ＝１：２である場合、２６０℃における参照層１２の飽和磁化Ｍｓは、８５℃における参照層１２の飽和磁化の０．４７倍程度になる。シフト調整層１３としてのＣｏＰｔ磁性層の組成比が、Ｃｏ：Ｐｔ＝２：１である場合、２６０℃におけるシフト調整層１３の飽和磁化は、８５℃におけるシフト調整層１３の飽和磁化の０．８５倍程度になる。
【０３１０】
２６０℃において、参照層としてのＣｏＰｔ磁性層の飽和磁化Ｍｓは、２８２ｅｍｕ／ｃｃとなり、シフト調整層としてのＣｏＰｔ磁性層の飽和磁化Ｍｓは、８０８ｅｍｕ／ｃｃとなる。２６０℃において記憶層１０に印加されるシフト磁界（外部磁界）Ｈｅｘｔは、−５５０Ｏｅとなる。本具体例３において、２６０℃におけるシフト磁界の値は、（式１）の条件を満たす。
【０３１１】
したがって、上記の組成比のＣｏＰｔ磁性層が、参照層及びシフト調整にそれぞれ用いられることによって、実装温度（ここでは、２６０℃）下において、ＭＴＪ素子が“１”データ保持状態を安定に維持するためのシフト磁界が、確保される。
【０３１２】
このような参照層及びシフト調整層の設計（組成比、膜厚など）に基づいて、チップ上に、チップの出荷後の実装温度条件下において“１”データ保持状態を安定に維持できるＭＴＪ素子が、形成される。
【０３１３】
そして、上述のように、“０”データ設定セルのＭＴＪ素子のシフト調整層１３Ｘに対して、エッチングが施され、そのＭＴＪ素子のシフト調整層１３Ｘの膜厚が、他のセルのＭＴＪ素子のシフト調整層１３よりも選択的に薄くされる。
【０３１４】
これによって、実装温度条件下において“０”データ保持状態を安定に維持できるＭＴＪ素子が、形成される。なお、具体例１で述べたように、記憶層のエネルギーバリアの大きさに応じて、実装温度条件下において“０”データ保持状態を安定に維持できるＭＴＪ素子は、エッチングによってシフト調整層を完全に除去してもよい。
【０３１５】
以上のように、本具体例３の磁気メモリは、ＭＴＪ素子の磁性層の組成比及びシフト調整層の膜厚を制御することによって、実装温度条件下において“１”データ保持状態が安定なＭＴＪ素子と“０”データ保持状態が安定なＭＴＪ素子とを、同一のチップ内に形成できる。
【０３１６】
（具体例４）
図２６及び図２７を用いて、本実施形態の磁気メモリにおける、記憶層のパラメータの設計例について、説明する。
【０３１７】
（式１）を満たす外部磁界（漏れ磁場、シフト磁界）Ｈｅｘｔは、ＭＴＪ素子の記憶層１０の大きさ（例えば、体積）と記憶層１０の磁気特性に依存する。
【０３１８】
２６０℃において記憶層の磁化反転エネルギーバリアがある値ΔＥまで下がった場合、その記憶層の有効異方性磁界Ｈｋｅｆｆは、以下の（式３）で示される。
【数３】
2013069865.tif 000005
【０３１９】
（式３）において、“Ｖ”は記憶層の体積を示し、“Ｍｓ”は記憶層の飽和磁化を示す。ＭＴＪ素子の磁化配列が平行配列状態（“０”データ保持状態）から反平行配列状態（“１”データ保持状態）へ反転する磁化反転エネルギーバリアΔＥが、５４ｋＢＴ以上に設定されるための外部磁界Ｈｅｘｔは、以下の（式４）で示される。
【数４】
2013069865.tif 000006
【０３２０】
（式４）において、“Ａ”は、実装温度Ｔｊ（例えば、２６０度）における記憶層１の磁化反転エネルギーバリア（熱安定性指標）ΔＥ／ｋＢＴを示している。“Ｈｋｅｆｆ”は、ある温度（例えば、実装温度Ｔｊ）における有効異方性磁界を示している。
【０３２１】
（式３）及び（式４）に基づいて、以下の（式５）が導出される。（式５）における“ΔＥ”は、実装温度（ここでは、２６０℃）におけるｋＢＴｊの値に相当する。
【数５】
2013069865.tif 000007
【０３２２】
図２６は、異なる記憶層のパラメータにおいて、（式５）を用いて外部磁界Ｈｅｘｔを計算したグラフである。図２６の横軸は、２６０℃における記憶層の磁化反転エネルギーバリアを示し、図２６の縦軸は、外部磁場Ｈｅｘｔを示している。図２７は、図２６の外部磁界を計算するために用いた記憶層の各パラメータを示している。
【０３２３】
図２６において、特性線Ｌ１は、図２７のサンプルＳＰ１の記憶層における磁化反転エネルギーバリアと外部磁界Ｈｅｘｔとの関係を示し、飽和磁化Ｍｓと体積Ｖとの積（ＭｓＶ）が３．２×１０−１５ｅｍｕである場合における磁化反転エネルギーバリアに対する外部磁界の変化を示している。
【０３２４】
図２６の特性線Ｌ２は、図２７のサンプルＳＰ２の記憶層における磁化反転エネルギーバリアと外部磁界Ｈｅｘｔとの関係を示し、飽和磁化Ｍｓと体積Ｖとの積が、２．２×１０−１５ｅｍｕである場合における磁化反転エネルギーバリアに対する外部磁界の変化を示している。
【０３２５】
図２６の特性線Ｌ３は、図２７のサンプルＳＰ３の記憶層における磁化反転エネルギーバリアと外部磁界Ｈｅｘｔとの関係を示し、飽和磁化Ｍｓと体積Ｖとの積が、１．４×１０−１５ｅｍｕである場合における磁化反転エネルギーバリアに対する外部磁界の変化を示している。
【０３２６】
図２６の特性線Ｌ４は、図２７のサンプルＳＰ４の記憶層における磁化反転エネルギーバリアと外部磁界Ｈｅｘｔとの関係を示し、飽和磁化Ｍｓと体積Ｖとの積が、９．６×１０−１６ｅｍｕである場合における磁化反転エネルギーバリアに対する外部磁界の変化を示している。
【０３２７】
図２６の特性線Ｌ５は、図２７のサンプルＳＰ５の記憶層における磁化反転エネルギーバリアと外部磁界Ｈｅｘｔとの関係を示し、飽和磁化Ｍｓと体積Ｖとの積が、７．１×１０−１６ｅｍｕである場合における磁化反転エネルギーバリアに対する外部磁界の変化を示している。
【０３２８】
図２６に示されるように、２６０℃における磁化反転エネルギーバリアが５４ｋＢＴより小さい記憶層は、飽和磁化Ｍｓと体積Ｖとの積が小さくなるにつれて、外部磁場Ｈｅｘｔが大きくなる傾向を示している。
【０３２９】
（式５）及び図２６に示されるように、実装温度（例えば、２６０℃）“０”データ保持状態から“１”データ保持状態へ記憶層の磁化が反転する磁化反転エネルギーバリアを５４ｋＢＴ以上とするのに必要な外部磁界Ｈｅｘｔは、記憶層の体積Ｖ、２６０℃における記憶層の磁化反転エネルギーバリアΔＥ／ｋＢＴ及び記憶層の磁化Ｍｓとで、実質的に決まる。
【０３３０】
（具体例５）  
一般に、参照セル及びレプリカセルのような参照電位生成セルのＭＴＪ素子は、実装工程前（例えば、チップ出荷時）にそれらのセルに所定のデータが書き込まれることによって、“１”データ保持状態又は“０”データ保持状態に、それぞれ設定される。
【０３３１】
上述の本実施形態の磁気メモリは、実装工程前において、参照セル及びレプリカセルのＭＴＪ素子に対するデータ書き込み（初期化）を実行せずともよい。  
すなわち、実装工程の前に、参照セル及びレプリカセルのＭＴＪ素子のデータ保持状態が、“１”データ保持状態であっても“０”データ保持状態であっても、半田リフロー工程のような実装工程時の高温処理（例えば、１６０℃〜３２０℃の熱処理）及び高温処理時に記憶層に印加される外部磁界（シフト磁界）によって、参照セル及びレプリカセルのＭＴＪ素子を、所定のデータ保持状態に設定できる。
【０３３２】
上述のように、複数の参照電位生成セルにおいて、“０”データ保持状態に設定されるＭＴＪ素子のシフト調整層の膜厚が他のＭＴＪ素子のシフト調整層の膜厚より薄い構造、または、“０”データ保持状態に設定されるＭＴＪ素子がシフト調整層を有さない構造が、チップ内の“０”データ設定セル領域内に、形成される。
【０３３３】
その結果として、実装工程（例えば、半田リフロー工程）中に、以下の（式６）及び（式７）が満たされるように、参照電位生成セルのＭＴＪ素子が形成される。
【数６】
2013069865.tif 000008
【０３３４】
【数７】
2013069865.tif 000009
【０３３５】
（式６）は、“１”データ保持状態から“０”データ保持状態へＭＴＪ素子が磁化反転する場合の磁化反転エネルギーバリアの条件を示している。（式７）は、“０”データ保持状態から“１”データ保持状態へＭＴＪ素子が磁化反転する場合の磁化反転エネルギーバリアの条件を示している。
【０３３６】
（式６）及び（式７）において、“Ｂ”は、実装温度Ｔｊ（例えば、半田リフロー温度）において外部磁界（シフト磁界）が印加されない場合における記憶層の磁化反転エネルギーバリア（熱安定性指標）ΔＥ／ｋＢＴを示している。また、（式６）及び（式７）において、“Ｈｅｘｔ”は外部磁界（シフト磁界）、“Ｈｋｅｆｆ”は有効異方性磁界をそれぞれ示している。
【０３３７】
（式６）及び（式７）の値Ｂ及び式中のＨｅｘｔ／Ｈｋｅｆｆを、適切に設定することによって、（式６）と（式７）とを満たすことができる。（式６）と（式７）とを満たすように、値ＢとＨｅｘｔ／Ｈｋｅｆｆとが、設定された場合、次の（式８）に示される関係が満たされている。
【数８】
2013069865.tif 000010
【０３３８】
式中のＨｅｘｔ／Ｈｋｅｆｆが適切に設定され、（式６）及び（式７）が満たされた場合、実装工程中の高温処理（例えば、半田リフロー工程）における記憶層に印加されるシフト磁界によって、所定のセルが自然に（自発的に）“０”データ保持状態となる。それゆえ、（式６）乃至（式８）を満たすように、実装工程前に参照電位生成セルに、“０”データを書き込まなくとも良くなる。
【０３３９】
また、参照電位生成セルのうち“１”データ保持状態を安定に維持したいＭＴＪ素子において、参照層の磁化温度依存性とシフト調整層の磁化温度依存性との違いを利用して、実装温度条件において、以下の（式９）及び（式１０）を満たすように、“１”データ保持状態のＭＴＪ素子が形成される。
【数９】
2013069865.tif 000011
【０３４０】
【数１０】
2013069865.tif 000012
【０３４１】
（式９）は、“０”データ保持状態から“１”データ保持状態へ磁化反転する場合における記憶層の磁化反転エネルギーバリアの条件を示し、（式１０）は、“１”データ保持状態から“０”データ保持状態へ磁化反転する場合における記憶層の磁化反転エネルギーバリアの条件を示している。
【０３４２】
（式９）及び（式１０）において、“Ｃ”は、実装温度Ｔｊ（例えば、半田リフロー温度）において、外部磁場（シフト磁界）が印加されない場合における記憶層の磁化反転エネルギーバリア（熱安定性指標）ΔＥ／ｋＢＴを示している。また、（式９）及び（式１０）において、“Ｈｅｘｔ”は外部磁界（シフト磁界）、“Ｈｋｅｆｆ”は有効異方性磁界をそれぞれ示している。
【０３４３】
（式６）及び（式７）と同様に、（式９）及び（式１０）から上述の（式８）の関係が導出される。
【０３４４】
（式８）乃至（式１０）の関係から、実装温度Ｔｊにおいて、ＭＴＪ素子のシフト調整層１３は、参照層１２とシフト調整層１３との磁化温度依存性の違いによって、記憶層１０の磁化の向きを参照層１２の磁化の向きと反対の向きに変化させる大きさの漏れ磁場を発生する。その漏れ磁場に起因するシフト磁界によって、ＭＴＪ素子の記憶層１０の磁化は反転し、ＭＴＪ素子が“０”データ保持状態であっても、“１”データ保持状態に遷移する。
【０３４５】
尚、実装温度Ｔｊにおいて、メモリ動作時に“０”データ保持状態に設定されるＭＴＪ素子は、シフト調整層を有さない又はシフト調整層が薄いため、シフト調整層の漏れ磁場に起因する記憶層の磁化反転は、生じない。
【０３４６】
（Ｈｅｘｔ／Ｈｋｅｆｆ）が設定され、（式９）及び（式１０）が満たされることによって、実装工程中の高温処理（例えば、半田リフロー工程）における記憶層に印加されるシフト磁界によって、所定のセルが自然に（自発的に）“１”データ保持状態となる。それゆえ、（式８）乃至（式１０）を満たすことによって、実装工程前に参照電位生成セルに、“１”データを書き込まなくとも良くなる。
【０３４７】
実装温度Ｔｊにおいて、ＭＴＪ素子のシフト調整層は、記憶層の磁化の向きを、参照層の磁化の向きと反対の向きに変化させる大きさの漏れ磁場を有する。その漏れ磁場に起因するシフト磁界によって、ＭＴＪ素子の記憶層の磁化は反転し、ＭＴＪ素子が“０”データ保持状態であっても、“１”データ保持状態に遷移する。
【０３４８】
尚、実装温度Ｔｊにおいて、メモリ動作時に“０”データを保持すべきＭＴＪ素子は、シフト調整層を有さないため、シフト調整層の漏れ磁場に起因する記憶層の磁化反転は、生じない。
【０３４９】
以上のように、熱の印加による記憶層に印加されるシフト磁界が利用されることによって、実装工程時にＭＴＪ素子のデータ保持状態が、“１”データ又は“０”データに自発的に設定されることによって、半田リフロー工程のような実装工程の前に参照セル及びレプリカセルに、“1”データ又は“０”データを書き込む工程を削減でき、参照セル及びレプリカセルに対するテスト工程を削減できる。
【０３５０】
それゆえ、本実施形態の磁気メモリの具体例５によれば、磁気メモリの製造コストを低減できる。
【０３５１】
（５）  変形例  
図２８乃至図３１を参照して、本実施形態の磁気メモリの変形例について説明する。
【０３５２】
（変形例１）  
図２８乃至図３０を用いて、本実施形態の磁気メモリの変形例１について、説明する。
【０３５３】
図２８は、本実施形態の磁気メモリの変形例１の構造を示す断面図である。
【０３５４】
例えば、シフト調整層１３の磁化は、シフト調整層１３ＸＸの表層に、ダメージが与えられることによって、消失する。膜の積層方向において、例えば、シフト調整層１３ＸＸの上面から１ｎｍ〜２ｎｍの深さｔｚに対して、ダメージが与えられることによって、シフト調整層１３ＸＸの磁化は消失する。
【０３５５】
この場合において、“０”データ設定セルのＭＴＪ素子１Ｘのシフト調整層１３ＸＸの膜厚ｔ１’は、“１”データ設定セル及びメモリセルのＭＴＪ素子１Ａの膜厚ｔ１と実質的に同じになる。ただし、“０”データ設定セルのＭＴＪ素子１Ｘのシフト調整層１３ＸＸの上面の粗さ、すなわち、シフト調整層１３ＸＸの表面粗さは、他のＭＴＪ素子１Ａのシフト調整層１３の上面に比較して、粗くなる。
【０３５６】
また、“０”データ設定セルのＭＴＪ素子１Ｘにおいて、シフト調整層１３ＸＸとバリアメタル４５との間に、キャップ層及びハードマスク層は設けられていない。それゆえ、“０”データ設定セルのＭＴＪ素子１Ｘにおいて、シフト調整層１３ＸＸの上面は、バリアメタル４５に接触する。バリアメタル４５が設けられない場合、ビット線７６Ｘがシフト調整層１３Ｘに接触する場合がある。
【０３５７】
図２９は、本実施形態の変形例１の磁気メモリの製造方法の一工程を示す断面工程図である。図２９に示されるように、“０”データ設定セルのＭＴＪ素子１Ｘのシフト調整層１３ＸＸに対して、ＲＩＥ又はイオンミリングなどのエッチングによって、ダメージを与えればよい。それゆえ、本変形例のＭＴＪ素子を含む磁気メモリの製造方法は、シフト調整層１３ＸＸに対するエッチングの時間が異なるのみで、図８乃至図１２を用いて説明した製造方法と実質的に同じである。
【０３５８】
参照セル及びレプリカセルは、メモリ動作時において、外部からのデータの書き込み対象とならない。それゆえ、“０”データ設定セルのＭＴＪ素子１Ｘは、シフト調整層を有さない構造でもよい。  
この場合、図３０に示されるように、ＭＴＪ素子１Ｘは、参照層１２上の中間層１９が、バリアメタル４５又はビット線７６Ｘに接触する。尚、中間層１９がシフト調整層ともに除去された場合、参照層１２の上面がバリアメタル４５又はビット線７６Ｘに接触してもよい。
【０３５９】
ＭＴＪ素子がシフト調整層を有さない場合、又は、シフト調整層に対するダメージによって、ＭＴＪ素子のシフト調整層１３ＸＸの磁化が消失している場合、実装温度（例えば、１６０℃から３２０℃）において、ＭＴＪ素子１Ｘの漏れ磁場は、不足キャンセル状態になり、ＭＴＪ素子１Ｘの記憶層１０の磁化に、参照層１２の漏れ磁場に起因するシフト磁界が印加される。それゆえ、シフト調整層を含まないＭＴＪ素子１Ｘは、又は、シフト調整層１３ＸＸがダメージを有するＭＴＪ素子１Ｘは、実装温度条件において、“０”データ保持状態を安定に維持できる。
【０３６０】
それゆえ、本変形例の磁気メモリは、上述の各実施形態と同様の効果が得られる。
【０３６１】
したがって、実施形態の変形例の磁気メモリによれば、熱に起因した磁気メモリの動作不良を抑制できる。
【０３６２】
（変形例２）  
図３１を用いて、本実施形態の磁気メモリの変形例２について説明する。図３１は、本変形例２の磁気メモリが含む磁気抵抗効果素子（ＭＴＪ素子）の構造を説明するための断面図である。
【０３６３】
上述の実施形態の磁気メモリにおいて、ＭＴＪ素子１Ａ，１Ｘ，１Ｙの参照層１２及びシフト調整層１３に、Ｃｏ及びＰｔを含む磁性層が用いられた例が示されている。
【０３６４】
例えば、図３２に示されるように、本実施形態の磁気メモリに、界面層１６とフェリ磁性膜１７とを含むＭＴＪ素子１Ｂが用いられてもよい。
【０３６５】
フェリ磁性膜１７は、希土類金属副格子と遷移金属副格子とを含む。例えば、フェリ磁性膜１７は、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）及びサマリウム（Ｓｍ）などの希土類金属元素を含むグループから選択される少なくとも１つの元素と、コバルト（Ｃｏ）及び鉄（Ｆｅ）などの遷移金属元素を含むグループから選択される少なくとも１つの元素と、を用いて形成される。
【０３６６】
本変形例２において、フェリ磁性膜１７は、例えば、希土類金属副格子としてのテルビウム（Ｔｂ）と遷移金属副格子としてのコバルト（Ｃｏ）とを用いて、形成されている。以下では、希土類金属副格子のことを、Ｔｂ副格子とよび、遷移金属副格子のことを、Ｃｏ副格子とよぶ。フェリ磁性膜１７において、Ｔｂ副格子の磁化の向きは、Ｃｏ副格子の磁化の向きに対して反対になっている。
【０３６７】
本変形例２におけるＭＴＪ素子１Ｂにおいて、フェリ磁性膜１７とトンネルバリア層１１との間に、界面層１６が設けられている。界面層１６は、例えば、磁性層である。
【０３６８】
上述のように、記憶層１０におけるトンネルバリア層の近傍の領域において、ＭＴＪ素子の素子特性（例えば、ＭＲ比）の向上のため、界面層が記憶層側にも設けられる場合がある。以下では、説明の明確化のため、フェリ磁性膜１７とトンネルバリア層１７との間の界面層１６を、参照層側界面層１６とよぶ。本変形例２において、フェリ磁性膜１７と参照層側界面層１６とを、１つの参照層１２とみなす。ただし、フェリ磁性膜１７と参照層側界面層１６とが別々の磁性層とみなされる場合もある。この場合、フェリ磁性膜１７のことを、特に参照層とよばれる。
【０３６９】
参照層側界面層１６は、記憶層１０に対するスピン注入源として機能する。
【０３７０】
参照層側界面層１６の磁化は、フェリ磁性膜１７のＣｏ副格子の磁化と強く結合する。そのため、参照層側界面層１６の磁化の向きは、フェリ磁性膜１７中のＣｏ副格子の磁化の向きと同じになり、Ｔｂ副格子の磁化の向きと反対となる。参照層側界面層１６は、例えば、Ｃｏ、Ｆｅ及びＢ層を含む磁性層（以下、ＣｏＦｅＢ層とよぶ）である。参照層側界面層１６は、Ｃｏ、Ｆｅ及びＢを含むグループから選択される少なくとも２つの元素を含む磁性層であればよく、ＣｏＢ層及びＣｏＦｅ層などでもよい。
【０３７１】
例えば、参照層側界面層１６の磁化の向きが、記憶層１０の磁化の向きと同じである場合、ＭＴＪ素子１Ｂの磁化配列は、平行状態（低抵抗状態）であり、ＭＴＪ素子１Ｂが記憶するデータは、“０”データに対応する。参照層側界面層１６の磁化の向きが、記憶層１０の磁化の向きと反対である場合、ＭＴＪ素子１Ｂの磁化配列は、反平行状態（高抵抗状態）であり、ＭＴＪ素子１Ｂが記憶するデータは、“１”データに対応する。
【０３７２】
図３１に示されるＭＴＪ素子１Ｂにおいて、フェリ磁性膜１７の各副格子の磁化と参照層側界面層１６の磁化とによって、シフト調整層を用いずに、メモリ動作温度における賞味の漏れ磁場が０にされる。これによって、ＭＴＪ素子１Ｂは、メモリ動作温度において、記憶層１０に印加される漏れ磁場（シフト磁界）がキャンセルされる。
【０３７３】
図３１のＭＴＪ素子１Ｂにおいて、フェリ磁性膜１７の２つの副格子（ここでは、Ｔｂ副格子及びＣｏ副格子）が、互いに異なる磁化温度依存性を有する。これによって、メモリ動作温度においてシフトキャンセル状態が形成され、実装温度Ｔｊにおいて、残留した副格子の漏れ磁場が、シフト磁界として、記憶層１０の磁化に印加される。それゆえ、本変形例２のＭＴＪ素子１Ｂは、残留した副格子の漏れ磁場（シフト磁界）を利用して、実装温度Ｔｊに起因した熱に起因して参照電位生成セルのＭＴＪ素子１Ｂに磁化反転が生じるのを抑制できる。
【０３７４】
メモリ動作温度（例えば、１００℃）以下では、フェリ磁性膜１７中のＴｂ副格子の磁化９３とＣｏ副格子の磁化９４との合成の磁化は、参照層側界面層１６の磁化の大きさと実質的に同じ大きさを有している。例えば、メモリ動作温度において、Ｔｂ副格子の磁化の大きさは、Ｃｏ副格子の磁化の大きさと実質的に同じになっている。
【０３７５】
それゆえ、１００℃以下のメモリ動作温度において、フェリ磁性膜１７及び界面層１６に起因するシフト磁界は、キャンセルされる。したがって、メモリ動作温度において、フェリ磁性膜１７及び界面層１６を含むＭＴＪ素子１Ｂは、記憶層１０の磁化反転が可能となり、“１”データ保持状態と“０”データ保持状態との両方をとりうる。
【０３７６】
フェリ磁性膜１７中の２つの副格子のうちネール温度の低い一方の副格子（ここでは、Ｔｂ副格子）の磁化が、他方の副格子（ここでは、Ｃｏ副格子）の磁化に比較して、大きく減衰する。一方、実装温度Ｔｊ以上の温度領域において、他方の副格子（Ｃｏ副格子）の磁化は、残留する。
【０３７７】
そのため、フェリ磁性膜１７中のＣｏ副格子の磁化９３の向き及び参照層側界面層１６の磁化の向きと同じ向きの漏れ磁場が、記憶層１０に作用し、Ｃｏ副格子の漏れ磁場及び参照層側界面層１６の漏れ磁場に起因するシフト磁界が、記憶層１０の磁化に印加される。それゆえ、実装温度Ｔｊ下において、記憶層１０の磁化の向きは、印加されたシフト磁界によって、フェリ磁性膜１７中のＣｏ副格子及び参照層側界面層１６の漏れ磁場の向きと同じ向きに、固定される。
【０３７８】
それゆえ、実装温度条件において、“０”データ設定セルのＭＴＪ素子１Ｂは、そのデータ保持状態を安定に維持できる。
【０３７９】
例えば、ＣｏとＴｂとを含むフェリ磁性膜中におけるＣｏ副格子の組成比よりもＴｂ副格子の組成比が増大すると、フェリ磁性膜におけるＴｂ副格子の磁化が消失する温度は、低くなる。実装温度（例えば、１６０℃から３００℃）において、Ｃｏ副格子の漏れ磁場がＴｂ副格子の漏れ磁場よりも十分に大きくなるように、ＭＴＪ素子のフェリ磁性膜の組成比や膜厚が設計することによって、実装温度条件において、“０”データを安定に維持できるＭＴＪ素子１Ｂを形成できる。
【０３８０】
上述のように、参照電位生成セルとして、“０”データ設定セルと“１”データ設定セルとが同一チップ上に設けられる場合、例えば、第３又は第４の実施形態の磁気メモリのように、所定の形状のＭＴＪ素子が加工された後、参照層側界面層１６の磁化の向きと反対向きの磁化を有するシフト調整層が、“１”データ設定セルのＭＴＪ素子のフェリ磁性膜１７上に積層されればよい。実装温度におけるＭＴＪ素子１Ｂの過剰キャンセル状態が形成されるように、参照層側界面層１６、フェリ磁性膜１７及びフェリ磁性膜１７上のシフト調整層の磁化特性がそれぞれ設定される。
【０３８１】
これによって、“０”データ設定セルのＭＴＪ素子１Ｂと同じ半導体基板上に、“１”データ設定セルのためのＭＴＪ素子を、ほぼ同じ材料及び比較的難度の低い工程を用いて、形成できる。
【０３８２】
以上のように、本実施形態の磁気メモリの変形例２によれば、上述の各実施形態の磁気メモリと同様に、熱に起因した磁気メモリの動作不良を抑制できる。
【０３８３】
［その他］
本実施形態の磁気メモリにおいて、実装工程前に所定のデータが書き込まれる対象として、参照セル及びレプリカセルを例示したが、磁気メモリからなるＲＯＭのメモリセルでもよい。本実施形態の磁気メモリが含むセル及びＭＴＪ素子の構造が、磁気メモリからなるＲＯＭに用いられることによって、ＲＯＭのメモリ素子としてのＭＴＪ素子の磁化が、実装工程の熱に起因して意図せずに反転するのを抑制でき、ＲＯＭの記憶すべきデータが誤ったデータに書き換わるのを抑制できる。
【０３８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０３８５】
１：ＭＴＪ素子、１０：記憶層、１１：トンネルバリア層、１２：参照層、１３，１３Ａ，１３Ｘ：シフト調整層、２：選択トランジスタ、２０，ＭＣ，ＸＣ：セル、２００：パッケージ装置、３００：実装基板、２９０，３９０：接続端子。
【図１】
2013069865.tif 000014
【図２】
2013069865.tif 000015
【図３】
2013069865.tif 000016
【図４】
2013069865.tif 000017
【図５】
2013069865.tif 000018
【図６】
2013069865.tif 000019
【図７】
2013069865.tif 000020
【図８】
2013069865.tif 000021
【図９】
2013069865.tif 000022
【図１０】
2013069865.tif 000023
【図１１】
2013069865.tif 000024
【図１２】
2013069865.tif 000025
【図１３】
2013069865.tif 000026
【図１４】
2013069865.tif 000027
【図１５】
2013069865.tif 000028
【図１６】
2013069865.tif 000029
【図１７】
2013069865.tif 000030
【図１８】
2013069865.tif 000031
【図１９】
2013069865.tif 000032
【図２０】
2013069865.tif 000033
【図２１】
2013069865.tif 000034
【図２２】
2013069865.tif 000035
【図２３】
2013069865.tif 000036
【図２４】
2013069865.tif 000037
【図２５】
2013069865.tif 000038
【図２６】
2013069865.tif 000039
【図２７】
2013069865.tif 000040
【図２８】
2013069865.tif 000041
【図２９】
2013069865.tif 000042
【図３０】
2013069865.tif 000043
【図３１】
2013069865.tif 000044