(57)【要約】【課題】動作速度が高い半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、基板と、前記基板上に設けられた第１導電部材と、前記第１導電部材上に設けられ、前記第１導電部材から離隔し、炭素を含む炭素含有膜と、前記炭素含有膜上に設けられ、前記炭素含有膜から離隔した第２導電部材と、を備える。【選択図】図２
2013225617.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられたワード線と、
前記ワード線上に設けられ、前記ワード線に接した第１シリコン酸化膜と、
前記第１シリコン酸化膜上に設けられ、前記ワード線から離隔した炭素含有膜と、
前記炭素含有膜上に設けられた第２シリコン酸化膜と、
前記第２シリコン酸化膜上に設けられ、前記第２シリコン酸化膜に接し、前記炭素含有膜から離隔した上層配線と、
を備え、
前記炭素含有膜は、シリコン炭窒化膜、シリコン炭化膜、シリコン酸炭化膜及び非晶質炭素膜からなる群より選択された１種の膜であり、
前記上層配線は、ソース線の裏打配線又はビット線であり、
ＮＡＮＤ型フラッシュメモリである半導体装置。
【請求項２】
基板と、
前記基板上に設けられた第１導電部材と、
前記第１導電部材上に設けられ、前記第１導電部材から離隔し、炭素を含む炭素含有膜と、
前記炭素含有膜上に設けられ、前記炭素含有膜から離隔した第２導電部材と、
を備えた半導体装置。
【請求項３】
前記炭素含有膜は、シリコン炭窒化膜、シリコン炭化膜、シリコン酸炭化膜及び非晶質炭素膜からなる群より選択された１種の膜である請求項２記載の半導体装置。
【請求項４】
前記第１導電部材と前記炭素含有膜との間に設けられ、前記第１導電部材に接した第１シリコン酸化膜と、
前記炭素含有膜と前記第２導電部材との間に設けられ、前記第２導電部材に接した第２シリコン酸化膜と、
をさらに備えた請求項２または３に記載の半導体装置。
【請求項５】
ＮＡＮＤ型フラッシュメモリであり、
前記第１導電部材はワード線であり、
前記第２導電部材はソース線の裏打配線である請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
ＮＡＮＤ型フラッシュメモリであり、
前記第１導電部材はワード線であり、
前記第２導電部材はビット線である請求項２〜４のいずれか１つに記載の半導体装置。
【請求項７】
基板上に第１導電部材を選択的に形成する工程と、
前記第１導電部材を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、炭素を含み、前記第１導電部材の形状を反映した凹凸を有する炭素含有膜を形成する工程と、
前記炭素含有膜上に第２絶縁膜を形成する工程と、
前記炭素含有膜をストッパとして化学的機械研磨を施す工程と、
前記炭素含有膜上に、第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第２導電部材を形成する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、大容量且つ低価格な半導体記憶装置であるＮＡＮＤ型フラッシュメモリは、メモリカード及びＳＳＤ（Solid State Drive）等のストレージメモリとして、用途と市場を拡大しつつある。ストレージメモリには、より一層の大容量化及び低コスト化が求められており、その手法として構造の微細化が進められてきた。しかしながら、チップ面積を縮小し、コストを低減するために、ＮＡＮＤ型フラッシュメモリを水平方向及び垂直方向に微細化すると、配線間の距離が短くなり、配線の寄生容量が増大し、動作速度が低下してしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２８３２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、動作速度が高い半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、基板と、前記基板上に設けられた第１導電部材と、前記第１導電部材上に設けられ、前記第１導電部材から離隔し、炭素を含む炭素含有膜と、前記炭素含有膜上に設けられ、前記炭素含有膜から離隔した第２導電部材と、を備える。
【０００６】
実施形態に係る半導体装置の製造方法は、基板上に第１導電部材を選択的に形成する工程と、前記第１導電部材を覆うように第１絶縁膜を形成する工程と、前記第１絶縁膜上に、炭素を含み、前記第１導電部材の形状を反映した凹凸を有する炭素含有膜を形成する工程と、前記炭素含有膜上に第２絶縁膜を形成する工程と、前記炭素含有膜をストッパとして化学的機械研磨を施す工程と、前記炭素含有膜上に、第３絶縁膜を形成する工程と、前記第３絶縁膜上に第２導電部材を形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を例示する平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】第２の実施形態に係る半導体装置を例示する平面図である。
【図７】図６に示すＢ−Ｂ’線による断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図である。
なお、図１においては、図を見やすくするために、ＳＴＩ以外の絶縁部分は図示を省略している。
本実施形態に係る半導体装置は、ＮＡＮＤ型フラッシュメモリである。
【０００９】
図１及び図２に示すように、本実施形態に係るＮＡＮＤ型フラッシュメモリ１においては、シリコン基板１０が設けられており、シリコン基板１０の上層部分に、一方向（以下、「Ｘ方向」という）に延びる複数本の素子分離絶縁体（ＳＴＩ：Shallow Trench Isolation）１１が埋め込まれている。シリコン基板１０の上層部分における素子分離絶縁体１１間の部分が、アクティブエリア１２となっている。アクティブエリア１２には、不純物が導入されている。
【００１０】
シリコン基板１０上であって、各アクティブエリア１２の直上域には、例えばシリコン酸化物からなるゲート絶縁膜１３が設けられている。ゲート絶縁膜１３はＸ方向に沿って断続的に配列されている。各ゲート絶縁膜１３上には、例えば、不純物を含有するポリシリコンからなる浮遊ゲート電極１４が設けられている。シリコン基板１０の上面に対して垂直な方向（以下、「Ｚ方向」という）から見て、浮遊ゲート電極１４は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。なお、「Ｙ方向」とは、Ｘ方向及びＺ方向に対して直交する方向である。
【００１１】
浮遊ゲート電極１４上には、例えばシリコン酸化物からなるＩＰＤ（Inter Poly Dielectric）膜１５が設けられている。ＩＰＤ膜１５は、Ｙ方向に配列された浮遊ゲート電極１４の直上域を通過して、Ｙ方向に延びている。ＩＰＤ膜１５上には、第１導電部材としてのワード線１６が設けられている。ワード線１６はＹ方向に延びている。ワード線１６においては、不純物を含有するポリシリコンからなる下層１６ａ上に、シリサイドからなる上層１６ｂが積層されている。
【００１２】
ゲート絶縁膜１３、浮遊ゲート電極１４、ＩＰＤ膜１５及びワード線１６により、Ｙ方向に延びる積層体２１が構成されている。Ｘ方向に沿って周期的に配列された複数本の積層体２１により、１つのグループが構成されており、このグループのＸ方向両側には、積層体２２が設けられている。積層体２２においては、ゲート絶縁膜１３上に選択ゲート電極１８が設けられている。選択ゲート電極１８においては、不純物を含有するポリシリコンからなる下層１８ａ上に、シリサイドからなる上層１８ｂが積層されている。アクティブエリア１２における積層体２１及び２２の相互間の直下域には、不純物拡散領域（図示せず）が形成されている。複数本の積層体２１からなる１つのグループ及びその両側に配置された一対の積層体２２により、１つのブロック２０が構成されている。ブロック２０はＸ方向に沿って断続的に配置されており、ブロック２０間は、ブロック間領域３０となっている。
【００１３】
シリコン基板１０上にはシリコン酸化膜２６が設けられている。シリコン酸化膜２６は、ブロック２０においては積層体２１及び２２の相互間を埋め込み、ブロック間領域３０においては、積層体２２の側面のうち、ブロック間領域３０側の側面上及びシリコン基板１０の上面上に配置されている。シリコン酸化膜２６の上面は、積層体２１及び２２の上面よりも下方に位置している。また、シリコン酸化膜２６の上面のうち、ブロック間領域３０のＸ方向中央部に配置された部分は、ブロック２０に配置された部分よりも下方に位置している。ブロック間領域３０においては、シリコン酸化膜２６上にシリコン窒化膜２７が設けられている。シリコン窒化膜２７はシリコン酸化膜２６の上面に沿って湾曲しており、シリコン窒化膜２７のＸＺ断面形状は、上方が開口したコ字形状である。
【００１４】
シリコン窒化膜２７によって三方を囲まれた空間には、シリコン酸化膜２８が埋め込まれている。積層体２１及び２２、シリコン酸化膜２６、シリコン窒化膜２７及びシリコン酸化膜２８の上方の全面には、シリコン酸化膜２９（第１シリコン酸化膜）が設けられている。シリコン酸化膜２９は、ワード線１６及び選択ゲート電極１８に接している。シリコン酸化膜２９の上面におけるブロック間領域３０に位置する領域には、シリコン酸化膜２６、シリコン窒化膜２７及びシリコン酸化膜２８の上面が積層体２１及び２２の上面よりも下方に位置していることを反映して、凹部２９ａが形成されている。
【００１５】
そして、シリコン酸化膜２９上の全面には、炭素含有膜３１が設けられている。炭素含有膜３１は、炭素を含有する膜であり、例えば、シリコン炭窒化膜（ＳｉＣＮ膜）、シリコン炭化膜（ＳｉＣ膜）、シリコン酸炭化膜（ＳｉＯＣ膜）又は非晶質炭素膜（ａ−Ｃ膜）である。炭素含有膜３１は、シリコン酸化膜２９に接しており、シリコン酸化膜２９によって、ワード線１６及び選択ゲート電極１８から離隔されている。また、炭素含有膜３１におけるブロック間領域３０に配置された部分は、シリコン酸化膜２９の凹部２９ａを反映して、下方に凸となるように湾曲した湾曲部３１ａとなっている。
【００１６】
炭素含有膜３１の湾曲部３１ａの直上域には、シリコン酸化膜３２が設けられている。炭素含有膜３１の上面及びシリコン酸化膜３２の上面からなる平面は、平坦な連続面である。炭素含有膜３１及びシリコン酸化膜３２の上方には、シリコン酸化膜３３（第２シリコン酸化膜）が設けられている。
【００１７】
ブロック間領域３０には、１つおきに、ソース線３６が設けられている。ソース線３６の形状は、ＹＺ平面に拡がる平板状であるが、その厚さ（Ｘ方向の長さ）は下方に向かうほど薄くなっている。ソース線３６は、シリコン酸化膜２６、シリコン窒化膜２７、シリコン酸化膜２８、シリコン酸化膜２９、炭素含有膜３１、シリコン酸化膜３２及びシリコン酸化膜３３を貫通し、その下端はシリコン基板１０のアクティブエリア１２に接している。
【００１８】
また、シリコン酸化膜３３の上面には、凹部５２が形成されており、凹部５２内には、第２導電部材としての裏打配線３７が設けられている。裏打配線３７にはＹ方向に延びる複数本の配線部分３７ａと、配線部分３７ａ同士を連結するブリッジ部分３７ｂとが設けられている。これにより、上方（Ｚ方向）から見て、裏打配線３７の形状は格子状となっている。但し、裏打配線３７の形状は格子状には限定されず、Ｙ方向に延びる複数本の配線部分３７ａが相互に接続されていればよい。ソース線３６及び裏打配線３７は、例えばタングステン等の導電材料によって一体的に形成されており、ソース線３６の上端は裏打配線３７の下面に接している。また、裏打配線３７はシリコン酸化膜３３に接しており、シリコン酸化膜３３により、ワード線１６及び選択ゲート電極１８から離隔されている。
【００１９】
シリコン酸化膜３３及び裏打配線３７の上方の全面には、シリコン酸化膜３８（第３シリコン酸化膜）が設けられている。そして、ブロック間領域３０のうち、ソース線３６が設けられていないブロック間領域３０には、ビット線コンタクト４１が設けられている。ビット線コンタクト４１の形状はＺ方向に延びるピラー状であるが、下方に向かうほど細くなっている。ビット線コンタクト４１は、シリコン酸化膜２６、シリコン窒化膜２７、シリコン酸化膜２８、シリコン酸化膜２９、炭素含有膜３１、シリコン酸化膜３２、シリコン酸化膜３３及びシリコン酸化膜３８を貫通し、その下端はシリコン基板１０のアクティブエリア１２に接している。上方から見て、ビット線コンタクト４１は千鳥状に配置されている。
【００２０】
シリコン酸化膜３８の上層部分には凹部５４が形成されており、この凹部５４内には、ビット線４２が設けられている。ビット線４２はアクティブエリア１２の直上域毎に設けられており、Ｘ方向に延びている。ビット線コンタクト４１及びビット線４２は、例えばタングステン等の導電材料によって一体的に形成されており、ビット線コンタクト４１の上端はビット線４２の下面に接している。また、ビット線４２は、シリコン酸化膜３８に接し、シリコン酸化膜３８及び３３の存在により、炭素含有膜３１から離隔されている。
【００２１】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００２２】
先ず、図３（ａ）に示すように、シリコン基板１０の上層部分に素子分離絶縁体１１（図１参照）及びアクティブエリア１２が形成され、シリコン基板１０上に積層体２１及び２２が形成された構造体を作製する。積層体２１においては、下層側から順に、ゲート絶縁膜１３、浮遊ゲート電極１４、ＩＰＤ膜１５及びワード線１６が積層されている。また、積層体２２においては、下層側から順に、ゲート絶縁膜１３及び選択ゲート電極１８が積層されている。この段階においては、ワード線１６及び選択ゲート電極１８の全体は、不純物が含有されたポリシリコンによって形成されている。
【００２３】
次に、図３（ｂ）に示すように、シリコン酸化物を堆積させて、エッチバックすることにより、積層体２１及び２２の相互間にシリコン酸化物を埋め込むと共に、積層体２２の側面のうちブロック間領域３０に向いた側面上にシリコン酸化物を残留させる。次に、再びシリコン酸化物を堆積させる。これにより、積層体２１及び２２を覆うように、シリコン酸化膜２６が形成される。シリコン酸化膜２６は、積層体２１及び２２の上面及び側面並びにシリコン基板１０の上面における露出領域を覆い、積層体２１及び２２の相互間を埋め込むが、ブロック間領域３０を挟む一対の積層体２２間は完全には埋め込まない。次に、全面にシリコン窒化膜２７を形成する。シリコン窒化膜２７はシリコン酸化膜２６の形状を反映して、ブロック間領域３０においては、下方に凸となるように大きく湾曲する。
【００２４】
次に、図３（ｃ）に示すように、全面にシリコン酸化物を堆積させて、シリコン窒化膜２７上にシリコン酸化膜２８を形成する。シリコン酸化膜２８はシリコン窒化膜２７よりも厚く形成し、ブロック間領域３０を挟む一対の積層体２２間を完全に埋め込むようにする。
【００２５】
次に、図４（ａ）に示すように、上方から異方性エッチングを施して、シリコン酸化膜２８、シリコン窒化膜２７及びシリコン酸化膜２６におけるワード線１６上及び選択ゲート電極１８上に配置された部分を除去する。これにより、ワード線１６の上部及び選択ゲート電極１８の上部が露出する。このとき、シリコン窒化膜２７はブロック間領域３０に残留し、シリコン酸化膜２８はシリコン窒化膜２７によって三方を囲まれた空間に残留する。シリコン酸化膜２６、シリコン窒化膜２７及びシリコン酸化膜２８の上面は、ワード線１６及び選択ゲート電極１８の上面よりも下方に位置する。
【００２６】
次に、図４（ｂ）に示すように、例えばニッケル等の金属を堆積させて、熱処理を施すことにより、ポリシリコンからなるワード線１６及び選択ゲート電極１８に対してシリケート処理を施す。これにより、ワード線１６の上部がシリサイド化されて上層１６ｂになると共に、選択ゲート電極１８の上部がシリサイド化されて上層１８ｂになる。このとき、ワード線１６におけるシリサイド化されなかった部分は下層１６ａとなり、選択ゲート電極１８におけるシリサイド化されなかった部分は下層１８ａとなる。その後、未反応の金属を除去する。
【００２７】
次に、図４（ｃ）に示すように、全面に第１絶縁膜としてのシリコン酸化膜２９を形成する。シリコン酸化膜２９は、ワード線１６及び選択ゲート電極１８の露出部分に接触し、シリコン酸化膜２６、シリコン窒化膜２７及びシリコン酸化膜２８の上面からワード線１６及び選択ゲート電極１８の上部が突出していることを反映して、湾曲する。このため、シリコン酸化膜２９の上面のうち、ブロック間領域３０のＸ方向中央部に位置する領域は、ブロック２０に位置する領域よりも低くなり、凹部２９ａが形成される。
【００２８】
次に、全面に炭素含有膜３１を形成する。炭素含有膜３１は炭素を含有する膜であり、例えば、シリコン炭窒化膜（ＳｉＣＮ膜）、シリコン炭化膜（ＳｉＣ膜）、シリコン酸炭化膜（ＳｉＯＣ膜）又は非晶質炭素膜（ａ−Ｃ膜）である。炭素含有膜３１は、シリコン酸化膜２９の凹部２９ａを反映して湾曲する。このため、炭素含有膜３１におけるブロック間領域３０に位置する部分は、下方に凸となるように湾曲した湾曲部３１ａとなる。また、シリコン酸化膜２９の存在により、炭素含有膜３１はワード線１６及び選択ゲート電極１８には接しない。次に、炭素含有膜３１上に、第２絶縁膜として、シリコン酸化膜３２を形成する。
【００２９】
次に、図５（ａ）に示すように、炭素含有膜３１をストッパとして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施す。これにより、炭素含有膜３１の上面及びシリコン酸化膜３２の上面からなる平面が、平坦な連続面となる。このときシリコン酸化膜３２は、炭素含有膜３１における周囲よりも高い位置に配置された部分上からは除去され、周囲よりも低い位置に配置された部分上に残留する。例えば、シリコン酸化膜３２は、炭素含有膜３１の湾曲部３１ａの直上域に残留する。
【００３０】
次に、図５（ｂ）に示すように、炭素含有膜３１及びシリコン酸化膜３２の上方の全面に、第３絶縁膜としてシリコン酸化膜３３を形成する。このとき、シリコン酸化膜３３は、その下地が平坦であるため、平坦になる。
【００３１】
次に、図５（ｃ）に示すように、１つおきのブロック間領域３０において、シリコン酸化膜３３、シリコン酸化膜３２、炭素含有膜３１、シリコン酸化膜２９、シリコン酸化膜２８、シリコン窒化膜２７及びシリコン酸化膜２６を選択的に除去して、Ｙ方向及びＺ方向に延びるトレンチ５１を形成する。次に、シリコン酸化膜３３の上層部分を選択的に除去して、凹部５２を形成する。凹部５２は、トレンチ５１を含む領域に形成し、例えば、格子状に形成する。
【００３２】
次に、図１及び図２に示すように、全面に例えばタングステン等の導電材料を堆積させる。このとき、導電材料はトレンチ５１及び凹部５２の内部にも埋め込まれる。次に、例えばシリコン酸化膜３３をストッパとしてＣＭＰを施すことにより、導電材料のうち、シリコン酸化膜３３の上面上に堆積された部分を除去すると共に、トレンチ５１及び凹部５２の内部に埋め込まれた部分を残留させる。これにより、トレンチ５１内にソース線３６が形成され、凹部５２内に裏打配線３７が形成される。
【００３３】
次に、全面にシリコン酸化膜３８を形成する。次に、ブロック間領域３０のうち、ソース線３６が形成されていない１つおきのブロック間領域３０において、シリコン酸化膜３８、シリコン酸化膜３３、シリコン酸化膜３２、炭素含有膜３１、シリコン酸化膜２９、シリコン酸化膜２８，シリコン窒化膜２７及びシリコン酸化膜２６を選択的に除去して、Ｚ方向に延びるコンタクトホール５３を形成する。次に、シリコン酸化膜３８の上層部分を選択的に除去して、凹部５４を形成する。凹部５４は、コンタクトホール５３を含む領域に、Ｘ方向に延びるストライプ状に形成する。
【００３４】
次に、全面に例えばタングステン等の導電材料を堆積させる。このとき、導電材料はコンタクトホール５３及び凹部５４の内部にも埋め込まれる。次に、例えばシリコン酸化膜３８をストッパとしてＣＭＰを施すことにより、導電材料のうち、シリコン酸化膜３８の上面上に堆積された部分を除去すると共に、コンタクトホール５３及び凹部５４の内部に埋め込まれた部分を残留させる。これにより、コンタクトホール５３内にビット線コンタクト４１が形成され、凹部５４内にビット線４２が形成される。このようにして、本実施形態に係るＮＡＮＤ型フラッシュメモリ１が製造される。
【００３５】
ＮＡＮＤ型フラッシュメモリ１においては、アクティブエリア１２とワード線１６との交差部分毎に、１つの浮遊ゲート電極１４を含むメモリセルトランジスタが形成される。各メモリセルトランジスタにおいては、ワード線１６は制御ゲート電極として機能する。そして、ワード線１６の電位を制御すると共に、ソース線３６及びビット線４２を介してアクティブエリア１２の電位を制御することにより、浮遊ゲート電極１４に対して電荷を注入又は排出し、データを書き込む。浮遊ゲート電極１４に蓄積された電荷の有無により、メモリセルトランジスタのしきい値が異なる。一方、ソース線３６とビット線４２との間に流れる電流を検出することにより、メモリセルトランジスタのしきい値を判定し、メモリセルトランジスタに書き込まれたデータを読み出す。これらの動作において、裏打配線３７は、ソース線３６の裏打配線（シャント配線）として機能し、ソース線３６の電位を速やかに変化させる。
【００３６】
次に、本実施形態の効果について説明する。
本実施形態に係るＮＡＮＤ型フラッシュメモリ１においては、ワード線１６と裏打配線３７との間に炭素含有膜３１が設けられている。炭素含有膜３１は、例えばシリコン窒化膜（ＳｉＮ膜）と比較して、誘電率が低い。すなわち、シリコン窒化物（ＳｉＮ）の比誘電率が７．０であるのに対して、例えば、シリコン炭窒化物（ＳｉＣＮ）の比誘電率は４．９であり、シリコン炭化物（ＳｉＣ）の比誘電率は４．５であり、シリコン酸炭化物（ＳｉＯＣ）の比誘電率は２．９であり、非晶質炭素（ａ−Ｃ）の比誘電率は２．５である。このため、ワード線１６と裏打配線３７との間の寄生容量が低く、ＮＡＮＤ型フラッシュメモリ１の動作速度が高い。
【００３７】
また、本実施形態に係るＮＡＮＤ型フラッシュメモリ１においては、ワード線１６と炭素含有膜３１との間にシリコン酸化膜２９が設けられているため、炭素含有膜３１はワード線１６から離隔されている。この結果、ワード線１６が炭素含有膜３１に接することがなく、ワード線１６から炭素含有膜３１を介してリーク電流が流れることがない。
【００３８】
同様に、炭素含有膜３１と裏打配線３７との間にはシリコン酸化膜３３が設けられているため、裏打配線３７は炭素含有膜３１から離隔されている。これにより、裏打配線３７が炭素含有膜３１に接することがなく、裏打配線３７から炭素含有膜３１を介してリーク電流が流れることがない。
【００３９】
更に、炭素含有膜３１の下面はシリコン酸化膜２９によって覆われ、炭素含有膜３１の上面はシリコン酸化膜３３によって覆われているため、炭素含有膜３１に含まれる炭素原子がメモリセルトランジスタの各部に拡散することが少ない。これにより、炭素原子の拡散によってメモリセルトランジスタの特性が変動することを抑制できる。
【００４０】
更にまた、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の製造方法においては、図５（ａ）に示す工程においてＣＭＰを施しているため、シリコン酸化膜３３の下地を平坦にすることができ、それより上層に形成される構造物の平坦性を向上させることができる。そして、このＣＭＰにおいて、ストッパとして炭素含有膜３１を用いている。炭素含有膜３１は、例えばシリコン窒化膜と比較して硬質であるため、ＣＭＰの際にクラックが生じにくい。この結果、ＮＡＮＤ型フラッシュメモリ１は歩留まりが高い。
【００４１】
更にまた、本実施形態においては、シリコン酸化膜３３上に裏打配線３７を形成し、シリコン酸化膜３８上にビット線４２を形成している。このため、裏打配線３７及びビット線４２を、ダマシン法によって形成することができる。
【００４２】
なお、仮に、炭素含有膜３１（図２参照）の替わりに、シリコン窒化膜を設けると、シリコン窒化膜の比誘電率は７．０であり、炭素含有膜３１の比誘電率よりも高いため、ワード線１６と裏打配線３７との間の寄生容量が大きくなる。このため、ワード線１６の電位を速やかに変化させることが困難になり、ＮＡＮＤ型フラッシュメモリの動作速度が低下する。
【００４３】
次に、第２の実施形態について説明する。
図６は、本実施形態に係る半導体装置を例示する平面図であり、
図７は、図６に示すＢ−Ｂ’線による断面図である。
なお、図６においては、図を見やすくするために、ＳＴＩ以外の絶縁部分は図示を省略している。
本実施形態に係る半導体装置も、前述の第１の実施形態と同様に、ＮＡＮＤ型フラッシュメモリである。
【００４４】
図６及び図７に示すように、本実施形態に係るＮＡＮＤ型フラッシュメモリ２においては、裏打配線３７（図１及び図２参照）が設けられていない。この場合は、仮に炭素含有膜３１が設けられていないと、ワード線１６とビット線４２との間の寄生容量により、ワード線１６の駆動速度が低下してしまう。しかしながら、ＮＡＮＤ型フラッシュメモリ２においては、ワード線１６とビット線４２との間に炭素含有膜３１が設けられているため、ワード線１６とビット線４２との間の寄生容量が小さい。このため、動作速度が高い。また、ビット線４２（第２導電部材）はシリコン酸化膜３８（第２シリコン酸化膜）に接しており、炭素含有膜３１からは離隔されている。このため、ビット線４２から炭素含有膜３１を介してリーク電流が流れることがない。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４５】
なお、ＮＡＮＤ型フラッシュメモリの構造は、上述の例には限定されず、例えば、積層体２１及び２２の相互間に空洞が形成されていてもよく、シリコン酸化膜２９、３３及び３８の一部又は全部に代えて、空隙が形成されていてもよい。また、ワード線１６及び選択ゲート電極１８を金属により形成してもよい。また、前述の各実施形態においては、半導体装置がＮＡＮＤ型フラッシュメモリである例を示したが、本発明はこれには限定されない。ある導電部材が、それより上層の導電部材との間で寄生容量を生じる可能性がある半導体装置であれば、本発明を適用することにより、上述の効果を得ることができる。又は、導電部材の上に絶縁膜を成膜し、この絶縁膜にＣＭＰを施し、その上に更に導電部材を形成する半導体装置の製造方法であって、ＣＭＰの際にクラックが生じる可能性がある場合には、本発明を適用することにより、上述の効果を得ることができる。
【００４６】
以上説明した実施形態によれば、動作速度が高い半導体装置及びその製造方法を実現することができる。
【００４７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４８】
１、２：ＮＡＮＤ型フラッシュメモリ、１０：シリコン基板、１１：素子分離絶縁体、１２：アクティブエリア、１３：ゲート絶縁膜、１４：浮遊ゲート電極、１５：ＩＰＤ膜、１６：ワード線、１６ａ：下層、１６ｂ：上層、１８：選択ゲート電極、１８ａ：下層、１８ｂ：上層、２０：ブロック、２１、２２：積層体、２６：シリコン酸化膜、２７：シリコン窒化膜、２８：シリコン酸化膜、２９：シリコン酸化膜、２９ａ：凹部、３０：ブロック間領域、３１：炭素含有膜、３１ａ：湾曲部、３２：シリコン酸化膜、３３：シリコン酸化膜、３６：ソース線、３７：裏打配線、３７ａ：配線部分、３７ｂ：ブリッジ部分、３８：シリコン酸化膜、４１：ビット線コンタクト、４２：ビット線、５１：トレンチ、５２：凹部、５３：コンタクトホール、５４：凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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