(57)【要約】【課題】メモリセルアレイおよび周辺回路の両方において、ワード線またはゲート電極を適切にシリサイド化することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板、半導体基板の上方に設けられたフローティングゲートと、フローティングゲート上に設けられたゲート間絶縁膜と、ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセル、および、互いに電気的に接続されたフローティングゲートおよびコントロールゲートを含むゲート電極と、ゲート電極のうちフローティングゲートの側面を被覆する側壁膜と、ゲート電極のうちコントロールゲートの側面を被覆し側壁膜上に設けられたスペーサとを備えたトランジスタを含む周辺回路、を備え、メモリセルおよび周辺回路において、コントロールゲートの上部はシリサイド化されている。【選択図】図３
2013069993.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、
前記半導体基板の上方に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセル、および、
互いに電気的に接続された前記電荷蓄積層および前記コントロールゲートを含むゲート電極と、前記ゲート電極のうち前記電荷蓄積層の側面を被覆する側壁膜と、前記ゲート電極のうち前記コントロールゲートの側面を被覆し前記側壁膜上に設けられたスペーサとを備えたトランジスタを含む周辺回路、を備え、
前記メモリセルおよび前記周辺回路において、前記コントロールゲートの上部はシリサイド化されており、
複数の前記メモリセルのうち或るメモリセルを選択するときに導通状態になる選択トランジスタをさらに備え、
該選択トランジスタは、互いに電気的に接続された前記電荷蓄積層および前記コントロールゲートを含むゲート電極と、前記ゲート電極のうち前記電荷蓄積層の側面を被覆する側壁膜と、前記ゲート電極のうち前記コントロールゲートの側面を被覆し前記側壁膜上に設けられたスペーサとを含み、
前記選択トランジスタの前記コントロールゲートの上部はシリサイド化されており、
前記スペーサは、前記選択トランジスタの前記コントロールゲートの側面のうち隣接する前記メモリセル側とは反対側の側面に設けられ、前記メモリセル側の側面には設けられておらず、
隣接する前記メモリセル間の間隔は、前記周辺回路において隣接する素子間の間隔よりも狭いことを特徴とする半導体記憶装置。
【請求項２】
半導体基板、
前記半導体基板の上方に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセル、および、
互いに電気的に接続された前記電荷蓄積層および前記コントロールゲートを含むゲート電極と、前記ゲート電極のうち前記電荷蓄積層の側面を被覆する側壁膜と、前記ゲート電極のうち前記コントロールゲートの側面を被覆し前記側壁膜上に設けられたスペーサとを備えたトランジスタを含む周辺回路、を備え、
前記メモリセルおよび前記周辺回路において、前記コントロールゲートの上部はシリサイド化されていることを特徴とする半導体記憶装置。
【請求項３】
複数の前記メモリセルのうち或るメモリセルを選択するときに導通状態になる選択トランジスタをさらに備え、
該選択トランジスタは、互いに電気的に接続された前記電荷蓄積層および前記コントロールゲートを含むゲート電極と、前記ゲート電極のうち前記電荷蓄積層の側面を被覆する側壁膜と、前記ゲート電極のうち前記コントロールゲートの側面を被覆し前記側壁膜上に設けられたスペーサとを含み、
前記選択トランジスタの前記コントロールゲートの上部はシリサイド化されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記スペーサは、前記選択トランジスタの前記コントロールゲートの側面のうち隣接する前記メモリセル側とは反対側の側面に設けられ、前記メモリセル側の側面には設けられていないことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
隣接する前記メモリセル間の間隔は、前記周辺回路において隣接する素子間の間隔よりも狭いことを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの周辺に設けられた周辺回路とを備えた半導体記憶装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に電荷蓄積層の材料を形成し、
前記電荷蓄積層の材料上にゲート間絶縁膜の材料を形成し、
前記ゲート間絶縁膜の材料上にコントロールゲートの材料を形成し、
前記コントロールゲートの材料、前記ゲート間絶縁膜の材料および前記電荷蓄積層の材料を加工して、前記コントロールゲート、前記ゲート間絶縁膜および前記電荷蓄積層を形成し、
前記メモリセルアレイにおいて隣接する前記メモリセル間を充填し、かつ、前記周辺回路において前記電荷蓄積層の側面を被覆する側壁膜を形成し、
前記周辺回路において、前記コントロールゲートの側面を被覆しかつ前記側壁膜上に設けられたスペーサを形成し、
前記コントロールゲート上に金属膜を堆積し、
前記メモリセルおよび前記周辺回路において、前記コントロールゲートをシリサイド化することを具備した半導体記憶装置の製造方法。
【請求項７】
前記半導体記憶装置は、複数の前記メモリセルのうち或るメモリセルを選択するときに導通状態になる選択トランジスタをさらに備え、
前記側壁膜は、前記選択トランジスタの電荷蓄積層の側面を被覆し、
前記スペーサは、前記選択トランジスタのコントロールゲートの側面を被覆しかつ前記選択トランジスタの前記側壁膜上にも形成され、
前記コントロールゲートのシリサイド化の際に、前記選択トランジスタの前記コントロールゲートの上部もシリサイド化されることを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルトランジスタは、電荷を蓄積するフローティングゲートとフローティングゲートの電圧を制御するコントロールゲートとを含むスタックゲート構造を有している。
【０００３】
近年、メモリセルの高集積化に伴い、メモリセルアレイのパターンが微細化されている。メモリセルアレイの微細化が進むと、配線幅が狭くなり、配線抵抗が高くなる。これに対して、配線をシリサイド化させることによって、配線抵抗を低減させている。
【０００４】
メモリセルアレイのコントロールゲート（ワード線）および周辺回路のゲート電極をシリサイド化する際には、隣接するワード線間や隣接するゲート電極間に絶縁膜を充填する。その絶縁膜をエッチングバックすることによって、ワード線およびゲート電極の上部を露出させる。この露出されたワード線およびゲート電極上に金属膜を堆積し、ワード線およびゲート電極の上部をシリサイド化する。
【０００５】
しかし、メモリセルアレイにおける隣接するワード線間の間隔は、周辺回路において隣接するゲート電極間の間隔に比べて狭い。従って、絶縁膜は、周辺回路の領域において深くエッチングされ、周辺回路のゲート電極はメモリセルアレイのワード線よりも大きく露出される。その結果、シリサイド化工程において、周辺回路のゲート電極に拡散する金属量は、メモリセルアレイのワード線に拡散する金属量よりも多くなり、周辺回路のゲート電極が過剰にシリサイド化されるおそれがある。
【０００６】
周辺回路のゲート電極では、ＩＰＤ（Inter Poly-Si Dielectric）膜の一部が除去され、フローティングゲートとコントロールゲートとが接続されている。このため、ゲート電極を過剰にシリサイド化すると、周辺回路では、金属がコントロールゲートだけでなくフローティングゲートおよびゲート絶縁膜にまで拡散する可能性がある。この場合、周辺回路の素子の特性が変化するという問題が生じる。例えば、周辺回路のトランジスタの閾値電圧が変化してしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２１２１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
メモリセルアレイおよび周辺回路の両方において、ワード線またはゲート電極を適切にシリサイド化することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本実施形態による半導体記憶装置は、半導体基板、複数のメモリセルおよび周辺回路を備える。メモリセルは、半導体基板の上方に設けられたフローティングゲートと、フローティングゲート上に設けられたゲート間絶縁膜と、ゲート間絶縁膜上に設けられたコントロールゲートとを含む。周辺回路はトランジスタを含む。トランジスタは、互いに電気的に接続されたフローティングゲートおよびコントロールゲートを含むゲート電極と、ゲート電極のうちフローティングゲートの側面を被覆する側壁膜と、ゲート電極のうちコントロールゲートの側面を被覆し側壁膜上に設けられたスペーサとを備えた、を備え、メモリセルおよび周辺回路において、コントロールゲートの上部はシリサイド化されている。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭ１の構成図。
【図２】第１の実施形態に従ったメモリセルアレイＭＣＡの構成図。
【図３】メモリセルＭＣ、選択トランジスタＳＧ、および、周辺回路のトランジスタＴｒの構成を示す断面図。
【図４】第１の実施形態によるメモリ１の製造方法を示す断面図。
【図５】図４に続く、メモリ１の製造方法を示す断面図。
【図６】図５に続く、メモリ１の製造方法を示す断面図。
【図７】図６に続く、メモリ１の製造方法を示す断面図。
【図８】図７に続く、メモリ１の製造方法を示す断面図。
【図９】図８に続く、メモリ１の製造方法を示す断面図。
【図１０】図９に続く、メモリ１の製造方法を示す断面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
図１は、第１の実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）１（以下、単にメモリ１ともいう）の構成図である。メモリ１は、メモリセルアレイＭＣＡと、周辺回路ＰＲＩと、を備えている。メモリセルアレイＭＣＡおよび周辺回路ＰＥＲは、１チップ上に形成される。
【００１３】
メモリセルアレイＭＣＡは、マトリクス状に二次元配置された複数のメモリセルＭＣを含む。周辺回路ＰＲＩは、メモリセルアレイＭＣＡの周辺に形成され、メモリセルアレイＭＣＡを制御する。周辺回路ＰＲＩは、例えば、ドライバ、デコーダ、バッファ、電源回路等を含み、複数の半導体素子（図示せず）を備える。
【００１４】
図２は、第１の実施形態に従ったメモリセルアレイＭＣＡの構成図である。メモリセルアレイは、複数のメモリブロックＢＬＯＣＫを含む。図２には、或るブロックＢＬＯＣＫｉ（ｉは整数）の構成を示す。ブロックＢＬＯＣＫｉは、データ消去の単位であり、各カラムのビット線ＢＬに接続される複数のＮＡＮＤストリングＮＳ０〜ＮＳ５を含む。ＮＡＮＤストリングＮＳ０〜ＮＳ５は、直列に接続された複数のメモリセルＭＣと、これらのメモリセルＭＣの両端に接続された選択ゲートトランジスタＳＧＳ、ＳＧＤとを備える。この例では、各ＮＡＮＤストリングＮＳにおいて５つのメモリセルＭＣが直列に接続されているが、通常、３２個または６４個のメモリセルＭＣが直列に接続されている。ＮＡＮＤストリングＮＳ０〜ＮＳ５の一端は、対応するビット線ＢＬ０〜ＢＬ５に接続され、その他端は共通ソース線ＳＬに接続されている。
【００１５】
メモリセルＭＣのコントロールゲートＣＧは、そのメモリセルＭＣが属するページのワード線ＷＬ０〜ＷＬ４に接続されている。例えば、ページｊ（ｊ＝０〜４）に属するメモリセルＭＣのコントロールゲートは、ワード線ＷＬｊに接続されている。選択ゲートトランジスタＳＧＤ、ＳＧＳのゲートは、選択ゲート線ＳＧＬ１またはＳＧＬ２に接続されている。ページは、データ読出しまたはデータ書込みの単位である。
【００１６】
複数のワード線ＷＬは、ロウ方向に延伸しており、複数のビット線ＢＬは、ロウ方向にほぼ直交するようにカラム方向に延伸している。
【００１７】
図２に示すように、メモリセルＭＣは、ワード線ＷＬとアクティブエリア（本実施形態においてはビット線ＢＬと平行な半導体基板１０の表面部分）とによって構成される格子形状の交点に対応して設けられている。例えば、ワード線ＷＬ０〜ＷＬ４とビット線ＢＬ０〜ＢＬ５と平行なアクティブエリアによって構成される格子形状の交点は、５×６のマトリクス状に位置する。メモリセルＭＣは、これらの交点に対応するように５×６のマトリクス状に二次元配置されている。尚、本実施形態のブロックは、５×６（３０個）のメモリセルＭＣを有するが、１ブロック内のメモリセルＭＣの個数は、これに限定されない。
【００１８】
メモリセルＭＣは、フローティングゲートＦＧおよびコントロールゲートＣＧを有するｎ型ＦＥＦ（Field-Effect Transistor）で構成されている。ワード線ＷＬによってコントロールゲートＣＧに電圧を与えることで、フローティングゲートＦＧに電荷（電子）を注入し、あるいは、フローティングゲートＦＧから電荷（電子）を放出させる。これにより、メモリセルＭＣにデータを書き込み、あるいは、メモリセルＭＣのデータを消去する。メモリセルＭＣは、フローティングゲートＦＧに蓄積された電荷（電子）の量に応じた閾値電圧を有する。メモリセルＭＣは、閾値電圧の違いとして、二値データ（１ビット）あるいは多値データ（２ビット以上）を電気的に記憶することができる。
【００１９】
図３（Ａ）および図３（Ｂ）は、メモリセルＭＣ、選択トランジスタＳＧ、および、周辺回路のトランジスタＴｒの構成を示す断面図である。図３は、カラム方向の断面を示す。
【００２０】
図３（Ａ）に示すように、メモリセルアレイＭＣＡにおいて、複数のメモリセルＭＣが半導体基板１０上に設けられている。メモリセルＭＣは、半導体基板１０上に設けられたトンネルゲート絶縁膜２５と、トンネルゲート絶縁膜２５上に設けられたフローティングゲートＦＧと、フローティングゲートＦＧ上に設けられたゲート間絶縁膜ＩＰＤ（Inter Poly Dielectric）と、ゲート間絶縁膜ＩＰＤ上に設けられたコントロールゲートＣＧとを含む。
【００２１】
カラム方向に隣接する複数のメモリセルＭＣは、半導体基板１０に形成された拡散層２０を介して電気的に直列に接続されている。これにより、カラム方向に隣接する複数のメモリセルＭＣは、ＮＡＮＤストリングＮＳ０〜ＮＳ５を構成する。
【００２２】
フローティングゲートＦＧは、例えば、ポリシリコンを用いて形成されている。コントロールゲートＣＧは、その下部が例えば、ポリシリコンを用いて形成されており、その上部が例えば、シリサイドを用いて形成されている。即ち、コントロールゲートＣＧは、ポリシリコン層７０およびシリサイド層７１を含む。シリサイド層７１は、例えば、ニッケルシリサイドを用いて形成されている。コントロールゲートＣＧは、ロウ方向に延伸しており、ワード線としても機能する。従って、各コントロールゲートＣＧは、ロウ方向に隣接する複数のメモリセルＭＣに共有されている。
【００２３】
カラム方向に隣接する複数のメモリセルＭＣのフローティングゲートＦＧ間およびコントロールゲートＣＧ間には、側壁膜３０が埋め込まれている。側壁膜３０は、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。
【００２４】
ＭＡＮＤストリングの端のメモリセルＭＣは、拡散層２０を介して選択ゲートトランジスタＳＧに接続されている。選択ゲートトランジスタＳＧは、トンネルゲート絶縁膜２５と、ゲート絶縁膜２６上に設けられたゲート電極Ｇとを備える。ゲート電極Ｇは、メモリセルＭＣと同様にフローティングゲートＦＧ、ゲート間絶縁膜ＩＰＤおよびコントロールゲートＣＧを含む。しかし、ゲート間絶縁膜ＩＰＤの一部が除去されており、コントロールゲートＣＧとフローティングゲートＦＧとは、互いに電気的に接続されている。これにより、コントロールゲートＣＧおよびフローティングゲートＦＧは、１つのゲート電極Ｇとして機能する。選択ゲートトランジスタＳＧは、メモリセルＭＣを選択するときに、対応するＮＡＮＤストリングＮＳをビット線ＢＬに接続するために導通状態になるように構成されている。
【００２５】
選択ゲートトランジスタＳＧのゲート電極ＧとメモリセルＭＣのフローティングゲートＦＧとの間、および、選択ゲートトランジスタＳＧのゲート電極ＧとメモリセルＭＣのコントロールゲートＣＧとの間には、側壁膜３０が埋め込まれている。また、選択ゲートトランジスタＳＧのフローティングゲートＦＧのメモリセルＭＣと隣接する側とは反対側の側面にも、側壁膜３０が設けられている。即ち、側壁膜３０は、選択ゲートトランジスタＳＧのゲート電極ＧのうちフローティングゲートＦＧの側面を被覆する。側壁膜３０は、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。
【００２６】
また、側壁膜３０上にスペーサ５１が設けられている。スペーサ５１は、選択ゲートトランジスタＳＧのゲート電極ＧのうちコントロールゲートＣＧの側面を被覆している。また、スペーサ５１は、選択ゲートトランジスタＳＧのコントロールゲートＣＧの側面のうちメモリセルＭＣと隣接する側とは反対側の側面に設けられ、メモリセルＭＣ側の側面には設けられていない。スペーサ５１は、例えば、シリコン窒化膜等の絶縁膜を用いて形成されている。
【００２７】
スペーサ５１は、側壁膜３０上において選択ゲートトランジスタＳＧのコントロールゲートＣＧの側面を被覆することによって、選択ゲートトランジスタＳＧのゲート電極Ｇが過剰にシリサイド化されることを抑制することができる。
【００２８】
選択ゲートトランジスタＳＧは、拡散層２１を介してコンタクトプラグ９０に接続されており、コンタクトプラグ９０を介してビット線ＢＬに電気的に接続されている。
【００２９】
側壁膜３０の側面には、絶縁膜４０、５０が形成されている。絶縁膜４０は、例えば、シリコン酸化膜を用いて形成されており、絶縁膜５０は、例えば、シリコン窒化膜を用いて形成されている。さらに、絶縁膜５０上に層間絶縁膜６０、８０が設けられている。層間絶縁膜６０、８０は、例えば、シリコン酸化膜を用いて形成されている。コンタクトプラグ９０は、絶縁膜４０、５０および層間絶縁膜６０、８０を貫通して拡散層２１に接触している。
【００３０】
図３（Ｂ）に示すように、周辺回路においてトランジスタＴｒが半導体基板１０上に設けられている。トランジスタＴｒは、トンネルゲート絶縁膜２５よりも厚いゲート絶縁膜２６と、ゲート絶縁膜２６上に設けられたゲート電極Ｇとを備える。ゲート電極Ｇは、選択ゲートトランジスタＳＧと同様に、コントロールゲートＣＧおよびフローティングゲートＦＧによって構成されているが、ゲート間絶縁膜ＩＰＤの一部が除去されており、コントロールゲートＣＧとフローティングゲートＦＧとは、互いに電気的に接続されている。これにより、コントロールゲートＣＧおよびフローティングゲートＦＧは、１つのゲート電極Ｇとして機能する。
【００３１】
ゲート電極Ｇの両側に拡散層２２が設けられている。拡散層２２は、ソースまたはドレインとして機能する。
【００３２】
側壁膜３０は、トランジスタＴｒのフローティングゲートＦＧの両側の側面を被覆する。また、側壁膜３０上にスペーサ５１が設けられている。スペーサ５１は、トランジスタＴｒのゲート電極ＧのうちコントロールゲートＣＧの側面を被覆している。
【００３３】
スペーサ５１は、周辺回路ＰＲＩのトランジスタＴｒのコントロールゲートＣＧの側面を被覆することによって、トランジスタＴｒのゲート電極Ｇが過剰にシリサイド化されることを抑制することができる。
【００３４】
メモリセルＭＣ、選択ゲートトランジスタＳＧおよび周辺回路ＰＲＩのトランジスタＴｒのそれぞれのコントロールゲートＣＧの上部は、シリサイド化されており、シリサイド層７１を有する。選択ゲートトランジスタＳＧおよび周辺回路ＰＲＩのトランジスタＴｒにおいて、シリサイド層７１は、フローティングゲートＦＧに達していない。従って、本実施形態では、選択ゲートトランジスタＳＧおよび周辺回路ＰＲＩの素子の特性は、適切に制御され得る。
【００３５】
図４（Ａ）から図１０（Ｂ）は、第１の実施形態によるメモリ１の製造方法を示す断面図である。図４（Ａ）から図１０（Ｂ）において、（Ａ）は、メモリセルアレイＭＣＡの断面を示し、（Ｂ）は、周辺回路ＰＲＩのトランジスタＴｒの断面を示す。
【００３６】
まず、熱酸化法を用いて半導体基板１０上にトンネルゲート絶縁膜２５およびゲート絶縁膜２６を形成する。次に、ゲート絶縁膜２５，２６上にフローティングゲートＦＧの材料を堆積する。フローティングゲートＦＧの材料には、例えば、ポリシリコンを用いる。
【００３７】
素子分離ＳＴＩ（Shallow Trench Isolation）の形成後、フローティングゲートＦＧの材料上にゲート間絶縁膜ＩＰＤの材料を堆積する。ゲート間絶縁膜ＩＰＤの材料には、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜よりも誘電率の高いＨｉｇｈ−ｋ膜を用いる。
【００３８】
次に、周辺回路ＰＲＩにおいて、フローティングゲートＦＧにコントロールゲートＣＧを電気的に接続するために、ゲート間絶縁膜ＩＰＤの一部を除去する。
【００３９】
次に、ゲート間絶縁膜ＩＰＤの材料上にコントロールゲートＣＧの材料を堆積する。コントロールゲートＣＧの材料には、例えば、ポリシリコンを用いる。
【００４０】
次に、コントロールゲートＣＧの材料、ゲート間絶縁膜ＩＰＤの材料およびフローティングゲートＦＧの材料を加工して、コントロールゲートＣＧ、ゲート間絶縁膜ＩＰＤおよびフローティングゲートＦＧを形成する。このとき、コントロールゲートＣＧの材料上にハードマスクＨＭを堆積し、リソグラフィ技術およびＲＩＥ法を用いて、ハードマスクＨＭをパターニングする。このパターニングされたハードマスクＨＭを用いて、コントロールゲートＣＧの材料、ゲート間絶縁膜ＩＰＤの材料およびフローティングゲートＦＧの材料を加工すればよい。ハードマスクＨＭには、例えば、シリコン窒化膜等の絶縁膜を用いる。
【００４１】
次に、コントロールゲートＣＧ等をマスクとして用いて、不純物を導入することによって、拡散層２０、２１、２２を形成する。
【００４２】
次に、隣接するフローティングゲートＦＧ間、隣接するコントロールゲートＣＧ間、および、半導体基板１０上に側壁膜３０の材料を堆積する。側壁膜３０の材料には、例えば、シリコン酸化膜等の絶縁膜を用いる。
【００４３】
さらに、側壁膜３０の材料をエッチングバックする。これによって、側壁膜３０は、メモリセルアレイＭＣＡにおいて隣接するメモリセルＭＣ間を充填したまま、コントロールゲートＣＧの上面を露出させる。
【００４４】
周辺回路ＰＲＩでは、側壁膜３０は、トランジスタＴｒのゲート電極ＧのうちフローティングゲートＦＧの側面に形成される。側壁膜３０は、トランジスタＴｒのゲート電極ＧのうちコントロールゲートＣＧの下部側面を被覆する可能性もあるが、コントロールゲートＣＧの上部側面は被覆しない。従って、少なくともコントロールゲートＣＧの上部側面は、露出される。
【００４５】
さらに、選択ゲートトランジスタＳＧにおいて、側壁膜３０は、ゲート電極ＧのうちフローティングゲートＦＧの一方の側面に形成される。側壁膜３０は、選択ゲートトランジスタＳＧのゲート電極ＧのうちコントロールゲートＣＧの下部側面を被覆する可能性もあるが、コントロールゲートＣＧの上部側面は被覆しない。従って、少なくともコントロールゲートＣＧの上部側面は、露出される。これにより、図４（Ａ）および図４（Ｂ）に示す構造が得られる。
【００４６】
次に、図５（Ａ）および図５（Ｂ）に示すように、絶縁膜４０、５０を側壁膜３０およびコントロールゲートＣＧ上に堆積する。絶縁膜４０、５０には、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜を用いる。さらに、層間絶縁膜６０を絶縁膜５０上に堆積する。層間絶縁膜６０には、例えば、ＢＰＳＧ等のシリコン酸化膜を用いる。
【００４７】
次に、コントロールゲートＣＧの上面が露出されるまで、層間絶縁膜６０、絶縁膜４０、５０をエッチングバックする。これにより、図６（Ａ）および図６（Ｂ）に示す構造が得られる。通常、隣接するメモリセルＭＣ間の間隔は、周辺回路ＰＲＩにおいて隣接する素子間の間隔よりも狭く、メモリセルアレイＭＣＡのメモリセルＭＣの平面レイアウトの密度は、周辺回路ＰＲＩの素子の平面レイアウトの密度よりも高い。即ち、メモリセルアレイＭＣＡと周辺回路ＰＲＩとでは、平面レイアウトにおいて粗密の差がある。この粗密の差によって、エッチングバックされる側壁膜３０の量は、メモリセルアレイＭＣＡと周辺回路ＰＲＩとで相違する。例えば、メモリセルアレイＭＣＡの平面レイアウトの密度は比較的高いので、メモリセルＭＣ間に充填された側壁膜３０はあまりエッチングされない。一方、周辺回路ＰＲＩの平面レイアウトの密度は比較的に低いので、周辺回路ＰＲＩの素子間に充填された側壁膜３０は多くエッチングされる。
【００４８】
従って、図６（Ａ）に示すように、メモリセルＭＣ間に充填された側壁膜３０はフローティングゲートＦＧおよびコントロールゲートＣＧの側面を被覆するように残置される。一方、図６（Ｂ）に示すように、周辺回路ＰＲＩでは、側壁膜３０は、トランジスタＴｒのゲート電極ＧのうちフローティングゲートＦＧの側面には残るが、側壁膜３０の上部はエッチングされてしまう。従って、周辺回路ＰＲＩにおけるトランジスタＴｒのゲート電極ＧのうちコントロールゲートＣＧの上部側面は露出されてしまう。
【００４９】
また、図６（Ａ）に示すように、選択ゲートトランジスタＳＧでは、側壁膜３０は、コントロールゲートＣＧの側面のうちメモリセルＭＣ側の側面Ｆ１には残置される。しかし、コントロールゲートＣＧの側面のうち隣接するメモリセルＭＣ側とは反対側の側面Ｆ２において、側壁膜３０の上部はエッチングされてしまうので、側壁膜３０は、側面Ｆ２には残っていない。即ち、側壁膜３０は、フローティングゲートＦＧのメモリセルＭＣ側の側面には残置されるが、コントロールゲートＣＧのメモリセルＭＣ側とは反対側の側面には残置されていない。従って、選択ゲートトランジスタＳＧでは、ゲート電極ＧのうちコントロールゲートＣＧのメモリセルＭＣ側とは反対側の側面は露出されている。
【００５０】
次に、図７（Ａ）および図７（Ｂ）に示すように、コントロールゲートＧ、側壁膜３０および層間絶縁膜６０上にスペーサ５１の材料を堆積する。このとき、露出されている周辺回路ＰＲＩのトランジスタＴｒおよび選択ゲートトランジスタＳＧのゲート電極Ｇの側面には、スペーサ５１が縦方向に厚く形成されることになる。スペーサ５１の材料には、例えば、シリコン窒化膜等の絶縁膜を用いる。
【００５１】
次に、スペーサ５１の材料を異方的にエッチングする。これによって、スペーサ５１が、周辺回路ＰＲＩのトランジスタＴｒおよび選択ゲートトランジスタＳＧのゲート電極Ｇの側面に残置される。より詳細には、図８（Ａ）に示すように、選択ゲートトランジスタＳＧでは、スペーサ５１は、フローティングゲートＦＧの側面に形成された側壁膜３０上に形成され、かつ、コントロールゲートＣＧのメモリセルＭＣ側とは反対側の側面を被覆する。図８（Ｂ）に示すように、周辺回路ＰＲＩにおいて、スペーサ５１は、トランジスタＴｒのフローティングゲートＦＧの側面に形成された側壁膜３０上に形成され、かつ、トランジスタＴｒのコントロールゲートＣＧの側面を被覆する。これにより、メモリセルＭＣ、選択ゲートトランジスタＳＧおよび周辺回路ＰＲＩのトランジスタＴｒにおいて、コントロールゲートＣＧまたはゲート電極Ｇは、ほぼ均一に露出される。
【００５２】
次に、図９（Ａ）および図９（Ｂ）に示すように、コントロールゲートＣＧ、側壁膜３０およびスペーサ５１上に金属膜６５を堆積する。金属膜６５には、例えば、ニッケル等を用いる。このとき、周辺回路ＰＲＩにおけるトランジスタＴｒのゲート電極Ｇの上部側面および選択ゲートトランジスタＳＧのゲートＧの上部側面には、スペーサ５１が形成されている。従って、周辺回路ＰＲＩのトランジスタＴｒおよび選択ゲートトランジスタＳＧにおいて、金属膜６５は、ゲート電極ＧのコントロールゲートＣＧの上部を被覆し、コントロールゲートＣＧの下部側面には接触しない。
【００５３】
次に、熱処理を行うことによって、金属膜６５によってコントロールゲートＣＧをシリサイド化する。これにより、図１０（Ａ）および図１０（Ｂ）に示すように、コントロールゲートＣＧの上部にシリサイド層７１が形成される。シリサイド層７１の下には、ポリシリコン層７０が残存している。
【００５４】
ここで、メモリセルアレイＭＣＡにおいては、隣接するメモリセルＭＣ間に側壁膜３０が埋め込まれている。従って、シリサイド層７１は、メモリセルＭＣのコントロールゲートＣＧの上部に形成され、その下部は、ポリシリコンのままである。
【００５５】
選択ゲートトランジスタＳＧにおいては、ゲート電極ＧのメモリセルＭＣ側の側面は、側壁膜３０によって被覆され、ゲート電極Ｇの隣接するメモリセルＭＣ側とは反対側の側面は、側壁膜３０およびスペーサ５１によって被覆されている。従って、選択ゲートトランジスタＳＧにおいても、シリサイド層７１は、選択ゲートトランジスタＳＧのゲート電極Ｇの上部に形成され、その下部はポリシリコン層７０のままである。
【００５６】
周辺回路ＰＲＩのトランジスタＴｒにおいては、ゲート電極Ｇの側面は、側壁膜３０およびスペーサ５１によって被覆されている。従って、周辺回路ＰＲＩにおいても、シリサイド層７１は、ゲート電極Ｇの上部に形成され、その下部はポリシリコン層７０のままである。
【００５７】
本実施形態によれば、シリサイド層７１を形成する際に、側壁膜３０およびスペーサ５１が周辺回路ＰＲＩのトランジスタＴｒのゲート電極Ｇの側面および選択ゲートトランジスタＳＧのゲート電極Ｇの側面を被覆している。従って、周辺回路ＰＲＩおよび選択ゲートトランジスタＳＧにおいて、金属膜６５がゲート電極Ｇの下方（フローティングゲートＦＧおよびゲート絶縁膜２６）にまで拡散することを抑制し、ゲートＧが過剰にシリサイド化されることを抑制できる。これにより、周辺回路ＰＲＩの素子の特性（例えば、トランジスタＴｒの閾値電圧）の変化を抑制することができる。
【００５８】
また、平面レイアウトにおいて、コントロールゲートＣＧまたはゲート電極Ｇの密度が半導体基板１０上において相違していたとしても、側壁膜３０およびスペーサ５１の両方が設けられていることによって、メモリセルアレイＭＣＡおよび周辺回路ＰＲＩにおいて、コントロールゲートＣＧまたはゲート電極Ｇの露出量をほぼ均一にすることができる。これにより、メモリセルアレイＭＣＡおよび周辺回路ＰＲＩにおいて、シリサイド層７１はほぼ均一の厚みに形成され得る。その結果、選択ゲートトランジスタＳＧおよび周辺回路ＰＲＩの素子の特性の制御が容易になる。
【００５９】
以上の実施形態は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについての実施形態であったが、本発明は、ＮＯＲ型フラッシュＥＥＰＲＯＭにも適用可能である。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６１】
１・・・メモリ、ＭＣＡ・・・メモリセルアレイ、ＰＲＩ・・・周辺回路、ＭＣ・・・メモリセル、Ｔｒ・・・トランジスタ、ＳＧ・・・選択ゲートトランジスタ、１０・・・半導体基板、２０〜２２・・・拡散層、２５・・・トンネルゲート絶縁膜、２６・・・ゲート絶縁膜、３０、４０、５０・・・側壁膜、５１・・・スペーサ、絶縁膜６０、８０・・・層間絶縁膜、７０・・・ポリシリコン層、７１・・・シリサイド層、９０・・・コンタクトプラグ、ＦＧ・・・フローティングゲート（電荷蓄積層）、ＣＧ・・・コントロールゲート、ＩＰＤ・・・ゲート間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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