(57)【要約】【課題】多層プリント配線板の面積を小さくすることが可能なモーター制御用多層回路基板を提供する。【解決手段】モーター制御用多層プリント配線板５は、積層された複数の導体層６２，６３，６４を有する多層プリント配線板６と、モーターを制御するためのものであり、導体層６２，６３に接続される上段ＦＥＴ２０Ａと、モーターを制御するためのものであり、導体層６３，６４に接続され、導体層６２，６３，６４が積層される積層方向において上段ＦＥＴ２０Ａと重なる位置に配置される下段ＦＥＴ２０Ｂと、多層プリント配線板６上に配置され、積層方向において上段ＦＥＴ２０Ａおよび下段ＦＥＴ２０Ｂの少なくとも一方と重なる位置に配置される放熱機構９１，９２とを有する。【選択図】図２
2013225622.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数の導体層を有する多層プリント配線板と、
モーターを制御するためのものであり、前記導体層に接続される第１電界効果トランジスタと、
モーターを制御するためのものであり、前記導体層に接続され、前記導体層が積層される積層方向において前記第１電界効果トランジスタと重なる位置に配置される第２電界効果トランジスタと、
前記多層プリント配線板上に配置され、前記積層方向において前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの少なくとも一方と重なる位置に配置される放熱機構と
を有するモーター制御用多層回路基板。
【請求項２】
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの少なくとも一方は、前記多層プリント配線板に内蔵されている
請求項１に記載のモーター制御用多層回路基板。
【請求項３】
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの双方が、前記多層プリント配線板に内蔵されている
請求項１または２に記載のモーター制御用多層回路基板。
【請求項４】
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、直列配線により互いに直列に接続され、
前記第１電界効果トランジスタは、前記第２電界効果トランジスタよりも高電位側に配置されるスイッチング素子として機能し、
前記第２電界効果トランジスタは、前記第１電界効果トランジスタよりも低電位側に配置されるスイッチング素子として機能する
請求項１〜３のいずれか一項に記載のモーター制御用多層回路基板。
【請求項５】
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、それぞれ、一方の面にゲート端子およびソース端子を有し、他方の面にドレイン端子を有するパワーＭＯＳＦＥＴであって、
前記第１電界効果トランジスタが有するソース端子は、前記積層方向において、前記第２電界効果トランジスタが有するドレイン端子と重なる位置に配置される
請求項４に記載のモーター制御用多層回路基板。
【請求項６】
前記放熱機構は、絶縁体を介して前記多層プリント配線板の両面に配置される
請求項１〜５のいずれか一項に記載のモーター制御用多層回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層プリント配線板と、第１電界効果トランジスタと、第２電界効果トランジスタと、放熱機構とを有するモーター制御用多層回路基板に関する。
【背景技術】
【０００２】
特許文献１に記載のＬＴＣＣ（Low Temperature Co-fired Ceramics）多層基板は、ＣＰＵ（Central Processing Unit）および複数のＦＥＴ（Field Effect Transistor）を有する。ＣＰＵは、ＦＥＴのオン／オフ切替え制御を行う。複数のＦＥＴは、ＬＴＣＣ多層基板の一方の表面上において、互いに所定間隔を空けて箇所に位置する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−８３０６３号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
モーター制御用多層回路基板は、例えば車載用のモーター制御装置に搭載され、限られたスペースに配置されるために、面積の小さい多層プリント配線板が求められている。しかし、複数の電界効果トランジスタを多層プリント配線板の表面上に実装したとき、電界効果トランジスタを実装するためのスペースを確保する必要があるため、多層プリント配線板の面積を小さくすることが難しい。
【０００５】
本発明は、上記課題を解決するため、多層プリント配線板の面積を小さくすることが可能なモーター制御用多層回路基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
（１）第１の手段は、請求項１に記載の発明すなわち、積層された複数の導体層を有する多層プリント配線板と、モーターを制御するためのものであり、前記導体層に接続される第１電界効果トランジスタと、モーターを制御するためのものであり、前記導体層に接続され、前記導体層が積層される積層方向において前記第１電界効果トランジスタと重なる位置に配置される第２電界効果トランジスタと、前記多層プリント配線板上に配置され、前記積層方向において前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの少なくとも一方と重なる位置に配置される放熱機構とを有することを要旨とする。
【０００７】
上記モーター制御用多層回路基板においては、導体層が積層される積層方向において第１電界効果トランジスタと第２電界効果トランジスタとが重なる。このため、多層プリント配線板の表面上において第１電界効果トランジスタと第２電界効果トランジスタとが並べて配置される場合に比べて、多層プリント配線板の面積を小さくすることが可能となる。また、上記積層方向において第１電界効果トランジスタおよび第２電界効果トランジスタの少なくとも一方と重なる放熱機構により、第１電界効果トランジスタおよび第２電界効果トランジスタの少なくとも一方で発生した熱を放散することができる。
【０００８】
（２）第２の手段は、請求項２に記載の発明すなわち、請求項１に記載のモーター制御用多層回路基板において、前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの少なくとも一方は、前記多層プリント配線板に内蔵されていることを要旨とする。
【０００９】
上記モーター制御用多層回路基板においては、多層プリント配線板が、第１電界効果トランジスタおよび第２電界効果トランジスタの少なくとも一方を内蔵するため、多層プリント配線板の表面上に、第１電界効果トランジスタおよび第２電界効果トランジスタの他方を配置する必要がなくなる。したがって、多層プリント配線板の表面上に配置される放熱機構の設計および配置の自由度を高めることができる。
【００１０】
（３）第３の手段は、請求項３に記載の発明すなわち、請求項１または２に記載のモーター制御用多層回路基板において、前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの双方が、前記多層プリント配線板に内蔵されていることを要旨とする。
【００１１】
上記モーター制御用多層回路基板においては、多層プリント配線板が、第１電界効果トランジスタおよび第２電界効果トランジスタの双方を内蔵するため、多層プリント配線板の表面上に、第１電界効果トランジスタおよび第２電界効果トランジスタを配置する必要がなくなる。したがって、多層プリント配線板の表面上に配置される放熱機構の設計および配置の自由度をより高めることができる。
【００１２】
（４）第４の手段は、請求項４に記載の発明すなわち、請求項１〜３のいずれか一項に記載のモーター制御用多層回路基板において、前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、直列配線により互いに直列に接続され、前記第１電界効果トランジスタは、前記第２電界効果トランジスタよりも高電位側に配置されるスイッチング素子として機能し、前記第２電界効果トランジスタは、前記第１電界効果トランジスタよりも低電位側に配置されるスイッチング素子として機能することを要旨とする。
【００１３】
上記モーター制御用多層回路基板においては、上記積層方向において第１電界効果トランジスタおよび第２電界効果トランジスタが重なるため、高電位側のスイッチング素子と、低電位側のスイッチング素子とを互いに直列に接続する直列配線を短くすることが可能である。
【００１４】
（５）第５の手段は、請求項５に記載の発明すなわち、請求項４に記載のモーター制御用多層回路基板において、前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、それぞれ、一方の面にゲート端子およびソース端子を有し、他方の面にドレイン端子を有するパワーＭＯＳＦＥＴであって、前記第１電界効果トランジスタが有するソース端子は、前記積層方向において、前記第２電界効果トランジスタが有するドレイン端子と重なる位置に配置されることを要旨とする。
【００１５】
上記モーター制御用多層回路基板は、第１電界効果トランジスタのソース端子は、第２電界効果トランジスタのドレイン端子と重なる位置に配置されるため、第１電界効果トランジスタのソース端子から第２電界効果トランジスタのドレイン端子までの距離を短くすることができる。したがって、上記直列配線をより短くすることが可能である。
【００１６】
（６）第６の手段は、請求項６に記載の発明すなわち、請求項１〜５のいずれか一項に記載のモーター制御用多層回路基板において、前記放熱機構は、絶縁体を介して前記多層プリント配線板の両面に配置されることを要旨とする。
【００１７】
上記モーター制御用多層回路基板は、絶縁体を介して多層プリント配線板の両面に配置される放熱機構を備えるため、多層プリント配線板の一方の面に放熱機構が配置される構成に比べて、放熱効果を高めることができる。
【発明の効果】
【００１８】
本発明は、多層プリント配線板の面積を小さくすることができるモーター制御用多層回路基板を提供する。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態のモーター制御装置の全体構成を示す構成図。
【図２】実施形態のモーター制御用多層回路基板の断面構造を示す断面図。
【図３】実施形態のモーター制御用多層回路基板を構成する各プリント配線板の断面構造を示す断面図。
【発明を実施するための形態】
【００２０】
図１を参照して、車載用のモーター制御装置１について説明する。
モーター制御装置１は、インバーター回路１０、回転角センサ３０、および制御回路４０を有する。モーター制御装置１は、電源２からの電力を用いて、モーター３を駆動させる。
【００２１】
電源２は、例えば、車載用のバッテリーまたは発電装置により構成される。電源２は、直流電源として機能する。電源２は、インバーター回路１０を介して、モーター３に電力を供給する。
【００２２】
モーター３は、例えば、電動パワーステアリング装置のアシスト用モーター、または、電動油圧パワーステアリング装置のオイルポンプ用モーターにより構成される。モーター３は、ステーター３Ａおよびローター３Ｂを有する。
【００２３】
ステーター３Ａは、Ｕ相コイル３Ｕ、Ｖ相コイル３Ｖ、およびＷ相コイル３Ｗを有する。Ｕ相コイル３Ｕ、Ｖ相コイル３Ｖ、およびＷ相コイル３Ｗは、中性点で一括して接続されるＹ結線により互いに接続される。
【００２４】
ローター３Ｂは、Ｎ極とＳ極とを有する。Ｎ極とＳ極は、ローター３Ｂの回転方向に沿って交互に位置する。ローター３Ｂは、ステーター３Ａが発生させる回転磁界により、ステーター３Ａに対して回転する。
【００２５】
インバーター回路１０は、電源２から供給される直流電流を、三相交流に変換して、ステーター３Ａの各コイル３Ｕ，３Ｖ，３Ｗに供給する。インバーター回路１０は、複数の電界効果トランジスタ２０（以下、「ＦＥＴ２０」）、ドレイン用配線１１、上段ゲート用配線１２、直列配線１３、下段ゲート用配線１４、およびソース用配線１５を有する。ＦＥＴ２０は、それぞれパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）により構成される。
【００２６】
各ＦＥＴ２０は、ドレインを構成するドレイン端子２０Ｄ、ゲートを構成するゲート端子２０Ｇ、およびソースを構成するソース端子２０Ｓを有する。ＭＯＳＦＥＴにおいては、ゲート−チャネル間は絶縁される。チャネルは、ドレイン−ソース間の電流通路である。Ｎチャネル型のＦＥＴ２０においてドレイン端子２０Ｄは、ソース端子２０Ｓに対して高電位側に配置される。
【００２７】
インバーター回路１０は、ＦＥＴ２０として、２つのＵ相直結用ＦＥＴ２１，２２を有する。Ｕ相直結用ＦＥＴ２１，２２は、直列配線１３Ｕにより互いに直列に接続される。Ｕ相直結用ＦＥＴ２１は、Ｕ相直結用ＦＥＴ２２よりも高電位側に配置されるスイッチング素子として機能する。したがって、Ｕ相直結用ＦＥＴ２２は、Ｕ相直結用ＦＥＴ２１よりも低電位側に配置されるスイッチング素子として機能する。
【００２８】
また、インバーター回路１０は、ＦＥＴ２０として、２つのＶ相直結用ＦＥＴ２３，２４を有する。Ｖ相直結用ＦＥＴ２３，２４は、直列配線１３Ｖにより互いに直列に接続される。Ｖ相直結用ＦＥＴ２３は、Ｖ相直結用ＦＥＴ２４よりも高電位側に配置されるスイッチング素子として機能する。したがって、Ｖ相直結用ＦＥＴ２４は、Ｖ相直結用ＦＥＴ２３よりも低電位側に配置されるスイッチング素子として機能する。
【００２９】
また、インバーター回路１０は、ＦＥＴ２０として、２つのＷ相直結用ＦＥＴ２５，２６を有する。Ｗ相直結用ＦＥＴ２５，２６は、直列配線１３Ｗにより互いに直列に接続される。Ｗ相直結用ＦＥＴ２５は、Ｗ相直結用ＦＥＴ２６よりも高電位側に配置されるスイッチング素子として機能する。したがって、Ｗ相直結用ＦＥＴ２６は、Ｗ相直結用ＦＥＴ２５よりも低電位側に配置されるスイッチング素子として機能する。
【００３０】
ドレイン用配線１１は、電源２と、Ｕ相直結用ＦＥＴ２１、Ｖ相直結用ＦＥＴ２３、およびＷ相直結用ＦＥＴ２５とを接続する。インバーター回路１０は、ドレイン用配線１１として、Ｕ相直結用ＦＥＴ２１用のドレイン用配線１１Ｕ、Ｖ相直結用ＦＥＴ２３用のドレイン用配線１１Ｖ、およびＷ相直結用ＦＥＴ２５用のドレイン用配線１１Ｗを有する。
【００３１】
上段ゲート用配線１２は、制御回路４０と、Ｕ相直結用ＦＥＴ２１、Ｖ相直結用ＦＥＴ２３、およびＷ相直結用ＦＥＴ２５とを接続する。インバーター回路１０は、上段ゲート用配線１２として、Ｕ相直結用ＦＥＴ２１用の上段ゲート用配線１２Ｕ、Ｖ相直結用ＦＥＴ２３用の上段ゲート用配線１２Ｖ、およびＷ相直結用ＦＥＴ２５用の上段ゲート用配線１２Ｗを有する。
【００３２】
直列配線１３は、インバーター回路１０と、モーター３の各コイル３Ｕ，３Ｖ，３Ｗを接続する。インバーター回路１０は、直列配線１３として、Ｕ相用の直列配線１３Ｕ、Ｖ相用の直列配線１３Ｖ、およびＷ相用の直列配線１３Ｗを有する。
【００３３】
下段ゲート用配線１４は、制御回路４０と、Ｕ相直結用ＦＥＴ２２、Ｖ相直結用ＦＥＴ２４、およびＷ相直結用ＦＥＴ２６とを接続する。インバーター回路１０は、下段ゲート用配線１４として、Ｕ相直結用ＦＥＴ２２用の下段ゲート用配線１４Ｕ、Ｖ相直結用ＦＥＴ２４用の下段ゲート用配線１４Ｖ、およびＷ相直結用ＦＥＴ２６用の下段ゲート用配線１４Ｗを有する。
【００３４】
ソース用配線１５は、Ｕ相直結用ＦＥＴ２２、Ｖ相直結用ＦＥＴ２４、およびＷ相直結用ＦＥＴ２６と、基準電位点とを接続する。インバーター回路１０は、ソース用配線１５として、Ｕ相直結用ＦＥＴ２２用のソース用配線１５Ｕ、Ｖ相直結用ＦＥＴ２４用のソース用配線１５Ｖ、およびＷ相直結用ＦＥＴ２６用のソース用配線１５Ｗを有する。
【００３５】
各ＦＥＴ２１〜２６の接続に係る構成について詳しく説明する。
Ｕ相直結用ＦＥＴ２１のドレイン端子２０Ｄは、ドレイン用配線１１Ｕにより電源２に電気的に接続される。Ｕ相直結用ＦＥＴ２１のゲート端子２０Ｇは、上段ゲート用配線１２Ｕにより制御回路４０に電気的に接続される。Ｕ相直結用ＦＥＴ２１のソース端子２０ＳおよびＵ相直結用ＦＥＴ２２のドレイン端子２０Ｄは、直列配線１３Ｕにより互いに電気的に接続される。Ｕ相直結用ＦＥＴ２２のゲート端子２０Ｇは、下段ゲート用配線１４Ｕにより制御回路４０に電気的に接続される。Ｕ相直結用ＦＥＴ２２のソース端子２０Ｓは、ソース用配線１５Ｕにより基準電位点に接続される。
【００３６】
直列配線１３Ｕは、Ｕ相コイル３Ｕに電気的に接続される。したがって、インバーター回路１０上におけるＵ相直結用ＦＥＴ２１，２２の間に、モーター３のＵ相コイル３Ｕが電気的に接続される。
【００３７】
Ｖ相直結用ＦＥＴ２３のドレイン端子２０Ｄは、ドレイン用配線１１Ｖにより電源２に電気的に接続される。Ｖ相直結用ＦＥＴ２３のゲート端子２０Ｇは、上段ゲート用配線１２Ｖにより制御回路４０に電気的に接続される。Ｖ相直結用ＦＥＴ２３のソース端子２０ＳおよびＶ相直結用ＦＥＴ２４のドレイン端子２０Ｄは、直列配線１３Ｖにより互いに電気的に接続される。Ｖ相直結用ＦＥＴ２４のゲート端子２０Ｇは、下段ゲート用配線１４Ｖにより制御回路４０に電気的に接続される。Ｖ相直結用ＦＥＴ２４のソース端子２０Ｓは、ソース用配線１５Ｖにより基準電位点に接続される。
【００３８】
直列配線１３Ｖは、Ｖ相コイル３Ｖに電気的に接続される。したがって、インバーター回路１０上におけるＶ相直結用ＦＥＴ２３，２４の間に、モーター３のＶ相コイル３Ｖが電気的に接続される。
【００３９】
Ｗ相直結用ＦＥＴ２５のドレイン端子２０Ｄは、ドレイン用配線１１Ｗにより電源２に電気的に接続される。Ｗ相直結用ＦＥＴ２５のゲート端子２０Ｇは、上段ゲート用配線１２Ｗにより制御回路４０に電気的に接続される。Ｗ相直結用ＦＥＴ２５のソース端子２０ＳおよびＷ相直結用ＦＥＴ２６のドレイン端子２０Ｄは、直列配線１３Ｗにより互いに電気的に接続される。Ｗ相直結用ＦＥＴ２６のゲート端子２０Ｇは、下段ゲート用配線１４Ｗにより制御回路４０に電気的に接続される。Ｗ相直結用ＦＥＴ２６のソース端子２０Ｓは、ソース用配線１５Ｗにより基準電位点に接続される。
【００４０】
直列配線１３Ｗは、Ｗ相コイル３Ｗに電気的に接続される。したがって、インバーター回路１０上におけるＷ相直結用ＦＥＴ２５，２６の間に、モーター３のＷ相コイル３Ｗが電気的に接続される。
【００４１】
回転角センサ３０は、モーター３の回転角を検出する。回転角センサ３０は、モーター３の回転角の検出結果を、制御回路４０に出力する。
制御回路４０は、モーター３の回転角の検出結果に基づいて、各ＦＥＴ２１〜２６におけるスイッチングを制御して、インバーター回路１０を制御する。
【００４２】
モーター制御装置１の動作について説明する。
モーター制御装置１は、制御回路４０によりインバーター回路１０を制御することにより、モーター３に供給される電力を制御する。モーター３に電力が供給されることにより、ステーター３Ａが回転磁界を発生させ、ローター３Ｂが回転する。制御回路４０は、ローター３Ｂの回転角の検出結果に基づいて、インバーター回路１０をフィードバック制御する。
【００４３】
図２を参照して、図１のインバーター回路１０を有するモーター制御用多層回路基板５（以下、「回路基板５」）を説明する。図２は、Ｕ相直結用ＦＥＴ２１，２２を含む位置における回路基板５の断面図である。図１のＶ相直結用ＦＥＴ２３およびＷ相直結用ＦＥＴ２５も、回路基板５においてＵ相直結用ＦＥＴ２１と同様に配置されているため、ＦＥＴ２１，２３，２５を「上段ＦＥＴ２０Ａ」とし、Ｕ相直結用ＦＥＴ２１である上段ＦＥＴ２０Ａの説明は、Ｖ相直結用ＦＥＴ２３およびＷ相直結用ＦＥＴ２５の説明を兼ねる。また、図１のＶ相直結用ＦＥＴ２４およびＷ相直結用ＦＥＴ２６も、回路基板５においてＵ相直結用ＦＥＴ２２と同様に配置されているため、ＦＥＴ２２，２４，２６を「下段ＦＥＴ２０Ｂ」とし、Ｕ相直結用ＦＥＴ２２である下段ＦＥＴ２０Ｂの説明は、Ｖ相直結用ＦＥＴ２４およびＷ相直結用ＦＥＴ２６の説明を兼ねる。
【００４４】
回路基板５は、多層プリント配線板６、上段ＦＥＴ２０Ａ、下段ＦＥＴ２０Ｂ、絶縁体８１，８２、および放熱機構９１，９２を有する。
多層プリント配線板６は、絶縁体６１、複数の導体層６２，６３，６４、および複数のビア７１，７２，７３，７４を有する。
【００４５】
絶縁体６１は、導体層６２，６３，６４を支持する。
複数の導体層６２，６３，６４は、多層プリント配線板６の厚み方向において重なる。積層された導体層６２，６３，６４は、絶縁体６１の内部に配置された内層の導体層として機能する。導体層６２は、ドレイン用配線１１を含む。導体層６３は、上段ゲート用配線１２および直列配線１３を含む。導体層６４は、下段ゲート用配線１４およびソース用配線１５を含む。
【００４６】
ビア７１，７２，７３，７４は、層間を接続するための層間接続部材として機能する。ビア７１は、上段ＦＥＴ２０Ａと、導体層６３の上段ゲート用配線１２とを互いに接続する。ビア７２は、上段ＦＥＴ２０Ａと、導体層６３の直列配線１３とを互いに接続する。ビア７３は、下段ＦＥＴ２０Ｂと、導体層６４の下段ゲート用配線１４とを互いに接続する。ビア７４は、下段ＦＥＴ２０Ｂと、導体層６４のソース用配線１５とを互いに接続する。
【００４７】
上段ＦＥＴ２０Ａおよび下段ＦＥＴ２０Ｂは、ベアチップにより構成される。上段ＦＥＴ２０Ａおよび下段ＦＥＴ２０Ｂは、一方の面にゲート端子２０Ｇおよびソース端子２０Ｓを有し、他方の面にドレイン端子２０Ｄを有する。導体層６２，６３，６４が積層される積層方向において、すなわち多層プリント配線板６の厚み方向において、上段ＦＥＴ２０Ａおよび下段ＦＥＴ２０Ｂは、重なる位置に配置される。
【００４８】
上段ＦＥＴ２０Ａは、導体層６２上に配置されている。上段ＦＥＴ２０Ａのドレイン端子２０Ｄは、導体層６２のドレイン用配線１１に接続される。上段ＦＥＴ２０Ａのゲート端子２０Ｇは、ビア７１を介して、導体層６３の上段ゲート用配線１２に接続される。上段ＦＥＴ２０Ａのソース端子２０Ｓは、直列配線１３を構成するビア７２を介して、直列配線１３を構成する導体層６３に接続される。
【００４９】
下段ＦＥＴ２０Ｂは、導体層６３上に配置されている。下段ＦＥＴ２０Ｂのドレイン端子２０Ｄは、導体層６３の直列配線１３に接続される。下段ＦＥＴ２０Ｂのゲート端子２０Ｇは、ビア７３を介して、導体層６４の下段ゲート用配線１４に接続される。下段ＦＥＴ２０Ｂのソース端子２０Ｓは、ソース用配線１５を構成するビア７４を介して、ソース用配線１５を構成する導体層６４に接続される。
【００５０】
絶縁体８１，８２は、多層プリント配線板６の表面上における回路（不図示）の短絡を防止する。絶縁体８１，８２は、例えばセラミック等の熱伝導率の高い絶縁材料により形成される。絶縁体８１は、多層プリント配線板６の両面における、上段ＦＥＴ２０Ａおよび下段ＦＥＴ２０Ｂのうち上段ＦＥＴ２０Ａに近い面に配置される。絶縁体８２は、多層プリント配線板６の両面における、上段ＦＥＴ２０Ａおよび下段ＦＥＴ２０Ｂのうち下段ＦＥＴ２０Ｂに近い面に配置される。
【００５１】
放熱機構９１，９２は、上段ＦＥＴ２０Ａおよび下段ＦＥＴ２０Ｂで発生する熱を放散する。放熱機構９１，９２は、例えば、冷却器やヒートシンク等により構成される。導体層６２，６３，６４が積層される積層方向において、放熱機構９１，９２は、上段ＦＥＴ２０Ａおよび下段ＦＥＴ２０Ｂと重なる位置に配置される。
【００５２】
回路基板５の製造方法を説明する。
図３に示されるように、基板６Ａ、熱可塑性樹脂シート６１Ｂ、上段ＦＥＴ２０Ａ、基板６Ｂ、熱可塑性樹脂シート６１Ｄ、下段ＦＥＴ２０Ｂ、基板６Ｃ、および熱可塑性樹脂シート６１Ｆを用意する。
【００５３】
用意される基板６Ａ、熱可塑性樹脂シート６１Ｂ、上段ＦＥＴ２０Ａ、基板６Ｂ、熱可塑性樹脂シート６１Ｄ、下段ＦＥＴ２０Ｂ、基板６Ｃ、および熱可塑性樹脂シート６１Ｆの構成について説明する。
・基板６Ａは、熱可塑性樹脂シート６１Ａおよびドレイン用配線１１を有する。ドレイン用配線１１は、熱可塑性樹脂シート６１Ａ上に形成されている。
・熱可塑性樹脂シート６１Ｂは、上段ＦＥＴ２０Ａを介して基板６Ａと基板６Ｂが積層されたときに、基板６Ａと基板６Ｂとの間を埋める。
・基板６Ｂは、熱可塑性樹脂シート６１Ｃ、上段ゲート用配線１２、直列配線１３、およびビア７１，７２を有する。上段ゲート用配線１２および直列配線１３は、熱可塑性樹脂シート６１Ｃ上に形成されている。ビア７１，７２は、熱可塑性樹脂シート６１Ｃを貫通する。ビア７１は、上段ゲート用配線１２を底面とし、直列配線１３を底面とする。
・熱可塑性樹脂シート６１Ｄは、下段ＦＥＴ２０Ｂを介して基板６Ｂと基板６Ｃが積層されたときに、基板６Ｂと基板６Ｃとの間を埋める。
・基板６Ｃは、熱可塑性樹脂シート６１Ｅ、下段ゲート用配線１４、ソース用配線１５、およびビア７３，７４を有する。下段ゲート用配線１４およびソース用配線１５は、熱可塑性樹脂シート６１Ｅ上に形成されている。ビア７３，７４は、熱可塑性樹脂シート６１Ｅを貫通する。ビア７３は、下段ゲート用配線１４を底面とし、ソース用配線１５を底面とする。
・熱可塑性樹脂シート６１Ｆは、基板６Ｃに積層されたときに、熱可塑性樹脂シート６１Ｅ上の下段ゲート用配線１４およびソース用配線１５を覆う。
【００５４】
上記の基板６Ａ、熱可塑性樹脂シート６１Ｂ、上段ＦＥＴ２０Ａ、基板６Ｂ、熱可塑性樹脂シート６１Ｄ、下段ＦＥＴ２０Ｂ、基板６Ｃ、および熱可塑性樹脂シート６１Ｆを積層する。
【００５５】
そして、基板６Ａ、熱可塑性樹脂シート６１Ｂ、上段ＦＥＴ２０Ａ、基板６Ｂ、熱可塑性樹脂シート６１Ｄ、下段ＦＥＴ２０Ｂ、基板６Ｃ、および熱可塑性樹脂シート６１Ｆを加熱しながらプレスして、多層プリント配線板６を作製する。この熱プレス工程において加熱された熱可塑性樹脂シート６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅは溶融し、その後、加熱を止めることにより硬化する。硬化した熱可塑性樹脂シート６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅにより、図２の絶縁体６１が形成される。
【００５６】
その後、多層プリント配線板６の表面上に、絶縁体８１，８２を介して放熱機構９１，９２を配置することにより、回路基板５が得られる。回路基板５は、車載用のモーター制御装置に搭載される。
【００５７】
実施形態の作用について説明する。
上段ＦＥＴ２０Ａと下段ＦＥＴ２０Ｂが重なることにより、多層プリント配線板６において、上段ＦＥＴ２０Ａと下段ＦＥＴ２０Ｂとの重畳部分Ｘ（図２参照）が発生する。このため、上段ＦＥＴ２０Ａと下段ＦＥＴ２０Ｂとが一方の面に並べて配置される多層プリント配線板から、重畳部分Ｘの面積分を削減可能となる。
【００５８】
また、上段ＦＥＴ２０Ａで発生した熱は、多層プリント配線板６の一方の表面上に実装された放熱機構９１に伝わり、下段ＦＥＴ２０Ｂで発生した熱は、多層プリント配線板６の他方の表面上に実装された放熱機構９２に伝わる。
【００５９】
本実施形態の回路基板５は以下の効果を奏する。
（１）導体層６２，６３，６４が積層される積層方向において、Ｕ相直結用ＦＥＴ２１とＵ相直結用ＦＥＴ２２とが重なる。このため、多層プリント配線板６の表面上においてＵ相直結用ＦＥＴ２１とＵ相直結用ＦＥＴ２２とが並べて配置される場合に比べて、多層プリント配線板６の面積を小さくすることができる。また、上記積層方向においてＵ相直結用ＦＥＴ２１と重なる放熱機構９１により、Ｕ相直結用ＦＥＴ２１で発生した熱を放散することができる、上記積層方向においてＵ相直結用ＦＥＴ２２と重なる放熱機構９１により、Ｕ相直結用ＦＥＴ２２で発生した熱を放散することができる。
【００６０】
（２）導体層６２，６３，６４が積層される積層方向において、Ｖ相直結用ＦＥＴ２３とＶ相直結用ＦＥＴ２４とが重なる。このため、多層プリント配線板６の表面上においてＶ相直結用ＦＥＴ２３とＶ相直結用ＦＥＴ２４とが並べて配置される場合に比べて、多層プリント配線板６の面積を小さくすることができる。また、上記積層方向においてＶ相直結用ＦＥＴ２３と重なる放熱機構９１により、Ｖ相直結用ＦＥＴ２３で発生した熱を放散することができる、上記積層方向においてＶ相直結用ＦＥＴ２４と重なる放熱機構９２により、Ｖ相直結用ＦＥＴ２４で発生した熱を放散することができる。
【００６１】
（３）導体層６２，６３，６４が積層される積層方向において、Ｗ相直結用ＦＥＴ２５とＷ相直結用ＦＥＴ２６とが重なる。このため、多層プリント配線板６の表面上においてＷ相直結用ＦＥＴ２５とＷ相直結用ＦＥＴ２６とが並べて配置される場合に比べて、多層プリント配線板６の面積を小さくすることができる。また、上記積層方向においてＷ相直結用ＦＥＴ２５と重なる放熱機構９１により、Ｗ相直結用ＦＥＴ２５で発生した熱を放散することができる、上記積層方向においてＷ相直結用ＦＥＴ２６と重なる放熱機構９２により、Ｗ相直結用ＦＥＴ２６で発生した熱を放散することができる。
【００６２】
（４）Ｕ相直結用ＦＥＴ２１およびＵ相直結用ＦＥＴ２２の双方が、多層プリント配線板６に内蔵されている。このため、多層プリント配線板６の表面上に、Ｕ相直結用ＦＥＴ２１およびＵ相直結用ＦＥＴ２２を配置する必要がなくなる。したがって、多層プリント配線板６の表面上に配置される放熱機構９１，９２の設計および配置の自由度をより高めることができる。
【００６３】
（５）Ｖ相直結用ＦＥＴ２３およびＶ相直結用ＦＥＴ２４の双方が、多層プリント配線板６に内蔵されている。このため、多層プリント配線板６の表面上に、Ｖ相直結用ＦＥＴ２３およびＶ相直結用ＦＥＴ２４を配置する必要がなくなる。したがって、多層プリント配線板６の表面上に配置される放熱機構９１，９２の設計および配置の自由度をより高めることができる。
【００６４】
（６）Ｗ相直結用ＦＥＴ２５およびＷ相直結用ＦＥＴ２６の双方が、多層プリント配線板６に内蔵されている。このため、多層プリント配線板６の表面上に、Ｗ相直結用ＦＥＴ２５およびＷ相直結用ＦＥＴ２６を配置する必要がなくなる。したがって、多層プリント配線板６の表面上に配置される放熱機構９１，９２の設計および配置の自由度をより高めることができる。
【００６５】
（７）上記積層方向においてＵ相直結用ＦＥＴ２１およびＵ相直結用ＦＥＴ２２が重なるため、高電位側のスイッチング素子と、低電位側のスイッチング素子とを互いに直列に接続する直列配線１３Ｕを例えばビアで構成できるため、直列配線１３Ｕを短くすることが可能である。
【００６６】
（８）上記積層方向においてＶ相直結用ＦＥＴ２３およびＶ相直結用ＦＥＴ２４が重なるため、高電位側のスイッチング素子と、低電位側のスイッチング素子とを互いに直列に接続する直列配線１３Ｖを例えばビアで構成できるため、直列配線１３Ｖを短くすることが可能である。
【００６７】
（９）上記積層方向においてＷ相直結用ＦＥＴ２５およびＷ相直結用ＦＥＴ２６が重なるため、高電位側のスイッチング素子と、低電位側のスイッチング素子とを互いに直列に接続する直列配線１３Ｗを例えばビアで構成できるため、直列配線１３Ｗを短くすることが可能である。
【００６８】
（１０）上記積層方向において、Ｕ相直結用ＦＥＴ２１のソース端子２０Ｓは、Ｕ相直結用ＦＥＴ２２のドレイン端子２０Ｄと重なる位置に配置されるため、Ｕ相直結用ＦＥＴ２１のソース端子２０ＳからＵ相直結用ＦＥＴ２２のドレイン端子２０Ｄまでの距離を短くすることができる。したがって、直列配線１３Ｕをより短くすることが可能である。
【００６９】
（１１）上記積層方向において、Ｖ相直結用ＦＥＴ２３のソース端子２０Ｓは、Ｖ相直結用ＦＥＴ２４のドレイン端子２０Ｄと重なる位置に配置されるため、Ｖ相直結用ＦＥＴ２３のソース端子２０ＳからＶ相直結用ＦＥＴ２４のドレイン端子２０Ｄまでの距離を短くすることができる。したがって、直列配線１３Ｖをより短くすることが可能である。
【００７０】
（１２）上記積層方向において、Ｗ相直結用ＦＥＴ２５のソース端子２０Ｓは、Ｗ相直結用ＦＥＴ２６のドレイン端子２０Ｄと重なる位置に配置されるため、Ｗ相直結用ＦＥＴ２５のソース端子２０ＳからＷ相直結用ＦＥＴ２６のドレイン端子２０Ｄまでの距離を短くすることができる。したがって、直列配線１３Ｗをより短くすることが可能である。
【００７１】
（１３）放熱機構９１，９２は、絶縁体８１，８２を介して多層プリント配線板６の両面に配置される。このため、多層プリント配線板６の一方の面に放熱機構が配置される構成に比べて、放熱効果を高めることができる。
【００７２】
本発明は、上記実施形態以外の実施形態を含む。以下、本発明のその他の実施形態としての上記実施形態の変形例を示す。なお、以下の各変形例は、互いに組み合わせることもできる。
【００７３】
・実施形態の回路基板５において、ＦＥＴ２１〜２６はパワーＭＯＳＦＥＴである。一方、変形例の回路基板５において、ＦＥＴ２１〜２６は接合型ＦＥＴである。
・実施形態の回路基板５において、上段ＦＥＴ２０Ａと下段ＦＥＴ２０Ｂとが重なる。一方、変形例の回路基板５においては、例えばＵ相直結用ＦＥＴ２１とＶ相直結用ＦＥＴ２３とが重なる位置に配置される。すなわち、重なるＦＥＴ２０を互いに直列に接続しなくてもよい。
【００７４】
・実施形態の回路基板５において、上段ＦＥＴ２０Ａおよび下段ＦＥＴ２０Ｂの双方が、多層プリント配線板６に内蔵されている。一方、変形例の回路基板５においては、上段ＦＥＴ２０Ａおよび下段ＦＥＴ２０Ｂのいずれか一方が、多層プリント配線板６に内蔵されている。また、変形例の回路基板５においては、上段ＦＥＴ２０Ａおよび下段ＦＥＴ２０Ｂの双方が多層プリント配線板６に内蔵されず、多層プリント配線板６の表面に実装されている。
【００７５】
・実施形態の回路基板５において、多層プリント配線板６の両面に放熱機構９１，９２が配置される。一方、変形例の回路基板５において、多層プリント配線板６のいずれか一方の面に放熱機構が配置される。
【符号の説明】
【００７６】
１…モーター制御装置、３…モーター、３Ａ…ステーター、３Ｂ…ローター、３Ｕ…Ｕ相コイル、３Ｖ…Ｖ相コイル、３Ｗ…Ｗ相コイル、５…モーター制御用多層回路基板、６…多層プリント配線板、６Ａ，６Ｂ，６Ｃ…基板、１０…インバーター回路、１１…ドレイン用配線、１２…上段ゲート用配線、１３…直列配線、１４…下段ゲート用配線、１５…ソース用配線、２０…電界効果トランジスタ、２０Ａ…上段ＦＥＴ（第１電界効果トランジスタ）、２０Ｂ…下段ＦＥＴ（第２電界効果トランジスタ）、２０Ｄ…ドレイン端子、２０Ｇ…ゲート端子、２０Ｓ…ソース端子、２１，２２…Ｕ相直結用ＦＥＴ、２３，２４…Ｖ相直結用ＦＥＴ、２５，２６…Ｗ相直結用ＦＥＴ、６１…絶縁体、６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅ，６１Ｆ…熱可塑性樹脂シート、６２，６３，６４…導体層、７１，７２，７３，７４…ビア、８１，８２…絶縁体、９１，９２…放熱機構。
【図１】
2013225622.tif 000003
【図２】
2013225622.tif 000004
【図３】
2013225622.tif 000005