(57)【要約】      （修正有）【課題】低消費電力化に有利な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリセルを備えるメモリセルアレイと、メモリセルの入力データまたは出力データをセンスするセンスアンプＳ／Ａ０〜Ｓ／Ａ７と、偶数側（Ｅｖｅｎ  Ｓｉｄｅ）センスアンプと奇数側（Ｏｄｄ  Ｓｉｄｅ）センスアンプの間に、これらを電気的に分離するように配置されるラッチ回路２２と、偶数側、奇数側センスアンプのいずれか一方に電気的に接続されるキャッシュメモリ２３と、これらを制御する制御回路とを具備し、前記入力データの入力動作の際に、制御回路は、ラッチ回路の入力データを偶数側、奇数側センスアンプのいずれかへ転送させると共に、メモリの入力データを奇数側、偶数側センスアンプのいずれかへ転送させる。【選択図】図３
2013069357.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルの入力データまたは出力データをセンスする偶数側、奇数側センスアンプと、
前記偶数側、奇数側センスアンプの間に、これらを電気的に分離するように配置されるラッチ回路と、
前記偶数側、奇数側センスアンプのいずれか一方に電気的に接続されるメモリと、
これらを制御する制御回路とを具備し、前記入力データの入力動作の際に、前記制御回路は、
前記ラッチ回路の入力データを前記偶数側、奇数側センスアンプのいずれかへ転送させると共に、前記メモリの入力データを前記奇数側、偶数側センスアンプのいずれかへ転送させる
半導体記憶装置。
【請求項２】
前記出力データの出力動作の際に、前記制御回路は、
前記偶数側、奇数側センスアンプのいずれかの出力データを前記ラッチ回路へ転送させると共に、前記奇数側、偶数側センスアンプのいずれかの出力データを前記メモリへ転送させる
請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記偶数側、奇数側センスアンプ間でデータ転送の制御信号を共通化して生成する
請求項１または２に記載の半導体記憶装置。
【請求項４】
前記偶数側センスアンプに電気的に接続される偶数側データバスと、
前記奇数側センスアンプに電気的に接続される奇数側データバスとを更に具備し、
前記偶数側、奇数側データバスは、前記ラッチ回路により電気的に分離され、
前記制御回路は、前記入力動作または前記出力動作の際に、前記偶数側、奇数側データバスを並列的に動作させる
請求項２または３に記載の半導体記憶装置。
【請求項５】
前記ラッチ回路は、
前記入力データまたは出力データをラッチするラッチ部と、
前記ラッチ部の出力ノードを充電する充電トランジスタと、
電流経路の一端が前記偶数側データバスに電気的に接続され、電流経路の他端が前記出力ノードに接続される第１スイッチング素子と、
電流経路の一端が前記奇数側データバスに電気的に接続され、電流経路の他端が前記出力ノードに接続される第２スイッチング素子とを備える
請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置の一例として、例えば、ＮＡＮＤ型フラッシュメモリ等がある。
【０００３】
ＮＡＮＤ型フラッシュメモリのデータ転送動作においては、キャッシュメモリの値に従って、データバスが放電されるか充電状態を保持するか否かでデータ転送を行うBUS pre-charge方式が適用される場合がある。この方式は、面積削減の観点から用いられることが多い。
【０００４】
しかしながら、上記BUS pre-charge方式では、バス（BUS）に”０”を転送する場合には、充放電を繰り返すので、電流消費の観点からは非効率である。また、比較的近いLatch間のデータ転送でも全てのバス（BUS）を充電するため、その分だけ無駄に電流を消費することになる。そのため、低消費電力化に不利であるという傾向がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２７４５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
低消費電力化に対して有利な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態によれば、一態様に係る半導体記憶装置は、複数のメモリセルを備えるメモリセルアレイと、前記メモリセルの入力データまたは出力データをセンスする偶数側、奇数側センスアンプと、前記偶数側、奇数側センスアンプの間に、これらを電気的に分離するように配置されるラッチ回路と、前記偶数側、奇数側センスアンプのいずれか一方に電気的に接続されるメモリと、これらを制御する制御回路とを具備し、前記入力データの入力動作の際に、前記制御回路は、前記ラッチ回路の入力データを前記偶数側、奇数側センスアンプのいずれかへ転送させると共に、前記メモリの入力データを前記奇数側、偶数側センスアンプのいずれかへ転送させる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図２】図１中のブロックの構成例を示す等価回路図。
【図３】図１中のＳ／Ａ＆ラッチ領域およびバッファ領域を示すブロック図。
【図４】図３中のビット線とデータバスとの関係を示すブロック図。
【図５】図１中の図１中のＳ／Ａ＆ラッチ領域の構成例を示すブロック図。
【図６】図５中のラッチ回路（temporary latch）の構成例を示す等価回路図。
【図７】第１実施形態に係る半導体記憶装置のデータ入力動作を示すフロー図。
【図８】データ入力動作（Data in）を示すタイミングチャート図。
【図９】第１実施形態に係る半導体記憶装置のデータ出力動作を示すフロー図。
【図１０】データ出力動作（Data out）を示すタイミングチャート図。
【図１１】参考例に係るＳ／Ａ＆ラッチ領域およびバッファ領域を示すブロック図。
【図１２】図１１中のＳ／Ａ＆ラッチ領域の構成例を示すブロック図。
【図１３】図１２中のＳ／Ａ＆ラッチ領域のデータバス単位の回路構成を示すブロック図。
【図１４】図１３中のＳ／Ａ単位の回路構成を示す等価回路図。
【図１５】参考例に係る半導体記憶装置のデータ入力動作を示すフロー図。
【図１６】データ入力動作（Data in）を示すタイミングチャート図。
【図１７】参考例に係る半導体記憶装置のデータ出力動作を示すフロー図。
【図１８】データ出力動作（Data out）を示すタイミングチャート図。
【発明を実施するための形態】
【０００９】
以下、実施形態、参考例について図面を参照して具体的に説明する。この説明においては、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げるが、これに限られることはない。例えば、ＮＡＮＤ型フラッシュメモリを三次元状に積層したＢｉＣＳ、ＲｅＲＡＭ（Resistance Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）等のその他の半導体記憶装置についても、同様に適用することが可能である。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１０】
［第１実施形態］  
第１実施形態に係る半導体記憶装置について説明する。  
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用い、第１実施形態に係る半導体記憶装置の全体構成例について説明する。図示するように、第１実施形態に係る半導体記憶装置は、メモリセルアレイ１１、センスアンプ・ラッチ領域１２、バッファ領域１３、１４、制御回路１５、およびパッド１６を備える。
【００１１】
メモリセルアレイ１１は、複数のブロック（BLOCK0〜BLOCKn）により構成される。ブロック（BLOCK0〜BLOCKn）のそれぞれは、詳細については後述するが、マトリックス状に配置される複数のメモリセルを備えるものである。
【００１２】
センスアンプ・ラッチ（Ｓ／Ａ＆latch）領域１２には、内部Ｉ／Ｏバス（internal I/O bus）＜n:0＞に共通に接続される複数のセンスアンプ・ラッチ（Ｓ／Ａ＆latch）回路２１が配置される。複数のセンスアンプ・ラッチ（Ｓ／Ａ＆latch）回路２１は、制御回路１５で生成されてバッファ領域１３、１４でバッファされる制御信号により、駆動される。詳細については、後述する。
【００１３】
バッファ領域１３、１４は、メモリセルアレイ１１およびセンスアンプ・ラッチ領域１２を挟むように両端に配置される。バッファ領域１３、１４は、制御回路１５で生成される制御信号をバッファするように構成される。
【００１４】
制御回路１５は、例えば、上記制御信号等を生成し、この半導体記憶装置の全体の動作を制御する。
【００１５】
パッド１６を介して、半導体記憶装置の外部のホスト装置等から、入出力データ（I/O＜n:0＞）、アドレス（address）、およびコマンド（command）等が与えられる。
【００１６】
全体回路構成は図Aのようになっており、制御回路で作られた制御信号はバッファ領域でバッファされてS/A&Data latchのスイッチを駆動する。
【００１７】
１−２．ブロック（BLOCK）の構成例  
次に、図２を用い、第１実施形態に係るブロック（BLOCK）の構成例について説明する。ここでは、一のブロック（BLOCK 1）を例に挙げて説明する。ここで、このブロックBLOCK 1中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。
【００１８】
図示するように、ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置される複数のメモリセルユニットＭＵから構成される。メモリセルユニットＭＵは、ＷＬ方向と交差するビット線方向（ＢＬ方向）に配置され、電流経路が直列接続される８個のメモリセルＭＣ０〜ＭＣ７からなるＮＡＮＤストリング（メモリセルストリング）と、ＮＡＮＤストリングの電流経路の一端に接続されるソース側の選択トランジスタＳ１と、ＮＡＮＤストリングの電流経路の他端に接続されるドレイン側の選択トランジスタＳ２とから構成される。
【００１９】
尚、本例では、メモリセルユニットＭＵは、８個のメモリセルＭＣ０〜ＭＣ７から構成されるが、２つ以上のメモリセル、例えば、５６個、３２個等から構成されていればよく、８個に限定されるというものではない。
【００２０】
ソース側の選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。ドレイン側の選択トランジスタＳ２の電流経路の他端は、各メモリセルユニットＭＵに対応してメモリセルユニットＭＵの上方に設けられ、ＢＬ方向に延出するビット線ＢＬｍ−１に接続される。
【００２１】
ワード線ＷＬ０〜ＷＬ７は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルの制御ゲート電極ＣＧに共通に接続される。選択ゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。選択ゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。メモリセルＭＣ０〜ＭＣ７のそれぞれは、図示しない半導体基板上に順次設けられる、トンネル絶縁膜、浮遊ゲートＦＧ、ゲート間絶縁膜（ＩＰＤ）、制御ゲートＣＧからなる積層構造である。
【００２２】
また、ワード線ＷＬ０〜ＷＬ７ごとにページ（ＰＡＧＥ）が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ７には、ページ７（ＰＡＧＥ７）が存在する。このページ（ＰＡＧＥ）ごとに、後述するデータ読み出し動作、データ書き込み動作が行われるため、ページ（ＰＡＧＥ）はデータ読み出し単位であり、データ書き込み単位である。
【００２３】
１−３．Ｓ／Ａ＆latch領域およびバッファ領域の構成例  
次に、図３を用い、第１実施形態に係るセンスアンプ・ラッチ（Ｓ／Ａ＆latch）領域１２およびバッファ領域１４の構成例について説明する。  
図示するように、Ｓ／Ａ＆latch領域１２には、複数のセンスアンプ・ラッチ回路２１が配置される。複数のセンスアンプ・ラッチ回路２１は、センスアンプ回路、ラッチ回路２１、キャッシュメモリ２３をそれぞれ備える。
【００２４】
センスアンプ回路は、偶数側（Even side）および奇数側（Odd side）の複数のセンスアンプ（S/A0〜S/A7）を備える。センスアンプ回路の偶数側（Even side）および奇数側（Odd side）の領域は、キャッシュメモリ２３の偶数アドレス（even address）と奇数アドレス（odd address）に対応するように分割して配置される。
【００２５】
ラッチ回路（temporary latch）２１は、偶数側（Even side）のセンスアンプ（S/A0, S/A2, S/A4, S/A6）と奇数側（Odd side）のセンスアンプ（S/A1, S/A3, S/A5, S/A7）との間に、これらを分割するように配置される。
【００２６】
キャッシュメモリ（Cache memory<7:0>）２３は、偶数アドレス（even address）と奇数アドレス（odd address）とをキャッシュする。
【００２７】
なお、上記センスアンプ回路、ラッチ回路２１、キャッシュメモリ２３の詳細については、後述する。
【００２８】
バッファ領域１４には、複数のバッファ回路ＢＦ０〜ＢＦ７、ＢＦ２２、ＢＦ２３が配置される。
【００２９】
バッファ回路ＢＦ０〜ＢＦ７は、センスアンプS/A0〜S/A7に共通に接続され、制御回路１５から生成されたS/A制御信号０〜３をバッファしてセンスアンプS/A0〜S/A7にそれぞれ与える。
【００３０】
バッファ回路ＢＦ２２は、ラッチ回路２２に共通に接続され、制御回路１５から生成されたtmp lathch制御信号３をバッファしてラッチ回路２２に与える。
【００３１】
バッファ回路ＢＦ２３は、キャッシュメモリ２３に共通に接続され、制御回路１５から生成されたcache memory制御信号<7:0>をバッファしてキャッシュメモリ２３に与える。
【００３２】
尚、バッファ領域１３についても、バッファ回路領域１４と同様の構成である。バッファ領域１３、１４のいずれを用いるかは、選択するセンスアンプ・ラッチ回路２１との距離等に応じて適用され得る。
【００３３】
上記のように、本例に係るバッファ領域１３、１４では、センスアンプ・ラッチ領域１２に与えるS/A制御信号０〜３を偶数側と奇数側とで共通化することができる。そのため、図中の破線１７で囲って示すように、制御配線を共通化でき、配線面積を低減することができる。例えば、後述する図１７に示す参考例に比べると、配線面積およびバッファ素子を半分まで低減することができる。さらに、制御回路１５内のS／A制御信号を生成する回路の面積削減できる点でもメリットがある。
【００３４】
１−４．ビット線とデータバスとの関係  
次に、図４を用い、第１実施形態に係るビット線（Bit line）とデータバス（Data bus）と電気的な接続関係について説明する。  
図示するように、メモリセルアレイ１１からのビット線BL0〜BL7は、センスアンプSA0〜SA7にそれぞれ電気的に接続される。
【００３５】
データバス（data bus）２０は、センスアンプSA0〜SA7、ラッチ回路２２、およびキャッシュメモリ２３にそれぞれ共通に電気的に接続される。
【００３６】
なお、ここでは、ビット線とデータバスと電気的な接続関係を説明するために、センスアンプSA0〜SA7、ラッチ回路２２、およびキャッシュメモリ２３の配置を示したが、実施形態におけるこれらの配置は、上記図３に示されたものである。
【００３７】
１−５．センスアンプ・ラッチ回路２１  
次に、図５を用い、センスアンプ・ラッチ回路２１について、より具体的に説明する。  
図示するように、センスアンプ・ラッチ回路２１には、キャッシュメモリ（Cache memory 0-7）２３とodd側のS/A回路（S/A1, S/A3, S/A5, S/A7）とに接続される“Data bus_o（２０_o）”、even側のS/A回路（S/A0, S/A2, S/A4, S/A6）に接続される“Data bus_e（２０_e）”とが配置される。
【００３８】
Data bus_e（２０_e）とData bus_o（２０_o）にはそれぞれ、プリチャージトランジスタ（Data bus pre-charge transistor）Ｐ１０、Ｐ１１が接続される。プリチャージトランジスタＰ１０、Ｐ１１の電流経路の一端には内部電源電圧Ｖｃｃが与えられ、電流経路の他端はData bus_e（２０_e）、Data bus_o（２０_o）にそれぞれ接続され、ゲートには制御回路１５からの実行コマンドが与えられる。そのため、プリチャージトランジスタＰ１０、Ｐ１１は、実行コマンドが入力されると、電流経路がONし、Data bus_e（２０_e）、Data bus_o（２０_o）をプリチャージ（pre-charge）する。
【００３９】
キャッシュメモリ２３は、Data bus_o（２０_o）に接続され、ホスト装置等によりチップ外部から入力されたデータを一時的に保持する。
【００４０】
ラッチ回路（tmp latch）２２は、Even sideのS/A回路（S/A0, S/A2, S/A4, S/A6）とOdd sideのS/A回路（S/A1, S/A3, S/A5, S/A7）との間に、これらを電気的に分離するように配置される。
【００４１】
なお、本例では、S/A回路8個とCache memory8個で構成されているが、この限りではない。S/A回路のodd addressをCache memory側に配置しているが、この限りではない。また、Data latch、Cache memory２３、Temporary latch２２は、一時的にデータを保持する機能を持っている回路であればよい。そのため、例えば、Static latchでもDinamic latchでもよい。
【００４２】
１−６．ラッチ回路の回路構成例  
次に、図６を用い、ラッチ回路（temporary latch）２２の回路構成例について、より具体的に説明する。  
図示するように、本例に係るラッチ回路２２は、ラッチ部３０、充電トランジスタＰ２３、スイッチＳＷＡ、ＳＷＢを備える。
【００４３】
ラッチ部３０は、互いにラッチ接続されるインバータ３１、３２により構成される。  
インバータ３１は、電流経路の一端が内部電源電圧Ｖｃｃに接続されゲートがノードＡに接続されるＰ型トランジスタＰ２１と、電流経路の一端が接地電源電圧ＧＮＤに接続されゲートがノードＡに接続され電流経路の他端がトランジスタＰ２１の他端に接続されるＮ型トランジスタＮ２１により構成される。インバータ３２は、電流経路の一端が内部電源電圧Ｖｃｃに接続されゲートがインバータ３２に接続されるＰ型トランジスタＰ２２と、電流経路の一端が接地電源電圧ＧＮＤに接続されゲートがインバータ３２に接続され電流経路の他端がトランジスタＰ２２の他端およびノードＡに接続されるＮ型トランジスタＮ２２により構成される。
【００４４】
充電トランジスタＰ２３は、電流経路の一端が内部電源電圧Ｖｃｃに接続され、ゲートには制御回路１５から制御信号が与えられ、電流経路の一端はノードＡが接続される。
【００４５】
スイッチＳＷＡは、電流経路の一端が内部電源電圧Ｖｃｃに接続され、ゲートには制御回路１５から制御信号が与えられ、電流経路の一端はノードＡが接続される。
【００４６】
スイッチＳＷＢは、電流経路の一端が接地電源電圧ＧＮＤに接続され、ゲートには制御回路１５から制御信号が与えられ、電流経路の一端はノードＡが接続される。
【００４７】
＜ラッチ回路２２の転送動作について＞  
ここで、上記構成のラッチ回路２２の転送動作について、データを、Data bus_e（２０_e）からData bus_o（２０_o）へ転送する場合を一例に挙げて説明する。
【００４８】
まず、Data bus_e/o（２０_e/o）を充電すると共に、充電トランジスタＰ２３によって、ノードＡを充電する。
【００４９】
続いて、スイッチＳＷＡを導通させることにより、Data bus_e（２０_e）の値を、ノードＡに転送させる。
【００５０】
続いて、Data bus_e/o（２０_e/o）を充電する。この際、スイッチＳＷＡ、ＳＷＢの電流経路は非導通とさせる。
【００５１】
続いて、スイッチＳＷＢの電流経路を導通させることにより、ノードＡの値を、Data bus_o（２０_o）へ転送させる。
【００５２】
＜２．データ入力・データ出力動作＞  
２−１．データ入力動作  
次に、図７に沿って、第１実施形態に係るセンスアンプ・ラッチ（Ｓ／Ａ＆latch）回路２１のデータ入力動作フローについて説明する。ここで、データ入力動作とは、外部のホスト装置等から入力されキャッシュメモリ２３にキャッシュされた入力データ（書き込みデータ）をそれぞれの所望のセンスアンプに転送する動作をいう。なお、この動作フローにおいて、各ステップの制御は、制御回路１５が行うものである。  
まず、ステップＳ１１の際、BUS pre-charge方式により、プリチャージトランジスタ（Data bus pre-charge transistor）Ｐ１０、Ｐ１１の電流経路を導通させ、Data bus_e（２０_e）、Data bus_o（２０_o）をそれぞれ充電する。
【００５３】
続いて、ステップＳ１２、Ｓ１３の際、Cache memory制御信号0およびtemporary latch制御信号をONとさせると、Cache memory0 のキャッシュデータがData bus_o（２０_o）を通してラッチ回路（temporary latch）に保持される。このとき、Data bus_e側（２０_e）は動作しない。
【００５４】
続いて、ステップＳ１４の際、同様に再びData bus_oを充電する。
【００５５】
続いて、ステップＳ１５、Ｓ１６の際、Cache memory制御信号1とtemporary latch制御信号とS/A制御信号0とをONとさせると、ラッチ回路（temporary latch）２２のラッチデータがData bus_eを通ってセンスアンプS/A0 へ転送されると共に、Cache memory 1のキャッシュデータがData bus_oを通ってS/A1 へ転送される。  
このように、本例では、Even side /Odd side センスアンプの間を分割するようにラッチ回路２２が配置され、S/A信号制御信号0は、Even side /Odd side の初段のセンスアンプS/A0、S/A1で共有される。そのため、S/A信号制御信号0が入力されると、センスアンプS/A0、S/A1のスイッチ（Switch）が同時に開き、センスアンプS/A0、S/A1にデータを同時にセットさせることができる。
【００５６】
続いて、ステップＳ１７の際、全てのデータ転送が完了されているか（n=max ?：本例では、n=4）否かを判定する。全てのデータ転送が完了されていない場合（NO）には、nの値をインクリメント（n=n+1）し、全てのデータが転送されるまで、同様の動作を繰り返す。一方、全てのデータ転送が完了されている場合（YES）には、この動作を終了する（end）。
【００５７】
データ入力動作のタイミングチャート  
上記データ入力動作のタイミングチャートは、図８のように示される。  
図示するように、第１実施形態では、S/A信号制御信号0〜3は、Even side /Odd side 間のセンスアンプS/A0〜S/A7で共有させることができる。
【００５８】
そのため、例えば、時刻ｔ２の際、temporary latch制御信号およびcache memory制御信号１が"H"レベルの状態で、S/A信号制御信号0が入力されると、Even side /Odd sideの初段目のセンスアンプS/A0、S/A1に、データを同時に転送させることができる。
【００５９】
同様に、例えば、時刻ｔ４の際には、Even side /Odd sideの２段目のセンスアンプS/A2、S/A3に、データを同時に転送させることができる。
【００６０】
ここで、図１６に示す参考例のData Inの波形と比較すると、temporary latchに一時的に転送する動作が増えると思われるが、第１実施形態ではData bus_eとData bus_oとを並列に動作させることで、最終的に全てのデータ転送にかかるクロック数を同じとすることができる。
【００６１】
さらに、Data bus_eとData bus_oとに分割させることで、バス（BUS）２０の一本分の容量が下がるので、駆動力を増大させることができる。このように、駆動力を向上できることで、データ転送時間を短縮できる。
【００６２】
また、Data bus_oに接続されるOdd sideのセンスアンプ（S/A1, S/A3, S/A5, S/A7）とCache memory２３との間のデータ転送は、Data bus_eを使用しないので、Data bus_eの分だけ消費電流を削減できる。
【００６３】
２−２．データ出力動作  
次に、図９に沿って、第１実施形態に係るセンスアンプ・ラッチ（Ｓ／Ａ＆latch）回路２１のデータ出力動作フローについて説明する。ここで、データ出力動作とは、センスアンプにセットされた出力データ（読み出しデータ）を、キャッシュメモリ２３にキャッシュに転送する動作をいい、上記データ入力動作と反対の流れの動作をいう。なお、この動作フローにおいて、各ステップの制御は、制御回路１５が行うものである。  
まず、ステップＳ２１の際、同様に、BUS pre-charge方式により、プリチャージトランジスタ（Data bus pre-charge transistor）Ｐ１０、Ｐ１１の電流経路を導通させ、Data bus_e（２０_e）、Data bus_o（２０_o）をそれぞれ充電する。
【００６４】
続いて、ステップＳ２２、Ｓ２３の際、S/A制御信号0とtemporary latch制御信号とCache memory制御信号１とをONとさせると、センスアンプS/A0のデータがData_bus_eを通してラッチ回路（temporary latch）２２へ保持されると共に、センスアンプS/A1のデータがData bus_oを通してCache memory1にラッチされる。  
このように、データ出力動作においても、第１実施形態では、Even side /Odd side センスアンプの間を分割するようにラッチ回路２２が配置され、S/A信号制御信号0は、Even side /Odd side の初段のセンスアンプS/A0、S/A1で共有される。そのため、S/A信号制御信号0が入力されると、センスアンプS/A0、S/A1のスイッチ（Switch）が同時に開き、センスアンプS/A0、S/A1の保持データを、同時に転送させることができる。
【００６５】
続いて、ステップＳ２４の際、同様に、Data bus_eとData bus_oとを充電する。
【００６６】
続いて、ステップＳ２５、Ｓ２６の際、temporary latch制御信号とCache memory制御信号0とをONとさせると、ラッチ回路（temporary latch）２２のデータがData bus_oを通ってCache memory0に保持される。このとき、Data bus_e側は動作しない。
【００６７】
続いて、ステップＳ２７の際、全てのデータ転送が完了されているか（n=max ?：本例では、n=4）否かを判定する。全てのデータ転送が完了されていない場合（NO）には、nの値をインクリメント（n=n+1）し、全てのデータが転送されるまで、同様の動作を繰り返す。一方、全てのデータ転送が完了されている場合（YES）には、この動作を終了する（end）。
【００６８】
データ出力動作のタイミングチャート  
上記データ出力動作のタイミングチャートは、図１０のように示される。  
図示するように、第１実施形態では、S/A信号制御信号0〜3は、Even side /Odd side 間のセンスアンプS/A0〜S/A7で共有させることができる。
【００６９】
そのため、例えば、時刻ｔ１の際、temporary latch制御信号およびcache memory制御信号１が"H"レベルの状態で、S/A信号制御信号0が入力されると、Even side /Odd sideの初段目のセンスアンプS/A0、S/A1から、データを同時に転送させることができる。
【００７０】
同様に、例えば、時刻ｔ３の際には、Even side /Odd sideの２段目のセンスアンプS/A2、S/A3から、データを同時に転送させることができる。
【００７１】
ここで、図１８に示す参考例に係るData Outの波形と比較すると、第１実施形態ではtemporary latchに一時的に転送する動作が増えるとも思われるが、Data bus_eとData bus_oを並列に動作させることで、同様に、最終的に全てのデータ転送にかかるクロック数は同じとすることができる。なお、消費電流の削減効果は、上記Data Inと同様である。
【００７２】
＜３．作用効果＞  
第１実施形態に係る半導体記憶装置およびその制御動作によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【００７３】
（１）消費電力を低減することができる。  
上記のように、本例に係る半導体記憶装置は、偶数側、奇数側センスアンプS/A0〜S/A7の間に、これらを電気的に分離するように配置されるラッチ回路２２を備える。そのため、本例では、入力データの入力動作の際に、制御回路１５は、ラッチ回路２３の入力データを偶数側センスアンプ（S/A0, S/A2, S/A4, S/A6）へ転送させると共に、キャッシュメモリ２３の入力データを奇数側センスアンプ（S/A1, S/A3, S/A5, S/A7）へ転送させる。
【００７４】
このように、本例では、ラッチ回路２２により偶数側、奇数側センスアンプ電気的に分割し、偶数側、奇数側センスアンプのデータ転送動作を同時、並行的に行うことができる。
【００７５】
そのため、Data bus_o（奇数側）に接続されるOdd sideのセンスアンプ（S/A1, S/A3, S/A5, S/A7）とCache memory２３との間のデータ転送は、Data bus_e（偶数側）を使用しない構成となり、使用しないData bus_e（偶数側）の分だけ消費電流を削減できる。
【００７６】
ここで、例えば、図１３に示すように、参考例に係るS/A回路では、一つのSense Ampと3つのData latch１〜３で構成され、さらにSense Amp、Data latch１〜３、Cache memoryのサイズは、第１実施形態と同じとして、消費電力の削減量を見積もることを考える。
【００７７】
参考例のData bus２００の容量を"1"とすると、Data bus_e=”2/5”、Data bus_o=”3/5”になる。第１実施形態の例ではCache memory２３は８個接続されるので、全データを転送するには合計で８回かかる。従って、第１実施形態を用いて、全データを転送するのに消費する電流は4*1(Data bus_e*4)+4*3/5(Data bus_o*4)=”6.4”である。一方、参考例の消費電流は8*1=”8”である。
【００７８】
その結果、消費電量を２割程度削減できることが分かる。
【００７９】
さらに、一度に入力できるデータサイズを16Kbyteとすると、第１実施形態の例ではData busは16000本になるので、全体としての消費電力の削減効果は、非常に大きいインパクトを与えることが明らかである。加えて、上記消費電力の削減効果は、データ出力動作においても同様のメリットがある。
【００８０】
このように、第１実施形態に係る半導体記憶装置およびその制御動作によれば、消費電力を低減でき、低消費電力化に対して有利である。
【００８１】
（２）占有面積を低減でき、微細化に対して有利である。  
上記のように、本例に係る構成では、センスアンプ・ラッチ領域１２に与えるS/A制御信号０〜３を偶数側と奇数側とで共通化することができる。
【００８２】
そのため、図３中の破線１７で囲って示すように、制御配線を共通化でき、配線面積を低減することができる。例えば、後述する図１１中の破線１７０で囲って示す参考例に比べると、配線数、配線面積、およびバッファ素子を半分程度まで低減することができる。
【００８３】
さらに、対応する制御回路１５内のS／A制御信号を生成する回路の面積削減をできる点でもメリットがある。  
このように、１本のData bus２０には複数のラッチ回路（Data latch）２２やキャッシュメモリ（Cache memory）２３が電気的に接続されているので、BUS２０の総配線長が長くなり、配線容量が大きくなる傾向にある。更に、ＮＡＮＤ型フラッシュメモリの微細化と大容量化に伴って、チップ内に収めるData bus２０の本数が増加し、Data busで消費される電流も増加傾向にある。
【００８４】
しかしながら、第１実施形態では、データ転送で消費される消費電流を削減し、Sense Amp回路の制御信号も削減できる。上記のように、本例の構造によれば、Sense Amp回路領域を、偶数側、奇数側で２分割し、その分割した領域の間にラッチ回路（Temporary latch）２２を一つ配置するだけなので、面積増加の影響を最小限に抑えることができる。
【００８５】
（３）駆動力を向上でき、転送速度を向上できる。  
さらに、Data bus ２０を偶数側データバス２０_eと奇数側データバス２０_oとで２分割することで、ある特定のData latch２２に接続されるData busの容量を小さくすることができる。そのため、駆動力を向上でき、転送速度を向上できる点でもメリットがある。
【００８６】
［参考例］  
次に、上記第１実施形態と比較、参考とするために、参考例に係る半導体記憶装置について説明する。この説明において、上記第１実施形態と重複する部分の詳細な説明を省略する。
【００８７】
＜構成＞  
まず、参考例に係るセンスアンプ＆ラッチ領域１２０およびバッファ領域１４０は、図１１のように示される。図示する比較例では、例えば、ラッチ回路が配置されておらず、そのため、センスアンプS/A0〜S/A7に対応して、S/A制御信号0-7がそれぞれ必要とされる点で、第１実施形態と相違する。そのため、消費電力の低減に不利である。また、図中の破線１７０で囲って示すように、配線面積が増大するため、微細化に対しても不利であるという傾向がある。
【００８８】
参考例に係るセンスアンプ＆ラッチ領域１２０は、図１２のように示される。図示するように、１本のデータバス２００にセンスアンプS/A0〜S/A7およびキャッシュメモリ0-7が電気的に接続される。
【００８９】
参考例に係るデータバス単位のセンスアンプの回路構成は、図１３のように示される。図示するように、センスアンプS/A0, S/A1 は、ローカルバスlocal bus0, local bus1に接続される１つのセンスアンプ回路、および３つデータラッチ回路によりそれぞれ構成される。このように、上記図１２では、センスアンプS/A0 - S/A7とキャッシュメモリCache memory 0-7とを同程度の大きさで示した。しかし、実際上では、センスアンプS/A0-S/A7 は、１つのセンスアンプ回路、および３つデータラッチ回路によりそれぞれ構成される。そのため、センスアンプS/A0-S/A7は、キャッシュメモリCache memory0-7の4倍程度以上の大きさを占有する。
【００９０】
参考例に係るセンスアンプS/A0 - S/A7単位の回路構成は、図１４のように示される。図示するように、センスアンプS/A0は、ローカルスイッチswitch 0-3、データバススイッチdata bus switch、２つのバスプリチャージトランジスタ（local bus pre-charge transistor, data bus pre-charge transistor）を備える。
【００９１】
＜データ入力・データ出力動作＞  
データ入力動作  
次に、参考例に係る半導体記憶装置のデータ入力動作フローは、図１５のように示される。ここで、半導体記憶装置チップ外部から入力される入力データは、Cache memory0-7に一時的に保持される。
【００９２】
まず、ステップＳ１１０の際、実行コマンドが入力されるとData bus pre-charge transistorがONになり、Data bus２００がpre-charge（充電）される。
【００９３】
続いて、ステップＳ１２０の際、制御回路１５０からバッファ領域１３０、１４０を通って、制御信号0がCache memory0とS/A0回路に転送され、Cache memory0とS/A0回路のSwitchが開く。
【００９４】
続いて、ステップＳ１３０の際、Cache memory0の値に従ってData busが放電されるか、充電状態を保持するかでデータ転送を行う。制御信号0がOFFとなると、Cache memory0とS/A0回路のSwitchを閉じて、Cache memory0の転送を終了する。
【００９５】
続いて、ステップＳ１４０の際、全てのデータ転送が行われたか否かを判定する。判定結果により、この動作を８回繰り返して全てのデータを転送する。
【００９６】
上記フローに沿ったデータ入力動作のタイミングチャートは、図１６のように示される。
【００９７】
このような転送方式をBUS pre-charge方式と呼び、面積削減の観点からこの転送方式が用いられることが多い。Cache memory0-7もセンスアンプのData latch1-3も個数が多いので、面積削減のために小サイズのトランジスタが用いられる。このため、小さなPMOSトランジスタでは容量の大きなBUS２００を駆動するのが困難である。BUS pre-charge方式では、データ転送前にサイズの大きなPMOSトランジスタを用いてBUS線２００を充電しておき、Latch側のNMOSトランジスタを通して放電する、又はPMOSトランジスタを通して充電状態を保持することでデータ転送を実現するものである。BUS pre-charge方式は面積削減に効果はあるものの、BUS２００に”０”を転送する場合は充放電を繰り返すので、電流消費の観点からは非効率である。また、比較的近いLatch間のデータ転送でも全てのBUS２００を充電するので、その分だけ無駄に電流を消費することになる。
【００９８】
データ出力動作  
次に、参考例に係る半導体記憶装置のデータ出力動作フローおよびそのタイミングチャートは、図１７、図１８のように示される。
【００９９】
図示するように、データ出力動作は、上記データ入力動作のセンスアンプS/A0-7とCache memory 0-7との間の動作を逆にしたものである。
【０１００】
そのため、データ出力動作においても、上記データ入力動作と同様に、低消費電力化に対して不利であるという傾向がある。
【０１０１】
本発明の実施形態、参考例を説明したが、これらの実施形態、参考例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０２】
１１…メモリセルアレイ、１２…センスアンプ・ラッチ領域、１３、１４…バッファ領域、１５…制御回路、１６…パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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