【手続補正書】
【提出日】平成26年4月16日(2014.4.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
積層された複数のメモリチップと、
前記メモリチップを貫通する複数の貫通電極（ＴＳＶ）と、
少なくとも１つの前記メモリチップと少なくとも１つの前記貫通電極との間に結合され、前記貫通電極の欠陥状態に基づいて選択的に活性化される入出力バッファと、
を含むことを特徴とする積層半導体メモリ装置。
【請求項２】
前記入出力バッファは、
前記メモリチップの内部に含まれることを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項３】
前記貫通電極のうちの少なくとも１つが欠陥ポイントを有する場合、欠陥を有する貫通電極に接続された入出力バッファのうちの前記欠陥ポイントの下に位置したメモリチップに含まれた入出力バッファが活性化されることを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項４】
前記貫通電極のうちの少なくとも１つが欠陥を有する場合、前記欠陥を有する貫通電極に接続された入出力バッファのうち欠陥ポイントより上に位置したメモリチップに含まれた入出力バッファは活性化しないことを特徴とする請求項３に記載の積層半導体メモリ装置。
【請求項５】
前記貫通電極のうちの少なくとも１つが欠陥を有する場合、前記欠陥を有する貫通電極に接続された入出力バッファのうち欠陥ポイントより上に位置したメモリチップに含まれた入出力バッファは活性化しないことを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項６】
前記メモリチップの各々は、
前記貫通電極の欠陥状態に基づいて前記メモリチップの各々の内部にある入出力バッファをイネーブルさせるバッファ制御回路を含むことを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項７】
前記バッファ制御回路は、揮発性メモリ装置を含むことを特徴とする請求項６に記載の積層半導体メモリ装置。
【請求項８】
前記バッファ制御回路は、ＯＴＰまたはＥＥＰＲＯＭを含むことを特徴とする請求項６に記載の積層半導体メモリ装置。
【請求項９】
前記メモリチップの各々は、
前記貫通電極の状態に基づいて前記メモリチップの各々の内部にある入出力バッファをイネーブルさせるバッファ制御回路を前記入出力バッファ毎に独立的に有することを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項１０】
アドレス／コマンドのための複数の貫通電極とデータのための複数の貫通電極とを含む場合、前記データのための貫通電極のうちの一部の欠陥によってデータバスのマッピングが変更された場合、アドレス／コマンドバスのマッピングを変更することを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項１１】
前記積層半導体メモリ装置は、
アドレス／コマンドのための複数の貫通電極とデータのための複数の貫通電極を含む場合、前記アドレス／コマンドのための貫通電極のうちの一部の欠陥によってアドレス／コマンドバスのマッピングが変更された場合、データバスのマッピングを変更することを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項１２】
プロセッサチップと、
前記プロセッサチップの上部に積層された複数のメモリチップと、
前記メモリチップをすべて貫通し、前記プロセッサチップに接続された複数の貫通電極（ＴＳＶ）と、
前記メモリチップの全部又は一部と前記貫通電極の各々との間に結合され、前記貫通電極の欠陥状態に基づいて選択的に活性化される入出力バッファと、
を含むことを特徴とするメモリシステム。
【請求項１３】
アドレス／コマンドのための複数の貫通電極とデータのための複数の貫通電極を含む場合、前記データのための貫通電極のうちの一部の欠陥によってデータバスのマッピングが変更された場合、アドレス／コマンドバスのマッピングを変更することを特徴とする請求項１２に記載のメモリシステム。
【請求項１４】
前記プロセッサチップは、前記変更されたデータバスのマッピングを元通り復旧するリペア回路を含むことを特徴とする請求項１３に記載のメモリシステム。
【請求項１５】
前記リペア回路は、前記プロセッサチップ内にあるメモリコントローラに含まれることを特徴とする請求項１４に記載のメモリシステム。
【請求項１６】
少なくとも１つのメモリチップと少なくとも１つの貫通電極との間に入出力バッファを各々結合する段階と、
前記貫通電極の欠陥状態に基づいて前記入出力バッファを選択的に活性化する段階と、
を含むことを特徴とする積層半導体メモリ装置の貫通電極欠陥リペア方法。
【請求項１７】
前記入出力バッファは、
前記メモリチップの内部に形成されることを特徴とする請求項１６に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。
【請求項１８】
前記入出力バッファを選択的に活性化する段階は、
欠陥を有する貫通電極に接続された入出力バッファのうち欠陥を有する貫通電極の欠陥ポイントより下に位置した１つのメモリチップに含まれた入出力バッファを活性化する段階と、
欠陥を有しない貫通電極に接続された入出力バッファを活性化する段階と、
を含むことを特徴とする請求項１６に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。
【請求項１９】
前記貫通電極のうちの一部が欠陥を有する場合、前記欠陥を有する貫通電極に接続された入出力バッファのうち欠陥ポイントより上に位置したメモリチップに含まれた入出力バッファは活性化しないことを特徴とする請求項１６に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。
【請求項２０】
前記入出力バッファを選択的に活性化する段階は、
前記データのための貫通電極のうちの少なくとも１つの欠陥によってデータバスのマッピングを変更する段階と、
アドレス／コマンドバスのマッピングを変更する段階と、
を含むことを特徴とする請求項１６に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。
【請求項２１】
前記入出力バッファを選択的に活性化する段階は、
前記変更されたデータバスのマッピングを元通り復旧する段階をさらに含むことを特徴とする請求項２０に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。
【請求項２２】
第１方向に積層された複数のメモリチップと、
前記複数のメモリチップの各々に配置された複数の入出力バッファと、
前記メモリチップを介して前記第１方向に伸びる複数の貫通電極（ＴＳＶ）と、
を含み、
前記複数の貫通電極の各々は前記複数の入出力バッファのうちの少なくとも２つと結合され、前記複数の入出力バッファは前記複数の貫通電極のうちの少なくとも１つに欠陥が存在した際、選択的に活性化されることを特徴とする積層半導体メモリ装置。
【請求項２３】
前記貫通電極のうちの欠陥を有する貫通電極にある欠陥が発生した場合、少なくとも１つが欠陥ポイントを有する際、欠陥を有する貫通電極に接続された入出力バッファ内に、前記欠陥の下に位置して、前記欠陥を有する貫通電極に接続されたメモリチップに含まれた第１入出力バッファが活性化されることを特徴とする請求項２２に記載の積層半導体メモリ装置。
【請求項２４】
前記第１入出力バッファは、前記複数のメモリチップのうち前記欠陥の下の最も近くに位置したメモリチップ内に配置されることを特徴とする請求項２３に記載の積層半導体メモリ装置。
【請求項２５】
前記欠陥を有する貫通電極に結合され、前記欠陥の上に位置した他の入出力バッファは活性化しないことを特徴とする請求項２３に記載の積層半導体メモリ装置。