【手続補正書】
【提出日】平成26年4月16日(2014.4.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電気光学素子及びトランジスタを含む画素が配置されて成り、
前記画素は、前記トランジスタのゲート電極と同じ層のメタル層と、前記トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、前記メタル層に電圧が印加されることによって形成される容量素子を有する
表示装置。
【請求項２】
前記メタル層に印加する電圧は、前記半導体層の表面にチャネルを形成できる電圧である
請求項１に記載の表示装置。
【請求項３】
前記メタル層に印加する電圧は、前記メタル層と前記半導体層との間の誘電体の容量をＣ0、前記メタル層と前記半導体層との間の容量をＣとするとき、Ｃ／Ｃ0＝１となる電圧値以上である
請求項２に記載の表示装置。
【請求項４】
前記容量素子は、前記電気光学素子の等価容量の補助として用いられる
請求項１から請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記トランジスタは、前記電気光学素子に対して直列に接続され、当該電気光学素子を駆動する駆動トランジスタであり、
前記容量素子は、その一方の電極が前記駆動トランジスタのソース／ドレイン電極に接続されている
請求項４に記載の表示装置。
【請求項６】
前記容量素子は、前記メタル層に印加する電圧として一定の電圧が他方の電極に与えられる
請求項５に記載の表示装置。
【請求項７】
前記画素は、行列状に配置されて画素アレイ部を構成しており、
前記一定の電圧は、前記容量素子の他方の電極に行単位で繋がる電圧供給ラインを通して前記容量素子の他方の電極に与えられる
請求項６に記載の表示装置。
【請求項８】
前記容量素子の他方の電極に行単位で繋がる電圧供給ラインを前記画素アレイ部の外周部で束ねることによって当該画素アレイ部の周りに環状の共通電圧供給ラインが形成されており、
前記一定の電圧は、前記環状の共通電圧供給ライン及び前記電圧供給ラインを通して前記容量素子の他方の電極に与えられる
請求項７に記載の表示装置。
【請求項９】
前記画素アレイ部が形成されるパネルの両端部側に、前記環状の共通電圧供給ラインに繋がるパッドが形成されており、
前記一定の電圧は、前記パッド、前記環状の共通電圧供給ライン及び前記電圧供給ラインを通して前記容量素子の他方の電極に与えられる
請求項８に記載の表示装置。
【請求項１０】
前記容量素子は、前記メタル層に印加する電圧としてパルス化された電圧が他方の電極に与えられる
請求項５に記載の表示装置。
【請求項１１】
前記駆動トランジスタに電源を供給する電源供給線の電位は、前記電気光学素子を発光駆動する電流を供給するための第１電源電位と、前記電気光学素子に対して逆バイアスを掛けるための第２電源電位とで切り替え可能となっており、
前記パルス化された電圧は、前記電源供給線の電位が前記第１電源電位のときに高電位になる
請求項１０に記載の表示装置。
【請求項１２】
前記パルス化された電圧は、低電位側が前記第２電源電位に設定されている
請求項１１に記載の表示装置。
【請求項１３】
前記画素は、行列状に配置されて画素アレイ部を構成しており、
前記パルス化された電圧は、行単位で前記容量素子の他方の電極に与えられる
請求項１０から請求項１２のいずれか１項に記載の表示装置。
【請求項１４】
前記パルス化された電圧は、前記画素アレイ部を行単位に走査する走査回路から出力される
請求項１３に記載の表示装置。
【請求項１５】
前記パルス化された電圧は、前段の画素行に属する前記電源供給線から与えられる
請求項１３に記載の表示装置。
【請求項１６】
前記容量素子の他方の電極は、前段の画素行に属する前記電源供給線に接続されている
請求項１５に記載の表示装置。
【請求項１７】
電気光学素子及びトランジスタを含む画素が配置されて成り、
前記画素は、前記トランジスタのゲート電極と同じ層のメタル層と、前記トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、前記メタル層に電圧が印加されることによって形成される容量素子を有する
表示装置を有する電子機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の一方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
このようにして形成された駆動トランジスタ２２を含むＴＦＴ回路部の上の平坦化を図るために、駆動トランジスタ２２を含むＴＦＴ回路部の上には、絶縁平坦化膜７２が形成される。この絶縁平坦化膜７２には、半導体層２２１の両端部のソース／ドレイン領域２２３，２２４に臨むコンタクトホール７３，７４が形成される。そして、平坦化膜７２の上に、ソース／ドレイン電極２２７，２２８が形成されるとともに、コンタクトホール７３，７４に配線材料（電極材料）が埋め込まれることによってソース／ドレイン電極２２７，２２８とソース／ドレイン領域２２３，２２４とが電気的に接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
上述したように、画素２０のトランジスタとして、トップゲート構造のＴＦＴを用いる場合は、絶縁平坦化膜７２は、主に平坦化を目的とするものであることから、その膜厚についてはゲート絶縁膜２２５の膜厚に比べて非常に厚くならざるを得ない。そして、絶縁平坦化膜７２の膜厚が厚いと、ゲート電極２２６のメタル層とソース／ドレイン電極２２７，２２８のメタル層との間に容量を形成することはできない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
この駆動トランジスタ２２を含むＴＦＴ回路部の上には、主に平坦化を目的として絶縁平坦化膜７２が形成されている。この絶縁平坦化膜７２の上には、ソース／ドレイン電極２２７，２２８を含む配線層が形成されている。本例の場合、駆動トランジスタ２２の一方のソース／ドレイン電極２２８は、有機ＥＬ素子２１のアノード電極を兼ねる構成となっている。ソース／ドレイン電極２２７，２２８を含む配線層の上にはウインド絶縁膜７５が形成されている。そして、ウインド絶縁膜７５の開口部（凹部）７６に有機ＥＬ素子２１の有機層（図示せず）が形成され、ウインド絶縁膜７５の上には有機ＥＬ素子２１のカソード電極（図示せず）が全画素共通に形成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
そして、先述したように、半導体層２２１、即ち、一方の電極２５１の表面に十分にチャネルが形成されるだけの電圧を、メタル層である他方の電極２５２に印加するようにする。これにより、半導体層２２１の表面に電子が蓄積されるため、ゲート絶縁膜２５３を誘電体として容量が形成され、当該容量が画素２０に作り込む容量素子、本例では、補助容量２５となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正の内容】
【０１１３】
そして、補助容量２５の容量値Ｃsubが大きい画素については、図１４に一点鎖線で示すように、駆動トランジスタ２２のソース電圧Ｖsの上昇量が小さいため輝度が高くなる。一方、補助容量２５の容量値Ｃsubが小さい画素については、図１４に二点鎖線で示すように、駆動トランジスタ２２のソース電圧Ｖsの上昇量が大きいため輝度が低くなる。このように、同一パネル内に輝度が高い画素と輝度が低い画素とが混在することになるため、当該輝度のばらつきが輝度ムラとして視認される。