(57)【要約】【課題】表示画質の高品質化を図る。【解決手段】液晶表示装置は、正極性の映像信号および負極性の映像信号のいずれか一方を画素駆動電極に選択的に供給するスイッチング手段と、前記映像信号の１垂直走査期間より短い所定期間で、極性切り替えパルスをグループ単位で順次シフトさせて各グループに属する前記スイッチング手段に順次入力するスイッチング制御手段と、前記所定期間内に前記画素駆動電極に対向する共通電極へ印加する共通電圧の電圧値を第１電圧値から第２電圧値に変化させる共通電圧生成手段と、を備える。【選択図】図９
2013225017.tif 000002
【特許請求の範囲】
【請求項１】
液晶表示体および画素駆動電極を含む画素表示部をそれぞれ含む複数の画素回路がマトリクス状に配列された画素部を備えた液晶表示装置であって、
前記画素部は、連続する所定数のラインごとに区画された複数のグル−プを含み、
前記画素回路は、
正極性の映像信号を保持する第１信号保持手段と、
前記第１信号保持手段への前記正極性の映像信号の入力を導通／遮断する第１スイッチング手段と、
負極性の映像信号を保持する第２信号保持手段と、
前記第２信号保持手段への前記負極性の映像信号の入力を導通／遮断する第２スイッチング手段と、
前記第１信号保持手段に保持された前記正極性の映像信号および前記第２信号保持手段に保持された前記負極性の映像信号のいずれか一方を前記画素駆動電極に選択的に供給する第３スイッチング手段と、
前記映像信号の１垂直走査期間より短い所定期間で、極性切り替えパルスをグループ単位で順次シフトさせて各グループに属する前記第３スイッチング手段に順次入力するスイッチング制御手段と、
前記所定期間内に前記画素駆動電極に対向する共通電極へ印加する共通電圧の電圧値を第１電圧値から第２電圧値に変化させる共通電圧生成手段と、
を備えることを特徴とする液晶表示装置。
【請求項２】
前記共通電圧生成手段は、前記最初の水平走査期間の全域に亘って、前記共通電圧の電圧値を連続的に変化させることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記共通電圧生成手段は、前記最初の水平走査期間の一部の期間に、前記共通電圧の電圧値を連続的に変化させることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記共通電圧生成手段は、前記最初の水平走査期間中に、前記画素回路の前記画素駆動電極に対する極性切り替えと同期して、前記共通電圧の極性を切り替えることを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記共通電圧生成手段は、前記最初の水平走査期間中に、前記画素部の垂直方向における実質的な中央ラインに配置された前記画素回路の前記画素駆動電極に対する極性切り替えと同期して、前記共通電圧の極性を切り替えることを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
液晶表示体および画素駆動電極を含む画素表示部と、正極性の映像信号を保持する第１信号保持手段と、前記第１信号保持手段への前記正極性の映像信号の入力を導通／遮断する第１スイッチング手段と、負極性の映像信号を保持する第２信号保持手段と、前記第２信号保持手段への前記負極性の映像信号の入力を導通／遮断する第２スイッチング手段と、前記第１信号保持手段に保持された前記正極性の映像信号および前記第２信号保持手段に保持された前記負極性の映像信号のいずれか一方を前記画素駆動電極に選択的に供給する第３スイッチング手段と、を備えた画素回路が連続する所定数のラインごとに区画された複数のグル−プを形成する画素部を備えた液晶表示装置の駆動方法であって、
前記映像信号の１垂直走査期間より短い所定期間で、極性切り替えパルスをグループ単位で順次シフトさせて各グループに属する前記第３スイッチング手段に順次入力する工程と、
前記所定期間内に前記画素駆動電極に対向する共通電極へ印加する共通電圧の電圧値を第１電圧値から第２電圧値に変化させる工程と、
ことを含むことを特徴とする液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置、および液晶表示装置の駆動方法に関し、特にアクティブマトリクス型の液晶表示装置、および液晶表示装置の駆動方法に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには、画像を投影するための中心部品として、ＬＣＯＳ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  ｏｎ  Ｓｉｌｉｃｏｎ）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された反射電極、シリコン基板上にマトリクス状に形成された液晶駆動素子を備える液晶駆動回路基板などが積層された構造を有している。
【０００３】
このような従来のアクティブマトリクス型液晶表示パネルにおいては、静止画像を長時間表示することにより、表示画像にその履歴が残る、所謂「焼き付き現象」が発生する場合がある。この焼き付き現象の要因では、液晶表示体あるいは液晶分子の配列方向を所定の方向に揃えるための配向膜、乃至それらの界面吸着などに起因する残留電荷成分が支配的である。そのため、特に液晶の交流駆動周波数が低い領域では、残留電荷とその影響が発生しやすい。
【０００４】
液晶素子の焼き付き防止などの信頼性を高める手段の一つとしては、より高い周波数で液晶素子を交流駆動することが挙げられる。しかしながら、画素への書き込み時間などの制約から対向電極電圧に対して正極側と負極側の映像信号を交互に高速に書き込むことは難しい。そのため従来では、交流駆動の周波数をフレームレートあるいはその２倍程度の周波数とすることが一般であった。
【０００５】
そこで特許文献１には、正と負の極性に相当する２種類の電圧を各画素内に持つアナログ駆動型の液晶表示装置が提案されている。その構成によれば、フレーム周波数の数十倍のレートで極性反転させることが可能になり、それにより、液晶を従来よりも高速に交流駆動することができる。また、液晶のばらつきの許容度を高めると共に生産性を向上することも可能となる。
【０００６】
特許文献１では、液晶を高速に交流駆動するために２種類の電圧を各画素内に保持する。そこで、保持電圧を画素電極に転送する際に全画素が同時にオン状態となることを防止するために、画面の垂直方向において時間差を持って駆動する構成となっている。この構成では、画素電圧の振幅低減及び瞬時過大電流の低減を実現することが可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特願２００８−３２９０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１では、画素電極電位と対向基板に形成した共通電極電位の極性変化の位相に画面内垂直方向でずれが生じることとなり、液晶に意図しない電圧が印加されてしまう。その場合、明るさやコントラストの低下、画面内ムラなどが発生してしまう。
【０００９】
そこで本発明は、表示画質の高品質化を図ることが可能な液晶表示装置、および液晶表示装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様にかかる液晶表示装置は、液晶表示体および画素駆動電極を含む画素表示部をそれぞれ含む複数の画素回路がマトリクス状に配列された画素部を備えた液晶表示装置であって、前記画素部は、連続する所定数のラインごとに区画された複数のグル−プを含み、前記画素回路が、正極性の映像信号を保持する第１信号保持手段と、前記第１信号保持手段への前記正極性の映像信号の入力を導通／遮断する第１スイッチング手段と、負極性の映像信号を保持する第２信号保持手段と、前記第２信号保持手段への前記負極性の映像信号の入力を導通／遮断する第２スイッチング手段と、前記第１信号保持手段に保持された前記正極性の映像信号および前記第２信号保持手段に保持された前記負極性の映像信号のいずれか一方を前記画素駆動電極に選択的に供給する第３スイッチング手段と、前記映像信号の１垂直走査期間より短い所定期間で、極性切り替えパルスをグループ単位で順次シフトさせて各グループに属する前記第３スイッチング手段に順次入力するスイッチング制御手段と、前記所定期間内に前記画素駆動電極に対向する共通電極へ印加する共通電圧の電圧値を第１電圧値から第２電圧値に変化させる共通電圧生成手段と、を備えることを特徴とする。
【００１１】
本発明の他の態様にかかる液晶表示装置の駆動方法は、液晶表示体および画素駆動電極を含む画素表示部と、正極性の映像信号を保持する第１信号保持手段と、前記第１信号保持手段への前記正極性の映像信号の入力を導通／遮断する第１スイッチング手段と、負極性の映像信号を保持する第２信号保持手段と、前記第２信号保持手段への前記負極性の映像信号の入力を導通／遮断する第２スイッチング手段と、前記第１信号保持手段に保持された前記正極性の映像信号および前記第２信号保持手段に保持された前記負極性の映像信号のいずれか一方を前記画素駆動電極に選択的に供給する第３スイッチング手段と、を備えた画素回路が連続する所定数のラインごとに区画された複数のグル−プを形成する画素部を備えた液晶表示装置の駆動方法であって、前記映像信号の１垂直走査期間より短い所定期間で、極性切り替えパルスをグループ単位で順次シフトさせて各グループに属する前記第３スイッチング手段に順次入力する工程と、前記所定期間内に前記画素駆動電極に対向する共通電極へ印加する共通電圧の電圧値を第１電圧値から第２電圧値に変化させる工程と、ことを含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、表示画質の高品質化を図ることが可能な液晶表示装置、および液晶表示装置の駆動方法を実現することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施の形態にかかる液晶表示パネル部の基本構成の例を示す図である。
【図２】図２は、図１に示す画素回路の構成例を示す図である。
【図３】図３は、図１に示す画素回路の他の構成例を示す図である。
【図４】図４は、図２または図３に示す画素回路の動作例を示すタイミングチャートである。
【図５】図５は、実施の形態にかかる液晶表示装置における画素部の垂直方向のグループ分けを示す概念図である。
【図６】図６は、図２または図３に示す画素回路の動作における極性反転とバッファ制御との一例を示すタイミングチャートである。
【図７】図７は、実施の形態にかかる液晶表示装置の構成例を示す図である。
【図８】図８は、図７に示す液晶表示装置における水平ドライバ回路の動作例を示すタイミングチャートである。
【図９】図９は、図２または図３に示す画素回路の動作における極性反転とバッファ制御との一例を示すタイミングチャートである。
【図１０】図１０は、図９に示すタイミングチャートによる駆動の変形例を示す。
【図１１】図１１は、図２または図３に示す画素回路の動作における極性反転とバッファ制御との他の一例を示すタイミングチャートである。
【図１２】図１２は、実施の形態にかかる液晶表示装置における垂直方向のライン位置と適正な液晶駆動交流電圧からの乖離（光損失面積）との関係を示す図である。
【図１３】図１３は、図１０または図１１に示される共通電圧を生成するための共通電圧生成回路の構成例を示す図である。
【発明を実施するための形態】
【００１４】
以下に添付図面を参照して、本発明の実施の形態を詳細に説明する。図１は、ＬＣＯＳ型の液晶表示装置に適用可能なアクティブマトリクス型による液晶表示パネル部１００の基本構成の例を示す。液晶表示パネル部１００は、データ線駆動回路１１０と、垂直シフトレジスタ回路１１１と、画素部１１２とを有する。画素部１１２は、映像信号による映像が表示される画面を構成する部分であって、複数の画素部データ線３５１、３５２、…、３５ｍ（以下、画素部データ線３５１、３５２、…、３５ｍを区別しない場合、その符号を‘３５’とする）および行走査線３１１、３１２、…、３１ｎ（以下、行走査線３１１、３１２、…、３１ｍを区別しない場合、その符号を‘３１’とする）が互いに直交する方向に配列した構成を備える。画素部データ線３５１、３５２、…、３５ｍと行走査線３１１、３１２、…、３１ｎとの各交差部には、画素回路１０１，１、１０２，１、…、１０ｍ，１、…、１０ｍ，ｎ（以下、画素回路１０１，１、１０２，１、…、１０ｍ，１、…、１０ｍ，ｎを区別しない場合、その符号を‘１０’とする）が設けられている。データ線駆動回路１１０は、水平シフトレジスタ回路１２０と、各画素部データ線３５１、３５２、…、３５ｍに対するスイッチ回路１２１１、１２１２、…、１２１ｍ（以下、スイッチ回路１２１１、１２１２、…、１２１ｍを区別しない場合、その符号を‘１２１’とする）とを含む。
【００１５】
また、液晶表示パネル部１００は、水平シフトレジスタ回路１２０および垂直シフトレジスタ回路１１１をタイミング制御するためのタイミング制御回路１４０を備える。タイミング制御回路１４０は、水平クロックＨＣＫおよび水平同期信号ＨＳＴを水平シフトレジスタ回路１２０へ入力するとともに、垂直クロックＶＣＫおよび垂直同期信号ＶＳＴを垂直シフトレジスタ回路１１１へ入力することで、これらのタイミングを制御する。
【００１６】
さらに、液晶表示パネル部１００は、データ線駆動回路１１０のスイッチ回路１２１をデジタル映像信号に従ってスイッチングするための構成として、映像信号処理回路１５０、フレームメモリ１５１、極性反転処理回路１５２、Ｄ／Ａ変換回路１５３およびバッファ回路１５４を備える。
【００１７】
図２は、図１に示す画素回路１０の構成例を概略的に示す。図２に示すように、各画素回路１０は、正極性および負極性の画素信号を書き込むためのスイッチングトランジスタＴｒ１およびＴｒ２と、各々の極性の画像信号電圧を並列的に保持する独立した２つの保持容量Ｃｓ１およびＣｓ２と、保持容量Ｃｓ１およびＣｓ２各々の信号蓄積ノードに接続されたインピーダンス変換用のバッファ（ソースフォロワ）回路３２ａおよび３２ｂと、バッファ回路３２ａおよび３２ｂの各出力端子と画素駆動電極ＰＥとの間に接続された２つのスイッチングトランジスタＴｒ５およびＴｒ６とを含む。各バッファ回路３２ａおよび３２ｂは、スイッチングトランジスタＴｒ３およびＴｒ７、または、スイッチングトランジスタＴｒ４およびＴｒ８を直列に接続して構成される。２つのスイッチングトランジスタＴｒ５およびＴｒ６は、それぞれ画素駆動電極ＰＥに対するバッファ回路３２ａまたは３２ｂからの出力の導通・非導通を個別に制御する。
【００１８】
各画素部データ線３５は、各画素回路１０について正極性用のデータ線３５ａおよび負極性用のデータ線３５ｂの２本一組で構成される。データ線３５ａおよび３５ｂには、それぞれ図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。書き込み用のスイッチングトランジスタＴｒ１およびＴｒ２の入力ドレイン端子は、各々データ線３５ａまたは３５ｂに接続される。また、それぞれのゲート端子は、同一行の行走査線３１に接続される。スイッチングトランジスタＴｒ１およびＴｒ２は、図示しない垂直走査回路より走査パルスが供給されると、同時にオン状態となる。これにより、保持容量Ｃｓ１およびＣｓ２に各々正極性または負極性の信号電圧がそれぞれ蓄積される。
【００１９】
２つのスイッチングトランジスタＴｒ３およびＴｒ７、ならびに、Ｔｒ４およびＴｒ８でそれぞれ構成されたバッファ回路３２ａおよび３２ｂは、それぞれ所謂ソースフォロワ型のバッファ回路である。バッファ回路３２ａおよび３２ｂのうち、スイッチングトランジスタＴｒ３およびＴｒ４は、それぞれ信号入力トランジスタとして機能する。一方、スイッチングトランジスタＴｒ７およびＴｒ８は、それぞれ定電流負荷として機能する。定電流負荷として機能するスイッチングトランジスタＴｒ７およびＴｒ８の各ゲートは、同一行における行方向の配線３３に共通配線される。配線３３には、スイッチングトランジスタＴｒ７およびＴｒ８の負荷特性を制御するための負荷特性制御信号Ｂが印加される。これにより、定電流負荷として機能するスイッチングトランジスタＴｒ７およびＴｒ８のバイアス制御が可能となる。ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで構成されたソースフォロワ型のバッファ回路３２ａおよび３２ｂの入力抵抗は、ほぼ無限大である。そのため、従来のアクティブマトリクス型液晶表示装置と同様に、保持容量Ｃｓ１およびＣｓ２に蓄積された電荷は、少なくとも１垂直走査期間中にリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される。
【００２０】
スイッチングトランジスタＴｒ５およびＴｒ６は、バッファ回路３２ａおよび３２ｂを介した画素表示部３０への入力をスイッチングする。正極側のスイッチングを行うスイッチングトランジスタＴｒ５と負極側のスイッチングを行うスイッチングトランジスタＴｒ６との各々のゲート端子は独立しており、各々同一行画素における行方向の一対の並行な配線３４ａまたは３４ｂに接続される。これらの各配線３４ａおよび３４ｂには、スイッチングトランジスタＴｒ５およびＴｒ６をオン・オフ制御するための極性切り替えパルスであるゲート制御信号Ｓ＋またはＳ−が印加される。この構成によれば、配線３４ａおよび３４ｂに交互にゲート制御信号Ｓ＋およびＳ−を送ることにより、スイッチングトランジスタＴｒ５およびＴｒ６を交互にオン状態とすることができる。その結果、画素表示部３０に極性が交互に反転する画素信号Ｄｉ（画素信号電圧Ｄｉ＋およびＤｉ−）を与えることができる。なお、画素表示部３０は、画素駆動電極ＰＥ、液晶表示体ＬＣＭおよび共通電極ＣＥを含んで構成される。極性が交互に反転する画素信号Ｄｉ（画素信号電圧Ｄｉ＋およびＤｉ−）は、画素駆動電極ＰＥに与えられる。共通電極ＣＥには、たとえば共通電圧Ｖｃｏｍが印加される。
【００２１】
図３は、図１に示す画素回路１０の他の構成例を概略的に示す。なお、図３に示す画素回路１０Ａにおいて、基本的な構成および機能は、図２に示す画素回路１０と同様であってよい。そこで、同様の構成については、同一の符号を付し、その重複する説明を省略する。図３に示すように、画素回路１０Ａは、図２におけるバッファ回路３２ａおよび３２ｂを構成する定電流負荷用のスイッチングトランジスタＴｒ７およびＴｒ８が、極性切り替え用のスイッチングトランジスタＴｒ５およびＴｒ６の後段、すなわち画素駆動電極ＰＥに接続されるノード上に配置された１つのスイッチングトランジスタＴｒ７ａに置き換えられた構成を備える。このスイッチングトランジスタＴｒ７ａは、正極性のバッファ回路および負極性のバッファ回路双方の定電流負荷として機能することができる。このような構成によれば、画素回路あたりのトランジスタ素子数を削減し得るとともに、同一画素内での正極性のバッファ負荷と負極性のバッファ負荷とのばらつきを要因とした正負極の特性差を抑えることができる。
【００２２】
つぎに、図２または図３に示した画素回路１０または１０Ａの駆動方法を説明する。ここでは、図２に示した画素回路１０を例に説明するが、図３に示した画素回路１０Ａの駆動方法も同様であってよい。図４は、画素回路１０の駆動方法の一例を示すためのタイミングチャートである。図４（ａ）は、映像信号の垂直走査の基準となる垂直同期信号ＶＳＴを示す。例えば垂直同期信号ＶＳＴがハイ（Ｈｉｇｈ）状態で、垂直ブランキング期間を含めた垂直走査が開始され、その後、映像信号の１垂直走査周期でｎラインの走査（行走査）が行われる。
【００２３】
図４（ｂ）は、配線３３に供給される負荷特性制御信号Ｂを示す。図４（ｃ）および図４（ｄ）は、それぞれ配線３４ａおよび３４ｂに供給されるゲート制御信号Ｓ＋およびＳ−を示す。図４（ｅ）は、画素表示部３０の画素駆動電極ＰＥに印加される駆動電圧ＶＰＥを示し、図４（ｆ）は、画素表示部３０の共通電極ＣＥに印加される共通電圧Ｖｃｏｍを示す。図４（ｇ）は、画素表示部３０における画素駆動電極ＰＥおよび共通電極ＣＥ間の電位差である液晶駆動交流電圧ＶＬＣを概略的に示す。
【００２４】
図４において、ゲート制御信号Ｓ＋がハイ状態の期間に負荷特性制御信号Ｂをハイ状態とすると、バッファ回路３２ａがアクティブとなる。その結果、保持容量Ｃｓ１に蓄積された正極性の画素信号電圧Ｄｉ＋がトランジスタＴｒ５を介して読み出され、画素駆動電極ＰＥに供給される。画素表示部３０は、この正極性の画素信号電圧Ｄｉ＋により充電される。画素表示部３０が完全に充電された状態となった時点で、負荷特性制御信号Ｂをロー（Ｌｏｗ）状態とし、さらにゲート制御信号Ｓ＋をロー状態とする。これにより、画素駆動電極ＰＥがフローティング状態となり、液晶表示体ＬＣＭに正極性の駆動電圧ＶＰＥが保持される。
【００２５】
一方、ゲート制御信号Ｓ−がハイ状態の期間に負荷特性制御信号Ｂをハイ状態とすると、バッファ回路３２ｂがアクティブとなる。その結果、保持容量Ｃｓ２に蓄積された負極性の画素信号電圧Ｄｉ−がトランジスタＴｒ６を介して読み出され、画素駆動電極ＰＥに供給される。画素表示部３０は、この負極性の画素信号電圧Ｄｉ−により充電される。画素表示部３０が完全に充電された状態となった時点で、負荷特性制御信号Ｂをロー状態とし、さらにゲート制御信号Ｓ−をロー状態とする。これにより、画素駆動電極ＰＥがフローティング状態となり、液晶表示体ＬＣＭに負極性の駆動電圧ＶＰＥが保持される。
【００２６】
なお、各保持容量Ｃｓ１およびＣｓ２に対する画素信号電圧Ｄｉ＋およびＤｉ−の蓄積は、例えばゲート制御信号Ｓ＋およびＳ−がそれぞれロー状態の期間に行うこともできる。その際、画素信号電圧Ｄｉ＋およびＤｉ−は、ｋ（＜ｎ）ラインを反転周期としてもよい。
【００２７】
以降、上述したゲート制御信号Ｓ＋による動作とゲート制御信号Ｓ−による動作とを交互に繰り返すことで、正極性および負極性の映像信号（画素信号電圧Ｄｉ＋およびＤｉ−）で交流化された駆動電圧ＶＰＥが、画素駆動電極ＰＥに蓄積される。ここで、画素駆動電極ＰＥに正極性または負極性の画素信号電圧Ｄｉ＋またはＤｉ−が印加されるときに電源電圧Ｖｄｄが変動すると、画素表示部３０に充電される電圧レベルが本来の電圧レベルから変動する。
【００２８】
図４（ｆ）に示す共通電圧Ｖｃｏｍの極性は、駆動画素駆動電極ＰＥにおける電位の反転基準Ｖｃと略等しい基準レベルＶＲに対して、ゲート制御信号Ｓ＋およびＳ−に対して逆相となるように、ゲート制御信号Ｓ＋およびＳ−のハイ状態の切り替えと同期して反転している。液晶表示体ＬＣＭに対する実質的な交流駆動電圧は、画素駆動電極ＰＥの電位と共通電極ＣＥの電位との差電圧であることから、液晶表示体ＬＣＭには、画素駆動電極ＰＥに供給される駆動電圧ＶＰＥに共通電圧Ｖｃｏｍを引算することで得られた液晶駆動交流電圧ＶＬＣが印加される。ここで、共通電圧Ｖｃｏｍはゲート制御信号Ｓ＋およびＳ−に対して逆相であることから、液晶駆動交流電圧ＶＬＣは、駆動電圧ＶＰＥよりも拡大された値となる。液晶表示体ＬＣＭは、この拡大された液晶駆動交流電圧ＶＬＣで駆動される。
【００２９】
このように、共通電極ＣＥに印加する共通電圧Ｖｃｏｍが画素駆動電極ＰＥに印加する駆動電圧ＶＰＥに対して逆相となるように切り替えられているため、画素表示部３０において低い駆動電圧ＶＰＥで大きな液晶駆動交流電圧ＶＬＣを得ることができる。これにより、駆動回路側における駆動トランジスタの耐圧や、消費電力を低減することが可能となる。
【００３０】
ここで、１つの画素回路１０当たりのバッファ回路３２ａまたは３２ｂに流れる定常的な回路電流が例えば１μＡ程度の微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する構成では、総消費電流が非常に大きくなる場合がある。たとえばフルハイビジョンのような略２００万画素（１９２０画素×１０８０ライン）の液晶表示装置では、消費電流が略２Ａにも達する見積もりとなる。そこで、バッファ回路３２ａおよび３２ｂの定電流負荷であるスイッチングトランジスタＴｒ７およびＴｒ８を、常時アクティブとする制御ではなく、極性切り替えスイッチ用のスイッチングトランジスタＴｒ５およびＴｒ６の導通期間内にのみアクティブとする制御を実行してもよい。このような制御によれば、液晶表示装置全体での消費電流を低減することが可能となる。
【００３１】
スイッチングトランジスタＴｒ７およびＴｒ８を限られた期間のみアクティブとする制御では、定電流負荷のトランジスタＴｒ７およびＴｒ８に対するゲートバイアスである負荷特性制御信号Ｂのハイ期間が、ゲート制御信号Ｓ＋およびＳ−のハイ期間内に制限されてもよい。駆動電圧ＶＰＥは、この限られた期間内に画素駆動電極ＰＥに供給される。そして、画素表示部３０が目標レベルまで充放電された時点で、負荷特性制御信号Ｂをロー状態として、バッファ回路３２ａおよび３２ｂを流れる電流を遮断する。これにより、全画素回路１０がバッファ回路３２ａおよび３２ｂを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能となる。
【００３２】
次に、液晶表示装置１全体において全画素が同時にオン状態とならないようにする制御について説明する。この例では、画素部を、連続する複数行からなるグループに分割する。そして、グループ毎に時間差を持たせて画素回路１０をオン状態とする。たとえば図５に示す例では、画素部全体がそれぞれ所定数の行（ライン）を含むグループ＃１、＃２、…、＃ｈに分割されている。なお、図５において、シフトレジスタ２０ａ、２０ｂおよび２０ｃは、それぞれ正極性のゲート制御信号Ｓ＋、負極性のゲート制御信号Ｓ−および負荷特性制御信号Ｂを共通のシフトクロックＳＣＫに同期してシフトさせるためのｈ段のシフトレジスタである。
【００３３】
シフトレジスタ２０ａは、各グループ＃１、＃２、…、＃ｈに対し、正極性のゲート制御信号Ｓ＋をシフトクロックＳＣＫに応じて順次シフトさせた正極性のゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ）をそれぞれ出力する。例えばグループ＃１では、当該グループ＃１に含まれる各行に配列される各画素回路１０に接続される配線３４ａに対して、正極性のゲート制御信号Ｓ＋（１）が共通に供給される。他のグループ＃２、＃３、…、＃ｈについても同様に、配線３４ａに対して正極性のゲート制御信号Ｓ＋（２）〜Ｓ＋（ｈ）が供給される。
【００３４】
同様に、シフトレジスタ２０ｂは、各グループ＃１、＃２、…、＃ｈに対し、負極性のゲート制御信号Ｓ−をシフトクロックＳＣＫに応じて順次シフトさせた負極性のゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ）をそれぞれ出力する。シフトレジスタ２０ｃは、各グループ＃１、＃２、…、＃ｈに対し、負荷特性制御信号ＢをシフトクロックＳＣＫに応じて順次シフトさせた負荷特性制御信号Ｂ（１）、Ｂ（２）、…、Ｂ（ｈ）をそれぞれ出力する。
【００３５】
図６は、図５に示した各部の動作例を示すタイムチャートである。図６（ａ）は、各シフトレジスタ２０ａ、２０ｂおよび２０ｃに供給されるシフトクロックＳＣＫを示す。図６（ｂ）は、シフトレジスタ２０ａに入力される正極性のゲート制御信号Ｓ＋と、各グループ＃１〜＃ｈに対してそれぞれ出力される正極性のゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ）とを示す。図６（ｃ）は、シフトレジスタ２０ｂに入力される負極性のゲート制御信号Ｓ−と、各グループ＃１〜＃ｈに対してそれぞれ出力される負極性のゲート制御信号Ｓ−（１）〜Ｓ−（ｈ）とを示す。図６（ｄ）は、ゲート制御信号Ｓ＋およびＳ−がハイ状態とされるそれぞれの期間中の一部の期間にハイ状態とされる負荷特性制御信号Ｂと、グループ＃１〜＃ｈに対してそれぞれ出力される負荷特性制御信号Ｂ（１）〜Ｂ（ｈ）とを示す。
【００３６】
図６（ｂ）に示すように、シフトレジスタ２０ａは、所定期間、ハイ状態された正極性のゲート制御信号Ｓ＋を、シフトクロックＳＣＫ（図６（ａ）参照）に同期して１クロックずつシフトさせることで、正極性のゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ）を順次、グループ＃１〜＃ｈへ出力する。したがって、各グループ＃１、＃２、…、＃ｈに対しては、シフトクロックＳＣＫの１クロック分の時間差を持って順次ハイ状態とされた正極性のゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ）が入力される。
【００３７】
シフトレジスタ２０ｂについても同様に、所定期間、ハイ状態とされた負極性のゲート制御信号Ｓ−を、シフトクロックＳＣＫ（図６（ａ）参照）に同期してシフトクロックＳＣＫの１クロックずつシフトさせることで、負極性のゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ）を順次、グループ＃１〜＃ｈへ出力する（図６（ｃ）参照）。したがって、各グループ＃１、＃２、…、＃ｈに対しては、シフトクロックＳＣＫの１クロック毎の時間差を持って順次ハイ状態とされた各負極性のゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ）が入力される。
【００３８】
シフトレジスタ２０ｃは、入力された負荷特性制御信号ＢをシフトクロックＳＣＫ（図６（ａ）参照）に従いシフトさせることで、シフトレジスタ２０ａおよび２０ｂからそれぞれ出力される正極性のゲート制御信号Ｓ＋（１）、Ｓ＋（２）、…、Ｓ＋（ｈ）がそれぞれハイ状態となる期間内、および、負極性のゲート制御信号Ｓ−（１）、Ｓ−（２）、…、Ｓ−（ｈ）がそれぞれハイ状態となる期間内に、それぞれハイ状態となる負荷特性制御信号Ｂ（１）、Ｂ（２）、…、Ｂ（ｈ）を出力する（図６（ｄ）参照）。図６（ｄ）の例では、シフトレジスタ２０ｃに入力される負荷特性制御信号Ｂは、各ゲート制御信号Ｓ＋およびＳ−がハイ状態となるタイミングよりも１シフトクロックＳＣＫ分後のタイミングでハイ状態となり、それらから更に２シフトクロックＳＣＫ分後のタイミングでロー状態となる。
【００３９】
以上の構成および動作によれば、画素部における垂直方向に分割されたグループ＃１〜＃ｈについて、時間差を持たせた極性反転とバッファアクティブ制御とが可能となる。その結果、電流値が時間的に分散して平均化するため、瞬時過大電流による誤動作や故障などを回避できる。その際、シフトクロックＳＣＫの周波数を極性反転周波数に対して十分高い周波数に設定することで、制御における時間差の影響が表示特性に影響することを低減することができる。
【００４０】
次に、水平方向の駆動について説明する。図７は、本実施の形態に係る液晶表示装置１の構成の一例を、水平ドライバ回路を中心に示す。
【００４１】
図７に示すように、液晶表示装置１の有効表示画素部は、画素回路１０１，１〜１０ｍ，ｎがマトリクス状に配置された構成を備える。各画素回路１０１，１〜１０ｍ，ｎは、正極性の画素信号電圧Ｄ１＋〜Ｄｍ＋および負極性の画素信号電圧Ｄ１−〜Ｄｍ−をそれぞれ供給する２系統毎のデータ線３５ａ１〜３５ａｍおよび３５ｂ１〜３５ｂｍと、走査パルスＧ１〜Ｇｎを供給する行走査線３１１〜３１ｎとの交差部にそれぞれ配置される。なお、以下では、特に個体を区別する必要のない場合、画素回路１０１，１〜１０ｍ，ｎを画素回路１０として記述する。
【００４２】
各画素回路１０には、図示されない電源入力端子から電源電圧ＶｄｄおよびＶｓｓが供給される。また、共通電圧入力端からは、共通電圧Ｖｃｏｍが入力される。共通電圧Ｖｃｏｍは、基準レベルＶＲに対して、ゲート制御信号Ｓ＋およびＳ−と逆相となるように、ゲート制御信号Ｓ＋およびＳ−のハイ状態の切り替えと同期して反転されて、各画素回路１０に供給される。
【００４３】
極性切り替え制御回路２１ｂは、上述したシフトレジスタ２０ａ、２０ｂおよび２０ｃに対応する。したがって、基準クロック２Ｋ−に基づきタイミング生成部２２で生成されたシフトクロックＳＣＫと、基準電流信号Ｂｕｆ−Ｃｕｒに基づき電流バイアス部２３で生成されたバイアス信号とが極性切り替え制御回路２１ｂに供給される。極性切り替え制御回路２１ｂは、これら供給された各信号に基づき、所定のタイミングおよび期間にハイ状態となる正極性のゲート制御信号Ｓ＋および負極性のゲート制御信号Ｓ−、ならびに、負荷特性制御信号Ｂを生成する。生成されたこれらの信号は、グループ毎に、シフトクロックＳＣＫに従いシフトされることで、垂直走査方向に時間差を持って順次出力される。
【００４４】
グループ毎に出力タイミングがシフトされた正極性のゲート制御信号Ｓ＋および負極性のゲート制御信号Ｓ−と、負荷特性制御信号Ｂとは、各グループに属する画素回路１０および電流消費回路１２に対して、配線３４ａ１、３４ａ２、…、配線３４ｂ１、３４ｂ２、…、ならびに、配線３３１、３３２、…を介してそれぞれ供給される。
【００４５】
垂直シフトレジスタ／レベルシフタ２１ａに対しては、垂直走査の開始を示す垂直同期信号ＶＳＴと、垂直走査のタイミングを制御する垂直クロックＶＣＫ１およびＶＣＫ２と、制御信号ＵＤ＿ＣＴＬとが供給される。さらに、図示は省略するが、水平同期信号ＨＳＴおよび水平クロックＨＣＫも、垂直シフトレジスタ／レベルシフタ２１ａに供給される。垂直シフトレジスタ／レベルシフタ２１ａは、供給された各信号に基づき、走査パルスＧ１〜Ｇｎを生成する。生成された走査パルスＧ１〜Ｇｎは、１垂直走査周期で順次、行走査線３１１〜３１ｎを介して各画素回路１０へ供給される。
【００４６】
一方、シフトレジスタ回路２７、１ラインラッチ部２６、コンパレータ２５および階調カウンタ２８は、水平ドライバ回路を構成する。水平ドライバ回路は、アナログスイッチ２４と共にデータ線駆動回路を構成し、正極性の画素信号電圧Ｄｉ＋と、負極性の画素信号電圧Ｄｉ−とを画素毎にそれぞれ生成して、これらを各画素回路１０に供給する。なお、図７では、コンパレータ２５が単一の構成として示されているが、これに限らず、コンパレータ２５が画素回路１０の各列に設けられてもよい。
【００４７】
アナログスイッチ２４は、正極性の画素信号電圧Ｄｉ＋および負極性の画素信号電圧Ｄｉ−のための一対のスイッチ２４ｉを、画素部データ線３５の数分（ｍ個）有する。各スイッチ２４１〜２４ｍの一方（正極性の画素信号電圧Ｄｉ＋に対応するスイッチ）には、正極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）がそれぞれ供給される。また、各スイッチ２４１〜２４ｍの他方（負極性の画素信号電圧Ｄｉ−に対応するスイッチ）には、負極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）がそれぞれ供給される。
【００４８】
階調カウンタ２８は、クロックＣｏｕｎｔ＿ＣＫをカウントすることで、複数の階調値が水平走査期間内で最小値から最大値まで段階的に変換する基準階調データＣ−ｏｕｔを生成し、これを水平走査期間毎に出力する。この基準階調データＣ−ｏｕｔは、コンパレータ２５に供給される。また、階調カウンタ２８は、信号Ｃｏｕｎｔ＿Ｒｅｓｅｔが入力されると、カウント値をリセットする。これにより、カウント値が水平走査期間毎にリセットされる。
【００４９】
シフトレジスタ回路２７に対しては、水平クロックＨＣＫが供給されると共に、画素信号Ｄｉが水平クロックＨＣＫに同期しつつ画素順に供給される。１ラインラッチ部２６は、シフトレジスタ回路２７に供給された画素信号Ｄｉを、１ライン分ラッチする。ラッチされた１ライン分の画素信号Ｄ１〜Ｄｍは、信号Ｈ＿ＲＥＧ−ＳＥＴに従って１ラインラッチ部２６から出力され、コンパレータ２５に供給される。
【００５０】
コンパレータ２５は、１ラインラッチ部２６から供給された画素信号Ｄ１〜Ｄｍのそれぞれと、階調カウンタ２８から供給された基準階調データＣ−ｏｕｔの値（階調値）とを比較し、両者が一致したタイミングで一致パルスを生成する。生成された複数の一致パルスは、アナログスイッチ２４における各スイッチ２４１〜２４ｍの制御信号として、アナログスイッチ２４へそれぞれ入力される。
【００５１】
スイッチ２４１〜２４ｍは、後述する信号ＳＷ−Ｓｔａｒｔに従って水平走査期間の開始時点で一斉にオン状態とされ、その後、コンパレータ２５から一致パルスが供給された時点でそれぞれオフ状態とされる。これにより、正極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）および負極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）がサンプリングされ、画素信号電圧Ｄｉ＋およびＤｉ−として各画素回路１０１，１〜１０ｍ，ｎに供給される。
【００５２】
図８は、図７の水平ドライバ回路の動作を説明するためのタイミングチャートの一例を示す。図８において、図８（ａ）は、水平同期信号ＨＳＴ、図８（ｂ）は、画素データＤＡＴＡ、図８（ｃ）は、水平クロックＨＣＫを示す。図８（ｄ）は、図８（ｂ）の画素データＤＡＴＡの１ライン分が１ラインラッチ部２６に保持された状態を示す。
【００５３】
図８（ｅ）は、階調カウンタ２８に供給するクロックＣｏｕｎｔ＿ＣＫ、図８（ｆ）は、階調カウンタ２８から出力される基準階調データＣ−ｏｕｔを示す。この例では、図８（ｆ）の図中の数値が階調値を示している。基準階調データＣ−ｏｕｔは、水平同期信号ＨＳＴと同期した信号Ｃｏｕｎｔ＿Ｒｅｓｅｔ（図示しない）でリセットされ、次の水平周期で再び階調値「０」からカウントされることで生成される。
【００５４】
図８（ｇ）は、水平同期信号ＨＳＴに同期してハイ状態となる信号ＳＷ−Ｓｔａｒｔを示す。上述したように、信号ＳＷ−Ｓｔａｒｔがハイ状態となると、アナログスイッチ２４のスイッチ２４１〜２４ｍが一斉にオン状態となる。
【００５５】
図８（ｈ）に示される波形ＳＰは、階調レベルに対応した画素列の各スイッチ２４１〜２４ｍの開閉タイミングを示す。この例では、階調レベル「ｋ」の画素データＤＡＴＡに対応した開閉タイミングを、波形ＳＰ（ｋ）として示している。この波形ＳＰの立ち下がりに応じてアナログスイッチ２４の各スイッチ２４１〜２４ｍがオン状態となり、図８（ｉ）および図８（ｊ）にそれぞれ示されるように、時点Ｐおよび時点Ｑでそれぞれ正極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（＋）および負極性側の基準ランプ電圧Ｒｅｆ＿Ｒａｍｐ（−）がサンプリングされ、画素信号電圧Ｄｉ＋およびＤｉ−として各画素回路１０１，１〜１０ｍ，ｎに供給される。
【００５６】
ところで、画素駆動電極ＰＥの極性変化に画面垂直方向で時間差が存在することに起因して画面垂直方向の表示ムラが発生する他の理由としては、画素駆動電極ＰＥに対向した共通電極ＣＥが１つの画面全体で共通であることに起因する理由が考えられる。共通電極ＣＥが１つの画面全体で共通、すなわち極性変化が同時であると、対向する画素駆動電極ＰＥは時間差を持って極性変化するため、各画素回路１０の画素表示部３０における液晶表示体ＬＣＭに印加される液晶駆動交流電圧ＶＬＣが画面垂直方向で変動する。その結果、画面の垂直方向で表示ムラが発生する場合がある。
【００５７】
そこで、本実施の形態では、図２または図３に示す画素回路の動作における極性反転とバッファ制御とを実現する際に、図９に示すような駆動を実行してもよい。図９は、図２または図３に示す画素回路の動作における極性反転とバッファ制御との一例を示すタイミングチャートである。なお、図９において、期間ＨＳＰは、先頭のグループ＃１へ送信されるゲート制御信号Ｓ＋（１）の立ち上がりタイミングから末尾のグループ＃ｈへ送信されるゲート制御信号Ｓ＋（ｈ）の立ち上がりタイミングまでの期間を示す。この期間を極性切替期間ＨＳＰという。この極性切替期間ＨＳＰは、画素表示部３０の共通電極ＣＥへ与える共通電圧Ｖｃｏｍの基準レベルＶＲに対する極性を切り替えた後に、先頭のグループ＃１へ送信されるゲート制御信号Ｓ＋（１）の立ち上がりタイミングから末尾のグループ＃ｈへ送信されるゲート制御信号Ｓ＋（ｈ）の立ち上がりタイミングまでの期間であってよい。
【００５８】
図９（ａ）は、各シフトレジスタ２０ａ、２０ｂおよび２０ｃに供給されるシフトクロックＳＣＫを示す。図９（ｂ）は、シフトレジスタ２０ａに入力される正極性のゲート制御信号Ｓ＋と、各グループ＃１〜＃ｈに対してそれぞれ出力される正極性のゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ）とを示す。図９（ｃ）は、ゲート制御信号Ｓ＋およびＳ−がハイ状態とされるそれぞれの期間中の一部の期間にハイ状態とされる負荷特性制御信号Ｂと、グループ＃１〜＃ｈに対してそれぞれ出力される負荷特性制御信号Ｂ（１）〜Ｂ（ｈ）とを示す。図９（ｄ）は、画素表示部３０の共通電極ＣＥに印加される共通電圧Ｖｃｏｍを示す。図９（ｅ）は、画素表示部３０における画素駆動電極ＰＥおよび共通電極ＣＥ間の電位差である液晶駆動交流電圧ＶＬＣと、グループ＃１〜＃ｈの画素回路１０における画素表示部３０にそれぞれ与えられる液晶駆動交流電圧ＶＬＣ（１）〜ＶＬＣ（ｈ）とを示し、液晶駆動交流電圧ＶＬＣが小さい、すなわち黒レベルに近い表示状態での極性変化を例示している。なお、図９では、正極側の信号についてのみ示すが、負極側の信号についても同様であってよい。
【００５９】
図９（ｂ）および（ｄ）に示すように、共通電圧Ｖｃｏｍは、極性切り替え用のゲート制御信号Ｓ＋およびＳ−のシフト期間（極性切替期間ＨＳＰ）中に、連続的に緩やかに変化してもよい。この際、ゲート制御信号Ｓ＋およびＳ−の電圧値が変化する期間は、極性切替期間ＨＳＰの全域に亘っていてもよい。また、ゲート制御信号Ｓ＋およびＳ−の電圧値が変化する割合（傾き）は、一定であってもよい。このような駆動によれば、図９（ｅ）に示すように、液晶表示体ＬＣＭに対する正しい印加電圧からの乖離（図９（ｅ）中ＶＬＣとｇｎｄ間の面積）を低減することができる。その結果、明るさやコントラストを改善できるとともに、画面内の表示ムラも低減することが可能となる。なお、図９では、画面中央に位置するライン上の画素において、共通電極Ｖｃｏｍの反転タイミングと、画素駆動電極ＰＥに与えられる画素信号電圧Ｄｉの極性切り替えタイミングとが同時となっている。
【００６０】
なお、図９に示すような、極性切替期間ＨＳＰの全域に亘ってゲート制御信号Ｓ＋およびＳ−の電圧値を変化させる駆動に限られない。たとえば図１０（ｂ）および（ｄ）に示すように、極性切替期間ＨＳＰの一部の期間に、ゲート制御信号Ｓ＋およびＳ−の電圧値を変化させてもよい。その際、一部の期間は、極性切替期間ＨＳＰの中間点を基準として前後対称の期間であるとよい。なお、図１０（ａ）〜（ｅ）は、それぞれ図９（ａ）〜（ｅ）と同様に、シフトクロックＳＣＫ、正極性のゲート制御信号Ｓ＋およびゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ）、負荷特性制御信号Ｂおよび負荷特性制御信号Ｂ（１）〜Ｂ（ｈ）、共通電圧Ｖｃｏｍ、ならびに、液晶駆動交流電圧ＶＬＣおよびＶＬＣ（１）〜ＶＬＣ（ｈ）を示す。また、図１０では、正極側の信号についてのみ示すが、負極側の信号についても同様であってよい。
【００６１】
また、図９または図１０のタイミングチャートに示される駆動は、図１１のタイミングチャートに示される駆動に変形することもできる。図１１（ａ）〜（ｅ）は、それぞれ図１０（ａ）〜（ｅ）と同様に、シフトクロックＳＣＫ、正極性のゲート制御信号Ｓ＋およびゲート制御信号Ｓ＋（１）〜Ｓ＋（ｈ）、負荷特性制御信号Ｂおよび負荷特性制御信号Ｂ（１）〜Ｂ（ｈ）、共通電圧Ｖｃｏｍ、ならびに、液晶駆動交流電圧ＶＬＣおよびＶＬＣ（１）〜ＶＬＣ（ｈ）を示す。なお、図１１では、正極側の信号についてのみ示すが、負極側の信号についても同様であってよい。
【００６２】
図１１（ｂ）および（ｄ）に示すように、共通電圧Ｖｃｏｍの電圧値は、実質的に画面中央に位置するライン上の画素に対してゲート制御信号Ｓ＋を与えるタイミング、たとえばゲート制御信号Ｓ＋（ｈ／２）（ただし、ｈは偶数）の立ち上がりタイミングと同じタイミングで、急峻に変化してもよい。急峻とは、たとえばゲート制御信号Ｓ＋またはＳ−の周期に対して十分短い期間であってよい。これにより、図１１（ｅ）に示すように、液晶表示体ＬＣＭに対する適正な印加電圧値からの乖離（図１１（ｅ）中ＶＬＣとｇｎｄ間の面積）を低減することができる。その結果、明るさやコントラストを改善することができるとともに、画面内の表示ムラも低減することが可能となる。なお、グループ＃１〜＃ｈの数が奇数の場合、実質的に画面中央に位置するラインは、（ｈ−１）／２番目に位置するグループに属するライン、または、（ｈ＋１）／２番目に位置するグループに属するラインであってよい。
【００６３】
ここで、図１２に、図９乃至図１１のいずれかに示す駆動を行った際の、液晶駆動交流電圧ＶＬＣの適正な印加電圧値からの乖離（光損失面積）と、画面垂直方向のライン位置との関係を示す。なお、図１２において、曲線Ｃ０、Ｃ０．２５、Ｃ０．５、Ｃ１、Ｃ２およびＣ４は、それぞれ極性切り替え比率Ｓｒを０、０．２５、０．５、１、２または４としたときの光損失面積と垂直方向ライン位置との関係を示す。なお、極性切り替え比率Ｓｒは、たとえば以下の式（１）で求められる値とする。式（１）によれば、図９に示す駆動では極性切り替え比率Ｓｒが１となり、図１０に示す駆動では極性切り替え比率Ｓｒが０以上１以下の値（たとえば０．２５や０．５）となり、図１１に示す駆動では極性切り替え比率Ｓｒが０となる。
極性切り替え比率Ｓｒ＝Ｖｃｏｍ遷移時間／画素極性シフト時間    …（１）
【００６４】
なお、式（１）におけるＶｃｏｍ遷移時間（すなわち、共通電圧Ｖｃｏｍのデューティ比）は、たとえば図１３に示すような共通電圧生成回路を用いて調整することができる。図１３に示すように、共通電圧生成回路は、たとえばオペアンプＣＯＭＰ１を用いて構成される。オペアンプＣＯＭＰ１の非反転入力端子（＋）には、目標とする共通電圧Ｖｃｏｍの振幅より小さな振幅の矩形波Ｗ０が入力される。オペアンプＣＯＭＰ１の反転入力端子（−）には、オペアンプＣＯＭＰ１の出力が抵抗Ｒ２を介してフィードバックされるとともに、基準電圧が抵抗Ｒ１を介して入力される。したがって、オペアンプＣＯＭＰ１の増幅度Ａは、以下の式（２）となる。なお、以下の式（２）において、Ｒ１およびＲ２は、それぞれ抵抗Ｒ１およびＲ２の抵抗値である。
増幅度Ａ＝１＋Ｒ２／Ｒ１    …（２）
【００６５】
オペアンプＣＯＭＰ１は、入力された矩形波Ｗ０を増幅度Ａで増幅することで、目標とする振幅の共通電圧Ｖｃｏｍを出力する。その際、オペアンプＣＯＭＰ１のスルーレートを選択することで、出力される共通電圧Ｖｃｏｍの遷移時間（Ｖｃｏｍ遷移時間）を変化させることが可能である。なお、図１３に示す回路構成は一例であって、これに限定されるものではない。すなわち、共通電圧Ｖｃｏｍのデューティ比を制御可能な構成であれば如何様にも変形することができる。
【００６６】
以上のように、本実施の形態にかかる液晶表示装置１では、共通電圧Ｖｃｏｍの極性を極性切り替えパルス（ゲート制御信号Ｓ＋およびＳ−）のシフト時間に合わせて緩やかに変化させる（図１０参照）、または、共通電極Ｖｃｏｍの極性を極性切り替えパルス（ゲート制御信号Ｓ＋およびＳ−）のシフト時間の実質的に中間点で急峻に変化させる（図１１参照）。
【００６７】
上記実施の形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施の形態が可能であることは上記記載から自明である。例えば各実施の形態に対して適宜例示した変形例は、他の実施の形態に対して適用することも可能であることは言うまでもない。
【符号の説明】
【００６８】
１００  液晶表示パネル部
１１０  データ線駆動回路
１１１  垂直シフトレジスタ回路
１２０  水平シフトレジスタ回路
１２１１〜１２１ｍ  スイッチ回路
１１２  画素部
１４０  タイミング制御回路
１５０  映像信号処理回路
１５１  フレームメモリ
１５２  極性反転処理回路
１５３  Ｄ／Ａ変換回路
１５４  バッファ回路
１０、１０１，１〜１０ｍ，ｎ、１０Ａ  画素回路
Ｔｒ１〜Ｔｒ８、Ｔｒ７ａ  スイッチングトランジスタ
Ｃｓ１、Ｃｓ２  保持容量
３０  画素表示部
ＰＥ  画素駆動電極
ＣＥ  共通電極
ＬＣＭ  液晶表示体
２０ａ、２０ｂ、２０ｃ  シフトレジスタ
２１ａ  垂直シフトレジスタ／レベルシフタ
２１ｂ  極性切り替え制御回路
２２  タイミング生成部
２３  電流バイアス部
２４  アナログスイッチ
２４１〜２４ｍ  一対のスイッチ
２５  コンパレータ
２６  １ラインラッチ回路
２７  シフトレジスタ回路
２８  階調カウンタ
３１、３１１〜３１ｎ  行走査線
３２ａ、３２ｂ  バッファ回路
３３、３３１〜３３ｎ、３４、３４１〜３４ｎ  配線
３５、３５１〜３５ｍ  画素部データ線
３５ａ、３５ｂ  データ線
ＣＯＭＰ１  オペアンプ
Ｒ１、Ｒ２  抵抗
Ｂ、Ｂ（１）〜Ｂ（ｈ）  負荷特性制御信号
Ｄ１〜Ｄｍ、Ｄｉ  画素信号
Ｄ１＋〜Ｄｍ＋、Ｄｉ＋  正極性の画素信号電圧
Ｄ１−〜Ｄｍ−、Ｄｉ−  負極性の画素信号電圧
Ｇ１〜Ｇｎ、Ｇｊ  走査パルス
Ｓ＋、Ｓ＋（１）〜Ｓ＋（ｈ）、Ｓ−、Ｓ−（１）〜Ｓ−（ｈ）  ゲート制御信号
ＨＣＫ  水平クロック
ＨＳＴ  水平同期信号
ＨＳＰ  極性切替期間
ＶＣＫ  垂直クロック
ＶＳＴ  垂直同期信号
Ｖｄｄ、Ｖｓｓ  電源電圧
ＶＰＥ  駆動電圧
Ｖｃｏｍ  共通電圧
ＶＬＣ  液晶駆動交流電圧
Ｒｅｆ＿Ｒａｍｐ（＋）  正極性側の基準ランプ電圧
Ｒｅｆ＿Ｒａｍｐ（−）  負極性側の基準ランプ電圧
Ｃ−ｏｕｔ  基準階調データ
Ｃｏｕｎｔ＿ＣＫ  クロック
Ｃｏｕｎｔ＿Ｒｅｓｅｔ  水平同期信号と同期した信号
ＤＡＴＡ  画素データ
ＳＰ  波形
ＳＷ−Ｓｔａｒｔ  信号
Ｗ０  矩形波
【図１】
2013225017.tif 000003
【図２】
2013225017.tif 000004
【図３】
2013225017.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2013225017.tif 000009
【図８】
2013225017.tif 000010
【図９】
2013225017.tif 000011
【図１０】
2013225017.tif 000012
【図１１】
2013225017.tif 000013
【図１２】
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【図１３】
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