(57)【要約】【課題】微細ＣＭＯＳと中高耐圧ＭＯＳＦＥＴとの混載を前提とする集積回路（半導体装置）において、中高耐圧ＭＯＳＦＥＴのチャネル長やしきい値電圧のばらつきを抑制して、設計仕様どおりの安定した回路動作の実現や出力電流密度の向上を図ることができる技術を提供する。【解決手段】本発明における特徴は、チャネル領域ＣＨの幅（チャネル長）を小さくしたことにある。具体的には、ゲート電極Ｇと平面的に重なるチャネル領域ＣＨの幅をＬとし、ゲート電極Ｇの厚さをｔとした場合、チャネル領域ＣＨの幅Ｌが、ゲート電極Ｇの厚さｔの１／５倍以上１倍以下になるようにチャネル領域ＣＨを形成する。これにより、チャネル領域ＣＨの幅Ｌを小さくすることができ、しきい値電圧のばらつきを小さくすることができる。【選択図】図１
2013012577.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタを含む半導体装置であって、
前記電界効果トランジスタは、
（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板内に形成された第２導電型のボディ領域と、
（ｃ）平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第１導電型のソース領域と、
（ｄ）前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第２導電型のチャネル領域と、
（ｅ）前記チャネル領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成され、かつ、前記半導体基板と電気的に接続された前記第１導電型の第１半導体領域と、
（ｆ）少なくとも、前記チャネル領域上および前記第１半導体領域上に形成されたゲート絶縁膜と、
（ｇ）前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記第１半導体領域で挟まれた前記チャネル領域の幅は、前記ゲート電極の厚さの１／５倍以上１倍以下であり、
前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記半導体基板の表面に垂直な積層方向において、前記第１半導体領域は、前記ボディ領域と、前記ゲート絶縁膜を介した前記ゲート電極とにより挟まれた構造をしていることを特徴とする半導体装置。
【請求項４】
電界効果トランジスタを含む半導体装置であって、
前記電界効果トランジスタは、
（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板内に形成された第２導電型のボディ領域と、
（ｃ）平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第１導電型のソース領域と、
（ｄ）前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第２導電型のチャネル領域と、
（ｅ）前記チャネル領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成され、かつ、前記半導体基板と電気的に接続された前記第１導電型の第１半導体領域と、
（ｆ）少なくとも、前記チャネル領域上および前記第１半導体領域上に形成されたゲート絶縁膜と、
（ｇ）前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記第１半導体領域で挟まれた前記チャネル領域の幅は、１００ｎｍ以上５００ｎｍ以下であり、
前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項６】
電界効果トランジスタを含む半導体装置であって、
前記電界効果トランジスタは、
（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板内に形成された第２導電型のボディ領域と、
（ｃ）平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第１導電型のソース領域と、
（ｄ）前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第２導電型のチャネル領域と、
（ｅ）少なくとも、前記チャネル領域上に形成されたゲート絶縁膜と、
（ｆ）前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記ボディ領域で挟まれた前記チャネル領域の幅は、前記ゲート電極の厚さの１／５倍以上１倍以下であり、
前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記チャネル領域の不純物濃度は、前記ボディ領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項８】
電界効果トランジスタを含む半導体装置であって、
前記電界効果トランジスタは、
（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板内に形成された第２導電型のボディ領域と、
（ｃ）平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第１導電型のソース領域と、
（ｄ）前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第２導電型のチャネル領域と、
（ｅ）少なくとも、前記チャネル領域上に形成されたゲート絶縁膜と、
（ｆ）前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記ボディ領域で挟まれた前記チャネル領域の幅は、１００ｎｍ以上５００ｎｍ以下であり、
前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記チャネル領域の不純物濃度は、前記ボディ領域の不純物濃度よりも高いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に代表される電界効果トランジスタを含む半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開平１１−２６６０１８号公報（特許文献１）には、横型ＩＧＢＴのオン電流を大きくすることができる技術が記載されている。具体的には、ｎ＋型ソース層と対向するように、ｎ−型ドリフト層の表面内にｎ型中継層を形成するとしている。このｎ型中継層を設けることにより、抵抗の大きなチャネル領域の幅を小さくすることができる。この結果、横型ＩＧＢＴのオン抵抗を小さくすることができることから、横型ＩＧＢＴのオン電流を大きくすることができるものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２６６０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、アナログ回路とデジタル回路との混載集積回路においても、機能集約や高機能化により規模の大きな製品の開発が行なわれつつある。具体的には、車載用、産業用、医療用向けに耐圧が２０Ｖから２００Ｖクラスの中高耐圧ＭＯＳＦＥＴと、大規模論理回路を構成可能な微細ＣＭＯＳ（Complementary ＭＯＳＦＥＴ）の組み合わせにより、規模の大きな製品の開発が行われるようになってきている。上述した微細ＣＭＯＳとは、ゲート電極のゲート長が３５０ｎｍ以下のＣＭＯＳとして定義される。最新の半導体プロセスでは、例えば、耐圧が１００Ｖ以下の中耐圧ＭＯＳＦＥＴと、ゲート長が１３０ｎｍから１８０ｎｍの微細ＣＭＯＳを混載した集積回路（半導体装置）の製造が行なわれている。
【０００５】
ここで、上述した微細ＣＭＯＳの形成には熱負荷の少ない製造プロセスが必要不可欠である。具体的には、ゲート電極を形成する前に微細ＣＭＯＳのウェルを形成し、そのウェル内に導入される不純物の熱拡散を抑える必要があるため、ゲート電極を形成した後は、熱負荷の少ない製造プロセスが必要とされる。このことから、微細ＣＭＯＳと混載する中高耐圧ＭＯＳＦＥＴの製造工程では、熱負荷の大きな工程を微細ＣＭＯＳのウェルを形成する前に行なう必要がある。具体的には、ゲート電極の形成前に、中高耐圧ＭＯＳＦＥＴのボディ領域の形成（熱負荷の大きな工程）を行ない、ゲート電極の形成後には、熱負荷の小さな工程だけを実施する。
【０００６】
集積回路に混載する中高耐圧ＭＯＳＦＥＴには、例えば、アナログ信号の出力を担う重要な機能が要求され、この中高耐圧ＭＯＳＦＥＴには、仕様の回路動作を実現するために、しきい電圧が安定していること、および、素子面積を低減するために、出力電流密度が大きいことが重要な性能として要求される。
【０００７】
この点に関し、微細ＣＭＯＳとの混載を前提としていない単体の中高耐圧ＭＯＳＦＥＴの製造工程では、ゲート電極を形成した後に、ゲート電極をマスクとして使用することにより、ゲート電極に整合して導電型不純物を半導体基板内に注入し、半導体基板に対して高温熱処理を施す。これにより、注入した導電型不純物を熱拡散させてボディ領域（チャネル領域も含む）を形成することができる。上述したゲート電極をマスクとして用いるとは、ゲート電極およびゲート電極上に形成された絶縁膜から半導体基板（シリコン）へ透過しない低エネルギーで導電型不純物を注入することである。上述した工程では、同様にゲート電極をマクスとして形成されるソース領域とボディ領域との間で相対的な位置ずれは起こらないため、チャネル長としきい電圧が安定的に決まる利点がある。ただし、この製造工程は、ゲート電極を形成した後に大きな熱負荷を加える必要があるため、微細ＣＭＯＳとの混載を前提とする集積回路の製造には採用することが困難となる。
【０００８】
このことから、微細ＣＭＯＳとの混載を前提とする集積回路の製造では、ゲート電極を形成する前に、中高耐圧ＭＯＳＦＥＴのボディ領域を形成する工程が採用されることになる。ところが、この場合、ゲート電極をマスクとして使用することができないことから、例えば、しきい電圧を決めるボディ領域を形成するマスクと、ソース領域を形成するマスクを別マスクにすることになり、それぞれのマスクの相対的な位置のずれが生じる。すると、チャネル長やしきい電圧を決める不純物のピーク密度が変わってしまい、しきい値電圧にばらつきが生じる。しきい値電圧にばらつきが生じると、設計仕様どおりの回路動作を実現することが困難となる。特にチャネル長がばらつくということは、チャネル抵抗がばらつくことを意味し、チャネル抵抗のばらつきが生じると安定的に出力電流密度の向上を図ることが困難となる。つまり、微細ＣＭＯＳと中高耐圧ＭＯＳＦＥＴとの混載を前提とする集積回路の製造では、ゲート電極の形成後に大きな熱負荷を加えることができないため、ゲート電極をマスクとして中高耐圧ＭＯＳＦＥＴのボディ領域を形成することができなくなる。この結果、チャネル長やしきい値電圧がばらつくという問題点が顕在化するのである。そして、チャネル長やしきい値電圧のばらつきが生じると、設計仕様どおりの安定した回路動作の実現や出力電流密度の向上が困難となる。
【０００９】
本発明の目的は、微細ＣＭＯＳと中高耐圧ＭＯＳＦＥＴとの混載を前提とする集積回路（半導体装置）において、中高耐圧ＭＯＳＦＥＴのチャネル長やしきい値電圧のばらつきを抑制して、設計仕様どおりの安定した回路動作の実現や出力電流密度の向上を図ることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明における半導体装置は、電界効果トランジスタを含む半導体装置である。ここで、前記電界効果トランジスタは、（ａ）第１導電型の半導体基板と、（ｂ）前記半導体基板内に形成された第２導電型のボディ領域と、（ｃ）平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第１導電型のソース領域と、を備える。そして、（ｄ）前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第２導電型のチャネル領域と、（ｅ）前記チャネル領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成され、かつ、前記半導体基板と電気的に接続された前記第１導電型の第１半導体領域と、を備える。さらに、（ｆ）少なくとも、前記チャネル領域上および前記第１半導体領域上に形成されたゲート絶縁膜と、（ｇ）前記ゲート絶縁膜上に形成されたゲート電極と、を備える。このとき、前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記第１半導体領域で挟まれた前記チャネル領域の幅は、前記ゲート電極の厚さの１／５倍以上１倍以下であり、前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とするものである。
【００１３】
また、本発明における半導体装置は、電界効果トランジスタを含む半導体装置である。ここで、前記電界効果トランジスタは、（ａ）第１導電型の半導体基板と、（ｂ）前記半導体基板内に形成された第２導電型のボディ領域と、（ｃ）平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第１導電型のソース領域と、を備える。そして、（ｄ）前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第２導電型のチャネル領域と、（ｅ）前記チャネル領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成され、かつ、前記半導体基板と電気的に接続された前記第１導電型の第１半導体領域と、を備える。さらに、（ｆ）少なくとも、前記チャネル領域上および前記第１半導体領域上に形成されたゲート絶縁膜と、（ｇ）前記ゲート絶縁膜上に形成されたゲート電極と、を備える。このとき、前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記第１半導体領域で挟まれた前記チャネル領域の幅は、１００ｎｍ以上５００ｎｍ以下であり、前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とするものである。
【００１４】
また、本発明における半導体装置は、電界効果トランジスタを含む半導体装置である。ここで、前記電界効果トランジスタは、（ａ）第１導電型の半導体基板と、（ｂ）前記半導体基板内に形成された第２導電型のボディ領域と、（ｃ）平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第１導電型のソース領域と、を備える。そして、（ｄ）前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第２導電型のチャネル領域と、（ｅ）少なくとも、前記チャネル領域上に形成されたゲート絶縁膜と、（ｆ）前記ゲート絶縁膜上に形成されたゲート電極と、を備える。このとき、前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記ボディ領域で挟まれた前記チャネル領域の幅は、前記ゲート電極の厚さの１／５倍以上１倍以下であり、前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とするものである。
【００１５】
また、本発明における半導体装置は、電界効果トランジスタを含む半導体装置である。ここで、前記電界効果トランジスタは、（ａ）第１導電型の半導体基板と、（ｂ）前記半導体基板内に形成された第２導電型のボディ領域と、（ｃ）平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第１導電型のソース領域と、を備える。そして、（ｄ）前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第２導電型のチャネル領域と、（ｅ）少なくとも、前記チャネル領域上に形成されたゲート絶縁膜と、（ｆ）前記ゲート絶縁膜上に形成されたゲート電極と、を備える。このとき、前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記ボディ領域で挟まれた前記チャネル領域の幅は、１００ｎｍ以上５００ｎｍ以下であり、前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とするものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
微細ＣＭＯＳと中高耐圧ＭＯＳＦＥＴとの混載を前提とする集積回路（半導体装置）において、中高耐圧ＭＯＳＦＥＴのチャネル長やしきい値電圧のばらつきを抑制して、設計仕様どおりの安定した回路動作の実現や出力電流密度の向上を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１における中高耐圧ＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図２】図１の一部を拡大した拡大図である。
【図３】図２のＡ１−Ａ２線における不純物濃度分布を示すグラフである。
【図４】チャネル領域と幅としきい値電圧の関係、および、チャネル領域の幅と出力電流との関係を示すグラフである。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】実施の形態２における中高耐圧ＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図１４】図１３の一部を拡大した拡大図である。
【図１５】図１４のＢ１−Ｂ２線における不純物濃度分布を示すグラフである。
【図１６】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】本発明の中高耐圧ＭＯＳＦＥＴをデジタル回路とアナログ回路とを混載した集積回路の出力段回路に適用する例を示す図である。
【図２５】出力段回路を多チャンネル化した場合の構成を示す図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
＜中高耐圧ＭＯＳＦＥＴのデバイス構造＞
本実施の形態１における中高耐圧ＭＯＳＦＥＴのデバイス構造について、図面を参照しながら説明する。まず、本明細書では、中高耐圧ＭＯＳＦＥＴの一例として、例えば、ソース領域とドレイン領域との間の耐圧が２０Ｖから２００ＶクラスのＭＯＳＦＥＴを想定して説明するが、特に、これに限定されるものではなく、本実施の形態１におけるデバイス構造は、幅広いＭＯＳＦＥＴに適用することができる。
【００２５】
図１は、本実施の形態１における中高耐圧ＭＯＳＦＥＴのデバイス構造を示す断面図である。図１に示すように、本実施の形態１における中高耐圧ＭＯＳＦＥＴは、まず、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体基板１Ｓに形成されている。具体的に、半導体基板１Ｓの素子形成面（表面、上面）側には、酸化膜領域ＯＸＲ１が形成されており、この酸化膜領域ＯＸＲ１で分離された活性領域（アクティブ領域）に、中高耐圧ＭＯＳＦＥＴが形成されている。酸化膜領域ＯＸＲ１で分離された活性領域には、図１に示すように、酸化膜領域ＯＸＲ２が形成されており、この酸化膜領域ＯＸＲ２の右側領域にドレイン領域ＤＲが形成されている。このドレイン領域ＤＲは、例えば、リン（Ｐ）や砒素（Ａｓ）を導入したｎ型半導体領域から形成されており、ドレイン領域ＤＲの不純物濃度は、半導体基板１Ｓの不純物濃度よりも高くなっている。
【００２６】
一方、酸化膜領域ＯＸＲ２の左側領域から所定距離だけ離間して、半導体基板１Ｓ内にボディ領域ＢＤが形成されている。このボディ領域ＢＤは、例えば、ボロン（Ｂ）などのｐ型不純物を導入したｐ型半導体領域から形成されている。そして、平面視において、ボディ領域ＢＤに内包されるように、半導体基板１Ｓの表面にソース領域ＳＲが形成されている。このソース領域ＳＲは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型半導体領域から形成されている。さらに、本実施の形態１では、ソース領域ＳＲと隣接し、かつ、平面視において、ボディ領域ＢＤに内包されるように半導体基板１Ｓの表面にチャネル領域ＣＨが形成されている。このチャネル領域ＣＨは、例えば、ボロン（Ｂ）などのｐ型不純物が導入されたｐ型半導体領域から形成されている。さらに、チャネル領域ＣＨと隣接し、かつ、平面視において、ボディ領域ＢＤに内包されるように半導体基板１Ｓの表面にｎ型半導体領域ＮＲ１が形成されている。このｎ型半導体領域ＮＲ１は、半導体基板１Ｓと電気的に接続されるように形成されている。また、チャネル領域ＣＨとボディコンタクト領域ＢＣによってソース領域ＳＲを挟むとともに、ソース領域ＳＲに隣接するようにボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、平面視において、ボディ領域ＢＤに内包されるように半導体基板１Ｓの表面に形成されている。このボディコンタクト領域ＢＣは、例えば、ボロン（Ｂ）などのｐ型不純物を導入したｐ型半導体領域から形成され、ボディコンタクト領域ＢＣの不純物濃度は、ボディ領域ＢＤの不純物濃度よりも高くなっている。
【００２７】
さらに、少なくとも、チャネル領域ＣＨ上およびｎ型半導体領域ＮＲ１上から酸化膜領域ＯＸＲ２上にわたってゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲート電極Ｇ、例えば、ポリシリコン膜から形成される。以上のようにして、本実施の形態１における中高耐圧ＭＯＳＦＥＴが半導体基板１Ｓ上に形成されている。
【００２８】
ここで、図２は、図１の破線で囲まれた領域を拡大して示す図である。図２に示すＡ１−Ａ２線は、ソース領域ＳＲからチャネル領域ＣＨおよびｎ型半導体領域ＮＲ１を通って半導体基板１Ｓまで延びる線である。以下に、このＡ１−Ａ２線に沿った不純物濃度分布について説明する。図３は、図２のＡ１−Ａ２線での不純物濃度分布を示すグラフである。図３に示すように、ソース領域ＳＲはｎ型不純物を導入したｎ型半導体領域であり、ｎ型不純物の不純物濃度が最も高くなっている。そして、このソース領域ＳＲに隣接するチャネル領域ＣＨは、ｐ型不純物を導入したｐ型半導体領域であり、ｐ型不純物の不純物濃度は、ソース領域ＳＲに導入されているｎ型不純物の不純物濃度よりも低くなっている。次に、チャネル領域ＣＨに隣接するｎ型半導体領域ＮＲ１にはｎ型不純物が導入されており、ｎ型半導体領域ＮＲ１に導入されているｎ型不純物の不純物濃度は、チャネル領域ＣＨに導入されているｐ型不純物の不純物濃度よりも低くなっている。そして、ｎ型半導体領域ＮＲ１に隣接する半導体基板１Ｓには、ｎ型不純物が導入されており、半導体基板１Ｓに導入されているｎ型不純物の不純物濃度は、ｎ型半導体領域ＮＲ１に導入されているｎ型不純物の不純物濃度よりも低くなっている。
【００２９】
次に、半導体基板１Ｓ上に形成された中高耐圧ＭＯＳＦＥＴと電気的に接続される配線構造について説明する。図１において、中高耐圧ＭＯＳＦＥＴを覆う半導体基板１Ｓ上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴは複数個形成されており、例えば、中高耐圧ＭＯＳＦＥＴのドレイン領域ＤＲに達するコンタクトホールＣＮＴや、中高耐圧ＭＯＳＦＥＴのボディコンタクト領域ＢＣおよびソース領域ＳＲに達するコンタクトホールＣＮＴが形成されている。これらのコンタクトホールＣＮＴの内壁には、例えば、チタン膜と窒化チタン膜との積層膜からなるバリア導体膜が形成されており、このバリア導体膜を介してコンタクトホールＣＮＴの内部を充填するように、例えば、タングステン膜からなる金属膜が形成されている。このように、コンタクトホールＣＮＴにバリア導体膜と金属膜を埋め込むことにより、プラグＰＬＧが形成されている。そして、このプラグＰＬＧを形成した層間絶縁膜ＩＬ上に配線Ｌ１が形成されている。この配線Ｌ１は、例えば、窒化チタン膜とアルミニウム膜と窒化チタン膜の積層膜から構成することもできるし、あるいは、層間絶縁膜ＩＬに埋め込まれた銅膜からなる埋め込み配線（ダマシン配線）から構成することもできる。
【００３０】
ここで、例えば、ソース領域ＳＲおよびドレイン領域ＤＲの不純物濃度が半導体基板１Ｓの不純物濃度よりも高くなっているのは、以下に示す理由による。すなわち、ソース領域ＳＲおよびドレイン領域ＤＲは半導体領域であり、このソース領域ＳＲやドレイン領域ＤＲと接触するプラグＰＬＧは、金属膜から形成されている。このとき、金属膜の仕事関数（フェルミ準位）が半導体のフェルミ準位よりも小さい場合、プラグＰＬＧを構成する金属膜と、ソース領域ＳＲやドレイン領域ＤＲを構成する半導体領域との接触は、抵抗性接触（オーミック接触）となり問題は発生しない。ところが、例えば、プラグＰＬＧを構成する金属の仕事関数がソース領域ＳＲやドレイン領域ＤＲを構成する半導体のフェルミ準位よりも大きい場合、ソース領域ＳＲとプラグＰＬＧとの接続領域や、ドレイン領域ＤＲとプラグＰＬＧとの接続領域にショットキー接合が形成される。このショットキー接合では、半導体側に負電位を印加し、金属側に正電位を印加する場合にショットキー障壁が小さくなって電流が流れる一方、半導体側に正電位を印加し、金属側に負電位を印加する場合にショットキー障壁が大きくなって電流が流れなくなる。つまり、ショットキー接合は、整流作用を有することになる。しかし、中高耐圧ＭＯＳＦＥＴのソース領域ＳＲやドレイン領域ＤＲとプラグＰＬＧとは整流作用のない抵抗性接触にする必要がある。このため、ショットキー接触を抵抗性接触にする観点から、ソース領域ＳＲあるいはドレイン領域ＤＲを構成する半導体領域の不純物濃度を高濃度にしているのである。なぜなら、半導体領域の不純物濃度を高濃度にすることにより、ショットキー接合に生じる空乏層の幅を小さくすることができる結果、逆方向電圧が印加された場合であっても、トンネル電流が流れるようになるからである。つまり、ショットキー接合であっても、半導体領域の不純物濃度を高濃度にすることで空乏層の幅が小さくなり、逆方向電圧が印加された場合であっても、トンネル電流が流れるようになる。この結果、ショットキー接合の整流作用がなくなり、整流作用のない抵抗性接触を実現できるのである。すなわち、ソース領域ＳＲおよびドレイン領域ＤＲの不純物濃度が半導体基板１Ｓの不純物濃度よりも高くなっているのは、抵抗性接触（オーム性接触）を実現するためである。同様の理由により、ボディコンタクト領域ＢＣの不純物濃度もボディ領域ＢＤの不純物濃度よりも高くすることにより、抵抗性接触が実現されている。
【００３１】
なお、例えば、ソース領域ＳＲに内包されるように高不純物濃度のｎ型コンタクト領域を設け、このｎ型コンタクト領域とプラグＰＬＧとの間で抵抗性接触を実現するように構成してもよい。ただし、ソース領域ＳＲの不純物濃度が抵抗性接触を実現するために充分に高ければ、ｎ型コンタクト領域を設ける必要はない。つまり、ソース領域ＳＲの不純物濃度がプラグＰＬＧとの抵抗性接触を実現する程度に高くない場合には、ソース領域ＳＲに内包するようにソース領域ＳＲの不純物濃度よりも高い不純物濃度のｎ型コンタクト領域を設ける必要があるが、ソース領域ＳＲの不純物濃度が抵抗性接触を実現するために充分に高ければ、ｎ型コンタクト領域は不要となる。
【００３２】
次に、本実施の形態１における中高耐圧ＭＯＳＦＥＴでは、ソース領域ＳＲとボディコンタクト領域ＢＣが同一のプラグＰＬＧと電気的に接続されており、ソース領域ＳＲとボディコンタクト領域ＢＣに同一の電位が印加されている。具体的に、ソース領域ＳＲおよびボディコンタクト領域ＢＣには、基準電位（ＧＮＤ電位、０Ｖ）が印加される。
【００３３】
このとき、ボディコンタクト領域ＢＣに基準電位を供給する理由は、以下の通りである。すなわち、ボディコンタクト領域ＢＣは、チャネル領域ＣＨおよびボディ領域ＢＤと電気的に接続されていることから、ボディコンタクト領域ＢＣに基準電位を印加すると、チャネル領域ＣＨにも基準電位が印加されることになる。すると、チャネル領域ＣＨ（バックゲート）の電位は、基準電位に安定的に固定される。この結果、ゲート電極Ｇにオン電圧を印加した場合、ゲート電極Ｇとチャネル領域ＣＨとの間に安定した電位差が印加されることになり、中高耐圧ＭＯＳＦＥＴのしきい値電圧が安定する。このように、ボディコンタクト領域ＢＣに基準電位を印加する理由は、ボディコンタクト領域ＢＣと電気的に接続されているチャネル領域ＣＨに基準電位を印加して、中高耐圧ＭＯＳＦＥＴのしきい値電圧を安定させるためである。
【００３４】
また、ｎ型半導体領域であるソース領域ＳＲと、ｐ型半導体領域であるボディコンタクト領域ＢＣとを同電位にしている理由の１つは、半導体基板１Ｓ（ｎ型半導体領域ＮＲ１）（コレクタ領域となる）と、チャネル領域ＣＨ（ベース領域となる）と、ソース領域ＳＲ（エミッタ領域となる）とにより形成される寄生バイポーラトランジスタがオンすることを抑制するためである。すなわち、ソース領域ＳＲとボディコンタクト領域ＢＣに同電位を印加すると、ソース領域ＳＲとチャネル領域ＣＨに同電位が印加されることになる。このため、ｎ型半導体領域であるソース領域ＳＲと、ｐ型半導体領域であるチャネル領域ＣＨとの境界に形成されるｐｎ接合には、順バイアスも逆バイアスも印加されないこととなり、例えば、０．７Ｖ程度のビルトインポテンシャルが形成されることになる。ここで、例えば、ソース領域ＳＲとチャネル領域ＣＨに異なる電位が供給され、ｎ型半導体領域であるソース領域ＳＲと、ｐ型半導体領域であるチャネル領域ＣＨとの境界に形成されるｐｎ接合に順バイアスが印加される状態を考えると、このときのｐｎ接合に形成されるビルトインポテンシャルは、０．７Ｖよりも低くなる。このことは、寄生バイポーラトランジスタがオンしやすくなることを意味する。したがって、寄生バイポーラトランジスタがオンしにくくなるように、ｎ型半導体領域であるソース領域ＳＲと、ｐ型半導体領域であるボディコンタクト領域ＢＣとを同電位にしているのである。
【００３５】
＜本実施の形態１における特徴＞
本実施の形態１における中高耐圧ＭＯＳＦＥＴは上記のように構成されており、以下に、その特徴構成について、図面を参照しながら、詳細に説明する。
【００３６】
図１において、本実施の形態１における特徴は、チャネル領域ＣＨの幅（チャネル長）を小さくしたことにある。具体的には、図１に示すように、ゲート電極Ｇと平面的に重なるチャネル領域ＣＨの幅をＬとし、ゲート電極Ｇの厚さをｔとした場合、チャネル領域ＣＨの幅Ｌが、ゲート電極Ｇの厚さｔの１／５倍以上１倍以下になるようにチャネル領域ＣＨを形成する。これにより、チャネル領域ＣＨの幅Ｌを小さくすることができ、しきい値電圧のばらつきを小さくすることができる。ゲート絶縁膜ＧＯＸ上に形成されるゲート電極Ｇの厚さｔは、例えば、１５０ｎｍ〜２５０ｎｍ程度であり、本実施の形態１では、従来技術に比べて充分に短いチャネル長を確保することができ、この結果、しきい値電圧の安定した中高耐圧ＭＯＳＦＥＴを提供することができる。
【００３７】
なお、例えば、図１に示すゲート電極Ｇ上に絶縁膜を形成する場合もある。半導体デバイスの微細化に伴って、ゲート電極Ｇ上に形成される絶縁膜の膜厚は薄くなる傾向があるが、ゲート絶縁膜ＧＯＸ、ゲート電極Ｇおよび絶縁膜を合わせた膜厚は、５００ｎｍ以下である。この場合においても、例えば、チャネル領域ＣＨの幅Ｌを１００ｎｍ〜５００ｎｍ以下に形成することにより、従来技術に比べて充分に短いチャネル長を確保することができ、この結果、しきい値電圧の安定した中高耐圧ＭＯＳＦＥＴを提供することができる。
【００３８】
以下に、まず、チャネル領域ＣＨの幅Ｌを小さくすることにより、しきい値電圧のばらつきを低減できる定性的な理由について説明する。
【００３９】
例えば、微細ＣＭＯＳとの混載を前提としていない単体の中高耐圧ＭＯＳＦＥＴの製造工程では、ゲート電極を形成した後に、ゲート電極をマスクとして使用することにより、ゲート電極に整合して導電型不純物を半導体基板内に注入し、半導体基板に対して高温熱処理を施す。これにより、注入した導電型不純物を熱拡散させてチャネル領域を含むボディ領域を形成することができる。この工程では、同様にゲート電極をマクスとして形成されるソース領域とボディ領域との間で相対的な位置ずれは起こらないため、チャネル長としきい電圧が安定的に決まる利点がある。ただし、この製造工程は、半導体基板の表面に導入した導電型不純物を半導体基板の深い領域まで拡散させてボディ領域を形成することから、ゲート電極を形成した後に大きな熱負荷が加わることになる。したがって、微細ＣＭＯＳとの混載を前提とする集積回路の製造に採用することが困難となる。
【００４０】
このため、本実施の形態１のように、微細ＣＭＯＳとの混載を前提とする集積回路の製造では、ゲート電極を形成する前に、中高耐圧ＭＯＳＦＥＴのボディ領域を形成する工程が採用されることになる。ところが、この場合、ゲート電極をマスクとして使用することができないことから、例えば、ゲート電極としきい電圧を決めるボディ領域を形成するマスクと、ソース領域を形成するマスクを別マスクにすることになり、それぞれのマスクの相対的な位置のずれが生じる。すると、チャネル長やしきい電圧を決める不純物のピーク密度が変わってしまい、しきい値電圧にばらつきが生じる。
【００４１】
そこで、本実施の形態１では、ゲート電極Ｇを形成する前に、中高耐圧ＭＯＳＦＥＴのボディ領域ＢＤを形成するが、このボディ領域ＢＤとともにチャネル領域ＣＨを形成するのではなく、ボディ領域ＢＤとチャネル領域ＣＨとを別工程で形成するようにしている。つまり、本実施の形態１では、ゲート電極Ｇを形成する前に、大きな熱処理が必要とされるボディ領域ＢＤを形成するが、このボディ領域ＢＤとともにチャネル領域ＣＨを形成するのではなく、チャネル領域ＣＨは、ゲート電極Ｇを形成した後、形成したゲート電極Ｇをマスクにして形成するのである。つまり、チャネル領域ＣＨは、半導体基板１Ｓの表面近傍に形成されることから、導電型不純物を拡散させるための熱処理も比較的少なくて済む。このため、微細ＣＭＯＳとの混載を前提とする集積回路の製造工程において、ゲート電極Ｇを形成した後にチャネル領域ＣＨを形成したとしても、微細ＣＭＯＳに与える影響を少なくすることができるのである。
【００４２】
このように本実施の形態１では、ゲート電極Ｇを形成した後にチャネル領域ＣＨを形成する工程を採用することが前提となる。この場合、同じゲート電極Ｇをマスクにしてソース領域ＳＲも形成されることから、ソース領域ＳＲとチャネル領域ＣＨとの相対的な位置ずれは起こらない。このため、中高耐圧ＭＯＳＦＥＴのしきい値電圧が安定的に決まると考えられる。つまり、この工程では、同じゲート電極Ｇをマスクにして、チャネル領域ＣＨとソース領域ＳＲとを形成するため、チャネル領域ＣＨとソース領域ＳＲの位置ずれに基づくしきい値電圧のばらつきは有効に抑制することができる。
【００４３】
本実施の形態１では、できるだけゲート電極Ｇの直下領域に形成されるチャネル領域ＣＨの幅Ｌを小さくしている。具体的には、ゲート電極Ｇをマスクとして、不純物を斜めより打ち込み、その注入エネルギーと注入量及び打ち込み角度を調節することで、図１に示すように、ゲート電極Ｇと平面的に重なるチャネル領域ＣＨの幅をＬとし、ゲート電極Ｇの厚さをｔとした場合、チャネル領域ＣＨの幅Ｌが、ゲート電極Ｇの厚さｔの１／５倍以上１倍以下になるようにチャネル領域ＣＨを形成する。
【００４４】
続いて、さらなる本実施の形態１における特徴は、図１に示すように、ゲート電極Ｇの直下領域に形成されるチャネル領域ＣＨの幅Ｌを小さくするとともに、このチャネル領域ＣＨに隣接するように、ｎ型半導体領域ＮＲ１を設けている点にある。
【００４５】
例えば、中高耐圧ＭＯＳＦＥＴのゲート電極Ｇにしきい値電圧以上の電圧を印加すると、チャネル領域ＣＨに反転層が形成され、この反転層によって、ソース領域ＳＲとドレイン領域ＤＲが導通して、ドレイン領域ＤＲからソース領域ＳＲへ電流（ドレイン電流）が流れる。このとき、反転層は電流が流れる方向に垂直な断面の断面積が小さいことから電気抵抗が比較的大きくなる。したがって、例えば、チャネル領域ＣＨの幅Ｌが比較的大きくなると、電流の流れる方向の反転層の長さも長くなり、かつ、上述したように電流が流れる方向に垂直な断面における反転層の断面積も小さいことから、中高耐圧ＭＯＳＦＥＴのオン抵抗が大きくなってしまい、出力電流密度が減少する。
【００４６】
これに対し、本実施の形態１では、チャネル領域ＣＨの幅Ｌを小さくしているので、チャネル領域ＣＨの幅Ｌが比較的大きな場合よりも、反転層の長さを短くすることができる。このことは、本実施の形態１によれば、チャネル領域ＣＨに形成される反転層に起因するチャネル抵抗を低減できることを意味する。さらに、本実施の形態１では、ゲート電極Ｇの直下領域のうち、チャネル領域ＣＨが形成されていない領域にｎ型半導体領域ＮＲ１を設けている。そして、このｎ型半導体領域ＮＲ１の不純物濃度を半導体基板１Ｓの不純物濃度よりも高くしている。このことから、本実施の形態１では、半導体基板１Ｓよりも不純物濃度の高いｎ型半導体領域ＮＲ１を設けることによっても、中高耐圧ＭＯＳＦＥＴのオン抵抗を低減することができる。すなわち、本実施の形態１では、チャネル領域ＣＨの幅Ｌを小さくすることによって反転層の長さを低減する点、および、ゲート電極Ｇの直下領域のうち、チャネル領域ＣＨが形成されていない領域に半導体基板１Ｓよりも不純物濃度の高いｎ型半導体領域ＮＲ１を設ける点との相乗効果によって、大幅に中高耐圧ＭＯＳＦＥＴのオン抵抗を低減することができる。この結果、本実施の形態１における中高耐圧ＭＯＳＦＥＴによれば、オン抵抗を低減することができることから、出力電流密度を向上させることができる。
【００４７】
なお、本実施の形態１では、半導体基板１Ｓの不純物濃度分布について、特に言及していないが、本実施の形態１において、半導体基板１Ｓは、ドレイン電流が流れるドリフト領域として機能することから、このドリフト領域の抵抗（ドリフト抵抗）を下げるため、半導体基板１Ｓの部分的な局所領域の不純物濃度を高くしてもよい。
【００４８】
以上では、ゲート電極Ｇと平面的に重なるチャネル領域ＣＨの幅をＬとし、ゲート電極Ｇの厚さをｔとした場合、チャネル領域ＣＨの幅Ｌが、ゲート電極Ｇの厚さｔの１／５倍以上１倍以下になるようにチャネル領域ＣＨを形成する第１特徴構成を取ることにより、中高耐圧ＭＯＳＦＥＴのしきい値電圧をほぼ設計値通りに安定化することができ、設計仕様どおりの安定した回路動作を実現させることができる点について、定性的な観点から説明した。さらに、上述した第１特徴構成に加えて、ゲート電極Ｇの直下領域のうち、チャネル領域ＣＨが形成されていない領域に半導体基板１Ｓよりも不純物濃度の高いｎ型半導体領域ＮＲ１を設ける第２特徴構成を取ることにより、中高耐圧ＭＯＳＦＥＴの出力電流密度を向上させることができる点について、定性的な観点から説明した。
【００４９】
以下では、上述した第１特徴構成および第２特徴構成を取ることにより、しきい値電圧の上昇を抑制しながら、出力電流密度の向上を図ることができる点について、定量的な観点から説明する。
【００５０】
図４は、チャネル領域ＣＨの幅Ｌとしきい値電圧の関係、および、チャネル領域ＣＨの幅Ｌと出力電流の関係を示すグラフである。図４において、横軸は、チャネル領域ＣＨの幅Ｌをゲート電極Ｇの厚さｔを用いて表している。また、縦軸（左側）は、しきい値電圧（Ｖ）を示しており、縦軸（右側）は、出力電流を示している。図４では、ｐ型不純物（ボロン）をイオン注入してチャネル領域ＣＨを形成することを前提とし、ボロン（Ｂ）の注入エネルギーを変更することによってチャネル領域ＣＨの幅Ｌを変更している。そして、図４では、チャネル領域ＣＨの幅Ｌを変化させた場合において、しきい値電圧と出力電流とをデバイスシミュレーションによって計算した結果が示されている。ここで、出力電流は、ゲート電圧が５Ｖ、ドレイン電圧が２０Ｖの場合のドレイン電流の相対値が示されている。
【００５１】
まず、図４において、チャネル領域ＣＨの幅Ｌと、しきい値電圧との関係について説明する。図４では、実線で、チャネル領域ＣＨの幅Ｌと、しきい値電圧との関係が示されている。図４に示すように、チャネル領域ＣＨの幅Ｌが０．２ｔ〜ｔである場合、しきい値電圧のばらつきが少なく、かつ、しきい値電圧が低くなっていることがわかる。そして、チャネル領域ＣＨの幅Ｌがｔ〜５ｔへ大きくなるにしたがって、しきい値電圧が上昇し、さらにチャネル領域ＣＨの幅Ｌが５ｔ以上になると、急激にしきい値電圧が上昇していることがわかる。これは、定性的な説明と一致する結果である。つまり、図４に示すチャネル領域ＣＨの幅Ｌとしきい値電圧との関係は、上述した定性的な説明が妥当であることを裏付けている。以上のことから、ゲート電極Ｇと平面的に重なるチャネル領域ＣＨの幅をＬとし、ゲート電極Ｇの厚さをｔとした場合、チャネル領域ＣＨの幅Ｌが、ゲート電極Ｇの厚さｔの１／５倍以上１倍以下になるようにチャネル領域ＣＨを形成することにより、しきい値電圧を低い値に安定化することができ、設計仕様どおりの安定した回路動作を実現させることができることが定量的にも図４から説明されていると考えられる。
【００５２】
続いて、図４において、チャネル領域ＣＨの幅Ｌと、出力電流との関係について説明する。図４では、破線で、チャネル領域ＣＨの幅Ｌと、出力電流との関係で示されている。図４に示すように、チャネル領域ＣＨの幅Ｌが０．２ｔ〜ｔである場合、相対的に出力電流が大きくなり、チャネル領域ＣＨの幅Ｌがｔ以上になるにしたがって徐々に出力電流が小さくなっていることがわかる。つまり、チャネル領域ＣＨの幅Ｌ（チャネル長）が大きくなればなるほどチャネル抵抗が大きくなり、この結果、出力電流が低下するという定性的な説明を裏付けているものと考えることができる。したがって、ゲート電極Ｇと平面的に重なるチャネル領域ＣＨの幅をＬとし、ゲート電極Ｇの厚さをｔとした場合、チャネル領域ＣＨの幅Ｌが、ゲート電極Ｇの厚さｔの１／５倍以上１倍以下になるようにチャネル領域ＣＨを形成することにより、オン抵抗を低減することができ、この結果、出力電流を向上させることができることが定量的にも図４から説明されていると考えられる。
【００５３】
＜耐圧向上に対する工夫１＞
以上のように本実施の形態１の特徴は、チャネル領域ＣＨの幅Ｌを、ゲート電極Ｇの厚さｔの１／５倍以上１倍以下になるように形成する点と、ゲート電極Ｇの直下領域のうち、チャネル領域ＣＨが形成されていない領域に半導体基板１Ｓよりも不純物濃度の高いｎ型半導体領域ＮＲ１を設ける点にあるが、この特徴点を前提として、さらに、本実施の形態１では、耐圧向上の観点からも工夫を施しているので、この工夫点について説明する。
【００５４】
具体的に、図１に示す本実施の形態１における中高耐圧ＭＯＳＦＥＴでは、酸化膜領域ＯＸＲ２の端部表面（ドレイン領域ＤＲと相対する端部表面）に電界集中が生じる。このように電界集中している領域では、アバランシェ増幅現象が生じやすい。つまり、本実施の形態１では、酸化膜領域ＯＸＲ２の端部表面で発生する電界集中を抑制することが重要である。
【００５５】
ここで、図１に示す本実施の形態１における中高耐圧ＭＯＳＦＥＴでは、ゲート電極Ｇの直下領域にｎ型半導体領域ＮＲ１が設けられている。このｎ型半導体領域ＮＲ１は、ドリフト領域である半導体基板１Ｓよりも不純物濃度が高くなっており、オン抵抗を低減する機能を有している。したがって、オン抵抗を低減する観点からは、図１に示すように、ｎ型半導体領域ＮＲ１をボディ領域ＢＤと半導体基板１Ｓの境界領域までしか形成しないのではなく、さらに、ｎ型半導体領域ＮＲ１を酸化膜領域ＯＸＲ２の表面端部に接する領域まで延在させることが望ましいと考えられる。ところが、酸化膜領域ＯＸＲ２の表面端部は、電界集中が生じる領域であり、この領域まで、高濃度のｎ型半導体領域ＮＲ１を形成すると、電界集中を増長させるになる。つまり、高濃度の半導体領域ほど電界集中が起きやすくなるので、ｎ型半導体領域ＮＲ１を酸化膜領域ＯＸＲ２の表面端部に接する領域まで延在させると、電界集中によるアバランシェ増幅現象が生じやすくなってしまうのである。このことから、本実施の形態１では、オン抵抗を低減させる観点から、ゲート電極Ｇの直下領域にｎ型半導体領域ＮＲ１を設ける一方、電界集中によるアバランシェ増幅現象を抑制する観点から、ｎ型半導体領域ＮＲ１を酸化膜領域ＯＸＲ２の表面端部に接する領域まで延在させずに、ボディ領域ＢＤと半導体基板１Ｓの境界領域までしか形成しないようにしているのである。これにより、本実施の形態１では、オン抵抗の低減と、電界集中の抑制とを両立させているのである。
【００５６】
＜耐圧向上に対する工夫２＞
また、本実施の形態１では、パンチスルーによる中高耐圧ＭＯＳＦＥＴの破壊を防止する工夫を施している。具体的に、本実施の形態１では、図１に示すように、ボディ領域ＢＤを浅い上層ボディ領域と深い下層ボディ領域とに区別した場合、上層ボディ領域の端部に比べて下層ボディ領域の端部がドレイン領域ＤＲ側に突き出た構造をしている。言い換えれば、上層ボディ領域の端部は、下層ボディ領域の端部よりも窪む（凹む）ように構成され、上層ボディ領域は、下層ボディ領域とゲート電極Ｇによって挟まれた構造をしていると言うこともできる。また、上層ボディ領域に内包されるように、ｎ型半導体領域ＮＲ１が形成されているため、ｎ型半導体領域ＮＲ１は、ボディ領域ＢＤとゲート電極Ｇによって挟まれた構造をしていると言うこともできる。
【００５７】
本実施の形態１では、このように構成することにより、上層ボディ領域の端部（ｎ型半導体領域ＮＲ１の端部）が下層ボディ領域とゲート電極Ｇで挟まれて凹むように構成されているため、ドレイン領域ＤＲからの電界がｎ型半導体領域ＮＲ１の内部に侵入しにくく、かつ、ボディ領域ＢＤおよびゲート電極Ｇにはほぼ同電位（例えば、基準電位（０Ｖ））が印加されていることから、ｎ型半導体領域ＮＲ１の電位上昇を抑制することができる。このことは、ｎ型半導体領域ＮＲ１とチャネル領域ＣＨとの境界領域に形成されているｐｎ接合に印加される逆バイアスが小さくなることを意味している。そして、逆バイアスの大きさが大きくなる程、空乏層の延びは大きくなるため、逆バイアスが小さくなるということは、空乏層の延びが抑えられることを意味している。このことから、本実施の形態１では、チャネル領域ＣＨの幅Ｌを、ゲート電極Ｇの厚さｔの１／５倍以上１倍以下になるように小さく形成していても、チャネル領域ＣＨに延びる空乏層がソース領域ＳＲにまで達することを抑制でき、この結果、パンチスルーを抑制できるのである。つまり、本実施の形態１では、上層ボディ領域の端部（ｎ型半導体領域ＮＲ１の端部）が下層ボディ領域とゲート電極Ｇで挟まれて凹むように構成し、かつ、ボディ領域ＢＤとゲート電極Ｇにほぼ同電位を印加するという構成を取ることにより、パンチスルーを抑制することができ、引いては、パンチスルーに起因する中高耐圧ＭＯＳＦＥＴの破壊を防止することができるのである。
【００５８】
＜中高耐圧ＭＯＳＦＥＴの製造方法＞
本実施の形態１における中高耐圧ＭＯＳＦＥＴは、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【００５９】
まず、図５に示すように、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子間を分離する酸化膜領域ＯＸＲ１および酸化膜領域ＯＸＲ２を形成する。酸化膜領域ＯＸＲ１は、素子が互いに干渉しないようにするために設けられる。酸化膜領域ＯＸＲ１および酸化膜領域ＯＸＲ２は、例えば、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ酸化膜領域ＯＸＲ１および酸化膜領域ＯＸＲ２を形成することができる。
【００６０】
次に、図６に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ１を塗布し、このレジスト膜ＦＲ１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、ｎ型半導体領域ＮＲ１を形成する領域、および、ボディ領域ＢＤを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜ＦＲ１をマスクにしたイオン注入法により、半導体基板１Ｓの表面にｎ型半導体領域ＮＲ１を形成する。ｎ型半導体領域ＮＲ１は、例えば、リン（Ｐ）を半導体基板１Ｓに導入することにより形成される。その後、パターニングされた同一のレジスト膜ＦＲ１をマスクにして、ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２を形成する。ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２は、例えば、ボロン（Ｂ）を半導体基板１Ｓに導入することにより形成することができる。ここで、ｎ型半導体領域ＮＲ１を形成するリン（Ｐ）の平均射影飛程は、ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２を形成する（Ｂ）の平均射影飛程よりも短くなるようにする。なお、ｐ型半導体領域ＰＲ１とｐ型半導体領域ＰＲ２は、それぞれ注入するボロン（Ｂ）のエネルギーを変えることにより形成される。
【００６１】
この工程では、同一のマスク（レジスト膜ＦＲ１）を使用してｎ型半導体領域ＮＲ１とｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２を形成しているので、これらの領域間の相対的な位置ずれをなくすことができる。図６に示す工程において、ゲート電極Ｇを形成する前にリン（Ｐ）とボロン（Ｂ）とを同一のマスクを使用して注入する理由は、（１）リン（Ｐ）とボロン（Ｂ）とを別マスクで注入する場合、それぞれのマスク間の位置ずれを考慮した設計にする必要があること、（２）酸化膜領域ＯＸＲ２をマスクして、ｎ型半導体領域ＮＲ１を形成する場合、酸化膜領域ＯＸＲ２の表面端部にまで高濃度のｎ型半導体領域ＮＲ１が形成されることになり、結果として、酸化膜領域ＯＸＲ２の表面端部に電界集中が発生して耐圧が低下してしまうことが挙げられる。
【００６２】
続いて、図７に示すように、熱処理を施すことにより、注入したリン（Ｐ）およびボロン（Ｂ）を拡散させて、ｎ型半導体領域ＮＲ１と、このｎ型半導体領域ＮＲ１に接するボディ領域ＢＤを形成することができる。ここで、同一のマスクを使用して、ｎ型半導体領域ＮＲ１、ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２を形成するが、それぞれの半導体基板１Ｓ内の形成される深さが異なっている。そして、より深い領域に形成される領域の方がマスクの下層に回り込むように形成されるため、図７に示す熱拡散処理を実施すると、ボディ領域ＢＤの下層が酸化膜領域ＯＸＲ２側に突き出た構造となる。これにより、ｎ型半導体領域ＮＲ１の端部が、突き出たボディ領域ＢＤの下層と後述する工程で形成されるゲート電極Ｇで挟まれて凹むように構成されているため、後述する工程で形成されるドレイン領域ＤＲからの電界がｎ型半導体領域ＮＲ１の内部に侵入しにくくすることができ、結果的に、ｎ型半導体領域ＮＲ１の内部の電界強度を弱めることができる。このように本実施の形態１では、同一のマスク（レジスト膜ＦＲ１）でｎ型半導体領域ＮＲ１とボディ領域ＢＤを形成することから、ｎ型半導体領域ＮＲ１とボディ領域ＢＤとの間の相対的な位置ずれはなくなり、位置ずれによる製造ばらつきを低減することができる。
【００６３】
なお、ｎ型半導体領域ＮＲ１、ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２を形成するための不純物注入条件と、ボディ領域ＢＤを形成する熱処理条件は、ｎ型半導体領域ＮＲ１とボディ領域ＢＤが接し、かつ、後述するチャネル領域ＣＨとボディ領域ＢＤが電気的に繋がるように設定する。また、ｐ型半導体領域ＰＲ２は、半導体基板１Ｓの深さ方向にボディ領域ＢＤを広げることで、耐圧向上を図る目的で形成される領域である。このため、ｐ型半導体領域ＰＲ２は、中高耐圧ＭＯＳＦＥＴの耐圧仕様により注入条件が決定され、場合によっては、注入エネルギーを変えた複数回のイオン注入により形成されることもある。
【００６４】
また、本実施の形態１において、半導体基板１Ｓの不純物濃度よりも高濃度のｎ型半導体領域ＮＲ１を形成する理由は、（１）ｎ型半導体領域ＮＲ１が電流の流れる方向に対して比較的細長い形状であることからなるべく電気抵抗を下げるため、（２）しきい値電圧を決定するチャネル領域ＣＨをゲート電極Ｇ形成後のｐ型不純物注入で形成するが、この際、注入角度と注入量によってチャネル領域ＣＨの位置が決まるようにするため、（３）ボディ領域ＢＤを形成する際の熱処理工程で、ｐ型半導体領域ＰＲ１からの不純物拡散によるｎ型半導体領域ＮＲ１の消失を防止するためである。
【００６５】
次に、図８に示すように、半導体基板１Ｓの表面にゲート絶縁膜ＧＯＸを形成し、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲート電極Ｇは、例えば、ポリシリコン膜から形成することができる。以上のように、本実施の形態１では、ゲート電極Ｇを形成する前に、熱負荷の大きな工程である中高耐圧ＭＯＳＦＥＴのボディ領域ＢＤの形成工程を実施している。このことから、微細ＣＭＯＳに大きな熱負荷を与えることを抑制できるため、中高耐圧ＭＯＳＦＥＴと微細ＣＭＯＳとを混載した半導体装置の信頼性を向上させることができる。
【００６６】
続いて、図９に示すように、ゲート電極Ｇを形成した半導体基板１Ｓ上にレジスト膜ＦＲ２を塗布し、塗布したレジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。レジスト膜ＦＲ２のパターニングは、ゲート電極Ｇに隣接するソース形成領域およびゲート電極Ｇの一部上を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入を実施する。
【００６７】
具体的には、まず、図９に示すように、チャネル領域ＣＨの幅がゲート電極Ｇの厚さよりも短くなるエネルギーで、例えば、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓの斜め方向から注入する。これにより、レジスト膜ＦＲ２をマスクにして、チャネル領域ＣＨを形成することができる。具体的に、ゲート電極Ｇの厚さ以下の幅を有するチャネル領域ＣＨは、ゲート電極Ｇを透過しない値にボロン（Ｂ）の注入エネルギーを設定することにより実現することができる。そして、図１０に示すように、同じレジスト膜ＦＲ２をマスクにして、例えば、砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓの垂直方向から注入する。これにより、ゲート電極Ｇに整合し、かつ、チャネル領域ＣＨよりも浅いソース領域ＳＲを形成することができる。
【００６８】
これにより、ソース領域ＳＲとチャネル領域ＣＨは、同じゲート電極Ｇをマスクにして形成されるため、ソース領域ＳＲとチャネル領域ＣＨとの間の相対的な位置ずれをなくすことができる。このことから、ソース領域ＳＲとチャネル領域ＣＨに導入される不純物のドーズ量を調整することにより、設計仕様のしきい値電圧を安定的に実現することができる。さらに、本実施の形態１では、ゲート電極Ｇと平面的に重なるチャネル領域ＣＨの幅をＬとし、ゲート電極Ｇの厚さをｔとした場合、チャネル領域ＣＨの幅Ｌが、ゲート電極Ｇの厚さｔの１／５倍以上１倍以下になるようにチャネル領域ＣＨを形成できるので、中高耐圧ＭＯＳＦＥＴのチャネル抵抗を低い値に安定化させることができる。
【００６９】
その後、図１１に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ３を塗布し、塗布したレジスト膜ＦＲ３に対して露光・現像処理を実施することにより、レジスト膜ＦＲ３をパターニングする。レジスト膜ＦＲ３のパターニングは、ボディコンタクト領域ＢＣを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜ＦＲ３をマスクにしたイオン注入により、半導体基板１Ｓの表面にソース領域ＳＲに隣接したボディコンタクト領域ＢＣを形成する。このボディコンタクト領域ＢＣは、例えば、半導体基板１Ｓにボロン（Ｂ）などのｐ型不純物を導入することにより形成することができる。
【００７０】
そして、図１２に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ４を塗布し、塗布したレジスト膜ＦＲ４に対して露光・現像処理を実施することにより、レジスト膜ＦＲ４をパターニングする。レジスト膜ＦＲ４のパターニングは、ドレイン領域ＤＲを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜ＦＲ４をマスクにしたイオン注入により、半導体基板１Ｓの表面にドレイン領域ＤＲを形成する。このドレイン領域ＤＲは、例えば、半導体基板１Ｓにリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより形成することができる。
【００７１】
次に、配線工程について図１を参照しながら説明する。図１に示すように、半導体基板１Ｓの主面上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。その後、層間絶縁膜ＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００７２】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬにコンタクトホールＣＮＴを形成する。
【００７３】
その後、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００７４】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成することができる。
【００７５】
次に、層間絶縁膜ＩＬおよびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【００７６】
なお、本実施の形態１では、アルミニウム膜よりなる配線Ｌ１を形成する例について説明したが、例えば、銅膜よりなる配線Ｌ１を形成してもよい。
【００７７】
この場合は、例えば、プラグＰＬＧを形成した層間絶縁膜ＩＬ上に第２層間絶縁膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、第２層間絶縁膜に溝を形成する。その後、溝内を含む第２層間絶縁膜上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した第２層間絶縁膜上に銅膜を形成する。その後、溝の内部以外の第２層間絶縁膜上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、第２層間絶縁膜に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。
【００７８】
＜本実施の形態１における効果＞
本実施の形態１によれば、以下に示す効果が得られる。
【００７９】
（１）本実施の形態１では、ゲート電極Ｇを形成する前に、熱負荷の大きな工程である中高耐圧ＭＯＳＦＥＴのボディ領域ＢＤの形成工程を実施している。このことから、微細ＣＭＯＳに大きな熱負荷を与えることを抑制できるため、中高耐圧ＭＯＳＦＥＴと微細ＣＭＯＳとを混載した半導体装置の信頼性を向上させることができる。
【００８０】
（２）本実施の形態１において、ソース領域ＳＲとチャネル領域ＣＨは、同じゲート電極Ｇをマスクにして形成されるため、ソース領域ＳＲとチャネル領域ＣＨとの間の相対的な位置ずれをなくすことができる。このことから、ソース領域ＳＲとチャネル領域ＣＨに導入される不純物のドーズ量を調整することにより、設計仕様のしきい値電圧を安定的に実現することができる。
【００８１】
（３）本実施の形態１では、ゲート電極Ｇと平面的に重なるチャネル領域ＣＨの幅をＬとし、ゲート電極Ｇの厚さをｔとした場合、チャネル領域ＣＨの幅Ｌが、ゲート電極Ｇの厚さｔの１／５倍以上１倍以下になるようにチャネル領域ＣＨを形成できるので、中高耐圧ＭＯＳＦＥＴのチャネル抵抗を低い値に安定化させることができる。
【００８２】
（４）本実施の形態１では、ゲート電極Ｇの直下領域のうち、チャネル領域ＣＨが形成されていない領域に半導体基板１Ｓよりも不純物濃度の高いｎ型半導体領域ＮＲ１を設けることにより、中高耐圧ＭＯＳＦＥＴのオン抵抗を低減することができ、この結果、出力電流密度を向上させることができる。
【００８３】
（５）本実施の形態１では、オン抵抗を低減させる観点から、ゲート電極Ｇの直下領域にｎ型半導体領域ＮＲ１を設ける一方、電界集中によるアバランシェ増幅現象を抑制する観点から、ｎ型半導体領域ＮＲ１を酸化膜領域ＯＸＲ２の表面端部に接する領域まで延在させずに、ボディ領域ＢＤと半導体基板１Ｓの境界領域までしか形成しないようにしている。これにより、本実施の形態１では、ある程度のオン抵抗の低減と、耐圧低下の防止とを両立させることができる。
【００８４】
（６）本実施の形態１では、上層ボディ領域の端部（ｎ型半導体領域ＮＲ１の端部）が下層ボディ領域とゲート電極Ｇで挟まれて凹むように構成し、かつ、ボディ領域ＢＤとゲート電極Ｇにほぼ同電位を印加するという構成を取ることにより、パンチスルーを抑制することができ、引いては、パンチスルーに起因する中高耐圧ＭＯＳＦＥＴの破壊を防止することができる。
【００８５】
（７）本実施の形態１によれば、中高耐圧ＭＯＳＦＥＴの製造ばらつきを抑制できるため、性能ばらつきを補正するばらつき補正回路などが不要となる点と、中高耐圧ＭＯＳＦＥＴの出力電流密度の向上による性能向上が実現できる点の相乗効果によって、チップサイズの小型化を図ることができ、このチップサイズの小型化により、コスト低減も図ることができる。
【００８６】
（実施の形態２）
前記実施の形態１では、ゲート電極Ｇの直下領域のうち、チャネル領域ＣＨが形成されていない領域に半導体基板１Ｓよりも不純物濃度の高いｎ型半導体領域ＮＲ１を設ける例について説明したが、本実施の形態２では、上述したｎ型半導体領域ＮＲ１を設けない例について説明する。本実施の形態２における中高耐圧ＭＯＳＦＥＴのデバイス構造は、前記実施の形態１における中高耐圧ＭＯＳＦＥＴのデバイス構造とほぼ同様であるため、以下では、相違する点を中心に説明する。
【００８７】
＜本実施の形態２の特徴＞
図１３は、本実施の形態２における中高耐圧ＭＯＳＦＥＴのデバイス構造を示す断面図である。本実施の形態２でも、前記実施の形態１と同様に、チャネル領域ＣＨの幅（チャネル長）が小さくなっている。具体的には、図１３に示すように、ゲート電極Ｇと平面的に重なるチャネル領域ＣＨの幅をＬｃとし、ゲート電極Ｇの厚さをｔとした場合、チャネル領域ＣＨの幅Ｌｃが、ゲート電極Ｇの厚さｔの１／５倍以上１倍以下になるようにチャネル領域ＣＨを形成する。これにより、チャネル領域ＣＨの幅Ｌｃを小さくすることができ、しきい値電圧のばらつきを小さくすることができる。ゲート絶縁膜ＧＯＸ上に形成されるゲート電極Ｇの厚さｔは、例えば、１５０ｎｍ〜２５０ｎｍ程度であり、本実施の形態２でも前記実施の形態１と同様に、従来技術に比べて充分に短いチャネル長を確保することができ、この結果、しきい値電圧の安定した中高耐圧ＭＯＳＦＥＴを提供することができる。
【００８８】
ここで、図１３において、本実施の形態２においては、前記実施の形態１では形成されていたｎ型半導体領域ＮＲ１が形成されていない（図１参照）。つまり、本実施の形態２においては、ゲート電極Ｇの直下領域のうち、チャネル領域ＣＨが形成されていない領域には、ｐ型半導体領域であるボディ領域ＢＤが形成されていることになる。そして、本実施の形態２の特徴は、このボディ領域ＢＤの不純物濃度が、チャネル領域ＣＨの不純物濃度よりも低くなっている点にある。
【００８９】
図１４は、図１３の破線で囲まれた領域を拡大して示す図である。図１４に示すＢ１−Ｂ２線は、ソース領域ＳＲからチャネル領域ＣＨを通って半導体基板１Ｓまで延びる線である。以下に、このＢ１−Ｂ２線に沿った不純物濃度分布について説明する。図１５は、図１４のＢ１−Ｂ２線での不純物濃度分布を示すグラフである。図１５に示すように、ソース領域ＳＲはｎ型不純物を導入したｎ型半導体領域であり、ｎ型不純物の不純物濃度が最も高くなっている。そして、このソース領域ＳＲに隣接するチャネル領域ＣＨは、ｐ型不純物を導入したｐ型半導体領域であり、ｐ型不純物の不純物濃度は、ソース領域ＳＲに導入されているｎ型不純物の不純物濃度よりも低くなっている。次に、チャネル領域ＣＨに隣接するボディ領域ＢＤにはｐ型不純物が導入されており、ボディ領域ＢＤに導入されているｐ型不純物の不純物濃度は、チャネル領域ＣＨに導入されているｐ型不純物の不純物濃度よりも低くなっている。そして、ボディ領域ＢＤに隣接する半導体基板１Ｓには、ｎ型不純物が導入されており、半導体基板１Ｓに導入されているｎ型不純物の不純物濃度は、ボディ領域ＢＤに導入されているｐ型不純物の不純物濃度よりも低くなっている。
【００９０】
このように、ボディ領域ＢＤの不純物濃度を、チャネル領域ＣＨの不純物濃度よりも低くすることにより、例えば、ゲート電極Ｇにオン電圧が印加された場合、チャネル領域ＣＨに形成される反転層よりも、ボディ領域ＢＤに形成される反転層の幅（電流が流れる方向に垂直な断面の幅）を大きくすることができる。このため、ボディ領域ＢＤに形成された反転層の電気抵抗を低減することができ、中高耐圧ＭＯＳＦＥＴの出力電流を向上させることができる。
【００９１】
つまり、前記実施の形態１では、ゲート電極Ｇの直下領域のうち、チャネル領域ＣＨが形成されていない領域に半導体基板１Ｓよりも不純物濃度の高いｎ型半導体領域ＮＲ１を設けることにより、オン抵抗の低減を図っていた。これに対し、本実施の形態２では、ゲート電極Ｇの直下領域のうち、チャネル領域ＣＨが形成されていない領域に、チャネル領域ＣＨの不純物濃度よりも低濃度のボディ領域ＢＤを形成することにより、オン抵抗の低減を図るものである。
【００９２】
ここで、ボディ領域ＢＤの不純物濃度を、チャネル領域ＣＨの不純物濃度よりも低くすることにより、ボディ領域ＢＤに形成される反転層の幅が、チャネル領域ＣＨに形成される反転層の幅よりも大きくなる理由について説明する。
【００９３】
まず、ｐ型半導体領域の場合、フェルミ準位は、価電子帯の上部近傍に存在する。このとき、ｐ型不純物の濃度が高いほど、フェルミ準位は、価電子帯に近づくことになる。つまり、高濃度のｐ型半導体領域のフェルミ準位のほうが、低濃度のｐ型半導体領域のフェルミ準位よりも価電子帯に近い位置に存在することになる。ここで、反転層が形成されるメカニズムは、ゲート電極Ｇに正電圧を印加した場合、ｐ型半導体領域の伝導帯が価電子帯の方向へ曲げられ、さらに、ゲート電極Ｇに印加された正電圧が大きくなると、ｐ型半導体領域の伝導帯の曲がりも大きくなる。このことは、曲げられた伝導帯に電子が蓄積されることを意味し、これによって反転層が形成される。すなわち、ｐ型半導体領域の伝導帯の端部が曲げられることにより、ｐ型半導体領域の伝導帯の端部がｐ型半導体領域のフェルミ準位に近づいて擬似的にｎ型半導体領域のバンド構造となって、反転層が形成されるのである。ここで重要な点は、ｐ型半導体領域のフェルミ準位の位置である。具体的には、フェルミ準位の位置が高い位置（価電子帯から遠い位置）にあれば、わずかな伝導帯の曲がりでも、反転層が形成されやすくなる。言い換えれば、フェルミ準位の位置が低い位置（価電子帯から近い位置）にあれば、かなり伝導帯を曲げなければ反転層が形成されなくなる。つまり、高濃度のｐ型半導体領域のフェルミ準位のほうが、低濃度のｐ型半導体領域のフェルミ準位よりも価電子帯に近い位置に存在することから、上述したメカニズムによると、高濃度のｐ型半導体領域のほうが低濃度のｐ型半導体領域よりも反転層が形成されにくく、このことは、高濃度のｐ型半導体領域のほうが低濃度のｐ型半導体領域よりも反転層を形成するしきい値電圧が高くなることを意味する。したがって、本実施の形態２の場合、ボディ領域ＢＤの不純物濃度を、チャネル領域ＣＨの不純物濃度よりも低くしているので、チャネル領域ＣＨの表面に反転層が形成されるゲート電圧をゲート電極Ｇに印加した場合、既に、ボディ領域ＢＤの表面には、反転層が形成されており、ボディ領域ＢＤにはしきい値電圧を大幅に超えるゲート電圧が印加されることになるから、ボディ領域ＢＤに形成される反転層の幅が大きくなるのである。
【００９４】
以上のメカニズムによって、本実施の形態２によれば、ボディ領域ＢＤに形成された反転層の電気抵抗を低減することができ、中高耐圧ＭＯＳＦＥＴの出力電流を向上させることができる。
【００９５】
＜中高耐圧ＭＯＳＦＥＴの製造方法＞
本実施の形態２における中高耐圧ＭＯＳＦＥＴは上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【００９６】
まず、図１６に示すように、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子間を分離する酸化膜領域ＯＸＲ１および酸化膜領域ＯＸＲ２を形成する。
【００９７】
次に、図１７に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ１を塗布し、このレジスト膜ＦＲ１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、ボディ領域ＢＤを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜ＦＲ１をマスクにしたイオン注入法により、ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２を形成する。ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２は、例えば、ボロン（Ｂ）を半導体基板１Ｓに導入することにより形成することができる。
【００９８】
続いて、図１８に示すように、熱処理を施すことにより、注入したボロン（Ｂ）を拡散させて、ボディ領域ＢＤを形成することができる。
【００９９】
次に、図１９に示すように、半導体基板１Ｓの表面にゲート絶縁膜ＧＯＸを形成し、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲート電極Ｇ、例えば、ポリシリコン膜から形成することができる。以上のように、本実施の形態２では、ゲート電極Ｇを形成する前に、熱負荷の大きな工程である中高耐圧ＭＯＳＦＥＴのボディ領域ＢＤの形成工程を実施している。このことから、微細ＣＭＯＳに大きな熱負荷を与えることを抑制できるため、中高耐圧ＭＯＳＦＥＴと微細ＣＭＯＳとを混載した半導体装置の信頼性を向上させることができる。
【０１００】
続いて、図２０に示すように、ゲート電極Ｇを形成した半導体基板１Ｓ上にレジスト膜ＦＲ２を塗布し、塗布したレジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。レジスト膜ＦＲ２のパターニングは、ゲート電極Ｇに隣接するソース形成領域およびゲート電極Ｇの一部上を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入を実施する。
【０１０１】
具体的には、まず、図２０に示すように、チャネル領域ＣＨの幅がゲート電極Ｇの厚さよりも短くなるようなエネルギーで、例えば、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓの斜め方向から注入する。これにより、レジスト膜ＦＲ２をマスクにして、チャネル領域ＣＨを形成することができる。具体的に、ゲート電極Ｇの厚さ以下の幅を有するチャネル領域ＣＨは、ゲート電極Ｇを透過しない値にボロン（Ｂ）の注入エネルギーを設定することにより実現することができる。そして、図２１に示すように、同じレジスト膜ＦＲ２をマスクにして、例えば、砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓの垂直方向から注入する。これにより、ゲート電極Ｇに整合し、かつ、チャネル領域ＣＨよりも浅いソース領域ＳＲを形成することができる。
【０１０２】
これにより、ソース領域ＳＲとチャネル領域ＣＨは、同じゲート電極Ｇをマスクにして形成されるため、ソース領域ＳＲとチャネル領域ＣＨとの間の相対的な位置ずれをなくすことができる。このことから、ソース領域ＳＲとチャネル領域ＣＨに導入される不純物のドーズ量を調整することにより、設計仕様のしきい値電圧を安定的に実現することができる。
【０１０３】
その後、図２２に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ３を塗布し、塗布したレジスト膜ＦＲ３に対して露光・現像処理を実施することにより、レジスト膜ＦＲ３をパターニングする。レジスト膜ＦＲ３のパターニングは、ボディコンタクト領域ＢＣを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜ＦＲ３をマスクにしたイオン注入により、半導体基板１Ｓの表面にソース領域ＳＲに隣接したボディコンタクト領域ＢＣを形成する。このボディコンタクト領域ＢＣは、例えば、半導体基板１Ｓにボロン（Ｂ）などのｐ型不純物を導入することにより形成することができる。
【０１０４】
そして、図２３に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ４を塗布し、塗布したレジスト膜ＦＲ４に対して露光・現像処理を実施することにより、レジスト膜ＦＲ４をパターニングする。レジスト膜ＦＲ４のパターニングは、ドレイン領域ＤＲを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜ＦＲ４をマスクにしたイオン注入により、半導体基板１Ｓの表面にドレイン領域ＤＲを形成する。このドレイン領域ＤＲは、例えば、半導体基板１Ｓにリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより形成することができる。
【０１０５】
その後、前記実施の形態１と同様に、配線構造を形成することにより、本実施の形態２における半導体装置を製造することができる。この本実施の形態２における半導体装置においても、前記実施の形態１における半導体装置と同様の効果を得ることができる。
【０１０６】
（実施の形態３）
本実施の形態３では、前記実施の形態１および前記実施の形態２で説明した中高耐圧ＭＯＳＦＥＴの適用例について説明する。図２４は、本発明の中高耐圧ＭＯＳＦＥＴをデジタル回路とアナログ回路とを混載した集積回路の出力段回路に適用する例を示す図である。図２４において、出力段回路ＯＣは、電源電位ＶＨと基準電位ＧＮＤとの間に、本発明のｐチャネル型ＭＯＳＦＥＴＱＨとｎチャネル型ＭＯＳＦＥＴＱＬとを直列接続した構成をしている。このとき、ｐチャネル型ＭＯＳＦＥＴＱＨが電源電位ＶＨ側に接続され、ｎチャネル型ＭＯＳＦＥＴＱＬが基準電位ＧＮＤ側に接続される。そして、ｐチャネル型ＭＯＳＦＥＴＱＨとｎチャネル型ＭＯＳＦＥＴＱＬとの間の接続ノード（接続点）を出力端子ＨＶＯとしている。このように構成されているｐチャネル型ＭＯＳＦＥＴＱＨとｎチャネル型ＭＯＳＦＥＴＱＬにおいては、それぞれのゲート電極が出力段制御回路ＣＵと電気的に接続されており、この出力段制御回路ＣＵによる制御によって、ｐチャネル型ＭＯＳＦＥＴＱＨとｎチャネル型ＭＯＳＦＥＴＱＬのスイッチングが制御される。
【０１０７】
具体的には、例えば、ｐチャネル型ＭＯＳＦＥＴＱＨをオン状態、ｎチャネル型ＭＯＳＦＥＴＱＬをオフ状態にすると、出力端子ＨＶＯは電源電位ＶＨと同電位となる。一方、ｐチャネル型ＭＯＳＦＥＴＱＨをオフ状態、ｎチャネル型ＭＯＳＦＥＴＱＬをオン状態にすると、出力端子ＨＶＯは基準電位ＧＮＤと同電位となる。さらに、ｐチャネル型ＭＯＳＦＥＴＱＨとｎチャネル型ＭＯＳＦＥＴＱＬとを共にオフ状態にする場合、出力端子ＨＶＯはハイインピーダンス状態となる。このように、出力段制御回路ＣＵによって、ｐチャネル型ＭＯＳＦＥＴＱＨとｎチャネル型ＭＯＳＦＥＴＱＬのスイッチング動作を制御することにより、出力端子ＨＶＯからの出力電圧を制御することができる。
【０１０８】
図２５は、図２４に示す出力段回路ＯＣを多チャンネル化した場合の構成を示す図である。具体的に、図２５では、チャンネル数をｎ個にした回路が示されている。このように多チャンネル化した出力段回路ＯＣ（１）〜ＯＣ（ｎ）では、複数の出力端子ＨＶＯ（１）〜ＨＶＯ（ｎ）を備えている。この多チャンネル化した出力段回路ＯＣ（１）〜ＯＣ（ｎ）は、多チャンネル化が進む程、１チャンネル当たりの出力電流密度が小さい程、電源電位ＶＨが高くなる程、集積回路に占めるｐチャネル型ＭＯＳＦＥＴＱＨとｎチャネル型ＭＯＳＦＥＴＱＬの素子面積が大きくなってしまう。
【０１０９】
しかし、本発明では、前記実施の形態１で説明したように、単体の中高耐圧ＭＯＳＦＥＴ（ｐチャネル型ＭＯＳＦＥＴＱＨとｎチャネル型ＭＯＳＦＥＴＱＬ）当たりの出力電流密度を向上させることができるので、トータルで同じ出力電流を確保するための多チャンネル化を最小限にすることができる。このことは、本発明によれば、出力段回路ＯＣのサイズを小さくすることができることを意味し、これにより、本発明によれば、集積回路のコスト削減を図ることができる。
【０１１０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１１】
前記実施の形態１〜３では、本発明の技術的思想を中高耐圧ＭＯＳＦＥＴに適用する例について説明したが、これに限らず、本発明の技術的思想は、例えば、ＩＧＢＴ（Isolated Gate Bipolar Transistor）にも適用することができる。つまり、図１に示すｎ型半導体領域であるドレイン領域ＤＲをｐ型半導体領域に置き換えるとＩＧＢＴとなる。このＩＧＢＴにおいても、しきい値電圧の安定化およびオン抵抗（チャネル抵抗）の低減に関して、中高耐圧ＭＯＳＦＥＴと同様の課題があるため、ＩＧＢＴに本発明の技術的思想を適用することは非常に有用である。なお、本明細書では、ＩＧＢＴも電界効果トランジスタの一種として、電界効果トランジスタの概念に含まれるものとしている。
【０１１２】
また、前記実施の形態１〜２では、ｎチャネル型ＭＯＳＦＥＴについて説明したが、これに限らず、本発明の技術的思想は、ｐチャネル型ＭＯＳＦＥＴにも適用することができる。具体的には、ｎチャネル型ＭＯＳＦＥＴのｎ型半導体領域をｐ型半導体領域に置き換え、かつ、ｎチャネル型ＭＯＳＦＥＴのｐ型半導体領域をｎ型半導体領域に置き換えることにより対応することができる。
【０１１３】
さらに、本発明の技術的思想は、ソース領域とチャネル領域に関するものであることから、その適用にあたっては、ドレイン領域の配置に依存せずに幅広い構造に適用可能である。つまり、前記実施の形態１〜２では、ソース領域とドレイン領域が半導体基板の同じ表面側に形成されている、いわゆる横型ＭＯＳＦＥＴ（プレーナ型ＭＯＳＦＥＴ）について説明しているが、例えば、ドレイン領域がソース領域の形成されている表面と反対側の裏面に形成されている、いわゆる縦型ＭＯＳＦＥＴにも本発明の技術的思想を適用することができる。
【産業上の利用可能性】
【０１１４】
本発明は、半導体装置を製造及び活用する製造業に幅広く利用することができる。
【符号の説明】
【０１１５】
１Ｓ  半導体基板
ＢＣ  ボディコンタクト領域
ＢＤ  ボディ領域
ＣＨ  チャネル領域
ＣＮＴ  コンタクトホール
ＣＵ  出力段制御回路
ＤＲ  ドレイン領域
ＦＲ１  レジスト膜
ＦＲ２  レジスト膜
ＦＲ３  レジスト膜
ＦＲ４  レジスト膜
Ｇ  ゲート電極
ＧＮＤ  基準電位
ＧＯＸ  ゲート絶縁膜
ＨＶＯ  出力端子
ＨＶＯ（１）〜ＨＶＯ（ｎ）  出力端子
ＩＬ  層間絶縁膜
Ｌ１  配線
ＮＲ１  ｎ型半導体領域
ＯＣ  出力段回路
ＯＣ（１）〜ＯＣ（ｎ）  出力段回路
ＯＸＲ１  酸化膜領域
ＯＸＲ２  酸化膜領域
ＰＬＧ  プラグ
ＰＲ１  ｐ型半導体領域
ＰＲ２  ｐ型半導体領域
ＱＨ  ｐチャネル型ＭＯＳＦＥＴ
ＱＬ  ｎチャネル型ＭＯＳＦＥＴ
ＳＲ  ソース領域
ＶＨ  電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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