(57)【要約】【課題】オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴを提供する。【解決手段】エミッタ側にｎ型バリア層１５を形成することで、ホールのバリアとして機能させ、コレクタ側から注入されたホールがエミッタ側のチャネルｐウェル層６に流れ出てホール濃度が低下することを防止する。これにより、エミッタ近傍のｎ-型ドリフト層２内のキャリア濃度を上げることが可能となり、オン電圧の低減が可能となる。また、コレクタ側において、コレクタ電極１２のうちｐ+型層４ａと接触している部分をオーミック接触、ｐ型層４ｂと接触している部分をショットキー接触とする。このショットキー接触とされた部分において、コレクタ側からのホールの注入が抑制され、蓄積キャリアを低減して、寄生バイポーラトランジスタがオンし難くなるようにできる。よって、低オン電圧を維持しながらスイッチング耐圧を確保することが可能となる。【選択図】図１
2013069853.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（２）を有する半導体基板（１、３０、４０）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、一方向を長手方向として形成された第２導電型のコレクタ領域（４）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、前記コレクタ領域（４）を挟んだ両側に配置された直線部分を有する第２導電型のチャネル層（６）と、
前記チャネル層（６）内における該チャネル層（６）の表層部において、該チャネル層（６）の終端部よりも内側で終端するように形成され、前記コレクタ領域（４）の長手方向と同方向を長手方向とする直線部分を有する第１導電型のエミッタ領域（７）と、
前記チャネル層（６）の表面のうち、前記エミッタ領域（７）と前記ドリフト層（２）との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜（１０）の表面に形成されたゲート電極（１１）と、
前記コレクタ領域（４）と電気的に接続されたコレクタ電極（１２）と、
前記エミッタ領域（７）および前記チャネル層（６）と電気的に接続されたエミッタ電極（１３）と、を有したセルが複数個並べられることで構成されていると共に、隣り合うセル同士の前記エミッタ領域（７）および前記チャネル層（６）が並んで配置され、かつ、該隣り合うセル同士の前記チャネル層（６）が所定間隔離間させられた横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置であって、
前記コレクタ領域（４）を挟んだ両側において前記チャネル層（６）よりも深い位置まで形成され、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型のバリア層（１５）を備え、
前記バリア層（１５）のうちの前記コレクタ領域（４）側の終端部が前記チャネル層（６）よりも前記コレクタ領域（４）側で終端していると共に、該バリア層（１５）のうちの前記コレクタ領域（４）と反対側の終端部が前記チャネル層（６）のうち前記コレクタ領域（４）と反対側の終端部よりも前記コレクタ領域（４）から離れる側で終端させられており、
かつ、前記コレクタ領域（４）は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域（４ａ）と、該高不純物濃度領域（４ａ）よりも不純物濃度が低くされた低不純物濃度領域（４ｂ）を有しており、
前記コレクタ電極（１２）は、前記コレクタ領域（４）のうち前記高不純物濃度領域（４ａ）とはオーミック接触させられており、前記低不純物濃度領域（４ｂ）とはショットキー接触させられていることを特徴とする横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項２】
前記バリア層（１５）は、前記エミッタ領域（７）の長手方向と同方向を長手方向とする直線部分を有していることを特徴とする請求項１に記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項３】
前記バリア層（１５）は、前記コレクタ領域（４）の先端部を囲むコーナー部分を有していることを特徴とする請求項２に記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項４】
前記半導体基板は、絶縁膜（１ｂ、４１）を有し、この絶縁膜（１ｂ、４１）の上に前記ドリフト層（２）が形成された基板（１、４０）であり、前記ドリフト層（２）のうち前記絶縁膜（１ｂ、４１）との界面に前記ドリフト層（２）よりも高不純物濃度とされた第１導電型層（１６）が形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項５】
前記バリア層（１５）のうち前記チャネル層（６）における前記チャネル領域に隣接する部分よりも該チャネル領域から離間する位置の方が第１導電型不純物濃度が低くされていることを特徴とする請求項１ないし４のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項６】
前記バリア層（１５）内において、前記エミッタ領域（７）を挟んで前記チャネル領域と反対側の位置から前記チャネル層（６）よりも深く、かつ、前記バリア層（１５）よりも浅い第２導電型のボディ層（９）が備えられており、該ボディ層（９）が形成されることにより、前記バリア層（１５）のうち前記チャネル層（６）における前記チャネル領域に隣接する部分よりも該チャネル領域から離間する位置の方が第１導電型不純物濃度が低くされていることを特徴とする請求項５に記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項７】
前記横型の絶縁ゲート型バイポーラトランジスタのセルを囲むトレンチ分離構造（１７）と、
前記バリア層（１５）よりも深く、前記トレンチ分離構造（１７）に接して形成された第２導電型のディープ層（１８）とが備えられ、
前記ディープ層（１８）を通じて前記エミッタ電極（１３）へのキャリアの抜き取りが行われることを特徴とする請求項１ないし６のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項８】
前記ディープ層（１８）の表層部にはコンタクト領域（１８ａ）が形成されており、該コンタクト領域（１８ａ）を通じて前記ディープ層（１８）が前記エミッタ電極（１３）に電気的に接続され、該コンタクト領域（１８ａ）を通じて前記エミッタ電極（１３）へのキャリアの抜き取りが行われることを特徴とする請求項７に記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型の絶縁ゲート型バイポーラトランジスタ（以下、横型ＩＧＢＴという）を備えた半導体装置に関するものであり、特に、ＳＯＩ（Silicon on insulator）基板を用いた横型ＩＧＢＴに適用すると好適である。
【背景技術】
【０００２】
従来、特許文献１において、オン電圧低減のために、チャネル数を増やした横型ＩＧＢＴが開示されている。また、この特許文献１には、横型ＩＧＢＴで問題になるラッチアップ耐量の向上についても開示されており、寄生サイリスタの動作防止がラッチアップ耐量の向上に重要であることが示されている。このようにラッチアップ耐量の向上に寄生サイリスタの動作防止が重要になるのは、縦型ＩＧＢＴに比べて横型ＩＧＢＴの方がシリコン内の電流密度が桁違いに大きくなるためである。すなわち、縦型ＩＧＢＴでは、電流が基板法線方向に流れるため、電流が流れる断面積が広く、電流密度がそれ程高くならないが、横型ＩＧＢＴでは、電流が基板水平方向に流れるため、電流が流れる断面積が基板厚みに応じた広さとなり、電流密度が高くなるのである。
【０００３】
一方、縦型ＩＧＢＴにおいては、特許文献２で開示されているように、エミッタ領域の周囲に高濃度の不純物領域を形成することで、シリコン層の低抵抗化を実現している。また、特許文献３においても同様な技術が開示されており、ここでは横型ＩＧＢＴに適用した場合の一例が示されている。さらに、特許文献４では、横型ＩＧＢＴに上記技術を適用した場合の、異なる構造が開示されている。すなわち、特許文献４では、横型ＩＧＢＴの特殊性に焦点を当てた技術を開示しており、ゲート電極の制御方法を工夫することにより、破壊耐量の一つである短絡耐量を向上させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３５２２９８３号公報
【特許文献２】特許第３３９５５２０号公報
【特許文献３】特開平１０−１７８１７４号公報
【特許文献４】特開２００８−２７０３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の如く、横型ＩＧＢＴは縦型ＩＧＢＴと比較して、動作時の電流密度が桁違いに大きくなり、これにより、破壊耐量を確保することが困難になる。また、この電流密度が高いことに起因して、オン耐圧及び過渡的な耐圧が低下し、これによりスイッチング速度の低下、さらには素子破壊が起こる。より詳しくは、縦型ＩＧＢＴに比べて、横型ＩＧＢＴはシリコン内の電流密度が桁違いに大きくなるため、スイッチング時に局所的なダイナミックアバランシェが発生し易くなる。このため、オン電圧低減とスイッチングのターンオフ時間の延長やオン耐圧および過渡的な耐圧との間にはトレードオフの関係が存在している。しかし、これらが出来る限り両立する関係となるようにすることが望まれる。
【０００６】
横型ＩＧＢＴのオン電圧を低下させるための基本的な考え方は、エミッタ近傍のｎ-型ドリフト層内のキャリア濃度を上げることであり、そのために、ホールがチャネルｐウェル層に流れ出ることを抑制し、キャリア蓄積を促進することが必要である。すなわち、エミッタ近傍のｎ-型ドリフト層内のキャリア濃度が低くなり、オン電圧が高くなるめ、エミッタ近傍のｎ-型ドリフト層内のキャリア濃度を上げることが重要となる。そして、その方法として、（１）チャネルｐウェル層を狭くすることでホールが引き抜かれる範囲を狭めること、（２）チャネルｐウェル層とｎ-型ドリフト層との間にｎ型ホールバリア層を配置することでホールの引抜きを抑制することが考えられる。
【０００７】
ところが、上述した特許文献２では、横型ＩＧＢＴにも、エミッタ領域の周囲に高濃度の不純物濃度を形成することが適用可能であると記載しているが、横型ＩＧＢＴへの具体的な適用構造については提案されていない。これは、上述した（２）の方法に該当するが、ＤＣ特性についてしか説明されておらず、横型ＩＧＢＴに対してどのように適用するかが不明である。また、上述した特許文献２、３は、縦型ＩＧＢＴを基本としており、横型ＩＧＢＴに特有の電流密度が縦型に比べて桁違いに高くなるということに対する対策を施しているものではない。
【０００８】
さらに、特許文献４では、ゲート電極の制御方法を工夫しているだけであり、オン電圧増加のデメリットとのトレードオフを解消することはできていない。
【０００９】
本発明は上記点に鑑みなされ、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、横型ＩＧＢＴのセルが複数個並べられることで構成されていると共に、隣り合うセル同士のエミッタ領域（７）およびチャネル層（６）が並んで配置され、かつ、該隣り合うセル同士のチャネル層（６）が所定間隔離間させられた半導体装置であって、コレクタ領域（４）を挟んだ両側においてチャネル層（６）よりも深い位置まで形成され、ドリフト層（２）よりも高不純物濃度とされた第１導電型のバリア層（１５）を備え、バリア層（１５）のうちのコレクタ領域（４）側の終端部がチャネル層（６）よりもコレクタ領域（４）側で終端していると共に、該バリア層（１５）のうちのコレクタ領域（４）と反対側の終端部がチャネル層（６）のうちコレクタ領域（４）と反対側の終端部よりもコレクタ領域（４）から離れる側で終端させられており、かつ、コレクタ領域（４）は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域（４ａ）と、該高不純物濃度領域（４ａ）よりも不純物濃度が低くされた低不純物濃度領域（４ｂ）を有しており、コレクタ電極（１２）は、コレクタ領域（４）のうち高不純物濃度領域（４ａ）とはオーミック接触させられており、低不純物濃度領域（４ｂ）とはショットキー接触させられていることを特徴としている。
【００１１】
このように、エミッタ側にバリア層（１５）を形成している。このバリア層（１５）は、ホールのバリアとして働き、コレクタ側から注入されたホールがエミッタ側のチャネル層（６）に流れ出てホール濃度が低下することを防止する。これにより、エミッタ近傍のドリフト層（２）内の電子濃度も高くすることができ（電荷中性条件よりホール濃度と電子濃度はほぼ等しい）、このようにキャリア濃度を上げることが可能となり、オン電圧を低減することが可能となる。
【００１２】
ただし、バリア層（１５）を備えると、オン時にエミッタ付近のホール濃度が増加し、ターンオフ時には、このホールがエミッタに流れ込むため、寄生バイポーラトランジスタがオンし易くなり、スイッチング時の耐量が低下する。しかしながら、コレクタ側において、コレクタ電極（１２）のうち高不純物濃度領域（４ａ）と接触している部分がオーミック接触、低不純物濃度領域（４ｂ）と接触している部分がショットキー接触となるようにすることで、ショットキー接触させた領域を備えるようにしている。このため、このショットキー接触とされた部分において、コレクタ側からのキャリアの注入が抑制され、蓄積キャリアを低減して、寄生バイポーラトランジスタがオンし難くなるようにできる。このように、バリア層（１５）を備えるのに加えて、コレクタ電極（１２）にショットキー接触部分を設けることで、低オン電圧を維持しながらスイッチング耐圧を確保することが可能となる。
【００１３】
具体的には、請求項２に記載の発明のように、バリア層（１５）は、少なくともエミッタ領域（７）の長手方向と同方向を長手方向とする直線部分を有した構造であれば良いが、請求項３に記載したように、バリア層（１５）がコレクタ領域（４）の先端部を囲むコーナー部分を有した構造とされていても良い。
【００１４】
請求項４に記載の発明では、半導体基板は、絶縁膜（１ｂ、４１）を有し、この絶縁膜（１ｂ、４１）の上にドリフト層（２）が形成された基板（１、４０）であり、ドリフト層（２）のうち絶縁膜（１ｂ、４１）との界面にドリフト層（２）よりも高不純物濃度とされた第１導電型層（１６）が形成されていることを特徴としている。
【００１５】
このように、第１導電型層（１６）を備えることにより、スイッチング耐圧を向上することが可能となる。すなわち、バリア層（１５）を備えると、バリア層（１５）を備えた部分の第１導電型不純物濃度が上がるため、ターンオフ時にインパクトイオン化が起こり易くなる。このとき、第１導電型層（１６）を備えた構造にすると、全体としてはアバランシェブレークダウンが起き難くなり、スイッチング耐圧を向上することが可能になる。
【００１６】
請求項５に記載の発明では、バリア層（１５）のうちチャネル層（６）におけるチャネル領域に隣接する部分よりも該チャネル領域から離間する位置の方が第１導電型不純物濃度が低くされていることを特徴としている。
【００１７】
このような構成とすれば、キャリアをオン電圧低減に重要なチャネル領域の近傍に貯められるようにでき、それ以外の領域では優先的に抜き取れるようにできる。これにより、スイッチング耐量の向上と低オン電圧の両立を図ることが可能になる。
【００１８】
例えば、請求項６に記載の発明のように、バリア層（１５）内において、エミッタ領域（７）を挟んでチャネル領域と反対側の位置からチャネル層（６）よりも深く、かつ、バリア層（１５）よりも浅い第２導電型のボディ層（９）を備えることにより、バリア層（１５）のうちチャネル層（６）におけるチャネル領域に隣接する部分よりも該チャネル領域から離間する位置の方が第１導電型不純物濃度が低くなるようにすることができる。
【００１９】
請求項７に記載の発明では、横型ＩＧＢＴのセルを囲むトレンチ分離構造（１７）と、バリア層（１５）よりも深く、トレンチ分離構造（１７）に接して形成された第２導電型のディープ層（１８）とが備えられ、ディープ層（１８）を通じてエミッタ電極（１３）へのキャリアの抜き取りが行われることを特徴としている。
【００２０】
このように、トレンチ分離構造（１７）の内側にディープ層（１８）を配置した構造としているため、このディープ層（１８）が配置された場所ではバリア層（１５）が補償されて第２導電型になることから、トレンチ分離構造（１７）の近傍においてバリア層（１５）が存在しない領域を構成できる。したがって、ディープ層（１８）を通じる経路でキャリアを抜き取ることが可能となる。
【００２１】
請求項８に記載の発明では、ディープ層（１８）の表層部にはコンタクト領域（１８ａ）が形成されており、該コンタクト領域（１８ａ）を通じてディープ層（１８）がエミッタ電極（１３）に電気的に接続され、該コンタクト領域（１８ａ）を通じてエミッタ電極（１３）へのキャリアの抜き取りが行われることを特徴としている。
【００２２】
このように、ディープ層（１８）がエミッタ電極（１３）に電気的に接続される構造にすれば、ディープ層（１８）からエミッタ電極（１３）へのキャリアの抜き取り効果をより促進することが可能となる。
【００２３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。
【図２】図１に示す横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図３】図１に示す横型ＩＧＢＴの動作中の様子を示した断面図である。
【図４】ＩＧＢＴやＤｉｏｄｅが適用されたスイッチング回路の一例を示した回路図である。
【図５】図４に示すスイッチング回路の動作を表したタイミングチャートである。
【図６】第１実施形態に示す横型ＩＧＢＴの動作を表した断面図である。
【図７】ショットキー構造とオーミック構造を組み合わせた横型Ｄｉｏｄｅの断面図である。
【図８】オン電圧Ｖｏｎとスイッチング耐圧との関係を示した図である。
【図９】オン電圧Ｖｏｎとフォール時間ｔｆとの関係を示した図である。
【図１０】フォール時間ｔｆとスイッチング耐圧との関係を示した図である。
【図１１】（ａ）はコレクタ構造における不純物濃度分布を示した図であり、（ｂ）はコレクタ構造の断面図である。
【図１２】本発明の第２実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。
【図１３】（ａ）、（ｂ）は、それぞれ、ｎ型層１６を備えた場合と備えていない場合、それぞれの場合における埋込酸化膜１ｂとの界面での活性層１ｃ側のｎ型不純物濃度と静耐圧もしくはスイッチング耐圧との関係を示したグラフである。
【図１４】本発明の第３実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図１５】（ａ）〜（ｃ）は、それぞれ、図１４に示すＡ−Ｂ−Ｃ−Ｄ線上、Ａ−Ｂ−Ｃ−Ｅ線上、Ａ−Ｂ−Ｆ線上での断面図である。
【図１６】本発明の第４実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図１７】本発明の第５実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面図であり、図１４に示すＡ−Ｂ−Ｃ−Ｅ線上での断面図である。
【図１８】本発明の第６実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。
【図１９】本発明の第７実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。
【図２０】本発明の第８実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。
【図２１】本発明の第９実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。
【図２２】他の実施形態で説明するｎチャネルの横型ＩＧＢＴの断面構成を示した図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２６】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。また、図２は、図１に示す横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。図１は、図２におけるＡ−Ａ’線上の断面構成を示した図に相当している。以下、これらの図を参照して、本実施形態にかかる横型ＩＧＢＴの構造について説明する。
【００２７】
図１に示すように、本実施形態では、ＳＯＩ基板１を用いて横型ＩＧＢＴを形成している。ＳＯＩ基板１は、シリコンなどによって構成された支持基板１ａ上に、絶縁膜としての埋込酸化膜（Ｂｏｘ）１ｂを介してシリコンからなる活性層１ｃを形成することにより構成されている。本実施形態では、活性層１ｃがｎ-型ドリフト層２として機能しており、このｎ-型ドリフト層２の表層部に、横型ＩＧＢＴを構成する各部が形成されている。
【００２８】
ＳＯＩ基板１における埋込酸化膜１ｂの厚みや活性層１ｃ（ｎ-型ドリフト層２）の厚さおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜１ｂの厚みは４μｍ以上であることが望ましく、特に、耐圧が安定して６００Ｖ以上確保できるようにするためには厚みを５μｍ以上にするのが好ましい。また、活性層１ｃについては、耐圧が安定して６００Ｖ以上確保できるようにするためには、厚さ１５μｍ以下のときにはｎ型不純物濃度が０．８×１０14〜１．２×１０15ｃｍ-3、厚さ２０μｍのときにはｎ型不純物濃度が０．８×１０14〜８×１０14ｃｍ-3とすると好ましい。
【００２９】
ｎ-型ドリフト層２の表面には、ＬＯＣＯＳ酸化膜３が形成されており、ＬＯＣＯＳ酸化膜３によって横型ＩＧＢＴを構成する各部が分離されている。そして、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、一方向を長手方向とする比較的高不純物濃度とされたｐ+型層４ａとそれよりも比較的低不純物濃度とされたｐ型層４ｂを有するコレクタ領域４が形成されている。本実施形態では、ｐ型層４ｂの表層部にｐ+型層４ａを配置した構造、具体的にはｐ+型層４ａを中心としてｐ型層４ｂがｐ+型層４ａの周囲を囲んだ構造とされている。このコレクタ領域４の周囲を囲むように、ｎ-型ドリフト層２よりも高不純物濃度とされたｎ型バッファ層５が形成されている。
【００３０】
また、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、コレクタ領域４を中心としてチャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９が形成されている。
【００３１】
チャネルｐウェル層６は、表面にチャネル領域を形成するための部分であり、例えば厚みが２μｍ以下、幅が６μｍ程度とされている。このチャネルｐウェル層６は、図２に示すように、コレクタ領域４（および後述するコレクタ電極１２）を中心として、コレクタ領域４の周囲を１周囲むように同心状に配置されている。
【００３２】
また、ｎ+型エミッタ領域７は、チャネルｐウェル層６の表層部において、チャネルｐウェル層６の終端位置よりも内側で終端するように形成されており、コレクタ領域４の長手方向と同方向を長手方向として形成されている。このｎ+型エミッタ領域７は、図２に示したようにコレクタ領域４のコーナー部、つまり一方向を長手方向としたコレクタ領域４の両端には形成されておらず、コレクタ領域４と平行に配置された直線状のレイアウトとされている。本実施形態では、ｎ+型エミッタ領域７がｐ型コンタクト層８およびｐ型ボディ層９を挟んだ両側に一本ずつ配置してある。
【００３３】
ｐ+型コンタクト層８は、チャネルｐウェル層６をエミッタ電位に固定するためのものであり、チャネルｐウェル層６よりも高不純物濃度とされている。このｐ+型コンタクト層８も、図２に示すようにコレクタ領域４（および後述するコレクタ電極１２）を中心として、コレクタ領域４の周囲を１周囲むように同心状に配置されている。
【００３４】
ｐ型ボディ層９は、ｎ+型エミッタ領域７を挟んでチャネル領域が形成される位置と反対側において、チャネルｐウェル層６よりも深い位置まで形成され、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このｐ型ボディ層９も、コレクタ領域４（および後述するコレクタ電極１２）を中心として、コレクタ領域４の周囲を１周囲むように同心状に配置されている。このｐ型ボディ層９により、ｎ+型エミッタ領域７とチャネルｐウェル層６およびｎ-型ドリフト層２にて構成される寄生ｎｐｎトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。
【００３５】
そして、図２に示されるように、これらチャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９は、各セル毎に、コレクタ領域４（および後述するコレクタ電極１２）を挟んだ両側に配置されている。このため、隣り合うセル間では、図１に示したように、チャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９の組が２組並んだ状態となっている。
【００３６】
また、チャネルｐウェル層６の表面には、ゲート絶縁膜１０を介してドープトＰｏｌｙ−Ｓｉなどで構成されたゲート電極１１が配置されている。このゲート電極１１に対してゲート電圧を印加することで、チャネルｐウェル層６の表面部にチャネル領域が形成されるようになっている。
【００３７】
また、コレクタ領域４の表面には、コレクタ領域４に対して電気的に接続されたコレクタ電極１２が形成されている。コレクタ電極１２は、コレクタ領域４における高不純物濃度とされたｐ+型層４ａとそれよりも低不純物濃度とされたｐ型層４ｂの両方に電気的に接続されている。そして、コレクタ電極１２のうちｐ+型層４ａと接触している部分がオーミック接触、ｐ型層４ｂと接触している部分がショットキー接触となるようにしている。本実施形態では、ｐ+型層４ａを中心としてｐ型層４ｂがｐ+型層４ａの周囲を囲んでいる構造とされていることから、ショットキー接触させられたｐ型層４ｂがｐ+型層４ａよりもエミッタ側に配置された構造となっている。
【００３８】
また、ｎ+型エミッタ領域７およびｐ+型コンタクト層８の表面には、これらｎ+型エミッタ領域７およびｐ+型コンタクト層８に対して電気的に接続されたエミッタ電極１３が形成されている。図１に示す断面では、隣り合う２つのコレクタそれぞれに対応して、ｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９が１組ずつ備えられた構造とされていることから、エミッタ電極１３も２つ並んで形成されており、隣り合うセル間においてエミッタ電極１３同士が電気的に接続されている。
【００３９】
さらに、コレクタ−ゲート間に形成されたＬＯＣＯＳ酸化膜３の表面には、ドープトＰｏｌｙ−Ｓｉが延設されて構成された抵抗層１４が形成されており、コレクタ−ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、抵抗層１４は、図２に示すように、コレクタ電極１２を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極１２に電気的に接続されていると共に、他端がゲート電極１１に接続されている。このため、抵抗層１４は、コレクタ電極１２に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。したがって、抵抗層１４の電位がコレクタ電極１２からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜３を介して抵抗層１４の下方に位置しているｎ-型ドリフト層２中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時（ターンオフ時）のスイッチング時間増加を抑制することが可能となる。
【００４０】
そして、このように構成された横型ＩＧＢＴにおいて、本実施形態では、チャネルｐウェル層６よりも深い位置まで形成されたｎ型バリア層１５を備えた構造としている。このｎ型バリア層１５は、１組のｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９を囲むようにｐ型ボディ層９よりも深い位置まで形成され、コレクタ領域４を中心とした同心状に配置されたレイアウトとされている。すなわち、ｎ型バリア層１５は、当該ｎ型バリア層１５のうちコレクタ側（内周側）の終端部がチャネルｐウェル層６のうちコレクタ側（内周側）の終端部よりもコレクタ側に位置しており、かつ、ｎ型バリア層１５のうちコレクタとは反対側（外周側）の終端部がチャネルｐウェル層６のうちコレクタと反対側（外周側）の終端部よりもコレクタから離れる側に位置している。また、ｎ型バリア層１５は、ｐ型ボディ層９よりも深い位置まで形成された構造とされている。
【００４１】
以上のような構造により、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置が構成されている。このように構成される半導体装置に備えられた横型ＩＧＢＴでは、ゲート電極１１に対して所望のゲート電圧を印加すると、ｎ+型エミッタ領域７とｎ型バリア層１５の間に挟まれたゲート電極１１の下方に位置するチャネルｐウェル層６の表層部にチャネル領域が形成され、エミッタ電極１３およびｎ+型エミッタ領域７からチャネル領域を通じてｎ-型ドリフト層２内に電子が流れ込む。これに伴って、コレクタ電極１２およびコレクタ領域４を通じてｎ-型ドリフト層２内にホールが流れ込み、ｎ-型ドリフト層２内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというＩＧＢＴ動作を行う。
【００４２】
このような横型ＩＧＢＴにおいて、本実施形態では、エミッタ側にｎ型バリア層１５を形成している。このｎ型バリア層１５は、ホールのバリアとして働き、コレクタ側から注入されたホールがエミッタ側のチャネルｐウェル層６に流れ出てホール濃度が低下することを防止する。これにより、エミッタ近傍のｎ-型ドリフト層２内のキャリア濃度を上げることが可能となり、オン電圧を低減することが可能となる。
【００４３】
ただし、ｎ型バリア層１５を備えると、オン時にエミッタ付近のホール濃度が増加し、ターンオフ時には、このホールがエミッタに流れ込むため、寄生バイポーラトランジスタがオンし易くなり、スイッチング時の耐量が低下する。しかしながら、本実施形態の場合、コレクタ側において、コレクタ電極１２のうちｐ+型層４ａと接触している部分がオーミック接触、ｐ型層４ｂと接触している部分がショットキー接触となるようにすることで、ショットキー接触させた領域を備えるようにしている。このため、このショットキー接触とされた部分において、コレクタ側からのホールの注入が抑制され、蓄積キャリアを低減して、寄生バイポーラトランジスタがオンし難くなるようにできる。このように、ｎ型バリア層１５を備えるのに加えて、コレクタ電極１２にショットキー接触部分を設けることで、低オン電圧を維持しながらスイッチング耐圧を確保することが可能となる。
【００４４】
また、ショットキー接触とオーミック接触の両方を有したコレクタ構造としていることから、ターンオフ時間を短くすることも可能となる。このような効果が得られる理由について、本実施形態のように構成された横型ＩＧＢＴがオン状態からオフ状態へ遷移する時のターンオフ過程の動作メカニズムを参照に説明する。
【００４５】
図３は、本実施形態にかかる横型ＩＧＢＴの動作中の様子を示した断面図である。この図では、横型ＩＧＢＴをスイッチング素子として、例えば電源２０から負荷２１の電流供給のスイッチングを行う回路を想定し、負荷２１のローサイド側に横型ＩＧＢＴのコレクタを接続すると共に、エミッタをＧＮＤに接続した回路構成としている。このような回路構成とした場合において、本実施形態にかかる横型ＩＧＢＴは、次の（i）〜（iV）に示す動作を行う。
【００４６】
（i）まず、初期状態として、閾値電圧を超える電圧がゲート電極１１に印加され、ゲート電極１１の下にチャネルが形成されて、電子がｎ+型エミッタ領域７からｎ-型ドリフト層２に流入し、コレクタ領域４に達してｐ＋／ｐ／ｎ接合のｐ+型領域４ａに注入されて、これを順バイアスする（図３中において、電子の流入経路は（１）で示した点線矢印に沿って流れる）。
【００４７】
この電子の注入に対して、ｐ+型領域４ａからｎ型バッファ層５に対して（２）に示す矢印のようにホールが逆注入される。これにより、（３）に示す点線領域で囲んだように、ｎ-型ドリフト層２を導電率変調による高キャリア濃度状態とすることができる。この結果、コレクタ−エミッタ間に大電流が流れる。
【００４８】
（ii）次に、ゲート電圧がステップ的に低下すると、チャネルが消滅して、（１）の点線矢印で示した電子の流入が止まり、コレクタ領域４のｐ＋／ｐ／ｎ接合における電子の注入と、（２）で示したホールの逆注入が止まる。
【００４９】
（iii）ｎ-型ドリフト層２に大量に蓄積したキャリア（電子とホール）のうち、電子はプラス電位のコレクタ領域４に引かれ、ポテンシャル障壁の無いショットキー接触を経由して電子がコレクタに抜き取られる。このとき、ショットキー接触のため、ホールの注入が抑制される。
【００５０】
（iV）ｎ-型ドリフト層２の電子が抜き取られると、電荷中性条件が崩れるため、この領域のホールがマイナス電位のエミッタ領域に引かれ、ｐ+型コンタクト層８を経由してホールがエミッタに排出される。
【００５１】
以上のメカニズムにより、（iii）で述べた様にオン時に蓄積した電子がショットキー接触から効率的に抜き取られるため、本実施形態で説明したショットキー接触とオーミック接触の両方を有したコレクタ構造により、ターンオフ時間を短くすることが可能となる。
【００５２】
一方、横型Ｄｉｏｄｅのアノード構造についても横型ＩＧＢＴと同様に、ホールの注入を抑制することが行われており（例えば、特許第４１５７１８４号公報参照）、大きい低濃度ｐウェルと小さい高濃度ｐ+領域の二重構造を構成し、さらに、アノード電極に対して、低濃度ｐウェルがショットキー接触、高濃度ｐ+領域がオーミック接触となるようにしている。このように、横型Ｄｉｏｄｅでは、部分的にショットキー接触させる技術があるが、以下に述べるように、横型Ｄｉｏｄｅと横型ＩＧＢＴではスイッチング時のキャリアの動きが大きくことなる。上記特許公報にも、横型ＩＧＢＴに対してショットキー接触を適用した構造や方法については明らかにされていない。
【００５３】
図４〜図７を参照して、本実施形態で説明した横型ＩＧＢＴと上記横型Ｄｉｏｄｅの相違について説明する。
【００５４】
図４は、ＩＧＢＴやＤｉｏｄｅが適用されたスイッチング回路の一例を示した回路図である。このスイッチング回路は、ＩＧＢＴとＤｉｏｄｅとしてフリーホイールダイオード（以下、ＦＷＤという）からなるアームを上下２組、２個並べて接続し、ハイサイドとなる上アーム側のＩＧＢＴｈとローサイドとなる下アーム側のＩＧＢＴｌのゲート電圧Ｖｇｈ、Ｖｇｌを制御して連続的にプッシュプル動作させることで、インダクタンス負荷Ｌに電流を供給する構成とされている。図５は、そのときの動作を説明するタイミングチャートである。
【００５５】
図５において、期間Ｔ１では、ハイサイドスイッチを成す上アーム側のＩＧＢＴｈがオンし、コレクタ電流Ｉｃｈを経路（１）に沿って負荷Ｌに流す。一方、期間Ｔ２では、ＩＧＢＴｈがオフし、ローサイドのＦＷＤｌがフリーホイーリング電流としてアノード電流Ｉａｌを経路（２）に沿って負荷Ｌに流す。この結果、負荷Ｌには連続した負荷電流ＩＬが流れる。
【００５６】
ＩＧＢＴｈのコレクタ−エミッタ間電圧ＶｃｅｈとＦＷＤｌのアノード−カソード間電圧Ｖａｋｌは、期間Ｔ１においては、それぞれ約＋２Ｖと約−２００Ｖをとる。一方、期間Ｔ２においては、それぞれ約＋２００Ｖと約＋２Ｖをとる。このように、ＩＧＢＴとＦＷＤのオフ時のバイアス状態は、それぞれコレクタには＋２００Ｖ、アノードには−２００Ｖが印加される。
【００５７】
また、スイッチング回路やインバータ回路に横型ＩＧＢＴと横型Ｄｉｏｄｅを使用する場合、図４および図５で説明したように、それぞれの素子のバイアス条件は、オフ時において、横型ＩＧＢＴのコレクタ−エミッタ間電圧としてプラスの高電圧、横型Ｄｉｏｄｅのアノード−カソード間電圧としてマイナスの高電圧が印加される。このバイアス条件の違いが、デバイス内部の動作の違いにどのように関連するかについて、図６および図７を参照して説明する。
【００５８】
図６は、本実施形態の横型ＩＧＢＴの動作を表した断面図であり、図７は、特許第４１５７１８４号公報に開示された横型Ｄｉｏｄｅを基にして、本実施形態のようなショットキー構造とオーミック構造を組み合わせた横型Ｄｉｏｄｅの断面図である。
【００５９】
図６に示すように、横型ＩＧＢＴでは、オフ時にコレクタに対して＋２００Ｖが印加されている。このとき、ｎ-型ドリフト層２にある少量の電子とホールについては、電子はプラス電位のコレクタに引かれて移動し、ｎ型バッファ層５からｐ型領域４ｂ、ショットキー接触を経由してコレクタ電極１２に排出され、ホールは、マイナス電位のエミッタに引かれ、ｐ型ボディ層９、ｐ+型コンタクト層８を経由してエミッタ電極１３に排出される。このように、コレクタにあるショットキー接触は電子が通過することになる。
【００６０】
一方、図７に示すように、横型Ｄｉｏｄｅでは、オフ時にアノードに対して−２００Ｖが印加されている。このとき、ｎ-型ドリフト層１０１にある少量の電子とホールについては、ホールはマイナス電位のアノードに引かれて移動し、ｐ型ウェル層１０２、ショットキー接触を経由してアノード電極１０３に排出され、電子はプラス電位のカソードに引かれ、ｎ型ウェル層１０４からｎ+型コンタクト層１０５を経由して、カソード電極１０６に排出される。このように、アノードにあるショットキー接触はホールが通過することになる。
【００６１】
以上より、ショットキー構造とオーミック構造を横型ＩＧＢＴや横型Ｄｉｏｄｅに適用した場合、一見、同様の動作メカニズムと効果が得られるように見えるが、詳細分析の結果からも、動作メカニズムは全く異なっていることが分かる。したがって、本実施形態のような横型ＩＧＢＴに対して、ショットキー接触とオーミック接触の両方を有したコレクタ構造を適用することにより、上記した効果を奏することが可能となるのである。
【００６２】
また、従来より行われている横型ＩＧＢＴを高速化する技術として、電子線照射等によるライフタイム制御がある。この技術を本実施形態のようなｎ型バリア層１５を備えた構造の横型ＩＧＢＴに適用すると、図８に示すオン電圧Ｖｏｎとスイッチング耐圧との関係図から判るように、オン電圧Ｖｏｎは低減するが、スイッチング耐圧が低下してしまう。一方、オン電圧Ｖｏｎとフォール時間ｔｆの関係は図９のように表され、フォール時間ｔｆとスイッチング耐圧との関係は図１０のように表される。図９に示されるように、オン電圧Ｖｏｎとフォール時間ｔｆとはトレードオフの関係にある。このため、フォール時間ｔｆをライフタイム制御によりコントロールしてフォール時間ｔｆを大きくした場合、図９に示すようにオン時間Ｔｏｎ（オン電圧Ｖｏｎ）が低下するが、図１０に示されるようにスイッチング耐圧が低下してしまう。
【００６３】
これに対して、本実施形態のように、ｎ型バリア層１５を備えた構造にすると共に、ショットキー接触とオーミック接触の両方を有したコレクタ構造を適用することにより、フォール時間ｔｆが０．０５〜０．３μｓの範囲で低いオン電圧と高いスイッチング耐圧を同時に実現することが可能となる。つまり、図１０に示すように、本実施形態の構造の場合、フォール時間ｔｆが少なくとも０．０５μｓの場合において、上記効果が得られることが確認できており、０．３μｓ程度まで高いスイッチング耐圧が保持されていることが判る。このため、フォール時間ｔｆが０．０５〜０．３μｓの範囲において、上記効果を得ることが可能であると言える。
【００６４】
また、図９では、ショットキー接触とオーミック接触の両方を有したコレクタ構造としつつｎ型バリア層１５を備えたものと備えていないもの、および、すべてオーミック接触としたコレクタ構造としてｎ型バリア層１５も備えていないものについてのオン電圧Ｖｏｎとフォール時間ｔｆとの関係を示してある。この図から分かるように、オーミック接触のみのコレクタ構造のとき、ｐ型不純物濃度によりフォール時間ｔｆを調整した場合、フォール時間ｔｆを減少させるとオン電圧Ｖｏｎが増大し、またフォール時間ｔｆのバラツキも大きくなる。これに対して、本実施形態のように、ショットキー接触とオーミック接触の両方を有したコレクタ構造のとき、フォール時間ｔｆが短い領域でもオン電圧Ｖｏｎを安定して低減することができる。さらに、ｎ型バリア層１５を備えると、短いフォール時間ｔｆと短いオン電圧Ｖｏｎを安定して実現することも可能となる。
【００６５】
したがって、ショットキー接触とオーミック接触の両方を有したコレクタ構造とｎ型バリア層１５を備えた構造を組み合わせることにより、フォール時間ｔｆが短い領域でもオン電圧Ｖｏｎを安定して低減することができ、かつ、短いフォール時間ｔｆと短いオン電圧Ｖｏｎを安定して実現することが可能になるという効果も得られる。
【００６６】
なお、図８および図１０では、従来と記載したものが、従来の電子線照射をｎ型バリア層１５が備えられた構造に適用した場合、（１）と記載したものが、本実施形態のようにショットキー接触とオーミック接触の両方を有したコレクタ構造とｎ型バリア層１５を備えた構造の組み合わせた場合を表している。（２）と記載したものは、後述する第２実施形態の構造の場合である。
【００６７】
また、本実施形態では、ｐ型ボディ９を備えた構造としていることから、次のような効果を得ることも可能となる。すなわち、ｐ型ボディ層９を備えていない場合には、ｎ型バリア層１５のうちチャネルｐウェル層６の下方に位置する部分においてｎ型不純物濃度を低くできないが、ｐ型ボディ層９を備えると、ｎ型バリア層１５のうちｐ型ボディ層９の下方の位置においてｎ型不純物がｐ型不純物によって補償され、ｎ型不純物濃度をチャネル領域が形成される場所よりも低くできる。
【００６８】
図１１（ａ）は本実施形態のコレクタ構造における不純物濃度分布を示した図であり、図１１（ｂ）に示すコレクタ構造の断面図におけるＡ−Ａ’線上とＢ−Ｂ’線上での不純物濃度分布に相当している。この図に示すように、Ｂ−Ｂ’線上の濃度分布で表されるｎ型バリア層１５のうちｐ型ボディ層９の下方の位置の方が、Ａ−Ａ’線上の濃度分布で表されるｎ型バリア層１５のうちチャネルｐウェル層６の下方の位置よりも、ｎ型不純物濃度を低くできている。
【００６９】
このような構造では、ホールをオン電圧低減に重要なチャネル領域の近傍に貯められるようにでき、それ以外の領域では優先的に抜き取れるようにできる。これにより、スイッチング耐量の向上と低オン電圧の両立を図ることが可能になる。
【００７０】
なお、本実施形態では、ｐ型ボディ層９を形成することにより、ｎ型バリア層１５のうちチャネルｐウェル層６におけるチャネル領域に隣接する部分よりもチャネル領域から離間する位置においてｎ型不純物濃度が低くなるようにしているが、このような濃度分布になっていれば、ｐ型ボディ層９によらなくても上記効果を得ることができる。
【００７１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、第１実施形態に対して、活性層１ｃの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７２】
図１２は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。この図に示されるように、本実施形態の横型ＩＧＢＴを備えた半導体装置には、活性層１ｃのうちの埋込層１ｂ側、具体的には埋込層１ｂとの境界位置にｎ型層１６が備えられている。このようなｎ型層１６を備えることにより、スイッチング耐圧を向上することが可能となる。すなわち、ｎ型バリア層１５を備えると、ｎ型バリア層１５を備えた部分のｎ型不純物濃度が上がるため、ターンオフ時にインパクトイオン化が起こり易くなる。しかしながら、本実施形態のようにｎ型層１６を備えた構造にすると、全体としてはアバランシェブレークダウンが起き難くなり、スイッチング耐圧を向上することが可能になるのである。
【００７３】
図１３（ａ）、（ｂ）は、それぞれ、ｎ型層１６を備えた場合と備えていない場合、それぞれの場合における埋込酸化膜１ｂとの界面での活性層１ｃ側のｎ型不純物濃度と静耐圧もしくはスイッチング耐圧との関係を示したグラフである。
【００７４】
図１３（ａ）に示すように、活性層１ｃのｎ型不純物濃度に対してｎ型層１６を備えた構造は、それを備えていない構造と比較して、ｎ型不純物濃度を低くしても高い静耐圧を確保することが可能となる。
【００７５】
一方、後述するように、ｎ型バリア層１５を備えると、エミッタ下部においてｎ型不純物濃度が増加し、これによりインパクトイオンが増加してスイッチング耐圧が低下する。この低下は、図１３（ｂ）に示すように、ｎ型不純物濃度が高いほど顕著である。例えば、ｎ型不純物濃度が７×１０14ｃｍ-3程度を狙って高い静耐圧を得ようとすると、スイッチング耐圧は小さくなる。したがって、本実施形態のように、埋込酸化膜１ｂとの界面において活性層１ｃにｎ型層１６を備えた構造とすることで、低いｎ型不純物濃度で高い静耐圧を得ることができる。これにより、スイッチング耐圧と静耐圧の両立を図ることが可能となる。
【００７６】
実験により、電源電圧Ｖｃｃ＝３００Ｖでスイッチングした直後のエミッタ付近のインパクトアイオニゼーション（以下、Ｉ．Ｉ．という）のシミュレーションを行った。その結果、埋込酸化膜１ｂとの界面において活性層１ｃにｎ型層１６を備えない構造の場合、静耐圧確保のために活性層１ｃのｎ型不純物濃度を７×１０14ｃｍ-3程度に高く設定する必要があった。ここにｎ型バリア層１５を備えた構造とすると、ｎ型バリア層１５を備えた場所でのｎ型不純物濃度が高くなり、電界強度が高くなって、ｎ型バリア層１５のうちのコレクタ側と離れる側の底部近辺（図１２中の破線で囲んだ箇所）においてＩ．Ｉ．が発生する。このため、スイッチング時の破壊耐量が低下する。
【００７７】
これに対して、埋込酸化膜１ｂとの界面において活性層１ｃにｎ型層１６を備えた構造の場合、表面付近での活性層１ｃのｎ型不純物濃度を１×１０14ｃｍ-3程度に低減できる。このため、ｎ型バリア層１５を備えた構造としても、電界強度の上昇を抑制することができる。したがって、ｎ型バリア層１５のうちのコレクタ側と離れる側の底部近辺（図１２中の破線で囲んだ箇所）でのＩ．Ｉ．の発生を抑制でき、スイッチング時の破壊耐量の低下を防止できる。
【００７８】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、第１実施形態に対して、横型ＩＧＢＴのセル構造をレイアウトに応じて変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７９】
図１４は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。また、図１５（ａ）〜（ｃ）は、それぞれ、図１４に示すＡ−Ｂ−Ｃ−Ｄ線上、Ａ−Ｂ−Ｃ−Ｅ線上、Ａ−Ｂ−Ｆ線上での断面図である。
【００８０】
図１４に示したように、本実施形態の半導体装置は、第１実施形態で説明した構造の横型ＩＧＢＴのセルを複数個並べて配置した構造とされている。そして、全セルを角部が丸められた四角形状のトレンチ分離構造１７によって囲むことで、他の領域と絶縁分離された構造とされている。このような構造において、図１５（ａ）〜（ｃ）に示すように、複数個並べたセルの最も端に位置するセルにおける外側のエミッタ構造と、隣接するセルがある場所でのエミッタ構造と、各セルの両外周位置での構造を異なった構造としている。
【００８１】
具体的には、図１５（ａ）の断面では、図１に示した断面と同じ構造としている。図１５（ｂ）の断面では、トレンチ分離構造１７に接するようにｐ型ディープ層１８を備えた構造としている。ｐ型ディープ層１８は、ｎ型層１６より浅い位置に形成されているが、ｎ型バリア層１５よりも深い位置まで形成されるようにしている。また、外側のエミッタ構造については、エミッタ電極２が２つ並んで形成されているものの、外側のエミッタ電極１３よりも更に外側にはｎ+型エミッタ領域７が形成されていない構造とされている。また、図１５（ｃ）の断面では、ｎ+型エミッタ領域７の先端同士を繋ぐように、チャネルｐウェル層６、ｐ+型コンタクト層８およびｐ型ボディ層９を形成した構造としているが、この断面においてもトレンチ分離構造１７に接するようにｐ型ディープ層１８を備えた構造としている。つまり、ｐ型ディープ層１８は、トレンチ分離構造１７の内側において各セルを囲むように形成してある。
【００８２】
このように、トレンチ分離構造１７の内側にｐ型ディープ層１８を配置した構造としているため、このｐ型ディープ層１８が配置された場所ではｎ型バリア層１５が補償されてｐ型になることから、トレンチ分離構造１７の近傍においてｎ型バリア層１５が存在しない領域を構成できる。したがって、例えば図１５（ｂ）中の矢印で示した経路を通じてキャリアを抜き取ることが可能となる。
【００８３】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態では、第３実施形態に対して、トレンチ分離構造１７のレイアウトを変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８４】
図１６は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。この図に示すように、本実施形態では、トレンチ分離構造１７が各セルの外形に沿ってレイアウトされている。具体的には、各セルの上面レイアウトは長円形状とされていることから、複数並べられた各セルの先端の半円に沿ってトレンチ分離構造１７が形成されている。
【００８５】
このような構造とすれば、エミッタ付近での過剰なホールの蓄積を抑制することが可能となり、破壊耐量およびスイッチング耐圧を向上することが可能となる。
【００８６】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態では、第３実施形態に対して、ｐ型ディープ層１８をなくしたものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。なお、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウトは図１４と同じ図になる。
【００８７】
図１７は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面図であり、図１７（ａ）〜（ｃ）は、それぞれ図１５（ａ）〜（ｃ）に示した断面と対応する断面図である。この図に示すように、第３実施形態とほぼ同様の構造であるが、トレンチ分離構造１７の内側においてｐ型ディープ層１８をなくしている。このような構造とする場合、ｐ型ディープ層１８を通じてのキャリアの抜き取り経路が無くなるが、このような構造としても、第１実施形態と同様の効果を得ることができる。
【００８８】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態では、第３実施形態に対して、ｐ型ディープ層１８の構造を変更したものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
【００８９】
図１８は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面図であり、図１４に示すＡ−Ｂ−Ｃ−Ｅ線上での断面図に相当する。この図に示すように、本実施形態の半導体装置でも、トレンチ分離構造１７に接するｐ型ディープ層１８を形成しているが、ｐ型ディープ層１８の表層部にｐ+型コンタクト領域１８ａを備え、このｐ+型コンタクト領域１８ａにおいてｐ型ディープ層１８がエミッタ電極１３と電気的に接続されるようにしている。このように、ｐ型ディープ層１８がエミッタ電極１３に電気的に接続される構造にすれば、ｐ型ディープ層１８からエミッタ電極１３へのホールの抜き取り効果をより促進することが可能となる。
【００９０】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第１実施形態に対して半導体基板としてＳＯＩ基板１以外のものを用いたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００９１】
図１９は、本実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。この図に示すように、ｐ-型シリコン基板３１の上にｎ-型層３２を形成したものを半導体基板３０として用いている。そして、ｎ-型層３２によってｎ-型ドリフト層２を構成し、ｎ-型ドリフト層２の表面からｐ-型シリコン基板３１に達するように、トレンチ分離構造１７が形成されている。このトレンチ分離構造１７は、横型ＩＧＢＴの周囲を囲むように形成されており、このトレンチ分離構造１７によりディープトレンチ素子分離構造（ＤＴＩ：Deep Trench Isolation）が構成されている。なお、半導体基板３０の裏面側にはＧＮＤパターン３３が形成されており、このＧＮＤパターン３３が接地されることで、ｐ-型シリコン基板３１が接地されるようにしてある。
【００９２】
このように、半導体基板３０としてｐ-型シリコン基板３１のような単なるシリコン基板などを用いた、ディープトレンチ素子分離型の横型ＩＧＢＴとしても良い。
【００９３】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態は、第１実施形態に対して半導体基板としてＳＯＩ基板１以外のものを用いたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００９４】
図２０は、本実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。この図に示すように、ｐ-型シリコン基板３１の上にｎ-型層３２を形成したものを半導体基板として用いている。そして、ｎ-型層３２によってｎ-型ドリフト層２を構成し、ｎ-型ドリフト層２の表面からｐ-型シリコン基板３１に達するように、ｐ+型分離領域３４が形成されている。このｐ+型分離領域３４は、横型ＩＧＢＴの周囲を囲むように形成されており、このｐ+型分離領域３４とｎ-型ドリフト層２とのＰＮ接合により、接合分離構造が構成されている。なお、半導体基板３０の裏面側にはＧＮＤパターン３３が形成されており、このＧＮＤパターン３３が接地されることで、ｐ-型シリコン基板３１が接地されるようにしてある。
【００９５】
このように、半導体基板３０としてｐ-型シリコン基板３１のような単なるシリコン基板などを用いた、接合分離型の横型ＩＧＢＴとしても良い。
【００９６】
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態も、第１実施形態に対して半導体基板としてＳＯＩ基板１以外のものを用いたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００９７】
図２１は、本実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。この図に示すように、ポリシリコンにて構成される半導体基板４０を用いて、半導体基板４０内の横型ＩＧＢＴの形成領域を囲むようにシリコン酸化膜４１を形成すると共に、そのシリコン酸化膜４１の内側をｎ-型シリコン層４２としている。このｎ-型シリコン層４２をｎ-型ドリフト層２として、横型ＩＧＢＴを形成している。つまり、誘電体分離型（Dielectric  Isolation）の横型ＩＧＢＴとしている。なお、半導体基板４０の裏面側にはＧＮＤパターン４３が形成されており、このＧＮＤパターン４３が接地されることで、半導体基板４０が接地されるようにしてある。
【００９８】
このように、半導体基板４０としてポリシリコンにて構成される基板内に、シリコン酸化膜４１などの絶縁膜で囲むようにｎ-型ドリフト層２を配置したものを用いた、誘電体分離型の横型ＩＧＢＴとしても良い。
【００９９】
（他の実施形態）
上記各実施形態では、横型ＩＧＢＴの構成の一例を挙げて説明したが、適宜設計変更可能である。
【０１００】
例えば、上記各実施形態では、抵抗層１４を形成することで、より電位勾配が均等になるようにしたが、抵抗層１４を形成しなくても良い。また、抵抗層１４の他端をゲート電極１１に接続しているが、エミッタ電極１３に接続した構造としても構わない。また、上記各実施形態では、ｐ型ボディ９を備えた構造としているが、図２２に示すように、ｐ型ボディ層９を備えていない構造であっても構わない。
【０１０１】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＩＧＢＴに対しても本発明を適用することができる。
【符号の説明】
【０１０２】
１    ＳＯＩ基板
１ａ  支持基板
１ｂ  埋込酸化膜
１ｃ  活性層
２    ｎ-型ドリフト層
４    コレクタ領域
４ａ  ｐ+型層
４ｂ  ｐ型層
５    ｎ型バッファ層
６    チャネルｐウェル層
７    ｎ+型エミッタ領域
８    ｐ+型コンタクト層
９    ｐ型ボディ層
１０  ゲート絶縁膜
１１  ゲート電極
１２  コレクタ電極
１３  エミッタ電極
１４  抵抗層
１５  ｎ型バリア層
１６  ｎ型層
１７  トレンチ分離構造
１８  ｐ型ディープ層
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２】
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【図１４】
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【図１６】
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