(57)【要約】  オフセット電圧の影響を緩和するための自動較正演算増幅器(オペアンプ)システムが開示されている。一態様では、較正モードに対応するアナログ較正信号を使用して、増幅モードに対応するオペアンプの出力電圧信号を補償する自動較正オペアンプシステムが提供される。モード信号が較正モードを示すことに応答して、オペアンプの出力電圧信号に基づいてデジタル値を連続的に生成するように構成された逐次近似レジスタ(SAR)コントローラを使用する自動較正回路が含まれる。自動較正回路は、モード信号が較正モードを示すことに応答して、各連続するデジタル値をアナログ較正信号に変換するように構成されたデジタルアナログ変換器(DAC)を含む。増幅モードで複合オフセット電圧を補償するために、アナログ較正信号がオペアンプの補助差動入力に供給される。
2018523411.tif 000002
【特許請求の範囲】
【請求項１】
自動較正演算増幅器(オペアンプ)システムであって、
オペアンプであり、
一次差動入力対と、補助差動入力対と、出力と
を含み、前記一次差動入力対の電圧差および前記補助差動入力対の電圧差に基づいて、前記出力上にオペアンプ出力電圧信号を生成するように構成された
オペアンプと、
自動較正回路であり、
モード信号が較正モードを示すことに応答して、前記一次差動入力対を電気的に結合し、
前記モード信号が増幅モードを示すことに応答して、前記一次差動入力対を電気的に減結合する
ように構成された自動較正回路と
を含み、前記自動較正回路が、
前記モード信号が前記較正モードを示すことに応答して、複数のビット信号を連続的に生成するように構成された逐次近似レジスタ(SAR)コントローラであり、各連続する複数のビット信号の値が、前記オペアンプ出力電圧信号に基づく、逐次近似レジスタ(SAR)コントローラと、
デジタルアナログ変換器(DAC)であり、
前記モード信号が前記較正モードを示すことに応答して、基準電圧に基づいて、各連続する複数のビット信号をアナログ較正信号に変換し、
前記アナログ較正信号を前記補助差動入力対の一方の補助入力に供給するように構成され、前記補助差動入力対の他方の入力は、前記モード信号が前記増幅モードを示すことに応答して、前記アナログ較正信号が、前記オペアンプの複合オフセット電圧を補償するように、前記基準電圧に基づく電圧によって駆動されるように構成される、
デジタルアナログ変換器(DAC)と
を含む、
自動較正演算増幅器(オペアンプ)システム。
【請求項２】
前記SARコントローラが、
前記オペアンプ出力電圧信号を受信するように構成された電圧比較入力と、
前記連続する複数のビット信号を前記DACに供給するように構成された複数のビット信号出力と
を含む、請求項1に記載の自動較正オペアンプシステム。
【請求項３】
前記DACが、
前記連続する複数のビット信号を受信するように構成された複数のビット信号入力と、
前記アナログ較正信号を前記補助差動入力対の一方の補助入力に供給するように構成された較正出力と
を含む、請求項2に記載の自動較正オペアンプシステム。
【請求項４】
前記一次差動入力対が、第1の一次入力および第2の一次入力を含み、一次オフセット電圧が、前記第1および第2の一次入力に関連付けられ、
前記補助差動入力対が、第1の補助入力および第2の補助入力を含み、補助オフセット電圧が、前記第1および第2の補助入力に関連付けられ、
前記複合オフセット電圧が、前記一次オフセット電圧および補助オフセット電圧に基づく
請求項3に記載の自動較正オペアンプシステム。
【請求項５】
前記DACが、前記アナログ較正信号を前記オペアンプの前記第2の補助入力に供給するように構成されることによって、前記アナログ較正信号を供給するように構成される、請求項4に記載の自動較正オペアンプシステム。
【請求項６】
前記自動較正回路が、
前記モード信号が前記増幅モードを示すことに応答して、アクティブ化するように構成された第1のスイッチであり、
第1の入力電圧が、前記第1のスイッチのアクティブ化に応答して、前記第1の一次入力に供給され、前記自動較正オペアンプシステムが、前記増幅モードであり、
前記一次オフセット電圧が、前記第1のスイッチの非アクティブ化に応答して、前記第1の一次入力に供給され、前記自動較正オペアンプシステムが、前記較正モードである、
第1のスイッチと、
前記モード信号が前記較正モードを示すことに応答して、アクティブ化するように構成された第2のスイッチであり、
前記一次オフセット電圧が、前記第2のスイッチのアクティブ化に応答して、前記第2の一次入力に供給され、前記自動較正オペアンプシステムが、前記較正モードであり、
第2の入力電圧が、前記第2のスイッチの非アクティブ化に応答して、前記第2の一次入力に供給され、前記自動較正オペアンプシステムが、前記増幅モードである、
第2のスイッチと
をさらに含む、請求項5に記載の自動較正オペアンプシステム。
【請求項７】
前記SARコントローラが、
開始信号を受信するように構成された開始入力と、
クロック信号を受信するように構成されたクロック入力と
をさらに含み、前記SARコントローラがさらに、
前記開始信号に応答して、前記複数のビット信号を生成し、
前記クロック信号の1サイクル内に1ビットの信号が生成されるように、前記複数のビット信号を生成する
ように構成されることによって、前記複数のビット信号を連続的に生成するように構成される
請求項6に記載の自動較正オペアンプシステム。
【請求項８】
前記SARコントローラが、8ビットSARコントローラを含む、請求項7に記載の自動較正オペアンプシステム。
【請求項９】
反転オペアンプ出力電圧信号を生成するように構成された利得回路をさらに含み、前記反転オペアンプ出力電圧信号が前記電圧比較入力に供給される、請求項4に記載の自動較正オペアンプシステム。
【請求項１０】
前記DACがさらに、
トップ基準電圧を受信し、
ボトム基準電圧を受信し、
前記トップ基準電圧と前記ボトム基準電圧との間の電圧で前記アナログ較正信号を生成するように構成されることによって、前記アナログ較正信号を生成する
ように構成される、請求項9に記載の自動較正オペアンプシステム。
【請求項１１】
前記DACが、前記アナログ較正信号を前記オペアンプの前記第1の補助入力に供給するように構成されることによって、前記アナログ較正信号を供給するように構成される、請求項10に記載の自動較正オペアンプシステム。
【請求項１２】
前記SARコントローラが、7ビットSARコントローラを含む、請求項11に記載の自動較正オペアンプシステム。
【請求項１３】
集積回路(IC)に組み込まれた、請求項1に記載の自動較正オペアンプシステム。
【請求項１４】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、携帯電話、セルラーフォン、スマートフォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなる群から選択されるデバイスの中に統合された、請求項1に記載の自動較正オペアンプシステム。
【請求項１５】
自動較正演算増幅器(オペアンプ)システムであって、
一次差動入力対の電圧差および補助差動入力対の電圧差に基づいて、オペアンプ出力電圧信号を生成するための手段と、
モード信号が較正モードを示すことに応答して、前記一次差動入力対を電気的に結合するための手段と、
前記モード信号が増幅モードを示すことに応答して、前記一次差動入力対を電気的に減結合するための手段と、
前記モード信号が前記較正モードを示すことに応答して、複数のビット信号を連続的に生成するための手段であり、各連続する複数のビット信号の値が、前記オペアンプ出力電圧信号に基づく、手段と、
前記モード信号が前記較正モードを示すことに応答して、基準電圧に基づいて、各連続する複数のビット信号をアナログ較正信号に変換するための手段と、
前記アナログ較正信号を前記補助差動入力対の一方の補助入力に供給するための手段であり、前記補助差動入力対の他方の入力は、前記モード信号が前記増幅モードを示すことに応答して、前記アナログ較正信号が、前記オペアンプ出力電圧信号を生成するための前記手段の複合オフセット電圧を補償するように、前記基準電圧に基づく電圧によって駆動されるように構成される、手段と
を含む、自動較正演算増幅器(オペアンプ)システム。
【請求項１６】
演算増幅器(オペアンプ)を自動的に較正するための方法であって、
一次差動入力対の電圧差および補助差動入力対の電圧差に基づいて、オペアンプのオペアンプ出力電圧信号を生成するステップと、
モード信号が較正モードを示すことに応答して、前記一次差動入力対を電気的に結合するステップと、
前記モード信号が増幅モードを示すことに応答して、前記一次差動入力対を電気的に減結合するステップと、
前記モード信号が前記較正モードを示すことに応答して、複数のビット信号を連続的に生成するステップであり、各連続する複数のビット信号の値が、前記オペアンプ出力電圧信号に基づく、ステップと、
前記モード信号が前記較正モードを示すことに応答して、基準電圧に基づいて、各連続する複数のビット信号をアナログ較正信号に変換するステップと、
前記モード信号が前記増幅モードを示すことに応答して、前記アナログ較正信号が、前記オペアンプの複合オフセット電圧を補償するように、前記アナログ較正信号を、前記基準電圧に基づく電圧によって駆動されるように前記補助差動入力対の一方の補助入力に供給するステップと
を含む方法。
【請求項１７】
前記複数のビット信号を連続的に生成するステップが、
開始信号に応答して前記複数のビット信号を生成するステップと、
クロック信号の1サイクル内に1ビットの信号が生成されるように、前記複数のビット信号を生成するステップと
をさらに含む、請求項16に記載の方法。
【請求項１８】
各連続する複数のビット信号を前記アナログ較正信号に変換するステップが、
トップ基準電圧を受信するステップと、
ボトム基準電圧を受信するステップと、
前記トップ基準電圧と前記ボトム基準電圧との間の電圧で前記アナログ較正信号を生成するステップと
を含む、請求項16に記載の方法。
【請求項１９】
オンダイ電流測定システムであって、
電圧源であり、
ヘッドスイッチトランジスタのソースに電圧を供給し、
ミラートランジスタのソースに電圧を供給する
ように構成された電圧源と、
負荷回路に電圧を供給するように構成された前記ヘッドスイッチトランジスタと、
カスコードトランジスタのソースに電圧を供給するように構成された前記ミラートランジスタと、
センス抵抗器に電圧を供給するように構成された前記カスコードトランジスタのドレインと、
電圧をアナログデジタル変換器(ADC)に供給するように構成された前記センス抵抗器と、
前記センス抵抗器からの前記電圧を、前記負荷回路の電源電流を表すデジタルデータストリームに変換するように構成された前記ADCと、
自動較正演算増幅器(オペアンプ)システムと、を含み、前記自動較正演算増幅器(オペアンプ)システムが、
オペアンプであり、
一次差動入力対と、補助差動入力対と、出力と
を含み、前記一次差動入力対の電圧差および前記補助差動入力対の電圧差に基づいて、前記出力上にオペアンプ出力電圧信号を生成するように構成された
オペアンプと、
自動較正回路であり、
モード信号が較正モードを示すことに応答して、前記一次差動入力対を電気的に結合し、
前記モード信号が増幅モードを示すことに応答して、前記一次差動入力対を電気的に減結合する
ように構成された自動較正回路と
を含み、前記自動較正回路が、
前記モード信号が前記較正モードを示すことに応答して、複数のビット信号を連続的に生成するように構成された逐次近似レジスタ(SAR)コントローラであり、各連続する複数のビット信号の値が、前記オペアンプ出力電圧信号に基づく、逐次近似レジスタ(SAR)コントローラと、
デジタルアナログ変換器(DAC)であり、
前記モード信号が前記較正モードを示すことに応答して、基準電圧に基づいて、各連続する複数のビット信号をアナログ較正信号に変換し、
前記アナログ較正信号を前記補助差動入力対の一方の補助入力に供給するように構成され、前記補助差動入力対の他方の入力は、前記モード信号が前記増幅モードを示すことに応答して、前記アナログ較正信号が、前記オペアンプの複合オフセット電圧を補償するように、前記基準電圧に基づく電圧によって駆動されるように構成される、
デジタルアナログ変換器(DAC)と
を含み、
前記オペアンプがさらに、
前記モード信号が前記増幅モードを示すことに応じて、前記ミラートランジスタのドレインから第1の入力電圧を受信し、前記負荷回路から第2の入力電圧を受信し、前記オペアンプ出力電圧信号を前記カスコードトランジスタのゲートに供給する
ように構成される、
オンダイ電流測定システム。
【請求項２０】
前記SARコントローラが、
前記オペアンプ出力電圧信号を受信するように構成された電圧比較入力と、
前記連続する複数のビット信号を前記DACに供給するように構成された複数のビット信号出力と
を含む、請求項19に記載のオンダイ電流測定システム。
【請求項２１】
前記DACが、
前記連続する複数のビット信号を受信するように構成された複数のビット信号入力と、
前記アナログ較正信号を前記補助差動入力対の一方の補助入力に供給するように構成された較正出力と
を含む、請求項20に記載のオンダイ電流測定システム。
【請求項２２】
前記一次差動入力対が、第1の一次入力および第2の一次入力を含み、一次オフセット電圧が、前記第1および第2の一次入力に関連付けられ、
前記補助差動入力対が、第1の補助入力および第2の補助入力を含み、補助オフセット電圧が、前記第1および第2の補助入力に関連付けられ、
前記複合オフセット電圧が、前記一次オフセット電圧および補助オフセット電圧に基づく
請求項21に記載のオンダイ電流測定システム。
【請求項２３】
前記DACが、前記アナログ較正信号を前記オペアンプの前記第2の補助入力に供給するように構成されることによって、前記アナログ較正信号を供給するように構成される、請求項22に記載のオンダイ電流測定システム。
【請求項２４】
前記自動較正回路が、
前記モード信号が前記増幅モードを示すことに応答して、アクティブ化するように構成された第1のスイッチであり、
前記第1の入力電圧が、前記第1のスイッチのアクティブ化に応答して、前記第1の一次入力に供給され、前記自動較正オペアンプシステムが、前記増幅モードであり、
前記一次オフセット電圧が、前記第1のスイッチの非アクティブ化に応答して、前記第1の一次入力に供給され、前記自動較正オペアンプシステムが、前記較正モードである、
第1のスイッチと、
前記モード信号が前記較正モードを示すことに応答して、アクティブ化するように構成された第2のスイッチであり、
前記一次オフセット電圧が、前記第2のスイッチのアクティブ化に応答して、前記第2の一次入力に供給され、前記自動較正オペアンプシステムが、前記較正モードであり、
前記第2の入力電圧が、前記第2のスイッチの非アクティブ化に応答して、前記第2の一次入力に供給され、前記自動較正オペアンプシステムが、前記増幅モードである、
第2のスイッチと
をさらに含む、請求項23に記載のオンダイ電流測定システム。
【請求項２５】
前記SARコントローラが、
開始信号を受信するように構成された開始入力と、
クロック信号を受信するように構成されたクロック入力と
をさらに含み、前記SARコントローラがさらに、
前記開始信号に応答して、前記複数のビット信号を生成し、
前記クロック信号の1サイクル内に1ビットの信号が生成されるように、前記複数のビット信号を生成する
ように構成されることによって、前記複数のビット信号を連続的に生成するように構成される
請求項24に記載のオンダイ電流測定システム。
【請求項２６】
前記SARコントローラが、8ビットSARコントローラを含む、請求項25に記載のオンダイ電流測定システム。
【請求項２７】
反転オペアンプ出力電圧信号を生成するように構成された利得回路をさらに含み、前記反転オペアンプ出力電圧信号が前記電圧比較入力に供給される、請求項22に記載のオンダイ電流測定システム。
【請求項２８】
前記DACがさらに、
トップ基準電圧を受信し、
ボトム基準電圧を受信し、
前記トップ基準電圧と前記ボトム基準電圧との間の電圧で前記アナログ較正信号を生成するように構成されることによって、前記アナログ較正信号を生成する
ように構成される、請求項27に記載のオンダイ電流測定システム。
【請求項２９】
前記DACが、前記アナログ較正信号を前記オペアンプの前記第1の補助入力に供給するように構成されることによって、前記アナログ較正信号を供給するように構成される、請求項28に記載のオンダイ電流測定システム。
【請求項３０】
前記SARコントローラが、7ビットSARコントローラを含む、請求項29に記載のオンダイ電流測定システム。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権主張
本出願は、その内容全体が参照により本明細書に組み込まれている、2015年8月14日に出願された「AUTOMATICALLY CALIBRATED OPERATIONAL AMPLIFIER SYSTEMS FOR OFFSET VOLTAGE MITIGATION」という名称の米国仮特許出願第62/205,510号の優先権を主張する。
【０００２】
本出願はまた、その内容全体が参照により本明細書に組み込まれている、2016年3月30日に出願された「AUTOMATICALLY CALIBRATING OPERATIONAL AMPLIFIER (OP-AMP) SYSTEMS FOR MITIGATING EFFECTS OF OFFSET VOLTAGES」という名称の米国特許出願第15/085,122号の優先権を主張する。
【０００３】
本開示の技術は、一般に演算増幅器に関し、詳細には、オフセット電圧を考慮して演算増幅器を較正することに関する。
【背景技術】
【０００４】
演算増幅器(「オペアンプ」とも呼ばれる)は、差動入力信号を受信し、オペアンプの利得に基づいて出力電圧を生成するデバイスである。オペアンプを使用して様々な回路機能を達成することができ、したがって、オペアンプは、多くの様々な電子デバイスに採用されている。しかしながら、オペアンプの内部構成要素の製造におけるプロセス変動によって、出力電圧を変化させる意図しない内部オフセット電圧が発生する可能性がある。このように、オペアンプの出力電圧は、オペアンプの利得に、差動入力信号の電圧差と存在する任意のそのようなオフセット電圧との和を掛けることによって計算される。たとえば、第1の差動入力電圧V1および第2の差動入力電圧V2を受信し、オフセット電圧VOFFSETを有するオペアンプは、A*(V1-V2+VOFFSET)に等しい出力電圧VOUTを生成し、ここで、「A」は、オペアンプの利得を表す。したがって、オフセット電圧VOFFSETは、オペアンプの出力電圧VOUTを増加または減少させ得る。
【０００５】
オペアンプのオフセット電圧VOFFSETに起因するオペアンプの出力電圧VOUTの変動は、オペアンプを使用する回路の他の要素を遅延させるか、またはエラーを引き起こす可能性がある。このように、オペアンプのオフセット電圧VOFFSETは、オペアンプの出力電圧VOUTのばらつきに対して低い公差で設計された回路の性能を低下させる可能性がある。したがって、オペアンプの出力電圧VOUTに対するオフセット電圧VOFFSETの影響が低減または回避されるように、オペアンプを使用することが有利である。
【発明の概要】
【課題を解決するための手段】
【０００６】
発明を実施するための形態で開示する態様は、オフセット電圧の影響を緩和するための演算増幅器(オペアンプ)システムを自動的に較正することを含む。一態様では、較正モードに対応するアナログ較正信号を使用して、増幅モードに対応するオペアンプの出力電圧信号を補償する自動較正オペアンプシステムが提供される。この点について、自動較正オペアンプシステムは、モード信号が較正モードを示すことに応答して、オペアンプの出力電圧信号に基づいてデジタル値を連続的に生成するように構成された逐次近似レジスタ(SAR)コントローラを使用する自動較正回路を含む。自動較正回路は、モード信号が較正モードを示すことに応答して、SARコントローラからの各連続するデジタル値をアナログ較正信号に変換するように構成されたデジタルアナログ変換器(DAC)も含む。自動較正回路は、連続するデジタル値のうちの最後のものが変換されると、アナログ較正信号がオペアンプの複合オフセット電圧(composite offset voltage)にほぼ等しい電圧を有するように構成される。アナログ較正信号は、モード信号が増幅モードを示すことに応答して、オペアンプの複合オフセット電圧を補償するように、オペアンプの補助差動入力に供給される。このように、複合オフセット電圧にほぼ等しい電圧を有するアナログ較正信号が生成されるので、オペアンプをアナログ較正信号で補償することによって、電圧出力信号に対する複合オフセット電圧の影響が低減または回避される。
【０００７】
この点について、一態様では、自動較正オペアンプシステムが提供される。自動較正オペアンプシステムは、オペアンプを含む。オペアンプは、一次差動入力対、補助差動入力対、および出力を含む。オペアンプは、一次差動入力対の電圧差および補助差動入力対の電圧差に基づいて、出力上にオペアンプ出力電圧信号を生成するように構成される。自動較正オペアンプシステムは、モード信号が較正モードを示すことに応答して、一次差動入力対を電気的に結合し、モード信号が増幅モードを示すことに応答して、一次差動入力対を電気的に減結合するように構成された自動較正回路をさらに含む。自動較正回路は、逐次近似レジスタ(SAR)コントローラを含む。SARコントローラは、モード信号が較正モードを示すことに応答して、複数のビット信号を連続的に生成するように構成され、各連続する複数のビット信号の値は、オペアンプ出力電圧信号に基づく。自動較正回路は、デジタルアナログ変換器(DAC)をさらに含む。DACは、モード信号が較正モードを示すことに応答して、基準電圧に基づいて、各連続する複数のビット信号をアナログ較正信号に変換するように構成される。DACはさらに、アナログ較正信号を補助差動入力対の一方の補助入力に供給するように構成され、補助差動入力対の他方の入力は、モード信号が増幅モードを示すことに応答して、アナログ較正信号が、オペアンプの複合オフセット電圧を補償するように、基準電圧に基づく電圧によって駆動されるように構成される。
【０００８】
別の態様では、自動較正オペアンプシステムが提供される。自動較正オペアンプシステムは、一次差動入力対の電圧差および補助差動入力対の電圧差に基づいて、オペアンプ出力電圧信号を生成するための手段を含む。自動較正オペアンプシステムは、モード信号が較正モードを示すことに応答して、一次差動入力対を電気的に結合するための手段をさらに含む。自動較正オペアンプシステムは、モード信号が増幅モードを示すことに応答して、一次差動入力対を電気的に減結合するための手段をさらに含む。自動較正オペアンプシステムは、モード信号が較正モードを示すことに応答して、複数のビット信号を連続的に生成するための手段をさらに含み、各連続する複数のビット信号の値は、オペアンプ出力電圧信号に基づく。自動較正オペアンプシステムは、モード信号が較正モードを示すことに応答して、基準電圧に基づいて、各連続する複数のビット信号をアナログ較正信号に変換するための手段をさらに含む。自動較正オペアンプシステムは、アナログ較正信号を補助差動入力対の一方の補助入力に供給するための手段をさらに含み、補助差動入力対の他方の入力は、モード信号が増幅モードを示すことに応答して、アナログ較正信号が、オペアンプ出力電圧信号を生成するための手段の複合オフセット電圧を補償するように、基準電圧に基づく電圧によって駆動されるように構成される。
【０００９】
別の態様では、オペアンプを自動的に較正するための方法が提供される。この方法は、一次差動入力対の電圧差および補助差動入力対の電圧差に基づいて、オペアンプのオペアンプ出力電圧信号を生成するステップを含む。この方法は、モード信号が較正モードを示すことに応答して、一次差動入力対を電気的に結合するステップをさらに含む。この方法は、モード信号が増幅モードを示すことに応答して、一次差動入力対を電気的に減結合するステップをさらに含む。この方法は、モード信号が較正モードを示すことに応答して、複数のビット信号を連続的に生成するステップをさらに含み、各連続する複数のビット信号の値は、オペアンプ出力電圧信号に基づく。この方法は、モード信号が較正モードを示すことに応答して、基準電圧に基づいて、各連続する複数のビット信号をアナログ較正信号に変換するステップをさらに含む。この方法は、モード信号が増幅モードを示すことに応答して、アナログ較正信号が、オペアンプの複合オフセット電圧を補償するように、アナログ較正信号を、基準電圧に基づく電圧によって駆動されるように補助差動入力対の一方の補助入力に供給するステップをさらに含む。
【００１０】
別の態様では、オンダイ電流測定システムが提供される。オンダイ電流測定システムは、電圧源を含む。電圧源は、ヘッドスイッチトランジスタのソースに電圧を供給するように構成される。電圧源はさらに、ミラートランジスタのソースに電圧を供給するように構成される。オンダイ電流測定システムは、負荷回路に電圧を供給するように構成されたヘッドスイッチトランジスタをさらに含む。オンダイ電流測定システムは、カスコードトランジスタのソースに電圧を供給するように構成されたミラートランジスタをさらに含む。オンダイ電流測定システムは、センス抵抗器に電圧を供給するように構成されたカスコードトランジスタのドレインをさらに含む。オンダイ電流測定システムは、アナログデジタル変換器(ADC)に電圧を供給するように構成されたセンス抵抗器をさらに含む。オンダイ電流測定システムは、センス抵抗器からの電圧を、負荷回路の電源電流を表すデジタルデータストリームに変換するように構成されたADCをさらに含む。オンダイ電流測定システムは、自動較正オペアンプシステムをさらに含む。自動較正オペアンプシステムは、オペアンプを含む。オペアンプは、一次差動入力対、補助差動入力対、および出力を含む。オペアンプは、一次差動入力対の電圧差および補助差動入力対の電圧差に基づいて、出力上にオペアンプ出力電圧信号を生成するように構成される。自動較正オペアンプシステムは、モード信号が較正モードを示すことに応答して、一次差動入力対を電気的に結合し、モード信号が増幅モードを示すことに応答して、一次差動入力対を電気的に減結合するように構成された自動較正回路をさらに含む。自動較正回路は、SARコントローラを含む。SARコントローラは、モード信号が較正モードを示すことに応答して、複数のビット信号を連続的に生成するように構成され、各連続する複数のビット信号の値は、オペアンプ出力電圧信号に基づく。自動較正回路は、DACをさらに含む。DACは、モード信号が較正モードを示すことに応答して、基準電圧に基づいて、各連続する複数のビット信号をアナログ較正信号に変換するように構成される。DACはさらに、アナログ較正信号を補助差動入力対の一方の補助入力に供給するように構成され、補助差動入力対の他方の入力は、モード信号が増幅モードを示すことに応答して、アナログ較正信号が、オペアンプの複合オフセット電圧を補償するように、基準電圧に基づく電圧によって駆動されるように構成される。オペアンプはさらに、モード信号が増幅モードを示すことに応じて、ミラートランジスタのドレインから第1の入力電圧を受信し、負荷回路から第2の入力電圧を受信するように構成される。オペアンプはさらに、オペアンプ出力電圧信号をカスコードトランジスタのゲートに供給するように構成される。
【図面の簡単な説明】
【００１１】
【図１】オフセット電圧の影響を緩和するための例示的な自動較正演算増幅器(オペアンプ)システムの図である。
【図２】オフセット電圧の影響を緩和するために、図1の自動較正オペアンプシステムにおけるオペアンプを自動的に較正するための例示的なプロセスのフローチャートである。
【図３】モード信号が較正モードを示すことに応答して、図1の自動較正オペアンプシステムにおける、逐次近似レジスタ(SAR)コントローラによって連続的に生成されるビット信号と、デジタルアナログ変換器(DAC)によって生成されるアナログ較正信号との例示的なセットを示す図である。
【図４】正の補助入力ではなくオペアンプの負の補助入力にアナログ較正信号を供給するオフセット電圧の影響を緩和するための別の例示的な自動較正オペアンプシステムの図である。
【図５】自動ゼロ化オペアンプを含む回路設計で使用されるオフセット電圧の影響を緩和するための別の例示的な自動較正オペアンプシステムの図である。
【図６】図1の自動較正オペアンプシステムを使用して、測定された電源電流に対するオフセット電圧の影響を低減する、負荷回路の電源電流を測定するために使用される例示的なオンダイ電流測定システム(ODCM)の図である。
【図７】オフセット電圧の影響を緩和するために、限定はしないが図1、図4、および図5の自動較正オペアンプシステムを含む、本明細書に開示される例示的な自動較正オペアンプシステムを含むことができる例示的なプロセッサベースのシステムのブロック図である。
【発明を実施するための形態】
【００１２】
次に図面を参照しながら、本開示のいくつかの例示的な態様について述べる。「例示的な」という単語は、本明細書では、「例、実例、または例証として機能する」を意味するために使用される。「例示的」として本明細書において説明されるいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるべきでない。
【００１３】
図1は、例示的な自動較正演算増幅器(オペアンプ)システム100を示す。以下により詳細に説明するように、自動較正オペアンプシステム100は、オペアンプ102に対応する複合オフセット電圧(VOFFSET)の影響を緩和するために、オペアンプ102によって生成されたオペアンプ出力電圧信号(VOUT)を補償するように構成される。本明細書で使用する複合オフセット電圧(VOFFSET)は、オペアンプ102のすべてのオフセット電圧の影響を参照するために使用される値であり、オフセット電圧は、オペアンプ102の不完全性に起因する。一態様では、自動較正オペアンプシステム100は、較正モードに対応するアナログ較正信号(CAL)を使用して、増幅モードに対応するオペアンプ出力電圧信号(VOUT)を補償する。この点について、自動較正回路104は、オペアンプ出力電圧信号(VOUT)を受信するように構成された逐次近似レジスタ(SAR)コントローラ106を含む。また、SARコントローラ106は、モード信号(MODE)が較正モードを示すことに応答して、オペアンプ出力電圧信号(VOUT)に基づいてビット信号108(7)〜108(0)を連続的に生成するようにも構成される。
【００１４】
引き続き図1を参照すると、自動較正回路104は、モード信号(MODE)が較正モードを示すことに応答して、SARコントローラ106からのビット信号108(7)〜108(0)の各連続するセットをアナログ較正信号(CAL)に変換するように構成されたデジタルアナログ変換器(DAC)110も含む。自動較正回路104は、連続するビット信号108(7)〜108(0)の最後のセットが変換されると、アナログ較正信号(CAL)がオペアンプ102の複合オフセット電圧(VOFFSET)にほぼ等しい電圧を有するように構成される。アナログ較正信号(CAL)は、モード信号(MODE)が増幅モードを示すことに応答して、オペアンプ102の複合オフセット電圧(VOFFSET)を補償するように、オペアンプ102の補助差動入力対112のうちの一方に供給される。このように、複合オフセット電圧(VOFFSET)にほぼ等しい電圧を有するアナログ較正信号(CAL)が生成されるので、オペアンプ102をアナログ較正信号(CAL)で補償することによって、オペアンプ出力電圧信号(VOUT)に対する複合オフセット電圧(VOFFSET)の影響が低減または回避される。
【００１５】
引き続き図1を参照して、次に自動較正オペアンプシステム100の詳細を説明する。自動較正オペアンプシステム100は、オペアンプ102がオペアンプ出力電圧信号(VOUT)を生成するように構成される。オペアンプ出力電圧信号(VOUT)は、オペアンプ102の一次差動入力対114(本明細書では第1の一次入力114(0)および第2の一次入力114(1)とも呼ばれる)の電圧差、ならびに補助差動入力対112(本明細書では第1の補助入力112(0)および第2の補助入力112(1)とも呼ばれる)の電圧差に基づく。特に、第1および第2の入力電圧(VIP)および(VIN)は、第1および第2の一次入力114(0)、114(1)にそれぞれ供給され、他の電圧は、第1および第2の補助入力112(0)、112(1)に供給され得る。
【００１６】
引き続き図1を参照すると、自動較正回路104は、モード信号(MODE)が増幅モードを示すことに応答して、第1および第2の一次入力114(0)、114(1)を電気的に減結合するように構成される。このように、自動較正回路104は、モード信号(MODE)が増幅モードを示すことに応答して、アクティブ化(すなわち閉)される第1のスイッチ116(0)と、非アクティブ化(すなわち開)される第2のスイッチ116(1)とを含む。第1のスイッチ116(0)のアクティブ化および第2のスイッチ116(1)の非アクティブ化に応答して、第1の入力電圧(VIP)は、第1の一次入力114(0)に供給され、第2の電圧入力(VIN)は、第2の一次入力114(1)に供給される。さらに、アナログ較正信号(CAL)は、第2の補助入力112(1)に供給される。このように、オペアンプ102は、A*(VIP-VIN+VOSAM)+B*(VOSBM-CAL)に等しいオペアンプ出力電圧信号(VOUT)を出力117上に生成するように構成される。この式において、Aは、第1および第2の一次入力114(0)、114(1)に関連する利得であり、Bは、第1および第2の補助入力112(0)、112(1)に関連する利得である。さらに、VOSAMは、第1および第2の一次入力114(0)、114(1)に関連する一次オフセット電圧を表し、VOSBMは、第1および第2の補助入力112(0)、112(1)に関連する補助オフセット電圧を表す。
【００１７】
引き続き図1を参照すると、本明細書の議論の目的のために、一次オフセット電圧(VOSAM)および補助オフセット電圧(VOSBM)が各々個別電圧源として示されている。しかしながら、当業者であれば、一次および補助オフセット電圧(VOSAM、VOSBM)は、個別電圧源として存在するのではなく、それぞれ一次差動入力対114および補助差動入力対112に関連することを理解されよう。さらに、上述したように、オペアンプ102の複合オフセット電圧(VOFFSET)は、オペアンプ102の不完全性に起因する。複合オフセット電圧(VOFFSET)を表す1つの方法は、補助差動入力対112を参照することであり、複合オフセット電圧(VOFFSET)はA*VOSAM/B+VOSBMに等しい。補助差動入力対112を参照して複合オフセット電圧(VOFFSET)を表すことによって、複合オフセット電圧(VOFFSET)は、図1において、第1の補助入力112(0)に対応する補助オフセット電圧(VOSBM)と同じ位置に存在するものとして示すことができる。
【００１８】
複合オフセット電圧(VOFFSET)の影響を緩和するために、自動較正回路104は、較正モードで動作するようにも構成される。この点について、第1および第2の一次入力114(0)、114(1)は、モード信号(MODE)が較正モードを示すことに応答して、電気的に結合される。たとえば、この態様では、モード信号(MODE)が較正モードを示すことに応答して、第1のスイッチ116(0)が非アクティブ化(すなわち開)され、第2のスイッチ116(1)がアクティブ化(すなわち、閉)される。したがって、較正モードでは、第1のスイッチ116(0)の非アクティブ化および第2のスイッチ116(1)のアクティブ化に起因して、第1の一次入力114(0)と第2の一次入力114(1)との間で、一次オフセット電圧(VOSAM)が差動的に印加される。その結果、オペアンプ102は、第1の補助入力112(0)の電圧と第2の補助入力112(1)の電圧との比較を表すオペアンプ出力電圧信号(VOUT)を生成する。したがって、複合オフセット電圧(VOFFSET)が第2の補助入力112(1)上のアナログ較正信号(CAL)よりも大きい場合、オペアンプ出力電圧信号(VOUT)は論理高「1」状態に等しい。反対に、複合オフセット電圧(VOFFSET)が第2の補助入力112(1)上のアナログ較正信号(CAL)未満である場合、オペアンプ出力電圧信号(VOUT)は論理低「0」状態に等しい。
【００１９】
引き続き図1を参照すると、オペアンプ出力電圧信号(VOUT)は、オペアンプ出力電圧信号(VOUT)を受信するように構成されたSARコントローラ106の電圧比較入力(VCMP)に供給される。開始入力(START_IN)上の開始信号(START)に応答して、SARコントローラ106は、モード信号(MODE)が較正モードを示すことに応答して、ビット信号出力D7〜D0上にビット信号108(7)〜108(0)を生成するように構成される。ビット信号出力D7〜D0は、連続するビット信号108(7)〜108(0)をDAC110に供給するように構成される。さらに、SARコントローラ106は、クロック信号(CLOCK)を受信するように構成されたクロック入力(CLOCK_IN)を含み、較正モードは、クロック信号(CLOCK)のN+1サイクルの持続時間を有する。この例では、NはSARコントローラ106のビット数に等しい。SARコントローラ106は、ビット信号108(7)〜108(0)に対応する8ビット(たとえば、ビット7〜0)を有する。したがって、自動較正オペアンプシステム100の較正モードは、9クロックサイクルの持続時間を有する。以下で説明するように、SARコントローラ106は、較正モードの最初の8サイクル中にビット信号108(7)〜108(0)を生成するように構成され、較正モードの最終サイクルは、完了信号(DONE)を生成するために使用される。他の態様では、ビット数「N」は、任意の整数であり得る。基準電圧の1/2の電圧(VREF/2)を有する電圧源118は、第1の補助入力112(0)を駆動する。
【００２０】
引き続き図1を参照すると、ビット信号108(7)〜108(0)の各々は、較正モードのサイクルに対応する。較正モードの現在のサイクルに対応するビット信号108(7)〜108(0)は、サイクルの最初に論理高「1」に設定される。たとえば、較正モードの第1のサイクルの間、ビット信号108(7)〜108(0)の最上位ビット(すなわち、ビット信号108(7))は、論理高「1」状態に設定され、ビット信号108(7)〜108(0)が1000000に等しくなる。ビット信号108(7)〜108(0)は、DAC110のビット信号入力S7〜S0に供給される。ビット信号108(7)〜108(0)の受信に応答して、DAC110は、ビット信号108(7)〜108(0)をアナログ較正信号(CAL)に変換するように構成される。DAC110は、第2の補助入力112(1)にアナログ較正信号(CAL)を供給するように構成された較正出力(CALOUT)を含む。
【００２１】
前述のように、第1の補助入力112(0)に関連する複合オフセット電圧(VOFFSET)が第2の補助入力112(1)上のアナログ較正信号(CAL)よりも大きい場合、オペアンプ出力電圧信号(VOUT)は論理高「1」状態に等しい。オペアンプ出力電圧信号(VOUT)が論理高「1」状態を有することに応答して、対応するビット信号108(7)〜108(0)は、論理高「1」状態のままである。反対に、第1の補助入力112(0)に関連する複合オフセット電圧(VOFFSET)が第2の補助入力112(1)上のアナログ較正信号(CAL)未満である場合、オペアンプ出力電圧信号(VOUT)は論理低「0」状態に等しい。オペアンプ出力電圧信号(VOUT)が論理低「0」状態を有することに応答して、対応するビット信号108(7)〜108(0)は、論理低「0」状態に設定される。たとえば、オペアンプ出力電圧信号(VOUT)が論理高「1」状態を有する場合、最上位ビット信号108(7)は、論理高「1」状態のままである。他の態様では、オペアンプ102によって実行される比較は、準安定領域においてオペアンプ出力電圧信号(VOUT)を生成することができる。そのような態様では、オペアンプ出力電圧信号(VOUT)を安定した論理高「1」状態または論理低「0」状態に駆動するために、追加の利得段を使用することができる。非限定的な例として、オペアンプ出力電圧信号(VOUT)がSARコントローラ106内の対応する要素をトリガできるように、SARコントローラ106において追加の利得段を使用することができる。
【００２２】
さらに、オペアンプ出力電圧信号(VOUT)に基づいて次の連続するビット信号108(7)〜108(0)が生成され、DAC110に供給されるように、オペアンプ出力電圧信号(VOUT)がSARコントローラ106に供給される。たとえば、次のビット信号108(7)〜108(0)は、論理高「1」状態に設定される(たとえば、ビット信号108(6)が論理高「1」に設定され、第1および第2の補助入力112(0)、112(1)に供給された電圧の比較がビット信号108(7)を論理高「1」状態に設定する場合、ビット信号108(7)〜108(0)は、11000000に設定される)。上記の変換および比較の機能は、較正モードの次のサイクルのために完了する。したがって、較正モードのN+1サイクル後、アナログ較正信号(CAL)は、複合オフセット電圧(VOFFSET)にほぼ等しい電圧を有する。言い換えれば、複合オフセット電圧(VOFFSET)は、(A*VOSAM/B+VOSBM)に等しい。SARコントローラ106の反復ごとにアナログ較正信号(CAL)と複合オフセット電圧(VOFFSET)とを比較することによって、較正モードの最終サイクルに続くアナログ較正信号(CAL)は、(A*VOSAM/B+VOSBM)(たとえば、複合オフセット電圧(VOFFSET))にほぼ等しい。
【００２３】
このように、前述のように、モード信号(MODE)が増幅モードを示すことに応答して、オペアンプ出力電圧信号(VOUT)は、A*(VIP-VIN+VOSAM)+B*(VOSBM-CAL)に等しい。前の式のアナログ較正信号(CAL)を(A*VOSAM/B+VOSBM)に置き換えることによって、式は、オペアンプ出力電圧信号(VOUT)=A(VIP-VIN)まで下がる。したがって、モード信号(MODE)が増幅モードを示すことに応答して、第2の補助入力112(1)に供給されるアナログ較正信号(CAL)は、複合オフセット電圧(VOFFSET)を補償する。言い換えれば、オペアンプ出力電圧信号(VOUT)に対する複合オフセット電圧(VOFFSET)(すなわち、オペアンプ102のすべてのオフセット電圧)の影響が緩和される。したがって、自動較正オペアンプシステム100は、オペアンプ102によって生成されるオペアンプ出力電圧信号(VOUT)に対する複合オフセット電圧(VOFFSET)の影響を低減または回避する。
【００２４】
この点について、図2は、複合オフセット電圧(VOFFSET)についてオペアンプ102を補償するために、図1の自動較正オペアンプシステム100によって使用される例示的なプロセス200を示す。プロセス200は、一次差動入力対114(0)、114(1)の電圧差および補助差動入力対112(0)、112(1)の電圧差に基づいて、オペアンプ102のオペアンプ出力電圧信号(VOUT)を生成する(ブロック202)ことを含む。プロセス200は、モード信号(MODE)が較正モードを示すことに応答して、一次差動入力対114(0)、114(1)を電気的に結合する(ブロック204)ことをさらに含む。プロセス200は、モード信号(MODE)が増幅モードを示すことに応答して、一次差動入力対114(0)、114(1)を電気的に減結合する(ブロック206)ことも含む。アナログ較正信号(CAL)は、基準電圧(VREF)の何分の一かに対応する電圧を有する。さらに、プロセス200は、モード信号(MODE)が較正モードを示すことに応答して、ビット信号108(7)〜108(0)を連続的に生成する(ブロック208)ことを含む。このように、各連続するビット信号108(7)〜108(0)の値は、オペアンプ出力電圧信号(VOUT)に基づく。
【００２５】
引き続き図2を参照すると、プロセス200は、モード信号(MODE)が較正モードを示すことに応じて、基準電圧(VREF)に基づいて、各連続するビット信号108(7)〜108(0)をアナログ較正信号(CAL)に変換する(ブロック210)ことも含む。さらに、プロセス200は、補助差動入力対112(0)、112(1)の1つの補助入力112(1)にアナログ較正信号(CAL)を供給する(ブロック212)ことを含む。さらに、補助差動入力対112(0)、112(1)の別の補助入力112(0)は、アナログ較正信号(CAL)が、モード信号(MODE)が増幅モードを示すことに応答して、オペアンプ102の複合オフセット電圧(VOFFSET)を補償するように、基準電圧(VREF)に基づく電圧によって駆動される。プロセス200を使用することによって、図1の自動較正オペアンプシステム100は、オペアンプ出力電圧信号(VOUT)に対する複合オフセット電圧(VOFFSET)の影響が低減または回避されるように、オペアンプ出力電圧信号(VOUT)を生成することができる。
【００２６】
この点について、図1および図2を参照して説明した動作をより完全に説明する非限定的な例として、図3は、図2のプロセス200を採用したときに図1で生成されたビット信号108(7)〜108(0)およびアナログ較正信号(CAL)の例示的なセット300を示す。この例では、基準電圧(VREF)は100mVに等しく、複合オフセット電圧(VOFFSET)は40mVに等しい。図1〜図3を参照すると、較正モードの第1のサイクル(サイクル1)の間、SARコントローラ106は、ビット信号108(7)(たとえば、最上位ビット)を論理高「1」状態に設定するように構成され、ビット信号108(6)〜108(0)を論理低「0」状態のままにすることができ、したがって、ビット信号108(7)〜108(0)を2進数10000000(すなわち、アラビア数字128)に設定することができる。DAC110は、式CAL=((ビット信号108(7)-108(0))/2N)*(VREF)を使用してアナログ較正信号(CAL)を生成するように構成される。この例では、N=8であり、したがって、アナログ較正信号(CAL)=((ビット信号108(7)〜108(0))/28)*(VREF)または((ビット信号108(7)〜108(0))/256)*(VREF)である。
【００２７】
引き続き図1〜図3を参照すると、較正モードの第1のサイクル(サイクル1)の間に、DAC110は、(128/256)*VREF、または(1/2)*VREFに等しい電圧を有するアナログ較正信号(CAL)を生成する。このように、較正モードの第1のサイクル(サイクル1)に対応するアナログ較正信号(CAL)は、(1/2)*(100mV)すなわち50mVに等しい。アナログ較正信号(CAL)は、オペアンプ102の第2の補助入力112(1)に供給され、オペアンプ102は、アナログ較正信号(CAL)を複合オフセット電圧(VOFFSET)と比較するように構成される。複合オフセット電圧(VOFFSET)がアナログ較正信号(CAL)よりも大きい場合、オペアンプ出力電圧信号(VOUT)は論理高「1」状態を有する。しかしながら、複合オフセット電圧(VOFFSET)がアナログ較正信号(CAL)未満である場合、オペアンプ出力電圧信号(VOUT)は論理低「0」状態を有する。複合オフセット電圧(VOFFSET)は40mVであり、アナログ較正信号(CAL)の50mV未満である。その結果、第1のサイクル(サイクル1)に対応するSARコントローラ106内のビット信号108(7)は、オペアンプ出力電圧信号(VOUT)の論理低「0」状態に設定される。
【００２８】
引き続き図1〜図3を参照すると、較正モードの第2のサイクル(サイクル2)の間、SARコントローラ106は、ビット信号108(6)を論理高「1」状態に設定するように構成され、ビット信号108(5)〜108(0)を論理低「0」状態のままにすることができ、したがって、ビット信号108(7)〜108(0)を2進数01000000(すなわち、アラビア数字64)に設定することができる。較正モードの第2のサイクル(サイクル2)の間に、アナログ較正信号(CAL)は、(64/256)*VREF、または1/4*VREFに等しい電圧でDAC110によって生成される。したがって、較正モードの第2のサイクル(サイクル2)に対応するアナログ較正信号(CAL)は、1/4*(100mV)すなわち25mVに等しい。アナログ較正信号(CAL)は、オペアンプ102の第2の補助入力112(1)に供給され、オペアンプ102は、再度アナログ較正信号(CAL)を複合オフセット電圧(VOFFSET)と比較するように構成される。この例では、40mVの複合オフセット電圧(VOFFSET)がアナログ較正信号(CAL)の25mVよりも大きいので、オペアンプ出力電圧信号(VOUT)は、論理高「1」状態を有する。その結果、第2のサイクル(サイクル2)に対応するSARコントローラ106内のビット信号108(6)は、オペアンプ出力電圧信号(VOUT)の論理高「1」状態に設定される。
【００２９】
引き続き図1〜図3を参照すると、較正モードの第3のサイクル(サイクル3)の間、SARコントローラ106は、ビット信号108(5)を論理高「1」状態に設定するように構成され、ビット信号108(4)〜108(0)を論理低「0」状態のままにすることができ、したがって、ビット信号108(7)〜108(0)を2進数01100000(すなわち、アラビア数字96)に設定することができる。較正モードの第3のサイクル(サイクル3)の間に、アナログ較正信号(CAL)は、(96/256)*VREFまたは(3/8)*VREFに等しい電圧でDAC110によって生成される。したがって、較正モードの第3のサイクル(サイクル3)に対応するアナログ較正信号(CAL)は、(3/8)*(100mV)すなわち37.5mVに等しい。アナログ較正信号(CAL)は、オペアンプ102の第2の補助入力112(1)に供給され、オペアンプ102は、再度アナログ較正信号(CAL)を複合オフセット電圧(VOFFSET)と比較するように構成される。この例では、40mVの複合オフセット電圧(VOFFSET)がアナログ較正信号(CAL)の37.5mVよりも大きいので、オペアンプ出力電圧信号(VOUT)は、論理高「1」状態を有する。その結果、第3のサイクル(サイクル3)に対応するSARコントローラ106内のビット信号108(5)は、オペアンプ出力電圧信号(VOUT)の論理高「1」状態に設定される。
【００３０】
引き続き図1〜図3を参照すると、較正モードの第4のサイクル(サイクル4)の間、SARコントローラ106は、ビット信号108(4)を論理高「1」状態に設定するように構成され、ビット信号108(3)〜108(0)を論理低「0」状態のままにすることができ、したがって、ビット信号108(7)〜108(0)を2進数01110000(すなわち、アラビア数字112)に設定することができる。較正モードの第4のサイクル(サイクル4)の間に、アナログ較正信号(CAL)は、(112/256)*VREFまたは(7/16)*VREFに等しい電圧でDAC110によって生成される。したがって、較正モードの第4のサイクル(サイクル4)に対応するアナログ較正信号(CAL)は、(7/16)*(100mV)すなわち43.75mVに等しい。アナログ較正信号(CAL)は、オペアンプ102の第2の補助入力112(1)に供給され、オペアンプ102は、再度アナログ較正信号(CAL)を複合オフセット電圧(VOFFSET)と比較するように構成される。この例では、40mVの複合オフセット電圧(VOFFSET)がアナログ較正信号(CAL)の43.75mV未満であるので、オペアンプ出力電圧信号(VOUT)は、論理低「0」状態を有し、SARコントローラ106内のビット信号108(4)がオペアンプ出力電圧信号(VOUT)の論理低「0」状態に設定される。
【００３１】
引き続き図1〜図3を参照すると、較正モードの第5のサイクル(サイクル5)の間、SARコントローラ106は、ビット信号108(3)を論理高「1」状態に設定するように構成され、ビット信号108(2)〜108(0)を論理低「0」状態のままにすることができ、したがって、ビット信号108(7)〜108(0)を2進数01101000(すなわち、アラビア数字104)に設定することができる。較正モードの第5のサイクル(サイクル5)の間に、アナログ較正信号(CAL)は、(104/256)*VREFまたは(13/32)*VREFに等しい電圧でDAC110によって生成される。したがって、較正モードの第5のサイクル(サイクル5)に対応するアナログ較正信号(CAL)は、(13/32)*(100mV)すなわち40.63mVに等しい。アナログ較正信号(CAL)は、オペアンプ102の第2の補助入力112(1)に供給され、オペアンプ102は、再度アナログ較正信号(CAL)を複合オフセット電圧(VOFFSET)と比較するように構成される。この例では、40mVの複合オフセット電圧(VOFFSET)がアナログ較正信号(CAL)の40.63mV未満であるので、オペアンプ出力電圧信号(VOUT)は、論理低「0」状態を有し、SARコントローラ106内のビット信号108(3)がオペアンプ出力電圧信号(VOUT)の論理低「0」状態に設定される。
【００３２】
引き続き図1〜図3を参照すると、較正モードの第6のサイクル(サイクル6)の間、SARコントローラ106は、ビット信号108(2)を論理高「1」状態に設定するように構成され、ビット信号108(1)〜108(0)を論理低「0」状態のままにすることができ、したがって、ビット信号108(7)〜108(0)を2進数01100100(すなわち、アラビア数字100)に設定することができる。較正モードの第6のサイクル(サイクル6)の間に、アナログ較正信号(CAL)は、(100/256)*VREFまたは(25/64)*VREFに等しい電圧でDAC110によって生成される。したがって、較正モードの第6のサイクル(サイクル6)に対応するアナログ較正信号(CAL)は、(25/64)*(100mV)すなわち39.06mVに等しい。アナログ較正信号(CAL)は、オペアンプ102の第2の補助入力112(1)に供給され、オペアンプ102は、再度アナログ較正信号(CAL)を複合オフセット電圧(VOFFSET)と比較するように構成される。この例では、40mVの複合オフセット電圧(VOFFSET)がアナログ較正信号(CAL)の39.06mVより大きいので、オペアンプ出力電圧信号(VOUT)は、論理高「1」状態を有し、SARコントローラ106内のビット信号108(2)がオペアンプ出力電圧信号(VOUT)の論理高「1」状態に設定される。
【００３３】
引き続き図1〜図3を参照すると、較正モードの第7のサイクル(サイクル7)の間、SARコントローラ106は、ビット信号108(1)を論理高「1」状態に設定するように構成され、ビット信号108(0)を論理低「0」状態のままにすることができ、したがって、ビット信号108(7)〜108(0)を2進数01100110(すなわち、アラビア数字102)に設定することができる。較正モードの第7のサイクル(サイクル7)の間に、アナログ較正信号(CAL)は、(102/256)*VREFまたは51/128*VREFに等しい電圧でDAC110によって生成される。したがって、較正モードの第7のサイクル(サイクル7)に対応するアナログ較正信号(CAL)は、(51/128)*(100mV)すなわち39.84mVに等しい。アナログ較正信号(CAL)は、オペアンプ102の第2の補助入力112(1)に供給され、オペアンプ102は、再度アナログ較正信号(CAL)を複合オフセット電圧(VOFFSET)と比較するように構成される。この例では、40mVの複合オフセット電圧(VOFFSET)がアナログ較正信号(CAL)の39.84mVより大きいので、オペアンプ出力電圧信号(VOUT)は、論理高「1」状態を有し、SARコントローラ106内のビット信号108(1)がオペアンプ出力電圧信号(VOUT)の論理高「1」状態に設定される。
【００３４】
引き続き図1〜図3を参照すると、較正モードの第8のサイクル(サイクル8)の間、SARコントローラ106は、ビット信号108(0)を論理高「1」状態に設定するように構成され、したがって、ビット信号108(7)〜108(0)が2進数01100111(すなわち、アラビア数字103)に設定される。較正モードの第8のサイクル(サイクル8)の間に、アナログ較正信号(CAL)は、(103/256)*VREFに等しい電圧でDAC110によって生成される。したがって、較正モードの第8のサイクル(サイクル8)に対応するアナログ較正信号(CAL)は、(103/256)*(100mV)すなわち40.23mVに等しい。アナログ較正信号(CAL)は、オペアンプ102の第2の補助入力112(1)に供給され、オペアンプ102は、再度アナログ較正信号(CAL)を複合オフセット電圧(VOFFSET)と比較するように構成される。この例では、40mVの複合オフセット電圧(VOFFSET)がアナログ較正信号(CAL)の40.23mV未満であるので、オペアンプ出力電圧信号(VOUT)は、論理低「0」状態を有し、SARコントローラ106内のビット信号108(0)がオペアンプ出力電圧信号(VOUT)の論理低「0」状態に設定される。したがって、較正モードの第8のサイクル(サイクル8)に続くビット信号108(7)〜108(0)は、2進数01100110(すなわち、アラビア数字102)である。
【００３５】
この点について、図3の例は、モード信号(MODE)が較正モードを示すことに応答して、図1のDAC110によって生成されるアナログ較正信号(CAL)(たとえば、39.84mV)が複合オフセット電圧(VOFFSET)にほぼ等しいことを示す。したがって、モード信号(MODE)が増幅モードを示すことに応答して、オペアンプ出力電圧信号(VOUT)に対する複合オフセット電圧(VOFFSET)の影響が低減または回避されるように、アナログ較正信号(CAL)を第2の補助入力112(1)に供給することができる。さらに、この例の較正モードの第9のサイクル(サイクル9)(図示せず)の間、SARコントローラ106は、較正モードが完了したことを他の構成要素に通知することができる完了信号(DONE)を生成するように構成される。
【００３６】
図1の自動較正オペアンプシステム100におけるアナログ較正信号(CAL)は、オペアンプ102内の第2の補助入力112(1)(たとえば、負の入力)に供給されるが、他の態様は、アナログ較正信号を第1の補助入力112(0)(たとえば、正の入力)に供給するとき、類似の補償を達成し得る。この点について、図4は、オペアンプ102を使用する自動較正オペアンプシステム400を示す。しかしながら、以下で詳細に説明するように、自動較正オペアンプシステム100のようにアナログ較正信号(CAL)を第2の補助入力112(1)に供給するのではなく、この態様における較正信号(CAL-4)は、第1の補助入力112(0)に供給される。
【００３７】
引き続き図4を参照すると、図1〜図3に関して上記に与えた説明と同様に、自動較正オペアンプシステム400は、オペアンプ102および自動較正回路402を使用し、複合オフセット電圧(VOFFSET)は、補助差動入力対112を参照して説明することができる(たとえば、複合オフセット電圧(VOFFSET)がA*VOSAM/B+VOSBMに等しい)。オペアンプ102は、モード信号(MODE)が較正モードを示すことに応答して、オペアンプ102の複合オフセット電圧(VOFFSET)およびアナログ較正信号(CAL-4)に基づいて、オペアンプ出力電圧信号(VOUT)を生成するように構成される。しかしながら、アナログ較正信号(CAL-4)が第1の補助入力112(0)(たとえば、正の入力)に供給されるので、自動較正オペアンプシステム400は、オペアンプ出力電圧信号(VOUT)の逆極性の反転オペアンプ出力電圧信号(VOUT-BAR)を生成するように構成された利得回路404も含む。オペアンプ出力電圧信号(VOUT)の極性を反転させることによって、利得回路404は、アナログ較正信号(CAL-4)が、第1の補助入力112(0)(たとえば、正の入力)に供給されながら、複合オフセット電圧(VOFFSET)の影響を補償することを可能にする。利得回路404はまた、DAC410に供給されるビット信号408(6)〜408(0)を生成するために、SARコントローラ406が、入力VCMP-4上で受信された反転オペアンプ出力電圧信号(VOUT-BAR)を使用し得るように、反転オペアンプ出力電圧信号(VOUT-BAR)に利得を供給する。この態様では、利得回路404は、インバータ412(0)、412(1)と、ANDベースのゲート414(たとえば、NANDゲート414)とを含む。
【００３８】
引き続き図4を参照すると、SARコントローラ406は、反転オペアンプ出力電圧信号(VOUT-BAR)に基づいてビット信号408(6)〜408(0)を生成するように構成された7ビットSARコントローラである。DAC410は、各ビット信号408(6)〜408(0)に応答してアナログ較正信号(CAL-4)を生成するように構成される。しかしながら、DAC410の構造は、DAC410がトップ基準電圧(VTOP)およびボトム基準電圧(VBOTTOM)を受信するように構成されている点で、図1のDAC110とは異なり、したがって、DAC410によって生成されるアナログ較正信号(CAL-4)は、(VTOP)と(VBOTTOM)との間の電圧を有する。したがって、DAC410は、式CAL-4=[((VTOP-VBOTTOM)/2N)*(ビット信号408(6)〜408(0))]+VBOTTOMを使用してアナログ較正信号(CAL-4)を生成するように構成される。さらに、正電圧(VPOS)によって駆動され、抵抗器R1、R2、R3、およびR4を含む分圧器416が使用される。分圧器416は、トップ基準電圧(VTOP)とボトム基準電圧(VBOTTOM)とを受信し、トップ基準電圧(VTOP)とボトム基準電圧(VBOTTOM)との加重平均である、基準電圧(VREF-4)を生成するように構成される。このように、式(R3*VTOP+R2*VBOTTOM)/(R2+R3)を使用して基準電圧(VREF-4)が計算される。R2がR3に等しい場合、基準電圧(VREF-4)は、トップ基準電圧(VTOP)とボトム基準電圧(VBOTTOM)との平均(すなわち、(VTOP+VBOTTOM)/2)に等しい。基準電圧(VREF-4)は、オペアンプ102の第2の補助入力112(1)を駆動する。このように、アナログ較正信号(CAL-4)と基準電圧(VREF-4)との電圧差は、正電圧の範囲と負電圧の範囲との間の複合オフセット電圧(VOFFSET)を補償し得る。
【００３９】
引き続き図4を参照すると、オペアンプ102は、モード信号(MODE)が増幅モードを示すことに応答して、オペアンプ102によって生成されるオペアンプ出力電圧信号(VOUT)を補償するために、アナログ較正信号(CAL-4)を使用するように構成される。オペアンプ出力電圧信号(VOUT)は、図1と同様の複合オフセット電圧(VOFFSET)の影響を緩和するように補償される。
【００４０】
引き続き図4を参照すると、自動較正オペアンプシステム400の動作は、図1で説明した動作と同様である。このように、開始入力(START-4_IN)上で受信された開始信号(START-4)は、図1で説明した較正モードと同様に、クロック入力(CLOCK-4_IN)上で受信されたクロック信号(CLOCK-4)によって制御される較正モードをSARコントローラ406に通知する。さらに、SARコントローラ406は、較正モードが完了したことを他の構成要素に通知することができる完了信号(DONE)を生成するように構成される。反転完了信号(DONE-BAR)は、モード信号(MODE)が較正モードを示すことに応答して、第1の電圧入力(VIP)を第1および第2の一次入力114(0)、114(1)に結合するように構成されたスイッチ418を制御するために使用される。反転完了信号(DONE-BAR)は、利得回路404内のANDベースゲート414への入力としても使用される。さらに、反転完了信号(DONE-BAR)がスイッチ418を非アクティブ化すると、自動較正オペアンプシステム400は、増幅モードで動作し、オペアンプ102は、アナログ較正信号(CAL-4)がオペアンプ102の複合オフセット電圧(VOFFSET)の影響を補償する方法で、オペアンプ出力電圧信号(VOUT)を生成する。図3のオペアンプ102にアナログ較正信号(CAL-4)を選択的に供給するように制御され得るスイッチ420も含まれる。
【００４１】
さらに、図5は、図4の自動較正オペアンプシステム400と同様の自動較正オペアンプシステム500を示す。オペアンプ102は、ヌリングオペアンプ504を含む自動ゼロ化オペアンプ502内で使用されるが、自動較正オペアンプシステム500および自動ゼロ化オペアンプ502の自動ゼロ化機構は、同時に使用されない。言い換えれば、自動較正オペアンプシステム500は、オペアンプ102によって生成されたオペアンプ出力電圧信号(VOUT)を補償して、複合オフセット電圧(VOFFSET)の影響を緩和し、したがって、ヌリングオペアンプ504は、従来の自動ゼロ化オペアンプのように電圧補償を提供するために使用されない。代わりに、スイッチ506(0)〜506(3)は、ヌリングオペアンプ504が第1の補助入力112(0)にいかなる電圧も供給しないように、非アクティブのままである。このように、図5は、ゼロ化オペアンプ504を無効化しながら、自動ゼロ化オペアンプ502内のオペアンプ102を使用して、自動較正オペアンプシステム500が形成され得ることを示す。したがって、SARコントローラ406およびDAC410などの自動較正オペアンプシステム500の要素は、オペアンプ102を含む回路のみでなく、自動ゼロ化オペアンプ502を含む回路設計に追加され得る。そのようなストラテジーは、オペアンプ設計の内部構成要素を変更することを回避することが望ましいときに、自動ゼロ化オペアンプ502内のオペアンプ102の自動較正を達成するために使用され得る。
【００４２】
さらに、それぞれ図1、図4、または図5の自動較正オペアンプシステム100、400、または500を使用し得る1つの回路は、図6に示すオンダイ電流測定(ODCM)システム600である。明快のために、この態様を説明するとき、図1の自動較正オペアンプシステム100に関連する要素が参照される。ODCMシステム600は、負荷回路602の電源電流(図示せず)を測定するために使用される。そのような電流を測定するために、ODCMシステム600は、入力電圧をヘッドスイッチトランジスタ606のソースに供給する電圧源(Vdd)604を含む。ヘッドスイッチトランジスタ606は、電圧信号(V)を負荷回路602に到達させることによって負荷回路602に電力制御を提供する。電圧源604はまた、ヘッドスイッチトランジスタ606の幅の何分の一かであるミラートランジスタ608のソースに入力電圧を供給する。ヘッドスイッチトランジスタ606とミラートランジスタ608の両方は、電界効果トランジスタ(FET)のトライオード領域内に深くバイアスされ、それらのトランジスタが、低値の抵抗器として効果的に機能するようになる。さらに、カスコードトランジスタ610は、ミラートランジスタ608にわたる電圧を制御し、電流がカスコードトランジスタ610を通ってセンス抵抗器612に流れる。アナログデジタル変換器(ADC)614が、負荷回路602の電源電流を表すデジタルデータストリーム616を生成できるように、センス抵抗器612にわたって電圧が生成される。
【００４３】
引き続き図6を参照すると、ODCMシステム600が適切に機能するために、ヘッドスイッチトランジスタ606およびミラートランジスタ608は、正確に等しいドレイン-ソース電圧を有することが必要である。このように、図1の自動較正オペアンプシステム100は、カスコードトランジスタ610とともに、ミラートランジスタ608のドレイン-ソース電圧を、ヘッドスイッチトランジスタ606のドレイン-ソース電圧に等しくさせる。特に、自動較正オペアンプシステム100のオペアンプ102は、ミラートランジスタ608からの第1の一次入力114(0)上の第1の入力電圧(図示せず)および負荷回路602からの第2の一次入力114(1)上の第2の入力電力(図示せず)を受信するように構成される。より具体的には、自動較正オペアンプシステム100は、ミラートランジスタ608にわたる電圧をヘッドスイッチトランジスタ606にわたる電圧に等しく保つために、カスコードトランジスタ610を制御する。これによって、ミラートランジスタ608とヘッドスイッチトランジスタ606のドレイン-ソース電圧は、互いに等しく保たれる。しかしながら、この例では、ヘッドスイッチトランジスタ606は、ミラートランジスタ608と比較して比較的大きいため、ヘッドスイッチトランジスタ606のドレイン-ソース電圧は比較的小さい。したがって、オペアンプ102に関連する複合オフセット電圧(VOFFSET)の影響が無視できる場合、自動較正オペアンプシステム100は、ミラートランジスタ608のドレイン-ソース電圧を妨害しない。このように、自動較正オペアンプシステム100は、複合オフセット電圧(VOFFSET)の影響を補償する(すなわち、なくす)ように構成されているので、ミラートランジスタ608のドレイン-ソース電圧は、ヘッドスイッチトランジスタ606のドレイン-ソース電圧と正確に等しくなる。
【００４４】
さらに、本明細書で説明する要素は、特定の機能を実行するための手段と呼ばれることがある。この点について、オペアンプ102は、本明細書では、一次差動入力対114(0)、114(1)の電圧差、および補助差動入力対112(0)、112(1)の電圧差に基づいてオペアンプ出力電圧信号(VOUT)を生成するための手段と呼ばれることがある。自動較正回路104は、本明細書では、モード信号(MODE)が較正モードを示すことに応答して、一次差動入力対114(0)、114(1)を電気的に結合する手段と呼ばれることがある。自動較正回路104は、本明細書では、モード信号(MODE)が増幅モードを示すことに応答して、一次差動入力対114(0)、114(1)を電気的に減結合するための手段と呼ばれることもある。SARコントローラ106は、本明細書では、モード信号(MODE)が較正モードを示すことに応答して、複数のビット信号108(7)〜108(0)を連続的に生成するための手段と呼ばれることがある。DAC110は、本明細書では、モード信号(MODE)が較正モードを示すことに応じて、基準電圧(VREF)に基づいて、各連続する複数のビット信号108(7)〜108(0)をアナログ較正信号(CAL)に変換するための手段と呼ばれることがある。さらに、DAC110は、本明細書では、補助差動入力対112(0)、112(1)の一方の補助入力112(1)にアナログ較正信号(CAL)を供給するための手段と呼ばれることもある。
【００４５】
本明細書に開示される態様による、オフセット電圧の影響を緩和するための自動較正演算増幅器(オペアンプ)システムは、任意のプロセッサベースのデバイス内に設けることができるか、またはその中に組み込むことができる。例としては、限定ではないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、携帯電話、セルラーフォン、スマートフォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤおよび自動車が含まれる。
【００４６】
この点について、図7は、それぞれ、図1、図4および図5に示す自動較正オペアンプシステム100、400、または500を使用し得る要素を含むプロセッサベースシステム700の一例を示す。この例では、プロセッサベースシステム700は、各々が1つまたは複数のプロセッサ704を含む、1つまたは複数の中央処理ユニット(CPU)702を含む。CPU702は、一時的に記憶されたデータに迅速にアクセスするために、プロセッサ704に結合されたキャッシュメモリ706を有する場合がある。CPU702は、システムバス708に結合され、プロセッサベースのシステム700に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、CPU702は、システムバス708を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、CPU702は、スレーブデバイスの一例として、メモリコントローラ710にバストランザクション要求を伝達することができる。図7には示されていないが、複数のシステムバス708が設けられることがあり、その場合、各システムバス708は異なるファブリックを構成する。
【００４７】
他のマスタデバイスおよびスレーブデバイスをシステムバス708に接続することができる。図7に示されるように、これらのデバイスは、例として、メモリシステム712、1つまたは複数の入力デバイス714、1つまたは複数の出力デバイス716、1つまたは複数のネットワークインターフェースデバイス718、および1つまたは複数のディスプレイコントローラ720を含むことができる。入力デバイス714は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。出力デバイス716は、限定はしないが、オーディオ、ビデオ、他の視覚インジケータなどを含む任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス718は、ネットワーク722との間のデータの交換を可能にするように構成された、任意のデバイスとすることができる。ネットワーク722は、限定はしないが、ワイヤードネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイヤレスローカルエリアネットワーク(WLAN)、ワイドエリアネットワーク(WAN)、ブルートゥース(登録商標)ネットワーク、およびインターネットを含む、任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス718は、必要に応じて、任意のタイプの通信プロトコルをサポートするように構成されることが可能である。メモリシステム712は、1つまたは複数のメモリユニット724(0)〜724(M)を含み得る。
【００４８】
CPU702は、1つまたは複数のディスプレイ726に送られる情報を制御するために、システムバス708を介してディスプレイコントローラ720にアクセスするように構成される場合もある。ディスプレイコントローラ720は、1つまたは複数のビデオプロセッサ728を介して、表示されるべき情報をディスプレイ726に送り、ビデオプロセッサ728は、表示されるべき情報を、ディスプレイ726に適したフォーマットになるように処理する。ディスプレイ726は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、発光ダイオード(LED)ディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
【００４９】
本明細書において開示される態様に関して説明される種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェアとして、メモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令として、またはその両方の組合せとして実現される場合があることは、当業者はさらに理解されよう。本明細書で説明するマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップにおいて使用されてもよい。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってもよく、所望の任意のタイプの情報を記憶するように構成されてもよい。この互換性を明確に説明するために、上記では、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップは、概してそれらの機能に関して説明してきた。そのような機能がどのように実現されるかは、特定の適用例、設計選択、および/またはシステム全体に課される設計制約によって決まる。当業者は、説明した機能を特定の用途ごとに様々な方法で実装し得るが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００５０】
本明細書において開示される態様に関連して説明される種々の例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタロジック、個別ハードウェア構成要素、または本明細書において説明される機能を実行するように設計されるそれらの任意の組合せを用いて実現または実行される場合がある。プロセッサは、マイクロプロセッサである場合があるが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンの場合がある。プロセッサは、コンピューティングデバイスの組合せ(たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成)として実装される場合もある。
【００５１】
本明細書で開示する態様は、ハードウェアとして具現化され、かつハードウェアに記憶されている命令として具現化されてもよく、命令は、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体内に存在してもよい。例示的な記憶媒体が、プロセッサがその記憶媒体から情報を読み取ること、およびその記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化される場合がある。プロセッサおよび記憶媒体は、ASICに存在する場合がある。ASICは、リモート局の中に存在する場合がある。代替として、プロセッサおよび記憶媒体は、リモート局、基地局、またはサーバの中に個別構成要素として存在する場合がある。
【００５２】
本明細書の例示的な態様のいずれかにおいて説明される動作ステップは、例および説明を提供するために記載されることにも留意されたい。上述の動作は、図示されたシーケンス以外の多数の異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明された動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様において論じられた1つまたは複数の動作ステップは組み合わされる場合がある。当業者には容易に明らかであるように、フローチャート図に示す動作ステップが数多くの異なる修正を受けてもよいことを理解されたい。当業者にはまた、情報および信号が様々な異なる技術および技法のいずれを使用して表されてもよいことが理解されよう。たとえば、上記の説明全体を通じて参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場あるいは光粒子、またはそれらの任意の組合せによって表現されてもよい。
【００５３】
本開示のこれまでの説明は、いかなる当業者も本開示を作製または使用することが可能になるように提供される。本開示の種々の変更が、当業者には容易に明らかになり、本明細書において規定される一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用される場合がある。したがって、本開示は、本明細書において説明された例および設計には限定されず、本明細書において開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００５４】
100  自動較正オペアンプシステム
102  オペアンプ
104  自動較正回路
106  SARコントローラ
108(7)〜108(0)  ビット信号
110  デジタルアナログ変換器(DAC)
112  補助差動入力対
114  一次差動入力対
116(0)  第1のスイッチ
116(1)  第2のスイッチ
117  出力
400  自動較正オペアンプシステム
402  自動較正回路
404  利得回路
406  SARコントローラ
408(6)〜408(0)  ビット信号
410  DAC
412  インバータ
414  NANDゲート
416  分圧器
418  スイッチ
420  スイッチ
500  自動較正オペアンプシステム
502  自動ゼロ化オペアンプ
504  ヌリングオペアンプ
600  オンダイ電流測定(ODCM)システム
602  負荷回路
604  電圧源(Vdd)
606  ヘッドスイッチトランジスタ
608  ミラートランジスタ
610  カスコードトランジスタ
612  センス抵抗器
614  アナログデジタル変換器(ADC)
616  デジタルデータストリーム
700  プロセッサベースシステム
702  中央処理ユニット(CPU)
704  プロセッサ
706  キャッシュメモリ
708  システムバス
710  メモリコントローラ
712  メモリシステム
714  入力デバイス
716  出力デバイス
718  ネットワークインターフェースデバイス
720  ディスプレイコントローラ
722  ネットワーク
724(0)〜724(M)  メモリユニット
726  ディスプレイ
728  ビデオプロセッサ
【図１】
2018523411.tif 000003
【図２】
2018523411.tif 000004
【図３】
2018523411.tif 000005
【図４】
2018523411.tif 000006
【図５】
2018523411.tif 000007
【図６】
2018523411.tif 000008
【図７】
2018523411.tif 000009
【手続補正書】
【提出日】平成30年2月15日(2018.2.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
自動較正演算増幅器(オペアンプ)システムであって、
オペアンプであり、
一次差動入力対と、補助差動入力対と、出力と
を含み、前記一次差動入力対の電圧差および前記補助差動入力対の電圧差に基づいて、前記出力上にオペアンプ出力電圧信号を生成するように構成された
オペアンプと、
自動較正回路であり、
前記オペアンプが前記補助差動入力対上の電圧の比較を実行することによって、前記オペアンプ出力電圧信号が生成されるように、モード信号が較正モードを示すことに応答して、前記一次差動入力対を電気的に結合し、
前記モード信号が増幅モードを示すことに応答して、前記一次差動入力対を電気的に減結合する
ように構成された自動較正回路と
を含み、前記自動較正回路が、
前記モード信号が前記較正モードを示すことに応答して、複数のビット信号を連続的に生成するように構成された逐次近似レジスタ(SAR)コントローラであり、各連続する複数のビット信号の値が、前記オペアンプ出力電圧信号に基づく、逐次近似レジスタ(SAR)コントローラと、
デジタルアナログ変換器(DAC)であり、
前記モード信号が前記較正モードを示すことに応答して、基準電圧に基づいて、各連続する複数のビット信号をアナログ較正信号に変換し、
前記アナログ較正信号を前記補助差動入力対の一方の補助入力に供給するように構成され、前記補助差動入力対の他方の入力は、前記モード信号が前記増幅モードを示すことに応答して、前記アナログ較正信号が、前記オペアンプの複合オフセット電圧を補償するように、前記基準電圧に基づく電圧によって駆動されるように構成される、
デジタルアナログ変換器(DAC)と
を含む、
自動較正演算増幅器(オペアンプ)システム。
【請求項２】
前記SARコントローラが、
前記オペアンプ出力電圧信号を受信するように構成された電圧比較入力と、
前記連続する複数のビット信号を前記DACに供給するように構成された複数のビット信号出力と
を含む、請求項1に記載の自動較正オペアンプシステム。
【請求項３】
前記DACが、
前記連続する複数のビット信号を受信するように構成された複数のビット信号入力と、
前記アナログ較正信号を前記補助差動入力対の一方の補助入力に供給するように構成された較正出力と
を含む、請求項2に記載の自動較正オペアンプシステム。
【請求項４】
前記一次差動入力対が、第1の一次入力および第2の一次入力を含み、一次オフセット電圧が、前記第1および第2の一次入力に関連付けられ、
前記補助差動入力対が、第1の補助入力および第2の補助入力を含み、補助オフセット電圧が、前記第1および第2の補助入力に関連付けられ、
前記複合オフセット電圧が、前記一次オフセット電圧および補助オフセット電圧に基づく
請求項3に記載の自動較正オペアンプシステム。
【請求項５】
前記DACが、前記アナログ較正信号を前記オペアンプの前記第2の補助入力に供給するように構成されることによって、前記アナログ較正信号を供給するように構成される、請求項4に記載の自動較正オペアンプシステム。
【請求項６】
前記自動較正回路が、
前記モード信号が前記増幅モードを示すことに応答して、アクティブ化するように構成された第1のスイッチであり、
第1の入力電圧が、前記第1のスイッチのアクティブ化に応答して、前記第1の一次入力に供給され、前記自動較正オペアンプシステムが、前記増幅モードであり、
前記一次オフセット電圧が、前記第1のスイッチの非アクティブ化に応答して、前記第1の一次入力に供給され、前記自動較正オペアンプシステムが、前記較正モードである、
第1のスイッチと、
前記モード信号が前記較正モードを示すことに応答して、アクティブ化するように構成された第2のスイッチであり、
前記一次オフセット電圧が、前記第2のスイッチのアクティブ化に応答して、前記第2の一次入力に供給され、前記自動較正オペアンプシステムが、前記較正モードであり、
第2の入力電圧が、前記第2のスイッチの非アクティブ化に応答して、前記第2の一次入力に供給され、前記自動較正オペアンプシステムが、前記増幅モードである、
第2のスイッチと
をさらに含む、請求項5に記載の自動較正オペアンプシステム。
【請求項７】
前記SARコントローラが、
開始信号を受信するように構成された開始入力と、
クロック信号を受信するように構成されたクロック入力と
をさらに含み、前記SARコントローラがさらに、
前記開始信号に応答して、前記複数のビット信号を生成し、
前記クロック信号の1サイクル内に1ビットの信号が生成されるように、前記複数のビット信号を生成する
ように構成されることによって、前記複数のビット信号を連続的に生成するように構成される
請求項6に記載の自動較正オペアンプシステム。
【請求項８】
前記SARコントローラが、8ビットSARコントローラを含む、請求項7に記載の自動較正オペアンプシステム。
【請求項９】
反転オペアンプ出力電圧信号を生成するように構成された利得回路をさらに含み、前記反転オペアンプ出力電圧信号が前記電圧比較入力に供給される、請求項4に記載の自動較正オペアンプシステム。
【請求項１０】
前記DACがさらに、
トップ基準電圧を受信し、
ボトム基準電圧を受信し、
前記トップ基準電圧と前記ボトム基準電圧との間の電圧で前記アナログ較正信号を生成するように構成されることによって、前記アナログ較正信号を生成する
ように構成される、請求項9に記載の自動較正オペアンプシステム。
【請求項１１】
前記DACが、前記アナログ較正信号を前記オペアンプの前記第1の補助入力に供給するように構成されることによって、前記アナログ較正信号を供給するように構成される、請求項10に記載の自動較正オペアンプシステム。
【請求項１２】
前記SARコントローラが、7ビットSARコントローラを含む、請求項11に記載の自動較正オペアンプシステム。
【請求項１３】
集積回路(IC)に組み込まれた、請求項1に記載の自動較正オペアンプシステム。
【請求項１４】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、携帯電話、セルラーフォン、スマートフォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなる群から選択されるデバイスの中に統合された、請求項1に記載の自動較正オペアンプシステム。
【請求項１５】
自動較正演算増幅器(オペアンプ)システムであって、
一次差動入力対の電圧差および補助差動入力対の電圧差に基づいて、オペアンプ出力電圧信号を生成するための手段と、
前記オペアンプ出力電圧信号を生成するための前記手段が前記補助差動入力対上の電圧の比較を実行することによって、前記オペアンプ出力電圧信号が生成されるように、モード信号が較正モードを示すことに応答して、前記一次差動入力対を電気的に結合するための手段と、
前記モード信号が増幅モードを示すことに応答して、前記一次差動入力対を電気的に減結合するための手段と、
前記モード信号が前記較正モードを示すことに応答して、複数のビット信号を連続的に生成するための手段であり、各連続する複数のビット信号の値が、前記オペアンプ出力電圧信号に基づく、手段と、
前記モード信号が前記較正モードを示すことに応答して、基準電圧に基づいて、各連続する複数のビット信号をアナログ較正信号に変換するための手段と、
前記アナログ較正信号を前記補助差動入力対の一方の補助入力に供給するための手段であり、前記補助差動入力対の他方の入力は、前記モード信号が前記増幅モードを示すことに応答して、前記アナログ較正信号が、前記オペアンプ出力電圧信号を生成するための前記手段の複合オフセット電圧を補償するように、前記基準電圧に基づく電圧によって駆動されるように構成される、手段と
を含む、自動較正演算増幅器(オペアンプ)システム。
【請求項１６】
演算増幅器(オペアンプ)を自動的に較正するための方法であって、
一次差動入力対の電圧差および補助差動入力対の電圧差に基づいて、オペアンプのオペアンプ出力電圧信号を生成するステップと、
前記オペアンプが前記補助差動入力対上の電圧の比較を実行することによって、前記オペアンプ出力電圧信号が生成されるように、モード信号が較正モードを示すことに応答して、前記一次差動入力対を電気的に結合するステップと、
前記モード信号が増幅モードを示すことに応答して、前記一次差動入力対を電気的に減結合するステップと、
前記モード信号が前記較正モードを示すことに応答して、複数のビット信号を連続的に生成するステップであり、各連続する複数のビット信号の値が、前記オペアンプ出力電圧信号に基づく、ステップと、
前記モード信号が前記較正モードを示すことに応答して、基準電圧に基づいて、各連続する複数のビット信号をアナログ較正信号に変換するステップと、
前記アナログ較正信号を前記補助差動入力対の一方の補助入力に供給するステップであり、前記補助差動入力対の他方の入力は、前記モード信号が前記増幅モードを示すことに応答して、前記アナログ較正信号が、前記オペアンプの複合オフセット電圧を補償するように、前記基準電圧に基づく電圧によって駆動されるように構成される、ステップと
を含む方法。
【請求項１７】
前記複数のビット信号を連続的に生成するステップが、
開始信号に応答して前記複数のビット信号を生成するステップと、
クロック信号の1サイクル内に1ビットの信号が生成されるように、前記複数のビット信号を生成するステップと
をさらに含む、請求項16に記載の方法。
【請求項１８】
各連続する複数のビット信号を前記アナログ較正信号に変換するステップが、
トップ基準電圧を受信するステップと、
ボトム基準電圧を受信するステップと、
前記トップ基準電圧と前記ボトム基準電圧との間の電圧で前記アナログ較正信号を生成するステップと
を含む、請求項16に記載の方法。
【請求項１９】
オンダイ電流測定システムであって、
電圧源であり、
ヘッドスイッチトランジスタのソースに電圧を供給し、
ミラートランジスタのソースに電圧を供給する
ように構成された電圧源と、
負荷回路に電圧を供給するように構成された前記ヘッドスイッチトランジスタと、
カスコードトランジスタのソースに電圧を供給するように構成された前記ミラートランジスタと、
センス抵抗器に電圧を供給するように構成された前記カスコードトランジスタのドレインと、
電圧をアナログデジタル変換器(ADC)に供給するように構成された前記センス抵抗器と、
前記センス抵抗器からの前記電圧を、前記負荷回路の電源電流を表すデジタルデータストリームに変換するように構成された前記ADCと、
自動較正演算増幅器(オペアンプ)システムと、を含み、前記自動較正演算増幅器(オペアンプ)システムが、
オペアンプであり、
一次差動入力対と、補助差動入力対と、出力と
を含み、前記一次差動入力対の電圧差および前記補助差動入力対の電圧差に基づいて、前記出力上にオペアンプ出力電圧信号を生成するように構成された
オペアンプと、
自動較正回路であり、
前記オペアンプが前記補助差動入力対上の電圧の比較を実行することによって、前記オペアンプ出力電圧信号が生成されるように、モード信号が較正モードを示すことに応答して、前記一次差動入力対を電気的に結合し、
前記モード信号が増幅モードを示すことに応答して、前記一次差動入力対を電気的に減結合する
ように構成された自動較正回路と
を含み、前記自動較正回路が、
前記モード信号が前記較正モードを示すことに応答して、複数のビット信号を連続的に生成するように構成された逐次近似レジスタ(SAR)コントローラであり、各連続する複数のビット信号の値が、前記オペアンプ出力電圧信号に基づく、逐次近似レジスタ(SAR)コントローラと、
デジタルアナログ変換器(DAC)であり、
前記モード信号が前記較正モードを示すことに応答して、基準電圧に基づいて、各連続する複数のビット信号をアナログ較正信号に変換し、
前記アナログ較正信号を前記補助差動入力対の一方の補助入力に供給するように構成され、前記補助差動入力対の他方の入力は、前記モード信号が前記増幅モードを示すことに応答して、前記アナログ較正信号が、前記オペアンプの複合オフセット電圧を補償するように、前記基準電圧に基づく電圧によって駆動されるように構成される、
デジタルアナログ変換器(DAC)と
を含み、
前記オペアンプがさらに、
前記モード信号が前記増幅モードを示すことに応じて、前記ミラートランジスタのドレインから第1の入力電圧を受信し、前記負荷回路から第2の入力電圧を受信し、前記オペアンプ出力電圧信号を前記カスコードトランジスタのゲートに供給する
ように構成される、
オンダイ電流測定システム。
【請求項２０】
前記SARコントローラが、
前記オペアンプ出力電圧信号を受信するように構成された電圧比較入力と、
前記連続する複数のビット信号を前記DACに供給するように構成された複数のビット信号出力と
を含む、請求項19に記載のオンダイ電流測定システム。
【請求項２１】
前記DACが、
前記連続する複数のビット信号を受信するように構成された複数のビット信号入力と、
前記アナログ較正信号を前記補助差動入力対の一方の補助入力に供給するように構成された較正出力と
を含む、請求項20に記載のオンダイ電流測定システム。
【請求項２２】
前記一次差動入力対が、第1の一次入力および第2の一次入力を含み、一次オフセット電圧が、前記第1および第2の一次入力に関連付けられ、
前記補助差動入力対が、第1の補助入力および第2の補助入力を含み、補助オフセット電圧が、前記第1および第2の補助入力に関連付けられ、
前記複合オフセット電圧が、前記一次オフセット電圧および補助オフセット電圧に基づく
請求項21に記載のオンダイ電流測定システム。
【請求項２３】
前記DACが、前記アナログ較正信号を前記オペアンプの前記第2の補助入力に供給するように構成されることによって、前記アナログ較正信号を供給するように構成される、請求項22に記載のオンダイ電流測定システム。
【請求項２４】
前記自動較正回路が、
前記モード信号が前記増幅モードを示すことに応答して、アクティブ化するように構成された第1のスイッチであり、
前記第1の入力電圧が、前記第1のスイッチのアクティブ化に応答して、前記第1の一次入力に供給され、前記自動較正オペアンプシステムが、前記増幅モードであり、
前記一次オフセット電圧が、前記第1のスイッチの非アクティブ化に応答して、前記第1の一次入力に供給され、前記自動較正オペアンプシステムが、前記較正モードである、
第1のスイッチと、
前記モード信号が前記較正モードを示すことに応答して、アクティブ化するように構成された第2のスイッチであり、
前記一次オフセット電圧が、前記第2のスイッチのアクティブ化に応答して、前記第2の一次入力に供給され、前記自動較正オペアンプシステムが、前記較正モードであり、
前記第2の入力電圧が、前記第2のスイッチの非アクティブ化に応答して、前記第2の一次入力に供給され、前記自動較正オペアンプシステムが、前記増幅モードである、
第2のスイッチと
をさらに含む、請求項23に記載のオンダイ電流測定システム。
【請求項２５】
前記SARコントローラが、
開始信号を受信するように構成された開始入力と、
クロック信号を受信するように構成されたクロック入力と
をさらに含み、前記SARコントローラがさらに、
前記開始信号に応答して、前記複数のビット信号を生成し、
前記クロック信号の1サイクル内に1ビットの信号が生成されるように、前記複数のビット信号を生成する
ように構成されることによって、前記複数のビット信号を連続的に生成するように構成される
請求項24に記載のオンダイ電流測定システム。
【請求項２６】
前記SARコントローラが、8ビットSARコントローラを含む、請求項25に記載のオンダイ電流測定システム。
【請求項２７】
反転オペアンプ出力電圧信号を生成するように構成された利得回路をさらに含み、前記反転オペアンプ出力電圧信号が前記電圧比較入力に供給される、請求項22に記載のオンダイ電流測定システム。
【請求項２８】
前記DACがさらに、
トップ基準電圧を受信し、
ボトム基準電圧を受信し、
前記トップ基準電圧と前記ボトム基準電圧との間の電圧で前記アナログ較正信号を生成するように構成されることによって、前記アナログ較正信号を生成する
ように構成される、請求項27に記載のオンダイ電流測定システム。
【請求項２９】
前記DACが、前記アナログ較正信号を前記オペアンプの前記第1の補助入力に供給するように構成されることによって、前記アナログ較正信号を供給するように構成される、請求項28に記載のオンダイ電流測定システム。
【請求項３０】
前記SARコントローラが、7ビットSARコントローラを含む、請求項29に記載のオンダイ電流測定システム。
【国際調査報告】
2018523411.tif 000010
2018523411.tif 000011