(57)【要約】  低電圧トランジスタのみを用いて高電圧半導体素子（Ｔ２）にバイアスをかけること及び駆動することに使用するためのシステム、方法及び装置を説明する。当該装置及び方法は、複数の高電圧半導体素子を制御して、電力増幅器、電力管理及び変換並びに他の用途等の高電圧電力制御を可能にするように適合されている。低電圧制御トランジスタの最大電圧処理に比べて第１の電圧（ＶＩＮ）は大きい。低電圧トランジスタのみを用いた新規なレベルシフタを使用する高入力電圧から低出力電圧へのＤＣ／ＤＣ電力変換の実施も提供される。フローティングノード（Ｖｄｄ２＋ＳＷ、ＳＷ）及び高電圧容量結合（３２０）及び制御素子が低電圧トランジスタを用いて高電圧制御を可能にするレベルシフタ（３２５）も提示する。
2018510605.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧よりも高い電圧に耐えることができる高電圧素子を制御するように構成されたレベルシフタであって、当該レベルシフタは、
複数のトランジスタ素子を含む回路装置であって、該トランジスタ素子のそれぞれは前記第１の電圧よりも実質的に低い第２の電圧に耐えるように構成されている、回路装置と、
第１のスイッチング電圧を持つように構成された前記回路装置の第１の電源端子であって、該第１のスイッチング電圧は基準電圧と前記第１の電圧よりも高い電圧との間で切り替わる、前記回路装置の第１の電源端子と、
前記第１のスイッチング電圧の関数である第２のスイッチング電圧を持つように構成された前記回路装置の第２の電源端子であって、該第２のスイッチング電圧は前記第１のスイッチング電圧と前記第２の電圧との合計に実質的に対応する、前記回路装置の第２の電源端子と、
前記高電圧素子を制御するための入力タイミング制御信号を受け取るように構成された前記回路装置の入力端子であって、該タイミング制御信号は、非ガルバニ結合により前記回路装置の複数のトランジスタ素子と結合するように構成されている、前記回路装置の入力端子と、
前記第１の電圧よりも高い電圧にある出力タイミング制御信号を前記高電圧素子に提供するように構成された前記回路装置の出力端子であって、該出力タイミング制御信号は結合された前記入力タイミング制御信号に基づく、前記回路装置の出力端子と、
を含む、レベルシフタ。
【請求項２】
前記非ガルバニ結合は、ａ）容量結合、ｂ）磁気結合及びｃ）光結合のうちの１つである、請求項１に記載のレベルシフタ。
【請求項３】
前記第１の電圧は１０ボルト以上であり、前記第２の電圧は５ボルト以下である、請求項１に記載のレベルシフタ。
【請求項４】
前記第１の電圧は２５ボルト以上であり、前記第２の電圧は２．５ボルト以下である、請求項１に記載のレベルシフタ。
【請求項５】
前記入力タイミング制御信号は第１のタイミング制御信号及び第２のタイミング制御信号を含み、該第２のタイミング制御信号は該第１のタイミング制御信号を反転させたものである、請求項１に記載のレベルシフタ。
【請求項６】
前記第２のタイミング制御信号はさらに前記第１のタイミング制御信号に対して時間シフトされている、請求項５に記載のレベルシフタ。
【請求項７】
前記非ガルバニ結合は容量結合である、請求項１又は６に記載のレベルシフタ。
【請求項８】
前記容量結合は、前記第１のタイミング制御信号及び前記第２のタイミング制御信号の遷移を検出するように構成されている、請求項７に記載のレベルシフタ。
【請求項９】
前記出力タイミング制御信号は、電圧レベルが前記第１のスイッチング電圧と実質的に等しいロー状態と、電圧レベルが前記第２のスイッチング電圧と実質的に等しいハイ状態とを含む、請求項８に記載のレベルシフタ。
【請求項１０】
前記出力タイミング制御信号のロー状態からハイ状態への遷移は、前記第１のタイミング制御信号の立ち上がり遷移に対応するパルス及び前記第２のタイミング制御信号の立ち下がり遷移に対応するパルスの同時検出に基づく、請求項９に記載のレベルシフタ。
【請求項１１】
前記出力タイミング制御信号のハイ状態からロー状態への遷移は、前記第１のタイミング制御信号の立ち下がり遷移に対応するパルス及び前記第２のタイミング制御信号の立ち上がり遷移に対応するパルスの同時検出に基づく、請求項１０に記載のレベルシフタ。
【請求項１２】
前記結合は、前記第１のタイミング制御信号に対応する第１の容量結合と、前記第２のタイミング制御信号に対応する第２の容量結合とを含む、請求項８に記載のレベルシフタ。
【請求項１３】
前記第１の容量結合及び前記第２の容量結合のそれぞれは、２つの直列接続されたキャパシタと、前記第１のタイミング制御信号及び前記第２のタイミング制御信号をそれぞれを受け取るように構成された前記直列接続されたキャパシタの間にある共通ノードとを含む、請求項１２に記載のレベルシフタ。
【請求項１４】
前記２つの直列接続されたキャパシタのうちの第１のキャパシタは、該第１のキャパシタの前記共通ノードから離れた方の端子に接続されたレジスタを通じて前記第１の電源端子に結合され、前記２つの直列接続されたキャパシタのうちの第２のキャパシタは、該第２のキャパシタの前記共通ノードから離れた方の端子に接続されたレジスタを通じて前記第２の電源端子に結合されている、請求項１３に記載のレベルシフタ。
【請求項１５】
前記回路装置の複数のトランジスタ素子のうちの複数のトランジスタ素子は、前記第１のキャパシタ及び前記第２のキャパシタの前記共通ノードから離れた方の端子で検出された遷移に対応してパルス信号を短くするために放電トランジスタとして構成されている、請求項１４に記載のレベルシフタ。
【請求項１６】
前記放電トランジスタは、前記第１のキャパシタに接続されたレジスタ及び前記第２のキャパシタに接続されたレジスタと並列に接続され、前記第１のキャパシタ及び前記第２のキャパシタを放電するように構成されている、請求項１５に記載のレベルシフタ。
【請求項１７】
前記回路装置の複数のトランジスタ素子のうちの１つのトランジスタは、前記第１のキャパシタの前記共通ノードから離れた方の端子において検出された立ち上がり遷移に対応して正のパルス信号を反転させるためにインバータとして動作するよう構成されている、請求項１４に記載のレベルシフタ。
【請求項１８】
前記回路装置の複数のトランジスタ素子のうちの複数のトランジスタ素子は、前記第１のスイッチング電圧と前記第２のスイッチング電圧との間の検出された遷移に対応してパルス信号の瞬時電圧を制限するクランプ回路として構成されている、請求項１４に記載のレベルシフタ。
【請求項１９】
前記クランプ回路は、前記第１のキャパシタの前記共通ノードから離れた方の端子で検出された前記第１のタイミング制御信号及び前記第２のタイミング制御信号の立ち下がり遷移に対応して負のパルス信号を取り除くとともに、前記第２のキャパシタの前記共通ノードから離れた方の端子で検出された前記第１のタイミング制御信号及び前記第２のタイミング制御信号の立ち上がり遷移に対応して負のパルス信号を取り除くようさらに構成されている、請求項１８に記載のレベルシフタ。
【請求項２０】
前記回路装置の複数のトランジスタ素子は、ａ）シリコンオンサファイア（ＳＯＳ）トランジスタ構造、ｂ）シリコンオンインシュレータ（ＳＯＩ）トランジスタ構造及びｃ）バルクシリコン（Ｓｉ）トランジスタ構造のうちの１つを含む、請求項１に記載のレベルシフタ。
【請求項２１】
前記ａ）は前記トランジスタ構造のサファイア基板に接続された基準端子を含み、該基準端子はＤＣ電圧に結合され、前記サファイア基板の厚さは、前記第１のスイッチング電圧以上の電圧低下に耐えることができるように選択されている、請求項２０に記載のレベルシフタ。
【請求項２２】
前記ＤＣ電圧は基準電圧である、請求項２１に記載のレベルシフタ。
【請求項２３】
前記サファイア基板の厚さの範囲は数十〜数百のマイクロメートルである、請求項２１に記載のレベルシフタ。
【請求項２４】
前記ｂ）は前記トランジスタ構造のシリコン層に接続された基準端子を含み、該基準端子はＤＣ電圧に結合されている、請求項２０に記載のレベルシフタ。
【請求項２５】
前記ＤＣ電圧は基準電圧である、請求項２４に記載のレベルシフタ。
【請求項２６】
前記ｂ）は前記第１のスイッチング電圧以上の電圧低下に耐えることができる二酸化シリコンの厚さを有する埋め込み二酸化シリコン層をさらに含む、請求項２４に記載のレベルシフタ。
【請求項２７】
前記埋め込み二酸化シリコン層の二酸化シリコンの厚さは０．１〜１．０マイクロメートルである、請求項２６に記載のレベルシフタ。
【請求項２８】
前記ｃ）は、
シリコン（Ｓｉ）基板と、
前記Ｓｉ基板に埋め込まれたＮウエル又はＰウエル構造と、
前記Ｎウエル又はＰウエル構造に接続されたウエル端子と、
を含み、
前記ウエル端子は、動作の間に前記第１のスイッチング電圧を持つように構成されている、請求項２０に記載のレベルシフタ。
【請求項２９】
前記シリコン基板は、動作の間に前記基準電圧を持つように構成された基板端子を含む、請求項２８に記載のレベルシフタ。
【請求項３０】
前記Ｎウエル又はＰウエル構造は、前記第１の電圧よりも高い電圧以上の電圧低下に耐えることができる逆バイアスＮウエル又はＰウエルダイオードを前記Ｓｉ基板と共に形成するように構成されている、請求項２８に記載のレベルシフタ。
【請求項３１】
請求項１に記載のレベルシフタを含む、１０Ｖよりも高い電圧で動作する高電圧スイッチング素子。
【請求項３２】
動作の間に１０Ｖよりも高い電圧が加えられるように構成された高電圧トランジスタ素子をさらに含み、該高電圧トランジスタ素子の動作は前記レベルシフタによって制御される、請求項３１に記載の高電圧スイッチング素子。
【請求項３３】
前記高電圧トランジスタ素子の動作は、１０Ｖよりも高い電圧への伝導経路を提供するＯＮ動作モード及び該伝導経路を取り除くＯＦＦ動作モードの２つの動作モードのうちの１つで動作するように前記高電圧トランジスタ素子を制御することを含む、請求項３２に記載の高電圧スイッチング素子。
【請求項３４】
前記伝導経路は前記高電圧トランジスタ素子のドレイン端子とソース端子との間の伝導経路である、請求項３３に記載の高電圧スイッチング素子。
【請求項３５】
前記素子の制御は、前記高電圧トランジスタ素子のゲート端子を前記レベルシフタの出力端子に接続することを通じて提供される、請求項３４に記載の高電圧スイッチング素子。
【請求項３６】
前記レベルシフタの第１の電源端子は前記高電圧トランジスタ素子のソース端子に接続されている、請求項３５に記載の高電圧スイッチング素子。
【請求項３７】
前記ＯＮ動作モードの間、前記高電圧トランジスタ素子のソース端子における信号の電圧は１０Ｖよりも高い電圧と実質的に等しく、前記ＯＦＦ動作モードの間、前記高電圧トランジスタ素子のソース端子における信号の電圧は基準電圧と実質的に等しい、請求項３６に記載の高電圧スイッチング素子。
【請求項３８】
前記高電圧トランジスタ素子のゲート端子に提供される前記レベルシフタの出力端子におけるタイミング制御信号は、前記高電圧トランジスタ素子のソース端子における信号のデューティーサイクルに基づいて平均電圧を制御するように構成されている、請求項３７に記載の高電圧スイッチング素子。
【請求項３９】
前記レベルシフタの入力端子における入力タイミング制御信号は前記平均電圧に基づく、請求項３８に記載の高電圧スイッチング素子。
【請求項４０】
請求項３９に記載の高電圧スイッチング素子を含む、高ＤＣ電圧から低ＤＣ電圧に変換するためのＤＣ／ＤＣコンバータ。
【請求項４１】
第１の電圧よりも高い電圧に耐えることができる高電圧素子を、第２の電圧を耐えることができる低電圧素子を用いて制御するための方法であって、該第１の電圧は該第２の電圧よりも実質的に高く、当該方法は、
前記第２の電圧に耐えるように構成された複数の低電圧素子を提供するステップと、
前記複数の低電圧素子を第１のスイッチング電圧と第２のスイッチング電圧との間で動作させるステップであって、該第１のスイッチング電圧は、基準電圧と前記第１の電圧よりも高い電圧との間で切り替わり、該第２のスイッチング電圧は、前記第１のスイッチング電圧と前記第２の電圧との合計と実質的に等しい、ステップと、
非ガルバニ結合を通じて前記入力タイミング制御信号を前記複数の低電圧素子に結合するステップと、
前記動作させるステップ及び前記結合するステップに基づいて、前記複数の低電圧素子を通じて前記第１の電圧よりも高い電圧の出力タイミング制御信号を生成するステップと、
前記生成するステップに基づいて、前記高電圧素子を制御するステップと、
を含む方法。
【請求項４２】
前記結合するステップは容量結合を含む、請求項４１に記載の方法。
【請求項４３】
前記入力タイミング制御信号は第１の入力制御信号及び第２の入力制御信号を含み、該第２の入力制御信号は該第１の入力制御信号を反転させたものである、請求項４２に記載の方法。
【請求項４４】
前記出力タイミング制御信号は、電圧レベルが前記第１のスイッチング電圧と実質的に等しいロー状態と、電圧レベルが前記第２のスイッチング電圧と実質的に等しいハイ状態との間を遷移する、請求項４３に記載の方法。
【請求項４５】
前記生成するステップは、
前記結合するステップに基づいて、
前記第１の入力タイミング制御信号の立ち上がりエッジを検出して、対応する第１の正のパルス信号を生成することと、
前記第２の入力タイミング制御信号の立ち下がりエッジを検出して、対応する第１の負のパルス信号を生成することと、
をさらに含み、
前記出力タイミング制御信号のハイ状態からロー状態への遷移は、前記第１の入力タイミング制御信号の立ち上がりエッジ及び前記第２の入力制御信号の立ち下がりエッジの同時検出に基づく、請求項４４に記載の方法。
【請求項４６】
前記生成するステップは、
前記結合するステップに基づいて、
前記第２の入力タイミング制御信号の立ち上がりエッジを検出して、対応する第２の正のパルス信号を生成することと、
前記第１の入力タイミング制御信号の立ち下がりエッジを検出して、対応する第２の負のパルス信号を生成することと、
をさらに含み、
前記出力タイミング制御信号のロー状態からハイ状態への遷移は、前記第２の入力タイミング制御信号の立ち上がりエッジ及び前記第１の入力タイミング制御信号の立ち下がりエッジの同時検出に基づく、請求項４５に記載の方法。
【請求項４７】
前記同時検出は、前記第１の正のパルス信号及び前記第１の負のパルス信号の能動領域の重複又は前記第２の正のパルス信号及び前記第２の負のパルス信号の能動領域の重複に基づく、請求項４６に記載の方法。
【請求項４８】
前記第１の正／負のパルス信号及び前記第２の正／負のパルス信号を生成することは、前記パルス信号の瞬時電圧の値を前記第１のスイッチング電圧及び前記第２のスイッチング電圧の間でクランピングすることを含む、請求項４６に記載の方法。
【請求項４９】
前記入力タイミング制御信号（ＣＵｂ、ＣＤｂ）、前記出力タイミング制御信号（ＨＳ＿ｏｕｔ）、前記第１の正／負のパルス信号（ＣＵｖｓｓ／ＣＤｖｄｄ）及び前記第２の正／負のパルス信号（ＣＤｖｓｓ／ＣＵｖｄｄ）に関連するタイミングは、本願の図４Ｂ及び図７Ｂのタイミング図により提供される、請求項４６に記載の方法。
【請求項５０】
第１の電圧をより低い電圧に変換するためのＤＣ／ＤＣコンバータであって、当該ＤＣ／ＤＣコンバータは、
直列接続されたハイサイドトランジスタ及びローサイドトランジスタを含み、該ハイサイドトランジスタ及び該ローサイドトランジスタは前記第１の電圧よりも高い電圧に耐えることができる、トランジスタ積層体と、
前記ハイサイドトランジスタのドレインに接続されるとともに、動作の間に前記第１の電圧を受け取るように構成された電源端子と、
前記ローサイドトランジスタのソースに接続されるとともに、動作の間に基準電位を受け取るように構成された基準端子と、
前記ハイサイドトランジスタのソース及び前記ローサイドトランジスタのドレインに接続されるとともに、動作の間に前記第１の電圧と前記基準電位との間で切り替わるスイッチング電圧を提供するように構成された出力スイッチング端子と、
前記トランジスタ積層体に結合されたハイサイドレベルシフタであって、
ｉ）前記第１の電圧よりも実質的に低い第２の電圧に耐えることができる複数の低電圧トランジスタと、
ｉｉ）前記出力スイッチング端子に接続されたハイサイド基準端子と、
ｉｉｉ）動作の間に、前記スイッチング電圧及び前記第２の電圧の合計と実質的に等しいハイサイド電源電圧を受け取るように構成されたハイサイド電源端子と、
ｉｖ）動作の間に、前記ハイサイドトランジスタを制御するための入力タイミング制御信号を受け取るように構成されたハイサイド入力端子と、
ｖｉ）前記ハイサイド入力端子に連結されるとともに、動作の間に前記入力タイミング制御信号に基づいてタイミング制御情報を検出するように構成された非ガルバニ結合と、
ｖ）前記ハイサイドトランジスタのゲートに結合されるとともに、動作の間に前記第１の電圧よりも高い電圧にある検出された前記タイミング制御情報に基づいてハイサイド制御信号を提供するように構成された前記複数の低電圧トランジスタのハイサイド出力トランジスタと、を含む、ハイサイドレベルシフタと、
を含み、
前記ハイサイド制御信号は前記出力スイッチング端子におけるスイッチング電圧のデューティーサイクルを制御する、ＤＣ／ＤＣコンバータ。
【請求項５１】
前記スイッチング電圧のデューティーサイクルは前記ＤＣ／ＤＣコンバータにより出力される前記より低い電圧に比例する、請求項５０に記載のＤＣ／ＤＣコンバータ。
【請求項５２】
動作の間に、前記入力タイミング制御信号に基づいて前記ローサイドトランジスタのためのローサイド制御信号を提供するように構成されたローサイドレベルシフタをさらに含む、請求項５０に記載のＤＣ／ＤＣコンバータ。
【請求項５３】
前記ハイサイド制御信号及び前記ローサイド制御信号は、動作の間に前記ハイサイドトランジスタの導通と前記ローサイドトランジスタの導通とを交互に行うように構成されている、請求項５２に記載のＤＣ／ＤＣコンバータ。
【請求項５４】
前記ハイサイドレベルシフタを通じた前記入力タイミング制御信号の伝搬遅延は、前記ローサイドレベルシフタを通じた前記入力タイミング制御信号の伝搬遅延と等しい、請求項５３に記載のＤＣ／ＤＣコンバータ。
【請求項５５】
前記ハイサイドレベルシフタを通じた前記入力タイミング制御信号の信号減衰は前記ローサイドレベルシフタを通じた前記入力タイミング制御信号の信号減衰と等しい、請求項５４に記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１５年３月１８日に出願された米国特許出願第１４／６６１８４８号の優先権を主張する。係る米国特許出願の開示は、その全体が参照により本願に組み込まれる。本願は、「極薄シリコンオンサファイアウエハ上に形成された最小電荷ＦＥＴ」と題する１９９５年５月６日発行の米国特許第５４１６０４３号にも関し得る。係る米国特許の開示は、その全体が参照により本願に組み込まれる。本願は、「極薄シリコンオンサファイアウエハ上に形成された最小電荷ＦＥＴ」と題する１９９７年２月４日発行の米国特許第５６００１６９号にも関し得る。係る米国特許の開示は、その全体が参照により本願に組み込まれる。
【０００２】
本願に記載の様々な実施形態は、概して、低降伏電圧トランジスタのみを用いて高電圧半導体素子にバイアスをかけること及び駆動することに使用するためのシステム、方法及び装置に関する。
【背景技術】
【０００３】
高電圧条件下で動作する高電圧半導体素子を制御する用途では、対応する制御回路において高降伏電圧トランジスタが一般的に用いられる。例えば、従来の窒化ガリウム（ＧａＮ）電力管理用途では、高電圧条件下で動作するＧａＮ素子を制御するのに、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）、バイポーラー又は高電圧の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のトランジスタを利用することができる。これらの制御トランジスタは、ＧａＮ素子の性能指数（ＦＯＭ）に比べてＦＯＭが通常劣っており、それゆえに、例えばＧａＮ素子の動作周波数が制限されることから、素早く充放電するのが困難であり得る大きくて高電圧の制御トランジスタ（例えば、それらのＦＯＭが高すぎる）によって回路全体（例えば電力管理）の性能が制限されるためにＧａＮ素子を使用するメリットが実質的に低下する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許５４１６０４３号明細書
【特許文献２】米国特許５６００１６９号明細書
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示の第１の態様によれば、第１の電圧よりも高い電圧に耐えることができる高電圧素子を制御するように構成されたレベルシフタが提示される。当該レベルシフタは、複数のトランジスタ素子を含む回路装置（circuital  arrangement）であって、該トランジスタ素子のそれぞれは前記第１の電圧よりも実質的に低い第２の電圧に耐えるように構成されている、回路装置と、第１のスイッチング電圧を持つように構成された前記回路装置の第１の電源端子であって、該第１のスイッチング電圧は基準電圧と前記第１の電圧よりも高い電圧との間で切り替わる、前記回路装置の第１の電源端子と、前記第１のスイッチング電圧の関数である第２のスイッチング電圧を持つように構成された前記回路装置の第２の電源端子であって、該第２のスイッチング電圧は前記第１のスイッチング電圧と前記第２の電圧との合計に実質的に対応する、前記回路装置の第２の電源端子と、前記高電圧素子を制御するための入力タイミング制御信号を受け取るように構成された前記回路装置の入力端子であって、該タイミング制御信号は、非ガルバニ結合により前記回路装置の複数のトランジスタ素子と結合するように構成されている、前記回路装置の入力端子と、前記第１の電圧よりも高い電圧にある出力タイミング制御信号を前記高電圧素子に提供するように構成された前記回路装置の出力端子であって、該出力タイミング制御信号は結合された前記入力タイミング制御信号に基づく、前記回路装置の出力端子と、を含む。
【０００６】
本開示の第２の態様によれば、第１の電圧よりも高い電圧に耐えることができる高電圧素子を、第２の電圧を耐えることができる低電圧素子を用いて制御するための方法であって、該第１の電圧は該第２の電圧よりも実質的に高い方法が提示される。当該方法は、前記第２の電圧に耐えるように構成された複数の低電圧素子を提供するステップと、前記複数の低電圧素子を第１のスイッチング電圧と第２のスイッチング電圧との間で動作させるステップであって、該第１のスイッチング電圧は、基準電圧と前記第１の電圧よりも高い電圧との間で切り替わり、該第２のスイッチング電圧は、前記第１のスイッチング電圧と前記第２の電圧との合計と実質的に等しい、ステップと、非ガルバニ結合を通じて前記入力タイミング制御信号を前記複数の低電圧素子に結合するステップと、前記動作させるステップ及び前記結合するステップに基づいて、前記複数の低電圧素子を通じて前記第１の電圧よりも高い電圧の出力タイミング制御信号を生成するステップと、前記生成するステップに基づいて、前記高電圧素子を制御するステップと、を含む。
【０００７】
本開示の第３の態様によれば、第１の電圧をより低い電圧に変換するためのＤＣ／ＤＣコンバータが提示される。当該ＤＣ／ＤＣコンバータは、直列接続されたハイサイドトランジスタ及びローサイドトランジスタを含み、該ハイサイドトランジスタ及び該ローサイドトランジスタは前記第１の電圧よりも高い電圧に耐えることができる、トランジスタ積層体（transistor  stack）と、前記ハイサイドトランジスタのドレインに接続されるとともに、動作の間に前記第１の電圧を受け取るように構成された電源端子と、前記ローサイドトランジスタのソースに接続されるとともに、動作の間に基準電位を受け取るように構成された基準端子と、前記ハイサイドトランジスタのソース及び前記ローサイドトランジスタのドレインに接続されるとともに、動作の間に前記第１の電圧と前記基準電位との間で切り替わるスイッチング電圧を提供するように構成された出力スイッチング端子と、前記トランジスタ積層体に結合されたハイサイドレベルシフタであって、ｉ）前記第１の電圧よりも実質的に低い第２の電圧に耐えることができる複数の低電圧トランジスタと、ｉｉ）前記出力スイッチング端子に接続されたハイサイド基準端子と、ｉｉｉ）動作の間に、前記スイッチング電圧及び前記第２の電圧の合計と実質的に等しいハイサイド電源電圧を受け取るように構成されたハイサイド電源端子と、ｉｖ）動作の間に、前記ハイサイドトランジスタを制御するための入力タイミング制御信号を受け取るように構成されたハイサイド入力端子と、ｖｉ）前記ハイサイド入力端子に連結されるとともに、動作の間に前記入力タイミング制御信号に基づいてタイミング制御情報を検出するように構成された非ガルバニ結合と、ｖ）前記ハイサイドトランジスタのゲートに結合されるとともに、動作の間に前記第１の電圧よりも高い電圧にある検出された前記タイミング制御情報に基づいてハイサイド制御信号を提供するように構成された前記複数の低電圧トランジスタのハイサイド出力トランジスタと、を含み、前記ハイサイド制御信号は前記出力スイッチング端子におけるスイッチング電圧のデューティーサイクルを制御する、ハイサイドレベルシフタと、を含む。
【図面の簡単な説明】
【０００８】
本明細書に組み込まれるとともに本明細書の一部を成す添付の図面は、本開示の１つ以上の実施形態を示すとともに、例示の実施形態の説明と共に本開示の原理及び実施を説明する役割を果たす。
【図１】図１は、２つの高電圧積層トランジスタ（ローサイド（ＬＳ）トランジスタＴ１及びハイサイド（ＨＳ）トランジスタＴ２）を示す。
【図２】図２は、図１の高電圧積層トランジスタのローサイド及びハイサイドを制御するために用いられるゲートドライバ回路の従来技術の実施形態を示す。
【図３Ａ】図３Ａは、図１の高電圧積層トランジスタのローサイド及びハイサイドを制御するのに用いることが可能な、本開示の一実施形態に係るゲートドライバ回路のブロック図を示す。図３Ａのゲートドライバ回路は、一実施形態によれば低電圧トランジスタのみを用いることにより高電圧素子を制御可能なＨＳレベルシフタを含む。図３Ａに示す例示の実施では、ＨＳレベルシフタが図１の高電圧積層トランジスタのハイサイドトランジスタを制御するのに用いられる。
【図３Ｂ】図３Ｂは、図１の高電圧積層トランジスタのハイサイドトランジスタを制御するのに用いられるゲートドライバ回路のＨＳレベルシフタのより詳細な図を含む、図３Ａのゲートドライバ回路をより詳細に示す。
【図４Ａ】図４Ａは、図３Ａ〜図３Ｂに示す本開示の一実施形態に係るＨＳレベルシフタの入力段の回路図を示す。
【図４Ｂ】図４Ｂは、図４Ａに示すＨＳレベルシフタの様々なノードにおける信号のタイミング図を示す。
【図５Ａ】図５Ａは、図４ＡのＨＳレベルシフタの追加の回路を示し、本開示の一実施形態によれば、低電圧レベルシフタの様々なノードでできるパルスのテールを解消することができる。
【図５Ｂ】図５Ｂは、図５Ａに示すＨＳレベルシフタの様々なノードにおける信号のタイミング図であり、追加の回路がパルスのテールを取り除く。
【図６Ａ】図６Ａは、図５ＡのＨＳレベルシフタに加えられたクランプ回路を示す。そのようなクランプ回路は、ＨＳレベルシフタの様々なノードがＨＳレベルシフタの低電圧素子にとって致命的な電圧レベルに達するのを防止することができる。
【図６Ｂ】図６Ｂは、図６ＡのＨＳレベルシフタの一部へのインバータ回路の追加を示す。
【図６Ｃ】図６Ｃは、ＨＳレベルシフタの電源及び基準電位のＲＣ時定数の関数であるＨＳレベルシフタの低電圧トランジスタのゲートにおける瞬時電圧を示す。
【図６Ｄ】図６Ｄは、ＨＳレベルシフタの電源及び基準電位のＲＣ時定数の関数であるＨＳレベルシフタの低電圧トランジスタのゲートにおける瞬時電圧を示す。
【図６Ｆ】図６Ｆは、ＨＳレベルシフタの電源及び基準電位のＲＣ時定数の関数であるＨＳレベルシフタの低電圧トランジスタのゲートにおける瞬時電圧を示す。
【図６Ｇ】図６Ｇは、クランプ回路と、ＨＳレベルシフタの残りへのインターフェイスとをさらに詳細に示す。
【図７Ａ】図７Ａは、図６ＡのＨＳレベルシフタへの追加の回路を示す。そのような追加の回路は２つの相補制御信号を生成するのに用いられる。
【図７Ｂ】図７Ｂは、図７Ａの２つの相補制御信号のタイミング図を示す。
【図８】図８は、図１に示す積層体のハイサイド高電圧トランジスタＴ２を制御するのに用いられる図３Ａのゲートドライバ回路の様々なモジュールの詳細な回路実施を示す。
【図９】図９は、それぞれが図１に示す積層体の１つのトランジスタを制御する、図３Ａ〜図３ＢのＨＳレベルシフタと同様の２つの低電圧レベルシフタが用いられる本開示の一実施形態に係るゲートドライバ回路のブロック図を示す。
【図１０Ａ】図１０Ａは、本開示に係るＨＳレベルシフタの様々な実施形態で用いることができる低電圧トランジスタ構造を示す。
【図１０Ｂ】図１０Ｂは、本開示に係るＨＳレベルシフタの様々な実施形態で用いることができる低電圧トランジスタ構造を示す。
【図１０Ｃ】図１０Ｃは、本開示に係るＨＳレベルシフタの様々な実施形態で用いることができる低電圧トランジスタ構造を示す。
【発明を実施するための形態】
【０００９】
例えば、トランジスタのＯＮ抵抗Ｒｏｎ及びトランジスタのゲート電荷Ｃｇの積で測定した性能指数（ＦＯＭ）が高電圧トランジスタ（降伏電圧がより高いトランジスタ）のＦＯＭと同様であるか又は優れた（低い）、小さくて降伏電圧が低いＭＯＳＦＥＴトランジスタを、高電圧条件下で動作する高電圧半導体素子を制御する用途で制御トランジスタとして用いることが望ましい。そのようなＭＯＳＦＥＴによって、ＧａＮ特性を最大限に活用することができるため、実施の性能及びコスト面の双方を改善できる。加えて、低電圧ＭＯＳＦＥＴに基づいてシングルチップシリコンオンインシュレータ（ＳＯＩ）ＭＯＳＦＥＴソリューションを実施することにより、限定されないが、とりわけＧａＮゲート電圧のオーバードライブ保護、最小ゲート駆動要件、無駄時間制御、温度の安定性、フローティングノードの追跡及び開始電圧条件といった当業者に知られたさらなる領域に対処するさらなる機能を含むことができる。
【００１０】
本開示では、約０〜３．５／５Ｖ等の比較的低電圧で制御電圧又はアナログ信号を駆動しながら、該低電圧よりも実質的に高い２０〜１００Ｖ以上等の高電圧の上に乗るか又は「飛ぶ」こと（riding,  or  “flying”  on  top  of）が可能なレベルシフタ回路を説明する。本願で提示する様々な実施形態は、この新規なレベルシフタによって行われる高電圧の低電圧制御を説明する。当該レベルシフタは、レベルシフタの低（降伏）電圧トランジスタを用いて高電圧素子の適切な制御を可能にする（該低降伏電圧は該高電圧よりも実質的に小さい）。
【００１１】
本開示で用いる高電圧素子又は高電圧トランジスタとは、半導体トランジスタ素子でたって、５〜１０Ｖよりも高く、より一般的には実質的に５〜１０Ｖよりも高い（例えば２０〜１００Ｖよりも高い）ＤＣ電圧（該トランジスタのソース端子とドレイン端子との間に又はドレイン端子、ソース端子及びゲート端子のうちの任意の２つの間に通常印加される）に耐えてブロックすることができる（例えば、ＯＦＦ状態にある）半導体トランジスタ素子を意味する。高電圧素子のいくつかの例としては、ディプリーションモードＧａＮトランジスタ（ｄ−ＧａＮ）、エンハンスメントモードＧａＮトランジスタ（ｅ−ＧａＮ）、積層ＭＯＳトランジスタ及び当業者に知られている他の高電圧トランジスタ（例えば、Ｓｉ  ＭＯＳＦＥＴ、六角形ＦＥＴ（ＨＥＸＦＥＴ）、ＬＤＭＯＳ、リン化インジウム（ＩｎＰ）等であり、これらもエンハンスメントモード又はディプリーションモード（例えば、ｅ型又はｄ型）及びＮ又はＰ極性のものであり得る）が挙げられる。
【００１２】
本開示では、本願の様々な実施形態を説明するために、例示の高電圧素子としてｅ−ＧａＮ  ＦＥＴトランジスタを用いる。そのため、そのような例示の使用は本願開示の発明の範囲を限定するものと見なすべきでない。ｄ−ＧａＮと明示されていない限り、本願ではＧａＮとｅ−ＧａＮとは同意であると見なす。
【００１３】
当業者であれば、ディプリーションモードｄ−ＧａＮ素子又は他の種類の高電圧トランジスタ、例えばＳｉ  ＭＯＳＦＥＴ、ＨＥＸＦＥＴ、ＬＤＭＯＳ、ＩｎＰ（これらの例の全てはｅ型又はｄ型及びＮ又はＰ極性のものであり得る）若しくは印加される高電圧でＯＮ又はＯＦＦに切り替え可能な実質的に全ての素子を本発明により制御できることを認識できる。
【００１４】
ｅ−ＧａＮ素子の一般的な閾値電圧又はターンオン電圧は、ゲートソース間電圧で約＋０．７〜＋３Ｖである。そのような素子は、５Ｖ〜２００Ｖのドレインソース間電圧ＶＤＳに通常耐えることができるため、例えば、高入力電圧から低出力電圧へのＤＣ／ＤＣ電力変換等の高電圧用途が可能となる。本開示では、例えば低ＦＯＭ等のＧａＮトランジスタの既知の有利な特性の点から、ＧａＮトランジスタを高電圧電力管理への例示的なアプローチとして用いる。
【００１５】
本開示で用いる低電圧素子又は低電圧トランジスタとは、１０Ｖ未満、より一般的には実質的に１０Ｖ未満（例えば３．３〜５Ｖ未満）のＤＣ電圧（例えば、一般に、トランジスタのソース端子とドレイン端子との間に又はドレイン端子、ソース端子及びゲート端子のうちの任意の２つの端子の間に印加される）に耐えてブロックすることができる（例えば、ＯＦＦ状態で）降伏電圧が低い半導体トランジスタ素子を意味する。低電圧素子のいくつかの例としては相補型金属酸化物半導体（ＣＭＯＳ）トランジスタが挙げられる。
【００１６】
本開示で用いるスイッチングトランジスタ（例えば、導電ＯＮ状態及び非導電ＯＦＦ状態を有することができるトランジスタ）の性能指数（ＦＯＭ）（単にＦＯＭともいう）とは、トランジスタのＯＮ抵抗Ｒｏｎとトランジスタのゲート電荷Ｃｇとの積を意味する。ＦＯＭが低いことはトランジスタのスイッチング性能がより高いことを示し得る。とりわけ高い耐電圧で低いＦＯＭを有することは、高電圧ＭＯＳＦＥＴのＦＯＭよりも約１０倍低いＦＯＭで最大１００Ｖ処理することができるＧａＮトランジスタの際立った特性である。
【００１７】
この説明の全体を通して、本発明の概念の使用及び実施を説明する目的でレベルシフタの実施形態及び変形例を説明する。例示的な説明は、本願で開示する概念の範囲を限定するものではなく、むしろ本発明の概念の例を提示するものとして理解すべきである。
【００１８】
本開示の様々な実施形態は、低電圧トランジスタを使って高電圧素子を制御することが望ましい用途で用いることができる。本開示に係るレベルシフタの様々な実施形態を説明するために、ＤＣ／ＤＣコンバータの場合を例示的に用いるが、そのような例示は、本願に開示の発明の範囲を限定するものとして解釈すべきでない。当業者であれば、本開示に係る教示内容を用いることができ、そのような教示内容を高電圧の低電圧制御が望ましい特定の用途に適用することができる。
【００１９】
図１は、高電圧積層ＧａＮトランジスタのための基礎として用いることができる２つの積層ＧａＮトランジスタＴ１及びＴ２を示す。本開示で用いるトランジスタＴ１及びＴ２はそれぞれローサイド（ＬＳ）トランジスタ及びハイサイド（ＨＳ）トランジスタと呼ぶことができ、ＬＳトランジスタ及びＨＳトランジスタの制御に関連する任意の制御素子も同様にそれぞれローサイド（ＬＳ）制御素子（control）及びハイサイド（ＨＳ）制御素子と呼ぶことができる。本開示では、ＤＣ／ＤＣ変換は、積層高電圧トランジスタの制御のための例示の用途の役割を果たし、その教示内容は、積層トランジスタが（例えば、低電圧制御トランジスタを用いた）従来の制御素子の固有の電圧処理能力よりも大きい電圧を制御する他の用途にも適用できる。当業者であれば、図１の積層トランジスタを用いる例示のＤＣ／ＤＣコンバータは２つの積層ＧａＮ  ＦＥＴ  Ｔ１及びＴ２に依拠するが、本願に開示の発明の制御システムは積層高さが１つのものに加えて、積層高さが２つよりも大きい３つ、４つ又は任意の数の積層トランジスタに、また他の材料及び／又は製造プロセスで作られた任意の高電圧トランジスタに適用できることを認識する。
【００２０】
図２は、図１の積層ＧａＮトランジスタＴ１、Ｔ２を制御するために用いられるゲートドライバ回路（２１０）の一般的な従来技術の実施形態を示す。図２に示すそのような従来技術の回路は、例えばＤＣ／ＤＣコンバータを実施するために用いることができる。積層トランジスタの上側トランジスタ（top  transistor）Ｔ２（ハイサイドトランジスタ）のドレインに印加される図１及び図２に示す入力電圧ＶＩＮは、選ばれたＧａＮトランジスタＴ１及びＴ２の電圧処理能力（例えば、２０〜１００Ｖ以上）と同じ高さとなり得る。当業者に知られているように、入力電圧ＶＩＮに基づいて、２つのトランジスタのＯＮ／ＯＦＦ状態の時間の長さを制御することによってより低い電圧を生成することができる。そのような低電圧は、例えば２つのトランジスタＴ１及びＴ２の共通出力ノードＳＷで電圧をフィルタリングすることによって得ることができる。
【００２１】
図２の従来技術の実施形態から分かるように、下側のＧａＮトランジスタＴ１のソースは基準接地ＧＮＤに結合され、上側ＧａＮトランジスタＴ２のソースはＴ１のドレインに結合され、それらは共に出力ノードＳＷを形成する。本開示の全体を通して、ＬＳトランジスタＴ１に関連する（例えば制御する）全ての回路又は素子をローサイド又はＬＳ回路、素子又は制御素子と呼び、ＨＳトランジスタＴ２に関連するものをハイサイド又はＨＳ回路、素子又は制御素子と呼ぶ。
【００２２】
図２に示す例示の従来技術の回路は、高入力電圧ＶＩＮを、出力ノードＳＷを通じて得られる低電圧に変換する。１つの例示の実施形態では、ＶＩＮは４０Ｖであり、ノードＳＷを通じて（例えば、ノードＳＷで電圧をフィルタリングすることを通じて）得られる低電圧は約１．５Ｖであり得る。図２のＤＣ／ＤＣコンバータにとって、高電圧を処理できることに加えて、そのような変換を行う上で高い効率を呈するとともに、係る変換を高い周波数で行うことが重要である。当業者であれば、電力変換用途における効率の概念に加えて、出力ノードＳＷに関連するフィルター（図２には図示せず）でより小さい誘導コンポーネントの使用を可能にする望ましい高周波変換を容易に理解できる。ＧａＮ素子は上述したようにＲｏｎが低いことにより高い効率性を提供しながら、Ｃｇが低いことにより高速で同時にスイッチングを行う。
【００２３】
図２に示す従来技術の実施形態のゲートドライバ回路（２１０）は、入力電圧ＶＩＮに基づいてノードＳＷで所望の電圧を提供するために、図１に示す高電圧積層トランジスタのＬＳトランジスタ及びＨＳトランジスタのそれらのＯＮ及びＯＦＦ状態の間の切り替えを制御する。ゲートドライバ回路（２１０）は、２つのトランジスタＴ１及びＴ２のそれぞれをＯＮ又はＯＦＦにするのに必要なゲート電圧を、通常交互に（この場合、一度に２つのトランジスタのうちの１つしかＯＮ（又はＯＦＦ）にできない）提供することにより、ＬＳトランジスタＴ１及びＨＳトランジスタＴ２の切り替えを制御する。そのようなゲート電圧は、ノードＳＷにおける電圧に基づくフィルタリングされた電圧と、ゲートドライバ回路（２１０）への入力端子ＩＮとの間のフィードバックループ（図示せず）を通じて得ることができる。当業者であれば、ゲートドライバ回路（２１０）に低電圧の制御タイミングパルスを提供するのに、（例えば、ノードＳＷで）フィルタリングされた電圧によって制御されるパルス幅モジュレータ（ＰＷＭ）をそのようなフィードバックループにおいて用いることができるのが分かる。そのような低電圧のタイミングパルスは、図２のドライバ回路（２１０）の入力ブロック低電圧トランジスタ論理回路（２１５）に供給し、次いで、図１の高電圧積層トランジスタのＨＳトランジスタＴ２のゲートを制御するのに適切な電圧レベルに変換するために、高（降伏）電圧トランジスタを含むＨＳレベルシフタ（及び出力ドライバ）（２５５）に供給することができる。
【００２４】
一般的な実施において、また、パワーアップシーケンスの際に、図２に示す従来技術の実施形態のゲートドライバ回路（２１０）は、ハイサイドトランジスタ（Ｔ２）又はハイサイド及びローサイドトランジスタ（Ｔ１、Ｔ２）の両方を先ずＯＦＦにしてＴ１及びＴ２の両方が安全なＯＦＦ状態にあることを確実にする一方、ＤＣ/ＤＣコンバータに関連する回路の全てはパワーアップの際に安定化される。その後、ゲートドライバ（２１０）は、ローサイド（ＬＳ）トランジスタＴ１をそのゲート電圧をその閾値電圧よりも高くなるよう駆動させて先ずオンにする一方、ハイサイド（ＨＳ）トランジスタＴ２をＯＦＦにすることで、ＤＣ電圧変換（例えば、ＶＩＮからＳＷに）を制御することができる。これはノードＳＷにおける電圧をＧＮＤにすることができる。何故なら、Ｔ１は導通するため、そのＶＤＳは０に非常に近くなるからである。また、Ｔ２のソースはＧＮＤに近くなるため、ＨＳトランジスタＴ２は、そのドレインに印加されるＶＩＮ電圧の全てをホールドオフする（例えば、そのＶＤＳ＝ＶＩＮ）。
【００２５】
あるいは、図２に示す従来技術の実施形態のゲートドライバ（２１０）が図２のＬＳトランジスタＴ１をＯＦＦにし、ＨＳトランジスタＴ２をＯＮにした場合、出力ノードＳＷは電圧ＶＩＮの方に高く充電される。ＨＳトランジスタＴ２は導通しており、ＬＳトランジスタＴ１は導通していないため、ＨＳトランジスタＴ２のＯＮ期間の間（例えば、ＯＮ状態の時間の長さ）、出力ノードＳＷは、ＯＮ期間の始まり及び終わりにおける対応する充放電期間の間以外はＶＩＮと等しい通常電圧を有する。Ｔ２のＯＮ期間の間、ＨＳトランジスタＴ２のゲート電圧は、ＨＳトランジスタＴ２をＯＮ状態で維持するとともに強く導通させて（例えば、Ｖｄｄｘ≧Ｔ２のＶｔｈ、ここでＶｔｈはＨＳトランジスタＴ２の閾値電圧である）ノードＳＷの電圧をＶＩＮで維持するために、出力ノードＳＷにおける電圧に対して正のままでいる（例えば、ＨＳトランジスタＴ２の制御ブロック（２２５）に供給されるＶｄｄｘ＋ＳＷによって提供されるＶｄｄｘと等しい電圧によって）。そのため、ノードＳＷに接続されたゲートドライバコントローラ回路（２１０）内の駆動ノードは、ＧＮＤに対して、最大で電圧ＶＩＮまで、また当業者に知られる一時的な電帯効果及び共鳴効果が含まれる場合には潜在的に電圧ＶＩＮよりも高い電圧に耐えることができる。例えば、ＨＳトランジスタＴ２がＯＮの場合、Ｔ２をＯＮにするためにノードＳＷ（例えば、Ｔ２のソース）における電圧はＶＩＮと等しく、ＨＳトランジスタＴ２のゲートは大体ＶＩＮ＋Ｖｄｄｘとなり得る（例えば、Ｖｄｄｘ≧Ｔ２のＶｔｈ、ここでＶｔｈはＨＳトランジスタＴ２の閾値電圧である）。そのため、高電圧トランジスタ素子を通じてＨＳトランジスタＴ２のゲートに制御タイミングパルスが提供される図２のＨＳレベルシフタ（及び出力ドライバ）（２２５）モジュール内のどこかで、高いＶＩＮ電圧が低下する。即ち、モジュール（２２５）内にはアクティブな素子があり、その端子のうちの２つにわたって高いＶＩＮ電圧が見られる。図２に示す従来技術のゲートドライバ（２１０）において、そのような高電圧は図２のＨＳレベルシフタ（及び出力ドライバ）（２２５）内部の高電圧トランジスタによって処理される。
【００２６】
ＨＳトランジスタＴ２を制御するのに用いられる、図２の従来技術のゲートドライバ回路（２１０）において使用される高（降伏）電圧トランジスタは、高電圧ＭＯＳＦＥＴ、バイポーラー、ＨＥＸＦＥＴ、ＬＤＭＯＳ又は当業者に知られている他の種類の（制御）トランジスタであり得る。そのような高電圧トランジスタは、図１に示す高電圧積層トランジスタで用いられるＬＳトランジスタＴ１及びＨＳトランジスタＴ２のＧａＮ  ＦＥＴの特性と合致しないＦＯＭ及び他のスイッチング特性を有し得る。例えば、それらのＦＯＭは、ＧａＮ  ＦＥＴ  Ｔ１及びＴ２のＦＯＭよりも最大で１０倍悪い（高い）ことがある。そのため、ＧａＮ  ＦＥＴ（ＬＳトランジスタＴ１及びＨＳトランジスタＴ２）を制御する高電圧トランジスタの性能特性が低いことにより、図２に示す例示の従来技術の回路のＧａＮ  ＦＥＴのメリットの大半が失われ得る。そのような高電圧トランジスタは、低電圧トランジスタに比べて高価であり得る。さらに、上述した種類の高電圧トランジスタのそれぞれは、特定の高電圧用途において望ましくないものにする他の特徴（コスト、利用可能性又は複雑性）を有し得る。
【００２７】
したがって、高電圧ＧａＮ  ＦＥＴを、例えば標準的なＳｉ  ＭＯＳＦＥＴ等の低電圧素子で制御することが望ましい。低電圧ＭＯＳＦＥＴを用いることにより、低コスト、高精細且つ高ボリュームのＣＭＯＳ製造方法は必要な制御を提供しながら、ＧａＮ  ＦＥＴトランジスタによってもたらされる性能面での利点を維持するため、制御回路においてよりエキゾチックで高電圧のトランジスタ（例えばゲートドライバ）の必要性が解消される。また、制御回路において低電圧ＭＯＳＦＥＴを用いることは、シングルチップの実施形態が追加の制御として実現されるか又は信号処理能力を同一チップ内に集積できるため望ましい。当業者であれば、そのようなシングルチップ素子としての集積化（例えば、モノリシック集積化）は、電子工学分野で最も再現可能な解決策を通常提供することが分かる。
【００２８】
本開示のシステムの一態様によれば、低（降伏）電圧トランジスタのみを用いて高電圧素子を制御するための集積制御システムを可能にする装置及び方法を提供する。後で説明する本開示の１つの例示の実施形態によれば、低電圧（例えば５Ｖ未満）ＳＯＩ  ＭＯＳＦＥＴを用いて、２０〜１００Ｖ以上の電圧ＶＩＮで動作するＧａＮ  ＦＥＴを制御することが可能なゲートドライバ回路を形成することができる。具体的には、ゲートドライバ回路内に統合されると、そのようなゲートドライバ回路が低電圧トランジスタのみを用いて動作することができるようにする新規なレベルシフタ回路が提示される。即ち、本開示の様々な実施形態に係るレベルシフタは、高電圧ＶＩＮをどのトランジスタに印加させずにその高電圧を低下させることができる。
【００２９】
図３Ａは、図１の高電圧積層ＧａＮトランジスタのＬＳトランジスタＴ１及びＨＳトランジスタＴ２を制御するのに用いることが可能な、本開示の一実施形態に係るゲートドラバ回路（３１０）のブロック図を示す。高電圧ＶＩＮに関連する高電圧の低下を処理するのに高電圧トランジスタを使用するＨＳレベルシフタ（２２５）が用いられる図２の従来技術のゲートドライバ回路（２１０）とは対照的に、ゲートドライバ（３１０）は、同じ高電圧低下のタスクを高電圧トランジスタを用いることなく行うために、本開示の一実施形態に係る革新的なＨＳレベルシフタ（３２５）を用いる。ＨＳレベルシフタ（３２５）を含む図３Ａに示すゲートドライバ（３１０）の全てのブロック（３１５、３２５、３３５、３５５）において、構成要素である全てのトランジスタは、例えばそれらのソースとドレインとの間で低電圧のみを処理するため、そのようなゲートドライバ（３１０）を実施するのに低降伏電圧トランジスタを用いることができる。図３Ａのブロック図から分かるように、本開示の一実施形態に係るゲートドライバ（３１０）は、共通の入力論理回路（３１５）、ハイサイド制御回路（３２５、３５５）及びローサイド制御回路（３３５）を含み得る。後で説明するように、本開示の実施形態では、高電圧をブロックできるキャパシタを通じて、（ゲートドライバ回路（３１０）の入力ＩＮ端子で提供され、共通の入力論理回路（３１５）を通じてさらに処理される）入力低電圧（タイミング）制御信号がハイサイド制御回路（例えば、３２５、３５５）に結合される。そのような結合は例えば、ＨＳ制御ブロック（３２５、３５５）で使用される高電圧回路が、例えば、ＬＳ制御回路（３３５）及び共通の入力論理ブロック（３１５）において用いられる低電圧回路で使用される基準電位（例えばＧＮＤ）よりも大幅に大きい基準電位（例えば、ノードＳＷにおける電圧）に対して動作することで、同一のダイにある回路間の誘電体分離（dielectric  isolation）を可能にする。当業者であれば、低電圧ドメインと高電圧ドメイン（例えば回路）との間の磁気結合及び光結合も容量結合に代えて利用できることを容易に認識できる。一般に、低電圧回路と高電圧回路との間でガルバニ分離（非ガルバニ結合）を提供可能な任意の種類の結合を本開示に係る実施形態で用いることができる。容量結合は、代替的な結合よりも安価であること及びシングルチップソリューションに簡単に統合することができることの両方のメリットがある。これらの理由から、本開示のいくつかの実施形態では容量結合を好ましい実施形態として説明する。
【００３０】
図３Ｂは、図３Ａのゲートドライバ回路（３１０）の本開示に係る例示の実施形態のより詳細を示す。具体的には、ＨＳレベルシフタ（３２５）内の容量結合を示す。係る容量結合（３２０）は、ＨＳレベルシフタ（３２５）と共通の入力論理回路（３１５）との間で直流成分を分離しながら、入力信号ＩＮに関連する制御タイミング情報をＨＳレベルシフタ回路（３２５）に提供するのに用いられる。そのような制御タイミング情報は、ＨＳレベルシフタ（３２５）の論理ブロック（３３０）内の、論理回路を含む回路によって処理できる。さらに、図３Ｂは、ハイサイド制御回路（３２５、３５５）、ローサイド制御回路（３３５）、共通の入力論理回路（３１５）並びに図１の高電圧積層トランジスタのＬＳトランジスタＴ１及びＨＳトランジスタＴ２への給電及び基準電位を示す。図３Ｂから分かるように、共通の入力論理回路（３１５）及びＬＳレベルシフタ（３６０）及びＬＳ出力ドライバ（３６５）で構成されるローサイド制御回路には、低電圧源Ｖｄｄ２及び基準電位ＧＮＤ（例えば基準０Ｖ）が提供される一方、ＨＳレベルシフタ（３２５）及びＨＳ出力ドライバ（３５５）から構成されるハイサイド制御回路（３２５、３５５）には電源電圧Ｖｄｄ２＋ＳＷ及び基準電位ＳＷが提供される。ここで、基準電位ＳＷは共通ノードＳＷにおける電圧であり、最大で、低電圧回路の基準電位ＧＮＤよりも高い高電圧ＶＩＮとなり得る（なお、ＨＳレベルシフタ回路（３２５）には、図３Ｂに示し、本開示の後の部分で説明するＶｄｄ１及びＧＮＤが追加で提供され得る）。したがって、ゲートドライバ（３１０）の（ＬＳトランジスタＴ１を制御する）ローサイド回路で用いられる低電圧トランジスタ及び（ＨＳトランジスタＴ２を制御する）ハイサイド回路で用いられる低電圧トランジスタは、Ｖｄｄ１又はＶｄｄ２に等しい低電圧エクスカーションを受けることができる。なお、Ｖｄｄ１及びＶｄｄ２の双方は、同じ又は異なる低電圧源を表す。さらに、簡略化のために、本開示で説明するハイサイド制御回路に提供される電源電圧Ｖｄｄ２＋ＳＷを、ＶＤＤ（例えば、ＶＤＤ＝Ｖｄｄ２＋Ｓｗ等の）と注記できる。
【００３１】
図３Ｂから分かるように、ゲートドライバ（３１０）への入力信号ＩＮをゲートドライバ（３１０）の共通の入力論理回路によって処理して、２つの信号ＬＸ及びＨＸを生成できる。ここで、信号ＬＸは、ローサイドトランジスタ（Ｔ１）のゲートための制御信号を生成するために、ＬＳレベルシフタ（３３５）及びＬＳ出力ドライバ（３６５）で構成されるゲートドライバ（３１０）のローサイド制御回路（３３５）に供給することができ、信号ＨＸは、ハイサイドトランジスタ（Ｔ２）のゲートのための制御信号を生成するために、ＨＳレベルシフタ（３２５）及びＨＳ出力ドライバ（３５５）で構成されるゲートドライバ（３１０）のハイサイド制御回路（３３５）に供給することができる。ＨＳ出力ドライバ（３５５）は、ハイサイドトランジスタ（Ｔ２）を駆動するのに必要な振幅及び駆動強度（例えば電流）を有する信号ＨＳ＿ｏｕｔを出力する。ＨＳ出力ドライバ（３５５）によって出力されるＨＳ＿ｏｕｔ信号は、ＨＳレベルシフタ（３２５）の論理ブロック（３３０）によって提供されるその入力信号により提供されるものと同じタイミング情報を含む。本開示の一部の実施形態によれば、信号ＬＸ及びＨＸは、所望の遅延を除いて同じ信号であり得るため、同じタイミング情報を含み得る。
【００３２】
図４Ａは、本開示の一実施形態に係る、図３Ａ〜図３ＢのＨＳレベルシフタ（３２５）の入力段の回路図を示し、図４Ｂは、図４Ａに表す回路の様々な信号のタイミング図を示す。図４Ａから分かるように、ＨＳレベルシフタ（３２５）の入力段は、Ｖｄｄ１とＧＮＤとの間で動作でき、入力信号ＨＸに基づいて２つの相補信号Ｃｕｂ及びＣＤｂを生成する入力信号調整部（input  signal  conditioning  portion）（３２５ａ）と、Ｖｄｄ２＋ＳＷとＳＷとの間で動作可能な容量信号分離部（capacitive  signal  decoupling  portion）（３２５ｂ）（その機能についての説明は本開示の後の部分で行う）を含むことができる。なお、回路（３２５ａ）をＨＳレベルシフタ（３２５）の一部として示しているが、本開示の一部の実施形態によれば、回路（３２５ａ）は回路（３１５）から分離していてもよいし（３２５）、同等の部分（even  part）であってもよい。
【００３３】
図４Ａにその入力部分を示すＨＳレベルシフタ回路は、低電圧回路（例えば、図３Ａ〜図３Ｂの（３１５））に（例えば、Ｔ１、Ｔ２及びＶＩＮを通じて）高電圧制御回路を制御及び操作させることができるものであり、本開示ではさらに低電圧トランジスタレベルシフタ（ＬＶＴＬＳ）又は「レベルシフタ」とも言う。そのようなレベルシフタがハイサイド（ＨＳ）トランジスタ（Ｔ２）の動作を制御する図３Ａ〜図３Ｂの特定の実施では、レベルシフタをＨＳ−ＬＶＴＬＳ又は単にＨＳレベルシフタと呼ぶことができる。図４Ａのレベルシフタは、高電圧（例えばＶＩＮ）によって分離された素子の間で信号が駆動されるようにすることができる。これは、低電圧信号は、それらのＤＣ基準（例えば基準電位）レベルが共通ノードＳＷに沿ってシフトアップ又はシフトダウンされていることを意味する。これを、本願の前の部分でトランジスタＴ１及びＴ２の交互ＯＮ／ＯＦＦ状態の関数としてＶＩＮと接地（ＧＮＤ）との間で切り替えできると説明した（ＶＳＳと表記する基準線を供給する）スイッチング基準電位ＳＷにより図４Ａに概略的に示す。
【００３４】
本開示のさらなる実施形態によれば、図４Ａに表すレベルシフタ（レベルシフタの入力部（３２５ａ）を除く）は、基準電位ＳＷ（＝ＶＳＳ）のレベルでフローティングアップ又はダウン（float  up  or  down）でき、ＧＮＤ（例えば、図３Ａ〜図３Ｂの低電圧回路及び（３２５ａ）の基準電位）から分離（isolated）できる。これは、レベルシフタが、基準電位ＧＮＤに対する基準電位ＳＷ（＝ＶＳＳ）における２０〜１００Ｖ以上の高電圧エキスカージョンにも関わらず、その構成要素である低降伏電圧トランジスタを用いて動作できるようにする。レベルシフタの動作の間、構成要素である低電圧トランジスタは、（例えば、それらのソース、ゲート及びドレイン端子において）低電圧電源（例えば、図３ＢのＶｄｄ２）よりも小さい内部電圧エキスカージョンを受ける。本開示の前の部分で説明した共通の入力論理回路（３１５）とＨＳレベルシフタ回路（３２５、３５５）との間の容量分離（capacitive  isolation）は、図４ＡのキャパシタＣ１Ａ、Ｃ１Ｂ、Ｃ２Ａ及びＣ２Ｂによって提供できる。
【００３５】
本開示の例示の実施形態によれば、レベルシフタ（例えば、ＨＳレベルシフタ、ＬＳレベルシフタ）は、電気を導通するか又は降伏することなくＧＮＤに対して基準電位ＳＷで最大ＤＣ電圧（例えば、本例では、ＶＩＮ２０−１００Ｖ）エキスカージョンに耐えることができるＳＯＩ基板を備えるシリコンオンインシュレータ（ＳＯＩ）ＣＭＯＳにその全体又は一部が形成される。本開示のさらなる例示の実施形態によれば、レベルシフタは、例えば１９９５年５月６日に発行された特許文献１及び１９９７年２月４日に発行された特許文献２に記載のシリコンオンサファイア（ＳＯＳ）製造技術を用いてその全体又は一部が作製される。特許文献１及び特許文献２の開示は、その全体が参照により本願に含まれる。本開示のさらなる例示の実施形態によれば、低電圧能動回路（例えば、トランジスタ）と対応する基板との間で接合分離を提供することができる製造技術を用いてレベルシフタを作製することもできる。当業者であれば、バルクシリコン（Ｓｉ）は低電圧能動回路と基板との間にそのような接合分離を提供することができることを認識する。
【００３６】
さらに図４Ａを参照して、本開示の様々な実施形態に係るＨＳレベルシフタ（３２５）の動作を図４Ｂの対応するタイミング図を用いて説明する。図４Ｂの信号ＨＸは、低電圧回路（例えば、図４Ａの（３２５ａ））のシングルエンド入力端子ＨＸに提供される入力タイミング制御を表す。例えば、パルス幅モジュレータ（図示しないが、当業者であれば、図３Ａ〜図３ＢのＩＮ入力端子の左にあることが分かる）から導出できる（例えばデューティーサイクルが同じか又は異なる）方形波信号により信号ＨＸを表すことができる。信号ＨＸは、ＨＳレベルシフタ（３２５）の入力段回路（３２５ａ）内でシングルエンド信号から、図４Ａ〜図４ＢでＣＵｂ及びＣＤｂによって表される別の信号に変換される（ＣＤｂは、ＣＵｂの逆関数又は論理ＮＯＴ関数である）。ＨＸ信号の差分及び逆形態を作る理由は後で説明する。なお、以下の部分では、本開示のさらなる例示の実施形態によれば、信号ＣＵｂ及びＣＤｂは互いに反転させたものであると仮定する。そのような信号は時間シフト（time  shift）（例えば遅延）を含み得る（例えば、一方は他方を反転させ且つ時間シフトさせたものである）。時間シフトは、例えば２つの信号Ｃｕｂ及びＣＤｂが通る経路間の伝搬遅延の差を補償するのに用いることができる。
【００３７】
図４Ａの回路図及び図４Ｂのタイミング図の双方を考慮することで分かるように、ＣＵｂはキャパシタＣ１ＡとＣ１Ｂとの間に印加され、ＣＤｂはキャパシタＣ２ＡとＣ２Ｂとの間に印加される。なお、Ｃｕｂの正エッジはＣＤｂの負エッジと整合する。
【００３８】
Ｃｕｂの正エッジでは、正のパルス信号がノードＣＵｖｓｓ及びＣＵｖｄｄで誘起される（induced）。誘起された正のパルス信号よりも前では、ノードＣＵｖｓｓは低レベル（即ち、ＶＳＳ＝ＳＷ）にあるため、ノードＣＵｖｓｓで誘起された正のパルス信号はノードを高レベルにする（即ち、ＶＳＳ＝ＳＷとＶＤＤ＝Ｖｄｄ２＋ＳＷとの間）。それと同時に、誘起された正のパルス信号よりも前では、ノードＣＵＶｄｄは高レベルにあるため、ノードＣＵｖｄｄで誘起された正のパルス信号はノードＣＵＶｄｄのレベルをＶＤＤ＝Ｖｄｄ２＋ＳＷよりも上のレベルに上げようと試みるが、Ｖｄｄ２電源はそのサイズを制限する。したがって、ＣＵｂの正エッジは、低レベル（ＳＷ）から高レベル（ＶＤＤ）にＣＵｖｓｓを遷移させるが、ＣＵｖｄｄは高レベルで留まる。後の部分で説明する本開示の様々な実施形態によれば、低レベル（ＳＷ）と高レベル（Ｖｄｄ２＋ＳＷ）との間のＣＵｖｓｓの遷移を用いてＣＵｂのタイミングをラッチするデジタル回路を動作させることができる。なお、プルアップレジスタＲ１０、Ｒ１２及びプルダウンレジスタＲ１１、Ｒ１３は、ノードＣＵｖｄｄ、ＣＤｖｄｄ、ＣＵｖｓｓ及びＣＤｖｓｓのそれぞれで信号に定常状態電圧レベルを提供する。図４Ｂのタイミング図に示すように、信号ＣＵｂ及びＣＤｂの適切なエッジはこれらのノードにおける電圧を反対の状態に遷移させる。レジスタＲ１０〜Ｒ１３の値の選択は、例えばノードＣＵｖｄｄ〜ＣＤｖｓｓにおけるレジスタＲ１０〜Ｒ１３及び対応するキャパシタＣ１Ａ〜Ｃ２Ｂの組み合わせによって提供される関連するＲＣ時定数の所望の値、ノードＣＵＶｄｄ〜ＣＤｖｓｓにおける所望の信号レベル、キャパシタＣ１Ａ〜Ｃ２Ｂの所望の物理サイズ等の複数の設計上の制約に基づいて行うことができる。当業者であれば、特定の設計上の制約を前提にキャパシタＣ１Ａ〜Ｃ２Ｂ及びレジスタＲ１０〜Ｒ１３の値をどのように選択すべきか容易に分かる。
【００３９】
ＣＤｂの負エッジはＣＵｂの正エッジと整合しているため、ノードＣＵｖｓｓ及びＣＵｖｄｄで正のパルス信号が誘起されるのと同時に、ノードＣＤｖｓｓ及びＣＤｖｄｄでＣＤｂによって負のパルス信号も誘起されることにより、これらのノードでノードＣＵｖｓｓ及びＣＵｖｄｄで作られる信号に相補的な信号が作られる。図４Ｂの対応するタイミング図から分かるように、そのような相補信号は同じ形状を有するが、反対の方向（反転信号）に向かって、ＶＤＤ（＝Ｖｄｄ２＋ＳＷ）又はＶＳＳのいずれかで開始する。ノードＣＵｖｓｓ及びＣＤｖｄｄにおける信号に加えて、ノードＣＵｖｄｄ及びＣＤｖｓｓにおける信号も相補的（例えば反転）である。また、例えば、ＣＵｂの前縁において、ノードＣＵｖｓｓにおける信号はＶＳＳからＶＤＤに切り替わり、その後に徐々に放電してＶＳＳになる。ＣＵｂの立ち下がりエッジでは、ノードＣＵｖｄｄにおける信号がＶＤＤからＶＳＳに切り替わり、その後に徐々に放電してＶＤＤとなる。
【００４０】
なお、図４Ｂのタイミング図に表す信号は、対応する回路が動作する基準電位に対応する異なるＤＣオフセットを有することができる。例えば、信号ＨＸ、ＣＵｂ及びＣＤｂは対応する回路が基準電位ＧＮＤに対して動作するためＤＣオフセットが０である一方、信号ＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄは、対応する回路（例えばＨＳレベルシフタ）が基準電位ＶＳＳ＝ＳＷに対して動作するためＳＷのレベルと等しいＤＣオフセットを有する。ＣＤｖｄｄの遷移は、ＣＵｂと同様に起こるが、その方向は反対である。したがって、ノードＣＤｖｄｄにおける信号は、後続の回路によってラッチできる高レベル（Ｖｄｄ２＋ＳＷ）から低レベル（ＳＷ）への遷移を有する。相補的な遷移を生み出す理由を下記で説明する。なお、図４Ｂ（後で説明する図５Ｂ及び図７Ｂにおいても）に示す全ての信号は、ノードＳＷにおける信号（図４Ｂに示すように高レベルのＶＩＮ及び低レベルのＧＮＤを有する）を除き、（例えば、ＶＳＳ及びＶＤＤにより制限される）電圧スイングが低い。
【００４１】
ノードＣＵｖｓｓ、ＣＤｖｄｄ及びＣＵｖｄｄ、ＣＤｖｓｓにおける相補信号は、ＶＳＳ基準（ＶＳＳ＝ＳＷであり、ＶＤＤ＝Ｖｄｄ２＋ＳｗであるためＶＤＤでもある）の立ち上がり又は立ち下がりレベルのいずれかによってもたらされる誤トリガーを、時間情報を含む信号ＨＸの各遷移につき２つの相補（反転）パルスを提供することによって解消する。例えば、ノードＣＵｖｓｓ及びＣＤｖｄｄにおける相補（反転）パルス信号のそれぞれは信号ＨＸの立ち下がりエッジ縁についてのタイミング情報を表すのに対して、相補（反転）パルス信号ＣＵｖｄｄ及びＣＤｖｓｓのそれぞれは信号ＨＸの立ち上がりエッジについてのタイミング情報を表す。
【００４２】
ＶＳＳがＶＩＮとＧＮＤとの間で立ち上がるか又は立ち下がるかのいずれかの時間の間、キャパシタＣ１Ａ〜Ｃ２Ｂを通じて充電電流が誘起され得るため、ノードＣＵｖｄｄ−ＣＤｖｓｓにおいて望ましくない正又は負のパルス信号が生成され得る。本開示の後の部分から分かるように、ノードＣＵｖｄｄ〜ＣＤｖｓｓにおけるパルス信号は、後でハイサイドＧａＮトランジスタＴ２を制御する追加の論理を動作させる。したがって、望ましくない（例えば誤った）パルスは制御信号においてエラーを生じさせ、ひいてはハイサイドトランジスタの適切な制御を妨げる。これは、次に誤った出力電圧を生じさせ、素子の信頼性を悪化させる。上向き及び下向き双方のパルス（例えば、差動信号）を選び、後続のラッチ（トランジスタＭ２〜Ｍ５を通じて図７Ａに記載）を動作させるのに上向き及び下向き双方のパルスを必要とすることにより、ＨＸ信号（ＨＸはＩＮ信号から導出される）から導出されるパルスは、Ｖｓｓの立ち上がり又は立ち下がりレベルによってもたらされる（誤った）パルスから区別することができる。
【００４３】
図４Ｂに示すように、ＨＸ信号の立ち上がりエッジでは、ＣＵｖｓｓ及びＣＤｖｄｄは何らパルスを生成しないように見受けられ、ＨＸ信号の立ち下がりエッジでは、ＣＵｖｄｄ及びＣＤｖｓｓは何らパルスを生成しないように見受けられる。現実には、そのような遷移の間、パルスが部分的に生じ得る（例えば、ＨＸ信号の立ち上がりエッジでは、ノードＣＵｖｓｓでＶＳＳレベル（即ち、ＳＷ）よりも低い小さなパルス信号が観察され、ＨＸ信号の立ち下がりエッジでは、ノードＣＵｖｄｄでＶＤＤレベル（即ち、Ｖｄｄ２＋ＳＷ）よりも大きな小さいパルス信号が観察され得る）。そのため、本開示の一実施形態によれば、そのようなパルスによってＶＳＳ又はＶＤＤに電荷が運ばれる（したがって浪費電力）よりも、そのようなパルスをクランプ及び制御するためにクランプ回路（例えば、後で説明する図６）を用いることができる。
【００４４】
したがって、本開示の実施形態に係るレベルシフタは、図４ＢのＨＸによって表される入力信号方形波を、図４Ｂに示す対応するパルス形状及びタイミングを有する相補パルス信号にノードＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄにおいて変換する。これらの相補パルスは、Ｖｓｓを定義するＳＷと等しいＤＣレベルにありながら、ＩＮ（ＩＮの立ち上がりエッジ及び立ち下がりエッジ）において入力信号により提供されるタイミング情報の跡をたどる。例えば、そのような相補パルスは、ＶＳＳがＶＩＮにある場合はＶＩＮと等しいＤＣレベルを有し、ＶＳＳがＧＮＤにある場合はＧＮＤと等しいＤＣレベルを有する。そのため、当業者であれば、本開示の様々な実施形態に係るＨＳレベルシフタ（３２５）は、キャパシタＣ１Ａ、Ｃ１Ｂ、Ｃ２Ａ及びＣ2Ｂにわたって高電圧ＶＩＮを低下させることを認識する。
【００４５】
ＣＵｂ及びＣＤｂにおけるパルス信号の規模は低電圧Ｖｄｄ２（例えば、０〜５Ｖ、一般に０〜２．５Ｖの範囲）であるのに対して、パルスＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄは、範囲がＶＳＳとＶＳＳ＋Ｖｄｄ２＝ＳＷ＋Ｖｄｄ２＝ＶＤＤとの間の規模を有する。そのため、本実施形態によれば、静電容量レベルシフタ（ＨＳレベルシフタ（３２５））の代わりに高（降伏）電圧トランジスタが用いられる従来技術の解決策とは非常に対照的に、説明したＨＳレベルシフタ回路を用いるゲートドライバ回路（３１０）内のトランジスタは、それ自体にわたって（例えば、そのドレイン端子とソース端子との間）ＶＩＮ高電圧を処理しない。低電圧トランジスタとしてＳＯＩ  ＭＯＳＦＥＴが用いられる前で説明した本開示の実施形態においては、ＶＩＮ高電圧は絶縁ＳＯＩ基板層によって処理される。
【００４６】
図４Ｂのパルスの形状から分かるように、ノードＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄで生成されるパルスは、対応するＲＣ時定数を有する関連する回路（例えば、Ｒ１０、Ｃ１Ａ、Ｒ１１、Ｃ１Ｂ、Ｒ１２、Ｃ２Ａ、Ｒ１３、Ｃ２Ｂに起因する）のＲＣの性質によってもたらされる長いテールを有する。一部の実施形態では、可能な限りパルスを互いに近づけることによって、例えば、パルス幅モジュレータ（ＰＷＭ）によって生成される、図３Ｂのゲートドライバ回路（３１０）の入力ＩＮでＯＮ／ＯＦＦ又はＯＦＦ／ＯＮの間で比（即ちデューティーサイクル）を最も大きくできるようにすることが望ましい場合がある。しかしながら、ノードＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄにおけるパルスの長いテールはそのような大きい比を得るのを妨げ得る。次の段落では、図５Ａに示す放電トランジスタＭ６〜Ｍ９を用いてそのようなテールが短くされた、本開示のさらなる実施形態を提示する。
【００４７】
図５Ａは、図４ＡのＨＳレベルシフタ（３２５）への追加の回路を示す。本開示の一実施形態によれば、係る追加の回路は、ノードＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄで作られるパルスのテールを短くすることができるため、パルス間の時間をより短くすることができる。これは、分離キャパシタ（isolation capacitors）ＣｌＡ〜Ｃ２ＢをＶＳＳ又はＶＤＤのいずれかに短絡させることにより、それらが短絡の時に有し得る残留電圧テールを放出させる（したがって、対応するレジスタＲ１０〜Ｒ１３を通じて放出されない）ように構成された放電トランジスタＭ６〜Ｍ９を追加することによってなされる。例えば、放電トランジスタＭ９がオンの場合、該トランジスタはノードＣＵｖｄｄをＶＤＤに短絡させることにより、レジスタＲ１０を通じた放出がバイパスされ、放電トランジスタＭ６がオンの場合は、ノードＣＤｖｓｓがＶＳＳに短絡されることにより、レジスタＲ１３を通じた放電がバイパスされる。
【００４８】
図５Ｂの太線（５１０）から、ノードＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄにおけるパルスの形状に対する放電トランジスタＭ６〜Ｍ９の影響が分かる。図から分かるように、そのようなパルスは、パルスの開始から所定の期間の後に放電トランジスタが作動されるまでそれらの元の形状を維持し（対応するキャパシタ（Ｃ１Ａ〜Ｃ２Ｂ）とレジスタ（Ｒ１０〜Ｒ１３）の対に関連するＲＣ時定数に従う）、その後、ＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄの電圧は図５Ｂの太線で示すようにＶＳＳ又はＶＤＤのいずれかに戻る。図５Ａには示していないが、放電トランジスタＭ６〜Ｍ９への制御信号は、放電トランジスタのゲートで提供することができる。そのような制御信号は、例えば、図８に図示する論理ブロック（３３０）のＬＯＧＩＣ＿ｏｕｔブロックに含まれる回路といった後続の回路において生成できる。
【００４９】
本開示の様々な実施形態に係るＨＳレベルシフタ（３２５）を続けて参照して、図６Ａ及び図６Ｂを以下で説明する。当業者であれば分かるように、また本開示の前の部分で言及したように、容量結合された信号は、ＲＣ時定数（ここで、Ｒ及びＣは対応する単純なＲＣ回路（例えば、図４Ａ、図５Ａ及び図６Ａに示すＲ１０〜Ｃ１Ａ））の抵抗値及び容量値である）として知られる独特の減衰時間を伴うキャパシタの外側にある電圧をスパイクさせることができる。例えば、ノードＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄのいずれかにおいてパルスの形状を変えることができるそのような電圧スパイク及び対応する減衰時間は、後で説明するように前の部分で提示した様々な実施形態に係るＨＳレベルシフタ（３２５）の動作にいくつかの問題を生じさせる。
【００５０】
前述したように、負のパルス又は正のパルスを、それぞれＶＳＳ又はＶＤＤに強制できる。この効果を制御するために、本開示のさらなる実施形態によれば、図６Ａに示すようにクランプ回路（クランプ）をＨＳレベルシフタ（３２５）に加えることができる（ノード毎に１つのクランプ）。これは、ＶＳＳの全ての値についてノードＣＵｖｓｓ、ＣＵｖｄｄ及びＣＤｖｄｄにおける信号がＶＳＳとＶＤＤとの間になるように能動的に制限する（共通ノードＳＷに関係するＶＳＳの電圧値をＧＮＤレベルからＶＩＮレベルに移ることができるため）。クランプ回路の具体的な実施形態を以下で説明する。
【００５１】
ノードＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄにおけるパルス信号を論理ゲートに印加してそれらの値をラッチし、それらを本質的に方形波にして、例えば図３Ａ〜図３Ｂのローサイド高電圧積層トランジスタＴ１及びハイサイド高電圧積層トランジスタＴ２を制御できるようにすることができる。前述したように、（共通ノードＳＷにおける電圧レベルの関数である）立ち上がり又は立ち下がりＶＳＳ又はＶＤＤの値は、ＶＳＳ又はＶＤＤの立ち上がり又は立ち下がりレベルが、レジスタＲ１１、Ｒ１０、Ｒ１３及びＲ１２のそれぞれを通じてノードＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄに直接連結されるとともに、対応するノードキャパシタＣ１Ｂ、Ｃ１Ａ、Ｃ2Ｂ及びＣ２Ａのそれぞれによって提供される関連するＲＣ時定数により遅延しているため、これらのノードで疑似パルスを生じさせ得る。ノードのＲＣ時定数によるそのような遅延はトランジスタのゲートで遷移パルス（transition  pulse）を形成し、ひいては出力信号ＨＳ＿ｏｕｔに誤った遷移を生じさせ得る。
【００５２】
例えば、トランジスタＭ２のゲートＧ２に接続された、ＶＤＤの定常状態レベルにあるノードＣＵｖｄｄにおける信号を考えてみる。図６Ｅに示すように、ＶＳＳ及びＶＤＤが上昇すると、ノードＣＵｖｄｄにおける電圧は、図６Ｅの破線ＶＧ２で示すようにＲＣ時定数に従う。そのような電圧は、高レベルに対応する対応する定常状態の値で始まり且つ終了するが、定常状態の間に電圧が遷移し、図６Ｅの点ＶＧ２Ａにより示すようにＶＳＳレベル以下の電圧レベルに低下し得る。そのため、ノードＣＵｖｄｄにおける信号の電圧レベルが定常状態高から遷移状態低に遷移し、定常状態高に戻ることによって、トランジスタＭ２のゲートにおいて負の疑似パルスを生じさせ、ひいては出力ノードＨＳ＿ｏｕｔにおいてタイミング制御信号を劣化させ得る。当業者であれば、同様の疑似パルス（正のパルス）が、図６Ｄに示すようにノードＣＵｖｓｓ等の低レベル定常状態を有するノードにおけるＶＳＳ及びＶＤＤ電圧の立ち下がりレベルの間に観察され得ることが分かる。
【００５３】
後で説明する図７Ａを参照しながら、誤トリガーが生じないように保証する論理を説明する。ＣＵｖｓｓの場合の図６Ｂ（図６Ｂでは、インバータはそれぞれトランジスタＭ１及びＭ０並びにそれらの負荷レジスタＲ６１及びＲ６２で構成されている）に示すように、係る論理は、後続の論理のゲートに結果として生じた信号を供給する前にインバータでノードＣＵｖｓｓ及びＣＤｖｓｓにおける信号を反転させることにより始まる。ノードＣＵｖｓｓ及びＣＤｖｓｓにおける信号のそのような反転は、後続の処理に望ましい極性の信号を得るととともに、疑似パルスによる誤トリガーに対する解決策を可能にする相補信号を提供するために行われる。ＣＵｖｄｄ及びＣＤｖｄｄ等の他のノードは、図７Ａに示すように後続の論理のゲートに直接適用されており、ノードＣＵｖｓｓ及びＣＤｖｓｓにおける信号について本願で説明したのと同じ問題を有し得る。しかしながら、相補信号対ＣＵｖｓｓ／ＣＤｖｄｄ及びＣＤｖｓｓ／ＣＵｖｄｄを論理ゲートＭ４／Ｍ５及びＭ２／Ｍ３にそれぞれ印加することにより、立ち上がり又は立ち下がりＶＳＳのいずれかに対する誤トリガーが防止される。
【００５４】
図６Ｂを続けて参照して、前述したように、トランジスタＭ１のゲートにおけるノードＣＵｖｓｓ（後で説明する図６ＧでＧ１として示す）は、（例えば、異なる等価ＲＣ回路により）、ＶＳＳ及びＶＤＤ（即ち、Ｖｄｄ２＋ＳＷ）の切り替えレベルに関連する時定数とは異なる時定数を有し得る。同じ時定数の違いは、ＶＳＳ又はＶＤＤの切り替えレベルに対するトランジスタＭ２のゲートにおけるノードＣＵｖｄｄ（後で説明する図６ＧでＧ２として示す）についても該当する。したがって、そのような異なる時定数により、例えばトランジスタＭ１のゲート端子とＶＳＳ（基準電位）との間で、トランジスタＭ１のゲート酸化物層の安全な動作電圧（例えば、ＶＤＤ−ＶＳＳ）を上回る過剰な電圧が生じ得る。ＶＳＳ及びＶＤＤの立ち下がりレベルについて図６Ｃ及び図６Ｄに示すように、そのような高電圧は、ゲートノード（例えば、図６Ｃ及び図６Ｄのそれぞれに示すＭ１のＶＧ１、Ｍ２のＶＧ２）がＶＤＤを上回る瞬時電圧（ＶＧ１Ａ、ＶＧ２Ａ）にある場合に起こり得る。同様に、ＶＳＳ及びＶＤＤの立ち上がりレベルについて図６Ｅ及び図６Ｆに示すように、そのような高電圧は、ゲートノード（例えば、図６Ｅ及び図６Ｆのそれぞれに示すＭ１のＶＧ１、Ｍ２のＶＧ２）がＶＳＳを下回る瞬時電圧（ＶＧ１Ａ、ＶＧ２Ａ）にある場合に起こり得る。したがって、本開示の実施形態に係るクランプ回路は、ノードＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄにおける瞬時電圧がＶＳＳ及びＶＤＤ（ここで、ＶＳＳ＝ＳＷ、ＶＤＤ＝Ｖｄｄ２＋ＳＷ）によって定義される範囲から外れるのを防止することで、レベルシフタ回路に保護を提供することができる。
【００５５】
図６Ａ〜図６ＢのＨＳレベルシフタ（３２５）で用いるためのクランプ回路の例示の実施形態を図６Ｇに示す。図６Ｇでは、トランジスタＭ２及びＭ１のゲートを保護するために、２つの同一のクランプ回路６１０及び６２０がそれぞれ用いられている。当業者であれば他のクランプ回路も可能であることが容易に分かりること及び本願で提示するクランプ回路（６１０、６２０）の例示の実施形態を、本願開示の様々な実施形態に係るＨＳレベルシフタの範囲を限定するものと解釈すべきでないことを指摘しておく。図６Ｇに示すように、例示のクランプ回路（６１０、６２０）は４つのＭＯＳＦＥＴ（２つのｎ型（例えば、（Ｍ１１ｎ、Ｍ１２ｎ）及び（Ｍ２１ｎ、Ｍ２２ｎ））並びに２つのｐ型（例えば、（Ｍ１１ｐ、Ｍ１２ｐ）及び（Ｍ２１ｐ、Ｍ２２ｐ）））で構成され得る。回路を説明のために、２つのｎ型トランジスタ及び２つのｐ型トランジスタは電流処理能力（例えば、強度、駆動）が互いに合致するが極性が反対であると仮定する。
【００５６】
図６Ｇに示す例示のクランプ回路（６１０、６２０）を続けて参照して、各クランプ回路の４つのＭＯＳＦＥＴの各種類の１つはそのゲートがそのドレインに結合されているため（例えば、（６２０）の（Ｍ１２ｎ、Ｍ１２ｐ）及び（６１０）の（Ｍ２２ｎ、Ｍ２２ｐ））、それらは周知のダイオード接続モードに置かれている。これは、（６２０）のダイオード接続トランジスタ（Ｍ１２ｎ、Ｍ１２ｐ）及び（６１０）の（Ｍ２２ｎ、Ｍ２２ｐ）のそれぞれは、構成要素のＭＯＳＦＥＴの閾値電圧と等しい順電圧Ｖｆを有するダイオードの特性と等しいＩ−Ｖ特性を有することを意味する。ダイオード接続トランジスタ（Ｍ１２ｎ、Ｍ１２ｐ、Ｍ２２ｎ、Ｍ２２ｐ）のそれぞれも、対応する同じ種類のトランジスタ（Ｍ１１ｎ、Ｍ１１ｐ、Ｍ２１ｎ、Ｍ２１ｐ）のゲートに接続されているため（例えば、同じ種類のトランジスタＭ２１ｐのゲートに接続されたダイオード接続Ｍ２２ｐトランジスタ及び同じ種類のトランジスタＭ２１ｎのゲートに接続されたダイオード接続Ｍ２２ｎトランジスタ）、対応する同じ種類のトランジスタ（Ｍ１１ｎ、Ｍ１１ｐ、Ｍ２１ｎ、Ｍ２１ｐ）のゲートはダイオード順電圧Ｖｆで保持されている。これは実質的にｎ型トランジスタ（Ｍ１１ｎ、Ｍ２１ｎ）及びｐ型トランジスタ（Ｍ１１ｐ、Ｍ２１ｐ）でのゲート電圧を、ＶＳＳを上回るそれらの閾値電圧又はＶＤＤを下回るそれらの閾値電圧にそれぞれクランプする。
【００５７】
図６Ｇに示す上側のクランプ回路（６１０）の２つのｐ型トランジスタ（Ｍ２１ｐ、Ｍ２２ｐ）を参照する。トランジスタＭ２１ｐのゲート電圧がＶＤＤを下回る閾値電圧で保持された状態で、トランジスタＭ２１ｐは、そのソース電圧がＶＤＤ（例えば、Ｖｄｄ２＋ＳＷ）を上回って上昇した場合に通電を始める。これは、トランジタＭ２１ｐのソースをＶＤＤ以下に効果的にクランプするため、トランジスタＭ２のノードＧ２におけるゲート電圧をＶＤＤ以下になるようにクランプする。
【００５８】
図６Ｇに示す上側のクランプ回路（６１０）の２つのｎ型トランジスタ（Ｍ２１ｎ、Ｍ２２ｎ）は、ＶＳＳに対する正の閾値電圧（Ｖｔｈ）の点を除き２つのｐ型トランジスタと同じような挙動を示す。より具体的には、トランジスタＭ２のゲートノードＧ２における電圧がＶＳＳを下回ると、ｎ型トランジスタＭ２１ｎは、そのソースがＶＳＳを下回るためにそのゲート−ソース電圧Ｖｇｓがその閾値電圧を上回り、電それゆえにトランジスタＭ２１ｎが導通するために導通し、ＶＳＳの電圧レベル以上で動作するようトランジスタＭ２のゲートをクランプする。
【００５９】
まとめると（Put  together）、図６Ｇに示す例示のクランプ回路（６１０）は、トランジスタＭ２のゲートがＶＳＳ及びＶＤＤによって定義される範囲の外で動作しないようにすることを保証する。これは、前で詳述し且つ図６Ｃ〜図６Ｆに示すように、任意の後続の論理のゲートで、例えば様々なノードの時定数の差によってもたらされる過剰な電圧が見られないようにすることを保証するのに必要である。これは、ＶＳＳ及びＶＤＤのレベルの立ち上がり又は立ち下がりの前、間及び後で絶対的に当てはまる（何故なら、これらの電圧の双方はノードＳＷにおけるスイッチング電圧に依存するため）。即ち、ＶＳＳ及びＶＤＤがチャージアップ及びチャージダウンされると、クランプされた回路のゲートは常にＶＳＳ〜ＶＤＤの範囲内で保持されるため、本開示の様々な実施形態に係るＨＳレベルシフタ回路の信頼できる動作が保証される。
【００６０】
図６Ｇの下側のブロックに示すように、トランジスタ（Ｍ１１ｎ、Ｍ１２ｎ、Ｍ１１ｐ、Ｍ１２ｐ）で構成される同じクランプ回路（６２０）をトランジスタＭ１のゲートに適用することができる。図６Ａ、図６Ｂ、図７Ａ及び図８で「クランプ」と表記したブロックの全てにおいて、これらのブロックで用いられる様々なトランジスタ素子を保護するために同じクランプ回路を用いることができる。
【００６１】
ＨＳレベルシフタ回路（３２５）は、低電圧信号及び低電圧トランジスタで高電圧素子及びノード（例えば、Ｔ１、Ｔ２、ＶＩＮ）を制御できるようにする。図７Ａ〜図７Ｂ及び図８は、図３Ａ〜図３Ｂに示す高電圧積層トランジスタ素子（例えば、ＤＣ／ＤＣコンバータ）の制御を可能にできるようにハイサイド制御機能（例えば、ブロック（３５５））を完成する補助回路を示す。
【００６２】
図７Ａは、図３Ａ〜図３Ｂに示すゲートドライバ（３１０）の論理ブロックにおいて用いることができる論理回路を示す。係る論理回路は、ノードＣＵｖｓｓ、ＣＵｖｄｄ、ＣＤｖｓｓ及びＣＤｖｄｄにおけるパルス信号を、図３Ａ〜図３Ｂの高電圧積層ＧａＮ  ＦＥＴのＬＳトランジスタＴ１及びＨＳトランジスタＴ２をオン及びオフにするのに必要な方形波論理に変換する。トランジスタ積層体（Ｍ２、Ｍ３）は、能動入力が低い（low  active  input）２入力のＮＡＮＤゲート（双方の入力がＬＯＷの場合に出力がＨＩ）を表す。トランジタ積層体（Ｍ４、Ｍ５）も同様であり、ＣＵｖｄｄ及びＣＤｖｓｓ又はＣＵＶｓｓ及びＣＤｖｄｄにパルスが存在する場合に、インバータＭ０及びＭ１との組み合わせにより論理を提供してＵＰ及びＤＮノードでパルス信号を生成する。
【００６３】
図７ＡのトランジスタＭ２及びＭ３は、ＣＤｖｓｓの逆（inverse）及びＣＵｖｄｄの双方がＬＯＷ（例えばＶＳＳレベルにある）の場合にＵＰと表記されたノードをＨＩ（例えばＶＤＤ）レベルに引き上げる。ＣＤｖｓｓの逆がＬＯＷである場合にＣＤｖｓｓはＨＩであるため、ＣＵｖｄｄに負のパルスがあり且つＣＤｖｓｓに正のパルスがある場合はＵＰノードはＨＩにしかならない。立ち上がりＶＳＳ（例えばＳＷ）及びＶＤＤ（例えばＶｄｄ２＋ＳＷ）は、ノードＣＤｖｓｓで正の疑似パルスを誘起させることができ、ノードＣＵｖｓｓに対する効果がない。同様に、立ち下がりＶＳＳ（例えばＳＷ）及びＶＤＤ（例えばＶｄｄ２＋ＳＷ）は、ノードＣＵｖｄｄで負の疑似パルスを誘起させることができ、ノードＣＤｖｓｓに対する効果がない。ＣＵｖｄｄに負のパルスがあり且つＣＤｖｓｓに正のパルスがある場合はノードＵＰはＨＩにしかならず、立ち下がり又は立ち下がりＶＳＳ（例えばＳＷ）及びＶＤＤ（例えばＶｄｄ２＋ＳＷ）のいずれもノードＣＤｖｓｓ及びＣＵｖｄｄで反対に進む（opposite  going）パルスを同時に生成できないため、立ち上がり／立ち下がりＶＳＳ及びＶＤＤに起因するノードＵＰでの誤トリガー（パルス）が回避される。
【００６４】
図７Ａを続けて参照して、トランジスタ積層体（Ｍ４、Ｍ５）は能動入力が低い２入力のＮＡＮＤゲートを表す。Ｍ４及びＭ５は、ＣＵｖｓｓの逆及びＣＤｖｄｄの双方がＬＯＷである場合に、ＤＮと表記されたノードをＨＩ（例えばＶＤＤ）レベルに引き上げる。ＣＵｖｓｓがＨＩの場合にＭ５ゲート電圧はＬＯＷであるため、ＣＤｖｄｄに負のパルスがあり且つＣＵｖｓｓに正のパルスがある場合にＤＮノードはＨＩにしかならない。立ち上がりＶＳＳ（例えばＳＷ）及びＶＤＤ（例えばＶｄｄ２＋ＳＷ）はノードＣＤｖｓｓで正の疑似パルスを誘起させることができ、ノードＣＤｖｄｄに対する効果がない。同様に、立ち下がりＶＳＳ（例えばＳＷ）及びＶＤＤ（例えばＶｄｄ２＋ＳＷ）はノードＣＤｖｄｄで負の疑似パルスを誘起させることができ、ノードＣＵｖｓｓに対する効果がない。ＣＤｖｄｄに負のパルスがあり且つＣＵｖｓｓに正のパルスがある場合はノードＤＮにおける信号はＨＩにしかならず、立ち下がりＶＳＳ（例えばＳＷ）及びＶＤＤのいずれもノードＣＤｖｄｄ及びＣＵｖｓｓで反対に進むパルスを同時に生成することができないため、立ち上がり／立ち下がりＶＳＳ及びＶＤＤに起因するノードＵＰでの誤トリガー（パルス）が回避される。ＶＳＳ及びＶＤＤの立ち上がり／立ち下がりに起因する誤トリガーに対する保証を本開示の様々な実施形態に係るレベルシフタがどのように行うかについての説明はこれが全てである。本開示の前の部分で解説したように、本開示の様々な実施形態に係るレベルシフタが、レベルシフタへの電源電圧及び基準電圧（ＶＤＤ及びＶＳＳ）のシフトする性質（shifting  nature）に起因する起こり得る誤トリガーに対する免疫（immunity）のカギとなる要素は、極性が反対の２つのパルスだけがＵＰ又はＤＮノードのいずれかで出力パルスイベントを作動させることができるという条件である。
【００６５】
図７Ｂは、図７Ａに示す回路のタイミング図を示す。図７Ｂに示すように、ノードＵＰ及びＤＮにおける双方の信号は、図３Ａ〜図３ＢのハイサイドＧａＮ  ＦＥＴ  Ｔ２をオン又はオフにするのをそれぞれ始めるために入力ＨＸ信号から得られたタイミング情報を含む方形波信号である。
【００６６】
図７Ｂのタイミング図から分かるように、入力信号ＨＸの１つのエッジ（立ち上がり）は、通常はＨＩであるＣＵｖｄｄをＬＯＷにさせ、通常はＬＯＷであるＣＤｖｓｓをＨＩにさせ、その組み合わせにより、ノードＵＰにおける信号をその通常のＬＯＷ状態からＨＩ状態に遷移させる。同様に、入力信号ＨＸの反対側のエッジ（立ち下がり）は、通常はＨＩであるＣＤｖｄｄをＬＯＷにさせ、通常はＬＯＷであるＣＵｖｓｓをＨＩにさせ、その組み合わせにより、ノードＤＮにおける信号をその通常のＬＯＷ状態からＨＩ状態に遷移させる。その結果、ＵＰ及びＤＮノードにおける信号のＬＯＷからＨＩへの遷移は、入力ＨＸ信号の立ち上がりエッジ及び立ち下がりエッジにそれぞれ関連する入力ＨＸ信号のタイミング情報を表す。
【００６７】
図８は、図３Ａ〜図３Ｂに示すゲートドライバ（３１０）のＨＳレベルシフタ（３２５）の論理ブロック（３３０）で用いることができる最後の論理ブロック（ＬＯＧＩＣ＿ｏｕｔ）を追加する。この最後の論理ブロックは、ＵＰ及びＤＮノードにおけるタイミング情報を最後の論理ブロックＬＯＧＩＣ＿ｏｕｔのＨＳ＿ｏｕｔ端子で１つのＯＮ及びＯＦＦ信号に変換する。具体的には、そのようなＬＯＧＩＣ＿ｏｕｔブロックは、図７Ｂから分かるようにＵＰ及びＤＮパルスにおけるタイミング情報を、入力信号ＨＸと同じデューティーサイクルを有する信号（ＨＳ＿ｏｕｔ）に変換することができる。これは、当業者であれば分かるように、その出力の状態を各入力パルスでひっくり返す単純なＳＲフリップフロップ論理によって実現できる。図７Ｂに示すタイミング図から分かるように、ＬＯＧＩＣ＿ｏｕｔブロックによるＨＳ＿ｏｕｔ信号の立ち上がりエッジは、ＵＰパルスを生成するＣＤｖｓｓ及びＣＵｖｄｄノードにおける極性が反対のパルスの同時検出に対応する（例えば、パルスの能動領域が重なる場合に、正のパルス信号の能動領域は信号がハイ状態にある領域であり、負のパルス信号の能動領域は信号がロー状態にある領域である）。同様に、ＬＯＧＩＣ＿ｏｕｔブロックにより出力されたＨＳ＿ｏｕｔ信号の立ち下がりエッジは、ＤＮ信号を生成するＣＤｖｄｄ及びＣＵｖｓｓノードにおいる極性が反対のパルスの同時検出に対応する。ＨＳ＿ｏｕｔにおける信号は、タイミング（例えば、エッジからエッジまでの距離）及びレベルはハイサイドＧａＮ  ＦＥＴ  Ｔ２のオン及びオフを制御することを意図したものである、図３Ａ〜図３Ｂのゲートドライバ回路（３１０）の入力端子ＩＮで提供されたＩＮ信号をレベルシフトした同相のものである（例えば、図示していないが上述したＰＷＭで発生したもの）。本開示の前の部分で言及したように、ＬＯＧＩＣ＿ｏｕｔブロックにより出力されるＨＳ＿ｏｕｔ信号は、全く同じタイミング情報を含むが、ハイサイドＧａＮ  ＦＥＴ  Ｔ２を駆動するのに必要な駆動及び振幅を有するＨＳ＿ｏｕｔ（等価）信号に変換されるためにＨＳ出力ドライバ（３５５）に供給される。（そのため、双方の信号をＨＳ＿ｏｕｔと表記する）。ローサイドＧａＮ  ＦＥＴ  Ｔ１のためのＬＳ＿ｏｕｔ信号と、ＨＳ＿ｏｕｔ信号との組み合わせは、共通ノードＳＷにおいてＯＮを所望の割合（desired  ON  percentage）（例えば、ＶＩＮ対ＧＮＤ）のものにすることができる。本開示で前述したように、ノードＳＷにおける信号は、ＩＮ信号（例えばＰＷＭ）からの命令毎にＶＩＮに引き上げられるか又はＧＮＤに引き下げられるＤＣ／ＤＣコンバータ出力ノードである（フィルタリングの前）。当業者であれば、ＨＩレベルのＶＩＮ及びＬＯＷレベルのＧＮＤを有するノードＳＷにおける信号を除いて、図７Ｂに示す信号の全ては低電圧論理スイング（例えば、ＶＳＳ及びＶＤＤによって制限される）を有することが分かる。
【００６８】
図９は、上記で提示した様々な先の実施形態に係る、ローサイド高電圧トランジスタＴ１（９６０）のローサイド制御経路及びハイサイド高電圧トランジスタＴ２（３２５）のハイサイド制御経路のためのＨＳレベルシフタ（３２５）と同様のレベルシフタを用いる、本開示のゲートドライバ（９１０）のさらなる実施形態を示す。本開示の一実施形態に係るこの例示のアプローチは、ゲートドライバ（９１０）の入力ＩＮ端子における、ＧａＮ  ＦＥＴ  Ｔ１及びＴ２のそれぞれのための制御信号の信号経路が等しい伝搬遅延及び信号レベル（例えば減衰）を有することを保証する。即ち、ＨＳレベルシフタ（３２５）及びＨＳ出力ドライバ（３５５）を含むハイサイド制御経路は、全ての回路（３２５、３５５、３６５、９６０）で低（降伏）電圧トランジスタのみが使用されるＬＳレベルシフタ（９６０）及びＬＳ出力ドライバ（３６５）を含むローサイド制御経路と同じ伝搬遅延を有する。具体的には、ローサイドレベルシフタ（９６０）は、ハイサイドレベルシフタ（３２５）の入力結合段（input  coupling  stage）と同じ入力タイミング信号ＬＸの入力結合段を有する。本開示の前の部分で言及したように、そのような入力結合段は、例えば容量結合等の非ガルバニ結合であり得る。当業者であれば、実施の性能を高めるために、ＨＳ経路及びＬＳ経路の遅延を等しくすること（例えば、関連する信号の遅延及び減衰を制御すること）で、ＧａＮ  ＦＥＴ（Ｔ１及びＴ２）間の無駄時間又は重複時間を制御するのに役立つことが分かる。２つのレベルシフタ回路（例えば、３２５、９６０）を有することは、本発明の例示の実施形態である。そのような例示の実施は本教示の範囲を限定するものとして解釈すべきでない。なぜなら、当業者であれば、１つ以上のそのようなレベルシフタ（３２５）を用いた他の例示の実施も可能であることを容易に認識できるからである。
【００６９】
当業者であれば、本開示の様々な教示は、複数の半導体材料及び素子構造に適用可能であることが分かる。簡潔性のために、説明を目的として本願で提示する実施形態及び実施例は、本開示の様々な実施形態に係るゲートドライバ回路（例えばＨＳレベルシフタ）により制御される高電圧素子としてＧａＮ  ＦＥＴと、ゲートドライバ回路で用いる低電圧制御装置のためにＳＯＩ  ＭＯＳＦＥＴのみを含む。当業者であれば、他の種類の低電圧トランジスタ（例えば、非ＳＯＩ  ＭＯＳＦＥＴ）を使用するレベルシフタ及び制御素子を導き出すため、また他の種類の高電圧トランジスタ（例えば非ＧａＮ  ＦＥＴ）と結び付けるために本開示の様々な実施形態に係る教示を用いることができる。
【００７０】
本開示の前の部分で言及したように、提示した様々な実施形態に係るレベルシフタ（例えば、ＨＳレベルシフタ（３２５））に加えてゲートドライバ回路（３１０、９１０）は様々な技術に基づく集積回路に、具体的にはＣＭＯＳ又はＣＭＯＳにその全体又は一部を作ることができる。再び、前述したように、ＣＭＯＳ技術は、バルクＳｉかＳＯＩかを問わず統合のレベルが高く、製造が容易で関連コストが低い。さらに、前述したように、低電圧（例えば、標準的なＣＭＯＳ）トランジスタは、ＧａＮトランジスタの低ＦＯＭから恩恵を受けるように（例えば、高電圧ＧａＮ  ＦＥＴトランジスタを含む）ＧａＮ回路を駆動可能なスピード及び性能を有することができる。
【００７１】
しかしながら、現在のレベルシフタ（例えばＨＳレベルシフタ（３２５））はトランジスタにわたって（例えば、そのドレイン及びソースにわたって）高電圧に耐えることができないが、上述した回路全体（例えば、レベルシフタ）は高電圧（例えば、ノードＳＷにおける電圧で）にフロートするため、回路全体がＧＮＤから隔離され、ＶＩＮからＧＮＤへの高電圧低下に耐えることができる。
【００７２】
図１０Ａ、図１０Ｂ及び図１０Ｃは、前に列挙した３つの主なＣＭＯＳ半導体技術、具体的にはＳＯＳ、ＳＯＩ及びバルクＳｉの断面をそれぞれ図示する。当業者であれば、そのような断面は１つのＰ型トランジスタ及び１つのＮ型トランジスタを示し、トランジスタの非常に基本的な特徴、例えば、それらのソースＳ、それらのドレインＤ及びそれらのゲートＧだけを示していることが分かる。
【００７３】
当業者であれば、図１０Ａ、図１０Ｂ及び図１０Ｃに示す２種類のトランジスタの断面は、任意のトランジスタ回路のアレイを表すことが分かる。図示のＣＭＯＳの各バーションにおいて、Ｐ型及びＮ型双方のトランジスタは、本開示のレベルシフタ（例えば、ＨＳレベルシフタ（３２５、９２５））で用いられる低電圧トランジスタであり、それらは例えば低ソース−ドレイン電圧、例えば５Ｖ以下のみしか対処できない。
【００７４】
図１０Ａは、それぞれがゲート端子（Ｇ）、ドレイン端子（Ｄ）及びソース端子（Ｓ）を含む２つの低電圧トランジスタ素子（１１０ａ、Ｐ型）及び（１２０ａ、Ｎ型）を含む例示のシリコンオンサファイア（ＳＯＳ）構造を示す。当該シリコンオンサファイア構造のＰ＋及びＮ＋のドレイン領域及びソース領域は、サファイア（Ａｌ２Ｏ３）基板（１２５）の上に形成された薄いＳｉ層（１１５）内に形成されている。図１０Ａの低電圧トランジスタ（１１０ａ）及び（１１０ｂ）は、（Ｓ、Ｄ、Ｇ端子のうちの任意の２つの間で）例えば最大で５Ｖの低電圧しか耐えることができないが、図１０Ａに示すＳＯＳ構造のトランジスタ回路全体は、ＧＮＤに対して０〜ＶＩＮＶフローティング（float）できる。本開示の一実施形態によれば、後ろ側と表記した図１０Ａに示すＳＯＳ構造の後ろ側は、例えば０Ｖ（ＧＮＤ）等のＤＣ電圧に接続できるか又は接続しないままにできる（フローティング）。本教示のレベルシフタ（例えばＨＳレベルシフタ（３２５、９２５））の場合、レベルシフタ回路（例えばハイサイド）の基準電圧は（共通ノードＳＷで縛られた）ＶＳＳレベルにあり、ＶＳＳレベルは０Ｖ（例えばＬＳ  ＧａＮ  ＦＥＴ  Ｔ１がＯＮの場合）か、最大でＶＩＮの電圧レベル（例えば、ＬＳ  ＧａＮ  ＦＥＴ  Ｔ２がＯＮの場合）であるかのいずれかである。したがって、当業者であれば認識できるように、図１０Ａに表す低電圧トランジスタ（１１０ａ）及び（１１０ｂ）は、それらにわたって加えられた高電圧を何ら処理する必要なく、ＧＮＤに対して（例えばＶｉｎ以上の）高電圧で動作できる。そのかわり、サファイア基板は、その厚さ全体にわたって高い電圧低下がある。典型的な実施形態では、サファイア基板（１２５）の厚さは数十〜数百のマイクロメートル（10’s  to  100’s  micrometers）であり得るため、そのような高電圧によって作られる電界は、周知のサファイアの絶縁耐力よりもはるかに低い。
【００７５】
図１０Ｂは、それぞれがゲート端子（Ｇ）、ドレイン端子（Ｄ）及びソース端子（Ｓ）を含む２つの低電圧トランジスタ素子（１１０ｂ、Ｐ型）及び（１２０ｂ、Ｎ型）を含む例示のシリコンオンインシュレータ（ＳＯＩ）構造を示す。当該シリコンオンインシュレータ構造では、Ｐ型トランジスタ及びＮ型トランジスタのＰ＋及びＮ＋のソース領域及びドレインを含む薄いＳｉ層（１１５）は埋め込み二酸化シリコン層（１３０）上に、ゆえにＳｉ基板（１４０）上に形成されている。図１０ＡのＳＯＳ構造の場合と同じように、図１０Ｂに示す構造の低電圧トランジスタ（１１０ｂ）及び（１２０ｂ）は、（Ｓ、Ｄ、Ｇ端子のうちの任意の２つの間で）例えば最大で５Ｖしか耐えることができないが、トランジスタ回路全体は、ＧＮＤに対して０〜ＶＩＮＶフローティングできる。本開示の一実施形態によれば、後ろ側と表記した図１０Ｂに示すＳＯＩ構造の後ろ側は０Ｖ（ＧＮＤ）等のＤＣ電圧に接続できるか又は接続しないままにできる（フローティング）。本教示のレベルシフタ（例えばＨＳレベルシフタ（３２５、９２５））の場合、レベルシフタ回路（例えばハイサイド）の基準電圧はＶＳＳレベルにあり、ＶＳＳレベルは０Ｖ（例えばＬＳ  ＧａＮ  ＦＥＴ  Ｔ１がＯＮの場合）か、最大でＶＩＮの電圧レベル（例えばＨＳ  ＧａＮ  ＦＥＴ  Ｔ２がＯＮの場合）のいずれかである。したがって、当業者であれば認識できるように、図１０Ｂに表す低電圧トランジスタ（１１０ｂ）及び（１２０ｂ）は、それらにわたって加えられた高電圧を何ら処理する必要なく、ＧＮＤに対して（例えばＶｉｎ以上の）高電圧で動作できる。そのかわり、埋め込み二酸化シリコン層はその厚さ全体にわたって高い電圧低下を有する。そのような埋め込む二酸化シリコン層はあきらかに、図１０Ａに示すＳＯＳの実施形態のサファイア基板よりもはるかに薄い。
【００７６】
典型的なＳＯＩ実施形態では、Ｓｉ層（１１５）及び埋め込み二酸化シリコン層（１３０）の厚さは通常０．１〜１．０マイクロメートルであり、Ｓｉ層（１１５）及び埋め込み二酸化シリコン層（１３０）の下のＳｉ基板（１４０）の厚さは一般に数十〜数百のマイクロメートルである。したがって、埋め込み二酸化シリコン層（１３０）内部の電界は、図１０Ａに示すサファイア基板の場合よりも一般的に高い（何故なら、一般に、サファイア基板は二酸化シリコン層よりもはるかに厚いため、はるかに高い電圧ＶＩＮに耐えることができるからである）。適切に設計された実施形態では、埋め込み二酸化シリコン層（１３０）は、Ｓｉ基板（１４０）のＧＮＤ面に印加される、電圧ＶＩＮに関連する最大電界に加えてＶＩＮ電圧に加えられ得る任意のノイズスパイクに耐えるのに十分な厚さを有し得る。
【００７７】
図１０Ｃは、それぞれがゲート端子（Ｇ）、ドレイン端子（Ｄ）及びソース端子（Ｓ）を含む２つの低電圧トランジスタ素子（１１０ｃ、Ｐ型）及び（１２０ｃ、Ｎ型）を含む例示のバルクＳｉトランジスタ構造を示す。当業者であれば、そのような構造はその厚さ全体を通じて少なくとも半導体であることが容易に分かる。Ｓｉは二酸化シリコン又はサファイア等の絶縁体に対して良好な導体であるため、接地されたＳｉ基板に絶縁を提供するのに十分に高いスタンドオフ電圧を有するそのようなバルクＳｉ構造の対応する逆バイアスダイオード（reverse-biased  diodes）にわたって高電圧ＶＩＮが低下しなければならない。図１０Ｃに示す例示の構造では、ＶＩＮは、底部のＮウエル（Ｎウエル１及びＮウエル２）及びＰ型基板によって形成されるダイオードにわたって低下される。これを、一般的な場合を示す図１０Ｃに示す。一般的な場合では、ＶＩＮが正であり、Ｎウエル１及びＮウエル２が関連する端子（１１２）を通じて０（ＧＮＤ）からＶＩＮにスイングするノードＳＷに接続されている。当業者であれば、ＶＩＮが負の場合は、その後ろ側が接地された（例えばＧＮＤに接続された）バルクｐ−Ｓｉ基板が大きな負の電圧低下（ＶＩＮ＜０Ｖ）に対処できるようにするために、図１０Ｃに示す構造の極性を逆できることが容易に分かる（例えば、全てのＰ構造がＮ構造に、またその逆になる）。そのようなにＶＩＮが負である場合、Ｓｉ基板内に設けられるＰ-ＷＥＬＬＳにノードＳＷを接続することができる（図１０Ｃには接続を図示せず）。当業者であれば、ＶＩＮ以上の高電圧に対処できる能力を提供できるウエル構造である限り、そのような他のウエルを用いることができるのが容易に分かる。繰り返し、図１０に示す構造内の低電圧トランジスタは例えば最大で５Ｖしか耐えることができないが、ＮウエルはＧＮＤに対して０〜ＶＩＮＶフローティングすることができる。
【００７８】
二酸化シリコン又はサファイア等の絶縁体とは異なり、バルクＳｉ構造におけるダイオードは一方向にしか電流をブロックできない。そのため、前述したように、本開示の様々な実施形態に係るレベルシフタ（例えば、ＨＳレベルシフタ（３２５、９６０））で用いられる図１０Ｃに示す例示のトランジスタ構造は、ＶＩＮ＞０Ｖ（＝ＧＮＤ）の場合に又はＶＩＮ＜０Ｖの場合は代替的なウエル構造（例えば、逆極性構造）を用いることにで機能する。図１０Ａ及び図１０Ｂに示す絶縁体ベースのトランジスタ構造は、ＶＩＮの正の値及び負の値の双方に対処できるため、ＶＩＮが正の値及び負の値のいずれか又は双方を取り得る本発明の様々な実施形態に係るレベルシフタで用いることができる。バルクＳｉ構造の方が安価であるため、絶縁体ベースの解決法は性能又は柔軟性がより優れているが、バルクＳｉの解決法は安価であり得る。
【００７９】
この半導体についての説明により、低（降伏）電圧トランジスタのみを用いて高電圧半導体素子にバイアスをかけ且つ高電圧半導体素子を駆動するための革新的な装置が開示した。
【００８０】
様々な実施形態の新規な装置及びシステムを含み得る用途は、高速コンピュータで用いられる電子回路、通信及び信号処理回路、モデム、シングルプロセッサ又はマルチプロセッサモジュール、シングル埋め込み又はマルチ埋め込みプロセッサ、データスイッチ及び多層多チップモジュールを含む用途特定モジュールを含む。そのような装置及びシステムは、テレビ、セルラー電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ等）、ワークステーション、ラジオ、ビデオプレーヤー、オーディオプレーヤー（例えば、ｍｐ３プレーヤー）、自動車、医療機器（例えば、心臓モニタ、血圧モニタ等）等の様々な電子システム内のサブ構成要素としてさらに含まれ得る。一部の実施形態は複数の方法を含み得る。
【００８１】
本願で説明したアクティビティを、説明した順番と異なる順番で実行するとこも可能であり得る。本願で特定１０した方法に対して説明した様々なアクティビティは、繰り返し、連続的に又は並列的に実行できる。
【００８２】
本願の一部を形成する添付の図面は、限定ではなく一例として主題が実施され得る特定の実施形態を示す。図示の実施形態は、本願に開示の教示を当業者が実施できるように十分詳細に説明されている。本開示の範囲から逸脱することなく構造的及び論理的な置換並びに変更がなされ得るように、他の実施形態を利用され且つ図示した実施形態から他の実施形態が導き出され得る。したがって、この詳細な説明は限定的に解釈すべきでなく、様々な実施形態の範囲は添付のクレームの範囲と共に、そのようなクレームが権利を有する同等物の全範囲によってのみ定義される。
【００８３】
本願では、独創的な主題のそのような実施形態を個々に又は全体的に「発明」という用語で呼ぶ場合があるが、これは便宜上のものであり、自発的に本願の範囲を１つの発明又は発明の概念に本願で２つ以上発明又は発明概念が実際に開示されている場合は本願の範囲を１つの発明又は発明概念に自発的に制限することを意図していない。そのため、本願では特定の実施形態を図示説明してきたが、同じ目的を実現するために計算された任意の構成で図示の特定の実施形態を置換してもよい。本開示は、様々な実施形態の任意の且つ全ての適合又は変形を含むことを意図している。当業者であれば、上記の説明を検討することで、上記の実施形態の組み合わせ及び本願で具体的に説明していない他の実施形態が明らかとなる。
【００８４】
要約書は、読者が技術的な開示の本質を素早く確認できるようにする要約を要求する連邦規則集第３７巻１．７２条（ｂ）に準拠するために提供されたものである。要約書はクレームの範囲又は意味を解釈又は限定するのに用いられないことを理解すべきである。前述の詳細な説明において、本開示を簡素化するために様々な特徴が１つの実施形態でグループ化されている。本開示の方法は、各クレームに記載されている特徴よりも多くの特徴を要すると解釈すべきでない。むしろ、独創的な主題は１つの開示した実施形態の全てのよりも少ない形で発見され得る。そのため、下記のクレームは詳細な説明に組み込まれ、各クレームは別個の実施形態として自身で独立している。
【図１】
2018510605.tif 000003
【図２】
2018510605.tif 000004
【図３Ａ】
2018510605.tif 000005
【図３Ｂ】
2018510605.tif 000006
【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
2018510605.tif 000011
【図６Ｂ】
2018510605.tif 000012
【図６Ｃ】
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2018510605.tif 000014
【図６Ｄ】
2018510605.tif 000015
【図６Ｅ】
2018510605.tif 000016
【図６Ｆ】
2018510605.tif 000017
【図６Ｇ】
2018510605.tif 000018
【図７Ａ】
2018510605.tif 000019
【図７Ｂ】
2018510605.tif 000020
【図８】
2018510605.tif 000021
【図９】
2018510605.tif 000022
【図１０Ａ】
2018510605.tif 000023
【図１０Ｂ】
2018510605.tif 000024
【図１０Ｃ】
2018510605.tif 000025
【手続補正書】
【提出日】平成29年9月21日(2017.9.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電圧（ＶＩＮ）よりも高い電圧に耐えることができる高電圧素子を制御するように構成されたレベルシフタであって、当該レベルシフタは、
複数のトランジスタ素子を含む回路装置であって、該トランジスタ素子のそれぞれは前記第１の電圧よりも実質的に低い第２の電圧（Ｖｄｄ２）に耐えるように構成され、該回路装置は第１のスイッチング電圧（ＳＷ）と第２のスイッチング電圧（Ｖｄｄ２＋ＳＷ）との間で動作するように構成されている、回路装置と、
前記第１のスイッチング電圧を持つように構成された前記回路装置の第１の電源端子であって、前記第１のスイッチング電圧は基準電圧と前記第１の電圧との間で切り替わる、前記回路装置の第１の電源端子と、
前記第１のスイッチング電圧の関数である前記第２のスイッチング電圧を持つように構成された前記回路装置の第２の電源端子であって、該第２のスイッチング電圧は前記第１のスイッチング電圧と前記第２の電圧との合計に実質的に対応する、前記回路装置の第２の電源端子と、
前記高電圧素子を制御するための第１及び第２の入力タイミング制御信号を受け取るように構成された前記回路装置の入力端子であって、該第１及び第２の入力タイミング制御信号は、該第１及び第２の入力タイミング制御信号の遷移を検出するように構成された第１及び第２の容量結合によりそれぞれ前記回路装置の前記複数のトランジスタ素子と結合するように構成され、該第１及び第２の容量結合はそれぞれ２つの直列接続されたキャパシタと、該直列接続されたキャパシタの間の共通ノードとを含み、該共通ノードは前記第１及び第２の入力タイミング制御信号のそれぞれを受け取るように構成されている、前記回路装置の入力端子と、
前記第１のスイッチング電圧よりも高い電圧にある出力タイミング制御信号を前記高電圧素子に提供するように構成された前記回路装置の出力端子であって、該出力タイミング制御信号は前記結合された入力タイミング制御信号に基づく、前記回路装置の出力端子と、
を含み、
前記第２の入力タイミング制御信号は前記第１の入力タイミング制御信号を反転させたものである、レベルシフタ。
【請求項２】
前記第１の電圧は１０ボルト以上であり、前記第２の電圧は５ボルト以下である、請求項１に記載のレベルシフタ。
【請求項３】
前記第１の電圧は２５ボルト以上であり、前記第２の電圧は２．５ボルト以下である、請求項１に記載のレベルシフタ。
【請求項４】
前記第２の入力タイミング制御信号はさらに前記第１の入力タイミング制御信号に対して時間シフトされている、請求項１に記載のレベルシフタ。
【請求項５】
前記第１及び第２の入力タイミング制御信号のそれぞれは、第１の電圧レベル、第２の電圧レベル、該第１の電圧レベルから該第２の電圧レベルへの第１の遷移及び該第２の電圧レベルから該第１の電圧レベルに戻る第２の遷移によって定義されるパルス信号を含み、前記第１及び第２の容量結合のそれぞれは、前記第１及び第２の入力タイミング制御信号の第１及び第２の遷移をそれぞれ検出するように構成されている、請求項１に記載のレベルシフタ。
【請求項６】
前記出力タイミング制御信号は、電圧レベルが前記第１のスイッチング電圧と実質的に等しいロー状態と、電圧レベルが前記第２のスイッチング電圧と実質的に等しいハイ状態とを含む、請求項５に記載のレベルシフタ。
【請求項７】
前記出力タイミング制御信号のロー状態からハイ状態への遷移は、前記第１の入力タイミング制御信号の立ち上がり遷移に対応するパルス及び前記第２の入力タイミング制御信号の立ち下がり遷移に対応するパルスの同時検出に基づく、請求項６に記載のレベルシフタ。
【請求項８】
前記出力タイミング制御信号のハイ状態からロー状態への遷移は、前記第１の入力タイミング制御信号の立ち下がり遷移に対応するパルス及び前記第２の入力タイミング制御信号の立ち上がり遷移に対応するパルスの同時検出に基づく、請求項７に記載のレベルシフタ。
【請求項９】
前記第１及び第２の容量結合毎に、前記２つの直列接続されたキャパシタのうちの第１のキャパシタは、該第１のキャパシタの前記共通ノードから離れた方の端子に接続されたレジスタを通じて前記第１の電源端子に結合され、前記２つの直列接続されたキャパシタのうちの第２のキャパシタは、該第２のキャパシタの前記共通ノードから離れた方の端子に接続されたレジスタを通じて前記第２の電源端子に結合されている、請求項５に記載のレベルシフタ。
【請求項１０】
前記回路装置の前記複数のトランジスタ素子のうちの複数のトランジスタ素子は、前記第１のキャパシタ及び前記第２のキャパシタの前記共通ノードから離れた方の端子で検出された前記第１及び第２の遷移に対応してパルス信号を短くするために放電トランジスタとして構成されている、請求項９に記載のレベルシフタ。
【請求項１１】
前記放電トランジスタは、前記第１のキャパシタに接続されたレジスタ及び前記第２のキャパシタに接続されたレジスタと並列に接続され、前記第１のキャパシタ及び前記第２のキャパシタを放電するように構成されている、請求項１０に記載のレベルシフタ。
【請求項１２】
前記回路装置の前記複数のトランジスタ素子のうちの１つのトランジスタは、前記第１のキャパシタの前記共通ノードから離れた方の端子における前記第１及び第２の遷移のうちの検出された立ち上がり遷移に対応して正のパルス信号を反転させるためにインバータとして動作するよう構成されている、請求項９に記載のレベルシフタ。
【請求項１３】
前記回路装置の前記複数のトランジスタ素子のうちの複数のトランジスタ素子は、前記第１のスイッチング電圧と前記第２のスイッチング電圧との間の検出された前記第１及び第２の遷移に対応してパルス信号の瞬時電圧を制限するクランプ回路として構成されている、請求項９に記載のレベルシフタ。
【請求項１４】
前記クランプ回路は、前記第１のキャパシタの前記共通ノードから離れた方の端子における前記第１及び第２の遷移のうちの検出された立ち下がり遷移に対応して負のパルス信号の振幅を制限するともに、前記第２のキャパシタの前記共通ノードから離れた方の端子における前記第１及び第２の遷移のうちの検出された立ち上がり遷移に対応して正のパルス信号を取り除くようさらに構成されている、請求項１３に記載のレベルシフタ。
【請求項１５】
前記回路装置の前記複数のトランジスタ素子は、ａ）シリコンオンサファイア（ＳＯＳ）トランジスタ構造、ｂ）シリコンオンインシュレータ（ＳＯＩ）トランジスタ構造及びｃ）バルクシリコン（Ｓｉ）トランジスタ構造のうちの１つを含む、請求項１に記載のレベルシフタ。
【請求項１６】
前記ａ）はサファイア基板を含み、該サファイア基板の厚さは、該サファイア基板が前記第１のスイッチング電圧以上の電圧低下に耐えることができるように選択されている、請求項１５に記載のレベルシフタ。
【請求項１７】
前記サファイア構造の厚さの範囲は数十〜数百マイクロメートルである、請求項１６に記載のレベルシフタ。
【請求項１８】
前記ｂ）は前記第１のスイッチング電圧以上の電圧低下に耐えることができる二酸化シリコンの厚さを有する埋め込み二酸化シリコン層を含む、請求項１５に記載のレベルシフタ。
【請求項１９】
前記埋め込み二酸化シリコン層の二酸化シリコンの厚さは０．１〜１．０マイクロメートルである、請求項１８に記載のレベルシフタ。
【請求項２０】
前記ｃ）は、
シリコン（Ｓｉ）基板と、
前記Ｓｉ基板に埋め込まれたＮウエル構造と、
前記Ｎウエル構造に接続されたウエル端子と、
を含み、
前記ウエル端子は、動作の間に前記第１のスイッチング電圧を持つように構成されている、請求項１５に記載のレベルシフタ。
【請求項２１】
前記シリコン基板は、動作の間に前記基準電圧を持つように構成された基板端子を含む、請求項２０に記載のレベルシフタ。
【請求項２２】
前記Ｎウエル構造は、前記第１のスイッチング電圧以上の電圧低下に耐えることができる逆バイアスＮウエルダイオードを前記Ｓｉ基板と共に形成するように構成されている、請求項２０に記載のレベルシフタ。
【請求項２３】
請求項１に記載のレベルシフタを含む高電圧スイッチング素子。
【請求項２４】
動作の間に前記第１の電圧に耐えることができるように構成された高電圧トランジスタ素子をさらに含み、該高電圧トランジスタ素子の動作は前記レベルシフタによって制御される、請求項２３に記載の高電圧スイッチング素子。
【請求項２５】
前記高電圧トランジスタ素子の動作は、前記第１の電圧への伝導経路を提供するＯＮ動作モード及び該伝導経路を取り除くＯＦＦ動作モードの２つの動作モードのうちの１つで動作するように前記高電圧トランジスタ素子を制御することを含む、請求項２４に記載の高電圧スイッチング素子。
【請求項２６】
前記伝導経路は前記高電圧トランジスタ素子のドレイン端子とソース端子との間の伝導経路である、請求項２５に記載の高電圧スイッチング素子。
【請求項２７】
前記素子の制御は、前記高電圧トランジスタ素子のゲート端子を前記レベルシフタの出力端子に接続することを通じて提供される、請求項２６に記載の高電圧スイッチング素子。
【請求項２８】
前記レベルシフタの第１の電源端子は前記高電圧トランジスタ素子のソース端子に接続されている、請求項２７に記載の高電圧スイッチング素子。
【請求項２９】
前記ＯＮ動作モードの間、前記高電圧トランジスタ素子のソース端子における信号の電圧は前記第１の電圧と実質的に等しく、前記ＯＦＦ動作モードの間、前記高電圧トランジスタ素子のソース端子における信号の電圧は前記基準電圧と実質的に等しい、請求項２８に記載の高電圧スイッチング素子。
【請求項３０】
前記高電圧トランジスタ素子のゲート端子に提供される前記レベルシフタの出力端子におけるタイミング制御信号は、前記高電圧トランジスタ素子のソース端子における信号のデューティーサイクルに基づいて平均電圧を制御するように構成されている、請求項２９に記載の高電圧スイッチング素子。
【請求項３１】
前記レベルシフタの入力端子における前記第１及び第２の入力タイミング制御信号は前記平均電圧に基づく、請求項３０に記載の高電圧スイッチング素子。
【請求項３２】
請求項３１に記載の高電圧スイッチング素子を含む、高ＤＣ電圧から低ＤＣ電圧に変換するためのＤＣ／ＤＣコンバータ。
【請求項３３】
第１の電圧（ＶＩＮ）よりも高い電圧に耐えることができる高電圧素子を、第２の電圧（Ｖｄｄ２）を耐えることができる低電圧素子を用いて制御するための方法であって、該第１の電圧は該第２の電圧よりも実質的に高く、当該方法は、
前記第２の電圧に耐えるように構成された複数の低電圧素子を提供するステップと、
前記複数の低電圧素子を第１のスイッチング電圧（ＳＷ）と第２のスイッチング電圧（Ｖｄｄ２＋ＳＷ）との間で動作させるステップであって、該第１のスイッチング電圧は、基準電圧（ＧＮＤ）と前記第１の電圧との間で切り替わり、該第２のスイッチング電圧は、前記第１のスイッチング電圧と前記第２の電圧との合計に実質的に対応する、ステップと、
入力信号に基づいて２つの相補信号を生成するステップであって、該２つの相補信号は第１の入力タイミング制御信号と、該第１の入力タイミング制御信号を反転させたものである第２の入力タイミング制御信号とを含む、ステップと、
前記第１及び第２の入力タイミング制御信号の遷移を検出するように構成された第１及び第２の容量結合を通じてそれぞれ前記第１及び第２の入力タイミング制御信号を前記複数の低電圧素子に結合するステップであって、該第１及び第２の容量結合はそれぞれ２つの直列接続されたキャパシタと、該直列接続されたキャパシタの間の共通ノードとを含み、該共通ノードは前記第１及び第２の入力タイミング制御信号のそれぞれを受け取るように構成され、前記２つの直列接続されたキャパシタの前記共通ノードから離れた方の端子は前記第１のスイッチング電圧及び前記第２のスイッチング電圧にそれぞれ結合されている、ステップと、
前記動作させるステップ及び前記結合するステップに基づいて、前記複数の低電圧素子を通じて前記第１のスイッチング電圧よりも高い電圧にある出力タイミング制御信号を生成するステップと、
前記生成するステップに基づいて、前記高電圧素子を制御するステップと、
を含む方法。
【請求項３４】
前記第１及び第２の入力タイミング制御信号のそれぞれは、第１の電圧レベル、第２の電圧レベル、該第１の電圧レベルから該第２の電圧レベルへの第１の遷移及び該第２の電圧レベルから該第１の電圧レベルに戻る第２の遷移によって定義されるパルス信号を含み、
前記第１及び第２の容量結合のそれぞれは、前記第１及び第２の入力タイミング制御信号の第１及び第２の遷移をそれぞれ検出するように構成されている、請求項３３に記載の方法。
【請求項３５】
前記出力タイミング制御信号は電圧レベルが前記第１のスイッチング電圧と実質的に等しいロー状態と、電圧レベルが前記第２のスイッチング電圧と実質的に等しいハイ状態との間を遷移する、請求項３４に記載の方法。
【請求項３６】
前記生成するステップは、
前記結合するステップに基づいて、
前記第１の入力タイミング制御信号の立ち上がりエッジを検出して、対応する第１の正のパルス信号を生成することと、
前記第２の入力タイミング制御信号の立ち下がりエッジを検出して、対応する第１の負のパルス信号を生成することと、
をさらに含み、
前記出力タイミング制御信号のハイ状態からロー状態への遷移は、前記第１の入力タイミング制御信号の立ち上がりエッジ及び前記第２の入力制御信号の立ち下がりエッジの同時検出に基づく、請求項３５に記載の方法。
【請求項３７】
前記生成するステップは、
前記結合するステップに基づいて、
前記第２の入力タイミング制御信号の立ち上がりエッジを検出して、対応する第２の正のパルス信号を生成することと、
前記第１の入力タイミング制御信号の立ち下がりエッジを検出して、対応する第２の負のパルス信号を生成することと、
をさらに含み、
前記出力タイミング制御信号のロー状態からハイ状態への遷移は、前記第２の入力タイミング制御信号の立ち上がりエッジ及び前記第１の入力タイミング制御信号の立ち下がりエッジの同時検出にさらに基づく、請求項３６に記載の方法。
【請求項３８】
前記同時検出は、前記第１の正のパルス信号及び前記第１の負のパルス信号の能動領域の重複又は前記第２の正のパルス信号及び前記第２の負のパルス信号の能動領域の重複に基づく、請求項３７に記載の方法。
【請求項３９】
前記第１の正／負のパルス信号及び前記第２の正／負のパルス信号を生成することは、前記パルス信号の瞬時電圧の値を前記第１のスイッチング電圧及び前記第２のスイッチング電圧の間でクランプすることを含む、請求項３７に記載の方法。
【請求項４０】
第１の電圧（ＶＩＮ）をより低い電圧出力に変換するためのＤＣ／ＤＣコンバータであって、当該ＤＣ／ＤＣコンバータは、
直列接続されたハイサイドトランジスタ及びローサイドトランジスタを含み、該ハイサイドトランジスタ及び該ローサイドトランジスタは前記第１の電圧よりも高い電圧に耐えることができる、トランジスタ積層体と、
前記ハイサイドトランジスタのドレインに接続されるとともに、動作の間に前記第１の電圧を受け取るように構成された電源端子と、
前記ローサイドトランジスタのソースに接続されるとともに、動作の間に基準電位（ＧＮＤ）を受け取るように構成された基準端子と、
前記ハイサイドトランジスタのソース及び前記ローサイドトランジスタのドレインに接続されるとともに、動作の間に前記第１の電圧と前記基準電位との間で切り替わる第１のスイッチング電圧（ＳＷ）を提供するように構成された出力スイッチング端子と、
前記トランジスタ積層体に結合されるとともに、前記第１のスイッチング電圧と第２のスイッチング電圧（Ｖｄｄ２＋ＳＷ）との間で動作するように構成されたハイサイドレベルシフタであって、該ハイサイドレベルシフタは、
ｉ）前記第１の電圧よりも実質的に低い第２の電圧（Ｖｄｄ２）に耐えることができる複数の低電圧トランジスタと、
ｉｉ）前記第１のスイッチング電圧を提供するために前記出力スイッチング端子に接続されたハイサイド基準端子と、
ｉｉｉ）動作の間に、前記第２のスイッチング電圧を提供するように構成されたハイサイド電源端子であって、前記第２のスイッチング電圧は前記第１のスイッチング電圧と前記第２の電圧との合計と実質的に等しい、ハイサイド電源端子と、
ｉｖ）動作の間に、前記ハイサイドトランジスタを制御するための第１及び第２の入力タイミング制御信号を受け取るように構成されたハイサイド入力端子と、
ｖ）前記ハイサイド入力端子に連結されるとともに、動作の間に、タイミング制御情報として用いられる前記第１及び第２の入力タイミング制御信号の遷移を検出するように構成された第１及び第２の容量結合であって、該第１及び第２の容量結合のそれぞれは２つの直列接続されたキャパシタと、該直列接続されたキャパシタの間の共通ノードとを含み、該共通ノードは前記第１及び第２の入力タイミング制御信号のそれぞれを受け取るように構成されている、第１及び第２の容量結合と、
ｖｉ）前記ハイサイドトランジスタのゲートに結合されるとともに、前記第１のスイッチング電圧よりも高い電圧にある、検出された前記タイミング制御情報に基づくハイサイド制御信号を動作の間に提供するように構成された前記複数の低電圧トランジスタのハイサイド出力トランジスタと、を含む、ハイサイドレベルシフタと、
を含み、
前記ハイサイド制御信号は前記出力スイッチング端子における前記第１のスイッチング電圧のデューティーサイクルを制御する、ＤＣ／ＤＣコンバータ。
【請求項４１】
前記より低い電圧出力は、前記第１のスイッチング電圧の平均値に比例する、請求項４０に記載のＤＣ／ＤＣコンバータ。
【請求項４２】
動作の間に、前記第１及び第２の入力タイミング制御信号に基づいて前記ローサイドトランジスタのためのローサイド制御信号を提供するように構成されたローサイドレベルシフタをさらに含む、請求項４０に記載のＤＣ／ＤＣコンバータ。
【請求項４３】
前記ハイサイド制御信号及び前記ローサイド制御信号は、動作の間に前記ハイサイドトランジスタの導通と前記ローサイドトランジスタの導通とを交互に行うように構成されている、請求項４２に記載のＤＣ／ＤＣコンバータ。
【請求項４４】
前記ハイサイドレベルシフタを通じた前記第１及び第２の入力タイミング制御信号の伝搬遅延は、前記ローサイドレベルシフタを通じた前記第１及び第２の入力タイミング制御信号の伝搬遅延と等しい、請求項４３に記載のＤＣ／ＤＣコンバータ。
【請求項４５】
前記ハイサイドレベルシフタを通じた前記第１及び第２の入力タイミング制御信号の信号減衰は前記ローサイドレベルシフタを通じた前記第１及び第２の入力タイミング制御信号の信号減衰と等しい、請求項４４に記載のＤＣ／ＤＣコンバータ。
【国際調査報告】
2018510605.tif 000026
2018510605.tif 000027
2018510605.tif 000028