(57)【要約】  メモリが、モデル化されたメモリセルに対する書込み動作が、ネガティブビット線ブーストを解除することによって成功を示す指示に対応する書込み支援回路を備える。
2018527691.tif 000002
【特許請求の範囲】
【請求項１】
ビット線のペアと、
書込み支援回路であって、
前記ビット線のペアにおける放電されたビット線に対してネガティブビット線ブーストを提供するためのネガティブビット線ブースト端子に結合される第1の端子を有するキャパシタと、
前記キャパシタの第2の端子に結合される出力を有し、かつグランド端子を有する第1のインバータと、
前記グランド端子とグランドとの間に結合されるスイッチであって、前記キャパシタの前記第2の端子をフローティングさせて前記放電されたビット線への前記ネガティブビット線ブーストを終了させるために、ブーストトラック信号のアサートに応じてオフに切り替わるように構成される、スイッチと
を含む、書込み支援回路と
を備える、メモリ。
【請求項２】
アクセストランジスタのペアを通して前記ビット線のペアに結合されるメモリセルと、
前記メモリセルへの書込み動作を電気的にモデル化するように構成される少なくとも1つのダミーメモリセルと、
前記少なくとも1つのダミーメモリセルに対する前記モデル化された書込み動作の完了に応じて前記ブーストトラック信号をアサートするように構成される書込み検出回路と
をさらに備える、請求項1に記載のメモリ。
【請求項３】
前記アクセストランジスタの各々についてゲートを駆動するように構成されるワード線と、
前記ビット線のペアを電気的にモデル化するように構成されるダミービット線のペアと、
前記メモリワード線に関するワード線展開時間を電気的にモデル化するように構成されるダミーワード線であって、前記少なくとも1つのダミーメモリセルが、ゲートが前記ダミーワード線によって駆動され、かつ前記ダミーメモリセルを前記ダミービット線のペアに結合するように構成されるダミーアクセストランジスタのペアを含む、ダミーワード線と
をさらに備える、請求項2に記載のメモリ。
【請求項４】
前記ダミーメモリセルは交差結合インバータのペアを含み、前記交差結合インバータの一方はダミーメモリセル出力信号を駆動するように構成され、前記書込み検出信号は、前記ダミーメモリセル出力信号のバイナリ遷移に応じて前記ブーストトラック信号をアサートするように構成される、請求項2に記載のメモリ。
【請求項５】
前記書込み検出回路は、前記ダミーメモリセル出力信号の遅延バージョンおよび補ダミーメモリセル出力信号の遅延バージョンを出力するように構成されるインバータの直列チェーンを含む、請求項4に記載のメモリ。
【請求項６】
前記書込み検出回路は、前記ダミーメモリセル出力信号のアサートに応じてオンに切り替わるように構成される第1のインバータと、補ダミーメモリセル出力信号のアサートに応じてオフに切り替わるように構成される第2のインバータとを含む、請求項4に記載のメモリ。
【請求項７】
前記書込み検出回路は、前記ブーストトラック信号をラッチするように構成されるラッチを含む、請求項4に記載のメモリ。
【請求項８】
前記書込み検出回路は、ワード線リセット信号のアサートに応じて前記ブーストトラック信号を電源電圧まで充電するように構成される、請求項4に記載のメモリ。
【請求項９】
前記ラッチは、スイッチに結合されるラッチグランド端子を有するインバータを含み、前記スイッチが、前記ワード線リセット信号のアサートに応じて前記ラッチグランド端子をグランドに結合するように構成される、請求項8に記載のメモリ。
【請求項１０】
前記ブーストトラック信号はアクティブロー信号であり、前記書込み検出信号は、アサート中に前記ブーストトラック信号を接地させるように構成される、請求項2に記載のメモリ。
【請求項１１】
ビット線のペアを通してアクセスされるメモリセルへの書込み動作の間に、前記ビット線のうちの放電されたビット線に関するネガティブビット線ブースト動作を開始するために、前記放電されたビット線を充電されたキャパシタの第1の端子に結合する一方、前記充電されたキャパシタの第2の端子をグランドに結合するステップと、
前記メモリセルへの前記書込み動作の開始に応じて、少なくとも1つのダミーメモリセルへの書込み動作がいつ完了したかを判定するステップと、
前記少なくとも1つのダミーメモリセルへの前記書込み動作が完了したとの判定に応じて、前記ネガティブビット線ブースト動作を終了させるために前記キャパシタの第2の端子をフローティングさせるステップと
を含む、方法。
【請求項１２】
前記書込み動作がいつ完了したかを判定するステップは、ダミービット線のペア間に並列に結合される複数のダミーメモリセルを使用する、請求項11に記載の方法。
【請求項１３】
前記キャパシタの前記第2の端子をフローティングさせるステップは、前記キャパシタの前記第2の端子に結合されるインバータ用のグランドからグランド端子を分離するステップを含む、請求項11に記載の方法。
【請求項１４】
前記少なくとも1つのダミーメモリセルへの前記書込み動作がいつ完了したかを判定するステップは、ダミーワード線を使用してワード線展開期間をモデル化するステップを含む、請求項11に記載の方法。
【請求項１５】
前記少なくとも1つのダミーメモリセルへの前記書込み動作がいつ完了したかを判定するステップは、前記ダミービット線のペアを前記ビット線のペア用の容量性負荷と一致するようにロードするステップを含む、請求項12に記載の方法。
【請求項１６】
前記少なくとも1つのダミーメモリセルへの前記書込み動作がいつ完了したかを判定するステップは、少なくとも1つのダミーメモリセルからのダミーメモリ出力信号におけるバイナリ遷移を検出するステップを含む、請求項12に記載の方法。
【請求項１７】
ビット線のペアと、
キャパシタと、
負ブースト信号のアサートに応じてネガティブビット線ブースト動作を開始するために前記キャパシタの端子をグランドに結合し、かつブーストトラック信号のアサートに応じて前記ネガティブビット線ブースト動作を終了するために前記端子をフローティングさせるための第1の手段と、
メモリセルへの書込み動作をモデル化するための第2の手段であって、前記書込み動作の完了に応じてダミーメモリセル出力信号におけるバイナリ遷移を生じさせるように構成される第2の手段と、
前記ダミーメモリセル出力信号における前記バイナリ遷移に応じて前記ブーストトラック信号をアサートするための第3の手段と
を備える、メモリ。
【請求項１８】
前記メモリセルは、スタティックランダムアクセスメモリ(SRAM)セルである、請求項17に記載のメモリ。
【請求項１９】
前記第3の手段は、ワード線リセット信号のアサートに応じて前記ブーストトラック信号を電源電圧まで充電するようにさらに構成される、請求項18に記載のメモリ。
【請求項２０】
前記第3の手段は、前記ブーストトラック信号をラッチするように構成されるラッチを含む、請求項19に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、2015年9月22日に出願された米国特許出願第14/860,916号の利益を主張する。
【０００２】
本出願は、メモリに関し、より詳細には、適応的ネガティブ線書込み支援を有するメモリに関する。
【背景技術】
【０００３】
スタティックランダムアクセスメモリ(SRAM)ビットセルは、交差結合インバータのペアを含む。各交差結合インバータは、真(Q)データノードまたは補(QB)データノードを充電することができるPMOSトランジスタを含む。Qノードは、NMOSアクセストランジスタを通してビット線に結合され、一方QBデータノードは、別のNMOSアクセストランジスタを通して補ビット線に結合される。ビットセルのバイナリコンテンツが変更される書込み動作の間、PMOSトランジスタのうちの1つは最初オンであり、そのデータノードを充電する一方、対応するアクセストランジスタは、対応するビット線または補ビット線を通して同じノードを放電させることを試みる。したがって、NMOSアクセストランジスタは、インバータ内の対応するPMOSトランジスタとの争いにもかかわらずデータノードを比較的高速に放電させることができるようにPMOSトランジスタに対して比較的強度が高くなければならない。NMOSアクセストランジスタを強化するには、対応するビット線を書込み動作の間単に接地させるのではなく、このビット線上にネガティブ電圧を供給することが従来的である。このネガティブ電圧は、インバータPMOSトランジスタと比較してNMOSアクセストランジスタの強度を高め、それによってNMOSアクセストランジスタは対応するデータノードを高速に放電させることができる。
【０００４】
ビット線にネガティブ電圧を供給するには従来、結合キャパシタが使用されている。この場合、ビット線への負のブーストが、結合容量に依存するだけでなく、所与のメモリ構成およびプロセスコーナーにおけるビットセルの数に応じて変動するビット線容量にも依存するという点で問題が生じることがある。メモリ構成およびプロセスコーナーに応じて、負のブーストが過度に弱くなり、それによって書込み障害が生じることがある。逆に、負のブーストが過度に強くなり、それによってデバイスが損傷する場合もある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、当技術分野では、改善されたネガティブビット線支援アーキテクチャが必要である。
【課題を解決するための手段】
【０００６】
メモリが、ネガティブビット線ブーストを解除するために、書込み支援回路を備える。本書込み支援回路は、アクセスされるメモリセルに対する書込み動作の間ビット線のペアにおける放電されたビット線に対してネガティブビット線ブーストを提供するためのネガティブビット線ブースト端子に結合される第1の端子を有するキャパシタを含む。書込み支援回路内のインバータは、キャパシタの第2の端子を駆動して放電されたビット線へのネガティブビット線ブーストを開始する。インバータ用のグランド端子とグランドとの間にスイッチが結合される。スイッチは、ダミーメモリセルに対する正常な書込み動作の完了に応じてアサートされるブーストトラック信号に応じてグランド端子をグランドから分離するようにオフに切り替わるように構成される。ダミーメモリセルは、正常な書込み動作が、アクセスされるメモリセルに対する正常な書込み動作と実質的に同時に完了するように構成される。
【０００７】
インバータ用のグランド端子を分離すると、キャパシタの端子が放電されたビット線へのネガティブビット線ブーストを終了するようにフローティングする。このことは、メモリに関する特定のプロセス、電圧、または温度コーナーがどのようなものであるかにかかわらず、これによって生じるアクセスされたメモリセルに対する正常な書込み動作が完了する時間のばらつきがダミーメモリセルによって模倣されるという点で極めて有利である。この結果、ネガティブビット線ブーストの持続時間は、アクセスされたメモリセルに対する正常な書込み動作が完了したときに終了するようにタイミングが調整される。したがって、ネガティブビット線ブーストが過度に短くなるかまたは過度に長くなる従来の問題が解決する。
【０００８】
これらの有利な特徴および他の有利な特徴は、以下の詳細な説明によって、より良く理解される場合がある。
【図面の簡単な説明】
【０００９】
【図１】本開示の一態様による、書込み支援回路の回路図である。
【図２】本開示の一態様による、書込み検出回路の回路図である。
【図３】本開示の一態様による、図1の書込み支援回路と図2の書込み検出回路とを含むメモリの図である。
【図４】本開示の一態様による、ダミーメモリセルの図である。
【図５】本開示の一態様による適応的ネガティブビット線ブースト方法のフローチャートである。
【発明を実施するための形態】
【００１０】
本発明の実施形態およびそれらの利点は、以下の詳細な説明を参照することによって最も良く理解される。同じ参照番号は、図のうちの1つまたは複数に示された同じ要素を識別するために使用されることを了解されたい。
【００１１】
メモリセルに対する正常な書込み動作に応じてネガティブビット線ブーストをリセットする(終了する)メモリ書込み支援回路が提供される。このリセットは、本明細書においてさらに説明するようにプロセス、電圧、および温度(PVT)認識リセットである。このリセットに起因して、所与のメモリによってどんなプロセスコーナー、温度、または電圧変動が生じているか、あるいは所与の列をロードするビットセルはいくつかにかかわらず、ネガティブビット線ブーストは、アクセスされたメモリセルへの書込み動作が完了したときに終了するように適用される。したがって、ネガティブビット線のリセットは、プロセスコーナー、温度、および電圧変動に適応可能である。
【００１２】
図1に示す例示的な書込み支援回路100は、タイミングを調整されたこのネガティブビット線ブーストを適用するように構成される。補書込み信号gdinおよびgdin_nのペアが、真ビット線(b)135および補ビット線(bバー)140によって形成されたビット線のペアに結合されるスタティックランダムアクセスメモリ(SRAM)メモリセル(図示せず)に書き込むべきビット(q)のバイナリ値を表す。負ブースト信号102が、書込み動作の間にネガティブビット線ブーストを開始する。この実装形態では、負ブースト信号102は、負ブースト信号102をそのデフォルトのグランド状態から電源電圧レベルにアサートすることによってビット線ブースト動作が開始されるようなアクティブ高信号である。インバータ110は、負ブースト信号102を反転させてインバータ115およびNMOSトランジスタM1のゲートを駆動する。したがって、ビット線ブースト期間外のデフォルト動作の間、トランジスタM1はオンにされる。トランジスタM1のソースはグランドに結合され、一方トランジスタM1のドレインはインバータ101および105のペア用のグランド端子(本明細書ではキャップブースト端子125として示される)として働く。インバータ101は、書込み信号gdinを反転させて真ビット線135を駆動する。同様に、インバータ105は、補書込み信号gdin_nを反転させて補ビット線140を駆動する。書込み信号の相補性に起因して、インバータ101および105の一方がそのビット線を充電された状態に維持し、一方、他方のインバータは、そのビット線をトランジスタM1が導通している間キャップブースト端子125を通して接地させる。
【００１３】
負ブースト信号102によってキャップブースト端子125がこのように制御された場合、キャップブースト端子125は、負ブースト信号102がハイにアサートされた(たとえば、電源電圧にアサートされた)ときに放電された後グランドに対してフローティングする。しかし、キャップブースト端子125はキャパシタCのカソード端子にも結合される。キャパシタC用のアノード端子に関しては、インバータ115はインバータ120を駆動し、インバータ120がキャパシタCのアノードを駆動する。したがって、ネガティブビット線ブースト動作外のデフォルト動作の間、負ブースト信号102に関するロー状態(グランド)が、キャパシタCのアノードを電源電圧に維持してインバータ120を駆動し、一方キャップブースト端子125が接地されるのでカソードは接地されたままになる。しかし、負ブースト信号102がハイにアサートされると、アノード端子が接地される。次いで、キャパシタCにおける蓄積された電荷によって、キャパシタCのカソード端子がネガティブ電圧にプルされ、それによって、キャップブースト端子125も負にプルされる。インバータ110、115、120ならびにトランジスタM1およびM2は、負ブースト信号102のアサートに応じて、ネガティブビット線ブースト動作を開始するためにキャパシタCの端子をグランドに結合し、ブーストトラック信号130のアサートに応じて、ネガティブビット線ブースト動作を終了するために端子をフローティングさせる手段を備えるとみなされてもよい。
【００１４】
キャップブースト端子125への負のブーストによって、接地されていたビット線(書込み信号gdinおよびgdin_nに関するバイナリ状態に応じた真ビット線135または補ビット線140のいずれか)もネガティブ電圧にプルされる。ネガティブビット線ブーストは、ネガティブビット線ブースト期間の間適用される。たとえばネガティブビット線ブースト期間を過度に短くするかまたは過度に長くすることによるネガティブビット線ブースト期間のタイミングに関する問題を回避するために、本明細書においてさらに説明するように正常な書込み動作の完了に応じてブーストトラック信号130がアサートされ、ドレインがインバータ120用のグランド端子として働くNMOSトランジスタM2をオフに切り替えることによってネガティブビット線ブーストがリセット(終了)される。ネガティブビット線ブースト期間外のデフォルト動作の間、トランジスタM2がオンに維持されるようにブーストトラック信号130が電源電圧に維持される。トランジスタM2のソースが接地されるので、トランジスタM2は、ブーストトラック信号130が電源電圧に対してアサート解除されている間インバータ120用のグランド端子をグランド電圧に維持する。この実装形態では、ブーストトラック信号130は、グランド電圧まで放電される(ローにプルされる)ことによってアサートされるようなアクティブロー信号である。ブーストトラック信号130に応じて、トランジスタM2がオフに切り替わり、その後、インバータ120がもはやそのグランド端子を通じてグランドと結合していないので、キャパシタC用のアノード端子がフローティングする。これによって、ネガティブビット線ブーストが解除される。この解除は、本明細書においてさらに説明するモデル化を使用して正常な書込み動作の完了に応じて行われる。したがって、メモリを構成するのにどんなプロセスコーナーが使用されるかにかかわらず、また電源電圧がどんなレベルであるかにかかわらず、またメモリがホットであるかそれともコールドであるかにかかわらず、ネガティブビット線ブーストは、様々なプロセス、電圧、および温度(PVT)コーナーにわたって適切な時間に解除される。
【００１５】
モデル化された正常な書込み動作に応じてブーストトラック信号130を生成するための書込み検出回路200が図2に示される。q信号が、以下において説明および図示されたメモリトラッキング回路から送られる。q信号は、本明細書では、ダミーメモリセルのバイナリ状態を表すのでダミーメモリセル出力信号として示されてもよい。この信号では、本明細書においてさらに説明するように書込み動作ごとにバイナリ遷移が確保される。したがって、q信号は、ハイであった場合、以後の書込み動作のために放電される。逆に、q信号は、ローであった場合、以後の書込み動作のために電源電圧VDDにアサートされる。q信号がハイに遷移するかそれともローに遷移するかにかかわらずブーストトラック信号130をアサートするために、q信号は、そのソースが電源電圧VDDを供給する電源ノードに結合され、そのドレインがインバータ201用の電源端子に結合されるPMOSトランジスタP1のゲートを駆動する。インバータ201用のグランド端子は、そのソースがグランドに結合されるNMOSトランジスタM3のドレインに結合される。q信号の補信号(qb)が、q信号がローであるときにインバータ201が動作可能になる(電力を供給されるとともに接地される)ようにトランジスタM3のゲートを駆動する。これに対して、qb信号は、そのソースが電源電圧ノードVDDに結合され、そのドレインがインバータ205用の電源端子に結合されるPMOSトランジスタP2のゲートを駆動する。同様に、q信号は、そのソースがグランドに結合され、ドレインがインバータ205用のグランド端子に結合されるNMOSトランジスタM4のゲートを駆動する。したがって、インバータ205は、q信号がハイであるときに動作可能であるという点でインバータ201と相補関係にある。
【００１６】
インバータ220がq信号を反転させてqb信号を生成する。インバータ225がqb信号を反転させてq信号の第1の遅延バージョンを生成し、q信号の第1の遅延バージョンがインバータ230によって反転されqb信号の遅延バージョンが生成される。インバータ240がqb信号の遅延バージョンを反転させてq信号の第2の遅延バージョンを生成する。インバータ201が、インバータ230によって生成されたqb信号の遅延バージョンをdetect_n信号へと反転させる。同様に、インバータ205が、インバータ240によって生成されたq信号の第2の遅延バージョンをdetect_n信号へと反転させ、したがって、このdetect_n信号はインバータ201とインバータ205の両方によって共通的に駆動される。detect_n信号は、そのソースがグランドに結合され、そのドレインがノード241に結合されるNMOSトランジスタM5のゲートを駆動してブーストトラック信号130を供給する。したがって、ブーストトラック信号130用の電圧はトランジスタM5用のドレイン電圧と等しい。PMOSトランジスタP4は、そのソースが電源電圧ノードに結合され、そのドレインがノード241に結合されている。書込み動作の間にワード線(図示せず)が解放された後、ブーストトラック信号130が電源電圧VDDに充電されるように、アクティブローワード線リセット信号がトランジスタP4のゲートを駆動する。デフォルト動作の間、ブーストトラック信号130に関するこの充電状態は、書込み検出回路200によって維持される。たとえば、デフォルト状態の間q信号がハイであるとき、インバータ205は、ブーストトラック信号130が充電されたままになるようにdetect_n信号を接地させてトランジスタM5をオフに維持する。同様に、インバータ201は、q信号がローであるとき、デフォルト動作の間detect_n信号を接地させる。したがって、デフォルト状態の間q信号がどんなバイナリ状態であるかにかかわらず、detect_n信号は書込み動作の前に放電される。detect_n信号がトランジスタM5のゲートを駆動するので、トランジスタM5はデフォルト状態の間オフになる(アクティブ書込み動作は行われない)。
【００１７】
本明細書においてさらに説明するように、アクセスされたメモリセルに対する正常な書込み動作がダミーメモリセルによってモデル化され、それによってq信号(ダミーメモリセル出力信号)のバイナリ遷移が生じる。したがって、q信号は、書込み動作の前にハイであった(電源電圧VDDに充電されていた)場合、正常な書込み動作がモデル化されたときにローに駆動される(グランド電圧まで放電される)。同様に、q信号は、書込み動作の前にローであった場合、正常なシミュレートされた書込み動作の完了時にハイに駆動される。したがって、q信号は、シミュレートされた(またはモデル化された)書込み動作の完了に応じて確実にバイナリ遷移を有する。ダミーメモリセルへの書込み動作の完了時にq信号がどのように遷移するかにかかわらず、ブーストトラック信号130は、正常なシミュレートされた書込み動作の完了時にローにプルされる。たとえば、q信号が正常な書込み動作の完了時にローにプルされた場合、インバータ201がオンに切り替えられ、一方インバータ205がオフに切り替えられる。q信号の変更された状態がインバータ220、225、および230内を伝搬するには時間がかかるので、この時点で、インバータ230からの補q信号の遅延バージョンは依然としてローである。したがって、detect_n信号は最初、トランジスタM5がオンになってブーストトラック信号130をグランド電圧まで放電させるようにq信号のバイナリ遷移に応じてハイに駆動される。同様に、q信号が正常なシミュレートされた書込み動作の完了時にハイに遷移した場合、インバータ205がオンに切り替わり、一方インバータ201がオフに切り替えられる。その時点で、インバータ220、225、230、および240の直列組合せでの伝搬遅延に起因して、インバータ240によって生成されるq信号の第2の遅延バージョンは依然としてローである。したがって、detect_n信号は同じく、トランジスタM5がオンに切り替わってブーストトラック信号130を放電させるようにハイにパルシングされる。再び書込み支援回路100(図1)を参照すると、キャップブースト端子125を通した放電されたビット線への負のブーストは、ネガティブビット線ブーストがプロセス、電圧、および温度コーナーとは無関係に適切な持続時間を有するように、正常なシミュレートされた書込み動作の完了時に終了する。q信号の変更された状態がインバータ220、225、230、および240の直列組合せ内を伝搬すると、detect_n信号が再びグランド電圧まで放電されるようにdetect_n信号のアサートが解除される。たとえば、q信号がハイに遷移していたと仮定する。したがって、インバータ240によって生成されたq信号の第2の遅延バージョンは最終的にハイに遷移し、その後detect_n信号が放電される。q信号がローに遷移していた場合、同様にdetect_n信号が解放される。
【００１８】
ワード線リセット信号とdetect_n信号の両方がアサート解除されると、書込み検出回路200内の交差結合インバータ210および215によって形成されるラッチがブーストトラック信号130をラッチする。詳細には、ワード線リセット信号は、そのソースがグランドに結合され、そのドレインがインバータ215用のグランド端子に結合されるNMOSトランジスタM6のゲートを駆動する。したがって、書込み動作の間、インバータ215へのグランド電圧が維持され、一方ワード線リセット信号がアサート解除されてハイになる(対応するワード線がアサートされる)。同様に、detect_n信号は、そのソースが電源ノードに結合され、そのドレインがインバータ215用の電源端子に結合されるPMOSトランジスタP3のゲートを駆動する。したがって、デフォルト動作の間、インバータ215に電力が供給され、一方detect_n信号がアサート解除されてローになる。インバータ215および210によって形成されるラッチは、detect_n信号がハイに駆動されたときに開かれ、detect_n信号が解放されたときに閉じられる。したがって、ブーストトラック信号130のロー状態は、ワード線が解放されたときにワード線リセット信号がアサート解除されてハイになること、またはdetect_n信号が再び放電されることのいずれか早い方が生じるまでラッチされかつ維持される。一実装形態では、書込み検出回路200は、ダミーメモリセル出力におけるバイナリ遷移(q信号のバイナリ遷移)に応じてブーストトラック信号をアサートするための手段を備えるとみなされてもよい。
【００１９】
次に、正常な書込み動作のシミュレーションについて、図3の例示的なメモリ300に関して説明する。メモリセル(たとえば、SRAMビットセル)のm*nアレイ305は、m個の列とn個の行とを有する(mおよびnは正の整数である)。各列は対応するビット線のペア(BLおよびBLB)を有する。アレイ305内の複数のm個の列は、ゼロ番目の列から(m-1)番目の列まで配置される。各ビット線のペアは、図1に関して説明したように対応する書込み支援回路100によって駆動される。各列の書込み支援回路100に関する書込み信号gdinおよびgdin_nは、対応する書込みドライバ回路320によって供給される。アクセスされるメモリセルに書き込むべきバイナリ値に基づいて、各書込みドライバ回路320は、その書込み信号gdinおよびgdin_nを対応するバイナリ値によって駆動する。たとえば、ゼロ番目の列用の書込みドライバ回路320はD0バイナリ値に対応し、一方(m-1)番目の列用の書込みドライバ回路320はDm-1バイナリ値に対応する。
【００２０】
メモリ制御回路(CNTL)340が、ネガティブビット線ブースト技術における従来の場合と同様に、クロック信号355およびアドレス信号356に応じて負ブースト信号102およびワード線リセット信号を駆動する。さらに、メモリ制御回路340は、ワード線デコーダ回路345をトリガしてアドレス信号を復号し、ゼロ番目のワード線WL0から(n-1)番目のワード線(WLn)までの範囲の適切なワード線(WL)をアサートする。これらのワード線は、メモリアレイ305内のn個の行を制御する。メモリ制御回路340は、書込み動作の間、ワード線展開に必要な時間をシミュレートするためにも、行アドレスを復号するためにワード線デコーダ345がトリガされるのと同時にダミーワード線デコーダ350をトリガする。たとえば、メモリ制御回路340は、1つまたは複数のプリデコーダ(PREDECs)信号357を使用してダミーワード線デコーダ350をトリガしてもよい。これに応じて、ダミーワード線デコーダ350は、メモリセルのダミー行310によってロードされるダミーワード線(DWL)をアサートする。ルーティング領域要件を限定するために、ダミーワード線DWLを折り畳んでもよい。ダミーワード線DWLが折り畳まれるかどうかにかかわらず、ダミー行310は、ワード線展開時間がダミーワード線DWLによって正確にモデル化されるように、メモリアレイ305内のn個の行の各々に含まれるダミーメモリセルの数と同じ数のダミーメモリセルを含んでもよい。次いで、ダミーワード線のアサートによって、ダミービット線DBLおよびDBLBのペアが(トラッキングセルと呼ばれることもある)1つまたは複数のダミーメモリセル330に結合される。ダミービット線DBLおよびDBLBは、以下にさらに説明するようにダミーロードセル335によってロードされる。
【００２１】
例示的なSRAMダミーメモリセル330が図4に示される。ダミーメモリセル330は、交差結合インバータ400および405のペアを含む。インバータ400は、電源ノードに結合されるソースと、ダミーメモリセル330用のQ出力ノードに結合されるドレインとを有するPMOSトランジスタP5を含む。このQ出力ノードは、前述のように書込み検出回路200にQ信号を供給する。インバータ400用のトランジスタP5のドレインはまた、そのソースがグランドに結合されるNMOSトランジスタM8のドレインに結合される。インバータ405用のPMOSトランジスタP6およびNMOSトランジスタM9は、インバータ405の出力がダミーメモリセル330用の補Q出力ノードであることを除いて同様に配置される。NMOSダミーアクセストランジスタM7が、ダミーメモリセル330用のQ出力ノードとダミービット線DBLとの間に結合される。同様に、NMOSダミーアクセストランジスタM10が、メモリセル330用の補Q出力ノードと補ダミービット線DBLBとの間に結合される。ダミーワード線DWLは、ダミーアクセストランジスタM7およびM10のゲートを駆動する。
【００２２】
インバータ400および405ならびにダミーアクセストランジスタM7およびM10は、図3のアレイ305におけるビットセル内の対応するデバイスに一致するサイズを有する。このようにして、ダミーメモリセル330は、正常な書込み動作を完了するのに必要な時間を正確にモデル化する。エラーを平均化するために、代替実装形態では、ダミービット線DBLとダミービット線DBLBとの間に複数のダミーメモリセル330が並列に配置されてもよい。これらのダミーメモリセル330は次に、共通してQ信号を駆動する。再び図3を参照する。ダミーメモリセル330からのQ信号は、正常なモデル化された書込み動作の完了に応じたQ信号におけるバイナリ遷移がブーストトラック信号130のアクティブローアサートをトリガしてネガティブビット線ブーストをリセットするように書込み検出回路200において受信される。モデル化された書込み動作のたびにQ出力信号が確実にバイナリ遷移するように、ダミービット線DBLおよびDBLBを駆動するためのダミー書込み信号gdinおよびgdin_nを生成するダミー書込みドライバ回路325が、書込み検出回路200からの補Q信号に応答するように構成される。メモリアレイ305において行われるビット線のロードをモデル化するために、ダミービット線DBLおよびDBLBがダミーロードセル335によってロードされてもよい。ダミーメモリセル330と同様に、ダミーロードセル335は、メモリアレイ305において使用されるメモリセルのレプリカであるが、ゲートがダミーワード線DWLによって駆動されることはない。したがって、ダミーロードセル335は、メモリアレイ305における行の数によって決まるビット線の容量性負荷を模倣するために含まれる。シミュレートされた書込み動作の精度をさらに向上させるために、追加の書込み支援回路100がダミービット線DBLおよびDBLBを駆動してもよい。この追加の書込み支援回路100は、図1に関して説明したように構成される。
【００２３】
ダミーワード線デコーダ350、ダミーワード線DWL、ダミーロードセル335、ダミーメモリセル330、ならびに対応する書込み支援回路100およびダミー書込みドライバ325の集合が、アレイ305におけるメモリセルのうちの選択されたメモリセルへの書込み動作をモデル化するための手段を構成するとみなされてもよく、この手段は、書込み動作の完了に応じてダミーメモリセル出力信号においてバイナリ遷移を生じさせるように構成される。
【００２４】
書込み支援回路100によって提供されるネガティブビット線ブーストはすべて、プロセス、電圧、および温度コーナーとは無関係に適切にタイミングが調整される。さらに、このタイミングは、メモリサイズとも無関係である。たとえば、メモリ300の特定のインスタンス化がメモリアレイ305における比較的多数の行を含む場合、メモリアレイ305のビット線に関して生じる容量性負荷は、ダミービット線DBLおよびDBLBによってモデル化されるとともにダミーロードセル335を通してモデル化される。ワード線デコーダ345に関するアドレス復号遅延も、ワード線展開時間とともにモデル化される。次に、例示的な動作方法について説明する。
【００２５】
適応的ネガティブビット線ブースト方法に関する例示的なフローチャートが図5に示される。本方法は、ビット線のペアを通してアクセスされるメモリセルへの書込み動作の間に生じる行為500を含み、ビット線のうちの放電されたビット線に関するネガティブビット線ブースト動作を開始するために、放電されたビット線を充電されたキャパシタの第1の端子に結合する一方、充電されたキャパシタの第2の端子をグランドに結合するステップを含む。書込み支援回路200に関して説明したようにビット線負ブースト信号102をアサートしてキャップブースト端子125への負のブーストをトリガする(それによって、放電されたビット線に負のブーストを提供する)ことが、行為500の一例である。
【００２６】
本方法は、メモリセルへの書込み動作の開始に応じた行為505も含み、少なくとも1つのダミーメモリセルへの書込み動作がいつ完了したかを判定するステップを含む。ダミーメモリセル330による書込み動作のモデル化が、行為505の一例である。
【００２７】
最後に、本方法は、少なくとも1つのダミーメモリセルへの書込み動作が完了したとの判定に応じて、ネガティブビット線ブースト動作を終了させるために第2のキャパシタ端子をフローティングさせる行為510を含む。図1に関して説明したようにインバータ120に対するグランドを切り離し、したがって、キャパシタCのアノードをフローティングさせるような書込み支援回路100に対するブーストトラック信号130のアクティブローアサートが、行為510の一例である。
【００２８】
当業者なら今や了解するように、また当面の特定の適用例に応じて、本開示の主旨および範囲から逸脱することなく、本開示のデバイスの材料、装置、構成、および使用方法において、かつそれらに対して、多くの修正、置換、および変形を行うことができる。このことに照らして、本明細書に図示および記載された特定の実施形態は、それらのいくつかの例によるものにすぎないため、本開示の範囲はそのような特定の実施形態の範囲に限定されるべきではなく、むしろ、下記に添付される特許請求の範囲およびそれらの機能的な均等物の範囲と完全に同じであるべきである。
【符号の説明】
【００２９】
100  書込み支援回路
101  インバータ
102  負ブースト信号
105  インバータ
110  インバータ
115  インバータ
120  インバータ
125  キャップブースト端子
130  ブーストトラック信号
135  真ビット線
140  補ビット線
200  書込み検出回路
201  インバータ
205  インバータ
210  交差結合インバータ
215  交差結合インバータ
220  インバータ
225  インバータ
230  インバータ
240  インバータ
241  ノード
300  メモリ
305  メモリアレイ
310  ダミー行
320  書込みドライバ回路
325  ダミー書込みドライバ回路
330  ダミーメモリセル
335  ダミーロードセル
340  メモリ制御回路
345  ワード線デコーダ回路
350  ダミーワード線デコーダ
355  クロック信号
356  アドレス信号
357  プリデコーダ(PREDECs)信号
400  交差結合インバータ
405  交差結合インバータ
C  キャパシタ
M1  トランジスタ
M2  トランジスタ
M3  NMOSトランジスタ
M4  NMOSトランジスタ
M5  NMOSトランジスタ
M6  NMOSトランジスタ
M7  ダミーアクセストランジスタ
M8  NMOSトランジスタ
M9  NMOSトランジスタ
M10  NMOSダミーアクセストランジスタ
P1  PMOSトランジスタ
P2  PMOSトランジスタ
P3  PMOSトランジスタ
P4  PMOSトランジスタ
P5  PMOSトランジスタ
P6  PMOSトランジスタ
VDD  電源電圧
【図１】
2018527691.tif 000003
【図２】
2018527691.tif 000004
【図３】
2018527691.tif 000005
【図４】
2018527691.tif 000006
【図５】
2018527691.tif 000007
【手続補正書】
【提出日】平成30年3月23日(2018.3.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビット線のペアと、
書込み支援回路であって、
前記ビット線のペアにおける放電されたビット線に対してネガティブビット線ブーストを提供するためのネガティブビット線ブースト端子に結合される第1の端子を有するキャパシタと、
前記キャパシタの第2の端子に結合される出力を有し、かつグランド端子を有する第1のインバータと、
前記グランド端子とグランドとの間に結合されるスイッチであって、前記キャパシタの前記第2の端子をフローティングさせて前記放電されたビット線への前記ネガティブビット線ブーストを終了させるために、ブーストトラック信号のアサートに応じてオフに切り替わるように構成される、スイッチと
を含む、書込み支援回路と、
アクセストランジスタのペアを通して前記ビット線のペアに結合されるメモリセルへの書込み動作を電気的にモデル化するように構成される少なくとも1つのダミーメモリセルと、
前記少なくとも1つのダミーメモリセルへの前記モデル化された書込み動作の完了に応じて前記ブーストトラック信号をアサートするように構成される書込み検出回路と
を備える、メモリ。
【請求項２】
前記アクセストランジスタの各々についてゲートを駆動するように構成されるワード線と、
前記ビット線のペアを電気的にモデル化するように構成されるダミービット線のペアと、
前記メモリワード線に関するワード線展開時間を電気的にモデル化するように構成されるダミーワード線であって、前記少なくとも1つのダミーメモリセルが、ゲートが前記ダミーワード線によって駆動され、かつ前記ダミーメモリセルを前記ダミービット線のペアに結合するように構成されるダミーアクセストランジスタのペアを含む、ダミーワード線と
をさらに備える、請求項1に記載のメモリ。
【請求項３】
前記ダミーメモリセルは交差結合インバータのペアを含み、前記交差結合インバータの一方はダミーメモリセル出力信号を駆動するように構成され、前記書込み検出信号は、前記ダミーメモリセル出力信号のバイナリ遷移に応じて前記ブーストトラック信号をアサートするように構成される、請求項1に記載のメモリ。
【請求項４】
前記書込み検出回路は、前記ダミーメモリセル出力信号の遅延バージョンおよび補ダミーメモリセル出力信号の遅延バージョンを出力するように構成されるインバータの直列チェーンを含む、請求項3に記載のメモリ。
【請求項５】
前記書込み検出回路は、前記ダミーメモリセル出力信号のアサートに応じてオンに切り替わるように構成される第1のインバータと、補ダミーメモリセル出力信号のアサートに応じてオフに切り替わるように構成される第2のインバータとを含む、請求項3に記載のメモリ。
【請求項６】
前記書込み検出回路は、前記ブーストトラック信号をラッチするように構成されるラッチを含む、請求項3に記載のメモリ。
【請求項７】
前記書込み検出回路は、ワード線リセット信号のアサートに応じて前記ブーストトラック信号を電源電圧まで充電するように構成される、請求項3に記載のメモリ。
【請求項８】
前記ラッチは、スイッチに結合されるラッチグランド端子を有するインバータを含み、前記スイッチが、前記ワード線リセット信号のアサートに応じて前記ラッチグランド端子をグランドに結合するように構成される、請求項7に記載のメモリ。
【請求項９】
前記ブーストトラック信号はアクティブロー信号であり、前記書込み検出信号は、アサート中に前記ブーストトラック信号を接地させるように構成される、請求項1に記載のメモリ。
【請求項１０】
ビット線のペアを通してアクセスされるメモリセルへの書込み動作の間に、前記ビット線のうちの放電されたビット線に関するネガティブビット線ブースト動作を開始するために、前記放電されたビット線を充電されたキャパシタの第1の端子に結合する一方、前記充電されたキャパシタの第2の端子をグランドに結合するステップと、
前記メモリセルへの前記書込み動作の開始に応じて、少なくとも1つのダミーメモリセルへの書込み動作がいつ完了したかを判定するステップと、
前記少なくとも1つのダミーメモリセルへの前記書込み動作が完了したとの判定に応じて、前記ネガティブビット線ブースト動作を終了させるために前記キャパシタの第2の端子をフローティングさせるステップと
を含む、方法。
【請求項１１】
前記書込み動作がいつ完了したかを判定するステップは、ダミービット線のペア間に並列に結合される複数のダミーメモリセルを使用する、請求項10に記載の方法。
【請求項１２】
前記キャパシタの前記第2の端子をフローティングさせるステップは、前記キャパシタの前記第2の端子に結合されるインバータ用のグランドからグランド端子を分離するステップを含む、請求項10に記載の方法。
【請求項１３】
前記少なくとも1つのダミーメモリセルへの前記書込み動作がいつ完了したかを判定するステップは、ダミーワード線を使用してワード線展開期間をモデル化するステップを含む、請求項10に記載の方法。
【請求項１４】
前記少なくとも1つのダミーメモリセルへの前記書込み動作がいつ完了したかを判定するステップは、前記ダミービット線のペアを前記ビット線のペア用の容量性負荷と一致するようにロードするステップを含む、請求項11に記載の方法。
【請求項１５】
前記少なくとも1つのダミーメモリセルへの前記書込み動作がいつ完了したかを判定するステップは、少なくとも1つのダミーメモリセルからのダミーメモリ出力信号におけるバイナリ遷移を検出するステップを含む、請求項11に記載の方法。
【請求項１６】
ビット線のペアと、
キャパシタと、
負ブースト信号のアサートに応じてネガティブビット線ブースト動作を開始するために前記キャパシタの端子をグランドに結合し、かつブーストトラック信号のアサートに応じて前記ネガティブビット線ブースト動作を終了するために前記端子をフローティングさせるための第1の手段と、
メモリセルへの書込み動作をモデル化するための第2の手段であって、前記書込み動作の完了に応じてダミーメモリセル出力信号におけるバイナリ遷移を生じさせるように構成される第2の手段と、
前記ダミーメモリセル出力信号における前記バイナリ遷移に応じて前記ブーストトラック信号をアサートするための第3の手段と
を備える、メモリ。
【請求項１７】
前記メモリセルは、スタティックランダムアクセスメモリ(SRAM)セルである、請求項16に記載のメモリ。
【請求項１８】
前記第3の手段は、ワード線リセット信号のアサートに応じて前記ブーストトラック信号を電源電圧まで充電するようにさらに構成される、請求項17に記載のメモリ。
【請求項１９】
前記第3の手段は、前記ブーストトラック信号をラッチするように構成されるラッチを含む、請求項18に記載のメモリ。
【国際調査報告】
2018527691.tif 000008
2018527691.tif 000009
2018527691.tif 000010