(57)【要約】  記載の例では、ドレインノード（１５２）、ソースノード（１５４）、制御ゲート（１５６）、及びフィールド電極（１６２,１６４）を含む高電圧トランジスタ（ＨＶＴ）構造（１４０）が低電圧トランジスタ（ＬＶＴ）（１１０）を高電圧環境に適応させる。ドレインノード及びソースノードは、終結された電荷が制御ゲートによってレギュレートされる導電チャネルを画定する。制御ゲートから隔離されている間、フィールド電極はフィールド電圧に応答して終結された電荷を拡散するよう構成される。フィールド電極は、ドレインノード、ソースノード、又は制御ゲートのいずれの一つとも電荷を共有することを防ぐように構造化及び配路される。有利なことに、隔離されたフィールド電極は、制御ゲート並びにドレイン及びソースノードの容量を最小化して、ＨＶＴが高電圧環境において少ない電力損失及びよりロバストな性能でスイッチングし得るようにする。
2018524813.tif 000002
【特許請求の範囲】
【請求項１】
高電圧デバイスであって、
第１の基板上に形成される低電圧トランジスタ（ＬＶＴ）、及び、
第２の基板上に形成される高電子移動度トランジスタ（ＨＥＭＴ）、
を含み、
前記ＬＶＴが、第１のドレインノード、第１の制御ゲート、及び第１のソースノードを有し、
前記ＨＥＭＴが、
前記第２の基板の上に配置される２次元電子ガス（２ＤＥＧ）層と、
前記２ＤＥＧ層の上に配置され、高電圧源を受け取るように構成される、第２のドレインノードと、
前記２ＤＥＧ層の上に配置され、前記ＬＶＴの前記第１のドレインノードと接続される、第２のソースノードと、
前記２ＤＥＧ層の上に配置され、前記第２のドレインノード、前記第２のソースノード、及び前記２ＤＥＧ層によって連帯的に画定されるチャネルをレギュレートするように構成される、第２の制御ゲートと、
前記チャネルの上に配置され、前記チャネルに沿って電荷を分布させるように構成される、フィールド電極であって、前記フィールド電極が前記第２の基板によって画定される領域にわたって前記第２の制御ゲート及び前記第２のソースノードと接していない、前記フィールド電極と、
を有する、
高電圧デバイス。
【請求項２】
請求項１に記載の高電圧デバイスであって、前記フィールド電極が、前記第２の制御ゲートより前記２ＤＥＧ層からより遠くに位置する、高電圧デバイス。
【請求項３】
請求項１に記載の高電圧デバイスであって、
前記第２の基板の上に形成され、前記ＨＥＭＴの前記フィールド電極と接続される、第１のボンディングパッド、
前記第２の基板の上に形成され、前記第１のボンディングパッドから分離される第２のボンディングパッドであって、前記ＨＥＭＴの第２の制御ゲートと接続される、前記第２のボンディングパッド、及び、
前記第２の基板の上に形成され、前記第１のボンディングパッドから分離される第３のボンディングパッドであって、前記ＨＥＭＴの第２のソースノードと接続される、前記第３のボンディングパッド、
を更に含む、高電圧デバイス。
【請求項４】
請求項１に記載の高電圧デバイスであって、
前記ＨＥＭＴの前記フィールド電極が、第１のボンディングワイヤを介して前記ＬＶＴの前記第１のソースノードに接続され、
前記ＨＥＭＴの前記第２の制御ゲートが、前記第１のボンディングワイヤから分離される第２のボンディングワイヤを介して前記ＬＶＴの前記第１のソースノードに接続され、
前記ＬＶＴの前記第１のソースノードが、ソース電圧を受け取るように構成される、
高電圧デバイス。
【請求項５】
請求項４に記載の高電圧デバイスであって、
前記ＨＥＭＴの前記フィールド電極が、前記第１のボンディングワイヤと直列の第１のリンギング抑制器を介して前記ＬＶＴの前記第１のソースノードに接続され、
前記ＨＥＭＴの前記第２の制御ゲートが、前記第２のボンディングワイヤと直列の第２のリンギング抑制器を介して前記ＬＶＴの前記第１のソースノードに接続されて、前記第２のリンギング抑制器が前記第１のリンギング抑制器から電気的に独立するようにされる、
高電圧デバイス。
【請求項６】
請求項１に記載の高電圧デバイスであって、
前記ＨＥＭＴの前記第２の制御ゲートが、前記チャネルをレギュレートするために第１の電圧を受け取るように構成され、
前記ＨＥＭＴの前記フィールド電極が、前記第１の電圧とは異なる第２の電圧を受け取るように構成され、前記第２の電圧が、前記チャネルに沿って前記電荷を分布させるためのものである、
高電圧デバイス。
【請求項７】
請求項１に記載の高電圧デバイスであって、前記ＨＥＭＴの前記フィールド電極が、
前記チャネルの第１の領域の上に配置され、前記第２の制御ゲートとは接していない、第１のフィールド電極であって、前記チャネルの前記第１の領域における電荷を分布させるように構成される、前記第１のフィールド電極、及び、
前記第１のフィールド電極から分離される第２のフィールド電極であって、前記第２のフィールド電極が、前記チャネルの第２の領域の上に配置され、前記第２の制御ゲートとは接しておらず、前記チャネルの前記第２の領域における電荷を分布させるように構成される、前記第２のフィールド電極、
を含む、高電圧デバイス。
【請求項８】
請求項１に記載の高電圧デバイスであって、前記第１の基板が前記第２の基板から分離する、高電圧デバイス。
【請求項９】
請求項１に記載の高電圧デバイスであって、
前記第１の基板が、共通基板上のＬＶＴ領域を占有し、
前記第２の基板が、前記共通基板上のＨＥＭＴ領域を占有する、
高電圧デバイス。
【請求項１０】
高電圧スイッチであって、前記高電圧スイッチが、
高電圧トランジスタ（ＨＶＴ）、及び
低電圧トランジスタ（ＬＶＴ）、
を含み、
前記ＨＶＴが、
高電圧源を受け取るように構成されるドレインノードと、
前記ドレインノードと高電圧チャネルを画定するように構成されるソースノードと、
前記ドレインノードと前記ソースノードとの間に置かれる制御ゲートであって、前記高電圧チャネルをレギュレートするように構成される、前記制御ゲートと、
前記高電圧チャネルの上に配置され、前記高電圧チャネルを再レギュレートするように構成される、フィールド電極であって、前記ドレインノード、前記ソースノード、又は前記制御ゲートのうちのいずれの一つとも電荷を共有することを防ぐように構造化及び配路される、前記フィールド電極と、
を有し、
前記ＬＶＴが、
前記ＨＶＴの前記ソースノードと結合され、出力電圧を搬送するように構成されるドレインノードと、
ソース電圧を受け取るように構成されるソースノードと、
前記ＨＶＴの前記制御ゲートと前記ＨＶＴの前記ソースノードとの間の電位差を調節することによって、入力電圧に応答して前記出力電圧を制御するように構成される、制御ゲートと、
を有する、
高電圧スイッチ。
【請求項１１】
請求項１０に記載の高電圧スイッチであって、
前記ＨＶＴの前記フィールド電極が、第１のボンディングワイヤを介して前記ＬＶＴの前記ソースノードに接続され、
前記ＨＶＴの前記制御ゲートが、前記第１のボンディングワイヤから分離される第２のボンディングワイヤを介して前記ＬＶＴの前記ソースノードに接続される、
高電圧スイッチ。
【請求項１２】
請求項１１に記載の高電圧スイッチであって、
前記ＨＶＴの前記フィールド電極が、前記第１のボンディングワイヤと直列の第１のリンギング抑制器を介して前記ＬＶＴの前記ソースノードに接続され、
前記ＨＶＴの前記制御ゲートが、前記第２のボンディングワイヤと直列の第２のリンギング抑制器を介して前記ＬＶＴの前記ソースノードに接続されて、前記第２のリンギング抑制器が前記第１のリンギング抑制器から電気的に独立するようにされる、
高電圧スイッチ。
【請求項１３】
請求項１０に記載の高電圧スイッチであって、前記ＨＶＴの前記フィールド電極が、前記ＨＶＴによって画定される領域にわたって、前記ＨＶＴの前記ドレインノード、ソースノード、又は制御ゲートのうちのいずれの一つとも接していない、高電圧スイッチ。
【請求項１４】
請求項１０に記載の高電圧スイッチであって、
前記ＨＶＴの前記制御ゲートが、前記高電圧チャネルに沿って電荷を終結させるために第１の電圧を受け取るように構成され、
前記ＨＶＴの前記フィールド電極が、前記第１の電圧とは異なる第２の電圧を受け取るように構成され、前記第２の電圧が、前記終結された電荷を前記高電圧チャネルに沿って拡散するためのものである、
高電圧スイッチ。
【請求項１５】
請求項１０に記載の高電圧スイッチであって、前記ＨＶＴの前記フィールド電極が、
前記高電圧チャネルの第１の領域の上に配置され、前記高電圧チャネルの前記第１の領域における電荷を分布させるように構成される、第１のフィールド電極、及び、
前記第１のフィールド電極から分離され、前記高電圧チャネルの第２の領域の上に配置され、前記高電圧チャネルの前記第２の領域における電荷を分布させるように構成される、第２のフィールド電極、
を含む、高電圧スイッチ。
【請求項１６】
高電子移動度トランジスタ（ＨＥＭＴ）構造であって、
基板、
前記基板の上に配置される２次元電子ガス（２ＤＥＧ）層、
前記２ＤＥＧ層の第１の端部の上に配置されるドレインノード、
前記２ＤＥＧ層の前記第１の端部と第２の端部との間に前記ドレインノードとのチャネルを画定するために前記２ＤＥＧ層の前記第２の端部の上に配置されるソースノードであって、前記ドレインノードとのドレイン・ソース容量（ＣＤＳ）を確立する、前記ソースノード、
前記チャネルの上に配置され、ゲート電圧に応答して前記チャネルに沿って電荷を終結させるように構成される制御ゲートであって、前記ソースノードとのゲート・ソース容量（ＣＧＳ）を確立し、前記ドレインノードとのゲート・ドレイン容量（ＣＧＤ）を確立する、前記制御ゲート、及び
前記チャネルの上に配置され、フィールド電圧に応答して前記終結された電荷を拡散するように構成されるフィールド電極であって、前記容量ＣＤＳ、ＣＧＤ、及びＣＧＳを維持するように構造化及び配路される、前記フィールド電極、
を含む、ＨＥＭＴ構造。
【請求項１７】
請求項１６に記載のＨＥＭＴ構造であって、前記フィールド電極が、前記ドレインノード、ソースノード、又は制御ゲートのうちのいずれの一つとも電荷を共有することを防ぐように、構造化及び配路される、ＨＥＭＴ構造
【請求項１８】
請求項１６に記載のＨＥＭＴ構造であって、
前記基板の上に形成され、前記フィールド電極と接続される第１のボンディングパッド、
前記基板上に形成され、前記第１のボンディングパッドから分離され、前記制御ゲートと接続される、第２のボンディングパッド、及び、
前記基板上に形成され、前記第１のボンディングパッドから分離され、前記ソースノードと接続される、第３のボンディングパッド、
を更に含む、ＨＥＭＴ構造。
【請求項１９】
請求項１６に記載のＨＥＭＴ構造であって、前記フィールド電極が、前記制御ゲート、前記ドレインノード、及び前記ソースノードから構造的及び電気的に隔離される、ＨＥＭＴ構造。
【請求項２０】
請求項１６に記載のＨＥＭＴ構造であって、前記フィールド電極が、
前記チャネルの第１の領域の上に配置され、前記制御ゲートとは接していない第１のフィールド電極であって、前記チャネルの前記第１の領域における前記終結された電荷を分布させるように構成される、前記第１のフィールド電極、及び、
前記第１のフィールド電極から分離される第２のフィールド電極であって、前記第２のフィールド電極が、前記チャネルの第２の領域の上に配置され、前記制御ゲートとは接しておらず、前記チャネルの前記第２の領域における前記終結された電荷を分布させるように構成される、前記第２のフィールド電極、
を含む、ＨＥＭＴ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
シリコンベーストランジスタは低電圧応用例に好適である。しかしながら、高電圧応用例（例えば、１００Ｖを超える供給電圧）において、シリコンベーストランジスタの破壊電圧は増加し、それによってそのチャネル抵抗を不均衡に増加させる。結果として、ＢＶ×Ｒｏｎ性能指数に大きなトレードオフが存在する。シリコンベーストランジスタの破壊電圧が増加すると、トランジスタのデバイス容量も著しく増加し、これは概してトランジスタのスイッチング効率を下げる。
【０００２】
これらの問題に対処するために、シリコンベーストランジスタを備えるカスコード構成において高電圧デバイスが用いられ得る。高電圧デバイスは、窒化ガリウム（ＧａＮ）ＨＥＭＴなどの高電子移動度トランジスタ（ＨＥＭＴ）であり得る。典型的に、ＧａＮ  ＨＥＭＴは２次元電子ガス（２ＤＥＧ）チャネルを含み、２ＤＥＧチャネルは、高破壊電圧を提供し、低電力損失で超高出力密度の動作をイネーブルにする。しかしながら、スイッチング動作の間、シリコンベーストランジスタと高電圧デバイスとの間に過度なリンギングが発生する場合がある。リンギング現象を抑制するために、高電圧デバイスの制御ゲートにリンギング抑制器を配置し得る。
【０００３】
リンギング抑制器は、リンギング現象を抑制できるが、電力損失を増加させ、カスコード構成のスイッチング効率を低下させ得る。
【発明の概要】
【０００４】
説明する例において、高電圧トランジスタ（ＨＶＴ）構造が、低電圧トランジスタ（ＬＶＴ）を高電圧環境に適応させる。ＨＶＴ構造は、ドレインノード、ソースノード、制御ゲート、及びフィールド電極を含む。ドレインノード及びソースノードは、終結された電荷が制御ゲートによってレギュレートされる導電チャネルを画定する。制御ゲートから隔離されている間、フィールド電極は、フィールド電圧に応答して終結された電荷を拡散するように構成される。フィールド電極は、ドレインノード、ソースノード、又は制御ゲートのいずれの一つとも電荷を共有することを防ぐように、構造化及び配路される。有利なことに、隔離されたフィールド電極は、制御ゲート並びにドレイン及びソースノードの容量を最小化し、そのため、ＨＶＴが高電圧環境においてより少ない電力損失及びよりロバストな性能でスイッチングし得るようにしている。
【図面の簡単な説明】
【０００５】
【図１】例示の実施形態の態様に従った、２つの別個の基板上に形成される例示の高電圧デバイスの断面図を示す。
【０００６】
【図２】例示の実施形態の態様に従った、単一基板上に形成される例示の高電圧デバイスの断面図を示す。
【０００７】
【図３Ａ】例示の実施形態の態様に従った、従来の高電圧デバイスと開示される高電圧デバイスとの間のターンオン性能を比較するタイミング図を示す。
【０００８】
【図３Ｂ】例示の実施形態の態様に従った、従来の高電圧デバイスと開示される高電圧デバイスとの間のターンオフ性能を比較するタイミング図を示す。
【０００９】
【図４】例示の実施形態の態様に従った、従来の高電圧デバイスと開示される高電圧デバイスとの間のスイッチング電力損失を比較するタイミング図を示す。
【発明を実施するための形態】
【００１０】
図１は、例示の実施形態の態様に従った、２つの別個の基板（例えば、１１２及び１４２）上に形成される例示の高電圧デバイス１００の断面図を示す。高電圧デバイス１００は、高電圧環境において一つ又は複数のスイッチング機能を実施するように適応され得る。したがって、高電圧デバイス１００は、高電圧スイッチとして配路及び構成され得る。例えば、高電圧デバイス（ＨＶＤ）１００は、概して、低電圧トランジスタ（ＬＶＴ）１１０及び高電圧トランジスタ（ＨＶＴ）１４０を含む。ＬＶＴ  １１０及びＨＶＴ  １４０は、ＨＶＤ  １００を高電圧スイッチに転換するために（図１に示すように）カスコード構成で配路され得る。
【００１１】
ＬＶＴ  １１０は、シリコンベース基板であり得る第１の基板１１２上に形成される半導体構造である。ＨＶＴ  １４０は、第２の基板１４２上に形成される半導体構造であり、第２の基板１４２は、第１の基板１１２から分離されているが、第１の基板１１２と共有される共通基板１０２上に配置される。共通基板１０２は、複数の半導体ダイに適合するためパッケージ層であり得る。その場合、ＬＶＴ  １１０は第１の集積回路（ＩＣ）ダイに属し、ＨＶＴ  １４０は第２のＩＣダイに属する。したがって、ＬＶＴ  １１０とＨＶＴ  １４０との間の接続は、ＬＶＴ  １１０及びＨＶＴ  １４０の形成元である半導体構造の外部の、ボンディングパッド及びボンディングワイヤを介して確立される。
【００１２】
ＨＶＴ  １４０は、高電子移動度を提供する半導体構造の一部であり得る。例えば、ＨＶＴ  １４０は、高電子移動度トランジスタ（ＨＥＭＴ）であり得る。ＨＶＴ  １４０は、典型的に、１００Ｖを超える供給電圧を生成し得る高電圧源１０６から、ＬＶＴ  １１０を保護する。このようにして、ＨＶＴ  １４０は高電圧環境においてＬＶＴ  １１０がスイッチングを実施し得るようにする。
【００１３】
ＨＶＴ  １４０構造は、第２の基板１４２上方に配置される２次元電子ガス（２ＤＥＧ）層１４８を含む。２ＤＥＧ層１４８は、第１のバンドギャップ層１４４と第２のバンドギャップ層１４６との間に形成される。第１のバンドギャップ層１４４は第２の基板１４２の頂部上に配置され、第２のバンドギャップ層１４６は第１のバンドギャップ層１４４の頂部上に配置される。例示の実施形態の態様によれば、第１のバンドギャップ層１４４はワイドバンドギャップチャネル層であり得、第２のバンドギャップ層１４６は第１のバンドギャップ層１４４よりも広いバンドギャップを有するバンドギャップ層であり得る。例えば、第１のバンドギャップ層１４４は窒化ガリウム（ＧａＮ）及び／又はヒ化ガリウム（ＧａＡｓ）を含み得、第２のバンドギャップ層１４６は窒化アルミニウムガリウム（ＡｌＧａＮ）及び／又はヒ化アルミニウムガリウム（ＡｌＧａＡｓ）を含み得る。第１及び第２のバンドギャップ層１４４及び１４６は共に、２ＤＥＧ層１４８がその上につくられる基礎を提供する。
【００１４】
いくつかの導電電極（例えば、１５２、１５４、及び１５６）から第２のバンドギャップ層１４６を絶縁するために、第２のバンドギャップ層１４６の上に絶縁体層１４７が配置され得る。絶縁体層１４７は、窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、窒化アルミニウム（ＡｌＮ）、及び二酸化アルミニウム（ＡｌＯ２）などの、一つ又は複数の絶縁材料を含む。絶縁体層１４７を介するエッチングによって、２ＤＥＧ層１４８の第１の端部の上にドレインノード（ドレイン端子及びドレイン電極と称されることもある）１５２が配置され、ドレインノード１５２は、合金化によって２ＤＥＧ層１４８に電気的に接続される。絶縁体層１４７を介するエッチングによって、２ＤＥＧ層１４８の第２の端部の上にソースノード（ソース端子及びソース電極と称されることもある）１５４が配置され、ソースノード１５４は、合金化によって２ＤＥＧ層１４８に電気的に接続される。ドレインノード１５２及びソースノード１５４は共に、２ＤＥＧ層１４８の第１の端部と第２の端部との間にヘテロ接合を画定する。ヘテロ接合チャネルは、適切にバイアスされたとき、高電圧源１０６が、充分に高いドレイン電圧源を提供するものと仮定すると、ドレインノード１５２からソースノード１５４へ電流を伝導するために高移動度電子を搬送する。したがって、２ＤＥＧ層１４８上に確立されるヘテロ接合チャネルは、１００Ｖを超える可能性のある高電圧源に耐えることができる。
【００１５】
制御ゲート（ゲート端子及びゲート電極と称されることもある）１５６が、２ＤＥＧ層１４８上方で、ドレインとソースノード１５２及び１５４との間に配置される。一実装において、制御ゲート１５６は、絶縁体層１４７の頂部上に直に置くことができる。別の実装において、制御ゲート１５６は、第２のバンドギャップ層１４６の頂部上に直に置くことができる。制御ゲート１５６は、ヘテロ接合チャネルを、そのチャネルの電荷移動度を操作することによってレギュレートするように構成される。特に、制御ゲート１５６は、充分に高いゲート・ソース間電圧（ＶＧＳ）を確立する際に、ヘテロ接合チャネルに沿って電荷を終結させるように構成される。例えば、ＧａＮが第１のバンドギャップ層１４４に含まれる場合、ＶＧＳが−１４Ｖから−１３Ｖまで増加するとき、制御ゲート１５６はヘテロ接合チャネルに沿って電荷の終結を開始することになる。この特定の構成において、ＨＶＴ  １４０は、ＶＧＳが−１４Ｖ未満のとき非導電性であり、ＶＧＳが−１３Ｖ以上のとき導電性である、デプリーションのＮデバイスである。
【００１６】
前述の導電電極（例えば、１５２、１５４、及び１５６）は、相互に、及び２ＤＥＧ層１４８とのそれらのカップリングを介して、寄生容量を確立する。例えば、ソースノード１５４は、ドレインノード１５２とのドレイン・ソース容量（ＣＤＳ）を確立する。同様に、制御ゲート１５６は、ソースノード１５４とのゲート・ソース容量（ＣＧＳ）、及びドレインノード１５２とのゲート・ドレイン容量（ＣＧＤ）を確立する。これらの寄生容量は、一つ又は複数のスイッチングサイクルの間のＨＶＴ  １４０の電力損失及びスイッチング性能に直接的に影響を与える。
【００１７】
ＨＶＴ  １４０がオフにされると共にドレイン電圧が上昇すると、２ＤＥＧ層において終結された電荷は、一つ又は複数のフィールドプレート及び／又はフィールド電極を用いることによってチャネルに沿って一様に拡散され得る。例えば、一実装において、ＨＶＴ  １４０は、制御ゲート１５６の頂部上に形成される補助フィールドプレート１５８を含み得る。補助フィールドプレート１５８は、制御ゲート１５６と接し、したがって制御ゲート１５６と同じ電位を共有する。補助フィールドプレート１５８は、制御ゲート１５６に近接する領域の周辺に、終結された電荷を拡散するように構成される。好ましくは、制御ゲート１５６は、ＨＶＴ  １４０のデバイスオン抵抗を減少させるために、補助フィールドプレート１５８よりもソースノード１５４の近くに位置する。補助フィールドプレート１５８は制御ゲート１５６の頂部上に形成されるが、補助フィールドプレート１５８は、制御ゲート１５６が覆っていない領域の上を制御ゲート１５６を超えて延在する。好ましくは、この領域は制御ゲート１５６よりもドレインノード１５２の近くに位置する。
【００１８】
また、ＨＶＴ  １４０は、制御ゲート１５６、補助フィールドプレート１５８、ドレインノード１５２、及びソースノード１５４から構造的及び電気的に隔離される、一つ又は複数のフィールド電極（例えば、１６２及び１６４）を含む。これらのフィールド電極は、ヘテロ接合チャネル上方に配置され、補助フィールドプレート１５８と同様の様式でチャネルをレギュレートするように構成される。例えば、これらのフィールド電極は、制御ゲート１５６及び補助フィールドプレート１５８によって覆われていない領域の上をチャネルに沿って終結された電荷を拡散するために、一つ又は複数のフィールド電圧を受け取るように構成される。
【００１９】
フィールド電極は、制御ゲート１５６よりも２ＤＥＧ層１４８から遠くに置かれる。例えば、一実装において、ＨＶＴ  １４０は第１のフィールド電極１６２及び第２のフィールド電極１６４を含み、これらの電極はいずれも、制御ゲート１５６よりも２ＤＥＧ層１４８から遠くに位置する。したがって、第１のフィールド電極１６２は、制御ゲート１５６の上に置かれる第１の誘電体層１６６上に形成され得る。同様に、第２のフィールド電極１６４は、制御ゲート１５６及び第１の誘電体層１６６上方に置かれる第２の誘電体層１６８上に形成され得る。ＨＶＴ  １４０を製造するために用いられる特定のプロセスに応じて、第１及び第２の誘電体層１６６及び１６８は同じ化学組成を有し得る。
【００２０】
スイッチングの間の電力損失及びスイッチング時間を減少させるために、フィールド電極（例えば、１６２及び１６４）は、ドレインノード１５２、ソースノード１５４、又は制御ゲート１５６のいずれとも電荷を共有することを防ぐように構造化及び配路される。そのため、フィールド電極は、ドレインノード１５２、ソースノード１５４、又は制御ゲート１５４のいずれとも接していない。結果として、フィールド電極は、ドレインノード１５２、ソースノード１５４、又は制御ゲート１５６のいずれにも追加の寄生容量を負わせることなく、容量ＣＤＳ、ＣＧＤ、及びＣＧＳを持続させる。
【００２１】
フィールド電極は、制御ゲート１５６及び補助フィールドプレート１５８によって覆われていないヘテロ接合チャネルの領域上方に配置される。この領域はドレインノード１５２に近接しており、フィールド電極が、終結された電荷を制御ゲート１５６とドレインノード１５２との間で拡散するように構成されるようにする。例えば、一実装において、第１のフィールド電極１６２はチャネルの第１の領域１６３上方に配置され、したがって第１のフィールド電極１６２は、終結された電荷を第１の領域１６３において拡散するように構成される。別の実装において、第２のフィールド電極１６４はチャネルの第２の領域１６５上方に配置され、したがって第２のフィールド電極１６４は、終結された電荷を第２の領域１６５において拡散するように構成される。第１及び第２のフィールド電極１６２及び１６４は互いに分離又は接続され得るため、第１及び第２の領域１６３及び１６５は２つの特有の領域又は２つの部分的に重複する領域であり得る。
【００２２】
ＨＶＴ  １４０は高電圧環境においてＬＶＴ  １１０を保護し、一方、ＬＶＴ  １１０はＨＶＴ  １４０のスイッチングアクティビティを開始及び制御する。図１に示される構成に従い、ＬＶＴ  １１０はｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）を用いて実装され得る。一実装において、ＬＶＴ  １１０は、ドレインノード１２２、ソースノード１２４、及び制御ゲート１２８を含む。ドレインノード１２２は、第１の基板１１２の表面内に形成される第１のｎドープされた領域１１６（ドレイン領域と称されることもある）の上に配置される。ソースノード１２４は、第２のｎドープされた領域１１４（ソース領域と称されることもある）の上に配置され、第２のｎドープされた領域１１４も第２の基板１１２の表面内に形成されている。制御ゲート１２８は、第１の基板１１２の表面上に成長されるゲート酸化物層１２６の頂部上に配置される。別の実装において、ソースノード１２４はまた、第１の基板１１２内部に接続され得る。
【００２３】
高電圧スイッチング機能を実施するために、ＬＶＴ  １１０及びＨＶＴ  １４０はカスコード構成で相互に結合される。より具体的に言えば、ＬＶＴ  １１０のソースノード１２４（又は第１のソースノード）は、ソース電圧を受け取るために低電圧源１０８と結合され、ＬＶＴ  １１０のドレインノード１２２（又は第１のドレインノード）はＨＶＴ  １４０のソースノード１５４（又は第２のソースノード）と結合され、ＨＶＴ  １４０のドレインノード１５２（又は第２のドレインノード）は高電圧源１０６と結合される。入力スイッチング電圧を受信すると、ＬＶＴ  １１０の制御ゲート１２８（又は第１の制御ゲート）は、ドレインノード１２２とソースノード１２４との間にｎチャネルをつくるために、第１の基板１１２における或る領域の上で電界をアサートする。入力スイッチング電圧とソース電圧との間の差がＬＶＴ  １１０の閾値電圧を超えるとき、ｎチャネルは導電性になり、電流がドレインノード１２２からソースノード１２４へと流れるようになる。
【００２４】
一方、ＨＶＴ  １４０の制御ゲート１５６（又は第２の制御ゲート）は、ソースノード１２４と同じソース電圧を受け取るために低電圧源１０８と結合される。そのため、ソースノード１５４の電位がドレインノード１２２の電位と共に降下し始めるにつれて、制御ゲート１５６とソースノード１５４との間のＶＧＳ電圧は、より一層負である電圧（例えば、−１４Ｖ）からより一層負でない電圧（例えば、−１３Ｖ）へと増加する。ＶＧＳ電圧が充分に高く増加したとき、ＨＶＴ  １４０は導電性になる。ＨＶＤ  １００の出力電圧は、ＬＶＴ  １１０のドレインノード１２２から、又はＨＶＴ  １４０のドレインノード１５２から、集めることができる。制御ゲート１２８におけるスイッチング入力電圧を調節することによって、出力電圧を制御することができる。例えば、いくつかの回路構成において、ドレインノード１５２における出力電圧は、およそ０Ｖと高電圧源１０６の供給電圧との間で変動し得る。
【００２５】
ＨＶＤ  １００は、ＬＶＴ  １１０及びＨＶＴ  １４０を相互に接続するため、並びに一つ又は複数の外部電源（例えば、１０６及び１０８）及びドライバ（例えば、１０３、１０５、１０７、及び１０９）と接続するための、いくつかの配線オプションを含む。ＨＶＴ  １４０のドレインノード１５２は、相互接続１７０、ＨＶＴ  １４０をインターフェースするためのボンディングパッド１７１、及び負荷１９５（例えば、レジスタ、インダクタ、又は別のトランジスタ）と結合される。相互接続１７０はＨＶＴ  １４０内に配置され、一方、ボンディングパッド１７１はＨＶＴ  １４０の外に配置される。したがって、ボンディングパッド１７１の寄生負荷は、相互接続１７０の寄生負荷より高い。負荷１９５もＨＶＴ  １４０の外に配置され、負荷１９５は、ＨＶＴ  １４０が導電性になると、高電圧源１０６とＨＶＴ  １４０のドレインノード１５２との間に負荷電圧を確立するために用いられる。
【００２６】
ＨＶＴ  １４０の制御ゲート１５６及び補助フィールドプレート１５８は、相互接続１７４、ＨＶＴ  １４０をインターフェースするためのボンディングパッド１７５、ボンディングワイヤ１８３及び１８７のペア、並びにオプションで、ボンディングワイヤ１８３及び１８７のペアと直列に接続するリンギング抑制器を介して、低電圧源１０８と結合される。相互接続１７４はＨＶＴ  １４０内に配置される一方、ボンディングパッド１７５並びにボンディングワイヤ１８３及び１８７はＨＶＴ  １４０の外に配置される。したがって、ボンディングパッド１７５並びにボンディングワイヤ１８３及び１８７の寄生負荷は、相互接続１７４の寄生負荷よりも高い。
【００２７】
特定の実装に応じて、低電圧源１０８は、高電圧源１０６によって供給される電圧よりも低い電圧を供給する電圧源であり得る。したがって、これら２つの電圧源（すなわち、１０６及び１０８）の間の電圧差は、ＨＶＴ  １４０及びＬＶＴ  １１０に対する飽和電流を維持するのに充分である。例えば、一実装において、低電圧源１０８は外部接地源であり得、高電圧源１０６は外部電源であり得る。別の実装において、低電圧源１０８は別のトランジスタのドレインノードに結び付けられた非接地源であり得る一方、高電圧源１０６は別のトランジスタのソースノードに結び付けられ得る。したがって、低電圧源１０８及び高電圧源１０６は各々、ＨＶＤ  １００の外部にあり得る、レジスタ、キャパシタ、及びインダクタなどの、一つ又は複数の受動要素を含み得る。更に別の実装において、低電圧源１０８は共通基板１０２に電気的に接続することも可能である。
【００２８】
図１に示されるようなカスコード構成において、ＨＶＴ  １４０の制御ゲート１５６（及び補助フィールドプレート１５８）は、ＬＶＴ  １１０のソースノード１２４と低電圧源１０８を共有する。実際上、ＨＶＴ  １４０の制御ゲート１５６は、ＬＶＴ  １１０のソースノード１２４と結合される。制御ゲート１５６とソースノード１２４との間のリンギング効果を抑制するために、ボンディングワイヤ１８３と１８７との間にリンギング抑制器１９３が適用され得る。リンギング抑制器１９３は、制御ゲート１５６とソースノード１２４との間の発振を抑制又は減衰するように機能する。一実装において、リンギング抑制器１９３は、２０オームの抵抗を有するレジスタを含み得る。
【００２９】
代替の構成において、制御ゲート１５６は、２ＤＥＧ層１４８上のヘテロ接合チャネルをレギュレートするために、ゲート電圧によって直接駆動され得る。ゲート電圧はＨＶゲートドライバ１０７によって搬送され、ＨＶゲートドライバ１０７は、内部にＨＶＴ  １４０が形成される構造（例えば、ＩＣダイ）の外部又は内部のいずれかに配置され得る。ＨＶゲートドライバ１０７がＨＶＴ  １４０構造の外にある構成において、制御ゲート１５６（及び補助フィールドプレート１５８）は、相互接続１７４、ボンディングパッド１７５、及びボンディングワイヤ１８３を介して、ＨＶゲートドライバ１０７と結合される。ＨＶゲートドライバ１０７がＨＶＴ  １４０構造の内部にある構成において、制御ゲート１５６（及び補助フィールドプレート１５８）は相互接続１７４を介してＨＶゲートドライバ１０７と結合される。また、更に別の構成において、ゲートドライバは、ＨＶＤ  １００又は２００の使用に必要な他の集積回路と共に、ＬＶＴ  １１０と同じダイ上に集積され得る。
【００３０】
制御ゲート１５６と同様に、ＨＶＴ  １４０の第１及び第２のフィールド電極（ＦＥ）１６２及び１６４は低電圧源１０８と結合される。より具体的に言えば、第１のＦＥ  １６２は、相互接続１７６、ＨＶＴ  １４０をインターフェースするためのボンディングパッド１７７、ボンディングワイヤ１８２及び１８６のペア、並びにオプションで、ボンディングワイヤ１８２及び１８６のペアと直列に接続するリンギング抑制器１９２を介して、低電圧源１０８と結合される。相互接続１７６はＨＶＴ  １４０内に配置され、一方、ボンディングパッド１７７並びにボンディングワイヤ１８２及び１８６はＨＶＴ  １４０の外に配置される。したがって、ボンディングパッド１７７並びにボンディングワイヤ１８２及び１８６の寄生負荷は、相互接続１７６の寄生負荷よりも高い。
【００３１】
同様の様式で、第２のＦＥ  １６４は、相互接続１７２、ＨＶＴ  １４０をインターフェースするためのボンディングパッド１７３、ボンディングワイヤ１８４及び１８８のペア、並びにオプションで、ボンディングワイヤ１８４及び１８８のペアと直列に接続するリンギング抑制器１９４を介して、低電圧源１０８と結合される。相互接続１７２はＨＶＴ  １４０内に配置され、一方、ボンディングパッド１７３並びにボンディングワイヤ１８４及び１８８はＨＶＴ  １４０の外に配置される。したがって、ボンディングパッド１７３並びにボンディングワイヤ１８４及び１８８の寄生負荷は、相互接続１７２の寄生負荷よりも高い。
【００３２】
図１に示されるようなカスコード構成において、ＨＶＴ  １４０の第１及び第２のフィールド電極１６２及び１６４は、ＬＶＴ  １１０のソースノード１２４と低電圧源１０８を共有する。実際上、ＨＶＴ  １４０の第１及び第２のフィールド電極１６２及び１６４は、ＬＶＴ  １１０のソースノード１２４と結合される。第１のフィールド電極１６２とソースノード１２４との間のリンギング効果を抑制するために、ボンディングワイヤ１８２と１８６との間にリンギング抑制器１９２が適用され得る。リンギング抑制器１９２は、第１のフィールド電極１６２とソースノード１２４との間の発振を抑制又は減衰するように機能する。一実装において、リンギング抑制器１９２は、２０オームの抵抗を有するレジスタを含み得る。代替の実装において、リンギング抑制器１９２は、第１のフィールド電極１６２とソースノード１２４との間に発生するリンギングがわずかな量であるとき、のものとされ得、又は取り除かれ得る。同様の目的で、ボンディングワイヤ１８４と１８８との間にリンギング抑制器１９４が適用され得る。リンギング抑制器１９４は、第２のフィールド電極１６４とソースノード１２４との間の発振を抑制又は減衰するように機能する。一実装において、リンギング抑制器１９４は、２０オームの抵抗を有するレジスタを含み得る。代替の実装において、リンギング抑制器１９４は、第２のフィールド電極１６４とソースノード１２４との間に発生するリンギングがわずかな量であるとき、より低い値のものとされ得、又は取り除かれ得る。
【００３３】
制御ゲート１５６と同様に、第１及び第２のフィールド電極１６２及び１６４は、２ＤＥＧ層１４８上のヘテロ接合チャネルをレギュレートするために、別個のフィールド電圧によって直接駆動され得る。より具体的に言えば、第１のフィールド電極１６２は、２ＤＥＧ層１４８の第１の領域１６３における終結された電荷を拡散するために第１のフィールド電圧によって駆動され得、一方、第２のフィールド電極１６４は、２ＤＥＧ層１４８の第２の領域１６５における終結された電荷を拡散するために第２のフィールド電圧によって駆動され得る。
【００３４】
第１のフィールド電圧は第１のフィールド電圧ドライバ１０３によって搬送され、第１のフィールド電圧ドライバ１０３は、内部にＨＶＴ  １４０が形成される構造（例えば、ＩＣダイ）の外部又は内部のいずれかに配置され得る。第１のフィールド電圧ドライバ１０３がＨＶＴ  １４０構造の外部にある構成において、第１のフィールド電極１６２は、相互接続１７６、ボンディングパッド１７７、及びボンディングワイヤ１８２を介して、第１のフィールド電圧ドライバ１０３と結合される。第１のフィールド電圧ドライバ１０３がＨＶＴ  １４０構造の内部にある別の構成において、第１のフィールド電極１６２は、相互接続１７６を介して第１のフィールド電圧ドライバ１０３と結合される。
【００３５】
第２のフィールド電圧は第２のフィールド電圧ドライバ１０９によって搬送され、第２のフィールド電圧ドライバ１０９は、内部にＨＶＴ  １４０が形成される構造（例えば、ＩＣダイ）の外部又は内部のいずれかに配置され得る。第２のフィールド電圧ドライバ１０９がＨＶＴ  １４０構造の外部にある構成において、第２のフィールド電極１６４は、相互接続１７２、ボンディングパッド１７３、及びボンディングワイヤ１８４を介して、第２のフィールド電圧ドライバ１０９と結合される。第２のフィールド電圧ドライバ１０９がＨＶＴ  １４０構造の内部にある別の構成において、第２のフィールド電極１６４は、相互接続１７２を介して第２のフィールド電圧ドライバ１０９と結合される。
【００３６】
ＨＶＴ  １４０のソースノード１５４は、ＬＶＴ  １１０のドレインノード１２２と結合される。ソースノード１５４は、ＨＶＴ  １４０をインターフェースするボンディングパッド１７９に達するために、ＨＶＴ  １４０内の相互接続１７８に結合され、一方、ドレインノード１２２は、ＬＶＴ  １１０をインターフェースするボンディングパッド１３６に達するために、ＬＶＴ  １１０内の相互接続１３５に結合される。次いで、ボンディングパッド１７９及び１３６は、ボンディングワイヤ１８１及び１８５並びにオプションのリンギング抑制器１９１を介して、相互に結合される。代替の実装において、リンギング抑制器１９１は、ソースノード１５４とドレインノード１２２との間に発生するリンギングがわずかな量であるとき、取り除かれ得る。
【００３７】
ＬＶＴ  １１０の制御ゲート１２８は、ＬＶＴ  １１０をインターフェースするボンディングパッド１３４に達するために、ＬＶＴ  １１０内の相互接続１３３に結合される。ボンディングパッド１３４は低電圧（ＬＶ）ゲートドライバ１０５に結合される。制御ゲート１２８は、ドレイン領域１１６とソース領域１１４との間に画定される逆ｎチャネルを確立するために、ＬＶゲートドライバ１０５からＬＶゲート電圧を受け取るように構成される。ＬＶゲートドライバ１０５は、内部にＬＶＴ  １１０が形成される構造（例えば、ＩＣダイ）の外部又は内部のいずれかに配置され得る。ＬＶゲートドライバ１０５がＬＶＴ  １１０構造の内部にある構成において、制御ゲート１２８は、相互接続１３３を介してＬＶゲートドライバ１０５と結合される。
【００３８】
ＬＶＴ  １１０のソースノード１２４は、相互接続１３１、及びＬＶＴ  １１０をインターフェースするためのボンディングパッド１３２を介して、低電圧源１０８と結合される。相互接続１３１はＬＶＴ  １１０内に配置され、一方、ボンディングパッド１３２はＬＶＴ  １１０の外に配置される。したがって、ボンディングパッド１３２の寄生負荷は相互接続１３１の寄生負荷よりも高い。代替の実装において、ソースノード１２４は第１の基板１１２に内部的に接続され得、第１の基板１１２、ボンディングワイヤ１８８、１８６、及び１８７、並びに低電圧源１０８はすべて、共通基板１０２に電気的に接続される。図１に示されるようなカスコード構成において、ＨＶＴ  １４０の制御ゲート１５６（及び補助フィールドプレート１５８）は、ＬＶＴ  １１０のソースノード１２４と低電圧源１０８を共有する。実際上、ＨＶＴ  １４０の制御ゲート１５６は、ボンディングパッド、ボンディングワイヤ１８７、ボンディングパッド１３２、及び相互接続１３１を介して、ＬＶＴ  １１０のソースノード１２４と結合される。
【００３９】
制御ゲート１５６、ドレインノード１５２、及びソースノード１５４に関連付けられる静電容量を最小化するために、これらの電極の、対応する相互接続（例えば、１７４、１７２、１７８）、ボンディングパッド（例えば、１７５、１７１、１７９）、及びボンディングワイヤ（例えば、１８４、１８１）は、第１及び第２のフィールド電極１６２及び１６４から構造的及び電気的に隔離される。したがって、第１及び第２のフィールド電極１６２及び１６４の、それぞれの相互接続（例えば、１７６、１７２）、ボンディングパッド（例えば、１７７、１７３）、ボンディングワイヤ（例えば、１８２、１８４）、及びリンギング抑制器（例えば、１９２、１９４）は、同様に、制御ゲート１５６、ドレインノード１５２、及びソースノード１５４から分離される。したがって、第１及び第２のフィールド電極１６２及び１６４の、それぞれの相互接続（例えば、１７６、１７２）、ボンディングパッド（例えば、１７７、１７３）、ボンディングワイヤ（例えば、１８２、１８４）、及びリンギング抑制器（例えば、１９２、１９４）は、制御ゲート１５６、ドレインノード１５２、及びソースノード１５４の、相互接続（例えば、１７４、１７２、１７８）、ボンディングパッド（例えば、１７５、１７１、１７９）、及びボンディングワイヤ（例えば、１８４、１８１）から、分離され、接していない。
【００４０】
図１は、ＬＶＴ  １１０及びＨＶＴ  １４０が一つ又は複数のボンディングワイヤ及びボンディングパッドを介して相互に結合されることを示しているが、ＬＶＴ  １１０及びＨＶＴ  １４０は、他の手段を用いて相互に結合され得る。例えば、代替の一実装において、ＨＶＤ  １００はフリップチップ構成を用いて形成され得る。ＬＶＴ  １１０は共通シリコン基板の第１の側部上に形成され得、一方、ＨＶＴ  １４０は第１の側部に対向する共通シリコン基板の第２の側部上に形成され得る。ＬＶＴ  １１０は、シリコン貫通ビア及び相互接続ラインを用いて、ＨＶＴ  １４０と結合され得る。リンギング抑制器は、内部にＬＶＴ  １１０及びＨＶＴ  １４０が形成される、同じダイ内に含めることができる。
【００４１】
図２は、例示の実施形態の態様に従った、単一基板２１０上に形成される例示の高電圧デバイス２００の断面図を示す。高電圧デバイス（ＨＶＤ）２００は、図１に図示及び記載されるＨＶＤ  １００と同様である。例えば、ＨＶＤ  ２００はＬＶＴ  １１０及びＨＶＴ  １４０を含み、その両方がＨＶＤ  １００と実質的に同様に構造化及び構成される。また、ＨＶＤ  ２００は、ＨＶＤ  １００と同様に同じ外部電源（例えば、１０６及び１０８）及びドライバ（例えば、１０３、１０５、１０６、及び１０７）を含む。ＨＶＤ  ２００は、ＨＶＴ  １４０及びＬＶＴ  １１０が、図１に示されるような２つの別個の基板（例えば、１１２及び１４２）の代わりに単一のシリコン基板２１０上に形成されるという点で、ＨＶＤ  １００の統合バージョンである。特に、ＬＶＴ  １１０は、共通シリコン基板２１０のＬＶＴ領域２０２を占有する第１の基板上に形成され、一方、ＨＶＴ  １４０は、共通シリコン基板２１０のＨＶＴ領域（又は、ＨＶＴ  １４０がＨＥＭＴであるときは、ＨＥＭＴ領域）２０４を占有する第２の基板上に形成される。ＬＶＴ領域２０２は、ＨＶＴ領域２０４から分離され、ＨＶＴ領域２０４とは別個であるため、これらの２つの領域は重複しない。
【００４２】
ＬＶＴ  １１０及びＨＶＴ  １４０は、単一集積回路ダイが製作される同じ基板２１０上に形成されるため、ＬＶＴ  １１０とＨＶＴ  １４０との間の接続は、図１に示されるようないずれのボンディングパッド及びボンディングワイヤも含まない。ＨＶＴ  １４０のソースノード１５４は、相互接続２３２を介してＬＶＴ  １１０のドレインノード１２２と結合される。第１のフィールド電極１６２は、相互接続２３６を介してソースノード１２４と結合される。第２のフィールド電極１６４は、相互接続２３８を介してソースノード１２４と結合される。制御ゲート１５６及び補助フィールドプレート１５８は、相互接続２３４を介してソース電極１２４と結合される。このようにして、第１のフィールド電極１６２、第２の電極１６４、制御ゲート１５６、及びソースノード１２４は、低電圧源１０８にアクセスするために単一のボンディングパッド１３２を共有する。代替の実装において、ＬＶＴ  １１０のソース１２４は基板２１０に内部的に接続され得、低電圧源１０８は共通基板２１０の裏側に接続され得る。図２はリンギング抑制器を示していないが、図１に示されるようなリンギング抑制器（例えば、１９４、１９２、及び１９３）をオプションとして相互接続ライン２３４、２３６、及び２３８に追加することができる。ＨＶＤ  １００と比較したとき、ＨＶＤ  ２００はサイズがよりコンパクトであるが、より複雑な製作プロセスという潜在的なトレードオフを伴う。
【００４３】
図３Ａは、いくつかのシミュレーション結果に従った、従来の高電圧デバイスと開示される高電圧デバイスとの間のターンオン性能を比較するタイミング図を示す。開示される高電圧デバイスは、図１に図示及び記載されるＨＶＤ  １００を含む。従来の高電圧デバイスは、隔離されたフィールド電極を有さないＨＥＭＴを含む高電圧デバイスであり得る。したがって、従来の高電圧デバイスのヘテロ接合レギュレーション電荷拡散手段のすべてが、ＨＥＭＴの制御ゲートに接続される。ＨＶＤ  １００の電荷拡散手段（例えば、第１及び第２のフィールド電極１６２及び１６４）とは異なり、従来の高電圧デバイスの電荷拡散手段は、制御ゲートとの接触を成し、したがって制御ゲートと電荷を共有する。結果として、従来の高電圧デバイスの電荷拡散手段は、制御ゲート関連容量を増加させ、これは、スイッチング時間の増加及びスイッチングの間の電力損失の増大に寄与する。
【００４４】
波形３０２は、ターンオン遷移の間の、従来の高電圧デバイスの過渡ＶＤＳ電圧を示す。波形３０４は、ターンオン遷移の間の、開示される高電圧デバイスの過渡ＶＤＳ電圧（すなわち、ＨＶＤ  １００のドレインノード１５２とソースノード１２４の間の電位差）を示す。波形３０２を波形３０４と比較すると、開示される高電圧デバイスのターンオン遷移は、従来の高電圧デバイスよりも著しく速い。波形３０２及び３０４によって裏付けることにより、波形３０６は従来の高電圧デバイスの過渡電流ＩＤを示し、波形３０８は開示される高電圧デバイスの過渡電流ＩＤを示す。波形３０６を波形３０８と比較すると、ターンオン遷移の間、開示される高電圧デバイスの過渡電流ＩＤは、従来の高電圧デバイスよりもはるかに速くその飽和レベルに達する。
【００４５】
図３Ｂは、いくつかのシミュレーション結果に従った、従来の高電圧デバイスと開示される高電圧デバイスとの間のターンオフ性能を比較するタイミング図を示す。開示される高電圧デバイスは、図１に図示及び記載されるＨＶＤ  １００を含む。従来の高電圧デバイスは、隔離されたフィールド電極を有さないＨＥＭＴを含む高電圧デバイスであり得る。したがって、従来の高電圧デバイスのヘテロ接合レギュレーション電荷拡散手段のすべてが、ＨＥＭＴの制御ゲートに接続される。ＨＶＤ  １００の電荷拡散手段（例えば、第１及び第２のフィールド電極１６２及び１６４）とは異なり、従来の高電圧デバイスの電荷拡散手段は、制御ゲートとの接触を成し、したがって制御ゲートと電荷を共有する。結果として、従来の高電圧デバイスの電荷拡散手段は、制御ゲート関連容量を増加させ、これには、スイッチング時間の増加及びスイッチングの間の電力損失の増大に寄与する。
【００４６】
波形３１２は、ターンオフ遷移の間の、従来の高電圧デバイスの過渡ＶＤＳ電圧を示す。波形３１４は、ターンオフ遷移の間の、開示される高電圧デバイスの過渡ＶＤＳ電圧（例えば、ＨＶＤ  １００のドレインノード１５２とソースノード１２４の間の電位差）を示す。波形３１２を波形３１４と比較すると、開示される高電圧デバイスのターンオフ遷移は、従来の高電圧デバイスよりも著しく速い。波形３１２及び３１４によって裏付けることにより、波形３１６は従来の高電圧デバイスの過渡電流ＩＤを示し、波形３１８は開示される高電圧デバイスの過渡電流ＩＤを示す。波形３１６を波形３１８と比較すると、ターンオフ遷移の間、開示される高電圧デバイスの過渡電流ＩＤは、従来の高電圧デバイスよりもはるかに高速で遮断される。
【００４７】
図４は、図３Ａ及び図３Ｂにおいて記載されるようなシミュレーション結果に従った、従来の高電圧デバイスと開示される高電圧デバイスとの間のスイッチング電力損失を比較するタイミング図を示す。点線波形４０１は、従来の高電圧デバイス及び開示される高電圧デバイスの両方に共通の過渡ドレイン・ソース間電圧（ＶＤＳ）（例えば、ＨＶＤ  １００のノード１７１と１３２との間の電圧）を表す。点線波形４０１が高レベルから低レベルへと遷移するとき、両方のデバイスはターンオンするように構成される。これに対して、点線波形４０２が低レベルから高レベルへと遷移するとき、両方のデバイスはターンオフするように構成される。
【００４８】
波形４０２は、いくつかのスイッチングサイクルにわたる従来の高電圧デバイスの電力消費を示す。波形４０４は、同じスイッチングサイクルにわたる開示される高電圧デバイスの電力消費を示す。波形４０２を波形４０４と比較すると、開示される高電圧デバイスは、各スイッチング遷移（すなわち、ターンオン及びターンオフの両方の遷移）の間、従来の高電圧デバイスよりもはるかに少ない電力損失を維持する。これは、開示される高電圧デバイスが、より高速のスイッチング時間を有し、消費するスイッチング電流がより少量であるという事実に起因する（例えば、図３Ａ及び図３Ｂ）。
【００４９】
したがって、例示の実施形態は、電力損失が少なくスイッチング効率が高い高電圧スイッチを含む。例示の実施形態は、低電圧トランジスタ（例えば、シリコンベースの電界効果トランジスタ）を高電圧応用例に適応させるためのマルチ電極制御構造に関するシステム及び技法を含む。開示されるマルチ電極制御構造は、従来の対応する構造よりも高速のターンオン時間及びターンオフ時間を有する。結果として、開示されるマルチ電極制御構造は、スイッチングサイクルの間、より少ない電力損失で高電圧下で動作し得る。
【００５０】
一実装において、高電子移動度トランジスタ（ＨＥＭＴ）構造が、基板、２次元電子ガス（２ＤＥＧ）層、ソースノード、制御ゲート、及びフィールド電極を含む。基板はシリコンの層であり得、その上に２ＤＥＧ層が配置される。２ＤＥＧ層は第１の端部及び第２の端部を有し、その両方ともＨＥＭＴ構造のチャネル領域を横切って延在する。ＨＥＭＴ構造のドレインノードは、２ＤＥＧ層の第１の端部の上に配置される。対応するソースノードは、２ＤＥＧ層の第１と第２の端部間にドレインノードとのチャネルを画定するために、２ＤＥＧ層の第２の端部の上に配置される。したがって、ソースノードは、ドレインノードとのドレイン・ソース容量（ＣＤＳ）を確立する。ＨＥＭＴ構造の制御ゲートは、チャネルの上に配置され、ゲート・ソース電圧に応答してチャネルに沿って電荷を終結するように構成される。制御ゲートは、ソースノードとのゲート・ソース容量（ＣＧＳ）、及びドレインノードとのゲート・ドレイン容量（ＣＧＤ）を確立する。ＨＥＭＴ構造のフィールド電極は、チャネルの上に配置され、終結された電荷をフィールド電圧に応答して拡散するように構成される。フィールド電極は、ドレインノード、ソースノード、又は制御ゲートのうちのいずれの一つとも電荷を共有することを防ぐように、構造化及び配路される。例えば、フィールド電極は、制御ゲート、ドレインノード、及びソースノードから構造的及び電気的に隔離される。有利なことに、フィールド電極は、容量ＣＤＳ、ＣＧＤ、及びＣＧＳを維持するように構造化及び配路されて、ＨＥＭＴ構造が、より少ない電力損失及びよりロバストな性能でスイッチし得るようになっている。
【００５１】
別の実装において、高電圧スイッチが、高電圧トランジスタ（ＨＶＴ）、及び、ＨＶＴとカスコード構造を形成する低電圧トランジスタ（ＬＶＴ）を含む。ＨＶＴは、高電圧源を受け取るように構成されるドレインノード、及び、ドレインノードと高電圧チャネルを画定するように構成されるソースノードを含む。また、ＨＶＴは、ドレインノードとソースノードとの間に置かれる制御ゲートを含み、制御ゲートはチャネルをレギュレートするように構成される。ＨＶＴは、チャネルの上に配置されるフィールド電極を更に含む。フィールド電極もチャネルを再レギュレートするように構成されるが、フィールド電極は制御ゲートから隔離される。したがって、フィールド電極は、ドレインノード、ソースノード、又は制御ゲートのうちのいずれの一つとも電荷を共有することを防ぐように、構造化及び配路される。有利なことに、高電圧スイッチは、わずかな電力損失及び短いスイッチング時間で高電圧下で動作し得る。
【００５２】
更に別の実装において、高電圧デバイスが、高電子移動度トランジスタ（ＨＥＭＴ）とカスコード構成を形成する低電圧トランジスタ（ＬＶＴ）を含む。ＬＶＴは、第１の基板上に形成され、第１のドレインノード、第１の制御ゲート、及び第１のソースノードを有する。ＨＥＭＴは第２の基板上に形成され、第２の基板は、第１の基板から物理的に分離された基板、又は、第１の基板と共有される共通基板の領域であり得る。ＨＥＭＴは、２次元電子ガス（２ＤＥＧ）層、第２のドレインノード、第２のソースノード、第２の制御ゲート、及びフィールド電極を含む。２ＤＥＧ層は第２の基板の上に配置される。第２のドレインノードは、２ＤＥＧ層の上に配置され、高電圧源を受け取るように構成される。第２のソースノードは、２ＤＥＧ層の上に配置され、ＬＶＴの第１のドレインノードと接続される。第２の制御ゲートは、２ＤＥＧ層の上に配置され、第２のドレインノード、第２のソースノード、及び２ＤＥＧ層によって連帯的に画定されるチャネルをレギュレートするように構成される。フィールド電極は、チャネルの上に配置され、チャネルに沿って電荷を分布させるように構成される。フィールド電極は、第２の基板によって画定される領域にわたって、第２の制御ゲート、第２のドレインノード、及び第２のソースノードとは接していないため、第２の制御ゲートに追加の容量負荷を負わせることはない。有利なことに、高電圧デバイスは、わずかな電力損失及び短いスイッチング時間で高電圧下でスイッチし得る。
【００５３】
本明細書において記載される機能的動作を含むシステム及び技法は、説明される方法及び／又は動作を一つ又は複数のデータ処理装置に行わせるように動作可能なプログラム（例えば、メモリデバイス、ストレージデバイス、機械可読ストレージ基板、又は他の物理的機械可読媒体、或いはそれらの一つ又は複数の組み合わせであり得る、コンピュータ可読媒体に符号化されるプログラムなど）を潜在的に含む、本明細書において開示される構造的手段及びそれらの構造的等価物などの、電子回路、コンピュータハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせにおいて実装され得る。
【００５４】
デバイスは、そのデバイスが、或る機能を行なうためにイネーブルされ、活性化され、又は電力供給され得る有形の非一時的構成要素をデバイスが含む場合、その機能を行なう「ように構成される」。デバイスを説明する際の「するように構成される」という用語は、そのデバイスがいかなる所与の時点でも構成可能であることを要求しない。
【００５５】
たとえ或る特徴が、別個の実施形態の文脈において本明細書に記載される場合でも、そういった特徴は単一の実施形態において組み合わせて実装され得る。逆に、たとえ様々の特徴が単一の実施形態の文脈において記載される場合でも、そういった特徴は複数の実施形態において別個に、又は任意の適切な副次的組み合わせで、実装され得る。また、たとえ上記で幾つかの特徴が或る組み合わせで機能するように記載される場合でも、それらの特徴の一つ又は複数が（少なくともいくつかの場合において）、その組み合わせから除かれ得、そういった組み合わせは、それらの副次的組み合わせ又は変形に分割され得る。
【００５６】
同様に、動作が、図面において特定の順で示されているが、こうした動作は、異なる順で又は不順次的に成され得、動作の一つ又は複数が任意選択であり得る。例えば、マルチタスク及び並列処理が有利であり得る。また、たとえいくつかの実施形態において様々のシステム構成要素が分離されている場合でも、それらの構成要素は他の実施形態において一体であり得る。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【国際調査報告】
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