(57)【要約】  開示された実施形態は、フラッシュメモリデバイス、及び、従来技術の方法と比較してデバイスの劣化を低減させる方法でデバイスをプログラムする方法を含む。
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【特許請求の範囲】
【請求項１】
各セルが制御ゲートを備える複数の分割ゲートメモリセルをプログラムする方法であって、
プレプログラミング電圧を前記複数のセルの各々の前記制御ゲートに印加することであって、前記プレプログラミング電圧が、前記複数のセルをプログラムするには不十分である、印加することと、
プログラミング電圧を前記複数のセルの少なくともいくつかの前記制御ゲートに印加することであって、前記プログラミング電圧が、前記複数のセルの前記少なくともいくつかをプログラムするのに十分である、印加することと、を含む、方法。
【請求項２】
前記複数のセルが、複数の語を含む、請求項１に記載の方法。
【請求項３】
前記複数のセルが、ページを含む、請求項２に記載の方法。
【請求項４】
前記複数のセルの前記少なくともいくつかが、唯一の語を含む、請求項２に記載の方法。
【請求項５】
前記複数のセルの前記少なくともいくつかが、唯一の語を含む、請求項３に記載の方法。
【請求項６】
前記プレプログラミング電圧が印加された後に、かつ前記プログラミング電圧が印加される前に、読み出し検証が行われない、請求項１に記載の方法。
【請求項７】
前記プレプログラミング電圧が、前記プログラミング電圧よりも３ボルト〜６ボルト低い、請求項１に記載の方法。
【請求項８】
前記プログラミング電圧が、８ボルト〜１２ボルトである、請求項７に記載の方法。
【請求項９】
前記プレプログラミング電圧の前記印加の持続時間が、前記プログラミング電圧の前記印加の持続時間よりも３〜１０倍短い、請求項１に記載の方法。
【請求項１０】
前記プレプログラミング電圧の前記印加の持続時間が、前記プログラミング電圧の前記印加の持続時間よりも３〜１０倍短い、請求項８に記載の方法。
【請求項１１】
各セルが制御ゲートを備える複数の分割ゲートメモリセルをプログラムする方法であって、
プレプログラミング電圧を前記複数のセルの各々の前記制御ゲートに印加することであって、前記プレプログラミング電圧が、前記複数のセルをプログラムするには不十分である、印加することと、
プログラミング電圧を前記複数のセルの少なくともいくつかの前記制御ゲートに印加することであって、前記プログラミング電圧が、前記複数のセルの前記少なくともいくつかをプログラムするのに十分である、印加することと、を含み、
前記プログラミング電圧が、従来のプログラミング電圧よりも高く、プレプログラミング電圧を印加する工程及びプログラミング電圧を印加する工程の、工程の総持続時間が、従来のプログラミングサイクルの持続時間よりも短い、方法。
【請求項１２】
前記複数のセルが、複数の語を含む、請求項１１に記載の方法。
【請求項１３】
前記複数のセルが、ページを含む、請求項１２に記載の方法。
【請求項１４】
前記複数のセルの前記少なくともいくつかが、唯一の語を含む、請求項１２に記載の方法。
【請求項１５】
前記複数のセルの前記少なくともいくつかが、唯一の語を含む、請求項１３に記載の方法。
【請求項１６】
前記プレプログラミング電圧が印加された後に、かつ前記プログラミング電圧が印加される前に、読み出し検証が行われない、請求項１１に記載の方法。
【請求項１７】
前記プレプログラミング電圧が、前記プログラミング電圧よりも３ボルト〜６ボルト低い、請求項１１に記載の方法。
【請求項１８】
前記プログラミング電圧が、８ボルト〜１２ボルトである、請求項１７に記載の方法。
【請求項１９】
前記プレプログラミング電圧の前記印加の持続時間が、前記プログラミング電圧の前記印加の持続時間よりも３〜１０倍短い、請求項１１に記載の方法。
【請求項２０】
プレプログラミング電圧を印加する工程及びプログラミング電圧を印加する工程の、工程の総持続時間が、１０μｓ未満である、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示された実施形態は、分割ゲート不揮発性メモリセルのプログラミングに関する。
［関連出願］
本出願は、２０１５年４月９日に出願された中国特許出願第２０１５１０１６６４８３．７号の利益を主張する。
【背景技術】
【０００２】
不揮発性メモリセルは、当該技術分野において周知である。１つの従来技術の不揮発性分割ゲートメモリセル１００を図１に示す。メモリセル１００は、Ｐ型などの第１の導電型の半導体基板１７０を備える。基板１７０は、その上にＮ型などの第２の導電型の第１の領域１６０（ソース線ＳＬとしても知られる）が形成される表面を有する。Ｎ型の第２の領域１１０（ドレイン線又はビット線としても知られる）もまた、基板１７０の表面に形成される。第１の領域１６０と第２の領域１１０との間には、チャネル領域１８０がある。
【０００３】
ワード線１２０（ＷＬ）は、チャネル領域１８０の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線１２０は、第２の領域１１０とほとんど又は全く重ならない。
【０００４】
浮遊ゲート１４０（ＦＧ）は、チャネル領域１８０の別の部分の上方にある。浮遊ゲート１４０は、そこから絶縁され、ワード線１２０に隣接する。浮遊ゲート１４０はまた、第１の領域１６０にも隣接する。浮遊ゲート１４０は、第１の領域１６０に重なり、第１の領域１６０から浮遊ゲート１４０への結合を提供することができる。
【０００５】
結合ゲート１３０（ＣＧ、制御ゲートとしても知られる）は、浮遊ゲート１４０の上方にあり、そこから絶縁される。
【０００６】
消去ゲート１５０（ＥＧ）は、第１の領域１６０の上方にあり、浮遊ゲート１４０及び結合ゲート１３０に隣接し、そこから絶縁される。浮遊ゲート１４０の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート１５０の内側隅部の方を向けることができる。消去ゲート１５０はまた、第１の領域１６０からも絶縁される。
【０００７】
セル１００は、米国特許第７，８６８，３７５号に更に具体的に記載されており、その開示内容は、参照によりその全体が本明細書に組み込まれる。
【０００８】
従来技術の不揮発性メモリセル１００の消去及びプログラムに対する一操作例は、次の通りである。セル１００は、消去ゲート１５０に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルドハイムトンネリング機構を通して消去される。電子が浮遊ゲート１４０から消去ゲート１５０の中へトンネリングすることで、浮遊ゲート１４０を正に帯電させ、読み出し状態においてセル１００をオンにする。その結果生じるセルの消去状態は、「１」状態として知られる。
【０００９】
セル１００は、結合ゲート１３０に高電圧を印加し、ソース線１６０に高電圧を印加し、消去ゲート１５０に中電圧を印加し、ビット線１１０にプログラミング電流を印加することによって、ソース側ホットエレクトロンプログラミング機構を通してプログラムされる。ワード線１２０と浮遊ゲート１４０との間の間隙を横断して流れる電子の一部は、十分なエネルギーを得て、浮遊ゲート１４０に注入され、浮遊ゲート１４０を負に帯電させ、読み出し状態においてセル１００をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
【００１０】
プログラミング操作は、メモリセル１００に相当なストレスを生じさせる。例えば、経時的に、電子は、ホットエレクトロン機構の結果として、浮遊ゲート１４０と基板１７０との間の絶縁体層に捕獲された状態になる。この電子捕獲効果により、結果として、消去及びプログラミング操作により高い電圧が必要になり、これは、メモリセル１００のより低い消去効率及びプログラム効率をもたらす。
【００１１】
従来技術は、プログラミング操作によって生じる劣化を緩和するためのいくつかの試みを含む。図２は、プログラミング操作中に制御ゲート１３０に印加される従来の制御ゲートパルス２１０を表す。制御ゲートパルス２１０のピーク電圧は、１０〜１１ボルトの範囲である。図３は、従来技術の方法３００を示し、この方法は、プログラミング操作中に、始めに制御ゲート１３０に印加される制御ゲート電圧３３０、消去ゲート１５０に印加される消去ゲート電圧３４０、ワード線１２０に印加されるワード線電圧３５０、ソース線１６０に印加される電圧差３２０、そして、ビット線１１０に印加される電圧３１０を仕組むことによって、図２の方法と比較して、劣化を緩和しようと試みている。図３の方法は、米国特許第８，４８８，３８８号に記載されている。
【００１２】
別の従来技術の方法４００を図４に表す。そこでは、プログラミング操作中に、図２の制御ゲートパルス２１０の代わりに、傾斜電圧４１０が制御ゲート１３０に印加される。従来技術の方法４００は、Ｔ．Ｙａｏ、Ａ．Ｌｏｗｅ、Ｔ．Ｖｅｒｍｅｕｌｅｎ、Ｎ．Ｂｅｌｌａｆｉｏｒｅ、Ｊ．Ｖ．Ｈｏｕｄｔ、及びＤ．Ｗｅｌｌｅｋｅｎｓ，「Ｍｅｔｈｏｄ  ｆｏｒ  ｅｎｄｕｒａｎｃｅ  ｏｐｔｉｍｉｚａｔｉｏｎ  ｏｆ  ｔｈｅ  ＨＩＭＯＳ（商標）ｆｌａｓｈ  ｍｅｍｏｒｙ  ｃｅｌｌ」、ＩＥＥＥ  ４３ｒｄ  Ａｎｎｕａｌ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ、２００５、ｐｐ．６６２〜６６３に記載されている。
【００１３】
これらの従来技術の方法には、欠点がある。方法２００は、ピーク電圧ストレスによって生じる劣化を緩和しない。方法３００は、より長いプログラム時間をかけることで劣化を緩和することができる。方法４００は、制御ゲート電圧傾斜を制御するために、追加的な回路を必要とする。加えて、図４の方法４００は、図２の方法２００よりも１つのプログラミングサイクルに長い時間を必要とする。例えば、方法４００によって多数の語／バイトをプログラムすることをデータが必要とするときに傾斜電圧効果を利用して劣化を緩和するために、語／バイトをプログラムするたびに傾斜電圧を上下させなければならない。その結果、総データプログラム時間が増加する。加えて、プログラムサイクルごとに高電圧ゲートを帯電及び放電させることは、電力消費を増加させ得る。
【００１４】
メモリセルの劣化を低減させる、改善された設計が必要である。更に、劣化を低減させるが、従来の方法よりもプログラミング操作に長い時間を必要としない、改善された設計が必要である。更に、劣化を低減させ、かつ従来の方法よりもプログラミング操作に実際に必要とされる時間が短い、改善された設計が必要である。
【発明の概要】
【課題を解決するための手段】
【００１５】
開示された実施形態は、フラッシュメモリデバイス、及び、従来技術の方法と比較してデバイスの劣化を低減させる方法でデバイスをプログラムする方法を含む。いくつかの実施形態において、従来技術の方法と比較して、プログラム時間が低減される。
【図面の簡単な説明】
【００１６】
【図１】本発明の方法を適用することができる従来技術の不揮発性メモリセルの断面図である。
【図２】メモリセルの従来技術のプログラミング操作中に制御ゲートに印加される電圧を表す図である。
【図３】メモリセルの従来技術のプログラミング操作中にメモリセルの制御ゲート及び他の部分に印加される電圧を表す図である。
【図４】メモリセルの別の従来技術のプログラミング操作中に制御ゲートに印加される電圧を表す図である。
【図５】本発明の一実施形態において制御ゲートに印加される信号を表す図である。
【図６】本発明の別の実施形態において制御ゲートに印加される信号を表す図である。
【図７】従来技術に対する本発明の様々な実施形態の相対的劣化を比較するデータを表す図である。
【図８】本発明の様々な実施形態の相対的劣化を比較するデータを表す図である。
【図９】本発明の実施形態によるフラッシュメモリシステムを表す図である。
【発明を実施するための形態】
【００１７】
図５は、プログラミングの実施形態５００を表す。プログラム実施形態５００は、表されるように、制御ゲート信号５１０の使用を含む。制御ゲート信号５１０は、プレプログラミングパルス５１１、続いてプログラミングパルス５１２を含む。比較の目的のために、従来の制御ゲート信号５２０（図２における制御ゲートパルス２１０と同じである）も示される。
【００１８】
プレプログラミングパルス５１１は、従来の制御ゲート信号５２０よりも低いピーク電圧を有し、比較的短い持続時間を有する。プレプログラミングパルス５１１は、メモリセル１００を部分的にプログラムさせるのに十分である。この実施例におけるプログラミングパルス５１２のピーク電圧は、従来の制御ゲート信号５２０の場合と同じである。しかしながら、プレプログラミングパルス５１１の使用及びプレプログラミングパルス５１１とプログラミングパルス５１２との間の短い間隔のため、プログラミングパルス５１２の終了は、従来の制御ゲート信号５２０の終了を超えて長くなり、制御ゲート信号５１０のプログラミングサイクルは、従来の制御ゲート信号５２０のプログラミングサイクルよりも長い。典型的な値は、１０μｓではなく１３μｓであり得る。
【００１９】
プログラムの実施形態５００の利益は、他の場合に従来の制御ゲート信号５２０を使用するよりも浮遊ゲート１４０の最大電位が低いので、劣化が減少することである。例えば、従来の制御ゲート信号５２０が１０．５ボルトで動作する場合、浮遊ゲート１４０の最大電位は、プログラミングの最初に、消去されたセルについて約９ボルトである。しかしながら、制御ゲート信号５１０を印加するときに、プレプログラミングパルス５１１が約４〜７Ｖという低い電圧を使用するため、浮遊ゲート１４０の最大電位は、従来の制御ゲート信号５２０を使用するよりも約２〜３Ｖ低い。この工程５１１中にセルの部分的なプログラミングが起こり、次のプログラミングパルス５１２中に、低減された最大浮遊ゲート電位をもたらす。したがって、方法５１０によるプログラミングは、方法５２０によるプログラミングと比較したときに、浮遊ゲートのより低い、典型的には２〜３Ｖ低い最大電位を提供する。劣化は、浮遊ゲート１４０の最大電位に関連するので、従来の制御ゲート信号５２０の代わりに制御ゲート信号５１０を使用することは、より少ない経時的な劣化をもたらす。しかしながら、実施形態５００の１つの欠点は、プログラミングサイクルの持続時間が、従来の制御ゲート信号５２０の場合よりも制御ゲート信号５１０の場合の方が長いことである。
【００２０】
図６は、プログラムの実施形態６００を表す。プログラム実施形態６００は、表されるように、制御ゲート信号６１０の使用を含む。制御ゲート信号６１０は、プレプログラミングパルス６１１、続いてプログラミングパルス６１２を含む。比較の目的のために、従来の制御ゲート信号６２０も示される５２０（図２における制御ゲートパルス２１０と同じである）。プレプログラミングパルス６１１は、従来の制御ゲート信号６２０よりも低いピーク電圧を有し、比較的短い持続時間を有する。プレプログラミングパルス６１１のピーク電圧は、メモリセル１００を部分的にプログラムさせるのに十分である。この実施例におけるプログラミングパルス６１２は、従来の制御ゲート信号６２０よりも高いピーク電圧を有する。その結果、プログラミングパルス６１２は、従来の制御ゲート信号及び図５からの制御ゲート信号５２０よりも短いサイクルを有する。
【００２１】
プログラムの実施形態６００の利益は、他の場合に従来の制御ゲート信号６２０を使用するよりも浮遊ゲート１４０の最大電位が低いので、劣化が減少することである。例えば、従来の制御ゲート信号６２０が１０．５ボルトで動作する場合、浮遊ゲート１４０の最大電位は、約９ボルトである。しかしながら、制御ゲート信号６１０を印加するときに、プレプログラミングパルス５１１が約４〜７Ｖという低い電圧を使用するため、浮遊ゲート１４０の最大電位は、従来の制御ゲート信号５２０を使用するよりも約２〜３Ｖ低い。次に、制御ゲート信号６１０を短縮するために、５２０と比較してより高い制御ゲート電圧を使用し、それでも、セルがプレプログラミングパルス６１１の後にプログラムされるので、最大浮遊ゲート電位を従来のプログラム方法５２０よりも低く保つことができる。劣化は、浮遊ゲート１４０の最大電位に関連するので、従来の制御ゲート信号６２０の代わりに制御ゲート信号６１０を使用することは、より少ない経時的な劣化をもたらす。更に、プログラミングパルス６１２のピーク電圧が従来の制御ゲート信号６２０のピーク電圧よりも大きいので、制御ゲート信号６１０の１サイクルの持続時間は、従来の制御ゲート信号６２０の１サイクルの持続時間よりも短い。
【００２２】
図５及び図６の両方に関して、読み出し検証工程は、プレプログラミングパルス５１１及び６１１がメモリセル１００をプログラムするのに不十分であるので、プレプログラミングパルス５１１又は６１１が印加された後に、かつプログラミングパルス５１２又は６１２が印加される前に行う必要はない。
【００２３】
当業者であれば、プレプログラミングパルス５１１及び６１１、並びにプログラミングパルス５１２及び６１２の持続時間を変動させることができ、また、プレプログラミングパルス５１１及び６１１、並びにプログラミングパルス５１２及び６１２の電圧を変動させることができることを認識するであろう。これらの変動は、システムの相対的劣化、プログラミングサイクルの持続時間、及びプログラミングサイクル中に消費される電力に影響を及ぼす。
【００２４】
代替の実施形態において、プレプログラミングパルス５１１又はプレプログラミングパルス６１１などのプレプログラミングパルスは、１つの語に対してではなく、（典型的には５１２個の語を含む１ページのデータなどの）複数の語に同時に印加される。これは、各語に対して１つのプレプログラミングパルスを逐次的な様式で印加するのではなく、全ての語に対して１つのみのプレプログラミングパルスを印加することが必要とされるので、複数の語をプログラムするために必要とされる時間の長さを更に低減させることができる。
【００２５】
図７は、例示的なグラフ７００を表す。グラフ７００は、出願人が様々な実施形態の試験を通して収集したデータセット７１０、７２０、７３０、及び７４０を表す。データセット７１０は、１０μｓにわたって１０．５ボルトの制御ゲートパルスを使用する従来のシステムの消去プログラムサイクル数に対する、（主に劣化の結果である）ビットエラーのワイブル分布を表す。データセット７２０は、２μｓにわたって７．０ボルトのプレプログラミングパルス及び８μｓにわたって１０．５Ｖのプログラミングパルスを使用する一実施形態の同じ態様を表す。データセット７３０は、２μｓにわたって７．０Ｖのプレプログラミングパルス及び６μｓにわたって１１．０Ｖのプログラミングパルスを使用する一実施形態の同じ態様を表す。データセット７４０は、３μｓにわたって７．０Ｖのプレプログラミングパルス及び６μｓにわたって１１．０Ｖのプログラミングパルスを使用する一実施形態の同じ態様を表す。各データセットについて、４．５Ｖの電圧が消去ゲート１５０及びソースライン１６０に印加される。グラフ７００に示されるように、データセット７２０、７３０、及び７４０によって表される実施形態は、同じ数のエラーが起こる前に、従来のシステムと比較して、より多い（１桁多い）プログラミングサイクル数に耐えることができる。
【００２６】
図８は、例示的なグラフ８００を表す。グラフ８００は、メモリセル１００の有効な消去を生じさせるために消去ゲート１５０に印加することが必要とされる電圧の増加の変動を表す。経時的に、メモリセル１００が劣化するにつれて、有効なプログラミングを生じさるために、より大きい電圧を消去ゲート１５０に印加しなければならない。グラフ８００は、プレログラミングパルスのピーク電圧に基づく、消去ゲート１５０の電圧の必要とされる増加量を示す。第１の棒は、いかなるプレプログラムパルスも示さず、その後の棒は、４．０Ｖ、５．０Ｖ、６．０Ｖ、７．０Ｖ、８．０Ｖ、及び９．０Ｖのプレプログラミングパルスが印加されるときに必要とされる電圧の増加を示す。
【００２７】
グラフ８００に示されるように、低過ぎる又は高過ぎるプレプログラミング電圧を印加することは、最適電圧レベルと同じ程度に耐久性を高めない。プレプログラミング電圧が低過ぎる場合、浮遊ゲート１４０の最大電位の十分な低減を提供しないので、プログラミング工程の結果として、かなりの程度の劣化が起こる。プレプログラミング電圧が高過ぎる場合、プレプログラミング工程の結果として、かなりの程度の劣化が起こる。グラフ８００に示されるように、５．０〜６．０Ｖのプレプログラミングパルスが最適である。
【００２８】
図９は、上述の実施形態を実現するためのシステムを表す。フラッシュアレイ９１０は、従来技術において周知の分割ゲートフラッシュメモリセルのアレイである。制御ゲート論理９２０は、プレプログラミングパルス及びプログラミングパルスを含む、実施形態の制御ゲート信号を発生させるために使用される。論理９３０は、（消去ゲート信号などの）他の信号を発生させるために使用され、チャージポンプ９４０は、実施形態によって必要とされる様々な電圧（例えば、プレプログラミングパルスのための６Ｖ及びプログラムパルスのための１１Ｖ）を発生させる。
【００２９】
本発明は、本明細書で上述され、例示される実施形態（複数可）に限定されるものではないが、本開示の範囲内に入るありとあらゆる変形例を包含することを理解されたい。例えば、本明細書における本発明への言及は、いかなる最終的な請求項又は請求項の用語の範囲をも限定することを意図するものではなく、代わりに、一項以上の最終的な請求項によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、いずれの最終的な特許請求の範囲も限定するものと見なされるべきではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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