(57)【要約】  特定の態様では、集積回路が、第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスに結合された第１のゲート構造を含む。集積回路は、第２のＦｉｎＦＥＴデバイスに結合された第２のゲート構造を含む。第１のゲート構造と第２のゲート構造とは、誘電体領域によって分離される。集積回路は、誘電体領域、第１のゲート構造、および第２のゲート構造と接触する第１の表面を有する金属接点をさらに含む。
2018524807.tif 000002
【特許請求の範囲】
【請求項１】
第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスに結合された第１のゲート構造と、
第２のＦｉｎＦＥＴデバイスに結合された第２のゲート構造であって、前記第１のゲート構造と前記第２のゲート構造とが誘電体領域によって分離される、第２のゲート構造と、
前記誘電体領域、前記第１のゲート構造、および前記第２のゲート構造と接触する第１の表面を有する金属接点であって、前記第１のゲート構造を前記第２のゲート構造に電気的に結合する金属接点と
を備える集積回路。
【請求項２】
前記第１のＦｉｎＦＥＴデバイスの目標駆動強度、前記第２のＦｉｎＦＥＴデバイスの目標駆動強度、またはそれらの組合せが、前記誘電体領域の幅に基づく請求項１に記載の集積回路。
【請求項３】
前記第１のＦｉｎＦＥＴデバイスの目標駆動強度、前記第２のＦｉｎＦＥＴデバイスの目標駆動強度、またはそれらの組合せが、前記誘電体領域の位置に基づく請求項１に記載の集積回路。
【請求項４】
前記第１のゲート構造、前記第２のゲート構造、および前記金属接点が、静的ランダムアクセスメモリ（ＳＲＡＭ）デバイス内に含まれる請求項１に記載の集積回路。
【請求項５】
前記第１のＦｉｎＦＥＴデバイスおよび前記第２のＦｉｎＦＥＴデバイスがパスゲートトランジスタを備える請求項１に記載の集積回路。
【請求項６】
バイアによって前記金属接点に結合されたワード線をさらに備える請求項５に記載の集積回路。
【請求項７】
１つまたは複数のビット線をさらに備え、前記金属接点が接触層内に含まれ、前記ワード線がｍｅｔａｌ−１層内に含まれ、前記１つまたは複数のビット線がｍｅｔａｌ−２層内に含まれる請求項６に記載の集積回路。
【請求項８】
前記第１のＦｉｎＦＥＴデバイスが第１の静的ランダムアクセスメモリ（ＳＲＡＭ）セル内に含まれ、前記第２のＦｉｎＦＥＴデバイスが、前記第１のＳＲＡＭセルに隣接する第２のＳＲＡＭセル内に含まれる請求項５に記載の集積回路。
【請求項９】
前記誘電体領域が、前記第１のＦｉｎＦＥＴデバイスおよび前記第２のＦｉｎＦＥＴデバイスからほぼ同じ距離にある請求項５に記載の集積回路。
【請求項１０】
前記第１のＦｉｎＦＥＴデバイスがプルアップトランジスタを備え、前記第２のＦｉｎＦＥＴデバイスがプルダウントランジスタを備える請求項１に記載の集積回路。
【請求項１１】
前記金属接点の第２の表面が第２の誘電体領域に隣接し、前記第２の表面が前記第１の表面の反対側である請求項１０に記載の集積回路。
【請求項１２】
前記第１のＦｉｎＦＥＴデバイスと前記第２のＦｉｎＦＥＴデバイスとが、同一の静的ランダムアクセスメモリ（ＳＲＡＭ）セル内に含まれる請求項１０に記載の集積回路。
【請求項１３】
前記第１のＦｉｎＦＥＴデバイスと前記誘電体領域との間の距離が、前記第２のＦｉｎＦＥＴデバイスと前記誘電体領域との間の距離未満である請求項１０に記載の集積回路。
【請求項１４】
前記第１のＦｉｎＦＥＴデバイスと前記誘電体領域との間の距離が、前記第２のＦｉｎＦＥＴデバイスと前記誘電体領域との間の距離よりも長い請求項１０に記載の集積回路。
【請求項１５】
集積回路を製造する方法であって、
第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを覆って第１のゲート構造を形成するステップと、
第２のＦｉｎＦＥＴデバイスを覆って第２のゲート構造を形成するステップと、
前記第１のＦｉｎＦＥＴデバイスと前記第２のＦｉｎＦＥＴデバイスとの間の領域内に誘電体材料を堆積させ、誘電体領域を形成するステップであって、前記第１のゲート構造と前記第２のゲート構造とが、前記誘電体領域によって分離される、ステップと、
前記誘電体領域、前記第１のゲート構造、および前記第２のゲート構造と接触する表面を有する金属接点を形成するステップと
を含む方法。
【請求項１６】
前記第１のゲート構造および前記第２のゲート構造を形成する前に、前記第１のＦｉｎＦＥＴデバイスおよび前記第２のＦｉｎＦＥＴデバイスを覆って単一のゲート構造を形成するステップと、
単一のゲート構造に対する切断を実施して、前記単一のゲート構造を前記第１のゲート構造および前記第２のゲート構造に分離するステップと
をさらに含む請求項１５に記載の方法。
【請求項１７】
前記切断を実施した後、前記誘電体材料が堆積し、前記第１のＦｉｎＦＥＴデバイスと前記第２のＦｉｎＦＥＴデバイスとの間の前記領域が、前記第１のゲート構造と前記第２のゲート構造との間の領域を含む請求項１６に記載の方法。
【請求項１８】
前記第１のゲート構造および前記第２のゲート構造を形成する前に、前記誘電体材料が堆積し、前記誘電体材料が前記第１のＦｉｎＦＥＴデバイス上、前記第２のＦｉｎＦＥＴデバイス上、および前記第１のＦｉｎＦＥＴデバイスと前記第２のＦｉｎＦＥＴデバイスとの間の前記領域内に堆積する請求項１５に記載の方法。
【請求項１９】
前記誘電体材料内の第１の領域および第２の領域をパターニングするステップをさらに含み、前記第１の領域が前記第１のＦｉｎＦＥＴデバイスを取り囲み、前記第２の領域が前記第２のＦｉｎＦＥＴデバイスを取り囲む請求項１８に記載の方法。
【請求項２０】
前記第１の領域内に導電性ゲート材料を堆積させ、前記第１のゲート構造を形成するステップと、
前記第２の領域内に前記導電性ゲート材料を堆積させ、前記第２のゲート構造を形成するステップと
をさらに含む請求項１９に記載の方法。
【請求項２１】
前記第１のゲート構造および前記第２のゲート構造上に前記誘電体材料を堆積させるステップ
をさらに含む請求項２０に記載の方法。
【請求項２２】
前記金属接点を形成する前記ステップが、
前記第１のゲート構造および前記第２のゲート構造上に堆積される前記誘電体材料内の領域をパターニングするステップと、
前記領域内に金属を堆積させ、前記金属接点を形成するステップと
を含む請求項１５に記載の方法。
【請求項２３】
ワード線を形成するステップであって、前記金属接点が接触層内に含まれ、前記ワード線がｍｅｔａｌ−１層内に含まれる、ステップと、
前記金属接点に前記ワード線を接続するバイアを形成するステップと
をさらに含む請求項１５に記載の方法。
【請求項２４】
データ値を記憶するための手段であって、第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを備え、前記第１のＦｉｎＦＥＴデバイスが、第１のゲート構造に結合され、第２のＦｉｎＦＥＴデバイスに結合される前記第１のゲート構造および第２のゲート構造が、誘電体領域によって分離される、手段と、
前記第１のゲート構造を前記第２のゲート構造に電気的に結合するための手段であって、前記誘電体領域、前記第１のゲート構造、および前記第２のゲート構造と接触する表面を有する手段と
を備える装置。
【請求項２５】
前記第１のＦｉｎＦＥＴデバイスの目標駆動強度、前記第２のＦｉｎＦＥＴデバイスの目標駆動強度、またはそれらの組合せが、前記誘電体領域の幅および前記誘電体領域の位置に基づく請求項２４に記載の装置。
【請求項２６】
前記第１のＦｉｎＦＥＴデバイスおよび前記第２のＦｉｎＦＥＴデバイスがパスゲートトランジスタを備え、ワード線が、電気的に結合するための前記手段に結合され、電気的に結合するための前記手段が接触層内に含まれ、前記ワード線が上位金属層内に含まれる請求項２４に記載の装置。
【請求項２７】
前記第１のＦｉｎＦＥＴデバイスがプルアップトランジスタを備え、前記第２のＦｉｎＦＥＴデバイスがプルダウントランジスタを備え、電気的に結合するための前記手段が、前記表面と反対側の、第２の誘電体領域に隣接する第２の表面を有する請求項２４に記載の装置。
【請求項２８】
プロセッサによって実行されるとき、
第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを覆う第１のゲート構造の形成を開始すること、
第２のＦｉｎＦＥＴデバイスを覆う第２のゲート構造の形成を開始すること、
前記第１のＦｉｎＦＥＴデバイスと前記第２のＦｉｎＦＥＴデバイスとの間の領域内の誘電体材料の堆積を開始して、誘電体領域を形成することであって、前記第１のゲート構造と前記第２のゲート構造とが前記誘電体領域によって分離されること、および
前記誘電体領域、前記第１のゲート構造、および前記第２のゲート構造と接触する表面を有する金属接点の形成を開始すること
を前記プロセッサに行わせる命令を記憶する非一時的コンピュータ可読媒体。
【請求項２９】
前記命令が、前記プロセッサによって実行されるとき、
前記第１のゲート構造および前記第２のゲート構造を形成する前に、前記第１のＦｉｎＦＥＴデバイスおよび前記第２のＦｉｎＦＥＴデバイスを覆う単一のゲート構造の形成を開始すること、および
前記単一のゲート構造に対する切断の実施を開始して、前記単一のゲート構造を前記第１のゲート構造および前記第２のゲート構造に分離することであって、前記第１のゲート構造および前記第２のゲート構造を形成した後、前記誘電体材料が堆積すること
を前記プロセッサにさらに行わせる請求項２８に記載の非一時的コンピュータ可読媒体。
【請求項３０】
前記命令が、前記プロセッサによって実行されるとき、
前記誘電体材料内の第１の領域および第２の領域のパターニングを開始することであって、前記第１のゲート構造および前記第２のゲート構造の形成前に、前記誘電体材料が、前記第１のＦｉｎＦＥＴデバイスおよび前記第２のＦｉｎＦＥＴデバイス上に堆積し、前記第１の領域が前記第１のＦｉｎＦＥＴデバイスを取り囲み、前記第２の領域が前記第２のＦｉｎＦＥＴデバイスを取り囲むこと、
前記第１の領域内の導電性ゲート材料の堆積を開始して、前記第１のゲート構造を形成すること、および
前記第２の領域内の前記導電性ゲート材料の堆積を開始して、前記第２のゲート構造を形成すること
を前記プロセッサにさらに行わせる請求項２８に記載の非一時的コンピュータ可読媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本願は、２０１５年６月２２日出願の、本願と同じ所有者の米国非仮特許出願第１４／７４６，６０６号の優先権を主張し、その内容全体が参照により本明細書に明白に組み込まれる。
【０００２】
本開示は、一般には、フィン電界効果トランジスタを含むメモリセルに関する。
【背景技術】
【０００３】
技術の進歩の結果、コンピューティングデバイスはより小型に、より強力になってきている。たとえば、モバイルフォンやスマートフォンなどのワイヤレス電話、タブレット、およびラップトップコンピュータを含む様々なポータブルパーソナルコンピューティングデバイスは、小型軽量であり、ユーザによる持ち運びが容易である。これらのデバイスは、ワイヤレスネットワークを介して音声およびデータパケットを通信し得る。さらに、多くのそのようなデバイスは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、オーディオファイルプレーヤなどの追加の機能を組み込む。さらに、そのようなデバイスは、インターネットにアクセスするために使用され得る、ウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理し得る。したがって、これらのデバイスは、著しいコンピューティングおよびネットワーキング機能を含み得る。
【０００４】
ワイヤレスデバイスは、データまたは命令を記憶するために静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスを含み得る。ＳＲＡＭデバイスのメモリセル（たとえば、ビットセル）の機能は、メモリセル内のトランジスタの駆動強度に基づき得る。たとえば、２つのパスゲートトランジスタ、２つのプルアップトランジスタ、および２つのプルダウントランジスタを含む従来型ＳＲＡＭセル（たとえば、６トランジスタ（６Ｔ）ＳＲＡＭセル）では、ＳＲＡＭセルの安定性および書込み可能性は、アルファ（α）比、ベータ比（β）、および／またはガンマ（γ）比などの、トランジスタの駆動強度の比に依存する。プレーナトランジスタでは、駆動強度はトランジスタ幅に基づく。プレーナトランジスタを含むＳＲＡＭセルの設計の間に、ＳＲＡＭセルは、１つまたは複数の目標駆動強度比を達成するためにトランジスタの幅を選択することによって「同調」され得る。フィン電界効果トランジスタ（ＦｉｎＦＥＴ）では、駆動強度は、ＦｉｎＦＥＴ内に含まれるフィン数に基づく。２つのトランジスタ間（たとえば、プルアップトランジスタとパスゲートトランジスタとの間）の駆動強度の比は、１：２、１：３、２：３などの整数比であり得る。ＦｉｎＦＥＴのフィン数は整数に限定され、したがってＦｉｎＦＥＴ内に含まれるフィン数を選択することによってＳＲＡＭセルを同調することは、ＳＲＡＭセルについての粗同調だけを実現し得る。この粗同調は、ＳＲＡＭセルの目標安定性または目標書込み可能性に関連する特定の駆動強度比を達成するには不十分であり得る。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示は、他のＳＲＡＭセルでは達成可能ではない目標駆動強度比を達成することのできる駆動強度を有するフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を含む静的ランダムアクセスメモリ（ＳＲＡＭ）セルなどの集積回路を提供する。本開示では、いくつかのトランジスタ（たとえば、隣接するＳＲＡＭセルのパスゲートトランジスタ、または同一のＳＲＡＭセルのプルアップトランジスタおよびプルダウントランジスタ）が別々のゲート構造に結合され、別々のゲート構造が金属接点に結合される。例示のために、第１のＦｉｎＦＥＴが第１のゲート構造に結合され、第２のＦｉｎＦＥＴが第２のゲート構造に結合され、第１のゲート構造と第２のゲート構造とが誘電体領域によって分離される。特定の態様では、２つのＦｉｎＦＥＴに結合される単一のゲート構造が、製造プロセスの間に切断され、誘電体領域によって分離される第１のゲート構造および第２のゲート構造が形成される。代替の態様では、第１のゲート構造と第２のゲート構造とが製造プロセスの間に個々に形成され、誘電体領域によって分離される。どちらの態様でも、第１のゲート構造が、誘電体領域、第１のゲート構造、および第２のゲート構造と接触する表面を有する金属接点によって第２のゲート構造に結合される。たとえば、金属の底面は、誘電体領域、第１のゲート構造の一部、および第２のゲート構造の一部と接触し得る。金属接点は、他の金属層（たとえば、ｍｅｔａｌ−０層、ｍｅｔａｌ−１層、ｍｅｔａｌ−２層など）とは別個の接触層内に含まれ得、したがって金属接点は上位金属層内には含まれない。
【０００６】
本開示のＦｉｎＦＥＴの駆動強度は、設計プロセスの間に従来型ＳＲＡＭセルのＦｉｎＦＥＴよりも細かく同調され得る。たとえば、他のＳＲＡＭセルでは、ＦｉｎＦＥＴが単一のゲート構造に結合され、ＦｉｎＦＥＴの駆動強度が、ＦｉｎＦＥＴ内のフィン数を選択することによって同調される。したがって、ＦｉｎＦＥＴ間の駆動強度比が整数比（たとえば、１：２、１：３、２：３など）に限定される。本開示では、ＦｉｎＦＥＴの駆動強度が、フィン数の選択と、誘電体領域の位置および幅の選択とによって設計プロセスの間に同調され得る。たとえば、誘電体領域により近いｎチャネル金属酸化物半導体（ＮＭＯＳ）ＦｉｎＦＥＴは、誘電体領域からより遠いＮＭＯＳ  ＦｉｎＦＥＴと比較して駆動強度が増大し得る。別の例として、誘電体領域により近いｐチャネル金属酸化物半導体（ＰＭＯＳ）ＦｉｎＦＥＴは、誘電体領域からより遠いＰＭＯＳ  ＦｉｎＦＥＴと比較して駆動強度が低下し得る。設計プロセスの間に（ＦｉｎＦＥＴに対して）誘電体領域の幅および場所を選択することによって、ＦｉｎＦＥＴの目標駆動強度が達成され得る。目標駆動強度は、ＦｉｎＦＥＴを含む１つまたは複数のメモリセルの目標安定性または目標書込み可能性に関連付けられる分数駆動強度比（たとえば、３／２：１、２／３：２など）などの非整数比である駆動強度比に関連付けられ得、従来の駆動強度比は、ＦｉｎＦＥＴ内のフィン数を選択するだけでは達成可能ではない。
【０００７】
特定の態様では、集積回路が、第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスに結合された第１のゲート構造を含む。集積回路は、第２のＦｉｎＦＥＴデバイスに結合された第２のゲート構造を含む。第１のゲート構造と第２のゲート構造とは、誘電体領域によって分離される。集積回路は、誘電体領域、第１のゲート構造、および第２のゲート構造と接触する第１の表面を有する金属接点をさらに含む。第１のゲート構造は、金属接点によって第２のゲート構造に結合される。
【０００８】
特定の態様では、集積回路を製造する方法が、第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを覆って第１のゲート構造を形成することを含む。方法は、第２のＦｉｎＦＥＴデバイスを覆って第２のゲート構造を形成することを含む。方法は、第１のＦｉｎＦＥＴデバイスと第２のＦｉｎＦＥＴデバイスとの間の領域内に誘電体材料を堆積させ、誘電体領域を形成することを含む。第１のゲート構造と第２のゲート構造とは、誘電体領域によって分離される。方法は、誘電体領域、第１のゲート構造、および第２のゲート構造と接触する表面を有する金属接点を形成することをさらに含む。
【０００９】
特定の態様では、装置が、データ値を記憶するための手段を含む。データ値を記憶するための手段は第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを含む。第１のＦｉｎＦＥＴデバイスは第１のゲート構造に結合される。第１のゲート構造と、第２のＦｉｎＦＥＴデバイスに結合された第２のゲート構造とは、誘電体領域によって分離される。装置は、第１のゲート構造を第２のゲート構造に電気的に結合するための手段をさらに含む。電気的に結合するための手段は、誘電体領域、第１のＦｉｎＦＥＴデバイス、および第２のＦｉｎＦＥＴデバイスと接触する表面を有する。
【００１０】
別の特定の態様では、非一時的コンピュータ可読媒体が、プロセッサによって実行されるとき、第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを覆う第１のゲート構造の形成をプロセッサに開始させる命令を記憶する。命令は、第２のＦｉｎＦＥＴデバイスを覆う第２のゲート構造の形成をプロセッサに開始させる。命令は、プロセッサに第１のＦｉｎＦＥＴデバイスと第２のＦｉｎＦＥＴデバイスとの間の領域内の誘電体材料の堆積を開始させ、誘電体領域を形成させる。第１のゲート構造と第２のゲート構造とは誘電体領域によって分離される。命令はさらに、誘電体領域、第１のゲート構造、および第２のゲート構造と接触する表面を有する金属接点の形成をプロセッサに開始させる。
【００１１】
開示される態様のうちの少なくとも１つによってもたらされる特定の一利点は、ＦｉｎＦＥＴを含み、目標安定性値および／または目標書込み可能性値を達成するために設計プロセスの間に可同調である１つまたは複数のメモリセルである。たとえば、設計プロセスの間に誘電体領域の幅および場所を選択することによって、ＦｉｎＦＥＴの駆動強度は、ＦｉｎＦＥＴ内のフィン数を選択することによって実現される「粗」同調よりも細かく同調され得る。微同調を通じて、分数比である駆動強度比が達成され得る。このようにして、１つまたは複数のメモリセルは、目標安定性値および／または目標書込み可能性値に関連する駆動強度比を達成し得る。
【００１２】
以下のセクションを含む本願全体を検討した後、本開示の他の態様、利点、および特徴が明らかとなるであろう。
【図面の簡単な説明】
【００１３】
【図１】誘電体領域によって分離され、金属接点によって電気的に結合されるゲート構造を有する集積回路の図である。
【図２】追加の金属層を示す図１の集積回路の第１の態様の図である。
【図３】追加の金属層を示す図１の集積回路の第２の態様の図である。
【図４】誘電体領域によって分離され、金属接点によって電気的に結合されるゲート構造を含む複数のメモリセルを含む集積回路のトップダウン図である。
【図５Ａ】図１の集積回路を製造する第１のプロセスフローの例示的な例の図である。
【図５Ｂ】図１の集積回路を製造する第１のプロセスフローの例示的な例の図である。
【図５Ｃ】図１の集積回路を製造する第１のプロセスフローの例示的な例の図である。
【図５Ｄ】図１の集積回路を製造する第１のプロセスフローの例示的な例の図である。
【図６Ａ】図１の集積回路を製造する第２のプロセスフローの例示的な例の図である。
【図６Ｂ】図１の集積回路を製造する第２のプロセスフローの例示的な例の図である。
【図６Ｃ】図１の集積回路を製造する第２のプロセスフローの例示的な例の図である。
【図６Ｄ】図１の集積回路を製造する第２のプロセスフローの例示的な例の図である。
【図７】誘電体領域によって分離され、金属接点によって電気的に接続されるゲート構造を含む集積回路を製造する方法を示す流れ図である。
【図８】図１の集積回路を含むデバイスのブロック図である。
【図９】図１の集積回路を含むデバイスを製造する製造プロセスの例示的態様のデータフロー図である。
【発明を実施するための形態】
【００１４】
図面を参照しながら本開示の特定の態様が以下で説明される。この説明では、図面全体にわたって、共通の特徴が共通の参照番号によって指定される。
【００１５】
本開示は、ゲート構造に結合されるフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を含む集積回路を説明する。ゲート構造は誘電体領域によって分離され得、金属接点はゲート構造を互いに電気的に結合し得る。金属接点は、誘電体領域、第１のゲート構造、および第２のゲート構造と接触する表面を有する（たとえば、金属接点は集積回路の上位金属層内にはない）。誘電体領域の幅と、ゲート構造に対する誘電体領域の位置とは、ＦｉｎＦＥＴを含む１つまたは複数のメモリセルの目標安定性値および／または目標書込み可能性値に関連する駆動強度比を達成する駆動強度をＦｉｎＦＥＴに持たせるように、設計プロセスの間に選択され得る。
【００１６】
図１を参照すると、誘電体領域によって分離され、金属接点によって電気的に結合されるゲート構造を有する集積回路１００が示されている。図１に示されるように、集積回路１００は、第１のＦｉｎＦＥＴデバイス１０６に結合された第１のゲート構造１０２と、第２のＦｉｎＦＥＴデバイス１０８に結合された第２のゲート構造１０４とを含む。第１のゲート構造１０２と第２のゲート構造１０４とは、誘電体領域１１０によって分離される。集積回路１００はまた、第１のゲート構造１０２を第２のゲート構造１０４に電気的に結合する金属接点１１２をも含む。金属接点１１２は、誘電体領域１１０、第１のゲート構造１０２の一部、および第２のゲート構造１０４の一部と接触する（たとえば、当接する）第１の表面１３４（たとえば、底面）を有する。集積回路１００が図１に示されるように配向される場合、金属接点１１２は誘電体領域の「上」にあると呼ばれることがある。
【００１７】
第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８は、基板１２０上に形成されたＦｉｎＦＥＴトランジスタを含み得る。特定の実装では、基板１２０はシリコン（Ｓｉ）を含む。浅いトレンチ分離（ＳＴＩ）層１２２が基板１２０上に形成され得、基板１２０は、ソース領域やドレイン領域などの１つまたは複数の活性エリアまたは領域（図示せず）を含み得る。第１のＦｉｎＦＥＴデバイス１０６は、第１のソース領域、第１のドレイン領域、およびフィン１３０を含み得る。フィン１３０は基板１２０から延在し得、第１のソース領域と第１のドレイン領域との間のチャネルを形成し得る。第２のＦｉｎＦＥＴデバイス１０８は、第２のソース領域、第２のドレイン領域、およびフィン１３２を含み得る。フィン１３２は基板１２０から延在し得、第２のソース領域と第２のドレイン領域との間のチャネルを形成し得る。いくつかの実装では、第１のＦｉｎＦＥＴデバイス１０６は、フィン１３０上およびフィン１３０の周りに形成されるゲート酸化物層１２４を含み、第２のＦｉｎＦＥＴデバイス１０８は、フィン１３２上およびフィン１３２の周りに形成されるゲート酸化物層１２６を含む。
【００１８】
第１のゲート構造１０２は、第１のＦｉｎＦＥＴデバイス１０６のフィン１３０の少なくとも一部の上（たとえば、周囲）に形成され得、印加される電圧に基づいて電流がチャネル（たとえば、フィン１３０）を流れることを選択的に可能にするように構成され得る。さらに、第２のゲート構造１０４が第２のＦｉｎＦＥＴデバイス１０８のフィン１３２の少なくとも一部の上（たとえば、周囲）に形成され得、印加される電圧に基づいて電流がチャネル（たとえば、フィン１３２）を流れることを選択的に可能にするように構成され得る。フィン１３０および１３２「上に」それぞれゲート構造１０２および１０４を形成することは、フィン１３０および１３２上に直接的にゲート構造１０２および１０４を形成すること、またはゲート酸化物層１２４および１２６上にゲート構造１０２および１０４を形成することを指すことがある。特定の実装では、第１のゲート構造１０２および第２のゲート構造１０４はゲート電極を含み、またはゲート電極に対応する。第１のゲート構造１０２および第２のゲート構造１０４は、「ポリゲート」または「ポリ導体」と呼ばれることもある。第１のゲート構造１０２および第２のゲート構造１０４は導電性ゲート材料を含み得る。たとえば、第１のゲート構造１０２および第２のゲート構造１０４は、例示的、非限定的な例として、ポリシリコン、窒化タンタル（ＴａＮ）、および／または窒化チタン（ＴｉＮ）を含み得る。特定の実装では、図５Ａ〜図５Ｄを参照しながらさらに説明されるように、単一のゲート構造が第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８上に形成され得、単一のゲート構造に対して切断が実施され、第１のゲート構造１０２および第２のゲート構造１０４が形成され得る。代替実装では、図６Ａ〜図６Ｄを参照しながらさらに説明されるように、第１のゲート構造１０２および第２のゲート構造１０４が個々に形成され得る。
【００１９】
第１のゲート構造１０２と第２のゲート構造１０４とは、誘電体領域１１０によって分離される。誘電体領域１１０は、高ｋ誘電体などの誘電体材料を含み得る。特定の実装では、誘電体領域１１０は、第１の層間誘電体（ＩＬＤ）１１４と同一の誘電体材料を含む。
【００２０】
金属接点１１２は、第１のゲート構造１０２と第２のゲート構造１０４とを電気的に結合する。金属接点１１２は、例示的、非限定的な例として、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、および／またはタンタル（Ｔａ）などの金属を含み得る。金属接点１１２は接触層１４０内に含まれ得る。図２および図３を参照しながらさらに説明されるように、接触層１４０は、活性エリア層（たとえば、ゲート構造１０２および１０４、フィン１３０および１３２、ソース領域、およびドレイン領域を含む層）と、上位金属層（たとえば、ｍｅｔａｌ−０層、ｍｅｔａｌ−１層、ｍｅｔａｌ−２層など）との間にあり得る。金属接点１１２は上位金属層内には含まれない。さらに、接触層１４０は、金属接点１１２の周りの第１のＩＬＤ１１４と、接触層１４０内の任意の他の金属構造（たとえば、接点）とを含み得る。
【００２１】
図１に示されるように、金属接点１１２の第１の表面１３４（たとえば、底面）は、誘電体領域１１０、第１のゲート構造１０２の一部、および第２のゲート構造１０４の一部と接触する（たとえば、当接する）。たとえば、第１の表面１３４は、誘電体領域１１０、第１のゲート構造１０２の一部、および第２のゲート構造１０４の一部に隣接し、それらと接触し得る。第１の表面１３４と反対側の金属接点１１２の第２の表面１３６（たとえば、頂面）は、図２を参照しながら説明されるように、バイアに隣接し、または図３を参照しながらさらに説明されるように、第２の層間誘電体層に隣接し得る。
【００２２】
第１のゲート構造１０２、第２のゲート構造１０４、金属接点１１２、第１のＦｉｎＦＥＴデバイス１０６、および第２のＦｉｎＦＥＴデバイス１０８は、静的ランダムアクセスメモリ（ＳＲＡＭ）デバイス内に含まれ得る。たとえば、第１のＦｉｎＦＥＴデバイス１０６は、ＳＲＡＭデバイスの第１のＳＲＡＭセル内に含まれ得、第２のＦｉｎＦＥＴデバイス１０８は、ＳＲＡＭデバイスの第１のＳＲＡＭセルまたは第２のＳＲＡＭセル内に含まれ得る。特定の実装では、ＳＲＡＭセルは６トランジスタＳＲＡＭ（６Ｔ  ＳＲＡＭ）セルを含み得る。たとえば、６Ｔ  ＳＲＡＭセルは、２つのパスゲートトランジスタ、２つのプルアップトランジスタ、および２つのプルダウントランジスタを含み得る。第１のＦｉｎＦＥＴデバイス１０６は第１のＳＲＡＭセルのトランジスタのうちの１つであり得、第２のＦｉｎＦＥＴデバイス１０８は、第１のＳＲＡＭセルのトランジスタのうちの１つ、または第２のＳＲＡＭセルのトランジスタであり得る。別の実装では、ＳＲＡＭセルは７つ以上または５つ以下のトランジスタを含み得、ＦｉｎＦＥＴデバイス１０６および１０８はＳＲＡＭセル内に含まれ得る。
【００２３】
特定の実装では、図２を参照しながらさらに説明されるように、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８はパスゲートトランジスタを含む。この実装では、第１のＦｉｎＦＥＴデバイス１０６は第１のＳＲＡＭセル内に含まれ、第２のＦｉｎＦＥＴデバイス１０８は、第１のＳＲＡＭセルに隣接する第２のＳＲＡＭセル（たとえば、隣接セル）内に含まれる。代替実装では、第１のＦｉｎＦＥＴデバイス１０６はプルアップトランジスタを含み、第２のＦｉｎＦＥＴデバイス１０８はプルダウントランジスタを含む。この実装では、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８は同一のＳＲＡＭセル内に含まれる。
【００２４】
第１のゲート構造１０２と第２のゲート構造１０４とは誘電体領域１１０によって分離され、金属接点１１２によって電気的に結合されるので、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８は、単一のゲート構造に電気的に結合される２つのＦｉｎＦＥＴの駆動強度とは異なる駆動強度（たとえば、導電性強度）を有し得る。たとえば、誘電体領域１１０によってゲート構造１０２および１０４を分離し、金属接点１１２によってゲート構造１０２および１０４を電気的に結合することによって、ＦｉｎＦＥＴデバイス１０６および１０８のチャネルにゲート応力が加えられ得る。
【００２５】
ゲート応力は、ＦｉｎＦＥＴのチャネル内の引張ひずみを誘発し得、引張ひずみはＦｉｎＦＥＴの駆動強度に影響を及ぼす。たとえば、ｎチャネル金属酸化物半導体（ＮＭＯＳ）ＦｉｎＦＥＴのチャネル内の引張ひずみを誘発することによって、チャネル内のキャリア移動度が増大し、ＮＭＯＳ  ＦｉｎＦＥＴの駆動強度が増大する。別の例として、ｐチャネル金属酸化物半導体（ＰＭＯＳ）ＦｉｎＦＥＴのチャネル内の引張ひずみを誘発することによって、チャネル内のキャリア移動度が低下し、ＰＭＯＳ  ＦｉｎＦＥＴの駆動強度が低下する。
【００２６】
他のＳＲＡＭセル（たとえば、単一のゲート構造に結合された２つのＦｉｎＦＥＴを含むＳＲＡＭセル）では、ＦｉｎＦＥＴの駆動強度は、ＦｉｎＦＥＴのフィン数に基づく。本開示では、ＦｉｎＦＥＴデバイス１０６および１０８の駆動強度は、ＦｉｎＦＥＴのフィン数に基づき、ＦｉｎＦＥＴデバイス１０６および１０８のトランジスタタイプ（たとえば、ＮＭＯＳまたはＰＭＯＳ）と、ＦｉｎＦＥＴデバイス１０６および１０８と誘電体領域１１０との間の距離とに基づく。例示のために、第１のＦｉｎＦＥＴデバイス１０６の駆動強度は、第１のＦｉｎＦＥＴデバイス１０６のフィン数に加えて、第１のＦｉｎＦＥＴデバイス１０６のトランジスタタイプと、第１のＦｉｎＦＥＴデバイス１０６と誘電体領域１１０との間の距離ｄ１とに基づき得る。たとえば、短い距離ｄ１は、ＮＭＯＳトランジスタの駆動強度を増大させ得、ＰＭＯＳトランジスタの駆動強度を低減し得る。別の例として、長い距離ｄ１は、ＮＭＯＳトランジスタの駆動強度を低減し得、ＰＭＯＳトランジスタの駆動強度を増大させ得る。同様に、第２のＦｉｎＦＥＴデバイス１０８の駆動強度は、第２のＦｉｎＦＥＴデバイス１０８のフィン数に加えて、第２のＦｉｎＦＥＴデバイス１０８のトランジスタタイプと、第２のＦｉｎＦＥＴデバイス１０８と誘電体領域１１０との間の距離ｄ２とに基づき得る。
【００２７】
集積回路１００の設計プロセス間に、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８を含む１つまたは複数のＳＲＡＭセルが、１つまたは複数のＳＲＡＭセルの目標安定性値および／または目標書込み可能性値に関連する駆動強度比を達成するように「同調」され得る。たとえば、第１のＦｉｎＦＥＴデバイス１０６、第２のＦｉｎＦＥＴデバイス１０８、第１のゲート構造１０２、第２のゲート構造１０４、誘電体領域１１０、および金属接点１１２の１つまたは複数の設計特性が、ＦｉｎＦＥＴデバイス１０６および１０８に特定の駆動強度を有するようにさせるように、設計プロセスの間に選択され得る。特定の実装では、特定の駆動強度は、特定のベータ（β）比（パスゲートトランジスタの駆動強度に対するプルダウントランジスタの駆動強度の比）を達成するように選択される。たとえば、ベータ比が増加するにつれて、ＳＲＡＭセルの安定性値が増加し、ベータ比が減少するにつれて、ＳＲＡＭセルの書込み可能性値が増加する。他の実装では、駆動強度は、特定のアルファ（α）比（パスゲートトランジスタの駆動強度に対するプルアップトランジスタの駆動強度の比）および／または目標安定性値および／または目標書込み可能性値に関連する特定のガンマ（γ）比（プルアップトランジスタの駆動強度に対するパスゲートトランジスタの駆動強度の比）を達成するように選択され得る。
【００２８】
目標安定性値および／または目標書込み可能性値を達成するために、１つまたは複数のＳＲＡＭセルのＦｉｎＦＥＴ（たとえば、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８）は、特定の駆動強度を有するように設計され得る。たとえば、設計プロセスの間に、第１のＦｉｎＦＥＴデバイス１０６のフィン数と、第２のＦｉｎＦＥＴデバイス１０８のフィン数とは、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８が特定の駆動強度を有するように選択され得る。ＦｉｎＦＥＴのフィン数を選択することは、「粗同調」と呼ばれることがある。しかしながら、フィン数は整数であり、したがって駆動強度比は整数比（たとえば、非限定的な例として、１：２、１：３、および２：３）に基づくので、フィン数を選択することは、分数（すなわち非整数）駆動強度比などのいくつかの目標駆動強度比を達成するには不十分であり得る。さらに、複数のフィンを含むＦｉｎＦＥＴは、１つまたは少数のフィンを含むＦｉｎＦＥＴよりも多くの面積を占有し得る。したがって、集積回路１００のサイズを削減するために、ＦｉｎＦＥＴのフィン数が（たとえば、１つまたは少数に）限定され得る。
【００２９】
１つまたは複数のＳＲＡＭセルをさらに同調するために、第１のゲート構造１０２、第２のゲート構造１０４、誘電体領域１１０、および／または金属接点１１２の特性が、設計プロセスの間に選択され得る。前述のように、第１のゲート構造１０２と第２のゲート構造１０４とを誘電体領域１１０によって分離し、金属接点１１２を使用して第１のゲート構造１０２と第２のゲート構造１０４とを結合することは、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８の駆動強度に影響を及ぼし得る。ＦｉｎＦＥＴデバイス１０６および１０８の駆動強度の追加の同調が、誘電体領域１１０の幅（またはゲート構造１０２および１０４の幅）と、ゲート構造１０２および１０４に対する誘電体領域１１０の位置とを選択することによって（設計プロセスの間に）実施され得る。たとえば、誘電体領域１１０の幅（またはゲート構造１０２および１０４の幅）が設計プロセスの間に選択され、距離ｄ１およびｄ２が第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８の目標駆動強度に関連する値に設定され得る。したがって、第１のＦｉｎＦＥＴデバイス１０６の目標駆動強度、第２のＦｉｎＦＥＴデバイス１０８の目標駆動強度、またはそれらの組合せは、誘電体領域１１０の幅に基づく。さらに、誘電体領域１１０の位置が設計プロセスの間に選択され、距離ｄ１およびｄ２が第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８の目標駆動強度に関連する値に設定され得る。したがって、第１のＦｉｎＦＥＴデバイス１０６の目標駆動強度、第２のＦｉｎＦＥＴデバイス１０８の目標駆動強度、またはそれらの組合せは、誘電体領域１１０の位置に基づく。例示のために、０．０３５マイクロメートル（μｍ）の距離ｄ１を有するＮＭＯＳ  ＦｉｎＦＥＴデバイスの駆動強度は、０．３２６μｍの距離ｄ１を有するＮＭＯＳ  ＦｉｎＦＥＴの駆動強度よりも高い、約２０％から５５％であり得る。別の例として、０．０３５μｍの距離ｄ１を有するＰＭＯＳ  ＦｉｎＦＥＴの駆動強度は、０．３２６μｍの距離ｄ１を有するＰＭＯＳ  ＦｉｎＦＥＴの駆動強度より低い、約２０％から５５％であり得る。金属接点１１２の幅が、誘電体領域１１０の幅よりも広くなるように選択され得、その結果、金属接点１１２の第１の表面１３４が、誘電体領域１１０、第１のゲート構造１０２の一部、および第２のゲート構造１０４の一部に当接する。
【００３０】
したがって、設計プロセスの間に（誘電体領域１１０の位置および幅を選択することによって）距離ｄ１およびｄ２を設定し、フィン数を選択することは、ＦｉｎＦＥＴデバイス１０６および１０８のフィン数を選択することだけでは達成可能ではないＦｉｎＦＥＴデバイス１０６および１０８の目標駆動強度を達成し得る。たとえば、距離ｄ１およびｄ２を設定し、ＦｉｎＦＥＴデバイス１０６および１０８のフィン数を選択することによって、第２のＦｉｎＦＥＴデバイス１０８の駆動強度に対する第１のＦｉｎＦＥＴデバイス１０６の駆動強度の比は分数比（たとえば、２．４：１、１：１．２、１．３：２．５など）となり得る。これらの比は、整数比（たとえば、１：２、２：３など）となるはずである、フィン数を選択することだけでは達成可能ではない。設計プロセスの間の「粗同調」（たとえば、フィン数を選択すること）および「微同調」（たとえば、誘電体領域１１０の位置および幅を選択すること）の使用によって、ＦｉｎＦＥＴデバイス１０６および１０８の駆動強度は、目標安定性値および／または目標書込み可能性値に関連する目標駆動強度比を達成し得る。
【００３１】
動作の間、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８は、１つのＳＲＡＭセルの各部分として、または複数のＳＲＡＭセルとして動作し得る。たとえば、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８は、２つの隣接ＳＲＡＭセルのパスゲートトランジスタを含み、またはそれに対応し得、入力電圧が、ワード線を介して第１のゲート構造１０２および第２のゲート構造１０４に印加され得、２つの隣接ＳＲＡＭセルの記憶ノードへのアクセスが可能となる。別の例として、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８は、それぞれ単一のＳＲＡＭセルのプルアップトランジスタおよびプルダウントランジスタを含み、またはそれに対応し得、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８は、１対のクロスカップル型インバータの部分として動作し得、ＳＲＡＭセルの記憶ノードに値を記憶することが可能となる。
【００３２】
第１のゲート構造１０２が誘電体領域１１０によって第２のゲート構造１０４から分離され、金属接点１１２によって第２のゲート構造１０４に結合されるので、ＦｉｎＦＥＴデバイス１０６および１０８の駆動強度は、単一のゲート構造（たとえば、他のＳＲＡＭセルのＦｉｎＦＥＴ）に結合されるＦｉｎＦＥＴでは達成不可能な値に設定され得る。たとえば、ＦｉｎＦＥＴデバイス１０６および１０８のフィン数を選択することによって、粗同調が設計プロセスの間に実施され得、誘電体領域１１０の位置および幅を選択することによって、微同調が設計プロセスの間にの間に実施され得る。ＦｉｎＦＥＴデバイス１０６および１０８の駆動強度がＦｉｎＦＥＴデバイス１０６および１０８のフィン数および誘電体領域１１０の位置および幅に基づくので、ＦｉｎＦＥＴデバイス１０６および１０８の駆動強度は、１つまたは複数のＳＲＡＭセルの目標安定性値および／または目標書込み可能性値に関連する目標駆動強度比（たとえば、分数比）が達成され得るように設定され得る。
【００３３】
図２を参照すると、追加の金属層を含む図１の集積回路１００の第１の態様が示されており、２００と指定される。集積回路２００は、図１の第１のゲート構造１０２、第２のゲート構造１０４、第１のＦｉｎＦＥＴデバイス１０６、第２のＦｉｎＦＥＴデバイス１０８、誘電体領域１１０、金属接点１１２、第１のＩＬＤ１１４、基板１２０、ＳＴＩ層１２２、フィン１３０および１３２、ならびにゲート酸化物層１２４および１２６を含む。集積回路２００は複数の層を含む。たとえば、集積回路２００は、活性エリア層（たとえば、ＦｉｎＦＥＴデバイス１０６および１０８とゲート構造１０２および１０４とを含む層）と、金属接点１１２を含む接触層１４０と、１つまたは複数の金属構造を含み得、便宜上図示されていないバイア層（たとえば、ｖｉａ−０（Ｖ０）層、ｖｉａ−１（Ｖ１）層、およびｖｉａ−２（Ｖ２）層）を含み得る、ｍｅｔａｌ−０（Ｍ０）層２２０、ｍｅｔａｌ−１（Ｍ１）層２２２、ｍｅｔａｌ−２（Ｍ２）層２２４などの上位金属層とを含む。
【００３４】
図２に示される実装では、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８は、ＮＭＯＳパスゲートトランジスタを含み、またはそれに対応する。他の実装では、パスゲートトランジスタはＰＭＯＳトランジスタであり得る。第１のＦｉｎＦＥＴデバイス１０６は第１のメモリセル（たとえば、第１のＳＲＡＭセル）内に含まれ得、第２のＦｉｎＦＥＴデバイス１０８は、第１のメモリセルに隣接する第２のメモリセル（たとえば、第２のＳＲＡＭセル）内に含まれ得る。たとえば、第２のＦｉｎＦＥＴデバイス１０８は、第１のＦｉｎＦＥＴデバイス１０６を含むＳＲＡＭセルの隣接するＳＲＡＭセル内に含まれ得る。
【００３５】
第１のメモリセルおよび第２のメモリセルは同一のワード線に結合され得る。たとえば、金属接点１１２がワード線２０８に結合され得る。ワード線２０８は１つまたは複数の導電性材料を含み得る。たとえば、ワード線２０８は、例示的、非限定的な例として、銅（Ｃｕ）、アルミニウム（Ａｌ）、および／またはタンタル（Ｔａ）を含み得る。図２に示される特定の実装では、ワード線２０８は、バイア２０２によって金属接点１１２に結合される。代替実装では、金属接点１１２は、バイア２０２によってＭ０層２２０内の金属構造に結合され、金属構造は、追加のバイアによってワード線２０８に結合される。バイア２０２は、集積回路２００のＭ０層２２０内に含まれ得る。Ｍ０層２２０はまた、第２のＩＬＤ２０６をも含み得る。金属接点１１２の（第１の表面１３４と反対側の）第２の表面１３６は、バイア２０２に当接し（たとえば、接触し）、またはバイア２０２に隣接する。ワード線２０８はまた、接触層１４０内の１つまたは複数の他の回路要素と、集積回路２００の入力を受けるように構成された金属接点やプラグなどの、上位金属層内の１つまたは複数の回路要素とに結合され得る。
【００３６】
集積回路２００はまた、１つまたは複数のビット線を含み得る。たとえば、集積回路２００はビット線２１２および２１４を含み得る。ビット線２１２および２１４は１つまたは複数の導電性材料を含み得る。たとえば、ビット線２１２および２１４は、例示的、非限定的な例として、銅（Ｃｕ）、アルミニウム（Ａｌ）、および／またはタンタル（Ｔａ）を含み得る。特定の実装では、ビット線２１２および２１４は、１対の相補ビット線（たとえば、ビット線ＢＬおよび逆ビット線ＢＬＢ）を形成し得る。金属接点１１２は接触層１４０内に含まれ得、ワード線２０８はＭ１層２２２内に含まれ得、ビット線２１２および２１４はＭ２層２２４内に含まれ得る。金属接点１１２は、上位金属層（たとえば、Ｍ０層２２０、Ｍ１層２２２、およびＭ２層２２４）とは別個の層（たとえば、接触層１４０）内に含まれる。Ｍ１層２２２はまた、第３のＩＬＤ２１０を含み得、Ｍ２層２２４はまた、第４のＩＬＤ２１６をも含み得る。
【００３７】
図１を参照しながら説明されたように、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８の駆動強度は、誘電体領域１１０の位置および幅に基づく。ＦｉｎＦＥＴデバイス１０６および１０８は、図２に示される実装ではＮＭＯＳトランジスタであるので、ＦｉｎＦＥＴデバイス１０６および１０８と誘電体領域１１０との間の距離が短いことは、ＦｉｎＦＥＴデバイス１０６および１０８の駆動強度が高いことに対応する。特定の実装では、誘電体領域１１０の中心は、第１のＦｉｎＦＥＴデバイス１０６と第２のＦｉｎＦＥＴデバイス１０８との間の中ほどに配置される。この実装では、（第１のＦｉｎＦＥＴデバイス１０６と誘電体領域１１０との間の）距離ｄ１と、（第２のＦｉｎＦＥＴデバイス１０８と誘電体領域１１０との間の）距離ｄ２はほぼ等しい（たとえば、誘電体領域１１０は、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８からほぼ同じ距離にある）。したがって、第１のＦｉｎＦＥＴデバイス１０６の駆動強度と、第２のＦｉｎＦＥＴデバイス１０８の駆動強度はほぼ等しい。さらに、誘電体領域１１０の幅は、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８の目標駆動強度を達成するように、集積回路２００の設計プロセスの間に選択され得る。たとえば、ＦｉｎＦＥＴデバイス１０６および１０８の目標駆動強度は、ｄ１およびｄ２の特定の値に関連付けられ得、誘電体領域１１０の幅は、ｄ１およびｄ２が特定の値を有するように、設計プロセスの間に選択され得る。このようにして、パスゲートＦｉｎＦＥＴ（たとえば、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８）の駆動強度は、目標書込み可能性値および／または目標安定性値に関連する駆動強度比を達成するように設定され得る。
【００３８】
図３を参照すると、追加の金属層を含む図１の集積回路１００の第２の態様が示されており、３００と指定される。集積回路３００は、図１の第１のゲート構造１０２、第２のゲート構造１０４、第１のＦｉｎＦＥＴデバイス１０６、第２のＦｉｎＦＥＴデバイス１０８、誘電体領域１１０、金属接点１１２、第１のＩＬＤ１１４、基板１２０、ＳＴＩ層１２２、フィン１３０および１３２、ならびにゲート酸化物層１２４および１２６を含む。集積回路３００は複数の層を含む。たとえば、集積回路３００は、活性エリア層（たとえば、ＦｉｎＦＥＴデバイス１０６および１０８とゲート構造１０２および１０４とを含む層）と、金属接点１１２を含む接触層１４０と、１つまたは複数の金属構造を含み得、便宜上図示されていないバイア層（たとえば、ｖｉａ−０（Ｖ０）層、ｖｉａ−１（Ｖ１）層、およびｖｉａ−２（Ｖ２）層）を含み得る、ｍｅｔａｌ−０（Ｍ０）層３２０、ｍｅｔａｌ−１（Ｍ１）層３２２、ｍｅｔａｌ−２（Ｍ２）層３２４などの上位金属層とを含む。
【００３９】
図３に示される実装では、第１のＦｉｎＦＥＴデバイス１０６はプルアップトランジスタを含み、またはそれに対応し、第２のＦｉｎＦＥＴデバイス１０８はプルダウントランジスタを含み、またはそれに対応する。第１のＦｉｎＦＥＴデバイス１０６はＮＭＯＳトランジスタを含み得、第２のＦｉｎＦＥＴデバイス１０８はＰＭＯＳトランジスタを含み得る。この実装では、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８は、同一のメモリセル（たとえば、同一のＳＲＡＭセル）内に含まれ得る。たとえば、ＦｉｎＦＥＴデバイス１０６および１０８は、６Ｔ  ＳＲＡＭセルの２つのトランジスタであり得る。他の実装では、ＦｉｎＦＥＴデバイス１０６および１０８は他のトランジスタを含み、もしくはそれに対応し得、かつ／または他のメモリセル内に含まれ得る。
【００４０】
図３に示される実装では、金属接点１１２は、第１のゲート構造１０２を第２のゲート構造１０４に結合する。金属接点１１２は、上位金属層内の金属構造に結合されない。たとえば、金属接点１１２は、図２に示されるようにワード線に結合されない。金属接点１１２の（第１の表面１３４と反対側の）第２の表面１３６は、第２のＩＬＤ３０６に隣接し得る。たとえば、第２の表面１３６は第２のＩＬＤ３０６に接触し（たとえば、当接し）得る。第２のＩＬＤ３０６は、集積回路３００のＭ０層３２０内に含まれ得る。Ｍ０層３２０はまた、第２のＩＬＤ３０６をも含み得る。
【００４１】
集積回路３００はまた、１つまたは複数のビット線をも含み得る。たとえば、集積回路３００はビット線３１２および３１４を含み得る。ビット線３１２および３１４は１つまたは複数の導電性材料を含み得る。たとえば、ビット線３１２および３１４は、例示的、非限定的な例として、銅（Ｃｕ）、アルミニウム（Ａｌ）、および／またはタンタル（Ｔａ）を含み得る。特定の実装では、ビット線３１２および３１４は、１対の相補ビット線（たとえば、ビット線ＢＬおよび逆ビット線ＢＬＢ）を形成し得る。金属接点１１２は、接触層１４０内に含まれ得、ワード線（図示せず）はＭ１層３２２内に含まれ得、ビット線３１２および３１４はＭ２層３２４内に含まれ得る。金属接点１１２は、上位金属層（たとえば、Ｍ０層３２０、Ｍ１層３２２、およびＭ２層３２４）とは別個の層（たとえば、接触層１４０）内に含まれる。Ｍ１層３２２はまた、第３のＩＬＤ３１０をも含み得、Ｍ２層３２４はまた、第４のＩＬＤ３１６をも含み得る。
【００４２】
図１を参照しながら説明されたように、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８の駆動強度は、誘電体領域１１０の位置および幅に基づく。図３に示される実装では、第１のＦｉｎＦＥＴデバイス１０６はＮＭＯＳトランジスタを含み、第２のＦｉｎＦＥＴデバイス１０８はＰＭＯＳトランジスタを含むので、誘電体領域１１０の位置および幅は、第１のＦｉｎＦＥＴデバイス１０６の駆動強度と、第２のＦｉｎＦＥＴデバイス１０８の駆動強度とに対して逆の効果を有する。特定の実装では、誘電体領域１１０は、第２のＦｉｎＦＥＴデバイス１０８よりも第１のＦｉｎＦＥＴデバイス１０６の近くに配置される。この実装では、（第１のＦｉｎＦＥＴデバイス１０６と誘電体領域１１０との間の）距離ｄ１は、（第２のＦｉｎＦＥＴデバイス１０８と誘電体領域１１０との間の）距離ｄ２未満である。第１のＦｉｎＦＥＴデバイス１０６はＮＭＯＳトランジスタを含み、第２のＦｉｎＦＥＴデバイス１０８はＰＭＯＳトランジスタを含むので、第１のＦｉｎＦＥＴデバイス１０６の駆動強度と、第２のＦｉｎＦＥＴデバイス１０８の駆動強度とは、誘電体領域１１０がＦｉｎＦＥＴデバイス１０６と１０８との中ほどに配置される場合と比較して増大する。別の実装では、誘電体領域１１０は、第１のＦｉｎＦＥＴデバイス１０６よりも第２のＦｉｎＦＥＴデバイス１０８の近くに配置される。この実装では、（第１のＦｉｎＦＥＴデバイス１０６と誘電体領域１１０との間の）距離ｄ１は、（第２のＦｉｎＦＥＴデバイス１０８と誘電体領域１１０との間の）距離ｄ２よりも長い。第１のＦｉｎＦＥＴデバイス１０６はＮＭＯＳトランジスタを含み、第２のＦｉｎＦＥＴデバイス１０８はＰＭＯＳトランジスタを含むので、第１のＦｉｎＦＥＴデバイス１０６の駆動強度と、第２のＦｉｎＦＥＴデバイス１０８の駆動強度とは、前の実装と比較して低下し得る。したがって、誘電体領域１１０の位置および幅は、ｄ１およびｄ２が特定の値を有するように選択され得る。このようにして、プルアップＦｉｎＦＥＴ（たとえば、第１のＦｉｎＦＥＴデバイス１０６）およびプルダウンＦｉｎＦＥＴ（たとえば、第２のＦｉｎＦＥＴデバイス１０８）の駆動強度は、目標書込み可能性値および／または目標安定性値に関連する駆動強度比を達成するように設定され得る。
【００４３】
図４を参照すると、誘電体領域によって分離され、金属接点によって電気的に結合されるゲート構造を含む複数のメモリセルを含む集積回路のトップダウン図が示されており、４００と指定される。特定の実装では、集積回路４００は、図１の集積回路１００、図２の集積回路２００、図３の集積回路３００、またはそれらの組合せを含み、またはそれに対応し得る。
【００４４】
集積回路４００は複数のＳＲＡＭセルを含む。特定の実装では、複数のＳＲＡＭセルが、ＳＲＡＭデバイスのメモリアレイ内に含まれ得る。特定の実装では、複数のＳＲＡＭセルは６Ｔ−ＳＲＡＭセルを含み得る。他の実装では、ＳＲＡＭセルは他のタイプのＳＲＡＭセルを含み得る。第１のメモリセル４２０は、２つのパスゲートトランジスタＰＧ１およびＰＧ２と、２つのプルアップトランジスタＰＵ１およびＰＵ２と、２つのプルダウントランジスタＰＤ１およびＰＤ２とを含む。第２のメモリセル４２２は、２つのパスゲートトランジスタＰＧ３およびＰＧ４と、２つのプルアップトランジスタＰＵ３およびＰＵ４と、２つのプルダウントランジスタＰＤ３およびＰＤ４とを含む。メモリセル４２０および４２２のトランジスタの各々はＦｉｎＦＥＴデバイスである。メモリセル４２０および４２２はまた、ゲート構造および金属接点をも含む。ゲート構造は、トランジスタの１つまたは複数のフィンに結合され得、金属接点は、上位金属層内の１つまたは複数のトランジスタ、１つまたは複数のゲート構造、または１つまたは複数の金属線に結合され得る。たとえば、接点のうちのいくつかは、電力線（ＶＤＤ）、グランド線（ＶＳＳ）、ワード線（ＷＬ）、またはビット線（ＢＬ）にゲート構造またはトランジスタを結合し得る。
【００４５】
相異なるメモリセルのゲート構造が、誘電体領域によって分離され得、金属接点によって互いに結合され得る。たとえば、パスゲートトランジスタＰＧ１に結合された第１のゲート構造４０２と、パスゲートトランジスタＰＧ３に結合された第２のゲート構造４０４とが、誘電体領域によって分離され得る。第１の金属接点４０６は、第１のゲート構造４０２および第２のゲート構造４０４に結合され得る。第１の金属接点４０６は、誘電体領域、第１のゲート構造４０２、および第２のゲート構造４０４と接触する表面を有し得る。第１の金属接点４０６はまた、上位金属層内のワード線（ＷＬ）に結合され得る。特定の実装では、パスゲートトランジスタＰＧ１およびＰＧ３、ゲート構造４０２および４０４、ならびに第１の金属接点４０６の構成は、図２のゲート構造１０２および１０４、ＦｉｎＦＥＴデバイス１０６および１０８、ならびに金属接点１１２に対応し得る。同様に、パスゲートトランジスタＰＧ２（またはパスゲートトランジスタＰＧ４）に結合されたゲート構造が、隣接するＳＲＡＭセルのパスゲートトランジスタに結合されたゲート構造から誘電体領域によって分離され得、金属接点がワード線にゲート構造を結合し得る。特定の実装では、（第１のゲート構造４０２と第２のゲート構造４０４との間の）誘電体領域の位置は、パスゲートトランジスタＰＧ１と、パスゲートトランジスタＰＧ３とからほぼ等距離にある。図２を参照しながら説明されたように、誘電体領域の幅は、トランジスタＰＧ１およびＰＧ３がメモリセル４２０および４２２についての目標安定性値または目標書込み可能性値を達成する駆動強度を有するように、設計プロセスの間に選択され得る。
【００４６】
同一のメモリセルのゲート構造も、誘電体領域によって分離され得、金属接点によって互いに結合され得る。たとえば、プルアップトランジスタＰＵ１に結合された第３のゲート構造４１０と、プルダウントランジスタＰＤ１に結合された第４のゲート構造４１２とが、誘電体領域によって分離され得る。第２の金属接点４１４が、第３のゲート構造４１０および第４のゲート構造４１２に結合され得る。第２の金属接点は、第３のゲート構造４１０および第４のゲート構造４１２と接触する表面を有し得る。第２の金属接点４１４は、上位金属層内のワード線（ＷＬ）に結合されない。特定の実装では、トランジスタＰＵ１およびＰＤ１、ゲート構造４１０および４１２、ならびに第２の金属接点４１４の構成は、図３のゲート構造１０２および１０４、ＦｉｎＦＥＴデバイス１０６および１０８、ならびに金属接点１１２に対応し得る。同様に、プルアップトランジスタＰＵ２（またはプルアップトランジスタＰＵ３およびＰＵ４の一方）に結合されたゲート構造は、誘電体領域によってプルダウントランジスタＰＤ２（またはプルダウントランジスタＰＤ３およびＰＤ４の一方）に結合されたゲート構造から分離され得、金属接点は、ゲート構造に電気的に結合され得るが、ワード線には結合されないことがある。
【００４７】
特定の実装では、プルアップトランジスタＰＵ１から第２の金属接点４１４までの距離がプルダウントランジスタＰＤ１から第２の金属接点４１４までの距離未満となるように、第２の金属接点４１４が配置される。たとえば、設計プロセスの間に、第２の金属接点４１４が、プルダウントランジスタＰＤ１よりもプルアップトランジスタＰＵ１の近くに配置され、トランジスタＰＵ１およびＰＤ１の駆動強度が増大し得る。別の特定の実装では、プルアップトランジスタＰＵ１から第２の金属接点４１４までの距離がプルダウントランジスタＰＤ１から第２の金属接点４１４までの距離よりも長くなるように、第２の金属接点４１４が配置される。たとえば、設計プロセスの間に、第２の金属接点４１４が、プルアップトランジスタＰＵ１よりもプルダウントランジスタＰＤ１の近くに配置され得る。図３を参照しながら説明されたように、第２の金属接点４１４の幅および位置は、トランジスタＰＧ１およびＰＧ３が第１のメモリセル４２０についての目標安定性値または目標書込み可能性値を達成する駆動強度を有するように、設計プロセスの間に選択され得る。
【００４８】
集積回路４００のトランジスタ（たとえば、ＦｉｎＦＥＴデバイス）のうちの少なくともいくつかの駆動強度は誘電体領域の位置および幅に基づくので、誘電体領域の位置および幅は、メモリセル４２０および４２２が目標安定性値および／または目標書込み可能性値に関連する特定の駆動強度比（たとえば、分数比）を達成することを可能にするように、集積回路４００の設計プロセスの間に選択され得る。
【００４９】
図５Ａ〜図５Ｄは、集積回路を製造するために使用され得る第１の製造プロセスのステージの例を示す。第１の製造プロセスのステージは、集積回路の形成の断面図として示される。集積回路は、誘電体領域によって分離され、金属接点によって電気的に結合されるゲート構造を含み得る。特定の実装では、第１の製造プロセスは、図１の集積回路１００を製造するために使用され得る。
【００５０】
図５Ａを参照すると、第１の製造プロセスの第１のステージが示されており、５００と指定される。図５Ａは、第１のＦｉｎＦＥＴデバイス５０６、第２のＦｉｎＦＥＴデバイス５０８、およびゲート構造５２０を示す。第１のＦｉｎＦＥＴデバイス５０６および第２のＦｉｎＦＥＴデバイス５０８は、フィン、ソース領域、ドレイン領域、および任意選択のゲート酸化物層を含み得る。特定の実装では、第１のＦｉｎＦＥＴデバイス５０６および第２のＦｉｎＦＥＴデバイス５０８は、図１の第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８を含み、またはそれに対応し得る。単一のゲート構造５２０が、第１のＦｉｎＦＥＴデバイス５０６および第２のＦｉｎＦＥＴデバイス５０８上（たとえば、それらの周り）に形成され得る。単一のゲート構造５２０は、ＦｉｎＦＥＴデバイス５０６および５０８の周りの領域内に導電性ゲート材料を堆積させることによって形成され得る。導電性ゲート材料は、例示的、非限定的な例として、ポリシリコン、窒化タンタル（ＴａＮ）、および／または窒化チタン（ＴｉＮ）を含み得る。
【００５１】
図５Ｂを参照すると、第１の製造プロセスの第２のステージが示されており、５５０と指定される。図５Ｂでは、単一のゲート構造５２０に対して切断が実施され、単一のゲート構造５２０が第１のゲート構造５０２と第２のゲート構造５０４とに分離されている。切断は、フォトリソグラフィプロセスや化学エッチングプロセスなどの、マスクおよびエッチングプロセスを使用して実施され得る。切断を実施すると、第１のゲート構造５０２と第２のゲート構造５０４との間にトレンチ５２２が形成される。たとえば、切断を実施すると、トレンチ５２２のエリア内の単一のゲート構造５２０の一部が除去され得る。切断を実施した後、第１のゲート構造５０２と第２のゲート構造５０４とが、トレンチ５２２によって分離される。トレンチ５２２の幅およびトレンチ５２２の位置は、切断を実施し、トレンチ５２２を形成するために使用されるマスクのフィーチャの幅および位置に対応し得る。トレンチ５２２の幅および位置（またはマスクのフィーチャの幅および位置）は、（第１のＦｉｎＦＥＴデバイス５０６とトレンチ５２２との間の）距離ｄ１および（第２のＦｉｎＦＥＴデバイス５０８とトレンチ５２２との間の）第２の距離ｄ２を特定の値に設定するように、集積回路の設計プロセスの間に選択され得る。距離ｄ１およびｄ２の特定の値は、図１〜図３を参照しながら説明されたように、ＦｉｎＦＥＴデバイス５０６および５０８の目標駆動強度に関連付けられ得る。
【００５２】
図５Ｃを参照すると、第１の製造プロセスの第３のステージが示されており、全般的に５６０と指定される。図５Ｃでは、切断を実施した後、第１の層間誘電体（ＩＬＤ）５１４が堆積する。第１のＩＬＤ５１４は、高ｋ誘電体などの誘電体材料を含み得る。第１のＩＬＤ５１４は、第１のゲート構造５０２と第２のゲート構造５０４との間の領域内に堆積し得る。第１のＩＬＤ５１４はまた、第１のゲート構造５０２および第２のゲート構造５０４上に堆積し得る。第１のＩＬＤ５１４は、第１のゲート構造５０２と第２のゲート構造５０４との間の誘電体領域５１０を形成し得る。誘電体領域５１０は第１のＩＬＤ５１４の一部であり得、金属接点の形成前に形成され得る。誘電体領域５１０は、図５Ｂのトレンチ５２２と同一の位置および幅を有し得る。図１〜図３を参照しながら説明されるように、距離ｄ１およびｄ２は、ＦｉｎＦＥＴデバイス５０６および５０８の目標駆動強度に基づき得る。第１のＩＬＤ５１４を堆積した後、化学機械平坦化（ＣＭＰ）プロセスが実施され、第１のＩＬＤ５１４の表面が平滑化され得る。
【００５３】
図５Ｄを参照すると、第１の製造プロセスの第４のステージが示されており、全般的に５７０と指定される。図５Ｄでは、金属接点５１２が誘電体領域５１０上に形成される。金属接点５１２は、第１のＩＬＤ５１４内の領域をパターニングし、領域内に金属を堆積させることによって形成され得る。金属は、電気めっきプロセスまたは他の金属堆積プロセスを使用して堆積され得る。金属接点５１２は、例示的、非限定的な例として、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、および／またはタンタル（Ｔａ）などの金属を含み得る。金属接点５１２は、誘電体領域５１０よりも広いものであり得、金属接点５１２の表面（たとえば、底面）が、第１のＦｉｎＦＥＴデバイス５０６の一部、および第２のＦｉｎＦＥＴデバイス５０８の一部に当接し得る。
【００５４】
図６Ａ〜図６Ｄは、集積回路を製造するために使用され得る第２の製造プロセスのステージの例を示す。第２の製造プロセスのステージは、集積回路の形成の断面図として示される。集積回路は、誘電体領域によって分離され、金属接点によって電気的に結合されるゲート構造を含み得る。特定の実装では、第２の製造プロセスは、図１の集積回路１００を製造するために使用され得る。
【００５５】
図６Ａを参照すると、第２の製造プロセスの第１のステージが示されており、全般的に６００と指定される。図６Ａは、第１のＦｉｎＦＥＴデバイス６０６と、第２のＦｉｎＦＥＴデバイス６０８と、第１のＦｉｎＦＥＴデバイス６０６および第２のＦｉｎＦＥＴデバイス６０８上、およびそれらの周りに配設された第１のＩＬＤ６１４とを示す。第１のＦｉｎＦＥＴデバイス６０６および第２のＦｉｎＦＥＴデバイス６０８は、フィン、ソース領域、ドレイン領域、および任意選択のゲート酸化物層を含み得る。特定の実装では、第１のＦｉｎＦＥＴデバイス６０６および第２のＦｉｎＦＥＴデバイス６０８は、第１のＦｉｎＦＥＴデバイス１０６および第２のＦｉｎＦＥＴデバイス１０８を含み、またはそれに対応し得る。第１のＩＬＤ６１４は、高ｋ誘電体などの誘電体材料を含み得る。
【００５６】
図６Ｂを参照すると、第２の製造プロセスの第２のステージが示されており、全般的に６５０と指定される。図６Ｂでは、パターニングプロセスを使用して、第１のＩＬＤ６１４内で領域がパターニングされる。パターニングは、フォトリソグラフィプロセスや化学エッチングプロセスなどの、マスクおよびエッチングプロセスを使用して実施され得る。第１の領域６２２が、第１のＦｉｎＦＥＴデバイス６０６の周りにパターニングされ得、第２の領域６２４が、第２のＦｉｎＦＥＴデバイス６０８の周りにパターニングされ得る。第１の領域６２２および第２の領域６２４をパターニングした後、第１のＩＬＤ６１４の領域が、第１のＦｉｎＦＥＴデバイス６０６と第２のＦｉｎＦＥＴデバイス６０８との間に残る。第１のＩＬＤ６１４の領域の位置および幅が、領域６２２および６２４の幅を選択することによって、集積回路の設計プロセスの間に選択され得る。たとえば、領域６２２および６２４をパターニングするために使用されるマスクのフィーチャの幅が、第１のＩＬＤ６１４の領域の位置および幅を選択するために、設計プロセスの間に選択され得る。第１のＩＬＤ６１４の領域の位置および幅は、（第１のＦｉｎＦＥＴデバイス６０６と第１のＩＬＤ６１４の領域との間の）距離ｄ１および（第２のＦｉｎＦＥＴデバイス６０８と第１のＩＬＤ６１４の領域との間の）第２の距離ｄ２を特定の値に設定するように選択され得る。距離ｄ１およびｄ２の特定の値は、図１〜図３を参照しながら説明されたように、ＦｉｎＦＥＴデバイス６０６および６０８の目標駆動強度に関連付けられ得る。
【００５７】
図６Ｃを参照すると、第２の製造プロセスの第３のステージが示されており、全般的に６６０と指定される。図６Ｃでは、領域６２２および６２４をパターニングした後、導電性ゲート材料が第１の領域６２２内に堆積し、第１のゲート構造６０２が形成され、導電性ゲート材料が第２の領域６２４内に堆積し、第２のゲート構造６０４が形成される。導電性ゲート材料は、例示的、非限定的な例として、ポリシリコン、窒化タンタル（ＴａＮ）、および／または窒化チタン（ＴｉＮ）を含み得る。導電性ゲート材料は、第１のＦｉｎＦＥＴデバイス６０６上、およびその周りに堆積し、第１のゲート構造６０２が形成され得、導電性ゲート材料は、第２のＦｉｎＦＥＴデバイス６０８上、およびその周りに堆積し、第２のゲート構造６０４が形成され得る。形成後、第１のゲート構造６０２と第２のゲート構造６０４とが誘電体領域６１０（たとえば、第１のＩＬＤ６１４の一部）によって分離され得る。誘電体領域６１０は、図６Ｂに示される第１のＩＬＤ６１４の領域の一部に対応し得る。導電性ゲート材料を堆積させてゲート構造６０２および６０４を形成した後、追加の誘電体材料が、第１のゲート構造６０２および第２のゲート構造６０４上に堆積し得る。追加の誘電体材料は第１のＩＬＤ６１４の部分となり得る。追加の誘電体材料を堆積させた後、ＣＭＰプロセスが実施され、第１のＩＬＤ６１４の表面が平滑化され得る。
【００５８】
図６Ｄを参照すると、第２の製造プロセスの第４のステージが示されており、全般的に６７０と指定される。図６Ｄでは、金属接点６１２が誘電体領域６１０上に形成される。金属接点６１２は、第１のＩＬＤ６１４内の領域をパターニングし、領域内に金属を堆積させることによって形成され得る。金属は、電気めっきプロセスまたは他の金属堆積プロセスを使用して堆積され得る。金属接点６１２は、例示的、非限定的な例として、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、および／またはタンタル（Ｔａ）などの金属を含み得る。金属接点６１２は、誘電体領域６１０よりも広いものであり得、金属接点６１２の表面（たとえば、底面）が、第１のＦｉｎＦＥＴデバイス６０６の一部、および第２のＦｉｎＦＥＴデバイス６０８の一部に当接し得る。
【００５９】
図７を参照すると、集積回路を製造する方法７００の例示的態様の流れ図が示されている。集積回路は、誘電体領域によって分離され、金属接点によって電気的に結合されるゲート構造を含み得る。集積回路は、図１の集積回路１００、図２の集積回路２００、または図３の集積回路３００を含み、またはそれに対応し得る。
【００６０】
集積回路を製造する方法７００は、７０２において、第１のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを覆って第１のゲート構造を形成することを含む。たとえば、図１を参照すると、第１のゲート構造１０２は、第１のＦｉｎＦＥＴデバイス１０６を覆って（たとえば、その周りに）形成され得る。
【００６１】
方法７００は、７０４において、第２のＦｉｎＦＥＴデバイスを覆って第２のゲート構造を形成することを含む。たとえば、図１を参照すると、第２のゲート構造１０４は、第２のＦｉｎＦＥＴデバイス１０８を覆って（たとえば、その周りに）形成され得る。第１のゲート構造１０２と第２のゲート構造１０４とは、誘電体領域１１０によって分離され得る。
【００６２】
方法７００は、７０６において、第１のＦｉｎＦＥＴデバイスと第２のＦｉｎＦＥＴデバイスとの間の領域内に誘電体材料を堆積させ、誘電体領域を形成することを含む。第１のゲート構造と第２のゲート構造とは、誘電体領域によって分離され得る。たとえば、図１を参照すると、誘電体材料が堆積し、第１のゲート構造１０２と第２のゲート構造１０４とを分離する誘電体領域１１０が形成される。誘電体材料の堆積は、図５および図６を参照しながら説明される。
【００６３】
方法７００は、７０８において、誘電体領域、第１のゲート構造、および第２のゲート構造と接触する表面を有する金属接点を形成することをさらに含む。たとえば、図１を参照すると、金属接点１１２は、誘電体領域１１０、第１のゲート構造１０２、および第２のゲート構造１０４に接触する（たとえば、当接する）第１の表面１３４（たとえば、底面）を有する。
【００６４】
特定の実装では、方法７００は、第１のゲート構造および第２のゲート構造を形成する前に、第１のＦｉｎＦＥＴデバイスおよび第２のＦｉｎＦＥＴデバイスを覆って（たとえば、その周りに）単一のゲート構造を形成することを含む。この実装では、方法７００は、単一のゲート構造に対する切断を実施して、単一のゲート構造を第１のゲート構造および第２のゲート構造に分離することをさらに含む。たとえば、単一のゲート構造５２０は、図５Ａを参照しながら説明されたように、ＦｉｎＦＥＴデバイス５０６および５０８を覆って（たとえば、その周りに）形成され得、図５Ｂを参照しながら説明されたように、単一のゲート構造５２０に対して切断が実施され、単一のゲート構造５２０が第１のゲート構造５０２および第２のゲート構造５０４に分離され得る。特定の実装では、切断を実施した後、誘電体材料が堆積し得、第１のＦｉｎＦＥＴデバイスと第２のＦｉｎＦＥＴデバイスとの間の領域は、第１のゲート構造と第２のゲート構造との間の領域を含み得る。たとえば、第１のＩＬＤ５１４の誘電体材料は、図５Ｃを参照しながら説明されたように、第１のゲート構造５０２と第２のゲート構造５０４との間の領域内に堆積し、誘電体領域５１０が形成され得る。
【００６５】
特定の実装では、第１のゲート構造および第２のゲート構造を形成する前に、誘電体材料が堆積し得、誘電体材料は、第１のＦｉｎＦＥＴデバイス上、第２のＦｉｎＦＥＴデバイス上、および第１のＦｉｎＦＥＴデバイスと第２のＦｉｎＦＥＴデバイスとの間の領域内に堆積し得る。たとえば、図６Ａに示されるように、第１のゲート構造６０２および第２のゲート構造６０４の形成前に、誘電体材料が堆積し得る。この実装では、方法７００は、誘電体材料内の第１の領域および第２の領域をパターニングすることをさらに含み得る。第１の領域は第１のＦｉｎＦＥＴデバイスを取り囲み得、第２の領域は第２のＦｉｎＦＥＴデバイスを取り囲み得る。たとえば、図６Ａを参照しながら説明されたように、ゲート構造の形成前に、第１のＩＬＤ６１４の誘電体材料が、第１のＦｉｎＦＥＴデバイス６０６および第２のＦｉｎＦＥＴデバイス６０８上、およびそれらの周りに堆積し得る。誘電体材料を堆積させた後、図６Ｂを参照しながら説明されたように、第１の領域６２２および第２の領域６２４がパターニングされ得る。
【００６６】
さらに、方法７００は、第１の領域内に導電性ゲート材料を堆積させ、第１のゲート構造を形成すること、および第２の領域内に導電性ゲート材料を堆積させ、第２のゲート構造を形成することを含み得る。たとえば、図６Ｃを参照しながら説明されたように、導電性ゲート材料が第１の領域６２２内に堆積して、第１のゲート構造６０２が形成され得、導電性ゲート材料が第２の領域６２４内に堆積して、第２のゲート構造６０４が形成され得る。方法７００は、第１のゲート構造および第２のゲート構造上に誘電体材料を堆積させることをさらに含み得る。たとえば、図６Ｃを参照しながら説明されたように、第１のＩＬＤ６１４の誘電体材料が、第１のゲート構造６０２および第２のゲート構造６０４上に堆積し得る。
【００６７】
特定の実装では、方法７００は、第１のゲート構造および第２のゲート構造上に堆積する誘電体材料内の領域をパターニングすること、および領域内に金属を堆積させ、金属接点を形成することを含む。たとえば、図５Ｄおよび図６Ｄを参照しながら説明されたように、領域が誘電体領域５１０（または誘電体領域６１０）を覆って（たとえば、図５Ｄに示される向きでは、その上に）パターニングされ得、金属が領域内に堆積し、金属接点５１２（または金属接点６１２）が形成され得る。金属接点５１２の幅は誘電体領域５１０の幅よりも広いものであり得、その結果、金属接点５１２は、誘電体領域５１０、第１のゲート構造５０２の一部、第２のゲート構造５０４の一部に接触する（たとえば、当接する）表面（たとえば、底面）を有する。
【００６８】
別の特定の実装では、方法７００は、ワード線を形成すること、およびワード線に金属接点を接続するバイアを形成することを含む。金属接点は接触層内に含まれ得、ワード線はｍｅｔａｌ−１層内に含まれ得る。たとえば、図２を参照すると、ワード線２０８に金属接点１１２を接続するようにバイア２０２が形成され得る。図２に示されるように、金属接点１１２が接触層１４０内に含まれ、ワード線２０８が、接触層１４０と比較して上位の金属層であるｍｅｔａｌ−１（Ｍ１）層２２２内に含まれる。
【００６９】
方法７００は、目標安定性値または目標書込み可能性値に関連する、分数比などの目標駆動強度比を達成する駆動強度を有するＦｉｎＦＥＴデバイスを含むメモリセルまたは複数のメモリセル（たとえば、ＳＲＡＭセル）を形成するために使用され得る。ＦｉｎＦＥＴデバイスの駆動強度は、ＦｉｎＦＥＴデバイスのフィン数と、ＦｉｎＦＥＴデバイスに結合されたゲート構造を分離する誘電体領域の位置および幅とを選択することによって、設計プロセスの間に同調され得る。このようにして、ＦｉｎＦＥＴデバイスのフィン数を選択することだけでは達成可能ではない目標駆動強度比が達成され得る。
【００７０】
図７の方法７００は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、特定用途向け集積回路（ＡＳＩＣ）、中央演算処理装置（ＣＰＵ）などの処理装置、デジタル信号プロセッサ（ＤＳＰ）、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはそれらの任意の組合せによって実装され得る。一例として、図７の方法７００は、非一時的コンピュータ可読媒体などのメモリに記憶された命令を実行する１つまたは複数のプロセッサによって実施され得る。１つまたは複数のプロセッサおよびメモリは、図９を参照しながらさらに説明されるように、製造プロセスを実施するための半導体製造プラントの機器内に統合され得る。
【００７１】
図８を参照すると、ワイヤレス通信デバイス８００の特定の例示的実装のブロック図が示されている。デバイス８００は集積回路８６４を含み得る。集積回路８６４は、図１の集積回路１００を含み、またはそれに対応し得る。さらに、集積回路８６４は、図７の方法７００を使用して形成され得る。
【００７２】
デバイス８００は、メモリ８３２に結合された、デジタル信号プロセッサ（ＤＳＰ）などのプロセッサ８１０を含む。プロセッサ８１０は集積回路８６４（たとえば、図１の集積回路１００）を含み得る。たとえば、プロセッサ８１０は、静的ランダムアクセスメモリ（ＳＲＡＭ）アレイを含む構成要素を含み得、構成要素は集積回路８６４（たとえば、図１の集積回路１００）を含み得る。
【００７３】
メモリ８３２は、コンピュータ可読命令やプロセッサ可読命令などの命令８６８（たとえば、実行可能命令）を含む。命令８６８は、プロセッサ８１０などのコンピュータによって実行可能な１つまたは複数の命令を含み得る。
【００７４】
図８はまた、プロセッサ８１０およびディスプレイ８２８に結合されるディスプレイコントローラ８２６を示す。コーダ／デコーダ（コーデック）８３４もプロセッサ８１０に結合され得る。スピーカ８３６およびマイクロフォン８３８がコーデック８３４に結合され得る。
【００７５】
図８はまた、ワイヤレスコントローラなどのワイヤレスインターフェース８４０と、トランシーバ８４６とがプロセッサ８１０およびアンテナ８４２に結合され得、したがって、アンテナ８４２、トランシーバ８４６、およびワイヤレスインターフェース８４０を介して受信されたワイヤレスデータがプロセッサ８１０に供給され得ることを示す。いくつかの実装では、プロセッサ８１０、ディスプレイコントローラ８２６、メモリ８３２、コーデック８３４、ワイヤレスインターフェース８４０、およびトランシーバ８４６が、システムインパッケージまたはシステムオンチップデバイス８２２内に含まれる。いくつかの実装では、入力デバイス８３０および電源８４４がシステムオンチップデバイス８２２に結合される。さらに、特定の態様では、図８に示されるように、ディスプレイ８２８、入力デバイス８３０、スピーカ８３６、マイクロフォン８３８、アンテナ８４２、および電源８４４は、システムオンチップデバイス８２２の外部にある。しかしながら、ディスプレイ８２８、入力デバイス８３０、スピーカ８３６、マイクロフォン８３８、アンテナ８４２、および電源８４４の各々は、インターフェースやコントローラなどの、システムオンチップデバイス８２２の構成要素に結合され得る。集積回路８６４（たとえば、図１の集積回路１００）がプロセッサ８１０内に含まれるものとして示されているが、集積回路８６４は、デバイス８００の別の構成要素、またはデバイス８００に結合された構成要素内に含まれ得る。たとえば、集積回路８６４（たとえば、図１の集積回路１００）は、ワイヤレスインターフェース８４０、トランシーバ８４６、電源８４４、入力デバイス８３０、ディスプレイコントローラ８２６、またはＳＲＡＭを含む別の構成要素内に含まれ得る。
【００７６】
記載の態様に関連して、第１の装置はデータ値を記憶するための手段を含む。記憶するための手段は、図１の集積回路１００を含むメモリセル、図２の集積回路２００を含むメモリセル、図３の集積回路３００を含むメモリセル、図４の第１のメモリセル４２０、第２のメモリセル４２２、データ値を記憶するように構成された１つまたは複数の他の構造もしくは回路、またはそれらの任意の組合せを含み得、またはそれに対応し得る。記憶するための手段は第１のＦｉｎＦＥＴデバイスを含み得る。たとえば、記憶するための手段は、１つまたは複数のＦｉｎＦＥＴデバイスを含むメモリセル（図４のメモリセル４２０および４２２など）を含み、またはそれに対応し得る。第１のＦｉｎＦＥＴデバイスは第１のゲート構造に結合され得、第２のＦｉｎＦＥＴデバイスに結合される第１のゲート構造と第２のゲート構造とは、誘電体領域によって分離され得る。
【００７７】
第１の装置は、第１のゲート構造を第２のゲート構造に電気的に結合するための手段をさらに含み得る。電気的に結合するための手段は、図１〜図３の金属接点１１２、第１の金属接点４０６、図４の第２の金属接点４１４、図５の金属接点５１２、図６の金属接点６１２、第１のゲート構造を第２のゲート構造に電気的に結合するように構成された１つまたは複数の他の構造もしくは回路、またはそれらの任意の組合せを含み、またはそれに対応し得る。電気的に結合するための手段は、誘電体領域、第１のゲート構造、および第２のゲート構造と接触する表面を有し得る。
【００７８】
特定の実装では、第１のＦｉｎＦＥＴデバイスの目標駆動強度、第２のＦｉｎＦＥＴデバイスの目標駆動強度、またはそれらの組合せは、図１〜図３を参照しながら説明されたように、誘電体領域の幅および誘電体領域の位置に基づき得る。別の特定の実装では、第１のＦｉｎＦＥＴデバイスおよび第２のＦｉｎＦＥＴデバイスはパスゲートトランジスタを含み得る。この実装では、ワード線は電気的に結合するための手段に結合され得、電気的に結合するための手段は接触層内に含まれ得、ワード線は上位金属層内に含まれ得る。たとえば、図２を参照しながら説明されたように、ＦｉｎＦＥＴデバイスはパスゲートトランジスタを含み得、電気的に結合するための手段はワード線２０８に結合され得、接触層１４０内に含まれ得、ワード線２０８はｍｅｔａｌ−１層２２２内に含まれ得る。代替実装では、第１のＦｉｎＦＥＴデバイスはプルアップトランジスタを含み得、第２のＦｉｎＦＥＴデバイスはプルダウントランジスタを含み得、電気的に結合するための手段は、第１の表面と反対側の、第２の誘電体領域に隣接する第２の表面を有し得る。たとえば、図３を参照しながら説明されたように、第１のＦｉｎＦＥＴデバイスおよび第２のＦｉｎＦＥＴデバイスは、それぞれプルアップトランジスタおよびプルダウントランジスタを含み得、電気的に結合するための手段は、第２のＩＬＤ３０６に隣接する第２の表面を有し得る。この実装では、電気的に結合するための手段は、上位金属層（ｍｅｔａｌ−０層３２０、ｍｅｔａｌ−１層３２２、および／またはｍｅｔａｌ−２層３２４など）内の金属構造に結合されない。
【００７９】
開示される態様のうちの１つまたは複数は、通信デバイス、携帯情報端末（ＰＤＡ）、携帯電話、セルラーフォン、ナビゲーションデバイス、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、セットトップボックス、エンターテイメントユニット、固定位置データユニット、モバイル位置データユニット、モニタ、コンピュータモニタ、テレビジョン、同調器、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、またはデータまたはコンピュータ命令を記憶または検索する任意の他のデバイス、あるいはそれらの任意の組合せを含む、デバイス８００などのシステムまたは装置として実装され得る。
【００８０】
上記の開示されるデバイスおよび機能は、コンピュータ可読媒体上に記憶されるコンピュータファイル（たとえばＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）として設計および構成され得る。一部またはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造するために製造担当者に提供され得る。結果として得られる製品は半導体ウェハを含み、次いで半導体ウェハが半導体ダイに切断され、半導体チップ内にパッケージ化される。次いで半導体チップは、前述のデバイス内で利用される。図９は、電子デバイス製造プロセス９００の特定の例示的実装を示す。
【００８１】
物理的デバイス情報９０２が、製造プロセス９００において、調査コンピュータ９０６などで受け取られる。物理的デバイス情報９０２は、図１の集積回路１００などの半導体デバイスの少なくとも１つの物理的性質を表す設計情報を含み得る。たとえば、物理的デバイス情報９０２は、調査コンピュータ９０６に結合されたユーザインターフェース９０４を介して入力される物理パラメータ、材料特性、および構造情報を含み得る。調査コンピュータ９０６は、メモリ９１０などのコンピュータ可読媒体（たとえば、非一時的コンピュータ可読媒体）に結合された１つまたは複数の処理コアなどのプロセッサ９０８を含む。メモリ９１０は、プロセッサ９０８に、物理的デバイス情報９０２をファイルフォーマットに準拠するように変換させ、ライブラリファイル９１２を生成させるように実行可能であるコンピュータ可読命令を記憶し得る。
【００８２】
特定の実装では、ライブラリファイル９１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル９１２は、電子設計自動化（ＥＤＡ）ツール９２０とともに使用するために提供される、図１の集積回路１００などの半導体デバイスのライブラリを含み得る。
【００８３】
ライブラリファイル９１２は、メモリ９１８に結合された、１つまたは複数の処理コアなどのプロセッサ９１６を含む設計コンピュータ９１４において、ＥＤＡツール９２０とともに使用され得る。ＥＤＡツール９２０は、プロセッサ実行可能命令としてメモリ９１８に記憶され、設計コンピュータ９１４のユーザがライブラリファイル９１２の図１の集積回路１００を含む回路を設計することが可能となり得る。たとえば、設計コンピュータ９１４のユーザは、設計コンピュータ９１４に結合されたユーザインターフェース９２４を介して回路設計情報９２２を入力し得る。回路設計情報９２２は、図１の集積回路１００などの半導体デバイスの少なくとも１つの物理的性質を表す設計情報を含み得る。例示のために、回路設計特性は、特定の回路の識別および回路設計内の他の要素に対する関係、位置決め情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理的性質を表す他の情報を含み得る。
【００８４】
設計コンピュータ９１４は、ファイルフォーマットに準拠するように、回路設計情報９２２を含む設計情報を変換するように構成され得る。例示のために、ファイル形成は、平面幾何形状、テキストラベル、および回路レイアウトについての他の情報をグラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの階層フォーマットとして表すデータベースバイナリファイルフォーマットを含み得る。設計コンピュータ９１４は、他の回路または情報に加えて、図１の集積回路１００を記述する情報を含むＧＤＳＩＩファイル９２６などの変換後設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、図１の集積回路１００を含み、システムオンチップ（ＳＯＣ）内の追加の電子回路および構成要素をも含むＳＯＣに対応する情報を含み得る。
【００８５】
ＧＤＳＩＩファイル９２６が製造プロセス９２８において受け取られ、ＧＤＳＩＩファイル９２６内の変換後情報に従って図１の集積回路１００が製造され得る。たとえば、デバイス製造プロセスは、マスク製造業者９３０にＧＤＳＩＩファイル９２６を提供して、代表的マスク９３２として示される、フォトリソグラフィ処理とともに使用されるマスクなどの１つまたは複数のマスクを作成することを含み得る。マスク９３２は、製造プロセス９２８の間に使用され、１つまたは複数のウェハ９３３が生成され得、１つまたは複数のウェハ９３３が試験され、代表的ダイ９３６などのダイに分割され得る。ダイ９３６は、図１の集積回路１００を含む回路を含む。
【００８６】
たとえば、製造プロセス９２８は、製造プロセス９２８を開始および／または制御するためにプロセッサ９３４およびメモリ９３５を含み得る。メモリ９３５は、コンピュータ可読命令やプロセッサ可読命令などの実行可能命令を含み得る。実行可能命令は、プロセッサ９３４などのコンピュータによって実行可能である１つまたは複数の命令を含み得る。
【００８７】
製造プロセス９２８は、完全に自動化され、または部分的に自動化される製造システムによって実装され得る。たとえば、製造プロセス９２８はスケジュールに従って自動化され得る。製造システムは、１つまたは複数の動作を実施して半導体デバイスを形成するための製造機器（たとえば、処理ツール）を含み得る。たとえば、例示的、非限定的な例として、１つまたは複数の材料を堆積させ、１つまたは複数の材料をエピタキシャル成長させ、１つまたは複数の材料を共形に堆積させ、ハードマスクを付着させ、エッチングマスクを付着させ、エッチングを実施し、平坦化を実施し、ダミーゲートスタックを形成し、ゲートスタックを形成し、導電性材料を堆積させ、化学気相堆積（ＣＶＤ）プロセスを実施し、標準クリーン１タイプを実施し、またはそれらの組合せを実施する。
【００８８】
製造システム（たとえば、製造プロセス９２８を実施する自動システム）は分散アーキテクチャ（たとえば、階層）を有し得る。たとえば、製造システムは、プロセッサ９３４などの１つまたは複数のプロセッサ、メモリ９３５などの１つまたは複数のメモリ、および／または分散アーキテクチャに従って分散されるコントローラを含み得る。分散アーキテクチャは、１つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含み得る。たとえば、製造プロセス９２８の高レベル部分が、プロセッサ９３４などの１つまたは複数のプロセッサを含み得、低レベルシステムがそれぞれ、１つまたは複数の対応するコントローラを含み得、またはそれによって制御され得る。特定の低レベルシステムの特定のコントローラが、高レベルシステムから１つまたは複数の命令（たとえば、コマンド）を受信し得、従属モジュールまたはプロセスツールにサブコマンドを発行し得、高レベルシステムに再びステータスデータを通信し得る。１つまたは複数の低レベルシステムの各々は、製造機器（たとえば、処理ツール）の１つまたは複数の対応する部片に関連付けられ得る。特定の態様では、製造システムは、製造システム内で分散される複数のプロセッサを含み得る。たとえば、製造システムの低レベルシステム構成要素のコントローラが、プロセッサ９３４などのプロセッサを含み得る。
【００８９】
あるいは、プロセッサ９３４は、製造システムの高レベルシステム、サブシステム、または構成要素の一部であり得る。別の態様では、プロセッサ９３４は、製造システムの様々なレベルおよび構成要素での分散処理を含む。
【００９０】
したがって、プロセッサ９３４は、プロセッサ９３４によって実行されるとき、プロセッサ９３４に半導体デバイスの形成を開始または制御させるプロセッサ実行可能命令を含み得る。特定の態様では、プロセッサ９３４は、第１のＦｉｎＦＥＴデバイスを覆う第１のゲート構造の形成を開始することを含む動作を実施し得る。動作は、第２のＦｉｎＦＥＴデバイスを覆う第２のゲート構造の形成を開始することを含み得る。動作は、第１のＦｉｎＦＥＴデバイスと第２のＦｉｎＦＥＴデバイスとの間の領域内の誘電体材料の堆積を開始して、誘電体領域を形成することを含み得る。第１のゲート構造と第２のゲート構造とは、誘電体領域によって分離され得る。動作は、誘電体領域、第１のゲート構造、および第２のゲート構造と接触する表面を有する金属接点の形成を開始することをさらに含み得る。動作のうちの１つまたは複数は、分子線エピタキシャル成長ツール、流動性化学気相堆積（ＦＣＶＤ）ツール、共形堆積ツール、スピンオン堆積ツールなどの１つまたは複数の堆積ツール、化学除去ツール、反応性ガス除去ツール、水素反応除去ツール、標準クリーン１タイプ除去ツールなどの１つまたは複数の除去ツール、ウェットエッチャ、ドライエッチャ、プラズマエッチャなどの１つまたは複数のエッチャ、現像液または現像ツールなどの１つまたは複数の溶解ツール、１つまたは複数の他のツール、あるいはそれらの組合せを制御することによって実施され得る。
【００９１】
メモリ９３５内に含まれる実行可能命令は、プロセッサ９３４が図１の集積回路１００などの半導体デバイスの形成を開始することを可能にし得る。特定の実装では、メモリ９３５は、プロセッサ９３４に前述の動作を実施させるようにプロセッサ９３４によって実行可能であるプロセッサ実行可能命令を記憶する非一時的コンピュータ可読媒体である。
【００９２】
ダイ９３６がパッケージングプロセス９３８に提供され得、ダイ９３６が代表的パッケージ９４０内に組み込まれる。たとえば、パッケージ９４０は、単一のダイ９３６、またはシステムインパッケージ（ＳＩＰ）構成などの複数のダイを含み得る。パッケージ９４０は、Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）規格などの１つまたは複数の規格または仕様に準拠するように構成され得る。
【００９３】
パッケージ９４０に関する情報は、コンピュータ９４６に記憶された構成要素ライブラリなどを介して、様々な製品設計者に配布され得る。コンピュータ９４６は、メモリ９５０に結合された、１つまたは複数の処理コアなどのプロセッサ９４８を含み得る。プリント回路板（ＰＣＢ）ツールが、プロセッサ実行可能命令としてメモリ９５０に記憶され、ユーザインターフェース９４４を介してコンピュータ９４６のユーザから受け取ったＰＣＢ設計情報９４２が処理され得る。ＰＣＢ設計情報９４２は、回路板上のパッケージ化半導体デバイスの物理的位置決め情報、図１の集積回路１００を含むパッケージ９４０に対応するパッケージ化半導体デバイスを含み得る。
【００９４】
コンピュータ９４６は、ＰＣＢ設計情報９４２を変換して、回路板上のパッケージ化半導体デバイスの物理的位置決め情報、ならびにトレースやバイアなどの電気的接続のレイアウトを含むデータとともに、ＧＥＲＢＥＲファイル９５２などのデータファイルを生成するように構成され得、パッケージ化半導体デバイスは、図１の集積回路１００を含むパッケージ９４０に対応する。他の実装では、変換後ＰＣＢ設計情報９４２によって生成されるデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
【００９５】
ＧＥＲＢＥＲファイル９５２がボード組立てプロセス９５４において受け取られ、ＧＥＲＢＥＲファイル９５２内に記憶された設計情報に従って製造された、代表的ＰＣＢ９５６などのＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル９５２は、ＰＣＢ製造プロセスの様々なステップを実施するために、１つまたは複数のマシンにアップロードされ得る。ＰＣＢ９５６は、パッケージ９４０を含む電子構成要素とともに実装され、代表的プリント回路アセンブリ（ＰＣＡ）９５８が形成され得る。
【００９６】
ＰＣＡ９５８は、製品製造プロセス９６０において受け取られ、第１の代表的電子デバイス９６２および第２の代表的電子デバイス９６４などの１つまたは複数の電子デバイスに統合され得る。たとえば、第１の代表的電子デバイス９６２、第２の代表的電子デバイス９６４、またはその両方は、図８のワイヤレス通信デバイス８００を含み、またはそれに対応し得る。例示的、非限定的な例として、第１の代表的電子デバイス９６２、第２の代表的電子デバイス９６４、またはその両方は、通信デバイス、固定位置データユニット、モバイル位置データユニット、携帯電話、セルラーフォン、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、またはデスクトップコンピュータを含み、またはそれに対応し得る。代替または追加として、第１の代表的電子デバイス９６２、第２の代表的電子デバイス９６４、またはその両方は、図１の集積回路１００がその中に統合される、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、同調器、ラジオ衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、データもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、またはそれらの組合せを含み得る。別の例示的、非限定的な例として、電子デバイス９６２および９６４のうちの１つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニットなどのリモートユニット、携帯情報端末、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイスなどのポータブルデータユニット、メータ読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、あるいはそれらの任意の組合せを含み得る。本開示の態様は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイス内で適切に利用され得る。
【００９７】
図１の集積回路１００を含むデバイスは、例示的プロセス９００に示されるように、製造、処理され、電子デバイス内に組み込まれ得る。図１〜図８に関して開示される１つまたは複数の態様は、様々な処理ステージにおいて、ライブラリファイル９１２、ＧＤＳＩＩファイル９２６、ＧＥＲＢＥＲファイル９５２などの中に含まれ得、調査コンピュータ９０６のメモリ９１０、設計コンピュータ９１４のメモリ９１８、コンピュータ９４６のメモリ９５０、ボード組立てプロセス９５４などの様々なステージにおいて使用される１つまたは複数の他のコンピュータもしくはプロセッサ（図示せず）のメモリに記憶され得、マスク９３２、ダイ９３６、パッケージ９４０、ＰＣＡ９５８、プロトタイプ回路やデバイス（図示せず）などの他の製品、またはそれらの任意の組合せなどの１つまたは複数の他の物理的実装内にさらに組み込まれ得る。図１〜図９を参照しながら様々な代表的ステージが示されるが、他の実装では、より少ないステージが使用され得、または追加のステージが含まれ得る。同様に、図９のプロセス９００は、単一のエンティティによって実施され得、またはプロセス９００の様々なステージを実施する１つまたは複数のエンティティによって実施され得る。
【００９８】
図１〜図９のうちの１つまたは複数は、本開示の教示によるシステム、装置、および／または方法を示し得るが、本開示は、これらの図示されるシステム、装置、および／または方法に限定されない。本明細書で示され、または説明される図１〜図９のいずれかの１つまたは複数の機能または構成要素は、図１〜図９のうちの別の１つまたは複数の他の部分と組み合わされ得る。したがって、本明細書で説明されるどんな実装も限定と解釈されるべきではなく、本開示の教示から逸脱することなく、本開示の実装は適切に組み合わされ得る。
【００９９】
本明細書で開示される実装とともに説明された様々な例示的論理ブロック、構成、モジュール、回路、アルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはその両方として実装され得ることを当業者ならさらに理解されよう。様々な例示的構成要素、ブロック、構成、モジュール、回路、およびステップが、その機能の点で上記で全般的に説明された。そのような機能がハードウェアとして実装されるか、それともプロセッサ実行可能命令として実装されるかは、特定の応用例、およびシステム全体に課される設計制約に依存する。当業者は、特定の応用例ごとに様々な方式で記載の機能を実装し得るが、そのような実装の決定が、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
【０１００】
本明細書の開示に関連して説明された方法またはアルゴリズムのステップは、ハードウェアとして直接的に、プロセッサによって実行されるソフトウェアモジュールとして、またはその２つの組合せとして実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で周知の任意の他の形態の非一時的記憶媒体内に常駐し得る。例示的記憶媒体が、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替実施形態では、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内にあり得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内にあり得る。代替実施形態では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に別個の構成要素としてあり得る。
【０１０１】
先の説明は、開示される実装を当業者が作成または使用することを可能にするように与えられる。これらの実装に対する様々な修正が当業者には容易に明らかとなり、本開示の範囲から逸脱することなく、本明細書で定義される原理は、他の実装に適用され得る。したがって、本開示は、本明細書に示される実装に限定されず、以下の特許請求の範囲によって定義される原理および新規な特徴に適合する、可能な最も広い範囲が与えられるべきである。
【符号の説明】
【０１０２】
１００  集積回路
１０２  第１のゲート構造
１０４  第２のゲート構造
１０６  第１のＦｉｎＦＥＴデバイス
１０８  第２のＦｉｎＦＥＴデバイス
１１０  誘電体領域
１１２  金属接点
１１４  第１の層間誘電体（ＩＬＤ）
１２０  基板
１２２  ＳＴＩ層
１３０  フィン
１３２  フィン
１３４  第１の表面
１３６  第２の表面
１４０  接触層
２００  集積回路
２０２  バイア
２０６  第２のＩＬＤ
２０８  ワード線
２１０  第３のＩＬＤ
２１２  ビット線
２１４  ビット線
２１６  第４のＩＬＤ
２２２  ｍｅｔａｌ−１（Ｍ１）層
２２４  ｍｅｔａｌ−２（Ｍ２）層
３００  集積回路
３０６  第２のＩＬＤ
３１０  第３のＩＬＤ
３１２  ビット線
３１４  ビット線
３１６  第４のＩＬＤ
３２０  ｍｅｔａｌ−０層
３２２  ｍｅｔａｌ−１層
３２４  ｍｅｔａｌ−２層
４００  集積回路
４０２  第１のゲート構造
４０４  第２のゲート構造
４０６  第１の金属接点
４１０  第３のゲート構造
４１２  第４のゲート構造
４１４  第２の金属接点
４２０  第１のメモリセル
４２２  第２のメモリセル
ＰＧ１  パスゲートトランジスタ
ＰＧ２  パスゲートトランジスタ
ＰＧ３  パスゲートトランジスタ
ＰＧ４  パスゲートトランジスタ
ＰＵ１  プルアップトランジスタ
ＰＵ２  プルアップトランジスタ
ＰＵ３  プルアップトランジスタ
ＰＵ４  プルアップトランジスタ
ＰＤ１  プルダウントランジスタ
ＰＤ２  プルダウントランジスタ
ＰＤ３  プルダウントランジスタ
ＰＤ４  プルダウントランジスタ
ＶＤＤ  電力線
ＶＳＳ  グランド線
ＷＬ  ワード線
ＢＬ  ビット線
５０２  第１のゲート構造
５０４  第２のゲート構造
５０６  第１のＦｉｎＦＥＴデバイス
５０８  第２のＦｉｎＦＥＴデバイス
５１０  誘電体領域
５１２  金属接点
５１４  第１の層間誘電体（ＩＬＤ）
５２０  ゲート構造
５２２  トレンチ
６０２  第１のゲート構造
６０４  第２のゲート構造
６０６  第１のＦｉｎＦＥＴデバイス
６０８  第２のＦｉｎＦＥＴデバイス
６１０  誘電体領域
６１２  金属接点
６１４  第１のＩＬＤ
６２２  第１の領域
６２４  第２の領域
８００  ワイヤレス通信デバイス
８１０  プロセッサ
８２２  システムオンチップデバイス
８２６  ディスプレイコントローラ
８２８  ディスプレイ
８３０  入力デバイス
８３２  メモリ
８３４  コーダ／デコーダ（コーデック）
８３６  スピーカ
８３８  マイクロフォン
８４０  ワイヤレスインターフェース
８４２  アンテナ
８４４  電源
８４６  トランシーバ
８６４  集積回路
８６８  命令
９００  電子デバイス製造プロセス
９０２  物理的デバイス情報
９０４  ユーザインターフェース
９０６  調査コンピュータ
９０８  プロセッサ
９１０  メモリ
９１２  ライブラリファイル
９１４  設計コンピュータ
９１６  プロセッサ
９１８  メモリ
９２０  電子設計自動化（ＥＤＡ）ツール
９２２  回路設計情報
９２４  ユーザインターフェース
９２６  ＧＤＳＩＩファイル
９２８  製造プロセス
９３０  マスク製造業者
９３２  代表的マスク
９３４  プロセッサ
９３５  メモリ
９３６  ダイ
９３８  パッケージングプロセス
９４０  代表的パッケージ
９４２  変換後ＰＣＢ設計情報
９４４  ユーザインターフェース
９４６  コンピュータ
９４８  プロセッサ
９５０  メモリ
９５２  ＧＥＲＢＥＲファイル
９５４  ボード組立てプロセス
９５６  代表的ＰＣＢ
９５８  代表的プリント回路アセンブリ（ＰＣＡ）
９６０  製品製造プロセス
９６２  第１の代表的電子デバイス
９６４  第２の代表的電子デバイス
【図１】
2018524807.tif 000003
【図２】
2018524807.tif 000004
【図３】
2018524807.tif 000005
【図４】
2018524807.tif 000006
【図５Ａ】
2018524807.tif 000007
【図５Ｂ】
2018524807.tif 000008
【図５Ｃ】
2018524807.tif 000009
【図５Ｄ】
2018524807.tif 000010
【図６Ａ】
2018524807.tif 000011
【図６Ｂ】
2018524807.tif 000012
【図６Ｃ】
2018524807.tif 000013
【図６Ｄ】
2018524807.tif 000014
【図７】
2018524807.tif 000015
【図８】
2018524807.tif 000016
【図９】
2018524807.tif 000017
【国際調査報告】
2018524807.tif 000018
2018524807.tif 000019
2018524807.tif 000020