(57)【要約】  【解決手段】  デジタルマイクロプロセッサ装置（２）は、中央処理装置と、メモリ（８）と、出力信号モジュール（４）とを有する。該出力信号モジュールは、所定のカウント値までカウントするように配列されたカウンタ（６）と、カウンタが所定の比較値に達すると出力信号（１４ａ、１４ｂ、１４ｃ）を第一出力状態から第二出力状態へ変更するように配列された少なくとも１つの比較器（１０ａ、１０ｂ、１０ｃ）とを有する。出力信号モジュールは、中央処理装置から命令を受け取ることなく、所定のカウント値、所定の比較値および第一出力状態または第二出力状態からなる群から選択される少なくとも１つのパラメータをメモリから自動的にロードするように配列されている。  【選択図】  図１
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【特許請求の範囲】
【請求項１】
デジタルマイクロプロセッサ装置であって、
中央処理装置と、
メモリと、
出力信号モジュールと、を有し、
前記出力信号モジュールは、所定のカウント値までカウントするように構成されたカウンタと、前記カウンタが所定の比較値に達すると出力信号を第一出力状態から第二出力状態へ変更するように構成された少なくとも１つの比較器とを有し、
前記出力信号モジュールは、前記中央処理装置から命令を受け取ることなく、前記所定のカウント値、前記所定の比較値、および前記第一出力状態または第二出力状態を含むグループから選択される少なくとも１つのパラメータを前記メモリから自動的にロードするように構成されること
を特徴とする、デジタルマイクロプロセッサ装置。
【請求項２】
異なる複数の出力から成るシーケンスを作成するように構成されたこと
を特徴とする、請求項１に記載のデジタルマイクロプロセッサ装置。
【請求項３】
前記シーケンスを反復するように構成されたこと
を特徴とする、請求項２に記載のデジタルマイクロプロセッサ装置。
【請求項４】
複数の比較器を有すること
を特徴とする、請求項１〜３のいずれか一項に記載のデジタルマイクロプロセッサ装置。
【請求項５】
前記複数の比較器の２つ以上からの出力を用いて複合出力信号を生成するように構成されたこと
を特徴とする、請求項４に記載のデジタルマイクロプロセッサ装置。
【請求項６】
前記複数の比較器は前記カウンタを使用するように構成されたこと
を特徴とする、請求項４または５に記載のデジタルマイクロプロセッサ装置。
【請求項７】
前記所定の比較値および前記出力信号の極性のいずれか一つまたは両方の値を、前記メモリからそれぞれの前記比較器にロードするように構成されたこと
を特徴とする、請求項４〜６のいずれか一項に記載のデジタルマイクロプロセッサ装置。
【請求項８】
前記デジタルマイクロプロセッサ装置は動作サイクルを有し、前記動作サイクルの周期は前記カウンタが前記所定のカウント値に達する連続する事象間の時間を含み、前記デジタルマイクロプロセッサ装置は前記パラメータ（単数または複数）をサイクル毎に前記メモリからロードするように構成されたこと
を特徴とする、請求項１〜７のいずれか一項に記載のデジタルマイクロプロセッサ装置。
【請求項９】
前記メモリは、少なくとも第一シーケンス部分と、第二シーケンス部分と、前記第一シーケンス部分および前記第二シーケンス部分の間の遅延とに対応するデータを含み、前記デジタルマイクロプロセッサ装置は、前記第一シーケンス部分を実行し、前記遅延の後で、次に前記第二シーケンス部分を実行するように構成されたこと
を特徴とする、請求項１〜８のいずれか一項に記載のデジタルマイクロプロセッサ装置。
【請求項１０】
前記メモリは、前記中央処理装置が使用するランダムアクセスメモリ（ＲＡＭ）を含むこと
を特徴とする、請求項１〜９のいずれか一項に記載のデジタルマイクロプロセッサ装置。
【請求項１１】
一連のパラメータを前記メモリに記憶するように構成された追加の周辺機器を有すること
を特徴とする、請求項１〜１０のいずれか一項に記載のデジタルマイクロプロセッサ装置。
【請求項１２】
前記追加の周辺機器は、ペリフェラル−ペリフェラル・インターフェース（ＰＰＩ）を通して前記出力信号モジュールと通信するように構成されたこと
を特徴とする、請求項１１に記載のデジタルマイクロプロセッサ装置。
【請求項１３】
特定のカウント値に達すると前記パラメータ（単数または複数）がロードされるように構成されたこと
を特徴とする、請求項１〜１２のいずれか一項に記載のデジタルマイクロプロセッサ装置。
【請求項１４】
前記特定のカウント値は前記所定のカウント値であること
を特徴とする、請求項１３に記載のデジタルマイクロプロセッサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は所定の波形を生成するためのマイクロプロセッサの使用に関する。特に、本発明は前記所定の波形を生成するためのパルス幅変調（ＰＷＭ）の使用に関する。
【背景技術】
【０００２】
ＰＷＭモジュールは、光、モーター、拡声器等の外部付属装置を駆動するのに使用可能な出力波形の生成を可能にするため、通常、マイクロコントローラユニット（ＭＣＵ）に装備されている。前記モジュールは、通常、特定のモードおよび比較機能を備えるタイマーを有している。前記モジュールは前記ＭＣＵ上で動作するソフトウェアで制御される。これは、ＰＷＭモジュールの設定を動的に変更する必要がある場合は常に、中央処理装置（ＣＰＵ）は一連のレジスタを順次ロードする必要があるということを意味する。ＣＰＵを動作する場合の電力消費は大きく、メモリマップインターフェースが低速なので、要求をリアルタイムで処理するのは困難である。その結果、電力使用量が大きく生成可能な波形パターンが制限されることになる。
【発明の概要】
【課題を解決するための手段】
【０００３】
第一態様によれば、本発明は中央処理装置と、メモリと、出力信号モジュールとを有するデジタルマイクロプロセッサ装置を提供し、前記出力信号モジュールは、
所定のカウント値までカウントするように構成されたカウンタと、
前記カウンタが所定の比較値に達すると出力信号を第一出力状態から第二出力状態へ変更するように構成された少なくとも１つの比較器とを有し、
前記出力信号モジュールは、前記中央処理装置から命令を受け取ることなく、前記所定のカウント値、前記所定の比較値、および前記第一出力状態または第二出力状態を含むグループから選択される少なくとも１つのパラメータを前記メモリから自動的にロードするように構成されることを特徴とする。
【０００４】
本発明によれば、出力信号モジュールが生成する前記信号の一つ又は複数の特性は、ＣＰＵの介入を要求することなく、従って休止状態からパワーアップするようにＣＰＵに要求することなく、自動的に変更可能であることを、当業者は理解されるであろう。その結果、膨大な量の電力を節約できる可能性が出てくる。一方、生成可能な信号の自由度も増大する。例えば、好ましいことであるが、前記カウンタが一定速度で動作する場合、前記所定の比較値によって出力信号の期間が決定される。前記所定の比較値は、前記出力が前記第一または第二出力状態になるサイクルの割合、すなわち前記出力のデューティサイクルを決定する。更に、本発明に基づいて設計された装置では、少なくともその実施形態においては、前記パラメータを変更することにより異なる出力から成る複数のシーケンスを構成するようにできる。前記複数のシーケンスは更に複雑な出力を構築するため、反復（すなわちループ）、または順次実行することができる。
【０００５】
いくつかの実施形態において、前記カウンタは、前記所定のカウント値に達すると即時初期値へ戻るように構成できる。前記カウンタはカウントアップまたはカウントダウンするように構成して、前記所定のカウント値が最大値又は最小値を示すように構成できることは、当然理解されるであろう。別の実施形態では、前記所定の比較値に達した時点で、前記カウンタは、初期値の方向とは反対方向にカウントするように構成することができる。
【０００６】
前記第一および第二出力状態は前記出力の極性を決定する。例えば、前記第一状態が低くて前記第二状態が高い場合、前記所定の比較値に達したときに前記出力は低から高に変化し、前記カウンタ値が再び前記所定の比較値未満に下がるまで（これは、前記カウンタがゼロ（または他の初期値）に戻った場合、又は前記カウントがもう１つの方向に向けて前記所定のカウント値に達した場合に発生する）高い状態を維持する。前記第一状態が高くて前記第二状態が低い場合、前記信号の反転信号が得られる。前記第一および第二出力状態は互いに相補的状態にあるので、単一のパラメータで決定でき、以下ではこのパラメータを極性と呼ぶことにする。
【０００７】
単一の出力を出す単一の比較器を設けることもできる。しかし、いくつかの実施形態では、それぞれの所定の比較値を有しそれぞれの出力信号を出力する複数の比較器を設けることができる。前記それぞれの出力信号は独立して使用してもよいし、組み合わせて使用してもよい。これによって、いくつかの実施形態において、一つの複雑なパターンを有する一つの複合出力信号を生成する機能が提供される。
【０００８】
前記複数の比較器は、前記回路に必要な物理的面積および電力使用を最小にするような同一のカウンタを使用することが好ましい。従って、前記実施形態では、前記所定のカウント値は共通である。しかし、前記所定の比較値および前記極性のいずれかまたは両方がそれぞれの比較器用の別々のメモリからロードされることが好ましい。カウンタが単一方向性の場合（すなわち前記所定のカウント値に達したとき即時初期値へ戻る場合）、前記複数の比較器は全て同時に前記第一状態に戻るので、前記それぞれの出力信号の前記パルスの端点が整列することを理解されたい。前記カウンタが双方向性の場合、前記それぞれの出力信号は、（所定のカウント値に達しカウントが方向を変える時）整列その中心が整列されるパルスを有する。
【０００９】
いくつかの実施形態において、前記装置は、前記パラメータ（単数又は複数）が１サイクル毎にメモリからロードされるように構成される。本明細書で使用される場合、１サイクルは、前記カウンタが前記所定のカウント値に達する一つの時刻と次の時刻の間の時間として定義される。前記所定のカウント値はそれ自体変更することができるので、前記サイクルも可変であることがわかる。前記出力信号に関する前記パラメータを前記ＣＰＵの電力を増強する必要なく「パルス」単位で変化させる機能は、特に有利な構成を提供する。本発明の複数の実施形態では、シーケンスは、適切なデータを前記メモリに記憶させるだけで、可変遅延を設けて、何度でも反復したり連結またはループさせたりすることができる。従って、これによって、反復出力または非反復出力をほとんど無限に生成する機能を得ることができる。従って、いくつかの実施形態において、前記装置の前記メモリは少なくとも第一シーケンス部分と、第二シーケンス部分と、前記第一および第二シーケンス部分間の遅延とに対応するデータを含み、前記装置は前記第一シーケンス部分を実行し次に前記遅延の後で前記第二シーケンス部分を実行するように構成されている。
【００１０】
前記メモリは専用のメモリでもよいが、前記ＣＰＵ、および通常は他の周辺機器で使用されるランダムアクセスメモリ（ＲＡＭ）を有する方が好ましい。いくつかの実施形態では、前記装置は、一連のパラメータを前記メモリに格納するように構成された追加の周辺機器を有している。これによって、例えば、周辺機器が前記出力信号モジュールに向けられたイベントを生成し、その結果、前記少なくとも１つのパラメータが前記メモリからロードされる。前記追加の周辺機器は、本出願の出願者が以前に出願した国際出願公報ＷＯ２０１３／０８８１２１に詳細に記載されているペリフェラル−ペリフェラル・インタフェース（ＰＰＩ）を通して、前記出力信号モジュールと通信することができる。これによって、前記出力信号モジュールに対して非同期的にイベントを生成することができる。
【００１１】
前記装置は、複数のパラメータを１サイクル中の任意の時点でロードできるように構成することができる。しかし、いくつかの実施形態では、特定の時点（例えば、前記所定のカウント値に達した時点）で前記複数のパラメータをロードできるように構成される。これは、前記出力の突発的な異常を防止するのに役立つ場合がある。 
【００１２】
例示目的のみであるが、本発明のいくつかの実施形態を添付の図面を参照して以下に記載する。前記添付の図面には以下がある。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明による典型的なシステムの概略図である。
【図２】図２は、３つの出力チャネルおよび単一方向カウンタを一つ有する本発明の実施形態の動作を説明する図である。
【図３】図３は、３つの出力チャネルおよび双方向カウンタを有する実施形態の動作を説明する図である。
【図４】図４は、極性を逆転した場合の影響を示すグラフである。
【図５】図５は、比較器の閾値を変化させた場合、その変化が出力波形に及ぼす影響を示す図である。
【図６】図６は、カウンタ最大値を変化させた場合の出力波形に及ぼす影響を示す図である。
【図７】図７は、本発明により生成可能な組み合わせシーケンスを示す図である。
【図８】図８は、複合シーケンスにおけるデューティサイクルの変化を示す図である。
【発明を実施するための形態】
【００１４】
まず、図１は、本発明の典型的な出力信号発生装置の概略図を示している。この装置は、概略、デコーダモジュール４、カウンタ６、ランダムアクセスメモリ（ＲＡＭ）８、および一連の比較器１０ａ、１０ｂ、１０ｃを有している。前記一連の比較器は、カウンタ６の出力を、それぞれのデータライン１２ａ、１２ｂ、１２ｃ上にデコーダモジュール４によって提供されるそれぞれの閾値と比較する。前期データラインは、更に、前記カウンタ６の出力が前記閾値を超えた場合に前記比較器の出力１４ａ、１４ｂ、１４ｃがハイにするかローにするかを決定する極性ビットを比較器１０ａ、１０ｂ、１０ｃにそれぞれ提供する。前記比較器の出力１４ａ、１４ｂ、１４ｃは前記回路の前記出力、すなわち、要求された生成信号を提供する。この例では、３つの出力チャネルが存在するが、これは例示目的に過ぎず、任意の都合のよい数（単一のチャネルを含む）を提示することができる。
【００１５】
使用時には、デコーダモジュール４はＲＡＭ８からのデータをロードする。このデータには、比較器１０ａ−１０ｃによって使用される前記閾値および極性、並びにカウンタ６がカウントする最大値が含まれる。カウンタ６は、クロックサイクル（クロックは不図示）毎に出力を１だけ増加させる。この様子は、図２の最上段の信号線７によって示される。カウンタ出力７が中央にある比較器１０ｂの閾値である値ＣＯＭＰ１に達すると、対応する出力１４ｂがハイからローへ移る（この動作はＲＡＭ８から送られモジュール４を通って入力１２ｂで受け取られるデータパケットの中の前記極性ビットによって決定される）。同様に、カウンタ出力７が第一比較器１０ａのより大きな閾値ＣＯＭＰ０に達すると、対応する出力１４ａがローになる。その少し後、カウンタ出力７が第三比較器１０ｃの閾値ＣＯＭＰ２に達すると、第三比較器１０ｃの出力１４ｃがローになる。
【００１６】
カウンタ出力７が最大値COUNTERTOPに達すると、やはりＲＡＭ４からの設定であるが、カウンタ出力７はゼロ（あるいは他の最小値）に戻る。その結果、全ての比較器の出力１４ａ−１４ｃがハイにリセットされる。
【００１７】
図２の下部にある出力波形が、各出力１４ａ−１４ｃのデューティサイクルは対応する前記閾値によって異なることを示している。前記波形は、前記カウンタのリセットに整列したエッジを有している。図２に示された期間中にＲＡＭ４から新しい値は一切ロードされていないので、前記波形は全て規則的である。出力１４ａ−ｃは、例えば、異なるデューティサイクルに対応する異なるレベルの明るさでそれぞれのＬＥＤを点灯するために使用できる。
【００１８】
図３は同様の構成を示している。図３は、カウンタ６が双方向性である（すなわち、カウンタ６は最大値COUNTERTOPに達した後、再びカウントダウンするように構成されている）点が異なっている。この構成の効果は、上述の例と同じ閾値ＣＯＭＰ０、ＣＯＭＰ１、ＣＯＭＰ２に対して、出力波形１４ａ−１４ｃの波長が二倍になり、中央で整列されている点にある。
【００１９】
図４は、極性を変化させる効果を示している。この場合、カウンタ出力１６（明確さのため離散ラインではなく連続線で示してある）が第一比較器の閾値１８に達すると、対応する出力２０はローではなくハイになる。同様に、カウンタ出力１６が第二閾値２２に達すると、対応する出力２４はハイになる。その結果、２つの波形２０、２４は、図２および図３で使用された極性を用いて生成される波形と比べると反転している。
【００２０】
上述したように、図２および図３の波形は、前記比較器の閾値および極性並びに前記カウンタ最大値が変化しない場合に生成される。しかし、図５は比較器の前記閾値を変えた場合の効果を示している。最初に、前記閾値は値２６に設定されているので、カウンタ出力２８が時間３０でこの値２６に達すると、出力３２はローになる。カウンタ出力２８が最大値３４に達するとカウントダウンが始まり、時間３４で反対方向において閾値２６になると、再びハイになる。カウンタ出力２８が正の方向に再び閾値２６になると、このサイクルの始めの部分が反復され、その結果、出力３２は時間３６で再びローになる。
【００２１】
続いて、パターンクロック４０のパルスで示される時間３８において、前記閾値はより大きな値４２に引き上げられる。この値が即座に適用されると、カウンタ出力２６はほとんど即座にその値に到達し、異常値が出力３２に生じる恐れが増大する。従って、その代替方法として、破線４４で示されるように、カウンタ出力２８が次にゼロに達するまでロー値２６が維持される。この特徴のおかげで、出力３２では誤作動は一切生じない。従って、以前の閾値２６で示されるように、出力３２は時刻４６でハイになる。新しい閾値４２は古い閾値２６よりもかなり大きいので、カウンタ２８がこの閾値に達するまでにより長い時間が必要になり、従って、出力３２はより長い時間（すなわち時間４８まで）高い状態に留まる。従って、出力３２がローの状態にあるのは、カウンタ出力２８が時間５０でより大きな新しい閾値４２までカウントダウンするまでの短い時間に過ぎない。
【００２２】
長いデューティサイクルは２サイクル継続する。パターンクロック４０の次のパルス５２が生じると前記閾値は再び変更されて、今度はゼロにまで減少する。しかし、前述したように、カウンタ出力２８が時間５４で次にゼロレベルに達するまで、前記変更は実行されない。前記閾値もゼロなので出力３２はローになり、前記閾値に更なる変化が生じるまでロー状態に留まる。
【００２３】
従って、前記閾値を動的に変化させることにより比較的複雑な波形３２が実現できることが理解されるであろう。しかしながら、前記１サイクルの既知の時点（この例の場合、前記カウンタ出力がゼロになる時点）まで前記閾値の変化を適用しないようにすれば、誤作動のない動作を実現できる。
【００２４】
図６は、同様の実施形態を示しているが、異なる点は、出力波形６０の生成中に閾値５６を変化させただけでなくカウンタ最大値５８も変化させている点である。カウンタの最大値５８は、前記閾値の前期変更の実際の実行と同期して、すなわちカウンタ出力６２がゼロになるときに変更される。カウンタ最大値５８の変更の効果は、上述の実施形態の効果と比較して出力サイクル６０を引き伸ばすことである。その結果、本発明によって複雑な出力波形を生成するために使用できる自由度が更に増大する。
【００２５】
図７は、連結シーケンスをループして使用することにより、更に複雑なシーケンスの波形を生成できることを示している。前記ループは第一シーケンスＳＥＱ［０］、次のゼロ遅延、その次の別のシーケンスＳＥＱ［１］、そして、次に１サイクルの遅延があり、その後に戻るＳＥＱ［０］を含んでいる。２つのシーケンスＳＥＱ［０］とＳＥＱ［１］は、それぞれのポインタでポイントされて、それぞれのシーケンスに対するデータワード６４、６６を戻してくる、データＲＡＭ内の値テーブルのアドレスで定義される。新しい値がロードされる速度は、パラメータＳＥＱ［ｎ］．ＲＥＦＲＥＳＨによって各シーケンスに対して個々に定義される。レジスタＬＯＯＰ．ＣＮＴは、１サイクル遅延が何回実行（シーケンスの終わりを示す）された後にプレイバックが終了し、ＬＯＯＰＤＯＮＥ事象が生成されるかを決定する。ＳＥＱ［０］のデータワード６４は、前記比較器が適用する前記閾値のカウントレベルを定義する、初期極性ビット６８および更に次に続く１５ビット７０を含む。ＳＥＱ［１］データワード６６も同じフォーマットを持つ。これによって、同様な全ての実用的な使用に対して十分な正確性が提供される。
【００２６】
図７に示す例では、シーケンスＳＥＱ［０］は、新しいＰＷＭデューティサイクルは第二のＰＷＭ周期毎にプッシュされるということを示すパラメータで定義される。この複雑なシーケンスはＳＥＱＳＴＡＲＴ［０］タスクで開始されるので、ＳＥＱ［０］がまず実行される。パラメータＳＥＱ［０］．ＥＮＤＤＥＬＡＹは１（ＳＥＱ［０］．ＥＮＤＤＥＬＡＹ＝１）なので、シーケンスＳＥＱ［０］の最後の周期とシーケンスＳＥＱ［１］の最初の周期との間には１ＰＷＭ周期の遅延が存在する。しかし、ＳＥＱ［１］．ＥＮＤＤＥＬＡＹはゼロ（ＳＥＱ［１］．ＥＮＤＤＥＬＡＹ＝０）なので、ＳＥＱ［１］の後には遅延がなく、ＳＥＱ［１］終了の直後にＳＥＱ［０］が開始される。しかし、ＬＯＯＰ．ＣＮＴが１なので、ＳＥＱ［１］を１度だけ実行した後にプレイバックは停止し、ＳＥＱＥＮＤ［１］およびＬＯＯＰＳＤＯＮＥ事象が生成される（これらの事象発生の順番は保証されない）。
【００２７】
最後に、図８は、図７に示した連結シーケンスのループにおいて、デューティサイクル７２が時間と共にどのように変化するかを示している。ループカウンタ７６は初期値ＬＯＯＰ．ＣＮＴから１までカウントダウンされるので、デューティサイクルの変化パターンは各ループ７４の間継続される。
【００２８】
本発明を有利に実施する際、シーケンスは、国際出願公開公報ＷＯ２０１３／０８８１２１に詳細に記載されているペリフェラル−ペリフェラル・インターフェース（ＰＰＩ）を用いて前記カウンタに同期していない事象発生源からロードすることができる。例えば、調光器の場合、ボタンを押す毎に汎用入出力（ＧＰＩＯ）からの事象が生成され、デコーダモジュール４に対応付けられたＮＥＸＴＳＴＥＰに送られる。前記出力を制御する新しいパラメータがＲＡＭ８からロードされ、該出力によって制御されるＬＥＤの明るさがＣＰＵの介入なしに自動的に変化する。
【００２９】
当業者は理解されるであろうが、本発明の上述の実施形態は、ＣＰＵを使用する必要なしに、ＲＡＭから直接少数のデータ値をロードすることにより、複雑な出力シーケンスを生成する極めて有用でフレキシブルな方法を提供する。例えば、デューティサイクル、極性および／またはカウンタ最大値をステップ毎に変更する機能は、このフレキシビリティの提供において特に有益である。当業者は理解されるであろうが、ＣＰＵの使用を回避することにより、前記フレキシビリティを犠牲にすることなく電力の大幅な節約が達成できる。本発明の原理は数多くの異なるやり方で実施できるものであり、上述の実施形態は単なる例示に過ぎないことは、勿論理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
2018525868.tif 000011
2018525868.tif 000012
2018525868.tif 000013