(57)【要約】  本発明は、照明されたとき、光電子電荷を生成する埋込フォトダイオード（１１）を各々が備える１つまたは複数の電荷移動ピクセル（１０）と、前記光電子電荷のうちの少なくとも一部を受け取り、光電子電荷の生成の強度との非線形関係を満足する電位を、フォトダイオードに課そうとする変換素子（１２）と、移動による読出後、フォトダイオード（１１）における残留電荷がゼロになるように、フォトダイオードによって蓄積された電荷を読み出すための電荷移動素子（１４）とを備えた光学センサに関する。
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【特許請求の範囲】
【請求項１】
照明の下で光電子電荷を生成する埋込フォトダイオードを各々が含む１つまたは複数の電荷移動ピクセル（１０）と、加えられる少なくとも１つの制御信号に依存する非線形の導電率を有し、この光電子電荷のうちの少なくともいくつかを受け取り、前記光電子電荷を生成する強度との非線形関係が、低い光レベルにおいて、線形プログレッションに一致し、その後、より高い光レベルにおいて、対数プログレッションに一致するように、前記非線形関係に関する電位を前記フォトダイオードに印加しようとする変換素子（１２）と、移動による読出後、前記フォトダイオードにおける残留電荷がゼロになるように、前記フォトダイオードに蓄積された前記電荷を読み出すための電荷移動素子（１４）と、を含む光学センサ。
【請求項２】
前記変換素子は、ＭＯＳトランジスタであり、前記１つまたは複数の制御信号は、前記トランジスタのゲートおよび／またはドレインへ加えられる、請求項１に記載のセンサ。
【請求項３】
前記変換素子は、特に、側面ＢＪＴタイプまたは垂直ＢＪＴタイプからなるバイポーラトランジスタであり、好適には、前記フォトダイオードのカソードに対応するドープ領域によって形成されたエミッタと、前記フォトダイオードのアノード基板に対応するベースとを備え、前記制御信号は、前記トランジスタのコレクタへ加えられる、請求項１または２に記載のセンサ。
【請求項４】
前記ドレイン／コレクタ領域の下にあるドープされた閉じ込めウェルを含む、請求項２または３に記載のセンサ。
【請求項５】
前記トランジスタの前記ドレイン／コレクタは、前記ピクセルの読み出されたトランジスタの深さ以上の深さを有するドープされたウェルによって形成される、請求項２または３に記載のセンサ。
【請求項６】
前記変換素子は、前記センサの複数のピクセルに共通の、埋込コレクタまたはドレインを含む、請求項２または３に記載のセンサ。
【請求項７】
前記ドープ領域は、前記変換トランジスタの前記ドレイン／コレクタに対応するドープ領域の下方に延びる前記フォトダイオードの前記カソードに対応する、請求項２または３に記載のセンサ。
【請求項８】
前記フォトダイオードは、前記基板の裏側を介して照明される、請求項７に記載のセンサ。
【請求項９】
前記少なくとも１つの制御信号は、温度に依存する、請求項１から８のいずれか一項に記載のセンサ。
【請求項１０】
１つまたは複数の照明されたピクセルと同じ構造を有する少なくとも１つの基準ピクセルを含み、この基準ピクセルは、入射光から保護され、照明条件をシミュレートする電荷の注入を受け取る、請求項１から９のいずれか一項に記載のセンサ。
【請求項１１】
前記少なくとも１つの制御信号は、前記基準ピクセル、または、基準ピクセルのグループの出力信号を、一定値に維持するために、前記基準ピクセル、または、基準ピクセルのこのグループから前記出力された信号に応じて自動的に制御される、請求項１０に記載のセンサ。
【請求項１２】
前記電荷移動素子（１４）は、ＭＯＳトランジスタである、請求項１から１１のいずれか一項に記載のセンサ。
【請求項１３】
前記電荷移動素子（１４）は、ドレイン誘導バリア低下手段を含む、請求項１２に記載のセンサ。
【請求項１４】
前記電荷移動素子（１４）は、バイポーラトランジスタである、請求項１から１１のいずれか一項に記載のセンサ。
【請求項１５】
前記電荷移動素子（１４）は、コレクタ誘導バリア低下手段を含む、請求項１４に記載のセンサ。
【請求項１６】
前記変換素子（１２）は、仮想的なベースまたはゲートトランジスタであり、その電位は、前記基板の電位に設定される、請求項１から１５のいずれか一項に記載のセンサ。
【請求項１７】
前記制御信号は、前記コレクタまたはドレインの電圧である、請求項１６に記載のセンサ。
【請求項１８】
前記少なくとも１つの制御信号は、前記フォトダイオードからの光電子電荷の漏洩に関する温度の影響を補償するために動作される、請求項１から１７のいずれか一項に記載のセンサの温度を補償するための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、照明下で光電流を生成するフォトダイオードを各々が含む、ＣＭＯＳ技術における１つまたは複数の電荷移動ピクセルを含む光学センサに関する。
【背景技術】
【０００２】
現在、このタイプのピクセルは、図１に例示されるように、入射光放射によって誘導された電荷を収集する埋込フォトダイオードＰＤと、収集された電荷を読み出すための移動トランジスタＴＸとを含む。移動トランジスタは、フォトダイオードとのコンタクトを生成し、フォトダイオードによって収集された電荷が、読出のため、または、そこへ蓄積されるかのいずれかのために、容量性ノードＦＤのような別の受取デバイスへ移動されることを可能にする端子のうちの１つを有する。埋込フォトダイオードは、典型的には、Ｐタイプ基板におけるＮドープされたウェルから構成され、同様にＰタイプからなり、しばしば高濃度からなる薄くドープされた層で、その表面が覆われる（「ピニング層」とも呼ばれる）。これによって、空間電荷領域ＺＣＥは、すべての種類の欠陥が集中されるシリコンの表面とのコンタクトを生成しないようになる。
【０００３】
図２は、「４トランジスタ」または４Ｔピクセルと呼ばれるものの一般に認められている構造を図示する。移動トランジスタＴＸは、フローティングディフュージョンＦＤから形成された容量性ノードへ接続される。移動トランジスタが活性化される前に、容量性ノードＦＤは、方形波電圧パルスＶＲＳＴによって制御されるリセットトランジスタＲＳＴによって、初期電圧へプレチャージされる。容量性ノードＦＤの電圧の第１の読出は、このリセット操作後、信号ＣＯＬによって実行される。第２の読出は、移動トランジスタＴＸの信号ＴＸによって、活性化後に実行される。これら２つの読出間の差分は、埋込フォトダイオードから容量性ノードＦＤへ移動された電荷の量を表す。この差分読出は、ＫＴＣノイズと呼ばれる容量性ノードにおけるリセットトランジスタＲＳＴの動作によって誘導されるノイズが除去されることを可能にする。信号ＳＥＬは、読出中、選択トランジスタＳＥＬへ加えられる。
【０００４】
そのような既知の構造では、埋込フォトダイオードから容量性ノードＦＤへの完全な電荷移動を保証し、これによって、移動トランジスタＴＸの活性化後、埋込フォトダイオードのドープ領域における可動電荷がゼロとなることが望ましい。特に、可動電荷が、必ずしも容量性ノードＦＤへ完全に移動されない場合、埋込フォトダイオードから移動された電荷の平方根に比例する追加のノイズが観察される。このフォトダイオードにおける残留電荷は、以降の画像におけるストリークとなる。
【０００５】
完全な電荷移動は、２つの基本的条件に依存する。
１）「ピニング電圧」またはＶｐｉｎとも呼ばれ、すべての可動電子がフラッシュされる埋込フォトダイオードのカソードのバイアス電圧。
２）フローティングディフュージョンのプレチャージ電圧および静電容量。
【０００６】
したがって、移動トランジスタＴＸの動作によって、埋込フォトダイオードから電荷が受け取られた後、容量性ノードＦＤの電圧が、電圧Ｖｐｉｎよりも高いままであることが必要である。
【０００７】
ピクセルが線形応答を有する従来設計では、電圧Ｖｐｉｎは、一般に、構造によって０．５Ｖと１Ｖとの間に設定される。
【０００８】
図３は、１Ｖに等しい電圧Ｖｐｉｎを有する埋込フォトダイオードを用いたＴＣＡＤシミュレーションの結果を例示し、バイアス電圧がこの値に達した場合、空乏領域がカソードのすべてを占有することを観察することが可能である。
【０００９】
近似によって、埋込フォトダイオードにおいて、考慮されたケースにおいて、自由電子の形態で蓄積された可動電荷が、フォトダイオードにおける電圧ＶＰＤと電圧Ｖｐｉｎとの差分に比例することを考慮することが可能である。フォトダイオード上の電圧が、電圧Ｖｐｉｎと等しくなる場合、可動電荷は０である。
【００１０】
ほぼ、フォトダイオードに蓄積された電荷ＱＰＤは、（Ｖｐｉｎ−ＶＰＤ）に比例し、
ＱＰＤ＝ＣＰＤ（ＶＰＤ−Ｖｐｉｎ）
である。
【００１１】
容量性ノードＦＤのリセット電圧は、一般に、２Ｖと３Ｖとの間に設定され、したがって、使用可能な電圧変動は、約１Ｖである。容量性ノードＦＤの静電容量は、このケースでは、容量性ノードＦＤが受け取り得る最大電荷量を設定する。たとえば、１ｆＦの静電容量のために、受取容量は、６２５０個の電子に等しい１ｆＣである。この静電容量が１０ｆＦへ増加される場合、この容量は、６２５００個の電子へ増加する。この容量は、フルウェル容量（ＦＷＣ）と称される。撮影ノイズを考慮するために、ＦＷＣにおいて取得される最良の信号対ノイズ比は、ＦＷＣの平方根に等しい。たとえば、それは、ＦＷＣ＝６２５０の場合７９であり、ＦＷＣ＝６２５００の場合２５０である。より良い画像品質のために、高いＦＷＣ値を有することが好適である。しかしながら、静電容量は、以下に説明されるように、ピクセルのある特性に関するネガティブな結果なく、増加されることはできない。
【００１２】
容量性ノードＦＤにおいて１個の電子によって誘導される電圧は、変換利得であるとして定義される。たとえば、１ｆＦの容量性ノードＦＤの静電容量の場合、１６０μＶ／ｅの変換利得が取得される。この利得は、静電容量が、１０ｆＦへ増加される場合、１６μＶ／ｅへ降下する。ピクセル内の読出しトランジスタおよび読出し回路は読出しノイズを生成し、そのインパクトは変換利得に反比例する。たとえば、３２０μＶの読出しノイズの場合、１６０μＶ／ｅの変換利得は、２個の電子に等しいノイズを与えるが、１６μＶ／ｅの変換利得は、２０個の電子のノイズを与える。
【００１３】
ＦＷＣ容量と、読出しノイズとの比が、ダイナミックレンジ（ＤＲ）を定義する。たとえば、１ｆＦの容量性ノードＦＤの静電容量の場合、ＤＲ＝６２５０／２、すなわち７０ｄＢである。１０ｆＦの容量性ノードＦＤの静電容量の場合のダイナミックレンジＴＲもまた７０ｄＢに等しいが、１ｆＦに等しいノードＦＤの静電容量のための検出しきい値は、１０ｆＦ（２０個の電子）に等しいノードＦＤの静電容量のためのものよりもはるかに良好（２個の電子）である。
【００１４】
したがって、上記説明したような従来のピクセル技術を用いて、非常に高いダイナミックレンジおよび良好な感度を取得することは困難である。しかしながら、自動車ビジョンまたは監視といった多くの用途のために、１２０ｄＢよりも高いダイナミックレンジが望ましい。線形応答を有する４Ｔピクセルの場合、電子における同等のダークノイズよりも１０６倍高いＦＷＣ容量が必要となるであろう。１０ｆＦのＦＤノード静電容量が、３２０μＶの読出しノイズとともに使用されると仮定すると、ＦＷＣ容量は、少なくとも２０×１０６個の電子である必要があり、６４０Ｖの電圧変動を生成するであろう。これは、達成することがほとんど不可能である。
【００１５】
さらに、非線形応答は、良好な感度と広い動作範囲とが取得されることを可能にすることが知られている。人間の目の対数応答は、その最良の例のうちの１つである。図４に例示されるように、この対数応答は、励起信号が低い場合、非常に高い初期スロープを有し、したがって、良好な感度を有し、励起信号の強度が増加する場合、徐々に平坦になるスロープを有し、したがって、非常に高い動作ダイナミックレンジを有する。
【００１６】
既存の「対数」ピクセル技術と呼ばれるものは、概して、２つのファミリ、すなわち、（１）線形光電流を生成するフォトダイオードと、非線形電流電圧変換素子との間の関連付けと、（２）太陽電池モードにおけるフォトダイオードからの電圧の直接読出とへ分類される。
【００１７】
第１のファミリは、光強度に比例する光電流を生成する逆バイアスされたフォトダイオードと、動作のためのしきい値の下でＭＯＳトランジスタから構成される非線形変換構成要素との関連付けに基づく。
【００１８】
出願人の調査の結果である第２のファミリは、バイアスされていないフォトダイオードの使用に基づき、このフォトダイオードによって生成された電圧は、その後、自然に、太陽電池におけるような光強度の対数となる。
【００１９】
これら技術的なファミリから生まれた解決策はすべて、「電圧」モード、すなわち、フォトダイオードによって生成された電圧から構成される有用な信号を使用する。そのような電圧動作モードでは、信号の品質は、熱ノイズによって損なわれ、第２のファミリのケースでは、さらにリセットノイズによって損なわれる。したがって、低い入射光レベルにおけるパフォーマンスは、いくつかの用途のためには十分良好ではない。
【００２０】
特許出願ＷＯ２０１４／０６４２７４は、２つのピクセルの組合せを説明する。１つは線形的であり、そのフォトダイオードは、積分モードにあり、他は対数であり、そこでフォトダイオードは、光電圧モードにある。２つのタイプのフォトダイオードを使用するため、そのような構造は、比較的複雑であり、多くの空間を占有する。
【００２１】
出願人は、４Ｔピクセル内で太陽電池モードのフォトダイオードが動作するように内部的に努力した。この案は、電荷移動によって、相関ダブルサンプリング（ＣＤＳ）を通じてＫＴＣノイズを減少させることを試みる。しかしながら、太陽電池モード動作は、ゼロに非常に近い、または、わずかに負でさえもある電圧Ｖｐｉｎを必要とする。これは、フォトダイオードの接合における低い電場によって、生成の困難性を増加させ、収集効率を低下させる。
【００２２】
特許出願ＥＰ１２６５２９１は、ＣＭＯＳ画像センサに関する。ここでは、各ピクセルは、そのドレインまたはそのソースを介して、フォトダイオードのカソードへ直列に接続された少なくとも１つのＭＯＳトランジスタを備え、このトランジスタは、低反転で少なくとも部分的に動作するように構成される。したがって、低反転で、比較的低い露出レベルのために、ピクセルの応答は線形的である。この照明レベルを超えて、ピクセルの応答は、その後、対数になる。サンプリングブロックトランジスタは、フォトダイオードによって生成された電荷が、読み出されることを可能にする。
【００２３】
この電荷が読み出された後、残留電荷が、フォトダイオードに残り得、以降の画像におけるノイズを生成する。
【００２４】
特許出願ＦＲ２９２０５９０、米国特許出願第２００２／０２４０５８号、および特許出願ＤＥ１０１２３８１９では、電圧は、フォトダイオードのカソードから読み出され、フォトダイオードのカソードは、フォロワトランジスタのゲートへ接続される。
【００２５】
それに加えて、これらすべての解決策は、動作温度の関数として、光電子応答における変動を受ける。監視または自動車ビジョンのような用途のために、温度の関数としての応答におけるこの変動は、色の再生を妨害し得るので、許容できない。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】ＷＯ２０１４／０６４２７４
【特許文献２】ＥＰ１２６５２９１
【特許文献３】ＦＲ２９２０５９０
【特許文献４】米国特許出願第２００２／０２４０５８号
【特許文献５】ＤＥ１０１２３８１９
【非特許文献】
【００２７】
【非特許文献１】Ｓ．  Ｍ．  Ｓｚｅ著、「Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ」、Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ  Ｉｎｃ．、１９８１年
【発明の概要】
【発明が解決しようとする課題】
【００２８】
したがって、本発明は、既存のピクセル構造の欠点のすべてまたはいくつかを改善し、広い温度範囲において、良好な感度と、高いダイナミックレンジとの両方を可能にする、非線形応答を有するピクセル構造を提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明は、各々が照明下で光電子電荷を生成するフォトダイオードを含む１つまたは複数の電荷移動ピクセルと、この光電子電荷のうちの少なくともいくつかを受け取り、光電子電荷を生成する強度との非線形関係に関する電位をフォトダイオードに印加しようとする変換素子と、フォトダイオードに蓄積された電荷を読み出すための電荷移動素子とを含む光学センサによって、この目的を達成する。
【００３０】
フォトダイオード内に生ずる光電子電荷は、変換素子によって部分的に除去され得、これによって、光子の到着後、フォトダイオード内に実際に蓄積する光電子電荷の量は、蓄積された電荷のあるレベルから、少なくとも非線形プログレッションに従い得る。好適には、非線形関係は、低い光レベルにおいて線形プログレッションに一致し、その後、より高い光レベルにおいて、対数プログレッションに一致する。この応答は、露光時間中、光電子を蓄積することによって取得され、応答の線形初期部は、低い光レベルにおける感度を向上するために、光電子の良好な収集を可能にする。次に、この応答は、本発明に従って、変換素子によって、対数レジームへ徐々に入る。これは、フォトダイオードからのこれら電子のより多くの漏洩を生成する。この対数応答部は、信号が圧縮され、より広い動作ダイナミックレンジが生成されることを可能にする。
【００３１】
この変換素子は、好適には、加えられる少なくとも１つの制御信号に依存する非線形の導電率を有する。この変換素子は、ＭＯＳトランジスタであり得、１つまたは複数の制御信号が、ゲートへ、および／または、トランジスタのドレインへ加えられる。変形として、変換素子は、バイポーラトランジスタである。
【００３２】
好適には、変換素子は、仮想的なベースまたはゲートトランジスタであり、その電位は、構造により基板の電位に設定される。このケースでは、制御信号は、コレクタまたはドレインの電圧であり得る。
【００３３】
電荷移動素子は、ドレイン誘導バリア低下（ＤＩＢＬ）手段を含み得る。このバリア低下は、コレクタまたはドレイン電圧に対して作用することによって達成され得る。変換素子が、バイポーラトランジスタである場合、バイポーラトランジスタは、側面ＢＪＴタイプまたは垂直ＢＪＴタイプからなり得、好適には、フォトダイオードのカソードに対応するドープ領域によって形成されたエミッタと、フォトダイオードのアノード基板に対応するベースとを備えている。
【００３４】
ＤＩＢＬ効果は、ドレインによって誘導された電場によるソースからの電子の抽出に対応する。ドレイン電圧が高い場合、電子は、ソースから、より容易に出る。これら電子は、その後、ドレインによってキャプチャされ、ドレイン／ソース電流を生成する。したがって、ドレイン／ソース電流は、ソース電圧とドレイン電圧との両方によって制御される。光電流は、ソースを通過し、ソースにおいて非線形電圧へ変換される。この変換はまた、制御電圧であると考えられるドレイン電圧によっても制御される。
【００３５】
非線形変換が、ＤＩＢＬ効果によって規制される場合、非線形変換は、ドレインとソースとの間、または、エミッタとコレクタとの間の電流−電圧関係で発生し、ゲートまたはベースは何の役割も果たさない。このケースでは、ドレインとソースとの間、または、エミッタとコレクタとの間のチャネルの電位が、構造によって基板の電位へ設定され、すなわち、ゲートまたはベースは仮想的である。したがって、仮想的なゲートＭＯＳトランジスタまたは仮想的なベースＢＪＰトランジスタの概念は、同じ量になる傾向がある。この理由のため、以下の本文では、これら２つが必ずしも区別されるとは限らない。
【００３６】
好適には、前記少なくとも１つの制御信号は、温度に依存する。本発明は、その後、温度の関数として、センサの応答における変動が、温度によって変換素子の電気的特性、特にその電導度を制御することによって補償されることを可能にする。
【００３７】
センサは、有利には、１つまたは複数の照明されたピクセルと同じ構造を有する少なくとも１つの基準ピクセルを含むが、入射光から保護され、照明条件と、フォトダイオードによる光電子電荷の生成をシミュレートする電荷の注入を受け取る。
【００３８】
制御信号は、温度が変動する場合に、基準ピクセルの出力信号、または、基準ピクセルのグループの出力信号を、一定値に維持するために、基準ピクセルから、または、基準ピクセルのこのグループから出力された信号に応じて自動的に制御され得る。こうして決定された同じ制御信号が、センサのすべてのピクセルへ送信され得る。したがって、そのようなフィードバックループによって、アクティブなピクセルの応答における温度の影響を補償することが可能である。
【００３９】
制御信号は、たとえばフラッシュ発光、または、非パルス発光のような照明の性質に依存し得る。なぜなら、それは、変換素子によって、フォトダイオードの電圧のプログレッションが線形から非線形へ移る光電子電荷生成強度が制御されることを可能にするからである。
【００４０】
特に、センサが、光のフラッシュに対して適切に反応できることが必要とされ、ピクセルが、必ずしもすべて同時に読み出されない場合、露光時間にわたる集積の結果得られる信号が、支配的になることが有利であり得る。制御信号に対して動作することによって、最も広い可能な線形プログレッション範囲を取得するように、電圧プログレッションの線形から非線形への遷移をシフトさせることが可能である。
【００４１】
したがって、制御信号は、光が、フラッシュで撮影された画像に対応するか、または、自然光で撮影された画像に対応するかに応じて異なり得る。
【００４２】
フォトダイオードは、好適には、埋め込まれる。好適には、移動による読出後、残留電荷がゼロになるように、ピクセルが生成される。
【００４３】
変換素子は、ドレインを構成するドープ領域、好適には、このドレイン領域の下におけるドープされた閉じ込めウェルと、ドレイン領域の方向における基板の表面にわたって延びるがすべてのチャネルをカバーはしないフォトダイオードのドープ表面層（ピニング層）と、によって形成されたトランジスタであり得る。
【００４４】
制御信号は、変換トランジスタのドレインへ加えられ得る。トランジスタのドレインは、ピクセルの読み出されたトランジスタ、特に、選択トランジスタＳＥＬのもの以上の深さへ延びるドープされた埋込ウェルによって形成される。この配置は、ＤＩＢＬ効果を補強し、ドレイン電圧を用いて、変換素子の制御を容易にする。
【００４５】
変換トランジスタは、埋込コレクタ、または、フォトダイオードの下で基板内を延びるドレインを含み得る。この埋込コレクタまたはドレインは、センサの複数のピクセルに共通であるか、または、ピクセルのすべてに対しても共通でもあり得、すべてのドレインは、単一の層へマージされる。これは、センサの製造を簡素化する。埋込ドレインの上のフォトダイオードはまた、バイポーラトランジスタのエミッタを形成するとみなされ得る。
【００４６】
異なる実施形態では、フォトダイオードは、基板の裏側を介して照明される。フォトダイオードのカソードに対応するドープ領域は、トランジスタのドレインに対応するドープ領域の下方に延び得る。フォトダイオードのドープされた表面領域は、フォトダイオードのカソードに対応するドープ領域を超えて延び得る。
【００４７】
電荷移動素子は、ソース（フォトダイオードのドープ領域）からの電子を引き離すために、ドレインにおける十分高い電圧で、ＭＯＳトランジスタ、または、パンチスルー（すなわちＰＴ）と称される究極的なＤＩＢＬ効果を活用するバイポーラトランジスタであり得る。電荷移動素子は、ＤＩＢＬによってトリガされる移動チャネルを含み得る。
【００４８】
その態様の別のものに従って、本発明のさらに別の主題は、本発明に従うセンサの温度を補償するための方法であり、前記少なくとも１つの前述した制御信号は、フォトダイオードからの光電子電荷の漏洩に関する温度の影響を補償するために動作される。具体的には、温度は、電子がフォトダイオードからどれくらい容易に漏洩するのかを調整する。温度が上昇すると、電子は、より容易に漏洩し、対数応答がより早期に到着する。対照的に、温度が減少する場合、対数応答が、より遅く到着する。この変動を補償するため、および、安定した応答を取得するために、変換素子において動作することが可能である。温度の影響を補償することを可能にするレベルにおいて、前記少なくとも１つの制御信号を維持するために、１つまたは複数の基準ピクセルに関連付けられたフィードバックループが使用され得る。１つまたは複数の基準ピクセルは、好適には、前記少なくとも１つの制御信号を受け取るピクセルであるが、ここでは、ある照明レベルに対応する電流の注入によって照明がシミュレートされ、この基準ピクセルまたはこれら基準ピクセルは、入射光からマスクされる。変換素子の制御の調整は、１つまたは複数の基準ピクセルの応答を、変化させずに維持する傾向がある。基準ピクセルへ適用されたものと同じ制御が、アクティブなピクセルへ適用される。これらは、画像を形成するために光へ露出される。
【００４９】
本発明の他の特徴および利点は、その実施の限定しない例の以下の詳細説明を読み、添付図面を検討することで明らかになるであろう。
【図面の簡単な説明】
【００５０】
【図１】上述された先行技術を例示する図である。
【図２】上述された先行技術を例示する図である。
【図３】上述された先行技術を例示する図である。
【図４】上述された先行技術を例示する図である。
【図５】本発明に従うピクセルの回路図である。
【図６】非線形変換素子を生成するためのＣＭＯＳトランジスタの使用を例示する図である。
【図７】光電流の関数としてフォトダイオードのカソード電圧を示す図である。
【図８】異なる電圧Ｖｐｉｎに対応するフォトダイオードに蓄積された電荷を例示する図である。
【図９】異なる電圧Ｖｐｉｎに対応するフォトダイオードに蓄積された電荷を例示する図である。
【図１０】ゲート電圧ＶＧまたは電圧Ｖｐｉｎにおける変動の関数としてピクセルの電荷ＱＰＤの応答における変動を例示する図である。
【図１１】図８に類似しているが、ピクセルの異なる動作温度に対応する図である。
【図１２】図９に類似しているが、ピクセルの異なる動作温度に対応する図である。
【図１３】温度の関数としてピクセルの応答における変動を例示する図である。
【図１４】温度の効果によって、ゲート電圧の関数として、および、照明レベルの関数として蓄積された電荷の量における降下を例示する図である。
【図１５】ゲート電圧ＶＧの関数としてセンサの応答における変動を例示する図である。
【図１６】基準ピクセルへの電流の注入を例示する図である。
【図１７】フィードバックループを使用して、センサの基準ピクセルによって生成された信号の処理の例を図示する図である。
【図１８】ＤＩＢＬ効果の存在におけるＩＤとＶＧＳとの関係を例示する図である。
【図１９】ＤＩＢＬ効果による電流ＩＤと、電圧Ｖｓの調整を例示する図である。
【図２０】変換素子を生成するためにバイポーラトランジスタを使用することを例示する図である。
【図２１】ピクセル構造の実施形態の例を図示する図である。
【図２２】ピクセル構造の実施形態の例を図示する図である。
【図２３】ピクセル構造の実施形態の例を図示する図である。
【図２４】ピクセル構造の実施形態の例を図示する図である。
【図２５】ピクセル構造の実施形態の例を図示する図である。
【図２６】ピクセル構造の実施形態の例を図示する図である。
【図２７】ピクセル構造の実施形態の例を図示する図である。
【図２８】ピクセル読出タイミング図である。
【図２９】複数のフォトダイオードを同じ容量性ノードに関連付けることが可能であることを例示する図である。
【図３０】ピクセルにおいてバッファ構造を生成することが可能であることを例示する図である。
【図３１】本発明に従う例示的な光学センサを図示する図である。
【発明を実施するための形態】
【００５１】
図３１は、本発明に従う例示的なセンサ１００を図示する。このセンサ１００は、従来のものにあるように、アクティブピクセル１０の行列配列（Ｎ行およびＭ列）と、入射光から保護された１つまたは複数の基準ピクセル１０’とを含む。１つまたは複数のピクセル１０’は、以下に説明されるように、入射光から保護されていることと、非ゼロの照明レベルが電流の注入によってシミュレートされるという事実を除いて、アクティブピクセル１０と同一である。
【００５２】
センサ１００は、従来のものにあるような行コントローラ１０１、読出し回路１０２および列スキャン回路１０３と、インターフェース回路１０５とのように、ピクセルがアドレスされることを可能にする手段を含み得る。行コントローラ１０１は、選択された各行のための制御信号を生成する。選択された各行について、図２のタイミング図が適用され得る。この選択された行の出力全体は、２倍読出が処理される読出し回路１０２へ入る。この回路は、ピクセルが読み出されることを可能にする列スキャン回路によって制御される。読出し回路は、アナログまたはデジタルかのいずれかであり得、アナログデジタル変換器を備え得る。
【００５３】
本発明の１つの有利な態様に従って、センサは、温度補償回路１０６を含み得る。基準ピクセルまたはピクセル１０’のグループは、同じ制御信号を受け取り、あらかじめ定義された基準レベルとの比較により、補償回路において処理される出力信号を生成する。この回路は、以下に詳細に説明されるように、温度の関数として、ピクセルに応じて変動を補償するために、１つまたは複数の基準ピクセルを含むすべてのピクセルへ送信される駆動信号を生成する。
【００５４】
温度の関数として、ピクセル応答における変動が許容される用途のために、この補償回路と１つまたは複数の基準ピクセルを削除することが可能である。このケースでは、設定された電気信号が、行列配列におけるピクセルへ加えられる。そのようなケースの１つの例は、温度規制された熱電気冷却器（ＴＥＣ）に搭載されたセンサである。この設定された制御信号はたとえば、目的とされる用途に応じて、低い光レベルにおいて、センサの応答において、線形プログレッションを維持することを目的とする。
【００５５】
本発明は、特定の数のピクセルにも、または、行列配列に配置されたピクセルにも限定されず、ピクセルは、１行へ低減され得、少なくとも、センサは、１つのみのアクティブなピクセルを含み得る。
【００５６】
図５は、本発明に従う光学センサの例示的なピクセル１０を概略的に図示する。
【００５７】
このピクセル１０は、特に、高い光レベルの下において、フォトダイオードのカソード１３において非線形電圧を生成するために、好適には対数関数に近い電流電圧関係を有する非線形電流電圧変換素子１２へ接続された、好適には埋め込まれているフォトダイオード１１を含む。電荷を受け取るための受取デバイス１５へ電荷を移動するための電荷移動デバイス１４は、フォトダイオードの光への露出のレベルを表す、フォトダイオードに蓄積された電荷へのアクセスが取得されることを可能にする。
【００５８】
非線形変換素子１２が、前述した回路１０６によって生成されるような制御回路（図５に図示されず）から発信される電気信号によって制御され得る。この電気信号は、好適には、その影響のみならず、恐らくは、意図的なプログラミングの結果生じる変動として補償できるように、温度の関数である。この制御回路は、好適には、ピクセルと同じチップへ統合される。
【００５９】
この例が図６に例示されている、本発明の１つの例示的な実施では、ＭＯＳトランジスタが、非線形変換素子１２を形成し、その一部のための電荷移動デバイス１４もまたＭＯＳトランジスタである。
【００６０】
数ミクロンから数十ミクロンの範囲に及ぶ一般的なサイズのピクセルでは、フォトダイオードによって生成された光電流は、非常に小さい。たとえば、１０μｍ×１０μｍのフォトダイオードは、１００ｋＬｕｘの直接照明で約１０ｎＡしか生成しない。
【００６１】
この電流レベルでは、非線形変換トランジスタ１２は、しきい値以下モードで動作する。その後、ドレイン電流ＩＤが、以下の式によって表現され得る。
【数１】
2018518111.tif 000003
【００６２】
この式では、ＶＧは変換素子のゲート電圧であり、ＶＳはソース電圧であり、ＶＤはドレイン電圧であり、ＶＴ＝ｋＴ／ｑである。ｋは、ボルツマン定数であり、Ｔは、絶対温度であり、ηは、１よりもわずかに高い定数である。
【００６３】
ηが１に近いので、ＶＴに対して十分高い電圧Ｖｄが印加されたとき、式（１）は、
【数２】
2018518111.tif 000004
へ簡素化され得る。
【００６４】
Ｖｓ＝ＶＰＤでありＩＤ＝Ｉｐｈ＋Ｉｄａｒｋとし、ＩＤが、変換素子のドレイン電流であり、Ｉｐｈが、光電流であり、Ｉｄａｒｋが、ダーク電流である場合、フォトダイオードのカソードにおける電圧は、以下の関係によって与えられる。
ＶＰＤ＝ＶＳ＝ＶＧ−ＶＴｌｏｇ（Ｉｐｈ＋Ｉｄａｒｋ）＋ＶＴｌｏｇＩＯ      （２）
【００６５】
光電子電荷生成強度は、光電流Ｉｐｈに対応する。図７は、非常に低い光レベルにおける場合を除いて、電圧が対数である、フォトダイオードカソード電圧の、光電流Ｉｐｈの関数としてのグラフ表示である。この降下電圧は、フォトダイオード接合の静電容量における変動が無視される場合、フォトダイオードのカソードに蓄積された自由電子の数が、光強度の関数として、本質的には対数的に増加することを示す。変換トランジスタによって取得された対数圧縮によって、電圧における変動は小さいので、この近似は有効である。
【００６６】
フォトダイオードが埋込フォトダイオードである場合、カソード電圧が値Ｖｐｉｎに達すると、カソードは、電子が完全に消耗される。図８は、フォトダイオードが埋込フォトダイオードではない場合、電圧Ｖｐｉｎが、可能な最大電圧よりも低いケースを例示する。このケースでは、光電流が、あるレベルよりも低く、カソードにおける電圧が、値Ｖｐｉｎに達した場合、フォトダイオードにはもはや電荷は蓄積されていない。すべての光電子電荷は非線形変換トランジスタを介して除去される。
【００６７】
図９に例示されるように、電圧Ｖｐｉｎが、非線形変換トランジスタのソースにおける可能な最大電圧よりも高い場合、フォトダイオードのカソードは、完全な電荷移動後、移動トランジスタによって電圧Ｖｐｉｎへチャージされる。このケースでは、同様にフォトダイオードのカソードの電圧である、トランジスタのソース電圧もまた、値Ｖｐｉｎへバイアスされる。上記の関係（１’）に従って、変換トランジスタにおける電流はほとんど０である。Ｉｐｈ＋Ｉｄａｒｋに対応する過電流は、移動トランジスタＴＸによるその電荷の完全な移動後、光への露出の開始時に、フォトダイオードにおける電荷の蓄積を生成する。
【００６８】
この蓄積は、フォトダイオード電圧ＶＰＤが、変換トランジスタによって設定された非線形応答曲線に到達するまで、本質的に線形的であり、このポイントにおいて、実質的にすべての光電子電荷が、この変換トランジスタによって除去される。その後、蓄積された電荷量における変動は、図８のケースにおけるように、対数三角に従う。
【００６９】
フォトダイオードに蓄積された電荷量が、電圧Ｖｐｉｎおよび電圧ＶＧにおける変動の関数としてプロットされている場合、図１０に例示されるような曲線のファミリが取得される。フォトダイオードのカソード電圧ＶＰＤの可能な最大値は、上記の関係（３）に従って、変換トランジスタのゲートにおける電圧ＶＧに依存する。
【００７０】
電圧Ｖｐｉｎは、構造によって設定されるので、変換トランジスタのゲート電圧ＶＧにおける変動は、電圧Ｖｐｉｎにおける変動と、反対方向であるものの、同じ性質の変動をもたらす。より高いＶｐｉｎ値またはより低いＶＧ値は、本質的に、対数応答が後続する線形初期応答を生成する。線形初期部を有する非線形応答を生成することが好適である。なぜなら、それは、すべての光電気電荷が、低い光レベルで維持されることを可能にするからである。
【００７１】
４Ｔピクセルのために知られているように、電荷受取デバイスは、フローティングディフュージョンノードであり得る。
【００７２】
フォトダイオードの電荷が読み出される前に、容量性ノードＦＤが、フォトダイオードの電圧Ｖｐｉｎよりも高い初期電圧へプレチャージされる。その後、移動トランジスタＴＸが作動される。
【００７３】
フォトダイオードの接合に蓄積された電荷のいくつかは、この移動トランジスタＴＸを介して容量性ノードＦＤへ移動される。フォトダイオードの電圧は増加し、容量性ノードＦＤの電圧は、平衡に達するまで減少する。容量性ノードＦＤの電圧における変動は、フォトダイオードから容量性ノードＦＤへ移動された電荷の量に関する情報を提供する。好適には、容量性ノードＦＤの初期電圧は、フォトダイオードにおける電圧が、移動の終了時において、電圧Ｖｐｉｎに達することができるように十分高い。このケースでは、移動が完了し、フォトダイオードは、可動電荷が完全に排出されている。
【００７４】
電圧Ｖｐｉｎに到達されたとき、ＭＯＳ変換トランジスタにおける電流が非常に低くなり、理想的には、使用された露出時間において生成する電子が１個未満となるように、ＭＯＳ変換トランジスタのゲートにおける電圧が選択され得る。完全な電荷移動がなされた後、新たな獲得サイクルが始まり得る。
【００７５】
１つの変形では、図３０に例示されるように、電荷受取デバイスは、埋込フォトダイオードＰＤ１と同じ構造を有し、電荷メモリの役割を果たし、マスク２１０によって入射光から保護されているバッファ構造ＰＤ２である。このバッファ構造ＰＤ２は、フォトダイオードＰＤ１からバッファ構造ＰＤ２へ電荷が流れることを可能にするように、フォトダイオードＰＤ１の電圧よりも高い電圧Ｖｐｉｎを有する。バッファ構造ＰＤ２は、バッファ構造ＰＤ２が電荷を受け取るフォトダイオードよりも小さなサイズからなり得る。なぜなら、バッファ構造ＰＤ２は、光電流を生成する必要がないからである。この構造は、いわゆる「スナップショット」センサを生成するために有用である。「スナップショット」センサでは、すべてのフォトダイオードの各々の電荷が、関連付けられたバッファ構造へ同時に移動され、その後、連続して読み出され、これによって、物体が移動しているケースにおける画像の変形を回避する。電荷は、埋込フォトダイオードＰＤ１から、たとえば、信号ＴＸ１によって制御されるＭＯＳトランジスタのようなトランジスタ素子を介して、関連付けられたバッファ構造ＰＤ２へ移動され得る。電荷を読み出すためにビューを用いた、バッファ構造ＰＤ２から容量性ノードＦＤへの電荷の移動は、たとえば信号ＴＸ２によって制御される別のＭＯＳトランジスタのような別の移動素子を使用して達成され得る。信号ＴＸ１は、バッファ構造ＰＤ２への移動を制御するすべての移動トランジスタへ加えられる一方、信号ＴＸ２は、シーケンシャルに加えられる。
【００７６】
本発明のピクセルの応答の熱依存は、上記式（２）に従って、ＶＴ、Ｉｏ、およびＩｄａｒｋによる。
【００７７】
埋込フォトダイオードにおけるダーク電流は、現代の製造プロセスを使用して、非常に低い値へ減少され得るので、Ｉｄａｒｋは無視され得る。温度に対するＶＴの依存性は、絶対温度に比例する。それは、従来、ビデオカメラ内で遭遇するような利得補正によって極めて容易に補正され得る。
【００７８】
変換トランジスタの電流Ｉｏは、典型的には、６〜７°Ｃ毎に２倍になるので、温度に高く依存する。図１１および図１２が図示すように、この変動は、フォトダイオードのカソードにおける最大可能電圧を変化させることによって、応答曲線を変形させる。フォトダイオードに蓄積された電荷の量はまた、温度の増加が、フォトダイオードのカソードに蓄積された電荷の量を減少させることが理解され得る図１３に例示されるように、温度によってもインパクトを受ける。最終的には、電圧Ｖｐｉｎは、フォトダイオードの物理的な構成による構造によって設定されるが、それは、温度Ｔとともに変化する。
【００７９】
図１０は、変換トランジスタのゲート電圧ＶＧを調整することによって、電圧Ｖｐｉｎにおける変動と同じ効果を生成することが可能であることを示し、したがって、図１３に例示されるように、温度に対する応答における変動は、温度の関数として、電圧ＶＧの適切な調整によって補償され得る。
【００８０】
図１４は、温度が増加する場合、ゲート電圧ＶＧをＶＧ−ｄＶＧへ低下させることによって、フォトダイオードの初期電荷蓄積容量を増加させ、したがって、同じ応答曲線を得ることが可能であることを図示する。
【００８１】
式（３）から、ゲート電圧ＶＧの調整によって、総和ＶＧ＋ＶＴ＊ＬｏｇＩｏを一定に保つことが可能であれば、この変動は補償されることが可能になることが理解され得る。
【００８２】
図１５は、たとえば１つまたは複数の前述したピクセル１０’のような金属の層のように、光に対して不透明な層によってマスクされた１つまたは複数の基準ピクセルを使用して温度補償を実施する１つの可能な手法を例示する。図１６に例示されるように、これら基準ピクセルの１つまたは複数のフォトダイオードへ電流が注入され、これによって、光電流をシミュレートする。この電流は、著しく大きく、この基準ピクセルまたはこれら基準ピクセルは、対数レジームにおいて作用する。この電流は、その照明の効果の下で、フォトダイオードによって生成される光電流と同じ方向の電流を生成する電圧源へ接続された電気抵抗を介して基準ピクセルのフォトダイオードへ注入され得る。変形として、この電流は、フォトダイオードによって生成された光電流と同じ方向の電流を生成する電圧ランプ生成器へ接続されたキャパシタを介して基準ピクセルのフォトダイオードへ注入され得る。
【００８３】
したがって、ダークレベルに対応する基準レベルを生成する代わりに、１つまたは複数の基準ピクセルのこの照明を電気的にシミュレートすることによって、ある照明レベルに対応する基準レベルが生成される。したがって、高い照明レベルにおいて比較的小さい、寄生光の基準信号における効果に関連する欠点が回避される。注入された電流は、たとえば、少なくとも１００００ｌｕｘの照明レベルをシミュレートする。
【００８４】
どのような温度変動も、線形対数遷移をシフトさせ、この基準ピクセルまたはこれら基準ピクセルの応答に対するインパクトを有する。図１７に例示されるようなフィードバックループによって、この基準ピクセルまたはこれら基準ピクセルの応答が常に、あらかじめ定義されたレベルにあるように、ゲート電圧ＶＧを調節することが可能である。この動作は、ピクセルの応答の温度に対する依存性が、成功裡に除去されることを可能にする。図１７では、ピクセル１０および１０’が、変換素子において、本ケースでは、例示された例において同じゲート電圧ＶＧである同じ制御信号を受信することが理解され得る。この制御信号は、基準ピクセルによって生成された信号を、設定点値Ｖｓｅｔｐｏｉｎｔに維持するように生成される。複数の基準ピクセル１０’のケースにおいて、これらピクセルによって生成された平均値が、出力信号として使用され得る。
【００８５】
１つまたは複数の基準ピクセル１０’は、好適には、アクティブなピクセルの温度に可能な限り近い温度を得るために、センサの基板上に配置される。複数の基準ピクセル、または、基準ピクセルのグループは、基板の温度を正しく測定するために、センサにおける様々な場所に配置され得る。基準ピクセルの平均値は、補償を設定するために使用され得る。
【００８６】
その規制は、アナログ手段によって達成され得る。変形として、プロセッサに関連付けられたＡＤＣおよびＤＡＣを含むデジタル手段を使用することが可能である。
【００８７】
１つの変形では、補償は、たとえば、図６を参照して説明された単なる例において、変換トランジスタのゲート電圧ＶＧである制御信号の対応する値を、各温度値に対してダイレクトに生成するルックアップテーブルが格納されたメモリを装備したコントローラを含む回路へ、温度を伝達する温度プローブを使用して達成される。ルックアップテーブルは、較正フェーズにおいて前もって取得され得る。
【００８８】
センサの使用中、温度が大きく変動しないケースでは、または、温度依存性が許容されるケースでは、設定された制御電圧を、要求される非線形応答に応じて、ゲートＶＧへ適用することが可能である。
【００８９】
１つまたは複数の基準ピクセルは、有利には温度補償を取得するために使用される。
【００９０】
変換素子は、ＭＯＳまたはバイポーラ構造からなる複数の形態を採り得る。
【００９１】
有利には、特に、それがＭＯＳトランジスタの問題である場合、変換素子の設計は、ドレイン誘導バリア低下（ＤＩＢＬ）と称される効果の利点を採る。これは、ショートチャネルＭＯＳトランジスタにおいて特に顕著であり得る。同じ効果が、ベースが弱く、たとえば、ｃｍ３あたり原子１０１７個よりも低くにドープされたとき、ＢＪＴトランジスタでも観察される。この効果は、ソースにおけるドレインの静電気影響である。より高いドレイン電圧は、電子が、ソースから出ることをより簡単にする。図１８が示すように、ドレイン電圧ＶＤにおける増加は、同じドレイン電圧を持つゲート電圧ＶＧにおける増加に等しい。言い換えれば、ＤＩＢＬ効果は、しきい値以下のＭＯＳトランジスタにおける電流Ｉｏを調整する。この電流Ｉｏの調整は、本発明に従って、温度関連寄与を相殺し得、したがって、ピクセルの応答の補償を達成し得る。
【００９２】
標準的なＣＭＯＳ製造プロセスでは、ＤＩＢＬ効果は、トランジスタ構造における特別のドープされたウェルによって最小化される。１９８１年にＪｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ  Ｉｎｃ．によって発刊されたＳ．  Ｍ．  Ｓｚｅ著の本である「Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ」のＭＯＳＦＥＴ構造の章は、これら最適化に関する極めて詳細な説明を与える。本発明の文脈では、温度における変動の範囲における電流の補償を生成することを可能にするために、この効果を十分に保つことが好適である。これを達成するための１つの効果的な方法は、ゲートの下の基板のドープを減少させることである。たとえば、ゲートの下の基板のドープを、ｃｍ３あたり１０１４乃至１０１７個の原子から構成されるレベルへ減少させ、ドレインのためのドープの深さを、チャネル長さを大きく減少させることなく、たとえば、チャネルの長さと同じ値（３０％以内）へ増加させることが可能である。したがって、この深さは、たとえば、０．２５ミクロン乃至２ミクロンから構成される。
【００９３】
ＤＩＢＬ効果を活用するこのアプローチの利点は、変換トランジスタのドレイン電圧を調整することによって、設定された電圧をゲートに設定し、補償を生成することを可能にすることである。このケースでは、変換トランジスタのゲートのために、０に等しい電圧ＶＧを使用することを選択することが可能である。０Ｖへバイアスされたゲートは、有利には、表面領域が高くＰドープされた薄い層１１０によって置き換えられ、この層は、フォトダイオードのカソードにおいて、Ｎドープされたウェルから構成されるＰタイプの基板のために、図１９に例示されるようなＰ基板とのコンタクトを生成する。
【００９４】
そのように形成された仮想的なゲートは、従来のトランジスタにおけるように、ゲートの酸化物においてトラップされた電荷によって誘導されるしきい電圧における分散を被らない。表面フェルミレベルを安定にし、さらに、表面漏洩電流を除去するために、たとえば、ｃｍ３あたり１０１７個よりも多くの原子のような、十分に高いドーパント濃度が好まれる。また、この変換トランジスタ、すなわち、いわゆるネイティブトランジスタのための追加ドープなしで、基板を使用することが可能である。このドープは、シリコンウェーハの製造中に、単に一様にドープすることによって保証され、最も一般的なドーパント濃度は、ｃｍ３あたり１０１５個の原子である。
【００９５】
変換トランジスタのドレイン調整電圧は、本明細書では、ドレイン電圧ＶＤの調整によって置き換えられる、ゲート電圧ＶＧにおいて動作することによって達成される補償のために、上記提案されたものと同じ方法を用いて生成され得る。
【００９６】
非線形変換素子はまた、図２０に例示されるようなバイポーラトランジスタであり得る。このケースでは、コレクタは、ドレインと等しく、ベースはゲートと等しく、エミッタは、上記説明されたＭＯＳトランジスタのソースと等しい。式（３）は、以下の形式に書き換えられ得る。
ＶＰＤ＝ＶＥ＝ＶＢ−ＶＴｌｏｇ（Ｉｐｈ＋Ｉｄａｒｋ）＋ＶＴｌｏｇＩＯ      （４）
ここで、ＶＥは、エミッタ電圧であり、ＶＢは、ベース電圧である。
【００９７】
同じ補償メカニズムもそれに当てはまり、以下に説明されるように、制御信号によって、ベース電圧に対して動作することが可能であるか、または、制御電圧によって、制御を達成するようにより良く動作することが可能である。
【００９８】
図２１ａ）に例示された構造は、埋込フォトダイオードとの互換性がない。なぜなら、埋込フォトダイオードのエミッタとカソードとの間の明確な相互接続を生成することが必要であるからである。カソードにおけるコンタクトを形成するには、カソードの一部が、シリコンの表面に触れることが必要である。
【００９９】
埋込フォトダイオードを備えた好適な構造は、ベースを基板へ接続することである。これは、図２１ｂ）に例示されるように、埋込フォトダイオードのアノードを形成する。このケースでは、コレクタの電圧の調整が単独で、温度補償が達成されることを可能にする。
【０１００】
仮想ゲートでのように、ベース領域におけるドーピング濃度は、２つの理由で有利に低い。第１は、たとえば、温度補償のために、５０ｍＶ／Ｖよりも高い（ドレインにおける１Ｖは、５０ｍＶのしきい値における変化を引き起こす）ように、比較的顕著なＤＩＢＬ効果を有することが有利なことである。第２は、埋込フォトダイオードの電圧Ｖｐｉｎに達することができるために、極めて高い最大フォトダイオードカソード電圧が必要とされることである。このドーパント濃度が低くない場合、初期応答が線形プログレッションであることを保証するために、ゼロに非常に近い、または、負でもある電圧Ｖｐｉｎで動作する必要がある。これは、低い光レベルにおける良好な感度が保証されることを可能にする。
【０１０１】
このトランジスタのベースのために、追加のドーピングなくエピタキシャル成長された弱くドープされた基板を使用することが有利である。エピタキシャル成長された基板におけるネイティブドーピングの使用はまた、このタイプのピクセルを活用するセンサにおけるより良好なドーパント均一性を保証する。
【０１０２】
非線形変換トランジスタのドレインまたはコレクタは、典型的にはセンサの供給電圧に近い高電圧へバイアスされることにも留意されたい。したがって、コレクタまたはドレインディフュージョンはまた、入射光によって生成された電子を吸い上げる。この競合は、フォトダイオードの量子効率を減少させる。Ｐドープされたウェルは、埋込フォトダイオードへ向かうこれら電子のうちのいくつかを拒絶する静電気スクリーンを形成し得る。
【０１０３】
図２２は、従来式のＭＯＳ変換トランジスタを備えた本発明に従う実施形態を図示する。例示されるように、照明の下で、埋込フォトダイオードに蓄積された電荷を受け取り、電荷の量を測定するために、フローティングディフュージョンＦＤを使用することが可能である。フローティングディフュージョンＦＤにおける電圧の読出のための電圧フォロワ部分が、概略的に図示される。なぜなら、それは、従来のＣＭＯＳ製造プロセスにおいて利用可能な従来式のトランジスタを用いて容易に作成され得るからである。
【０１０４】
図２３は、移動トランジスタのドープされたドレイン領域の下で、および、変換トランジスタのドレイン領域の下で、ドープされた閉じ込めウェル１４０との変動を例示する。このドープされた閉じ込めウェルは、説明された例では、Ｐ＋タイプからなり、基板はＰタイプからなる。ドープされた閉じ込めウェルは、フォトダイオードのカソードを形成するドープ領域よりも大きな深さに位置する。
【０１０５】
図２４に例示される実施形態では、制御信号は、変換トランジスタのドレイン電圧から構成される。ゲートは、基板と同じ電位にあり、「仮想」ゲートとみなされる。フォトダイオードのドープされた表面領域は、カソードを形成するフォトダイオードのドープ領域を超えて１１５まで延長される。この実施形態は、その仮想ゲートがゼロへバイアスされる変換トランジスタにおけるＤＩＢＬ効果を活用する。ＤＩＢＬ効果を強調するために、変換トランジスタのドレインは、従来のトランジスタである、ピクセルの読み出されたトランジスタのものよりも大きな深さｄへドープされ、特に、選択トランジスタＳＥＬは、従来のトランジスタである。例示されるように、この深さは、埋込フォトダイオードの領域ＮＰＤのものに少なくとも等しくなり得る。Ｐ＋ドープ仮想ゲートは、埋込フォトダイオードの保護層１１０に接続する。
【０１０６】
埋込フォトダイオードのＮドープ領域ＮＰＤは、変換トランジスタのソースの役割を果たす。任意選択で、非常に高いドーパント線量によって引き起こされたトンネリング効果によって、漏洩電流を制限するために、仮想ゲートとドレインとの間のギャップ１５０を残すことが可能である。
【０１０７】
ドープされた閉じ込めゾーンは有利には、変換トランジスタのドレインの下で生成され、同様に、移動トランジスタの下で生成される。
【０１０８】
比較的コンパクトな図２５に例示された実施形態では、バイポーラトランジスタのベースは基板１６９へ接続され、この基板は、埋込フォトダイオードのアノードを形成し、バイポーラトランジスタが非線形変換素子の役割を果たす。強調されたＤＩＢＬ効果変換トランジスタのコレクタ１７０は、埋込フォトダイオードの下に配置される。様々なピクセルのトランジスタのコレクタは、同じ電圧を共有するので、１つにマージされ得る。埋込コレクタ１７０は、表面コンタクトおよび十分に深いＮドープされたウェル（図２５に図示されず）によってすべてのピクセルのためにバイアスされ得、Ｐドープされた第１の基板１６９を通過する。
【０１０９】
図２６に例示された実施形態は、裏側を照明されたピクセル１７１のために適切な構造を有する。変換トランジスタは、バイポーラトランジスタであり、そのベースは、基板へ接続される。この基板は、フォトダイオードのアノードを形成し、コレクタと埋込フォトダイオード（このトランジスタの実際のエミッタ）との間のＤＩＢＬ効果によって温度補償が達成される。
【０１１０】
図２７に例示された実施形態では、移動トランジスタは、ＢＪＴまたは仮想ゲートＭＯＳトランジスタであり、そのゲート電圧は、基板の電圧である。ＤＩＢＬ効果は、フォトダイオードに蓄積された電荷を抽出するために活用される。キャパシタＣＸは、移動を制御する信号ＴＸと、容量性ノードＦＤとの間に接続される。容量性ノードＦＤがリセットされた後、信号ＴＸは、より高いレベルへ変わる。この過電圧は、キャパシタＣＸを介して容量性ノードＦＤへ伝送され、パンチスルー（すなわちＰＴ）と称される極端なＤＩＢＬ効果によって電流を流させる。この電流は、電荷が、埋込フォトダイオードからキャパシタＣＸへ移動されることを可能にする。この図では、フォトダイオードは、裏側から照明され、フォトダイオードのカソードを形成するドープ領域が、変換トランジスタのドレイン１２０の下の領域１３０によって拡大される。表面漏洩電流を除去するために、Ｐタイプの基板のケースにおいてＰ＋タイプからなるドープされた表面領域もまた、領域１３０の上方をドレイン１２０へ向かって１１５まで拡大される。
【０１１１】
この利点は、パンチスルーによる移動が、シリコンのバルクにおいて生じ、したがって、Ｐ＋層が、埋込フォトダイオードのカソードを良好にカバーし得ることである。これは、ダーク電流をさらに減少させる。この製造プロセスは、恐らく、より簡素化され得る。
【０１１２】
これらのすべての実施形態では、読出は、従来の４Ｔピクセル用と同様の手法で実行され、その信号のタイミング図は、図２に例示される。図２８は、すべての実施形態に適用可能な動作タイミング図を与える。
【０１１３】
上記説明された実施形態の簡潔さは、容量性ノードＦＤの電圧の読出に含まれる容量性ノードＦＤとトランジスタとをマージすることによって増加され得る。このケースでは、図２９に例示されるように、非線形変換素子に関連付けられた複数の埋込フォトダイオードは、各々の移動トランジスタを介して同じ容量性ノードＦＤへ接続され得る。これら様々なフォトダイオードは、図２の制御タイミング図とともに、交互に連続して読み出され得る。このコンパクト化技術は、小さなピッチの画像センサにおいて一般に使用される。
【０１１４】
本発明は、説明された例のみに限定されない。特に、ＮキャリアタイプとＰキャリアタイプが反転されてもよく、Ｐタイプの基板が、Ｎタイプの基板になり、Ｎドープされたウェルが、Ｐドープされたウェルになり、その逆もあり得る。
【０１１５】
説明された構造に対して、様々な修正がなされ得る。たとえば、図２４の実施形態は、非線形変換トランジスタおよび移動トランジスタの下で、ドープされた閉じ込めウェルを有さないことがあり得る。
【符号の説明】
【０１１６】
１０  アクティブピクセル
１０’  基準ピクセル
１１  フォトダイオード
１２  非線形電流電圧変換素子
１３  カソード
１４  電荷移動デバイス
１５  受取デバイス
１００  センサ
１０１  行コントローラ
１０２  読出し回路
１０３  列スキャン回路
１０５  インターフェース回路
１０６  温度補償回路
１１０  保護層
１２０  ドレイン
１３０  領域
１５０  ギャップ
１６９  基板
１７０  コレクタ
１７１  ピクセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【国際調査報告】
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