(57)【要約】  ｐ型またはｎ型のドーピングを有するシリコンベースの基板（２）を含み、真性バッファ層（４）が記基板上に位置している光起電力デバイスが提案される。第１のドーピングタイプの第１のシリコン層（６）が、真性バッファ層の所定の領域（４ａ）上に位置している。第１の層は、前記所定の領域（４ａ）の間に隙間（５）を有する。第１のシリコン層は、基板から離れた側に少なくとも部分的に微結晶層を含む。第２のドーピングタイプの微結晶シリコン層（８）が、前記第１のシリコン層（６）上に位置している。第２のドーピングタイプの第３のシリコン層（１０）が、前記真性バッファ層の上の隙間に位置し、第３のシリコン層は、前記シリコンベースの基板に面する側においてアモルファスであり、真性バッファ層から離れる側に少なくとも部分的に微結晶である層を含む。
2018532273.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型またはｎ型のドーピングを有し、かつ第１の面（２ａ）を有するシリコンベースの基板（２）と、
前記第１の面の上に位置している真性バッファ層（４）と、
前記真性バッファ層（４）の上に位置している第１のシリコン層（６）であって、ｐ型のドーピングまたはｎ型のドーピングのうちの１つである第１の型のドーピングを有する第１のシリコン層（６）であって、前記真性バッファ層（４）の所定の領域（４ａ）の上に位置しているパターニングされた層であり、かつ前記所定の領域（４ａ）の間に隙間（５）を有する第１のシリコン層（６）であって、前記シリコンベースの基板（２）から離れた側に少なくとも部分的に微結晶の層を含む、第１のシリコン層（６）と、
前記第１のシリコン層（６）の上に位置している第２のシリコン層（８）であって、前記第１のシリコン層（６）の前記ドーピングに対してｐ型のドーピングまたはｎ型のドーピングの他方である第２の型のドーピングを有する、第２の微結晶シリコン層（８）と、
を含む、光起電力デバイス（１）であって、
前記真性バッファ層（４）の上の前記隙間に位置している第３のシリコン層（１０）であって、前記シリコンベースの基板（２）に面する側においてアモルファスであり、前記第２の型のドーピングを有し、前記真性バッファ層（４）から離れた側に少なくとも部分的に微結晶の層（１０ｂ）を含む、第３のシリコン層（１０）と、
前記第２のシリコン層（８）の上および前記第３のシリコン層（１０）の上に位置している導電性パッド（１２）と、
をさらに含み、
前記第２のシリコン層（８）および前記第３のシリコン層（１０）が、トンネル層と定義される単一の層であって、当該トンネル層のドーピングおよび厚さが、第２のシリコン層（８）が当該光起電力デバイス（１）の電荷収集動作を妨げないように選択されている単一の層を構成する、
光起電力デバイス（１）。
【請求項２】
前記第１のシリコン層（６）が全体的に微結晶である、請求項１に記載の光起電力デバイス（１）。
【請求項３】
前記第３のシリコン層（１０）が、前記シリコンベースの基板（２）に面する側から１ｎｍと５ｎｍの間の距離の所までアモルファスである、請求項１または２に記載の光起電力デバイス（１）。
【請求項４】
前記第１のシリコン層（６）が、前記シリコンベースの基板（２）に面する側から１ｎｍと５ｎｍの間の距離の所までアモルファスである、請求項３に記載の光起電力デバイス（１）。
【請求項５】
前記第３のシリコン層（１０）が、前記シリコンベースの基板（２）から離れた側から１ｎｍと５ｎｍの間の距離の所まで、少なくとも部分的に微結晶である、請求項１から４のいずれか一項に記載の光起電力デバイス（１）。
【請求項６】
前記第１のシリコン層（６）が、前記シリコンベースの基板（２）から離れた側から１ｎｍと５ｎｍの間の距離の所まで、少なくとも部分的に微結晶である、請求項５に記載の光起電力デバイス（１）。
【請求項７】
前記シリコンベースの基板（２）がｎ型にドーピングされ、かつ前記第１の型のドーピングがｎ型であるか、
前記シリコンベースの基板（２）がｎ型にドーピングされ、かつ前記第１の型のドーピングがｐ型であるか、
前記シリコンベースの基板（２）がｐ型にドーピングされ、かつ前記第１の型のドーピングがｎ型であるか、
前記シリコンベースの基板（２）がｐ型にドーピングされ、かつ前記第１の型のドーピングがｐ型である、
請求項１から６のいずれか一項に記載の光起電力デバイス（１）。
【請求項８】
前記シリコンベースの基板（２）が単結晶である、請求項１から７のいずれか一項に記載の光起電力デバイス（１）。
【請求項９】
前記導電性パッドと、前記第２のシリコン層（８）と前記第３のシリコン層（１０）とのうち少なくとも１つとの間に位置している金属酸化物層をさらに含む、請求項１から８のいずれか一項に記載の光起電力デバイス（１）。
【請求項１０】
請求項１に記載の光起電力デバイス（１）を製造するための方法であって、
ａ．第１の面（２ａ）を有し、ｐ型またはｎ型のドーピングを有するシリコンベースの基板（２）を提供するステップと、
ｂ．前記第１の面（２ａ）の上に真性バッファ層（４）を堆積させるステップと、
ｃ．前記真性バッファ層（４）の所定の領域の上にパターニングされた第１のシリコン層（６）を堆積させ、それによって前記所定の領域（４ａ）の間に隙間（５）を残すステップであって、前記第１のシリコン層（６）がｐ型またはｎ型のうち１つである第１の型のドーピングを有し、前記第１のシリコン層（６）が前記シリコンベースの基板（２）から離れた側に少なくとも部分的に結晶の層を含む、ステップと、
ｄ．前記第１のシリコン層（６）の上に前記第２のシリコン層（８）を、かつ前記真性バッファ層（４）の上の前記隙間に前記第３のシリコン層（１０）を形成する微結晶シリコン層（８）を同時に堆積させるステップであって、前記第２のシリコン層（８）が前記第１のシリコン層（６）のドーピングに対してｐ型またはｎ型の他方である第２の型のドーピングを有し、前記第３のシリコン層（１０）が少なくとも前記シリコンベースの基板（２）に面する側においてアモルファス、かつ前記シリコンベースの基板（２）から離れた側で少なくとも部分的に微結晶で、第２の型のドーピング有しており、前記第２のシリコン層（８）と前記第３のシリコン層（１０）が、トンネル層として定義され、前記第２のシリコン層（８）が光起電力デバイスの電荷収集動作を妨げることのないように、当該トンネル層のドーピングおよび厚さが選択されている単一の層を構成する、ステップと、
ｅ．前記第２のシリコン層（８）および前記第３のシリコン層（１０）の上に導電性パッド（１２）を堆積させるステップと、
を含む方法。
【請求項１１】
第２のシリコン層（８）が微結晶タイプのシリコン層であり、前記真性バッファ層（４）がアモルファスである、請求項１０に記載の方法。
【請求項１２】
前記第３のシリコン層（１０）が、前記シリコンベースの基板（２）に面する側から１ｎｍと５ｎｍの間の距離の所までアモルファスとなるように堆積される、請求項１０または１１に記載の方法。
【請求項１３】
前記第１のシリコン層（６）が、前記シリコンベースの基板（２）に面する側から１ｎｍと１０ｎｍの間の距離の所までアモルファスとなるように堆積される、請求項１２に記載の方法。
【請求項１４】
前記第３のシリコン層（１０）が、前記シリコンベースの基板（２）から離れた側から１ｎｍと５ｎｍの間の距離の所まで少なくとも部分的に微結晶となるように堆積される、請求項１０から１３のいずれか一項に記載の方法。
【請求項１５】
記第１のシリコン層（６）が、前記シリコンベースの基板（２）から離れた側から１ｎｍと５ｎｍの間の距離の所まで少なくとも部分的に微結晶となるように堆積される、請求項１４に記載の方法。
【請求項１６】
前記ステップｄ）と前記ステップｅ）の間に、
ｄ１）前記第２のシリコン層（８）と前記第３のシリコン層（１０）のうち少なくとも１つの上に金属酸化物層を堆積させるステップをさらに含む、
請求項１０から１５のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光起電力デバイスの分野に関する。より具体的には、それは、収集材料がパターニングされ、その結果、トンネル接合を有するデバイスとなる、裏面電極を有する光起電力デバイスに関する。本発明はまた、この光起電力デバイスを製造するための方法に関する。
【０００２】
本発明の特定の有利な適用例は電気エネルギーの生成を目的とする光起電力セルの製造であるが、本発明は、より一般的には、光検出器および電離放射線検出器などの、入射した放射が電気信号に変換される、いかなる構造体にも適用される。
【背景技術】
【０００３】
結晶シリコン型太陽電池セルの効率の世界記録は、現在、くし型裏面電極シリコンヘテロ接合太陽電池セル（interdigitated back-contact silicon heterojunction solar cells、ＩＢＣ−ＳＨＪ）が保持している。非特許文献１を参照されたい。しかし、ＩＢＣ−ＳＨＪは、その工程が非常に複雑であることから、順調な普及が妨げられている。実際、ＩＢＣ−ＳＨＪデバイスを実現するには、裏面ａ−Ｓｉ：Ｈ層とＴＣＯ／金属スタックを交互嵌合する櫛状に約１０μｍの精度でパターニングする必要がある。最先端技術からの知られている技法のほとんどはフォトリソグラフィおよびウェットエッチング手順の広範な利用に依存しており、その結果、工程が複雑で高費用になる。例えば、非特許文献２〜５を参照されたい。
【０００４】
別の例では、特許文献１に、「フィンガ」とも定義される電荷キャリア収集構造体の間に絶縁層が必要な、２つのパターニングのステップを必要とするデバイスが記載されている。電荷キャリア収集構造体のうち１つは、ｎにドープされた型またはｐにドープされた型であり、他方の電荷キャリア収集構造体は、他方にドープされたタイプである。特許文献１に記載されたデバイスは、フォトリソグラフィを広範に利用しているため、費用効果が高くない。
【０００５】
特許文献２には２つのパターニングのステップを必要とする別のデバイスが記載されているが、それはｎ型フィンガとＰ型フィンガの間に絶縁層が必要であり、工程が複雑になる。あるいは、レーザーアブレーションを使用することもでき、非特許文献６を参照されたい。しかし、この技法では、レーザ放射の吸収に起因するａ−Ｓｉ：Ｈ層の深刻な損傷を防ぐために、それらの上にバッファ層を堆積させる必要があり、それにより、工程が非常に複雑になる。
【０００６】
さらに別の特許文献３では、２つのパターニングのステップが使用され、ｎ型とｐ型の電荷収集構造体を絶縁するためのバッファ層が必要である。このバッファ層は後にレーザーパターニングされるので、ａ−Ｓｉ：Ｈ層の損傷を防ぐことは難しく、デバイスの寿命が制限されることになる。
【０００７】
どのパターニング技法を選択するかに関わらず、前述したすべての手法で、電子とホールの両方の収集構造体をパターニングする必要がある。図１は、ｎ型とｐ型の両方のａ−Ｓｉ：Ｈ層６、７がパターニングされる、従来技術のＩＢＣ−ＳＨＪ太陽電池セルの典型的な設計を示している。このことにより、どのＩＢＣ−ＳＨＪデバイスでも、その実現には時間がかかり、精密さが要求され、非常に費用効果が低くなる。
【０００８】
この問題に対処するため、いくつかの代替案では、ｎ型にドーピングされた層またはｐ型にドーピングされた層、すなわち電子またはホールの収集構造体である第１のシリコン層６のみをパターンニングすることが提案されている。これらの代替デバイスでは、第２のタイプの第２のシリコン層９は、図２に示されるように、パターニングされた電荷収集構造体６の上に完全に堆積される。その第２のシリコン層９は第１のシリコン層６の型と反対の型であり、すなわち、第１のシリコン層６がｎ型にドーピングされた型ならその第２のシリコン層９はｐ型にドーピングされた型であり、逆もまた成り立つ。図２に示される、結果のデバイスは、「トンネルＩＢＣ−ＳＨＪデバイス」と呼ばれる。図２に示される従来技術のデバイスの例示的実現では、電荷収集構造体の第１の型はｎ型ａ−Ｓｉ：Ｈフィンガであり、このｎ型ａ−Ｓｉ：Ｈのみがパターニングされている。図２のデバイスのこの例示的実現では、ｐ型ａ−Ｓｉ：Ｈ層が、パターニングされたｎ型ａ−Ｓｉ：Ｈフィンガ、すなわちその第１のシリコン層６と同様に、真性ａ−Ｓｉ：Ｈバッファ層４の両方を覆っている。図２の従来技術のデバイスで、パターニングのステップが１つ省かれるので、そのような工程の流れの結果、工程は簡潔化され、よって高い費用効果が得られる。加えて、その第２のシリコン層９は、その第１のシリコン層６のドーピングの型に対して逆のドーピングの型の、自己整合した収集構造体を生成する。図２に示されたデバイスのタイプは、図１に示された、電荷キャリア収集フィンガの型の両方が構造化されたデバイスに比べて低い効率を有する。例えば、特許文献４では、２つの電荷キャリア収集フィンガの型がパターニングされたデバイスに比べて、ＦＦおよびＶｏｃの損失が存在する。これは、特許文献４で使用されるトンネル層が均質で、真性のバッファ層４の上に位置するときと、パターニングされたホール収集フィンガ上に位置するときとで、同じ属性を有するからである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開第０３／０８３９５５号
【特許文献２】国際公開第２００６／０７７３４３号
【特許文献３】米国特許出願公開第２０１４／０３７２３９１９号明細書
【特許文献４】欧州特許出願公開第１５１９４２２号明細書
【特許文献５】国際公開第２００８／０４００２７３号
【非特許文献】
【００１０】
【非特許文献１】K.Masukoら、”Achievement of more than 25% conversion efficiency with crystalline silicon heterojunction solar cell”、IEEE J.Photovoltaics、２０１４年、vol.4、nr.6、1433〜1435頁
【非特許文献２】J.Nakamuraら、”Development of Heterojunction Back Contact Si Solar Cells”、IEEE J.Photovoltaics、２０１４年、vol.4、nr.6、1433〜1435頁
【非特許文献３】N．Mingirulliら、”Efficient interdigitated back-contacted silicon heterojunction solar cells”、Phys. status solidi-Rapid Res.Lett. 、２０１１年４月、vol.5、nr.4、159〜161頁
【非特許文献４】U.K.DASら、”The role of back contact patterning on stability and performance of Si IBC heterojunction solar cells”、第４０回IEEE Photovoltaic Specialist Conference議事録、２０１４年、vol.1
【非特許文献５】S.N.Granataら、”Heterojunction Interdigitated Back-contact Solar cells Fabricated on Wafer Bonded to Glass”、IEEE J.Photovoltaics、２０１４年、1〜7頁
【非特許文献６】S.-De Vecchiら、”Laser assisted patterning of hydrogenated amorphous silicon for interdigitated back contact silicon heterojunction solar cell”、Proc.SPIE、２０１２年１０月、vol.8473、84730R-1頁
【非特許文献７】C. Drozら、”Relationship between Raman crystallinity and open-circuit voltage in micro-crystalline silicon solar cells”、Solar Energy Materials & Solar Cells、２００４年、vol.81、issue 1、61〜71頁
【発明の概要】
【課題を解決するための手段】
【００１１】
本発明は、従来技術の短所を緩和することができる光起電力デバイスに関する。したがって、本発明は、
−ｐ型またはｎ型のドーピングを有し、かつ第１の面を有するシリコンベースの基板と、
−前記第１の面の上に位置する、好ましくは真性バッファ層であるパッシベーション層と、
−前記真性バッファ層の上に位置している第１のシリコン層であって、ｐ型のドーピングまたはｎ型のドーピングのうちの１つである第１の型のドーピングを有する第１のシリコン層であって、前記真性バッファ層の所定の領域の上に位置しているパターニングされた層であり、かつ前記所定の領域の間に隙間を有する第１のシリコン層。第１のシリコン層は、前記シリコンベースの基板から離れた側に少なくとも部分的に微結晶の層を含む。
−前記第１のシリコン層の上に位置している第２のシリコン層であって、前記第１のシリコン層の前記ドーピングに対してｐ型のドーピングまたはｎ型のドーピングの他方である第２の型のドーピングを有する、第２の微結晶シリコン層。
を含む光起電力デバイスに関する。
【００１２】
光起電力デバイスはさらに、
−前記真性バッファ層の上の前記隙間の中に位置している第３のシリコン層であって、少なくとも前記シリコンベースの基板に面する側においてアモルファスであり、前記第２の型のドーピングを有し、前記真性バッファ層から離れた側に少なくとも部分的に微結晶の層を含む、第３のシリコン層と、
−前記第２のシリコン層の上および前記第３のシリコン層の上に位置している導電性パッドと、
をさらに含む。
【００１３】
第２のシリコン層と第３のシリコン層が、トンネル層と定義される単一の層であって、当該トンネル層のドーピングおよび厚さが、第２のシリコン層が光起電力デバイスの電荷収集動作を妨げないように選択されている単一の層を構成する。
【００１４】
一実施形態では、第１のシリコン層が全体的に微結晶である。
【００１５】
一実施形態では、前記第１および／または第３のシリコン層は、前記シリコンベースの基板から離れた側で微結晶である。これにより、前記第２のシリコン層および前記導電性パッドとの、良好な接触を確保することができる。
【００１６】
一実施形態では、前記第３の層は、前記シリコンベースの基板に面する側から１ｎｍと５ｎｍの間の距離の所までアモルファスである。このアモルファス部分によって、前記真性バッファ層との界面において良好なパッシベーションを維持することができる。
【００１７】
一実施形態では、前記第１の層は、前記シリコンベースの基板に面する側から１ｎｍと５ｎｍの間の距離の所までアモルファスである。このアモルファス部分によって、前記真性バッファ層との界面において良好なパッシベーションを維持することができる。
【００１８】
一実施形態では、前記第１の層は、前記シリコンベースの基板から離れた側から１ｎｍと５ｎｍの間の距離の所まで、微結晶である。
【００１９】
一実施形態では、前記第３の層は、前記シリコンベースの基板から離れた側から１ｎｍと５ｎｍの間の距離の所まで、微結晶である。
【００２０】
別の実施形態では、
−前記シリコンベースの基板がｎ型にドーピングされ、かつ前記第１の型のドーピングがｎ型であるか、
−前記シリコンベースの基板がｎ型にドーピングされ、かつ前記第１の型のドーピングがｐ型であるか、
−前記シリコンベースの基板がｐ型にドーピングされ、かつ前記第１の型のドーピングがｎ型であるか、
−前記シリコンベースの基板がｐ型にドーピングされ、かつ前記第１の型のドーピングがｐ型である。
【００２１】
一実施形態では、前記シリコンベースの基板が単結晶で、かつ／または、前記第２のシリコン層が微結晶である。
【００２２】
一実施形態では、前記導電性パッドと、前記第２のシリコン層と前記第３のシリコン層とのうち少なくとも１つとの間に、金属酸化物層が位置していてもよい。そのような金属酸化物層により、電荷キャリア選択性の接触が改善され得る。
【００２３】
本発明はまた、
ａ）第１の面を有し、ｐ型またはｎ型のドーピングを有するシリコンベースの基板を提供するステップと、
ｂ）前記第１の面の上に真性バッファ層を堆積させるステップと、
ｃ）前記真性バッファ層の所定の領域の上にパターニングされた第１のシリコン層を堆積させ、それによって前記所定の領域の間に隙間を残すステップであって、前記第１のシリコン層がｐ型またはｎ型のうち１つである第１の型のドーピングを有し、前記第１のシリコン層６が前記シリコンベースの基板２から離れた側に少なくとも部分的に結晶の層を含む、ステップと、
ｄ）前記第１のシリコン層の上に第２のシリコン層を、かつ前記真性バッファ層の上の前記隙間に第３のシリコン層を形成する、トンネル層とも定義される微結晶シリコン層を同時に堆積させるステップであって、前記第２のシリコン層が前記第１のシリコン層のドーピングに対してｐ型またはｎ型の他方である第２の型のドーピングを有し、前記第３のシリコン層が少なくとも前記シリコンベースの基板に面する側においてアモルファス、前記シリコンベースの基板から離れた側が少なくとも部分的に微結晶で、第２の型のドーピングを有しており、前記第２のシリコン層と前記第３のシリコン層が、トンネル層として定義され、第２のシリコン層が光起電力デバイスの電荷収集動作を妨げることのないように、前記トンネル層のドーピングおよび厚さが選択されている単一の層を構成する、ステップと、
ｅ）前記第２の層および前記第３の層の上に導電性パッドを堆積させるステップと、
を含む、光起電力デバイスを製造するための方法に関する。
【００２４】
この方法の一実施形態では、前記第２のシリコン層は微結晶タイプのシリコン層であり、前記真性バッファ層はアモルファスである。
【００２５】
この方法の一実施形態では、前記第１の層は、前記シリコンベースの基板に面する側から１ｎｍと５ｎｍの間の距離の所までアモルファスとなるように堆積される。
【００２６】
この方法の一実施形態では、前記第３の層は、前記シリコンベースの基板に面する側から１ｎｍと５ｎｍの間の距離の所までアモルファスとなるように堆積される。
【００２７】
前記方法の一実施形態では、前記第１および／または第３の層は、前記シリコンベースの基板から離れた側で微結晶となるように堆積される。
【００２８】
この方法の一実施形態では、前記第１および／または第３の層は、前記シリコンベース基板から離れた側から１ｎｍと５ｎｍの間の距離の所まで微結晶となるように堆積される。
【００２９】
一実施形態では、この方法は、前記ステップｄ）と前記ステップｅ）の間に、
−ｄ１）前記第２のシリコン層と前記第３のシリコン層のうち少なくとも１つの上に金属酸化物層を堆積させるステップをさらに含む。
【００３０】
次に、添付の図面を参照しながら本発明について説明する。
【図面の簡単な説明】
【００３１】
【図１】ｎ型とｐ型の両方のａ−Ｓｉ：Ｈ層がパターニングされた、従来技術の光起電力ＩＢＣ−ＳＨＪセルの概略断面図である。
【図２】ｎ型とｐ型のａ−Ｓｉ：Ｈ電荷収集構造体のうち１つだけがパターニングされ、他方の型のａ−Ｓｉ：Ｈ層が真性ａ−Ｓｉ：Ｈバッファ層とパターニングされたａ−Ｓｉ：Ｈ電荷収集構造体との両方を覆う、従来技術のトンネルＩＢＣ−ＳＨＪ光起電力デバイスの概略断面図である。
【図３】真性バッファ層の所定の領域上に位置する第１のシリコン層と、第１のシリコン層上に位置する第２の層と、前記所定の領域の間の隙間に位置する第３のシリコン層とを含む、本発明の光起電力デバイスの概略断面図である。
【図４ａ】本発明による、光起電力デバイスの製造工程のプロセスフローを示す。
【図４ｂ】本発明による、光起電力デバイスの製造工程のプロセスフローを示す。
【図４ｃ】本発明による、光起電力デバイスの製造工程のプロセスフローを示す。
【図４ｄ】本発明による、光起電力デバイスの製造工程のプロセスフローを示す。
【図５】本発明の光起電力デバイスの電流密度を動作電圧の関数として示す。
【発明を実施するための形態】
【００３２】
図３は、本発明による光起電力デバイス１の層の基本構成を示す。
【００３３】
光起電力デバイス１は、ｎ型にドーピングされていてもまたはｐ型にドーピングされていてもよいシリコンベース基板２を含む。シリコンベースの基板２は、入射光（図３のｈｖ）と反対の側に位置する第１の面２ａを有する。前記第１の面２ａの上には、真性バッファ層４が位置する。この真性バッファ層４はアモルファス層である。真性バッファ層４の役割は、前記シリコンベースの基板２の裏面でのキャリアの再結合率を減少させることである。
【００３４】
前記真性バッファ４の上の入射光と反対の側に第１のシリコン層６が位置する。前記第１のシリコン層６は、ｐ型にドーピングされていてもまたはｎ型にドーピングされていてもよい第１の型のドーピングを有するシリコン層である。前記第１のシリコン層６の役割は、これがｎ型であれば電子を収集し、ｐ型であればホールを収集することである。前記第１のシリコン層６は、図４ａおよび図４ｂに示されるように、真性バッファ層４の所定の領域４ａ上に位置する。言い換えれば、第１のシリコン層６は、真性バッファ層４上に位置する、「島」とも定義される、ｐ型にドーピングされたまたはｎ型にドーピングされたシリコンの複数の領域を形成する。前記島は、「電荷収集構造体」とも定義され、あるいは「フィンガ」とも定義される。前記第１のシリコン層６は、好ましくは、ｎ型アモルファスシリコン（ａ−Ｓｉ：Ｈ）、プロト結晶シリコン（proto-crystalline silicon、ｐｃ−Ｓｉ：Ｈ）、ナノ結晶シリコン（ｎｃ−Ｓｉ：Ｈ）、微結晶シリコン（μｃ−Ｓｉ：Ｈ）、それらの層の任意の組み合わせもしくはスタック、または、それらの層を使用して作られた任意の合金（酸素合金または炭素合金など）から作られる。
【００３５】
一実施形態では、第１のシリコン層６は、さらに説明される第２のシリコン層８および導電性パッド１２との良好な接触を確保するように、前記シリコンベースの基板２から離れた側に少なくとも部分的に微結晶である層を含む。一実施形態では、第１のシリコン層６は全体的に微結晶層である。
【００３６】
微結晶（microcrystalline）という語は、当該層のラマン結晶化度によって定められる。あるシリコン層のラマン結晶化度（Χｃ）は次のとおりに定められ（例えば、非特許文献７を参照）、
Χｃ＝（Ａ５１０＋Ａ５２０）／（Ａ４８０＋Ａ５１０＋Ａ５２０）
ここで、Ａ４８０、Ａ５１０、Ａ５２０は、それぞれ、４８０ｃｍ−１、５１０ｃｍ−１、５２０ｃｍ−１におけるガウス曲線ピークの下の面積を示す。
【００３７】
本明細書では、微結晶シリコン層を、ラマン結晶化度が５％を超えるシリコン層と定義する。逆に、アモルファスシリコン層は、Χｃ＜５％である層と定義される。
【００３８】
前記所定の領域４ａの間には、前記第１のシリコン層の材料が存在しない隙間５がある。これらの隙間５には、さらに詳しく説明するように、入射光と反対の側に第３のシリコン層１０が位置する。
【００３９】
アモルファスの真性バッファ層４上に微結晶層を堆積させようとすると、この微結晶層が真性バッファ層４から最初の１ｎｍのところまで結晶変態を呈し、薄いアモルファス部分１０ａとなることが分かっている。この結晶変態は、堆積パラメータに依存する。具体的には、前記真性バッファ層４に面する前記第３のシリコン層１０は、さらに詳細に説明するように、前記真性バッファ層４の側にはアモルファスであり、前記真性バッファ層４から離れた側には好ましくは微結晶部分１０ｂを含む。第３のシリコン層１０が真性バッファ層４の側にはアモルファスであるという性質により、前記第３のシリコン層１０と前記真性バッファ層４との間の界面におけるキャリア再結合率を減少させることができる。前記第３のシリコン層１０の前記微結晶部分１０ｂにより、少なくとも導電性パッドとの接触を改善することができ、また、電荷収集効率も改善することができる。
【００４０】
図３および図４ｃに示されるように、前記第１のシリコン層６の上の、前記真性バッファ層４と反対の側に第２の微結晶シリコン層８が位置する。前記第２のシリコン層８は、前記第１のシリコン層６の前記第１の型のドーピングに対してｐ型のドーピングまたはｎ型のドーピングの他方である第２のタイプのドーピングがされている。例えば、第１のシリコン層６がｐ型にドーピングされていれば、第２のシリコン層８はｎ型にドーピングされており、逆もまた成り立つ。
【００４１】
本発明のすべての実施形態において、前記第１のシリコン層６および前記第３のシリコン層１０はどちらも、前記シリコンベースの基板２から離れた側では微結晶である。これにより、前記第２のシリコン層８および前記導電性パッド１２のそれぞれとの良好な接触が確保される。
【００４２】
一実施形態では、前記第１のシリコン層６は全体的に微結晶である。全体的にとは、その層の全体積にわたっていると定義される。
【００４３】
一実施形態では、前記第１のシリコン層６および前記第３のシリコン層１０はどちらも、前記シリコン基板２に面する側にアモルファスであり、前記真性バッファ層４との界面で良好なパッシベーションを維持することができる。前記第１のシリコン層６と前記第３のシリコン層１０のアモルファス部分の、シリコン層の平面に垂直に定められる厚さは、異なってもよい。
【００４４】
一実施形態では、前記第３の層１０は、前記シリコンベースの基板２に面する側から１ｎｍと５ｎｍの間の距離の所まで、アモルファスである。１０ｎｍの距離または２０ｎｍの距離などの、他の距離もまた可能である。
【００４５】
別の実施形態では、前記第３のシリコン層１０は、前記シリコンベースの基板から離れた側から１ｎｍと５ｎｍの間の距離の所まで、微結晶である。１０ｎｍの距離または２０ｎｍの距離などの、他の距離もまた、可能である。
【００４６】
本発明の製造方法の主要ステップにおいてさらに説明するように、前記第２のシリコン層８と前記第３のシリコン層１０とは、単一の工程ステップで実現される。前記第２のシリコン層８と前記第３のシリコン層１０とを単一の工程ステップで実現することにより、前記第２のシリコン層８および前記第３のシリコン層１０は、トンネル層と定義される、その特性が、前述した理由により、前記真性バッファ層４上にあるときと前記第１のシリコン層６上にあるときで異なる、単一の層を組成する。
【００４７】
前記単一のトンネル層によって、図３および図４ｄに示されるように、導電性パッド、好ましくはＴＣＯ／金属の導電性パッドとの良好な接触が確保される。
【００４８】
言い換えれば、トンネル層は、第１の部分、すなわち前記第１のシリコン層６の上に位置する前記第２のシリコン層８と、第２の部分、すなわち前記真性バッファ層４の上に位置し、前記真性バッファ層４の側にアモルファス層部分１０ａと、前記真性バッファ層４から離れた側に微結晶層部分１０ｂを含む、前記第３のシリコン層１０とを含む。トンネル層のドーピングおよび厚さが慎重に選択されているならば、前記第２のシリコン層８が前記第１のシリコン層６を覆っていることによってデバイスの電荷収集動作が妨げられることはない。詳細な例についてさらに説明する。
【００４９】
まとめると、前記隙間５の上に位置する前記トンネル層の部分、すなわち前記第３のシリコン層１０は、従来技術のＩＢＣ−ＳＨＪ光起電力デバイスでは達成できない独自の特性をもつ。実際には、前記トンネル層のアモルファス部分により真性バッファ層４との良好なパッシベーションが確保され、その一方で、前記真性バッファ層４から離れた側の前記トンネル層の微結晶の性質により導電性パッド１２との良好な接触が確保され、電荷収集構造体の２つのタイプ、すなわち前記第１のシリコン層６と前記第３のシリコン層１０の実質的に類似の、かつ向上された電荷収集効率も確保される。
【００５０】
トンネル層の前記第１および前記第２の部分の異なった特性は、前記第１および第２の部分が前記真性バッファ層４と前記第１のシリコン層６のどちらの上にあるかによって決まり、さらに説明する製造方法によって達成される。前記トンネル層は、本発明の重要な側面であり、電子とホールの収集構造体が単一の工程ステップで実現され、それによりデバイスを非常に効率的で費用効果の高いものにするため、従来技術のＩＢＣ−ＳＨＪ光起電力デバイスの制限のほとんどを緩和する。
【００５１】
シリコンベースの基板２、第１のシリコン層６、第２のシリコン層８、および第３のシリコン層１０の、様々な、可能性のあるドーピングの組み合わせを表１に示す。
【表１】
2018532273.tif 000003
【００５２】
例えば、光起電力デバイス１の好ましい実施形態（表１の例１）は、ｎ型のシリコンベースの基板２、ｎ型の第１のシリコン層６、ｐ型の第２のシリコン層８、およびｐ型の第３のシリコン層１０を含む。この好ましい実施形態では、前記第２のシリコン層８および前記第３のシリコン層１０を含むトンネル層は、単一のｐ型トンネル層を構成する。より正確には、この好ましい実施形態では、ホールはｐ型の第３のシリコン層１０によって収集され、電子はｎ型の第１のシリコン層６によって収集されて、次いでｐ型のシリコン層８を通って電極１２にトンネルする。この例では、ｎ型の第１のシリコン層８を覆うトンネル層の部分はｐ型であり、すなわちｐ型の第２のシリコン層８である。ｐ型トンネル層のドーピングおよび厚さが正しく選択されているならば、前記ｐ型の第２のシリコン層８に対応するトンネル層のその部分を通って電子がトンネルするので、このｐ型の第２のシリコン層８がデバイスの電荷収集動作を妨げることはない。
【００５３】
前記第３のシリコン層１０のアモルファス側から微結晶側への結晶転移に、さまざまな形が考えられることは明らかである。この結晶転移は、ほぼ線形の転移であってもよいし、または、指数関数的な転移もしくは事実上ステップ状の転移などの別の転移であってもよい。
【００５４】
前記トンネル層の厚さ、すなわち、前記第２のシリコン層８および前記第３のシリコン層１０の厚さは、好ましくは１ｎｍと２００ｎｍの間、より好ましくは１ｎｍと１００ｎｍの間、さらに好ましくは１ｎｍと５０ｎｍの間である。
【００５５】
前記第３のシリコン層１０の部分１０ｂのラマン結晶化度は、好ましくは５％と１００％の間、より好ましくは１０％と８０％の間、さらに好ましくは２０％と６０％の間である。
【００５６】
第２のシリコン層８が部分的に結晶性である場合は、その結晶部分は５％と１００％の間、好ましくは１０％と８０％の間、さらに好ましくは２０％と６０％の間のラマン結晶化度を有する。
【００５７】
どのような実施形態でも、第２の層６および第３の層１０の微結晶化度は異なっていてもよい。
【００５８】
一実施形態では、シリコン層８および１０と電極１２との間に金属酸化物層が位置してもよい。金属酸化物層はＭｏＯｘ、ＶａＯｘ、またはＨｆＯｘで作られていてもよく、キャリア選択性の接点として働く。前記金属酸化物層は、従来技術の知られているいかなる方法でパターニングされてもよい。
【００５９】
本発明の光起電力デバイス１がシリコンベースの基板２の入射光の側に位置するいくつかの異なる層を含んでもよいことは一般的に理解される。図４に示されている典型的な層は、前記真性バッファ層４と異なってもよいバッファ層１７、好ましくは前記シリコンベースの基板６の型と同じ型のアモルファス層である前面層１６、および、反射防止層１５である。上記のもの以外の他の層が光起電力デバイス１上に位置してもよいことが理解される。
【００６０】
本発明は、
ａ）第１の面２ａを有するシリコンベースの基板２を提供する、
ｂ）図４ａに示されるように、前記第１の面２ａの上に真性バッファ層４を堆積させる、
ｃ）図４ｂに示されるように、パターニングされた、ｐ型またはｎ型のうち１つである第１の型にドーピングされている第１のシリコン層６を前記真性バッファ層４の所定の領域４ａに堆積させ、それによって前記所定の領域４ａの間に隙間５を残す。前記第１のシリコン層６は前記シリコンベースの基板２から離れた側に少なくとも部分的に微結晶層を含む。前記パターニングされた第１のシリコン層６の堆積は、本明細書にその全体が組み込まれる特許文献５に記載される技法によって行われてもよい。
ｄ）図４ｃに示されるように、前記第１のシリコン層６の上に全体的に微結晶である第２のシリコン層８を、前記真性バッファ層４の上で前記隙間５に第３のシリコン層１０を、前記第２のシリコン層８と前記第３のシリコン層１０が単一のトンネル層を形成するように同時に堆積するが、前記第２のシリコン層８は前記第１のシリコン層６のドーピングに対してｐ型またはｎ型の他方の型である第２の型にドーピングされており、前記第３のシリコン層１０は前記シリコンベースの基板２に面する側でアモルファス、前記シリコンベースの基板２から離れた側で少なくとも部分的に微結晶であり、前記第２の型にドーピングされており、前記第２のシリコン層８および前記第３のシリコン層１０はトンネル層として定義される、前記シリコン層８が光起電力デバイスの電荷収集動作を妨げることのないようにそのドーピングおよび厚さが選択される単一の層を構成する。
ｅ）図４ｄおよび図３に示されるように、前記第２のシリコン層８および前記第３のシリコン層１０の上に導電性パッド１２を堆積させる。導電性パッドは、好ましくはＴＣＯ層１４および金属層１６を含む。
のステップを含む、図４ａから図４ｄに示される光起電力デバイスの製造方法によってさらに達成される。
【００６１】
本発明の方法の利点は、前記第２のシリコン層８と、前記第３のシリコン層１０の前記真性バッファ４から離れた側に位置する部分とが両方とも、低減された移動損失によりデバイスのパフォーマンスを著しく向上させる微結晶であることである。本方法のもう１つの利点は、前記第２のシリコン層８および前記第３のシリコン層１０の、導電性パッド１２のＴＣＯ層との接触が改善され、標準的なＴＣＯ層の堆積の工程変動の影響を受けにくいことである。
【００６２】
本発明の方法の重要な利点は、ただ１つのパターニングステップが必要であるため、ＢＣ−ＳＨＪを作成するのに、高速で拡張性の高い工程を使用できることである。ある好ましい方法では、電子収集構造体、すなわちｎ型の第１のシリコン層６を実現するために、単一のパターニングステップを行われる。
【００６３】
本方法の好ましい一実施形態では、前記真性バッファ層４はアモルファス層である。
【００６４】
本方法の一実施形態では、前記第３のシリコン層１０は、前記シリコンベースの基板２に面する側から１ｎｍと５ｎｍの間の距離まで実質的にアモルファスとなるように堆積される。
【００６５】
本方法の別の実施形態では、前記第３のシリコン層１０は、前記シリコンベースの基板２から離れた側から１ｎｍと５ｎｍの間の距離まで微結晶となるように堆積される。
【００６６】
本方法の一実施形態では、前記第１のシリコン層６は、前記シリコンベースの基板２に面する側から１ｎｍと５ｎｍの間の距離の所までアモルファスとなるように堆積される。
【００６７】
本方法の別の実施形態では、前記第１のシリコン層６は、前記シリコンベースの基板２から離れた側から１ｎｍと５ｎｍの間の距離の所まで微結晶となるように堆積される。本方法の変形形態では、前記第１のシリコン層６および前記第３のシリコン層１０の堆積される厚さは異なってもよい。また、前記第１のシリコン層６が全体的に微結晶なのではなく、前記真性バッファ層４から離れた側に微結晶層を含む場合には、前記第１のシリコン層６および前記第３のシリコン層１０の結晶性の部分の厚さは異なっていてもよい。
【００６８】
前記第１、第２、および第３のシリコン層６、８、１０のその平面内に画定される横方向の寸法は異なってもよいことは一般に理解される。
【００６９】
本方法の別の実施形態では、前記ステップｄ）と前記ステップｅ）の間に、以下のステップが行われる。
ｄ１）前記第２のシリコン層８と前記第３のシリコン層１０のうち少なくとも１つの上に金属酸化物層を堆積させるステップ。前記金属酸化物層は、ＭｏＯｘ層、ＶａＯｘ層、またはＨｆＯｘ層であってもよいが、必ずしもそうでなくてもよい。金属酸化物層はキャリア選択性の接点として働き、従来技術の知られたいかなる方法によってパターニングされてもよい。
【００７０】
製造方法を完全に開示するために、下記に、ｎ型のＳｉ基板２、ｎ型の第１のＳｉ層６、ｐ型の第２のＳｉ層８、ｐ型の第３のＳｉ層１０を含む好ましい実施形態の詳細な製造工程をより詳しく説明する。
【００７１】
プラズマ化学気相成長（ＰＥＣＶＤ）リアクタを使用して、第１、第２、および第３のシリコン層６、８、および１０を堆積させる。ｎ型の前記第１のシリコン層６には、ＳｉＨ４、Ｈ２、ＰＨ３の混合ガスを使用する。ｐ型の前記第２のシリコン層８および前記第３のシリコン層１０にはＳｉＨ４、Ｈ２、Ｂ（ＣＨ３）３の混合ガスを使用する。どちらの場合も、ガスの希釈を高めるために、さらにＤ２ガスを加えることができることに留意する。好ましい堆積温度は１８０℃である。第１、第２、第３のシリコン層６、８、１０はすべて、好ましくは、最初の１ナノメートルの堆積の厚さの中に真性の「シード層」を含むことができる。このシード層はアモルファス層であり、前記第１、第２、第３のシリコン層６、８、１０の中の微結晶成長領域への移行をコントロールするのを助ける。より正確には、前記シード層が厚いほど、前記第１、第２、第３のシリコン層６、８、１０の中で微結晶成長領域への移行が急峻になる。
【００７２】
シード層を全く使用しない場合には、堆積される第１、第２、第３のシリコン層６、８、１０は、その厚さのほぼ全体にわたってアモルファスとなるが、それに対して、厚いシード層を使用する場合は、前記第１、第２、第３のシリコン層６、８、１０は厚さ全体にわたり少なくとも部分的には微結晶となる。言い換えれば、前記第１、第２、第３のシリコン層６、８、１０の一部分である前記シード層の厚さによって、前記第１、第２、第３のシリコン層６、８、１０内のアモルファスから微結晶への移行の深さが制御される。より正確には、本発明の好ましい一実施形態では前記第１のシリコン層６は微結晶であるので、アモルファスのバッファ層４上でより早く微結晶領域へ移行できるように、第１のシリコン層６の堆積には厚めのシード層（５ｎｍから１０ｎｍの厚さ）が使用される。
【００７３】
これに対して、薄い、通常１ｎｍの厚さのシード層を使用すると、アモルファス層１０ａ（前記第３のシリコン層１０の一部）が得られる。アモルファス層１０ａの使用により、前記真性バッファ層４と第３のシリコン層１０との間の界面で良好なパッシベーションを維持することができ、その結果、最終的なデバイスの効率が改良される。前述したように、前記第２のシリコン層８および第３のシリコン層１０は共に、前述したように前記トンネル層を構成する。したがって、前記トンネル層は、第２のシリコン層８と第３のシリコン層１０を同時に堆積させること、すなわち、両方の層８、１０を同じパラメータで堆積させることによって実現される。前記シリコン層８は前記第３のシリコン層１０のように薄いシード層を有するが、２から離れた側に必ず全面的に微結晶層を含む第１のシリコン層６の上で成長するので、完全に微結晶となり、シード層は０ｎｍ（すなわち、シード層が全くない）から１０ｎｍの間の厚さを有することができる。前記第１、第２、第３のシリコン層６、８、１０の、前記シード層の厚さを含む、合計の厚さは、一般に０．１ｎｍから１００ｎｍの範囲である。
【００７４】
第１、第２、第３のシリコン層６、８、１０に必要なシード層およびドーピング層について、２つの堆積領域が特定されている。「高出力／高圧」領域と呼ばれる第１の好ましい領域では、ＰＥＣＶＤは１３．５６ＭＨｚで動作し、層の堆積の間、圧力は５ｍｂａｒと１０ｍｂａｒの間に設定され、出力密度は好ましくは０．５Ｗ／ｃｍ２に近い。「低出力／低圧」と呼ばれる第２の領域では、ＰＥＣＶＤは８１．３６ＭＨｚで動作し、圧力は１ｍｂａｒと５ｍｂａｒの間に設定され、出力密度は好ましくは０．１Ｗ／ｃｍ２に近い。通常、シード層とドーピング層には同じ領域が使用される、すなわち、例えば、層６のシード層に「高出力／高圧」領域を使用する場合、層６のドーピング部分にも同じ領域が使用されることに留意されたい。ただし、第１、第２、第３の層６、８、１０の中で２つの領域を組み合わせることは可能である。
【００７５】
「高出力／高圧」領域では、シード層の（Ｈ２＋Ｄ２）／ＳｉＨ４比は４５０で、「低出力／低圧」領域では１８５である。これらのパラメータは、第１のシリコン層６または、第２および第３のシリコン層８および１０でシード層を使用するか否かに関わらず、同じである。
【００７６】
ｎ型の第１のシリコン層６について、（Ｈ２＋Ｄ２）／ＳｉＨ４と（Ｈ２＋Ｄ２）／ＰＨ３の比は、「高出力／高圧」領域ではそれぞれ１３３と１６０であり、「低出力／低圧」領域ではそれぞれ１８５と７８である。
【００７７】
ｐ型の第２および第３のシリコン層８および１０について、（Ｈ２＋Ｄ２）／ＳｉＨ４と（Ｈ２＋Ｄ２）／Ｂ（ＣＨ３）３の比は、「高出力／高圧」領域ではそれぞれ２６６と３５５である。第２および第３のシリコン層８および１０のドーピング部分の堆積には「低出力／低圧」領域は好ましくないことに留意されたい。
【００７８】
上記で説明した詳細な工程ステップの経験的なパラメータが下記の表２にまとめられている。
【表２】
2018532273.tif 000004
【００７９】
正しいドーピングの組み合わせを使用するならば、ｎ型の第１のシリコン層６を含む前記好ましい実施形態のための上記の堆積パラメータを本発明の他の実施形態を実現するためにも使用することができることに留意されたい（上記「アモルファスの真性バッファ層４上に微結晶層を堆積させようとすると、」で始まる段落を参照）。
【実施例】
【００８０】
以下の例示的トンネルＩＢＣデバイスの構造的特徴の製造の方法および説明は本発明を例証するが、その範囲を制限することはない。
【００８１】
本発明による例示的トンネルＩＢＣ−ＳＨＪデバイス１のプロセスフローの説明
本発明による例示的光起電力デバイス１を実現するために、以下のステップが行われる。
１．切断されたシリコン（Ｓｉ）ウェーハを提供し、第１の切断ダメージエッチングのステップを行い、その結果、滑らかなウェーハ表面を得る。
２．アルカリによるテクスチャリングおよび化学洗浄を行う。
３．Ｓｉウェーハを、酸化物エッチングされるように５％フッ化水素酸溶液に短時間浸してから、プラズマ化学気相成長（ＰＥＣＶＤ）ツールにロードする。
４．前記Ｓｉウェーハの入射光の側、すなわち表側に、パッシベーションと反射防止の層を堆積させる。
５．Ｓｉウェーハ上の、入射光と反対の側である裏側に、単一の真性ａ−Ｓｉ：Ｈパッシベーション層を堆積させる。
６．第１の極性の型を有する第１のシリコン層６を前記裏側にプラズマ堆積させる。
７．前記第１のシリコン層６を、任意の適切なパターニング技法を使用してパターニングする。
８．前記第１のシリコン層６と逆の極性を有する、トンネル層と定義される層を、真性バッファ層４と前記第１のシリコン層６の両方を覆うように、領域全体にわたって堆積させる。
９．入射光の側と反対のウェーハの側に裏面電極を製造するために、物理気相成長（ＰＶＤ）技法を使用して、前記トンネル層の上にＴＣＯ／金属スタックを堆積させる。
１０．堆積されたＴＣＯ／金属スタックを、任意の適切な技法を使用してパターニングする。
１１．最後に、ａ−Ｓｉ：Ｈ層の、存在する可能性のあるスパッタリングに起因するダメージを修復するために、例示的光起電力デバイス１を硬化（cure）させる。
【００８２】
本発明による例示的トンネルＩＢＣ−ＳＨＪデバイスの構造的特徴の説明
前述した工程ステップにより実現される、光起電力デバイス１の例示的実現物には、以下の構造的特徴がある。
・Ｓｉ基板はｎ型にドーピングされ、その厚さは一般に１００μｍと２８０μｍの間である。
・入射光の側の表面層２０は、それぞれの厚さが０ｎｍから１０ｎｍの間である、真性のおよびｎ型にドーピングされたａ−Ｓｉ：Ｈ層のスタックにある。前記表面層２０には、７５ｎｍの厚さのＳｉＮｘ層が被せられている。より好ましくは、パッシベーションと反射防止の両方の特性をもつ単一のＳｉＮｘ層が使用されてもよく、この場合は、表面側にａ−Ｓｉ：Ｈ層は堆積されない。
・バッファ層は、１ｎｍから１０ｎｍの間の厚さを有する真性ａ−Ｓｉ：Ｈ層４である。
・パターニングされた第１のシリコン層６は、Ｓｉ基板に平行な平面内に画定される０．１ｍｍと２．０ｍｍの間の幅を有し、前記Ｓｉ基板に垂直に画定される１ｎｍと１００ｎｍの間の厚さを有する、ｎ型シリコン構造体内にある。第１のシリコン層６はその場シャドーマスキング技法（in-situ shadow masking technique）を使用してパターニングされる。第１のシリコン層６は、表２に与えられるＰＥＣＶＤパラメータを使用して堆積される。
・ｎ型の第１の型のシリコンの島の間の隙間５は、一般に０．１ｍｍと２．０ｍｍの間の横方向の寸法を有する。
・全領域のトンネル層は、１ｎｍと１００ｎｍの間の厚さを有するｐ型シリコン層である。
・全領域のトンネル層は、真性バッファ層４との界面で、前記界面から少なくとも１ｎｍから５ｎｍの位置までアモルファスである。全領域のトンネル層は、第２および第３のシリコン層８および１０について、表２に与えられるＰＥＣＶＤパラメータを使用して堆積される。
・ＴＣＯ／金属電極１０は、好ましくはホットメルトインクジェット印刷とウェット化学エッチングの組み合わせによりパターニングされる。
【００８３】
本発明の例示的デバイスで得られる一般的な性能を表３に示す。
【表３】
2018532273.tif 000005
【００８４】
表３は、本発明の光起電力デバイスに比べて、特許文献４に記載されたデバイスの曲線因子（ＦＦ）は３．２％低く、開放電圧（Ｖｏｃ）は３０ｍＶ低いことを示している。
【００８５】
図５に、本発明の例示的光起電力デバイス１の動作電圧の関数における、測定された電流密度との関係を示す。
【００８６】
例示的光起電力デバイス１は、本発明の２重の利点を示している。
・第１に、ただ１つのパターニングステップがＰＥＣＶＤ層に必要なので、その工程の結果、最先端技術から知られているものよりも簡潔で信頼性が高く費用効果の高い解決策が得られる。
・第２に、ＴＣＯ／金属電極との界面でμｃ−Ｓｉ：Ｈ層を使用することにより接点抵抗が低下し、よって、最終的なデバイスのＦＦが高くなる。同時に、バッファ層との界面ではｐ型トンネル層はアモルファスなので、それにより良好なパッシベーションが確保され、よって、最終的なデバイスでは優れたＶｏｃが得られる。これは、２つの電荷収集の型（すなわりｎ型とｐ型）のそれぞれがパターニングされる光起電力デバイスに比較してＦＦおよびＶｏｃの損失に悩まされる、Ｃに記載されたデバイスとは対照的である。これは、特許文献４に記載されたデバイスで使用されるトンネル層が、真性バッファ層４の上に位置するときと、パターニングされたホール収集構造体、すなわち前記第１のシリコン層６の上に位置するときとで、同じ特性を有するという事実による。
【図１】
2018532273.tif 000006
【図２】
2018532273.tif 000007
【図３】
2018532273.tif 000008
【図４ａ】
2018532273.tif 000009
【図４ｂ】
2018532273.tif 000010
【図４ｃ】
2018532273.tif 000011
【図４ｄ】
2018532273.tif 000012
【図５】
2018532273.tif 000013
【国際調査報告】
2018532273.tif 000014
2018532273.tif 000015
2018532273.tif 000016