(57)【要約】  相補ビットセルが、第1のアクセストランジスタに結合されるフリー層を有し、ビット線に結合されるピンド層を有する第1の磁気トンネル接合(MTJ)デバイスを含む。相補ビットセルはまた、同じビット線に結合されるフリー層を有し、第2のアクセストランジスタに結合されるピンド層を有する第2のMTJデバイスを含む。
2018524806.tif 000002
【特許請求の範囲】
【請求項１】
第1のアクセストランジスタに結合されるフリー層を有し、かつビット線に結合されるピンド層を有する第1の磁気トンネル接合(MTJ)デバイスと、
同じビット線に結合されるフリー層を有し、かつ第2のアクセストランジスタに結合されるピンド層を有する第2のMTJデバイスとを備え、前記第1のMTJデバイスおよび前記第2のMTJデバイスは相補ビットセルに含まれる、装置。
【請求項２】
前記相補ビットセルは、スピントランスファートルク磁気ランダムアクセスメモリ(STT-MRAM)デバイスに含まれる、請求項1に記載の装置。
【請求項３】
前記第1のアクセストランジスタに結合される第1のソース線と、
前記第2のアクセストランジスタに結合される第2のソース線と
をさらに備える、請求項1に記載の装置。
【請求項４】
前記第1のアクセストランジスタおよび前記第2のアクセストランジスタはn型金属酸化膜半導体(NMOS)トランジスタである、請求項1に記載の装置。
【請求項５】
相補ビットセルのアレイであって、前記アレイ内の各相補ビットセルは共通ビット線に結合される2つのMTJデバイスを含む、相補ビットセルのアレイをさらに備える、請求項1に記載の装置。
【請求項６】
前記相補ビットセルは、前記相補ビットセルのアレイに含まれる、請求項5に記載の装置。
【請求項７】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは同時にプログラムされるように構成される、請求項1に記載の装置。
【請求項８】
前記第1のMTJデバイスのデータ値および前記第2のMTJデバイスのデータ値を同時に検知するように構成される検知増幅器をさらに備える、請求項1に記載の装置。
【請求項９】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは前記相補ビットセルの異なる層内に位置する、請求項1に記載の装置。
【請求項１０】
前記相補ビットセルは、モバイル電話、通信デバイス、携帯情報端末(PDA)、タブレット、ナビゲーションデバイス、音楽プレーヤ、ビデオプレーヤ、またはエンターテイメントユニットに組み込まれる、請求項1に記載の装置。
【請求項１１】
相補ビットセルを形成するための方法であって、
製造機器を用いて第1の磁気トンネル接合(MTJ)デバイスのフリー層を第1のアクセストランジスタに結合し、かつ前記製造機器を用いて前記第1のMTJデバイスのピンド層をビット線に結合するステップと、
前記製造機器を用いて第2のMTJデバイスのフリー層を同じビット線に結合し、かつ前記製造機器を用いて前記第2のMTJデバイスのピンド層を第2のアクセストランジスタに結合するステップと
を含む、方法。
【請求項１２】
前記相補ビットセルは、スピントランスファートルク磁気ランダムアクセスメモリ(STT-MRAM)デバイスに含まれる、請求項11に記載の方法。
【請求項１３】
前記製造機器を用いて第1のソース線を前記第1のアクセストランジスタに結合するステップと、
前記製造機器を用いて第2のソース線を前記第2のアクセストランジスタに結合するステップと
をさらに含む、請求項11に記載の方法。
【請求項１４】
前記第1のアクセストランジスタおよび前記第2のアクセストランジスタはn型金属酸化膜半導体(NMOS)トランジスタである、請求項11に記載の方法。
【請求項１５】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは同時にプログラムされるように構成される、請求項11に記載の方法。
【請求項１６】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは前記相補ビットセルの異なる層内に位置する、請求項11に記載の方法。
【請求項１７】
相補ビットセルのアレイを形成するステップであって、前記相補ビットセルのアレイ内の各相補ビットセルは共通ビット線に結合される2つのMTJデバイスを含む、ステップをさらに含む、請求項11に記載の方法。
【請求項１８】
前記相補ビットセルは、前記相補ビットセルのアレイに含まれる、請求項17に記載の方法。
【請求項１９】
製作機器が相補ビットセルを形成できるようにするためのデータを含む非一時的コンピュータ可読記録媒体であって、前記データは、前記製作機器によって使用されるときに、前記製作機器に、
第1の磁気トンネル接合MTJ)デバイスのフリー層を第1のアクセストランジスタに結合し、かつ前記第1のMTJデバイスのピンド層をビット線に結合することと、
第2のMTJデバイスのフリー層を前記ビット線に結合し、かつ前記第2のMTJデバイスのピンド層を第2のアクセストランジスタに結合することと
を行わせる、非一時的コンピュータ可読記録媒体。
【請求項２０】
前記相補ビットセルは、スピントランスファートルク磁気ランダムアクセスメモリ(STT-MRAM)デバイスに含まれる、請求項19に記載の非一時的コンピュータ可読記録媒体。
【請求項２１】
前記データは、前記製作機器に、
第1のソース線を前記第1のアクセストランジスタに結合することと、
第2のソース線を前記第2のアクセストランジスタに結合することと
をさらに行わせる、請求項19に記載の非一時的コンピュータ可読記録媒体。
【請求項２２】
前記第1のアクセストランジスタおよび前記第2のアクセストランジスタはn型金属酸化膜半導体(NMOS)トランジスタである、請求項19に記載の非一時的コンピュータ可読記録媒体。
【請求項２３】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは同時にプログラムされるように構成される、請求項19に記載の非一時的コンピュータ可読記録媒体。
【請求項２４】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは前記相補ビットセルの異なる層内に位置する、請求項19に記載の非一時的コンピュータ可読記録媒体。
【請求項２５】
第1のデータ値を記憶するための第1の手段であって、第1のアクセストランジスタに結合される第1のフリー層を有し、かつビット線に結合される第1のピンド層を有する、記憶するための第1の手段と、
第2のデータ値を記憶するための第2の手段であって、同じビット線に結合される第2のフリー層を有し、かつ第2のアクセストランジスタに結合される第2のピンド層を有し、前記記憶するための第1の手段および前記記憶するための第2の手段は相補ビットセルに含まれる、記憶するための第2の手段と
を備える、装置。
【請求項２６】
前記相補ビットセルは、スピントランスファートルク磁気ランダムアクセスメモリ(STT-MRAM)デバイスに含まれる、請求項25に記載の装置。
【請求項２７】
前記記憶するための第1の手段は第1の磁気トンネル接合(MTJ)デバイスを含み、前記記憶するための第2の手段は第2のMTJデバイスを含む、請求項25に記載の装置。
【請求項２８】
相補ビットセルのアレイをさらに備え、前記記憶するための第1の手段および前記記憶するための第2の手段は前記相補ビットセルのアレイに含まれる、請求項25に記載の装置。
【請求項２９】
前記記憶するための第1の手段および前記記憶するための第2の手段は同時にプログラムされるように構成される、請求項25に記載の装置。
【請求項３０】
前記記憶するための第1の手段および前記記憶するための第2の手段は前記相補ビットセルの異なる層内に位置する、請求項25に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本出願は、参照によりその内容の全体が本明細書に明確に組み込まれている、2015年6月19日に出願された"BIT CELL WITH SHARED BIT LINE"と題する、同一出願人が所有する米国非仮特許出願第14/744,984号(代理人整理番号第150174号)の優先権を主張する。
【０００２】
本開示は包括的には、ビットセルに関する。
【背景技術】
【０００３】
技術が進歩した結果、コンピューティングデバイスはより小型に、より強力になっている。たとえば、現在では、小型、軽量で、ユーザにより容易に持ち運ばれる、ポータブルワイヤレス電話、携帯情報端末(PDA)、タブレットコンピュータ、およびページングデバイスのようなワイヤレスコンピューティングデバイスを含む、様々なポータブルパーソナルコンピューティングデバイスが存在する。多くのそのようなコンピューティングデバイスは、その中に組み込まれる他のデバイスを含む。たとえば、ワイヤレス電話は、デジタルスチルカメラと、デジタルビデオカメラと、デジタルレコーダと、オーディオファイルプレーヤとを含むこともできる。また、そのようなコンピューティングデバイスは、インターネットにアクセスするために使用することができるウェブブラウザアプリケーション、および、スチルカメラまたはビデオカメラを利用し、マルチメディア再生機能を提供するマルチメディアアプリケーションなどのソフトウェアアプリケーションを含む、実行可能命令を処理することができる。
【０００４】
ワイヤレスデバイスがデータを記憶する1つまたは複数のメモリデバイスを含む場合がある。メモリデバイスが、2つのトランジスタおよび2つの磁気トンネル接合(MTJ)デバイスを有する相補ビットセル(たとえば、"2T2MTJ"ビットセル)を含む場合がある。通常、相補ビットセルは2つのビット線および2つのソース線を含む。たとえば、相補ビットセルは、第1のソース線に結合される第1のアクセストランジスタと、第1のビット線に結合される第1のMTJデバイスと、第2のソース線(たとえば、第1のソース線と「逆の」電位を有するソース線)に結合される第2のアクセストランジスタと、第2のビット線(たとえば、第1のビット線と「逆の」電位を有するビット線)に結合される第2のMTJデバイスとを含む場合がある。結果として、相補ビットセルは、2つのビット線(たとえば、第1のビット線および第2のビット線(または、ビット線「バー」))を用いて、収容のために相対的に大きなエリア(たとえば、ルーティングエリア)を必要とする場合がある。
【発明の概要】
【課題を解決するための手段】
【０００５】
共有ビット線を有する相補ビットセルを形成するための技法が開示される。相補ビットセルは、共通ビット線に結合される2つの磁気トンネル接合(MTJ)デバイスを含む場合がある。たとえば、第1のMTJデバイスのピンド層がビット線に結合される場合があり、第2のMTJデバイスのフリー層がビット線に接続される場合がある。第1のMTJデバイスのピンド層をビット線に結合することは、「標準接続」と呼ばれる場合があり、第2のMTJデバイスのフリー層をビット線に結合することは、「逆接続」と呼ばれる場合がある。共通ビット線を利用することは、従来の2T2MTJ相補ビットセルに比べて、相補ビットセルのルーティングエリアを削減し、金属トレースの量を削減する(たとえば、ビット線「バー」に関連付けられる金属トレースを削減する)。
【０００６】
特定の態様では、相補ビットセルは、第1のアクセストランジスタに結合されるフリー層を有し、ビット線に結合されるピンド層を有する第1の磁気トンネル接合(MTJ)デバイスを含む。また、相補ビットセルは、ビット線に結合されるフリー層を有し、第2のアクセストランジスタに結合されるピンド層を有する第2のMTJデバイスを含む。
【０００７】
別の特定の態様では、相補ビットセルを形成するための方法が、第1の磁気トンネル接合(MTJ)デバイスのフリー層を第1のアクセストランジスタに結合するステップと、第1のMTJデバイスのピンド層をビット線に結合するステップとを含む。また、本方法は、第2のMTJデバイスのフリー層をビット線に結合するステップと、第2のMTJデバイスのピンド層を第2のアクセストランジスタに結合するステップとを含む。
【０００８】
別の特定の態様では、非一時的コンピュータ可読媒体が、製作機器が相補ビットセルを形成できるようにするためのデータを含む。データは、製作機器によって使用されるときに、製作機器に、第1の磁気トンネル接合(MTJ)デバイスのフリー層を第1のアクセストランジスタに結合させ、かつ第1のMTJデバイスのピンド層をビット線に結合させる。また、データは、製作機器に、第2のMTJデバイスのフリー層をビット線に結合させ、かつ第2のMTJデバイスのピンド層を第2のアクセストランジスタに結合させる。
【０００９】
別の特定の態様では、相補ビットセルは、第1のデータ値を記憶するための第1の手段を含み、記憶するための第1の手段は、第1のアクセストランジスタに結合される第1のフリー層を有し、ビット線に結合される第1のピンド層を有する。また、相補ビットセルは、第2のデータ値を記憶するための第2の手段を含み、記憶するための第2の手段は、ビット線に結合される第2のフリー層を有し、第2のアクセストランジスタに結合される第2のピンド層を有する。
【００１０】
開示される態様のうちの少なくとも1つによって提供される1つの特定の利点は、従来の2T2MTJ相補ビットセルに比べて、相補ビットセル内のルーティングエリアが削減されること、および金属トレースの量が削減されることである。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む本出願全体を再検討した後に明らかになるであろう。
【図面の簡単な説明】
【００１１】
【図１】共有ビット線を有する相補ビットセルの特定の例示的な態様の図である。
【図２】図1の相補ビットセルのトポロジの特定の例示的な態様の図である。
【図３】図1の相補ビットセルのための第1の書込み動作を示す図である。
【図４】図1の相補ビットセルのための第1の書込み動作を示す図である。
【図５】図1の相補ビットセルのための読出し動作を示す図である。
【図６】共有ビット線を有する相補ビットセルのアレイの特定の例示的な態様の図である。
【図７】相補ビットセルを形成するための方法の特定の例示的な態様のフローチャートである。
【図８】図1の相補ビットセルを含むデバイスのブロック図である。
【図９】図1の相補ビットセルを製造するための製造プロセスの特定の例示的な態様のデータフロー図である。
【発明を実施するための形態】
【００１２】
図1を参照すると、共有ビット線を有する相補ビットセル100の特定の例示的な態様が示される。相補ビットセル100は、第1のアクセストランジスタ102と、第1の磁気トンネル接合(MTJ)デバイス104と、第2のアクセストランジスタ106と、第2のMTJデバイス108とを含む。図示される相補ビットセル100は2トランジスタ-2MTJビットセル(たとえば、"2T2MTJ"ビットセル)である。特定の態様では、相補ビットセル100は、スピントランスファートルク磁気ランダムアクセスメモリ(STT-MRAM)デバイスまたはSTT-MRAMアレイに含まれる場合がある。STT-MRAMデバイスは、モバイル電話、通信デバイス、携帯情報端末(PDA)、タブレット、ナビゲーションデバイス、音楽プレーヤ、ビデオプレーヤ、またはエンターテイメントユニットに組み込まれる場合がある。
【００１３】
第1のMTJデバイス104は、フリー層(両方向矢印によって示される)と、ピンド層(単方向矢印によって示される)とを含む場合がある。第1のMTJデバイス104は、平行状態(論理"0"データ値を表す)または反平行状態(論理"1"データ値を表す)にプログラムされる場合がある。平行状態では、第1のMTJデバイス104のピンド層の極性および第1のMTJデバイス104のフリー層の極性が同様の向きを有する。反平行状態では、第1のMTJデバイス104のピンド層の極性および第1のMTJデバイス104のフリー層の極性が反対の向きを有する。第1のMTJデバイス104は、平行状態において相対的に低い抵抗(たとえば、約2000オーム〜4000オーム)を有する場合があり、第1のMTJデバイス104は、反平行状態において相対的に高い抵抗(たとえば、約4000オーム〜8000オーム)を有する場合がある。
【００１４】
第2のMTJデバイス108も、フリー層(両方向矢印によって示される)と、ピンド層(単方向矢印によって示される)とを含む場合がある。第2のMTJデバイス108は、平行状態(論理"0"データ値を表す)または反平行状態(論理"1"データ値を表す)にプログラムされる場合がある。平行状態では、第2のMTJデバイス108のピンド層の極性および第2のMTJデバイス108のフリー層の極性が同様の向きを有する。反平行状態では、第2のMTJデバイス108のピンド層の極性および第2のMTJデバイス108のフリー層の極性が反対の向きを有する。第2のMTJデバイス108は、平行状態において相対的に低い抵抗(たとえば、約2000オーム〜4000オーム)を有する場合があり、第2のMTJデバイス108は、反平行状態において相対的に高い抵抗(たとえば、約4000オーム〜8000オーム)を有する場合がある。
【００１５】
MTJデバイス104、108は、相補ビットセル(たとえば、相補ビットセル100)内に含まれるので、第1のMTJデバイス104の状態は第2のMTJデバイス108の状態の反対である。たとえば、第1のMTJデバイス104が平行状態にプログラムされる場合には、第2のMTJデバイス108は反平行状態にプログラムされる。別の例として、第1のMTJデバイス104が反平行状態にプログラムされる場合には、第2のMTJデバイス108は平行状態にプログラムされる。
【００１６】
図1に示されるMTJデバイス104、108は垂直磁気方向を有するが、本明細書において説明される概念は、「面内」方向を有するMTJデバイスに適用可能な場合もある。さらに、本明細書において説明される概念は、異なるMTJデバイス層順序を有するMTJデバイスの場合にも適用可能な場合がある。非限定的な例として、それらの概念は、フリー層がピンド層の上方にあるシナリオ、またはその逆のシナリオにおいて適用可能な場合がある。
【００１７】
第1のアクセストランジスタ102の第1の端子(たとえば、ソース)が第1のソース線(SL1)に結合される場合があり、第1のアクセストランジスタ102の第2の端子(たとえば、ドレイン)が第1のMTJデバイス104のフリー層に結合される場合がある。特定の態様では、第1のアクセストランジスタ102はn型金属酸化膜半導体(NMOS)トランジスタである。第1のアクセストランジスタ102のゲート端子は、ワード線(WL)に結合される場合があり、第1のMTJデバイス104のピンド層はビット線(BL)に結合される場合がある。第1のアクセストランジスタ102を第1のMTJデバイス104のフリー層に結合することは、「標準接続」と呼ばれる場合がある。
【００１８】
第1のアクセストランジスタ102の第2の端子は、第1のMTJデバイス104のフリー層に直接結合されるように示されるが、他の態様では、第1のMTJデバイス104は、フリー層の上方にさらなる層(たとえば、1つまたは複数のキャッピング層および/または「トップ」電極)を含む場合があり、第1のアクセストランジスタ102の第2の端子は、さらなる層のうちの1つに結合される場合がある。同様に、ビット線(BL)は第1のMTJデバイス104のピンド層に直接結合されるように示されるが、他の態様では、第1のMTJデバイス104は、ピンド層の下方にさらなる層(たとえば、1つまたは複数のピンニング層および/または「ボトム」電極)を含む場合があり、ビット線(BL)はさらなる層のうちの1つに結合される場合がある。したがって、「標準接続」は、本明細書において説明されるときに、アクセストランジスタがフリー層(またはフリー層の「上方」にある任意の層)に結合されるシナリオを指す場合がある。
【００１９】
第2のアクセストランジスタ106の第1の端子(たとえば、ソース)が第2のソース線(SL2)に結合される場合があり、第2のアクセストランジスタ106の第2の端子(たとえば、ドレイン)が第2のMTJデバイス108のピンド層に結合される場合がある。特定の態様では、第2のアクセストランジスタ106は、NMOSトランジスタである。第2のアクセストランジスタ106のゲート端子は、ワード線(WL)に結合される場合があり、第2のMTJデバイス108のフリー層はビット線(BL)に結合される場合がある。第2のアクセストランジスタ106を第2のMTJデバイス108のピンド層に結合することは、「逆接続」と呼ばれる場合がある。
【００２０】
第2のアクセストランジスタ106の第2の端子は、第2のMTJデバイス108のピンド層に直接結合されるように示されるが、他の態様では、第2のMTJデバイス108は、ピンド層の下方にさらなる層(たとえば、1つまたは複数のピンニング層および/または「ボトム」電極)を含む場合があり、第2のアクセストランジスタ106の第2の端子は、さらなる層のうちの1つに結合される場合がある。同様に、ビット線(BL)は第2のMTJデバイス108のフリー層に直接結合されるように示されるが、他の態様では、第2のMTJデバイス108は、フリー層の上方にさらなる層(たとえば、1つまたは複数のキャッピング層および/または「トップ」電極)を含む場合があり、ビット線(BL)はさらなる層のうちの1つに結合される場合がある。したがって、「逆接続」は、本明細書において説明されるときに、アクセストランジスタがピンド層(またはピンド層の「下方」にある任意の層)に結合されるシナリオを指す場合がある。
【００２１】
図1の相補ビットセル100は、従来の2T2MTJ相補ビットセルに比べて、ルーティングエリアを削減し、金属トレースの量を削減する(たとえば、ビット線「バー」に関連付けられる金属トレースを削減する)ために、共有ビット線(BL)を利用する。金属トレースの数を削減することは、相補ビットセル100をよりコンパクトにする(たとえば、従来の2T2MTJ相補ビットセルに比べて、相補ビットセル100を「高密度セル」にする場合があり、および/または相補ビットセル100を小型化する場合がある)。
【００２２】
また、金属トレースの数を削減することは、ビット線およびビット線「バー」を有する従来の2T2MTJ相補ビットセルに比べて、相補ビットセル(たとえば、相補ビットセル100)内に存在する寄生抵抗の量を削減する場合もある。たとえば、さらなる金属トレース(たとえば、ビット線「バー」)は寄生抵抗を加える場合があり、寄生抵抗は、性能を劣化させる(たとえば、MTJデバイスのための、トンネル磁気抵抗(TMR)効果を下げ、スイッチング電圧を高める)場合がある。したがって、MTJデバイス104と108との間でビット線(BL)を共有することは、(従来の2T2MTJ相補ビットセルに比べて)MTJデバイス104、108のためのTMRを高め、スイッチング電圧を下げる場合がある。以下に説明されるように、共有ビット線(BL)は、相対的に速い速度における差動検知も可能にする場合があり、各MTJデバイス104、108を一斉に(たとえば、同時に)プログラムし、検知する(たとえば、読み出す)ことができるようにする場合がある。
【００２３】
図2は、図1の相補ビットセル100のトポロジ200の特定の例示的な態様である。そのトポロジによれば、第1のワード線(WL)が、第1の金属層(M1)内に位置する場合があり、ソース線(SL1、SL2)が第2の金属層(M2)内に位置する場合がある。ビット線(BL)は第4の金属層(M4)内に位置する場合がある。
【００２４】
図2において、第1のMTJデバイス104および第2のMTJデバイス108は異なる層内に位置する場合がある。たとえば、第1のMTJデバイス104は第3の金属層(M3)(図示せず)と第4の金属層(M4)との間に位置する場合があり、第2のMTJデバイスは、第4の金属層(M4)と第5の金属層(M5)(図示せず)との間に位置する場合がある。したがって、第4の金属層(M4)内のビット線(BL)は、第1のMTJデバイス104および第2のMTJデバイス108に結合される場合がある。
【００２５】
図2のトポロジ200は、第1のMTJデバイス104および第2のMTJデバイス108をビットセル100の異なる層内に配置することによって、単層内のMTJ密度を下げる場合がある。たとえば、MTJエッチングは、微細な技術(たとえば、30ナノメートル(nm)未満の技術)であるほどより難しくなるので、トポロジ200は、1つの層内のMTJ密度を下げ、MTJデバイス104、108に関連付けられるピッチを大きくする場合がある。MTJ密度を下げること(MTJデバイス104、108を別々の層内に配置することによる)およびピッチを大きくすることは、MTJデバイス104、108に関連付けられるエッチング制約を緩和する場合がある。また、MTJデバイス104、108を別々の層内に配置することは、相補ビットセル100をよりコンパクトにする場合もある。
【００２６】
トポロジ200は別々の層内のMTJデバイス104、108を示すが、MTJデバイス104、108は代替的には、同じ層内に位置する場合があり、図1に関して説明されたのと同様の面積節約の利点を達成する場合がある。たとえば、各MTJデバイス104、108は、第3の金属層(M3)と第4の金属層(M4)との間に位置する場合がある。
【００２７】
図3を参照すると、図1の相補ビットセル100の第1の書込み動作の特定の例示的な例が示される。図3の例によれば、第1のMTJデバイス104は、平行状態(たとえば、論理"0"データ値を表す)にプログラムされ、第2のMTJデバイス108は、反平行状態(たとえば、論理"1"データ値を表す)にプログラムされる。
【００２８】
第1のMTJデバイス104を平行状態にプログラムするために、第1のソース線(SL1)が論理ハイ電圧レベル(Vhigh)(たとえば、書込み電圧)にバイアスされ、ビット線(BL)が論理ロー電圧レベル(Vlow)(たとえば、グランド)にバイアスされる。第1の書込み電流(破線によって示される)が、ソース線/ビット線にかかるバイアスに基づいて、高電位から低電位に伝搬する場合がある。たとえば、第1の書込み電流は、第1のソース線(SL1)から第1のアクセストランジスタ102を通って第1のMTJデバイス104のフリー層に伝搬する場合があり、第1の書込み電流は、第1のMTJデバイス104を通ってビット線(BL)に伝搬する場合がある。第1の書込み電流は、第1のMTJデバイス104のフリー層の極性を、第1のMTJデバイス104のピンド層の極性に平行になるように変更する場合がある。このようにして、第1の書込み電流は、第1のMTJデバイス104を平行状態にプログラムする場合がある。
【００２９】
第2のMTJデバイス108を反平行状態にプログラムするために、第2のソース線(SL2)が論理ハイ電圧レベル(Vhigh)(たとえば、書込み電圧)にバイアスされ、ビット線(BL)が論理ロー電圧レベル(Vlow)(たとえば、グランド)にバイアスされる。特定の態様では、ソース線(SL1、SL2)は、同じ電圧レベルにバイアスされる場合がある。別の態様では、ソース線(SL1、SL2)は異なる電圧レベルにバイアスされる場合がある。第2の書込み電流(破線によって示される)も、ソース線/ビット線にかかるバイアスに基づいて、高電位から低電位に伝搬する場合がある。たとえば、第2の書込み電流は、第2のソース線(SL2)から第2のアクセストランジスタ106を通って第2のMTJデバイス108のピンド層に伝搬する場合があり、第2の書込み電流は、第2のMTJデバイス108を通ってビット線(BL)に伝搬する場合がある。第2の書込み電流は、第2のMTJデバイス108のフリー層の極性を、第2のMTJデバイス108のピンド層の極性に反平行になるように変更する場合がある。このようにして、第2の書込み電流は、第2のMTJデバイス108を反平行状態にプログラムする場合がある。
【００３０】
図3に関して説明された第1の書込み動作は、相補ビットセル100の単一ビット線(BL)アーキテクチャをサポートする場合がある。たとえば、従来の2T2MTJ相補ビットセル内で2つのビット線(たとえば、ビット線およびビット線「バー」)にバイアスをかけるのとは対照的に、単一ビット線(BL)が、第1のMTJデバイス104を平行状態に、第2のMTJデバイス108を反平行状態にプログラムするようにバイアスをかけられる場合がある。
【００３１】
図4を参照すると、図1の相補ビットセル100のための第2の書込み動作の特定の例示的な例が示される。図4の例によれば、第1のMTJデバイス104は、反平行状態(たとえば、論理"1"データ値を表す)にプログラムされ、第2のMTJデバイス108は、平行状態(たとえば、論理"0"データ値を表す)にプログラムされる。
【００３２】
第1のMTJデバイス104を反平行状態にプログラムするために、第1のソース線(SL1)が論理ロー電圧レベル(Vlow)(たとえば、グランド)にバイアスされ、ビット線(BL)が論理ハイ電圧レベル(Vhigh)(たとえば、書込み電圧)にバイアスされる。第1の書込み電流(破線によって示される)が、ソース線/ビット線にかかるバイアスに基づいて、高電位から低電位に伝搬する場合がある。たとえば、第1の書込み電流は、ビット線(BL)から第1のMTJデバイス104のピンド層に伝搬する場合があり、第1の書込み電流は、第1のMTJデバイス104を通って、そして第1のアクセストランジスタ102を通って第1のソース線(SL1)に伝搬する場合がある。第1の書込み電流は、第1のMTJデバイス104のフリー層の極性を、第1のMTJデバイス104のピンド層の極性に反平行になるように変更する場合がある。このようにして、第1の書込み電流は、第1のMTJデバイス104を反平行状態にプログラムする場合がある。
【００３３】
第2のMTJデバイス108を平行状態にプログラムするために、第2のソース線(SL2)が論理ロー電圧レベル(Vlow)(たとえば、グランド)にバイアスされ、ビット線(BL)が論理ハイ電圧レベル(Vhigh)にバイアスされる。第2の書込み電流(破線によって示される)も、ソース線/ビット線にかかるバイアスに基づいて、高電位から低電位に伝搬する場合がある。たとえば、第2の書込み電流は、ビット線(BL)から第2のMTJデバイス108のフリー層に伝搬する場合があり、第2の書込み電流は、第2のMTJデバイス108を通って、そして第2のアクセストランジスタ106を通って第2のソース線(SL2)に伝搬する場合がある。第2の書込み電流は、第2のMTJデバイス108のフリー層の極性を、第2のMTJデバイス108のピンド層の極性に平行になるように変更する場合がある。このようにして、第2の書込み電流は、第2のMTJデバイス108を平行状態にプログラムする場合がある。
【００３４】
図4に関して説明された第2の書込み動作は、相補ビットセル100の単一ビット線(BL)アーキテクチャをサポートする場合がある。たとえば、従来の2T2MTJ相補ビットセル内で2つのビット線(たとえば、ビット線およびビット線「バー」)にバイアスをかけるのとは対照的に、単一ビット線(BL)が、第1のMTJデバイス104を反平行状態に、第2のMTJデバイス108を平行状態にプログラムするようにバイアスをかけられる場合がある。
【００３５】
図5を参照すると、図1の相補ビットセル100のための読出し動作の特定の例示的な例が示される。図5の例によれば、第1のMTJデバイス104は、平行状態(たとえば、論理"0"データ値を表す)にプログラムされ、第2のMTJデバイス108は、反平行状態(たとえば、論理"1"データ値を表す)にプログラムされる。
【００３６】
読出し動作を実行するために、第1のソース線(SL1)が比較器回路(図示せず)の一方の端子に結合され、第2のソース線(SL2)が比較器回路の別の端子に結合される。比較器回路はセンスアンプ(図示せず)に含まれる場合がある。ビット線(BL)は読出し電圧(Vread)によってバイアスされる場合がある。特定の態様では、読出し電圧(Vread)は、書込み電圧より小さく、したがって、差動検知(以下に説明される)を可能にするほど十分に大きいがMTJデバイス104、108内のフリー層の極性を変更するほど大きくない読出し電流(破線によって示される)を生成する(たとえば、読出し電圧(Vread)は図3および図4に関して説明された書込み電圧ほど大きくない)。
【００３７】
ビット線(BL)が読出し電圧(Vread)によってバイアスをかけられるとき、第1の読出し電流がビット線(BL)から第1のMTJデバイス104のピンド層に伝搬する場合があり、第1のMTJデバイス104を通って、そして第1のアクセストランジスタ102を通って第1のソース線(SL1)に伝搬する場合がある。さらに、第2の読出し電流がビット線(BL)から第2のMTJデバイス108のフリー層に伝搬する場合があり、第2のMTJデバイス108を通って、そして第2のアクセストランジスタ106を通って第2のソース線(SL2)に伝搬する場合がある。検知回路によって制御されるような、第1のソース線(SL1)上の読出し電流および第2のソース線(SL2)上の読出し電流が実質的に等しい場合には、比較器回路が差動検知動作を実行し、第1のソース線(SL1)における電圧を第2のソース線(SL2)における電圧と比較することができる。第1の読出し電流は、第2の読出し電流に概ね等しいので、ソース線(SL1、SL2)の電圧比較はそれぞれ、MTJデバイス104、108の抵抗に主に基づくことができる。たとえば、第1のMTJデバイス104が平行状態にプログラムされ、第2のMTJデバイス108が反平行状態にプログラムされる場合には(図5に示される)、第1のMTJデバイス104は相対的に小さい抵抗を有する場合があり、第2のMTJデバイス108は相対的に大きい抵抗を有する場合がある。したがって、第1のMTJデバイス104にわたる電圧降下は、第2のMTJデバイス108にわたる電圧降下より小さい場合がある。結果として、第1のソース線(SL1)における電圧は第2のソース線(SL2)における電圧より大きい場合がある。
【００３８】
比較器回路が差動検知を実行して、各MTJデバイス104、108の状態(たとえば、典型的なデータ値)を判断する場合がある。たとえば、比較器回路は、第1のソース線(SL1)における電圧を第2のソース線(SL2)における電圧と比較する場合がある。第1のソース線(SL1)における電圧が第2のソース線(SL2)における電圧より大きい場合には、比較器回路は、第1のMTJデバイス104が平行状態にプログラムされ(たとえば、論理"0"データ値を表す)、第2のMTJデバイス108が反平行状態にプログラムされる(たとえば、論理"1"データ値を表す)と判断する場合がある。このシナリオが図5に示される。代替的には、第1のソース線(SL1)における電圧が第2のソース線(SL2)における電圧より小さい場合には、比較器回路は、第1のMTJデバイス104が反平行状態にプログラムされ(たとえば、論理"1"データ値を表す)、第2のMTJデバイス108が平行状態にプログラムされる(たとえば、論理"0"データ値を表す)と判断する場合がある。
【００３９】
図5に関して説明された読出し動作(たとえば、差動検知動作)は、従来の2T2MTJ相補ビットセルに関連付けられる検知速度に比べて検知速度を改善する(たとえば、速くする)場合がある。たとえば、ソース線(SL1、SL2)における電圧を比較し、各MTJデバイス104、108の状態(したがって、典型的な論理データ値)を判断するのは、第1のソース線(SL1)における電圧を基準電圧と比較して、第1のMTJデバイス104の状態を判断し、第2のソース線(SL2)における電圧を基準電圧と比較して、第2のMTJデバイス108の状態を判断するより速い場合がある。また、その読出し動作は、従来の2T2MTJ相補ビットセルの検知ウィンドウに比べて検知ウィンドウを改善する(たとえば、広くする)場合がある。たとえば、第1のソース線(SL1)における電圧は第2のソース線(SL2)における電圧と実質的に異なり、誤差に対する大きなマージン(たとえば、相対的に大きな読出しマージン)によって相対的に正確に読み出すことができるようになる場合がある。
【００４０】
図6を参照すると、共有ビット線を有する相補ビットセルのアレイ600の特定の例示的な例が示される。特定の態様では、相補ビットセルのアレイ600はSTT-MRAMアレイを含む場合がある。相補ビットセルのアレイ600は、図1の相補ビットセル100と、相補ビットセル602と、相補ビットセル604と、相補ビットセル606とを含む。相補ビットセルのアレイ600はワイヤレスデバイスに組み込まれる場合がある。たとえば、相補ビットセルのアレイ600は、モバイル電話、通信デバイス、PDA、タブレット、ナビゲーションデバイス、音楽プレーヤ、ビデオプレーヤ、またはエンターテイメントユニットに組み込まれる場合がある。
【００４１】
各相補ビットセル602、604、606は、相補ビットセル100と実質的に同様のアーキテクチャを有する場合がある。たとえば、各相補ビットセル602、604、606は、2つのアクセストランジスタおよび2つのMTJデバイスを含む場合がある(たとえば、各相補ビットセル602、604、606は、2T2MTJ相補ビットセルとすることができる)。各相補ビットセル602、604、606内の1つのアクセストランジスタ-MTJデバイス対は、上記のような「標準接続」を含む場合があり、各相補ビットセル602、604、606内の別のアクセストランジスタ-MTJデバイス対は、上記のような「逆接続」を含む場合がある。さらに、各相補ビットセル602、604、606は単一のビット線(たとえば、共有ビット線)を含む場合がある。たとえば、各相補ビットセル602、604、606内の一方のMTJデバイスのピンド層がそれぞれの共有ビット線に結合される場合があり、各相補ビットセル602、604、606内の他方のMTJデバイスのフリー層がそれぞれの共有ビット線に結合される場合がある。
【００４２】
アレイ600の第1の行内の相補ビットセル100、602上で読出しおよび/または書込み動作を実行するために、ワード線(WL)が論理ハイ電圧レベルにバイアスされる場合があり、ワード線(WL)が論理ロー電圧レベルにバイアスされる場合がある。ビット線(BL、BL1)およびソース線(SL1、SL2、SL3、SL4)は、相補ビットセル100または相補ビットセル602のいずれかを選択するようにバイアスされる場合がある。たとえば、ビットセル100上で動作を実行するために、ビット線(BL1)およびソース線(SL3、SL4)が論理ロー電圧レベルにバイアスされ、相補ビットセル602内の電流の流れが削減される(たとえば、禁止される)(たとえば、相補ビットセル602が「選択解除」される)場合がある。ビットセル602上で動作を実行するために、ビット線(BL)およびソース線(SL1、SL2)が論理ロー電圧レベルにバイアスされ、相補ビットセル100内の電流の流れが削減される場合がある。
【００４３】
アレイ600の第2の行内の相補ビットセル604、606上で読出しおよび/または書込み動作を実行するために、ワード線(WL)が論理ロー電圧レベルにバイアスされる場合があり、ワード線(WL)が論理ハイ電圧レベルにバイアスされる場合がある。ビット線(BL、BL1)およびソース線(SL1、SL2、SL3、SL4)は、相補ビットセル604または相補ビットセル606のいずれかを選択するようにバイアスされる場合がある。たとえば、ビットセル604上で動作を実行するために、ビット線(BL1)およびソース線(SL3、SL4)が論理ロー電圧レベルにバイアスされ、相補ビットセル606内の電流の流れが削減される(たとえば、禁止される)(たとえば、相補ビットセル606が「選択解除」される)場合がある。ビットセル606上で動作を実行するために、ビット線(BL)およびソース線(SL1、SL2)が論理ロー電圧レベルにバイアスされ、相補ビットセル604内の電流の流れが削減される場合がある。
【００４４】
上記のように、ワード線、ソース線およびビット線にバイアスをかけることによって、特定の相補ビットセル100、602、604、606が選択されると、相補ビットセルのアレイ600内の選択された相補ビットセル100、602、604、606の動作(たとえば、プログラム動作および検知動作)が、図3〜図5に関して説明されたのと実質的に同じようにして機能を果たす場合がある。たとえば、選択された相補ビットセル100、602、604、606内の共有ビット線およびソース線は、プログラム動作および検知動作を実行するために、図3〜図5における技法に従ってバイアスをかけられる場合がある。
【００４５】
上記の例は、読出しまたは書込み動作を実行するために、一度に1つの相補ビットセルを選択することを教示するが、他の態様では、読出し動作(または書込み動作)が、アレイ600の同じ行内の相補ビットセルにおいて同時に実行される場合がある。非限定的な例として、相補ビットセル100、602のための読出し動作を同時に実行するために、ワード線(WL)が論理ハイ電圧レベルにバイアスされる場合があり、ソース線(SL1、SL2、SL3、SL4)およびビット線(BL、BL1)が、図3〜図5に関して説明された技法に従ってバイアスされる場合がある。
【００４６】
図6内の相補ビットセルのアレイ600は、共有ビット線を利用して、従来の2T2MTJ相補ビットセルに比べて、ルーティングエリアを削減し、金属トレースの量を削減する(たとえば、ビット線「バー」に関連付けられる金属トレースを削減する)ことができる。金属トレースの数を削減することは、相補ビットセルのアレイ600をよりコンパクトにする場合がある。
【００４７】
図7を参照すると、相補ビットセルを形成するための方法700の特定の例示的な例の流れ図が示される。方法700は、図9に関して説明される製造機器のような、製造機器(たとえば、製作機器)を用いて実行される場合がある。
【００４８】
方法700は、702において、第1のMTJデバイスのフリー層を第1のアクセストランジスタに結合するステップと、第1のMTJデバイスのピンド層をビット線に結合するステップとを含む。たとえば、図1を参照すると、第1のMTJデバイス104のフリー層が第1のアクセストランジスタ102に結合される場合があり、第1のMTJデバイス104のピンド層がビット線(BL)に結合される場合がある。
【００４９】
704において、第2のMTJデバイスのフリー層がビット線に結合される場合があり、第2のMTJデバイスのピンド層が第2のアクセストランジスタに結合される場合がある。たとえば、図1を参照すると、第2のMTJデバイス108のフリー層がビット線(BL)に結合される場合があり、第2のMTJデバイス108のピンド層が第2のアクセストランジスタ106に結合される場合がある。
【００５０】
図7の方法700は、相補ビットセルを形成することができ、その相補ビットセルは、共有ビット線(BL)を利用して、従来の2T2MTJ相補ビットセルに比べて、ルーティングエリアを削減し、金属トレースの量を削減する(たとえば、ビット線「バー」に関連付けられる金属トレースを削減する)。金属トレースの数を削減することは、相補ビットセルをよりコンパクトにする場合がある(たとえば、従来の2T2MTJ相補ビットセルに比べて、相補ビットセルを「高密度セル」にする場合があり、および/または相補ビットセルを小型化する場合がある)。金属トレースの数を削減することは、ビット線およびビット線「バー」を有する従来の2T2MTJ相補ビットセルに比べて、相補ビットセル内に存在する寄生抵抗の量を削減する場合もある。
【００５１】
図8を参照すると、共有ビット線を有する相補ビットセル100を含む、ワイヤレスデバイス800のブロック図が示される。ワイヤレスデバイス800は、メモリ832に結合されるデジタルシグナルプロセッサ(DSP)などのプロセッサ810を含む。メモリ832は、命令852を含む非一時的プロセッサ可読記憶媒体とすることができる。プロセッサ810は、図1の相補ビットセル100を含む場合がある。
【００５２】
また、モバイルデバイス800は、プロセッサ810およびディスプレイ828に結合されるディスプレイコントローラ826を含む場合がある。コーダ/デコーダ(コーデック)834も、プロセッサ810に結合することができる。スピーカ836およびマイクロフォン838をコーデック834に、そしてプロセッサ810に結合することができる。図8は、ワイヤレスコントローラ840をプロセッサ810に結合できることも示す。ワイヤレスコントローラ840は、無線周波数(RF)インターフェース890を介してアンテナ842に結合される場合もある。
【００５３】
特定の態様では、プロセッサ810、ディスプレイコントローラ826、メモリ832、コーデック834およびワイヤレスコントローラ840は、システムインパッケージデバイスまたはシステムオンチップデバイス822に含まれる。特定の態様では、入力デバイス830および電源844が、システムオンチップデバイス822に結合される。さらに、図8に示されるように、ディスプレイ828、入力デバイス830、スピーカ836、マイクロフォン838、アンテナ842、および電源844は、システムオンチップデバイス822の外部にある。しかしながら、ディスプレイ828、入力デバイス830、スピーカ836、マイクロフォン838、アンテナ842、および電源844の各々は、インターフェースまたはコントローラなどのシステムオンチップデバイス822の構成要素に結合することができる。
【００５４】
メモリデバイス898(たとえば、STT-MRAMメモリデバイス)もプロセッサ810に結合される場合がある。メモリデバイス898は、相補ビットセル815を含む場合がある。相補ビットセル815は、相補ビットセル100と同様の構成を有する場合がある。たとえば、相補ビットセル815は、共有ビット線を有する2T2MTJ相補ビットセルとすることができる。特定の実施態様では、ワイヤレスデバイス800の他の構成要素が、本明細書において説明されるような、相補ビットセル(たとえば、共有ビット線を有する2T2MTJ相補ビットセル)を含む場合がある。たとえば、ディスプレイコントローラ826、ディスプレイ828、入力デバイス830、コーデック834、スピーカ836、マイクロフォン838、ワイヤレスコントローラ840またはその任意の組合せが相補ビットセル100を含む場合がある。
【００５５】
説明された態様に関連して、装置が、第1のデータ値を記憶するための第1の手段を含み、記憶するための第1の手段は、第1のアクセストランジスタに結合される第1のフリー層を有し、ビット線に結合される第1のピンド層を有する。たとえば、記憶するための第1の手段は、図1の第1のMTJデバイス104を含む場合がある。
【００５６】
また、本装置は、第2のデータ値を記憶するための第2の手段を含み、記憶するための第2の手段は、ビット線に結合される第2のフリー層を有し、第2のアクセストランジスタに結合される第2のピンド層を有する。たとえば、記憶するための第2の手段は、図1の第2のMTJデバイス108を含む場合がある。記憶するための第1の手段および第2のデータ値を記憶するための第2の手段は、相補ビットセル内に含まれる場合がある。
【００５７】
上記で開示されたデバイスおよび機能は、コンピュータ可読媒体上に記憶されたコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)に設計および構成される場合がある。いくつかまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造する製造ハンドラに与えられる場合がある。結果として得られる製品はウェハを含み、ウェハは、その後、ダイに切断され、チップにパッケージされる。チップは、その後、先に説明されたデバイスにおいて利用される。図9は、電子デバイス製造プロセス900の特定の例示的な態様を示す。
【００５８】
物理デバイス情報902は、研究用コンピュータ906などにおいて、製造プロセス900において受信される。物理デバイス情報902は、図1の相補ビットセル100の物理的特性などの、半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含む場合がある。たとえば、物理デバイス情報902は、研究用コンピュータ906に結合されたユーザインターフェース904を介して入力される、物理パラメータ、材料特性、および構造情報を含む場合がある。研究用コンピュータ906は、メモリ910などのコンピュータ可読媒体に結合される、1つまたは複数の処理コアのようなプロセッサ908を含む。メモリ910は、ファイルフォーマットに準拠し、ライブラリファイル912を生成するように、プロセッサ908に物理デバイス情報902を変換させるために実行可能なコンピュータ可読命令を記憶する場合がある。
【００５９】
特定の態様では、ライブラリファイル912は、変換された設計情報を含む、少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル912は、電子設計自動化(EDA)ツール920とともに使用するために提供される、図1の相補ビットセル100を含む半導体デバイスのライブラリを含む場合がある。
【００６０】
ライブラリファイル912は、メモリ918に結合される、1つまたは複数の処理コアなどのプロセッサ916を含む設計用コンピュータ914において、EDAツール920とともに使用される場合がある。EDAツール920は、設計用コンピュータ914のユーザが、ライブラリファイル912を用いて、図1の相補ビットセル100を含む回路を設計できるようにするために、プロセッサ実行可能命令としてメモリ918に記憶される場合がある。たとえば、設計用コンピュータ914のユーザが、設計コンピュータ914に結合されたユーザインターフェース924を介して回路設計情報922を入力する場合がある。回路設計情報922は、図1の相補ビットセル100などの半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含む場合がある。例示すると、回路設計特性は、特定の回路の識別および回路設計における他の要素に対する関係、位置決め情報、機構サイズ情報、相互接続情報、または電子デバイスの物理的特性を表す他の情報を含む場合がある。
【００６１】
設計用コンピュータ914は、ファイルフォーマットに準拠するように、回路設計情報922を含む設計情報を変換するように構成される場合がある。例示として、ファイル形成は、平面幾何形状、テキストラベル、および回路レイアウトについての他の情報を、グラフィックデータシステム(GDSII)ファイルフォーマットなどの階層フォーマットにおいて表すデータベースバイナリファイルフォーマットを含む場合がある。設計用コンピュータ914は、他の回路または情報に加えて、図1の相補ビットセル100を記述する情報を含むGDSIIファイル926などの、変換された設計情報を含むデータファイルを生成するように構成される場合がある。例示すると、データファイルは、図1の相補ビットセル100を含み、システムオンチップ(SOC)内部にさらなる電子回路および構成要素も含む、SOCまたはチップインターポーザ構成要素に対応する情報を含む場合がある。
【００６２】
GDSIIファイル926は、GDSIIファイル926内の変換された情報に従って、図1の相補ビットセル100を製造するために製作プロセス928において受信される場合がある。たとえばデバイス製造プロセスは、典型的なマスク932として図9に示される、フォトリソグラフィ処理とともに使用されるマスクのような1つまたは複数のマスクを生成するために、GDSIIファイル926をマスク製造業者930に提供することを含む場合がある。マスク932は、試験されて典型的なダイ936のようなダイに分離される場合がある1つまたは複数のウェハ933を生成するために、製作プロセスの間に使用される場合がある。ダイ936は、図1の相補ビットセル100を含む回路を含む。
【００６３】
特定の態様では、製作プロセス928は、プロセッサ934によって開始または制御される場合がある。プロセッサ934は、コンピュータ可読命令またはプロセッサ可読命令のような実行可能命令を含むメモリ935にアクセスする場合がある。実行可能命令は、プロセッサ934のようなコンピュータによって実行可能である1つまたは複数の命令を含む場合がある。
【００６４】
製作プロセス928は、完全に自動化される、または部分的に自動化される製作システムによって実施される場合がある。たとえば製作プロセス928は、自動化される場合があり、スケジュールに従って処理ステップを実施する場合がある。製作システムは、電子デバイスを形成するために1つまたは複数の動作を実行するための製作機器(たとえば、処理ツール)を含んでもよい。たとえば、製作機器は、集積回路製造プロセス(たとえば、ウェットエッチング、化学気相エッチング、ドライエッチング、堆積、化学気相堆積、平坦化、リソグラフィ、in-situベーキングまたはその組合せ)を用いて、図7の方法700を参照しながら説明されたプロセスのうちの1つまたは複数を実行するように構成される場合がある。
【００６５】
製作システムは、分散型アーキテクチャ(たとえば、階層)を有する場合がある。たとえば、製作システムは、分散型アーキテクチャに従って分散して配置される、プロセッサ934などの1つもしくは複数のプロセッサ、メモリ935などの1つもしくは複数のメモリ、および/またはコントローラを含む場合がある。分散型アーキテクチャは、1つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含んでもよい。たとえば、製作プロセス928の高レベル部分は、プロセッサ934などの1つまたは複数のプロセッサを含むことがあり、低レベルシステムは各々、1つもしくは複数の対応するコントローラを含むことがあり、または、1つもしくは複数の対応するコントローラによって制御されることがある。特定の低レベルシステムの特定のコントローラは、高レベルシステムから1つまたは複数の命令(たとえば、コマンド)を受信する場合があり、サブコマンドを下位のモジュールまたはプロセスツールに発行する場合があり、高レベルシステムにステータスデータを返送する場合がある。1つまたは複数の低レベルシステムの各々は、製作機器の1つまたは複数の対応する部分(たとえば、処理ツール)に関連付けられる場合がある。特定の態様では、製作システムは、製作システム内に分散して配置される複数のプロセッサを含む場合がある。たとえば、製作システムの低レベルシステム構成要素のコントローラは、プロセッサ934などのプロセッサを含む場合がある。
【００６６】
特定の態様では、メモリ935は、製作機器(たとえば、製作プロセス928を実施する製作システム)が図1の相補ビットセル100を形成できるようにするためのデータを含む非一時的コンピュータ可読媒体とすることができる。そのデータは、製作機器によって使用されるときに、製作機器に、第1のMTJデバイス104のフリー層を第1のアクセストランジスタ102に結合させ、かつ第1のMTJデバイス104のピンド層をビット線(BL)に結合させる場合がある。また、そのデータは、製作機器によって使用されるときに、製作機器に、第2のMTJデバイス108のフリー層をビット線(BL)に結合させ、かつ第2のMTJデバイス108のピンド層を第2のアクセストランジスタ106に結合させる場合がある。
【００６７】
代替的には、プロセッサ934は、製作システムの高レベルシステム、サブシステムまたは構成要素の一部とすることができる。別の実施形態では、プロセッサ934は、製作システムの種々のレベルおよび構成要素における分散処理を含む。
【００６８】
ダイ936は、パッケージングプロセス938に与えられる場合があり、そのプロセスにおいて、ダイ936は典型的なパッケージ940に組み込まれる。たとえばパッケージ940は、システムインパッケージ(SiP)構成などの単一のダイ936または複数のダイを含む場合がある。パッケージ940は、Joint Electron Device Engineering Council(JEDEC)規格などの1つまたは複数の規格または仕様に準拠するように構成される場合がある。
【００６９】
パッケージ940に関する情報が、コンピュータ946に記憶されるコンポーネントライブラリなどを介して、種々の製品設計者に配布される場合がある。コンピュータ946は、メモリ950に結合される、1つまたは複数の処理コアのようなプロセッサ948を含む場合がある。プリント回路基板(PCB)ツールが、ユーザインターフェース944を介してコンピュータ946のユーザから受信されたPCB設計情報942を処理するために、プロセッサ実行可能命令としてメモリ950に記憶される場合がある。PCB設計情報942は、回路板上のパッケージ化された電子デバイスの物理的な位置決め情報を含む場合があり、パッケージ化された電子デバイスは、図1の相補ビットセル100を含むパッケージ940に対応する。
【００７０】
コンピュータ946は、PCB設計情報942を変換して、回路板上のパッケージ化された電子デバイスの物理的な位置決め情報、ならびにトレースやビアなどの電気的接続のレイアウトを含むデータを有するGERBERファイル952などのデータファイルを生成するように構成される場合があり、パッケージ化された電子デバイスは、図1の相補ビットセル100を含むパッケージ940に対応する。他の態様では、変換されたPCB設計情報によって生成されるデータファイルは、GERBERフォーマット以外のフォーマットを有する場合がある。
【００７１】
GERBERファイル952は、基板組立プロセス954において受信される場合があり、GERBERファイル952内に記憶される設計情報に従って製造される典型的なPCB956のようなPCBを作製するために使用される場合がある。たとえばGERBERファイル952は、PCB製造プロセスの種々のステップを実行するために、1つまたは複数の機械にアップロードされる場合がある。PCB956は、典型的なプリント回路アセンブリ(PCA)958を形成するために、パッケージ940を含む電子部品を実装される場合がある。
【００７２】
PCA958は、製品製造業者960において受け取られ、第1の典型的な電子デバイス962および第2の典型的な電子デバイス964のような、1つまたは複数の電子デバイスに組み込まれる場合がある。例示的で非限定的な例として、第1の典型的な電子デバイス962、第2の典型的な電子デバイス964、またはその両方が、図1〜図7および図9を参照しながら説明された半導体デバイスがその中に組み込まれる、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータから選択される場合がある。別の例示的で非限定的な例として、電子デバイス962および964のうちの1つまたは複数は、モバイル電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などの携帯型データユニット、グローバルポジショニングシステム(GPS)対応デバイス、ナビゲーションデバイス、計器読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、またはそれらの任意の組合せのような遠隔ユニットとすることができる。図9は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示されるユニットに限定されない。本開示の態様は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイスにおいて適切に利用することができる。
【００７３】
例示的な製造プロセス900において説明されるように、図1の相補ビットセル100を含むデバイスが製作され、処理され、電子デバイスに組み込まれる場合がある。図1〜図6に関連して開示された態様のうちの1つまたは複数の態様は、種々の処理ステージにおいて、ライブラリファイル912、GDSIIファイル926およびGERBERファイル952などの中に含まれる場合があり、研究用コンピュータ906のメモリ910、設計用コンピュータ914のメモリ918、コンピュータ946のメモリ950、基板組立プロセス954などの種々のステージにおいて使用される1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶される場合があり、また、マスク932、ダイ936、パッケージ940、PCA958、プロトタイプ回路もしくはデバイス(図示せず)などの他の製品、またはそれらの任意の組合せなどの1つまたは複数の他の物理的形態の中に組み込まれる場合もある。図1〜図6を参照しながら、種々の典型的なステージが示されるが、他の態様では、より少ないステージが使用される場合があるか、または、追加のステージが含まれる場合がある。同様に、図9のプロセス900は、製造プロセス900の種々のステージを実行する単一の実体によって、または1つもしくは複数の実体によって実行される場合がある。
【００７４】
当業者には、本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装されてもよいことがさらに了解されよう。種々の例示的な構成要素、ブロック、構成、モジュール、回路およびステップが、これまで、それらの機能の観点から包括的に説明されてきた。そのような機能がハードウェアとして実現されるか、またはソフトウェアとして実現されるかは、特定の適用例およびシステム全体に課される設計制約によって決まる。当業者は、記載された機能を特定の適用例ごとに様々な方法で実現することができるが、そのような実施態様の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００７５】
本明細書において開示された態様に関して説明された方法またはアルゴリズムのステップは、ハードウェアにおいて直接具現されるか、プロセッサによって実行されるソフトウェアモジュールにおいて具現されるか、またはその2つの組合せにおいて具現される場合がある。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気的消去可能プログラマブル読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で知られている任意の他の形態の記憶媒体の中に存在する場合がある。例示的な非一時的(たとえば、有形)記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替形態において、記憶媒体は、プロセッサと一体の場合がある。プロセッサおよび記憶媒体は特定用途向け集積回路(ASIC)内に存在する場合がある。ASICは、コンピューティングデバイスまたはユーザ端末内に存在する場合がある。代替形態において、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に個別の構成要素として存在する場合がある。
【００７６】
開示された態様の上記の説明は、開示された態様を当業者が作製または使用できるようにするために提供される。これらの態様への種々の変更は当業者には容易に明らかになり、本明細書において規定された原理は、本開示の範囲から逸脱することなく、他の態様に適用されてもよい。したがって、本開示は、本明細書に示される態様に限定されることを意図するものではなく、以下の特許請求の範囲によって規定される原理および新規の特徴と一致する取り得る最も広い範囲を与えられるべきである。
【符号の説明】
【００７７】
100  相補ビットセル
102  第1のアクセストランジスタ
104  第1の磁気トンネル接合(MTJ)デバイス
106  第2のアクセストランジスタ
108  第2のMTJデバイス
200  トポロジ
600  相補ビットセルのアレイ
602  相補ビットセル
604  相補ビットセル
606  相補ビットセル
800  ワイヤレスデバイス
810  プロセッサ
815  相補ビットセル
822  システムオンチップデバイス
826  ディスプレイコントローラ
828  ディスプレイ
830  入力デバイス
832  メモリ
834  コーデック
836  スピーカ
838  マイクロフォン
840  ワイヤレスコントローラ
842  アンテナ
844  電源
852  命令
890  無線周波数(RF)インターフェース
898  メモリデバイス
900  製造プロセス
902  物理デバイス情報
904  ユーザインターフェース
906  研究用コンピュータ
908  プロセッサ
910  メモリ
912  ライブラリファイル
914  設計用コンピュータ
916  プロセッサ
918  メモリ
920  電子設計自動化(EDA)ツール
922  回路設計情報
924  ユーザインターフェース
926  GDSIIファイル
928  製作プロセス
930  マスク製造業者
932  マスク
933  ウェハ
934  プロセッサ
935  メモリ
936  ダイ
938  パッケージングプロセス
940  パッケージ
942  PCB設計情報
944  ユーザインターフェース
946  コンピュータ
948  プロセッサ
950  メモリ
952  GERBERファイル
954  基板組立プロセス
956  PCB
958  プリント回路アセンブリ(PCA)
960  製品製造業者
962  第1の典型的な電子デバイス
964  第2の典型的な電子デバイス
BL  ビット線
BL1  ビット線
M1  金属層
M2  金属層
M3  金属層
M4  金属層
M5  金属層
SL1  ソース線
SL2  ソース線
SL3  ソース線
SL4  ソース線
WL  ワード線
【図１】
2018524806.tif 000003
【図２】
2018524806.tif 000004
【図３】
2018524806.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2018524806.tif 000011
【手続補正書】
【提出日】平成29年12月20日(2017.12.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第1のアクセストランジスタに結合されるフリー層を有し、かつビット線に結合されるピンド層を有する第1の磁気トンネル接合(MTJ)デバイスと、
同じビット線に結合されるフリー層を有し、かつ第2のアクセストランジスタに結合されるピンド層を有する第2のMTJデバイスであって、前記第1のMTJデバイスおよび前記第2のMTJデバイスは相補ビットセルに含まれる、第2のMTJデバイスと
を備え、
前記第1のMTJデバイスおよび前記第2のMTJデバイスはデータの異なるビットを記憶するように構成される、装置。
【請求項２】
前記相補ビットセルは、相補ビットセルのアレイまたはスピントランスファートルク磁気ランダムアクセスメモリ(STT-MRAM)デバイスに含まれる、請求項1に記載の装置。
【請求項３】
前記第1のアクセストランジスタに結合される第1のソース線と、
前記第2のアクセストランジスタに結合される第2のソース線と
をさらに備える、請求項1に記載の装置。
【請求項４】
前記第1のアクセストランジスタおよび前記第2のアクセストランジスタはn型金属酸化膜半導体(NMOS)トランジスタである、請求項1に記載の装置。
【請求項５】
相補ビットセルのアレイであって、前記アレイ内の各相補ビットセルは共通ビット線に結合される2つのMTJデバイスを含む、相補ビットセルのアレイをさらに備える、請求項1に記載の装置。
【請求項６】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは同時にプログラムされるように構成される、請求項1に記載の装置。
【請求項７】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは垂直磁気方向を有する、請求項1に記載の装置。
【請求項８】
前記第1のMTJデバイスのデータ値および前記第2のMTJデバイスのデータ値を同時に検知するように構成されるセンスアンプをさらに備える、請求項1に記載の装置。
【請求項９】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは前記相補ビットセルの異なる層内に位置する、請求項1に記載の装置。
【請求項１０】
前記相補ビットセルは、モバイル電話、通信デバイス、携帯情報端末(PDA)、タブレット、ナビゲーションデバイス、音楽プレーヤ、ビデオプレーヤ、またはエンターテイメントユニットに組み込まれる、請求項1に記載の装置。
【請求項１１】
相補ビットセルを形成するための方法であって、
製造機器を用いて第1の磁気トンネル接合(MTJ)デバイスのフリー層を第1のアクセストランジスタに結合し、かつ前記製造機器を用いて前記第1のMTJデバイスのピンド層をビット線に結合するステップと、
前記製造機器を用いて第2のMTJデバイスのフリー層を同じビット線に結合し、かつ前記製造機器を用いて前記第2のMTJデバイスのピンド層を第2のアクセストランジスタに結合するステップと
を含み、
前記第1のMTJデバイスおよび前記第2のMTJデバイスはデータの異なるビットを記憶するように構成される、方法。
【請求項１２】
前記相補ビットセルは、相補ビットセルのアレイまたはスピントランスファートルク磁気ランダムアクセスメモリ(STT-MRAM)デバイスに含まれる、請求項11に記載の方法。
【請求項１３】
前記製造機器を用いて第1のソース線を前記第1のアクセストランジスタに結合するステップと、
前記製造機器を用いて第2のソース線を前記第2のアクセストランジスタに結合するステップと
をさらに含む、請求項11に記載の方法。
【請求項１４】
前記第1のアクセストランジスタおよび前記第2のアクセストランジスタはn型金属酸化膜半導体(NMOS)トランジスタである、請求項11に記載の方法。
【請求項１５】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは垂直磁気方向を有する、請求項11に記載の方法。
【請求項１６】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは前記相補ビットセルの異なる層内に位置する、請求項11に記載の方法。
【請求項１７】
相補ビットセルのアレイを形成するステップであって、前記相補ビットセルのアレイ内の各相補ビットセルは共通ビット線に結合される2つのMTJデバイスを含む、ステップをさらに含む、請求項11に記載の方法。
【請求項１８】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは同時にプログラムされるように構成される、請求項11に記載の方法。
【請求項１９】
製作機器が相補ビットセルを形成できるようにするためのデータを含む非一時的コンピュータ可読記録媒体であって、前記データは、前記製作機器によって使用されるときに、前記製作機器に、
第1の磁気トンネル接合(MTJ)デバイスのフリー層を第1のアクセストランジスタに結合し、かつ前記第1のMTJデバイスのピンド層をビット線に結合することと、
第2のMTJデバイスのフリー層を前記ビット線に結合し、かつ前記第2のMTJデバイスのピンド層を第2のアクセストランジスタに結合することと
を行わせ、
前記第1のMTJデバイスおよび前記第2のMTJデバイスはデータの異なるビットを記憶するように構成される、非一時的コンピュータ可読記録媒体。
【請求項２０】
前記相補ビットセルは、相補ビットセルのアレイまたはスピントランスファートルク磁気ランダムアクセスメモリ(STT-MRAM)デバイスに含まれる、請求項19に記載の非一時的コンピュータ可読記録媒体。
【請求項２１】
前記データは、前記製作機器に、
第1のソース線を前記第1のアクセストランジスタに結合することと、
第2のソース線を前記第2のアクセストランジスタに結合することと
をさらに行わせる、請求項19に記載の非一時的コンピュータ可読記録媒体。
【請求項２２】
前記第1のアクセストランジスタおよび前記第2のアクセストランジスタはn型金属酸化膜半導体(NMOS)トランジスタである、請求項19に記載の非一時的コンピュータ可読記録媒体。
【請求項２３】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは垂直磁気方向を有する、請求項19に記載の非一時的コンピュータ可読記録媒体。
【請求項２４】
前記第1のMTJデバイスおよび前記第2のMTJデバイスは前記相補ビットセルの異なる層内に位置する、請求項19に記載の非一時的コンピュータ可読記録媒体。
【請求項２５】
第1のデータ値を記憶するための第1の手段であって、第1のアクセストランジスタに結合される第1のフリー層を有し、かつビット線に結合される第1のピンド層を有する、記憶するための第1の手段と、
第2のデータ値を記憶するための第2の手段であって、同じビット線に結合される第2のフリー層を有し、かつ第2のアクセストランジスタに結合される第2のピンド層を有し、前記記憶するための第1の手段および前記記憶するための第2の手段は相補ビットセルに含まれる、記憶するための第2の手段と
を備える、装置。
【請求項２６】
前記相補ビットセルは、スピントランスファートルク磁気ランダムアクセスメモリ(STT-MRAM)デバイスに含まれる、請求項25に記載の装置。
【請求項２７】
前記記憶するための第1の手段は第1の磁気トンネル接合(MTJ)デバイスを含み、前記記憶するための第2の手段は第2のMTJデバイスを含む、請求項25に記載の装置。
【請求項２８】
相補ビットセルのアレイをさらに備え、前記記憶するための第1の手段および前記記憶するための第2の手段は前記相補ビットセルのアレイに含まれる、請求項25に記載の装置。
【請求項２９】
前記記憶するための第1の手段および前記記憶するための第2の手段は同時にプログラムされるように構成される、請求項25に記載の装置。
【請求項３０】
前記記憶するための第1の手段および前記記憶するための第2の手段は前記相補ビットセルの異なる層内に位置する、請求項25に記載の装置。
【国際調査報告】
2018524806.tif 000012
2018524806.tif 000013