(57)【要約】  有効/無効状態に応じて各行を制限するアレイにおいて、各行は各々、行が有効状態を有するデータワードを記憶しないか、または読取り強制信号がアサートされない限り、読取りワード線が切り替わるのを条件付きでブロックするための有効ゲーテッド読取り回路を含む場合がある。さらに、書込み動作において、各行は、行に書き込まれるべき入力データが有効状態を有しないか、または書込み強制信号がアサートされない限り、書込みワード線が切り替わるのを条件付きでブロックする有効ゲーテッド書込み回路を有する場合がある。さらに、出力ラッチクロック制御部は、読み取られるべき行が有効状態を有するデータワードを記憶しないか、または読取り強制信号がアサートされない限り、切り替わるのをブロックされる場合があり、入力ラッチクロック制御部も、書き込まれるべき入力データが有効状態を有しないか、または書込み強制信号がアサートされない限り、ブロックされる場合がある。
2018514894.tif 000002
【特許請求の範囲】
【請求項１】
データワードを記憶するように構成される1つまたは複数の行を有するアレイであって、前記1つまたは複数の行は各々、対応する行に記憶された前記データワードが有効状態を有するかどうかを示すデータを記憶するとともに、少なくとも前記記憶されたデータに応じて前記対応する行の読取りワード線パスを条件付きでゲート制御するように構成される有効ゲーテッド読取り回路を含む、アレイと、
前記アレイから読み取られるデータを出力するように構成される1つまたは複数の出力ラッチ部と、
前記1つまたは複数の出力ラッチ部および各行の前記有効ゲーテッド読取り回路に結合される有効ゲーテッド出力ラッチクロック制御部であって、前記アレイ内のインデックス付きの行に記憶された前記データワードが有効状態を有するかどうかを示す少なくとも前記記憶されたデータに応じて前記1つまたは複数の出力ラッチ部をオープンにするように構成される読取りクロックを条件付きでゲート制御するように構成される回路を含む、有効ゲーテッド出力ラッチクロック制御部と
を備える、メモリ。
【請求項２】
各行の前記有効ゲーテッド読取り回路は、前記行に記憶された前記データワードが有効状態を有するかどうかを示す前記記憶されたデータと、アサートされるとき、前記読取りワード線を強制的に切り替える読取り強制信号とに応じて前記読取りワード線パスを条件付きでゲート制御するように構成される少なくとも1つの論理ゲートを備える、請求項1に記載のメモリ。
【請求項３】
前記少なくとも1つの論理ゲートは、前記行に記憶された前記データワードが有効状態を有することを前記記憶されたデータが示さないか、または前記読取り強制信号がアサートされない限り、前記読取りワード線が切り替わるのをブロックするように構成される、請求項2に記載のメモリ。
【請求項４】
前記有効ゲーテッド出力ラッチクロック制御部に関連する前記回路は、前記インデックス付きの行に記憶された前記データワードが有効状態を有するかどうかを示す前記記憶されたデータと、前記読取り強制信号とに応じて前記読取りクロックを条件付きでゲート制御するように構成される少なくとも1つの論理ゲートを備える、請求項2に記載のメモリ。
【請求項５】
前記少なくとも1つの論理ゲートは、前記行に記憶された前記データワードが有効状態を有することを前記記憶されたデータが示さないか、または前記読取り強制信号がアサートされない限り、前記読取りクロックが切り替わるのをブロックするように構成される、請求項4に記載のメモリ。
【請求項６】
前記読取りクロックは低プリチャージ状態を有し、前記少なくとも1つの論理ゲートは、
前記読取り強制信号の反転値を出力するように構成されるインバータと、
前記インバータからの前記出力と、前記インデックス付きの行の前記有効ゲーテッド読取り回路から出力された第1の読取りビット線とを備える入力を受け取るように構成されるORゲートであって、前記インデックス付きの行に記憶された前記データワードが無効状態を有する場合、前記第1の読取りビット線が論理低に切り替わる、ORゲートと、
前記ORゲートからの前記出力と、前記インデックス付きの行の前記有効ゲーテッド読取り回路から出力された第2の読取りビット線とを備える入力を受け取るように構成されるNANDゲートであって、前記インデックス付きの行に記憶された前記データワードが有効状態を有する場合、前記第2の読取りビット線は論理ローに切り替わり、前記読取りクロック信号は、前記インデックス付きの行に記憶された前記データワードが有効状態を有することを示すために前記第2の読取りビット線が前記論理ローに切り替わるとき、または前記読取り強制信号がアサートされることを示すために前記インバータからの前記出力がローに切り替わるとき、前記読取りクロックがハイに切り替わるように、前記NANDゲートからの出力を備える、NANDゲートと
を備える、請求項5に記載のメモリ。
【請求項７】
前記有効ゲーテッド出力ラッチクロック制御部は、前記インデックス付きの行の前記有効ゲーテッド読取り回路から出力された前記第1の読取りビット線および前記第2の読取りビット線に結合される自己クロック制御プッシュプルラッチ部をさらに備える、請求項6に記載のメモリ。
【請求項８】
アレイにおいて制限される読取りアクセスのための方法であって、
アレイ入力部に記憶されたデータワードが有効状態または無効状態を有するかどうかを示す少なくとも第1の信号に応じて前記アレイ入力部に関連する読取りワード線を条件付きでゲート制御するステップと、
前記アレイ入力部に記憶された前記データワードが有効状態または無効状態を有するかどうかを示す少なくとも前記第1の信号に応じて出力ラッチクロック信号を条件付きでゲート制御するステップと
を備える、方法。
【請求項９】
アサートされるとき、前記読取りワード線を強制的に切り替える第2の信号に応じて前記アレイ入力部に関連する前記読取りワード線を条件付きでゲート制御するステップ
をさらに備える、請求項8に記載の方法。
【請求項１０】
前記第1の信号および前記第2の信号に応じて前記アレイ入力部に関連する前記読取りワード線を条件付きでゲート制御するステップは、前記アレイ入力部が有効状態を有することを前記第1の信号が示さないか、または前記読取りワード線を強制的に切り替えるために前記第2の信号がアサートされない限り、前記読取りワード線が切り替わるのをブロックする、請求項9に記載の方法。
【請求項１１】
前記第2の信号に応じて前記出力ラッチクロック信号を条件付きでゲート制御するステップ
をさらに備える、請求項9に記載の方法。
【請求項１２】
前記第1の信号および前記第2の信号に応じて前記出力ラッチクロック信号を条件付きでゲート制御するステップは、前記アレイ入力部が有効状態を有することを前記第1の信号が示さないか、または前記第2の信号がアサートされない限り、前記出力ラッチクロック信号が切り替わるのをブロックする、請求項11に記載の方法。
【請求項１３】
前記出力ラッチクロック信号は、低プリチャージ状態を有し、かつ前記第1の信号の反転値および前記第2の信号の反転値に応じてNANDゲートを使用して条件付きでゲート制御され、その結果、前記アレイ入力部が有効状態を有することを示すために前記第1の信号の前記反転値がローに切り替わるとき、または前記第2の信号がアサートされることを示すために前記第2の信号の前記反転値がローに切り替わるとき、前記出力ラッチクロック信号はハイに切り替わる、請求項12に記載の方法。
【請求項１４】
データワードを記憶するための手段と、
前記記憶されたデータワードが有効状態を有するかどうかを示す少なくとも第1の信号に応じて前記記憶されたデータワードを読み取るのに使用される読取りワード線を条件付きでゲート制御するための手段と、
前記記憶されたデータワードが有効状態を有するかどうかを示す少なくとも前記第1の信号に応じて出力ラッチクロック信号を条件付きでゲート制御するための手段と
を備える、装置。
【請求項１５】
前記記憶されたデータワードを読み取るのに使用される前記読取りワード線を前記条件付きでゲート制御するための手段は、前記記憶されたデータワードが有効状態を有するかどうかを示す前記第1の信号と、アサートされるとき、前記読取りワード線を強制的に切り替える第2の信号とに応じて前記読取りワード線を条件付きでゲート制御するための手段を備える、請求項14に記載の装置。
【請求項１６】
前記読取りワード線を前記条件付きでゲート制御するための手段は、前記アレイ入力部が有効状態を有することを前記第1の信号が示さないか、または前記第2の信号がアサートされない限り、前記読取りワード線が切り替わるのをブロックするための手段を備える、請求項15に記載の装置。
【請求項１７】
前記出力ラッチクロック信号を前記条件付きでゲート制御するための手段は、前記第2の信号に応じて前記出力ラッチクロック信号を条件付きでゲート制御するための手段を備える、請求項15に記載の装置。
【請求項１８】
前記出力ラッチクロック信号を前記条件付きでゲート制御するための手段は、前記アレイ入力部が有効状態を有することを前記第1の信号が示さないか、または前記第2の信号がアサートされない限り、前記出力ラッチクロック信号が切り替わるのをブロックするための手段を備える、請求項17に記載の装置。
【請求項１９】
データワードを記憶するように構成される1つまたは複数の行を有するアレイであって、前記1つまたは複数の行は各々、対応する行に書き込まれるべき入力データが有効状態を有するかどうかを示す少なくとも第1の信号に応じて前記対応する行の書込みワード線パスを条件付きでゲート制御するように構成される有効ゲーテッド書込み回路を含む、アレイと、
前記アレイ内の書込み回路を起動するように構成される1つまたは複数のビット線に結合される1つまたは複数の入力ラッチ部と、
前記1つまたは複数の入力ラッチ部および各行の前記有効ゲーテッド書込み回路に結合される有効ゲーテッド入力ラッチクロック制御部であって、書き込まれるべき前記入力データが有効状態を有するかどうかを示す少なくとも前記第1の信号に応じて前記1つまたは複数の入力ラッチ部に書込みクロックを条件付きでゲート制御するように構成される回路を含む、有効ゲーテッド入力ラッチクロック制御部と
備える、メモリ。
【請求項２０】
各行の前記有効ゲーテッド書込み回路は、書き込まれるべき前記入力データが有効状態を有するかどうかを示す前記第1の信号と、アサートされるとき、前記書込みワード線を強制的に切り替える書込み強制信号とに応じて前記書込みワード線パスを条件付きでゲート制御するように構成される少なくとも1つの論理ゲートを備える、請求項19に記載のメモリ。
【請求項２１】
前記少なくとも1つの論理ゲートは、書き込まれるべき前記入力データが有効状態を有することを前記第1の信号が示さないか、または前記第2の信号がアサートされない限り、前記書込みワード線が切り替わるのをブロックするように構成される、請求項20に記載のメモリ。
【請求項２２】
前記有効ゲーテッド入力ラッチクロック制御部に関連する前記回路は、前記第1の信号および前記書込み強制信号に応じて前記書込みクロックを条件付きでゲート制御するように構成される少なくとも1つの論理ゲートを備える、請求項20に記載のメモリ。
【請求項２３】
前記少なくとも1つの論理ゲートは、書き込まれるべき前記入力データが有効状態を有することを前記第1の信号が示さないか、または前記第2の信号がアサートされない限り、前記書込みクロックが切り替わるのをブロックするように構成される、請求項22に記載のメモリ。
【請求項２４】
前記有効ゲーテッド入力ラッチクロック制御部に関連する前記回路は、前記入力データに関連する前記状態を保持するために前記対応する行に記憶されたインデックス付き有効ビットを無条件に書き込むようにさらに構成される、請求項22に記載のメモリ。
【請求項２５】
アレイにおいて制限される書込みアクセスのための方法であって、
アレイ入力部に書き込まれるべき入力データが有効状態または無効状態を有するかどうかを示す少なくとも第1の信号に応じて前記アレイ入力部に関連する書込みワード線を条件付きでゲート制御するステップと、
書き込まれるべき前記入力データが有効状態または無効状態を有するかどうかを示す少なくとも前記第1の信号に応じて入力ラッチクロック信号を条件付きでゲート制御するステップと
を備える、方法。
【請求項２６】
アサートされるとき、前記書込みワード線を強制的に切り替える第2の信号に応じて前記アレイ入力部に関連する前記書込みワード線を条件付きでゲート制御するステップ
をさらに備える、請求項25に記載の方法。
【請求項２７】
前記第1の信号および前記第2の信号に応じて前記アレイ入力部に関連する前記書込みワード線を条件付きでゲート制御するステップは、前記アレイ入力部に書き込まれるべき前記入力データが有効状態を有することを前記第1の信号が示さないか、または前記第2の信号がアサートされない限り、前記書込みワード線上の書込みクロック制御部が切り替わるのをブロックする、請求項26に記載の方法。
【請求項２８】
前記第2の信号に応じて前記入力ラッチクロック信号を条件付きでゲート制御するステップ
をさらに備える、請求項26に記載の方法。
【請求項２９】
前記第1の信号および前記第2の信号に応じて前記入力ラッチクロック信号を条件付きでゲート制御するステップは、前記アレイ入力部に書き込まれるべき前記入力データが有効状態を有することを前記第1の信号が示さないか、または前記第2の信号がアサートされない限り、前記入力ラッチクロック信号が切り替わるのをブロックする、請求項28に記載の方法。
【請求項３０】
前記アレイ入力部に書き込まれるべき前記入力データに関連する前記状態を保持するために前記アレイ入力部に関連するインデックス付き有効ビットを無条件に書き込むステップ
をさらに備える、請求項28に記載の方法。
【請求項３１】
アレイ入力部に書き込まれるべき入力データが有効状態または無効状態を有するかどうかを示す少なくとも第1の信号に応じて前記アレイ入力部に前記入力データを書き込むのに使用される書込みワード線を条件付きでゲート制御するための手段と、
書き込まれるべき前記入力データが有効状態または無効状態を有するかどうかを示す少なくとも前記第1の信号に応じて入力ラッチクロック信号を条件付きでゲート制御するための手段と
を備える、装置。
【請求項３２】
前記書込みワード線を前記条件付きでゲート制御するための手段は、アサートされるとき、前記書込みワード線を強制的に切り替える第2の信号に応じて前記書込みワード線を条件付きでゲート制御するための手段を備える、請求項31に記載の装置。
【請求項３３】
前記書込みワード線を前記条件付きでゲート制御するための手段は、前記アレイ入力部に書き込まれるべき前記入力データが有効状態を有することを前記第1の信号が示さないか、または前記第2の信号がアサートされない限り、前記書込みワード線上の書込みクロック制御部が切り替わるのをブロックするための手段を備える、請求項32に記載の装置。
【請求項３４】
前記入力ラッチクロック信号を前記条件付きでゲート制御するための手段は、前記第2の信号に応じて前記入力ラッチクロック信号を条件付きでゲート制御するための手段を備える、請求項32に記載の装置。
【請求項３５】
前記入力ラッチクロック信号を前記条件付きでゲート制御するための手段は、前記アレイ入力部に書き込まれるべき前記入力データが有効状態を有することを前記第1の信号が示さないか、または前記第2の信号がアサートされない限り、前記入力ラッチクロック信号が切り替わるのをブロックするための手段を備える、請求項34に記載の装置。
【請求項３６】
前記アレイ入力部に書き込まれるべき前記入力データに関連する前記状態を保持するために前記アレイ入力部に関連するインデックス付き有効ビットを無条件に書き込むための手段
をさらに備える、請求項34に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、アレイ構造体電力最適化に関し、詳細には、低電力アレイ内の完全有効ゲーテッド読取り/書込み回路に関する。
【背景技術】
【０００２】
各入力部に関連する有効状態を有するアレイ構造体は、無効な入力部に対応するデータビットに関連する不必要に切り替えるネット(たとえば、比較回路)により無効な入力部を読み取るか、または無効なデータを書き込む際に、不必要に電力を消費する。たとえば、読取り動作中に、アレイ構造体内の各行に関連する比較回路は、無効なデータワードを記憶するアレイ構造体内の任意の行が使用可能な出力を提供しないことにもかかわらず切り替わる。同様に、有効ビットが無効状態に書き込まれる無効書込み中に、入力部が無効であるためにデータビットが使用されなくても、データビットは書き込まれる。たとえば、無効データを書き込むために(たとえば、デバッグのために)1つまたは複数のスレッドが使用されるマルチスレッドアプリケーションでは、書込みワード線、入力ラッチクロック、および内部書込みビット線(二重レールマクロの電圧上昇領域上にある場合がある)は、無効な入力データが使用されなくても、不必要に切り替わる。したがって、アレイ構造体内で無効な入力部を読み取るか、または書き込む際、無効なアクセスが、ワード線、ビット線、高キャパシタンス出力、および/または他の回路(もしくはネット)を切り替える場合があるため、不必要な電力消費が生じる可能性があり、このことが、バッテリー電源式電子デバイスにしばしば使用されるアレイ構造体などの低電力アレイ構造体では特に望ましくない場合がある。特に、電力消費量の増加が、比較的速いバッテリーの消耗および比較的短いバッテリー寿命につながる可能性があり、このことは、(すべてではないとしても)多くのバッテリー電源式電子デバイスにおいて重要な検討事項になる傾向がある。したがって、低電力アレイ構造体において無効な読取り動作および/または書込み動作を実行する際に生じる場合がある不必要な電力消費を低減する必要がある。
【発明の概要】
【課題を解決するための手段】
【０００３】
以下は、本明細書で開示する1つまたは複数の態様および/または実施形態に関する簡略化された概要を提示する。したがって、以下の概要は、すべての企図される態様および/または実施形態に関する包括的な概観とみなされるべきではなく、また、以下の概要は、すべての企図される態様および/もしくは実施形態に関する主要もしくは重要な要素を識別するか、または任意の特定の態様および/もしくは実施形態に関連付けられた範囲を定めるものとみなされるべきでない。したがって、以下の概要は、以下で提示する詳細な説明に先立って、本明細書で開示する1つまたは複数の態様および/または実施形態に関するいくつかの概念を簡略化された形で提示するという唯一の目的を有する。
【０００４】
様々な態様によれば、メモリは、データワードを記憶するように構成される1つまたは複数の行を有するアレイであって、1つまたは複数の行は各々、対応する行に記憶されたデータワードが有効状態を有するかどうかを示すデータを記憶するとともに、少なくとも記憶されたデータに応じて対応する行の読取りワード線パスを条件付きでゲート制御するように構成される有効ゲーテッド読取り回路を含む場合がある、アレイを備える場合がある。さらに、メモリは、アレイから読み取られるデータを出力するように構成される1つまたは複数の出力ラッチ部と、1つまたは複数の出力ラッチ部および各行の有効ゲーテッド読取り回路に結合される有効ゲーテッド出力ラッチクロック制御部であって、アレイ内のインデックス付きの行に記憶されたデータワードが有効状態を有するかどうかを示す少なくとも記憶されたデータに応じて1つまたは複数の出力ラッチ部をオープンにするように構成される読取りクロックを条件付きでゲート制御するように構成される回路を含む場合がある、有効ゲーテッド出力ラッチクロック制御部とを含む場合がある。さらに、様々な実施形態において、有効ゲーテッド読取り回路および有効ゲーテッド出力ラッチクロック制御部は各々、行に記憶されたデータワードが有効状態を有することを記憶されたデータが示さないか、または読取り強制信号がアサートされない限り、読取りワード線が切り替わるのをブロックし、読取りクロックが切り替わるのをブロックするようにそれぞれが構成される1つまたは複数の論理ゲートを含む場合がある。
【０００５】
様々な態様によれば、アレイにおいて制限される読取りアクセスのための方法は、アレイ入力部に記憶されたデータワードが有効状態または無効状態を有するかどうかを示す少なくとも第1の信号に応じてアレイ入力部に関連する読取りワード線を条件付きでゲート制御するステップと、アレイ入力部に記憶されたデータワードが有効状態または無効状態を有するかどうかを示す少なくとも第1の信号に応じて出力ラッチクロック信号を条件付きでゲート制御するステップとを備える場合がある。さらに、様々な実施形態において、本方法は、アサートされるとき、読取りワード線を強制的に切り替える第2の信号に応じてアレイ入力部に関連する読取りワード線を条件付きでゲート制御するステップをさらに備える場合がある。たとえば、第1の信号および第2の信号に応じてアレイ入力部に関連する読取りワード線を条件付きでゲート制御するステップは、アレイ入力部が有効状態を有することを第1の信号が示さず、および/または読取りワード線を強制的に切り替えるために第2の信号がアサートされない限り、読取りワード線が切り替わるのをブロックする場合がある。さらに、様々な実施形態において、本方法は、アレイ入力部が有効状態を有することを第1の信号が示さず、および/または第2の信号がアサートされない限り、出力ラッチクロック信号が切り替わるのを同様にブロックする場合がある、第2の信号に応じて出力ラッチクロック信号を条件付きでゲート制御するステップを備える場合がある。
【０００６】
様々な実施形態によれば、装置は、データワードを記憶するための手段と、記憶されたデータワードが有効状態を有するかどうかを示す少なくとも第1の信号に応じて記憶されたデータワードを読み取るのに使用される読取りワード線を条件付きでゲート制御するための手段と、記憶されたデータワードが有効状態を有するかどうかを示す少なくとも第1の信号に応じて出力ラッチクロック信号を条件付きでゲート制御するための手段とを備える場合がある。
【０００７】
様々な実施形態によれば、メモリは、データワードを記憶するように構成される1つまたは複数の行を有するアレイであって、1つまたは複数の行は各々、対応する行に書き込まれるべき入力データが有効状態を有するかどうかを示す少なくとも第1の信号に応じて対応する行の書込みワード線パスを条件付きでゲート制御するように構成される有効ゲーテッド書込み回路を含む、アレイと、アレイ内の書込み回路を起動するように構成される1つまたは複数のビット線に結合される1つまたは複数の入力ラッチ部と、1つまたは複数の入力ラッチ部および各行の有効ゲーテッド書込み回路に結合される有効ゲーテッド入力ラッチクロック制御部であって、書き込まれるべき入力データが有効状態を有するかどうかを示す少なくとも第1の信号に応じて1つまたは複数の入力ラッチ部に書込みクロックを条件付きでゲート制御するように構成される回路を含む、有効ゲーテッド入力ラッチクロック制御部とを備える場合がある。さらに、様々な実施形態において、各行の有効ゲーテッド読取り回路および有効ゲーテッド入力ラッチクロック制御部に関連する回路は各々、第1の信号と、アサートされるとき書込みワード線を強制的に切り替える書込み強制信号とに応じて書込みワード線パスおよび書込みクロックを条件付きでゲート制御するようにそれぞれが構成される、少なくとも1つの論理ゲートを含む場合がある。したがって、書込みワード線および書込みクロックは、書き込まれるべき入力データが有効状態を有することを第1の信号が示さないか、または第2の信号がアサートされない限り、切り替わることをブロックされる場合がある。
【０００８】
様々な態様によれば、アレイにおいて制限される書込みアクセスのための方法は、アレイ入力部に書き込まれるべき入力データが有効状態または無効状態を有するかどうかを示す少なくとも第1の信号に応じてアレイ入力部に関連する読取りワード線を条件付きでゲート制御するステップと、書き込まれるべき入力データが有効状態または無効状態を有するかどうかを示す少なくとも第1の信号に応じて入力ラッチクロック信号を条件付きでゲート制御するステップとを備える場合がある。さらに、様々な実施形態において、本方法は、アサートされるとき、書込みワード線を強制的に切り替える第2の信号に応じてアレイ入力部に関連する書込みワード線を条件付きでゲート制御するステップをさらに備える場合がある。たとえば、第1の信号および第2の信号に応じてアレイ入力部に関連する書込みワード線を条件付きでゲート制御するステップは、アレイ入力部に書き込まれるべき入力データが有効状態を有することを第1の信号が示さず、および/または第2の信号がアサートされなければ、書込みワード線上の書込みクロック制御部が切り替わるのをブロックする場合がある。さらに、様々な実施形態において、本方法は、アレイ入力部に書き込まれるべき入力データが有効状態を有することを第1の信号が示さず、および/または第2の信号がアサートされない限り、入力ラッチクロック信号が切り替わるのを同様にブロックする場合がある、第2の信号に応じて入力ラッチクロック信号を条件付きでゲート制御するステップをさらに備える場合がある。しかしながら、制限される書込みアクセス方法では、アレイ入力部に関連するインデックス付き有効ビットは、アレイ入力部に書き込まれるべき入力データに関連する状態を保持するために無条件に書き込まれる場合がある。
【０００９】
様々な態様によれば、装置は、アレイ入力部に書き込まれるべき入力データが有効状態または無効状態を有するかどうかを示す少なくとも第1の信号に応じてアレイ入力部に入力データを書き込むのに使用される書込みワード線を条件付きでゲート制御するための手段と、書き込まれるべき入力データが有効状態または無効状態を有するかどうかを示す少なくとも第1の信号に応じて入力ラッチクロック信号を条件付きでゲート制御するための手段とを備える場合がある。したがって、書込みワード線を条件付きでゲート制御するための手段および入力ラッチクロック信号を条件付きでゲート制御するための手段は、アレイ入力部に書き込まれるべき入力データが有効状態を有することを第1の信号が示さないか、または書込みワード線を強制的に切り替える第2の信号がアサートされない限り、書込みワード線および入力ラッチクロック信号が切り替わるのをそれぞれブロックする場合がある。
【００１０】
本明細書で開示する様々な態様および/または実施形態に関連付けられた他の目的および利点は、添付の図面および詳細な説明に基づいて、当業者に明らかになるであろう。
【００１１】
以下の詳細な説明を参照しながら、本開示を限定するためではなく単に例示するために提示される添付の図面とともに検討すれば、本開示の態様およびその付随する利点の多くがよりよく理解されるようになるため、それらに関するより完全な了解が容易に得られるであろう。
【図面の簡単な説明】
【００１２】
【図１】様々な態様による、完全有効ゲーテッド読取り/書込み回路および有効ゲーテッドラッチクロック制御回路を有するアレイを含む例示的なメモリを示す図である。
【図２】様々な態様による、図1に示したメモリアレイに使用される例示的な有効ゲーテッド読取り回路および有効ゲーテッド出力ラッチクロック制御回路を示す図である。
【図３】様々な態様による、図1に示したメモリアレイに使用される例示的な有効ゲーテッド書込み回路および有効ゲーテッド入力ラッチクロック制御回路を示す図である。
【図４】様々な態様による、メモリアレイ、有効ゲーテッド読取り/書込み回路、有効ゲーテッドラッチクロック制御回路、および本明細書で説明する方法を使用することができる例示的なプロセッサベースのシステムを示す図である。
【発明を実施するための形態】
【００１３】
特定の例示的な実施形態を対象とする例を示すために、以下の説明および関連する図面において様々な態様が開示される。代替的実施形態は、この開示を読むと当業者には明らかであり、本開示の範囲または趣旨を逸脱することなく構築され、実践されてもよい。加えて、本明細書で開示される態様および実施形態の関連する詳細を不明瞭にしないように、よく知られている要素は詳細には説明せず、または省略される場合がある。
【００１４】
「例示的」という語は、本明細書では、「例、実例、または例証として機能する」を意味するために使用される。「例示的」として本明細書で説明するいかなる実施形態も、他の実施形態よりも好ましいか、または有利であると必ずしも解釈されるべきでない。同様に、「実施形態」という用語は、すべての実施形態が、論じられる特徴、利点、または動作モードを含むことを必要としない。
【００１５】
本明細書で使用する用語は、特定の実施形態について説明するにすぎず、本明細書で開示する任意の実施形態を制限すると解釈されるべきでない。本明細書で使用する単数形"a"、"an"、および"the"は、文脈が別段に明確に示さない限り、複数形も含むものとする。さらに、「含む("comprises"、"comprising"、"includes"、および/または"including")」という用語は、本明細書で使用されるときに、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を指定するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそのグループの存在または追加を除外しないことを理解されたい。
【００１６】
さらに、多くの態様が、たとえば、コンピューティングデバイスの要素によって実行されることになるアクションのシーケンスの観点から説明される。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つもしくは複数のプロセッサによって実行されるプログラム命令によって、または両方の組合せによって実行できることが認識されよう。加えて、本明細書で説明するこれらの一連のアクションは、実行されたときに、関連するプロセッサに本明細書で説明する機能を実行させる、対応するコンピュータ命令のセットを記憶した任意の形態のコンピュータ可読記憶媒体内で完全に具現化されるものとみなすことができる。したがって、本開示の様々な態様は、特許請求される主題の範囲内にすべて入ることが企図されているいくつかの異なる形態において具現化されてもよい。加えて、本明細書に記載される態様および/または実施形態ごとに、任意のそのような態様および/または実施形態の対応する形式は、たとえば、記載されるアクションを実行する「ように構成される論理」として本明細書に記載される場合がある。
【００１７】
様々な態様によれば、図1は、有効/無効状態によって各入力部を制限するアレイ構造体を有する任意の適切なメモリ内に実装することができる、完全有効ゲーテッド読取り/書込み回路および有効ゲーテッドラッチクロック制御回路を有するアレイを含む例示的なメモリ100を示す。様々な実施形態において、メモリ100は、全体的に本明細書では集合的にアレイ110と呼ばれ、個別的にアレイ行110と呼ばれる、行110-0〜110-Nを有するアレイ内に配置される様々なビットセル112を含む。特に、図1のアレイ110は、2次元配置ではアレイ行110-0〜110-Nを含むが、本明細書で使用する「アレイ」という用語は、2次元配置に限定されない。むしろ、様々な実施形態において、アレイ110は、特定のアレイ行110内のビットセル112がデジタルデータワードを記憶する、任意の適切な構成を有する場合があり、アレイ110は、たとえば、8ビット、16ビット、32ビット、64ビット、128ビットなどを備える場合がある。さらに、アレイ行110は、たとえば、単一レベルの集積回路内にビットセル112を含むか、または複数レベルの集積回路内の複数のレベルにビットセル112を含む場合がある。
【００１８】
様々な実施形態において、アレイ行110-0〜110-Nは各々、全体的に本明細書では集合的にも個別的にも有効ゲーテッド読取り/書込み回路120と呼ばれる、120-0〜120-Nと番号付けされた有効ゲーテッド読取り/書込み回路を含む。さらに、各アレイ行110は、<z>〜<x>と番号付けされた1データビットを記憶するように構成される1つまたは複数のビットセル112を含む場合があり、各アレイ行110は集合的にデジタルデータワードに対応し、各それぞれのアレイ行110内の有効ゲーテッド読取り/書込み回路120は、対応するアレイ行110に記憶されたデジタルデータワードが有効状態または無効状態を有するかどうかを表すためにビット値(たとえば、0または1のいずれか)を記憶する有効ビットセル(図示せず)を含む。たとえば、メモリ100が複数の異なるアレイ行110内に同じデジタルデータワードを記憶する可能性があるため、正しいデジタルデータワードを記憶する特定のアレイ行110を示すために、各アレイ行110に関連する有効ゲーテッド読取り/書込み回路120内の有効ビットセルを使用することができる。しかしながら、デジタルデータワードが任意の適切な基準に従って対応するアレイ行110に記憶されることを示すために、有効ビットセルが使用されてもよいことを当業者は了解されよう。
【００１９】
さらに、様々な実施形態において、各アレイ行110内のビットセル112は、全体的に本明細書では集合的に読取りワード線146と呼ばれ、個別的に読取りワード線146と呼ばれる、146-0〜146-Nと番号付けされた読取りワード線(read_wl)を介してそれぞれのアレイ行110内の有効ゲーテッド読取り/書込み回路120に結合される場合があり、各アレイ行110内のビットセル112は、全体的に本明細書では集合的に書込みワード線148と呼ばれ、個別的に書込みワード線148と呼ばれる、148-0〜148-Nと番号付けされた書込みワード線(write_wl)を介してそれぞれのアレイ行110内の有効ゲーテッド読取り/書込み回路120にさらに結合される場合がある。さらに、各アレイ行110内のビットセル112は、それぞれの読取りビット線(read_bl)を介して1つまたは複数の出力ラッチ部132に結合され、それぞれの書込みビット線(write_bl)を介して1つまたは複数の入力ラッチ部132に結合されてもよい。様々な実施形態において、メモリ100は、入力/出力ラッチ部132と、各アレイ行110内の有効ゲーテッド読取り/書込み回路120とに結合される有効ゲーテッドラッチクロック制御部140をさらに含んでもよい。したがって、アレイ110は、各行110内に実質的に同一の有効ゲーテッド読取り/書込み回路120を有する場合があるが、有効ゲーテッドラッチクロック制御部140は、アレイ110から読み出された入力部が有効状態または無効状態を有するかどうかに応じて、出力ラッチ部132をオープンにし、出力ラッチ部132が状態を変化させることを可能にする読取り可能クロックを制御するために、入力/出力ラッチ部132と各行110に設けられた有効ゲーテッド読取り/書込み回路120とに結合される場合があり、有効ゲーテッドラッチクロック制御部140は、書込みビット線を起動し、アレイ110内の入力部に書き込まれるべき入力データが有効状態または無効状態を有するかどうかに応じて入力ラッチ部132がアレイ110内の入力部に入力データを書き込むことを可能にする書込み可能クロックをさらに制御する場合がある。
【００２０】
様々な実施形態において、図2に関して以下でさらに詳細に説明するように、有効ゲーテッド読取り/書込み回路120は、インデックス付きアレイ入力部110からデータを読み取るための読取り動作に使用される有効ゲーテッド読取り回路を含む場合があり、この有効ゲーテッド読取り回路は、対応するアレイ行110が有効状態または無効状態を有するかどうかに応じて読取りワード線146を条件付きでゲート制御する場合があり、有効ゲーテッドラッチクロック制御部140は、読取りビット線146上のプリチャージされた状態を対応する出力ラッチ部132に伝搬させることに起因する場合がある、出力切替えによる電力消費を低減するために出力ラッチクロック制御を条件付きでゲート制御する場合がある有効ゲーテッド出力ラッチクロック制御回路を含む場合がある。より詳細には、各アレイ行110の読取りワード線146は、有効ゲーテッド読取り/書込み回路120に記憶された有効ビット状態に応じて条件付きでゲート制御されてもよい。したがって、読取りワード線は、無効状態を有するデータワードを記憶する任意のアレイ行110では切り替わらない。さらに、有効ゲーテッド出力ラッチクロック制御部140は、有効ゲーテッド読取り/書込み回路120に記憶された有効ビットを除いて、ビットセル110が無効状態を有するデータワードを記憶する任意のアレイ行110のために出力ラッチ部132への読取りクロックを条件付きでブロックしてもよい。たとえば、様々な実施形態において、有効ゲーテッド出力ラッチクロック制御部140は、有効ゲーテッド読取り回路120から読取り可能クロック信号を引き出す場合があり、それによって、出力ラッチ部132への読取り可能クロック信号は、オフに維持される場合があり、出力データは、対応するアレイ行110に記憶されたデータワードが有効状態を有しない限り、切り替わらない。しかしながら、読取りワード線146上の有効ゲーテッドブロックと、出力ラッチ部132への読取り可能クロック信号とをオーバーライドするために、外部読取り強制信号が提供される場合があり、この外部読取り強制信号は、Built-In Self-Test(BIST)デバッグおよびテスト/特性評価を可能にする場合がある。
【００２１】
たとえば、読取り動作の際、有効ゲーテッド読取り/書込み回路120および有効ゲーテッドラッチクロック制御部140への入力信号は、読取り動作を開始させ、それによって、ある内部シグナリングを開始させるためにアサートされる場合がある読取り可能信号を含んでもよい。特に、内部シグナリングは、読み取るべき特定の行110を識別する入力インデックスを備えてもよい。様々な実施形態において、入力インデックスは、有効ゲーテッド読取り/書込み回路120に提供される場合があり、有効ゲーテッド読取り/書込み回路120は、入力インデックスに対応する行110の制限されない内部読取りワード線をトリガする場合があり、制限されない内部読取りワード線は、対応する行110に記憶されたデータワードが有効状態または無効状態を有するかどうかを示す、有効ゲーテッド読取り/書込み回路120に記憶されたインデックス付き有効ビットを無条件に読み取るために使用される場合がある。しかしながら、有効ゲーテッド読取り/書込み回路120は、有効ビットセルに記憶された有効状態に応じて、アレイ行110の読取り構造体を起動するインデックス付き読取りワード線146へのパスを制限してもよい。したがって、有効ゲーテッド読取り/書込み回路120は、外部読取り強制信号が読取りブロックをオーバーライドするようにアサートされない限り、有効ビットセルが無効状態を示す0を記憶する場合、アレイ行110の読取り回路が切り替わるのをブロックする場合がある。さらに、有効ゲーテッド読取り/書込み回路120は、有効ゲーテッドラッチクロック制御部140への「真の」読取りビット線および補完の読取りビット線を備える場合がある補完読取り構造体を有する場合があり、行110に記憶されたデータワードが有効状態を有することを、評価する読取りビット線が示す場合、出力ラッチ部132をオープンにするために読取りクロックを無条件にアサートする回路を含む場合がある。そうでなければ、他の(補完)読取りビット線が評価するように、行110に記憶されたデータワードが無効状態を有する場合、有効ゲーテッドラッチクロック制御部140は、外部読取り強制信号がアサートされない限り、読取りクロックがアサートされずに、出力ラッチ部132がオープンにならないか、またはそうでなければ状態を変化させないように、外部読取り強制信号に応じて読取りクロックを制限する場合がある。
【００２２】
さらに、図3に関して以下でさらに詳細に説明するように、有効ゲーテッド読取り/書込み回路120は、アレイ110内のインデックス付き入力部にデータを書き込むための書込み動作に使用される有効ゲーテッド書込み回路を含む場合があり、この有効ゲーテッド書込み回路は、アレイ110内のインデックス付き入力部に書き込まれるべき入力データが有効状態または無効状態を有するかどうかに応じて書込みワード線148を条件付きでゲート制御する場合がある。さらに、有効ゲーテッドラッチクロック制御部140は、アレイ110内のインデックス付き入力部に書き込まれるべき入力データが有効状態または無効状態を有するかどうかに応じて書込み可能クロックを条件付きでゲート制御する場合がある有効ゲーテッド入力ラッチクロック制御部を含む場合があり、この有効ゲーテッド入力ラッチクロック制御部は、特にアレイ110が電圧上昇領域で書込み回路との電圧アイランドを有する実施形態では、大幅な電力節約をもたらすことができる。より詳細には、各アレイ行110内の書込みワード線148は、書込みワード線148上でデフォルトブロックをオーバーライドするために外部書込み強制信号が提供される場合があることを除いて、アレイ110に書き込まれるべき入力データが有効状態または無効状態を有するかどうかを示す有効書込み信号に応じて条件付きでゲート制御される場合がある。したがって、書込みワード線148は、アレイ110に書き込まれるべき入力データが有効状態を有することを有効書込み信号が示さないか、外部書込み強制信号がアサートされないか、またはその両方でない限り、非アクティブに保持される場合がある。さらに、有効ゲーテッド入力ラッチクロック制御部は、入力ラッチ部132への書込み可能クロックを条件付きでブロックする場合があり、それによって、入力ラッチ部132は、アレイ110に書き込まれるべき入力データが有効状態を有することを有効書込み信号が示さないか、外部書込み強制信号がアサートされないか、またはその両方でない限り、クロック制御されず、書込みビット線上のいかなるシグナリングも有しない。
【００２３】
たとえば、有効ゲーテッド読取り/書込み回路120は、読取り動作中に使用される有効状態情報を記憶する有効ビットセルを含むが、書込み動作に使用される有効状態情報は、入力データ(すなわち、アレイ110に書き込まれるべきデータ)上で提供される。したがって、アレイ110に書き込む際、有効ゲーテッド読取り/書込み回路120内に設けられた有効ビットセルは、有効ゲーテッド書込み回路に入力された有効書込みワード線信号およびビット線信号が書込み可能信号に応じてゲート制御されるにすぎないため、常に書き込まれてもよい。しかしながら、対応する行110内の書込み回路を起動するのに使用される書込みワード線148は、入力データが有効状態を有するとき、および/または外部書込み強制信号がアサートされるときにのみ書込み回路が起動するように、条件付きでゲート制御されてもよい。そうでなければ、入力データが無効状態を有し、外部書込み強制信号がアサートされない場合、アレイ行110への書込みワード線148および入力ラッチ部132への書込み可能クロックは、非アクティブに保持される。したがって、書込みワード線148、内部書込みビット線、および入力ラッチ部132上のクロック制御は、無効な書込みにおいて(外部書込み強制信号がアサートされない限り)切り替わらないため、特にアレイ110が電圧上昇領域で書込み回路との電圧アイランドを有する実施形態では、大幅な電力節約を実現することができる。
【００２４】
様々な態様によれば、図2は、有効/無効状態で各入力部を制限する任意の適切なアレイ210に使用することができる、例示的な有効ゲーテッド読取り回路220および有効ゲーテッド出力ラッチクロック制御回路240を示す。概して、図1に示したように、有効ゲーテッド読取り回路220は、アレイ210内の各行に設けられる場合があり、アレイ210内の各行は、デジタルデータワードを記憶するように構成される1つまたは複数のビット212を含む場合がある。さらに、各行の1つまたは複数のビット212は、読取りワード線(data_rwl)を介してそれぞれの行の有効ゲーテッド読取り回路220に結合され、それぞれの読取りビット線(data_rbl<z>、data_rbl<y>、data_rbl<x>など)を介してデータ入力/出力部分230内の1つまたは複数の出力ラッチ部232に結合されてもよい。さらに、様々な実施形態において、有効ゲーテッド出力ラッチクロック制御回路240は、データ入力/出力部分230内の1つまたは複数の出力ラッチ部232に結合され、アレイ210内の各行の有効ゲーテッド読取り回路220に結合されてもよい。したがって、図2は、対応する有効ゲーテッド読取り回路220を有するアレイ210内の1行(または入力部)を示すが、そのような図示は、アレイ210が各行に実質的に同一の有効ゲーテッド読取り回路220を有する場合がある点で、本明細書で提供する説明を単に簡略化するように意図される一方で、有効ゲーテッド出力ラッチクロック制御回路240は、アレイ210から読み出された入力部が有効状態または無効状態を有するかどうかに応じて、出力ラッチ部232をオープンにし、出力ラッチ部232が状態を変化させることを可能にする読取り可能クロックを制御するために、データ入力/出力部分230内の1つまたは複数の出力ラッチ部232と各行に設けられた有効ゲーテッド読取り回路220とに結合される場合があることを、当業者は了解されよう。
【００２５】
様々な実施形態によれば、図2に示す有効ゲーテッド読取り回路220および有効ゲーテッド出力ラッチクロック制御回路240は、一般に、アレイ210内のインデックス付き入力部からデータを読み取るための読取り動作の際に使用されてもよい。たとえば、図2に示すように、有効ゲーテッド読取り回路220および有効ゲーテッド出力ラッチクロック制御回路240への入力信号は、読取り動作を開始させ、それによって、ある内部シグナリングを開始させるためにアサートされる場合がある読取り可能(rd_en)信号242を含んでもよい。特に、様々な実施形態において、内部シグナリングは、アレイ210内の特定の行(たとえば、図2に示す行)を特定する場合がある、入力インデックス<x:0>に関連するインデックスクロック246を備えてもよい。様々な実施形態において、入力インデックスは、制限されない読取りワード線(valid_rwl)を入力インデックスに対応する復号アドレスにトリガするように構成される内部復号論理222を備える場合がある(たとえば、内部復号論理222が提供される行を入力インデックスが特定する場合)、有効ゲーテッド読取り回路220に提供される場合がある。さらに、rd_en信号242は、図示の例の3つのビット212に対応する3つの列を含む、データ入力/出力部分230内の1つまたは複数の出力ラッチ部232に読取り可能クロックを送り出す場合があるが、アレイ210およびデータ入力/出力部分230内の出力ラッチ部232は、3つよりも多いまたは少ない列を含んでもよい。したがって、図2は、出力ラッチ部232が新規の読取り状態によって更新されることをrd_enクロック信号242が可能にするタイミング図を示し、有効ゲーテッド読取り回路220からアレイ210への出力信号は、アレイ210内の読取り構造体を起動するインデックス付き読取りワード線(data_rwl)を備え、有効ゲーテッド出力ラッチクロック制御回路240からデータ入力/出力部分230への出力信号は、アレイ210から読み出されたデータに応じて、出力ラッチ部232をオープンにし、出力ラッチ部232が状態を変化させることを可能にする読取り可能クロック(data_rden_clk)を備える。
【００２６】
様々な実施形態において、有効ゲーテッド読取り回路220は、対応する行を構成するビット212に記憶されたデータワードが有効状態または無効状態を有するかどうかを示すインデックス付き有効ビットを一般に記憶する場合がある、有効ビットセル224を含んでもよく、有効ゲーテッド読取り回路220は、復号論理222から出力されたvalid_rwl信号に応じて有効ビットセル224からインデックス付き有効ビットを無条件に読み取ってもよい。しかしながら、有効ゲーテッド読取り回路220は、条件付きのORゲート226およびANDゲート228を使用して有効ビットセル224に記憶された有効状態に応じて、アレイ210内の読取り構造体を起動する、valid_rwlからインデックス付き読取りワード線data_rwlへのアレイワード線パスを制限する場合があり、ANDゲート228への入力は、復号論理222からの制限されないvalid_rwl出力と条件付きのORゲート226からの出力とを備える場合がある。したがって、ゲート226、228は、外部強制オーバーライド信号rd_force_wlが読取りブロックをオーバーライドするように(たとえば、Built-In Self-Test(BIST)デバッグおよびテスト/特性評価を可能にするように)アサートされない限り、有効ビットセル224が無効状態を示す0を記憶する場合、対応する行において読取り回路が切り替わるのをブロックする場合がある。さらに、有効ゲーテッド読取り回路220は、有効ビットセル224から生じた「真の」読取りビット線および補完の読取りビット線valid_rblおよびvalid_rbl_lを含む、補完読取り構造体を有する場合があり、有効ビットセル224が有効状態を示す1を記憶する場合、valid_rblが切り替わり、有効ビットセル224が無効状態を示す0を記憶する場合、valid_rbl_lが切り替わる。したがって、有効ビットセル224を読み取るイベントから(すなわち、valid_rblが切り替わったか、またはvalid_rbl_lが切り替わったかに応じて)、クロックが提供されてもよい。valid_rblが切り替わるように有効ビットセル224が1を記憶する場合には、valid_rblは、出力ラッチ部232をオープンにするためにdata_rden_clk信号を無条件にアサートするNANDゲート254に提供される場合がある。そうでなければ、valid_rbl_lが切り替わるように有効ビットセル224が0を記憶する場合、ORゲート252は、ORゲート252に結合されるインバータ250において生成される場合がある、外部強制オーバーライド信号rd_force_lの反転値でvalid_rbl_l信号を制限する場合がある。その点では、対応する行に記憶されたデータワードが無効状態を有することを示す0または他のデータを有効ビットセル224が記憶する場合、valid_rbl_lクロック信号は、data_rden_clk信号に伝搬せず、出力ラッチ部232は、外部強制オーバーライド信号rd_force_wlがアサートされない限り、オープンにされず、またはそうでなければ状態を変化させない。さらに、有効ビットセル224が真のビット線valid_rblおよび補完のビット線valid_rbl_lを有するため、自己クロック制御プッシュプルラッチ部248を使用して実施することができる、valid_out出力ラッチにクロック制御が必要とされない場合がある。
【００２７】
したがって、有効ゲーテッド読取り回路220は、制限されないvalid_rwl信号を使用して有効ビットセル224からインデックス付き有効ビットを常に読み取り、後続のdata_rwlを制限するために有効ビットセル224に記憶された有効ビット状態を使用してvalid_rwlからdata_rwlへのアレイワード線パスを条件付きでゲート制御する場合がある。したがって、有効ゲーテッド読取り回路220は、無効入力部が読み取られる場合、data_rwlが切り替わるのを防ぐ場合がある。外部出力ラッチ部232へのdata_rden_clk信号も、有効ビット224以外のデータビット212のために有効ゲーテッド出力ラッチクロック制御回路240を使用してブロックされ、有効ゲーテッド出力ラッチクロック制御回路240は、有効ゲーテッド読取り回路220からdata_rden_clkを引き出す場合がある。特に、有効なアクセスのために、有効ゲーテッド出力ラッチクロック制御回路240は、valid_rblから直接data_rden_clkを引き出し、data_rden_clkは、valid_rblプリチャージ状態ではオフ(またはロー)である。valid_rblが評価する(すなわち、ローに切り替わる)とき、data_rden_clkは、ハイに切り替わり、出力ラッチ部232の透過性をオープンにする。対照的に、無効なアクセスのために、valid_rblは評価せず、data_rden_clk信号はオフに維持され、それによって、出力データは切り替わらない。さらに、valid_rblは無効な読取りを評価しないため、valid_rbl信号およびvalid_rbl_l信号に対応する補完読取り構造体は、無効な読取り中に評価する追加のクロックソースを出力ラッチ部232に提供する。したがって、valid_rblは、評価し、有効な読取りアクセスの際にdata_rden_clk信号のソースを提供するが、valid_rbl_lは、評価し、無効な読取りアクセスの際にdata_rden_clk信号のソースを提供する。後者の場合、valid_rbl_lからdata_rden_clkへのパスは、rd_force_lによって制限され、それによって、valid_rbl_lからdata_rden_clkへのパスは、rd_force_wlがアサ
ートされるときにのみ切り替わる。
【００２８】
さらに、有効ゲーテッド読取り回路220および有効ゲーテッド出力ラッチクロック制御回路240は、デバッグおよびテスト/特性評価に使用される外部rd_force_wlによってオーバーライドされる場合がある。したがって、外部rd_force_wl信号は、他の無効入力部にアクセスするとき、data_rwlおよびdata_rden_clkが切り替わるのを可能にする。したがって、無効入力部にアクセスされ、rd_force_wlがアサートされるとき、アクセスされた行のdata_rwl信号は、(valid||rd_force)に従ってvalid_rwlを制限するゲート制御によって切り替わる。さらに、補完読取り構造体が有効ビットセル224上に設けられるため、valid_out出力ラッチは、自己クロック制御プッシュプルラッチ部248を使用して実施することができ、それによって、有効ビットセル224からの評価する読取りビット線(すなわち、valid_rblまたはvalid_rbl_lのいずれか)は、関連のプッシュプル書込みドライバ電界効果トランジスタ(FET)を起動し、また、自己クロック制御プッシュプルラッチ部248における競合するフィードバックパスをゲート制御する。したがって、valid_out出力ラッチには、追加の読取り可能クロック制御が必要とされない場合がある。
【００２９】
例示的なユースケースを示すために、図2に示すタイミング図は、アレイ210が第1のデータワードDAを記憶する有効入力部Aと第2のデータワードDBを記憶する無効入力部Bとを含む状況において、有効ゲーテッド読取り回路220および有効ゲーテッド出力ラッチクロック制御回路240がどのように動作する場合があるかを示す。そのコンテキストでは、有効入力部Aおよび無効入力部Bに関連する有効ビットが各クロックサイクルにおいて読み取られ、第1のクロックサイクルは、有効入力部AからデータワードDAを読み取り、第2のクロックサイクルは、読取りブロックのために無効入力部BからデータワードDBを読み取らず、第3のクロックサイクルは、有効入力部AからデータワードDAを再び読み取り、第4のクロックサイクルは、無効入力部Bからの読取りを強行するためにrd_forceがアサートされるため、入力部Bが無効であっても、無効入力部BからデータワードDBを読み取る。
【００３０】
様々な態様によれば、次に図3を参照すると、例示的な有効ゲーテッド書込み回路320および有効ゲーテッド入力ラッチクロック制御回路340が示され、有効ゲーテッド書込み回路320および有効ゲーテッド入力ラッチクロック制御回路340は、有効/無効状態で各入力部を制限する任意の適切なアレイ310に使用することができる。概して、図1に示したように、有効ゲーテッド書込み回路320は、アレイ310内の各行に設けられる場合があり、アレイ310内の各行は、デジタルデータワードを記憶するように構成される1つまたは複数のビット312を含む場合がある。さらに、各行の1つまたは複数のビット312は、書込みワード線(data_wwl)を介してそれぞれの行の有効ゲーテッド書込み回路320に結合され、それぞれの書込みビット線(data_wbl<z>、data_wbl<y>、data_wbl<x>など)を介してデータ入力/出力部分330内の1つまたは複数の入力ラッチ部332に結合されてもよい。さらに、様々な実施形態において、有効ゲーテッド入力ラッチクロック制御回路340は、データ入力/出力部分330内の1つまたは複数の入力ラッチ部332に結合され、アレイ310内の各行の有効ゲーテッド書込み回路320に結合されてもよい。したがって、図3は、対応する有効ゲーテッド書込み回路320を有するアレイ310内の1行(または入力部)を示すが、そのような図示は、アレイ310が各行に実質的に同一の有効ゲーテッド書込み回路320を有する場合がある点で、本明細書で提供する説明を単に簡略化するように意図される一方で、有効ゲーテッド入力ラッチクロック制御回路340は、入力データが有効状態または無効状態を有するかどうかに応じて、書込みビット線を起動し、入力ラッチ部332がアレイ310内の入力部に入力データを書き込むことを可能にする書込み可能クロックを制御するために、データ入力/出力部分330内の1つまたは複数の入力ラッチ部332と各行に設けられた有効ゲーテッド書込み回路320とに結合される場合があることを、当業者は了解されよう。
【００３１】
様々な実施形態によれば、図3に示す有効ゲーテッド書込み回路320および有効ゲーテッド入力ラッチクロック制御回路340は、一般に、書込み動作に使用される場合があり、有効ゲーテッド書込み回路320および有効ゲーテッド入力ラッチクロック制御回路340は、図2に示した有効ビットセル224が読取り動作中に使用される有効状態情報を記憶するという点で、図2に示した有効ゲーテッド読取り回路220および有効ゲーテッド出力ラッチクロック制御回路240とは異なる場合がある。他方では、図3において、書込み動作に使用される有効状態情報は、入力データ(すなわち、書き込まれるべきデータ)上で提供される。したがって、図3では、書込み有効入力信号(wr_valid_in)は、アレイ310内のインデックス付き入力部に書き込まれるべき有効データに対応し、書込み可能信号(wr_en)として使用される場合もある。したがって、アレイ310に入力部を書き込む際、インデックス付き有効ビットセル324は、復号論理322から出力されたvalid_wwl信号および有効ゲーテッド書込み回路320に入力された補完有効書込みビット線信号(valid_wblおよびvalid_wblb)が書込み可能信号(wr_en)に応じてゲート制御されるにすぎないため、常に書き込まれてもよい。しかしながら、アレイ310内のデータビット312は、データビット312に関連する書込み回路が(wr_valid_in||wr_force_en=1)のときにのみ起動するようにORゲート344を使用して条件付きでゲート制御される場合があり、他の場合、data_wwlとdata_wr_clkの両方が、電力を節約するために非アクティブに保持される(すなわち、読取り動作と同様に、wr_forceがデバッグおよびテストを容易にするためにオーバーライドを提供する)。さらに、アレイ310内の書込みクロック制御が無効な書込み中にブロックされるため、入力ビットに関連する状態は、保持される場合があり、貴重なシステムデバッグリソースを提供することができる。様々な実施形態において、アレイ310への書込みワード線(data_wwl)を条件付きでブロックするために、インデックス付きvalid_wwlは、入力としての(wr_valid_in||wr_force_en)とともに入力クロックゲート制御セル(CGC)ラッチ部346から生成された別のゼロ復帰(RTZ)位相クロック(wr_wwl_en_clk)と組み合わされてもよい。したがって、得られたゲート制御書込みワード線(data_rwl)は、入力wr_valid_inもしくはwr_force_enのいずれか、またはwr_valid_inとwr_force_enの両方がアサートされる場合にのみ切り替わるが、wr_wwl_en_clkは、wr_force_enが0である無効な書込みの間、0に保持される。さらに、データ入力ラッチ部332に対するクロック制御はまた、上述の入力CGCラッチ部346から引き出された別の位相クロック(data_wr_clk)を使用して条件付きでゲート制御される。したがって、wr_valid_inが0(無効な書込み)であり、wr_force_enが0である場合、入力ラッチ部332はクロック制御されず、浮遊しているままである、書込みビット線上にいかなるシグナリングも存在しない。したがって、書込みワード線、入力ラッチクロック制御、および内部書込みビット線は、無効な書込みの際に(wr_force_en信号がアサートされない限り)切り替わらないため、特にアレイ310が電圧上昇領域で書込み回路との電圧アイランドを有する実施形態では、大幅な電力節約を実現することができる。
【００３２】
例示的なユースケースを示すために、図3に示すタイミング図は、有効ゲーテッド書込み回路320および有効ゲーテッド入力ラッチクロック制御回路340が様々な書込み動作の際にどのように動作する場合があるかを示す。特に、第1のクロックサイクルの間、データワードAがデータビット312に書き込まれるように、有効な書込みが生じる。第2のクロックサイクルにおいて、無効な書込みが生じ、それによって、データビット312は書き込まれない。第4のクロックサイクルにおいて、無効な書込みが生じるが、wr_forceがアサートされるため、データビット312は書き込まれる。しかしながら、インデックス付き有効ビットセル324は、各クロックサイクルにおいて無条件に書き込まれるが、data_wr_clkおよびdata_wwlは、無効な書込み動作を含むクロックサイクルにおいて切り替わらず、それによって、デバッグまたは他の目的のために役に立つ場合がある情報を提供するために無効な書込み動作においても入力部を保持する。
【００３３】
様々な態様によれば、本明細書で説明するメモリアレイ構造体、有効ゲーテッド回路(たとえば、有効ゲーテッド読取り回路220、有効ゲーテッド出力ラッチクロック制御回路240、有効ゲーテッド書込み回路320、有効ゲーテッド入力ラッチクロック制御回路340など)、および対応する方法は、限定はしないが、マイクロプロセッサベースの回路またはシステムを含む任意の回路において使用することができる。さらに、本明細書で説明するメモリアレイ構造体、有効ゲーテッド回路、および対応する方法は、有効/無効状態でその中に記憶された各入力部を制限する任意のメモリにおいて使用することができ、そのようなメモリは、限定はしないが、任意の適切な電子デバイス内にさらに含むか、またはその中でさらに使用することができる、システムメモリまたはキャッシュメモリを含んでもよい。たとえば、本明細書で説明するメモリアレイ構造体、有効ゲーテッド回路、および対応する方法を含むか、またはそうでなければ使用することができる電子デバイスは、限定はしないが、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤなどを含むことができる。
【００３４】
様々な態様によれば、図4は、図1〜図3に関して先に説明したメモリアレイ、有効ゲーテッド読取り/書込み回路、有効ゲーテッドラッチクロック制御回路、および方法を使用することができる例示的なプロセッサベースのシステム400を示す。たとえば、図4に示すプロセッサベースのシステム400は、図1〜図3に関して上記で説明したように、有効ゲーテッド回路418に従うアレイ416からデータを読み取り、アレイ416にデータを書き込むためにメモリ414と通信するように構成される場合がある、マイクロプロセッサ412を有する中央処理ユニット(CPU)410を含む。特に、図2に関して上記にさらに詳細に説明したように、有効ゲーテッド回路418は、有効ゲーテッド読取り回路と、入力部が有効状態を有しないか、またはデータ読取りワード線および出力ラッチクロック制御部を強制的に切り替えるために信号がアサートされない限り、データ読取りワード線および出力ラッチクロック制御部がアレイ416内の任意の入力部上で切り替わるのをブロックするように構成される有効ゲーテッド出力ラッチクロック制御部とを備える場合がある。同様に、図3に関して上記にさらに詳細に説明したように、有効ゲーテッド回路418は、有効ゲーテッド書込み回路と、アレイ416内の入力部に書き込まれるべき入力データが有効状態を有しないか、またはデータ書込みワード線および入力ラッチクロック制御部を強制的に切り替えるために外部信号がアサートされない限り、データ書込みワード線および入力ラッチクロック制御部がアレイ416内の任意の入力部上で切り替わるのをブロックするように構成される有効ゲーテッド入力ラッチクロック制御部とを備える場合がある。
【００３５】
様々な実施形態において、CPU410はシステムバス420に結合され、システムバス420は、プロセッサベースのシステム400に含まれる他のデバイスを相互結合する。当業者には明らかであるように、CPU410は、適切なデバイスを含むことができるプロセッサベースのシステム400に含まれる他のデバイスと通信するためにシステムバス420を介してアドレス情報、制御情報、およびデータ情報を交換する場合がある。たとえば、図4に示すように、プロセッサベースのシステム400に含まれるデバイスは、システムメモリ430、1つまたは複数の入力デバイス422、1つまたは複数の出力デバイス424、ネットワークインターフェースデバイス426、およびディスプレイコントローラ440を含むことができる。
【００３６】
入力デバイス422は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意の適切な入力デバイスタイプを含むことができる。出力デバイス424は、限定はしないが、オーディオ、ビデオ、他の視覚的インジケータなどを含む、任意の適切な出力デバイスタイプを同様に含むことができる。ネットワークインターフェースデバイス426は、限定はしないが、有線ネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイドローカルエリアネットワーク(WLAN)、およびインターネットを含む、任意の適切なネットワークタイプを含む場合がある、ネットワーク470との間のデータの交換を可能にするように構成される任意のデバイスとすることができる。ネットワークインターフェースデバイス426は、所望の任意のタイプの通信プロトコルをサポートすることができる。CPU410は、システムバス420を介してシステムメモリ430にアクセスすることができる。システムメモリ430は、スタティックメモリ432および/またはダイナミックメモリ434を含むことができる。
【００３７】
CPU410は、ディスプレイ470に送信される情報を制御するために、システムバス420を介してディスプレイコントローラ440にアクセスすることもできる。ディスプレイコントローラ440は、メモリコントローラ442と、CPU410との通信に応答してディスプレイ470に送信されるべきデータを記憶するためのメモリ444とを含むことができる。ディスプレイコントローラ440は、ビデオプロセッサ460を介して表示されるべき情報をディスプレイ470に送信し、ビデオプロセッサ460は、表示されるべき情報を、ディスプレイ470に適切なフォーマットとなるように処理する。ディスプレイ470は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイなどを含む任意の適切なディスプレイタイプを含むことができる。
【００３８】
本明細書で開示した実施形態に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装することができることを当業者はさらに了解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、概してそれらの機能に関して上記で説明してきた。そのような機能がハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、特定の適用例およびシステム全体に課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装してもよいが、そのような実装の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきでない。
【００３９】
本明細書で開示する実施形態に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、限定はしないが、タグデータを含む任意のタイプのデータを記憶および比較する場合があり、論理真および論理偽を提供するために任意の信号レベルを用いて実施または実行される場合がある。論理真は論理ハイ("1"、VDD)として表すことができ、論理偽は論理ロー("0"、VSS)として表すことができ、またはその逆も同様である。本明細書で開示する実施形態に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明した機能を実行するように設計されたそれらの任意の組合せで、実装または実行することもできる。汎用プロセッサはマイクロプロセッサとすることができるが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンとすることができる。プロセッサは、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携する1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装することもできる。
【００４０】
本明細書の例示的な実施形態のいずれかにおいて説明した動作ステップは、例示および説明を提供するために記載されている。説明した動作は、図示したシーケンス以外の多数の異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明した動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な実施形態において説明した1つまたは複数の動作ステップは、組み合わされてもよい。フローチャート図に示した動作ステップは、当業者には直ちに明らかになるように、多数の異なる変更を受ける場合があることを当業者はさらに理解されよう。情報および信号が、様々な異なる技術および技法のいずれかを使用して表される場合があることも、当業者は理解されよう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表現される場合がある。
【００４１】
本明細書に開示された実施形態に関して説明した方法またはアルゴリズムのステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれら2つの組合せにおいて具現化される場合があり、任意の特定の順序で実行される必要はない。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態の記憶媒体内に存在してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、また記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサに一体化されてもよい。プロセッサおよび記憶媒体は、ASIC内に存在してもよい。ASICは、遠隔局内に存在してもよい。代替として、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバ内に個別構成要素として存在してもよい。
【００４２】
上記の説明は、いかなる当業者も本開示を作成または使用することが可能になるように提供される。様々な修正は、当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の範囲から逸脱することなく他の変形形態に適用されてもよい。したがって、本開示は、本明細書に記載された例および設計に限定されるものではなく、本明細書で開示した原理および新規の特徴と一致する最も広い範囲が与えられるべきである。
【符号の説明】
【００４３】
100  メモリ
110  アレイ
110-0〜110-N  アレイ行
112  ビットセル
120  有効ゲーテッド読取り/書込み回路
120-0〜120-N  有効ゲーテッド読取り/書込み回路
132  入力/出力ラッチ部
140  有効ゲーテッドラッチクロック制御部、有効ゲーテッド出力ラッチクロック制御部
146  読取りワード線
146-0〜146-N  読取りワード線
148  書込みワード線
148-0〜148-N  書込みワード線
210  アレイ
212  ビット
220  有効ゲーテッド読取り回路
222  内部復号論理
224  有効ビットセル
226  ORゲート
228  ANDゲート
230  データ入力/出力部分
232  出力ラッチ部
240  有効ゲーテッド出力ラッチクロック制御部
242  読取り可能信号
246  インデックスクロック
248  自己クロック制御プッシュプルラッチ部
250  インバータ
252  ORゲート
254  NANDゲート
310  アレイ
312  ビット
320  有効ゲーテッド書込み回路
322  復号論理
324  インデックス付き有効ビットセル
330  データ入力/出力部分
332  入力ラッチ部
340  有効ゲーテッド入力ラッチクロック制御部
344  ORゲート
346  入力クロックゲート制御セル(CGC)ラッチ部
400  プロセッサベースのシステム
410  中央処理ユニット、CPU
412  マイクロプロセッサ
414  メモリ
416  アレイ
418  有効ゲーテッド回路
420  システムバス
422  入力デバイス
424  出力デバイス
426  ネットワークインターフェースデバイス
430  システムメモリ
432  スタティックメモリ
434  ダイナミックメモリ
440  ディスプレイコントローラ
442  メモリコントローラ
444  メモリ
460  ビデオプロセッサ
470  ディスプレイ
470  ネットワーク
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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