(57)【要約】  メモリにアクセスするための方法およびメモリの態様が開示される。メモリは、第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルを含む。メモリは、読取り動作のための読取りクロックおよび書込み動作のための書込みクロックを生成するように構成された制御回路をさらに含む。書込みクロックのタイミングは、第１のモードにおいて、読取りクロックのタイミングの関数であり、第２のモードにおいて、メモリサイクルのタイミングである。
2018527690.tif 000002
【特許請求の範囲】
【請求項１】
第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、前記メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルと、
前記読取り動作のための読取りクロックおよび前記書込み動作のための書込みクロックを生成するように構成された制御回路と、ここにおいて、前記書込みクロックは、
前記第１のモードにおいて、前記読取りクロックを前記リセットすること、および
前記第２のモードにおいて、前記メモリサイクルの始まり
に応答して生成される、
を備えるメモリ。
【請求項２】
前記制御回路は、前記第１のモードにおいて、前記読取りクロックを前記リセットすることに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、請求項１に記載のメモリ。
【請求項３】
前記制御回路は、前記第２のモードにおいて、前記メモリサイクルの前記始まりに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、請求項１に記載のメモリ。
【請求項４】
前記制御回路は、
前記第１のモードにおいて、前記メモリサイクルの前記始まりに応答して、前記読取りクロックをセットし、前記読取り動作が完了したとき、前記読取りクロックをリセットするように構成された読取りクロック回路と、
前記第１のモードにおいて、前記読取りクロックを前記リセットすること、および
前記第２のモードにおいて、前記メモリサイクルの前記始まり
に応答して、前記書込みクロックをセットするように構成された書込みクロック回路と
を備える、請求項１に記載のメモリ。
【請求項５】
前記書込みクロック回路は、前記書込み動作が完了したとき、前記書込みクロックをリセットするようにさらに構成される、請求項１に記載のメモリ。
【請求項６】
前記制御回路は、
前記メモリサイクルの前記始まりに応答してセットされ、前記書込み動作が完了したときにリセットされるように構成された出力を有する第１の回路と、
前記第１の回路の出力がセットされ、前記読取りクロックがリセット状態にあるとき、前記書込みクロックをセットするように構成された第２の回路と
を備える書込みクロック回路
を備える、請求項１に記載のメモリ。
【請求項７】
前記第１の回路は、ラッチを備え、
前記第２の回路は、前記第１の回路の出力と前記読取りクロックとをゲーティングするための論理を備える、
請求項６に記載のメモリ。
【請求項８】
第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、前記メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルを備えるメモリにアクセスする方法であって、前記方法は、
前記第１のモードにおいて、前記読取り動作のための読取りクロックおよび前記書込み動作のための書込みクロックを生成することと、ここにおいて、前記書込みクロックは、前記第１のモードにおいて、前記読取りクロックを前記リセットすることに応答して生成される、
前記第２のモードにおいて、前記メモリサイクルの始まりに応答して、前記書込み動作のための書込みクロックを生成することと
を備える、方法。
【請求項９】
前記第１のモードにおいて、前記書込みクロックを前記生成することは、前記読取りクロックを前記リセットすることに応答して、前記書込みクロックをセットすることを備える、請求項８に記載の方法。
【請求項１０】
前記第２のモードにおいて、前記書込みクロックを前記生成することは、前記メモリサイクルの前記始まりに応答して、前記書込みクロックをセットすることを備える、請求項８に記載の方法。
【請求項１１】
前記第１のモードにおいて、前記読取りクロックを前記生成することは、前記メモリサイクルの前記始まりに応答して、前記読取りクロックをセットすることと、前記読取り動作が完了したとき、前記読取りクロックをリセットすることとを備え、
前記第１のモードにおいて、前記書込みクロックを前記生成することは、前記読取りクロックを前記リセットすることに応答して、前記書込みクロックをセットすることと、前記書込み動作が完了したとき、前記書込みクロックをリセットすることとを備える、
請求項８に記載の方法。
【請求項１２】
前記第２のモードにおいて、前記書込みクロックを前記生成することは、前記メモリサイクルの前記始まりに応答して、前記書込みクロックをセットすることと、前記書込み動作が完了したとき、前記書込みクロックをリセットすることとを備える、請求項８に記載の方法。
【請求項１３】
前記書込みクロックを前記生成することは、
前記メモリサイクルの前記始まりに応答して出力をセットし、前記書込み動作が完了したとき、前記出力をリセットすることと、
前記出力がセットされ、前記読取りクロックがリセット状態にあるとき、前記書込みクロックをセットすることと
を備える、請求項８に記載のメモリ。
【請求項１４】
第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、前記メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルと、
前記読取り動作のための読取りクロックおよび前記書込み動作のための書込みクロックを生成するように構成された制御回路と、ここにおいて、前記書込みクロックのタイミングは、前記第１のモードにおいて、前記読取りクロックのタイミングの関数であり、ここにおいて、前記書込みクロックは、前記第１のモードにおいてよりも、前記第２のモードにおいて、前記メモリサイクル中により早く発生する、
を備えるメモリ。
【請求項１５】
前記制御回路は、前記第１のモードにおいて、前記読取りクロックをリセットすることに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、請求項１４に記載のメモリ。
【請求項１６】
前記制御回路は、前記第２のモードにおいて、前記メモリサイクルの始まりに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、請求項１４に記載のメモリ。
【請求項１７】
前記制御回路は、
前記第１のモードにおいて、前記メモリサイクルの始まりに応答して、前記読取りクロックをセットし、前記読取り動作が完了したとき、前記読取りクロックをリセットするように構成された読取りクロック回路と、
前記第１のモードにおいて、前記読取りクロックを前記リセットすること、および
前記第２のモードにおいて、前記メモリサイクルの前記始まり
に応答して、前記書込みクロックをセットするように構成された書込みクロック回路と
を備える、請求項１４に記載のメモリ。
【請求項１８】
前記書込みクロック回路は、前記書込み動作が完了したとき、前記書込みクロックをリセットするようにさらに構成される、請求項１７に記載のメモリ。
【請求項１９】
前記制御回路は、
前記メモリサイクルの始まりに応答してセットされ、前記書込み動作が完了したときにリセットされるように構成された出力を有する第１の回路と、
前記第１の回路の出力がセットされ、前記読取りクロックがリセット状態にあるとき、前記書込みクロックをセットするように構成された第２の回路と
を備える書込みクロック回路
を備える、請求項１４に記載のメモリ。
【請求項２０】
前記第１の回路は、ラッチを備え、
前記第２の回路は、前記第１の回路の出力と前記読取りクロックとをゲーティングするための論理を備える、
請求項１９に記載のメモリ。
【請求項２１】
第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、前記メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルと、
前記読取り動作のための読取りクロックおよび前記書込み動作のための書込みクロックを生成するように構成された制御回路と、ここにおいて、前記書込みクロックは、前記第１のモードにおいて、前記読取りクロックを前記リセットすることに応答して生成され、ここにおいて、前記書込みクロックは、前記第１のモードにおいてよりも、前記第２のモードにおいて、前記メモリサイクル中により早く発生する、
を備えるメモリ。
【請求項２２】
前記制御回路は、前記第１のモードにおいて、前記読取りクロックをリセットすることに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、請求項２１に記載のメモリ。
【請求項２３】
前記制御回路は、前記第２のモードにおいて、前記メモリサイクルの始まりに応答して、前記書込みクロックをセットすることによって、前記書込みクロックを生成するようにさらに構成される、請求項２１に記載のメモリ。
【請求項２４】
前記制御回路は、
前記第１のモードにおいて、前記メモリサイクルの始まりに応答して、前記読取りクロックをセットし、前記読取り動作が完了したとき、前記読取りクロックをリセットするように構成された読取りクロック回路と、
前記第１のモードにおいて、前記読取りクロックを前記リセットすること、および
前記第２のモードにおいて、前記メモリサイクルの前記始まり
に応答して、前記書込みクロックをセットするように構成された書込みクロック回路と
を備える、請求項２１に記載のメモリ。
【請求項２５】
前記書込みクロック回路は、前記書込み動作が完了したとき、前記書込みクロックをリセットするようにさらに構成される、請求項２４に記載のメモリ。
【請求項２６】
前記制御回路は、
前記メモリサイクルの始まりに応答してセットされ、前記書込み動作が完了したときにリセットされるように構成された出力を有する第１の回路と、
前記第１の回路の出力がセットされ、前記読取りクロックがリセット状態にあるとき、前記書込みクロックをセットするように構成された第２の回路と
を備える書込みクロック回路
を備える、請求項２１に記載のメモリ。
【請求項２７】
前記第１の回路は、ラッチを備え、
前記第２の回路は、前記第１の回路の出力と前記読取りクロックとをゲーティングするための論理を備える、
請求項２６に記載のメモリ。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
[0001]本願は、２０１５年９月１５日に出願された「擬似デュアルポートメモリ（PSEUDO DUAL PORT MEMORY）」と題する米国特許出願第１４／８５５，３１９号の利益を主張し、それは、その全体が参照により本明細書に明確に組み込まれる。
【技術分野】
【０００２】
[0002]本開示は、一般に集積回路に関し、さらに詳細には、擬似デュアルポート（ＰＤＰ：pseudo dual port）メモリに関する。
【背景技術】
【０００３】
[0003]デュアルポートメモリは、単一のクロックサイクル内で、読取りおよび書込み動作の両方を処理する（handles）。デュアルポートメモリは、典型的に、両方のポートから同時にアクセスされ得るメモリセルのアレイと共に（with）動作する２つのポートを含む。
【０００４】
[0004]メモリによって占有される領域を低減させるために、擬似デュアルポート（ＰＤＰ）メモリが、デュアルポートメモリに取って代わって使用され得る。ＰＤＰメモリのコアは、シングルメモリアクセスを提供するシングルコアメモリであり、デュアルポートメモリでそうであるような、２つの同時のメモリアクセスではない。しかしながら、ＰＤＰメモリは、メモリサイクル中に２つのメモリアクセスを連続して実行することによって、デュアルポートメモリをエミュレートするように構成される。例えば、特定のメモリサイクル中に、ＰＤＰメモリは、読取り動作を実行し、その後、書込み動作を実行し得る。
【発明の概要】
【０００５】
[0005]メモリの態様が開示される。メモリは、第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルを含む。メモリは、読取り動作のための読取りクロックおよび書込み動作のための書込みクロックを生成するように構成された制御回路をさらに含む。書込みクロックは、第１のモードにおいて、読取りクロックをリセットすること、および、第２のモードにおいて、メモリサイクルの始まり（beginning）に応答して生成される。
【０００６】
[0006]メモリにアクセスする方法の態様が開示される。メモリは、第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルを含む。方法は、第１のモードにおいて、読取り動作のための読取りクロックおよび書込み動作のための書込みクロックを生成することと、ここにおいて、書込みクロックは、第１のモードにおいて、読取りクロックをリセットすることに応答して生成され、第２のモードにおいて、メモリサイクルの始まりに応答して、書込み動作のための書込みクロックを生成することとを含む。
【０００７】
[0007]メモリのさらなる態様が開示される。メモリは、第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルを含む。メモリは、読取り動作のための読取りクロックおよび書込み動作のための書込みクロックを生成するように構成された制御回路をさらに含む。書込みクロックのタイミングは、第１のモードにおいて、読取りクロックのタイミングの関数（function）である。書込みクロックは、第１のモードにおいてよりも、第２のモードにおいて、メモリサイクル中により早く発生する。
【０００８】
[0008]メモリのさらなる態様が開示される。メモリは、第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルを含む。メモリは、読取り動作のための読取りクロックおよび書込み動作のための書込みクロックを生成するように構成された制御回路をさらに含む。書込みクロックは、第１のモードにおいて、読取りクロックをリセットすることに応答して生成される。書込みクロックは、第１のモードにおいてよりも、第２のモードにおいて、メモリサイクル中により早く発生する。
【０００９】
[0009]ここで説明される装置の他の態様は、例示としてメモリの様々な態様が説明および示される以下の詳細な説明に基づいて、当業者にとって容易に明らかになるであろう。これらの態様は、多くの異なる形態でインプリメントされ得、その詳細は、本発明の範囲から逸脱することなく様々な方法で変更され得る。したがって、ここで提供される図面および詳細な説明は、特許請求の範囲を制限するものとしてではなく、本質的に例示的であると見なされるべきである。
【図面の簡単な説明】
【００１０】
[0010]ここで、メモリの様々な態様が、添付の図面を参照して、限定としてではなく例として、詳細な説明において提示される。
【図１】[0011]図１は、スタティックランダムアクセスメモリ（ＳＲＡＭ）の例示的な実施形態の機能ブロック図である。
【図２】[0012]図２は、ＳＲＡＭのためのメモリセルの例示的な実施形態の概略図である。
【図３】[0013]図３は、コントローラの例示的な実施形態を例示する機能ブロック図である。
【図４】[0014]図４は、制御回路の例示的な実施形態を例示する機能ブロック図である。
【図５】[0015]図５は、ＲＣＬＫ回路の例示的な実施形態を例示する機能ブロック図である。
【図６】[0016]図６は、ＷＣＬＫ回路の例示的な実施形態を例示する機能ブロック図である。
【図７Ａ】[0017]図７Ａは、メモリサイクル中に書込み専用動作が発生するときの例示的なタイミングを例示する。
【図７Ｂ】[0018]図７Ｂは、メモリサイクル中に読取りおよび書込み動作が発生するときの例示的なタイミングを例示する。
【図８】[0019]図８は、書込み専用モードジェネレータの例示的な実施形態の概略図である。
【図９】[0020]図９は、ＢＤＥＬＡＹジェネレータの例示的な実施形態の概略図である。
【図１０】[0021]図１０は、ＷＣＬＫジェネレータの例示的な実施形態の概略図である。
【図１１】[0022]図１１は、メモリにアクセスするための方法の例示的な実施形態を例示するフロー図である。
【発明の詳細な説明】
【００１１】
[0023]添付された図面に関連して以下に示される詳細な説明は、本発明の様々な例示的な実施形態の説明として意図され、本発明が実施され得る唯一の実施形態を表すようには意図されない。詳細な説明は、本発明の完全な理解を提供することを目的とした特定の詳細を含む。しかしながら、本発明が、これらの特定の詳細なしで実施され得ることは、当業者にとって明らかであろう。いくつかの事例では、周知の構造および構成要素が、本発明の概念を曖昧にすることを避けるために、ブロック図形式で示される。頭文字および他の記述的な用語は、単に利便性および明確性のために使用され得るが、本発明の範囲を限定するようには意図されない。
【００１２】
[0024]本開示の全体にわたって提示される様々なメモリは、独立型メモリ（stand-alone memory）として、または独立型メモリにおいて、インプリメントされ得る。このような態様はまた、任意の集積回路（ＩＣ）またはシステム、または集積回路またはシステムの任意の部分（例えば、集積回路または集積回路の一部分において存在するモジュール、構成要素、回路、または同様のもの）、または集積回路またはシステムが他の集積回路またはシステムと組み合わされる任意の中間製品（例えば、ビデオカード、マザーボード、等）または任意の最終製品（例えば、モバイルフォン、携帯情報端末（ＰＤＡ）、デスクトップコンピュータ、ラップトップコンピュータ、手のひらサイズのコンピュータ、タブレットコンピュータ、ワークステーション、ゲームコンソール、メディアプレーヤ、コンピュータベースのシミュレータ、ラップトップ用のワイヤレス通信アタッチメント、または同様のもの）に含まれ得る。
【００１３】
[0025]「例示的（exemplary）」という用語は、ここで、例、事例、または例示を提供するという意味で使用される。「例示的」なものとしてここで説明される任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であるようには解釈されるべきでない。同様に、装置の「実施形態」という用語は、本発明の全ての実施形態が、説明される構成要素、構造、特徴、機能、プロセス、利点、利益、または動作モードを含むこと必要としない。
【００１４】
[0026]「接続された（connected）」、「結合された（coupled）」という用語、またはその任意の変形は、２つ以上の要素間の、直接的または間接的のいずれかでの、任意の接続または結合を意味し、共に「接続された」または「結合された」２つの要素間の１つまたは複数の中間要素の存在を包含することができる。要素間の結合または接続は、物理的、論理的、またはその組合せであることができる。ここで使用される場合、２つの要素は、いくつかの非限定的かつ非包括的な例として、１つまたは複数のワイヤ、ケーブルおよび／またはプリントされた電気的接続の使用によって、ならびに、無線周波数領域、マイクロ波領域および光（可視および不可視の両方）領域における波長を有する電磁エネルギーのような、電磁エネルギーの使用によって、共に「接続されている」または「結合されている」と考えられることができる。
【００１５】
[0027]「第１の（first）」、「第２の（second）」、等のような指定を用いた、ここでの要素へのいずれの参照も、概して、これらの要素の数量または順序を限定しない。むしろ、これらの指定は、２つ以上の要素または１つの要素の複数のインスタンス（instances）を区別する便利な方法としてここで使用される。したがって、第１および第２の要素への参照は、２つの要素しか用いることができないこと、または第１の要素が第２の要素に先行しなければならないことを意味するものではない。
【００１６】
[0028]ここで使用される場合、複数形への参照は、単数形を含み、単数形への参照は、複数形を含む。
【００１７】
[0029]ここで、メモリの様々な態様が、スタティックランダムアクセスメモリ（ＳＲＡＭ）のコンテキストにおいて提示される。ＳＲＡＭは、データを保持する（retain）ために電力を必要とする揮発性メモリである。しかしながら、当業者が容易に理解するであろうように、このような態様は、他のメモリおよび／または回路構成に拡張され得る。他のメモリの例は、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスダイナミックＲＡＭ（ＳＤＲＡＭ）、ダブルデータレートＲＡＭ（ＤＤＲＡＭ）、読取専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能なＰＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能なＰＲＯＭ（ＥＥＰＲＯＭ（登録商標））、プロセッサ上の汎用レジスタ、フラッシュメモリ、またはその他任意の適切なメモリを含む。したがって、ＳＲＡＭへの全ての参照は、メモリの例示的な態様を例示するようにのみ意図されるとともに、そのような態様は、幅広い用途に拡張され得ることが理解される。
【００１８】
[0030]図１は、ＳＲＡＭの例示的な実施形態の機能ブロック図である。
【００１９】
[0031]ＳＲＡＭ １００は、アドレスを復号し、読取りおよび書込み動作を実行するためのサポート回路を有するメモリアレイ１１８を含む。メモリアレイ１１８は、横の行および縦の列において接続を共有するように配列された複数のメモリセル１１４から成る。具体的には、メモリセル１１４の各横の行は、ワード線ＷＬを共有し、メモリセル１１４の各縦の列は、ビット線のペア（例えば、ＢＬ−１ａおよびＢＬ−１ｂ）を共有する。メモリアレイ１１８のサイズ（すなわち、セルの数）は、特定の用途、速度要件、レイアウトおよびテスト要件、およびシステムに課せられる全体的な設計制約を含む様々な要因に依存して異なり得る。典型的に、メモリアレイ１１８は、数千または数百万ものメモリセルを含み得る。
【００２０】
[0032]図１に示されるＳＲＡＭの例示的な実施形態では、メモリアレイ１１８は、２ｎ個の横の行と２ｍ（ｘ）個の縦の列とに配列された（２ｎｘ２ｍ（ｘ））個のメモリセル１１４を含み、ここで、２ｍは、１行あたりのワードの数であり、ｘは、１ワードあたりのビットの数である。周辺デバイス（図示せず）は、それぞれ行デコーダ１０４および列デコーダ１０６に、コントローラ１０２を通じて提供される（ｎ＋ｍ）ビット幅アドレスを使用して、メモリアレイ１１８における任意のワード（すなわち、ｘ個のセル）にランダムにアクセスし得る。後により詳細に説明されるように、コントローラ１０２は、メモリサイクル中の読取りおよび書込み動作のためのタイミングを提供することによって、ＰＤＰメモリ動作を担う。コントローラ１０２からの出力は、行デコーダ１０４の入力に提供されるｎビットアドレスと、列デコーダ１０６の入力に提供されるｍビットアドレスとを備える。列デコーダ１０６は、２ｍ個の出力（ＷＭ（１）−ＷＭ（２ｍ））を提供するとともに、これら出力のうちの異なるものが、アドレス入力の各異なる組合せについてアサートされる。
【００２１】
[0033]これら出力は、ｘ個のマルチプレクサ１０８に提供される。書込みメモリアクセスの場合、各マルチプレクサは、列デコーダ１０６からの出力に基づいて、２ｍ個のビット線ペアの間で、書込みドライバ１１０からのｘ個の入力のうちの１つを切り替える２ｍ：１マルチプレクサである。例として、１行あたり４つ（４）の１２８ビットのワードを記憶するメモリアレイは、１２８個の４：１マルチプレクサを必要とする。各マルチプレクサの入力は、書込みドライバ１１０からの１２８個の出力のうちの１つに結合される。復号されたｍビットアドレスに基づいて、各マルチプレクサは、４つのビット線ペアのうちの１つに、書込みドライバ１１０からのその入力を結合する。４つのビット線ペアは、各々が１行において異なるワードについての対応するビットを記憶する、４つのメモリセルに結合される。例えば、４つのメモリセルのうちの１番目は、第１のワードの最下位ビット（ＬＳＢ）を記憶し得、４つのメモリセルのうちの２番目は、第２のワードのＬＳＢを記憶し得、４つのメモリセルのうちの３番目は、第３のワードのＬＳＢを記憶し得、４つのメモリセルのうちの４番目は、第４のワードのＬＳＢを記憶し得る。
【００２２】
[0034]したがって、書込みイネーブル信号がアサートされているとき、書込みドライバ１１０は、ビット線ＢＬ−ａおよびＢＬ−ｂのｘ個のペア上に、周辺デバイス（図示せず）から受信される書込みデータを駆動するとともに、ｘ個のマルチプレクサの各々が、ビット線の１つのペア（例えば、ＢＬ−１ａおよびＢＬ−１ｂ）を駆動する。行デコーダ１０４は、ｎビットアドレスを２ｎ個のワード線出力に変換する。異なるワード線ＷＬは、異なるｎビット行アドレスごとに、行デコーダ１０４によってアサートされる。結果として、アサートされたワード線ＷＬを有する横の行における２ｍ（ｘ）個のメモリセル１１４の各々は、図２を参照して以下でより詳細に説明されるように、そのアクセストランジスタを通じて、２ｍ（ｘ）個のビット線の１つのペア（例えば、ＢＬ−１ａおよびＢＬ−１ｂ）に接続される。書込みデータは、ｘ個のマルチプレクサ１０８を通じて、ビット線の選択されたペア（例えば、ＢＬ−１ａおよびＢＬ−１ｂ）上に駆動され、アサートされたワード線ＷＬを有するメモリセルに書き込まれる。
【００２３】
[0035]読取りメモリアクセスの場合、行デコーダ１０４は、ｎビットアドレスを２ｎ個の読取りワード線のうちの１つに変換する。異なる読取りワード線ＷＬが、異なるｎビット行アドレスごとに、行デコーダ１０４によってアサートされる。結果として、アサートされた読取りワード線ＷＬを有する横の行における２ｍ（ｘ）個のメモリセルの各々は、図２を参照して以下でより詳細に説明されるように、そのアクセストランジスタを通じて、２ｍ（ｘ）個の読取りビット線ＢＬのうちの１つに接続される。２ｍ（ｘ）個の読取りビット線ＢＬは、ｘ個のマルチプレクサ１０８に、２ｍ（ｘ）個のメモリセルによって記憶されるビットを送信するために使用されるとともに、各マルチプレクサ１０８は、そのマルチプレクサ１０８の入力に対して、読取りビット線ＢＬ上で送信される２ｍ個のビットから１つのビットを選択する。ｘ個のマルチプレクサ１０８からの選択されたビットは、データ出力（data out）を出力するためにデータラッチ１１２に提供される。読取りイネーブル信号がアサートされているとき、選択されたビットは、データラッチ１１２のための準備が完了している。
【００２４】
[0036]前述されたように、コントローラ１０２は、メモリサイクル中の読取りおよび書込み動作のためのタイミングを提供することによって、ＰＤＰメモリ動作を担う。メモリサイクルは、コントローラ１０２へのシステムクロック入力によって定義される。読取りおよび書込み動作のタイミングは、周辺デバイスからアドレスデコーダ（すなわち、行デコーダ１０４および列デコーダ１０６）への読取りおよび書込みアドレス入力をそれぞれ多重化するために使用される内部読取りおよび書込みクロックから導出される。読取りクロックは、読取りイネーブルによってセットされ、読取りクロックリセットによってリセットされる。同様に、書込みクロックは、いったん読取り動作が完了すると、書込みイネーブルによってセットされ、書込みクロックリセットによってリセットされる。読取りイネーブルおよび書込みイネーブルは、周辺デバイスから制御されるコントローラ１０２に入力される。読取りクロックリセットおよび書込みクロックリセットは、メモリアレイ１１８におけるトラッキング回路からコントローラ１０２に入力される。
【００２５】
[0037]ここで使用される場合、クロックまたは他の信号についての「セット」および「リセット」という用語は、極性（polarity）にかかわらず、そのようなクロックまたは他の信号の２つの異なる論理状態を説明するように意図される。例として、クロックまたは他の信号は、セットされると、ハイ論理状態（すなわち、論理「１」状態）、および、リセットされると、ロー論理状態（すなわち、論理状態「０」）を有するものとして説明され得る。代替として、クロックまたは他の信号は、反転されたクロックまたは信号でのケースでそうであり得るように、ロー論理状態にセットされ、ハイ論理状態にリセットされるとして説明され得る。したがって、ここで使用される場合、「セット」および「リセット」という用語は、定義された極性がないものとし、むしろ、互いを参照して異なる論理状態を意味するように広く解釈されるべきである。
【００２６】
[0038]説明される例示的な実施形態では、トラッキング回路は、メモリアレイにおいてダミーセル１１６の列を含む。各ダミーセル１１６は、１行のメモリセル１１４の動作をエミュレートするように構成される。各ダミーセル１１６は、その行のメモリセル１１４のためのものと同じＷＬに接続される。タイミングジェネレータ１２０が、アサートされたＷＬに接続されたダミーセル１１６からのダミーＢＬをモニタするために使用される。具体的には、タイミングジェネレータしきい値が、読取りおよび／または書込み動作中に、選択されたメモリセル１１４のアクセス時間をトラックする（track）ために、ダミーＢＬを検出する。例として、読取り動作中、タイミングジェネレータ１２０は、ダミーＢＬをモニタし、ダミーＢＬ上にダミーセル１１６に記憶された既知のビットが現れたとき、読取りクロックリセットを出力する。同様に、書込み動作中、タイミングジェネレータ１２０は、ダミーＢＬをモニタし、ダミーＢＬ上に書込みドライバ１１０によってダミーセルに書き込まれた既知のビットが現れたとき、書込みクロックリセットを出力する。少なくとも１つの例示的な実施形態では、タイミングジェネレータ１２０はまた、書込み準備完了信号を生成するために使用され得る。書込み準備完了信号は、読取り動作に後続する書込み動作のある特定の内部タイミング制約を満たすために、コントローラによって使用され得る。
【００２７】
[0039]各メモリセル１１４は、１ビットのデータ（例えば、論理１または論理０）を記憶するように構成される。図２は、ＳＲＡＭのためのメモリセル２００の例示的な実施形態の概略図である。メモリセル２００は、６つのトランジスタ（６Ｔ）構成を用いてインプリメントされる。しかしながら、当業者が容易に理解するであろうように、セル２００は、４つのトランジスタ（４Ｔ）またはその他任意の適切なトランジスタ構成を用いてインプリメントされ得る。
【００２８】
[0040]メモリセル２００は、２つのインバータ２０２、２０４を用いて示される。第１のインバータ２０２は、ｐチャネルトランジスタ２０６およびｎチャネルトランジスタ２０８を備える。第２のインバータ２０４は、ｐチャネルトランジスタ２１０およびｎチャネルトランジスタ２１２を備える。説明される実施形態では、インバータ２０２および２０４は、ＶＤＤによって電力供給され、リターンＶＳＳ（例えば、接地）を有する。第１のインバータ２０２および第２のインバータ２０４は、交差結合されたラッチを形成するように相互接続される。第１のｎチャネルアクセストランジスタ２１４は、ビット線ＢＬ−ａに第２のインバータ２０４からの出力ノード２１６を結合し、第２のｎチャネルアクセストランジスタ２１８は、（その値がビット線ＢＬ−ａの反対または反転である（inverse））ビット線ＢＬ−ｂに第１のインバータ２０２からの出力ノード２２０を結合する。アクセストランジスタ２１４、２１８のゲートは、ワード線ＷＬに結合される。
【００２９】
[0041]書込み動作は、メモリセル２００に書き込まれる値にビット線ＢＬ−ａおよびＢＬ−ｂをセットすることと、ワード線ＷＬをアサートすることとによって開始され得る。ワード線ＷＬは、書き込まれる値（例えば、書込みデータ）がビット線ＢＬ−ａおよびＢＬ−ｂに提供される前に、アサートされ得る。例として、ビット線ＢＬ−ａを論理レベル０に、およびビット線ＢＬ−ｂを論理１にセットすることによって、論理１がメモリセル２００に書き込まれ得る。ビット線ＢＬ−ａにおける論理レベル０は、アクセストランジスタ２１４を通じて第２のインバータ２０４の入力に印可され、それは順に、第２のインバータ２０４の出力ノード２２０を強制的にＶＤＤにする。第２のインバータ２０４の出力ノード２２０は、第１のインバータ２０２の入力に印可され、それは順に、第１のインバータ２０２の出力ノード２１６を強制的にＶＳＳにする。論理レベル０は、ビット線ＢＬ−ａおよびＢＬ−ｂの値を反転させることによって、メモリセル２００に書き込まれ得る。書込みドライバ１１０は、それが、交差結合されたインバータ２０２、２０４の前の状態をオーバーライドする（override）ことができるように、メモリセル２００におけるプルアップトランジスタ（２０６および２１０）よりも強く（stronger）なるように設計される。
【００３０】
[0042]いったん書込み動作が完了すると、ワード線はデアサート（deasserted）され、それによって、アクセストランジスタ２１４および２１８に、２つのインバータ２０２、２０４からビット線ＢＬ−ａおよびＢＬ−ｂを切断することを行わせる。２つのインバータ２０２、２０４間の交差結合は、電力がメモリセル２００に印可されている限り、これらインバータ出力の状態を維持する。
【００３１】
[0043]メモリセル２００は、ノード２１６および２２０において記憶されるデータ値に従ってデータを記憶する。メモリセル２００が論理ハイ（すなわち、「１」）を記憶する場合には、ノード２１６は、論理ハイにあり、ノード２２０は、論理ロー（すなわち、「０」）にある。メモリセル２００が論理ローを記憶する場合には、ノード２１６は、論理ローにあり、ノード２２０は、論理ハイにある。読取り動作中、差動ビット線（differential bit lines）ＢＬ−１ａおよびＢＬ−１ｂは、プリチャージ回路によって事前充電される。その後、ワード線ＷＬがアサートされ、それによって、ｎチャネルトランジスタ２１４、２１８をオンにする。
【００３２】
[0044]メモリセル２００が論理ハイを記憶している場合には、ビット線ＢＬ−１ａは、ｎチャネルトランジスタ２１４を介して充電されたままであり、相補的なビット線ＢＬ−１ｂは、ｎチャネルトランジスタ２１８を介して放電される。メモリセル２００が論理ローを記憶している場合には、ビット線ＢＬ−１ａは、ｎチャネルトランジスタ２１４を介して放電され、相補的なビット線ＢＬ−１ｂは、ｎチャネルトランジスタ２１８を介して充電されたままである。
【００３３】
[0045]図３は、コントローラの例示的な実施形態を例示する機能ブロック図である。コントローラ１０２は、読取りポート入力回路３１０、書込みポート入力回路３２０、制御回路３３０およびマルチプレクサ３４０を含む。読取りポート入力回路３１０、書込みポート入力回路３２０、およびマルチプレクサ３４０は、制御回路３３０の制御下で、周辺デバイスから行および列デコーダ（図１を参照）への読取りおよび書込みアドレスを多重化するために共に機能する。
【００３４】
[0046]読取りポート入力回路３１０は、ラッチとして構成される。この構成では、読取りポート入力回路３１０は、周辺デバイス（図示せず）から読取りアドレスを受信し、読取りポート入力回路３１０が読取りクロックによってイネーブルにされるとき、それは、内部読取りアドレス３０３として出力される。内部読取りアドレス３０３は、マルチプレクサ３４０の一方（one）の入力に提供される。
【００３５】
[0047]書込みポート入力回路３２０は、フリップフロップとして構成される。この構成では、書込みポート入力回路３２０は、周辺デバイス（図示せず）から書込みアドレスを受信し、スレーブクロックおよび書込みクロックによってイネーブルにされるとき、それは、内部書込みアドレス３０５として出力される。内部書込みアドレスは、マルチプレクサ３４０のもう一方（the other）の入力に提供される。
【００３６】
[0048]制御回路３３０は、同じメモリサイクル中に、書込み動作によって後続される読取り動作を提供するＰＤＰメモリ動作をイネーブルにする。メモリサイクルは、コントローラ１０２へのシステムクロック入力によって定義される。制御回路３３０は、内部読取りアドレス３０３および内部書込みアドレス３０５を生成するために、読取りポート入力回路３１０および書込みポート入力回路３２０によって使用される読取りクロック、書込みクロック、およびスレーブクロックを提供することによって、および、行デコーダ１０４および列デコーダ１０６（図１を参照）への内部読取りおよび書込みアドレスの多重化を制御することによって、ＰＤＰメモリ動作をイネーブルにする。多重化は、マルチプレクサ３４０に制御回路３３０によって提供される選択ビットによって制御される。選択ビットは、ここで「Ｂ＿ＤＥＬＡＹ」と呼ばれる。
【００３７】
[0049]説明される例示的な実施形態では、制御回路３３０は、２つのモードをサポートするように構成される。第１のモードにおいて、制御回路３３０は、同じメモリサイクル中に、書込み動作によって後続される読取り動作をサポートする。第２のモードにおいて、制御回路３３０は、メモリサイクル中に、書込み専用動作をサポートする。
【００３８】
[0050]第１のモードでは、読取りクロックは、読取りイネーブルによってセットされる。読取りクロックがセットされている場合、読取りアドレスは、読取りポート入力回路３１０を通じてマルチプレクサ３４０の入力に提供される。制御回路３３０からのＢ＿ＤＥＬＡＹ信号は、マルチプレクサ３４０に、読取り動作を実行するために、行デコーダ１０４および列デコーダ１０６（図示せず）へのアドレス入力として、読取りアドレスを出力することを行わせる。いったん読取り動作が完了すると、読取りクロックリセットは、読取りクロックをリセットするために制御回路３３０によって使用される。
【００３９】
[0051]書込みクロックは、いったん読取り動作が完了すると、書込みイネーブルによってセットされる。書込みクロックがセットされている場合、書込みアドレスが、書込みポート入力回路３２０を通じてマルチプレクサ３４０の入力に提供される。制御回路３３０からのＢ＿ＤＥＬＡＹ信号は、マルチプレクサ３４０に、書込み動作を実行するために、行デコーダ１０４および列デコーダ１０６（図１を参照）へのアドレス入力として、書込みアドレスを出力することを行わせる。いったん書込み動作が完了すると、書込みクロックリセットは、書込みクロックをリセットするために制御回路３３０によって使用される。
【００４０】
[0052]第２のモードでは、読取りイネーブルは、周辺デバイスから送られない。結果として、読取りクロックはアクティブ化されず、読取り動作は実行されない。読取りクロックが非アクティブである場合、書込みクロックは、システムクロックの遷移とともに、メモリサイクルの始まりにおいて、書込みイネーブルによってセットされる。第１のモードと同様に、いったん書込みクロックがセットされると、書込みアドレスは、書込みポート入力回路３２０を通じてマルチプレクサ３４０の入力に提供される。制御回路３３０からのＢ＿ＤＥＬＡＹ信号は、マルチプレクサ３４０に、書込み動作を実行するために、行デコーダ１０４および列デコーダ１０６（図１を参照）へのアドレス入力として、書込みアドレスを出力することを行わせる。いったん書込み動作が完了すると、書込みクロックリセットが、書込みクロックをリセットするために制御回路３３０によって使用される。
【００４１】
[0053]図４は、制御回路３３０の例示的な実施形態を例示する機能ブロック図である。制御回路３３０は、読取りクロックを生成するためのＲＣＬＫ回路４０２、書込みクロックを生成するためのＷＣＬＫ回路４０６、およびスレーブクロックを生成するためのＳＣＬＫ回路４０４を含む。
【００４２】
[0054]ＲＣＬＫ回路４０２は、その入力によってセットおよびリセットされる出力を有するラッチとして動作する。説明される例示的な実施形態では、ＲＣＬＫ回路４０２からの出力は、読取りクロックである。読取りクロックは、システムクロックの遷移とともに、読取りイネーブルによってセットされ、読取り動作の完了時に、読取りクロックリセットによってリセットされる。読取りクロックは、前述されたように読取りポート入力回路３１０（図３を参照）およびＷＣＬＫ回路４０６に提供される。反転された読取りクロックである、読取りラッチ出力が、ＷＣＬＫ回路４０６に提供される。
【００４３】
[0055]ＷＣＬＫ回路４０６は、イネーブルにされたとき、その入力によってセットおよびリセットされる出力を有するフリップフロップとして動作する。説明される例示的な実施形態では、ＷＣＬＫ回路４０６からの出力は、書込みクロックである。ＷＣＬＫ回路４０６は、非アクティブな読取りクロックによってイネーブルにされる。読取りクロックが非アクティブである場合、書込みクロックは、書込みイネーブルによってセットされ、書込みクロックリセットによってリセットされる。したがって、たとえシステムクロックの遷移の前に、周辺デバイスによって書込みイネーブルがセットされていたとしても、ＷＣＬＫ回路４０６は、読取り動作が完了する（すなわち、読取りクロックがリセットされる）まで、書込みクロックをセットすることを遅延する。メモリが書込み専用モードで動作しているとき、読取りクロックは非アクティブのままであり、したがって、書込みクロックは、書込みイネーブルによってセットされ、これは、メモリサイクルの始まり（すなわち、システムクロックの遷移）において発生する。後により詳細に説明される方法で、ＲＣＬＫ回路４０２からの読取りラッチ出力は、書込み専用モードのために使用される。ＷＣＬＫ回路４０６はまた、書込み動作中にアクティブであるＢ＿ＤＥＬＡＹ信号を生成する。Ｂ＿ＤＥＬＡＹ信号は、アドレスマルチプレクサ３４０（図３を参照）の動作を制御する。
【００４４】
[0056]ＳＣＬＫ回路４０４は、スレーブクロックを生成する。スレーブクロックは、ＷＣＬＫ回路４０６をイネーブルにするために使用される。スレーブクロックはまた、書込みポート入力回路３２０（図３を参照）へと出力される。スレーブクロックは、内部タイミング制約を満たすために使用され得る。ＢＬＡＴＣＨ信号は、スレーブクロックを生成するために使用され、それは、内部タイミング制約が満たされることを確実にするために、何らかの所定の遅延を伴ってＢＬＡＴＣＨ信号に後続する。
【００４５】
[0057]図５は、ＲＣＬＫ回路の例示的な実施形態を例示する機能ブロック図である。ＲＣＬＫ回路４０２は、読取りラッチ５０２およびＲＣＬＫジェネレータ５０４を含む。
【００４６】
[0058]読取りラッチ５０２は、ラッチ機能を提供する。読取りラッチ５０２からの出力、読取りラッチ出力は、システムクロックの遷移とともに、読取りイネーブルによってロー論理レベルにセットされ、読取り動作の完了時に、読取りクロックリセットによってハイ論理レベルにリセットされる。読取りラッチ出力は、ＲＣＬＫ回路４０２からＷＣＬＫ回路４０６へと出力される。読取りクロックは、ＲＣＬＫジェネレータ５０４によって、読取りラッチ出力から生成される。ＲＣＬＫジェネレータ５０４は、読取りラッチ出力を反転させて、十分な駆動を有する（with sufficient drive）読取りクロック出力を提供するために使用される。
【００４７】
[0059]図６は、ＷＣＬＫ回路の例示的な実施形態を例示する機能ブロック図である。ＷＣＬＫ回路４０６は、書込みラッチ６０２、書込み専用モードジェネレータ６０４、Ｂ＿ＤＥＬＡＹジェネレータ６０６およびＷＣＬＫジェネレータ６０８を含む。
【００４８】
[0060]書込みラッチ６０２は、ラッチ機能を提供する。ここでＢＬＡＴＣＨ＊と呼ばれる、書込みラッチ６０２からの出力は、システムクロックの遷移とともに、書込みイネーブルによってセットされ、書込み動作の完了時に、書込みクロックリセットによってリセットされる。前述されたように、ＢＬＡＴＣＨ信号は、ＳＣＬＫ回路４０４に提供される。
【００４９】
[0061]書込み専用モードジェネレータ６０４は、メモリが書込み専用モードで動作していることを示すためのＷＲ＿ＯＮＬＹ信号を生成するために使用される。書込み専用モードジェネレータ６０４は、いったん書込みラッチがメモリサイクルの始まりにおいてセットされると、読取りクロックがないときは、メモリが書込み専用モードで動作していることを示すＷＲ＿ＯＮＬＹ信号を提供する論理回路としてインプリメントされ得る。モードジェネレータは、いったん書込みラッチ６０２からのＢＬＡＴＣＨ信号がセットされると、ＲＣＬＫ回路４０２からの読取りラッチ出力をモニタすることによって、読取りクロックがないかどうかを決定する。書込み専用モードジェネレータ６０４は、ＢＬＡＴＣＨ信号が、書込みラッチ６０２からのＢＬＡＴＣＨ＊出力からセットされることを決定し、それは、反転されたＢＬＡＴＣＨ信号である。
【００５０】
[0062]Ｂ＿ＤＥＬＡＹジェネレータ６０６はまた、アドレスマルチプレクサ３４０（図３を参照）を制御するためのＢ＿ＤＥＬＡＹ信号を生成する論理回路としてインプリメントされ得る。Ｂ＿ＤＥＬＡＹジェネレータ６０６はまた、Ｂ＿ＤＥＬＡＹ＿Ｎを生成し、これは、反転されたＢ＿ＤＥＬＡＹ信号である。Ｂ＿ＤＥＬＡＹ＿Ｎは、書込みクロックを生成するために、ＷＣＬＫジェネレータ６０８によって使用される。Ｂ＿ＤＥＬＡＹジェネレータ６０６は、システムクロックの遷移に後続するメモリアクセス期間を決定するために、ＢＬＡＴＣＨ信号およびスレーブクロックを使用した。メモリアクセス期間中、Ｂ＿ＤＥＬＡＹジェネレータからの出力は、ＷＲ＿ＯＮＬＹ信号が、メモリが書込み専用モードにあることを示すとき、ＢＬＡＴＣＨ入力信号をトラックする。メモリが、周辺デバイスによって、同じメモリサイクル中に、読取りおよび書込み動作を実行するように要求されたとき、Ｂ＿ＤＥＬＡＹジェネレータ６０６からの出力は、ＢＬＡＴＣＨ信号が、アクティブな読取りクロックによってセットされているにもかかわらず、強制的に非アクティブな状態にされる。このモードでは、いったん読取り動作が完了すると、Ｂ＿ＤＥＬＡＹジェネレータ６０６からの出力は、アクティブな状態へと駆動される。アクティブな状態では、アドレスマルチプレクサ３４０（図３を参照）は、Ｂ＿ＤＥＬＡＹ信号によって、行デコーダ１０４および列デコーダ１０６（図１を参照）への書込みアドレスを多重化するように切り替えられ、ＷＣＬＫジェネレータ６０８は、書込み動作の準備において、Ｂ＿ＤＥＬＡＹ＿Ｎ信号によってトリガされる。
【００５１】
[0063]ＷＣＬＫジェネレータ６０８はまた、論理回路としてインプリメントされ得る。ＷＣＬＫジェネレータ６０８は、書込み準備完了信号が、メモリが書込み動作を実行する準備ができていることを示すとき、Ｂ＿ＤＥＬＡＹジェネレータ６０６からのＢ＿ＤＥＬＡＹ＿Ｎ信号から書込みクロックを生成するために使用される。
【００５２】
[0064]図７Ａは、メモリサイクル中の書込み専用動作の例示的なタイミング図を例示する。
【００５３】
[0065]システムクロックの立ち上がりエッジ（leading edge）は、以前のメモリサイクルの終わりと、新しいメモリサイクルの始まりとを示す。周辺デバイスは、システムクロックの立ち上がりエッジよりも前に、読取りイネーブルおよび書込みイネーブルの状態をセットする。図７Ａのタイミング図では、読取りイネーブルは、アサートされていない。書込みイネーブルのみがアサートされており、メモリが、そのクロックサイクルについては、書込み専用モードで動作していることを意味する。
【００５４】
[0066]書込みイネーブルがアクティブである場合、ＢＬＡＴＣＨ信号は、システムクロックの立ち上がりエッジに後続してセットされる。ＢＬＡＴＣＨ信号は、スレーブクロックを生成するために使用され、それは、内部タイミング制約が満たされることを確実にするために、何らかの所定の遅延を伴ってＢＬＡＴＣＨ信号に後続する。
【００５５】
[0067]書込み専用モードでは、ＷＲ＿ＯＮＬＹ信号は、システムクロックの立ち上がりエッジに後続してアサートされる。このモード中に読取り動作は存在せず、したがって、読取りクロックは、メモリサイクル全体の間中、非アクティブなままである。
【００５６】
[0068]読取りクロックがないときは、Ｂ＿ＤＥＬＡＹ＿Ｎ信号は、システムクロックの立ち上がりエッジに後続して発生する。先に説明されたように、Ｂ＿ＤＥＬＡＹ＿Ｎ信号は、ＢＬＡＴＣＨ信号がアクティブであり、読取りクロックが非アクティブであるとき、強制的にアクティブモードにされる。いったんＢ＿ＤＥＬＡＹ＿Ｎ信号がアクティブになると、書込みクロックは、いったんメモリが書込み動作のための準備が完了すると、生成される。このモードでは、書込み準備完了信号は、メモリサイクル全体の間中セットされており、したがって、書込みクロックは、Ｂ＿ＤＥＬＡＹ＿Ｎ信号の遷移とともにセットされる。反転されたＢ＿ＤＥＬＡＹ＿Ｎ信号である、Ｂ＿ＤＥＬＡＹ信号は、アドレスマルチプレクサ３４０（図３を参照）に提供される。
【００５７】
[0069]ＢＬＡＴＣＨ信号は、書込み動作が完了したとき、強制的に非アクティブな状態にされる。ＢＬＡＴＣＨ信号をリセットすることは、スレーブクロック、ＷＲ＿ＯＮＬＹ信号、Ｂ＿ＤＥＬＡＹおよびＢ−ＤＥＬＡＹ＿Ｎ信号、および書込みクロックをリセットする。
【００５８】
[0070]図７Ｂは、メモリサイクル中に発生する読取りおよび書込み動作の例示的なタイミングを例示する。
【００５９】
[0071]システムクロックの立ち上がりエッジは、以前のメモリサイクルの終わりと、新しいメモリサイクルの始まりとを示す。周辺デバイスは、システムクロックの立ち上がりエッジよりも前に、読取りイネーブルおよび書込みイネーブルの状態をセットする。図７Ｂのタイミング図では、読取りイネーブルおよび書込みイネーブルの両方がアサートされている。
【００６０】
[0072]ＢＬＡＴＣＨ信号は、システムクロックの立ち上がりエッジに後続してセットされる。ＢＬＡＴＣＨ信号は、スレーブクロックを生成するために使用され、それは、内部タイミング制約が満たされることを確実にするために、何らかの所定の遅延を伴ってＢＬＡＴＣＨ信号に後続する。
【００６１】
[0073]このモードでは、ＷＲ＿ＯＮＬＹ信号は非アクティブであり、これは、同じメモリサイクル中に読取りおよび書込み動作の両方をシグナリングする。ＷＲ＿ＯＮＬＹ信号が非アクティブ化されている場合、読取りクロックは、システムクロックの立ち上がりエッジに後続してセットされる。読取りクロックは、読取り動作が完了したとき、リセットされる。
【００６２】
[0074]読取りクロックをリセットすることは、強制的にＢ＿ＤＥＬＡＹおよびＢ＿ＤＥＬＡＹ＿Ｎをアクティブな状態にする。先に説明されたように、Ｂ＿ＤＥＬＡＹ＿Ｎ信号は、ＢＬＡＴＣＨ信号がアクティブであり、読取りクロックが非アクティブであるとき、強制的にアクティブモードにされる。いったんＢ＿ＤＥＬＡＹ＿Ｎ信号がアクティブになると、書込みクロックは、いったんメモリが書込み動作のための準備が完了すると、生成される。このモードでは、書込み準備完了信号は、メモリサイクル全体の間中セットされており、したがって、書込みクロックは、Ｂ＿ＤＥＬＡＹ＿Ｎ信号の遷移とともにセットされる。反転されたＢ＿ＤＥＬＡＹ＿Ｎ信号である、Ｂ＿ＤＥＬＡＹ信号は、アドレスマルチプレクサ３４０（図３を参照）に提供される。
【００６３】
[0075]ＢＬＡＴＣＨ信号は、書込み動作が完了したとき、強制的に非アクティブな状態にされる。ＢＬＡＴＣＨ信号をリセットすることは、スレーブクロック、ＷＲ＿ＯＮＬＹ信号、Ｂ＿ＤＥＬＡＹおよびＢ−ＤＥＡＬＹ＿Ｎ信号、および書込みクロックをリセットする。
【００６４】
[0076]図８は、書込み専用モードジェネレータの例示的な実施形態の概略図である。書込み専用モードジェネレータ６０４は、ｐチャネルトランジスタ８０２、ｎチャネルトランジスタ８０４および８０６、インバータ８０８および８１０、およびＮＯＲゲート８１２を含む。
【００６５】
[0077]トランジスタ８０２および８０４は、インバータ８０５として構成されるとともに、ｐチャネルトランジスタ８０２のソースが、ＶＤＤに結合され、ｎチャネルトランジスタ８０４のソースが、ｎチャネルトランジスタ８０６を通じてＧＮＤに結合される。インバータ８０５は、ｐチャネルトランジスタ８０２およびｎチャネルトランジスタ８０４のゲートに結合された共通入力を有する。説明される例示的な実施形態では、ＲＣＬＫ回路４０２（図４を参照）からの読取りラッチ出力が、共通入力に提供される。トランジスタ８０２および８０４のドレインは、インバータ８０５の出力を提供するために共に結合される。
【００６６】
[0078]インバータ８０５の出力のための接地経路を提供するｎチャネルトランジスタ８０６は、ｎチャネルトランジスタ８０４のソースに結合されたドレインと、ＧＮＤに結合されたソースとを含む。トランジスタ８０６は、入力を提供するゲートを有する。説明される例示的な実施形態では、書込みラッチ６０２（図６を参照）からのＢＬＡＴＣＨ＊信号は、トランジスタ８０６のゲートに入力される。
【００６７】
[0079]ＮＯＲゲート８１２は、ＢＬＡＴＣＨ＊信号とともに、インバータ８０５からの出力をゲーティング（gating）することによって、ＷＲ＿ＯＮＬＹ信号出力を生成する。インバータ８０８および８１０は、ある特定の動作条件下で、インバータ８０５の出力がフローティング（floating）するのを防ぐために、交差結合されたラッチを形成する。
【００６８】
[0080]ＮＯＲゲート８１２は、イネーブル入力を有する（with an enable input）インバータとして動作する。この構成では、ＮＯＲゲート８１２は、ＢＬＡＴＣＨ＊信号がロー論理状態にあるとき、インバータ８０５からの出力を反転させる。結果として、ＷＲ＿ＯＮＬＹ信号は、ＢＬＡＴＣＨ＊信号がロー論理状態にあるとき、読取りラッチ出力信号に従う（follows）。ＢＬＡＴＣＨ＊信号がハイ論理状態にあるとき、ＷＲ＿ＯＮＬＹ信号（すなわち、ＮＯＲゲート８１２の出力）は、読取りラッチ出力信号の状態にかかわらず、強制的にロー論理状態にされる。
【００６９】
[0081]書込み専用モードでは、ＢＬＡＴＣＨ＊信号は、最初はハイ論理状態にあり、それは、強制的にｎチャネルトランジスタ８０６をオン状態にする。読取りラッチ出力信号もまた、ハイ論理状態にあり、それは、強制的に、ｐチャネルトランジスタ８０２をオフ状態にし、ｎチャネルトランジスタ８０４をオン状態にする。結果として、インバータ８０５から出力される、ＮＯＲゲート８１２への入力は、トランジスタ８０４および８０６を通じてＧＮＤにプルダウンされる。
【００７０】
[0082]システムクロックの遷移とともに、ＢＬＡＴＣＨ＊信号は、ロー論理状態へと駆動され、それによって、強制的にｎチャネルトランジスタ８０６をオフ状態にする。ｎチャネルトランジスタ８０６がオフ状態の場合、インバータ８０５からの出力は、ＧＮＤから切断される。読取りクロックは、このモードでは非アクティブであり、システムクロックの遷移に後続してハイ論理状態のままである読取りラッチ出力信号をもたらす。結果として、ｐチャネルトランジスタ８０２は、オフ状態のままであり、ｎチャネルトランジスタ８０４は、オン状態のままである。交差結合されたインバータ８０８および８１０は、この期間中、インバータ８０５からの出力をロー論理状態に維持する。ＷＲ＿ＯＮＬＹ信号は、インバータ８０５のロー論理状態によって、強制的にハイ論理状態にされ、書込み動作が実行される。
【００７１】
[0083]ＢＬＡＴＣＨ＊信号は、書込み動作の完了に後続してハイ論理状態へと駆動され、これは、強制的にｎチャネルトランジスタ８０６をオン状態にする。この状態では、ｎチャネルトランジスタ８０６は、インバータ８０５からの出力に接地経路を提供する。ＮＯＲゲート８１２の入力に提供されるＢＬＡＴＣＨ＊信号もまた、メモリサイクルの残りの間、強制的にＷＲ＿ＯＮＬＹ信号をロー論理状態にする。
【００７２】
[0084]読取りおよび書込みモードでは、ＢＬＡＴＣＨ＊信号は、最初はハイ論理状態にあり、それは、強制的にｎチャネルトランジスタ８０６をオン状態にする。読取りラッチ出力もまた、ハイ論理状態にあり、それは、強制的に、ｐチャネルトランジスタ８０２をオフ状態にし、ｎチャネルトランジスタ８０４をオン状態にする。結果として、インバータ８０５から出力される、ＮＯＲゲート８１２への入力は、トランジスタ８０４および８０６を通じてＧＮＤにプルダウンされる。
【００７３】
[0085]システムクロックの遷移とともに、ＢＬＡＴＣＨ＊信号は、ロー論理状態へと駆動され、それによって、強制的にｎチャネルトランジスタ８０６をオフ状態にする。ｎチャネルトランジスタ８０６がオフ状態の場合、インバータ８０５からの出力は、ＧＮＤから切断される。読取りクロックは、システムクロックの遷移に後続してセットされ、ロー論理状態へと駆動される読取りラッチ出力信号をもたらす。結果として、ｐチャネルトランジスタ８０２は、強制的にオン状態にされ、ｎチャネルトランジスタ８０４は、強制的にオフ状態にされる。インバータからの出力は、ｐチャネルトランジスタ８０２を通じてＶＤＤ（すなわち、ハイ論理状態）にプルアップされる。ＢＬＡＴＣＨ＊信号がロー論理状態にある場合、ＮＯＲゲート８１２から出力されるＷＲ＿ＯＮＬＹ信号は、読取り動作が実行される間、ロー論理状態のままである。
【００７４】
[0086]読取りラッチ出力信号は、読取り動作の完了に後続してハイ論理状態へと駆動され、それによって、強制的に、ｐチャネルトランジスタ８０２をオフ状態にし、ｎチャネルトランジスタ８０４をオン状態にする。交差結合されたインバータ８０８および８１０は、この期間中、インバータ８０５からの出力をハイ論理状態に維持する。インバータ８０５からの出力がハイ論理状態にある場合、ＷＲ＿ＯＮＬＹ信号は、書込み動作が実行される間、ロー論理状態のままである。
【００７５】
[0087]ＢＬＡＴＣＨ＊信号は、書込み動作の完了に後続してハイ論理状態へと駆動され、これは、強制的にｎチャネルトランジスタ８０６をオン状態にする。この状態では、ｎチャネルトランジスタ８０６は、インバータ８０５からの出力に接地経路を提供する。ＮＯＲゲート８１２の入力に提供されるＢＬＡＴＣＨ＊信号もまた、メモリサイクルの残りの間、ＷＲ＿ＯＮＬＹ信号をロー論理状態に保つ。
【００７６】
[0088]図９は、ＢＤＥＬＡＹジェネレータの例示的な実施形態の概略図である。ＢＤＥＬＡＹジェネレータ６０６は、ｐチャネルトランジスタ９０２、ｎチャネルトランジスタ９０４、９０６および９０８、インバータ９１０、およびＮＯＲゲート９１２および９１４を含む。
【００７７】
[0089]トランジスタ９０２および９０４は、インバータ９０５として構成されるとともに、ｐチャネルトランジスタ９０２のソースは、ＶＤＤに結合され、ｎチャネルトランジスタ９０４のソースは、ｎチャネルトランジスタ９０６および９０８を通じてＧＮＤに結合される。インバータ９０５は、ｐチャネルトランジスタ９０２およびｎチャネルトランジスタ９０４のゲートに結合された共通入力を有する。説明される例示的な実施形態では、書込みラッチ６０２（図６を参照）からのＢＬＡＴＣＨ信号は、共通入力に提供される。トランジスタ９０２および９０４のドレインは、インバータ９０５の出力を提供するために共に結合される。
【００７８】
[0090]インバータ９０５の出力のための一方の接地経路を提供するｎチャネルトランジスタ９０６は、ｎチャネルトランジスタ９０４のソースに結合されたドレインと、ＧＮＤに結合されたソースとを含む。トランジスタ９０６は、入力を提供するゲートを有する。説明される例示的な実施形態では、ＳＣＬＫ回路４０４（図４を参照）からのスレーブクロックが、トランジスタ９０６のゲートに入力される。
【００７９】
[0091]インバータ９０５の出力のためのもう一方の接地経路を提供するｎチャネルトランジスタ９０８は、ｎチャネルトランジスタ９０４のソースに結合されたドレインと、ＧＮＤに結合されたソースとを含む。トランジスタ９０８は、入力を提供するゲートを有する。説明される例示的な実施形態では、ＲＣＬＫ回路４０２（図４を参照）からの読取りクロックが、トランジスタ９０８のゲートに入力される。
【００８０】
[0092]ＮＯＲゲート９１２は、読取りクロックとともに、インバータ９０５からの出力をゲーティングすることによって、出力を生成する。インバータ９１０は、ある特定の動作条件下で、インバータ９０５の出力がフローティングするのを防ぐために使用される。
【００８１】
[0093]ＮＯＲゲート９１２は、イネーブル入力を有するインバータとして動作する。この構成では、ＮＯＲゲート９１２は、読取りクロックがロー論理状態にあるとき、インバータ９０５からの出力を反転させる。結果として、ＮＯＲゲート９１２からの出力は、読取りクロックがロー論理状態にあるとき、ＢＬＡＴＣＨ信号に従う。読取りクロックがハイ論理状態にあるとき、ＮＯＲゲート９１２からの出力は、ＢＬＡＴＣＨ信号の状態にかかわらず、強制的にロー論理状態にされる。ＮＯＲゲート９１２からの出力は、Ｂ＿ＤＥＬＡＹ＿Ｎ信号である。
【００８２】
[0094]ＮＯＲゲート９１４もまた、イネーブル入力を有するインバータとして動作する。この構成では、ＮＯＲゲート９１４は、書込み専用モードジェネレータ６０４（図６を参照）からのＷＲ＿ＯＮＬＹ信号がロー論理状態にあるとき、Ｂ＿ＤＥＬＡＹ＿Ｎ信号を反転させる。結果として、ＮＯＲゲート９１４からの出力は、読取りクロックおよびＷＲ＿ＯＮＬＹ信号の両方がロー論理状態にあるとき、Ｂ＿ＤＥＬＡＹ信号として、反転されたＢＬＡＴＣＨ信号を提供する。ＷＲ＿ＯＮＬＹ信号がハイ論理状態にあるとき、Ｂ＿ＤＥＬＡＹ信号は、Ｂ＿ＤＥＬＡＹ＿Ｎ信号の状態にかかわらず、強制的にロー論理状態にされる。ＷＲ＿ＯＮＬＹ信号がロー論理状態にあり、読取りクロックがハイ論理状態にあるとき、Ｂ＿ＤＥＬＡＹ信号は、ＢＬＡＴＣＨ信号の状態にかかわらず、強制的にハイ論理状態にされる。
【００８３】
[0095]書込み専用モードでは、スレーブおよび読取りクロックは、最初はロー論理状態にあり、それは、強制的にｎチャネルトランジスタ９０６および９０８をそれらそれぞれのオフ状態にする。ＢＬＡＴＣＨ信号もまた、ロー論理状態にあり、それは、強制的に、ｐチャネルトランジスタ９０２をオン状態にし、ｎチャネルトランジスタ９０４をオフ状態にする。結果として、インバータ９０５から出力される、ＮＯＲゲート９１２への入力は、トランジスタ９０２を通じてＶＤＤにプルアップされる。
【００８４】
[0096]システムクロックの遷移とともに、ＢＬＡＴＣＨ信号は、ハイ論理状態へと駆動され、それによって、強制的に、ｐチャネルトランジスタ９０２をオフ状態にし、ｎチャネルトランジスタ９０４をオン状態にする。その後間もなくして、スレーブクロックは、ハイ論理状態へと駆動され、それによって、強制的にｎチャネルトランジスタ９０６をオン状態にする。ｎチャネルトランジスタ９０６がオン状態にある場合、インバータ９０５からの出力は、トランジスタ９０４および９０６を通じてＧＮＤにプルダウンされる。読取りクロックは、このモードでは非アクティブであり、結果として、ｎチャネルトランジスタ９０８は、オフ状態のままである。読取りクロックがロー論理状態である場合、ＢＬＡＴＣＨ信号は、ＮＯＲゲート９１２の出力に渡され、これは、書込み動作中、Ｂ＿ＤＥＬＡＹ＿Ｎ信号がＢＬＡＴＣＨ信号に従うことを意味する。ＷＲ＿ＯＮＬＹ信号もまた、システムクロックの遷移に後続してハイ論理状態へと駆動され、それによって、書込み動作中、強制的にＢ＿ＤＥＬＡＹ信号をロー論理状態にする。
【００８５】
[0097]ＢＬＡＴＣＨ信号は、書込み動作の完了に後続してロー論理状態へと駆動され、これは、強制的に、ｐチャネルトランジスタ９０２をオン状態にし、ｎチャネルトランジスタ９０４をオフ状態にする。この状態では、ｐチャネルトランジスタ９０２は、インバータ９０５の出力をＶＤＤにプルアップする。その後間もなくして、スレーブクロックは、ロー論理状態へと駆動され、それによって、強制的にｎチャネルトランジスタ９０６をオフ状態にする。読取りクロックがロー論理状態にある場合、ＮＯＲゲート９１２からの出力（すなわち、Ｂ＿ＤＥＬＡＹ＿Ｎ信号）は、ＢＬＡＴＣＨ信号に従い、これは、Ｂ＿ＤＥＬＡＹ＿Ｎ信号が、メモリサイクルの残りの間、強制的にロー論理状態にされることを意味する。ＷＲ＿ＯＮＬＹ信号は、書込み動作の完了に後続して強制的にロー論理状態にされ、結果として、Ｂ＿ＤＥＬＡＹ信号は、メモリサイクルの残りの間、強制的にハイ論理状態にされる。
【００８６】
[0098]読取りおよび書込みモードでは、スレーブおよび読取りクロックは、最初はロー論理状態にあり、それは、強制的にｎチャネルトランジスタ９０６および９０８をそれらそれぞれのオフ状態にする。ＢＬＡＴＣＨ信号もまた、ロー論理状態にあり、それは、強制的に、ｐチャネルトランジスタ９０２をオン状態にし、ｎチャネルトランジスタ９０４をオフ状態にする。結果として、インバータ９０５から出力される、ＮＯＲゲート９１２への入力は、トランジスタ９０２を通じてＶＤＤにプルアップされる。
【００８７】
[0099]システムクロックの遷移とともに、ＢＬＡＴＣＨ信号は、ハイ論理状態へと駆動され、それによって、強制的に、ｐチャネルトランジスタ９０２をオフ状態にし、ｎチャネルトランジスタ９０４をオン状態にする。その後間もなくして、読取りおよびスレーブクロックは、ハイ論理状態へと駆動され、それによって、強制的にｎチャネルトランジスタ９０６および９０８をオン状態にする。ｎチャネルトランジスタ９０６および９０８がオン状態にある場合、インバータ９０５からの出力は、トランジスタ９０４および９０６を備える１つの経路およびトランジスタ９０４および９０８を備える別の経路を通じて、ＧＮＤにプルダウンされる。しかしながら、読取りクロックは、強制的にＮＯＲゲート９１２の出力（すなわち、Ｂ＿ＤＥＬＡＹ＿Ｎ信号）をロー論理状態にする。Ｂ＿ＤＥＬＡＹ＿Ｎ信号のロー論理状態は、ＷＲ＿ＯＮＬＹがロー論理状態にある場合、強制的にＢ＿ＤＥＬＡＹ信号をハイ状態にする。言い換えれば、Ｂ＿ＤＥＬＡＹ＿ＮおよびＢ＿ＤＥＬＡＹ信号は、それぞれ、強制的にローおよびハイ論理状態にされ、それによって、これらの信号が、ＢＬＡＴＣＨ信号に従うことを阻止し、結果として、読取り動作の完了まで、書込みクロックを遅延させる。
【００８８】
[00100]ＢＬＡＴＣＨ信号は、読取り動作の完了に後続して、ハイ論理状態のままである。読取りクロックは、ロー論理状態へと駆動され、それによって、強制的にｎチャネルトランジスタ９０８をオフ状態にする。しかしながら、インバータ９０５からの出力は、スレーブクロックがハイ論理状態のままであるので、ｎチャネルトランジスタ９０６を通じてＧＮＤにプルダウンされ続ける。読取りクロックがロー論理状態にある場合、Ｂ＿ＤＥＬＡＹ＿Ｎは、ＢＬＡＴＣＨ信号に従う。読取りクロックおよびＷＲ＿ＯＮＬＹ信号がロー論理状態にある場合、Ｂ＿ＤＥＬＡＹ信号は、反転されたＢ＿ＤＥＬＡＹ＿Ｎ信号である。より具体的には、書込み動作全体の間、Ｂ＿ＤＥＬＡＹ＿Ｎ信号は、ハイ論理状態へと駆動され、Ｂ＿ＤＥＬＡＹ信号は、ロー論理状態へと駆動される。
【００８９】
[00101]ＢＬＡＴＣＨ信号は、書込み動作の完了に後続して、強制的にロー論理状態にされ、これは、強制的に、ｐチャネルトランジスタ９０２をオン状態にし、ｎチャネルトランジスタ９０４をオフ状態にする。その後間もなくして、スレーブクロックは、強制的にロー論理状態にされ、それによって、強制的にｎチャネルトランジスタ９０６をオフ状態にする。結果として、インバータからの出力は、トランジスタ９０２を通じてＶＤＤにプルアップされる。読取りクロックがロー論理状態にある場合、Ｂ＿ＤＥＬＡＹ＿Ｎは、ＢＬＡＴＣＨ信号に従い、ロー論理状態へと駆動される。読取りクロックおよびＷＲ＿ＯＮＬＹ信号がロー論理状態にある場合、Ｂ＿ＤＥＬＡＹ信号は、ハイ論理状態へと駆動される。Ｂ＿ＤＥＬＡＹ＿ＮおよびＢ＿ＤＥＬＡＹ信号の状態は、メモリサイクルの持続時間の間、この状態のままである。
【００９０】
[00102]図１０は、書込みクロックジェネレータの例示的な実施形態の概略図である。書込みクロックジェネレータ６０８は、ＮＡＮＤゲート１００２およびインバータ１００４を含む。
【００９１】
[00103]ＮＡＮＤゲート１００２の入力は、それぞれ、書込み準備完了およびＢ＿ＤＥＬＡＹ＿Ｎに結合される。ＮＡＮＤゲート１００２の目的は、書込み準備完了信号によって示されるように、メモリが書込み動作のための準備が完了するまで、Ｂ＿ＤＥＬＡＹ＿Ｎ信号によって、書込みクロックが生成されるのを遅延させることである。
【００９２】
[00104]ＮＡＮＤゲート１００２は、インバータ１００４との組合せにおいて、書込み準備完了信号が存在するとき、Ｂ＿ＤＥＬＡＹ＿Ｎ信号から書込みクロックを生成する。書込み専用モードでのメモリサイクルの始まりにおいてか、読取り／書込みモードでの読取り動作の完了に後続してのいずれかで、書込み準備完了信号がロー論理状態にあるときは、たとえＢ＿ＤＥＬＡＹ＿Ｎ信号がハイ論理状態にあったとしても、書込みクロックは、ロー論理状態のままである。メモリが書込み動作のための準備が完了したとき、書込み準備完了信号は、強制的にハイ論理状態にされ、これは順に、強制的に書込みクロックをハイ論理状態にする。書込みクロックは、Ｂ＿ＤＥＬＡＹ＿Ｎ信号が、書込み動作の完了時に、強制的にロー論理状態にされるまで、ハイ論理状態のままである。
【００９３】
[00105]図１１は、メモリにアクセスする方法の例示的な実施形態を例示するフロー図である。メモリは、第１のモードにおいて、メモリサイクル中に読取りおよび書込み動作、および、第２のモードにおいて、メモリサイクル中に書込み専用動作をサポートするように構成された複数のメモリセルを含む。
【００９４】
[00106]方法は、ブロック１１０２において、メモリアクセスにより開始される。メモリアクセスは、遠隔プロセッサからのコマンドまたはメモリにメモリアクセスを始めさせる他の適切な信号またはプロンプトであり得る。その後、メモリは、ブロック１１０４において、メモリアクセスのためのモードに入る。上述されたように、メモリは、到来するメモリサイクル中に、読取りおよび書込み動作を実行するために第１のモード、または、到来するメモリサイクル中に、書込み専用動作を実行するために第２のモードに入る。
【００９５】
[00107]メモリが第１のモードに入ったとき、読取りクロックが、読取り動作のためにブロック１１０６において生成される。読取り動作に後続して、書込みクロックが、書込み動作のためにブロック１１０８において生成される。１つの例示的な実施形態では、読取りクロックは、メモリサイクルの始まりに応答して、読取りクロックをセットすることと、読取り動作が完了したとき、読取りクロックをリセットすることとによって生成される。同じ例示的な実施形態では、書込みクロックは、読取りクロックをリセットすることに応答して、書込みクロックをセットすることと、書込み動作が完了したとき、書込みクロックをリセットすることとによって生成される。書込み動作が完了した後、ブロック１１００において、別のメモリアクセスが必要とされるかどうかについての決定が行われる。さらなるメモリアクセスが必要でない場合、メモリは、次のメモリアクセスまで、ブロック１１１２においてスタンバイモードに入り得る。他方では、さらなるメモリアクセスが必要である場合、方法は、プロセスを繰り返すために、ブロック１１０４にループして戻る。
【００９６】
[00108]メモリが第２のモードに入ったとき、書込みクロックが、書込み動作のためにブロック１１１４において生成される。１つの例示的な実施形態では、書込みクロックは、メモリサイクルの始まりに応答して、書込みクロックをセットすることと、書込み動作が完了したとき、書込みクロックをリセットすることとによって生成される。書込み動作が完了した後、ブロック１１００において、別のメモリアクセスが必要とされるかどうかについての決定が行われる。さらなるメモリアクセスが必要でない場合、メモリは、次のメモリアクセスまで、ブロック１１１２においてスタンバイモードに入り得る。他方では、さらなるメモリアクセスが必要である場合、方法は、プロセスを繰り返すために、ブロック１１０４にループして戻る。
【００９７】
[00109]先の説明は、いかなる当業者であっても、本開示の全範囲を完全に理解することができるように提供される。ここで開示された様々な例示的な実施形態への変更は、当業者にとって容易に明らかになるであろう。したがって、特許請求の範囲は、ここで説明された本開示の様々な態様に限定されるべきではなく、特許請求の範囲の文言と一致する全範囲が付与されるべきである。当業者に知られているか、または後に知られることとなる、本開示全体を通して説明された様々な態様の要素に対する全ての構造的および機能的な同等物は、参照によってここに明確に組み込まれ、特許請求の範囲によって包含されるように意図される。さらに、ここで開示されたものはいずれも、このような開示が特許請求の範囲において明記されているかどうかにかかわらず、公衆に放棄されるようには意図されていない。いずれの請求項の要素も、その要素が「〜のための手段（means for）」という表現を使用して明確に記載されていない限り、または、方法の請求項のケースでは、その要素が「〜のためのステップ（step for）」という表現を使用して記載されていない限り、米国特許法第１１２条（ｆ）の規定のもとで解釈されるべきではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
2018527690.tif 000011
【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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