(57)【要約】  クロックおよびデータ回復（ＣＤＲ）回路は、同相クロックと、同相クロックから９０度だけオフセットされる直角位相クロックと、９０度の一部分だけ同相クロックからオフセットされる補助クロックとを生成する。データサンプラは、同相クロックと、直角位相クロックと、補助クロックとに従ってサンプルのセットを形成するためにデータ信号を循環的にサンプリングし、各セットは、同相サンプルと、直角位相サンプルと、補助サンプルとを備える。ＣＤＲ論理回路は、各セットのためのタイミングワードを形成するためにサンプルを処理する。
2018523380.tif 000002
【特許請求の範囲】
【請求項１】
クロックおよびデータ回復（ＣＤＲ）回路であって、
同相クロックと、前記同相クロックから直角位相オフセットだけ位相がオフセットされる直角位相クロックと、前記直角位相オフセットの一部分だけ前記同相クロックから位相がオフセットされる補助クロックとを与えるために多相クロックの様々な位相から補間するように構成された位相補間器と、
前記同相クロックに応答してサンプリングされる同相サンプルと、前記直角位相クロックに応答してサンプリングされる直角位相サンプルと、前記補助クロックに応答してサンプリングされる補助サンプルとを備えるサンプルのセットを形成するためにデータ信号をサンプリングするように構成されたデータサンプラと、
前記位相補間器による前記補間を制御するために、サンプルの前記セットからのサンプルの第１のペアを処理することと、サンプルの前記セットからのサンプルの残りの第２のペアを処理することとを行うように構成されたＣＤＲ論理回路と
を備える、クロックおよびデータ回復（ＣＤＲ）回路。
【請求項２】
サンプルの前記第１のペアが、前記同相サンプルと前記補助サンプルとを備え、サンプルの前記残りの第２のペアが、前記補助サンプルと前記直角位相サンプルとを備える、請求項１に記載のＣＤＲ回路。
【請求項３】
前記ＣＤＲ論理回路が、
サンプルの前記第１のペアに基づいてタイミングワードの第１のビットを決定するように構成された第１の論理ゲートと、
サンプルの前記残りの第２のペアに基づいて前記タイミングワードの第２のビットを決定するように構成された第２の論理ゲートと、
前記タイミングワードに応答して前記位相補間器を制御するように構成された位相補間器制御回路と
を備える、請求項１に記載のＣＤＲ回路。
【請求項４】
前記第１の論理ゲートが第１のＸＯＲゲートを備え、前記第２の論理ゲートが第２のＸＯＲゲートを備え、前記タイミングワードが、前記第１のビットと前記第２のビットとから形成される２ビットタイミングワードを備える、請求項３に記載のＣＤＲ回路。
【請求項５】
前記位相補間器制御回路が、前記タイミングワードを以前に計算されたタイミングワードと比較するようにさらに構成され、前記位相補間器制御回路が、前記比較に応答して前記位相補間器を制御するようにさらに構成された、請求項３に記載のＣＤＲ回路。
【請求項６】
前記第１の論理ゲートと前記第２の論理ゲートとが、前記データ信号のための現在のデータサイクルの３つの別個の領域のうちの１つの中で前記同相データサンプルがとられるのかどうかに応じて前記タイミングワードが３つの可能な値のうちの１つに等しくなるように前記タイミングワードを生成するように構成され、前記位相補間器制御回路が、前記３つの可能な値のうちのどれに前記タイミングワードが等しくなるのかに応答して前記位相補間器による前記補間を変更するようにさらに構成された、請求項３に記載のＣＤＲ回路。
【請求項７】
前記位相補間器制御回路が、前のデータサイクルの同相クロックサンプリングと比較して、前記同相クロックのためのエッジが、前記現在のデータサイクルの始端にわたって遷移したことを示す前記タイミングワードに応答して前記位相補間器による前記補間を変更するようにさらに構成された、請求項６に記載のＣＤＲ回路。
【請求項８】
前記位相補間器制御回路は、前記同相クロックエッジのための前記エッジが、第１の方向に前記現在のデータサイクルの前記始端にわたって遷移したことを示す前記タイミングワードに応答して前記同相クロックのための位相を増大させるように前記位相補間器に指令することと、前記同相クロックエッジが、前記第１の方向と反対の第２の方向に前記現在のデータサイクルの前記始端にわたって遷移したことを示す前記タイミングワードに応答して前記同相クロックのための前記位相を減少させるように前記位相補間器に指令することとを行うようにさらに構成された、請求項７に記載のＣＤＲ回路。
【請求項９】
前記位相補間器制御回路は、前記同相データサンプルが、前記現在のデータサイクルの前記領域の特定の１つからとられたことを示す前記タイミングワードに応答して前記同相クロックのための位相を変更するように前記位相補間器に指令するようにさらに構成された、請求項６に記載のＣＤＲ回路。
【請求項１０】
前記特定の領域が、前記現在のデータサイクルのための開始領域である、請求項９に記載のＣＤＲ回路。
【請求項１１】
前記領域のうちの第１の領域が、前記現在のデータサイクルの始端から前記現在のデータサイクルの一部分αまで延びる、ここで、αが、０よりも大きく、０．５よりも小さい、請求項６に記載のＣＤＲ回路。
【請求項１２】
前記領域のうちの第２の領域が、前記第１の領域の終端から前記現在のデータサイクルの中間点まで延び、前記領域のうちの残りの第３の領域が、前記第２の領域の終端から前記現在のデータサイクルの終端まで延びる、請求項１１に記載のＣＤＲ回路。
【請求項１３】
前記位相補間器に前記多相クロックを与えるように構成された多相位相ロックループ
をさらに備える、請求項１に記載のＣＤＲ回路。
【請求項１４】
前記多相クロックの前記様々な位相が、０度クロックと、９０度クロックと、１８０度クロックと、２７０度クロックとを備える、請求項１３に記載のＣＤＲ回路。
【請求項１５】
前記ＣＤＲ論理回路が、前記同相クロックを前記データ信号のためのデータレートの１／２に同期させるために前記位相補間器による前記補間を制御するようにさらに構成された、請求項１に記載のＣＤＲ回路。
【請求項１６】
方法であって、
同相クロックと、前記同相クロックからの９０度だけオフセットされる直角位相クロックと、９０度の一部分だけ前記同相クロックから位相がオフセットされる補助クロックとを生成するために多相クロックの位相間を補間することと、
データ信号中で現在のデータサイクルに対応するサンプルの現在のセットを形成することと、前記データ信号中で先行するデータサイクルに対応するサンプルの先行するセットを形成することとを行うために前記データ信号をサンプリングすることと、ここにおいて、サンプルの前記現在のセットとサンプルの前記先行するセットとがそれぞれ、前記同相クロックに応答してサンプリングされる同相サンプルと、前記直角位相クロックに応答してサンプリングされる直角位相サンプルと、前記補助クロックに応答してサンプリングされる補助サンプルとを備える、
現在のタイミングワードを形成するためにサンプルの前記現在のセット中のサンプルの第１のペアとサンプルの前記現在のセット中のサンプルの第２のペアとを処理することと、
先行するタイミングワードを形成するためにサンプルの前記先行するセット中のサンプルの第１のペアとサンプルの前記先行するセット中のサンプルの第２のペアとを処理することと、
前記現在のタイミングワードと前記先行するタイミングワードとの比較に応答して前記多相クロックの前記位相間の前記補間を制御することと
を備える、方法。
【請求項１７】
前記同相クロックに従って前記データ信号を非直列化することをさらに備える、請求項１６に記載の方法。
【請求項１８】
前記補助クロックと前記直角位相クロックとがどちらも、前記同相クロックに関して位相が前進される、請求項１６に記載の方法。
【請求項１９】
前記補助クロックと前記直角位相クロックとがどちらも、前記同相クロックに関して位相が遅延される、請求項１６に記載の方法。
【請求項２０】
サンプルのそれぞれの第１のペアを処理することが、サンプルの前記第１のペアの排他的論理和をとることを備え、サンプルのそれぞれの第２のペアを処理することが、サンプルの前記第２のペアの排他的論理和をとることを備える、請求項１６に記載の方法。
【請求項２１】
クロックおよびデータ回復（ＣＤＲ）回路であって、
同相クロックと、前記同相クロックから９０度だけオフセットされる直角位相クロックと、９０度の一部分だけ前記同相クロックから位相がオフセットされる補助クロックとを生成するために多相クロックの位相間を補間するように構成された位相補間器と、
サンプルの現在のセットとサンプルの先行するセットとを形成するためにデータ信号をサンプリングするように構成されたデータサンプラと、ここにおいて、サンプルの前記現在のセットとサンプルの前記先行するセットとがそれぞれ、前記同相クロックに応答してサンプリングされる同相サンプルと、前記直角位相クロックに応答してサンプリングされる直角位相サンプルと、前記補助クロックに応答してサンプリングされる補助とを備える、
サンプルの現在のセットのための現在のタイミングワードとサンプルの前記先行するセットのための先行するタイミングワードとを生成するように構成された論理ゲートのペアと、
前記現在のタイミングワードと前記先行するタイミングワードとの比較に応答して前記位相補間器による前記補間を制御するための手段と
を備える、クロックおよびデータ回復（ＣＤＲ）回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]  本出願は、２０１５年６月２３日に出願された米国特許出願番号第１４／７４７，７８９号の利益を主張する。
【０００２】
[0002]  本出願は、クロックおよびデータ回復（ＣＤＲ：clock and data recovery）回路を改善することに関し、より詳細には、そのような回路の位相周波数検出（phase-frequency detection）に関する。
【背景技術】
【０００３】
[0003]  従来、高速データ通信システムは、いかなる追加のタイミング基準もなしにデータを送信する。そのような埋込みクロックシステム（embedded clock system）中の受信機は、受信されたデータにおけるバイナリ遷移（binary transition）に応答してクロックを取り出すクロックおよびデータ回復（ＣＤＲ）回路を含む。このために、埋込みクロックシステムは、一般に、ＣＤＲ回路がクロックを取り出すことを可能にするために十分なバイナリ遷移があることを保証するために、連続するバイナリ１または０の長い連続を防止するようにデータを符号化する。
【０００４】
[0004]  クロック取出しを実行するために、ＣＤＲ回路は、一般に、何らかの形態の位相検出器回路（phase detector circuit）を使用する。位相検出器によりＣＤＲ回路がバイナリ遷移を検出することが可能になるが、周波数検出なしのそのような検出は、問題になることがある。特に、ＣＤＲ回路は、ジッタ（ジッタ）の存在などにより所望のクロック周波数の代わりに不正確な周波数にロックし得る。そのような状態を防止するために、周波数検出器（frequency detector）をもつＣＤＲ回路が開発された。周波数検出器により、ＣＤＲ回路は、クロックレート（clock rate）とデータレート（data rate）との間のオフセットを区別することが可能になり、したがって、クロックは、間違って同期されない。
【０００５】
[0005]  しかしながら、周波数検出を用いる従来のＣＤＲ回路は、複雑で、消費電力が大きく、それによって、製造のコストが増加し、そのような従来のＣＤＲ回路を組み込むモバイルシステムにおいてバッテリー寿命を制限する。したがって、当技術分野において、複雑さと電力消費量とを低減した周波数検出を用いるＣＤＲ回路設計が必要である。
【発明の概要】
【０００６】
[0006]  同相クロック（in-phase clock）と、同相クロックから９０度（直角位相オフセット（quadrature phase offset））だけ位相がオフセットされる直角位相クロック（quadrature clock）と、９０度のある部分だけ同相クロックから位相がオフセットされる補助クロック（auxiliary clock）とを生成するために多相クロック（multi-phase clock）の位相間を補間する（interpolate）クロックおよびデータ回復（ＣＤＲ）回路を提供する。データサンプラ（data sampler）は、サンプル（sample）のセットを生成するために生成されたクロックに従ってデータ信号（data signal）を循環的に（cyclically）サンプリングし、各セットは、同相クロックに応答してサンプリングされる同相データサンプル（in-phase data sample）と、直角位相クロックに応答してサンプリングされる直角位相データサンプル（quadrature data sample）と、補助クロック（auxiliary clock）に応答してサンプリングされる補助データサンプル（auxiliary data sample）を含む。ＣＤＲ論理回路（logic circuit）は、対応するタイミングワード（timing word）を生成するためにサンプルの各セットを処理する。サンプルの現在のセットのためのタイミングワードをサンプルの先行するセットのためのタイミングワードと比較することに応答して、ＣＤＲ論理回路は、同相クロックがデータ信号のためのデータレートに同期されるように多相クロックの位相間の補間（interpolation）を制御する。
【０００７】
[0007]  これらおよび追加の有利な特徴は、例示的な実施形態の以下の詳細な説明に関してより良く理解され得る。
【図面の簡単な説明】
【０００８】
【図１】[0008]  本開示の一実施形態による、クロックおよびデータ回復（ＣＤＲ）回路のためのデータとの様々な同相クロック整合（in-phase clock alignment）のためのタイミング図。
【図２】[0009]  本開示の一実施形態による、例示的なＣＤＲ回路のブロック図。
【図３】[0010]  図２のＣＤＲ回路のための線形制御アルゴリズム（linear control algorithm）のためのタイミング図。
【図４】[0011]  図２のＣＤＲ回路のためのバイナリ制御アルゴリズム（binary control algorithm）のためのタイミング図。
【図５】[0012]  本開示の一実施形態による、ＣＤＲ回路のための例示的な動作方法のためのフローチャート。
【発明を実施するための形態】
【０００９】
[0013]  本開示の実施形態およびそれらの利点は、後続の詳細な説明を参照することによって最もよく理解される。図の１つまたは複数に示される同じ要素を識別するのに、同じ参照番号が使用されることを理解されたい。
【００１０】
[0014]  従来の同相クロックと直角位相クロックとに加えて補助クロックを使用してデータに正確に同期するクロックおよびデータ回復（ＣＤＲ）回路（clock and data recovery (CDR) circuit）を提供する。補助クロックは、９０度の一部分だけ同相クロックから位相がオフセットされ、したがって、同相クロックと直角位相クロックとの対応するクロックエッジ間に発生するクロックエッジ（clock edge）を有することになる。同相クロックと、直角位相クロックと、補助クロックとに従ってとられたデータサンプルを処理することによって、ＣＤＲ回路は、本質的に、同相クロックとデータレートとの周波数関係を決定する。周波数検出を採用する複雑で、消費電力の大きい従来のＣＤＲアーキテクチャとは異なり、開示するＣＤＲ回路は、同相クロックと直角位相クロックとに従ってサンプリングされるデータを使用する従来のバングバング位相検出器（bang-bang phase detector）と比較して若干の追加の論理処理を必要とするにすぎない。
【００１１】
[0015]  たとえば、ＣＤＲ回路は、一実施形態では、２ビットタイミングワード（two-bit timing word）を形成するために２つのゲートを含み得る。これらの論理ゲート（logic gate）に関して、データ信号についての所与の任意のデータ期間中に処理されるべき、同相クロックに従ってサンプリングされる同相データサンプルと、補助クロックに従ってサンプリングされる補助データサンプルと、直角位相クロックに従ってサンプリングされる直角位相データサンプルとの３つのデータサンプルがある。データサンプルのうちの１つが両方の論理ゲートによって処理されるが、各論理ゲートが、データサンプルの一意の残りの１つを処理する。たとえば、補助データサンプルは、両方の論理ゲートに共通であり得る。そのような実施形態では、１つの論理ゲートは、タイミングワードのための第１のビットを生成するために、同相データサンプルと補助データサンプルとを処理し得る。残りの論理ゲートは、次いで、タイミングワードのための第２のビットを生成するために、補助データサンプルと直角位相データサンプルとを処理することになる。代替実施形態では、同相データサンプルまたは直角位相データサンプルが共通のデータサンプルとして選択され得ることを理解されるだろう。
【００１２】
[0016]  一実施形態では、直角位相クロックは、同相クロックに対して９０度だけ位相が前進（advance）される（それは、代替実施形態では、９０度だけ遅延（delay）され得る）。補助クロックは、直角位相クロックと同相クロックとの対応するエッジ間に発生するクロックエッジを有するように位相調整される。同相クロックが、ビット期間の中間に立上りエッジを有する場合、および直角位相クロックが、ビット期間の始めに立上りエッジを有する場合、補助クロックは、次いで、同相クロックエッジと直交クロックエッジとの間になるようにデータ期間の前半中のどこかに立上りエッジを有することになる。たとえば、補助クロックは、同相クロックに対して４５度だけ前進される場合、同相クロックエッジがデータアイ（data eye）の中央に（ビット期間の１／２に）なるように同期されるときにデータ期間の１／４に立上りエッジを有することになる。
【００１３】
[0017]  以下の例示的な実施形態は、データをサンプリングするために、同相クロックと、直角位相クロックと、補助クロックとの立上りエッジと立下りエッジとの両方が使用されると仮定することにする。ただし、代替実施形態では、立上りエッジのみまたは立下りエッジのみが使用され得ることを理解されるだろう。データをサンプリングするために両方のクロックエッジが使用されるので、クロック周波数は理想的にはデータレートの１／２になる。クロックレートとデータレートとの間のこの関係を仮定すれば、直角位相クロックは、同相クロックに関してデータビット間隔の１／２（０．５＊ＵＩ）だけ位相が前進される。データをサンプリングするために両方のクロックエッジが使用される一実施形態では、直角位相クロックは、したがって、同相クロックと比較して位相が９０度前進される。補助クロックは、データ間隔の何らかの部分α（α＊ＵＩ）だけ同相クロックと比較して位相が前進され、ここで、αは、０．５よりも小さく、０よりも大きい。たとえば、αは、一実施形態では、０．２５に等しくなり得、したがって、補助クロックは、同相クロックに関して４５度だけ前進される。
【００１４】
[0018]  同相クロックと、直角位相クロックと、補助クロックとの間の位相関係のために、データ信号のための各ビット期間は、同相クロックエッジがどこに位置するのかに応じて３つの領域（region）に分割され得る。タイミングワードは、同相クロックエッジが所与のデータビットをどの領域でサンプリングしたのかを識別する一意の値を有する。直角位相クロックと補助クロックとが同相クロックに関して位相が前進される実施形態のためのビット期間の分割を、データビットＤｎ＋１について図１に示す。データビットＤｎ＋１のためのこのビット期間または継続時間をＵＩとして示す。ビット期間継続時間ＵＩは、ＵＩの始端（beginning）からαＵＩまで延びる、１０として指定された第１の領域と、αＵＩから０．５ＵＩ（データアイの中間）まで延びる、０１として指定された第２の領域と、データアイの中間からＵＩの終端まで延びる、００として指定された第３の領域との３つの領域に分割される。変数αは、補助クロックと同相クロックとの間の位相オフセット（phase offset）を表す。領域１０は、αＵＩの幅または継続時間を有するが、領域０１は、（０．５−α）ＵＩの継続時間を有する。最後に、領域００は、０．５ＵＩの継続時間を有する。
【００１５】
[0019]  データに対するクロックタイミングに応じて、同相クロックエッジｃｌｋｉは、３つの領域のうちの１つをサンプリングすることになる。補助クロックエッジｃｌｋａは、同相クロックエッジｃｌｋｉからαＵＩだけ位相が変位される。同様に、直角位相クロックエッジｃｌｋｑは、同相クロックエッジｃｋｌｉから０．５ＵＩだけ位相が変位される。各クロックエッジは、対応するデータサンプルを生成する。同相データサンプルＤｉは、同相クロックエッジｃｌｋｉに従ってとられる。同様に、補助データサンプルＤａは、補助クロックエッジｃｌｋａに従ってとられる。最後に、直角位相データサンプルＤｑは、直角位相クロックエッジｃｌｋｑに従ってとられる。どの領域中で同相データサンプルＤｉがとられたのかを決定するために、１つのデータサンプルが、次いで、残りの２つと比較され得る。たとえば、一実施形態では、第１のビットが
【００１６】
【数１】
2018523380.tif 000003
【００１７】
に等しくなる２ビットタイミングワードが形成され得、ここで、
【００１８】
【数２】
2018523380.tif 000004
【００１９】
は、ＸＯＲ関数を表す。第２のビットは、
【００２０】
【数３】
2018523380.tif 000005
【００２１】
として形成され得る。したがって、上記で説明した２つの対応する論理ゲートは、２つのＸＯＲゲートを備える。そのような実施形態において得られたタイミングワードは、次いで、
【００２２】
【数４】
2018523380.tif 000006
【００２３】
に等しくなる。以下の説明は、領域１０、０１、および００が、Ｄｉサンプルが対応する領域中でとられるときにそれが式
【００２４】
【数５】
2018523380.tif 000007
【００２５】
に従って形成されるタイミングワードの結果であるので、そのように名前がつけられることを示すことになる。言い換えれば、Ｄｉサンプルが領域００中でとられる場合、タイミングワードも００になる。同様に、Ｄｉサンプルが領域０１中でとられる場合、タイミングワードも０１になり、以下同様である。すなわち、タイミングワードは、同相クロックエッジによって現在のデータサイクル（current data cycle）のどの領域がサンプリングされるのかに応じて３つの可能な値１０、０１、または００のうちの１つに等しくなることになることがわかる。
【００２６】
[0020]  データは、サンプルの対応するセットを形成するために、直角位相クロックと、補助クロックと、同相クロックとのエッジに応答して循環的にサンプリングされ、各セットは、対応するＤａサンプル、Ｄｑサンプル、およびＤｉサンプルを備える。所与のサンプルセットと現在のデータビットとの間の可能なタイミング関係のより良い理解を提供するために、図１に、３つの異なるサンプルセット１０５、１１０、および１１５を示す。各サンプルセットは、データに対する様々なクロックの可能性のある位相調整（potential phasing）を表す。サンプルセット１０５について、直角位相クロックと、補助クロックと、同相クロックとの対応するエッジは、それぞれ、ｃｌｋｑｂ、ｃｌｋａ、およびｃｌｋｉとして示される。類似するバージョンのクロックエッジを、残りのサンプルセット１１０および１１５について示す。サンプルセット１１０および１１５と比較して、同相クロックと、補助クロックと、直角位相クロックは、現在のデータビットＤｎ＋１に関して位相が相対的に前進される。したがって、同相クロックエッジｃｌｋｉは、サンプルセット１０５中の現在のデータビットＤｎ＋１のための領域１０に発生する。対照的に、同相クロックエッジｃｌｋｉが、現在のデータビットＤｎ＋１の領域０１に発生するという点で、サンプルセット１１０について、クロックエッジと現在のデータビットＤｎ＋１との間のより遅延されたタイミング関係を示す。最後に、同相クロックエッジｃｌｋｉが、現在のデータビットＤｎ＋１の領域００中でサンプリングするという点で、サンプルセット１１５について、さらにより遅延されたタイミング関係を示す。
【００２７】
[0021]  クロックエッジと現在のデータビットとの間のこれらの様々な可能なタイミング関係を仮定すれば、各サンプルセット１０５、１１０、および１１５は、異なるタイミングワードを生じる。各サンプルセットについて、データの直角位相クロックサンプルは、Ｄｑとして示されるが、データの補助クロックサンプルは、Ｄａとして示される。同様に、各サンプルセットのためのデータの同相クロックサンプルは、Ｄｉとして示される。サンプルセット１０５において、補助クロックと直角位相クロックとの両方ための対応するエッジは、先行するデータビットＤｎをサンプリングする。ただし、サンプルセット１０５のためのＤｉデータサンプルは、現在のデータビットＤｎ＋１に由来する。一般に、２つの連続するデータビットについてＤｎとＤｎ＋１との２進値が等しくなることになるのかどうかはわからない。しかしながら、データが、クロック取出しのために符号化されているので、２つのそのような連続するビットのバイナリ値が平均して互いに補足することになると仮定することができ、したがって、同相データサンプルＤｉが、サンプルセット１０５について示したように、１０の領域中でとられるときに前のビットＤｎの補助クロックサンプルＤａと現在のビットＤｎ＋１の同相サンプル（in-phase sample）ＤｉとのＸＯＲが、平均してバイナリ１になることになる。逆に、同相クロックエッジが１０の領域中にあるとき、補助クロックエッジと直角位相クロックエッジとの両方が同じ前のデータビットＤｎをサンプリングする。前のデータビットＤｎからのＤａサンプルとＤｑサンプルとのＸＯＲは、常に、何らかの実質的な雑音外乱（noise disturbance）なしに０になることになる。したがって、サンプルセット１０５について示したように、同相クロックエッジｃｌｋｉが所与のデータビットについて領域１０中でサンプリングするとき、タイミングワードは平均して［１０]に等しくなる。
【００２８】
[0022]  クロックとデータとの間のタイミング関係が、サンプルセット１１０について示したように、同相クロックエッジｃｌｋｉが０１の領域に移動するようなものである場合、同相データサンプルＤｉと補助データサンプルＤａとの両方が現在のデータビットＤｎ＋１からとられる。したがって、これらの２つのサンプルのＸＯＲは０になることになる。対照的に、直角位相データサンプルＤｑは、依然として前のデータビットＤｎからとられたものであり、したがって、データサンプルＤａとＤｑとのＸＯＲは一般にバイナリ１に等しくなることになる。したがって、サンプルセット１１０について示したように、同相クロックｃｌｋｉが領域０１内に入るとき、タイミングワードは、平均して［０１]に等しくなると予想され得る。
【００２９】
[0023]  最後に、クロックとデータとの間のタイミング関係が、サンプルセット１１５について示したように、同相クロックエッジが００の領域内でサンプリングするようなものである場合、データサンプルＤｉ、Ｄａ、およびＤｑはすべて、現在のデータビットＤｎ＋１からのものであることになる。これは、対応するＸＯＲの両方がバイナリ０になることになることを意味する。したがって、サンプルセット１１５について示したように、同相クロックエッジｃｌｋｉがそれの領域００中のデータビットをサンプリングするとき、タイミングワードは［００]に等しくなる。
【００３０】
[0024]  サンプルセット１０５、１１０、および１１５がそれぞれ、クロックとデータとの間の特定のタイミング関係を表すが、同相クロックエッジが所与の領域内でサンプリングする限り、同じタイミングワードが生成されることが容易に理解され得る。言い換えれば、同相クロックエッジが領域１０内のどこかでサンプリングする場合、対応するタイミングワードは、平均して１０に等しくなることになる。同様に、同相クロックエッジが０１の領域中のどこかでサンプリングする場合、対応するタイミングワードは、平均して０１に等しくなることになる。最後に、同相クロックエッジが領域００内のどこかでサンプリングする場合、対応するタイミングワードは、０００に等しくなることになる。対応するタイミングワードによって識別されるこれらの３つの領域を仮定すれば、対応するＣＤＲ回路のための周波数検出は固有のものになる。たとえば、ＣＤＲ回路内の論理回路が、３つの連続するサンプルセット処理期間の間に、一連のタイミングワード［１０]、［０１]、および［００]を検出すると仮定する。そのような遷移は、各連続するセットの同相クロックエッジｃｌｋｉが、先行するセットの同相クロックエッジｃｌｋｉと比較して遅れている（後続の領域内に入っている）ので、同相クロック周波数を増大させる必要があることを示す。逆に、［００]、［０１]、および［１０]のタイミングワードの連続は、同相クロックがデータレートと比較して速すぎることを示す。このようにして、ＣＤＲ回路は、タイミングワード遷移に基づいて同相クロックのためのクロックレートが遅すぎるのかまたは速すぎるのかを決定し得る。ＣＤＲ回路は、次いで、それに応じてクロックレートの周波数を上下に調整し得る。このようにして、ＣＤＲ回路は、クロックをデータに正確に同期させる（さらなる修飾語句なしに本明細書で使用する「クロック（clock）」は、同相クロックを指している）。
【００３１】
[0025]  同相クロックを現在のデータビットＤｎ＋１のためのデータアイの中間に整合させるために複数の他のシナリオおよび実装形態が使用され得ることに留意されたい。たとえば、補助データサンプルを残りの同相および直角位相サンプル（quadrature sample）と比較するのではなく、同相サンプルは、代わりに、代替タイミングワードを形成するために補助データサンプルおよび直角位相サンプルと比較され得る。さらに、たとえば、ＡＮＤ、ＮＡＮＤ、ＯＲ、および／またはＮＯＲゲートなどの代替実施形態では、様々な他の論理ゲートがサンプルを比較するために使用され得る。
【００３２】
[0026]  図１に関して説明したタイミングワードを使用する例示的なＣＤＲ回路を図２に示す。基準クロックは、０度クロックおよび０度クロックの補数（complement）である１８０度クロックなどの複数の位相クロックを生成する多相（multi-phase）位相ロックループ（ＰＬＬ：phase-locked loop）２０５を駆動する。さらに、ＰＬＬ２０５は、０度クロックに対して９０度だけ位相が前進される９０度クロックと９０度クロックの補数である２７０度クロックとを生成する。これらの４つのクロックは、位相補間器（phase interpolator）２１０によって受信される。位相補間器２１０は、同相クロックｃｌｋｉを生成するために、ＰＬＬ２０５から受信されたクロックを補間する。同様に、位相補間器２１０は、直角位相クロックｃｌｋｑを生成するために、ＰＬＬ２０５から受信されたクロックを補間する。最後に、位相補間器２１０は、補助クロックｃｌｋａを生成するために、ＰＬＬ２０５から受信されたクロックを補間する。ＰＬＬ２０５から受信されたクロックのそれの補間に応じて、同相クロックは、０度クロックと比較して周波数がより速くなるか、またはより遅くなり得る。補助クロックと直角位相クロックとのための対応する補間は、同相クロックとのそれらの所望のαＵＩおよび０．５ＵＩ位相関係をそれらが保持するようなものである。位相補間器が従来のＣＤＲ回路のよく知られている構成要素であることを理解されよう。ただし、そのような従来の補間器では、ＰＬＬクロックは、同相クロックと直角位相クロックとを生成するために補間され、次いで、バングバング位相検出器によって処理される。得られた従来のＣＤＲ回路は、前に説明したようにタイミングエラーを受けやすい。したがって、位相補間器２１０も、補助クロックを生成するように拡張される。ただし、位相補間器２１０におけるそのような補間は、位相補間器設計においてよく知られている原理に従って実行され得る。
【００３３】
[0027]  サンプラ２１５は、クロックｃｌｋｉ、ｃｌｋｑ、およびｃｌｋａのエッジに従って（それの埋込みクロック（embedded clock）とともに）受信されたデータ信号Ｒｘをサンプリングする。代替実施形態では、受信されたデータ信号は、シングルエンドではなく代わりに差動であり得る。得られたサンプルは、現在のタイミングワードの第１のビットを生成するために同相データサンプルＤｉと補助データサンプルＤａとの排他的論理和をとる第１のＸＯＲゲート２２５（第１の論理ゲート）を含むＣＤＲ論理回路２２０によって処理される。第２のＸＯＲゲート２３０（第２の論理ゲート）は、現在のタイミングワードの第２のビットを形成するために直角位相データサンプルＤｑと補助データサンプルＤａとの排他的論理和をとる。位相補間器制御回路（phase interpolator control circuit）２３５は、ＣＤＲ制御信号２４０を通して相応して位相補間器２１０を制御するために現在のタイミングワードを１つまたは複数の前のタイミングワードと比較する。一実施形態では、ＣＤＲ制御信号２４０は、制御グリッチ（control glitch）から保護するために３２ビット幅のサーモメータコード（thermometer code）などのサーモメータコードを備え得る。位相補間器２１０は、同相クロックｃｌｋｉと、補助クロックｃｌｋａと、直角位相クロックｃｌｋｑとを生成するためにＣＤＲ制御信号２４０に応答してＰＬＬ２０５から受信されたクロックから補間する。
【００３４】
[0028]  ００タイミングワードは、同じビットからの２つのサンプルを使用するので、サンプル中の何らかの明らかな雑音なしに００に等しくなることが保証される。しかしながら、１０タイミングワードと０１タイミングワードとは、それらの値が、連続するビットを補足させる傾向がある埋込みクロックに依存するので平均してそれらの値にのみ等しくなることになる。同じ２進値を有する連続ビットがあることになる。したがって、位相補間器制御回路２３５は、対応するタイミングワードを決定するために連続ビットからのサンプルを平均化するように構成され得る。代替実施形態では、位相補間器制御回路２３５は、Ｄｉ、Ｄａ、およびＤｑデータサンプルのただ１つのセットを使用して対応するタイミングワードを決定するように構成され得る。たとえば、現在のデータビットのためのバイナリ遷移がない場合、以下で説明する制御アルゴリズムはいかなる位相調整も行わないことになるので、００の得られたタイミングワードが、これらの制御アルゴリズムによる変更がないことに結果する。したがって、そのような実施形態では平均化が必要または要求されないことになる。特定の制御アルゴリズムが実装されることにかかわらず、位相補間器制御回路２３５は、デジタル論理ゲートを使用して実装される状態機械または論理回路を備え得る。
【００３５】
[0029]  位相補間器制御回路２３５は、ｃｌｋｉ、ｃｌｋａ、またはｃｌｋｑクロックなどからのクロッキングに応答するタイミングワードを比較する。３つすべてのクロック信号がＣＤＲ論理回路２２０によって受信されるものとして示したが、位相補間器制御回路２３５による現在のＣＤＲ制御信号２４０の生成をトリガするのに同相クロックｃｌｋｉなどのただ１つのクロックで十分である。同相クロックｃｌｋｉがデータアイの中央に維持されるように位相補間器２１０による補間を次いで制御するための現在のタイミングワードと先行するタイミングワードとの比較は、位相補間器制御回路２３５によっていくつかの方法で実行され得る。次に、いくつかの例示的なアルゴリズムについて説明するが、代替制御アルゴリズムが使用され得ることを理解されよう。
【００３６】
[0030]  一実施形態では、ＣＤＲ論理回路２２０は、同相クロックがデータ信号のためのデータレートと同期するように、セットのうちの現在のセットのためのタイミングワードとセットのうちの先行するセットに対するタイミングワードとの比較に応答して位相補間器２４１０によって補間を制御するための手段を備えるとみなされ得る。
【００３７】
[0031]  第１の制御アルゴリズムのためのタイミング図を図３に示す。ＣＤＲ制御信号２４０を通して位相補間器２１０における位相補間を変更することに関して、１）同相ｃｌｋｉとそれの関連する補助クロックおよび直交位相クロックとを生成することに関して位相補間が不変（unchanged）に保たれ得ること、２）同相クロック（とそれの関連するクロックと）がそれらの前の補間と比較して位相が増大するようにＣＤＲ制御信号２４０が変更され得ること、および、３）同相クロック（とそれの関連するクロックと）がそれらの前の補間と比較して位相が減少するようにＣＤＲ制御信号２４０が変更され得ること、の３つのことのうちの１つが起こり得ることに留意されたい。これらの３つの可能性は、ＣＤＲ論理回路２２０のタイミングによって決定されるある一定のレートでから選択される。言い換えれば、第１のタイミングワードが生成される。次いで、第２のタイミングワードが生成され、その後、第３のタイミングワードが生成され、以下同様である。したがって、タイミングワード生成は、データビットごとであり得、または、何らかのより遅い（デシメートされた（decimated））レートで行われ得る。どんなタイミングであっても、ＣＤＲ制御信号２４０は、現在のタイミングワードのこの一定の再計算に従って更新され得る。このタイミングのための期間を、本明細書では、ＣＤＲサイクル（CDR cycle）として示す。タイミングに基づいて、ＣＤＲ制御信号２４０は、相応してパルスされるべきとみなされ得る。たとえば、同相クロックが位相を増大すべきであることを現在のタイミングワードが示す場合、ＣＤＲ制御信号２４０は、対応するＣＤＲサイクルについて相応してパルス「アップ（up）」される。このアップパルス（up pulse）は、同相クロック（と関連する補助クロックおよび直角位相クロックと）のための位相の前進（advance）をトリガする。代替的に、前のサイクルのタイミングワードと比較して現在のタイミングワードが、同相クロックの位相を減少すべきであることを示す場合、ＣＤＲ制御信号２４０は、対応するＣＤＲサイクルについて相応してパルス「ダウン（down）」され得る。最後に、位相変更を行うべきでないことを現在のタイミングワード比較が示す場合、ＣＤＲ制御信号２４０は、最後のＣＤＲサイクル中にどんな値が使用されていたとしても一定（constant）に維持される。変更のこの欠如がＣＤＲサイクルにわたって発生するので、それは、ＣＤＲ制御信号２４０の「不変（no change）」パルスを備えるとみなされ得る。
【００３８】
[0032]  ＣＤＲ制御信号２４０中の不変パルス（no change pulse）、アップパルス（up pulse）、またはダウンパルス（down pulse）のこれらの定義を仮定すれば、現在のビットＤｎ＋１と前のビットＤｎとの間の境界３００は、図３に示すように使用され得る。この境界が所与のＣＤＲサイクル中に交差される場合、アップパルスまたはダウン（ｄｎ）パルスのどちらかが生成される。たとえば、前のタイミングワードが１０であったが、現在のタイミングワードが００であると仮定する。図３に示すように、タイミングワード００は、現在のビットＤｎ＋１の所望のサンプリングとは対照的に前のビットＤｎ中の００領域を実際にサンプリングしていることになる。したがって、同相クロックレートは速すぎ、したがって、ＣＤＲ制御信号２４０が、現在のＣＤＲサイクルについてパルスダウンされる。代替的に、前のタイミングワードが００であったが、現在のタイミングワードが１０であると仮定する。そのようなタイミング遷移は、同相クロックレートが遅すぎ、したがって、ＣＤＲ制御信号２４０が、現在のＣＤＲサイクル中にパルスアップされるべきであることを示す。最後に、遷移が、００から０１、０１から００、０１から１０、または１０から０１のものである場合、ＣＤＲ制御信号２４０は、第１の制御アルゴリズムにおいて不変（unchanged）のまま残される。
【００３９】
[0033]  ＣＤＲ制御信号２４０のアップパルスまたはダウンパルスに関して、何らかの利得設定（gain setting）を選択しなければならないことに留意されたい。言い換えれば、利得設定に応じて、アップパルスは、何らかの変数量だけ同相クロック位相を変更し得る。この利得設定が、位相補間器制御回路２３５の実装形態における設計選択であることを理解されよう。利得設定にかかわらず、第１の制御アルゴリズムに従って境界３００が交差されるときにのみ、同相クロック（ならびにそれの関連する補助クロックおよび直交位相クロック）の位相がパルスアップまたはパルスダウンされることになる。この境界交差（boundary crossing）が、同相クロックレートとデータレートとの間の周波数オフセット（frequency offset）に正比例することに留意されたい。このオフセットがより大きくなると、より小さいオフセットの場合の境界交差の数と比較して、時間の何らかの単位中により多数の回数、境界３００が交差されることになる。したがって、アップおよびダウンパルシング（up and down pulsing）が周波数オフセットに正比例するレートで行なわれることになるという点で、第１の制御アルゴリズムが「線形（linear）」であることがわかるであろう。
【００４０】
[0034]  上記で説明したように、ＣＤＲ制御信号２４０のアップパルシングまたはダウンパルシングに応答して位相を変更することに関する実際の利得設定は、設計選択である。利得が高すぎる場合、同相クロックレートが、過剰補正されることがあり、したがって、それが所望のレートに収束しないので、制御が不安定になることがある。一方、低利得は安定しているが、所望のレートに収束するのに容認できないほど長い時間がかかることがある。したがって、ジッタ（jitter）の存在は、低利得実施形態が収束するのを妨げ得る。所与の利得設定についてより速い収束を行うために、図４に関して説明したように、第２のアルゴリズムが使用され得る。
【００４１】
[0035]  第２の制御アルゴリズム（second control algorithm）では、同相データサンプルＤｉが（タイミングワード１０の生成に対応する）領域１０中でとられる限り、アップパルスまたはダウンパルスのいずれかが維持される。対照的に、それの境界３００が交差されるとき、図３に関して説明した線形制御アルゴリズムにおいてただ１つのアップパルスまたはダウンパルスが生成される。したがって、第２の制御アルゴリズムによる同相クロックレートの制御は、線形制御アルゴリズムの場合と同様に周波数オフセットに対して直線関係を有しない。したがって、パルシング制御がバイナリである、すなわち、タイミングワード１０がサンプリングされる、その場合、アップパルスまたはダウンパルスが生成される、のか、または他のタイミングワードのうちの１つが生成される、その場合、ＣＤＲ制御信号２４０が不変（unchanged）のまま残される、のかのいずれかであるので、第２の制御アルゴリズムを、本明細書では、「バイナリ（binary）」制御アルゴリズムとして示す。アップパルシングまたはダウンパルシングは、どの方向から１０の領域に入るのかに依存する。前のタイミングワードが０１である場合、領域１０へのエントリは、同相クロックレートが速すぎ、したがって、ダウンパルスが生成されることを示す。ただし、タイミングワードが１０に等しいままである限り、このダウンパルスは、後続のＣＤＲサイクル中に繰り返されることになる。一方、前のタイミングワードが００に等しかった場合、領域１０へのエントリは、同相クロックレートが遅すぎ、したがって、ＣＤＲ制御信号２４０が現在のＣＤＲサイクルについてパルスアップされることを示す。タイミングワード生成が１０に等しくあり続ける限り、ＣＤＲ制御信号２４０のこのアップパルシングが後続のＣＤＲサイクル中で継続される。
【００４２】
[0036]  第２の制御アルゴリズムのためのすべての他のタイミングワード遷移は、ＣＤＲ制御信号２４０を不変（unchanged）に維持する。言い換えれば、遷移が、１０から０１、１０から００、０１から００、または００から０１のものである場合、ＣＤＲ制御信号２４０は、現在のＣＤＲサイクルについて一定（constant）に維持される。何の利得設定が所与のアップパルスまたはダウンパルスのためのものであるのかにかかわらず、バイナリ制御アルゴリズムが、線形制御アルゴリズムにおいて使用されるのと同じ利得設定と比較してより高速に収束することになることがわかる。しかしながら、収束のこの増大は、同相クロックのための位相変化を過剰制御する危険を伴い、したがって、同相クロックとデータアイの中間との所望の同期が達成されない。両方の代替制御アルゴリズムから利益を得るために、位相補間器制御回路２３５の実施形態は、最初に、バイナリ制御アルゴリズムを使用し、次いで、線形モード（linear mode）に切り替えるように構成され得る。たとえば、同相クロックエッジがバイナリモード（binary mode）中に１０の領域にドリフトし、複数のＣＤＲサイクルにわたってそこにとどまると仮定する。その場合、データレートに対する同相クロックの非常に遅いドリフトは、同相クロックレートが収束に近づいた（データと同期した（synchronized with the data））ことを示す。ただし、同相クロックエッジが１０の領域内でサンプリングし続ける限り、対応するアップパルスまたはダウンパルスが維持されることになる。これは、クロックレートがほぼ収束したにもかかわらず、位相がパルスアップまたはパルスダウンされ続けるので、望ましくない。補間器制御回路２３５は、バイナリモードで開始し、タイミングワードが１０に等しくあり続けるＣＤＲサイクルの数に関するしきい値を使用するように構成され得る。タイミングワードが１０に等しくあり続ける連続するＣＤＲサイクルの数が何らかの正の複数のしきい値Ｎを超える場合、補間器制御回路２３５は、次いで、線形モードに切り替わり得る。バイナリモードと線形モードとのこの組合せは、同相クロック（とそれの関連する補助クロックおよび直交位相クロックと）の位相シフトを過剰制御する危険なしに迅速な収束が達成されるという点で、まったく有利である。収束が達成されると、タイミングワードは、００と０１との間をドリフトすることになる。得られた同相クロックは、次いで、図２に示すように、データとともに回復されたクロックとして配信され得る。ＣＤＲ分野で知られるように、受信されたデータは、次いで、回復されたクロック（同期された同相クロック（synchronized in-phase clock））に従って非直列化（de-serialize）され得る。次に、例示的なＣＤＲ回路のための動作方法について説明する。
【００４３】
[0037]  図５は、例示的な動作方法のためのフローチャートである。第１の動作（act）は、同相クロックと、同相クロックから９０度だけオフセットされる直角位相クロックと、９０度の一部分だけ同相クロックから位相がオフセットされる補助クロックとを生成するために多相クロックの位相間を補間することを備える。位相補間器２１０による対応するクロックの生成が動作（act）５００の一例である。本方法は、データ信号中で現在のデータサイクルに対応するサンプルの現在のセットを形成することと、データ信号中で先行するデータサイクルに対応するサンプルの先行するセットを形成することとを行うためにデータ信号をサンプリングすること、ここにおいて、サンプルの現在のセットとサンプルの先行するセットとがそれぞれ、同相クロックに応答してサンプリングされる同相サンプルと、直角位相クロックに応答してサンプリングされる直角位相サンプルと、補助クロックに応答してサンプリングされる補助サンプル（auxiliary sample）を備える、を行う動作５０５をさらに備える。図１中のサンプルセット１０５、１１０、および１１５のうちのいずれか１つの生成は、サンプルの現在のセットを生成することの一例である。同じプロセスは、サンプルの先行するセットを生成するために、図１のデータビットＤｎに対してなど、先行するデータサイクルに対して実行される。概して、サンプルのこの先行するセットは、現在のデータサイクルに対して直前のデータサイクル（immediately-preceding data cycle）からとられる必要はないが、代わりに、より離れて先行するデータサイクルからサンプリングされ得る。
【００４４】
[0038]  本方法は、現在のタイミングワードを形成するためにサンプルの現在のセット中のサンプルの第１のペアとサンプルの現在のセット中のサンプルの第２のペアとを処理することを備える動作５１０をさらに備える。同様に、本方法は、先行するタイミングワードを形成するためにサンプルの先行するセット中のサンプルの第１のペアとサンプルの先行するセット中のサンプルの第２のペアとを処理する動作５１５をさらに備え、図２のＸＯＲゲート２２５および２３０を通したサンプルの各セットのためのタイミングワードの生成は、動作５１０および５１５の一例である。最後に、本方法は、現在のタイミングワードと先行するタイミングワードとの比較に応答して多相クロックの位相間の補間を制御することを備える動作５２０を含む。同相クロックがデータレートと同期するようにＣＤＲ制御信号２４０を調整するための、線形制御アルゴリズムとバイナリ制御アルゴリズムとに関して説明したようなタイミングワードの比較が、動作５２０の一例である。同相クロックの得られた同期を仮定すれば、同相クロックに応答したデータ信号の非直列化（deserializing）が、ＣＤＲ回路において従来通り進み得る。
【００４５】
[0039]  当業者が今では理解するように、目下の具体的な応用例に依存して、多くの修正形態、代替形態、および変形形態が、本開示のデバイスの材料、装置、構成および使用方法に、それらの範囲から逸脱することなく行われ得る。これに照らして、本開示の範囲は、それらが単にそれらのいくつかの例であるので、本明細書に説明され記載される特定の実施形態のものに制限されるべきでなく、むしろ、下に添付される請求項およびそれらの機能的な等価物のものと完全に相応すべきである。
【図１】
2018523380.tif 000008
【図２】
2018523380.tif 000009
【図３】
2018523380.tif 000010
【図４】
2018523380.tif 000011
【図５】
2018523380.tif 000012
【手続補正書】
【提出日】平成29年12月21日(2017.12.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロックおよびデータ回復（ＣＤＲ）回路であって、
同相クロックと、前記同相クロックから直角位相オフセットだけ位相がオフセットされる直角位相クロックと、前記直角位相オフセットの一部分だけ前記同相クロックから位相がオフセットされる補助クロックとを与えるために多相クロックの様々な位相から補間するように構成された位相補間器と、
前記同相クロックに応答してサンプリングされる同相サンプルと、前記直角位相クロックに応答してサンプリングされる直角位相サンプルと、前記補助クロックに応答してサンプリングされる補助サンプルとを備えるサンプルのセットを形成するためにデータ信号をサンプリングするように構成されたデータサンプラと、
前記位相補間器による前記補間を制御するために、サンプルの前記セットからのサンプルの第１のペアを処理することと、サンプルの前記セットからのサンプルの第２のペアを処理することとを行うように構成されたＣＤＲ論理回路と、ここにおいて、サンプルの前記第２のペアが、サンプルの前記第１のペアとは異なる、
を備える、クロックおよびデータ回復（ＣＤＲ）回路。
【請求項２】
サンプルの前記第１のペアが、前記同相サンプルと前記補助サンプルとを備え、サンプルの前記第２のペアが、前記補助サンプルと前記直角位相サンプルとを備える、請求項１に記載のＣＤＲ回路。
【請求項３】
前記ＣＤＲ論理回路が、
サンプルの前記第１のペアに基づいてタイミングワードの第１のビットを決定するように構成された第１の論理ゲートと、
サンプルの前記第２のペアに基づいて前記タイミングワードの第２のビットを決定するように構成された第２の論理ゲートと、
前記タイミングワードに応答して前記位相補間器を制御するように構成された位相補間器制御回路と
を備える、請求項１に記載のＣＤＲ回路。
【請求項４】
前記第１の論理ゲートが第１のＸＯＲゲートを備え、前記第２の論理ゲートが第２のＸＯＲゲートを備え、前記タイミングワードが、前記第１のビットと前記第２のビットとから形成される２ビットタイミングワードを備える、請求項３に記載のＣＤＲ回路。
【請求項５】
前記位相補間器制御回路が、前記タイミングワードを以前に計算されたタイミングワードと比較するようにさらに構成され、前記位相補間器制御回路が、前記比較に応答して前記位相補間器を制御するようにさらに構成された、請求項３に記載のＣＤＲ回路。
【請求項６】
前記第１の論理ゲートと前記第２の論理ゲートとが、前記データ信号のための現在のデータサイクルの３つの別個の領域のうちの１つの中で前記同相データサンプルがとられるのかどうかに応じて前記タイミングワードが３つの可能な値のうちの１つに等しくなるように前記タイミングワードを生成するように構成され、前記位相補間器制御回路が、前記３つの可能な値のうちのどれに前記タイミングワードが等しくなるのかに応答して前記位相補間器による前記補間を変更するようにさらに構成された、請求項３に記載のＣＤＲ回路。
【請求項７】
前記位相補間器制御回路が、前のデータサイクルの同相クロックサンプリングと比較して、前記同相クロックのためのエッジが、前記現在のデータサイクルの始端にわたって遷移したことを示す前記タイミングワードに応答して前記位相補間器による前記補間を変更するようにさらに構成された、請求項６に記載のＣＤＲ回路。
【請求項８】
前記位相補間器制御回路は、前記同相クロックエッジのための前記エッジが、第１の方向に前記現在のデータサイクルの前記始端にわたって遷移したことを示す前記タイミングワードに応答して前記同相クロックのための位相を増大させるように前記位相補間器に指令することと、前記同相クロックエッジが、前記第１の方向と反対の第２の方向に前記現在のデータサイクルの前記始端にわたって遷移したことを示す前記タイミングワードに応答して前記同相クロックのための前記位相を減少させるように前記位相補間器に指令することとを行うようにさらに構成された、請求項７に記載のＣＤＲ回路。
【請求項９】
前記位相補間器制御回路は、前記同相データサンプルが、前記現在のデータサイクルの前記領域の特定の１つからとられたことを示す前記タイミングワードに応答して前記同相クロックのための位相を変更するように前記位相補間器に指令するようにさらに構成された、請求項６に記載のＣＤＲ回路。
【請求項１０】
前記特定の領域が、前記現在のデータサイクルのための開始領域である、請求項９に記載のＣＤＲ回路。
【請求項１１】
前記領域のうちの第１の領域が、前記現在のデータサイクルの始端から前記現在のデータサイクルの一部分αまで延びる、ここで、αが、０よりも大きく、０．５よりも小さい、請求項６に記載のＣＤＲ回路。
【請求項１２】
前記領域のうちの第２の領域が、前記第１の領域の終端から前記現在のデータサイクルの中間点まで延び、前記領域のうちの残りの第３の領域が、前記第２の領域の終端から前記現在のデータサイクルの終端まで延びる、請求項１１に記載のＣＤＲ回路。
【請求項１３】
前記位相補間器に前記多相クロックを与えるように構成された多相位相ロックループ
をさらに備える、請求項１に記載のＣＤＲ回路。
【請求項１４】
前記多相クロックの前記様々な位相が、０度クロックと、９０度クロックと、１８０度クロックと、２７０度クロックとを備える、請求項１３に記載のＣＤＲ回路。
【請求項１５】
前記ＣＤＲ論理回路が、前記同相クロックを前記データ信号のためのデータレートの１／２に同期させるために前記位相補間器による前記補間を制御するようにさらに構成された、請求項１に記載のＣＤＲ回路。
【請求項１６】
方法であって、
同相クロックと、前記同相クロックから９０度だけオフセットされる直角位相クロックと、９０度の一部分だけ前記同相クロックから位相がオフセットされる補助クロックとを生成するために多相クロックの位相間を補間することと、
データ信号中で現在のデータサイクルに対応するサンプルの現在のセットを形成することと、前記データ信号中で先行するデータサイクルに対応するサンプルの先行するセットを形成することとを行うために前記データ信号をサンプリングすることと、ここにおいて、サンプルの前記現在のセットとサンプルの前記先行するセットとがそれぞれ、前記同相クロックに応答してサンプリングされる同相サンプルと、前記直角位相クロックに応答してサンプリングされる直角位相サンプルと、前記補助クロックに応答してサンプリングされる補助サンプルとを備える、
現在のタイミングワードを形成するためにサンプルの前記現在のセット中のサンプルの第１のペアとサンプルの前記現在のセット中のサンプルの第２のペアとを処理することと、
先行するタイミングワードを形成するためにサンプルの前記先行するセット中のサンプルの第１のペアとサンプルの前記先行するセット中のサンプルの第２のペアとを処理することと、
前記現在のタイミングワードと前記先行するタイミングワードとの比較に応答して前記多相クロックの前記位相間の前記補間を制御することと
を備える、方法。
【請求項１７】
前記同相クロックに従って前記データ信号を非直列化することをさらに備える、請求項１６に記載の方法。
【請求項１８】
前記補助クロックと前記直角位相クロックとがどちらも、前記同相クロックに関して位相が前進される、請求項１６に記載の方法。
【請求項１９】
前記補助クロックと前記直角位相クロックとがどちらも、前記同相クロックに関して位相が遅延される、請求項１６に記載の方法。
【請求項２０】
サンプルのそれぞれの第１のペアを処理することが、サンプルの前記第１のペアの排他的論理和をとることを備え、サンプルのそれぞれの第２のペアを処理することが、サンプルの前記第２のペアの排他的論理和をとることを備える、請求項１６に記載の方法。
【請求項２１】
クロックおよびデータ回復（ＣＤＲ）回路であって、
同相クロックと、前記同相クロックから９０度だけオフセットされる直角位相クロックと、９０度の一部分だけ前記同相クロックから位相がオフセットされる補助クロックとを生成するために多相クロックの位相間を補間するように構成された位相補間器と、
サンプルの現在のセットとサンプルの先行するセットとを形成するためにデータ信号をサンプリングするように構成されたデータサンプラと、ここにおいて、サンプルの前記現在のセットとサンプルの前記先行するセットとがそれぞれ、前記同相クロックに応答してサンプリングされる同相サンプルと、前記直角位相クロックに応答してサンプリングされる直角位相サンプルと、前記補助クロックに応答してサンプリングされる補助とを備える、
サンプルの現在のセットのための現在のタイミングワードとサンプルの前記先行するセットのための先行するタイミングワードとを生成するように構成された論理ゲートのペアと、
前記現在のタイミングワードと前記先行するタイミングワードとの比較に応答して前記位相補間器による前記補間を制御するための手段と
を備える、クロックおよびデータ回復（ＣＤＲ）回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
[0039]  当業者が今では理解するように、目下の具体的な応用例に依存して、多くの修正形態、代替形態、および変形形態が、本開示のデバイスの材料、装置、構成および使用方法に、それらの範囲から逸脱することなく行われ得る。これに照らして、本開示の範囲は、それらが単にそれらのいくつかの例であるので、本明細書に説明され記載される特定の実施形態のものに制限されるべきでなく、むしろ、下に添付される請求項およびそれらの機能的な等価物のものと完全に相応すべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
クロックおよびデータ回復（ＣＤＲ）回路であって、
同相クロックと、前記同相クロックから直角位相オフセットだけ位相がオフセットされる直角位相クロックと、前記直角位相オフセットの一部分だけ前記同相クロックから位相がオフセットされる補助クロックとを与えるために多相クロックの様々な位相から補間するように構成された位相補間器と、
前記同相クロックに応答してサンプリングされる同相サンプルと、前記直角位相クロックに応答してサンプリングされる直角位相サンプルと、前記補助クロックに応答してサンプリングされる補助サンプルとを備えるサンプルのセットを形成するためにデータ信号をサンプリングするように構成されたデータサンプラと、
前記位相補間器による前記補間を制御するために、サンプルの前記セットからのサンプルの第１のペアを処理することと、サンプルの前記セットからのサンプルの残りの第２のペアを処理することとを行うように構成されたＣＤＲ論理回路と
を備える、クロックおよびデータ回復（ＣＤＲ）回路。
［Ｃ２］
サンプルの前記第１のペアが、前記同相サンプルと前記補助サンプルとを備え、サンプルの前記残りの第２のペアが、前記補助サンプルと前記直角位相サンプルとを備える、Ｃ１に記載のＣＤＲ回路。
［Ｃ３］
前記ＣＤＲ論理回路が、
サンプルの前記第１のペアに基づいてタイミングワードの第１のビットを決定するように構成された第１の論理ゲートと、
サンプルの前記残りの第２のペアに基づいて前記タイミングワードの第２のビットを決定するように構成された第２の論理ゲートと、
前記タイミングワードに応答して前記位相補間器を制御するように構成された位相補間器制御回路と
を備える、Ｃ１に記載のＣＤＲ回路。
［Ｃ４］
前記第１の論理ゲートが第１のＸＯＲゲートを備え、前記第２の論理ゲートが第２のＸＯＲゲートを備え、前記タイミングワードが、前記第１のビットと前記第２のビットとから形成される２ビットタイミングワードを備える、Ｃ３に記載のＣＤＲ回路。
［Ｃ５］
前記位相補間器制御回路が、前記タイミングワードを以前に計算されたタイミングワードと比較するようにさらに構成され、前記位相補間器制御回路が、前記比較に応答して前記位相補間器を制御するようにさらに構成された、Ｃ３に記載のＣＤＲ回路。
［Ｃ６］
前記第１の論理ゲートと前記第２の論理ゲートとが、前記データ信号のための現在のデータサイクルの３つの別個の領域のうちの１つの中で前記同相データサンプルがとられるのかどうかに応じて前記タイミングワードが３つの可能な値のうちの１つに等しくなるように前記タイミングワードを生成するように構成され、前記位相補間器制御回路が、前記３つの可能な値のうちのどれに前記タイミングワードが等しくなるのかに応答して前記位相補間器による前記補間を変更するようにさらに構成された、Ｃ３に記載のＣＤＲ回路。
［Ｃ７］
前記位相補間器制御回路が、前のデータサイクルの同相クロックサンプリングと比較して、前記同相クロックのためのエッジが、前記現在のデータサイクルの始端にわたって遷移したことを示す前記タイミングワードに応答して前記位相補間器による前記補間を変更するようにさらに構成された、Ｃ６に記載のＣＤＲ回路。
［Ｃ８］
前記位相補間器制御回路は、前記同相クロックエッジのための前記エッジが、第１の方向に前記現在のデータサイクルの前記始端にわたって遷移したことを示す前記タイミングワードに応答して前記同相クロックのための位相を増大させるように前記位相補間器に指令することと、前記同相クロックエッジが、前記第１の方向と反対の第２の方向に前記現在のデータサイクルの前記始端にわたって遷移したことを示す前記タイミングワードに応答して前記同相クロックのための前記位相を減少させるように前記位相補間器に指令することとを行うようにさらに構成された、Ｃ７に記載のＣＤＲ回路。
［Ｃ９］
前記位相補間器制御回路は、前記同相データサンプルが、前記現在のデータサイクルの前記領域の特定の１つからとられたことを示す前記タイミングワードに応答して前記同相クロックのための位相を変更するように前記位相補間器に指令するようにさらに構成された、Ｃ６に記載のＣＤＲ回路。
［Ｃ１０］
前記特定の領域が、前記現在のデータサイクルのための開始領域である、Ｃ９に記載のＣＤＲ回路。
［Ｃ１１］
前記領域のうちの第１の領域が、前記現在のデータサイクルの始端から前記現在のデータサイクルの一部分αまで延びる、ここで、αが、０よりも大きく、０．５よりも小さい、Ｃ６に記載のＣＤＲ回路。
［Ｃ１２］
前記領域のうちの第２の領域が、前記第１の領域の終端から前記現在のデータサイクルの中間点まで延び、前記領域のうちの残りの第３の領域が、前記第２の領域の終端から前記現在のデータサイクルの終端まで延びる、Ｃ１１に記載のＣＤＲ回路。
［Ｃ１３］
前記位相補間器に前記多相クロックを与えるように構成された多相位相ロックループ
をさらに備える、Ｃ１に記載のＣＤＲ回路。
［Ｃ１４］
前記多相クロックの前記様々な位相が、０度クロックと、９０度クロックと、１８０度クロックと、２７０度クロックとを備える、Ｃ１３に記載のＣＤＲ回路。
［Ｃ１５］
前記ＣＤＲ論理回路が、前記同相クロックを前記データ信号のためのデータレートの１／２に同期させるために前記位相補間器による前記補間を制御するようにさらに構成された、Ｃ１に記載のＣＤＲ回路。
［Ｃ１６］
方法であって、
同相クロックと、前記同相クロックから９０度だけオフセットされる直角位相クロックと、９０度の一部分だけ前記同相クロックから位相がオフセットされる補助クロックとを生成するために多相クロックの位相間を補間することと、
データ信号中で現在のデータサイクルに対応するサンプルの現在のセットを形成することと、前記データ信号中で先行するデータサイクルに対応するサンプルの先行するセットを形成することとを行うために前記データ信号をサンプリングすることと、ここにおいて、サンプルの前記現在のセットとサンプルの前記先行するセットとがそれぞれ、前記同相クロックに応答してサンプリングされる同相サンプルと、前記直角位相クロックに応答してサンプリングされる直角位相サンプルと、前記補助クロックに応答してサンプリングされる補助サンプルとを備える、
現在のタイミングワードを形成するためにサンプルの前記現在のセット中のサンプルの第１のペアとサンプルの前記現在のセット中のサンプルの第２のペアとを処理することと、
先行するタイミングワードを形成するためにサンプルの前記先行するセット中のサンプルの第１のペアとサンプルの前記先行するセット中のサンプルの第２のペアとを処理することと、
前記現在のタイミングワードと前記先行するタイミングワードとの比較に応答して前記多相クロックの前記位相間の前記補間を制御することと
を備える、方法。
［Ｃ１７］
前記同相クロックに従って前記データ信号を非直列化することをさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記補助クロックと前記直角位相クロックとがどちらも、前記同相クロックに関して位相が前進される、Ｃ１６に記載の方法。
［Ｃ１９］
前記補助クロックと前記直角位相クロックとがどちらも、前記同相クロックに関して位相が遅延される、Ｃ１６に記載の方法。
［Ｃ２０］
サンプルのそれぞれの第１のペアを処理することが、サンプルの前記第１のペアの排他的論理和をとることを備え、サンプルのそれぞれの第２のペアを処理することが、サンプルの前記第２のペアの排他的論理和をとることを備える、Ｃ１６に記載の方法。
［Ｃ２１］
クロックおよびデータ回復（ＣＤＲ）回路であって、
同相クロックと、前記同相クロックから９０度だけオフセットされる直角位相クロックと、９０度の一部分だけ前記同相クロックから位相がオフセットされる補助クロックとを生成するために多相クロックの位相間を補間するように構成された位相補間器と、
サンプルの現在のセットとサンプルの先行するセットとを形成するためにデータ信号をサンプリングするように構成されたデータサンプラと、ここにおいて、サンプルの前記現在のセットとサンプルの前記先行するセットとがそれぞれ、前記同相クロックに応答してサンプリングされる同相サンプルと、前記直角位相クロックに応答してサンプリングされる直角位相サンプルと、前記補助クロックに応答してサンプリングされる補助とを備える、
サンプルの現在のセットのための現在のタイミングワードとサンプルの前記先行するセットのための先行するタイミングワードとを生成するように構成された論理ゲートのペアと、
前記現在のタイミングワードと前記先行するタイミングワードとの比較に応答して前記位相補間器による前記補間を制御するための手段と
を備える、クロックおよびデータ回復（ＣＤＲ）回路。
【国際調査報告】
2018523380.tif 000013
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