(57)【要約】  半導体装置の製造方法は、（ａ）ワイドバンドギャップ基板製品（１０）を準備する工程、（ｂ）第１のマスク（４２）を適用し、第１のＰドーパント（４１）を適用する２つのチャネル層（４，４’）を形成し、第１のマスク（４２）の側面上にさらなる層を適用し、第２のｎドーパント（３１）を適用することによって第２のマスク（３２）を形成する２つのソース領域（３，３’）を形成し、ソース領域（３，３’）間の第２のマスク３２の部分を除去し、第３のｐドーパント（５１）を適用することによって第３のマスク（５２）を形成し、ここで、井戸層深さ（５０）は少なくともチャネル層深さ（４０）と同じ深さある工程、（ｃ）工程（ｂ）後に、ソース領域（３，３’）およびチャネル層（４，４’）を覆う第４のマスクを適用し、井戸層深さ（５０）より深い深さに井戸層（５，５’）より高いドーピング濃度で第４のｐドーパントを適用し、ここで、井戸層（５，５’）は横方向にプラグ（６）を囲み、それを２つのソース領域（３，３’）から分離する工程を含む。
2018537858.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
（ａ）前記半導体装置内にドリフト層（２）を形成する第１の導電型の低濃度ドープ層を有するワイドバンドギャップ基板製品（１０）を準備する工程であって、前記基板製品（１０）は、第１の面（１２）および前記第１の面（１２）に対向する第２の面（１４）を有し、前記低濃度ドープ層は、前記第１の面（１２）上に配置される工程、
（ｂ）次いで、前記第１の面（１２）上の前記ワイドバンドギャップ基板製品内に、前記ドリフト層（２）より高いドーピング濃度を有する前記第１の導電型の２つのソース領域（３，３’）をソース領域深さ（３０）まで形成し、
チャネル層深さ（４０）を有し、前記２つのソース領域（３，３’）を前記第１の面（１２）に平行な横方向に取り囲み、それによって前記２つのソース領域（３，３’）を前記ドリフト層（２）から前記横方向に分離する、前記第１の導電型とは異なる第２の導電型の２つのチャネル層（４，４’）を形成し、および少なくとも前記チャネル層深さ（４０）と同じ深さの井戸層深さ（５０）を有し、前記少なくとも１つのチャネル層（４，４’）よりも高いドーピング濃度を有し、前記第１の面（１２）に対向する前記少なくとも１つの井戸層の面上の前記ドリフト層（２）から前記２つのソース領域（３，３’）を分離する、前記第２の導電型の少なくとも１つの井戸層（５，５’）を形成し、最初に開口部を有する第１のマスク（４２）を適用し、
次いで、前記第２の導電型の第１のドーパント（４１）を前記チャネル層深さ（４０）まで適用することによって前記２つのチャネル層（４，４’）を形成し、
次いで、前記第１のマスク（４２）の側面上に更なる層を適用し、更なる層によって前記開口部を狭くし、それによって第２のマスク（３２）を形成し、
次いで、前記第１の導電型の第２のドーパント（３１）を前記ソース領域深さ（３０）まで適用することによって前記２つのソース領域（３，３’）を形成し、
次いで、前記２つのソース領域（３，３’）間に配置された前記第２のマスク（３２）の部分を除去し、それによって第３のマスク（５２）を形成し、
次いで、前記第２の導電型の第３のドーパント（５１）を前記井戸層深さ（５０）まで適用することによって前記少なくとも１つの井戸層（５，５’）を形成する工程、
（ｃ）工程（ｂ）後に、少なくとも前記２つのソース領域（３，３’）および前記２つのチャネル層（４，４’）を覆う第４のマスクを適用し、
次いで、前記井戸層深さ（５０）と少なくとも同じ深さのプラグ深さ（６０）を有し、前記少なくとも１つの井戸層（５，５’）よりも高いドーピング濃度を有する前記第２の導電型の第４のドーパントを適用することによってプラグ（６）を形成する工程、
（ｄ）工程（ｃ）後に、前記第１の面（１２）上に２つのゲート電極（７）を形成し、２つのゲート電極（７）のそれぞれが絶縁層によって任意のドープ層から分離される工程、
（ｅ）工程（ｃ）後に、前記第１の面（１２）上にオーミック接触として第１の主電極（９）を形成し、前記２つのソース領域（３，３’）および前記プラグ（６）に接触する工程を含む方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
工程（ｃ）において、前記少なくとも１つの井戸層（５，５’）が前記プラグ（６）を前記横方向に囲むように前記第４のマスクが前記２つのソース領域（３，３’）に隣接する前記井戸層（５，５’）の一部を突出させるように、および前記少なくとも１つの井戸層（５，５’）が前記プラグ（６）を前記２つのソース領域（３，３’）から分離するように、前記第４のマスクを適用することを特徴とする方法。
【請求項３】
請求項１乃至２のいずれか１項に記載の半導体装置の製造方法であって、
工程（ｃ）において、前記少なくとも１つの井戸層（５，５’）のドーピング濃度の少なくとも１０倍であるドーピング濃度を有する前記プラグ（６）を形成する、または前記少なくとも１つの井戸層（５，５’）のドーピング濃度の１０倍から１００倍のドーピング濃度を有する前記プラグ（６）を形成することを特徴とする方法。
【請求項４】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法であって、
工程（ｂ）において、前記２つのチャネル層（４，４’）のドーピング濃度の少なくとも１０倍であるドーピング濃度を有する前記少なくとも１つの井戸層（５，５’）を形成する、または工程（ｂ）において、前記２つのチャネル層（４，４’）のドーピング濃度の１０倍から１００倍のドーピング濃度を有する前記少なくとも１つの井戸層（５，５’）を形成することを特徴とする方法。
【請求項５】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法であって、
工程（ｂ）において、１×１０１７〜１×１０２１ｃｍ−３または１×１０１８〜１×１０２０ｃｍ−３のドーピング濃度を有する前記少なくとも１つの井戸層（５，５’）を形成することを特徴とする方法。
【請求項６】
請求項１乃至８のいずれか１項に記載の半導体装置の製造方法であって、
工程（ｂ）において、１×１０１６〜１×１０１８ｃｍ−３のドーピング濃度を有する前記２つのチャネル層（４，４’）を形成することを特徴とする方法。
【請求項７】
請求項１乃至９のいずれか１項に記載の半導体装置の製造方法であって、
工程（ｃ）において、２×１０１７〜２×１０２１ｃｍ−３または１×１０１９〜２×１０２１ｃｍ−３のドーピング濃度を有する前記プラグ（６）を形成することを特徴とする方法。
【請求項８】
請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法であって、
工程（ｂ）において、前記ソース領域（３，３’）の横方向の領域において前記第１の面（１２）に低いドーピング濃度を有する共通層（４，５および４’，５’）として、前記少なくとも１つの井戸層（５，５’）および前記２つのチャネル層（４，４’）を形成し、前記ドーピング濃度は、次いで前記ソース領域（３，３’）の下においてより高いドーピング濃度に上昇することを特徴とする方法。
【請求項９】
第１の主面（２０）と前記第１の主面（２０）に対向する装置の第２の主面（２２）との間に第１の導電型の低濃度ドープドリフト層（２）を含むワイドバンドギャップ半導体装置であって、
さらに、前記第１の主面（２０）上に、ソース領域深さ（３０）を有する前記第１の導電型の２つのソース領域（３，３’）であり、前記２つのソース領域（３，３’）が前記ドリフト層（２）よりも高いドーピング濃度を有する、２つのソース領域（３，３’）と、
前記ソース領域深さ（３０）と少なくとも同じ深さのチャネル層深さ（４０）を有する、前記第１の導電型とは異なる第２の導電型の２つのチャネル層（４，４’）であり、各ソース領域（３，３’）は、前記第１の主面（２０）に平行な方向にチャネル層（４，４’）によって前記ドリフト層（２）から分離された、第２の導電型の２つのチャネル層（４，４’）と、
少なくとも前記チャネル層深さ（４０）と同じ深さの井戸層深さ（５０）を有する前記第２の導電型の２つの井戸層（５，５’）であり、前記井戸層（５）は、前記チャネル層（４，４’）よりも高いドーピング濃度を有し、前記井戸層（５，５’）は、前記第１の主面（２０）と対向する前記井戸層の面上に前記ドリフト層（２）から前記２つのソース領域（３，３’）を分離する、第２の導電型の２つの井戸層（５，５’）と、
少なくとも前記井戸層深さ（５０）と同じ深さであるプラグ深さ（６０）を有し、前記井戸層（５，５’）よりも高いドーピング濃度を有する前記第２の導電型のプラグ（６）であり、前記プラグ（６）は、前記２つのソース領域（３，３’）間に配置され、前記２つの井戸層（５，５’）は、前記プラグ（６）を前記横方向に囲み、前記２つの井戸層（５，５’）は前記２つのソース領域（３，３’）から前記プラグ（６）を分離する、プラグ（６）と、
前記第１の主面（２０）上にそれぞれ配置された２つのゲート電極（７）であって、各ゲート電極（７）は、第１の絶縁層（７２）によって任意のドープ層から分離されたゲート層（７０）を含む、２つのゲート電極（７）と、
前記第１の主面（２０）上にオーミック接触としての、少なくとも前記２つのソース領域（３，３’）および前記プラグ（６）に接触する第１の主電極（９）とを含むワイドバンドギャップ半導体装置。
【請求項１０】
請求項９に記載のワイドバンドギャップ半導体装置であって、
前記２つのソース領域（３，３’）、前記チャネル層（４，４’）、前記井戸層（５，５’）および前記プラグ（６）は、前記第１の主面（２０）上に１つの平面を形成することを特徴とするワイドバンドギャップ半導体装置。
【請求項１１】
請求項９または１０に記載のワイドバンドギャップ半導体装置であって、
前記プラグ（６）のドーピング濃度は、前記井戸層（５，５’）のドーピング濃度の少なくとも１０倍である、または前記プラグ（６）のドーピング濃度は、前記井戸層（５，５’）のドーピング濃度の１０倍から１００倍であることを特徴とするワイドバンドギャップ半導体装置。
【請求項１２】
請求項９乃至１１のいずれか１項に記載のワイドバンドギャップ半導体装置であって、
前記井戸層（５，５’）のドーピング濃度は、前記チャネル層（４，４’）のドーピング濃度の少なくとも１０倍である、または前記井戸層（５，５’）のドーピング濃度は、前記チャネル層（４，４’）のドーピング濃度の１０倍から１００倍であることを特徴とするワイドバンドギャップ半導体装置。
【請求項１３】
請求項９乃至１２のいずれか１項に記載のワイドバンドギャップ半導体装置であって、
前記プラグ（６）は、２×１０１７〜２×１０２１ｃｍ−３または１×１０１９〜２×１０２１ｃｍ−３のドーピング濃度を有する、
前記井戸層（５，５’）は、１×１０１７〜１×１０２１ｃｍ−３または１×１０１８〜１×１０２０ｃｍ−３のドーピング濃度を有する、および
前記チャネル層（４，４’）は、１×１０１６〜１×１０１８ｃｍ−３のドーピング濃度を有する、の少なくとも１つを特徴とするワイドバンドギャップ半導体装置。
【請求項１４】
請求項９乃至１３のいずれか１項に記載のワイドバンドギャップ半導体装置であって、
前記井戸層（５，５’）および前記チャネル層（４，４’）は、前記ソース領域（３，３’）の横方向の領域において前記第１の主面（２０）に低ドーピング濃度を有する共通層（４，５および４’，５’）として形成され、前記ドーピング濃度は、次いで前記ソース領域（３，３’）の下においてより高いドーピング濃度まで上昇することを特徴とするワイドバンドギャップ半導体装置。
【請求項１５】
請求項９乃至１４のいずれか１項に記載のワイドバンドギャップ半導体装置であって、
前記装置は、絶縁ゲートバイポーラトランジスタまたは金属酸化物半導体電界効果トランジスタであることを特徴とするワイドバンドギャップ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
説明
技術分野
本発明は、パワーエレクトロニクスの分野に関し、より詳細には、半導体装置を製造する方法およびそのような半導体装置に関する。
【背景技術】
【０００２】
背景技術
図１４では、従来技術のＭＯＳＦＥＴ１００が、米国特許第７０７４６４３（Ｂ２）号明細書から知られているように示されている。従来技術のＭＯＳＦＥＴ１００は、ｎ＋シリコンカーバイド（ＳｉＣ）基板８０からなり、第１の主面２０と第２の主面２２との間にｎ−ドープドリフト層２を含む。第１の主面２０上には、２つのｎ＋＋ドープソース領域３，３’が配置されており、２つのｎ＋＋ドープソース領域のそれぞれは、ｐドープチャネル層４，４’によって横方向（すなわち、第１の主面２０に平行な方向）にドリフト層２から分離されており、ｐ＋井戸層５，５’によって第１の主面２０と対向する面上に形成されており、チャネル層４，４’よりも高濃度でドープされている。チャネル層４，４’および井戸層５，５’で囲まれたこのような２つのソース領域３，３’間には、ｐ＋＋ドープコンタクト層６５が配置されており、ソース領域に横方向に延在する。ドーピング濃度が高いため、ｐ＋＋ドープコンタクト層は、第１の主電極９（ソース電極）に良好なオーミック接触をもたらす。コンタクト層６５は、井戸層５，５’ほど深さが深くないコンタクト層深さ６７まで空間的に（即ち、第１の主面２０に対して垂直な深さ方向に）延在するが、井戸層５，５’をソース電極９に接続するために井戸層５，５’に電気的および機械的に接触する浅い層である。コンタクト層６５は、ソース領域３，３’およびチャネル層４，４’と重なり、その結果、コンタクト層６５が第１の主電極９と接する唯一のｐドープ層となる。
【０００３】
特開第２０１０−２６７７６２（Ａ）号明細書は、第１の主面上に、ソース領域を囲む、ｎソース領域下の高濃度ｐドープコンタクト層および低濃度ドープ井戸層、およびチャネル層を含むＭＯＳＦＥＴを記載している。最初に井戸層が形成され、続いて新しい、広いマスクでチャンネル層が形成される。その後、ｐコンタクト層は別のマスクで形成され、次いでｎソース領域は第４のマスクで形成される。４つの異なるマスクが使用されるので、この方法はマスクの位置合わせ不良の影響を受けやすい。さらに、層を形成するために角度のある注入が使用され、注入がより困難になる。ｎソース層およびｐコンタクト層は、同等の高いドーピング濃度を有するので、補償された電荷の２つの層間の遷移エリアに危険があり、すなわち、電荷が支配的にならず、望ましくない中性領域が存在する。
【発明の概要】
【課題を解決するための手段】
【０００４】
発明の開示
本発明の目的は、改善された電気的特性を有するパワー半導体装置を製造するための改良された方法を提供することであり、
（ａ）半導体装置内にドリフト層を形成する第１の導電型の低濃度ドープ層を有するワイドバンドギャップ基板を準備する工程であって、基板は、第１の面および第１の面に対向する第２の面を有し、低濃度ドープ層は、第１の面上に配置される工程、
（ｂ）次いで、第１の面上に、ドリフト層より高いドーピング濃度を有する第１の導電型の２つのソース領域をソース領域深さまで形成し、チャネル層深さを有し、２つのソース領域を第１の面に平行な横方向に取り囲み、それによって２つのソース領域をドリフト層から横方向に分離する、第１の導電型とは異なる第２の導電型の少なくとも１つのチャネル層を形成し、および少なくともチャネル層深さと同じ深さの井戸層深を有し、少なくとも１つのチャネル層よりも高いドーピング濃度を有し、第１の面に対向する少なくとも１つの井戸層の面上のドリフト層から２つのソース領域を分離する、第２の導電型の少なくとも１つの井戸層を形成し、最初に開口部を有する第１のマスクを適用し、
次いで、第２の導電型の第１のドーパントをチャネル層深さまで適用することによって２つのチャネル層を形成し、
次いで、第１のマスクの側面上に更なる層を適用し、更なる層によって開口部を狭くし、それによって第２のマスクを形成し、
次いで、第１の導電型の第２のドーパントをソース領域深さに適用することによって２つのソース領域を形成し、
次いで、２つのソース領域間に配置された第２のマスクの部分を除去し、それによって第３のマスクを形成し、
次いで、第２の導電型の第３のドーパントを井戸層深さまで適用することによって少なくとも１つの井戸層を形成する工程、
（ｃ）工程（ｂ）後に、少なくとも井戸層深さと同じ深さのプラグ深さを有し、少なくとも１つの井戸層よりも高いドーピング濃度を有する第２の導電型のプラグを形成し、プラグは、２つのソース領域間に配置される工程、
（ｄ）工程（ｃ）後に、第１の面上に２つのゲート電極を形成し、２つのゲート電極のそれぞれが絶縁層によって任意のドープ層から分離される工程、
（ｅ）工程（ｃ）後に、第１の面上にオーミック接触として第１の主電極を形成して、２つのソース領域およびプラグに接触する工程を含む。
【０００５】
井戸層およびチャネル層を形成するためのマスクは、ｎソース領域を形成するためのマスクに自己整合され、製造方法を信頼性が高くｎソース領域を完全に覆うプラグを形成するためのマスクにより高品質にし、ｎソース領域およびプラグの電荷の過剰補償はなく、これは、装置に中性領域がないことを意味し、装置のより良好な動作を可能にする。チャネル層および井戸層は、ソース領域よりもはるかに低いドーピング濃度を有し、その結果、これらの層の過剰補償は、中性領域をもたらさないが、容易な製造方法を提供することを可能にする。
【０００６】
ＭＯＳ（金属酸化物半導体）セルは、前述の層／領域によって形成される。深く高度にドープされたプラグは、井戸層への接触を向上する。その深さは、少なくとも井戸層深さと同じであり、ＭＯＳセルのチャネル層を電界のピークから保護し、ＭＯＳセルの中心の下、すなわちプラグの位置の下で最も高い。これは、望ましくない寄生動作（ＭＯＳＦＥＴの場合には寄生トランジスタおよびＩＧＢＴの場合には寄生サイリスタ）を回避し、短チャネル効果（図１９参照）を減少させる。この図１９では、３００ｎｍ幅のチャネル（ソース領域とドリフト層との間のチャネル層の延長部である）に対して、漏れ電流がアバランシェ降伏電圧よりも小さい順方向ブロッキング電圧に対して急激に上昇し、装置の早期の故障を引き起こすことが示されている。同じチャネル幅を有する本発明のＭＯＳＦＥＴについて、ブレークダウンをより高い順方向ブロッキング電圧にシフトさせることができる。
【０００７】
加えて、ゲート絶縁体における電界の強さは、プラグによって低減され、その影響はより深いプラグに対して顕著である。図１５〜図１８は、装置のＭＯＳセルの異なる面を通る電界を示す。図１５〜図１８において、プラグ深さはｐ井戸層の深さに対して付与されている。「従来技術」は、プラグがｐ−井戸層ほど深くないことを意味する。「Ｄ１」はプラグおよびｐ−井戸層が同じ深さを有することを意味する。「Ｄ２」はプラグ深さが井戸層深さの１．５倍であることを意味し、「Ｄ３」はプラグ深さが井戸層深さの２倍であることを意味する。
【０００８】
図１５は、２つのＭＯＳセルの間の第１の主面から第２の主面への電界を示す（図２の線Ａ−Ａに沿った切断部）。図１６は、ゲート電極７の第１の絶縁層７２とドリフト層２（図１５の点線領域）との界面における図１５からの詳細図である。この図から明らかなように、広いバンドギャップ材料およびゲート電極の絶縁層（例えばゲート酸化物）において電界が低減される。図１７は、第１の主面に平行な面（図２の線Ｂ−Ｂに沿った切断部）における電界を示し、チャネル層の非空乏領域４７およびチャネル層の空乏領域４８における電界を示す。図１８は、図２の線Ｃ−Ｃに沿った電界を示し、この面は線Ａ−Ａに平行でチャネル層を通る。全ての平面について、電場の大幅な減少が明らかであり、この効果はさらに大きく、これは、井戸層深さと比較してより小さいプラグ深さを有する従来技術の装置におけるプラグのためである。
【０００９】
プラグのドーピング濃度が高いため、第１の主電極に対して良好なオーミック接触が確立される。
【００１０】
本発明の主題のさらに好ましい実施形態は、従属請求項に開示されている。
図面の簡単な説明
本発明の主題は、添付図面を参照して、以下の本文においてより詳細に説明される。
【図面の簡単な説明】
【００１１】
【図１】本発明のＩＧＢＴを示す。
【図２】本発明のＭＯＳＦＥＴを示す。
【図３】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図４】別の製造工程（ａ）を示す。
【図５】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図６】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図７】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図８】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図９】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図１０】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図１１】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図１２】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図１３】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図１４】従来技術の炭化ケイ素ＭＯＳＦＥＴを示す。
【図１５】図２に例示されたＭＯＳセル構造を通る異なる切断部に沿った電界を示す。
【図１６】図２に例示されたＭＯＳセル構造を通る異なる切断部に沿った電界を示す。
【図１７】図２に例示されたＭＯＳセル構造を通る異なる切断部に沿った電界を示す。
【図１８】図２に例示されたＭＯＳセル構造を通る異なる切断部に沿った電界を示す。
【図１９】早期破壊を引き起こす短チャネル効果の減少を示す。
【図２０】別の製造方法の製造工程を示す（工程（ｂ））。
【図２１】別の製造方法の製造工程を示す（工程（ｂ））。
【発明を実施するための形態】
【００１２】
図面に使用される参照記号およびそれらの意味は、参照記号のリストに要約されている。一般的に、同様または同様の機能を有する部品には同じ参照記号が付されている。記載された実施形態は例として意味され、本発明を限定するものではない。
【００１３】
発明を実施するための形態
図１は、本発明の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１を示す。ＩＧＢＴ１は、ワイドバンドギャップ装置、すなわち、第１の主面２０および第１の主面２０と対向する装置の第２の主面２２との間に低濃度（ｎ−）ドープドリフト層２を含む炭化ケイ素装置である。ワイドバンドギャップ材料は、他のワイドバンドギャップ材料を除外しない炭化ケイ素、窒化ガリウムまたはダイヤモンドのような少なくとも２ｅＶのバンドギャップを有する材料とする。電圧クラスに応じて、ドリフト層２のドーピング濃度および厚さが選択される。例示的には、ドリフト層２は、１×１０１２〜１×１０１７ｃｍ−３のドーピング濃度および１〜５００μｍの厚さを有する。厚さは、深さ方向、すなわち、第１の主面２０に垂直な方向に測定される。
【００１４】
本発明のＩＧＢＴについて、ｐ＋ドープコレクタ層８が第２の主面２２上に配置され、例示的には１×１０１８〜１×１０２０ｃｍ−３のドーピング濃度を有する。コレクタ層８は、第２の主電極９０に接触しており、ＩＧＢＴ用のコレクタ電極である。ドリフト層２とコレクタ層８との間に、ドリフト層２（図１に破線で示す）よりも高いドーピング濃度を有するｎドープバッファ層２５を配置してもよい。バッファ層は、１×１０１７〜１×１０１９ｃｍ−３の間の例示的なドーピング濃度および３μｍまでの厚さを有してもよい。
【００１５】
図２に示す本発明のＭＯＳＦＥＴについて、第２の主面２２上に、ｎ＋ドープドレイン層８０が配置され、これは、例示的には１×１０１８〜１×１０２０ｃｍ−３のドーピング濃度を有する。ドレイン層８０は、第２の主電極９０に接触し、ＭＯＳＦＥＴ用のドレイン電極である。
【００１６】
以下では、ＩＧＢＴの例について第１の主面２０の設計をさらに説明するが（図１）、ＭＯＳＦＥＴにも適用可能である（図２）。
【００１７】
第１の主面２０上には、ソース領域深さ３０を有する２つのｎ＋＋ドープソース領域３，３’が配置されており、ドリフト層２よりも高いドーピング濃度を有する。すべての深さは、第１の主面２０から測定されるものとし、すなわち、深さは、層／領域が延在する深さ方向の最大距離とする。例示的には、ソース領域深さ３０は０．５μｍまでの深さである。ドーピング濃度は、１×１０１８〜１×１０２１ｃｍ−３または１×１０１９〜１×１０２１ｃｍ−３の間で変動し得る。例示的には、１つのＭＯＳセルに属するソース領域３，３’は互いに７μｍまでの横方向の距離を有する。
【００１８】
ソース領域３，３’の両外側面（互いに対向していないｎ＋＋ソース領域の外側面、すなわち、それらの間に共通の開口を形成せず、ゲート電極７の下に位置する）上に、ｐドープチャネル層４，４’が配置されている。このように、ｐチャネル層４，４’は、外側側面上、すなわち、第１の主面２０に平行でかつゲート電極７の下方のｎソース領域３，３’の面上のｎソース領域３，３’を囲む。例示的には、チャネル層４，４’は、ソース領域深さ３０よりも深いチャネル層深さ４０を有する。各ソース領域３，３’は、第１の主面２０に平行な方向にチャネル層４，４’によって横方向にドリフト層２から分離されている。チャネル層４，４’は、１×１０１６〜１×１０１８ｃｍ−３のドーピング濃度を有することができる。
【００１９】
チャネル層４，４’よりも高いドーピング濃度を有するＰ＋ドープ井戸層５，５’は、第１の主面２０と対向する井戸層の面上のドリフト層２から２つのソース領域３，３’を分離する。
【００２０】
例示的には、井戸層５，５’のドーピング濃度は、チャネル層４，４’のドーピング濃度の少なくとも１０倍であってもよく、または井戸層５，５’のドーピング濃度は、チャネル層４，４’のドーピング濃度の１０倍から１００倍であってもよい。井戸層５，５’は、１×１０１７〜１×１０２１ｃｍ−３または１×１０１８〜１×１０２０ｃｍ−３のドーピング濃度を有することができる。
【００２１】
井戸層５，５’は、井戸層深さ５０を有し、これは少なくともチャネル層深さ４０と同じ深さである。このように、井戸層５，５’は、チャネル層４，４’と同じ深さまで延在していてもよく、またはチャネル層４，４’よりも深くてもよい。井戸層５，５’および／またはチャネル層４，４’の深さは、例示的には３μｍまでであってもよい。
【００２２】
チャネル層４，４’では、ソース領域３，３’からドリフト層２までＭＯＳチャネルが形成されていてもよい。チャネルは、基板製品１０内で、表面近傍のソース領域３，３’からドリフト層２まで延在している。このように、チャネル層４，４’のドーピング濃度は、井戸層５，５’のドーピング濃度よりも低くなければならず、第１の主面２０から最大でソース領域３，３’の深さまで、すなわち、チャネルが形成可能な深さまでのドーピング濃度である。
【００２３】
チャネル層４，４’および井戸層５，５’は、共通の層が第１の主面およびその下の領域、すなわち第１の主面に近く、ソース領域３，３’（チャネルが形成可能な領域）の側方でソース領域深さ３０（チャネルが形成可能な領域）まで低ドーピングを有するように逆行性プロファイルを有する共通層（組み合わせ層４，５および組合せ層４’，５’）として設計されてもよく、ドーピング濃度はソース領域３，３’の下でより高い値に上昇する。チャネルを形成するためには、共通層がソース領域に対して横方向に高いドーピング濃度を有するが、ソース領域３，３’よりも深い（逆行性プロファイルを有する共通層に起因して）ことは重要ではなく、このような深い深さでは、チャネルが形成されないからである。ソース領域の横であるが、ソース領域３，３’よりも深いところでの共通層のより高いドーピング濃度は、チャネル層からの高電界（ブロッキング状態でのデバイス内部）の遮蔽を向上する。
【００２４】
２つのソース領域３，３’の間には、井戸層５，５’よりも高いドーピング濃度を有するｐ＋＋ドーププラグ６が配置されている。例示的な実施形態では、プラグ６のドーピング濃度は、井戸層５，５’のドーピング濃度の少なくとも１０倍である。別の例示的な実施形態では、プラグ６のドーピング濃度は、井戸層５，５’のドーピング濃度の１０倍〜１００倍である。プラグ６は、２×１０１７〜２×１０２１ｃｍ−３または１×１０１９〜２×１０２１ｃｍ−３のドーピング濃度を有することができる。
【００２５】
プラグ６は、少なくとも井戸層深さ５０と同じ深さであり、例示的には井戸層深さ５０よりも深いプラグ深さ６０を有する。プラグ６は、ｎ個のソース領域３，３’と重ならない、すなわち、ｎ個のソース領域３，３’のドーピング濃度は、第１の主面２０に平行な面において一定であり、ｐプラグのドーピング濃度は第１の主面２０に平行な面内で一定である。ｎソース領域３，３’およびプラグ６のドーピング濃度は、２つの層３，６または３’，６の間の界面では補償されない。
【００２６】
プラグ６と２つのソース領域３，３’との間で、井戸層５，５’は、第１の主面２０まで延在し、第１の主電極９と接触し得る。このように、井戸層５，５’は、ソース領域３，３’からプラグ６を分離することができる。このような配置により、ソース領域３，３’がプラグ６と重ならないことが保証される。ワイドバンドギャップ半導体材料の固有のドーピングレベルは、低バンドギャップ半導体材料（例えば、シリコン）と比較して無視でき、プラグ６およびソース領域３，３’のドーピング濃度が同じオーダーの大きさ内であるので、ｎおよびｐドープ層の重なりによって、ドーパントが電子的に活性でない領域を形成することができ、すなわち、そのような領域は絶縁性である。このような影響は、本発明の構造によって回避される。
【００２７】
ソース領域３，３’は、プラグ６、井戸層５，５’およびチャネル層４，４’によってドリフト層２から分離されている。
【００２８】
プラグ６、井戸層５，５’（それらが第１の主面２０まで延在する場合）、ソース領域３，３’、チャネル層４，４’およびドリフト層２は、第１の主面２０上に平面を形成する。このように、これらの層は、平坦な第１の主面２０上に共通の表面を形成する。
【００２９】
第１の主面２０上には、ゲート電極７が配置され、ゲート電極７のそれぞれは、第１の絶縁層７２、第２の絶縁層７４、および第１の絶縁層７２によって任意のドープ層から分離されたゲート層７０を含む。ソース領域３，３’、チャネル層４，４’、およびドリフト層２は、ゲート電極７、すなわち第１の絶縁層７２まで延在している。ゲート電極７は、平面ゲート電極として形成されており（図１および図２に示すように）、ここで、ゲート電極７は、ＭＯＳ界面のしきい値電圧よりも大きいゲート電圧の印加によりチャネル層ｐを反転させることによって、ソース領域３，３’とドリフト層２との間のゲート電極７の下のチャネル層４，４’に、ＭＯＳチャネルが生成され得るように、ソース領域３，３’、チャネル層４，４’、およびドリフト層２上に配置されている。
【００３０】
第１の絶縁層７２が酸化物層であり、ゲート層７０が金属である場合、反転チャネルはＭＯＳチャネル（金属酸化物／絶縁体半導体）と呼ばれ、一方、そうでなければ（絶縁層７２，７４は、任意の絶縁材料、例えば、ｈｉｇｈ−ｋ材料などの誘電体、または他の絶縁体を除外しないＰＳＧまたはＢＰＳＧなどのシリケートガラスからなる場合）、チャネルは、ＭＩＳチャネル（金属−絶縁体−半導体）と呼ぶこともできる。ゲート層７０の材料としては、金属またはドープ多結晶シリコンなどの任意の適切な導電性材料を使用することができる。ＭＯＳ装置／ＭＯＳＦＥＴという用語は、このようなＭＩＳ装置／ＭＩＳＦＥＴをカバーし、ＭＯＳ／ＭＩＳ制御されるＩＧＢＴにも適用される。
【００３１】
２つのソース領域３，３’およびプラグ６に接触する第１の主面２０上に第１の主電極９がオーミック接触として形成され、井戸層５，５’が第１の主面２０上を表面まで延在する場合、井戸層５，５’も第１の主電極９に接触している。図１に示すＩＧＢＴ１について、第１の主電極９がエミッタ電極として機能し、図２に示すＭＯＳＦＥＴについて、第１の主電極９がソース電極として機能する。第１の主電極９は、まず、２つのゲート電極７間の開口部に金属層を形成してプラグ６、井戸層５，５’およびソース領域３，３’とのオーミック接触を形成することによって形成することができる。次いで、オーミック接触を形成する金属層上に、第１の金属層に接触する別の金属層が生成される。さらに、第２の金属層は、ゲート電極７上のエリアも覆い、すなわち、それは第２の絶縁層７４を覆い、それによってゲート層７０から絶縁されている。
【００３２】
予め開示された構造は、ＭＯＳセルを形成して、ＩＧＢＴおよび／またはＭＯＳＦＥＴを制御する。ＭＯＳセルは、１つの第１の主電極コンタクト開口部と第２の電極９０との間に形成され、すなわち、ＭＯＳは、プラグ６、プラグ６の両面上の井戸層４，４’、ソース領域３，３’、チャネル層４，４’、ドリフト層２、およびコレクタ層８またはドレイン層８０を含む。
【００３３】
セル、すなわち、セル内の領域は、ストライプ、六角形、三角形または正方形のデザインなどの規則的なパターンの形態に設計することができる。パワー半導体装置では、このようなＭＯＳセルのうちの１つ以上が配置されていてもよい。このようなＭＯＳセルは、相互に接続されていてもよい。
【００３４】
これらの装置は、図１および図２に示すように縦型装置として設計することができるが、それらをソースおよびドレイン（ＭＯＳＦＥＴ）またはエミッタおよびコレクタ（ＩＧＢＴ）が装置の同じ面上に配置される側方装置として設計することも可能である。本発明のＩＧＢＴについては、本発明の深いプラグ６は、第２の主面２２上に配置されたｐ＋コレクタ領域およびｎ＋短領域を交互に有する逆導通ＩＧＢＴ、例えば、交互のより小さいｐ＋およびｎ＋の短領域によって取り囲まれた第２の主面２２上の装置の中央部に大きなパイロットｐ＋コレクタ領域をさらに有する例示的にはＢｉモード絶縁ゲートトランジスタ（ＢＩＧＴ）などのすべての種々のＩＧＢＴに適用可能である。パイロット領域と短領域が接続され得る。このようなＢＩＧＴは、米国特許第８２１２２８３（Ｂ２）号明細書に開示されており、この文献は、ＢＩＧＴの設計のために参考として援用される。
【００３５】
本発明のＩＧＢＴは、ｎ−ドープドリフト層２とｐ＋ドープコレクタ層８との間に配置されたバッファ層２５を有する非パンチスルーＩＧＢＴまたはパンチスルー／ソフトパンチスルーＩＧＢＴとして設計されてもよい。ノンパンチスルー設計の場合、Ｅ電界はアバランシェ降伏まで三角形である。他の場合には、ドリフト層２とバッファ層２５との間の界面にＥ−電界が通り、それはバッファ層の高いドーピング濃度により停止する。
【００３６】
スーパージャンクション設計は、あらゆる種類の発明装置で可能である。スーパージャンクションについての例示的な技術的アプローチは、トレンチエッチング、続いてエピタキシャルリフィルまたは逐次エピタキシャル成長、続いて多重注入に基づくが、他の技術を排除するものではない。
【００３７】
本発明のワイドバンドギャップ半導体装置を製造するために、以下の製造工程が行われる。工程（ａ）において、半導体装置内にドリフト層２を形成する第１の導電型の低濃度ドープ層を有するワイドバンドギャップ基板製品１０が提供される。基板製品１０は、第１の面１２と、第１の面１２に対向する第２の面１４とを有し、ここで、低濃度ドープ層は、第１の面１２上に配置される。第２の面１４において、基板製品１０は、垂直ＩＧＢＴの場合、完成したＩＧＢＴ装置内のコレクタ層８を形成するまたはその一部を形成するｐ＋ドープ基板を含む。層８は、製造プロセスの終わりに薄くすることができる。
【００３８】
工程（ｂ）において、第１の面１２上に、ドリフト層２よりも高いドーピング濃度を有する２つのｎドープソース領域３，３’がソース領域深さ３０まで形成される。チャネル層深さ４０を有する少なくとも１つのｐドープチャネル層４，４’が形成される。各ソース領域３，３’は、第１の面１２に垂直な方向にチャネル層４，４’によってドリフト層２から分離されている。チャネル層深さ４０は、ソース領域深さ３０よりも大きい。井戸層深さ５０を有する少なくとも１つのｐ＋ドープ井戸層５，５’が形成されており、ｐ＋ドープ井戸層５，５’は少なくともチャネル層深さ４０と同じ深さで、少なくとも１つのチャネル層４，４’よりも高いドーピング濃度を有する。井戸層５，５’は、２つのソース領域３とドリフト層２とを第１の面１２と対向する井戸層の面上で分離している。
【００３９】
工程（ｂ）後の工程（ｃ）において、井戸層深さ５０よりも深いプラグ深さ６０を有するｐ＋＋ドーププラグ６が形成されている。プラグは、２つのソース領域３，３’間に配置される。プラグ６のドーピング濃度は、井戸層５のドーピング濃度よりも大きい。プラグのドーピング濃度は、井戸層５のドーピング濃度の少なくとも１０倍であってもよい。別の例示的な実施形態では、プラグ６は、井戸層５のドーピング濃度の１０倍から１００倍であるドーピング濃度で形成されてもよい。プラグ６は、２×１０１７〜２×１０２１ｃｍ−３または１×１０１９〜２×１０２１ｃｍ−３のドーピング濃度で形成することができる。プラグは、最大５μｍまたは最大３μｍの幅を有することができる。
【００４０】
工程（ｃ）後の工程（ｄ）において、ゲート電極７が第１の面１２上に形成される。各ゲート電極７は、薄い第１の絶縁層７２の形態の絶縁層によって任意のドープ層から分離された導電性ゲート層７０を含む。例示的には、第１の絶縁層７２よりも厚い第２の絶縁層７４が、ゲート層７０上に形成されている。
【００４１】
工程（ｃ）後の工程（ｅ）において、第１の主電極９が、第１の面１２上にオーミック接触として形成されており、少なくとも２つのソース領域３，３’およびプラグ６に接触する。
【００４２】
図３および図６〜図１３には、ワイドバンドギャップノンパンチスルーパワーＩＧＢＴの製造方法が示されている。図３には、工程（ａ）の基板製品が示されている。基板製品１０は、装置内にドリフト層２を形成する低濃度ドープ層を含む。第２の面１４上において、基板製品１０は、コレクタ層８を形成するより高いｐ＋ドープ層を含む。例示的には、基板製品１０は、最終ＩＧＢＴ内にコレクタ層８を形成するｐ＋ドープ基板を提供することによって形成され、その上にドリフト層２として低（ｎ−）ドープ層が例示的にはエピタキシャル成長によって形成される。製造プロセスの終わりにｐ＋ドープ層を薄くしてコレクタ層８を形成することができる。
【００４３】
あるいは、図４に示すように、ドリフト層２とコレクタ層８との間にバッファ層２５を配置したパンチスルーＩＧＢＴについて、ｐ＋ドープ基板を設けてもよい。ｐ＋ドープ基板上に、まずｎドープバッファ層２５、次いでｎ−ドープドリフト層２が、例示的にはエピタキシャル成長によって形成される。さらに、製造プロセスの終わりにｐ＋ドープ層を薄くしてコレクタ層８を形成することができる。
【００４４】
このようなエピタキシャル成長によって、例示的には、一定のドーピング濃度の層が形成されるが、もちろんドーピング濃度の変化も可能であり、例えば、第１の面１２から第２の面１４への方向のドーピング濃度が減少する。上記ドーピング濃度の値は、一定のドーピング濃度（製造方法の不完全性に起因するドーピング濃度の変動を排除しない）の場合の平均ドーピング濃度または変動するドーピング濃度の場合の最大ドーピング濃度として理解されるものとする。異なるエネルギーとドーズ量で複数のカスケードによって定義され、いくつかのガウスプロファイル、各カスケードについての１つのガウスファイルの重ね合わせによって任意の種類の傾斜プロファイルを形成し得る注入プロファイルについても同様である。
【００４５】
本発明のＭＯＳＦＥＴを形成するために、最終ＭＯＳＦＥＴ装置内にドレイン層８０を形成するｎ＋ドープ基板またはその一部を設けることによって形成される基板製品１０（図５）を提供することができる。ｎ＋ドープ基板上に、ドリフト層２を、例えばエピタキシャル成長によって形成することができる。製造プロセスの終わりに＋ドープ層を薄くしてドレイン層８０を形成することができる。
【００４６】
工程（ｂ）において、まず、２つの別個のチャネル層４，４’を形成するための開口部を有する多結晶シリコン層４４を有する第１のマスク４２は、（各半導体セルに対して、すなわち第１の主電極９が１つの開口部で基板に接触するエリアに対して）図６に示すように適用される。例示的には、第１のマスク４２を形成するために、薄い酸化物（ＳｉＯ２）、多結晶シリコンおよび酸化物層を含む層の連続スタックがまず形成され、次いでこれがエッチングされ、チャネル層４，４’用の２つの開口部を有する第１のマスク４２を形成する。例示的には、開口部は、５μｍまでの幅（幅は、第１の面１２に平行な平面内の領域／開口部に置かれ得る円の最大直径とする）を有し、２つの開口部間の距離は７μｍまでである。全マスクスタックは、ドーパントが、マスクによって覆われているエリアで基板製品１０への侵入を妨げられるような厚さを有するものとする。ドーパントは、マスク開口部の位置で基板製品１０に侵入するものとする。
【００４７】
次いで、第１のドーパント４１（ｐドーパント）が、例えば、チャネル層４，４’を形成するための注入または堆積によって適用される。例示的な実施形態では、第１のドーパント４１としてアルミニウムまたはホウ素が適用される。このプロセスは、高温、例示的には７００°Ｃまでの温度で行うことができる。全てのドーパント３１，４１，５１，６１は、第１の主面２０に任意の適切な角度で適用される。それらは、第１の主面２０に垂直に適用されてもよいが、所望であれば、他の任意の入射角を使用してもよい。
【００４８】
注入（堆積）について、１×１０１１〜１×１０１６ｃｍ−２のドーズ量および／または１ｋｅＶ〜１ＭｅＶのエネルギーが適用され得る。このように、１×１０１６〜１×１０１８ｃｍ−３のドーピング濃度を有するチャネル層４，４’を形成することができる。第１のドーパント４１は、最大２μｍのチャネル層深さ４０に適用することができる。
【００４９】
次いで、他の酸化物層４５をさらなる層として（例えば、多結晶シリコン層を酸化して他の酸化物層を形成することによって）生成し、残りの多結晶シリコン層４４の上面および側面を覆い、その結果、開口部が狭くなり（図７）、それによって第１のマスク４２に自己整合された第２のマスク３２を形成する。例示的に記載されたプロセスは、多結晶シリコンの酸化による自己整合プロセスと呼ばれ得る。さらに、マスクスタック全体は、マスクによって覆われているエリアにおいて基板製品１０に侵入することからドーパントが妨害されるような厚さを有するものとする。
【００５０】
次いで、第２のｎドーパント３１が、２つのソース領域３，３’を形成するために適用（注入／堆積）される。これらのソース領域３，３’は浅いが、チャネル層４，４’よりも高濃度にドープされており、その結果、チャネル層４，４’は、ソース領域３，３’をドリフト層２から第１の面１２に垂直方向に分離する。第２のドーパント３１は、例示的には１×１０１３〜１×１０１６ｃｍ−２のドーズ量および／または１ｋｅＶ〜５００ｋｅＶのエネルギーをソース領域深さ３０の例示的には最大０．５μｍまで適用される。
【００５１】
代替的な方法では、第１のマスク４２を形成するために、前に説明したような層の連続スタック（すなわち、ベースマスク層）は、酸化物層、多結晶シリコン層、および被覆マスク層であってもよい。さらに、これらの層をエッチングして各半導体セル用の開口部を形成し、第１のドーパント４１を適用する（図６）。次いで、トップマスク層４９が連続層として、例示的には蒸着によって適用され、第１のマスクの被覆マスク層、例示的には窒化シリコンまたは多結晶シリコン（図２０）とは異なる材料からなる。その後、保護マスクなしでエッチング工程（例示的にはドライエッチング）を行う。この工程によって、トップマスク層４９は、第１のマスク４２上および第１のマスク開口部において除去されるが、第１のマスク４２の側面に残る。エッチングプロセスは、第１のマスク４２の被覆マスク層で、およびＳｉＣ基板製品１０上で停止する。このように、トップマスク層材料またはトップマスク層材料の少なくとも一部は、第１のマスク４２および残りのトップマスク層４９’が第２のマスク３２を形成するように、開口部の側面に残り、開口部に対向する（それによって残りのトップマスク層４９’を形成する）（図２１）。エッチング工程は、トップマスク層がエッチングに対して敏感である（すなわち、トップマスク層が第１のマスク４２上および第１のマスク開口部の底部で除去される）が、それが第１のマスク４２の側壁上に残っており、被覆マスク層がエッチング停止として作用する方向に行われる。これは、上述した多結晶シリコンの熱酸化の場合と同様に自己整合的に、トップマスク層（例えば、ＳｉＮ、多結晶シリコンまたはＳｉＯ２）によっていわゆる「スペーサ」が生成されることを意味する。この技術的アプローチは、スペーサによる自己整合プロセスと呼ばれてもよい（図示しない）。
【００５２】
上述のプロセス（多結晶シリコンの酸化による自己整合プロセスまたはスペーサによる自己整合プロセス）のいずれかを行った後、第１のマスク４２およびさらなる層４５または４９’は、２つのソース領域３，３’間で除去され、それによって第３のマスク５２を形成し、第２のマスク３２の開口部の外側限界と同じ横方向の広がりを有するが、１つの開口部のみを形成する（図８）。このマスク５２は、さらに、第１および第２のマスク４２，３２に自己整合される。第３のドーパント５１（ｐドーパント）が、井戸層５，５’を井戸層深さ５０まで形成するために適用（注入／堆積）される。第３のドーパント５１、例えば、アルミニウムまたはホウ素は、１×１０１１〜１×１０１６ｃｍ−２のドーズ量および／または１ｋｅＶ〜１ＭｅＶのエネルギーで、井戸層深さ５０まで、例示的には最大２μｍまで適用される。井戸層５は、少なくとも１つのチャネル層４，４’のドーピング濃度の少なくとも１０倍であるドーピング濃度を有するように、または例示的には少なくとも１つのチャネル層４，４’のドーピング濃度の１０倍から１００倍のドーピング濃度を有するように形成される。井戸層５のドーピング濃度は、１×１０１８〜１×１０２０ｃｍ−３または１×１０１７〜１×１０２１ｃｍ−３であってもよい。
【００５３】
井戸層５，５’は、逆行性プロファイルで形成されてもよく、これは、井戸層５，５’の最大ドーピング濃度がドリフト層２へのｐ／ｎ接合に近接して配置され、一方、局所ドーピング濃度は、第１の主面２０に向けて減少する。層／領域のドーピング濃度は、別段の記載がない限り、層／領域の最大ドーピング濃度として理解されるものとする。
【００５４】
さらに、注入／堆積は、室温より高い温度、例示的には７００°Ｃまでの温度で行うことができる。井戸層深さ５０は、少なくともチャネル層深さ４０と同じ深さである。井戸層がブロッキング状態中に枯渇せず、それによって第１および第２の主電極間の短絡を防止することが保証されるものとする。
【００５５】
ソース領域３，３’は過補償された層であり、これらの層では他の導電型のドーパントも存在すること、例えば、ソース領域３，３’においても、チャネル層４，４’用の第１のドーパント４１および井戸層５，５’用の第３のドーパント５１が適用されるが、第２のｎドーパント３１が支配的であるので、この層はｎ型（より高いｎドーピング濃度）であることを意味する。
【００５６】
図９に示すように、ソース領域３，３’、チャネル層４，４’、および井戸層５を形成した後、第３のマスク５２を次いで除去する。酸化物からなり得る新しい連続マスク材料層が、２つのソース領域３，３’間の領域上に開口部を有するように適用、エッチングされ、それによって第４のマスク６２を形成する（図１０）。第４のドーパント６１（ｐドーパント、例えばＡｌまたはＢ）を、例えば、１×１０１１〜１×１０１６ｃｍ−２のドーズ量および／または１ｋｅＶ〜１ＭｅＶのエネルギーで、少なくとも井戸深さ５０と同じまたはより深いプラグ深さ６０まで適用し得る。例示的には、プラグ深さ６０は、井戸層深さ５０の１．０５〜１．５倍（すなわち、５〜５０％）または最大２倍または最大４倍でさえある（図１０）。高温、例えば、１５００°Ｃ〜１９００°Ｃでの活性化アニール工程をその後行うことができる。その後、犠牲酸化工程を行うことができる。プラグ６の導入により、井戸層５は、２つの井戸層５，５’に分割される。
【００５７】
次に、第４のマスク６２を除去し（図１１）、第１の絶縁層７２ｓを適用することによってゲート電極７を形成し（図１２）、第１の面１２の表面、チャネル層４，４’およびソース領域３，３’の外側部に延在する部分でドリフト層２を覆う。外側部は、互いに対向していない２つのソース領域３，３’の部分を意味するものとする。導電性ゲート層７０が適用され、その上に、第２の絶縁層７４が適用されて、第１の主電極９からゲート層７０を電気的に絶縁する。プラグ６および井戸層５，５’を介してゲート電極７で覆われていないソース領域３，３’上の開口部には、ＩＧＢＴ１用エミッタ電極またはＭＯＳＦＥＴ１’（金属酸化膜半導体電界効果トランジスタ）用のソース電極の形態でのオーミック接触としての第１の主電極９が形成される。例示的には、第１の主電極９は、開口部に金属層を最初に適用してｐ＋＋プラグ６、井戸層５，５’およびソース領域３，３’に接触することによって形成し、次いでゲート層７０上の第２の絶縁層７４をさらに覆う別の金属層を適用する（図１３）。
【００５８】
第２の面１４上には、ＩＧＢＴ１用コレクタ電極またはＭＯＳＦＥＴ１’用ドレイン電極の形態でオーミック接触としての第２の主電極９０が形成される。
【００５９】
図６〜図１３に示すプロセスでは、１つのＭＯＳセル内にｐチャネル層４，４’およびソース領域３，３’を別個の領域として形成し、井戸層５，５’をまず１つの共通層として形成し（図８）、ｐ＋＋プラグ６の導入によって、井戸層５，５’は、プラグ６の側面上の２つの別個の井戸層５，５’に分割される。したがって、井戸層という用語は、プラグ６によって互いに分離された２つの井戸層５，５’を含み、チャネル層という用語は、井戸層５，５’によって互いに分離された２つのチャネル層４，４’を含むものとする。
【００６０】
別の代替の製造方法では、ステップ（ｂ）において、共通チャネルおよび／または井戸層（４，４’、５，５’）としての逆行性ｐドープ層を形成し、逆行性層（４，４’、５，５’）前後にソース領域３，３’を形成する。逆行性層（４，４’、５，５’）は、ソース領域３，３’の外側側面上に、逆行性層が第１の面１２で低いドーピング濃度（すなわちチャネル層４，４’）を有するようなドーピング濃度を有し、次いでソース領域３，３’の下の高いドーピング濃度（すなわち、井戸層５，５’）までのより深い深さ（少なくともソース領域深さ３０まで）に上昇する。プラグ６の後の導入により、共通の逆行性層は、逆行性層４，５および４’，５’に分割される。
【００６１】
プラグ６は、浅い深さにおいてより低いドーピング濃度を有し、より深いところで最高ドーピング濃度まで高濃度を有する逆行性層としても形成され得、その深さは、例示的には井戸層５，５’の最大ドーピング濃度の深さと同じまたはそれより深くに位置し得る。
【００６２】
深いｐ＋＋プラグを有する本発明の構造および製造方法は、ＭＯＳＦＥＴおよびＭＯＳ制御ＩＧＢＴなどのＭＯＳセル構造を有する異なる半導体装置に適用することができる。
【００６３】
別の実施形態では、層の導電型が切り替えられ、すなわち、第１の導電型のすべての層がｐ型（例えば、ドリフト層２およびソース領域３）であり、第２の導電型のすべての層がｎ型（例えば、チャネル層４、井戸層５およびプラグ６）である。
【符号の説明】
【００６４】
符号の説明
１    ＩＧＢＴ
１’    ＭＯＳＦＥＴ
１０    ワイドバンドギャップ基板製品
１２    第１の面
１４    第２の面
２    ドリフト層
２０    第１の主面
２２    第２の主面
２５    バッファ層
３，３’    ソース領域
３１    第２のドーパント
３０    ソース領域深さ
３２    第２のマスク
３４    第４のマスク
３５    第１のマスク層
３５’    残りの第１のマスク層
３６    第２のマスク層
４，４’    チャネル層
４１    第１のドーパント
４０    チャネル層深さ
４１    第１のドーパント
４２    第１のマスク
４４    多結晶シリコン層
４５    酸化物層
４６    第６のマスク
４７    非空乏チャネル層
４８    空乏チャネル層
４９    トップマスク層
４９’    残りのトップマスク層
５，５’    井戸層
５０    井戸層深さ
５１    第３のドーパント
５２    第３のマスク
５４    第５のマスク
６    プラグ
６０    プラグ深さ
６１    第４のドーパント
６２    第４のマスク
６５    コンタクト層
６７    コンタクト層深さ
７    ゲート電極
７０    ゲート層
７２    第１の絶縁層
７４    第２の絶縁層
８    コレクタ層
８０    ドレイン層
９    第１の主電極
９０    第２の主電極
【図１】
2018537858.tif 000003
【図２】
2018537858.tif 000004
【図３】
2018537858.tif 000005
【図４】
2018537858.tif 000006
【図５】
2018537858.tif 000007
【図６】
2018537858.tif 000008
【図７】
2018537858.tif 000009
【図８】
2018537858.tif 000010
【図９】
2018537858.tif 000011
【図１０】
2018537858.tif 000012
【図１１】
2018537858.tif 000013
【図１２】
2018537858.tif 000014
【図１３】
2018537858.tif 000015
【図１４】
2018537858.tif 000016
【図１５】
2018537858.tif 000017
【図１６】
2018537858.tif 000018
【図１７】
2018537858.tif 000019
【図１８】
2018537858.tif 000020
【図１９】
2018537858.tif 000021
【図２０】
2018537858.tif 000022
【図２１】
2018537858.tif 000023
【国際調査報告】
2018537858.tif 000024
2018537858.tif 000025
2018537858.tif 000026