(57)【要約】  デバイスの製作の方法が、デバイスの論理デバイスに結合された第１のメタライゼーション層を形成することを含む。方法は、デバイスの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）モジュールに結合された第２のメタライゼーション層を形成することをさらに含む。第２のメタライゼーション層は第１のメタライゼーション層とは無関係である。
2018525825.tif 000002
【特許請求の範囲】
【請求項１】
デバイスの製作の方法であって、
デバイスの論理デバイスに結合された第１のメタライゼーション層を形成するステップと、
前記デバイスの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）モジュールに結合された第２のメタライゼーション層を形成するステップであって、前記第２のメタライゼーション層が前記第１のメタライゼーション層とは無関係である、ステップと
を含む方法。
【請求項２】
前記第１のメタライゼーション層が、バック・エンド・オブ・ライン（ＢＥＯＬ）メタライゼーションプロセスを使用して形成され、前記第２のメタライゼーション層が、前記ＭＲＡＭモジュールに関連する１つまたは複数の構成要素を形成することを専用とするメタライゼーションプロセスを使用して形成される請求項１に記載の方法。
【請求項３】
前記ＢＥＯＬメタライゼーションプロセスが、メタライゼーション層の正の整数ｎを指定し、前記デバイスが少なくともｎ＋１個のメタライゼーション層を含む請求項２に記載の方法。
【請求項４】
前記第２のメタライゼーション層が、ダマシンプロセスを実施して前記１つまたは複数の構成要素を形成し、前記１つまたは複数の構成要素が、前記ＭＲＡＭモジュールのビット線または前記ＭＲＡＭモジュールのアレイ接点の１つまたは複数を含む請求項２に記載の方法。
【請求項５】
前記第２のメタライゼーション層を形成した後に、第３のメタライゼーション層を形成するステップをさらに含み、前記第１のメタライゼーション層が、前記第３のメタライゼーション層に関連する第２のピッチ未満の第１のピッチに関連付けられる請求項１に記載の方法。
【請求項６】
前記第１のピッチが、前記デバイスのバック・エンド・オブ・ライン（ＢＥＯＬ）メタライゼーションプロセスに準拠する特定のピッチである請求項５に記載の方法。
【請求項７】
前記第１のメタライゼーション層が、前記第３のメタライゼーション層に関連する第２の密度よりも高い第１の密度を有する請求項５に記載の方法。
【請求項８】
前記第１のメタライゼーション層を形成する前記ステップ、および前記第２のメタライゼーション層を形成する前記ステップが、命令を実行するプロセッサによって開始される請求項１に記載の方法。
【請求項９】
デバイスの製作中にプロセッサに動作を開始させるように前記プロセッサによって実行可能である命令を記憶するコンピュータ可読媒体であって、前記動作が、
デバイスの論理デバイスに結合された第１のメタライゼーション層を形成すること、および
前記デバイスの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）モジュールに結合された第２のメタライゼーション層を形成することであって、前記第２のメタライゼーション層が前記第１のメタライゼーション層とは無関係であること
を含むコンピュータ可読媒体。
【請求項１０】
前記第１のメタライゼーション層が、バック・エンド・オブ・ライン（ＢＥＯＬ）メタライゼーションプロセスを使用して形成され、前記第２のメタライゼーション層が、前記ＭＲＡＭモジュールに関連する１つまたは複数の構成要素を形成することを専用とするメタライゼーションプロセスを使用して形成される請求項９に記載のコンピュータ可読媒体。
【請求項１１】
前記ＢＥＯＬメタライゼーションプロセスが、メタライゼーション層の正の整数ｎを指定し、前記デバイスが少なくともｎ＋１個のメタライゼーション層を含む請求項１０に記載のコンピュータ可読媒体。
【請求項１２】
前記第２のメタライゼーション層を形成することが、ダマシンプロセスを実施して前記１つまたは複数の構成要素を形成することを含み、前記１つまたは複数の構成要素が、前記ＭＲＡＭモジュールのビット線または前記ＭＲＡＭモジュールのアレイ接点の１つまたは複数を含む請求項１０に記載のコンピュータ可読媒体。
【請求項１３】
前記動作が、前記第２のメタライゼーション層を形成した後に、第３のメタライゼーション層を形成することをさらに含み、前記第１のメタライゼーション層が、前記第３のメタライゼーション層に関連する第２のピッチ未満の第１のピッチに関連付けられる請求項９に記載のコンピュータ可読媒体。
【請求項１４】
前記第１のピッチが、前記デバイスのバック・エンド・オブ・ライン（ＢＥＯＬ）メタライゼーションプロセスに準拠する特定のピッチである請求項１３に記載のコンピュータ可読媒体。
【請求項１５】
前記第１のメタライゼーション層が、前記第３のメタライゼーション層に関連する第２の密度よりも高い第１の密度を有する請求項１３に記載のコンピュータ可読媒体。
【請求項１６】
第１のメタライゼーション層の第１の構造であって、集積回路の論理デバイスに結合された第１の構造と、
第２のメタライゼーション層の第２の構造であって、前記集積回路の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）モジュールの１つまたは複数の抵抗ベースの記憶素子に結合され、前記第１の構造とは無関係である、第２の構造と
を備える装置。
【請求項１７】
前記第１の構造が接点またはビアを含み、前記第２の構造が、前記ＭＲＡＭモジュールのビット線を含み、前記ＭＲＡＭモジュールのアレイ接点をさらに備える請求項１６に記載の装置。
【請求項１８】
第３のメタライゼーション層の第３の構造をさらに備え、前記第１のメタライゼーション層が、前記第３のメタライゼーション層に関連する第２のピッチ未満の第１のピッチに関連付けられる請求項１６に記載の装置。
【請求項１９】
前記第３の構造が金属領域またはビアを含む請求項１８に記載の装置。
【請求項２０】
前記ＭＲＡＭモジュールが、モジュール接点と、前記モジュール接点に結合された結合素子と、アレイ接点とをさらに含む請求項１６に記載の装置。
【請求項２１】
前記第１の構造および前記第２の構造を含む半導体ダイをさらに備える請求項１６に記載の装置。
【請求項２２】
モバイルデバイス、コンピュータ、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、テレビジョン、同調器、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、および固定位置データユニットからなるグループから選択されたデバイスをさらに備え、前記半導体ダイが前記デバイス内に統合される請求項２１に記載の装置。
【請求項２３】
データファイルを生成する方法であって、
半導体デバイスの少なくとも１つの物理的性質を表す設計情報を受け取るステップであって、前記半導体デバイスが、
第１のメタライゼーション層の第１の構造であって、集積回路の論理デバイスに結合された第１の構造と、
第２のメタライゼーション層の第２の構造であって、前記集積回路の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）モジュールの１つまたは複数の抵抗ベースの記憶素子に結合され、前記第１の構造とは無関係である、第２の構造と
を備える、ステップと、
ファイルフォーマットに準拠するように前記設計情報を変換するステップと、
変換した設計情報を含むデータファイルを生成するステップと
を含む方法。
【請求項２４】
前記データファイルがＧＤＳＩＩフォーマットを有し、前記設計情報がライブラリファイルを含む請求項２３に記載の方法。
【請求項２５】
前記設計情報が、前記論理デバイスを表現する論理デバイス設計情報を含み、前記ＭＲＡＭモジュールを表現するＭＲＡＭモジュール設計情報をさらに含む請求項２３に記載の方法。
【請求項２６】
前記第１の構造が接点またはビアを含む請求項２３に記載の方法。
【請求項２７】
前記第２の構造が、前記ＭＲＡＭモジュールのビット線または前記ＭＲＡＭモジュールのアレイ接点を含む請求項２３に記載の方法。
【請求項２８】
前記半導体デバイスが、第３のメタライゼーション層の第３の構造をさらに含む請求項２７に記載の方法。
【請求項２９】
前記第３の構造が金属領域またはビアを含む請求項２８に記載の方法。
【請求項３０】
前記第１の構造の第１の厚さが、前記第２の構造の第２の厚さ未満である請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（優先権の主張）
本願は、２０１５年８月１０日に出願された、本願と同じ所有者の米国非仮特許出願第１４／８２２，３２６号の優先権を主張し、その内容全体が、参照により本明細書に明白に組み込まれる。
【０００２】
本開示は、一般には半導体デバイスに関し、より詳細には、メモリデバイスを含む半導体デバイスに関する。
【背景技術】
【０００３】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスは、情報を記憶するために抵抗ベースの記憶素子を使用し得る。たとえば、磁気トンネル接合（ＭＴＪ）が、第１の論理値（たとえば、論理０値）を示すための低抵抗状態、または第２の論理値（たとえば、論理１値）を示すための高い抵抗状態のどちらかを有するようにプログラムされ得る。
【０００４】
いくつかの半導体デバイスは、１つまたは複数の他の構成要素を有するＭＲＡＭデバイスを単一の集積回路に統合する。たとえば、集積回路は、基板と、基板上に形成されたデバイスと、集積回路のメタライゼーション層を使用してデバイスの上に形成されたＭＲＡＭデバイスとを含み得る。この実施例では、ＭＲＡＭデバイスとデバイスとは、メタライゼーション層を「共有」し得る。たとえば、メタライゼーション層は、両方のデバイスに関連する配線を含み得る。
【０００５】
いくつかの環境では、メタライゼーション層内にＭＲＡＭデバイスを形成することは、集積回路の製造コストおよび複雑さを増大させ得る。たとえば、ＭＲＡＭデバイスの配線と、デバイスの配線とがメタライゼーション層を「共有」する場合、集積回路の設計が、製作設計規則に準拠するため、または集積回路の物理レイアウトに準拠するために修正され得る。集積回路の設計を修正することは製造コストを増大させ得る。
【発明の概要】
【課題を解決するための手段】
【０００６】
メモリデバイス（たとえば、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス）に関連する１つまたは複数の構成要素が、専用（または「カスタム化」）メタライゼーション層を使用して形成される。例示的実施例として、専用メタライゼーション層は、ＭＲＡＭデバイスに結合されたビット線を作成するため、またはＭＲＡＭデバイスに結合された接点を形成するために使用され得る。専用メタライゼーション層は、メタライゼーションプロセスによって指定されたメタライゼーション層間に「挿入」され得る。たとえば、バック・エンド・オブ・ライン（ＢＥＯＬ）メタライゼーションプロセスがｎ個のメタライゼーション層を指定する場合、ＭＲＡＭデバイスを製作することは、ｎ個のメタライゼーション層を形成する代わりに、ｎ＋１個のメタライゼーション層を形成することを含み得る（ただしｎは、メタライゼーションプロセスによって指定されたメタライゼーション層の数を示す）。
【０００７】
専用メタライゼーション層は、特定のメタライゼーション層と、その特定のメタライゼーション層よりも密度の低い別のメタライゼーション層との間に配置され得る。たとえば、専用メタライゼーション層は、メタライゼーションプロセスによって指定された「高密度の金属層」の上、かつ「厚い金属層」の下に配置され得る。高密度のメタライゼーション層と厚い金属層との間にＭＲＡＭデバイスを形成することによって、高密度の金属層によって可能にされた「高密度」のフィーチャサイズ（その結果、高いデータ記憶密度が得られる）を使用して、ＭＲＡＭデバイスの抵抗ベースの記憶素子のサイズが削減され得るとともに、厚い金属層がＭＲＡＭデバイスを他のデバイス構成要素（たとえば、プロセッサや他のデバイスなどの論理領域）に結合することも可能にする。（１つまたは複数の高密度の金属層を使用する代わりに）厚い金属層を使用してＭＲＡＭデバイスを他のデバイス構成要素に結合することによって、ＭＲＡＭデバイスおよび他のデバイス構成要素の間の、高密度の金属層の「共有」が回避または低減され得る。たとえば、ＭＲＡＭデバイスに関連する構造（たとえば、ビット線または接点）は、（製作コストおよび複雑さを増大させ得る、構造および配線のためにメタライゼーション層を「共有」することの代わりに）他のデバイス構成要素の配線とは無関係であり得る（たとえば、他のデバイス構成要素の配線と比較して、１つまたは複数の異なるメタライゼーション層を使用して形成され得る）。
【０００８】
さらに、ＭＲＡＭデバイスを他のデバイス構成要素に接続するための厚い金属層の使用は、他のデバイス構成要素のＭＲＡＭデバイスの寄生効果を低減し得る。たとえば、より厚い金属を使用して製作されたデバイス構成要素は、（より薄い金属を使用する製作と比較して）他のデバイス構成要素に対して引き起こす抵抗性容量性（ＲＣ）寄生効果を少なくし得る。したがって、より厚い金属を使用してＭＲＡＭデバイスを製作することは、他のデバイス構成要素に対するＭＲＡＭデバイスのＲＣ寄生効果を低減し得る（逆も同様である）。別の実施例として、ＭＲＡＭデバイスおよび他の構成要素の配線の間の、メタライゼーション層の「共有」を回避することは、他のデバイス構成要素に対するＭＲＡＭデバイスの寄生効果を低減し得る（逆も同様である）。寄生効果を低減することは、設計の再シミュレーション、設計の再認定、デバイスのレイアウトの修正、または設計に関連するＲＣ寄生モデルの修正を回避することなどによって、ＭＲＡＭデバイスおよび他の構成要素を単一の集積回路上に統合することに関連する設計プロセスを簡略化し得る。
【０００９】
特定の実施例では、デバイスの製作の方法は、デバイスの論理デバイスに結合された第１のメタライゼーション層を形成することを含む。方法は、デバイスのＭＲＡＭモジュールに結合された第２のメタライゼーション層を形成することをさらに含む。第２のメタライゼーション層は第１のメタライゼーション層とは無関係である。
【００１０】
別の特定の実施例では、コンピュータ可読媒体が、デバイスの製作中にプロセッサに動作を開始させるようにプロセッサによって実行可能である命令を記憶する。動作は、デバイスの論理デバイスに結合された第１のメタライゼーション層を形成することを含む。動作は、デバイスのＭＲＡＭモジュールに結合された第２のメタライゼーション層を形成することをさらに含む。第２のメタライゼーション層は第１のメタライゼーション層とは無関係である。
【００１１】
別の特定の実施例では、装置は、第１のメタライゼーション層の第１の構造を含む。第１の構造は、集積回路の論理デバイスに結合される。装置は、第２のメタライゼーション層の第２の構造をさらに含む。第２の構造は、集積回路のＭＲＡＭモジュールの１つまたは複数の抵抗ベースの記憶素子に結合される。第２の構造は第１の構造とは無関係である。
【００１２】
別の特定の実施例では、データファイルを生成する方法が、半導体デバイスの少なくとも１つの物理的性質を表す設計情報を受け取ることを含む。半導体デバイスは、集積回路の第１のメタライゼーション層の第１の構造を含む。第１の構造は論理デバイスに結合される。半導体デバイスは、第２のメタライゼーション層の第２の構造をさらに含む。第２の構造は、集積回路のＭＲＡＭモジュールの１つまたは複数の抵抗ベースの記憶素子に結合される。第２の構造は第１の構造とは無関係である。方法は、ファイルフォーマットに準拠するように設計情報を変換すること、および変換した設計情報を含むデータファイルを生成することをさらに含む。
【００１３】
開示される実施例のうちの少なくとも１つによってもたらされた１つの特定の利点は、集積回路上の複数のデバイスの簡略化された統合である。たとえば、ＭＲＡＭモジュールの１つまたは複数の構造は、他の構成要素（たとえば、論理デバイス）とは無関係であるので、いくつかの構成要素の間でメタライゼーション層を「共有」するデバイスと比較して、（たとえば、設計の再シミュレーション、設計の再認定、デバイスのレイアウトの修正、設計に関連するＲＣ寄生モデルの修正を回避することによって）ＭＲＡＭモジュールおよび他の構成要素の統合が簡略化され得る。以下のセクションを含む本願全体を検討した後に、本開示の他の態様、利点、および特徴が明らかとなるであろう。
【図面の簡単な説明】
【００１４】
【図１】第１の製作プロセスを使用して製作され得るデバイスなどのデバイスの第１の特定の例示的実施例を示す図である。
【図２】第１の製作プロセスの第１のステージ中のデバイスの特定の例示的実施例を示す図である。
【図３】第１の製作プロセスの第２のステージ中のデバイスの特定の例示的実施例を示す図である。
【図４】第１の製作プロセスの第３のステージ中のデバイスの特定の例示的実施例を示す図である。
【図５】第１の製作プロセスの第４のステージ中のデバイスの特定の例示的実施例を示す図である。
【図６】第１の製作プロセスの第５のステージ中のデバイスの特定の例示的実施例を示す図である。
【図７】第１の製作プロセスの第６のステージ中のデバイスの特定の例示的実施例を示す図である。
【図８】第２の製作プロセスの第１のステージ中のデバイスの特定の例示的実施例を示す図である。
【図９】第２の製作プロセスの第２のステージ中のデバイスの特定の例示的実施例を示す図である。
【図１０】第２の製作プロセスの第３のステージ中のデバイスの特定の例示的実施例を示す図である。
【図１１】第２の製作プロセスの第４のステージ中のデバイスの特定の例示的実施例を示す図である。
【図１２】第２の製作プロセスの第５のステージ中のデバイスの特定の例示的実施例を示す図である。
【図１３】図１〜図７の第１の製作プロセスを使用して製作されたデバイス、図８〜図１２の第２の製作プロセスを使用して製作されたデバイス、またはその両方などのデバイスの製作の方法の特定の例示的実施例の流れ図である。
【図１４】１つまたは複数の電子デバイスを製造するための製作プロセスの例示的実施例データフロー図である。
【図１５】電子デバイスの例示的実施例のブロック図である。
【発明を実施するための形態】
【００１５】
図１を参照すると、デバイスの特定の例示的実施例が示されており、全般的に１００と指定される。デバイス１００は、半導体ダイなどの集積回路内に含まれ得る。
【００１６】
デバイス１００は、シリコン基板などの基板１０１を含む。デバイス１００は領域１０４をさらに含む。領域１０４は、デバイス１００の複数の層を使用して形成された１つまたは複数のデバイスを含み得る。たとえば、領域１０４は、相補型金属酸化物半導体（ＣＭＯＳ）論理プロセスを使用して形成された論理デバイス（たとえば、プロセッサ、または別のデバイス）を含み得る。領域１０４は、論理デバイスに関連する配線をさらに含み得る。たとえば、配線は、ビア１１０に論理デバイスを接続し得る。
【００１７】
デバイス１００は、バック・エンド・オブ・ライン（ＢＥＯＬ）メタライゼーションプロセスに関連する複数のメタライゼーション層などの複数のメタライゼーション層を使用して形成された１つまたは複数の第１の構造をさらに含む。例示のために、図１は、第１のメタライゼーション層１０２の第１の部分１０６（たとえば、第１の接点）と、第１のメタライゼーション層１０２の第２の部分１０７（たとえば、第２の接点）と、第１のメタライゼーション層１０２の第３の部分１０８（たとえば、第３の接点）とを示す。第１のメタライゼーション層１０２は、堆積プロセスを使用して（たとえば、ダマシンプロセスに従って銅などの金属を堆積させることによって）形成され得る。第１の層間誘電体（ＩＬＤ）１０５が部分１０６〜１０８の周りに充填され得、１つまたは複数のビアが、領域１０４内に含まれる論理デバイスに部分１０６〜１０８を接続し得る。たとえば、ビア１１０は、領域１０４内に含まれる論理デバイスに第３の部分１０８を接続し得る。部分１０６〜１０８およびビア１１０は、領域１０４内に形成された論理デバイスなどの論理デバイスに関連付けられ得る（たとえば、論理デバイスに結合され得る）。
【００１８】
デバイス１００は、第１のメタライゼーション層１０２の上に形成された磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）モジュール１６０をさらに含み得る。ＭＲＡＭモジュール１６０は、代表的な抵抗ベースの記憶素子２２６などの複数の抵抗ベースの記憶素子を含み得る。デバイス１００の各々の抵抗ベースの記憶素子は、第１の論理値（たとえば、論理０値）を示すための低抵抗状態、または第２の論理値（たとえば、論理１値）を示すための高抵抗状態のどちらかに調節され得る磁気トンネル接合（ＭＴＪ）デバイスを含み得る。抵抗ベースの記憶素子２２６は結合素子２２８を含み得る（または結合素子２２８に接続され得る）。図１の実施例は例示的なものであること、およびデバイス１００は複数の抵抗ベースの記憶素子を含み得ることを理解されたい。
【００１９】
ＭＲＡＭモジュール１６０は、第２のメタライゼーション層１６１を使用して（たとえば、ダマシンプロセスに従って銅などの金属を堆積させることによって）形成された１つまたは複数の構成要素をさらに含む。例示のために、ＭＲＡＭモジュール１６０は、モジュール接点１５３およびアレイ接点１５４を含み得る。モジュール接点１５３は、第２のメタライゼーション層１６１の第１の部分（たとえば、ビット線１４７）を含み得、アレイ接点１５４は、第２のメタライゼーション層１６１の第２の部分１４８と、第２のメタライゼーション層１６１のビア１４９とを含み得る。ビット線１４７およびアレイ接点１５４は、ＭＲＡＭモジュール１６０に関連付けられ（たとえば、ＭＲＡＭモジュール１６０に結合され、またはＭＲＡＭモジュール１６０内に統合され）得る。ビット線１４７は、ＭＲＡＭモジュール１６０の１つまたは複数の抵抗ベースの記憶素子（たとえば、抵抗ベースの記憶素子２２６）にバイアスをかけるように構成され得る。モジュール接点１５３およびアレイ接点１５４の周りに第２のＩＬＤ１３８が充填され得る。第２のＩＬＤ１３８は、多孔質の低ｋ材料（ただしｋは誘電体材料の誘電率を示す）、または従来型誘電体材料、たとえば酸化シリコンを含み得る。
【００２０】
デバイス１００は、第３のメタライゼーション層１６５を使用して（たとえば、材料をエッチングして空洞およびトレンチを形成することによって、かつデュアルダマシンプロセスなどを使用して空洞およびトレンチ内に銅を充填することによって）形成された１つまたは複数の構成要素をさらに含む。たとえば、銅が空洞内に充填されてビア１６８が形成され得、銅がトレンチ内に充填されて金属領域１６４が形成され得る。金属領域１６４およびビア１６８の周りに第３のＩＬＤ１６２が充填され得る。
【００２１】
デバイス１００は、ＭＲＡＭ領域１１２、エッジ領域１１４、および論理領域１１６をさらに含む。ＭＲＡＭ領域１１２は、複数の抵抗ベースの記憶素子（たとえば、抵抗ベースの記憶素子２２６を含むメモリ）、モジュール接点１５３、および第１の部分１０６を含み得る。エッジ領域１１４は、ＭＲＡＭ領域１１２および論理領域１１６に隣接し得る。エッジ領域１１４は、アレイ接点１５４および第２の部分１０７を含み得る。論理領域１１６は、金属領域１６４、ビア１６８、第３の部分１０８、およびビア１１０を含み得る。メタライゼーション層の下に製作され得る半導体デバイスは、図が見やすいように図１または任意の後続の図には図示されていない。
【００２２】
第１のメタライゼーション層１０２は、デバイス１００の製作中に形成された高密度の金属層に対応し得る。本明細書では、「高密度」の金属層は、比較的小さいピッチを有し得る（その結果、互いに比較的近い、すなわち比較的「高密度」の構成要素が得られる）。例示のために、ＢＥＯＬメタライゼーションプロセスは、ＢＥＯＬメタライゼーションプロセスの「最小」ピッチなどの、第１のメタライゼーション層１０２に関連する第１のピッチ１７１を指定し得る。ＢＥＯＬメタライゼーションプロセスは、第１のメタライゼーション層１０２の後に堆積されたメタライゼーション層を使用して形成されたデバイス１００の構成要素が第１のピッチ１７１よりも大きいピッチを有し得ることを指定し得る。たとえば、第３のメタライゼーション層１６５は、少なくとも（第１のメタライゼーション層１０２の第１のピッチ１７１よりも大きい）第２のピッチ１７５を有するべきである「厚い」金属層であり得る。
【００２３】
非限定的で例示的な実施例として、ＢＥＯＬメタライゼーションプロセスは、メタライゼーション層１、２、３、４、５（Ｍ１、Ｍ２、Ｍ３、Ｍ４、およびＭ５）が第１のピッチ１７１に対応するピッチを有し得ることを指定し得る。ＢＥＯＬメタライゼーションプロセスは、メタライゼーション層Ｍ１〜Ｍ５の上に形成されたメタライゼーション層（メタライゼーション層６（Ｍ６）など）に関連する第２のピッチ（たとえば、第２のピッチ１７５）が第１のピッチ１７１よりも大きくなるべきである（たとえば、第１のピッチ１７１の約２倍以上）であることをさらに指定し得る。この実施例では、領域１０４はメタライゼーション層Ｍ１〜Ｍ４を含み得、第１のメタライゼーション層１０２はメタライゼーション層Ｍ５に対応し得、第３のメタライゼーション層１６５はメタライゼーション層Ｍ６に対応し得る。このケースでは、ＭＲＡＭモジュール１６０の１つまたは複数の構成要素（たとえば、モジュール接点１５３およびアレイ接点１５４）が、メタライゼーション層Ｍ５とＭ６との間に第２のメタライゼーション層１６１を「挿入」することによって形成され得る。
【００２４】
さらに例示するために、第１のメタライゼーション層１０２の第１の構造が、第１の厚さ１７２を有し得る。例示的実施例として、第１の構造は、部分１０６〜１０８またはビア１１０のいずれかを含み得る。第２のメタライゼーション層１６１の第２の構造が、第２の厚さ１７３を有し得る。たとえば、第２の構造は、ビット線１４７、第２の部分１４８、またはビア１４９を含み得る。第３のメタライゼーション層１６５の第３の構造が、第１の厚さ１７２よりも厚い第３の厚さ１７４を有し得る。たとえば、ＢＥＯＬメタライゼーションプロセスは、第３の厚さ１７４が第１の厚さ１７２よりも厚くなるべきであることを指定し得る。第２の厚さ１７３は、第１の厚さ１７２および第３の厚さ１７４とは無関係であり得る。たとえば、ＢＥＯＬメタライゼーションは第２の厚さ１７３を指定しないことがある。いくつかの実装では、第２の厚さ１７３は、第１の厚さ１７２に等しく設定され得る（たとえば、ＭＲＡＭモジュール１６０のデータ記憶密度を増大させるための最小の厚さ）。
【００２５】
ＭＲＡＭ特有のメタライゼーション層（たとえば、第２のメタライゼーション層１６１）の使用は、（抵抗ベースの記憶素子２２６などの構成要素を製作するために第１のメタライゼーション層１０２の短縮されたピッチを使用することによって）ＭＲＡＭモジュール１６０の高いデータ記憶密度を容易にし得るとともに、ＭＲＡＭモジュール１６０および領域１０４の１つまたは複数の構成要素（たとえば、領域１０４内に含まれる論理デバイス）の間の特定のメタライゼーション層の「共有」も回避する。メタライゼーション層の「共有」を回避することは、デバイス設計および製作を簡略化し得、デバイスコストを削減する。
【００２６】
さらに例示するために、デバイス１００を製作するための第１の製作プロセスの一例が、図２〜図７を参照しながら説明される。第１の製作プロセスは例示のために説明されること、および他の製作プロセスは本開示の範囲内にあることを理解されたい。
【００２７】
図２を参照すると、第１の製作プロセスの第１のステージ中のデバイスが示されており、全般的に２００と指定される。図２では、デバイス２００は底部キャップ層２１８（たとえば、銅キャップ層）を含む。バッファ層２２０が、（たとえば、堆積プロセスを使用して）底部キャップ層２１８上に形成され得る。バッファ層２２０は、酸化物材料、酸化シリコン材料、窒化シリコン材料、別の材料、またはそれらの組合せを含み得る。バッファ層２２０は、化学機械平坦化（ＣＭＰ）プロセスなどを使用して平滑化または平坦化され得る。
【００２８】
デバイス２００は、第１の底部電極２３４および第２の底部電極２３６をさらに含む。底部電極２３４、２３６は、底部キャップ層２１８およびバッファ層２２０の空洞（たとえば、エッチングプロセスを使用して作成された空洞）内に形成され得る。底部電極２３４、２３６は、窒化タンタル（ＴａＮ）やタングステン（Ｗ）材料などの導電性材料２３２、２３３を含み得る。第１の底部電極２３４は、窒化タンタル（ＴａＮ）材料などの材料２３０をさらに含み得、第２の底部電極２３６は、ＴａＮ材料などの材料２３１をさらに含み得る。例示的実施例として、材料２３０、２３１は、プラズマ気相堆積（ＰＶＤ）プロセスを使用して形成され得る
【００２９】
抵抗ベースの記憶素子２２６は第１の底部電極２３４上に形成され得る。たとえば、複数の層（たとえば、自由層、トンネル障壁層、および固定層）が（たとえば、１つまたは複数のＰＶＤプロセスを使用して）形成され、（たとえば、エッチングプロセスを使用して）エッチングされ、抵抗ベースの記憶素子２２６のＭＴＪデバイスが画定され得る。いくつかの応用例では、ＭＴＪデバイスは、１つまたは複数のリソグラフィックプロセスを使用して形成され得る。いくつかの実装では、結合素子２２８は、（エッチングプロセス中に抵抗ベースの記憶素子を保護するために）エッチングプロセス中にマスクとして機能する。結合素子２２８は、ＴａＮ材料、窒化チタン（ＴｉＮ）材料、別の材料、またはそれらの組合せを含み得る。
【００３０】
デバイス２００はパッシベーション層２２２をさらに含み得る。たとえば、パッシベーション層２２２は、窒化シリコン材料、酸化シリコン材料、酸化アルミニウム材料、別の材料、またはそれらの組合せを含み得る。
【００３１】
図３を参照すると、第１の製作プロセスの第２のステージ中のデバイスが示されており、全般的に３００と指定される。図３では、第２のＩＬＤ１３８が、（たとえば、成長プロセスを使用して）パッシベーション層２２２上に形成されている。ハードマスク（ＨＭ）３４０が、（たとえば、ＰＶＤプロセスを使用して）第２のＩＬＤ１３８上に形成され得る。ＨＭ３４０は、ＴｉＮ材料、別の材料、またはそれらの組合せを含み得る。
【００３２】
いくつかのケースでは、第２のＩＬＤ１３８の第１の高さ３９９が、図１のＭＲＡＭモジュール１６０、図１の第２のメタライゼーション層１６１、またはその両方の１つまたは複数の特性に基づいて選択される。例示のために、メタライゼーション層１０２、１６５に関連するＢＥＯＬメタライゼーションプロセスが、第１の高さ３９９未満の第２のＩＬＤ１３８の第２の高さを指定し得る。第１の高さ３９９は、図１のＭＲＡＭモジュール１６０、図１の第２のメタライゼーション層１６１、またはその両方の１つまたは複数の構成要素を収容するために（第２の高さの代わりに）選択され得る。たとえば、第１の高さ３９９は、図４を参照しながらさらに説明されるように、第２のＩＬＤ１３８内の空洞のエッチングを含むダマシンプロセスの使用を可能にするために選択され得る。
【００３３】
図４を参照すると、第１の製作プロセスの第３のステージ中のデバイスが示されており、全般的に４００と指定される。図４では、第１の空洞４４１および第２の空洞４４２が作成されている。たとえば、エッチングプロセスは、ＨＭ３４０、第２のＩＬＤ１３８、およびパッシベーション層２２２をエッチングするために実施される。
【００３４】
いくつかの実装では、第１の製作プロセスの１つまたは複数の動作中に保護デバイス４０２が使用される。たとえば、保護デバイス４０２は、（たとえば、空洞４４１、４４２を作成するために使用されるエッチングプロセスの間の）ＭＲＡＭ領域１１２およびエッジ領域１１４を目標とする１つまたは複数の動作中に論理領域１１６を保護（たとえば、分離）するシールド、カバー、マスク、または別のデバイスを含み得る。他の実装では、保護デバイス４０２の使用は、（たとえば、ダミーエッチングやダミー充填など、保護デバイス４０２の代わりに１つまたは複数の「ダミー」プロセスを使用することによって）第１の製作プロセスから省略され得る。
【００３５】
図５を参照すると、第１の製作プロセスの第４のステージ中のデバイスが示されており、全般的に５００と指定される。図５では、第１の障壁層５４９および第２の障壁層５５０が、それぞれ図４の空洞４４１、４４２内に形成されている。図５はまた、ビット線１４７、第２の部分１４８、およびビア１４９が障壁層５４９、５５０上に形成されていることを示す。
【００３６】
例示的実装では、障壁層５４９、５５０、ビット線１４７、第２の部分１４８、およびビア１４９は、図４の空洞４４１、４４２を事前洗浄すること、および空洞４４１、４４２内に障壁材料を堆積させて障壁層５４９、５５０を形成することを含むダマシンプロセス（たとえば、デュアルダマシンプロセス）を使用して形成される。ダマシンプロセスは、障壁層５４９、５５０上にシード層を形成すること、およびシード層をめっきして、ビット線１４７、第２の部分１４８、およびビア１４９を形成することをさらに含み得る。ビット線１４７、第２の部分１４８、およびビア１４９を形成した後、ダマシンプロセスはまた、平滑化または平坦化プロセス（たとえば、ＣＭＰプロセス）を実施して、図５のデバイス５００を形成することをも含み得る。いくつかの実装では、ダマシンプロセスの１つまたは複数の動作中に、保護デバイス４０２が論理領域１１６を保護するために使用され得る。
【００３７】
特定の応用例に応じて、ビア１４９は「カスタム」サイズ（たとえば、高さ）を有し得る。たとえば、ビア１４９は、図１のビア１６８の高さとは異なる高さを有し得る。別の実施例として、メタライゼーション層１０２、１６５に関連するＢＥＯＬメタライゼーションプロセスが、（ビア１４９の高さを指定することなく）ビア１６８の高さを指定し得る。いくつかのケースでは、ビア１４９は、「カスタム」マスク（たとえば、ビア１４９の高さに基づいてなど、ビア１４９の１つまたは複数の物理的特性に基づいて形成されたマスク）を使用して製作され得る。
【００３８】
図６を参照すると、第１の製作プロセスの第５のステージ中のデバイスが示されており、全般的に６００と指定される。図６では、第１のエレクトロマイグレーション（ＥＭ）キャップ６５１および第２のＥＭキャップ６５２が、それぞれビット線１４７および第２の部分１４８上に形成されている。たとえば、ＥＭキャップ６５１、６５２は、たとえば自己整合されたプロセスを使用して、材料を堆積させることによって形成され得る。ＥＭキャップ６５１、６５２は、ＣｏＷＰ材料、別の材料、またはそれらの組合せを含み得る。いくつかの実装では、保護デバイス４０２は、ＥＭキャップ６５１、６５２の形成中に論理領域１１６を保護するために使用され得る。
【００３９】
図７を参照すると、第１の製作プロセスの第６のステージ中のデバイスが示されており、全般的に７００と指定される。図７では、第３のＩＬＤ１６２が（たとえば、成長プロセスを使用して）形成され、（たとえば、エッチングプロセスを使用して）エッチングされ、トレンチ７０２および空洞７０４が画定されている。論理領域１１６を保護するために保護デバイス４０２が使用される実装では、トレンチ７０２および空洞７０４を画定する前に保護デバイス４０２が除去され得る。
【００４０】
図２〜図７を参照しながら説明された第１の製作プロセスはまた、トレンチ７０２内に図１の金属領域１６４を形成すること、空洞７０４内に図１のビア１６８を形成して、図１のデバイス１００を形成することをも含み得る。たとえば、厚金属デュアルダマシンプロセスが、トレンチ７０２内および空洞７０４内に金属（たとえば、銅）を堆積させること、および（たとえば、ＣＭＰプロセスを使用して）金属を平坦化して、図１のデバイス１００を形成することを含み得る。厚金属デュアルダマシンプロセスは、他のメタライゼーション層（たとえば、第１のメタライゼーション層１０２）よりも大きいピッチを有するいくつかのメタライゼーション層（たとえば、第３のメタライゼーション層１６５）に関連付けられ得る。
【００４１】
図８〜図１２は、第２の製作プロセスに関連するステージを示す。たとえば、図１２を参照すると、第２の製作プロセスが使用されて、デバイス１２００が形成され得る。いくつかの応用例では、第２の製作プロセスは、以下でさらに説明されるように、ビア１４９の製作を回避することによって、第１の製作プロセスと比較して、使用されるマスク数を削減し得る。第２の製作プロセスは例示のために説明されること、および他の製作プロセスは本開示の範囲内にあることを理解されたい。
【００４２】
図８を参照すると、第２の製作プロセスの第１のステージ中のデバイスが示されており、全般的に８００と指定される。デバイス８００のいくつかの特徴は、図１〜図７を参照しながら説明された特徴に対応し得る。図８の実施例では、デバイス８００は（図４の第２の空洞４４２の代わりに）第２の空洞８４２を含み得る。たとえば、第２の空洞８４２を画定するために使用されるエッチングプロセスが、（図４の実施例のように、第２の底部電極２３６に到達して第２の底部電極２３６の表面を露出させる代わりに）第２の底部電極２３６に到達する前に停止し得る。
【００４３】
いくつかの実装では、第２の製作プロセスの１つまたは複数の動作中に保護デバイス４０２が使用される。たとえば、保護デバイス４０２は、（たとえば、空洞４４１、８４２を作成するために使用されるエッチングプロセスの間の）ＭＲＡＭ領域１１２およびエッジ領域１１４を目標とする１つまたは複数の動作中に論理領域１１６を保護（たとえば、分離）するシールド、カバー、マスク、または別のデバイスを含み得る。他の実装では、保護デバイス４０２の使用は、（たとえば、ダミーエッチングやダミー充填など、保護デバイス４０２の代わりに１つまたは複数の「ダミー」プロセスを使用することによって）第２の製作プロセスから省略され得る。
【００４４】
図９を参照すると、第２の製作プロセスの第２のステージ中のデバイスが示されており、全般的に９００と指定される。デバイス９００は、図８の第２の空洞８４２内に形成されたアレイ接点９５４を含む。アレイ接点９５４は、障壁層９５０および第２の部分９４８を含み得る。
【００４５】
例示的実装では、障壁層５４９、９５０、ビット線１４７、および第２の部分９４８は、図８の空洞４４１、８４２を事前洗浄すること、および空洞４４１、８４２内に障壁材料を堆積させて障壁層５４９、９５０を形成することを含むダマシンプロセス（たとえば、単一のダマシンプロセス）を使用して形成される。ダマシンプロセスは、障壁層５４９、９５０上にシード層を形成すること、およびシード層をめっきして、ビット線１４７および第２の部分９４８を形成することをさらに含み得る。ビット線１４７および第２の部分９４８を形成した後、ダマシンプロセスはまた、平滑化または平坦化プロセス（たとえば、ＣＭＰプロセス）を実施して、図９のデバイス９００を形成することをも含み得る。いくつかの実装では、ダマシンプロセスの１つまたは複数の動作中に、保護デバイス４０２が論理領域１１６を保護するために使用され得る。
【００４６】
図１０を参照すると、第２の製作プロセスの第３のステージ中のデバイスが示されており、全般的に１０００と指定される。図１０では、第１のＥＭキャップ６５１および第２のＥＭキャップ１０５２が、それぞれビット線１４７および第２の部分９４８上に形成されている。たとえば、ＥＭキャップ６５１、１０５２は、たとえば自己整合されたプロセスを使用して、材料を堆積させることによって形成され得る。ＥＭキャップ６５１、１０５２は、ＣｏＷＰ材料、別の材料、またはそれらの組合せを含み得る。いくつかの実装では、保護デバイス４０２は、ＥＭキャップ６５１、１０５２の形成中に論理領域１１６を保護するために使用され得る。
【００４７】
図１１を参照すると、第２の製作プロセスの第４のステージ中のデバイスが示されており、全般的に１１００と指定される。図１１では、第３のＩＬＤ１６２が（たとえば、成長プロセスを使用して）形成され、（たとえば、エッチングプロセスを使用して）エッチングされ、トレンチ７０２、空洞７０４、および空洞１１０６が画定されている。空洞７０４を形成することは、第３の部分１０８の表面を露出させ得、空洞１１０６を形成することは、第２のＥＭキャップ１０５２の表面を露出させ得る。論理領域１１６を保護するために保護デバイス４０２が使用される実装では、トレンチ７０２および空洞７０４、１１０６を画定する前に保護デバイス４０２が除去され得る。
【００４８】
図１２を参照すると、第２の製作プロセスの第５のステージ中のデバイスが示されており、全般的に１２００と指定される。デバイス１２００は、（トレンチ７０２内の）金属領域１６４、（空洞７０４内の）ビア１６８、および（空洞１１０６内の）ビア１２７０を含み得る。ビア１２７０は、第２のＥＭキャップ１０５２に結合され、金属領域１６４にも結合される。
【００４９】
金属領域１６４およびビア１６８、１２７０は、厚金属デュアルダマシンプロセスを使用して形成され得る。厚金属デュアルダマシンプロセスは、トレンチ７０２内および空洞７０４、１１０６内に金属（たとえば、銅）を堆積させること、および（たとえば、ＣＭＰプロセスを使用して）金属を平坦化して、デバイス１２００を形成することを含み得る。厚金属デュアルダマシンプロセスは、他のメタライゼーション層（たとえば、第１のメタライゼーション層１０２）よりも大きいピッチを有するいくつかのメタライゼーション層（たとえば、第３のメタライゼーション層１６５）に関連付けられ得る。
【００５０】
いくつかの応用例では、第２の製作プロセスは、第１の製作プロセスと比較して１つ少ないマスクを使用し得る。たとえば、ビア１４９はビア１６８とは異なる高さを有するので（たとえば、ＭＲＡＭモジュール１６０がメタライゼーション層１０２、１６５の間に「挿入」されているので）、ビア１４９の形成は「カスタム」マスクを利用し得る。さらに、いくつかのケースでは、ビア１２７０の高さが、メタライゼーション層１０２、１６５に関連するＢＥＯＬメタライゼーションプロセスによって指定され得る。したがって、（ビア１４９の代わりに）ビア１２７０を形成して、第３のメタライゼーション層１６５にＭＲＡＭモジュール１６０を接続することは、デバイス製作中に使用されるマスク数を削減し得る。いくつかの応用例では、第１の製作プロセスの使用は、（ビア１２７０の製作を回避することによって）第３のメタライゼーション層１６５を形成するために使用されるメタライゼーションプロセスの修正を回避し得る。さらに、デバイス１００は、（たとえば、「厚い」メタライゼーションプロセスを使用して製作され得、ビア１４９よりも大きいサイズを有し得るビア１２７０を使用する代わりに、ビア１４９を使用して第３のメタライゼーション層１６５にＭＲＡＭモジュール１６０を接続することによって）デバイス１２００と比較して小さいサイズを有し得る。したがって、特定の応用例に基づいて、第１の製作プロセスまたは第２の製作プロセスが選択され得る。
【００５１】
図１３を参照すると、方法の特定の例示的実施例が示されており、全般的に１３００と指定される。方法１３００は、（たとえば、図２〜図７を参照して説明された第１の製作プロセスを使用する）図１のデバイス１００の製作中、（たとえば、図８〜図１２を参照して説明された第２の製作プロセスを使用する）図１２のデバイス１２００の製作中、またはその両方などのデバイスの製作中に実施され得る。
【００５２】
方法１３００は、１３０２において、デバイスの論理デバイスに結合された第１のメタライゼーション層を形成することを含む。例示のために、第１のメタライゼーション層は第１のメタライゼーション層１０２に対応し得、論理デバイスは領域１０４内に形成され得る。
【００５３】
方法１３００は、１３０４において、デバイスのＭＲＡＭモジュールに結合された第２のメタライゼーション層を形成することをさらに含む。例示的実施例として、ＭＲＡＭモジュールはＭＲＡＭモジュール１６０に対応し得、第２のメタライゼーション層は第２のメタライゼーション層１６１に対応し得る。第２のメタライゼーション層は第１のメタライゼーション層とは無関係である。たとえば、第１のメタライゼーション層１０２は、領域１０４内に形成された論理デバイスの１つまたは複数の配線構成要素「専用」であり得る。
【００５４】
別の実施例として、論理領域１１６は、ＭＲＡＭ領域１１２およびエッジ領域１１４を目標とする１つまたは複数の動作中に（たとえば、保護デバイス４０２を使用して）保護され得る。たとえば、第１のメタライゼーション層１０２の１つまたは複数の構成要素（たとえば、部分１０６〜１０８）は、１つまたは複数の他のデバイス構成要素に論理デバイスを接続すること「専用」であり得、第２のメタライゼーション層１６１は、１つまたは複数の他のデバイス構成要素にＭＲＡＭモジュール１６０を接続すること「専用」であり得る。別の実施例として、論理領域１１６は、ＭＲＡＭ領域１１２およびエッジ領域１１４を目標とする１つまたは複数の動作中に（たとえば、保護デバイス４０２を使用して）保護され得る（その結果、第２のメタライゼーション層１６１の構成要素は、論理領域１１６の構成要素とは無関係に形成される）。
【００５５】
第１のメタライゼーション層は、ＢＥＯＬメタライゼーションプロセスを使用して形成され得、第２のメタライゼーション層は、ＭＲＡＭモジュールに関連する１つまたは複数の構成要素を形成することを専用とするタライゼーションプロセスを使用して形成され得る。ＢＥＯＬメタライゼーションプロセスは、メタライゼーション層の正の整数ｎを指定し得、デバイスは少なくともｎ＋１個のメタライゼーション層を含み得る。第２のメタライゼーション層は、ダマシンプロセスを実施して１つまたは複数の構成要素を形成し得る。１つまたは複数の構成要素は、ＭＲＡＭモジュールのビット線（たとえば、ビット線１４７）またはＭＲＡＭモジュールのアレイ接点の一部（たとえば、第２の部分１４８またはビア１４９）の１つまたは複数を含み得る。
【００５６】
任意選択で、方法１３００は、第２のメタライゼーション層を形成した後に、第３のメタライゼーション層（たとえば、第３のメタライゼーション層１６５）を形成することを含み得る。第１のメタライゼーション層は、第３のメタライゼーション層に関連する第２のピッチ（たとえば、第２のピッチ１７５）未満の第１のピッチ（たとえば、第１のピッチ１７１）に関連付けられ得る。第１のピッチは、ＢＥＯＬメタライゼーションプロセスによって指定される高密度のメタライゼーション層の「最小」ピッチなどの、デバイスのＢＥＯＬメタライゼーションプロセスに準拠する特定のピッチ（たとえば、「最小」ピッチ）である。第１のメタライゼーション層は、第３のメタライゼーション層に関連する第２の密度よりも高い第１の密度を有し得る。
【００５７】
第１のメタライゼーション層を形成すること、および第２のメタライゼーション層を形成することは、命令を実行するプロセッサによって開始され得る。デバイスを製作するための命令を実行するプロセッサの一例が、図１４を参照しながらさらに説明される。
【００５８】
上記で開示されるデバイスおよび機能は、コンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）を使用して設計され、表現され得る。コンピュータファイルはコンピュータ可読媒体上に記憶され得る。いくつかの、またはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製作する製作担当者に供給され得る。結果として得られる製品はウェハを含み、次いでウェハはダイに切断され、集積回路（または「チップ」）内にパッケージングされる。次いで、チップは電子デバイス内で利用される。図１４は、電子デバイス製作プロセス１４００の特定の例示的実施形態を示す。
【００５９】
物理デバイス情報１４０２が、電子デバイス製作プロセス１４００において、調査コンピュータ１４０６などで受け取られる。たとえば、物理デバイス情報１４０２は、調査コンピュータ１４０６に結合されたユーザインターフェース１４０４を介して入力された物理パラメータ、材料特性、および構造情報を含み得る。物理デバイス情報１４０２は、図１〜図１２のデバイス１００〜１２００のいずれかの１つまたは複数の特徴を表し得る。調査コンピュータ１４０６は、１つまたは複数の処理コアなどのプロセッサ１４０８を含む。プロセッサ１４０８は、メモリ１４１０などのコンピュータ可読媒体に結合される。メモリ１４１０は、ファイルフォーマットに準拠するように物理デバイス情報１４０２を変換し、ライブラリファイル１４１２を生成するようにプロセッサ１４０８によって実行可能であるコンピュータ可読命令を記憶し得る。
【００６０】
ライブラリファイル１４１２は、変換後の設計情報を含む少なくとも１つのデータファイルを含み得る。たとえば、ライブラリファイル１４１２は、デバイスのライブラリを指定し得る。デバイスのライブラリは、図１〜図１２のデバイス１００〜１２００のいずれかの１つまたは複数の構成要素を含み得る。ライブラリファイル１４１２は、設計コンピュータ１４１４において電子設計自動化（ＥＤＡ）ツール１４２０とともに使用され得る。設計コンピュータ１４１４は、１つまたは複数の処理コアなどのプロセッサ１４１６を含む。プロセッサ１４１６はメモリ１４１８に結合される。ＥＤＡツール１４２０は、設計コンピュータ１４１４のユーザが回路を設計することを可能にするための、メモリ１４１８に記憶されたプロセッサ実行可能命令を含み得る。
【００６１】
たとえば、設計コンピュータ１４１４のユーザは、設計コンピュータ１４１４に結合されたユーザインターフェース１４２４を介して、論理デバイス設計情報を入力し得る。設計情報は、論理デバイス設計情報１４２２およびＭＲＡＭモジュール設計情報１４２３を含み得る。論理デバイス設計情報１４２２およびＭＲＡＭモジュール設計情報１４２３は、図１〜図１２のデバイス１００〜１２００のいずれかの１つまたは複数の物理的性質を表す設計情報を含み得る。例示のために、回路設計特性は、特定の回路の識別および回路設計内の他の要素との関係、配置情報、フィーチャサイズ情報、相互接続情報、またはデバイスの物理的性質を表す他の情報を含み得る。例示的実施例では、論理デバイス設計情報１４２２は、領域１０４（たとえば、論理デバイス１４９９）内に形成された論理デバイスを表し、ＭＲＡＭモジュール設計情報１４２３はＭＲＡＭモジュール１６０を表す。
【００６２】
設計コンピュータ１４１４は、ファイルフォーマットに準拠するように論理デバイス設計情報１４２２およびＭＲＡＭモジュール設計情報１４２３を変換するように構成され得る。例示のために、ファイルフォーマットは、グラフィックデータシステム（ＧＤＳＩＩ）フォーマットなどの階層フォーマットとして平面幾何形状、テキストラベル、および回路レイアウトに関する他の情報を表すデータベースバイナリファイルフォーマットを含み得る。設計コンピュータ１４１４は、図１〜図１２のデバイス１００〜１２００のいずれかの１つまたは複数の構成要素を記述する情報を含むＧＤＳＩＩファイル１４２６などの、変換後の設計情報を含むデータファイルを生成するように構成され得る。
【００６３】
ＧＤＳＩＩファイル１４２６は製作プロセス１４２８において受け取られ得る。製作プロセス１４２８は、ＧＤＳＩＩファイルを使用して、図１〜図１２のデバイス１００〜１２００のいずれかの１つまたは複数の構成要素を含む半導体デバイスを製作し得る。製作プロセスは、図１３の方法１３００の１つまたは複数の動作を含み得る。
【００６４】
ＧＤＳＩＩファイル１４２６はマスク製造業者１４３０に供給され、図１４においてマスク１４３２として示される、フォトリソグラフィ処理を用いて使用されるべきマスクなどの１つまたは複数のマスクが作成され得る。マスク１４３２は、製作プロセス１４２８中に使用され、１つまたは複数のウェハ１４３３が生成され得、ウェハ１４３３は試験され、ダイ１４３６（たとえば、半導体ダイ）などのダイに分離され得る。ダイ１４３６は、図１〜図１２のデバイス１００〜１２００のいずれかの１つまたは複数の構成要素を含み得る。たとえば、図１３は、ダイ１４３６がＭＲＡＭモジュール１６０および論理デバイス１４９９（たとえば、領域１０４内に形成された論理デバイス）を含み得ることを示す。ダイ１４３６は、図１３の方法１３００の１つまたは複数の動作を使用して製作され得る。
【００６５】
製作プロセス１４２８の動作は、プロセッサ１４３４と、メモリ１４３５などのコンピュータ可読媒体とを使用して開始または制御され得る。メモリ１４３５は、デバイスの製作中に（たとえば、ダイ１４３６の製作中に）プロセッサ１４３４に１つまたは複数の動作を開始させるようにプロセッサ１４３４によって実行可能である命令を記憶し得る。動作は、デバイスの論理デバイス（たとえば、領域１０４内に形成された論理デバイス）に結合された第１のメタライゼーション層（たとえば、第１のメタライゼーション層１０２）を形成することを含み得る。方法は、デバイスのＭＲＡＭモジュール（たとえば、ＭＲＡＭモジュール１６０）に結合された第２のメタライゼーション層（たとえば、第２のメタライゼーション層１６１）を形成することをさらに含む。第２のメタライゼーション層は第１のメタライゼーション層とは無関係である。
【００６６】
製作プロセス１４２８は、完全に自動化され、または部分的に自動化された製作システムによって実装され得る。たとえば、製作プロセス１４２８はスケジュールに従って自動化され得る。製作システムは、１つまたは複数の動作を実施してデバイスを形成するための製作機器（たとえば、処理ツール）を含み得る。たとえば、例示的実施例として、製作機器は、１つまたは複数の材料を堆積させ、１つまたは複数の材料をエピタキシャル成長させ、１つまたは複数の材料を共形に堆積させ、ハードマスクを付着させ、エッチングマスクを付着させ、エッチングを実施し、平坦化を実施し、（たとえば、金属ゲートプロセスを使用して）ゲートスタックを形成し、浅いトレンチ分離（ＳＴＩ）プロセスを実施し、かつ／または標準クリーン１プロセスを実施するように構成され得る。
【００６７】
製作システムは分散アーキテクチャ（たとえば、階層）を有し得る。たとえば、製作システムは、分散アーキテクチャに従って分散された、プロセッサ１４３４などの１つまたは複数のプロセッサ、メモリ１４３５などの１つまたは複数のメモリ、および／または１つまたは複数のコントローラを含み得る。分散アーキテクチャは、１つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含み得る。たとえば、製作プロセス１４２８の高レベル部分は、プロセッサ１４３４などの１つまたは複数のプロセッサによって開始または制御され得、低レベルシステムはそれぞれ、１つまたは複数の対応するコントローラを含み、またはそれによって制御され得る。特定の低レベルシステムの特定のコントローラは、特定の高レベルシステムから１つまたは複数の命令（たとえば、コマンド）を受信し、従属モジュールまたはプロセスツールにサブコマンドを発行し、高レベルプロセッサにステータスデータを再び通信し得る。１つまたは複数の低レベルシステムの各々は、１つまたは複数の処理ツールなどの製作機器の１つまたは複数の対応する部片に関連付けられ得る。例示的処理ツールは、ドーピングまたは堆積ツール（たとえば、分子線エピタキシャル成長ツール、流動性化学的気相堆積（ＦＣＶＤ）ツール、共形堆積ツール、またはスピンオン堆積ツール）および除去ツール（たとえば、化学的除去ツール、反応性気体除去ツール水素反応除去ツール、または標準クリーン１除去ツール）を含む。
【００６８】
特定の実施形態では、製作システムは、製作システム内に分散する複数のプロセッサを含み得る。たとえば、低レベルシステム構成要素のコントローラは、プロセッサ１４３４などのプロセッサを含み得る。あるいは、プロセッサ１４３４は、製作システムの高レベルシステム、サブシステム、または構成要素の一部であり得る。別の実施形態では、プロセッサ１４３４は、製作システムの様々なレベルおよび構成要素での分散処理を含む。
【００６９】
ダイ１４３６はパッケージングプロセス１４３８に供給され得る。パッケージングプロセス１４３８は、ダイ１４３６をパッケージ１４４０内に組み込み得る。パッケージ１４４０は、単一のダイ（ダイ１４３６など）またはシステムインパッケージ（ＳＩＰ）構成に関連するような複数のダイを含み得る。パッケージ１４４０は、１つまたは複数のＪｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）規格などの１つまたは複数の規格または仕様に準拠するように構成され得る。
【００７０】
パッケージ１４４０に関する情報は、コンピュータ１４４６に記憶された構成要素ライブラリなどを使用して、様々な製品設計者に配布され得る。コンピュータ１４４６は、メモリ１４５０に結合された、１つまたは複数の処理コアなどのプロセッサ１４４８を含み得る。プリント回路板（ＰＣＢ）ツールは、ユーザインターフェース１４４４を介してコンピュータ１４４６のユーザから受け取ったＰＣＢ設計情報１４４２を処理するために、プロセッサ実行可能命令としてメモリ１４５０に記憶され得る。ＰＣＢ設計情報１４４２は、パッケージングされたデバイスの回路板上の物理配置情報を含み得る。パッケージングされたデバイスは、図１〜図１２のデバイス１００〜１２００のいずれかの１つまたは複数の構成要素を含み得る。
【００７１】
コンピュータ１４４６は、ＰＣＢ設計情報１４４２を変換して、ＧＥＲＢＥＲファイル１４５２などのデータファイルを生成し得る。ＧＥＲＢＥＲファイル１４５２は、パッケージングされたデバイスの回路板上の物理配置情報、ならびにトレースやビアなどの電気的接続のレイアウトを示し得る。物理配置情報は、図１〜図１２のデバイス１００〜１２００のいずれかの１つまたは複数の構造に対応し得る（たとえば、それに基づいて生成され得る）。いくつかの実装では、ＰＣＢ設計情報１４４２を変換することによって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
【００７２】
ＧＥＲＢＥＲファイル１４５２はボード組立てプロセス１４５４において受け取られ、ＰＣＢ１４５６などのＰＣＢを作成するために使用され得る。ＰＣＢ１４５６は、ＧＥＲＢＥＲファイル１４５２によって示された設計情報に従って製造され得る。たとえば、ＧＥＲＢＥＲファイル１４５２は、ＰＣＢ製造プロセスの１つまたは複数の動作を実施するために１つまたは複数のマシンにアップロードされ得る。ＰＣＢ１４５６には、パッケージ１４４０を含む電子構成要素が実装され、プリント回路アセンブリ（ＰＣＡ）１４５８が形成され得る。電子構成要素は、図１〜図１２のデバイス１００〜１２００のいずれかの１つまたは複数の構造を含み得る。
【００７３】
ＰＣＡ１４５８は製品製造プロセス１４６０において受け取られ、第１の電子デバイス１４６２や第２の電子デバイス１４６４などの１つまたは複数の電子デバイス内に統合され得る。例示的実施例として、第１の電子デバイス１４６２および第２の電子デバイス１４６４はそれぞれ、モバイルデバイス（たとえば、セルラー電話）を含み得る。他の実装では、第１の電子デバイス１４６２および第２の電子デバイス１４６４はそれぞれ、コンピュータ（たとえば、ラップトップコンピュータ、タブレットコンピュータ、またはデスクトップコンピュータ）、ウェアラブル電子デバイス（たとえば、パーソナルカメラ、ヘッドマウントディスプレイ、または腕時計）、車両制御システムまたはコンソール、ホームアプライアンス、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、テレビジョン、モニタ、同調器、ラジオ、（たとえば、衛星ラジオ）、音楽プレーヤ（たとえば、デジタル音楽プレーヤまたはポータブル音楽プレーヤ）、ビデオプレーヤ（たとえば、デジタルビデオディスク（ＤＶＤ）プレーヤやポータブルデジタルビデオプレーヤなどのデジタルビデオプレーヤ）、固定位置データユニット、ロボット、ヘルスケアデバイス、別の電子デバイス、またはそれらの組合せに対応し得る。
【００７４】
図１〜図１４に関して説明された実施形態の１つまたは複数の態様は、ライブラリファイル１４１２、ＧＤＳＩＩファイル１４２６、および／またはＧＥＲＢＥＲファイル１４５２によって表現され得る。図１〜図１４に関して説明された実施例の１つまたは複数の態様は、調査コンピュータ１４０６のメモリ１４１０、設計コンピュータ１４１４のメモリ１４１８、コンピュータ１４４６のメモリ１４５０、および／またはボード組立てプロセス１４５４などの様々なステージにおいて使用される１つまたは複数の他のコンピュータもしくはプロセッサ（図示せず）のメモリに記憶された情報によって表現され得る。図１〜図１４に関して説明された実施形態の１つまたは複数の態様はまた、マスク１４３２、ダイ１４３６、パッケージ１４４０、ＰＣＡ１４５８、プロトタイプ回路やデバイス（図示せず）などの１つまたは複数の他の製品、またはそれらの組合せなどの、１つまたは複数の他の物理的実施形態に組み込まれ得る。物理的デバイス設計から最終的製品までの生産の様々な例示的ステージが示されるが、他の実装では、より少ないステージが使用され得、または追加のステージが含まれ得る。電子デバイス製造プロセス１４００は、電子デバイス製造プロセス１４００の様々なステージを実施する単一のエンティティまたは１つまたは複数のエンティティによって実施され得る。
【００７５】
図１５を参照すると、電子デバイスの特定の例示的実施形態のブロック図が示されており、全般的に１５００と指定される。電子デバイス１５００は、図１４の第１の電子デバイス１４６２および第２の電子デバイス１４６４の１つまたは複数に対応し得る。
【００７６】
電子デバイス１５００は、デジタル信号プロセッサ（ＤＳＰ）、中央演算処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、別の処理デバイス、またはそれらの組合せなどのプロセッサ１５１０を含む。プロセッサ１５１０は、命令１５６８などの命令を実行するように構成され得る。プロセッサ１５１０は領域１０４内に形成され得る。代替または追加として、電子デバイス１５００の１つまたは複数の他の構成要素が、領域１０４内に形成され得る。プロセッサ１５１０は論理デバイス１４９９に対応し得る。代替または追加として、電子デバイス１５００の１つまたは複数の他の構成要素は、論理デバイス１４９９に対応し得る。
【００７７】
電子デバイス１５００はメモリ１５３２をさらに含み得る。メモリ１５３２は、プロセッサ１５１０に結合され、またはプロセッサ１５１０内に統合され得る。メモリ１５３２はＭＲＡＭモジュール１６０を含み得る。
【００７８】
図１５はまた、プロセッサ１５１０およびディスプレイ１５２８に結合されたディスプレイコントローラ１５２６を示す。コーダ／デコーダ（コーデック）１５３４もプロセッサ１５１０に結合され得る。スピーカ１５３６およびマイクロフォン１５３８がコーデック１５３４に結合され得る。図１５はまた、ワイヤレスインターフェース１５４０（ワイヤレスコントローラまたはトランシーバの１つまたは複数など）がプロセッサ１５１０およびアンテナ１５４２に結合され得ることも示す。
【００７９】
特定の実施例では、プロセッサ１５１０、ディスプレイコントローラ１５２６、メモリ１５３２、コーデック１５３４、およびワイヤレスインターフェース１５４０が、システムインパッケージまたはシステムオンチップデバイス１５２２内に含まれる。システムオンチップデバイス１５２２はダイ１４３６に対応し得る。さらに、入力デバイス１５３０および電源１５４４は、システムオンチップデバイス１５２２に結合され得る。さらに、特定の実施例では、ディスプレイ１５２８、入力デバイス１５３０、スピーカ１５３６、マイクロフォン１５３８、アンテナ１５４２、および電源１５４４は、システムオンチップデバイス１５２２の外部にある。しかしながら、ディスプレイ１５２８、入力デバイス１５３０、スピーカ１５３６、マイクロフォン１５３８、アンテナ１５４２、および電源１５４４の各々は、インターフェースやコントローラなどの、システムオンチップデバイス１５２２の構成要素に結合され得る。
【００８０】
特定の実施例では、装置は、第１のメタライゼーション層（たとえば、第１のメタライゼーション層１０２）の第１の構造（たとえば、部分１０６〜１０８およびビア１１０のいずれか）を含む。第１の構造は、集積回路（たとえば、ダイ１４３６またはシステムオンチップデバイス１５２２）の論理デバイスに結合される（たとえば、領域１０４内に形成された論理デバイス）。装置は、第２のメタライゼーション層（たとえば、第２のメタライゼーション層１６１）の第２の構造（たとえば、ビット線１４７）をさらに含む。第２の構造は、集積回路のＭＲＡＭモジュール（たとえば、ＭＲＡＭモジュール１６０）の１つまたは複数の抵抗ベースの記憶素子（たとえば、抵抗ベースの記憶素子２２６）に結合される。第２の構造は第１の構造とは無関係である。装置は、ＧＤＳＩＩファイル１４２６などの設計情報を使用して表現され得る。
【００８１】
いくつかの実施例が論理デバイスを参照しながら説明されるが、他の実装が本開示の範囲内にあることを理解されたい。たとえば、いくつかのケースでは、メモリデバイスが領域１０４内に形成され得る。このケースでは、ＭＲＡＭモジュール１６０は、例示的実施例として、（たとえば、メモリデバイスに関連する製造欠陥のケースでの）冗長ストレージとして機能し得る。代替または追加として、領域１０４は１つまたは複数の他のデバイスを含み得る。さらに、いくつかの実施例がＭＲＡＭデバイス（たとえば、ＭＲＡＭモジュール１６０）を参照しながら説明されるが、他のケースでは、１つまたは複数の他のデバイスが第２のメタライゼーション層１６１（たとえば、別のメモリデバイス）を使用して形成され得る。
【００８２】
図面では、図が見やすいようにいくつかの特徴が省略され得る。たとえば、本明細書で説明されるデバイスは、図が見やすいように図面から省略された１つまたは複数の構成要素（たとえば、配線）を含み得る。本開示の範囲から逸脱することなく、そのような特徴は特定の応用例に基づいて選択され得ることを当業者が理解するであろうことに留意されたい。
【００８３】
本明細書で開示された実施形態に関連して説明された様々な例示的論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはその両方の組合せとして実装され得ることを当業者はさらに理解されよう。様々な例示的構成要素、ブロック、構成、モジュール、回路、およびステップが、その機能の点で上記で全般的に説明された。そのような機能がハードウェアとして実装されるか、それともプロセッサ実行可能命令として実装されるかは、特定の応用例、およびシステム全体に課される設計制約に依存する。当業者は、特定の応用例ごとに様々な方式で記載の機能を実装し得るが、そのような実装の決定が、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
【００８４】
本明細書で開示された実施形態に関連して説明された方法またはアルゴリズムのステップは、ハードウェアとして直接的に、プロセッサによって実行されるソフトウェアモジュールとして、またはその２つの組合せとして実施され得る。たとえば、方法１３００の１つまたは複数の動作は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、特定用途向け集積回路（ＡＳＩＣ）、中央演算処理装置（ＣＰＵ）などの処理装置、デジタル信号プロセッサ（ＤＳＰ）、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはそれらの組合せによって開始され、制御され、または実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で周知の任意の他の形態の非一時的記憶媒体内にあり得る。例示的記憶媒体が、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替実施形態では、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内にあり得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内にあり得る。代替実施形態では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に別個の構成要素としてあり得る。
【００８５】
開示された実施形態の先の説明は、開示された実装を当業者が作成または使用することを可能にするように与えられる。これらの実装に対する様々な修正が当業者には容易に明らかとなり、本開示の範囲から逸脱することなく、本明細書で定義される原理は、他の実装に適用され得る。したがって、本開示は、本明細書に示される実施形態に限定されず、以下の特許請求の範囲によって定義される原理および新規な特徴に適合する、可能な最も広い範囲が与えられるべきである。
【符号の説明】
【００８６】
１００  デバイス
１０１  基板
１０２  第１のメタライゼーション層
１０４  領域
１０５  第１の層間誘電体（ＩＬＤ）
１０６  第１の部分
１０７  第２の部分
１０８  第３の部分
１１０  ビア
１１２  ＭＲＡＭ領域
１１４  エッジ領域
１１６  論理領域
１３８  第２のＩＬＤ
１４７  ビット線
１４８  第２の部分
１４９  ビア
１５３  モジュール接点
１５４  アレイ接点
１６０  ＭＲＡＭモジュール
１６１  第２のメタライゼーション層
１６２  第３のＩＬＤ
１６４  金属領域
１６８  ビア
１７１  第１のピッチ
１７２  第１の厚さ
１７３  第２の厚さ
１７４  第３の厚さ
２００  デバイス
２１８  底部キャップ層
２２０  バッファ層
２２２  パッシベーション層
２２６  抵抗ベースの記憶素子
２２８  結合素子
２３０  材料
２３１  材料
２３２  導電性材料
２３３  導電性材料
２３４  第１の底部電極
２３６  第２の底部電極
３００  デバイス
３４０  ハードマスク（ＨＭ）
３９９  第１の高さ
４００  デバイス
４０２  保護デバイス
４４１  空洞
４４２  空洞
５００  デバイス
５４９  第１の障壁層
５５０  第２の障壁層
６００  デバイス
６５１  第１のエレクトロマイグレーション（ＥＭ）キャップ
６５２  第２のＥＭキャップ
７００  デバイス
７０２  トレンチ
７０４  空洞
８００  デバイス
８４２  第２の空洞
９００  デバイス
９４８  第２の部分
９５０  障壁層
９５４  アレイ接点
１０００  デバイス
１０５２  第２のＥＭキャップ
１１００  デバイス
１１０６  空洞
１２００  デバイス
１２７０  ビア
１４００  電子デバイス製作プロセス
１４０２  物理デバイス情報
１４０４  ユーザインターフェース
１４０６  調査コンピュータ
１４０８  プロセッサ
１４１０  メモリ
１４１２  ライブラリファイル
１４１４  設計コンピュータ
１４１６  プロセッサ
１４１８  メモリ
１４２０  電子設計自動化（ＥＤＡ）ツール
１４２２  論理デバイス設計情報
１４２３  ＭＲＡＭモジュール設計情報
１４２４  ユーザインターフェース
１４２６  ＧＤＳＩＩファイル
１４２８  製作プロセス
１４３０  マスク製造業者
１４３２  マスク
１４３３  ウェハ
１４３４  プロセッサ
１４３５  メモリ
１４３６  ダイ
１４３８  パッケージングプロセス
１４４０  パッケージ
１４４２  ＰＣＢ設計情報
１４４４  ユーザインターフェース
１４４６  コンピュータ
１４５０  メモリ
１４５２  ＧＥＲＢＥＲファイル
１４５４  ボード組立てプロセス
１４５６  ＰＣＢ
１４５８  プリント回路アセンブリ（ＰＣＡ）
１４６０  製品製造プロセス
１４６２  第１の電子デバイス
１４６４  第２の電子デバイス
１４９９  論理デバイス
１５００  電子デバイス
１５１０  プロセッサ
１５２６  ディスプレイコントローラ
１５２８  ディスプレイ
１５３０  入力デバイス
１５３２  メモリ
１５３４  コーダ／デコーダ（コーデック）
１５３６  スピーカ
１５３８  マイクロフォン
１５４０  ワイヤレスインターフェース
１５４２  アンテナ
１５４４  電源
１５６８  命令
【図１】
2018525825.tif 000003
【図２】
2018525825.tif 000004
【図３】
2018525825.tif 000005
【図４】
2018525825.tif 000006
【図５】
2018525825.tif 000007
【図６】
2018525825.tif 000008
【図７】
2018525825.tif 000009
【図８】
2018525825.tif 000010
【図９】
2018525825.tif 000011
【図１０】
2018525825.tif 000012
【図１１】
2018525825.tif 000013
【図１２】
2018525825.tif 000014
【図１３】
2018525825.tif 000015
【図１４】
2018525825.tif 000016
【図１５】
2018525825.tif 000017
【手続補正書】
【提出日】平成30年2月14日(2018.2.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デバイスの製作の方法であって、
デバイスの論理デバイスに結合された第１のメタライゼーション層を形成するステップと、
前記デバイスの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）モジュールに結合された専用メタライゼーション層を形成するステップであって、前記専用メタライゼーション層が前記第１のメタライゼーション層とは異なる、ステップと
を含む方法。
【請求項２】
前記第１のメタライゼーション層が、バック・エンド・オブ・ライン（ＢＥＯＬ）メタライゼーションプロセスを使用して形成され、前記専用メタライゼーション層が、前記ＭＲＡＭモジュールに関連する１つまたは複数の構成要素を形成することを専用とするメタライゼーションプロセスを使用して形成される請求項１に記載の方法。
【請求項３】
前記ＢＥＯＬメタライゼーションプロセスが、メタライゼーション層の正の整数ｎを指定し、前記デバイスが少なくともｎ＋１個のメタライゼーション層を含む請求項２に記載の方法。
【請求項４】
前記専用メタライゼーション層が、ダマシンプロセスを実施して前記１つまたは複数の構成要素を形成し、前記１つまたは複数の構成要素が、前記ＭＲＡＭモジュールのビット線または前記ＭＲＡＭモジュールのアレイ接点の１つまたは複数を含む請求項２に記載の方法。
【請求項５】
前記専用メタライゼーション層を形成した後に、第３のメタライゼーション層を形成するステップをさらに含み、前記第１のメタライゼーション層が、前記第３のメタライゼーション層に関連する第２のピッチ未満の第１のピッチに関連付けられ、前記専用メタライゼーション層が、前記第１のメタライゼーション層の前記第１のピッチを利用して、前記ＭＲＡＭモジュールに関連する１つまたは複数の構成要素を形成するように構成され、前記１つまたは複数の構成要素が抵抗ベースの記憶素子を含む請求項１に記載の方法。
【請求項６】
前記第１のピッチが、前記デバイスのバック・エンド・オブ・ライン（ＢＥＯＬ）メタライゼーションプロセスに準拠する特定のピッチである請求項５に記載の方法。
【請求項７】
前記第１のメタライゼーション層が、前記第３のメタライゼーション層に関連する第２の密度よりも高い第１の密度を有する請求項５に記載の方法。
【請求項８】
前記第１のメタライゼーション層を形成する前記ステップ、および前記専用メタライゼーション層を形成する前記ステップが、命令を実行するプロセッサによって開始され、前記専用メタライゼーション層が前記論理デバイスと共有されない請求項１に記載の方法。
【請求項９】
デバイスの製作中にプロセッサに動作を開始させるように前記プロセッサによって実行可能である命令を記憶するコンピュータ可読媒体であって、前記動作が、
デバイスの論理デバイスに結合された第１のメタライゼーション層を形成すること、および
前記デバイスの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）モジュールに結合された専用メタライゼーション層を形成することであって、前記専用メタライゼーション層が前記第１のメタライゼーション層とは異なること
を含むコンピュータ可読媒体。
【請求項１０】
前記第１のメタライゼーション層が、バック・エンド・オブ・ライン（ＢＥＯＬ）メタライゼーションプロセスを使用して形成され、前記専用メタライゼーション層が、前記ＭＲＡＭモジュールに関連する１つまたは複数の構成要素を形成することを専用とするメタライゼーションプロセスを使用して形成される請求項９に記載のコンピュータ可読媒体。
【請求項１１】
前記ＢＥＯＬメタライゼーションプロセスが、メタライゼーション層の正の整数ｎを指定し、前記デバイスが少なくともｎ＋１個のメタライゼーション層を含む請求項１０に記載のコンピュータ可読媒体。
【請求項１２】
前記専用メタライゼーション層を形成することが、ダマシンプロセスを実施して前記１つまたは複数の構成要素を形成することを含み、前記１つまたは複数の構成要素が、前記ＭＲＡＭモジュールのビット線または前記ＭＲＡＭモジュールのアレイ接点の１つまたは複数を含む請求項１０に記載のコンピュータ可読媒体。
【請求項１３】
前記動作が、前記専用メタライゼーション層を形成した後に、第３のメタライゼーション層を形成することをさらに含み、前記第１のメタライゼーション層が、前記第３のメタライゼーション層に関連する第２のピッチ未満の第１のピッチに関連付けられ、前記専用メタライゼーション層が、前記第１のメタライゼーション層の前記第１のピッチを利用して、前記ＭＲＡＭモジュールに関連する１つまたは複数の構成要素を形成するように構成され、前記１つまたは複数の構成要素が抵抗ベースの記憶素子を含む請求項９に記載のコンピュータ可読媒体。
【請求項１４】
前記第１のピッチが、前記デバイスのバック・エンド・オブ・ライン（ＢＥＯＬ）メタライゼーションプロセスに準拠する特定のピッチである請求項１３に記載のコンピュータ可読媒体。
【請求項１５】
前記第１のメタライゼーション層が、前記第３のメタライゼーション層に関連する第２の密度よりも高い第１の密度を有し、前記専用メタライゼーション層が前記論理デバイスと共有されない請求項１３に記載のコンピュータ可読媒体。
【請求項１６】
第１のメタライゼーション層の第１の構造であって、集積回路の論理デバイスに結合された第１の構造と、
専用メタライゼーション層の第２の構造であって、前記集積回路の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）モジュールの１つまたは複数の抵抗ベースの記憶素子に結合され、前記第１の構造とは異なる、第２の構造と
を備える装置。
【請求項１７】
前記第１の構造が接点またはビアを含み、前記第２の構造が、前記ＭＲＡＭモジュールのビット線を含み、前記ＭＲＡＭモジュールのアレイ接点をさらに備える請求項１６に記載の装置。
【請求項１８】
第３のメタライゼーション層の第３の構造をさらに備え、前記第１のメタライゼーション層が、前記第３のメタライゼーション層に関連する第２のピッチ未満の第１のピッチに関連付けられ、前記専用メタライゼーション層が、前記第１のメタライゼーション層の前記第１のピッチを利用して、前記ＭＲＡＭモジュールに関連する１つまたは複数の構成要素を形成するように構成され、前記１つまたは複数の構成要素が抵抗ベースの記憶素子を含む請求項１６に記載の装置。
【請求項１９】
前記第３の構造が金属領域またはビアを含む請求項１８に記載の装置。
【請求項２０】
前記ＭＲＡＭモジュールが、モジュール接点と、前記モジュール接点に結合された結合素子と、アレイ接点とをさらに含む請求項１６に記載の装置。
【請求項２１】
前記第１の構造および前記第２の構造を含む半導体ダイをさらに備える請求項１６に記載の装置。
【請求項２２】
モバイルデバイス、コンピュータ、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、テレビジョン、同調器、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、および固定位置データユニットからなるグループから選択されたデバイスをさらに備え、前記半導体ダイが前記デバイス内に統合される請求項２１に記載の装置。
【請求項２３】
データファイルを生成する方法であって、
半導体デバイスの少なくとも１つの物理的性質を表す設計情報を受け取るステップであって、前記半導体デバイスが、
第１のメタライゼーション層の第１の構造であって、集積回路の論理デバイスに結合された第１の構造と、
専用メタライゼーション層の第２の構造であって、前記集積回路の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）モジュールの１つまたは複数の抵抗ベースの記憶素子に結合され、前記第１の構造とは異なる、第２の構造と
を備える、ステップと、
ファイルフォーマットに準拠するように前記設計情報を変換するステップと、
変換した設計情報を含むデータファイルを生成するステップと
を含む方法。
【請求項２４】
前記データファイルがＧＤＳＩＩフォーマットを有し、前記設計情報がライブラリファイルを含む請求項２３に記載の方法。
【請求項２５】
前記設計情報が、前記論理デバイスを表現する論理デバイス設計情報を含み、前記ＭＲＡＭモジュールを表現するＭＲＡＭモジュール設計情報をさらに含む請求項２３に記載の方法。
【請求項２６】
前記第１の構造が接点またはビアを含み、前記専用メタライゼーション層が前記論理デバイスと共有されない請求項２３に記載の方法。
【請求項２７】
前記第２の構造が、前記ＭＲＡＭモジュールのビット線または前記ＭＲＡＭモジュールのアレイ接点を含む請求項２３に記載の方法。
【請求項２８】
前記半導体デバイスが、第３のメタライゼーション層の第３の構造をさらに含む請求項２７に記載の方法。
【請求項２９】
前記第３の構造が金属領域またはビアを含む請求項２８に記載の方法。
【請求項３０】
前記第１の構造の第１の厚さが、前記第２の構造の第２の厚さ未満である請求項２３に記載の方法。
【国際調査報告】
2018525825.tif 000018
2018525825.tif 000019