(57)【要約】  集積回路（ＩＣ）は、ガラス基板上の第１の半導体デバイスを含む。第１の半導体デバイスは、バルクシリコンウェハの第１の半導体領域を含む。ＩＣは、ガラス基板上の第２の半導体デバイスを含む。第２の半導体デバイスは、バルクシリコンウェハの第２の半導体領域を含む。ＩＣは、第１の半導体領域と第２の半導体領域との間に基板貫通トレンチを含む。基板貫通トレンチは、バルクシリコンウェハの表面を超えて配設される部分を含む。
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【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）を製作する方法であって、
第１の半導体デバイスおよび第２の半導体デバイスを製作するステップであって、前記第１の半導体デバイスが、半導体層の第１の部分の半導体材料によって接続される第１のソース領域および第１のドレイン領域を有し、前記第２の半導体デバイスが、半導体層の第２の部分の半導体材料によって接続される第２のソース領域および第２のドレイン領域を有する、ステップと、
前記半導体層の前記第１の部分が前記半導体層の前記第２の部分から不連続になるように、前記半導体層の部分を除去するステップと、
ガラス基板を前記第１の半導体デバイスおよび前記第２の半導体デバイスに結合するステップとを備える、方法。
【請求項２】
前記第１の半導体デバイスおよび前記第２の半導体デバイスを製作するステップが、
バルクシリコンウェハ上に前記第１の半導体デバイスの第１の絶縁層および前記第２の半導体デバイスの第２の絶縁層を形成するステップと、
前記第１の絶縁層上の前記第１の半導体デバイスの第１のゲートおよび前記第２の絶縁層上の前記第２の半導体デバイスの第２のゲートを形成するステップとを備える、請求項１に記載の方法。
【請求項３】
前記バルクシリコンウェハを薄くするステップをさらに備え、前記半導体層が前記薄くされたバルクシリコンウェハに相当する、請求項２に記載の方法。
【請求項４】
前記半導体層が、シリコンオンインシュレータ（ＳＯＩ）ウェハの埋め込まれた酸化物層の第１の側に近接した前記ＳＯＩウェハの半導体層に相当し、前記埋め込まれた酸化物層の第２の側に近接したシリコン基板層を除去するステップをさらに備える、請求項１に記載の方法。
【請求項５】
前記ガラス基板が、前記第１の半導体デバイスのゲートが前記ガラス基板と前記埋め込まれた酸化物層との間にあるように結合される、請求項４に記載の方法。
【請求項６】
前記ガラス基板が、前記第１の半導体デバイスおよび前記第２の半導体デバイスが製作された後で前記第１の半導体デバイスおよび前記第２の半導体デバイスに結合される、請求項１に記載の方法。
【請求項７】
バルクシリコンウェハの第１の半導体領域を含む、ガラス基板上の第１の半導体デバイスと、
前記バルクシリコンウェハの第２の半導体領域を含む、前記ガラス基板上の第２の半導体デバイスと、
前記バルクシリコンウェハの表面を超えて配設される部分を含む、前記第１の半導体領域と前記第２の半導体領域との間の基板貫通トレンチとを備える、集積回路（ＩＣ）。
【請求項８】
前記第１の半導体デバイスおよび前記第２の半導体デバイスが、高周波（ＲＦ）成分の少なくとも一部分を形成する、請求項７に記載のＩＣ。
【請求項９】
前記部分が前記ガラス基板の中に配設される、請求項７に記載のＩＣ。
【請求項１０】
前記第１の半導体デバイスが第１の金属酸化膜半導体トランジスタを備え、前記第２の半導体デバイスが第２の金属酸化膜半導体トランジスタを備える、請求項７に記載のＩＣ。
【請求項１１】
前記第１の半導体デバイスおよび前記第２の半導体デバイスに近接した層間誘電体をさらに備え、前記部分が前記層間誘電体を完全に貫通して延びる、請求項７に記載のＩＣ。
【請求項１２】
前記第１の半導体デバイスおよび前記第２の半導体デバイスに近接した層間誘電体をさらに備え、前記部分が、前記ガラス基板を完全に貫通して、前記バルクシリコンウェハを完全に貫通して、かつ前記層間誘電体に入り込んで延びる、請求項７に記載のＩＣ。
【請求項１３】
第１の半導体デバイスおよび第２の半導体デバイスを形成するステップであって、前記第１の半導体デバイスがバルクシリコンウェハの第１の半導体領域を含み、前記第２の半導体デバイスが前記バルクシリコンウェハの第２の半導体領域を含む、ステップと、
前記バルクシリコンウェハの表面を超えて配設される部分を含む、前記第１の半導体領域と前記第２の半導体領域との間の基板貫通トレンチを形成するステップとを備える、方法。
【請求項１４】
前記バルクシリコンウェハを薄くして、薄くされたバルクシリコンウェハを形成するステップをさらに備える、請求項１３に記載の方法。
【請求項１５】
前記基板貫通トレンチを形成するステップが、前記薄くされたバルクシリコンウェハの前記表面を超えて位置する層へと、前記薄くされたバルクシリコンウェハを貫通してトレンチ開口をエッチングするステップを含む、請求項１４に記載の方法。
【請求項１６】
前記基板貫通トレンチを形成するステップが、前記薄くされたバルクシリコンウェハに近接して位置する層間誘電体層へと、前記薄くされたバルクシリコンウェハを貫通してトレンチ開口をエッチングするステップを含む、請求項１４に記載の方法。
【請求項１７】
ガラス基板を前記薄くされたバルクシリコンウェハに結合するステップをさらに備える、請求項１４に記載の方法。
【請求項１８】
前記基板貫通トレンチが形成される前に、前記ガラス基板が前記薄くされたバルクシリコンウェハに結合される、請求項１７に記載の方法。
【請求項１９】
前記基板貫通トレンチが形成された後に、前記ガラス基板が前記薄くされたバルクシリコンウェハに結合される、請求項１７に記載の方法。
【請求項２０】
前記基板貫通トレンチを形成するステップが、前記ガラス基板へと、前記薄くされたバルクシリコンウェハを貫通してトレンチ開口をエッチングするステップを備える、請求項１７に記載の方法。
【請求項２１】
前記第１の半導体デバイスおよび前記第２の半導体デバイスに結合される１つまたは複数の受動デバイスをさらに備える、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［優先権の主張］
本出願は、その内容の全体が参照により本明細書に明確に組み込まれる、２０１５年９月２２日に出願された、本願の譲受人が所有する米国非仮特許出願第１４／８６１，９５８号の優先権を主張する。
【０００２】
本開示は全般に、ガラス基板を含む集積回路に関する。
【背景技術】
【０００３】
技術の進歩は、より小型で、より強力なコンピューティングデバイスをもたらしてきた。たとえば、携帯電話およびスマートフォンなどのワイヤレス電話機、タブレット、およびラップトップコンピュータを含めた、様々なポータブルパーソナルコンピューティングデバイスは、小型であり、軽量であり、ユーザによる持ち運びが容易である。多くのそのようなデバイスは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤなどの機能を組み込んでいる。また、そのようなデバイスは、インターネットにアクセスするために使用され得るウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む、実行可能命令を処理することができる。したがって、これらのデバイスは、かなりのコンピューティング能力を含み得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
これらのデバイスはまた、高周波（ＲＦ）送信を使用してワイヤレスネットワークを通じて音声およびデータパケットを通信し得る。したがって、これらのデバイスは、高周波（ＲＦ）集積回路（ＩＣ）などのＩＣを含むことがあり、ＩＣはバルクシリコンウェハまたはシリコンオンインシュレータ（ＳＯＩ）ウェハを使用して形成されることがある。バルクシリコンウェハを使用して形成されるＲＦＩＣは、バルクシリコンウェハのシリコン基板層に形成されるチャネル領域を含み得る。ＳＯＩウェハは、埋め込まれた酸化物層（たとえば、ＳｉＯ２）を覆って形成されるシリコンの層を含み、この酸化物層はシリコン基板層を覆って形成される。ＲＦＩＣの動作の間、高周波信号（たとえば、ＲＦ信号）からの電界が、バルクシリコンウェハまたはＳＯＩウェハのシリコン基板層へと拡散し、信号の漏洩をもたらし、基板層における電気的な非線形性（たとえば、渦電流）を誘起することがある。
【課題を解決するための手段】
【０００５】
ある特定の態様では、ＩＣを製作する方法は、第１の半導体デバイスおよび第２の半導体デバイスを製作するステップを含む。第１の半導体デバイスは、半導体層の第１の部分の半導体材料によって接続される、第１のソース領域および第１のドレイン領域を含む。第２の半導体デバイスは、半導体層の第２の部分の半導体材料によって接続される、第２のソース領域および第２のドレイン領域を含む。方法はさらに、半導体層の第１の部分が半導体層の第２の部分から不連続になるように、半導体層の部分を除去するステップを含む。方法はさらに、ガラス基板を第１の半導体デバイスおよび第２の半導体デバイスに結合するステップを含む。
【０００６】
ある特定の態様では、ＩＣはガラス基板上の第１の半導体デバイスを含む。第１の半導体デバイスは、バルクシリコンウェハの第１の半導体領域を含む。ＩＣは、ガラス基板上の第２の半導体デバイスを含む。第２の半導体デバイスは、バルクシリコンウェハの第２の半導体領域を含む。ＩＣは、第１の半導体領域と第２の半導体領域との間に基板貫通トレンチを含む。基板貫通トレンチは、バルクシリコンウェハの表面を超えて配設される部分を含む。
【０００７】
ある特定の態様では、方法は第１の半導体デバイスおよび第２の半導体デバイスを形成するステップを含む。第１の半導体デバイスはバルクシリコンウェハの中の第１の半導体領域を含み、第２の半導体デバイスはバルクシリコンウェハの中の第２の半導体領域を含む。方法は、第１の半導体領域と第２の半導体領域との間に基板貫通トレンチを形成するステップを含む。基板貫通トレンチは、バルクシリコンウェハの表面を超えて配設される部分を含む。
【０００８】
開示される態様、例、および／または実装形態のうちの少なくとも１つによって提供される１つの具体的な利点は、第１の半導体領域と第２の半導体領域の物理的および電気的な分離により、共通のまたは連続的な半導体領域に形成されるチャネル領域を含む半導体デバイスと比較して、第１の半導体デバイスと第２の半導体デバイスとの間のより優れた電気的な絶縁が可能になり得るということである。加えて、シリコン基板上に形成されるＲＦＩＣとは対照的に、ＲＦ信号と関連付けられる電界は、ガラス基板においてトランジスタ負荷（たとえば渦電流、これは非線形であることがある）を誘起しないことがある（または減らすことがある）。ＲＦ信号と関連付けられるトランジスタ負荷を防止または低減すると、ＲＦ信号の損失を減らすことができ、これにより電気的な非線形性を低くすることができる。
【０００９】
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、詳細な説明、および特許請求の範囲を含む本出願全体の検討後に明らかになるであろう。
【図面の簡単な説明】
【００１０】
【図１】ガラス基板上に配設される半導体デバイスを含む集積回路（ＩＣ）のある態様を示す側面図である。
【図２】ガラス基板上に配設される半導体デバイスを含むＩＣのある態様を示す側面図である。
【図３】ガラス基板上に配設される半導体デバイスを含むＩＣのある態様を示す側面図である。
【図４】ガラス基板上に配設される半導体デバイスを含むＩＣのある態様を示す側面図である。
【図５】図１のＩＣの製作の間の第１の段階の例を示す図である。
【図６】図１のＩＣの製作の間の第２の段階の例を示す図である。
【図７】図１のＩＣの製作の間の第３の段階の例を示す図である。
【図８】図１のＩＣの製作の間の第４の段階の例を示す図である。
【図９】図１のＩＣの製作の間の第５の段階の例を示す図である。
【図１０】図２のＩＣの製作の間の第１の段階の例を示す図である。
【図１１】図２のＩＣの製作の間の第２の段階の例を示す図である。
【図１２】図２のＩＣの製作の間の第３の段階の例を示す図である。
【図１３】図２のＩＣの製作の間の第４の段階の例を示す図である。
【図１４】図３のＩＣの製作の間の第１の段階の例を示す図である。
【図１５】図３のＩＣの製作の間の第２の段階の例を示す図である。
【図１６】図３のＩＣの製作の間の第３の段階の例を示す図である。
【図１７】図３のＩＣの製作の間の第４の段階の例を示す図である。
【図１８】図３のＩＣの製作の間の第５の段階の例を示す図である。
【図１９】図３のＩＣの製作の間の第６の段階の例を示す図である。
【図２０】図４のＩＣの製作の間の第１の段階の例を示す図である。
【図２１】図４のＩＣの製作の間の第２の段階の例を示す図である。
【図２２】図４のＩＣの製作の間の第３の段階の例を示す図である。
【図２３】図４のＩＣの製作の間の第４の段階の例を示す図である。
【図２４】図４のＩＣの製作の間の第５の段階の例を示す図である。
【図２５】図４のＩＣの製作の間の第６の段階の例を示す図である。
【図２６】図１のＩＣを形成する方法の特定の説明のための例のフローチャートである。
【図２７】図２のＩＣを形成する方法の特定の説明のための例のフローチャートである。
【図２８】図３または図４のＩＣを形成する方法の特定の説明のための例のフローチャートである。
【図２９】ガラス基板上のＩＣを含むポータブルデバイスのブロック図である。
【図３０】ガラス基板上のＩＣを含む電子デバイスを製造するための製造プロセスの特定の説明のための例のデータフロー図である。
【発明を実施するための形態】
【００１１】
図１は、シリコンオンインシュレータ（ＳＯＩ）ウェハを使用して形成されガラス基板１０２上に配設される、第１の半導体デバイス１２２および第２の半導体デバイス１２４を含む集積回路（ＩＣ）（またはＩＣの一部分）１００の例を示す。第１の半導体デバイス１２２は、第２の半導体デバイス１２４に隣接していることがある（たとえば、第１の半導体デバイス１２２および第２の半導体デバイス１２４は隣り合うデバイスであることがある）。いくつかの例では、第１の半導体デバイス１２２はおよび第２の半導体デバイス１２４は、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の相補的な対に相当し得る。いくつかの例では、ＩＣ１００は、高周波（ＲＦ）の用途において、たとえばＲＦ部品の一部分として動作するように構成され得る。たとえば、ＩＣ１００はＲＦスイッチとして動作するように構成され得る。この例では、ＩＣ１００は、ＲＦ部品の１つまたは複数の受動デバイス（たとえば、インダクタおよびキャパシタ）を含むことがあり、またはそれらに結合されることがある。
【００１２】
第１の半導体デバイス１２２は、ソース領域（たとえば、「第１のソース領域」１５４）を有し、ドレイン領域（たとえば、「第１のドレイン領域」１５６）を有する。第１のソース領域１５４および第１のドレイン領域１５６は、シリコン（Ｓｉ）もしくはゲルマニウム（Ｇｅ）などの半導体材料で形成される、またはそれを含む、第１の半導体領域１１２において形成されることがあり、あるいはそれによって接続されることがある。図１の第２の半導体デバイス１２４は、ソース領域（たとえば、「第２のソース領域」１６４）を有し、ドレイン領域（たとえば、「第２のドレイン領域」１６６）を有する。第２のソース領域１６４および第２のドレイン領域１６６は、ＳｉもしくはＧｅなどの半導体材料で形成される、またはそれを含む、第２の半導体領域１１４において形成されることがあり、あるいはそれによって接続されることがある。
【００１３】
ＩＣ１００は、図５〜図９を参照して以下でより詳細に説明されるように形成され得る。いくつかの例では、図５〜図９を参照して以下でより詳細に説明されるように、第１の半導体領域１１２は、ＳＯＩウェハのシリコン層の第１の部分に形成されることがあり、またはそれに相当することがあり、第２の半導体領域１１４は、ＳＯＩウェハのシリコン層の第２の部分に形成されることがあり、またはそれに相当することがある。たとえば、図５は、図１のＩＣ１００を製作する第１の段階の間の例を示し、ＳＯＩウェハは、埋め込まれた酸化物層１５２の第１の側にあるシリコン層を含むことがあり、埋め込まれた酸化物層１５２の第２の側にあるシリコン基板層５０１を含むことがある。図１の第１の半導体領域１１２と第２の半導体領域１１４との間に位置するＳＯＩウェハの埋め込まれた酸化物層１５２の第１の側にあるシリコン層の部分は、図１の第１の半導体領域１１２および第２の半導体領域１１４が半導体材料によって接続されないように除去（エッチング）され得る。したがって、第１の半導体領域１１２は、第２の半導体領域１１４から不連続であり得る。
【００１４】
動作の間、第１の半導体デバイス１２２のチャネルは第１の半導体領域１１２において形成することができ、第２の半導体デバイス１２４のチャネルは第２の半導体領域１１４において形成することができる。したがって、第１の半導体デバイス１２２および第２の半導体デバイス１２４のチャネルは、ＳＯＩウェハの埋め込まれた酸化物層１５２の第１の側にあるシリコン層の半導体材料（たとえば、シリコン）の不連続な部分において形成することができる。
【００１５】
いくつかの例では、第１の半導体デバイス１２２のゲート（たとえば、「第１のゲート」）１０６は、ガラス基板１０２と第１の半導体領域１１２との間に配設されることがあり、第２の半導体デバイス１２４のゲート（たとえば、「第２のゲート」）１０８は、ガラス基板１０２と第２の半導体領域１１４との間に配設されることがある。いくつかの例では、第１の半導体領域１１２および第２の半導体領域１１４は、（図５〜図９を参照してより詳細に説明されるような修正されたＳＯＩウェハの）ガラス基板１０２と埋め込まれた酸化物層１５２との間にある。
【００１６】
加えて、図１のＩＣ１００は、第１の半導体領域１１２の半導体材料と第２の半導体領域１１４の半導体材料との間に（たとえば、層間誘電体（ＩＬＤ）１１７の）誘電体材料を含み得る。誘電体材料は、第１の半導体領域１１２を第２の半導体領域１１４から電気的に絶縁し得る。
【００１７】
第１の半導体領域１１２のシリコン材料と第２の半導体領域１１４の半導体材料との物理的および電気的な分離は、共通のまたは連続的な半導体領域に形成されるチャネル領域を含む半導体デバイスと比較して、第１の半導体デバイス１２２と第２の半導体デバイス１２４との間のより優れた電気的な絶縁を可能にし得る。加えて、シリコン基板上に形成されるＲＦＩＣとは対照的に、ＲＦ信号と関連付けられる電界は、ガラス基板１０２においてトランジスタ負荷（たとえば渦電流、これは非線形であることがある）を誘起しないことがある（または減らすことがある）。ＲＦ信号と関連付けられるトランジスタ負荷を防止または低減すると、ＲＦ信号の損失を減らすことができ、これにより電気的な非線形性を低くすることができる。
【００１８】
図２は、バルクシリコンウェハを使用して形成されガラス基板２０２上に配設される、第１の半導体デバイス２２２および第２の半導体デバイス２２４を含むＩＣ（またはＩＣの一部分）２００を示す。第１の半導体デバイス２２２は、第２の半導体デバイス２２４に隣接していることがある（たとえば、第１の半導体デバイス２２２および第２の半導体デバイス２２４は隣り合うデバイスであることがある）。いくつかの例では、第１の半導体デバイス２２２はおよび第２の半導体デバイス２２４は、ＣＭＯＳデバイスのＭＯＳＦＥＴの相補的な対に相当し得る。いくつかの例では、ＩＣ２００はＲＦ用途において動作するように構成され得る。たとえば、ＩＣ２００はＲＦスイッチとして動作するように構成され得る。
【００１９】
第１の半導体デバイス２２２は、ソース領域（たとえば、「第１のソース領域」２５４）を有し、ドレイン領域（たとえば、「第１のドレイン領域」２５６）を有する。第１のソース領域２５４および第１のドレイン領域２５６は、シリコンなどの半導体材料で形成される、もしくはそれを含む、第１の半導体領域２１２において形成されることがあり、またはそれによって接続されることがある。第２の半導体デバイス２２４は、ソース領域（たとえば、「第２のソース領域」２６４）およびドレイン領域（たとえば、「第２のドレイン領域」２６６）を有する。第２のソース領域２６４および第２のドレイン領域２６６は、シリコンなどの半導体材料で形成される、もしくはそれを含む、第２の半導体領域２１４において形成されることがあり、またはそれによって接続されることがある。
【００２０】
ＩＣ２００は、図１０〜図１３を参照して以下でより詳細に説明されるように形成され得る。いくつかの例では、図２の第１の半導体領域２１２は、バルクシリコンウェハ（たとえば、バルクシリコンエピタキシャルウェハ）などのシリコンウェハの第１の部分に形成されることがあり、またはそれに相当することがあり、第２の半導体領域２１４は、バルクシリコンウェハの第２の部分に形成されることがあり、またはそれに相当することがある。たとえば、図１０は、バルクシリコン層（たとえば、高濃度にドープされたバルクシリコンウェハ）１００２およびエピタキシャル層１００４を含むバルクシリコンウェハ１０００（たとえば、バルクシリコンエピタキシャルウェハ）を示す。この例では、図２の第１の半導体領域２１２および第２の半導体領域２１４は、図１０のエピタキシャル層１００４の第１の部分および第２の部分に形成されることがあり、またはそれらに相当することがある。たとえば、図２の第１の半導体領域２１２と第２の半導体領域２１４との間のバルクシリコンウェハ１０００の部分（たとえば、エピタキシャル層１００４の部分）は、第１の半導体領域２１２および第２の半導体領域２１４が半導体材料によって接続されないように除去（エッチング）され得る。したがって、第１の半導体領域２１２は第２の半導体領域２１４とは不連続であることがあり、第１の半導体デバイス２２２および第２の半導体デバイス２２４のチャネルはパターニング（エッチング）されたバルクシリコンウェハの半導体材料の不連続な部分において形成することがある。
【００２１】
動作の間、第１の半導体デバイス２２２のチャネルは第１の半導体領域２１２において形成することができ、第２の半導体デバイス２２４のチャネルは第２の半導体領域２１４において形成することができる。したがって、第１の半導体デバイス２２２および第２の半導体デバイス２２４のチャネルは、図１０のバルクシリコンウェハ１０００の半導体材料の不連続な部分において形成することができる。
【００２２】
いくつかの例では、第１の半導体デバイス２２２のゲート（たとえば、「第１のゲート」）２０６は、ガラス基板２０２と第１の半導体領域２１２との間に配設されることがあり、第２の半導体デバイス２２４のゲート（たとえば、「第２のゲート」）２０８は、ガラス基板２０２と第２の半導体領域２１４との間に配設されることがある。
【００２３】
加えて、ＩＣ２００は、第１の半導体領域２１２のシリコン材料と第２の半導体領域２１４のシリコン材料との間に（たとえば、ＩＬＤ２１７および／または絶縁層２８７の）誘電体材料を含み得る。誘電体材料は、第１の半導体領域２１２を第２の半導体領域２１４から電気的に絶縁し得る。
【００２４】
第１の半導体領域２１２の半導体材料と第２の半導体領域２１４の半導体材料との物理的および電気的な分離は、共通のまたは連続的な半導体領域に形成されるチャネル領域を含む半導体デバイスと比較して、第１の半導体デバイス２２２と第２の半導体デバイス２２４との間のより優れた電気的な絶縁を可能にし得る。加えて、シリコン基板上に形成されるＲＦＩＣとは対照的に、ＲＦ信号と関連付けられる電界は、ガラス基板２０２においてトランジスタ負荷（たとえば渦電流）を誘起しないことがある（または減らすことがある）。ＲＦ信号と関連付けられるトランジスタ負荷を防止または低減すると、ＲＦ信号の損失または漏洩を減らすことができ、これにより電気的な非線形性を低くすることができる。
【００２５】
図３は、シリコンウェハを使用して形成される（かつガラス基板３０２上に配設される）第１の半導体デバイス３２２および第２の半導体デバイス３２４を含むＩＣ（またはＩＣの一部分）３００を示す。第１の半導体デバイス３２２は、第２の半導体デバイス３２４に隣接していることがある（たとえば、第１の半導体デバイス３２２および第２の半導体デバイス３２４は隣り合うデバイスであることがある）。いくつかの例では、第１の半導体デバイス３２２はおよび第２の半導体デバイス３２４は、ＣＭＯＳデバイスのＭＯＳＦＥＴの相補的な対に相当し得る。いくつかの例では、ＩＣ３００はＲＦ用途において動作するように構成され得る。たとえば、ＩＣ３００はＲＦスイッチとして動作するように構成され得る。
【００２６】
第１の半導体デバイス３２２は、ソース領域（たとえば、「第１のソース領域」３５４）を有し、ドレイン領域（たとえば、「第１のドレイン領域」３５６）を有する。第１のソース領域３５４および第１のドレイン領域３５６は、シリコンなどの半導体材料で形成される、もしくはそれを含む、第１の半導体領域３１２において形成されることがあり、またはそれによって接続されることがある。第１の半導体領域３１２は、図１４〜図１９を参照してより詳細に以下で説明されるような、バルクシリコンウェハの第１の部分に相当し得る。第２の半導体デバイス３２４は、ソース領域（たとえば、「第２のソース領域」３６４）を有し、ドレイン領域（たとえば、「第２のドレイン領域」３６６）を有する。第２のソース領域３６４および第２のドレイン領域３６６は、シリコンなどの半導体材料で形成される、もしくはそれを含む、第２の半導体領域３１４において形成されることがあり、またはそれによって接続されることがある。第２の半導体領域３１４は、バルクシリコンウェハの第２の部分に相当し得る。動作の間、第１の半導体デバイス３２２のチャネルは第１の半導体領域３１２において形成することができ、第２の半導体デバイス３２４のチャネルは第２の半導体領域３１４において形成することができる。
【００２７】
ＩＣ３００は、第１の半導体領域３１２と第２の半導体領域３１４との間に基板貫通トレンチ３７０を含み得る。基板貫通トレンチ３７０は、図１４〜図１９を参照して以下でより詳細に説明されるように形成され得る。基板貫通トレンチ３７０は、バルクシリコンウェハの表面を超えて配設される部分を含み得る。いくつかの例では、基板貫通トレンチ３７０は、酸化物を含む材料などの誘電体材料で満たされる。バルクシリコンウェハの表面を超えて配設される基板貫通トレンチ３７０の部分は、層間誘電体（ＩＬＤ）３３０の中に配設され得る。たとえば、図１４〜図１９は、図３のＩＣ３００の形成の間の特定の段階の例を示す。バルクシリコンウェハは図１４のバルクシリコンウェハ１０００または図１６の薄くされたバルクシリコンウェハ１６０２に相当することがあり、表面は図１６の表面１６０４に相当することがある。この例では、図３の基板貫通トレンチ３７０は、図１６の表面１６０４を超えて（たとえば、ＩＬＤ３３０に入り込んで）配設される部分３８０を含み得る。この例では、図３の基板貫通トレンチ３７０は、図１６の薄くされたバルクシリコンウェハ１６０２の厚み全体を貫通して、かつ薄くされたバルクシリコンウェハ１６０２の表面１６０４を超えてＩＬＤ３３０に入り込んで延び得る。したがって、図３の第１の半導体領域３１２は第２の半導体領域３１４とは不連続であることがあり、基板貫通トレンチ３７０は第１の半導体領域３１２を第２の半導体領域３１４から電気的に絶縁することができる。
【００２８】
第１の半導体領域３１２の半導体材料と第２の半導体領域３１４の半導体材料との物理的および電気的な分離は、共通のまたは連続的な半導体領域に形成されるチャネル領域を含む半導体デバイスと比較して、第１の半導体デバイス３２２と第２の半導体デバイス３２４との間のより優れた電気的な絶縁を可能にし得る。加えて、シリコン基板上に形成されるＲＦＩＣとは対照的に、ＲＦ信号と関連付けられる電界は、ガラス基板３０２においてトランジスタ負荷（たとえば渦電流）を誘起しないことがある（または減らすことがある）。ＲＦ信号と関連付けられるトランジスタ負荷を防止または低減すると、ＲＦ信号の損失または漏洩を減らすことができ、これにより電気的な非線形性を低くすることができる。加えて、シリコンウェハを超えて（たとえば、層間誘電体層に入り込んで）延びる基板貫通トレンチ３７０は、シリコンウェハを超えて延びない基板貫通トレンチと比較して、静電容量について優れた分離を実現し得る。
【００２９】
図４は、バルクシリコンウェハを使用して形成されガラス基板４０２上に配設される、第１の半導体デバイス４２２および第２の半導体デバイス４２４を含むＩＣ（またはＩＣの一部分）４００を示す。第１の半導体デバイス４２２は、第２の半導体デバイス４２４に隣接していることがある（たとえば、第１の半導体デバイス４２２および第２の半導体デバイス４２４は隣り合うデバイスであることがある）。いくつかの例では、第１の半導体デバイス４２２はおよび第２の半導体デバイス４２４は、ＣＭＯＳデバイスのＭＯＳＦＥＴの相補的な対に相当し得る。いくつかの例では、ＩＣ４００はＲＦ用途において動作するように構成され得る。たとえば、ＩＣ４００はＲＦスイッチとして動作するように構成され得る。
【００３０】
第１の半導体デバイス４２２は、ソース領域（たとえば、「第１のソース領域」４５４）を有し、ドレイン領域（たとえば、「第１のドレイン領域」４５６）を有する。第１のソース領域４５４および第１のドレイン領域４５６は、シリコンなどの半導体材料で形成される、もしくはそれを含む、第１の半導体領域４１２において形成されることがあり、またはそれによって接続されることがある。第１の半導体領域４１２は、図２０〜図２５を参照してより詳細に以下で説明されるような、バルクシリコンウェハの第１の部分に相当し得る。第２の半導体デバイス４２４は、ソース領域（たとえば、「第２のソース領域」４６４）およびドレイン領域（たとえば、「第２のドレイン領域」４６６）を有する。第２のソース領域４６４および第２のドレイン領域４６６は、シリコンなどの半導体材料で形成される、もしくはそれを含む、第２の半導体領域４１４において形成されることがあり、またはそれによって接続されることがある。第２の半導体領域４１４は、バルクシリコンウェハの第２の部分に相当し得る。動作の間、第１の半導体デバイス４２２のチャネルは第１の半導体領域４１２において形成することができ、第２の半導体デバイス４２４のチャネルは第２の半導体領域４１４において形成することができる。
【００３１】
ＩＣ４００は、第１の半導体領域４１２と第２の半導体領域４１４との間に基板貫通トレンチ４７０を含み得る。基板貫通トレンチ４７０は、図２０〜図２５を参照して以下でより詳細に説明されるように形成され得る。基板貫通トレンチ４７０は、バルクシリコンウェハの１つまたは複数の表面を超えて配設される部分を含み得る。いくつかの例では、基板貫通トレンチ４７０は、酸化物を含む材料などの誘電体材料で満たされる。たとえば、図２０〜図２５は、図４のＩＣ４００の形成の間の特定の段階の例を示す。バルクシリコンウェハは図２０のバルクシリコンウェハ１０００または図２２の薄くされたバルクシリコンウェハ２２０２に相当することがあり、１つまたは複数の表面は表面２２０６および２２０７に相当することがある。この例では、図４の基板貫通トレンチ４７０は、図２２の表面２２０７を超えて（たとえば、ＩＬＤ４３０に入り込んで）配設される部分４８０と、図２２の表面２２０６を超えて（たとえば、ガラス基板４０２に入り込んで）配設される図４の部分４１１とを含む。したがって、図４の第１の半導体領域４１２は第２の半導体領域４１４とは不連続であることがあり、基板貫通トレンチ４７０は第１の半導体領域４１２を第２の半導体領域４１４から電気的に絶縁することができる。
【００３２】
第１の半導体領域４１２の半導体材料と第２の半導体領域４１４の半導体材料との物理的および電気的な分離は、共通のまたは連続的な半導体領域に形成されるチャネル領域を含む半導体デバイスと比較して、第１の半導体デバイス４２２と第２の半導体デバイス４２４との間のより優れた電気的な絶縁を可能にし得る。加えて、シリコン基板上に形成されるＲＦＩＣとは対照的に、ＲＦ信号と関連付けられる電界は、ガラス基板４０２においてトランジスタ負荷（たとえば渦電流）を誘起しないことがある（または減らすことがある）。ＲＦ信号と関連付けられるトランジスタ負荷を防止または低減すると、ＲＦ信号の損失または漏洩を減らすことができ、これにより電気的な非線形性を低くすることができる。加えて、シリコンウェハを超えて（たとえば、層間誘電体層に入り込んで、かつガラス基板に入り込んで）延びる基板貫通トレンチ４７０は、シリコンウェハを超えて延びない基板貫通トレンチと比較して、静電容量について優れた分離を実現し得る。
【００３３】
図５は、図１のＩＣ１００の製作の間の第１の段階の例を示す。図５の第１の段階は、ＳＯＩウェハを使用して第１の半導体デバイス１２２および第２の半導体デバイス１２４を製作するステップと、メタライゼーション（たとえば、コンタクトおよび配線）を製作するステップと、層間誘電体層を形成するステップと、化学機械平坦化を実行するステップとを含み得る。図１を参照して上で説明されたように、ＳＯＩウェハは、埋め込まれた酸化物層１５２の第１の側にあるシリコン層と、埋め込まれた酸化物層１５２の第２の側にあるシリコン基板層５０１とを含み得る。
【００３４】
第１の酸化物層（図示されず）は、ＳＯＩウェハの埋め込まれた酸化物層１５２の第１の側にあるシリコン層上に形成され得る。いくつかの例では、第１の酸化物層は、湿式酸化技法を使用して形成され得る。第１の酸化物層はエッチングされ、ＳＯＩウェハの埋め込まれた酸化物層１５２の第１の側にあるシリコン層の第１の領域および第２の領域を露出し得る。ＳＯＩウェハの埋め込まれた酸化物層１５２の第１の側にあるシリコン層の露出された第１の領域および第２の領域はそれぞれ、図１の第１の半導体領域１１２および第２の半導体領域１１４の位置に相当し得る。ＳｉＯ２などの絶縁材料の薄い層が、エッチングされた第１の酸化物層の表面と、ＳＯＩウェハの埋め込まれた酸化物層１５２の第１の側にあるシリコン層の露出された第１の領域および第２の領域とを覆って、成長され得る。ゲート材料層が絶縁材料を覆って形成され得る。たとえば、ゲート材料層は、金属もしくはポリシリコンを含むことがあり、またはそれらで形成されることがあり、化学気相堆積（ＣＶＤ）技法を使用して堆積されることがある。ゲート材料層は、図１の第１のゲート１０６および第２のゲート１０８を形成するようにパターニングされ得る。たとえば、ゲート材料層は、フォトリソグラフィプロセスを使用してパターニングされ得る。絶縁材料の薄い層の露出された部分は除去されて、第１の絶縁層１７２および第２の絶縁層１７４を残すことができる。絶縁材料の薄い層の露出された部分は、エッチングプロセスを使用して除去され得る。拡散プロセスがＳＯＩウェハのシリコン層の第１の領域および第２の領域の露出された部分で実行され、これにより、図１の第１のソース領域１５４、第１のドレイン領域１５６、第２のソース領域１６４、および第２のドレイン領域１６６を形成することができる。
【００３５】
ＳＯＩウェハの埋め込まれた酸化物層１５２の第１の側にあるシリコン層の部分は（たとえば、エッチングプロセスを使用して）除去されて、ＳＯＩウェハの埋め込まれた酸化物層１５２の第１の側にあるシリコン層の第１のアイランドと、ＳＯＩウェハの埋め込まれた酸化物層１５２の第１の側にあるシリコン層の第２のアイランドとを残すことができる。第１のアイランドは図１の第１の半導体領域１１２に相当することがあり、第２のアイランドは第２の半導体領域１１４に相当することがある。
【００３６】
加えて、図１の第１の半導体デバイス１２２および第２の半導体デバイス１２４と関連付けられる、コンタクトおよび配線などのメタライゼーション構成要素が形成され得る。たとえば、コンタクト１９０は第１のソース領域１５４と接触するように形成されることがあり、コンタクト１９１は第１のドレイン領域１５６と接触するように構成されることがある。別の例として、コンタクト１９３は第２のソース領域１６４と接触するように形成されることがあり、コンタクト１９４は第２のドレイン領域１６６と接触するように構成されることがある。加えて、配線１８９、１９５、１９６、および／または１９７が形成され得る。配線の２つのレベルが図１に示されているが、ＩＣ１００は、２つよりも多い配線のレベルまたは２つよりも少ない配線のレベルを含み得る。
【００３７】
加えて、ＩＬＤ１１７は、誘電体材料を堆積することによって形成され得る。第１の半導体デバイス１２２と第２の半導体デバイス１２４との間のＩＬＤ１１７の誘電体材料の部分は、第１の半導体領域１１２を第２の半導体領域１１４から電気的に絶縁し得る。加えて、ＩＬＤ１１７は、化学機械研磨（ＣＭＰ）を実行することによって平坦化され得る。
【００３８】
図６は、図１のＩＣ１００の製作の間の第２の段階の例を示す。図６の第２の段階は、ガラス基板１０２を第１の半導体デバイス１２２および第２の半導体デバイス１２４に結合するステップを含み得る。たとえば、ＩＬＤ１１７は酸化物を含む材料で形成されることがあり、ガラス基板１０２は、分子接合技法、融着技法、または酸化物対酸化物の接合などの直接接合技法を使用して、ＩＬＤ１１７に接合され得る。
【００３９】
図７は、図１のＩＣ１００の製作の間の第３の段階の例を示す。図７の第３の段階は、図６のシリコン基板層５０１を除去するステップと、ＳＯＩウェハの埋め込まれた酸化物層１５２に開口をエッチングするステップとを含み得る。図６のシリコン基板層５０１は、シリコン基板層５０１を研削すること、ウェットエッチングを実行すること、またはこれらの両方によって除去され得る。したがって、ＳＯＩウェハのシリコン基板層５０１は除去され得る。
【００４０】
ＳＯＩウェハのシリコン基板層５０１を除去すると、ＳＯＩウェハの埋め込まれた酸化物層１５２の第２の側が露出し得る。図７の第３の段階の間に埋め込まれた酸化物層１５２へとエッチングされる１つまたは複数の開口は、第１の開口８０２および第２の開口８０４を含み得る。第１の開口８０２および第２の開口８０４は、エッチングプロセスを使用して形成され得る。第１の開口８０２は、第１の半導体領域１１２の一部分を露出し得る。
【００４１】
図８は、図１のＩＣ１００の製作の間の第４の段階の例を示す。図８の第４の段階は、ＩＬＤ１１７に１つまたは複数の開口９０４を形成するステップを含み得る。いくつかの例では、１つまたは複数の開口９０４はエッチングプロセスを使用して形成され得る。１つまたは複数の開口９０４は、配線１９７などの配線を露出し得る。
【００４２】
図９は、図１のＩＣ１００の製作の間の第５の段階の例を示す。図９の第５の段階はコンタクトを形成するステップを含み得る。たとえば、図９の第５の段階は、図８の第１の開口８０２へと、かつ開口８０４および９０４に対応する開口へと導電性材料を堆積することによって、コンタクト１９８および１９９を形成するステップを含み得る。いくつかの例では、導電性材料は、タングステンまたはアルミニウムを含むことがあり、またはそれらで形成されることがある。いくつかの例では、導電性材料はＣＶＤプロセスを使用して堆積され得る。図９の第５の段階はさらに、埋め込まれた酸化物層１５２上のあらゆる残存する導電性材料を除去し、埋め込まれた酸化物層１５２の（第２の側の）表面を平坦化するために、ＣＭＰプロセスを実行するステップを含み得る。
【００４３】
図１を参照すると、ＩＣ１００の製作の間の第６の段階の例が示されている。第６の段階は、図１０の第５の段階の後に実行され得る。第６の段階は、追加の配線、またはインダクタなどの受動デバイスを形成するステップを含み得る。たとえば、配線１８２および１８４が形成され得る。配線１８２および１８４は、銅もしくはアルミニウムで形成されることがあり、またはそれらを含むことがある。配線１８２および１８４は、絶縁層１８６によって互いから電気的に絶縁され得る。配線１８２および１８４ならびに絶縁層１８６は、セミアディティブプロセス（ＳＡＰ）を使用して形成され得る。
【００４４】
図１０〜図１３は（図２と併せて）、シリコンウェハ（たとえば、図１０のバルクシリコンウェハ１０００）を使用して形成されガラス基板上に配設される、第１の半導体デバイスおよび第２の半導体デバイスを含むＩＣの製作の間の段階の例を示す。たとえば、図１０〜図１３の説明のための段階（各々が複数のステップまたはプロセスを含み得る）が、図２のＩＣ２００を製作するために使用され得る。
【００４５】
図１０は、図２のＩＣ２００の製作の間の第１の段階の例を示し得る。バルクシリコンウェハ１０００は、エピタキシャルウェハであることがあり、またはそれを含むことがある。たとえば、バルクシリコンウェハ１０００は、バルクシリコン層１００２と、バルクシリコン層１００２の表面上に形成（たとえば、成長）されるエピタキシャル層１００４（たとえば、薄く、中程度から低濃度にドープされたエピタキシャルシリコン層）とを含み得る。図１２の第１の段階は、図２の第１の半導体デバイス２２２および第２の半導体デバイス２２４を製作するステップと、メタライゼーション（たとえば、コンタクトおよび配線）を製作するステップと、層間誘電体層を形成するステップと、化学機械平坦化を実行するステップとを含み得る。
【００４６】
たとえば、シャロートレンチアイソレーション（ＳＴＩ）領域１００６（たとえば、酸化物領域）が、エピタキシャル層１００４に形成され得る。加えて、ＳｉＮ層などのエッチストップ層（図示されず）が、ＳＴＩ領域１００６を覆って（たとえば、ＳＴＩ領域１００６とＩＬＤ２１７との間に）形成され得る。さらに、第１の酸化物層（図示されず）がエピタキシャル層１００４上に形成され得る。いくつかの例では、第１の酸化物層は、湿式酸化技法を使用して形成され得る。第１の酸化物層がエッチングされて、エピタキシャル層１００４の第１の領域および第２の領域を露出し得る。エピタキシャル層１００４の露出された第１の領域および第２の領域はそれぞれ、図２の第１の半導体領域２１２および第２の半導体領域２１４に相当し得る。ＳｉＯ２などの絶縁材料の薄い層が、エッチングされた第１の酸化物層の表面と、図１０のエピタキシャル層１００４の露出された第１の領域および第２の領域とを覆って、成長され得る。ゲート材料層が絶縁材料を覆って形成され得る。たとえば、ゲート材料層は、金属もしくはポリシリコンを含むことがあり、またはそれらで形成されることがあり、ＣＶＤ技法を使用して堆積されることがある。ゲート材料層は、第１のゲート２０６および第２のゲート２０８を形成するようにパターニングされ得る。たとえば、ゲート材料層は、フォトリソグラフィプロセスを使用してパターニングされ得る。絶縁材料の薄い層の露出された部分（たとえば、第１のゲート２０６および第２のゲート２０８によって覆われない絶縁材料の薄い層の部分）が除去されて、第１の絶縁層２７２および第２の絶縁層２７４を残し得る。絶縁材料の薄い層の露出された部分は、エッチングプロセスを使用して除去され得る。薄い絶縁層の露出された部分を除去すると、エピタキシャル層１００４の部分が露出し得る（たとえば、エピタキシャル層１００４の第１の側の部分が露出され得る）。拡散プロセスがエピタキシャル層１００４の露出された部分で実行され、これにより、第１のソース領域２５４、第１のドレイン領域２５６、第２のソース領域２６４、および第２のドレイン領域２６６を形成することができる。
【００４７】
加えて、図２の第１の半導体デバイス２２２および第２の半導体デバイス２２４と関連付けられる、コンタクトおよび配線などのメタライゼーション構成要素が形成され得る。たとえば、コンタクト２９８は第１のソース領域２５４と接触するように形成されることがあり、コンタクト２９６は第１のドレイン領域２５６と接触するように構成されることがある。別の例として、コンタクト２９２は第２のソース領域２６４と接触するように形成されることがあり、コンタクト２９０は第２のドレイン領域２６６と接触するように構成されることがある。加えて、コンタクト２９４ならびに配線２８２、２８４、２８６、および２８８が形成され得る。たとえば、コンタクト２９４がＳＴＩ領域１００６上に形成され得る。
【００４８】
加えて、ＩＬＤ２１７は、誘電体材料を堆積することによって形成され得る。加えて、ＩＬＤ２１７は、化学機械研磨（ＣＭＰ）を実行することによって平坦化され得る。
【００４９】
図１１は、図２のＩＣ２００の製作の間の第２の段階の例を示し得る。図１１の第２の段階は、ガラス基板を第１の半導体デバイス２２２および第２の半導体デバイス２２４に結合するステップを含み得る。たとえば、ＩＬＤ２１７は酸化物を含む材料で形成されることがあり、ガラス基板２０２は、分子接合技法、融着技法、または酸化物対酸化物の接合などの直接接合技法を使用して、ＩＬＤ２１７に接合され得る。
【００５０】
図１２は、図２のＩＣ２００の製作の間の第３の段階の例を示し得る。図１２の第３の段階は、図１１のバルクシリコンウェハ１０００を薄くするステップを含み得る。バルクシリコンウェハ１０００は、研削技法、および／またはウェットエッチング技法などのエッチング技法を使用して、薄くされ得る。たとえば、バルクシリコンウェハ１０００がバルクシリコン層１００２およびエピタキシャル層１００４を含むとき、図１２の第３の段階は、図１１のバルクシリコン層１００２を除去しエピタキシャル層１００４を除去しない選択的なエッチャントを使用して、ウェットエッチングを実行するステップを含み得る（たとえば、選択的なエッチャントは、エピタキシャル層１００４の材料を覆うバルクシリコン層１００２の材料について大きなエッチング選択性を有する）。バルクシリコン層１００２を除去すると、エピタキシャル層１００４が露出し得る（たとえば、エピタキシャル層１００４の第２の側が露出し得る）。
【００５１】
図１３は、図２のＩＣ２００の製作の間の第４の段階の例を示し得る。図１３の第４の段階は、第１の半導体領域２１２および第２の半導体領域２１４に相当する半導体材料の第１のアイランドおよび第２のアイランドを形成するために、バルクシリコン層１００２を除去した後で残る図１１のバルクシリコンウェハ１０００の部分を除去するステップを含み得る。たとえば、図１１のバルクシリコンウェハ１０００がエピタキシャル層１００４を含むとき、図１３の第４の段階は、図１２のエピタキシャル層１００４の部分を選択的にエッチングするステップを含むことがあり、図１３の第１の半導体領域２１２に相当するエピタキシャル層１００４の第１の残存部分と、図１３の第２の半導体領域２１４に相当する図１２のエピタキシャル層１００４の第２の残存部分とを残す。
【００５２】
図２を参照すると、図２のＩＣ２００の製作の間の第５の段階の例が示されている。第５の段階は、図１３の第４の段階の後に実行され得る。第５の段階は、絶縁層２８７、追加の配線、（インダクタなどの）受動デバイス、またはこれらの組合せを形成するステップを含み得る。たとえば、配線２８３および２８５が形成され得る。配線２８３および２８５は、銅もしくはアルミニウムで形成されることがあり、またはそれらを含むことがある。配線２８３および２８５を形成する前に、図１０〜図１３のＳＴＩ領域１００６が（たとえば、エッチストップ層にエッチングすることによって）除去され得る。この絶縁層２８７は、配線２８３を配線２８５から電気的に絶縁し得る。配線２８３および２８４ならびに絶縁層２８７は、セミアディティブプロセス（ＳＡＰ）を使用して形成され得る。
【００５３】
図１４〜図１９は、シリコンウェハ（たとえば、図１０のバルクシリコンウェハ１０００）を使用して形成されガラス基板上に配設される、第１の半導体デバイスおよび第２の半導体デバイスを含むＩＣの製作の間の段階の例を示す。たとえば、図１４〜図１９の説明のための段階（各々が複数のステップまたはプロセスを含み得る）が、図３のＩＣ３００を製作するために使用され得る。
【００５４】
図１４は、図３のＩＣ３００の製作の間の第１の段階の例を示し得る。図１４の第１の段階は、第１の半導体デバイス３２２および第２の半導体デバイス３２４の部分を製作するステップと、メタライゼーション（たとえば、コンタクトおよび配線）を製作するステップと、層間誘電体層を形成するステップと、化学機械研磨を実行するステップとを含み得る。
【００５５】
たとえば、第１の酸化物層（図示されず）がバルクシリコンウェハ１０００上に形成され得る。いくつかの例では、第１の酸化物層は、湿式酸化技法を使用して形成され得る。第１の酸化物層がエッチングされて、バルクシリコンウェハ１０００の第１の領域および第２の領域を露出し得る。バルクシリコンウェハ１０００の露出された第１の領域および第２の領域のエリアはそれぞれ、図３の第１の半導体領域３１２および第２の半導体領域３１４が位置するエリアに相当し得る。ＳｉＯ２などの絶縁材料の薄い層が、エッチングされた第１の酸化物層の表面と、図１４のバルクシリコンウェハ１０００の露出された第１の領域および第２の領域とを覆って、成長され得る。ゲート材料層が絶縁材料を覆って形成され得る。たとえば、ゲート材料層は、金属もしくはポリシリコンを含むことがあり、またはそれらで形成されることがあり、ＣＶＤ技法を使用して堆積されることがある。ゲート材料層は、第１のゲート３０６および第２のゲート３０８を形成するようにパターニングされ得る。たとえば、ゲート材料層は、フォトリソグラフィプロセスを使用してパターニングされ得る。絶縁材料の薄い層の露出された部分（たとえば、第１のゲート３０６および第２のゲート３０８によって覆われない絶縁材料の薄い層の部分）が（たとえば、エッチングプロセスを使用して）除去されて、第１の絶縁層３７２および第２の絶縁層３７４を残し得る。薄い絶縁層の露出された部分を除去すると、バルクシリコンウェハ１０００の部分が露出し得る。拡散プロセスがシリコンウェハの露出された部分で実行され、これにより、第１のソース領域３５４、第１のドレイン領域３５６、第２のソース領域３６４、および第２のドレイン領域３６６を形成することができる。
【００５６】
加えて、第１の半導体デバイス３２２および第２の半導体デバイス３２４と関連付けられる、コンタクトおよび配線などのメタライゼーション構成要素が形成され得る。たとえば、コンタクト３８２および３８４ならびに配線３８３は第１のソース領域３５４に接触するように形成されることがあり、コンタクト３８８および３９０ならびに配線３８９は第１のドレイン領域３５６に接触するように形成されることがあり、コンタクト３８５および３８７ならびに配線３８６は第１のゲート３０６に接触するように形成されることがある。別の例として、コンタクト３９１および３９３ならびに配線３９２は第２のソース領域３６４に接触するように形成されることがあり、コンタクト３９７および３９９ならびに配線３９８は第２のドレイン領域３６６に接触するように形成されることがあり、コンタクト３９４および３９６ならびに配線３９５は第２のゲート３０８に接触するように形成されることがある。
【００５７】
加えて、ＩＬＤ３３０は、誘電体材料を堆積することによって形成され得る。ＩＬＤ３３０は化学機械研磨（ＣＭＰ）を実行することによって平坦化されることがあり、パッシベーション１４０２が平坦化されたＩＬＤ３３０上に形成されることがある。
【００５８】
図１５は、図３のＩＣ３００の製作の間の第２の段階の例を示し得る。図１５の第２の段階は、キャリアウェハ１５０２をウェハに取り付けるステップを含み得る。いくつかの例では、キャリアウェハ１５０２はガラスを含むことがあり、またはガラスで形成されることがある。いくつかの例では、キャリアウェハ１５０２は接着剤（たとえば、糊）を使用して取り付けられ得る。
【００５９】
図１６は、図３のＩＣ３００の製作の間の第３の段階の例を示し得る。図１６の第３の段階は、図１５のバルクシリコンウェハ１０００を薄くして図１６の薄くされたバルクシリコンウェハ１６０２または層を形成するステップを含み得る。いくつかの例では、図１５のバルクシリコンウェハ１０００は、機械研削技法および／または化学機械研磨を使用して薄くされ得る。例示すると、バルクシリコンウェハ１０００は約１０ミクロンの厚みを有することがあり、バルクシリコンウェハ１０００を約２ミクロン以下の厚みに薄くするために機械研削が実行されることがあり、次いで、シリコンウェハをさらに薄くして図１６の薄くされたバルクシリコンウェハ１６０２をもたらすために化学機械研磨プロセスが実行されることがある。
【００６０】
図１７は、図３のＩＣ３００の製作の間の第４の段階の例を示し得る。図１７の第４の段階は、図１６の薄くされたバルクシリコンウェハ１６０２の表面を超えて延びる部分を含む１つまたは複数のトレンチ開口を形成するステップを含み得る。たとえば、図１７の第４の段階は、図１６の薄くされたバルクシリコンウェハ１６０２を貫通して延び、薄くされたバルクシリコンウェハ１６０２の表面を超えて延びる部分を含む、トレンチ開口１７０２、１７０４、および／または１７０６を形成するステップを含み得る。いくつかの例では、表面は図１６の表面１６０４に相当し得る。たとえば、図１７の第４の段階は、図１６の表面１６０４を超えて延びる部分１７０５を含むトレンチ開口１７０２を形成するステップを含み得る。図１７のトレンチ開口１７０２、１７０４、および／または１７０６は、図１６の薄くされたバルクシリコンウェハ１６０２の表面１６０４を超えて位置する層（たとえば、図１６のＩＬＤ３３０）へと、図１６の薄くされたバルクシリコンウェハ１６０２を貫通してエッチングすることによって、形成され得る。ＩＬＤ３３０は、薄くされたバルクシリコンウェハ１６０２とキャリアウェハ１５０２との間に位置し得る。トレンチ開口１７０２、１７０４、および／または１７０６は、ＩＬＤ３３０へと図１６の薄くされたバルクシリコンウェハ１６０２を貫通してエッチングするために、選択的なエッチングプロセスを使用して形成され得る。例示すると、薄くされたバルクシリコンウェハ１６０２の図１６の表面１６０４上に、マスクが堆積されパターニングされ得る（たとえば、図１７のパターニングされたマスク１７０８）。パターニングされたマスク１７０８は、図３の基板貫通トレンチ３７０の位置に対応する位置において、薄くされたバルクシリコンウェハ１６０２の一部分を露出し得る。部分的にＩＬＤ３３０へと入り込んで、図１６の薄くされたバルクシリコンウェハ１６０２を貫通してエッチングして、図１７のトレンチ開口１７０２、１７０４、および／または１７０６を形成するために、１つまたは複数のウェットエッチングまたはドライエッチングが実行され得る。
【００６１】
図１８は、図３のＩＣ３００の製作の間の第５の段階の例を示し得る。図１８の第５の段階は、図１８の基板貫通トレンチ３７０、３７３、および／または３７５を形成するために、１つまたは複数の誘電体材料で図１７のトレンチ開口１７０２、１７０４、および／または１７０６を埋めるステップを含み得る。いくつかの例では、図１７のトレンチ開口１７０２、１７０４、および／または１７０６は、酸化処理を使用して酸化物を含む誘電体材料で埋められ得る。基板貫通トレンチ３７０、３７３、および／または３７５は、図１６の薄くされたバルクシリコンウェハ１６０２の表面を超えて配設される部分を含み得る。たとえば、図１８の基板貫通トレンチ３７０は、図１６の表面１６０４を超えて（たとえば、図１６のＩＬＤ３３０の誘電体材料の中に）配設される部分３８０を含み得る。
【００６２】
図１９は、図３のＩＣ３００の製作の間の第６の段階の例を示し得る。図１９の第６の段階は、ガラス基板３０２を第１の半導体デバイス３２２および第２の半導体デバイス３２４に結合するステップを含み得る。たとえば、ガラス基板３０２は、ガラス基板３０２を第１の半導体領域３１２および第２の半導体領域３１４の半導体材料に接合するために、接合プロセスを使用して第１の半導体デバイス３２２および第２の半導体デバイス３２４に結合され得る。
【００６３】
図３を参照すると、図３のＩＣ３００の製作の間の第７の段階の例が示されている。第７の段階は、図１９の第６の段階の後に実行され得る。第７の段階は、図１９のキャリアウェハ１５０２を除去するステップを含み得る。いくつかの例では、キャリアウェハ１５０２は、糊の層を熱的に柔らかくすること、またはレーザーアブレーションを使用して糊の層を除去することなどによって、エッチングプロセスを使用して、または別の分離プロセスを使用して除去され得る。図３の第７の段階はさらに、追加のメタライゼーションを形成するステップを含み得る。たとえば、再分配層（ＲＤＬ）３４０が形成されることがあり、誘電体層３０９が堆積されることがある。
【００６４】
図２０〜図２５は、シリコンウェハ（たとえば、バルクシリコンウェハ１０００）を使用して形成されガラス基板上に配設される、第１の半導体デバイスおよび第２の半導体デバイスを含むＩＣの製作の間の段階の例を示し得る。たとえば、図２０〜図２５の説明のための段階（各々が複数のステップまたはプロセスを含み得る）が、図４のＩＣ４００を製作するために使用され得る。
【００６５】
図２０は、図４のＩＣ４００の製作の間の第１の段階の例を示し得る。図１４を参照して上で説明されるように、図２０の第１の段階は、第１の半導体デバイス４２２および第２の半導体デバイス４２４の部分を製作するステップと、メタライゼーション（たとえば、コンタクトおよび配線）を製作するステップと、層間誘電体層を形成するステップと、化学機械研磨を実行するステップとを含み得る。
【００６６】
たとえば、第１の酸化物層（図示されず）がバルクシリコンウェハ１０００上に形成され得る。いくつかの例では、第１の酸化物層は、湿式酸化技法を使用して形成され得る。第１の酸化物層がエッチングされて、バルクシリコンウェハ１０００の第１の領域および第２の領域を露出し得る。バルクシリコンウェハ１０００の露出された第１の領域および第２の領域のエリアはそれぞれ、図４の第１の半導体領域４１２および第２の半導体領域４１４が位置するエリアに相当し得る。ＳｉＯ２などの絶縁材料の薄い層が、エッチングされた第１の酸化物層の表面と、図２０のバルクシリコンウェハ１０００の露出された第１の領域および第２の領域とを覆って、成長され得る。ゲート材料層が絶縁材料を覆って形成され得る。たとえば、ゲート材料層は、金属もしくはポリシリコンを含むことがあり、またはそれらで形成されることがあり、ＣＶＤ技法を使用して堆積されることがある。ゲート材料層は、第１のゲート４０６および第２のゲート４０８を形成するようにパターニングされ得る。たとえば、ゲート材料層は、フォトリソグラフィプロセスを使用してパターニングされ得る。絶縁材料の薄い層の露出された部分（たとえば、第１のゲート４０６および第２のゲート４０８によって覆われない絶縁材料の薄い層の部分）が（たとえば、エッチングプロセスを使用して）除去されて、第１の絶縁層４７２および第２の絶縁層４７４を残し得る。薄い絶縁層の露出された部分を除去すると、バルクシリコンウェハ１０００の部分が露出し得る。拡散プロセスがシリコンウェハの露出された部分で実行され、これにより、第１のソース領域４５４、第１のドレイン領域４５６、第２のソース領域４６４、および第２のドレイン領域４６６を形成することができる。
【００６７】
加えて、第１の半導体デバイス４２２および第２の半導体デバイス４２４と関連付けられる、コンタクトおよび配線などのメタライゼーション構成要素が形成され得る。たとえば、コンタクト４８２および４８４ならびに配線４８３は第１のソース領域４５４に接触するように形成されることがあり、コンタクト４８８および４９０ならびに配線４８９は第１のドレイン領域４５６に接触するように形成されることがあり、コンタクト４８５および４８７ならびに配線４８６は第１のゲート４０６に接触するように形成されることがある。別の例として、コンタクト４９１および４９３ならびに配線４９２は第２のソース領域４６４に接触するように形成されることがあり、コンタクト４９７および４９９ならびに配線４９８は第２のドレイン領域４６６に接触するように形成されることがあり、コンタクト４９４および４９６ならびに配線４９５は第２のゲート４０８に接触するように形成されることがある。加えて、ＩＬＤ４３０は、誘電体材料を堆積することによって形成され得る。ＩＬＤ４３０は化学機械研磨（ＣＭＰ）を実行することによって平坦化されることがあり、パッシベーション２００２が平坦化されたＩＬＤ３３０上に形成されることがある。
【００６８】
図２１は、図４のＩＣ４００の製作の間の第２の段階の例を示し得る。図２１の第２の段階は、キャリアウェハ２１０２をウェハに取り付けるステップを含み得る。いくつかの例では、キャリアウェハ２１０２はガラスを含むことがあり、またはガラスで形成されることがあり、キャリアウェハ２１０２は接着剤を使用して取り付けられることがある。
【００６９】
図２２は、図４のＩＣ４００の製作の間の第３の段階の例を示し得る。図２２の第３の段階は、図２１のバルクシリコンウェハ１０００を薄くして図２２の薄くされたバルクシリコンウェハ２２０２を形成するステップを含み得る。いくつかの例では、図２１のバルクシリコンウェハ１０００は、機械研削技法および／または化学機械研磨を使用して薄くされ得る。例示すると、バルクシリコンウェハ１０００は約１０ミクロンの厚みを有することがあり、バルクシリコンウェハ１０００を約２ミクロンの厚みに薄くするために機械研削が実行されることがあり、次いで、シリコンウェハをさらに薄くして図２２の薄くされたバルクシリコンウェハ２２０２をもたらすために化学機械研磨プロセスが実行されることがある。
【００７０】
図２３は、図４のＩＣ４００の製作の間の第４の段階の例を示し得る。図２３の第４の段階は、ガラス基板４０２を第１の半導体デバイス４２２および第２の半導体デバイス４２４に結合するステップを含み得る。たとえば、ガラス基板４０２は、ガラス基板４０２を第１の半導体領域４１２および第２の半導体領域４１４の半導体材料に接合するために、接合プロセスを使用して第１の半導体デバイス４２２および第２の半導体デバイス４２４に結合され得る。
【００７１】
図２４は、図４のＩＣ４００の製作の間の第５の段階の例を示し得る。図２４の第５の段階は、図２３のキャリアウェハ２１０２を除去するステップと、トレンチ開口２４０２、２４０４、および／または２４０６を形成するステップとを含み得る。トレンチ開口２４０２、２４０４、および／または２４０６は、図２３の薄くされたバルクシリコンウェハ２２０２を貫通して（たとえば完全に貫通して）、かつ図２３の薄くされたバルクシリコンウェハ２２０２の表面を超えて延び得る。たとえば、表面は図２３の表面２２０６および／または表面２２０７に相当し得る。たとえば、図２４のトレンチ開口２４０２は、図２３のＩＬＤ４３０を貫通して、図２３の薄くされたバルクシリコンウェハ２２０２を貫通して、かつ図２３のガラス基板４０２に入り込んでエッチングすることによって、形成され得る。図２４のトレンチ開口２４０２は、図２３の表面２２０６を超えて延びる部分２４１０を含むことがあり、かつ／または、図２３の表面２２０７を超えて延びる図２４の部分２４０８を含むことがある。ＩＬＤ４３０は、第１の半導体デバイス４２２および／または第２の半導体デバイス４２４に近接して、かつ薄くされたバルクシリコンウェハ２２０２の部分に近接して位置し得る。いくつかの例では、図２４のトレンチ開口２４０２、２４０４、および／または２４０６は、図２３のＩＬＤ４３０を貫通して、薄くされたバルクシリコンウェハ２２０２を貫通して、かつガラス基板４０２に入り込んでエッチングするために、選択的なエッチングプロセスを使用して形成され得る。例示すると、薄くされたバルクシリコンウェハ２２０２の図２３の表面２３０４上に、マスクが堆積されパターニングされ得る（たとえば、パターニングされたマスク２４１２）。パターニングされたマスク２４１２は、図４の基板貫通トレンチ４７０、４７３、および／または４７５の位置に対応する位置において、ＩＬＤ４３０の表面２３０４の部分を露出し得る。部分的にガラス基板４０２へと入り込んで、図２３のＩＬＤ４３０および薄くされたバルクシリコンウェハ２２０２を貫通してエッチングして、図２４のトレンチ開口２４０２、２４０４、および／または２４０６を形成するために、１つまたは複数のウェットエッチングまたはドライエッチングが実行され得る。
【００７２】
図２５は、図４のＩＣ４００の製作の間の第６の段階の例を示し得る。図２５の第６の段階は、図２５の基板貫通トレンチ４７０、４７３、および／または４７５を形成するために、１つまたは複数の誘電体材料で図２４のトレンチ開口２４０２、２４０４、および／または２４０６を埋めるステップを含み得る。いくつかの例では、図２４のトレンチ開口２４０２、２４０４、および／または２４０６は、酸化処理を使用して酸化物を含む誘電体材料で埋められ得る。
【００７３】
図２５の基板貫通トレンチ４７０、４７３、および／または４７５の各々が、第１の半導体領域４１２および第２の半導体領域４１４に近接した誘電体層の誘電体材料の中に配設される部分を含み得る。たとえば、基板貫通トレンチ４７０は、ＩＬＤ４３０の誘電体材料の中に配設される部分４８０を含み得る。したがって、基板貫通トレンチ４７０は、図２０のバルクシリコンウェハ１０００または図２３の薄くされたバルクシリコンウェハ２２０２の、（ＩＬＤ４３０の誘電体材料によって以前は占有されていた領域へと入り込んで）図２３の表面２２０７を超えて配設される部分４８０を含み得る。加えて、図２５の基板貫通トレンチ４７０は、薄くされたバルクシリコンウェハ２２０２の図２３の表面２２０６を超えて（たとえば、図２３のガラス基板４０２によって以前は占有されていた領域へと入り込んで）配設される部分４１１を含み得る。
【００７４】
図４を参照すると、図４のＩＣ４００の製作の間の第７の段階の例が示されている。第７の段階は、図２５の第６の段階の後に実行され得る。図４の第７の段階は、追加のメタライゼーションを形成するステップを含み得る。たとえば、再分配層（ＲＤＬ）４４０および誘電体層４０３が形成され得る。
【００７５】
図２６を参照すると、電子デバイスを製作する方法２６００の説明のための例のフローチャートが示されている。電子デバイスは図１のＩＣ１００を含み得る。方法は、図５、図６、および図７を参照してそれぞれ説明される、第１の段階、第２の段階、および第３の段階を含み得る。
【００７６】
たとえば、図２６の方法２６００は、２６０２において、第１の半導体デバイスおよび第２の半導体デバイスを製作するステップを含み得る。第１の半導体デバイスは、半導体層の第１の部分の半導体材料によって接続される第１のソース領域および第１のドレイン領域を有することがあり、第２の半導体デバイスは、半導体層の第２の部分の半導体材料によって接続される第２のソース領域および第２のドレイン領域を有することがある。第１の半導体デバイスおよび第２の半導体デバイスは、図１の第１の半導体デバイス１２２および第２の半導体デバイス１２４に相当し得る。半導体層は、ＳＯＩウェハの埋め込まれた酸化物層（たとえば、図１の埋め込まれた酸化物層１５２）の第１の側に近接したＳＯＩウェハのシリコン層に相当し得る。第１の部分および第２の部分は、図１の第１の半導体領域１１２および第２の半導体領域１１４に相当し得る。
【００７７】
第１の半導体デバイスおよび第２の半導体デバイスは、任意の技法を使用して製作され得る。たとえば、第１の酸化物層（図示されず）が、ＳＯＩウェハのシリコン層上に形成され得る。いくつかの例では、第１の酸化物層は、湿式酸化技法を使用して形成され得る。第１の酸化物層がエッチングされて、ＳＯＩウェハのシリコン層の第１の領域および第２の領域を露出し得る。ＳＯＩウェハのシリコン層の露出された第１の領域および第２の領域はそれぞれ、図１の第１の半導体領域１１２および第２の半導体領域１１４の位置に相当し得る。ＳｉＯ２などの絶縁材料の薄い層が、エッチングされた第１の酸化物層の表面と、ＳＯＩウェハのシリコン層の露出された第１の領域および第２の領域とを覆って、形成され得る。ゲート材料層が絶縁材料を覆って成長され得る。たとえば、ゲート材料層は、金属もしくはポリシリコンを含むことがあり、またはそれらで形成されることがあり、化学気相堆積（ＣＶＤ）技法を使用して堆積されることがある。ゲート材料層は、図１の第１のゲート１０６および第２のゲート１０８を形成するようにパターニングされ得る。たとえば、ゲート材料層は、フォトリソグラフィプロセスを使用してパターニングされ得る。絶縁材料の薄い層の露出された部分は（たとえば、エッチングプロセスを使用して）除去されて、第１の絶縁層１７２および第２の絶縁層１７４を残すことができる。薄い絶縁層の露出された部分を除去すると、ＳＯＩウェハのシリコン層の第１の領域および第２の領域の部分が露出し得る。拡散プロセスがＳＯＩウェハのシリコン層の第１の領域および第２の領域の露出された部分で実行され、これにより、図１の第１のソース領域１５４、第１のドレイン領域１５６、第２のソース領域１６４、および第２のドレイン領域１６６を形成することができる。
【００７８】
図２６の方法２６００はさらに、２６０４において、半導体層の第１の部分が半導体層の第２の部分から不連続になるように、半導体層の部分を除去するステップを含み得る。たとえば、ＳＯＩウェハのシリコン層の部分が（たとえば、エッチングプロセスを使用して）除去されて、ＳＯＩウェハのシリコン層の第１のアイランドおよびＳＯＩウェハのシリコン層の第２のアイランドを残し得る。第１のアイランドは図１の第１の半導体領域１１２に相当することがあり、第２のアイランドは第２の半導体領域１１４に相当することがある。
【００７９】
加えて、図１の第１の半導体デバイス１２２および第２の半導体デバイス１２４と関連付けられる、コンタクトおよび配線などのメタライゼーション構成要素が形成され得る。たとえば、コンタクト１９０は第１のソース領域１５４と接触するように形成されることがあり、コンタクト１９１は第１のドレイン領域１５６と接触するように構成されることがある。別の例として、コンタクト１９３は第２のソース領域１６４と接触するように形成されることがあり、コンタクト１９４は第２のドレイン領域１６６と接触するように構成されることがある。加えて、配線１８９、１９５、１９６、および／または１９７が形成され得る。
【００８０】
加えて、ＩＬＤ１１７は、誘電体材料を堆積することによって形成され得る。第１の半導体デバイス１２２と第２の半導体デバイス１２４との間のＩＬＤ１１７の誘電体材料の部分は、第１の半導体領域１１２を第２の半導体領域１１４から電気的に絶縁し得る。加えて、ＩＬＤ１１７は、化学機械研磨（ＣＭＰ）を実行することによって平坦化され得る。
【００８１】
図２６の方法２６００はさらに、２６０６において、ガラス基板を第１の半導体デバイスおよび第２の半導体デバイスに結合するステップを含み得る。たとえば、ガラス基板は図１のガラス基板１０２に相当することがあり、図６の第２の段階に関して説明されたように、第１の半導体デバイスおよび第２の半導体デバイスに結合されることがある。たとえば、ＩＬＤ１１７は酸化物を含む材料で形成されることがあり、ガラス基板１０２は、分子接合技法、融着技法、または酸化物対酸化物の接合などの直接接合技法を使用して、ＩＬＤ１１７に接合され得る。
【００８２】
図２６の方法２６００はさらに、２６０８において、ＳＯＩの埋め込まれた酸化物層に近接した半導体材料を除去するステップを含み得る。たとえば、図６のシリコン基板層５０１が除去され得る。いくつかの例では、図６のシリコン基板層５０１は、シリコン基板層５０１を研削することおよび／またはウェットエッチングを実行することによって除去され得る。
【００８３】
図２６の方法２６００はさらに、図７の第３の段階に関して上で説明されたように埋め込まれた酸化物層１５２へと１つまたは複数の開口をエッチングするステップ、図８の第４の段階に関して上で説明されたようにＩＬＤ１１７に開口を形成するステップ、および／または図９の第５の段階に関して上で説明されたようにコンタクトを形成するステップを含み得る。
【００８４】
図２７を参照すると、電子デバイスを製作する方法２７００の説明のための例のフローチャートが示されている。電子デバイスは図２のＩＣ２００を含み得る。方法は、図１０、図１１、図１２、および図１３を参照してそれぞれ説明される、第１の段階、第２の段階、第３の段階、および第４の段階を含み得る。
【００８５】
たとえば、図２７の方法２７００は、２７０２において、第１の半導体デバイスおよび第２の半導体デバイスを製作するステップを含み得る。第１の半導体デバイスは、半導体層の第１の部分の半導体材料によって接続される第１のソース領域および第１のドレイン領域を有することがあり、第２の半導体デバイスは、半導体層の第２の部分の半導体材料によって接続される第２のソース領域および第２のドレイン領域を有することがある。第１の半導体デバイスおよび第２の半導体デバイスは、図２の第１の半導体デバイス２２２および第２の半導体デバイス２２４に相当し得る。半導体層は、図１０のバルクシリコンウェハ１０００などのバルクシリコンウェハのシリコン層に相当し得る。いくつかの例では、半導体層は、バルクシリコンウェハ１０００のエピタキシャル層１００４に相当する。第１の部分および第２の部分は、図２の第１の半導体領域２１２および第２の半導体領域２１４に相当し得る。
【００８６】
第１の半導体デバイスおよび第２の半導体デバイスは、任意の技法を使用して製作され得る。たとえば、第１の酸化物層（図示されず）が、図１０のエピタキシャル層１００４上に形成され得る。いくつかの例では、第１の酸化物層は、湿式酸化技法を使用して形成され得る。第１の酸化物層がエッチングされて、エピタキシャル層１００４の第１の領域および第２の領域を露出し得る。エピタキシャル層１００４の露出された第１の領域および第２の領域はそれぞれ、図２の第１の半導体領域２１２および第２の半導体領域２１４に相当し得る。ＳｉＯ２などの絶縁材料の薄い層が、エッチングされた第１の酸化物層の表面と、図１０のエピタキシャル層１００４の露出された第１の領域および第２の領域とを覆って、成長され得る。ゲート材料層が絶縁材料を覆って形成され得る。たとえば、ゲート材料層は、金属もしくはポリシリコンを含むことがあり、またはそれらで形成されることがあり、ＣＶＤ技法を使用して堆積されることがある。ゲート材料層は、第１のゲート２０６および第２のゲート２０８を形成するようにパターニングされ得る。たとえば、ゲート材料層は、フォトリソグラフィプロセスを使用してパターニングされ得る。絶縁材料の薄い層の露出された部分（たとえば、第１のゲート２０６および第２のゲート２０８によって覆われない絶縁材料の薄い層の部分）が（たとえば、エッチングプロセスを使用して）除去されて、第１の絶縁層２７２および第２の絶縁層２７４を残し得る。薄い絶縁層の露出された部分を除去すると、エピタキシャル層１００４の部分が露出し得る（たとえば、エピタキシャル層１００４の第１の側の部分が露出され得る）。拡散プロセスがエピタキシャル層１００４の露出された部分で実行され、これにより、第１のソース領域２５４、第１のドレイン領域２５６、第２のソース領域２６４、および第２のドレイン領域２６６を形成することができる。代替的に、第１の半導体デバイスおよび第２の半導体デバイスは、異なるプロセスを使用して形成され得る。たとえば、高誘電率／金属ゲートを形成するために、犠牲ゲートが形成され、その後で、高誘電率の誘電体材料および１つまたは複数の金属と置換されることがある。
【００８７】
加えて、図２の第１の半導体デバイス２２２および第２の半導体デバイス２２４と関連付けられる、コンタクトおよび配線などのメタライゼーション構成要素が形成され得る。たとえば、コンタクト２９８は第１のソース領域２５４と接触するように形成されることがあり、コンタクト２９６は第１のドレイン領域２５６と接触するように構成されることがある。別の例として、コンタクト２９２は第２のソース領域２６４と接触するように形成されることがあり、コンタクト２９０は第２のドレイン領域２６６と接触するように構成されることがある。加えて、コンタクト２９４ならびに配線２８２、２８４、２８６、および２８８が形成され得る。
【００８８】
加えて、ＩＬＤ２１７は、誘電体材料を堆積することによって形成され得る。加えて、ＩＬＤ２１７は、化学機械研磨（ＣＭＰ）を実行することによって平坦化され得る。
【００８９】
図２７の方法２７００はさらに、２７０４において、ガラス基板を第１の半導体デバイスおよび第２の半導体デバイスに結合するステップを含み得る。たとえば、ガラス基板は図１１のガラス基板２０２に相当することがあり、ガラス基板は、図１１の第２の段階に関して説明されたように、第１の半導体デバイスおよび第２の半導体デバイスに結合されることがある。
【００９０】
図２７の方法２７００はさらに、２７０６において、バルクシリコンウェハを薄くするステップを含み得る。たとえば、図１１のバルクシリコンウェハ１０００が薄くされ得る。バルクシリコンウェハ１０００は、研削技法、および／またはウェットエッチング技法などのエッチング技法を使用して、薄くされ得る。たとえば、バルクシリコンウェハ１０００がバルクシリコン層１００２およびエピタキシャル層１００４を含むとき、バルクシリコンウェハ１０００は、バルクシリコン層１００２を除去しエピタキシャル層１００４を除去しない選択的なエッチャントを使用して、ウェットエッチングを実行することによって薄くされ得る（たとえば、選択的なエッチャントは、エピタキシャル層１００４の材料を覆うバルクシリコン層１００２の材料について大きなエッチング選択性を有する）。バルクシリコン層１００２を除去すると、エピタキシャル層１００４が露出し得る（たとえば、エピタキシャル層１００４の第２の側が露出し得る）。
【００９１】
図２７の方法２７００はさらに、２７０８において、半導体層の第１の部分が半導体層の第２の部分から不連続になるように、半導体層の部分を除去するステップを含み得る。たとえば、半導体層のその部分は、図１３の第１の半導体領域２１２および第２の半導体領域２１４に対応する半導体材料の第１のアイランドおよび第２のアイランドを形成するために、エッチングプロセスを使用して除去され得る。たとえば、図１１のバルクシリコンウェハ１０００がエピタキシャル層１００４を含むとき、図１２のエピタキシャル層１００４の部分がエッチングされて、図１３の第１の半導体領域２１２に相当するエピタキシャル層１００４の第１の残存部分と、図１３の第２の半導体領域２１４に相当する図１２のエピタキシャル層１００４の第２の残存部分とを残し得る。
【００９２】
図２８を参照すると、電子デバイスを製作する方法２８００の説明のための例のフローチャートが示されている。電子デバイスは、図３のＩＣ３００または図４のＩＣ４００を含み得る。
【００９３】
図２８の方法２８００は、２８０２において、第１の半導体デバイスおよび第２の半導体デバイスを形成するステップを含み得る。第１の半導体デバイスはバルクシリコンウェハの第１の半導体領域を含み、第２の半導体デバイスはバルクシリコンウェハの第２の半導体領域を含む。バルクシリコンウェハは、図１０のバルクシリコンウェハ１０００に相当し得る。第１の半導体デバイスおよび第２の半導体デバイスは、図３の第１の半導体デバイス３２２および第２の半導体デバイス３２４に相当することがあり、図１４の第１の段階に関して上で説明されたように形成されることがある。代替的に、第１の半導体デバイスおよび第２の半導体デバイスは、図４の第１の半導体デバイス４２２および第２の半導体デバイス４２４に相当することがあり、図２０の第１の段階に関して上で説明されたように形成されることがある。
【００９４】
図２８の方法２８００は、２８０４において、バルクシリコンウェハを薄くするステップを含み得る。たとえば、方法２８００は、図１６および図２２を参照して上で説明されたように、図１０のバルクシリコンウェハ１０００を薄くするステップを含み得る。
【００９５】
図２８の方法２８００は、２８０６において、基板貫通トレンチを形成するステップと、２８０８において、ガラス基板を第１の半導体デバイスおよび第２の半導体デバイスに結合するステップとを含み得る。ガラス基板は、図３のガラス基板３０２または図４のガラス基板４０２に相当することがあり、基板貫通トレンチは、図３の基板貫通トレンチ３７０または図４の基板貫通トレンチ４７０に相当することがある。
【００９６】
いくつかの例では、ガラス基板は、基板貫通トレンチを形成した後で第１の半導体デバイスおよび第２の半導体デバイスに結合され得る。たとえば、図３の基板貫通トレンチ３７０は、図１７および図１８の第４の段階および第５の段階に関して上で説明されたように形成されることがあり、図１９のガラス基板３０２は、図１９の第６の段階に関して上で説明されたように第１の半導体デバイス３２２および第２の半導体デバイス３２４に結合されることがある。
【００９７】
代替的に、ガラス基板は、基板貫通トレンチを形成する前に第１の半導体デバイスおよび第２の半導体デバイスに結合され得る。たとえば、図２３のガラス基板４０２は、図２３の第４の段階に関して上で説明されたように第１の半導体デバイス４２２および第２の半導体デバイス４２４に結合されることがあり、図４の基板貫通トレンチ４７０は、図２４および図２５の第５の段階および第６の段階に関して上で説明されたように形成されることがある。
【００９８】
図２９を参照すると、ワイヤレス通信デバイスの特定の説明のための例のブロック図が示され、全体的に２９００と指定されている。ワイヤレス通信デバイス２９００は、メモリ２９３２（たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で知られている任意の他の形態の非一時的記憶媒体）に結合されたデジタル信号プロセッサ（ＤＳＰ）などのプロセッサ２９１０を含む。
【００９９】
図２９はまた、プロセッサ２９１０とディスプレイ２９２８とに結合されるディスプレイコントローラ２９２６を示す。コーダ／デコーダ（コーデック）２９３４も、プロセッサ２９１０に結合され得る。スピーカー２９３６およびマイクロフォン２９３８がコーデック２９３４に結合され得る。
【０１００】
図２９は、ワイヤレスコントローラ２９４０が、プロセッサ２９１０に結合されることがあり、さらにアンテナ２９４２に結合されることがあることも示している。ワイヤレスコントローラ２９４０は、ＲＦＩＣ構成要素（たとえば、スイッチ）などの１つまたは複数のＩＣ２９８０を含み得る。１つまたは複数のＩＣ２９８０は、図１のＩＣ１００、図２のＩＣ２００、図３のＩＣ３００、図４のＩＣ４００、もしくはこれらの組合せを含むことがあり、またはそれらに相当することがある。１つまたは複数のＩＣ２９８０は、アンテナスイッチまたは分配スイッチの一部としてＲＦ信号をルーティングするように構成され得る。
【０１０１】
ある特定の実装形態では、プロセッサ２９１０、ディスプレイコントローラ２９２６、メモリ２９３２、コーデック２９３４、およびワイヤレスコントローラ２９４０は、システムインパッケージまたはシステムオンチップデバイス２９２２に含まれる。ある特定の実装形態では、入力デバイス２９３０および電源２９４４が、システムオンチップデバイス２９２２に結合される。その上、ある特定の例では、図２９に示されるように、ディスプレイ２９２８、入力デバイス２９３０、スピーカー２９３６、マイクロフォン２９３８、アンテナ２９４２、および電源２９４４が、システムオンチップデバイス２９２２の外部にある。しかしながら、ディスプレイ２９２８、入力デバイス２９３０、スピーカー２９３６、マイクロフォン２９３８、アンテナ２９４２、および電源２９４４の各々が、インターフェースやコントローラなどのシステムオンチップデバイス２９２２の構成要素に結合され得る。
【０１０２】
上で開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）へと設計および構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製作する製作業者に提供され得る。結果として得られる製品は、半導体ウェハを含み、次いで、半導体ウェハは半導体ダイに切断され、半導体チップにパッケージングされる。図３０を参照してさらに説明されるように、半導体チップは、次いで電子デバイスに統合される。
【０１０３】
図３０を参照すると、電子デバイス製造（たとえば、製作）プロセスの特定の説明のための実装形態が示され、全体が３０００として指定されている。物理デバイス情報３００２が、製造プロセス３０００において、研究用コンピュータ３００６などにおいて受信される。物理デバイス情報３００２は、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せなどの、半導体デバイスの少なくとも１つの物理特性を表す設計情報を含み得る。たとえば、物理デバイス情報３００２は、研究用コンピュータ３００６に結合されたユーザインターフェース３００４を介して入力される物理パラメータ、材料特性、および構造情報を含み得る。研究用コンピュータ３００６は、メモリ３０１０などのコンピュータ可読媒体（たとえば、非一時的コンピュータ可読記録媒体）に結合された、１つまたは複数の処理コアなどのプロセッサ３００８を含む。メモリ３０１０は、プロセッサ３００８に、ファイルフォーマットに準拠するように物理デバイス情報３００２を変換させ、ライブラリファイル３０１２を生成させるように実行可能である、コンピュータ可読命令を記憶し得る。
【０１０４】
特定の実装では、ライブラリファイル３０１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル３０１２は、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せなどを含むデバイスを含む、電子設計自動化（ＥＤＡ）ツール３０２０とともに使用するために提供される半導体デバイスのライブラリを含み得る。
【０１０５】
ライブラリファイル３０１２は、メモリ３０１８に結合された、１つまたは複数の処理コアなどのプロセッサ３０１６を含む設計用コンピュータ３０１４において、ＥＤＡツール３０２０とともに使用され得る。ＥＤＡツール３０２０は、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せなどを含む、ライブラリファイル３０１２の回路を設計用コンピュータ３０１４のユーザが設計することを可能にするために、メモリ３０１８にプロセッサ実行可能命令として記憶され得る。たとえば、設計用コンピュータ３０１４のユーザが、設計用コンピュータ３０１４に結合されたユーザインターフェース３０２４を介して回路設計情報３０２２を入力することができる。回路設計情報３０２２は、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せなどの、半導体デバイスの少なくとも１つの物理特性を表す設計情報を含み得る。例示すると、回路設計特性は、回路設計における特定の回路と他の素子に対する関係との識別、位置情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含み得る。
【０１０６】
設計用コンピュータ３０１４は、回路設計情報３０２２を含む設計情報をファイルフォーマットに準拠するように変換するように構成され得る。例示すると、ファイルフォーマットは、平面の幾何学的形状、テキストラベル、およびグラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルフォーマットを含み得る。設計用コンピュータ３０１４は、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せを記述する情報を含むＧＤＳＩＩファイル３０２６などの変換された設計情報を、他の回路または情報に加えて含むデータファイルを生成するように構成され得る。例示すると、データファイルは、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４を含み、内部に追加の電子回路および部品も含む、システムオンチップ（ＳＯＣ）に対応する情報を含み得る。
【０１０７】
ＧＤＳＩＩファイル３０２６は、ＧＤＳＩＩファイル３０２６の中の変換された情報に従って、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せを製作するために、製作プロセス３０２８において受信され得る。たとえば、デバイス製作プロセスは、マスク製作業者３０３０にＧＤＳＩＩファイル３０２６を提供し、代表的マスク３０３２として示されるフォトリソグラフィ処理とともに使用されるマスクなどの１つまたは複数のマスクを作成することを含み得る。マスク３０３２は、１つまたは複数のウェハ３０３３を生成するために製作プロセスの間に使用されることがあり、ウェハ３０３３は試験されて、代表的なダイ３０３６などのダイへと分離されることがある。ダイ３０３６は、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せを含む、デバイスを含む回路を含む。
【０１０８】
たとえば、製作プロセス３０２８は、製作プロセス３０２８を開始し、かつ／または制御するために、プロセッサ３０３４およびメモリ３０３５を含み得る。メモリ３０３５は、コンピュータ可読命令またはプロセッサ可読命令などの実行可能命令を含み得る。実行可能命令は、プロセッサ３０３４などのコンピュータによって実行可能な１つまたは複数の命令を含み得る。ある特定の例では、実行可能命令は、図２６の方法２６００（またはその少なくとも一部分）、図２７の方法２７００（またはその少なくとも一部分）、および／または図２８の方法２８００（または少なくともその一部分）をコンピュータに実行させ得る。
【０１０９】
製作プロセス３０２８は、完全に自動化された、または部分的に自動化された製作システムによって実施され得る。たとえば、製作プロセス３０２８は、スケジュールに従って自動化され得る。製作システムは、半導体デバイスを形成するために１つまたは複数の動作を実行するための製作機器（たとえば、加工ツール）を含み得る。たとえば、製作機器は、化学気相堆積（ＣＶＤ）および／または物理気相堆積（ＰＶＤ）を使用して１つまたは複数の材料を堆積し、単一マスクまたは複数マスクのリソエッチングプロセス（たとえば、２マスクＬＥＬＥ）を使用して材料をパターニングし、ｌｉｔｈｏ−ｆｒｅｅｚｅ−ｌｉｔｈｏ−ｅｔｃｈ（ＬＦＬＥ）プロセスを使用して材料をパターニングし、ｓｅｌｆ−ａｌｉｇｎｅｄ  ｄｏｕｂｌｅ  ｐａｔｔｅｒｎｉｎｇ（ＳＡＤＰ）プロセスを使用して材料をパターニングし、１つまたは複数の材料をエピタキシャル成長させ、１つまたは複数の材料をコンフォーマルに堆積し、ハードマスクを塗布し、エッチングマスクを塗布し、エッチングを実行し、平坦化を実行し、ダミーゲートスタックを形成し、ゲートスタックを形成し、ＳＣ−１タイプ洗浄（ｓｔａｎｄａｒｄ  ｃｌｅａｎ  １）を実行するなどするように構成され得る。ある特定の例では、製作プロセス３０２８は、１４ｎｍより小さい（たとえば、１０ｎｍ、７ｎｍなど）テクノロジーノードと関連付けられる半導体製造プロセスに対応する。デバイス（たとえば、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せを含む）を製造するために使用される具体的なプロセスまたはプロセスの組合せは、設計制約および利用可能な材料／機器に基づき得る。したがって、特定の実装形態では、デバイスの製造の間に、図１〜図３０を参照して説明されたプロセスとは異なるプロセスが使用され得る。
【０１１０】
製作システム（たとえば、製作プロセス３０２８を実行する自動化システム）は、分散型アーキテクチャ（たとえば、階層）を有し得る。たとえば、製作システムは、分散型アーキテクチャに従って分散された、プロセッサ３０３４などの１つまたは複数のプロセッサ、メモリ３０３５などの１つまたは複数のメモリ、および／またはコントローラを含み得る。分散型アーキテクチャは、１つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含み得る。たとえば、製作プロセス３０２８の高レベル部分は、プロセッサ３０３４などの１つまたは複数のプロセッサを含むことがあり、低レベルシステムは各々、１つまたは複数の対応するコントローラを含むことがあり、または、１つまたは複数の対応するコントローラによって制御されることがある。特定の低レベルシステムの特定のコントローラは、特定の高レベルシステムから１つまたは複数の命令（たとえば、コマンド）を受信することができ、サブコマンドを下位のモジュールまたはプロセスツールに出すことができ、特定の高レベルシステムにステータスデータを伝え戻すことができる。１つまたは複数の低レベルシステムの各々は、製作機器の１つまたは複数の対応する部分（たとえば、処理ツール）と関連付けられ得る。ある特定の実装形態では、製作システムは、製作システムの中に分散された複数のプロセッサを含み得る。たとえば、低レベルシステム構成要素のコントローラは、プロセッサ３０３４などのプロセッサを含み得る。
【０１１１】
代替的に、プロセッサ３０３４は、製作システムの高レベルシステム、サブシステムまたは構成要素の一部であり得る。別の実装形態では、プロセッサ３０３４は、製作システムの様々なレベルおよび構成要素における分散処理を含む。
【０１１２】
メモリ３０３５に含まれる実行可能命令は、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せを、プロセッサ３０３４が形成すること（またはその形成を開始すること）を可能にし得る。ある特定の実装形態では、メモリ３０３５は、図２６の方法２６００（またはその少なくとも一部分）、図２７の方法２７００（またはその少なくとも一部分）、および／もしくは図２８の方法２８００（またはその少なくとも一部分）の少なくとも一部分に従ったデバイスの形成をプロセッサ３０３４に開始させるように、プロセッサ３０３４によって実行可能であるコンピュータ実行可能命令を記憶する非一時的コンピュータ可読媒体である。たとえば、コンピュータ実行可能命令は、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せの形成を、プロセッサ３０３４に開始させるように実行可能であり得る。ある説明のための例では、プロセッサ３０３４は、図２６の方法２６００（またはその少なくとも一部分）、図２７の方法２７００（またはその少なくとも一部分）、および／または図２８の方法２８００（または少なくともその一部分）の１つまたは複数のステップを、開始または制御し得る。
【０１１３】
ダイ３０３６がパッケージングプロセス３０３８に提供されることがあり、そこで、ダイ３０３６は代表的なパッケージ３０４０に組み込まれる。たとえば、パッケージ３０４０は、単一のダイ３０３６、またはシステムインパッケージ（ＳｉＰ）構成などの複数のダイを含み得る。パッケージ３０４０は、Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）規格などの１つまたは複数の規格または仕様に準拠するように構成され得る。
【０１１４】
パッケージ３０４０に関する情報が、コンピュータ３０４６に記憶された構成要素ライブラリなどを介して様々な製品設計者に配布され得る。コンピュータ３０４６は、メモリ３０５０に結合される１つまたは複数のプロセシングコアなどのプロセッサ３０４８を含み得る。プリント回路板（ＰＣＢ）ツールが、ユーザインターフェース３０４４を介してコンピュータ３０４６のユーザから受信されたＰＣＢ設計情報３０４２を処理するために、プロセッサ実行可能命令としてメモリ３０５０に記憶され得る。ＰＣＢ設計情報３０４２は、回路基板上のパッケージングされた半導体デバイスの物理的な位置情報を含むことがあり、パッケージングされた半導体デバイスは、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せを含むパッケージ３０４０に対応する。
【０１１５】
コンピュータ３０４６は、回路基板上のパッケージングされた半導体デバイスの物理的な位置情報ならびに配線およびビアなどの電気的接続のレイアウトを含むデータを伴うＧＥＲＢＥＲファイル３０５２などの、データファイルを生成するためにＰＣＢ設計情報３０４２を変換するように構成されることがあり、パッケージングされた半導体デバイスは、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せを含むパッケージ３０４０に対応する。他の実装形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
【０１１６】
ＧＥＲＢＥＲファイル３０５２は、基板組立プロセス３０５４において受け取られて、ＧＥＲＢＥＲファイル３０５２内に記憶されている設計情報に従って製造される代表的なＰＣＢ３０５６などのＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル３０５２は、ＰＣＢ製造プロセスの様々なステップを実行するために１つまたは複数の機械にアップロードされ得る。ＰＣＢ３０５６には、代表的なプリント回路アセンブリ（ＰＣＡ）３０５８を形成するために、パッケージ３０４０を含む電子部品が搭載され得る。
【０１１７】
ＰＣＡ３０５８は、製品製造プロセス３０６０において受け取られ、第１の代表的な電子デバイス３０６２および第２の代表的な電子デバイス３０６４などの１つまたは複数の電子デバイスに組み込まれ得る。たとえば、第１の代表的な電子デバイス３０６２、第２の代表的な電子デバイス３０６４、または両方が、図２９のワイヤレス通信デバイス２９００を含むことがあり、またはそれに対応することがある。説明のための非限定的な例として、第１の代表的な電子デバイス３０６２、第２の代表的な電子デバイス３０６４、または両方が、通信デバイス、固定位置データユニット、モバイル位置データユニット、携帯電話、セルラー電話、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、またはデスクトップコンピュータを含み得る。代替的に、または追加で、第１の代表的な電子デバイス３０６２、第２の代表的な電子デバイス３０６４、または両方が、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、データもしくはコンピュータ命令を記憶しまたは取り出す任意の他のデバイス、あるいはこれらの組合せを含むことがあり、それらに、図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せが組み込まれる。
【０１１８】
別の説明のための非限定的な例として、電子デバイス３０６２および３０６４の１つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ検針機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶するか取り出す任意の他のデバイス、またはこれらの任意の組合せなどの、遠隔ユニットを含み得る。図３０は本開示の教示による遠隔ユニットを示すが、本開示はこれらの図示されるユニットに限定されない。本開示の態様、例、および／または実装形態は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイスにおいて適切に利用され得る。たとえば、電子デバイス３０６２および３０６４のうちの１つまたは複数は、自動車、トラック、航空機、ボート、他の車両、または、冷蔵庫、電子レンジ、洗濯機、セキュリティシステム、その他の電気器具などの電気機器、あるいはそれらの組合せを含み得る。特定の実装形態では、電子デバイス３０６２および３０６４のうちの１つまたは複数は、メモリおよび／またはワイヤレス通信を利用し得る。
【０１１９】
図１のガラス基板１０２ならびに第１の半導体デバイス１２２および第２の半導体デバイス１２４、図２のガラス基板２０２ならびに第１の半導体デバイス２２２および第２の半導体デバイス２２４、図３のガラス基板３０２、基板貫通トレンチ３７０、ならびに第１の半導体デバイス３２２および第２の半導体デバイス３２４、図４のガラス基板４０２、基板貫通トレンチ４７０、ならびに第１の半導体デバイス４２２および第２の半導体デバイス４２４、またはこれらの任意の組合せを含むデバイスは、説明のためのプロセス３０００において説明されたように、製作され、加工され、電子デバイスに組み込まれ得る。図１〜図３０に関して開示される実装形態または例の１つまたは複数の態様は、ライブラリファイル３０１２、ＧＤＳＩＩファイル３０２６（たとえば、ＧＤＳＩＩフォーマットを有するファイル）、およびＧＥＲＢＥＲファイル３０５２（たとえば、ＧＥＲＢＥＲフォーマットを有するファイル）のなどの、様々な処理段階において含まれ、さらには、研究用コンピュータ３００６のメモリ３０１０、設計用コンピュータ３０１４のメモリ３０１８、コンピュータ３０４６のメモリ３０５０、基板組立プロセス３０５４などの様々な段階において使用される１つまたは複数の他のコンピュータまたはプロセッサ（図示せず）のメモリに記憶され、また、マスク３０３２、ダイ３０３６、パッケージ３０４０、ＰＣＡ３０５８、プロトタイプ回路もしくはデバイス（図示せず）などの他の製品、またはこれらの任意の組合せなどの、１つまたは複数の他の物理的な実装形態に組み込まれ得る。物理的なデバイス設計から最終製品まで、製品の様々な代表的な段階が示されているが、他の実装形態では、より少ない段階が使用されてよく、または、追加の段階が含まれてもよい。同様に、プロセス３０００は、プロセス３０００の様々な段階を実行する、単一のエンティティまたは１つもしくは複数のエンティティによって実行され得る。
【０１２０】
図１〜図３０のうちの１つまたは複数は、本開示の教示によるシステム、デバイス、および／または方法を示すことがあるが、本開示は、これらの図示されるシステム、デバイス、および／または方法に限定されない。本開示の態様、例、および／または実装形態は、メモリ、プロセッサ、およびオンチップ回路を含む集積回路を含む任意のデバイスにおいて適切に利用され得る。
【０１２１】
本明細書において示されたまたは説明された図１〜図３０のいずれかの１つまたは複数の機能または構成要素は、図１〜図３０の別の図の１つまたは複数の他の部分と組み合わされ得る。したがって、本明細書において説明されるいずれの単一の態様、例、および／または実装形態も、限定するものとして見なされるべきではなく、本開示の態様、例、および／または実装形態は、本開示の教示から逸脱することなく適切に組み合わされ得る。
【０１２２】
さらに、本明細書において開示された態様、例、および／または実装形態に関して説明された様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は理解されよう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップは、それらの機能に関して全般に上で説明されている。そのような機能がハードウェアとして実現されるか、それともプロセッサ実行可能命令として実現されるかは、具体的な適用例および全体的なシステムに課される設計制約によって決まる。当業者は、説明された機能を具体的な適用例ごとに様々な方法で実装し得るが、そのような実装決定が本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【０１２３】
本明細書において開示される態様、例、および／または実装形態に関して説明された方法またはアルゴリズムのステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはその２つの組合せにおいて具現化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で周知の任意の他の形態の非一時的記憶媒体内に存在し得る。例示的記憶媒体が、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）の中に存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末の中に存在し得る。代替的に、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末に個別の構成要素として存在し得る。記憶デバイスは信号ではない。
【０１２４】
開示された態様、例、および／または実装形態のこれまでの説明は、開示された態様、例、および／または実装形態を当業者が作成または使用することを可能にするために提供される。これらの態様、例、および／または実装形態に対する様々な修正が当業者には容易に明らかであり、本明細書で定義された原理は、本開示の範囲から逸脱することなく他の態様、例、および／または実装形態に適用され得る。したがって、本開示は、本明細書に示された態様、例、および／または実装形態に限定されるものではなく、以下の特許請求の範囲によって定義される原理および新規の特徴と一致する、考えられる最も広い範囲を与えられるべきである。
【符号の説明】
【０１２５】
１００  ＩＣ
１０２  ガラス基板
１０６  ゲート
１０８  ゲート
１１２  第１の半導体領域
１１４  第２の半導体領域
１１７  ＩＬＤ
１２２  第１の半導体デバイス
１２４  第２の半導体デバイス
１５２  埋め込まれた酸化物層
１５４  第１のソース領域
１５６  第１のドレイン領域
１６４  第２のソース領域
１６６  第２のドレイン領域
１７２  第１の絶縁層
１７４  第２の絶縁層
１８２  配線
１８４  配線
１８６  絶縁層
１８９  配線
１９０  コンタクト
１９１  コンタクト
１９３  コンタクト
１９４  コンタクト
１９５  配線
１９６  配線
１９７  配線
１９８  コンタクト
１９９  コンタクト
２００  ＩＣ
２０２  ガラス基板
２０６  ゲート
２０８  ゲート
２１２  第１の半導体領域
２１４  第２の半導体領域
２１７  ＩＬＤ
２２２  第１の半導体デバイス
２２４  第２の半導体デバイス
２５４  第１のソース領域
２５６  第１のドレイン領域
２６４  第２のソース領域
２６６  第２のドレイン領域
２７２  第１の絶縁層
２７４  第２の絶縁層
２８２  配線
２８３  配線
２８４  配線
２８５  配線
２８６  配線
２８７  絶縁層
２８８  配線
２９０  コンタクト
２９２  コンタクト
２９４  コンタクト
２９６  コンタクト
２９８  コンタクト
３００  ＩＣ
３０２  ガラス基板
３０６  ゲート
３０８  ゲート
３０９  誘電体層
３１２  第１の半導体領域
３１４  第２の半導体領域
３２２  第１の半導体デバイス
３２４  第２の半導体デバイス
３３０  ＩＬＤ
３４０  ＲＤＬ
３５４  第１のソース領域
３５６  第１のドレイン領域
３６４  第２のソース領域
３６６  第２のドレイン領域
３７０  基板貫通トレンチ
３７２  第１の絶縁層
３７３  基板貫通トレンチ
３７４  第２の絶縁層
３７５  基板貫通トレンチ
３８０  部分
３８２  コンタクト
３８３  配線
３８４  コンタクト
３８５  コンタクト
３８６  配線
３８７  コンタクト
３８８  コンタクト
３８９  配線
３９０  コンタクト
３９１  コンタクト
３９２  配線
３９３  コンタクト
３９４  コンタクト
３９５  配線
３９６  コンタクト
３９７  コンタクト
３９８  配線
３９９  コンタクト
４００  ＩＣ
４０２  ガラス基板
４０３  誘電体層
４０６  ゲート
４０８  ゲート
４１２  第１の半導体領域
４１４  第２の半導体領域
４２２  第１の半導体デバイス
４２４  第２の半導体デバイス
４３０  ＩＬＤ
４４０  ＲＤＬ
４５４  第１のソース領域
４５６  第１のドレイン領域
４６４  第２のソース領域
４６６  第２のドレイン領域
４７０  基板貫通トレンチ
４７２  第１の絶縁層
４７３  基板貫通トレンチ
４７４  第２の絶縁層
４７５  基板貫通トレンチ
４８０  部分
４８２  コンタクト
４８３  配線
４８４  コンタクト
４８５  コンタクト
４８６  配線
４８７  コンタクト
４８８  コンタクト
４８９  配線
４９０  コンタクト
４９１  コンタクト
４９２  配線
４９３  コンタクト
４９４  コンタクト
４９５  配線
４９６  コンタクト
４９７  コンタクト
４９８  配線
４９９  コンタクト
５０１  シリコン基板層
８０２  開口
８０４  開口
９０４  開口
１０００  バルクシリコンウェハ
１００２  バルクシリコン層
１００４  エピタキシャル層
１００６  ＳＴＩ領域
１４０２  パッシベーション
１５０２  キャリアウェハ
１６０２  バルクシリコンウェハ
１７０２  トレンチ開口
１７０４  トレンチ開口
１７０６  トレンチ開口
１７０８  パターニングされたマスク
２００２  パッシベーション
２１０２  キャリアウェハ
２２０２  バルクシリコンウェハ
２２０６  表面
２２０７  表面
２３０４  表面
２４０２  トレンチ開口
２４０４  トレンチ開口
２４０６  トレンチ開口
２４０８  部分
２４１０  部分
２４１２  パターニングされたマスク
２６００  方法
２７００  方法
２８００  方法
２９００  ワイヤレス通信デバイス
２９１０  プロセッサ
２９２２  システムオンチップデバイス
２９２６  ディスプレイコントローラ
２９２８  ディスプレイ
２９３０  入力デバイス
２９３２  メモリ
２９３４  コーデック
２９３６  スピーカー
２９３８  マイクロフォン
２９４０  ワイヤレスコントローラ
２９４２  アンテナ
２９４４  電源
２９８０  ＩＣ
３０００  製造プロセス
３００２  物理デバイス情報
３００４  ユーザインターフェース
３００６  研究用コンピュータ
３００８  プロセッサ
３０１０  メモリ
３０１２  ライブラリファイル
３０１４  設計用コンピュータ
３０１６  プロセッサ
３０１８  メモリ
３０２０  ＥＤＡツール
３０２２  回路設計情報
３０２４  ユーザインターフェース
３０２６  ＧＤＳＩＩファイル
３０２８  製作プロセス
３０３０  マスク製造業者
３０３２  マスク
３０３３  ウェハ
３０３４  プロセッサ
３０３５  メモリ
３０３６  ダイ
３０３８  パッケージングプロセス
３０４０  パッケージ
３０４２  ＰＣＢ設計情報
３０４４  ユーザインターフェース
３０４６  コンピュータ
３０４８  プロセッサ
３０５０  メモリ
３０５２  ＧＥＲＢＥＲファイル
３０５４  基板組立プロセス
３０５６  ＰＣＢ
３０５８  ＰＣＡ
３０６０  製品製造プロセス
３０６２  電子デバイス
３０６４  電子デバイス
【図１】
2018532267.tif 000003
【図２】
2018532267.tif 000004
【図３】
2018532267.tif 000005
【図４】
2018532267.tif 000006
【図５】
2018532267.tif 000007
【図６】
2018532267.tif 000008
【図７】
2018532267.tif 000009
【図８】
2018532267.tif 000010
【図９】
2018532267.tif 000011
【図１０】
2018532267.tif 000012
【図１１】
2018532267.tif 000013
【図１２】
2018532267.tif 000014
【図１３】
2018532267.tif 000015
【図１４】
2018532267.tif 000016
【図１５】
2018532267.tif 000017
【図１６】
2018532267.tif 000018
【図１７】
2018532267.tif 000019
【図１８】
2018532267.tif 000020
【図１９】
2018532267.tif 000021
【図２０】
2018532267.tif 000022
【図２１】
2018532267.tif 000023
【図２２】
2018532267.tif 000024
【図２３】
2018532267.tif 000025
【図２４】
2018532267.tif 000026
【図２５】
2018532267.tif 000027
【図２６】
2018532267.tif 000028
【図２７】
2018532267.tif 000029
【図２８】
2018532267.tif 000030
【図２９】
2018532267.tif 000031
【図３０】
2018532267.tif 000032
【手続補正書】
【提出日】平成30年3月23日(2018.3.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）を製作する方法であって、
第１の半導体デバイスおよび第２の半導体デバイスを製作するステップであって、前記第１の半導体デバイスが、半導体層の第１の部分の半導体材料によって接続される第１のソース領域および第１のドレイン領域を有し、前記第２の半導体デバイスが、前記半導体層の第２の部分の半導体材料によって接続される第２のソース領域および第２のドレイン領域を有する、ステップと、
ガラス基板を前記第１の半導体デバイスおよび前記第２の半導体デバイスに結合するステップと、
前記ガラス基板を前記第１の半導体デバイスおよび前記第２の半導体デバイスに結合した後で、前記半導体層の前記第１の部分が前記半導体層の前記第２の部分から不連続になるように前記半導体層の部分を除去するステップとを備える、方法。
【請求項２】
前記第１の半導体デバイスおよび前記第２の半導体デバイスを製作するステップが、
バルクシリコンウェハ上に前記第１の半導体デバイスの第１の絶縁層および前記第２の半導体デバイスの第２の絶縁層を形成するステップと、
前記第１の絶縁層上の前記第１の半導体デバイスの第１のゲートおよび前記第２の絶縁層上の前記第２の半導体デバイスの第２のゲートを形成するステップとを備える、請求項１に記載の方法。
【請求項３】
前記バルクシリコンウェハを薄くするステップをさらに備え、前記半導体層が前記薄くされたバルクシリコンウェハに相当する、請求項２に記載の方法。
【請求項４】
前記半導体層が、エピタキシャルウェハのエピタキシャル層に相当し、前記エピタキシャルウェハのバルクシリコン層を除去するステップをさらに備える、請求項１に記載の方法。
【請求項５】
前記ガラス基板が、前記第１の半導体デバイスのゲートが前記ガラス基板と前記エピタキシャル層の前記第１の部分との間にあるように結合される、請求項４に記載の方法。
【請求項６】
前記ガラス基板が、前記第１の半導体デバイスおよび前記第２の半導体デバイスが製作された後で前記第１の半導体デバイスおよび前記第２の半導体デバイスに結合される、請求項１に記載の方法。
【請求項７】
エピタキシャルウェハの第１の半導体領域を含む、ガラス基板上の第１の半導体デバイスと、
前記エピタキシャルウェハの第２の半導体領域を含む、前記ガラス基板上の第２の半導体デバイスと、
前記第１の半導体領域と前記第２の半導体領域との間の基板貫通トレンチとを備える、集積回路（ＩＣ）。
【請求項８】
前記第１の半導体デバイスおよび前記第２の半導体デバイスが、高周波（ＲＦ）成分の少なくとも一部分を形成する、請求項７に記載のＩＣ。
【請求項９】
前記基板貫通トレンチが前記ガラス基板に入り込んで延びる、請求項７に記載のＩＣ。
【請求項１０】
前記第１の半導体デバイスが第１の金属酸化膜半導体トランジスタを備え、前記第２の半導体デバイスが第２の金属酸化膜半導体トランジスタを備える、請求項７に記載のＩＣ。
【請求項１１】
前記第１の半導体デバイスおよび前記第２の半導体デバイスに近接した層間誘電体をさらに備え、前記基板貫通トレンチが前記層間誘電体を完全に貫通して延びる、請求項７に記載のＩＣ。
【請求項１２】
前記第１の半導体デバイスおよび前記第２の半導体デバイスに近接した層間誘電体をさらに備え、前記基板貫通トレンチが第１の部分および第２の部分を含み、前記第１の部分が層間誘電体を完全に貫通して延び、前記基板貫通トレンチが前記エピタキシャルウェハを完全に貫通して延び、前記第２の部分が前記ガラス基板に入り込んで延びる、請求項７に記載のＩＣ。
【請求項１３】
第１の半導体デバイスおよび第２の半導体デバイスを形成するステップであって、前記第１の半導体デバイスがバルクシリコンウェハの第１の半導体領域を含み、前記第２の半導体デバイスが前記バルクシリコンウェハの第２の半導体領域を含む、ステップと、
前記バルクシリコンウェハを薄くして、薄くされたバルクシリコンウェハを形成するステップと、
前記バルクシリコンウェハの表面を超えた領域に入り込んで、前記第１の半導体領域と前記第２の半導体領域との間の前記薄くされたバルクシリコンウェハを貫通する基板貫通トレンチを形成するステップとを備える、方法。
【請求項１４】
ガラス基板を前記第１の半導体デバイスおよび前記第２の半導体デバイスに結合するステップをさらに備える、請求項１３に記載の方法。
【請求項１５】
前記基板貫通トレンチを形成するステップが、前記薄くされたバルクシリコンウェハを貫通してトレンチ開口をエッチングするステップを含む、請求項１３に記載の方法。
【請求項１６】
前記基板貫通トレンチを形成するステップが、前記薄くされたバルクシリコンウェハに近接して位置する層間誘電体層へと、前記薄くされたバルクシリコンウェハを貫通してトレンチ開口をエッチングするステップを含む、請求項１３に記載の方法。
【請求項１７】
ガラス基板を前記薄くされたバルクシリコンウェハに結合するステップをさらに備える、請求項１３に記載の方法。
【請求項１８】
前記基板貫通トレンチが形成される前に、前記ガラス基板が前記薄くされたバルクシリコンウェハに結合される、請求項１７に記載の方法。
【請求項１９】
前記基板貫通トレンチが形成された後に、前記ガラス基板が前記薄くされたバルクシリコンウェハに結合される、請求項１７に記載の方法。
【請求項２０】
前記基板貫通トレンチを形成するステップが、前記ガラス基板へと、前記薄くされたバルクシリコンウェハを貫通してトレンチ開口をエッチングするステップを備える、請求項１７に記載の方法。
【請求項２１】
前記第１の半導体デバイスおよび前記第２の半導体デバイスに結合される１つまたは複数の受動デバイスをさらに備える、請求項１３に記載の方法。
【国際調査報告】
2018532267.tif 000033
2018532267.tif 000034
2018532267.tif 000035
2018532267.tif 000036
2018532267.tif 000037