(57)【要約】プログラマブルイコライザ及び関連方法が提供される。イコライザは、第１の電圧レール（Ｖｄｄ）と第２の電圧レール（接地）との間に、それぞれ、一対の入力ＦＥＴ及び一対の負荷抵抗器と直列に結合された一対の電流設定式電界効果トランジスタ（ＦＥＴ）を含む。プログラマブル等化回路は、入力ＦＥＴのソース間に結合され、複数の選択可能な抵抗性経路及び可変キャパシタを備え、これらはまた、複数の選択可能な容量性経路としても構成され得る。選択可能な抵抗性経路の各々（加えて、選択可能な容量性経路の各々）は、入力ＦＥＴのソース間で、対応する抵抗性（又は、容量性）経路を選択的に結合するための選択ＦＥＴを含む。入力ＦＥＴのうちの１つに基準ゲート電圧でバイアスがかけられるケースでは、各選択ＦＥＴのソースは、そのような入力ＦＥＴのソースに結合される。【選択図】図３
2018514997.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
第１のゲートと、第１のドレインと、第１のソースとを含む第１のＦＥＴと、ここにおいて、前記第１のゲートは、入力信号を受けるように構成される、
第２のゲートと、第２のドレインと、第２のソースとを含む第２のＦＥＴと、
複数の選択可能な抵抗性経路と
を備え、ここにおいて、各選択可能な抵抗性経路は、選択デバイスと直列に結合された第１の抵抗器を備え、前記選択デバイスは、セレクト信号に基づいて、第１のノードと第２のノードとの間に、対応する前記選択可能な抵抗性経路を結合するように構成され、前記第１の抵抗器は、前記第１のノードに結合された第１の端を含む、
装置。
【請求項２】
前記第２のＦＥＴの前記第２のゲートは、基準電圧を受けるように構成される、請求項１に記載の装置。
【請求項３】
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＰＭＯＳデバイス及び第２のＰＭＯＳデバイスを備え、前記第１のノード及び前記第２のノードは、それぞれ、前記第１のソース及び前記第２のソースと合致する、請求項２に記載の装置。
【請求項４】
前記選択デバイスは、前記第２のＰＭＯＳデバイスの前記第２のソースに結合されたソースと、前記対応する選択可能な抵抗性経路の前記第１の抵抗器の第２の端に結合されたドレインと、前記セレクト信号を受けるように構成されたゲートとを含む選択ＰＭＯＳデバイスを備える、請求項３に記載の装置。
【請求項５】
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＮＭＯＳデバイス及び第２のＮＭＯＳデバイスを備え、前記第１のノード及び前記第２のノードは、それぞれ、前記第１のソース及び前記第２のソースと合致する、請求項２に記載の装置。
【請求項６】
前記選択デバイスは、前記第２のＮＭＯＳデバイスの前記第２のソースに結合されたソースと、対応する前記選択可能な抵抗性経路の前記第１の抵抗器の第２の端に結合されたドレインと、前記セレクト信号を受けるように構成されたゲートとを含む選択ＮＭＯＳデバイスを備える、請求項５に記載の装置。
【請求項７】
前記第１のノードと前記第２のノードとの間に結合された可変容量性素子を更に備える、請求項１に記載の装置。
【請求項８】
複数の選択可能な容量性経路を更に備え、ここにおいて、各選択可能な容量性経路は、別の選択デバイスと直列に結合されたキャパシタを備え、前記別の選択デバイスは、別のセレクト信号に基づいて、前記第１のノードと前記第２のノードとの間に前記対応する選択可能な容量性経路を結合するように構成される、請求項１に記載の装置。
【請求項９】
前記入力信号は、差動入力信号を備え、前記第２のＦＥＴの前記第１のゲートは、前記差動入力信号の第１の成分を受けるように構成され、前記第２のＦＥＴの前記第２のゲートは、前記差動入力信号の第２の成分を受けるように構成される、請求項１に記載の装置。
【請求項１０】
各選択可能な抵抗性経路は、前記第１の抵抗器及び選択デバイスと直列に結合された第２の抵抗器を更に備える、請求項９に記載の装置。
【請求項１１】
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＰＭＯＳデバイス及び第２のＰＭＯＳデバイスを備え、前記選択可能な抵抗性経路の各々の前記選択デバイスは、ＰＭＯＳデバイスを備える、請求項１０に記載の装置。
【請求項１２】
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＮＭＯＳデバイス及び第２のＮＭＯＳデバイスを備え、前記選択可能な抵抗性経路の各々の前記選択デバイスは、ＮＭＯＳデバイスを備える、請求項１０に記載の装置。
【請求項１３】
第３のゲートと、第３のドレインと、第３のソースとを含む第３の電界効果トランジスタ（ＦＥＴ）と、
第１の電圧レールと第２の電圧レールとの間に前記第１のＦＥＴ及び前記第３のＦＥＴと直列に結合された第１の負荷抵抗器と、
第４のゲートと、第４のドレインと、第４のソースとを含む第４のＦＥＴと、ここにおいて、前記第４のＦＥＴの前記第４のゲート及び前記第３のＦＥＴの前記第３のゲートは、互いに結合され、前記第３のＦＥＴ及び前記第４のＦＥＴを通るドレイン−ソース電流を設定するためのバイアス電圧を受けるように構成される、
前記第１の電圧レールと前記第２の電圧レールとの間に前記第２のＦＥＴ及び前記第４のＦＥＴと直列に結合された第２の負荷抵抗器と
を更に備え、ここにおいて、出力信号は、それぞれ、前記第１のＦＥＴと前記第１の負荷抵抗器との間に及び前記第２のＦＥＴと前記第２の負荷抵抗器の間に位置している第３のノード及び第４のノードにおいて生成される、
請求項１に記載の装置。
【請求項１４】
入力信号に基づいて出力信号を発生させるための方法であって、
電流を発生させることと、
前記電流の少なくとも一部を、第１のノードと第２のノードとの間で等化回路を通して流すことと、ここにおいて、前記電流の前記少なくとも一部は、前記入力信号の第１の論理電圧に応答して、前記第１のノードから前記第２のノードに前記等化回路を通して流され、前記電流の前記少なくとも一部は、前記入力信号の第２の論理電圧に応答して、前記第２のノードから前記第１のノードに前記等化回路を通して流され、前記等化回路は、複数の選択可能な抵抗性経路を備え、各選択可能な抵抗性経路は、選択デバイスと直列に結合された抵抗器を備え、前記選択デバイスは、セレクト信号に基づいて、前記第１のノードと前記第２のノードとの間で、対応する前記選択可能な抵抗性経路を結合するように構成され、前記第１の抵抗器は、前記第１のノードに結合された第１の端を含む、
前記出力信号を発生させるために、抵抗性デバイスを通して前記電流の前記少なくとも一部を供給することと
を備える方法。
【請求項１５】
前記電流の前記少なくとも一部を、前記第１のノードから前記第２のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＰＭＯＳデバイスの第１のゲートに前記第１の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＰＭＯＳデバイスの第２のゲートに基準電圧を印加することと
を備え、ここにおいて、前記第１の論理電圧は、前記基準電圧よりも大きい、
請求項１４に記載の方法。
【請求項１６】
前記電流を、前記第２のノードから前記第１のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＰＭＯＳデバイスの第１のゲートに前記第２の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＰＭＯＳデバイスの第２のゲートに基準電圧を印加することと
を備え、ここにおいて、前記第２の論理電圧は、前記基準電圧よりも小さい、
請求項１４に記載の方法。
【請求項１７】
前記選択デバイスは、前記第２のＰＭＯＳデバイスの前記第２のソースに結合された第３のソースを含む第３のＰＭＯＳデバイスを備える、
請求項１６に記載の方法。
【請求項１８】
前記電流を、前記第１のノードから前記第２のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＮＭＯＳデバイスの第１のゲートに前記第１の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＮＭＯＳデバイスの第２のゲートに基準電圧を印加することと
を備え、ここにおいて、前記第１の論理電圧は、前記基準電圧よりも大きい、
請求項１４に記載の方法。
【請求項１９】
前記選択デバイスは、前記第２のＮＭＯＳデバイスの前記第２のソースに結合された第３のソースを含む第３のＮＭＯＳデバイスを備える、
請求項１８に記載の方法。
【請求項２０】
前記電流を、前記第２のノードから前記第１のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＮＭＯＳデバイスの第１のゲートに前記第２の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＮＭＯＳデバイスの第２のゲートに基準電圧を印加することと
を備え、ここにおいて、前記第２の論理電圧は、前記基準電圧よりも小さい、
請求項１４に記載の方法。
【請求項２１】
前記電流を、前記第１のノードから前記第２のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＰＭＯＳデバイスの第１のゲートに前記第１の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＰＭＯＳデバイスの第２のゲートに前記第２の論理電圧を印加することと
を備える、請求項１４に記載の方法。
【請求項２２】
前記電流を、前記第２のノードから前記第１のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＰＭＯＳデバイスの第１のゲートに前記第２の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＰＭＯＳデバイスの第２のゲートに前記第１の論理電圧を印加することと
を備える、請求項１４に記載の方法。
【請求項２３】
前記電流を、前記第１のノードから前記第２のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＮＭＯＳデバイスの第１のゲートに前記第１の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＮＭＯＳデバイスの第２のゲートに前記第２の論理電圧を印加することと
を備える、請求項１４に記載の方法。
【請求項２４】
前記電流を、前記第２のノードから前記第１のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＮＭＯＳデバイスの第１のゲートに前記第２の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＮＭＯＳデバイスの第２のゲートに前記第１の論理電圧を印加することと
を備える、請求項１４に記載の方法。
【請求項２５】
入力信号に基づいて出力信号を発生させるための装置であって、
電流を発生させるための手段と、
前記電流の少なくとも一部を、第１のノードと第２のノードとの間で等化回路を通して流すための手段と、ここにおいて、前記電流の前記少なくとも一部は、前記入力信号の第１の論理電圧に応答して、前記第１のノードから前記第２のノードに前記等化回路を通して流され、前記電流の前記少なくとも一部は、前記入力信号の第２の論理電圧に応答して、前記第２のノードから前記第１のノードに前記等化回路を通して流され、前記等化回路は、複数の選択可能な抵抗性経路を備え、各選択可能な抵抗性経路は、選択デバイスと直列に結合された抵抗器を備え、前記選択デバイスは、セレクト信号に基づいて、前記第１のノードと前記第２のノードとの間に、対応する前記選択可能な抵抗性経路を結合するように構成され、前記第１の抵抗器は、前記第１のノードに結合された第１の端を含む、
前記出力信号を発生させるために、抵抗性デバイスを通して前記電流の前記少なくとも一部を供給するための手段と
を備える装置。
【請求項２６】
前記電流を流すための前記手段は、
前記第１のノードに結合された第１のソースを含む第１のＰＭＯＳデバイスの第１のゲートに前記第１の論理電圧又は前記第２の論理電圧を印加するための手段と、
前記第２のノードに結合された第２のソースを含む第２のＰＭＯＳデバイスの第２のゲートに基準電圧を印加するための手段と
を備え、ここにおいて、前記第１の論理電圧は、前記基準電圧よりも大きい、又は、前記第２の論理電圧は、前記基準電圧より小さい、
請求項２５に記載の装置。
【請求項２７】
前記選択デバイスは、前記第２のＰＭＯＳデバイスの前記第２のソースに結合された第３のソースを含む第３のＰＭＯＳデバイスを備える、
請求項２６に記載の装置。
【請求項２８】
前記電流を流すための前記手段は、
前記第１のノードに結合された第１のソースを含む第１のＮＭＯＳデバイスの第１のゲートに前記第１の論理電圧又は前記第２の論理電圧を印加するための手段と、
前記第２のノードに結合された第２のソースを含む第２のＮＭＯＳデバイスの第２のゲートに基準電圧を印加するための手段と
を備え、ここにおいて、前記第１の論理電圧は、前記基準電圧よりも大きい、又は、前記第２の論理電圧は、前記基準電圧より小さい、
請求項２５に記載の装置。
【請求項２９】
前記選択デバイスは、前記第２のＮＭＯＳデバイスの前記第２のソースに結合された第３のソースを含む第３のＮＭＯＳデバイスを備える、
請求項２８に記載の装置。
【請求項３０】
前記電流を流すための前記手段は、
前記第１のノードに結合された第１のソースを含む第１のＦＥＴの第１のゲートに前記第１の論理電圧又は前記第２の論理電圧を印加するための手段と、
前記第２のノードに結合された第２のソースを含む第２のＦＥＴの第２のゲートに前記第２の論理電圧又は前記第１の論理電圧を印加するための手段と
を備える、請求項２５に記載の装置。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
[0001]本願は、参照により本明細書に組み込まれる、２０１５年３月３０日に出願された仮出願第６２／１４０，３６４号への優先権を主張する。
【技術分野】
【０００２】
[0002]本開示の態様は一般に、信号等化及びフィルタ処理に関し、より具体的には、低電力プログラマブルイコライザ又はフィルタ及び関連方法に関する。
【背景技術】
【０００３】
[0003]データ送信機（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））は典型的に、プリント基板（ＰＣＢ）金属化トレース又は通信ケーブルのような通信媒体を通じてデータ受信機（例えば、システムオンチップ（ＳｏＣ））にデータを送信する。そのような通信媒体は典型的に、ローパスフィルタに類似した伝達関数を有し、すなわち、特定の周波数以上（例えば、カットオフ周波数）では、データ信号の減衰が、周波数とともに増加する。データが送信機から受信機に送られ得るレートは、カットオフ周波数に依存し、すなわち、より高いカット周波数−より高いデータレート、より低いカット周波数−より低いデータレートである。
【０００４】
[0004]通信媒体の固有の低周波数応答を補償するための１つの技法は、受信機において等化デバイス、すなわちイコライザを使用することである。イコライザは、典型的な通信媒体を介した信号送信に関連付けられたより高い周波数の固有の減衰を補償するために、受信信号のより高い周波数にゲインを提供する周波数応答を有する。従って、受信機においてイコライザを用いることで、データ送信機と受信機との間のより高いデータレートが達成され得る。
【発明の概要】
【０００５】
[0005]１つ又は複数の実施形態の基本的な理解を提供するために、以下に、そのような実施形態の簡略化された概要を提示する。この概要は、予期される全ての実施形態の広範な概観ではなく、また、全ての実施形態の主要又は重要な要素を特定するわけではないことも、任意又は全ての実施形態の範囲を定めるわけではないことも意図される。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、簡略化された形式で１つ又は複数の実施形態のいくつかの概念を提示することである。
【０００６】
[0006]本開示の態様は、等化又はフィルタ処理アプリケーションに好適な装置を提供する。具体的には、装置は、第１のゲートと、第１のドレインと、第１のソースとを含む第１のＦＥＴと、ここにおいて、第１のゲートは、入力信号を受けるように構成される、第２のゲートと、第２のドレインと、第２のソースとを含む第２のＦＥＴと、複数の選択可能な抵抗性経路と、ここにおいて、各選択可能な抵抗性経路は、選択デバイスと直列に結合された第１の抵抗器を備え、選択デバイスは、セレクト信号に基づいて、第１のノードと第２のノードとの間で、対応する選択可能な抵抗性経路を結合するように構成され、第１の抵抗器は、第１のノードに結合された第１の端を含む、を備える。
【０００７】
[0007]本開示の別の態様は、入力信号に基づいて出力信号を発生させる方法を提供する。方法は、電流を発生させることと、電流の少なくとも一部を、第１のノードと第２のノードとの間に結合された等化回路を通して流す（steer）ことと、ここにおいて、電流の少なくとも一部は、入力信号の第１の論理電圧に応答して、第１のノードから第２のノードに等化回路を通して流され、電流の少なくとも一部は、入力信号の第２の論理電圧に応答して、第２のノードから第１のノードに等化回路を通して流され、等化回路は、複数の選択可能な抵抗性経路を備え、各選択可能な抵抗性経路は、選択デバイスと直列に結合された抵抗器を備え、選択デバイスは、セレクト信号に基づいて、第１のノードと第２のノードとの間で、対応する選択可能な抵抗性経路を結合するように構成され、第１の抵抗器は、第１のノードに結合された第１の端を含む、出力信号を発生させるために、抵抗性デバイスを通して電流の少なくとも一部を供給することとを備える。
【０００８】
[0008]本開示の別の態様は、入力信号に基づいて出力信号を発生させるための装置に関する。装置は、電流を発生させるための手段と、電流の少なくとも一部を、第１のノードと第２のノードとの間に結合された等化回路を通して流すための手段と、ここにおいて、電流の少なくとも一部は、入力信号の第１の論理電圧に応答して、第１のノードから第２のノードに等化回路を通して流され、電流の少なくとも一部は、入力信号の第２の論理電圧に応答して、第２のノードから第１のノードに等化回路を通して流され、等化回路は、複数の選択可能な抵抗性経路を備え、各選択可能な抵抗性経路は、選択デバイスと直列に結合された抵抗器を備え、選択デバイスは、セレクト信号に基づいて、第１のノードと第２のノードとの間で、対応する選択可能な抵抗性経路を結合するように構成され、第１の抵抗器は、第１のノードに結合された第１の端を含む、出力信号を発生させるために、抵抗性デバイスを通して電流の少なくとも一部を供給するための手段とを備える。
【０００９】
[0009]前述した目的及び関連する目的の達成のために、１つ又は複数の実施形態は、以下で十分に説明され、かつ、特許請求の範囲において具体的に示される特徴を備える。以下の説明及び添付の図面は、１つ又は複数の実施形態の実例となる特定の態様を詳細に示す。しかしながら、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のほんの一部しか示さず、説明の実施形態は、そのような態様及びそれらの等価物の全てを含むことが意図される。
【図面の簡単な説明】
【００１０】
【図１Ａ】[0010]図１Ａは、本開示の態様に係る、例示的な通信システムのブロック図を例示する。
【図１Ｂ】[0011]図１Ｂは、本開示の別の態様に係る、伝送線の例示的な周波数応答のグラフを例示する。
【図１Ｃ】[0012]図１Ｃは、本開示の別の態様に係る、例示的な受信機のブロック図を例示する。
【図１Ｄ】[0013]図１Ｄは、本開示の別の態様に係る、例示的なイコライザの周波数応答のグラフを例示する。
【図２】[0014]図２は、本開示の別の態様に係る、例示的なプログラマブルイコライザの回路図を例示する。
【図３】[0015]図３は、本開示の別の態様に係る、別の例示的なプログラマブルイコライザの回路図を例示する。
【図４】[0016]図４は、本開示の別の態様に係る、更に別の例示的なプログラマブルイコライザの回路図を例示する。
【図５】[0017]図５は、本開示の別の態様に係る、更に別の例示的なプログラマブルイコライザの回路図を例示する。
【図６】[0018]図６は、本開示の別の態様に係る、追加の例示的なプログラマブルイコライザの回路図を例示する。
【図７】[0019]図７は、本開示の別の態様に係る、入力信号を等化する例示的な方法のフロー図を例示する。
【発明の詳細な説明】
【００１１】
[0020]添付の図面に関連して以下に示される発明の詳細な説明は、様々な構成の説明を意図したものであり、本明細書で説明される概念が実施され得る唯一の構成を表すことを意図したものではない。詳細な説明は、様々な概念の完全な理解を提供するために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることは当業者には明らかになるであろう。いくつかの事例では、そのような概念を曖昧にしないために、周知の構造及び構成要素はブロック図の形式で示される。
【００１２】
[0021]図１Ａは、本開示の態様に係る、例示的な通信システム１００のブロック図を例示する。通信システム１００は、１つ又は複数の伝送線１２０を通じて第２のデバイス１３０に結合された第１のデバイス１１０を備える。１つ又は複数の伝送線１２０は、１つ又は複数の金属化トレース、１つ又は複数の通信ケーブル、又は他のタイプの伝送線を備え得る。追加的に、１つ又は複数の伝送線１２０は、それぞれ、１つ又は複数のシングルエンド信号又は１つ又は複数の差動信号を送信するために構成され得る。
【００１３】
[0022]この例では、第１のデバイス１１０は、１つ又は複数の伝送線１２０を通じて第２のデバイス１３０にデータを送るように構成される。例えば、通信システム１００がメモリサブシステムとして構成されている場合、第１のデバイス１１０は、動的ランダムアクセスメモリ（ＤＲＡＭ）のようなメモリ回路を備え得、第２のデバイス１３０は、システムオンチップ（ＳＯＣ）のようなプロセッサベースのデバイスを備え得る。この例では、第１のデバイス１１０が第２のデバイス１３０にデータを送っているが、第２のデバイス１３０が第１のデバイスにデータを送り得ること、又は、両方のデバイス１１０及び１３０が双方向に互いにデータを送信し得ることは理解されるべきである。
【００１４】
[0023]この例では、第１のデバイス１１０は、それぞれ、１つ又は複数の伝送線１２０を通じて１つ又は複数のデータ信号を第２のデバイス１３０に送信するための、入力／出力（Ｉ／Ｏ）ドライバのような、１つ又は複数の送信機回路（ＴＸ）１１２を備える。この関連で、第２のデバイス１３０は、それぞれ、１つ又は複数の伝送線１２０を通じて第１のデバイス１１０から１つ又は複数のデータ信号を受けるための１つ又は複数の受信機回路（ＲＸ）１３２を備える。
【００１５】
[0024]図１Ｂは、本開示の別の態様に係る、１つ又は複数の例示的な伝送線１２０の各々の例示的な周波数応答のグラフを例示する。グラフのｘ、すなわち水平軸は、周波数を表し、グラフのｙ、すなわち垂直軸は、信号減衰を表す。実線は、伝送線１２０の固有の周波数応答を描写する。
【００１６】
[0025]伝送線１２０の各々は一般に、分路寄生キャパシタンスに結合された直列抵抗及び寄生インダクタとしてモデリングされる。このように、各伝送線１２０の周波数応答は、ローパスフィルタに類似する。すなわち、伝送線１２０は、低周波数又はカットオフ周波数ｆｃ１を下回る周波数については（例えば、３ｄＢ減衰、すなわち半値電力において）比較的小さい信号減衰を示す。カットオフ周波数ｆｃ１よりも上では、減衰は、周波数とともに単調に増加する。
【００１７】
[0026]伝送線１２０を通じて送信されるデータ信号の最大データレートは一般に、伝送線に関連付けられたカットオフ周波数ｆｃ１に比例するかそれに関係している。すなわち、伝送線１２０に関連付けられたより高いカットオフ周波数ｆｃ１は、伝送線１２０についてのより高い達成可能なデータレートになり、反対に、伝送線１２０に関連付けられたより低いカットオフ周波数ｆｃ１は、伝送線１２０についてのより低い達成可能なデータレートになる。その理由は、伝送線１２０の固有の低周波数応答が、データ信号のより高い周波数成分（例えば、カットオフ周波数ｆｃ１を上回る周波数成分）を破損するためである。
【００１８】
[0027]図１Ｃは、本開示の別の態様に係る、第２のデバイス１３０において用いられる例示的な受信機回路１３２のブロック図を例示する。受信機回路１３２は、アナログフロントエンド１３４と、イコライザ１３６と、ダウンストリーム信号処理を実行するための他の回路（図示されない）とを備え得る。アナログフロントエンド１３４は、データ信号を受け、データ処理のためにアナログ信号を構成する。イコライザ１３６は、伝送線１２０の固有のローパス周波数応答を補償するために、規定の周波数応答を提供するように構成される。
【００１９】
[0028]図１Ｄは、本開示の別の態様に係る、例示的なイコライザ１３６の周波数応答のグラフを例示する。グラフのｘ、すなわち水平軸は、周波数を表し、グラフのｙ、すなわち垂直軸は、信号ゲインを表す。示されるように、イコライザ１３６の周波数応答は、伝送線１２０のカットオフから周波数ｆｃ１より高い周波数ｆｃ２のあたりの周波数範囲において、受けたデータ信号にゲインを提供するように構成される。故に、図１Ｂからわかるように、伝送線１２０及びイコライザ１３６の組み合わせられた伝達関数は、カットオフ周波数をｆｃ２へと効率的に拡張する、補償された周波数応答を生成し、これは、点線で表される。これは、伝送線１２０を介したより高いデータレートを可能にする。
【００２０】
[0029]図２は、本開示の別の態様に係る、例示的なプログラマブルイコライザ２００の回路図を例示する。イコライザ２００は、前述したイコライザ１３６の例示的な実現であり得る。具体的には、イコライザ２００は、入力差動信号（Ｖｉｎ＿ｐ，Ｖｉｎ＿ｎ）を受け、出力差動信号（Ｖｏｕｔ＿ｐ，Ｖｏｕｔ＿ｎ）を発生させるように構成され、ここで、出力信号は、イコライザ２００の周波数応答によって強化されたより高い周波数を含む。
【００２１】
[0030]具体的には、イコライザ２００は、第１の電圧レールＶｄｄと第２の電圧レール（例えば、接地）との間に直列に結合された第１のＰ型金属酸化膜半導体電界効果トランジスタ（ＦＥＴ）（以降、「ＰＭＯＳデバイス」）Ｐ１と、第２のＰＭＯＳデバイスＰ２と、第１の負荷抵抗器ＲＬ１とを備える。イコライザ２００は、第１の電圧レールＶｄｄと第２の電圧レール、すなわち接地との間に直列に結合された第３のＰＭＯＳデバイスＰ３と、第４のＰＭＯＳデバイスＰ４と、第２の負荷抵抗器ＲＬ２とを更に備える。
【００２２】
[0031]入力差動信号の正の成分Ｖｉｎ＿ｐ及び負の成分Ｖｉｎ＿ｎは、それぞれ、ＰＭＯＳデバイスＰ２及びＰ４のゲートに適用される。出力信号の正の成分Ｖｏｕｔ＿ｐ及び負の成分Ｖｏｕｔ＿ｎは、それぞれ、ＰＭＯＳデバイスＰ４及びＰ２のドレインにおいて生成される。電流ミラー回路２０２は、ＰＭＯＳデバイスＰ１及びＰ３を通る電流Ｉを設定するために、これらのデバイスのゲートにバイアスをかけるためのバイアス電圧Ｖｂｉａｓを発生させる。
【００２３】
[0032]イコライザ２００の等化構成要素又は回路は、ＰＭＯＳデバイスＰ２及びＰ４のそれぞれのソース間に並列に接続された可変キャパシタＣｅｑと可変抵抗器Ｒｅｑとを含む。可変キャパシタＣｅｑは、バラクタタで、又は、２つ以上の選択可能な容量性経路で実現され得る。同様に、可変抵抗器Ｒｅｑは、各々が、一対の選択ＰＭＯＳデバイス（ＰＳ１対からＰＳＮ対）間に置かれている抵抗器（例えば、Ｒ１からＲＮ）を含む、Ｎ個（Ｎ≧２）の選択可能な抵抗性経路で実現され得る。選択信号Ｓ１からＳＮは、それぞれ、選択ＰＭＯＳデバイス対ＰＳ１からＰＳＮのゲートに適用される。出力信号の歪みを回避するために、選択可能な抵抗性経路を含むイコライザ２００は対称にされる、すなわち、これが、選択可能な抵抗性経路ごとに２つの選択ＰＭＯＳデバイスの間に抵抗器が置かれる理由である。
【００２４】
[0033]動作中、入力信号の正の成分Ｖｉｎ＿ｐ及び負の成分Ｖｉｎ＿ｎが、それぞれ、論理的にハイ及びローであるとき、ＰＭＯＳデバイスＰ２及びＰ４は、それぞれ、オフ及びオンにされる。これにより、（点線の曲線で示されるように）電流Ｉは、ＰＭＯＳデバイスＰ１から、選択された又は可変の等化構成要素Ｒｅｑ及びＣｅｑを通り、ＰＭＯＳデバイスＰ４及び負荷抵抗器ＲＬ２を通って、接地へと流れる。同様に、入力信号の正の成分Ｖｉｎ＿ｐ及び負の成分Ｖｉｎ＿ｎが、論理的にロー及びハイであるとき、ＰＭＯＳデバイスＰ２及びＰ４は、それぞれ、オン及びオフにされる。これにより、（実線の曲線で示されるように）電流Ｉは、ＰＭＯＳデバイスＰ３から、選択された又は可変の等化構成要素Ｒｅｑ及びＣｅｑを通り、ＰＭＯＳデバイスＰ２及び負荷抵抗器ＲＬ１を通って、接地へと流れる。
【００２５】
[0034]故に、電流Ｉが、ＰＭＯＳデバイスＰ２及びＰ４のそれぞれのソース間に並列に接続された有効な抵抗器Ｒｅｑ及び有効なキャパシタＣｅｑを通って流れるため、等化構成要素は、直列接続された並列ＲＣ回路として動作する。すなわち、より低い周波数において、直列接続された並列ＲＣ回路のインピーダンスはより高く、これは、ＲＣ回路を介してより高い信号損失に帰着する。故に、より低い周波数におけるプログラマブルイコライザ２００のゲインはより低い。反対に、より高い周波数において、直列接続された並列ＲＣ回路のインピーダンスはより低く、これは、ＲＣ回路を介してより少ない信号損失に帰着する。故に、より高い周波数におけるプログラマブルイコライザ２００のゲインはより高い。
【００２６】
[0035]実効抵抗Ｒｅｑ及び実効キャパシタンスＣｅｑの特定の選択又は調整は、プログラマブルイコライザ２００の周波数応答に影響を及ぼす。例えば、図１Ｄに示されている例示的な周波数応答を参照すると、Ｒｅｑ及びＣｅｑの選択又は調整は、ｆｃ１及びｆｃ２のあたりのゲイン領域における（上方向又は下方向への）周波数シフトと、ゲイン領域における（より高い又はより低い）ゲインの量とに帰着し得る。故に、Ｒｅｑ及びＣｅｑの適切な選択及び／又は変動を通して、図１Ｂに（点線で）示されているような伝送線１２０の周波数応答を補償する全体的な周波数応答が達成され得る。
【００２７】
[0036]イコライザ２００にはいくつかの欠点が存在する。第１に、各選択可能な抵抗性経路における２つの選択ＰＭＯＳデバイス（ＰＳ１からＰＳＮ）は、それらにわたって電圧低下を引き起こす（Ｉ×２Ｒｄｓ、ここで、Ｒｄｓは、各デバイスのドレイン−ソース抵抗である）。結果として、オンにされた入力ＰＭＯＳデバイスＰ２又はＰ４のソースにおける電圧は、Ｖｄｄよりも大幅に低い。これは、オンにされたＰＭＯＳデバイスＰ２又はＰ４のゲート−ソース電圧Ｖｇｓを低減させ、これは、デバイスをオンにすること及び出力信号の電圧に悪影響を与え得る。最悪のシナリオの場合のこれに対処するために、電源電圧Ｖｄｄが高められ得る。しかしながら、これは、より多くの消費電力に帰着する。故に、これらの電圧低下のため、出力電圧ヘッドルームはより小さいといわれている。
【００２８】
[0037]第２に、選択ＰＭＯＳデバイス（ＰＳ１からＰＳＮ）のゲート−ソース電圧（Ｖｇｓ）は、イコライザ２００の切替え動作中、変動する。これは、ＰＭＯＳデバイスＰ２及びＰ４のソースに結合されている、これらの選択デバイスのソースにおける電圧が、入力信号Ｖｉｎ＿ｐ及びＶｉｎ＿ｎの状態に依存して、ハイとローとの間で変動するためである。変動するＶｇｓは、選択ＰＭＯＳデバイスのドレイン−ソース抵抗（Ｒｄｓ）変動を生じさせる。各選択可能な抵抗性経路には２つの選択ＰＭＯＳデバイスが存在するため、これらデバイスのうちの一方は、もう一方のデバイスとは異なるＶｇｓ、故に異なるＲｄｓを有するだろう。このように、イコライザ２００は、もはや対称ではなく、これは、出力信号の歪みを生じさせる。
【００２９】
[0038]第３に、対称要件により、各選択可能な抵抗性経路は、２つの選択ＰＭＯＳデバイス（ＰＳ１対からＰＳＮ対）を必要とし、これは、貴重な集積回路（ＩＣ）ダイ面積を消費する。第４に、各選択ＰＭＯＳデバイス（ＰＳ１からＰＳＮ）は、ゲート−ソース寄生キャパシタンスを追加し、これは、イコライザ２００の高周波数性能を低減する。
【００３０】
[0039]図３は、本開示の別の態様に係る、例示的なプログラマブルイコライザ３００の回路図を例示する。第１に、イコライザ３００は、ダブルエンド又は差動ではなくシングルエンドにされる。これは、イコライザ２００が対称である必要があるという要件を撤廃するために行われる。イコライザ３００をシングルエンドにするために、一定の基準電圧Ｖｒｅｆ（例えば、Ｖｄｄ／２又はＶｄｄと接地との間の何らかの他の好適な値）が、ＰＭＯＳデバイスＰ４のゲートに印加され、シングルエンド入力信号Ｖｉｎが、ＰＭＯＳデバイスＰ２のゲートに適用される。イコライザ３００が対称である必要がないため、選択可能な抵抗性経路の各々は、単一選択ＰＭＯＳデバイス（Ｐ１１からＰ１Ｎ）を含む。追加的に、各選択可能な抵抗性経路内で、選択ＰＭＯＳデバイス（Ｐ１１からＰ１Ｎ）は、選択ＰＭＯＳデバイスのソースが（基準電圧）ＰＭＯＳデバイスＰ４のソースに結合され、選択ＰＭＯＳデバイスのドレインが抵抗器（Ｒ１からＲＮ）に結合され、ゲートが経路選択信号（Ｓ１１からＳ１Ｎ）を受けるように構成される、ように構成される。
【００３１】
[0040]イコライザ３００の利点は次の通りである：（１）対称要件の撤廃により、各選択可能な抵抗性経路は、単一選択ＰＭＯＳデバイスで構成されることが可能になる−これは、前述したように、各選択経路を介したより少ないＩＲ損失（Ｉ×Ｒｄｓ対２Ｉ×Ｒｄｓ）、故に、より多くの出力電圧ヘッドルームにつながる、（２）選択ＰＭＯＳデバイスが、イコライザの切替え動作中、選択ＰＭＯＳデバイスのＶｇｓを略一定に保つために経路のＶｒｅｆ側に接続される（ＰＭＯＳデバイスＰ４のソースは、略一定の基準電圧Ｖｒｅｆにより略一定である）−これは、出力信号の歪みを低減する、（３）各経路に２つに対して単一選択ＰＭＯＳデバイスを実現するためにより少ないＩＣダイ面積が必要とされる−又は代替的に、単一選択ＰＭＯＳデバイスが、その抵抗Ｒｄｓを低減するために２倍の大きさに作られ、より多くの出力電圧ヘッドルームのために、各経路によるＩＲ損失を低減し得る、（４）各経路に２つではなく１つの選択ＰＭＯＳデバイスにより、より低いゲート−ソース寄生キャパシタンス、それによって、イコライザ３００のための改善された高周波数性能に帰着する。
【００３２】
[0041]示されるように、イコライザ３００の可変キャパシタＣｅｑは、Ｍ個（Ｍ≧２）の選択可能な容量性経路として実現され得、各経路は、キャパシタ（Ｃ１からＣＭ）及び単一選択ＰＭＯＳデバイス（Ｐ２１からＰ２Ｍ）を含む。キャパシタＣ１からＣＭは、金属酸化膜半導体キャパシタ（ＭＯＳ ＣＡＰ）、金属絶縁体金属（ＭＩＭ）キャパシタ、金属酸化物金属（ＭＯＭ）キャパシタのような、オンチプキャパシタとして実現され得る。バラクタのような可変キャパシタが選択可能な容量性経路のうちの１つ又は全ての代わりになり得ることは理解されるべきである。
【００３３】
[0042]選択可能な抵抗性経路に類似して、各選択可能な容量性経路の選択ＰＭＯＳデバイス（Ｐ２１からＰ２Ｍ）は、選択ＰＭＯＳデバイスのソースが（基準電圧）ＰＭＯＳデバイスＰ４のソースに結合され、選択ＰＭＯＳデバイスのドレインがキャパシタ（Ｃ１からＣＭ）に結合され、ゲートが経路選択信号（Ｓ２１からＳ２Ｍ）を受けるように構成されるように位置している。単一選択ＰＭＯＳデバイスと基準電圧ＰＭＯＳデバイスＰ４のソースに結合されたそのソースを有することで抵抗性経路に当てはまる利点は、容量性経路にも当てはまる。すなわち、各容量性経路に単一選択ＰＭＯＳデバイスが存在するため、２つの選択ＰＭＯＳデバイスを含む容量性経路と比べてＩＲ損失及び寄生容量はより少ない。更に、各容量性経路における選択ＰＭＯＳデバイスのソースが基準電圧ＰＭＯＳデバイスＰ４のソースに結合されるため、ＶｇｓそしてＲｄｓは、実質的に一定であり、それにより、出力信号の歪みはより低い。
【００３４】
[0043]イコライザ３００の動作は、イコライザ２００のものに類似する。故に、シングルエンド入力電圧Ｖｉｎが論理的にハイである（基準電圧よりも高い）とき、ＰＭＯＳデバイスＰ２よりも、ＰＭＯＳデバイスＰ４がオンにされる。結果として、（例えば、Ｉより小さい）電流は、選択された等化回路Ｒｅｑ及びＣｅｑを通って、ＰＭＯＳデバイスＰ１のドレインからＰＭＯＳデバイスＰ４のソースへと流れる。反対に、シングルエンド入力電圧Ｖｉｎが論理的にローである（基準電圧よりも低い）とき、ＰＭＯＳデバイスＰ４よりも、ＰＭＯＳデバイスＰ２がオンにされる。結果として、（例えば、Ｉより小さい）電流は、選択された等化回路Ｒｅｑ及びＣｅｑを通って、ＰＭＯＳデバイスＰ３のドレインからＰＭＯＳデバイスＰ２のソースへと流れる。等化回路の有効なＲｅｑ及びＣｅｑに基づいて、イコライザ３００は、前述したように、特定の周波数ゲイン応答を示す。
【００３５】
[0044]図４は、本開示の別の態様に係る、別の例示的なプログラマブルイコライザ４００の回路図を例示する。具体的には、イコライザ４００は、前述したＰＭＯＳイコライザ３００のＮＭＯＳバージョンである。すなわち、イコライザ４００内のＦＥＴは、ｎ型金属酸化膜半導体（ＮＭＯＳ）ＦＥＴ（以降、「ＮＭＯＳデバイス」）である。追加的に、ＮＭＯＳ実現のため、イコライザ４００のデバイスの配列は、ＰＭＯＳイコライザ３００のデバイスに対して反転されている。
【００３６】
[0045]より具体的には、プログラマブルイコライザ４００は、第１の電圧レール（例えば、Ｖｄｄ）と第２の電圧レール（例えば、接地）との間に結合された第１の負荷抵抗器ＲＬ１と、ＮＭＯＳデバイスＮ２と、ＮＭＯＳデバイスＮ１とを備える。イコライザ４００は、Ｖｄｄと接地との間に直列に結合された第２の負荷抵抗器ＲＬ２と、ＮＭＯＳデバイスＮ４と、ＮＭＯＳデバイスＮ３とを更に備える。イコライザ４００は、デバイスＮ１及びＮ３を通して電流を設定するために、ＮＭＯＳデバイスＮ１及びＮ３のゲートに対するバイアス電圧Ｖｂｉａｓを発生させるための電流ミラー回路４０２を更に備える。ＮＭＯＳデバイスＮ２のゲートは、シングルエンド入力信号Ｖｉｎを受けるように構成され、ＮＭＯＳデバイスＮ４のゲートは、基準電圧Ｖｒｅｆ（例えば、Ｖｄｄ／２又はＶｄｄと接地との間の何らかの他の好適な値）を受けるように構成される。出力信号の正の成分Ｖｏｕｔ＿ｐ及び負の成分Ｖｏｕｔ−Ｎを、それぞれ、ＮＭＯＳデバイスＮ４及びＮ２のドレインにおいて発生させる。
【００３７】
[0046]プログラマブルイコライザ４００は、ＮＭＯＳデバイスＮ２及びＮ４のソース間に並列に結合された、Ｎ個（Ｎ≧２）の選択可能な抵抗性経路と、Ｍ個（Ｍ≧２）の選択可能な容量性経路とを含む等化回路を更に備える。抵抗性経路の各々は、選択ＮＭＯＳデバイス（Ｎ１１からＮ１Ｎ）と直列である抵抗器（Ｒ１からＲＮ）を備える。各選択ＮＭＯＳデバイス（Ｎ１１からＮ１Ｎ）は、基準電圧ＮＭＯＳデバイスＮ４のソースに結合されたソースと、対応する抵抗器（Ｒ１からＲＮ）に結合されたドレインと、対応する選択信号（Ｓ１１からＳ１Ｎ）を受けるように構成されたゲートとを備える。選択信号Ｓ１１からＳ１Ｎの状態に基づいて、選択された並列の抵抗性経路は、ＮＭＯＳデバイスＮ２及びＮ４のソース間に等価抵抗Ｒｅｑを提供する。
【００３８】
[0047]同様に、容量性経路の各々は、選択ＮＭＯＳデバイス（Ｎ２１からＮ２Ｍ）と直列であるキャパシタ（Ｃ１からＣＭ）を備える。各選択ＮＭＯＳデバイス（Ｎ２１からＮ２Ｍ）は、基準電圧ＮＭＯＳデバイスＮ４のソースに結合されたソースと、対応するキャパシタ（Ｃ１からＣＮ）に結合されたドレインと、対応する選択信号（Ｓ２１からＳ２Ｍ）を受けるように構成されたゲートとを備える。選択信号Ｓ２１からＳ２Ｍの状態に基づいて、選択された並列の容量性経路は、ＮＭＯＳデバイスＮ２及びＮ４のソース間に等価キャパシタンスＣｅｑを提供する。バラクタのような可変キャパシタが選択可能な容量性経路のうちの１つ又は全ての代わりになり得ることは理解されるべきである。
【００３９】
[0048]動作中、電流ミラー回路４０２によって制御されている、ＮＭＯＳデバイスＮ１及びＮ３は、等化構成要素Ｒｅｑ及びＣｅｑを通して電流を設定する。入力ＮＭＯＳ Ｎ２は、入力信号Ｖｉｎに基づいて電流ステアリングデバイスとして動作する。例えば、入力電圧Ｖｉｎが論理的にハイである場合、ＮＭＯＳデバイスＮ４よりも、ＮＭＯＳデバイスＮ２がオンにされる。結果として、（例えば、Ｉよりも小さい）電流は、等化構成要素Ｒｅｑ及びＣｅｑを通って、ＮＭＯＳデバイスＮ２のソースからＮＭＯＳデバイスＮ３のドレインへと流れる。反対に、入力電圧Ｖｉｎが論理的にローである場合、ＮＭＯＳデバイスＮ２よりも、ＮＭＯＳデバイスＮ４がオンにされる。結果として、（例えば、Ｉよりも小さい）電流は、等化構成要素Ｒｅｑ及びＣｅｑを通って、ＮＭＯＳデバイスＮ４のソースからＮＭＯＳデバイスＮ１のドレインへと流れる。選択された等化構成要素Ｒｅｑ及びＣｅｑのＲＣ回路は、プログラマブルイコライザ４００に所望の周波数ゲイン応答を提供する。
【００４０】
[0049]図５は、本開示の別の態様に係る、別の例示的なプログラマブルイコライザ５００の回路図を例示する。具体的には、イコライザ５００は、前述したシングルエンドＰＭＯＳイコライザ３００の差動信号バージョンである。すなわち、イコライザ３００にあるように、シングルエンド入力信号Ｖｉｎ及び基準電圧ＶｒｅｆがＰＭＯＳデバイスＰ２及びＰ４のそれぞれのゲートに印加される代わりに、イコライザ５００では、入力差動信号の正の成分Ｖｉｎ＿ｐ及び負の成分Ｖｉｎ＿ｎがＰＭＯＳデバイスＰ２及びＰ４のそれぞれのゲートに適用される。
【００４１】
[0050]更に、差動信号イコライザの対称要件により、各選択可能な抵抗性経路は、一対の抵抗器（Ｒ１対からＲＮ対）間に位置している単一選択ＰＭＯＳデバイス（Ｐ１１からＰ１Ｎ）を備える。同様に、各選択可能な容量性経路は、一対の選択ＰＭＯＳデバイス（Ｐ２１からＰ２Ｍ）間に位置している（Ｃ１からＣＭに対応する）キャパシタを備える。バラクタのような可変キャパシタが選択可能な容量性経路のうちの１つ又は全ての代わりになり得ることは理解されるべきである。
【００４２】
[0051]動作中に、入力電圧の正の成分Ｖｉｎ＿ｐ及び負の成分Ｖｉｎ＿ｎが、それぞれ、ハイ及びロー論理電圧であるとき、ＰＭＯＳデバイスＰ４及びＰ２が、それぞれ、オン及びオフにされる。結果として、（例えば、略Ｉの）電流は、選択された等化回路Ｒｅｑ及びＣｅｑを通って、ＰＭＯＳデバイスＰ１のドレインからＰＭＯＳデバイスＰ４のソースへと流れる。反対に、入力電圧の正の成分Ｖｉｎ＿ｐ及び負の成分Ｖｉｎ＿ｎが、それぞれ、ロー及びハイ論理電圧であるとき、ＰＭＯＳデバイスＰ２及びＰ４が、それぞれ、オン及びオフにされる。結果として、（例えば、略Ｉの）電流は、選択された等化回路Ｒｅｑ及びＣｅｑを通って、ＰＭＯＳデバイスＰ３のドレインからＰＭＯＳデバイスＰ２のソースへと流れる。等化回路の有効なＲｅｑ及びＣｅｑに基づいて、イコライザ５００は、前述したように、特定の周波数ゲイン応答を示す。
【００４３】
[0052]図６は、本開示の別の態様に係る、更に別の例示的なプログラマブルイコライザ６００の回路図を例示する。具体的には、イコライザ６００は、前述したＰＭＯＳイコライザ５００のＮＭＯＳバージョンである。すなわち、イコライザ６００内のＦＥＴは、代わりに、ＮＭＯＳデバイスである。追加的に、ＮＭＯＳ実現のため、ＮＭＯＳイコライザ６００のデバイスの配列は、ＰＭＯＳイコライザ５００のデバイスに対して反転されている。
【００４４】
[0053]動作中に、入力電圧の正の成分Ｖｉｎ＿ｐ及び負の成分Ｖｉｎ＿ｎが、それぞれ、ハイ及びロー論理電圧であるとき、ＮＭＯＳデバイスＮ２及びＮ４は、それぞれ、オン及びオフにされる。結果として、（例えば、略Ｉの）電流は、選択された等化回路Ｒｅｑ及びＣｅｑを通って、ＮＭＯＳデバイスＮ２のソースからＮＭＯＳデバイスＮ３のドレインへと流れる。反対に、入力電圧の正の成分Ｖｉｎ＿ｐ及び負の成分Ｖｉｎ＿ｎが、それぞれ、ロー及びハイ論理電圧であるとき、ＮＭＯＳデバイスＮ４及びＮ２は、それぞれ、オン及びオフにされる。結果として、（例えば、略Ｉの）電流は、選択された等化回路Ｒｅｑ及びＣｅｑを通って、ＮＭＯＳデバイスＮ４のソースからＮＭＯＳデバイスＮ１のドレインへと流れる。等化回路の有効なＲｅｑ及びＣｅｑに基づいて、イコライザ６００は、前述したように、特定の周波数ゲイン応答を示す。
【００４５】
[0054]図７は、本開示の別の態様に係る、入力信号を等化する例示的な方法７００のフロー図を例示する。方法７００によれば、電流を発生させる（ブロック７０２）。例えば、イコライザ３００及び５００を参照すると、ＰＭＯＳデバイスＰ１及びＰ３は、電流を発生させるための手段の例である。イコライザ４００及び６００を参照すると、ＮＭＯＳデバイスＮ１及びＮ３は、電流を発生させるための手段の例である。
【００４６】
[0055]更に、方法７００によれば、電流の少なくとも一部は、入力信号に基づいて、等化回路を通して流される（ブロック７０４）。例えば、イコライザ３００及び５００を参照すると、ＰＭＯＳデバイスＰ２及びＰ２／Ｐ４は、それぞれ、シングルエンド入力信号Ｖｉｎ又は差動入力信号Ｖｉｎ＿ｐ及びＶｉｎ＿ｎに基づいて、電流の少なくとも一部を等化回路Ｒｅｑ−Ｃｅｑを通して流すための手段の例である。イコライザ４００及び６００を参照すると、ＮＭＯＳデバイスＮ２及びＮ２／Ｎ４は、それぞれ、シングルエンド入力信号Ｖｉｎ又は差動入力信号Ｖｉｎ＿ｐ及びＶｉｎ＿ｎに基づいて、電流の少なくとも一部を等化回路Ｒｅｑ−Ｃｅｑを通して流すための手段の例である。
【００４７】
[0056]追加的に、方法７００によれば、電流の少なくとも一部は、出力信号を発生させるために、抵抗性デバイスを通して供給される（ブロック７０６）。例えば、イコライザ３００及び５００を参照すると、抵抗性デバイスＲＬ１及びＲＬ２とＰＭＯＳデバイスＰ２及びＰ４との結合は、抵抗性デバイスを通して電流の少なくとも一部を供給するための手段の例である。イコライザ４００及び６００を参照すると、抵抗性デバイスＲＬ１及びＲＬ２とＮＭＯＳデバイスＮ２及びＮ４との結合は、抵抗性デバイスを通して電流の少なくとも一部を供給するための手段の例である。
【００４８】
[0057]本明細書で説明された例示的なプログラマブルイコライザの記述では、イコライザは、伝送線、それによって入力信号を受けた、の固有の周波数応答を補償するために、プログラマブル周波数ゲイン応答を入力信号に適用すると説明されているが、フィルタ処理アプリケーションのような他のアプリケーションでは、イコライザ又はより一般には装置が使用され得ることは理解されるべきである。本明細書で説明されたプログラマブルイコライザの等化構成要素又は回路は、所望のアプリケーションに依存して、可変インダクタ若しくは複数の選択可能な誘導経路又は可変／選択可能な抵抗器、キャパシタ、及びインダクタの他の組み合わせを追加的に含むように構成され得る。
【００４９】
[0058]本開示の先の説明は、当業者が本開示を実施又は使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の変形に適用され得る。故に、本開示は、本明細書で説明された例に制限されることを意図せず、本明細書で開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
【図１Ａ】
2018514997.tif 000003
【図１Ｂ】
2018514997.tif 000004
【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成29年12月15日(2017.12.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
第１のゲートと、第１のドレインと、第１のソースとを含む第１の電界効果トランジスタ（ＦＥＴ）と、ここにおいて、前記第１のゲートは、入力信号を受けるように構成される、
第２のゲートと、第２のドレインと、第２のソースとを含む第２のＦＥＴと、ここにおいて、前記第２のゲートは、前記第１のゲートが前記入力信号を受けるように構成されているのと同じ時間間隔中、一定の基準電圧を受けるように構成されている、
複数の選択可能な抵抗性経路と
を備え、ここにおいて、各選択可能な抵抗性経路は、前記第１のソースと前記第２のソースとの間の非対称的な配列の構成要素で構成され、前記非対称的な配列の構成要素は、選択ＦＥＴと直列に結合された抵抗器を備え、前記選択ＦＥＴは、セレクト信号に基づいて、前記第１のソースと前記第２のソースとの間に、対応する前記選択可能な抵抗性経路を結合するように構成され、前記選択ＦＥＴは、前記第２のソースに直接結合されたソースを含む、
装置。
【請求項２】
第３のゲートと、第３のドレインと、第３のソースとを含む第３の電界効果トランジスタ（ＦＥＴ）と、
第１の電圧レールと第２の電圧レールとの間に前記第１のＦＥＴ及び前記第３のＦＥＴと直列に結合された第１の負荷抵抗器と、
第４のゲートと、第４のドレインと、第４のソースとを含む第４のＦＥＴと、ここにおいて、前記第４のＦＥＴの前記第４のゲート及び前記第３のＦＥＴの前記第３のゲートは、互いに結合され、前記第３のＦＥＴ及び前記第４のＦＥＴを通るドレイン−ソース電流を設定するためのバイアス電圧を受けるように構成される、
前記第１の電圧レールと前記第２の電圧レールとの間に前記第２のＦＥＴ及び前記第４のＦＥＴと直列に結合された第２の負荷抵抗器と
を更に備え、ここにおいて、出力信号は、それぞれ、前記第１のＦＥＴと前記第１の負荷抵抗器との間に及び前記第２のＦＥＴと前記第２の負荷抵抗器の間に位置している第３のノード及び第４のノードにおいて生成される、
請求項１に記載の装置。
【請求項３】
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＰＭＯＳデバイス及び第２のＰＭＯＳデバイスを備える、請求項１に記載の装置。
【請求項４】
前記選択ＦＥＴは、前記対応する選択可能な抵抗性経路の前記抵抗器に結合されたドレインと、前記セレクト信号を受けるように構成されたゲートとを含む選択ＰＭＯＳ ＦＥＴを備える、請求項３に記載の装置。
【請求項５】
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＮＭＯＳデバイス及び第２のＮＭＯＳデバイスを備える、請求項１に記載の装置。
【請求項６】
前記選択ＦＥＴは、前記対応する選択可能な抵抗性経路の前記抵抗器に結合されたドレインと、前記セレクト信号を受けるように構成されたゲートとを含む選択ＮＭＯＳ ＦＥＴを備える、請求項５に記載の装置。
【請求項７】
前記第１のソースと前記第２のソースとの間に結合された可変容量性素子を更に備える、請求項１に記載の装置。
【請求項８】
複数の選択可能な容量性経路を更に備え、ここにおいて、各選択可能な容量性経路は、別の選択デバイスと直列に結合されたキャパシタを備え、前記別の選択デバイスは、別のセレクト信号に基づいて、前記第１のノードと前記第２のノードとの間に前記対応する選択可能な容量性経路を結合するように構成される、請求項１に記載の装置。
【請求項９】
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のレールと第２のレールとの間に結合され、前記第１のレールは、第１のレール電圧を受けるように構成され、前記第２のレールは、第２のレール電圧を受けるように構成され、前記一定の基準電圧は、前記第１のレール電圧と前記第２のレール電圧との略中間である、請求項１に記載の装置。
【請求項１０】
前記非対称的な配列の構成要素は、前記抵抗器及び前記選択ＦＥＴのみで構成される、請求項１に記載の装置。
【請求項１１】
入力信号に基づいて出力信号を発生させるための方法であって、
電流を発生させることと、
前記電流の少なくとも一部を、それぞれ、第１の電界効果トランジスタ（ＦＥＴ）及び第２のＦＥＴの第１のソースと第２のソースとの間で等化回路を通して流すことと、ここにおいて、前記電流の前記少なくとも一部は、前記入力信号の第１の論理電圧に応答して、前記第１のソースから前記第２のソースに前記等化回路を通して流され、前記電流の前記少なくとも一部は、前記入力信号の第２の論理電圧に応答して、前記第２のソースから前記第１のソースに前記等化回路を通して流され、前記等化回路は、複数の選択可能な抵抗性経路を備え、各選択可能な抵抗性経路は、前記第１のソースと前記第２のソースとの間の非対称的な配列の構成要素で構成され、前記非対称的な配列の構成要素は、選択ＦＥＴと直列に結合された抵抗器を備え、前記選択ＦＥＴは、セレクト信号に基づいて、前記第１のソースと前記第２のソースとの間に、対応する前記選択可能な抵抗性経路を結合するように構成され、前記選択ＦＥＴは、前記第２のソースに直接結合されたソースを含み、前記電流の前記少なくとも一部を、前記第１のソースから前記第２のソースに前記等化回路を通して流すことは、
前記第１のＦＥＴの第１のゲートに前記第１の論理電圧を印加することと、
前記第１のゲートが前記入力信号を受けるように構成されているのと同じ時間間隔中、前記第２のＦＥＴの第２のゲートに一定の基準電圧を印加することと、ここにおいて、前記一定の基準電圧は、前記第１の論理電圧と前記第２の論理電圧との間である、
を備え、
前記出力信号を発生させるために、抵抗性デバイスを通して前記電流の前記少なくとも一部を供給することと
を備える方法。
【請求項１２】
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＰＭＯＳデバイス及び第２のＰＭＯＳデバイスを備え、前記電流の前記少なくとも一部を、前記第１のソースから前記第２のソースに前記等化回路を通して流すことは、
前記第１のＰＭＯＳデバイスの前記第１のゲートに前記第１の論理電圧を印加することと、
前記第２のＰＭＯＳデバイスの前記第２のゲートに前記一定の基準電圧を印加することと
を備え、ここにおいて、前記第１の論理電圧は、前記基準電圧よりも大きい、
請求項１１に記載の方法。
【請求項１３】
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＰＭＯＳデバイス及び第２のＰＭＯＳデバイスを備え、前記電流を、前記第２のソースから前記第１のソースに前記等化回路を通して流すことは、
前記第１のＰＭＯＳデバイスの前記第１のゲートに前記第２の論理電圧を印加することと、
前記第２のＰＭＯＳデバイスの前記第２のゲートに前記一定の基準電圧を印加することと
を備え、ここにおいて、前記第２の論理電圧は、前記基準電圧よりも小さい、
請求項１１に記載の方法。
【請求項１４】
前記選択ＦＥＴは、第３のＰＭＯＳデバイスを備える、
請求項１３に記載の方法。
【請求項１５】
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＮＭＯＳデバイス及び第２のＮＭＯＳデバイスを備え、前記電流を、前記第１のソースから前記第２のソースに前記等化回路を通して流すことは、
前記第１のＮＭＯＳデバイスの前記第１のゲートに前記第１の論理電圧を印加することと、
前記第２のＮＭＯＳデバイスの前記第２のゲートに前記一定の基準電圧を印加することと
を備え、ここにおいて、前記第１の論理電圧は、前記基準電圧よりも大きい、
請求項１１に記載の方法。
【請求項１６】
前記選択ＦＥＴは、第３のＮＭＯＳデバイスを備える、
請求項１５に記載の方法。
【請求項１７】
前記一定の基準電圧は、前記第１の論理電圧と前記第２の論理電圧との略中間である、請求項１１に記載の方法。
【請求項１８】
前記非対称的な配列の構成要素は、前記抵抗器及び前記選択ＦＥＴのみで構成される、請求項１１に記載の方法。
【請求項１９】
入力信号に基づいて出力信号を発生させるための装置であって、
電流を発生させるための手段と、
前記電流の少なくとも一部を、それぞれ、第１の電界効果トランジスタ（ＦＥＴ）及び第２のＦＥＴの第１のソースと第２のソースとの間で等化回路を通して流すための手段と、ここにおいて、前記電流の前記少なくとも一部は、前記入力信号の第１の論理電圧に応答して、前記第１のソースから前記第２のソースに前記等化回路を通して流され、前記電流の前記少なくとも一部は、前記入力信号の第２の論理電圧に応答して、前記第２のソースから前記第１のソースに前記等化回路を通して流され、前記等化回路は、複数の選択可能な抵抗性経路を備え、各選択可能な抵抗性経路は、前記第１のソースと前記第２のソースとの間の非対称的な配列の構成要素で構成され、前記非対称的な配列の構成要素は、選択ＦＥＴと直列に結合された抵抗器を備え、前記選択ＦＥＴは、セレクト信号に基づいて、前記第１のソースと前記第２のソースとの間に、対応する前記選択可能な抵抗性経路を結合するように構成され、前記選択ＦＥＴは、前記第２のソースに直接結合されたソースを含み、前記電流の前記少なくとも一部を、前記第１のソースから前記第２のソースに前記等化回路を通して流すための前記手段は、
前記第１のＦＥＴの第１のゲートに前記第１の論理電圧を印加するための手段と、
前記第１のゲートが前記入力信号を受けるように構成されているのと同じ時間間隔中、前記第２のＦＥＴの第２のゲートに一定の基準電圧を印加するための手段と、ここにおいて、前記一定の基準電圧は、前記第１の論理電圧と前記第２の論理電圧との間である、
を備え、
前記出力信号を発生させるために、抵抗性デバイスを通して前記電流の前記少なくとも一部を供給するための手段と
を備える装置。
【請求項２０】
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＰＭＯＳデバイス及び第２のＰＭＯＳデバイスを備え、前記電流を流すための前記手段は、
前記第１のＰＭＯＳデバイスの前記第１のゲートに前記第１の論理電圧又は前記第２の論理電圧を印加するための手段と、
前記第２のＰＭＯＳデバイスの前記第２のゲートに前記一定の基準電圧を印加するための手段と
を備え、ここにおいて、前記第１の論理電圧は、前記基準電圧よりも大きい、又は、前記第２の論理電圧は、前記基準電圧より小さい、
請求項１９に記載の装置。
【請求項２１】
前記選択ＦＥＴは、第３のＰＭＯＳデバイスを備える、
請求項２０に記載の装置。
【請求項２２】
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＮＭＯＳデバイス及び第２のＮＭＯＳデバイスを備え、前記電流を流すための前記手段は、
前記第１のＮＭＯＳデバイスの前記第１のゲートに前記第１の論理電圧又は前記第２の論理電圧を印加するための手段と、
前記第２のＮＭＯＳデバイスの前記第２のゲートに前記一定の基準電圧を印加するための手段と
を備え、ここにおいて、前記第１の論理電圧は、前記基準電圧よりも大きい、又は、前記第２の論理電圧は、前記基準電圧より小さい、
請求項１９に記載の装置。
【請求項２３】
前記選択ＦＥＴは、第３のＮＭＯＳデバイスを備える、
請求項２２に記載の装置。
【請求項２４】
前記一定の基準電圧は、前記第１の論理電圧と前記第２の論理電圧との略中間である、請求項１９に記載の装置。
【請求項２５】
前記非対称的な配列の構成要素は、前記抵抗器及び前記選択ＦＥＴのみで構成される、請求項１９に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
[0058]本開示の先の説明は、当業者が本開示を実施又は使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の変形に適用され得る。故に、本開示は、本明細書で説明された例に制限されることを意図せず、本明細書で開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
第１のゲートと、第１のドレインと、第１のソースとを含む第１のＦＥＴと、ここにおいて、前記第１のゲートは、入力信号を受けるように構成される、
第２のゲートと、第２のドレインと、第２のソースとを含む第２のＦＥＴと、
複数の選択可能な抵抗性経路と
を備え、ここにおいて、各選択可能な抵抗性経路は、選択デバイスと直列に結合された第１の抵抗器を備え、前記選択デバイスは、セレクト信号に基づいて、第１のノードと第２のノードとの間に、対応する前記選択可能な抵抗性経路を結合するように構成され、前記第１の抵抗器は、前記第１のノードに結合された第１の端を含む、
装置。
［Ｃ２］
前記第２のＦＥＴの前記第２のゲートは、基準電圧を受けるように構成される、Ｃ１に記載の装置。
［Ｃ３］
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＰＭＯＳデバイス及び第２のＰＭＯＳデバイスを備え、前記第１のノード及び前記第２のノードは、それぞれ、前記第１のソース及び前記第２のソースと合致する、Ｃ２に記載の装置。
［Ｃ４］
前記選択デバイスは、前記第２のＰＭＯＳデバイスの前記第２のソースに結合されたソースと、前記対応する選択可能な抵抗性経路の前記第１の抵抗器の第２の端に結合されたドレインと、前記セレクト信号を受けるように構成されたゲートとを含む選択ＰＭＯＳデバイスを備える、Ｃ３に記載の装置。
［Ｃ５］
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＮＭＯＳデバイス及び第２のＮＭＯＳデバイスを備え、前記第１のノード及び前記第２のノードは、それぞれ、前記第１のソース及び前記第２のソースと合致する、Ｃ２に記載の装置。
［Ｃ６］
前記選択デバイスは、前記第２のＮＭＯＳデバイスの前記第２のソースに結合されたソースと、対応する前記選択可能な抵抗性経路の前記第１の抵抗器の第２の端に結合されたドレインと、前記セレクト信号を受けるように構成されたゲートとを含む選択ＮＭＯＳデバイスを備える、Ｃ５に記載の装置。
［Ｃ７］
前記第１のノードと前記第２のノードとの間に結合された可変容量性素子を更に備える、Ｃ１に記載の装置。
［Ｃ８］
複数の選択可能な容量性経路を更に備え、ここにおいて、各選択可能な容量性経路は、別の選択デバイスと直列に結合されたキャパシタを備え、前記別の選択デバイスは、別のセレクト信号に基づいて、前記第１のノードと前記第２のノードとの間に前記対応する選択可能な容量性経路を結合するように構成される、Ｃ１に記載の装置。
［Ｃ９］
前記入力信号は、差動入力信号を備え、前記第２のＦＥＴの前記第１のゲートは、前記差動入力信号の第１の成分を受けるように構成され、前記第２のＦＥＴの前記第２のゲートは、前記差動入力信号の第２の成分を受けるように構成される、Ｃ１に記載の装置。
［Ｃ１０］
各選択可能な抵抗性経路は、前記第１の抵抗器及び選択デバイスと直列に結合された第２の抵抗器を更に備える、Ｃ９に記載の装置。
［Ｃ１１］
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＰＭＯＳデバイス及び第２のＰＭＯＳデバイスを備え、前記選択可能な抵抗性経路の各々の前記選択デバイスは、ＰＭＯＳデバイスを備える、Ｃ１０に記載の装置。
［Ｃ１２］
前記第１のＦＥＴ及び前記第２のＦＥＴは、それぞれ、第１のＮＭＯＳデバイス及び第２のＮＭＯＳデバイスを備え、前記選択可能な抵抗性経路の各々の前記選択デバイスは、ＮＭＯＳデバイスを備える、Ｃ１０に記載の装置。
［Ｃ１３］
第３のゲートと、第３のドレインと、第３のソースとを含む第３の電界効果トランジスタ（ＦＥＴ）と、
第１の電圧レールと第２の電圧レールとの間に前記第１のＦＥＴ及び前記第３のＦＥＴと直列に結合された第１の負荷抵抗器と、
第４のゲートと、第４のドレインと、第４のソースとを含む第４のＦＥＴと、ここにおいて、前記第４のＦＥＴの前記第４のゲート及び前記第３のＦＥＴの前記第３のゲートは、互いに結合され、前記第３のＦＥＴ及び前記第４のＦＥＴを通るドレイン−ソース電流を設定するためのバイアス電圧を受けるように構成される、
前記第１の電圧レールと前記第２の電圧レールとの間に前記第２のＦＥＴ及び前記第４のＦＥＴと直列に結合された第２の負荷抵抗器と
を更に備え、ここにおいて、出力信号は、それぞれ、前記第１のＦＥＴと前記第１の負荷抵抗器との間に及び前記第２のＦＥＴと前記第２の負荷抵抗器の間に位置している第３のノード及び第４のノードにおいて生成される、
Ｃ１に記載の装置。
［Ｃ１４］
入力信号に基づいて出力信号を発生させるための方法であって、
電流を発生させることと、
前記電流の少なくとも一部を、第１のノードと第２のノードとの間で等化回路を通して流すことと、ここにおいて、前記電流の前記少なくとも一部は、前記入力信号の第１の論理電圧に応答して、前記第１のノードから前記第２のノードに前記等化回路を通して流され、前記電流の前記少なくとも一部は、前記入力信号の第２の論理電圧に応答して、前記第２のノードから前記第１のノードに前記等化回路を通して流され、前記等化回路は、複数の選択可能な抵抗性経路を備え、各選択可能な抵抗性経路は、選択デバイスと直列に結合された抵抗器を備え、前記選択デバイスは、セレクト信号に基づいて、前記第１のノードと前記第２のノードとの間で、対応する前記選択可能な抵抗性経路を結合するように構成され、前記第１の抵抗器は、前記第１のノードに結合された第１の端を含む、
前記出力信号を発生させるために、抵抗性デバイスを通して前記電流の前記少なくとも一部を供給することと
を備える方法。
［Ｃ１５］
前記電流の前記少なくとも一部を、前記第１のノードから前記第２のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＰＭＯＳデバイスの第１のゲートに前記第１の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＰＭＯＳデバイスの第２のゲートに基準電圧を印加することと
を備え、ここにおいて、前記第１の論理電圧は、前記基準電圧よりも大きい、
Ｃ１４に記載の方法。
［Ｃ１６］
前記電流を、前記第２のノードから前記第１のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＰＭＯＳデバイスの第１のゲートに前記第２の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＰＭＯＳデバイスの第２のゲートに基準電圧を印加することと
を備え、ここにおいて、前記第２の論理電圧は、前記基準電圧よりも小さい、
Ｃ１４に記載の方法。
［Ｃ１７］
前記選択デバイスは、前記第２のＰＭＯＳデバイスの前記第２のソースに結合された第３のソースを含む第３のＰＭＯＳデバイスを備える、
Ｃ１６に記載の方法。
［Ｃ１８］
前記電流を、前記第１のノードから前記第２のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＮＭＯＳデバイスの第１のゲートに前記第１の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＮＭＯＳデバイスの第２のゲートに基準電圧を印加することと
を備え、ここにおいて、前記第１の論理電圧は、前記基準電圧よりも大きい、
Ｃ１４に記載の方法。
［Ｃ１９］
前記選択デバイスは、前記第２のＮＭＯＳデバイスの前記第２のソースに結合された第３のソースを含む第３のＮＭＯＳデバイスを備える、
Ｃ１８に記載の方法。
［Ｃ２０］
前記電流を、前記第２のノードから前記第１のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＮＭＯＳデバイスの第１のゲートに前記第２の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＮＭＯＳデバイスの第２のゲートに基準電圧を印加することと
を備え、ここにおいて、前記第２の論理電圧は、前記基準電圧よりも小さい、
Ｃ１４に記載の方法。
［Ｃ２１］
前記電流を、前記第１のノードから前記第２のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＰＭＯＳデバイスの第１のゲートに前記第１の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＰＭＯＳデバイスの第２のゲートに前記第２の論理電圧を印加することと
を備える、Ｃ１４に記載の方法。
［Ｃ２２］
前記電流を、前記第２のノードから前記第１のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＰＭＯＳデバイスの第１のゲートに前記第２の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＰＭＯＳデバイスの第２のゲートに前記第１の論理電圧を印加することと
を備える、Ｃ１４に記載の方法。
［Ｃ２３］
前記電流を、前記第１のノードから前記第２のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＮＭＯＳデバイスの第１のゲートに前記第１の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＮＭＯＳデバイスの第２のゲートに前記第２の論理電圧を印加することと
を備える、Ｃ１４に記載の方法。
［Ｃ２４］
前記電流を、前記第２のノードから前記第１のノードに前記等化回路を通して流すことは、
前記第１のノードに結合された第１のソースを含む第１のＮＭＯＳデバイスの第１のゲートに前記第２の論理電圧を印加することと、
前記第２のノードに結合された第２のソースを含む第２のＮＭＯＳデバイスの第２のゲートに前記第１の論理電圧を印加することと
を備える、Ｃ１４に記載の方法。
［Ｃ２５］
入力信号に基づいて出力信号を発生させるための装置であって、
電流を発生させるための手段と、
前記電流の少なくとも一部を、第１のノードと第２のノードとの間で等化回路を通して流すための手段と、ここにおいて、前記電流の前記少なくとも一部は、前記入力信号の第１の論理電圧に応答して、前記第１のノードから前記第２のノードに前記等化回路を通して流され、前記電流の前記少なくとも一部は、前記入力信号の第２の論理電圧に応答して、前記第２のノードから前記第１のノードに前記等化回路を通して流され、前記等化回路は、複数の選択可能な抵抗性経路を備え、各選択可能な抵抗性経路は、選択デバイスと直列に結合された抵抗器を備え、前記選択デバイスは、セレクト信号に基づいて、前記第１のノードと前記第２のノードとの間に、対応する前記選択可能な抵抗性経路を結合するように構成され、前記第１の抵抗器は、前記第１のノードに結合された第１の端を含む、
前記出力信号を発生させるために、抵抗性デバイスを通して前記電流の前記少なくとも一部を供給するための手段と
を備える装置。
［Ｃ２６］
前記電流を流すための前記手段は、
前記第１のノードに結合された第１のソースを含む第１のＰＭＯＳデバイスの第１のゲートに前記第１の論理電圧又は前記第２の論理電圧を印加するための手段と、
前記第２のノードに結合された第２のソースを含む第２のＰＭＯＳデバイスの第２のゲートに基準電圧を印加するための手段と
を備え、ここにおいて、前記第１の論理電圧は、前記基準電圧よりも大きい、又は、前記第２の論理電圧は、前記基準電圧より小さい、
Ｃ２５に記載の装置。
［Ｃ２７］
前記選択デバイスは、前記第２のＰＭＯＳデバイスの前記第２のソースに結合された第３のソースを含む第３のＰＭＯＳデバイスを備える、
Ｃ２６に記載の装置。
［Ｃ２８］
前記電流を流すための前記手段は、
前記第１のノードに結合された第１のソースを含む第１のＮＭＯＳデバイスの第１のゲートに前記第１の論理電圧又は前記第２の論理電圧を印加するための手段と、
前記第２のノードに結合された第２のソースを含む第２のＮＭＯＳデバイスの第２のゲートに基準電圧を印加するための手段と
を備え、ここにおいて、前記第１の論理電圧は、前記基準電圧よりも大きい、又は、前記第２の論理電圧は、前記基準電圧より小さい、
Ｃ２５に記載の装置。
［Ｃ２９］
前記選択デバイスは、前記第２のＮＭＯＳデバイスの前記第２のソースに結合された第３のソースを含む第３のＮＭＯＳデバイスを備える、
Ｃ２８に記載の装置。
［Ｃ３０］
前記電流を流すための前記手段は、
前記第１のノードに結合された第１のソースを含む第１のＦＥＴの第１のゲートに前記第１の論理電圧又は前記第２の論理電圧を印加するための手段と、
前記第２のノードに結合された第２のソースを含む第２のＦＥＴの第２のゲートに前記第２の論理電圧又は前記第１の論理電圧を印加するための手段と
を備える、Ｃ２５に記載の装置。
【国際調査報告】
2018514997.tif 000013
2018514997.tif 000014
2018514997.tif 000015