(57)【要約】  記載される例において、マイクロ電子デバイス（１００）が、頂部表面（１３０）において窪み（１２４）を有する基板と、窪み内に延在して基板の頂部表面（１３０）の上に形成されるライナー層（１３２）とを提供することにより形成される。保護層（１３８）が、窪み内に延在してライナー層の上に形成される。ＣＭＰプロセス（１４２）が、窪みにおいて保護層及びライナー層を残して、基板の頂部表面（１３０）の上から保護層及びライナー層を取り除く。その後、窪みにおいてライナー層を残して、窪みから保護層が取り除かれる。基板は、ボンドパッド（１１６）を備える相互接続領域（１０４）と、窪み（１２４）を形成する開口を有するＰＯ層（１２２）とを含み得、ボンドパッド（１１６）は窪みにおいて露出される。窪みにおけるライナー層は、その後形成されるワイヤボンド又はバンプボンドに適した金属ライナーであり得る。
2018523312.tif 000002
【特許請求の範囲】
【請求項１】
マイクロ電子デバイスを形成する方法であって、
前記マイクロ電子デバイスのボンドパッドの上に保護オーバーコート（ＰＯ）層を、前記ＰＯ層が第１の窪みを有するように形成する工程であって、前記ボンドパッドの頂部表面の一部が前記第１の窪みにおいて露出される、前記ＰＯ層を形成する工程、
前記ＰＯ層の上に、前記第１の窪み内に及び前記ボンドパッドの前記頂部表面の前記露出された部分上に延在する、金属ライナーを形成する工程、
前記金属ライナーの上に、前記第１の窪み内に延在する、保護材料の層を形成する工程、
化学機械研磨（ＣＭＰ）プロセスを用いて、保護材料の前記層及び前記金属ライナーを前記ＰＯ層の上から取り除く一方で、前記第１の窪みにおいて保護材料の前記層及び前記金属ライナーの少なくとも一部を残す工程、及び
その後、保護材料の前記層を前記第１の窪みから取り除き、前記第１の窪みにおいて前記金属ライナーを残す工程、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、前記第１の窪みの深さが２ミクロン〜４ミクロンであり、前記第１の窪みの幅が５０ミクロン〜１５０ミクロンである、方法。
【請求項３】
請求項１に記載の方法であって、前記ＰＯ層の頂部表面が、前記第１の窪みの外の前記マイクロ電子デバイスの上で実質的に平らである、方法。
【請求項４】
請求項１に記載の方法であって、前記金属ライナーが１００ナノメートル〜３ミクロンの厚みである、方法。
【請求項５】
請求項１に記載の方法であって、前記金属ライナーが、アルミニウム、パラジウム、ルテニウム、プラチナ、及び金から成るグループから選択される金属を含むボンド層を含む、方法。
【請求項６】
請求項１に記載の方法であって、保護材料の前記層がフォトレジストを含む、方法。
【請求項７】
請求項１に記載の方法であって、保護材料の前記層を形成することが、スピンコートプロセスの一部として前記マイクロ電子デバイスを５００毎分回転数（ｒｐｍ）〜２０００ｒｐｍで回転させることを含む、方法。
【請求項８】
請求項１に記載の方法であって、前記ＣＭＰプロセスを用いて保護材料の前記層を取り除く前に、１００℃〜２００℃で保護材料の前記層をベーキングすることを含む、方法。
【請求項９】
請求項１に記載の方法であって、前記ＣＭＰプロセスが、２〜５のｐＨ値を有するスラリーを用いる、方法。
【請求項１０】
請求項１に記載の方法であって、保護材料の前記層が、前記ＣＭＰプロセスの後アッシングプロセスを用いて、前記第１の窪みから取り除かれる、方法。
【請求項１１】
請求項１に記載の方法であって、前記ＰＯ層の頂部表面が、前記第１の窪みの外の前記マイクロ電子デバイスの上で平らではない、方法。
【請求項１２】
請求項１に記載の方法であって、保護材料の前記層を形成することが、
前記ＰＯ層の上に保護材料の前記層の第１のサブ層を形成する工程であって、前記第１のサブ層が、前記第１の窪み内に及び前記第１の窪みにおける前記金属ライナー上に延在する、前記第１のサブ層を形成する工程、
前記第１のサブ層を１００℃〜２００℃まで加熱する工程、
前記第１のサブ層の上に保護材料の前記層の第２のサブ層を形成する工程であって、前記第２のサブ層が、前記第１の窪み内に及び前記第１の窪みにおける前記第１のサブ層上に延在する、前記第２のサブ層を形成する工程、及び
前記第１のサブ層及び前記第２のサブ層を１００℃〜２００℃まで加熱する工程、
を含む、方法。
【請求項１３】
請求項１に記載の方法であって、ウェット溶解プロセスを用いる前記ＣＭＰプロセスの後、保護材料の前記層が前記第１の窪みから取り除かれる、方法。
【請求項１４】
請求項１に記載の方法であって、前記ＣＭＰプロセスの前に、エッチバックプロセスにより前記マイクロ電子デバイスにわたって保護材料の前記層の一部を取り除くことを含み、前記エッチバックプロセスが、保護材料の前記層を、前記金属ライナーを露出させるほどに充分に取り除かない、方法。
【請求項１５】
請求項１に記載の方法であって、
前記マイクロ電子デバイスがダミーボンドパッドを含み、
前記ＰＯ層が第２の窪みを有するように、前記ＰＯ層が前記ダミーボンドパッドの上に形成され、前記ダミーボンドパッドの頂部表面の一部が前記第２の窪みにおいて露出され、
前記金属ライナーが、前記第２の窪み内に及び前記ダミーボンドパッドの前記頂部表面の前記露出された部分の上に延在し、
保護材料の前記層が前記第２の窪み内に延在し、
前記第２の窪みにおいて保護材料の前記層の少なくとも一部及び前記金属ライナーが前記ＣＭＰプロセスにより残され、及び
前記第２の窪みにおいて前記金属ライナーを残して、前記第１の窪みにおける保護材料の前記層と同時に、前記第２の窪みから保護材料の前記層が取り除かれる、
方法。
【請求項１６】
マイクロ電子デバイスを形成する方法であって、
金属ライナーの上に保護材料の層を形成する工程であって、前記金属ライナーが前記マイクロ電子デバイスのＰＯ層の上に配置され、前記ＰＯ層が前記マイクロ電子デバイスのボンドパッドの上に配置され、前記ＰＯ層が前記ボンドパッドの上に窪みを有し、前記ボンドパッドの頂部表面の一部が前記窪みにおいて露出され、前記金属ライナーが、前記第１の窪み内に及び前記ボンドパッドの前記頂部表面の前記露出された部分の上に延在し、保護材料の前記層が前記第１の窪み内に延在する、前記金属ライナーを形成する工程、
ＣＭＰプロセスを用いて保護材料の前記層及び前記金属ライナーを前記ＰＯ層の上から取り除く一方で、前記窪みにおいて保護材料の前記層の少なくとも一部及び前記金属ライナーを残す工程、及び
その後、前記第１の窪みにおいて前記金属ライナーを残して、前記窪みから保護材料の前記層を取り除く工程、
を含む、方法。
【請求項１７】
請求項１６に記載の方法であって、
前記第１の窪みの深さが２ミクロン〜４ミクロンであり、
前記第１の窪みの幅が５０ミクロン〜１５０ミクロンであり、
前記金属ライナーが１００ナノメートル〜３ミクロンの厚みである、方法。
【請求項１８】
請求項１６に記載の方法であって、前記金属ライナーが、アルミニウム、パラジウム、ルテニウム、プラチナ、及び金から成るグループから選択される金属を含むボンド層を含む、方法。
【請求項１９】
マイクロ電子デバイスを形成する方法であって、
基板の頂部表面に窪みを有する前記基板を提供する工程、
前記基板の前記頂部表面の上に、前記窪み内に延在するライナー層を形成する工程、
前記ライナー層の上に保護材料の層を形成する工程であって、保護材料の前記層が、前記窪み内に延在し、前記窪みにおいて前記ライナー層を覆う、前記保護材料の層を形成する工程、
保護材料の前記層及び前記ライナー層をＣＭＰプロセスを用いて前記基板の前記頂部表面の上から取り除く一方で、前記窪みにおいて保護材料の前記層の少なくとも一部及び前記金属ライナーを残す工程、及び
その後、前記窪みにおいて前記ライナー層を残して、前記窪みから保護材料の前記層を取り除く工程、
を含む、方法。
【請求項２０】
請求項１９に記載の方法であって、前記ライナー層が金属を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概してマイクロ電子デバイスに関し、更に特定して言えば、マイクロ電子デバイスの製造方法に関連する。
【背景技術】
【０００２】
集積回路には、ボンドパッドを含む頂部メタライゼーション層の上に保護オーバーコート（ＰＯ）層を有し、ＰＯ層における開口がボンドパッドを露出させているものがある。こういった集積回路は、ＰＯ層の上に、ＰＯ層の開口内に及び露出されたボンドパッド上に延在する、ワイヤボンディングに適した金属ライナーを形成することによって製造される。その後、ＰＯ層の頂部表面の上の金属ライナーは、化学機械研磨（ＣＭＰ）プロセスにより取り除かれて、ボンドパッド上に金属ライナーが残る。ＣＭＰプロセスは、金属ライナーを取り除くために、研磨粒子及び侵食性化学薬品を用いるスラリーを使う。研磨粒子及び侵食性化学薬品は、ボンドパッド上の金属ライナーを侵食し、ボンドパッドの腐食、及び集積回路の信頼性の問題を引き起こす。
【０００３】
金属ライナーの厚みを増大させることは、堆積プロセス及びＣＭＰプロセスのコスト及び複雑性を増大させ、また、ＣＭＰスラリーからの金属ライナーに対するダメージの所望の低減を実証していない。また、金属ライナーを保護するために付加的なパターン工程又はめっきプロセスを付加すると、製造コスト及び複雑性が望ましくなく増大する。一層厚い頂部金属を用いると、パターニングの困難性が増大し、最小特徴及びライン分離が制限される。
【発明の概要】
【０００４】
記載される例において、ＰＯ層が、窪みを形成する開口を有するように、ボンドパッドを備える相互接続領域の上にＰＯ層を形成することにより、マイクロ電子デバイスが形成され、ボンドパッドは窪みにおいて露出される。金属ライナーが、窪み内に及びボンドパッド上に延在して、ＰＯ層の上に形成される。保護層が、窪み内に延在して金属ライナーの上に形成される。ＣＭＰプロセスが、窪みにおいて保護層及び金属ライナーを残して、ＰＯ層の頂部表面の上から保護層及び金属ライナーを取り除く。その後、ボンドパッドの上の窪みにおいて金属ライナーを残して、窪みから保護層が取り除かれる。
【０００５】
更なる例において、マイクロ電子デバイスが、頂部表面に窪みを有する基板と、窪み内に延在して、基板の頂部表面の上に形成されるライナー層とを提供することにより形成される。保護層が、窪みの中に延在して、ライナー層の上に形成される。ＣＭＰプロセスが、窪みにおいて保護層及びライナー層を残して、基板の頂部表面の上から保護層及びライナー層を取り除く。その後、窪みにおいてライナー層を残して、窪みから保護層が取り除かれる。
【図面の簡単な説明】
【０００６】
【図１Ａ】例示の形成シーケンスの連続的段階で図示されるマイクロ電子デバイスの断面図である。
【図１Ｂ】例示の形成シーケンスの連続的段階で図示されるマイクロ電子デバイスの断面図である。
【図１Ｃ】例示の形成シーケンスの連続的段階で図示されるマイクロ電子デバイスの断面図である。
【図１Ｄ】例示の形成シーケンスの連続的段階で図示されるマイクロ電子デバイスの断面図である。
【図１Ｅ】例示の形成シーケンスの連続的段階で図示されるマイクロ電子デバイスの断面図である。
【図１Ｆ】例示の形成シーケンスの連続的段階で図示されるマイクロ電子デバイスの断面図である。
【図１Ｇ】例示の形成シーケンスの連続的段階で図示されるマイクロ電子デバイスの断面図である。
【０００７】
【図２Ａ】例示の形成シーケンスの連続的段階で図示される別のマイクロ電子デバイスの断面図である。
【図２Ｂ】例示の形成シーケンスの連続的段階で図示される別のマイクロ電子デバイスの断面図である。
【図２Ｃ】例示の形成シーケンスの連続的段階で図示される別のマイクロ電子デバイスの断面図である。
【図２Ｄ】例示の形成シーケンスの連続的段階で図示される別のマイクロ電子デバイスの断面図である。
【図２Ｅ】例示の形成シーケンスの連続的段階で図示される別のマイクロ電子デバイスの断面図である。
【図２Ｆ】例示の形成シーケンスの連続的段階で図示される別のマイクロ電子デバイスの断面図である。
【図２Ｇ】例示の形成シーケンスの連続的段階で図示される別のマイクロ電子デバイスの断面図である。
【図２Ｈ】例示の形成シーケンスの連続的段階で図示される別のマイクロ電子デバイスの断面図である。
【図２Ｉ】例示の形成シーケンスの連続的段階で図示される別のマイクロ電子デバイスの断面図である。
【０００８】
【図３Ａ】例示の形成シーケンスの連続的段階で図示される代替のマイクロ電子デバイスの断面図である。
【図３Ｂ】例示の形成シーケンスの連続的段階で図示される代替のマイクロ電子デバイスの断面図である。
【図３Ｃ】例示の形成シーケンスの連続的段階で図示される代替のマイクロ電子デバイスの断面図である。
【発明を実施するための形態】
【０００９】
図面は一定の縮尺で描いていない。幾つかの行為は、異なる順で、及び／又は他の行為又は事象と同時に起こり得る。また、全ての図示した行為又は事象が、例示の実施例に従った手法を実装するために必要とされるわけではない。
【００１０】
図１Ａ〜図１Ｇは、例示の形成シーケンスの連続的段階で図示されるマイクロ電子デバイスの断面図である。図１Ａを参照すると、マイクロ電子デバイス１００が、基板１０２、及び基板１０２の上に形成される相互接続領域１０４を含む。図１Ａにおいて金属酸化物半導体（ＭＯＳ）トランジスタとして示される能動構成要素１０６が、基板１０２に形成される。相互接続領域１０４は、二酸化シリコンベースの材料の層などの誘電体材料１０８を含み、場合によっては、シリコン窒化物層、シリコンカーバイド窒化物、シリコンオキシナイトライド、又は、エッチストップ及びキャップ層を提供するその他の誘電体層を備える。コンタクト１１０、金属ライン１１２、ビア１１４、及びボンドパッド１１６が、相互接続領域１０４において形成される。コンタクト１１０は、基板１０２まで下方に誘電性材料１０８のプレメタル誘電体（ＰＭＤ）層においてコンタクトホールをエッチングすること、ＰＭＤ層上に及びコンタクトホールにおいてチタンの層をスパッタリングすることに形成され得、その後、原子層堆積（ＡＬＤ）によりチタン窒化物の層を形成することが続く。タングステンが、有機金属化学気相成長（ＭＯＣＶＤ）プロセスにより、コンタクトホールを充填して、チタン窒化物層上に形成される。タングステン、チタン窒化物、及びチタンは、ＣＭＰプロセス及び／又はエッチバックプロセスによりＰＭＤ層の頂部表面から取り除かれる。コンタクト１１０を形成する他の方法も本例の範囲内にある。金属ライン１１２は、金属ライン１１２のためのエリアを露出させるためにトレンチマスクを形成すること、及びコンタクト１１０の頂部を露出させるために誘電性材料１０８の金属間誘電体（ＩＭＤ）層において相互接続トレンチをエッチングすることによる、単一ダマシン銅プロセスを用いて形成され得る。タンタル、窒化タンタル、又はその他の適切な金属のライナーが、ＩＬＤ層の上及び相互接続トレンチにおいて形成され、その後、電気めっきシード層を提供するためのスパッタされた銅の層が続く。銅がシード層上に電気めっきされて、相互接続トレンチを充填する。銅及びライナーは、銅ＣＭＰプロセスによりＩＬＤ層の頂部表面の上から取り除かれる。代替として、金属ライン１１２は、接着層と、アルミニウム層と、任意選択で、ＰＭＤ層及びコンタクト１１０の頂部上のキャップ層との金属層スタックを堆積することによるエッチ画定プロセスを用いて形成され得る。相互接続エッチングマスクが、金属ライン１１２のためのエリアを覆うように金属層スタック上に形成され、相互接続エッチングマスクにより露出された金属層スタックが、塩素ラジカルを用いる反応性イオンエッチング（ＲＩＥ）プロセスにより取り除かれる。その後、誘電性材料が、ＩＭＤ層を提供するために金属ライン１１２間に形成される。金属ライン１１２を形成する他の方法も本例の範囲内にある。ビア１１４は、本明細書に記載されるコンタクトプロセスに類似するプロセスによって、誘電性材料１０８のレベル間誘電体（ＩＬＤ）の層において形成され得、又は、本明細書に記載される金属ラインプロセスに類似する、単一ダマシン銅プロセス又はデュアルダマシン銅プロセスによって形成され得る。ビアを形成する他の方法もこの例の範囲内にある。コンタクト１１０、金属ライン１１２、ビア１１４、及びボンドパッド１１６は、能動構成要素１０６への、及び存在する場合、マイクロ電子デバイス１００におけるその他の構成要素への電気的接続を提供する。相互接続領域１０４は、場合によっては、金属ライン１１２及びビア１１４の付加的なレベルを含み得る。
【００１１】
この例では、ボンドパッド１１６は、ボンドパッド１１６の頂部表面１１８が、誘電性材料１０８の頂部表面１２０と実質的に共平面であるように、単一ダマシン銅プロセスによって形成される。ボンドパッド１１６の頂部表面１１８及び誘電性材料１０８の頂部表面１２０の上に、ＰＯ層１２２が形成される。ＰＯ層１２２は、二酸化シリコン、シリコン窒化物、シリコンオキシナイトライド、ポリイミド、及び／又は他の誘電体材料など、誘電性材料の一つ又は複数の層を含む。ＰＯ層１２２は、窪み１２４を有するようにパターニングされ、窪み１２４は、ボンドパッド１１６の頂部表面１１８の一部を露出させる。例えば、窪み１２４は、ボンドパッド１１６への典型的なワイヤボンドを収容するために、５０ミクロン〜１５０ミクロンの幅１２６を有し得る。例えば、ＰＯ層１２２の厚みに対応する窪み１２４の深さ１２８は、２ミクロン〜４ミクロンであり得る。この例では、ＰＯ層１２２の頂部表面１３０が、窪み１２４の外のマイクロ電子デバイス１００の上で実質的に平らである。
【００１２】
金属ライナー１３２が、窪み１２４内に延在して、及びボンドパッド１１６の頂部表面１１８の露出された部分上に延在して、ＰＯ層１２２の上に形成される。窪み１２４におけるボンドパッド１１６の頂部表面１１８上の金属ライナー１３２は、窪み１２４に隣り合うＰＯ層１２２の頂部表面１３０より下にある。金属ライナー１３２は、ボンドパッド１１６に接する接着層１３４と、ボンディング面を提供する接合層１３６とを含む層スタックであり得る。例えば、接着層１３４は、チタン、チタン窒化物、チタンタングステン、タンタル、窒化タンタル、クロム、又はニッケルを含み得る。また、例えば、接合層１３６は、アルミニウム、パラジウム、ルテニウム、プラチナ、又は金を含み得る。金属ライナー１３２は、任意選択で、接着層１３４及び接合層１３６間に、パラジウム、アルミニウム、又はニッケルなど、一つ又は複数の金属層を含み得る。金属ライナー１３２は、１００ナノメートル〜３ミクロンの厚みであり得、一層厚い金属ライナーに比べ、金属ライナー１３２形成に対する低プロセスコストを有利に提供する。金属ライナー１３２の層は、スパッタリング、蒸着、電気めっき、無電解めっき、ＡＬＤ、反応性スパッタリング、ＭＯＣＶＤ、又はその他の薄膜形成方法の任意の組合せにより形成され得る。
【００１３】
金属ライナー１３２の上に保護材料１３８の層が形成される。この例では、保護材料１３８の層は、溶剤と混合される、フォトレジスト又はノボラック樹脂などの有機ポリマー材料であり得る。保護材料１３８の層は、スピンコートプロセスの一部として、窪み１２４を充填する厚い層においてディスペンスされ得る。保護材料１３８の層は、マイクロ電子デバイス１００に対する製造シーケンスにおける他のプロセスにおいて用いられる材料であり得、保護材料１３８の層を形成する方法は、マイクロ電子デバイス１００のための製造シーケンスにおける他のプロセスにおいて用いられる装置を用い得、そのため、有利にも、保護材料１３８の層を形成するために専用装置をインストールし専用材料を提供する必要性がなくなる。
【００１４】
図１Ｂを参照すると、基板１０２は、保護材料１３８の層を分布させるため、スピンコートプロセスの一部として１０毎分回転数（ｒｐｍ）〜１００ｒｐｍのスピンスピードで回転される。その後、基板１０２は、数ミクロンである、保護材料１３８の層の所望の厚みを得るために、スピンコートプロセスの一部として、５００ｒｐｍ〜２，０００ｒｐｍなど、一層高いスピンスピードで回転される。スピンプロセスの間、溶剤の一部が蒸発し、保護材料１３８の層が窪み１２４に入り得る。
【００１５】
図１Ｃを参照すると、保護材料１３８の層は、より多くの溶剤を取り除くため及び所望のＣＭＰ除去レートを提供するためにベークプロセスの一部として、１００℃〜２００℃まで加熱される。保護材料１３８の層は、ホットプレート又はオーブンチャンバから基板１０２に熱１４０を加えることにより加熱され得る。ベークプロセスが完了した後、保護材料１３８の層は、金属ライナー１３２の上で連続的である。例えば、保護材料１３８の層は、窪み１２４から離れたＰＯ層１２２の上で１ミクロン〜３ミクロンの厚みであり得る。この例では、保護材料１３８の層は、フォトリソグラフィオペレーションを用いるプロセスを介してパターニングされず、有利にも、マイクロ電子デバイス１００の製造コスト及び複雑性を低減する。
【００１６】
図１Ｄを参照すると、ＣＭＰプロセス１４２が、ＰＯ層１２２の上の保護材料１３８の層を取り除く一方で、窪み１２４において保護材料１３８の一部を残す。ＣＭＰプロセス１４２は、シリカ又はセリアなどの研磨粒子、及び侵食性化学薬品両方を含むスラリーを用い得る。スラリーは、２〜５の例示のｐＨ値を有する酸性とし得る。代替として、スラリーは、９〜１２の例示のｐＨ値を有する苛性とし得る。図１Ｄは、ＣＭＰプロセス１４２の途中を示す。
【００１７】
図１Ｅを参照すると、ＣＭＰプロセス１４２は、窪み１２４の外のＰＯ層１２２の上から保護材料１３８及び金属ライナー１３２の層を取り除く一方で、窪み１２４において、金属ライナー１３２及び少なくとも一部の保護材料１３８を残す。ＣＭＰプロセス１４２は、時限であり得、或いは終了点まで（endpointed）であり得る。ＣＭＰプロセス１４２は、場合によっては、ＰＯ層１２２の上から金属ライナー１３２を取り除く際に所望の選択性を得るために保護材料１３８の層を取り除いた後、スラリーにおける化学薬品又は研磨剤を変え得る。窪み１２４における保護材料１３８は、有利にも、ＣＭＰプロセス１４２のスラリーにおける研磨粒子及び侵食性化学薬品両方から金属ライナー１３２を保護し、強烈なＣＭＰプロセス１４２に対しより一層プロセス許容度を可能にし、そのため、ＣＭＰプロセス１４２に対してより低いコストを提供する。図１Ｅは、完了時のＣＭＰプロセス１４２を示す。図１Ａを参照して開示されたように、窪み１２４は、５０ミクロン〜１５０ミクロンの幅１２６、及び２ミクロン〜４ミクロンの深さ１２８を有し得る。この例では、窪み１２４における金属ライナー１３２はＣＭＰスラリーから保護される一方、保護材料のないこれらの寸法を有する窪みにおける金属ライナーは、ＣＭＰスラリーからの劣化を示している。
【００１８】
図１Ｆを参照すると、保護材料１３８が窪み１２４から取り除かれる。この例では、保護材料１３８は、酸素ラジカルを用いるアッシングプロセス１４４により取り除かれ得る。アッシングプロセス１４４の後、残留物を取り除くためにウェット洗浄が続き得る。金属ライナー１３２は窪み１２４に残る。窪み１２４から保護材料１３８を取り除くためのその他の方法も、本例の範囲内にある。
【００１９】
図１Ｇは、図１Ｆの保護材料１３８が取り除かれた後のマイクロ電子デバイス１００を示す。窪み１２４における金属ライナー１３２は、図１Ｄ及び図１ＥのＣＭＰプロセスの間、保護材料１３８により保護された結果、有利にも、クラック、腐食、及びスクラッチがない。窪み１２４における金属ライナー１３２上にワイヤボンド又はバンプ結合が形成され得る。
【００２０】
図２Ａ〜図２Ｉは、例示の形成シーケンスの連続的段階で図示される別のマイクロ電子デバイスの断面図である。図２Ａを参照すると、マイクロ電子デバイス２００は、基板２０２と、基板２０２の上に形成される相互接続領域２０４とを含む。図２ＡにおいてＭＯＳトランジスタとして示される能動構成要素２０６が、基板２０２に形成される。相互接続領域２０４は、相互接続領域２０４において形成される、コンタクト２１０、一つ又は複数のレベルの金属ライン２１２、一つ又は複数のレベルのビア２１４、及びボンドパッド２１６を備える、誘電性材料２０８の層を含む。ボンドパッド２１６は、コンタクト２１０、金属ライン２１２、及びビア２１４を介して、能動構成要素２０６に及び存在する場合はマイクロ電子デバイス２００におけるその他の能動構成要素に電気的に結合される。マイクロ電子デバイス２００は、任意選択で、ダミーボンドパッド２４６を含み得る。ダミーボンドパッド２４６は、ボンドパッド２１６と同時に形成され、組み合わされたボンドパッド２１６及びダミーボンドパッド２４６のより均一な分布を提供するように配置され、これにより、ボンドパッド２１６、及びボンドパッド２１６上の後続の金属ライナーを形成するために用いられるプロセスの均一性及びプロセス許容度が有利に改善され得る。ダミーボンドパッド２４６は、任意選択で、コンタクト２１０、金属ライン２１２、及びビア２１４の幾つかを介して、基板２０２に電気的に結合され得る。
【００２１】
この例では、ボンドパッド２１６は、ボンドパッド２１６の頂部表面２１８が誘電性材料２０８の頂部表面２２０より高くなるように、エッチ画定されたプロセスによって形成される。第１のＰＯサブ層２４８及び第２のＰＯサブ層２５０を含むＰＯ層２２２が、ボンドパッド２１６の頂部表面２１８及び誘電性材料２０８の頂部表面２２０の上に形成される。第１のＰＯサブ層２４８は、二酸化シリコン、シリコン窒化物、及び／又はシリコンオキシナイトライドなどの、無機誘電性材料の一つ又は複数の層を含む。第２のＰＯサブ層２５０は、第１のＰＯサブ層２４８の上に形成される。第２のＰＯサブ層２５０は、ポリイミドなどの有機誘電性材料を含む。ＰＯ層２２２は窪み２２４を有するようにパターニングされ、窪み２２４は、ボンドパッド２１６及びダミーボンドパッド２４６の頂部表面２１８の一部を露出させる。この例では、ＰＯ層２２２の頂部表面２３０が、窪み２２４の外のマイクロ電子デバイス２００の上で平らではない。
【００２２】
金属ライナー２３２が、窪み２２４内に及びボンドパッド２１６及びダミーボンドパッド２４６上に延在して、ＰＯ層２２２の上に形成される。窪み２２４におけるボンドパッド２１６及びダミーボンドパッド２４６の頂部表面２１８上の金属ライナー２３２は、窪み２２４に隣り合うＰＯ層２２２の頂部表面２３０より下にある。金属ライナー２３２は、単一金属層であり得、又は接着層及び接合層を含む層スタックであり得る。例えば、金属ライナー２３２は、図１Ａを参照して列挙された金属を含み得る。金属ライナー２３２は、１００ナノメートル〜３ミクロンの厚みであり得、一層厚い金属ライナーに比べ、金属ライナー２３２形成のための低プロセスコストを有利に提供する。金属ライナー２３２は、スパッタリング、蒸着、電気めっき、ＡＬＤ、反応性スパッタリング、ＭＯＣＶＤ、又はその他の薄膜形成方法の任意の組合せにより形成され得る。
【００２３】
保護材料２３８の層の第１のサブ層２５２が、金属ライナー２３２の上に形成される。この例では、第１のサブ層２５２は、溶剤と混合される有機ポリマー材料であり得る。第１のサブ層２５２は、第１のスプレープロセス２５４により塗付され得、第１のサブ層２５２は、窪み２２４内に及びボンドパッド２１６及びダミーボンドパッド２４６上に延在する。第１のサブ層２５２のスプレー塗付は、スピンコーティングに比べ、大きな又は不規則な形状の基板２０２に対して、より均一なカバレッジを有利に提供し得る。第１のサブ層２５２は、マイクロ電子デバイス２００のための製造シーケンスにおける他のプロセスにおいて用いられる材料及び装置を用い得、図１Ａを参照して説明した利点が得られる。
【００２４】
図２Ｂを参照すると、保護材料２３８の層の第１のサブ層２５２は、溶剤を取り除くため及び所望のＣＭＰ除去レートを提供するためにベークプロセスの一部として、１００℃〜２００℃まで加熱される。第１のサブ層２５２は、ホットプレート又はオーブンチャンバから基板２０２に熱２４０を加えることにより加熱され得る。ベークプロセスが完了した後、第１のサブ層２５２は、金属ライナー２３２の上で連続的である。例えば、第１のサブ層２５２は、窪み２２４から離れたＰＯ層２２２の上で１ミクロン〜２ミクロンの厚みであり得る。
【００２５】
図２Ｃを参照すると、保護材料２３８の層の第２のサブ層２５６が、第１のサブ層２５２の上に形成される。第２のサブ層２５６は、第１のサブ層２５２と同じ有機ポリマー材料であり得る。代替として、第２のサブ層２５６は、第１のサブ層２５２とは異なる材料を用い得る。第２のサブ層２５６も、第２のスプレープロセス２５８によりディスペンスされ得、第２のサブ層２５６は、窪み２２４において第１のサブ層２５２を覆う。
【００２６】
図２Ｄを参照すると、保護材料２３８の層の第１のサブ層２５２及び第２のサブ層２５６は、溶剤を取り除くため及び所望のＣＭＰ除去レートを提供するためにベークプロセスの一部として、１００℃〜２００℃まで加熱される。第１のサブ層２５２及び第２のサブ層２５６は、ヒートランプから赤外放射２６０を加えることにより加熱され得る。第１のサブ層２５２及び第２のサブ層２５６は、いずれも、ベークプロセスが完了した後、金属ライナー２３２上で連続的である。例えば、保護材料２３８の層は、窪み２２４から離れたＰＯ層２２２の上で２ミクロン〜４ミクロンの厚みであり得る。組み合わされた第２のサブ層２５６及び第１のサブ層２５２は、有利にも、単一層のみよりも、後続のＣＭＰプロセスの間、窪み２２４における金属ライナー２３２に対する保護をより一層提供し得る。
【００２７】
図２Ｅを参照すると、エッチバックプロセス２６２が、マイクロ電子デバイス２００にわたって保護材料２３８の一部の層を取り除く。例えば、エッチバックプロセス２６２は、酸素ラジカルを用いるＲＩＥプロセスを含み得る。保護材料２３８の層の実質的に均一な量が、マイクロ電子デバイス２００にわたって取り除かれ得、有利にも、後続のＣＭＰプロセスにおいて取り除かれるべき保護材料２３８の層の量を低減する。この例では、エッチバックプロセス２６２は、金属ライナー２３２を露出させない可能性がある。
【００２８】
図２Ｆを参照すると、ＣＭＰプロセス２４２が、この例では第１のサブ層２５２及び第２のサブ層２５６を含む保護材料２３８の層と、金属ライナー２３２とをＰＯ層２２２の上から取り除く一方で、窪み２２４において、第２のサブ層２５６の一部、及び場合によっては第１のサブ層２５２の一部を残す。ＣＭＰプロセス２４２は、図１Ｄを参照して説明したように、シリカ又はセリアなどの研磨粒子と侵食性化学薬品との両方を含むスラリーを用い得る。ダミーボンドパッド２４６は、有利にも、ＣＭＰプロセス２４２の均一性を改善し得る。図２Ｆは、ＣＭＰプロセス２４２の途中を示す。
【００２９】
図２Ｇを参照すると、ＣＭＰプロセス２４２は、窪み２２４の外のＰＯ層２２２の上から保護材料２３８の層の第１のサブ層２５２及び第２のサブ層２５６及び金属ライナー２３２を取り除く一方で、窪み２２４において金属ライナー２３２及び少なくとも一部の第１のサブ層２５２を残す。ＣＭＰプロセス２４２はまた、窪み２２４の外の図２ＤのＰＯ層２２２の元の頂部表面２３０が平らでない場合、金属ライナー２３２の直下の、第２のＰＯサブ層２５０の一部など、ＰＯ層２２２の一部も取り除き得る。第１のＰＯサブ層２４８における無機誘電性材料に比べて高いＣＭＰ除去レートのポリイミドなどの有機材料の第２のＰＯサブ層２５０を形成することは、窪み２２４の外の全ての金属ライナー２３２の除去を有利に促進する。窪み２２４における保護材料２３８は、有利にも、ＣＭＰプロセス２４２のスラリーにおける研磨粒子及び侵食性化学薬品両方から金属ライナー２３２を保護し、強烈なＣＭＰプロセス２４２に対しより一層プロセス許容度を可能にし、そのため、ＣＭＰプロセス２４２に対してより低いコストを提供する。図２Ｇは、完了時のＣＭＰプロセス２４２を示す。
【００３０】
図２Ｈを参照すると、窪み２２４から保護材料２３８が取り除かれる。この例では、保護材料２３８はウェット溶解プロセス２６４により取り除かれる。ウェット溶解プロセス２６４は、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）などの有機溶剤を用い得る。代替として、ウェット溶解プロセス２６４は、弱酸又は弱塩基を用い得る。金属ライナー２３２は窪み２２４に残る。窪み２２４から保護材料２３８を取り除くための他の方法も本例の範囲内にある。例えば、ポジティブトーンのフォトレジストを含む保護材料２３８が、ブランケット露光により取り除かれ得、その後、現像プロセス、及び、残留物を取り除くため後続のデスカムアッシングプロセスが続く。
【００３１】
図２Ｉは、図２Ｈの保護材料２３８が取り除かれた後のマイクロ電子デバイス２００を示す。窪み２２４における金属ライナー２３２は、図２Ｆ及び図２ＧのＣＭＰプロセスの間、保護材料２３８により保護された結果、有利にも、クラック、腐食、及びスクラッチがない。窪み２２４における金属ライナー２３２上にワイヤボンド又はバンプ結合が形成され得る。
【００３２】
図３Ａ〜図３Ｃは、例示の形成シーケンスの連続的段階で図示される代替のマイクロ電子デバイスの断面図である。図３Ａを参照すると、マイクロ電子デバイス３００は、集積回路、ディスクリート半導体構成要素、マイクロ電子機械的システム（ＭＥＭＳ）デバイス、光電子デバイス、又はマイクロ電子流体デバイスであり得る。マイクロ電子デバイス３００は基板３０２を含み、基板３０２は、半導体、誘電性材料、又は金属の一つ又は複数の層を含み得る。基板３０２は、電気的構成要素、光学的構成要素、マイクロ機械的構成要素、及び／又は流体マイクロチャネルを含み得る。窪み３２４が、基板３０２の頂部表面３２０から延在して基板３０２に形成される。窪み３２４は、必ずしも等しい幅３２６、深さ３２８、又はプロファイル３６６を有する必要はない可能性がある。例えば、幅３２６は、１ミクロンから２００ミクロンまでであり得る。また、例えば、深さ３２８は、０．５ミクロンから１０ミクロンまでであり得る。更なる例において、プロファイル３６６は、垂直、傾斜、又は曲線状であり得る。更なる例において、窪み３２４は、基板３０２内にエッチングすることにより形成され得る。窪み３２４を形成するその他の方法も本例の範囲内にある。
【００３３】
ライナー層３３２が、窪み３２４内に延在して、基板３０２の頂部表面３２０の上に形成される。ライナー層３３２は、金属、半導体、又は誘電体材料の一つ又は複数の層であり得る。例えば、ライナー層３３２は、スパッタリング、蒸着、電気めっき、ＡＬＤ、反応性スパッタリング、ＭＯＣＶＤ、又は気相トランスファの任意の組合せにより形成され得る。この例では、ライナー層３３２は窪み３２４を充填しない。
【００３４】
保護材料３３８の層が、窪み３２４においてライナー層３３２を覆って、ライナー層３３２の上に形成される。保護材料３３８の層は、場合によっては所望の厚みを得るために溶剤と混合される、フォトレジスト、樹脂、又はポリマーなどの材料の一つ又は複数の層を含み得る。例えば、保護材料３３８の層は、スピンコーティング、スプレー、又は気相トランスファにより形成され得る。保護材料３３８の層は、ベークされ得、硬化され得、又は、溶剤を取り除くため及び所望のＣＭＰ除去レートを得るためのその他の方式で扱われ得る。この例では、保護材料３３８の層は、フォトリソグラフィオペレーションを用いるプロセスを介してパターニングされず、有利にも、マイクロ電子デバイス３００の製造コスト及び複雑性を低減する。
【００３５】
図３Ｂを参照すると、ＣＭＰプロセス３４２が、基板３０２の頂部表面３２０の上から保護材料３３８の層及びライナー層３３２を取り除く一方で、窪み３２４において保護材料３３８の層の一部を残す。窪み３２４における保護材料３３８は、有利にも、ＣＭＰプロセス３４２のスラリーからライナー層３３２を保護する。保護材料３３８の層は、ライナー層３３２より高いＣＭＰ除去レートを有し得、これは、有利にも、ＣＭＰプロセス３４２に対し一層高いプロセス許容度を提供し得る。ＣＭＰプロセス３４２は、時限であり得、或いは終了点までであり得る。
【００３６】
図３Ｃを参照すると、図３Ｂの保護材料３３８が、窪み３２４においてライナー層３３２を残して、窪み３２４から取り除かれる。マイクロ電子デバイス３００の形成を継続するため、基板３０２のライナー層３３２及び頂部表面３２０の上に付加的な層が形成され得る。
【００３７】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【国際調査報告】
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