(57)【要約】  不揮発性メモリセルは、シリコン基板と、シリコン基板に形成されたソース領域及びドレイン領域（基板のチャネル領域がソース領域とドレイン領域との間に画定されている）と、チャネル領域の第１の部分の上に配設されてそこから絶縁された金属浮遊ゲートと、金属浮遊ゲートの上に配設されてそこから絶縁された金属制御ゲートと、ソース領域の上に配設されてそこから絶縁されたポリシリコン消去ゲートと、チャネル領域の第２の部分の上に配設されてそこから絶縁されたポリシリコンワード線ゲートと、を含む。
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【特許請求の範囲】
【請求項１】
不揮発性メモリセルであって、
シリコン基板と、
前記シリコン基板に形成されたソース領域及びドレイン領域であって、前記基板のチャネル領域が前記ソース領域と前記ドレイン領域との間に画定されている、ソース領域及びドレイン領域と、
前記チャネル領域の第１の部分の上に配設されてそこから絶縁された金属浮遊ゲートと、
前記金属浮遊ゲートの上に配設されてそこから絶縁された金属制御ゲートと、
前記ソース領域の上に配設されてそこから絶縁されたポリシリコン消去ゲートと、
前記チャネル領域の第２の部分の上に配設されてそこから絶縁されたポリシリコンワード線ゲートと、を含む、不揮発性メモリセル。
【請求項２】
前記金属浮遊ゲートは、ｈｉｇｈ−Ｋ誘電体材料の層によって、前記基板から絶縁されている、請求項１に記載の不揮発性メモリセル。
【請求項３】
前記ｈｉｇｈ−Ｋ誘電体材料は、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、Ｔａ2Ｏ5、Ａｌ2Ｏ3、及び窒化処理された酸化物のうちの少なくとも１つである、請求項２に記載の不揮発性メモリセル。
【請求項４】
前記金属浮遊ゲートは、酸化物の層によって前記基板から更に絶縁されている、請求項２に記載の不揮発性メモリセル。
【請求項５】
前記金属浮遊ゲートは、ＴｉＮを含む、請求項４に記載の不揮発性メモリセル。
【請求項６】
前記金属浮遊ゲートは、ＴａＮ、ＴａＳｉＮ、ＴｉＮ／ＴｉＡｌ／ＴｉＮ、及びＴｉＮ／ＡｌＮ／ＴｉＮのうちの少なくとも１つを含む、請求項１に記載の不揮発性メモリセル。
【請求項７】
前記金属浮遊ゲートは、Ａｌと、ＴｉＮ及びＴａＮのうちの少なくとも１つと、を含む、請求項１に記載の不揮発性メモリセル。
【請求項８】
前記金属浮遊ゲートは、ＡｌＮと、ＴｉＮと、を含む、請求項１に記載の不揮発性メモリセル。
【請求項９】
前記金属制御ゲートは、１種以上のｈｉｇｈ−Ｋ誘電体材料によって、前記金属浮遊ゲートから絶縁されている、請求項１に記載の不揮発性メモリセル。
【請求項１０】
前記金属制御ゲートは、ＨｆＯ2の層同士の間に配設されたＡｌ2Ｏ3の層によって、前記金属浮遊ゲートから絶縁されている、請求項１に記載の不揮発性メモリセル。
【請求項１１】
前記金属制御ゲートは、ＴａＮ、ＴａＳｉＮ、ＴｉＮ／ＴｉＡｌ／ＴｉＮ、ＴｉＮ／ＡｌＮ／ＴｉＮ及びＷのうちの少なくとも１つを含む、請求項１に記載の不揮発性メモリセル。
【請求項１２】
不揮発性メモリセルを形成する方法であって、
シリコン基板にソース領域及びドレイン領域を形成することであって、前記基板のチャネル領域が前記ソース領域と前記ドレイン領域との間に画定されている、ことと、
前記基板上に第１の絶縁層を形成することと、
前記第１の絶縁層上に及び前記チャネル領域の第１の部分の上に金属浮遊ゲートを形成することと、
前記金属浮遊ゲート上に第２の絶縁層を形成することと
前記第２の絶縁層上に及び前記金属浮遊ゲートの上に金属制御ゲートを形成することと、
前記ソース領域の上に、そこから絶縁されたポリシリコン消去ゲートを形成することと、
前記チャネル領域の第２の部分の上に、そこから絶縁されたポリシリコンワード線ゲートを形成することと、を含む、方法。
【請求項１３】
前記第１の絶縁層が、ｈｉｇｈ−Ｋ誘電体材料を含む、請求項１２に記載の方法。
【請求項１４】
前記ｈｉｇｈ−Ｋ誘電体材料は、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、Ｔａ2Ｏ5、Ａｌ2Ｏ3、及び窒化処理された酸化物のうちの少なくとも１つである、請求項１３に記載の方法。
【請求項１５】
前記第１の絶縁層が、酸化物層及びｈｉｇｈ−Ｋ誘電体材料の層を含む、請求項１２に記載の方法。
【請求項１６】
前記金属浮遊ゲートは、ＴｉＮを含む、請求項１５に記載の方法。
【請求項１７】
前記金属浮遊ゲートは、ＴａＮ、ＴａＳｉＮ、ＴｉＮ／ＴｉＡｌ／ＴｉＮ、及びＴｉＮ／ＡｌＮ／ＴｉＮのうちの少なくとも１つを含む、請求項１２に記載の方法。
【請求項１８】
前記金属浮遊ゲートは、Ａｌと、ＴｉＮ及びＴａＮのうちの少なくとも１つと、を含む、請求項１２に記載の方法。
【請求項１９】
前記金属浮遊ゲートは、ＡｌＮと、ＴｉＮと、を含む、請求項１２に記載の方法。
【請求項２０】
前記第２の絶縁層を形成することが、
前記金属浮遊ゲート上に絶縁材料を堆積させることと、
前記堆積した絶縁材料をアニールすることと、を含む、請求項１２に記載の方法。
【請求項２１】
前記第２の絶縁層が、１種以上のｈｉｇｈ−Ｋ誘電体材料を含む、請求項１２に記載の方法。
【請求項２２】
前記第２の絶縁層が、ＨｆＯ2の層同士の間に配設されたＡｌ2Ｏ3の層を含む、請求項１２に記載の方法。
【請求項２３】
前記金属制御ゲートは、ＴａＮ、ＴａＳｉＮ、ＴｉＮ／ＴｉＡｌ／ＴｉＮ、ＴｉＮ／ＡｌＮ／ＴｉＮ及びＷのうちの少なくとも１つを含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
〔関連出願〕
本出願は、参照により本明細書に組み込まれる、２０１５年１１月３日出願の米国仮出願第６２／２５０，００２号の利益を主張するものである。
【０００２】
本発明は、不揮発性メモリセル及びその製造に関する。
【背景技術】
【０００３】
不揮発性メモリセルは、当該技術分野において周知である。例えば、米国特許第７，８６８，３７５号（全ての目的のために参照により本明細書に組み込まれる）は、浮遊ゲート、選択ゲート、消去ゲート及び制御ゲートを有するメモリセルを開示している。導電性ゲートは、ポリシリコンで形成される。このようなメモリセルが論理デバイスと同じウェーハ上に形成される場合、メモリセルの高さが論理デバイスのより低い高さとより良好に一致するように、メモリセルの全体の高さを減少させる必要がある（すなわち、メモリセル及びそれらの形成は、論理デバイス及びそれらの形成とより互換性がある）。したがって、メモリスタック（浮遊ゲートと制御ゲートの両方を含む）の高さを縮小する努力が絶えず行われている。しかし、これらポリシリコンゲートのサイズを縮小することは問題となる場合がある。例えば、ポリシリコン浮遊ゲートの厚さを縮小すると、プログラム及び／又は消去動作中に浮遊ゲートを通ってポリ間（inter-poly）誘電体内への電子のバリスティック輸送をもたらす結果となり得、信頼性の問題を引き起こす。
【発明の概要】
【課題を解決するための手段】
【０００４】
上述の問題点及び必要性は、不揮発性メモリセルであって、シリコン基板と、シリコン基板に形成されたソース領域及びドレイン領域であって、基板のチャネル領域がソース領域とドレイン領域との間に画定されている、ソース領域及びドレイン領域と、チャネル領域の第１の部分の上に配設されてそこから絶縁された金属浮遊ゲートと、金属浮遊ゲートの上に配設されてそこから絶縁された金属制御ゲートと、ソース領域の上に配設されてそこから絶縁されたポリシリコン消去ゲートと、チャネル領域の第２の部分の上に配設されてそこから絶縁されたポリシリコンワード線ゲートと、を含む、不揮発性メモリセルによって対処される。
【０００５】
不揮発性メモリセルを形成する方法は、シリコン基板にソース領域及びドレイン領域を形成することであって、基板のチャネル領域がソース領域とドレイン領域との間に画定されている、ことと、基板上に第１の絶縁層を形成することと、第１の絶縁層上に及びチャネル領域の第１の部分の上に金属浮遊ゲートを形成することと、金属浮遊ゲート上に第２の絶縁層を形成することと、第２の絶縁層上に及び金属浮遊ゲートの上に金属制御ゲートを形成することと、ソース領域の上に、そこから絶縁されたポリシリコン消去ゲートを形成することと、チャネル領域の第２の部分の上に、そこから絶縁されたポリシリコンワード線ゲートを形成することと、を含む。
【０００６】
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
【図面の簡単な説明】
【０００７】
【図１】本発明の不揮発性メモリセルを形成する工程を示す横断面図である。
【図２】本発明の不揮発性メモリセルを形成する工程を示す横断面図である。
【図３】本発明の不揮発性メモリセルを形成する工程を示す横断面図である。
【図４】本発明の不揮発性メモリセルを形成する工程を示す横断面図である。
【図５】本発明の不揮発性メモリセルを形成する工程を示す横断面図である。
【図６】本発明の不揮発性メモリセルを形成する工程を示す横断面図である。
【図７】本発明の不揮発性メモリセルを形成する工程を示す横断面図である。
【図８】本発明の不揮発性メモリセルを形成する工程を示す横断面図である。
【図９】本発明の不揮発性メモリセルを形成する工程を示す横断面図である。
【図１０】本発明の不揮発性メモリセルを形成する工程を示す横断面図である。
【図１１】本発明の不揮発性メモリセルを形成する工程を示す横断面図である。
【発明を実施するための形態】
【０００８】
本発明は、浮遊ゲートを通るバリスティック輸送を低減する方法でメモリセルの高さを縮小する能力を提供する。図１は、メモリセルを形成する際のプロセスの開始を示す。シリコン基板１０から出発して、基板１０上に酸化物層１６を形成し、酸化物層１６上に窒化物層１８を形成することにより、分離領域１２が（それらの間に活性領域１４を画定する）基板に形成される。露出したままの分離領域１２を除いてフォトリソグラフィマスキング工程を使用してフォトレジストで構造体を覆い、それによって酸化物、窒化物及び基板シリコンをエッチングして、基板１０内に延びるトレンチ２０を形成する。次に、これらのトレンチは、図１に示すように、酸化物堆積及び酸化物ＣＭＰ（化学機械的研磨）、並びに酸化物アニールによって酸化物２２で充填される。ＳＴＩ（シャロートレンチアイソレーション）酸化物の分離領域を形成するこの技術は、当該技術分野において周知であり、これ以上は論じられない。
【０００９】
後述するメモリセル形成は、隣接するＳＴＩ分離領域１２同士間の活性領域１４において行われる。窒化物１８及び酸化物１６の除去後、浮遊ゲート（ＦＧ）絶縁層２４が基板１０上に形成される。絶縁層２４は、ＳｉＯ2、ＳｉＯＮ、ｈｉｇｈ−Ｋ誘電体（すなわち、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、Ｔａ2Ｏ5、Ａｌ2Ｏ3などの酸化物よりも大きい誘電率Ｋを有する絶縁材料、窒化処理酸化物又は他の適切な材料など）、又はＩＬ／ＨＫスタック（界面層（ＩＬ）は基板上に配設された薄い酸化シリコン層であり、ＨＫ層はＩＬ層上に配設される）とすることができる。ＩＬ／ＨＫスタックを使用すると、浮遊ゲートからチャネルへのトンネリングリークが抑制され、データ保持性能が向上する。次いで、浮遊ゲート（ＦＧ）金属層２６が絶縁層２４上に堆積される。金属層２６は、シリコン伝導帯に近い仕事関数ＷＦを有する任意のタイプの金属／合金とすることができる。金属層２６の好ましい材料の例は、ＴａＮ、ＴａＳｉＮ、ＴｉＮ／ＴｉＡｌ／ＴｉＮ（すなわち、ＴｉＮ、ＴｉＡｌ及びＴｉＮの副層）、ＴｉＮ／ＡｌＮ／ＴｉＮ（すなわち、ＴｉＮ、ＡｌＮ及びＴｉＮの副層）などが挙げられる。ＩＬ／ＨＫが絶縁層２４に用いられる場合、プロセス適合性のために金属層２６にはＴｉＮが好ましい。より良好なＷＦ安定性及びプロセス制御を得るために、金属層２６の厚さは約１００Åとすることができる。金属層２６はポリシリコンを含まない。得られる構造体（活性領域１４内）を図２に示す。
【００１０】
ＴｉＮは、ＰＭＯＳ（４．４ｅＶ）に適した有効ＷＦ（ＥＷＦ）を有することに留意されたい。しかし、ＴｉＮ層へのアルミニウム（Ａｌ）の組み込みにより、ＥＷＦを低減することができる。還元されたＥＷＦには、チタンアルミニウム（ＴｉＡｌ）、Ａｌ及びＡｌＮ層を導入することができる。例えば、ＴｉＮ／ＴｉＡｌ／ＴｉＮのＥＷＦを約１ｅＶに低減することができる。ＡｌＮ／ＴｉＮはまた、ＥＷＦを約０．５ｅＶに減少させることができる。ＴａＮは約３．７５ｅＶの有効ＷＦを有し、これはＮＭＯＳにより適しており、Ａｌの組み込みによって調整することができる。
【００１１】
次いで、ゲート層間誘電体（ＩＧＤ）層２８が金属層２６上に形成される。ＩＧＤ層２８は、バリスティックなリーク電流及び関連する信頼性の問題を効果的に低減するので、ｈｉｇｈ−Ｋ誘電体材料を使用することができる。ｈｉｇｈ−Ｋ  ＩＧＤ層２８はまた、プログラム性能を向上させるために、制御ゲート（ＣＧ）対浮遊ゲート（ＦＧ）結合比を増加させる。ＩＧＤ層２８の厚さは、約１００〜２００Åとすることができる。堆積後のＲＴＰアニールを適用して膜の緻密化を行い、膜の品質を改善し、信頼性を向上させることができる。後続のアニール温度がその結晶化温度よりも高い場合には、ＨｆＯ2のみを用いるとリーク電流が大きくなる可能性があるので、三副層ＩＧＤ層２８（すなわち、ＨｆＯ2／Ａｌ2Ｏ3／ＨｆＯ2）が好ましい。次に、ＩＧＤ層２８上に制御ゲート（ＣＧ）金属層３０を堆積させる。ＣＧ金属層３０は、ＴａＮ、ＴａＳｉＮ、ＴｉＮ／ＴｉＡｌ／ＴｉＮ、ＴｉＮ／ＡｌＮ／ＴｉＮ、Ｗなどのような任意のタイプのｎ型金属とすることができる。ＣＧ金属層３０の厚さは、約２００Åとすることができる。ＣＧ金属層３０はポリシリコンを含まない。次いで、ハードマスク層（ＨＭ）３２がＣＧ金属層３０上に形成される。ＨＭ層３２は、窒化物、窒化物／酸化物／窒化物三層スタック、又は任意の他の適切な絶縁体とすることができる。層３２は、ＣＧ／ＩＧＤ／ＦＧスタックエッチング中のドライエッチング損失から保護する。結果として得られる構造体を図３に示す。
【００１２】
フォトリソグラフィマスキング工程が実行され、構造体上にフォトレジストを形成し、フォトレジストを選択的に除去して、下にあるＨＭ層３２の部分を露出させたままにする。エッチングプロセスは、ＨＭ層３２及びＣＧ金属層３０の露出部分を除去するために実行される。窒化物ＨＭ層３２の場合、このエッチングは、ＩＧＤ層２８をエッチングストップとして使用して、窒化物及び金属のＴａＮエッチングレシピを使用することができる。その後、ＩＧＤ層２８の露出部分（ＨＫ又はＯＮＯのいずれか）は、時限ドライエッチングによって除去される。結果として得られる構造体を図４に示す（フォトレジストの除去後）。この構造体は、メモリスタック構造体Ｓ１及びＳ２の対を含む。
【００１３】
酸化物及び窒化物が構造体上に堆積され、続いて、スタックＳ１及びＳ２の側面に沿ってスペーサ３４を除いてこれらの材料を除去する酸化物及び窒化物のエッチングが行われる。犠牲スペーサ３６は、図５に示すように、スペーサ３４に沿って（例えば、ＴＥＯＳ酸化物堆積及び異方性エッチングによって）形成される。次いで、フォトレジスト３８は、スタックＳ１とＳ２との間の領域（ここでは内側スタック領域と呼ばれる）に形成され、スタックＳ１とＳ２自体の上に部分的に延在している。スタックＳ１及びＳ２の外側の領域（ここでは外部スタック領域と呼ばれる）は、フォトレジスト３８によって露出したままである。次いで、図６に示すように、ＷＬ  Ｖｔ注入が行われ、続いて外部スタック領域内の犠牲スペーサ３６を除去する酸化物エッチングが行われる。フォトレジスト３８が除去された後、ＦＧ金属層２６の露出部分（すなわち、スタックＳ１及びＳ２によって保護されていない部分）を除去するために金属エッチングが行われる。次いで、図７に示すように、好ましくはＨＴＯ堆積、アニール及びエッチングによって、スタックＳ１及びＳ２の側面に酸化物スペーサ４０を形成する。このとき、同一ウェーハ上に低電圧及び高電圧（ＬＶ及びＨＶ）論理デバイスを形成するための処理工程を行うことができる。例えば、ＨＶ論理デバイス領域を開放したままで、メモリセル領域及びＬＶ論理デバイス領域をフォトレジストで覆うために、マスキング工程を使用することができる。次いで、ＲＴＯ酸化物、ＨＴＯ堆積、論理ウェル注入及びＬＶウェル活性化工程を実行することができる。
【００１４】
その後、フォトレジストが外側スタック領域上に形成され、部分的にスタックＳ１及びＳ２上に形成され、内側スタック領域が露出されたままになる。その後、ソース領域４４（ソース線ＳＬ）を形成するための内部スタック領域に対してＨＶＩＩ注入が行われる。次いで、酸化物エッチングを使用して、酸化物スペーサ４０及び３６並びに酸化物層２４を内側スタック領域から除去する。フォトレジストを除去した後、ＨＶＩＩ注入アニールを行って、ソース領域４４の形成を完了する。次いで、図８に示すように、トンネル酸化物層４６は、全体構造体上に酸化物を堆積させることによって、内側スタック領域及びスタックＳ１とＳ２上に形成されている（スペーサ４０と酸化物層２４の厚さを増加させる）。ＬＶ及びＨＶ論理デバイスを形成するための追加の処理工程が、この時点で実行され得る。例えば、マスキング工程及びゲート酸化膜形成工程は、論理ゲートを形成するための調製物中のＬＶ及びＨＶ論理デバイス領域内の異なる厚さの酸化物の層を形成するために行うことができる。
【００１５】
ポリシリコン（ポリ）層４８の高さをスタックＳ１及びＳ２の上部まで減少させるために、ポリ４８の厚い層が構造体上に堆積され、続いて化学機械的研磨が行われる。更なるポリエッチングバックを用いて、スタックＳ１及びＳ２の上部の下のポリ層４８の高さを減少させる。次いで、図９に示すように、ハードマスク（例えば、窒化物）層５０が構造体上に堆積される。一連のマスキング工程が実行されて、論理領域内の窒化物及びポリの部分を選択的に露出させ、続いて窒化物／ポリエッチングによって導電性ポリ論理ゲートを形成し、外側スタック領域の部分を選択的に露出させ、続いて窒化物／ポリエッチングにより、図１０に示すように、最終的にワード線（ＷＬ）となる残りのポリブロック４８ａの外縁を画定するＨＭ層５０及びポリ４８の露出部分を除去する。フォトレジストを除去した後、ＭＣＥＬマスキング工程を行い、続いて注入工程を行う。
【００１６】
スペーサ５２は、酸化物及び窒化物の堆積及びエッチングによってメモリ領域の構造体に沿って形成される。メモリスタックＳ１及びＳ２のいずれかの側にドレイン領域（ビット線コンタクト領域とも呼ばれる）５４を形成するために、マスキング工程及び注入工程が実行される。最終構造体を図１１に示す。メモリセルは、単一のソース領域４４を共有する対で形成される。各メモリセルは、基板１０内のソース領域４４及びドレイン領域５４（それらの間のチャネル領域５６を画定する）、チャネル領域の第１の部分の上に配設された金属浮遊ゲート２６、ソース領域４４の上に配設されてそこから絶縁されたポリシリコン消去ゲート４８ｂ、浮遊ゲート２６の上に配設されてそこから絶縁された金属制御ゲート３０、及びチャネル領域の第２の部分の上に配設されてそこから絶縁されたポリシリコンワード線ゲート４８ａを含む。金属浮遊ゲート及び制御ゲート２６／３０を使用することにより、スタックＳ１及びＳ２の全体的な高さを減少させることによって、セルの高さを約１２００Åから約６００〜７００Åまで低減することができる。
【００１７】
本発明は、上述の、及び本明細書に例示の実施形態（複数可）に限定されないことが理解されよう。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図されておらず、その代わり、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、全ての方法のステップが例示された順番どおりに行われる必要があるとは限らず、むしろ、任意の順序で本発明のメモリセルの適切な形成が可能である。いくつかの方法のステップを省略することも可能である。制御ゲートは、金属の代わりにポリシリコンで形成することもできる。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００１８】
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「に取付けられた」は、「に直接取付けられた」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「に間接的に取付けられた」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にない）、及び「間接的に電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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