(57)【要約】  電圧基準回路は、電圧制御電流源と、第１閾値電圧を有する第１基準金属酸化膜電界効果トランジスタと、第１閾値電圧とは異なる第２閾値電圧を有する第２基準金属酸化膜電界効果トランジスタと、電流ミラーと、負荷と、を含む。基準電圧を作るために、電圧制御電流源は、第１閾値電圧と第２閾値電圧との間の差異に比例する第１電流を生成するよう構成され、電流ミラーは、負荷を流れる第１電流の縮小版である第２電流を生成するよう構成されている。【選択図】図１
2018514877.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御電流源と、
第１閾値電圧を有する第１基準金属酸化膜電界効果トランジスタと、
前記第１閾値電圧とは異なる第２閾値電圧を有する第２基準金属酸化膜電界効果トランジスタと、
電流ミラーと、
負荷と、
を含み、
基準電圧を作るために、前記電圧制御電流源は、前記第１閾値電圧と前記第２閾値電圧との間の差異に比例する第１電流を生成するよう構成され、前記電流ミラーは、前記負荷を流れる第１電流の縮小版である第２電流を生成するよう構成されている、
電圧基準回路。
【請求項２】
前記電圧制御電流源は演算相互コンダクタンス増幅器である、請求項１に記載の電圧基準回路。
【請求項３】
前記第１閾値電圧は前記第２閾値電圧よりも大きい、請求項１または２に記載の電圧基準回路。
【請求項４】
前記第１閾値電圧は３００ｍＶ〜８００ｍＶの範囲である、請求項３に記載の電圧基準回路。
【請求項５】
前記第２閾値電圧は２００ｍＶ〜７００ｍＶの範囲である、請求項３または４に記載の電圧基準回路。
【請求項６】
前記負荷は抵抗性である、請求項１〜５のうちのいずれか１項に記載の電圧基準回路。
【請求項７】
前記負荷は可変抵抗である、請求項６に記載の電圧基準回路。
【請求項８】
前記電流ミラーは、それぞれのゲート端子が共有ゲート電圧に接続されるよう構成された第１ミラートランジスタおよび第２ミラートランジスタを含む、請求項１〜７のうちのいずれか１項に記載の電圧基準回路。
【請求項９】
前記第１ミラートランジスタはダイオード接続構成である、請求項１０に記載の電圧基準回路。
【請求項１０】
前記第２ミラートランジスタは共通ソース構成である、請求項８または９に記載の電圧基準回路。
【請求項１１】
前記第１ミラートランジスタは第１幅を有し、前記第２ミラートランジスタは第２幅を有し、前記第１幅および前記第２幅は異なる、請求項８〜１０のうちのいずれか１項に記載の電圧基準回路。
【請求項１２】
前記第１幅および前記第２幅は同一である、請求項８〜１０のうちのいずれか１項に記載の電圧基準回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に限定されたものではないが、アナログ・デジタル変換器（以後、ＡＤＣと呼ぶ）内における使用に適した基準電圧の生成に関する。基準電圧回路はＡＤＣ内における重要な構成要素である。なぜなら基準電圧回路により基準値が提供され、正確なデジタル値を割り当てるために、アナログ入力と基準値との比較が行われるためである。
【背景技術】
【０００２】
基準電圧は十分な利得誤差性能を達成するために高い絶対精度を有することが必要である。これは、物理的に実装されたときのＡＤＣの伝達関数が、設計時の理想的伝達関数と可能な限り厳密に合致すべきであることを意味する。基準電圧に関するさらなる重要な要因は、利得誤差ドリフトに対する温度の効果が小さくなるよう基準電圧が低い温度係数を有することである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従来の温度安定性を有する電圧基準回路は、通常は、バンドギャップリファレンス回路（絶対零度においてシリコンに関連付けられた１．２２ｅＶのバンドギャップを電荷担体（すなわち電子または正孔）が克服するために要求される電圧に近い１．２５Ｖ出力電圧を発生させるためにバンドギャップリファレンス回路と名付けられている）を提供するよう構成されたバイポーラ接合トランジスタ（ＢＪＴ）を使用して構築される。係るバンドギャップリファレンス回路は、低い温度依存性を有する出力電圧を生成するために、異なる電流密度で動作する２つのｐ−ｎ接合間の電圧差を使用して動作する。一方、係るバンドギャップリファレンス回路は通常、シリコンにおいて実装された場合にはかなりの物理的面積が占有される。実装によっては、ＡＤＣの利用可能な面積のうちの２０％もが電圧基準回路により占められることとなる。
【課題を解決するための手段】
【０００４】
第１の態様によれば、本発明では、
電圧制御電流源と、
第１閾値電圧を有する第１基準ＭＯＳＦＥＴと、
前記第１閾値電圧とは異なる第２閾値電圧を有する第２基準ＭＯＳＦＥＴと、
電流ミラーと、
負荷と、
を含み、
基準電圧を作るために、電圧制御電流源は、第１閾値電圧と第２閾値電圧との間の差異に比例する第１電流を生成するよう構成され、電流ミラーは、負荷を流れる第１電流の縮小版である第２電流を生成するよう構成されている、
電圧基準回路が提供される。
【０００５】
したがって、本発明が、２つの金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）のそれぞれの閾値電圧間の差異を利用して動作する電圧基準回路を提供することが当業者には明らかであろう。これにより、物理的実装面積要求値を最小化する一方で温度安定的である基準電圧出力が生成される。通常の実装では、本発明は、例えば従来の電圧基準回路を使用した場合に必要となるであろう面積の１／４のみを必要とし得る。電流ミラーは、電圧制御電流源（ＶＣＣＳ）からの差動閾値電圧に依存する出力電流を所望のレベルに縮小させ、その後、特定の負荷に対して、オームの法則にしたがって前記負荷の両端間で電圧降下を生成するために、電流を流すよう作用する。前記電圧降下は、回路から出力される基準電圧として作用する。
【０００６】
当該技術分野で周知の電圧制御電流源を実装する方法は本質的にいくつか存在する。一方、好適な組の実施形態では、電圧制御電流源は演算相互コンダクタンス増幅器である。その動作範囲内で、演算相互コンダクタンス増幅器（ＯＴＡ：ｏｐｅｒａｔｉｏｎａｌ  ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ａｍｐｌｉｆｉｅｒ）は、２つの入力電圧の差異に比例する出力電流を生成する。理想的なＯＴＡでは、差動入力電圧と出力電流との間には線形関係が存在する。これら２つの量に関連する定数係数は増幅器の相互コンダクタンスｇｍとよばれる。
【０００７】
電圧制御電流源に対する入力は、第１閾値電圧および第２閾値電圧のいずれかが大きくなるよう、構成され得る。なぜならこの回路は前記閾値電圧間の差異を利用して動作するためである。一方、好適な組の実施形態では、前記第１閾値電圧は前記第２閾値電圧よりも大きい。
【０００８】
当業者は、これらのトランジスタに関連付けられた特定の閾値電圧が製造プロセスに応じて変化することを理解するであろう。一方、１組の実施形態では第１閾値電圧は３００ｍＶ〜８００ｍＶの範囲である。重なり合う組の実施形態では、第２閾値電圧は２００ｍＶ〜７００ｍＶの範囲である。
【０００９】
現代の半導体設計ではしばしば、特定用途集積回路（ＡＳＩＣ）設計に対して標準ライブラリアプローチが利用される。係るアプローチでは、標準的な「ビルディングブロック」または「セル」のライブラリが、ＡＳＩＣ内でＡＤＣなどの所望の機能を実装するために使用される。閾値電圧トランジスタは、係るライブラリに対する一般的な構成要素であり、通常は、高電圧閾値（ＨＶＴ）、標準電圧閾値（ＳＶＴ）、および低電圧閾値（ＬＶＴ）などの三つ揃いの形で存在する。これらの閾値電圧トランジスタは、設計者が好適であるとみなす、アプリケーションにおいて使用される特定の特徴的な電力消費およびクリティカルタイミングパスを有する。出願者は、これらのトランジスタを利用する利点を理解しているため、１組の実施形態では、第１基準ＭＯＳＦＥＴは高電圧閾値トランジスタである。他の重なり合う組の実施形態では、第２基準ＭＯＳＦＥＴは標準電圧閾値トランジスタである。
【００１０】
閾値電圧比較は、前述のＨＶＴまたはＳＶＴトランジスタのいずれかに代わって、ＬＶＴ、または、超高閾値電圧（ＶＨＶＴ：ｖｅｒｙ  ｈｉｇｈ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）もしくは極低電圧閾値（ｅＬＶＴ：ｅｘｔｒｅｍｅｌｙ  ｌｏｗ  ｖｏｌｔａｇｅ  ｔｈｒｅｓｈｏｌｄ）などの他種類の閾値トランジスタを使用しても等しく実施され得る。したがって代替的な組の実施形態では、第１基準ＭＯＳＦＥＴは標準電圧閾値トランジスタである。さらに代替的な組の実施形態では、第２基準ＭＯＳＦＥＴは低電圧閾値トランジスタである。
【００１１】
典型的な実装では、ｅＬＶＴは、２００ｍＶ〜４００ｍＶの範囲の閾値電圧を有し得、ＬＶＴは３００ｍＶ〜５００ｍＶの範囲の閾値電圧を有し得、ＳＶＴは４００ｍＶ〜６００ｍＶの範囲の閾値電圧を有し得、ＨＶＴは５００ｍＶ〜７００ｍＶの範囲の閾値電圧を有し得、ＶＨＶＴは６００ｍＶ〜８００ｍＶの範囲の閾値電圧を有し得る。
【００１２】
電圧制御電流源からの出力電流が流れる負荷は、任意種類の負荷であり得るが、好適には抵抗性である。好適な組の実施形態では、負荷は可変抵抗器である。可変負荷を提供することにより、基準電圧（すなわち、前記負荷における電圧降下）は、オームの法則にしたがって抵抗を変化させることにより制御が可能となる。好適な組の実施形態では、可変抵抗器はデジタル的に制御され得る。これにより、実行時においてマイクロコントローラまたは任意の他の係る装置による抵抗の微調整が可能となる。その結果、同一回路を使用していくつかの異なる基準電圧を生成することと、前記基準電圧を修正してそれにより温度変動などの外的要因に起因する変動を相殺することと、が可能となる。
【００１３】
本発明に好適ないくつかの電流ミラー構成が当該技術分野で周知である。一方、１組の好適な実施形態では、電流ミラーは第１ミラートランジスタおよび第２ミラートランジスタを含む。好適には、これらのミラートランジスタは、それぞれのゲート端子が共有ゲート電圧に接続されるよう、構成される。係る構成では、第１ミラートランジスタはダイオード接続構成（すなわちゲート端子およびドレイン端子が互いに接続された状態）であり、第２ミラートランジスタは共通ソース構成（すなわちゲート端子が入力として機能し、ドレイン端子が出力として機能する状態）である。これらのトランジスタにおける相違により、第１ミラートランジスタを流れる第１ミラー電流が、特定因数分の１に縮小され、それにより、第１ミラー電流に比例する、第２ミラートランジスタを流れる第２ミラー電流の生成が可能となる。好適な組の実施形態では、第１ミラートランジスタは第１幅を有し、第２ミラートランジスタは第２幅を有する。なお前記第１幅および前記第２幅は異なる。係る実施形態では、前記第１幅と前記第２幅との間の比は、前記第１ミラー電流と前記第２ミラー電流との間の電流比を提供する。他の実施形態では、第１幅および第２幅は同一である。第１ミラートランジスタのドレイン端子は、固定抵抗を介して第１基準ＭＯＳＦＥＴおよび第２基準ＭＯＳＦＥＴのいずれかのドレイン端子に接続され得る。それにより固定抵抗の両端間の電圧降下は、固定入力電圧を電圧制御電流源に提供する。
【００１４】
本発明の一実施形態について単に例示として、以下の添付の図面を参照して、ここで説明する。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る電圧基準回路の回路図である。
【図２】典型的な作動範囲における温度の関数としての基準電圧のシミュレーショングラフである。
【発明を実施するための形態】
【００１６】
図１では、本発明に係る電圧基準回路１の回路図が示されている。電圧基準回路１は、演算相互コンダクタンス増幅器として構成された演算増幅器２と、ＨＶＴトランジスタ４と、ＳＶＴトランジスタ６と、第１電流源トランジスタ８および第２電流源トランジスタ１０と、電流ミラートランジスタ１２と、固定抵抗１４と、デジタル制御入力１８を有するデジタル制御可能な可変抵抗１６と、を含む。
【００１７】
第１電流源トランジスタ８および第２電流源トランジスタ１０はそれぞれＨＶＴトランジスタ４およびＳＶＴトランジスタ６に電流を供給し、次にＨＶＴトランジスタ４およびＳＶＴトランジスタトランジスタ６はそれぞれ入力電圧２０および入力電圧２２を生成し、入力電圧２０および入力電圧２２は演算増幅器２に供給される。ＨＶＴトランジスタ４およびＳＶＴトランジスタ６は、個々のゲート端子およびドレイン端子が接続され、さらに演算増幅器２の非反転入力および反転入力にそれぞれ接続されるよう、構成される。ＳＶＴトランジスタ６の場合、共通のゲート端子およびドレイン端子は固定抵抗１４を介して演算増幅器２の反転入力に接続される。
【００１８】
第２電流源トランジスタ１０により供給される電流が固定抵抗１４を流れると、オームの法則にしたがって固定抵抗１４の両端間に電圧降下が生じる。この電圧降下は反転入力２２を演算増幅器２に提供する。演算増幅器２からの増幅器出力電圧２６が第１電流源トランジスタ８および第２電源流トランジスタ１０のゲートに接続されているため、前記トランジスタのチャネル幅は、非反転入力電圧２０および反転入力電圧２２が収束に向かって駆動されるよう、変化される。ＨＶＴトランジスタ４およびＳＶＴトランジスタ６が各トランジスタの物理的差異のために異なる閾値電圧を有するため、電圧２０と電圧２２との間の差異は、固定抵抗１４の両端間における電圧降下を変化させることにより、補償されなければならない。
【００１９】
電流ミラートランジスタ１２は、第２電流源トランジスタ１０の因数Ｂ倍の物理的広さとなる。幅がこのように異なるため、電流ミラートランジスタ１２を流れる電流は第２電流源トランジスタ１０を流れる電流のＢ倍の大きさとなる。次に、このより大きいミラー電流が可変抵抗１６を流れ、その結果、基準電圧出力２４が生じる。
【００２０】
ｎビットデジタル制御信号１８が可変抵抗１６に供給され、その結果、抵抗値が所望の値に変化する。この可変抵抗により、基準電圧出力２４の実行時微調整が可能となる。
【００２１】
したがって、基準電圧出力２４がＨＶＴトランジスタ４とＳＶＴトランジスタ６との間の閾値電圧差に基づくものであることが理解され得る。
【００２２】
ここで、ＨＶＴトランジスタ４およびＳＶＴトランジスタ６が弱反転であると仮定する。このことは、各トランジスタのゲート端子およびソース端子間の電位差が前記トランジスタの閾値電圧より小さい（すなわちＶＧＳ＜Ｖｔｈ）ことを意味する。したがって、これらのトランジスタはそれぞれの閾値下領域内で動作しており、それぞれのドレイン電流は、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅｓ  （Ｓｔｒｅｅｔｍａｎ  Ｂａｎｅｒｊｅｅ，  ｐａｇｅ  ３１１）に記載の式１により求められる。
【数１】
2018514877.tif 000003
式中、ｎは、次の式２により求められるように、チャネルの空乏静電容量Ｃｄ、界面準位ＭＯＳ静電容量Ｃｉｔ、および絶縁体静電容量Ｃｉに依存する変数である。
【数２】
2018514877.tif 000004
【００２３】
ＩＤを簡素化するために、第１項を、式３におけるように、Ｉ０として定義する。
【数３】
2018514877.tif 000005
【００２４】
ＶＤ＞ＫＴ／ｑであると仮定すると、
【数４】
2018514877.tif 000006
となる。このように近似して式３を式１に代入することにより、ドレイン電流ＩＤは次の式４のように表され得る。
【数５】
2018514877.tif 000007
【００２５】
次に、ＨＶＴトランジスタ４およびＳＶＴトランジスタ６の各トランジスタに対するゲート・ソース電圧ＶＧＳは、それぞれ式５および式６で示すように表され得る。
【数６】
2018514877.tif 000008
【数７】
2018514877.tif 000009
【００２６】
式７はパラメータｓを導入する。ｓは閾値下の勾配を表し、次の式により与えられる。
【数８】
2018514877.tif 000010
【００２７】
式２を式７に代入してｎについて解くことにより、式８の表現が得られる。
【数９】
2018514877.tif 000011
【００２８】
式８を式５および式６に代入することにより、それぞれ式９および式１０において提供されるＶＧＳ＿ＨＶＴおよびＶＧＳ＿ＳＶＴに対する以下の表現が得られる。
【数１０】
2018514877.tif 000012
【数１１】
2018514877.tif 000013
【００２９】
図１における演算相互コンダクタンス増幅器では電圧２０および電圧２２が等しいことが保証されるため、ＨＶＴトランジスタ４のゲート・ソース電圧は、ＳＶＴトランジスタ６のゲート・ソース電圧と、固定抵抗１４の両端間の電圧降下と、の合計に等しくなければならない（すなわちＶＧＳ＿ＨＶＴ＝ＶＧＳ＿ＳＶＴ＋ＶＲ０）。したがって、ＶＲ０として示される抵抗１４の両端間の電圧は次の式１１により与えられる。
【数１２】
2018514877.tif 000014
【００３０】
両方のトランジスタ４および６の閾値下の勾配が同様である（すなわち、
【数１３】
2018514877.tif 000015
）と仮定すると、固定抵抗１４の両端間の電圧降下ＶＲ０は式１２により与えられる。
【数１４】
2018514877.tif 000016
【００３１】
これは、関係式
【数１５】
2018514877.tif 000017
を使用して、対数の形で次の式１３のようにも表され得る。
【数１６】
2018514877.tif 000018
【００３２】
Ｉ０を
【数１７】
2018514877.tif 000019
で置き換えると、ＶＲ０は次の式１４を提供する。
【数１８】
2018514877.tif 000020
【００３３】
ここで、ＨＶＴトランジスタ４およびＳＶＴトランジスタ６の長さが同一であると仮定する。可変抵抗１６は固定トランジスタ１４における電流の縮小版を見るため、ＶＲＥＦとして示される基準電圧出力２４は式１５として表される。
【数１９】
2018514877.tif 000021
【００３４】
図２では、典型的な作動範囲における温度２６の関数としての基準電圧２４のシミュレーショングラフが示されている。シミュレーションから、対数項が１よりも大きい場合には第２項
【数２０】
2018514877.tif 000022
が温度とともに増加する一方で、ＨＶＴトランジスタ４の閾値電圧とＳＶＴトランジスタ６の閾値電圧との間の差異（すなわち）
【数２１】
2018514877.tif 000023
が温度とともに減少することが観察され得る。
【００３５】
図２内の軌跡２８は、これらの効果のそれぞれが両極端において優勢であり、極小点３０の両側で温度が変化するにつれて基準電圧２４が増加することを示す。
【００３６】
したがって、電圧基準回路が説明されたことが理解されるであろう。特定の実施形態について詳細に説明してきたが、多数の変形および変更が本発明の範囲内で可能である。
【図１】
2018514877.tif 000024
【図２】
2018514877.tif 000025
【国際調査報告】
2018514877.tif 000026
2018514877.tif 000027
2018514877.tif 000028