(57)【要約】  本開示は、基板上に形成された膜スタック構造と、基板上に膜スタック構造を形成する方法を提供する。一実施形態では、基板上に膜スタック構造を形成する方法は、基板上に形成された酸化物層上に第１の付着層を堆積することと、第１の付着層上に金属層を堆積することとを含み、第１の付着層と金属層が、応力中立構造を形成する。【選択図】図１
2018527456.tif 000002
【特許請求の範囲】
【請求項１】
基板上に膜スタックを形成する方法であって、
前記基板上に形成された酸化物層の上に１つ以上の付着層を堆積させることと、
前記１つ以上の付着層の第１の付着層の上に金属層を堆積させることによって、応力中立構造を形成することと
を含む方法。
【請求項２】
前記金属層の上に第２の付着層を堆積させることをさらに含む、請求項１に記載の方法。
【請求項３】
前記第１の付着層、前記金属層、および前記第２の付着層が、応力中立構造を形成する、請求項２に記載の方法。
【請求項４】
前記膜スタックが、少なくとも５０層を含むまで、前記第１の付着層、前記金属層、および前記第２の付着層を堆積させることを繰り返すことをさらに含む、請求項２に記載の方法。
【請求項５】
各付着層が、４０Å未満の厚さを有する、請求項４に記載の方法。
【請求項６】
前記基板上に形成された前記膜スタックをアニールすることをさらに含む、請求項１に記載の方法。
【請求項７】
前記膜スタックが、少なくとも５０層を含むまで、前記１つ以上の付着層および前記金属層を堆積させることを繰り返すことをさらに含む、請求項１に記載の方法。
【請求項８】
基板上に形成された膜スタック構造であって、
前記基板上に形成された酸化物層の上に堆積された１つ以上の付着層と、
前記１つ以上の付着層の第１の付着層の上に堆積された金属層を含む応力中立構造と
を含む、膜スタック構造。
【請求項９】
前記金属層の上に堆積された第２の付着層をさらに含む、請求項８に記載の膜スタック構造。
【請求項１０】
前記第１の付着層、前記金属層、および前記第２の付着層が、応力中立構造を形成する、請求項９に記載の膜スタック構造。
【請求項１１】
追加の互い違いの付着層および金属層をさらに含み、前記膜スタックが、少なくとも５０層を含む、請求項８に記載の膜スタック構造。
【請求項１２】
各付着層が、４０Å未満の厚さを有する、請求項８に記載の膜スタック構造。
【請求項１３】
前記第１の付着層が、ＷＮである、請求項８に記載の膜スタック構造。
【請求項１４】
前記金属層が、Ｗである、請求項８に記載の膜スタック構造。
【請求項１５】
前記金属が、ＴｉＮである、請求項８に記載の膜スタック構造。
【請求項１６】
基板上に膜スタックを形成する方法であって、
前記基板上に形成された酸化物層の上に第１の付着層を堆積させることと、
前記第１の付着層の上に金属層を堆積させることと、
前記金属層の上に第２の付着層を堆積させることによって、応力中立構造を形成することと
を含む方法。
【請求項１７】
前記基板上に形成された前記膜スタックをアニールすることをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記膜スタックが、少なくとも５０層を含むまで、第１の付着層、金属層、および第２の付着層を堆積させることを繰り返すことをさらに含む、請求項１６に記載の方法。
【請求項１９】
前記付着層の各々が、４０Å未満の厚さを有する、請求項１８に記載の方法。
【請求項２０】
前記第１の付着層が、前記第２の付着層と同じである、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、一般に、金属−誘電体の複数の構造を形成するために誘電体上に金属薄膜を堆積させる方法に関し、より詳細には、金属薄膜を含む膜スタックを形成する方法に関する。
【背景技術】
【０００２】
サブハーフミクロンおよびより小さいフィーチャを信頼性高く製造することは、半導体デバイスの次世代の超大規模集積化（ＶＬＳＩ）および超々大規模集積化（ＵＬＳＩ）のための重要な技術課題の１つである。しかしながら、回路技術の限界が押し広げられるにつれ、ＶＬＳＩ及びＵＬＳＩ技術の寸法の縮小は、処理能力に追加の要求をもたらした。基板上のゲート構造の信頼性の高い形成は、ＶＬＳＩおよびＵＬＳＩの成功、ならびに個々の基板およびダイの回路密度および品質を向上させるための継続的な努力にとって重要である。
【０００３】
次世代デバイスの回路密度が増加するにつれて、ビア、トレンチ、コンタクト、ゲート構造および他のフィーチャなどの相互接続部、ならびにそれらの間の誘電体材料の幅は、４５ｎｍおよび３２ｎｍの寸法に減少するが、誘電体層の厚さは、実質的に一定のままであり、フィーチャのアスペクト比を増加させる結果となる。次世代デバイスおよび構造の製造を可能にするために、トランジスタの性能を向上させるための半導体チップの３次元（３Ｄ）積層が、しばしば利用される。従来の２次元ではなく、３次元にトランジスタを配列することにより、多数のトランジスタが、互いに非常に接近して集積回路（ＩＣ）の中に配置され得る。半導体チップの３次元（３Ｄ）積層は、配線長を短くし、配線遅延を低く抑える。半導体チップの３次元（３Ｄ）積層を製造する際には、階段状の構造がしばしば利用されて、多数の相互接続構造がその上に配置され、高密度の縦型トランジスタデバイスが形成される。
【０００４】
したがって、集積回路の製造コスト、メモリセルサイズ、および電力消費を低減し続けるための、相互接続部を形成する改良された方法が必要とされている。
【発明の概要】
【０００５】
一実施形態では、基板上に膜スタックを成膜する方法が、本明細書で開示される。本方法は、基板上に形成された酸化物層上に第１の付着層を堆積させることと、第１の付着層上に金属層を堆積させることとを含み、第１の付着層および金属層は、応力中立構造を形成する。
【０００６】
別の実施形態では、基板上に形成された膜スタック構造が、本明細書に開示される。膜スタック構造は、第１の付着層および金属層を含む。第１の付着層は、基板上に形成された酸化物層上に堆積される。金属層は、付着層上に堆積される。第１の付着層および金属層は、応力中立構造を形成する。
【０００７】
一実施形態では、基板上に膜スタックを成膜する方法が、本明細書で開示される。本方法は、基板上に形成された酸化物層上に第１の付着層を堆積させることと、第１の付着層上に金属層を堆積させることと、金属層上に第２の付着層を堆積させることとを含み、第１の付着層、金属層および第２の付着層は、応力中立構造を形成する。
【０００８】
上述した本発明の特徴を詳細に理解できるように、上で簡潔に要約した本発明のより詳細な説明が、実施形態を参照することによって行われ、そのいくつかを添付図面に示す。しかしながら、添付の図面は本発明の典型的な実施形態のみを示しており、従って、その範囲を限定するものと見なすべきではなく、本発明は他の同様に有効な実施形態を許容できることに留意されたい。
【図面の簡単な説明】
【０００９】
【図１】一実施形態による、基板上に膜スタックを形成する方法を示す。
【図２Ａ−２Ｄ】図１の方法の諸段階における基板上に形成された膜スタックを示す。
【図３】一実施形態による、基板上に膜スタックを形成する方法を示す。
【図４Ａ−４Ｅ】図３の方法の諸段階における基板上に形成された膜スタックを示す。
【図５】一実施形態による、基板上に膜スタックを形成するための処理システムを示す。
【発明を実施するための形態】
【００１０】
理解を容易にするために、可能な場合には、図に共通の同一の要素を示すために、同一の参照番号を使用している。一つの実施形態の要素および特徴は、さらなる説明なしに他の実施形態に有益に組み込むことができると考えられる。
【００１１】
しかしながら、添付の図面は本発明の例示的な実施形態のみを示しており、従って、その範囲を限定するものと見なすべきではなく、本発明は他の同様に有効な実施形態を許容できることに留意されたい。
【００１２】
基板上に膜スタックを形成する方法が、本明細書で開示される。本方法は、基板上に形成された酸化物層上に第１の付着層を堆積することと、第１の付着層上に金属層を堆積することとを含み、第１の付着層および金属層は、応力中立構造を形成する。
【００１３】
図１は、基板上に膜スタックを形成するための方法１００の一実施形態を示す。図２Ａ〜図２Ｄは、図１の方法の異なる段階での基板の断面図を示す。図２Ａは、基板２００上に形成された酸化物層２０２を有する基板２００を示す。酸化物層２０２は、プラズマ化学気相堆積（ＰＥＣＶＤ）または物理気相堆積（ＰＶＤ）によって基板上に堆積されてもよい。酸化物層は、例えば、ＴＥＯＳから作ることができる。酸化物層２０２は、厚さ２０５を有する。一実施形態では、酸化物層２０２の厚さ２０５は、２５０Å以下であってもよい。
【００１４】
方法１００は、図２Ｂに示すように、酸化物層２０２上に第１の付着層２０４を堆積することによってブロック１０２で開始する。第１の付着層２０４は、物理気相堆積または他の適切なプロセスを用いて堆積されてもよい。第１の付着層２０４は、窒化膜であってもよい。例えば、第１の付着層２０４は、窒化チタン（ＴｉＮ）または窒化タングステン（ＷＮ）であってもよい。
【００１５】
ブロック１０４において、図２Ｃに示すように、金属層２０６が、第１の付着層２０４の表面上に堆積される。金属層２０６は、ＰＶＤプロセスまたは他の適切なプロセスを使用して堆積させることができる。金属層２０６は、例えば、タングステン（Ｗ）であってもよい。一実施形態では、金属層２０６は、１５Ω／□未満のシート抵抗を有する。
【００１６】
第１の付着層２０４および金属層２０６は、応力中立構造を形成する。例えば、一実施形態では、第１の付着層２０４は圧縮応力を示し、これは、下にある基板を力が押すことを意味し、他方、金属層２０６は引張応力を示し、これは、下にある基板を力が引っ張ることを意味する。別の実施形態では、第１の付着層２０４は、引張応力を示し、金属層２０６は、圧縮応力を示す。
【００１７】
第１の付着層２０４および金属層２０６は、２００Å以下の合計厚さ２０８を有してもよい。例えば、一実施形態では、ＷＮ層が４０Åの厚さを有し、Ｗ層が１６０Åの厚さを有するように、ＷＮとＷの二層を酸化物層２０２上に堆積させることができる。
【００１８】
金属層２０６、第１の付着層２０４、および酸化物層２０２は、まとめて酸化物−金属（ＯＭ）構造２０９と呼ばれる。各ＯＭ構造２０９は、図２Ｄに示すように、結果として得られる基板反りが１μｍ未満になるように形成される。１μｍ未満の基板反りは、第１の付着層２０４および金属層２０６によって形成される応力中立構造に起因する。第１の付着層２０４の力が基板２００を押しているとき、金属層２０６の力が基板２００を引っ張る。第１の付着層２０４の厚さおよび金属層２０６の厚さを調整することによって、力はほぼ相殺され、１μｍ未満の基板反りをもたらすことができる。
【００１９】
ブロック１０６において、膜スタックは、任意選択で、アニール処理のためにアニールチャンバに移される。膜スタックをアニールすることにより、基板の反りおよび金属層２０６の抵抗をさらに低減することができる。例えば、一実施形態では、膜スタックを５００℃で２時間アニールすることができる。別の実施形態では、膜スタックをより高温でより短時間アニールすることができる。
【００２０】
図３は、基板上に膜スタックを形成するための方法３００の一実施形態を示す。図４Ａ〜図４Ｅは、図３の方法３００の異なる段階での基板の断面図を示す。図４Ａは、基板４００上に形成された酸化物層４０２を有する基板４００を示す。酸化物層４０２は、ＰＥＣＶＤプロセスによって基板上に堆積されてもよい。例えば、酸化物層はＴＥＯＳ層であってもよい。酸化物層４０２は、厚さ４０５を有する。一実施形態では、酸化物層４０２の厚さ４０５は、２５０Å以下であってもよい。
【００２１】
方法３００は、図４Ｂに示すように、酸化物層４０２上に第１の付着層４０４を堆積することによって、ブロック３０２で開始する。第１の付着層４０４は、ＰＶＤまたは他の適切なプロセスを用いて堆積されてもよい。第１の付着層４０４は、窒化膜であってもよい。例えば、第１の付着層４０４は、ＴｉＮまたはＷＮであってもよい。
【００２２】
ブロック３０４において、図４Ｃに示すように、金属層４０６が、第１の付着層４０４の表面上に堆積される。金属層４０６は、ＰＶＤプロセスまたは他の適切なプロセスを使用して堆積させることができる。金属層４０６は、例えばＷであってもよい。一実施形態では、金属層４０６は、１５Ω／□未満のシート抵抗を有する。
【００２３】
ブロック３０６において、図４Ｄに示すように、第２の付着層４１０が金属層４０６上に堆積される。第２の付着層４１０は、ＰＶＤまたは他の適切なプロセスを用いて堆積されてもよい。第２の付着層４１０は、窒化膜であってもよい。例えば、第２の付着層４１０は、ＴｉＮまたはＷＮであってもよい。一実施形態では、第２の付着層４１０は、第１の付着層４０４と同じであってもよい。例えば、第１の付着層４０４及び第２の付着層４１０はＷＮである。別の実施形態では、第１の付着層４０４および第２の付着層４１０は、異なる材料であってもよい。
【００２４】
第１の付着層４０４、金属層４０６、および第２の付着層４１０は、応力中立構造を形成する。例えば、一実施形態では、第１の付着層４０４および第２の付着層４１０は圧縮応力を示し、金属層４０６は引張応力を示す。別の実施形態では、第１の付着層４０４および第２の付着層４１０は引張応力を示し、金属層４０６は圧縮応力を示す。例えば、第１の付着層４０４および第２の付着層４１０は、圧縮応力を示すＴｉＮであってもよく、これは、力が下にある基板を押すことを意味する。金属層４０６は、引張応力を示すＷであってもよく、これは、力が下にある基板を引っ張ることを意味する。
【００２５】
第１の付着層４０４、金属層４０６、および第２の付着層４１０は、２００Å以下の合計厚さ４０８を有してもよい。例えば、一実施形態では、ＴｉＮ層がそれぞれ３０Åの厚さを有し、Ｗ層が１４０Åの厚さを有するように、ＴｉＮ／Ｗ／ＴｉＮの三層を酸化物層４０２上に堆積させることができる。
【００２６】
第１の付着層４０４、金属層４０６、第２の付着層４１０、および酸化物層４０２は、まとめて酸化物−金属（ＯＭ）構造４０９と呼ばれる。各ＯＭ構造４０９は、図４Ｅに示すように、結果として得られる基板反りが１μｍ未満になるように形成される。１μｍ未満の基板反りは、第１の付着層４０４、金属層４０６、および第２の付着層４１０によって形成される応力中立構造に起因する。第１の付着層４０４の力が基板４００を引っ張っているとき、金属層４０６の力が基板４００を押し、第２の付着層４１０の力が基板４００を引っ張る。第１の付着層４０４の厚さ、金属層４０６の厚さ、および第２の付着層４１０の厚さを調整することによって、力が相殺され、ＯＭ構造４０９あたり１μｍ未満の基板反りを生じることがある。
【００２７】
ブロック３０８において、膜スタックは、任意選択で、アニール処理のためにアニールチャンバに移される。膜スタックをアニールすることにより、基板の反りおよび金属層４０６のシート抵抗をさらに低減することができる。例えば、一実施形態では、膜スタックを５００℃で２時間アニールすることができる。別の実施形態では、膜スタックをより高温でより短時間アニールすることができる。
【００２８】
図５は、マルチチャンバ処理システム５００を示す。処理システム５００は、ロードロックチャンバ５０２，５０４、ロボット５０６、移送チャンバ５０８、処理チャンバ５１０，５１２，５１４，５１６，５１８，５２８、およびコントローラ５２０を含むことができる。ロードロックチャンバ５０２，５０４は、基板（図示せず）を処理システム５００に出入りさせることを可能にする。ロードロックチャンバ５０２，５０４は、真空密閉を維持するために処理システム５００に導入された基板をポンプダウンすることができる。ロボット５０６は、ロードロックチャンバ５０２，５０４と処理チャンバ５１０，５１２，５１４，５１６，５１８，および５２８との間で基板を移送することができる。ロボット５０６はまた、ロードロックチャンバ５０２，５０４と移送チャンバ５０８との間で基板を移送してもよい。
【００２９】
各処理チャンバ５１０，５１２，５１４，５１６，５１８，および５２８は、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、ＰＶＤ、エッチング、前洗浄、ガス抜き、加熱、配向、または他の基板プロセスなどの多数の基板処理を実行するように装備されてもよい。さらに、各処理チャンバ５１０，５１２，５１４，５１６，５１８，および５２８は、酸化物層、第１の付着層、金属層、または第２の付着層を堆積させるために装備されてもよい。
【００３０】
コントローラ５２０は、図１および図３に開示された方法などの、処理システム５００のすべての態様を管理するように構成されてもよい。例えば、コントローラ５２０は、基板上に金属相互接続部を形成する方法を制御するように構成することができる。コントローラ５２０は、メモリ５２４及び大容量記憶装置とともに動作可能なプログラマブル中央処理装置（ＣＰＵ）５２２、入力制御装置、並びに表示装置（図示せず）、電源、クロック、キャッシュ、入力／出力（Ｉ／Ｏ）回路等を含み、処理システムの様々な構成要素に結合され、基板処理の制御を容易にする。コントローラ５２０はまた、前駆体、プロセスガス、およびパージガスの流れを監視するセンサを含む、処理システム５００内のセンサを介して基板処理を監視するためのハードウェアを含む。基板温度、チャンバ雰囲気圧力などのシステムパラメータを測定する他のセンサも、コントローラ５２０に情報を提供することができる。
【００３１】
上述した処理システム５００の制御を容易にするために、ＣＰＵ５２２は、プラグラム可能な論理制御装置（ＰＬＣ）などの、工業用環境で使用することができる任意の形式の汎用コンピュータプロセッサの１つであってもよい。メモリ５２４はＣＰＵ５２２に結合され、メモリ５２４は非一時的であり、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、フロッピーディスクドライブ、ハードディスク、又は任意の他の形態の、ローカル若しくはリモートのデジタル記憶装置などの、容易に入手可能なメモリのうちの１つ以上であってもよい。サポート回路５２６が、従来の方法でプロセッサをサポートするために、ＣＰＵ５２２に結合される。荷電種生成、加熱、および他のプロセスは、一般的に、通常はソフトウェアルーチンとしてメモリ５２４に記憶される。ソフトウェアルーチンはまた、ＣＰＵ５２２によって制御されているハードウェアから遠隔に位置する第２のＣＰＵ（図示せず）によって記憶され及び／又は実行されてもよい。
【００３２】
メモリ５２４は、ＣＰＵ５２２によって実行されると処理システム５００の動作を容易にする命令を含むコンピュータ可読記憶媒体の形態である。メモリ５２４内の命令は、本開示の方法を実施するプログラムなどのプログラム製品の形態である。プログラムコードは、多数の異なるプログラミング言語のうちのいずれか１つに従うことができる。一例において、本開示は、コンピュータシステムとともに使用するためのコンピュータ可読記憶媒体に格納されるプログラム製品として実施され得る。プログラム製品のプログラムは、（本明細書に記載の方法を含む）実施形態の機能を定める。例示的なコンピュータ可読記憶媒体は、限定されないが、（ｉ）情報が永続的に記憶される、書き込み不可能な記憶媒体（例えば、ＣＤ−ＲＯＭドライブによって読み取り可能なＣＤ−ＲＯＭディスク、フラッシュメモリ、ＲＯＭチップ又は任意のタイプの固体不揮発性半導体メモリなどの、コンピュータ内部の読み出し専用メモリデバイス）、及び（ｉｉ）変更可能な情報が記憶される、書き込み可能な記憶媒体（例えば、ディスケットドライブ内のフロッピーディスク又はハードディスクドライブ又は任意のタイプの固体ランダムアクセス半導体メモリ）を含む。そのようなコンピュータ可読記憶媒体は、本明細書に記載の方法の機能を指示するコンピュータ可読命令を伴っている場合、本開示の実施形態である。
【００３３】
実施例１
以下の例は、図５で説明した処理チャンバを使用して実行することができる。基板が、酸化物層の堆積のための第１の処理チャンバに移送される。第１の処理チャンバは、基板上にＴＥＯＳを堆積させるように構成されたＰＥＣＶＤチャンバである。ＴＥＯＳ層の厚さは２５０Åである。ＴＥＯＳ層は、ＰＥＣＶＤプロセスによって堆積される。堆積されたＴＥＯＳの厚さは２５０Åである。
【００３４】
ロボットが、その上に堆積されたＴＥＯＳ層を有する基板を、第１の付着層の堆積のための第２の処理チャンバに移送する。第２の処理チャンバは、ＷＮの層をＴＥＯＳ層上に堆積させるように構成されたＰＶＤチャンバである。ＷＮの層の厚さは４０Åである。ＷＮは、５．０Å／ｓの速度で堆積させることができる。ＷＮ層は圧縮応力を示す。
【００３５】
ロボットは、その上に堆積された第１の付着層を有する基板を、金属層の堆積のための第３の処理チャンバに移送する。第３の処理チャンバは、ＷＮ付着層上にＷの層を堆積させるように構成されたＣＶＤチャンバである。Ｗの層の厚さは１６０Åである。Ｗ層は引張応力を示す。Ｗは、１７．６Å／ｓの速度で堆積させることができる。ＴＥＯＳ層、ＷＮ層およびＷ層は、まとめてＯＭ構造と呼ばれる。
【００３６】
ロボットは、所望の数のＯＭ構造が基板上に堆積されるまで、処理チャンバ間で基板を移送する。例えば、１２０個のＯＭ構造が基板上に堆積されてもよい。各ＯＭ構造は、ＷＮ層およびＷ層によって形成される応力中立構造のために、１μｍ未満の基板反りを有する。したがって、１２０個のＯＭ構造の全基板反りは、１２０μｍ未満である。
【００３７】
１２０個のＯＭ構造の膜スタックが基板上に堆積された後、基板は、処理システムから出されて、アニールのためのチャンバに移され得る。基板上に形成された膜スタックをアニールすることにより、基板の反りおよび金属層のシート抵抗をさらに低減することができる。膜スタックは、５００℃で２時間アニールされる。
【００３８】
実施例２
以下の例は、図５で説明した処理チャンバを使用して実行することができる。基板が、酸化物層の堆積のための第１の処理チャンバに移送される。第１の処理チャンバは、基板上にＴＥＯＳを堆積させるように構成されたＰＥＣＶＤチャンバである。ＴＥＯＳ層の厚さは２５０Åである。ＴＥＯＳ層は、ＰＥＣＶＤプロセスによって堆積される。堆積されたＴＥＯＳの厚さは２５０Åである。
【００３９】
ロボットが、その上に堆積されたＴＥＯＳ層を有する基板を、第１の付着層の堆積のための第２の処理チャンバに移送する。第２の処理チャンバは、ＴＥＯＳ層上にＴｉＮの層を堆積するように構成された低出力高周波ＰＶＤ（ＬＰ  ＲＦＰＶＤ）チャンバである。ＴｉＮの層は６０Åの厚さを有する。ＴｉＮは、０．５Å／ｓの速度で堆積させることができる。ＴｉＮ層は圧縮応力を示す。
【００４０】
ロボットが、その上に堆積された第１の付着層を有する基板を、金属層の堆積のための第３の処理チャンバに移送する。第３の処理チャンバは、ＴｉＮ付着層上にＷの層を堆積させるように構成されたＰＶＤチャンバである。Ｗの層の厚さは１４０Åである。Ｗは、１７．６Å／ｓの速度で堆積させることができる。Ｗ層は引張応力を示す。
【００４１】
ＴＥＯＳ層、ＴｉＮ層およびＷ層は、まとめてＯＭ構造と呼ばれる。ロボットは、所望の数のＯＭ構造が基板上に堆積されるまで、処理チャンバ間で基板を移送する。例えば、１２０個のＯＭ構造が基板上に堆積されてもよい。各ＯＭ構造は、ＴｉＮ層およびＷ層によって形成される応力中立構造のために、１μｍ未満の基板反りを有する。したがって、１２０個のＯＭ構造の全基板反りは、１２０μｍ未満である。
【００４２】
実施例３
以下の例は、図５で説明した処理チャンバを使用して実行することができる。基板が、酸化物層の堆積のための第１の処理チャンバに移送される。第１の処理チャンバは、基板上にＴＥＯＳを堆積させるように構成されたＰＥＣＶＤチャンバである。ＴＥＯＳ層の厚さは２５０Åである。ＴＥＯＳ層は、ＰＥＣＶＤプロセスによって堆積される。堆積されたＴＥＯＳの厚さは２５０Åである。
【００４３】
ロボットが、その上に堆積されたＴＥＯＳ層を有する基板を、第１の付着層の堆積のための第２の処理チャンバに移送する。第２の処理チャンバは、ＷＮの層をＴＥＯＳ層上に堆積させるように構成されたＰＶＤチャンバである。ＷＮの層の厚さは３０Åである。ＷＮは、５．０Å／ｓの速度で堆積させることができる。この第１のＷＮ層は圧縮応力を示す。
【００４４】
ロボットが、その上に堆積された第１の付着層を有する基板を、金属層の堆積のための第３の処理チャンバに移送する。第３の処理チャンバは、ＷＮ付着層上にＷの層を堆積させるように構成されたＣＶＤチャンバである。Ｗの層の厚さは１４０Åである。Ｗは、１７．６Å／ｓの速度で堆積させることができる。Ｗ層は引張応力を示す。
【００４５】
ロボットが、その上に堆積された金属層を有する基板を、第２の付着層の堆積のための第４の処理チャンバに移送する。第４の処理チャンバは、ＷＮの第２の層を金属Ｗ層上に堆積させるように構成されたＰＶＤチャンバである。ＷＮの層の厚さは３０Åである。ＷＮは、５．０Å／ｓの速度で堆積させることができる。この第２のＷＮ層は圧縮応力を示す。
【００４６】
ＴＥＯＳ層、第１のＷＮ層、Ｗ層、および第２のＷＮ層は、まとめてＯＭ構造と呼ばれる。ロボットは、所望の数のＯＭ構造が基板上に堆積されるまで、処理チャンバ間で基板を移送する。例えば、１２０個のＯＭ構造が基板上に堆積されてもよい。各ＯＭ構造は、第１のＷＮ層、Ｗ層、および第２のＷＮ層によって形成される応力中立構造のために、１μｍ未満の基板反りを有する。したがって、１２０個のＯＭ構造の全基板反りは、１２０μｍ未満である。
【００４７】
１２０個のＯＭ構造の膜スタックが基板上に堆積された後、基板は、処理システムから出されて、アニールのためのチャンバに移され得る。膜スタックは、５００℃で２時間アニールされる。
【００４８】
上記は本発明の実施形態を対象とするが、本発明の基本的な範囲から逸脱することなく、本発明の他のさらなる実施形態を考え出すこともでき、本発明の範囲は、以下の特許請求の範囲によって決定される。
【図１】
2018527456.tif 000003
【図２Ａ−２Ｄ】
2018527456.tif 000004
【図３】
2018527456.tif 000005
【図４Ａ−４Ｅ】
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【図５】
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【国際調査報告】
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