(57)【要約】  システムおよび方法は、モノリシック３次元集積回路（３Ｄ−ＩＣ）のための電力供給ネットワーク（ＰＤＮ）に関する。モノリシック３Ｄ−ＩＣは、電源／接地バンプに隣接して接触する第１のダイを含む。第２のダイが第１のダイ上に積層され、第２のダイは、第１のダイによって電源／接地バンプから分離される。１つまたは複数のバイパス電源／接地ビアおよび１つまたは複数のモノリシック階層間ビア（ＭＩＶ）が、電源／接地バンプから第２のダイに電力を供給するように構成される。
2018514948.tif 000002
【特許請求の範囲】
【請求項１】
モノリシック３次元集積回路（３Ｄ−ＩＣ）において電力を供給するための装置であって、
電源／接地バンプに隣接して接触する第１のダイと、
前記第１のダイ上に積層された第２のダイであって、前記第２のダイが前記第１のダイによって前記電源／接地バンプから分離される、第２のダイと、
前記電源／接地バンプから前記第２のダイに電力を供給する１つまたは複数のバイパス電源／接地ビアと
を備える、装置。
【請求項２】
前記バイパス電源／接地ビアが、前記第１のダイ内に形成された少なくとも第１のバイパス電源／接地ビアと、前記第２のダイ内に形成された少なくとも第２のバイパス電源／接地ビアとを含む、請求項１に記載の装置。
【請求項３】
前記第１および第２のバイパス電源／接地ビアを結合する１つまたは複数の相互接続部をさらに備える、請求項２に記載の装置。
【請求項４】
前記１つまたは複数の相互接続部が銅パッドを含む、請求項３に記載の装置。
【請求項５】
前記１つまたは複数の相互接続部が１つまたは複数の垂直モノリシック階層間ビア（ＭＩＶ）を含む、請求項３に記載の装置。
【請求項６】
前記第２のダイの金属側を備える前記第２のダイの表面が、フェイスツーフェイス構成で前記第１のダイの金属側を備える前記第１のダイの表面上に積層された、請求項１に記載の装置。
【請求項７】
前記第１のダイが前記第１のダイの前記表面上に形成されたグローバル電力供給ネットワーク（ＰＤＮ）層を備えており、前記第２のダイがグローバルＰＤＮ層を備えていない、請求項６に記載の装置。
【請求項８】
少なくとも前記１つまたは複数のバイパス電源／接地ビアが、前記第１のダイの前記表面上に形成された前記グローバル電力供給ネットワーク（ＰＤＮ）層を、前記第２のダイ内に形成された中間ＰＤＮ層に結合する、請求項７に記載の装置。
【請求項９】
前記第２のダイの金属側を備える前記第２のダイの表面が、フェイスツーバック構成で前記第１のダイのバルクシリコンダイを備える前記第１のダイの裏面上に積層された、請求項１に記載の装置。
【請求項１０】
前記第１のダイがグローバル電力供給ネットワーク（ＰＤＮ）層を備えており、前記第２のダイがグローバルＰＤＮ層を備えていない、請求項９に記載の装置。
【請求項１１】
少なくとも前記１つまたは複数のバイパス電源／接地ビアが、前記電源／接地バンプを、前記第２のダイ内に形成された中間ＰＤＮ層に結合する、請求項１０に記載の装置。
【請求項１２】
モノリシック３次元集積回路（３Ｄ−ＩＣ）において電力を供給するための方法であって、前記方法が、
第１のダイに隣接して接触する電源／接地バンプを形成するステップと、
前記第１のダイ上に第２のダイを積層するステップであって、前記第２のダイが前記第１のダイによって前記電源／接地バンプから分離される、ステップと、
１つまたは複数のバイパス電源／接地ビアを使用して前記電源／接地バンプから前記第２のダイに電力を供給するステップと
を備える、方法。
【請求項１３】
前記第１のダイ内に少なくとも第１のバイパス電源／接地ビアを形成し、前記第２のダイ内に少なくとも第２のバイパス電源／接地ビアを形成するステップを備える、請求項１２に記載の方法。
【請求項１４】
銅パッドを使用して前記第１および第２のバイパス電源／接地ビアを相互接続するステップをさらに備える、請求項１３に記載の方法。
【請求項１５】
垂直モノリシック階層間ビア（ＭＩＶ）を使用して前記第１および第２のバイパス電源／接地ビアを相互接続するステップをさらに備える、請求項１３に記載の方法。
【請求項１６】
前記第２のダイの金属側を備える前記第２のダイの表面を、前記第１のダイの金属側を備える前記第１のダイの表面上にフェイスツーフェイス構成で積層するステップを備える、請求項１２に記載の方法。
【請求項１７】
前記第１のダイの前記表面上に形成され、前記電源／接地バンプに接触するグローバル電力供給ネットワーク（ＰＤＮ）層を、少なくとも前記１つまたは複数のバイパス電源／接地ビアを使用して、前記第２のダイ内に形成された中間ＰＤＮ層に結合するステップを備える、請求項１６に記載の方法。
【請求項１８】
前記第２のダイの金属側を備える前記第２のダイの表面を、前記第１のダイのバルクシリコンダイを備える前記第１のダイの裏面上にフェイスツーバック構成で積層するステップを備える、請求項１２に記載の方法。
【請求項１９】
前記電源／接地バンプを、少なくとも前記１つまたは複数のバイパス電源／接地ビアを使用して、前記第２のダイ内に形成された中間ＰＤＮ層に結合するステップを備える、請求項１８に記載の方法。
【請求項２０】
モノリシック３次元集積回路（３Ｄ−ＩＣ）と、
前記モノリシック３Ｄ−ＩＣの第１のダイに接触して隣接する電力を供給するための手段と、
前記第１のダイ上に積層された前記モノリシック３Ｄ−ＩＣの第２のダイであって、前記第２のダイが前記第１のダイによって前記電力を供給するための手段から分離された、第２のダイと、
前記電力を供給するための手段から前記第２のダイに電力を供給するためにダイをバイパスするための手段と
を備えるシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される態様は、モノリシック３次元集積回路（３Ｄ−ＩＣ）のための電力供給ネットワーク（ＰＤＮ）に関する。より具体的には、例示的な態様は、垂直電力供給をサポートするためにモノリシック３Ｄ−ＩＣにおいてバイパス電源／接地（Ｐ／Ｇ）ビアアレイおよびＰ／Ｇモノリシック階層間ビア（ＭＩＶ：ｍｏｎｏｌｉｔｈｉｃ  ｉｎｔｅｒ−ｔｉｅｒ  ｖｉａ）アレイを利用することに関する。
【背景技術】
【０００２】
３次元集積回路（３Ｄ−ＩＣ）は、ムーアの法則によって予測される２Ｄスケーリング曲線を拡張するための有望な解決策として登場している。現在、シリコン貫通ビア（ＴＳＶ：ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ  ｖｉａ）は、別々に製造された複数のダイの垂直積層を可能にするために３Ｄ−ＩＣの形成において使用される。しかしながら、ＴＳＶベースの３Ｄ−ＩＣの品質は、ＴＳＶおよび寄生素子の寸法に強く依存し、比較的少数のグローバル相互接続部を有するメモリオンロジック設計またはロジックオンロジック設計に限定される。
【０００３】
ＴＳＶベースの３Ｄ−ＩＣの新興の代案は、モノリシック３Ｄ−ＩＣ（「Ｍ３Ｄ」としても知られる）である。モノリシック３Ｄ−ＩＣ技術は、以前に製造された２つのダイを、マイクロバンプを使用して接合する代わりに、デバイスの２つ以上の階層の順次の製造を含む。
【０００４】
モノリシック３Ｄ−ＩＣは、（ＴＳＶ）ベースの３Ｄ−ＩＣ技術よりも数桁高い集積密度を可能にする。これは、モノリシック３Ｄ−ＩＣが非常に小さいモノリシック階層間ビア（ＭＩＶ）を利用するという事実による。全体として、ＭＩＶは、ＴＳＶよりも良好な電気的特性（すなわち、より少ない寄生容量、電気的結合など）を提供し、また、それらの小さいサイズにより、より高い集積密度を可能にする。
【０００５】
しかしながら、モノリシック３Ｄ−ＩＣは、電力密度に関しては課題に直面する。モノリシック３Ｄ−ＩＣにおけるデバイスの階層の詰め込まれた集積は、電力供給ネットワーク（ＰＤＮ）の集積のためのごく僅かな余地しか残さない。したがって、モノリシック３Ｄ−ＩＣにおけるＰＤＮの集積のための有効な解決策が必要とされる。
【発明の概要】
【課題を解決するための手段】
【０００６】
例示的な態様は、モノリシック３次元集積回路（３Ｄ−ＩＣ）に関連する電力供給のためのシステムおよび方法を含む。モノリシック３Ｄ−ＩＣは、電源／接地バンプに直接結合された第１のダイを含む。第２のダイが第１のダイ上に積層され、第２のダイは、第１のダイによって電源／接地バンプから分離される。１つまたは複数のバイパス電源／接地ビアおよび１つまたは複数のモノリシック階層間ビア（ＭＩＶ）が、電源／接地バンプから第２のダイに電力を供給するように構成される。
【０００７】
たとえば、例示的な態様は、電源／接地バンプに隣接して接触する第１のダイを備える、モノリシック３次元集積回路（３Ｄ−ＩＣ）において電力を供給するための装置に関する。第２のダイが第１のダイの上に積層され、第２のダイは、第１のダイによって電源／接地バンプから分離され、１つまたは複数のバイパス電源／接地ビアが、電源／接地バンプから第２のダイに電力を供給するように構成される。
【０００８】
別の態様は、モノリシック３次元集積回路（３Ｄ−ＩＣ）において電力を供給するための方法に関し、方法は、第１のダイに隣接して接触する電源／接地バンプを形成するステップと、第１のダイ上に第２のダイを積層するステップであって、第２のダイが第１のダイによって電源／接地バンプから分離される、ステップと、１つまたは複数のバイパス電源／接地ビアを使用して電源／接地バンプから第２のダイに電力を供給するステップとを備える。
【０００９】
さらに別の例示的な態様は、モノリシック３次元集積回路（３Ｄ−ＩＣ）と、モノリシック３Ｄ−ＩＣの第１のダイに接触して隣接する電力を供給するための手段と、第１のダイ上に積層されたモノリシック３Ｄ−ＩＣの第２のダイであって、第２のダイが第１のダイによって電力を供給するための手段から分離された、第２のダイと、電力を供給するための手段から第２のダイに電力を供給するためにダイをバイパスするための手段とを備えるシステムに関する。
【００１０】
添付図面は、本明細書で説明する技術の説明を補助するために提示され、実装形態の例示のためにのみ提供され、実装形態の限定のために提供されない。
【図面の簡単な説明】
【００１１】
【図１】電源／接地（Ｐ／Ｇ）垂直モノリシック階層間ビア（ＭＩＶ）がモノリシック３Ｄ−ＩＣ１００の周辺に限定される、１つまたは複数の態様によるモノリシック３Ｄ−ＩＣ１００のための電力供給ネットワーク（ＰＤＮ）設計の断面図である。
【図２】Ｐ／Ｇ垂直ＭＩＶが中央および周辺を含む３Ｄ−ＩＣ２００全体にわたって広がる、１つまたは複数の態様によるモノリシック３Ｄ−ＩＣ２００のためのＰＤＮ設計の断面図である。
【図３】３Ｄ−ＩＣ３００が第１のダイおよび第２のダイのフェイスツーバック（ｆａｃｅ−ｔｏ−ｂａｃｋ）構成に集積され、第２のダイがバイパスＰ／Ｇ  ＭＩＶを含まない、１つまたは複数の態様によるモノリシック３Ｄ−ＩＣ３００のためのＰＤＮ設計の断面図である。
【図４】３Ｄ−ＩＣ４００が第１のダイおよび第２のダイのフェイスツーバック構成に集積され、第２のダイがバイパスＰ／Ｇ  ＭＩＶを含む、１つまたは複数の態様によるモノリシック３Ｄ−ＩＣのためのＰＤＮ設計の断面図である。
【図５】３Ｄ−ＩＣ５００が第１のダイおよび第２のダイのフェイスツーフェイス（ｆａｃｅ−ｔｏ−ｆａｃｅ）構成に集積され、第２のダイがバイパスＰ／Ｇ  ＭＩＶを含まない、１つまたは複数の態様によるモノリシック３Ｄ−ＩＣのためのＰＤＮ設計の断面図である。
【図６】３Ｄ−ＩＣ６００が第１のダイおよび第２のダイのフェイスツーフェイス構成に集積され、第２のダイがバイパスＰ／Ｇ  ＭＩＶを含む、１つまたは複数の態様によるモノリシック３Ｄ−ＩＣのためのＰＤＮ設計の断面図である。
【図７】本明細書で説明する例示的な態様によるモノリシック３Ｄ−ＩＣのためのＰＤＮを製造する方法を示すフローチャートである。
【図８】本明細書で説明する例示的な態様によるモノリシック３Ｄ−ＩＣが用いられ得る例示的なワイヤレス通信システムを示すブロック図である。
【発明を実施するための形態】
【００１２】
本発明の態様は、本発明の特定の態様に向けられた以下の説明および関連する図面において開示される。本発明の範囲から逸脱することなく、代替態様が考案され得る。さらに、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素は詳細に説明されないか、または省略されることになる。
【００１３】
「例示的」という語は、本明細書では、「例、事例、または例示として役立つ」ことを意味するために使用される。本明細書で「例示的」として記載されている任意の態様は、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきではない。同様に、「本発明の態様」という用語は、本発明のすべての態様が議論された特徴、利点、または動作モードを含むことを必要としない。
【００１４】
本明細書で使用する用語は、特定の態様のみを説明する目的のためのものであり、本発明の態様の限定であることを意図しない。本明細書で使用する単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、コンテキストがはっきりと別段に指示しない限り、複数形も含むことが意図される。さらに、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用されるとき、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことが理解されよう。
【００１５】
さらに、多くの態様が、たとえば、コンピューティングの要素によって実行されるべきアクションのシーケンスに関して説明される。本明細書で説明する様々なアクションは、特定の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））によって、１つもしくは複数のプロセッサによって実行されているプログラム命令によって、または両方の組合せによって実行され得ることが認識されよう。加えて、本明細書で説明するアクションのこれらのシーケンスは、実行時に関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶しているコンピュータ可読記憶媒体の任意の形態内に完全に具体化されていると考えられ得る。したがって、本発明の様々な態様は、そのすべてが特許請求される主題の範囲内にあると考えられているいくつかの異なる形態において具体化されてもよい。加えて、本明細書で説明する対応の各々について、任意のそのような対応の対応する形態は、たとえば、説明するアクションを実行する「ように構成されたロジック」として本明細書で説明される場合がある。
【００１６】
一般に、本開示の例示的な態様は、モノリシック３Ｄ−ＩＣのための効率的な低コストの電力供給ネットワーク（ＰＤＮ）設計に向けられる。本明細書で議論する例示的なモノリシック３Ｄ−ＩＣは、２つ以上の積層されたダイの集積または製造を含む。一般性を失うことなく、ダイのうちの少なくとも１つは、第１のダイまたは上部ダイと呼ばれ、別のダイは、第２のダイまたは下部ダイと呼ばれ、「上部」および「下部」のような用語は、単に互いに対するダイの相対的な向きを伝えるために使用され、絶対的な方向を意味しないことに留意する。たとえば、本明細書で議論するように、第１のダイまたは上部ダイは、電源／接地接続のためのはんだバンプまたは電源／接地バンプなどの、電力を供給するための手段に隣接して接触する。一方、第１の／上部ダイ上に積層され、電源／接地バンプに隣接しない第２のダイまたは下部ダイは、第１の／上部ダイによって電源／接地バンプから分離される。
【００１７】
モノリシック３Ｄ−ＩＣ内のＰＤＮは、実際の電圧レベルを測定するために監視され得る。理想的な電圧レベルが１．０Ｖである場合、ＰＤＮ内の長い電力配線のため、ＰＤＮは、電圧降下および信号損失を受ける可能性がある。たとえば、第１の／上部ダイ内のＰＤＮにおける電圧レベルが１．０Ｖである場合、第２の／下部ダイにおける電圧レベルは、たとえば、０．９８Ｖまたは０．９５Ｖのみである可能性がある。理想的な電圧レベルからのそのような逸脱は、トランジスタの遅延劣化および回路のノイズマージンの低下を引き起こす可能性がある。
【００１８】
例示的な態様では、第２のダイにおける理想的な電圧レベルからの逸脱に対処するために、バイパス電源／接地（Ｐ／Ｇ）ビアなどのダイをバイパスするための手段が導入される。第１のダイは、電源／接地バンプに隣接して接触するので、第１のダイは、電源／接地バンプから直接電力を供給される。しかしながら、第２のダイは、電源／接地バンプと接触せず、少なくとも第１のダイによって電源／接地バンプから分離される。第２のダイは、少なくとも第１のダイによって電源／接地バンプから分離されるので、バイパス電源／接地（Ｐ／Ｇ）ビアは、電力が電源／接地バンプからバイパスＰ／Ｇビアを通って第２のダイに供給されるように、モノリシック３Ｄ−ＩＣ内のＰＤＮに追加される。バイパス電源／接地ビアは、いくつかの例では、第１のダイ内に形成された少なくとも第１のバイパス電源／接地ビアと、第２のダイ内に形成された少なくとも第２の電源／接地ビアとを含む。さらに、いくつかの例では、第１および第２の電源／接地ビアを相互接続することが、１つまたは複数の銅パッド、１つまたは複数の垂直モノリシック階層間ビア（ＭＩＶ）などのいくつかの手段によって達成されてもよい。電力は、バイパス電源／接地ビアを通って第１のダイに供給されるのではなく、（たとえば、垂直ＭＩＶによって結合または相互接続され得る）第１および第２のバイパス電源／接地ビアを通って第２のビアに供給される。このようにバイパスＰ／Ｇビアを追加することは、第２のダイにおける電圧降下を低減することができる。
【００１９】
図１は、本明細書で説明する１つまたは複数の態様によるモノリシック３Ｄ−ＩＣ１００のためのＰＤＮ設計の断面図である。図示したモノリシック３Ｄ−ＩＣ１００は、第１のダイ１０４に直接結合されたまたは接触するいくつかの電源／接地バンプ１０２を含む。第１のダイ１０４は、第２のダイ１０６上に積層される。説明の目的のため、公称電圧レベルが１．０Ｖであると仮定する。ＰＤＮ内の長い電力配線のため、ＰＤＮは、電圧降下および信号損失を受ける可能性がある。具体的には、第１のダイ１０４は、電源／接地バンプにより近いので、第１のダイ１０４は、第２のダイ１０６における電圧降下ほど大きい電圧降下を被らない可能性がある。一方、たとえば、理想的な電圧が１．０Ｖである場合、ＰＤＮの長い線によって引き起こされる電圧降下により、第２のダイ１０６における電圧は、いくつかの部分において、０．９８Ｖ、０．９５Ｖなどになる場合がある。
【００２０】
矢印１０８および１１０は、金属層を用いた横方向の電力供給分布を示すものである。より太い矢印は、より多くの金属線を示す。ＩＲドロップノイズを低減するために、より多くの金属線が使用され、ここで、Ｉは、電流であり、Ｒは、金属線の抵抗である。矢印１０８は、矢印１１０よりも細いように示されている。これは、第１のダイ１０４よりも多くの金属線が第２のダイ１０６において用いられることを示すことを意図している。これは、第１のダイ１０４における電圧降下と比較してより大きい第２のダイ１０６における電圧降下に対処するためである。上述のように、電源／接地バンプ１０２は、第２のダイ１０６よりも第１のダイ１０４に近いので、第２のダイ１０６は、より大きい電圧降下に直面する。
【００２１】
垂直モノリシック階層間ビア（ＭＩＶ）１１２および１１４も、対応してラベル付けされた矢印によって示される。垂直ＭＩＶ１１２および１１４は、第１のダイ１０４および第２のダイ１０６内の機能モジュールに電流／電力を供給する。垂直ＭＩＶ１１２および１１４は、図示のモノリシック３Ｄ−ＩＣ１００の周辺にのみ配置されることに留意されたい。
【００２２】
ＴＳＶとは対照的に垂直ＭＩＶを使用することは、ビアが占有する空間の量を低減することに留意されたい。これは、従来のＴＳＶが大きく、たとえば、ミクロンのスケールであるのに対し、ＭＩＶは、より小さく、たとえば、ナノメートルのスケールであるためである。
【００２３】
図２は、本明細書で説明する１つまたは複数の態様によるモノリシック３Ｄ−ＩＣ２００のためのＰＤＮ設計の断面図である。モノリシック３Ｄ−ＩＣ２００は、第２のダイ２０６上に積層された第１のダイ２０４に直接結合されたまたは接触するいくつかの電源／接地バンプ２０２を含む。モノリシック３Ｄ−ＩＣ２００のための図示のＰＤＮ設計は、モノリシック３Ｄ−ＩＣ１００に関連して説明した矢印１０８ならびに垂直ＭＩＶ１１２および１１４と同様の矢印２０８ならびに垂直ＭＩＶ２１２および２１４を含む。モノリシック３Ｄ−ＩＣ２００のためのＰＤＮ設計はまた、周辺に限定されない２２２および２２４などの追加の垂直ＭＩＶを含むように示されている。
【００２４】
モノリシック３Ｄ−ＩＣ２００のためのＰＤＮ設計はまた、矢印２１０によって示される第２のダイ２０６におけるより後の電力供給分布を含む。モノリシック３Ｄ−ＩＣ１００に関して議論した矢印１１０と比較して、矢印２１０は、矢印１１０よりもはるかに細いことがわかる。これは、垂直ＭＩＶ２２２および２２４を追加することが、第２のダイ２０６において必要とされる横方向の電力配線の量を低減するからである。
【００２５】
図示のモノリシック３Ｄ−ＩＣ２００の中央を含む（すなわち、周辺に限定されず）モノリシック３Ｄ−ＩＣ２００の全体にわたって垂直ＭＩＶ２２２および２２４を追加することは、たとえば、（上述したように、ＴＳＶは、ＭＩＶよりもはるかに大きいので）ＴＳＶベースの３Ｄ−ＩＣと比較して垂直ＭＩＶによって専有される空間の量を増加させない可能性があることにも留意されたい。
【００２６】
図３は、本明細書で説明する１つまたは複数の態様によるモノリシック３Ｄ−ＩＣ３００のためのＰＤＮ設計の断面図である。図示のモノリシック３Ｄ−ＩＣ３００は、第１のダイ３０４に隣接して接触して形成されたいくつかのはんだバンプまたは電源／接地バンプ３０２と、フェイスツーバック構成で第１のダイ３０４上に積層された第２のダイ３０６とを含み、第２のダイ３０６の表面（ｆａｃｅ）は、第１のダイ３０４の裏面（ｂａｃｋ）上に積層されている。第２のダイ３０６は、第１のダイ３０４によって電源／接地バンプ３０２から分離される。第１のダイ３０４の表面は、第１のダイ３０４の金属側であり、第１のダイ３０４の裏面は、第１のダイ３０４のバルクシリコン側である。第２のダイ３０６の表面は、第２のダイ３０６の金属側であり、第２のダイ３０６の裏面は、第２のダイ３０６のバルクシリコン側である。
【００２７】
第１のダイ３０４は、第１のダイ３０４の表面上にグローバルＰＤＮ層３０８を含む。第１のダイ３０４はまた、中間ＰＤＮ層３１０とローカルＰＤＮ層３１２とを含む。第１のダイ３０４は、第１のダイ３０４の裏面側上に層間誘電体３１４をさらに含む。第２のダイ３０６は、第２のダイ３０６の表面上の別のグローバルＰＤＮ層３０９と、別の中間ＰＤＮ層３１１と、別のローカルＰＤＮ層３１３と、第２のダイ３０６の裏面側上のバルクシリコン層３２０とを含む。
【００２８】
第１のダイ３０４に関して、１つまたは複数の電源／接地（Ｐ／Ｇ）ビア３２２が、第１のダイ３０４内のグローバルＰＤＮ層３０８と中間ＰＤＮ層３１０との間に配置される。同様に、１つまたは複数の電源／接地ビア３２４がまた、第１のダイ３０４内の中間ＰＤＮ層３１０とローカルＰＤＮ層３１２との間に配置される。
【００２９】
第２のダイ３０６に関して、１つまたは複数の電源／接地ビア３２６が、第２のダイ３０６内のグローバルＰＤＮ層３０９と中間ＰＤＮ層３１１との間に配置され、１つまたは複数の電源／接地ビア３２８が、第２のダイ３０６内の中間ＰＤＮ層３１１とローカルＰＤＮ層３１３との間に配置される。
【００３０】
いくつかの（たとえば、数百、数千などの）垂直ＭＩＶ３３０が、第１のダイ３０４の層間誘電体３１４内に配置される。図示のＭＩＶ３３０はまた、第１のダイ３０４内のローカルＰＤＮ層３１２と第２のダイ３０６内のグローバルＰＤＮ層３０９との間に配置される。モノリシック３Ｄ−ＩＣ３００のフェイスツーバック構成では、ＭＩＶ３３０は、第１のダイ３０４の裏面を第２のダイ３０６の表面に結合する。ＴＳＶとは対照的に垂直ＭＩＶ３３０を使用することは、前に議論したように、ビアが占有する空間の量を低減する。
【００３１】
また、この構成では、電力は、はんだバンプ３０２から、第１のダイ３０４内のグローバルＰＤＮ層３０８と、第１のダイ３０４内の電源／接地ビア３２２と、第１のダイ３０４内の中間ＰＤＮ層３１０と、第１のダイ３０４内の電源／接地ビア３２４と、第１のダイ３０４内のローカルＰＤＮ層３１２と、ＭＩＶ３３０と、第１のダイ３０４の層間誘電体３１４と、第２のダイ３０６内のグローバルＰＤＮ層３０９と、第２のダイ３０６内の電源／接地ビア３２６と、第２のダイ３０６内の中間ＰＤＮ層３１１と、第２のダイ３０６内のローカルＰＤＮ層３１３とを介して、第１のダイ３０４と第２のダイ３０６の両方に供給される。
【００３２】
このフェイスツーバック構成では、電力が電源／接地バンプ３０２から第１のダイ３０４および第２のダイ３０６に供給されるので、良好に機能するが、第２のダイ３０６内のグローバルＰＤＮ層３０９、第２のダイ３０６内の中間ＰＤＮ層３１１、および第２のダイ３０６内のローカルＰＤＮ層３１３において、第２のダイ３０６における電圧降下がある。結果として、第２のダイ３０６内の任意の構成要素の性能は、理想的な電圧および／または電流の欠如を被る可能性がある。
【００３３】
図４は、本明細書で説明する１つまたは複数の態様によるモノリシック３Ｄ−ＩＣ４００のためのＰＤＮ設計の断面図である。図示のモノリシック３Ｄ−ＩＣ４００は、第１のダイ４０４に隣接して接触して形成されたいくつかの電源／接地バンプ４０２と、同様にフェイスツーバック構成で第１のダイ４０４上に積層された第２のダイ４０６とを含み、第２のダイ４０６の表面（ｆａｃｅ）は、第１のダイ４０４の裏面（ｂａｃｋ）上に積層されている。第２のダイ４０６は、第１のダイ４０４によって電源／接地バンプ４０２から分離される。第１のダイ４０４の表面は、第１のダイ４０４の金属側であり、第１のダイ４０４の裏面は、第１のダイ４０４のバルクシリコン側である。第２のダイ４０６の表面は、第２のダイ４０６の金属側であり、第２のダイ４０６の裏面は、第２のダイ４０６のバルクシリコン側である。
【００３４】
第１のダイ４０４は、電源／接地バンプ４０２と接触する第１のダイ４０４の表面上のグローバルＰＤＮ層４０８と、中間ＰＤＮ層４１０と、ローカルＰＤＮ層４１２とを含む。第１のダイ４０４はまた、第１のダイ４０４の裏面上の層間誘電体４１４を含む。
【００３５】
１つまたは複数の電源／接地ビア４２２が、第１のダイ４０４内のグローバルＰＤＮ層４０８と中間ＰＤＮ層４１０との間に配置される。１つまたは複数の電源／接地ビア４２４が、第１のダイ４０４内の中間ＰＤＮ層４１０とローカルＰＤＮ層４１２との間に配置される。
【００３６】
いくつかの垂直ＭＩＶ４３０が、第１のダイ４０４の層間誘電体４１４内に配置される。このフェイスツーバック構成では、垂直ＭＩＶ４３０は、第１のダイ４０４の裏面を第２のダイ４０６の表面に結合する。再び、ＴＳＶとは対照的に垂直ＭＩＶ４３０を使用することは、ビアが占有する空間の量を低減する。
【００３７】
第２のダイ４０６は、別の中間ＰＤＮ層４１１と、別のローカルＰＤＮ層４１３と、バルクシリコン層４２０とを含む。第２のダイ４０６はまた、中間ＰＤＮ層４１１とローカルＰＤＮ層４１３との間に配置された１つまたは複数の電源／接地ビア４２８を含む。
【００３８】
モノリシック３Ｄ−ＩＣ４００は、第２のダイ４０６がモノリシック３Ｄ−ＩＣ３００のグローバルＰＤＮ層３０９などの別のグローバルＰＤＮ層を有さない点で、モノリシック３Ｄ−ＩＣ３００と異なる。対応して、第２のダイ４０６は、そのようなグローバル層を第２のダイ４０６内の中間ＰＤＮ層４１１に結合する電源／接地ビアも有さない。
【００３９】
モノリシック３Ｄ−ＩＣ４００はまた、第１のダイ４０４が、第１のダイ４０４内の１つまたは複数のバイパス電源／接地ビア４３２（第１のバイパス電源／接地ビアとも呼ばれる）と、第２のダイ４０６内の１つまたは複数のバイパス電源／接地ビア４３４（第２のバイパス電源／接地ビアとも呼ばれる）とを含む点で、モノリシック３Ｄ−ＩＣ３００と異なる。垂直ＭＩＶ４３０は、バイパス電源／接地ビア４３２とバイパス電源／接地ビア４３４とを互いに結合する。一実装形態では、第１のダイ４０４内の１つまたは複数の電源／接地ビア４３２、および第２のダイ４０６内の１つまたは複数のバイパス電源／接地ビア４３４は、銅パッド、垂直ＭＩＶ４３０などを含むことができる１つまたは複数の相互接続部によって互いに結合されてもよい。一例では、バイパス電源／接地ビア４３４および第１のダイ４０４内の電源／接地ビア４３２は、アレイ（たとえば、５×５、１０×１０、５０×５０などのアレイ）に配置され、垂直ＭＩＶ４３０の対応するアレイによって結合されてもよい。
【００４０】
したがって、モノリシック３Ｄ−ＩＣ４００では、バイパス電源／接地ビア４３２およびバイパス電源／接地ビア４３４は、電源／接地バンプ４０２から、第１のダイ４０４内のグローバルＰＤＮ層４０８を介し、第１のダイ４０４内の電源／接地ビア４２２をバイパスし、第１のダイ４０４内の中間ＰＤＮ層４１０をバイパスし、第１のダイ４０４内の電源／接地ビア４２４をバイパスし、第１のダイ４０４内のローカルＰＤＮ層４１２をバイパスし、第１のダイ４０４の層間誘電体４１４をバイパスして、第２のダイ４０６に電力が供給されることを可能にする。電力は、接触に基づいて電源／接地バンプ４０２から第１のダイ４０４に直接供給され、（垂直ＭＩＶ４３０によって結合された）バイパス電源／接地ビア４３２および４３４は、電力を第２のダイ４０６に供給するが、第１のダイ４０４には共有しないことに留意されたい。
【００４１】
したがって、少なくともバイパス電源／接地ビア４３２および４３４は、電源／接地バンプ４０２と接触するグローバルＰＤＮ層４０８を、第２のダイ４０６内の中間ＰＤＮ層４１１に結合する。第２のダイ４０６内にグローバルＰＤＮ層および関連する電源／接地ビアを持たないことは、より多くの構成要素のための空間がモノリシック３Ｄ−ＩＣ４００内に製造されるのを可能にすることに留意されたい。
【００４２】
図４に示すフェイスツーバック構成では、電力は、電源／接地バンプ４０２から（垂直ＭＩＶ４３０によって結合された）バイパス電源／接地ビア４３２および４３４を介して第２のダイ４０６に供給されるので、第２のダイ４０６内の電圧降下および／または電圧ドループは、低減し得る。結果として、第２のダイ４０６内の任意の構成要素の性能は、予想される／理想的な電圧および／または電流の欠如を被らない可能性がある。
【００４３】
図５は、本明細書で説明する１つまたは複数の態様によるモノリシック３Ｄ−ＩＣ５００のためのＰＤＮ設計の断面図である。図示のモノリシック３Ｄ−ＩＣ５００は、第１のダイ５０４に隣接して接触して形成されたいくつかのはんだバンプまたは電源／接地バンプ５０２と、フェイスツーフェイス構成で第１のダイ５０４上に積層された第２のダイ５０６とを含み、第２のダイ５０６は、第１のダイ５０４によって電源／接地バンプ５０２から分離される。第１のダイ５０４の表面は、第１のダイ５０４の金属側であり、第１のダイ５０４の裏面は、第１のダイ５０４のバルクシリコン側である。第２のダイ５０６の表面は、第２のダイ５０６の金属側であり、第２のダイ５０６の裏面は、第２のダイ５０６のバルクシリコン側である。
【００４４】
第１のダイ５０４は、第１のダイ５０４の裏面側上のバルクシリコン層５２０と、ローカルＰＤＮ層５１２および中間ＰＤＮ層５１０と、第１のダイ５０４の表面上のグローバルＰＤＮ層５０８と、第１のダイ５０４の裏面側上の層間誘電体５１４とを含む。
【００４５】
第２のダイ５０６は、第２のダイ５０６の表面上の別のグローバルＰＤＮ層５０９と、別の中間ＰＤＮ層５１１と、別のローカルＰＤＮ層５１３と、第２のダイ５０６の裏面側上のバルクシリコン層５２０とを含む。
【００４６】
１つまたは複数の電源／接地ビア５２２は、第１のダイ５０４内のグローバルＰＤＮ層５０８と中間ＰＤＮ層５１０との間に配置される。１つまたは複数の電源／接地ビア５２４は、第１のダイ５０４内の中間ＰＤＮ層５１０とローカルＰＤＮ層５１２との間に配置される。
【００４７】
１つまたは複数の電源／接地ビア５２６は、第２のダイ５０６内のグローバルＰＤＮ層５０９と中間ＰＤＮ層５１１との間に配置される。１つまたは複数の電源／接地ビア５２８は、第１のダイ５０６内の中間ＰＤＮ層５１１とローカルＰＤＮ層５１３との間に配置される。
【００４８】
いくつかの（たとえば、数百、数千などの）垂直ＭＩＶ５３０が、第２のダイ５０４の層間誘電体５１４内に配置される。図示の垂直ＭＩＶ５３０はまた、第１のダイ５０４内のグローバルＰＤＮ層５０８と第２のダイ５０６内のグローバルＰＤＮ層５０９との間に配置される。この構成では、垂直ＭＩＶ５３０は、第１のダイ５０４の表面を第２のダイ５０６の表面に結合する。ＴＳＶとは対照的に垂直ＭＩＶ５３０を使用することは、モノリシック３Ｄ−ＩＣ５００においてビアが占有する空間の量を低減する。
【００４９】
また、この図５のフェイスツーフェイス構成では、電力は、はんだバンプ５０２から、第１のダイ５０４内のローカルＰＤＮ層５１２と、第１のダイ５０４内の電源／接地ビア５２４と、第１のダイ５０４内の中間ＰＤＮ層５１０と、第１のダイ５０４内の電源／接地ビア５２２と、第１のダイ５０４内のグローバルＰＤＮ層５０８と、ＭＩＶ５３０と、第２のダイ５０６内のグローバルＰＤＮ層５０９と、第２のダイ５０６内の電源／接地ビア５２６と、第２のダイ５０６内の中間ＰＤＮ層５１１と、第２のダイ５０６内の電源／接地ビア５２８と、第２のダイ５０６内のローカルＰＤＮ層５１３とを介して、第１のダイ５０４と第２のダイ５０６の両方に供給される。
【００５０】
このフェイスツーバック構成では、電力がはんだバンプ５０２から第１のダイ５０４および第２のダイ５０６に供給されるので、良好に機能するが、第２のダイ５０６内のグローバルＰＤＮ層５０９、第２のダイ５０６内の中間ＰＤＮ層５１１、および第２のダイ５０６内のローカルＰＤＮ層５１３において、第２のダイ５０６における電圧降下がある。結果として、第２のダイ５０６内の任意の構成要素の性能は、予想される／理想的な電圧および／または電流の欠如を被る可能性がある。
【００５１】
図６は、本明細書で説明する１つまたは複数の態様によるモノリシック３Ｄ−ＩＣ６００のためのＰＤＮ設計の断面図である。図示のモノリシック３Ｄ−ＩＣ６００は、第１のダイ６０４に隣接して接触して形成されたいくつかのはんだバンプまたは電源／接地バンプ６０２と、フェイスツーフェイス構成で第１のダイ６０４上に積層された第２のダイ６０６とを含み、第２のダイ６０６は、第１のダイ６０４によって電源／接地バンプ６０２から分離される。第１のダイ６０４の表面は、第１のダイ６０４の金属側であり、第１のダイ６０４の裏面は、第１のダイ６０４のバルクシリコン側である。第２のダイ６０６の表面は、第２のダイ６０６の金属側であり、第２のダイ６０６の裏面は、第２のダイ６０６のバルクシリコン側である。
【００５２】
第１のダイ６０４は、第１のダイ６０４の裏面側上のバルクシリコン層６２０と、ローカルＰＤＮ層６１２および中間ＰＤＮ層６１０と、第１のダイ６０４の表面上のグローバルＰＤＮ層６０８と、第１のダイ６０４の裏面上の層間誘電体６１４とを含む。
【００５３】
第２のダイ６０６は、別の中間ＰＤＮ層６１１と、別のローカルＰＤＮ層６１３と、第２のダイ６０６の裏面側上のバルクシリコン層６２０とを含む。
【００５４】
１つまたは複数の電源／接地ビア６２２は、第１のダイ６０４内のグローバルＰＤＮ層６０８と中間ＰＤＮ層６１０との間に配置される。１つまたは複数の電源／接地ビア６２４は、第１のダイ６０４内の中間ＰＤＮ層６１０とローカルＰＤＮ層６１２との間に配置される。
【００５５】
いくつかの垂直ＭＩＶ６３０が、第１のダイ６０４の層間誘電体６１４内に配置される。このフェイスツーフェイス構成では、垂直ＭＩＶ６３０は、第１のダイ６０４の表面を第２のダイ６０６の表面に結合する。前述のように、ＴＳＶとは対照的に垂直ＭＩＶ６３０を使用することは、ビアが占有する空間の量を低減する。
【００５６】
第２のダイ６０６は、別の中間ＰＤＮ層６１１と、別のローカルＰＤＮ層６１３と、バルクシリコン層６２０とを含む。第２のダイ６０６はまた、中間ＰＤＮ層６１１とローカルＰＤＮ層６１３との間に配置されたいくつかの電源／接地ビア６２８を含む。
【００５７】
モノリシック３Ｄ−ＩＣ６００は、第２のダイ６０６がモノリシック３Ｄ−ＩＣ５００のグローバルＰＤＮ層５０９などの別のグローバルＰＤＮ層を有さない点で、モノリシック３Ｄ−ＩＣ５００と異なる。第２のダイ６０６はまた、そのようなグローバル層を第２のダイ６０６内の中間ＰＤＮ層６１１に結合する電源／接地ビアも有さない。
【００５８】
モノリシック３Ｄ−ＩＣ６００はまた、第１のダイ６０４が、第１のダイ６０４内のいくつかのバイパス電源／接地ビア６３２（第１のバイパス電源／接地ビアとも呼ばれる）と、第２のダイ６０６内のいくつかの電源／接地ビア６３４（第２のバイパス電源／接地ビアとも呼ばれる）とを含む点で、モノリシック３Ｄ−ＩＣ５００と異なる。垂直ＭＩＶ６３０は、バイパス電源／接地ビア６３２とバイパス電源／接地ビア６３４とを互いに結合する。
【００５９】
一実装形態では、第１のダイ６０４内の１つまたは複数の電源／接地ビア６３２、および第２のダイ６０６内の１つまたは複数のバイパス電源／接地ビア６３４は、銅パッド、垂直ＭＩＶ４３０などを含むことができる１つまたは複数の相互接続部によって互いに結合されてもよい。いくつかの実施形態では、第１のダイ６０４内のバイパス電源／接地ビア６３２および第２のダイ６０６内の電源／接地ビア６３４は、アレイ（たとえば、５×５、１０×１０、５０×５０などのアレイ）に配置され、垂直ＭＩＶ６３０の対応するアレイによって結合されてもよい。
【００６０】
したがって、モノリシック３Ｄ−ＩＣ６００では、電力は、電源／接地バンプ６０２から第１のダイ６０４に直接供給される。（垂直ＭＩＶ６３０によって結合された）バイパス電源／接地ビア６３２および６３４は、電源／接地バンプ６０２から第１のダイ６０４をバイパスして第２のダイ６０６に電力を供給する。したがって、少なくともバイパス電源／接地ビア６３２および６３４は、電源／接地バンプ６０２を、第２のダイ６０６内の中間ＰＤＮ層６１１に結合する。加えて、第２のダイ６０６内にグローバルＰＤＮおよび電源／接地ビアを持たないことは、より多くの構成要素のための空間がモノリシック３Ｄ−ＩＣ６００内に製造されるのを可能にすることに留意されたい。
【００６１】
図６における構成では、電力は、電源／接地バンプ６０２から（垂直ＭＩＶ６３０によって結合された）バイパス電源／接地ビア６３２および６３４を介して第２のダイ６０６に供給されるので、第２のダイ６０６内の電圧降下および／または電圧ドループは、低減し得る。結果として、第２のダイ６０６内の任意の構成要素の性能は、理想的な電圧および／または電流の欠如を被らない可能性がある。
【００６２】
図７は、本明細書で説明する技術の１つまたは複数の実装形態によるモノリシック３Ｄ−ＩＣのためのＰＤＮを設計する方法７００を示すフローチャートである。モノリシック３Ｄ−ＩＣは、フェイスツーフェイス構成またはフェイスツーバック構成で製造されてもよい。
【００６３】
ブロック７０２において、方法７００は、モノリシック３Ｄ−ＩＣ（たとえば、４００／６００）の第１のダイ（たとえば、４０４／６０４）を製造するステップと、第１のダイに隣接して接触する電源／接地バンプ（たとえば、４０２／６０２）を形成するステップとを含む。
【００６４】
ブロック７０４において、方法７００は、第１のダイ上に第２のダイ（たとえば、４０６／６０６）を積層するステップを含み、第２のダイは、第１のダイによって電源／接地バンプから分離される。
【００６５】
ブロック７０６において、方法７００は、第２のダイを電源／接地バンプに接続するために第１および第２のダイ内にバイパス電源／接地ビア（たとえば、４３２、４３４／６３２、６３４）を挿入するステップを含む。１つまたは複数の実装形態では、方法７００は、バイパス電源／接地ビア４３２／６３２と、垂直ＭＩＶ４３０／６３０と、バイパス電源／接地ビア４３４／６３４とを使用して、電源／接地バンプ４０２／６０２から第２のダイ４０６／６０６に電力を供給するステップを含む。
【００６６】
１つまたは複数の実装形態では、開示される態様はまた、モノリシック３次元集積回路（３Ｄ−ＩＣ）（たとえば、４００／６００）を含むシステムを含む。システムは、モノリシック３Ｄ−ＩＣの第１のダイ（たとえば、４０４／６０４）に接触して隣接する電力を供給するための手段（たとえば、電源／接地バンプ４０２／６０２）を含む。モノリシック３Ｄ−ＩＣの第２のダイ（たとえば、４０６／６０６）は、第１のダイ上に積層され、第２のダイは、第１のダイによって電力を供給するための手段から分離される。ダイをバイパスするための手段（たとえば、バイパス電源／接地ビア４３２／６３２、垂直ＭＩＶ４３０／６３０、およびバイパス電源／接地ビア４３４／６３４）は、第２のダイに電力を供給するための手段から電力を供給するように構成される。
【００６７】
図８は、本明細書で説明する技術の１つまたは複数の実装形態によるモノリシック３Ｄ−ＩＣのためのＰＤＮ設計が用いられ得る例示的なワイヤレス通信システムを示すブロック図である。図８は、３つの遠隔ユニット８２０、８３０、および８５０と、２つの基地局８４０とを示す。特に図示または説明されていないが、図示のワイヤレス通信システムは、追加の遠隔ユニットおよび／または基地局を有してもよいことが認識されるべきである。
【００６８】
遠隔ユニット８２０、８３０、および８５０のいずれかは、本明細書で開示するようなモノリシック３Ｄ−ＩＣのためのＰＤＮ設計を含んでもよい。図８は、基地局８４０から遠隔ユニット８２０、８３０、および８５０への順方向リンク信号８８０、ならびに、遠隔ユニット８２０、８３０、および８５０から基地局８４０への逆方向リンク信号８９０を示す。
【００６９】
図８では、遠隔ユニット８２０は、モバイル電話として示され、遠隔ユニット８３０は、ポータブルコンピュータとして示され、遠隔ユニット８５０は、ワイヤレスローカルループシステム内の固定位置遠隔ユニットとして示される。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、または検針機器などの固定位置データユニットであってもよい。
【００７０】
本明細書に記載する技術の態様および関連図面は、技術の特定の実装形態を対象とする。本明細書に記載する技術の範囲から逸脱することなく、代替的な実装形態を考案することができる。さらに、関連する詳細を不明瞭にしないように、技術のよく知られている要素については詳細に説明しないか、または省略する。
【００７１】
本開示では様々な方法のステップおよび決定が順次に説明されている場合があるが、これらのステップおよび決定のうちのいくつかは、別々の要素によって、同時にもしくは並行して、非同期にもしくは同期して、パイプライン方式で、または他の方法で実行されてもよい。この説明がステップおよび決定を列挙するのと同じ順序でそれらが行われることは、そのように明示されている、さもなければ文脈から明らかである、または本質的に要求される場合を除いて、特に必要ではない。しかしながら、選択された変形では、ステップおよび決定は、上述の順序で行われることに留意されたい。さらに、本明細書に記載する技術に従ってすべての実装形態／変形では、すべての図示したステップおよび決定が必要とされるとは限らず、本明細書に記載する技術によるいくつかの実装形態／変形では、特に図示していないいくつかのステップおよび決定が、望ましいまたは必要であることがある。
【００７２】
当業者は、情報および信号が、様々な異なる技術および技法のいずれかを用いて表されてもよいことを理解するであろう。たとえば、上の説明全体を通して言及されることがあるデータ、命令、指令、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光学場もしくは光学粒子、またはそれらの任意の組合せによって表される場合がある。
【００７３】
当業者は、本明細書で開示する実装形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装されてもよいことをさらに理解するであろう。ハードウェアとソフトウェアのこのような互換性をわかりやすく示すために、様々な例示的構成要素、ブロック、モジュール、回路、およびステップを、概してその機能性に関して上述した。そのような機能性がハードウェアとして実装されるかソフトウェアとして実装されるかまたはハードウェアとソフトウェアの組合せとして実装されるかは、特定の応用例と、システム全体に課される設計制約とに依存する。当業者は、説明された機能性を各々の特定の応用分野について様々な方式で実装し得るが、そのような実装判断は、本明細書に記載する本技術の範囲からの逸脱を引き起こすと解釈されるべきではない。
【００７４】
本明細書で開示する実装形態に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタロジック、ディスクリートハードウェア構成要素、または、本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行されてもよい。汎用プロセッサは、マイクロプロセッサであってもよいが、代替案では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わせた１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成として実装されてもよい。
【００７５】
本明細書に開示される態様に関して記述される方法またはアルゴリズムのステップは、ハードウェアにおいて直接具現されるか、プロセッサによって実行されるソフトウェアモジュールにおいて実装されるか、またはその２つの組合せで実装される場合がある。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において既知の任意の他の形の記憶媒体に存在することができる。例示的記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替案では、記憶媒体は、プロセッサと一体化されてもよい。プロセッサおよび記憶媒体はＡＳＩＣ内にあってもよい。ＡＳＩＣは、アクセス端末内にあってもよい。代替として、プロセッサおよび記憶媒体は、アクセス端末に個別の構成要素として存在し得る。
【００７６】
開示された実装形態の上記の説明は、当業者が、本明細書に記載する技術を作成または使用することができるように与えられる。これらの実装形態への様々な修正が当業者には容易に明らかになり、本明細書で定義される一般的な原理は、本明細書に記載する技術の趣旨または範囲を逸脱することなく他の実装形態に適用され得る。したがって、本明細書に記載する技術の態様は、本明細書において示される実装形態に限定されることを意図するものではなく、本明細書において開示された原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００７７】
１００  モノリシック３Ｄ−ＩＣ
１０２  電源／接地バンプ
１０４  第１のダイ
１０６  第２のダイ
１０８  矢印
１１０  矢印
１１２  垂直モノリシック階層間ビア（ＭＩＶ）
１１４  垂直モノリシック階層間ビア（ＭＩＶ）
２００  モノリシック３Ｄ−ＩＣ
２０２  電源／接地バンプ
２０４  第１のダイ
２０６  第２のダイ
２０８  矢印
２１０  矢印
２１２  垂直ＭＩＶ
２１４  垂直ＭＩＶ
２２２  垂直ＭＩＶ
２２４  垂直ＭＩＶ
３００  モノリシック３Ｄ−ＩＣ
３０２  はんだバンプまたは電源／接地バンプ
３０４  第１のダイ
３０６  第２のダイ
３０８  グローバルＰＤＮ層
３０９  グローバルＰＤＮ層
３１０  中間ＰＤＮ層
３１１  中間ＰＤＮ層
３１２  ローカルＰＤＮ層
３１３  ローカルＰＤＮ層
３１４  層間誘電体
３２０  バルクシリコン層
３２２  電源／接地（Ｐ／Ｇ）ビア
３２４  電源／接地ビア
３２６  電源／接地ビア
３２８  電源／接地ビア
３３０  垂直ＭＩＶ
４００  モノリシック３Ｄ−ＩＣ
４０２  電源／接地バンプ
４０４  第１のダイ
４０６  第２のダイ
４０８  グローバルＰＤＮ層
４１０  中間ＰＤＮ層
４１１  中間ＰＤＮ層
４１２  ローカルＰＤＮ層
４１３  ローカルＰＤＮ層
４１４  層間誘電体
４２０  バルクシリコン層
４２２  電源／接地ビア
４２４  電源／接地ビア
４２８  電源／接地ビア
４３０  垂直ＭＩＶ
４３２  バイパス電源／接地ビア
４３４  電源／接地ビア
５００  モノリシック３Ｄ−ＩＣ
５０２  電源／接地バンプ
５０４  第１のダイ
５０６  第２のダイ
５０８  グローバルＰＤＮ層
５０９  グローバルＰＤＮ層
５１０  中間ＰＤＮ層
５１１  中間ＰＤＮ層
５１２  ローカルＰＤＮ層
５１３  ローカルＰＤＮ層
５１４  層間誘電体
５２０  バルクシリコン層
５２２  電源／接地ビア
５２４  電源／接地ビア
５２６  電源／接地ビア
５２８  電源／接地ビア
５３０  垂直ＭＩＶ
６００  モノリシック３Ｄ−ＩＣ
６０２  電源／接地バンプ
６０４  第１のダイ
６０６  第２のダイ
６０８  グローバルＰＤＮ層
６１０  中間ＰＤＮ層
６１１  中間ＰＤＮ層
６１２  ローカルＰＤＮ層
６１３  ローカルＰＤＮ層
６１４  層間誘電体
６２０  バルクシリコン層
６２２  電源／接地ビア
６２４  電源／接地ビア
６２８  電源／接地ビア
６３０  垂直ＭＩＶ
６３２  バイパス電源／接地ビア
６３４  バイパス電源／接地ビア
８２０  遠隔ユニット
８３０  遠隔ユニット
８４０  基地局
８５０  遠隔ユニット
８８０  順方向リンク信号
８９０  逆方向リンク信号
【図１】
2018514948.tif 000003
【図２】
2018514948.tif 000004
【図３】
2018514948.tif 000005
【図４】
2018514948.tif 000006
【図５】
2018514948.tif 000007
【図６】
2018514948.tif 000008
【図７】
2018514948.tif 000009
【図８】
2018514948.tif 000010
【手続補正書】
【提出日】平成29年10月31日(2017.10.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
モノリシック３次元集積回路（３Ｄ−ＩＣ）において電力を供給するための装置であって、
第１のダイであって、電源／接地バンプに隣接して接触する前記第１のダイの第１の側と、誘電体層を備える前記第１のダイの第２の側とを有する、第１のダイと、
前記第１のダイ上に積層された第２のダイであって、前記誘電体層と接触する前記第２のダイの第３の側を有し、前記第２のダイが前記第１のダイによって前記電源／接地バンプから分離される、第２のダイと、
前記第１のダイ内に形成された少なくとも第１のバイパス電源／接地ビアであって、前記第１のバイパス電源／接地ビアが前記電源／接地バンプと接触する、少なくとも第１のバイパス電源／接地ビアと、
前記誘電体層を横切り、前記第１のバイパス電源／接地ビアを前記第２のダイ内の電力供給ネットワーク（ＰＤＮ）に結合するように構成された垂直モノリシック階層間ビア（ＭＩＶ）と
を備え、少なくとも前記第１のバイパス電源／接地ビア、前記ＭＩＶ、および前記第２のダイ内の前記ＰＤＮの組合せが、前記電源／接地バンプから前記第２のダイに電力を供給する、装置。
【請求項２】
前記第１のダイの前記第１の側が前記第１のダイの裏面側であり、前記第１のダイの前記第２の側が前記第１のダイの金属側を備える前記第１のダイの表面であり、前記第２のダイの前記第３の側が前記第２のダイの金属側を備える前記第２のダイの表面であり、前記第２のダイが、フェイスツーフェイス構成で前記第１のダイ上に積層された、請求項１に記載の装置。
【請求項３】
前記第１のダイが前記第１のダイの前記表面上に形成されたグローバル電力供給ネットワーク（ＰＤＮ）層を備える、請求項２に記載の装置。
【請求項４】
前記組合せが、前記ＭＩＶを前記第２のダイ内の前記ＰＤＮに結合する少なくとも第２のバイパス電源／接地ビアをさらに備える、請求項１に記載の装置。
【請求項５】
前記第１のダイの前記第１の側が、前記第１のダイの金属側を備える前記第１のダイの表面であり、前記第１のダイの前記第２の側が前記第１のダイの裏面側であり、前記第２のダイの前記第３の側が前記第２のダイの金属側を備える前記第２のダイの表面であり、第２のダイが、フェイスツーバック構成で前記第１のダイ上に積層された、請求項１に記載の装置。
【請求項６】
前記第１のダイが前記第１のダイの前記裏面側上に形成されたグローバル電力供給ネットワーク（ＰＤＮ）層を備える、請求項５に記載の装置。
【請求項７】
モノリシック３次元集積回路（３Ｄ−ＩＣ）において電力を供給するための方法であって、前記方法が、
第１のダイの第１の側に隣接して接触する電源／接地バンプを形成するステップと、
前記第１のダイの第２の側上に誘電体層を形成するステップと、
前記第１のダイ上に第２のダイを積層するステップであって、前記第２のダイの第３の側が前記誘電体層と接触し、前記第２のダイが前記第１のダイによって前記電源／接地バンプから分離される、ステップと、
前記第１のダイ内に少なくとも第１のバイパス電源／接地ビアを形成するステップであって、前記第１のバイパス電源／接地ビアが前記電源／接地バンプと接触する、ステップと、
前記誘電体層を横断する垂直モノリシック階層間ビア（ＭＩＶ）を形成するステップであって、前記ＭＩＶが、前記第１のバイパス電源／接地ビアと接触し、前記第２のダイ内の電力供給ネットワーク（ＰＤＮ）に結合される、ステップと、
少なくとも前記第１のバイパス電源／接地ビア、前記ＭＩＶ、前記第２のダイ内の前記ＰＤＮの組合せを使用して前記電源／接地バンプから前記第２のダイに電力を供給するステップと
を備える、方法。
【請求項８】
前記第１のダイの前記第１の側が前記第１のダイの裏面側であり、前記第１のダイの前記第２の側が前記第１のダイの金属側を備える前記第１のダイの表側であり、前記第２のダイの前記第３の側が前記第２のダイの金属側を備える前記第２のダイの表面であり、第２のダイが前記第１のダイの表面上にフェイスツーフェイス構成で積層される、請求項７に記載の方法。
【請求項９】
前記第１のダイの前記表面上に、グローバル電力供給ネットワーク（ＰＤＮ）層を形成するステップを備える、請求項８に記載の方法。
【請求項１０】
前記第１のダイの前記第１の側が前記第１のダイの金属側を備える前記第１のダイの表側であり、前記第１のダイの前記第２の側が前記第１のダイの裏面側であり、前記第２のダイの前記第３の側が前記第２のダイの金属側を備える前記第２のダイの表面であり、前記第２のダイが前記第１のダイの表面上にフェイスツーバック構成で積層される、請求項７に記載の方法。
【請求項１１】
前記第１のダイが前記第１のダイの前記裏面側上に形成されたグローバル電力供給ネットワーク（ＰＤＮ）層を備える、請求項１０に記載の方法。
【請求項１２】
前記組合せが、前記ＭＩＶを前記ＰＤＮに結合する少なくとも第２のバイパス電源／接地ビアをさらに備える、請求項７に記載の方法。
【請求項１３】
請求項７から１２のいずれか一項に記載のモノリシック３次元集積回路（３Ｄ−ＩＣ）において電力を供給するための手段を備えるシステム。
【国際調査報告】
2018514948.tif 000011
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