(57)【要約】  集積回路（ＩＣ）パッケージは、ダイと、ダイに結合されたパッケージ基板と、パッケージ基板に結合された第１の静電放電（ＥＳＤ）保護構成要素とを含み、第１の静電放電（ＥＳＤ）保護構成要素は、パッケージレベルの静電放電（ＥＳＤ）保護を提供するように構成される。いくつかの実装形態では、第１の静電放電（ＥＳＤ）保護構成要素がパッケージ基板に埋め込まれる。いくつかの実装形態では、ダイは、ダイレベルの静電放電（ＥＳＤ）保護を提供するように構成された内部静電放電（ＥＳＤ）保護構成要素を含む。いくつかの実装形態では、内部静電放電（ＥＳＤ）保護構成要素および第１の静電放電（ＥＳＤ）保護構成要素は、ダイについての累積静電放電（ＥＳＤ）保護を提供するように構成される。
2018525843.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）パッケージであって、
ダイと、
前記ダイに結合されたパッケージ基板と、
前記パッケージ基板に結合された第１の静電放電（ＥＳＤ）保護構成要素であり、パッケージレベルの静電放電（ＥＳＤ）保護を提供するように構成された第１の静電放電（ＥＳＤ）保護構成要素と
を含む集積回路（ＩＣ）パッケージ。
【請求項２】
前記第１の静電放電（ＥＳＤ）保護構成要素が、前記パッケージ基板に埋め込まれている、請求項１に記載の集積回路（ＩＣ）パッケージ。
【請求項３】
前記ダイが、ダイレベル静電放電（ＥＳＤ）保護を提供するように構成された内部静電放電（ＥＳＤ）保護構成要素を含む、請求項１に記載の集積回路（ＩＣ）パッケージ。
【請求項４】
前記内部静電放電（ＥＳＤ）保護構成要素および前記第１の静電放電（ＥＳＤ）保護構成要素が、前記集積回路（ＩＣ）パッケージについての累積静電放電（ＥＳＤ）保護を提供するように構成される、請求項３に記載の集積回路（ＩＣ）パッケージ。
【請求項５】
前記内部静電放電（ＥＳＤ）保護構成要素および前記第１の静電放電（ＥＳＤ）保護構成要素が、前記集積回路（ＩＣ）パッケージついてのフォールトトレラント静電放電（ＥＳＤ）保護を提供するように構成される、請求項３に記載の集積回路（ＩＣ）パッケージ。
【請求項６】
前記ダイが、前記集積回路（ＩＣ）パッケージに供給される第１の電圧で動作するように構成され、前記第１の静電放電（ＥＳＤ）保護構成要素は、前記集積回路（ＩＣ）パッケージが第２の放電電圧を前記集積回路（ＩＣ）パッケージに供給する電源に結合されたとき、前記ダイが動作できるようにする、請求項１に記載の集積回路（ＩＣ）パッケージ。
【請求項７】
前記ダイが、前記集積回路（ＩＣ）パッケージに供給される第１の電流で動作するように構成され、前記第１の静電放電（ＥＳＤ）保護構成要素は、前記集積回路（ＩＣ）パッケージが第２の放電電流を前記集積回路（ＩＣ）パッケージに供給する電源に結合された場合、前記ダイが動作できるようにする、請求項１に記載の集積回路（ＩＣ）パッケージ。
【請求項８】
前記第１の静電放電（ＥＳＤ）保護構成要素が、複数のダイオードを含む、請求項１に記載の集積回路（ＩＣ）パッケージ。
【請求項９】
前記複数のダイオードからの前記ダイオードの少なくともいくつかが、電力信号を共有するように構成される、請求項８に記載の集積回路（ＩＣ）パッケージ。
【請求項１０】
前記複数のダイオードからの前記ダイオードの少なくともいくつかが、接地基準信号を共有するように構成される、請求項８に記載の集積回路（ＩＣ）パッケージ。
【請求項１１】
前記ダイが、複数の入力／出力（Ｉ／Ｏ）端子を含み、各入力／出力（Ｉ／Ｏ）端子が、前記複数のダイオードからの少なくとも１つのダイオードに結合される、請求項８に記載の集積回路（ＩＣ）パッケージ。
【請求項１２】
前記第１の静電放電（ＥＳＤ）保護構成要素が、
第１のＰ＋層と、
前記第１のＰ＋層に結合された第１の相互接続と、
第１のＮ＋層と、
第２のＰ＋層と、
前記第１のＮ＋層および前記第２のＰ＋層に結合された第２の相互接続と、
第２のＮ＋層と、
前記第２のＮ＋層に結合された第３の相互接続と
を含む、請求項１に記載の集積回路（ＩＣ）パッケージ。
【請求項１３】
前記第１の相互接続が、接地基準信号（Ｖｓｓ）に対する第１の電気経路を提供するように構成され、前記第２の相互接続が、入力／出力（Ｉ／Ｏ）信号に対する第２の電気経路を提供するように構成され、前記第３の相互接続が、電力信号（Ｖｄｄ）に対する第３の電気経路を提供するように構成される、請求項１２に記載の集積回路（ＩＣ）パッケージ。
【請求項１４】
誘電体層をさらに備える、請求項１２に記載の集積回路（ＩＣ）パッケージ。
【請求項１５】
前記第１のＰ＋層を少なくとも部分的にカプセル化する第２のＰ−層と、
前記第２のＰ−層および前記第１のＮ＋層を少なくとも部分的にカプセル化する第１のＮ−層と、
前記第２のＮ＋層を少なくとも部分的にカプセル化する第２のＮ−層と、
前記第１のＮ−層、前記第２のＰ＋層、および前記第２のＮ−層を少なくとも部分的にカプセル化する第１のＰ−層と
をさらに含む、請求項１２に記載の集積回路（ＩＣ）パッケージ。
【請求項１６】
前記第１の静電放電（ＥＳＤ）保護構成要素が、
前記第２のＰ−層および前記第１のＮ−層を含む第１のダイオードと、
前記第２のＮ−層および前記第１のＰ−層を含む第２のダイオードと
を含む、請求項１５に記載の集積回路（ＩＣ）パッケージ。
【請求項１７】
前記集積回路（ＩＣ）パッケージが、第２の静電放電（ＥＳＤ）保護構成要素を含むインターポーザに結合され、前記集積回路（ＩＣ）パッケージが、前記インターポーザおよび前記第２の静電放電（ＥＳＤ）保護構成要素をさらに含む、請求項１に記載の集積回路（ＩＣ）パッケージ。
【請求項１８】
前記第１の静電放電（ＥＳＤ）保護構成要素および前記第２の静電放電（ＥＳＤ）保護構成要素が、前記集積回路（ＩＣ）パッケージついての累積静電放電（ＥＳＤ）保護を提供するように構成される、請求項１７に記載の集積回路（ＩＣ）パッケージ。
【請求項１９】
前記第１の静電放電（ＥＳＤ）保護構成要素および前記第２の静電放電（ＥＳＤ）保護構成要素が、前記集積回路（ＩＣ）パッケージついてのフォールトトレラント静電放電（ＥＳＤ）保護を提供するように構成される、請求項１７に記載の集積回路（ＩＣ）パッケージ。
【請求項２０】
音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、自動車両内のデバイスからなる群から選択されたデバイス内に組み込まれ、前記デバイスをさらに含む請求項１に記載の集積回路（ＩＣ）パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本出願は、その内容全体が参照により本明細書に組み込まれる、２０１５年８月２７日に米国特許商標庁に出願された、非仮出願第１４／８３８，０３４号の優先権および利益を主張する。
【０００２】
様々な特徴は、集積回路（ＩＣ）パッケージに関し、より詳細には、静電放電（ＥＳＤ）保護を含む集積回路（ＩＣ）パッケージに関する。
【背景技術】
【０００３】
図１は、ダイを含む集積回路パッケージの一構成を示す。具体的には、図１は、ダイ１０２およびパッケージ基板１０６を含む集積回路パッケージ１００を示す。パッケージ基板１０６は、誘電体層および複数の相互接続１１０を含む。パッケージ基板１０６は積層基板である。複数の相互接続１１０は、トレース、パッド、および／またはビアを含む。ダイ１０２は、複数のはんだボール１１２を通じてパッケージ基板１０６に結合される。パッケージ基板１０６は、複数のはんだボール１１６を通じてプリント回路板（ＰＣＢ）１０８に結合される。
【０００４】
集積回路パッケージ１００は、特定のパッケージ動作の下で動作するように設計されている。たとえば、集積回路パッケージ１００は、いくつかの信頼性要件および電子ストレス境界内で動作するように設計されている。電子ストレス境界の例には、電圧境界（たとえば、電圧の変化）、電流境界（たとえば、電流の変化）、および静電放電（ＥＳＤ）境界がある。同様に、ダイ１０２は、同様の電子ストレス境界内で動作するように設計されている。これらの電子ストレス境界は、パッケージレベルでテストされる。すなわち、集積回路パッケージ１００は、集積回路パッケージ１００が全体として特定の電子ストレス境界内にあるかどうかを判定するために、電子テスタ（たとえば、ＥＳＤテスタ）によってテストされる。
【０００５】
異なるデバイス（たとえば、モバイルデバイス、自動車デバイス）は、異なるパッケージ動作、異なる信頼性、および異なる電子ストレス境界（たとえば、異なるＥＳＤ要件）を指定し得る。したがって、デバイスごとに信頼性が異なり、電子ストレス境界の仕様が異なることに起因して、異なるデバイスごとにダイおよびパッケージの回路設計が異なることが望ましい。しかしながら、ダイ１０２の回路設計を再設計するプロセスは、非常に高価になる可能性がある。多くの場合、このコストは、とても高く、法外である。
【０００６】
さらに、ダイ１０２の回路設計の変更は、集積回路パッケージ１００の全体的な電子的信頼性および感度に変化をもたらす。たとえば、ダイ１０２の回路設計の変更は、ダイ１０２の異なる電子ストレス境界、および集積回路パッケージ１００の異なる電子ストレス境界をもたらす可能性がある。したがって、ダイ１０２の回路設計の再設計によって、集積回路パッケージ１００の大幅な再設計が必要となる可能性がある。最悪のシナリオでは、ダイ１０２の新しい回路設計は、集積回路パッケージ１００の既存の設計ではまったく機能しない可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、集積回路パッケージが実装されているデバイスのニーズおよび／または要件を満たすと同時に、ダイを完全に再設計する必要なく、異なるデバイス、適用例、信頼性要件および電子ストレス境界で使用できる集積回路パッケージが必要である。
【課題を解決するための手段】
【０００８】
様々な特徴は、静電放電（ＥＳＤ）保護を含む集積回路（ＩＣ）パッケージに関する。
【０００９】
一例は、集積回路（ＩＣ）パッケージを提供し、集積回路（ＩＣ）パッケージは、ダイと、ダイに結合されたパッケージ基板と、パッケージ基板に結合された第１の静電放電（ＥＳＤ）保護構成要素であり、パッケージレベルの静電放電（ＥＳＤ）保護を提供するように構成された第１の静電放電（ＥＳＤ）保護構成要素とを含む。
【００１０】
別の例は、ダイと、ダイに結合されたパッケージ基板とを含む集積回路（ＩＣ）パッケージを含む電子デバイスを提供する。電子デバイスは、集積回路（ＩＣ）パッケージに結合されたインターポーザをも含み、インターポーザは、第１の静電放電（ＥＳＤ）保護構成要素を含む。第１の静電放電（ＥＳＤ）保護構成要素は、静電放電（ＥＳＤ）保護を提供するように構成される。
【００１１】
様々な特徴、性質、および利点は、同様の参照符号が全体にわたって対応して識別する図面と併せて読まれると、以下に記載する詳細な説明から明らかになり得る。
【図面の簡単な説明】
【００１２】
【図１】集積回路（ＩＣ）パッケージを示す図である。
【図２】静電放電（ＥＳＤ）保護構成要素を含む集積回路パッケージの一例を示すプロファイル図である。
【図３】静電放電（ＥＳＤ）保護構成要素の一例を示すプロファイル図である。
【図４】静電放電（ＥＳＤ）保護構成要素の一例を示すプロファイル図である。
【図５】別の静電放電（ＥＳＤ）保護構成要素の一例を示すプロファイル図である。
【図６】静電放電（ＥＳＤ）保護構成要素の一例を示す図である。
【図７】静電放電（ＥＳＤ）保護構成要素を含む集積回路パッケージ内の回路の回路図の一例を示す図である。
【図８】パッケージ基板内に埋め込まれた静電放電（ＥＳＤ）保護構成要素を含む集積回路パッケージの一例のプロファイル図である。
【図９】インターポーザに結合された静電放電（ＥＳＤ）保護構成要素を含む集積回路パッケージの一例を示すプロファイル図である。
【図１０】静電放電（ＥＳＤ）保護構成要素を含む集積回路パッケージ内の回路の回路図の一例を示す図である。
【図１１Ａ】静電放電（ＥＳＤ）保護構成要素を含む集積回路パッケージを設ける／作製するための例示的なシーケンスを示す図である。
【図１１Ｂ】静電放電（ＥＳＤ）保護構成要素を含む集積回路パッケージを設ける／作製するための例示的なシーケンスを示す図である。
【図１１Ｃ】静電放電（ＥＳＤ）保護構成要素を含む集積回路パッケージを設ける／作製するための例示的なシーケンスを示す図である。
【図１２Ａ】インターポーザに結合された静電放電（ＥＳＤ）保護構成要素を含む集積回路パッケージを設ける／作製するための例示的なシーケンスを示す図である。
【図１２Ｂ】インターポーザに結合された静電放電（ＥＳＤ）保護構成要素を含む集積回路パッケージを設ける／作製するための例示的なシーケンスを示す図である。
【図１３】静電放電（ＥＳＤ）保護構成要素を含む集積回路パッケージを設ける／作製するための方法を示す例示的な流れ図である。
【図１４】本明細書に記載の集積回路パッケージ、半導体デバイス、ダイ、集積回路、および／またはＰＣＢを統合し得る様々な電子デバイスを示す図である。
【発明を実施するための形態】
【００１３】
以下の説明では、本開示の様々な態様を完全に理解できるように、具体的な詳細が与えられる。しかしながら、態様は、これらの特定の詳細なしに実施され得ることが、当業者によって理解されるであろう。たとえば、回路は、不必要な詳細で態様を曖昧にすることを避けるために、ブロック図で示されている可能性がある。他の例では、周知の回路、構造、および技術は、本開示の態様を曖昧にしないために、詳細には示されていない可能性がある。
【００１４】
本開示は、ダイと、ダイに結合されたパッケージ基板と、パッケージ基板に結合された第１の静電放電（ＥＳＤ）保護構成要素とを含むデバイスパッケージ（たとえば、集積回路（ＩＣ）パッケージ）について記載する。第１の静電放電（ＥＳＤ）保護構成要素は、パッケージレベルの静電放電（ＥＳＤ）保護を提供するように構成される。いくつかの実装形態では、第１の静電放電（ＥＳＤ）保護構成要素がパッケージ基板に埋め込まれる。いくつかの実装形態では、ダイは、ダイレベルの静電放電（ＥＳＤ）保護を提供するように構成された内部静電放電（ＥＳＤ）保護構成要素を含む。いくつかの実装形態では、内部静電放電（ＥＳＤ）保護構成要素および第１の静電放電（ＥＳＤ）保護構成要素は、ダイの入力／出力（Ｉ／Ｏ）端子の一部または全部について累積静電放電（ＥＳＤ）保護を提供するように構成される。
【００１５】
［静電放電（ＥＳＤ）保護構成要素を含む例示的な集積回路（ＩＣ）パッケージ］
図２は、パッケージレベルの静電放電（ＥＳＤ）保護を提供するように構成された静電放電（ＥＳＤ）保護構成要素を含むデバイスパッケージの一例を示す。具体的には、図２は、基板２０２と、ダイ２０４と、静電放電（ＥＳＤ）保護構成要素２０６と、カプセル化層２１０とを含む集積回路（ＩＣ）パッケージ２００の一例を示す。集積回路（ＩＣ）パッケージ２００はプリント回路板（ＰＣＢ）２５０上に取り付けられる。ダイ２０４は、いくつかのトランジスタおよび／または他の電子構成要素を含む集積回路（ＩＣ）であり得る。ダイ２０４は論理ダイおよび／またはメモリダイであり得る。以下でさらに説明するように、ダイ２０４は、ダイレベルの静電放電（ＥＳＰ）保護を提供するように構成された内部静電放電（ＥＳＰ）保護構成要素２４０を含み得る。
【００１６】
いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素２０６（たとえば、第１の静電放電（ＥＳＤ）保護構成要素）および／または内部静電放電（ＥＳＤ）保護構成要素２４０（たとえば、第２の静電放電（ＥＳＤ）保護構成要素）は、ダイ２０４および集積回路（ＩＣ）パッケージ２００が少なくとも１つの静電放電（ＥＳＤ）テストモデルを満たすことを可能にするように構成され得る。いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素２０６および／または内部静電放電（ＥＳＤ）保護構成要素２４０がない場合、ダイ２０４および集積回路（ＩＣ）パッケージ２００は、特定の静電放電（ＥＳＤ）テストモデルを満たさない可能性がある。様々な静電放電（ＥＳＤ）テストモデルの例について、以下でさらに説明する。
【００１７】
基板２０２はパッケージ基板および／またはインターポーザであり得る。ダイ２０４が基板２０２に結合される（たとえば、取り付けられる）。より具体的には、ダイ２０４が、第１の複数のはんだボール２４２を通じて基板２０２に結合される。いくつかの実装形態では、ダイ２０４が、異なる方式で基板２０２に結合され得る。
【００１８】
基板２０２は、第１の誘電体層２２０、第２の誘電体層２２２、第３の誘電体層２２３、第１のはんだレジスト層２２４、第２のはんだレジスト層２２６、およびいくつかの相互接続２２７を含む。第１の誘電体層２２０はコア層であり得る。いくつかの実装形態では、第１の誘電体層２２０はプリペグ層であり得る。第２の誘電体層２２２および／または第３の誘電体層２２３は１つまたは複数の誘電体層（たとえば、１つまたは複数のプリペグ層）であり得る。相互接続２２７はトレース、パッド、および／またはビアを含み得、これらは第１の誘電体層２２０、第２の誘電体層２２２、および／または第３の誘電体層２２３内に形成される。第１のはんだレジスト層２２４が、基板２０２の第１の表面（たとえば、ＰＣＢ２５０に面する表である底面）上に形成される。第２のはんだレジスト層２２６が、基板２０２の第２の表面（たとえば、ダイ２０４に面する面である上面）上に形成される。
【００１９】
カプセル化層２１０はダイ２０４を少なくとも部分的にカプセル化する。カプセル化層２１０はモールドおよび／またはエポキシ充填を含み得る。
【００２０】
図２に示すように、静電放電（ＥＳＤ）保護構成要素２０６は、基板２０２に結合される。より具体的には、静電放電（ＥＳＤ）保護構成要素２０６は、基板２０２の表面（たとえば、ＰＣＢ２５０に面する面である底面）に結合される。静電放電（ＥＳＤ）保護構成要素２０６は、異なる方式で基板２０２に結合されてもよいことに留意されたい。たとえば、静電放電（ＥＳＤ）保護構成要素２０６は、基板２０２の異なる表面（たとえば、ダイ２０４に面する面である上面）上に位置し得る。いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素２０６は、カプセル化層２１０の中に位置し得る。いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素２０６は、基板２０２に埋め込まれ得る。基板に埋め込まれた静電放電（ＥＳＤ）保護構成要素の例について、少なくとも図８でさらに詳細に後述する。
【００２１】
静電放電（ＥＳＤ）保護構成要素２０６は、集積回路（ＩＣ）パッケージ２００にいくつかの技術的利点を提供する。
【００２２】
第１に、静電放電（ＥＳＤ）保護構成要素２０６は、内部静電放電（ＥＳＤ）保護構成要素２４０よりも優れたＥＳＤ保護を提供する。これは、静電放電（ＥＳＤ）保護構成要素２０６が内部静電放電（ＥＳＤ）保護構成要素２４０よりもはるかに大きく、したがって、よりロバストな、信頼性が高い、および／または強力なＥＳＤ保護を提供することができるためである。内部静電放電（ＥＳＤ）保護構成要素２４０は、ダイ２０４に含まれる場合、ダイ２０４のサイズによって制限され、したがって、限られたＥＳＤ保護しか提供できない。
【００２３】
第２に、静電放電（ＥＳＤ）保護構成要素２０６は、ダイ２０４に一体化される代わりに、別個の構成要素として設計する方が容易である。ダイ２０４は、多くのトランジスタデバイスを有し、ダイ２０４内に静電放電（ＥＳＤ）保護構成要素を集積することは、別個の静電放電（ＥＳＤ）保護構成要素２０６の製造プロセスよりも複雑な製造プロセスを必要とする。
【００２４】
第３に、静電放電（ＥＳＤ）保護構成要素２０６は別個の電子構成要素であるので、ダイ２０４は、再設計する必要がない。代わりに、静電放電（ＥＳＤ）保護構成要素２０６は、予想されるおよび／または予期される適用例（たとえば、モバイル適用例、自動車適用例）に基づいて、ダイ２０４とは別個に設計することができる。したがって、ダイ２０４および集積回路（ＩＣ）パッケージ２００が、特定の適用例（たとえば、モバイル適用例）下で動作し、特定のテストモデル（たとえば、第１のテストモデル）に合格するように構成されていても、静電放電（ＥＳＤ）保護構成要素２０６は、集積回路（ＩＣ）パッケージ２００が別の適用例（たとえば、自動車適用例）下で動作し、特定のテストモデルとは異なる別の特定のテストモデル（たとえば、第２のテストモデル）に合格したときにダイ２０４および集積回路（ＩＣ）パッケージ２００が動作できるように構成される。たとえば、ダイ２０４は、静電放電（ＥＳＤ）保護構成要素２０６を使用して、モバイルデバイスにおいて動作するように構成され得、ダイ２０４および集積回路（ＩＣ）パッケージ２００は、ダイ２０４を完全に再設計する必要なく、（より高い電圧および／またはより高い電流仕様／要件を有する）自動車両内の電子デバイスで実施され得る。
【００２５】
いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素２０６は、ダイ２０４の少なくとも１つの入力／出力（Ｉ／Ｏ）端子に結合される（たとえば、直接的に結合される、間接的に結合される）。いくつかの実装形態では、ダイ２０４の入力／出力（Ｉ／Ｏ）端子のすべてが、静電放電（ＥＳＤ）保護構成要素２０６に結合される（たとえば、直接的に結合される、間接的に結合される）。したがって、いくつかの実装形態では、ダイ２０４の入力／出力（Ｉ／Ｏ）端子の少なくとも一部または全部が静電放電（ＥＳＤ）保護構成要素２０６によって保護される。
【００２６】
図２は、静電放電（ＥＳＤ）保護構成要素２０６に結合された第１の複数の相互接続２７０、第２の複数の相互接続２７２、および第３の複数の相互接続２７４を示す。静電放電（ＥＳＤ）保護構成要素２０６は、パッケージレベルの静電放電（ＥＳＤ）保護を提供するように構成される。
【００２７】
第１の複数の相互接続２７０は、基板２０２の中／上に位置している。第１の複数の相互接続２７０は、トレース、ビア、パッド、バンプ、および／またははんだ相互接続を含み得る。第１の複数の相互接続２７０は、ダイ２０４との間の第１の入力／出力（Ｉ／Ｏ）信号のための電気経路を提供するように構成され得る。第２の複数の相互接続２７２は、基板２０２の中／上に位置している。第２の複数の相互接続２７２は、トレース、ビア、パッド、バンプ、および／またははんだ相互接続を含み得る。第２の複数の相互接続２７２は、ダイ２０４に対する電力信号（たとえば、Ｖｄｄ）のための電気経路を提供するように構成され得る。第３の複数の相互接続２７４は、基板２０２の中／上に位置している。第３の複数の相互接続２７４は、トレース、ビア、パッド、バンプ、および／またははんだ相互接続を含み得る。第３の複数の相互接続２７４は、ダイ２０４からの接地基準信号（たとえば、Ｖｓｓ）のための電気経路を提供するように構成され得る。第１の複数の相互接続２７０、第２の複数の相互接続２７２、および／または第３の複数の相互接続２７２は、（たとえば、第１の複数のはんだボール２４２を通じて）ダイ２０４に結合され得る。異なる実装形態は、静電放電（ＥＳＤ）保護構成要素２０６に結合される相互接続の数が異なってもよい。
【００２８】
前述のように、図２は、集積回路（ＩＣ）パッケージ２００が第２の複数のはんだボール２５２を通じてプリント回路板（ＰＣＢ）２５０上に結合される（たとえば、取り付けられる）ことをさらに示す。より具体的には、集積回路（ＩＣ）パッケージ２００の基板２０２が、第２の複数のはんだボール２５２を通じてＰＣＢ２５０に結合される。いくつかの実装形態では、集積回路（ＩＣ）パッケージ２００が、異なる方式でＰＣＢ２５０に結合され得る。
【００２９】
いくつかの実装形態では、いくつかの静電放電（ＥＳＤ）保護構成要素（たとえば、ダイの内部静電放電（ＥＳＤ）保護構成要素２４０およびパッケージ基板の静電放電（ＥＳＤ）保護構成要素２０６）は、ダイ２０４および集積回路（ＩＣ）パッケージ２００についての累積静電放電（ＥＳＤ）保護を提供し得る。累積静電放電（ＥＳＤ）保護については、図７および図１０でさらに詳細に後述する。静電放電（ＥＳＤ）保護構成要素２０６は、パッケージレベルの静電放電（ＥＳＤ）保護（たとえば、ダイ２０４および集積回路（ＩＣ）パッケージ２００内の他の構成要素の保護）を提供し得る。いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素２０６は集積回路（ＩＣ）パッケージ２００の利用可能な空間に設けられ得るので、静電放電（ＥＳＤ）保護構成要素２０６を集積回路（ＩＣ）パッケージ２００の内部に設けることは、デバイス内の実装面積を節約し得る。
【００３０】
いくつかの実装形態では、ダイ２０４は、集積回路（ＩＣ）パッケージ２００に供給される第１の電圧で動作するように構成され、静電放電（ＥＳＤ）保護構成要素（たとえば、静電放電（ＥＳＤ）保護構成要素２０６、２４０、９０６）は、集積回路（ＩＣ）パッケージ２００が第２の放電電圧を集積回路（ＩＣ）パッケージ２００に供給する電源に結合されたとき、ダイ２０４が動作できるようにする。
【００３１】
図２は、静電放電（ＥＳＤ）保護構成要素２０６が基板２０２の下に配置され、位置することを示す。しかしながら、静電放電（ＥＳＤ）保護構成要素２０６は、集積回路（ＩＣ）パッケージ２００内または上に、異なる方式で配置され、位置し得る。たとえば、静電放電（ＥＳＤ）保護構成要素２０６は、基板２０２上、およびダイ２０４と同一面上に位置し得る。いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素２０６は、カプセル化層２１０によって少なくとも部分的にカプセル化され得る。いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素２０６は、図８でさらに後述されるように、基板２０２に埋め込まれてもよい。
【００３２】
［例示的な静電放電保護（ＥＳＤ）構成要素］
異なる実装形態は、異なる設計の静電放電（ＥＳＤ）保護構成要素を使用してもよい。図３〜図６は、静電放電（ＥＳＤ）保護構成要素の様々な例を示す。
【００３３】
図３は、デバイスパッケージ（たとえば、集積回路（ＩＣ）パッケージ）で実装され得る静電放電（ＥＳＤ）保護構成要素構成３０６の一例のプロファイル図を示す。いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素構成３０６は、図２に記載された静電放電（ＥＳＤ）保護構成要素２０６として実装されてもよい。静電放電（ＥＳＤ）保護構成要素構成３０６は、半導体デバイスとして構成され得る。
【００３４】
図３に示すように、静電放電（ＥＳＤ）保護構成要素２０６は、静電放電（ＥＳＤ）保護構成要素構成３０６を含む。静電放電保護（ＥＳＤ）保護構成要素構成３０６は、第１のＰ−（光Ｐドープ）層３００、第１のＮ−（光Ｎドープ）層３０２、第２のＰ−層３０４、第１のＰ＋（重度Ｐドープ）層３０８、第１のＮ＋（重度Ｎドープ）層３１０、第２のＰ＋層３１２、第２のＮ−層３２０、第２のＮ＋層３２２、第１のコンタクト相互接続３３０、第２のコンタクト相互接続３４０、第３のコンタクト相互接続３４２、および第４のコンタクト相互接続３５０を含む。
【００３５】
第１のＮ−層３０２、第２のＰ＋層３１２、および第２のＮ−層３２０は、第１のＰ−層３００内に配置される。第２のＰ−層３０４および第１のＮ＋層３１０は、第１のＮ−層３０２内に配置される。第１のＰ＋層３０８は、第２のＰ−層３０４内に配置される。第２のＮ＋層３２２は、第２のＮ−層３２０内に配置される。
【００３６】
第２のＰ−層３０４は、第１のＰ＋層３０８を少なくとも部分的にカプセル化する。第１のＮ層３０２は、第２のＰ−層３０４および第１のＮ＋層３１０を少なくとも部分的にカプセル化する。第２のＮ−層３２０は、第２のＮ＋層３２２を少なくとも部分的にカプセル化する。第１のＰ−層３００は、第１のＮ−層３０２、第２のＰ＋層３１２、および第２のＮ−層３２０を少なくとも部分的にカプセル化する。
【００３７】
第１のコンタクト相互接続３３０は、第１のＰ＋層３０８に結合される。第１のコンタクト相互接続３３０は、接地基準信号（Ｖｓｓ）に対する電気経路を設けるように構成されてよい。第２のコンタクト相互接続３４０は、第１のＮ＋層３１０に結合される。第３のコンタクト相互接続３４２は、第２のＰ＋層３１２に結合される。第２のコンタクト相互接続３４０および第３のコンタクト相互接続３４２は、入力／出力（Ｉ／Ｏ）信号に対する電気経路を設けるように構成される。第４のコンタクト相互接続３５０は、第２のＮ＋層３２２に結合される。第４のコンタクト相互接続３５０は、電力信号（Ｖｄｄ）に対する電気経路を設けるように構成されてよい。
【００３８】
第１のコンタクト相互接続３３０は、（たとえば、マイクロバンプおよび／またははんだ相互接続を介して）第１の複数の相互接続２７０に結合され得る。第２のコンタクト相互接続３４０および第３のコンタクト相互接続３４２は、（たとえば、トレース、パッド、マイクロバンプ、および／またははんだ相互接続を介して）第２の複数の相互接続２７２に結合され得る。第４のコンタクト相互接続３５０は、（たとえば、マイクロバンプおよび／またははんだ相互接続を介して）第３の複数の相互接続２７４に結合され得る。
【００３９】
いくつかの実装形態では、第１のＮ−層３０２および第２のＰ−層３０４は、第１のダイオード３６０として動作するように構成され、第１のＮ−層３０２は第１のダイオード３６０のカソード側であり、第２のＰ−層３０４は第１のダイオード３６０のアノード側である。
【００４０】
いくつかの実装形態では、第１のＰ−層３００および第２のＮ−層３２０は、第２のダイオード３７０として動作するように構成され、第１のＰ−層３００は第２のダイオード３７０のアノード側であり、第２のＮ−層３２０は第２のダイオード３７０のカソード側である。
【００４１】
異なる実装形態は、様々なＰ−、Ｐ＋、Ｎ−、およびＮ＋層の異なる構成を有する可能性があり、したがって、図３に示す構成、例にすぎないことに留意されたい。
【００４２】
図４は、別の静電放電（ＥＳＤ）保護構成要素のプロファイル図を示す。図４に示すように、静電放電（ＥＳＤ）保護構成要素２０６は、少なくとも２つの静電放電（ＥＳＤ）保護構成要素構成３０６ａ〜ｂを含む。したがって、図４は、静電放電（ＥＳＤ）保護構成要素２０６が、複数（たとえば、アレイ）の静電放電（ＥＳＤ）保護構成要素構成３０６ａ〜ｂを含むことを示す。図４にさらに示すように、様々な静電放電（ＥＳＤ）保護構成要素構成３０６ａ〜ｂは、第１のＰ−（光Ｐドープ）層３００を共有する。いくつかの実装形態では、ダイ２０４の各入力／出力（Ｉ／Ｏ）端子について１つの静電放電（ＥＳＤ）保護構成要素構成３０６が存在し得る。
【００４３】
図５は、デバイスパッケージ（たとえば、集積回路（ＩＣ）パッケージ）で実装され得る別の静電放電（ＥＳＤ）保護構成要素構成５０６の一例のプロファイル図を示す。いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素構成５０６は、図２に記載された静電放電（ＥＳＤ）保護構成要素２０６として実装されてもよい。静電放電（ＥＳＤ）保護構成要素構成５０６は、半導体デバイスとして構成され得る。
【００４４】
静電放電（ＥＳＤ）保護構成要素構成５０６が誘電体層５００、第１の相互接続５３０、第２の相互接続５４０、および第３の相互接続５５０も含むことを除いて、静電放電（ＥＳＤ）保護構成要素構成５０６は、図３の静電放電（ＥＳＤ）保護構成要素構成３０６と同様である。
【００４５】
第１の相互接続５３０は、第１のコンタクト相互接続３３０に結合される。第２の相互接続５４０は、第２のコンタクト相互接続３４０および第３のコンタクト相互接続３４２に結合される。第３の相互接続５５０は、第４のコンタクト相互接続３５０に結合される。第１の相互接続５３０は、接地基準信号（Ｖｓｓ）に対する電気経路を設けるように構成されてよい。第２の相互接続５４０は、入力／出力（Ｉ／Ｏ）信号に対する電気経路を設けるように構成されてよい。第３の相互接続５５０は、電力信号（Ｖｄｄ）に対する電気経路を設けるように構成されてよい。第１の相互接続５３０は、（たとえば、マイクロバンプおよび／またははんだ相互接続を介して）第１の複数の相互接続２７０に結合されてもよい。第２の相互接続５４０は、（たとえば、マイクロバンプおよび／またははんだ相互接続を介して）第２の複数の相互接続２７２に結合されてもよい。第３のコンタクト相互接続５５０は、（たとえば、マイクロバンプおよび／またははんだ相互接続を介して）第３の複数の相互接続２７４に結合されてもよい。
【００４６】
図４と同様に、図５の静電放電（ＥＳＤ）保護構成要素２０６は、１つまたは複数（たとえば、複数）の静電放電（ＥＳＤ）保護構成要素構成５０６を含み得る。
【００４７】
図６は、別の静電放電（ＥＳＤ）保護構成要素の一例の図を示す。図６に示すように、静電放電（ＥＳＤ）保護構成要素２０６は、アレイ状に配列された複数の静電放電（ＥＳＤ）保護構成要素構成５０６（たとえば、５０６ａ〜ｈ）を含む。図６の静電放電（ＥＳＤ）保護構成要素２０６が複数の静電放電（ＥＳＤ）保護構成要素構成３０６（たとえば、３０６ａ〜ｂ以上）を表し得ることに留意されたい。明快のために、静電放電（ＥＳＤ）保護構成要素２０６のすべての構成要素が図６に示されているとは限らないことにも留意されたい。図６の静電放電（ＥＳＤ）保護構成要素２０６は、半導体デバイスとして構成され得る。
【００４８】
図６は、様々な静電放電（ＥＳＤ）保護構成要素構成５０６（たとえば、５０６ａ〜ｈ）が静電放電（ＥＳＤ）保護構成要素２０６内でどのように互いに電気的に結合され得るかの一例を示す。より具体的には、図６は、静電放電（ＥＳＤ）保護構成要素構成５０６のいくつかが、接地基準信号（たとえば、Ｖｓｓ）および電力信号（たとえば、Ｖｄｄ）に対する１つまたは複数の経路（たとえば、１つまたは複数の電気経路）をどのように共有し得るかを示す。図６に示すように、第１の相互接続５３０ａは、様々な静電放電（ＥＳＤ）保護構成要素構成５０６の第１のコンタクト相互接続３３０に結合される。同様に、第３の相互接続５５０ａは、様々な静電放電（ＥＳＤ）保護構成要素構成５０６の第４のコンタクト相互接続３５０に結合される。
【００４９】
第１の相互接続５３０ａは、接地基準信号（たとえば、Ｖｓｓ）に対する電気経路を設けるように構成された第１の相互接続６００に結合されてよい。第１の相互接続６００は、基板２０２のビアおよび／またははんだ相互接続を含み得る。第２の相互接続５４０ａは、入力／出力（Ｉ／Ｏ）信号に対する電気経路を設けるように構成された第２の相互接続６１０に結合されてよい。第２の相互接続６１０は、基板２０２のビアおよび／またははんだ相互接続を含み得る。第３の相互接続５５０ａは、電力信号（たとえば、Ｖｄｄ）に対する電気経路を設けるように構成された第３の相互接続６２０に結合されてよい。第３の相互接続６２０は、基板２０２のビアおよび／またははんだ相互接続を含み得る。
【００５０】
図６は、第１の相互接続５３０ｂが、様々な他の静電放電（ＥＳＤ）保護構成要素構成５０６（たとえば、５０６ｅ〜ｈ）の第１のコンタクト相互接続３３０に結合されていることをさらに示す。同様に、第３の相互接続５５０ｂは、様々な他の静電放電（ＥＳＤ）保護構成要素構成５０６（たとえば、５０６ｅ〜ｈ）の第４のコンタクト相互接続３５０に結合される。
【００５１】
第１の相互接続５３０ｂは、接地基準信号（たとえば、Ｖｓｓ）に対する電気経路を設けるように構成された第１の相互接続６３０に結合されてよい。第１の相互接続６３０は、基板２０２のビアおよび／またははんだ相互接続を含み得る。第２の相互接続５４０ｂは、入力／出力（Ｉ／Ｏ）信号に対する電気経路を設けるように構成された第２の相互接続６４０に結合されてよい。第２の相互接続６４０は、基板２０２のビアおよび／またははんだ相互接続を含み得る。第３の相互接続５５０ｂは、電力信号（たとえば、Ｖｄｄ）に対する電気経路を設けるように構成された第３の相互接続６５０に結合されてよい。第３の相互接続６５０は、基板２０２のビアおよび／またははんだ相互接続を含み得る。
【００５２】
集積回路（ＩＣ）パッケージ２００およびダイ２０４において静電放電（ＥＳＤ）保護を提供するためにダイオードがどのように構成され、配置され、および／または電気的に結合され得るかの例が、少なくとも図７および図１０にさらに示され、後述される。
【００５３】
［静電放電（ＥＳＤ）保護構成要素を含む集積回路（ＩＣ）パッケージの例示的な回路図］
図７は、集積回路（ＩＣ）パッケージ（たとえば、デバイスパッケージ）において静電放電（ＥＳＤ）保護を提供するように構成されたいくつかのダイオードを含む例示的な回路図７００を示す。回路図７００は、ダイ回路７０２と、パッケージ基板回路７０４と、静電放電（ＥＳＤ）保護回路７０６とを含む。静電放電（ＥＳＤ）保護回路７０６は、パッケージ基板回路７０４の一部であり得る。ダイ回路７０２は、ダイ２０４の回路の少なくとも一部を表し得る。パッケージ基板回路７０４は、基板２０２の回路の少なくとも一部を表し得る。静電放電（ＥＳＤ）保護回路７０６は、静電放電（ＥＳＤ）保護構成要素２０６の回路の少なくとも一部を表し得る。
【００５４】
ダイ回路７０２は、第１の端子７１０（たとえば、内部ダイ回路Ｉ／Ｏ）、第２の端子７１２、第３の端子７１４、および第４の端子７１６を含む。第１の端子７１０、第２の端子７１２、第３の端子７１４、および第４の端子７１６は、ダイ（たとえば、ダイ２０４）の入力／出力（Ｉ／Ｏ）端子であり得る。回路図７００の異なる実装は、異なる数の端子を有し得る。
【００５５】
ダイ回路７０２は、互いに直列および／または並列に配置された複数のダイオード７２０も含む。複数のダイオード７２０は、ダイ（たとえば、ダイ２０４）の静電放電（ＥＳＤ）保護構成要素（たとえば、内部静電放電（ＥＳＤ）保護構成要素２４０）として構成され得る。
【００５６】
複数のダイオード７２０は、ダイオード７２２と、ダイオード７２４と、ダイオード７２６と、ダイオード７２８とを含む。ダイオード７２２は、ダイオード７２４に直列に結合されている。第１の端子７１０は、ダイオード７２２とダイオード７２４との間に接続されている。ダイオード７２６は、ダイオード７２８に直列に結合されている。第２の端子７１２は、ダイオード７２６とダイオード７２８との間に接続されている。ダイオード７２２およびダイオード７２４は、ダイオード７２６およびダイオード７２８と並行している。接地基準信号（Ｖｓｓ）のための接地端子７３０は、ダイオード７２２およびダイオード７２６のアノード部分に結合されている。電力信号（Ｖｄｄ）のための電力端子７３２は、ダイオード７２４およびダイオード７２８のカソード部分に結合されている。
【００５７】
静電放電（ＥＳＤ）保護回路７０６は、複数のダイオード７６０を含む。複数のダイオード７６０は、パッケージ基板（たとえば、基板２０２）に結合された静電放電（ＥＳＤ）保護構成要素（たとえば、静電放電（ＥＳＤ）保護構成要素２０６）として構成され得る。
【００５８】
複数のダイオード７６０は、ダイオード７６２と、ダイオード７６４と、ダイオード７６６と、ダイオード７６８とを含む。ダイオード７６２は、ダイオード７６４に直列に結合されている。ダイオード７６６は、ダイオード７６８に直列に結合されている。ダイオード７６２およびダイオード７６４は、ダイオード７６６およびダイオード７６８と並行している。接地基準信号（Ｖｓｓ）のための接地端子７３０は、ダイオード７６２およびダイオード７６６のアノード部分に結合されている。電力信号（Ｖｄｄ）のための電力端子７３２は、ダイオード７６４およびダイオード７６８のカソード部分に結合されている。ダイオード７２２とダイオード７２４との間の端子は、ダイオード７６２とダイオード７６４との間の端子に結合されている。ダイオード７２６とダイオード７２８との間の端子は、ダイオード７６６とダイオード７６８との間の端子に結合されている。
【００５９】
図７はまた、入力／出力端子（たとえば、第１の端子７１０）、接地端子７３０、および電力端子７３２がプリント回路板（ＰＣＢ）回路７０８に結合されていることも示す。ＰＣＢ回路７０８は、ＰＣＢ２５０の回路の少なくとも一部を表し得る。いくつかの実装形態では、回路図７００は、ダイの内部静電放電（ＥＳＤ）保護構成要素およびパッケージ基板の静電放電（ＥＳＤ）保護構成要素が、どのように（たとえば、集積回路（ＩＣ）パッケージのダイなど）集積回路（ＩＣ）パッケージについての累積静電放電（ＥＳＤ）保護を提供し得るかを示す。
【００６０】
図７は、集積回路（ＩＣ）パッケージについてのロバストな保護を提供するために、累積静電放電（ＥＳＤ）保護がどのように使用され得るかを示す。いくつかの実装形態では、累積静電放電（ＥＳＤ）保護は、より効果的で強力な静電放電（ＥＳＤ）保護を提供するために、互いに関連して使用される２つ以上の静電放電（ＥＳＤ）保護構成要素（たとえば、並列および／または直列に結合された静電放電（ＥＳＤ）保護構成要素）の使用である。たとえば、類推として、互いに直列に結合された２つの抵抗は、互いに直列に結合された個々の抵抗の各々よりも高い抵抗を有する等価抵抗を提供する。
【００６１】
同様に、互いに結合された２つ以上の静電放電（ＥＳＤ）保護構成要素は、個々の静電放電（ＥＳＤ）保護構成要素の各々よりも大きい静電放電（ＥＳＤ）保護を提供する累積静電放電（ＥＳＤ）保護構成要素を提供する。したがって、集積回路（ＩＣ）パッケージの異なる部分から静電放電（ＥＳＤ）保護構成要素をグループ化することによって、本開示は、効果的で効率的でロバストな静電放電（ＥＳＤ）保護を提供する。
【００６２】
さらに、累積静電放電（ＥＳＤ）保護は、静電放電（ＥＳＤ）保護構成要素のうちの１つが故障した場合、または設計どおりに動作しない場合でも、静電放電（ＥＳＤ）保護を提供し得る。したがって、いくつかの静電放電（ＥＳＤ）保護構成要素の使用による累積静電放電（ＥＳＤ）保護は、集積回路（ＩＣ）パッケージについてのフォールトトレラント静電放電（ＥＳＤ）保護を提供し得る。たとえば、ダイ回路７０２内の静電放電（ＥＳＤ）保護構成要素が故障した（または適切に動作しない）場合、パッケージ基板回路７０４に結合された静電放電（ＥＳＤ）保護回路７０６は、（たとえば、ＩＣパッケージのダイなど）集積回路（ＩＣ）パッケージについての静電放電（ＥＳＤ）保護を提供するように依然として働き得る。
【００６３】
［静電放電（ＥＳＤ）保護構成要素を含む例示的な集積回路（ＩＣ）パッケージ］
いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素がパッケージ基板に埋め込まれ得る。図８は、パッケージ基板内に埋め込まれた静電放電（ＥＳＤ）保護構成要素を含むデバイスパッケージの一例を示す。具体的には、図８は、基板８０２と、ダイ２０４と、静電放電（ＥＳＤ）保護構成要素８０６と、カプセル化層２１０とを含む集積回路（ＩＣ）パッケージ８００の一例を示す。集積回路（ＩＣ）パッケージ８００はプリント回路板（ＰＣＢ）２５０上に取り付けられる。ダイ２０４は、いくつかのトランジスタおよび／または他の電子構成要素を含む集積回路（ＩＣ）であり得る。ダイ２０４は論理ダイおよび／またはメモリダイであり得る。ダイ２０４は、内部静電放電（ＥＳＤ）保護構成要素２４０を含み得る。
【００６４】
図８の集積回路（ＩＣ）パッケージ８００は、静電放電（ＥＳＤ）保護構成要素８０６が基板８０２内に埋め込まれている点を除いて、図２の集積回路（ＩＣ）パッケージ２００と同様である。いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素８０６は、図３〜図６に記載された静電放電（ＥＳＤ）保護構成要素２０６と同様である。
【００６５】
図８は、静電放電（ＥＳＤ）保護構成要素８０６に結合された第１の複数の相互接続８７０、第２の複数の相互接続８７２、および第３の複数の相互接続８７４を示す。第１の複数の相互接続８７０は、基板８０２の中／上に位置している。第１の複数の相互接続８７０は、トレース、ビア、および／またはパッドを含み得る。第１の複数の相互接続８７０は、ダイ２０４との間の第１の入力／出力（Ｉ／Ｏ）信号のための電気経路を提供するように構成され得る。第２の複数の相互接続８７２は、基板８０２の中／上に位置している。第２の複数の相互接続８７２は、トレース、ビア、および／またはパッドを含み得る。第２の複数の相互接続８７２は、ダイ２０４に対する電力信号（たとえば、Ｖｄｄ）のための電気経路を提供するように構成され得る。第３の複数の相互接続８７４は、基板８０２の中／上に位置している。第３の複数の相互接続８７４は、トレース、ビア、および／またはパッドを含み得る。第３の複数の相互接続８７４は、ダイ２０４からの接地基準信号（たとえば、Ｖｓｓ）のための電気経路を提供するように構成され得る。第１の複数の相互接続８７０、第２の複数の相互接続８７２、および／または第３の複数の相互接続８７２は、（たとえば、第１の複数のはんだボール２４２を通じて）ダイ２０４に結合され得る。異なる実装形態は、静電放電（ＥＳＤ）保護構成要素８０６に結合される相互接続の数が異なってもよい。
【００６６】
いくつかの実装形態では、いくつかの静電放電（ＥＳＤ）保護構成要素（たとえば、ダイの内部静電放電（ＥＳＤ）保護構成要素２４０およびパッケージ基板の静電放電（ＥＳＤ）保護構成要素８０６）は、図７で上述したように、ダイ２０４および集積回路（ＩＣ）パッケージ８００についての累積静電放電（ＥＳＤ）保護を提供する。
【００６７】
［インターポーザに結合された静電放電（ＥＳＤ）保護構成要素を含む例示的な集積回路（ＩＣ）パッケージ］
いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素がインターポーザに結合され得る。図９は、インターポーザに結合された静電放電（ＥＳＤ）保護構成要素を含むデバイスパッケージの一例を示す。具体的には、図９は、基板２０２と、ダイ２０４と、静電放電（ＥＳＤ）保護構成要素２０６と、カプセル化層２１０とを含む集積回路（ＩＣ）パッケージ２００の一例を示す。集積回路（ＩＣ）パッケージ２００は、複数のはんだボール２５２を介してインターポーザ９０２に結合される。インターポーザ９０２は、複数のはんだボール９５２を介してプリント回路基板（ＰＣＢ）２５０に結合される。
【００６８】
図９の集積回路（ＩＣ）パッケージ２００は、集積回路（ＩＣ）パッケージ２００が、静電放電（ＥＳＤ）保護構成要素９０６を含むインターポーザ９０２に結合されている点を除いて、図２の集積回路（ＩＣ）パッケージ２００と同様である。いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素９０６は、図３〜図６に記載された静電放電（ＥＳＤ）保護構成要素２０６と同様である。いくつかの実装形態では、インターポーザ９０２は、集積回路（ＩＣ）パッケージ２００の代わりに、図８の集積回路（ＩＣ）パッケージ８００に結合され得る。
【００６９】
図９は、静電放電（ＥＳＤ）保護構成要素９０６に結合された第１の複数の相互接続９７０、第２の複数の相互接続９７２、および第３の複数の相互接続９７４を示す。第１の複数の相互接続９７０は、インターポーザ９０２の中／上に位置している。第１の複数の相互接続９７０は、トレース、ビア、パッド、バンプ、および／またははんだ相互接続を含み得る。第１の複数の相互接続９７０は、ダイ２０４との間の第１の入力／出力（Ｉ／Ｏ）信号のための電気経路を提供するように構成され得る。第２の複数の相互接続９７２は、インターポーザ９０２の中／上に位置している。第２の複数の相互接続９７２は、トレース、ビア、パッド、バンプ、および／またははんだ相互接続を含み得る。第２の複数の相互接続９７２は、ダイ２０４に対する電力信号（たとえば、Ｖｄｄ）のための電気経路を提供するように構成され得る。第３の複数の相互接続９７４は、インターポーザ９０２の中／上に位置している。第３の複数の相互接続９７４は、トレース、ビア、パッド、バンプ、および／またははんだ相互接続を含み得る。第３の複数の相互接続９７４は、ダイ２０４からの接地基準信号（たとえば、Ｖｓｓ）のための電気経路を提供するように構成され得る。第１の複数の相互接続９７０、第２の複数の相互接続９７２、および／または第３の複数の相互接続９７２は、（たとえば、第１の複数のはんだボール２４２、はんだボール２５２を通じて）ダイ２０４に結合され得る。異なる実装形態は、静電放電（ＥＳＤ）保護構成要素９０６に結合される相互接続の数が異なってもよい。さらに、静電放電（ＥＳＤ）保護構成要素９０６の位置または場所は、異なる実装形態において異なってもよい。たとえば、静電放電（ＥＳＤ）保護構成要素９０６は、インターポーザ９０２の上に配置されてもよく、またはインターポーザ９０２内に埋め込まれてもよい。
【００７０】
いくつかの実装形態では、いくつかの静電放電（ＥＳＤ）保護構成要素（たとえば、ダイの内部静電放電（ＥＳＤ）保護構成要素２４０、パッケージ基板の静電放電（ＥＳＤ）保護構成要素２０６、および／またはインターポーザの静電放電（ＥＳＤ）保護構成要素９０６）は、ダイ２０４および集積回路（ＩＣ）パッケージ２００についての累積静電放電（ＥＳＤ）保護を提供し得る。累積静電放電（ＥＳＤ）保護については、図１０でさらに詳細に後述する。
【００７１】
［インターポーザに結合された静電放電（ＥＳＤ）保護構成要素を含む集積回路（ＩＣ）パッケージの例示的な回路図］
図１０は、集積回路（ＩＣ）パッケージにおいて静電放電（ＥＳＤ）保護を提供するように構成されたいくつかのダイオードを含む別の例示的な回路図１０００を示す。回路図１０００は、追加の静電放電（ＥＳＤ）保護のための追加の回路を含む点を除いて、図７の回路図７００と同様である。回路図１０００は、図７において上述したように、ダイ回路７０２と、パッケージ基板回路７０４と、静電放電（ＥＳＤ）保護回路７０６とを含む。
【００７２】
回路図１０００はまた、インターポーザ回路１００４と、静電放電（ＥＳＤ）保護回路１００６とを含む。静電放電（ＥＳＤ）保護回路１００６は、インターポーザ回路１００４の一部であり得る。インターポーザ回路１００４は、インターポーザ９０２の回路の少なくとも一部を表し得る。静電放電（ＥＳＤ）保護回路１００６は、静電放電（ＥＳＤ）保護構成要素９０６の回路の少なくとも一部を表し得る。
【００７３】
静電放電（ＥＳＤ）保護回路１００６は、複数のダイオード１０６０を含む。複数のダイオード１０６０は、インターポーザ（たとえば、インターポーザ９０２）に結合された静電放電（ＥＳＤ）保護構成要素（たとえば、静電放電（ＥＳＤ）保護構成要素９０６）として構成され得る。
【００７４】
複数のダイオード１０６０は、ダイオード１０６２と、ダイオード１０６４と、ダイオード１０６６と、ダイオード１０６８とを含む。ダイオード１０６２は、ダイオード１０６４に直列に結合されている。ダイオード１０６６は、ダイオード１０６８に直列に結合されている。ダイオード１０６２およびダイオード１０６４は、ダイオード１０６６およびダイオード１０６８と並行している。接地基準信号（Ｖｓｓ）のための接地端子１０３０は、ダイオード１０６２およびダイオード１０６６のアノード部分に結合されている。電力信号（Ｖｄｄ）のための電力端子１０３２は、ダイオード１０６４およびダイオード１０６８のカソード部分に結合されている。ダイオード１０６２とダイオード１０６４との間の端子は、ダイオード７６２とダイオード７６４との間の端子に結合されている。ダイオード１０６６とダイオード１０６６との間の端子は、ダイオード７６６とダイオード７６８との間の端子に結合されている。
【００７５】
いくつかの実装形態では、回路図１０００は、ダイの内部静電放電（ＥＳＤ）保護構成要素２４０、パッケージ基板の静電放電（ＥＳＤ）保護構成要素２０６、および／またはインターポーザの静電放電（ＥＳＤ）保護構成要素９０６が、ダイ２０４および集積回路（ＩＣ）パッケージ２００についての累積静電放電（ＥＳＤ）保護をどのように提供し得るかを示す。
【００７６】
図１０は、集積回路（ＩＣ）パッケージについてのロバストな保護を提供するために、累積静電放電（ＥＳＤ）保護がどのように使用され得るかを示す。いくつかの実装形態では、累積静電放電（ＥＳＤ）保護は、より効果的で強力な静電放電（ＥＳＤ）保護を提供するために、互いに関連して使用される２つ以上の静電放電（ＥＳＤ）保護構成要素（たとえば、並列および／または直列に結合された静電放電（ＥＳＤ）保護構成要素）の使用である。たとえば、類推として、互いに直列に結合された２つの抵抗は、互いに直列に結合された個々の抵抗の各々よりも高い抵抗を有する等価抵抗を提供する。
【００７７】
同様に、互いに結合された２つ以上の静電放電（ＥＳＤ）保護構成要素は、個々の静電放電（ＥＳＤ）保護構成要素の各々よりも大きい静電放電（ＥＳＤ）保護を提供する累積静電放電（ＥＳＤ）保護構成要素を提供する。したがって、集積回路（ＩＣ）パッケージの異なる部分から静電放電（ＥＳＤ）保護構成要素をグループ化することによって、本開示は、効果的で効率的でロバストな静電放電（ＥＳＤ）保護を提供する。累積静電放電（ＥＳＤ）保護は、ダイ回路７０２の静電放電（ＥＳＤ）保護構成要素、パッケージ基板回路７０４の静電放電（ＥＳＤ）保護回路７０６、および／またはインターポーザ回路１００４の静電放電（ＥＳＤ）保護回路１００６からの静電放電（ＥＳＤ）保護を含み得る。
【００７８】
さらに、累積静電放電（ＥＳＤ）保護は、静電放電（ＥＳＤ）保護構成要素のうちの１つまたは複数が故障した場合、または設計どおりに動作しない場合でも、静電放電（ＥＳＤ）保護を提供し得る。したがって、いくつかの静電放電（ＥＳＤ）保護構成要素の使用による累積静電放電（ＥＳＤ）保護は、集積回路（ＩＣ）パッケージについてのフォールトトレラント静電放電（ＥＳＤ）保護を提供し得る。たとえば、パッケージ基板回路７０４に結合された静電放電（ＥＳＤ）保護回路７０６が故障した（または正常に動作しない）場合、インターポーザ回路１００４に結合された静電放電（ＥＳＤ）保護回路１００６は、（たとえば、ＩＣパッケージのダイなど）集積回路（ＩＣ）パッケージについての静電放電（ＥＳＤ）保護を提供するように依然として働き得る。
【００７９】
［静電放電（ＥＳＤ）保護構成要素を含む集積回路（ＩＣ）パッケージを作製するための例示的なシーケンス］
いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素を含む集積回路（ＩＣ）パッケージを設ける／作製することは、いくつかのプロセスを含む。図１１（図１１Ａ〜図１１Ｃを含む）は、静電放電（ＥＳＤ）保護構成要素であり得るデバイスパッケージ（たとえば、集積回路（ＩＣ）パッケージ）を設ける／作製するための例示的なシーケンスを示す。いくつかの実装形態では、図１１Ａ〜図１１Ｃのシーケンスは、図８の集積回路（ＩＣ）パッケージ８００および／または本開示内で説明される他の集積回路（ＩＣ）パッケージを設ける／作製するために使用され得る。
【００８０】
図１１Ａ〜図１１Ｃのシーケンスは、静電放電（ＥＳＤ）保護構成要素を含む集積回路（ＩＣ）パッケージを設ける／作製するためのシーケンスを単純化および／または明確にするために、１つまたは複数のステージを組み合わせてもよいことに留意されたい。いくつかの実装では、プロセスの順序が変更または修正され得る。
【００８１】
図１１Ａに示されるように、ステージ１は、誘電体層１１００が提供された後の状態を示す。誘電体層１１００はコア層であり得る。いくつかの実装形態では、誘電体層１１００はサプライヤによって提供される。いくつかの実装形態では、誘電体層１１００は作製される（たとえば、形成される）。
【００８２】
ステージ２は、第１の空洞１１０１および第２の空洞１１０３が誘電体層１１００内に形成された後の状態を示す。異なる実装は、第１の空洞１１０１および第２の空洞１１０３を異なる方式で形成し得る。いくつかの実装形態では、空洞を形成するためにレーザプロセスが使用され得る。
【００８３】
ステージ３は、第１の金属層１１０２および第２の金属層１１０４が誘電体層１１００上に形成された後の状態を示す。第１の金属層１１０２および第２の金属層１１０４の形成およびパターニングは、誘電体層１１００上に相互接続（たとえば、トレース、パッド、ビア）を形成し、画定し得る。異なる実装は、第１の金属層１１０２および第２の金属層１１０４を形成するために異なるプロセスを使用し得る。金属層をパターニングするためにフォトリソグラフィプロセス（たとえば、フォトエッチングプロセス）が使用され得る。パターニング方法は、モディファイドセミアディティブまたはセミアディティブパターニングプロセス（ＳＡＰ）を含み得る。
【００８４】
ステージ４は、空洞１１０７が誘電体層１１００内に形成された後の状態を示す。いくつかの実装形態では、誘電体層１１００の部分を形成（たとえば、除去）するためにレーザが使用される。
【００８５】
ステージ５は、相互接続を含む誘電体層１１００がキャリア１１１０に結合された後の状態を示す。
【００８６】
ステージ６は、誘電体層１１００（たとえば、コア層）の空洞１１０７内に静電放電（ＥＳＤ）保護構成要素８０６が配置された後の状態を示す。静電放電（ＥＳＤ）保護構成要素８０６は、本開示で説明した静電放電（ＥＳＤ）保護構成要素のいずれかであり得る。静電放電（ＥＳＤ）保護構成要素８０６は、キャリア１１１０上に配置される。
【００８７】
図１１Ｂに示されるように、ステージ７は、誘電体層１１００、空洞１１０７、および静電放電（ＥＳＤ）保護構成要素８０６の第１の面上に第２の誘電体層１１１４が形成された後の状態を示す。第２の誘電体層１１１４はプリペグ層であり得る。
【００８８】
ステージ８は、キャリア１１１０が誘電体層１１００から分離された（たとえば、切り離された）後の状態を示す。
【００８９】
ステージ９は、第３の誘電体層１１１６が誘電体層１１００の第２の側面上に形成された後の状態を示す。いくつかの実装形態では、第３の誘電体層１１１６と第２の誘電体層１１１４とは同一の誘電体層である。ステージ９は、第２の誘電体層１１１４および／または第３の誘電体層が静電放電（ＥＳＤ）保護構成要素８０６を少なくとも部分的にカプセル化することを示す。
【００９０】
ステージ１０は、空洞１１１７が第２の誘電体層１１１４内に形成され、空洞１１１９が第３の誘電体層１１１６内に形成された後の状態を示す。空洞を形成するためにフォトエッチングプロセスが使用され得る。ステージ１０は、第２および第３の誘電体層のためのビア空洞形成およびパターニングを含む。パターニング方法は、モディファイドセミアディティブまたはセミアディティブパターニングプロセス（ＳＡＰ）を含み得る。
【００９１】
ステージ１１は、相互接続１１２０（たとえば、ビア）および相互接続１１２１（たとえば、トレース）が第２の誘電体層１１１４内／上に形成され、相互接続１１２２（たとえば、ビア）および相互接続１１２３（たとえば、トレース）が第３の誘電体層１１１６内／上に形成された後の状態を示す。相互接続１１２０は、相互接続１１２１および静電放電（ＥＳＤ）保護構成要素８０６に結合される。
【００９２】
ステージ１２は、第１のはんだレジスト層１１２４が第２の誘電体層１１１４上に形成され、第２のはんだレジスト層１１２６が第３の誘電体層１１１６上に形成された後の状態を示す。ステージ１２は、誘電体層１１００、静電放電（ＥＳＤ）保護構成要素８０６、第２の誘電体層１１１４、第３の誘電体層１１１６、いくつかの相互接続（たとえば、相互接続１１２０）、第１のはんだレジスト層１１２４、および第２のはんだレジスト層１１２６を含む基板１１３０を示す。基板１１３０はパッケージ基板であり得る。基板１１３０は、基板２０２と同様であってよい。
【００９３】
図１１Ｃに示されるように、ステージ１３は、ダイ２０４が複数のはんだボール１１４２を通じて基板１１３０に結合された（たとえば、取り付けられた）後の状態を示す。ダイ２０４は、異なる方式で基板１１３０に結合され得る。いくつかの実装形態では、ダイ２０４は、図２に記載されているように、内部静電放電（ＥＳＤ）保護構成要素２４０を含み得る。
【００９４】
ステージ１４は、カプセル化層２１０が基板１１３０およびダイ２０４上に形成された後の状態を示す。いくつかの実装形態では、カプセル化層２１０は、モールドおよび／またはエポキシ充填を含む。
【００９５】
ステージ１５は、複数のはんだボール１１６０が基板１１３０に結合された後の状態を示す。いくつかの実装形態では、ステージ１５は、基板１１３０、静電放電（ＥＳＤ）保護構成要素８０６、ダイ２０４、およびカプセル化層２１０を含む集積回路（ＩＣ）パッケージ１１７０を示す。いくつかの実装形態では、集積回路（ＩＣ）パッケージ１１７０は、図８に記載され例示された集積回路（ＩＣ）パッケージ８００と同様である。
【００９６】
［静電放電（ＥＳＤ）保護構成要素を含む集積回路（ＩＣ）パッケージを作製するための例示的なシーケンス］
いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素を含むデバイスパッケージを設ける／作製することは、いくつかのプロセスを含む。図１２（図１２Ａ〜図１２Ｂを含む）は、静電放電（ＥＳＤ）保護構成要素を含むデバイスパッケージ（たとえば、集積回路（ＩＣ）パッケージ）を設ける／作製するための例示的なシーケンスを示す。いくつかの実装形態では、図１２Ａ〜図１２Ｂのシーケンスは、図９の集積回路（ＩＣ）パッケージ９００および／または本開示内で説明される他の集積回路（ＩＣ）パッケージを設ける／作製するために使用され得る。
【００９７】
図１２Ａ〜図１２Ｂのシーケンスは、静電放電（ＥＳＤ）保護構成要素を含む集積回路（ＩＣ）パッケージを設ける／作製するためのシーケンスを単純化および／または明確にするために、１つまたは複数のステージを組み合わせてもよいことに留意されたい。いくつかの実装では、プロセスの順序が変更または修正され得る。
【００９８】
図１２Ａに示されるように、ステージ１は、基板２０２が提供された後の状態を示す。基板２０２はパッケージ基板であり得る。基板２０２は、図２および図９に記載されているように、少なくとも１つの誘電体層（たとえば、コア層、プリペグ層）、いくつかの相互接続（たとえば、トレース、パッド、ビア）、および少なくとも１つのはんだレジスト層（たとえば、第１のはんだレジスト層、第２のはんだレジスト層）を含み得る。
【００９９】
ステージ２は、ダイ２０４が複数のはんだボール２４２を通じて基板２０２に結合された（たとえば、取り付けられた）後の状態を示す。ダイ２０４は、異なる方式で基板２０２に結合され得る。いくつかの実装形態では、ダイ２０４は、図２に記載されているように、内部静電放電（ＥＳＤ）保護構成要素２４０を含み得る。
【０１００】
ステージ３は、カプセル化層２１０が基板２０２およびダイ２０４上に形成された後の状態を示す。いくつかの実装形態では、カプセル化層２１０は、モールドおよび／またはエポキシ充填を含む。
【０１０１】
ステージ４は、静電放電（ＥＳＤ）保護構成要素２０６が基板２０２に結合された（たとえば、取り付けられた）後の状態を示す。いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素２０６を基板２０２に結合するために、はんだが使用され得る。しかしながら、異なる実装形態は、静電放電（ＥＳＤ）保護構成要素２０６を基板２０２に異なる方式で結合してもよい。
【０１０２】
ステージ５は、複数のはんだボール２５２が基板２０２に結合された後の状態を示す。いくつかの実装形態では、ステージ５は、基板２０２、静電放電（ＥＳＤ）保護構成要素２０６、ダイ２０４、およびカプセル化層２１０を含む集積回路（ＩＣ）パッケージ２００を示す。いくつかの実装形態では、ステージ５における集積回路（ＩＣ）パッケージ２００は、図２の集積回路（ＩＣ）パッケージ２００と同様である。
【０１０３】
図１２Ｂに示されるように、ステージ６は、インターポーザ９０２が設けられた後の状態を示す。インターポーザ９０２は、誘電体層９２０およびいくつかの相互接続１２００を含む。相互接続１２００は、トレース、ビア、および／またはパッドを含み得る。相互接続１２００は、図９に記載されているように、第１の複数の相互接続９７０、第２の複数の相互接続９７２、および第３の複数の相互接続９７４を含み得る。
【０１０４】
ステージ７は、静電放電（ＥＳＤ）保護構成要素９０６がインターポーザ９０２に結合された（たとえば、取り付けられた）後の状態を示す。いくつかの実装形態では、静電放電（ＥＳＤ）保護構成要素９０６をインターポーザ９０２に結合するために、はんだ相互接続が使用され得る。しかしながら、異なる実装形態は、静電放電（ＥＳＤ）保護構成要素９０６をインターポーザ９０２に異なる方式で結合してもよい。
【０１０５】
ステージ８は、複数のはんだボール９５２がインターポーザ９０２に結合された後の状態を示す。
【０１０６】
ステージ９は、静電放電（ＥＳＤ）保護構成要素９０６を含むインターポーザ９０２に集積回路（ＩＣ）パッケージ２００が結合された後の状態を示す。
【０１０７】
［静電放電（ＥＳＤ）保護構成要素を含む集積回路（ＩＣ）パッケージを作製するための方法の例示的な流れ図］
図１３は、静電放電（ＥＳＤ）保護構成要素を含むデバイスパッケージ（たとえば、集積回路（ＩＣ）パッケージ）を設ける／作製するための方法１３００の例示的な流れ図を示す。いくつかの実装形態では、図１３の方法は、図９の集積回路（ＩＣ）パッケージ２００および／または本開示内で説明される他の集積回路（ＩＣ）パッケージを設ける／作製するために使用され得る。
【０１０８】
図１３の流れ図は、集積回路（ＩＣ）パッケージを設けるための方法を単純化および／または明快にするために、１つまたは複数のプロセスを組み合わせ得ることに留意されたい。いくつかの実装では、プロセスの順序が変更または修正され得る。
【０１０９】
この方法では、（１３０５において）基板を設ける。いくつかの実装形態では、基板がサプライヤによって提供される。いくつかの実装形態では、基板が作製される（たとえば、形成される）。基板はパッケージ基板であり得る。基板（たとえば、基板２０２）は、誘電体層（たとえば、コア層）と、誘電体層上の金属層とを含み得る。
【０１１０】
この方法は、（１３１０において）基板内および基板上に相互接続を形成する。異なる実装形態は、異なるプロセスを使用して相互接続を形成することができる。金属層を相互接続にパターニングするためにフォトリソグラフィプロセス（たとえば、フォトエッチングプロセス）が使用され得る。パターニング方法は、モディファイドセミアディティブまたはセミアディティブパターニングプロセス（ＳＡＰ）を含み得る。
【０１１１】
この方法は、（１３１５において）静電放電（ＥＳＤ）保護構成要素（たとえば、静電放電（ＥＳＤ）保護構成要素２０６）を基板（たとえば、基板２０２）に結合する。静電放電（ＥＳＤ）保護構成要素は、はんだ相互接続を介して（またはバンプおよびはんだ相互接続を介して）基板に結合され得る。
【０１１２】
この方法は、（１３２０において）ダイ（たとえば、ダイ２０４）を基板（たとえば、基板２０２）に結合する。ダイは、内部静電放電（ＥＳＤ）保護構成要素（たとえば、静電放電（ＥＳＤ）保護構成要素２４０）を含み得る。ダイを基板に結合するために、複数のはんだボールが使用され得る。
【０１１３】
この方法は、（１３２５において）ダイおよび基板上にカプセル化層（たとえば、カプセル化層２１０）を形成する。カプセル化層はモールドおよび／またはエポキシ充填を含み得る。いくつかの実装形態では、基板、静電放電（ＥＳＤ）保護構成要素、ダイ、およびカプセル化層は、集積回路（ＩＣ）パッケージ（たとえば、集積回路（ＩＣ）パッケージ２００）を形成し得る。
【０１１４】
この方法は、（１３３０において）静電放電（ＥＳＤ）保護構成要素（たとえば、静電放電（ＥＳＤ）保護構成要素９０６）を含むインターポーザ（たとえば、インターポーザ９０２）に集積回路（ＩＣ）パッケージ（たとえば、集積回路（ＩＣ）パッケージ２００）を結合する。いくつかの実装形態では、いくつかの静電放電（ＥＳＤ）保護構成要素（たとえば、ダイの内部静電放電（ＥＳＤ）保護構成要素２４０、パッケージ基板の静電放電（ＥＳＤ）保護構成要素２０６、および／またはインターポーザの静電放電（ＥＳＤ）保護構成要素９０６）は、ダイ２０４および集積回路（ＩＣ）パッケージ２００についての累積静電放電（ＥＳＤ）保護を提供するように構成され得る。
【０１１５】
［静電放電保護（ＥＳＤ）モデル］
静電放電（ＥＳＤ）は、接触、電気的短絡、または絶縁破壊によって引き起こされる２つの帯電した物体間の急激な電気の流れである。静電気の蓄積は、摩擦電気または静電誘導によって引き起こされ得る。ＥＳＤは、異なる電荷を有する物体が互いに接近したとき、またはそれらの間の誘電体が破壊されたときに発生する。
【０１１６】
静電放電（ＥＳＤ）は、高感度の電子デバイス（たとえば、ダイ、集積回路（ＩＣ）パッケージ、デバイスパッケージ）に損傷を与える可能性がある。これらのデバイスは、高電圧にさらされると恒久的な損傷を受ける可能性がある。したがって、これらのデバイスは、あるレベルの静電放電（ＥＳＤ）に耐えるように設計されている。静電放電（ＥＳＤ）保護のレベルは、アセンブリ環境によって異なる。たとえば、モバイルデバイスは、自動車デバイスの静電放電（ＥＳＤ）要求のレベルとは異なるレベルの静電放電（ＥＳＤ）要件を有し得る。
【０１１７】
これらの異なる適用例（たとえば、モバイル適用例、自動車適用例）を考慮するために、デバイスまたはデバイスパッケージ（たとえば、集積回路（ＩＣ）パッケージ）が特定の適用例に適しているかどうか（たとえば、デバイスパッケージが自動車用デバイスおよび／または自動車適用例に使用できるかどうか）をテストし、判定するための異なるテストモデルが確立されている。
【０１１８】
静電放電（ＥＳＤ）デストモデルの例には、人体モデル（ＨＢＭ）テストモデルおよび帯電デバイスモデル（ＣＤＭ）テストモデルを含む。
【０１１９】
ＨＢＭテストモデルは、電子構成要素または電子デバイスのＥＳＤ損傷に対する感受性を特徴付けるために使用される。このテストは、人間が蓄積した電荷を有する場合に発生する可能性がある、電子構成要素上への人間の放電をシミュレートする。
【０１２０】
いくつかの実装形態では、ＨＢＭテストモデルは、充電抵抗器（たとえば１ＭΩ以上の抵抗器）およびキャパシタ（たとえば１００ｐＦキャパシタ）と直列に高電圧電源を適用することによって設定される。キャパシタが完全に充電された後、スイッチを使用してそれを高電圧電源および直列抵抗から除去し、放電抵抗器（たとえば、１．５ｋΩの抵抗器）および被試験デバイス（ＤＵＴ）（たとえば、デバイスパッケージ、集積回路（ＩＣ）パッケージ）と直列にそれを適用する。これにより、電圧は、放電抵抗器およびＤＵＴを介して完全に消散する。異なるＨＢＭテストモデルは、デバイスの適用例に応じて、高電圧電源範囲に異なる値を使用し得る。いくつかの実装形態では、テスト中に使用される電圧は、約０．５ｋＶと４ｋＶとの間であり得る。異なる実装形態は、約０．４Ａと３Ａとの間の異なるピーク電流を使用し得る。いくつかの実装形態では、ＨＢＭテストモデルは、約３００ナノ秒（ｎＳ）以下の放電時間を使用し得る。
【０１２１】
ＣＤＭテストモデルは、電子集積回路（ＩＣ）の経時的な電気的充電をもたらす、機械がしばしば無期限にとどまる自動製造環境においてしばしば生じるものをモデル化するために使用される。ＩＣの一部が接地導体と接触すると、部品のキャパシタンスにおける蓄積した電荷が放電する。
【０１２２】
いくつかの実装形態では、ＣＤＭテストモデルは、約２５０Ｖと１０００Ｖとの間の電圧を使用し得る。ＣＤＭテストモデルの例には、２５０Ｖ  ＣＤＭモデル、５００Ｖ  ＣＤＭモデル、７５０Ｖ  ＣＤＭモデル、および１０００Ｖ  ＣＤＭモデルがある。異なる実装形態は、約４Ａと１２Ａとの間の異なるピーク電流を使用し得る。いくつかの実装形態では、ＣＤＭテストモデルは、約１ナノ秒（ｎＳ）以下の放電時間を使用し得る。
【０１２３】
上述のように、使用されるＥＳＤテストモデルは、そのデバイスが使用されることが意図されている、または実装される適用例に依存する。たとえば、モバイルデバイスは、自動車用デバイスのＥＳＤテストモデルとは異なる特定のＥＳＤテストモデルを必要とし得る。
【０１２４】
いくつかの実装形態では、たとえば、モバイルデバイスにおいて、またはモバイル適用例として使用されるように設計されたデバイスパッケージ（たとえば、集積回路（ＩＣ）パッケージ）は、モバイルデバイスのテストモデルに合格し得るが、デバイス回路またはパッケージに変更を加えることなく、自動車用デバイスまたは自動車適用例のテストモデルに合格できない場合がある。いくつかの実装形態では、デバイスパッケージが異なるテストモデルに確実に合格するように、デバイスパッケージ内に１つまたは複数の静電放電保護（ＥＳＤ）構成要素が設けられる。いくつかの実装形態では、この手法を使用することによって、ダイおよびデバイスパッケージが最初に設計されたものとは異なる電子デバイスにおいて使用および実装されるデバイスパッケージを提供しながら、デバイスパッケージ内のダイを再設計する必要がなくなり、かなりの設計および製造コストが節約される。
【０１２５】
［例示的な電子デバイス］
図１４は、上述の集積回路デバイス、半導体デバイス、集積回路、ダイ、インターポーザ、パッケージ、またはパッケージオンパッケージ（ＰｏＰ）のいずれかと統合され得る様々な電子デバイスを示す。たとえば、モバイル電話デバイス１４０２、ラップトップコンピュータデバイス１４０４、および固定位置端末デバイス１４０６が、本明細書で説明する集積回路デバイス１４００を含んでもよい。集積回路デバイス１４００は、たとえば、本明細書で説明した集積回路、ダイ、集積回路デバイス、集積回路デバイスパッケージ、集積回路デバイス、パッケージオンパッケージデバイスのうちのいずれかとすることができる。図１４に示すデバイス１４０２、１４０４、１４０６は例にすぎない。また、他の電子デバイスは、限定はしないが、モバイルデバイス、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、メータ読取り機器などの固定位置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、サーバ、ルータ、自動車車両（たとえば、自律走行車両）内に実装された電子デバイス、またはデータもしくはコンピュータ命令を記憶し、もしくは取り出す任意の他のデバイス、あるいはそれらの任意の組合せを含むデバイス（たとえば、電子デバイス）のグループを含む集積回路デバイス１４００を特徴とする場合がある。
【０１２６】
図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１Ａ〜図１１Ｃ、図１２Ａ〜図１２Ｂ、図１３、および／または図１４に示される構成要素、特徴、および／または機能のうちの１つまたは複数が、再構成され、かつ／または単一の構成要素、特徴、または機能として組み合わされ、もしくはいくつかの構成要素または機能で実装され得る。本開示から逸脱することなく、追加の要素、構成要素、および／または機能がさらに追加され得る。本開示における図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１Ａ〜図１１Ｃ、図１２Ａ〜図１２Ｂ、図１３、および／または図１４、ならびにその対応する説明が、ダイおよび／またはＩＣに限定されないことにも留意されたい。いくつかの実装態様では、図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１Ａ〜図１１Ｃ、図１２Ａ〜図１２Ｂ、図１３、および／または図１４、ならびにその対応する説明は、集積回路デバイスを製造、作製、提供、および／または生産するために使用され得る。いくつかの実装形態では、デバイスは、ダイ、ダイパッケージ、集積回路（ＩＣ）、集積回路デバイス、集積回路（ＩＣ）パッケージ、デバイスパッケージ、ウエハ、半導体デバイス、パッケージオンパッケージ構造、および／またはインターポーザを含む場合がある。
【０１２７】
「例示的な」という単語は、本明細書では、「例、実例、または例証として機能する」を意味するために使用される。本明細書で「例示的」として説明されている任意の実装形態または態様は、必ずしも本開示の他の態様よりも好ましいまたは有利であると解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、議論された特徴、利点、または動作モードを含むことを必要としない。「結合される」という用語は、２つの物体間の直接的または間接的な結合を指すために本明細書で使用される。たとえば、物体Ａが物体Ｂに物理的に接触し、物体Ｂが物体Ｃに接触する場合、物体ＡとＣはやはり、直接的に物理的に互いに接触しない場合であっても、互いに結合されると見なされ得る。
【０１２８】
また、実装形態がフローチャート、フロー図、構造図、またはブロック図として示されるプロセスとして説明され得ることに留意されたい。フローチャートでは動作を順次処理として説明する場合があるが、動作の多くは、並列に実行するかまたはコンカレントに実行することができる。加えて、動作の順序は並べ替えられてよい。プロセスは、その動作が完了したとき、終了される。
【０１２９】
本明細書で説明した本開示の様々な特徴は、本開示から逸脱することなく様々なシステムにおいて実装され得る。本開示の上記の態様は例にすぎず、本開示を限定するものとして解釈されるべきではないことに留意されたい。本開示の態様の説明は、例示的であることを意図しており、特許請求の範囲を限定することを意図していない。したがって、本教示は、他のタイプの装置にも容易に適用することができ、多くの代替、修正、および変形が当業者には明らかであろう。
【符号の説明】
【０１３０】
１００  集積回路パッケージ
１０２  ダイ
１０６  パッケージ基板
１０８  プリント回路板（ＰＣＢ）
１１０  相互接続
１１２  はんだボール
１１６  はんだボール
２００  集積回路（ＩＣ）パッケージ
２０２  基板
２０４  ダイ
２０６  静電放電（ＥＳＤ）保護構成要素
２１０  カプセル化層
２２０  第１の誘電体層
２２２  第２の誘電体層
２２３  第３の誘電体層
２２４  第１のはんだレジスト層
２２６  第２のはんだレジスト層
２２７  相互接続
２４０  内部静電放電（ＥＳＰ）保護構成要素
２４２  第１の複数のはんだボール
２５０  プリント回路板（ＰＣＢ）
２７０  第１の複数の相互接続
２７２  第２の複数の相互接続
２７４  第３の複数の相互接続
３００  第１のＰ−（光Ｐドープ）層
３０２  第１のＮ−（光Ｎドープ）層
３０４  第２のＰ−層
３０６  静電放電（ＥＳＤ）保護構成要素構成
３０８  第１のＰ＋（重度Ｐドープ）層
３１０  第１のＮ＋（重度Ｎドープ）層
３１２  第２のＰ＋層
３２０  第２のＮ−層
３２２  第２のＮ＋層
３３０  第１のコンタクト相互接続
３４０  第２のコンタクト相互接続
３４２  第３のコンタクト相互接続
３５０  第４のコンタクト相互接続
３６０  第１のダイオード
３７０  第２のダイオード
５００  誘電体層
５０６  静電放電（ＥＳＤ）保護構成要素構成
５３０  第１の相互接続
５４０  第２の相互接続
５５０  第３の相互接続
６００  第１の相互接続
６１０  第２の相互接続
７０２  ダイ回路
７０４  パッケージ基板回路
７０６  静電放電（ＥＳＤ）保護回路
７０８  プリント回路板（ＰＣＢ）回路
７１０  第１の端子
７１２  第２の端子
７１４  第３の端子
７１６  第４の端子
７２０  ダイオード
７２２  ダイオード
７２４  ダイオード
７２６  ダイオード
７２８  ダイオード
７３０  接地端子
７３２  電力端子
７６０  ダイオード
７６２  ダイオード
７６４  ダイオード
７６６  ダイオード
７６８  ダイオード
８００  集積回路（ＩＣ）パッケージ
８０２  基板
８０６  静電放電（ＥＳＤ）保護構成要素
８７０  第１の複数の相互接続
８７２  第２の複数の相互接続
８７４  第３の複数の相互接続
９０２  インターポーザ
９０６  静電放電（ＥＳＤ）保護構成要素
９７０  第１の複数の相互接続
９７２  第２の複数の相互接続
９７４  第３の複数の相互接続
１００４  インターポーザ回路
１００６  静電放電（ＥＳＤ）保護回路
１０６０  複数のダイオード
１０６２  ダイオード
１０６４  ダイオード
１０６６  ダイオード
１０６８  ダイオード
１１００  誘電体層
１１０１  第１の空洞
１１０２  第１の金属層
１１０３  第２の空洞
１１０４  第２の金属層
１１０７  空洞
１１１０  キャリア
１１１４  第２の誘電体層
１１１６  第３の誘電体層
１１２０  相互接続
１１２１  相互接続
１１２２  相互接続
１１２３  相互接続
１１２４  第１のはんだレジスト層
１１２６  第２のはんだレジスト層
１１３０  基板
１２００  相互接続
１４００  集積回路デバイス
１４０２  モバイル電話デバイス
１４０４  ラップトップコンピュータデバイス
１４０６  固定位置端末デバイス
【図１】
2018525843.tif 000003
【図２】
2018525843.tif 000004
【図３】
2018525843.tif 000005
【図４】
2018525843.tif 000006
【図５】
2018525843.tif 000007
【図６】
2018525843.tif 000008
【図７】
2018525843.tif 000009
【図８】
2018525843.tif 000010
【図９】
2018525843.tif 000011
【図１０】
2018525843.tif 000012
【図１１Ａ】
2018525843.tif 000013
【図１１Ｂ】
2018525843.tif 000014
【図１１Ｃ】
2018525843.tif 000015
【図１２Ａ】
2018525843.tif 000016
【図１２Ｂ】
2018525843.tif 000017
【図１３】
2018525843.tif 000018
【図１４】
2018525843.tif 000019
【国際調査報告】
2018525843.tif 000020
2018525843.tif 000021