(57)【要約】  本発明はアレイ基板の製造方法、アレイ基板及び表示装置を提供する。前記製造方法は、ベースに、画素電極のパターンと、薄膜トランジスタのゲートのパターンとが形成されることと、ゲート絶縁層が形成されることと、パターニング処理により、薄膜トランジスタの活性層と、活性層上に形成されるソースおよびドレインとを含むパターンが形成されることと、パッシベーション層が形成され、パターニング処理により、ゲート絶縁層とパッシベーション層とを貫通する主ビアおよび、ドレインの一部領域下方に位置する主ビア延出部を含むパターンが形成され、そのうち、主ビアと主ビア延出部は貫通することと、前記ドレインの、ビア延出部から突出した部分が除去され、最終のビアを含むパターンが形成されることと、最終のビアを介してドレインを画素電極と電気的に接続する接続電極と、共通電極とを含むパターンが形成されることと、を含む。
2018523140.tif 000002
【特許請求の範囲】
【請求項１】
ベースに、画素電極を含むパターンが形成されるステップＳ１と、
ステップＳ１の後、前記ベースに、薄膜トランジスタのゲートを含むパターンが形成されるステップＳ２と、
ステップＳ２の後、前記ベースにゲート絶縁層が形成されるステップＳ３と、
ステップＳ３の後、前記ベースにパターニング処理により、薄膜トランジスタの活性層と、前記活性層に形成されたソース、ドレインとを含むパターンが形成されるステップＳ４と、
ステップＳ４の後、前記ベースにパッシベーション層が形成されるステップＳ５と、
ステップＳ５の後、前記ベースにパターニング処理により、前記ゲート絶縁層と前記パッシベーション層とを貫通した主ビアおよび、前記ドレインの一部領域下方に位置する主ビア延出部を含むパターンが形成され、そのうち前記主ビアと前記主ビア延出部は貫通するステップＳ６と、
ステップＳ６の後、前記ドレインの、前記主ビア延出部から突出した部分が除去され、最終のビアを含むパターンが形成されるステップＳ７と、
ステップＳ７の後、前記ベースには、前記最終のビアを介して前記ドレインを前記画素電極に電気的に接続する接続電極と、共通電極とを含むパターンが形成されるステップＳ８と、
を備えるアレイ基板の製造方法。
【請求項２】
前記アレイ基板は、薄膜トランジスタ領域、共通電極領域、前記薄膜トランジスタ領域と前記共通電極領域との間に位置するビア領域を備え、
前記ステップＳ６には、
前記パッシベーション層が形成されたベースに第１のフォトレジスト層が形成されるステップと、
ハーフトーンマスク板またはグレイトーンマスク板を用いて前記第１のフォトレジスト層を露光することで、前記第１のフォトレジスト層に、第１のフォトレジストが完全に除去された領域と、第１のフォトレジストが完全に残された領域と、第１のフォトレジストが一部残された領域とが形成され、そのうち、前記第１のフォトレジストが完全に除去された領域は前記ビア領域の中間領域に対応し、前記第１のフォトレジストが一部残された領域は前記薄膜トランジスタ領域のドレイン領域における、前記ビア領域に近い部分と、前記ビア領域における、前記薄膜トランジスタ領域に近い周辺領域とに対応し、前記第１のフォトレジストが完全に残された領域は上記領域以外の領域に対応し、現像処理後、前記第１のフォトレジストが完全に残された領域のフォトレジスト厚さは変化せず、前記第１のフォトレジストが完全に除去された領域のフォトレジストは完全に除去され、前記第１のフォトレジストが一部残された領域のフォトレジスト厚さは小さくなるステップと、
エッチング処理により、前記パッシベーション層と前記ゲート絶縁層の、前記第１のフォトレジストが完全に除去された領域下の部分を除去するステップと、
アッシング処理により、前記第１のフォトレジストが一部残された領域のフォトレジストを除去することで、前記パッシベーション層の、前記第１のフォトレジストが一部残された領域下に位置する部分と、前記ビア領域の、前記薄膜トランジスタ領域に近い周辺領域とを露出させるステップと、
エッチング処理により、前記パッシベーション層と前記活性層と前記ゲート絶縁層の、前記第１のフォトレジストが一部残された領域下の部分を除去することで、前記主ビアと前記主ビア延出部とを含むパターンが形成されるステップと、
残りのフォトレジストを除去するステップと、
を備える、請求項１に記載のアレイ基板の製造方法。
【請求項３】
前記第１のフォトレジスト層の厚さは２．２〜２．５μｍである、請求項２に記載のアレイ基板の製造方法。
【請求項４】
エッチング処理により、前記パッシベーション層と前記ゲート絶縁層の、前記第１のフォトレジストが完全に除去された領域下の部分を除去する前記ステップと、エッチング処理により、前記パッシベーション層と前記活性層と前記ゲート絶縁層の、前記第１のフォトレジストが一部残された領域下の部分を除去する前記ステップとで採用されるエッチング処理は、ドライエッチングである、請求項２に記載のアレイ基板の製造方法。
【請求項５】
ステップＳ７には、前記主ビアと前記主ビア延出部とを含むパターンが形成されたベースに、一回のパターニング処理により前記ドレインの、前記主ビア延出部から突出した部分が除去され、前記最終のビアを含むパターンが形成されるステップを備える、請求項１または２に記載のアレイ基板の製造方法。
【請求項６】
ステップＳ８には、透明導電薄膜が形成され、一回のパターニング処理により前記接続電極と前記共通電極とを含むパターンが形成されるステップを備える、請求項１または２に記載のアレイ基板の製造方法。
【請求項７】
前記共通電極領域は、交互に配列された第１の領域と第２の領域とを含み、ステップＳ８には、
前記主ビアと前記主ビア延出部とを含むパターンが形成されたベースに、第２のフォトレジスト層が形成されるステップと、
ハーフトーンマスク板またはグレイトーンマスク板を用いて前記第２のフォトレジスト層を露光することで、前記第２のフォトレジスト層に、第２のフォトレジストが完全に除去された領域と、第２のフォトレジストが完全に残された領域と、第２のフォトレジストが一部残された領域とが形成され、そのうち、前記第２のフォトレジストが完全に除去された領域は前記薄膜トランジスタ領域のソース領域、前記ビア領域、前記共通電極領域の第２の領域に対応し、前記第２のフォトレジストが一部残された領域は前記薄膜トランジスタ領域のドレイン領域に対応し、前記第２のフォトレジストが完全に残された領域は上記領域以外の、前記第１の領域を含む領域に対応し、現像処理後、前記第２のフォトレジストが完全に残された領域のフォトレジスト厚さは変化せず、前記第２のフォトレジストが完全に除去された領域のフォトレジストは完全に除去され、前記第２のフォトレジストが一部残された領域のフォトレジスト厚さは小さくなるステップと、
エッチング処理により、前記ドレインの、前記主ビア延出部から突出した部分が除去され、前記最終のビアを含むパターンが形成されるステップと、
アッシング処理により、第２のフォトレジストが一部残された領域のフォトレジストが除去されるステップと、
アッシング処理により、第２のフォトレジストが一部残された領域のフォトレジストが除去された後のベースに、透明導電薄膜が形成されるステップと、
段差剥離処理により残りのフォトレジストが除去されて、前記共通電極と前記接続電極のパターンが形成されるステップと、を備える、請求項１または２に記載のアレイ基板の製造方法。
【請求項８】
前記第２のフォトレジスト層の厚さは２．５〜３．０μｍである、請求項７に記載のアレイ基板の製造方法。
【請求項９】
ステップＳ４には、
活性層薄膜とソース・ドレイン金属薄膜が順に蒸着されるステップと、
グレイトーンマスク板またはハーフトーンマスク板を用いて、一回のパターニング処理により前記薄膜トランジスタの活性層および、前記活性層上の前記ソースと前記ドレインを含むパターンが形成されるステップと、を備える、請求項１〜８のいずれか１項に記載のアレイ基板の製造方法。
【請求項１０】
ステップＳ４には、
活性層薄膜が蒸着され、一回のパターニング処理により前記薄膜トランジスタの活性層を含むパターンが形成されるステップと、
ソース・ドレイン金属薄膜が蒸着され、別の一回のパターニング処理により前記薄膜トランジスタのソースとドレインとを含むパターンが形成されるステップと、を備える、請求項１〜８のいずれか１項に記載のアレイ基板の製造方法。
【請求項１１】
請求項１〜１０のいずれか１項に記載のアレイ基板の製造方法で製造されたアレイ基板。
【請求項１２】
請求項１１に記載のアレイ基板を含む表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示技術分野に属し、具体的にはアレイ基板の製造方法、アレイ基板及び表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶表示器（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ。略称ＴＦＴ−ＬＣＤ）は、重要なタブレット表示機器である。液晶を駆動する電界方向に応じて、薄膜トランジスタ液晶表示器は、垂直電界型と水平電界型とに分けることができる。垂直電界型ＴＦＴ−ＬＣＤは、アレイ基板において画素電極の形成を必要とし、カラー膜基板において共通電極の形成を必要とする（例えば、常用されるＴＮモードである）。一方、水平電界型ＴＦＴ−ＬＣＤは、アレイ基板に画素電極と共通電極とが同時に形成されることが必要とされる（例えば、アドバンスドスーパーディメンジョンスイッチ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｄｉｍｅｎｓｉｏｎ  Ｓｗｉｔｃｈ。略称ＡＤＳ）モードである）。ＡＤＳ技術とは平面電界広視野角コア技術を指し、その主な思想は、同じ平面上のスリット電極のエッジに発生する電界と、スリット電極層と板状電極層の間に発生する電界とにより多次元電界が形成されることで、液晶ボックス内のスリット電極間にある、電極直上の全ての配向の液晶分子を回転させることができ、これによって液晶動作効率を高めるとともに光透過率を上げるというものである。ＡＤＳ技術は、ＴＦＴ−ＬＣＤ製品の画像品質を向上させることができ、高解像度、高透過率、低消費電力、広視野角、高開口率、低色差、押しむら（ｐｕｓｈ  Ｍｕｒａ）がないなどのメリットを有する。異なるアプリケーションに対し、ＡＤＳ技術の改善技術には、高透過率Ｉ−ＡＤＳ技術、高開口率Ｈ−ＡＤＳ及び高解像度Ｓ−ＡＤＳ技術などがある。
【０００３】
下記製造方法に沿ってＩ−ＡＤＳモードのアレイ基板について説明する。
【０００４】
ステップ１では、ベースに第１の透明導電層が形成され、パターニング処理により画素電極（板状電極）を含むパターンが形成される。
【０００５】
ステップ２では、上記ステップが完了したベースにゲート金属薄膜が形成され、パターニング処理により薄膜トランジスタのゲートを含むパターンが形成される。
【０００６】
ステップ３では、上記ステップが完了したベースにゲート絶縁層が形成される。
【０００７】
ステップ４では、上記ステップが完了したベースに活性層薄膜が形成され、パターニング処理により活性層を含むパターンが形成される。
【０００８】
ステップ５では、上記ステップが完了したベースにソース・ドレイン金属薄膜が形成され、パターニング処理によりソースとドレインとを含むパターンが形成される。
【０００９】
ステップ６では、上記ステップが完了したベースにパッシベーション層が形成され、パターニング処理によりパッシベーション層とゲート絶縁層とを貫通した主ビアを含むパターンが形成される。
【００１０】
ステップ７では、上記ステップが完了したベースに第２の透明導電層が形成され、パターニング処理によりドレインと画素電極を主ビアを介して接続する接続電極が形成され、またパターニング処理により共通電極（スリット電極）のパターンが形成される。
【００１１】
従来技術には、ステップ６で主ビアが形成される過程において一般的に採用されるのはドライエッチングであるため、ソース・ドレイン金属薄膜はエッチングされることがないが、活性層の材料はポリシリコン、アモルファスシリコンなどであって、この時にエッチングされることになるため、ドレイン下方にアンダーカット（ｕｎｄｅｒｃｕｔ）という不備が生じるという問題が少なくとも存在することを発明者は発見した。ドレイン下方にアンダーカットの現象が生じるため、その後に形成される第２の透明導電層が容易にアンダーカットの位置で破断することは、理解し難いことではない。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、従来技術における不備に対し、ドレイン下方に生じるアンダーカットの問題を効果的に解消するアレイ基板の製造方法、アレイ基板及び表示装置を提供する。
【課題を解決するための手段】
【００１３】
本発明の実施例では、アレイ基板の製造方法を提供する。該製造方法には、
ベースに、画素電極を含むパターンが形成されるステップＳ１と、
ステップＳ１の後、前記ベースに、薄膜トランジスタのゲートを含むパターンが形成されるステップＳ２と、
ステップＳ２の後、前記ベースにゲート絶縁層が形成されるステップＳ３と、
ステップＳ３の後、前記ベースにパターニング処理により、薄膜トランジスタの活性層と、前記活性層に形成されたソース、ドレインとを含むパターンが形成されるステップＳ４と、
ステップＳ４の後、前記ベースにパッシベーション層が形成されるステップＳ５と、
ステップＳ５の後、前記ベースにパターニング処理により、前記ゲート絶縁層と前記パッシベーション層とを貫通した主ビアおよび、前記ドレインの一部領域下方に位置する主ビア延出部を含むパターンが形成され、そのうち前記主ビアと前記主ビア延出部は貫通するステップＳ６と、
ステップＳ６の後、前記ドレインの、前記主ビア延出部から突出した部分が除去され、最終のビアを含むパターンが形成されるステップＳ７と、
ステップＳ７の後、前記ベースには、前記最終のビアを介して前記ドレインを前記画素電極に電気的に接続する接続電極と、共通電極とを含むパターンが形成されるステップＳ８と、を備える。
【００１４】
例えば、前記アレイ基板は、薄膜トランジスタ領域、共通電極領域、前記薄膜トランジスタ領域と前記共通電極領域との間に位置するビア領域を備え、前記ステップＳ６には、
前記パッシベーション層が形成されたベースに第１のフォトレジスト層が形成されるステップと、
ハーフトーンマスク板またはグレイトーンマスク板を用いて前記第１のフォトレジスト層を露光することで、前記第１のフォトレジスト層に、第１のフォトレジストが完全に除去された領域と、第１のフォトレジストが完全に残された領域と、第１のフォトレジストが一部残された領域とが形成され、そのうち、前記第１のフォトレジストが完全に除去された領域は前記ビア領域の中間領域に対応し、前記第１のフォトレジストが一部残された領域は前記薄膜トランジスタ領域のドレイン領域における、前記ビア領域に近い部分と、前記ビア領域における、前記薄膜トランジスタ領域に近い周辺領域とに対応し、前記第１のフォトレジストが完全に残された領域は上記領域以外の領域に対応し、現像処理後、前記第１のフォトレジストが完全に残された領域のフォトレジスト厚さは変化せず、前記第１のフォトレジストが完全に除去された領域のフォトレジストは完全に除去され、前記第１のフォトレジストが一部残された領域のフォトレジスト厚さは小さくなるステップと、
エッチング処理により前記パッシベーション層と前記ゲート絶縁層の、前記第１のフォトレジストが完全に除去された領域下の部分を除去するステップと、
アッシング処理により、前記第１のフォトレジストが一部残された領域のフォトレジストを除去することで、前記パッシベーション層の、前記第１のフォトレジストが一部残された領域下に位置する部分と、前記ビア領域の、前記薄膜トランジスタ領域に近い周辺領域とを露出させるステップと、
エッチング処理により、前記パッシベーション層と前記活性層と前記ゲート絶縁層の、前記第１のフォトレジストが一部残された領域下の部分を除去することで、前記主ビアと前記主ビア延出部とを含むパターンが形成されるステップと、
残りのフォトレジストを除去するステップと、を、備える。
【００１５】
前記第１のフォトレジスト層の厚さは２．２〜２．５μｍであってよい。
【００１６】
例えば、エッチング処理により、前記パッシベーション層と前記ゲート絶縁層の、前記第１のフォトレジストが完全に除去された領域下の部分を除去する前記ステップと、エッチング処理により、前記パッシベーション層と前記活性層と前記ゲート絶縁層の、前記第１のフォトレジストが一部残された領域下の部分を除去する前記ステップとで採用されるエッチング処理は、ドライエッチングであってよい。
【００１７】
例えば、ステップＳ７には、
前記主ビアと前記主ビア延出部とを含むパターンが形成されたベースに、一回のパターニング処理により前記ドレインの、前記主ビア延出部から突出した部分が除去され、前記最終のビアを含むパターンが形成されるステップを備える。
【００１８】
例えば、ステップＳ８には、
透明導電薄膜が形成され、一回のパターニング処理により前記接続電極と前記共通電極とを含むパターンが形成されるステップを備える。
【００１９】
例えば、前記共通電極領域は、交互に配列された第１の領域と第２の領域を含み、ステップＳ８には、
前記主ビアと前記主ビア延出部とを含むパターンが形成されたベースに、第２のフォトレジスト層が形成されるステップと、
ハーフトーンマスク板またはグレイトーンマスク板を用いて前記第２のフォトレジスト層を露光することで、前記第２のフォトレジスト層に、第２のフォトレジストが完全に除去された領域と、第２のフォトレジストが完全に残された領域と、第２のフォトレジストが一部残された領域とが形成され、そのうち、前記第２のフォトレジストが完全に除去された領域は前記薄膜トランジスタ領域のソース領域、前記ビア領域、前記共通電極領域の第２の領域に対応し、前記第２のフォトレジストが一部残された領域は前記薄膜トランジスタ領域のドレイン領域に対応し、前記第２のフォトレジストが完全に残された領域は上記領域以外の、前記第１の領域を含む領域に対応し、現像処理後、前記第２のフォトレジストが完全に残された領域のフォトレジスト厚さは変化せず、前記第２のフォトレジストが完全に除去された領域のフォトレジストは完全に除去され、前記第２のフォトレジストが一部残された領域のフォトレジスト厚さは小さくなるステップと、
エッチング処理により前記ドレインの、前記主ビア延出部から突出した部分が除去され、前記最終のビアを含むパターンが形成されるステップと、
アッシング処理により、第２のフォトレジストが一部残された領域のフォトレジストが除去されるステップと、
アッシング処理により、第２のフォトレジストが一部残された領域のフォトレジストが除去された後のベースに、透明導電薄膜が形成されるステップと、
段差剥離処理により残りのフォトレジストが除去されて、前記共通電極と前記接続電極のパターンが形成されるステップと、を備える。
【００２０】
前記第２のフォトレジスト層の厚さは２．５〜３．０μｍであってよい。
【００２１】
例えば、ステップＳ４には、
活性層薄膜とソース・ドレイン金属薄膜が順に蒸着されるステップと、
グレイトーンマスク板またはハーフトーンマスク板を用いて、一回のパターニング処理により前記薄膜トランジスタの活性層および、前記活性層上の前記ソースと前記ドレインを含むパターンが形成されるステップと、を備える。
【００２２】
代替案として、ステップＳ４には、
活性層薄膜が蒸着され、一回のパターニング処理により前記薄膜トランジスタの活性層を含むパターンが形成されるステップと、
ソース・ドレイン金属薄膜が蒸着され、別の一回のパターニング処理により前記薄膜トランジスタのソースとドレインとを含むパターンが形成されるステップと、を備える。
【００２３】
本発明の実施例は、上記製造方法で製造されたアレイ基板をさらに提供する。
【００２４】
本発明の実施例は、上記アレイ基板を備える表示装置をさらに提供する。
【００２５】
本発明は、以下のような有益な効果を有する。
【００２６】
即ち、本発明のアレイ基板の製造方法では、パターニング処理により、ゲート絶縁層とパッシベーション層とを貫通した主ビアと、前記ドレインの一部領域下方に位置する主ビア延出部とを含むパターンを形成し、その後のステップにおいて主ビア延出部上方から突出したドレイン金属を効率良く除去することで、従来処理における、ドレインの下にアンダーカットが存在するという問題を解決しており、かつ処理ステップは増やさず、形成されたアレイ基板の機能はより良く、歩留まりはより高いというものである。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施例におけるアレイ基板の製造方法のステップＳ１の模式図である。
【図２】本発明の第１の実施例におけるアレイ基板の製造方法のステップＳ２の模式図である。
【図３】本発明の第１の実施例におけるアレイ基板の製造方法のステップＳ３の模式図である。
【図４】本発明の第１の実施例におけるアレイ基板の製造方法のステップＳ４の模式図である。
【図５】本発明の第１の実施例におけるアレイ基板の製造方法のステップＳ５およびステップＳ６の模式図である。
【図６】本発明の第１の実施例におけるアレイ基板の製造方法のステップＳ７の模式図である。
【図７】本発明の第１の実施例におけるアレイ基板の製造方法のステップＳ８の模式図である。
【図８】本発明の第１の実施例におけるアレイ基板の製造方法のステップＳ６の具体的な製造ステップの模式図である。
【図９】本発明の第１の実施例におけるアレイ基板の製造方法のステップＳ８の具体的な製造ステップの模式図である。
【発明を実施するための形態】
【００２８】
当業者が本発明の技術案をより良く理解できるよう、以下、図面と具体的な実施の形態を組み合わせて本発明についてさらに詳細に説明する。
【００２９】
まず、本発明の第１の実施例について説明する。
【００３０】
図１〜図９に示すように、本実施例ではアレイ基板の製造方法を提供し、該アレイ基板は、Ｉ−ＡＤＳモードのアレイ基板であり、少なくとも薄膜トランジスタと画素電極１とを含み、薄膜トランジスタはトップゲート型薄膜トランジスタまたはボトムゲート型薄膜トランジスタであってよい。トップゲート型薄膜トランジスタとボトムゲート型薄膜トランジスタの最も大きな相違点は、活性層４とゲート２の位置が異なるという点であることを当業者は理解できる。具体的には、活性層４がゲート２の下に位置する薄膜トランジスタをトップゲート型薄膜トランジスタと言い、活性層４がゲート２の上に位置する薄膜トランジスタをボトムゲート型薄膜トランジスタと言う。現在、アレイ基板の大部分においてボトムゲート型薄膜トランジスタが採用されている。なぜなら、ボトムゲート型薄膜トランジスタの金属ゲート２は、半導体活性層４の保護層とすることができ、バックライトから射出された光がアモルファスシリコン層に照射して生成される光キャリアが活性層４の電気学特性を破壊するのを防止することができるからである。よって、以下では、ボトムゲート型薄膜トランジスタを有するアレイ基板の製造方法を例として説明する。しかし、該製造方法は、本実施例を限定するものではなく、該製造方法は同様に、トップゲート型薄膜トランジスタを有するアレイ基板の製造に応用可能である。
【００３１】
本実施例において、パターニング処理はフォトリソグラフィ処理のみを含むか、或いは、フォトリソグラフィ処理とエッチングステップとを含むことができ、それと同時にプリント、インクジェットなどといった所定のパターンを形成するためのその他の処理をさらに含んでもよい。フォトリソグラフィ処理とは、成膜、露光、現像などの処理過程でフォトレジスト、マスク板、露光機などを用いてパターンを形成する処理を指す。本実施例において形成される構造に応じて、対応するパターニング処理を選択することができる。
【００３２】
本実施例におけるアレイ基板の製造方法は、具体的に以下のステップＳ１からステップＳ８を備える。
【００３３】
ステップＳ１では、ベース１０にパターニング処理により画素電極１を含むパターンが形成される。
【００３４】
具体的に該ステップにおいては、ベース１０は、ガラス、樹脂、サファイア、石英などの透明材料で製造でき、かつ予め洗浄される。該ステップにおいては、スパッタ法、加熱蒸着法、プラズマ増強化学気相蒸着（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ。略称ＰＥＣＶＤ）法、低圧化学気相蒸着（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ。略称ＬＰＣＶＤ）法、大気圧化学気相蒸着（Ａｔｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ。略称ＡＰＣＶＤ）法、或いは、電子サイクロトロン共鳴化学気相蒸着（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ。略称ＥＣＲ−ＣＶＤ）法で第１の透明導電薄膜を形成することができ、そして、該第１の透明導電薄膜に対し、フォトレジスト塗布、露光、現像、エッチング、フォトレジスト剥離が行われて、図１に示すような、画素電極１を含むパターンが形成される。
【００３５】
そのうち、第１の透明導電薄膜は、高反射率を有し、かつ一定の仕事関数要求を満たし、２層膜や３層膜構造、例えば、ＩＴＯ（インジウム錫酸化物）／Ａｇ（銀）／ＩＴＯまたはＡｇ／ＩＴＯ構造（或いは、上記構造におけるＩＴＯをＩＺＯ（インジウム亜鉛酸化物）、ＩＧＺＯ（インジウムガリウム亜鉛酸化物）またはＩｎＧａＳｎＯ（インジウムガリウム錫酸化物）に置き換える）がよく採用される。勿論、導電性および高仕事関数値を有する無機金属酸化物、有機導電ポリマーまたは金属材料で形成されてもよく、無機金属酸化物は、インジウム錫酸化物または酸化亜鉛を含み、有機導電ポリマーはＰＥＤＯＴ：ＰＳＳ、ＰＡＮＩ（ポリアニリン）を含み、金属材料は金、銅、銀、白金のうちの一種類または数種類を含む。
【００３６】
ステップＳ２では、図２に示すように、ステップＳ１が完了したベース１０に、パターニング処理により薄膜トランジスタのゲート２を含むパターンが形成される。
【００３７】
具体的に該ステップにおいては、スパッタ法、加熱蒸着法、プラズマ増強化学気相蒸着法、低圧化学気相蒸着法、大気圧化学気相蒸着法、或いは、電子サイクロトロン共鳴化学気相蒸着法でゲート金属薄膜が形成され、そして、該ゲート金属薄膜に対しフォトレジスト塗布、露光、現像、エッチング、フォトレジスト剥離が行われて薄膜トランジスタのゲート２を含むパターンが形成される。
【００３８】
そのうち、ゲート金属薄膜（ゲート２）を形成する材料は、モリブデン（Ｍｏ）、モリブデン−ニオブ合金（ＭｏＮｂ）、アルミニウム（Ａｌ）、アルミニウム−ネオジム合金（ＡｌＮｄ）、チタン（Ｔｉ）、銅（Ｃｕ）における一種類またはそれらのうちの複数種類の材料で形成された単層または多層複合積層であってよく、Ｍｏ及び／またはＡｌからなる単層または多層複合膜、或いは、ＭｏとＡｌを含む合金からなる単層または多層複合膜が望ましい。
【００３９】
ステップＳ３では、ステップＳ２が完了したベース１０に、ゲート絶縁層３が形成される。
【００４０】
具体的に該ステップにおいては、熱成長、常圧化学気相蒸着、低圧化学気相蒸着、プラズマ増強化学気相蒸着、スパッタなどの製造方法で、図３に示すような、ゲート絶縁層３を形成できる。
【００４１】
そのうち、ゲート絶縁層３を形成する材料は、シリコンの酸化物（ＳｉＯｘ）、シリコンの窒化物（ＳｉＮｘ）、ハフニウムの酸化物（ＨｆＯｘ）、シリコンの窒素酸化物（ＳｉＯＮ）アルミニウムの酸化物（ＡｌＯｘ）などであってよく、或いは、シリコンの酸化物（ＳｉＯｘ）、シリコンの窒化物（ＳｉＮｘ）、ハフニウムの酸化物（ＨｆＯｘ）、シリコンの窒素酸化物（ＳｉＯＮ）、アルミニウムの酸化物（ＡｌＯｘ）のうちの二種類または三種類からなる多層膜で構成される。
【００４２】
ステップＳ４では、ステップＳ３が完了したベース１０に、活性層薄膜とソース・ドレイン金属薄膜が順に蒸着され、パターニング処理により薄膜トランジスタの活性層４およびソース５１とドレイン５２を含むパターンが形成される。
【００４３】
具体的に該ステップにおいては、まず、プラズマ増強化学気相蒸着法または低圧化学気相蒸着法で活性層薄膜を蒸着でき、そして、スパッタ法、加熱蒸着法、プラズマ増強化学気相蒸着法、低圧化学気相蒸着法、大気圧化学気相蒸着法、或いは、電子サイクロトロン共鳴化学気相蒸着法でソース・ドレイン金属薄膜を形成でき、その後、ハーフトーンマスク（Ｈａｌｆ  Ｔｏｎｅ  Ｍａｓｋ。略称ＨＴＭ）またはグレイトーンマスク（Ｇｒａｙ  Ｔｏｎｅ  Ｍａｓｋ。略称ＧＴＭ）を用いて１回目のパターニング処理（成膜、露光、現像、ウエットエッチングまたはドライエッチング）により、図４に示すような、ソース５１と、ドレイン５２と、活性層４とを含むパターンが同時に形成される。
【００４４】
そのうち、活性層薄膜を形成する材料はアモルファスシリコン膜（ａ−Ｓｉ）またはポリシリコン膜（ｐ−Ｓｉ）であってよく、ソース・ドレイン金属薄膜（ソース５１とドレイン５２）を形成する材料は、モリブデン（Ｍｏ）、モリブデン−ニオブ合金（ＭｏＮｂ）、アルミニウム（Ａｌ）、アルミニウム−ネオジム合金（ＡｌＮｄ）、チタン（Ｔｉ）、銅（Ｃｕ）における一種類またはそれらのうちの複数種類の材料で形成された単層または多層複合積層であってよく、Ｍｏ及び／またはＡｌからなる単層または多層複合膜、或いは、ＭｏとＡｌを含む合金からなる単層や多層複合膜が望ましい。
【００４５】
勿論、ステップＳ４にて形成される活性層４、ソース５１、ドレイン５２は、二回のパターニング処理で形成されてもよく、つまり、活性層４は一回のパターニング処理で形成され、ソース５１とドレイン５２は別の一回のパターニング処理で形成される。
【００４６】
ステップＳ５では、ステップＳ４が完了したベース１０にパッシベーション層６が形成される。
【００４７】
具体的に該ステップにおいては、熱成長、常圧化学気相蒸着、低圧化学気相蒸着、プラズマ増強化学気相蒸着、プラズマ補助化学気相蒸着またはスパッタなどの製造方法でパッシベーション層６を形成できる。
【００４８】
そのうち、パッシベーション層６を形成する材料は、シリコンの酸化物（ＳｉＯｘ）、シリコンの窒化物（ＳｉＮｘ）、ハフニウムの酸化物（ＨｆＯｘ）、シリコンの窒素酸化物（ＳｉＯＮ）またはアルミニウムの酸化物（ＡｌＯｘ）などであってよく、或いは、シリコンの酸化物（ＳｉＯｘ）、シリコンの窒化物（ＳｉＮｘ）、ハフニウムの酸化物（ＨｆＯｘ）、シリコンの窒素酸化物（ＳｉＯＮ）、アルミニウムの酸化物（ＡｌＯｘ）のうちの二種類または三種類からなる多層膜で構成される。
【００４９】
ステップＳ６では、ステップＳ５が完了したベース１０に、パターニング処理によりゲート絶縁層３とパッシベーション層６とを貫通した主ビア７１と、主ビア延出部７２とを含むパターンが形成される。そのうち、図５に示すように、主ビア７１と主ビア延出部７２は貫通している。なお、主ビア延出部７２は、パターニング処理により主ビア７１が形成される過程において、ドレイン５２下方の活性層４とゲート絶縁層３に対し不可避にエッチングが行われて形成されるビアを指し、つまり、図５におけるドレイン５２の下面、活性層４とゲート絶縁層３の右側表面、ベース１０の上面、及び図５において点線で規定された部分である。
【００５０】
具体的には、アレイ基板は、薄膜トランジスタ領域（つまり、薄膜トランジスタ位置に対応する領域）、共通電極領域、薄膜トランジスタ領域と共通電極領域との間に位置するビア領域に分けられる。図８に示すように、ステップＳ６には具体的に、以下のステップＳ６１からＳ６６を備える。
【００５１】
ステップＳ６１では、パッシベーション層６に、第１のフォトレジスト層が形成される。
【００５２】
ステップＳ６２では、ハーフトーンマスク板またはグレイトーンマスク板を用いて第１のフォトレジスト層を露光、現像することで、第１のフォトレジスト層に、第１のフォトレジストが完全に除去された領域（図示しない）と、第１のフォトレジストが完全に残された領域９１と、第１のフォトレジストが一部残された領域９２とが形成される。第１のフォトレジストが完全に除去された領域は前記ビア領域の中間領域に対応し、第１のフォトレジストが一部残された領域９２は前記薄膜トランジスタ領域のドレイン領域における、前記ビア領域に近い部分と、前記ビア領域における、前記薄膜トランジスタ領域に近い周辺領域とに対応し、第１のフォトレジストが完全に残された領域９１は上記領域以外の、共通電極領域の第１の領域（その後で形成される共通電極８１の位置に対応する領域）と、薄膜トランジスタ領域の一部とを含む領域に対応する。現像処理後、第１のフォトレジストが完全に残された領域９１のフォトレジスト厚さは変化せず、第１のフォトレジストが完全に除去された領域のフォトレジストは完全に除去され、第１のフォトレジストが一部残された領域９２のフォトレジスト厚さは小さくなる。第１のフォトレジスト層の厚さは２．２〜２．５μｍであって、現像処理後、第１のフォトレジストが一部残された領域９２のフォトレジスト厚さは１〜２．５μｍである。
【００５３】
ステップＳ６３では、エッチング処理（具体的にはドライエッチングであってよい）により、パッシベーション層６とゲート絶縁層３における、第１のフォトレジストが完全に除去された領域下の部分が除去される。
【００５４】
ステップＳ６４では、アッシング処理により、第１のフォトレジストが一部残された領域９２のフォトレジストが除去されて、第１のフォトレジストが一部残された領域９２下に位置するパッシベーション層６の部分と、前記ビア領域の、前記薄膜トランジスタ領域に近い周辺領域とを露出させる。
【００５５】
ステップＳ６５では、エッチング処理により（具体的にはドライエッチングであってよい）、パッシベーション層６と活性層４とゲート絶縁層３における、第１のフォトレジストが一部残された領域９２下の部分が順に除去され、主ビア７１と主ビア延出部７２とを含むパターンが形成される。この時、ドレイン５２は主ビア延出部７２から突出する。
【００５６】
ステップＳ６６では、残りのフォトレジストが除去される。
【００５７】
ここで説明しておくべき点は、主ビア延出部７２の形成は、人為的で意図的に形成されるものではなく、活性層４の材料がポリシリコンもしくはアモルファスシリコンなどであるため、パッシベーション層６とゲート絶縁層３がエッチングされるとき、活性層４における、エッチングされたパッシベーション層６とゲート絶縁層３とに接触する部分が不可避にエッチングされて、ドレイン５２の下方に主ビア延出部７２が現れることになる。上記ステップにおいて、グレイトーンマスク板またはハーフトーンマスク板を用いる露光方法で形成された主ビア延出部７２は小さく、ドレイン５２下方に生じるアンダーカットをある程度改善するが、該欠陥を完全になくすことはできない。
【００５８】
勿論、一般的なマスク板を用いて、一回のエッチング処理により主ビア７１を形成しても良く、この時の主ビア延出部７２は大きく、ドレイン５２の下方に生じるアンダーカットの現象は顕著である。
【００５９】
ステップＳ７では、図６に示すように、ステップＳ６が完了したベース１０に、一回のパターニング処理によりドレイン５２の、主ビア延出部７２から突出した部分が除去され、最終のビア（該最終のビアは主ビア７１と主ビア延出部７２とを含む）を含むパターンが形成される。ここでのドレイン５２の主ビア延出部７２から突出した部分は、ドレイン５２が、その下にある活性層４が部分的にエッチングされてアンダーカットする部分を指す。ステップＳ７において採用されるのはウエットエッチング処理である。
【００６０】
ステップＳ８では、図７に示すように、ステップＳ７が完了したベース１０に、一回のパターニング処理により接続電極８２と共通電極８１とを含むパターンが形成される。そのうち、接続電極８２は前記最終のビアを介してドレイン５２を画素電極１と電気的に接続する。
【００６１】
具体的に、共通電極領域は、交互に配列された第１の領域（共通電極８１の位置に対応する領域）と第２の領域（相隣する２つの共通電極８１の間に対応する領域）である。図９に示すように、該ステップＳ８には具体的に、以下のステップＳ８１からＳ８６を備える。
【００６２】
ステップＳ８１では、主ビア７１と主ビア延出部７２とを含むパターンが形成されたベース１０に、第２のフォトレジスト層が形成される。
【００６３】
ステップＳ８２では、グレイトーンマスク板またはハーフトーンマスク板を用いて第２のフォトレジスト層を露光、現像することで、第２のフォトレジスト層に、第２のフォトレジストが完全に除去された領域（図示しない）と、第２のフォトレジストが完全に残された領域９４と、第２のフォトレジストが一部残された領域９５とが形成される。第２のフォトレジストが完全に除去された領域は前記薄膜トランジスタ領域のソース領域、前記ビア領域、前記共通電極領域の第２の領域に対応し、第２のフォトレジストが一部残された領域９５は前記薄膜トランジスタ領域のドレイン領域に対応し、第２のフォトレジストが完全に残された領域９４は上記領域以外の領域に対応する。現像処理後、第２のフォトレジストが完全に残された領域のフォトレジスト厚さは変化せず、第２のフォトレジストが完全に除去された領域のフォトレジストは完全に除去され、第２のフォトレジストが一部残された領域９５のフォトレジスト厚さは小さくなる。第２のフォトレジスト層の厚さは２．５〜３．０μｍであって、現像処理後、第２のフォトレジストが一部残された領域９５のフォトレジスト厚さは０．５〜１．０μｍである。
【００６４】
ステップＳ８３では、エッチング処理により、具体的にウェットエッチング処理により、ドレイン５２の、主ビア延出部７２上方から突出した部分が除去され、最終のビア（該最終のビアは主ビア７１と主ビア延出部７２とを含む）を含むパターンが形成される。
【００６５】
ステップＳ８４では、アッシング処理により、第２のフォトレジストが一部残された領域９５のフォトレジストが除去される。
【００６６】
ステップＳ８５では、透明導電膜（第２の透明導電薄膜）８０が蒸着される。透明導電膜８０の材料は、ＩＴＯ／Ａｇ／ＩＴＯ構造とＡｇ／ＩＴＯ構造のうちのどちらか一方、或いは、上記構造におけるＩＴＯをＩＺＯ、ＩＧＺＯ、ＩｎＧａＳｎＯのうちのいずれかに置き換えたものである。
【００６７】
ステップＳ８６では、段差剥離処理により残りのフォトレジストが除去されて、共通電極８１と接続電極８２とを含むパターンが形成される。
【００６８】
ここまででアレイ基板の製造は完了する。
【００６９】
本実施例で提供するアレイ基板の製造方法では、ドレイン下方に存在するアンダーカットの問題を効率よく解決しており、かつ処理ステップは増やさず、形成されたアレイ基板の機能はより良く、歩留まりはより高い。
【００７０】
また、本発明の第２の実施例では、第１の実施例の方法を用いて製造されたアレイ基板を提供し、その機能はより良好である。
【００７１】
また、本発明の第３の実施例では、第２の実施例のアレイ基板を含む表示装置を提供する。該表示装置は、液晶パネル、電子ペーパー、携帯電話、タブレットＰＣ、ＴＶ、表示器、ノートパソコン、デジタルフォトフレーム、ナビゲータといった表示機能を有する如何なる製品もしくは部品であってよい。
【００７２】
以上の実施の形態は、本発明の原理を説明するために用いた例としての実施の形態に過ぎず、本発明はこれに限定されるものではない。本分野における一般的な技術者にとって、本発明の思想および実質的な情況を逸脱しなければ、各種の変形および改善を行うことができ、これらの変形および改善も本発明の請求範囲と見なされる。
【符号の説明】
【００７３】
１  画素電極
２  ゲート
３  ゲート絶縁層
４  活性層
６  パッシベーション層
１０  ベース
５１  ソース
５２  ドレイン
７１  主ビア
７２  主ビア延出部
８１  共通電極
８２  接続電極
９１  第１のフォトレジストが完全に残された領域
９２  第１のフォトレジストが一部残された領域
９４  第２のフォトレジストが完全に残された領域
９５  第２のフォトレジストが一部残された領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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