(57)【要約】【課題】電界効果トランジスタ（ＦＥＴ）構造体の作製方法を提供する。【解決手段】垂直ＦＥＴ構造体の作製方法は、半導体基板上の第一垂直ＦＥＴの上にゲートを堆積する前に、該半導体基板上の第一垂直ＦＥＴの上に第一層を堆積するステップを含む。本方法は、半導体基板上の第二垂直ＦＥＴの上にゲートを堆積する前に、該半導体基板上の第二垂直ＦＥＴの上に第二層を堆積するステップをさらに含む。本方法は、第一垂直ＦＥＴ上の第一層を、第二垂直ＦＥＴ上の第二層よりも低い高さにエッチングするステップをさらに含む。本方法は、第一垂直ＦＥＴおよび第二垂直ＦＥＴ両方の上にゲート材料を堆積するステップをさらに含む。本方法は、第一垂直ＦＥＴおよび第二垂直ＦＥＴ両方の上のゲート材料を同一平面内の高さにエッチングするステップをさらに含む。【選択図】図２
2018537860.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第一垂直電解効果トランジスタ（ＦＥＴ）と、前記半導体基板上に形成された第二垂直ＦＥＴとを含む、
半導体構造体であって、
前記第一垂直ＦＥＴは、前記第二垂直ＦＥＴのゲート高さと同一平面内にあるゲート高さを有し、
前記第一垂直ＦＥＴは、前記第一垂直ＦＥＴ上のゲートの下方に第一層を含み、
前記第二垂直ＦＥＴは、前記第二垂直ＦＥＴ上のゲートの下方に第二層を含み、
前記第一垂直ＦＥＴ上の前記ゲートの下方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの下方の前記第二層は、第一半導体材料から成り、
前記第二垂直ＦＥＴ上の前記ゲートの下方の前記層は、前記第一垂直ＦＥＴ上の前記ゲートの下方の前記層と同一平面内にはなく、
前記第一垂直ＦＥＴ上の前記ゲートの底面は、前記第二垂直ＦＥＴ上の前記ゲートの底面と同一平面内にはない、
構造体。
【請求項２】
前記第一垂直ＦＥＴ上の前記ゲートの下方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの下方の前記第二層は、ソースを含み、前記第一垂直ＦＥＴの前記ゲートの下の前記ソースの最上面と前記第二垂直ＦＥＴの前記ゲートの下の前記ソースの最上面とは同一平面内にはない、請求項１に記載の構造体。
【請求項３】
前記第一垂直ＦＥＴ上の前記ゲートの下方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの下の前記第二層は、ドレインを含み、前記第一垂直ＦＥＴの前記ゲートの下の前記ドレインの最上面と前記第二垂直ＦＥＴの前記ゲートの下の前記ドレインの最上面とは同一平面内にはない、請求項１に記載の構造体。
【請求項４】
前記第一垂直ＦＥＴ上の前記ゲートの下方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの下方の前記第二層は、スペーサを含み、前記第一垂直ＦＥＴの前記スペーサと前記第二垂直ＦＥＴの前記スペーサとは厚さが異なる、請求項１に記載の構造体。
【請求項５】
前記第一垂直ＦＥＴ上の前記ゲートの下方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの下方の前記第二層は、高Ｋ誘電体を含み、前記第一垂直ＦＥＴの前記高Ｋ誘電体と前記第二垂直ＦＥＴ上の前記高Ｋ誘電体とは厚さが異なる、請求項１に記載の構造体。
【請求項６】
前記第一垂直ＦＥＴ上の前記ゲートの下方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの下方の前記第二層は、高Ｋ誘電体を含み、前記第一垂直ＦＥＴの前記高Ｋ誘電体は垂直部分と水平部分とを含み、前記第二垂直ＦＥＴ上の前記高Ｋ誘電体は垂直部分を含む、請求項１に記載の構造体。
【請求項７】
半導体基板上に形成された第一垂直電解効果トランジスタ（ＦＥＴ）と、前記半導体基板上に形成された第二垂直ＦＥＴとを含む、
半導体構造体であって、
前記第一垂直ＦＥＴは、前記第二垂直ＦＥＴのゲート高さと同一平面内にはないゲート高さを有し、
前記第一垂直ＦＥＴは、前記第一垂直ＦＥＴ上のゲートの上方に第一層を含み、
前記第二垂直ＦＥＴは、前記第二垂直ＦＥＴ上のゲートの上方に第二層を含み、
前記第一垂直ＦＥＴ上の前記ゲートの底面は、前記第二垂直ＦＥＴ上の前記ゲートの底面と同一平面内にある、
構造体。
【請求項８】
前記第一垂直ＦＥＴ上の前記ゲートの上方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの上方の前記第二層は、スペーサを含み、前記第一垂直ＦＥＴの前記スペーサと前記第二垂直ＦＥＴの前記スペーサとは厚さが異なる、請求項７に記載の構造体。
【請求項９】
垂直電解効果トランジスタ（ＦＥＴ）構造体を作製する方法であって、前記方法は、
半導体基板上の第一垂直ＦＥＴの上にゲートを堆積する前に、前記半導体基板上の前記第一垂直ＦＥＴの上に第一層を堆積するステップと、
前記半導体基板上の第二垂直ＦＥＴの上にゲートを堆積する前に、前記半導体基板上の前記第二垂直ＦＥＴの上に第二層を堆積するステップと、
前記第一垂直ＦＥＴ上の前記第一層を、前記第二垂直ＦＥＴ上の前記第二層よりも低い高さにエッチングするステップと、
前記第一垂直ＦＥＴおよび前記第二垂直ＦＥＴ両方の上にゲート材料を堆積するステップと、
前記第一垂直ＦＥＴおよび前記第二垂直ＦＥＴ両方の前記ゲート材料を同一平面内の高さにエッチングするステップと、
を含む、方法。
【請求項１０】
前記第一層および前記第二層がソースを含む、請求項９に記載の方法。
【請求項１１】
前記第一層および前記第二層がドレインを含む、請求項９に記載の方法。
【請求項１２】
前記第一層および前記第二層がスペーサを含む、請求項９に記載の方法。
【請求項１３】
前記第一垂直ＦＥＴ上の前記第一層をエッチングするステップが、前記第一層を除去するために前記第一層をエッチングするステップを含む、請求項１２に記載の方法。
【請求項１４】
前記第一垂直ＦＥＴ上の前記第一層をエッチングするステップが、前記第二層と対照して、スペーサ層の一部を除去するために前記第一層をエッチングするステップを含む、請求項１２に記載の方法。
【請求項１５】
前記第一層および前記第二層が、高Ｋゲート誘電体を含む、請求項９に記載の方法。
【請求項１６】
前記第一層および前記第二層が、垂直部分および水平部分を含む、請求項１５に記載の方法。
【請求項１７】
前記第一垂直ＦＥＴ上の前記第一層をエッチングするステップが、前記第一層の前記水平部分を除去するために前記第一層をエッチングするステップを含む、請求項１６に記載の方法。
【請求項１８】
前記第一垂直ＦＥＴ上の前記層をエッチングするステップが、前記第一層の前記水平部分の一部を除去するため前記層をエッチングするステップを含む、請求項１６に記載の方法。
【請求項１９】
垂直電解効果トランジスタ（ＦＥＴ）構造体を作製する方法であって、前記方法は、
半導体基板上の第一垂直ＦＥＴの上にゲート材料の第一層を堆積するステップと、
前記半導体基板上の第二垂直ＦＥＴの上にゲート材料の第二層を堆積するステップと、
前記第一垂直ＦＥＴ上のゲート材料の前記第一層をエッチングするステップと、
前記第二垂直ＦＥＴ上のゲート材料の前記第二層をエッチングするステップと、
を含み、
前記第一層の底面と前記第二層の前記底面とは同一平面内にあり、
前記第一層のゲート材料の最上面と前記第二層のゲート材料の最上面とは同一平面内にはない、
方法。
【請求項２０】
前記第一垂直ＦＥＴ上に第一スペーサ、および前記第二垂直ＦＥＴ上に第二スペーサを堆積するステップと、
前記第一スペーサおよび前記第二スペーサを同一平面内の高さにエッチングするステップと、
をさらに含む、請求項１９に記載の方法。
【請求項２１】
第一層および第二層を堆積するステップが、ゲート仕事関数金属およびゲート金属を堆積するステップを含む、請求項１９に記載の方法。
【請求項２２】
前記第一層をエッチングするステップが、前記ゲート金属の少なくとも一部をエッチングするステップを含む、請求項２１に記載の方法。
【請求項２３】
前記第一層をエッチングするステップおよび前記第二層をエッチングするステップが、前記ゲート仕事関数金属の少なくとも一部をエッチングするステップを含む、請求項２１に記載の方法。
【請求項２４】
前記第一層をエッチングするステップおよび前記第二層をエッチングするステップが、前記ゲート金属および前記ゲート仕事関数金属の少なくとも一部をエッチングするステップを含む、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスの分野に関し、さらに具体的には修正ゲート長の形成に関する。
【０００２】
半導体デバイスの作製は、シリコン・ウエハなどの半導体基板中および基板上に電子部品を形成することを伴う。これらの電子部品は、１つ以上の導電層、１つ以上の絶縁層、および、特定の電気特性を達成するために半導体基板の部分の中に様々なドーパントを注入することによって形成されたドープ領域を含み得る。半導体デバイスは、誘電材料によって分離され、様々なレベルで介在し重なり合っているメタライズパターンとともに、トランジスタ、抵抗、コンデンサなどを含み、これらは半導体デバイスを相互接続して集積回路を形成する。
【０００３】
金属酸化膜半導体電解効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）などの電解効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）は、広く使われている半導体デバイスである。一般に、ＦＥＴは３つの電極（ｔｅｒｍｉｎａｌ）、すなわち、ゲート構造体（またはゲート・スタック）、ソース領域、およびドレイン領域を有する。いくつかの例において、半導体の本体を第四の電極（ｔｅｒｍｉｎａｌ）と見なしてよい。ゲート・スタックは、出力電流、すなわち、ＦＥＴのチャネル部分中のキャリアの流れを、電場または磁場を介して制御するために使われる構造体である。基板のこのチャネル部分は、半導体デバイスがオンにされると導電性になる、半導体デバイスのソース領域とドレイン領域との間の領域である。ソース領域は、半導体デバイス中のドープされた領域で、ここから大多数のキャリアがチャネル部分の中に流入する。ドレイン領域は、このチャネル部分の終端に所在する、半導体デバイス中のドープされた領域であり、この中にソース領域からチャネル部分を通ってキャリアが流入し、このドレイン領域を通って半導体デバイスの外部に流出する。各電極（ｔｅｒｍｉｎａｌ）には、導電プラグまたはコンタクトが電気的に連結される。１つのコンタクトはソース領域に作られ、１つのコンタクトはドレイン領域に作られ、１つのコンタクトはゲート・スタックに作られる。
【０００４】
多ゲート・デバイス、または複数ゲート電解効果トランジスタ（ＭｕＧＦＥＴ：ｍｕｌｔｉｐｌｅ  ｇａｔｅ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）とは、ＭＯＳＦＥＴ（金属酸化膜半導体電解効果トランジスタ）を指し、これは単一のデバイス中に１つ以上のゲートを組み込んでいる。これら複数のゲートは、複数のゲート面が電気的に単一のゲートとしてふるまう単一のゲート電極によって、または独立したゲート電極によって制御されてよい。独立したゲート電極を用いる多ゲート・デバイスは、時として、多重独立ゲート電界効果トランジスタ（ＭＩＧＦＥＴ：Ｍｕｌｔｉｐｌｅ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の諸実施形態は、複数のゲート長は、異なるＩｏｎ（オン電流）対Ｉｏｆｆ（オフ電流）のデバイスポイントを可能にする一般的な機能であると認識する。本発明の諸実施形態は、横方向トランジスタでは、より短いゲートによる不十分なＩｏｆｆおよびより長いゲートによる接触抵抗の増加に起因して、７ｎｍおよびそれを超えるノードで複数のゲート長をサポートするのは極めて困難であると認識する。本発明の諸実施形態は、垂直トランジスタへの移行が複数のゲート長をサポートする余地を可能にすると認識する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、電界効果トランジスタ（ＦＥＴ）構造体の作製方法を開示する。本方法は、半導体基板上の第一垂直ＦＥＴの上にゲートを堆積する前に、該半導体基板上の第一垂直ＦＥＴの上に第一層を堆積するステップを含む。本方法は、半導体基板上の第二垂直ＦＥＴの上にゲートを堆積する前に、該半導体基板上の第二垂直ＦＥＴの上に第二層を堆積するステップをさらに含む。本方法は、第一垂直ＦＥＴ上の第一層を、第二垂直ＦＥＴ上の第二層よりも低い高さにエッチングするステップをさらに含む。本方法は、第一垂直ＦＥＴおよび第二垂直ＦＥＴ両方の上にゲート材料を堆積するステップをさらに含む。本方法は、第一垂直ＦＥＴおよび第二垂直ＦＥＴ両方の上のゲート材料を同一平面内の高さにエッチングするステップをさらに含む。
【０００７】
本発明の別の態様は、電界効果トランジスタ（ＦＥＴ）構造体の作製方法を開示する。本方法は、半導体基板上の第一垂直ＦＥＴの上にゲート材料の第一層を堆積するステップを含む。本方法は、半導体基板上の第二垂直ＦＥＴの上にゲート材料の第二層を堆積するステップをさらに含む。本方法は、該第一層の底面と第二層の底面とが同一平面内にあることをさらに含む。本方法は、第一垂直ＦＥＴ上のゲート材料の第一層をエッチングするステップをさらに含む。本方法は、第二垂直ＦＥＴ上のゲート材料の第二層をエッチングするステップをさらに含む。本方法は、該ゲート材料の第一層の最上面とゲート材料の第二層の最上面とが同一平面内にはないことをさらに含む。
【０００８】
本発明の別の態様は、電界効果トランジスタ（ＦＥＴ）構造体を開示する。本ＦＥＴ構造体は、半導体基板上に形成された第一垂直電解効果トランジスタ（ＦＥＴ）および該半導体基板上に形成された第二垂直ＦＥＴを含む。本構造体は、第二垂直ＦＥＴのゲート高さと同一平面内のゲート高さを有する第一垂直ＦＥＴをさらに含む。本構造体は、第一垂直ＦＥＴ上のゲートの下方に第一層を包含する該第一垂直ＦＥＴをさらに含む。本構造体は、第二垂直ＦＥＴ上のゲートの下方に第二層を包含する該第二垂直ＦＥＴをさらに含む。本構造体は、第一垂直ＦＥＴ上のゲートの下方の第一層および第二垂直ＦＥＴ上のゲートの下方の第二層が第一半導体材料から成ることをさらに含む。本構造体は、第二垂直ＦＥＴ上のゲートの下方の該層が、第一垂直ＦＥＴ上のゲートの下方の該層と同一平面内にはないことをさらに含む。本構造体は、第一垂直ＦＥＴ上のゲートの底面が、第二垂直ＦＥＴ上のゲートの底面と同一平面内にはないことをさらに含む。
【０００９】
本発明の別の態様は、電界効果トランジスタ（ＦＥＴ）構造体を開示する。本ＦＥＴ構造体は、半導体基板上に形成された第一垂直電解効果トランジスタ（ＦＥＴ）および該半導体基板上に形成された第二垂直ＦＥＴを含む。本構造体は、第二垂直ＦＥＴのゲート高さと同一平面内にはないゲート高さを有する第一垂直ＦＥＴをさらに含む。本構造体は、第一垂直ＦＥＴ上のゲートの上方に第一層を包含する第一垂直ＦＥＴをさらに含む。本構造体は、第二垂直ＦＥＴ上のゲートの上方に第二層を包含する第二垂直ＦＥＴをさらに含む。本構造体は、第一垂直ＦＥＴ上のゲートの底面が、第二垂直ＦＥＴ上のゲートの底面と同一平面内にあることをさらに含む。
【００１０】
以下の詳細な説明は、例として示すものでありこれらだけに限定することは意図されていないが、添付の図面と組み合わせにおいて最善に理解されよう。
【図面の簡単な説明】
【００１１】
【図１】本発明の諸実施形態による、垂直トランジスタの断面図を表す。
【図２】図２Ａは、本発明の或る実施形態による、垂直トランジスタの４分の１の断面図を表す。図２Ｂは、本発明の諸実施形態による、底部Ｓ／Ｄがより長い期間エッチングされた垂直トランジスタの４分の１の断面図を表す。
【図３】図３Ａは、本発明の或る実施形態による、垂直トランジスタの４分の１の断面図を表す。図３Ｂは、本発明の諸実施形態による、底部スペーサがより長い期間エッチングされた垂直トランジスタの４分の１の断面図を表す。
【図４】図４Ａは、本発明の或る実施形態による、垂直トランジスタの４分の１の断面図を表す。図４Ｂは、本発明の諸実施形態による、ＨｉＫフットもしくはＷＦ金属またはその両方がより長い期間エッチングされた垂直トランジスタの４分の１の断面図を表す。
【図５】図５Ａは、本発明の或る実施形態による、垂直トランジスタの４分の１の断面図を表す。図５Ｂは、本発明の諸実施形態による、ゲート最上部もしくはＷＦ金属またはその両方がより長い期間エッチングされた垂直トランジスタの４分の１の断面図を表す。
【発明を実施するための形態】
【００１２】
本明細書において請求対象の構造体および方法の詳細な実施形態を開示するが、但し、開示する実施形態は、様々な形態に具現化することが可能である請求対象の構造体および方法の単なる例示あることが理解されるものである。加えて、様々な実施形態に関連して示される諸例の各々も例示を意図したもので限定ではない。さらに、これらの図は必ずしも一定縮尺でなく、一部の特徴は特定の構成要素の細部を示すために誇張されることがある。したがって、本明細書で開示する特定の構造的および機能的な詳細は、限定としてではなく、単に、当業者が本開示の方法および構造体を様々に利用するための教示のための代表的なベースとして解釈されるべきである。
【００１３】
本明細書中の「一実施形態」、「或る実施形態」、「例示の実施形態」などへの言及は、説明される実施形態が特定の特徴、構造、または特性を含み得ることを示すが、あらゆる実施形態が、必ずしもその特定の特徴、構造、または特性を含むわけではない。その上、かかる語句は必ずしも同一の実施形態に言及してはいない。さらに、或る実施形態に関連して特定の特徴、構造、または特性が説明される場合、明示で述べるかどうかにかかわらず、他の実施形態に関してもかかる特徴、構造、または特性が影響することは当業者の知識内であることを前提としている。
【００１４】
以降で説明の目的で、用語「上部の」、「下部の」、「右の」、「左の」、「垂直な」、「水平な」、「最上部の」、「底部の」およびこれらの派生語は、描写図中の方位として本開示の構造体および方法に関係することになろう。用語「上に重なる」、「頂上に」、「上に」、「上に位置する」、または「頂上に位置する」は、第一構造体などの第一要素が、第二構造体などの第二要素の上に存在することを意味し、界面構造体などの介在要素が第一要素と第二要素との間に存在してもよい。用語「直接接触」は、第一要素と第二要素とが、これら２つの要素の界面に、いかなる導電層、絶縁層、または半導体層の介在もなく接続されていることを意味する。
【００１５】
本発明の諸実施形態は、複数のゲート長は、異なるＩｏｎ（オン電流）対Ｉｏｆｆ（オフ電流）のデバイスポイントを可能にする一般的な機能であると認識する。本発明の諸実施形態は、横方向トランジスタでは、より短いゲートによる不十分なＩｏｆｆおよびより長いゲートによる接触抵抗の増加に起因して、７ｎｍおよびそれを超えるノードで複数のゲート長をサポートするのは極めて困難であると認識する。本発明の諸実施形態は、垂直トランジスタへの移行が複数のゲート長をサポートする余地を可能にすると認識する。
【００１６】
本発明の諸実施形態の実装は様々な形態を取ることが可能で、例示的な実装の詳細を、図面を参照しながら以降に説明する。
【００１７】
図１は、本発明による、垂直トランジスタ１００の或る実施形態の断面図を表す。垂直トランジスタ１００は、図示されているよりも多いまたは少ない層を含んでもよく、当該技術分野で知られた一般的な垂直トランジスタを代表して示されている。いくつかの実施形態において、垂直トランジスタ１００は、単一ゲート設計、複数ゲート設計、またはラップアラウンド・ゲート設計を含んでよい。層１０２は、構造体の基部を表す。いくつかの実施形態では、層１０２は、シリコン・ウエハまたは当該技術分野で既知の任意の他の基部構造体であってよい。層１０４は、垂直トランジスタ１００の底部ソースまたはドレインに相当する。いくつかの実施形態では、チャネル（例えばチャネル１１４）を横切る流れの所望の方向の如何によって、垂直トランジスタ１００の設計者は、垂直トランジスタ１００の底部にソースもしくはドレインを必要とし得る。或る実施形態において、層１０４は、高濃度にドープされたソースもしくはドレインであってよい。層１２０は、デバイスの極性と同じドーピング極性を有する第一半導体層材料で構成することが可能である。いくつかの例において、ソース／ドレイン層（例えば層１２０）は、いくつかのベース半導体材料およびドーパントを含んでよい。例えば、層１２０は、シリコン、テルル、セレン、または他のｎ型ドーピング材料を含んでよい。別の例では、層１２０は、ｐ型ドーピング材料を含むことが可能である。さらに別の例では、層１２０は、イオン注入などの従来式の方法、または当業者に既知の任意の他の方法を使ってドーピングしてよい。
【００１８】
層１０６は、短絡を防止するために、ゲートを底部ソースもしくはドレインから絶縁するために用いられる底部スペーサであってよい。或る例において、スペーサは、ＳｉＮ（窒化ケイ素）、窒化化合物誘電材料、またはＳｉＯ２などの酸化物などの誘電材料とすることができる。いくつかの実施形態において、層１０６は、より薄小にエッチングすること、または堆積しないことが可能で、これにより、ゲート長（例えばゲート１１２）の増長が可能になり得る。いくつかの実施形態では、層１０８は、ＨｉＫ（高Ｋ）誘電体（例えば、高Ｋ誘電体は、化学的気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）、物理的気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、または他の同様な堆積方法によって堆積することができる）であってよい。ＨｉＫ材料のいくつかの例には、ＨｆＯ２、ＺｒＯ２、ＡＬ２Ｏ３、ＴｉＯ２、ＬａＡｌＯ３、ＨｆＳｉＯ２、Ｙ２Ｏ３などが含まれてよい。いくつかの実施形態では、層１０８は、層１０８の底部部分を低減または除去するためにエッチングされてよい。いくつかの実施形態では、垂直トランジスタ１００は、層１０８とチャネル１１４との間に、例えば層１１０などの追加ゲート誘電体を含めることが可能である。或る例では、層１１０は、ＳｉＮ（窒化ケイ素）、窒化化合物誘電材料、またはＳｉＯ２などの酸化物などの誘電材料を含んでよい。
【００１９】
いくつかの実施形態において、ゲート１１２は、仕事関数金属および低抵抗金属を含むことができる。或る例において、仕事関数金属は、ゲート１１２の内部表面を構成することができ、ゲート１１２は、１０８のＨｉＫ層に接触している。いくつかの実施形態では、ゲート１１２は、望ましいゲート高さに達するまでエッチングされてよい。ゲート１１２中で利用される材料のいくつかの例には、ＴｉＮ、Ｗ、Ｔａ、ＴａＮ、Ａｕなどが含まれてよい。ゲート１１２中で用いられる仕事関数金属の例には、ＴｉＮ、ＴｉＣ、ＴｉＡｌＣなどが含まれてよい。
【００２０】
いくつかの実施形態において、チャネル１１４は、垂直トランジスタ１００のソースとドレインと（例えば、層１０４と層１２０と）の間の高導電性の領域である。いくつかの実施形態では、チャネル１１４は、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、もしくはＩｎＧａＡｓなどの合金、または当該技術分野で広く使われる別のＩＶ族半導体などの材料を用いた低バンドギャップチャネルとすることができる。様々な実施形態において、層１１６は、層１０６と類似の最上部スペーサである。或る例において、層１１６は、ＳｉＮ（窒化ケイ素）、窒化化合物誘電材料、またはＳｉＯ２のような酸化物などの誘電材料を含んでよい。いくつかの実施形態では、層１２０は、高濃度にドープされたソースまたはドレインなどの最上部ソースもしくはドレインである。層１２０は、デバイスの極性と同じドーピング極性の第一半導体層材料で構成することが可能である。例えば、層１２０は、シリコン、テルル、セレン、または他のｎ型ドーピング材料を含んでよい。別の例では、層１２０はｐ型ドーピング材料を含むことが可能である。さらに別の例では、層１２０は、イオン注入などの従来式の方法、または当業者に既知の任意の他の方法を使ってドープされてよい。或る例において、層１０４はソースであり、したがって、層１２０はドレインである。別の例では、層１０４はドレインであり、したがって、層１２０はソースである。様々な実施形態において、層１２２は、垂直トランジスタ１００中で、ソースを、ゲート（例えばゲート１１２）およびチャネル（例えばチャネル１１４）の上方に包含できるようにする、ＳｉＮまたはＳｉ０２などの誘電材料である。
【００２１】
図２Ａおよび２Ｂは、同一のウエハ上に配置されたデバイス２００および２５０を表す。図２Ａは、本発明の或る実施形態による、垂直トランジスタの４分の１の断面図を表す。図２Ｂは、本発明の諸実施形態による、底部Ｓ／Ｄがより長い期間エッチングされた垂直トランジスタの４分の１の断面図を表す。いくつかの実施形態において、エッチングは、反応性イオン・エッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）、または当業者に既知の他の方法を用いて行えばよい。
【００２２】
図２Ａは、垂直トランジスタの断面図を表す。いくつかの実施形態において、図２Ａは、垂直トランジスタ１００の一般的表現であり得る。図２Ａは、基部２０２を含み、これは垂直トランジスタがその上に構築される（例えばシリコン）半導体基板である。また、図２Ａは、垂直トランジスタ２０４内に配置された底部ソースもしくはドレイン、および最上層２０６中に配置された最上部ソースもしくはドレインを含む。図２Ａは、図１の層１０６に対応する底部スペーサ２０８を含む。図２Ａは、図１中の層１０８に対応するＨｉＫゲート誘電材料２１０、図１中のゲート１１２に対応するゲートＷＦ（ｗｏｒｋ  ｆｕｎｃｔｉｏｎ（仕事関数））金属２１２およびゲート金属２１４、ならびに、図１中の層１１６に対応する最上部スペーサ２１６をさらに含む。
【００２３】
図２Ｂは、標準的な垂直トランジスタ（例えば、図２Ａの２００）と、ゲート長を調整するために修正された垂直トランジスタ（例えば、図２Ｂの２５０）との間の違いを示す断面図を表す。図２Ｂでは、垂直トランジスタ２５４の底部部分に示され、また図１の層１０４に対応する、底部ソースもしくはドレインは、いろいろな長さにエッチングすることが可能である。或る例において、図２Ａのデバイス２００はマスクされて、図２Ｂのデバイス２５０が選択的にエッチングされる。選択的エッチングの前に、図２Ａのデバイス２００をマスクすることによって、デバイス２５０がエッチングされる一方で、デバイス２００は変わらない。底部ソースもしくはドレイン（例えば、垂直トランジスタ２５４の低部部分）をエッチングすることによって、図２Ｂに対する全体的高さを図２Ａと同じに保ちながら（例えば、ゲート金属の最上面２１４と２６４の最上面とを同一平面内にして）、ゲート長を延長することが可能である。或る実施形態において、デバイス２５０の底部ソースもしくはドレインが選択的にエッチングされる。スペーサおよびＨｉＫゲート誘電体が加えられた後、次いで、デバイス２００および２５０両方にゲート材料が加えられ、これらは引き続いて同じゲート高さにエッチングされ、デバイス２５０に対しより長いゲートをもたらす。
【００２４】
或る例において、垂直トランジスタ２５４の底部ソースもしくはドレインは、垂直トランジスタ２０４の底部ソースもしくはドレインに比べより低背にエッチングされている。底部スペーサ２５８が、ＰＶＤ、ＣＶＤなど、材料をウエハ上に成長させる、塗布する、または別途に移送する工程を介して、図２Ａ中の底部スペーサ２０８と同じ量で加えられる。ＨｉＫゲート誘電体２６０が、図２Ａ中のＨｉＫゲート誘電体２１０と同様に加えられるが、但し、ＨｉＫゲート誘電体２６０およびＨｉＫゲート誘電体２１０は同一平面レベルにエッチングされる。或る例では、ＨｉＫゲート誘電体２１０およびＨｉＫゲート誘電体２６０は、デバイス２００および２５０に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。ゲートＷＦ金属２６２およびゲート金属２６４が、図２Ａ中のゲートＷＦ金属２１２およびゲート金属２１４と同じ仕方で加えられるが、但し、ゲートＷＦ金属２１２とゲートＷＦ金属２６２とは同一平面レベルにエッチングされる。或る例では、ゲートＷＦ金属２１２およびゲートＷＦ金属２６２は、デバイス２００および２５０に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上部スペーサ２６６が、図２Ａ中の最上部スペーサ２１６におけるように、ゲートの最上部を覆うために加えられるが、但し、最上部スペーサ２１６と最上部スペーサ２６６とは同一平面レベルにエッチングされる。或る例では、最上部スペーサ２１６および最上部スペーサ２６６は、デバイス２００および２５０に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上層２５６は、図２Ｂ中の最上部ソースもしくはドレインを示し、この層は図２Ａ中の最上層２０６と同じサイズである。
【００２５】
図３Ａおよび３Ｂは、同一のウエハ上に配置されたデバイス３００および３５０を表す。図３Ａは、本発明の或る実施形態による、垂直トランジスタの４分の１の断面図を表す。図３Ｂは、本発明の諸実施形態による、底部スペーサがより長い期間エッチングされた垂直トランジスタの４分の１の断面図を表す。いくつかの実施形態において、エッチングは、反応性イオン・エッチング（ＲＩＥ）または当業者に既知の他の方法を用いて行えばよい。
【００２６】
図３Ａは、垂直トランジスタの断面図を表す。いくつかの実施形態において、図３Ａは、垂直トランジスタ１００の一般的表現であり得る。図３Ａは、基部３０２を含み、これは垂直トランジスタがその上に構築される（例えばシリコン）半導体基板である。また、図３Ａは、垂直トランジスタ３０４内に配置された底部ソースもしくはドレイン、および最上層３０６中に配置された最上部ソースもしくはドレインを含む。図３Ａは、図１の層１０６に対応する底部スペーサ３０８を含む。図３Ａは、図１中の層１０８に対応するＨｉＫゲート誘電体３１０、図１中のゲート１１２に対応するゲートＷＦ（仕事関数）金属３１２およびゲート金属３１４、ならびに、図１中の層１１６に対応する最上部スペーサ３１６をさらに含む。
【００２７】
図３Ｂは、標準的な垂直トランジスタ（例えば、図３Ａのデバイス３００）と、ゲート長を調整するために修正された垂直トランジスタ（例えば、図３Ｂのデバイス３５０）との間の違いを示す断面図を表す。図３Ｂにおいて、垂直トランジスタ３５４の底部部分に示され、また図１の層１０４に対応する底部ソースもしくはドレインは、図３Ａにおけるのと同じサイズに維持される。或る実施形態において、底部スペーサをエッチングすることによって（例えば、図３Ｂ中のスペーサまたは図１中の層１０６を完全に除去するように、底部スペーサがエッチングされてしまっているので該スペーサが図示されていない）、図３Ｂに対する全体的高さを図３Ａと同じに保ちながら、ゲート長を延長することが可能である。或る実施形態では、図３Ｂ中のデバイス３５０の底部スペーサはより多くエッチングされる。或る例において、図３Ａのデバイス３００の底部スペーサ（例えば、底部スペーサ３０８）はマスクされて、図３Ｂのデバイス３５０が選択的にエッチングされる。選択的エッチングの前に、図３Ａのデバイス３００をマスクすることによって、デバイス３５０がエッチングされる一方、デバイス３００は変わらない。底部スペーサ（例えば、底部スペーサ３５８）をエッチングすることによって、図３Ｂに対する全体的高さを図３Ａと同じに保ちながら（例えば、ゲート金属３１４と３６４との最上部とを同一平面内にして）、ゲート長を延長することが可能である。或る実施形態において、図３Ｂ、デバイス３５０の底部スペーサは選択的にエッチングされる。次いで、デバイス３００および３５０両方にゲート材料が加えられ、これらは引き続いて同じゲート高さにエッチングされ、デバイス３５０に対しより長いゲートをもたらす。
【００２８】
或る例において、底部スペーサ３５８は、底部スペーサ３０８と比べより低背にエッチングされている。別の例では、底部スペーサ３５８を加えなくてもよく、または底部スペーサ３５８は、底部スペーサ３５８が完全に除去されるように（例えばＲＩＥエッチングで）エッチングされる。ＨｉＫゲート誘電体３６０が、図３Ａ中のＨｉＫゲート誘電体３１０と同じ様に加えられるが、但し、ＨｉＫゲート誘電体３６０とＨｉＫゲート誘電体３１０とは同一平面レベルにエッチングされる。或る例では、ＨｉＫゲート誘電体３１０およびＨｉＫゲート誘電体３６０は、デバイス３００および３５０に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。ゲートＷＦ金属３６２およびゲート金属３６４が、図３Ａ中のゲートＷＦ金属３１２およびゲート金属３１４と同じ仕方で加えられるが、但し、ゲートＷＦ金属３１２とゲートＷＦ金属３６２とは同一平面レベルにエッチングされる。或る例では、ゲートＷＦ金属３１２およびゲートＷＦ金属３６２は、デバイス３００および３５０に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上部スペーサ３６６が、ゲートの最上部を覆うために、図３Ａ中の最上部スペーサ３１６におけるのと同じ方法で加えられるが、但し、最上部スペーサ３１６と最上部スペーサ３６６とは同一平面レベルにエッチングされる。或る例では、最上部スペーサ３１６および最上部スペーサ３６６は、デバイス３００および３５０に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上層３５６は、図３Ｂ中の最上部ソースもしくはドレインを示し、該層は図３Ａ中の最上層３０６と同じサイズである。
【００２９】
図４Ａおよび４Ｂは、同一のウエハ上に配置されたデバイス４００および４５０を表す。図４Ａは、本発明の或る実施形態による、垂直トランジスタの４分の１の断面図を表す。図４Ｂは、本発明の諸実施形態による、ＨｉＫゲート誘電体がより長い期間エッチングされた垂直トランジスタの４分の１の断面図を表す。いくつかの実施形態において、エッチングは、反応性イオン・エッチング（ＲＩＥ）、または当業者に既知の他の方法を用いて行えばよい。
【００３０】
図４Ａは、垂直トランジスタの断面図を表す。いくつかの実施形態において、図４Ａは、垂直トランジスタ１００の一般的表現であり得る。図４Ａは、基部４０２を含み、これは垂直トランジスタがその上に構築される（例えばシリコン）半導体基板である。また、図４Ａは、垂直トランジスタ４０４内に配置された底部ソースもしくはドレイン、および最上層４０６中に配置された最上部ソースもしくはドレインを含む。図４Ａは、図１の層１０６に対応する底部スペーサ４０８を含む。図４Ａは、図１中の層１０８に対応するＨｉＫゲート誘電体４１０、図１中のゲート１１２に対応するゲートＷＦ（仕事関数）金属４１２およびゲート金属４１４、ならびに、図１中の層１１６に対応する最上部スペーサ４１６をさらに含む。
【００３１】
図４Ｂは、標準的な垂直トランジスタ（例えば、図４Ａのデバイス４００）と、ゲート長を調整するために修正されたトランジスタ（例えば、図４Ｂのデバイス４５０）との間の違いを示す断面図を表す。図４Ｂにおいて、垂直トランジスタ４５４の底部部分に示され、また図１の層１０４に対応する底部ソースもしくはドレインは、図４Ａにおけるのと同じサイズに維持される。底部スペーサ４５８が、図４Ａ中の底部スペーサ４０８と同じ量で加えられる。或る実施形態において、ＨｉＫゲート誘電体（例えば、図４Ｂ中のＨｉＫゲート誘電体４６０または図１中の層１０８）をエッチングすることによって、図４Ｂに対する全体的高さを図４Ａと同じに保ちながらゲート長を延長することが可能である。或る実施形態では、図４ＢのＨｉＫゲート誘電体はより多くエッチングされる。或る例において、図４Ａのデバイス４００のＨｉＫ誘電体（例えばＨｉＫ誘電材料４１０）はマスクされて、図４Ｂのデバイス４５０が選択的にエッチングされる。選択的エッチングの前に、図４Ａのデバイス４００をマスクすることによって、デバイス４５０がエッチングされる一方で、デバイス４００は変わらない。ＨｉＫゲート誘電体（例えばＨｉＫゲート誘電体４６０）をエッチングすることによって、図４Ｂに対する全体的高さを図４Ａと同じに保ちながら（例えば、ゲート金属４１４と４６４との最上部を同一平面内にして）、ゲート長を延長することが可能である。或る実施形態において、図４Ｂのデバイス４５０のＨｉＫゲート誘電体は選択的にエッチングされる。次いで、デバイス４００および４５０両方にゲート材料が加えられ、これらは引き続いて同じゲート高さにエッチングされ、デバイス４５０に対しより長いゲートをもたらす。
【００３２】
或る例において、ＨｉＫゲート誘電体４６０は、ＨｉＫゲート誘電体４１０と比べより低背にエッチングされている。別の例では、ＨｉＫゲート誘電体４６０は加えなくてもよく、またはＨｉＫゲート誘電体４６０の底部部分が完全に除去されるようにエッチングされてもよい。ゲートＷＦ金属４６２およびゲート金属４６４が、図４Ａ中のゲートＷＦ金属４１２およびゲート金属４１４と同じ仕方で加えられるが、但し、ゲートＷＦ金属４１２とゲートＷＦ金属４６２とは同一平面レベルにエッチングされる。或る例では、ゲートＷＦ金属４１２およびゲートＷＦ金属４６２は、デバイス４００および４５０に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上部スペーサ４６６が、ゲートの最上部を覆うために、図４Ａ中の最上部スペーサ４１６におけるのと同じ方法で加えられるが、但し、最上部スペーサ４１６と最上部スペーサ４６６とは同一平面レベルにエッチングされる。或る例では、最上部スペーサ４１６および最上部スペーサ４６６は、デバイス４００および４５０に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上層４５６は、図４Ｂ中の最上部ソースもしくはドレインを示し、該層は図４Ａ中の最上層４０６と同じサイズである。
【００３３】
図５Ａおよび５Ｂは、同一のウエハ上に配置されたデバイス５００および５５０を表す。図５Ａは、本発明の或る実施形態による、垂直トランジスタの４分の１の断面図を表す。図５Ｂは、本発明の諸実施形態による、ゲート金属がより長い時間エッチングされた垂直トランジスタの４分の１の断面図を表す。いくつかの実施形態において、エッチングは、反応性イオン・エッチング（ＲＩＥ）、または当業者に既知の他の方法を用いて行えばよい。
【００３４】
図５Ａは、垂直トランジスタの断面図を表す。いくつかの実施形態において、図５Ａは、垂直トランジスタ１００の一般的表現であり得る。図５Ａは、基部５０２を含み、これは垂直トランジスタがその上に構築される（例えばシリコン）半導体基板である。また、図５Ａは、垂直トランジスタ５０４内に配置された底部ソースもしくはドレイン、および最上層５０６中に配置された最上部ソースもしくはドレインを含む。図５Ａは、図１の層１０６に対応する底部スペーサ５０８を含む。図５Ａは、図１中の層１０８に対応するＨｉＫゲート誘電体５１０、図１中のゲート１１２に対応するゲートＷＦ（仕事関数）金属５１２およびゲート金属５１４、ならびに、図１中の層１１６に対応する最上部スペーサ５１６をさらに含む。
【００３５】
図５Ｂは、標準的な垂直トランジスタ（例えば、図５Ａのデバイス５００）と、ゲート長を調整するために修正されたトランジスタ（例えば、図５Ｂのデバイス５５０）との間の違いを示す断面図を表す。図５Ｂでは、垂直トランジスタ５５４の底部部分に示され、また図１の層１０４に対応する底部ソースもしくはドレインは、図５Ａにおけるのと同じサイズに維持される。底部スペーサ５５８が、図５Ａ中の底部スペーサ５０８と同じ量で加えられる。ＨｉＫゲート誘電体５６０が、図５Ａ中のＨｉＫゲート誘電体５１０と同じ様に加えられる。或る実施形態において、ゲートＷＦ金属（例えば、図５Ｂ中のゲートＷＦ金属５６２または図１中のゲート１１２）もしくはゲート金属（例えば、図５Ｂ中のゲート金属５６４または図１中のゲート１１２）またはその両方をエッチングすることによって、図５Ｂに対する全体的高さを図５Ａと同じに保ちながら、ゲート長を短縮することができる。或る実施形態では、図５ＢのゲートＷＦ金属５６２もしくはゲート金属５６４またはその両方はより多くエッチングされる。或る例において、図５Ａのデバイス５００のゲートＷＦ金属もしくはゲート金属またはその両方（例えば、ゲートＷＦ金属５１２もしくはゲート金属５１４またはその両方）はマスクされて、図５Ｂのデバイス５５０が選択的にエッチングされる。選択的エッチングの前に、図５Ａのデバイス５００をマスクすることによって、デバイス５５０がエッチングされる一方、デバイス５００は変わらない。ゲートＷＦ金属もしくはゲート金属またはその両方（例えば、ゲートＷＦ金属５６２もしくはゲート金属５６４またはその両方）をエッチングすることによって、図５Ｂに対する全体的高さを図５Ａと同じに保ちながら（例えば、ゲート金属５１４と５６４との最上部を同一平面内にして）、ゲート長を短縮することが可能である。
【００３６】
或る例において、ゲート金属５６４は、ゲート金属５１４と比べより低背にエッチングされている。別の例では、ゲートＷＦ金属５６２は、ゲートＷＦ金属５１２と比べより低背にエッチングされている。さらに別の例では、ゲート金属５６４およびゲートＷＦ金属５６２の両方がより低背にエッチングされている。最上部スペーサ５６６が、ゲートの最上部を覆うために、図５Ａ中の最上部スペーサ５１６におけるのと同じ方法で加えられるが、但し、最上部スペーサ５１６と最上部スペーサ５６６とは同一平面レベルにエッチングされる。或る例では、最上部スペーサ５１６および最上部スペーサ５６６は、デバイス５００および５５０に「あふれる」量で加えられ、その後、望ましい同一平面レベルにエッチバックされる。最上層５５６は、図５Ｂ中の最上部ソースもしくはドレインを示し、該層は図５Ａ中の最上層５０６と同じサイズである。
【００３７】
本発明の様々な実施形態の説明は例示の目的で提示されたものであり、網羅的であることも、または開示された実施形態に限定することも意図されていない。当業者には、本発明の範囲および趣旨から逸脱することのない多くの変更および変形が明白であろう。本明細書で使われた用語は、諸実施形態の原理、実際上の応用、または市販の技術に対する技術的な改良を最善に説明し、他の当業者が本明細書に開示された諸実施形態を理解できるように、選択されたものである。
【図１】
2018537860.tif 000003
【図２】
2018537860.tif 000004
【図３】
2018537860.tif 000005
【図４】
2018537860.tif 000006
【図５】
2018537860.tif 000007
【手続補正書】
【提出日】平成30年8月23日(2018.8.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第一垂直電解効果トランジスタ（ＦＥＴ）と、前記半導体基板上に形成された第二垂直ＦＥＴとを含む、
半導体構造体であって、
前記第一垂直ＦＥＴは、前記第二垂直ＦＥＴのゲート高さと同一平面内にあるゲート高さを有し、
前記第一垂直ＦＥＴは、前記第一垂直ＦＥＴ上のゲートの下方に第一層を含み、
前記第二垂直ＦＥＴは、前記第二垂直ＦＥＴ上のゲートの下方に第二層を含み、
前記第一垂直ＦＥＴ上の前記ゲートの下方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの下方の前記第二層は、第一半導体材料から成り、
前記第二垂直ＦＥＴ上の前記ゲートの下方の前記層は、前記第一垂直ＦＥＴ上の前記ゲートの下方の前記層と同一平面内にはなく、
前記第一垂直ＦＥＴ上の前記ゲートの底面は、前記第二垂直ＦＥＴ上の前記ゲートの底面と同一平面内にはない、
構造体。
【請求項２】
前記第一垂直ＦＥＴ上の前記ゲートの下方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの下方の前記第二層は、ソースを含み、前記第一垂直ＦＥＴの前記ゲートの下の前記ソースの最上面と前記第二垂直ＦＥＴの前記ゲートの下の前記ソースの最上面とは同一平面内にはない、請求項１に記載の構造体。
【請求項３】
前記第一垂直ＦＥＴ上の前記ゲートの下方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの下の前記第二層は、ドレインを含み、前記第一垂直ＦＥＴの前記ゲートの下の前記ドレインの最上面と前記第二垂直ＦＥＴの前記ゲートの下の前記ドレインの最上面とは同一平面内にはない、請求項１に記載の構造体。
【請求項４】
前記第一垂直ＦＥＴ上の前記ゲートの下方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの下方の前記第二層は、スペーサを含み、前記第一垂直ＦＥＴの前記スペーサと前記第二垂直ＦＥＴの前記スペーサとは厚さが異なる、請求項１に記載の構造体。
【請求項５】
前記第一垂直ＦＥＴ上の前記ゲートの下方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの下方の前記第二層は、高Ｋ誘電体を含み、前記第一垂直ＦＥＴの前記高Ｋ誘電体と前記第二垂直ＦＥＴ上の前記高Ｋ誘電体とは厚さが異なる、請求項１に記載の構造体。
【請求項６】
前記第一垂直ＦＥＴ上の前記ゲートの下方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの下方の前記第二層は、高Ｋ誘電体を含み、前記第一垂直ＦＥＴの前記高Ｋ誘電体は垂直部分と水平部分とを含み、前記第二垂直ＦＥＴ上の前記高Ｋ誘電体は垂直部分を含む、請求項１に記載の構造体。
【請求項７】
半導体基板上に形成された第一垂直電解効果トランジスタ（ＦＥＴ）と、前記半導体基板上に形成された第二垂直ＦＥＴとを含む、
半導体構造体であって、
前記第一垂直ＦＥＴは、前記第二垂直ＦＥＴのゲート高さと同一平面内にはないゲート高さを有し、
前記第一垂直ＦＥＴは、前記第一垂直ＦＥＴ上のゲートの上方に第一層を含み、
前記第二垂直ＦＥＴは、前記第二垂直ＦＥＴ上のゲートの上方に第二層を含み、
前記第一垂直ＦＥＴ上の前記ゲートの底面は、前記第二垂直ＦＥＴ上の前記ゲートの底面と同一平面内にある、
構造体。
【請求項８】
前記第一垂直ＦＥＴ上の前記ゲートの上方の前記第一層および前記第二垂直ＦＥＴ上の前記ゲートの上方の前記第二層は、スペーサを含み、前記第一垂直ＦＥＴの前記スペーサと前記第二垂直ＦＥＴの前記スペーサとは厚さが異なる、請求項７に記載の構造体。
【請求項９】
垂直電解効果トランジスタ（ＦＥＴ）構造体を作製する方法であって、前記方法は、
半導体基板上の第一垂直ＦＥＴの上にゲートを堆積する前に、前記半導体基板上の前記第一垂直ＦＥＴの上に第一層を堆積するステップと、
前記半導体基板上の第二垂直ＦＥＴの上にゲートを堆積する前に、前記半導体基板上の前記第二垂直ＦＥＴの上に第二層を堆積するステップと、
前記第一垂直ＦＥＴ上の前記第一層を、前記第二垂直ＦＥＴ上の前記第二層よりも低い高さにエッチングするステップと、
前記第一垂直ＦＥＴおよび前記第二垂直ＦＥＴ両方の上にゲート材料を堆積するステップと、
前記第一垂直ＦＥＴおよび前記第二垂直ＦＥＴ両方の前記ゲート材料を同一平面内の高さにエッチングするステップと、
を含む、方法。
【請求項１０】
前記第一層および前記第二層がソースを含む、請求項９に記載の方法。
【請求項１１】
前記第一垂直ＦＥＴ上の前記第一層をエッチングするステップが、前記第一層を除去するために前記第一層をエッチングするステップを含む、請求項１０に記載の方法。
【請求項１２】
前記第一垂直ＦＥＴ上の前記第一層をエッチングするステップが、前記第二層と対照して、スペーサ層の一部を除去するために前記第一層をエッチングするステップを含む、請求項１０に記載の方法。
【請求項１３】
前記第一層および前記第二層が、高Ｋゲート誘電体を含む、請求項９に記載の方法。
【請求項１４】
前記第一層および前記第二層が、垂直部分および水平部分を含む、請求項１３に記載の方法。
【請求項１５】
前記第一垂直ＦＥＴ上の前記第一層をエッチングするステップが、前記第一層の前記水平部分を除去するために前記第一層をエッチングするステップを含む、請求項１４に記載の方法。
【請求項１６】
前記第一垂直ＦＥＴ上の前記層をエッチングするステップが、前記第一層の前記水平部分の一部を除去するため前記層をエッチングするステップを含む、請求項１４に記載の方法。
【請求項１７】
垂直電解効果トランジスタ（ＦＥＴ）構造体を作製する方法であって、前記方法は、
半導体基板上の第一垂直ＦＥＴの上にゲート材料の第一層を堆積するステップと、
前記半導体基板上の第二垂直ＦＥＴの上にゲート材料の第二層を堆積するステップと、
前記第一垂直ＦＥＴ上のゲート材料の前記第一層をエッチングするステップと、
前記第二垂直ＦＥＴ上のゲート材料の前記第二層をエッチングするステップと、
を含み、
前記第一層の底面と前記第二層の前記底面とは同一平面内にあり、
前記第一層のゲート材料の最上面と前記第二層のゲート材料の最上面とは同一平面内にはない、
方法。
【国際調査報告】
2018537860.tif 000008
2018537860.tif 000009