(57)【要約】  一実装形態では、増幅器（３０５）は、複数のインダクタセルを備える負荷回路（３１０）と、入力信号を受信することと、増幅された信号を生成するために入力信号に基づいて負荷回路（３１０）を駆動することとを行うように構成された駆動回路（３１４）とを備える。増幅器（３０５）はまた、有効にされるインダクタセルの数を調整することによって増幅器（３０５）のピーキング利得をチューニングするように構成されたコントローラ（３５０）を備える。
2018527843.tif 000002
【特許請求の範囲】
【請求項１】
増幅器であって、
複数のインダクタセルを備える負荷回路と、
入力信号を受信することと、増幅された信号を生成するために前記入力信号に基づいて前記負荷回路を駆動することとを行うように構成された駆動回路と、
前記増幅器のピーキング利得をチューニングするために、有効にされる前記インダクタセルの数を調整するように構成されたコントローラと
を備える、増幅器。
【請求項２】
前記インダクタセルが漸進的にサイズ決定され、前記コントローラが、前記インダクタセルのうちの漸進的により小さいインダクタセルを有効にすることによって前記ピーキング利得を増加させるように構成された、請求項１に記載の増幅器。
【請求項３】
前記コントローラが、メモリ中のピーキング利得設定（peaking gain setting）に基づいて前記ピーキング利得をチューニングするように構成され、前記ピーキング利得設定が、有効にされるべき前記インダクタセルの数に対応する、請求項１に記載の増幅器。
【請求項４】
前記負荷回路が抵抗器をさらに備え、前記インダクタセルの各々は、
ドレインとゲートとソースとを有するインダクタトランジスタと、ここにおいて、前記インダクタトランジスタの前記ドレインが前記駆動回路に結合され、前記抵抗器が、前記インダクタトランジスタの前記ゲートと前記ドレインとの間に結合される、
前記インダクタトランジスタの前記ソースを電源レールに選択的に結合するように構成された第１のスイッチと、ここにおいて、前記コントローラが、前記インダクタセルを有効にするために前記第１のスイッチをオンにし、前記インダクタセルを無効にするために前記第１のスイッチをオフにするように構成された、
を備える、請求項１に記載の増幅器。
【請求項５】
前記インダクタセルの各々は、
ドレインとゲートとソースとを有するダイオード接続トランジスタと、ここにおいて、前記ダイオード接続トランジスタの前記ゲートと前記ドレインとが互いに連結され、前記ダイオード接続トランジスタの前記ドレインが前記駆動回路に結合される、
前記ダイオード接続トランジスタの前記ソースを前記電源レールに選択的に結合するように構成された第２のスイッチと、ここにおいて、前記コントローラが、前記インダクタセルを有効にするために前記第２のスイッチをオフにし、前記インダクタセルを無効にするために前記第２のスイッチをオンにするように構成された、
を備える、請求項４に記載の増幅器。
【請求項６】
前記抵抗器がチューナブル抵抗を有し、前記コントローラが、前記ピーキング利得の周波数をチューニングするために前記抵抗器の前記抵抗をチューニングするようにさらに構成された、請求項４に記載の増幅器。
【請求項７】
前記負荷回路が、チューナブルキャパシタンスを有するキャパシタをさらに備え、前記キャパシタが、前記インダクタセルの各々中の前記インダクタトランジスタの前記ソースと前記ゲートとの間に結合され、前記コントローラが、前記ピーキング利得の周波数をチューニングするために前記キャパシタの前記キャパシタンスをチューニングするようにさらに構成された、請求項４に記載の増幅器。
【請求項８】
前記インダクタセルの各々中の前記インダクタトランジスタがｐ形金属酸化物半導体（ＰＭＯＳ）トランジスタを備える、請求項４に記載の増幅器。
【請求項９】
前記負荷回路が、チューナブルキャパシタンスを有するフィードバックキャパシタをさらに備え、前記フィードバックキャパシタが、前記負荷回路中で正のフィードバックを与えるように構成され、前記コントローラが、前記ピーキング利得をチューニングするために、前記フィードバックキャパシタの前記キャパシタンスをチューニングするように構成された、請求項１に記載の増幅器。
【請求項１０】
増幅器のピーキング利得をチューニングするための方法であって、
入力信号を受信することと、
増幅された信号を生成するために、前記受信された入力信号に基づいて前記増幅器の負荷回路を駆動することと、前記負荷回路が複数のインダクタセルを備える、
有効にされる前記インダクタセルの数を調整することによって前記増幅器の前記ピーキング利得をチューニングすることと
を備える、方法。
【請求項１１】
前記インダクタセルが漸進的にサイズ決定され、前記ピーキング利得をチューニングすることが、前記インダクタセルのうちの漸進的により小さいインダクタセルを有効にすることによって前記ピーキング利得を増加させることを備える、請求項１０に記載の方法。
【請求項１２】
前記ピーキング利得をチューニングすることが、メモリ中のピーキング利得設定に基づき、前記ピーキング利得設定が、有効にされるべき前記インダクタセルの数に対応する、請求項１０に記載の方法。
【請求項１３】
前記負荷回路が抵抗器をさらに備え、前記インダクタセルの各々が、ドレインとゲートとソースとを有するインダクタトランジスタを備え、前記抵抗器が、前記インダクタセルの各々中の前記インダクタトランジスタの前記ゲートと前記ドレインとの間に結合され、前記ピーキング利得をチューニングすることが、前記それぞれのインダクタトランジスタの前記ソースを電源レールに結合することによって前記インダクタセルの各インダクタセルを有効にすることを備える、請求項１０に記載の方法。
【請求項１４】
前記抵抗器がチューナブル抵抗を有し、前記方法が、前記抵抗器の前記抵抗をチューニングすることによって前記ピーキング利得の周波数をチューニングすることをさらに備える、請求項１３に記載の方法。
【請求項１５】
前記負荷回路が、チューナブルキャパシタンスを有するキャパシタをさらに備え、前記キャパシタが、前記インダクタセルの各々中の前記インダクタトランジスタの前記ソースと前記ゲートとの間に結合され、前記方法が、前記キャパシタの前記キャパシタンスをチューニングすることによって前記ピーキング利得の周波数をチューニングすることをさらに備える、請求項１３に記載の方法。
【請求項１６】
前記負荷回路が、チューナブルキャパシタンスを有するフィードバックキャパシタをさらに備え、前記フィードバックキャパシタが、前記負荷回路中で正のフィードバックを与えるように構成され、前記ピーキング利得をチューニングすることが、前記フィードバックキャパシタの前記キャパシタンスをチューニングすることをさらに備える、請求項１０に記載の方法。
【請求項１７】
増幅器のピーキング利得をチューニングするための装置であって、
入力信号を受信するための手段と、
増幅された信号を生成するために、前記受信された入力信号に基づいて前記増幅器の負荷回路を駆動するための手段と、前記負荷回路が複数のインダクタセルを備える、
有効にされる前記インダクタセルの数を調整することによって前記増幅器の前記ピーキング利得をチューニングするための手段と
を備える、装置。
【請求項１８】
前記インダクタセルが漸進的にサイズ決定され、前記ピーキング利得をチューニングするための前記手段が、前記インダクタセルのうちの漸進的により小さいインダクタセルを有効にすることによって前記ピーキング利得を増加させるための手段を備える、請求項１７に記載の装置。
【請求項１９】
前記ピーキング利得をチューニングするための前記手段が、メモリ中のピーキング利得設定に基づいて前記ピーキング利得をチューニングするための手段を備え、前記ピーキング利得設定が、有効にされるべき前記インダクタセルの数に対応する、請求項１７に記載の装置。
【請求項２０】
前記負荷回路が抵抗器をさらに備え、前記インダクタセルの各々が、ドレインとゲートとソースとを有するインダクタトランジスタを備え、前記抵抗器が、前記インダクタセルの各々中の前記インダクタトランジスタの前記ゲートと前記ドレインとの間に結合され、前記ピーキング利得をチューニングするための前記手段が、前記それぞれのインダクタトランジスタの前記ソースを電源レールに結合することによって前記インダクタセルの各インダクタセルを有効にするための手段を備える、請求項１７に記載の装置。
【請求項２１】
前記抵抗器がチューナブル抵抗を有し、前記装置が、前記抵抗器の前記抵抗をチューニングすることによって前記ピーキング利得の周波数をチューニングするための手段をさらに備える、請求項２０に記載の装置。
【請求項２２】
前記負荷回路が、チューナブルキャパシタンスを有するキャパシタをさらに備え、前記キャパシタが、前記インダクタセルの各々中の前記インダクタトランジスタの前記ソースと前記ゲートとの間に結合され、前記装置が、前記キャパシタの前記キャパシタンスをチューニングすることによって前記ピーキング利得の周波数をチューニングするための手段をさらに備える、請求項２０に記載の装置。
【請求項２３】
前記負荷回路が、チューナブルキャパシタンスを有するフィードバックキャパシタをさらに備え、前記フィードバックキャパシタが、前記負荷回路中で正のフィードバックを与えるように構成され、前記ピーキング利得をチューニングするための前記手段が、前記フィードバックキャパシタの前記キャパシタンスをチューニングするための手段をさらに備える、請求項１７に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]  本出願は、その内容全体が参照により本明細書に組み込まれる、２０１５年９月１７日に米国特許商標庁に出願された非仮出願第１４／８５７，８０２号の優先権および利益を主張する。
【０００２】
[0002]  本開示の態様は、一般に増幅器（amplifier）に関し、より詳細には、ブーストされたピーキング（boosted peaking）を用いる増幅器に関する。
【背景技術】
【０００３】
[0003]  通信システムでは、信号がチャネル（たとえば、ケーブル）を渡って送信デバイスから受信デバイスに送信され得る。チャネルは帯域幅制限され得、ここで、チャネルは高い周波数（high frequency）における信号を減衰させる。周波数依存減衰は、チャネルを渡って送信される信号、特に高周波数信号（high frequency signal）（たとえば、高データレート信号）中のひずみを引き起こすことがある。これに対処するために、受信デバイスは、高い周波数における信号減衰（signal attenuation）を補償するために、（等化器とも呼ばれる）高い周波数におけるブーストされたピーキングを用いる増幅器を含み得る。補償は、受信デバイスが、より高い周波数における信号を受信し、したがって、より高いデータレートでデータを受信することを可能にする。
【発明の概要】
【０００４】
[0004]  以下は、１つまたは複数の実施形態の基本的理解を与えるために、そのような実施形態の簡略化された概要を提示する。この概要は、すべての企図された実施形態の包括的な概観ではなく、すべての実施形態の主要または重要な要素を識別するものでも、いずれかまたはすべての実施形態の範囲を定めるものでもない。その唯一の目的は、後で提示されるより詳細な説明の導入として、１つまたは複数の実施形態のいくつかの概念を簡略化された形で提示することである。
【０００５】
[0005]  第１の態様によれば、増幅器が提供される。本増幅器は、複数のインダクタセル（inductor cell）を備える負荷回路（load circuit）と、入力信号（input signal）を受信することと、増幅された信号を生成するために入力信号に基づいて負荷回路を駆動する（drive）こととを行うように構成された駆動回路（drive circuit）とを備える。本増幅器は、本増幅器のピーキング利得（peaking gain）をチューニングする（tune）ために、有効（enable）にされるインダクタセルの数を調整する（adjust）ように構成されたコントローラ（controller）をさらに備える。
【０００６】
[0006]  第２の態様は、増幅器のピーキング利得をチューニングするための方法に関する。本方法は、入力信号を受信することと、増幅された信号を生成するために、受信された入力信号に基づいて増幅器の負荷回路を駆動することと、負荷回路が複数のインダクタセルを備える、を備える。本方法はまた、有効にされるインダクタセルの数を調整することによって増幅器のピーキング利得をチューニングすることを備える。
【０００７】
[0007]  第３の態様は、増幅器のピーキング利得をチューニングするための装置に関する。本装置は、入力信号を受信するための手段と、増幅された信号を生成するために、受信された入力信号に基づいて増幅器の負荷回路を駆動するための手段と、負荷回路が複数のインダクタセルを備える、を備える。本装置は、有効にされるインダクタセルの数を調整することによって増幅器のピーキング利得をチューニングするための手段をさらに備える。
【０００８】
[0008]  上記および関連する目的を達成するために、１つまたは複数の実施形態は、以下で十分に説明され、特に特許請求の範囲で指摘される特徴を備える。以下の説明および添付の図面は、１つまたは複数の実施形態のいくつかの例示的な態様を詳細に記載する。ただし、これらの態様は、様々な実施形態の原理が採用され得る様々な方法のほんのいくつかを示すものであり、説明される実施形態は、すべてのそのような態様およびそれらの均等物を含むものとする。
【図面の簡単な説明】
【０００９】
【図１】[0009]  本開示のいくつかの態様による、例示的な通信システムを示す図。
【図２】[0010]  本開示のいくつかの実施形態による、チャネルの例示的な周波数応答（frequency response）と、ブーストされたピーキングを用いる増幅器の例示的な周波数応答とを示すプロット。
【図３】[0011]  本開示のいくつかの態様による、ブーストされたピーキングを用いる増幅器を示す図。
【図４】[0012]  本開示のいくつかの態様による、アクティブインダクタセル（active inductor cell）を示す図。
【図５】[0013]  本開示のいくつかの態様による、ピーキング制御（peaking control）に応じたピーキング利得の例を示すグラフ。
【図６】[0014]  本開示のいくつかの態様による、ピーキング制御に応じたインダクタセルサイズ（inductor cell size）の例を示すグラフ。
【図７】[0015]  本開示のいくつかの態様による、ピーキング制御に応じたピーキング利得ステップサイズ（peaking gain step size）の例を示す図。
【図８】[0016]  本開示のいくつかの態様による、漸進的にサイズ決定されたインダクタセル（progressively sized inductor cell）の場合のための異なるピーキング制御設定（peaking control setting）についてのピーキング利得を示す図。
【図９】[0017]  本開示のいくつかの態様による、一様にサイズ決定されたインダクタセルの場合のための異なるピーキング制御設定についてのピーキング利得を示す図。
【図１０】[0018]  本開示のいくつかの態様による、増幅器のピーキング利得をチューニングするためのチューナブルフィードバックキャパシタ（tunable feedback capacitor）を備える、ブーストされたピーキングを用いる増幅器を示す図。
【図１１】[0019]  本開示のいくつかの態様による、図１０中の増幅器のためのピーキング制御に応じたピーキング利得の例を示す図。
【図１２】[0020]  本開示のいくつかの態様による、図１０中の増幅器のためのピーキング制御に応じたピーキング利得ステップサイズの例を示す図。
【図１３】[0021]  本開示のいくつかの態様による、図１０中の増幅器のための異なるピーキング制御設定についてのピーキング利得を示す図。
【図１４】[0022]  本開示のいくつかの態様による、異なる抵抗設定についてのピーキング利得ロケーション（peaking gain location）の例を示すグラフ。
【図１５】[0023]  本開示のいくつかの態様による、増幅器のピーキング周波数（peaking frequency）をチューニングするためのチューナブル抵抗器（tunable resistor）の例示的な実装形態を示す図。
【図１６】[0024]  本開示のいくつかの態様による、増幅器のピーキング周波数をチューニングするためのチューナブルキャパシタ（tunable capacitor）を備える、ブーストされたピーキングを用いる増幅器を示す図。
【図１７】[0025]  本開示のいくつかの態様による、増幅器のピーキング利得をチューニングするための方法を示すフローチャート。
【発明を実施するための形態】
【００１０】
[0026]  添付の図面に関して以下に記載される発明を実施するための形態は、様々な構成を説明するものであり、本明細書で説明される概念が実施され得る構成のみを表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、そのような概念を不明瞭にしないように、よく知られている構造および構成要素がブロック図の形式で示される。
【００１１】
[0027]  図１は、チャネル１３０を介して送信デバイス１１５から受信デバイス１４０にデータを送信するための通信システム１１０の一例を示す。通信システム１１０は、たとえば、チャネル１３０を介して高速シリアルデータ（たとえば、５ギガビット／ｓ以上）を送信するためにシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）システム中で使用され得る。この点について、送信デバイス１１５は、パラレルデータストリーム（parallel data stream）を高速シリアルデータストリーム（serial data stream）に変換するためのシリアライザ（Serializer）１２０と、チャネル１３０を介してシリアルデータストリームを送信するための送信機１２５とを含み得る。受信デバイス１４０は、チャネル１３０からシリアルデータストリームを受信するための受信機１５０と、さらなる処理のためにシリアルデータをパラレルデータに変換するためのデシリアライザ（Deserializer）１５５とを備え得る。チャネル１３０は、１つまたは複数のプリント回路板（ＰＣＢ）トレース、ケーブル（たとえば、ツイストペアケーブル、同軸ケーブルなど）、および／または他のタイプのチャネルを含み得る。
【００１２】
[0028]  一般に、チャネル１３０は帯域幅制限され、これは、チャネル１３０が、高い周波数における信号を減衰させることを引き起こす。これの一例が図２に示されており、図２は、チャネル１３０の例示的な周波数応答２１０を示す。図２に示されているように、チャネル１３０の周波数応答２１０は高い周波数においてロールオフする。信号減衰を補償するために、受信機１５０は、ブーストされたピーキングを用いる増幅器（たとえば、連続時間線形等化器（ＣＴＬＥ：continuous-time linear equalizer））を含み得る。増幅器は、高い周波数（たとえば、数ＧＨｚ）における受信された信号をピーキングすることによって信号減衰を補償する。これの一例が図２に示されており、図２は、増幅器の例示的な周波数応答２２０を示す。図２に示されているように、増幅器の利得は、チャネル１３０の信号減衰を補償するために高い周波数においてピーキングする。これは、チャネル１３０の周波数応答よりも広い周波数帯域にわたってほぼ平坦である合成周波数応答（combined frequency response）を生じる。したがって、ブーストされたピーキングを用いる増幅器は、通信システム１１０の周波数帯域を拡張し、したがって、送信デバイス１１５と受信デバイス１４０との間でデータが送信され得るレートを拡張する。たとえば、増幅器は、ギガヘルツ範囲内（たとえば、１ＧＨｚから１０ＧＨｚの間）のデータレートを可能にするために、ＳｅｒＤｅｓ通信システムにギガヘルツ範囲内のブーストされたピーキングを与え得る。
【００１３】
[0029]  増幅器のピーキング利得をチューニングすることが望ましいことがある。たとえば、受信機１５０は、異なる信号減衰特性（signal-attenuation characteristics）をもつ異なるチャネルをサポートし得る。この例では、所望の周波数帯域にわたって平坦な周波数応答を与えるために、特定のチャネルについての信号減衰を補償するように増幅器のピーキング利得をチューニングすることが望ましいことがある。本明細書で使用されるピーキング利得は、周波数範囲（たとえば、周波数範囲全体）にわたる増幅器の最大利得を指すことがある。
【００１４】
[0030]  この点について、図３は、本開示のいくつかの態様による、ブーストされたピーキングを用いる例示的な増幅器３０５を示す。増幅器３０５は、（図１に示されている）帯域幅制限されたチャネル１３０から入力差動信号（ＶＩＰおよびＶＩＮ）を受信し、入力差動信号を増幅し、増幅された差動信号（ＶＯＮおよびＶＯＰ）を出力するように構成される。増幅器３０５は、出力信号をパラレルデータストリームに変換するために、得られた増幅された信号をデシリアライザに出力し、信号からデータ（たとえば、データビット）を復元するために、増幅された信号をスライサに出力し、および／またはさらなる処理のために他の回路に出力し得る。増幅器３０５の利得は、チャネル１３０中での信号減衰を補償するために高い周波数においてブーストされ得る。以下でさらに説明されるように、増幅器３０５のピーキング利得は、たとえば、チャネル１３０の信号減衰特性に基づいてチューニングされ得る。
【００１５】
[0031]  増幅器３０５は、駆動回路３１４と、チューナブル負荷回路３１０と、ソースディジェネレーション回路（source degeneration circuit）３１２とを含み得る。駆動回路３１４は、入力差動信号（ＶＩＰおよびＶＩＮ）を差動電流に変換するように構成される。差動電流は、増幅器３０５の増幅された差動信号（ＶＯＮおよびＶＯＰ）を生成するために負荷回路３１０を駆動する。図３中の例では、駆動回路３１４は、第１の入力トランジスタ３１６（たとえば、第１のＮ形金属酸化物半導体（ＮＭＯＳ：N-type metal-oxide-semiconductor）トランジスタ）と第２の入力トランジスタ３１８（たとえば、第２のＮＭＯＳトランジスタ）とを有する。第１の入力トランジスタ３１６のゲート（gate）は入力電圧信号ＶＩＰによって駆動され、第２の入力トランジスタ３１８のゲートは入力電圧信号ＶＩＮによって駆動される。第１の入力トランジスタ３１６は、駆動回路３１４の第１のレッグ（leg）３４０中で入力電圧信号ＶＩＰを第１の電流に変換し、第２の入力トランジスタ３１６は、駆動回路３１４の第２のレッグ３４５中で入力電圧信号ＶＩＮを第２の電流に変換する。第１および第２の電流は、増幅器３０５の差動出力において、増幅された差動信号（ＶＯＮおよびＶＩＮ）を生成するために、負荷回路３１０を駆動する差動電流を形成する。図３中の例では、出力信号ＶＯＮは、第１の入力トランジスタ３１６のドレイン（drain）と負荷回路３１０との間で得られ、出力信号ＶＯＰは、第２の入力トランジスタ３１８のドレインと負荷回路３１０との間で得られる。
【００１６】
[0032]  図３中の例では、ソースディジェネレーション回路３１２は、第１の入力トランジスタ３１６および第２の入力トランジスタ３１８のソース（source）に結合される。ソースディジェネレーション回路３１２はソースキャパシタＣＳとソース抵抗器ＲＳとを含む。ソースキャパシタＣＳは、第１の入力トランジスタ３１６のソースと第２の入力トランジスタ３１８のソースとの間に直列に結合され、ソース抵抗器ＲＳは、第１の入力トランジスタ３１６のソースと第２の入力トランジスタ３１８のソースとの間に直列に結合される。
【００１７】
[0033]  低い周波数において、ソースキャパシタＣＳはほぼ開いている。低い周波数は、チャネル１３０による信号減衰が低い（たとえば、１ｄＢを下回る）周波数を包含し得る。この場合、ソース抵抗器ＲＳは増幅器３０５の利得を低下させる（ディジェネレートする）。高い周波数において、ソースキャパシタＣＳはソース抵抗器ＲＳを短絡させる。その結果、ソース抵抗器ＲＳは増幅器３０５の利得をもはや低下させない。これは、事実上、低い周波数における増幅器３０５の利得に対して、高い周波数における増幅器３０５の利得をブーストする。したがって、ソースディジェネレーション回路３１２は高い周波数における利得ブースティング（gain boosting）を可能にする。
【００１８】
[0034]  いくつかの態様では、ソース抵抗器ＲＳはチューナブル抵抗（tunable resistance）を有し得、ソースキャパシタＣＳはチューナブルキャパシタンス（tunable capacitance）を有し得る。これらの態様では、ソース抵抗器ＲＳの抵抗（resistance）は、ピーキング利得を調整するためにチューニングされ得る。また、ソース抵抗器ＲＳの抵抗および／またはソースキャパシタＣＳのキャパシタンス（capacitance）は、ソースディジェネレーション回路３１２のＲＣ時定数（RC time constant）を調整することによって、周波数におけるピーキングのロケーションを調整するようにチューニングされ得る。
【００１９】
[0035]  負荷回路３１０は、高い周波数において増加するインピーダンスを有する負荷を与えるように構成される。高い周波数における増加されたインピーダンスは、以下でさらに説明されるように、高い周波数におけるチャネル１３０中での信号減衰を補償するために、高い周波数における増幅器３０５の利得をブーストする。図３中の例では、負荷回路３１０は、第１の入力トランジスタ３１６および第２の入力トランジスタ３１８のドレインに結合される。
【００２０】
[0036]  負荷回路３１０は、駆動回路３１４の第１のレッグ３４０と電源レール（supply rail）ＶＤＤとの間に並列に結合されたアクティブインダクタセル３２０−１〜３２０−８の第１のセットと、駆動回路３１４の第２のレッグ３４５と電源レールＶＤＤとの間に並列に結合されたアクティブインダクタセル３２５−１〜３２５−８の第２のセットとを含む。いくつかの態様では、コントローラ３５０は、制御ビット（control bit）ＰＫ＜０：７＞と相補型制御ビット（complementary control bit）ＰＫＮ＜０：７＞とを使用して、インダクタセル３２０−１〜３２０−８の第１のセットの各インダクタセルと、インダクタセル３２５−１〜３２５−８の第２のセットの各インダクタセルとを選択的に有効にし得る。以下でさらに説明されるように、コントローラ３５０は、インダクタセルの第１のセットおよびインダクタセルの第２のセットの各セット中の有効にされるインダクタセルの数を調整することによって、増幅器３０５のピーキング利得をチューニングし得る。説明しやすいように、コントローラ３５０とインダクタセルとの間の個々の接続は図３に示されていない。
【００２１】
[0037]  図４は、インダクタセル３２０のうちの１つの一実装形態の拡大図を示す。インダクタセル３２０はインダクタトランジスタ（inductor transistor）４１０（ｐ形金属酸化物半導体（ＰＭＯＳ：p-type metal-oxide-semiconductor）トランジスタ）を含み、インダクタトランジスタ４１０のドレインとゲートとの間に直列ゲート抵抗器（series-gate resistor）Ｒが結合される。インダクタセル３２０はダイオード接続トランジスタ（diode-connected transistor）４２０（たとえば、ダイオード接続ＰＭＯＳトランジスタ）をも含み、ここで、ダイオード接続トランジスタ４２０のドレインとソースとは互いに連結される。インダクタセル３２０は、インダクタトランジスタ４１０と電源レールＶＤＤとの間に結合された第１のスイッチングトランジスタ４３０と、ダイオード接続トランジスタ４２０と電源レールＶＤＤとの間に結合された第２のスイッチングトランジスタ４４０とをさらに含む。第１のスイッチングトランジスタ４３０のゲートは、制御ビットＰＫのうちの１つによって駆動され、第２のスイッチングトランジスタ４４０のゲートは、それぞれの相補型制御ビットＰＫＮによって駆動される。したがって、第１のスイッチングトランジスタ４３０および第２のスイッチングトランジスタ４４０のうちの１つのみが一度にオンにされる。
【００２２】
[0038]  動作中、コントローラ３５０は、第１のスイッチングトランジスタ４３０をオンにし、第２のスイッチングトランジスタ４４０をオフにすること（すなわち、各スイッチングトランジスタがＰＭＯＳトランジスタである例の場合、ＰＫ＝０およびＰＫＮ＝１）によってインダクタセル３２０を有効にする。その結果、インダクタトランジスタ４１０のソースは電源レールＶＤＤに結合され、ダイオード接続トランジスタ４２０のソースは電源レールＶＤＤから分離される。この場合、インダクタトランジスタ４１０および直列ゲート抵抗器Ｒは、以下でさらに説明されるように、インダクタのように挙動するインダクタセル３２０を見るインピーダンスＺｉｎ（すなわち、高い周波数における増加されたインピーダンス）を与える。高い周波数における増加されたインピーダンスは、高い周波数（たとえば、ギガヘルツ範囲）における増幅器３０５の利得をブーストする。インダクタトランジスタ４１０および直列ゲート抵抗器Ｒは、物理的インダクタ（たとえば、インダクタコイル）を必ずしも形成するとは限らず、むしろ、物理的インダクタのインピーダンス特性（impedance characteristics）を模擬する（mimic）（呈する（exhibit））ことを諒解されたい。
【００２３】
[0039]  ＤＣ（ほぼ０ヘルツ）において、インダクタトランジスタ４１０および直列ゲート抵抗器Ｒは、１／ｇｍ1にほぼ等しいインピーダンスＺｉｎを与え、ただし、ｇｍ1は、インダクタトランジスタ４１０の相互コンダクタンス（transconductance）である。高い周波数において、インダクタトランジスタ４１０のゲートソース間キャパシタ（capacitor）（図示せず）は短絡し、インピーダンスＺｉｎが直列ゲート抵抗器Ｒの抵抗にほぼ等しくなることを引き起こす。これは、直列ゲート抵抗器ＲＦの抵抗が１／ｇｍ1よりも大きいと仮定して、高い周波数における増加されたインピーダンスを生じる。
【００２４】
[0040]  コントローラ３５０は、第１のスイッチングトランジスタ４３０をオフにし、第２のスイッチングトランジスタ４４０をオンにすることによって、インダクタセル３２０を無効（disable）にする。詳細には、第１のスイッチングトランジスタ４３０および第２のスイッチングトランジスタ４４０がＰＭＯＳトランジスタである本例では、コントローラ３５０は、第１のスイッチングトランジスタ４３０をオフにし、第２のスイッチングトランジスタ４４０をオンにするために、ＰＫを１に設定し、ＰＫＮを０に設定する。その結果、インダクタトランジスタ４１０のソースは電源レールＶＤＤから分離され、ダイオード接続トランジスタ４２０のソースは電源レールＶＤＤに結合される。この場合、ダイオード接続トランジスタ４２０はダイオード接続負荷を与える。ＤＣにおいて、ダイオード接続トランジスタ４２０は、１／ｇｍ2にほぼ等しいインピーダンスＺｉｎを与え、ただし、ｇｍ2は、ダイオード接続トランジスタ４２０の相互コンダクタンスである。インダクタトランジスタ４１０とダイオード接続トランジスタ４２０とがほぼ同じサイズ（たとえば、ゲート幅（gate width））を有する場合、インダクタトランジスタ４１０の相互コンダクタンスｇｍ1はダイオード接続トランジスタ４２０の相互コンダクタンスｇｍ2にほぼ等しいことがある。したがって、この例では、インダクタセル３２０のインピーダンスＺｉｎは、インダクタセル３２０が有効にされるか無効にされるかにかかわらず、ＤＣにおいてほぼ同じであり得る。
【００２５】
[0041]  再び図３を参照すると、インダクタセル３２０−１〜３２０−８の第１のセットの各インダクタセルおよびインダクタセル３２５−１〜３２５−８の第２のセットの各インダクタセルは、図４に示されている例示的なアクティブインダクタセル３２０を使用して実装され得る。図３中の例では、増幅器３０５は、インダクタセル３２０−１〜３２０−８の第１のセットの各々中のインダクタトランジスタのゲートとドレインとの間に結合された第１の直列ゲート抵抗器Ｒ１を有する。したがって、インダクタセルの第１のセットの各々について、第１の直列ゲート抵抗器Ｒ１は、図４に示されている直列ゲート抵抗器に対応する。増幅器３０５はまた、インダクタセル３２５−１〜３２５−８の第２のセットの各々中のインダクタトランジスタのゲートとドレインとの間に結合された第２の直列ゲート抵抗器Ｒ２を含む。したがって、インダクタセルの第２のセットの各々について、第２の直列ゲート抵抗器Ｒ２は、図４に示されている直列ゲート抵抗器に対応する。
【００２６】
[0042]  増幅器３０５はまた、第１の入力トランジスタ３１４のソースに結合された第１の電流源３３２と、第２の入力トランジスタ３１８のソースに結合された第２の電流源３３４とを含む。第１の電流源３３２および第２の電流源３３４は、増幅器３０５をＤＣ電流でＤＣバイアスするように構成され得る。上記で説明されたように、負荷回路３１０中の各インダクタセルを見るインピーダンスは、インダクタセルが有効にされるか無効にされるかにかかわらず、ＤＣにおいて同じであり得る。その結果、増幅器３０５のＤＣバイアス電圧は、有効にされるインダクタセルの数によってほぼ影響を受けないことがある。これは、増幅器３０５のピーキング利得が、有効にされるインダクタセルの数を調整することによってチューニングされるときでも、増幅器３０５の安定したＤＣバイアスを与える。
【００２７】
[0043]  上記で説明されたように、コントローラ３５０は、インダクタセル３２０−１〜３２０−８の第１のセットおよびインダクタセル３２５−１〜３２５−８の第２のセットの各セット中の有効にされるインダクタセルの数を調整することによって、増幅器３０５のピーキング利得をチューニングすることができる。この点について、図５は、インダクタセル３２０−１〜３２０−８の第１のセットおよびインダクタセル３２５−１〜３２５−８の第２のセットの各セット中の有効にされるインダクタセルの数に応じた増幅器３０５のピーキング利得の例示的なグラフを示す。図５は、２つの異なる場合についてのピーキング利得を示す。第１の場合では、インダクタセル３２０−１〜３２０−８およびインダクタセル３２５−１〜３２５−８のサイズはほぼ一様である（円）。第２の場合では、インダクタセル３２０−１〜３２０−８の第１のセットおよびインダクタセル３２５−１〜３２５−８の第２のセットの各々中のインダクタセルは漸進的にサイズ決定される（三角形）。より詳細には、インダクタセル３２０−１〜３２０−８の第１のセットについて、インダクタセル３２０−２はインダクタセル３０２−１よりも小さく、インダクタセル３２０−３はインダクタセル３２０−２よりも小さく、インダクタセル３２０−４はインダクタセル３２０−３よりも小さい、などである。同じことが、インダクタセル３２５−１〜３２５−８の第２のセットに当てはまる。したがって、コントローラ３５０が、第１の複数のインダクタセルおよび第２の複数のインダクタセルの各々中のインダクタセルのより多くを有効にするにつれて、コントローラ３５０は、第１の複数のインディクタセル（indictor cell）および第２の複数のインディクタセルの各々中のインダクタセルのうちの漸進的により小さいインダクタセルを有効にする。
【００２８】
[0044]  一例では、各インダクタセルのサイズは、それぞれのインダクタトランジスタのゲート幅に対応し得る。したがって、第１の場合、インダクタセル中のインダクタトランジスタのゲート幅はほぼ同じであり得る。第２の場合、インダクタセル３２０−１〜３２０−８の第１のセットおよびインダクタセル３２５−１〜３２５−８の第２のセットの各々中のインダクタトランジスタのゲート幅は漸進的にサイズ決定される（progressively sized）。より詳細には、インダクタセル３２０−１〜３２０−８の第１のセットについて、インダクタセル３２０−２のインダクタトランジスタは、インダクタセル３０２−１のインダクタトランジスタよりも小さいゲート幅を有し、インダクタセル３２０−３のインダクタトランジスタは、インダクタセル３２０−２のインダクタトランジスタよりも小さいゲート幅を有する、などである。同じことが、インダクタセル３２５−１〜３２５−８の第２のセットに当てはまる。したがって、コントローラ３５０が、第１の複数のインダクタセルおよび第２の複数のインダクタセルの各々中のインダクタセルのより多くを有効にするにつれて、コントローラ３５０は、第１の複数のインディクタセルおよび第２の複数のインディクタセルの各々中のインダクタトランジスタのうちの漸進的により小さいインダクタトランジスタを有効にする。
【００２９】
[0045]  この点について、図６は、２つの場合についてのインダクタセルのサイズのグラフを示す。図６に示されているように、第２の場合、第１の複数のインダクタセルおよび第２の複数のインダクタセルの各々中のより多くのインダクタセルが有効にされるにつれて、第１の複数のインダクタセルおよび第２の複数のインダクタセルの各々中のセルサイズは減少する。コントローラ３５０は、一度に２つのインダクタセル（第１の複数のインダクタセル３２０−１〜３２０−８中の１つおよび第２の複数のインダクタセル３２５−１〜３２５−８中の１つ）を有効にし得、ここで、２つのインダクタセルは、増幅器３０５の両側の負荷を平衡させるために、ほぼ同じサイズを有し得ることを諒解されたい。この点について、図６に示されているピーキング制御は、第１の複数のインダクタセル３２０−１〜３２０−８ならびに第２の複数のインダクタセル３２５−１および３２５−８の各々中の有効にされるインダクタセルの数に対応する。
【００３０】
[0046]  図５に示されているように、インダクタセルが一様にサイズ決定される（uniformly sized）第１の場合、コントローラ３５０が、第１の複数のインダクタセルおよび第２の複数のインダクタセルの各々中のより多くのインダクタセルを有効にするにつれて、ピーキング利得は非線形に増加する（increase nonlinearly）。したがって、第１の場合、非線形でのピーク制御。この非線形性（nonlinearity）は、コントローラ３５０が所望のピーク利得を達成することを困難にし得る。
【００３１】
[0047]  対照的に、第１の複数のインダクタセルおよび第２の複数のインダクタセルの各々中のインダクタセルが漸進的にサイズ決定される第２の場合、コントローラ３５０が、第１の複数のインダクタセルおよび第２の複数のインダクタセルの各々中のより多くのインダクタセルを有効にするにつれて、ピーキング利得は線形的に増加する（increase linearly）。これは、インダクタセルの第１のセットおよびインダクタセルの第２のセットの各々中でインダクタセルのサイズを漸進的により小さくすることが、第１の場合におけるピーキング利得の非線形増加（nonlinear increase）を補正するからである。したがって、インダクタセルの第１のセットおよびインダクタセルの第２のセットの各々中のインダクタセルを漸進的にサイズ決定すること（progressively sizing）は、コントローラ３５０にほぼ線形のピーク制御（linear peak control）を与えることができる。
【００３２】
[0048]  したがって、本開示の態様は、コントローラ３５０が、インダクタセルの第１のセットおよびインダクタセルの第２のセットの各々中のインダクタセルを漸進的にサイズ決定することによって増幅器３０５のピーキング利得を線形的にチューニングすることを可能にする。線形チューニング（linear tuning）は、インダクタセルの第１のセットおよびインダクタセルの第２のセットの各々中のより多くのインダクタセルが有効にされるにつれて、ピーキング利得の一様なステップ増加（uniform step increase）を生じる。これの一例が図７に示されており、図７は、２つの場合についての利得のステップサイズ増加を示す。この例では、漸進的にサイズ決定された場合についてのステップ増加は、ほぼ１ｄＢにおいてほぼ一様である。言い換えれば、コントローラ３５０が第１の複数のインダクタセルおよび第２の複数のインダクタセルの各々中のインダクタセルを有効にするたびに、ピーキング利得はほぼ１ｄＢだけ増加する。対照的に、インダクタセルが一様にサイズ決定される場合、ステップ増加は大いに非一様（non-uniform）である。より詳細には、インダクタセルの第１のセットおよびインダクタセルの第２のセットの各々中のより多くのインダクタセルが有効にされるにつれて、ステップサイズが増加する。
【００３３】
[0049]  図８は、インダクタセルの第１のセットおよびインダクタセルの第２のセットの各々中のインダクタセルが漸進的にサイズ決定される第２の場合のための、異なるピーキング制御設定についての異なるピーキング利得を示す。図８に示されているように、ピーキング利得は、ほぼ８．０ＧＨｚの周波数においてほぼ一様に離間される。対照的に、図９は、インダクタセルが一様にサイズ決定される場合のための、異なるピーキング制御設定についての異なるピーキング利得を示す。図９に示されているように、ピーキング利得は、ほぼ８．０ＧＨｚにおいて非一様に離間される。
【００３４】
[0050]  再び図３を参照すると、増幅器３０５は、以下でさらに説明されるように、増幅器３０５のピーキング利得がチューニングされ得る範囲を拡張するためのフィードバックキャパシタ（feedback capacitor）ＣＦ１およびＣＦ２をさらに含み得る。図３中の例では、フィードバックキャパシタのうちの第１のフィードバックキャパシタＣＦ１は、出力ＶＯＮとインダクタセル３２５−１〜３２５−８の第２のセットのインダクタトランジスタのゲートとの間に結合され、フィードバックキャパシタのうちの第２のフィードバックキャパシタＣＦ２は、出力ＶＯＰとインダクタセル３２０−１〜３２０−８の第１のセットのインダクタトランジスタのゲートとの間に結合される。低い周波数において、フィードバックキャパシタＣＦ１およびＣＦ２は開いている。高い周波数において、フィードバックキャパシタＣＦ１およびＣＦ２は短絡し、その場合、フィードバックキャパシタＣＦ１およびＣＦ２は、増幅器の出力ＶＯＮおよびＶＯＰを第１の複数のインダクタセルおよび第２の複数のインダクタセルと交差結合する。これは、高い周波数における増幅器３０５の利得をブーストする、高い周波数における正のフィードバック（positive feedback）を与える。
【００３５】
[0051]  いくつかの態様では、フィードバックキャパシタＣＦ１およびＣＦ２はチューナブル（プログラマブル）キャパシタンスを有する。これらの態様では、コントローラ３５０は、増幅器３０５のピーキング利得をさらにチューニングするために、フィードバックキャパシタＣＦ１およびＣＦ２のキャパシタンスを調整することができる。たとえば、コントローラ３５０は、増幅器３０５のピーキング利得を増加させるために、フィードバックキャパシタＣＦ１およびＣＦ２のキャパシタンスを増加させ得る。したがって、コントローラ３５０は、インダクタセル３２０−１〜３２０−８およびインダクタセル３２５−１〜３２５−８のみを使用することと比較して、ピーキング利得がチューニングされ得る範囲を拡張するために、フィードバックキャパシタＣＦ１およびＣＦ２のキャパシタンスを調整し得る。いくつかの態様では、コントローラ３５０は、フィードバックキャパシタＣＦ１およびＣＦ２のキャパシタンスを調整することと、インダクタセルを選択的に有効にすることの両方によって、増幅器のピーキング利得をチューニングし得る。したがって、フィードバックキャパシタＣＦ１およびＣＦ２とインダクタセルとは、増幅器３０５のピーキング利得をチューニングするために組合せで使用され得る。
【００３６】
[0052]  いくつかの態様では、第１のフィードバックキャパシタＣＦ１および第２のフィードバックキャパシタＣＦ２の各々は、スイッチキャパシタネットワーク（switch capacitor network）を用いて実装され得る。この点について、図１０は、第１のフィードバックキャパシタＣＦ１が第１のスイッチキャパシタネットワーク１０１０を用いて実装され、第２のフィードバックキャパシタＣＦ２が第２のスイッチキャパシタネットワーク１０２０を用いて実装される、一例を示す。
【００３７】
[0053]  第１のスイッチキャパシタネットワーク１０１０は、直列に結合された第１のキャパシタＣｆ１および第１のスイッチ１０２２と、直列に結合された第２のキャパシタＣｆ２および第２のスイッチ１０２４と、直列に結合された第３のキャパシタＣｆ３および第３のスイッチ１０２６とを備える。各キャパシタとそれぞれのスイッチとは切替え可能キャパシタを形成する。この点について、キャパシタは、それぞれのスイッチがオンにされたとき、オンに切り替えられると見なされ得る。動作中、コントローラ３５０は、それぞれのスイッチ制御ビットＦＢ＜０＞、ＦＢ＜１＞およびＦＢ＜２＞を使用してスイッチ１０２２、１０２４および１０２６を選択的にオンにすることによって、第１のスイッチキャパシタネットワーク１０１０のキャパシタンスを調整する。第１のスイッチキャパシタネットワーク１０１０のキャパシタンスは、オンに切り替えられたキャパシタのキャパシタンスの和にほぼ等しい。一態様では、キャパシタ（capacitor）Ｃｆ１、Ｃｆ２およびＣｆ３の各々は、（「Ｃｆ」と示された）ほぼ同じキャパシタンスを有し得る。したがって、この態様では、第１のスイッチキャパシタネットワーク１０１０のキャパシタンスは、１つのキャパシタがオンに切り替えられたとき、Ｃｆであり、２つのキャパシタがオンに切り替えられたとき、２Ｃｆであり、すべての３つのキャパシタがオンに切り替えられたとき、３Ｃｆである。この態様では、キャパシタは、ほぼ一様な利得ステッピングを達成するために同じサイズで実装され得る。しかしながら、他の態様では、他の技術／設計ポイント／周波数において一様なステッピングを得るために、キャパシタごとに特定のサイズ決定が必要とされる場合、異なるサイズが使用され得る。
【００３８】
[0054]  第２のスイッチキャパシタネットワーク１０２０は、直列に結合された第４のキャパシタＣｆ４および第４のスイッチ１０４２と、直列に結合された第５のキャパシタＣｆ５および第５のスイッチ１０４４と、直列に結合された第６のキャパシタＣｆ６および第６のスイッチ１０４６とを備える。各キャパシタとそれぞれのスイッチとは切替え可能キャパシタを形成する。この点について、キャパシタは、それぞれのスイッチがオンにされたとき、オンに切り替えられると見なされ得る。動作中、コントローラ３５０は、それぞれのスイッチ制御ビットＦＢ＜０＞、ＦＢ＜１＞およびＦＢ＜２＞を使用してスイッチ１０４２、１０４４および１０４６を選択的にオンにすることによって、第２のスイッチキャパシタネットワーク１０２０のキャパシタンスを調整する。第２のスイッチキャパシタネットワーク１０２０のキャパシタンスは、オンに切り替えられたキャパシタのキャパシタンスの和にほぼ等しい。一態様では、キャパシタＣｆ４、Ｃｆ５およびＣｆ６の各々は、（「Ｃｆ」と示された）ほぼ同じキャパシタンスを有し得る。
【００３９】
[0055]  図１１は、図５と比較して、ピーキング利得がチューニングされ得る範囲を拡張するために第１のフィードバックキャパシタＣＦ１および第２のフィードバックキャパシタＣＦ２が使用される、増幅器３０５のピーキング利得の例示的なグラフを示す。この例では、第１のフィードバックキャパシタＣＦ１および第２のフィードバックキャパシタＣＦ２は、図１０に示されている第１のスイッチキャパシタネットワーク１０１０および第２のスイッチキャパシタネットワーク１０２０を用いて実装され、ここで、ネットワーク中のキャパシタの各々はほぼ同じキャパシタンスを有する。インダクタセルのすべてが有効にされた後、コントローラ３５０は、第１のスイッチキャパシタネットワーク１０１０および第２のスイッチキャパシタネットワーク１０２０のキャパシタンスをチューニングすることによって、ピーキング利得をさらに増加させ得る。この例では、コントローラ３５０は、スイッチキャパシタネットワーク１０１０および１０２０中のキャパシタを選択的にオンに切り替えることによって、３つの追加のステップでピーキング利得を増加させ得る。第１のステップにおいて、コントローラ３５０は、各スイッチキャパシタネットワーク中のキャパシタのうちの１つをオンに切り替え、第２のステップにおいて、コントローラ３５０は、各スイッチキャパシタネットワーク中のキャパシタのうちの２つをオンに切り替え、第３のステップにおいて、コントローラ３５０は、各スイッチキャパシタネットワーク中のすべての３つのキャパシタをオンに切り替える。図１１に示されているように、スイッチキャパシタネットワーク１０１０および１０２０は、コントローラ３５０にほぼ線形のピーク制御を与える。
【００４０】
[0056]  図１２に示されているように、スイッチキャパシタネットワーク１０１０および１０２０によって与えられるステップ増加（step increases）はほぼ一様である。言い換えれば、コントローラ３５０がスイッチキャパシタネットワーク１０１０および１０２０の各々中のキャパシタをオンに切り替えるたびに、ピーキング利得はほぼ一様なステップ（図１２中の例ではほぼ１ｄＢ）だけ増加する。図１３は、異なるピーキング制御設定についての異なるピーキング利得を示す。図１３に示されているように、スイッチキャパシタネットワーク１０１０および１０２０によって与えられる追加のピーキング利得は、ほぼ８．０ＧＨｚの周波数においてほぼ一様に離間される。したがって、スイッチキャパシタネットワーク１０１０および１０２０は、増幅器のピーキング利得が一様なステップで増加され得る範囲を拡張する。
【００４１】
[0057]  上記で説明されたように、コントローラ３５０は、チャネル１３０の減衰特性（attenuation-characteristics）に基づいて増幅器３０５のピーキング利得をチューニングし得る。たとえば、コントローラ３５０は、所望の周波数帯域（受信されている信号の周波数帯域）中でのより高い減衰をもつチャネルのためのピーキング利得を増加させ、所望の周波数帯域中でのより低い減衰をもつチャネルのためのピーキング利得を減少させ得る。言い換えれば、コントローラ３５０は、チャネルと増幅器との合成周波数応答が所望の周波数帯域中でほぼ平坦になるように、所望の周波数帯域中でのチャネルの減衰特性に従ってピーキング利得をチューニングし得る。
【００４２】
[0058]  一例では、増幅器３０５は、異なる減衰特性をもつ異なるタイプのチャネル（たとえば、異なるタイプのケーブル）をサポートし得る。この例では、コントローラ３５０は、チャネルの各タイプのためのピーク制御設定（peak control setting）を指定するメモリ中のテーブルを含み得る。チャネルの各タイプのための制御設定は、経験的に決定され、テーブルにプログラムされ得る。動作中、コントローラ３５０は、受信デバイス１４０に結合されたチャネルのタイプを示すインジケータを受信し得る。コントローラ３５０は、次いで、テーブルから対応するピーク制御設定を検索し、検索されたピーク制御設定に従って増幅器３０５のピーキング利得をチューニングし得る。
【００４３】
[0059]  別の例では、コントローラ３５０は、較正プロシージャ（calibration procedure）を実行することによってピーク制御設定を決定し得る。この例では、送信デバイス１１５は、知られているデータパターン（data pattern）（たとえば、知られているデータビットシーケンス（data bit sequence））を受信デバイス１４０にある回数送信し得る。知られているデータパターンが送信されるたびに、コントローラ３５０は、増幅器を異なるピーク制御設定にチューニングし、知られているデータパターンが正常に受信されるかどうかを決定し得る。コントローラ３５０は、受信されたデータパターン（たとえば、データビットシーケンス）を（受信デバイス１４０においてメモリに記憶され得る）知られているデータパターンと比較することによって、データパターンが正常に受信されるかどうかを決定し得る。受信されたデータパターンが知られているデータパターンに一致するかまたは近接して一致する場合、コントローラ３５０は、データパターンが正常に受信されると決定し得る。この場合、コントローラ３５０は、データパターンが正常に受信されるピーク制御設定を決定し、ピーク制御設定をメモリにプログラムし得る。メモリは、コントローラ３５０中の内部メモリであり得るか、またはコントローラ３５０に結合された外部メモリであり得る。送信デバイス１１５と受信デバイス１４０との間の通信中に、コントローラ３５０は、プログラムされたピーク制御設定に従って増幅器のピーキング利得をチューニングし得る。
【００４４】
[0060]  いくつかの態様では、コントローラ３５０は、ピーキング利得の周波数をチューニングし、または言い換えると、周波数におけるピーキング利得のロケーション（location）を調整し得る。たとえば、コントローラ３５０は、受信されている信号の周波数帯域に基づいてピーキング利得の周波数をチューニングし得る。この点について、コントローラ３５０は、より広い周波数帯域を有する信号（たとえば、より高いデータレートの信号）についてピーキング利得の周波数を増加させ、より小さい周波数帯域を有する信号（たとえば、より低いデータレートの信号）についてピーキング利得の周波数を低減し得る。これは、信号の周波数帯域の外の雑音を減衰させながら、周波数帯域内でほぼ平坦な合成周波数応答を達成するために行われ得る。
【００４５】
[0061]  コントローラ３５０は、直列ゲート抵抗器（series-gate resistor）Ｒ１およびＲ２の各々の抵抗を調整することによってピーキング利得の周波数をチューニングし得る。この例では、コントローラ３５０は、直列ゲート抵抗器Ｒ１およびＲ２の各々の抵抗を低減することによってピーキング利得の周波数を増加させ、直列ゲート抵抗器Ｒ１およびＲ２の各々の抵抗を増加させることによってピーキング利得の周波数を低減し得る。これの一例が図１４に示されており、図１４は、３つの異なる抵抗についてのピーキング利得を示す。図１４に示されているように、ピーキング利得は、より小さい抵抗についてより高い周波数にシフトされる。
【００４６】
[0062]  一実装形態では、直列ゲート抵抗器Ｒ１およびＲ２の各々は、トランジスタを用いて実装され得る。この点について、図１５は、第１の直列ゲート抵抗器Ｒ１が第１の直列ゲートトランジスタ（series-gate transistor）１５１０（たとえば、第１のＰＭＯＳトランジスタ）を用いて実装され、第２の直列ゲート抵抗器Ｒ２が第２の直列ゲートトランジスタ１５２０（たとえば、第２のＰＭＯＳトランジスタ）を用いて実装される、一例を示す。この実装形態では、各抵抗器の抵抗は、それぞれのトランジスタ１５１０および１５２０のチャネル抵抗（channel resistance）によって与えられる。コントローラ３５０は、トランジスタ１５１０および１５２０のゲートに適用されたバイアス電圧ＶＢＩＡＳを調整することによって、各トランジスタ１５１０および１５２０のチャネル抵抗を調整する。したがって、この実装形態では、コントローラ３５０は、バイアス電圧ＶＢＩＡＳを調整することによって各直列ゲート抵抗器の抵抗を調整する。
【００４７】
[0063]  別の実装形態では、直列ゲート抵抗器Ｒ１およびＲ２の各々は、スイッチ抵抗器ネットワーク（switch resistor network）を用いて実装され得る。この実施形態では、各スイッチ抵抗器ネットワークは、並列に結合された複数の切替え可能抵抗器を含み得、ここで、各切替え可能抵抗器は、直列に結合された抵抗器およびそれぞれのスイッチを含み、各切替え可能抵抗器は異なる抵抗を有する。コントローラ３５０は、それぞれのスイッチをオンにすることによって、切替え可能抵抗器をオンに切り替える。動作中、コントローラ３５０は、所望の抵抗をもつスイッチ抵抗器ネットワーク中の切替え可能抵抗器をオンに切り替えることによって、各スイッチ抵抗器ネットワークの抵抗を所望の抵抗に設定する。
【００４８】
[0064]  コントローラ３５０はまた、チューナブルキャパシタを使用してピーキング利得の周波数をチューニングし得る。この点について、図１６は、いくつかの態様による、第１のチューナブルゲートソース間キャパシタ（tunable gate-to-source capacitor）Ｃ１と第２のチューナブルゲートソース間キャパシタＣ２とをさらに含む増幅器３０５を示す。第１のゲートソース間キャパシタＣ１は、第１の複数のインダクタセル３２０−１〜３２０−８中のインダクタトランジスタの各々のゲートとソースとの間に結合される。同様に、第２のゲートソース間キャパシタＣ２は、第２の複数のインダクタセル３２５−１〜３２０−８中のインダクタトランジスタの各々のゲートとソースとの間に結合される。これらの態様では、コントローラ３５０は、ゲートソース間キャパシタＣ１およびＣ２の各々のキャパシタンスを調整することによって、ピーキング利得の周波数をチューニングし得る。ゲートソース間キャパシタＣ１およびＣ２の各々は、（たとえば、図１０に示されているスイッチキャパシタネットワークと同様の）スイッチキャパシタネットワークを用いて実装され得る。
【００４９】
[0065]  ピーキング利得の周波数はＲＣ積の関数であり、ただし、抵抗Ｒは、各直列ゲート抵抗器の抵抗に対応し、キャパシタンスＣは、第１の複数のインダクタセルおよび第２の複数のインダクタセルの各々中のインダクタトランジスタのゲートソース間キャパシタンスに対応するので、チューナブルゲートソース間キャパシタＣ１およびＣ２はピーキング利得の周波数をチューニングすることが可能である。第１のゲートソース間キャパシタＣ１は、インダクタセル３２０−１〜３２０−８の第１のセット中のインダクタトランジスタの各々のゲートとソースとの間に結合され、第２のゲートソース間キャパシタＣ２は、インダクタセル３２５−１〜３２５−８の第２のセット中のインダクタトランジスタの各々のゲートとソースとの間に結合される。したがって、第１のゲートソース間キャパシタＣ１は、インダクタセル３２０−１〜３２０−８の第１のセット中のインダクタトランジスタのゲートソース間キャパシタンスに調整可能キャパシタンスを追加し、第２のゲートソース間キャパシタＣ２は、インダクタセル３２０−１〜３２０−８の第２のセット中のインダクタトランジスタのゲートソース間キャパシタンスに調整可能キャパシタンスを追加する。これは、コントローラ３５０が、ゲートソース間キャパシタＣ１およびＣ２のキャパシタンスをチューニングすることによってＲＣ積のキャパシタンスＣをチューニングし、したがって、ピーキング利得の周波数をチューニングすることを可能にする。
【００５０】
[0066]  いくつかの態様では、コントローラ３５０は、受信されている信号のデータレート（data rate）に基づいてピーキング利得の周波数をチューニングし得る。これらの態様では、コントローラ３５０は、複数の異なるデータレートをサポートし得、ここで、各データレートは異なる周波数帯域に対応し得る（たとえば、より高いデータレートはより広い周波数帯域に対応し得る）。この点について、コントローラ３５０は、各データレートのためのピーキング周波数設定を指定するメモリ中のテーブルを有し得る。各ピーキング周波数設定は、各直列ゲート抵抗器のためのある抵抗および／または各ゲートソース間キャパシタのためのあるキャパシタンスに対応し得る。この例では、コントローラ３５０は、受信されるべき信号のデータレートを示すインジケータを受信し得る。応答して、コントローラ３５０は、メモリから対応するピーキング周波数設定を検索し、検索された設定に従って増幅器３０５のピーキング利得の周波数をチューニングし得る。
【００５１】
[0067]  図１７は、いくつかの態様による、増幅器のピーキング利得をチューニングするための方法１７００を示すフローチャートである。
【００５２】
[0068]  ステップ１７１０において、入力信号を受信する。たとえば、入力信号は、高い周波数（たとえば、ギガヘルツ範囲）における信号減衰を呈するチャネル（たとえば、チャネル１３０）からのものであり得る。
【００５３】
[0069]  ステップ１７２０において、増幅された信号を生成するために、受信された入力信号に基づいて増幅器の負荷回路を駆動し、負荷回路はインダクタセルのセットを有する。たとえば、負荷回路は、受信された入力信号に基づいて駆動回路（たとえば、駆動回路３１４）によって駆動され得る。インダクタセル（たとえば、図３中のインダクタセル３２０−１〜３２０−８および／または３２５−１〜３２５−８）の各々はインダクタトランジスタ（たとえば、インダクタトランジスタ４１０）を含み得、物理的インダクタのインピーダンス特性を模擬するためにインダクタトランジスタのゲートとドレインとの間に抵抗器が結合される。
【００５４】
[0070]  ステップ１７３０において、有効にされるインダクタセルの数を調整することによって増幅器のピーキング利得をチューニングする。たとえば、ピーキング利得は、より多数のインダクタセルを有効にすることによって増加され得、ピーキング利得は、より少数のインダクタセルを有効にすることによって低減され得る。一例では、インダクタセルは漸進的にサイズ決定され得る。この例では、ピーキング利得は、インダクタセルのうちの漸進的により小さいインダクタセルを有効にすることによって増加され得る。上記で説明されたように、これは、ピーキング利得のほぼ一様なステップ増加を与えるために行われ得る。
【００５５】
[0071]  上記で説明された実装形態のいずれかに記載のコントローラは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ハードウェア構成要素、あるいは本明細書で説明された機能を実行するように設計されたそれらの任意の組合せを用いて実装され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサは、本明細書で説明された機能を実行するためのコードを備えるソフトウェアを実行することによって機能を実行し得る。ソフトウェアは、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、光ディスク、および／または磁気ディスクなど、コンピュータ可読記憶媒体に記憶され得る。
【００５６】
[0072]  本開示についての以上の説明は、いかなる当業者も本開示を作成または使用することができるように与えられたものである。本開示への様々な修正は当業者には容易に明らかになり、本明細書で定義された一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明された例に限定されるものではなく、本明細書で開示された原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
【図１】
2018527843.tif 000003
【図２】
2018527843.tif 000004
【図３】
2018527843.tif 000005
【図４】
2018527843.tif 000006
【図５】
2018527843.tif 000007
【図６】
2018527843.tif 000008
【図７】
2018527843.tif 000009
【図８】
2018527843.tif 000010
【図９】
2018527843.tif 000011
【図１０】
2018527843.tif 000012
【図１１】
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【図１２】
2018527843.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成30年3月15日(2018.3.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
増幅器であって、
複数のインダクタセルを備える負荷回路と、ここにおいて、前記インダクタセルの各々が、第２の周波数においてよりも第１の周波数において、より高いインピーダンスを有し、前記第１の周波数が、前記第２の周波数よりも高い、
入力信号を受信することと、増幅された信号を生成するために前記入力信号に基づいて前記負荷回路を駆動することとを行うように構成された駆動回路と、
前記増幅器のピーキング利得をチューニングするために、有効にされる前記インダクタセルの数を調整するように構成されたコントローラと
を備える、増幅器。
【請求項２】
前記インダクタセルが漸進的にサイズ決定され、前記コントローラが、前記インダクタセルのうちの漸進的により小さいインダクタセルを有効にすることによって前記ピーキング利得を増加させるように構成された、請求項１に記載の増幅器。
【請求項３】
前記コントローラが、メモリ中のピーキング利得設定（peaking gain setting）に基づいて前記ピーキング利得をチューニングするように構成され、前記ピーキング利得設定が、有効にされるべき前記インダクタセルの数に対応する、請求項１に記載の増幅器。
【請求項４】
前記複数のインダクタセルが、前記増幅器の第１の出力に結合されたインダクタセルの第１のセットと、前記増幅器の第２の出力に結合されたインダクタセルの第２のセットとを備え、前記負荷回路が、第１のチューナブルキャパシタンスを有し、かつ前記増幅器の前記第１の出力とインダクタセルの前記第２のセットとの間に結合された第１のフィードバックキャパシタと、第２のチューナブルキャパシタンスを有し、かつ前記増幅器の前記第２の出力とインダクタセルの前記第１のセットとの間に結合された第２のフィードバックキャパシタとをさらに備え、前記コントローラが、前記ピーキング利得をチューニングするために、それぞれ、前記第１および第２のフィードバックキャパシタの前記第１および第２のキャパシタンスをチューニングするように構成された、請求項１に記載の増幅器。
【請求項５】
前記インダクタセルの各々が、インダクタコイルのインピーダンス特性を模倣するように構成された、請求項１に記載の増幅器。
【請求項６】
前記複数のインダクタセルが、第１のインダクタセルと、前記第１のインダクタセルよりも小さいサイズを有する第２のインダクタセルと、前記第２のインダクタセルよりも小さいサイズを有する第３のインダクタセルとを備え、前記コントローラが、前記第１のインダクタセルを有効にすることによって前記増幅器の前記ピーキング利得を第１のピーキング利得に設定し、前記第１および第２のインダクタセルを有効にすることによって前記増幅器の前記ピーキング利得を第２のピーキング利得に設定し、前記第１、第２、および第３のインダクタセルを有効にすることによって前記増幅器の前記ピーキング利得を第３のピーキング利得に設定するように構成され、前記第２のピーキング利得が、前記第１のピーキング利得よりも大きく、前記第３のピーキング利得が、前記第２のピーキング利得よりも大きくなり始める、請求項１に記載の増幅器。
【請求項７】
前記第１のインダクタセルが、第１のインダクタトランジスタを備え、前記第２のインダクタセルが、第２のインダクタトランジスタを備え、前記第３のインダクタセルが、第３のインダクタトランジスタを備え、前記第２のインダクタトランジスタが、前記第１のインダクタトランジスタよりも小さいゲート幅を有し、前記第３のインダクタトランジスタが、前記第２のインダクタトランジスタよりも小さいゲート幅を有する、請求項６に記載の増幅器。
【請求項８】
増幅器であって、
抵抗器および複数のインダクタセルを備える負荷回路と、ここにおいて、前記インダクタセルの各々が、
ドレインとゲートとソースとを有するインダクタトランジスタと、ここにおいて、前記抵抗器が、前記インダクタトランジスタの前記ゲートと前記ドレインとの間に結合される、
前記インダクタトランジスタの前記ソースを電源レールに選択的に結合するように構成された第１のスイッチと、
を備える、
入力信号を受信することと、増幅された信号を生成するために前記入力信号に基づいて前記負荷回路を駆動することとを行うように構成された駆動回路と、ここにおいて、前記駆動回路が、前記インダクタセルの各々の前記インダクタトランジスタの前記ドレインに結合される、
前記増幅器のピーキング利得をチューニングするために、有効にされる前記インダクタセルの数を調整するように構成されたコントローラと、
を備え、
前記インダクタセルの各々のために、前記コントローラが、前記インダクタセルを有効にするためにそれぞれの前記第１のスイッチをオンにし、前記インダクタセルを無効にするためにそれぞれの前記第１のスイッチをオフにするように構成された、増幅器。
【請求項９】
前記インダクタセルの各々が、
ドレインとゲートとソースとを有するダイオード接続トランジスタと、ここにおいて、前記ダイオード接続トランジスタの前記ゲートと前記ドレインとが互いに連結され、前記ダイオード接続トランジスタの前記ドレインが前記駆動回路に結合される、
前記ダイオード接続トランジスタの前記ソースを前記電源レールに選択的に結合するように構成された第２のスイッチと、ここにおいて、前記コントローラが、前記インダクタセルを有効にするために前記第２のスイッチをオフにし、前記インダクタセルを無効にするために前記第２のスイッチをオンにするように構成された、
を備える、請求項８に記載の増幅器。
【請求項１０】
前記抵抗器がチューナブル抵抗を有し、前記コントローラが、前記ピーキング利得の周波数をチューニングするために前記抵抗器の前記抵抗をチューニングするようにさらに構成された、請求項８に記載の増幅器。
【請求項１１】
前記負荷回路が、チューナブルキャパシタンスを有するキャパシタをさらに備え、前記キャパシタが、前記インダクタセルの各々中の前記インダクタトランジスタの前記ソースと前記ゲートとの間に結合され、前記コントローラが、前記ピーキング利得の周波数をチューニングするために前記キャパシタの前記キャパシタンスをチューニングするようにさらに構成された、請求項８に記載の増幅器。
【請求項１２】
前記インダクタセルの各々中の前記インダクタトランジスタがｐ形金属酸化物半導体（ＰＭＯＳ）トランジスタを備える、請求項８に記載の増幅器。
【請求項１３】
増幅器のピーキング利得をチューニングするための方法であって、
入力信号を受信することと、
増幅された信号を生成するために、前記受信された入力信号に基づいて前記増幅器の負荷回路を駆動することと、前記負荷回路が複数のインダクタセルを備え、ここにおいて、前記インダクタセルの各々が、第２の周波数においてよりも第１の周波数において、より高いインピーダンスを有し、前記第１の周波数が、前記第２の周波数よりも高い、
有効にされる前記インダクタセルの数を調整することによって前記増幅器の前記ピーキング利得をチューニングすることと
を備える、方法。
【請求項１４】
前記インダクタセルが漸進的にサイズ決定され、前記ピーキング利得をチューニングすることが、前記インダクタセルのうちの漸進的により小さいインダクタセルを有効にすることによって前記ピーキング利得を増加させることを備える、請求項１３に記載の方法。
【請求項１５】
前記ピーキング利得をチューニングすることが、メモリ中のピーキング利得設定に基づき、前記ピーキング利得設定が、有効にされるべき前記インダクタセルの数に対応する、請求項１３に記載の方法。
【請求項１６】
前記複数のインダクタセルが、前記増幅器の第１の出力に結合されたインダクタセルの第１のセットと、前記増幅器の第２の出力に結合されたインダクタセルの第２のセットとを備え、前記負荷回路が、第１のチューナブルキャパシタンスを有し、かつ前記増幅器の前記第１の出力とインダクタセルの前記第２のセットとの間に結合された第１のフィードバックキャパシタと、第２のチューナブルキャパシタンスを有し、かつ前記増幅器の前記第２の出力とインダクタセルの前記第１のセットとの間に結合された第２のフィードバックキャパシタとをさらに備え、前記ピーキング利得をチューニングすることが、それぞれ、前記第１および第２のフィードバックキャパシタの前記第１および第２のキャパシタンスをチューニングすることをさらに備える、請求項１３に記載の方法。
【請求項１７】
増幅器のピーキング利得をチューニングするための方法であって、
入力信号を受信することと、
増幅された信号を生成するために、前記受信された入力信号に基づいて前記増幅器の負荷回路を駆動することと、前記負荷回路が抵抗器および複数のインダクタセルを備え、ここにおいて、前記インダクタセルの各々が、ドレインとゲートとソースとを有するインダクタトランジスタを備え、前記抵抗器が、前記インダクタセルの各々中の前記インダクタトランジスタの前記ゲートと前記ドレインとの間に結合される、
有効にされる前記インダクタセルの数を調整することによって前記増幅器の前記ピーキング利得をチューニングすることと、
を備え、前記ピーキング利得をチューニングすることが、前記それぞれのインダクタトランジスタの前記ソースを電源レールに結合することによって前記インダクタセルの前記数の各インダクタセルを有効にすることを備える、方法。
【請求項１８】
前記抵抗器がチューナブル抵抗を有し、前記方法が、前記抵抗器の前記抵抗をチューニングすることによって前記ピーキング利得の周波数をチューニングすることをさらに備える、請求項１７に記載の方法。
【請求項１９】
前記負荷回路が、チューナブルキャパシタンスを有するキャパシタをさらに備え、前記キャパシタが、前記インダクタセルの各々中の前記インダクタトランジスタの前記ソースと前記ゲートとの間に結合され、前記方法が、前記キャパシタの前記キャパシタンスをチューニングすることによって前記ピーキング利得の周波数をチューニングすることをさらに備える、請求項１７に記載の方法。
【請求項２０】
増幅器のピーキング利得をチューニングするための装置であって、
入力信号を受信するための手段と、
増幅された信号を生成するために、前記受信された入力信号に基づいて前記増幅器の負荷回路を駆動するための手段と、前記負荷回路が複数のインダクタセルを備え、ここにおいて、前記インダクタセルの各々が、第２の周波数においてよりも第１の周波数において、より高いインピーダンスを有し、前記第１の周波数が、前記第２の周波数よりも高い、
有効にされる前記インダクタセルの数を調整することによって前記増幅器の前記ピーキング利得をチューニングするための手段と
を備える、装置。
【請求項２１】
前記インダクタセルが漸進的にサイズ決定され、前記ピーキング利得をチューニングするための前記手段が、前記インダクタセルのうちの漸進的により小さいインダクタセルを有効にすることによって前記ピーキング利得を増加させるための手段を備える、請求項２０に記載の装置。
【請求項２２】
前記ピーキング利得をチューニングするための前記手段が、メモリ中のピーキング利得設定に基づいて前記ピーキング利得をチューニングするための手段を備え、前記ピーキング利得設定が、有効にされるべき前記インダクタセルの数に対応する、請求項２０に記載の装置。
【請求項２３】
増幅器のピーキング利得をチューニングするための装置であって、
入力信号を受信するための手段と、
増幅された信号を生成するために、前記受信された入力信号に基づいて前記増幅器の負荷回路を駆動するための手段と、前記負荷回路が抵抗器および複数のインダクタセルを備え、ここにおいて、前記インダクタセルの各々が、ドレインとゲートとソースとを有するインダクタトランジスタを備え、前記抵抗器が、前記インダクタセルの各々中の前記インダクタトランジスタの前記ゲートと前記ドレインとの間に結合され、
有効にされる前記インダクタセルの数を調整することによって前記増幅器の前記ピーキング利得をチューニングするための手段と
を備え、前記ピーキング利得をチューニングするための前記手段が、前記それぞれのインダクタトランジスタの前記ソースを電源レールに結合することによって前記インダクタセルの前記数の各インダクタセルを有効にするための手段を備える、装置。
【請求項２４】
前記抵抗器がチューナブル抵抗を有し、前記装置が、前記抵抗器の前記抵抗をチューニングすることによって前記ピーキング利得の周波数をチューニングするための手段をさらに備える、請求項２３に記載の装置。
【請求項２５】
前記負荷回路が、チューナブルキャパシタンスを有するキャパシタをさらに備え、前記キャパシタが、前記インダクタセルの各々中の前記インダクタトランジスタの前記ソースと前記ゲートとの間に結合され、前記装置が、前記キャパシタの前記キャパシタンスをチューニングすることによって前記ピーキング利得の周波数をチューニングするための手段をさらに備える、請求項２３に記載の装置。
【請求項２６】
前記複数のインダクタセルが、前記増幅器の第１の出力に結合されたインダクタセルの第１のセットと、前記増幅器の第２の出力に結合されたインダクタセルの第２のセットとを備え、前記負荷回路が、第１のチューナブルキャパシタンスを有し、かつ前記増幅器の前記第１の出力とインダクタセルの前記第２のセットとの間に結合された第１のフィードバックキャパシタと、第２のチューナブルキャパシタンスを有し、かつ前記増幅器の前記第２の出力とインダクタセルの前記第１のセットとの間に結合された第２のフィードバックキャパシタとをさらに備え、前記ピーキング利得をチューニングするための前記手段が、それぞれ、前記第１および第２のフィードバックキャパシタの前記第１および第２のキャパシタンスをチューニングするための手段をさらに備える、請求項２０に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
[0072]  本開示についての以上の説明は、いかなる当業者も本開示を作成または使用することができるように与えられたものである。本開示への様々な修正は当業者には容易に明らかになり、本明細書で定義された一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明された例に限定されるものではなく、本明細書で開示された原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
増幅器であって、
複数のインダクタセルを備える負荷回路と、
入力信号を受信することと、増幅された信号を生成するために前記入力信号に基づいて前記負荷回路を駆動することとを行うように構成された駆動回路と、
前記増幅器のピーキング利得をチューニングするために、有効にされる前記インダクタセルの数を調整するように構成されたコントローラと
を備える、増幅器。
［Ｃ２］
前記インダクタセルが漸進的にサイズ決定され、前記コントローラが、前記インダクタセルのうちの漸進的により小さいインダクタセルを有効にすることによって前記ピーキング利得を増加させるように構成された、Ｃ１に記載の増幅器。
［Ｃ３］
前記コントローラが、メモリ中のピーキング利得設定（peaking gain setting）に基づいて前記ピーキング利得をチューニングするように構成され、前記ピーキング利得設定が、有効にされるべき前記インダクタセルの数に対応する、Ｃ１に記載の増幅器。
［Ｃ４］
前記負荷回路が抵抗器をさらに備え、前記インダクタセルの各々は、
ドレインとゲートとソースとを有するインダクタトランジスタと、ここにおいて、前記インダクタトランジスタの前記ドレインが前記駆動回路に結合され、前記抵抗器が、前記インダクタトランジスタの前記ゲートと前記ドレインとの間に結合される、
前記インダクタトランジスタの前記ソースを電源レールに選択的に結合するように構成された第１のスイッチと、ここにおいて、前記コントローラが、前記インダクタセルを有効にするために前記第１のスイッチをオンにし、前記インダクタセルを無効にするために前記第１のスイッチをオフにするように構成された、
を備える、Ｃ１に記載の増幅器。
［Ｃ５］
前記インダクタセルの各々は、
ドレインとゲートとソースとを有するダイオード接続トランジスタと、ここにおいて、前記ダイオード接続トランジスタの前記ゲートと前記ドレインとが互いに連結され、前記ダイオード接続トランジスタの前記ドレインが前記駆動回路に結合される、
前記ダイオード接続トランジスタの前記ソースを前記電源レールに選択的に結合するように構成された第２のスイッチと、ここにおいて、前記コントローラが、前記インダクタセルを有効にするために前記第２のスイッチをオフにし、前記インダクタセルを無効にするために前記第２のスイッチをオンにするように構成された、
を備える、Ｃ４に記載の増幅器。
［Ｃ６］
前記抵抗器がチューナブル抵抗を有し、前記コントローラが、前記ピーキング利得の周波数をチューニングするために前記抵抗器の前記抵抗をチューニングするようにさらに構成された、Ｃ４に記載の増幅器。
［Ｃ７］
前記負荷回路が、チューナブルキャパシタンスを有するキャパシタをさらに備え、前記キャパシタが、前記インダクタセルの各々中の前記インダクタトランジスタの前記ソースと前記ゲートとの間に結合され、前記コントローラが、前記ピーキング利得の周波数をチューニングするために前記キャパシタの前記キャパシタンスをチューニングするようにさらに構成された、Ｃ４に記載の増幅器。
［Ｃ８］
前記インダクタセルの各々中の前記インダクタトランジスタがｐ形金属酸化物半導体（ＰＭＯＳ）トランジスタを備える、Ｃ４に記載の増幅器。
［Ｃ９］
前記負荷回路が、チューナブルキャパシタンスを有するフィードバックキャパシタをさらに備え、前記フィードバックキャパシタが、前記負荷回路中で正のフィードバックを与えるように構成され、前記コントローラが、前記ピーキング利得をチューニングするために、前記フィードバックキャパシタの前記キャパシタンスをチューニングするように構成された、Ｃ１に記載の増幅器。
［Ｃ１０］
増幅器のピーキング利得をチューニングするための方法であって、
入力信号を受信することと、
増幅された信号を生成するために、前記受信された入力信号に基づいて前記増幅器の負荷回路を駆動することと、前記負荷回路が複数のインダクタセルを備える、
有効にされる前記インダクタセルの数を調整することによって前記増幅器の前記ピーキング利得をチューニングすることと
を備える、方法。
［Ｃ１１］
前記インダクタセルが漸進的にサイズ決定され、前記ピーキング利得をチューニングすることが、前記インダクタセルのうちの漸進的により小さいインダクタセルを有効にすることによって前記ピーキング利得を増加させることを備える、Ｃ１０に記載の方法。
［Ｃ１２］
前記ピーキング利得をチューニングすることが、メモリ中のピーキング利得設定に基づき、前記ピーキング利得設定が、有効にされるべき前記インダクタセルの数に対応する、Ｃ１０に記載の方法。
［Ｃ１３］
前記負荷回路が抵抗器をさらに備え、前記インダクタセルの各々が、ドレインとゲートとソースとを有するインダクタトランジスタを備え、前記抵抗器が、前記インダクタセルの各々中の前記インダクタトランジスタの前記ゲートと前記ドレインとの間に結合され、前記ピーキング利得をチューニングすることが、前記それぞれのインダクタトランジスタの前記ソースを電源レールに結合することによって前記インダクタセルの各インダクタセルを有効にすることを備える、Ｃ１０に記載の方法。
［Ｃ１４］
前記抵抗器がチューナブル抵抗を有し、前記方法が、前記抵抗器の前記抵抗をチューニングすることによって前記ピーキング利得の周波数をチューニングすることをさらに備える、Ｃ１３に記載の方法。
［Ｃ１５］
前記負荷回路が、チューナブルキャパシタンスを有するキャパシタをさらに備え、前記キャパシタが、前記インダクタセルの各々中の前記インダクタトランジスタの前記ソースと前記ゲートとの間に結合され、前記方法が、前記キャパシタの前記キャパシタンスをチューニングすることによって前記ピーキング利得の周波数をチューニングすることをさらに備える、Ｃ１３に記載の方法。
［Ｃ１６］
前記負荷回路が、チューナブルキャパシタンスを有するフィードバックキャパシタをさらに備え、前記フィードバックキャパシタが、前記負荷回路中で正のフィードバックを与えるように構成され、前記ピーキング利得をチューニングすることが、前記フィードバックキャパシタの前記キャパシタンスをチューニングすることをさらに備える、Ｃ１０に記載の方法。
［Ｃ１７］
増幅器のピーキング利得をチューニングするための装置であって、
入力信号を受信するための手段と、
増幅された信号を生成するために、前記受信された入力信号に基づいて前記増幅器の負荷回路を駆動するための手段と、前記負荷回路が複数のインダクタセルを備える、
有効にされる前記インダクタセルの数を調整することによって前記増幅器の前記ピーキング利得をチューニングするための手段と
を備える、装置。
［Ｃ１８］
前記インダクタセルが漸進的にサイズ決定され、前記ピーキング利得をチューニングするための前記手段が、前記インダクタセルのうちの漸進的により小さいインダクタセルを有効にすることによって前記ピーキング利得を増加させるための手段を備える、Ｃ１７に記載の装置。
［Ｃ１９］
前記ピーキング利得をチューニングするための前記手段が、メモリ中のピーキング利得設定に基づいて前記ピーキング利得をチューニングするための手段を備え、前記ピーキング利得設定が、有効にされるべき前記インダクタセルの数に対応する、Ｃ１７に記載の装置。
［Ｃ２０］
前記負荷回路が抵抗器をさらに備え、前記インダクタセルの各々が、ドレインとゲートとソースとを有するインダクタトランジスタを備え、前記抵抗器が、前記インダクタセルの各々中の前記インダクタトランジスタの前記ゲートと前記ドレインとの間に結合され、前記ピーキング利得をチューニングするための前記手段が、前記それぞれのインダクタトランジスタの前記ソースを電源レールに結合することによって前記インダクタセルの各インダクタセルを有効にするための手段を備える、Ｃ１７に記載の装置。
［Ｃ２１］
前記抵抗器がチューナブル抵抗を有し、前記装置が、前記抵抗器の前記抵抗をチューニングすることによって前記ピーキング利得の周波数をチューニングするための手段をさらに備える、Ｃ２０に記載の装置。
［Ｃ２２］
前記負荷回路が、チューナブルキャパシタンスを有するキャパシタをさらに備え、前記キャパシタが、前記インダクタセルの各々中の前記インダクタトランジスタの前記ソースと前記ゲートとの間に結合され、前記装置が、前記キャパシタの前記キャパシタンスをチューニングすることによって前記ピーキング利得の周波数をチューニングするための手段をさらに備える、Ｃ２０に記載の装置。
［Ｃ２３］
前記負荷回路が、チューナブルキャパシタンスを有するフィードバックキャパシタをさらに備え、前記フィードバックキャパシタが、前記負荷回路中で正のフィードバックを与えるように構成され、前記ピーキング利得をチューニングするための前記手段が、前記フィードバックキャパシタの前記キャパシタンスをチューニングするための手段をさらに備える、Ｃ１７に記載の装置。
【国際調査報告】
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