(57)【要約】  デバイスの作製方法が、ゲート線を切断して第１のゲート領域および第２のゲート領域を形成するためにゲートカットを実行するステップを含む。この方法は、第１のゲート領域と第２のゲート領域を接続するための導電性ジャンパ構造を形成するために導電性材料を堆積させるステップをさらに含む。
2018523232.tif 000002
【特許請求の範囲】
【請求項１】
デバイスの作製方法であって、
ゲート線を切断して第１のゲート領域および第２のゲート領域を形成するためにゲートカットを実行するステップと、
前記第１のゲート領域と前記第２のゲート領域を接続するための導電性ジャンパ構造を形成するために導電性材料を堆積させるステップとを含む方法。
【請求項２】
前記ゲートカットを実行するステップは、フラッシュカットを実行するステップを含む、請求項１に記載の方法。
【請求項３】
前記ゲートカットを実行した後、前記導電性材料を堆積させる前に、前記第１のゲート領域と前記第２のゲート領域との間に誘電体材料を形成するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記導電性ジャンパ構造は、堆積プロセスを使用して前記誘電体材料上に形成される、請求項３に記載の方法。
【請求項５】
前記ゲート線に隣接するダミーゲート線を形成するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記ゲートカットを実行するステップは、前記ダミーゲート線を切断して第３のゲート領域および第４のゲート領域を形成するステップを含む、請求項５に記載の方法。
【請求項７】
前記導電性ジャンパ構造は、前記デバイスのミドルオブライン（ＭＯＬ）処理の間に形成される、請求項１に記載の方法。
【請求項８】
前記ゲートカットを実行するステップおよび前記導電性材料を堆積させるステップは、メモリからアクセスされる命令を実行するプロセスによって開始される、請求項１に記載の方法。
【請求項９】
デバイスの作製時に動作を実行するためにプロセッサによって実行可能な命令を記憶するコンピュータ可読媒体であって、前記動作は、
ゲート線を切断して第１のゲート領域および第２のゲート領域を形成するためにゲートカットを開始する動作と、
前記第１のゲート領域と前記第２のゲート領域を接続するための導電性ジャンパ構造を形成するために導電性材料の堆積を開始する動作とを含むコンピュータ可読媒体。
【請求項１０】
前記ゲートカットを開始することは、フラッシュカットを開始する動作を含む、請求項９に記載のコンピュータ可読媒体。
【請求項１１】
前記ゲートカットを実行した後、前記導電性材料を堆積させる前に、前記第１のゲート領域と前記第２のゲート領域との間に誘電体材料を形成することを開始する動作をさらに含む、請求項９に記載のコンピュータ可読媒体。
【請求項１２】
前記導電性ジャンパ構造は、堆積プロセスを使用して前記誘電体材料上に形成される、請求項１１に記載のコンピュータ可読媒体。
【請求項１３】
前記ゲート線に隣接するダミーゲート線を形成する動作をさらに含む、請求項９に記載のコンピュータ可読媒体。
【請求項１４】
前記ゲートカットは、前記ゲート線と同じ位置で前記ダミーゲート線を分離して第３のゲート領域および第４のゲート領域を形成する、請求項１３に記載のコンピュータ可読媒体。
【請求項１５】
前記導電性ジャンパ構造は、前記デバイスのミドルオブライン（ＭＯＬ）処理の間に形成される、請求項９に記載のコンピュータ可読媒体。
【請求項１６】
第１のゲート領域を含む第１のデバイスと、
第２のゲート領域を含む第２のデバイスであって、前記第１のゲート領域および前記第２のゲート領域がゲート線から形成される第２のデバイスと、
前記第１のゲート領域と前記第２のゲート領域を結合する導電性ジャンパ構造とを備える装置。
【請求項１７】
第２のゲート線から形成されたゲート端子を有する第１のダミーデバイスであって、前記第１のデバイスに隣接する第１のダミーデバイスと、
第２のゲート線から形成されたゲート端子を有する第２のダミーデバイスであって、前記第２のデバイスに隣接する第２のダミーデバイスとをさらに備える、請求項１６に記載の装置。
【請求項１８】
前記第１のデバイスのゲート端子は、前記導電性ジャンパ構造を介して前記第２のデバイスのゲート端子に結合され、前記第１のダミーデバイスのゲート端子は供給電圧ノードに結合され、前記第２のダミーデバイスのゲート端子は接地ノードに結合される、請求項１７に記載の装置。
【請求項１９】
前記第１のゲート領域と前記第２のゲート領域との間に誘電体材料をさらに備える、請求項１６に記載の装置。
【請求項２０】
前記導電性ジャンパ構造は、前記誘電体材料に隣接する、請求項１９に記載の装置。
【請求項２１】
前記第１のデバイスは、第１のフィン型電界効果トランジスタ（ｆｉｎＦＥＴ）を含み、前記第２のデバイスは第２のｆｉｎＦＥＴを含む、請求項１６に記載の装置。
【請求項２２】
前記第１のデバイスはｐ型デバイスを含み、前記第２のデバイスはｎ型デバイスを含む、請求項１６に記載の装置。
【請求項２３】
前記第１のデバイスは、ｐ型のフィン型電界効果トランジスタ（ｆｉｎＦＥＴ）を含み、前記第２のデバイスはｎ型のｆｉｎＦＥＴを含む、請求項１６に記載の装置。
【請求項２４】
前記第１のデバイス、前記第２のデバイス、および前記導電性ジャンパ構造を含む半導体デバイスをさらに備える、請求項１６に記載の装置。
【請求項２５】
モバイルデバイス、ラップトップコンピュータ、タブレットコンピュータ、デスクトップコンピュータ、ウェアラブル電子デバイス、車両制御システムまたはコンソール、家電製品、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、テレビジョン、モニタ、チューナ、ラジオ、音楽プレーヤ、ビデオプレーヤ、ロボット、ヘルスケアデバイス、またはそれらの組合せからなる群から選択されるデバイスをさらに備え、前記デバイスは前記半導体ダイを含む、請求項２４に記載の装置。
【請求項２６】
デバイスに関連する設計情報を生成する方法であって、
コンピュータにおいて、デバイスに関連するデータを受信するステップと、
前記データにアクセスし、前記コンピュータによって、前記デバイスに関連するゲート線を識別するステップと、
前記ゲート線を識別したことに応答して、前記コンピュータによって設計情報を生成するステップとを含み、前記設計情報は、
前記ゲート線から切り離される第１のゲート領域、
前記ゲート線から切り離される第２のゲート領域、および
前記第１のゲート領域と前記第２のゲート領域を結合する導電性ジャンパ構造を示す方法。
【請求項２７】
前記データは、前記デバイスの第１の物理的レイアウトを示す、請求項２６に記載の方法。
【請求項２８】
前記設計情報を生成するステップは、前記第１の物理的レイアウトを、前記設計情報によって示される前記デバイスの第２の物理的レイアウトを生成するように修正するステップを含む、請求項２７に記載の方法。
【請求項２９】
前記データは、前記ゲート線が複数の領域に分離されることを指定しない、請求項２６に記載の方法。
【請求項３０】
前記ゲート線は、前記ゲート線がゲートカット領域に近接していると判定したことに応答して識別される、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本願は、本願の権利者が所有する２０１５年７月１７日に出願された米国非仮特許出願第１４／８０２，４７９号からの優先権を主張し、その内容は、その全体が参照により本明細書に明示的に組み込まれる。
【０００２】
本開示は、概して電子デバイスに関し、より詳細には半導体デバイスに関する。
【背景技術】
【０００３】
いくつかの半導体作製プロセスは、構造（たとえば、ポリシリコン）を形成することと、その構造を複数の領域に切断することとを含む。状況によっては、切断部により近いデバイスは、切断部からより遠いデバイスと比較して異なるように動作する場合がある（すなわち、デバイスの「不一致」が生じる場合がある）。したがって、デバイスの性能が、そのデバイスを作製するのに使用される特定の物理的レイアウトに応じてそのデバイスの設計仕様から逸脱する恐れがあり、それによってデバイスの性能が低下するかまたはデバイスの誤動作が生じる場合がある。
【０００４】
いくつかの作製技術では切断を回避する場合がある。たとえば、回路のレイアウトが切断を回避するように再構成されることがある。この技法は、（たとえば、デバイスを接続するための配線の量が増えるので）回路の性能を低下させることがあり、場合によっては、回路面積を増大させることがある。いくつかの作製技法では、特定のデバイスが切断部から少なくともしきい値距離だけ離されることを指定することなどによって、デバイスを切断部から「分離する」のを試みる場合がある。この技法は、デバイスの回路面積を広くする場合があり、（たとえば、特定のデバイスが切断部から少なくともしきい値距離だけ離されるという追加の設計ルールを作成することによって）作製プロセスオーバーヘッドを増大させることがある。
【発明の概要】
【課題を解決するための手段】
【０００５】
作製プロセスが、１つまたは複数のフィン型電界効果トランジスタ（ｆｉｎＦＥＴ）デバイスのゲート端子を形成するのに使用されるゲート線などの、デバイスのゲート線を形成することを含んでもよい。作製プロセスは、ゲート線を切断して第１のゲート領域および第２のゲート領域を画成することと、第１のゲート領域と第２のゲート領域を接続するための（たとえば、ゲート線を「再接続」するための）導電性構造を形成することとを含んでもよい。ゲート線を切断すると、隣接するゲート線を切断しダミーｆｉｎＦＥＴデバイス間に誘電体を充填することによって形成されるダミーｆｉｎＦＥＴデバイスなどの、１つまたは複数の近接するデバイスに関連するひずみが「分散」される場合がある。デバイスに対するひずみの集中が軽減または回避される場合があり、デバイスの性能が向上することがある。たとえば、場合によっては、ひずみは、ｎ型デバイス（たとえば、ｎ型ｆｉｎＦＥＴ）の飽和電流値を大きくし、ｐ型デバイス（たとえば、ｐ型ｆｉｎＦＥＴ）の飽和電流値を小さくすることがあり、それによって、ｎ型デバイスの飽和電流値とｐ型デバイスの飽和電流値との間に「不一致」が生じる場合がある。ひずみを「分散」させると、ひずみに起因する飽和電流値の「不一致」が軽減または回避される場合がある。ｎ型デバイスとｐ型デバイスの不一致を軽減すると、（たとえば、インバータ回路のｎ型トランジスタとインバータ回路のｐ型トランジスタの「平衡化」動作によって）インバータ回路などのいくつかの回路の動作が向上する場合がある。
【０００６】
さらに、導電性構造は、作製プロセスの「既存の」製造段階を使用して（たとえば、作製プロセスに関連する追加の工程またはプロセスフローを作成することなしに）形成される場合がある。たとえば、導電性構造は、デバイスのミドルオブライン（ＭＯＬ）処理段階に関連する金属（Ｍ０）を使用して形成されることがある。この例では、導電性構造を使用し、（たとえば、あるゲート線を１つまたは複数の他のゲート線から「分離」するために）デバイスレイアウトを再構成することなしにあるいはデバイス構成要素間の距離を延ばすことなしに、ゲート線に対するひずみの集中が回避される場合がある。したがって、この作製プロセスは、（たとえば、レイアウトの再構成を回避することによって）実質的に作製コストを増やすことなしに、（たとえば、デバイス構成要素間の距離の延長を回避することによって）実質的にデバイスサイズを大きくすることなしに、かつ（たとえば、再構成されたデバイスを接続するための追加の配線を回避することによって）実質的にデバイスの複雑さを増すことなしに（たとえば、ひずみによって生じるデバイスの「不一致」を軽減または回避することによって）電子デバイスの動作が向上する場合がある。
【０００７】
特定の例では、デバイスの作製方法が、ゲート線（たとえば、複数のトランジスタゲート端子を形成するのに使用される構造）を切断し、第１のゲート領域および第２のゲート領域を形成するためにゲートカットを実行するステップを含む。この方法は、第１のゲート領域と第２のゲート領域を接続するための導電性構造（たとえば、導電性ジャンパ）を形成するために導電性材料を堆積するステップをさらに含む。
【０００８】
別の例では、コンピュータ可読媒体が、デバイスの作製時に動作を実行するためにプロセッサによって実行可能な命令を記憶する。これらの動作は、ゲート線を切断して第１のゲート領域および第２のゲート領域を形成するためにゲートカットを開始する動作を含む。これらの動作は、第１のゲート領域と第２のゲート領域を接続するための導電性ジャンパ構造を形成するために導電性材料の堆積を開始する動作をさらに含む。
【０００９】
別の例では、装置が、第１のゲート領域を含む第１のデバイスと第２のゲート領域を含む第２のデバイスとを含む。第１のゲート領域および第２のゲート領域は、ゲート線から形成される。この装置は、第１のゲート領域と第２のゲート領域を結合する導電性ジャンパ構造をさらに含む。
【００１０】
別の例では、デバイスに関連する設計情報を生成する方法が、コンピュータにおいてデータを受信するステップを含む。この方法は、データにアクセスし、コンピュータによって、デバイスに関連するゲート線を識別するステップをさらに含む。この方法は、コンピュータによって、ゲート線を識別したことに応答して設計情報を生成するステップをさらに含む。この設計情報は、ゲート線から切り離される第１のゲート領域、ゲート線から切り離される第２のゲート領域、および第１のゲート領域と第２のゲート領域を結合する導電性ジャンパ構造を示す。
【００１１】
開示された例のうちの少なくとも１つによって提供される１つの特定の利点は、デバイス性能の類似性の向上である。たとえば、あるデバイスにおいて導電性構造を使用すると、近接するデバイスに関連するひずみが（上記のデバイスにひずみを集中させることなしに）「分散」される場合がある。ひずみの集中を回避すると、デバイスの動作を向上させることができる。たとえば、ひずみは特定の構成要素に対して他の構成要素とは異なる影響を与えることがある（たとえば、ｎ型デバイスは、ｐ型デバイスと比較して異なる影響を受けることがある）ので、意図しないデバイスの「不一致」が軽減または回避される場合がある。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む本願全体を検討すれば明らかになるであろう。
【図面の簡単な説明】
【００１２】
【図１】ゲートカットを使用して分離されたゲート領域同士を接続するための導電性構造を含むデバイスの例示的な例のレイアウト図である。
【図２】ゲートカットを使用して分離されたゲート領域同士を接続するための導電性構造を含むデバイスの例示的な作製方法のいくつかの段階を示す図である。
【図３】ゲートカットを使用して分離されたゲート領域同士を接続するための導電性構造を含むデバイスの物理的なレイアウトを生成する例示的なプロセスの態様を示す図である。
【図４】ゲートカットを使用して分離されたゲート領域同士を接続するための導電性構造を含む電子デバイスの例示的な例のブロック図である。
【図５】ゲートカットを使用して分離されたゲート領域同士を接続するための導電性構造を含む１つまたは複数の電子デバイスを製造するための製造プロセスの例示的な例のデータフロー図である。
【図６】ゲートカットを使用して分離されたゲート領域同士を接続するための導電性構造を含むデバイスに関連する設計情報を生成する例示的な方法を示す図である。
【図７】ゲートカットを使用して分離されたゲート領域同士を接続するための導電性構造を含むデバイスの例示的な作製方法を示す図である。
【発明を実施するための形態】
【００１３】
図面を参照しながらいくつかの例について説明する。説明および図面において、同様または共通の部材が共通の参照符号によって示される場合がある。
【００１４】
図１は、デバイス１００の例示的な例のレイアウト図を示す。デバイス１００は、第１のゲート線１１４（たとえば、複数のトランジスタゲート領域を形成するのに使用される構造）などの複数のゲート線を含む。デバイス１００は、第２のゲート線１１２と第３のゲート線１１６とを含んでもよい。ゲート線１１２、１１４、および１１６は、多結晶シリコン（ポリシリコンまたはポリＳｉ）あるいは窒化チタン（ＴｉＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）などの金属を含んでもよい。デバイス１００は、フィン１０４およびフィン１０５などの複数のフィンをさらに含む。たとえば、フィン１０５、１０４は、基板をエッチングすることによってデバイス１００の基板（たとえば、シリコン基板）から画成されてもよい。
【００１５】
デバイス１００の単一のゲート線を使用して複数のデバイス（たとえば、トランジスタ）が形成されてもよい。たとえば、２つのトランジスタが第１のゲート線１１４を「共有」してもよい。さらなる例として、フィン１０４上に配設された第１のゲート線１１４の第１の部分が、第１のデバイス１１８のゲート端子を形成してもよい。別の例として、フィン１０５上に配設された第１のゲート線１１４の第２の部分が、第２のデバイス１１９のゲート端子を形成してもよい。本明細書で説明するデバイスは、フィン型電界効果トランジスタ（ｆｉｎＦＥＴ）プロセスなどの３次元デバイスプロセスまたは「マルチゲート」デバイスプロセスを使用して作製されてもよい。たとえば、デバイス１１８、１１９は、３Ｄ  ｆｉｎＦＥＴデバイスなどの、各々がチャネル領域の周りを「覆う」ゲート領域を有するデバイスであってもよい。この例では、第１のデバイス１１８は、第１のｆｉｎＦＥＴに対応する場合があり、第２のデバイス１１９は、第２のｆｉｎＦＥＴに対応する場合がある。デバイス１１８、１１９は、（明快のために図１から省略された）基板に形成されたソース端子およびドレーン端子をさらに含んでもよい。
【００１６】
ゲート線１１２、１１４、および１１６のうちの１つまたは複数が接地ノード（たとえば、ＶＳＳ）または供給電圧ノード（たとえば、ＶＤＤ）に結合されてもよい。たとえば、図１は、ゲート線１１２、１１６が供給電圧ノード１２０および接地ノード１２２に結合されてもよいことを示す。さらなる例として、供給電圧ノード１２０および接地ノード１２２は、金属化プロセスに関連する第１の金属層（Ｍ１）の金属などの金属を含んでもよい。図１の例が例示的なものであり、デバイス１００の構成が特定の適用例によって決まる場合があることを諒解されたい。
【００１７】
例示的な実装形態では、第１のゲート線１１４は「被試験デバイス」（「ＤＵＴ」）として機能し、ゲート線１１２、１１６はダミーデバイスとして機能する。本明細書で使用する「ＤＵＴ」は、トランジスタのゲート端子にバイアス電圧を加えることによって選択的にアクティブ化または非アクティブ化することができるチャネル領域を有するトランジスタなどの１つまたは複数のアクティブデバイスを指す場合がある。さらなる例として、第１のゲート線１１４は、デバイス１１８、１１９（たとえば、トランジスタ）のゲート端子を含む。本明細書で使用する「ダミー」デバイスは、接地ノード（たとえば、接地ノード１２２）に結合されたゲート端子を有するｎ型デバイスまたは供給電圧ノード（たとえば、供給電圧ノード１２０）に結合されたゲート端子を有するｐ型デバイスなどの１つまたは複数のパッシブデバイスを指す場合がある。いくつかの適用例では、ダミーデバイスは、１つまたは複数の他のデバイスからＤＵＴを分離してもよい（たとえば、電気的に絶縁しても、機械的に分離しても、あるいはその両方を行ってもよい）。たとえば、ゲート線１１２、１１６は、第１のゲート線１１４の１つまたは複数のデバイスを１つまたは複数の他の構成要素から分離するダミーデバイスのゲート端子を含んでもよい。一例として、図１は、第１のダミーデバイス１２８のゲート端子が第２のゲート線１１２から形成されてもよく、第２のダミーデバイス１２９のゲート端子が第２のゲート線１１２から形成されてもよいことを示す。第１のダミーデバイス１２８は、第１のデバイス１１８に隣接しており（たとえば、デバイス１１８、１２８はフィン１０４を「共有」してもよい）、第２のダミーデバイス１２９は、第２のデバイス１１９に隣接している（たとえば、デバイス１２８、１２９はフィン１０５を「共有」してもよい）。
【００１８】
場合によっては、特定のゲート線から形成された複数のゲート端子がゲートカットを使用して分離されてもよい。たとえば、第１のダミーデバイス１２８（たとえば、ｐ型ダミーｆｉｎＦＥＴなどのｐ型ダミーデバイス）のゲート端子および第２のダミーデバイス１２９（たとえば、ｎ型ダミーｆｉｎＦＥＴなどのｎ型ダミーデバイス）のゲート端子が第２のゲート線１１２から形成される場合、第１のダミーデバイス１２８のゲート端子は、（供給電圧ノード１２０から接地ノード１２２へのＶＤＤ−ＶＳＳ短絡を回避するために）第２のゲート線１１２を切断することによって第２のダミーデバイス１２９のゲート端子から電気的に絶縁されてもよい。別の例として、ｐ型ダミーデバイスのゲート端子およびｎ型ダミーデバイスのゲート端子が第３のゲート線１１６から形成される場合、ｐ型ダミーデバイスのゲート端子およびｎ型ダミーデバイスのゲート端子は、第３のゲート線１１６を切断することによって電気的に絶縁されてもよい。
【００１９】
他の場合には、別のゲート線から形成された複数のゲート端子が、ゲートカットの対象とならない場合がある。一例として、デバイス１００に関連する回路図が、第１のデバイス１１８のゲート端子が第２のデバイス１１９のゲート端子に結合されることを明示する場合がある。特定の例示的な例として、第１のデバイス１１８はインバータのｐ型トランジスタ（たとえば、ｐ型ｆｉｎＦＥＴ）に対応する場合があり、第２のデバイス１１９はインバータのｎ型トランジスタ（たとえば、ｎ型ｆｉｎＦＥＴ）に対応する場合がある。
【００２０】
あるゲート線を切断すると、切断されない１つまたは複数の近接する（たとえば、隣接する）ゲート線が影響を受けることがある。たとえば、あるゲート線を切断すると、誘電体が充填されるキャビティが形成される場合があり、それによって１つまたは複数の近接するゲート線上にひずみ（たとえば、引張りひずみまたは圧縮ひずみ）が生じることがある。一例として、ゲート線１１２、１１６のいずれかにおいてゲートカットを実行すると、第１のゲート線１１４上にひずみが生じる場合がある。
【００２１】
いくつかの従来の技法は、ゲート線１１２、１１６に関連するゲートカットに対するデバイス１１８、１１９の近接度を低減させるためにデバイス１１８、１１９をデバイス１００の別の回路領域に再配置することを含む場合がある。他の従来の技法は、デバイスの作製時のゲートカットを回避することまたはゲート線１１２、１１４、および１１６間の距離を延ばすことを含む場合がある。これらの技法は、（たとえば、デバイスの作製に関する追加の設計ルールが作成されることによって）デバイスの複雑さを増し（たとえば、配線の追加）、回路面積を広くし、作製コストを増やす場合がある。
【００２２】
本開示による技法は、ゲートカット領域１０６においてゲートカットを実行することなどによって、ゲート線１１２、１１４、および１１６の各々を（たとえば、フラッシュカットを使用して）切断することを含む。例示的な例として、ゲートカットは、エッチングプロセスまたはスクライビングプロセス（たとえば、レーザースクライビングプロセス）を使用して実行されてもよい。ゲートカットは、ゲート線１１２、１１４、および１１６の概ね共通の位置において（たとえば、ゲート線１１２、１１４、および１１６の概ね中央または別の位置において）実行されてもよい。ゲートカット領域１０６においてゲートカットを実行すると、第２のゲート線１１２がゲート領域１１２ａおよび１１２ｂに分離され、第１のゲート線１１４がゲート領域１１４ａおよび１１４ｂに分離され、第３のゲート線１１６がゲート領域１１６ａおよび１１６ｂに分離される場合がある。
【００２３】
ゲートカット領域１０６においてゲートカットを実行した後、ゲート線のうちの１つまたは複数が、導電性構造１０８（たとえば、金属ジャンパ）などの導電性構造を使用して「再接続」されてもよい。一例として、デバイス１００に関連する回路図が、デバイス１１８、１１９のゲート端子同士が（インバータの場合と同様に）接続されることを示す場合、導電性構造１０８は、ゲート領域１１４ａおよび１１４ｂを結合（たとえば、「再接続」）するように形成されてもよい。導電性構造１０８は、第１のデバイス１１８の第１のゲート端子を第２のデバイス１１９の第２のゲート端子に接続してもよい。たとえば、第１のゲート端子は、フィン１０４に近接する第１のゲート領域１１４ａの部分を含んでもよく、第２のゲート端子は、フィン１０５に近接する第２のゲート領域１１４ｂの部分を含んでもよい。
【００２４】
例示的な実装形態では、導電性構造１０８は、デバイス１００のローカル相互接続プロセスに関連する金属（Ｍ０）を含む。たとえば、導電性構造１０８は、集積回路のミドルオブライン（ＭＯＬ）処理段階の間に形成されてもよい。別の実装形態では、導電性構造１０８はポリシリコン材料を含んでもよい。デバイス１００は、ＭＯＬ処理段階の間に形成された、導電性構造１０８とは別個の１つまたは複数のローカル相互接続部（図１には示されていない）を含んでもよい。
【００２５】
ゲート線１１２、１１４、および１１６の各々においてゲートカットを実行すると、ゲート線１１２、１１６のみにおいてゲートカットを実行する場合と比較して、デバイス１１８、１１９に対するひずみが軽減される場合がある。たとえば、ゲート領域１１２ａ、１１２ｂ、１１４ａ、１１４ｂ、１１６ａ、および１１６ｂの長さが実質的に等しい場合、デバイス１１８、１１９に対するひずみは、（デバイス１１８、１１９にひずみを集中させる代わりに）デバイス１００全体にわたってひずみを実質的に均一に「分散」することによって軽減される場合がある。デバイス１１８、１１９に対するひずみを軽減すると、ゲートカット作用が低下する（たとえば、デバイス１１８、１１９の飽和電流値が変化する）ことなどによって、デバイス１１８、１１９の動作が向上する場合がある。したがって、導電性構造１０８は、デバイス１００におけるゲートカット作用が低下する場合がある。
【００２６】
ゲートカット作用を低下させる代わりに、またはそれに加えて、導電性構造が、デバイス構成要素を再配置することなしに１つまたは複数の設計ルールを順守するのを可能にしてもよい。一例として、設計ルールが、ゲートカットの対象となるゲート線間の特定の距離を指定してもよい。一例として、設計ルールは、２つ以上の（切断されていない）ゲート線がゲートカットの対象となるゲート線を分離することを指定してもよい。この例では、デバイス１００は、ゲート線１１２、１１６がゲートカットの対象となる場合、設計ルールを順守しなくてもよい。従来の技法は、設計ルールの順守を可能にするために１つまたは複数のゲート線を再配置する場合があり、それによって回路（たとえば、配線）が大きくなり、作製コストが増すことがある。第１のゲート線１１４を切断してゲート領域１１４ａおよび１１４ｂを形成し、導電性構造１０８を使用してゲート領域１１４ａおよび１１４ｂを「再接続」すると、１つまたは複数のデバイス構成要素を再配置することなしに設計ルールを遵守することが可能になる場合がある。
【００２７】
導電性構造１０８を使用すると、他の技法と比較して製造コストが安くなる場合がある。一例として、いくつかの既存の技法は、（ゲートカット作用を回避するかあるいは１つまたは複数の設計ルールの順守を可能にするために）デバイス１００の構成要素を再配置することによって第１のゲート線１１４におけるゲートカットを回避する場合がある。１つまたは複数のデバイス構成要素を再配置すると、デバイスの回路面積が広くなる場合があり、（たとえば、デバイス同士を接続するための配線の量が増えるかまたは追加の設計ルールが作成されることによって）作製プロセスオーバーヘッドが増大する場合がある。導電性構造１０８は、デバイス構成要素を「再配置」することなしにデバイス１００の作製を可能にする場合がある。したがって、デバイス１００の製造コストが安くなる場合がある。
【００２８】
図２は、図１のデバイス１００などのデバイスの例示的な作製方法のいくつかの段階を示す。たとえば、図２は、作製方法の第１の段階２１０、第２の段階２２０、第３の段階２３０、第４の段階２４０、および第５の段階２５０を示す。
【００２９】
第１の段階２１０の間に、フィン１０４、１０５が基板２１２から形成されてもよい。たとえば、フィン１０４、１０５は、基板２１２をエッチングするエッチングプロセスを使用して画成されてもよい。フィン１０４、１０５上および基板２１２上に誘電体材料２１４（たとえば、酸化物）が形成されてもよい。
【００３０】
誘電体材料２１４上にゲート線（たとえば、第１のゲート線１１４）が形成される。特定の作製プロセスに応じて、第１のゲート線１１４が、代替ゲート（たとえば、高ｋ金属ゲートプロセスに関連する代替金属ゲート）を形成するためのキャビティを形成するのに使用されるダミーゲート構造に対応する場合があり、あるいは第１のゲート線１１４が機能ゲート構造（たとえば、代替金属ゲート）に対応する場合がある。フィン１０４に近接する（たとえば、フィン１０４を「覆う」）第１のゲート線１１４の部分が、図１の第１のデバイス１１８のゲート端子に対応する場合があり、フィン１０５に近接する第１のゲート線１１４の部分が、図１の第２のデバイス１１９のゲート端子に対応する場合がある。
【００３１】
第２の段階２２０の間に、第１のゲート領域１１４ａおよび第２のゲート領域１１４ｂを画成するようにゲートカット領域１０６においてゲートカットが実行されてもよい。第１のゲート領域１１４ａと第２のゲート領域１１４ｂはキャビティ２２２によって分離されてもよい。
【００３２】
第３の段階２３０の間に、第１のゲート領域１１４ａと第２のゲート領域１１４ｂとの間に誘電体材料２３２が充填されてもよい。誘電体材料２３２は、第１のゲート領域１１４ａおよび第２のゲート領域１１４ｂの側壁に隣接してもよく、さらに誘電体材料２１４の上面に隣接してもよい。さらなる例として、誘電体材料２３２は、例示的な例として、酸化物などの層間絶縁膜（ＩＬＤ）を含んでもよい。いくつかの実装形態では、第１のゲート領域１１４ａ、第２のゲート領域１１４ｂ、および誘電体材料２３２の上面が（たとえば、平坦化プロセスを使用して）平滑化または平坦化されてもよい。
【００３３】
第４の段階２４０の間に、導電性構造１０８が形成される。たとえば、いくつかの実装形態では、堆積プロセスを使用して導電性材料（たとえば、金属）を堆積させてもよい。この例では、導電性材料を堆積させた後、導電性構造１０８を画成するために導電性材料が（たとえば、エッチングプロセスを使用して）パターン化またはエッチングされてもよい。誘電体構造１０８は、第１のゲート領域１１４ａ、第２のゲート領域１１４ｂ、および誘電体材料２３２の上面に隣接してもよい。
【００３４】
第５の段階２５０の間に、誘電体材料２５２が形成されている。たとえば、誘電体材料２５２は、導電性構造１０８の上面および側壁に隣接してもよい。誘電体材料２５２は、第１のゲート領域１１４ａおよび第２のゲート領域１１４ｂの上面に隣接してもよい。
【００３５】
導電性構造１０８を使用すると、第１のゲート線１１４を使用して形成される１つまたは複数のゲート端子（たとえば、図１のデバイス１１８、１１９のゲート端子）の性能が向上する場合がある。たとえば、導電性構造１０８を使用すると、第１のゲート線１１４においてゲートカットを実行することが可能になる場合があり、それによって、近接する切断されたゲート線（たとえば、図１のゲート線１１２、１１６）に関連するひずみがデバイス１１８、１１９上に集中する代わりに、ひずみがデバイス構成要素間に「分散」されることがある。
【００３６】
図３は、デバイスに関連する第１の物理的レイアウト３００を第２の物理的レイアウト３５０を生成するように修正する例示的なプロセスの態様を示す。たとえば、図３を参照しながら説明するデバイスは、図１のデバイス１００に対応する場合がある。物理的レイアウト３００、３５０は、アンドオアインバータ（ＡＯＩ）論理ゲートを含む回路などの回路の物理的特性を表してもよい。
【００３７】
第１の物理的レイアウト３００は、ゲート線３０２、３０４、３０６、３０８、３１０、３１２、３１４、３１６、および３１８などの複数のゲート線を含む。ゲート線３０２〜３１８のうちの１つまたは複数は、図１のゲート線１１２、１１４、および１１６に対応する場合がある。
【００３８】
第１の物理的レイアウト３００は、複数のゲート線に関連する複数のゲートカット領域を示す。たとえば、ゲートカット領域３２０がゲート線３０２に関連付けられ、ゲートカット領域３２２がゲート線３１２に関連付けられ、ゲートカット領域３２４がゲート線３１８に関連付けられる。ゲートカット領域３２０、３２２、および３２４のうちの１つまたは複数は、図１のゲートカット領域１０６に対応する場合がある。
【００３９】
第１の物理的レイアウト３００は、代表的なアクティブ領域３２６などの複数のアクティブ領域（たとえば、高ドープ領域）をさらに含んでもよい。第１の物理的レイアウト３００の１つまたは複数のアクティブ領域は、図２の基板２１２内に形成されてもよい。
【００４０】
第１の物理的レイアウト３００は、代表的な金属化領域３２８、３３０などの複数の金属化領域をさらに含んでもよい。一例として、いくつかの実装形態では、金属化領域３２８は、供給電圧ノード（たとえば、図１の供給電圧ノード１２０）を含んでもよく、金属化領域３３０は、接地ノード（たとえば、図１の接地ノード１２２）を含んでもよい。金属化領域３２８、３３０は、バックエンドオブライン（ＢＥＯＬ）金属化プロセスなどの金属化プロセスの第１の金属層（Ｍ１）を使用して形成されてもよい。
【００４１】
第１の物理的レイアウト３００は、代表的な接点３３２などの複数の接点をさらに含んでもよい。たとえば、接点がアクティブ領域（たとえば、アクティブ領域３２６）またはゲート線（たとえば、ゲート線３０４、３０６、３０８、３１０、３１４、および３１６のうちのいずれか）のいずれかに隣接（または「接地（ｌａｎｄ  ｏｎ）」）してもよい。
【００４２】
第１の物理的レイアウト３００の１つまたは複数のゲート線は、第１の物理的レイアウト３００に対応する概略的な仕様または回路レベル仕様によって示される１つまたは複数の基準などの、１つまたは複数の基準に基づいてゲートカットの対象とされてもよい。例示的な例として、ゲートカット領域３２０、３２２、および３２４においてゲートカットを実行すると、金属化領域３３０に対応する接地ノードから金属化領域３２８に対応する供給電圧ノードを分離してもよい。この例では、ｐ型ダミーデバイスのゲート端子およびｎ型ダミーデバイスのゲート端子は、ゲート線３０２、３１２、および３１８の各々から形成される。ｐ型ダミーデバイスのゲート端子は、金属化領域３２８を使用して供給電圧ノードに結合されてもよく、ｎ型ダミーデバイスのゲート端子は、金属化領域３３０を使用して接地ノードに結合されてもよい。
【００４３】
他の場合には、１つまたは複数のゲート線がゲートカットの対象とならない場合がある。たとえば、第１の物理的レイアウト３００では、ゲート線３０４、３０６、３０８、３１０、３１４、および３１６のうちのどれもゲートカットの対象とならない。さらなる例として、ゲート線３０４、３０６、３０８、３１０、３１４、および３１６のうちの１つまたは複数は、インバータ自体のｎ型デバイス（たとえば、ｎ型ｆｉｎＦＥＴ）のゲート端子に結合されたゲート端子を有するｐ型デバイス（たとえば、ｐ型ｆｉｎＦＥＴ）を含むインバータに対応する場合がある。
【００４４】
場合によっては、ゲートカットが、第１の物理的レイアウト３００に基づいて作製されたデバイスの動作に影響を与える場合がある。たとえば、ゲートカットに起因する隣接するゲート線同士の長さの差によって、ひずみ（たとえば、引張りひずみまたは圧縮ひずみ）に起因してデバイス動作が変化することがある。一例として、ゲートカット領域３２４においてゲートカットが実行されてキャビティが形成されることがあり、そのキャビティに、ゲート線３１６においてひずみを生じさせる誘電体が充填される場合がある。このひずみが、ゲート線３１６を使用して形成されたゲート端子を有するデバイス（たとえば、図１のデバイス１１８、１１９）の１つまたは複数の動作特性（たとえば、飽和電流の値）を変化させることがある。
【００４５】
さらなる例として、第１の物理的レイアウト３００は、ゲートカットを使用せずに、ゲート線３１６から第１のｐ型デバイス（たとえば、図１の第１のデバイス１１８）のゲート端子および第１のｎ型デバイス（たとえば、図１の第２のデバイス１１９）のゲート端子を作製することを示す場合があり、ゲートカット領域３２４におけるゲートカットを使用して、ゲート線３１８から第２のｐ型デバイス（たとえば、ダミートランジスタ）のゲート端子および第２のｎ型デバイス（たとえば、ダミートランジスタ）のゲート端子を作製することを示す場合もある。ゲートカット領域３２４においてゲート線３１８を切断すると、キャビティが形成されることがあり、そのキャビティに、第１のｐ型デバイスおよび第１のｎ型デバイスにおいてひずみを生じさせる誘電体が充填される場合がある。
【００４６】
場合によっては、ひずみは、ｎ型デバイスと比較して異なるようにｐ型デバイスに影響を与える場合がある。たとえば、圧縮ひずみは、適用例によっては、ｎ型デバイスの飽和電流値を小さくする場合があり、ｐ型デバイスの飽和電流値を大きくする場合がある。別の例として、引張りひずみは、適用例によっては、ｎ型デバイスの飽和電流値を大きくする場合があり、ｐ型デバイスの飽和電流値を小さくする場合がある。これらの例では、ゲートカット領域３２４におけるゲートカットに関連するひずみによって、（たとえば、第１のｎ型デバイスの飽和電流値が大きくなり、一方、第１のｐ型デバイスの飽和電流値が小さくなることによって）第１のｐ型デバイスと第１のｎ型デバイスとの間の「不一致」が生じる場合がある。
【００４７】
この場合、第１のｐ型デバイスの動作は、第１のｎ型デバイス、第２のｐ型デバイス、および第２のｎ型デバイスの動作とは異なることがある。さらに、第１のｎ型デバイスの動作は、第１のｐ型デバイス、第２のｐ型デバイス、および第２のｎ型デバイスの動作とは異なることがある。
【００４８】
さらに、ゲート線３１６から形成されたゲート端子を有するデバイスは、ゲートカット領域に隣接しないゲート線から形成されたゲート端子を有するデバイスと比較して異なるように動作する場合がある。一例として、図３は、ゲート線３０６が、ゲートカットの対象となるゲート線に隣接せず、ゲート線３１６が、ゲートカットの対象となるゲート線（ゲート線３１８）に隣接することを示す。ゲート線３０６、３１６の各々がｐ型デバイスおよびｎ型デバイスを含むインバータに相当する場合、ゲート線３０６のｐ型デバイスおよびｎ型デバイスは、ゲート線３１６のｐ型デバイスおよびｎ型デバイスの動作特性とは異なる動作特性を有する場合がある。たとえば、ゲート線３０６のｐ型デバイスおよびｎ型デバイスの飽和電流値は、ゲート線３１６のｐ型デバイスおよびｎ型デバイスの飽和電流値と異なる場合がある。
【００４９】
この例では、第１の物理的レイアウト３００に基づいて作製された回路の動作は、回路の設計仕様から逸脱する場合がある。たとえば、ゲート線３１６から形成されたゲート端子を有するデバイスの飽和電流値と比較したゲート線３０６から形成されたゲート端子を有するデバイスの飽和電流値の「不一致」によって、デバイス性能が低下し、意図しないデバイス動作が生じる場合がある。いくつかの従来の技術は、ゲートカットを回避し、デバイス構成要素を再配置してデバイスがゲートカットに近接するのを回避するか、またはデバイス間の距離を延ばすことによってゲートカット作用を補償する場合がある。これらの技法は、（たとえば、追加の配線を使用し、追加の設計ルールを作成することによって）作製コストを増し、デバイスサイズを大きくする場合もある。
【００５０】
本開示による例示的なプロセスは、第１の物理的レイアウト３００を修正して第２の物理的レイアウト３５０を生成することを含んでもよい。たとえば、第２の物理的レイアウト３５０は、ゲートカット領域３５２（たとえば、フラッシュカット向けに選択された領域）を示してもよい。ゲート線３０２、３０４、３０６、３０８、３１０、３１２、３１４、３１６、および３１８は、ゲートカット領域３５２を対象とするゲートカットを使用して切断されてもよい。
【００５１】
第２の物理的レイアウト３５０は、導電性構造３５４、３５６、３５８、３６０、３６２、および３６４を示してもよい。導電性構造３５４、３５６、３５８、３６０、３６２、および３６４のうちのいずれについても、図１および図２の導電性構造１０８を参照しながら説明する場合がある。導電性構造３５４、３５６、３５８、３６０、３６２、および３６４は、ゲートカット領域３５２においてゲートカットを実行することによってゲート線３０４、３０６、３０８、３１０、３１４、および３１６の各部を分離した後「再接続」するように形成されてもよい。したがって、第１の物理的レイアウト３００に関連する回路図は、第２の物理的レイアウト３５０に関連する回路図に対応する場合がある（たとえば、同等である場合がある）。
【００５２】
ゲートカット領域３５２においてゲートカットを実行すると、デバイス動作特性のばらつきが低減する場合がある。たとえば、ゲート線３０２、３０４、３０６、３０８、３１０、３１２、３１４、３１６、および３１８の各々を切断することによって、デバイスからゲートカットまでのそれぞれに異なる距離に起因する動作特性のばらつきを軽減または回避してもよい。
【００５３】
図４を参照すると、電子デバイスの特定の例示的な実施形態のブロック図が示され、全体的に４００で示されている。電子デバイス４００は、例示的な例として、モバイルデバイス（たとえば、携帯電話）に対応する場合がある。他の実装形態では、電子デバイス４００は、コンピュータ（たとえば、ラップトップコンピュータ、タブレットコンピュータ、またはデスクトップコンピュータ）、ウェアラブル電子デバイス（たとえば、パーソナルカメラ、ヘッドマウントディスプレイ、または時計）、車両制御システムまたはコンソール、家電製品、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、テレビジョン、モニタ、チューナ、ラジオ（たとえば、衛星ラジオ）、音楽プレーヤ（たとえば、デジタル音楽プレーヤまたはポータブル音楽プレーヤ）、ビデオプレーヤ（たとえば、デジタルビデオディスク（ＤＶＤ）プレーヤまたはポータブルデジタルビデオプレーヤなどのデジタルビデオプレーヤ）、ロボット、ヘルスケアデバイス、または他の電子デバイス、あるいはそれらの組合せに対応する場合がある。
【００５４】
電子デバイス４００は、デジタル信号プロセッサ（ＤＳＰ）、中央処理装置（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、他の処理デバイス、またはそれらの組合せなどのプロセッサ４１０を含む。プロセッサ４１０はデバイス１００を含んでもよく、デバイス１００は導電性構造１０８を含んでもよい。代替的にまたは追加として、電子デバイス４００の１つまたは複数の構成要素は、デバイス１００に対応するデバイスを含んでもよい。さらに、電子デバイス４００の１つまたは複数の構成要素は、図２、図３の第２の物理的レイアウト３５０、またはその両方の組合せを参照しながら説明した方法に従って作製された回路を含んでもよい。
【００５５】
電子デバイス４００はメモリ４３２をさらに含んでよい。メモリ４３２は、プロセッサ４１０に結合されてもよくあるいはプロセッサ４１０内に組み込まれてもよい。メモリ４３２は、プロセッサ４１０によって実行可能な命令４６８を記憶してもよい。さらなる例として、メモリ４３２は、ランダムアクセスメモリ（ＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラム可能読取り専用メモリ（ＰＲＯＭ）、消去可能プログラム可能読取り専用メモリ（ＥＰＲＯＭ）、電気消去可能プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）、１つまたは複数のレジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、他の記憶デバイス、またはそれらの組合せを含んでもよい。
【００５６】
図４はまた、プロセッサ４１０に、またディスプレイ４２８に結合されているディスプレイコントローラ４２６を示す。コーダ／デコーダ（コーデック）４３４も、プロセッサ４１０に結合することができる。スピーカー４３６およびマイクロフォン４３８をコーデック４３４に結合することができる。図４はまた、ワイヤレスコントローラおよび／またはトランシーバのようなワイヤレスインターフェース４４０をプロセッサ４１０とアンテナ４４２とに結合できることを示す。
【００５７】
特定の実施形態では、プロセッサ４１０、ディスプレイコントローラ４２６、メモリ４３２、コーデック４３４、およびワイヤレスインターフェース４４０が、システムインパッケージまたはシステムオンチップデバイス４２２内に含まれる。さらに、入力デバイス４３０および電源４４４が、システムオンチップデバイス４２２に結合されてもよい。さらに、特定の実施形態では、図４に示されるように、ディスプレイ４２８、入力デバイス４３０、スピーカー４３６、マイクロフォン４３８、アンテナ４４２、および電源４４４は、システムオンチップデバイス４２２の外部にある。しかしながら、ディスプレイ４２８、入力デバイス４３０、スピーカー４３６、マイクロフォン４３８、アンテナ４４２、および電源４４４は、インターフェースまたはコントローラなどのシステムオンチップデバイス４２２の構成要素に結合され得る。
【００５８】
上記で開示したデバイスおよび機能は、コンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）を使用して設計され表されてもよい。コンピュータファイルはコンピュータ可読媒体に記憶されてもよい。いくつかまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを作製する作製取扱業者に提供されてもよい。得られる生成物には、次いで、ダイに切断され、集積回路（または「チップ」）にパッケージされるウエハが含まれる。次いで、チップは、図４の電子デバイス４００などの電子デバイスにおいて使用される。図５は、電子デバイス製造プロセス５００の特定の例示的実施形態を示す。
【００５９】
物理デバイス情報５０２が、研究コンピュータ５０６などの電子デバイス製造プロセス５００において受信される。たとえば、物理デバイス情報５０２は、研究コンピュータ５０６に結合されたユーザインターフェース５０４を介して入力される物理パラメータ、材料特性、および構造情報を含んでもよい。研究コンピュータ５０６は、１つまたは複数の処理コアのようなプロセッサ５０８を含む。プロセッサ５０８は、メモリ５１０などのコンピュータ可読媒体に結合される。メモリ５１０は、物理デバイス情報５０２をファイルフォーマットに適合するように変換させるとともにライブラリファイル５１２を生成させるためにプロセッサ５０８によって実行可能なコンピュータ可読命令を記憶してもよい。
【００６０】
ライブラリファイル５１２は、変換された設計情報を含む少なくとも１つのデータファイルを含んでもよい。たとえば、ライブラリファイル５１２はデバイスのライブラリを指定してもよい。ライブラリファイル５１２は、設計コンピュータ５１４において電子設計オートメーション（ＥＤＡ）ツール５２０とともに使用されてもよい。設計コンピュータ５１４は、１つまたは複数の処理コアのようなプロセッサ５１６を含む。プロセッサ５１６は、メモリ５１８に結合される。ＥＤＡツール５２０は、設計コンピュータ５１４のユーザが回路を設計するのを可能にするためにメモリ５１８に記憶されたプロセッサ実行可能命令を含んでもよい。たとえば、設計コンピュータ５１４のユーザは、設計コンピュータ５１４に結合されたユーザインターフェース５２４を介して回路設計情報５２２を入力してもよい。回路設計情報５２２は、デバイスの少なくとも１つの物理的特性を表す設計情報を含んでもよい。一例として、回路設計特性は、回路設計における特定の回路の識別および他の要素との関係、配置情報、フィーチャサイズ情報、相互接続情報、またはデバイスの物理的特性を表す他の情報を含んでもよい。
【００６１】
設計コンピュータ５１４は、ファイルフォーマットに適合するように回路設計情報５２２を変換するように構成されてもよい。一例として、ファイルフォーマットは、平面の幾何学的形状、テキストラベル、およびグラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルフォーマットを含んでもよい。設計コンピュータ５１４は、図１のデバイス１００の少なくとも１つの構成要素（たとえば、導電性構造１０８）、第２の物理的レイアウト３５０によって示される少なくとも１つの構成要素（たとえば、導電性構造３５４〜３６４のうちの１つまたは複数）、あるいはそれらの組合せを表す情報を含むＧＤＳＩＩファイル５２６などの変換された設計情報を含むデータファイルを生成するように構成されてもよい。
【００６２】
例示的な例では、図５を参照しながら説明した１つまたは複数のプロセッサは、ゲートカット命令５１３を実行して、ゲートカット領域（たとえば、ゲートカット領域１０６および３５２のうちのいずれか）および導電性構造（たとえば、導電性構造１０８および３５４〜３６４のうちのいずれか）を指定する設計情報（たとえば、ＧＤＳＩＩファイル５２６）を生成してもよい。
【００６３】
一例として、プロセッサ５１６は、ゲートカット命令５１３を実行して回路設計情報５２２を分析し、ゲートカット作用を生じさせる場合があるかあるいは作製プロセスに関連する設計ルールに適合しない場合があるゲートカットに近接するゲート線を識別してもよい。一例として、プロセッサ５１６は、ゲートカット命令５１３にアクセスして回路設計情報５２２を分析し、第１のゲート線１１４が（ゲートカットの対象となる）ゲート線１１２、１１６に隣接すると判定するか、第１のゲート線１１４が、（ゲートカットの対象となる）ゲート線１１２、１１６に近すぎることに起因して設計ルールに適合していないと判定するか、またはその両方を判定してもよい。プロセッサ５１６は、回路設計情報５２２を分析して第１のゲート線１１４を識別したことに応答して、ゲートカット命令５１３を実行し、ＧＤＳＩＩファイル５２６に、第１のゲート線１１４がゲート領域１１４ａ、１１４ｂを画成するように切断されることを表示させ、かつゲート領域１１４ａ、１１４ｂが導電性構造１０８を使用して接続されることを表示させてもよい。
【００６４】
代替的にまたは追加として、プロセッサ５１６は、ゲートカット命令５１３を実行し、ゲートカット領域３２０、３２２、および３２４をゲートカット領域３５２と「交換する」（それによって、たとえば、ゲート線３０４、３０６、３０８、３１０、３１４、および３１６におけるゲートカット作用を低減させるか、１つまたは複数の設計ルールに適合するのを可能にするか、あるいはその両方を行う）ことなどによって第１の物理的レイアウト３００の表現を修正してもよい。この例では、プロセッサ５１６は、ゲートカット命令５１３を実行してＧＤＳＩＩファイル５２６に（第１の物理的レイアウト３００を表示させるのではなく）第２の物理的レイアウト３５０を表示させてもよい。
【００６５】
ＧＤＳＩＩファイル５２６は、作製プロセス５２８において受信されてもよい。作製プロセス５２８は、図１のデバイス１００の少なくとも１つの構成要素（たとえば、導電性構造１０８）、第２の物理的レイアウト３５０によって示される少なくとも１つの構成要素（たとえば、導電性構造３５４〜３６４）、またはそれらの組合せを含む半導体デバイスを作製するのにＧＤＳＩＩファイルを使用してもよい。
【００６６】
ＧＤＳＩＩファイル５２６は、代表的なマスク５３２として図５に例示するフォトリソグラフィ処理で使用されるマスクなどの、１つまたは複数のマスクを作成するマスク製造業者５３０に提供されてもよい。マスク５３２は、１つまたは複数のウエハ５３３を生成するために、作製プロセス５２８中に使用されてもよく、１つまたは複数のウエハ５３３は試験され、代表的なダイ５３６（たとえば、半導体ダイ）などのダイに分離されてもよい。ダイ５３６は、図１のデバイス１００の少なくとも１つの構成要素（たとえば、導電性構造１０８）、第２の物理的レイアウト３５０によって示される少なくとも１つの構成要素（たとえば、導電性構造３５４〜３６４）、またはそれらの組合せを含んでもよい。
【００６７】
作製プロセス５２８の各工程は、プロセッサ５３４およびメモリ５３５によって開始または制御されてもよい。メモリ５３５は、プロセッサ５３４によって実行可能な命令を記憶してもよい。
【００６８】
作製プロセス５２８は、完全に自動化されるかまたは部分的に自動化された作製システムによって実装されてもよい。たとえば、作製プロセス５２８はスケジュールに従って自動化されてもよい。作製システムは、デバイスを形成するために１つまたは複数の動作を実行するための作製機器（たとえば、処理ツール）を含んでもよい。たとえば、作製機器は、例示的な例として、１つまたは複数の材料を堆積し、１つまたは複数の材料をエピタキシャル成長し、１つまたは複数の材料を共形に堆積し、ハードマスクを塗布し、エッチングマスクを塗布し、エッチングを実行し、平坦化を実行し、（たとえば、金属ゲートプロセスを使用して）ゲートスタックを形成し、シャロートレンチ分離（ＳＴＩ）プロセスを実行し、ならびに／あるいは標準クリーン１プロセスを実行するように構成されてもよい。
【００６９】
作製システムは、分散型アーキテクチャ（たとえば、階層）を有してもよい。たとえば、作製システムは、プロセッサ５３４などの１つまたは複数のプロセッサ、メモリ５３５などの１つまたは複数のメモリ、ならびに／あるいは分散アーキテクチャに従って分散される１つまたは複数のコントローラを含んでもよい。分散アーキテクチャは、１つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含んでもよい。たとえば、作製プロセス５２８の高レベル部分は、プロセッサ５３４のような１つもしくは複数のプロセッサによって開始または制御されてもよく、低レベルシステムの各々は、１つもしくは複数の対応するコントローラを含んでもよく、または、１つもしくは複数の対応するコントローラによって制御されてもよい。特定の低レベルシステムの特定のコントローラは、特定の高レベルシステムから１つまたは複数の命令（たとえば、コマンド）を受信してもよく、サブコマンドを下位のモジュールまたはプロセスツールに発行してもよく、特定の高レベルプロセッサにステータスデータを送り返してもよい。１つまたは複数の低レベルシステムの各々は、１つまたは複数の処理ツールなどの、作製機器の１つまたは複数の対応する部分と関連付けられてもよい。例示的な処理ツールには、ドーピングツールまたは堆積ツール（たとえば、分子ビームエピタキシャル成長ツール、流動性化学気相堆積（ＦＣＶＤ）ツール、共形堆積ツール、またはスピンオン堆積ツール）、および除去ツール（たとえば、化学的除去ツール、反応ガス除去ツール、水素反応除去ツール、または標準クリーン１除去ツール）が含まれる。
【００７０】
特定の実施形態では、作製システムは、作製システム内に分散された複数のプロセッサを含んでもよい。たとえば、低レベルシステム構成要素のコントローラは、プロセッサ５３４のようなプロセッサを含んでもよい。代替的に、プロセッサ５３４は、作製システムの高レベルシステム、サブシステムまたは構成要素の一部であってもよい。別の実施形態では、プロセッサ５３４は、作製システムの様々なレベルおよび構成要素における分散処理を含む。
【００７１】
ダイ５３６は、パッケージングプロセス５３８に供給されてもよい。パッケージングプロセス５３８では、ダイ５３６を代表的なパッケージ５４０に組み込んでもよい。パッケージ５４０は、システムインパッケージ（ＳｉＰ）構成などに関連して単一のダイ（ダイ５３６など）を含んでもあるいは複数のダイを含んでもよい。パッケージ５４０は、１つまたは複数の電子デバイス技術合同協議会（ＪＥＤＥＣ）規格などの１つまたは複数の規格または仕様に準拠するように構成されてもよい。
【００７２】
パッケージ５４０に関する情報は、コンピュータ５４６に記憶されるコンポーネントライブラリなどを介して、種々の製品設計者に配布されてもよい。コンピュータ５４６は、メモリ５５０に結合される、１つまたは複数の処理コアなどのプロセッサ５４８を含んでもよい。プリント回路板（ＰＣＢ）ツールが、ユーザインターフェース５４４を介してコンピュータ５４６のユーザから受信されたＰＣＢ設計情報５４２を処理するために、プロセッサ実行可能命令としてメモリ５５０に記憶されてもよい。ＰＣＢ設計情報５４２は、回路板上のパッケージングされたデバイスの物理配置情報を含んでもよい。パッケージングされたデバイスは、図１のデバイス１００の少なくとも１つの構成要素（たとえば、導電性構造１０８）、第２の物理的レイアウト３５０によって示される少なくとも１つの構成要素（たとえば、導電性構造３５４〜３６４）、またはそれらの組合せを含んでもよい。
【００７３】
コンピュータ５４６は、たとえばＧＥＲＢＥＲファイル５５２などのデータファイルを生成するためにＰＣＢ設計情報５４２を変換するように構成されてもよい。ＧＥＲＢＥＲファイル５５２は、回路板上のパッケージングされたデバイスの物理的配置情報、ならびにトレースおよびビアなどの電気的接続のレイアウトを示してもよい。パッケージングされたデバイスは、図１のデバイス１００の少なくとも１つの構成要素（たとえば、導電性構造１０８）、第２の物理的レイアウト３５０によって示される少なくとも１つの構成要素（たとえば、導電性構造３５４〜３６４）、またはそれらの組合せを含んでもよい。他の実装形態では、変換ＰＣＢ設計情報５４２によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有してもよい。
【００７４】
ＧＥＲＢＥＲファイル５５２は、ボードアセンブリプロセス５５４において受信され、代表的なＰＣＢ５５６などのＰＣＢを作製するために使用される場合がある。ＰＣＢ５５６は、ＧＥＲＢＥＲファイル５５２によって示される設計情報に従って製造されてもよい。たとえば、ＧＥＲＢＥＲファイル５５２は、ＰＣＢ製造プロセスの１つまたは複数の工程を実施するために１つまたは複数のマシンにアップロードされてもよい。ＰＣＢ５５６は、代表的なプリント回路アセンブリ（ＰＣＡ）５５８を形成するために、パッケージ５４０を含む電子部品が搭載されてもよい。
【００７５】
ＰＣＡ５５８は、製品製造プロセス５６０において受け取られ、第１の代表的な電子デバイス５６２および第２の代表的な電子デバイス５６４などの１つまたは複数の電子デバイスに組み込まれてもよい。たとえば、第１の代表的な電子デバイス５６２および／または第２の代表的な電子デバイス５６４は、図４の電子デバイス４００を含んでもよく、またはそれに対応してもよい。第１の代表的な電子デバイス５６２および／または第２の代表的な電子デバイス５６４は、例示的な例としてモバイルデバイス（たとえば、携帯電話）を含んでもよい。他の実装形態では、電子デバイス４００は、コンピュータ（たとえば、ラップトップコンピュータ、タブレットコンピュータ、またはデスクトップコンピュータ）、ウェアラブル電子デバイス（たとえば、パーソナルカメラ、ヘッドマウントディスプレイ、または時計）、車両制御システムまたはコンソール、家電製品、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、テレビジョン、モニタ、チューナ、ラジオ（たとえば、衛星ラジオ）、音楽プレーヤ（たとえば、デジタル音楽プレーヤまたはポータブル音楽プレーヤ）、ビデオプレーヤ（たとえば、デジタルビデオディスク（ＤＶＤ）プレーヤまたはポータブルデジタルビデオプレーヤなどのデジタルビデオプレーヤ）、ロボット、ヘルスケアデバイス、または他の電子デバイス、あるいはそれらの組合せに対応する場合がある。
【００７６】
図１〜図５に関して説明する実施形態の１つまたは複数の態様は、ライブラリファイル５１２、ＧＤＳＩＩファイル５２６、および／またはＧＥＲＢＥＲファイル５５２によって表されてもよい。図１〜図５に関して説明する実施形態の１つまたは複数の態様は、研究コンピュータ５０６のメモリ５１０、設計コンピュータ５１４のメモリ５１８、コンピュータ５４６のメモリ５５０、および／またはボードアセンブリプロセス５５４などの様々な段階において使用される１つまたは複数の他のコンピュータまたはプロセッサ（図示せず）のメモリに記憶された情報よって表されてもよい。図１〜図５に関して説明する実施形態の１つまたは複数の態様は、マスク５３２、ダイ５３６、パッケージ５４０、ＰＣＡ５５８、プロトタイプ回路またはデバイスなどの他の製品（図示せず）、あるいはそれらの任意の組合せなどの、１つまたは複数の他の物理的実施形態に組み込んでもよい。物理的なデバイス設計から最終製品までの製品の様々な代表的な段階が示されているが、他の実施形態では、より少数の段階が使用されてもよく、または、追加の段階が含まれてもよい。同様に、電子デバイス製造プロセス５００は、電子デバイス製造プロセス５００の様々な段階を実施する単一のエンティティによって実施されてもよく、あるいは１つまたは複数のそのようなエンティティによって実施されてもよい。
【００７７】
図６を参照すると、デバイスに関連する設計情報を生成する方法の例示的な例が示され、全体的に６００で示されている。たとえば、方法６００は、図１のデバイス１００に関連する設計情報、図３の第２の物理的レイアウト３５０に対応する設計情報、図４のシステムオンチップデバイス４２２に関連する設計情報、図５のダイ５３６に関連する設計情報、またはそれらの組合せを生成してもよい。
【００７８】
方法６００は、６１０において、デバイスに関連するデータを受信することを含む。データは、コンピュータにおいて受信される。例示的な実装形態では、コンピュータは、設計コンピュータ５１４に対応してもよく、データは、ライブラリファイル５１２、ＥＤＡツール５２０、回路設計情報５２２、またはそれらの組合せのうちのいずれかを含む。他の例では、方法６００の各動作は、研究コンピュータ５０６、プロセッサ５３４とメモリ５３５とを含むコンピュータ、他のコンピュータ、またはそれらの組合せなどの、別のコンピュータにおいて実行されてもよい。
【００７９】
方法６００は、６２０において、データにアクセスし、コンピュータによって、デバイスに関連するゲート線を識別することをさらに含む。たとえば、設計コンピュータ５１４のプロセッサ５１６は、ゲートカット命令５１３を実行して、第２のゲート線１１２、ゲート線３０４、３０６、３０８、３１０、３１４、および３１６のうちの１つまたは複数、あるいはそれらの組合せを識別してもよい。さらなる例として、ゲート線は、それがゲートカット領域（たとえば、第２のゲート線１１２のゲートカット領域、第３のゲート線１１６のゲートカット領域、ゲートカット領域３２０、３２２、および３２４のうちのいずれか、またはそれらの組合せ）に近接していると判定したことに応答して識別されてもよい。
【００８０】
方法６００は、６３０において、ゲート線を識別したことに応答して、コンピュータによって設計情報を生成することをさらに含む。例示的な例では、設計情報はＧＤＳＩＩファイル５２６などのデータファイルを含む。この設計情報は、ゲート線から切り離される第１のゲート領域（たとえば、第１のゲート領域１１４ａ）、ゲート線から切り離される第２のゲート領域（たとえば、第２のゲート領域１１４ｂ）、および第１のゲート領域と第２のゲート領域を結合する導電性ジャンパ構造（たとえば、導電性構造１０８）を示す。
【００８１】
例示的な例では、データは、デバイスの第１の物理的レイアウト（たとえば、第１の物理的レイアウト３００）を示し、設計情報を生成することは、設計情報によって示されるデバイスの第２の物理的レイアウト（たとえば、第２の物理的レイアウト３５０）を生成するように第１の物理的レイアウトを修正することを含む。したがって、第１の物理的レイアウトに回路図は、第２の物理的レイアウトに関連する回路図に対応する場合がある。たとえば、物理的レイアウト３００、３５０は共通の回路図に関連付けられてもよい。
【００８２】
適用例によっては、データは、ゲート線が複数の領域に分離されることを指定しない。たとえば、データは、プロセッサ５１６がゲートカット命令５１３を実行して（たとえば、ゲートカット作用を低下させるかあるいは１つまたは複数の設計ルールの順守を可能にするために）ゲート線が切断されると判定するまで、ゲートカットを使用して切断されることを指定しない場合がある。
【００８３】
図７を参照すると、デバイスの作製方法の例示的な例が示され、全体的に７００で示されている。たとえば、方法７００は、図１のデバイス１００、図３の第２の物理的レイアウト３５０に対応するデバイス、図４のシステムオンチップデバイス４２２、図５のダイ５３６、またはそれらの組合せを作製するのに使用されてもよい。
【００８４】
方法７００には、７２０において、ゲート線を切断して第１のゲート領域および第２のゲート領域を形成するためにゲートカットを実行することを含んでもよい。たとえば、ゲート線は、ゲート線１１４、３０４、３０６、３０８、３１０、３１４、および３１６のいずれかに対応してもよい。適用例によっては、ゲート線は、代替金属ゲート（ＲＭＧ）プロセスまたは別のプロセスを使用して形成されてもよい。ゲート線は、ポリシリコンまたは１つもしくは複数の他の材料を含んでもよい。さらなる例として、第１のゲート領域は第１のゲート領域１１４ａに対応してもよく、第２のゲート領域は第２のゲート領域１１４ｂに対応してもよい。別の例として、第１のゲート領域および第２のゲート領域は、ゲート線３０４〜３１０、３１４、および３１６のうちのいずれかの一部に対応してもよい。ゲートカットを実行することは、例示的な例として、ゲート線をエッチングすること、またはゲート線に対してスクライビングを実行することを含んでもよい。ゲートカットを実行することは、フラッシュカットを実行することを含んでもよい。たとえば、フラッシュカットは、単一の切断工程を使用してゲート線１１２、１１４、１１６の各々を切断するか、または単一の切断工程を使用してゲート線３０２〜３１８の各々を切断することなどによって、単一の切断工程を使用して複数のゲート線を分離することを含んでもよい。
【００８５】
方法７００は、７３０において、第１のゲート領域と第２のゲート領域を接続するための導電性ジャンパ構造を形成するために導電性材料を堆積させることを含んでもよい。たとえば、導電性ジャンパ構造は、導電性構造１０８および３５４〜３６４のうちのいずれかに対応してもよい。導電性ジャンパ構造を形成することは、デバイスのミドルオブライン（ＭＯＬ）処理の間に金属（たとえば、Ｍ０）を形成すること（たとえば、堆積させること）を含んでもよい。
【００８６】
方法７００は、（ゲートカットを実行した後、導電性材料を堆積する前に）第１のゲート領域と第２のゲート領域との間に誘電体材料を形成することをさらに含んでもよい。たとえば、誘電体材料２３２はゲート領域１１４ａ、１１４ｂ間に形成されてもよい。導電性ジャンパ構造は誘電体材料に隣接してもよい（たとえば、接触してもよい）。たとえば、導電性構造１０８は、堆積プロセスを使用して誘電体材料２３２上に形成されてもよい。
【００８７】
方法７００は、ゲート線に隣接するダミーゲート線を形成することをさらに含んでもよく、ゲートカットを実行することは、ゲート線と同じ位置でダミーゲート線を切断して第３のゲート領域および第４のゲート領域を形成することを含んでもよい。たとえば、ダミーゲート線は、ゲート線１１２、１１６、３０２、３１２、および３１８のいずれかに対応してもよい。第３のゲート領域および第４のゲート領域は、ゲート領域１１２ａ、１１２ｂ、ゲート領域１１６ａ、１１６ｂ、またはゲート線３０２、ゲート線３１２、もしくはゲート線３１８を切断することによって形成されたゲート領域に対応してもよい。適用例によっては、第３のゲート領域および第４のゲート領域がそれぞれ供給電圧ノード１２０および接地ノード１２２に結合される場合などには、ダミーゲート線を切断した後に第３のゲート領域を第４のゲート領域に接続するための導電性ジャンパ構造が形成されない。
【００８８】
ゲート線を形成すること、ゲートカットを実行すること、および導電性構造を形成することは、メモリからアクセスされる命令を実行するプロセッサによって開始または制御されてもよい。たとえば、ゲート線を形成すること、ゲートカットを実行すること、および導電性構造を形成することは、作製プロセス５２８の各工程に関連してメモリ５３５から取り出された命令を実行するプロセッサ５３４によって開始または制御されてもよい。
【００８９】
コンピュータ可読媒体（たとえば、メモリ５３５）が、デバイス（たとえば、図１のデバイス１００、図３の第２の物理的レイアウト３５０に対応するデバイス、図４のシステムオンチップデバイス４２２、図５のダイ５３６、またはそれらの組合せ）の作製時（たとえば、作製プロセス５２８の間）に動作を実行するためにプロセッサ（たとえば、プロセッサ５３４）によって実行可能な命令を記憶してもよい。これらの動作は、ゲート線（たとえば、ゲート線１１４、３０４、３０６、３０８、３１０、３１４、および３１６のうちのいずれか）上でゲートカットを開始して第１のゲート領域および第２のゲート領域（たとえば、第１のゲート領域１１４ａおよび第２のゲート領域１１４ｂまたはゲート線３０４〜３１０、３１４、および３１６のうちのいずれかの一部）を形成することを含んでもよい。これらの動作は、導電性材料の形成（たとえば、堆積）を開始して、第１のゲート領域と第２のゲート領域を接続するための導電性ジャンパ構造（たとえば、導電性構造１０８および３５４〜３６４のうちのいずれか）を形成することをさらに含んでもよい。
【００９０】
当業者は、本明細書で開示される実施形態に関連して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装される場合があることがさらに諒解されよう。上記において、様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、それらの機能の観点から概略的に説明した。そのような機能がハードウェアとして実現されるか、プロセッサ実行可能命令として実現されるかは、特定の適用例および全体的なシステムに課される設計制約によって決まる。当業者は、上述の機能を特定の適用例ごとに様々な方法で実現してもよいが、そのような実装決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００９１】
本明細書において開示される実施形態に関して説明した方法またはアルゴリズムのステップは、ハードウェアにおいて直接具現されても、プロセッサによって実行されるソフトウェアモジュールとして具現されても、あるいはこの２つの組合せにおいて具現されてもよい。たとえば、方法６００および７００の１つまたは複数の動作は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、特定用途向け集積回路（ＡＳＩＣ）、中央処理装置（ＣＰＵ）のような処理ユニット、デジタル信号プロセッサ（ＤＳＰ）、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはこれらの任意の組合せによって開始、制御、または実行されてもよい。ソフトウェアモジュールが、ランダムアクセスメモリ（ＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で知られている任意の他の形態の非一時的記憶媒体内に存在してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替形態において、記憶媒体はプロセッサと一体である場合がある。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内に存在する場合がある。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内に存在してもよい。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に別個の構成要素として存在してもよい。
【００９２】
開示される実施形態についての以上の説明は、開示される実施形態を当業者が構築または使用するのを可能にするために提供されている。当業者にはこれらの実施形態に対する様々な修正が容易に明らかであり、また、本明細書において定義されている原理は、本開示の範囲を逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書において示される実施形態に限定されることは意図されておらず、以下の特許請求の範囲によって定義される原理および新規な特徴と矛盾しない可能な最大の範囲を認められるべきである。
【符号の説明】
【００９３】
１００  デバイス
１０４  フィン
１０５  フィン
１０６  ゲートカット領域
１０８  導電性構造
１１２  第２のゲート線
１１２ａ  ゲート領域
１１２ｂ  ゲート領域
１１４  第１のゲート線
１１４ａ  第１のゲート領域
１１４ｂ  第２のゲート領域
１１６  第３のゲート線
１１６ａ  ゲート領域
１１６ｂ  ゲート領域
１１８  第１のデバイス
１１９  第２のデバイス
１２０  供給電圧ノード
１２２  接地ノード
１２８  第１のダミーデバイス
１２９  第２のダミーデバイス
２１０  第１の段階
２１２  基板
２１４  誘電体材料
２２０  第２の段階
２２２  キャビティ
２３０  第３の段階
２３２  誘電体材料
２４０  第４の段階
２５０  第５の段階
２５２  誘電体材料
３００  第１の物理的レイアウト
３０２  ゲート線
３０４  ゲート線
３０６  ゲート線
３０８  ゲート線
３１０  ゲート線
３１２  ゲート線
３１４  ゲート線
３１６  ゲート線
３１８  ゲート線
３２０  ゲートカット領域
３２２  ゲートカット領域
３２４  ゲートカット領域
３２６  アクティブ領域
３２８  金属化領域
３３０  金属化領域
３３２  接点
３５０  第２の物理的レイアウト
３５２  ゲートカット領域
３５４  導電性構造
３５６  導電性構造
３５８  導電性構造
３６０  導電性構造
３６２  導電性構造
３６４  導電性構造
４００  電子デバイス
４１０  プロセッサ
４２２  システムオンチップデバイス
４２６  ディスプレイコントローラ
４２８  ディスプレイ
４３０  入力デバイス
４３２  メモリ
４３４  コーデック
４３６  スピーカー
４３８  マイクロフォン
４４０  ワイヤレスインターフェース
４４２  アンテナ
４４４  電源
４６８  命令
５００  電子デバイス製造プロセス
５０２  物理デバイス情報
５０４  ユーザインターフェース
５０６  研究コンピュータ
５０８  プロセッサ
５１０  メモリ
５１２  ライブラリファイル
５１３  ゲートカット命令
５１４  設計コンピュータ
５１６  プロセッサ
５１８  メモリ
５２０  ＥＤＡツール
５２２  回路設計情報
５２４  ユーザインターフェース
５２６  ＧＤＳＩＩファイル
５２８  作製プロセス
５３０  マスク製造業者
５３２  マスク
５３３  ウエハ
５３４  プロセッサ
５３５  メモリ
５３６  ダイ
５３８  パッケージングプロセス
５４０  パッケージ
５４２  ＰＣＢ設計情報
５４４  ユーザインターフェース
５４６  コンピュータ
５４８  プロセッサ
５５０  メモリ
５５２  ＧＥＲＢＥＲファイル
５５４  ボードアセンブリプロセス
５５６  ＰＣＢ
５５８  プリント回路アセンブリ
５６０  製品製造プロセス
５６２  第１の電子デバイス
５６４  第２の電子デバイス
【図１】
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【図２】
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【図３】
2018523232.tif 000005
【図４】
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【図５】
2018523232.tif 000007
【図６】
2018523232.tif 000008
【図７】
2018523232.tif 000009
【国際調査報告】
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2018523232.tif 000011
2018523232.tif 000012