(57)【要約】  シリアルバスインターフェースを通じた送信機と受信機との間のデータの通信を容易にする方法および装置について説明する。一構成では、送信機は、レジスタアドレスに基づいてデータグラムを生成し、レジスタアドレスが高データレート(HDR)アクセスアドレス範囲内にあるかどうかを検出し、レジスタアドレスがHDRアクセスアドレス範囲内にないときに、HDRモードに従って受信機にデータグラムのペイロードを送る。別の構成では、送信機は、少なくともコマンドフィールドおよびデータフィールドを含むデータグラムを生成することと、シングルデータレート(SDR)モードに従って受信機にコマンドフィールドを送ることであって、コマンドフィールドは、データフィールドを送るための高データレート(HDR)モードへの移行を示す、送ることと、HDRモードに従って受信機にデータフィールドを送ることとを行う。
2018533140.tif 000002
【特許請求の範囲】
【請求項１】
シリアルバスインターフェースを通じて受信機にデータを送るために送信機において実行される方法であって、
レジスタアドレスに基づいてデータグラムを生成するステップと、
前記レジスタアドレスが高データレート(HDR)アクセスアドレス範囲内にあるかどうかを検出するステップと、
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にあるときに、HDRモードに従って前記受信機に前記データグラムのペイロードを送るステップと
を含む方法。
【請求項２】
シングルデータレート(SDR)モードに従って前記受信機に前記レジスタアドレスを送るステップ
をさらに含む、請求項1に記載の方法。
【請求項３】
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にないときに、シングルデータレート(SDR)モードに従って前記受信機に前記データグラムの前記ペイロードを送るステップ
をさらに含む、請求項1に記載の方法。
【請求項４】
レジスタ空間内の前記HDRアクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために前記受信機と通信するステップ
をさらに含む、請求項1に記載の方法。
【請求項５】
前記アドレス下限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の下位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の下位アドレスレジスタに記憶される、請求項4に記載の方法。
【請求項６】
前記アドレス上限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の上位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の上位アドレスレジスタに記憶される、請求項4に記載の方法。
【請求項７】
受信機にデータを送るための送信機であって、
シリアルバスインターフェースと、
処理回路と
を含み、前記処理回路は、
レジスタアドレスに基づいてデータグラムを生成することと、
前記レジスタアドレスが高データレート(HDR)アクセスアドレス範囲内にあるかどうかを検出することと、
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にあるときに、HDRモードに従って前記シリアルバスインターフェースを介して前記受信機に前記データグラムのペイロードを送ることと
を行うように構成される、送信機。
【請求項８】
前記処理回路は、
シングルデータレート(SDR)モードに従って前記受信機に前記レジスタアドレスを送る
ようにさらに構成される、請求項7に記載の送信機。
【請求項９】
前記処理回路は、
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にないときに、シングルデータレート(SDR)モードに従って前記受信機に前記データグラムの前記ペイロードを送る
ようにさらに構成される、請求項7に記載の送信機。
【請求項１０】
前記処理回路は、
レジスタ空間内の前記HDRアクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために前記受信機と通信する
ようにさらに構成される、請求項7に記載の送信機。
【請求項１１】
前記アドレス下限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の下位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の下位アドレスレジスタに記憶される、請求項10に記載の送信機。
【請求項１２】
前記アドレス上限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の上位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の上位アドレスレジスタに記憶される、請求項10に記載の送信機。
【請求項１３】
シリアルバスインターフェースを通じて送信機からデータを受信するために受信機において実行される方法であって、
前記送信機から、データグラムに関連するレジスタアドレスを受信するステップと、
前記レジスタアドレスが高データレート(HDR)アクセスアドレス範囲内にあるかどうかを検出するステップと、
前記送信機から前記データグラムのペイロードを受信するステップと、
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にあるときに、HDRモードに従って前記データグラムの前記ペイロードを復号するステップと
を含む方法。
【請求項１４】
前記レジスタアドレスは、シングルデータレート(SDR)モードに従って受信される、請求項13に記載の方法。
【請求項１５】
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にないときに、シングルデータレート(SDR)モードに従って前記データグラムの前記ペイロードを復号するステップ
をさらに含む、請求項13に記載の方法。
【請求項１６】
レジスタ空間内の前記HDRアクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために前記送信機と通信するステップ
をさらに含む、請求項13に記載の方法。
【請求項１７】
前記アドレス下限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の下位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の下位アドレスレジスタに記憶される、請求項16に記載の方法。
【請求項１８】
前記アドレス上限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の上位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の上位アドレスレジスタに記憶される、請求項16に記載の方法。
【請求項１９】
送信機からデータを受信するための受信機であって、
シリアルバスインターフェースと、
処理回路と
を含み、前記処理回路は、
前記シリアルバスインターフェースを介して前記送信機から、データグラムに関連するレジスタアドレスを受信することと、
前記レジスタアドレスが高データレート(HDR)アクセスアドレス範囲内にあるかどうかを検出することと、
前記シリアルバスインターフェースを介して前記送信機から、前記データグラムのペイロードを受信することと、
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にあるときに、HDRモードに従って前記データグラムの前記ペイロードを復号することと
を行うように構成される、受信機。
【請求項２０】
前記レジスタアドレスは、シングルデータレート(SDR)モードに従って受信される、請求項19に記載の受信機。
【請求項２１】
前記処理回路は、
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にないときに、シングルデータレート(SDR)モードに従って前記データグラムの前記ペイロードを復号する
ようにさらに構成される、請求項19に記載の受信機。
【請求項２２】
前記処理回路は、
レジスタ空間内の前記HDRアクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために前記送信機と通信する
ようにさらに構成される、請求項19に記載の受信機。
【請求項２３】
前記アドレス下限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の下位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の下位アドレスレジスタに記憶される、請求項22に記載の受信機。
【請求項２４】
前記アドレス上限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の上位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の上位アドレスレジスタに記憶される、請求項22に記載の受信機。
【請求項２５】
シリアルバスインターフェースを通じて受信機にデータを送るために送信機において実行される方法であって、
データグラムを生成するステップであって、前記データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、ステップと、
シングルデータレート(SDR)モードに従って前記受信機に前記コマンドフィールドを送るステップであって、前記コマンドフィールドは、前記データフィールドを送るための高データレート(HDR)モードへの移行を示す、ステップと、
前記HDRモードに従って前記受信機に前記データフィールドを送るステップと
を含む方法。
【請求項２６】
前記コマンドフィールドは、前記データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示し、
前記コマンドフィールドは、前記データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す、請求項25に記載の方法。
【請求項２７】
前記データグラムは、前記データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、
前記コマンドフィールドは、前記データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す、請求項25に記載の方法。
【請求項２８】
前記データグラムは、前記データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、
前記データグラムは、前記データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示すモードフィールドを含む、請求項25に記載の方法。
【請求項２９】
受信機にデータを送るための送信機であって、
シリアルバスインターフェースと、
処理回路と
を含み、前記処理回路は、
データグラムを生成することであって、前記データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、生成することと、
シングルデータレート(SDR)モードに従って前記シリアルバスインターフェースを介して前記受信機に前記コマンドフィールドを送ることであって、前記コマンドフィールドは、前記データフィールドを送るための高データレート(HDR)モードへの移行を示す、送ることと、
前記HDRモードに従って前記シリアルバスインターフェースを介して前記受信機に前記データフィールドを送ることと
を行うように構成される、送信機。
【請求項３０】
シリアルバスインターフェースを通じて送信機からデータを受信するために受信機において実行される方法であって、
前記送信機からデータグラムを受信するステップであって、前記データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、ステップと、
シングルデータレート(SDR)モードに従って前記コマンドフィールドを復号するステップであって、前記コマンドフィールドは、前記データフィールドを送るための高データレート(HDR)モードへの移行を示す、ステップと、
コマンドフィールド指示に基づいて前記HDRモードに従って前記データフィールドを復号するステップと
を含む方法。
【請求項３１】
前記コマンドフィールドは、前記データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示し、
前記コマンドフィールドは、前記データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す、請求項30に記載の方法。
【請求項３２】
前記データグラムは、前記データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、
前記コマンドフィールドは、前記データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す、請求項30に記載の方法。
【請求項３３】
前記データグラムは、前記データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、
前記データグラムは、前記データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示すモードフィールドを含む、請求項30に記載の方法。
【請求項３４】
送信機からデータを受信するための受信機であって、
シリアルバスインターフェースと、
処理回路と
を含み、前記処理回路は、
前記シリアルバスインターフェースを介して前記送信機からデータグラムを受信することであって、前記データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、受信することと、
シングルデータレート(SDR)モードに従って前記コマンドフィールドを復号することであって、前記コマンドフィールドは、前記データフィールドを送るための高データレート(HDR)モードへの移行を示す、復号することと、
コマンドフィールド指示に基づいて前記HDRモードに従って前記データフィールドを復号することと
を行うように構成される、受信機。
【請求項３５】
シリアルバスインターフェースを通じて受信機にデータを送るために送信機において実行される方法であって、
前記受信機における構成レジスタ内の単一ビットを第1の値に設定することによって、高データレート(HDR)モードを有効化するステップと、
前記シリアルバスインターフェースを介して前記受信機に送信されるべきデータグラムを生成するステップと、
シングルデータレート(SDR)モードに従って前記データグラムの第1の部分を送るステップと、
前記HDRモードが有効化されているときに、前記HDRモードに従って前記データグラムの第2の部分を送るステップと
を含む方法。
【請求項３６】
前記データグラムの前記第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含み、
前記データグラムの前記第2の部分は、レジスタアドレスおよびペイロードを含む、請求項35に記載の方法。
【請求項３７】
前記受信機における前記構成レジスタ内の前記単一ビットを第2の値に設定することによって、前記HDRモードを無効化するステップと、
前記HDRモードが無効化されているときに、前記SDRモードに従って前記データグラムの前記第2の部分を送るステップと
をさらに含む、請求項35に記載の方法。
【請求項３８】
受信機にデータを送るための送信機であって、
シリアルバスインターフェースと、
処理回路と
を含み、前記処理回路は、
前記受信機における構成レジスタ内の単一ビットを第1の値に設定することによって、高データレート(HDR)モードを有効化することと、
前記シリアルバスインターフェースを介して前記受信機に送信されるべきデータグラムを生成することと、
シングルデータレート(SDR)モードに従って前記データグラムの第1の部分を送ることと、
前記HDRモードが有効化されているときに、前記HDRモードに従って前記データグラムの第2の部分を送ることと
を行うように構成される、送信機。
【請求項３９】
前記データグラムの前記第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含み、
前記データグラムの前記第2の部分は、レジスタアドレスおよびペイロードを含む、請求項38に記載の送信機。
【請求項４０】
前記処理回路は、
前記受信機における前記構成レジスタ内の前記単一ビットを第2の値に設定することによって、前記HDRモードを無効化することと、
前記HDRモードが無効化されているときに、前記SDRモードに従って前記データグラムの前記第2の部分を送ることと
を行うようにさらに構成される、請求項38に記載の送信機。
【請求項４１】
シリアルバスインターフェースを通じて送信機からデータを受信するために受信機において実行される方法であって、
前記受信機における構成レジスタ内の単一ビットを設定するための第1のデータグラムを前記送信機から受信するステップと、
前記構成レジスタ内の前記単一ビットが第1の値に設定されているときに、高データレート(HDR)モードが有効化されていることを検出するステップと、
前記送信機から第2のデータグラムを受信するステップと、
シングルデータレート(SDR)モードに従って前記第2のデータグラムの第1の部分を復号するステップと、
前記HDRモードが有効化されているときに、前記HDRモードに従って前記第2のデータグラムの第2の部分を復号するステップと
を含む方法。
【請求項４２】
前記第2のデータグラムの前記第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含み、
前記第2のデータグラムの前記第2の部分は、レジスタアドレスおよびペイロードを含む、請求項41に記載の方法。
【請求項４３】
前記構成レジスタ内の前記単一ビットが第2の値に設定されているときに、前記HDRモードが無効化されていることを検出するステップと、
前記HDRモードが無効化されているときに、前記SDRモードに従って前記第2のデータグラムの前記第2の部分を復号するステップと
をさらに含む、請求項41に記載の方法。
【請求項４４】
送信機からデータを受信するための受信機であって、
シリアルバスインターフェースと、
処理回路と
を含み、前記処理回路は、
前記シリアルバスインターフェースを介して、前記受信機における構成レジスタ内の単一ビットを設定するための第1のデータグラムを前記送信機から受信することと、
前記構成レジスタ内の前記単一ビットが第1の値に設定されているときに、高データレート(HDR)モードが有効化されていることを検出することと、
前記シリアルバスインターフェースを介して、前記送信機から第2のデータグラムを受信することと、
シングルデータレート(SDR)モードに従って前記第2のデータグラムの第1の部分を復号することと、
前記HDRモードが有効化されているときに、前記HDRモードに従って前記第2のデータグラムの第2の部分を復号することと
を行うように構成される、受信機。
【請求項４５】
前記第2のデータグラムの前記第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含み、
前記第2のデータグラムの前記第2の部分は、レジスタアドレスおよびペイロードを含む、請求項44に記載の受信機。
【請求項４６】
前記処理回路は、
前記構成レジスタ内の前記単一ビットが第2の値に設定されているときに、前記HDRモードが無効化されていることを検出することと、
前記HDRモードが無効化されているときに、前記SDRモードに従って前記第2のデータグラムの前記第2の部分を復号することと
を行うようにさらに構成される、請求項44に記載の受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、2015年10月23日に米国特許商標庁に出願された仮出願第62/245,715号、2016年6月10日に米国特許商標庁に出願された仮出願第62/348,635号、および2016年10月19日に米国特許商標庁に出願された非仮出願第15/298,015の優先権および利益を主張する。
【０００２】
本開示は、一般にデータ転送に関し、より詳細には、高データレートモードを有する無線周波数フロントエンド(RFFE)デバイスに関する。
【背景技術】
【０００３】
多機能スマートフォンの開発に伴ってモバイルデバイス市場が急成長する中、セルラー通信の複雑性がそれに応じて増大している。今では、モバイルデバイスの無線フロントエンドが10以上もの数の周波数帯域をカバーするのが普通である。そのため、無線フロントエンドは、無線シグナリングの複雑性に対処する複数の電力増幅器、ダイプレクサ、低雑音増幅器、アンテナスイッチ、フィルタ、および他の無線周波数(RF)フロントエンドデバイスを必要とする。そして、これらの様々なRFフロントエンドデバイスは、無線周波数集積回路(RFIC)などのホストデバイスまたはマスタデバイスによって制御され得る。RFフロントエンドの複雑性が増大する中、多くの異なるデバイスを制御する標準化されたプロトコルの必要性が、Mobile Industry Processor Interface(MIPI)RFフロントエンド制御インターフェース(RFFE)規格の開発につながっている。
【０００４】
RFFE規格は、クロックラインおよび双方向データラインを含むシリアルバスを指定する。RFFEバスを通じて、RFFEマスタデバイスは、RFフロントエンドデバイスを制御するために、複数のRFFEスレーブデバイスにおけるレジスタから読み取り、レジスタに書き込むことができる。読取りコマンドおよび書込みコマンドは、RFFE規格において、最初のシーケンス開始条件(SSC:sequence start condition)、コマンドフレーム、データペイロード、および最後のバスパークサイクルをそれぞれ含み得るプロトコルメッセージに編成される。プロトコルメッセージは、レジスタコマンド、拡張レジスタコマンド、および拡張レジスタロングコマンドを含む。プロトコルメッセージは、ブロードキャストコマンドをさらに含み得る。レジスタコマンド、拡張レジスタコマンド、および拡張レジスタロングコマンド(3つのタイプのコマンド)はすべて、読取りコマンドまたは書込みコマンドのいずれかであり得る。3つのタイプのコマンドに関して、RFFEスレーブデバイスの各々におけるレジスタは、16ビット幅のアドレス空間(16進法で0x0000〜0xFFFF)に編成される。3つのタイプのコマンドの各々は、レジスタアドレスならびに特定のRFFEスレーブデバイスをアドレス指定するコマンドフレームを含む。レジスタコマンドにおけるコマンドフレーム(レジスタコマンドフレーム)は、5個のレジスタアドレスビットのみが必要とされるように、アドレス空間の最初の5個のビット(0x00〜0x1F)におけるレジスタを対象とする。レジスタコマンドフレームの後に、8ビットのデータペイロードフレームが続く。対照的に、拡張レジスタコマンドフレームは8個のレジスタアドレスビットを含み、その後に最大16バイトのデータが続くことがある。最後に、拡張レジスタロングコマンドフレームは、全16ビットのレジスタアドレスを含むので、アドレス指定されたRFFEスレーブデバイスにおける任意のレジスタを一意に識別することができる。拡張レジスタロングコマンドフレームの後に、最大8バイトのデータが続くことがある。
【０００５】
コマンドの各々は、一意のシーケンス開始条件(SSC)で始まり、その後に、対応するコマンドフレーム、いくつかのデータフレーム、そして最後にコマンドの終了をシグナリングするバスパークサイクル(BPC)が続く。したがって、コマンドのいずれかを送信することに関連するレイテンシは、その様々なフレームにおけるビット数ならびにRFFEクロックラインのクロッキング速度に依存する。RFFEプロトコルの下では、送信されるフレームの各ビットは、送信が、クロックサイクルあたり1ビットに対応するシングルデータレート(SDR)であるので、クロックの周期に対応する。たとえば、SDRは、クロックの各立上りエッジに(または単に立下りエッジに)応答してビットを送信することから生じる。最大クロッキング速度は、RFFE v2仕様では52MHzである。このクロッキングレートは、RFFEプロトコルの以前のバージョンに対して上昇しており、電力消費の増大に関連付けられる。しかしながら、この上昇したクロッキングレートでも、拡張レジスタコマンドなどのより長いコマンドを送信することに関するレイテンシまたは「フライト時間」は、かなりのものであり得、ますます複雑になる無線周波数フロントエンド回路システム要件を満たさないことがある。たとえば、拡張レジスタ読取りコマンドまたは書込みコマンドは、148ビットの長さ(SSC部分およびBPC部分を含まない)であり得る。その場合、そのようなフレームは、その送信のためにRFFEクロックの少なくとも147個のサイクルを必要とする。生じるレイテンシは、いくつかの無線アクセス技術(RAT)および/または1つもしくは複数のRATに関連する使用事例では容認できないことがある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、RFFEマスタデバイスとそのスレーブデバイスとの間のメッセージフライト時間のレイテンシの低減を伴うRFFEメッセージングが当技術分野において必要である。
【課題を解決するための手段】
【０００７】
本明細書で開示する実施形態は、シリアルバスインターフェースを通じた送信機と受信機との間のデータの通信を容易にするシステム、方法および装置を提供する。
【０００８】
本開示の一態様では、シリアルバスインターフェースを通じて受信機にデータを送るために送信機において実行される方法が、レジスタ空間内の高データレート(HDR)アクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために受信機と通信するステップと、レジスタアドレスに基づいてデータグラムを生成するステップと、シングルデータレート(SDR)モードに従って受信機にレジスタアドレスを送るステップと、レジスタアドレスがHDRアクセスアドレス範囲内にあるかどうかを検出するステップと、レジスタアドレスがHDRアクセスアドレス範囲内にあるときに、HDRモードに従って受信機にデータグラムのペイロードを送るステップと、レジスタアドレスがHDRアクセスアドレス範囲内にないときに、SDRモードに従って受信機にデータグラムのペイロードを送るステップとを含む。
【０００９】
アドレス下限は、最上位バイト(MSB)および最下位バイト(LSB)を含む。MSBは、レジスタ空間の第1の下位アドレスレジスタに記憶され、LSBは、レジスタ空間の第2の下位アドレスレジスタに記憶される。
【００１０】
アドレス上限は、最上位バイト(MSB)および最下位バイト(LSB)を含む。MSBは、レジスタ空間の第1の上位アドレスレジスタに記憶され、LSBは、レジスタ空間の第2の上位アドレスレジスタに記憶される。
【００１１】
本開示の別の態様では、受信機にデータを送るための送信機が、シリアルバスインターフェースと処理回路とを含む。処理回路は、レジスタ空間内の高データレート(HDR)アクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために受信機と通信することと、レジスタアドレスに基づいてデータグラムを生成することと、シングルデータレート(SDR)モードに従って受信機にレジスタアドレスを送ることと、レジスタアドレスがHDRアクセスアドレス範囲内にあるかどうかを検出することと、レジスタアドレスがHDRアクセスアドレス範囲内にあるときに、HDRモードに従って受信機にデータグラムのペイロードを送ることと、レジスタアドレスがHDRアクセスアドレス範囲内にないときに、SDRモードに従って受信機にデータグラムのペイロードを送ることとを行うように構成される。
【００１２】
本開示のさらなる態様では、受信機にデータを送るための送信機が、レジスタ空間内の高データレート(HDR)アクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために受信機と通信するための手段と、レジスタアドレスに基づいてデータグラムを生成するための手段と、シングルデータレート(SDR)モードに従って受信機にレジスタアドレスを送るための手段と、レジスタアドレスがHDRアクセスアドレス範囲内にあるかどうかを検出するための手段と、レジスタアドレスがHDRアクセスアドレス範囲内にあるときに、HDRモードに従って受信機にデータグラムのペイロードを送るための手段と、レジスタアドレスがHDRアクセスアドレス範囲内にないときに、SDRモードに従って受信機にデータグラムのペイロードを送るための手段とを含む。
【００１３】
本開示の一態様では、シリアルバスインターフェースを通じて送信機からデータを受信するために受信機において実行される方法が、レジスタ空間内の高データレート(HDR)アクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために送信機と通信するステップと、送信機から、データグラムに関連するレジスタアドレスを受信するステップと、レジスタアドレスがHDRアクセスアドレス範囲内にあるかどうかを検出するステップと、送信機からデータグラムのペイロードを受信するステップと、レジスタアドレスがHDRアクセスアドレス範囲内にあるときに、HDRモードに従ってデータグラムのペイロードを復号するステップとを含む。レジスタアドレスは、シングルデータレート(SDR)モードに従って受信される。
【００１４】
アドレス下限は、最上位バイト(MSB)および最下位バイト(LSB)を含む。MSBは、レジスタ空間の第1の下位アドレスレジスタに記憶され、LSBは、レジスタ空間の第2の下位アドレスレジスタに記憶される。
【００１５】
アドレス上限は、最上位バイト(MSB)および最下位バイト(LSB)を含む。MSBは、レジスタ空間の第1の上位アドレスレジスタに記憶され、LSBは、レジスタ空間の第2の上位アドレスレジスタに記憶される。
【００１６】
本開示の別の態様では、送信機からデータを受信するための受信機が、シリアルバスインターフェースと処理回路とを含む。処理回路は、レジスタ空間内の高データレート(HDR)アクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために送信機と通信することと、送信機から、データグラムに関連するレジスタアドレスを受信することと、レジスタアドレスがHDRアクセスアドレス範囲内にあるかどうかを検出することと、送信機からデータグラムのペイロードを受信することと、レジスタアドレスがHDRアクセスアドレス範囲内にあるときに、HDRモードに従ってデータグラムのペイロードを復号することとを行うように構成される。
【００１７】
本開示の別の態様では、送信機からデータを受信するための受信機が、レジスタ空間内の高データレート(HDR)アクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために送信機と通信するための手段と、送信機から、データグラムに関連するレジスタアドレスを受信するための手段と、レジスタアドレスがHDRアクセスアドレス範囲内にあるかどうかを検出するための手段と、送信機からデータグラムのペイロードを受信するための手段と、レジスタアドレスがHDRアクセスアドレス範囲内にあるときに、HDRモードに従ってデータグラムのペイロードを復号するための手段とを含む。
【００１８】
本開示の一態様では、シリアルバスインターフェースを通じて受信機にデータを送るために送信機において実行される方法が、データグラムを生成するステップであって、データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、ステップと、シングルデータレート(SDR)モードに従って受信機にコマンドフィールドを送るステップであって、コマンドフィールドは、データフィールドを送るための高データレート(HDR)モードへの移行を示す、ステップと、HDRモードに従って受信機にデータフィールドを送るステップとを含む。
【００１９】
一構成では、コマンドフィールドは、データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示し、データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す。別の構成では、データグラムは、データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、コマンドフィールドは、データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す。さらなる構成では、データグラムは、データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示すモードフィールドを含む。
【００２０】
本開示の別の態様では、受信機にデータを送るための送信機が、シリアルバスインターフェースと処理回路とを含む。処理回路は、データグラムを生成することであって、データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、生成することと、シングルデータレート(SDR)モードに従ってシリアルバスインターフェースを介して受信機にコマンドフィールドを送ることであって、コマンドフィールドは、データフィールドを送るための高データレート(HDR)モードへの移行を示す、送ることと、HDRモードに従ってシリアルバスインターフェースを介して受信機にデータフィールドを送ることとを行うように構成される。
【００２１】
本開示のさらなる態様では、受信機にデータを送るための送信機が、データグラムを生成するための手段であって、データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、手段と、シングルデータレート(SDR)モードに従って受信機にコマンドフィールドを送るための手段であって、コマンドフィールドは、データフィールドを送るための高データレート(HDR)モードへの移行を示す、手段と、HDRモードに従って受信機にデータフィールドを送るための手段とを含む。
【００２２】
本開示の一態様では、シリアルバスインターフェースを通じて送信機からデータを受信するために受信機において実行される方法が、送信機からデータグラムを受信するステップであって、データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、ステップと、シングルデータレート(SDR)モードに従ってコマンドフィールドを復号するステップであって、コマンドフィールドは、データフィールドを送るための高データレート(HDR)モードへの移行を示す、ステップと、コマンドフィールド指示に基づいてHDRモードに従ってデータフィールドを復号するステップとを含む。
【００２３】
一構成では、コマンドフィールドは、データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示し、データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す。別の構成では、データグラムは、データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、コマンドフィールドは、データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す。さらなる構成では、データグラムは、データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示すモードフィールドを含む。
【００２４】
本開示の別の態様では、送信機からデータを受信するための受信機が、シリアルバスインターフェースと処理回路とを含む。処理回路は、シリアルバスインターフェースを介して送信機からデータグラムを受信することであって、データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、受信することと、シングルデータレート(SDR)モードに従ってコマンドフィールドを復号することであって、コマンドフィールドは、データフィールドを送るための高データレート(HDR)モードへの移行を示す、復号することと、コマンドフィールド指示に基づいてHDRモードに従ってデータフィールドを復号することとを行うように構成される。
【００２５】
本開示のさらなる態様では、送信機からデータを受信するための受信機が、送信機からデータグラムを受信するための手段であって、データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、手段と、シングルデータレート(SDR)モードに従ってコマンドフィールドを復号するための手段であって、コマンドフィールドは、データフィールドを送るための高データレート(HDR)モードへの移行を示す、手段と、コマンドフィールド指示に基づいてHDRモードに従ってデータフィールドを復号するための手段とを含む。
【００２６】
本開示の一態様では、HDRモードの特別な場合がダブルデータレート(DDR)モードである。したがって、DDRモードに関して以下で説明する態様は、全般にHDRモードにも当てはまり得る。
【００２７】
本開示の一態様では、シリアルバスインターフェースを通じて受信機にデータを送るために送信機において実行される方法が、受信機における構成レジスタ内の単一ビットを第1の値に設定することによってダブルデータレート(DDR)モードを有効化するステップと、受信機における構成レジスタ内の単一ビットを第2の値に設定することによってDDRモードを無効化するステップと、シリアルバスインターフェースを介して受信機に送信されるべきデータグラムを生成するステップと、シングルデータレート(SDR)モードに従ってデータグラムの第1の部分を送るステップと、DDRモードが有効化されているときに、DDRモードに従ってデータグラムの第2の部分を送るステップと、DDRモードが無効化されているときに、SDRモードに従ってデータグラムの第2の部分を送るステップとを含む。データグラムの第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含む。データグラムの第2の部分は、レジスタアドレスおよびペイロードを含む。
【００２８】
本開示の別の態様では、受信機にデータを送るための送信機が、シリアルバスインターフェースと処理回路とを含む。処理回路は、受信機における構成レジスタ内の単一ビットを第1の値に設定することによってダブルデータレート(DDR)モードを有効化することと、受信機における構成レジスタ内の単一ビットを第2の値に設定することによってDDRモードを無効化することと、シリアルバスインターフェースを介して受信機に送信されるべきデータグラムを生成することと、シングルデータレート(SDR)モードに従ってデータグラムの第1の部分を送ることと、DDRモードが有効化されているときに、DDRモードに従ってデータグラムの第2の部分を送ることと、DDRモードが無効化されているときに、SDRモードに従ってデータグラムの第2の部分を送ることとを行うように構成される。データグラムの第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含む。データグラムの第2の部分は、レジスタアドレスおよびペイロードを含む。
【００２９】
本開示の一態様では、シリアルバスインターフェースを通じて送信機からデータを受信するために受信機において実行される方法が、受信機における構成レジスタ内の単一ビットを設定するための第1のデータグラムを送信機から受信するステップと、構成レジスタ内の単一ビットが第1の値に設定されているときに、ダブルデータレート(DDR)モードが有効化されていることを検出するステップと、構成レジスタ内の単一ビットが第2の値に設定されているときに、DDRモードが無効化されていることを検出するステップと、送信機から第2のデータグラムを受信するステップと、シングルデータレート(SDR)モードに従って第2のデータグラムの第1の部分を復号するステップと、DDRモードが有効化されているときに、DDRモードに従って第2のデータグラムの第2の部分を復号するステップと、DDRモードが無効化されているときに、SDRモードに従って第2のデータグラムの第2の部分を復号するステップとを含む。第2のデータグラムの第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含む。第2のデータグラムの第2の部分は、レジスタアドレスおよびペイロードを含む。
【００３０】
本開示の別の態様では、送信機からデータを受信するための受信機が、シリアルバスインターフェースと処理回路とを含む。処理回路は、受信機における構成レジスタ内の単一ビットを設定するための第1のデータグラムを送信機から受信することと、構成レジスタ内の単一ビットが第1の値に設定されているときに、ダブルデータレート(DDR)モードが有効化されていることを検出することと、構成レジスタ内の単一ビットが第2の値に設定されているときに、DDRモードが無効化されていることを検出することと、送信機から第2のデータグラムを受信することと、シングルデータレート(SDR)モードに従って第2のデータグラムの第1の部分を復号することと、DDRモードが有効化されているときに、DDRモードに従って第2のデータグラムの第2の部分を復号することと、DDRモードが無効化されているときに、SDRモードに従って第2のデータグラムの第2の部分を復号することとを行うように構成される。第2のデータグラムの第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含む。第2のデータグラムの第2の部分は、レジスタアドレスおよびペイロードを含む。
【図面の簡単な説明】
【００３１】
【図１】本明細書で開示するいくつかの態様に従って適合され得るRFフロントエンド(RFFE)を含む装置を示す図である。
【図２】様々なフロントエンドデバイスを結合するためにRFFEバスを採用するデバイスを示すブロック図である。
【図３】本明細書で開示するいくつかの態様による、ICデバイス間のデータリンクを採用する装置のためのシステムアーキテクチャの一例を示す図である。
【図４】RFFEプロトコルにおける予約済みコマンドフィールドを示す図である。
【図５】HDR動作モードをシグナリングするために使用される6個の予約済みコマンドを示す図である。
【図６】図5のHDR動作モードをシグナリングするために使用される予約済みコマンドの変更を示す図である。
【図７】図6のHDR動作モードをシグナリングするために使用される予約済みコマンドの変更を示す図である。
【図８】高データレート(HDR)有効化を示す図である。
【図９】RFFE混合モード書込みデータグラムの図である。
【図１０】RFFEレジスタ空間の図である。
【図１１】構成レジスタおよびページアドレスレジスタを有するRFFEレジスタ空間の図である。
【図１２】構成レジスタビットを定義するテーブルおよび構成レジスタビットの機能を示す図である。
【図１３】データ送信のシングルデータレート(SDR)モードおよびダブルデータレート(DDR)モードに関するクロックとデータとの間の関係を示す図である。
【図１４】ダブルデータレート(DDR)モードRFFE書込みタイミング図である。
【図１５】データグラムのDDRセクションにおける全クロックサイクルを占有するパリティビットの使用を示す図である。
【図１６】データグラムのDDRセクションの最後におけるバスパークサイクル(BPC)を示す図である。
【図１７】本明細書で開示するいくつかの態様に従って適合され得る処理回路を採用する装置の一例を示すブロック図である。
【図１８】本明細書で開示するいくつかの態様による、受信機にデータを送るための方法のフローチャートである。
【図１９】本明細書で開示するいくつかの態様による、受信機にデータを送るための別の方法のフローチャートである。
【図２０】本明細書で開示するいくつかの態様による、受信機にデータを送るためのさらなる方法のフローチャートである。
【図２１】本明細書で開示するいくつかの態様に従って適合された処理回路を採用する、送信装置のためのハードウェア実装形態の一例を示す図である。
【図２２】本明細書で開示するいくつかの態様による、送信機からデータを受信するための方法のフローチャートである。
【図２３】本明細書で開示するいくつかの態様による、送信機からデータを受信するための別の方法のフローチャートである。
【図２４】本明細書で開示するいくつかの態様による、送信機からデータを受信するためのさらなる方法のフローチャートである。
【図２５】本明細書で開示するいくつかの態様に従って適合された処理回路を採用する、受信装置のためのハードウェア実装形態の一例を示す図である。
【発明を実施するための形態】
【００３２】
次に、図面を参照しながら様々な態様について説明する。以下の説明では、説明の目的で、1つまたは複数の態様の完全な理解を与えるために、多数の具体的な詳細が記載されている。しかし、そのような態様がこれらの具体的な詳細なしに実施されてもよいことは、明らかであろう。
【００３３】
本出願で使用する「構成要素」、「モジュール」、「システム」などの用語は、限定はしないが、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアなど、コンピュータ関連エンティティを含むものとする。たとえば、構成要素は、限定はしないが、プロセッサ上で実行されるプロセス、プロセッサ、オブジェクト、実行可能ファイル、実行スレッド、プログラム、および/またはコンピュータであってもよい。例として、コンピューティングデバイス上で動作するアプリケーションおよびコンピューティングデバイスの両方が、構成要素であってもよい。1つまたは複数の構成要素は、プロセスおよび/または実行スレッド内に存在することができ、構成要素は、1つのコンピューティングデバイス上に局在化されること、および/または2つ以上のコンピューティングデバイス間で分散されることがある。加えて、これらの構成要素は、様々なデータ構造を記憶した様々なコンピュータ可読媒体から実行することができる。構成要素は、ローカルシステム内の、分散システム内の、および/または、インターネットなどのネットワークにわたる別の構成要素と対話する1つの構成要素からのデータなどの、1つまたは複数のデータパケットを有する信号などに従うローカルプロセスおよび/またはリモートプロセスにより、信号を用いて他のシステムと通信する場合がある。
【００３４】
その上、「または」という用語は、排他的な「または」ではなく包括的な「または」を意味するものとする。すなわち、別段に規定されていない限り、または文脈から明らかでない限り、「XはAまたはBを採用する」という句は、自然包括的並べ替えのいずれかを意味するものとする。すなわち、「XはAまたはBを採用する」という句は、以下の場合のいずれかによって満たされる。XはAを採用する。XはBを採用する。または、XはAとBの両方を採用する。加えて、本出願および添付の特許請求の範囲で使用する冠詞「a」および「an」は、別段に規定されていない限り、または単数形を対象とすることが文脈から明らかでない限り、概して「1つまたは複数の」を意味するものと解釈されるべきである。
【００３５】
複数のICデバイスサブ構成要素を有する例示的な装置
本発明のいくつかの態様は、電話、モバイルコンピューティングデバイス、アプライアンス、自動車用電子機器、アビオニクスシステムなどの、装置のサブ構成要素を含む電子デバイス間に配置される通信リンクに適用可能であり得る。図1は、ICデバイス間の通信リンクを採用し得る装置100を示す。一例では、装置100は、モバイル通信デバイスであり得る。装置100は、第1の通信リンクを使用して結合され得る2つ以上のICデバイス104、106を有する処理回路を含み得る。1つのICデバイスは、装置が無線アクセスネットワーク、コアアクセスネットワーク、インターネットおよび/または別のネットワークと1つまたは複数のアンテナ108を通じて通信することを可能にするRFフロントエンドデバイス106であり得る。RFフロントエンドデバイス106は、RFFEバスを含み得る第2の通信リンクによって結合された複数のデバイスを含み得る。
【００３６】
処理回路102は、1つまたは複数の特定用途向けIC(ASIC)デバイス104を含み得る。一例では、ASICデバイス104は、1つもしくは複数の処理デバイス112と、論理回路と、1つもしくは複数のモデム110と、処理回路102上のプロセッサによって実行され得る命令およびデータを維持し得るメモリデバイス114などのプロセッサ可読ストレージとを含むこと、ならびに/またはそれらに結合されることがある。処理回路102は、オペレーティングシステム、および記憶媒体内に存在するソフトウェアモジュールの実行をサポートし可能にするアプリケーションプログラミングインターフェース(API)レイヤのうちの1つまたは複数によって制御され得る。メモリデバイス114は、読取り専用メモリ(ROM)もしくはランダムアクセスメモリ(RAM)、電気消去可能プログラマブルROM(EEPROM)、フラッシュカード、または処理システム内およびコンピューティングプラットフォーム内で使用され得る任意のメモリデバイスを含み得る。処理回路102は、装置100を構成し動作させるために使用される動作パラメータおよび他の情報を維持できるローカルデータベースもしくはパラメータストレージを含んでよく、またはそれらにアクセスしてもよい。ローカルデータベースは、データベースモジュール、フラッシュメモリ、磁気媒体、EEPROM、光媒体、テープ、ソフトディスクまたはハードディスクなどのうちの1つまたは複数を使用して実装され得る。処理回路はまた、構成要素の中でも、アンテナ108、ディスプレイ120などの外部デバイス、ボタン124および/または一体型もしくは外部キーパッド122などのオペレータ制御に動作可能に結合され得る。
【００３７】
RFFEバスの概要
図2は、様々なフロントエンドデバイス212〜217を結合するためにRFFEバス208を採用するデバイス202の一例を示すブロック図200である。RFFEインターフェース210を含むモデム204も、RFFEバス208に結合され得る。様々な例では、デバイス202は、1つまたは複数のベースバンドプロセッサ206、1つまたは複数の他の通信リンク220、ならびに様々な他のバス、デバイスおよび/または異なる機能を用いて実装され得る。本例では、モデム204は、ベースバンドプロセッサ206と通信することができ、デバイス202は、モバイルコンピューティングデバイス、セルラーフォン、スマートフォン、セッション開始プロトコル(SIP)電話、ラップトップ、ノートブック、ネットブック、スマートブック、携帯情報端末(PDA)、衛星ラジオ、全地球測位システム(GPS)デバイス、スマートホームデバイス、インテリジェント照明、マルチメディアデバイス、ビデオデバイス、デジタルオーディオプレーヤ(たとえば、MP3プレーヤ)、カメラ、ゲームコンソール、エンターテインメントデバイス、車両構成要素、アビオニクスシステム、ウェアラブルコンピューティングデバイス(たとえば、スマートウォッチ、ヘルスもしくはフィットネストラッカ、アイウェアなど)、アプライアンス、センサー、セキュリティデバイス、自動販売機、スマートメータ、ドローン、マルチコプター、または任意の他の同様の機能デバイスのうちの1つまたは複数に具現化され得る。
【００３８】
RFFEバス208は、RFフロントエンドのいくつかの態様を構成および制御する1つまたは複数のコントローラおよび/またはプロセッサを含み得るRF集積回路(RFIC)212に結合され得る。RFFEバス208はRFIC212を、スイッチ213、RFチューナー214、電力増幅器(PA)215、低雑音増幅器(LNA)216、および電力管理モジュール217に結合し得る。
【００３９】
一例では、ベースバンドプロセッサ206はマスタデバイスであり得る。マスタデバイス/ベースバンドプロセッサ206は、様々なフロントエンドデバイス212〜217を制御するようにRFFEバス208を駆動し得る。送信中に、ベースバンドプロセッサ206は、対応する送信帯域のために電力増幅器215を選択するようにRFFEインターフェース210を制御し得る。さらに、ベースバンドプロセッサ206は、生じる送信が適切なアンテナから伝搬し得るようにスイッチ213を制御し得る。受信中に、ベースバンドプロセッサ206は、対応する送信帯域に応じて低雑音増幅器216から受信するようにRFFEインターフェース210を制御し得る。デバイス202が単に代表的なものであり、限定するものではないように、この方式でRFFEバス208を通じて多数の他の構成要素が制御され得ることが諒解されよう。その上、代替実施形態では、RFIC212などの他のデバイスがRFFEマスタデバイスとして機能し得る。
【００４０】
図3は、バスマスタデバイス3201〜320Nならびにスレーブデバイス302および3221〜322Nを接続するRFFEバス330を採用し得るデバイス300のためのアーキテクチャの一例を示すブロック概略図である。RFFEバス330は、アプリケーションニーズに従って構成されてよく、複数のバス330へのアクセスが、いくつかのデバイス3201〜320N、302、および3221〜322Nに提供され得る。動作中、バスマスタデバイス3201〜320Nのうちの1つは、バスの制御権を得て、通信トランザクションに関与するためにスレーブデバイス302および3221〜322Nのうちの1つを識別するスレーブ識別子(スレーブアドレス)を送信し得る。バスマスタデバイス3201〜320Nは、スレーブデバイス302および3221〜322Nからのデータおよび/またはステータスを読み取り得、メモリにデータを書き込み得るか、またはスレーブデバイス302および3221〜322Nを構成し得る。構成は、スレーブデバイス302および3221〜322N上の1つもしくは複数のレジスタまたは他のストレージに書き込むことを伴い得る。
【００４１】
図3に示す例では、RFFEバス330に結合された第1のスレーブデバイス302が、1つまたは複数のバスマスタデバイス3201〜320Nに応答することができ、1つまたは複数のバスマスタデバイス3201〜320Nは、第1のスレーブデバイス302からデータを読み取ること、または第1のスレーブデバイス302にデータを書き込むことができる。一例では、第1のスレーブデバイス302は、電力増幅器(図2のPA215参照)を含むか、または制御することができ、1つまたは複数のバスマスタデバイス3201〜320Nは、時々、第1のスレーブデバイス302における利得設定を構成し得る。
【００４２】
第1のスレーブデバイス302は、RFFEレジスタ306および/または他のストレージデバイス324、処理回路および/または制御論理312、トランシーバ310、ならびに、たとえば、シリアルクロックライン(SCLK)316およびシリアルデータライン(SDATA)318を介して第1のスレーブデバイス302をRFFEバス330に結合するために必要に応じていくつかのラインドライバ/受信機回路314a、314bを含むインターフェースを含み得る。処理回路および/または制御論理312は、ステートマシン、シーケンサ、信号プロセッサ、または汎用プロセッサなどのプロセッサを含み得る。インターフェースは、ステートマシンを使用して実装され得る。代替的に、インターフェースは、第1のスレーブデバイス302に含まれる場合に適切なプロセッサ上のソフトウェアにおいて実装され得る。トランシーバ310は、1つまたは複数の受信機310aと、1つまたは複数の送信機310cと、タイミング、論理、および記憶回路および/またはデバイスを含むいくつかの共通回路310bとを含み得る。場合によっては、トランシーバ310は、エンコーダおよびデコーダ、クロックおよびデータ復元回路などを含むことがある。送信クロック(TXCLK)信号328が送信機310cに供給される場合があり、送信機310cにおいて、TXCLK信号328は、データ送信レートを決定するために使用され得る。
【００４３】
RFFEバス330は通常、符号化されたデータをシリアルビットストリームとして送信する送信機によってデータが並列形式から直列形式に変換されるシリアルバスとして実装され得る。受信機は、データを非直列化するために直並列変換器を使用して、受信されたシリアルビットストリームを処理する。シリアルバスは2つ以上のワイヤを含むことがあり、クロック信号は1つのワイヤ上で送信され、直列化されたデータは1つまたは複数の他のワイヤ上で送信され得る。場合によっては、データは、シンボルにおいて符号化されることがあり、シンボルの各ビットが、RFFEバス330のワイヤのシグナリング状態を制御する。
【００４４】
スレーブデバイス302および3221〜322Nを制御するために、マスタデバイス(たとえば、マスタデバイス3201〜320Nのうちの1つ)が、スレーブデバイス内のRFFEレジスタ、たとえば、第1のスレーブデバイス302内のRFFEレジスタ306に書き込むか、またはそこから読み取る。RFFEレジスタ306は、第ゼロ(0)のアドレスから第65535のアドレスに及ぶRFFEレジスタアドレス空間に従って構成され得る。言い換えれば、各スレーブデバイスは、最大65,536個のレジスタを含み得る。そのような数のレジスタをアドレス指定するために、スレーブデバイス302および3221〜322Nの各々のために16個のレジスタアドレスビットが必要とされる。マスタデバイスは、上記で説明した3つのタイプのコマンド(レジスタコマンド、拡張レジスタコマンド、または拡張レジスタロングコマンド)のうちの1つを使用して、各スレーブデバイスにおけるレジスタ306から読み取るか、またはレジスタ306に書き込むことができる。たとえば、レジスタコマンドは、スレーブデバイス302および3221〜322Nの各々のために、アドレス空間における最初の32個のレジスタ306のみをアドレス指定する。このようにして、レジスタコマンドは、5個のレジスタアドレスビットのみを必要とする。対照的に、拡張レジスタコマンドは最初に、スレーブデバイス302および3221〜322Nの各々における最大で最初の256個のレジスタにアクセスし得る。拡張レジスタコマンドのためのデータペイロードが最大16ビットを含み得るという点で、拡張レジスタコマンドのための対応する8ビットのレジスタアドレスがポインタとして働く。したがって、拡張レジスタコマンドのための対応する読取りまたは書込み動作は、8ビットのレジスタアドレスによって識別されるレジスタから始まる16個のレジスタにわたり得る。拡張レジスタロングコマンドは、16ビットのレジスタアドレスを含み、16ビットのレジスタアドレスは、各スレーブデバイスにおける可能な65,536個のレジスタのいずれかへのポインタとして働き得る。拡張レジスタロングコマンドのための対応する読取りまたは書込み動作が、16ビットのアドレスによって識別されるレジスタから始まる8個のレジスタにわたり得るように、拡張レジスタロングコマンドのためのデータペイロードは、最大8バイトを含み得る。本開示の一態様では、最大15個のスレーブデバイスが、1つのRFFEバスに結合され得る。フロントエンドが15個を超えるスレーブデバイスを含む場合、追加のRFFEバスが提供され得る。
【００４５】
無線周波数フロントエンド(RFFE)デバイスのための例示的な高データレート(HDR)動作環境
図4は、RFFEプロトコルにおける予約済みコマンドフィールドを示す図である。RFFEバス208を介した従来のRFFEコマンド送信のレイテンシを低減するために、混合シングルデータレート(SDR)/高データレート(HDR)送信モードを引き起こす新しいコマンドフレームが本明細書で提供される。以下では、混合SDR/HDR送信モードは、単にHDR送信モードと呼ばれることがある。以下の説明は、HDR送信モードがダブルデータレート(DDR)送信モードに対応すると仮定するが、代替シングルデータレート実施形態では、データレート送信を向上させるために3次またはより高次の変調方式が使用されてもよいことが諒解されよう。これらの新しいコマンドフレームを提供するために、RFFEプロトコルによって確立された予約済みコマンドフレームが活用される。その点において、RFFEプロトコルは、図4に示すように、16進法の10における予約済みコマンドフレームから16進法の1Bにおける予約済みコマンドフレームに及ぶ少なくとも12個のコマンドフレーム400を予約している。図4に示すように、各予約済みコマンドフレームはシーケンス開始条件(SSC)で始まり、その後に4ビットのスレーブデバイスアドレス(SA(4))が続く。各予約済みコマンドは、8ビットの長さである。たとえば、16進法の10における予約済みコマンドは、8ビットの00010000を含む。予約済みコマンドのすべての後に、パリティビットPが続き、その後に予約目的のアドレス(Reg-Adrs)およびデータフレームが続く。
【００４６】
図5は、HDR動作モードをシグナリングするために使用される6個の予約済みコマンドを示す図500である。HDR動作モードの使用をシグナリングするために、図5に示すように強化されたRFFEコマンドを識別するために(コマンドフレームCF1からCF6として指定された)予約済みコマンドフレーム6個が使用され得る。たとえば、拡張レジスタ読取りコマンド502はSSCで始まり、その後に4ビットのスレーブデバイスアドレスSA(4)が続く。図4に関して説明した予約済みコマンドフレーム400のうちの1つから取られた8ビットのコマンドフレームCF1は、受信側スレーブデバイスインターフェースへのコマンド502を識別する。コマンドフレームCF1の後に、後続データフレームまたはペイロードPL(128ビット)に含まれ得るバイト数(16まで可能)を識別するバイトカウントフィールド(BC)が続く。8ビットのアドレス(Reg-Adrs(8ビット))は、拡張読取り動作が始まる対応するスレーブデバイスにおけるレジスタのアドレスを識別する。アイドルシンボル(バスパークサイクル(BPC))でコマンド502は完了する。RFFEプロトコルによって定義されているように、従来の拡張レジスタ読取りコマンドにバイトカウントフィールド、8ビットのアドレス、およびデータフレームPL(128ビット)が含まれることに留意されたい。ただし、コマンドフレームCF1は受信側スレーブデバイスインターフェースに、対応するスレーブデバイスインターフェースにおいてバイトカウントフィールド、8ビットのレジスタアドレス、およびデータフレームの通信に関してHDR動作モードに移行させるのをトリガする。拡張レジスタ書込みコマンド504は、図4に関して説明した予約済みコマンドフレーム400から取られたコマンドフレームCF2にコマンドフレームCF1が取って代わられることを除いて、拡張レジスタ読取りコマンド502に類似している。
【００４７】
拡張レジスタロング読取りコマンド506も、SSCおよび4ビットのスレーブアドレスSA(4)で始まるが、その後に、予約済みコマンドフレーム400から取られた一意のコマンドフレームCF3が続く。コマンドフレームCF3の後に、3ビットのバイトカウントフィールド(BC(3-bit))、16ビットのレジスタアドレス(Reg-Adrs(16ビット))、およびバイトカウントに応じて最大8バイトの長さであり得るデータペイロード(PL(64ビット))が続く。バイトカウントフィールド、レジスタアドレス、およびデータペイロードはすべて、高データレート速度でRFFEバス330(図3)を介して通信される。拡張レジスタロング書込みコマンド508は、コマンドフレームCF3が別の予約済みコマンドフレームCF4に取って代わられることを除いて、拡張レジスタロング読取りコマンド506に類似している。
【００４８】
レジスタ読取りコマンド510も、SSCおよびスレーブアドレスフィールドSA(4)で始まり、その後に一意の予約済みコマンドフレームCF5が続く。予約済みコマンドフレームCF5の後に、5ビットのレジスタアドレス(ADRS(5ビット))および8ビットのデータペイロード(PL(8ビット))が続く。アイドルシンボルでコマンド510は完了する。コマンド510では、レジスタアドレスおよびデータペイロードは、HDRモードを使用して送信される。最後に、レジスタ書込みコマンド512は、予約済みコマンドフレームCF6が予約済みコマンドフレームCF5に取って代わることを除いて、レジスタ読取りコマンド510に類似している。
【００４９】
したがって、コマンド502、504、506、508、510、および512の各々は、HDRモードを使用して送信されるHDR部分530を含む。拡張および拡張ロングコマンド502、504、506、および508では、各HDR部分530は、バイトカウント、レジスタアドレス、およびデータペイロードを含む。レジスタ読取りコマンド510またはレジスタ書込みコマンド512にはバイトカウントがないので、それらのHDR部分530は、レジスタアドレスおよびデータペイロードのみを含む。本開示の一態様では、マスタデバイスインターフェースおよびスレーブデバイスインターフェースは、シングルデータレート動作モードとHDR動作モードの両方でRFFEバス330のSDATAライン318上で送信および受信するように構成され得る。このようにして、レイテンシは、従来の動作と比較して著しく低減される。
【００５０】
図6は、図5のHDR動作モードをシグナリングするために使用される予約済みコマンドの変更を示す図である。予約済みコマンドフレーム6個ではなく、図6に示すように、たった3個の予約済みコマンドフレームが一般的読取り/書込みHDRコマンド600に使用されてよい。コマンド600のすべてはSSCで始まり、その後にスレーブアドレスSA(4ビット)が続き、アイドルシンボルで終わる。一般的拡張レジスタHDRコマンド602は、予約済みコマンドフレームCF1を使用し、その後に、拡張レジスタ読取りHDRコマンドが予定されているか、それとも拡張レジスタ書込みHDRコマンドが予定されているかを示す読取り/書込みビット(RD/WR(1ビット))が続く。コマンド602は、読取り/書込みビットならびにバイトカウント(BC)、8ビットのレジスタアドレス、およびバイトカウントに応じて16バイトまでの範囲に及び得るデータペイロードを含むHDR部分630を含む。一般的拡張レジスタロングHDRコマンド604は、予約済みコマンドフィールドCF2を使用する。また、コマンド604は、16ビットのレジスタアドレスにおいて始まる読取り動作が予定されているか、それとも書込み動作が予定されているかを示す読取り/書込み(RD/WR)ビットを含む。3ビットのバイトカウント(BC)は、データペイロードPL(64ビット)に含まれ得るバイト数(最大8)を決定する。コマンド604におけるHDR部分630は、読取り/書込み(RD/WR)ビット、バイトカウント(BC)、レジスタアドレス、およびデータペイロードを含む。現在のRFFE構造との均一性を維持するために、上述のRD/WRおよびBCは、(暗示的に理解されるので示されていない)パリティビットが後に続く8ビットの結合ビット長を有し得る。最後に、一般的レジスタHDRコマンド606は、予約済みコマンドフィールドCF3を含む。コマンド606のHDR部分630は、読取り/書込み(RD/WR)ビット、5ビットのレジスタアドレス、および8ビットのデータペイロードを含む。
【００５１】
図7は、図6のHDR動作モードをシグナリングするために使用される予約済みコマンドの変更を示す図700である。予約済みコマンドの数は、予約済みコマンドフィールドCFを含む一般的HDRコマンド702に関して、図7に示すようになお一層減らされ得る。コマンド702におけるHDR部分730は、拡張レジスタコマンドが示されているか、拡張レジスタロングコマンドが示されているか、それともレジスタコマンドが示されているかを識別する2ビットのモードフィールドを含む。HDR部分630に関して説明したように、読取り/書込みビットは、読取り動作が示されているか、それとも書込み動作が示されているかを識別する。したがって、HDR部分730は、2ビットのモードフィールドと、読取り/書込みビットと、(拡張レジスタコマンドおよび拡張レジスタロングコマンドの)バイトカウントと、レジスタアドレスと、データペイロードとを含む。
【００５２】
図8は、高データレート(HDR)有効化を示す図800である。以下の説明は、HDRモードがDDRモードおよび他の高次変調方式を含むと仮定している。したがって、HDRモードに関して以下で説明する態様は、全般にDDRモードおよび他の高次変調方式にも当てはまり得る。図8に示す技法によれば、HDR書込みは、新しいタイプのコマンドコードまたは新しいタイプのコマンドコードに関連する追加のデータグラムビットの必要なしに有効化され得る。本開示の一態様では、HDR書込みは、既存のレジスタ書込みコマンド、たとえば、拡張レジスタ書込みコマンド802および拡張レジスタ書込みロングコマンド804を使用して有効化され得る。
【００５３】
マスタデバイスおよびスレーブデバイスにおいて、アドレスレジスタは固有の領域を有し得る。たとえば、第1の領域806は、16進法でレジスタ0x2D〜0x3Fを含むことができ、したがって、19個のレジスタロケーションを有する。19個のレジスタロケーションを有する第1の領域806は、RFFE予約済みレジスタと呼ばれ得る。第2の領域808は、16進法でレジスタ0x0040〜0xFFFFを含むことができ、したがって、65472個のレジスタロケーションを有する。65472個のレジスタロケーションを有する第2の領域808は、ユーザ定義レジスタ(UDR:User Defined Register)レジスタマップと呼ばれ得る。
【００５４】
本開示の一態様では、第1の領域806および/または第2の領域808は、HDR有効化構成レジスタ空間として使用され得る。一例では、第1の領域806または第2の領域808内の一連のレジスタが、HDR書込みを有効化するために予約され得る。すなわち、レジスタアドレス範囲は、高速アクセスが適用可能であるHDRアクセス領域を定義するために、第1の領域806または第2の領域808内に制限され得る。レジスタアドレス範囲は、第1の領域806または第2の領域808のいずれかに位置する4個のレジスタを予約することによって制限され得る。一例では、最大16ビットのレジスタアドレスの場合、HDRアクセス領域の下位アドレス値(下限)が、第1の下位アドレスレジスタ810および第2の下位アドレスレジスタ812に記憶され得る。たとえば、下位アドレス値の最上位バイト(MSB)が第1の下位アドレスレジスタ810に記憶され得、下位アドレス値の最下位バイト(LSB)が第2の下位アドレスレジスタ812に記憶され得る。HDRアクセス領域の上位アドレス値(上限)が、第1の上位アドレスレジスタ814および第2の上位アドレスレジスタ816に記憶され得る。たとえば、上位アドレス値のMSBが第1の上位アドレスレジスタ814に記憶され得、上位アドレス値のLSBが第2の上位アドレスレジスタ816に記憶され得る。
【００５５】
HDRアクセス領域が定義されると、特定のレジスタアドレスに送られるべきデータグラムを送信機が生成したときはいつでも、送信機は、送られるべきペイロードが、定義されたHDRアクセス領域のアドレス限界内にあるレジスタアドレスを対象としているかどうかを検出する。レジスタアドレスが実際にHDRアクセス領域内にある場合、送信機は、ペイロードを送るために高データレート技法を使用することを知る。送信機は、アドレス限界の中にレジスタアドレスがあることを検出した後の時点から高データレートでデータ(ペイロード)を送信し始めることができる。
【００５６】
受信機の観点からは、受信機は最初に、シングルデータレート(SDR)モードに従って送信機からレジスタアドレスを受信する。その後、受信機は、受信されたレジスタアドレスが、定義されたHDRアクセス領域のアドレス限界内にあるかどうかに基づいて、レジスタアドレスに関連する着信データ(ペイロード)をSDRモードに従って復号するか、それともHDRモードに従って復号するかを検出する。
【００５７】
本開示の態様によれば、HDRアクセス領域が定義され得るので、送信機および受信機は、レジスタ空間におけるいくつかのアドレスレジスタに高データレートを適用するのを、レジスタ空間のHDRアクセス領域を定義するときにHDRアクセスアドレス範囲においてそのようなレジスタを除外することによって、回避することができる。
【００５８】
上記で説明した方式の利益としては、HDRアクセスを有効化するために新しいコマンドコードが必要とされず、HDRパラメータを示すために追加のデータグラムビットが必要とされないことがある。また、高データレートから低データレートへの切替えが自動的に発生する。すなわち、切替えは単に、高データレートアクセスのためにマークされたレジスタ領域によって規定される。
【００５９】
上述のように、HDRモードは、DDRモードおよび他の高次変調方式を含む。したがって、DDRモードに関して以下で説明する本開示の態様は、全般にHDRモードにも当てはまり得る。
【００６０】
図9は、RFFE混合モード書込みデータグラムの図900および図902である。RFFEデータグラムは、SDRモードで動作する。バスレイテンシを低減するために、DDRモード(またはHDRモード)サポートは有益である。DDRモードは、クロックレートをSDRモードの場合と同じに維持する一方で帯域幅を事実上2倍にする。これは、ボードレベルの信号完全性問題を軽減する利点を有する。
【００６１】
本開示の別の態様では、専用コマンドコードを一切必要とせずにRFFEのための混合SDR/DDR動作モードを有効化するアーキテクチャが提供される。以下では、混合SDR/DDRモードは、単にDDRモードと呼ばれることがある。DDRモードを有効化または無効化することは、構成レジスタ、たとえば、16進法でのレジスタ0x18内の単一構成ビットを有効化または無効化することによって達成され得る。
【００６２】
図9を参照すると、RFFE DDRモードは、拡張レジスタ書込み動作900および拡張レジスタ書込みロング動作902に使用され得る。DDRモードが有効化されると、拡張レジスタ書込み動作と拡張レジスタ書込みロング動作の両方のバス送信レイテンシが低減される。DDRモードでは、データグラムのヘッダ(たとえば、SA、CMD、およびパリティP)はSDRモードで送信され、データグラムの残存部分(たとえば、Reg-AdrsおよびペイロードPL)はDDRモードで送信される。
【００６３】
DDRモードの例示的な動機づけは、たった1つのデバイスがそのバスレイテンシの低減を必要とする場合に、その1つのデバイスが、DDR動作モードを有効化するための追加論理の負担を抑制できることである。したがって、DDRモードをサポートするデバイスは、DDRモードをサポートしない別のデバイスと、同じバス上で共存することができる。
【００６４】
図10は、RFFEレジスタ空間1000の図である。RFFEレジスタ空間1000は、16進法でレジスタ0x0000からレジスタ0xFFFFまで及び得る。
【００６５】
レジスタ空間のアクセス可能性に関するコマンドの関連付けが図10に示されている。拡張レジスタ動作の範囲は、0x00レジスタから0xFFレジスタの間の空間に限定され得る。ただし、複合RFFEスレーブは、64Kレジスタ空間内に(0x00〜0xFFの1バイトのロケーションをそれぞれ有する)複数のページを含むことができ、したがって、拡張レジスタ動作が、64Kレジスタ空間全体にアクセスし、バスレイテンシを低減することを可能にし得る。これを達成するために、64Kレジスタ空間は、256ページ(ページ0x00〜0xFF)に分割され得、各々が256個のレジスタロケーションを含む。ページアドレスと組み合わせられたデータグラムにおける8ビットのレジスタアドレスが、64K空間内の任意のレジスタアクセスを可能にする。ページアドレスは、既知のレジスタロケーションに記憶され得、アドレスMSBとして、データグラム供給型の8ビットのレジスタアドレス(アドレスLSB)と組み合わせられ得る。これは、拡張レジスタ動作のためのページ分割アクセスの土台であり得る。
【００６６】
図11は、構成レジスタおよびページアドレスレジスタを有するRFFEレジスタ空間1100の図である。様々な特徴の有効化および無効化を容易にするために、8ビットの構成レジスタが使用され得る。構成レジスタおよびページアドレスレジスタは、レジスタモードアクセス可能であるレジスタ空間における2つの固有のレジスタを使用し得る。たとえば、図11に示すように、レジスタ空間内で、構成レジスタはロケーション0x18において定義され得、ページアドレスレジスタはロケーション0x19において定義され得る。0x18ロケーションと0x19ロケーションの両方は、ユーザ定義空間にある。
【００６７】
図12は、構成レジスタビットを定義するテーブル1200および構成レジスタビットの機能を示す図1250を示す。ビットロケーションD7〜D0を含む構成レジスタが、レジスタロケーション0x18において定義され得る。テーブル1200および図1250を参照すると、ビットロケーションD2における構成ビットを有効化すること(たとえば、「1」に設定すること)または無効化すること(たとえば、「0」に設定すること)によって、ページ分割アクセス(PSA)が有効化または無効化され得る。ビットロケーションD1における構成ビットを有効化または無効化することによって、ダブルデータレート(DDR)モードが有効化または無効化され得る。さらに、ビットロケーションD0における構成ビットを有効化または無効化することによって、カスタムマスキングされた書込み(CMW:custom masked-write)が有効化または無効化され得る。D0、D1、およびD2の場合、「1」の構成ビット値は、対応する機能が有効化されることを暗示する一方、「0」の構成ビット値は、対応する機能が無効化されることを暗示する。
【００６８】
図13は、データ送信のSDRモードおよびDDRモードに関するクロックとデータとの間の関係を示す図1300である。図14は、DDRモードRFFE書込みタイミング図1400を示す。RFFEクロックライン上に見られるようなクロック周波数は、SDRモードとDDRモードの両方で同じである。2つのモードの間の違いは、以下で説明する。
【００６９】
SDRモードでは、基準クロックを2で割ることによって生成されるTx_CLKが、データをシフトアウトするために使用される。データは、正エッジで送信される。同じTx_CLKが、RFFEバスクロックとして送られ、受信機によって、着信データをその負エッジでラッチするために使用される。したがって、データビットは理想的には、送信されるビットの中心点においてサンプリングされる。
【００７０】
DDRモードでは、基準クロックを2で割ることによって生成されるTx_CLKが、データをシフトアウトするために使用される。データは、正エッジと負エッジの両方で送信される。RFFEバスクロックは、Tx_CLKを90度(4分の1サイクル)シフトすることによって生成され、受信機によって、着信データをその正エッジと負エッジの両方でラッチするために使用される。したがって、データビットは理想的には、送信されるビットの中心点においてサンプリングされる。
【００７１】
図15は、データグラムのDDRセクションにおける全クロックサイクルを占有するパリティビットの使用を示す図1500である。DDRモードでは、ペイロードにおいて使用されるデータバイト数に基づいて、送信されるビット数は偶数または奇数であり得る。これは、2つの可能なケース(SDRモードまたはDDRモード)におけるデータをラッチインするために最後に使用されるクロックエッジが正(奇数個のビット)または負(偶数個のビット)のいずれかであり得ることを意味する。ラッチインされた最後のビットのクロックエッジの予測不可能性は、バスパークサイクル(BPC)の実装を複雑にし得る。
【００７２】
データラッチとともにBPCを実装することの複雑性は、どの8ビットのデータの後でも1つの全クロックサイクルを占有するパリティビットを使用することによって単純化され得る。このようにして、ペイロードにおいて使用されるバイト数にかかわらず、データグラムのDDRセクションにおいて送信されるビット数は偶数のままであり、データをラッチインするために使用される最後のクロックエッジは、負エッジである。
【００７３】
図15に示すように、どの1バイトのデータの後でも、パリティビットPは、1つの全サイクルを占有することができる一方、各アドレスまたはデータビットは半サイクルのみを占有する。全クロックサイクルを占有するパリティビットPの使用は、データグラムのDDRセクションにおける有効ビットカウントを約11%増大させ、したがって、対応するレイテンシに好影響を与える。
【００７４】
図16は、データグラムのDDRセクションの最後におけるバスパークサイクル(BPC)を示す図1600である。DDR移行BPCが示されている。全クロックサイクルを占有するパリティビットPの使用は、DDRセクションにおいて偶数個のビットが送信されることを保証するので、最後のビット1602は常に、負エッジにおいてラッチインされる。クロックは、追加の半サイクル1604では低に保たれ得る。これに続いて、BPCタイミングのための既存のRFFE規格に従うために、BPC1606において立上りクロックエッジおよび立下りクロックエッジが発生する。
【００７５】
ハードウェア実装形態の例
図17は、本明細書で開示する1つまたは複数の機能を実行するように構成され得る処理回路1702を採用する装置1700のためのハードウェア実装形態の簡略化された例を示す概念図である。本開示の様々な態様によれば、本明細書で開示する要素、または要素の任意の部分、または要素の任意の組合せは、処理回路1702を使用して実装され得る。処理回路1702は、ハードウェアモジュールとソフトウェアモジュールの何らかの組合せによって制御される1つまたは複数のプロセッサ1704を含み得る。プロセッサ1704の例としては、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ(DSP)、ASIC、フィールドプログラマブルゲートアレイ(FPGA)、プログラマブル論理デバイス(PLD)、ステートマシン、シーケンサ、ゲート論理、個別ハードウェア回路、および本開示全体にわたって説明する様々な機能を実行するように構成された他の適切なハードウェアがある。1つまたは複数のプロセッサ1704は、特定の機能を実行するとともにソフトウェアモジュール1716のうちの1つによって構成、増強、または制御され得る、専用プロセッサを含み得る。1つまたは複数のプロセッサ1704は、初期化中にロードされたソフトウェアモジュール1716の組合せを介して構成されてよく、動作中に1つまたは複数のソフトウェアモジュール1716をロードまたはアンロードすることによってさらに構成されてよい。
【００７６】
図示の例では、処理回路1702は、バス1710によって概略的に表されるバスアーキテクチャを用いて実装され得る。バス1710は、処理回路1702の具体的な適用例および全体的な設計制約に応じて、任意の数の相互接続するバスおよびブリッジを含み得る。バス1710は、1つまたは複数のプロセッサ1704およびストレージ1706を含む様々な回路を互いにリンクさせる。ストレージ1706は、メモリデバイスおよび大容量記憶デバイスを含み得、本明細書ではコンピュータ可読媒体および/またはプロセッサ可読媒体と呼ばれる場合がある。バス1710は、タイミングソース、タイマー、周辺機器、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせることもできる。バスインターフェース1708は、バス1710と1つまたは複数のラインインターフェース回路1712との間のインターフェースを提供し得る。ラインインターフェース回路1712は、処理回路によってサポートされるネットワーキング技術ごとに設けられ得る。いくつかの事例では、複数のネットワーキング技術が、ラインインターフェース回路1712の中に見出される回路または処理モジュールの一部または全部を共有し得る。各ラインインターフェース回路1712は、送信媒体を介して様々な他の装置と通信するための手段を提供する。装置1700の性質に応じて、ユーザインターフェース1718(たとえば、キーパッド、ディスプレイ、スピーカー、マイクロフォン、ジョイスティック)が設けられる場合もあり、直接またはバスインターフェース1708を介してバス1710に通信可能に結合される場合がある。
【００７７】
プロセッサ1704は、バス1710を管理すること、およびストレージ1706を含み得るコンピュータ可読媒体に記憶されたソフトウェアの実行を含み得る一般的な処理を担い得る。この点で、プロセッサ1704を含む処理回路1702は、本明細書で開示する方法、機能および技法のうちのいずれかを実装するために使用され得る。ストレージ1706は、ソフトウェアを実行するときにプロセッサ1704によって操作されるデータを記憶するために使用されてもよく、ソフトウェアは、本明細書で開示する方法のうちのいずれか1つを実装するように構成されてもよい。
【００７８】
処理回路1702における1つまたは複数のプロセッサ1704は、ソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれるか、または他の名称で呼ばれるかどうかにかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数、アルゴリズムなどを意味するように広く解釈されるべきである。ソフトウェアは、コンピュータ可読の形でストレージ1706の中または外部コンピュータ可読媒体の中に存在することができる。外部コンピュータ可読媒体および/またはストレージ1706は、非一時的コンピュータ可読媒体を含み得る。非一時的コンピュータ可読媒体は、例として、磁気ストレージデバイス(たとえば、ハードディスク、フロッピーディスク、磁気ストリップ)、光ディスク(たとえば、コンパクトディスク(CD)またはデジタル多用途ディスク(DVD))、スマートカード、フラッシュメモリデバイス(たとえば、「フラッシュドライブ」、カード、スティック、またはキードライブ)、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、プログラマブルROM(PROM)、消去可能PROM(EPROM)、電気的消去可能PROM(EEPROM)、レジスタ、リムーバブルディスク、ならびにコンピュータによってアクセスされ読み取られ得るソフトウェアおよび/または命令を記憶するための任意の他の適切な媒体を含む。コンピュータ可読媒体および/またはストレージ1706は、例として、搬送波、伝送線路、ならびにコンピュータによってアクセスされ読み取られ得るソフトウェアおよび/または命令を送信するための任意の他の適切な媒体も含み得る。コンピュータ可読媒体および/またはストレージ1706は、処理回路1702の中に存在するか、プロセッサ1704の中に存在するか、処理回路1702の外部に存在するか、または処理回路1702を含む複数のエンティティにわたって分散されてもよい。コンピュータ可読媒体および/またはストレージ1706は、コンピュータプログラム製品におい
て具現化され得る。例として、コンピュータプログラム製品は、パッケージング材料にコンピュータ可読媒体を含めてもよい。特定の適用例および全体的なシステムに課される全体的な設計制約に応じて、本開示全体にわたって提示される説明した機能を実装する最良の方法を、当業者は認識されよう。
【００７９】
ストレージ1706は、本明細書ではソフトウェアモジュール1716と呼ばれることがある、ロード可能なコードセグメント、モジュール、アプリケーション、プログラムなどにおいて維持および/または編成されるソフトウェアを維持し得る。ソフトウェアモジュール1716の各々は、処理回路1702上にインストールまたはロードされ、1つまたは複数のプロセッサ1704によって実行されたときに、1つまたは複数のプロセッサ1704の動作を制御するランタイムイメージ1714に寄与する命令およびデータを含み得る。実行されたとき、いくつかの命令は、処理回路1702に、本明細書で説明するいくつかの方法、アルゴリズムおよびプロセスに従って機能を実行させることができる。
【００８０】
ソフトウェアモジュール1716のうちのいくつかは、処理回路1702の初期化中にロードされてよく、これらのソフトウェアモジュール1716は、本明細書で開示する様々な機能の実行を可能にするように処理回路1702を構成し得る。たとえば、いくつかのソフトウェアモジュール1716は、プロセッサ1704の内部デバイスおよび/または論理回路1722を構成してよく、ラインインターフェース回路1712、バスインターフェース1708、ユーザインターフェース1718、タイマー、数学コプロセッサなどの外部デバイスへのアクセスを管理してもよい。ソフトウェアモジュール1716は、割込みハンドラおよびデバイスドライバと対話し、処理回路1702によって提供される様々なリソースへのアクセスを制御する、制御プログラムおよび/またはオペレーティングシステムを含み得る。リソースは、メモリ、処理時間、ラインインターフェース回路1712へのアクセス、ユーザインターフェース1718などを含み得る。
【００８１】
処理回路1702の1つまたは複数のプロセッサ1704は、多機能であってよく、それにより、ソフトウェアモジュール1716のうちのいくつかがロードされ、異なる機能または同じ機能の異なるインスタンスを実行するように構成される。1つまたは複数のプロセッサ1704はさらに、たとえば、ユーザインターフェース1718、ラインインターフェース回路1712、およびデバイスドライバからの入力に応答して開始されたバックグラウンドタスクを管理するように適合され得る。複数の機能の実行をサポートするために、1つまたは複数のプロセッサ1704は、マルチタスキング環境を提供するように構成されてもよく、それにより、複数の機能の各々は、必要または要望に応じて、1つまたは複数のプロセッサ1704によってサービスされるタスクのセットとして実装される。一例では、マルチタスキング環境は、異なるタスク間でプロセッサ1704の制御を渡す時分割プログラム1720を使用して実装されてよく、それにより、各タスクは、任意の未処理動作が完了すると、かつ/または割込みなどの入力に応答して、時分割プログラム1720に1つまたは複数のプロセッサ1704の制御を戻す。タスクが1つまたは複数のプロセッサ1704の制御を有するとき、処理回路は、事実上、制御しているタスクに関連付けられた機能によって対処される目的に特化される。時分割プログラム1720は、オペレーティングシステム、ラウンドロビンベースで制御を移すメインループ、機能の優先順位付けに従って1つもしくは複数のプロセッサ1704の制御を割り振る機能、および/または、1つもしくは複数のプロセッサ1704の制御を処理機能に提供することによって外部イベントに応答する割込み駆動のメインループを含み得る。
【００８２】
高データレートで送信機から受信機にデータを送るための例示的な方法およびデバイス
図18は、シリアルバスインターフェースを通じて受信機にデータを送るための方法のフローチャート1800である。本方法は、送信機(たとえば、バスマスタ)として動作するデバイスにおいて実行され得る。
【００８３】
デバイスは、レジスタ空間内の高データレート(HDR)アクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために受信機と通信し得る1802。アドレス下限は、最上位バイト(MSB)および最下位バイト(LSB)を含み得る。その上、アドレス下限のMSBは、レジスタ空間の第1の下位アドレスレジスタに記憶され得、アドレス下限のLSBは、レジスタ空間の第2の下位アドレスレジスタに記憶され得る。アドレス上限も、MSBおよびLSBを含み得る。したがって、アドレス上限のMSBは、レジスタ空間の第1の上位アドレスレジスタに記憶され得、アドレス上限のLSBは、レジスタ空間の第2の上位アドレスレジスタに記憶され得る。
【００８４】
HDRアクセスアドレス範囲の下限および上限が定義された後、デバイスは、レジスタアドレスに基づいてデータグラムを生成し得る1804。デバイスは、シングルデータレート(SDR)モードに従って受信機にレジスタアドレスを送り得る1806。デバイスはまた、レジスタアドレスがHDRアクセスアドレス範囲内にあるかどうかを検出し得る1808。レジスタアドレスがHDRアクセスアドレス範囲内にある場合、デバイスは、HDRモードに従ってデータグラムのペイロードを送り得る1810。HDRモードは、DDRモードまたは他の高次変調方式を含み得る。一方、レジスタアドレスがHDRアクセスアドレス範囲内にない場合、デバイスは、SDRモードに従ってデータグラムのペイロードを送り得る1812。
【００８５】
図19は、シリアルバスインターフェースを通じて受信機にデータを送るための別の方法のフローチャート1900である。本方法は、送信機(たとえば、バスマスタ)として動作するデバイスにおいて実行され得る。
【００８６】
デバイスは、データグラムを生成することができ1902、データグラムは、少なくともコマンドフィールドおよびデータフィールドを含み得る。本開示の一態様では、コマンドフィールドは、データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示し、データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す。本開示の別の態様では、データグラムは、データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、コマンドフィールドは、データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す。本開示のさらなる態様では、データグラムは、データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示すモードフィールドを含む。
【００８７】
デバイスは、シングルデータレート(SDR)モードに従って受信機にコマンドフィールドを送ることができ1904、コマンドフィールドは、データフィールドを送るための高データレート(HDR)モードへの移行を示す。デバイスはまた、HDRモードに従って受信機にデータフィールドを送り得る1906。HDRモードは、DDRモードまたは他の高次変調方式を含み得る。
【００８８】
図20は、シリアルバスインターフェースを通じて受信機にデータを送るためのさらなる方法のフローチャート2000である。本方法は、送信機(たとえば、バスマスタ)として動作するデバイスにおいて実行され得る。
【００８９】
デバイスは、受信機における構成レジスタ内の単一ビットを第1の値または第2の値に設定することによって、高データレート(HDR)モードを有効化または無効化し得る2002。HDRモードは、DDRモードまたは他の高次変調方式を含み得る。一例では、HDRモードは、ビットD1を「1」の値に設定するために、受信機の構成レジスタ(たとえば、ロケーション0x18におけるレジスタ)に対する書込み動作を実行することによって、有効化され得る。別の例では、HDRモードは、ビットD1を「0」の値に設定するために、受信機の構成レジスタ(たとえば、ロケーション0x18におけるレジスタ)に対する書込み動作を実行することによって、無効化され得る。
【００９０】
デバイスは、シリアルバスインターフェースを介して受信機に送信されるべきデータグラムを生成し得る2004。デバイスは、シングルデータレート(SDR)モードに従ってデータグラムの第1の部分を送り得る2006。デバイスは、HDRモードが有効化されているときにHDRモードに従って、またはHDRモードが無効化されているときにSDRモードに従って、データグラムの第2の部分を送り得る2008。データグラムの第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含み得る。データグラムの第2の部分は、レジスタアドレスおよびペイロードを含み得る。
【００９１】
図21は、処理回路2102を採用する送信装置2100のためのハードウェア実装形態の簡略化された例を示す図である。送信装置2100によって実行される動作の例は、図18、図19、および図20のフローチャートに関して上記で説明した動作を含む。処理回路は、通常、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサ、およびステートマシンのうちの1つまたは複数を含み得るプロセッサ2116を有する。処理回路2102は、バス2120によって概略的に表されるバスアーキテクチャを用いて実装され得る。バス2120は、処理回路2102の具体的な適用例および全体的な設計制約に応じて、任意の数の相互接続するバスおよびブリッジを含み得る。バス2120は、プロセッサ2116、モジュールまたは回路2104、2106、2108、コネクタまたはワイヤ2114を介した通信をサポートするように構成可能なバスインターフェース回路2112、なおよびコンピュータ可読記憶媒体2118によって表される、1つまたは複数のプロセッサおよび/またはハードウェアモジュールを含む様々な回路を互いにリンクさせる。バス2120は、タイミングソース、周辺機器、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせることもできるが、これらの回路は当技術分野でよく知られており、したがって、これ以上は説明しない。
【００９２】
プロセッサ2116は、コンピュータ可読記憶媒2118上に記憶されたソフトウェア/命令の実行を含む一般的な処理を担う。ソフトウェア/命令は、プロセッサ2116によって実行されたとき、任意の特定の装置について上記で説明した様々な機能を処理回路2102に実行させる。コンピュータ可読記憶媒体はまた、データレーンおよびクロックレーンとして構成され得る、コネクタまたはワイヤ2114を介して送信されたシンボルから復号されるデータを含む、ソフトウェアを実行するときにプロセッサ2116によって操作されるデータを記憶するために使用され得る。処理回路2102は、モジュール/回路2104、2106、および2108のうちの少なくとも1つをさらに含む。モジュール/回路2104、2106、および2108は、コンピュータ可読記憶媒体2118に存在する/記憶された、プロセッサ2116の中で動作するソフトウェアモジュール、プロセッサ2116に結合された1つもしくは複数のハードウェアモジュール、またはそれらの何らかの組合せであってよい。モジュール/回路2104、2106、および/または2108は、マイクロコントローラ命令、ステートマシン構成パラメータ、またはそれらの何らかの組合せを含み得る。
【００９３】
一構成では、通信するための装置2100は、レジスタ空間内の高データレート(HDR)アクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために受信機と通信するように構成されたHDR範囲定義モジュール/回路2104を含む。装置2100は、レジスタアドレスに基づいてデータグラムを生成することと、バスインターフェースモジュール/回路2112を介して、シングルデータレート(SDR)モードに従って受信機にレジスタアドレスを送ることと、レジスタアドレスがHDRアクセスアドレス範囲内にあるときに、HDRモードに従って受信機にデータグラムのペイロードを送ることと、レジスタアドレスがHDRアクセスアドレス範囲内にないときに、SDRモードに従って受信機にデータグラムのペイロードを送ることとを行うように構成されたデータグラム生成/送信モジュール/回路2106をさらに含む。装置2100は、レジスタアドレスがHDRアクセスアドレス範囲内にあるかどうかを検出するように構成されたアドレス検出モジュール/回路2108をさらに含む。
【００９４】
別の構成では、データグラム生成/送信モジュール/回路2106は、少なくともコマンドフィールドおよびデータフィールドを含むデータグラムを生成することと、シングルデータレート(SDR)モードに従って受信機にコマンドフィールドを送ることであって、コマンドフィールドは、データフィールドを送るための高データレート(HDR)モードへの移行を示す、送ることと、HDRモードに従って受信機にデータフィールドを送ることとを行うように構成される。
【００９５】
さらなる構成では、データグラム生成/送信モジュール/回路2106は、受信機における構成レジスタ内の単一ビットを第1の値に設定することによって高データレート(HDR)モードを有効化することと、受信機における構成レジスタ内の単一ビットを第2の値に設定することによってHDRモードを無効化することと、シリアルバスインターフェースを介して受信機に送信されるべきデータグラムを生成することと、シングルデータレート(SDR)モードに従ってデータグラムの第1の部分を送ることと、HDRモードが有効化されているときに、HDRモードに従ってデータグラムの第2の部分を送ることと、HDRモードが無効化されているときに、SDRモードに従ってデータグラムの第2の部分を送ることとを行うように構成される。
【００９６】
高データレートでの送信機からのデータを受信機において受信するための例示的な方法およびデバイス
図22は、シリアルバスインターフェースを通じて送信機からデータを受信するための方法のフローチャート2200である。本方法は、受信機(たとえば、バススレーブ)として動作するデバイスにおいて実行され得る。
【００９７】
デバイスは、レジスタ空間内の高データレート(HDR)アクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために送信機と通信し得る2202。アドレス下限は、最上位バイト(MSB)および最下位バイト(LSB)を含み得る。その上、アドレス下限のMSBは、レジスタ空間の第1の下位アドレスレジスタに記憶され得、アドレス下限のLSBは、レジスタ空間の第2の下位アドレスレジスタに記憶され得る。アドレス上限も、MSBおよびLSBを含み得る。したがって、アドレス上限のMSBは、レジスタ空間の第1の上位アドレスレジスタに記憶され得、アドレス上限のLSBは、レジスタ空間の第2の上位アドレスレジスタに記憶され得る。
【００９８】
HDRアクセスアドレス範囲の下限および上限が定義された後、デバイスは、送信機からデータグラムに関連するレジスタアドレスを受信し得る2204。レジスタアドレスは、シングルデータレート(SDR)モードに従って受信され得る。デバイスは、レジスタアドレスがHDRアクセスアドレス範囲内にあるかどうかを検出し得る2206。デバイスはまた、送信機からデータグラムのペイロードを受信し得る2208。レジスタアドレスがHDRアクセスアドレス範囲内にある場合、デバイスは、HDRモードに従ってデータグラムのペイロードを復号し得る2210。HDRモードは、DDRモードまたは他の高次変調方式を含み得る。一方、レジスタアドレスがHDRアクセスアドレス範囲内にない場合、デバイスは、SDRモードに従ってデータグラムのペイロードを復号し得る2212。
【００９９】
図23は、シリアルバスインターフェースを通じて送信機からデータを受信するための別の方法のフローチャート2300である。本方法は、受信機(たとえば、バススレーブ)として動作するデバイスにおいて実行され得る。
【０１００】
デバイスは、送信機からデータグラムを受信することができ2302、データグラムは、少なくともコマンドフィールドおよびデータフィールドを含み得る。本開示の一態様では、コマンドフィールドは、データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示し、データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す。本開示の別の態様では、データグラムは、データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、コマンドフィールドは、データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す。本開示のさらなる態様では、データグラムは、データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示すモードフィールドを含む。
【０１０１】
デバイスは、シングルデータレート(SDR)モードに従ってコマンドフィールドを復号することができ2304、コマンドフィールドは、データフィールドを送るための高データレート(HDR)モードへの移行を示す。デバイスはまた、コマンドフィールド指示に基づいてHDRモードに従ってデータフィールドを復号し得る2306。HDRモードは、DDRモードまたは他の高次変調方式を含み得る。
【０１０２】
図24は、シリアルバスインターフェースを通じて送信機からデータを受信するためのさらなる方法のフローチャート2400である。本方法は、受信機(たとえば、バススレーブ)として動作するデバイスにおいて実行され得る。
【０１０３】
デバイスは、受信機における構成レジスタ内の単一ビットを設定するための第1のデータグラムを送信機から受信し得る2402。デバイスは、構成レジスタ内の単一ビットが第1の値に設定されているときに、高データレート(HDR)モードが有効化されていることを検出し得る。代替的に、デバイスは、構成レジスタ内の単一ビットが第2の値に設定されているときに、HDRモードが無効化されていることを検出し得る2404。HDRモードは、DDRモードまたは他の高次変調方式を含み得る。一例では、デバイスは、受信機の構成レジスタ(たとえば、ロケーション0x18におけるレジスタ)におけるビットD1が、送信機によって書込み動作を介して設定された「1」の値を有するときに、HDRモードが有効化されていることを検出し得る。別の例では、デバイスは、受信機の構成レジスタ(たとえば、ロケーション0x18におけるレジスタ)におけるビットD1が、送信機によって書込み動作を介して設定された「0」の値を有するときに、HDRモードが無効化されていることを検出し得る。
【０１０４】
デバイスはまた、送信機から第2のデータグラムを受信し得る2406。デバイスは、シングルデータレート(SDR)モードに従って第2のデータグラムの第1の部分を復号し得る2408。
【０１０５】
デバイスは、HDRモードが有効化されているときにHDRモードに従って、またはHDRモードが無効化されているときにSDRモードに従って、第2のデータグラムの第2の部分を復号し得る2410。第2のデータグラムの第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含み得る。第2のデータグラムの第2の部分は、レジスタアドレスおよびペイロードを含み得る。
【０１０６】
図25は、処理回路2502を採用する受信装置2500のためのハードウェア実装形態の簡略化された例を示す図である。受信装置2500によって実行される動作の例は、図22、図23、および図24のフローチャートに関して上記で説明した動作を含む。処理回路は、通常、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサ、およびステートマシンのうちの1つまたは複数を含み得るプロセッサ2516を有する。処理回路2502は、バス2520によって概略的に表されるバスアーキテクチャを用いて実装され得る。バス2520は、処理回路2502の具体的な適用例および全体的な設計制約に応じて、任意の数の相互接続するバスおよびブリッジを含み得る。バス2520は、プロセッサ2516、モジュールまたは回路2504、2506、2508、コネクタまたはワイヤ2514を介した通信をサポートするように構成可能なバスインターフェース回路2512、およびコンピュータ可読記憶媒体2518によって表される、1つまたは複数のプロセッサおよび/またはハードウェアモジュールを含む様々な回路を互いにリンクさせる。バス2520は、タイミングソース、周辺機器、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせることもできるが、これらの回路は当技術分野でよく知られており、したがって、これ以上は説明しない。
【０１０７】
プロセッサ2516は、コンピュータ可読記憶媒2518上に記憶されたソフトウェア/命令の実行を含む一般的な処理を担う。ソフトウェア/命令は、プロセッサ2516によって実行されたとき、任意の特定の装置について上記で説明した様々な機能を処理回路2502に実行させる。コンピュータ可読記憶媒体はまた、データレーンおよびクロックレーンとして構成され得る、コネクタまたはワイヤ2514を介して送信されたシンボルから復号されるデータを含む、ソフトウェアを実行するときにプロセッサ2516によって操作されるデータを記憶するために使用され得る。処理回路2502は、モジュール/回路2504、2506、および2508のうちの少なくとも1つをさらに含む。モジュール/回路2504、2506、および2508は、コンピュータ可読記憶媒体2518に存在する/記憶された、プロセッサ2516の中で動作するソフトウェアモジュール、プロセッサ2516に結合された1つもしくは複数のハードウェアモジュール、またはそれらの何らかの組合せであってよい。モジュール/回路2504、2506、および/または2508は、マイクロコントローラ命令、ステートマシン構成パラメータ、またはそれらの何らかの組合せを含み得る。
【０１０８】
一構成では、通信するための装置2500は、レジスタ空間内の高データレート(HDR)アクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために送信機と通信するように構成されたHDR範囲定義モジュール/回路2504を含む。装置2500は、バスインターフェースモジュール/回路2512を介して、送信機からデータグラムに関連するレジスタアドレスを受信することと、送信機からデータグラムのペイロードを受信することと、レジスタアドレスがHDRアクセスアドレス範囲内にあるときに、HDRモードに従ってデータグラムのペイロードを復号することと、レジスタアドレスがHDRアクセスアドレス範囲内にないときに、シングルデータレート(SDR)モードに従ってデータグラムのペイロードを復号することとを行うように構成されたデータグラム受信/復号モジュール/回路2506をさらに含む。装置2500は、レジスタアドレスがHDRアクセスアドレス範囲内にあるかどうかを検出するように構成されたアドレス検出モジュール/回路2508をさらに含む。
【０１０９】
別の構成では、データグラム受信/復号モジュール/回路2506は、送信機からデータグラムを受信することであって、データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、受信することと、シングルデータレート(SDR)モードに従ってコマンドフィールドを復号することであって、コマンドフィールドは、データフィールドを送るための高データレート(HDR)モードへの移行を示す、復号することと、コマンドフィールド指示に基づいてHDRモードに従ってデータフィールドを復号することとを行うように構成される。
【０１１０】
さらなる構成では、データグラム受信/復号モジュール/回路2506は、受信機における構成レジスタ内の単一ビットを設定するための第1のデータグラムを送信機から受信することと、構成レジスタ内の単一ビットが第1の値に設定されているときに、高データレート(HDR)モードが有効化されていることを検出することと、構成レジスタ内の単一ビットが第2の値に設定されているときに、HDRモードが無効化されていることを検出することと、送信機から第2のデータグラムを受信することと、シングルデータレート(SDR)モードに従って第2のデータグラムの第1の部分を復号することと、HDRモードが有効化されているときに、HDRモードに従って第2のデータグラムの第2の部分を復号することと、DDRモードが無効化されているときに、SDRモードに従って第2のデータグラムの第2の部分を復号することとを行うように構成される。
【０１１１】
開示したプロセスにおけるステップの特定の順序または階層は、例示的な手法の例示であることを理解されたい。プロセスにおけるステップの特定の順序または階層は、設計上の選好に基づいて並べ替えられてもよい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されるものではない。
【０１１２】
上述の説明は、本明細書で説明した様々な態様を当業者が実施できるようにするために提供される。これらの態様への様々な変更が当業者には容易に明らかになり、本明細書において規定された一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示される態様に限定されるものではなく、クレーム文言と一致するすべての範囲を与えられるべきであり、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」ではなく、「1つまたは複数の」を意味するものとする。別段に明記されていない限り、「いくつか」という用語は、1つまたは複数を指す。当業者に知られているか、後で知られることになる、本開示全体にわたって説明した様々な態様の要素のすべての構造的および機能的均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されるものとする。その上、本明細書で開示するものは、そのような開示が特許請求の範囲において明示的に列挙されているかどうかにかかわらず、公に供されるものではない。クレーム要素は、要素が「ための手段」という句を使用して明確に列挙されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
【符号の説明】
【０１１３】
100  装置
102  処理回路
104  ICデバイス、特定用途向けIC(ASIC)デバイス
106  ICデバイス、RFフロントエンドデバイス
108  アンテナ
110  モデム
112  処理デバイス
114  メモリデバイス
120  ディスプレイ
122  一体型もしくは外部キーパッド
124  ボタン
200  ブロック図
202  デバイス
204  モデム
206  ベースバンドプロセッサ、マスタデバイス/ベースバンドプロセッサ
208  RFFEバス
210  RFFEインターフェース
212  フロントエンドデバイス、RF集積回路(RFIC)
213  フロントエンドデバイス、スイッチ
214  フロントエンドデバイス、RFチューナー
215  フロントエンドデバイス、電力増幅器(PA)
216  フロントエンドデバイス、低雑音増幅器(LNA)
217  フロントエンドデバイス、電力管理モジュール
220  通信リンク
300  デバイス
302  スレーブデバイス、デバイス、第1のスレーブデバイス
3201〜320N  バスマスタデバイス、デバイス、マスタデバイス
3221〜322N  スレーブデバイス、デバイス
306  RFFEレジスタ、レジスタ
310  トランシーバ
310a  受信機
310b  共通回路
310c  送信機
312  処理回路および/または制御論理
314a  ラインドライバ/受信機回路
314b  ラインドライバ/受信機回路
316  シリアルクロックライン(SCLK)
318  シリアルデータライン(SDATA)、SDATAライン
324  他のストレージデバイス
328  送信クロック(TXCLK)信号
330  RFFEバス、バス
400  コマンドフレーム、予約済みコマンドフレーム
500  図
502  拡張レジスタ読取りコマンド、コマンド
504  拡張レジスタ書込みコマンド、コマンド
506  拡張レジスタロング読取りコマンド、コマンド
508  拡張レジスタロング書込みコマンド、コマンド
510  レジスタ読取りコマンド、コマンド
512  レジスタ書込みコマンド、コマンド
530  HDR部分
600  一般的読取り/書込みHDRコマンド、コマンド
602  一般的拡張レジスタHDRコマンド、コマンド
604  一般的拡張レジスタロングHDRコマンド、コマンド
606  一般的レジスタHDRコマンド、コマンド
630  HDR部分
700  図
702  一般的HDRコマンド、コマンド
730  HDR部分
800  図
802  拡張レジスタ書込みコマンド
804  拡張レジスタ書込みロングコマンド
806  第1の領域
808  第2の領域
810  第1の下位アドレスレジスタ
812  第2の下位アドレスレジスタ
814  第1の上位アドレスレジスタ
816  第2の上位アドレスレジスタ
900  図、拡張レジスタ書込み動作
902  図、拡張レジスタ書込みロング動作
1000  RFFEレジスタ空間
1100  RFFEレジスタ空間
1200  テーブル
1250  図
1300  図
1400  DDRモードRFFE書込みタイミング図
1500  図
1600  図
1602  最後のビット
1604  追加の半サイクル
1606  BPC
1700  装置
1702  処理回路
1704  プロセッサ
1706  ストレージ、コンピュータ可読媒体および/またはストレージ
1708  バスインターフェース
1710  バス
1712  ラインインターフェース回路
1714  ランタイムイメージ
1716  ソフトウェアモジュール
1718  ユーザインターフェース
1720  時分割プログラム
1722  内部デバイスおよび/または論理回路
1800  フローチャート
1900  フローチャート
2000  フローチャート
2100  送信装置、装置
2102  処理回路
2104  モジュールまたは回路、モジュール/回路、HDR範囲定義モジュール/回路
2106  モジュールまたは回路、モジュール/回路、データグラム生成/送信モジュール/回路
2108  モジュールまたは回路、モジュール/回路、アドレス検出モジュール/回路
2112  バスインターフェース回路、バスインターフェースモジュール/回路
2114  コネクタまたはワイヤ
2116  プロセッサ
2118  コンピュータ可読記憶媒体
2120  バス
2200  フローチャート
2300  フローチャート
2400  フローチャート
2500  受信装置、装置
2502  処理回路
2504  モジュールまたは回路、モジュール/回路、HDR範囲定義モジュール/回路
2506  モジュールまたは回路、モジュール/回路、データグラム受信/復号モジュール/回路
2508  モジュールまたは回路、モジュール/回路、アドレス検出モジュール/回路
2512  バスインターフェース回路、バスインターフェースモジュール/回路
2514  コネクタまたはワイヤ
2516  プロセッサ
2518  コンピュータ可読記憶媒体
2520  バス
CF  予約済みコマンドフィールド
CF1  コマンドフレーム、予約済みコマンドフレーム
CF2  コマンドフレーム、予約済みコマンドフィールド
CF3  コマンドフレーム、予約済みコマンドフィールド
CF4  コマンドフレーム、予約済みコマンドフレーム
CF5  コマンドフレーム、予約済みコマンドフレーム
CF6  コマンドフレーム、予約済みコマンドフレーム
【図１】
2018533140.tif 000003
【図２】
2018533140.tif 000004
【図３】
2018533140.tif 000005
【図４】
2018533140.tif 000006
【図５】
2018533140.tif 000007
【図６】
2018533140.tif 000008
【図７】
2018533140.tif 000009
【図８】
2018533140.tif 000010
【図９】
2018533140.tif 000011
【図１０】
2018533140.tif 000012
【図１１】
2018533140.tif 000013
【図１２】
2018533140.tif 000014
【図１３】
2018533140.tif 000015
【図１４】
2018533140.tif 000016
【図１５】
2018533140.tif 000017
【図１６】
2018533140.tif 000018
【図１７】
2018533140.tif 000019
【図１８】
2018533140.tif 000020
【図１９】
2018533140.tif 000021
【図２０】
2018533140.tif 000022
【図２１】
2018533140.tif 000023
【図２２】
2018533140.tif 000024
【図２３】
2018533140.tif 000025
【図２４】
2018533140.tif 000026
【図２５】
2018533140.tif 000027
【手続補正書】
【提出日】平成30年4月24日(2018.4.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリアルバスインターフェースを通じて受信機にデータを送るために送信機において実行される方法であって、
レジスタアドレスおよびペイロードを含むデータグラムを生成するステップと、
前記レジスタアドレスが高データレート(HDR)アクセスアドレス範囲内にあるかどうかを検出するステップと、
シングルデータレート(SDR)モードに従って前記受信機に前記レジスタアドレスを送るステップと、
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にあるときに、HDRモードに従って前記受信機に前記データグラムのペイロードを送るステップと
を含む方法。
【請求項２】
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にないときに、シングルデータレート(SDR)モードに従って前記受信機に前記データグラムの前記ペイロードを送るステップ
をさらに含む、請求項1に記載の方法。
【請求項３】
レジスタ空間内の前記HDRアクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために前記受信機と通信するステップ
をさらに含む、請求項1に記載の方法。
【請求項４】
前記アドレス下限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の下位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の下位アドレスレジスタに記憶される、請求項3に記載の方法。
【請求項５】
前記アドレス上限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の上位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の上位アドレスレジスタに記憶される、請求項3に記載の方法。
【請求項６】
受信機にデータを送るための送信機であって、
シリアルバスインターフェースと、
処理回路と
を含み、前記処理回路は、
レジスタアドレスおよびペイロードを含むデータグラムを生成することと、
前記レジスタアドレスが高データレート(HDR)アクセスアドレス範囲内にあるかどうかを検出することと、
シングルデータレート(SDR)モードに従って前記受信機に前記レジスタアドレスを送ることと、
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にあるときに、HDRモードに従って前記シリアルバスインターフェースを介して前記受信機に前記データグラムの前記ペイロードを送ることと
を行うように構成される、送信機。
【請求項７】
前記処理回路は、
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にないときに、シングルデータレート(SDR)モードに従って前記受信機に前記データグラムの前記ペイロードを送る
ようにさらに構成される、請求項6に記載の送信機。
【請求項８】
前記処理回路は、
レジスタ空間内の前記HDRアクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために前記受信機と通信する
ようにさらに構成される、請求項6に記載の送信機。
【請求項９】
前記アドレス下限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の下位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の下位アドレスレジスタに記憶される、請求項8に記載の送信機。
【請求項１０】
前記アドレス上限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の上位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の上位アドレスレジスタに記憶される、請求項9に記載の送信機。
【請求項１１】
シリアルバスインターフェースを通じて送信機からデータを受信するために受信機において実行される方法であって、
前記送信機から、シングルデータレート(SDR)モードに従ってレジスタアドレスを受信するステップであって、前記レジスタアドレスはデータグラムに関連付けられ、前記データグラムは前記レジスタアドレスおよびペイロードを含む、ステップと、
前記レジスタアドレスが高データレート(HDR)アクセスアドレス範囲内にあるかどうかを検出するステップと、
前記送信機から前記データグラムの前記ペイロードを受信するステップと、
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にあるときに、HDRモードに従って前記データグラムの前記ペイロードを復号するステップと
を含む方法。
【請求項１２】
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にないときに、シングルデータレート(SDR)モードに従って前記データグラムの前記ペイロードを復号するステップ
をさらに含む、請求項11に記載の方法。
【請求項１３】
レジスタ空間内の前記HDRアクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために前記送信機と通信するステップ
をさらに含む、請求項11に記載の方法。
【請求項１４】
前記アドレス下限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の下位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の下位アドレスレジスタに記憶される、請求項13に記載の方法。
【請求項１５】
前記アドレス上限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の上位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の上位アドレスレジスタに記憶される、請求項13に記載の方法。
【請求項１６】
送信機からデータを受信するための受信機であって、
シリアルバスインターフェースと、
処理回路と
を含み、前記処理回路は、
前記シリアルバスインターフェースを介して前記送信機から、シングルデータレート(SDR)モードに従ってレジスタアドレスを受信することであって、前記レジスタアドレスはデータグラムに関連付けられ、前記データグラムは前記レジスタアドレスおよびペイロードを含む、受信することと、
前記レジスタアドレスが高データレート(HDR)アクセスアドレス範囲内にあるかどうかを検出することと、
前記シリアルバスインターフェースを介して前記送信機から、前記データグラムのペイロードを受信することと、
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にあるときに、HDRモードに従って前記データグラムの前記ペイロードを復号することと
を行うように構成される、受信機。
【請求項１７】
前記処理回路は、
前記レジスタアドレスが前記HDRアクセスアドレス範囲内にないときに、シングルデータレート(SDR)モードに従って前記データグラムの前記ペイロードを復号する
ようにさらに構成される、請求項16に記載の受信機。
【請求項１８】
前記処理回路は、
レジスタ空間内の前記HDRアクセスアドレス範囲のアドレス下限およびアドレス上限を定義するために前記送信機と通信する
ようにさらに構成される、請求項16に記載の受信機。
【請求項１９】
前記アドレス下限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の下位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の下位アドレスレジスタに記憶される、請求項18に記載の受信機。
【請求項２０】
前記アドレス上限は、最上位バイト(MSB)および最下位バイト(LSB)を含み、前記MSBは、前記レジスタ空間の第1の上位アドレスレジスタに記憶され、前記LSBは、前記レジスタ空間の第2の上位アドレスレジスタに記憶される、請求項18に記載の受信機。
【請求項２１】
シリアルバスインターフェースを通じて受信機にデータを送るために送信機において実行される方法であって、
データグラムを生成するステップであって、前記データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、ステップと、
シングルデータレート(SDR)モードに従って前記受信機に前記コマンドフィールドを送るステップであって、前記コマンドフィールドは、前記データフィールドを送るための高データレート(HDR)モードへの移行を示す、ステップと、
前記HDRモードに従って前記受信機に前記データフィールドを送るステップと
を含む方法。
【請求項２２】
前記コマンドフィールドは、前記データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示し、
前記コマンドフィールドは、前記データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す、請求項21に記載の方法。
【請求項２３】
前記データグラムは、前記データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、
前記コマンドフィールドは、前記データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す、請求項21に記載の方法。
【請求項２４】
前記データグラムは、前記データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、
前記データグラムは、前記データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示すモードフィールドを含む、請求項21に記載の方法。
【請求項２５】
受信機にデータを送るための送信機であって、
シリアルバスインターフェースと、
処理回路と
を含み、前記処理回路は、
データグラムを生成することであって、前記データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、生成することと、
シングルデータレート(SDR)モードに従って前記シリアルバスインターフェースを介して前記受信機に前記コマンドフィールドを送ることであって、前記コマンドフィールドは、前記データフィールドを送るための高データレート(HDR)モードへの移行を示す、送ることと、
前記HDRモードに従って前記シリアルバスインターフェースを介して前記受信機に前記データフィールドを送ることと
を行うように構成される、送信機。
【請求項２６】
シリアルバスインターフェースを通じて送信機からデータを受信するために受信機において実行される方法であって、
前記送信機からデータグラムを受信するステップであって、前記データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、ステップと、
シングルデータレート(SDR)モードに従って前記コマンドフィールドを復号するステップであって、前記コマンドフィールドは、前記データフィールドを送るための高データレート(HDR)モードへの移行を示す、ステップと、
コマンドフィールド指示に基づいて前記HDRモードに従って前記データフィールドを復号するステップと
を含む方法。
【請求項２７】
前記コマンドフィールドは、前記データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示し、
前記コマンドフィールドは、前記データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す、請求項26に記載の方法。
【請求項２８】
前記データグラムは、前記データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、
前記コマンドフィールドは、前記データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示す、請求項26に記載の方法。
【請求項２９】
前記データグラムは、前記データグラムが読取り動作に関係するか、それとも書込み動作に関係するかを示す読取り/書込み指示ビットを含み、
前記データグラムは、前記データグラムが拡張レジスタコマンドであるか、拡張レジスタロングコマンドであるか、それともレジスタコマンドであるかを示すモードフィールドを含む、請求項26に記載の方法。
【請求項３０】
送信機からデータを受信するための受信機であって、
シリアルバスインターフェースと、
処理回路と
を含み、前記処理回路は、
前記シリアルバスインターフェースを介して前記送信機からデータグラムを受信することであって、前記データグラムは、少なくともコマンドフィールドおよびデータフィールドを含む、受信することと、
シングルデータレート(SDR)モードに従って前記コマンドフィールドを復号することであって、前記コマンドフィールドは、前記データフィールドを送るための高データレート(HDR)モードへの移行を示す、復号することと、
コマンドフィールド指示に基づいて前記HDRモードに従って前記データフィールドを復号することと
を行うように構成される、受信機。
【請求項３１】
シリアルバスインターフェースを通じて受信機にデータを送るために送信機において実行される方法であって、
前記受信機における構成レジスタ内の単一ビットを第1の値に設定することによって、高データレート(HDR)モードを有効化するステップと、
前記シリアルバスインターフェースを介して前記受信機に送信されるべきデータグラムを生成するステップと、
シングルデータレート(SDR)モードに従って前記データグラムの第1の部分を送るステップと、
前記HDRモードが有効化されているときに、前記HDRモードに従って前記データグラムの第2の部分を送るステップと
を含む方法。
【請求項３２】
前記データグラムの前記第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含み、
前記データグラムの前記第2の部分は、レジスタアドレスおよびペイロードを含む、請求項31に記載の方法。
【請求項３３】
前記受信機における前記構成レジスタ内の前記単一ビットを第2の値に設定することによって、前記HDRモードを無効化するステップと、
前記HDRモードが無効化されているときに、前記SDRモードに従って前記データグラムの前記第2の部分を送るステップと
をさらに含む、請求項31に記載の方法。
【請求項３４】
受信機にデータを送るための送信機であって、
シリアルバスインターフェースと、
処理回路と
を含み、前記処理回路は、
前記受信機における構成レジスタ内の単一ビットを第1の値に設定することによって、高データレート(HDR)モードを有効化することと、
前記シリアルバスインターフェースを介して前記受信機に送信されるべきデータグラムを生成することと、
シングルデータレート(SDR)モードに従って前記データグラムの第1の部分を送ることと、
前記HDRモードが有効化されているときに、前記HDRモードに従って前記データグラムの第2の部分を送ることと
を行うように構成される、送信機。
【請求項３５】
前記データグラムの前記第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含み、
前記データグラムの前記第2の部分は、レジスタアドレスおよびペイロードを含む、請求項34に記載の送信機。
【請求項３６】
前記処理回路は、
前記受信機における前記構成レジスタ内の前記単一ビットを第2の値に設定することによって、前記HDRモードを無効化することと、
前記HDRモードが無効化されているときに、前記SDRモードに従って前記データグラムの前記第2の部分を送ることと
を行うようにさらに構成される、請求項34に記載の送信機。
【請求項３７】
シリアルバスインターフェースを通じて送信機からデータを受信するために受信機において実行される方法であって、
前記受信機における構成レジスタ内の単一ビットを設定するための第1のデータグラムを前記送信機から受信するステップと、
前記構成レジスタ内の前記単一ビットが第1の値に設定されているときに、高データレート(HDR)モードが有効化されていることを検出するステップと、
前記送信機から第2のデータグラムを受信するステップと、
シングルデータレート(SDR)モードに従って前記第2のデータグラムの第1の部分を復号するステップと、
前記HDRモードが有効化されているときに、前記HDRモードに従って前記第2のデータグラムの第2の部分を復号するステップと
を含む方法。
【請求項３８】
前記第2のデータグラムの前記第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含み、
前記第2のデータグラムの前記第2の部分は、レジスタアドレスおよびペイロードを含む、請求項37に記載の方法。
【請求項３９】
前記構成レジスタ内の前記単一ビットが第2の値に設定されているときに、前記HDRモードが無効化されていることを検出するステップと、
前記HDRモードが無効化されているときに、前記SDRモードに従って前記第2のデータグラムの前記第2の部分を復号するステップと
をさらに含む、請求項37に記載の方法。
【請求項４０】
送信機からデータを受信するための受信機であって、
シリアルバスインターフェースと、
処理回路と
を含み、前記処理回路は、
前記シリアルバスインターフェースを介して、前記受信機における構成レジスタ内の単一ビットを設定するための第1のデータグラムを前記送信機から受信することと、
前記構成レジスタ内の前記単一ビットが第1の値に設定されているときに、高データレート(HDR)モードが有効化されていることを検出することと、
前記シリアルバスインターフェースを介して、前記送信機から第2のデータグラムを受信することと、
シングルデータレート(SDR)モードに従って前記第2のデータグラムの第1の部分を復号することと、
前記HDRモードが有効化されているときに、前記HDRモードに従って前記第2のデータグラムの第2の部分を復号することと
を行うように構成される、受信機。
【請求項４１】
前記第2のデータグラムの前記第1の部分は、受信機アドレスフィールドおよびコマンドフィールドを含み、
前記第2のデータグラムの前記第2の部分は、レジスタアドレスおよびペイロードを含む、請求項40に記載の受信機。
【請求項４２】
前記処理回路は、
前記構成レジスタ内の前記単一ビットが第2の値に設定されているときに、前記HDRモードが無効化されていることを検出することと、
前記HDRモードが無効化されているときに、前記SDRモードに従って前記第2のデータグラムの前記第2の部分を復号することと
を行うようにさらに構成される、請求項40に記載の受信機。
【国際調査報告】
2018533140.tif 000028
2018533140.tif 000029