(57)【要約】  出力イネーブル信号を生成するための制御回路が開示される。一態様では、標準クロック信号、標準クロック信号に基づいたフィードバッククロック信号、およびシングルデータレート(SDR)データ出力ストリームを使用して、タイミング制約を満たす出力イネーブル信号を生成するために組合せ論理を使用する制御回路が提供される。制御回路は、受け取ったSDR出力ストリームに基づいてダブルデータレート(DDR)出力ストリームを生成するように構成されたDDR変換回路を含む。制御回路は、標準クロック信号、フィードバッククロック信号、およびDDR出力ストリームを受け取り、定義済みのタイミング制約に従ってアサートおよびデアサートされる出力イネーブル信号を生成するように構成された出力イネーブル回路を含む。制御回路は、標準クロック信号に加えて高速クロック信号を必要とすることなく正確にタイミング調整された出力イネーブル信号を生成するように構成される。
2018512681.tif 000002
【特許請求の範囲】
【請求項１】
ダブルデータレート(DDR)変換回路であって、
シングルデータレート(SDR)出力ストリームを受け取ることと、
前記SDR出力ストリームに基づいてDDR出力ストリームを生成することと
を行うように構成された、DDR変換回路と、
標準クロック信号を受け取ることと、
フィードバッククロック信号を受け取ることであって、前記フィードバッククロック信号が前記標準クロック信号に基づいている、ことと、
前記DDR変換回路によって生成された前記DDR出力ストリームを受け取ることと、
出力イネーブル信号を生成することであって、前記出力イネーブル信号が、タイミング制約に従ってアサートおよびデアサートされる、ことと
を行うように構成された、出力イネーブル回路と
を備える、制御回路。
【請求項２】
DDR入力ストリームを受け取ることと、
フィードバッククロック信号を受け取ることと、
前記DDR入力ストリームに基づいてSDR入力ストリームを生成することと、
前記DDR入力ストリームに基づいて非ゼロ復帰反転(NRZI)データ信号を生成することと
を行うように構成されたSDR変換回路をさらに備える、請求項1に記載の制御回路。
【請求項３】
前記SDR変換回路が、
前記DDR入力ストリームを受け取ることと、
前記フィードバッククロック信号に応答してSDR低入力ストリームを提供することと
を行うように構成された、第1のフリップフロップと、
前記DDR入力ストリームを受け取ることと、
前記フィードバッククロック信号に応答してSDR高入力ストリームを提供することと
を行うように構成された、第2のフリップフロップと、
前記SDR低入力ストリームを受け取ることと、
前記SDR高入力ストリームを受け取ることと、
前記NRZIデータ信号を提供することと
を行うように構成された、マルチプレクサと
を備える、請求項2に記載の制御回路。
【請求項４】
前記制御回路が、前記出力イネーブル回路によって生成された前記出力イネーブル信号に応答してバスインターフェースを介して多地点マルチドロップ通信バスにデータ信号を提供するように構成される、請求項1に記載の制御回路。
【請求項５】
前記多地点マルチドロップ通信バスが、SoundWire(商標)通信バスを備える、請求項4に記載の制御回路。
【請求項６】
前記出力イネーブル回路が、
前記フィードバッククロック信号を受け取ることと、
遅延フィードバッククロック信号を生成することと
を行うように構成された遅延回路を備える、請求項1に記載の制御回路。
【請求項７】
前記出力イネーブル回路が、
前記遅延フィードバッククロック信号を受け取ることと、
前記標準クロック信号を受け取ることと、
短い有効信号を提供することと
行うように構成された、XNORゲートと、
前記短い有効信号を受け取ることと、
前記DDR変換回路からの前記DDR出力ストリームを受け取ることと、
前記出力イネーブル信号を提供することと
を行うように構成された、ANDゲートと
をさらに備える、請求項6に記載の制御回路。
【請求項８】
前記DDR変換回路が、前記フィードバッククロック信号を受け取るようにさらに構成される、請求項1に記載の制御回路。
【請求項９】
前記DDR変換回路が、
SDR低出力ストリームを受け取ることと、
前記フィードバッククロック信号に応答してDDR低出力ストリームを提供することと
を行うように構成された、第1のフリップフロップと、
SDR高出力ストリームを受け取ることと、
前記フィードバッククロック信号に応答してDDR高出力ストリームを提供することと
を行うように構成された、第2のフリップフロップと、
前記DDR低出力ストリームを受け取ることと、
前記DDR高出力ストリームを受け取ることと、
前記DDR出力ストリームを提供することと
を行うように構成された、マルチプレクサと
を備える、請求項8に記載の制御回路。
【請求項１０】
前記標準クロック信号を受け取ることと、
遅延標準クロック信号を提供することと
を行うように構成された第1のバッファと、
前記遅延標準クロック信号を受け取ることと、
前記フィードバッククロック信号を提供することと
を行うように構成された第2のバッファと
を備えるフィードバック生成回路をさらに備える、請求項1に記載の制御回路。
【請求項１１】
マスタデバイスのデジタル論理回路とインターフェースをとるように構成された、請求項1に記載の制御回路。
【請求項１２】
スレーブデバイスのデジタル論理回路とインターフェースをとるように構成された、請求項1に記載の制御回路。
【請求項１３】
前記出力イネーブル回路が、
前記標準クロック信号の直近の遷移の後、tZD時間よりも早くなることなく前記出力イネーブル信号をアサートすることと、
前記標準クロック信号の前記直近の遷移の後、tDZ時間までに前記出力イネーブル信号をデアサートすることと
を行うように構成されることによって前記出力イネーブル信号を生成するように構成される、請求項1に記載の制御回路。
【請求項１４】
集積回路(IC)に組み込まれる、請求項1に記載の制御回路。
【請求項１５】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイスに組み込まれる、請求項1に記載の制御回路。
【請求項１６】
シングルデータレート(SDR)出力ストリームを受け取るための手段と、
前記SDR出力ストリームに基づいてダブルデータレート(DDR)出力ストリームを生成するための手段と、
標準クロック信号を受け取るための手段と、
フィードバッククロック信号を受け取るための手段であって、前記フィードバッククロック信号が前記標準クロック信号に基づいている、手段と、
前記標準クロック信号、前記フィードバッククロック信号、および前記DDR出力ストリームに基づいて出力イネーブル信号を生成するための手段であって、前記出力イネーブル信号が、タイミング制約に従ってアサートおよびデアサートされる、手段と
を備える、制御回路。
【請求項１７】
出力イネーブル信号を提供するための方法であって、
ダブルデータレート(DDR)変換回路においてシングルデータレート(SDR)出力ストリームを受け取るステップと、
前記SDR出力ストリームに基づいて前記DDR変換回路によってDDR出力ストリームを生成するステップと、
出力イネーブル回路において標準クロック信号を受け取るステップと、
前記出力イネーブル回路においてフィードバッククロック信号を受け取るステップであって、前記フィードバッククロック信号が前記標準クロック信号に基づいている、ステップと、
前記標準クロック信号、前記フィードバッククロック信号、および前記DDR出力ストリームに基づいて前記出力イネーブル回路によって出力イネーブル信号を生成するステップであって、前記出力イネーブル信号が、タイミング制約に従ってアサートおよびデアサートされる、ステップと
を備える、方法。
【請求項１８】
SDR変換回路においてDDR入力ストリームおよび前記フィードバッククロック信号を受け取るステップと、
前記DDR入力ストリームに基づいて前記SDR変換回路によってSDR入力ストリームを生成するステップと、
前記DDR入力ストリームに基づいて前記SDR変換回路によって非ゼロ復帰反転(NRZI)データ信号を生成するステップと
をさらに備える、請求項17に記載の方法。
【請求項１９】
前記出力イネーブル信号に応答してバスインターフェースを介して多地点マルチドロップ通信バスにデータ信号を提供するステップをさらに備える、請求項18に記載の方法。
【請求項２０】
前記標準クロック信号に基づいて前記出力イネーブル回路によって前記出力イネーブル信号を生成するステップが、
前記標準クロック信号の直近の遷移の後、tZD時間よりも早くなることなく前記出力イネーブル信号をアサートすることと、
前記標準クロック信号の前記直近の遷移の後、tDZ時間までに前記出力イネーブル信号をデアサートすることと
を備える、請求項17に記載の方法。
【請求項２１】
データワイヤと、
クロックワイヤと
を備える、多地点マルチドロップ通信バスと、
前記多地点マルチドロップ通信バスを介して1つまたは複数のスレーブデバイスに結合されたマスタデバイスであって、
前記マスタデバイスに関連付けられた動作を完了するように構成されたデジタル論理回路と、
前記多地点マルチドロップ通信バスとインターフェースをとるように構成されたバスインターフェースと、
制御回路であって、
ダブルデータレート(DDR)変換回路であって、
シングルデータレート(SDR)出力データストリームを受け取ることと、
前記SDR出力ストリームに基づいてDDR出力ストリームを生成することと
を行うように構成された、DDR変換回路と、
出力イネーブル回路であって、
標準クロック信号を受け取ることと、
フィードバッククロック信号を受け取ることであって、前記フィードバッククロック信号が前記標準クロック信号に基づいている、ことと、
前記DDR変換回路によって生成された前記DDR出力ストリームを受け取ることと、
出力イネーブル信号を生成することであって、前記出力イネーブル信号が、タイミング制約に従ってアサートおよびデアサートされる、ことと
を行うように構成された、出力イネーブル回路と
を備える、制御回路と
を備える、マスタデバイスと
を備える、システム。
【請求項２２】
前記多地点マルチドロップ通信バスが、SoundWire(商標)通信バスを備える、請求項21に記載のシステム。
【請求項２３】
前記1つまたは複数のスレーブデバイスをさらに備えるシステムであって、前記1つまたは複数のスレーブデバイスの各々が、
対応するスレーブデバイスに関連付けられた動作を完了するように構成されたデジタル論理回路と、
前記多地点マルチドロップ通信バスとインターフェースをとるように構成されたバスインターフェースと、
制御回路であって、
DDR変換回路であって、
SDR出力ストリームを受け取ることと、
前記SDR出力ストリームに基づいてDDR出力ストリームを生成することと
を行うように構成された、DDR変換回路と、
出力イネーブル回路であって、
標準クロック信号を受け取ることと、
フィードバッククロック信号を受け取ることであって、前記フィードバッククロック信号が前記標準クロック信号に基づいている、ことと、
前記DDR変換回路によって生成された前記DDR出力ストリームを受け取ることと、
出力イネーブル信号を生成することであって、前記出力イネーブル信号が、タイミング制約に従ってアサートおよびデアサートされる、ことと
を行うように構成された、出力イネーブル回路と
を備える、制御回路と
を備える、請求項21に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権主張
本出願は、その全体が参照により本明細書に組み込まれる、2015年4月14日に出願した「CONTROL CIRCUITS FOR GENERATING OUTPUT ENABLE SIGNALS, AND RELATED SYSTEMS AND METHODS」と題する米国特許出願第62/147,296号の優先権を主張する。
【０００２】
本出願は、その全体が参照により本明細書に組み込まれる、2015年5月15日に出願した「CONTROL CIRCUITS FOR GENERATING OUTPUT ENABLE SIGNALS, AND RELATED SYSTEMS AND METHODS」と題する米国特許出願第14/713,058号の優先権も主張する。
【０００３】
本開示の技術は、一般に制御回路に関し、詳細には、出力イネーブル信号を生成する制御回路に関する。
【背景技術】
【０００４】
モバイルフォンおよびコンピュータタブレットのような電子デバイスは、種々の日常使用をサポートするために現代社会において一般的になってきた。これらの電子デバイスはそれぞれ、一般的に、マイクロフォンとスピーカとを含む。電子デバイスにおいて使用される通常のマイクロフォンおよびスピーカは、各デバイスを接続する専用の2ポート配線を必要とするアナログインターフェースを有する。しかしながら、電子デバイスは、複数のマイクロフォンおよび/またはスピーカのような、複数のオーディオデバイスを含むことができる。したがって、そのような電子デバイス内のマイクロプロセッサまたは他の制御デバイスが、共通通信バスを介して複数のオーディオデバイスにオーディオデータを通信できることが望ましい場合がある。さらに、共通通信バスを介して電子デバイス内の様々なオーディオデバイスにオーディオチャネルに関するデジタルデータを移送するための、定義済みの通信プロトコルを提供することが望ましい場合がある。
【０００５】
この点について、MIPI(登録商標) Allianceが、電子デバイスに関連する様々なオーディオデバイスにオーディオチャネルに関するデジタルデータを移送するための通信プロトコルとしてSoundWire(商標)を発表した。SoundWire(商標)では、1つのSoundWire(商標)マスタインターフェースは、マスタ電子デバイス(「マスタデバイス」)またはそれに通信可能に結合されたモニタが、SoundWire(商標)スレーブインターフェースに結合された1つまたは複数のスレーブ電子デバイス(「スレーブデバイス」)と、共通通信バスを介して通信することを可能にする。これを執筆している時点では、SoundWire(商標)の現行バージョンはrevision 1.0であり、revision 1.0は、2015年3月12日にMIPI(登録商標) sharepointファイルサーバを通じてMIPI(登録商標) Allianceメンバが内部的に入手可能になった。
【０００６】
SoundWire(商標)における共通通信バスは、2つの別個のワイヤ、すなわち共通データワイヤ(「DATA」)および共通クロックワイヤ(「CLK」)を含む。低電力消費環境を提供しようとして、SoundWire(商標)プロトコルは、修正された非ゼロ復帰反転(「NRZI」)符号化方式をダブルデータレート(「DDR」)とともに使用し、DATAが検査され、CLK上のクロック信号の遷移ごとに、駆動される可能性がある。このようにして修正されたNRZI符号化方式をDDRとともに使用することは、SoundWire(商標)プロトコルにおいて定義されたタイミング制約に従ってDATAがアサートおよびデアサートされることを必要とする。しかしながら、このようにしてDATAを制御するのに使用されるクロックおよび論理回路は、電力集約的である可能性がある。したがって、SoundWire(商標)プロトコルのタイミング制約を満たすようにDATAを制御する一方で、対応する回路の電力消費量も低減することは有利である。
【発明の概要】
【課題を解決するための手段】
【０００７】
発明を実施するための形態で開示する態様は、出力イネーブル信号を生成するための制御回路と、関連のシステムおよび方法とを含む。一態様では、標準クロック信号(たとえば、低速クロック信号)、標準クロック信号に基づいたフィードバッククロック信号、およびシングルデータレート(SDR)出力ストリームのみを使用して、定義済みのタイミング制約を満たす出力イネーブル信号を生成するために組合せ論理を使用する制御回路が提供される。制御回路は、SDR出力ストリームに基づいてダブルデータレート(DDR)出力ストリームを生成するように構成されたDDR変換回路を含む。さらに、制御回路は、標準クロック信号と、フィードバッククロック信号と、DDR変換回路によって生成されたDDR出力ストリームとを受け取るように構成された出力イネーブル回路を含む。出力イネーブル回路は、定義済みのタイミング制約に従ってアサートおよびデアサートされる出力イネーブル信号を生成するようにさらに構成される。このようにして、制御回路は、高速クロック信号なしに正確にタイミング調整された出力イネーブル信号を生成するように構成され、したがって、電力消費量が多い高速クロック回路を回避する。したがって、このようにして出力イネーブル信号を生成することにより、制御回路は、他の回路に正確な出力イネーブル信号を提供する一方で、標準クロック信号と高速クロック信号の両方を使用する回路と比較して電力消費量を低減することが可能になる。
【０００８】
この点について、一態様では、制御回路が開示される。制御回路は、SDR出力ストリームを受け取り、SDR出力ストリームに基づいてDDR出力ストリームを生成するように構成されたDDR変換回路を備える。制御回路は、出力イネーブル回路をさらに備える。出力イネーブル回路は、標準クロック信号およびフィードバッククロック信号を受け取るように構成され、フィードバッククロック信号は、標準クロック信号に基づいている。出力イネーブル回路はまた、DDR変換回路によって生成されたDDR出力ストリームを受け取るように構成される。出力イネーブル回路は、出力イネーブル信号を生成するようにさらに構成され、出力イネーブル信号は、タイミング制約に従ってアサートおよびデアサートされる。
【０００９】
別の態様では、制御回路が開示される。制御回路は、SDR出力ストリームを受け取るための手段と、SDR出力ストリームに基づいてDDR出力ストリームを生成するための手段とを備える。制御回路は、標準クロック信号を受け取るための手段と、フィードバッククロック信号を受け取るための手段とをさらに備え、フィードバッククロック信号は、標準クロック信号に基づいている。制御回路は、標準クロック信号、フィードバッククロック信号、およびDDR出力ストリームに基づいて出力イネーブル信号を生成するための手段をさらに備え、出力イネーブル信号は、タイミング制約に従ってアサートおよびデアサートされる。
【００１０】
別の態様では、出力イネーブル信号を提供するための方法が開示される。本方法は、DDR変換回路においてSDR出力ストリームを受け取るステップと、SDR出力ストリームに基づいてDDR変換回路によってDDR出力ストリームを生成するステップとを備える。本方法は、出力イネーブル回路において標準クロック信号を受け取り、出力イネーブル回路においてフィードバッククロック信号を受け取るステップをさらに備え、フィードバッククロック信号は標準クロック信号に基づいている。本方法は、標準クロック信号、フィードバッククロック信号、およびDDR出力ストリームに基づいて出力イネーブル回路によって出力イネーブル信号を生成するステップをさらに備え、出力イネーブル信号は、タイミング制約に従ってアサートおよびデアサートされる。
【００１１】
別の態様では、システムが開示される。本システムは、データワイヤおよびクロックワイヤを備える多地点マルチドロップ通信バスを備える。本システムは、多地点マルチドロップ通信バスを介して1つまたは複数のスレーブデバイスに結合されたマスタデバイスをさらに備える。本マスタデバイスは、マスタデバイスに関連付けられた動作を完了するように構成されたデジタル論理回路と、多地点マルチドロップ通信バスとインターフェースをとるように構成されたバスインターフェースと、制御回路とを備える。制御回路は、SDR出力ストリームを受け取り、SDR出力ストリームに基づいてDDR出力ストリームを生成するように構成されたDDR変換回路を備える。制御回路は、標準クロック信号およびフィードバッククロック信号を受け取るように構成された出力イネーブル回路をさらに備え、フィードバッククロック信号は、標準クロック信号に基づいている。制御回路は、DDR変換回路によって生成されたDDR出力ストリームを受け取り、出力イネーブル信号を生成するようにさらに構成され、出力イネーブル信号は、タイミング制約に従ってアサートおよびデアサートされる。
【図面の簡単な説明】
【００１２】
【図１】複数のスレーブデバイスに結合されたマスタデバイスを含む例示的なSoundWire(商標)システムのブロック図である。
【図２】SoundWire(商標)プロトコルに従ってデータ出力信号をイネーブルすることに関するタイミング制約を示す例示的なSoundWire(商標)システムにおける信号のタイミング図である。
【図３】デバイスのデジタル論理回路をデバイスのバスインターフェースに結合する、SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号を生成するように構成された、例示的な制御回路のブロック図である。
【図４】SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号を生成するように構成される簡略化された例示的な制御回路の回路図である。
【図５】SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号を生成するための例示的なプロセスを示すフローチャートである。
【図６】デバイスのデジタル論理回路をデバイスのバスインターフェースに結合する、SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号を生成するように構成された、例示的な制御回路の回路図である。
【図７】デバイスのデジタル論理回路をデバイスのバスインターフェースに結合する、SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号を生成するように構成された、別の例示的な制御回路の回路図である。
【図８】デバイスのデジタル論理回路をデバイスのバスインターフェースに結合する、SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号を生成するように構成された、別の例示的な制御回路の回路図である。
【図９】SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号を生成するように構成される、図3の制御回路を含むことができる例示的なプロセッサベースのシステムのブロック図である。
【発明を実施するための形態】
【００１３】
次に図面を参照しながら、本開示のいくつかの例示的な態様について説明する。本明細書において、「例示的」という語は、「例、実例、または例証としての働きをする」ことを意味するために使用される。「例示的」として本明細書で説明するいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるべきでない。
【００１４】
発明を実施するための形態で開示する態様は、出力イネーブル信号を生成するための制御回路と、関連のシステムおよび方法とを含む。一態様では、標準クロック信号(たとえば、低速クロック信号)、標準クロック信号に基づいたフィードバッククロック信号、およびシングルデータレート(SDR)データ出力ストリームのみを使用して、定義済みのタイミング制約を満たす出力イネーブル信号を生成するために組合せ論理を使用する制御回路が提供される。制御回路は、SDR出力ストリームに基づいてダブルデータレート(DDR)出力ストリームを生成するように構成されたDDR変換回路を含む。さらに、制御回路は、標準クロック信号と、フィードバッククロック信号と、DDR変換回路によって生成されたDDR出力ストリームとを受け取るように構成された出力イネーブル回路を含む。出力イネーブル回路は、定義済みのタイミング制約に従ってアサートおよびデアサートされる出力イネーブル信号を生成するようにさらに構成される。このようにして、制御回路は、高速クロック信号なしに正確にタイミング調整された出力イネーブル信号を生成するように構成され、したがって、電力消費量が多い高速クロック回路を回避する。したがって、このようにして出力イネーブル信号を生成することにより、制御回路は、他の回路に正確な出力イネーブル信号を提供する一方で、標準クロック信号と高速クロック信号の両方を使用する回路と比較して電力消費量を低減することが可能になる。
【００１５】
本明細書で開示する態様の制御回路について論じる前に、最初に、例示的なSoundWire(商標)システムについて説明する。この点について、図1は、SoundWire(商標)適合電子デバイスとしてSoundWire(商標)通信バス16に通信可能に結合された1つのマスタデバイス12と4つのスレーブデバイス14(1)〜14(4)とを有する例示的なSoundWire(商標)システム10のブロック図である。例示的態様では、スレーブデバイス14(1)〜14(4)は、マイクロフォン、スピーカ、または別のオーディオデバイスであってもよい。マスタデバイス12は、2つの信号、すなわち、共通クロックワイヤ20(「CLK20」)を介して通信されるクロック信号18と、SoundWire(商標)通信バス16の共通データワイヤ24(「DATA24」)上で通信されるデータ信号22とを使用して、スレーブデバイス14(1)〜14(4)と通信する。図1には4つのスレーブデバイス14(1)〜14(4)のみが示されるが、SoundWire(商標)仕様書は、マスタデバイス12当り11個のスレーブデバイス14までサポートすることを諒解されたい。マスタデバイス12は、それに関連する制御システム26を有してもよく、制御システム26は、プロセッサに関連するメモリ内に記憶された関連するソフトウェアを有する、ハードウェアで実装されたプロセッサでもよいことを諒解されたい。1つの例示的な態様では、制御システム26は、マスタデバイス12のシステムオンチップ(SoC)の一部である。代替の例示的な態様では、制御システム26は、SoundWire(商標)システム10を含むコンピューティングデバイス用の中央プロセッサに関連付けられてもよい。別の例示的な態様では、スレーブデバイス14(1)〜14(4)は各々、それぞれのスレーブ制御システム28(1)〜28(4)を有する。特に、この態様はマスタデバイス12およびスレーブデバイス14(1)〜14(4)内の様々な要素を示すが、他の態様は、代替の要素または構成を含み、同様の機能を達成してもよい。
【００１６】
引き続き図1を参照すると、SoundWire(商標)システム10は、修正された非ゼロ復帰反転(「NRZI」)符号化方式をダブルデータレート(「DDR」)とともに使用し、DATA24が検査され、クロック信号18の遷移ごとに、駆動される可能性がある。非限定的な例として、DATA24は、各それぞれのスレーブデバイス14(1)〜14(4)の対応するデータ出力イネーブル信号(「DATA_OE」)に基づいて、スレーブデバイス14(1)〜14(4)によって駆動されてもよい。このようにしてDDRに従ってDATA24上のデータ信号22を駆動することにより、それぞれのDATA_OEは、クロック信号18の各サイクルの間に4回遷移する可能性がある。より詳細には、それぞれのDATA_OEは、高論理レベルに遷移し、高論理レベルに遷移するクロック信号18に応答して第1のデータセグメント(図示せず)を駆動する場合がある。しかしながら、クロック信号18が低論理レベルに達すると、DATA_OEは、第1のデータセグメントの駆動を停止するように低論理レベルに遷移し、続いて、第2のデータセグメント(図示せず)の駆動を開始するために高論理レベルに遷移する場合がある。クロック信号18が再び高論理レベルに遷移すると、DATA_OEは、第2のデータセグメントの駆動を停止するために低論理レベルに遷移する場合がある。特に、DATA_OEのそのような複数の遷移が起こるタイミングは、SoundWire(商標)プロトコルによって定義されたタイミング制約に従って調整される必要がある。
【００１７】
この点について、図2は、SoundWire(商標)プロトコルに従ってデータ信号22をイネーブルすることに関するタイミング制約を示す、図1の例示的なSoundWire(商標)システム10における信号30を示す。前に説明したように、DATA24上のデータ信号22を駆動するために、それぞれのDATA_OEは、クロック信号18の1サイクルの間に4回遷移する場合がある。DATA_OEは、クロック信号18の各立上りおよび立下りの遷移に応答して遷移する。この例では、クロック信号18の立上り遷移32に応答して、DATA_OEは、出力イネーブル高信号(「OE_HIGH」)が論理「1」に等しく、現在のタイムスロットがSoundWire(商標)システム10内の対応するデバイスによって所有されるとき、データ高信号(「DATA_HIGH」)を駆動するように構成される。特に、SoundWire(商標)プロトコルに準拠したままにするために、DATA_OEは、クロック信号18の最も早い遷移(すなわち、立上り遷移32)から測定された最小時間期間(「tZD」)の後、アサートされなければならない。したがって、クロック信号18の立上り遷移32に応答して、DATA_OEは、OE_HIGHが論理「1」に等しいので、tZD時間期間後、立上り遷移34を経る。DATA_OEの立上り遷移34により、DATA_HIGHの「A」値は、DATA24上のデータ信号22へ駆動される(矢印36)。
【００１８】
引き続き図2を参照すると、クロック信号18の立下り遷移38に応答して、SoundWire(商標)プロトコルは、出力イネーブル低信号(「OE_LOW」)が論理「1」に等しく、現在のタイムスロットがSoundWire(商標)システム10内の対応するデバイスによって所有されるとき、データ低信号(「DATA_LOW」)を駆動するようにDATA_OEを構成する。SoundWire(商標)プロトコルに準拠したままにするために、DATA_OEは、クロック信号18の最も遅い遷移(すなわち、立下り遷移38)から測定された最大時間期間(「tDZ」)内にデアサートされなければならない。したがって、クロック信号18の立下り遷移38に応答して、DATA_OEは、立下り遷移38の後、tDZ時間までに立下り遷移40を経る。立上り遷移34と同様に、DATA_OEは、OE_LOWが論理「1」に等しいので、tZD時間後、立上り遷移42を経る。DATA_OEの立上り遷移42により、DATA_LOWの「B」値は、DATA24上のデータ信号22へ駆動される(矢印44)。さらに、クロック信号18の立上り遷移46に応答して、SoundWire(商標)プロトコルに準拠したままにするために、DATA_OEは、立上り遷移46の後、tDZ時間までに立下り遷移48を経る。したがって、SoundWire(商標)プロトコルに準拠したままにするためにDATA_OEをアサートおよびデアサートするのに使用される回路は、図2の信号30によって示されるタイミング制約に従って動作するべきである。
【００１９】
この点について、図3は例示的なデバイス50を示し、例示的な制御回路52は、デジタル論理回路54をデバイス50のバスインターフェース56に結合する。特に、デジタル論理回路54は、マスタデバイスまたはスレーブデバイスのいずれかに対応する場合がある。この態様では、制御回路52は、SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号58を生成するように構成される。特に、制御回路52は、標準クロック信号60(たとえば、低速クロック信号)、標準クロック信号60に基づいたフィードバッククロック信号62、およびシングルデータレート(SDR)出力ストリーム64のみを使用して、タイミング制約を満たす出力イネーブル信号58を生成するように構成される。この態様では、SDR出力ストリーム64は、デジタル論理回路54によって提供され、SDR出力ストリーム64は、SDR低出力ストリーム64(1)およびSDR高出力ストリーム64(2)を含む。フィードバック生成回路66は、標準クロック信号60を受け取ることに応答してフィードバッククロック信号62を生成するように構成される。この実施形態では、フィードバック生成回路66は、標準クロック信号60をバスインターフェース56に提供し、フィードバッククロック信号62を生成するためにバスインターフェース56から受け取ったバスクロック信号67を使用する。特に、代替的実施形態は、自己完結的にフィードバッククロック信号62を生成するようにフィードバック生成回路66を構成する場合があり、フィードバッククロック信号62は、バスインターフェース56と通信することなく標準クロック信号60に基づいている。さらに、制御回路52は、SDR出力ストリーム64に基づいてダブルデータレート(DDR)出力ストリーム70を生成するように構成されたDDR変換回路68も含む。DDR出力ストリーム70は、SDR出力ストリーム64とタイムスロット所有権との組合せであり、DDR出力ストリーム70は、現在のタイムスロットがデバイス50によって所有されるとき、SDR出力ストリーム64に応答してアサートされる。特に、DDR変換回路68は、本明細書では、SDR出力ストリーム64を受け取るための手段、およびSDR出力ストリーム64に基づいてDDR出力ストリーム70を生成するための手段と呼ばれることがある。この態様では、DDR変換回路68は、DDR出力ストリーム70を生成するとき、フィードバッククロック信号62を使用する。しかしながら、他の態様は、フィードバッククロック信号62を必要としないようにDDR変換回路68を構成する場合がある。
【００２０】
引き続き図3を参照すると、制御回路52は、標準クロック信号60、フィードバッククロック信号62、およびDDR出力ストリーム70を受け取るように構成された出力イネーブル回路72を含む。出力イネーブル回路72は、定義済みのタイミング制約に従ってアサートおよびデアサートされる出力イネーブル信号58を生成するようにさらに構成される。特に、出力イネーブル回路72は、本明細書では、標準クロック信号60を受け取るための手段、およびフィードバッククロック信号62を受け取るための手段と呼ばれることがある。さらに、出力イネーブル回路72は、本明細書では、標準クロック信号60、フィードバッククロック信号62、およびDDR出力ストリーム70に基づいて出力イネーブル信号58を生成するための手段と呼ばれることがある。バスインターフェース56は、所望のタイミングでデータ信号74を通信バス76に提供するように出力イネーブル回路72からの出力イネーブル信号58を受け取るように構成される。この態様では、通信バス76は、限定はしないが、SoundWire(商標)プロトコルなどの様々なプロトコルを使用して機能し得る、多地点マルチドロップ通信バス76である。このようにして、制御回路52は、高速クロック信号を使用することなく正確にタイミング調整された出力イネーブル信号58を生成するように構成され、したがって、電力消費量が多い高速クロック回路を回避する。したがって、制御回路52は、標準クロック信号60と高速クロック信号の両方を使用する回路と比較して電力消費量を低減し得る。
【００２１】
引き続き図3を参照すると、制御回路52は、バスインターフェース56を介して通信バス76から受け取ったDDR入力ストリーム82およびフィードバッククロック信号62に基づいてNRZIデータ信号80を生成するように構成されたSDR変換回路78も含む。NRZIデータ信号80は、SoundWire(商標)プロトコルに従って符号化するNRZIを使用してデータ信号74が通信バス76へ確実に駆動されるようにバスインターフェース56によって使用される。さらに、SDR変換回路78は、DDR入力ストリーム82およびフィードバッククロック信号62に基づいてSDR入力ストリーム84を生成するように構成され、SDR入力ストリーム84は、SDR低入力ストリーム84(1)およびSDR高入力ストリーム84(2)としてデジタル論理回路54に提供される。
【００２２】
図3に関して説明する機能を達成するために、制御回路52は、様々な回路要素を使用する場合がある。この点について、図4は、図3の制御回路52の簡略化されたバージョンを示し、制御回路52は、SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号58を生成するように構成される。この態様では、制御回路52は、DDR変換回路68、出力イネーブル回路72、およびフィードバック生成回路66を含む。加えて、制御回路52は、デジタル論理回路54(図示せず)から、SDR低出力ストリーム64(1)およびSDR高出力ストリーム64(2)をそれぞれ受け取るように構成された低フリップフロップ88(1)および高フリップフロップ88(2)を含む同期回路86を使用する。低フリップフロップ88(1)および高フリップフロップ88(2)は、標準クロック信号60に応答して、SDR低出力ストリーム64(1)およびSDR高出力ストリーム64(2)をそれぞれDDR変換回路68に提供するように構成される。したがって、同期回路86は、SDR出力ストリーム64をDDR変換回路68に提供する前に、SDR出力ストリーム64を標準クロック信号60と同期させる。さらに、この態様では、DDR変換回路68は、第1のフリップフロップ90(1)および第2のフリップフロップ90(2)を含む。第1のフリップフロップ90(1)は、SDR低出力ストリーム64(1)を受け取り、フィードバッククロック信号62に応答してDDR低出力ストリーム92(1)を提供するように構成される。さらに、第2のフリップフロップ90(2)は、SDR高出力ストリーム64(2)を受け取り、フィードバッククロック信号62に応答してDDR高出力ストリーム92(2)を提供するように構成される。特に、この態様では、SDR低出力ストリームおよびSDR高入力ストリーム64(1)、64(2)は、デジタル論理回路54によって生成された低出力イネーブル信号および高出力イネーブル信号のSDRバージョンを表す。SDR低出力ストリームおよびSDR高入力ストリーム64(1)、64(2)は、タイムスロットがデバイス50によって所有されるとき、論理「1」に等しいデジタル論理回路54によって生成された対応する出力イネーブル信号に応答してアサートされる。さらに、この態様では、DDR低出力ストリームおよびDDR高出力ストリーム92(1)、92(2)は、データ信号74(図示せず)を通信バス76へ駆動するのに必要な低出力イネーブル信号および高出力イネーブル信号のDDRバージョンを表す。DDR変換回路68によって使用されるマルチプレクサ94は、DDR低出力ストリームおよびDDR高出力ストリーム92(1)、92(2)を受け取り、DDR出力ストリーム70を出力イネーブル回路72に提供するように構成され、フィードバッククロック信号62は、どの信号がマルチプレクサ94によって提供されるかを選択するために使用される。
【００２３】
引き続き図4を参照すると、制御回路52内の出力イネーブル回路72は、フィードバッククロック信号62を受け取り、遅延フィードバッククロック信号98を生成するように構成された遅延回路96を使用する。出力イネーブル回路72は、遅延フィードバッククロック信号98および標準クロック信号60を受け取り、出力イネーブル回路72内のANDベースのゲート104に短い有効信号102を提供するように構成されたXORベースのゲート100も使用する。この態様では、XORベースのゲート100はXNORゲートであるが、ANDベースのゲート104はANDゲートである。DDR出力ストリーム70は、ANDベースのゲート104にも提供され、ANDベースのゲート104は、出力イネーブル信号58を提供するために短い有効信号102およびDDR出力ストリーム70を使用する。この態様では、出力イネーブル信号58は、遅延回路96を使用することによってSoundWire(商標)プロトコルのタイミング制約に従ったタイミングで生成される。したがって、遅延回路96により提供されたタイミングによって、出力イネーブル回路72は、標準クロック信号60の直近の遷移の後、tZD時間よりも早くなることなく出力イネーブル信号58をアサートし、標準クロック信号60の直近の遷移の後、tDZ時間までに出力イネーブル信号58をデアサートする。さらに、フィードバック生成回路66は、第1および第2のバッファ106(1)、106(2)を含み、第1のバッファ106(1)は、標準クロック信号60を受け取り、バスインターフェース56を介して遅延標準クロック信号108(1)を通信バス76に提供するように構成される。第2のバッファ106(2)は、バスインターフェース56を介して通信バス76から遅延標準クロック信号108(2)を受け取り、フィードバッククロック信号62を提供するように構成される。このようにして、フィードバック生成回路66は、制御回路52内の信号の任意の入力/出力遅延を補償することによって上記のタイミング制約を満たすのを助けるように構成される。したがって、制御回路52は、高速クロック信号なしに正確にタイミング調整された出力イネーブル信号58を生成するように構成され、それによって、電力消費量が多い高速クロック回路を回避する。したがって、制御回路52は、標準クロック信号60と高速クロック信号の両方を使用する回路と比較して電力消費量を低減し得る。
【００２４】
この点について、図5は、SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号58を生成するための図3の制御回路52によって使用され得る例示的なプロセス110を示す。プロセス110は、DDR変換回路68においてSDR出力ストリーム64を受け取ること(ブロック112)と、SDR出力ストリーム64に基づいてDDR変換回路68によってDDR出力ストリーム70を生成すること(ブロック114)とを含む。プロセス110はまた、出力イネーブル回路72において標準クロック信号60を受け取ること(ブロック116)と、出力イネーブル回路72において、標準クロック信号60に基づいているフィードバッククロック信号62を受け取ること(ブロック118)とを含む。さらに、プロセス110は、標準クロック信号60、フィードバッククロック信号62、およびDDR出力ストリーム70に基づいて出力イネーブル回路72によって出力イネーブル信号58を生成することであって、出力イネーブル信号58がタイミング制約に従ってアサートおよびデアサートされる、こと(ブロック120)を含む。この態様では、プロセス110がSoundWire(商標)プロトコルに従って出力イネーブル信号58を生成するので、プロセス110は、標準クロック信号60の直近の遷移の後、tZD時間よりも早くなることなく出力イネーブル信号58をアサートすること(ブロック122)を含む。さらに、プロセス110は、標準クロック信号60の直近の遷移の後、tDZ時間までに出力イネーブル信号58をデアサートすること(ブロック124)も含む。データを多地点マルチドロップ通信バス76から受け取る場合がある態様では、プロセス110は、SDR変換回路78においてDDR入力ストリーム82およびフィードバッククロック信号62を受け取ること(ブロック126)と、DDR入力ストリーム82に基づいてSDR変換回路78によってSDR入力ストリーム84を生成すること(ブロック128)とを含む。さらに、プロセス110は、DDR入力ストリーム82に基づいてSDR変換回路78によってNRZIデータ信号80を生成すること(ブロック130)を含む。加えて、プロセス110は、出力イネーブル信号58に応答してバスインターフェース56を介してデータ信号74を多地点マルチドロップ通信バス76に提供すること(ブロック132)を含む。特に、この態様では、通信バス76は、多地点マルチドロップ通信バス76である。プロセス110を使用することによって、制御回路52は、高速クロック信号なしに正確にタイミング調整された出力イネーブル信号58を生成するように構成され、したがって、電力消費量が多い高速クロック回路を回避する。
【００２５】
この点について、図6は、図4の制御回路52のより詳細なバージョンを示し、制御回路52は、SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号58を生成するように構成される。制御回路52は、図4に関して前に説明したように、同期回路86、DDR変換回路68、および出力イネーブル回路72を含む。さらに、制御回路52は、図3において前に説明したSDR変換回路78も含む。DDR入力ストリーム82をSDR入力ストリーム84に変換するために、SDR変換回路78は、DDR入力ストリーム82を受け取り、フィードバッククロック信号62に応答してSDR低入力ストリーム84(1)を提供するように構成された第1のフリップフロップ134(1)を含む。さらに、SDR変換回路78は、DDR入力ストリーム82を受け取り、フィードバッククロック信号62に応答してSDR高入力ストリーム84(2)を提供するように構成された第2のフリップフロップ134(2)も含む。SDR低入力ストリームおよびSDR高入力ストリーム84(1)、84(2)は、NRZIデータ信号80をバスインターフェース56に提供するようにSDR入力ストリーム84を反転させるように構成されたマルチプレクサ136に提供される。この態様では、マルチプレクサ136はまた、SDR低入力ストリームおよびSDR高入力ストリーム84(1)、84(2)を入力データとしてデジタル論理回路54に提供するように構成され、デジタル論理回路54は、DDRデータではなくSDRデータを処理するように構成される。特に、SDR変換回路78は、デジタル論理回路54からウェイクアップクロック信号138を受け取るように構成される。ウェイクアップクロック信号138は、限定はしないが、低電力モードまたはスリープモードの後、デジタル論理回路54の起動などの、特定の環境における制御回路52の起動を強制するために使用される。この実施形態では、ウェイクアップクロック信号138は、フィードバッククロック信号62によって生じる伝送の前に、ウェイクアップ機能に対応するあらかじめ定義された状態にNRZIデータ信号80を設定するために使用される。
【００２６】
引き続き図6を参照すると、制御回路52は、最終的な出力イネーブル信号142をバスインターフェース56に提供するように構成された出力イネーブル選択回路140も含む。出力イネーブル選択回路140は、出力イネーブル信号58およびウェイクアップクロック信号138を受け取るように構成される。この態様では、出力イネーブル選択回路140は、ORベースのゲート144(すなわち、この態様ではORゲート)を含む。ORベースのゲート144は、最終的な出力イネーブル信号142を提供するように構成され、最終的な出力イネーブル信号142は、出力イネーブル信号58またはウェイクアップクロック信号138のいずれかに応答してアサートされる。したがって、出力イネーブル選択回路140によって、制御回路52は、SoundWire(商標)プロトコルタイミング制約に従って、またはデジタル論理回路54が起動すると、バスインターフェース56がデータ信号74を駆動するのを可能にする。さらに、制御回路52は、制御回路52によって使用されるプロトコルとは異なるプロトコルを使用して、バスインターフェース56がデータ信号74を通信バス76と交換することを可能にするマルチプレクサ146(1)〜146(5)を含む。このようにして、マルチプレクサ146(1)は、第1のキーパー信号148と第2のキーパー信号150との間で選択するように構成され、マルチプレクサ146(2)は、NRZIデータ信号80と第2のデータ出力信号152との間で選択するように構成される。さらに、マルチプレクサ146(3)は、最終的な出力イネーブル信号142と第2の出力イネーブル信号154との間で選択するように構成され、マルチプレクサ146(4)は、標準クロック信号60と第2のクロック信号156との間で選択するように構成され、マルチプレクサ146(5)は、第1のクロック出力イネーブル信号158と第2のクロック出力イネーブル信号160との間で選択するように構成される。
【００２７】
引き続き図6を参照すると、この態様では、デジタル論理回路54は、デジタル論理回路54の動作に対応する機能を実行するように構成された論理ブロック162を含む。デジタル論理回路54は、論理ブロック162とデータを交換するように構成された複数のフリップフロップ164(1)〜164(N)も含む。加えて、バスインターフェース56は、抵抗器168に結合されたキーパー回路166を含み、抵抗器168からのキーパー信号170は、通信バス76のデータワイヤ172上の値を保持するのに役立つ。バスインターフェース56は、入力データおよび出力データをそれぞれバッファするように構成されたデータ入力バッファ174およびデータ出力バッファ176も含む。さらに、バスインターフェース56は、通信バス76のクロックワイヤ178に通信可能に結合される。
【００２８】
図6に関して説明した態様に加えて、他の態様は、同様の機能を達成するための代替の回路要素を含み得る。この点について、図7は、図6の制御回路52と同様の制御回路52'を示す。制御回路52'は、SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号58を生成するように構成される。しかしながら、図7の制御回路52'は、NRZIデータ信号80に結合されたデータ遅延回路180を含む。データ遅延回路180は、タイミング制約を満たすのを助けるためにバスインターフェース56に提供されるNRZIデータ信号80を安定化するのを助けるために使用される場合がある。
【００２９】
加えて、図8は、図6の制御回路52と同様の制御回路52''を示し、制御回路52''は、SoundWire(商標)プロトコルのタイミング制約に従って出力イネーブル信号58を生成するように構成される。しかしながら、図8の制御回路52''は、標準クロック信号60ではなくフィードバッククロック信号62''をXORベースのゲート100に提供するように構成された出力イネーブル回路72''を含む。このようにしてフィードバッククロック信号62''を提供することは、クリティカルタイミングパスのクロックワイヤ178に関連するクロックパッド(図示せず)に起因する遅延を除去することによって標準クロック信号60のデューティサイクルが比較的低いとき、タイミングの不確かさを低減し得る。非限定的な例として、低減され得るタイミングの不確かさは、ジッタおよび入力/出力遅延を含む。比較的低いデューティサイクルを有する標準クロック信号60の実例ではフィードバッククロック信号62''をXORベースのゲート100に提供することなく、説明したタイミングの不確かさを低減するために、追加の回路が必要とされる場合がある。したがって、図8に示す態様を使用することは、追加の回路の必要性ならびに対応するコストおよび面積の増加を緩和しながら、タイミング制約を満たすのを助ける場合がある。
【００３０】
本明細書で開示する態様による、出力イネーブル信号を生成するための制御回路は、任意のプロセッサベースのデバイス内に設けられるか、またはその中に組み込まれる場合がある。例としては、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤが含まれる。
【００３１】
この点について、図9は、図3に示した制御回路52を使用することができるプロセッサベースのシステム182の一例を示す。この例では、プロセッサベースのシステム182は、各々が1つまたは複数のプロセッサ186を含む、1つまたは複数の中央処理ユニット(CPU)184を含む。CPU184は、マスタデバイスである場合がある。CPU184は、一時的に記憶されたデータに迅速にアクセスするために、プロセッサ186に結合されたキャッシュメモリ188を有する場合がある。CPU184は、システムバス190に結合され、プロセッサベースのシステム182に含まれるマスタデバイスとスレーブデバイスとを相互結合することができ、各マスタデバイスおよびスレーブデバイスは、制御回路52を含む場合がある。よく知られているように、CPU184は、システムバス190を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。システムバス190は、限定はしないが、データワイヤおよびクロックワイヤ(図示せず)を含むSoundWire(商標)通信バスなどの多地点マルチドロップ通信バスである場合がある。たとえば、CPU184は、スレーブデバイスの一例として、メモリコントローラ192にバストランザクション要求を通信することができる。図9には示されていないが、複数のシステムバス190を設けることができ、各システムバス190は異なるファブリックを構成する。
【００３２】
他のマスタデバイスおよびスレーブデバイスをシステムバス190に接続することができる。図9に示すように、これらのデバイスは、例として、メモリシステム194、1つまたは複数の入力デバイス196、1つまたは複数の出力デバイス198、1つまたは複数のネットワークインターフェースデバイス200、および1つまたは複数のディスプレイコントローラ202を含むことができる。入力デバイス196は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。出力デバイス198は、限定はしないが、オーディオ、ビデオ、他の視覚インジケータなどを含む任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス200は、ネットワーク204との間のデータ交換を可能にするように構成された任意のデバイスとすることができる。ネットワーク204は、限定はしないが、有線ネットワークもしくはワイヤレスネットワーク、プライベートネットワークもしくは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイヤレスローカルエリアネットワーク(WLAN)、ワイドエリアネットワーク(WAN)、BLUETOOTH(登録商標)ネットワーク、またはインターネットを含む、任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス200は、所望の任意のタイプの通信プロトコルをサポートするように構成することができる。メモリシステム194は、1つまたは複数のメモリユニット206(1)〜206(N)を含むことができる。
【００３３】
また、CPU184は、1つまたは複数のディスプレイ208に送信される情報を制御するために、システムバス190を介してディスプレイコントローラ202にアクセスするように構成される場合もある。ディスプレイコントローラ202は、1つまたは複数のビデオプロセッサ210を介して表示されるべき情報をディスプレイ208に送信し、1つまたは複数のビデオプロセッサ210は、表示されるべき情報をディスプレイ208に適したフォーマットになるように処理する。ディスプレイ208は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、発光ダイオード(LED)ディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
【００３４】
本明細書で開示する態様に関して説明する種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェア、メモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、またはその両方の組合せとして実装され得ることを、当業者はさらに諒解されよう。本明細書で説明するマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップにおいて使用されてもよい。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってもよく、所望の任意のタイプの情報を記憶するように構成されてもよい。この互換性を明確に説明するために、上記では、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップは、概してそれらの機能に関して説明してきた。そのような機能がどのように実装されるかは、特定の用途、設計選択、および/または全体的なシステムに課される設計制約によって決まる。当業者は、説明した機能を特定の用途ごとに様々な方法で実装し得るが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００３５】
本明細書で開示する態様に関して説明する種々の例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されるそれらの任意の組合せを用いて実装または実行されてもよい。プロセッサは、マイクロプロセッサである場合があるが、代替としてプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンである場合がある。プロセッサは、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装される場合もある。
【００３６】
本明細書で開示する態様は、ハードウェアにおいて、また、ハードウェアに記憶された命令において具現化される場合があり、命令は、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体内に存在する場合がある。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体はプロセッサと一体であってもよい。プロセッサおよび記憶媒体は、ASIC内に存在してもよい。ASICは、遠隔局内に存在してもよい。代替では、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバ内に個別構成要素として存在してもよい。
【００３７】
本明細書の例示的な態様のいずれかにおいて説明する動作ステップは、例および考察を提供するために説明されることにも留意されたい。説明した動作は、図示したシーケンス以外の多数の異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明した動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様において説明した1つまたは複数の動作ステップが組み合わされる場合がある。フローチャート図に示した動作ステップは、当業者には容易に明らかであるように、多くの異なる変更を受ける場合があることを理解されたい。当業者にはまた、情報および信号が様々な異なる技術および技法のいずれかを使用して表されてもよいことが理解されよう。たとえば、上記の説明全体を通じて参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光粒子、またはそれらの任意の組合せによって表現されてもよい。
【００３８】
本開示の上記の説明は、いかなる当業者も本開示を作成または使用することが可能になるように提供される。本開示に対する様々な変更は、当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用されてもよい。したがって、本開示は、本明細書において説明した例および設計に限定されるものではなく、本明細書において開示した原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００３９】
10  SoundWire(商標)システム
12  マスタデバイス
14(1)〜14(4)  スレーブデバイス
16  SoundWire(商標)通信バス
18  クロック信号
20  共通クロックワイヤ
22  データ信号
24  共通データワイヤ
26  制御システム
28(1)〜28(4)  スレーブ制御システム
50  デバイス
52  制御回路
52'  制御回路
52''  制御回路
54  デジタル論理回路
56  バスインターフェース
58  出力イネーブル信号
60  標準クロック信号
62  フィードバッククロック信号
62''  フィードバッククロック信号
64  SDR出力ストリーム
64(1)  SDR高出力ストリーム
64(2)  SDR低出力ストリーム
66  フィードバック生成回路
67  バスクロック信号
68  DDR変換回路
70  DDR出力ストリーム
72  出力イネーブル回路
72''  出力イネーブル回路
74  データ信号
76  通信バス
78  SDR変換回路
80  NRZIデータ信号
82  DDR入力ストリーム
84  SDR入力ストリーム
84(1)  SDR低入力ストリーム
84(2)  SDR高出力ストリーム
86  同期回路
88(1)  低フリップフロップ
88(2)  高フリップフロップ
90(1)  第1のフリップフロップ
90(2)  第2のフリップフロップ
92(1)  DDR低出力ストリーム
92(2)  DDR高出力ストリーム
94  マルチプレクサ
96  遅延回路
98  遅延フィードバッククロック信号
100  XORベースのゲート
102  短い有効信号
104  ANDベースのゲート
106(1)  第1のバッファ
106(2)  第2のバッファ
108(1)  遅延標準クロック信号
108(2)  遅延標準クロック信号
134(1)  第1のフリップフロップ
134(2)  第2のフリップフロップ
136  マルチプレクサ
138  ウェイクアップクロック信号
140  出力イネーブル選択回路
142  最終的な出力イネーブル信号
144  ORベースのゲート
146(1)〜146(5)  マルチプレクサ
148  第1のキーパー信号
150  第2のキーパー信号
152  第2のデータ出力信号
154  第2の出力イネーブル信号
156  第2のクロック信号
158  第1のクロック出力イネーブル信号
160  第2のクロック出力イネーブル信号
162  論理ブロック
164(1)〜164(N)  フリップフロップ
166  キーパー回路
168  抵抗器
170  キーパー信号
172  データワイヤ
174  データ入力バッファ
176  データ出力バッファ
178  クロックワイヤ
180  データ遅延回路
182  プロセッサベースのシステム
184  中央処理ユニット
186  プロセッサ
188  キャッシュメモリ
190  システムバス
192  メモリコントローラ
194  メモリシステム
196  入力デバイス
198  出力デバイス
200  ネットワークインターフェースデバイス
202  ディスプレイコントローラ
204  ネットワーク
206(1)〜206(N)  メモリユニット
208  ディスプレイ
210  ビデオプロセッサ
【図１】
2018512681.tif 000003
【図２】
2018512681.tif 000004
【図３】
2018512681.tif 000005
【図４】
2018512681.tif 000006
【図５】
2018512681.tif 000007
【図６】
2018512681.tif 000008
【図７】
2018512681.tif 000009
【図８】
2018512681.tif 000010
【図９】
2018512681.tif 000011
【手続補正書】
【提出日】平成29年10月17日(2017.10.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ダブルデータレート(DDR)変換回路であって、
シングルデータレート(SDR)出力ストリームを受け取ることと、
前記SDR出力ストリームに基づいてDDR出力ストリームを生成することと
を行うように構成された、DDR変換回路と、
標準クロック信号を受け取ることと、
フィードバッククロック信号を受け取ることであって、前記フィードバッククロック信号が前記標準クロック信号に基づいている、ことと、
前記標準クロック信号の各遷移に関連するタイミング制約に基づいて遅延フィードバッククロック信号を生成することと、
前記DDR変換回路によって生成された前記DDR出力ストリームを受け取ることと、
前記標準クロック信号、前記遅延フィードバッククロック信号、および前記DDR出力ストリームに基づいて出力イネーブル信号を生成することであって、前記出力イネーブル信号が、前記タイミング制約に従ってアサートおよびデアサートされる、ことと
を行うように構成された、出力イネーブル回路と
を備える、制御回路。
【請求項２】
DDR入力ストリームを受け取ることと、
フィードバッククロック信号を受け取ることと、
前記DDR入力ストリームに基づいてSDR入力ストリームを生成することと、
前記DDR入力ストリームに基づいて非ゼロ復帰反転(NRZI)データ信号を生成することと
を行うように構成されたSDR変換回路をさらに備える、請求項1に記載の制御回路。
【請求項３】
前記SDR変換回路が、
前記DDR入力ストリームを受け取ることと、
前記フィードバッククロック信号に応答してSDR低入力ストリームを提供することと
を行うように構成された、第1のフリップフロップと、
前記DDR入力ストリームを受け取ることと、
前記フィードバッククロック信号に応答してSDR高入力ストリームを提供することと
を行うように構成された、第2のフリップフロップと、
前記SDR低入力ストリームを受け取ることと、
前記SDR高入力ストリームを受け取ることと、
前記NRZIデータ信号を提供することと
を行うように構成された、マルチプレクサと
を備える、請求項2に記載の制御回路。
【請求項４】
前記制御回路が、前記出力イネーブル回路によって生成された前記出力イネーブル信号に応答してバスインターフェースを介して多地点マルチドロップ通信バスにデータ信号を提供するように構成される、請求項1に記載の制御回路。
【請求項５】
前記多地点マルチドロップ通信バスが、SoundWire(商標)通信バスを備える、請求項4に記載の制御回路。
【請求項６】
前記出力イネーブル回路が、
前記出力イネーブル回路の外部から前記フィードバッククロック信号を受け取ることと、
前記遅延フィードバッククロック信号を生成することと
を行うように構成された遅延回路を備える、請求項1に記載の制御回路。
【請求項７】
前記出力イネーブル回路が、
前記遅延フィードバッククロック信号を受け取ることと、
前記標準クロック信号を受け取ることと、
短い有効信号を提供することと
行うように構成された、XNORゲートと、
前記短い有効信号を受け取ることと、
前記DDR変換回路からの前記DDR出力ストリームを受け取ることと、
前記出力イネーブル信号を提供することと
を行うように構成された、ANDゲートと
をさらに備える、請求項6に記載の制御回路。
【請求項８】
前記DDR変換回路が、前記フィードバッククロック信号を受け取るようにさらに構成される、請求項1に記載の制御回路。
【請求項９】
前記DDR変換回路が、
SDR低出力ストリームを受け取ることと、
前記フィードバッククロック信号に応答してDDR低出力ストリームを提供することと
を行うように構成された、第1のフリップフロップと、
SDR高出力ストリームを受け取ることと、
前記フィードバッククロック信号に応答してDDR高出力ストリームを提供することと
を行うように構成された、第2のフリップフロップと、
前記DDR低出力ストリームを受け取ることと、
前記DDR高出力ストリームを受け取ることと、
前記DDR出力ストリームを提供することと
を行うように構成された、マルチプレクサと
を備える、請求項8に記載の制御回路。
【請求項１０】
前記標準クロック信号を受け取ることと、
遅延標準クロック信号を提供することと
を行うように構成された第1のバッファと、
前記遅延標準クロック信号を受け取ることと、
前記フィードバッククロック信号を提供することと
を行うように構成された第2のバッファと
を備えるフィードバック生成回路をさらに備える、請求項1に記載の制御回路。
【請求項１１】
マスタデバイスのデジタル論理回路とインターフェースをとるように構成された、請求項1に記載の制御回路。
【請求項１２】
スレーブデバイスのデジタル論理回路とインターフェースをとるように構成された、請求項1に記載の制御回路。
【請求項１３】
前記出力イネーブル回路が、
前記標準クロック信号の直近の遷移の後、tZD時間よりも早くなることなく前記出力イネーブル信号をアサートすることと、
前記標準クロック信号の前記直近の遷移の後、tDZ時間までに前記出力イネーブル信号をデアサートすることと
を行うように構成されることによって前記出力イネーブル信号を生成するように構成される、請求項1に記載の制御回路。
【請求項１４】
集積回路(IC)に組み込まれる、請求項1に記載の制御回路。
【請求項１５】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイスに組み込まれる、請求項1に記載の制御回路。
【請求項１６】
シングルデータレート(SDR)出力ストリームを受け取るための手段と、
前記SDR出力ストリームに基づいてダブルデータレート(DDR)出力ストリームを生成するための手段と、
標準クロック信号を受け取るための手段と、
フィードバッククロック信号を受け取るための手段であって、
前記フィードバッククロック信号を受け取ることであって、前記フィードバッククロック信号が前記標準クロック信号に基づいている、ことと、
前記標準クロック信号の各遷移に関連するタイミング制約に基づいて遅延フィードバッククロック信号を生成することと
を行うように構成された、手段と、
前記標準クロック信号、前記遅延フィードバッククロック信号、および前記DDR出力ストリームに基づいて出力イネーブル信号を生成するための手段であって、前記出力イネーブル信号が、前記タイミング制約に従ってアサートおよびデアサートされる、手段と
を備える、制御回路。
【請求項１７】
出力イネーブル信号を提供するための方法であって、
ダブルデータレート(DDR)変換回路においてシングルデータレート(SDR)出力ストリームを受け取るステップと、
前記SDR出力ストリームに基づいて前記DDR変換回路によってDDR出力ストリームを生成するステップと、
出力イネーブル回路において標準クロック信号を受け取るステップと、
前記標準クロック信号の各遷移に関連するタイミング制約に基づいて前記出力イネーブル回路において遅延フィードバッククロック信号を生成するステップと、
前記出力イネーブル回路においてフィードバッククロック信号を受け取るステップであって、前記フィードバッククロック信号が前記標準クロック信号に基づいている、ステップと、
前記標準クロック信号、前記遅延フィードバッククロック信号、および前記DDR出力ストリームに基づいて前記出力イネーブル回路によって出力イネーブル信号を生成するステップであって、前記出力イネーブル信号が、前記タイミング制約に従ってアサートおよびデアサートされる、ステップと
を備える、方法。
【請求項１８】
SDR変換回路においてDDR入力ストリームおよび前記フィードバッククロック信号を受け取るステップと、
前記DDR入力ストリームに基づいて前記SDR変換回路によってSDR入力ストリームを生成するステップと、
前記DDR入力ストリームに基づいて前記SDR変換回路によって非ゼロ復帰反転(NRZI)データ信号を生成するステップと
をさらに備える、請求項17に記載の方法。
【請求項１９】
前記出力イネーブル信号に応答してバスインターフェースを介して多地点マルチドロップ通信バスにデータ信号を提供するステップをさらに備える、請求項18に記載の方法。
【請求項２０】
前記標準クロック信号に基づいて前記出力イネーブル回路によって前記出力イネーブル信号を生成するステップが、
前記標準クロック信号の直近の遷移の後、tZD時間よりも早くなることなく前記出力イネーブル信号をアサートすることと、
前記標準クロック信号の前記直近の遷移の後、tDZ時間までに前記出力イネーブル信号をデアサートすることと
を備える、請求項17に記載の方法。
【請求項２１】
データワイヤと、
クロックワイヤと
を備える、多地点マルチドロップ通信バスと、
前記多地点マルチドロップ通信バスを介して1つまたは複数のスレーブデバイスに結合されたマスタデバイスであって、
前記マスタデバイスに関連付けられた動作を完了するように構成されたデジタル論理回路と、
前記多地点マルチドロップ通信バスとインターフェースをとるように構成されたバスインターフェースと、
制御回路であって、
ダブルデータレート(DDR)変換回路であって、
シングルデータレート(SDR)出力ストリームを受け取ることと、
前記SDR出力ストリームに基づいてDDR出力ストリームを生成することと
を行うように構成された、DDR変換回路と、
出力イネーブル回路であって、
標準クロック信号を受け取ることと、
フィードバッククロック信号を受け取ることであって、前記フィードバッククロック信号が前記標準クロック信号に基づいている、ことと、
前記標準クロック信号の各遷移に関連するタイミング制約に基づいて遅延フィードバッククロック信号を生成することと、
前記DDR変換回路によって生成された前記DDR出力ストリームを受け取ることと、
前記標準クロック信号、前記遅延フィードバッククロック信号、および前記DDR出力ストリームに基づいて出力イネーブル信号を生成することであって、前記出力イネーブル信号が、前記タイミング制約に従ってアサートおよびデアサートされる、ことと
を行うように構成された、出力イネーブル回路と
を備える、制御回路と
を備える、マスタデバイスと
を備える、システム。
【請求項２２】
前記多地点マルチドロップ通信バスが、SoundWire(商標)通信バスを備える、請求項21に記載のシステム。
【請求項２３】
前記1つまたは複数のスレーブデバイスをさらに備えるシステムであって、前記1つまたは複数のスレーブデバイスの各々が、
対応するスレーブデバイスに関連付けられた動作を完了するように構成されたデジタル論理回路と、
前記多地点マルチドロップ通信バスとインターフェースをとるように構成されたバスインターフェースと、
制御回路であって、
DDR変換回路であって、
SDR出力ストリームを受け取ることと、
前記SDR出力ストリームに基づいてDDR出力ストリームを生成することと
を行うように構成された、DDR変換回路と、
出力イネーブル回路であって、
標準クロック信号を受け取ることと、
フィードバッククロック信号を受け取ることであって、前記フィードバッククロック信号が前記標準クロック信号に基づいている、ことと、
前記DDR変換回路によって生成された前記DDR出力ストリームを受け取ることと、
出力イネーブル信号を生成することであって、前記出力イネーブル信号が、タイミング制約に従ってアサートおよびデアサートされる、ことと
を行うように構成された、出力イネーブル回路と
を備える、制御回路と
を備える、請求項21に記載のシステム。
【国際調査報告】
2018512681.tif 000012
2018512681.tif 000013
2018512681.tif 000014
2018512681.tif 000015