(57)【要約】ＤＣ画素電圧を発生させるための装置及び方法が開示される。装置は、電圧信号を発生させるために入力信号を増幅するように構成された増幅器と、ここにおいて、入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、増幅器の出力からノードへのノイズの伝播を低減しつつ、増幅器の出力からノードに電圧信号を伝えるように構成されたノイズ低減回路と、低減ノイズ電圧信号に基づいてＤＣ画素電圧を発生させるように構成された回路とを含む。【選択図】図４Ａ
2018534958.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
電圧信号を発生させるために入力信号を増幅するように構成された増幅器と、ここにおいて、前記入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、
前記増幅器の出力からノードへのノイズの伝播を低減しつつ、前記増幅器の前記出力から前記ノードに前記電圧信号を伝えるように構成されたノイズ低減回路と、
前記ノードにおける前記電圧信号に基づいてＤＣ画素電圧を発生させるように構成された回路と
を備える装置。
【請求項２】
前記ノイズ低減回路は、前記増幅器と前記ノードとの間に結合されたキャパシタを備える、請求項１に記載の装置。
【請求項３】
前記ノイズは、前記増幅器で発生する低周波数ノイズを備える、請求項１に記載の装置。
【請求項４】
前記入力信号は、入力電流信号を備え、前記増幅器は、前記電圧信号を発生させるために前記入力電流信号のトランスインピーダンス増幅を実行するように構成されたトランスインピーダンス増幅器を備える、請求項１に記載の装置。
【請求項５】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に基づく、請求項４に記載の装置。
【請求項６】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に対する、前記増幅器の前記出力と入力との間に結合されたフィードバックキャパシタの容量の比に基づく、請求項４に記載の装置。
【請求項７】
前記増幅器は、ソースフォロア増幅器を備える、請求項１に記載の装置。
【請求項８】
前記回路は、前記電圧信号の１つ以上のピークに実質的に基づいて前記ＤＣ画素電圧を発生させるように構成されたピーク検出器を備える、請求項１に記載の装置。
【請求項９】
前記回路は、前記電圧信号のサンプリングされた部分に実質的に基づいて前記ＤＣ画素電圧を発生させるように構成されたサンプル及びホールド回路を備える、請求項１に記載の装置。
【請求項１０】
前記ＤＣ画素電圧を選択的に出力するように構成された出力回路を更に備える、請求項１に記載の装置。
【請求項１１】
方法であって、
電圧信号を発生させるために入力信号を増幅することと、ここにおいて、前記入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、
前記電圧信号からノイズを低減することと、
前記低減ノイズ電圧信号に基づいてＤＣ画素電圧を発生させることと
を備える方法。
【請求項１２】
前記電圧信号から前記ノイズを低減することは、キャパシタを通って前記電圧信号を伝えることを備える、請求項１１に記載の方法。
【請求項１３】
前記ノイズは、前記入力信号の前記増幅に関与する１つ以上のデバイスで発生する低周波数ノイズを備える、請求項１１に記載の方法。
【請求項１４】
前記入力信号は、入力電流信号を備え、前記入力信号を増幅することは、前記電圧信号を発生させるために前記入力電流信号のトランスインピーダンス増幅を実行することを備える、請求項１１に記載の方法。
【請求項１５】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に基づく、請求項１４に記載の方法。
【請求項１６】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に対する、前記トランスインピーダンス増幅に関連付けられたフィードバックキャパシタの容量の比に基づく、請求項１４に記載の方法。
【請求項１７】
前記入力信号を増幅することは、ソースフォロア増幅器を使用して前記入力信号を増幅することを備える、請求項１１に記載の方法。
【請求項１８】
前記ＤＣ画素電圧を発生させることは、前記ＤＣ画素電圧を発生させるために前記電圧信号の１つ以上のピークを検出することを備える、請求項１１に記載の方法。
【請求項１９】
前記ＤＣ画素電圧を発生させることは、前記ＤＣ画素電圧を発生させるために前記電圧信号の一部をサンプリング及びホールドすることを備える、請求項１１に記載の方法。
【請求項２０】
前記ＤＣ画素電圧を選択的に出力することを更に備える、請求項１１に記載の方法。
【請求項２１】
装置であって、
電圧信号を発生させるために入力信号を増幅するための手段と、ここにおいて、前記入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、
前記電圧信号からノイズを低減するための手段と、
前記低減ノイズ電圧信号に基づいてＤＣ画素電圧を発生させるための手段と
を備える装置。
【請求項２２】
前記電圧信号から前記ノイズを前記低減するための手段は、キャパシタを通って前記電圧信号を伝えるための手段を備える、請求項２１に記載の装置。
【請求項２３】
前記ノイズは、前記増幅するための手段で発生する低周波数ノイズを備える、請求項２１に記載の装置。
【請求項２４】
前記入力信号は、入力電流信号を備え、前記入力信号を前記増幅するための手段は、前記電圧信号を発生させるために前記入力電流信号のトランスインピーダンス増幅を実行するための手段を備える、請求項２１に記載の装置。
【請求項２５】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に基づく、請求項２４に記載の装置。
【請求項２６】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に対する、前記増幅するための手段の出力と入力とのに結合されたフィードバックキャパシタの容量の比に基づく、請求項２４に記載の装置。
【請求項２７】
前記入力信号を前記増幅するための手段は、ソースフォロア増幅器を備える、請求項２１に記載の装置。
【請求項２８】
前記ＤＣ画素電圧を前記発生させるための手段は、前記ＤＣ画素電圧を発生させるために前記電圧信号の１つ以上のピークを検出するための手段を備える、請求項２１に記載の装置。
【請求項２９】
前記ＤＣ画素電圧を前記発生させるための手段は、前記ＤＣ画素電圧を発生させるために前記電圧信号の一部をサンプリング及びホールドするための手段を備える、請求項２１に記載の装置。
【請求項３０】
前記ＤＣ画素電圧を選択的に出力するための手段を更に備える、請求項２１に記載の装置。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
[0001]本願は、２０１５年９月１７日に米国特許商標庁に出願された非仮出願第１４／８５７，５７５に対する優先権及びその利益を主張し、その全内容は、参照によって本明細書に組み込まれる。
【技術分野】
【０００２】
[0002]本開示の態様は一般に、超音波イメージング装置に関し、より具体的には、超音波イメージング装置で使用するための、低周波数ノイズ低減を有する画素受信機に関する。
【背景技術】
【０００３】
[0003]超音波イメージング装置は、指紋のような特定のアイテムの電子又はデジタルイメージを取得するために使用され得る。超音波イメージング装置は典型的に、（例えば、ポリフッ化ビニリデン（ＰＶＤＦ）層のような）送信圧電層を含む超音波送波器と、受信圧電層（例えば、ＰＶＤＦ層）と、画素センサの２次元アレイを備える画素受信機とを備える。一般に、超音波送波器は、画素受信機の下方に位置し、画素受信機は、受信圧電層の下方に位置する。ユーザの指紋のようなイメージング対象アイテムは、受信圧電層の上方に配置される。
【０００４】
[0004]動作中、超音波送波器の送信圧電層は、超音波（例えば、１０ＭＨｚの超音波）がユーザの指紋のようなイメージング対象アイテムに当たる（encounter）まで画素受信機及び受信圧電層を通って上向きにこの波を発生させるために励起される。超音波は、指紋に反射して、画素受信機に向かって下向きに伝播する。受信圧電層は、画素受信機の画素センサのそれぞれの入力において反射波を電圧へと変換する。画素センサの入力において発生した電圧は、対応する波がユーザの指紋の山に当たったか谷に当たったかの関数である。
【０００５】
[0005]画素センサは、それぞれの高周波数電圧を処理して、ＤＣ出力画素電圧を発生させる。このＤＣ出力画素電圧をデジタル化するためにアナログ／デジタル変換器が設けられる。次いで、デジタル化された信号は、指紋認識、指紋データベース格納、及び他のような様々な動作を実行するためにイメージプロセッサによって処理され得る。
【０００６】
[0006]これまで、画素受信機は、薄膜トランジスタ（ＴＦＴ）技術を使用して実施されてきた。しかしながら、ＴＦＴ技術を使用して実施される回路は一般に、相補型金属酸化膜半導体（ＣＭＯＳ）技術のような他の技術を使用して実施される回路よりも、電圧変換効率が低く、ノイズが多い。
【発明の概要】
【０００７】
[0007]以下に、１つ又は複数の実施形態の基本的な理解を与えるために、そのような実施形態の簡略化された概要を提示する。この概要は、予期される全ての実施形態の広範な概観ではなく、全ての実施形態の重要な又は不可欠な要素を識別するようにも、任意又は全ての実施形態の範囲を線引きするようにも意図されない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、１つ又は複数の実施形態のいくつかの概念を簡略化された形式で提示することである。
【０００８】
[0008]本開示の態様は、ＤＣ画素電圧を発生させるための装置に関する。装置は、電圧信号を発生させるために入力信号を増幅するように構成された増幅器と、ここにおいて、入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、増幅器の出力からノードへの伝播を低減しつつ、増幅器の出力からノードに電圧信号を伝えるように構成されたノイズ低減回路と、低減ノイズ電圧信号（reduced-noise voltage signal）に基づいてＤＣ画素電圧を発生させるように構成された回路とを備える。
【０００９】
[0009]本開示の別の態様は、ＰＣ画素電圧を発生させる方法に関する。方法は、電圧信号を発生させるために入力信号を増幅することと、ここにおいて、入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、電圧信号からノイズを低減することと、低減ノイズ電圧信号に基づいてＤＣ画素電圧を発生させることとを備える。
【００１０】
[0010]本開示の別の態様は、ＤＣ画素電圧を発生させるための装置に関する。装置は、電圧信号を発生させるために入力信号を増幅するための手段と、ここにおいて、入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、電圧信号からノイズを低減するための手段と、低減ノイズ電圧信号に基づいてＤＣ画素電圧を発生させるための手段とを備える。
【００１１】
[0011]前述の目的及び関連する目的を達成するために、１つ又は複数の実施形態は、以下に十分に説明されかつ特許請求の範囲において具体的に示される特徴を備える。以下の説明及び添付の図面は、１つ又は複数の実施形態の実例となる特定の態様を詳細に示す。しかしならが、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のほんの一部しか示さず、説明の実施形態は、そのような態様及びそれらの同等物を全て含むよう意図される。
【図面の簡単な説明】
【００１２】
【図１】[0012]図１は、本開示の態様にかかる、例示的な超音波イメージング装置の垂直断面図を例示する。
【図２】[0013]図２は、本開示の別の態様にかかる、超音波イメージング装置のための例示的なＣＭＯＳ受信機の上面図を例示する。
【図３】[0014]図３は、本開示の別の態様にかかる、超音波イメージング装置のための例示的なＣＭＯＳ受信機の概略図を例示する。
【図４Ａ】[0015]図４Ａは、本開示の別の態様にかかる、超音波イメージング装置のための例示的な画素センサの概略図を例示する。
【図４Ｂ】[0016]図４Ｂは、本開示の別の態様にかかる、図４Ａ、５、及び６の画素センサの例示的な動作に関連付けられたタイミング図を例示する。
【図５】[0017]図５は、本開示の別の態様にかかる、超音波イメージング装置のための別の画素センサの例示的な概略図を例示する。
【図６】[0018]図６は、本開示の別の態様にかかる、超音波イメージング装置のための別の例示的な画素センサの概略図を例示する。
【図７】[0019]図７は、本開示の別の態様にかかる、例示的な超音波イメージング装置のための別の例示的なＣＭＯＳ受信機の概略図を例示する。
【図８Ａ】[0020]図８Ａは、本開示の別の態様にかかる、超音波イメージング装置のための別の例示的な画素センサの概略図を例示する。
【図８Ｂ】[0021]図８Ｂは、本開示の別の態様にかかる、図８Ａの画素センサの例示的な動作に関連付けられたタイミング図を例示する。
【図９】[0022]図９は、本開示の別の態様にかかる、画素センサによってＤＣ画素電圧を発生させる例示的な方法のフロー図を例示する。
【発明の詳細な説明】
【００１３】
[0023]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明として意図されるものであり、本明細書で説明される概念が実践され得る唯一の構成を表すよう意図されるものではない。詳細な説明は、様々な概念の完全な理解を与えるために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実践され得ることは当業者には明らかであろう。いくつかの事例では、そのような概念をあいまいにしないために、周知の構造及び構成要素はブロック図の形式で示される。
【００１４】
[0024]図１は、本開示の態様にかかる、例示的な超音波イメージング装置１００の垂直断面図を例示する。超音波イメージング装置１００は、超音波（例えば、１０ＭＨｚの超音波）を発生させるように構成された超音波送波器１１０を備える。超音波送波器１１０は、本明細書で更に述べるように、様々な層を通って上向きに伝播するように超音波を発生させるように構成される。
【００１５】
[0025]より具体的には、超音波送波器１１０は、送信圧電層１１２と、送信圧電層１１２に結合された一対の電極１１４及び１１６と、励振源１１８とを備え得る。圧電層１１２は、ポリフッ化ビニリデン（ＰＶＤＦ）層又は他のタイプの圧電層を備え得る。励振源１１８は、層が所望の周波数（例えば、１０ＭＨｚ）の超音波を発することができるように、送信圧電層１１２のための励起電圧を発生させるように構成される。
【００１６】
[0026]超音波イメージング装置１００は、超音波送波器１１０の上方に配置された画素受信機１２０を更に備える。グラススペーサのようなスペーサ（図示されない）が、超音波送波器１１０と画素受信機１２０との間に挟まれ得る。本明細書で更に述べるように、画素受信機１２０は、ユーザの指紋のようなイメージング対象アイテムに関連付けられたそれぞれの電圧を受け、処理するように構成された画素センサの２次元アレイを備える。画素受信機１２０は、イメージング対象アイテムに関連付けられた入力画素電圧を受けるための、２次元アレイ状に配列された複数の入力メタライゼーションパッド１２２を備える。
【００１７】
[0027]超音波イメージング装置１００は、画素受信機１２０上に配設された及び／又はそれの上方に配置された受信圧電層１３０を更に備える。受信圧電層１３０は、イメージング対象アイテム（例えば、ユーザの指紋）から反射した超音波を、画素受信機１２０の画素センサのための入力画素電圧へと変換する。同様に、受信圧電層１３０は、ポリフッ化ビニリデン（ＰＶＤＦ）層又は他のタイプの圧電層を備え得る。電極１３２（例えば、メタライゼーション層）は、異なる動作のための（例えば、接地又は他の）電位を受けるために受信圧電層１３０の上に設けられ得る。
【００１８】
[0028]超音波イメージング装置１００は、電極１３２の上に配設された圧盤１４０を更に備える。圧盤１４０は、圧盤より下層の超音波イメージング装置１００の構成要素のための保護被膜として機能する。追加的に、圧盤１４０は、図１に例示されるように、ユーザの指１５０のようなイメージング対象アイテムが置かれ得る表面を設ける働きをする。
【００１９】
[0029]動作中、超音波送波器１１０は、画素受信機１２０、受信圧電層１３０、及び圧盤１４０を経由してユーザの指１５０に向かって上向きに伝播する超音波（例えば、１０ＭＨｚの超音波）のバーストを発生させるように動作される。ユーザの指１５０上の入射超音波は、受信圧電層１３０を通って下向きに伝播する反射超音波を生成する。圧電層１３０は、受信機１２０の画素センサのそれぞれの入力１２２において反射波を電圧へと変換する。電圧の各々の振幅は、対応する反射超音波部分が指紋の山に当たったか谷に当たったかに依存する。画素センサは、所望のイメージングアプリケーションに従って更にデジタル化及び処理するための対応する直流（ＤＣ）画素電圧を発生させるために入力画素電圧を処理する。
【００２０】
[0030]図２は、本開示の別の態様にかかる、超音波イメージング装置のための例示的なＣＭＯＳ受信機２００の上面図を例示する。ＣＭＯＳ受信機２００は、前述した超音波イメージング装置１００の画素受信機１２０の例示的な詳細な実施であり得る。
【００２１】
[0031]ＣＭＯＳ受信機２００は、画素センサのアレイを含むＣＭＯＳ集積回路（ＩＣ）２２０を備える。ＣＭＯＳ ＩＣ２２０の上部は、２次元アレイ状に配列された複数の入力メタライゼーションパッド２２２を含む。図２には示されていないが、ＣＭＯＳ受信機２００は、入力メタライゼーションパッド２２２のアレイの上に配設された誘電体保護層を含み得る。受信圧電層１３０は、例えば、接着剤を使用して、ＣＭＯＳ ＩＣ２２０の上面に取り付けられ得る。メタライゼーションパッド２２２は、ＣＭＯＳ受信機２００の画素センサへのそれぞれの入力として機能し、そこでは、対応する反射超音波に関する入力画素電圧が出現する。
【００２２】
[0032]図３は、本開示の別の態様にかかる、超音波イメージング装置のための例示的なＣＭＯＳ受信機３００の概略図を例示する。ＣＭＯＳ受信機３００は、前述した受信機１２０及びＣＭＯＳ受信機２００のうちの一方又は両方の例示的な詳細な実施であり得る。
【００２３】
[0033]具体的には、ＣＭＯＳ受信機３００は、画素センサ３１０−１１〜３１０−ＭＮの２次元アレイを備える。この例では、画素センサアレイのサイズはＭ×Ｎである。すなわち、画素センサアレイは、Ｍ行の画素センサ及びＮ列の画素センサを有する。画素センサ３１０−１１〜３１０−１Ｎは、アレイの第１の行にあり、画素センサ３１０−２１〜３１０−２Ｎは、アレイの第２の行にあり、画素センサ３１０−３１〜３１０−３Ｎは、アレイの第３の行にあり、画素センサ３１０−Ｍ１〜３１０−ＭＮは、アレイの第Ｍの行にある。同様に、画素センサ３１０−１１〜３１０−Ｍ１は、アレイの第１の列にあり、画素センサ３１０−１２〜３１０−Ｍ２は、アレイの第２の列にあり、画素センサ３１０−１３〜３１０−Ｍ３は、アレイの第３の列にあり、画素センサ３１０−１Ｎ〜３１０−ＭＮは、アレイの第Ｎの列にある。示されるように、画素センサ３１０−１１〜３１０−ＭＮの全てが、そこからそれぞれの入力画素電圧を受けるために圧電（ＰＺ）層に結合されている。
【００２４】
[0034]ＣＭＯＳ受信機３００は、行セレクタ３２０と、列読出しマルチプレクサ３３０と、アナログ／デジタル変換器（ＡＤＣ）３４０と、イメージプロセッサ３５０と、コントローラ３６０とを更に備える。行セレクタ３２０は、対応する出力ＤＣ画素電圧を発生させる目的で、コントローラ３６０の制御下で、画素センサの行をアクティブ化する。これに関連して、行セレクタ３２０は、行３１０−１１／３１０−１Ｎ〜３１０−Ｍ１／３１０−ＭＮに対して、それぞれ、４つの信号ＣＳＡ１／ＣＳＢ１／ＤＢ１／ＳＳ１〜ＣＳＡＭ／ＣＳＢＭ／ＤＢＭ／ＳＳＭを発生させる。
【００２５】
[0035]本明細書でより詳細に述べられるように、ＣＳＡ１〜ＣＳＡＭ信号は、対応する画素センサの電荷をフィードバックキャパシタからクリアする。ＣＳＢ１〜ＣＳＢＭ信号は、対応する画素センサで発生する、増幅された電圧信号に対して共通モード電圧を設定する。ＤＢ１〜ＤＢＭ信号は、対応する画素センサの、増幅された電圧信号のピークに関するＤＣ画素電圧を発生させるためのピーク検出器をイネーブルにするために使用される。ＳＳ１〜ＳＳＭ信号は、対応する画素センサで発生するＤＣ画素電圧を、対応する列読出しラインＣＲ１〜ＣＲＮに印加させる。
【００２６】
[0036]コントローラ３６０の制御下で、列読出しマルチプレクサ３３０は、アクティブ化された行の画素センサから出力ＤＣ画素電圧を読み出す。マルチプレクサ３３０は、ＤＣ画素電圧を連続方法でＡＤＣ３４０に出力し得る。マルチプレクサ３３０が、それぞれ、複数のＡＤＣに並行してＤＣ画素電圧の少なくとも一部を出力するように構成され得ることは理解されるものとする。ＡＤＣ３４０は、ＤＣ画素電圧をデジタル化し、それらをイメージプロセッサ３５０に供給する。イメージプロセッサ３５０は、受けたデジタル化済み画素電圧に基づいて、任意の数の動作を実行し得る。例えば、イメージプロセッサ３５０は、前に記憶された認証済み指紋イメージに基づいて指紋認証を実行し得る。
【００２７】
[0037]図４Ａは、本開示の別の態様にかかる、超音波イメージング装置のための例示的な画素センサ４００の概略図を例示する。画素センサ４００は、前述した画素センサ３１０−１１〜３１０−ＭＮのうちの任意のものの例示的な詳細な実施であり得る。例示されるように、画素センサ４００は、受信圧電層４４０に結合された入力メタライゼーションパッド４１０を備える。前述したように、電極４４２は、受信圧電層４４０の上に配設され、圧盤４４６は、電極４４２の上に配設される。指紋のようなイメージング対象アイテムは、圧盤４４２の上に配置され得る。電極４４２は、接地電位又は他の電位であり得るＲｂｉａｓ電圧を受けるように構成され得る。
【００２８】
[0038]画素センサ４００は、正の入力と、負の入力と、出力とを含むトランスインピーダンス増幅器（ＴＩＡ）４０５を備える。ＴＩＡ４０５は、出力と負の入力との間に結合されたフィードバックキャパシタＣｆｂを更に備える。ＴＩＡ４０５の正の入力は、基準ＤＣ電圧Ｖｇを受けるように構成される。ＴＩＡ４０５の負の入力は、画素センサ４００の入力メタライゼーションパッドに結合される。画素センサ４００が相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用して実施され得るため、ＴＩＡ４０５は、接地基板上に形成された電界効果トランジスタ（ＦＥＴ）で実施され得る。そのため、寄生容量Ｃｐが、入力メタライゼーション層４１０と接地基板との間に存在し得る。
【００２９】
[0039]そのような構成では、ＴＩＡ４０５は、超音波バーストが、圧盤４４６の上に配設されたイメージング対象アイテムに反射することに応答して圧電層４４０で発生する電圧ｖｐに基づいて入力電流信号ｉｉを増幅するように構成される。ＴＩＡ４０５が、非常に高い開ループゲインＡ０（例えば、カスコード構成）を有すると仮定すると、負の入力における電圧Ｖｉｇは、ＴＩＡの正の入力における基準ＤＣ電圧Ｖｇと略同じであり得る。そのため、ＴＩＡ４０５は、実質的に以下の関係によって求められ得る閉ループゲインＡｃｌで入力電圧ｖｐを増幅するように構成される：
【数１】
2018534958.tif 000003
ここで、Ｃｆｂは、フィードバックキャパシタＣｆｂの容量であり、Ｃｉｎは、圧電層４４０のセンス容量である。
【００３０】
[0040]追加的に、画素センサ４００は、ＴＩＡ４０５の出力と負の入力との間に結合された制御可能スイッチＣＳＡを備える。制御可能スイッチＣＳＡは、前述したように、行セレクタ３２０で発生する制御信号ＣＳＡ１〜ＣＳＡＭのうちの対応する１つによって制御されるように構成される。対応する制御信号は、前の動作周期から残っている可能性のある全ての（any）電荷をフィードバックキャパシタＣｆｂからクリアするために、特定の時間にスイッチＣＳＡを開閉する。ＴＩＡ４０５は、実質的に以下の式によって求められ得る電圧信号ｖｓを発生させるように構成される：
【数２】
2018534958.tif 000004
ＴＩＡ４０５が、入力電流信号ｉｉを増幅するように構成されるため、ＴＩＡ４０５で発生する電圧信号ｖｓが実質的に寄生容量Ｃｐから独立することは留意されるべきである。すなわち、換言すると、画素センサ４００の感度は、実質的に、寄生容量Ｃｐに依存しない。
【００３１】
[0041]追加的に、画素センサ４００の感度に対する寄生容量Ｃｐの影響を更に最小化するために、ＴＩＡ４０５は、１つ又は複数の小型デバイス又はＦＥＴを使用して実施され得る。しかしながら、小型デバイスは、より多くの低周波数ノイズを発生させる。したがって、画素センサ４００は、ＴＩＡ４０５で発生する電圧信号ｖｓの一次ノイズ成形又は低減を実行するための回路を更に備える。これに関連して、画素センサ４００は、キャパシタＣｓと、ダイオードＤ１と、制御可能スイッチＣＳＢとを更に備える。キャパシタＣｓは、ＴＩＡ４０５の出力と中間ノードｎ１との間に結合される。ダイオードＤ１は、中間ノードｎ１に結合されたアノードと、ダイオードバイアス（ＤＢ）電圧のソースに結合されたカソードと含む（例えば、行セレクタ３２０、これは、信号ＤＢ１〜ＤＢＭのうちの対応する１つを発生させる）。制御可能スイッチＣＳＢは、中間ノードｎ１とＤＢ電圧のソースとの間に結合される。制御可能スイッチＣＳＢは、前述したように、行セレクタ３２０で発生する制御信号ＣＳＢ１〜ＣＳＢＭのうちの対応する１つによって制御されるように構成される。
【００３２】
[0042]画素センサ４００は、ｐ型ＭＯＳＦＥＴ（「ＰＭＯＳ」）Ｍ２と、電流源４０７と、ｎ型ＭＯＳＦＥＴ（「ＮＭＯＳ」）Ｍ３とを含む出力回路を更に備える。ＰＭＯＳ Ｍ２は、ＮＭＯＳ Ｍ３のドレインに結合されたソースと、中間ノードｎ１に結合されたゲートと、接地に結合されたドレインとを含むソースフォロア増幅器（例えば、略ユニティゲインを有する）として構成される。電流源４０７は、電圧レールＶｄｄとＰＭＯＳ Ｍ２のソースとの間に結合される。ＮＭＯＳ Ｍ３は、次に、信号ＳＳを受けるように構成されたゲートと、対応する列読出しラインに結合されたソースとを含む。信号ＳＳは、行セレクタ３２０で発生する信号ＳＳ１〜ＳＳＭのうちの対応する１つであり得る。出力ＤＣ画素電圧Ｖｏｕｔは、ＮＭＯＳ Ｍ３のソースにおいて生成される。
【００３３】
[0043]図４Ｂは、本開示の別の態様にかかる、画素センサ４００の例示的な動作に関連付けられたタイミング図を例示する。タイミング図の水平軸すなわちｘ軸は時間を表し、垂直軸は、ＣＳＡ、ＣＳＢ、超音波バースト、ＤＢ、及びＳＳの状態又は振幅を表す。
【００３４】
[0044]このタイミング図によれば、時間ｔ１において、ＣＳＡ及びＣＳＢは、スイッチＣＳＡ及びＣＳＢを閉じるためにアサート状態（asserted states）にされる。スイッチＣＳＡを閉じることは、例えば、画素センサ４００の前の動作周期からフィードバックキャパシタＣｆｂ上に存在し得る全ての電荷をクリアする。スイッチＣＳＢを閉じることは、中間ノードｎ１において発生する後続の電圧信号に対して共通モード電圧を設定するためにＤＢ電圧を中間ノードｎ１に印加するように構成される。フィードバックキャパシタＣｆｂから電荷をクリアするのに十分な所定の時間インターバルの後、時間ｔ２において、スイッチＣＳＡが開けられる。スイッチＣＳＡが開けられると、スイッチ及び低周波数ノイズｖｎが、ＴＩＡ４０５の出力において生成される。キャパシタＣｓは、ノイズｖｎが、そのハイパス周波数特性により、最終的に中間ノードｎ１に行くことを防ぎ、中間ノードｎ１は、ＤＢ電圧に接続される。これは、ＴＩＡ４０５の出力において行われる一次ノイズ成形又は低減の一部である。一次ノイズ成形を達成するための所定の時間インターバルの後、時間ｔ３において、スイッチＣＳＢが開けられる。
【００３５】
[0045]時間ｔ４において、受信圧電層４４０、電極４４２、及び圧盤４４６を通る超音波バーストを発生させるために、超音波送波器がイネーブルにされる。前述したように、超音波バーストは、入力電圧信号ｖｐ（例えば、１０ＭＨｚの入力電圧信号）を生成するために、ユーザの指に反射して、圧電層４４０に戻る。入力電圧信号の振幅は、対応する反射超音波がユーザの指紋の山に当たったか谷に当たったかの関数、すなわち、イメージング対象アイテムの関数、である。
【００３６】
[0046]入力画素電圧ｖｐに応答して、入力電流信号ｉｉが発生し、これは、増幅された電圧信号ｖｓを発生させるためにＴＩＡ４０５によって増幅される。したがって、電圧信号ｖｓの振幅は、反射した超音波に基づき、これは、次に、イメージング対象アイテム（例えば、ユーザの指紋）に基づく。電圧信号ｖｓが、超音波（例えば、１０ＭＨｚ）と略同じ周波数で交流(alternate)となるため、キャパシタＣｓは、ＴＩＡ４０５の出力において低周波数ノイズｖｎの少なくとも一部を維持しつつ、電圧信号ｖｓが、中間ノードｎ１に通過することを可能にする。この場合もやはり、これは、ＴＩＡ４０５の出力において行われる一次ノイズ成形又は低減の一部である。
【００３７】
[0047]時間ｔ５において、ＤＢ電圧は、ダイオードＤ１によって実行される電圧信号ｖｓのピーク検出をイネーブルにするために下げられる（アサート状態）。電圧信号ｖｓのピークがダイオードＤ１に順方向バイアスをかけるため、ダイオードＤ１にわたって寄生キャパシタを充電するためにこのダイオードを通して電流が発生する。故に、中間ノードｎ１におけるＤＣ画素電圧は、電圧信号ｖｓの１つ又は複数のピークに基づいて出現する。故に、述べたように、電圧信号ｖｓがイメージング対象アイテムに基づくため、ＤＣ画素電圧もまた、イメージング対象アイテムに基づく。ＤＣ画素電圧を出現させるのに十分な時間インターバルの後、時間ｔ６において、ＤＢ電圧は、その元のレベル（デアサート状態（de-asserted state））に戻され、時間ｔ７において、超音波バーストを発生させることを停止するために、超音波送波器がディセーブルにされる。
【００３８】
[0048]ＤＣ画素電圧が中間ノードｎ１において出現した後、時間ｔ８において、ＳＳは、ＮＭＯＳ Ｍ３をオンにし、ソースフォロアＰＭＯＳ Ｍ２を経由して対応する列読出しラインにおいて出力ＤＣ画素電圧Ｖｏｕｔを生成するために、アサート状態に上げられる。列読出しマルチプレクサ３３０が出力ＤＣ画素電圧Ｖｏｕｔを読み出すのに十分な時間インターバルの後、画素センサ４００の動作周期を完了するために、ＳＳがそのデアサート状態に下げられる。
【００３９】
[0049]図５は、本開示の別の態様にかかる、超音波イメージング装置のための別の例示的な画素センサ５００の概略図を例示する。画素センサは、画素センサ４００の例示的なより詳細な実施であり得る。画素センサ５００中の同様の要素は、同じ識別子と、最上位の桁が「４」ではなく「５」である点を除いて同じ参照番号とを含む。
【００４０】
[0050]要するに、画素センサ５００は、増幅された電圧信号ｖｓを発生させるために（超音波がイメージング対象アイテムに反射することに応答して圧電層５４０で発生する電圧ｖｐに基づいて）入力電流信号ｉｉを増幅するためのトランスインピーダンス増幅器（ＴＩＡ）と、電圧信号ｖｓから低周波数ノイズを低減するための一次ノイズ成形及び低減回路と、低減ノイズ電圧信号ｖｓの１つ又は複数のピークに基づいてＤＣ画素電圧を発生させるためのピーク検出器と、列読出しラインに出力ＤＣ画素電圧Ｖｏｕｔを選択的に供給するための出力回路とを備える。
【００４１】
[0051]具体的には、画素センサ５００は、受信圧電層５４０に結合された入力メタライゼーションパッド５１０を備える。画素センサ４００と同様に、電極５４２は、受信圧電層５４０の上に配設され、圧盤５４６は、電極５４２の上に配設される。指紋のようなイメージング対象アイテムは、圧盤５４２の上に配置され得る。電極５４２は、接地電位又は他の電位であり得るＲｂｉａｓ電圧を受けるように構成され得る。
【００４２】
[0052]画素センサ５００は、電圧信号ｖｓを発生させるために入力電流信号ｉｉのトランスインピーダンス増幅を実行するように構成されたＮＭＯＳ Ｍ１を備える。入力電流信号ｉｉは、超音波がイメージング対象アイテムに反射して、圧電層５４０を介して伝播することに応答して発生する。ＮＭＯＳ Ｍ１は、入力メタライゼーションパッド５１０に結合されたゲートと、接地に結合されたソースと、電圧信号ｖｓを発生させるための出力として機能するドレインとを含む。ＮＭＯＳ Ｍ１がＣＭＯＳ ＩＣ基板上に実施され得るため、入力メタライゼーション層５１０と接地基板との間に寄生容量Ｃｐが存在し得る。
【００４３】
[0053]画素センサ５００は、ＮＭＯＳ Ｍ１のドレインとゲートとの間にフィードバックキャパシタＣｆｂを更に備える。追加的に、制御可能スイッチＣＳＡも、ＮＭＯＳ Ｍ１のドレインとゲートとの間に結合される。スイッチｅｎ＿ａｍｐ及び電流源５０８は、電圧レールＶｄｄと接地との間でＮＭＯＳ Ｍ１と直列に結合される。スイッチｅｎ＿ａｍｐは、ＮＭＯＳ Ｍ１によって実施される入力電流信号ｉｉのトランスインピーダンス増幅をイネーブルにするために閉じられ、このトランスインピーダンス増幅をディセーブルにするために開けられる。バイアス電圧Ｖｉｇは、制御可能スイッチＣＳＡが閉じられている間、ＮＭＯＳ Ｍ１のゲートにおいて出現する。このような構成では、ＮＭＯＳ Ｍ１は、実質的に以下の関係によって求められ得る閉ループゲインＡｃｌを供給する：
【数３】
2018534958.tif 000005
ここで、Ｃｆｂは、フィードバックキャパシタＣｆｂの容量であり、Ｃｉｎは、圧電層５４０のセンス容量である。
【００４４】
[0054]制御可能スイッチＣＳＡは、前述したように、行セレクタ３２０で発生する制御信号ＣＳＡ１〜ＣＳＡＭのうちの対応する１つによって制御されるように構成される。対応する制御信号は、前の動作周期から残っている可能性のある全ての電荷をフィードバックキャパシタＣｆｂからクリアするために、及び、ＮＭＯＳ Ｍ１のゲートにおいてバイアス電圧Ｖｉｇを出現させるために、特定の時間にスイッチＣＳＡを開閉する。ＮＭＯＳ Ｍ１は、実質的に以下の式によって求められ得る電圧信号ｖｓを発生させるように構成される：
【数４】
2018534958.tif 000006
ＮＭＯＳ Ｍ１によって供給される開ループゲインＡ０がハイである場合（これは、カスコード動作のために１つ又は複数の追加のデバイスによりハイにされ得る）、電圧信号ｖｓは、寄生容量Ｃｐから実質的に独立しているであろうことは留意されるべきある。すなわち、換言すると、画素センサ５００の感度は、寄生容量Ｃｐの影響を大きくは受けないであろう。
【００４５】
[0055]追加的に、画素センサ５００の感度に対する寄生容量Ｃｐの影響を更に最小化するために、ＮＭＯＳ Ｍ１（及び、付随の１つ又は複数のカスコードデバイス）は、比較的小さくされ得る。しかしながら、前述したように、小型デバイスは、より多くの低周波数ノイズを発生させる。したがって、画素センサ５００は、ＮＭＯＳ Ｍ１のドレインにおいて発生する電圧信号ｖｓの一次ノイズ成形又は低減を実行するための回路を更に備える。これに関連して、画素センサ５００は、キャパシタＣｓと、ダイオードＤ１と、制御可能スイッチＣＳＢとを更に含む。キャパシタＣｓは、ＮＭＯＳ Ｍ１のドレインと中間ノードｎ１との間に結合される。ダイオードＤ１は、中間ノードｎ１に結合されたアノードと、ダイオードバイアス（ＤＢ）電圧のソース（例えば、行セレクタ３２０、これは、信号ＤＢ１〜ＤＢＭのうちの対応する１つを発生させる）に結合されたカソードとを含む。制御可能スイッチＣＳＢは、中間ノードｎ１とＤＢ電圧のソースとの間に結合される。制御可能スイッチＣＳＢは、前述したように、行セレクタ３２０で発生する制御信号ＣＳＢ１〜ＣＳＢＭのうちの対応する１つによって制御されるように構成される。
【００４６】
[0056]画素センサ５００は、ｐ型ＭＯＳＦＥＴ（「ＰＭＯＳ」）Ｍ２と、電流源５０７と、ｎ型ＭＯＳＦＥＴ（「ＮＭＯＳ」）Ｍ３とを含む出力回路を更に備える。ＰＭＯＳ Ｍ２は、ＮＭＯＳ Ｍ３のドレインに結合されたソースと、中間ノードｎ１に結合されたゲートと、接地に結合されたドレインとを含む（例えば、略ユニティゲインを有する）ソースフォロア増幅器として構成される。電流源５０７は、電圧レールＶｄｄとＰＭＯＳ Ｍ２のソースとの間に結合される。ＮＭＯＳ Ｍ３は、次に、信号ＳＳを受けるように構成されたゲートと、対応する列読出しラインに結合されたソースとを含む。信号ＳＳは、行セレクタ３２０で発生する信号ＳＳ１〜ＳＳＭのうちの対応する１つであり得る。画素センサ５００で発生する出力ＤＣ画素電圧は、ＮＭＯＳ Ｍ３のソースにおいて生成される。
【００４７】
[0057]図４Ａのタイミング図は、画素センサ５００の動作に適用可能である。タイミング図には反映されていないが、ｅｎ＿ａｍｐスイッチは、ＮＭＯＳ Ｍ１によって実施されるトランスインピーダンス増幅をイネーブルにするために、動作周期の開始時に閉じられ、終了時に開けられる。
【００４８】
[0058]具体的には、時間ｔ１において、スイッチＣＳＡ及びＣＳＢが閉じられる。スイッチＣＳＡは、例えば、画素センサ５００の前の動作周期から存在し得る全ての電荷をフィードバックキャパシタＣｆｂからクリアするために閉じられる。スイッチＣＳＡを閉じることはまた、ＮＭＯＳ Ｍ１のためのゲートバイアス電圧Ｖｉｇを生成する。スイッチＣＳＢは、中間ノードｎ１において共通モード電圧ＤＢを出現させるために閉じられる。時間ｔ２において、スイッチＣＳＡが開けられ、これにより、スイッチ及び低周波数ノイズｖｎが、ＮＭＯＳ Ｍ１のドレインにおいて発生する。しかしながら、ノイズｖｎは、一次ノイズ成形又は低減が、閉じられたＣＳＢスイッチを介してＤＢ電圧につながっているキャパシタＣｓによって実行されることにより、中間ノードｎ１に伝播しない。時間ｔ３において、スイッチＣＳＢが開けられる。
【００４９】
[0059]時間ｔ４において、超音波バーストを発生させるために、超音波送波器がイネーブルにされる。前述したように、超音波バーストは、入力電流信号ｉｉを生成する。ＮＭＯＳ Ｍ１は、ＮＭＯＳ Ｎ１のドレインにおいて電圧信号ｖｓを発生させるために入力電流信号ｉｉにトランスインピーダンス増幅を適用する。電圧信号ｖｓが、超音波（例えば、１０ＭＨｚ）と略同じ周波数で周期する（cycle）ため、キャパシタＣｓのハイパスフィルタ特性は、中間ノードｎ１に伝播することからノイズｖｎの少なくとも一部を維持しつつ、電圧信号ｖｓが中間ノードｎ１に通過することを可能にする。時間ｔ５において、ＤＢ電圧は、ダイオードＤ１によって実行される電圧信号ｖｓのピーク検出をイネーブルにするために下げられる。ピーク検出は、中間ノードｎ１においてＤＣ画素電圧を生成する。
【００５０】
[0060]中間ノードｎ１においてＤＣ画素電圧を出現させるのに十分な時間インターバルの後、時間ｔ６において、ダイオードＤ１によって実行されるピーク検出をディセーブルにするためにＤＢ電圧がその元の電圧レベルに上げられる。次いで、時間ｔ８において、ＮＭＯＳ Ｍ３をオンにして、ソースフォロアＰＭＯＳ Ｍ２を経由して対応する列読出しラインに出力ＤＣ画素電圧Ｖｏｕｔを印加するために、ＳＳ信号がアサート状態に上げられる。列読出しマルチプレクサ３３０が出力ＤＣ画素電圧Ｖｏｕｔを読み出すのに十分な時間インターバルの後、ＮＭＯＳ Ｍ３をオフにして、画素センサ５００の動作周期を完了するために、ＳＳ信号がそのデアサート状態に下げられる。
【００５１】
[0061]図６は、本開示の別の態様にかかる、超音波イメージング装置のための別の例示的な画素センサ６００の概略図を例示する。画素センサ６００は、画素センサ５００と同様の要素を含み、これらは、同じ構成要素識別子と、最上位の桁が「５」ではなく「６」である点を除いて同じ参照番号とによって識別され得る。
【００５２】
[0062]要するに、画素センサ６００は、増幅された電圧信号ｖｓを発生させるために（超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する）入力電圧信号vｉを増幅するように構成されたソースフォロア増幅器と、電圧信号ｖｓから低周波数ノイズへの一次ノイズ成形及び低減と、増幅された電圧信号ｖｓの１つ又は複数のピークに基づいてＤＣ画素電圧を発生させるためのピーク検出器と、列読出しラインにＤＣ画素電圧を選択的に出力するための出力回路とを備える。
【００５３】
[0063]具体的には、画素センサ６００は、受信圧電層６４０に結合された入力メタライゼーションパッド６１０を備える。前の実施形態にあるように、電極６４２は、受信圧電層６４０の上に配設され、圧盤６４６は、電極６４２の上に配設される。指紋のようなイメージング対象アイテムは、圧盤６４２の上に配置され得る。電極６４２は、接地電位又は他の電位であり得るＲｂｉａｓ電圧を受けるように構成され得る。
【００５４】
[0064]画素センサ６００は、略ユニティ電圧ゲインを有する入力メタライゼーションパッド６１０において出現する入力電圧信号ｖｉを増幅するためにソースフォロア増幅器として構成されたＮＭＯＳ Ｍ１を備える。入力電圧信号ｖｉは、超音波がイメージング対象アイテムに反射して、圧電層６４０を介して伝播することに応答して発生する。ＮＭＯＳ Ｍ１は、入力メタライゼーションパッド６１０に結合されたゲートと、バイアス電圧レールＶａｐに結合されたドレインと、出力電圧信号ｖｓを発生させるためのソースとを含む。ＮＭＯＳ Ｍ１がＣＭＯＳ ＩＣ基板上に実施され得るため、入力メタライゼーション層６１０と接地基板との間に寄生容量Ｃｐが存在し得る。
【００５５】
[0065]画素センサ６００は、ＮＭＯＳ Ｍ１のゲートとＤＢ電圧のソース（例えば、行セレクタ３２０）との間に結合された別のＮＭＯＳ Ｍ４を更に備える。ＮＭＯＳ Ｍ４は、行セレクタ３２０で発生する制御信号ＣＳＡ１〜ＣＳＡＭのうちの対応する１つである制御信号ＣＳＡを受けるように構成されたゲートを含む。制御信号ＣＳＡは、例えば、画素センサ６００の前の動作周期から残っている全ての電荷をＮＭＯＳ Ｍ１のゲートからクリアするために、特定の時間にＮＭＯＳ Ｍ４をオン及びオフにする。追加的に、ＮＭＯＳ Ｍ４をオンにすることはまた、ＮＭＯＳ Ｍ１のゲートに対するバイアス電圧を出現させるために行われる。
【００５６】
[0066]画素センサ６００の感度に対する寄生容量Ｃｐの影響を低減するために、ＮＭＯＳ Ｍ１は、比較的小さくされ得る。しかしながら、前述したように、小型デバイスは、より多くの低周波数ノイズを発生させる。したがって、画素センサ６００は、ソースフォロア増幅器（ＮＭＯＳ Ｍ１）の出力において一次ノイズ成形又は低減を実行するための回路を更に備える。これに関連して、画素センサ６００は、キャパシタＣｓと、ダイオードＤ１と、ＮＭＯＳ Ｍ５とを更に含む。キャパシタＣｓは、ＮＭＯＳ Ｍ１のソースと中間ノードｎ１との間に結合される。ダイオードＤ１は、中間ノードｎ１に結合されたアノードと、ＤＢ電圧のソース（例えば、行セレクタ３２０）に結合されたカソードとを含む。ＮＭＯＳ Ｍ５は、中間ノードｎ１とＤＢ電圧のソースとの間に結合される。ＮＭＯＳ Ｍ５は、前述したように、行セレクタ３２０で発生する制御信号ＣＳＢ１〜ＣＳＢＭのうちの対応する１つであり得る制御信号ＣＳＢを受けるように構成されたゲートを含む。
【００５７】
[0067]画素センサ６００は、ｐ型ＭＯＳＦＥＴ（「ＰＭＯＳ」）Ｍ２と、電流源６０７と、ｎ型ＭＯＳＦＥＴ（「ＮＭＯＳ」）Ｍ３とを含む出力回路を更に備える。ＰＭＯＳ Ｍ２は、ＮＭＯＳ Ｍ３のドレインに結合されたソースと、中間ノードｎ１に結合されたゲートと、接地に結合されたドレインとを含む（例えば、略ユニティゲインを有する）ソースフォロア増幅器として構成される。ＮＭＯＳ Ｍ３は、次に、信号ＳＳを受けるように構成されたゲートと、対応する列読出しラインに結合されたソースとを含む。信号ＳＳは、行セレクタ３２０で発生する信号ＳＳ１〜ＳＳＭのうちの対応する１つであり得る。画素センサ６００で発生する出力ＤＣ画素電圧Ｖｏｕｔは、ＮＭＯＳ Ｍ３のソースにおいて生成される。
【００５８】
[0068]図４Ａのタイミング図は、画素センサ６００の動作に適用可能である。例えば、時間ｔ１において、ＮＭＯＳ Ｍ４及びＭ５がオンにされる。ＮＭＯＳ Ｍ４は、例えば、画素センサ６００の前の動作周期からＮＭＯＳ Ｍ１のゲートに存在し得る全ての電荷をゲートからクリアするために閉じられる。ＮＭＯＳ Ｍ４をオンにすることはまた、ＮＭＯＳ Ｍ１のためのゲートバイアス電圧を生成する。ＮＭＯＳ Ｍ５は、中間ノードｎ１において共通モード電圧ＤＢを出現させるためにオンにされる。時間ｔ２において、ＮＭＯＳ Ｍ４がオフにされ、これにより、スイッチ及び低周波数ノイズｖｎが、ソースフォロア増幅器（ＮＭＯＳ Ｍ１）の出力（ソース）において発生する。しかしながら、ノイズｖｎは、一次ノイズ成形又はハイパスフィルタ処理が、ＮＭＯＳ Ｍ５を介してＤＢ電圧につながっているキャパシタＣｓによって実行されることにより、中間ノードｎ１に伝播しない。時間ｔ３において、ＮＭＯＳ Ｍ５がオフにされる。
【００５９】
[0069]時間ｔ４において、超音波バーストを発生させるために、超音波送波器がイネーブルにされる。前述したように、超音波バーストは、入力電圧信号ｖｉを生成する。ソースフォロアとして構成されたＮＭＯＳ Ｍ１は、ＮＭＯＳ Ｎ１のソースにおいて、増幅された電圧信号ｖｓを発生させるために、略ユニティゲインで、入力電圧信号ｖｉを増幅する。電圧信号ｖｓが、超音波（例えば、１０ＭＨｚ）と略同じ周波数で周期するため、キャパシタＣｓのハイパスフィルタ特性は、ノイズｖｎが中間ノードｎ１に通過することを実質的に防ぎしつつ、電圧信号ｖｓが中間ノードｎ１に通過することを可能にする。時間ｔ５において、ＤＢ電圧は、ダイオードＤ１によって実行される電圧信号ｖｓのピーク検出をイネーブルにするために下げられる。ピーク検出は、ＤＣ画素電圧を生成する。
【００６０】
[0070]ＤＣ画素電圧を出現させるのに十分な時間インターバルの後、時間ｔ６において、ダイオードＤ１によって実行されるピーク検出をディセーブルにするためにＤＢ電圧がその元の電圧レベルに上げられる。次いで、時間ｔ８において、ＮＭＯＳ Ｍ３をオンにして、出力ＤＣ画素電圧Ｖｏｕｔを対応する列読出しラインに印加するために、ＳＳ信号がアサート状態に上げられる。列読出しマルチプレクサ３３０が出力ＤＣ画素電圧Ｖｏｕｔを読み出すのに十分な時間インターバルの後、ＮＭＯＳ Ｍ３をオフにして、画素センサ６００の動作周期を完了するために、ＳＳ信号がそのデアサート状態に下げられる。
【００６１】
[0071]図７は、本開示の別の態様にかかる、超音波イメージング装置のための例示的なＣＭＯＳ受信機７００の概略図を例示する。ＣＭＯＳ受信機７００は、前述したＣＭＯＳ受信機３００のものに類似し、最上位の桁が「３」ではなく「７」である同じ参照番号によって示されるように多くの同様の素子を含む。ＣＭＯＳ受信機７００は、行セレクタ７２０が、画素センサを動作させるための追加の信号を発生させる点で、ＣＭＯＳ３００とは異なる。
【００６２】
[0072]より具体的には、ＣＭＯＳ受信機７００は、Ｍ行及びＮ列の２次元アレイ状に配列された画素センサ７１０−１１〜７１０−ＭＮを備え、ここにおいて、画素センサは、受信圧電層（ＰＺ）に結合される。ＣＭＯＳ受信機７００は、それぞれ、画素センサ７１０−１１／７１０−１Ｎ〜７１０−Ｍ１／７１０−ＭＮのための制御信号ＣＳＡ１／ＣＳＢ１／ＣＳＣ１／ＣＳＤ１／ＤＢ１／ＳＳ１〜ＣＳＡＭ／ＣＳＢＭ／ＣＳＣＭ／ＣＳＤＭ／ＤＢＭ／ＳＳＭを発生させるように構成された行セレクタ７２０を更に備える。追加的に、ＣＭＯＳ受信機７００は、列読出しラインＣＲ１〜ＣＲＮを介して画素センサで発生する出力ＤＣ画素電圧を読み出すように構成された列読出しマルチプレクサ７３０を含む。
【００６３】
[0073]ＣＭＯＳ７００は、行セレクタ７２０及び列読出しマルチプレクサ７３０の動作を制御するためのコントローラ７６０を更に備える。更に、ＣＭＯＳ受信機７００は、読み出したＤＣ画素電圧をデジタル画素信号に変換するためのアナログ／デジタル変換器（ＡＤＣ）７４０と、１つ又は複数の所定のアプリケーションに基づいてデジタル画素信号を処理するためのイメージプロセッサ７５０とを備える。
【００６４】
[0074]行セレクタ７２０で発生する信号ＣＳＡ１／ＣＳＢ１／ＤＢ１／ＳＳ１〜ＣＳＡＭ／ＣＳＢＭ／ＤＢＭ／ＳＳＭは、ＣＭＯＳ受信機３００の行セレクタ３２０を参照して述べられている。これらの信号に加えて、行セレクタ７２０は、制御信号ＣＳＣ１／ＣＳＤ１〜ＣＳＣＭ／ＣＳＤＭを発生させる。本明細書でより詳細に述べたように、ＣＳＣ１〜ＣＳＣＭ信号は、対応する画素センサのトランスインピーダンス（ＴＩＡ）増幅器の出力において共通モード電圧を設定するためのものである。ＣＳＤ１〜ＣＳＤＭは、本明細書で更に詳細に述べたように、信号のピーク検出のために、電圧信号ｖｓのピーク中、ＴＩＡ増幅器の出力を中間ノードｎ１から結合解除するためのものである。
【００６５】
[0075]図８Ａは、本開示の別の態様にかかる、超音波イメージング装置のための別の例示的な画素センサ８００の概略図を例示する。画素センサ８００は、前述した画素センサ７１０−１１〜７１０−ＭＮのうちの任意のものの例示的な詳細な実施であり得る。例示したように、画素センサ８００は、受信圧電層８４０に結合された入力メタライゼーションパッド８１０を備える。前述したように、電極８４２は、受信圧電層８４０の上に配設され、圧盤８４６は、電極８４２の上に配設される。指紋のようなイメージング対象アイテムは、圧盤８４２の上に配置され得る。電極８４２は、接地電位又は他の電位であり得るＲｂｉａｓ電圧を受けるように構成され得る。
【００６６】
[0076]画素センサ８００は、正の入力と、負の入力と、出力とを含むトランスインピーダンス増幅器（ＴＩＡ）８０５を備える。ＴＩＡ８０５は、出力と負の入力との間に結合されたフィードバックキャパシタＣｆｂを更に備える。ＴＩＡ８０５の正の入力は、基準ＤＣ電圧Ｖｇを受けるように構成される。ＴＩＡ８０５の負の入力は、入力メタライゼーションパッド８１０に結合される。画素センサ８００がＣＭＯＳ技術を使用して実施され得るため、ＴＩＡ８０５は、接地基板上に形成され１つ又は複数のＦＥＴで実施され得る。そのため、入力メタライゼーション層８１０と接地基板との間に寄生容量Ｃｐが存在し得る。
【００６７】
[0077]そのような構成では、ＴＩＡ８０５は、超音波バーストが、圧盤８４６の上に配設されたイメージング対象アイテムに反射することに応答して、圧電層８４０で発生する電圧ｖｐに基づいて入力電流信号ｉｉを増幅するように構成される。ＴＩＡ８０５が、非常に高い開ループゲインＡ０（例えば、カスコード構成）を有すると仮定すると、負の入力における電圧Ｖｉｇは、ＴＩＡの正の入力における基準ＤＣ電圧Ｖｇと略同じであり得る。そのため、ＴＩＡ８０５は、実質的に以下の関係によって求められ得る閉ループゲインＡｃｌで入力電圧信号ｖｐを増幅するように構成される：
【数５】
2018534958.tif 000007
ここで、Ｃｆｂは、フィードバックキャパシタＣｆｂの容量であり、Ｃｉｎは、圧電層８４０のセンス容量である。
【００６８】
[0078]追加的に、画素センサ８００は、ＴＩＡ８０５の出力と負の入力との間に結合された制御可能スイッチＣＳＡを備える。制御可能スイッチＣＳＡは、前述したように、行セレクタ７２０で発生する制御信号ＣＳＡ１〜ＣＳＡＭのうちの対応する１つによって制御されるように構成される。対応する制御信号は、前の動作周期から残っている可能性のある全ての電荷をフィードバック容量Ｃｆｂからクリアするために、特定の時間にスイッチＣＳＡを開閉する。ＴＩＡ８０５は、実質的に以下の式によって求められ得る、増幅された電圧信号ｖｓを発生させるように構成される：
【数６】
2018534958.tif 000008
ＴＩＡ８０５が入力電流信号ｉｉを増幅するように構成されるため、ＴＩＡ８０５で発生する電圧信号ｖｓが寄生容量Ｃｐから実質的に独立しているであろうことは留意されるべきである。すなわち、換言すると、画素センサ８００の感度は、寄生容量Ｃｐの影響を大きくは受けない。
【００６９】
[0079]画素センサ８００は、ＴＩＡ８０５の負の入力と、制御信号ＣＳＣのソース（例えば、行セレクタ７２０）との間に結合されたキャパシタＣｄを更に備える。制御信号ＣＳＣは、行セレクタ７２０で発生する制御信号ＣＳＣ１〜ＣＳＣＭのうちの対応する１つであり得る。信号ＣＳＣは、ＴＩＡ８０５の出力において共通モード電圧（例えば、ＶＤＤ／２）を設定するように構成される。追加的に、ＴＩＡ８０５は、本明細書で更に述べるように、ｅｎ＿ａｍｐ信号を介してイネーブル及びディセーブルにされる。
【００７０】
[0080]画素センサ８００の感度に対する寄生容量Ｃｐの影響を更に最小化するために、ＴＩＡ８０５は、１つ又は複数の小型デバイス又はＦＥＴを使用して実施され得る。しかしながら、前述したように、小型デバイスは、より多くの低周波数ノイズを発生させる。したがって、画素センサ８００は、ＴＩＡ８０５の出力において一次ノイズ成形又は低減を実行するための回路を更に備える。これに関連して、画素センサ８００は、制御可能スイッチＣＳＤと、キャパシタＣｓと、サンプル及びホールドキャパシタＣｈ１及びＣｈ２と、制御可能スイッチＣＳＢとを更に備える。
【００７１】
[0081]制御可能スイッチＣＳＤは、ＴＩＡ８０５の出力とキャパシタＣｓの第１の端との間に結合される。キャパシタＣｓは、中間ノードｎ１に結合された第２の端を含む。キャパシタＣｈ１は、キャパシタＣｓの第１の端と接地との間に結合される。キャパシタＣｈ２は、中間ノードｎ１と接地との間に結合される。制御可能スイッチＣＳＢは、中間ノードｎ１と、ＤＢ電圧のソース（例えば、行セレクタ７２０）との間に結合される。制御可能スイッチＣＳＢは、前述したように、行セレクタ７２０で発生する制御信号ＤＢ１〜ＤＢＭのうちの対応する１つによって制御されるように構成される。
【００７２】
[0082]画素センサ８００は、ｐ型ＭＯＳＦＥＴ（「ＰＭＯＳ」）Ｍ２と、電流源８０７と、ｎ型ＭＯＳＦＥＴ（「ＮＭＯＳ」）Ｍ３とを含む出力回路を更に備える。ＰＭＯＳ Ｍ２は、ＮＭＯＳ Ｍ３のドレインに結合されたソースと、中間ノードｎ１に結合されたゲートと、接地に結合されたドレインとを含む（例えば、実質的に、ユニティゲインを有する）ソースフォロア増幅器として構成される。電流源８０７は、電圧レールＶｄｄとＰＭＯＳ Ｍ２のソースとの間に結合される。ＮＭＯＳ Ｍ３は、次に、信号ＳＳを受けるように構成されたゲートと、対応する列読出しラインに結合されたソースとを含む。信号ＳＳは、行セレクタ７２０で発生する信号ＳＳ１〜ＳＳＭのうちの対応する１つであり得る。出力ＤＣ画素電圧Ｖｏｕｔは、ＮＭＯＳ Ｍ３のソースにおいて生成される。
【００７３】
[0083]図８Ｂは、本開示の別の態様にかかる、画素センサ８００の例示的な動作に関連付けられたタイミング図を例示する。タイミング図の水平軸すなわちｘ軸は時間を表し、垂直軸は、ＣＳＤ、ＣＳＡ、ＣＳＢ、ＣＳＣ、ＤＢ、超音波バースト、及びＳＳの状態又は振幅を表す。
【００７４】
[0084]このタイミング図によれば、時間ｔ１において、ＴＩＡ８０５をイネーブルにするために、ｅｎ＿ａｍｐ信号がアサート状態に上げられる。時間ｔ２において、スイッチＣＳＤ、ＣＳＡ、ＣＳＢを閉じ、ＣＳＣを所定の電圧レベルに設定するために、ＣＳＤ、ＣＳＡ、ＣＳＢ、及びＣＳＣがアサート状態にされる。スイッチＣＳＤを閉じることは、ＴＩＡ８０５の出力をキャパシタＣｓに結合する。スイッチＣＳＡを閉じることは、例えば、画素センサ８００の前の動作周期から存在し得る全ての電荷をフィードバックキャパシタＣｆｂからクリアする。スイッチＣＳＢを閉じることは、中間ノードｎ１において発生した後続の信号に対して共通モード電圧を設定するために、ＤＢ電圧を中間ノードｎ１に印加するように構成される。そして、ＣＳＣを所定の電圧レベルに設定することは、ＴＩＡ８０５の出力において共通モード電圧（例えば、Ｖｄｄ／２）を設定するためである。時間ｔ３において、ＣＳＣ電圧は、その元のレベルに下げられる。
【００７５】
[0085]時間ｔ４において、スイッチＣＳＡが開けられる。スイッチＣＳＡが開けられると、スイッチ及び低周波数ノイズｖｎが、ＴＩＡ８０５の出力において生成され得る。キャパシタＣｓは、このキャパシタＣｓのハイパスフィルタ特性により、ノイズｖｎが中間ノードｎ１に行くことを防ぐ。これは、ＴＩＡ８０５の出力において行われる一次ノイズ成形又は低減の一部である。一次ノイズ成形を達成するための所定の時間インターバルの後、時間ｔ４において、スイッチＣＳＢが開けられる。
【００７６】
[0086]時間ｔ６において、受信圧電層８４０、電極８４２、及び圧盤８４６を通る超音波バーストを発生させるために、超音波送波器がイネーブルにされる。前述したように、超音波バーストは、ユーザの指に反射して、圧電層８４０に戻る。反射した超音波バーストに応答して、入力電流信号ｉｉが発生する。入力電流信号ｉｉは、超音波（例えば、１０ＭＨｚ）と略同じ周波数で周期し、対応する反射した超音波がユーザの指紋の山に当たったか谷に当たったかの関数として、すなわち、イメージング対象アイテムの関数として、振幅を有する。
【００７７】
[0087]ＴＩＡ８０５は、増幅された電圧信号ｖｓを発生させるために、閉ループゲインＡｃｌで入力電圧信号ｖｐを増幅する。したがって、電圧信号ｖｓの振幅はまた、反射した超音波に基づき、これは、次に、イメージング対象アイテム（例えば、ユーザの指紋）に基づく。電圧信号ｖｓがまた、超音波（例えば、１０ＭＨｚ）と略同じ周波数で交流になるため、キャパシタＣｓは、ＴＩＡ８０５の出力において低周波数ノイズｖｎを維持しつつ、電圧信号ｖｓが中間ノードｎ１に通過することを可能にする。この場合もやはり、これは、ＴＩＡ８０５の出力において行われる一次ノイズ成形又は低減の一部である。
【００７８】
[0088]時間ｔ７において、スイッチＣＳＤは、増幅された電圧信号ｖｓのピーク（又は、他の部分）と実質的に合致する時間に開けられる。キャパシタＣｈ２は、中間ノードｎ１において電圧信号ｖｓのピーク値をサンプリング及びホールドする。したがって、ＤＣ画素電圧は、中間ノードｎ１において出現し、これは、電圧信号ｖｓのピークに実質的に基づく。故に、述べたように、電圧信号ｖｓの振幅又はピークがイメージング対象アイテムに基づくため、ＤＣ画素電圧もまた、イメージング対象アイテムに基づく。時間ｔ８において、超音波バーストの発生を停止するために超音波送波器がディセーブルにされ、ＴＩＡ８０５をディセーブルにするためにｅｎ＿ａｍｐ信号がデアサート状態にされる。
【００７９】
[0089]時間ｔ９において、ＮＭＯＳ Ｍ３をオンにし、ソースフォロアＰＭＯＳ Ｍ２を経由して対応する列読出しラインにＤＣ画素電圧Ｖｏｕｔを出力するために、ＳＳがアサートレベルに上げられる。列読出しマルチプレクサ７３０が出力ＤＣ画素電圧Ｖｏｕｔを読み出すのに十分な時間インターバルの後、時間ｔ１０において、画素センサ８００の動作周期を完了するために、ＳＳがそのデアサート状態に下げられる。
【００８０】
[0090]図９は、本開示の別の態様にかかる、ＤＣ画素電圧を発生させる例示的な方法９００のフロー図を例示する。方法９００は、電圧信号を発生させるために入力信号を増幅することを備え、ここにおいて、入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する（ブロック９１０）。方法９００は、電圧信号からノイズを低減することを更に備える（ブロック９２０）。そして、方法９００は、低減ノイズ電圧信号に基づいてＤＣ画素電圧を発生させることを備える（ブロック９３０）。
【００８１】
[0091]本開示の先の説明は、当業者による本開示の実行又は使用を可能にするために提供される。本開示に対する様々な修正は、当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱せずに、他の変形に適用され得る。故に、本開示は、本明細書で説明された例に制限されるよう意図されるのではなく、本明細書で開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
【図１】
2018534958.tif 000009
【図２】
2018534958.tif 000010
【図３】
2018534958.tif 000011
【図４Ａ】
2018534958.tif 000012
【図４Ｂ】
2018534958.tif 000013
【図５】
2018534958.tif 000014
【図６】
2018534958.tif 000015
【図７】
2018534958.tif 000016
【図８Ａ】
2018534958.tif 000017
【図８Ｂ】
2018534958.tif 000018
【図９】
2018534958.tif 000019
【手続補正書】
【提出日】平成30年5月25日(2018.5.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
電圧信号を発生させるために入力信号を増幅するように構成された増幅器と、ここにおいて、前記入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、
前記増幅器の出力からノードへの低周波数ノイズの伝播を低減しつつ、前記増幅器の前記出力から前記ノードに前記電圧信号を伝えるように構成されたノイズ低減回路と、ここにおいて、前記低周波数ノイズは、前記電圧信号が周期する周波数より周波数が低い、
前記ノードにおける前記電圧信号に基づいてＤＣ画素電圧を発生させるように構成された回路と
を備える装置。
【請求項２】
前記ノイズ低減回路は、前記増幅器と前記ノードとの間に結合されたキャパシタを備える、請求項１に記載の装置。
【請求項３】
前記低周波数ノイズは、前記増幅器で発生する、請求項１に記載の装置。
【請求項４】
前記入力信号は、入力電流信号を備え、前記増幅器は、前記電圧信号を発生させるために前記入力電流信号のトランスインピーダンス増幅を実行するように構成されたトランスインピーダンス増幅器を備える、請求項１に記載の装置。
【請求項５】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に基づく、請求項４に記載の装置。
【請求項６】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記増幅器の前記出力と入力との間に結合されたフィードバックキャパシタの容量に対する、前記圧電層のセンス容量の比に基づく、請求項４に記載の装置。
【請求項７】
前記増幅器は、ソースフォロア増幅器を備える、請求項１に記載の装置。
【請求項８】
前記回路は、前記電圧信号の１つ以上のピークに実質的に基づいて前記ＤＣ画素電圧を発生させるように構成されたピーク検出器を備える、請求項１に記載の装置。
【請求項９】
前記回路は、前記電圧信号のサンプリングされた部分に実質的に基づいて前記ＤＣ画素電圧を発生させるように構成されたサンプル及びホールド回路を備える、請求項１に記載の装置。
【請求項１０】
前記ＤＣ画素電圧を選択的に出力するように構成された出力回路を更に備える、請求項１に記載の装置。
【請求項１１】
前記増幅器は、
基準電圧を受けるように構成された第１の入力を含む演算増幅器と、
前記演算増幅器の出力と第２の入力との間に結合されたキャパシタと、
前記演算増幅器の前記出力と前記第２の入力との間に結合されたスイッチと
を備え、前記スイッチは、前記キャパシタを放電するために第１の時間インターバルの間閉じられるように構成され、前記スイッチは、第２の時間インターバルの間開けられるように構成され、前記演算増幅器が前記第２の時間インターバルおいて前記電圧信号を発生させるように構成される、
請求項１に記載の装置。
【請求項１２】
前記回路は、
共通モード電圧のソースと、
前記ノードと前記共通モード電圧の前記ソースとの間に結合されたダイオードと、
前記ノードと前記共通モード電圧の前記ソースとの間に結合されたスイッチと
を備え、前記スイッチは、前記ノードにおいて共通モード電圧を設定するため及び前記ダイオードによる前記電圧信号のピーク検出をディセーブルにするために第１の時間インターバルの間閉じられ、前記スイッチは、前記ＤＣ画素電圧を発生させるための、前記ダイオードによる前記電圧信号のピーク検出をイネーブルにするために第２の時間インターバルの間開けられる、
請求項１に記載の装置。
【請求項１３】
前記増幅器は、
前記入力信号を受けるように構成されたゲートと、電圧レールに結合されたドレインと、前記電圧信号を生成するように構成されたソースを含む電界効果トランジスタ（ＦＥＴ）と、
ゲートバイアス電圧のためのソースと、
前記ＦＥＴの前記ゲートと前記ゲートバイアス電圧の前記ソースとの間に結合されたスイッチと
を備え、前記スイッチは、前記ＦＥＴの前記ゲートから電荷を取り除き、前記ＦＥＴ上で前記ゲートバイアス電圧を生成するために第１の時間インターバルの間閉じられるように構成され、前記スイッチは、第２の時間インターバルの間開けられるように構成され、前記ＦＥＴが前記第２の時間インターバルにおいて前記電圧信号を発生させるように構成さる、
請求項１に記載の装置。
【請求項１４】
前記増幅器は、
基準電圧を受けるように構成された第１の入力を含む演算増幅器と、
前記演算増幅器の出力と第２の入力との間に結合された第１のキャパシタと、
前記演算増幅器の前記出力と前記第２の入力との間に結合されたスイッチと、ここにおいて、前記スイッチは、前記キャパシタを放電するために第１の時間インターバルの間閉じられるように構成され、前記スイッチは、第２の時間インターバルの間開けられるように構成され、前記演算増幅器が前記第２の時間インターバルにおいて前記電圧信号を発生させるように構成される、
制御信号のソースと、
前記演算増幅器の前記第２の入力と前記制御電圧の前記ソースとの間に結合された第２のキャパシタと
を備え、前記制御信号は、前記演算増幅器の前記出力において共通モード電圧を設定するために前記第１の時間インターバルの間所定の電圧レベルに設定される、
請求項１に記載の装置。
【請求項１５】
前記増幅器の前記出力と前記ノイズ低減回路との間に結合されたスイッチを更に備え、前記スイッチは、前記増幅器が前記電圧信号を発生させる第１の時間インターバルの間閉じられるように構成され、前記スイッチは、前記ＤＣ画素電圧を発生させるために、前記回路が前記電圧信号のピークを検出する第２の時間インターバルの間開けられるように構成される、請求項１に記載の装置。
【請求項１６】
方法であって、
電圧信号を発生させるために入力信号を増幅することと、ここにおいて、前記入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、
前記電圧信号から低周波数ノイズを低減することと、ここにおいて、前記低周波数ノイズは、前記電圧信号が周期する周波数より周波数が低い、
前記低減ノイズ電圧信号に基づいてＤＣ画素電圧を発生させることと
を備える方法。
【請求項１７】
前記電圧信号から前記ノイズを低減することは、キャパシタを通って前記電圧信号を伝えることを備える、請求項１６に記載の方法。
【請求項１８】
前記低周波数ノイズは、前記入力信号の前記増幅に関与する１つ以上のデバイスで発生する、請求項１６に記載の方法。
【請求項１９】
前記入力信号は、入力電流信号を備え、前記入力信号を増幅することは、前記電圧信号を発生させるために前記入力電流信号のトランスインピーダンス増幅を実行することを備える、請求項１６に記載の方法。
【請求項２０】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に基づく、請求項１９に記載の方法。
【請求項２１】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記トランスインピーダンス増幅に関連付けられたフィードバックキャパシタの容量に対する、前記圧電層のセンス容量の比に基づく、請求項１９に記載の方法。
【請求項２２】
前記入力信号を増幅することは、ソースフォロア増幅器を使用して前記入力信号を増幅することを備える、請求項１６に記載の方法。
【請求項２３】
前記ＤＣ画素電圧を発生させることは、前記ＤＣ画素電圧を発生させるために前記電圧信号の１つ以上のピークを検出することを備える、請求項１６に記載の方法。
【請求項２４】
前記ＤＣ画素電圧を発生させることは、前記ＤＣ画素電圧を発生させるために前記電圧信号の一部をサンプリング及びホールドすることを備える、請求項１６に記載の方法。
【請求項２５】
前記ＤＣ画素電圧を選択的に出力することを更に備える、請求項１６に記載の方法。
【請求項２６】
装置であって、
電圧信号を発生させるために入力信号を増幅するための手段と、ここにおいて、前記入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、
前記電圧信号から低周波数ノイズを低減するための手段と、ここにおいて、前記低周波数ノイズは、前記電圧信号が周期する周波数より周波数が低い、
前記低減ノイズ電圧信号に基づいてＤＣ画素電圧を発生させるための手段と
を備える装置。
【請求項２７】
前記電圧信号から前記ノイズを前記低減するための手段は、キャパシタを通って前記電圧信号を伝えるための手段を備える、請求項２６に記載の装置。
【請求項２８】
前記ノイズは、前記増幅するための手段で発生する低周波数ノイズを備える、請求項２６に記載の装置。
【請求項２９】
前記入力信号は、入力電流信号を備え、前記入力信号を前記増幅するための手段は、前記電圧信号を発生させるために前記入力電流信号のトランスインピーダンス増幅を実行するための手段を備える、請求項２６に記載の装置。
【請求項３０】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に基づく、請求項２９に記載の装置。
【請求項３１】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記増幅するための手段の出力と入力とのに結合されたフィードバックキャパシタの容量に対する、前記圧電層のセンス容量の比に基づく、請求項２９に記載の装置。
【請求項３２】
前記入力信号を前記増幅するための手段は、ソースフォロア増幅器を備える、請求項２６に記載の装置。
【請求項３３】
前記ＤＣ画素電圧を前記発生させるための手段は、前記ＤＣ画素電圧を発生させるために前記電圧信号の１つ以上のピークを検出するための手段を備える、請求項２６に記載の装置。
【請求項３４】
前記ＤＣ画素電圧を前記発生させるための手段は、前記ＤＣ画素電圧を発生させるために前記電圧信号の一部をサンプリング及びホールドするための手段を備える、請求項２６に記載の装置。
【請求項３５】
前記ＤＣ画素電圧を選択的に出力するための手段を更に備える、請求項２６に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
[0091]本開示の先の説明は、当業者による本開示の実行又は使用を可能にするために提供される。本開示に対する様々な修正は、当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱せずに、他の変形に適用され得る。故に、本開示は、本明細書で説明された例に制限されるよう意図されるのではなく、本明細書で開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
電圧信号を発生させるために入力信号を増幅するように構成された増幅器と、ここにおいて、前記入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、
前記増幅器の出力からノードへのノイズの伝播を低減しつつ、前記増幅器の前記出力から前記ノードに前記電圧信号を伝えるように構成されたノイズ低減回路と、
前記ノードにおける前記電圧信号に基づいてＤＣ画素電圧を発生させるように構成された回路と
を備える装置。
［Ｃ２］
前記ノイズ低減回路は、前記増幅器と前記ノードとの間に結合されたキャパシタを備える、Ｃ１に記載の装置。
［Ｃ３］
前記ノイズは、前記増幅器で発生する低周波数ノイズを備える、Ｃ１に記載の装置。
［Ｃ４］
前記入力信号は、入力電流信号を備え、前記増幅器は、前記電圧信号を発生させるために前記入力電流信号のトランスインピーダンス増幅を実行するように構成されたトランスインピーダンス増幅器を備える、Ｃ１に記載の装置。
［Ｃ５］
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に基づく、Ｃ４に記載の装置。
［Ｃ６］
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に対する、前記増幅器の前記出力と入力との間に結合されたフィードバックキャパシタの容量の比に基づく、Ｃ４に記載の装置。
［Ｃ７］
前記増幅器は、ソースフォロア増幅器を備える、Ｃ１に記載の装置。
［Ｃ８］
前記回路は、前記電圧信号の１つ以上のピークに実質的に基づいて前記ＤＣ画素電圧を発生させるように構成されたピーク検出器を備える、Ｃ１に記載の装置。
［Ｃ９］
前記回路は、前記電圧信号のサンプリングされた部分に実質的に基づいて前記ＤＣ画素電圧を発生させるように構成されたサンプル及びホールド回路を備える、Ｃ１に記載の装置。
［Ｃ１０］
前記ＤＣ画素電圧を選択的に出力するように構成された出力回路を更に備える、Ｃ１に記載の装置。
［Ｃ１１］
方法であって、
電圧信号を発生させるために入力信号を増幅することと、ここにおいて、前記入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、
前記電圧信号からノイズを低減することと、
前記低減ノイズ電圧信号に基づいてＤＣ画素電圧を発生させることと
を備える方法。
［Ｃ１２］
前記電圧信号から前記ノイズを低減することは、キャパシタを通って前記電圧信号を伝えることを備える、Ｃ１１に記載の方法。
［Ｃ１３］
前記ノイズは、前記入力信号の前記増幅に関与する１つ以上のデバイスで発生する低周波数ノイズを備える、Ｃ１１に記載の方法。
［Ｃ１４］
前記入力信号は、入力電流信号を備え、前記入力信号を増幅することは、前記電圧信号を発生させるために前記入力電流信号のトランスインピーダンス増幅を実行することを備える、Ｃ１１に記載の方法。
［Ｃ１５］
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に基づく、Ｃ１４に記載の方法。
［Ｃ１６］
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に対する、前記トランスインピーダンス増幅に関連付けられたフィードバックキャパシタの容量の比に基づく、Ｃ１４に記載の方法。
［Ｃ１７］
前記入力信号を増幅することは、ソースフォロア増幅器を使用して前記入力信号を増幅することを備える、Ｃ１１に記載の方法。
［Ｃ１８］
前記ＤＣ画素電圧を発生させることは、前記ＤＣ画素電圧を発生させるために前記電圧信号の１つ以上のピークを検出することを備える、Ｃ１１に記載の方法。
［Ｃ１９］
前記ＤＣ画素電圧を発生させることは、前記ＤＣ画素電圧を発生させるために前記電圧信号の一部をサンプリング及びホールドすることを備える、Ｃ１１に記載の方法。
［Ｃ２０］
前記ＤＣ画素電圧を選択的に出力することを更に備える、Ｃ１１に記載の方法。
［Ｃ２１］
装置であって、
電圧信号を発生させるために入力信号を増幅するための手段と、ここにおいて、前記入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、
前記電圧信号からノイズを低減するための手段と、
前記低減ノイズ電圧信号に基づいてＤＣ画素電圧を発生させるための手段と
を備える装置。
［Ｃ２２］
前記電圧信号から前記ノイズを前記低減するための手段は、キャパシタを通って前記電圧信号を伝えるための手段を備える、Ｃ２１に記載の装置。
［Ｃ２３］
前記ノイズは、前記増幅するための手段で発生する低周波数ノイズを備える、Ｃ２１に記載の装置。
［Ｃ２４］
前記入力信号は、入力電流信号を備え、前記入力信号を前記増幅するための手段は、前記電圧信号を発生させるために前記入力電流信号のトランスインピーダンス増幅を実行するための手段を備える、Ｃ２１に記載の装置。
［Ｃ２５］
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に基づく、Ｃ２４に記載の装置。
［Ｃ２６］
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に対する、前記増幅するための手段の出力と入力とのに結合されたフィードバックキャパシタの容量の比に基づく、Ｃ２４に記載の装置。
［Ｃ２７］
前記入力信号を前記増幅するための手段は、ソースフォロア増幅器を備える、Ｃ２１に記載の装置。
［Ｃ２８］
前記ＤＣ画素電圧を前記発生させるための手段は、前記ＤＣ画素電圧を発生させるために前記電圧信号の１つ以上のピークを検出するための手段を備える、Ｃ２１に記載の装置。
［Ｃ２９］
前記ＤＣ画素電圧を前記発生させるための手段は、前記ＤＣ画素電圧を発生させるために前記電圧信号の一部をサンプリング及びホールドするための手段を備える、Ｃ２１に記載の装置。
［Ｃ３０］
前記ＤＣ画素電圧を選択的に出力するための手段を更に備える、Ｃ２１に記載の装置。
【手続補正書】
【提出日】平成30年5月28日(2018.5.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
電圧信号を発生させるために入力信号を増幅するように構成された増幅器と、ここにおいて、前記入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、
前記増幅器の出力からノードへの低周波数ノイズの伝播を低減しつつ、前記増幅器の前記出力から前記ノードに前記電圧信号を伝えるように構成された、ハイパスフィルタ特性を有するノイズ低減回路と、ここにおいて、前記低周波数ノイズは、前記電圧信号が周期する周波数より周波数が低い、
前記ノードにおける前記電圧信号に基づいてＤＣ画素電圧を発生させるように構成された回路と
を備える装置。
【請求項２】
前記ノイズ低減回路は、前記増幅器と前記ノードとの間に結合されたキャパシタを備える、請求項１に記載の装置。
【請求項３】
前記低周波数ノイズは、前記増幅器で発生する、請求項１に記載の装置。
【請求項４】
前記入力信号は、入力電流信号を備え、前記増幅器は、前記電圧信号を発生させるために前記入力電流信号のトランスインピーダンス増幅を実行するように構成されたトランスインピーダンス増幅器を備える、請求項１に記載の装置。
【請求項５】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に基づく、請求項４に記載の装置。
【請求項６】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記増幅器の前記出力と入力との間に結合されたフィードバックキャパシタの容量に対する、前記圧電層のセンス容量の比に基づく、請求項４に記載の装置。
【請求項７】
前記増幅器は、ソースフォロア増幅器を備える、請求項１に記載の装置。
【請求項８】
前記回路は、前記電圧信号の１つ以上のピークに実質的に基づいて前記ＤＣ画素電圧を発生させるように構成されたピーク検出器を備える、請求項１に記載の装置。
【請求項９】
前記回路は、前記電圧信号のサンプリングされた部分に実質的に基づいて前記ＤＣ画素電圧を発生させるように構成されたサンプル及びホールド回路を備える、請求項１に記載の装置。
【請求項１０】
前記ＤＣ画素電圧を選択的に出力するように構成された出力回路を更に備える、請求項１に記載の装置。
【請求項１１】
前記増幅器は、
基準電圧を受けるように構成された第１の入力を含む演算増幅器と、
前記演算増幅器の出力と第２の入力との間に結合されたキャパシタと、
前記演算増幅器の前記出力と前記第２の入力との間に結合されたスイッチと
を備え、前記スイッチは、前記キャパシタを放電するために第１の時間インターバルの間閉じられるように構成され、前記スイッチは、前記演算増幅器が前記電圧信号を発生させるように構成された第２の時間インターバルの間開けられるように構成される、
請求項１に記載の装置。
【請求項１２】
前記回路は、
共通モード電圧のソースと、
前記ノードと前記共通モード電圧の前記ソースとの間に結合されたダイオードと、
前記ノードと前記共通モード電圧の前記ソースとの間に結合されたスイッチと
を備え、前記スイッチは、前記ノードにおいて共通モード電圧を設定するため及び前記ダイオードによる前記電圧信号のピーク検出をディセーブルにするために第１の時間インターバルの間閉じられ、前記スイッチは、前記ＤＣ画素電圧を発生させるための、前記ダイオードによる前記電圧信号のピーク検出をイネーブルにするために第２の時間インターバルの間開けられる、
請求項１に記載の装置。
【請求項１３】
前記増幅器は、
前記入力信号を受けるように構成されたゲートと、電圧レールに結合されたドレインと、前記電圧信号を生成するように構成されたソースを含む電界効果トランジスタ（ＦＥＴ）と、
ゲートバイアス電圧のためのソースと、
前記ＦＥＴの前記ゲートと前記ゲートバイアス電圧の前記ソースとの間に結合されたスイッチと
を備え、前記スイッチは、前記ＦＥＴの前記ゲートから電荷を取り除き、前記ＦＥＴ上で前記ゲートバイアス電圧を生成するために第１の時間インターバルの間閉じられるように構成され、前記スイッチは、第２の時間インターバルの間開けられるように構成され、前記ＦＥＴが前記第２の時間インターバルにおいて前記電圧信号を発生させるように構成される、
請求項１に記載の装置。
【請求項１４】
前記増幅器は、
基準電圧を受けるように構成された第１の入力を含む演算増幅器と、
前記演算増幅器の出力と第２の入力との間に結合された第１のキャパシタと、
前記演算増幅器の前記出力と前記第２の入力との間に結合されたスイッチと、ここにおいて、前記スイッチは、前記キャパシタを放電するために第１の時間インターバルの間閉じられるように構成され、前記スイッチは、第２の時間インターバルの間開けられるように構成され、前記演算増幅器が前記第２の時間インターバルにおいて前記電圧信号を発生させるように構成される、
制御信号のソースと、
前記演算増幅器の前記第２の入力と前記制御電圧の前記ソースとの間に結合された第２のキャパシタと
を備え、前記制御信号は、前記演算増幅器の前記出力において共通モード電圧を設定するために前記第１の時間インターバルの間所定の電圧レベルに設定される、
請求項１に記載の装置。
【請求項１５】
前記増幅器の前記出力と前記ノイズ低減回路との間に結合されたスイッチを更に備え、前記スイッチは、前記増幅器が前記電圧信号を発生させる第１の時間インターバルの間閉じられるように構成され、前記スイッチは、前記ＤＣ画素電圧を発生させるために、前記回路が前記電圧信号のピークを検出する第２の時間インターバルの間開けられるように構成される、請求項１に記載の装置。
【請求項１６】
方法であって、
電圧信号を発生させるために入力信号を増幅することと、ここにおいて、前記入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、
前記電圧信号をハイパスフィルタ処理することで前記電圧信号から低周波数ノイズを低減することと、ここにおいて、前記低周波数ノイズは、前記電圧信号が周期する周波数より周波数が低い、
前記低減ノイズ電圧信号に基づいてＤＣ画素電圧を発生させることと
を備える方法。
【請求項１７】
前記電圧信号から前記ノイズを低減することは、キャパシタを通って前記電圧信号を伝えることを備える、請求項１６に記載の方法。
【請求項１８】
前記低周波数ノイズは、前記入力信号の前記増幅に関与する１つ以上のデバイスで発生する、請求項１６に記載の方法。
【請求項１９】
前記入力信号は、入力電流信号を備え、前記入力信号を増幅することは、前記電圧信号を発生させるために前記入力電流信号のトランスインピーダンス増幅を実行することを備える、請求項１６に記載の方法。
【請求項２０】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に基づく、請求項１９に記載の方法。
【請求項２１】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記トランスインピーダンス増幅に関連付けられたフィードバックキャパシタの容量に対する、前記圧電層のセンス容量の比に基づく、請求項１９に記載の方法。
【請求項２２】
前記入力信号を増幅することは、ソースフォロア増幅器を使用して前記入力信号を増幅することを備える、請求項１６に記載の方法。
【請求項２３】
前記ＤＣ画素電圧を発生させることは、前記ＤＣ画素電圧を発生させるために前記電圧信号の１つ以上のピークを検出することを備える、請求項１６に記載の方法。
【請求項２４】
前記ＤＣ画素電圧を発生させることは、前記ＤＣ画素電圧を発生させるために前記電圧信号の一部をサンプリング及びホールドすることを備える、請求項１６に記載の方法。
【請求項２５】
前記ＤＣ画素電圧を選択的に出力することを更に備える、請求項１６に記載の方法。
【請求項２６】
装置であって、
電圧信号を発生させるために入力信号を増幅するための手段と、ここにおいて、前記入力信号は、超音波がイメージング対象アイテムに反射して、圧電層を介して伝播することに応答して発生する、
前記電圧信号をハイパスフィルタ処理することで前記電圧信号から低周波数ノイズを低減するための手段と、ここにおいて、前記低周波数ノイズは、前記電圧信号が周期する周波数より周波数が低い、
前記低減ノイズ電圧信号に基づいてＤＣ画素電圧を発生させるための手段と
を備える装置。
【請求項２７】
前記電圧信号から前記ノイズを前記低減するための手段は、キャパシタを通って前記電圧信号を伝えるための手段を備える、請求項２６に記載の装置。
【請求項２８】
前記ノイズは、前記増幅するための手段で発生する低周波数ノイズを備える、請求項２６に記載の装置。
【請求項２９】
前記入力信号は、入力電流信号を備え、前記入力信号を前記増幅するための手段は、前記電圧信号を発生させるために前記入力電流信号のトランスインピーダンス増幅を実行するための手段を備える、請求項２６に記載の装置。
【請求項３０】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記圧電層のセンス容量に基づく、請求項２９に記載の装置。
【請求項３１】
前記トランスインピーダンス増幅に関連付けられたゲインは、前記増幅するための手段の出力と入力とのに結合されたフィードバックキャパシタの容量に対する、前記圧電層のセンス容量の比に基づく、請求項２９に記載の装置。
【請求項３２】
前記入力信号を前記増幅するための手段は、ソースフォロア増幅器を備える、請求項２６に記載の装置。
【請求項３３】
前記ＤＣ画素電圧を前記発生させるための手段は、前記ＤＣ画素電圧を発生させるために前記電圧信号の１つ以上のピークを検出するための手段を備える、請求項２６に記載の装置。
【請求項３４】
前記ＤＣ画素電圧を前記発生させるための手段は、前記ＤＣ画素電圧を発生させるために前記電圧信号の一部をサンプリング及びホールドするための手段を備える、請求項２６に記載の装置。
【請求項３５】
前記ＤＣ画素電圧を選択的に出力するための手段を更に備える、請求項２６に記載の装置。
【国際調査報告】
2018534958.tif 000020
2018534958.tif 000021
2018534958.tif 000022