(57)【要約】  出力ノードをカスコードゲート上に容量結合することによって出力ノードに対して実質的に遅延なしでカスコードのゲートを動かすカスコード構成が開示される。受動的な結合は、カスコードのゲートを能動的に駆動することの必要性を除去する。いくつかの実施形態では、カスコードゲート上に必要な唯一の回路は、カスコードゲート上のスイングをVmaxと2×Vmaxとの間に制限するバイアス回路であってもよく、ここで、Vmaxはトランジスタデバイス定格である。
2018512812.tif 000002
【特許請求の範囲】
【請求項１】
回路であって、
出力端子および制御端子を有する出力トランジスタデバイスと、
前記出力端子上の出力信号を継続的に追跡する結合信号により前記制御端子を駆動するように構成される、前記制御端子と前記出力端子との間の容量結合と、
前記制御端子に接続されるバイアス回路であって、前記制御端子上に駆動信号を提供するために前記結合信号と組み合わされるDCバイアス電圧を提供するように構成され、前記DCバイアス電圧の電圧レベルを第1の電圧レベルと第2の電圧レベルとの間に維持するために実質的に遅延なしで前記駆動信号の電圧レベルの変化に応答するようにさらに構成される、バイアス回路と
を備える、回路。
【請求項２】
第1のトランジスタデバイスおよび第2のトランジスタデバイスをさらに備え、前記第2のトランジスタデバイスが前記第1のトランジスタデバイスのカスコードであり、前記第1のトランジスタデバイスが入力電圧への接続のために構成される入力端子を有し、前記容量結合が、
前記出力トランジスタデバイスの前記制御端子と前記出力トランジスタデバイスの前記出力端子との間の第1のキャパシタンスと、
前記第1のトランジスタデバイスの前記入力端子と前記出力トランジスタデバイスの前記制御端子との間の第2のキャパシタンスと
を備える、請求項1に記載の回路。
【請求項３】
前記出力トランジスタデバイスの前記制御端子と前記出力トランジスタデバイスの前記出力端子との間の前記容量結合が、前記制御端子と前記出力端子との間の寄生容量を備える、請求項1に記載の回路。
【請求項４】
前記出力トランジスタデバイスの前記制御端子と前記出力トランジスタデバイスの前記出力端子との間の前記容量結合が、前記制御端子と前記出力端子との間に接続されるキャパシタを備える、請求項1に記載の回路。
【請求項５】
第4のトランジスタデバイスと、
前記第4のトランジスタデバイスのカスコードとして接続される第5のトランジスタデバイスと、
前記第5のトランジスタデバイスのカスコードとして接続される第2の出力トランジスタデバイスであって、出力端子および制御端子を有する、第2の出力トランジスタデバイスと、
前記出力端子上の出力信号を継続的に追跡する結合信号により前記制御端子を駆動するように構成される、前記制御端子と前記出力端子との間の容量結合と、
前記制御端子に接続されるバイアス回路であって、前記制御端子上に駆動信号を提供するために前記結合信号と組み合わされるDCバイアス電圧を提供するように構成され、前記DCバイアス電圧の電圧レベルを第1の電圧レベルと第2の電圧レベルとの間に維持するために遅延なしで前記駆動信号の電圧レベルの変化に応答するようにさらに構成される、バイアス回路と
をさらに備える、請求項1に記載の回路。
【請求項６】
前記第2の出力トランジスタデバイスの前記制御端子と前記第2の出力トランジスタデバイスの前記出力端子との間の前記容量結合が、前記制御端子と前記出力端子との間の寄生容量を備える、請求項5に記載の回路。
【請求項７】
前記第2の出力トランジスタデバイスの前記制御端子と前記第2の出力トランジスタデバイスの前記出力端子との間の前記容量結合が、前記制御端子と前記出力端子との間に接続されるキャパシタを備える、請求項5に記載の回路。
【請求項８】
回路であって、
第1のトランジスタ、第2のトランジスタ、および第3のトランジスタを備える第1のスタックであって、前記第3のトランジスタが制御端子および出力端子を備える、第1のスタックと、
ノードにおいて前記第1のスタックに接続される第2のスタックと、
前記第3のトランジスタの前記制御端子に接続されるバイアス回路と、
前記出力端子における出力信号を結合信号として前記制御端子に結合するように構成される、前記第3のトランジスタの前記制御端子と前記第3のトランジスタの前記出力端子との間の容量結合と
を備え、
前記バイアス回路が、前記制御端子上の駆動信号を生成するために前記結合信号と組み合わされるDCバイアス電圧を提供するように構成され、実質的に遅延なしで前記駆動信号の電圧レベルの変化に応答し、かつ前記駆動信号の前記電圧レベルが変化するときに前記DCバイアス電圧の電圧レベルを第1の電圧レベルと第2の電圧レベルとの間に維持するようにさらに構成される、回路。
【請求項９】
前記容量結合が、前記第3のトランジスタデバイスの前記出力端子と前記第3のトランジスタデバイスの前記制御端子との間の寄生容量を備える、請求項8に記載の回路。
【請求項１０】
前記容量結合が、前記第3のトランジスタデバイスの前記出力端子と前記第3のトランジスタデバイスの前記制御端子との間の明示的なキャパシタを備える、請求項8に記載の回路。
【請求項１１】
前記第1のトランジスタデバイスと前記第3のトランジスタデバイスとの間に接続されるキャパシタをさらに備える、請求項8に記載の回路。
【請求項１２】
前記第2のスタックが、
第4のトランジスタデバイスと、
前記第4のトランジスタデバイスのカスコードとして接続される第5のトランジスタデバイスと、
前記第5のトランジスタデバイスのカスコードとして接続される第6のトランジスタデバイスであって、出力端子および制御端子を有する、第6のトランジスタデバイスと、
前記第6のトランジスタデバイスの前記出力端子上の出力信号を継続的に追跡する結合信号を前記制御端子に結合するように構成される、前記第6のトランジスタデバイスの前記制御端子と前記第6のトランジスタデバイスの前記出力端子との間の容量結合と、
前記制御端子上の駆動信号を生成するために前記結合信号と組み合わされるDCバイアス電圧を提供するように構成されるバイアス回路であって、前記駆動信号の前記電圧レベルが変化するときに前記DCバイアス電圧の電圧レベルを第1の電圧レベルと第2の電圧レベルとの間に維持するために実質的に遅延なしで前記駆動信号の電圧レベルの変化に応答するようにさらに構成される、バイアス回路と
を備える、請求項8に記載の回路。
【請求項１３】
トランジスタにおける方法であって、
前記トランジスタの出力端子と前記トランジスタの制御端子との間の容量結合を使用して、前記出力端子における分割出力信号を結合信号として前記制御端子に提供するステップと、
DCバイアス電圧を生成するステップと、
前記DCバイアス電圧を前記結合信号と組み合わせることによって前記トランジスタの前記制御端子上に駆動信号を提供するステップと、
前記DCバイアス電圧の電圧レベルを第1の電圧レベルと第2の電圧レベルとの間に維持することによって、実質的に遅延なしで前記駆動信号の電圧レベルの変化に応答するステップと
備える、方法。
【請求項１４】
前記容量結合が、前記出力端子と前記制御端子との間の寄生容量を備える、請求項13に記載の方法。
【請求項１５】
前記容量結合が、電力レールと前記制御端子との間に接続されるキャパシタをさらに備え、前記キャパシタおよび前記寄生容量が容量分圧器を規定する、請求項14に記載の方法。
【請求項１６】
前記容量結合が、容量分圧器を規定するために、前記出力端子と前記制御端子との間に接続される第1のキャパシタと、電力レールと前記制御端子との間に接続される第2のキャパシタとを備える、請求項13に記載の方法。
【請求項１７】
回路であって、
前記回路内のトランジスタの出力端子と前記トランジスタの制御端子との間の容量結合を使用して、前記出力端子における分割出力信号を結合信号として前記制御端子に提供するための手段と、
DCバイアス電圧を生成するための手段と、
前記DCバイアス電圧を前記結合信号と組み合わせることによって前記トランジスタの前記制御端子上に駆動信号を提供するための手段と、
前記DCバイアス電圧の電圧レベルを第1の電圧レベルと第2の電圧レベルとの間に維持するために実質的に遅延なしで前記駆動信号の電圧レベルの変化に応答するための手段と
備える、回路。
【請求項１８】
前記容量結合が、前記出力端子と前記制御端子との間の寄生容量を備える、請求項17に記載の回路。
【請求項１９】
前記容量結合が、電力レールと前記制御端子との間に接続されるキャパシタをさらに備え、前記キャパシタおよび前記寄生容量が容量分圧器を規定する、請求項18に記載の回路。
【請求項２０】
前記容量結合が、容量分圧器を規定するために、前記出力端子と前記制御端子との間に接続される第1のキャパシタと、電力レールと前記制御端子との間に接続される第2のキャパシタとを備える、請求項17に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、2015年3月27日に出願した米国出願第14/671,553号の優先権を主張するものであり、その内容の全体がすべての目的のために参照により本明細書に組み込まれる。
【背景技術】
【０００２】
別段に規定されていない限り、上記は、本明細書に記載の特許請求の範囲に対する従来技術であるとは認められず、そのようなものとして解釈されるべきではない。
【０００３】
現代のポータブルアプリケーションは、Liイオン電池に直接接続する電力管理デバイスを必要とする場合がある。そのような構成は、電力管理デバイスの検知回路を4.8V以上の電圧にかけることが可能である。28nm CMOS技術では、標準的なIOデバイスは、約2.3Vの最大定格(Vmax)を有することが可能である。5VのVmaxを有する高電圧デバイスを28nm技術において作製することが可能であるが、マスクのコストが著しく高くなり、電力効率の低下を招く。Vmaxは、一般に、デバイスのゲートソース電圧(Vgs)またはゲートドレイン電圧(Vgd)を指す。
【０００４】
単にこの点を示すために、図4は、28nm技術FETを使用した電力段の一例を示す。この例では、Vmaxが2.3Vで、入力電圧Vinが3×Vmaxであると仮定されたい。したがって、電力段の出力Voutは、0Vから3×Vmaxまでスイングする。Q1およびQ2のゲートは、たとえば、スイッチング電源、D級増幅器などのゲートドライバによって駆動されてもよい。図4は、電力段が3×Vmaxを出力するスイッチング電源の構成を示す。Voutが3×Vmaxを出力するために、Q2のゲートは、Q2をターンオフするように接地される必要がある(Q1のゲートは、Q1をターンオンするように2×Vmaxに駆動される)。しかしながら、ドレインが3×VmaxであるときにデバイスQ2のゲートをグランドに駆動することは、Q2のVgdがそのVmax定格を超える条件を作り出し、そのことによって、経時的にゲート酸化物層を絶縁破壊させることが可能である。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示による回路は、出力端子および制御端子を有する出力トランジスタを含んでもよい。制御端子と出力端子との間の容量結合は、出力端子上の出力信号を継続的に追跡する結合信号により制御端子を駆動するように構成されてもよい。制御端子に接続されるバイアス回路は、制御端子上に駆動信号を提供するために結合信号と組み合わせられるDCバイアス電圧を提供するように構成されてもよい。
【０００６】
いくつかの態様では、回路は、第1のトランジスタデバイスおよび第2のトランジスタデバイスをさらに含んでもよい。第2のトランジスタデバイスは、第1のトランジスタデバイスのカスコードであってもよい。第1のトランジスタデバイスは、入力電圧への接続のために構成される入力端子を有する場合があり、容量結合は、出力トランジスタデバイスの制御端子と出力トランジスタデバイスの出力端子との間の第1のキャパシタンスと、第1のトランジスタデバイスの入力端子と出力トランジスタデバイスの制御端子との間の第2のキャパシタンスとを含む。
【０００７】
いくつかの態様では、出力トランジスタデバイスの制御端子と出力トランジスタデバイスの出力端子との間の容量結合は、制御端子と出力端子との間の寄生容量であってもよい。いくつかの態様では、容量結合は、制御端子と出力端子との間に接続されるキャパシタであってもよい。
【０００８】
本開示による回路は、第1のトランジスタ、第2のトランジスタ、および第3のトランジスタを備える第1のスタックを含んでもよい。第3のトランジスタは、制御端子および出力端子を有してもよい。回路は、ノードにおいて第1のスタックに接続される第2のスタックをさらに含んでもよい。バイアス回路は、第3のトランジスタデバイスの制御端子に接続されてもよい。第3のトランジスタの制御端子と第3のトランジスタの出力端子との間の容量結合は、出力端子における出力信号を結合信号として制御端子に結合するように構成されてもよい。
【０００９】
バイアス回路は、制御端子上の駆動信号を生成するために結合信号と組み合わせられるDCバイアス電圧を提供するように構成されてもよい。バイアス回路は、実質的に遅延なしで、駆動信号の電圧レベルの変化に応答し、駆動信号の電圧レベルの変化に応答して、第1の電圧レベルと第2の電圧レベルとの間に維持するためにDCバイアス電圧の電圧レベルを変化させるようにさらに構成されてもよい。
【００１０】
いくつかの態様では、容量結合は、第3のトランジスタデバイスの出力端子と第3のトランジスタデバイスの制御端子との間の寄生容量を含んでもよい。いくつかの態様では、容量結合は、第3のトランジスタデバイスの出力端子と第3のトランジスタデバイスの制御端子との間の第2のキャパシタをさらに含んでもよい。
【００１１】
本開示による回路における方法は、出力端子と制御端子との間の容量結合を使用して、トランジスタの出力端子における分割出力信号を結合信号としてトランジスタの制御端子に提供するステップを含んでもよい。DCバイアス電圧は、トランジスタの制御端子上に駆動信号を提供するために、生成され、結合信号と組み合わせられてもよい。本方法は、第1の電圧レベルと第2の電圧レベルとの間に維持するためにDCバイアス電圧の電圧レベルを変化させることによって、実質的に遅延なしで、駆動信号の電圧レベルの変化に応答するステップを含んでもよい。
【００１２】
本開示による回路は、出力端子と制御端子との間の容量結合を使用して、回路内のトランジスタの出力端子における分割出力信号を結合信号としてトランジスタの制御端子に提供するための手段と、DCバイアス電圧を生成する手段と、DCバイアス電圧を結合信号と組み合わせることによってトランジスタの制御端子上に駆動信号を提供するための手段と、第1の電圧レベルと第2の電圧レベルとの間に維持するためにDCバイアス電圧の電圧レベルを変化させることによって、実質的に遅延なしで、駆動信号の電圧レベルの変化に応答するための手段とを含んでもよい。
【００１３】
以下の詳細な説明および添付の図面は、本開示の性質および利点のより深い理解を提供する。
【００１４】
以下の議論および特に図面に関して、示される詳細が、例示的な議論のための例を表し、本開示の原理および概念的態様の説明を提供するために提示されることが強調される。この点に関して、本開示の基本的な理解のために必要であるものを超える実施態様の詳細を示すための試みはなされていない。以下の議論は、図面に関連して、本開示による実施形態がどのようにして実践され得るのかを当業者に明白にする。
【図面の簡単な説明】
【００１５】
【図１】本開示の実施形態による電源のハイレベルブロック図である。
【図２】本開示によるカスコードスタックを示す図である。
【図２Ａ】本開示によるカスコードスタックを示す図である。
【図３】バイアス回路の一例を示す図である。
【図４】従来の設計を示す図である。
【発明を実施するための形態】
【００１６】
以下の説明において、説明のために、本開示の完全な理解を提供するために多数の例および特定の詳細が示される。しかしながら、特許請求の範囲に示されている本開示には、単独で、または以下で説明される他の特徴と組み合わせて、これらの例における特徴のうちのいくつかまたはすべてを含めてもよいこと、また、本明細書において説明する特徴および概念の変更形態および等価物をさらに含めてもよいことが当業者には明らかであろう。
【００１７】
図1は、入力供給電圧Vinから出力電圧Voutを供給するために本開示に従って構成されるスイッチング電源10を示す。図1に示す構成は、バックコンバータを表す。しかしながら、たとえば、ブーストコンバータ、D級増幅器などの、任意のスイッチング電源アーキテクチャが、本開示に従って構成されてもよいことを当業者は了解されよう。制御セクション12は、ゲートドライバセクション14を制御するためのフィードバック信号としてスイッチング電源10の出力電圧Voutを受け取ってもよい。ゲートドライバセクション14は、HIサイドスタック102を駆動するために駆動信号14aを生成し、LOサイドスタック104を駆動するために駆動信号14bを生成してもよい。インダクタLおよび出力キャパシタCoutが、バックコンバータを完結する場合がある。
【００１８】
図2に示すように、いくつかの実施形態では、HIサイドスタック102およびLOサイドスタック104は各々、カスコードスタック構成を備えてもよい。HIサイドスタック102とLOサイドスタック104は、出力ノード203において接続してもよい。説明の目的で、供給電圧Vinは3×Vmaxであり、Voutは0Vと3×Vmaxとの間でスイングすることができ、Vmaxは最大トランジスタ電圧Vgdを表す。たとえば、Vmaxが1.8Vである場合、Voutは0Vから5.4Vまでスイングすることができる。Vin=3×Vmaxで、Vmaxが1.8Vである構成では、HIサイドスタック102は、3つのトランジスタデバイスP1、P2、P3を備えてもよい。いくつかの実施形態では、トランジスタデバイスは、PMOSデバイスであってもよい。同様に、LOサイドスタック104は、いくつかの実施形態ではNMOSデバイスである場合がある、3つのトランジスタデバイスN1、N2、N3を備えてもよい。HIサイドスタック102およびLOサイドスタック104は、VinおよびVmaxなどのパラメータに応じて様々な数のトランジスタで構成されてもよいことが了解されよう。
【００１９】
いくつかの実施形態では、HIサイド駆動信号14aは、P1のゲートに結合されてもよい。HIサイド駆動信号14aは、3×Vmaxと2×Vmaxとの間でスイングするパルスであってもよい。LOサイド駆動信号14bは、N1のゲートに結合されてもよい。LOサイド駆動信号14bは、0VとVmaxとの間でスイングするパルスであってもよい。本開示によれば、P2およびN2のゲートは、ゲート駆動回路によっては駆動されず、固定電圧においてバイアスされてもよい。いくつかの実施形態では、たとえば、P2のゲートは、2×Vmaxの固定DCレベルにおいてバイアスされてもよく、同様に、N2のゲートは、Vmaxの固定DCレベルにおいてバイアスされてもよい。
【００２０】
本開示によれば、バイアス回路212が、P3のゲートに接続されてもよい。バイアスキャパシタCpが、Vinの供給レールと、P3のゲートとの間に接続されてもよい。バイアス回路214が、N3のゲートに接続されてもよく、バイアスキャパシタCnが、接地電位と、N3のゲートとの間に接続されてもよい。バイアス回路212、214は、DCバイアスVbias±Δを生成するための手段として構成されてもよい。Vbiasは、2×VmaxとVmaxとの間の値であってもよい。いくつかの実施形態では、たとえば、Vbiasは1.5×Vmaxであってもよい。
【００２１】
P3のドレインは、P3のゲートに容量結合され、したがって、ノード203において、出力信号を結合信号としてP3のゲートに結合する場合がある。バイアス回路212の出力は、P3のゲート上に駆動信号を提供するための手段としてその結合信号と組み合わせられてもよい。同様に、N3のドレインは、N3のゲートに容量結合され、したがって、ノード203において、出力信号を結合信号としてN3のゲートに結合する場合がある。バイアス回路214の出力は、N3のゲート上に駆動信号を提供するための手段としてその結合信号と組み合わせられてもよい。
【００２２】
いくつかの実施形態では、トランジスタP3およびN3のそれぞれの寄生容量Cx1、Cx2は、それぞれの容量結合を提供する場合がある。寄生容量が、ゲート領域およびドレイン領域などのトランジスタデバイスの構造物内に生じることを当業者は理解されよう。他の実施形態では、明示的なキャパシタが使用される場合がある。図2Aは、たとえば、それぞれの寄生容量Cx1、Cx2に加えて、明示的な容量性素子C1、C2を使用した一実施形態を示す。容量性素子C1、C2は、トランジスタP3およびN3が明示的なデバイスまたは個別のデバイスであるのと同様に、明示的なデバイスまたは個別のデバイスである。
【００２３】
図3は、本開示のいくつかの実施形態による、図2に示すバイアス回路212の例示的な例を示す。バイアス回路214は、同様に構成されてもよい。
【００２４】
Vbias電圧は、バイアス回路212のDCバイアスレベルを設定する。ノード302は、図2に示すように、P3のゲートに接続する。P3のゲートにおける電圧がVbiasから量Δだけ(上または下に)偏位するとき、トランジスタMNsrcまたはMPsnkは、補償するためにターンオンする。いくつかの実施形態では、ΔはトランジスタのVth(しきい値電圧)であってもよい。いくつかの実施形態では、追加の補償(Rsrc、MPsrc、およびRsnk、MNsnk)を提供することができる。
【００２５】
動作時、ノード302における電圧がVbias+Δを超えて生じる場合、このイベントは、ノード302における電圧を抑えるための補償としてMPsnkをターンオンする。ノード302における電圧がVbias+Δに達するか、またはVbias+Δ未満まで落ちるとき、MPsnkはターンオフする。Rsnkにわたってどのくらいの電流がシンクされているかに応じて、MNsnkは、さらなる補償を提供するためにターンオンする場合もある。
【００２６】
逆に、ノード302における電圧がVbias-Δ未満まで落ちる場合、このイベントは、ノード302における電圧を押し上げるための補償としてMNsrcをターンオンする。ノード302における電圧がVbias-Δに達するか、またはVbias-Δを超えるとき、MNsrcはターンオフする。Rsrcにわたってどのくらいの電流がソーシングされているかに応じて、MPsrcは、さらなる補償を提供するためにターンオンする場合もある。
【００２７】
したがって、図3に示すバイアス回路212は、リアルタイムでVbias+ΔとVbias-Δとの間のDCバイアスレベルを維持することができ、唯一の遅延は、バイアス回路212を備えるトランジスタデバイス間の信号伝搬遅延によるものである。バイアス回路212は、Vbias+ΔとVbias-Δとの間のDCバイアス電圧を維持するために、実質的に遅延なしで、ノード302における電圧レベルの変化に応答するための手段の一例を示す。図3に示す回路が、本開示のいくつかの実施形態によるバイアス回路を示すにすぎないことが当然了解されよう。当業者は、他の等価回路を容易に実装することができる。
【００２８】
次に、図2に示すカスコードスタックの動作の簡単な説明を与える。ゲートドライバセクション14(図1)は、HIサイドスタック102およびLOサイドスタック104を導通状態と非導通状態との間で循環させることができる。たとえば、ゲートドライバセクション14がHIサイドスタック102を導通させるとき、LOサイドスタック104は非導通にさせられ、逆に、ゲートドライバセクション14がHIサイドスタック102を非導通にさせるとき、LOサイドスタック104は導通させられる。
【００２９】
第1のサイクルでは、たとえば、HIサイドスタック102が導通させられ、LOサイドスタック104が非導通にさせられると仮定されたい。HIサイドスタック102上で、ゲートドライバセクション14は、P1をターンオンするためにP1のゲートを2×Vmaxにすることができる。その結果、ノード201における電圧は、3×Vmaxまで上昇する。P2のゲートが2×VmaxにDCバイアスされるので、P2はターンオンする。その結果、ノード202における電圧は、3×Vmaxまで上昇する。
【００３０】
バイアス回路212が、P3のゲートにおいて、バイアス電圧Vbiasを2×VmaxとVmaxとの間で提供することを上記の説明から思い起こされたい。したがって、ノード202が3×Vmaxであるので、P3はターンオンする。ノード203における電圧が3×Vmaxまで上昇するのと同時に、P3のゲート電圧は、ノード203における出力電圧の少なくとも一部をP3のゲートに結合する、容量結合(たとえば、Cx1)によっても上昇する。たとえば、バイアスキャパシタCpおよびCx1(または図2AのC1)は、ノード203における出力電圧の分割部分をP3のゲートに提供するための手段として構成される容量分圧器を規定する場合がある。容量結合の結果として、P3におけるゲート電圧は、P3のVgdがVmaxを超えないように、実質的に遅延なしで、ノード203における出力電圧をリアルタイムで追跡することができる。バイアス回路212がP3のゲート電圧を2×VmaxとVmaxとの間に維持するように構成されるので、P3のゲート電圧は、ノード203が3×Vmaxまで上昇し続けるとき、2×Vmaxの最大電圧に制限(固定)される。
【００３１】
LOサイドスタック104の動作を参照すると、第1のサイクルでは、ゲートドライバセクション14は、LOサイドスタック104を非導通状態にする場合がある。ゲートドライバセクション14は、N1のゲートを接地電位にし、したがって、N1をターンオフする場合がある。N2のゲートがVmaxにDCバイアスされるので、ノード205は、Vmaxまで上昇し、したがって、N2が確実にオフになる。
【００３２】
N3において、ノード203における電圧が3×Vmaxまで上昇するのと同時に、N3のゲート電圧は、ノード203における出力電圧の少なくとも一部をN3のゲートに結合する、容量結合(たとえば、Cx2)によっても上昇する。たとえば、バイアスキャパシタCnおよびCx2(または図2AのC2)は、ノード203における出力電圧の分割部分をN3のゲートに提供する容量分圧器を規定する場合がある。その結果、N3におけるゲート電圧は、N3のVgdがVmaxを超えないように、実質的に遅延なしで、ノード203における出力電圧をリアルタイムで追跡することができる。バイアス回路214がN3のゲート電圧を2×VmaxとVmaxとの間に維持するように構成されるので、N3のゲート電圧は、ノード203が3×Vmaxまで上昇し続けるとき、2×Vmaxに制限(固定)される。ノード204における電圧がN3のゲート電圧すなわち2×Vmaxまで上昇し、したがって、N3が確実にオフになる。N3の最大ゲート電圧を2×Vmaxに制限することによって、N3のVgdは、ノード203における電圧が3×Vmaxに達するとき、N3のVmax定格を超えない。
【００３３】
次に、HIサイドスタック102を非導通にすることができ、LOサイドスタック104を導通させることができる、第1のサイクルに続く第2のサイクルを考察されたい。LOサイドスタック104上で、ゲートドライバセクション14は、N1のゲートをVmaxにし、したがって、N1をターンオンし、ノード205を接地電位に持ってきてもよい。N2のゲートがVmaxにDCバイアスされるので、N2もターンオンし、ノード204を接地電位に持ってくる。N3のゲート電圧が2×Vmaxであることを第1のサイクルから思い起こされたい。したがって、N3はターンオンし、ノード203は、3×Vmaxから接地電位になる。ノード203が接地電位になると同時に、N3のゲート電圧は、実質的に遅延なしで、ノード203における出力信号をリアルタイムで追跡するとき、容量結合(たとえば、Cx2)によっても下降する。しかしながら、バイアス回路214は、N3のゲートにおける最小電圧レベルをVmaxに制限する。
【００３４】
HIサイドスタック102を参照すると、第2のサイクルでは、ゲートドライバセクション14は、HIサイドスタック102を非導通状態にすることができる。ゲートドライバセクション14は、P1のゲートを3×Vmaxにすることができ、P1をターンオフする。P1がオフ状態である場合、ノード201における電圧は、P2のゲート電圧すなわち2×Vmaxと等しくなり、したがって、P2をターンオフする。同様に、P2がオフ状態である場合、ノード202における電圧は、P3におけるゲート電圧と等しくなる。P3のゲート電圧が2×Vmaxであり、その結果、ノード202が2×Vmaxになり、P3がターンオフすることを第1のサイクルから思い起こされたい。
【００３５】
ノード203が3×Vmaxから接地電位になると同時に、P3のゲート電圧は、実質的に遅延なしで、ノード203における出力信号をリアルタイムで追跡するとき、容量結合(たとえば、Cx1)によっても下降する。しかしながら、バイアス回路212は、P3のゲートにおける最小電圧レベルをVmaxに制限する。P3の最小ゲート電圧をVmaxに制限することによって、P3のVgdは、ノード203における電圧が接地電位まで下降するとき、P3のVmax定格を超えない。
【００３６】
上記の説明は、本開示の様々な実施形態を、特定の実施形態の態様がどのように実装される場合があるのかの例とともに示す。上記の例は、それらの実施形態にすぎないと見なされるべきではなく、以下の特許請求の範囲によって規定される特定の実施形態の融通性および利点を示すために提示されている。上記の開示および以下の特許請求の範囲に基づいて、特許請求の範囲によって規定される本開示の範囲から逸脱することなく、他の構成、実施形態、実装形態、および等価物が採用されてもよい。
【符号の説明】
【００３７】
10  スイッチング電源
12  制御セクション
14  ゲートドライバセクション
14a  駆動信号、HIサイド駆動信号
14b  駆動信号、LOサイド駆動信号
102  HIサイドスタック
104  LOサイドスタック
201  ノード
202  ノード
203  ノード
204  ノード
205  ノード
212  バイアス回路
214  バイアス回路
302  ノード
【図１】
2018512812.tif 000003
【図２】
2018512812.tif 000004
【図２Ａ】
2018512812.tif 000005
【図３】
2018512812.tif 000006
【図４】
2018512812.tif 000007
【手続補正書】
【提出日】平成29年9月28日(2017.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
回路であって、
出力端子および制御端子を有する出力トランジスタデバイスと、
前記出力端子上の出力信号を継続的に追跡する結合信号により前記制御端子を駆動するように構成される、前記制御端子と前記出力端子との間の容量結合と、
前記制御端子に接続されるバイアス回路であって、前記制御端子上に駆動信号を提供するために前記結合信号と組み合わされるDCバイアス電圧を提供するように構成され、前記駆動信号の電圧レベルを第1の電圧レベルと第2の電圧レベルとの間に維持するために前記バイアス回路内の1つまたは複数の信号伝播遅延に対応する遅延で前記駆動信号の電圧レベルの変化に応答するようにさらに構成される、バイアス回路と
を備える、回路。
【請求項２】
第1のトランジスタデバイスおよび第2のトランジスタデバイスをさらに備え、前記第2のトランジスタデバイスが前記第1のトランジスタデバイスのカスコードであり、前記第1のトランジスタデバイスが入力電圧への接続のために構成される入力端子を有し、前記容量結合が、
前記出力トランジスタデバイスの前記制御端子と前記出力トランジスタデバイスの前記出力端子との間の第1のキャパシタンスと、
前記第1のトランジスタデバイスの前記入力端子と前記出力トランジスタデバイスの前記制御端子との間の第2のキャパシタンスと
を備える、請求項1に記載の回路。
【請求項３】
前記出力トランジスタデバイスの前記制御端子と前記出力トランジスタデバイスの前記出力端子との間の前記容量結合が、前記制御端子と前記出力端子との間の寄生容量を備える、請求項1に記載の回路。
【請求項４】
前記出力トランジスタデバイスの前記制御端子と前記出力トランジスタデバイスの前記出力端子との間の前記容量結合が、前記制御端子と前記出力端子との間に接続されるキャパシタを備える、請求項1に記載の回路。
【請求項５】
第4のトランジスタデバイスと、
前記第4のトランジスタデバイスのカスコードとして接続される第5のトランジスタデバイスと、
前記第5のトランジスタデバイスのカスコードとして接続される第2の出力トランジスタデバイスであって、第2の出力端子および第2の制御端子を有する、第2の出力トランジスタデバイスと、
前記第2の出力端子上の第2の出力信号を継続的に追跡する第2の結合信号により前記第2の制御端子を駆動するように構成される、前記第2の制御端子と前記第2の出力端子との間の第2の容量結合と、
前記第2の制御端子に接続される第2のバイアス回路であって、前記第2の制御端子上に第2の駆動信号を提供するために前記第2の結合信号と組み合わされる第2のDCバイアス電圧を提供するように構成され、前記第2の駆動信号の電圧レベルを第3の電圧レベルと第4の電圧レベルとの間に維持するために前記第2のバイアス回路内の1つまたは複数の第2の信号伝播遅延に対応する第2の遅延で前記第2の駆動信号の電圧レベルの変化に応答するようにさらに構成される、第2のバイアス回路と
をさらに備える、請求項1に記載の回路。
【請求項６】
前記第2の出力トランジスタデバイスの前記第2の制御端子と前記第2の出力トランジスタデバイスの前記第2の出力端子との間の前記第2の容量結合が、前記第2の制御端子と前記第2の出力端子との間の第2の寄生容量を備える、請求項5に記載の回路。
【請求項７】
前記第2の出力トランジスタデバイスの前記第2の制御端子と前記第2の出力トランジスタデバイスの前記第2の出力端子との間の前記第2の容量結合が、前記第2の制御端子と前記第2の出力端子との間に接続される第2のキャパシタを備える、請求項5に記載の回路。
【請求項８】
回路であって、
第1のトランジスタ、第2のトランジスタ、および第3のトランジスタを備える第1のスタックであって、前記第3のトランジスタが制御端子および出力端子を備える、第1のスタックと、
ノードにおいて前記第1のスタックに接続される第2のスタックと、
前記第3のトランジスタの前記制御端子に接続されるバイアス回路と、
前記出力端子における出力信号を結合信号として前記制御端子に結合するように構成される、前記第3のトランジスタの前記制御端子と前記第3のトランジスタの前記出力端子との間の容量結合と
を備え、
前記バイアス回路が、前記制御端子上の駆動信号を生成するために前記結合信号と組み合わされるDCバイアス電圧を提供するように構成され、前記バイアス回路内の1つまたは複数の信号伝播遅延に対応する遅延で前記駆動信号の電圧レベルの変化に応答し、かつ前記駆動信号の前記電圧レベルが変化するときに前記駆動信号の電圧レベルを第1の電圧レベルと第2の電圧レベルとの間に維持するようにさらに構成される、回路。
【請求項９】
前記容量結合が、前記第3のトランジスタデバイスの前記出力端子と前記第3のトランジスタデバイスの前記制御端子との間の寄生容量を備える、請求項8に記載の回路。
【請求項１０】
前記容量結合が、前記第3のトランジスタデバイスの前記出力端子と前記第3のトランジスタデバイスの前記制御端子との間の明示的なキャパシタを備える、請求項8に記載の回路。
【請求項１１】
前記第1のトランジスタデバイスと前記第3のトランジスタデバイスとの間に接続されるキャパシタをさらに備える、請求項8に記載の回路。
【請求項１２】
前記第2のスタックが、
第4のトランジスタデバイスと、
前記第4のトランジスタデバイスのカスコードとして接続される第5のトランジスタデバイスと、
前記第5のトランジスタデバイスのカスコードとして接続される第6のトランジスタデバイスであって、第2の出力端子および第2の制御端子を有する、第6のトランジスタデバイスと、
前記第6のトランジスタデバイスの前記第2の出力端子上の第2の出力信号を継続的に追跡する第2の結合信号を前記第2の制御端子に結合するように構成される、前記第6のトランジスタデバイスの前記第2の制御端子と前記第6のトランジスタデバイスの前記第2の出力端子との間の第2の容量結合と、
前記第2の制御端子上の第2の駆動信号を生成するために前記第2の結合信号と組み合わされる第2のDCバイアス電圧を提供するように構成される第2のバイアス回路であって、前記第2の駆動信号の電圧レベルを第3の電圧レベルと第4の電圧レベルとの間に維持するために前記第2のバイアス回路内の1つまたは複数の第2の信号伝播遅延に対応する第2の遅延で前記第2の駆動信号の第2の電圧レベルの変化に応答するようにさらに構成される、第2のバイアス回路と
を備える、請求項8に記載の回路。
【請求項１３】
トランジスタにおける方法であって、
前記トランジスタの出力端子と前記トランジスタの制御端子との間の容量結合を使用して、前記出力端子における分割出力信号を結合信号として前記制御端子に提供するステップと、
DCバイアス電圧を生成するステップと、
前記DCバイアス電圧を前記結合信号と組み合わせることによって前記トランジスタの前記制御端子上に駆動信号を提供するステップと、
前記駆動信号の電圧レベルを第1の電圧レベルと第2の電圧レベルとの間に維持することによって、1つまたは複数の信号伝播遅延に対応する遅延で前記駆動信号の電圧レベルの変化に応答するステップと
備える、方法。
【請求項１４】
前記容量結合が、前記出力端子と前記制御端子との間の寄生容量を備える、請求項13に記載の方法。
【請求項１５】
前記容量結合が、電力レールと前記制御端子との間に接続されるキャパシタをさらに備え、前記キャパシタおよび前記寄生容量が容量分圧器を規定する、請求項14に記載の方法。
【請求項１６】
前記容量結合が、容量分圧器を規定するために、前記出力端子と前記制御端子との間に接続される第1のキャパシタと、電力レールと前記制御端子との間に接続される第2のキャパシタとを備える、請求項13に記載の方法。
【請求項１７】
回路であって、
前記回路内のトランジスタの出力端子と前記トランジスタの制御端子との間の容量結合を使用して、前記出力端子における分割出力信号を結合信号として前記制御端子に提供するための手段と、
DCバイアス電圧を生成するための手段と、
前記DCバイアス電圧を前記結合信号と組み合わせることによって前記トランジスタの前記制御端子上に駆動信号を提供するための手段と、
前記DCバイアス電圧の電圧レベルを第1の電圧レベルと第2の電圧レベルとの間に維持するために1つまたは複数の信号伝播遅延に対応する遅延で前記駆動信号の電圧レベルの変化に応答するための手段と
備える、回路。
【請求項１８】
前記容量結合が、前記出力端子と前記制御端子との間の寄生容量を備える、請求項17に記載の回路。
【請求項１９】
前記容量結合が、電力レールと前記制御端子との間に接続されるキャパシタをさらに備え、前記キャパシタおよび前記寄生容量が容量分圧器を規定する、請求項18に記載の回路。
【請求項２０】
前記容量結合が、容量分圧器を規定するために、前記出力端子と前記制御端子との間に接続される第1のキャパシタと、電力レールと前記制御端子との間に接続される第2のキャパシタとを備える、請求項17に記載の回路。
【国際調査報告】
2018512812.tif 000008
2018512812.tif 000009
2018512812.tif 000010