(57)【要約】  説明する例において、半導体デバイス（１００）が、第１のゲート（１２８）と第１のゲートに横方向に近接する第２のゲート（１３０）とを含む、スプリットゲート横方向拡張ドレインＭＯＳトランジスタ（１０８）を含む。第１のゲートは、１０ナノメートル〜２５０ナノメートルのギャップ（１３２）によって、第２のゲートから横方向に分離される。第１のゲートはボディ（１１０）の上に少なくとも部分的に延在し、第２のゲートはドレインドリフト領域（１１６）の上に少なくとも部分的に延在する。ドレインドリフト領域は、基板（１０２）の頂部表面（１１２）でボディに接する。基板の頂部表面におけるドレインドリフト領域とボディとの間の境界が、第１のゲート、第２のゲート、及び第１のゲートと第２のゲートとの間のギャップのうちの、少なくとも１つの下に位置する。第２のゲートは、ゲートバイアス電圧ノード又はゲート信号ノードに結合され得る。
2018533851.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
ｐ型である半導体材料を含む基板、及び
スプリットゲートトランジスタ、
を含み、
前記スプリットゲートトランジスタが、
前記基板において配置され、前記基板の頂部表面まで延在する、ｐ型であるボディと、
前記基板において配置され、前記ボディに隣接する、ｎ型であるドレインドリフト領域であって、前記ドレインドリフト領域と前記ボディとの間の境界が前記基板の前記頂部表面まで延在する、前記ドレインドリフト領域と、
前記基板の前記頂部表面の上に配置されるゲート誘電体層であって、前記ゲート誘電体層が、前記基板の前記頂部表面における前記ドレインドリフト領域と前記ボディとの間の前記境界の上に位置し、前記ゲート誘電体層が、前記ボディの上に少なくとも部分的に延在し、前記ドレインドリフト領域の上に少なくとも部分的に延在する、前記ゲート誘電体層と、
前記ゲート誘電体層の上に配置される第１のゲートであって、前記ボディの上に少なくとも部分的に延在する、前記第１のゲートと、
前記第１のゲートに横方向に近接して、前記ゲート誘電体層の上に配置される第２のゲートであって、前記第２のゲートが前記ドレインドリフト領域の上に少なくとも部分的に延在し、１０ナノメートル〜２５０ナノメートルのギャップによって前記第１のゲートから横方向に分離される、前記第２のゲートと、
を含み、
前記基板の前記頂部表面における前記ボディと前記ドレインドリフト領域との間の境界が、前記第１のゲート、前記第２のゲート、並びに前記第１のゲートと前記第２のゲートとの間の前記ギャップのうちの、少なくとも１つの下に位置する、
半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスであって、前記第１のゲートと前記第２のゲートとの間の前記ギャップにおいて誘電材料が配置される、半導体デバイス。
【請求項３】
請求項１に記載の半導体デバイスであって、前記基板の前記頂部表面における前記ボディと前記ドレインドリフト領域との間の前記境界が、前記第１のゲートの下に位置する、半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスであって、前記基板の前記頂部表面における前記ボディと前記ドレインドリフト領域との間の前記境界が、前記第２のゲートの下に位置する、半導体デバイス。
【請求項５】
請求項１に記載の半導体デバイスであって、前記基板の前記頂部表面における前記ボディと前記ドレインドリフト領域との間の前記境界が、前記第１のゲートと前記第２のゲートとの間の前記ギャップの下に位置する、半導体デバイス。
【請求項６】
請求項１に記載の半導体デバイスであって、前記第１のゲートが前記第２のゲートに上に重ならず、第２のゲートが前記第１のゲートに上に重ならない、半導体デバイス。
【請求項７】
請求項１に記載の半導体デバイスであって、前記第１のゲート及び前記第２のゲートの一方が、前記第１のゲート及び前記第２のゲートの他方に上に重なる、半導体デバイス。
【請求項８】
請求項１に記載の半導体デバイスであって、前記第２のゲートが、前記ドレインドリフト領域の上に配置されるフィールド酸化物の上に部分的に延在する、半導体デバイス。
【請求項９】
請求項１に記載の半導体デバイスであって、前記第２のゲートが、前記ドレインドリフト領域の上に配置される薄いフィールド酸化物の上に部分的に延在し、前記薄いフィールド酸化物が５０ナノメートル〜１５０ナノメートルの厚みである、半導体デバイス。
【請求項１０】
請求項１に記載の半導体デバイスであって、前記第２のゲートが前記半導体デバイスのゲート電圧ノードに電気的に結合される、半導体デバイス。
【請求項１１】
請求項１に記載の半導体デバイスであって、前記第２のゲートが前記半導体デバイスのゲート信号ノードに電気的に結合される、半導体デバイス。
【請求項１２】
半導体デバイスを形成する方法であって、
ｐ型半導体材料を含む基板を提供すること、
前記基板において、前記半導体デバイスのスプリットゲートトランジスタのドレインドリフト領域を形成することであって、前記ドレインドリフト領域がｎ型であり、前記ドレインドリフト領域が前記スプリットゲートトランジスタのボディに接し、前記ボディがｐ型である、前記ドレインドリフト領域を形成すること、
前記基板の頂部表面の上に前記スプリットゲートトランジスタのゲート誘電体層を形成することであって、前記ゲート誘電体層が、前記基板の前記頂部表面における前記ドレインドリフト領域と前記ボディとの間の境界の上に位置し、前記ゲート誘電体層が、前記ボディの上に少なくとも部分的に延在し、前記ドレインドリフト領域の上に少なくとも部分的に延在する、前記ゲート誘電体層を形成すること、
前記ゲート誘電体層の上に前記スプリットゲートトランジスタの第１のゲートを形成することであって、前記第１のゲートが前記ボディの上に少なくとも部分的に延在する、前記第１のゲートを形成すること、及び、
前記第１のゲートに横方向に近接して、前記ゲート誘電体層の上に前記スプリットゲートトランジスタの第２のゲートを形成することであって、前記第２のゲートが前記ドレインドリフト領域の上に少なくとも部分的に延在し、前記第２のゲートが１０ナノメートル〜２５０ナノメートルのギャップによって前記第１のゲートから横方向に分離され、前記基板の前記頂部表面における前記ボディと前記ドレインドリフト領域との間の前記境界が、前記第１のゲート、前記第２のゲート、並びに前記第１のゲートと前記第２のゲートとの間の前記ギャップのうちの、少なくとも１つの下に位置する、前記第２のゲートを形成すること、
を含む、方法。
【請求項１３】
請求項１２に記載の方法であって、前記第１のゲートと前記第２のゲートとの間の前記ギャップにおいて誘電材料を形成することを含む、方法。
【請求項１４】
請求項１２に記載の方法であって、前記基板の前記頂部表面における前記ボディと前記ドレインドリフト領域との間の前記境界が前記第１のゲートの下に位置するように、前記第１のゲートが形成される、方法。
【請求項１５】
請求項１２に記載の方法であって、前記基板の前記頂部表面における前記ボディと前記ドレインドリフト領域との間の前記境界が前記第２のゲートの下に位置するように、前記第２のゲートが形成される、方法。
【請求項１６】
請求項１２に記載の方法であって、前記基板の前記頂部表面における前記ボディと前記ドレインドリフト領域との間の前記境界が前記第１のゲートと前記第２のゲートとの間の前記ギャップの下に位置するように、前記第１のゲート及び前記第２のゲートが形成される、方法。
【請求項１７】
請求項１２に記載の方法であって、前記第１のゲートを形成すること及び前記第２のゲートを形成することが、
前記ゲート誘電体層の上にゲート材料の層を形成すること、
前記ゲート材料の層の上にゲートマスクを形成することであって、前記ゲートマスクが、前記第１のゲートのためのエリアを覆う第１のマスク要素と、前記第２のゲートのためのエリアを覆う第２のマスク要素とを含む、前記ゲートマスクを形成すること、
前記第１のゲート及び前記第２のゲートを形成するために前記ゲートマスクによって露出される箇所の前記ゲート材料の層を除去すること、及び、
その後、前記ゲートマスクを除去すること、
を含む、方法。
【請求項１８】
請求項１２に記載の方法であって、前記第１のゲートを形成すること及び前記第２のゲートを形成することが、
前記ゲート誘電体層の上にゲート材料の第１の層を形成すること、
前記ゲート材料の第１層の上に第１のゲートマスクを形成することであって、前記第１のゲートマスクが前記第１のゲートのためのエリアを覆う、前記第１のゲートマスクを形成すること、
前記第１のゲートを形成するために前記第１のゲートマスクによって露出される箇所の前記ゲート材料の第１の層を除去すること、
その後、前記第１のゲートマスクを除去すること、
前記ゲート誘電体層の上、及び前記第１のゲートの上に、ゲート材料の第２の層を形成すること、
前記ゲート材料の第２の層の上に第２のゲートマスクを形成することであって、前記第２のゲートマスクが前記第１のゲートに部分的に上に重なる前記第２のゲートのためのエリアを覆う、前記第２のゲートマスクを形成すること、
前記第２のゲートを形成するために前記第２のゲートマスクによって露出される箇所の前記ゲート材料の第２の層を除去することであって、前記第２のゲートが前記第１のゲートに部分的に上に重なる、前記ゲート材料の第２の層を除去すること、及び、
その後、前記第２のゲートマスクを除去すること、
を含む、方法。
【請求項１９】
請求項１２に記載の方法であって、シャロートレンチアイソレーション（ＳＴＩ）プロセスによってフィールド酸化物を形成することであって、前記フィールド酸化物の要素が前記ドレインドリフト領域の一部の上に形成されるように、及び、前記第２のゲートが前記ドレインドリフト領域の上のフィールド酸化物の前記要素に部分的に上に重なるようにすることを含む、方法。
【請求項２０】
請求項１２に記載の方法であって、５０ナノメートル〜１５０ナノメートルの厚みの薄いフィールド酸化物を形成することであって、前記薄いフィールド酸化物の要素が前記ドレインドリフト領域の一部の上に形成されるように、及び、前記第２のゲートが前記ドレインドリフト領域の上の薄いフィールド酸化物の前記要素に部分的に上に重なるようにすることを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、一般に半導体デバイスに関し、より具体的には、半導体デバイスにおけるＭＯＳトランジスタに関する。
【背景技術】
【０００２】
横方向拡張ドレイン金属酸化物半導体（ＭＯＳ）トランジスタは、ますます高い周波数で動作することが望ましくなるであろう。例えば、電圧レギュレータにおける動作周波数が高いほどインダクタを小さくすることが可能であり、システムコストが削減される。動作周波数はゲート-ドレインキャパシタンスによって制限される。また、横方向拡張ドレインＭＯＳトランジスタの一層低い抵抗が、電圧レギュレータにおける電力効率を向上させることが望ましくなるであろう。横方向拡張ドレインＭＯＳトランジスタにおいて、所望の動作周波数及び抵抗を同時に達成することが問題となっている。
【発明の概要】
【０００３】
説明する例において、半導体デバイスが、本明細書においてスプリットゲートトランジスタと称されるスプリットゲート横方向拡張ドレインＭＯＳトランジスタを含み、スプリットゲートトランジスタは、スプリットゲートトランジスタのボディの上に少なくとも部分的に延在する第１のゲートと、スプリットゲートトランジスタのドレインドリフト領域の上に少なくとも部分的に延在する第２のゲートとを含む。第１のゲートは、１０ナノメートル〜２５０ナノメートルのギャップによって、第２のゲートから横方向に分離される。基板の頂部表面におけるドレインドリフト領域とボディとの間の境界が、第１のゲート、第２のゲート、及び第１のゲートと第２のゲートとの間のギャップのうちの、少なくとも１つの下に位置する。
【図面の簡単な説明】
【０００４】
【図１】スプリットゲートトランジスタを含む例示の半導体デバイスの断面である。
【０００５】
【図２Ａ】例示の形成方法の連続ステップにおいて示される、図１の半導体デバイスの断面である。
【図２Ｂ】例示の形成方法の連続ステップにおいて示される、図１の半導体デバイスの断面である。
【図２Ｃ】例示の形成方法の連続ステップにおいて示される、図１の半導体デバイスの断面である。
【図２Ｄ】例示の形成方法の連続ステップにおいて示される、図１の半導体デバイスの断面である。
【図２Ｅ】例示の形成方法の連続ステップにおいて示される、図１の半導体デバイスの断面である。
【０００６】
【図３Ａ】例示の形成方法の連続ステップにおいて示される、スプリットゲートトランジスタを備える別の例示の半導体デバイスの断面である。
【図３Ｂ】例示の形成方法の連続ステップにおいて示される、スプリットゲートトランジスタを備える別の例示の半導体デバイスの断面である。
【図３Ｃ】例示の形成方法の連続ステップにおいて示される、スプリットゲートトランジスタを備える別の例示の半導体デバイスの断面である。
【図３Ｄ】例示の形成方法の連続ステップにおいて示される、スプリットゲートトランジスタを備える別の例示の半導体デバイスの断面である。
【図３Ｅ】例示の形成方法の連続ステップにおいて示される、スプリットゲートトランジスタを備える別の例示の半導体デバイスの断面である。
【図３Ｆ】例示の形成方法の連続ステップにおいて示される、スプリットゲートトランジスタを備える別の例示の半導体デバイスの断面である。
【図３Ｇ】例示の形成方法の連続ステップにおいて示される、スプリットゲートトランジスタを備える別の例示の半導体デバイスの断面である。
【図３Ｈ】例示の形成方法の連続ステップにおいて示される、スプリットゲートトランジスタを備える別の例示の半導体デバイスの断面である。
【０００７】
【図４】スプリットゲートトランジスタを含む、更なる例示の半導体デバイスの断面である。
【発明を実施するための形態】
【０００８】
図面は必ずしも一定の縮尺ではない。例示の実施形態は、特定の細部の一つ又は複数を用いることなく又は他の方法を用いて実施され得る。他の場合において、例示の実施形態を不明瞭にしないように、周知の構造又は動作は詳細に示されていない。いくつかの動作は、異なる順序で、及び／又は、他の動作又は事象と同時に、成され得る。また、例示の実施形態に従った方法体系を実装するために、例示される動作又は事象のすべてが必要とされる訳ではない。
【０００９】
半導体デバイスが、本明細書においてスプリットゲートトランジスタと称されるスプリットゲート横方向拡張ドレインＭＯＳトランジスタを含み、スプリットゲートトランジスタは、半導体デバイスの基板の頂部表面の上の第１のゲート、及び、基板の頂部表面の上にあり、第１のゲート横方向に近接する第２のゲートを含む。第１のゲートは、スプリットゲートトランジスタのボディの上に少なくとも部分的に延在し、第２のゲートは、スプリットゲートトランジスタのドレインドリフト領域の上に少なくとも部分的に延在する。第１のゲートは、１０ナノメートル〜２５０ナノメートルのギャップによって、第２のゲートから横方向に分離されている。ギャップは、第１のゲートと第２のゲートとの間の所望の電気的隔離を維持するために、少なくとも１０ナノメートルでなければならない。ギャップは、スプリットゲートトランジスタの動作の間、第１のゲート及び第２のゲートの下の反転層における所望の導電性を維持するために、２５０ナノメートルを超えることはできない。ドレインドリフト領域は、基板の頂部表面においてボディに接する。基板の頂部表面におけるドレインドリフト領域とボディとの間の境界が、第１のゲート、第２のゲート、及び第１のゲートと第２のゲートとの間のうちの、少なくとも１つの下に位置する。
【００１０】
図１は、スプリットゲートトランジスタを含む例示の半導体デバイスの断面である。この例では、ｎチャネルスプリットゲートトランジスタを説明する。ドーパントタイプ及び導電性タイプを適宜変更することより、ｐチャネルスプリットゲートトランジスタが形成され得る。半導体デバイス１００は、シリコンウェーハ又は別の半導体材料のウェーハからのものであり得る基板１０２を含む。基板１０２は、１０Ω−ｃｍから１００Ω−ｃｍの例示の抵抗率を有するｐ型半導体材料１０４を含む。この例において、半導体デバイス１００は、図１に示されるように、シャロートレンチアイソレーション（ＳＴＩ）構造を有するフィールド酸化物１０６を含む。フィールド酸化物１０６は、３００ナノメートル〜６００ナノメートルの例示の厚みを有し得る。スプリットゲートトランジスタ１０８は、基板１０２において、基板１０２の頂部表面１１２まで延在するｐ型のボディ１１０を含む。ボディ１１０は、頂部表面１１２において３×１０１５ｃｍ−３〜３×１０１６ｃｍ−３の例示のドーパント密度を有し得る。スプリットゲートトランジスタ１０８は、基板１０２においてｎ型ドレインウェル１１４を含む。ドレインウェル１１４は、１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３の例示の平均ドーパント密度を有し得る。ドレインウェル１１４は、スプリットゲートトランジスタ１０８のｎ型ドレインドリフト領域１１６によって、ボディ１１０から横方向に分離される。ドレインドリフト領域１１６は、基板１０２において配置され、ボディ１１０に接する頂部表面１１２まで延在する。ドレインドリフト領域１１６は、ドレインウェル１１４よりも３倍から１０倍低い例示の平均ドーパント密度を有し得る。スプリットゲートトランジスタ１０８は更に、基板１０２において、ドレインドリフト領域１１６とは反対側に配置され、ボディ１１０に接触するｎ型ソース１１８を含む。ソース１１８は、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の平均ドーパント密度を有し得る。ｎ型ソース拡張１２０が、頂部表面１１２においてソース１１８と隣接しボディ１１０に接触して、基板１０２において配置され得る。図１に示されていないｐ型ハロー領域が、ソース拡張１２０に近接してボディ１１０内に配置され得る。ｐ型ボディコンタクト領域１２２が、ソース１１８に近接し、基板１０２の頂部表面１１２まで延在して、ボディ１１０内に配置され得る。ボディコンタクト領域１２２は、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の平均ドーパント密度を有し得る。ｎ型ドレインコンタクト領域１２４が、ドレインウェル１１４に接触し、基板１０２の頂部表面１１２まで延在して、基板１０２において配置され得る。ドレインコンタクト領域１２４は、同時に形成される結果として、ソース１１８と同様のドーパント分布を有し得る。
【００１１】
スプリットゲートトランジスタ１０８は、基板１０２の頂部表面１１２上にゲート誘電体層１２６を有し、ゲート誘電体層１２６は、ドレインドリフト領域１１６の上に少なくとも部分的に延在し、ソース１１８まで頂部表面１１２においてボディ１１０の上に延在し、場合によってはソース１１８に部分的に上に重なる。ゲート誘電体層１２６は、１ナノメートル〜５ナノメートルの例示的厚みを有し得、二酸化シリコンを含み得、場合によっては、窒素、酸化ハフニウム、及び／又は酸化ジルコニウムを伴う。第１のゲート１２８が、ゲート誘電体層１２６の一部の上に配置される。この例では、第１のゲート１２８はソース１１８に近接し、場合によってはソース１１８に部分的に上に重なり得、頂部表面１１２においてボディ１１０にわたって延在し、ドレインドリフト領域１１６に部分的に上に重なる。第２のゲート１３０が、ゲート誘電体層１２６の別の部分の上に配置される。第２のゲート１３０は、１０ナノメートル〜２５０ナノメートルのギャップ１３２によって、第１のゲート１２８から横方向に分離される。ゲート誘電体層１２６は、場合によっては、ギャップ１３２において薄くされるか又は図１に示されるように中断され得る。この例では、第２のゲート１３０は、ドレインドリフト領域１１６に部分的に上に重なる。この例において、ドレインウェル１１４に近接する第２のゲート１３０の一部が、ドレインコンタクト領域１２４とドレインドリフト領域１１６との間に配置されるフィールド酸化物１０６の要素に上に重なり、スプリットゲートトランジスタ１０８の動作の間、ドレインドリフト領域１１６における電界を減少させ、したがって一層高い破壊電圧を提供する。この目的でフィールド酸化物１０６の要素を使用することで、第２のゲート１３０のための他の構成と比較して、半導体デバイス１００のためのより低コストの構造が提供され得る。第１のオフセットスペーサ１３４が、第１のゲート１２８の横方向表面上に配置され得る。第１のオフセットスペーサ１３４は、二酸化シリコン及び／又は窒化シリコンの一つ又は複数の層を含み得、１ナノメートル〜１０ナノメートルの厚みであり得る。第２のオフセットスペーサ１３６が、第２のゲート１３０の横方向表面上に配置され得る。第２のオフセットスペーサ１３６及び第１のオフセットスペーサ１３４は、同時に形成される結果として、同様の組成及び構造を有し得る。第１のゲート側壁スペーサ１３８が、第２のゲート１３０とは反対側に第１のゲート１２８に近接して配置され得る。第１のゲート側壁スペーサ１３８は、二酸化シリコン及び／又は窒化シリコンの一つ又は複数の層を含み得、５ナノメートル〜５０ナノメートルの厚みであり得る。第２のゲート側壁スペーサ１４０が、第１のゲート１２８とは反対側に第２のゲート１３０に近接して配置され得る。第２のゲート側壁スペーサ１４０及び第１のゲート側壁スペーサ１３８は、同時に形成される結果として、同様の組成及び構造を有し得る。第１のゲート１２８と第２のゲート１３０との間のギャップ１３２に誘電材料が配置される。誘電材料は、第１のオフセットスペーサ１３４及び第２のオフセットスペーサ１３６の一部を含み得、第１のゲート側壁スペーサ１３８及び第２のゲート側壁スペーサ１４０を形成する間に配置される材料などの、付加的な誘電材料１４２も含み得る。ギャップ１３２における誘電材料１４２の不充分な充填の結果として、ギャップ１３２にボイドが置かれ得る。
【００１２】
スプリットゲートトランジスタ１０８は、レーストラック又はフィンガーレイアウトで構成され得、ドレインウェル１１４は、それぞれ、ドレインドリフト領域１１６、ボディ１１０、及びソース１１８によって、横方向に囲まれている。半導体デバイス１００は、基板１０２の頂部表面１１２の上で金属相互接続によって電気的に結合されるアクティブ構成要素を備える集積回路であり得る。代替として、半導体デバイス１００は離散構成要素であり得、その場合、スプリットゲートトランジスタ１０８が唯一のアクティブ構成要素である。
【００１３】
ソース１１８及びボディコンタクト領域１２２上、ドレインコンタクト領域１２４上、第１のゲート１２８上、及び第２のゲート１３０上に、金属ケイ化物１４４が配置され得る。例えば、金属ケイ化物１４４は、ケイ化チタン、ケイ化コバルト、又はケイ化ニッケルを含み得る。ソース１１８は、存在する場合は金属ケイ化物１４４を介して、半導体デバイス１００のソース電圧ノードＶｓｏｕｒｃｅに電気的に結合され、ソース電圧ノードＶｓｏｕｒｃｅは、半導体デバイス１００の動作の間、定電圧を提供する。Ｖｓｏｕｒｃｅは、半導体デバイス１００の接地ノードであり得る。ドレインウェル１１４は、存在する場合はドレインコンタクト領域１２４及び金属ケイ化物１４４を介して、半導体デバイス１００のドレイン電圧ノードＶｄｒａｉｎに電気的に結合され、ドレイン電圧ノードＶｄｒａｉｎは、半導体デバイス１００の動作の間、スプリットゲートトランジスタ１０８のためのドレインバイアスを提供する。半導体デバイス１００の動作の間、Ｖｄｒａｉｎは、１２ボルト〜１６ボルトの例示のバイアスをスプリットゲートトランジスタ１０８に提供し得る。１６ボルトより大幅に高いＶｄｒａｉｎのためのその他の電圧レベルも本例の範囲内にある。第１のゲート１２８は、存在する場合は金属ケイ化物１４４を介して、第１のゲート信号ノードＰｈｉ＿ｇａｔｅ１に電気的に結合され、第１のゲート信号ノードＰｈｉ＿ｇａｔｅ１は、半導体デバイス１００の動作の間、オフ状態ゲートバイアス及びオン状態ゲートバイアスの交互シーケンスを、第１のゲート１２８に提供する。オフ状態ゲートバイアスは、ソース１１８上のバイアスＶｓｏｕｒｃｅに実質的に等しくし得る。オン状態ゲートバイアスは、ドレインウェル１１４上のバイアスＶｄｒａｉｎよりも有意に小さい、１．０ボルト〜３ボルトであり得る。この例のいくつかのバージョンにおいて、オン状態ゲートバイアスは、半導体デバイス１００における論理回路のｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタをオンにするために用いられるオン状態論理ゲートバイアスに実質的に等しくし得る。この例の１つのバージョンにおいて、第２のゲート１３０は、存在する場合は金属ケイ化物１４４を介して、半導体デバイス１００の第２のゲート電圧ノードＶｇａｔｅ２に電気的に結合され得、第２のゲート電圧ノードＶｇａｔｅ２は、半導体デバイス１００の動作の間、図１に示されるように、一定オン状態ゲートバイアスを第２のゲート１３０に提供する。Ｖｇａｔｅ２によって提供されるオン状態ゲートバイアスは、Ｐｈｉ＿ｇａｔｅ１によって提供されるオン状態ゲートバイアスに実質的に等しくし得る。この例の別のバージョンにおいて、第２のゲート１３０は、第２のゲート信号ノードに電気的に結合され得、第２のゲート信号ノードは、半導体デバイス１００の動作の間、オフ状態ゲートバイアス及びオン状態ゲートバイアスの交互シーケンスを、第１のゲート信号ノードＰｈｉ＿ｇａｔｅ１に同期される第２のゲート１３０に提供する。オン状態ゲートバイアスを第２のゲート１３０に提供することが、有利にもスプリットゲートトランジスタ１０８における所望の低抵抗を提供するゲート誘電体層１２６の直下にあるドレインドリフト領域１１６において、蓄積層を生成する。第１のゲート１２８の代わりに第２のゲート１３０を用いてドレインドリフト領域１１６における蓄積層を提供することにより、第１のゲート１２８をより短くすることが可能であり、そのため、基板に対する低減キャパシタンスを有し、これにより、有利にもより高い動作周波数が可能となる。したがって、第１のゲート１２８及び第２のゲート１３０の組み合わせによって、単一ゲートを備える類似のトランジスタと比較して、スプリットゲートトランジスタ１０８のための、所望のより高い動作周波数及び所望のより低い抵抗が可能となる。
【００１４】
図２Ａ〜図２Ｅは、例示の形成方法の連続ステップにおいて示される、図１の半導体デバイスの断面図である。図２Ａを参照すると、基板１０２は、単結晶バルクシリコンウェーハなどの半導体ウェーハを含み得るか、又は、別の半導体材料のウェーハを含み得る。ｐ型半導体材料１０４は、単結晶シリコンウェーハの頂部であり得るか、又は、シリコンウェーハ上のシリコン又は別の半導体材料の一つ又は複数のエピタキシャル層の頂部であり得る。フィールド酸化物１０６は、基板１０２の頂部表面１１２において形成される。この例において、フィールド酸化物１０６はＳＴＩプロセスによって形成される。例示のＳＴＩプロセスには、基板１０２の上に窒化シリコンのＣＭＰ停止層を形成すること、ＣＭＰ停止層を介して及び基板１０２内へ隔離トレンチをエッチングすること、並びに、オルトケイ酸テトラエチル（ＴＥＯＳ）を用いるプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセス、高密度プラズマ（ＨＤＰ）プロセス、ＴＥＯＳ及びオゾンを用いる高アスペクト比プロセス（ＨＡＲＰ）、シランを用いる常圧化学気相成長（ＡＰＣＶＤ）プロセス、又は、ジクロロシランを用いる準常圧化学気相成長（ＳＡＣＶＤ）プロセスを用いて、二酸化シリコンで隔離トレンチを充填することが含まれる。過剰な二酸化シリコンは、酸化物化学機械的研磨（ＣＭＰ）プロセスによってＣＭＰ停止層の上から除去され、ＣＭＰ停止層はその後除去され、フィールド酸化物１０６が残る。代替として、フィールド酸化物１０６は、シリコンの局所酸化（ＬＯＣＯＳ）プロセスによって形成され得る。
【００１５】
ボディ１１０は、ホウ素などのｐ型ドーパントを、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量及び２５０キロ電子ボルト（ｋｅＶ）〜５００ｋｅＶのエネルギーで、基板１０２に注入することによって形成され得る。ドレインドリフト領域１１６は、リンなどのｎ型ドーパントを、３×１０１１ｃｍ−２〜３×１０１２ｃｍ−２のドーズ量及び３００ｋｅＶ〜６００ｋｅＶのエネルギーで、基板１０２に注入することによって形成され得る。ドレインウェル１１４は、リンなどのｎ型ドーパントを、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量及び５００ｋｅＶ〜１０００ｋｅＶのエネルギーで、基板１０２に注入することによって形成され得る。注入されるドーパントは、炉アニール及び／又は高速熱アニールなどの、一つ又は複数のアニールプロセスによって活性化され得る。
【００１６】
ゲート誘電体層１２６は、基板１０２の頂部表面１１２におけるシリコンの熱酸化により形成され得、その後、誘電強度を向上させるために、アンモニアガス（ＮＨ３）及び／又は窒素ガス（Ｎ２）並びに場合によってはその他のガスから形成されるプラズマからの窒素の取り込みが続き得る。誘電率を増加させるために、酸化ハフニウム又は酸化ジルコニウムがゲート誘電体層１２６に付加され得る。このように形成されるゲート誘電体層１２６は、頂部表面１１２においてすべての露出される半導体材料にわたって延在する。ゲート誘電体層１２６及びフィールド酸化物１０６の上にゲート材料の層１４６が形成される。ゲート材料の層１４６は、シラン及び／又はジシランの熱分解によって形成される、ポリシリコンと称される、２００ナノメートル〜５００ナノメートルの多結晶シリコンを含み得る。ゲート材料の層１４６は、ｎ型となるように形成の間ドープされ得るか、又は実質的にドープされない場合もある。
【００１７】
ゲート材料１４６の層の上にゲートマスク１４８が形成される。ゲートマスク１４８は、第１のマスク要素１５０及び第２のマスク要素１５２を含む。第１のマスク要素１５０は、図１の第１のゲート１２８のためのエリアを覆い、第２のマスク要素１５２は、図１の第２のゲート１３０のためのエリアを覆う。この例では、第１のマスク要素１５０及び第２のマスク要素１５２は、ギャップによって分離され、互いに接触しない。ゲートマスク１４８は、半導体デバイス１００の他のトランジスタのゲートのためのエリアも覆い得る。ゲートマスク１４８は、フォトリソグラフィプロセスによって形成されるフォトレジストを含み得、任意選択で、底部反射防止コート（ＢＡＲＣ）などの反射防止層、及び／又は窒化シリコン又は非晶質炭素のハードマスク層を含み得る。
【００１８】
図２Ｂを参照すると、反応性イオンエッチ（ＲＩＥ）プロセスなどのゲートエッチプロセスによって、ゲートマスク１４８により露出されるゲート材料１４６の層が除去され、スプリットゲートトランジスタ１０８の第１のゲート１２８及び第２のゲート１３０を含む半導体デバイス１００のゲートが残る。この例では、ゲートエッチプロセスが完了した後、第１のゲート１２８及び第２のゲート１３０は、ギャップ１３２によって分離され、互いに接触していない。ゲートマスク１４８はその後除去される。ゲートマスク１４８におけるフォトレジスト及び非晶質炭素は、アッシングプロセス及びそれに続くウェットクリーニングプロセスによって除去され得る。ゲートマスク１４８におけるその他のハードマスク材料が、ゲート１２８及び１３０に対して及び二酸化シリコンに対して選択的な、プラズマエッチプロセスによって除去され得る。この例において開示されるように第１のゲート１２８及び第２のゲート１３０を同時に形成することは、有利にも、半導体デバイス１００の製造コスト及び複雑さを低減し得る。
【００１９】
図２Ｃを参照すると、第１のオフセットスペーサ１３４は第１のゲート１２８上に形成され、第２のオフセットスペーサ１３６は第２のゲート１３０上に形成される。オフセットスペーサ１３４及び１３６は、０．５ナノメートル〜１．５ナノメートルの厚みの二酸化シリコンの薄層を形成するために第１のゲート１２８及び第２のゲート１３０を熱的に酸化させることによって形成され得、その後、二酸化シリコン及び／又は窒化シリコンの一つ又は複数のコンフォーマル層の形成が続く。二酸化シリコンのコンフォーマル層は、ＴＥＯＳを用いる化学気相成長（ＣＶＤ）プロセスによって形成され得る。窒化シリコンのコンフォーマル層は、ビス（ターシャルブチルアミノ）シラン（ＢＴＢＡＳ）を用いるＣＶＤプロセスによって形成され得る。その後、こういった層は、ＲＩＥプロセスなどの異方性プラズマエッチプロセスによって、ゲート１２８及び１３０の頂部表面から、並びに基板１０２の水平表面から除去され、オフセットスペーサ１３４及び１３６はその場に残る。
【００２０】
第１のゲート１２８に近接するソース拡張注入領域１５６、及びドレインウェル１１４に接触する基板１０２におけるドレインコンタクト拡張注入層１５８を形成するために、リン及びヒ素並びに場合によってはアンチモンなどのｎ型ドーパント１５４が、基板１０２に注入される。ｎ型ドーパント１５４は、所望の浅い深さのソース拡張注入領域１５６を提供するために、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２の総ドーズ量及び低エネルギーで注入され得る。第１のオフセットスペーサ１３４は、第１のゲート１２８に対してソース拡張注入領域１５６の所望の横方向オフセットを提供する。この例の１つのバージョンにおいて、ｎ型ドーパント１５４は、第１のゲート１２８と第２のゲート１３０との間のギャップ１３２を介して注入され得る。別のバージョンにおいて、ギャップ１３２は、図２Ｃには示されていない任意選択のソース／ドレイン拡張マスクの要素によって又は無機誘電材料によってブロックされ得る。ソース拡張注入領域１５６に近接する第１のゲート１２８の下にハロー注入領域を形成するために、任意選択で、ｐ型ドーパントが或る角度で注入され得る。存在する場合にはソース／ドレイン拡張マスクは除去され、その後、注入されたｎ型ドーパント１５４を活性化するために基板１０２がアニールされて、図１のソース拡張１２０が形成される。
【００２１】
図２Ｄを参照すると、第１のゲート側壁スペーサ１３８は第１のゲート１２８に近接して形成され、第２のゲート側壁スペーサ１４０は第２のゲート１３０に近接して形成される。ゲート側壁スペーサ１３８及び１４０は、ゲート１２８及び１３０の上、並びに基板１０２の上に、窒化シリコン及び／又は二酸化シリコンの一つ又は複数のコンフォーマル層を形成することによって形成され得る。窒化シリコン及び二酸化シリコンのコンフォーマル層は、それぞれ、ＢＴＢＡＳ及びＴＥＯＳを用いるＣＶＤプロセスによって形成され得る。第１のゲート１２８と第２のゲート１３０との間のギャップ１３２における追加の誘電材料１４２は、第１のゲート側壁スペーサ１３８及び第２のゲート側壁スペーサ１４０と同時に形成され得る。ＣＶＤプロセスによるギャップ１３２の充填が不完全であると、結果としてギャップ１３２にボイドが形成され得る。
【００２２】
第１のゲート１２８に近接するソース注入領域１６２、及びドレインウェル１１４に接触する基板１０２におけるドレインコンタクト注入層１６４を形成するために、リン及びヒ素並びに場合によってはアンチモンなどのｎ型ドーパント１６０が、基板１０２に注入される。ｎ型ドーパント１６０は、所望の深さのソース注入領域１６２を提供するために、３×１０１４ｃｍ−２〜１×１０１６ｃｍ−２の総ドーズ量及びエネルギーで注入され得る。第１のゲート側壁スペーサ１３８は、第１のゲート１２８に対してソース注入領域１６２の所望の横方向オフセットを提供する。第１のゲート１２８と第２のゲート１３０との間のギャップ１３２における追加の誘電材料１４２は、基板１０２からｎ型ドーパント１６０をブロックする。その後、注入されたｎ型ドーパント１６０を活性化するために基板１０２がアニールされて、図１のソース１１８及びドレインコンタクト領域１２４が形成される。
【００２３】
図２Ｅを参照すると、ボディコンタクト領域１２２は、所望の深さのボディコンタクト領域１２２を提供するために、３×１０１４ｃｍ−２〜３×１０１５ｃｍ−２の総ドーズ量及びエネルギーで、ホウ素などのｐ型ドーパントを基板１０２に注入することによって形成される。その後、金属ケイ化物１４４は、ソース１１８及びボディコンタクト領域１２２上、ドレインコンタクト領域１２４上、第１のゲート１２８上、並びに第２のゲート１３０上に形成される。金属ケイ化物１４４を形成するための例示のプロセスは、チタン、数パーセントのプラチナを備えるニッケル、又はコバルトなどの耐火性金属の層を、耐火性金属が、ソース１１８及びボディコンタクト領域１２２上、ドレインコンタクト領域１２４上、第１のゲート１２８上、並びに第２のゲート１３０上の、露出されたシリコンに接触するように、半導体デバイス１００の既存の頂部表面上に形成することを含む。拡散障壁を提供するために、窒化チタンのキャップ層が耐火性金属の上に形成され得る。その後、耐火性金属を露出されたシリコンと反応させて金属ケイ化物１４４を形成するために、耐火性金属は、急速熱プロセッサなどにおいて加熱される。未反応の耐火性金属は、酸性又は塩基性の試薬の水溶液を用いるウェットエッチングなどによって除去される。その後、金属ケイ化物１４４は、所望の結晶相を提供するためにアニールされ得る。金属ケイ化物１４４は、ギャップ１３２をまたがって延在しない。
【００２４】
図３Ａ〜図３Ｉは、例示の形成方法の連続ステップにおいて示される、スプリットゲートトランジスタを備える別の例示の半導体デバイスの断面図である。この例では、ｎチャネルスプリットゲートトランジスタを説明する。ドーパントタイプ及び導電性タイプを適宜変更することより、ｐチャネルスプリットゲートトランジスタが形成され得る。図３Ａを参照すると、半導体デバイス３００は、図１を参照して説明したように、ｐ型半導体材料３０４を備える基板３０２を含む。ｐ型半導体材料３０４は、単結晶シリコンウェーハの頂部であり得、或いは、シリコンウェーハ上のシリコン又は別の半導体材料の一つ又は複数のエピタキシャル層の頂部であり得る。フィールド酸化物３０６が、基板３０２の頂部表面３１２に形成される。フィールド酸化物３０６は、３００ナノメートル〜６００ナノメートルの例示の厚さを有し得る。この例において、フィールド酸化物３０６は、ＬＯＣＯＳプロセスによって形成される。例示のＬＯＣＯＳプロセスが、基板３０２の頂部表面の上に窒化シリコンを形成すること、及び、フィールド酸化物３０６のためのエリアを露出させるために窒化シリコン層をパターニングすることを含む。フィールド酸化物３０６は、熱酸化によって形成され、その後、窒化シリコン層は除去されてフィールド酸化物３０６が残る。代替として、フィールド酸化物３０６はＳＴＩプロセスによって形成され得る。
【００２５】
スプリットゲートトランジスタ３０８は、基板３０２において、基板３０２の頂部表面３１２まで延在し、頂部表面３１２において３×１０１５ｃｍ−３〜３×１０１６ｃｍ−３の例示のドーパント密度を有する、ｐ型ボディ３１０を含む。スプリットゲートトランジスタ３０８は、基板３０２において、１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３の例示の平均ドーパント密度を有するｎ型ドレインウェル３１４を含む。ドレインウェル３１４は、スプリットゲートトランジスタ３０８のｎ型ドレインドリフト領域３１６によって、ボディ３１０から横方向に分離され、基板３０２において配置され、ボディ３１０に近接する頂部表面３１２まで延在する。ドレインドリフト領域３１６は、ドレインウェル３１４よりも３倍〜１０倍低い例示の平均ドーパント密度を有し得る。ボディ３１０、ドレインウェル３１４、及びドレインドリフト領域３１６は、図２Ａを参照して説明したように形成され得る。
【００２６】
パッド酸化物層３６６が、基板３０２の頂部表面３１２におけるシリコンの熱酸化などによって、基板３０２の頂部表面３１２上に形成され得る。パッド酸化物層３６６は、５ナノメートル〜２０ナノメートルの厚みであり得る。２０ナノメートル〜１００ナノメートルの厚みの窒化シリコンの酸化マスク３６８が、パッド酸化物層３６６及びフィールド酸化物３０６の上に形成される。酸化マスク３６８は、ドレインドリフト領域３１６とドレインウェル３１４との間の境界に重なるエリアを露出させる。酸化マスク３６８は、ジクロロシラン及びアンモニアを用いる低圧化学気相成長（ＬＰＣＶＤ）プロセスによって形成され得る。酸化マスク３６８は、フォトレジストのマスクを形成すること、及び、パッド酸化物層３６６に対して選択的なＲＩＥプロセスを用いて窒化シリコンをエッチングすることによって、パターニングされ得る。フォトレジストのマスクはその後除去される。
【００２７】
図３Ｂを参照すると、酸化マスク３６８によって露出されるエリアにおいて、基板３０２の頂部表面３１２に薄いフィールド酸化物３７０が形成される。薄いフィールド酸化物３７０は、フィールド酸化物３０６の半分よりも薄くし得る。薄いフィールド酸化物３７０は、５０ナノメートル〜１５０ナノメートルの例示の厚みを有し得、基板３０２におけるシリコンの熱酸化によって形成され得る。その後、酸化マスク３６８は、高温リン酸の水溶液などによって除去される。薄いフィールド酸化物３７０は、ボディ３１０まで延在しない。その後、パッド酸化物層３６６は、緩衝フッ化水素酸の水溶液における時限エッチなどによって、除去される。
【００２８】
この例の代替バージョンにおいて、薄いフィールド酸化物３７０は、頂部表面３１２における基板３０２の露出エリアで薄い酸化物を形成すること、それに続いて、薄いフィールド酸化物３７０のためのエリアを覆う薄い酸化物の上にエッチマスクを形成することによって、形成され得る。薄い酸化物は、フッ化水素酸の緩衝水溶液を用いるエッチマスクによって露出されたエリアから除去され、薄いフィールド酸化物３７０はその場に残る。エッチマスクは、その後除去される。薄いフィールド酸化物３７０を形成する他の方法もこの例の範囲内にある。
【００２９】
図３Ｃを参照すると、フィールド酸化物３０６及び薄いフィールド酸化物３７０によって覆われていないエリアにおける基板３０２の頂部表面３１２において、特に、頂部表面３１２におけるドレインドリフト領域３１６とドレインウェル３１４との間の境界の上に延在し、ドレインドリフト領域３１６に部分的に上に重なり、ボディ３１０に部分的に上に重なるエリアにおいて、ゲート誘電体層３２６が形成される。ゲート誘電体層３２６は、図２Ａを参照して説明したように形成され得る。
【００３０】
ゲート材料の第１の層３４６が、ゲート誘電体層３２６、薄いフィールド酸化物３７０、及びフィールド酸化物３０６の上に形成される。例えば、ゲート材料の第１の層３４６は、２００ナノメートル〜５００ナノメートルのポリシリコンを含み得る。ゲート材料の第１の層３４６は、ｎ型となるように形成する間にドープされ得るか、又は実質的にドープされない場合もある。エッチ停止層３７２が、ゲート材料の第１の層３４６の上に形成され得る。例えば、エッチ停止層３７２は、ＰＥＣＶＤプロセスによって形成される、１０ナノメートル〜５０ナノメートルの二酸化シリコン及び／又は窒化シリコンを含み得る。
【００３１】
ゲート材料の第１の層３４６の上に第１のゲートマスク３４８が形成される。第１のゲートマスク３４８は、スプリットゲートトランジスタ３０８の第１のゲートのためのエリアを覆う第１のマスク要素３５０を含む。この例において、第１のマスク要素３５０は、ボディ３１０の一部の上に位置し、頂部表面３１２におけるドレインドリフト領域３１６とドレインウェル３１４との間の境界まで延在しない。第１のゲートマスク３４８は、半導体デバイス３００の他のトランジスタのゲートのためのエリアも覆い得る。第１のゲートマスク３４８は、図２Ａを参照して説明したように形成され得る。
【００３２】
図３Ｄを参照すると、第１のゲートエッチプロセスが、第１のゲートマスク３４８によって露出された図３Ｃのエッチ停止層３７２及びゲート材料の第１の層３４６を除去して、スプリットゲートトランジスタ３０８の第１のゲート３２８を含む半導体デバイス３００のゲートを残す。この例では、第１のゲート３２８は、ボディ３１０の一部の上に位置し、頂部表面３１２におけるドレインドリフト領域３１６とドレインウェル３１４との間の境界まで延在しない。第１のゲートマスク３４８は、図２Ｂを参照して説明したように、その後除去される。
【００３３】
第１のゲート３２８上に第１のオフセットスペーサ３３４が形成される。第１のオフセットスペーサ３３４は、二酸化シリコンの薄い層を形成するために、第１のゲート３２８を熱酸化することによって形成され得、二酸化シリコン及び／又は窒化シリコンの一つ又は複数のコンフォーマル層の形成が続く。これらの層は、その後、第１のゲート３２８の頂部表面から、及び、基板３０２の水平表面から、異方性プラズマエッチプロセスによって除去されて、第１のオフセットスペーサ３３４がその場に残る。第１のオフセットスペーサは、スプリットゲートトランジスタ３０８の第１のゲート３２８とその後形成される第２のゲートとの間のキャパシタンスを減少させるために、１０ナノメートル〜１００ナノメートルの厚みとし得る。第１のゲート３２８をその後形成される第２のゲートから電気的に隔離するために、エッチ停止層３７２の少なくとも一部が第１のゲート３２８上に残される。
【００３４】
図３Ｅを参照すると、ゲート材料の第２の層３７４が、第１のゲート３２８の上、並びに、ゲート誘電体層３２６、薄いフィールド酸化物３７０、及びフィールド酸化物３０６の上に形成される。ゲート材料の第２の層３７４は、図３Ｃのゲート材料の第１の層３４６と同様の組成及び構造を有し得る。ゲート材料の第２の層３７４は、第１のオフセットスペーサ３３４及びエッチ停止層３７２の組み合わせによって、第１のゲート３２８から電気的に隔離される。
【００３５】
ゲート材料の第２の層３７４の上に第２のゲートマスク３７６が形成される。第２のゲートマスク３７６は、スプリットゲートトランジスタ３０８の第２のゲートのためのエリアを覆う第２のマスク要素３７８を含む。この例では、第２のマスク要素３７８は、第１のゲート３２８に部分的に上に重なり、頂部表面３１２におけるドレインドリフト領域３１６とドレインウェル３１４との間の境界の上に延在し、薄いフィールド酸化物３７０に部分的に上に重なる。第２のゲートマスク３７６は、半導体デバイス３００の他のトランジスタのゲートのためのエリアも覆い得る。第２のゲートマスク３７６は、図２Ａを参照して説明したように形成され得る。
【００３６】
図３Ｆを参照すると、第２のゲートエッチプロセスが、第２のゲートマスク３７６によって露出された図３Ｅのゲート材料の第２の層３７４を除去して、スプリットゲートトランジスタ３０８の第２のゲート３３０を含む半導体デバイス３００のゲートを残す。この例では、第２のゲート３３０は、第１のゲート３２８に部分的に上に重なり、頂部表面３１２におけるドレインドリフト領域３１６とボディ３１０との間の境界の上に延在し、薄いフィールド酸化物３７０まで延在し、薄いフィールド酸化物３７０に部分的に上に重なる。第２のゲート３３０は、第１のオフセットスペーサ３３４及びエッチ停止層３７２の組み合わせによって、第１のゲート３２８から電気的に隔離される。第１のゲート３２８は、ギャップ３３２によって第２のゲート３３０から横方向に分離される。この例では、第１のオフセットスペーサ３３４の誘電材料がギャップ３３２において形成される。ギャップ３３２が第１のオフセットスペーサ３３４の厚みによって実質的に確定される本例で説明するように第１のゲート３２８及び第２のゲート３３０を形成することで、１００ナノメートルよりも小さい幅のギャップ３３２が提供され得る。こうした狭いギャップ３３２によって、第１のゲート３２８及び第２のゲート３３０が、スプリットゲートトランジスタ３０８の動作の間、ゲート誘電体層３２６のすぐ下のボディ３１０において低抵抗の反転層を提供できるようにし得る。低抵抗層は、有利には、スプリットゲートトランジスタ３０８のより低い直列抵抗を提供し得る。この例の代替バージョンにおいて、第２のゲート３３０は、第１のゲート３２８が第２のゲート３３０に部分的に上に重なり、同様の利点を獲得するように、第１のゲート３２８の前に形成され得る。第２のゲートマスク３７６は、その後、図２Ｂを参照して説明したように除去される。
【００３７】
図３Ｇを参照すると、第１のゲート３２８に部分的に下に重なる基板３０２において、ｎ型ソース拡張３２０が形成される。ソース拡張３２０は、図２Ｃを参照して説明したように形成され得る。ゲート側壁スペーサ３３８が、第１のゲート３２８及び第２のゲート３３０の垂直表面に近接して形成される。ゲート側壁スペーサ３３８は、図２Ｄを参照して説明したように形成され得る。ボディ３１０に接触する基板３０２において、ドレインドリフト領域３１６とは反対側に配置されて、ｎ型ソース３１８が形成される。ドレインウェル３１４に接触する基板３０２において、ｎ型ドレインコンタクト領域３２４が形成される。図２Ｄを参照して説明したように、ソース３１８及びドレインコンタクト領域３２５は同時に形成され得る。図３Ｇに示されるように、第２のゲート３３０がドレインウェル３１４まで延在しないこの例のバージョンにおいて、ソース３１８を形成するために基板３０２に注入されるｎ型ドーパントは、薄いフィールド酸化物３７０がｎ型ドーパントをドレインドリフト領域３１６から効果的にブロックするように、十分低いエネルギーで注入され得る。この例の別のバージョンにおいて、ｎ型ドーパントは、ｎ型ドーパントのための注入エリアを画定するために用いられる注入マスクの要素によって、ドレインドリフト領域３１６からブロックされ得る。更なるバージョンにおいて、第２のゲート３３０は、第２のゲート３３０及び薄いフィールド酸化物３７０の組み合わせが、ｎ型ドーパントをドレインドリフト領域３１６から効果的にブロックするように、ドレインウェル３１４まで延在し得る。ｐ型ボディコンタクト領域３２２が、図２Ｄを参照して説明したように、ソース３１８に近接する基板３０２の頂部表面３１２まで延在して、ボディ３１０内に形成され得る。
【００３８】
図３Ｈを参照すると、その後、金属ケイ化物３４４が、ソース３１８及びボディコンタクト領域３２２上、ドレインコンタクト領域３２４上、第１のゲート３２８上、及び第２のゲート３３０上に形成され得る。ソース３１８は、存在する場合は金属ケイ化物３４４を介して、半導体デバイス３００のソース電圧ノードＶｓｏｕｒｃｅに電気的に結合され、半導体デバイス３００の動作の間、定電圧を提供する。ドレインウェル３１４は、存在する場合はドレインコンタクト領域３２４及び金属ケイ化物３４４を介して、半導体デバイス３００のドレイン電圧ノードＶｄｒａｉｎに電気的に結合され、半導体デバイス３００の動作の間、スプリットゲートトランジスタ３０８のためのドレインバイアスを提供する。第１のゲート３２８は、存在する場合は金属ケイ化物３４４を介して、第１のゲート信号ノードＰｈｉ＿ｇａｔｅ１に電気的に結合され、半導体デバイス３００の動作の間、オフ状態ゲートバイアス及びオン状態ゲートバイアスの交互シーケンスを第１のゲート３２８に提供する。オン状態ゲートバイアスは、ドレインウェル３１４上のバイアスＶｄｒａｉｎよりも著しく低い、１．０ボルト〜３ボルトであり得る。この例の１つのバージョンにおいて、第２のゲート３３０は、存在する場合は金属ケイ化物３４４を介して、図３Ｈに示されるような第２のゲート信号ノードＰｈｉ＿ｇａｔｅ２に電気的に結合され得、半導体デバイス３００の動作の間、オフ状態ゲートバイアス及びオン状態ゲートバイアスの交互シーケンスを、第１のゲート信号ノードＰｈｉ＿ｇａｔｅ１に同期される第２のゲート３３０に提供する。Ｐｈｉ＿ｇａｔｅ２によって提供されるオン状態ゲートバイアスは、Ｐｈｉ＿ｇａｔｅ１によって提供されるオン状態ゲートバイアスにほぼ等しくし得る。この例の別のバージョンにおいて、第２のゲート３３０は、半導体デバイス３００の第２のゲート電圧ノードＶｇａｔｅ２に電気的に結合され得、半導体デバイス３００の動作の間、一定のオン状態ゲートバイアスを第２のゲート３３０に提供する。オン状態ゲートバイアスを第２のゲート３３０に提供することで、ゲート誘電体層３２６の直下にあるドレインドリフト領域３１６及びボディ３１０の両方において蓄積層が生成され、これは有利にも、スプリットゲートトランジスタ３０８における所望の低抵抗を提供し、図１を参照して開示されるような低い直列抵抗を獲得する。薄いフィールド酸化物３７０は、第２のゲートの下により厚いフィールド酸化物を備える同等のスプリットゲートトランジスタよりも低い電界を、第２のゲート３３０の下のドレインドリフト領域３１６において提供し得、有利にも、スプリットゲートトランジスタ３０８のためのより高い破壊電圧及びより低い抵抗を提供する。
【００３９】
図４は、スプリットゲートトランジスタを含む、更なる例示の半導体デバイスの断面図である。この例では、ｎチャネルスプリットゲートトランジスタを説明する。ドーパントタイプ及び導電性タイプを適宜変更することによって、ｐチャネルスプリットゲートトランジスタが形成され得る。半導体デバイス４００が、図１を参照して説明したように、ｐ型半導体材料４０４を含む基板４０２を含む。この例では、半導体デバイス４００は、図４に示すように、ＬＯＣＯＳ構造を有するフィールド酸化物４０６を含む。ＳＴＩ構造を備えるフィールド酸化物も本例の範囲内にある。スプリットゲートトランジスタ４０８が、基板４０２において、基板４０２の頂部表面４１２まで延在するｐ型ボディ４１０を含む。スプリットゲートトランジスタ４０８は、スプリットゲートトランジスタ４０８のドレインのｎ型ドレインドリフト領域４１６を含み、ドレインドリフト領域４１６は、頂部表面４１２においてボディ４１０に接して、基板４０２において配置される。スプリットゲートトランジスタ４０８は更に、基板４０２において、ドレインドリフト領域４１６とは反対側に配置される、ボディ４１０に接触するｎ型ソース４１８を含む。
【００４０】
スプリットゲートトランジスタ４０８は、基板４０２の頂部表面４１２上にゲート誘電体層４２６を含む。ゲート誘電体層４２６は、ドレインドリフト領域４１６に少なくとも部分的に上に重なり、頂部表面４１２においてボディ４１０の上をソース４１８まで延在し、場合によってはソース４１８に部分的に上に重なる。第１のゲート４２８が、ゲート誘電体層４２６の第１の部分上に配置され、第２のゲート４３０が、第１のゲート４２８に横方向に近接して、ゲート誘電体層４２６の第２の部分上に配置される。この例では、第１のゲート４２８は、ソース４１８に近接しており、ソース４１８に部分的に上に重なり得、頂部表面４１２においてボディ４１０にわたって延在し、ドレインドリフト領域４１６の直近で終端する。第２のゲート４３０は、頂部表面４１２においてドレインドリフト領域４１６にわたって延在し、ボディ４１０の直近で終端する。この例では、第２のゲート４３０の一部が、ドレインドリフト領域４１６の上に配置されるフィールド酸化物４０６の要素に上に重なる。第２のゲート４３０は、１０ナノメートル〜２５０ナノメートルのギャップ４３２によって、第１のゲート４２８から横方向に分離される。ギャップ４３２において誘電材料４４２が配置される。ギャップ４３２における誘電材料４４２の充填が不完全であると、結果としてギャップ４３２にボイドが置かれ得る。この例では、基板４０２の頂部表面４１２におけるボディ４１０とドレインドリフト領域４１６との間の境界が、ギャップ４３２の下に位置する。
【００４１】
第１のゲート４２８は第１のゲート信号ノードに電気的に結合され、第１のゲート信号ノードは、半導体デバイス４００の動作の間、オフ状態ゲートバイアス及びオン状態ゲートバイアスの交互シーケンスを第１のゲート４２８に提供する。この例の１つのバージョンにおいて、第２のゲート４３０は、半導体デバイス４００の第２のゲート電圧ノードに電気的に結合され得、第２のゲート電圧ノードは、半導体デバイス４００の動作の間、一定のオン状態ゲートバイアスを第２のゲート４３０に提供する。この例の別のバージョンにおいて、第２のゲート４３０は、第２のゲート信号ノードに電気的に結合され得、第２のゲート信号ノードは、半導体デバイス４００の動作の間、オフ状態ゲートバイアス及びオン状態ゲートバイアスの交互シーケンスを、第１のゲート信号に同期される第２のゲート４３０に提供する。スプリットゲートトランジスタ４０８は、本明細書において開示される他の例を参照して考察する利点を獲得する。
【００４２】
特許請求の範囲内で、説明した実施形態における改変が可能であり、他の実施形態も可能である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図４】
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【国際調査報告】
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