(57)【要約】  セグメント化マッハツェンダー変調器（ＭＺＭ）などの変調器と共に使用するための電子ドライバ回路が提供される。電子ドライバ回路は、第１相補型金属酸化膜半導体（ＣＭＯＳ）インバータとして実装される第１遅延バッファと、第２ＣＭＯＳインバータとして実装される第２遅延バッファとを含む。第２ＣＭＯＳインバータは、第１ＣＭＯＳインバータに続き、第１ＣＭＯＳインバータの第１ゲート幅よりも小さい第２ゲート幅を有する。第１ＣＭＯＳインバータは、受け取った電気信号から第１遅延電気信号を生成するように構成され、第２ＣＭＯＳインバータは、第１ＣＭＯＳインバータによって生成された第１遅延電気信号から第２遅延電気信号を生成するように構成される。
2018521560.tif 000002
【特許請求の範囲】
【請求項１】
変調器用の電子ドライバ回路であって、
第１ゲート幅を有する第１相補的金属酸化膜半導体（ＣＭＯＳ）インバータとして実装された第１遅延バッファであって、前記第１ＣＭＯＳインバータは受け取った電気信号から第１遅延電気信号を生成するように構成される、第１遅延バッファと、
前記第１遅延バッファに続く第２遅延バッファであって、前記第１ＣＭＯＳインバータの前記第１ゲート幅より小さい第２ゲート幅を有する第２ＣＭＯＳインバータとして実装され、前記第２ＣＭＯＳインバータは前記第１ＣＭＯＳインバータにより生成される前記第１遅延電気信号から第２遅延電気信号を生成するように構成された、第２遅延バッファとを有する、
電子ドライバ回路。
【請求項２】
前記第２遅延バッファに続く第３遅延バッファであって、前記第２ＣＭＯＳインバータの前記第２ゲート幅より小さい第３ゲート幅を有する第３ＣＭＯＳインバータとして実装され、前記第３ＣＭＯＳインバータは前記第２ＣＭＯＳインバータにより生成される前記第２遅延電気信号から第３遅延電気信号を生成する、第３遅延バッファをさらに有する、
請求項１に記載の電子ドライバ回路。
【請求項３】
前記第１遅延電気信号は第１出力バッファに供給され、前記第２遅延電気信号は第２出力バッファに供給され、前記第３遅延電気信号は第３出力バッファに提供される、
請求項２に記載の電子ドライバ回路。
【請求項４】
前記第１出力バッファ、前記第２出力バッファ、及び前記第３出力バッファの各々は、出力ＣＭＯＳインバータとして実装される、
請求項３に記載の電子ドライバ回路。
【請求項５】
前記第２遅延バッファは前記第２ＣＭＯＳインバータに動作可能に結合される第１金属トレースを含み、前記第３遅延バッファは前記第２ＣＭＯＳインバータに動作可能に結合される第２金属トレースを含む、
請求項２に記載の電子ドライバ回路。
【請求項６】
前記第１ＣＭＯＳインバータ、前記第２ＣＭＯＳインバータ、及び前記第３ＣＭＯＳインバータはそれぞれ能動遅延を生成し、前記第１金属トレースと前記第２金属トレースはそれぞれ受動遅延を生成する、
請求項５に記載の電子ドライバ回路。
【請求項７】
前記能動遅延は４ピコ秒（ｐｓ）であり、前記受動遅延は４ｐｓである、
請求項６に記載の電子ドライバ回路。
【請求項８】
前記第１ゲート幅は４ｗであり、前記第２ゲート幅は２ｗであり、前記第３ゲート幅はｗであり、ここでｗは単位ゲート幅であり、連続するバッファ段の各々のゲート幅は１／２だけ小さくされる、
請求項２に記載の電子ドライバ回路。
【請求項９】
前記第１ゲート幅は１６ｗであり、前記第２ゲート幅は４ｗであり、前記第３ゲート幅はｗであり、ここでｗは単位ゲート幅であり、連続するバッファ段の各々のゲート幅は１／４だけ小さくされる、
請求項２に記載の電子ドライバ回路。
【請求項１０】
変調器用の電子ドライバ回路であって、
第１ゲート幅を有する第１能動遅延素子を含む第１遅延段であって、前記第１能動遅延素子は受け取った電気信号に第１能動遅延を生じ、第１遅延信号を生成する、第１遅延段と、
前記第１遅延段に動作可能に結合される第２遅延段であって、第１受動遅延素子と第２能動遅延素子とを含み、前記第２能動遅延素子は前記第１能動遅延素子の前記第１ゲート幅より小さい第２ゲート幅を有し、前記第１遅延信号に対し、前記第１受動遅延素子は第１受動遅延を生じさせ、前記第２能動遅延素子は第２能動遅延を生じさせ、第２遅延信号を生成する、第２遅延段とを有する、
電子ドライバ回路。
【請求項１１】
第３遅延段が前記第２遅延段に動作可能に結合し、前記第３遅延段は第２受動遅延素子と第３能動遅延素子とを含み、前記第３能動遅延素子は前記第２ゲート幅より小さい第３ゲート幅を有し、前記第２遅延信号に対し、前記第２受動遅延素子は第２受動遅延を生じ、前記第３能動遅延素子は第３能動遅延を生じ、第３遅延信号を生成する、
請求項１０に記載の電子ドライバ回路。
【請求項１２】
前記第１能動遅延素子、前記第２能動遅延素子、および前記第３能動遅延素子の各々は、遅延バッファに配置された相補型金属酸化膜半導体（ＣＭＯＳ）インバータである、
請求項１１に記載の電子ドライバ回路。
【請求項１３】
前記第１遅延信号は第１出力バッファに供給され、前記第２遅延信号は第２出力バッファに供給され、前記第３遅延信号は第３出力バッファに提供される、
請求項１１に記載の電子ドライバ回路。
【請求項１４】
前記第１出力バッファ、前記第２出力バッファ、及び前記第３出力バッファの各々は、相補型金属酸化膜半導体（ＣＭＯＳ）インバータである、
請求項１３に記載の電子ドライバ回路。
【請求項１５】
受動遅延素子は金属トレースである、
請求項１０に記載の電子ドライバ回路。
【請求項１６】
前記金属トレースは少なくとも６５０マイクロメートル（μｍ）の長さを有する、
請求項１５に記載の電子ドライバ回路。
【請求項１７】
変調器を駆動する方法であって、
第１遅延段において、第１ゲート幅を有する第１相補型金属酸化膜半導体（ＣＭＯＳ）インバータを用いて、受け取った電気信号から第１遅延電気信号を生成することと、
前記第１遅延電気信号を第１出力バッファ及び第２遅延段に出力することと、
前記第２遅延段において、受動遅延素子と第２ＣＭＯＳインバータを用いて前記第１遅延電気信号から第２遅延電気信号を生成することであって、前記第２ＣＭＯＳインバータは前記第１ＣＭＯＳインバータの前記第１ゲート幅よりも小さい第２ゲート幅を有する、ことと、
前記第２遅延電気信号を第２出力バッファに出力することとを含む、
方法。
【請求項１８】
前記第２遅延電気信号を第３遅延段に出力することと、前記第３遅延段において、他の受動遅延素子と第３ＣＭＯＳインバータとを用いて、前記第２遅延電気信号から第３遅延電気信号を生成することであって、前記第３ＣＭＯＳインバータは、前記第２ＣＭＯＳインバータの前記第２ゲート幅より小さい第３ゲート幅を有する、こととをさらに含む方法。
請求項１７に記載の方法。
【請求項１９】
前記第３遅延電気信号を第３出力バッファに出力することをさらに含む、
請求項１８に記載の方法。
【請求項２０】
前記第１出力バッファ、前記第２出力バッファ、および前記第３出力バッファはそれぞれ、出力ＣＭＯＳインバータとして実装され、前記受動遅延素子の各々は金属トレースである、
請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願との相互参照）
本出願は、２０１５年５月２８日に出願された米国非仮出願第１４／７２３，８３９号（発明の名称「分散マッハツェンダー変調器（ＭＺＭ）ドライバ遅延補償」）の利益を主張する。この出願はここに参照援用する。
【背景技術】
【０００２】
マッハツェンダー変調器（ＭＺＭ）は、受信された光入力（例えば、光信号）を複数の部分に分割する。一方の部分は第１アーム（例えば導波路）に供給され、他方の部分は第２アームに供給される。光信号部分が後で再結合されたときに建設的または相殺的干渉が生じるように、一方または両方のアームを伝播する光信号部分に位相変化が適用される。光信号部分に適用される位相変化は、ＭＺＭに結合された電子ドライバ回路によって供給される電気入力電圧の関数である。
【０００３】
セグメント化されたＭＺＭは、アームの一方または両方に沿って印加される複数の電気入力を含む。各電気入力には、電子ドライバ回路によって電気入力電圧が供給される。セグメント化されたＭＺＭを設計する際の大きな課題は、電子ドライバ回路から受信した電気信号とアームを伝播する光信号が、それぞれの速度が異なる場合に整列されることを保証することである。これは、シリコン導波路の光学指数、これは４である、を二酸化シリコン層間誘電体の電気指数、これは２である、と比較すると明らかである。電気信号は光信号よりも速いので、一般的なアプローチは、電子ドライバ回路に追加の遅延を挿入することである。
【０００４】
電子ドライバ回路に遅延を導入する既知の方法の１つは、伝送ラインを使用することである。伝送ラインは、精密に遅延制御して非常に正確な遅延を提供するが、多くの欠点を有する。例えば、伝送ラインは、制御されたインピーダンス設計を必要とし、クロストークを生じる傾向がある。さらに、伝送ラインのルーティングには複雑な蛇行が必要となる。その結果、伝送ラインのパターンが大きくなり、直接的に高コストになる可能性がある。さらに、伝送ラインは、駆動および受信のために、一般にアナログベースのトポロジを実装する、より強い電力増幅器を必要とする。
【０００５】
さらに、バッファ段は、通常、大きな容量性負荷を駆動するように実装されているため、通常、そのゲート幅は、追加の段ごとにサイズが増加する。しかし、ファンアウト幅が大きくなる遅延バッファ段を実装すると、２０ピコ秒（ｐｓ）のオーダーの大きな遅延が生じ、それに対応してプロセス／電圧／温度（ＰＶＴ）コーナーにおいて１０ｐｓのオーダーで精度が落ちる。シリコンフォトニックアプリケーションの場合、所望の遅延量は、通常の能動遅延技術を使用するには小さ過ぎ、伝送ライン効果を考慮せずに受動的に達成するには大きすぎるという厄介な領域に入る。したがって、主要な問題は、通常利用可能な遅延よりもはるかに小さい能動遅延をどのように達成するかである。
【発明の概要】
【０００６】
一実施形態において、本開示は、変調器用の電子ドライバ回路を含む。該電子ドライバ回路は、第１ゲート幅を有する第１相補的金属酸化膜半導体（ＣＭＯＳ）インバータとして実装された第１遅延バッファであって、前記第１ＣＭＯＳインバータは受け取った電気信号から第１遅延電気信号を生成するように構成される、第１遅延バッファと、前記第１遅延バッファに続く第２遅延バッファであって、前記第１ＣＭＯＳインバータの第１ゲート幅より小さい第２ゲート幅を有する第２ＣＭＯＳインバータとして実装され、前記第２ＣＭＯＳインバータは前記第１ＣＭＯＳインバータにより生成される第１遅延電気信号から第２遅延電気信号を生成するように構成された、第２遅延バッファとを有する。
【０００７】
他の一実施形態において、本開示は、変調器用の電子ドライバ回路を含む。該電子ドライバ回路は、第１ゲート幅を有する第１能動遅延素子を含む第１遅延段であって、前記第１能動遅延素子は受け取った電気信号に第１能動遅延を生じ、第１遅延信号を生成する、第１遅延段と、前記第１遅延段に動作可能に結合される第２遅延段であって、第１受動遅延素子と第２能動遅延素子とを含み、前記第２能動遅延素子は前記第１能動遅延素子の前記第１ゲート幅より小さい第２ゲート幅を有し、前記第１遅延信号に対し、前記第１受動遅延素子は第１受動遅延を生じさせ、前記第２能動遅延素子は第２能動遅延を生じさせ、第２遅延信号を生成する、第２遅延段とを有する。
【０００８】
さらに他の一実施形態において、本開示は、変調器を駆動する方法を含む。該方法は、第１遅延段において、第１ゲート幅を有する第１ＣＭＯＳインバータを用いて、受け取った電気信号から第１遅延電気信号を生成することと、前記第１遅延電気信号を第１出力バッファ及び第２遅延段に出力することと、前記第２遅延段において、受動遅延素子と第２ＣＭＯＳインバータを用いて前記第１遅延電気信号から第２遅延電気信号を生成することであって、前記第２ＣＭＯＳインバータは前記第１ＣＭＯＳインバータの前記第１ゲート幅よりも小さい第２ゲート幅を有する、ことと、前記第２遅延電気信号を第２出力バッファに出力することとを含む。
【０００９】
これらおよび他の特徴は、添付の図面および特許請求の範囲と併せて以下の詳細な説明から、より明確に理解されるであろう。
【図面の簡単な説明】
【００１０】
この開示をより完全に理解するために、添付の図面および詳細な説明に関連して以下の簡単な説明を参照する。同様の参照番号は同様の部品を表す。
【００１１】
【図１】従来の電子ドライバ回路に結合されたセグメント化されたＭＺＭを示す概略図である。
【００１２】
【図２】セグメント化されたＭＺＭを駆動するように構成された一実施形態による電子ドライバ回路を示す概略図である。
【００１３】
【図３】一実施形態による電子ドライバ回路のバッファ中のＣＭＯＳインバータを示す概略図である。
【００１４】
【図４】ＣＭＯＳインサータ内のｐチャネル金属酸化物半導体（ＰＭＯＳ）の回路モデルである。
【００１５】
【図５】ＣＭＯＳインサータ内のｎチャネル金属酸化物半導体（ＮＭＯＳ）の回路モデルである。
【００１６】
【図６】図２の一実施形態による電子ドライバ回路の機能回路モデルである。
【００１７】
【図７Ａ】図２の一実施形態による電子ドライバ回路の第１出力と第２出力との間の第１時間遅延を示す、図６の機能回路モデルの第１部分である。
【００１８】
【図７Ｂ】図２の一実施形態による電子ドライバ回路の第２出力と第３出力との間の第２時間遅延を示す、図６の機能回路モデルの第２部分である。
【００１９】
【図８】事前シミュレートされた前モデルにおいて、固定遅延を除いて、異なるトランジスタサイジング条件にわたるＰＶＴ変動に起因する遅延を比較したテーブルである。
【００２０】
【図９】事後にシミュレーションされたモデルにおいて、異なるトランジスタサイジング条件にわたるＰＶＴ変動に起因する遅延を比較したテーブルである。
【００２１】
【図１０】セグメント化されたＭＺＭを駆動する一実施形態による方法を示すフローチャートである。
【発明を実施するための形態】
【００２２】
言うまでもなく、最初に、１つ以上の実施形態の例示的な実装が以下に示されているが、開示されたシステムおよび／または方法は、現在知られているか存在しているかに関わらず、任意の数の技術を使用して実装できる。本開示は、本明細書に例示され説明される例示的な設計および実装を含む、以下に例示される例示的な実装、図面、および技術に決して限定されるべきではなく、添付された特許請求の範囲内において、その均等の全範囲で修正することができる。
【００２３】
本明細書では、セグメント化されたＭＺＭを駆動するように構成された電子ドライバ回路が開示される。以下により詳細に説明するように、電子ドライバ回路は、サイズが減少する遅延バッファ段を使用して遅延を生成する。具体的には、正確かつ精密な遅延の達成は、ゲート幅を順次減少させるＣＭＯＳ遅延バッファ段を実装して、所望の少量の追加遅延を導入することにより行われる。この方式は、大きなスペース、より複雑な設計、およびより大きい電力消費を必要とする伝送ライン設計を回避する。本明細書に開示された電子ドライバ回路では、ＰＶＴコーナーにおいて、設計された８ｐｓの合計遅延にわたって３ｐｓ以内の精度で遅延補償が示される。これは、能動遅延で達成される典型的な１００％誤差範囲よりも著しく優れている。また、光学的領域と電気的領域の両方における個々のセグメント間に、実質的な遅延時間整合が達成される。本明細書で開示される技術は、チャネル当たり２５ギガビット／秒（ＧＢＰＳ）以上の高速光通信に直接適用可能である。
【００２４】
図１は、セグメント化されたＭＺＭ１０２に結合された従来の電子ドライバ回路１００を示す。ＭＺＭ１０２は、光入力（例えば、光信号）を第１部分と第２部分とに分割するように構成されている。光入力の第１部分は、ＭＺＭ１０２の第１アーム１０４（例えば、導波路）にルーティングされ、これを通って伝搬し、一方、光入力の第２部分は、ＭＺＭ１０２の第２アーム１０６にルーティングされ、これを通って伝搬する。図１において、第１アーム１０４を通って伝搬する入力信号の第１部分に位相変化が適用される。位相変化量は、ＭＺＭ１０２に結合された従来の電子ドライバ回路１００により第１セグメント１０８、第２セグメント１１０、及び第３セグメント１１２に供給される電気的入力電圧の関数である。３つのセグメントを例示したが、第１アーム１０４はいくつのセグメントを含み得る。第１アーム１０４を通って伝搬する入力信号の第１部分に適用される位相変化のため、入力信号の両部分が後で再結合された時、光出力に建設的干渉または破壊的干渉が生じる。残念ながら、従来の電子ドライバ回路１００からの電気信号がＭＺＭ１０２の光信号とアライメントされることを保証することは困難である。
【００２５】
図２は、例えば、図１のＭＺＭ１０２などのセグメント化されたＭＺＭを駆動するように構成された一実施形態による電子ドライバ回路２００を示す。図２は、マルチチャネル（例えば、４チャネル）分散電子ドライバ回路のうちの１チャネルを表す。各チャネルは同様に動作する。換言すると、電子ドライバ回路２００は幾つのチャネルを含んでいてもよい。一実施形態では、ドライバ回路２００に似たドライバ回路が、各アームの位相を同時に変更するため、ＭＺＭの各アームに動作可能に結合されてもよい。
【００２６】
一実施形態では、電子ドライバ回路２００は、第１遅延段２０４と第２遅延段２０６との間に配置された第１出力バッファ２０２（例えば、バッファー増幅器）と、第２遅延段２０６と第３遅延段２１０との間に配置された第２出力バッファ２０８と、第３遅延段２１０に続く第３出力バッファ２１２とを含む。第１遅延段２０４は、あるチャネル（例えば、チャネル１）から入力信号（例えば、電気信号）を受け取るように構成される。第１遅延段２０４は、電気信号を、第１出力バッファ２０２に出力し、その後、第１セグメント（例えば、図１の第１セグメント１０８）と第２遅延段２０６とに出力するように構成される。第２遅延段２０６は第１遅延段２０４から電気信号を受け取る。第２遅延段２０６は、電気信号を、第２出力バッファ２０８に出力し、その後、第２セグメント（例えば、図１の第２セグメント１１０）と第３遅延段２１０とに出力するように構成される。第３遅延段２１０は第２遅延段２０６から電気信号を受け取る。第３遅延段２１０は、電気信号を、第３出力バッファ２１２に出力し、その後、第３遅延段（例えば、図１の第３セグメント１１２）とダミー負荷２１４に出力するように構成される。一実施形態では、ダミー負荷２１４により、遅延段（例えば、第２と第３遅延段２０６、２１０）の設計を同様にすることができる。３つの遅延段２０４、４０６、２１０と３つの出力バッファ２０２、２０８、２１２を図２に示すが、電子ドライバ回路２００内に用いる遅延段と出力バッファの数は幾つでも良い。以下により詳しく説明するように、図２の各遅延段２０４、２０６、２１０は、その段が受け取る電気信号に遅延を加える。
【００２７】
一実施形態では、図２の第２遅延段２０６と第３遅延段２１０はそれぞれ金属トレース２１６を含む。金属トレース２１６は受動固定遅延を提供するように構成される。一実施形態では、金属トレース２１６の長さは約６５０マイクロメートル（μｍ）であり、これは受動固定遅延の約４ｐｓに対応する。金属トレース２１６は、遅延段の出力を、遅延段の入力に順次接続するように機能するが、伝送ラインとしては機能しない。当業者に知られているように、伝送ラインの影響は、金属トレースの長さが波長の小さなパーセンテージである限り、無視することができる。約２５ギガヘルツ（ＧＨｚ）までの周波数成分を考慮すると、実効誘電率４の波長は、約６０００μｍと計算される。一般的に、波長の１／１０より短い長さは、ひとかたまりとして扱われてもよい。この例では、６００μｍの長さに限定される。一実施形態では、金属トレース２１６は約６５０μｍの長さである。このため、伝送ライン効果は安全に無視し得る。
【００２８】
第１遅延段２０４は第１遅延バッファ２１８を含み、第２遅延段２０６は第２遅延バッファ２２０を含み、第３遅延段２１０は第３遅延バッファ２２２を含む。後でより詳しく説明するように、遅延バッファ２１８、２２０、２２２は能動遅延を提供するように構成される。一実施形態では、第１、第２、及び第３遅延バッファ２１８、２２０、２２２は約４ｐｓの能動遅延を提供する。一実施形態では、遅延段（例えば、遅延段２０４、２０６）による８ｐｓの総遅延が望ましく、４ｐｓが固定遅延であり受動金属トレース（例えば、金属トレース２１６）によるものであり、別の４ｐｓは能動遅延であり遅延バッファ（例えば、遅延バッファ２１８、２２０、２２２）によるものである。一実施形態では、第１、第２及び第３遅延バッファ２１８，２２０，２２２と、第１、第２及び第３出力バッファ２０２，２０８，２１２との各々は、ＣＭＯＳインバータとして実装される。
【００２９】
図３は、本明細書に開示する遅延バッファ及び出力バッファとして好適に用いられるＣＭＯＳインバータ３００を示す。ＣＭＯＳインバータ３００はＰＭＯＳトランジスタ３０２とＮＭＯＳトランジスタ３０４とを含む。ＣＭＯＳインバータ３００において、ＮＭＯＳトランジスタ３０４とＰＭＯＳトランジスタ３０２とのゲートとドレインは互いに結合され、ＰＭＯＳトランジスタ３０２のソースは電源に結合され、ＮＭＯＳトランジスタ３０４のソースはグラウンドに結合される。各トランジスタタイプはゲートにおいて入力容量負荷を提供する。ＰＭＯＳトランジスタ３０２とＮＭＯＳトランジスタ３０４とは本質的に異なるが、インバータは立ち上がり／立ち下がり時間が対称になるように設計される。
【００３０】
一実施形態では、出力バッファ（例えば、出力バッファ２０２、２０８、２１２）として用いられる各ＣＭＯＳインバータ３００のゲート幅は同じである。つまり、第１出力バッファ２０２のＣＭＯＳインバータ３００のゲート幅は、第２出力バッファ２０８のＣＭＯＳインバータ３００のゲート幅と同じである。同様に、第２出力バッファ２０８のＣＭＯＳインバータ３００のゲート幅は、第３出力バッファ２１２のＣＭＯＳインバータ３００のゲート幅と同じである。一実施形態では、出力バッファとして用いられるＣＭＯＳインバータ３００の各々のゲート幅は小さい（例えば、約５ミクロンと１０ミクロンの間である）。
【００３１】
一実施形態では、遅延バッファ（例えば、遅延バッファ２１８、２２０、２２２）として用いられる各ＣＭＯＳインバータ３００のゲート幅は、遅延段ごとに小さくなる。つまり、第３遅延バッファ２２２のＣＭＯＳインバータ３００のゲート幅は、第２遅延バッファ２２０のＣＭＯＳインバータ３００のゲート幅より小さい。同様に、第２遅延バッファ２２０のＣＭＯＳインバータ３００のゲート幅は、第１遅延バッファ２１８のＣＭＯＳインバータ３００のゲート幅より小さい。このコンセプトは、図２に用いられる、第１、第２及び第３遅延バッファ２１８、２２０、２２２を表す三角形のサイズにより表されている。ゲート幅が順次減少する構成は、ゲート幅に対して、遅延バッファの入力容量が比例し、出力抵抗が反比例することを利用するものである。後でより詳しく説明するように、連続する遅延段２０４、２０６、２１０の遅延バッファのゲート幅をだんだん小さくすることは、第ｎ出力における遅延が、抵抗（Ｒ）と容量（Ｃ）の積に、さらに第ｎ遅延バッファの出力抵抗と第（ｎ＋１）遅延バッファの入力容量との積にほぼ比例することを利用するものである。
【００３２】
順次減少するゲートサイズにより遅延時間が短くなる理由を理解するには、等価回路トランジスタモデルが役に立つと思われる。そのため、ＰＭＯＳトランジスタ３０２の小信号回路モデル４００と、ＮＭＯＳトランジスタ３０４の小信号回路モデル５００とをそれぞれ図４と５に示す。モデル４００、５００はそれぞれゲート（Ｇ）、ソース（Ｓ）及びドレイン（Ｄ）を含む。モデル４００、５００は、両方ともゲート容量（例えば、Ｃｇｐ、Ｃｇｎ）とチャネル抵抗（例えば、Ｒｏｐ、Ｒｏｎ）を含む点で、同様である。またモデル４００、５００は、それぞれ相互コンダクタンス素子４０２、５０２を含み、これはゲートとソースとの間の電圧の関数として電流を出力する。入力容量はゲート幅に比例して増加し、出力チャネル抵抗はゲート幅に反比例する。
【００３３】
ＣＭＯＳトポロジでは、いつでも一方のトランジスタのみがオンであることが意図されており、実際には、これは良い仮定であり、というのは約９５％の時間において一方のトランジスタのみがオンであるからである。さらに、各トランジスタの相互コンダクタンス素子４０２、５０２は、遅延回路モデルから除くこともできる。それゆえ、図２のブロック図の一次モデルとして、図４と図５に示すモデルは、図６に示す遅延回路モデル６００に一般化され得る。図示したように、ＣｎとＲｎ（ここでｎは整数１、２、３・・・である）はそれぞれ第ｎ遅延バッファ段の有効入力容量と出力抵抗である。Ｃｂは出力バッファにより表される入力容量である。Ｃｂの値は、Ｒｎ／Ｃｎとは独立であり、むしろ出力バッファ段のゲート幅により制御され、遅延に対するその効果を制限するため意図的に小さいゲート幅で設計される。また、遅延回路モデル６００は、図２の金属トレース２１６と同様の金属トレース６１６（またはその他の固定の受動遅延素子）を含む。
【００３４】
能動遅延はＲＣ遅延で近似してもよく、ここでＲは等価チャネル抵抗であり、Ｃは、直後の出力バッファのゲート容量により構成される。遅延の計算に必要な回路モデル６００の関連回路モデル部分７００、７０２をそれぞれ図７Ａと図７Ｂに示した。図７Ａに示すように、第１出力と第２出力との間の（例えば、図２の第１出力バッファ２０２の入力と第２出力バッファ２０８の入力との間の）能動遅延は、Ｒ１とＣ１と（図６）の積には関係せず、むしろＲ１とＣ２との積に関係している。能動遅延時間を最小化するため、Ｒ成分とＣ成分とは同時に低減する必要がある。早い遅延段におけるより広いゲート幅を用いて、Ｒ１をより小さくする。同様に、遅い遅延段においてゲート幅をより狭くすることにより、Ｃ２をより小さくする。こうして、各順次的遅延段の幅対長さ比（Ｗ／Ｌ）は減少し、これによりＲＣ時定数が小さくなる。すなわち、各段でサイズが順次的に減少するＣＭＯＳゲートを用いることにより、能動遅延を発生する他の既知の方法と比較して、よりいっそう小さい能動遅延を実現する。
【００３５】
開示のトポロジを用いる遅延は、（例えば、遅延バッファにより提供される）能動遅延による寄与と、（例えば、金属トレースにより提供される）受動固定遅延を含むことが分かる。ＲＣ時定数について、係数２．２を用いて１０％から９０％までの立ち上がり／立ち下がり遅延時間を計算する。よって、段間の総時間遅延は、図７Ａと図７Ｂに示すように計算され得る。例えば、総時間遅延は、Ｔ１＝２．２（Ｒ１）（Ｃｂ＋Ｃ２）＋固定遅延、及びＴ２＝２．２（Ｒ２）（Ｃｂ＋Ｃ３）＋固定遅延として近似し得る。
【００３６】
本明細書に開示の設計を用いて、段（例えば、図２の遅延段２０４、２０６、２１０）間のスケーリング係数の関数として総遅延を計算し得る。例えば、ｗをＰＭＯＳ／ＮＭＯＳデバイスの単位ゲート幅であるとして、それぞれ４ｗ、２ｗ及びｗのゲート幅を有する遅延バッファ（例えば、図２の遅延バッファ２１８、２２０、２２２）を用いることができる。この場合、連続する各遅延段の遅延バッファのゲート幅は係数２だけ小さくされる。より小さい能動遅延が望ましい場合、遅延バッファの寸法は、連続する各段における遅延バッファのゲート幅が４分の１に減少するように、それぞれ１６ｗ、４ｗ、ｗに変更することができる。かかる変更により、出力抵抗は１／４まで小さくなり、入力容量は２倍になり、遅延のネット効果が１／２にスケールする。当業者には言うまでもなく、出力バッファ負荷Ｃｂ、金属トレース寄生要素及び／又は付加的な寄生要素がモデルに含まれていないので、時間遅延はちょうど半分にはならないかも知れない。同様に、付加的負荷により、第１出力バッファと第２出力バッファとの間の時間遅延は、第２出力バッファと第３出力バッファとの間の遅延とはわずかに異なる。ゲート幅を適宜調整してもよい。一実施形態では、遅延バッファのゲート幅は、約１２０ミクロン（第１段の最大ゲート幅）と３０ミクロン（最終段の最小ゲート幅）との間の範囲にある。
【００３７】
ｆを周波数とし、Ｃを容量とし、Ｖを電圧とすると、消費電力はｆＣＶ２に比例するので、第１段ゲート幅の増大により、消費電力は益々大きくなる。このような大きな第１段を駆動するためにプレバッファ段を追加する必要が生じる可能性があることにより、これはさらに悪化する。これは、電力消費の観点からは、遅延が少ないよりも、遅延が少し多い方に誤ることが好ましいこともあることを示している。
【００３８】
能動遅延のみがＰＶＴコーナーに対して感度があり、受動遅延はＰＶＴに対して比較的感度がない。本明細書に開示のコンセプトは、各遅延セグメントが固定遅延を最大化し能動遅延時間を最小化するように設計されるように、固定遅延に対する不感度を利用する。能動デバイスによるより小さい時定数により、ＰＶＴに対する変動が小さくなり、これはより正確な遅延を意味する。可能な限り速いスイッチング速度を維持するために、最小ゲート長を使用する。
【００３９】
比較のために、図８のテーブル８００に、固定遅延セクションを含まないプレレイアウトシミュレーションモデルが設けられている。高歩留まりを維持するために、全てのＰＶＴコーナー事例にわたって解析を行う。ゲート寸法、移動度、または他のトランジスタ特徴に影響を与える物理的プロセスの変化により、トランジスタの動作がより遅くなるか、またはより速くなる可能性がある。同様に、より高い電源電圧は、より高い電流を許容することにより、より速いスイッチングを可能にする。温度が低いほどモビリティが高くなり、スイッチングも高速になる。図８に示すシミュレーション結果では、プロセスは、低速−低速（ＳＳ）、標準−標準（ＴＴ）、及び高速−高速（ＦＦ）にわたり変化し、電源電圧は０．９５Ｖ、１Ｖから１．０５Ｖまで変化し、温度は−４０℃、＋５０℃、＋１２０℃の範囲で変化する。
【００４０】
図８において、最後の行は、遅延バッファの出力間の（例えば、図２の第１出力バッファ２０２の入力と第２出力バッファ２０８の入力との間の）遅延の実際の設計を表す。予想されるように、このシナリオは、絶対時間（例えば、ピコ秒（ｐｓ））に基づいて、最小遅延および最小遅延変化を提供する。サイズが大きくなる場合、第１遅延段と第３遅延段（例えば、図２の第１遅延段２０４および第３遅延段２１０）のトランジスタサイズが入れ替えられる。明らかに、サイズが大きくなる遅延バッファは、サイズが小さくなる遅延バッファと比較して、より大きな総遅延と、より大きな絶対遅延変動を示す。サイズが等しい遅延バッファのシナリオは、第２遅延段（例えば、第２遅延段２０６）のサイジングが、第１および第３遅延段の両方にも使用されることを前提とする。サイズが等しい遅延バッファの場合、実際のサイズは大きな要因ではない。なぜなら、ゲート幅の変更は、ＲとＣを同時に反対方向に変化させるからである。
【００４１】
レイアウト寄生効果および固定遅延を含むポストレイアウトシミュレーションモデルが、図９のテーブル９００に示されている。このシミュレーションは、モデル内のすべての既知の効果を表し、完了までに数日間かかることがある。結果は、サイズが減少する遅延バッファが、変化がすべてのコーナーにわたる平均に対して３．１ｐｓまたは３７．５８％以内であることを示す。実際の設計から第２遅延段サイジングを有する等サイズの遅延バッファ段との比較も、第１段と第３段の両方に適用される。プリレイアウトシミュレーションの傾向と一致して、等サイズの遅延バッファ段設計は、サイズが減少する遅延バッファ段設計よりも、絶対およびパーセント基準の両方においてより大きな変動を示し、４．５ｐｓを超える変動を伴う１０ｐｓより大きい高いノミナル遅延を有する。
【００４２】
図１０は、セグメント化されたＭＺＭ等の変調器を駆動する方法１０００を示す。方法１０００は、セグメント化されたＭＺＭを通って伝播する光信号と整列するように、電気信号を遅延させることが望まれる場合に実装されてもよい。ブロック１００２において、第１ゲート幅を有する第１ＣＭＯＳインバータを用いて、受け取った電気信号から第１遅延段において第１遅延電気信号が生成される。ブロック１００４において、第１遅延電気信号は、第１出力バッファおよび第２遅延段に出力される。ブロック１００６において、受動遅延素子および第２ＣＭＯＳインバータを用いて、第２遅延電気信号が、第１遅延電気信号から第２遅延段において生成される。第２ＣＭＯＳインバータは、第１ＣＭＯＳインバータの第１ゲート幅よりも小さい第２ゲート幅を有する。ブロック１００８において、第２遅延電気信号は、第２出力バッファに出力される。
【００４３】
前述のことから、当業者には言うまでもなく、サイズが減少する遅延バッファ段を利用する分散ＭＺＭドライバにおける遅延補償のための新しい回路が開示される。この回路は、コンパクトであり、正確な遅延を提供し、ＰＶＴコーナーにわたり正確であり高歩留まりを可能にするという利点を有する。さらに、一旦技術を理解すれば、回路は簡単に設計できる。
【００４４】
本開示では、いくつかの実施形態が提供されているが、言うまでもなく、開示されたシステムおよび方法は、本開示の精神または範囲から逸脱することなく多くの他の具体的な形態で具体化され得る。本実施例は、例示的であって限定的であると見なされるべきであり、その意図は本明細書に与えられた詳細に限定されない。例えば、様々な要素または構成要素は、別のシステムで結合または統合されてもよく、またはある機能が省略されてもよいし、実装されなくてもよい。
【００４５】
さらに、様々な実施形態で個別または別個に記載および図示されている技術、システム、サブシステムおよび方法は、本開示の範囲から逸脱することなく、他のシステム、モジュール、技術または方法と組み合わせることができる。互いに結合または直接結合または通信するように示されまたは説明される他のアイテムは、電気的、機械的またはその他の方法で、何らかのインターフェース、デバイスまたは中間コンポーネントを介して間接的に結合され、または通信してもよい。変更、置換、および改変の他の例は、当業者によって確かめられ、ここに開示された精神および範囲から逸脱することなく、為され得る。
【図１】
2018521560.tif 000003
【図２】
2018521560.tif 000004
【図３】
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【図４】
2018521560.tif 000006
【図５】
2018521560.tif 000007
【図６】
2018521560.tif 000008
【図７Ａ】
2018521560.tif 000009
【図７Ｂ】
2018521560.tif 000010
【図８】
2018521560.tif 000011
【図９】
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【図１０】
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【手続補正書】
【提出日】平成30年1月9日(2018.1.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願との相互参照）
本出願は、２０１５年５月２８日に出願された米国非仮出願第１４／７２３，８３９号（発明の名称「分散マッハツェンダー変調器（ＭＺＭ）ドライバ遅延補償」）の利益を主張する。この出願はここに参照援用する。
【背景技術】
【０００２】
マッハツェンダー変調器（Ｍａｃｈ−Ｚｈｅｎｄｅｒ  Ｍｏｄｕｌｕｌａｔｏｒ，ＭＺＭ）は、受信された光入力（例えば、光信号）を複数の部分に分割する。一方の部分は第１アーム（例えば導波路）に供給され、他方の部分は第２アームに供給される。光信号部分が後で再結合されたときに建設的または相殺的干渉が生じるように、一方または両方のアームを伝播する光信号部分に位相変化が適用される。光信号部分に適用される位相変化は、ＭＺＭに結合された電子ドライバ回路によって供給される電気入力電圧の関数である。
【０００３】
セグメント化されたＭＺＭは、アームの一方または両方に沿って印加される複数の電気入力を含む。各電気入力には、電子ドライバ回路によって電気入力電圧が供給される。セグメント化されたＭＺＭを設計する際の大きな課題は、電子ドライバ回路から受信した電気信号とアームを伝播する光信号が、それぞれの速度が異なる場合に整列されることを保証することである。これは、シリコン導波路の光学指数、これは４である、を二酸化シリコン層間誘電体の電気指数、これは２である、と比較すると明らかである。電気信号は光信号よりも速いので、一般的なアプローチは、電子ドライバ回路に追加の遅延を挿入することである。
【０００４】
電子ドライバ回路に遅延を導入する既知の方法の１つは、伝送ラインを使用することである。伝送ラインは、精密に遅延制御して非常に正確な遅延を提供するが、多くの欠点を有する。例えば、伝送ラインは、制御されたインピーダンス設計を必要とし、クロストークを生じる傾向がある。さらに、伝送ラインのルーティングには複雑な蛇行が必要となる。その結果、伝送ラインのパターンが大きくなり、直接的に高コストになる可能性がある。さらに、伝送ラインは、駆動および受信のために、一般にアナログベースのトポロジを実装する、より強い電力増幅器を必要とする。
【０００５】
さらに、バッファ段は、通常、大きな容量性負荷を駆動するように実装されているため、通常、そのゲート幅は、追加の段ごとにサイズが増加する。しかし、ファンアウト幅が大きくなる遅延バッファ段を実装すると、２０ピコ秒（ｐｓ）のオーダーの大きな遅延が生じ、それに対応してプロセス／電圧／温度（ｐｒｏｃｅｓｓ／ｖｏｌｔａｇｅ／ｔｅｍｐｅｒａｔｕｒｅ，ＰＶＴ）コーナーにおいて１０ｐｓのオーダーで精度が落ちる。シリコンフォトニックアプリケーションの場合、所望の遅延量は、通常の能動遅延技術を使用するには小さ過ぎ、伝送ライン効果を考慮せずに受動的に達成するには大きすぎるという厄介な領域に入る。したがって、主要な問題は、通常利用可能な遅延よりもはるかに小さい能動遅延をどのように達成するかである。
【発明の概要】
【０００６】
一実施形態において、本開示は、変調器用の電子ドライバ回路を含む。該電子ドライバ回路は、第１ゲート幅を有する第１相補的金属酸化膜半導体（ｃｏｍｐｌｉｍｉｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＣＭＯＳ）インバータとして実装された第１遅延バッファであって、前記第１ＣＭＯＳインバータは受け取った電気信号から第１遅延電気信号を生成するように構成される、第１遅延バッファと、前記第１遅延バッファに続く第２遅延バッファであって、前記第１ＣＭＯＳインバータの第１ゲート幅より小さい第２ゲート幅を有する第２ＣＭＯＳインバータとして実装され、前記第２ＣＭＯＳインバータは前記第１ＣＭＯＳインバータにより生成される第１遅延電気信号から第２遅延電気信号を生成するように構成された、第２遅延バッファとを有する。
【０００７】
他の一実施形態において、本開示は、変調器用の電子ドライバ回路を含む。該電子ドライバ回路は、第１ゲート幅を有する第１能動遅延素子を含む第１遅延段であって、前記第１能動遅延素子は受け取った電気信号に第１能動遅延を生じ、第１遅延信号を生成する、第１遅延段と、前記第１遅延段に動作可能に結合される第２遅延段であって、第１受動遅延素子と第２能動遅延素子とを含み、前記第２能動遅延素子は前記第１能動遅延素子の前記第１ゲート幅より小さい第２ゲート幅を有し、前記第１遅延信号に対し、前記第１受動遅延素子は第１受動遅延を生じさせ、前記第２能動遅延素子は第２能動遅延を生じさせ、第２遅延信号を生成する、第２遅延段とを有する。
【０００８】
さらに他の一実施形態において、本開示は、変調器を駆動する方法を含む。該方法は、第１遅延段において、第１ゲート幅を有する第１ＣＭＯＳインバータを用いて、受け取った電気信号から第１遅延電気信号を生成することと、前記第１遅延電気信号を第１出力バッファ及び第２遅延段に出力することと、前記第２遅延段において、受動遅延素子と第２ＣＭＯＳインバータを用いて前記第１遅延電気信号から第２遅延電気信号を生成することであって、前記第２ＣＭＯＳインバータは前記第１ＣＭＯＳインバータの前記第１ゲート幅よりも小さい第２ゲート幅を有する、ことと、前記第２遅延電気信号を第２出力バッファに出力することとを含む。
【０００９】
これらおよび他の特徴は、添付の図面および特許請求の範囲と併せて以下の詳細な説明から、より明確に理解されるであろう。
【図面の簡単な説明】
【００１０】
この開示をより完全に理解するために、添付の図面および詳細な説明に関連して以下の簡単な説明を参照する。同様の参照番号は同様の部品を表す。
【００１１】
【図１】従来の電子ドライバ回路に結合されたセグメント化されたＭＺＭを示す概略図である。
【００１２】
【図２】セグメント化されたＭＺＭを駆動するように構成された一実施形態による電子ドライバ回路を示す概略図である。
【００１３】
【図３】一実施形態による電子ドライバ回路のバッファ中のＣＭＯＳインバータを示す概略図である。
【００１４】
【図４】ＣＭＯＳインサータ内のｐチャネル金属酸化物半導体（ｐ−ｃｈａｎｎｅｌ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＰＭＯＳ）の回路モデルである。
【００１５】
【図５】ＣＭＯＳインサータ内のｎチャネル金属酸化物半導体（ｎ−ｃｈａｎｎｅｌ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＮＭＯＳ）の回路モデルである。
【００１６】
【図６】図２の一実施形態による電子ドライバ回路の機能回路モデルである。
【００１７】
【図７Ａ】図２の一実施形態による電子ドライバ回路の第１出力と第２出力との間の第１時間遅延を示す、図６の機能回路モデルの第１部分である。
【００１８】
【図７Ｂ】図２の一実施形態による電子ドライバ回路の第２出力と第３出力との間の第２時間遅延を示す、図６の機能回路モデルの第２部分である。
【００１９】
【図８】事前シミュレートされた前モデルにおいて、固定遅延を除いて、異なるトランジスタサイジング条件にわたるＰＶＴ変動に起因する遅延を比較したテーブルである。
【００２０】
【図９】事後にシミュレーションされたモデルにおいて、異なるトランジスタサイジング条件にわたるＰＶＴ変動に起因する遅延を比較したテーブルである。
【００２１】
【図１０】セグメント化されたＭＺＭを駆動する一実施形態による方法を示すフローチャートである。
【発明を実施するための形態】
【００２２】
言うまでもなく、最初に、１つ以上の実施形態の例示的な実装が以下に示されているが、開示されたシステムおよび／または方法は、現在知られているか存在しているかに関わらず、任意の数の技術を使用して実装できる。本開示は、本明細書に例示され説明される例示的な設計および実装を含む、以下に例示される例示的な実装、図面、および技術に決して限定されるべきではなく、添付された特許請求の範囲内において、その均等の全範囲で修正することができる。
【００２３】
本明細書では、セグメント化されたＭＺＭを駆動するように構成された電子ドライバ回路が開示される。以下により詳細に説明するように、電子ドライバ回路は、サイズが減少する遅延バッファ段を使用して遅延を生成する。具体的には、正確かつ精密な遅延の達成は、ゲート幅を順次減少させるＣＭＯＳ遅延バッファ段を実装して、所望の少量の追加遅延を導入することにより行われる。この方式は、大きなスペース、より複雑な設計、およびより大きい電力消費を必要とする伝送ライン設計を回避する。本明細書に開示された電子ドライバ回路では、ＰＶＴコーナーにおいて、設計された８ｐｓの合計遅延にわたって３ｐｓ以内の精度で遅延補償が示される。これは、能動遅延で達成される典型的な１００％誤差範囲よりも著しく優れている。また、光学的領域と電気的領域の両方における個々のセグメント間に、実質的な遅延時間整合が達成される。本明細書で開示される技術は、チャネル当たり２５ギガビット／秒（ＧＢＰＳ）以上の高速光通信に直接適用可能である。
【００２４】
図１は、セグメント化されたＭＺＭ１０２に結合された従来の電子ドライバ回路１００を示す。ＭＺＭ１０２は、光入力（例えば、光信号）を第１部分と第２部分とに分割するように構成されている。光入力の第１部分は、ＭＺＭ１０２の第１アーム１０４（例えば、導波路）にルーティングされ、これを通って伝搬し、一方、光入力の第２部分は、ＭＺＭ１０２の第２アーム１０６にルーティングされ、これを通って伝搬する。図１において、第１アーム１０４を通って伝搬する入力信号の第１部分に位相変化が適用される。位相変化量は、ＭＺＭ１０２に結合された従来の電子ドライバ回路１００により第１セグメント１０８、第２セグメント１１０、及び第３セグメント１１２に供給される電気的入力電圧の関数である。３つのセグメントを例示したが、第１アーム１０４はいくつのセグメントを含み得る。第１アーム１０４を通って伝搬する入力信号の第１部分に適用される位相変化のため、入力信号の両部分が後で再結合された時、光出力に建設的干渉または破壊的干渉が生じる。残念ながら、従来の電子ドライバ回路１００からの電気信号がＭＺＭ１０２の光信号とアライメントされることを保証することは困難である。
【００２５】
図２は、例えば、図１のＭＺＭ１０２などのセグメント化されたＭＺＭを駆動するように構成された一実施形態による電子ドライバ回路２００を示す。図２は、マルチチャネル（例えば、４チャネル）分散電子ドライバ回路のうちの１チャネルを表す。各チャネルは同様に動作する。換言すると、電子ドライバ回路２００は幾つのチャネルを含んでいてもよい。一実施形態では、ドライバ回路２００に似たドライバ回路が、各アームの位相を同時に変更するため、ＭＺＭの各アームに動作可能に結合されてもよい。
【００２６】
一実施形態では、電子ドライバ回路２００は、第１遅延段２０４と第２遅延段２０６との間に配置された第１出力バッファ２０２（例えば、バッファー増幅器）と、第２遅延段２０６と第３遅延段２１０との間に配置された第２出力バッファ２０８と、第３遅延段２１０に続く第３出力バッファ２１２とを含む。第１遅延段２０４は、あるチャネル（例えば、チャネル１）から入力信号（例えば、電気信号）を受け取るように構成される。第１遅延段２０４は、電気信号を、第１出力バッファ２０２に出力し、その後、第１セグメント（例えば、図１の第１セグメント１０８）と第２遅延段２０６とに出力するように構成される。第２遅延段２０６は第１遅延段２０４から電気信号を受け取る。第２遅延段２０６は、電気信号を、第２出力バッファ２０８に出力し、その後、第２セグメント（例えば、図１の第２セグメント１１０）と第３遅延段２１０とに出力するように構成される。第３遅延段２１０は第２遅延段２０６から電気信号を受け取る。第３遅延段２１０は、電気信号を、第３出力バッファ２１２に出力し、その後、第３遅延段（例えば、図１の第３セグメント１１２）とダミー負荷２１４に出力するように構成される。一実施形態では、ダミー負荷２１４により、遅延段（例えば、第２と第３遅延段２０６、２１０）の設計を同様にすることができる。３つの遅延段２０４、４０６、２１０と３つの出力バッファ２０２、２０８、２１２を図２に示すが、電子ドライバ回路２００内に用いる遅延段と出力バッファの数は幾つでも良い。以下により詳しく説明するように、図２の各遅延段２０４、２０６、２１０は、その段が受け取る電気信号に遅延を加える。
【００２７】
一実施形態では、図２の第２遅延段２０６と第３遅延段２１０はそれぞれ金属トレース２１６を含む。金属トレース２１６は受動固定遅延を提供するように構成される。一実施形態では、金属トレース２１６の長さは約６５０マイクロメートル（μｍ）であり、これは受動固定遅延の約４ｐｓに対応する。金属トレース２１６は、遅延段の出力を、遅延段の入力に順次接続するように機能するが、伝送ラインとしては機能しない。当業者に知られているように、伝送ラインの影響は、金属トレースの長さが波長の小さなパーセンテージである限り、無視することができる。約２５ギガヘルツ（ＧＨｚ）までの周波数成分を考慮すると、実効誘電率４の波長は、約６０００μｍと計算される。一般的に、波長の１／１０より短い長さは、ひとかたまりとして扱われてもよい。この例では、６００μｍの長さに限定される。一実施形態では、金属トレース２１６は約６５０μｍの長さである。このため、伝送ライン効果は安全に無視し得る。
【００２８】
第１遅延段２０４は第１遅延バッファ２１８を含み、第２遅延段２０６は第２遅延バッファ２２０を含み、第３遅延段２１０は第３遅延バッファ２２２を含む。後でより詳しく説明するように、遅延バッファ２１８、２２０、２２２は能動遅延を提供するように構成される。一実施形態では、第１、第２、及び第３遅延バッファ２１８、２２０、２２２は約４ｐｓの能動遅延を提供する。一実施形態では、遅延段（例えば、遅延段２０４、２０６）による８ｐｓの総遅延が望ましく、４ｐｓが固定遅延であり受動金属トレース（例えば、金属トレース２１６）によるものであり、別の４ｐｓは能動遅延であり遅延バッファ（例えば、遅延バッファ２１８、２２０、２２２）によるものである。一実施形態では、第１、第２及び第３遅延バッファ２１８，２２０，２２２と、第１、第２及び第３出力バッファ２０２，２０８，２１２との各々は、ＣＭＯＳインバータとして実装される。
【００２９】
図３は、本明細書に開示する遅延バッファ及び出力バッファとして好適に用いられるＣＭＯＳインバータ３００を示す。ＣＭＯＳインバータ３００はＰＭＯＳトランジスタ３０２とＮＭＯＳトランジスタ３０４とを含む。ＣＭＯＳインバータ３００において、ＮＭＯＳトランジスタ３０４とＰＭＯＳトランジスタ３０２とのゲートとドレインは互いに結合され、ＰＭＯＳトランジスタ３０２のソースは電源に結合され、ＮＭＯＳトランジスタ３０４のソースはグラウンドに結合される。各トランジスタタイプはゲートにおいて入力容量負荷を提供する。ＰＭＯＳトランジスタ３０２とＮＭＯＳトランジスタ３０４とは本質的に異なるが、インバータは立ち上がり／立ち下がり時間が対称になるように設計される。
【００３０】
一実施形態では、出力バッファ（例えば、出力バッファ２０２、２０８、２１２）として用いられる各ＣＭＯＳインバータ３００のゲート幅は同じである。つまり、第１出力バッファ２０２のＣＭＯＳインバータ３００のゲート幅は、第２出力バッファ２０８のＣＭＯＳインバータ３００のゲート幅と同じである。同様に、第２出力バッファ２０８のＣＭＯＳインバータ３００のゲート幅は、第３出力バッファ２１２のＣＭＯＳインバータ３００のゲート幅と同じである。一実施形態では、出力バッファとして用いられるＣＭＯＳインバータ３００の各々のゲート幅は小さい（例えば、約５ミクロンと１０ミクロンの間である）。
【００３１】
一実施形態では、遅延バッファ（例えば、遅延バッファ２１８、２２０、２２２）として用いられる各ＣＭＯＳインバータ３００のゲート幅は、遅延段ごとに小さくなる。つまり、第３遅延バッファ２２２のＣＭＯＳインバータ３００のゲート幅は、第２遅延バッファ２２０のＣＭＯＳインバータ３００のゲート幅より小さい。同様に、第２遅延バッファ２２０のＣＭＯＳインバータ３００のゲート幅は、第１遅延バッファ２１８のＣＭＯＳインバータ３００のゲート幅より小さい。このコンセプトは、図２に用いられる、第１、第２及び第３遅延バッファ２１８、２２０、２２２を表す三角形のサイズにより表されている。ゲート幅が順次減少する構成は、ゲート幅に対して、遅延バッファの入力容量が比例し、出力抵抗が反比例することを利用するものである。後でより詳しく説明するように、連続する遅延段２０４、２０６、２１０の遅延バッファのゲート幅をだんだん小さくすることは、第ｎ出力における遅延が、抵抗（Ｒ）と容量（Ｃ）の積に、さらに第ｎ遅延バッファの出力抵抗と第（ｎ＋１）遅延バッファの入力容量との積にほぼ比例することを利用するものである。
【００３２】
順次減少するゲートサイズにより遅延時間が短くなる理由を理解するには、等価回路トランジスタモデルが役に立つと思われる。そのため、ＰＭＯＳトランジスタ３０２の小信号回路モデル４００と、ＮＭＯＳトランジスタ３０４の小信号回路モデル５００とをそれぞれ図４と５に示す。モデル４００、５００はそれぞれゲート（Ｇ）、ソース（Ｓ）及びドレイン（Ｄ）を含む。モデル４００、５００は、両方ともゲート容量（例えば、Ｃｇｐ、Ｃｇｎ）とチャネル抵抗（例えば、Ｒｏｐ、Ｒｏｎ）を含む点で、同様である。またモデル４００、５００は、それぞれ相互コンダクタンス素子４０２、５０２を含み、これはゲートとソースとの間の電圧の関数として電流を出力する。入力容量はゲート幅に比例して増加し、出力チャネル抵抗はゲート幅に反比例する。
【００３３】
ＣＭＯＳトポロジでは、いつでも一方のトランジスタのみがオンであることが意図されており、実際には、これは良い仮定であり、というのは約９５％の時間において一方のトランジスタのみがオンであるからである。さらに、各トランジスタの相互コンダクタンス素子４０２、５０２は、遅延回路モデルから除くこともできる。それゆえ、図２のブロック図の一次モデルとして、図４と図５に示すモデルは、図６に示す遅延回路モデル６００に一般化され得る。図示したように、ＣｎとＲｎ（ここでｎは整数１、２、３・・・である）はそれぞれ第ｎ遅延バッファ段の有効入力容量と出力抵抗である。Ｃｂは出力バッファにより表される入力容量である。Ｃｂの値は、Ｒｎ／Ｃｎとは独立であり、むしろ出力バッファ段のゲート幅により制御され、遅延に対するその効果を制限するため意図的に小さいゲート幅で設計される。また、遅延回路モデル６００は、図２の金属トレース２１６と同様の金属トレース６１６（またはその他の固定の受動遅延素子）を含む。
【００３４】
能動遅延はＲＣ遅延で近似してもよく、ここでＲは等価チャネル抵抗であり、Ｃは、直後の出力バッファのゲート容量により構成される。遅延の計算に必要な回路モデル６００の関連回路モデル部分７００、７０２をそれぞれ図７Ａと図７Ｂに示した。図７Ａに示すように、第１出力と第２出力との間の（例えば、図２の第１出力バッファ２０２の入力と第２出力バッファ２０８の入力との間の）能動遅延は、Ｒ１とＣ１と（図６）の積には関係せず、むしろＲ１とＣ２との積に関係している。能動遅延時間を最小化するため、Ｒ成分とＣ成分とは同時に低減する必要がある。早い遅延段におけるより広いゲート幅を用いて、Ｒ１をより小さくする。同様に、遅い遅延段においてゲート幅をより狭くすることにより、Ｃ２をより小さくする。こうして、各順次的遅延段の幅対長さ比（Ｗ／Ｌ）は減少し、これによりＲＣ時定数が小さくなる。すなわち、各段でサイズが順次的に減少するＣＭＯＳゲートを用いることにより、能動遅延を発生する他の既知の方法と比較して、よりいっそう小さい能動遅延を実現する。
【００３５】
開示のトポロジを用いる遅延は、（例えば、遅延バッファにより提供される）能動遅延による寄与と、（例えば、金属トレースにより提供される）受動固定遅延を含むことが分かる。ＲＣ時定数について、係数２．２を用いて１０％から９０％までの立ち上がり／立ち下がり遅延時間を計算する。よって、段間の総時間遅延は、図７Ａと図７Ｂに示すように計算され得る。例えば、総時間遅延は、Ｔ１＝２．２（Ｒ１）（Ｃｂ＋Ｃ２）＋固定遅延、及びＴ２＝２．２（Ｒ２）（Ｃｂ＋Ｃ３）＋固定遅延として近似し得る。
【００３６】
本明細書に開示の設計を用いて、段（例えば、図２の遅延段２０４、２０６、２１０）間のスケーリング係数の関数として総遅延を計算し得る。例えば、ｗをＰＭＯＳ／ＮＭＯＳデバイスの単位ゲート幅であるとして、それぞれ４ｗ、２ｗ及びｗのゲート幅を有する遅延バッファ（例えば、図２の遅延バッファ２１８、２２０、２２２）を用いることができる。この場合、連続する各遅延段の遅延バッファのゲート幅は係数２だけ小さくされる。より小さい能動遅延が望ましい場合、遅延バッファの寸法は、連続する各段における遅延バッファのゲート幅が４分の１に減少するように、それぞれ１６ｗ、４ｗ、ｗに変更することができる。かかる変更により、出力抵抗は１／４まで小さくなり、入力容量は２倍になり、遅延のネット効果が１／２にスケールする。当業者には言うまでもなく、出力バッファ負荷Ｃｂ、金属トレース寄生要素及び／又は付加的な寄生要素がモデルに含まれていないので、時間遅延はちょうど半分にはならないかも知れない。同様に、付加的負荷により、第１出力バッファと第２出力バッファとの間の時間遅延は、第２出力バッファと第３出力バッファとの間の遅延とはわずかに異なる。ゲート幅を適宜調整してもよい。一実施形態では、遅延バッファのゲート幅は、約１２０ミクロン（第１段の最大ゲート幅）と３０ミクロン（最終段の最小ゲート幅）との間の範囲にある。
【００３７】
ｆを周波数とし、Ｃを容量とし、Ｖを電圧とすると、消費電力はｆＣＶ２に比例するので、第１段ゲート幅の増大により、消費電力は益々大きくなる。このような大きな第１段を駆動するためにプレバッファ段を追加する必要が生じる可能性があることにより、これはさらに悪化する。これは、電力消費の観点からは、遅延が少ないよりも、遅延が少し多い方に誤ることが好ましいこともあることを示している。
【００３８】
能動遅延のみがＰＶＴコーナーに対して感度があり、受動遅延はＰＶＴに対して比較的感度がない。本明細書に開示のコンセプトは、各遅延セグメントが固定遅延を最大化し能動遅延時間を最小化するように設計されるように、固定遅延に対する不感度を利用する。能動デバイスによるより小さい時定数により、ＰＶＴに対する変動が小さくなり、これはより正確な遅延を意味する。可能な限り速いスイッチング速度を維持するために、最小ゲート長を使用する。
【００３９】
比較のために、図８のテーブル８００に、固定遅延セクションを含まないプレレイアウトシミュレーションモデルが設けられている。高歩留まりを維持するために、全てのＰＶＴコーナー事例にわたって解析を行う。ゲート寸法、移動度、または他のトランジスタ特徴に影響を与える物理的プロセスの変化により、トランジスタの動作がより遅くなるか、またはより速くなる可能性がある。同様に、より高い電源電圧は、より高い電流を許容することにより、より速いスイッチングを可能にする。温度が低いほどモビリティが高くなり、スイッチングも高速になる。図８に示すシミュレーション結果では、プロセスは、低速−低速（ＳＳ）、標準−標準（ＴＴ）、及び高速−高速（ＦＦ）にわたり変化し、電源電圧は０．９５Ｖ、１Ｖから１．０５Ｖまで変化し、温度は−４０℃、＋５０℃、＋１２０℃の範囲で変化する。
【００４０】
図８において、最後の行は、遅延バッファの出力間の（例えば、図２の第１出力バッファ２０２の入力と第２出力バッファ２０８の入力との間の）遅延の実際の設計を表す。予想されるように、このシナリオは、絶対時間（例えば、ピコ秒（ｐｓ））に基づいて、最小遅延および最小遅延変化を提供する。サイズが大きくなる場合、第１遅延段と第３遅延段（例えば、図２の第１遅延段２０４および第３遅延段２１０）のトランジスタサイズが入れ替えられる。明らかに、サイズが大きくなる遅延バッファは、サイズが小さくなる遅延バッファと比較して、より大きな総遅延と、より大きな絶対遅延変動を示す。サイズが等しい遅延バッファのシナリオは、第２遅延段（例えば、第２遅延段２０６）のサイジングが、第１および第３遅延段の両方にも使用されることを前提とする。サイズが等しい遅延バッファの場合、実際のサイズは大きな要因ではない。なぜなら、ゲート幅の変更は、ＲとＣを同時に反対方向に変化させるからである。
【００４１】
レイアウト寄生効果および固定遅延を含むポストレイアウトシミュレーションモデルが、図９のテーブル９００に示されている。このシミュレーションは、モデル内のすべての既知の効果を表し、完了までに数日間かかることがある。結果は、サイズが減少する遅延バッファが、変化がすべてのコーナーにわたる平均に対して３．１ｐｓまたは３７．５８％以内であることを示す。実際の設計から第２遅延段サイジングを有する等サイズの遅延バッファ段との比較も、第１段と第３段の両方に適用される。プリレイアウトシミュレーションの傾向と一致して、等サイズの遅延バッファ段設計は、サイズが減少する遅延バッファ段設計よりも、絶対およびパーセント基準の両方においてより大きな変動を示し、４．５ｐｓを超える変動を伴う１０ｐｓより大きい高いノミナル遅延を有する。
【００４２】
図１０は、セグメント化されたＭＺＭ等の変調器を駆動する方法１０００を示す。方法１０００は、セグメント化されたＭＺＭを通って伝播する光信号と整列するように、電気信号を遅延させることが望まれる場合に実装されてもよい。ブロック１００２において、第１ゲート幅を有する第１ＣＭＯＳインバータを用いて、受け取った電気信号から第１遅延段において第１遅延電気信号が生成される。ブロック１００４において、第１遅延電気信号は、第１出力バッファおよび第２遅延段に出力される。ブロック１００６において、受動遅延素子および第２ＣＭＯＳインバータを用いて、第２遅延電気信号が、第１遅延電気信号から第２遅延段において生成される。第２ＣＭＯＳインバータは、第１ＣＭＯＳインバータの第１ゲート幅よりも小さい第２ゲート幅を有する。ブロック１００８において、第２遅延電気信号は、第２出力バッファに出力される。
【００４３】
前述のことから、当業者には言うまでもなく、サイズが減少する遅延バッファ段を利用する分散ＭＺＭドライバにおける遅延補償のための新しい回路が開示される。この回路は、コンパクトであり、正確な遅延を提供し、ＰＶＴコーナーにわたり正確であり高歩留まりを可能にするという利点を有する。さらに、一旦技術を理解すれば、回路は簡単に設計できる。
【００４４】
本開示では、いくつかの実施形態が提供されているが、言うまでもなく、開示されたシステムおよび方法は、本開示の精神または範囲から逸脱することなく多くの他の具体的な形態で具体化され得る。本実施例は、例示的であって限定的であると見なされるべきであり、その意図は本明細書に与えられた詳細に限定されない。例えば、様々な要素または構成要素は、別のシステムで結合または統合されてもよく、またはある機能が省略されてもよいし、実装されなくてもよい。
【００４５】
さらに、様々な実施形態で個別または別個に記載および図示されている技術、システム、サブシステムおよび方法は、本開示の範囲から逸脱することなく、他のシステム、モジュール、技術または方法と組み合わせることができる。互いに結合または直接結合または通信するように示されまたは説明される他のアイテムは、電気的、機械的またはその他の方法で、何らかのインターフェース、デバイスまたは中間コンポーネントを介して間接的に結合され、または通信してもよい。変更、置換、および改変の他の例は、当業者によって確かめられ、ここに開示された精神および範囲から逸脱することなく、為され得る。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
変調器用の電子ドライバ回路であって、
第１ゲート幅を有する第１相補的金属酸化膜半導体（ＣＭＯＳ）インバータとして実装された第１遅延バッファであって、前記第１ＣＭＯＳインバータは受け取った電気信号から第１遅延電気信号を生成するように構成される、第１遅延バッファと、
前記第１遅延バッファに続く第２遅延バッファであって、前記第１ＣＭＯＳインバータの前記第１ゲート幅より小さい第２ゲート幅を有する第２ＣＭＯＳインバータとして実装され、前記第２ＣＭＯＳインバータは前記第１ＣＭＯＳインバータにより生成される前記第１遅延電気信号から第２遅延電気信号を生成するように構成された、第２遅延バッファとを有する、
電子ドライバ回路。
【請求項２】
前記第２遅延バッファに続く第３遅延バッファであって、前記第２ＣＭＯＳインバータの前記第２ゲート幅より小さい第３ゲート幅を有する第３ＣＭＯＳインバータとして実装され、前記第３ＣＭＯＳインバータは前記第２ＣＭＯＳインバータにより生成される前記第２遅延電気信号から第３遅延電気信号を生成する、第３遅延バッファをさらに有する、
請求項１に記載の電子ドライバ回路。
【請求項３】
前記第１遅延電気信号は第１出力バッファに供給され、前記第２遅延電気信号は第２出力バッファに供給され、前記第３遅延電気信号は第３出力バッファに提供される、
請求項２に記載の電子ドライバ回路。
【請求項４】
前記第１出力バッファ、前記第２出力バッファ、及び前記第３出力バッファの各々は、出力ＣＭＯＳインバータとして実装される、
請求項３に記載の電子ドライバ回路。
【請求項５】
前記第２遅延バッファは前記第２ＣＭＯＳインバータに動作可能に結合される第１金属トレースを含み、前記第３遅延バッファは前記第２ＣＭＯＳインバータに動作可能に結合される第２金属トレースを含む、
請求項２に記載の電子ドライバ回路。
【請求項６】
前記第１ＣＭＯＳインバータ、前記第２ＣＭＯＳインバータ、及び前記第３ＣＭＯＳインバータはそれぞれ能動遅延を生成し、前記第１金属トレースと前記第２金属トレースはそれぞれ受動遅延を生成する、
請求項５に記載の電子ドライバ回路。
【請求項７】
前記能動遅延は４ピコ秒（ｐｓ）であり、前記受動遅延は４ｐｓである、
請求項６に記載の電子ドライバ回路。
【請求項８】
前記第１ゲート幅は４ｗであり、前記第２ゲート幅は２ｗであり、前記第３ゲート幅はｗであり、ここでｗは単位ゲート幅であり、連続するバッファ段の各々のゲート幅は１／２だけ小さくされる、
請求項２ないし７いずれか一項に記載の電子ドライバ回路。
【請求項９】
前記第１ゲート幅は１６ｗであり、前記第２ゲート幅は４ｗであり、前記第３ゲート幅はｗであり、ここでｗは単位ゲート幅であり、連続するバッファ段の各々のゲート幅は１／４だけ小さくされる、
請求項２ないし７いずれか一項に記載の電子ドライバ回路。
【請求項１０】
変調器用の電子ドライバ回路であって、
第１ゲート幅を有する第１能動遅延素子を含む第１遅延段であって、前記第１能動遅延素子は受け取った電気信号に第１能動遅延を生じ、第１遅延信号を生成する、第１遅延段と、
前記第１遅延段に動作可能に結合される第２遅延段であって、第１受動遅延素子と第２能動遅延素子とを含み、前記第２能動遅延素子は前記第１能動遅延素子の前記第１ゲート幅より小さい第２ゲート幅を有し、前記第１遅延信号に対し、前記第１受動遅延素子は第１受動遅延を生じさせ、前記第２能動遅延素子は第２能動遅延を生じさせ、第２遅延信号を生成する、第２遅延段とを有する、
電子ドライバ回路。
【請求項１１】
第３遅延段が前記第２遅延段に動作可能に結合し、前記第３遅延段は第２受動遅延素子と第３能動遅延素子とを含み、前記第３能動遅延素子は前記第２ゲート幅より小さい第３ゲート幅を有し、前記第２遅延信号に対し、前記第２受動遅延素子は第２受動遅延を生じ、前記第３能動遅延素子は第３能動遅延を生じ、第３遅延信号を生成する、
請求項１０に記載の電子ドライバ回路。
【請求項１２】
前記第１能動遅延素子、前記第２能動遅延素子、および前記第３能動遅延素子の各々は、遅延バッファに配置された相補型金属酸化膜半導体（ＣＭＯＳ）インバータである、
請求項１１に記載の電子ドライバ回路。
【請求項１３】
前記第１遅延信号は第１出力バッファに供給され、前記第２遅延信号は第２出力バッファに供給され、前記第３遅延信号は第３出力バッファに提供される、
請求項１１に記載の電子ドライバ回路。
【請求項１４】
前記第１出力バッファ、前記第２出力バッファ、及び前記第３出力バッファの各々は、相補型金属酸化膜半導体（ＣＭＯＳ）インバータである、
請求項１３に記載の電子ドライバ回路。
【請求項１５】
受動遅延素子は金属トレースである、
請求項１０に記載の電子ドライバ回路。
【請求項１６】
前記金属トレースは少なくとも６５０マイクロメートル（μｍ）の長さを有する、
請求項１５に記載の電子ドライバ回路。
【請求項１７】
変調器を駆動する方法であって、
第１遅延段において、第１ゲート幅を有する第１相補型金属酸化膜半導体（ＣＭＯＳ）インバータを用いて、受け取った電気信号から第１遅延電気信号を生成することと、
前記第１遅延電気信号を第１出力バッファ及び第２遅延段に出力することと、
前記第２遅延段において、受動遅延素子と第２ＣＭＯＳインバータを用いて前記第１遅延電気信号から第２遅延電気信号を生成することであって、前記第２ＣＭＯＳインバータは前記第１ＣＭＯＳインバータの前記第１ゲート幅よりも小さい第２ゲート幅を有する、ことと、
前記第２遅延電気信号を第２出力バッファに出力することとを含む、
方法。
【請求項１８】
前記第２遅延電気信号を第３遅延段に出力することと、前記第３遅延段において、他の受動遅延素子と第３ＣＭＯＳインバータとを用いて、前記第２遅延電気信号から第３遅延電気信号を生成することであって、前記第３ＣＭＯＳインバータは、前記第２ＣＭＯＳインバータの前記第２ゲート幅より小さい第３ゲート幅を有する、こととをさらに含む方法。
請求項１７に記載の方法。
【請求項１９】
前記第３遅延電気信号を第３出力バッファに出力することをさらに含む、
請求項１８に記載の方法。
【請求項２０】
前記第１出力バッファ、前記第２出力バッファ、および前記第３出力バッファはそれぞれ、出力ＣＭＯＳインバータとして実装され、前記受動遅延素子の各々は金属トレースである、
請求項１９に記載の方法。
【国際調査報告】
2018521560.tif 000014
2018521560.tif 000015