(57)【要約】シリアル周辺インターフェースは、Ｉ２Ｓ伝送モードで動作するように構成可能である。本インターフェースは、データ、ビットクロック、および左／右クロック信号のための外部ピンと接続される伝送ユニットと、複数のメモリラインを伴う先入れ先出し（ＦＩＦＯ）バッファと、２つのメモリラインからデータ部分を読み取り、それらを伝送ワードにアセンブリし、アセンブリされた伝送ワードを伝送ユニットに自動転送するように動作可能な制御ユニットとを有し、伝送ユニットは、アセンブリされた伝送ワードを外部データピンを通して連続して伝送するように構成される。
2018502406.tif 000002
【特許請求の範囲】
【請求項１】
シリアル周辺インターフェースであって、前記シリアル周辺インターフェースは、Ｉ２Ｓ伝送モードで動作するように構成可能であり、
データ、ビットクロック、および左／右クロック信号のための外部ピンと接続される伝送ユニットと、
複数のメモリラインを備える先入れ先出し（ＦＩＦＯ）バッファと、
２つのメモリラインからデータ部分を読み取り、それらを伝送ワードにアセンブリし、前記アセンブリされた伝送ワードを前記伝送ユニットに自動転送するように動作可能な制御ユニットと、
を備え、
前記伝送ユニットは、前記アセンブリされた伝送ワードを前記外部データピンを通して連続して伝送するように構成される、シリアル周辺インターフェース。
【請求項２】
前記ＦＩＦＯバッファは、３つの３２ビットメモリラインを備える、請求項１に記載のシリアル周辺インターフェース。
【請求項３】
２４ビット動作モードでは、前記制御ユニットは、
第１のメモリラインにアクセスし、上位２４ビットを読み取り、それらを前記伝送ユニットに転送することと、
次いで、前記第１のメモリラインにアクセスし、下位８ビットを読み取り、第２のメモリラインにアクセスし、上位１６ビットを読み取り、組み合わせられた２４ビットワードを前記伝送ユニットに転送することと、
次いで、前記第２のメモリラインにアクセスし、下位１６ビットを読み取り、第３のメモリラインにアクセスし、上位８ビットを読み取り、組み合わせられた２４ビットワードを前記伝送ユニットに転送することと、
次いで、前記第３のメモリラインにアクセスし、下位２４ビットを読み取り、それらを前記伝送ユニットに転送することと、
を行うように構成される、請求項１または２に記載のシリアル周辺インターフェース。
【請求項４】
１６ビット動作モードでは、前記制御ユニットは、
前記第１のメモリラインにアクセスし、上位１６ビットを読み取り、それらを前記伝送ユニットに転送することと、
次いで、前記第１のメモリラインにアクセスし、下位１６ビットを読み取り、それらを前記伝送ユニットに転送することと、
次いで、前記アクセスおよび転送を前記第２のおよび第３のメモリラインに対して繰り返すことと、
を行うように構成される、請求項３に記載のシリアル周辺インターフェース。
【請求項５】
シリアル周辺インターフェースであって、前記シリアル周辺インターフェースは、Ｉ２Ｓ伝送モードで動作するように構成可能であり、
それぞれ、少なくとも外部データピンと接続される、複数の伝送ユニットと、
それぞれ、複数のメモリラインを備える、関連付けられた先入れ先出し（ＦＩＦＯ）バッファと、
２つのメモリラインからデータ部分を読み取り、それらを伝送ワードにアセンブリし、前記アセンブリされた伝送ワードを前記伝送ユニットに自動転送するように動作可能な制御ユニットと、
を備え、
前記伝送ユニットは、前記アセンブリされた伝送ワードを前記外部データピンを通して連続して伝送するように構成される、シリアル周辺インターフェース。
【請求項６】
各ＦＩＦＯバッファは、３つの３２ビットメモリラインを備える、請求項５に記載のシリアル周辺インターフェース。
【請求項７】
前記伝送ユニットのうちの１つは、マスタユニットとして構成され、残りの伝送ユニットは、スレーブユニットとして構成される、請求項５または６に記載のシリアル周辺インターフェース。
【請求項８】
入力動作は、書込動作がデータを各ＦＩＦＯバッファ内の同一アドレスに書き込むように、全ＦＩＦＯバッファ上で行われる、請求項７に記載のシリアル周辺インターフェース。
【請求項９】
各伝送ユニットは、単一データワードを関連付けられたＦＩＦＯバッファから読み取り、前記単一データワードのアドレスは、関連付けられた制御レジスタ内に定義される、請求項５−８のいずれかに記載のシリアル周辺インターフェース。
【請求項１０】
２４ビット動作モードでは、それぞれ、第１の伝送ユニットは、関連付けられたＦＩＦＯバッファの第１のメモリラインの上位２４ビットを読み取り、第２の伝送ユニットは、前記第１のメモリラインの下位８ビットおよび前記第２のメモリの上位１６ビットを読み取り、前記第３の伝送ユニットは、前記第２のメモリラインの下位１６ビットおよび前記第３のメモリラインの上位８ビットを読み取り、前記第４の伝送ユニットは、前記第３のメモリラインの下位２４ビットを読み取る、請求項５−９のいずれかに記載のシリアル周辺インターフェース。
【請求項１１】
１６ビット動作モードでは、それぞれ、第１の伝送ユニットは、各メモリラインの上位１６ビットを読み取り、第２の伝送ユニットは、各メモリラインの下位１６ビットを読み取る、請求項５−１０のいずれかに記載のシリアル周辺インターフェース。
【請求項１２】
前記１６ビット動作モードでは、前記ＦＩＦＯバッファは、単一３２ビットメモリラインのみを使用する、請求項５−１１のいずれかに記載のシリアル周辺インターフェース。
【請求項１３】
前記ＦＩＦＯバッファの１つのみが、全４つの伝送ユニットのために使用される、請求項５−１２のいずれかに記載のシリアル周辺インターフェース。
【請求項１４】
前記２４ビット動作モードでは、前記制御ユニットは、
選択されたＦＩＦＯバッファの第１のメモリラインにアクセスし、上位２４ビットを読み取り、それらを前記第１の伝送ユニットに転送することと、
次いで、前記選択されたＦＩＦＯバッファの第１のメモリラインにアクセスし、下位８ビットを読み取り、第２のメモリラインにアクセスし、上位１６ビットを読み取り、組み合わせられた２４ビットワードを前記第２の伝送ユニットに転送することと、
次いで、前記選択されたＦＩＦＯバッファの第２のメモリラインにアクセスし、下位１６ビットを読み取り、第３のメモリラインにアクセスし、上位８ビットを読み取り、組み合わせられた２４ビットワードを前記第３の伝送ユニットに転送することと、
次いで、前記選択されたＦＩＦＯバッファの第３のメモリラインにアクセスし、下位２４ビットを読み取り、それらを前記第４の伝送ユニットに転送することと、
を行うように構成される、請求項５−１３のいずれかに記載のシリアル周辺インターフェース。
【請求項１５】
１６ビット動作モードでは、前記制御ユニットは、
選択されたＦＩＦＯバッファの各メモリラインにアクセスし、上位１６ビットを読み取り、それらを前記第１の伝送ユニットに転送することと、
次いで、前記選択されたＦＩＦＯバッファの各メモリラインにアクセスし、下位１６ビットを読み取り、それらを前記第２の伝送ユニットに転送することと、
を行うように構成される、請求項５−１３のいずれかに記載のシリアル周辺インターフェース。
【請求項１６】
前記１６ビット動作モードでは、前記ＦＩＦＯバッファは、単一３２ビットメモリラインのみを使用する、請求項５−１５のいずれかに記載のシリアル周辺インターフェース。
【請求項１７】
シリアル周辺インターフェースを動作させる方法であって、前記シリアル周辺インターフェースは、Ｉ２Ｓ伝送モードで動作するように構成可能であり、
前記シリアル周辺インターフェースをＩ２Ｓモードで動作するように構成するステップであって、前記シリアル周辺インターフェースは、データ、ビットクロック、および左／右クロック信号のための外部ピンと接続される伝送ユニットを備える、ステップと、
複数のメモリラインを備える先入れ先出し（ＦＩＦＯ）バッファを提供するステップと、
２つのメモリラインからデータ部分を読み取ることと、
それらを伝送ワードにアセンブリすることと、
前記アセンブリされた伝送ワードを前記伝送ユニットに自動転送することと、
を行うように前記シリアル周辺インターフェースを制御するステップと、
前記アセンブリされた伝送ワードを前記外部データピンを通して連続して伝送するステップと、
を含む、方法。
【請求項１８】
前記ＦＩＦＯバッファは、３つの３２ビットメモリラインを備える、請求項１７に記載の方法。
【請求項１９】
２４ビット動作モードでは、前記方法は、
第１のメモリラインにアクセスし、上位２４ビットを読み取り、それらを前記伝送ユニットに転送するステップと、
次いで、前記第１のメモリラインにアクセスし、下位８ビットを読み取り、第２のメモリラインにアクセスし、上位１６ビットを読み取り、組み合わせられた２４ビットワードを前記伝送ユニットに転送するステップと、
次いで、前記第２のメモリラインにアクセスし、下位１６ビットを読み取り、第３のメモリラインにアクセスし、上位８ビットを読み取り、組み合わせられた２４ビットワードを前記伝送ユニットに転送するステップと、
次いで、前記第３のメモリラインにアクセスし、下位２４ビットを読み取り、それらを前記伝送ユニットに転送するステップと、
を含む、請求項１７または１８に記載の方法。
【請求項２０】
１６ビット動作モードでは、前記方法は、
前記第１のメモリラインにアクセスし、上位１６ビットを読み取り、それらを前記伝送ユニットに転送するステップと、
次いで、前記第１のメモリラインにアクセスし、下位１６ビットを読み取り、それらを前記伝送ユニットに転送するステップと、
次いで、アクセスおよび転送するステップを前記第２のおよび第３のメモリラインに対して繰り返すステップと、
を含む、請求項１９に記載の方法。
【請求項２１】
シリアル周辺インターフェースを動作させるための方法であって、前記シリアル周辺インターフェースは、Ｉ２Ｓ伝送モードで動作するように構成可能であり、
それぞれ、少なくとも外部データピンと接続される、複数の伝送ユニットを提供するステップと、
それぞれ、複数のメモリラインを備える、関連付けられた先入れ先出し（ＦＩＦＯ）バッファを提供するステップと、
２つのメモリラインからデータ部分を読み取るステップと、
それらを伝送ワードにアセンブリするステップと、
前記アセンブリされた伝送ワードを前記伝送ユニットに自動転送するステップと、
前記アセンブリされた伝送ワードを前記外部データピンを通して連続して伝送するステップと、
を含む、方法。
【請求項２２】
各ＦＩＦＯバッファは、３つの３２ビットメモリラインを備える、請求項２１に記載の方法。
【請求項２３】
前記伝送ユニットのうちの１つをマスタユニットとして、残りの伝送ユニットをスレーブユニットとして構成するステップを含む、請求項２１または２２に記載の方法。
【請求項２４】
書込動作がデータを各ＦＩＦＯバッファ内の同一アドレスに書き込むように、入力動作を全ＦＩＦＯバッファ上で行うステップを含む、請求項２３に記載の方法。
【請求項２５】
各伝送ユニットは、単一データワードを関連付けられたＦＩＦＯバッファから読み取り、前記単一データワードのアドレスは、関連付けられた制御レジスタ内に定義される、請求項２１−２４のいずれかに記載の方法。
【請求項２６】
２４ビット動作モードでは、それぞれ、第１の伝送ユニットは、関連付けられたＦＩＦＯバッファの第１のメモリラインの上位２４ビットを読み取り、第２の伝送ユニットは、前記第１のメモリラインの下位８ビットおよび第２のメモリの上位１６ビットを読み取り、前記第３の伝送ユニットは、前記第２のメモリラインの下位１６ビットおよび第３のメモリラインの上位８ビットを読み取り、前記第４の伝送ユニットは、前記第３のメモリラインの下位２４ビットを読み取る、請求項２１−２５のいずれかに記載の方法。
【請求項２７】
１６ビット動作モードでは、それぞれ、第１の伝送ユニットは、各メモリラインの上位１６ビットを読み取り、第２の伝送ユニットは、各メモリラインの下位１６ビットを読み取る、請求項２１−２６のいずれかに記載の方法。
【請求項２８】
前記１６ビット動作モードでは、前記ＦＩＦＯバッファは、単一３２ビットメモリラインのみを使用する、請求項２１−２７のいずれかに記載の方法。
【請求項２９】
前記ＦＩＦＯバッファの１つのみが、全４つの伝送ユニットのために使用される、請求項２１−２８のいずれかに記載の方法。
【請求項３０】
２４ビット動作モードでは、前記方法は、
選択されたＦＩＦＯバッファの第１のメモリラインにアクセスし、上位２４ビットを読み取り、それらを前記第１の伝送ユニットに転送するステップと、
次いで、前記選択されたＦＩＦＯバッファの第１のメモリラインにアクセスし、下位８ビットを読み取り、第２のメモリラインにアクセスし、上位１６ビットを読み取り、組み合わせられた２４ビットワードを前記第２の伝送ユニットに転送するステップと、
次いで、前記選択されたＦＩＦＯバッファの第２のメモリラインにアクセスし、下位１６ビットを読み取り、第３のメモリラインにアクセスし、上位８ビットを読み取り、組み合わせられた２４ビットワードを前記第３の伝送ユニットに転送するステップと、
次いで、前記選択されたＦＩＦＯバッファの第３のメモリラインにアクセスし、下位２４ビットを読み取り、それらを前記第４の伝送ユニットに転送するステップと、
を含む、請求項２１−２９のいずれかに記載の方法。
【請求項３１】
１６ビット動作モードでは、前記方法は、
選択されたＦＩＦＯバッファの各メモリラインにアクセスし、上位１６ビットを読み取り、それらを前記第１の伝送ユニットに転送するステップと、
次いで、前記選択されたＦＩＦＯバッファの各メモリラインにアクセスし、下位１６ビットを読み取り、それらを前記第２の伝送ユニットに転送するステップと、
を含む、請求項２１−３０のいずれかに記載の方法。
【請求項３２】
前記１６ビット動作モードでは、前記ＦＩＦＯバッファは、単一３２ビットメモリラインのみを使用する、請求項２１−３１のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、特に、Ｉ２Ｓタイプの同期シリアルバスに関する。
【背景技術】
【０００２】
種々の同期シリアルプロトコルが、存在し、クロックおよびデータが、別個のライン上で伝送される。同期シリアルインターフェースの最も一般的実装のうちの１つは、シリアル周辺インターフェース（ＳＰＩ）バスであって、入力および出力、クロックライン、随意に、選択ラインおよび／またはスレーブ選択ラインのための別個のデータラインを備える。
【０００３】
Ｉ２Ｓバスは、類似数のラインを使用するが、異なる伝送プロトコルを提供する。マイクロコントローラは、多くの場合、ＳＰＩインターフェースがＩ２Ｓインターフェースをエミュレートし得るよう拡張されるように、ＳＰＩプロトコルを実装する。Ｉ２Ｓプロトコルは、クロックラインおよび別個のワードクロックライン上でビットクロック信号ＢＣＬＫを使用する。ワードクロックは、多くの場合、左／右クロック信号ＬＲＣＬＫと称される。概して、ＬＲＣＬＫの各エッジでは、左または右チャネルデータワードが、ビットクロック信号を使用して連続して伝送される。Ｉ２Ｓプロトコルは、オーディオデータのために最適化される。構成に応じて、１６、２４、または３２ビットを有するオーディオデータワードが、デバイス間で転送される。特に、２４ビットモードは、多くの場合、３２ビットを使用することによってエミュレートされる、または正しく実装されるようにあるデータ処理を要求する。
【０００４】
特に、マイクロコントローラにおいて、Ｉ２Ｓインターフェースの改良された実装の必要性がある。
【発明の概要】
【課題を解決するための手段】
【０００５】
ある実施形態によると、シリアル周辺インターフェースは、Ｉ２Ｓ伝送モードで動作するように構成可能であって、データ、ビットクロック、および左／右クロック信号のための外部ピンと接続される伝送ユニットと、複数のメモリラインを備える先入れ先出し（ＦＩＦＯ）バッファと、２つのメモリラインからデータ部分を読み取り、それらを伝送ワードにアセンブリし、アセンブリされた伝送ワードを伝送ユニットに自動転送するように動作可能な制御ユニットとを備えてもよく、伝送ユニットは、アセンブリされた伝送ワードを外部データピンを通して連続して伝送するように構成される。
【０００６】
さらなる実施形態によると、ＦＩＦＯバッファは、３つの３２ビットメモリラインを備えてもよい。さらなる実施形態によると、２４ビット動作モードでは、制御ユニットは、第１のメモリラインにアクセスし、上位２４ビットを読み取り、それらを伝送ユニットに転送し、次いで、第１のメモリラインにアクセスし、下位８ビットを読み取り、第２のメモリラインにアクセスし、上位１６ビットを読み取り、組み合わせられた２４ビットワードを伝送ユニットに転送し、次いで、第２のメモリラインにアクセスし、下位１６ビットを読み取り、第３のメモリラインにアクセスし、上位８ビットを読み取り、組み合わせられた２４ビットワードを伝送ユニットに転送し、次いで、第３のメモリラインにアクセスし、下位２４ビットを読み取り、それらを伝送ユニットに転送するように構成される。さらなる実施形態によると、１６ビット動作モードでは、制御ユニットは、第１のメモリラインにアクセスし、上位１６ビットを読み取り、それらを伝送ユニットに転送し、次いで、第１のメモリラインにアクセスし、下位１６ビットを読み取り、それらを伝送ユニットに転送し、次いで、アクセスおよび転送を第２のおよび第３のメモリラインに対して繰り返すように構成される。
【０００７】
別の実施形態によると、シリアル周辺インターフェースは、Ｉ２Ｓ伝送モードで動作するように構成可能であって、それぞれ、少なくとも外部データピンと接続される、複数の伝送ユニットと、それぞれ、複数のメモリラインを備える、関連付けられた先入れ先出し（ＦＩＦＯ）バッファと、２つのメモリラインからデータ部分を読み取り、それらを伝送ワードにアセンブリし、アセンブリされた伝送ワードを伝送ユニットに自動転送するように動作可能な制御ユニットとを備えてもよく、伝送ユニットは、アセンブリされた伝送ワードを外部データピンを通して連続して伝送するように構成される。
【０００８】
さらなる実施形態によると、各ＦＩＦＯバッファは、３つの３２ビットメモリラインを備える。さらなる実施形態によると、伝送ユニットのうちの１つは、マスタユニットとして構成されてもよく、残りの伝送ユニットは、スレーブユニットとして構成される。さらなる実施形態によると、入力動作は、書込動作がデータを各ＦＩＦＯバッファ内の同一アドレスに書き込むように、全ＦＩＦＯバッファ上で行われる。さらなる実施形態によると、各伝送ユニットは、単一データワードを関連付けられたＦＩＦＯバッファから読み取り、単一データワードのアドレスは、関連付けられた制御レジスタ内に定義される。さらなる実施形態によると、２４ビット動作モードでは、それぞれ、第１の伝送ユニットは、関連付けられたＦＩＦＯバッファの第１のメモリラインの上位２４ビットを読み取り、第２の伝送ユニットは、第１のメモリラインの下位８ビットおよび第２のメモリの上位１６ビットを読み取り、第３の伝送ユニットは、第２のメモリラインの下位１６ビットおよび第３のメモリラインの上位８ビットを読み取り、第４の伝送ユニットは、第３のメモリラインの下位２４ビットを読み取る。さらなる実施形態によると、１６ビット動作モードでは、それぞれ、第１の伝送ユニットは、各メモリラインの上位１６ビットを読み取り、第２の伝送ユニットは、各メモリラインの下位１６ビットを読み取る。さらなる実施形態によると、１６ビット動作モードでは、ＦＩＦＯバッファは、単一３２ビットメモリラインのみを使用する。さらなる実施形態によると、ＦＩＦＯバッファの１つのみが、全４つの伝送ユニットのために使用される。さらなる実施形態によると、２４ビット動作モードでは、制御ユニットは、選択されたＦＩＦＯバッファの第１のメモリラインにアクセスし、上位２４ビットを読み取り、それらを第１の伝送ユニットに転送し、次いで、選択されたＦＩＦＯバッファの第１のメモリラインにアクセスし、下位８ビットを読み取り、第２のメモリラインにアクセスし、上位１６ビットを読み取り、組み合わせられた２４ビットワードを第２の伝送ユニットに転送し、次いで、選択されたＦＩＦＯバッファの第２のメモリラインにアクセスし、下位１６ビットを読み取り、第３のメモリラインにアクセスし、上位８ビットを読み取り、組み合わせられた２４ビットワードを第３の伝送ユニットに転送し、次いで、選択されたＦＩＦＯバッファの第３のメモリラインにアクセスし、下位２４ビットを読み取り、それらを第４の伝送ユニットに転送するように構成される。さらなる実施形態によると、１６ビット動作モードでは、制御ユニットは、選択されたＦＩＦＯバッファの各メモリラインにアクセスし、上位１６ビットを読み取り、それらを第１の伝送ユニットに転送し、次いで、選択されたＦＩＦＯバッファの各メモリラインにアクセスし、下位１６ビットを読み取り、それらを第２の伝送ユニットに転送するように構成される。さらなる実施形態によると、１６ビット動作モードでは、ＦＩＦＯバッファは、単一３２ビットメモリラインのみを使用する。
【０００９】
さらに別の実施形態によると、Ｉ２Ｓ伝送モードで動作するように構成可能である、シリアル周辺インターフェースを動作させる方法は、シリアル周辺インターフェースをＩ２Ｓモードで動作するように構成するステップであって、シリアル周辺インターフェースは、データ、ビットクロック、および左／右クロック信号のための外部ピンと接続される伝送ユニットを備える、ステップと、複数のメモリラインを備える先入れ先出し（ＦＩＦＯ）バッファを提供するステップと、２つのメモリラインからデータ部分を読み取り、それらを伝送ワードにアセンブリし、アセンブリされた伝送ワードを伝送ユニットに自動転送するようにシリアル周辺インターフェースを制御するステップと、アセンブリされた伝送ワードを外部データピンを通して連続して伝送するステップとを含んでもよい。
【００１０】
本方法のさらなる実施形態によると、ＦＩＦＯバッファは、３つの３２ビットメモリラインを備えてもよい。本方法のさらなる実施形態によると、２４ビット動作モードでは、本方法は、第１のメモリラインにアクセスし、上位２４ビットを読み取り、それらを伝送ユニットに転送するステップと、次いで、第１のメモリラインにアクセスし、下位８ビットを読み取り、第２のメモリラインにアクセスし、上位１６ビットを読み取り、組み合わせられた２４ビットワードを伝送ユニットに転送するステップと、次いで、第２のメモリラインにアクセスし、下位１６ビットを読み取り、第３のメモリラインにアクセスし、上位８ビットを読み取り、組み合わせられた２４ビットワードを伝送ユニットに転送するステップと、次いで、第３のメモリラインにアクセスし、下位２４ビットを読み取り、それらを伝送ユニットに転送するステップとを含む。本方法のさらなる実施形態によると、１６ビット動作モードでは、本方法は、第１のメモリラインにアクセスし、上位１６ビットを読み取り、それらを伝送ユニットに転送するステップと、次いで、第１のメモリラインにアクセスし、下位１６ビットを読み取り、それらを伝送ユニットに転送するステップと、次いで、アクセスおよび転送するステップを第２のおよび第３のメモリラインに対して繰り返すステップとを含む。
【００１１】
さらに別の実施形態によると、Ｉ２Ｓ伝送モードで動作するように構成可能である、シリアル周辺インターフェースを動作させるための方法は、それぞれ、少なくとも外部データピンと接続される、複数の伝送ユニットを提供するステップと、それぞれ、複数のメモリラインを備える、関連付けられた先入れ先出し（ＦＩＦＯ）バッファを提供するステップと、２つのメモリラインからデータ部分を読み取るステップと、それらを伝送ワードにアセンブリするステップと、アセンブリされた伝送ワードを伝送ユニットに自動転送するステップと、アセンブリされた伝送ワードを外部データピンを通して連続して伝送するステップとを含んでもよい。
【００１２】
本方法のさらなる実施形態によると、各ＦＩＦＯバッファは、３つの３２ビットメモリラインを備えてもよい。本方法のさらなる実施形態によると、本方法は、伝送ユニットのうちの１つをマスタユニットとして、残りの伝送ユニットをスレーブユニットとして構成するステップを含んでもよい。本方法のさらなる実施形態によると、本方法は、書込動作がデータを各ＦＩＦＯバッファ内の同一アドレスに書き込むように、入力動作を全ＦＩＦＯバッファ上で行うステップを含んでもよい。本方法のさらなる実施形態によると、各伝送ユニットは、関連付けられたＦＩＦＯバッファから単一データワードを読み取ってもよく、単一データワードのアドレスは、関連付けられた制御レジスタ内に定義される。本方法のさらなる実施形態によると、２４ビット動作モードでは、それぞれ、第１の伝送ユニットは、関連付けられたＦＩＦＯバッファの第１のメモリラインの上位２４ビットを読み取り、第２の伝送ユニットは、第１のメモリラインの下位８ビットおよび第２のメモリの上位１６ビットを読み取り、第３の伝送ユニットは、第２のメモリラインの下位１６ビットおよび第３のメモリラインの上位８ビットを読み取り、第４の伝送ユニットは、第３のメモリラインの下位２４ビットを読み取る。本方法のさらなる実施形態によると、１６ビット動作モードでは、それぞれ、第１の伝送ユニットは、各メモリラインの上位１６ビットを読み取り、第２の伝送ユニットは、各メモリラインの下位１６ビットを読み取る。本方法のさらなる実施形態によると、１６ビット動作モードでは、ＦＩＦＯバッファは、単一３２ビットメモリラインのみを使用する。本方法のさらなる実施形態によると、ＦＩＦＯバッファの１つのみが、全４つの伝送ユニットのために使用される。本方法のさらなる実施形態によると、２４ビット動作モードでは、本方法は、選択されたＦＩＦＯバッファの第１のメモリラインにアクセスし、上位２４ビットを読み取り、それらを第１の伝送ユニットに転送するステップと、次いで、選択されたＦＩＦＯバッファの第１のメモリラインにアクセスし、下位８ビットを読み取り、第２のメモリラインにアクセスし、上位１６ビットを読み取り、組み合わせられた２４ビットワードを第２の伝送ユニットに転送するステップと、次いで、選択されたＦＩＦＯバッファの第２のメモリラインにアクセスし、下位１６ビットを読み取り、第３のメモリラインにアクセスし、上位８ビットを読み取り、組み合わせられた２４ビットワードを第３の伝送ユニットに転送するステップと、次いで、選択されたＦＩＦＯバッファの第３のメモリラインにアクセスし、下位２４ビットを読み取り、それらを第４の伝送ユニットに転送するステップとを含む。本方法のさらなる実施形態によると、１６ビット動作モードでは、本方法は、選択されたＦＩＦＯバッファの各メモリラインにアクセスし、上位１６ビットを読み取り、それらを第１の伝送ユニットに転送するステップと、次いで、選択されたＦＩＦＯバッファの各メモリラインにアクセスし、下位１６ビットを読み取り、それらを第２の伝送ユニットに転送するステップとを含む。本方法のさらなる実施形態によると、１６ビット動作モードでは、ＦＩＦＯバッファは、単一３２ビットメモリラインのみを使用する。
【図面の簡単な説明】
【００１３】
【図１】図１は、従来のシリアル周辺インターフェースを示す。
【図２】図２は、種々の実施形態の種々の動作モードによる、ＦＩＦＯバッファを示す。
【図３】図３は、ある実施形態のブロック図を示す。
【図４】図４は、別の実施形態のブロック図を示す。
【図５】図５および６は、図４による実施形態の動作モードを示す。
【図６】図５および６は、図４による実施形態の動作モードを示す。
【図７】図７−１０は、種々の実施形態による、動作モードのフロー図を示す。
【図８】図７−１０は、種々の実施形態による、動作モードのフロー図を示す。
【図９】図７−１０は、種々の実施形態による、動作モードのフロー図を示す。
【発明を実施するための形態】
【００１４】
図１は、マイクロコントローラ内に実装され得る、従来のＳＰＩインターフェース周辺デバイス１００を示す。外部からデバイスによって転送されるデータは、内部バス１１０を介して、バッファレジスタ１２０の中に書き込まれる。バッファレジスタは、図１に示されるように、別個の伝送および受信バッファを伴う先入れ先出し（ＦＩＦＯ）メモリ１３０として実装されてもよく、任意の好適なサイズを有してもよい。いくつかの実施形態によると、バッファのＦＩＦＯ機能性は、イネーブルまたはディスエーブルにされるようにプログラム可能であってもよい。入力バッファ１２０／１３０は、外部入力ピンＳＤＩｘおよび外部出力ピンＳＤＯｘと接続される、転送シフトレジスタ１４０と結合される。「ｘ」は、複数のユニットがマイクロコントローラ内に存在し得ることを示す。
【００１５】
スレーブ選択およびフレーム同期制御ユニット１５０が、提供され、外部スレーブ選択ピンＳＳｘと結合され、レジスタ１４０の出力と出力ピンＳＤＯｘとの間のトライステートバッファを制御してもよい。クロック制御ユニット１６０は、シフトレジスタ１４０を動作させる、シフトクロック信号を提供する。クロック制御ユニット１６０はまた、スレーブ選択およびフレーム同期制御ユニット１５０およびエッジ選択ユニット１７０と結合される。ボーレート発生器１８０は、種々の内部クロック信号によってプログラム可能に駆動されることができ、制御可能ドライバを介して、外部ピンＳＣＫｘおよびエッジ選択ユニット１７０と結合される。種々の制御レジスタが、ＳＰＩを構成するために使用され得るように実装されてもよい。
【００１６】
本ＳＰＩ周辺機器１００は、マスタまたはスレーブモード、フレーム動作、ＤＳＰモード等の種々の動作モードを用いて、通常ＳＰＩインターフェースとして動作するように設計される。加えて、本周辺機器は、Ｉ２Ｓインターフェースとして動作するように構成されることができる。本モードでは、ＳＳｘピンは、ＬＲＣＬＫピンとして使用され、ＳＣＫｘは、ＢＣＬＫラインとして動作し、ＳＤＩｘおよびＳＤＯｘは、データ信号入力／出力ピンとして動作する。ユニット１００がマスタとして動作されるかまたはスレーブとして動作されるかに応じて、ピンＳＳｘおよびＳＣＫｘは、出力（マスタ）または入力（スレーブ）ピンのいずれかとなる。
【００１７】
いったんデータワードがバッファの中に書き込まれると、周辺機器は、書き込まれたデータをシフトレジスタを介して出力ピンＳＤＯｘに転送するであろう。ユニットがマスタデバイスとして構成される場合、個別のクロック信号は、デバイス１００によって発生される。スレーブとして動作するとき、デバイス１００は、個別のＬＲＣＬＫ信号の受信に応じて、新しいデータワードをバッファからフェッチする。デバイスは、１６、２４、または３２ビットを用いてデータワードを転送するようにプログラム可能であって、ＦＩＦＯは、複数の３２ビットレジスタを有するように設計される。１６ビットワードを伝送するようにプログラムされると、各バッファレジスタ内の下位１６ビットのみが伝送され、上位１６ビットは、無視されるであろう。２４ビットワードを伝送するようにプログラムされると、各バッファレジスタ内の下位２４ビットのみが伝送され、上位８ビットは、無視されるであろう。３２ビットワードを伝送するようにプログラムされると、各バッファレジスタ全体が伝送される。したがって、本実装は、オーディオデータが、概して、大容量記憶デバイス内にパックされた様式で記憶されるため、データの何らかの事前処理を要求する。したがって、３２ビット転送モードのみ、データが、直接、メモリからバッファの中に書き込まれることができるため、事前処理を要求しない。
【００１８】
しかしながら、１６ビットおよび２４ビットモードでは、個別のオーディオデータは、パックされた方式で記憶される、言い換えると、２４ビットの整合は、メモリを節約するために生じない。データが、３２ビット書込動作を使用して、直接、バッファ１２０／１３０の中に書き込まれるであろう場合、データは、不整合となり、途切れるであろう。実際、使用可能な伝送は、生じ得ない。したがって、データは、バッファの中に書き込まれ得る前に事前処理されなければならない。特に、２４ビットオーディオデータに関して、これは、時間集約的処理を生じさせる。３２ビット読取動作が、データをメモリから読み出すために使用される場合、８または１６ビットは、バッファされ、後続読取と組み合わせられなければならない。代替として、８ビット読取のみ、使用され得、２４ビットは、３つの連続読取動作を使用することによってアセンブリされるであろう。いずれかの方法で、２４ビットオーディオデータのメモリからの転送は、他のタスクのために要求され得る処理電力を使い切る、何らかの処理を要求するであろう。全１６ビットデータの整合に起因して処理電力が殆ど必要とされない場合でも、類似動作は、１６ビットオーディオデータに関しても要求される。しかしながら、各１６ビットワードは、３２ビットバッファレジスタ１２０／１３０内に別個に記憶され、Ｉ２Ｓインターフェースの適切な動作を確実にしなければならない。
【００１９】
図２は、メモリ内の３２ビット、２４ビット、および１６ビットでパックされたデータの整合を示す。データは、メモリ空間が無駄にされないように、最も効率的方法で記憶される。故に、各後続データワードは、任意のメモリ空間を伴わずに先行ワードにすぐ続き、任意のタイプの整合誤配置を無視する。これは、概して、最初のワードが実施例３００に示されるように整合される場合、３２ビットデータが自動的に整合されるであろうため、３２ビットシステムにおける３２ビットワードに関して問題ではない。したがって、３２ビット命令を用いたメモリの読取は、単一書込コマンドを用いて個別のワードをＦＩＦＯの中に配置することを可能にする。
【００２０】
実施例３１０は、２４ビットデータの記憶を示す。図３から分かるように、データ０および４のみが、３２ビットに関して整合される。したがって、いくつかの８ビット読取動作およびデータのマージ、組み合わせられた１６ビットおよび８ビット読取命令、または３２ビット読取命令および次の２４ビットワードのために必要とされるそれらの部分の中間記憶のいずれかが、ＦＩＦＯを正しく埋めるために必要である。
【００２１】
実施例３２０に示されるような１６ビットデータ幅に関しては、１つおきのワードが、３２ビット境界に整合されるであろう。したがって、単一１６ビット読取命令または中間バッファを伴う３２ビット読取命令のいずれかが、要求される。
【００２２】
明らかに、実施例３１０に示されるような２４ビットシナリオは、最も多くの処理を生じさせる。図３は、Ｉ２Ｓ伝送能力を伴う、拡張ＳＰＩインターフェースを示す。ここでは、ＦＩＦＯ２１０は、直接、ＳＰＩ伝送ユニット２２０に接続されず、むしろ、ＦＩＦＯ２１０へのアクセスは、プログラム可能動作モードに応じてデータを伝送ユニット２２０に提供する、例えば、有限状態機械（ＦＳＭ）を含み得る、制御ユニット２６０によって制御される。
【００２３】
本ユニットが、Ｉ２Ｓモードで動作するようにプログラムされると、伝送ユニット２２０は、図３に示されるように、その外部接続を使用する、すなわち、データラインは、オーディオデータのために使用され、クロックラインは、ビットクロック信号ＢＣＬＫを提供し、ＳＳｘピンは、ＬＲＣＬＫ信号のために使用される。図３の下は、ＳＰＩインターフェースがＩ２Ｓプロトコルを使用して２４ビットオーディオモードで動作すると仮定する。ＦＩＦＯ２１０は、したがって、直接、メモリから、４つのオーディオ２４ビットデータワードで埋められるであろう。いったんＦＩＦＯ２１０が３つの３２ビットワードで埋められると、制御ユニットは、図３の下に示されるように、ＦＩＦＯ２１０にアクセスすることができる。第１のアクセスにおいて、ＦＳＭは、Ｌｉｎｅ０［３１．．８］を伝送ユニット２２０に転送する。第２のアクセスは、Ｌｉｎｅ１［３１．．１６］と連結されたＬｉｎｅ０［７．．０］を転送する。第３のアクセスは、Ｌｉｎｅ２［３１．．２４］と連結されたＬｉｎｅ１［１５．．０］を転送し、第４のアクセスは、Ｌｉｎｅ２［２３．．０］を転送する。システムは、次いで、マイクロプロセッサに、ＦＩＦＯが空であって、さらなるデータがメモリからバッファの中に転送され得ることを示す。マイクロプロセッサは、次いで、直接、データの任意の処理または並べ替えを伴わずに、次の３つの３２ビットワードをメモリからバッファの中に転送することができる。
【００２４】
１６ビット動作モードでは、状態機械２６０は、ＦＩＦＯ２１０にアクセスし、交互に、上位ワードＬｉｎｅｘ［３１．．１６］および下位ワードＬｉｎｅｘ［１５．．０］を読み取る。再び、プロセッサは、メモリから読み出されたデータを再整合する必要なく、最適速度のために３２ビット読取／書込命令のみを使用して、データを直接転送することができる。別の実施形態によると、１６ビット動作モードでは、ＦＩＦＯ２１０は、単一メモリラインのみを使用してもよい。
【００２５】
図４は、同期シリアルインターフェース周辺機器４００のさらに別の実施形態を示し、複数のＳＰＩまたはＩ２Ｓインターフェースユニット４１０、４２０、２３０、２４０が、ＦＩＦＯ２１０−２４０と連動し、マルチチャネル機能性を提供する。本実施例では、４つのチャネルが、提供される。しかしながら、他の実施形態によると、より多いまたはより少ないチャネルが、提供されてもよい。そのような実装では、ＦＩＦＯ２１０−２４０毎のＦＩＦＯラインの数は、転送されるオーディオデータのブロックが３２ビットメモリ構造に関して整合されるように、適宜、増加されてもよい。２４ビットデータワードが３２ビットメモリシステム内で４つおきのワードに関して整合されるという事実に起因して、複数の４つのチャネルが、３２ビットシステムにおいて考慮される必要があり得る。しかしながら、前述の概念がまた、１６ビットシステムでも使用されてもよく、これは、より多くのチャネルに関して、最低でも２つまたはその倍数で２４ビットワードを記憶する、３つの１６ビットＦＩＦＯラインを要求するであろう。より高いビット数のシステムは、３つのＦＩＦＯライン内により多くの２４ビットワードを記憶可能となるであろう。
【００２６】
再び、制御ユニット２６０が、これらの４つのチャネルユニットを構成するために使用されてもよく、バッファＦＩＦＯ２１０−２４０内に記憶されたデータの転送を協調させる、有限状態機械（ＦＳＭ）を備えてもよい。各ユニットは、別個のデータＬＲＣＤおよびＣＬＫラインを備える。１つのユニット、例えば、ユニット４４０は、マスタとして選択されてもよく、残りのユニット４１０−４３０は、スレーブデバイスとして動作してもよい。どのユニットがマスタであるかは、選択可能であってもよい、または個別の実装に従って固定されてもよい。図４に示されるように、これらのユニットの個別のクロックラインは、マスタユニット４４０がクロック信号をユニット４１０−４２０に提供するように、相互に接続される。故に、４つのチャネルを経由したオーディオ信号の全伝送は、同期して生じる。
【００２７】
外部から、デバイスは、１セットのみのＬＲＣおよびＣＬＫピンを提供してもよく、スレーブＳＰＩユニット４１０−４３０の個別の関連付けられたピンは、汎用入力／出力ピン機能性等の他の目的のために利用可能であってもよい。故に、デバイスが図４−６に示される種々のモードで動作するとき、複数の外部ピンは、他の機能のために利用可能であってもよい。
【００２８】
種々の実施形態によると、制御ユニット２６０は、パックされたデータが、直接、単一バッファＦＩＦＯ、例えば、ＦＩＦＯ２４０から、または個別の伝送ユニット４１０−４４０と関連付けられた各バッファＦＩＦＯ２１０−２４０から転送されることを可能にするように構成されることができる。コントローラは、図３に関して説明されるものと類似方式で、ライン毎にバッファを読み取り、正しいＩ２Ｓユニット４１０−４４０への記憶されたデータの転送／アセンブリを協調させるように構成される。一実施形態では、２４ビット動作モードでは、４つの２４ビットワードは、同期伝送のために、全４つのチャネルに分散されるであろう。マスタ４４０は、伝送をトリガするため、マスタ４４０は、そのデータを受信する最後のチャネルである。したがって、いったんデータがマスタ４４０に転送されると、マスタは、伝送を開始し、個別のクロック信号を全他のユニットに送信し、その伝送を同時にトリガする。これは、別個のコマンドによって、またはＦＩＦＯへの書込の完了を通して行われ得る。
【００２９】
図５は、システムが２４ビットオーディオデータを用いたＩ２Ｓモードで構成されるときの図４と同一構成をより詳細に示す。ＳＰＩマスタコントローラ２４０および最大３つのＳＰＩスレーブ２１０−２３０が、４つのチャネルの２４ビットデータのための３クワドレットまたは２つのチャネルの１６ビットデータのための１クワドレットのパックされた３２ビットフォーマットでデータをデコードおよび伝送するために提供される。ＦＩＦＯデータが読み取られると、マスタおよびスレーブの組み合わせは、前述のように、マスタＣＬＫおよびＬＲＣ（同期パルス）を用いて、全４（または２）チャネルのためのデコードされたデータを同時に伝送する。前述のように、いくつかの実施形態によると、１６ビット動作モードでは、ＦＩＦＯ２１０−２４０は、図５におけるＦＩＦＯ２１０−２４０の上の表現を用いて示されるように、単一メモリラインのみを使用してもよい。
【００３０】
示されるように、システムは、一実施形態では、「多数ＦＩＦＯへの１回の書込」を用いて動作してもよく、３または１（３２ビット）クワドレットの形態におけるデータは、全ＳＰＩ  ＦＩＦＯ２１０−２４０に書き込まれる。本実施形態によると、これは、１回の書込サイクルを用いて行われ、全ＦＩＦＯが、同時にアドレス指定され、それぞれ、同一データ値を得るであろうが、ＦＩＦＯ２１０−２４０への別個の書込を用いて行われ得、これは、明らかに、より多くの処理時間を要求する。いくつかの実施形態によると、ユーザは、ユーザ設定可能ＳＰＩレジスタ値を用いて、どのＳＰＩユニット２１０−２４０がＦＩＦＯ内の各クワドレットからデータのどのビットを得るかを定義することができる。１つのみのＳＰＩが、マスタとして定義され、残りのＳＰＩは、スレーブとして定義される。表１は、ユニット２１０−２５０のための可能性として考えられる設定を示す。
【表１】
2018502406.tif 000003
【００３１】
ＦＩＦＯからのデータデコードのための有限状態機械（ＦＳＭ）は、マスタまたはスレーブに対して同一である。ＦＳＭは、クワドレットからのデータのどのビットがＳＰＩからシフトされることになるかを判定する、ユーザ定義されたＳＰＩレジスタ値を用いて、ＦＩＦＯデータの読取を制御する。マスタ／スレーブＳＰＩは、ＣＰＵからの信号によって、またはマスタＳＰＩ  ＦＳＭがデータを送信するようにコマンドすると、自動マスタモードでのいずれかによって、データの送信を開始するようにコマンドされる。
【００３２】
別の実施形態によると、「サイドバンドバスを用いたマスタ専用ＦＩＦＯ書込」が、図６に示されるように実装されることができる。本実施形態では、３または１（３２ビット）クワドレットの形態におけるデータは、マスタＦＩＦＯ、例えば、ＦＩＦＯ２４０にのみ書き込まれる。ユーザは、ユーザ設定可能ＳＰＩレジスタ値を用いて、どのスレーブＳＰＩがＦＩＦＯ２４０内の各クワドレットからのデータのどのビットを得るかを定義している。１つのみのＳＰＩが、マスタとして定義され、残りのＳＰＩは、スレーブとして定義される。ＦＩＦＯ２４０からのデータデコードのためのＦＳＭは、マスタまたはスレーブに対して同一であるが、スレーブ内でのみにイネーブルにされる。ＦＳＭは、クワドレットからのデータのどのビットがＳＰＩからシフトされることになるかを判定する、ユーザ定義されたＳＰＩレジスタ値を用いて、ＦＩＦＯデータの読取を制御する。マスタ／スレーブＳＰＩは、ＣＰＵからの信号ＣＭＤ＿ＳＰＩ＿ＧＯによって、またはマスタＳＰＩ  ＦＳＭがデータを送信するようにコマンドすると、自動マスタモードでのいずれかによって、データの送信を開始するようにコマンドされる。データバスＭＳＴ＿ＳＬＶ＿ＤＡＴＡ［２４：０］は、データの伝送のために、全ＳＰＩユニットを接続する。第２のバスＭＳＴ＿ＳＬＶ＿ＢＵＳ［２：０］は、表２に従って、制御値を提供する。図６に示されるように、データおよび制御信号は、ＳＰＩマスタユニット４４０を通してチャネリングされることができる。しかしながら、他の実施形態は、制御ユニット２６０によってこれらの信号を提供してもよい。前述のように、いくつかの実施形態によると、１６ビット動作モードでは、ＦＩＦＯ２１０は、単一メモリラインのみを使用してもよい。
【表２】
2018502406.tif 000004
【００３３】
前述のような全機能性は、必要に応じて、組み合わせられてもよい。例えば、デバイスは、図５および６に示されるように、第１および第２の動作モードで動作するように設計されてもよい。ＦＩＦＯは、例えば、３つを上回るメモリラインのプログラム可能サイズを有するように設計されてもよい。したがって、例えば、１つまたはそれを上回るチャネルを用いた３２ビット幅オーディオデータを使用する、他の動作モードは、より大きいＦＩＦＯサイズから利益を享受し得る。
【００３４】
図７は、種々の実施形態による、４つのチャネルをフィードする、２４ビット動作モードのための３つの連続読取動作と、２つのチャネルをフィードする、１６ビット動作モードにおける単一読取動作とを含む、一般的フロー図を示す。注記：ＦＩＦＯの次の値は、個別の信号ｃｍｄ＿ｓｐｉ＿ｇｏが、待機状態の間、アサートされると、ロードされることができる。これは、次のＦＩＦＯ値が伝送レジスタの中に事前ロードされることができるためである。ｍａｓｔｅｒ＿ｌａｔｃｈ＿ｎｅｘｔ＿ｄａｔａ信号は、信号ｃｍｄ＿ｓｐｉ＿ｇｏが待機状態の間にアサートされ、シフトされることになる前のｒｄｙ＿ｔｘ＿ｒｅｇ＿ｄａｔａの最後のビットの前に、データをＳＰＩシフタの中にレジスタすると、システムクロック周期に等しいパルスに対してアサートされる。最初に、停止状態の間にイネーブルにされた後、ＦＳＭを通して、ｐｒｅ＿ｔｘ＿ｒｅｇおよびｒｄｙ＿ｔｘ＿ｒｅｇは、ｃｍｄ＿ｓｐｉ＿ｇｏパルスで同一値を用いてロードされる。
【００３５】
図８は、ある実施形態による、２４ビット動作モードのためのフロー図を示す。図１０は、ある実施形態による、動作中のＦＩＦＯ内に単一メモリラインを伴う、１６ビット動作モードのためのフロー図を示す。注記：ｌｏａｄ＿ｎｅｘｔ＿ｖａｌｕｅは、ｔｘ＿ｒｅｇのシフト開始時にシステムクロックと等しいパルスに対してアサートされる。したがって、次のｆｉｆｏ値は、ｔｘ＿ｒｅｇにおけるシフトのために必要とされるのに先立って、ｐｒｅ＿ｔｘ＿ｒｅｇの中に事前ロードされることができる。ｍｓｔ＿ｌａｔｃｈ＿ｎｅｘｔ＿ｄａｔａは、ｃｐｕからのｇｏ信号が高であるとき、または状態停止の間、かつＳＰＩシフタがシフトアウトされることになるｔｘ＿ｒｅｇデータの最後のビットをシフトアウトする前に、自動モードで、システムクロックと等しいパルスに対してアサートされる。最初に、停止状態でイネーブルにされた後、状態機械を通して、ｐｒｅ＿ｔｘ＿ｒｅｇおよびｔｘ＿ｒｅｇは、ｌａｔｃｈ＿ｎｅｘｔ＿ｄａｔａで同一値を用いてロードされる。
【００３６】
図９は、ある実施形態による、４つのチャネルおよび個別のデータアセンブリ経路を伴う、２４ビットモードのためのフロー図を示す。注記：ｌｏａｄ＿ｎｅｘｔ＿ｖａｌｕｅは、マスタｔｘ＿ｍｓ＿ｒｅｇのシフト開始時、システムクロックと等しいパルスに対してアサートされる。したがって、次のｆｉｆｏ値は、ｔｘ＿ｘｘ＿ｒｅｇ内におけるシフトのために必要とされるのに先立って、ｐｒｅ＿ｔｘ＿ｘｘ＿ｒｅｇの中に事前ロードされることができる。ｌａｔｃｈ＿ｎｅｘｔ＿ｄａｔａは、ｃｐｕからのｇｏ信号が高であるとき、または状態停止の間、かつＳＰＩマスタシフタがシフトアウトされることになるｔｘ＿ｍｓ＿ｒｅｇデータの最後のビットからシフトアウトする前に、自動モードで、システムクロックと等しいパルスに対してアサートされる。最初に、停止状態でイネーブルにされた後、状態機械を通して、ｐｒｅ＿ｔｘ＿ｘｘ＿ｒｅｇおよびｔｘ＿ｘｘ＿ｒｅｇは、ｌａｔｃｈ＿ｎｅｘｔ＿ｄａｔａで同一値を用いてロードされる。
【図１】
2018502406.tif 000005
【図２】
2018502406.tif 000006
【図３】
2018502406.tif 000007
【図４】
2018502406.tif 000008
【図５】
2018502406.tif 000009
【図６】
2018502406.tif 000010
【図７】
2018502406.tif 000011
【図８】
2018502406.tif 000012
【図９】
2018502406.tif 000013
【国際調査報告】
2018502406.tif 000014
2018502406.tif 000015
2018502406.tif 000016