(57)【要約】  【解決手段】  半導体装置は、超接合ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオードなどの縦型電力装置と、半導体装置の上面に沿って電気的に活性である１若しくはそれ以上の横型装置を有する表面装置とを有する。  【選択図】      図５
2018511168.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
前記半導体装置の縦軸に沿って電気的に活性であり、前記半導体装置の裏面に少なくとも１つの１次電気端子を有する縦型電力装置と、
前記半導体装置の上面に沿って電気的に活性である１若しくはそれ以上の横型装置を有する表面装置と
を有する半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記縦型電力装置は、超接合金属酸化物半導体電界効果トランジスタ（ＳＪＭＯＳＦＥＴ）を形成するものである半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記縦型電力装置は、超接合金属酸化物半導体電界効果トランジスタ（ＳＪＭＯＳＦＥＴ）と絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とを有するものである半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記縦型電力装置は、超接合金属酸化物半導体電界効果トランジスタ（ＳＪＭＯＳＦＥＴ）と、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）と、電力ダイオードとを有するものである半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記１若しくはそれ以上の横型装置は、Ｎ−型ＭＯＳ（ＮＭＯＳ）トランジスタ、Ｐ−型ＭＯＳ（ＰＭＯＳ）トランジスタ、横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタ、ＮＰＮバイポーラ接合トランジスタ（ＮＰＮ）、ＰＮＰバイポーラ接合トランジスタ（ＰＮＰ）、フローティングゲートＭＯＳトランジスタ、ダイオード、抵抗器、コンデンサ、インダクタ、および可溶体のうちの１若しくはそれ以上を含み、
前記表面装置は、前記縦型電力装置を制御するように構成されるものである半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記１若しくはそれ以上の横型装置は、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、ステートマシン、アナログデジタル変換器、デジタルアナログ変換器、ゲートドライバ、温度センサ、論理ゲート、プロセッサ、および任意の他の混合アナログデジタル回路構造物のうちの１若しくはそれ以上を形成するように相互接続され、
前記表面装置は、前記縦型電力装置を制御するように構成されるものである半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記表面装置は、中電圧領域と低電圧領域とを有し、
前記中電圧領域は、ＮＭＯＳ領域とＰＭＯＳ領域とを有し、
前記低電圧領域は、ＮＭＯＳ領域とＰＭＯＳ領域とを有するものである半導体装置。
【請求項８】
請求項１記載の半導体装置において、さらに、
前記半導体装置の上部に金属層を有するものであり、
前記金属層は、前記縦型電力装置と前記表面装置とを相互接続するものである半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記表面装置の一部は前記縦型電力装置の一部に点在して配置され、それにより、前記縦型電力装置からの熱が放熱され、前記半導体装置の全体的な温度が低下するものである半導体装置。
【請求項１０】
請求項８記載の半導体装置において、さらに
前記縦型電力装置を前記表面装置から分離する絶縁体を有するものであり、
前記半導体装置はシリコン・オン・インシュレータ装置として形成され、前記絶縁体はシリコン酸化物およびアルミニウム酸化物のうちの１つである半導体装置。
【請求項１１】
半導体装置であって、
前記半導体装置の縦軸に沿って電気的に活性であり、前記半導体装置の裏面にコレクタ端子を有する絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を形成する縦型電力装置と、
前記半導体装置の上面に沿って電気的に活性である１若しくはそれ以上の横型装置を有する表面装置と
を有する半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記１若しくはそれ以上の横型装置は、Ｎ−型ＭＯＳ（ＮＭＯＳ）トランジスタ、Ｐ−型ＭＯＳ（ＰＭＯＳ）トランジスタ、横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタ、ＮＰＮバイポーラ接合トランジスタ（ＮＰＮ）、ＰＮＰバイポーラ接合トランジスタ（ＰＮＰ）、フローティングゲートＭＯＳトランジスタ、ダイオード、抵抗器、コンデンサ、インダクタ、および可溶体のうちの１若しくはそれ以上を含み、
前記表面装置は、前記縦型電力装置を制御するように構成されるものである半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記１若しくはそれ以上の横型装置は、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、ステートマシン、アナログデジタル変換器、デジタルアナログ変換器、ゲートドライバ、温度センサ、論理ゲート、プロセッサ、および任意の他の混合アナログデジタル回路構造物のうちの１若しくはそれ以上を形成するように相互接続され、
前記表面装置は、前記縦型電力装置を制御するように構成されるものである半導体装置。
【請求項１４】
請求項１１記載の半導体装置において、
前記表面装置は、中電圧領域と低電圧領域とを有し、
前記中電圧領域は、ＮＭＯＳ領域とＰＭＯＳ領域とを有し、
前記低電圧領域は、ＮＭＯＳ領域とＰＭＯＳ領域とを有するものである半導体装置。
【請求項１５】
請求項１１記載の半導体装置において、さらに、
前記半導体装置の上部に金属層を有するものであり、
前記金属層は、前記縦型電力装置と前記表面装置とを相互接続するものである半導体装置。
【請求項１６】
請求項１１記載の半導体装置において、
前記表面装置の一部は前記縦型電力装置の一部に点在して配置され、それにより、前記縦型電力装置からの熱が放熱され、前記半導体装置の全体的な温度が低下するものである半導体装置。
【請求項１７】
請求項１１記載の半導体装置において、さらに
前記縦型電力装置を前記表面装置から分離する絶縁体を有するものであり、
前記半導体装置はシリコン・オン・インシュレータ装置として形成され、前記絶縁体はシリコン酸化物およびアルミニウム酸化物のうちの１つである半導体装置。
【請求項１８】
半導体装置であって、
前記半導体装置の縦軸に沿って電気的に活性であり、前記半導体装置の裏面にカソード端子を有するダイオードを形成する縦型電力装置と、
前記半導体装置の上面に沿って電気的に活性である１若しくはそれ以上の横型装置を有する表面装置とを有する半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記１若しくはそれ以上の横型装置は、Ｎ−型ＭＯＳ（ＮＭＯＳ）トランジスタ、Ｐ−型ＭＯＳ（ＰＭＯＳ）トランジスタ、横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタ、ＮＰＮバイポーラ接合トランジスタ（ＮＰＮ）、ＰＮＰバイポーラ接合トランジスタ（ＰＮＰ）、フローティングゲートＭＯＳトランジスタ、ダイオード、抵抗器、コンデンサ、インダクタ、および可溶体のうちの１若しくはそれ以上を含み、
前記１若しくはそれ以上の横型装置は、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、ステートマシン、アナログデジタル変換器、デジタルアナログ変換器、ゲートドライバ、温度センサ、論理ゲート、プロセッサ、および任意の他の混合アナログデジタル回路構造物のうちの１若しくはそれ以上を形成するように相互接続され、
前記表面装置は、前記縦型電力装置を制御するように構成されるものである半導体装置。
【請求項２０】
請求項１８記載の半導体装置において、
前記表面装置は、中電圧領域と低電圧領域とを有し、
前記中電圧領域は、ＮＭＯＳ領域とＰＭＯＳ領域とを有し、
前記低電圧領域は、ＮＭＯＳ領域とＰＭＯＳ領域とを有するものである半導体装置。
【請求項２１】
請求項１８記載の半導体装置において、さらに
前記縦型電力装置を前記表面装置から分離する絶縁体を有するものであり、
前記半導体装置はシリコン・オン・インシュレータ装置として形成され、前記絶縁体はシリコン酸化物およびアルミニウム酸化物のうちの１つである半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、縦型電力装置ダイ内に多くのタイプの表面装置（例えば、ＮＭＯＳ、ＰＭＯＳなど）を集積して埋め込む方法に関する。特に、本開示は、電力装置導電領域を特定のブレークダウン電圧を維持可能に設計するとともに最上面ドーピング領域を様々な表面装置を収容可能に設計すること、あるいは電力装置および様々な表面装置を完全に電気的に絶縁されたシリコン・オン・インシュレータ・アーキテクチャ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ  ａｒｃｈｉｔｅｃｔｕｒｅ）と互換性があるように設計することのいずれかによって、縦型電力装置内に表面装置を集積し埋め込む方法および設計について詳述する。
【背景技術】
【０００２】
システムコストを削減し、機能性を高め、高い精度と効率を実現する必要性が高まっているため、半導体は常に高集積化に向かって進んでいる。１若しくはそれ以上の縦型電力装置と、単一のダイ内のロジック、アナログ、混合信号回路、センサとを集積することは多くのアプリケーションにとって利点がある。この利点には、集積による製品コストの削減、高機能化、構成要素適合性の改善、共有基板による熱適合性の改善などがある。
【発明の概要】
【課題を解決するための手段】
【０００３】
超接合ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオードなどの縦型電力装置は多くの電力用途に使用されており、その一例はスイッチモード電源のＭＯＳＦＥＴである。これらの用途の多くでは、制御回路（例えば、マイクロプロセッサ）を電力装置と最適な方法で接続可能にする外部回路を必要とする。例えば、多くの用途では、制御回路と電力装置との間を接続して最適なスイッチに必要なゲート電圧を電力装置に提供するために、別個のゲートドライバＩＣを必要とする。システムコストを削減し、機能性を高め、高い精度と効率を実現するためには、電力装置ダイ内に様々なタイプの制御回路を埋め込むことができれば効果的である。本開示は、縦型装置ダイ内に多くのタイプの表面装置（例えば、ＮＭＯＳ、ＰＭＯＳなど）を集積して埋め込む方法を提供する。
【図面の簡単な説明】
【０００４】
【図１】図１は、本開示による縦型電力装置と混合信号表面装置とを含む装置のブロック図である。
【図２Ａ】図２Ａは、本開示によるバルクシリコン上のエピタキシャル内の混合信号装置と組み合わされた縦型電力超接合ＭＯＳＦＥＴ（ｓｕｐｅｒｊｕｎｃｔｉｏｎ  ＭＯＳＦＥＴ：ＳＪＭＯＳＦＥＴ）を有する半導体装置の断面図である。
【図２Ｂ】図２Ｂは、ＳＪＭＯＳＦＥＴの一部の断面図である。
【図２Ｃ】図２Ｃは、表面装置の断面図である。
【図２Ｄ】図２Ｄは、装置の中電圧領域の断面図である。
【図２Ｅ】図２Ｅは、ＭＶ  ＮＭＯＳ領域におけるトランジスタの断面図である。
【図２Ｆ】図２Ｆは、ＭＶ  ＰＭＯＳ領域におけるトランジスタの断面図である。
【図２Ｇ】図２Ｇは、装置の低電圧領域の断面図である。
【図２Ｈ】図２Ｈは、ＬＶ  ＮＭＯＳ領域におけるトランジスタの断面図である。
【図２Ｉ】図２Ｉは、ＬＶ  ＰＭＯＳ領域におけるトランジスタの断面図である。
【図２Ｊ】記載なし。
【図３Ａ】図３Ａは、本開示によるバルクシリコン上のエピタキシャル内の混合信号装置と組み合わされた縦型ＩＧＢＴを有する半導体装置の断面図である。
【図３Ｂ】図３Ｂは、ＩＧＢＴの一部の断面図をより詳細に示したものである。
【図３Ｃ】図３Ｃは、表面装置の断面図である。
【図４Ａ】図４Ａは、本開示によるバルクシリコン上のエピタキシャル内の混合信号装置と組み合わされた縦型電力ダイオードを有する半導体装置の断面図である。
【図４Ｂ】図４Ｂは、ダイオードの一部の断面図をより詳細に示したものである。
【図５】図５は、本開示によるシリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＯＩ）技術を使用して形成された縦型電力装置および混合信号表面装置を含む半導体装置のブロック図である。
【図６Ａ】図６Ａは、バルクシリコン上のエピタキシャルに形成され、シリコン・オン・インシュレータ技術を使用して絶縁体によって分離された縦型ＳＪＭＯＳＦＥＴおよび表面装置を有する装置の断面図である。
【図６Ｂ】図６Ｂは、ＳＪＭＯＳＦＥＴの一部の断面図である。
【図６Ｃ】図６Ｃは、ＭＶ  ＮＭＯＳ領域の断面図である。
【図６Ｄ】図６Ｄは、ＭＶ  ＰＭＯＳ領域の断面図である。
【図６Ｅ】図６Ｅは、ＬＶ  ＮＭＯＳ領域の断面図である。
【図６Ｆ】図６Ｆは、ＬＶ  ＰＭＯＳ領域の断面図である。
【図７Ａ】図７Ａは、シリコン・オン・インシュレータ技術を使用するＩＧＢＴの一部および表面装置を含む装置の断面図である。
【図７Ｂ】図７Ｂは、縦型ＩＧＢＴの断面図である。
【図８Ａ】図８Ａは、シリコン・オン・インシュレータ技術を使用するダイオードおよび表面装置を含む装置の断面図である。
【図８Ｂ】図８Ｂは、ダイオードの一部の断面図をより詳細に示したものである。
【図９】図９は、混合信号表面装置を有する縦型電力装置を有する装置の３次元図である。
【発明を実施するための形態】
【０００５】
以下、本開示の種々の実施形態の作製および使用について詳述するが、本開示は、多種多様な特定の文脈で具体化できる応用可能な多数の発明概念を提供することを理解すべきである。本明細書に説明する具体的な実施形態は、本発明を作製および使用する具体的な方法を単に例示したものであって、本発明の範囲を制限するものではない。
【０００６】
ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオードなどの縦型電力装置は、装置内部の電流の主な方向が縦型、すなわち上から下、下から上、またはその両方である半導体構造物である。さらに、超接合ＭＯＳＦＥＴのような縦型超接合装置は、１つおきのｎ−型領域とｐ−型領域との間の電荷バランスを利用して、電荷バランスなしで達成可能であるよりも低いオン抵抗（ｏｎ−ｒｅｓｉｓｔａｎｃｅ：ＲＯＮ）およびより高いブレークダウン電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ：ＢＶ）を達成する。ＩＧＢＴおよびダイオードの構成は、常に電荷バランス構造を採用しているわけではないが、電力効率の点で有利な場合には採用することがある。
【０００７】
縦型電力装置とは対照的に、ロジック回路、アナログ回路、混合信号回路、およびメモリ回路（ここではまとめて「回路素子」と呼ぶ）を構成するために使用される半導体装置素子は、主に表面装置である。これらの装置は、上面から数ミクロン内の横方向の電流フロー（例えば、上面ソース、ゲート、およびドレイン端子を有するＮＭＯＳトランジスタ）、上面より上の横方向の電流フロー（ポリシリコンまたは薄膜抵抗）、または表面に集められ（表面に集まるように電流が縦方向に流れ、次いで横方向、次に縦方向に戻る）、上面から下面または下面から上面には流れない（例えば、上面エミッタ、基部、およびコレクタ端子を有するＮＰＮバイポーラトランジスタ）、表面から数ミクロン（通常は５ｕｍ以下）内のみの縦方向の電流フローを採用している。このクラスの表面装置構造物は、上面の容量性素子、上面より上の容量性および誘導性素子、さらにＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュＥＥＰＲＯＭのような電荷トラッピング不揮発性メモリ素子を含む。
【０００８】
好適な実施形態は、様々な表面タイプの回路素子を収容可能な上面ドーピング領域を有するバルクシリコン上のエピタキシャルに実装された縦型電流フロー電力ＭＯＳＦＥＴ、ＩＧＢＴ、またはダイオードを含む。上面ドーピング領域は、より少ないおよびより多い正味ドーピングレベルの埋め込みウェルを、同じドーピングタイプでも反対のドーピングタイプでも収容するのに十分な深さになるように設計され、同時に（超接合電荷バランス領域の有無にかかわらず）下方の電力装置ドリフト領域は、縦型電力装置に要求されるブレークダウン電圧を依然としてサポートするのに十分に高く設計されている。この上面ドーピング領域をＭＶ−Ｐウェル（中電圧ｐ−型ウェル）と呼ぶ。このＭＶ−Ｐウェル領域が縦型装置の表面に配置され、かつ電力装置の低電圧側に電気的に接続されるので、また電力装置の高電圧側が縦型構造の裏面に印加され、かつこの高電圧側が縦型装置の下から上に降下するので、ＭＶ−Ｐウェル領域は電位ゼロボルトに効果的にバイアスされる。したがって、ＭＶ−Ｐウェル領域は、電力装置ドリフト領域（超接合ＭＯＳＦＥＴの場合、１つおきのｐ−型およびｎ−型超接合カラムを含む）に広がるように引き伸ばすことができ、反対のドーピングタイプのウェル用のドーピングウェルホストとして機能し得るので、両方の導電タイプ装置（横方向、可変電圧能力の表面ＮＭＯＳおよびＰＭＯＳ）およびバイポーラトランジスタをＭＶ−Ｐウェル領域内に埋め込むことができる。
【０００９】
好適な実施形態で説明したように、縦型電力装置とロジック、アナログ、不揮発性メモリ、および混合信号回路（表面装置）との集積は、バルクシリコン基板上のエピタキシャルを使用して達成できるが、ＳＯＩ（シリコン・オン・インシュレータ）基板を使用しても達成できる。ＳＯＩ基板を使用する代替的な実施形態は、隣接する表面タイプ回路領域から横方向に絶縁された縦型電流フロー電力ＭＯＳＦＥＴ、ＩＧＢＴ、またはダイオード、あるいは絶縁体封入トレンチによる付加的な縦型電流フロー電力ＭＯＳＦＥＴ、ＩＧＢＴ、またはダイオード領域であり、前記トレンチは電力装置ドリフト領域に広がり、ＳＯＩの下部絶縁体と交差し、各装置領域に対して完全な誘電体分離を提供する。各縦型電力装置の高電圧端子へのアクセスは、任意のハンドルウェハ（使用される場合）および高電圧端子の領域内のＳＯＩ絶縁体の裏面パターン化およびエッチングによって得られる。ＭＯＳＦＥＴの場合、任意のハンドルウェハ（使用される場合）およびＳＯＩ絶縁体が各ドレイン領域上にパターン化され、エッチングされ、裏面メタライゼーションが各ＭＯＳＦＥＴドレイン領域上に残るように堆積され、パターン化され、エッチングされる。ＩＧＢＴの場合、任意のハンドルウェハ（使用される場合）およびＳＯＩ絶縁体がパターン化され、エッチングされ、ｐ＋注入が実行され、アニールされ、裏面金属が各ＩＧＢＴコレクタ領域に残るように堆積され、パターン化され、エッチングされる。ダイオードの場合、任意のハンドルウェハ（使用される場合）およびＳＯＩ絶縁体が各カソード領域上にパターン化され、エッチングされ、裏面メタライゼーションが各ダイオードカソード領域上に残るように堆積され、パターン化され、エッチングされる。
【００１０】
隣接する誘電的に絶縁された表面装置領域を有する超接合ＭＯＳＦＥＴのＳＯＩプロセス実施の詳細な実施例を以下に説明する。開始ＳＯＩはどのようなタイプであってもよく、例えば（スマートカット（商標）のような水素注入や他の分離技術を使用する）分離技術によるウェハボンディング、または酸素注入による分離（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  Ｏｘｙｇｅｎ：ＳＩＭＯＸ）のような酸素注入技術などである。今日のＳＯＩ実装の大半は、絶縁体上部に比較的薄いシリコン（数ミクロン）を使用しているため、集積化された電力装置に対する実装は、通常、完全に誘電的に絶縁された横型高電圧装置（例えば、横方向拡散ＭＯＳ（ｌａｔｅｒａｌ  ｄｉｆｆｕｓｅｄ  ＭＯＳ：ＬＤＭＯＳ））か、あるいはドレイン（ＭＯＳＦＥＴ）、コレクタ（ＩＧＢＴ）またはカソード（ダイオード）への上面コンタクトを備えた縦型電力装置に対するものであり、ドレイン（ＭＯＳＦＥＴ）、コレクタ（ＩＧＢＴ）またはカソード（ダイオード）への裏面コンタクトを備えた縦型電力装置に対するものではない。
【００１１】
ウェハボンディング技術を使用して構成されたＳＯＩウェハ上に縦型超接合ＭＯＳＦＥＴを構築するためのプロセスフローの一例は以下の通りである。
１）低いｎ−型ドーピング（１Ｅ１６  ａｔｏｍｓ／ｃｍ３未満）を有するバルクシリコンウェハから開始する。
２）この開始バルクシリコンウェハを使用してウェハボンディング技術によってＳＯＩベースウェハを構成する前に、開始シリコンウェハにＮ＋砒素ドーピング（線量２Ｅ１５  ａｔｏｍｓ／ｃｍ２以上）を注入し、これは後に超接合ＭＯＳＦＥＴの高濃度ドレインを形成する。
３）高濃度Ｎ＋ウェハ表面上にＳｉＯ２を成長させ、選択されたウェハボンディングＳＯＩ製造技術の通常の方法でＳＯＩベースウェハの構成を完了する。
４）多重エピタキシャル堆積超接合を実装するために、複数のエピタキシャル層を堆積し、各エピタキシャル層にマスクされたｐ−型注入を実行することによって、ＳＯＩウェハの上面に超接合ｐ−型カラムを構築する。
５）トレンチ超接合を実装するために、１回の堆積でＳＯＩウェハの上面に超接合エピタキシの全厚を堆積させ、トレンチをエッチングし、例えば選択的なｐ−型エピタキシでトレンチを再充填するか、ｐ−型ドーパントを側壁に注入するか、ＳｉＯ２またはＳｉＯ２とポリシリコンなどとの組み合わせでトレンチを再充填することなどによって超接合を形成する。
６）多重エピタキシャルおよびトレンチ超接合の両方の実装において、底部ＳＯＩ分離酸化物まで下に伸びる深トレンチ（トレンチ超接合の実装における超接合トレンチとは異なる）をエッチングし、これらのトレンチを酸化物でエッチング後充填して、超接合電力装置領域をＣＭＯＳ、バイポーラ、不揮発性メモリ、および他の混合信号領域（すなわち、表面装置領域）から誘電的に絶縁する。
７）前面の処理が完了した後に、
ａ）裏面ハンドルウェハの厚さのすべてまたは一部を研削する。後続の処理には、薄いウェハ（１０ミル以下）を処理する能力を必要とする。
ｂ）超接合領域のみにおいて、（もしあれば）裏面ハンドルウェハの厚さの残部と裏面の分離酸化物とをパターン化し、エッチングして、裏面の高濃度にドープされたＮ＋ドレインシリコンを露出させる。
ｃ）裏面金属を堆積させて、裏面ドレインシリコンとの電気的接触を作る。
ｄ）複数の誘電的に絶縁された縦型超接合ＭＯＳＦＥＴを形成するために、裏面メタライゼーションをパターン化して、それぞれの独立したドレイン接続を分離する。裏面ハンドルウェハのパターン化およびエッチングとＳＯＩ分離酸化物のパターン化およびエッチングとの間に絶縁層の堆積が必要な場合もあるが、それは続いて行われる裏面金属堆積がハンドルウェハと接触しないようにするためであるが、接触すると裏面金属エッチングを終端させることが困難になることもある。さらに、裏面に複数の絶縁された縦型超接合ＭＯＳＦＥＴドレインを備えた構成をパッケージングするには、パッケージダイパドルは複数の接続ゾーンを有する必要がある。
８）上述のようなＳＯＩ構成の場合、ＣＭＯＳ、バイポーラ、不揮発性メモリ、および他の混合信号領域（すなわち、表面装置領域）はそれぞれ、縦型電力装置領域からおよび互いに誘電的に絶縁され、これについての特定の実施形態は図５〜図８Ｂで図示および説明する。
【００１２】
図１を参照すると、装置１０２は、縦型電力装置１０４および混合信号表面装置１０８を含む。
【００１３】
縦型電力装置１０４は、バルクシリコン１１６上のエピタキシャルシリコン１１０の一部として形成され、金属１２６および金属１１８に接続される。縦型電力装置１０４は、ＳＪＭＯＳＦＥＴ、ＩＧＢＴ、シリコン接合ダイオード、ショットキーダイオード、または複合装置のような単一の高出力装置を形成する並列に接続された半導体装置を含む。金属１２６と金属１１８との間の装置１０２の高さは、縦型電力装置１０４の所与のブレークダウン電圧をサポートできるほど十分に高い。縦型電力装置１０４の最上部は、装置１０２の最上部のドーピング領域の一部を形成する。縦型電力装置１０４は、高電圧端子を上面に戻さずに金属１１８等を介して高電圧端子を裏面に出す裏面接続を有する。裏面端子は、ドレイン（ＭＯＳ）、コレクタ（ＩＧＢＴ）、またはカソード（ダイオード）などの１次の高電圧通電端子である。裏面端子は、装置の主要機能に関与していない寄生容量や寄生接合のような寄生端子ではない。
【００１４】
表面装置１０８は、バルクシリコン１１６上に形成されたエピタキシャルシリコン１１０内またはその上面に形成された１若しくはそれ以上の複数のアナログ装置およびデジタル装置を含む混合信号装置である。表面装置１０８は、中電圧（ｍｅｄｉｕｍ  ｖｏｌｔａｇｅ：ＭＶ）領域１２０および低電圧（ｌｏｗ  ｖｏｌｔａｇｅ：ＬＶ）領域１２２を含む。代替的な実施形態は、１若しくはそれ以上のＭＶ領域、１若しくはそれ以上のＬＶ領域、あるいは１若しくはそれ以上のＭＶ領域と１若しくはそれ以上のＬＶ領域との組み合わせを使用する。表面装置１０８を形成する電子回路は装置１０２の上面に沿って電気的に活性なので、表面装置１０８からの電流は底部の金属１１８または装置１０２の裏面には流れない。表面装置１０８は、縦型電力装置１０４の最上部と共に、装置１０２の最上部のドーピング領域を形成する。表面装置１０８を形成する装置は、装置１０２の上面の横軸に沿って電気的に活性である横型装置であるか、または表面装置領域内に１次の電気的活性が閉じ込められる縦型装置（ＮＰＮトランジスタ等）のどちらかである。
【００１５】
特定の実施形態では、表面装置１０８を形成する電子回路は、縦型電力装置１０４を制御するために使用される。特定の実施形態では、表面装置１０８は、１若しくはそれ以上の横型ＮＭＯＳ、横型ＰＭＯＳ、ＬＤＭＯＳ、縦型ＮＰＮ、縦型ＰＮＰ、横型ＮＰＮ、および横型ＰＮＰトランジスタを含む。特定の実施形態では、表面装置１０８の回路は、１若しくはそれ以上のＥＰＲＯＭ（消去可能プログラマブル読み出し専用メモリ）またはＥＥＰＲＯＭ（電気的に消去可能プログラマブル読み出し専用メモリ）不揮発性メモリ素子を形成する。特定の実施形態では、表面装置１０８は、１若しくはそれ以上の容量性、誘導性および抵抗性素子を含む。代替的な実施形態は、トランジスタ、抵抗器、コンデンサなどの表面装置１０８に形成された任意の数またはタイプの電気部品を有することができ、これによりアナログデジタル変換器、デジタルアナログ変換器、論理ゲート、メモリ、プロセッサ、ステートマシン、ＥＰＲＯＭ、ＥＥＰＲＯＭ、論理ゲートなどの任意の数のデジタルあるいはアナログ部品が形成される。
【００１６】
ＭＶ領域１２０は、ＮＭＯＳ領域１４２およびＰＭＯＳ領域１４４の内部に１若しくはそれ以上のトランジスタを有する。追加の実施形態では、ＮＭＯＳ領域１４２とＰＭＯＳ領域１４４との間の特定のトランジスタは、互いに補完して単純な論理ゲートおよびメモリから複雑なステートマシンおよびプロセッサへＣＭＯＳ論理回路を形成する。
【００１７】
ＬＶ領域１２２は、ＮＭＯＳ領域１６８およびＰＭＯＳ領域１６９の内部に１若しくはそれ以上のトランジスタを有する。ＬＶ領域１２２は、ＭＶ領域１２０のトランジスタよりも低電圧でより小さいトランジスタサイズを使用する。
【００１８】
金属１２６は、１若しくはそれ以上の金属の層を含む。縦型電力装置１０４に電流を流すために、金属の最上層は厚く（厚さ約２〜５マイクロメートル［μｍ］）されている。
【００１９】
表面装置１０８を接続する金属１２６の部分のために、金属１２６は、厚さ約０．３〜１．０μｍでシリコンに最も近い、ＭＶ領域１２０およびＬＶ領域１２２の高密度配線のための１若しくはそれ以上のより薄い下部金属層を含んでもよい。次に、これらのより薄い層には、最上金属層の厚い電力装置金属層がかぶせられる。縦型電力装置１０４の上にあるより薄い金属の層１２６はスタックされ、厚い最上金属層からより薄い金属層を通って最終的に縦型電力装置１０４まで電流を運ぶためのビアを含む。
【００２０】
バルクシリコン１１６上のエピタキシャルシリコン１１０の一部は表面装置１０８の下に電流を流さないので、エピタキシャルシリコン１１０のこの部分は、縦型電力装置１０４を形成するエピタキシャルシリコン１１０の一部よりも低温である。特定の実施形態では、表面装置１０８の各領域は、縦型装置領域の周りまたは内部に戦略的に配置または点在して配置され、縦型電力装置１０４から熱を放熱させ、装置１０２の全体的な温度を低下させる。
【００２１】
図２Ａを参照すると、バルクシリコン上のエピタキシャル内または上にある混合信号装置と組み合わされた縦型電力超接合ＭＯＳＦＥＴ（ｓｕｐｅｒｊｕｎｃｔｉｏｎ  ＭＯＳＦＥＴ：ＳＪＭＯＳＦＥＴ）を有する半導体装置２０２の断面図が示されている。装置２０２は、図１の装置１０２の実施形態である。
【００２２】
装置２０２は、すべてバルクシリコン２１６上のエピタキシャルシリコン２１０内または上に形成される第１のＳＪＭＯＳＦＥＴ部分２０４、第２のＳＪＭＯＳＦＥＴ部分２０６、および表面装置２０８を含む。
【００２３】
第１のＳＪＭＯＳＦＥＴ部分２０４および第２のＳＪＭＯＳＦＥＴ部分２０６は、互いに電気的に接続している。追加のＳＪＭＯＳＦＥＴ部分を含めることで、装置２０２上に形成されたＳＪＭＯＳＦＥＴの電力処理能力を高めてもよい。
【００２４】
エピタキシャルシリコン２１０は、Ｎ−型エピタキシャル層２１４内に形成されたＰ−型シリコンカラム２１２を含む。Ｐ−型シリコンカラム２１２およびＮ−型エピタキシャル層２１４は、約４〜６×１０１５（中Ｅ１５）ｃｍ−３から約１〜３×１０１６（低Ｅ１６）ｃｍ−３の濃度にドープされる。Ｎ＋層２１６は、ウェハの裏面の金属層２１８と接触するバルクシリコンの層である。
【００２５】
特定の実施形態では、Ｐ−型カラム２１２は、ｎ＋バルク基板上に配置された１若しくはそれ以上のｎ−型エピタキシャルシリコン堆積のそれぞれに、マスクされたｐ−型注入を実行することによって構成される。特定の実施形態では、Ｐ−型カラム２１２は、ｎ＋バルク基板上に配置されたｎ−型エピタキシャル領域にトレンチをエッチングし、トレンチ側壁にＰ−型インプラントを注入し、ドープされていないエピタキシャルシリコンまたはシリコン酸化物（ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）をトレンチに再充填することによって構成される。特定の実施形態では、Ｐ−型カラム２１２は、ｎ＋バルク基板上に配置されたｎ−型エピタキシャル領域にトレンチをエッチングし、トレンチ内でシリコン酸化物を成長させ、トレンチ側壁にＰ−型インプラントを注入し、ドープされたまたはドープされていないポリシリコンをトレンチに再充填することによって構成される。
【００２６】
特定の実施形態では、高電圧終端領域は装置２０２のＳＪＭＯＳＦＥＴに必要とされないが、それは隣接する超接合カラムの電荷バランスを乱さないように十分に低い内部電荷を有するトレンチ絶縁材料に、十分な電気的分離を提供する縦型にエッチングされた絶縁トレンチを追加するためである。特定の実施形態では、縦型にエッチングされた絶縁トレンチは、Ｐ−型のカラム幅を実質的に二等分して電荷バランスを維持する。
【００２７】
特定の実施形態では、縦型にエッチングされた絶縁トレンチは、Ｎ−型のカラム幅を実質的に二等分して電荷バランスを維持する。バルクシリコン上のエピタキシャル技術を使用する設計では、ＳＯＩ技術に存在するような縦型にエッチングされた絶縁トレンチが追加され、バルク上のエピタキシャル技術において使用される高電圧終端領域が消費する面積を低減する。縦型にエッチングされた絶縁トレンチは、表面装置の領域を電力装置の各領域から横方向に電気的に絶縁する一方で、バルク上のエピタキシャル設計には底部絶縁体がないので、依然として接合／ドリフト絶縁に依存して縦型の電気的絶縁を提供する。
【００２８】
特定の実施形態では、表面装置２０８は、中電圧（ｍｅｄｉｕｍ  ｖｏｌｔａｇｅ：ＭＶ）領域２２０および低電圧（ｌｏｗ  ｖｏｌｔａｇｅ：ＬＶ）領域２２２を含む。表面装置２０８は、例として４つのトランジスタを含む。代替的な実施形態は、ただ１つのＭＶ領域、ただ１つのＬＶ領域、またはその組み合わせを有することができ、トランジスタ、抵抗器、コンデンサなどの任意の数またはタイプの電気部品を有することができるので、これによりアナログデジタル変換器、デジタルアナログ変換器、論理ゲート、メモリ、プロセッサ、ステートマシン、ＥＰＲＯＭ、ＥＥＰＲＯＭ、論理ゲートなどの任意の数またはタイプのデジタルまたはアナログ部品が形成される。
【００２９】
パッシベーション層２２４は装置２０２の上面を覆って、装置２０２が環境要因の影響を受けにくいようにする。パッシベーション層２２４は、酸化物、窒化物、ポリイミドなどの１若しくはそれ以上で形成される。
【００３０】
図２Ｂは、ＳＪＭＯＳＦＥＴ部分２０４の断面をより詳細に示す。
【００３１】
金属２２６は、ＳＪＭＯＳＦＥＴ部分２０４のソースと、ＳＪＭＯＳＦＥＴ部分２０６などの他のＳＪＭＯＳＦＥＴ部分のソースとを相互接続する。代替的な実施形態では、多層金属トポロジを使用してもよい。多層金属トポロジはすべての層にアルミニウム（Ａｌ）を使用してもよく、あるいは、最上層が装置２０２のＳＪＭＯＳＦＥＴの高電力要件を処理するのに十分に厚い（厚さ約２〜５マイクロメートル［μｍ］）限り、最下層の金属層に対するＡｌと最上層の金属層に対する銅（Ｃｕ）とを組み合わせて使用してもよい。ＭＶ領域２２０およびＬＶ領域２２２の金属層のために、金属層２２６は、厚さ約０．３〜１．０μｍでシリコンに最も近い、ＭＶ領域２２０およびＬＶ領域２２２の高密度配線のための１若しくはそれ以上のより薄い下部金属層を有していてもよい。次に、これらのより薄い層には、最上金属層の厚い電力装置金属層がかぶせられる。より薄い金属層を有する装置２０２のＳＪＭＯＳＦＥＴ部分に対して、下部金属層および下部ビア層のスタックは、最上金属層からシリコン内のＳＪＭＯＳＦＥＴに電流を運ぶ。
【００３２】
ビア２２８は、コンタクト底部を有するタングステン（Ｗ）プラグと、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、またはそれらの組み合わせなどのバリア層で裏打ちされた側壁とで作られる。
【００３３】
層間絶縁膜（Ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）２３０は、多結晶シリコンからなるゲート２３８と金属２２６との間の誘電体材料の層である。装置２０２のＳＪＭＯＳＦＥＴのような電力装置は、表面から最も近くに非荷電非ドープ酸化物層（非プラズマ強化堆積）を有する複数のＳｉＯ２（酸化物）層を典型的に有し、ドープされた（例えば、ＰＳＧ（フォスフォシリケートグラス））およびプラズマ堆積酸化物（例えば、ＰＥＴＥＯＳ（プラズマ強化テトラエチルオルトシリケート））が続く。
【００３４】
電界酸化物２３２は電力装置のための層電界酸化物であり、通常（表面に）厚く堆積された酸化物であり（すなわち、シリコンの局所酸化（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）ではない）、湿式エッチングされて４５°に非常に近い傾斜が与えられてスムーズに変化する電界を維持する。これは、電力装置が（電界がほぼ縦型である）コア領域から（電界が水平および縦型の組み合わせであり、ほぼ水平である）終端領域に遷移する際に重要である。
【００３５】
ゲート酸化物２３４は、ゲート２３８をｎカラムおよびｐ−ボディ２３６から分離する。
【００３６】
Ｐ−ボディドーピング２３６は、ＶＤＭＯＳ（縦型拡散金属酸化物半導体）装置とも呼ばれるＳＪＭＯＳＦＥＴ部分２０４のチャネル領域を形成する。Ｐ−ボディ２３６はＮ＋およびＰ−ベースのドーピング領域を含むが、図示していない。
【００３７】
ゲート２３８はポリシリコンを有し、ゲート２３８に印加される電圧は、装置２０２のＳＪＭＯＳＦＥＴのソースとドレインとの間を通過する電流の量を制御する。
【００３８】
図２Ｃは、表面装置２０８の断面図である。表面装置２０８は、中電圧（ｍｅｄｉｕｍ  ｖｏｌｔａｇｅ：ＭＶ）領域２２０および低電圧（ｌｏｗ  ｖｏｌｔａｇｅ：ＬＶ）領域２２２を含む。中電圧領域２２０および低電圧領域２２２は、それぞれ２つの例示的ＭＯＳＦＥＴ装置を有する。別の実施形態では、表面装置２０８は、アナログ信号処理およびデジタル信号処理のうちの１若しくはそれ以上を実行する追加のトランジスタおよび部品を含む。代替的な一実施形態では、表面装置２０８は、ＳＪＭＯＳＦＥＴ装置２０２のオン／オフ状態を制御するために使用されるステートマシンを形成する追加のトランジスタを含む。表面装置２０８は、エピタキシャルシリコン２１０の上部に形成された中電圧Ｐ−型ウェル（ｍｅｄｉｕｍ  ｖｏｌｔａｇｅ  Ｐ−ｔｙｐｅ  ｗｅｌｌ：ＭＶ  Ｐ−ウェル）２４０を含む。ＭＶ  Ｐ−ウェル２４０はおよそ低〜中Ｅ１６ｃｍ−３濃度にドープされ、その下限は、ＭＶ  Ｐ−ウェル２４０のドーピング濃度がＮ−型エピタキシャル層２１４のバックグラウンドドーピング濃度よりも高くなるように、Ｎ−型エピタキシャル層２１４の濃度によって制限される。
【００３９】
図２Ｄは、装置２０２の中電圧領域２２０の断面図である。中電圧領域２２０は、中電圧Ｎ−型金属酸化物半導体（ｍｅｄｉｕｍ  ｖｏｌｔａｇｅ  Ｎ−ｔｙｐｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＶ  ＮＭＯＳ）領域２４２および中電圧Ｐ−型金属酸化物半導体（ｍｅｄｉｕｍ  ｖｏｌｔａｇｅ  Ｐ−ｔｙｐｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＶ  ＰＭＯＳ）領域２４４を含む。
【００４０】
ＭＶ  ＮＭＯＳ領域２４２は、ＭＶ  Ｐ−ウェル２４０内に形成されたトランジスタ２４６を含む。
【００４１】
ＭＶ  ＰＭＯＳ領域２４４は、ＭＶ  Ｎ−ウェル２５０内に形成されたトランジスタ２４８を含む。ＭＶ  Ｎ−ウェル２５０は、ＭＶ  Ｐ−ウェル２４０の内部に形成され、中Ｅ１６ｃｍ−３濃度にドープされ、その下限は、ＭＶ  Ｎ−ウェル２５０のドーピング濃度がＭＶ  Ｐ−ウェル２４０のバックグラウンドドーピング濃度よりも高くなるように、ＭＶ  Ｐ−ウェル２４０のドーピング濃度によって制限される。
【００４２】
図２Ｅは、ＭＶ  ＮＭＯＳ領域２４２におけるトランジスタ２４６の断面図である。トランジスタ２４６は、ゲート２５２と、ソース２５４と、ドレイン２５６とを含む。ゲート２５２は、ゲート２５２に印加される電圧に基づいてソース２５３とドレイン２５４との間の電流を制御する多結晶シリコンで作られる。ゲート酸化物層２５５は、ゲート２５２をエピタキシャルシリコン２１０から分離する。ソース２５３は、ＭＶ  Ｐ−ウェル２４０内のエピタキシャルシリコン２１０の上部に形成されたＮ＋領域２５６およびＮ＋＋領域２５７を有する。ドレイン２５４は、ＭＶ  Ｐ−ウェル２４０内のエピタキシャルシリコン２１０の上部に形成されたＮ＋領域２５８およびＮ＋＋領域２５９を有する。Ｎ＋＋領域２５７および２５９のドーズ量は約３〜７Ｅ１５ｃｍ−２で、濃度は約７〜９×１０１９（高Ｅ１９）〜中Ｅ２０ｃｍ−３である。Ｎ＋領域２５６および２５８は、Ｎ＋＋領域２５７および２５９をそれぞれ囲んで、横方向電界をグレードアウトし、トランジスタ２４６を中電圧レベルで動作可能にする。Ｎ＋領域２５６および２５８のドーズ量は高Ｅ１３〜高Ｅ１４ｃｍ−２で、濃度は中Ｅ１７〜高Ｅ１８  ｃｍ−３である。
【００４３】
図２Ｆは、ＭＶ  ＰＭＯＳ領域２４４におけるトランジスタ２４８の断面図である。トランジスタ２４８は、ゲート２６０と、ソース２６１と、ドレイン２６２とを含む。ゲート２６０は、ゲート２６０に印加される電圧に基づいてソース２６１とドレイン２６２との間の電流を制御する多結晶シリコンで作られる。ゲート酸化物層２６３は、ゲート２６０をエピタキシャルシリコン２１０から分離する。ソース２６１は、ＭＶ  Ｎ−ウェル２５０内のエピタキシャルシリコン２１０の上部に形成されたＰ＋領域２６４およびＰ＋＋領域２６５を有する。ドレイン２６２は、ＭＶ  Ｎ−ウェル２５０内のエピタキシャルシリコン２１０の上部に形成されたＰ＋領域２６６およびＰ＋＋領域２６７を有する。Ｐ＋＋領域２６５および２６７のドーズ量は約１〜５  Ｅ１５ｃｍ−２で、濃度は中Ｅ１９〜中Ｅ２０ｃｍ−３である。Ｐ＋領域２６４および２６６は、Ｐ＋＋領域２６５および２６７をそれぞれ囲んで、横方向電界をグレードアウトし、トランジスタ２４８を中電圧レベルで動作可能にする。Ｐ＋領域２６４および２６６のドーズ量は高Ｅ１３〜高Ｅ１４ｃｍ−２で、濃度は中Ｅ１７〜高Ｅ１８  ｃｍ−３である。
【００４４】
図２Ｇは、装置２０２の低電圧領域２２２の断面図である。低電圧領域２２２は、低電圧Ｎ−型金属酸化物半導体（ｌｏｗ  ｖｏｌｔａｇｅ  Ｎ−ｔｙｐｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＬＶ  ＮＭＯＳ）領域２６８および低電圧Ｐ−型金属酸化物半導体（ｌｏｗ  ｖｏｌｔａｇｅ  Ｐ−ｔｙｐｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＬＶ  ＰＭＯＳ）領域２６９を含む。
【００４５】
ＬＶ  ＮＭＯＳ領域２６８は、ＬＶ  Ｐ−ウェル２７２内に形成されたトランジスタ２７０を含む。ＬＶ  Ｐ−ウェル２７２は、ＭＶ  Ｐ−ウェル２４０の内部に形成され、約中Ｅ１６〜中Ｅ１７ｃｍ−３のドーピング濃度を有する。
【００４６】
ＬＶ  ＰＭＯＳ領域２６９は、ＬＶ  Ｎ−ウェル２７３内に形成されたトランジスタ２７１を含む。ＬＶ  Ｎ−ウェル２７３は、ＭＶ  Ｐ−ウェル２４０の内部に形成され、約高Ｅ１６〜中Ｅ１７ｃｍ−３のドーピング濃度を有し、その下限は、ＬＶ  Ｎ−ウェル２７３のドーピング濃度がＭＶ  Ｐ−ウェル２４０のバックグラウンドドーピング濃度よりも高くなるように、ＭＶ  Ｐ−ウェル２４０のドーピング濃度によって制限される。
【００４７】
図２Ｈは、ＬＶ  ＮＭＯＳ領域２６８におけるトランジスタ２７０の断面図である。トランジスタ２７０は、ゲート２７４と、ソース２７５と、およびドレイン２７６とを含む。ゲート２７４は、ゲート２７４に印加される電圧に基づいてソース２７５とドレイン２７６との間の電流を制御する多結晶シリコンで作られる。ゲート酸化物層２７７は、ゲート２７４をエピタキシャルシリコン２１０から分離する。ソース２７５は、ＭＶ  Ｐ−ウェル２４０の内部に形成されたＬＶ  Ｐ−ウェル２７２内のエピタキシャルシリコン２１０の上部に形成されたＮ＋＋領域２７８を有する。ドレイン２７６は、ＬＶ  Ｐ−ウェル２７２内のエピタキシャルシリコン２１０の上部に形成されたＮ＋＋領域２７９を有する。Ｎ＋＋領域２７８および２７９のドーズ量は約３〜７Ｅ１５ｃｍ−２で、濃度は高Ｅ１９〜中Ｅ２０ｃｍ−３である。
【００４８】
図２Ｉは、ＬＶ  ＰＭＯＳ領域２６９におけるトランジスタ２７１の断面図である。トランジスタ２７１は、ゲート２８０と、ソース２８１と、ドレイン２８２とを含む。ゲート２８０は、ゲート２８０に印加される電圧に基づいてソース２８１とドレイン２８２との間の電流を制御する多結晶シリコンで作られる。ゲート酸化物層２８３は、ゲート２８０をエピタキシャルシリコン２１０から分離する。ソース２８１は、ＬＶ  Ｎ−ウェル２７３内のエピタキシャルシリコン２１０の上部に形成されたＰ＋＋領域２８５を有する。ドレイン２８２は、ＬＶ  Ｎ−ウェル２７３内のエピタキシャルシリコン２１０の上部に形成されたＰ＋＋領域２８４を有する。Ｐ＋＋領域２８４および２８５のドーズ量は約１〜５  Ｅ１５ｃｍ−２で、濃度は中Ｅ１９〜中Ｅ２０ｃｍ−３である。
【００４９】
図２Ｊは、ＳＪＭＯＳＦＥＴ部分２０４と並列である超接合ＩＧＢＴ（ｓｕｐｅｒ  ｊｕｎｃｔｉｏｎ  ＩＧＢＴ：ＳＪＩＧＢＴ）部分２０７を含む縦型電力装置を有する装置の断面図である。ＳＪＩＧＢＴをＳＪＭＯＳＦＥＴと並列で提供することにより、複合超接合ＩＧＢＴおよびＭＯＳＦＥＴ高電圧装置が形成される。ＳＪＩＧＢＴ部分２０７およびＳＪＭＯＳＦＥＴ部分２０４のゲートバスは、ＳＪＩＧＢＴ部分２０７およびＳＪＭＯＳＦＥＴ部分２０４のオンオフタイミングを個別に制御するために分離可能である。ＳＪＩＧＢＴ部分２０７およびＳＪＭＯＳＦＥＴ部分２０４の相対的オンオフタイミングを最適化することにより、ＭＯＳＦＥＴの優れたスイッチング速度とＩＧＢＴの優れた電流処理能力とを組み合わせた複合装置が得られる。特定の実施形態では、埋め込み混合信号回路は、ＳＪＩＧＢＴ部分２０７およびＳＪＭＯＳＦＥＴ部分２０４の相対的なオンオフタイミングを制御して、複合装置のスイッチング速度および電流処理能力を最適化する。
【００５０】
図３Ａを参照すると、バルクシリコン上のエピタキシャル内の混合信号装置と組み合わされた縦型ＩＧＢＴを有する半導体装置３０２の断面図が示されている。装置３０２は、図１の装置１０２の実施形態である。
【００５１】
第１のＩＧＢＴ部分３０４および第２のＩＧＢＴ部分３０６は、互いに電気的に接続している。追加のＩＧＢＴ部分を含めることで、装置３０２上に形成されたＩＧＢＴの電力処理能力を高めてもよい。
【００５２】
エピタキシャルシリコン３１０はＮ−型エピタキシャル層３１４を含み、このＮ−型エピタキシャル層３１４は、約４〜６×１０１５（中Ｅ１５）ｃｍ−３〜約１〜３×１０１６（低Ｅ１６）ｃｍ−３の濃度にドープされる。バルクシリコンＮ＋層３１６および金属層３１８は、ウェハの裏面に形成される。
【００５３】
表面装置３０８は、中電圧（ｍｅｄｉｕｍ  ｖｏｌｔａｇｅ：ＭＶ）領域３２０および低電圧（ｌｏｗ  ｖｏｌｔａｇｅ：ＬＶ）領域３２２を含む。表面装置３０８は、４つのトランジスタを含む。代替的な実施形態は、ただ１つのＭＶ領域、ただ１つのＬＶ領域、またはその組み合わせを有することができ、トランジスタ、抵抗器、コンデンサなどの任意の数またはタイプの電気部品を有することができるので、これによりアナログデジタル変換器、デジタルアナログ変換器、論理ゲート、メモリ、プロセッサ、ステートマシンなどの任意の数またはタイプのデジタルまたはアナログ部品が形成される。
【００５４】
パッシベーション層３２４は、装置３０２の上面を覆って、装置３０２が環境要因の影響を受けにくいようにする。パッシベーション層３２４は、酸化物、窒化物、ポリイミドなどの１若しくはそれ以上で形成される。
【００５５】
図３Ｂは、ＩＧＢＴ部分３０４の断面をより詳細に示す。
【００５６】
金属３２６は、ＩＧＢＴ部分３０４のエミッタと、ＩＧＢＴ部分３０６などの他のＩＧＢＴ部分のエミッタとを相互接続する。代替的な実施形態では、多層金属トポロジを使用してもよい。多層金属トポロジはすべての層にアルミニウム（Ａｌ）を使用してもよく、あるいは、最上層が装置３０２のＩＧＢＴの高電力要件を処理するのに十分に厚い（厚さ約２〜５マイクロメートル［μｍ］）限り、最下層の金属層に対するＡｌと最上層の金属層に対する銅（Ｃｕ）とを組み合わせて使用してもよい。ＭＶ領域３２０のＭＶ  ＮＭＯＳトランジスタ３４６のソースは、金属３２６によって装置３０２のＩＧＢＴのエミッタに接続されている。
【００５７】
ビア３２８は、コンタクト底部を有するタングステン（Ｗ）プラグと、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、またはそれらの組み合わせなどのバリア層で裏打ちされた側壁とで作られる。
【００５８】
層間絶縁膜（Ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）３３０は、多結晶シリコンからなるゲートと金属３２６との間の誘電体材料の層である。装置３０２のＩＧＢＴのような電力装置は、表面から最も近くに非荷電非ドープ酸化物層（非プラズマ強化堆積）を有する複数のＳｉＯ２（酸化物）層を典型的に有し、ドープされた（例えば、ＰＳＧ）およびプラズマ堆積酸化物（例えば、ＰＥＴＥＯＳ）が続く。
【００５９】
電界酸化物３３２は電力装置のための層電界酸化物であり、（表面に）厚く堆積された酸化物であり（すなわち、シリコンの局所酸化（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）ではない）、湿式エッチングされて４５°に非常に近い傾斜が与えられてスムーズに変化する電界を維持する。これは、電力装置が（電界がほぼ縦型である）コア領域から（電界が水平および縦型の組み合わせであり、ほぼ水平である）終端領域に遷移する際に重要である。
【００６０】
ゲート酸化物３３４は、ウェハのエピタキシャルシリコン３１０内のＮ−型エピタキシャル層３１４からゲート３３８を分離する。
【００６１】
低Ｅ１６ｃｍ−３〜低Ｅ１８ｃｍ−３のドーピング範囲を有するＰ−ボディドーピング３３６は、ＩＧＢＴ部分３０６のエピタキシャルシリコン３１０の上面に向かって形成される。Ｎ＋＋層３３１は、Ｐ−ボディ３３６内に形成される。
【００６２】
ゲート３３８はポリシリコンを有し、ゲート３３８に印加される電圧は、装置３０２のＩＧＢＴのエミッタとコレクタとの間を通過する電流の量を制御する。図面を分かりやすくするために、ゲート接触および制御は示していない。
【００６３】
Ｐ＋層３３９は、Ｎ＋層３１６とＰ−Ｎ接合を形成して、第１のＩＧＢＴ部分３０４のコレクタを形成する。
【００６４】
図３Ｃは、表面装置３０８の断面図である。表面装置３０８は、中電圧（ｍｅｄｉｕｍ  ｖｏｌｔａｇｅ：ＭＶ）領域３２０および低電圧（ｌｏｗ  ｖｏｌｔａｇｅ：ＬＶ）領域３２２を含む。中電圧領域３２０および低電圧領域３２２は、それぞれ２つの例示的ＭＯＳＦＥＴ装置を有する。別の実施形態では、表面装置３０８は、アナログ信号処理およびデジタル信号処理のうちの１若しくはそれ以上を実行する追加のトランジスタおよび部品を含む。代替的な一実施形態では、表面装置３０８は、装置３０２のＩＧＢＴのオン／オフ状態を制御するために使用されるステートマシンを形成する追加のトランジスタを含む。表面装置３０８は、エピタキシャルシリコン３１０の頂部に形成された中電圧Ｐ−型ウェル（ｍｅｄｉｕｍ  ｖｏｌｔａｇｅ  Ｐ−ｔｙｐｅ  ｗｅｌｌ：ＭＶ  Ｐ−ウェル）３４０を含む。ＭＶ  Ｐ−ウェル３４０はおよそ低〜中Ｅ１６ｃｍ−３濃度にドープされ、その下限は、ＭＶ  Ｐ−ウェル３４０のドーピング濃度がＮ−型エピタキシャル層３１４のバックグラウンドドーピング濃度よりも高くなるように、Ｎ−型エピタキシャル層３１４の濃度によって制限される。
【００６５】
金属３２６は、ＩＬＤ３３０の頂部に単一の不連続層として形成される。代替的な実施形態では、ＭＶ領域３２０およびＬＶ領域３２２の金属層のために、金属層３２６は、厚さ約０．３〜１．０μｍでシリコンに最も近い、ＭＶ領域３２０およびＬＶ領域３２２の高密度配線のための１若しくはそれ以上の「薄い」下部金属層を有していてもよい。次に、これらの薄い層には、最上金属層の厚い電力装置金属層がかぶせられる。薄い金属層を有する装置３０２のＩＧＢＴ部分に対して、下部金属層および下部ビア層のスタックは、最上金属層からシリコン内のＩＧＢＴに電流を運ぶ。
【００６６】
中電圧領域３２０は、中電圧Ｎ−型金属酸化物半導体（ｍｅｄｉｕｍ  ｖｏｌｔａｇｅ  Ｎ−ｔｙｐｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＶ  ＮＭＯＳ）領域３４２および中電圧Ｐ−型金属酸化物半導体（ｍｅｄｉｕｍ  ｖｏｌｔａｇｅ  Ｐ−ｔｙｐｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＶ  ＰＭＯＳ）領域３４４を含む。ＭＶ  ＮＭＯＳ領域３４２は、ＭＶ  Ｐ−ウェル３４０内に形成されたトランジスタ３４６を含む。ＭＶ  ＰＭＯＳ領域３４４は、ＭＶ  Ｎ−ウェル３５０内に形成されたトランジスタ３４８を含む。
【００６７】
ＭＶ  Ｎ−ウェル３５０は、ＭＶ  Ｐ−ウェル３４０の内部に形成され、中Ｅ１６ｃｍ−３濃度にドープされ、その下限は、ＭＶ  Ｎ−ウェル３５０のドーピング濃度がＭＶ  Ｐ−ウェル３４０のバックグラウンドドーピング濃度よりも高くなるように、ＭＶ  Ｐ−ウェル３４０のドーピング濃度によって制限される。
【００６８】
ＭＶ  ＮＭＯＳ領域３４２のトランジスタ３４６およびＭＶ  ＰＭＯＳ領域３４４のトランジスタ３４８はそれぞれ、図２Ｅのトランジスタ２４６および図２Ｆのトランジスタ２４８と形態および機能において同様である。
【００６９】
低電圧領域３２２は、低電圧Ｎ−型金属酸化物半導体（ｌｏｗ  ｖｏｌｔａｇｅ  Ｎ−ｔｙｐｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＬＶ  ＮＭＯＳ）領域３６８および低電圧Ｐ−型金属酸化物半導体（ｌｏｗ  ｖｏｌｔａｇｅ  Ｐ−ｔｙｐｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＬＶ  ＰＭＯＳ）領域３６９を含む。ＬＶ  ＮＭＯＳ領域３６８は、ＬＶ  Ｐ−ウェル３７２内に形成されたトランジスタ３７０を含む。ＬＶ  Ｐ−ウェル３７２は、ＭＶ  Ｐ−ウェル３４０の内部に形成され、約中Ｅ１６〜中Ｅ１７ｃｍ−３のドーピング濃度を有する。
【００７０】
ＬＶ  ＰＭＯＳ領域３６９は、ＬＶ  Ｎ−ウェル３７３内に形成されたトランジスタ３７１を含む。ＬＶ  Ｎ−ウェル３７３は、ＭＶ  Ｐ−ウェル３４０の内部に形成され、約高Ｅ１６〜中Ｅ１７ｃｍ−３のドーピング濃度を有し、その下限は、ＬＶ  Ｎ−ウェル３７３のドーピング濃度がＭＶ  Ｐ−ウェル３４０のバックグラウンドドーピング濃度よりも高くなるように、ＭＶ  Ｐ−ウェル３４０のドーピング濃度によって制限される。
【００７１】
ＬＶ  ＮＭＯＳ領域３６８のトランジスタ３７０およびＬＶ  ＰＭＯＳ領域３６９のトランジスタ３７１はそれぞれ、図２Ｈのトランジスタ２７０および図２Ｉのトランジスタ２７１と形態および機能において同様である。
【００７２】
図４Ａを参照すると、バルクシリコン上のエピタキシャル内または上にある混合信号装置と組み合わされた縦型電力ダイオードを有する半導体装置４０２の断面図が示されている。装置４０２は、図１の装置１０２の実施形態である。
【００７３】
第１のダイオード部分４０４および第２のダイオード部分４０６は、互いに電気的に接続している。追加のダイオード部分を含めることで、装置４０２上に形成されたダイオードの電力処理能力を高めてもよい。
【００７４】
エピタキシャルシリコン４１０は、Ｎ−型エピタキシャル層４１４を含み、このＮ−型エピタキシャル層４１４は、約４〜６×１０１５（中Ｅ１５）ｃｍ−３から約１〜３×１０１６（低Ｅ１６）ｃｍ−３の濃度にドープされる。Ｎ＋層４１６は、ウェハの裏面の金属層４１８と接触するバルクシリコンの層である。
【００７５】
表面装置４０８は、中電圧（ｍｅｄｉｕｍ  ｖｏｌｔａｇｅ：ＭＶ）領域４２０および低電圧（ｌｏｗ  ｖｏｌｔａｇｅ：ＬＶ）領域４２２を含む。表面装置４０８は、４つのトランジスタを含む。代替的な実施形態は、ただ１つのＭＶ領域、ただ１つのＬＶ領域、またはその組み合わせを有することができ、トランジスタ、抵抗器、コンデンサなどの任意の数またはタイプの電気部品を有することができるので、これによりアナログデジタル変換器、デジタルアナログ変換器、論理ゲート、メモリ、プロセッサ、ステートマシンなどの任意の数またはタイプのデジタルまたはアナログ部品が形成される。
【００７６】
パッシベーション層４２４は、装置４０２の上面を覆って、装置４０２が環境要因の影響を受けにくいようにする。パッシベーション層４２４は、酸化物、窒化物、ポリイミドなどの１若しくはそれ以上で形成される。
【００７７】
ＭＶ領域４２０は、ＭＶ  ＮＭＯＳトランジスタ４４６およびＭＶ  ＰＭＯＳトランジスタ４４８を含む。ＭＶ領域４２０およびそのそれぞれのトランジスタは、図２ＣのＭＶ領域２２０および図３ＣのＭＶ領域３２０の形態および機能と同様である。
【００７８】
ＬＶ領域４２２は、ＬＶ  ＮＭＯＳトランジスタ４７０およびＬＶ  ＰＭＯＳトランジスタ４７１を含む。ＬＶ領域４２２およびそのそれぞれのトランジスタは、図２ＣのＬＶ領域２２２および図３ＣのＬＶ領域３２２のトランジスタと形態および機能において同様である。
【００７９】
図４Ｂは、ダイオード部分４０４の断面をより詳細に示す。
【００８０】
金属４２６は、ダイオード部分４０４のアノードと、ダイオード部分４０６などの他のダイオード部分のアノードとを相互接続する。代替的な実施形態では、装置４０２のダイオードの高電力要件を処理するためのアルミニウム（Ａｌ）の厚い層を有する多層金属トポロジにおいて、Ａｌまたは銅（Ｃｕ）が使用される。多層金属トポロジでは、全面的にＡｌが使用されるか、あるいはシリコンの近くでＡｌが使用され、上層でＣｕが使用される。装置４０２に電流を流すために、金属の最上層は厚く（厚さ約２〜５マイクロメートル（μｍ））されている。ＭＶ領域４２０のＭＶ  ＮＭＯＳトランジスタ４４６のソースは、金属４２６によって装置４０２のダイオードのエミッタに接続されている。
【００８１】
ビア４２８は、コンタクト底部を有するタングステン（Ｗ）プラグと、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、またはそれらの組み合わせなどのバリア層で裏打ちされた側壁とで作られる。
【００８２】
層間絶縁膜（Ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）４３０は、金属４２６を装置４０２の電気的に活性な部分から分離する誘電体材料の層である。装置４０２のダイオードのような電力装置は、表面に最も近くに非荷電非ドープ酸化物層（非プラズマ強化堆積）を有する複数のＳｉＯ２（酸化物）層を典型的に有し、ドープされた（例えば、ＰＳＧ）およびプラズマ堆積酸化物（例えば、ＰＥＴＥＯＳ）が続く。
【００８３】
電界酸化物４３２は電力装置のための層電界酸化物であり、（表面に）厚く堆積された酸化物であり（すなわち、シリコンの局所酸化（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）ではない）、湿式エッチングされて４５°に非常に近い傾斜が与えられてスムーズに変化する電界を維持する。これは、電力装置が（電界がほぼ縦型である）コア領域から（電界が水平および縦型の組み合わせであり、ほぼ水平である）終端領域に遷移する際に重要である。
【００８４】
高Ｅ１８ｃｍ−３から低Ｅ２０ｃｍ−３の範囲でドーピングされたＰ＋層４３３は、ダイオード部分４０４のエピタキシャルシリコン４１０の上面に向かって形成され、ビア４２８によって金属４２６に接続される。インターフェース４３５は、Ｐ＋層４３３とＮ−ドープされたエピタキシャル層４１４との間のインターフェースであり、Ｐ−Ｎ接合を形成してシリコン接合ダイオードを作る。インターフェース４３７は、ビア４２９とＮ−ドープされたＮ−型エピタキシャル層４１４との間のインターフェースであり、金属−半導体接合を形成してショットキーダイオード用のショットキー障壁を作る。追加の実施形態では、装置４０２のダイオードは、シリコン接合ダイオードのみを有し、ショットキーダイオードのみを有し、またはシリコン接合ダイオードおよびショットキーダイオードの任意の組み合わせを有する。
【００８５】
図５は、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＯＩ）技術を使用して形成された縦型電力装置５０４および混合信号表面装置５０８を含む半導体装置５０２のブロック図である。一実施形態では、縦型電力装置５０４は表面装置５０８によって制御される。縦型電力装置５０４および表面装置５０８は、エピタキシャルシリコン５１０上に形成され、絶縁体５８６によって分離される。
【００８６】
縦型電力装置５０４は１若しくはそれ以上の電力装置を有し、そのサブセットは互いに並列に接続されてＳＪＭＯＳＦＥＴ、ＩＧＢＴ、シリコン接合ダイオード、ショットキーダイオードなどのような１若しくはそれ以上の電力装置を形成する。縦型電力装置５０４は金属５２６と金属５１８との間に接続され、金属はそれぞれ１若しくはそれ以上の金属の層を含んでいてもよい。電力は、ウェハの上面または前側にある金属５２６と、ウェハの底面または裏側にある金属５１８との間で、縦型電力装置５０４を通って流れる。
【００８７】
表面装置５０８は、アナログ回路およびデジタル回路のうちの１若しくはそれ以上を有する混合信号装置である。表面装置５０８は、ＭＶ  ＮＭＯＳ領域５４２、ＭＶ  ＰＭＯＳ領域５４４、ＬＶ  ＮＭＯＳ領域５６８、およびＬＶ  ＰＭＯＳ領域５６９などの１若しくはそれ以上のＭＯＳ領域を含む。各領域は、１若しくはそれ以上のトランジスタを有する１若しくはそれ以上の回路を有し、種々の回路は金属５２６によって相互接続される。代替的な実施形態は、トランジスタ、抵抗器、コンデンサなどの表面装置５０８に形成された任意の数またはタイプの電気部品を有することができ、これによりアナログデジタル変換器、デジタルアナログ変換器、論理ゲート、メモリ、プロセッサ、ステートマシン、ＥＰＲＯＭ、ＥＥＰＲＯＭ、論理ゲートなどの任意の数のデジタルあるいはアナログ部品が形成される。
【００８８】
ＭＶ  ＮＭＯＳ領域５４２およびＭＶ  ＰＭＯＳ領域５４４は中電圧レベルで動作し、ＬＶ  ＮＭＯＳ領域５６８およびＬＶ  ＰＭＯＳ領域５６９は低電圧レベルで動作する。各領域は、選択的に、絶縁体５８６によって互いに分離される。
【００８９】
エピタキシャルシリコン５１０の一部は表面装置５０８の下に電流を流さないので、エピタキシャルシリコン５１０のこの部分は、縦型電力装置５０４を形成するエピタキシャルシリコン５１０よりも低温である。特定の実施形態では、表面装置５０８の各領域は、縦型装置領域の周りまたは内部に戦略的に配置または点在して配置され、それにより、縦型電力装置５０４から熱を放熱させ、装置５０２の全体的な温度を低下させる。
【００９０】
図６Ａは、バルクシリコン６１６上のエピタキシャルシリコン６１０上に形成され、絶縁体６８６によって分離される縦型ＳＪＭＯＳＦＥＴおよび表面装置６０８を有する装置６０２の断面図である。装置６０２は、図５の装置５０２の実施形態である。ハンドルウェハ６９０は、取り扱いおよび処理中に装置６０２を支持する。第１のＳＪＭＯＳＦＥＴ部分６０４は、エピタキシャルシリコン６１０内に形成されたＰ−型カラム６１２を含む。表面装置６０８は、絶縁体６８６によってそれぞれ分離された、ＭＶ  ＮＭＯＳ領域６４２、ＭＶ  ＰＭＯＳ領域６４４、ＬＶ  ＮＭＯＳ領域６６８、およびＬＶ  ＰＭＯＳ領域６６９を有する。ＭＶ  ＮＭＯＳ領域６４２、ＭＶ  ＰＭＯＳ領域６４４、ＬＶ  ＮＭＯＳ領域６６８、およびＬＶ  ＰＭＯＳ領域６６９は、エピタキシャルシリコン６１０内にＰ−型カラムを含まない。ＭＶ  ＮＭＯＳ領域６４２、ＭＶ  ＰＭＯＳ領域６４４、ＬＶ  ＮＭＯＳ領域６６８、およびＬＶ  ＰＭＯＳ領域６６９はそれぞれ、それぞれの領域で具体化される装置のタイプに必要な半導体ドーピングタイプおよび濃度を有する単一のウェルを含む。
【００９１】
図６Ｂは、第１のＳＪＭＯＳＦＥＴ部分６０４の断面図である。第１のＳＪＭＯＳＦＥＴ部分６０４は、パッシベーション層６２４、金属６２６、ＩＬＤ６３０、ゲート６３８、Ｐ−ボディドーピング６３６、ゲート酸化物６３４、Ｐ−型カラム６１２、Ｎ−型エピタキシャル層６１４、Ｎ＋層６１６、金属６１８を含み、絶縁体６８６によって囲まれている。第１のＳＪＭＯＳＦＥＴ部分６０４の形態および機能は、図２Ａおよび２Ｂの第１のＳＪＭＯＳＦＥＴ部分２０４の形態および機能と同様である。絶縁体６８６は、装置６０２の一部である他の回路から第１のＳＪＭＯＳＦＥＴ部分６０４を分離して絶縁する。
【００９２】
図６Ｃは、ＭＶ  ＮＭＯＳ領域６４２の断面図である。ＭＶ  ＮＭＯＳ領域６４２は、エピタキシャルシリコン６１０内のウェハの上面に形成される。ＭＶ  ＮＭＯＳ領域６４２は、絶縁体６８６によって囲まれ、ＭＶ  ＮＭＯＳ領域６４２の上および内部に形成された電気回路を絶縁する。ＭＶ  ＮＭＯＳ領域６４２は中電圧レベルを使用し、トランジスタ６４６を含む。ＭＶ  Ｐ−ウェル６４０は、他の半導体ドーピングタイプおよび濃度のウェルを含まない。ＭＶ  Ｐ−ウェル６４０の代替的な実施形態は、他の半導体ドーピングタイプおよび濃度のウェルを含み得る。
【００９３】
トランジスタ６４６は、エピタキシャルシリコン６１０内に形成されたＭＶ  ＮＭＯＳ領域６４２から酸化物６５５によって分離されたゲート６５２を含む。トランジスタ６４６は、Ｎ＋＋層６５７およびＮ＋層６５６によって形成されたソース６５３を含む。トランジスタ６４６は、Ｎ＋＋層６５９およびＮ＋層６５８によって形成されたドレイン６５４を含む。
【００９４】
図６Ｄは、ＭＶ  ＰＭＯＳ領域６４４の断面図である。ＭＶ  ＰＭＯＳ領域６４４は、エピタキシャルシリコン６１０内のウェハの上面に形成される。ＭＶ  ＰＭＯＳ領域６４４は、絶縁体６８６によって囲まれ、ＭＶ  ＰＭＯＳ領域６４４の上および内部に形成された電気回路を絶縁する。ＭＶ  ＰＭＯＳ領域６４４は中電圧レベルを使用し、トランジスタ６４８を含む。ＭＶ  Ｎ−ウェル６５０は、他の半導体ドーピングタイプおよび濃度のウェルを含まない。ＭＶ  Ｎ−ウェル６５０の代替的な実施形態は、ＭＶ  Ｎ−ウェル６５０内に形成された他の半導体ドーピングタイプおよび濃度のウェルを使用する。
【００９５】
トランジスタ６４８は、エピタキシャルシリコン６１０内に形成されたＭＶ  ＰＭＯＳ領域６４４から酸化物６６３によって分離されたゲート６６０を含む。トランジスタ６４８は、Ｐ＋＋層６６５およびＰ＋層６６４によって形成されたソース６６１を含む。トランジスタ６４８は、Ｐ＋＋層６６５およびＰ＋層６６４によって形成されたドレイン６６２を含む。
【００９６】
トランジスタ６４６のドレイン６５４およびトランジスタ６４８のドレイン６６２は、金属６２６によって接続されている。一実施形態では、トランジスタ６４６のゲート６５２およびトランジスタ６４８のゲート６６０は電気的に接続されてＣＭＯＳインバータの入力を形成し、トランジスタ６４６のドレイン６５４およびトランジスタ６４８のドレイン６６２はＣＭＯＳインバータの出力を形成する。
【００９７】
図６Ｅは、ＬＶ  ＮＭＯＳ領域６６８の断面図である。ＬＶ  ＮＭＯＳ領域６６８は、エピタキシャルシリコン６１０内のウェハの上面に形成される。ＬＶ  ＮＭＯＳ領域６６８は、絶縁体６８６によって囲まれ、ＬＶ  ＮＭＯＳ領域６６８の上および内部に形成された電気回路を絶縁する。ＬＶ  ＮＭＯＳ領域６６８は低電圧レベルを使用し、トランジスタ６７０を含む。ＬＶ  Ｐ−ウェル６７２は、他の半導体ドーピングタイプおよび濃度のウェルを含まない。ＬＶ  Ｐ−ウェル６７２の代替的な実施形態は、他の半導体ドーピングタイプおよび濃度のウェルを含み得る。
【００９８】
トランジスタ６７０は、エピタキシャルシリコン６１０内に形成されたＬＶ  ＮＭＯＳ領域６６８から酸化物６７７によって分離されたゲート６７４を含む。トランジスタ６７０は、Ｎ＋＋層６７８によって形成されたソース６７５を含む。トランジスタ６７０は、Ｎ＋＋層６７９によって形成されたドレイン６７６を含む。
【００９９】
図６Ｆは、ＬＶ  ＰＭＯＳ領域６６９の断面図である。ＬＶ  ＰＭＯＳ領域６６９は、エピタキシャルシリコン６１０内のウェハの上面に形成される。ＬＶ  ＰＭＯＳ領域６６９は、絶縁体６８６によって囲まれ、ＬＶ  ＰＭＯＳ領域６６９の上および内部に形成された電気回路を絶縁する。ＬＶ  ＰＭＯＳ領域６６９は低電圧レベルを使用し、トランジスタ６７１を含む。ＬＶ  Ｎ−ウェル６７３は、他の半導体ドーピングタイプおよび濃度のウェルを含まない。ＬＶ  Ｎ−ウェル６７０の代替的な実施形態は、ＬＶ  Ｎ−ウェル６７０内に形成された他の半導体ドーピングタイプおよび濃度のウェルを使用する。
【０１００】
トランジスタ６７１は、エピタキシャルシリコン６１０内に形成されたＬＶ  ＰＭＯＳ領域６６９から酸化物６８３によって分離されたゲート６８０を含む。トランジスタ６７１は、Ｐ＋＋層６８５によって形成されたソース６８１を含む。トランジスタ６７１は、Ｐ＋＋層６８４によって形成されたドレイン６８２を含む。明確にするために、中間金属層およびゲートへのコンタクトは示していない。
【０１０１】
トランジスタ６７０のドレイン６７６およびトランジスタ６７１のドレイン６８２は、金属６２６によって接続されている。一実施形態では、トランジスタ６７０のゲート６７４およびトランジスタ６７１のゲート６８０は電気的に接続されてＣＭＯＳインバータの入力を形成し、トランジスタ６７０のドレイン６７６およびトランジスタ６７１のドレイン６８２はＣＭＯＳインバータの出力を形成する。
【０１０２】
図７Ａは、第１のＩＧＢＴ部分７０４および表面装置７０８を含む装置７０２の断面図である。装置７０２は図５の装置５０２の実施形態であり、図６Ａの装置６０２と異なる点は、図７Ａの実施形態における縦型電力装置が縦型電力ＩＧＢＴであるのに対し、図６Ａの実施形態における縦型電力装置は縦型電力ＳＪＭＯＳＦＥＴであるという点である。ハンドルウェハ７９０は、取り扱いおよび処理中に装置７０２を支持する。
【０１０３】
表面装置７０８は、図６Ａの表面装置６０８と形態および機能において同様であり、ＭＶ  ＮＭＯＳ領域７４２、ＭＶ  ＰＭＯＳ領域７４４、ＬＶ  ＮＭＯＳ領域７６８、およびＬＶ  ＰＭＯＳ領域７６９を含む。ＭＶ  ＮＭＯＳ領域７４２、ＭＶ  ＰＭＯＳ領域７４４、ＬＶ  ＮＭＯＳ領域７６８、およびＬＶ  ＰＭＯＳ領域７６９の各々は、絶縁体７８６によって囲まれている。ＭＶ  ＮＭＯＳ領域７４２、ＭＶ  ＰＭＯＳ領域７４４、ＬＶ  ＮＭＯＳ領域７６８、およびＬＶ  ＰＭＯＳ領域７６９の各々は、エピタキシャルシリコン７１０の頂部に形成されたトランジスタを有する。代替的な実施形態では、それぞれが任意の数の電気部品を含む任意の数のＭＯＳ領域が組み合わされて、１つ若しくは以上の縦型電力装置を制御するために使用され得る表面装置７０８を形成する。
【０１０４】
図７Ｂは、装置７０２の縦型ＩＧＢＴの断面図である。装置７０２の縦型ＩＧＢＴは、ゲート７３８を含むトレンチゲートＩＧＢＴである。明確にするために、中間金属層およびゲートへのコンタクトは示していない。
【０１０５】
金属７２６は、ＩＧＢＴ部分７０４のエミッタと、表面装置７０８を含む他の電子回路とを相互接続する。代替的な実施形態では、多層金属トポロジを使用してもよい。多層金属トポロジはすべての層にアルミニウム（Ａｌ）を使用してもよく、あるいは、最上層が装置７０２のＩＧＢＴの高電力要件を処理するのに十分に厚い（厚さ約２〜５マイクロメートル［μｍ］）限り、最下層の金属層に対するＡｌと最上層の金属層に対する銅（Ｃｕ）とを組み合わせて使用してもよい。ＭＶ  ＮＭＯＳ領域７４２のトランジスタのソースは、金属７２６によって装置７０２のＩＧＢＴのエミッタに接続されている。
【０１０６】
ビア７２８は、コンタクト底部を有するタングステン（Ｗ）プラグと、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、またはそれらの組み合わせなどのバリア層で裏打ちされた側壁とで作られる。
【０１０７】
ＩＬＤ７３０は、エピタキシャルシリコン７１０の頂部と金属７２６との間の誘電体材料の層である。装置７０２のＩＧＢＴのような電力装置は、表面から最も近くに非荷電非ドープ酸化物層（非プラズマ強化堆積）を有する複数のＳｉＯ２（酸化物）層を典型的に有し、ドープされた（例えば、ＰＳＧ）およびプラズマ堆積酸化物（例えば、ＰＥＴＥＯＳ）が続く。
【０１０８】
ゲート酸化物７３４は、ウェハのエピタキシャルシリコン７１０内のＮ−型エピタキシャル層７１４からゲート７３８を分離する。
【０１０９】
Ｐ−ボディドーピング７３６は、ＩＧＢＴ部分７０４のエピタキシャルシリコン７１０の上面に向かって形成される。Ｎ＋＋層７３１は、Ｐ−ボディ７３６内に形成される。
【０１１０】
ゲート７３８はポリシリコンを有し、ゲート７３８に印加される電圧は、装置７０２のＩＧＢＴのエミッタとコレクタとの間を通過する電流の量を制御する。図面を分かりやすくするために、ゲート接触および制御は示していない。
【０１１１】
Ｐ＋層７３９は、Ｎ＋層３１６とＰ−Ｎ接合を形成して、第１のＩＧＢＴ部分７０４のコレクタを形成する。
【０１１２】
図８Ａは、第１のダイオード部分８０４および表面装置８０８を含む装置８０２の断面図である。装置８０２は、図５の装置５０２の実施形態であり、図６Ａの装置６０２と異なる点は、図８Ａの実施形態における縦型電力装置が縦型電力ダイオードであるのに対し、図６Ａの実施形態における縦型電力装置は縦型電力ＳＪＭＯＳＦＥＴであるという点である。装置８０２は、ハンドルウェハなしで示している。
【０１１３】
表面装置８０８は、図６Ａの表面装置６０８と形態および機能において同様であり、ＭＶ  ＮＭＯＳ領域８４２、ＭＶ  ＰＭＯＳ領域８４４、ＬＶ  ＮＭＯＳ領域８６８、およびＬＶ  ＰＭＯＳ領域８６９を含む。ＭＶ  ＮＭＯＳ領域８４２、ＭＶ  ＰＭＯＳ領域８４４、ＬＶ  ＮＭＯＳ領域８６８、およびＬＶ  ＰＭＯＳ領域８６９の各々は、絶縁体８８６によって囲まれている。ＭＶ  ＮＭＯＳ領域８４２、ＭＶ  ＰＭＯＳ領域８４４、ＬＶ  ＮＭＯＳ領域８６８、およびＬＶ  ＰＭＯＳ領域８６９の各々は、エピタキシャルシリコン８１０の頂部に形成されたトランジスタを有する。代替的な実施形態では、それぞれが任意の数の電気部品を含む任意の数のＭＯＳ領域が組み合わされて、１つ若しくは以上の縦型電力装置を制御するために使用され得る表面装置８０８を形成する。
【０１１４】
図８Ｂは、ダイオード部分８０４の断面をより詳細に示す。
【０１１５】
金属８２６は、ダイオード部分８０４のアノードと表面装置８０２とを相互接続する。代替的な実施形態では、金属８２６は、ダイオード部分８０４のアノードと、他のダイオード部分のアノードとを相互接続する。他の代替的な実施形態では、多層金属トポロジを使用してもよい。多層金属トポロジはすべての層にアルミニウム（Ａｌ）を使用してもよく、あるいは、最上層が装置８０２のダイオードの高電力要件を処理するのに十分に厚い（厚さ約２〜５マイクロメートル［μｍ］）限り、最下層の金属層に対するＡｌと最上層の金属層に対する銅（Ｃｕ）とを組み合わせて使用してもよい。
【０１１６】
ビア８２８は、コンタクト底部を有するタングステン（Ｗ）プラグと、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、またはそれらの組み合わせなどのバリア層で裏打ちされた側壁とで作られる。
【０１１７】
ＩＬＤ８３０は、金属８２６を装置８０２の電気的に活性な部分から分離する誘電体材料の層である。装置８０２のダイオードのような電力装置は、表面に最も近くに非荷電非ドープ酸化物層（非プラズマ強化堆積）を有する複数のＳｉＯ２（酸化物）層を典型的に有し、ドープされた（例えば、ＰＳＧ）およびプラズマ堆積酸化物（例えば、ＰＥＴＥＯＳ）が続く。
【０１１８】
Ｐ＋層８３３は、ダイオード部分８０４のエピタキシャルシリコン８１０の上面に向かって形成され、ビア８２８によって金属８２６に接続される。インターフェース８３５は、Ｐ＋層８３３とＮ−ドープされたエピタキシャル層８１４との間のインターフェースであり、Ｐ−Ｎ接合を形成してシリコン接合ダイオードを作る。インターフェース８３７は、ビア８２９とＮ−ドープされたＮ−型エピタキシャル層４１４との間のインターフェースであり、金属−半導体接合を形成してショットキーダイオード用のショットキー障壁を作る。追加の実施形態では、装置８０２のダイオードは、シリコン接合ダイオードのみを有し、ショットキーダイオードのみを有し、またはシリコン接合ダイオードおよびショットキーダイオードの任意の組み合わせを有する。
【０１１９】
図９は、混合信号表面装置を有する縦型電力装置を有する装置９０２の３次元図である。装置９０２は、図５の装置５０２の実施形態である。
【０１２０】
ＳＪＭＯＳＦＥＴ９０４は、Ｐ−型カラム９１２を有するエピタキシャルシリコン９１０内に形成される。ＳＪＭＯＳＦＥＴ９０４の形態および機能は、図２Ａおよび図２Ｂに記載したＳＪＭＯＳＦＥＴのものと同様である。ＳＪＭＯＳＦＥＴ９０４のゲートは並列に接続されたいくつかのゲートを含み、その一部は切り詰められてＭＶ領域９２０のための空間を作る。ＳＪＭＯＳＦＥＴ９０４のドレインは、金属層９１８に接続されたＮ＋層９１６によって底部または裏側に形成される。
【０１２１】
表面装置９０８は、ＭＶ  ＮＭＯＳトランジスタ９４６およびＭＶ  ＰＭＯＳトランジスタ９４８から形成されるＣＭＯＳインバータを有するＭＶ領域９２０を含む。トランジスタ９４６のゲート９５２およびトランジスタ９４８のゲート９６０は、並列に接続されてＣＭＯＳインバータへの入力を形成する。トランジスタ９４６のドレイン９５４およびトランジスタ９４８のドレイン９６２は、互いに接続されてＣＭＯＳインバータの出力を形成する。トランジスタ９４６のソース９５３は、ＳＪＭＯＳＦＥＴ９０４の並列に接続されたソースに接続されている。トランジスタ９４８のソース９６１は、電圧ＶＤＤに接続されている。
【０１２２】
ＭＶ  ＮＭＯＳトランジスタ９４６は、ＭＶ  Ｐ−ウェル９４０の内部に形成される。ＭＶ  ＰＭＯＳトランジスタ９４８は、ＭＶ  Ｐ−ウェル９４０に形成されたＭＶ  Ｎ−ウェル９５０の内部に形成される。
【０１２３】
本開示に提示される実施形態は、本発明の実現可能な実施例を提供することを意図しているが、本発明を限定することを意図するものではない。例えば、シリコン以外の他の材料をベース半導体材料として使用できる。当業者によって認識されるように、Ｐ−型バルクシリコンまたはエピタキシャル層（Ｎ−型ではない）を使用し、ドーパントタイプを反転させて相補型装置を形成するのと同様に、必要に応じてＮ−型およびＰ−型領域の様々な範囲のドーピングレベルを使用できる。種々のタイプおよび厚さの酸化物材料を使用できる。プレーナゲートおよびトレンチゲートの両方を含む高電圧装置のための種々のタイプのゲート構造を採用できる。任意の一実施形態の任意の特徴、要素、または利点は、他の実施形態の特徴、要素および利点と組み合わせることができる。
【図１】
2018511168.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
2018511168.tif 000007
【図２Ｅ】
2018511168.tif 000008
【図２Ｆ】
2018511168.tif 000009
【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【国際調査報告】
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