(57)【要約】  デバイスが、第1の電力レールと第2の電力レールとを含む。第2の電力レールの第2の電圧が、第1の電力レールの第1の電圧から導出される。本デバイスは、第1の電力レールと第2の電力レールとの間に接続されるスイッチングデバイスを含む電力ゲーティング回路を含む。電力ゲーティング回路は、第1の電力レールと第2の電力レールとの間においてスイッチングデバイスに並列に接続されるクランピングダイオードをさらに含む。本デバイスは、第1のインバータと第2のインバータとを含む論理回路をさらに含む。第1のインバータは第1のトランジスタを含み、第2のインバータは第1のトランジスタを含む。第1のインバータの第1のトランジスタのソース/ドレイン端子は、第1の電力レールに直接結合され、第2のインバータの第1のトランジスタのソース/ドレイン端子は、第2の電力レールに直接結合される。
2018534806.tif 000002
【特許請求の範囲】
【請求項１】
第1の電力レールと、
第2の電力レールであって、前記第2の電力レールの第2の電圧が、前記第1の電力レールの第1の電圧から導出される、第2の電力レールと、
前記第1の電力レールと前記第2の電力レールとの間に接続されるスイッチングデバイスを備える電力ゲーティング回路であって、前記第1の電力レールと前記第2の電力レールとの間において前記スイッチングデバイスに並列に接続されるクランピングダイオードをさらに備える、電力ゲーティング回路と、
第1のインバータと第2のインバータとを含む論理回路であって、前記第1のインバータが、前記第1のインバータの第1のトランジスタを含み、前記第2のインバータが、前記第2のインバータの第1のトランジスタを含み、前記第1のインバータの前記第1のトランジスタのソース/ドレイン端子が、前記第1の電力レールに直接結合され、前記第2のインバータの前記第1のトランジスタのソース/ドレイン端子が、前記第2の電力レールに直接結合される、論理回路と
を備える、デバイス。
【請求項２】
前記第1のインバータの第2のトランジスタと、
前記第2のインバータの第2のトランジスタと、
第1のグランドレールと、
第2のグランドレールであって、前記第2のグランドレールの第4の電圧が、前記第1のグランドレールの第3の電圧から導出される第2のグランドレールをさらに備え、
前記第1のインバータの前記第2のトランジスタのソース/ドレイン端子は、前記第2のグランドレールに直接結合され、
前記第2のインバータの前記第2のトランジスタのソース/ドレイン端子は、前記第1のグランドレールに直接結合される、
請求項1に記載のデバイス。
【請求項３】
前記第1のグランドレールと前記第2のグランドレールとの間に接続される第2のスイッチングデバイスを備える第2の電力ゲーティング回路であって、前記第1のグランドレールと前記第2のグランドレールとの間において前記第2のスイッチングデバイスに並列に接続される第2のクランピングダイオードをさらに備える、第2の電力ゲーティング回路をさらに備える、請求項2に記載のデバイス。
【請求項４】
前記第2のスイッチングデバイスは、n型金属酸化物半導体(NMOS)トランジスタである、請求項3に記載のデバイス。
【請求項５】
前記第3の電圧はグランドに対応し、前記第4の電圧は前記第3の電圧よりも高い、請求項2に記載のデバイス。
【請求項６】
前記論理回路はユニットアドレスデコーダを含む、請求項1に記載のデバイス。
【請求項７】
前記ユニットアドレスデコーダは、ユニット行デコーダ、ユニット列デコーダ、またはその両方を含む、請求項6に記載のデバイス。
【請求項８】
前記クランピングダイオードは、前記スイッチングデバイスがオープンであるときに前記第2の電力レールにおける電圧を前記第2の電圧にクランプするように構成され、前記第2の電圧は、前記第1の電圧から前記クランピングダイオードのしきい値電圧を減じた電圧に対応する、請求項1に記載のデバイス。
【請求項９】
前記スイッチングデバイスがクローズであるとき、前記第2の電圧は前記第1の電圧に対応する、請求項8に記載のデバイス。
【請求項１０】
前記第2のインバータの前記第1のトランジスタがp型金属酸化物半導体(PMOS)トランジスタであるか、前記第1のインバータの前記第1のトランジスタがn型金属酸化物半導体(NMOS)トランジスタであるか、またはその両方である、請求項1に記載のデバイス。
【請求項１１】
前記スイッチングデバイスがp型金属酸化物半導体(PMOS)トランジスタである、請求項1に記載のデバイス。
【請求項１２】
デコーダデバイスであって、
ユニットアドレスデコーダと、
前記ユニットアドレスデコーダと電圧源との間に接続されるスイッチングデバイスを備える電力ゲーティング回路であって、前記ユニットアドレスデコーダと前記電圧源との間において前記スイッチングデバイスに並列に接続されるクランピングダイオードをさらに備える電力ゲーティング回路と
を備える、デコーダデバイス。
【請求項１３】
前記ユニットアドレスデコーダは、ユニット行デコーダ、ユニット列デコーダ、またはその両方を含む、請求項12に記載のデコーダデバイス。
【請求項１４】
前記ユニットアドレスデコーダは、アドレスデコーダ回路とドライバ回路とを含み、前記電力ゲーティング回路は、前記アドレスデコーダ回路および前記ドライバ回路に結合される、請求項12に記載のデコーダデバイス。
【請求項１５】
第1の電力レールと、
第2の電力レールであって、前記第2の電力レールの第2の電圧が、前記第1の電力レールの第1の電圧から導出される第2の電力レールと
をさらに備え、
前記スイッチングデバイスは、前記第1の電力レールと前記第2の電力レールとの間に接続され、
前記クランピングダイオードは、前記第1の電力レールと前記第2の電力レールとの間において前記スイッチングデバイスに並列に接続され、
前記ドライバ回路は、第1のインバータの第1のトランジスタと第2のインバータの第1のトランジスタとを備え、前記第1のインバータの前記第1のトランジスタのソース/ドレイン端子が、前記第1の電力レールに直接結合され、前記第2のインバータの前記第1のトランジスタのソース/ドレイン端子が、前記第2の電力レールに直接結合される、
請求項14に記載のデコーダデバイス。
【請求項１６】
前記第2のインバータの前記第1のトランジスタはp型金属酸化物半導体(PMOS)トランジスタであり、前記第1のインバータの前記第1のトランジスタはn型金属酸化物半導体(NMOS)トランジスタである、またはその両方である、請求項15に記載のデコーダデバイス。
【請求項１７】
グランドに結合される第1のグランドレールと、
第2のグランドレールであって、前記第2のグランドレールの第4の電圧が、前記第1のグランドレールの第3の電圧から導出される第2のグランドレールと
をさらに備え、
前記ドライバ回路は、前記第1のインバータの第2のトランジスタと前記第2のインバータの第2のトランジスタとをさらに備え、前記第2のインバータの前記第2のトランジスタのソース/ドレイン端子が、前記第2のグランドレールに直接結合され、前記第1のインバータの前記第2のトランジスタのソース/ドレイン端子が、前記第1のグランドレールに直接結合される、
請求項15に記載のデコーダデバイス。
【請求項１８】
前記第3の電圧はグランドに対応し、前記第4の電圧は前記第3の電圧よりも高い、請求項17に記載のデコーダデバイス。
【請求項１９】
前記クランピングダイオードは、前記スイッチングデバイスがオープンであるときに前記第2の電力レールにおける電圧を前記第2の電圧にクランプするように構成され、前記第2の電圧は、前記第1の電圧から前記クランピングダイオードのしきい値電圧を減じた電圧に対応する、請求項15に記載のデコーダデバイス。
【請求項２０】
前記スイッチングデバイスがクローズであるとき、前記第2の電圧は前記第1の電圧に対応する、請求項19に記載のデコーダデバイス。
【請求項２１】
回路の電力ゲーティングを行う方法であって、
第1のインバータの第1のトランジスタの前記ソース/ドレイン端子に直接結合される第1の電力レールを介して前記第1のインバータの前記第1のトランジスタの前記ソース/ドレイン端子に第1の電圧を印加するステップと、
第2のインバータの第1のトランジスタのソース/ドレイン端子に直接結合される第2の電力レールを介して、前記第1の電力レールと前記第2の電力レールとの間に並列に接続されるクランピングダイオードを使用して前記第2の電力レールにおける電圧を第2の電圧にクランプすることによって、前記第2のインバータの前記第1のトランジスタの前記ソース/ドレイン端子に前記第2の電圧を印加するステップであって、前記第2の電圧が、前記第1の電力レールに印加される第1の電圧から導出される、ステップと
を含む、方法。
【請求項２２】
前記第2の電圧は、前記第1の電圧から前記クランピングダイオードのしきい値電圧を減じた電圧に対応する、請求項21に記載の方法。
【請求項２３】
前記第2のインバータの前記第1のトランジスタのゲート端子に前記第1の電圧を印加し、一方で前記第2のインバータの前記第1のトランジスタの前記ソース/ドレイン端子に前記第2の電圧を印加することによって、第1の電力モードの間、前記第2のインバータの前記第1のトランジスタをオフにするステップをさらに含む、請求項21に記載の方法。
【請求項２４】
前記第1のインバータの前記第1のトランジスタのゲート端子に第3の電圧を印加し、一方で前記第1のインバータの前記第1のトランジスタの前記ソース/ドレイン端子に前記第1の電圧を印加することによって、前記第1の電力モードの間、前記第1のインバータの前記第1のトランジスタをオンにするステップをさらに含む、請求項23に記載の方法。
【請求項２５】
前記第3の電圧は約ゼロ(0)ボルトである、請求項24に記載の方法。
【請求項２６】
第1のグランドレールと、
第2のグランドレールであって、前記第2のグランドレールの第2の電圧が、前記第1のグランドレールの第1の電圧から導出される、第2のグランドレールと、
前記第1のグランドレールと前記第2のグランドレールとの間に接続されるスイッチングデバイスを備える電力ゲーティング回路であって、前記第1のグランドレールと前記第2のグランドレールとの間において前記スイッチングデバイスに並列に接続されるクランピングダイオードをさらに備える、電力ゲーティング回路と、
第1のインバータと第2のインバータとを含む論理回路であって、前記第1のインバータがトランジスタを含み、前記第2のインバータがトランジスタを含み、前記第1のインバータの前記トランジスタのソース/ドレイン端子が、前記第2のグランドレールに直接結合され、前記第2のインバータの前記トランジスタのソース/ドレイン端子が、前記第1のグランドレールに直接結合される、論理回路と
を備える、デバイス。
【請求項２７】
前記論理回路はユニットアドレスデコーダを含む、請求項26に記載のデバイス。
【請求項２８】
前記ユニットアドレスデコーダは、ユニット行デコーダ、ユニット列デコーダ、またはその両方を含む、請求項27に記載のデバイス。
【請求項２９】
前記クランピングダイオードは、前記スイッチングデバイスがオープンであるときに前記第2のグランドレールにおける電圧を前記第2の電圧にクランプするように構成され、前記第2の電圧は、前記第1の電圧に前記クランピングダイオードのしきい値電圧を加えた電圧に対応する、請求項26に記載のデバイス。
【請求項３０】
前記スイッチングデバイスがクローズであるとき、前記第2の電圧は前記第1の電圧に対応する、請求項26に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本願は、本願の権利者が所有する2015年9月8日に出願された米国非仮特許出願第14/847,387号からの優先権を主張し、その内容は、その全体が参照により本明細書に明示的に組み込まれる。
【０００２】
本開示は概して、電力ゲーティングデバイスおよび方法に関する。
【背景技術】
【０００３】
技術が進歩した結果、コンピューティングデバイスはより小型に、より強力になっている。たとえば、現在、小型で軽量であり、ユーザによって容易に携帯される、モバイルフォンおよびスマートフォンなどのワイヤレス電話、タブレットおよびラップトップコンピュータを含む、様々なポータブルパーソナルコンピューティングデバイスが存在する。これらのデバイスは、ワイヤレスネットワークを介して音声およびデータパケットを伝達することができる。さらに、多くのそのようなデバイスは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤなどの追加の機能を組み込んでいる。また、そのようなデバイスは、インターネットへのアクセスに使用することができるウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む、実行可能命令を処理することができる。したがって、これらのデバイスは、高度の計算能力を含むことができる。
【０００４】
これらのデバイス内のチップ(たとえば、メモリチップ)における論理(たとえば、デコーダ)は、多数のトランジスタを含む場合があり、チップ面積の大部分を占有することがある。トランジスタでは、電力節約モード(たとえば、スタンバイモード)での動作の間にリーク(たとえば、サブスレッショルドリーク)が生じる場合がある。電力節約モードの間論理に対して論理の電源レールまたはグランドレールからの電力ゲーティングを行うと、リークが低減することがある。しかし、従来の電力ゲーティング方式を使用して論理の電力ゲーティングを行うと、論理への電圧がフローティングし、それによって(たとえば、通常モードへの遷移時に)未知のトランジスタ状態または初期条件が生じる。
【発明の概要】
【課題を解決するための手段】
【０００５】
特定の実施形態では、デバイスが開示される。本デバイスは、第1の電力レールと第2の電力レールとを含む。第2の電力レールの第2の電圧は、第1の電力レールの第1の電圧から導出される。本デバイスは、電力ゲーティング回路を含む。電力ゲーティング回路は、第1の電力レールと第2の電力レールとの間に接続されるスイッチングデバイスを含む。電力ゲーティング回路は、第1の電力レールと第2の電力レールとの間においてスイッチングデバイスに並列に接続されるクランピングダイオードをさらに含む。本デバイスは、第1のインバータと第2のインバータとを含む論理回路をさらに含む。第1のインバータは、第1のインバータの第1のトランジスタを含み、第2のインバータは、第2のインバータの第1のトランジスタを含む。第1のインバータの第1のトランジスタのソース/ドレイン端子は、第1の電力レールに直接結合され、第2のインバータの第1のトランジスタのソース/ドレイン端子は、第2の電力レールに直接結合される。
【０００６】
特定の実施形態では、ユニットアドレスデコーダを含むデコーダデバイスが開示される。デコーダデバイスはまた「、電力ゲーティング回路を含む。電力ゲーティング回路は、ユニットアドレスデコーダと電圧源との間に接続されるスイッチングデバイスを含む。電力ゲーティング回路は、ユニットアドレスデコーダと電圧源との間においてスイッチングデバイスに並列に接続されるクランピングダイオードをさらに含む。
【０００７】
特定の実施形態では、回路の電力ゲーティングを行う方法が、第1のインバータの第1のトランジスタのソース/ドレイン端子に直接結合される第1の電力レールを介して第1のインバータの第1のトランジスタのソース/ドレイン端子に第1の電圧を印加するステップを含む。本方法は、第2のインバータの第1のトランジスタのソース/ドレイン端子に直接結合される第2の電力レールを介して、第1の電力レールと第2の電力レールとの間に並列に接続されるクランピングダイオードを使用して第2の電力レールにおける電圧を第2の電圧にクランプすることによって、第2のインバータの第1のトランジスタのソース/ドレイン端子に第2の電圧を印加するステップをさらに含む。第2の電圧は、第1の電力レールに印加される第1の電圧から導出される。
【０００８】
特定の一実施形態では、第1のグランドレールと第2のグランドレールとを含むデバイスが開示される。第2のグランドレールの第2の電圧は、第1のグランドレールの第1の電圧から導出される。本デバイスは、電力ゲーティング回路を含む。電力ゲーティング回路は、第1のグランドレールと第2のグランドレールとの間に接続されるスイッチングデバイスを含む。電力ゲーティング回路は、第1のグランドレールと第2のグランドレールとの間においてスイッチングデバイスに並列に接続されるクランピングダイオードをさらに含む。本デバイスは、トランジスタを含む第1のインバータとトランジスタを含む第2のインバータとを含む論理回路をさらに含む。第1のインバータのトランジスタのソース/ドレイン端子は、第2のグランドレールに直接結合され、第2のインバータのトランジスタのソース/ドレイン端子は、第1のグランドレールに直接結合される。
【０００９】
開示する実施形態のうちの少なくとも1つによってもたらされる1つの特定の利点は、少なくとも部分的にはドレイン/ソース端子に第2の電圧を印加することによって生じるゲートソース間電圧がサブスレッショルドリーク電流を低減させる場合があることである。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む本願全体のレビューの後明らかになるであろう。
【図面の簡単な説明】
【００１０】
【図１】第1の電力レールと第2の電力レールとの間および第1のグランドレールと第2のグランドレールとの間にインターリーブされた電力ゲーティング回路およびインバータを含むデバイスの特定の例示的な実施形態のブロック図である。
【図２】第1の電力レールと第2の電力レールとの間および第1のグランドレールと第2のグランドレールとの間にインターリーブされたユニットアドレスデコーダ、電力ゲーティング回路、およびインバータを含むデコーダデバイスの特定の例示的な実施形態のブロック図である。
【図３】各々が複数のユニットアドレスデコーダの電力ゲーティングを行う電力ゲーティング回路を含むメモリデバイスを示すブロック図である。
【図４】回路の電力ゲーティングを行う方法の特定の例示的な実施形態のフローチャートである。
【図５】電力ゲーティングデバイスを含むポータブルデバイスのブロック図である。
【発明を実施するための形態】
【００１１】
図1を参照すると、デバイスの特定の例示的な実施形態が開示され、全体が100として示されている。デバイス100は、第1の電力レール102、第2の電力レール104、第1のグランドレール132、および第2のグランドレール133に結合される論理回路106を含む。論理回路106は、図2のユニットアドレスデコーダ216などのユニットアドレスデコーダを含んでもよい。
【００１２】
第1の電力レール102は、実電力レール、主電力レール、または固定電力レールに対応してもよく、あるいは実電力レール、主電力レール、または固定電力レールと呼ばれることがある。第1の電力レール102の電圧(たとえば、「第1の電圧」)は、第1の電力レール102に結合される電圧源101の電圧に対応する場合がある。いくつかの例では、第1の電力レール102は、電圧源101に直接結合される。第2の電力レール104の電圧(たとえば、「第2の電圧」)は、以下でより詳細に説明するように第1の電力レール102の第1の電圧から導出される。以下でより詳細に説明するように、いくつかの動作モードまたは動作条件では、第2の電圧が第1の電圧に対応する場合があり、一方他の動作モードまたは動作条件では、第2の電圧が第1の電圧とは異なる(たとえば、第1の電圧よりも低い)場合がある。
【００１３】
デバイス100は、第1の電力レール102と第2の電力レール104との間に(たとえば、電気的に)接続されるスイッチングデバイス110を含む第1の電力ゲーティング回路108を含む。いくつかの例では、スイッチングデバイス110は、p型金属酸化物半導体(PMOS)トランジスタを含む。第1の電力ゲーティング回路108は、(たとえば、電気的に)第1の電力レール102と第2の電力レール104との間においてスイッチングデバイス110に並列に(たとえば、電気的に並列に)接続されるクランピングダイオード112をさらに含む。たとえば、クランピングダイオード112の入力およびスイッチングデバイス110のソース端子またはドレイン端子が第1の電力レール102に接続されてもよく、スイッチングデバイス110のソース端子またはドレイン端子およびクランピングダイオード112の出力が第2の電力レール104に接続されてもよい。いくつかの例では、クランピングダイオード112は、PMOSトランジスタ(たとえば、「ダイオード接続PMOSトランジスタ」)に対応してもよく、あるいはPMOSトランジスタを含んでもよい。いくつかの例では、ダイオード接続PMOSトランジスタは、第2の電力レール104に結合されるドレイン端子およびゲート端子と、第1の電力レール102に結合されるソース端子とを含んでもよい。
【００１４】
論理回路106が第1の動作モード(たとえば、非電力節約モード)であるときなどのいくつかの例では、スイッチングデバイス110がクローズである場合があり、かつ第1の電力レール102からの第1の電圧が(たとえば、スイッチングデバイス110を介して)、第2の電力レール104に供給されることがあり、それによって第2の電力レール104の第2の電圧が、第1の電力レール102の第1の電圧に対応する(たとえば、実質的に等しい)電圧になる。論理回路106が第2の動作モード(たとえば、電力節約モード)であるときなどの他の例では、スイッチングデバイス110がオープンである場合があり、かつ第1の電力レール102からの第1の電圧の一部のみが第2の電力レール104に供給されることがあり、それによって、第2の電力レール104の第2の電圧が、第1の電力レール102の第1の電圧とは異なる(たとえば、実質的に異なる)(たとえば、第1の電力レール102の第1の電圧よりも低い)電圧になる。いくつかの例では、第2の電圧は、第1の電力レール102からの第1の電圧(たとえば、Vdd)からクランピングダイオード112のしきい値電圧を減じた電圧に対応する場合がある。
【００１５】
たとえば、非電力節約モードでの動作の間、スイッチングデバイス110がクローズであり、それによって第1の電力レール102が第2の電力レール104に短絡する(第1の電力レール102からの第1の電圧がスイッチングデバイス110を介して第2の電力レール104に印加される)場合がある。したがって、第2の電力レール104の第2の電圧は、非電力節約モードの間第1の電力レール102の第1の電圧に対応する場合がある(たとえば、実質的に等しい場合がある)。電力節約モードの間に、スイッチングデバイス110をオープンにする(たとえば、オフにする)信号が制御111を介してスイッチングデバイス110に印加される場合がある。スイッチングデバイス110をオープンにすると、リーク電流によって放電が生じ、第2の電力レール104における電圧が、クランピングダイオード112をオンにする電圧(たとえば、第2の電圧)になる場合があり、それによって第2の電力レール104における電圧が、第1の電圧とは異なる(たとえば、実質的に異なる)電圧にクランピングされる。一例として、第1の電圧は1.5Vに対応してもよく、クランピングダイオード112のしきい値電圧は0.2Vに対応する場合がある。この例では、スイッチングデバイス110がオープンにする(たとえば、オフになる)と、第2の電力レール104が放電して1.3Vになる場合があり、その時点でクランピングダイオード112がオンになることがあり、第2の電力レール104の第2の電圧を1.3Vにクランプする場合がある(たとえば、1.5V-0.2V=1.3V)。
【００１６】
上記で説明したように、いくつかの例では、スイッチングデバイス110は、PMOSトランジスタに対応してもよく、あるいはPMOSトランジスタを含んでもよく、クランピングダイオード112は、ダイオード接続PMOSトランジスタに対応してもよく、あるいはダイオード接続PMOSトランジスタを含んでもよい。これらの例では、電力節約モードの間、スイッチングデバイス110はオフでありかつフローティング状態であり、それによって第2の電力レール104が放電する(たとえば、第2の電力レール104における電圧が降下し、第1の電力レール102と第2の電力レール104との間の電位差が増大する)。第2の電力レール104における電圧は、第1の電力レール102と第2の電力レール104との間の電圧差(たとえば、ダイオード接続PMOSトランジスタのソースドレイン間電圧VSD)がダイオード接続PMOSトランジスタのしきい値電圧に対応する電圧になるまで降下する場合がある。ダイオード接続PMOSトランジスタのVSDがダイオード接続PMOSトランジスタのしきい値電圧に対応する電圧になると、ダイオード接続PMOSトランジスタがオンになり、それによって第2の電力レール104の第2の電圧が、第1の電力レール102の第1の電圧からダイオード接続PMOSトランジスタのしきい値電圧を減じた電圧に対応する電圧になる場合がある。
【００１７】
したがって、第2の電力レール104の第2の電圧は、第1の電力レール102の第1の電圧から導出される場合があり、第1の電力ゲーティング回路108に基づいて(たとえば、スイッチングデバイス110がオープンであるかそれともクローズであるかに基づいて)変動することがあり、この変動は、論理回路106の動作モードに基づいて(たとえば、制御111により)制御されてもよい。
【００１８】
デバイス100は、第1のグランドレール132と第2のグランドレール133とを含む。第1のグランドレール132は、実電力レール、主電力レール、または固定電力レールに対応してもよく、あるいは実電力レール、主電力レール、または固定電力レールと呼ばれることがある。いくつかの例では、第1のグランドレール132の電圧(たとえば、「第3の電圧」)はグランド電圧に対応する場合がある。いくつかの例では、第1のグランドレール132は、グランド159に直接結合される。第2の電力レール133の電圧(たとえば、「第4の電圧」)は、以下でより詳細に説明するように第3の電圧から導出される場合がある。以下でより詳細に説明するように、論理回路106が非電力節約モードで動作しているときなどのいくつかの動作条件では、第4の電圧は第3の電圧に対応する場合があり、一方、他の動作条件では、第4の電圧は第3の電圧とは異なる(たとえば、第3の電圧よりも高くなる)ことがある。
【００１９】
デバイス100は、第1のグランドレール132と第2のグランドレール133との間に(たとえば、電気的に)接続されるスイッチングデバイス136を含む第2の電力ゲーティング回路135を含む。いくつかの例では、スイッチングデバイス136は、n型金属酸化物半導体(NMOS)トランジスタを含む。第2の電力ゲーティング回路135は、(たとえば、電気的に)第1のグランドレール132と第2のグランドレール133との間においてスイッチングデバイス136に並列に(たとえば、電気的に並列に)接続されるクランピングダイオード134をさらに含む。たとえば、クランピングダイオード134の入力およびスイッチングデバイス136のソース端子またはドレイン端子が第1の電力レール132に接続されてもよく、スイッチングデバイス136のソース端子またはドレイン端子およびクランピングダイオード134の出力が第2の電力レール133に接続されてもよい。いくつかの例では、クランピングダイオード134は、NMOSトランジスタ(たとえば、「ダイオード接続NMOSトランジスタ」)に対応してもよく、あるいはNMOSトランジスタを含んでもよい。いくつかの例では、ダイオード接続NMOSトランジスタは、第2のグランドレール133に結合されるドレイン端子およびゲート端子と、第1のグランドレール132に結合されるソース端子とを含んでもよい。
【００２０】
論理回路106が第1の動作モード(たとえば、非電力節約モード)であるときなどのいくつかの例では、スイッチングデバイス136がクローズである場合があり、かつ第1のグランドレール132からの第3の電圧が、(たとえば、スイッチングデバイス136を介して)第2のグランドレール133に供給されることがあり、それによって第2のグランドレール133の第4の電圧が、第1のグランドレール132の第3の電圧に対応する(たとえば、実質的に等しい)電圧になる。論理回路106が第2の動作モードであるときなどの他の例では、以下でより詳細に説明するように、スイッチングデバイス136がオープンである場合があり、第2のグランドレール133の第4の電圧が、第1のグランドレール132の第3の電圧とは異なる(たとえば、実質的に異なる)(たとえば、第3の電圧よりも高い)電圧に対応することがある。いくつかの例では、第4の電圧は、第1のグランドレール132からの第3の電圧(たとえば、Vss)にクランピングダイオード134のしきい値電圧を加えた電圧に対応する場合がある。
【００２１】
たとえば、非電力節約モードでの動作の間、スイッチングデバイス136がクローズであり、それによって第1のグランドレール132が第2のグランドレール133に短絡する(第1のグランドレール132からの第3の電圧がスイッチングデバイス136を介して第2のグランドレール133に印加される)場合がある。したがって、第2のグランドレール133の第4の電圧は、非電力節約モードの間第1のグランドレール132の第1の電圧に対応する場合がある(たとえば、実質的に等しい場合がある)。電力節約モードの間に、スイッチングデバイス136をオープンにする(たとえば、オフにする)信号が制御113を介してスイッチングデバイス136に印加される場合がある。スイッチングデバイス136をオープンにすると、リーク電流によって充電が行われ、第2のグランドレール133における電圧が、クランピングダイオード134をオンにする電圧(たとえば、第4の電圧)になる場合があり、それによって第2のグランドレール133における電圧が第3の電圧とは異なる(たとえば、実質的に異なる)電圧にクランピングされる。一例として、第3の電圧は0Vに対応してもよく、クランピングダイオード134のしきい値電圧は0.2Vに対応する場合がある。この例では、スイッチングデバイス136がオープンにする(たとえば、オフになる)と、第2のグランドレール133が充電して0.2Vになる場合があり、その時点でクランピングダイオード134がオンになることがあり、第2のグランドレール133の第4の電圧を0.2Vにクランプする場合がある(たとえば、0V+0.2V=0.2V)。
【００２２】
上記で説明したように、いくつかの例では、スイッチングデバイス136は、NMOSトランジスタに対応してもよく、あるいはNMOSトランジスタを含んでもよく、クランピングダイオード134は、ダイオード接続NMOSトランジスタに対応してもよく、あるいはダイオード接続NMOSトランジスタを含んでもよい。これらの例では、電力節約モードの間、スイッチングデバイス136はオフでありかつフローティング状態であり、それによって第2のグランドレール133が充電される(たとえば、第2のグランドレール133における電圧が上昇し、第1のグランドレール132と第2のグランドレール133との間の電位差が増大する)。第2のグランドレール133における電圧は、第1のグランドレール132と第2のグランドレール133との間の電圧差(たとえば、ダイオード接続NMOSトランジスタのドレインソース間電圧VDS)がダイオード接続NMOSトランジスタのしきい値電圧に対応する電圧になるまで上昇する場合がある。ダイオード接続NMOSトランジスタのVDSがダイオード接続NMOSトランジスタのしきい値電圧に対応する電圧になると、ダイオード接続NMOSトランジスタがオンになり、それによって第2のグランドレール133の第4の電圧が、第1のグランドレール132の第3の電圧からダイオード接続NMOSトランジスタのしきい値電圧を減じた電圧に対応する電圧になる場合がある。
【００２３】
したがって、第2のグランドレール133の第4の電圧は、第1のグランドレール132の第3の電圧から導出される場合があり、第2の電力ゲーティング回路135に基づいて(たとえば、スイッチングデバイス136がオープンであるかそれともクローズであるかに基づいて)変動することがあり、この変動は、論理回路106の動作モードに基づいて(たとえば、制御113により)制御されてもよい。
【００２４】
論理回路106は、入力115と、第1のインバータ120と、第2のインバータ122と、第3のインバータ118と、第4のインバータ152と、出力117とを含んでもよい。第1のインバータ120は、第1のトランジスタ126と第2のトランジスタ146とを含んでもよい。第2のインバータ122は、第1のトランジスタ130と第2のトランジスタ150とを含んでもよい。第3のインバータ118は、第1のトランジスタ124と第2のトランジスタ144とを含んでもよい。第4のインバータ152は、第1のトランジスタ154と第2のトランジスタ156とを含んでもよい。いくつかの例では、第1のインバータ120の第1のトランジスタ126、第2のインバータ122の第1のトランジスタ130、第3のインバータ118の第1のトランジスタ124、第4のインバータ152の第1のトランジスタ154、またはそれらの組合せはPMOSトランジスタを含む。追加または代替として、いくつかの例では、第1のインバータ120の第2のトランジスタ146、第2のインバータ122の第2のトランジスタ150、第3のインバータ118の第2のトランジスタ144、第4のインバータ152の第2のトランジスタ156、またはそれらの組合せはNMOSトランジスタを含む。論理回路106は、偶数個のインバータを含むように示されているが、奇数個のインバータを含んでもよい。
【００２５】
第1のインバータ120の第1のトランジスタ126の端子127(たとえば、ソース端子またはドレイン端子)は、第1の電力レール102に(たとえば、直接)結合されてもよい。追加または代替として、第2のインバータ122の第1のトランジスタ130の端子129(たとえば、ソース端子またはドレイン端子)は、第2の電力レール104に(たとえば、直接)結合されてもよい。追加または代替として、第3のインバータ118の第1のトランジスタ124の端子123(たとえば、ソース端子またはドレイン端子)は、第2の電力レール104に(たとえば、直接)結合されてもよい。追加または代替として、第4のインバータ152の第1のトランジスタ154の端子163(たとえば、ソース端子またはドレイン端子)は、第1の電力レール102に(たとえば、直接)結合されてもよい。
【００２６】
追加または代替として、第1のインバータ120の第2のトランジスタ146の端子148(たとえば、ソース端子またはドレイン端子)は、第2のグランドレール133に(たとえば、直接)結合されてもよい。追加または代替として、第2のインバータ122の第2のトランジスタ150の端子151(たとえば、ソース端子またはドレイン端子)は、第1のグランドレール132に(たとえば、直接)結合されてもよい。追加または代替として、第3のインバータ118の第2のトランジスタ144の端子145(たとえば、ソース端子またはドレイン端子)は、第1のグランドレール132に(たとえば、直接)結合されてもよい。追加または代替として、第4のインバータ152の第2のトランジスタ156の端子165(たとえば、ソース端子またはドレイン端子)は、第2のグランドレール133に(たとえば、直接)結合されてもよい。
【００２７】
電力節約モードでの動作の間に、第3のインバータ118の第1のトランジスタ124の端子123が、第2の電力レール104から第2の電圧を受け取る場合があり、第3のインバータ118の第2のトランジスタ144の端子145が、第1のグランドレール132から第3の電圧(たとえば、グランド電圧)を受け取る場合がある。電力節約モードでの動作の間に、入力115(たとえば、第4のインバータ152のゲート端子162および164)にロー(たとえば、論理ロー)入力信号(たとえば、グランド電圧)が供給される場合がある。代替的に、上記で説明したように、論理回路106は、奇数個のインバータを含んでもよく、入力115にハイ(たとえば、論理ハイ)入力信号が供給される場合がある。
【００２８】
第4のインバータ152の第1のトランジスタ154の端子163に第1の電圧が印加される間に第4のインバータ152の入力にロー入力信号を印加すると、第1のトランジスタ154がオンになる場合がある。たとえば、第4のインバータ152の第1のトランジスタ154はPMOSトランジスタに対応してもよく、第1のトランジスタ154の端子163に第1の電圧が(たとえば、第1の電力レール102を介して)印加される間に第1のトランジスタ154のゲート端子162にロー信号を印加すると、第1のトランジスタ154がオンになる場合があり、それによって第1の電力レール102からの第1の電圧が第3のインバータ118の入力に印加される。
【００２９】
第3のインバータ118の第2のトランジスタ144の端子145に第3の電圧(たとえば、グランド電圧)が印加される間に第3のインバータ118の入力に第1の電圧を印加すると、第2のトランジスタ144がオンになる場合がある。たとえば、第3のインバータ118の第2のトランジスタ144はNMOSトランジスタに対応してもよく、第2のトランジスタ144の端子145に(たとえば、第1のグランドレール132を介して)第3の電圧が印加される間に第2のトランジスタ144のゲート端子143に第1の電圧に対応する電圧を印加すると、第2のトランジスタ144がオンになる場合がある。
【００３０】
追加または代替として、スイッチングデバイス110がオフであり、かつ第3のインバータ118の第1のトランジスタ124の端子123に(上記の第1の電圧とは異なる)第2の電圧が印加されている間に第3のインバータ118の入力に第1の電圧に対応する電圧を印加すると、第1のトランジスタ124のソースゲート間電圧(VSG)が、第1のトランジスタ124をオンにするのに十分ではない(たとえば、第1のトランジスタ124がオフになる場合がある)非ゼロ(たとえば、負)電圧になる場合がある。得られる非ゼロ(たとえば、負)VSGは、第3のインバータ118の第1のトランジスタ124がオフである間第3のインバータ118の第1のトランジスタ124を通るリーク電流を(正のVSGまたは0VのVSGと比較して)低減させる場合がある。たとえば、第3のインバータ118の第1のトランジスタ124はPMOSトランジスタに対応してもよく、第1のトランジスタ124の端子123に第2の電圧(たとえば、1.3V)が印加される間に第1のトランジスタ124のゲート端子125に第1の電圧(たとえば、1.5V)を印加すると、第1のトランジスタ124がオフになる場合があり、かつ第1のトランジスタ124の電圧VSGが、第2の電圧から第1の電圧を減じた電圧に対応する非ゼロ(たとえば、負)電圧になることがある(たとえば、1.3V-1.5V=-0.2V)。得られる非ゼロ(たとえば、負)VSG(たとえば、-0.2VのVSG)は、第3のインバータ118の第1のトランジスタ124がオフである間第3のインバータ118の第1のトランジスタ124を通るリーク電流を(たとえば、正のVSGまたは0VのVSGと比較して)低減させる場合がある。したがって、第1の電力ゲーティング回路108は、第3のインバータ118の第1のトランジスタ124を通るスタンバイリーク電流を低減させる場合がある。
【００３１】
電力節約モードでの動作の間に、第1のインバータ120の第1のトランジスタ126の端子127が、第1の電力レール102から第1の電圧を受け取る場合があり、第1のインバータ120の第2のトランジスタ146の端子148が、第2のグランドレール133から(上記の第3の電圧とは異なる)第4の電圧を受け取る場合がある。上記のように、第3のインバータ118の第1のトランジスタ124をオフにし、第3のインバータ118の第2のトランジスタ144をオンにすると、第3のインバータ118の出力が第3の電圧に対応する電圧になる(たとえば、第3のインバータ118の出力がグランド電圧に対応する電圧になる)場合がある。したがって、第1のインバータ120の入力に第3の電圧に(たとえば、グランド電圧に)対応する電圧が印加される場合がある(たとえば、ゲート端子128および147にグランド電圧が印加される場合がある)。
【００３２】
第1のインバータ120の第1のトランジスタ126の端子127に第1の電力レール102からの第1の電圧が印加される間に第1のインバータ120の入力に第3の電圧(たとえば、グランド電圧)に対応する電圧を印加すると、第1のトランジスタ126がオンになる場合がある。たとえば、第1のインバータ120の第1のトランジスタ126は、PMOSトランジスタに対応してもよく、第1のトランジスタ126の端子127に第1の電圧(たとえば、1.5V)が印加される間に第1のトランジスタ126のゲート端子128に(第3のインバータ118の出力からの)第3の電圧に対応する電圧(たとえば、グランド電圧)を印加すると、第1のトランジスタ126がオンになる場合がある。
【００３３】
スイッチングデバイス136がオフであり、かつ第1のインバータ120の第2のトランジスタ146の端子148に(第3の電圧とは実質的に異なる)第4の電圧が印加されている間に第1のインバータ120の入力に第3の電圧に対応する電圧を印加すると、第2のトランジスタ146がオンになるのが妨げられる場合があり、第2のトランジスタ146のゲートソース間電圧(VGS)が非ゼロ(たとえば、負)電圧になることがある。得られる非ゼロ(たとえば、負)VGSは、第1のインバータ120の第2のトランジスタ146がオフである間第1のインバータ120の第2のトランジスタ146を通るリーク電流を(正のVGSまたは0VのVGSと比較して)低減させる場合がある。たとえば、第1のインバータ120の第2のトランジスタ146は、NMOSトランジスタに対応してもよく、第3の電圧とは実質的に異なる第4の電圧(たとえば、0.2V)が印加される間に第2のトランジスタ146のゲート端子147に(第3のインバータ118の出力からの)第3の電圧に対応する電圧(たとえば、グランド電圧)を印加すると、第2のトランジスタ146がオンになるのが妨げられる場合があり、第2のトランジスタ146のVGSが-0.2V(たとえば、0V-0.2V=-0.2V)になることがある。第1のインバータ120の第2のトランジスタ146の非ゼロ(たとえば、負)VGS(たとえば、-0.2VのVGS)は、第2のトランジスタ146がオフである間第2のトランジスタ146を通るリーク電流を(正のVGSまたは0VのVGSと比較して)低減させる場合がある。したがって、第2の電力ゲーティング回路135は、第1のインバータ120の第2のトランジスタ146を通るスタンバイリーク電流を低減させる場合がある。さらに、第1のトランジスタ126がオンにされ、第2のトランジスタ146がオフにされるので、第1のインバータ120は(第1の電力レール102から第1のトランジスタ126を通過させた)第1の電圧を(第2のインバータ122に)出力する場合がある。
【００３４】
電力節約モードでの動作の間に、第2のインバータ122の第1のトランジスタ130の端子129が、第2の電力レール104から(上記の第1の電圧とは異なる)第2の電圧を受け取る場合があり、第2のインバータ122の第2のトランジスタ150の端子151が、第1のグランドレール132から第3の電圧(たとえば、グランド電圧)を受け取る場合がある。上記のように、第1のインバータ120の第1のトランジスタ126をオンにし、第1のインバータ120の第2のトランジスタ146をオフにすると、第1のインバータ120の出力が第1の電圧に対応する電圧になる場合がある。したがって、第2のインバータ122の入力に第1の電圧が印加される場合がある(たとえば、ゲート端子131および149に第1の電圧が印加される場合がある)。
【００３５】
第2のインバータ122の第2のトランジスタ150の端子151に第1のグランドレール132からの第3の電圧が印加される間に第2のインバータ122の入力に第1の電圧を印加すると、第2のトランジスタ150がオンになる場合がある。たとえば、第2のインバータ122の第2のトランジスタ150はNMOSトランジスタに対応してもよく、第2のトランジスタ150の端子151に第3の電圧(たとえば、0V)が印加される間に第2のトランジスタ150のゲート端子149に第1の電圧を印加すると、第2のトランジスタ150がオンになる場合がある。
【００３６】
第2のインバータ122の第1のトランジスタ130の端子129に(上記の第1の電圧とは異なる)第2の電圧が印加されている間に第2のインバータ122の入力に第1の電圧を印加すると、第1のトランジスタ130がオフになる場合があり、第1のトランジスタ130のVSGが非ゼロ(たとえば、負)電圧になることがある。得られる非ゼロ(たとえば、負)VSGは、第2のインバータ122の第1のトランジスタ130がオフである間第2のインバータ122の第1のトランジスタ130を通るリーク電流を(正のVSGまたは0VのVSGと比較して)低減させる場合がある。たとえば、第2のインバータ122の第1のトランジスタ130はPMOSトランジスタに対応してもよく、第1のトランジスタ130の端子129に第2の電圧(たとえば、1.3V)が印加される間に第1のトランジスタ130のゲート端子131に第1の電圧(たとえば、1.5V)を印加すると、第1のトランジスタ130がオフになる場合があり、かつ第1のトランジスタ130の電圧VSGが、-0.2V(たとえば、1.3V-1.5V=-0.2V)に対応する非ゼロ(たとえば、負)電圧になることがある。得られる非ゼロ(たとえば、負)VSG(たとえば、-0.2VのVSG)は、第2のインバータ122の第1のトランジスタ130がオフである間第2のインバータ122の第1のトランジスタ130を通るリーク電流を(正のVSGまたは0VのVSGと比較して)低減させる場合がある。したがって、第1の電力ゲーティング回路108は、第2のインバータ122の第1のトランジスタ130を通るスタンバイリーク電流を低減させる場合がある。さらに、スタンバイモードの間トランジスタにおける電圧がフローティングする従来の電力ゲーティングとは対照的に、論理回路106のトランジスタのトランジスタ状態または条件が既知であるかまたは(たとえば、スタンバイモードから通常モードへの遷移において)予測可能である場合があり、論理回路106が特定の入力に応答して特定の出力を生成することが可能になる。
【００３７】
デバイス100は、インターリーブされた端子(たとえば、端子123、127、および129は第1の電力レール102および第2の電力レール104に対してインターリーブされ、端子145、148、および151は第1のグランドレール132および第2のグランドレール133に対してインターリーブされている)を有する3つのインバータを含む論理回路106を含むように示されているが、論理回路106の他の実装形態は、インターリーブされた端子を有する4つ以上または2つ以下のインバータを含んでもよい。さらに、デバイス100は、第2の電力レール104と、第2のグランドレール133と、第1および第2の電力ゲーティング回路108および135とを含むように示されているが、他の実装形態では、デバイス100は第2のグランドレール133および第2の電力ゲーティング回路135を含まなくてもよく、あるいは第2の電力レール104および第1の電力ゲーティング回路108を含まなくてもよい。たとえば、他の実装形態では、デバイス100は、第2のグランドレール133および第2の電力ゲーティング回路135を含まなくてもよい。これらの実装形態では、第2のトランジスタ146の端子148は第1のグランドレール132に(たとえば、直接)結合されてもよい。別の例として、他の実装形態では、デバイス100は、第2の電力レール104および第1の電力ゲーティング回路108を含まなくてもよい。これらの実装形態では、第3のインバータ118の第1のトランジスタ124の端子123および第2のインバータ122の第1のトランジスタ130の端子129が第1の電力レール102(たとえば、直接)結合されてもよい。
【００３８】
図2を参照すると、デコーダデバイスの特定の例示的な実施形態が開示され、全体が200として示されている。デコーダデバイス200は、第1の電力レール202と第2の電力レール204とを含む。第1の電力レール202および第2の電力レール204は、それぞれ図1の第1の電力レール102および第2の電力レール104に対応してもよく、あるいはそれぞれ図1の第1の電力レール102および第2の電力レール104を参照しながら上記で説明したように構成されてもよい。
【００３９】
デコーダデバイス200は、ユニットアドレスデコーダ216と電圧源201との間に(たとえば、電気的に)接続されるスイッチングデバイス210を含む第1の電力ゲーティング回路208を含む。第1の電力ゲーティング回路208は、(たとえば、電気的に)ユニットアドレスデコーダ216と電圧源201との間においてスイッチングデバイス210に並列に接続されるクランピングダイオード212をさらに含む。いくつかの例では、スイッチングデバイス210は、(たとえば、電気的に)第1の電力レール202と第2の電力レール204との間においクランピングダイオード212に並列に接続されてもよい。いくつかの例では、スイッチングデバイス210は、p型金属酸化物半導体(PMOS)トランジスタを含む。第1の電力ゲーティング回路208は、(たとえば、電気的に)第1の電力レール202と第2の電力レール204との間においてスイッチングデバイス210に並列に(たとえば、電気的に並列に)接続されるクランピングダイオードをさらに含む。たとえば、クランピングダイオード212の入力およびスイッチングデバイス210のソース端子またはドレイン端子が第1の電力レール202に接続されてもよく、スイッチングデバイス210のソース端子またはドレイン端子およびクランピングダイオード212の出力が第2の電力レール204に接続されてもよい。いくつかの例では、クランピングダイオード212は、PMOSトランジスタ(たとえば、「ダイオード接続PMOSトランジスタ」)に対応してもよく、あるいはPMOSトランジスタを含んでもよい。いくつかの例では、ダイオード接続PMOSトランジスタは、第2の電力レール204に結合されるドレイン端子およびゲート端子と、第1の電力レール202に結合されるソース端子とを含んでもよい。
【００４０】
ユニットアドレスデコーダ216が第1の動作モード(たとえば、非電力節約モード)であるときなどのいくつかの例では、スイッチングデバイス210がクローズである場合があり、かつ第1の電力レール202からの電圧(たとえば、「第1の電圧」)が(たとえば、スイッチングデバイス210を介して)、第2の電力レール204に供給されることがあり、それによって第2の電力レール204の電圧(たとえば、「第2の電圧」)が、第1の電力レール202の第1の電圧に対応する(たとえば、実質的に等しい)電圧になる。ユニットアドレスデコーダ216が第2の動作モード(たとえば、電力節約モード)であるときなどの他の例では、スイッチングデバイス210がオープンである場合があり、かつ第1の電力レール202からの第1の電圧の一部のみが第2の電力レール204に供給されることがあり、それによって、第2の電力レール204の第2の電圧が、第1の電力レール202の第1の電圧とは異なる(たとえば、実質的に異なる)(たとえば、第1の電力レール202の第1の電圧よりも低い)電圧になる。いくつかの例では、第2の電圧は、第1の電力レール202からの第1の電圧(たとえば、Vdd)からクランピングダイオード212のしきい値電圧を減じた電圧に対応する場合がある。
【００４１】
たとえば、非電力節約モードでの動作の間、スイッチングデバイス210がクローズであり、それによって第1の電力レール202が第2の電力レール204に短絡する(第1の電力レール202からの第1の電圧がスイッチングデバイス210を介して第2の電力レール204に印加される)場合がある。したがって、第2の電力レール204の第2の電圧は、非電力節約モードの間第1の電力レール202の第1の電圧に対応する場合がある(たとえば、実質的に等しい場合がある)。電力節約モードの間に、スイッチングデバイス210をオープンにする(たとえば、オフにする)信号が制御211を介してスイッチングデバイス210に印加される場合がある。スイッチングデバイス210をオープンにすると、リーク電流によって放電が生じ、第2の電力レール204における電圧が、クランピングダイオード212をオンにする電圧(たとえば、第2の電圧)になる場合があり、それによって第2の電力レール204における電圧が、第1の電圧とは異なる(たとえば、実質的に異なる)電圧にクランピングされる。一例として、第1の電圧は1.5Vに対応してもよく、クランピングダイオード212のしきい値電圧は0.2Vに対応する場合がある。この例では、スイッチングデバイス210がオープンにする(たとえば、オフになる)と、第2の電力レール204が放電して1.3Vになる場合があり、その時点でクランピングダイオード212がオンになることがあり、第2の電力レール204の第2の電圧を1.3Vにクランプする場合がある(たとえば、1.5V-0.2V=1.3V)。
【００４２】
上記で説明したように、いくつかの例では、スイッチングデバイス210は、PMOSトランジスタに対応してもよく、あるいはPMOSトランジスタを含んでもよく、クランピングダイオード212は、ダイオード接続PMOSトランジスタに対応してもよく、あるいはダイオード接続PMOSトランジスタを含んでもよい。これらの例では、電力節約モードの間、スイッチングデバイス210はオフでありかつフローティング状態であり、それによって第2の電力レール204が放電する(たとえば、第2の電力レール204における電圧が降下し、第1の電力レール202と第2の電力レール204との間の電位差が増大する)。第2の電力レール204における電圧は、第1の電力レール202と第2の電力レール204との間の電圧差(たとえば、ダイオード接続PMOSトランジスタのソースドレイン間電圧VSD)がダイオード接続PMOSトランジスタのしきい値電圧に対応する電圧になるまで降下する場合がある。ダイオード接続PMOSトランジスタのVSDがダイオード接続PMOSトランジスタのしきい値電圧に対応する電圧になると、ダイオード接続PMOSトランジスタがオンになり、それによって第2の電力レール204の第2の電圧が、第1の電力レール202の第1の電圧からダイオード接続PMOSトランジスタのしきい値電圧を減じた電圧に対応する電圧になる場合がある。
【００４３】
したがって、第2の電力レール204の第2の電圧は、第1の電力レール202の第1の電圧から導出される場合があり、第1の電力ゲーティング回路208に基づいて(たとえば、スイッチングデバイス210がオープンであるかそれともクローズであるかに基づいて)変動することがあり、この変動は、ユニットアドレスデコーダ216の動作モードに基づいて(たとえば、制御211により)制御されてもよい。
【００４４】
デコーダデバイス200は、第1のグランドレール232と第2のグランドレール233とを含む。第1のグランドレール232および第2のグランドレール233は、それぞれ図1の第1のグランドレール132および第2のグランドレール133に対応してもよく、あるいはそれぞれ図1の第1のグランドレール132および第2のグランドレール133を参照しながら上記で説明したように構成されてもよい。いくつかの例では、第1のグランドレール232がグランド259に(たとえば、直接)結合されてもよく、第1のグランドレール232の電圧(たとえば、「第3の電圧」)がグランド電圧に対応してもよい。
【００４５】
デコーダデバイス200は、第1のグランドレール232と第2のグランドレール233との間に(たとえば、電気的に)接続されるスイッチングデバイス236を含む第2の電力ゲーティング回路235を含む。いくつかの例では、スイッチングデバイス236は、n型金属酸化物半導体(NMOS)トランジスタを含む。第2の電力ゲーティング回路235は、(たとえば、電気的に)第1のグランドレール232と第2のグランドレール233との間においてスイッチングデバイス236に並列に(たとえば、電気的に並列に)接続されるクランピングダイオード234をさらに含む。たとえば、クランピングダイオード234の入力およびスイッチングデバイス236のソース端子またはドレイン端子が第1のグランドレール232に接続されてもよく、スイッチングデバイス236のソース端子またはドレイン端子およびクランピングダイオード234の出力が第2のグランドレール233に接続されてもよい。いくつかの例では、クランピングダイオード234は、NMOSトランジスタ(たとえば、「ダイオード接続NMOSトランジスタ」)に対応してもよく、あるいはNMOSトランジスタを含んでもよい。いくつかの例では、ダイオード接続NMOSトランジスタは、第2のグランドレール233に結合されるドレイン端子およびゲート端子と、第1のグランドレール232に結合されるソース端子とを含んでもよい。
【００４６】
ユニットアドレスデコーダ216が第1の動作モード(たとえば、非電力節約モード)であるときなどのいくつかの例では、スイッチングデバイス236がクローズである場合があり、かつ第1のグランドレール232からの電圧(たとえば、「第3の電圧」)が(たとえば、スイッチングデバイス236を介して)、第2のグランドレール233に供給されることがあり、それによって第2のグランドレール233の電圧(たとえば、「第4の電圧」)が、第1のグランドレール232の第3の電圧に対応する(たとえば、実質的に等しい)電圧になる。ユニットアドレスデコーダ216が第2の動作モードであるときなどの他の例では、以下でより詳細に説明するように、スイッチングデバイス236がオープンである場合があり、第2のグランドレール233の第4の電圧が、第1のグランドレール232の第3の電圧とは異なる(たとえば、実質的に異なる)(たとえば、第3の電圧よりも高い)電圧に対応することがある。いくつかの例では、第4の電圧は、第1のグランドレール232からの第3の電圧(たとえば、Vss)にクランピングダイオード234のしきい値電圧を加えた電圧に対応する場合がある。
【００４７】
たとえば、非電力節約モードでの動作の間、スイッチングデバイス236がクローズであり、それによって第1のグランドレール232が第2のグランドレール233に短絡する(第1のグランドレール232からの第3の電圧がスイッチングデバイス236を介して第2のグランドレール233に印加される)場合がある。したがって、第2のグランドレール233の第4の電圧は、非電力節約モードの間第1のグランドレール232の第3の電圧に対応する場合がある(たとえば、実質的に等しい場合がある)。電力節約モードの間に、スイッチングデバイス236をオープンにする(たとえば、オフにする)信号が制御213を介してスイッチングデバイス236に印加される場合がある。スイッチングデバイス236をオープンにすると、リーク電流によって充電が行われ、第2のグランドレール233における電圧が、クランピングダイオード234をオンにする電圧(たとえば、第4の電圧)になる場合があり、それによって第2のグランドレール233における電圧が第3の電圧とは異なる(たとえば、実質的に異なる)電圧にクランピングされる。一例として、第3の電圧は0Vに対応してもよく、クランピングダイオード234のしきい値電圧は0.2Vに対応する場合がある。この例では、スイッチングデバイス236がオープンにする(たとえば、オフになる)と、第2のグランドレール233が充電されて0.2Vになる場合があり、その時点でクランピングダイオード234がオンになることがあり、第2のグランドレール233の第4の電圧を0.2Vにクランプする場合がある(たとえば、0V+0.2V=0.2V)。
【００４８】
上記で説明したように、いくつかの例では、スイッチングデバイス236は、NMOSトランジスタに対応してもよく、あるいはNMOSトランジスタを含んでもよく、クランピングダイオード234は、ダイオード接続NMOSトランジスタに対応してもよく、あるいはダイオード接続NMOSトランジスタを含んでもよい。これらの例では、電力節約モードの間、スイッチングデバイス236はオフでありかつフローティング状態であり、それによって第2のグランドレール233が充電される(たとえば、第2のグランドレール233における電圧が上昇し、第1のグランドレール232と第2のグランドレール233との間の電位差が増大する)。第2のグランドレール233における電圧は、第1のグランドレール232と第2のグランドレール233との間の電圧差(たとえば、ダイオード接続NMOSトランジスタのドレインソース間電圧VDS)がダイオード接続NMOSトランジスタのしきい値電圧に対応する電圧になるまで上昇する場合がある。ダイオード接続NMOSトランジスタのVDSがダイオード接続NMOSトランジスタのしきい値電圧に対応する電圧になると、ダイオード接続NMOSトランジスタがオンになり、それによって第2のグランドレール233の第4の電圧が、第1のグランドレール232の第3の電圧からダイオード接続NMOSトランジスタのしきい値電圧を減じた電圧に対応する電圧になる場合がある。
【００４９】
したがって、第2のグランドレール233の第4の電圧は、第1のグランドレール232の第3の電圧から導出される場合があり、第2の電力ゲーティング回路235に基づいて(たとえば、スイッチングデバイス236がオープンであるかそれともクローズであるかに基づいて)変動することがあり、この変動は、ユニットアドレスデコーダ216の動作モードに基づいて(たとえば、制御213によって)制御されてもよい。
【００５０】
デコーダデバイス200は、ユニットアドレスデコーダ216を含む。ユニットアドレスデコーダ216は、ユニット行デコーダに対応してもよくあるいはユニット列デコーダに対応してもよい。たとえば、ユニットアドレスデコーダ216は、複数の行を含むセル(たとえば、メモリセル)アレイ(図3のセル(たとえば、メモリセル)アレイ302、304、306、または308のうちの1つまたは複数など)の行にアクセスするために集合的に使用されるユニット行デコーダのグループのうちのユニット行デコーダに対応してもよい。ユニット行デコーダのグループのうちの各ユニット行デコーダは、複数の行のうちの特定の(たとえば、関連する)行にアクセスするように構成されてもよい。一例として、セルアレイは、256個の行を含んでもよく、ユニット行デコーダのグループは256個のユニット行デコーダを含んでもよく、集合的なデコーダセットの256個のユニット行デコーダの各々は、セルアレイの256個の行のうちの特定の行に関連付けられてもよい。この例では、アップストリームプリデコーダが、セルアレイの特定の行アドレスに対応するビットを含むアドレスを受け取ってもよい。たとえば、プリデコーダは、セルアレイの特定の行アドレスに対応する8ビットメモリアドレスを受け取ってもよい。プリデコーダは、8ビットメモリアドレスによって示される行に関連する特定のユニット行デコーダに対応する信号(たとえば、対応するRAi信号およびRAj信号)を出力するように構成されてもよい。
【００５１】
一例として、ユニットアドレスデコーダ216は、セルアレイの98番目の行に関連付けられてもよく、プリデコーダがRAi=2信号およびRAj=6信号(たとえば、セルアレイの98番目の行に関連付けられたRAiおよびRAj信号)を出力するときにアクティブ化されてもよい。この例では、プリデコーダは、セルアレイの98番目の行に対応する行アドレス(たとえば、2進数において98に対応する01100010)を受け取ってもよく、プリデコーダは、(2進数において2に対応する)最初の4ビット0010が2番目のRAiラインまたは出力信号に対応し(たとえば、RAi=2)、(2進数において6に対応する)2番目の4ビット0110が6番目のRAjラインまたは出力信号に対応する(たとえば、RAj=6)と判定してもよい。プリデコーダは、RAi=2信号およびRAj=6信号を出力し、それによって(入力ラインRAi=2およびRAj=6を有しセルアレイの98番目の行に関連付けられた)ユニットアドレスデコーダ216をアクティブ化してもよい。
【００５２】
ユニットアドレスデコーダ216はアドレスデコーダ回路206を含む。アドレスデコーダ回路206は、対応する入力ラインRAiおよびRAjに結合されかつ第1の電力レール202に結合される論理ゲート231を含んでもよい。アドレスデコーダ回路206は、対応する入力ラインRAiおよびRAjに結合されかつ第2のグランドレール233に結合される論理ゲート237を含んでもよい。いくつかの例では、論理ゲート231は、RAjに結合されるゲート端子を有するPMOSトランジスタP0を含んでもよく、かつRAiに結合されるゲート端子を有するPMOSトランジスタP1を含んでもよい。PMOSトランジスタP0およびP1の各々は、第1の電力レール202に結合されるソース端子またはドレイン端子を含んでもよい。別の例として、論理ゲート237は、RAiに結合されるゲート端子を有するNMOSトランジスタN0を含んでもよく、かつRAjに結合されるゲート端子を有するNMOSトランジスタN1を含んでもよい。NMOSトランジスタN0は、NMOSトランジスタN1のソース端子またはドレイン端子に結合されるソース端子またはドレイン端子を有してもよく、NMOSトランジスタN1は、第2のグランドレール233に結合されるソース端子またはドレイン端子を有してもよい。
【００５３】
アドレスデコーダ回路206は、論理ゲート231および論理ゲート237の出力に結合される入力を有する第3のインバータ218を含んでもよい。第3のインバータ218は、第2の電力レール204に(たとえば、直接)結合される端子223(たとえば、ソース端子またはドレイン端子)を有する第1のトランジスタ224を含んでもよく、かつ第1のグランドレール232に(たとえば、直接)結合される端子245(たとえば、ソース端子またはドレイン端子)を有する第2のトランジスタ244を含んでもよい。いくつかの例では、第3のインバータ218の第1のトランジスタ224はPMOSトランジスタに対応してもよく、第3のインバータ218の第2のトランジスタ244はNMOSトランジスタに対応してもよい。
【００５４】
ユニットアドレスデコーダ216はまた、第1のインバータ220と第2のインバータ222とを有するドライバ回路209を含む。第1のインバータ220は、第1のトランジスタ226と第2のトランジスタ246とを含んでもよい。第2のインバータ222は、第1のトランジスタ230と第2のトランジスタ250とを含んでもよい。いくつかの例では、第1のインバータ220の第1のトランジスタ226、第2のインバータ222の第1のトランジスタ230、またはその両方はPMOSトランジスタを含む。追加または代替として、いくつかの例では、第1のインバータ220の第2のトランジスタ246、第2のインバータ222の第2のトランジスタ250、またはその両方はNMOSトランジスタを含む。
【００５５】
第1のインバータ220の第1のトランジスタ226の端子227(たとえば、ソース端子またはドレイン端子)は、第1の電力レール202に(たとえば、直接)結合されてもよい。追加または代替として、第2のインバータ222の第1のトランジスタ230の端子229(たとえば、ソース端子またはドレイン端子)は、第2の電力レール204に(たとえば、直接)結合されてもよい。第1のインバータ220の第2のトランジスタ246の端子248(たとえば、ソース端子またはドレイン端子)は、第2のグランドレール233に(たとえば、直接)結合されてもよい。追加または代替として、第2のインバータ222の第2のトランジスタ250の端子251(たとえば、ソース端子またはドレイン端子)は、第1のグランドレール232に(たとえば、直接)結合されてもよい。
【００５６】
電力節約モードでの動作の間、信号RAiおよびRAjは0Vに対応する場合があり、論理ゲート231のソース端子またはドレイン端子は第1の電圧を受け取る場合がある。論理ゲート231のドレイン端子またはソース端子が第1の電力レール202に結合されている間に(たとえば、論理ゲート231のドレイン端子またはソース端子に第1の電圧が印加される間に)論理ゲート231のゲート端子に0Vを印加すると、論理ゲート231がオンになる場合がある。たとえば、論理ゲート231はPMOSトランジスタP0およびP1に対応してもよく、RAiおよびRAjが0Vに対応する間に論理ゲート231のドレイン端子またはソース端子に第1の電圧を印加すると、PMOSトランジスタP0およびP1がオンになる場合がある。さらに、論理ゲート237のゲート端子に0Vを印加すると、論理ゲート237がオフになる場合がある。たとえば、論理ゲート237はNMOSトランジスタN0およびN1に対応してもよく、NMOSトランジスタN0およびN1の端子に0Vを印加すると、NMOSトランジスタN0およびN1がオフになる場合がある。したがって、論理ゲート237は、電力節約モードでの動作の間オフであるので、第1の電力レール202からの第1の電圧は、論理ゲート231のうちの1つまたは複数を通過して第3のインバータ218に出力される。
【００５７】
電力節約モードでの動作の間に、第3のインバータ218の第1のトランジスタ224の端子223が、第2の電力レール204から(上記の第1の電圧とは異なる)第2の電圧を受け取る場合があり、第3のインバータ218の第2のトランジスタ244の端子245が、第1のグランドレール232から第3の電圧(たとえば、グランド電圧)を受け取る場合がある。第3のインバータ218の第2のトランジスタ244の端子245に第3の電圧が印加される間に第1の電圧を(第1の電力レール202から論理ゲート231のうちの1つまたは複数を通過させて)第3のインバータ218の入力に印加すると、第2のトランジスタ244がオンになる場合がある。たとえば、第3のインバータ218の第2のトランジスタ244はNMOSトランジスタに対応してもよく、第2のトランジスタ244の端子245に第3の電圧(たとえば、グランド電圧)が印加される間に第2のトランジスタ244のゲート端子243に第1の電圧(たとえば、1.5V)を印加すると、第2のトランジスタ244がオンになる場合がある。
【００５８】
追加または代替として、スイッチングデバイス210がオフであり、かつ第3のインバータ218の第1のトランジスタ224の端子223に(上記の第1の電圧とは異なる)第2の電圧が印加される間に第1の電圧を(第1の電力レール202から論理ゲート231のうちの1つまたは複数を通過させて)第3のインバータ218の入力に印加すると、第1のトランジスタ224のソースゲート間電圧(VSG)が、第3のインバータ218の第1のトランジスタ224をオンにするのに十分ではない(たとえば、第1のトランジスタ224がオフになる場合がある)非ゼロ(たとえば、負)電圧になる場合がある。得られる非ゼロ(たとえば、負)VSGは、第3のインバータ218の第1のトランジスタ224がオフである間第3のインバータ218の第1のトランジスタ224を通るリーク電流を(正のVSGまたは0VのVSGと比較して)低減させる場合がある。たとえば、第3のインバータ218の第1のトランジスタ224はPMOSトランジスタに対応してもよく、第1のトランジスタ224の端子223に第2の電圧(たとえば、1.3V)が印加される間に第1のトランジスタ224のゲート端子225に第1の電圧(たとえば、1.5V)を印加すると、第1のトランジスタ224がオフになる場合があり、かつ第1のトランジスタ224の電圧VSGが、第2の電圧から第1の電圧を減じた電圧に対応する非ゼロ(たとえば、負)電圧になることがある(たとえば、1.3V-1.5V=-0.2V)。得られる非ゼロ(たとえば、負)VSG(たとえば、-0.2VのVSG)は、第3のインバータ218の第1のトランジスタ224がオフである間第3のインバータ218の第1のトランジスタ224を通るリーク電流を(正のVSGまたは0VのVSGと比較して)低減させる場合がある。したがって、第1の電力ゲーティング回路208は、第3のインバータ218の第1のトランジスタ224を通るスタンバイリーク電流を低減させる場合がある。
【００５９】
電力節約モードでの動作の間に、第1のインバータ220の第1のトランジスタ226の端子227が、第1の電力レール202から第1の電圧を受け取る場合があり、第1のインバータ220の第2のトランジスタ246の端子248が、第2のグランドレール233から第4の電圧を受け取る場合がある。上記のように、第3のインバータ218の第1のトランジスタ224をオフにし、第3のインバータ218の第2のトランジスタ244をオンにすると、第3のインバータ218の出力が第3の電圧(たとえば、グランド電圧)に対応する電圧になる場合がある。したがって、第1のインバータ220の入力に、グランド電圧に対応する電圧が印加される場合がある。
【００６０】
第1のインバータ220の第1のトランジスタ226の端子227に第1の電力レール202からの第1の電圧が印加される間に第1のインバータ220の入力にグランド電圧を印加すると、第1のトランジスタ226がオンになる場合がある。たとえば、第1のインバータ220の第1のトランジスタ226はPMOSトランジスタに対応してもよく、第1のトランジスタ226の端子227に第1の電圧(たとえば、1.5V)が印加されている間に第1のトランジスタ226のゲート端子228にグランド電圧を印加すると、第1のトランジスタ226がオンになる場合がある。
【００６１】
第1のインバータ220の入力にグランド電圧を印加すると、第1のインバータ220の第2のトランジスタ246がオンになるのが妨げられる場合があり、第2のトランジスタ246のVGSが非ゼロ(たとえば、負)になることがある。得られる非ゼロ(たとえば、負)VGSは、第1のインバータ220の第2のトランジスタ246がオフである間第1のインバータ220の第2のトランジスタ246を通るリーク電流を(正のVGSまたは0VのVGSと比較して)低減させる場合がある。たとえば、第1のインバータ220の第2のトランジスタ246はNMOSトランジスタに対応してもよく、第2のトランジスタ246の端子248に第2のグランドレール233からの第3の電圧(たとえば、0.2V)が印加される間に第2のトランジスタ246のゲート端子247にグランド電圧を印加すると、第2のトランジスタ246がオンになるのが妨げられる場合があり、第2のトランジスタ246のVGSが-0.2Vになることがある(たとえば、0V-0.2V=-0.2V)。第1のインバータ220の第2のトランジスタ246の非ゼロ(たとえば、負)VGS、たとえば、(-0.2VのVGS)は、第2のトランジスタ246がオフである間第2のトランジスタ246を通るリーク電流を(正のVGSまたは0VのVGSと比較して)低減させる場合がある。したがって、第2の電力ゲーティング回路235は、第1のインバータ220の第2のトランジスタ246を通るスタンバイリーク電流を低減させる場合がある。さらに、第1のトランジスタ226がオンにされ、第2のトランジスタ246がオフにされるので、第1のインバータ220は(第1の電力レール202から第1のトランジスタ226を通過させた)第1の電圧を(第2のインバータ222に)出力する場合がある。
【００６２】
電力節約モードでの動作の間に、第2のインバータ222の第1のトランジスタ230の端子229が、第2の電力レール204から(上記の第1の電圧とは異なる)第2の電圧を受け取る場合があり、第2のインバータ222の第2のトランジスタ250の端子251が、第1のグランドレール232から第3の電圧を受け取る場合がある。上記のように、第1のインバータ220の第1のトランジスタ226をオンにし、第1のインバータ220の第2のトランジスタ246をオフにすると、第1のインバータ220の出力が第1の電圧に対応する電圧になる場合がある。したがって、第2のインバータ222の入力に第1の電圧が印加される場合がある。
【００６３】
第2のインバータ222の第2のトランジスタ250の端子251に第1のグランドレール232からの第3の電圧が印加される間に第2のインバータ222の入力に第1の電圧を印加すると、第2のトランジスタ250がオンになる場合がある。たとえば、第2のインバータ222の第2のトランジスタ250はNMOSトランジスタに対応してもよく、第2のトランジスタ250の端子251に第3の電圧(たとえば、0V)が印加される間に第2のトランジスタ250のゲート端子249に第1の電圧を印加すると、第2のトランジスタ250がオンになる場合がある。
【００６４】
スイッチングデバイス210がオフでかつ、第2のインバータ222の第1のトランジスタ230の端子229に(上記の第1の電圧とは異なる)第2の電圧が印加されている間に第2のインバータ222に第1の電圧を印加すると、第1のトランジスタ230がオフになる場合があり、第1のトランジスタ230のVSGが非ゼロ(たとえば、負)電圧になることがある。得られる非ゼロ(たとえば、負)VSGは、第2のインバータ222の第1のトランジスタ230がオフである間第2のインバータ222の第1のトランジスタ230を通るリーク電流を(正のVSGまたは0VのVSGと比較して)低減させる場合がある。たとえば、第2のインバータ222の第1のトランジスタ230はPMOSトランジスタに対応してもよく、第1のトランジスタ230の端子229に第2の電圧(たとえば、1.3V)が印加される間に第1のトランジスタ230のゲート端子258に第1の電圧(たとえば、1.5V)を印加すると、第1のトランジスタ230がオフになる場合があり、かつ第1のトランジスタ230の電圧VSGが、-0.2V(たとえば、1.3V-1.5V=-0.2V)に対応する非ゼロ(たとえば、負)電圧になることがある。得られる非ゼロ(たとえば、負)VSG(たとえば、-0.2VのVSG)は、第2のインバータ222の第1のトランジスタ230がオフである間第2のインバータ222の第1のトランジスタ230を通るリーク電流を(正のVSGまたは0VのVSGと比較して)低減させる場合がある。したがって、第1の電力ゲーティング回路208は、第2のインバータ222の第1のトランジスタ230を通るスタンバイリーク電流を低減させる場合がある。さらに、スタンバイモードの間トランジスタにおける電圧がフローティングする従来の電力ゲーティングとは対照的に、ドライバ回路209のトランジスタのトランジスタ状態または条件が既知であるかまたは(たとえば、スタンバイモードから通常モードへの遷移において)予測可能である場合があり、ユニットアドレスデコーダ216が特定の入力に応答して出力217において特定の出力を生成する(たとえば、0Vプリチャージ条件)ことが可能になる。
【００６５】
図3を参照すると、共通電力ゲーティング回路を共有するユニット行デコーダを含むメモリデバイスの特定の例示的な実施形態が全体的に300として示されている。メモリデバイス300は、第1の電力レールおよび第2の電力レールを含む電力レール312と、第3の電力レールおよび第4の電力レールを含む電力レール316とを含んでもよい。第1および第3の電力レールは、電力/電圧源に直接結合される電力レールに対応してもよい。たとえば、第1および第3の電力レールは、図1の第1の電力レール102または図2の第1の電力レール202を参照しながら上記で説明したように構成されてもよい。第1および第3の電力レールは、図1の第1の電力レール102または図2の第1の電力レール202を参照しながら上記で説明したように電圧(たとえば、第1の電圧)を供給するように構成されてもよい。第2および第4の電力レールはそれぞれ、第1および第3の電力レールから電圧(たとえば、第2の電圧)を導出する電力レールに対応してもよい。たとえば、第2および第4の電力レールは、第1の電圧に対応する第2の電圧を導出するかあるいは第1の電圧とは異なる(たとえば、第1の電圧よりも低い)第2の電圧を導出するように、図1の第2の電力レール104または図2の第2の電力レール204を参照しながら上記で説明したように構成されてもよい。
【００６６】
メモリデバイス300は、第1のグランドレールおよび第2のグランドレールを含むグランドレール314を含んでもよく、かつ第3のグランドレールおよび第4のグランドレールを含むグランドレール318を含んでもよい。第1および第3のグランドレールは、グランドに直接結合されるグランドレールに対応してもよい。たとえば、第1および第3のグランドレールは、図1の第1のグランドレール132または図2の第1のグランドレール232を参照しながら上記で説明したように構成されてもよい。第1および第3のグランドレールは、図1の第1のグランドレール132または図2の第1のグランドレール232を参照しながら上記で説明したように電圧(たとえば、第3の電圧)を供給するように構成されてもよい。第2および第4のグランドレールはそれぞれ、第1および第3のグランドレールから電圧(たとえば、第4の電圧)を導出するグランドレールに対応してもよい。たとえば、第2および第4のグランドレールは、第3の電圧に対応する第4の電圧を導出するかあるいは第3の電圧とは異なる(たとえば、第1の電圧よりも高い)第4の電圧を導出するように、図1の第2のグランドレール133または図2の第2のグランドレール233を参照しながら上記で説明したように構成されてもよい。
【００６７】
メモリデバイス300は、第1のセルアレイ302の行および/または第3のセルアレイ306の行に関連するユニット行デコーダ326を含んでもよい。ユニット行デコーダ326の各ユニット行デコーダは、第1のセルアレイ302および/または第3のセルアレイ306の特定の行に関連付けられてもよい。ユニット行デコーダ326の各ユニット行デコーダは、ユニット行デコーダが関連付けられた第1のセルアレイ302および/または第3のセルアレイ306の特定の行に対応する特定の入力(たとえば、図2を参照しながら上記で説明したRAi入力およびRAj入力)を有してもよい。たとえば、ユニット行デコーダ326のうちの第1のユニット行デコーダは、図2のユニットアドレスデコーダ216を参照しながら上記で説明したように構成される構成要素を含んでもよく、第1のセルアレイ302の複数の行のうちのP番目の行に対応する場合がある特定の入力RAi=wおよびRAj=xを有してもよい。別の例として、ユニット行デコーダ326のうちの第2のユニット行デコーダは、図2のユニットアドレスデコーダ216を参照しながら上記で説明したように構成される構成要素を含んでもよく、第3のセルアレイ306の複数の行のうちのQ番目の行に対応する場合がある特定の入力RAi=yおよびRAj=zを有してもよい。
【００６８】
ユニット行デコーダ326のうちの第1のユニット行デコーダは、図2のユニットアドレスデコーダ216ならびに第1の電力レール202および第2の電力レール204を参照しながら上記で説明したように電力レール312のうちの第1の電力レールおよび第2の電力レールに結合されてもよい。一例として、図3のユニット行デコーダ326のうちの第1のユニット行デコーダは、図3の電力レール312のうちの第1の電力レールに(たとえば、直接)結合される第1のトランジスタ226に対応する第1のトランジスタを含む図2の第1のインバータ220に対応する第1のインバータを含んでもよい。ユニット行デコーダ326のうちの第1のユニット行デコーダは、図3の電力レール312のうちの第2の電力レールに結合される第1のトランジスタ230に対応する第1のトランジスタを含む図2の第2のインバータ222に対応する第2のインバータを含んでもよい。したがって、ユニット行デコーダ326のうちの第1のユニット行デコーダは、電力レール312のうちの第1の電力レールと第2の電力レールとの間でインターリーブされたインバータを含んでもよい。
【００６９】
別の例として、ユニット行デコーダ326のうちの第1のユニット行デコーダは、図2のユニットアドレスデコーダ216ならびに第1のグランドレール232および第2のグランドレール233を参照しながら上記で説明したように図3のグランドレール314のうちの第1のグランドレールおよび第2のグランドレールに結合されてもよい。一例として、第1のユニット行デコーダの第1のインバータは、図3のグランドレール314のうちの第2のグランドレールに(たとえば、直接)結合される第2のトランジスタ246に対応する第2のトランジスタを含んでもよい。第1のユニット行デコーダの対応する第2のインバータは、図3のグランドレール314のうちの第1のグランドレールに結合される第2のトランジスタ250に対応する第2のトランジスタを含んでもよい。したがって、ユニット行デコーダ326のうちの第1のユニット行デコーダは、グランドレール314のうちの第1のグランドレールと第2のグランドレールとの間でインターリーブされたインバータを含んでもよい。
【００７０】
ユニット行デコーダ326のうちのうちの第2のユニット行デコーダは、図2のユニットアドレスデコーダ216ならびに第1の電力レール202および第2の電力レール204を参照しながら上記で説明したように電力レール312のうちの第1の電力レールおよび第2の電力レールに結合されてもよい。一例として、図3のユニット行デコーダ326のうちの第2のユニット行デコーダは、図3の電力レール312のうちの第1の電力レールに(たとえば、直接)結合される第1のトランジスタ226に対応する第1のトランジスタを含む図2の第1のインバータ220に対応する第1のインバータを含んでもよい。ユニット行デコーダ326のうちの第2のユニット行デコーダは、図3の電力レール312のうちの第2の電力レールに結合される第1のトランジスタ230に対応する第1のトランジスタを含む図2の第2のインバータ222に対応する第2のインバータを含んでもよい。したがって、ユニット行デコーダ326のうちの第2のユニット行デコーダは、電力レール312のうちの第1の電力レールと第2の電力レールとの間でインターリーブされたインバータを含んでもよい。
【００７１】
別の例として、ユニット行デコーダ326のうちの第2のユニット行デコーダは、図2のユニットアドレスデコーダ216ならびに第1のグランドレール232および第2のグランドレール233を参照しながら上記で説明したように図3のグランドレール314のうちの第1のグランドレールおよび第2のグランドレールに結合されてもよい。一例として、図3のユニット行デコーダ326のうちの第2のユニット行デコーダの第1のインバータは、図3のグランドレール314の第2のグランドレールに(たとえば、直接)結合される図2の第2のトランジスタ246に対応する第2のトランジスタを含んでもよい。ユニット行デコーダ326のうちの第2のユニット行デコーダの第2のインバータは、図3のグランドレール314のうちの第1のグランドレールに結合される図2の第2のトランジスタ250に対応する第2のトランジスタを含んでもよい。したがって、ユニット行デコーダ326のうちの第2のユニット行デコーダは、グランドレール314のうちの第1のグランドレールと第2のグランドレールとの間でインターリーブされたインバータを含んでもよい。
【００７２】
したがって、ユニット行デコーダ326の複数のユニット行デコーダは、電力レール312のうちの第1の電力レールと第2の電力レールとの間でインターリーブされたインバータを含んでもよい。さらに、ユニット行デコーダ326の複数の行デコーダは、グランドレール314のうちの第1のグランドレールと第2のグランドレールとの間でインターリーブされたインバータを含んでもよい。
【００７３】
メモリデバイス300は電力ゲーティング回路322を含んでもよい。電力ゲーティング回路322は、第1の電力ゲーティング回路と第2の電力ゲーティング回路とを含んでもよい。電力ゲーティング回路322のうちの第1の電力ゲーティング回路は、図1の第1の電力ゲーティング回路108または図2の第1の電力ゲーティング回路208に対応してもよく、または構成されてもよく、ならびに/あるいは図1の第1の電力ゲーティング回路108または図2の第1の電力ゲーティング回路208を参照しながら上記で説明したように機能してもよい。たとえば、電力ゲーティング回路322のうちの第1の電力ゲーティング回路は、図2のスイッチングデバイス210に対応する第1のスイッチングデバイス(たとえば、単一のトランジスタ)を含んでもよい。図3の電力ゲーティング回路322のうちの第1の電力ゲーティング回路は、図3の電力レール312のうちの第1の電力レールと第2の電力レールとの間において第1のスイッチングデバイスに並列に接続される図2のクランピングダイオード212に対応する第1のクランピングダイオードを含んでもよい。たとえば、電力ゲーティング回路322のうちの第1の電力ゲーティング回路の第1のスイッチングデバイスがオープンであるとき、電力ゲーティング回路の第1のクランピングダイオードは、電力レール312のうちの第2の電力レールを第1の電圧とは異なる(たとえば、第1の電圧よりも低い)第2の電圧にクランプする場合がある。電力ゲーティング回路322のうちの第1の電力ゲーティング回路の第1のスイッチングデバイスがクローズであるとき、電力レール312のうちの第1の電力レールからの第1の電圧が第1のスイッチングデバイスを介して電力レール312のうちの第2の電力レールに印加される場合がある(たとえば、第2の電力レールの第2の電圧が第1の電圧に対応する電圧になる場合がある)。上記で説明したように、ユニット行デコーダ326のうちの複数の行デコーダは、電力レール312のうちの第1の電力レールと第2の電力レールとの間でインターリーブされたインバータを含んでもよい。したがって、電力ゲーティング回路322のうちの第1の電力ゲーティング回路は、ユニット行デコーダ326のうちの複数のユニット行デコーダに関する共通の電力ゲーティング回路として機能してもよい。
【００７４】
電力ゲーティング回路322のうちの第2の電力ゲーティング回路は、図1の第2の電力ゲーティング回路135または図2の第2の電力ゲーティング回路235に対応してもよく、または構成されてもよく、ならびに/あるいは図1の第2の電力ゲーティング回路135または図2の第2の電力ゲーティング回路235を参照しながら上記で説明したように機能してもよい。たとえば、電力ゲーティング回路322のうちの第2の電力ゲーティング回路は、図2のスイッチングデバイス236に対応する第2のスイッチングデバイス(たとえば、単一のトランジスタ)を含んでもよい。図3の電力ゲーティング回路322のうちの第2の電力ゲーティング回路は、図3のグランドレール314のうちの第1のグランドレールと第2のグランドレールとの間において第2のスイッチングデバイスに並列に接続される図2のクランピングダイオード234に対応する第2のクランピングダイオードを含んでもよい。たとえば、電力ゲーティング回路322のうちの第2の電力ゲーティング回路の第2のスイッチングデバイスがオープンであるとき、第2の電力ゲーティング回路の第2のクランピングダイオードは、グランドレール314のうちの第2のグランドレールを第3の電圧とは異なる(たとえば、第3の電圧よりも高い)第4の電圧にクランプする場合がある。電力ゲーティング回路322のうちの第2の電力ゲーティング回路の第2のスイッチングデバイスがクローズであるとき、グランドレール314のうちの第1のグランドレールからの第3の電圧が第2のスイッチングデバイスを介してグランドレール314のうちの第2のグランドレールに印加される場合がある(たとえば、第2のグランドレールの第4の電圧が第3の電圧に対応する電圧になる場合がある)。上記で説明したように、ユニット行デコーダ326のうちの複数の行デコーダは、グランドレール314のうちの第1のグランドレールと第2のグランドレールとの間でインターリーブされたインバータを含んでもよい。したがって、電力ゲーティング回路322のうちの第2の電力ゲーティング回路は、ユニット行デコーダ326のうちの複数のユニット行デコーダに関する共通の電力ゲーティング回路として機能してもよい。
【００７５】
したがって、第1の共通電力ゲーティング回路を使用して(たとえば、単一の電力ゲーティングスイッチトランジスタを使用して)複数のユニット行デコーダ326の電力ゲーティングが行われてもよく、それによって非共通電力ゲーティングスイッチを使用するアーキテクチャ(たとえば、ユニット行デコーダごとに電力ゲーティングスイッチを使用するアーキテクチャ)に対するチップ面積が縮小される。追加または代替として、第2の共通電力ゲーティング回路を使用して(たとえば、単一の電力ゲーティングスイッチトランジスタを使用して)複数のユニット行デコーダ326のグランドゲーティングが行われてもよく、それによって非共通電力ゲーティングスイッチを使用するアーキテクチャ(たとえば、ユニット行デコーダごとに電力ゲーティングスイッチを使用するアーキテクチャ)に対するチップ面積が縮小される。
【００７６】
メモリデバイス300は、第2のセルアレイ304の行および/または第4のセルアレイ308の行に関連するユニット行デコーダ328を含んでもよい。ユニット行デコーダ328の各ユニット行デコーダは、第2のセルアレイ304および/または第4のセルアレイ308の特定の行に関連付けられてもよい。ユニット行デコーダ328の各ユニット行デコーダは、電力レール312のうちの第1の電力レールおよび第2の電力レールを参照しながら上記で説明したように電力レール316のうちの第3の電力レールと第4の電力レールとの間でインターリーブされたインバータを含んでもよい。追加または代替として、ユニット行デコーダ328の各ユニット行デコーダは、グランドレール314のうちの第1のグランドレールおよび第2のグランドレールを参照しながら上記で説明したようにグランドレール318のうちの第3のグランドレールと第4のグランドレールとの間でインターリーブされたインバータを含んでもよい。
【００７７】
メモリデバイス300は電力ゲーティング回路324を含んでもよい。電力ゲーティング回路324は、電力ゲーティング回路322のうちの第1の電力ゲーティング回路および電力レール312のうちの第2の電力レールを参照しながら上記で説明したように電力レール316のうちの第4の電力レールに印加される電圧を制御するように構成される第1の電力ゲーティング回路を含んでもよい。電力ゲーティング回路324は、電力ゲーティング回路322のうちの第2の電力ゲーティング回路およびグランドレール314のうちの第2のグランドレールを参照しながら上記で説明したようにグランドレール318のうちの第4のグランドレールに印加される電圧を制御するように構成される第2の電力ゲーティング回路を含んでもよい。
【００７８】
したがって、第1の共通電力ゲーティング回路を使用して(たとえば、単一の電力ゲーティングスイッチトランジスタを使用して)電源に電力ゲーティングを施すことによって複数のユニット行デコーダ328の電力ゲーティングが行われてもよく、それによって非共通電力ゲーティングスイッチを使用するアーキテクチャ(たとえば、ユニット行デコーダごとに電力ゲーティングスイッチを使用するアーキテクチャ)に対するチップ面積が縮小される。追加または代替として、第2の共通電力ゲーティング回路を使用して(たとえば、単一の電力ゲーティングスイッチトランジスタを使用して)グランド電圧供給源にグランドゲーティングを施すことによって複数のユニット行デコーダ328のグランドゲーティングが行われもよく、それによって非共通電力ゲーティングスイッチを使用するアーキテクチャ(たとえば、ユニット行デコーダごとに電力ゲーティングスイッチを使用するアーキテクチャ)に対するチップ面積が縮小される。
【００７９】
図4を参照すると、回路の電力ゲーティングを行う方法400の例示的な例のフローチャートが示されている。方法400は、たとえば、図1のデバイス100または図2のデコーダデバイス200を使用して実行されてもよい。
【００８０】
方法400は、402において、第1のインバータの第1のトランジスタのソース/ドレイン端子に直接結合される第1の電力レールを介して第1のインバータの第1のトランジスタのソース/ドレイン端子に第1の電圧を印加するステップを含む。第1のインバータは、図1または図2の第1のインバータ120または220に対応してもよく、第1のトランジスタは、図1または図2の第1のトランジスタ126または226に対応してもよく、第1の電力レールは、図1または図2の第1の電力レール102または202に対応してもよく、ソース/ドレイン端子は、図1または図2の端子127または227に対応してもよい。
【００８１】
方法400は、第1の電力レールと第2の電力レールとの間に並列に接続されるクランピングダイオードを使用して第2の電力レールにおける電圧を第2の電圧にクランプすることによって、第2のインバータの第1のトランジスタのソース/ドレイン端子に直接結合される第2の電力レールを介して、第2のインバータの第1のトランジスタのソース/ドレイン端子に第2の電圧を印加するステップをさらに含む。第2のインバータは、図1または図2の第2のインバータ122または222に対応してもよく、第1のトランジスタは、第1のトランジスタ130または230に対応してもよく、第2の電力レールは、第2の電力レール104または204に対応してもよく、ソース/ドレイン端子は、端子129または229に対応してもよく、クランピングダイオードは、クランピングダイオード112または212に対応してもよい。第2の電圧は、上記のように第1の電力レールに印加される第1の電圧から導出される場合がある。いくつかの例では、第2の電圧は、上記のように第1の電圧からクランピングダイオードのしきい値電圧を減じた電圧に対応する場合がある。したがって、方法400は、第1の電力レールと、第1の電力レールから電圧を導出する第2の電力レールとの間にインバータをインターリーブするステップを含む。
【００８２】
いくつかの例では、方法400は、第2のインバータの第1のトランジスタのゲート端子に第1の電圧を印加し、一方で第2のインバータの第1のトランジスタのソース/ドレイン端子に第2の電圧を印加することによって、第1の電力モードの間第2のインバータの第1のトランジスタをオフにするステップをさらに含んでもよい。ゲート端子は、図1または図2のゲート端子131または258に対応してもよく、第1の電力モードは、上記の電力節約モードに対応してもよい。いくつかの例では、上記で説明したように、第2のインバータの第1のトランジスタのゲート端子に第1の電圧を印加し、第2のインバータの第1のトランジスタのソース/ドレイン端子に第2の電圧を印加すると、上記のように第2のインバータの第1のトランジスタにおけるサブスレッショルドリークを(たとえば、正のVSGまたは0VのVSGと比較して)低減させる非ゼロ(たとえば、負)VSGが得られる場合がある。したがって、方法400は、回路が電力節約モードであるときに回路のいくつかのトランジスタのサブスレッショルドリーク電流を低減させる場合がある。
【００８３】
いくつかの例では、方法400は、第1のインバータの第1のトランジスタのゲート端子に第3の電圧を印加し、一方で第1のインバータの第1のトランジスタのソース/ドレイン端子に第1の電圧を印加することによって、第1の電力モードの間第1のインバータの第1のトランジスタをオンにするステップをさらに含んでもよい。第1のインバータの第1のトランジスタのゲート端子は、図1または図2のゲート端子128または228に対応してもよい。いくつかの例では、第3の電圧は約ゼロ(0)ボルトであってもよい。
【００８４】
図5を参照すると、ワイヤレス通信デバイスの特定の例示的な実施形態のブロック図が示され、全体的に500として示されている。デバイス500は、メモリ532に結合される、デジタル信号プロセッサ(DSP)のようなプロセッサ510を含む。例示的な態様では、プロセッサ510は、図1のデバイス100を含んでもよく、ならびに/あるいはメモリ532は、図2のデコーダデバイス200または図3のメモリデバイス300を含んでもよい。例示的な一実施形態では、図1のデバイス100または図2のデコーダデバイス200は、図4の方法に従って動作してもよい。いくつかの例では、プロセッサ510は、(たとえば、プリデコーダを介して)デバイス100にメモリアドレスを送ってもよく、デバイス100は、図1のデバイス100または図2のデコーダデバイス200を参照しながら上記で説明したように電力ゲーティングを施されたインバータを使用してメモリアドレスを復号してもよい。
【００８５】
図5はまた、プロセッサ510およびディスプレイ528に結合されるディスプレイコントローラ526を示す。コーダ/デコーダ(コーデック)534をプロセッサ510に結合することもできる。スピーカー536およびマイクロフォン538をコーデック534に結合することもできる。
【００８６】
図5は、ワイヤレスコントローラ540をプロセッサ510およびワイヤレスアンテナ542に結合できることも示している。特定の実施形態では、プロセッサ510、ディスプレイコントローラ526、メモリ532、コーデック534、およびワイヤレスコントローラ540は、システムインパッケージまたはシステムオンチップデバイス522内に含まれる。特定の実施形態では、入力デバイス530および電源544がシステムオンチップデバイス522に結合される。さらに、特定の実施形態では、図5に示されるように、ディスプレイ528、入力デバイス530、スピーカー536、マイクロフォン538、ワイヤレスアンテナ542、および電源544がシステムオンチップデバイス522の外部にある。しかしながら、ディスプレイ528、入力デバイス530、スピーカー536、マイクロフォン538、ワイヤレスアンテナ542、および電源544の各々は、インターフェースまたはコントローラなどの、システムオンチップデバイス522の構成要素に結合することができる。
【００８７】
当業者は、本明細書で開示される実施形態に関連して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装される場合があることがさらに了解されよう。上記において、様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、それらの機能の観点から概略的に説明した。そのような機能がハードウェアとして実現されるか、プロセッサ実行可能命令として実現されるかは、特定の適用例および全体的なシステムに課される設計制約によって決まる。当業者は説明した機能を特定の適用例ごとに様々な方法で実施してもよいが、そのような実装決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきでない。
【００８８】
本明細書において開示される実施形態に関して説明した方法またはアルゴリズムのステップは、ハードウェアにおいて直接具現されても、プロセッサによって実行されるソフトウェアモジュールとして具現されても、あるいはこの2つの組合せにおいて具現されてもよい。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラム可能読取り専用メモリ(PROM)、消去可能プログラム可能読取り専用メモリ(EPROM)、電気的消去可能プログラム可能読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野において既知の任意の他の形の非一時的記憶媒体内に存在してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体はプロセッサに一体化される場合がある。プロセッサおよび記憶媒体は特定用途向け集積回路(ASIC)内に存在してもよい。ASICは、コンピューティングデバイスまたはユーザ端末に存在してもよい。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に別個の構成要素として存在する場合がある。
【００８９】
開示される実施形態についての以上の説明は、開示される実施形態を当業者が構築または使用するのを可能にするために提供されている。当業者にはこれらの実施形態に対する様々な修正が容易に明らかであり、また、本明細書において定義されている原理は、本開示の範囲を逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書において示される実施形態に限定されることは意図されておらず、以下の特許請求の範囲によって定義される原理および新規な特徴と矛盾しない可能な最大の範囲を認められるべきである。
【符号の説明】
【００９０】
100  デバイス
101  電圧源
102  第1の電力レール
104  第2の電力レール
106  論理回路
108  第1の電力ゲーティング回路
110  スイッチングデバイス
111  制御
112  クランピングダイオード
113  制御
115  入力
117  出力
118  第3のインバータ
120  第1のインバータ
122  第2のインバータ
123  端子
124  第1のトランジスタ
125  ゲート端子
126  第1のトランジスタ
127  端子
128  ゲート端子
129  端子
130  第1のトランジスタ
131  ゲート端子
132  第1のグランドレール
133  第2のグランドレール
134  クランピングダイオード
135  第2の電力ゲーティング回路
136  スイッチングデバイス
143  ゲート端子
144  第2のトランジスタ
145  端子
146  第2のトランジスタ
147  ゲート端子
148  端子
149  ゲート端子
150  第2のトランジスタ
151  端子
152  第4のインバータ
154  第1のトランジスタ
156  第2のトランジスタ
162  ゲート端子
163  端子
165  端子
200  デコーダデバイス
201  電圧源
202  第1の電力レール
204  第2の電力レール
206  アドレスデコーダ回路
208  第1の電力ゲーティング回路
209  ドライバ回路
210  スイッチングデバイス
211  制御
212  クランピングダイオード
213  制御
216  ユニットアドレスデコーダ
218  第3のインバータ
220  第1のインバータ
222  第2のインバータ
223  端子
224  第1のトランジスタ
225  ゲート端子
226  第1のトランジスタ
227  端子
228  ゲート端子
229  端子
230  第1のトランジスタ
231  論理ゲート
232  第1のグランドレール
233  第2のグランドレール
234  クランピングダイオード
235  第2の電力ゲーティング回路
236  スイッチングデバイス
237  論理ゲート
243  ゲート端子
244  第2のトランジスタ
245  端子
246  第2のトランジスタ
247  ゲート端子
248  端子
249  ゲート端子
250  第2のトランジスタ
251  端子
258  ゲート端子
300  メモリデバイス
302  第1のセルアレイ
304  第2のセルアレイ
306  第3のセルアレイ
308  第4のセルアレイ
312  電力レール
314  グランドレール
316  電力レール
318  グランドレール
322  電力ゲーティング回路
324  電力ゲーティング回路
326  ユニット行デコーダ
328  ユニット行デコーダ
500  デバイス
510  プロセッサ
526  ディスプレイコントローラ
528  ディスプレイ
530  入力デバイス
532  メモリ
534  コーデック
536  スピーカー
538  マイクロフォン
540  ワイヤレスコントローラ
542  ワイヤレスアンテナ
544  電源
N0  NMOSトランジスタ
N1  NMOSトランジスタ
P0  PMOSトランジスタ
P1  PMOSトランジスタ
【図１】
2018534806.tif 000003
【図２】
2018534806.tif 000004
【図３】
2018534806.tif 000005
【図４】
2018534806.tif 000006
【図５】
2018534806.tif 000007
【手続補正書】
【提出日】平成30年3月9日(2018.3.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第1の電力レールと、
第2の電力レールであって、前記第2の電力レールの第2の電圧が、前記第1の電力レールの第1の電圧から導出される、第2の電力レールと、
前記第1の電力レールと前記第2の電力レールとの間に接続されるスイッチングデバイスを備える電力ゲーティング回路であって、前記第1の電力レールと前記第2の電力レールとの間において前記スイッチングデバイスに並列に接続されるクランピングダイオードをさらに備える、電力ゲーティング回路と、
第1のインバータと第2のインバータとを含むドライバ回路であって、前記第1のインバータが第1のトランジスタを含み、前記第2のインバータが第1のトランジスタを含み、前記第1のインバータの前記第1のトランジスタのソース/ドレイン端子が、前記第1の電力レールに直接結合され、前記第2のインバータの前記第1のトランジスタのソース/ドレイン端子が、前記第2の電力レールに直接結合される、ドライバ回路と、
前記ドライバ回路の入力に結合されるアドレスデコーダ回路であって、前記第1の電力レールに結合される複数のトランジスタを含むアドレスデコーダ回路と
を備える、デバイス。
【請求項２】
前記アドレスデコーダ回路は多入力アドレスデコーダ回路を備え、前記第1の電力レールは固定電圧電力レールであり、前記複数のトランジスタの各トランジスタのソース/ドレイン端子は前記第1の電力レールに結合され、前記デバイスは、
前記第1のインバータの第2のトランジスタと、
前記第2のインバータの第2のトランジスタと、
第1のグランドレールと、
第2のグランドレールであって、前記第2のグランドレールの第4の電圧が、前記第1のグランドレールの第3の電圧から導出される第2のグランドレールとをさらに備え、
前記第1のインバータの前記第2のトランジスタのソース/ドレイン端子は、前記第2のグランドレールに直接結合され、
前記第2のインバータの前記第2のトランジスタのソース/ドレイン端子は、前記第1のグランドレールに直接結合される、
請求項1に記載のデバイス。
【請求項３】
前記第1のグランドレールと前記第2のグランドレールとの間に接続される第2のスイッチングデバイスを備える第2の電力ゲーティング回路であって、前記第1のグランドレールと前記第2のグランドレールとの間において前記第2のスイッチングデバイスに並列に接続される、第2のクランピングダイオードをさらに備える第2の電力ゲーティング回路をさらに備える、請求項2に記載のデバイス。
【請求項４】
前記第2のスイッチングデバイスは、n型金属酸化物半導体(NMOS)トランジスタである、請求項3に記載のデバイス。
【請求項５】
前記第3の電圧はグランドに対応し、前記第4の電圧は前記第3の電圧よりも高い、請求項2に記載のデバイス。
【請求項６】
前記アドレスデコーダ回路は、複数のトランジスタを含みかつ前記複数のトランジスタに結合される第3のインバータをさらに含む、NANDゲートを含み、前記第3のインバータが、前記第2の電力レールに結合されるトランジスタを含む、請求項1に記載のデバイス。
【請求項７】
前記アドレスデコーダ回路および前記ドライバ回路はユニット行デコーダを備え、前記デバイスは第2のユニット行デコーダをさらに備え、前記第2のユニット行デコーダが、第3のインバータと第4のインバータとを含み、前記第3のインバータが、前記第1の電力レールに結合されるトランジスタを含み、前記第4のインバータが、前記第2の電力レールに結合されるトランジスタを含み、前記第1のユニット行デコーダおよび前記第2のユニット行デコーダが、前記スイッチングデバイスを使用して電力ゲーティングが行われるように構成される、請求項6に記載のデバイス。
【請求項８】
前記クランピングダイオードは、前記スイッチングデバイスがオープンであることに基づいて、前記第2の電力レールにおける電圧を前記第2の電圧にクランプするように構成され、前記第2の電圧は、前記第1の電圧から前記クランピングダイオードのしきい値電圧を減じた電圧に対応する、請求項1に記載のデバイス。
【請求項９】
前記スイッチングデバイスがクローズであることに基づいて、前記第2の電圧は前記第1の電圧に対応する、請求項8に記載のデバイス。
【請求項１０】
前記第2のインバータの前記第1のトランジスタがp型金属酸化物半導体(PMOS)トランジスタである、請求項1に記載のデバイス。
【請求項１１】
前記スイッチングデバイスがp型金属酸化物半導体(PMOS)トランジスタである、請求項1に記載のデバイス。
【請求項１２】
デコーダデバイスであって、
電圧源に結合される第1の電力レールと、
前記第1の電力レールから電圧を導出するように構成される第2の電力レールと、
アドレスデコーダ回路と、前記アドレスデコーダ回路の出力に結合されるドライバ回路とを含むユニットアドレスデコーダであって、前記アドレスデコーダ回路が、第1のトランジスタと第2のトランジスタとを含む、ユニットアドレスデコーダと、
前記ユニットアドレスデコーダと前記電圧源との間に接続されるスイッチングデバイスを備える電力ゲーティング回路であって、前記スイッチングデバイスは、前記第1の電力レールおよび前記第2の電力レールに結合され、前記電力ゲーティング回路は、前記第1の電力レールに接続される第1の端子と前記第2の電力レールに接続される第2の端子とを含むクランピングダイオードをさらに備え、前記アドレスデコーダ回路の前記第1のトランジスタおよび前記第2のトランジスタは、前記第1の電力レールおよび前記クランピングダイオードの前記第1の端子に結合される、電力ゲーティング回路と
を備える、デコーダデバイス。
【請求項１３】
前記ユニットアドレスデコーダは、ユニット行デコーダ、ユニット列デコーダ、またはその両方を含み、前記アドレスデコーダ回路は、前記第2の電力レールに結合される第3のトランジスタを含む、請求項12に記載のデコーダデバイス。
【請求項１４】
前記アドレスデコーダ回路は、第3のトランジスタを含むインバータを含み、前記インバータは、前記第1のトランジスタと前記ドライバ回路との間に結合される、請求項12に記載のデコーダデバイス。
【請求項１５】
前記ドライバ回路は、第1のインバータの第1のトランジスタと第2のインバータの第1のトランジスタとを備え、前記第1のインバータの前記第1のトランジスタのソース/ドレイン端子が、前記第1の電力レールに直接結合され、前記第2のインバータの前記第1のトランジスタのソース/ドレイン端子が、前記第2の電力レールに直接結合される、請求項12に記載のデコーダデバイス。
【請求項１６】
前記第2のインバータの前記第1のトランジスタはp型金属酸化物半導体(PMOS)トランジスタであり、前記第1のインバータの前記第1のトランジスタはn型金属酸化物半導体(NMOS)トランジスタであり、またはその両方である、請求項15に記載のデコーダデバイス。
【請求項１７】
グランドに結合される第1のグランドレールと、
第2のグランドレールであって、前記第2のグランドレールの第4の電圧が、前記第1のグランドレールの第3の電圧から導出される、第2のグランドレールと
をさらに備え、
前記ドライバ回路は、前記第1のインバータの第2のトランジスタと前記第2のインバータの第2のトランジスタとをさらに備え、前記第1のインバータの前記第2のトランジスタのソース/ドレイン端子が、前記第2のグランドレールに直接結合され、前記第2のインバータの前記第2のトランジスタのソース/ドレイン端子が、前記第1のグランドレールに直接結合される、請求項15に記載のデコーダデバイス。
【請求項１８】
前記第3の電圧はグランドに対応し、前記第4の電圧は前記第3の電圧よりも高い、請求項17に記載のデコーダデバイス。
【請求項１９】
前記クランピングダイオードは、前記スイッチングデバイスがオープンであることに基づいて、前記第2の電力レールにおける電圧を前記第2の電圧にクランプするように構成され、前記第2の電圧は、前記第1の電圧から前記クランピングダイオードのしきい値電圧を減じた電圧に対応する、請求項15に記載のデコーダデバイス。
【請求項２０】
前記第2の電圧は、前記スイッチングデバイスがクローズであることに基づいて前記第1の電圧に対応する、請求項19に記載のデコーダデバイス。
【請求項２１】
回路の電力ゲーティングを行う方法であって、
アドレスデコーダ回路において、プリデコーダから信号を受け取るステップであって、前記アドレスデコーダ回路が、第1の電力レールに結合される複数のトランジスタを含む、ステップと、
前記第1の電力レールを介して、ドライバ回路の第1のインバータの第1のトランジスタのソース/ドレイン端子に第1の電圧を印加するステップであって、前記第1の電力レールが、前記第1のインバータの前記第1のトランジスタの前記ソース/ドレイン端子に直接結合され、前記ドライバ回路が、前記アドレスデコーダ回路に結合される、ステップと、
前記ドライバ回路の第2のインバータの第1のトランジスタのソース/ドレイン端子に直接結合される第2の電力レールを介して、前記第1の電力レールと前記第2の電力レールとの間に並列に接続されるクランピングダイオードを使用して前記第2の電力レールにおける電圧を第2の電圧にクランプすることによって、前記第2のインバータの前記第1のトランジスタの前記ソース/ドレイン端子に前記第2の電圧を印加するステップであって、前記第2の電圧が、前記第1の電力レールに印加される第1の電圧から導出される、ステップと
を含む、方法。
【請求項２２】
前記第2の電圧は、前記第1の電圧から前記クランピングダイオードのしきい値電圧を減じた電圧に対応する、請求項21に記載の方法。
【請求項２３】
前記第2のインバータの前記第1のトランジスタのゲート端子に前記第1の電圧を印加し、一方で前記第2のインバータの前記第1のトランジスタの前記ソース/ドレイン端子に前記第2の電圧を印加することによって、第1の電力モードの間、前記第2のインバータの前記第1のトランジスタをオフにするステップをさらに含む、請求項21に記載の方法。
【請求項２４】
前記第1のインバータの前記第1のトランジスタのゲート端子に第3の電圧を印加し、一方で前記第1のインバータの前記第1のトランジスタの前記ソース/ドレイン端子に前記第1の電圧を印加することによって、前記第1の電力モードの間、前記第1のインバータの前記第1のトランジスタをオンにするステップをさらに含む、請求項23に記載の方法。
【請求項２５】
前記第3の電圧は約ゼロ(0)ボルトである、請求項24に記載の方法。
【請求項２６】
第1のグランドレールと、
第2のグランドレールであって、前記第2のグランドレールの第2の電圧が、前記第1のグランドレールの第1の電圧から導出される、第2のグランドレールと、
第1の電力レールと、
第2の電力レールであって、前記第2の電力レールの第2の電圧が、前記第1の電力レールの第1の電圧から導出される、第2の電力レールと、
前記第1のグランドレールと前記第2のグランドレールとの間に接続されるスイッチングデバイスを備える電力ゲーティング回路であって、前記第1のグランドレールと前記第2のグランドレールとの間において前記スイッチングデバイスに並列に接続されるクランピングダイオードをさらに備える、電力ゲーティング回路と、
第1のインバータと第2のインバータとを含むドライバ回路であって、前記第1のインバータがトランジスタを含み、前記第2のインバータがトランジスタを含み、前記第1のインバータの前記トランジスタのソース/ドレイン端子が、前記第2のグランドレールに直接結合され、前記第2のインバータの前記トランジスタのソース/ドレイン端子が、前記第1のグランドレールに直接結合されるドライバ回路と、
前記ドライバ回路の入力に結合されるアドレスデコーダ回路であって、前記第1の電力レールに結合される複数のトランジスタを含む、アドレスデコーダ回路と
を備える、デバイス。
【請求項２７】
前記アドレスデコーダ回路は、前記第1のグランドレールに結合されるトランジスタと、前記第2のグランドレールに結合されるトランジスタをさらに含む、請求項26に記載のデバイス。
【請求項２８】
前記ユニットアドレスデコーダは、ユニット行デコーダ、ユニット列デコーダ、またはその両方を含む、請求項27に記載のデバイス。
【請求項２９】
前記クランピングダイオードは、前記スイッチングデバイスがオープンであることに基づいて、前記第2のグランドレールにおける電圧を前記第2の電圧にクランプするように構成され、前記第2の電圧は、前記第1の電圧に前記クランピングダイオードのしきい値電圧を加えた電圧に対応する、請求項26に記載のデバイス。
【請求項３０】
前記第2の電圧は、前記スイッチングデバイスがクローズであることに基づいて前記第1の電圧に対応する、請求項26に記載のデバイス。
【国際調査報告】
2018534806.tif 000008
2018534806.tif 000009
2018534806.tif 000010
2018534806.tif 000011