(57)【要約】  デジタル位相同期ループは、ある周波数で出力信号を生成するように構成されたデジタル制御発振器を備える。位相比較器は、位相誤差信号を生成するように出力信号又は出力信号から得られる信号と、基準信号とを比較する。第１ループフィルタは、位相比較器の出力からデジタル制御発振器に第１制御信号を生成する。位相比較器の出力に結合された周波数誤差測定回路は周波数誤差信号を生成する。第２ループフィルタは、周波数誤差測定回路の出力からデジタル制御発振器に第２制御信号を生成する。回路は、第１制御信号及び第２制御信号を結合し、この結合された制御信号をデジタル制御発振器に供給する。【選択図】図４
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【特許請求の範囲】
【請求項１】
デジタル位相同期ループであって、
ある周波数で出力信号を生成するように構成されたデジタル制御発振器と、
位相誤差信号を生成するように、前記出力信号又は前記出力信号から得られる信号と、基準信号とを比較するように構成された位相比較器と、
前記位相比較器の出力から前記デジタル制御発振器に第１制御信号を生成するように構成された第１ループフィルタと、
前記位相比較器の前記出力に結合され、周波数誤差信号を生成するように構成された周波数誤差測定回路と、
前記周波数誤差測定回路の出力から前記デジタル制御発振器に第２制御信号を生成するように構成された第２ループフィルタと、
前記第１制御信号及び第２制御信号を結合し、結合された制御信号を前記デジタル制御発振器に供給する回路と、を備えることを特徴とするデジタル位相同期ループ。
【請求項２】
請求項１に記載のデジタル位相同期ループであって、
前記第１ループフィルタは、前記制御信号を生成するように、前記制御信号の比例成分を生成する比例部と、前記制御信号の積分成分を生成する積分部と、前記比例成分と前記積分成分のそれぞれを第１入力及び第２入力で受け取るように構成された加算器と、を備え、遅延帰還ループを含む前記積分部は、前記加算器の入力において前記積分成分を通常受け入れるように構成され、
前記第２ループフィルタは、前記制御信号を生成するように、前記制御信号の比例成分を生成する比例部と、前記制御信号の積分成分を生成する積分部と、前記比例成分と前記積分成分のそれぞれを第１入力及び第２入力で受け取るように構成された加算器と、を備え、遅延帰還ループを含む前記積分部は、前記加算器の入力において前記積分成分を通常受け入れるように構成されることを特徴とするデジタル位相同期ループ。
【請求項３】
請求項１に記載のデジタル位相同期ループであって、
前記第１ループフィルタ及び前記第２ループフィルタの遅延帰還ループのそれぞれは、ユニット遅延メモリを備えることを特徴とするデジタル位相同期ループ。
【請求項４】
請求項１に記載のデジタル位相同期ループであって、
前記周波数誤差測定回路は、固定時間窓における相転移数をカウントし、カウントされた前記相転移数に応じて周波数誤差を決定するように構成されることを特徴とするデジタル位相同期ループ。
【請求項５】
請求項１に記載のデジタル位相同期ループであって、
前記周波数誤差測定回路は、周波数誤差を測定するように、前記出力信号と前記基準信号間の位相差の周期を決定し、決定された前記周期の逆数を算出するように構成されることを特徴とするデジタル位相同期ループ。
【請求項６】
デジタル位相同期ループにおける収束時間を短縮する方法であって、
位相誤差信号を生成するように、デジタル制御発振器の、位相と周波数を有する出力信号又は前記出力信号から得られる信号の位相と、基準信号とを比較するステップと、
比例成分を生成する比例部と、積分成分を生成する積分部とを有する第１ループフィルタにおける前記位相誤差信号をフィルタリングするステップであって、遅延帰還ループを含む前記積分部は前記積分成分を前記遅延帰還ループの入力で通常受け取る、フィルタリングするステップと、
第１制御信号を生成するように、前記比例成分及び前記積分成分をそれぞれ加算器の第１入力及び第２入力に加えるステップと、
周波数誤差信号を生成するように、前記出力信号の前記周波数と、前記基準信号又は前記基準信号から得られる信号の周波数とを比較するステップと、
比例成分を生成する比例部と、積分成分を生成する積分部とを有する第２ループフィルタにおける前記周波数誤差信号をフィルタリングするステップであって、遅延帰還ループを含む前記積分部は前記積分成分を前記遅延帰還ループの入力で通常受け取る、フィルタリングするステップと、
前記第１制御信号及び第２制御信号を結合し、結合された制御信号を前記デジタル制御発振器に供給するステップと、を含むことを特徴とする方法。
【請求項７】
請求項６に記載の方法であって、
前記出力信号の前記周波数と、前記基準信号又は前記基準信号から得られる信号の前記周波数とを比較するステップは、
固定時間窓における相転移数をカウントするステップと、
カウントされた前記相転移数に応じて周波数誤差を決定するステップと、を含むことを特徴とする方法。
【請求項８】
請求項６に記載の方法であって、
前記出力信号の前記周波数と、前記基準信号又は前記基準信号から得られる信号の前記周波数とを比較するステップは、
前記出力信号と前記基準信号間の位相差の周期を決定するステップと、
決定された前記周期の逆数を算出するステップと、を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本国際特許出願は、「広い同期範囲を有するハイブリッド位相同期ループ」と称する２０１６年２月１８日に出願された米国特許出願第１５／０４７,７７８号から優先権を主張し、同米国特許出願は、「広い同期範囲を有するハイブリッド位相同期ループ」と称する２０１５年３月２３日に出願されたインド特許出願第９６２／ＭＵＭ／２０１５号から優先権を主張しており、その全内容が参照によって本開示に組み込まれる。
【背景技術】
【０００２】
先行技術である位相同期ループ（ＰＬＬｓ）は、周波数分割の後、基準信号と帰還信号間の位相差の測定を用いて、帰還信号を生成するデジタル制御発振器の周波数を調整する。周波数分割は、位相誤差測定の前に基準信号及び/又は帰還信号に使用され得る。
【０００３】
一般的に、デジタル位相同期ループ（ＤＰＬＬ）は位相比較器、ループフィルタ、デジタル制御発振器、及び帰還経路を備える。帰還信号は、基準信号と比較され、誤差信号を発生する。ループフィルタは、誤差信号をフィルタリングし、デジタル制御発振器に制御信号を発生する。このように、位相同期ループの出力は基準信号に同期される。収束時間は、出力が基準信号をロックオンするまでにかかる時間のことであり、フィルタ帯域幅に比例する。狭いフィルタ帯域幅は、ジッタを低減するのに望ましいが、これは長収束時間を暗に意味している。
【０００４】
タイプ２ＰＬＬとして知られる一種のＤＰＬＬにおいて、ループフィルタは２次ループフィルタである。ループフィルタは、比例部又はＰ部、及び積分部又はＩ部として知られる２つの部分を有し、ＤＣＯ周波数制御信号の対応成分を生成する。Ｉ部は位相誤差を周波数オフセットに蓄積し、周波数誤差は各サイクルでＰ部から瞬時位相に加えられる。収束時間は通常、Ｐ部で決められる。しかし、周波数が基準信号で同期され、Ｉ部が小さな周波数オフセットを有する場合、残留位相収束時間は、Ｉ部からの小さな誤差によって決定される。このような状況下、特にループ帯域幅が狭いときは、位相誤差の補正は極端に遅くなり得る。
【０００５】
図１に示される典型的なタイプ２ＤＰＬＬ１０は、位相誤差を測定する位相比較器１２、ループフィルタ１４、及びデジタル制御発振器（ＤＣＯ）１６を備える。位相比較器１２は、基準クロックΦｒｅｆの位相（又は分周器１８において１／Ｍで割った基準クロック）とローカルＤＣＯ１６の出力又はその導関数、例えば、潜在的に予め設定されたオフセットが存在するその分数（分周器２０を通した）とを比較し、位相誤差Φｅｒｒが位相比較器１２から出力される。ＤＰＬＬ１０はシステムクロックの制御下で作動するものと理解される（図示せず）。
【０００６】
典型的なループフィルタ１４は、図２に示す比例（Ｐ）成分２２と積分（Ｉ）成分２４を含む。ループフィルタ１４の比例（Ｐ）成分２２において、乗算器２６は、位相誤差測定要素１２として使用される位相比較器の出力Φｅｒｒに倍率係数Ｋpを掛ける。乗算器２６の出力は、積分係数ＫIを有する乗算器２８を含む積分（Ｉ）成分２４に入力として供給される。加算器３０とユニット遅延を有するメモリ３２から成る積分器は、遅延帰還ループの一部を形成する。乗算器２６は位相補償成分ｄｆｐを生成し、乗算器２８と積分器（加算器３０とメモリ３２）は積分成分ｄｆｉを生成し、基準クロックΦｒｅｆの周波数に対する周波数オフセットを表す。成分ｄｆｐ及びｄｆｉは加算器３４で更に合計され、図１のＤＣＯ１６の周波数を設定するように配置される制御信号ｄｆを生成し、そのため制御信号ｄｆは基準クロックΦｒｅｆに同期する。
【０００７】
加算器３０への電流入力が（前サイクルｄｆｉ）＋ＫI*ｄｆｐ（現サイクル）であるように、メモリ３２は１サイクルに対する周波数成分ｄｆｉ値を記憶する。結果として、加算器３４の出力でのＤＣＯ制御信号ｄｆは、ｄｆ＝ｄｆｐ（現サイクル）＋ｄｆｉ（前サイクル）＋ ＫI*ｄｆＰ（現サイクル）によって与えられる。
【０００８】
ループ帯域幅は、一般的にはユーザによって設定され、ＫP＝２πｆ／ｆｓｙｓであるように典型的に設定される倍率係数ＫPによって決定される。ここで、ｆはループ帯域幅であり、ｆｓｙｓはＤＰＬＬ１０用のシステムクロック周波数である。メモリ成分がないので、乗算器２６は瞬時ＰＬＬ更新値ｄｆｐを与える。乗算器２８に入力される積分係数ＫIは、瞬時ＰＬＬ更新値ｄｆｐに関連して、フィルタ積分部を非常に低いレートに維持し、一般的にはＫI＝ＫP／Ｄである。ここで、Ｄ＞＞１は減衰係数である。
【０００９】
位相差がＤＣＯの周波数を補正する際に考慮される唯一の変数である場合、ＰＬＬの同期範囲は、ループ帯域幅によって制限される。同期範囲を大きくするためにはループゲインを上げる必要があり、出力の周波数ノイズも増加する。
【００１０】
従って、これらの不利に結びつかないＰＬＬを制御する新しい方法が必要である。
【発明の概要】
【００１１】
本発明は、周波数補正のために追加変数を与えることによってＰＬＬの同期範囲を大きくする方法を提供する。本発明は、基準信号と帰還信号間の周波数差を測定し、追加制御ループを使用して、周波数差をゼロにさせる。周波数差は位相誤差測定から得られる。ＰＩ制御装置又は複雑なアルゴリズムベースの制御装置と同じくらい単純に成り得る、追加の閉ループ制御装置を使用することによって周波数誤差はゼロにされる。提案した方法を使用することによって、位相誤差に基づく周波数調整のループゲインを増加させることなくＰＬＬの同期範囲を大きくすることができる。
【００１２】
本発明の一実施形態によれば、デジタル位相同期ループは、ある周波数で出力信号を生成するように構成されたデジタル制御発振器を含む。位相比較器は、位相誤差信号を生成するように、出力信号又は出力信号から得られる信号と、基準信号とを比較する。第１ループフィルタは、位相比較器の出力からデジタル制御発振器に第１制御信号を生成する。位相比較器の前記出力に結合された周波数誤差測定回路は、周波数誤差信号を生成する。第２ループフィルタは、周波数誤差測定回路の出力からデジタル制御発振器に第２制御信号を生成する。回路は、第１制御信号及び第２制御信号を結合し、結合された制御信号をデジタル制御発振器に供給する。
【００１３】
本発明のこれら及び他の特徴、態様、ならびに利点は、以下の明細、添付した特許請求の範囲、及び図面によって、より良く理解されよう。
【００１４】
【００１５】
【００１６】
【００１７】
【図面の簡単な説明】
【００１８】
【図１】図１は、典型的な先行技術ＤＰＬＬのブロック図である。
【図２】図２は、先行技術のＤＰＬＬの位相補正ループで使用される典型的なループフィルタのブロック図である。
【図３】図３は、本発明の原理に係る位相同期ループのブロック図である。
【図４】図４は、ループフィルタをより詳細に示した図３のＤＰＬＬの図である。
【図５Ａ】図５Ａは、本発明の一態様に係る位相からの周波数測定を説明する図である。
【図５Ｂ】図５Ｂは、本発明の他の態様に係る位相からの周波数測定を説明する図である。
【図５Ｃ】図５Ｃは、本発明の他の態様に係る位相からの周波数測定を説明する図である。
【発明を実施するための形態】
【００１９】
当業者であれば、本発明の以下の説明は例示に過ぎず、如何なる場合も限定されるものではないことに気づくであろう。本発明の他の実施形態は、そのような当業者に容易に示唆するものである。
【００２０】
本発明の特定の実施形態は図３に示され、図３は本発明の原理に係る例示的ＤＰＬＬ４０のブロック図である。ＤＰＬＬ４０の成分のうちの、ある成分は、形や機能が図１に示される先行技術ＤＰＬＬ１０の成分と類似している。これらの成分は、図１における対応物を示すのに使用される同一の参照番号を使用して、言及される。
【００２１】
ＤＰＬＬ４０は、位相比較器１２、位相ループフィルタ１４、及びデジタル制御発振器（ＤＣＯ）１６を含む。位相比較器１２は、基準クロックΦｒｅｆの位相（又は分周器１８において１／Ｍで割った基準クロック）とローカルＤＣＯ１６の出力又はその導関数、例えば、潜在的に予め設定されたオフセットが存在するその分数（１／Ｎ分周器２０を通した）とを比較し、位相誤差Φｅｒｒが位相比較器１２から出力される。全体の回路はシステムクロックの制御下で作動するものと理解される（不図示）。
【００２２】
位相ループフィルタ１４は、図２に示された成分と同様のＰ成分１４−２２及びＩ成分１４−２４、又は２００１年５月２２日にＰａｔａｐｏｕｔｉａｎに発行された「ループレイテンシ補償ＰＬＬフィルタ」と称するＵＳ６，２３６，３４３で教示されたＤＰＬＬを含む他の先行技術のＤＰＬＬ配置を含み、その全内容が参照によって組み込まれている。配置に関係なく、位相ループフィルタ１４の出力は、ＤＣＯ１６の出力を基準信号に同期させるために、先行技術においてＤＣＯ１６に供給される信号を備える。
【００２３】
図４を参照すると、位相ループフィルタ１４のＰ成分において、乗算器１４−２６は、位相誤差測定要素１２を備える位相比較器の出力Φｅｒｒに倍率係数ＫPを掛ける。位相誤差信号Φｅｒｒは、更に積分係数ＫIを有する乗算器１４−２８を含むＩ成分１４−２４に入力として供給される。加算器１４−３０とユニット遅延を有するメモリ１４−３２から成る積分器は、遅延帰還ループの一部を形成する。乗算器１４−２６は位相補償成分ｄｆｐaを生成し、乗算器１４−２８と積分器（加算器１４−３０とメモリ１４−３２）は、基準クロックΦｒｅｆに対する位相オフセットを表す積分成分ｄｆｉaを生成する。成分ｄｆｐa及びｄｆｉaは加算器１４−３４で更に合計され、ＤＣＯ１４の周波数を設定するように配置される第１制御信号ｄｆaを生成し、そのため第１制御信号ｄｆaは基準クロックΦｒｅｆに位相で同期する。
【００２４】
加算器１４−３４への電流入力ｄｆｉaが（前サイクルｄｆｉa）＋ＫI*ｄｆｐa（現サイクル）であるように、メモリ１４−３２は１サイクルに対する周波数成分ｄｆｉa値を記憶する。結果として、加算器１４−３４の出力での第１制御信号ｄｆaは、ｄｆa＝ｄｆｐa（現サイクル）＋ｄｆｉa（前サイクル）＋ＫI*ｄｆｐa（現サイクル）によって与えられる。
【００２５】
位相ループフィルタ１４のループ帯域幅は、ユーザによって一般的に設定され、ＫP＝２πｆ／ｆｓｙｓであるように典型的に設定される倍率係数ＫPによって決定される。ここで、ｆは位相ループ帯域幅であり、ｆｓｙｓはＤＰＬＬ位相ループ用のシステムクロックである。乗算器１４−２２は瞬時ＰＬＬ更新値ｄｆｐを与える。乗算器１４−２８に入力される倍率係数ＫIは、瞬時ＰＬＬ更新値ｄｆｐaに関連して、フィルタ積分部を非常に低いレートに維持し、一般的にはＫI＝ＫP／Ｄである。ここで、Ｄ＞＞１は減衰係数である。
【００２６】
本発明の一態様では、周波数誤差測定要素４２と周波数ループフィルタ４４とを含むＤＰＬＬ４０の第２制御ループは、周波数オフセットを補正する。加算器４６は、ループフィルタ１６とループフィルタ４２の出力を結合させる。周波数差が位相ループ帯域幅よりも大きい場合、第２制御ループは同期を改善するために協働する。
【００２７】
周波数ループフィルタ４４は、位相ループフィルタ１４の成分と同様のＰ成分４４−２２とＩ成分４４−２４を含む。周波数ループフィルタ４４のＰ成分において、乗算器４４−２６は、周波数誤差測定４２の出力に倍率係数ＫPを掛ける。周波数誤差信号は、積分係数ＫIを有する乗算器４４−２８を含むＩ成分４４−２４に入力として供給される。加算器４４−３０とユニット遅延を有するメモリ４４−３２から成る積分器は、遅延帰還ループの一部を形成する。乗算器４４−２６は周波数補償成分ｄｆｐbを生成し、乗算器４４−２８と積分器（加算器４４−３０とメモリ４４−３２）は、基準クロックΦｒｅｆの周波数に対する周波数オフセットを表す積分成分ｄｆｉbを生成する。成分ｄｆｐb及びｄｆｉbは加算器４４−３４で更に合計され、ＤＣＯ１４の周波数を設定するように配置される第２制御信号ｄｆbを生成し、基準クロックΦｒｅｆに同期する。
【００２８】
加算器４４−３４への電流入力ｄｆｉbが（前サイクルｄｆｉb）＋ＫI*ｄｆｐb（現サイクル）であるように、メモリ４４−３２は１サイクルに対する周波数成分ｄｆｉb値を記憶する。結果として、加算器４４−３４の出力での第２制御信号ｄｆbは、ｄｆb＝ｄｆｐb（現サイクル）＋ｄｆｉb（前サイクル）＋ＫI*ｄｆｐb（現サイクル）によって与えられる。
【００２９】
周波数ループフィルタ４４のループ帯域幅は、ユーザによって一般的に設定され、積分係数ＫIpによって決定される。乗算器４４−２６は瞬時ＰＬＬ更新値ｄｆｐを与える。乗算器４４−２８に入力される積分係数ＫIは、瞬時ＰＬＬ更新値ｄｆｐに関連して、フィルタ積分部を非常に低いレートに維持し、一般的にはＫI＝ＫP／Ｄである。ここで、Ｄ＞＞１は減衰係数である。
【００３０】
位相ループフィルタ１４の出力と周波数ループフィルタ４４の出力は、加算器４６で合計され、ＤＣＯ１４の結合された制御信号を供給する。周波数ループフィルタ４４からの第２制御信号ｄｆｂを加えることは、位相ループフィルタ１４だけしか使用されないとして可能と思われるよりも広い周波数範囲にわたってシステムを同期させられる。
【００３１】
図５Ａ、図５Ｂ、及び図５Ｃを参照すると、図は本発明の一態様に係る、周波数誤差測定要素４２によって行われる、位相からの周波数の測定を説明している。図５Ａ及び図５Ｂ両方の上側のトレースは基準周波数信号と、重畳されるＤＣＯ出力信号を示し、その基準信号は図５Ａ及び図５Ｂの上側部分の、ｙ軸における下方に示されるトレースである。図５Ａ及び図５Ｂ両方の下側の２つの重畳トレースは、基準周波数信号とＤＣＯ出力信号間の位相差を示す。
【００３２】
基準信号と、ＤＣＯからの帰還信号との間の位相差は基準信号の立ち上がりエッジと帰還信号の立ち上がりエッジ間のシステムクロックサイクル数をカウントすることによって測定される。必要に応じ設けた分周器１８及び２０の後で測定を行う。帰還信号周波数が基準信号の周波数よりも小さい場合（図５Ａ）、及び帰還信号周波数が基準信号の周波数よりも大きい場合（図５Ｂ）に、このように測定される位相差は異なるパターンを有する。
【００３３】
位相差の周期（１秒当たりのサイクル数）は、基準クロック信号Φｒｅｆと帰還信号間の周波数差を直接示している。図５Ａに示すＴを測定し、１／Ｔを計算することによって、周波数差を算出することができる。このプロセスには部品と時間がかかる段がある。
【００３４】
図５Ｃに示される固定時間窓における相転移数をカウントすることによって、周波数差を見いだすこともできる。測定する窓が１０ミリ秒で、相転移数が８である場合、この時、周波数は８／０．０１＝８００である。ここで、１／０．０１は固定係数であるので、分子と分母両方が、分母を１に等しくする数で掛けるため、割り算の必要がない。
【００３５】
周波数差が正であるか、又は負であるかどうかを見いだす１つの方法は、位相差の現在値と位相差のすぐ直前の値との差を見つけることである。（差値が大きすぎて、考慮されない転移時を除いて）この差が正である場合、周波数差は正である。この差が負である場合、周波数差は負である。
【００３６】
周波数用ループフィルタの追加によって、単一システムを制御するために２つの閉ループ制御装置を調整するという課題が発生する。しかし、位相ループと周波数ループのループフィルタを適切に調整することによって、ＰＬＬの同期範囲は、先行技術のＰＬＬと比較して何倍も増加される。位相ループの同期周波数範囲が誤差測定要素４２の周波数分解能（測定可能な最小周波数変化）以上であるように、位相ループは調整されることが好ましい。また、周波数ループフィルタ４４の動的応答は、位相ループフィルタ１４の動的応答よりも遅いことが望ましい。周波数ループフィルタ４４の積分器は、その動態を定義するのに主要な役割を果たす。
【００３７】
本発明について、ある好ましい実施形態を参照してかなり詳細に述べてきたが、他の実施形態も可能である。従って、添付した特許請求の範囲は、この開示に含まれる好ましい実施形態の記載に限定されるものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
2018512806.tif 000009
【国際調査報告】
2018512806.tif 000010
2018512806.tif 000011
2018512806.tif 000012