(57)【要約】  多くのデバイス製作応用分野におけるＳＯＩウェーハの必要性をなくすための接合型半導体デバイス構造及びデバイス構造製作プロセスが開示される。いくつかの例では、バルク半導体ウェーハ上への能動デバイス構造の製作の間に、エッチストップ層がｉｎ  ｓｉｔｕで形成される。エッチストップ層は、能動デバイス構造がハンドルウェーハに接合される層移転プロセスにおいて、能動デバイス構造をバルク半導体ウェーハから分離できるようにする。これらの例は、高コストのＳＯＩウェーハを省きながら、高性能及び低電力の半導体デバイス（例えば完全または部分空乏型チャネルトランジスタ）の作製を可能にする。いくつかの例では、別途マスキング層を必要とすることなく、ゲートが、自己整合プロセスにおいてエッチストップ層インプラントをマスクして、ゲートの下にある完全空乏型チャネル並びにソース領域及びドレイン領域内のより深いインプラントを生み出す。
2018522397.tif 000002
【特許請求の範囲】
【請求項１】
基板を備える半導体ウェーハの上部部分に対して、トランジスタを作成するステップであって、前記トランジスタのゲートを構築するステップ、前記トランジスタのソース領域およびドレイン領域を形成するステップ、ならびに前記トランジスタの前記ソース領域および前記ドレイン領域をアニールするステップを含む、作成するステップと、
前記トランジスタ上に絶縁体を形成するステップと、
前記ゲートが構築された後であるが前記絶縁体が形成される前に、前記トランジスタの下方にエッチストップ領域を形成するために、前記半導体ウェーハの前記上部部分内にエッチストップドーパントを注入するステップと、
前記絶縁体が形成された後に、前記半導体ウェーハにハンドルウェーハの上部表面を接合するステップと、
接合する前記ステップの後に、前記半導体ウェーハの底部基板部分を除去するステップであって、前記半導体ウェーハの前記底部基板部分を前記エッチストップ領域までエッチングするステップを含む、除去するステップと
を含む、方法。
【請求項２】
注入する前記ステップが、前記トランジスタの前記ソース領域および前記ドレイン領域がアニールされる前に実施される、請求項１に記載の方法。
【請求項３】
前記トランジスタの前記ソース領域および前記ドレイン領域と前記注入されたエッチストップドーパントとが同時にアニールされる、請求項２に記載の方法。
【請求項４】
注入する前記ステップが、前記トランジスタの前記ソース領域および前記ドレイン領域が形成される前に実施される、請求項１に記載の方法。
【請求項５】
前記ゲートが前記注入をマスクして、前記トランジスタの前記ソース領域および前記ドレイン領域内に、前記トランジスタのチャネル領域内よりも深いインプラントを生じさせ、
前記チャネル領域が、前記トランジスタの前記ゲートの下方、かつ前記半導体ウェーハの前記上部部分内にある、
請求項４に記載の方法。
【請求項６】
前記半導体ウェーハの前記底部基板部分を前記エッチストップ領域までエッチングする前記ステップが、前記半導体ウェーハの前記上部部分の裏側に、前記トランジスタの前記チャネル領域と位置整合した凹みを形成する、
請求項５に記載の方法。
【請求項７】
構築する前記ステップが、ゲート誘電体の上にゲート電極を形成するステップを含む、請求項１に記載の方法。
【請求項８】
接合する前記ステップの前に、前記トランジスタを前記半導体ウェーハ上に形成された１つまたは複数の他のデバイスと電気的に相互接続するステップ
をさらに含む、請求項１に記載の方法。
【請求項９】
除去する前記ステップの後に、前記半導体ウェーハの前記上部部分の底部側を露出させるために、前記エッチストップ領域をエッチングするステップ
をさらに含み、
除去する前記ステップおよびエッチングする前記ステップが、異なる化学的性質をもつ２つのエッチャントの組を使用して行われる、
請求項１に記載の方法。
【請求項１０】
エッチングする前記ステップの後に、前記半導体ウェーハの前記上部部分の前記ソース領域および前記ドレイン領域が、前記半導体ウェーハの前記上部部分の前記ゲート領域よりも厚い、
請求項９に記載の方法。
【請求項１１】
前記エッチストップ領域をエッチングした後に、前記半導体ウェーハの前記上部部分の前記露出した底部側を覆ってパッシベーション層を形成するステップ
をさらに含む、請求項９に記載の方法。
【請求項１２】
前記エッチストップ領域をエッチングした後に、前記半導体ウェーハの前記上部部分の前記露出した底部側に、前記トランジスタ用の接点を形成するステップ
をさらに含む、請求項９に記載の方法。
【請求項１３】
前記半導体ウェーハが、バルクシリコンウェーハである、請求項１に記載の方法。
【請求項１４】
前記エッチストップドーパントが、ゲルマニウム、炭素、窒素、アルゴン、酸素、およびホウ素のうちの１つまたは複数を備える、請求項１３に記載の方法。
【請求項１５】
前記ハンドルウェーハが、トラップリッチ層を備える、請求項１に記載の方法。
【請求項１６】
基板を備える半導体ウェーハの部分上に、ゲート、ソース領域、およびドレイン領域を備えるトランジスタを備えた被製作構造を作成するステップであって、前記トランジスタの前記ゲートが、前記半導体ウェーハの前記部分の表面上に形成され、前記トランジスタの前記ソース領域および前記ドレイン領域が、前記半導体ウェーハの前記部分内に形成される、ステップと、
前記半導体ウェーハの前記部分内の前記トランジスタの下方にエッチストップ領域を形成するために、前記トランジスタの前記ゲートおよび前記半導体ウェーハの前記部分の前記表面を通じてエッチストップドーパントを注入するステップであって、前記ゲートが前記注入をマスクして、前記トランジスタの前記ソース領域および前記ドレイン領域内に、前記トランジスタのチャネル領域内よりも深いインプラントを生じさせる、ステップと、
注入する前記ステップの後に、前記トランジスタ上に絶縁体を形成するステップと、
前記絶縁体が形成された後に、前記被製作構造にハンドルウェーハを接合するステップと、
接合する前記ステップの後に、前記半導体ウェーハの底部基板部分を除去するステップであって、前記半導体ウェーハの前記底部基板部分を前記エッチストップ領域までエッチングするステップを含む、除去するステップと
を含む、方法。
【請求項１７】
作成する前記ステップが、前記半導体ウェーハの、前記トランジスタの前記ソース領域および前記ドレイン領域に対応する部分をドープするステップを含み、注入する前記ステップが、ドープする前記ステップの前に実施される、請求項１６に記載の方法。
【請求項１８】
前記半導体ウェーハの前記ドープされた部分と前記注入されたエッチストップドーパントとを同時にアニールするステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
作成する前記ステップが、前記半導体ウェーハの、前記トランジスタの前記ソース領域および前記ドレイン領域に対応する部分をドープするステップ、および前記半導体ウェーハの前記ドープした部分をアニールするステップを含み、注入する前記ステップが、前記トランジスタの前記ソース領域および前記ドレイン領域がアニールされる前に実施される、請求項１６に記載の方法。
【請求項２０】
除去する前記ステップの後に、前記半導体ウェーハの、凹みを取り囲む周辺平坦領域を有する前記部分の表面を露出させるために、前記エッチストップ領域をエッチングするステップ
をさらに含む、請求項１６に記載の方法。
【請求項２１】
平坦表面、および凹みを取り囲む周辺平坦領域のある反対表面を備える、半導体ウェーハの部分であって、前記平坦表面と前記反対表面の前記周辺平坦領域との間の前記半導体ウェーハの前記部分が、前記平坦表面と前記凹みとの間の前記半導体ウェーハの前記部分よりも厚い、部分と、
前記半導体ウェーハの前記部分の前記平坦表面上の被製作構造であって、ゲート、ソース領域、およびドレイン領域を有するトランジスタを備え、前記トランジスタの前記ゲートが、前記半導体ウェーハの前記部分内の前記平坦表面と前記凹みとの間に前記トランジスタのチャネルを生み出すために、前記平坦表面上に、前記凹みと位置整合して、かつ前記凹みとは反対側にあり、前記トランジスタの前記ソース領域および前記ドレイン領域が、前記半導体ウェーハの前記部分内の、前記平坦表面と前記反対表面の前記周辺平坦領域との間にある、被製作構造と、
前記被製作構造の表面に接合されたハンドルウェーハと
を備える、半導体構造。
【請求項２２】
前記凹みが逆台形断面プロファイルを有する、請求項２１に記載の半導体構造。
【請求項２３】
前記被製作構造が、前記半導体ウェーハの前記部分と前記ハンドルウェーハとの間に挟まれる、請求項２１に記載の半導体構造。
【請求項２４】
前記被製作構造が、前記トランジスタ構造を前記被製作構造の１つまたは複数の他のデバイス構造と電気的に相互接続する１つまたは複数の相互接続層を備える、請求項２１に記載の半導体構造。
【請求項２５】
前記半導体ウェーハの前記部分の前記反対表面の前記周辺平坦領域の上に電気接点構造をさらに備える、請求項２１に記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
シリコンオンインシュレータ（ＳＯＩ）デバイス製作技術では、ＳＯＩウェーハを使用して、多種多様な異なる高性能および低電力の半導体デバイスおよび回路を製作する。ＳＯＩウェーハは典型的に、トランジスタおよび他の能動デバイスが中に形成されるシリコンの薄層を含む上部部分と、底部バルクシリコンウェーハとの間に、電気絶縁埋め込み酸化物（ＢＯＸ）層を有する。
【背景技術】
【０００２】
いくつかの例では、能動デバイスおよび集積回路の処理のすべてが、ＳＯＩウェーハ上で実施される。薄いシリコン層とバルクシリコンウェーハとの間を電気的に分離する結果として、これらの能動デバイスは、バルクシリコンウェーハ上に直接製作される同等のデバイスよりも高い性能および低い電力で動作する傾向がある。他の例では、ＳＯＩウェーハの上部能動デバイス部分をハンドルウェーハに移転させるために、層移転プロセスが使用される。このプロセスでは、ＳＯＩウェーハの上部部分がハンドルウェーハに接合され、ＳＯＩウェーハのバルク基板およびＢＯＸ層が除去される。いくつかの例では、ハンドルウェーハは、たとえば米国特許第８，４６６，０３６号に記載されているように、寄生表面伝導（ｐａｒａｓｉｔｉｃ  ｓｕｒｆａｃｅ  ｃｏｎｄｕｃｔｉｏｎ）を抑制して、ハンドルウェーハ上の１つまたは複数のデバイスのＲＦ性能を向上させるために、能動デバイス層とハンドルウェーハのバルク基板との間に１つまたは複数のトラップリッチ層を含む。
ＳＯＩウェーハをベースとするデバイス製作技術は、多くの利点を提供するが、バルク半導体ウェーハと比較して高いＳＯＩウェーハのコストが、これらの製作方法の使用を、可能な半導体デバイス市場のほんのわずかな一部に制限している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，４６６，０３６号
【特許文献２】米国特許出願第１４／６３３，０２４号
【発明の概要】
【課題を解決するための手段】
【０００４】
いくつかの例では、基板を含む半導体ウェーハの上部部分に対して、トランジスタが作成される。このプロセスでは、トランジスタのゲートが構築され、トランジスタのソース領域およびドレイン領域が形成され、トランジスタのソース領域およびドレイン領域がアニールされる。ゲートが構築された後であるがトランジスタ上に絶縁体が形成される前に、トランジスタの下方にエッチストップ領域を形成するために、半導体ウェーハの上部部分内にエッチストップドーパントが注入される。トランジスタ上に絶縁体が形成される。絶縁体が形成された後に、半導体ウェーハにハンドルウェーハの上部表面が接合される。接合することの後に、半導体ウェーハの底部基板部分が除去される。このプロセスでは、半導体ウェーハの底部基板部分がエッチストップ領域までエッチングされる。
【０００５】
いくつかの例では、基板を含む半導体ウェーハの部分上に、被製作構造が作成される。被製作構造は、ゲート、ソース領域、およびドレイン領域を有するトランジスタを含む。トランジスタのゲートは、半導体ウェーハの該部分の表面上に形成され、トランジスタのソース領域およびドレイン領域は、半導体ウェーハの該部分内に形成される。半導体ウェーハの該部分内のトランジスタの下方にエッチストップ領域を形成するために、トランジスタのゲートおよび半導体ウェーハの該部分の表面を通じてエッチストップドーパントが注入される。このプロセスでは、ゲートが注入をマスクして、トランジスタのソース領域およびドレイン領域内に、トランジスタのチャネル領域内よりも深いインプラントを生じさせる。注入することの後に、トランジスタ上に絶縁体が形成される。絶縁体が形成された後に、被製作構造にハンドルウェーハが接合される。接合することの後に、半導体ウェーハの底部基板部分が除去される。このプロセスでは、半導体ウェーハの底部基板部分がエッチストップ領域までエッチングされる。
【０００６】
いくつかの例では、半導体構造が、平坦表面、および凹みを取り囲む周辺平坦領域のある反対表面を有する、半導体ウェーハの部分を含み、この場合、平坦表面と反対表面の周辺平坦領域との間の半導体ウェーハの該部分が、平坦表面と凹みとの間の半導体ウェーハの該部分よりも厚い。半導体構造は、半導体ウェーハの該部分の平坦表面上の被製作構造も含む。被製作構造は、ゲート、ソース領域、およびドレイン領域を有するトランジスタを含む。トランジスタのゲートは、半導体ウェーハの該部分内の平坦表面と凹みとの間にトランジスタのチャネルを生み出すために、平坦表面上に、凹みと位置整合して、かつ凹みとは反対側にあり、トランジスタのソース領域およびドレイン領域は、半導体ウェーハの該部分内の、平坦表面と反対表面の周辺平坦領域との間にある。半導体構造は、被製作構造の表面に接合されたハンドルウェーハも含む。
【図面の簡単な説明】
【０００７】
【図１】接合型半導体構造を製作する方法の一例の流れ図である。
【図２Ａ】半導体構造製作プロセスの一例における異なる段階においてエッチストップ層が注入された半導体構造の一例の模式図である。
【図２Ｂ】半導体構造製作プロセスの一例における異なる段階においてエッチストップ層が注入された半導体構造の一例の模式図である。
【図２Ｃ】半導体構造製作プロセスの一例における異なる段階においてエッチストップ層が注入された半導体構造の一例の模式図である。
【図３Ａ】異なる半導体材料層について深さの関数としてのインプラントイオン密度をシミュレーションしたものの概略図である。
【図３Ｂ】異なる半導体材料層について深さの関数としてのインプラントイオン密度をシミュレーションしたものの概略図である。
【図４】半導体構造の一例の模式図である。
【図５】半導体構造の一例の模式図である。
【図６】接合型半導体構造の一例の模式図である。
【図７Ａ】異なる処理段階後の接合型半導体構造の一例の模式図である。
【図７Ｂ】異なる処理段階後の接合型半導体構造の一例の模式図である。
【図７Ｃ】異なる処理段階後の接合型半導体構造の一例の模式図である。
【図８】図７Ａ〜図７Ｃの異なる処理段階後に形成された接合型半導体構造の一例の模式図である。
【図９】接合型半導体構造を製作する方法の一例の流れ図である。
【発明を実施するための形態】
【０００８】
以下の説明では、同様の要素を特定するために、同様の参照番号が使用される。さらに、図面は、例示的実施形態の主要な特徴を模式的に示すものである。図面は、実際の実施形態の必ずしもすべての特徴を描くものでもなく、描かれた要素の相対寸法を描くものでもなく、また原寸に比例しない。
【０００９】
本明細書に説明する例は、多くのデバイス製作応用分野におけるＳＯＩウェーハの必要性をなくすための、接合型半導体デバイス構造およびデバイス構造製作プロセスを提示する。いくつかの例では、バルク半導体ウェーハ上への能動デバイス構造の製作の間に、エッチストップ層がｉｎ  ｓｉｔｕで形成される。エッチストップ層は、能動デバイス構造がハンドルウェーハに接合される層移転プロセスにおいて、能動デバイス構造をバルク半導体ウェーハから分離できるようにする。これらの例は、高コストのＳＯＩウェーハを回避ながら、高性能および低電力の半導体デバイス（たとえば完全もしくは部分空乏型チャネル、または薄いチャネルのトランジスタ）の作製を可能にするものである。いくつかの例では、別途マスキング層を必要とすることなく、ゲートが、自己整合プロセスにおいてエッチストップ層インプラントをマスクして、ゲートの下にある完全空乏型チャネル、ならびにソース領域およびドレイン領域内のより深いインプラントを生み出す。いくつかの例は、さらなるコスト節減を達成するために、処理段階を組み合わせもする（たとえば、エッチストップインプラントとソースインプラントおよびドレインインプラントとを同時にアニールする）。
【００１０】
図１は、接合型半導体構造を製作する方法の一例を示す。この方法によれば、基板を含む半導体ウェーハの上部部分に対して、トランジスタが作成される（図１、ブロック１０）。このプロセスでは、トランジスタのゲートが構築され、トランジスタのソース領域およびドレイン領域が形成され、トランジスタのソース領域およびドレイン領域がアニールされる。ゲートが構築された後であるがトランジスタ上に絶縁体が形成される前に、トランジスタの下方にエッチストップ領域を形成するために、半導体ウェーハの上部部分内にエッチストップドーパントが注入される（図１、ブロック１４）。トランジスタ上に絶縁体が形成される（図１、ブロック１２）。トランジスタ上に絶縁体が形成された後に、半導体ウェーハにハンドルウェーハの上部表面が接合される（図１、ブロック１６）。半導体ウェーハの上部表面にハンドルウェーハが接合された後に、半導体ウェーハの底部基板部分が除去される（図１、ブロック１８）。このプロセスでは、半導体ウェーハの底部基板部分がエッチストップ領域までエッチングされる。
【００１１】
図２Ａ〜図２Ｃを参照すると、図１の方法では、半導体ウェーハ１９上にトランジスタ２０を作成するプロセス（図１、ブロック１０）は、（１）トランジスタ２０のゲート２２を構築すること（図２Ａ）、（２）トランジスタ２０のソース領域２４およびドレイン領域２６を形成すること（図２Ｂ）、ならびに（３）トランジスタ２０のソース領域２４およびドレイン領域２６をアニールすること（図２Ｃ）を含む。半導体ウェーハ１９は、バルクシリコンウェーハなどのバルク半導体ウェーハとすることができる。このプロセスでは、ゲート２２は典型的に、半導体ウェーハ１９の上部部分の上に形成され、ソース領域２４およびドレイン領域２６は典型的に、半導体ウェーハの上部部分内に形成される。
【００１２】
図２Ａを参照すると、トランジスタ２０のゲート２２は、半導体ウェーハ１９上に薄い絶縁体層２８（ゲート誘電体）を形成し、絶縁体層２８上に電気導体３０（ゲート電極）を形成することによって構築される。図示の例では、ゲート２２は、１対の誘電体スペーサ３２、３４も含む。いくつかの例では、絶縁体層２８は二酸化シリコンであり、電気導体３０はポリシリコンであり、半導体ウェーハ１９はバルクシリコン基板である。
【００１３】
図２Ｂを参照すると、ソース領域２４およびドレイン領域２６は、半導体ウェーハ１９内にドーパントを注入することによって形成される。いくつかの例では、半導体ウェーハ１９上にマスキング層が、ソース領域２４およびドレイン領域２６を画定するように堆積される。注入の間、ソース領域２４およびドレイン領域２６の注入は、マスキング層に開いた開口を通じて行われ、マスキング層は、その他の場所では、ゲート領域内および半導体ウェーハ１９の他の領域内のドーパントの注入を阻止する。このプロセスでは、誘電体スペーサ３２、３４が、ソース領域２４およびドレイン領域２６内のドーパントプロファイルを、深さの関数として、ゲート領域から遠ざけてテーパ状にするように、注入を調節する。
【００１４】
図２Ｃは、トランジスタ２０のソース領域２４およびドレイン領域２６がアニールされた後の半導体ウェーハ１９を示す。いくつかの例では、ソース領域２４およびドレイン領域２６をアニールし、それにより注入されたドーパント種を活性化するために、高速熱処理が実施される。いくつかの例では、高速熱処理は、６００℃〜１１００℃の範囲内のピーク温度における３０秒アニールを含む。
【００１５】
図２Ａ〜図２Ｃに示す例の各々は、エッチストップ領域３６を含む。エッチストップ領域３６を形成するために、多様な異なるドーパントが使用されてよい。いくつかの例では、エッチストップドーパントは、ゲルマニウム、炭素、ホウ素、窒素、アルゴン、酸素、およびシリコンのうちの１つまたは複数を含む。エッチストップドーパントは、トランジスタ２０を作成するプロセス内の多様な異なる段階において注入されてよい（図１、ブロック１４）。一般に、インプラント領域３６は、高温（たとえば６００℃を上回る温度）の熱処理段階のうちの１つまたは複数が完了した後で、トランジスタ２０上に絶縁体層（たとえばコンタクトガラス（ｃｏｎｔａｃｔ  ｇｌａｓｓ）などの層間誘電体層）が形成されてしまう（図１、ブロック１２）前に、形成されるべきである。このようにして、存立可能なエッチストップをもたらすべく目標深さのところに十分なピークドーパント濃度を維持するために、エッチストップドーパントの大幅な拡散が回避され得る。いくつかの例では、エッチストップ注入が、集積回路（ＩＣ）製作プロセスのフロントエンドオブザライン（ＦＥＯＬ）部分（すなわちＩＣ製作プロセスの、トランジスタ、コンデンサ、およびレジスタなどの個々のデバイスが半導体内にパターニングされる部分）の終り頃に実施される。
【００１６】
図２Ａ〜図２Ｂに示す例では、エッチストップドーパント３６は、ゲート２２が構築された後であるがトランジスタ２０のソース領域２４およびドレイン領域２６がアニールされる前に注入される（図１、ブロック１４）。たとえば、図２Ａに示すように、エッチストップドーパントは、ゲート２２が構築された後であるがトランジスタ２０のソース領域２４およびドレイン領域２６が形成される前に注入される（図１、ブロック１４）。対照的に、図２Ｂに描かれた例は、エッチストップドーパントが、トランジスタ２０のソース領域２４およびドレイン領域２６が注入された後であるがそれらがアニールされる前に注入される（図１、ブロック１４）様子を示す。図２Ｂの例では、トランジスタ２０のソース領域２４およびドレイン領域２６と注入されたエッチストップ領域３６とが通常、同時にアニールされる。
【００１７】
図２Ｃに示す例では、エッチストップドーパントは、トランジスタ２０のソース領域２４およびドレイン領域２６がアニールされた後であるが絶縁体（たとえば層間誘電体）が形成される（図１、ブロック１２）前に注入される（図１、ブロック１４）。本発明者らは、エッチストップ領域３６がエッチストップとして十分に機能するためにエッチストップドーパントが電気的に活性化（たとえばアニール）されなくてもよい、ということを見出した。
【００１８】
図示の例では、エッチストップドーパントは、ゲート２２が構築された後であるがトランジスタ上に絶縁体が形成される前に注入される。これらの例では、ゲートが注入をマスクして、トランジスタ２０のソース領域およびドレイン領域内に、トランジスタ２０のゲート２２の下にあるチャネル領域内よりも深いインプラントを生じさせ、非常に薄いチャネルをもつトランジスタが生み出されることを可能にしている。
【００１９】
別の例では、エッチストップドーパントは、ゲート２２が構築される前であるが犠牲酸化物層が形成された後に注入される。犠牲酸化物層はしばしば、ウェーハの分離プロセスの一環として使用される。その結果として、犠牲酸化物層は、デバイス、およびそれらのゲートが製作される前に形成される。犠牲酸化物層は一般に、ゲート酸化膜よりも高温において形成され、したがって、犠牲酸化物ステップの後に注入を行ってもやはり、高温ステップ後の注入という利点がある。加えて、注入が、ゲート酸化膜が形成される前に行われる場合、ゲート酸化膜を通じてイオンを注入する必要がないので、ゲート酸化膜に損傷を与える可能性が回避され得る。
【００２０】
この有益なエッチストップ領域トポロジの形成は、図３Ａおよび図３Ｂに示す異なる半導体材料について深さの関数としてのインプラントイオン密度をシミュレーションしたものの概略図によって、実証されている。具体的には、図３Ａは、シリコン基板のソース／ドレインエリア内にホウ素を注入した場合の、イオン密度深さ分布を示し、図３Ｂは、シリコン基板上の薄い二酸化シリコン層からなるゲートエリア内にホウ素を注入した場合の、イオン密度深さ分布を示す。図示の例では、図３Ａおよび図３Ｂに示す材料についてのイオン密度範囲はそれぞれ、４０４ｎｍおよび４９１ｎｍである。
【００２１】
図４は、ソースエリア／ドレインエリアおよびゲートエリアについてのイオン密度範囲を、ソースエリア４０、ゲートエリア４２、およびドレインエリア４４からなる半導体構造３８の概略図にマッピングしたものを示す。図４に示すように、（図２Ａ〜図２Ｃに示すエッチストップ領域３６に対応する）線４６によって描かれる半導体構造３８全体にわたるイオン密度範囲が、トランジスタのソースエリア４０およびドレインエリア４４内のより深いインプラント、ならびにトランジスタのゲートエリアの下にあるチャネル領域内のより浅いインプラントを生じさせる表面トポロジをたどっている。
【００２２】
図５を参照すると、トランジスタ２０が作成された（図１、ブロック１０）後に、トランジスタ上に絶縁体４８が形成される（図１、ブロック１２）。上述したように、絶縁体は通常、オルトケイ酸テトラエチル（ＴＥＯＳ）やコンタクトガラスなどの層間誘電体である。絶縁体４８は通常、相互接続層５０の一部であり、相互接続層５０はビアを含み、その中を、下にある能動および受動デバイスをメタライゼーション層ならびに他のオンチップデバイスおよびオフチップデバイスに接続するように金属相互接続が延在する。相互接続層５０上にさらなる相互接続層（図示せず）およびメタライゼーション層５２、５４が形成されてよい。
【００２３】
図６を参照すると、半導体ウェーハ１９上に能動および受動のデバイスおよび構造が形成された後に、結果として得られる半導体構造５６が次いで、半導体構造５６の上部部分をハンドルウェーハ６０に移転させるプロセスの一環として、ハンドルウェーハ６０の上部表面５８に接合されてよい（図１、ブロック１６）。
【００２４】
ハンドルウェーハ６０は通常、バルク半導体ウェーハ（たとえばシリコンウェーハ）であり、これは、さらなる層および構造を含んでいてもよく、含んでいなくてもよい。いくつかの例では、ハンドルウェーハ６０は、１つまたは複数の構造（たとえば空洞および他の構造的特徴部）、ならびにハンドルウェーハ６０内の寄生表面伝導を抑制して、半導体構造５６内に形成されたデバイスのＲＦ性能を向上させる、１つまたは複数のトラップリッチ層（ＴＲＬ）を含む。簡単に言えば、１つまたは複数のＴＲＬは、ハンドルウェーハ基板内の非線形寄生容量および寄生表面伝導を低減させる。一方、１つまたは複数の構造は、１つまたは複数のデバイスとハンドルウェーハ基板との間の誘電率を低減させ、抵抗率を増大させて、１つまたは複数のデバイスとハンドルウェーハ基板との間の容量性相互作用を低減させることによって、ハンドルウェーハ基板内の非線形応答の影響をさらに低減させる。ＴＲＬならびに誘電率低減および抵抗率増大用構造（ｐｅｒｍｉｔｔｉｖｉｔｙ  ｒｅｄｕｃｉｎｇ  ａｎｄ  ｒｅｓｉｓｔｉｖｉｔｙ  ｉｎｃｒｅａｓｉｎｇ  ｓｔｒｕｃｔｕｒｅ）の構造および動作に関するさらなる詳細は、参照により本明細書に組み込まれる、２０１５年２月２６日に出願された米国特許出願第１４／６３３，０２４号に記載されている。
【００２５】
ハンドルウェーハ６０の上部表面５８は通常、半導体構造５６の上部部分に、ウェーハ接合または他の層移転技法を使用して接合される。いくつかの例では、ハンドルウェーハ６０はその上部表面５８上に、ハンドルウェーハ６０を半導体構造５６の上部表面に接合するために使用される露出した接合層６２を含む。接合層６２は、１つまたは複数の絶縁体層とパッシベーション層との組合せから形成されてよい。いくつかの例では、接合層は、化学気相成長（ＣＶＤ）または熱酸化によって形成される酸化物層である。
【００２６】
半導体構造５６の上部部分にハンドルウェーハ６０が接合された（図１、ブロック１６）後に、半導体ウェーハ１９の底部基板部分（たとえば底部バルク部分）がエッチストップ領域３６まで除去される。いくつかの例では、図７Ａに示すように、半導体ウェーハ１９の底部基板部分６４を薄化するために、薄化プロセス（たとえば機械研削、機械研磨、高速湿式エッチング、プラズマエッチング、化学機械研磨、または他のウェーハ薄化プロセス）が使用される。他の例では、薄化プロセスは、上記の薄化プロセスのいずれかの組合せを含むことができる。具体的には、底部基板部分は、ウェーハ研削とそれに続くプラズマまたは湿式エッチングとの組合せを使用して薄化され得る。
【００２７】
薄化プロセスに続いて、図７Ｂに示すように半導体ウェーハ１９の残りの底部基板部分６４をエッチストップ領域３６までエッチングする化学エッチングプロセスがある。使用されるエッチングプロセスのタイプは、半導体ウェーハ１９の組成およびエッチストップ領域３６の組成に応じて変わる。一般に、エッチングプロセスは、半導体ウェーハ１９とエッチストップ領域３６との間で高い選択性があるべきである。いくつかの例では、半導体ウェーハは、バルクシリコンウェーハであり、エッチストップドーパントは、ゲルマニウム、炭素、窒素、アルゴン、酸素、およびホウ素のうちの１つまたは複数を含む。これらの例のいくつかでは、ＴＭＡＨ（水酸化テトラメチルアンモニウム）が、ドープシリコンに対して高い選択性を有し、したがって非ドープシリコン基板をエッチングし、ドープシリコンエッチストップ領域３６上で効果的にストップするので、バルクシリコンウェーハの底部部分をエッチングするために使用される。
【００２８】
半導体ウェーハの底部基板部分がエッチストップ領域３６まで除去された後に、図７Ｃに示すように、半導体ウェーハ１９の上部部分の底部側を露出させるために、エッチストップ領域３６がエッチングされる。エッチストップ領域３６のエッチングは通常、バルク半導体ウェーハ１９をエッチングするために使用されるエッチャントとは異なる化学的性質を有する異なるエッチャントを使用して行われる。半導体ウェーハがバルクシリコンウェーハであり、エッチストップドーパントがゲルマニウム、炭素、窒素、アルゴン、酸素、およびホウ素のうちの１つまたは複数を含む例では、ＨＮＡ（フッ化水素酸、硝酸、酢酸）が、高ドープシリコンをエッチングし、軽ドープシリコンに対して選択性があるので、エッチストップ領域３６をエッチングするために使用され得るエッチャントの一例である。
【００２９】
図７Ｃに示すように、エッチストップ領域３６をエッチングした後に、結果として得られる接合型半導体構造７８の上部部分のソース領域２４およびドレイン領域２６は、半導体ウェーハ１９の上部部分のゲート領域２２よりも厚い。この構造７８が、上述した有益な低電力および高性能のデバイス特性を可能にする。
【００３０】
図８を参照すると、エッチストップ領域３６がエッチングされた後に、半導体ウェーハ１９の上部部分の露出した底部側を覆ってパッシベーション層７０（たとえば誘電体層）が形成される。加えて、半導体ウェーハ１９の上部部分の露出した底部側に、トランジスタ２０用の接点７２、７４が形成される。図８に示す図には明らかに反映されていないが、接点７２、７４は、下方に構造を通って、ゲート２２の下にある、ソース領域２４とドレイン領域２６との間の導電経路の外側にある面内に延在する。描かれているように、接点７２、７４は、デバイスの相互接続層まで延在し、その層内の導電材料からなる最下層に接触する。いくつかの例では、この導電材料からなる最下層は、それが関連プロセスにおけるメタライゼーションの第１の層であることを指示するために、「メタル１」と呼ばれる。あるいは、接点７２、７４は、ソース領域２４およびドレイン領域２６内で終結することもできる。それらの状況では、接点は、ソース領域２４とドレイン領域２６との間の導電経路によって占有される面と同じ面内にあることもでき、接点が相互接続層まで延在する手法に関して先に述べたように、その面の外側にあることもできる。
【００３１】
図９は、図７Ｃに示す接合型半導体構造７８を製作する別の方法の一例を示す。この方法によれば、基板を含む半導体ウェーハ１９の部分上に、被製作構造５６が作成される（図９、ブロック８０）。被製作構造は、ゲート２２、ソース領域２４、およびドレイン領域２６を有するトランジスタ２０を含む。トランジスタ２０のゲート２２は、半導体ウェーハ１９の該部分の表面上に形成され、トランジスタ２０のソース領域２４およびドレイン領域２６は、半導体ウェーハ１９の該部分内に形成される。半導体ウェーハ１９の該部分内のトランジスタ２０の下方にエッチストップ領域３６を形成するために、トランジスタ２０のゲート２２および半導体ウェーハ１９の該部分の表面を通じてエッチストップドーパントが注入され、この場合、ゲート２２が注入をマスクして、トランジスタ２０のソース領域２４およびドレイン領域２６内に、トランジスタ２０のチャネル領域内よりも深いインプラントを生じさせる（図９、ブロック８２）（たとえば図２Ａ〜図２Ｃ参照）。エッチストップドーパントを注入した後に、トランジスタ２０上に絶縁体４８が形成される（図９、ブロック８４）（たとえば図５参照）。絶縁体４８が形成された後に、被製作構造５６にハンドルウェーハ６０が接合される（図９、ブロック８６）（たとえば図６参照）。被製作構造５６にハンドルウェーハ６０が接合された後に、半導体ウェーハ１９の底部基板部分が除去される（図９、ブロック８８）。底部基板部分を除去するプロセスは、半導体ウェーハ１９の底部基板部分をエッチストップ領域３６までエッチングすることを含む（たとえば図７Ａ〜図７Ｃ参照）。
【符号の説明】
【００３２】
１９  バルク半導体ウェーハ
２０  トランジスタ
２２  ゲート、ゲート領域
２４  ソース領域
２６  ドレイン領域
２８  絶縁体層
３０  電気導体
３２  誘電体スペーサ
３４  誘電体スペーサ
３６  ドープシリコンエッチストップ領域、インプラント領域、エッチストップドーパント
３８  半導体構造
４０  ソースエリア
４２  ゲートエリア
４４  ドレインエリア
４６  線
４８  絶縁体
５０  相互接続層
５２  メタライゼーション層
５４  メタライゼーション層
５６  半導体構造、被製作構造
５８  上部表面
６０  ハンドルウェーハ
６２  接合層
６４  底部基板部分
７０  パッシベーション層
７２  接点
７４  接点
７８  接合型半導体構造
【図１】
2018522397.tif 000003
【図２Ａ】
2018522397.tif 000004
【図２Ｂ】
2018522397.tif 000005
【図２Ｃ】
2018522397.tif 000006
【図３Ａ】
2018522397.tif 000007
【図３Ｂ】
2018522397.tif 000008
【図４】
2018522397.tif 000009
【図５】
2018522397.tif 000010
【図６】
2018522397.tif 000011
【図７Ａ】
2018522397.tif 000012
【図７Ｂ】
2018522397.tif 000013
【図７Ｃ】
2018522397.tif 000014
【図８】
2018522397.tif 000015
【図９】
2018522397.tif 000016
【手続補正書】
【提出日】平成29年11月2日(2017.11.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板を備えるバルク半導体ウェーハの、半導体表面を含む上部部分に対して、トランジスタを作成するステップであって、前記半導体表面上に前記トランジスタのゲートを構築するステップ、前記トランジスタのソース領域およびドレイン領域を形成するステップ、ならびに前記トランジスタの前記ソース領域および前記ドレイン領域をアニールするステップを含む、作成するステップと、
前記トランジスタ上に絶縁体を形成するステップと、
前記ゲートが構築された後であるが前記絶縁体が形成される前に、前記トランジスタの下方にエッチストップ領域を形成するために、前記半導体ウェーハの前記上部部分内にエッチストップドーパントを注入するステップと、
前記絶縁体が形成された後に、前記半導体ウェーハにハンドルウェーハの上部表面を接合するステップと、
接合する前記ステップの後に、前記半導体ウェーハの底部基板部分を除去するステップであって、前記ソース領域と前記ドレイン領域との間に延在する凹みを形成するために前記半導体ウェーハの前記底部基板部分を前記エッチストップ領域までエッチングするステップを含む、除去するステップと
を含む、方法。
【請求項２】
注入する前記ステップが、前記トランジスタの前記ソース領域および前記ドレイン領域がアニールされる前に実施される、請求項１に記載の方法。
【請求項３】
前記トランジスタの前記ソース領域および前記ドレイン領域と前記注入されたエッチストップドーパントとが同時にアニールされる、請求項２に記載の方法。
【請求項４】
注入する前記ステップが、前記トランジスタの前記ソース領域および前記ドレイン領域が形成される前に実施される、請求項１に記載の方法。
【請求項５】
前記ゲートが前記注入をマスクして、前記トランジスタの前記ソース領域および前記ドレイン領域内に、前記トランジスタのチャネル領域内よりも深いインプラントを生じさせ、
前記チャネル領域が、前記トランジスタの前記ゲートの下方、かつ前記半導体ウェーハの前記上部部分内にある、
請求項４に記載の方法。
【請求項６】
前記半導体ウェーハの前記底部基板部分を前記エッチストップ領域までエッチングする前記ステップが、前記半導体ウェーハの前記上部部分の裏側に、前記トランジスタの前記チャネル領域と位置整合した前記凹みを形成する、
請求項５に記載の方法。
【請求項７】
構築する前記ステップが、ゲート誘電体の上にゲート電極を形成するステップを含む、請求項１に記載の方法。
【請求項８】
接合する前記ステップの前に、前記トランジスタを前記半導体ウェーハ上に形成された１つまたは複数の他のデバイスと電気的に相互接続するステップ
をさらに含む、請求項１に記載の方法。
【請求項９】
除去する前記ステップの後に、前記半導体ウェーハの前記上部部分の底部側を露出させるために、前記エッチストップ領域をエッチングするステップ
をさらに含み、
除去する前記ステップおよびエッチングする前記ステップが、異なる化学的性質をもつ２つのエッチャントの組を使用して行われる、
請求項１に記載の方法。
【請求項１０】
エッチングする前記ステップの後に、前記半導体ウェーハの前記上部部分の前記ソース領域および前記ドレイン領域が、前記半導体ウェーハの前記上部部分の前記ゲート領域よりも厚い、
請求項９に記載の方法。
【請求項１１】
前記エッチストップ領域をエッチングした後に、前記半導体ウェーハの前記上部部分の前記露出した底部側を覆ってパッシベーション層を形成するステップ
をさらに含む、請求項９に記載の方法。
【請求項１２】
前記エッチストップ領域をエッチングした後に、前記半導体ウェーハの前記上部部分の前記露出した底部側に、前記トランジスタ用の接点を形成するステップ
をさらに含む、請求項９に記載の方法。
【請求項１３】
前記半導体ウェーハが、バルクシリコンウェーハである、請求項１に記載の方法。
【請求項１４】
前記エッチストップドーパントが、ゲルマニウム、炭素、窒素、アルゴン、酸素、およびホウ素のうちの１つまたは複数を備える、請求項１３に記載の方法。
【請求項１５】
前記ハンドルウェーハが、トラップリッチ層を備える、請求項１に記載の方法。
【請求項１６】
基板を備えるバルク半導体ウェーハの、半導体表面を含む部分上に、ゲート、ソース領域、およびドレイン領域を備えるトランジスタを備えた被製作構造を作成するステップであって、前記トランジスタの前記ゲートが、前記半導体ウェーハの前記部分の前記半導体表面上に形成され、前記トランジスタの前記ソース領域および前記ドレイン領域が、前記半導体ウェーハの前記部分内に形成される、ステップと、
前記半導体ウェーハの前記部分内の前記トランジスタの下方にエッチストップ領域を形成するために、前記トランジスタの前記ゲートおよび前記半導体ウェーハの前記部分の前記半導体表面を通じてエッチストップドーパントを注入するステップであって、前記ゲートが前記注入をマスクして、前記トランジスタの前記ソース領域および前記ドレイン領域内に、前記トランジスタのチャネル領域内よりも深いインプラントを生じさせる、ステップと、
注入する前記ステップの後に、前記トランジスタ上に絶縁体を形成するステップと、
前記絶縁体が形成された後に、前記被製作構造にハンドルウェーハを接合するステップと、
接合する前記ステップの後に、前記半導体ウェーハの底部基板部分を除去するステップであって、前記ソース領域と前記ドレイン領域との間に延在する凹みを形成するために前記半導体ウェーハの前記底部基板部分を前記エッチストップ領域までエッチングするステップを含む、除去するステップと
を含む、方法。
【請求項１７】
作成する前記ステップが、前記半導体ウェーハの、前記トランジスタの前記ソース領域および前記ドレイン領域に対応する部分をドープするステップを含み、注入する前記ステップが、ドープする前記ステップの前に実施される、請求項１６に記載の方法。
【請求項１８】
前記半導体ウェーハの前記ドープされた部分と前記注入されたエッチストップドーパントとを同時にアニールするステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
作成する前記ステップが、前記半導体ウェーハの、前記トランジスタの前記ソース領域および前記ドレイン領域に対応する部分をドープするステップ、および前記半導体ウェーハの前記ドープした部分をアニールするステップを含み、注入する前記ステップが、前記トランジスタの前記ソース領域および前記ドレイン領域がアニールされる前に実施される、請求項１６に記載の方法。
【請求項２０】
除去する前記ステップの後に、前記半導体ウェーハの、凹みを取り囲む周辺平坦領域を有する前記部分の表面を露出させるために、前記エッチストップ領域をエッチングするステップ
をさらに含む、請求項１６に記載の方法。
【請求項２１】
前記ソース領域および前記ドレイン領域を形成する前記ステップが、前記ソース領域および前記ドレイン領域のプロファイルが反対方向に前記ゲート領域から遠ざかってテーパ状になるように、それぞれのソースドーパントおよびドレインドーパントの注入を調節するステップを含む、請求項１に記載の方法。
【請求項２２】
前記トランジスタの前記ゲートならびに前記ソース領域および前記ドレイン領域に関連するイオン密度範囲が、形状の点で、前記エッチストップ領域と一致する、請求項１に記載の方法。
【国際調査報告】
2018522397.tif 000017
2018522397.tif 000018