(57)【要約】クローバ電流のディスチャージを消去または低減する間にメモリ動作速度を増加するためにビットラインプリチャージングとセンスアンププリチャージングを独立して制御する疑似デュアルポート（ＰＤＰ）  ＳＲＡＭのようなＰＤＰメモリが提供される。
2018522362.tif 000002
【特許請求の範囲】
【請求項１】
ビットラインのペアと、
ビットラインプリチャージ信号のアサーションに応答して前記ビットラインのペアをプリチャージするように構成されたビットラインプリチャージ回路と、
リードマルチプレクサ信号のアサーションに応答してセンスアンプの入力ノードのペアに前記ビットラインのペアを選択的に結合するように構成されるリードマルチプレクサと、
センスアンププリチャージ信号のアサーションに応答して前記センスアンプの前記入力ノードのペアをプリチャージするためのセンスアンププリチャージ回路と、
読取動作の期間にセンスイネーブル信号がアサートされる間に生じる第１のメモリクロックの立下りエッジに応答して前記ビットラインプリチャージ信号をアサートし、前記センスイネーブル信号の立下りエッジに応答して前記センスアンププリチャージ信号をアサートするように構成される制御信号発生器と、
を備えるメモリ。
【請求項２】
前記制御信号発生器はさらに前記第１のメモリクロックの立ち上がりエッジに応答して前記ビットラインプリチャージ信号をデアサートするように構成される、請求項１のメモリ。
【請求項３】
前記第１のメモリクロックはシステムクロックの立ち上がりエッジおよび自己タイミング立下りエッジに応答する立ち上がりエッジを有するバンクメモリクロックを備える、請求項２のメモリ。
【請求項４】
前記制御信号発生器は前記ビットラインプリチャージ信号を生成するために前記第１のメモリクロックを遅延するように構成されたインバーターのシリアルチェーンを備える、請求項２のメモリ。
【請求項５】
前記インバーターのシリアルチェーンはインバーターのシリアルペアを備える、請求項４のメモリ。
【請求項６】
前記制御信号発生器はさらに第２のメモリクロックに立ち上がりエッジに応答して前記センスアンププリチャージ信号をデアサートするように構成された請求項１のメモリ。
【請求項７】
前記第２のメモリクロックは読取クロックを備える、請求項６のメモリ。
【請求項８】
前記制御信号発生器は、
遅延されたセンスイネーブル信号を生成するために前記センスイネーブル信号を遅延するように構成されたインバーターのシリアルチェーンと、
前記センスアンププリチャージ信号を生成するために前記遅延されたセンスイネーブル信号と前記読取クロックを処理するように構成されたロジックゲートと、
を備える、請求項７のメモリ。
【請求項９】
前記ロジックゲートは、ＮＯＲゲートを備え、前記制御信号発生器はさらに前記センスアンププリチャージ信号を生成するために前記ＮＯＲゲートからの出力信号を反転するためのインバーターを備える、請求項８のメモリ。
【請求項１０】
前記ビットラインプリチャージ回路はソースが電源ノードに結合されドレインがビットラインの真のラインに結合された第１のＰＭＯＳトランジスタを備え、前記ビットラインプリチャージ回路はさらにソースが前記電源ノードに結合されドレインが前記ビットラインの残りのコンプリメントラインに結合された第２のＰＭＯＳトランジスタを備え、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタは各々ゲートが前記ビットラインプリチャージ信号により駆動されるように構成される、請求項１のメモリ。
【請求項１１】
前記センスアンププリチャージ回路はソースが電源ノードに結合されドレインが前記入力ノードの第１のラインに結合された第１のＰＭＯＳトランジスタを備え、前記ビットラインプリチャージ回路はさらにソースが前記電源ノードに結合されドレインが前記入力ノードの残りの第２のノードに結合された第２のＰＭＯＳトランジスタを備え、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタは各々ゲートが前記センスアンププリチャージ信号により駆動されるように構成される、１のメモリ。
【請求項１２】
前記センスアンプはクロスカップリングされたインバーターのペアを備える、請求項１のメモリ。
【請求項１３】
前記センスアンプはさらにグラウンドと前記クロスカップリングされたインバーターのグラウンドノードとの間に結合された電流ソーストランジスタを備え、前記電流ソーストランジスタはゲートが前記センスイネーブル信号により駆動されるように構成される、請求項１２のメモリ。
【請求項１４】
前記電流ソーストランジスタはＮＭＯＳトランジスタを備える、請求項１３のメモリ。
【請求項１５】
入力ノードの両端に電圧差を形成するために読取動作の期間にセンスアンプに関する入力ノードの対応するペアにビットラインのペアを結合することと、
前記センスアンプに前記電圧差を検出させるために前記読取動作の期間にセンスアンプアサーション期間にセンスイネーブル信号をアサートすることと、
前記読取動作における前記センスアンプアサーション期間の間に、前記入力ノードのペアから前記ビットラインのペアを絶縁する間前記ビットラインをプリチャージすることと、
前記センスアンプイネーブルアサーション期間の完了後に、前記入力ノードのペアから前記ビットラインのペアを絶縁する間に前記入力ノードのペアをプリチャージすることと、
を備える、方法。
【請求項１６】
前記ビットラインをプリチャージすることはメモリクロックの立下りエッジに応答して前記ビットラインをプリチャージすることを備える、請求項１５の方法。
【請求項１７】
前記メモリクロックはバンククロックを備える、請求項１６の方法。
【請求項１８】
前記入力ノードのペアをプリチャージすることは前記センスイネーブル信号の立下りエッジに応答する、請求項１５の方法。
【請求項１９】
ビットラインのペアと、
ビットラインプリチャージ信号のアサーションに応答して前記ビットラインのペアをプリチャージするように構成されたビットラインプリチャージ回路と、
リードマルチプレクサ信号のアサーションに応答してセンスアンプの入力ノードの対応するペアに前記ビットラインのペアを選択的に結合するように構成されたリードマルチプレクサと、
センスアンププリチャージ信号のアサーションに応答して前記センスアンプの前記入力ノードのペアをプリチャージするセンスアンププリチャージ回路と、
メモリクロックの立下りエッジの遅延されたバージョンに応答して前記ビットラインプリチャージ信号をアサートし、前記メモリクロックの立ち上がりエッジの遅延されたバージョンに応答して前記ビットラインプリチャージ信号をデアサートする第１の手段と、
センスイネーブル信号の立下りエッジの遅延されたバージョンに応答して前記センスアンププリチャージ信号をアサートする第２の手段と、
を備えたメモリ。
【請求項２０】
複数のＳＲＡＭビットセルと、および
対応する複数のワードラインをさらに備えた請求項１９のメモリ。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]この出願は２０１５年６月１９日に出願された米国特許出願第１４／７４５，２１６の優先権を主張する。
【技術分野】
【０００２】
[0002]この出願は独立したビットラインとセンスアンププリチャージ(independent bit line and sense amplifier precharging)を有する疑似デュアルポート（ＰＤＰ）メモリに関する。
【背景技術】
【０００３】
[0003]デュアルポートスタティックランダムアクセスメモリ（ＳＲＡＭ）セルは少なくとも８つのトランジスタを必要とする。対照的に伝統的なシングルポートＳＲＡＭセルは６つのトランジスタのみを必要とする。シングルポートＳＲＡＭセルに比べて、デュアルポートＳＲＡＭセルはさらなるポートに適合するために２つの余分なアクセストランジスタを必要とする。したがって、シングルポートＳＲＡＭは実質的にデュアルポートＳＲＡＭより高密度(denser)なので、２つの別個のポートを表すために伝統的なＳＲＡＭのシングルポートが時分割多重された「疑似デュアルポート」(pseudo-dual-port)（ＰＤＰ）ＳＲＡＭｓが開発された。
【０００４】
[0004]疑似デュアルポートＳＲＡＭはより高密度であるけれども、この改良された密度は、実際のデュアルポートＳＲＡＭの２つのポートをシミュレートするために２つのアクセスサイクルに１つのクロックサイクルが適合しなければならないというより遅い動作を犠牲にして生じる。アクセスポートの結果として生じる多重化はセンスアンプに対してタイミング要求を発行する。(places timing demands)。密度を増加させるために伝統的なデュアルポートＳＲＡＭｓの代替としてそれらが使用できるようにＰＤＰ  ＳＲＡＭｓの動作速度を増加させることが望ましい。
【０００５】
[0005]したがって、増大された動作速度を有するＰＤＰ  ＳＲＡＭｓに関する技術的必要性がある。
【発明の概要】
【０００６】
[0006]電圧モードセンスアンプに関する入力ノードの対応するペアにリードマルチプレクサを介してビットラインペアが結合するＰＤＰ  ＳＲＡＭが提供される。リードマルチプレクサ信号がアサート(assert)されたかどうかに応じて、リードマルチプレクサはセンスアンプ入力ノードをビットラインのペアに結合するかまたは入力ノードのペアをビットラインのペアから絶縁する。リードマルチプレクサはビットラインプリチャージ回路とセンスアンププリチャージ回路との間のビットラインに結合する。ビットラインプリチャージ回路はビットラインプリチャージ制御信号のアサーション(assertion)に応答してビットラインをプリチャージするように構成される。同様に、センスアンププリチャージ回路はセンスアンププリチャージ信号のアサーションに応答して入力ノードのペアをプリチャージするように構成される。読取動作に関するセンスイネーブル信号のアサーションにセンスアンプがまだ応答している間にビットラインプリチャージ制御信号をアサートすることにより書込み動作に関するビットラインプリチャージをトリガする。リードマルチプレクサによりセンスアンプがビットラインから絶縁されている間にビットラインプリチャージが生じる。センスイネーブル信号アサーションの完了後、制御信号発生器はセンスアンププリチャージ信号をアサートする。
【０００７】
[0007]センスアンプが読取動作をまだ終了している間に結果として生じるＰＤＰ  ＳＲＡＭは有利にビットラインの書込み動作プリチャージングを開始することができる。特に、センスイネーブル信号のアサーションにセンスアンプがまだ応答している間にビットラインのプリチャージングが生じる。センスアンププリチャージングはビットラインプリチャージングから分岐されるので増大された速度は増大された電力消費を犠牲にして生じるわけではない。特に、センスアンプ入力ノードはセンスイネーブル信号がもはやアサートされなくなるまでプリチャージされない。この態様において、次の書き込み動作に関するセンスアンププリチャージの期間にクローバ（crowbar）電流のディスチャージは大いに低減されるかまたは消去される。これらの有利な特徴は、以下の例となる実施形態に関連してより良く認識され得る。
【図面の簡単な説明】
【０００８】
【図１】[0009]図1は、開示の一実施形態に従うＰＤＰ  ＳＲＡＭの回路図である。
【図２】[0010]図２は図１のＰＤＰ  ＳＲＡＭにおける様々な信号に関するタイミング図である。
【図３】[0011]図３は図１のＰＤＰ  ＳＲＡＭに関するビットラインおよびセンスアンププリチャージ信号に関する制御信号発生器の回路図である。
【図４】[0012]図４は、本開示の一実施形態に従うＰＤＰ  ＳＲＡＭに関する動作の方法に関するフローチャートである。
【０００９】
[0013]この開示の実施形態およびそれらの利点は以下の詳細な記述を参照することにより最もよく理解される。類似の参照符号は図の１つまたは複数に示された類似のエレメントを識別するために使用されることが理解されたい。
【発明の詳細な説明】
【００１０】
[0014]図面に戻ると、独立に制御されたビットラインプリチャージングとセンスアンプ入力ノードプリチャージングを有する例示ＰＤＰ  ＳＲＡＭ１００が図１に示される。ビットライン（ＢＬ）１０１およびコンプリメントビットライン（ＢＬＢ）１０２はビットセル０乃至ビットセル２５６の範囲のビットセルの列(column)に関するビットラインのペアを形成する。従って、所定の１ビットセルが対応するワードラインのアサーションを介してビットラインのペアに結合可能なように複数のビットセルに対応する２５６のワードライン（図示せず）がある。代替実施形態において、１つのカラム内のビットセルの数、それゆえ対応するワードラインの数はＰＤＰ  ＳＲＡＭ１００に示されているもの以上または未満であり得ることが理解されるであろう。ＰＤＰ機能性を提供するために、ＰＤＰ  ＳＲＡＭ１００はここにおいてさらに述べるシステムクロックの１サイクルのような１クロックサイクルで読取動作または書込み動作を完了する。リードサイクルの前に、ビットラインはビットラインプリチャージ回路１１０によりメモリ電源電圧ＶＤＤにプリチャージされる。このプリチャージはまたビットラインの条件づけ(conditioning)として示されることができる。ビットラインプリチャージ回路１１０はそのソースがメモリパワーサプライノードに結合され、そのドレインが真(true)のビットライン１０１に結合されたＰＭＯＳトランジスタＰ１を含むことができる。同様に、ビットラインプリチャージ回路１１０はそのソースがメモリパワーサプライに結合されそのドレインがコンプリメント(complement)ビットライン１０２に結合されたＰＭＯＳトランジスタＰ２を含むことができる。アクティブロービットラインプリチャージ信号（ＰＲＥ＿Ｎ＿ＢＬ）１６０はリードサイクルの前のリードプリチャージ期間にこれらのトランジスタをオンにするためにトランジスタＰ１およびＰ２のゲートを駆動する。さらに、ビットラインプリチャージ信号１６０はまたライトサイクルの前にビットラインをプリチャージするためにロウ(low)にプル(pulled)される。プリチャージングの期間に両方のビットラインの電圧を等価に維持するために、ビットラインプリチャージ信号１６０は１つのドレイン／ソース端子が真のビットライン１０１に結合され、残りのドレイン／ソース端子がコンプリメントビットライン１０２に結合されたＰＭＯＳトランジスタＰ３のゲートを駆動する。
【００１１】
[0015]リードサイクルの期間に、適切なワードラインはリードワードラインアサーション期間にアサートされるので、対応するビットセルはその記憶されたバイナリコンテンツに応答してビットライン両端間の電圧差を作り出すことができる。このリードワードラインアサーション期間はワードラインが書込み動作に関してアサートされる次の期間と異なる期間を有することができる。代替的にこれらの期間は同じであり得る。ワードライン電圧がアサートされる読取動作において、ビットラインの１つはアクセスされたビットセルによりＶＤＤに維持され、同様に残りのビットラインはグラウンドへディスチャージされる。それは、アクセスされたビットセルにより残りのビットラインが完全にディスチャージされるようにワードラインがアサートされる期間にリードワードラインアサーション期間を拡張するのにあまりにも遅くかつ多くの電力を消費するであろう。そのかわり、リードワードラインアサーション期間は、リードワードラインアサーション期間の完了時に残りのビットラインが部分的にのみグラウンドにディスチャージするような期間を有する。
【００１２】
[0016]ワードラインアサーション期間の終わりで、リードマルチプレクサ１１５は入力ノード１４０および１４５のペアからセンスアンプ１２５へのビットラインを絶縁する。リードマルチプレクサ１１５はセンスアンプ入力ノード１４０および１４５からのビットラインを絶縁するためにメモリ電源電圧ＶＤＤに対してハイ(high)にデアサート(de-asserted)されるアクティブロウリードマルチプレクサ制御信号（ＲＭ）１５０に応答する。リードマルチプレクサ１１５はソースが真のビットライン１０１に結合されドレインがセンスアンプ入力ノード１４０に結合されたＰＭＯＳトランジスタＰ９を含む。同様に、リードマルチプレクサ１１５はソースがコンプリメントビットライン１０２に結合されドレインがセンスアンプ入力ノード１４５に結合されたＰＭＯＳトランジスタＰ１０を含む。リードマルチプレクサ制御信号１５０がメモリ電源電圧ＶＤＤに対してデアサートされる（アクティブロー信号として）とトランジスタＰ９とＰ１０が完全にオフとなってセンスアンプ入力ノード１４０および１４５をそれぞれのビットラインから絶縁するようにリードマルチプレクサ制御信号１５０がトランジスタＰ９およびＰ１０のゲートを駆動する。この絶縁はビットラインのプリチャージングおよびセンスアンプ入力ノードのプリチャージングの期間に生じる。反対に、この絶縁は、トランジスタＰ９とＰ１０が完全にオンとなるようにリードマルチプレクサ制御信号１５０をアサートすることによりリードワードラインアサーションの期間に中断される(broken)。
【００１３】
[0017]センスアンププリチャージ回路１２０は読取動作のためのワードライン電圧のアサーションの前にセンスアンプ入力ノード１４０および１４５をプリチャージする。センスアンププリチャージ回路１２０はまた３つのＰＭＯＳトランジスタを含むことができるという意味においてセンスアンププリチャージ回路１２はビットラインプリチャージ回路１１０に類似する。センスアンププリチャージ回路１２０内のＰＭＯＳトランジスタＰ４はメモリ電源ノードに結合されたソースとセンスアンプ入力ノード１４０に結合されたドレインを有する。同様に、ＰＭＯＳトランジスタＰ５はそのソースがメモリ電源ノードに結合されドレインがセンスアンプ入力ノード１４５に結合される。センスアンププリチャージ回路１２０内のＰＭＯＳトランジスタＰ６は１つのドレイン／ソース端子がセンスアンプ入力ノード１４０に結合され残りのドレイン／ソース端子がセンスアンプ入力ノード１４５に結合され、これらのノードが等価にプリチャージされることを保証する。センスアンププリチャージ制御信号１６５がメモリ電源電圧ＶＤＤにデアサートされるときトランジスタＰ４、Ｐ５、Ｐ６がオフになるように、アクティブロウセンスアンププリチャージ信号（ＰＲＥ＿Ｎ＿ＳＥ）１６５はこれらのトランジスタのゲートを駆動する。反対に、センスアンププリチャージ信号１６５がグラウンドにアサートされるときトランジスタＰ４、Ｐ５、およびＰ６は完全にスイッチオンされる。
【００１４】
[0018]センスアンプ１２５は入力ノード１４０および１４５により駆動される２つのクロスカップリングされた(cross-coupled)インバーターを含む電圧モードセンスアンプを備える。第１のインバーターはゲートがセンスアンプ入力ノード１４５に結合されたＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＭ１のシリアルスタック(serial stack)を備える。トランジスタＰ７のソースはメモリ電源ノードに結合され一方そのドレインはトランジスタＭ１のドレインに結合される。トランジスタＭ１のソースは次には、そのソースがグラウンドに結合され電流ソーストランジスタＭ３のドレインに結合する。さらに、トランジスタＰ７とＭ１のドレインはセンスアンプ入力ノード１４０に結合される。第２のインバーターはゲートがセンスアンプノード１４０に結合されドレインがセンスアンプ入力ノード１４５に結合されたＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＭ２のシリアルスタックを備える。トランジスタＰ８のソースはメモリ電源ノードに結合しそのドレインはトランジスタＭ２のドレインに結合する。トランジスタＭ１に関するカップリングと同様に、トランジスタＭ２のソースは電流ソースＮＭＯＳトランジスタＭ３のドレインに結合する。トランジスタＭ３はアクティブ−ハイ(active-high)センスイネーブル信号１５５が電源電圧ＶＤＤにアサートされるとバイアス電流を導通するようにセンスイネーブル信号（ＳＥ）１５５は電流ソーストランジスタＭ３のゲートを駆動する。センスアンプ１２５によるビット決定に関して、インバーター１３０はセンスアンプ出力信号（ＳＡ＿ＯＵＴ）を形成するために入力ノード１４０の電圧を反転する。同様に、インバーター１３５はコンプリメントセンスアンプ出力信号（ＳＡ＿ＯＵＴＢ）を形成するために入力ノード１４５の電圧を反転する。
【００１５】
[0019]センスイネーブル信号１５５は、リードワードラインアサーション期間の終わり附近でメモリ電源電圧ＶＤＤにアサートされる。センスイネーブル信号１５５のアサーションで、アクセスされたビットセルのバイナリコンテンツに応答してビットラインの両端に差動電圧が作られたであろう。センスイネーブル信号１５５のアサーションの期間にリードマルチプレクサ制御信号１５０はメモリ電源電圧ＶＤＤに対してハイにデアサートされ、センスアンプ入力ノードをそれぞれのビットラインから絶縁するであろう。このとき、センスアンプ入力ノードの１つは従って、アクセスされたビットセルのバイナリコンテンツに応じてメモリ電源電圧ＶＤＤからわずかにディスチャージされるであろう。たとえば、センスアンプ入力ノード１４０がディスチャージされたノードであると仮定する。次にトランジスタＭ２はトランジスタＭ１に比較してオフになる傾向があるであろう。クロスカップリングされたインバーターを介したフィードバックは次に、センスアンプノード１４５がメモリ電源電圧ＶＤＤにチャージされたままである間センスアンプノード１４５はグラウンドにディスチャージされるようにトランジスタＭ１を介して全体的に操作する(steer)するために電流ソーストランジスタＭ３によりすべてのテール電流(tail current)を生成せしめる。センスアンプ出力信号ＳＡ＿ＯＵＴは次にＶＤＤに高く変動し(swing high)、一方コンプリメントセンスアンプ出力信号ＳＡ＿ＯＵＴＢはグラウンドにディスチャージされたままである。これらのセンスアンプ出力のコンプリメントは、差動ビットライン電圧がノード１４０に比べてセンスアンプ入力ノード１４５のわずかなディスチャージを生じさせるようにアクセスされたビットセル内のコンプリメンタリバイナリ状態に対して生じる。アクセスされたビットセルに対するバイナリコンテンツにかかわらず、センスイネーブル信号１５５は次に読取動作を終了するためにセンスアンプ出力信号の作成の後でリリースされる。
【００１６】
[0020]一般的なメモリにおける読取動作に関して、ビットラインプリチャージングとセンスアンププリチャージングのタイミングは多少の課題を呈示する。特に、ビットライントセンスアンププリチャージングに関して共通の制御信号を使用することが一般的であった。動作速度を増加させるために、書込み動作のためのビットラインプリチャージングは、先行する読取動作に対してワードラインアサーションがリリースされるとすぐに始める必要がある。しかし、センスイネーブル信号１５５のアサーションはワードラインがリリースされた後多少の時間継続する。センスイネーブル信号のアサーションの期間にトランジスタＭ１またはＭ２の１つが導通している間にセンスアンププリチャージ信号１６５がアサートされる場合、クロスバー(crossbar)電流は次に、トランジスタＭ１およびＭ２の１つの導通を介してさらに電流ソーストランジスタＭ３を介してグラウンドにディスチャージされる。従って、共通のプリチャージ制御信号の実施形態では速度対電力消費に関してある妥協(compromise)に到達しなければならない。センスイネーブル信号１５５がまだアサートされている間にビットラインをプリチャージすることは動作スピードを増加させるがセンスアンプ入力ノードの同時プリチャージングにより生成されたクローバ(crowbar)電流を介して電力を消費する。反対に、ビットラインとセンスアンプ入力ノードをプリチャージするためにセンスイネーブル信号１５５がリリースされた後まで待つことは、クローバ(crowbar)電流ディスチャージを低減することに関して電力を節約するがメモリ動作速度を遅くする。
【００１７】
[0021]クローバ電流のディスチャージを消去または極度に低減しながらメモリ動作速度を増加させるために、センスアンププリチャージ信号１６５はセンスイネーブル信号１５５の立下りエッジに応答してアサートされる。しかしながら、ビットラインプリチャージ信号１６０はメモリクロックの立下りエッジに応答してアサートされる。従って、ビットラインプリチャージ信号１６０は、メモリ動作速度を増加させるためにセンスイネーブル信号１５５がまだアサートされている間にアサートされることができる。センスイネーブル信号１５５がグラウンドにリリースされるまでセンスアンププリチャージ信号１６５はアサートされないので、センスアンプ１２５内のクロスバー電流のディスチャージは一般的なアーキテクチャに関して消去または極度に低減される。
【００１８】
[0022]結果として生じるタイミングは図２のタイミング図を参照してよりよく理解されることができる。システムクロック２０５はすべてのメモリリードアンドライト動作をトリガする。バンククロック(bank clock)（以下に説明される図３に示される）のようなメモリクロックはシステムクロック２０５の立ち上がりエッジによりトリガされる立ち上がりエッジを有する。バンククロックは所定のリードアンドライトサイクルに対してアクティブである特定のバンクにアサートされる。ＳＲＡＭ１００（図１）はＰＤＰメモリであるので、システムクロック２０５の１期間にリードアンドライトサイクルがある。メモリクロックがシステムクロック２０５の立ち上がりエッジによりトリガされる立ち上がりエッジを有する場合、メモリクロックはシステムクロック２０５の立ち上がりエッジの前にロウになるであろう。メモリクロックのこの立ち上がりエッジはワードライン電圧２１０がリードワードラインアサーション期間にアサートされる読取動作をトリガする。ワードライン電圧２１０がアサートされる間にビットライン１０１と１０２をプリチャージすることはメモリセルコンテンツを妨害(disturb)する可能性がある。読取動作において、アサートされたワードライン電圧２１０によりメモリセルがアクセスされる間ビットラインプリチャージングを防止するために、ワードライン電圧２１０に関する立ち上がりエッジはビットラインプリチャージ信号１６０に関する立ち上がりエッジに対して遅延される。ワードライン電圧２１０とビットラインプリチャージ信号１６０は共にメモリクロックの立ち上がりエッジによりトリガされる立ち上がりエッジを有し、それは次にシステムクロック２０５の立ち上がりエッジによりトリガされる。反対に、ビットラインプリチャージ信号１６０の立下りエッジはワードライン電圧２１０の立下りエッジに続く。ビットラインプリチャージ信号１６０の立下りエッジはメモリクロックの立下りエッジによりトリガされる。その点に関してメモリクロック立下りエッジはシステムクロック２０５の立ち上がりエッジに関する自己タイミング遅延(self-timed delay)で生じる。したがって、メモリクロックの立下りエッジはシステムクロック２０５の立下りエッジによりトリガされないが代わりにシステムクロック２０５の立ち上がりエッジの後の自己タイミング遅延で生じる。ビットラインプリチャージ信号１６０はアクティブロウ信号なので、それはグラウンドにディスチャージされることによりアサートされる。対照的にワードライン電圧２１０はアクティブハイ信号なので、メモリ電源電圧ＶＤＤにチャージされることによりアサートされる。
【００１９】
[0023]メモリクロックの立ち上がりエッジに応答して、アクティブロウリードマルチプレクサ制御信号１５０はセンスアンプ入力ノードをそれぞれのビットラインに結合するために（グラウンドに）アサートされる。リードマルチプレクサ制御信号１５０はメモリクロックの立下りに応答してメモリ電源電圧ＶＤＤにデアサートされる。したがって、次の書込み動作のためにビットラインのプリチャージングを開始するためにビットラインプリチャージ信号１６０がアサートされるときリードマルチプレクサ１１５は、センスアンプ入力ノードをそれぞれのビットラインから絶縁する。リードワードラインアサーション期間にビットライン１０１とコンプリメントビットライン電圧１０２との間に差動電圧差を作る。この差動電圧はメモリセルのバイナリコンテンツが読取動作においてアクセスされることに依存する。リードワードラインアサーション期間の終わり附近でセンスイネーブル（ＳＥ）信号１５５はメモリセルコンテンツの検出をトリガするためにアサートされる。センスアンププリチャージ信号１６５の立下りエッジは、センスイネーブル信号１５５がグラウンドにディスチャージされた後までセンスアンププリチャージ信号１６５がアサートされないようにセンスイネーブル信号１５５の立下りエッジに応答する。
【００２０】
[0024]図３に示される制御信号発生器３００はビットラインプリチャージ信号１６０とセンスアンププリチャージ信号１６５のアサーションとデアサーションを制御する。これらの信号は両方とも、読取動作をトリガするメモリクロックの立ち上がりエッジに応答してメモリ電源電圧ＶＤＤにデアサートされる。しかし、それらは上述したように、次の書込み動作に関しては独立してアサートされる。図３の実施形態において、制御信号発生器３００は左および右のメモリバンクを制御する。したがって、ビットラインプリチャージ制御信号は右バンクビットラインプリチャージ制御信号（Ｒ＿ＰＲＥ＿Ｎ＿ＢＬ）および左バンクビットラインプリチャージ制御信号（Ｌ＿ＰＲＥ＿Ｎ＿ＢＬ）から構成される。しかしながら、任意の数のそのようなビットラインプリチャージ制御信号がメモリセルの１つのみのアレイまたは複数のバンクがあるかどうかに依存して発生されることができる。同様に、制御信号発生器３００は左バンクセンスアンププリチャージ信号（Ｌ＿ＰＲＥ＿Ｎ＿ＳＥ）並びに右バンクセンスアンププリチャージ信号（Ｒ＿ＰＲＥ＿Ｎ＿ＳＥ）を発生する。
【００２１】
[0025]ビットラインプリチャージ制御信号を生成するために、制御信号発生器３００はバンククロック（ＬＢＣＬＫ）のようなメモリクロックを遅延する。この実施形態では２つのバンクがあるので、バンククロックはインバーター３１５およびインバーター３０５を介して遅延され左バンクビットラインプリチャージ信号を生成する。同様に、バンククロックはインバーター３１５とインバーター３１０を介して遅延され右バンクビットラインプリチャージ信号を生成する。上述したように、バンククロックは、読取動作の期間に、立下りエッジに関して自己タイミング遅延が続くシステムクロックの立ち上がりエッジによりトリガーされる立ち上がりエッジを有するメモリクロックである。この立下りエッジはワードライン電圧２１０のリリースをトリガする。バンククロックは書き込み動作をイニシエートすることに関するシステムクロックの立下りエッジによりトリガされる別の立ち上がりエッジを有する。したがって、書込み動作に関するビットラインプリチャージングは読取動作の後のバンククロックの立下りエッジ間の期間に生じ、書き込み動作に関するバンククロックのアサーションで終了する。システムミスマッチとＲＣ遅延に対処するために、バンククロックの立下りエッジはインバーター３１５および３０５またはインバーター３１５および３１０に関して制御信号発生器３００において実行される２インバーター遅延(a two-inverter-delay)だけ遅延される。書込み動作をトリガするためにバンククロックがハイになると、ビットラインプリチャージ信号１６０は再びメモリ電源電圧ＶＤＤにデアサートされるであろう。読取動作に類似して、ワードライン電圧２１０は書込み動作の間の書込み動作期間にアサートされる。ワードライン電圧２１０のアサーションはバンククロックのアサーションで遅延されるので、ビットセルは、ビットラインが書込み動作に関してプリチャージされている間アクセスされない。書込み動作に関するワードライン電圧２１０の立下りエッジの後でバンククロックはワードライン電圧２１０の読取動作立下りエッジに対する遅延された立下りエッジに類似して立ち下がる。ビットライン電圧２１０が書込み動作の期間にアサートされる間、ビットライン１０２のようなビットラインの１つはグラウンドにディスチャージされる。一
般にこの選択的ディスチャージはアクセスされたビットセルに書き込まれるバイナリ値に依存する。一実施形態において、インバーター３１５および３０５のペアまたはインバーター３１５および３１０のペアはメモリクロックの立下りエッジの遅延されたバージョンに応答してビットラインプリチャージ信号をアサートし、メモリクロックの立ち上がりエッジの遅延されたバージョンに応答してビットラインプリチャージ信号をデアサートする手段を備えているとみなすことができる。
【００２２】
[0026]ビットラインプリチャージングと対照的にセンスアンププリチャージングは書込み動作のワードラインアサーションの期間に中断される必要がない。センスアンププリチャージ信号を生成するために、制御信号発生器は従って、ＮＯＲゲート３３０のようなロジックゲートを介して処理されるリードクロック（ｒｃｌｋ）に応答する。バンククロックのようなメモリクロックと対照的に、リードクロックはシステムクロック２０５の立ち上がりエッジに応答する場合にのみアサートされる。従って、リードクロックの立ち上がりエッジは実質的に読取動作に関するバンククロックの立ち上がりエッジと同時である。しかしながら、リードクロックはバンククロックに関する読取動作立下りエッジの少し前に生じる自己タイミング立下りエッジを有する。ＮＯＲゲート３３０はまた例えば、４つのインバーター３３５のシリアルチェーンを介して遅延されたセンスイネーブル信号１５５の遅延されたバージョンを受信する。ＮＯＲゲート３３０は従ってセンスイネーブル信号１５５の遅延されたバージョンと読取クロックの両方が両方ともロウ（グラウンドにディスチャージされる）ときにのみその出力をハイに駆動するであろう。センスアンププリチャージ信号Ｌ＿ＰＲＥ＿Ｎ＿ＳＥとＲ＿ＰＲＥ＿Ｎ＿ＳＥは従って読取クロックの立ち上がりエッジに応答してメモリ電源電圧ＶＤＤにチャージされるであろう。リードクロックはセンスイネーブル信号１５５の立下りエッジの前に立下りエッジを有する。したがって、センスアンププリチャージ信号はセンスイネーブル信号１５５の立下りエッジに応答してロウにアサートされ、次の読取動作でリードクロックが再びアサートされるまでロウに留まるであろう。本開示の一実施形態に従うＰＤＰメモリに関する動作方法を以下に述べる。一実施形態において、インバーター３３５、ＮＯＲゲート３３０およびインバーター３２０または３２５は、センスイネーブル信号に関する立下りエッジの遅延されたバージョンに応答してセンスアンププリチャージ信号をアサートする手段を備えるとみなすことができる。
【００２３】
[0027]ＰＤＰメモリに関する動作の例示方法を図４のフローチャートに関して以下に述べる。初期動作４００は入力ノードの両端間に電圧差を作るために読取動作期間にビットラインのペアをセンスアンプへの入力ノードの対応するペアに結合することを備える。図３の読取動作の期間におけるビットライン１０１および１０２の結合は動作４００の電圧差の形成に関する一例である。この方法はさらに電圧差を検出するために読取動作の期間にセンスアンプアサーション期間に関するセンスアンプイネーブル信号をアサートする動作４０５を備える。図３の読取動作の期間におけるセンスイネーブル信号１５５のアサーションは動作４０５の一例である。この方法はまたはセンスアンプアサーション期間の間に生じ、ビットラインのペアを入力ノードのペアから絶縁する間にビットラインをプリチャージすることを備える動作４１０を備える。図３の読取動作の期間におけるビットラインプリチャージ信号１６０のアサーションは動作４１０の一例である。最後に、この方法はセンスアンプイネーブルアサーション期間の完了の後に生じ、ビットラインのペアを入力ノードのペアから絶縁する間に入力ノードのペアをプリチャージすることを備える動作４１５を含む。ＰＤＰメモリ１００におけるセンスアンプノード１４０および１４５をチャージするために図３の読取動作の期間にセンスアンププリチャージ信号をアサーションすることは動作４１５の一例である。
[0028]  当業者が、近い将来に特定のアプリケーションを現時点で理解することとなり、依存していることとなる時、多くの修正、代替および変形は、それの主旨および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、およびマテリアルにおよびそれらの中になされることができる。このことを踏まえて、本開示の範囲は、単にそれらのいくつかの例として、本明細書で例示され、説明された特定の実施形態のそれに、限定されるべきでなく、むしろ、以下に添付された特許請求の範囲のそれに十分に相応するべきである。
【図１】
2018522362.tif 000003
【図２】
2018522362.tif 000004
【図３】
2018522362.tif 000005
【図４】
2018522362.tif 000006
【手続補正書】
【提出日】平成30年2月16日(2018.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビットラインのペアと、
ビットラインプリチャージ信号のアサーションに応答して前記ビットラインのペアをプリチャージするように構成されたビットラインプリチャージ回路と、
リードマルチプレクサ信号のアサーションに応答してセンスアンプの入力ノードのペアに前記ビットラインのペアを選択的に結合するように構成されるリードマルチプレクサと、
センスアンププリチャージ信号のアサーションに応答して前記センスアンプの前記入力ノードのペアをプリチャージするためのセンスアンププリチャージ回路と、
システムクロックサイクルの第１の部位において読取動作の期間にセンスイネーブル信号がアサートされる間に生じる第１のメモリクロックの立下りエッジに応答して前記ビットラインプリチャージ信号をアサートし、前記システムクロックサイクルの第２の部位において書込み動作の前に前記センスアンプに関する前記入力ノードのペアをプリチャージするために前記センスイネーブル信号の立下りエッジに応答して前記センスアンププリチャージ信号をアサートするように構成される制御信号発生器と、
を備える疑似デュアルポート（ＰＤＰ）メモリ。
【請求項２】
前記制御信号発生器はさらに前記第１のメモリクロックの立ち上がりエッジに応答して前記ビットラインプリチャージ信号をデアサートするように構成される、請求項１のＰＤＰメモリ。
【請求項３】
前記第１のメモリクロックはシステムクロックの立ち上がりエッジおよび自己タイミング立下りエッジに応答する立ち上がりエッジを有するバンクメモリクロックを備える、請求項２のＰＤＰメモリ。
【請求項４】
前記制御信号発生器は前記ビットラインプリチャージ信号を生成するために前記第１のメモリクロックを遅延するように構成されたインバーターのシリアルチェーンを備える、請求項２のＰＤＰメモリ。
【請求項５】
前記インバーターのシリアルチェーンはインバーターのシリアルペアを備える、請求項４のＰＤＰメモリ。
【請求項６】
前記制御信号発生器はさらに第２のメモリクロックに立ち上がりエッジに応答して前記センスアンププリチャージ信号をデアサートするように構成された請求項１のＰＤＰメモリ。
【請求項７】
前記第２のメモリクロックは読取クロックを備える、請求項６のＰＤＰメモリ。
【請求項８】
前記制御信号発生器は、
遅延されたセンスイネーブル信号を生成するために前記センスイネーブル信号を遅延するように構成されたインバーターのシリアルチェーンと、
前記センスアンププリチャージ信号を生成するために前記遅延されたセンスイネーブル信号と前記読取クロックを処理するように構成されたロジックゲートと、
を備える、請求項７のＰＤＰメモリ。
【請求項９】
前記ロジックゲートは、ＮＯＲゲートを備え、前記制御信号発生器はさらに前記センスアンププリチャージ信号を生成するために前記ＮＯＲゲートからの出力信号を反転するためのインバーターを備える、請求項８のＰＤＰメモリ。
【請求項１０】
前記ビットラインプリチャージ回路はソースが電源ノードに結合されドレインがビットラインの真のラインに結合された第１のＰＭＯＳトランジスタを備え、前記ビットラインプリチャージ回路はさらにソースが前記電源ノードに結合されドレインが前記ビットラインの残りのコンプリメントラインに結合された第２のＰＭＯＳトランジスタを備え、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタは各々ゲートが前記ビットラインプリチャージ信号により駆動されるように構成される、請求項１のＰＤＰメモリ。
【請求項１１】
前記センスアンププリチャージ回路はソースが電源ノードに結合されドレインが前記入力ノードの第１のラインに結合された第１のＰＭＯＳトランジスタを備え、前記ビットラインプリチャージ回路はさらにソースが前記電源ノードに結合されドレインが前記入力ノードの残りの第２のノードに結合された第２のＰＭＯＳトランジスタを備え、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタは各々ゲートが前記センスアンププリチャージ信号により駆動されるように構成される、請求項１のＰＤＰメモリ。
【請求項１２】
前記センスアンプはクロスカップリングされたインバーターのペアを備える、請求項１のＰＤＰメモリ。
【請求項１３】
前記センスアンプはさらにグラウンドと前記クロスカップリングされたインバーターのグラウンドノードとの間に結合された電流ソーストランジスタを備え、前記電流ソーストランジスタはゲートが前記センスイネーブル信号により駆動されるように構成される、請求項１２のＰＤＰメモリ。
【請求項１４】
前記電流ソーストランジスタはＮＭＯＳトランジスタを備える、請求項１３のＰＤＰメモリ。
【請求項１５】
入力ノードの両端に電圧差を形成するために疑似デュアルポートメモリに関するシステムクロックサイクルの第１の部位において読取動作の期間にセンスアンプに関する入力ノードの対応するペアにビットラインのペアを結合することと、
前記センスアンプに前記電圧差を検出させるために前記読取動作の期間にセンスアンプアサーション期間にセンスイネーブル信号をアサートすることと、
前記読取動作における前記センスアンプアサーション期間の間に、前記入力ノードのペアから前記ビットラインのペアを絶縁する間前記ビットラインをプリチャージすることと、
前記センスアンプイネーブルアサーション期間の完了後に、前記疑似デュアルポートメモリに関する前記システムクロックサイクルの第２の部位において書込み動作に関する前記入力ノードのペアから前記ビットラインのペアを絶縁する間に前記入力ノードのペアをプリチャージすることと、
を備える、方法。
【請求項１６】
前記ビットラインをプリチャージすることはメモリクロックの立下りエッジに応答して前記ビットラインをプリチャージすることを備える、請求項１５の方法。
【請求項１７】
前記メモリクロックはバンククロックを備える、請求項１６の方法。
【請求項１８】
前記入力ノードのペアをプリチャージすることは前記センスイネーブル信号の立下りエッジに応答する、請求項１５の方法。
【請求項１９】
ビットラインのペアと、
ビットラインプリチャージ信号のアサーションに応答して前記ビットラインのペアをプリチャージするように構成されたビットラインプリチャージ回路と、
リードマルチプレクサ信号のアサーションに応答してセンスアンプの入力ノードの対応するペアに前記ビットラインのペアを選択的に結合するように構成されたリードマルチプレクサと、
センスアンププリチャージ信号のアサーションに応答して前記センスアンプの前記入力ノードのペアをプリチャージするセンスアンププリチャージ回路と、
システムクロックサイクルの第１の部位の期間に読取動作のためにセンスイネーブル信号がアサートされ、メモリクロックの立下りエッジの遅延されたバージョンに応答して前記ビットラインプリチャージ信号をアサートし、前記メモリクロックの立ち上がりエッジの遅延されたバージョンに応答して前記ビットラインプリチャージ信号をデアサートする第１の手段と、
前記システムクロックサイクルの第２の部位において書込み動作の前に前記センスアンプに関する前記入力ノードのペアをプリチャージするために前記センスイネーブル信号の立下りエッジの遅延されたバージョンに応答して前記センスアンププリチャージ信号をアサートする第２の手段と、
を備えた疑似デュアルポート（ＰＤＰ）メモリ。
【請求項２０】
複数のＳＲＡＭビットセルと、および
対応する複数のワードラインをさらに備えた請求項１９のＰＤＰメモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
[0014]図面に戻ると、独立に制御されたビットラインプリチャージングとセンスアンプ入力ノードプリチャージングを有する例示ＰＤＰ  ＳＲＡＭ１００が図１に示される。ビットライン（ＢＬ）１０１およびコンプリメントビットライン（ＢＬＢ）１０２はビットセル０乃至ビットセル２５５の範囲のビットセルの列(column)に関するビットラインのペアを形成する。従って、所定の１ビットセルが対応するワードラインのアサーションを介してビットラインのペアに結合可能なように複数のビットセルに対応する２５６のワードライン（図示せず）がある。代替実施形態において、１つのカラム内のビットセルの数、それゆえ対応するワードラインの数はＰＤＰ  ＳＲＡＭ１００に示されているもの以上または未満であり得ることが理解されるであろう。ＰＤＰ機能性を提供するために、ＰＤＰ  ＳＲＡＭ１００はここにおいてさらに述べるシステムクロックの１サイクルのような１クロックサイクルで読取動作または書込み動作を完了する。リードサイクルの前に、ビットラインはビットラインプリチャージ回路１１０によりメモリ電源電圧ＶＤＤにプリチャージされる。このプリチャージはまたビットラインの条件づけ(conditioning)として示されることができる。ビットラインプリチャージ回路１１０はそのソースがメモリパワーサプライノードに結合され、そのドレインが真(true)のビットライン１０１に結合されたＰＭＯＳトランジスタＰ１を含むことができる。同様に、ビットラインプリチャージ回路１１０はそのソースがメモリパワーサプライに結合されそのドレインがコンプリメント(complement)ビットライン１０２に結合されたＰＭＯＳトランジスタＰ２を含むことができる。アクティブロービットラインプリチャージ信号（ＰＲＥ＿Ｎ＿ＢＬ）１６０はリードサイクルの前のリードプリチャージ期間にこれらのトランジスタをオンにするためにトランジスタＰ１およびＰ２のゲートを駆動する。さらに、ビットラインプリチャージ信号１６０はまたライトサイクルの前にビットラインをプリチャージするためにロウ(low)にプル(pulled)される。プリチャージングの期間に両方のビットラインの電圧を等価に維持するために、ビットラインプリチャージ信号１６０は１つのドレイン／ソース端子が真のビットライン１０１に結合され、残りのドレイン／ソース端子がコンプリメントビットライン１０２に結合されたＰＭＯＳトランジスタＰ３のゲートを駆動する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
[0026]ビットラインプリチャージングと対照的にセンスアンププリチャージングは書込み動作のワードラインアサーションの期間に中断される必要がない。センスアンププリチャージ信号を生成するために、制御信号発生器３００は従って、ＮＯＲゲート３３０のようなロジックゲートを介して処理されるリードクロック（ｒｃｌｋ）に応答する。バンククロックのようなメモリクロックと対照的に、リードクロックはシステムクロック２０５の立ち上がりエッジに応答する場合にのみアサートされる。従って、リードクロックの立ち上がりエッジは実質的に読取動作に関するバンククロックの立ち上がりエッジと同時である。しかしながら、リードクロックはバンククロックに関する読取動作立下りエッジの少し前に生じる自己タイミング立下りエッジを有する。ＮＯＲゲート３３０はまた例えば、４つのインバーター３３５のシリアルチェーンを介して遅延されたセンスイネーブル信号１５５の遅延されたバージョンを受信する。ＮＯＲゲート３３０は従ってセンスイネーブル信号１５５の遅延されたバージョンと読取クロックの両方が両方ともロウ（グラウンドにディスチャージされる）ときにのみその出力をハイに駆動するであろう。センスアンププリチャージ信号Ｌ＿ＰＲＥ＿Ｎ＿ＳＥとＲ＿ＰＲＥ＿Ｎ＿ＳＥは従って読取クロックの立ち上がりエッジに応答してメモリ電源電圧ＶＤＤにチャージされるであろう。リードクロックはセンスイネーブル信号１５５の立下りエッジの前に立下りエッジを有する。したがって、センスアンププリチャージ信号はセンスイネーブル信号１５５の立下りエッジに応答してロウにアサートされ、次の読取動作でリードクロックが再びアサートされるまでロウに留まるであろう。本開示の一実施形態に従うＰＤＰメモリに関する動作方法を以下に述べる。一実施形態において、インバーター３３５、ＮＯＲゲート３３０およびインバーター３２０または３２５は、センスイネーブル信号に関する立下りエッジの遅延されたバージョンに応答してセンスアンププリチャージ信号をアサートする手段を備えるとみなすことができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
[0027]ＰＤＰメモリに関する動作の例示方法を図４のフローチャートに関して以下に述べる。初期動作４００は入力ノードの両端間に電圧差を作るために読取動作期間にビットラインのペアをセンスアンプへの入力ノードの対応するペアに結合することを備える。図３の読取動作の期間におけるビットライン１０１および１０２の結合は動作４００の電圧差の形成に関する一例である。この方法はさらに電圧差を検出するために読取動作の期間にセンスアンプアサーション期間に関するセンスアンプイネーブル信号をアサートする動作４０５を備える。図３の読取動作の期間におけるセンスイネーブル信号１５５のアサーションは動作４０５の一例である。この方法はまたはセンスアンプアサーション期間の間に生じ、ビットラインのペアを入力ノードのペアから絶縁する間にビットラインをプリチャージすることを備える動作４１０を備える。図３の読取動作の期間におけるビットラインプリチャージ信号１６０のアサーションは動作４１０の一例である。最後に、この方法はセンスアンプイネーブルアサーション期間の完了の後に生じ、ビットラインのペアを入力ノードのペアから絶縁する間に入力ノードのペアをプリチャージすることを備える動作４１５を含む。ＰＤＰメモリ１００におけるセンスアンプノード１４０および１４５をチャージするために図３の読取動作の期間にセンスアンププリチャージ信号をアサーションすることは動作４１５の一例である。
[0028]  当業者が、近い将来に特定のアプリケーションを現時点で理解することとなり、依存していることとなる時、多くの修正、代替および変形は、それの主旨および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、およびマテリアルにおよびそれらの中になされることができる。このことを踏まえて、本開示の範囲は、単にそれらのいくつかの例として、本明細書で例示され、説明された特定の実施形態のそれに、限定されるべきでなく、むしろ、以下に添付された特許請求の範囲のそれに十分に相応するべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
ビットラインのペアと、
ビットラインプリチャージ信号のアサーションに応答して前記ビットラインのペアをプリチャージするように構成されたビットラインプリチャージ回路と、
リードマルチプレクサ信号のアサーションに応答してセンスアンプの入力ノードのペアに前記ビットラインのペアを選択的に結合するように構成されるリードマルチプレクサと、
センスアンププリチャージ信号のアサーションに応答して前記センスアンプの前記入力ノードのペアをプリチャージするためのセンスアンププリチャージ回路と、
読取動作の期間にセンスイネーブル信号がアサートされる間に生じる第１のメモリクロックの立下りエッジに応答して前記ビットラインプリチャージ信号をアサートし、前記センスイネーブル信号の立下りエッジに応答して前記センスアンププリチャージ信号をアサートするように構成される制御信号発生器と、
を備えるメモリ。
［Ｃ２］
前記制御信号発生器はさらに前記第１のメモリクロックの立ち上がりエッジに応答して前記ビットラインプリチャージ信号をデアサートするように構成される、Ｃ１のメモリ。
［Ｃ３］
前記第１のメモリクロックはシステムクロックの立ち上がりエッジおよび自己タイミング立下りエッジに応答する立ち上がりエッジを有するバンクメモリクロックを備える、Ｃ２のメモリ。
［Ｃ４］
前記制御信号発生器は前記ビットラインプリチャージ信号を生成するために前記第１のメモリクロックを遅延するように構成されたインバーターのシリアルチェーンを備える、Ｃ２のメモリ。
［Ｃ５］
前記インバーターのシリアルチェーンはインバーターのシリアルペアを備える、Ｃ４のメモリ。
［Ｃ６］
前記制御信号発生器はさらに第２のメモリクロックに立ち上がりエッジに応答して前記センスアンププリチャージ信号をデアサートするように構成されたＣ１のメモリ。
［Ｃ７］
前記第２のメモリクロックは読取クロックを備える、Ｃ６のメモリ。
［Ｃ８］
前記制御信号発生器は、
遅延されたセンスイネーブル信号を生成するために前記センスイネーブル信号を遅延するように構成されたインバーターのシリアルチェーンと、
前記センスアンププリチャージ信号を生成するために前記遅延されたセンスイネーブル信号と前記読取クロックを処理するように構成されたロジックゲートと、
を備える、Ｃ７のメモリ。
［Ｃ９］
前記ロジックゲートは、ＮＯＲゲートを備え、前記制御信号発生器はさらに前記センスアンププリチャージ信号を生成するために前記ＮＯＲゲートからの出力信号を反転するためのインバーターを備える、Ｃ８のメモリ。
［Ｃ１０］
前記ビットラインプリチャージ回路はソースが電源ノードに結合されドレインがビットラインの真のラインに結合された第１のＰＭＯＳトランジスタを備え、前記ビットラインプリチャージ回路はさらにソースが前記電源ノードに結合されドレインが前記ビットラインの残りのコンプリメントラインに結合された第２のＰＭＯＳトランジスタを備え、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタは各々ゲートが前記ビットラインプリチャージ信号により駆動されるように構成される、Ｃ１のメモリ。
［Ｃ１１］
前記センスアンププリチャージ回路はソースが電源ノードに結合されドレインが前記入力ノードの第１のラインに結合された第１のＰＭＯＳトランジスタを備え、前記ビットラインプリチャージ回路はさらにソースが前記電源ノードに結合されドレインが前記入力ノードの残りの第２のノードに結合された第２のＰＭＯＳトランジスタを備え、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタは各々ゲートが前記センスアンププリチャージ信号により駆動されるように構成される、Ｃ１のメモリ。
［Ｃ１２］
前記センスアンプはクロスカップリングされたインバーターのペアを備える、Ｃ１のメモリ。
［Ｃ１３］
前記センスアンプはさらにグラウンドと前記クロスカップリングされたインバーターのグラウンドノードとの間に結合された電流ソーストランジスタを備え、前記電流ソーストランジスタはゲートが前記センスイネーブル信号により駆動されるように構成される、Ｃ１２のメモリ。
［Ｃ１４］
前記電流ソーストランジスタはＮＭＯＳトランジスタを備える、Ｃ１３のメモリ。
［Ｃ１５］
入力ノードの両端に電圧差を形成するために読取動作の期間にセンスアンプに関する入力ノードの対応するペアにビットラインのペアを結合することと、
前記センスアンプに前記電圧差を検出させるために前記読取動作の期間にセンスアンプアサーション期間にセンスイネーブル信号をアサートすることと、
前記読取動作における前記センスアンプアサーション期間の間に、前記入力ノードのペアから前記ビットラインのペアを絶縁する間前記ビットラインをプリチャージすることと、
前記センスアンプイネーブルアサーション期間の完了後に、前記入力ノードのペアから前記ビットラインのペアを絶縁する間に前記入力ノードのペアをプリチャージすることと、
を備える、方法。
［Ｃ１６］
前記ビットラインをプリチャージすることはメモリクロックの立下りエッジに応答して前記ビットラインをプリチャージすることを備える、Ｃ１５の方法。
［Ｃ１７］
前記メモリクロックはバンククロックを備える、Ｃ１６の方法。
［Ｃ１８］
前記入力ノードのペアをプリチャージすることは前記センスイネーブル信号の立下りエッジに応答する、Ｃ１５の方法。
［Ｃ１９］
ビットラインのペアと、
ビットラインプリチャージ信号のアサーションに応答して前記ビットラインのペアをプリチャージするように構成されたビットラインプリチャージ回路と、
リードマルチプレクサ信号のアサーションに応答してセンスアンプの入力ノードの対応するペアに前記ビットラインのペアを選択的に結合するように構成されたリードマルチプレクサと、
センスアンププリチャージ信号のアサーションに応答して前記センスアンプの前記入力ノードのペアをプリチャージするセンスアンププリチャージ回路と、
メモリクロックの立下りエッジの遅延されたバージョンに応答して前記ビットラインプリチャージ信号をアサートし、前記メモリクロックの立ち上がりエッジの遅延されたバージョンに応答して前記ビットラインプリチャージ信号をデアサートする第１の手段と、
センスイネーブル信号の立下りエッジの遅延されたバージョンに応答して前記センスアンププリチャージ信号をアサートする第２の手段と、
を備えたメモリ。
［Ｃ２０］
複数のＳＲＡＭビットセルと、および
対応する複数のワードラインをさらに備えたＣ１９のメモリ。
【国際調査報告】
2018522362.tif 000007
2018522362.tif 000008