(57)【要約】  パワー半導体デバイス  パワー半導体デバイスが説明される。このデバイスは、シリコンカーバイド基板（２）と、５μｍ以下の厚さｔＳｉを有し、この基板に直接配置された、または、この基板に直接配置され且つ１００ｎｍ以下の厚さを有する界面層（２２、図２）に直接配置された単結晶シリコン層（３）を含む。このデバイスは、単結晶シリコン層に配置された横方向に間隔の空いた第１コンタクト領域および第２コンタクト領域（１５１、１５２）を含む、横方向拡散型金属酸化物半導体（ＬＤＭＯＳ）トランジスタまたは横型絶縁ゲート型バイポーラトランジスタ（ＬＩＧＢＴ）のような、横型トランジスタ（１）を含む。
2018511163.tif 000002
【特許請求の範囲】
【請求項１】
シリコンカーバイド、ダイヤモンド、または窒化アルミニウムの基板と、
５μｍ以下の厚さを有し、前記基板に直接配置された、または、前記基板に直接配置され且つ１００ｎｍ以下の厚さを有する界面層に直接配置された、単結晶シリコン層と、
前記単結晶シリコン層に配置された横方向に間隔の空いた第１コンタクト領域および第２コンタクト領域を含む、横型トランジスタと、
を備える、パワー半導体デバイス。
【請求項２】
前記基板は６Ｈ−ＳｉＣ基板を含む、請求項１に記載のパワー半導体デバイス。
【請求項３】
前記基板は半絶縁性である、請求項１または請求項２に記載のパワー半導体デバイス。
【請求項４】
前記基板は３００μｍ以下の厚さを有する、請求項１から請求項３のいずれか１項に記載のパワー半導体デバイス。
【請求項５】
前記基板は５０μｍ以下の厚さを有する、請求項１から請求項４のいずれか１項に記載のパワー半導体デバイス。
【請求項６】
前記単結晶シリコン層は２μｍ以下の厚さを有する、請求項１から請求項５のいずれか１項に記載のパワー半導体デバイス。
【請求項７】
前記単結晶シリコン層は１μｍ以下の厚さを有する、請求項１から請求項６のいずれか１項に記載のパワー半導体デバイス。
【請求項８】
前記単結晶シリコン層は３００ｎｍ以下の厚さを有する、請求項１から請求項７のいずれか１項に記載のパワー半導体デバイス。
【請求項９】
前記単結晶シリコン層はｎ型領域またはｐ型領域を有する、請求項１から請求項８のいずれか１項に記載のパワー半導体デバイス。
【請求項１０】
前記界面層は誘電体材料を含む、請求項１から請求項９のいずれか１項に記載のパワー半導体デバイス。
【請求項１１】
前記界面層は半導体材料を含む、請求項１から請求項１０のいずれか１項に記載のパワー半導体デバイス。
【請求項１２】
前記横型トランジスタは金属酸化物半導体電界効果トランジスタである、請求項１から請求項１１のいずれか１項に記載のパワー半導体デバイス。
【請求項１３】
前記横型トランジスタは絶縁ゲート型バイポーラトランジスタである、請求項１から請求項１１のいずれか１項に記載のパワー半導体デバイス。
【請求項１４】
請求項１から請求項１３のいずれか１項に記載のパワー半導体デバイスを少なくとも２００℃の温度において動作させる方法であって、
少なくとも１００Ｖのドレイン−ソース電圧を印加する段階を含む、方法。
【請求項１５】
６００Ｖまでドレイン−ソース電圧を印加する段階を含む請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体デバイスに関し、特に、シリコン・オン・シリコンカーバイド半導体デバイスに関する。
【背景技術】
【０００２】
厳しい環境および／または高温（例えば、＞３００℃）で動作することの可能な半導体デバイスが、（これらに限定するものではないが）石油探査およびガス探査、航空宇宙産業、輸送および再生可能エネルギーを含む、広範な分野において大きな関心を集めている。
【０００３】
しかしながら、高い温度は、既存のシリコンベースのデバイスに対して有害な影響を及ぼす傾向がある。周囲温度が３００℃からそれを超えるまで上昇するに連れて、ｐ−ｎ接合リーク電流が指数関数的に増大し、ドリフト抵抗およびチャネル抵抗が線形的に増大する。その結果、パワー損失の増大をもたらし、自己発熱に起因する熱暴走の影響をより受けやすくする。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）および金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなパワー半導体デバイスは、導通損失およびスイッチング損失に起因する自己発熱効果が、高い接合−ケース間温度につながり得るので、特に、損傷を受けやすい。
【０００４】
シリコンカーバイド（ＳｉＣ）半導体デバイスは、高熱伝導率（シリコンの３倍）および並外れて低い真性キャリア濃度を有するシリコンカーバイドのおかげで、３００℃まで、および３００℃を超えても安定であり、自己発熱を起こしにくい。しかしながら、ＳｉＣ／ＳｉＯ２インターフェースは、非常に高いチャネル抵抗につながる、乏しいチャネル移動度に苦しむ傾向がある。その結果、シリコンベースのデバイスは、３００℃より低い温度において、低い電圧から中程度の電圧（すなわち、６００Ｖより低い電圧）での用途に使用される傾向にある。実際のところ、低い電圧から中程度の電圧での用途は、（定格電圧の順で）ＭＯＳＦＥＴ、スーパージャンクションＭＯＳＦＥＴおよびＩＧＢＴのような、縦型のバルクシリコンデバイスによって、最も一般に供給されている。
【０００５】
６００Ｖまで、およびそれを超える阻止電圧を示す横型のパワーＭＯＳＦＥＴが、厚い埋め込み酸化物（すなわち、二酸化シリコン）を有する、厚膜のシリコンオンインシュレータ（ＳＯＩ）で実現されてきた。この種類のデバイスは、同じ基板上の電力回路とロジック回路を支持するが、埋め込み酸化物を使用して、これらの回路の様々な部分を絶縁することが可能であるという利点を有する。しかしながらこの配置は、部分的にはより高いプロセスコストのためであるが、主として乏しい熱性能のために、広く採用されてきてはいない。埋め込み酸化物は、電気的に絶縁性であるだけでなく、熱的にもまた絶縁性である。その結果、オーミック損失およびデバイススイッチングから生じる熱が、効率的に除去されない。従って、たとえ低い周囲温度であっても、接合−ケース間温度（すなわち、アクティブ半導体領域と周辺環境との間の温度差）が１００℃を超え得る。しかしながら、厳しい環境においては、周囲温度は２００℃を超えかねない。
【０００６】
たとえかなりの労力が、シリコン基板デバイス上の３ステップ立方晶シリコンカーバイド（３Ｃ−ＳｉＣ）の開発に向けられてきたとしても、シリコンカーバイド基板上のシリコンを含むデバイスの研究には、比較的わずかな労力しか注がれてきていない。
【０００７】
例えば、F. Udrea et al.: "Silicon/Oxide/Silicon Carbide (SiOSiC) - A New Approach to High-Voltage, High-Frequency Integrated Circuits", Materials Science Forum, volume 389-393, page 1255 (2002)、および、S. G. Whipple "Demonstration of Hybrid Silicon-on-Silicon Carbide Wafers and Electrical Test Structures with Improved Thermal Performance", MRS Proceedings, volume 911  (2006)に記載されるように、酸化されたシリコンカーバイド基板上にシリコンが接合された複数の構造が製造されてきた。酸化物層の導入は、デバイスがオフの場合に基板を通したリークを低減することを支援し、より良好にパワーデバイスを絶縁し、接合プロセスをより容易にすることができる。しかしながら、この手法は、自己発熱効果を再び導入する。
【０００８】
下層のシリコンカーバイド基板にシリコンが直接接触しているヘテロ構造もまた研究されてきた。
【０００９】
M. R. Jennings et al.: "Si/SiC Heterojunctions Fabricated by Direct Wafer Bonding" Electrochemical and Solid State Letters, volume 11, pages H306-H308 (2008)、および、A. Perez-Tomas et al.: "Si/SiC bonded wafer: A route to carbon free SiO2 on SiC", Applied Physic Letters, volume 94, page 103510 (2009)は、層転写プロセスを使用して生成された、シリコン−シリコンカーバイドヘテロ接合構造を記載している。
【００１０】
H. Shinohara et al.: "Si metal-oxide-semiconductor field-effect transistor on Si-on-SiC directly bonded wafers with high thermal conductance", Applied Physics Letters, volume 93, page 122110 (2008)、および、Y. Sasada et al.: "Junction formation via direct bonding of Si and 6H-SiC", Materials Science Forum, volume 778-780, page 714 (2014)は、６Ｈ−ＳｉＣウェハ上にシリコンウェハを直接接合することを記載している。ウェハの厚さを１μｍまで低減するために、ウェハ薄化および研磨が使用される。３００℃において、チャネル移動度、従って、ＣＭＯＳ様Ｓｉ／ＳｉＣ  ＭＯＳＦＥＴのオン状態コンダクタンスが、シリコンバルクデバイスの場合の８３％と比較して、わずかに１０％だけ劣化する。
【００１１】
S. Lotfi, et al.: "LDMOS-transistors on semi-insulating silicon-on-polycrystalline-silicon carbide substrates for improved RF and thermal properties", Solid-State Electronics, volume 70, pages 14-19 (2012)、および、L. G. Li et al.: "Dynamics of SiO2 Buried Layer Removal from Si-SiO2-Si and Si-SiO2-SiC Bonded Substrates by Annealing in Ar", Journal of Electronic Materials, volume 43, pages 541-547 (2014)は、室温、低電圧ＲＦ用途向けに、シリコン／ポリシリコン／ポリシリコンカーバイド基板上で横型ＭＯＳＦＥＴ構造を実現することを記載している。
【００１２】
シリコン／シリコンカーバイドデバイスは、比較となるＳＯＩデバイスとは異なり、順方向特性における自己発熱が回避されることを示した。しかしながら、シリコン／シリコンカーバイドデバイスにおいては、最悪の場合に（たとえ、最適化されていなかったとは言え）耐圧が半減した間に、オフ状態リーク電流がわずかに増大した。さらに、ＳＯＩデバイスは、より良好なターンオン電圧、サブスレッショルドスロープおよび最大振動周波数を示した。
【発明の概要】
【００１３】
本発明の第１の態様によれば、パワー半導体デバイスが提供される。このデバイスは、シリコンカーバイド、ダイヤモンド、または窒化アルミニウム基板と、５μｍ以下の厚さを有し、この基板に直接配置された、または、この基板に直接配置され且つ１００ｎｍ以下の厚さを有する界面層に直接配置された、単結晶シリコン層を含む。このデバイスは、単結晶シリコン層に配置された横方向に間隔の空いた複数のコンタクト領域による第１コンタクトおよび第２コンタクトを含む、横型トランジスタを含む。
【００１４】
従って、この基板は、耐圧を増大させるためのより薄いシリコンの層、例えば、３００ｎｍもの薄さの層、または、もっと薄い層が使用されることを可能にする。
【００１５】
この基板は、好ましくは６Ｈ−ＳｉＣ基板を含む。この基板は、半絶縁性であってよい。この基板は、ドープされたｎ型またはｐ型であってよい。この基板は、３００μｍ以下、または５０μｍ以下の厚さを有してよい。
【００１６】
このシリコン層は、２μｍ以下、１μｍ以下、または３００ｎｍ以下の厚さを有してよい。このシリコン層は、ｎ型領域を含んでよい。このシリコン層は、ｐ型領域を含んでよい。
【００１７】
界面層は、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉｘＮｙ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、酸化アルミニウム（Ａｌ２Ｏ３）、または酸化ハフニウム（ＨｆＯ２）のような誘電体材料の層を含んでよい。この界面層は、多結晶シリコンの層のような半導体材料を含んでよい。
【００１８】
この界面層は、５０ｎｍ以下の厚さを有してよい。この界面層は、少なくとも５ｎｍの厚さを有してよい。
【００１９】
横型トランジスタは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）または絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であってよい。
【００２０】
本発明の第２の態様によれば、少なくとも２００℃の温度でパワー半導体デバイスを動作させる方法が提供される。この方法は、少なくとも１００Ｖのドレイン−ソース電圧を印加することを含む。この方法は、６００Ｖまで、またはさらに１２００Ｖまでのドレイン−ソース電圧を印加することを含んでよい。温度は少なくとも２５０℃であってよい。
【図面の簡単な説明】
【００２１】
本発明のいくつかの実施形態が、ここで、添付の図面を参照して、例として説明されるだろう。
【図１】第１の半導体デバイスの縦方向断面図である。
【図２】第２の半導体デバイスの縦方向断面図である。
【図３】第３の半導体デバイスの縦方向断面図である。
【図４】第４の半導体デバイスの縦方向断面図である。
【図５】第５の半導体デバイスの縦方向断面図である。
【図６】第６の半導体デバイスの縦方向断面図である。
【図７】半導体デバイスを製造する方法のプロセスフロー図である。
【図８Ａ】製造の間の様々な段階における半導体デバイスの縦方向断面図である。
【図８Ｂ】製造の間の様々な段階における半導体デバイスの縦方向断面図である。
【図８Ｃ】製造の間の様々な段階における半導体デバイスの縦方向断面図である。
【図８Ｄ】製造の間の様々な段階における半導体デバイスの縦方向断面図である。
【図９】逆ドレイン−ソースバイアスに対するシミュレーションされた電流密度のプロットを示す。
【図１０】電界分布のグレースケールプロットである。
【図１１】電流密度と内部接合温度のシミュレーションされたプロットを示す。
【発明を実施するための形態】
【００２２】
以下において、同様な部分は同様な参照番号によって示される。
【００２３】
デバイス構造
【００２４】
第１のパワー半導体デバイス
【００２５】
図１を参照すると、第１の横方向拡散型金属酸化物半導体（ＬＤＭＯＳ）トランジスタ１を含む第１のパワー半導体デバイスが示される。
【００２６】
このデバイスは、半絶縁性の、６ステップ六方晶シリコンカーバイド（６Ｈ−ＳｉＣ）基板２を含む。この基板２は、３００μｍの厚さｔｓｕｂを有する。この基板２はもっと薄くできる。基板の厚さｔｓｕｂは、５０μｍほどまでも薄くすることができる。
【００２７】
ライトドープされたｎ型単結晶シリコンの層３が、基板２の上面４に配置される。フィールド酸化物５がシリコン層３の上面６に配置される。フィールド酸化物５は、シリコン層３の第１および第２の横方向に分離した上面６１、６２を画定する第１および第２のウィンドウ７１、７２を有する。
【００２８】
ゲート酸化物８が、シリコン層３の上面６１において、第１ウィンドウ７１内に配置される。ゲート酸化物８は、シリコン層３の上面６１に沿って延び、フィールド酸化物５に隣接し、それにより段差９を形成する。ヘビードープされたｎ型多結晶シリコン１０（これは"ゲートポリ"ともまた呼ばれることがある）の層が、ゲート酸化物８上に配置され、段差９を越えてフィールド酸化物５上に延びる。さらに、または代替的に、アルミニウム（Ａｌ）のようなメタライゼーションの層が使用され得る。ゲートポリ１０は延在部１１を含む。二酸化シリコンスペーサ（図示せず）が、ゲートポリ１０の側面に形成されてよい。シリコン層３は、ドリフト領域１２を提供する。
【００２９】
ライトドープされたｐ型拡散ウェルの形態のｐ型ボディ１３が、第１の上面６１の位置にて、シリコン層３内に配置される。ｐ型ボディ１３は、ゲート酸化物８の下で横方向に延びる。中程度にドープされたｎ型ウェルの形態のｎ型バッファ１４が、第２の上面６２の位置にて、シリコン層３内に配置される。それぞれがヘビードープされた浅いｎ型拡散ウェルの形態の第１および第２のコンタクト領域１５１、１５２（本明細書においては、それぞれ、"ソース領域"および"ドレイン領域"と呼ばれる）が、第１および第２の上面６１、６２の位置にて、ｐ型ウェル１３中およびｎ型バッファ１４中に配置される。ヘビードープされた浅いｐ型拡散ウェルの形態のボディコンタクト領域１６が、第１の上面６１の位置にて、ソースコンタクト１５１に隣接して配置される。
【００３０】
フィールド酸化物５からシリコン層３を通って基板２まで下向きに延びる、酸化物で側壁を覆われ、ポリシリコンで充填されたトレンチ１７１、１７２の形態のディープトレンチアイソレーションが、トランジスタ１を隣接するトランジスタ（図示せず）から電気的に絶縁するために使用される。
【００３１】
二酸化シリコンの層１８がゲートポリ１０およびフィールド酸化物５上にわたって延び、ウィンドウ１９１、１９２を有する。メタライゼーションの層２０１、２０２が、ウィンドウ１９１、１９２を覆う二酸化シリコンの層１８に配置される。第１のメタライゼーション層２０１は、ソースターミナルＳを提供し、第２のメタライゼーション層２０２は、ドレインターミナルＤを提供する。これらのメタライゼーション層２０１、２０２は、それぞれ、例えば白金シリサイド（ＰｔＳｉ）を含む高障壁金属シリサイドベースレイヤと、例えばアルミニウム（Ａｌ）を含む高導電性オーバーレイヤとを含む二重層を含む。
【００３２】
シリコン層３は、１μｍの厚さｔＳｉを有する。しかしながら、シリコン層３は、例えば２μｍまで、またはさらに５μｍまで、もっと厚くできる。しかしながら、好ましくは、シリコン層３は可能な限り薄く、３００ｎｍもの薄さにできる。このデバイスの定格電流は、ゲート幅をより大きくすることによって増大させることができる。ゲート幅は、少なくとも１００μｍ、少なくとも５００μｍ、少なくとも１ｍｍ、または、少なくとも２ｍｍであってよい。
【００３３】
コンタクト領域１５１、１５２、ソースＳ、およびドレインＤは、１または複数の異なる幾何学的形状またはレイアウトを有してよい。
【００３４】
例えば、コンタクト領域１５１、１５２、ソースＳ，およびドレインＤは、大まかに並行する複数のストライプを形成すべく、ｙ軸に沿って延びてよい。コンタクト領域１５１、１５２は、ｙ軸に沿って同じ長さを有してよい。しかしながら、一方のコンタクト領域１５１、１５２（および、その対応するメタライゼーションＳ、Ｄ）は、他方のコンタクト領域１５１、１５２（および、その対応するメタライゼーションＳ、Ｄ）より長くてよい。それにより、平面図において、くさび様の外観をデバイス１に与える。
【００３５】
代替的に、コンタクト領域１５１、１５２（および、その対応するメタライゼーションＳ、Ｄ）のうちの一方がデバイス１の中央に配置され、他方のコンタクト領域１５１、１５２（および、その対応するメタライゼーションＳ、Ｄ）が同心状のリングとして配置されるようにデバイス１は配置されてよい。それにより、平面図において、円形の外観をこのデバイスに与える。
【００３６】
このパワー半導体デバイスは、１または複数の利点を有し得る。
【００３７】
シリコンベースであることにより、トランジスタ１は、一般にシリコンカーバイドデバイスが示す高チャネル抵抗問題に苦しまなくてよい。
【００３８】
さらに、６Ｈ−ＳｉＣ基板２は半絶縁性であることができ、広いバンドギャップを有することに起因した電気的絶縁を提供することができる。これは、低い導電性をもたらし、この基板の抵抗率は１０７Ωｃｍを超え得る。この６Ｈ−ＳｉＣ基板２は、高い破壊電界を有する。これは、縦方向の電界がシリコンカーバイドを通じて広がることが可能となるので、約２倍から３倍、耐圧を上げることができる。さらに、６Ｈ−ＳｉＣは、全ての一般的なシリコンカーバイドポリタイプのうちで最も高い熱導電性を有し、そのため、デバイスのアクティブ領域から熱を効率的に逃がすことができる。それにより、自己発熱の影響を低減する。
【００３９】
従って、このパワー半導体デバイスは、バルクシリコンまたはシリコンオンインシュレータデバイスと比較して、より高い周囲温度の環境において、与えられた温度においてより効率的に動作するため、および／または、より高いパワースループットで稼働するために使用され得る。
【００４０】
第２のパワー半導体デバイス
【００４１】
図２を参照すると、第２のＬＤＭＯＳトランジスタ２１を含む第２のパワー半導体デバイスが示される。
【００４２】
第２のパワー半導体デバイスは、界面層２２が基板２とシリコン層３との間に介在することを除いて、実質的に第１のパワー半導体デバイスと同じである。界面層２２は、基板の上面４と直接接触しており、シリコン層３は、界面層２２の上面と直接接触している。
【００４３】
界面層２２は、シリコン層３と基板２の接合を補助することができる。
【００４４】
界面層２２は、二酸化シリコン、窒化シリコン、（ＳｉｘＮｙ）、酸化アルミニウム（Ａｌ２Ｏ３）、または酸化ハフニウム（ＨｆＯ２）のような誘電体材料から成ってよい。この界面層２２は、多結晶シリコンから成ってよい。
【００４５】
（誘電体であるかまたは半導体であるかどうかはともかく）界面層２２は、１００ｎｍ以下の厚さｔｉｎｔを有する。好ましくは、界面層２２は、約５０ｎｍの厚さを有する。
【００４６】
第３のパワー半導体デバイス
【００４７】
図３を参照すると、第３のＬＤＭＯＳトランジスタ３１を含む第３のパワー半導体デバイスが示される。
【００４８】
第３のパワー半導体デバイスは、ドリフト領域１２'の長さに沿って、阻止電圧の改善を支援することのできる、いわゆる"線形ドーピング"を用いることを除いて、実質的に第１のパワー半導体デバイスと同じである。特に、シリコン層３中のドーパント濃度が、ソースからドレインまで増大する。ドーピング濃度は、一桁、すなわちｎｄ２＝１０．ｎｄ１で増大する。ここで、ｎｄ２は、ドレイン下のドーピング濃度（この場合、ドナーのドーピング濃度）であり、ｎｄ１はソース下のドーピング濃度である。
【００４９】
第４のパワー半導体デバイス
【００５０】
図４を参照すると、第４のＬＤＭＯＳトランジスタ４１を含む第４のパワー半導体デバイスが示される。
【００５１】
第４のパワー半導体デバイスは、耐圧を改善し、オン抵抗を最小化することを支援することのできる、表面電界緩和（ＲＥＳＵＲＦ）ドーピングプロファイルを用いることを除いて、実質的に第１のパワー半導体デバイスと同じである。特に、ｎ型ドリフト領域１２と基板２との間に、ｐ型領域４２が提供される。
【００５２】
第５のパワー半導体デバイス
【００５３】
図５を参照すると、第５のＬＤＭＯＳトランジスタ５１を含む第５のパワー半導体デバイスが示される。
【００５４】
第５のパワー半導体デバイスは、より厚いシリコン層３が使用されることを除いて、実質的に第１のパワー半導体デバイスと同じである。これは、耐圧に対する定格電流のトレードオフを、電流スループットに向けて戻すことができる。特に、シリコン層３は、２μｍより大きく、５μｍまでの厚さｔＳｉを有することができる。
【００５５】
第６のパワー半導体デバイス
【００５６】
以上にて説明された複数の実施形態において、横型トランジスタは電界効果トランジスタの形態を取る。しかしながら、このトランジスタは、他の形態を取ることができる。
【００５７】
図６を参照すると、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）６１を含む第６のパワー半導体デバイスが示される。
【００５８】
第６のパワー半導体デバイスは、第２のコンタクト領域１５２が逆の極性型であること、すなわち、ｎ型ボディ領域１４にある、ヘビードープされたｐ型の浅いウェルであることを除いて、実質的に第１のパワー半導体デバイスと同じである。この種のデバイスにおける第１および第２のコンタクト領域１５１、１５２は、それぞれ、エミッタ領域およびコレクタ領域と呼ばれる。
【００５９】
製造
【００６０】
図７および図８Ａから図８Ｄを参照して、パワー半導体デバイスを製造する方法がここで説明されよう。
【００６１】
シリコン基板８２（または"ハンドル"）、埋め込みシリコン酸化物層８３、および表面酸化物層８４を含むＳＯＩウェハ８１と、６Ｈ−ＳｉＣウェハのような基板ウェハ２が、溶媒および酸ディップ（図示せず）並びにメガソニックリンス（図示せず）を使用して洗浄される（ステップＳ１）。任意で、表面を親水性にすべく、二酸化シリコン（図示せず）の薄層が、ＳＯＩウェハ８１の表面８６に成膜されてよい（ステップＳ２）。次に、表面８６は、例えば、ＥＶＧ（登録商標）ＬＴ８１０シリーズプラズマ活性化システムを使用して、プラズマ活性化される（ステップＳ３）。
【００６２】
ＳＯＩウェハ８１および基板ウェハ２の表面８６、４が位置合わせされ、接合されて複合ウェハ８８を形成する（ステップＳ４）。複合ウェハ８８は、界面接合を強化すべく、１，０００−１，２００℃で３０秒間アニーリングされる（ステップＳ５）。
【００６３】
次に、ＳＯＩウェハ８１は、ハンドル８２を除去すべく研削および研磨される（ステップＳ６）。次に、酸化物層８３がフッ化水素酸（図示せず）を使用して除去され（ステップＳ７）、シリコン層８４を薄化して所望の厚さのシリコン層３（図１）を形成すべく、生じた表面８７が化学機械研磨される（ステップＳ８）。
【００６４】
次に、トランジスタが製造される（ステップＳ９）。これは、ＬＯＣＯＳプロセスを使用した熱酸化によってシリコン層３の表面にフィールド酸化物５（図１）を形成することから開始されてよい。このトランジスタは、それ自体は周知の様式で製造され得る。
【００６５】
シミュレーションされたデバイス特性
【００６６】
図９、１０および１１を参照すると、ＳＩＬＶＡＣＯ（登録商標）Ａｔｌａｓソフトウェアを使用して実行された、半絶縁性の６Ｈ−ＳｉＣ基板に直接配置されたシリコンの層を有するＬＤＭＯＳトランジスタ（"Ｓｉ／ＳｉＣ  ＭＯＳＦＥＴ"）のシミュレーションされた特性、および、ｐ型ドープハンドルウェハ（ＮＡ＝１×１０１７ｃｍ−３）と１μｍの埋め込み酸化物を有するシリコンオンインシュレータ（ＳＯＩ）基板に配置されたＬＤＭＯＳトランジスタ（"ＳＯＩ  ＭＯＳＦＥＴ"）の形態の比較例のシミュレーションされた特性が示される。
【００６７】
どちらのトランジスタも、同じ構造および寸法を有する。これらのトランジスタは、厚さ２μｍを有するシリコンの層を有する。ソース領域とドレイン領域の間のドリフト領域は４５μｍの長さであり、フィールド酸化物の下方では１μｍまで狭くなる。
【００６８】
Ｓｉ／ＳｉＣ  ＭＯＳＦＥＴについては、ドリフト領域は、ｎ−ライトドープされたＳｉ（ＮＤ＝１×１０１５ｃｍ−３）である。一方、ＳＯＩ  ＭＯＳＦＥＴについては、ソースにおけるＮＤ＝１×１０１５ｃｍ−３からドレインにおけるＮＤ＝１×１０１６ｃｍ−３までドリフト領域のドーピングが増大するよう、線形ドーピングが使用され、それにより、このトランジスタの耐圧を最大化する。
【００６９】
図９は、リーク電流が指数関数的に上昇し始めるまでソース−ドレイン電圧が増大される、シミュレーションされた耐圧を示す。図１に見られるように、類似の構造を有しているにもかかわらず、線形的にドープされたＳＯＩ  ＭＯＳＦＥＴの場合の２１０Ｖ（線形ドーピングしない場合、耐圧はわずか１１０Ｖである）と比較して、Ｓｉ／ＳｉＣ  ＭＯＳＦＥＴでは６００Ｖに達する。
【００７０】
図１０は、アバランシェ破壊点でのＳｉ／ＳｉＣおよびＳＯＩ  ＭＯＳＦＥＴにおける電界分布を示す。これらの等高線（Ｓｉの臨界電界を超える場合、黒である）は、それぞれのデバイス構造において非常に異なる分布を有するよう示されている。
【００７１】
ＳＯＩ  ＭＯＳＦＥＴにおいて、電界はドリフト領域のドレイン端部に向けて非常に集中しており、絶縁埋め込み酸化物が、電界の縦方向の顕著な広がりを何ら許していない。
【００７２】
一方、Ｓｉ／ＳｉＣ  ＭＯＳＦＥＴにおいては、基板中への電界の縦方向の顕著な広がりがある。これは、ソースからドレインへとドリフト領域に沿って横方向に、電界のより均一な広がりをもたらす。
【００７３】
Ｓｉ／ＳｉＣおよびＳＯＩ  ＭＯＳＦＥＴの自己発熱特性が、順方向バイアス特性に着目して試験される。
【００７４】
図１１を参照すると、黒で塗りつぶした形状は、温度の効果を考慮しない場合の、各デバイスの出力ＪＤＳ−ＶＤＳ特性を表す。７Ｖのゲートバイアスが各デバイスに印加され、ＶＤＳが増加されるに連れて、飽和領域に入るまで十分に駆動される。それにより、デバイスにおいて散逸されるパワーを増大させる。白抜き形状は、電気−熱シミュレーションを使用した結果を表す。下のグラフは、ＶＤＳが増加されるに連れての、デバイスの局部温度を示す。減っていく電流は負抵抗として知られている効果であり、この場合、温度の上昇がドリフト領域の内部抵抗を上昇させ、全電流スループットを低減する。ＶＤＳ＝２００Ｖにおいて、自己発熱は、ＳＯＩ  ＭＯＳＦＥＴにおける２０％の低減と比較すると、Ｓｉ／ＳｉＣ  ＭＯＳＦＥＴの電流スループットにおいては、１０％の低減に関与している。さらに、この点におけるＳＯＩ  ＭＯＳＦＥＴの内部接合温度は１０８℃上昇する。これは、Ｓｉ／ＳｉＣ  ＭＯＳＦＥＴよりも、３倍を超える大きな温度上昇であった。
【００７５】
変更
【００７６】
以上のように説明された複数の実施形態に対して、様々な変更が成されてよいことが認識されるだろう。そのような変更は、均等物、およびパワー半導体デバイスの設計、製造、および使用において既に知られている他の特徴、並びに、本明細書にて既に説明された特徴の代わりに、またはこれに加えて使用されてよいその構成部分を含み得る。１つの実施形態の特徴が、別の実施形態の特徴によって置き換えられてよい。または補足されてよい。例えば、第２のパワー半導体デバイスの界面層が、第３のパワー半導体デバイスの線形ドーピングと組み合わせて使用されてよい。
【００７７】
トランジスタは、ｎ型よりもむしろｐ型であってよい。従って、ｐ型のシリコン層が使用されてよく、ボディ領域およびコンタクト領域は、適切な導電型のものであってよい。
【００７８】
半絶縁性の６Ｈ−ＳｉＣ基板が使用される必要は無い。ｎ型またはｐ型ドープされた６Ｈ−ＳｉＣ基板が使用され得る。４Ｈ−ＳｉＣのような、ＳｉＣのその他のポリタイプが使用され得る。
【００７９】
例えば、ダイヤモンドまたは窒化アルミニウム（ＡｌＮ）のような、高熱伝導率を有する、ＳｉＣ以外の基板が使用され得る。
【００８０】
シリコン層は、（薄い誘電体層を有する、または有さない）基板ウェハにシリコンオンインシュレータウェハをウェハ接合し、ハンドルウェハの裏面を研削し、（フッ化水素酸を使用して）酸化物をエッチングし、表面を研磨することによって形成される必要は無い。シリコン層は、スマートカット（登録商標）を使用して形成され得る。シリコン層は、（薄い誘電体層を有する、または有さない）基板ウェハにシリコンウェハを接合し、次に、裏面を研削し、シリコンウェハを研磨することにより形成され得る。シリコンウェハは、分子ビームエピタキシー（ＭＢＥ）または化学気相成長（ＣＶＤ）を使用して、基板にシリコンの層をエピタキシャルに成長させることにより形成され得る。
【図１】
2018511163.tif 000003
【図２】
2018511163.tif 000004
【図３】
2018511163.tif 000005
【図４】
2018511163.tif 000006
【図５】
2018511163.tif 000007
【図６】
2018511163.tif 000008
【図７】
2018511163.tif 000009
【図８Ａ】
2018511163.tif 000010
【図８Ｂ】
2018511163.tif 000011
【図８Ｃ】
2018511163.tif 000012
【図８Ｄ】
2018511163.tif 000013
【図９】
2018511163.tif 000014
【図１０】
2018511163.tif 000015
【図１１】
2018511163.tif 000016
【国際調査報告】
2018511163.tif 000017
2018511163.tif 000018
2018511163.tif 000019