(57)【要約】  本開示は、インダクタ電流に基づいてブーストスイッチングレギュレータを制御するための回路および方法に関する。入力電圧はインダクタの第1の端子に結合され、インダクタの第2の端子は、基準電圧とブーストされた出力電圧との間で交互に結合される。入力電圧は、積分器回路の第1の端子にさらに結合され、積分器回路の第2の端子は、たとえばインダクタ内の電流に対応する電圧を発生させるために基準電圧とブーストされた出力電圧との間で交互に結合されてもよい。本回路は、ブーストスイッチングレギュレータ内で、電圧制御モードもしくは電流制御モードまたはその両方に対して使用される場合がある。
2018521622.tif 000002
【特許請求の範囲】
【請求項１】
ブーストスイッチングレギュレータ回路であって、
第1の電圧を受けるように構成される第1の端子と、第2の端子とを有するインダクタと、
前記インダクタの前記第2の端子に結合される第1の端子と、第1の基準電圧を受けるように構成される第2の端子とを有する第1のスイッチと、
前記インダクタの前記第2の端子に結合される第1の端子と、前記ブーストスイッチングレギュレータの出力端子に結合される第2の端子とを有する第2のスイッチと、
前記インダクタの前記第1の端子に結合される第1の端子と、第2の端子とを有する第1のキャパシタと、
前記キャパシタの前記第2の端子に結合される第1の端子および第2の端子を有する第1のレジスタと、
前記レジスタの前記第2の端子に結合される第1の端子と、前記第1の基準電圧を受けるように構成される第2の端子とを有する第3のスイッチと、
前記レジスタの前記第2の端子に結合される第1の端子と、第2の基準電圧に結合される第2の端子とを有する第4のスイッチと
を備える、回路。
【請求項２】
前記第2の基準電圧が、前記ブーストスイッチングレギュレータの前記出力端子上の出力電圧である、請求項1に記載の回路。
【請求項３】
前記インダクタの前記第2の端子が前記第1の基準電圧に結合されるとき、前記レジスタの前記第2の端子が前記ブーストスイッチングレギュレータの前記出力端子に結合され、前記インダクタの前記第2の端子が前記ブーストスイッチングレギュレータの前記出力端子に結合されるとき、前記レジスタの前記第2の端子が前記第1の基準電圧に結合される、請求項2に記載の回路。
【請求項４】
前記第1のスイッチがクローズとなるとき、前記第2のスイッチがオープンとなり、前記第3のスイッチがオープンとなり、かつ前記第4のスイッチがクローズとなり、前記第1のスイッチがオープンであるとき、前記第2のスイッチがクローズとなり、前記第3のスイッチがクローズとなり、かつ前記第4のスイッチがオープンとなる、請求項2に記載の回路。
【請求項５】
前記インダクタの前記第1の端子に結合される第1の端子と、第2の端子と、を有する第2のキャパシタと、
前記キャパシタの前記第2の端子に結合される第1の端子と、前記インダクタの前記第2の端子に結合される第2の端子とを有する第2のレジスタと
をさらに備える、請求項2に記載の回路。
【請求項６】
前記ブーストスイッチングレギュレータの前記出力端子上のブーストされた出力電圧と、前記第1のキャパシタの前記第2の端子上のACインダクタ電流に対応する第1の感知電圧と、前記第2のキャパシタの前記第2の端子上のDCインダクタ電流に対応する第2の感知電圧とを受けるように構成される制御回路をさらに備える、請求項5に記載の回路。
【請求項７】
前記インダクタ電流に対応する第1のランプ信号を発生させるために、前記第1のキャパシタの前記第2の端子上のACインダクタ電流に対応する第1の感知電圧および前記第2のキャパシタの前記第2の端子上のDCインダクタ電流に対応する第2の感知電圧を受けるように構成される電圧コンバイナ回路と、
第2のランプ信号を生成するためのランプ発生器回路と、
前記第1のランプ信号に基づいて前記第2のランプ信号を補償するためのランプ傾斜補償回路と
をさらに備える、請求項5に記載の回路。
【請求項８】
前記第1のキャパシタの前記第2の端子上のACインダクタ電流に対応する第1の感知電圧を受け、かつ第1の電流を発生させるように構成される第3のキャパシタと、
第2の電流を発生させるために前記第2のキャパシタの前記第2の端子上のDCインダクタ電流に対応する第2の感知電圧を受けるための第1の電圧電流変換器と、
第1の端子および第2の端子を有する第4のキャパシタと、
前記インダクタ電流に対応する第1のランプ信号を発生させるために、前記第1の電流と前記第2の電流とを加算するための、前記第4のキャパシタの前記第2の端子に結合されるレジスタネットワークと、
第2のランプ信号を発生させるために前記第4のキャパシタの前記第1の端子に結合される電流源であって、前記第4のキャパシタの前記第1の端子が比較器の入力に結合される、電流源と
をさらに備える、請求項5に記載の回路。
【請求項９】
前記ブーストスイッチングレギュレータの前記出力端子上のブーストされた出力電圧と、前記第1のキャパシタの前記第2の端子上のACインダクタ電流に対応する感知電圧とを受けるように構成される制御回路をさらに備える、請求項2に記載の回路。
【請求項１０】
前記ブーストスイッチングレギュレータが、前記ブーストされた出力電圧と、電圧制御モードにおいて前記ACインダクタ電流に対応する前記感知電圧とを使用するように構成される、請求項9に記載の回路。
【請求項１１】
ブーストされた安定化電圧を生成する方法であって、
入力電圧をインダクタの第1の端子に結合するステップと、
前記インダクタの第2の端子を第1の基準電圧とブーストされた出力電圧との間で交互に結合するステップと、
前記入力電圧を積分器回路の第1の端子に結合するステップと、
前記インダクタ内の電流に対応する電圧を発生させるために、前記積分器回路の第2の端子を前記第1の基準電圧と第2の基準電圧との間で交互に結合するステップと
を含み、
前記インダクタの前記第2の端子が前記第1の基準電圧に結合されるとき、前記積分器回路の前記第2の端子が前記第2の基準電圧に結合され、前記インダクタの前記第2の端子が前記ブーストされた出力電圧に結合されるとき、前記積分器回路の前記第2の端子が前記第2の基準電圧に結合される、方法。
【請求項１２】
前記第2の基準電圧が前記ブーストされた出力電圧である、請求項11に記載の方法。
【請求項１３】
少なくとも前記インダクタの前記第2の端子と前記第1の基準電圧との間に結合される第1のスイッチと、前記インダクタの前記第2の端子と前記ブーストされた出力電圧を有する出力端子との間に結合される第2のスイッチと、前記積分器回路の前記第2の端子と前記第1の基準電圧との間に結合される第3のスイッチと、前記積分器の前記第2の端子と前記第2の基準電圧との間に結合される第4のスイッチとに対する複数のスイッチング信号を生成するステップをさらに含み、前記第1のスイッチがクローズとなるとき、前記第2のスイッチがオープンとなり、前記第3のスイッチがオープンとなり、かつ前記第4のスイッチがクローズとなり、前記第1のスイッチがオープンであるとき、前記第2のスイッチがクローズとなり、前記第3のスイッチがクローズとなり、かつ前記第4のスイッチがオープンとなる、請求項11に記載の方法。
【請求項１４】
前記入力電圧を第2のキャパシタの第1の端子に結合するステップをさらに含み、前記第2のキャパシタが第2のレジスタの第1の端子に結合される第2の端子を有し、前記第2のレジスタが前記インダクタの前記第2の端子に結合される第2の端子を含む、請求項11に記載の方法。
【請求項１５】
電流制御モードにおいて、ACインダクタ電流に対応する前記積分器回路からの第1の感知電圧と、DCインダクタ電流に対応する前記第2のキャパシタの前記第2の端子上の第2の感知電圧とを組み合わせるステップをさらに含む、請求項14に記載の方法。
【請求項１６】
電圧制御モードにおいて動作する制御回路において、ACインダクタ電流に対応する前記積分器回路からの第1の感知電圧と、前記ブーストされた出力電圧とを受けるステップをさらに含む、請求項11に記載の方法。
【請求項１７】
前記積分器回路が、前記入力電圧に結合される第1の端子と、第1のレジスタの第1の端子に結合される第2の端子とを有する第1のキャパシタを備え、前記第1のレジスタの前記第2の端子が、前記積分器回路の前記第2の端子である、請求項11に記載の方法。
【請求項１８】
ブーストスイッチングレギュレータ回路であって、
第1の電圧を受けるように構成される第1の端子と、第2の端子とを有するインダクタと、
前記インダクタの前記第2の端子に結合される第1の端子と、基準電圧を受けるように構成される第2の端子とを有する第1のスイッチと、
前記インダクタの前記第2の端子に結合される第1の端子と、前記ブーストスイッチングレギュレータの出力端子に結合される第2の端子とを有する第2のスイッチと、
ACインダクタ電流に対応する電圧信号を生成するための手段と
を含む、回路。
【請求項１９】
前記ACインダクタ電流に対応する電圧信号を前記生成するための手段が、
スイッチングノードに結合される第1の端子と、基準電圧を受けるように構成される第2の端子とを有する第3のスイッチと、
前記スイッチングノードに結合される第1の端子および前記ブーストスイッチングレギュレータの前記出力端子に結合される第2の端子を有する第4のスイッチと、
前記ACインダクタ電流に対応する前記電圧信号を発生させるために前記スイッチングノード上の前記電圧を積分するための手段と
を含む、請求項18に記載の回路。
【請求項２０】
前記第1のスイッチがクローズとなるとき、前記第2のスイッチがオープンとなり、前記第3のスイッチがオープンとなり、かつ前記第4のスイッチがクローズとなり、前記第1のスイッチがオープンであるとき、前記第2のスイッチがクローズとなり、前記第3のスイッチがクローズとなり、かつ前記第4のスイッチがオープンとなり、前記回路が、DCインダクタ電流に対応する電圧信号を生成するための手段と、電流制御モードにおいてランプ信号を補償するために前記ACインダクタ電流に対応する前記電圧信号および前記DCインダクタ電流に対応する前記電圧信号を組み合わせるための手段とをさらに含む、請求項19に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、内容の全体があらゆる目的のために参照により本明細書に組み込まれる、2015年7月21日に出願した米国特許出願第14/805,209号の優先権を主張するものである。
【０００２】
本開示は電子回路、システムおよび装置に関し、詳細にはインダクタ電流に基づいてブーストスイッチングレギュレータを制御するための回路および方法に関する。
【背景技術】
【０００３】
スイッチングレギュレータは、安定化電圧を供給および/または変換するための非常に効率的な技法である。そのようなレギュレータは、インダクタを通って流れる電流として生成された磁界内のエネルギーを蓄積するために1つまたは複数のインダクタおよびスイッチを使用する。スイッチは、インダクタ内のエネルギーを増大させるため、またはエネルギーがたとえば出力に流れることを可能にするために、基準電圧をインダクタに選択的に結合するために使用される。したがって、スイッチングレギュレータは、「スイッチャ」、「コンバータ」(たとえば、ブーストコンバータまたはバックスイッチャ)と呼ばれることがある。
【０００４】
図1は、例示的なブーストスイッチングレギュレータを示す。ブーストスイッチングレギュレータでは、入力電圧は、一般的に出力電圧より低い。一方、バックレギュレータは、出力電圧より高い入力電圧を有する。エネルギーをインダクタ内に蓄積し、スイッチを使用してそのエネルギーを伝達する、様々なスイッチングレギュレータが存在する。この例では、一定の(または直流、"DC")入力電圧Vinが、インダクタL 101の1つの端子に結合される。インダクタ101の他の端子は、一定の安定化出力電圧Voutを発生させるために第1のスイッチ102を介して基準電圧(ここではグランド)に、および第2のスイッチ103を介して出力端子に結合される。
【０００５】
ブーストスイッチングレギュレータは以下のように動作する。スイッチ102がクローズ(短絡回路)でスイッチ103がオープン(開回路)であるとき、インダクタ101の第2の端子はグランドに結合され、正電圧Voutがインダクタ101の両端子にわたって印加される。したがって、φ1で示されるこの第1の段階の間、インダクタ内の電流ILは増大し、エネルギーはインダクタ内に蓄積される。スイッチ102がオープンとなりスイッチ103がクローズとなるとき、瞬間的インダクタ電流は変化しないままであり、そのようなインダクタ電流は出力端子に流れ、かつここではレジスタRoとして表される負荷の中に流れる。φ2で示されるこの第2の段階の間、Voutはブーストコンバータ内のVinより大きいので、インダクタにわたる電圧は極性を反転させる。したがって、インダクタ電流ILは、この段階の動作の間に減少する。タイムスイッチ102および103は、インダクタ内のエネルギーを交互に充電および放電するために、特定の時間期間またはサイクルにわたってオンおよびオフに切り替わってよい。いくつかのアプリケーションでは、タイムスイッチ103がオン(クローズ)でありかつスイッチ102がオフ(オープン)であることで、スイッチ103を介してインダクタ101から流れるインダクタ電流ILがスイッチングサイクルの終了前に正値からより低い正値にランプダウンすることが、引き起こされる場合がある。いくつかのアプリケーションでは、サイクルおよび逆電圧(Vout-Vin)は、インダクタ電流ILおよびスイッチ103を介して流れる電流が極性を変え、たとえばレギュレータが電流をシンクしてもよい強制的連続伝導モード(CCM)動作におけるように正(すなわち、出力の方に流れること)から負(出力から入力に流れること)に移行することを生じさせる場合がある。
【０００６】
安定化出力電圧Voutは、制御回路104を使用して実装されたフィードバックループによって制御される。この例では、制御回路104は、出力電圧Voutおよびインダクタ電流ILを感知して、各サイクルの間にオンおよびオフに切り替えられるタイムスイッチ102および103を制御することによって出力電圧Voutを調整する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
スイッチングレギュレータに関連する1つの問題は、非常に低いデューティサイクルにおいて電流を使用してシステムを制御する(電流制御と呼ばれる)ことに関する。たとえば、極めて小さいデューティサイクル(たとえば、2%)を有する、十分に調整された電流モードPWM制御を維持することは、極めて困難である場合がある。いくつかのアプリケーションでは、強制的CCMは、低リップルおよび負電流を維持することが必要になる場合がある。したがって、上述のように、ブーストスイッチングレギュレータは、スイッチングサイクルの間に極性を変えるインダクタ電流を有する場合がある。そのような極性の変化は、制御回路が電流制御方式を実装しようとする問題を引き起こす。
【課題を解決するための手段】
【０００８】
本開示は、インダクタ電流に基づいてブーストスイッチングレギュレータを制御するための回路および方法に関する。一実施形態では、本開示は、第1の電圧を受けるように構成される第1の端子と、第2の端子とを有するインダクタと、インダクタの第2の端子に結合される第1の端子と、基準電圧を受けるように構成される第2の端子とを有する第1のスイッチと、インダクタの第2の端子に結合される第1の端子と、ブーストスイッチングレギュレータの出力端子に結合される第2の端子とを有する第2のスイッチと、インダクタの第1の端子に結合される第1の端子と、第2の端子とを有する第1のキャパシタと、キャパシタの第2の端子に結合される第1の端子と、第2の端子とを有する第1のレジスタと、レジスタの第2の端子に結合される第1の端子と、基準電圧を受けるように構成される第2の端子とを有する第3のスイッチと、レジスタの第2の端子に結合される第1の端子と、別の基準電圧(たとえば、ブーストスイッチングレギュレータの出力端子)に結合される第2の端子とを有する第4のスイッチとを備えるブーストスイッチングレギュレータ回路を含む。
【０００９】
一実施形態では、インダクタの第2の端子が基準電圧に結合されるとき、レジスタの第2の端子はブーストスイッチングレギュレータの出力端子に結合され、インダクタの第2の端子がブーストスイッチングレギュレータの出力端子に結合されるとき、レジスタの第2の端子は基準電圧に結合される。
【００１０】
一実施形態では、第1のスイッチがクローズとなるとき、第2のスイッチがオープンとなり、第3のスイッチがオープンとなり、かつ第4のスイッチがクローズとなり、第1のスイッチがオープンであるとき、第2のスイッチがクローズとなり、第3のスイッチがクローズとなり、かつ第4のスイッチがオープンとなる。
【００１１】
一実施形態では、本回路は、インダクタの第1の端子に結合される第1の端子と、第2の端子とを有する第2のキャパシタと、キャパシタの第2の端子に結合される第1の端子と、インダクタの第2の端子に結合される第2の端子とを有する第2のレジスタとをさらに備える。
【００１２】
一実施形態では、本回路は、ブーストスイッチングレギュレータの出力端子上のブーストされた出力電圧と、第1のキャパシタの第2の端子上のACインダクタ電流に対応する第1の感知電圧と、第2のキャパシタの第2の端子上のDCインダクタ電流に対応する第2の感知電圧とを受けるように構成される制御回路をさらに備える。
【００１３】
一実施形態では、本回路は、インダクタ電流に対応する第1のランプ信号を発生させるために、第1のキャパシタの第2の端子上のACインダクタ電流に対応する第1の感知電圧および第2のキャパシタの第2の端子上のDCインダクタ電流に対応する第2の感知電圧を受けるように構成される電圧コンバイナ回路と、第2のランプ信号を生成するためのランプ発生器回路と、第1のランプ信号に基づいて第2のランプ信号を補償するためのランプ傾斜補償回路とをさらに備える。
【００１４】
一実施形態では、本回路は、第1のキャパシタの第2の端子上のACインダクタ電流に対応する第1の感知電圧を受けて第1の電流を発生させるように構成される第3のキャパシタと、第2の電流を発生させるために第2のキャパシタの第2の端子上のDCインダクタ電流に対応する第2の感知電圧を受けるための第1の電圧電流変換器と、第1の端子および第2の端子を有する第4のキャパシタと、インダクタ電流に対応する第1のランプ信号を発生させるために、第1の電流と第2の電流とを加算するための、第4のキャパシタの第2の端子に結合されるレジスタネットワークと、第2のランプ信号を発生させるために第4のキャパシタの第1の端子に結合される電流源とをさらに備え、第4のキャパシタの第1の端子は比較器の入力に結合される。
【００１５】
一実施形態では、本回路は、ブーストスイッチングレギュレータの出力端子上のブーストされた出力電圧と、第1のキャパシタの第2の端子上のACインダクタ電流に対応する感知電圧とを受けるように構成される制御回路をさらに備える。
【００１６】
一実施形態では、ブーストスイッチングレギュレータは、ブーストされた出力電圧と、電圧制御モードにおいてACインダクタ電流に対応する感知電圧とを使用するように構成される。
【００１７】
一実施形態では、基準電圧はグランドである。
【００１８】
別の実施形態では、本開示は、入力電圧をインダクタの第1の端子に結合するステップと、インダクタの第2の端子を基準電圧とブーストされた出力電圧との間で交互に結合するステップと、入力電圧を積分器回路の第1の端子に結合するステップと、インダクタ内の電流に対応する電圧を発生させるために、積分器回路の第2の端子を基準電圧とブーストされた出力電圧との間で交互に結合するステップとを含む、ブーストされた安定化電圧を生成する方法を含み、インダクタの第2の端子が基準電圧に結合されるとき、積分器回路の第2の端子は別の基準電圧(たとえば、ブーストスイッチングレギュレータの出力端子)に結合され、インダクタの第2の端子がブーストされた出力電圧に結合されるとき、積分器回路の第2の端子は基準電圧に結合される。
【００１９】
一実施形態では、本方法は、少なくともインダクタの第2の端子と前記基準電圧との間に結合される第1のスイッチと、インダクタの第2の端子と前記ブーストされた出力電圧を有する出力端子との間に結合される第2のスイッチと、積分器回路の第2の端子と前記基準電圧との間に結合される第3のスイッチと、積分器の第2の端子とブーストされた出力電圧を有する出力端子との間に結合される第4のスイッチとに対する複数のスイッチング信号を生成するステップをさらに含み、第1のスイッチがクローズとなるとき、第2のスイッチがオープンとなり、第3のスイッチがオープンとなり、かつ第4のスイッチがクローズとなり、第1のスイッチがオープンであるとき、第2のスイッチがクローズとなり、第3のスイッチがクローズとなり、かつ第4のスイッチがオープンとなる。
【００２０】
一実施形態では、本方法は、入力電圧を第2のキャパシタの第1の端子に結合するステップをさらに含み、第2のキャパシタは第2のレジスタの第1の端子に結合される第2の端子を有し、第2のレジスタはインダクタの第2の端子に結合される第2の端子を含む。
【００２１】
一実施形態では、本方法は、電流制御モードにおいて、ACインダクタ電流に対応する積分器回路からの第1の感知電圧と、DCインダクタ電流に対応する第2のキャパシタの第2の端子上の第2の感知電圧とを組み合わせるステップをさらに含む。
【００２２】
一実施形態では、本方法は、電圧制御モードにおいて動作する制御回路において、ACインダクタ電流に対応する積分器回路からの第1の感知電圧と、ブーストされた出力電圧とを受けるステップをさらに含む。
【００２３】
一実施形態では、積分器回路は、入力電圧に結合される第1の端子と、第1のレジスタの第1の端子に結合される第2の端子とを有する第1のキャパシタを備え、第1のレジスタの第2の端子は積分器回路の前記第2の端子である。
【００２４】
別の実施形態では、本開示は、第1の電圧を受けるように構成される第1の端子および第2の端子を有するインダクタと、インダクタの第2の端子に結合される第1の端子および基準電圧を受けるように構成される第2の端子を有する第1のスイッチと、インダクタの第2の端子に結合される第1の端子およびブーストスイッチングレギュレータの出力端子に結合される第2の端子を有する第2のスイッチと、ACインダクタ電流に対応する電圧信号を生成するための手段とを含むブーストスイッチングレギュレータ回路を含む。
【００２５】
一実施形態では、ACインダクタ電流に対応する電圧信号を生成するための手段は、スイッチングノードに結合される第1の端子および基準電圧を受けるように構成される第2の端子を有する第3のスイッチと、スイッチングノードに結合される第1の端子およびブーストスイッチングレギュレータの出力端子に結合される第2の端子を有する第4のスイッチと、ACインダクタ電流に対応する電圧信号を発生させるためにスイッチングノード上の電圧を積分するための手段とを含む。
【００２６】
一実施形態では、第1のスイッチがクローズとなるとき、第2のスイッチがオープンとなり、第3のスイッチがオープンとなり、かつ第4のスイッチがクローズとなり、第1のスイッチがオープンであるとき、第2のスイッチがクローズとなり、第3のスイッチがクローズとなり、かつ第4のスイッチがオープンとなる。
【００２７】
一実施形態では、本回路は、DCインダクタ電流に対応する電圧信号を生成するための手段と、電流制御モードにおいてランプ信号を補償するためにACインダクタ電流に対応する電圧信号およびDCインダクタ電流に対応する電圧信号を組み合わせるための手段とをさらに含む。
【００２８】
以下の詳細な説明および添付図面は、本開示の性質および利点のより良い理解を提供する。
【図面の簡単な説明】
【００２９】
【図１】典型的なブーストスイッチングレギュレータを示す図である。
【図２】一実施形態による例示的なスイッチングレギュレータを示す図である。
【図３】別の実施形態による例示的なスイッチングレギュレータを示す図である。
【図４】図3の回路に対する波形を示す図である。
【図５Ａ】一実施形態による、電流制御モードにおいてランプ補償のためにACおよびDCインダクタ電流成分に対応する電圧を組み合わせることを示す図である。
【図５Ｂ】別の実施形態によるランプ補償の例示的な実装形態を示す図である。
【図６】一実施形態による方法を示す図である。
【発明を実施するための形態】
【００３０】
以下の説明において、説明のために、本開示の完全な理解を提供するために多数の例および特定の詳細が示される。しかしながら、特許請求の範囲に示されている本開示には、単独で、または以下で説明される他の特徴と組み合わせて、これらの例における特徴のうちのいくつかまたはすべてを含めてもよいこと、また、本明細書において説明する特徴および概念の変更形態および均等物をさらに含めてもよいことが当業者には明らかであろう。
【００３１】
図2は、一実施形態による例示的なブーストスイッチングレギュレータ回路を示す。この例では、ブーストスイッチングレギュレータ回路200は、インダクタ201と、スイッチ202と、スイッチ203と、制御回路250と、電流感知回路210とを含む。インダクタ201は、第1の電圧(ここでは、電圧源251からの入力電圧Vin)を受けるように構成される第1の端子と第2の端子とを有する。この例では、レジスタンスDCRは、たとえばインダクタ内の寄生レジスタンスに相当する。スイッチ202は、スイッチング電圧Vswを有するスイッチングノード299においてインダクタ201の第2の端子に結合される第1の端子と、この例ではグランド(たとえば、0ボルト)である基準電圧に結合される第2の端子とを有する。第2のスイッチ203は、スイッチングノード299においてインダクタ201の第2の端子に結合される第1の端子と、この場合はブースト出力電圧Voutを有するブーストスイッチングレギュレータの出力端子298に結合される第2の端子とを有する。ブーストスイッチングレギュレータに対して、Voutは通常Vinより大きいが、いくつかのアプリケーションでは、Vinは、時間の期間に対してVoutより大きい場合がある。たとえば、Vinは(たとえば、モバイルデバイス内の)バッテリーによって供給される場合があり、Vinは、たとえばバッテリーが過充電されるかまたは完全に充電される場合にVoutより大きい場合がある。出力端子298は、たとえば寄生レジスタンスResrを有するキャパシタ(Co)208に結合される場合があり、負荷はレジスタRoとしてモデル化される場合がある。
【００３２】
本開示の特徴および利点には、交流電流(AC)インダクタ電流に対応する電圧信号を生成するための回路が含まれる。ブーストスイッチングレギュレータの動作の間に、スイッチ202および203は、スイッチングノード299におけるインダクタ201の端子を、基準電圧(一般的にはグランド)とブーストされた出力電圧Voutとに交互に結合する。インダクタ201の他の端子はVinに維持される。したがって、Vswがグランドであるときにインダクタ電流ILは増加し、VswがVoutであるときにインダクタ電流ILは減少する。概して、インダクタ内の電流はインダクタの両端子にわたって印加される電圧の積分に関連する。したがって、Vswにおいてインダクタに印加された電圧入力は、グランドとVoutとの間を遷移する矩形波であるので、インダクタ電流は、実質的に三角波(矩形波の積分)である。
【００３３】
本開示の実施形態は、インダクタにわたる電圧、VinおよびVoutを積分器回路211に結合することによって、ACインダクタ電流に対応する電圧信号を生成する。この例では、スイッチ204および205ならびにレジスタ/キャパシタ(RC)積分器回路は、ACインダクタ電流に対応する電圧信号を生成するための1つのメカニズムを示す。キャパシタ207は、Vinを受けるためにインダクタ201の端子に結合される。キャパシタ207の第2の端子は、レジスタ206の端子に結合される。レジスタ206の第2の端子は、第2のスイッチングノード297に結合される。レジスタ206およびキャパシタ207は、ACインダクタ電流に対応する電圧信号を発生させるためにスイッチングノード297上の電圧を積分するための1つの例示的な積分器回路を示す。スイッチ204は、スイッチングノード297においてレジスタ206の第2の端子に結合される第1の端子と、基準電圧(たとえば、グランド)に結合される第2の端子とを有する。この例では、スイッチ205は、レジスタ206の第2の端子に結合される第1の端子と、ブーストされた出力電圧Voutを受けるためにブーストスイッチングレギュレータの出力端子に結合される第2の端子とを有する。他の実施形態では、スイッチ205の第2の端子は、回路が、たとえばインダクタ内のAC電流に対応する電圧信号を発生させるように、Vout以外の別の基準電圧に結合されてもよい。
【００３４】
動作中、入力電圧Vinは、インダクタ201の第1の端子に結合される。インダクタ201の第2の端子は、スイッチ202および203によって基準電圧(たとえば、グランド)とブーストされた出力電圧Voutとの間で交互に結合される。したがって、グランドとVoutとの間を遷移する矩形波が、インダクタに印加されてよい。同様に、入力電圧Vinはキャパシタ207の第1の端子に印加され、レジスタ206の第2の端子はスイッチ204および205によって基準電圧とブーストされた出力電圧との間で交互に結合される。RC回路は積分器として動作するので、その結果として、インダクタ内の電流に対応する電圧、Vsns_acがキャパシタ207の第2の端子上にもたらされる。
【００３５】
スイッチ202〜205は、スイッチングノード299におけるインダクタ201の第2の端子が基準電圧に結合されるとき、スイッチングノード297におけるレジスタ206の第2の端子はブーストされた出力電圧Voutに結合される。反対に、インダクタ201の第2の端子がブーストされた出力電圧Voutに結合されるとき、スイッチングノード297におけるレジスタ206の第2の端子は基準電圧に結合される。たとえば、第1の段階の間に、スイッチ202がクローズとなるとき、スイッチ203がオープンとなり、スイッチ204がオープンとなり、かつスイッチ205がクローズとなる。第2の段階の間に、スイッチ202がオープンであるとき、スイッチ203がクローズとなり、スイッチ204がクローズとなり、かつスイッチ205がオープンとなる。
【００３６】
スイッチング回路200は、ブーストされた出力電圧Voutおよびインダクタ電流に対応する電圧信号Vsns_acに基づいてスイッチ202およびスイッチ203を制御するために制御回路250をさらに含む。一実施形態では、ブーストされた出力電圧VoutおよびVsns_acは電圧制御モードにおいて使用されてもよく、VoutおよびVsns_acはVoutを特定の電圧レベルに維持するために使用される。別の実施形態では、Vout、Vsns_acおよびDCインダクタ電流に対応する電圧が、電流制御モードにおいてさらに使用される。電圧制御は、一般的により遅い速度において多くのサイクルにわたって動作するが、電流制御は、一般的により速い速度において各サイクルにわたって動作する。この説明的な例では、Vsns_acおよびVoutは、上述のように、スイッチ202〜205をオン(クローズ)およびオフ(オープン)に切り替えるためにスイッチ制御信号φ1およびφ2ならびにそれらの対応する反転φ1*およびφ2*を生成するために使用される。以下の例に示すように、φ1/φ1*は、たとえばφ2/φ2*を発生させるために180度位相シフトされてもよい。
【００３７】
図3は、別の実施形態による例示的なスイッチングレギュレータを示す。この例では、ブーストスイッチングレギュレータ回路300は、入力電圧源351(Vin)に結合される第1の端子と、スイッチ302を介してグランドにかつスイッチ303を介してブースト回路出力端子(Vout)に結合される第2の端子とを有するインダクタを含む。さらに、インダクタ電流感知回路は、ACインダクタ電流に対応する電圧信号Vsns_acを生成するためにレジスタ306と、キャパシタ307と、スイッチ304および305とを含む。これらの回路要素は、実質的に、上記の図2の回路に関して説明したように動作する。この例では、スイッチはMOSトランジスタを使用して実装され、スイッチ302はNMOSスイッチトランジスタであり、スイッチ303はPMOSスイッチトランジスタであり、スイッチ304はNMOSスイッチトランジスタであり、スイッチ305はPMOSスイッチトランジスタである。図4は、図3の回路に対する波形を示す。この例では、スイッチ302および303は信号φによって駆動され、スイッチ304および305は信号φbによって駆動され、それらのスイッチの両方は、たとえばコントローラ350内の制御論理およびバッファ354によって生成される。上述のように、有利には、信号φbは、それがたとえば信号φの反転となるように、信号φに対して180度位相がずれている。
【００３８】
本例は、電圧制御と電流制御の両方を含んでもよい。たとえば、電圧制御は、ブーストされた出力電圧Voutを誤差増幅器351の1つの入力に結合すること、および基準電圧Vrefを誤差増幅器351の第2の入力内で受けることによって実装されてもよい。誤差増幅器351の出力は電圧ループ誤差信号であり、その信号は比較器353に結合される。上述のようにいくつかのアプリケーションでは、電圧ループはまた、ACインダクタ電流に対応する電圧、Vsns_acを組み込む場合がある。しかしながら、この例では、インダクタ電流のACおよびDC成分に対応する電圧は、ACおよびDCインダクタ電流を電流制御ループのランプ信号内に組み込むために、電流加算および傾斜補償回路352に結合される。補償されたランプ信号は、比較器353の第2の入力に結合される。比較器の出力は制御論理およびバッファ354によって受けられ、スイッチング信号φおよびφbを生成するために使用される。
【００３９】
図3に示す本例の特徴および利点には、インダクタ電流のACおよびDC成分に対応する電圧を生成することが含まれる。たとえば、上記で説明したように、積分器(たとえば、RC回路)を使用してもたらされたACインダクタ電流成分に加えて、インダクタ電流のDC成分に対応する電圧が、レジスタ308およびキャパシタ309を使用して生成されてもよい。たとえば、ブーストスイッチングレギュレータ回路300は、インダクタ301の第1の端子に結合される第1の端子と、第2のレジスタ308の第1の端子に結合される第2の端子とを有する第2のキャパシタ(Cdc)309を含む。レジスタ308は、スイッチングノードにおいてインダクタ301の第2の端子に結合される第2の端子を含む。図4は、図3の回路に対する波形を示す。450において、図4は、信号φおよび信号φbが180度位相がずれている(ここでは、信号φbは信号φの反転である)ことを示す。インダクタ電流が401において示されている。インダクタ電流のAC成分に対応する電圧波形が402において示されている。最後に、インダクタ電流のDC成分に対応する電圧波形が403において示されている。図4に示すように、インダクタ電流のDC成分は小さいリップルを有するが、平均値は、Vinを基準とするインダクタ電流ILの関数である(たとえば、Vsns_ac=Vin-(IL*DCR))。AC成分はより大きいリップルを有し、たとえば周期Tsの各サイクルにわたってインダクタ電流のAC成分と同相であり、そのAC成分と同等である。制御回路350は、出力端子上のブーストされた出力電圧Voutと、キャパシタ307の第2の端子上のACインダクタ電流に対応する第1の感知電圧Vsns_acと、第2のキャパシタ309の第2の端子上のDCインダクタ電流に対応する第2の感知電圧Vsns_dcとを受けるように構成されてもよく、それらの電圧によって電流制御の動作モードが実装される。
【００４０】
図5Aは、一実施形態による、電流制御モードにおいてランプ補償のためにACおよびDCインダクタ電流成分に対応する電圧を組み合わせることを示す。ここで、各サイクルにおいて増加しかつ減少するインダクタ電流に対応するILランプ信号を発生させるために、Vsns_acおよびVsns_dcが、電圧コンバイナ回路501(たとえば、加算器)に結合される。第2のランプ信号がランプ発生器回路502によって生成され、たとえば、ILランプからの情報を使用して第2のランプを補償するために、2つのランプがランプ傾斜補償回路503において組み合わされる。
【００４１】
図5Bは、別の実施形態によるランプ補償の例示的な実装形態を示す。インダクタ電流のACおよびDC成分に対応する電圧Vsns_acおよびVsns_dcは組み合わされてよく、場合によってはランプ信号を補償するために使用されてもよいが、以下は、上記を行うための1つの特定の例示的な回路を示しており、本出願の特許請求の範囲を制限するものと解釈されるべきでないことを理解されたい。この例では、ACインダクタ電流に対応する電流Iacを発生させるために、Vsns_acがキャパシタ501(Ciso)を介して結合される。また、Vsns_dcは、電圧電流変換器回路を使用して電流に変換される。上述のように、いくつかの実施形態では、Vsns_dcはVinと呼ばれる場合がある。したがって、本例では、Vsns_dcがレジスタ502(Ravg)の1つの端子に結合される。レジスタ502の他の端子がVinに結合され、それによって、レジスタを介する電流Idcは以下の通りである。
【００４２】
Idc = 1/Ravg*(Vin-Vsns_dc) = 1/Ravg*(Vin-[Vin-(IL*DCR)])
【００４３】
Idc = IL*DCR/Ravg
【００４４】
したがって、レジスタ502は、インダクタ電流ILのDC成分をスケールダウンするために使用されてもよく、Vsns_dcをDCインダクタ電流に対応する電流に変換するための1つの例示的なメカニズムである。この例では、増幅器503およびPMOSトランジスタ504を備えるユニティゲイン回路が、たとえばレジスタ502の1つの端子上の電圧Vsns_dcを設定するために使用される。
【００４５】
この例では、電流IacおよびIdcが、インダクタ電流に対応する第1のランプ信号を発生させるためにレジスタネットワーク内で加算される。各電流のスケールが、組み合わされたときに、たとえばインダクタ電流の正確な表現を再構築するように、電流IacおよびIdcは比例的に組み合わされてもよい。この例では、レジスタネットワークは、シリーズ構成のレジスタ512および513を備える。Iacは、キャパシタ501の端子からレジスタ512の第1の端子に結合される。Idcは、たとえば、NMOS電流ミラー510およびPMOS電流ミラー511を介してレジスタ512の第2の端子およびレジスタ513の第1の端子に結合される。レジスタ512および513の値は、キャパシタ521(Cramp)の端子上のインダクタ電流に対応するランプ信号を発生させるために電流を再結合するように設定されてもよい。
【００４６】
電圧ランプ信号は、キャパシタ521に結合される電流源520(Iramp)を使用してもたらされてもよい。したがって、キャパシタ521の1つの端子はランプ信号を発生させるために電流Irampを受け、ランプ信号は、キャパシタ521の他の端子上のインダクタ電流に対応する第2のランプ信号によって補償される。したがって、この例では、Irampに結合されるキャパシタ521の端子は、(たとえば、図3の制御回路350のように)インダクタ電流に対して補償されたランプ信号を供給するために比較器に結合され、それによって、たとえば、電流制御モードの一例を実施してもよい。
【００４７】
図6は、一実施形態による、電圧をブーストするための方法を示す。この例示的な技法によれば、入力電圧は、601においてインダクタの第1の端子に結合される。602において、インダクタの第2の端子は、基準電圧とブーストされた出力電圧との間で交互に結合される。基準電圧およびブーストされた出力電圧は、たとえば交互に活性化されるMOSトランジスタなどのスイッチによって、インダクタの第2の端子に結合されてもよい。603において、入力電圧は、積分器回路の第1の端子に結合される。1つの例示的な積分器回路は、上記で示されるRC回路であり、その回路は、たとえば受動積分器回路である。604において、積分器回路の第2の端子は、インダクタ内の電流に対応する電圧を発生させるために基準電圧とブーストされた出力電圧との間で交互に結合される。インダクタの第2の端子が基準電圧に結合されるとき、積分器回路の第2の端子はブーストされた出力電圧に結合され、インダクタの第2の端子がブーストされた出力電圧に結合されるとき、積分器回路の第2の端子は基準電圧に結合される。したがって、一実施形態では、積分器回路は、インダクタ内のAC電流に対応する電圧を発生させてもよい。
【００４８】
上の説明は、特定の実施形態の諸態様がどのように実施され得るのかの例と一緒に、本開示の様々な実施形態を示す。上の例は、それらの実施形態しかないと見なされるべきではなく、以下の特許請求の範囲によって規定される特定の実施形態の融通性および利点を示すために提示されている。上の開示および以下の特許請求の範囲に基づいて、特許請求の範囲によって規定される本開示の範囲から逸脱することなく、他の構成、実施形態、実装形態、および均等物が採用されてもよい。
【符号の説明】
【００４９】
101  インダクタ
102  第1のスイッチ
103  第2のスイッチ
104  制御回路
200  ブーストスイッチングレギュレータ回路
201  インダクタ
202  スイッチ
203  スイッチ、第2のスイッチ
204  スイッチ
205  スイッチ
206  レジスタ
207  キャパシタ
208  キャパシタ
210  電流感知回路
211  積分器回路
250  制御回路
251  電圧源
297  第2のスイッチングノード
298  ブーストスイッチングレギュレータの出力端子
299  スイッチングノード
300  ブーストスイッチングレギュレータ回路
301  インダクタ
302  スイッチ
303  スイッチ
304  スイッチ
305  スイッチ
306  レジスタ
307  キャパシタ
350  コントローラ、制御回路
351  入力電圧源
351  誤差増幅器
352  電流加算および傾斜補償回路
353  比較器
354  制御論理およびバッファ
399  スイッチングノード(原文に記載なし)
401  グラフ
402  グラフ
403  グラフ
450  グラフ
500  図5Bの回路図(原文に記載なし)
501  電圧コンバイナ回路
501  キャパシタ
502  ランプ発生器回路
502  レジスタ
503  ランプ傾斜補償回路
503  増幅器
504  PMOSトランジスタ
510  NMOS電流ミラー
511  PMOS電流ミラー
512  レジスタ
513  レジスタ
520  電流源
521  キャパシタ
【図１】
2018521622.tif 000003
【図２】
2018521622.tif 000004
【図３】
2018521622.tif 000005
【図４】
2018521622.tif 000006
【図５Ａ】
2018521622.tif 000007
【図５Ｂ】
2018521622.tif 000008
【図６】
2018521622.tif 000009
【手続補正書】
【提出日】平成30年1月23日(2018.1.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ブーストスイッチングレギュレータ回路であって、
第1の電圧を受けるように構成される第1の端子と、第2の端子とを有するインダクタと、
前記インダクタの前記第2の端子に結合される第1の端子と、第1の基準電圧を受けるように構成される第2の端子とを有する第1のスイッチと、
前記インダクタの前記第2の端子に結合される第1の端子と、前記ブーストスイッチングレギュレータの出力端子に結合される第2の端子とを有する第2のスイッチと、
前記インダクタの前記第1の端子に結合される第1の端子と、第2の端子とを有する第1のキャパシタと、
前記キャパシタの前記第2の端子に結合される第1の端子と、第2の端子とを有する第1のレジスタと、
前記レジスタの前記第2の端子に結合される第1の端子と、前記第1の基準電圧を受けるように構成される第2の端子とを有する第3のスイッチと、
前記レジスタの前記第2の端子に結合される第1の端子と、第2の基準電圧に結合される第2の端子とを有する第4のスイッチと
を備える、回路。
【請求項２】
前記第2の基準電圧が、前記ブーストスイッチングレギュレータの前記出力端子上の出力電圧である、請求項1に記載の回路。
【請求項３】
前記インダクタの前記第2の端子が前記第1の基準電圧に結合されるとき、前記レジスタの前記第2の端子が前記ブーストスイッチングレギュレータの前記出力端子に結合され、前記インダクタの前記第2の端子が前記ブーストスイッチングレギュレータの前記出力端子に結合されるとき、前記レジスタの前記第2の端子が前記第1の基準電圧に結合される、請求項2に記載の回路。
【請求項４】
前記第1のスイッチがクローズとなるとき、前記第2のスイッチがオープンとなり、前記第3のスイッチがオープンとなり、かつ前記第4のスイッチがクローズとなり、前記第1のスイッチがオープンであるとき、前記第2のスイッチがクローズとなり、前記第3のスイッチがクローズとなり、かつ前記第4のスイッチがオープンとなる、請求項2に記載の回路。
【請求項５】
前記インダクタの前記第1の端子に結合される第1の端子と、第2の端子とを有する第2のキャパシタと、
前記キャパシタの前記第2の端子に結合される第1の端子と、前記インダクタの前記第2の端子に結合される第2の端子とを有する第2のレジスタと
をさらに備える、請求項2に記載の回路。
【請求項６】
前記ブーストスイッチングレギュレータの前記出力端子上のブーストされた出力電圧と、前記第1のキャパシタの前記第2の端子上のACインダクタ電流に対応する第1の感知電圧と、前記第2のキャパシタの前記第2の端子上のDCインダクタ電流に対応する第2の感知電圧とを受けるように構成される制御回路をさらに備える、請求項5に記載の回路。
【請求項７】
前記インダクタ電流に対応する第1のランプ信号を発生させるために、前記第1のキャパシタの前記第2の端子上のACインダクタ電流に対応する第1の感知電圧と、前記第2のキャパシタの前記第2の端子上のDCインダクタ電流に対応する第2の感知電圧とを受けるように構成される電圧コンバイナ回路と、
第2のランプ信号を生成するためのランプ発生器回路と、
前記第1のランプ信号に基づいて前記第2のランプ信号を補償するためのランプ傾斜補償回路と
をさらに備える、請求項5に記載の回路。
【請求項８】
前記第1のキャパシタの前記第2の端子上のACインダクタ電流に対応する第1の感知電圧を受け、かつ第1の電流を発生させるように構成される第3のキャパシタと、
第2の電流を発生させるために前記第2のキャパシタの前記第2の端子上のDCインダクタ電流に対応する第2の感知電圧を受けるための第1の電圧電流変換器と、
第1の端子および第2の端子を有する第4のキャパシタと、
前記インダクタ電流に対応する第1のランプ信号を発生させるために、前記第1の電流と前記第2の電流とを加算するための、前記第4のキャパシタの前記第2の端子に結合されるレジスタネットワークと、
第2のランプ信号を発生させるために前記第4のキャパシタの前記第1の端子に結合される電流源であって、前記第4のキャパシタの前記第1の端子が比較器の入力に結合される、電流源と
をさらに備える、請求項5に記載の回路。
【請求項９】
前記ブーストスイッチングレギュレータの前記出力端子上のブーストされた出力電圧と、前記第1のキャパシタの前記第2の端子上のACインダクタ電流に対応する感知電圧とを受けるように構成される制御回路をさらに備える、請求項2に記載の回路。
【請求項１０】
前記ブーストスイッチングレギュレータが、前記ブーストされた出力電圧と、電圧制御モードにおいて前記ACインダクタ電流に対応する前記感知電圧とを使用するように構成される、請求項9に記載の回路。
【請求項１１】
ブーストされた安定化電圧を生成する方法であって、
入力電圧をインダクタの第1の端子に結合するステップと、
前記インダクタの第2の端子を第1の基準電圧とブーストされた出力電圧との間で交互に結合するステップと、
前記入力電圧を積分器回路の第1の端子に結合するステップと、
前記インダクタ内の電流に対応する電圧を発生させるために、前記積分器回路の第2の端子を前記第1の基準電圧と第2の基準電圧との間で交互に結合するステップと
を含み、
前記インダクタの前記第2の端子が前記第1の基準電圧に結合されるとき、前記積分器回路の前記第2の端子が前記第2の基準電圧に結合され、前記インダクタの前記第2の端子が前記ブーストされた出力電圧に結合されるとき、前記積分器回路の前記第2の端子が前記第2の基準電圧に結合される、方法。
【請求項１２】
前記第2の基準電圧が前記ブーストされた出力電圧である、請求項11に記載の方法。
【請求項１３】
少なくとも前記インダクタの前記第2の端子と前記第1の基準電圧との間に結合される第1のスイッチと、前記インダクタの前記第2の端子と前記ブーストされた出力電圧を有する出力端子との間に結合される第2のスイッチと、前記積分器回路の前記第2の端子と前記第1の基準電圧との間に結合される第3のスイッチと、前記積分器の前記第2の端子と前記第2の基準電圧との間に結合される第4のスイッチとに対する複数のスイッチング信号を生成するステップをさらに含み、前記第1のスイッチがクローズとなるとき、前記第2のスイッチがオープンとなり、前記第3のスイッチがオープンとなり、かつ前記第4のスイッチがクローズとなり、前記第1のスイッチがオープンであるとき、前記第2のスイッチがクローズとなり、前記第3のスイッチがクローズとなり、かつ前記第4のスイッチがオープンとなる、請求項11に記載の方法。
【請求項１４】
前記入力電圧を第2のキャパシタの第1の端子に結合するステップをさらに含み、前記第2のキャパシタが第2のレジスタの第1の端子に結合される第2の端子を有し、前記第2のレジスタが前記インダクタの前記第2の端子に結合される第2の端子を含む、請求項11に記載の方法。
【請求項１５】
電流制御モードにおいて、ACインダクタ電流に対応する前記積分器回路からの第1の感知電圧と、DCインダクタ電流に対応する前記第2のキャパシタの前記第2の端子上の第2の感知電圧とを組み合わせるステップをさらに含む、請求項14に記載の方法。
【請求項１６】
電圧制御モードにおいて動作する制御回路において、ACインダクタ電流に対応する前記積分器回路からの第1の感知電圧と、前記ブーストされた出力電圧とを受けるステップをさらに含む、請求項11に記載の方法。
【請求項１７】
前記積分器回路が、前記入力電圧に結合される第1の端子と、第1のレジスタの第1の端子に結合される第2の端子とを有する第1のキャパシタを備え、前記第1のレジスタの前記第2の端子が、前記積分器回路の前記第2の端子である、請求項11に記載の方法。
【請求項１８】
ブーストスイッチングレギュレータ回路であって、
第1の電圧を受けるように構成される第1の端子と、第2の端子とを有するインダクタと、
前記インダクタの前記第2の端子に結合される第1の端子と、基準電圧を受けるように構成される第2の端子とを有する第1のスイッチと、
前記インダクタの前記第2の端子に結合される第1の端子および前記ブーストスイッチングレギュレータの出力端子に結合される第2の端子を有する第2のスイッチと、
スイッチングノードに結合される第1の端子と、基準電圧を受けるように構成される第2の端子とを有する第3のスイッチと、
前記スイッチングノードに結合される第1の端子と、前記ブーストスイッチングレギュレータの前記出力端子に結合される第2の端子とを有する第4のスイッチと、
ACインダクタ電流に対応する電圧信号を発生させるために前記スイッチングノード上の前記電圧を積分するための手段と
を含む、回路。
【請求項１９】
前記第1のスイッチがクローズとなるとき、前記第2のスイッチがオープンとなり、前記第3のスイッチがオープンとなり、かつ前記第4のスイッチがクローズとなり、前記第1のスイッチがオープンであるとき、前記第2のスイッチがクローズとなり、前記第3のスイッチがクローズとなり、かつ前記第4のスイッチがオープンとなり、前記回路が、DCインダクタ電流に対応する電圧信号を生成するための手段と、電流制御モードにおいてランプ信号を補償するために前記ACインダクタ電流に対応する前記電圧信号および前記DCインダクタ電流に対応する前記電圧信号を組み合わせるための手段とをさらに含む、請求項18に記載の回路。
【国際調査報告】
2018521622.tif 000010
2018521622.tif 000011