(57)【要約】超音波イメージング装置のための画素センサのような装置が開示される。装置は、圧電層に結合された第１のメタライゼーション層と、ここにおいて、第１の電圧は、超音波がイメージング対象アイテム（例えば、ユーザの指紋）に反射して圧電層中を伝播することに応答して第１のメタライゼーション層において生成され、第１のメタライゼーション層は、基板の上方に位置する、第１のメタライゼーション層と基板との間に位置する第２のメタライゼーション層と、第１のメタライゼーション層と基板との間の寄生容量を低減するために第２の電圧を第２のメタライゼーション層に印加するように構成されたデバイスとを含む。【選択図】  図１
2018533997.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
圧電層に結合された第１のメタライゼーション層と、ここにおいて、第１の電圧は、超音波がイメージング対象アイテムに反射して、前記圧電層中を伝播することに応答して前記第１のメタライゼーション層において生成され、前記第１のメタライゼーション層は、基板の上方に位置する、
前記第１のメタライゼーション層と前記基板との間に位置する第２のメタライゼーション層と、
前記第１のメタライゼーション層と前記基板との間の寄生容量を低減するために第２の電圧を前記第２のメタライゼーション層に印加するように構成されたデバイスと
を備える装置。
【請求項２】
前記デバイスは、前記基板と前記第１のメタライゼーション層及び前記第２のメタライゼーション層とを備えるＣＭＯＳ ＩＣ上に実施され、前記第１のメタライゼーション層及び前記第２のメタライゼーション層は、それぞれ、前記ＣＭＯＳ ＩＣの最上位メタライゼーション層と、最上位の１つ下位のメタライゼーション層とを備える、請求項１に記載の装置。
【請求項３】
前記デバイスは、前記第１のメタライゼーション層に結合された入力と、前記第２のメタライゼーション層に結合された出力とを含むバッファ増幅器を備える、請求項１に記載の装置。
【請求項４】
前記デバイスは、前記第１のメタライゼーション層に結合されたゲートと、前記第２のメタライゼーション層に結合されたソースとを有する電界効果トランジスタ（ＦＥＴ）を含むソースフォロア増幅器を備える、請求項１に記載の装置。
【請求項５】
前記ＦＥＴの前記ゲートは、前記第２のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第１のメタライゼーション層に結合され、前記メタライゼーションパッドは、前記第２のメタライゼーション層の別の部分から電気的に絶縁される、請求項４に記載の装置。
【請求項６】
前記ＦＥＴの前記ソースは、メタライズビアホールを経由して前記第２のメタライゼーション層に結合される、請求項４に記載の装置。
【請求項７】
前記ＦＥＴの前記ソースは、第３のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第２のメタライゼーション層に結合され、前記第３のメタライゼーション層は、前記第２のメタライゼーション層と前記基板との間に位置する、請求項４に記載の装置。
【請求項８】
前記第２の電圧は、前記第１の電圧と略同じである、請求項１に記載の装置。
【請求項９】
前記第１のメタライゼーション層は、前記第２のメタライゼーション層の第２の面積より小さい第１の面積を有する、請求項１に記載の装置。
【請求項１０】
前記第２のメタライゼーション層は、前記第１のメタライゼーション層から前記基板への全ての垂直線形経路が前記第２のメタライゼーション層と交わるように構成される、請求項１に記載の装置。
【請求項１１】
方法であって、
超音波がイメージング対象アイテムに反射して前記圧電層中を伝播することに応答して第１のメタライゼーション層において第１の電圧を発生させることと、ここにおいて、前記第１のメタライゼーション層は、基板の上方に位置する、
前記第１のメタライゼーション層と前記基板との間の寄生容量を低減するために第２の電圧を第２のメタライゼーション層に印加することと、ここにおいて、前記第２のメタライゼーション層は、前記第１のメタライゼーション層と前記基板との間に位置する、
を備える方法。
【請求項１２】
ＣＭＯＳ ＩＣは、前記基板と前記第１のメタライゼーション層及び前記第２のメタライゼーション層とを備え、前記第１のメタライゼーション層及び前記第２のメタライゼーション層は、それぞれ、前記ＣＭＯＳ ＩＣの最上位メタライゼーション層と、最上位の１つ下位のメタライゼーション層とを備える、請求項１１に記載の方法。
【請求項１３】
前記第２の電圧を前記第２のメタライゼーション層に印加することは、前記第２の電圧を発生させるために、バッファ増幅器を使用して前記第１の電圧を増幅することを備える、請求項１１に記載の方法。
【請求項１４】
前記第２の電圧を前記第２のメタライゼーション層に印加することは、電界効果トランジスタ（ＦＥＴ）を含むソースフォロア増幅器を使用して前記第１の電圧を増幅することを備え、前記ＦＥＴは、前記第１の電圧を受けるゲートと、前記第２の電圧を発生させるソースとを含む、請求項１１に記載の方法。
【請求項１５】
前記ＦＥＴの前記ゲートは、前記第２のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第１のメタライゼーション層に結合され、前記メタライゼーションパッドは、前記第２のメタライゼーション層の別の部分から電気的に絶縁される、請求項１４に記載の方法。
【請求項１６】
前記ＦＥＴの前記ソースは、メタライズビアホールを経由して前記第２のメタライゼーション層に結合される、請求項１４に記載の方法。
【請求項１７】
前記ＦＥＴの前記ソースは、第３のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第２のメタライゼーション層に結合され、前記第３のメタライゼーション層は、前記第２のメタライゼーション層と前記基板との間に位置する、請求項１４に記載の方法。
【請求項１８】
前記第２の電圧は、前記第１の電圧と略同じである、請求項１１に記載の方法。
【請求項１９】
前記第１のメタライゼーション層は、前記第２のメタライゼーション層の第２の面積より小さい第１の面積を有する、請求項１１に記載の方法。
【請求項２０】
前記第２のメタライゼーション層は、前記第１のメタライゼーション層から前記基板への全ての垂直線形経路が前記第２のメタライゼーション層と交わるように構成される、請求項１１に記載の方法。
【請求項２１】
装置であって、
超音波がイメージング対象アイテムに反射して前記圧電層中を伝播することに応答して第１のメタライゼーション層において第１の電圧を発生させるための手段と、ここにおいて、前記第１のメタライゼーション層は、基板の上方に位置する、
前記第１のメタライゼーション層と前記基板との間の寄生容量を低減するために第２の電圧を第２のメタライゼーション層に印加するための手段と、ここにおいて、前記第２のメタライゼーション層は、前記第１のメタライゼーション層と前記基板との間に位置する、
を備える装置。
【請求項２２】
ＣＭＯＳ ＩＣは、前記基板と前記第１のメタライゼーション層及び前記第２のメタライゼーション層とを備え、前記第１のメタライゼーション層及び前記第２のメタライゼーション層は、それぞれ、前記ＣＭＯＳ ＩＣの最上位メタライゼーション層と、最上位の１つ下位のメタライゼーション層とを備える、請求項２１に記載の装置。
【請求項２３】
前記第２の電圧を前記第２のメタライゼーション層に印加するための前記手段は、前記第２の電圧を発生させるために前記第１の電圧を増幅するための手段を備える、請求項２１に記載の装置。
【請求項２４】
前記第２の電圧を前記第２のメタライゼーション層に印加するための前記手段は、電界効果トランジスタ（ＦＥＴ）を含むソースフォロアを使用して前記第１の電圧を増幅するための手段を備え、前記ＦＥＴは、前記第１の電圧を受けるゲートと、前記第２の電圧を発生させるソースとを含む、請求項２１に記載の装置。
【請求項２５】
前記ＦＥＴの前記ゲートは、前記第２のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第１のメタライゼーション層に結合され、前記メタライゼーションパッドは、前記第２のメタライゼーション層の別の部分から電気的に絶縁される、請求項２４に記載の装置。
【請求項２６】
前記ＦＥＴの前記ソースは、メタライズビアホールを経由して前記第２のメタライゼーション層に結合される、請求項２４に記載の装置。
【請求項２７】
前記ＦＥＴの前記ソースは、第３のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第２のメタライゼーション層に結合され、前記第３のメタライゼーション層は、前記第２のメタライゼーション層と前記基板との間に位置する、請求項２４に記載の装置。
【請求項２８】
前記第２の電圧は、前記第１の電圧と略同じである、請求項２１に記載の装置。
【請求項２９】
前記第１のメタライゼーション層は、前記第２のメタライゼーション層の第２の面積より小さい第１の面積を有する、請求項２１に記載の装置。
【請求項３０】
前記第２のメタライゼーション層は、前記第１のメタライゼーション層から前記基板への全ての垂直線形経路が前記第２のメタライゼーション層と交わるように構成される、請求項２１に記載の装置。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
[0001]本願は、２０１５年９月１日に米国特許商標庁に出願された非仮出願第１４／８４２，８２６に対する優先権及びその利益を主張し、その全内容は、参照によって本明細書に組み込まれる。
【技術分野】
【０００２】
[0002]本開示の態様は一般に、超音波イメージング装置に関し、より具体的には、超音波イメージング装置で使用するための容量キャンセレーションを備えた画素受信器に関する。
【背景技術】
【０００３】
[0003]超音波イメージング装置は、指紋のような特定のアイテムの電子又はデジタル画像を取得するために使用され得る。超音波イメージング装置は典型的に、（例えば、ポリフッ化ビニリデン（ＰＶＤＦ）層のような）送信圧電層を含む超音波送波器と、受信圧電層（例えば、ＰＶＤＦ層）と、画素センサの２次元アレイを備える画素受信器とを備える。一般に、超音波送波器は、画素受信器の下方に位置し、画素受信器は、受信圧電層の下方に位置する。ユーザの指紋のようなイメージング対象アイテムは、受信圧電層の上方に配置される。
【０００４】
[0004]動作中、超音波送波器の送信圧電層は、超音波（例えば、１０ＭＨｚの超音波）がユーザの指紋のようなイメージング対象アイテムに当たる（encounter）まで画素受信器及び受信圧電層を通って上向きにこの波を発生させるために励起される。超音波は、指紋に反射して、画素受信器に向かって下向きに伝播する。受信圧電層は、画素受信器の画素センサのそれぞれの入力において反射波を電圧へと変換する。画素センサの入力において発生した電圧は、対応する波がユーザの指紋の山に当たったか谷に当たったかの関数である。
【０００５】
[0005]画素センサは、それぞれの高周波数電圧を処理して、ＤＣ出力画素電圧を発生させる。ＤＣ出力画素電圧をデジタル化するためにアナログ／デジタル変換器が設けられる。次いで、デジタル化された信号は、指紋認識、指紋データベース格納、及び他のような様々な動作を実行するために画像プロセッサによって処理され得る。
【０００６】
[0006]これまで、画素受信器は、薄膜トランジスタ（ＴＦＴ）技術を使用して実施されてきた。しかしながら、ＴＦＴ技術を使用して実施される回路は一般に、相補型金属酸化膜半導体（ＣＭＯＳ）技術のような他の技術を使用して実施される回路よりも、電圧変換効率が低く、ノイズが多い。
【発明の概要】
【０００７】
[0007]以下に、１つ又は複数の実施形態の基本的な理解を与えるために、そのような実施形態の簡略化された概要を提示する。この概要は、予期される全ての実施形態の広範な概観ではなく、全ての実施形態の重要な又は不可欠な要素を識別するようにも、任意又は全ての実施形態の範囲を線引きするようにも意図されない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、１つ又は複数の実施形態のいくつかの概念を簡略化された形式で提示することである。
【０００８】
[0008]本開示の態様は、圧電層に結合された第１のメタライゼーション層と、ここにおいて、第１の電圧は、超音波がイメージング対象アイテムに反射して圧電層中を伝播することに応答して第１のメタライゼーション層において生成され、第１のメタライゼーション層は、基板の上方に位置する、第１のメタライゼーション層と基板との間に位置する第２のメタライゼーション層と、第１のメタライゼーション層と基板との間の寄生容量を低減するために第２の電圧を第２のメタライゼーション層に印加するように構成されたデバイスとを備える装置に関する。
【０００９】
[0009]本開示の別の態様は、超音波がイメージング対象アイテムに反射して圧電層中を伝播することに応答して第１のメタライゼーション層において第１の電圧を発生させることと、ここにおいて、第１のメタライゼーション層は、基板の上方に位置する、第１のメタライゼーション層と基板との間の寄生容量を低減するために第２の電圧を第２のメタライゼーション層に印加することと、ここにおいて、第２のメタライゼーション層は、第１のメタライゼーション層と基板との間に位置する、を備える方法に関する。
【００１０】
[0010]本開示の別の態様は、超音波がイメージング対象アイテムに反射して圧電層中を伝播することに応答して第１のメタライゼーション層において第１の電圧を発生させるための手段と、ここにおいて、第１のメタライゼーション層は、基板の上方に位置する、第１のメタライゼーション層と基板との間の寄生容量を低減するために第２の電圧を第２のメタライゼーション層に印加するための手段と、ここにおいて、第２のメタライゼーション層は、第１のメタライゼーション層と基板との間に位置する、を備える装置に関する。
【００１１】
[0011]前述の目的及び関連する目的を達成するために、１つ又は複数の実施形態は、以下に十分に説明され、かつ特許請求の範囲において具体的に示される特徴を備える。以下の説明及び添付の図面は、１つ又は複数の実施形態の実例となる特定の態様を詳細に示す。しかしならが、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のほんの一部しか示さず、説明の実施形態は、そのような態様及びそれらの同等物を全て含むよう意図される。
【図面の簡単な説明】
【００１２】
【図１】[0012]図１は、本開示の態様に係る、例示的な超音波イメージング装置の垂直断面図を例示する。
【図２】[0013]図２は、本開示の別の態様に係る、例示的な超音波イメージング装置のための例示的なＣＭＯＳ受信器の上面図を例示する。
【図３】[0014]図３は、本開示の別の態様に係る、例示的な超音波イメージング装置のための例示的なＣＭＯＳ受信器の概略図を例示する。
【図４Ａ】[0015]図４Ａは、本開示の別の態様に係る、例示的な超音波イメージング装置のための例示的な画素センサの略図を例示する。
【図４Ｂ】[0016]図４Ｂは、本開示の別の態様に係る、図４Ａの画素センサの例示的な動作に関連付けられたタイミング図を例示する。
【図４Ｃ】[0017]図４Ｃは、本開示の別の態様に係る、図４Ａの画素センサの別の例示的な動作に関連付けられたタイミング図を例示する。
【図４Ｄ】[0018]図４Ｄは、本開示の別の態様に係る、図４Ａの画素センサの更に別の例示的な動作に関連付けられたタイミング図を例示する。
【図４Ｅ】[0019]図４Ｅは、本開示の別の態様に係る、図４Ａの画素センサの更に別の例示的な動作に関連付けられたタイミング図を例示する。
【図４Ｆ】[0020]図４Ｆは、本開示の別の態様に係る、図４Ａの画素センサの一部の垂直断面図を例示する。
【図４Ｇ】[0021]図４Ｇは、本開示の別の態様に係る、図４Ａの画素センサの上面図を例示する。
【図５Ａ】[0022]図５Ａは、本開示の別の態様に係る、例示的な超音波イメージング装置のための別の例示的な画素センサの略図を例示する。
【図５Ｂ】[0023]図５Ｂは、本開示の別の態様に係る、図５Ａの例示的な画素センサの一部の垂直断面図を例示する。
【図５Ｃ】[0024]図５Ｃは、本開示の別の態様に係る、図５Ａの例示的な画素センサの上面図を例示する。
【図６Ａ】[0025]図６Ａは、本開示の別の態様に係る、例示的な超音波イメージング装置のための別の例示的な画素センサの略図を例示する。
【図６Ｂ】[0026]図６Ｂは、本開示の別の態様に係る、図６Ａの例示的な画素センサの一部の垂直断面図を例示する。
【図６Ｃ】[0027]図６Ｃは、本開示の別の態様に係る、図６Ａの画素センサの例示的な動作に関連付けられたタイミング図を例示する。
【図６Ｄ】[0028]図６Ｄは、本開示の別の態様に係る、図６Ａの画素センサの別の例示的な動作に関連付けられたタイミング図を例示する。
【図６Ｅ】[0029]図６Ｅは、本開示の別の態様に係る、図６Ａの画素センサの更に別の例示的な動作に関連付けられたタイミング図を例示する。
【図６Ｆ】[0030]図６Ｆは、本開示の別の態様に係る、図６Ａの画素センサの更に別の例示的な動作に関連付けられたタイミング図を例示する。
【図７】[0031]図７は、本開示の別の態様に係る、画素センサに関する寄生容量を低減する例示的な方法のフロー図を例示する。
【発明の詳細な説明】
【００１３】
[0032]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明として意図されるものであり、本明細書で説明される概念が実践され得る唯一の構成を表すよう意図されるものではない。詳細な説明は、様々な概念の完全な理解を与えるために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実践され得ることは当業者には明らかであろう。いくつかの事例では、そのような概念を曖昧にしないために、周知の構造及び構成要素はブロック図の形式で示される。
【００１４】
[0033]図１は、本開示の態様に係る、例示的な超音波イメージング装置１００の垂直断面図を例示する。超音波イメージング装置１００は、超音波（例えば、１０ＭＨｚの超音波）を発生させるように構成された超音波送波器１１０を備える。超音波送波器１１０は、本明細書で更に述べるように、様々な層を通って上向きに伝播するように超音波を発生させるように構成される。
【００１５】
[0034]より具体的には、超音波送波器１１０は、送信圧電層１１２と、送信圧電層１１２に結合された一対の電極１１４及び１１６と、励振源１１８とを備え得る。圧電層１１２は、ポリフッ化ビニリデン（ＰＶＤＦ）層又は他のタイプの圧電層を備え得る。励振源１１８は、層が所望の周波数（例えば、１０ＭＨｚ）の超音波を発することができるように、送信圧電層１１２のための励起電圧を発生させるように構成される。
【００１６】
[0035]超音波イメージング装置１００は、超音波送波器１１０の上方に配置された画素受信器１２０を更に備える。グラススペーサのようなスペーサ（図示されない）が、超音波送波器１１０と画素受信器１２０との間に挟まれ得る。本明細書で更に述べるように、画素受信器１２０は、ユーザの指紋のようなイメージング対象アイテムに関連付けられたそれぞれの電圧を受け、処理するように構成された画素センサの２次元アレイを備える。画素受信器１２０は、イメージング対象アイテムに関連付けられた入力画素電圧を受けるための、２次元アレイ状に配列された複数の入力メタライゼーションパッド１２２を備える。
【００１７】
[0036]超音波イメージング装置１００は、画素受信器１２０上に配設された及び／又はそれの上方に配置された受信圧電層１３０を更に備える。受信圧電層１３０は、イメージング対象アイテム（例えば、ユーザの指紋）から反射した超音波を、画素受信器１２０の画素センサのための入力画素電圧へと変換する。同様に、受信圧電層１３０は、ポリフッ化ビニリデン（ＰＶＤＦ）層又は他のタイプの圧電層を備え得る。電極１３２（例えば、メタライゼーション層）は、本明細書で更に述べるように、検知ウインドウ操作（sensing window operation）を提供するために受信圧電層１３０の上に設けられ得る。
【００１８】
[0037]超音波イメージング装置１００は、電極１３２の上に配設された圧盤１４０を更に備える。圧盤１４０は、圧盤より下層の超音波イメージング装置１００の構成要素のための保護被膜として機能する。追加的に、圧盤１４０は、図１に例示されるように、ユーザの指紋１５０のようなイメージング対象アイテムが置かれ得る表面を設ける働きをする。
【００１９】
[0038]動作中、超音波送波器１１０は、画素受信器１２０、受信圧電層１３０、及び圧盤１４０を経由してユーザの指１５０に向かって上向きに伝播する超音波（例えば、１０ＭＨｚの超音波）のバーストを発生させるように動作される。ユーザの指１５０上の入射超音波は、受信圧電層１３０を通って下向きに伝播する反射超音波を生成する。圧電層１３０は、受信器１２０の画素センサのそれぞれの入力において反射波を電圧へと変換する。電圧の各々の振幅は、対応する反射超音波部分が指紋の山に当たったか谷に当たったかに依存する。画素センサは、所望のイメージングアプリケーションにしたがって更にデジタル化及び処理するための出力画素電圧を発生させるために入力画素電圧を処理する。
【００２０】
[0039]図２は、本開示の別の態様に係る、例示的な超音波イメージング装置のための例示的なＣＭＯＳ受信器２００の上面図を例示する。ＣＭＯＳ受信器２００は、前述した超音波イメージング装置１００の画素受信器１２０の例示的な詳細な実施であり得る。
【００２１】
[0040]ＣＭＯＳ受信器２００は、画素センサのアレイを含むＣＭＯＳ集積回路（ＩＣ）２２０を備える。ＣＭＯＳ ＩＣ２２０の上部は、２次元アレイ状に配列された複数の入力メタライゼーションパッド２２２を含む。図２には示されていないが、ＣＭＯＳ受信器２００は、入力メタライゼーションパッド２２２のアレイの上に配設された誘電体保護層を含み得る。受信圧電層１３０は、例えば、接着剤を使用して、ＣＭＯＳ ＩＣ２２０の上面に取り付けられ得る。メタライゼーションパッド２２２は、ＣＭＯＳ受信器２００の画素センサへのそれぞれの入力として機能し、そこでは、対応する反射超音波に関する入力画素電圧が出現する。
【００２２】
[0041]図３は、本開示の別の態様に係る、例示的な超音波イメージング装置のための例示的なＣＭＯＳ受信器３００の概略図を例示する。ＣＭＯＳ受信器３００は、前述した受信器１２０及びＣＭＯＳ受信器２００のうちの一方又は両方の例示的な詳細な実施であり得る。
【００２３】
[0042]具体的には、ＣＭＯＳ受信器３００は、画素センサ３１０−１１〜３１０−ＭＮの２次元アレイを備える。この例では、画素センサアレイのサイズはＭ×Ｎである。すなわち、画素センサアレイは、Ｍ行の画素センサ及びＮ列の画素センサを有する。画素センサ３１０−１１〜３１０−１Ｎは、アレイの第１の行にあり、画素センサ３１０−２１〜３１０−２Ｎは、アレイの第２の行にあり、画素センサ３１０−３１〜３１０−３Ｎは、アレイの第３の行にあり、画素センサ３１０−Ｍ１〜３１０−ＭＮは、アレイの第Ｍの行にある。同様に、画素センサ３１０−１１〜３１０−Ｍ１は、アレイの第１の列にあり、画素センサ３１０−１２〜３１０−Ｍ２は、アレイの第２の列にあり、画素センサ３１０−１３〜３１０−Ｍ３は、アレイの第３の列にあり、画素センサ３１０−１Ｎ〜３１０−ＭＮは、アレイの第Ｎの列にある。示されるように、画素センサ３１０−１１〜３１０−ＭＮの全てが、そこからそれぞれの入力画素電圧を受けるために圧電（ＰＺ）層に結合されている。
【００２４】
[0043]ＣＭＯＳ受信器３００は、行セレクタ３２０と、列読出しマルチプレクサ３３０と、アナログ／デジタル変換器（ＡＤＣ）３４０と、画像プロセッサ３５０と、コントローラ３６０とを更に備える。行セレクタ３２０は、対応する出力画素電圧を発生させる目的で、コントローラ３６０の制御下で、画素センサの行をアクティブ化する。この点において、行セレクタ３２０は、行３１０−１１／３１０−１Ｎ〜３１０−１Ｍ１／３１０−ＭＮに対して、それぞれ、３つの信号ＣＳ１／ＤＢ１／ＳＳ１〜ＣＳＭ／ＤＢＭ／ＳＳＭを発生させる。
【００２５】
[0044]本明細書でより詳細に述べるように、ＣＳ１〜ＣＳＭ信号は、前のアクティブ化又は読取りサイクルから存在し得る電荷を、対応する画素センサにおける電界効果トランジスタ（ＦＥＴ）のゲートからクリアする。ＤＢ１〜ＤＢＭ信号が、圧電層から受けた電圧又はピークエネルギーに関する電圧を発生させるために、対応する画素センサ中のピーク検出器をイネーブルにするために使用される。ＳＳ１〜ＳＳＭ信号は、対応する画素センサが発生させた出力画素電圧を、対応する列読出しラインＣＲ１〜ＣＲＮに印加させる。また、特定の実施形態について、ＳＳ１〜ＳＳＭ信号は、対応する画素センサにおける感度を高めるために寄生容量キャンセレーションを遂行するべく使用される。
【００２６】
[0045]コントローラ３６０の制御下で、列読出しマルチプレクサ３３０は、アクティブ化された行の画素センサから出力画素電圧を読み出す。マルチプレクサ３３０は、出力画素電圧を連続方法でＡＤＣ３４０に出力し得る。マルチプレクサ３３０が、それぞれ、複数のＡＤＣと並行して出力画素電圧の少なくとも一部を出力するように構成され得ることは理解されるものとする。ＡＤＣ３４０は、出力画素電圧をデジタル化し、それらを画像プロセッサ３５０に供給する。画像プロセッサ３５０は、受けたデジタル化済み画素電圧に基づいて、任意の数の動作を実行し得る。例えば、画像プロセッサ３５０は、前に記憶された認証済み指紋画像に基づいて指紋認証を実行し得る。
【００２７】
[0046]また、例示されるように、コントローラ３６０は、受信圧電層の上面上に位置する、電極１３２のような電極に印加される電圧Ｒｂｉａｓを制御するためのＲｂｉａｓ制御電圧を発生させ得る。本明細書でより詳細に述べるように、Ｒｂｉａｓ電圧は、圧電層から受けた電圧又はエネルギーの１つ又は複数のピークを検出するために、アクティブ化された画素センサのピーク検出器をイネーブルにするべく使用され得る。
【００２８】
[0047]図４Ａは、本開示の別の態様に係る、例示的な超音波イメージング装置のための例示的な画素センサ４００の略図を例示する。画素センサ４００は、前述した画素センサ３１０−１１〜３１０−ＭＮのうちの任意のものの例示的な詳細な実施であり得る。例示したように、画素センサ４００は、受信圧電層４４０と、対応する電極４４２と、その上に指紋のようなイメージング対象アイテムが置かれる圧盤４４６とに結合される。電極４４２は、例えば、前述したコントローラ３６０によって生成されたＲｂｉａｓ制御信号に基づいて、Ｒｂｉａｓ電圧源４４８が発生させたＲｂｉａｓ電圧を受けるように構成される。
【００２９】
[0048]具体的には、画素センサ４００は、トランジスタＮ３及びダイオードＤ１を含むピーク検出器４２０を備える。トランジスタＮ３は、ｎ型金属酸化膜半導体電界効果トランジスタ（ＦＥＴ）（ＭＯＳＦＥＴ）（以降「ＮＭＯＳ」と呼ばれる）のようなＦＥＴとして構成され得る。ＮＭＯＳ Ｎ３は、画素センサ４００の入力メタライゼーションパッド４１０に結合されたドレインと、ダイオードバイアス電圧を受けるように構成されたソースと、クリア信号を受けるように構成されたゲートとを備える。ダイオードＤ１は、ダイオードバイアス電圧を受けるように構成されたアノードと、同じく入力メタライゼーションパッド４１０に結合されたカソードとを含む。
【００３０】
[0049]画素センサ４００は、トランジスタＮ１を備えるソースフォロア増幅器を更に備える。トランジスタＮ１はまた、レール電圧（例えば、Ｖｄｄ）に結合されたドレインと、画素センサ４００の入力メタライゼーションパッド４１０に結合されたゲートとを含む、ＮＭＯＳのようなＦＥＴとして構成され得る。画素センサ４００は、ＮＭＯＳ Ｎ１のソースに結合されたドレインと、選択信号を受けるように構成されたゲートとを含む、ＮＭＯＳのようなＦＥＴとして同じく構成され得る読出しトランジスタＮ２を更に備える。画素センサ４００は、ＮＭＯＳ Ｎ２のソースと、別のレール電圧（例えば、接地）との間に結合された電流源Ｉを更に備える。
【００３１】
[0050]クリア信号、ダイオードバイアス、及び選択信号は、前述したＣＳ１／ＤＢ１／ＳＳ１〜ＣＳＭ／ＤＢＭ／ＳＳＭ信号の１つのセットの例である。更に、画素センサ４００の入力メタライゼーションパッド４１０は、前述した入力メタライゼーションパッド１２２及び２２２のうちの一方の例である。画素センサ４００の動作は、少数の例示的なタイミング図を参照して以下で述べられる。
【００３２】
[0051]図４Ｂは、本開示の別の態様に係る、画素センサ４００の例示的な動作に関連付けられたタイミング図を例示する。タイミング図の水平軸すなわちｘ軸は時間を表し、垂直軸は、クリア信号、超音波バースト、ダイオードバイアス、選択信号、及びＲｂｉａｓの振幅を表す。例示的なタイミング図では、２つの連続した読出しサイクル１及び２が、例示を目的として示されている。読出しサイクルは連続である必要がなく、ユーザの要求に応じていつでも実行され得ることは理解されるものとする。
【００３３】
[0052]このタイミング図によれば、時間ｔ１において、クリア信号は、ＮＭＯＳ Ｎ３をオンにするために、最初、アサート状態（asserted state）（例えば、比較的高い電圧レベル（例えば、Ｖｄｄ））にされる。ＮＭＯＳ Ｎ３をオンにすることは、例えば、前の読出しサイクルから存在し得る任意の電荷を、ＮＭＯＳ Ｎ１のゲートからクリアする。次いで、時間ｔ２において、クリア信号は、ＮＭＯＳ Ｎ３をオフにするために、デアサート状態（de-asserted state）（例えば、比較的低い電圧レベル（例えば、接地））にされる。時間インターバルｔ１−ｔ２中、超音波送波器は、ディセーブルにされており（例えば、超音波バーストを発生させず）、ダイオードバイアス及び選択信号電圧は、デアサート状態（例えば、比較的低い電圧（例えば、接地））に設定され、Ｒｂｉａｓは、任意のＤＣレベル（例えば、Ｖｄｄ）に設定され得る。
【００３４】
[0053]次いで、時間ｔ３において、ダイオードバイアス電圧は、ピーク信号検出のためにダイオードＤ１にバイアスをかけるために、アサート電圧レベル（例えば、３ボルト）にされる。ダイオードバイアス電圧は、ＮＭＯＳ Ｎ１のゲートについての所望の動作点上で選択され得る。例えば、電流源Ｉは、電流源にわたって約１ボルトを必要とし得、ＮＭＯＳ Ｎ２のドレイン−ソース間電圧は、約０．２ボルトを必要し得、ＮＭＯＳ Ｎ１のゲート−ソース間電圧は、０．５ボルトを必要とし得る。故に、ＮＭＯＳ Ｎ１の最小ゲート電圧は、１．５ボルトであり得る。ダイオードバイアス電圧を３ボルトに設定し、ダイオードＤ１にわたる低下に備えて０．７ボルトの余裕を持つことで、ＮＭＯＳ Ｎ１のゲート電圧は、１．５から２．３ボルトの間で変動する（swing）ことが許容される。ＮＭＯＳ Ｎ１のゲート電圧が他の範囲内で動作するように設定され得ることは理解されるものとする。
【００３５】
[0054]次いで、時間ｔ４において、超音波送波器は、受信圧電層４４０、電極４４２、及び圧盤４４６を通る超音波バーストを発生させるためにイネーブルにされる。前述したように、超音波バーストは、ユーザの指に反射して、圧電層４４０を通って戻り、ここでは、入力画素電圧（例えば、１０ＭＨｚの入力電圧）が、画素センサ４００の入力メタライゼーションパッド４１０において生成される。入力画素電圧の振幅は、対応する反射超音波がユーザの指紋の山に当たったか谷に当たったかの関数である。
【００３６】
[0055]ＮＭＯＳ Ｎ１のゲートにおける入力画素電圧により、ダイオードＤ１の両端の電圧がダイオード電圧（例えば、０．７Ｖ）を超えるとき、電流は、ＮＭＯＳ Ｎ１のゲートを充電するために、ダイオードＤ１を通って流れる。すなわち、ダイオードバイアス電圧が３ボルトである例を考えれば、入力画素電圧が２．３ボルト以下であるとき、電流は、ＮＭＯＳ Ｎ１のゲートを充電するためにダイオードＤ１を通って流れる。従って、ダイオードＤ１を通って流れる電流は、入力画素電圧のピークの関数である。
【００３７】
[0056]図４Ｂのタイミングに戻り、ＮＭＯＳ Ｎ１のゲートにおいて十分な又は所定の電圧Ｖｇを生成すための所定の時間インターバル（ｔ４−ｔ５）の後、時間ｔ５において、超音波送波器がディセーブルにされ、時間ｔ６において、ダイオードバイアス電圧が、そのデアサート状態（例えば、比較的低い電圧（例えば、接地））に戻される。時間インターバルｔ３−ｔ６中、クリア及び選択信号は、それらのデアサート状態にあり、Ｒｂｉａｓは、前の電圧レベル（例えば、Ｖｄｄ）に保たれる。
【００３８】
[0057]ダイオードバイアス電圧がそのデアサート状態に下げられた後、時間ｔ７において、選択信号は、ＮＭＯＳ Ｎ２をオンにするためにそのアサート状態（例えば、比較的高い電圧（例えば、Ｖｄｄ））にされる。これは、ＮＭＯＳ Ｎ１及び電流源Ｉを備えるソースフォロア増幅器をイネーブルにする。すなわち、入力メタライゼーションパッド４１０を経由して受ける入力画素電圧のピークに関する、ＮＭＯＳ Ｎ１のゲート電圧Ｖｇは、本質的に、画素センサ４００の出力画素電圧ＶＯＵＴとして生成される。より具体的には、ＮＭＯＳ Ｎ１を通して電流源Ｉによって生成される略一定の電流Ｉは、ＮＭＯＳ Ｎ１のゲート−ソース間電圧Ｖｇｓに略比例する。従って、ＮＭＯＳ Ｎ１のゲート電圧Ｖｇが入力画素電圧及びそれのピーク検出により増加する場合、ＮＭＯＳ Ｎ１のソースにおける電圧も同じく増加する。ＮＭＯＳ Ｎ１が、略１の利得を有するソースフォロア増幅器として構成される理由はこれである。より正確には、ＮＭＯＳ Ｎ２が選択信号によって完全にオンにされるため、出力画素電圧ＶＯＵＴは、本質的に、ＮＭＯＳ Ｎ１のゲート電圧ＶｇからＮＭＯＳ Ｎ１のゲート−ソース間電圧Ｖｇｓを差し引いたものである。
【００３９】
[0058]図３を参照して前述したように、画素センサ４００の出力画素電圧ＶＯＵＴは、対応する列読出しラインにおいて生成される。出力画素電圧ＶＯＵＴが列読出しマルチプレクサ３３０によって読み出されるのに十分な所定の時間インターバル（ｔ７−ｔ８）の後、ｔ８において、選択信号は、ＮＭＯＳ Ｎ２をオフにし、読出しサイクル１を終了するために、そのデアサート状態（例えば、比較的低い電圧（例えば、接地））に下げられる。時間インターバルｔ７−ｔ８中、超音波送波器はディセーブルにされており、クリア及びダイオード信号は、それらのデアサート状態にあり、Ｒｂｉａｓは、前の電圧レベル（例えば、Ｖｄｄ）に保たれる。
【００４０】
[0059]次に来る読出しサイクル２は、最初の読出しサイクル１と略同じ又はそれに類似して構成され得る。この場合も同様に、前述したように、次に来る読出しサイクル２は、最初の読出しサイクル１の直後に実行される必要はなく、必要に応じて、例えば、ユーザの要求に応じて実行される。
【００４１】
[0060]図４Ｃは、本開示の別の態様に係る、画素センサ４００の例示的な動作に関連付けられた別のタイミング図を例示する。図４Ｃのタイミング図に係る画素センサ４００の動作は、ダイオードバイアス電圧の代わりにＲｂｉａｓ信号がピーク検出回路４２０をイネーブル及びディセーブルにするように構成される点を除き、図４Ｂのタイミング図に対する画素センサの動作のものに類似する。
【００４２】
[0061]より具体的には、読出しサイクル１に関して、時間ｔ１において、クリア信号は、ＮＭＯＳ Ｎ３をオンにするためにアサートされ（例えば、比較的高い電圧（例えば、Ｖｄｄ）にされる）、前の読出しサイクルから残っている任意の電荷を、ＮＭＯＳ Ｎ１のゲートからクリアする。時間ｔ２において、クリア信号は、ＮＭＯＳ Ｎ３をオフにするために、デアサートされる（例えば、比較的低い電圧（例えば、接地）にされる）。時間インターバルｔ１−ｔ２中、超音波送波器は、ディセーブルにされており（例えば、超音波を発生させず）、選択信号はデアサートされ（例えば、比較的低い電圧（例えば、接地）にされ）、ダイオードバイアス及びＲｂｉａｓは、比較的高い電圧レベル（例えば、それぞれ、３ボルト及びＶｄｄ）である。
【００４３】
[0062]時間ｔ３において、Ｒｂｉａｓ電圧は、比較的高い電圧レベル（例えば、Ｖｄｄ）から比較的低い電圧レベル（例えば、接地）へと遷移される。受信圧電層４４０のセンサ容量によって、比較的高い電圧から比較的低い電圧へのＲｂｉａｓ電圧の遷移は、ＮＭＯＳ Ｎ１のゲート電圧を、比較的高い電圧から比較的低い電圧に同様に遷移させる。ダイオードバイアス電圧が比較的高い電圧レベル（例えば、３ボルト）に保たれるため、ＮＭＯＳ Ｎ１のゲート電圧が比較的低い電圧に下げられることが、ピーク検出器４２０をイネーブルにする。
【００４４】
[0063]時間ｔ４において、超音波送波器は、受信圧電層４４０、電極４４２、及び圧盤４４６を通る超音波バーストを発生させるためにイネーブルにされる。前述したように、超音波バーストは、ユーザの指から反射して、圧電層４４０を通って戻り、ここでは、入力画素電圧（例えば、１０ＭＨｚの入力電圧）が、画素センサ４００の入力メタライゼーションパッド４１０において生成される。入力画素電圧の振幅は、対応する反射超音波がユーザの指紋の山に当たったか谷に当たったかの関数である。
【００４５】
[0064]ＮＭＯＳ Ｎ１のゲートにおける入力画素電圧により、ダイオードＤ１の両端の電圧がダイオード電圧（例えば、０．７Ｖ）を超えるとき、電流は、ＮＭＯＳ Ｎ１のゲートを充電するために、ダイオードＤ１を通って流れる。ＮＭＯＳ Ｎ１のゲートにおいて十分な又は所定の電圧Ｖｇを生成するための所定の時間インターバル（ｔ４−ｔ５）の後、ｔ５において、超音波送波器がディセーブルにされ、時間ｔ６において、Ｒｂｉａｓは、前の電圧レベル（例えば、Ｖｄｄ））に戻される。時間インターバルｔ３−ｔ６中、クリア及び選択信号は、それらのデアサート状態にあり、ダイオードバイアスは、比較高い電圧レベル（例えば、３ボルト）に保たれる。
【００４６】
[0065]時間ｔ７において、選択信号は、ＮＭＯＳ Ｎ２をオンにするために、そのアサート状態（例えば、比較的高い電圧レベル（例えば、Ｖｄｄ））にされる。これは、ＮＭＯＳ Ｎ１及び電流源Ｉを備えるソースフォロア増幅器をイネーブルにする。従って、入力メタライゼーションパッド４１０を経由して受ける入力画素電圧のピークに関する、ＮＭＯＳ Ｎ１のゲート電圧Ｖｇは、本質的に、画素センサ４００の出力画素電圧ＶＯＵＴにおいて生成される。
【００４７】
[0066]画素センサ４００の出力画素電圧ＶＯＵＴは、対応する列読出しラインにおいて生成される。出力画素電圧ＶＯＵＴが列読出しマルチプレクサ３３０によって読み出されるのに十分な所定の時間インターバル（ｔ７−ｔ８）の後、ｔ８において、選択信号は、ＮＭＯＳ Ｎ２をオフにし、読出しサイクル１を終了するために、そのデアサート状態（例えば、比較的低い電圧（例えば、接地））に下げられる。時間インターバルｔ７−ｔ８中、超音波送波器はディセーブルにされており、クリア信号は、デアサート状態にあり、ダイオードバイアス及びＲｂｉａｓは、比較的高い電圧レベル（例えば、Ｖｄｄ）に保たれる。
【００４８】
[0067]次に来る読出しサイクル２は、最初の読出しサイクル１と略同じ又はそれに類似して構成され得る。この場合も同様に、前述したように、次に来る読出しサイクル２は、最初の読出しサイクル１の直後に実行される必要はなく、必要に応じて、例えば、ユーザの要求に応じて実行される。
【００４９】
[0068]図４Ｄは、本開示の別の態様に係る、画素センサ４００の例示的な動作に関連付けられたタイミング図を例示する。図４Ｄのタイミング図に係る画素センサ４００の動作は、ダイオードバイアス信号が、入力画素電圧の単一の負又は正のピークを検出するように構成された時間インターバルの間アサートされている点を除き、図４Ｂのタイミング図に対する画素センサの動作のものに類似する。
【００５０】
[0069]このタイミング図によれば、時間ｔ１において、クリア信号は、ＮＭＯＳ Ｎ３をオンにするために、最初、アサート状態（例えば、比較的高い電圧レベル（例えば、Ｖｄｄ））にされる。ＮＭＯＳ Ｎ３をオンにすることは、例えば、前の読出しサイクルから存在し得る任意の電荷を、ＮＭＯＳ Ｎ１のゲートからクリアする。次いで、時間ｔ２において、クリア信号は、ＮＭＯＳ Ｎ３をオフにするために、デアサート状態（例えば、比較的低い電圧レベル（例えば、接地））にされる。時間インターバルｔ１−ｔ２中、超音波送波器は、ディセーブルにされており（例えば、超音波バーストを発生させず）、ダイオードバイアス及び選択信号電圧は、デアサート状態（例えば、比較的低い電圧（例えば、接地））に設定され、Ｒｂｉａｓは、任意のＤＣ電圧レベル（例えば、Ｖｄｄ）に設定され得る。
【００５１】
[0070]次いで、時間ｔ３において、超音波送波器は、受信圧電層４４０、電極４４２、及び圧盤４４６を通る超音波バーストを発生させるためにイネーブルにされる。前述したように、超音波バーストは、ユーザの指から反射して、圧電層４４０を通って戻り、ここでは、入力画素電圧（例えば、１０ＭＨｚの入力電圧）が、画素センサ４００の入力メタライゼーションパッド４１０において生成される。入力画素電圧の振幅は、対応する反射超音波がユーザの指紋の山に当たったか谷に当たったかの関数である。
【００５２】
[0071]入力画素電圧又は超音波バーストの単一の負又は正のピークと合致し得る時間インターバルｔ４−ｔ５中、ダイオードバイアスは、ピーク検出器４２０をイネーブルにするために比較的高い電圧レベル（例えば、３ボルト）にされている。単一の負のピークを検出することに関しては、入力画素電圧により、ダイオードＤ１の両端の電圧がダイオード電圧（例えば、０．７Ｖ）を超えるとき、電流は、ＮＭＯＳ Ｎ１のゲートを充電するために、ダイオードＤ１を通って流れる。単一の正のピークを検出することに関しては、ダイオードＤ１の両端の電圧が入力画素電圧の正のピーク中ダイオード電圧を超えない可能性があっても、ダイオードＤ１の非理想特徴は、依然として、ＮＭＯＳ Ｎ１のゲートを充電するために、単一の正のピークに基づいて、ダイオードを通る電流を生成する。
【００５３】
[0072]時間インターバル（ｔ４−ｔ５）の後、時間ｔ５において、ダイオードバイアス電圧は、そのデアサート状態（例えば、比較的低い電圧（例えば、接地））に戻され、時間ｔ６において、超音波送波器がディセーブルにされる。時間インターバルｔ３−ｔ６中、クリア及び選択信号は、それらのデアサート状態にあり、Ｒｂｉａｓは、前の電圧レベル（例えば、Ｖｄｄ）に保たれる。
【００５４】
[0073]超音波送波器がディセーブルにされた後、時間ｔ７において、選択信号は、ＮＭＯＳ Ｎ２をオンにするためにそのアサート状態（例えば、比較的高い電圧（例えば、Ｖｄｄ））にされる。これは、ＮＭＯＳ Ｎ１及び電流源Ｉを備えるソースフォロア増幅器をイネーブルにする。すなわち、入力画素電圧の検出された負又は正のピークに関する、ＮＭＯＳ Ｎ１のゲート電圧Ｖｇは、本質的に、画素センサ４００の出力画素電圧ＶＯＵＴとして生成される。画素センサ４００の出力画素電圧ＶＯＵＴは、対応する列読出しラインにおいて生成される。
【００５５】
[0074]出力画素電圧ＶＯＵＴが列読出しマルチプレクサ３３０によって読み出されるのに十分な所定の時間インターバル（ｔ７−ｔ８）の後、ｔ８において、選択信号は、ＮＭＯＳ Ｎ２をオフにし、読出しサイクル１を終了するために、そのデアサート状態（例えば、比較的低い電圧（例えば、接地））に下げられる。時間インターバルｔ７−ｔ８中、超音波送波器は、ディセーブルにされており、クリア及びダイオード信号は、それらのデアサート状態にあり、Ｒｂｉａｓは、前の電圧レベル（例えば、Ｖｄｄ）に保たれる。
【００５６】
[0075]次に来る読出しサイクル２は、最初の読出しサイクル１と略同じ又はそれに類似して構成され得る。この場合も同様に、前述したように、次に来る読出しサイクル２は、最初の読出しサイクル１の直後に実行される必要はなく、必要に応じて、例えば、ユーザの要求に応じて実行される。
【００５７】
[0076]図４Ｅは、本開示の別の態様に係る、画素センサ４００の例示的な動作に関連付けられた別のタイミング図を例示する。図４Ｅのタイミング図に係る画素センサ４００の動作は、Ｒｂｉａｓ信号が、入力画素電圧の単一の負又は正のピークの時間インターバルの間ピーク検出回路４２０をイネーブル及びディセーブルにするように構成される点を除き、図４Ｄのタイミング図に対する画素センサの動作のものに類似する。
【００５８】
[0077]このタイミング図によれば、時間ｔ１において、クリア信号は、ＮＭＯＳ Ｎ３をオンにするためにアサートされ（例えば、比較的高い電圧（例えば、Ｖｄｄ）にされ）、前の読出しサイクルから残っている任意の電荷を、ＮＭＯＳ Ｎ１のゲートからクリアする。時間ｔ２において、クリア信号は、ＮＭＯＳ Ｎ３をオフにするために、デアサートされる（例えば、比較的低い電圧（例えば、接地）にされる）。時間インターバルｔ１−ｔ２中、超音波送波器は、ディセーブルにされており（例えば、超音波を発生させず）、選択信号はデアサートされ（例えば、比較的低い電圧（例えば接地）であり）、ダイオードバイアス及びＲｂｉａｓは、比較的高い電圧レベル（例えば、それぞれ、３ボルト及びＶｄｄ）である。
【００５９】
[0078]時間ｔ３において、超音波送波器は、受信圧電層４４０、電極４４２、及び圧盤４４６を通る超音波バーストを発生させるためにイネーブルにされる。前述したように、超音波バーストは、ユーザの指から反射して、圧電層４４０を通って戻り、ここでは、入力画素電圧（例えば、１０ＭＨｚの入力電圧）が、画素センサ４００の入力メタライゼーションパッド４１０において生成される。入力画素電圧の振幅は、対応する反射超音波がユーザの指紋の山に当たったか谷に当たったかの関数である。
【００６０】
[0079]入力画素電圧又は超音波バーストの単一の負又は正のピークと合致し得る時間インターバルｔ４−ｔ５中、Ｒｂｉａｓ電圧は、時間ｔ４において、比較的低い電圧（例えば、接地）に遷移され、次いで、入力画素電圧又は超音波バーストの単一の負又は正のピークを検出するためにピーク検出器４２０をイネーブルにするために、時間ｔ５において、比較的高い電圧（例えば、Ｖｄｄ）に遷移される。単一の負のピークを検出することに関しては、入力画素電圧により、ダイオードＤ１の両端の電圧がダイオード電圧（例えば、０．７Ｖ）を超えるとき、電流は、ＮＭＯＳ Ｎ１のゲートを充電するために、ダイオードＤ１を通って流れる。正のピークを検出することに関しては、ダイオードＤ１の両端の電圧が入力画素電圧の正のピーク中ダイオード電圧を超えない可能性があっても、ダイオードＤ１の非理想特徴は、依然として、ＮＭＯＳ Ｎ１のゲートを充電するために、単一の正のピークに基づいて、ダイオードを通る電流を生成する。
【００６１】
[0080]時間インターバル（ｔ４−ｔ５）の後、時間ｔ６において、超音波送波器がディセーブルにされる。時間インターバルｔ３−ｔ６中、クリア及び選択信号は、それらのデアサート状態にあり、ダイオードバイアスは、比較高い電圧レベル（例えば、３ボルト）に保たれる。
【００６２】
[0081]時間ｔ７において、選択信号は、ＮＭＯＳ Ｎ２をオンにするために、そのアサート状態（例えば、比較的高い電圧レベル（例えば、Ｖｄｄ））にされる。これは、ＮＭＯＳ Ｎ１及び電流源Ｉを備えるソースフォロア増幅器をイネーブルにする。従って、入力メタライゼーションパッド４１０を経由して受ける入力画素電圧のピークに関する、ＮＭＯＳ Ｎ１のゲート電圧Ｖｇは、本質的に、画素センサ４００の出力画素電圧ＶＯＵＴにおいて生成される。
【００６３】
[0082]画素センサ４００の出力画素電圧ＶＯＵＴは、列読出しラインにおいて生成される。出力画素電圧ＶＯＵＴが列読出しマルチプレクサ３３０によって読み出されるのに十分な所定の時間インターバル（ｔ７−ｔ８）の後、ｔ８において、選択信号は、ＮＭＯＳ Ｎ２をオフにし、読出しサイクル１を終了するために、そのデアサート状態（例えば、比較的低い電圧（例えば、接地））に下げられる。時間インターバルｔ７−ｔ８中、超音波送波器はディセーブルにされており、クリア信号は、デアサート状態にあり、ダイオードバイアス及びＲｂｉａｓは、比較的高い電圧レベル（例えば、それぞれ、３Ｖ及びＶｄｄ）に保たれる。
【００６４】
[0083]次に来る読出しサイクル２は、最初の読出しサイクル１と略同じ又はそれに類似して構成され得る。この場合も同様に、前述したように、次に来る読出しサイクル２は、最初の読出しサイクル１の直後に実行される必要はなく、必要に応じて、例えば、ユーザの要求に応じて実行される。
【００６５】
[0084]図４Ｆは、本開示の別の態様に係る、画素センサ４００の一部の垂直断面図を例示する。例示されるように、受信圧電層４４０は、述べたように、ＩＣ基板（例えば、シリコン（Ｓｉ）基板）上に形成されたＣＭＯＳ受信器の画素センサのアレイの一部である例示的な画素センサ４００を含む画素受信器上に配設される。また、例示されるように、画素センサ４００は、ドレイン（Ｄ）、ゲート（Ｇ）、及びソース（Ｓ）を含むＮＭＯＳ Ｎ１を備える。慣例として、ゲートは、基板の上方に、具体的には、ドレイン（Ｄ）とソース（ｓ）との間に位置するチャネルの上方に形成され、それによって、ドレイン（Ｄ）、チャネル、及びソース（Ｓ）は、基板内に形成される。
【００６６】
[0085]画素センサ４００は、基板の上方に位置する複数のメタライゼーション層を更に備える。この例では、３つのメタライゼーション層Ｍ１、Ｍ２、及びＭ３が存在し、ここにおいて、メタライゼーション層Ｍ１及びＭ２の関連部分だけが示されている。画素センサ４００が任意の数のメタライゼーション層で構成され得ることは理解されるものとする。（基板に最も近い）最下位メタライゼーション層Ｍ１は、第１の絶縁層Ｉ１（例えば、酸化物）によって基板から電気的に絶縁される。同様に、（第１のメタライゼーション層Ｍ１の真上にある）第２のメタライゼーション層Ｍ２は、第２の絶縁層Ｉ２（例えば、酸化物）によって第１のメタライゼーション層Ｍ１から電気的に絶縁される。同じように、（第２のメタライゼーション層Ｍ２の真上にある）第３のメタライゼーション層Ｍ３は、第３の絶縁層Ｉ３（例えば、酸化物）によって第２のメタライゼーション層Ｍ２から電気的に絶縁される。保護層Ｉ４（例えば、酸化物）は、最上位メタライゼーション層Ｍ３を保護するために、このＭ３層の上に配設され得る。
【００６７】
[0086]最上位メタライゼーション層Ｍ３は、画素センサ４００のための入力メタライゼーションパッド４１０として機能する。図４Ｇ（画素領域の上面図）に例示されるように、最上位メタライゼーション層Ｍ３の面積は、比較的大きく構成される（例えば、画素センサの全画素領域の略８０％）。これの理由は、圧電層４４０の上面と最上位メタライゼーション層Ｍ３との間のセンサ容量を本質的に最大にすることである。センサ容量は、ユーザの指に反射した超音波に応答して最上位メタライゼーション層Ｍ３において出現する入力画素電圧を増加するために本質的に最大にされる。
【００６８】
[0087]しかしながら、比較的大きく作られている、最上位メタライゼーション層Ｍ３は、最上位メタライゼーション層Ｍ３と基板との間で比較的大きい寄生容量ＣＰを形成し、これは、一般に接地されている。図４Ａに例示されるように、寄生容量ＣＰは、ＮＭＯＳ Ｎ１のゲートと接地との間に結合される。これは、図４Ｆに更に例示され、ここでは、最上位メタライゼーション層Ｍ３は、メタライズビアホールＶ２、第２のメタライゼーション層Ｍ１のメタライズパッド、メタライズビアホールＶ１、第１のメタライゼーション層Ｍ１のメタライズパッド、及びゲートコンタクトを経由してＮ１のゲートに結合される。
【００６９】
[0088]寄生容量ＣＰの容量は、圧電層４４０のセンサ容量と比較して大きい。例えば、圧電層４４０の比較的厚い厚さのため、センサ容量の容量は、略５フェムトファラッド（５ｆＦ）であり得る。しかしながら、ＣＭＯＳ画素センサ４００の比較的薄い厚さのため、寄生容量ＣＰの容量は、略５０ｆＦであり得る。センサ容量及び寄生容量ＣＰは、寄生容量ＣＰにセンサ容量分を加えたもの分のセンサ容量という比率で（例えば、５／（５０＋５）すなわち１／１１で）、最上位メタライゼーション層Ｍ３において発生した入力画素電圧を低減する分圧器を形成する。故に、画素センサ４００の感度を高めるために、次に来る例示的な実施形態において、寄生容量キャンセレーション技法が用いられる。
【００７０】
[0089]図５Ａは、本開示の別の態様に係る、例示的な超音波イメージング装置のための別の例示的な画素センサ５００の略図を例示する。前述したように、画素センサ５００は、画素センサ５００が、画素センサ５００の感度を高めるために最上位メタライゼーション層と基板との間の寄生容量ＣＰを低減するための要素を更に備える点を除き、画素センサ４００のものに類似する。
【００７１】
[0090]具体的には、画素センサ５００は、ＮＭＯＳ ＦＥＴ Ｎ１のゲートに結合された入力メタライゼーションパッド５１０を備える。受信圧電層５４０は、入力メタライゼーションパッド５１０上に直接配設されるか、保護層を経由して入力メタライゼーションパッド５１０上に配設される。追加的に、電極５４２（メタライゼーション層）は、前述したように窓関数を提供するために、圧電層５４０上に配設され得る。更に、圧盤５４６は、電極５４２上に配設され得、これは、圧電層５４０および電極５４２のための保護層を設ける。圧盤５４６は、ユーザの指紋のようなイメージング対象アイテムが配設され得る表面としても機能し得る。
【００７２】
[0091]画素センサ５００は、ＮＭＯＳ Ｎ３及びダイオードＤ１を含むピーク検出器５２０を更に備える。ＮＭＯＳ Ｎ３は、ＮＭＯＳ Ｎ１のゲートに結合されたドレインと、クリア信号を受けるように構成されたゲートと、ダイオードバイアス電圧を受けるように構成されたソースとを含む。ダイオードＤ１は、ダイオードバイアス電圧を受けるように構成されたアノードと、ＮＭＯＳ Ｎ１のゲートに結合されたカソードとを含む。ＮＭＯＳ Ｎ１は、第１の電圧レール（例えば、Ｖｄｄ）に結合されたドレインを含む。
【００７３】
[0092]画素センサ５００は、ＮＭＯＳ Ｎ１のソースに結合されたドレインと、選択信号を受けるように構成されたゲートと、画素センサ５００のための出力画素電圧ＶＯＵＴを発生させるように構成されたソースとを含むＮＭＯＳ Ｎ２を更に備える。追加的に、画素センサ５００は、ＮＭＯＳ Ｎ２のソースと、第２の電圧レール（例えば、接地）との間に結合された電流源Ｉを備える。ＮＭＯＳ Ｎ１、ＮＭＯＳ Ｎ２、及び電流源Ｉは、略１の利得を有するソースフォロア増幅器として構成され、ここにおいて、ソースフォロア増幅器は、選択信号がアサートされることに応答してイネーブルにされる。画素センサ５００は、図４Ｂ−４Ｅのタイミング図に関連して述べたもののような、任意の方法で動作され得る。
【００７４】
[0093]前述したように、画素センサ５００は、入力メタライゼーションパッド５１０（例えば、最上位メタライゼーション層Ｍ３）と、画素センサに関連付けられた接地基板との間の寄生容量ＣＰを低減するための回路を更に備える。要するに、そのような回路は、入力メタライゼーションパッド５１０と接地基板との間で遮蔽体として機能するように構成された中間メタライゼーション層（例えば、第２のメタライゼーション層Ｍ２）を含む。画素センサ５００は、入力メタライゼーションパッド５１０に結合された入力と、中間メタライゼーション層に結合された出力とを含むバッファ５３０を更に備える。
【００７５】
[0094]このような構成では、２つの寄生容量ＣＰ１及びＣＰ２が形成され、第１の寄生容量ＣＰ１は、入力メタライゼーションパッド５１０と中間メタライゼーション層との間に結合されており、第２の寄生容量ＣＰ２は、中間メタライゼーション層と接地基板との間に結合されている。バッファ５３０は、入力メタライゼーションパッド５１０における電圧と略同じである電圧を中間メタライゼーション層に印加するように構成される。従って、入力メタライゼーションパッドと接地基板との間に結合された同等の寄生容量は、入力メタライゼーションパッド５１０及び中間のメタライゼーション層の両方が略同じ電位又は電圧であるため、大幅に低減される。第２の寄生容量ＣＰ２が入力メタライゼーションパッド５１０に結合されていないため、第２の寄生容量ＣＰ２は、画素センサ５００の感度に大きな影響は与えない。この容量キャンセレーション技法は、図５Ｂ−５Ｃを参照して更に説明される。
【００７６】
[0095]図５Ｂは、本開示の別の態様に係る、例示的な画素センサ５００の一部の垂直断面図を例示する。例示されるように、圧電層５４０は、述べたように、ＩＣ基板（例えば、シリコン（Ｓｉ）基板）上に形成されたＣＭＯＳ受信器の画素センサのアレイの一部である例示的な画素センサ５００を含む画素受信器上に配設される。また、例示されるように、画素センサ５００は、ドレイン（Ｄ）、ゲート（Ｇ）、及びソース（Ｓ）を含むＮＭＯＳ Ｎ１を備える。慣例として、ゲートは、基板の上方に、具体的には、ドレイン（Ｄ）とソース（ｓ）との間に位置するチャネルの上方に形成され、それによって、ドレイン（Ｄ）、チャネル、及びソース（Ｓ）は、基板内に形成される。
【００７７】
[0096]画素センサ５００は、基板の上方に位置する複数のメタライゼーション層を更に備える。この例では、３つのメタライゼーション層Ｍ１、Ｍ２、及びＭ３が存在し、ここにおいて、メタライゼーション層Ｍ１の関連部分だけが示されている。画素センサ５００が任意の数のメタライゼーション層で構成され得ることは理解されるものとする。（基板に最も近い）最下位メタライゼーション層Ｍ１は、第１の絶縁層Ｉ１（例えば、酸化物）によって基板から電気的に絶縁される。同様に、（第１のメタライゼーション層Ｍ１の真上にある）第２のメタライゼーション層Ｍ２は、第２の絶縁層Ｉ２（例えば、酸化物）によって第１のメタライゼーション層Ｍ１から電気的に絶縁される。同じように、（第２のメタライゼーション層Ｍ２の真上にある）第３のメタライゼーション層Ｍ３は、第３の絶縁層Ｉ３（例えば、酸化物）によって第２のメタライゼーション層Ｍ２から電気的に絶縁される。保護層Ｉ４（例えば、酸化物）は、最上位メタライゼーション層Ｍ３を保護するために、このＭ３層の上に配設され得る。
【００７８】
[0097]最上位メタライゼーション層Ｍ３は、画素センサ５００のための入力メタライゼーションパッド５１０として機能する。図５Ｃ（画素領域の上面図）に例示されるように、最上位メタライゼーション層Ｍ３の面積は、比較的大きく構成される（例えば、画素センサの全画素領域の略８０％）。この場合も同様に、これの理由は、圧電層５４０の上面と最上位メタライゼーション層Ｍ３との間のセンサ容量を本質的に最大にすることである。センサ容量は、ユーザの指に反射した超音波に応答して最上位メタライゼーション層Ｍ３において出現する入力画素電圧を増加するために本質的に最大にされる。
【００７９】
[0098]この例示的な実施形態では、第２のメタライゼーション層Ｍ２は、入力メタライゼーションパッド５１０（例えば、最上位メタライゼーション層Ｍ３）と接地基板との間の寄生容量ＣＰを低減するために遮蔽体として構成される。図５Ｃにおいてより良好に例示されるように、第２のメタライゼーション層Ｍ２の面積は、最上位メタライゼーション層Ｍ３の面積より大きい。例えば、第２のメタライゼーション層Ｍ２の面積は、画素領域の９０％であり得るのに対して、最上位メタライゼーション層Ｍ３の領域は、画素領域の８０％であり得る。また、例示されるように、第２のメタライゼーション層Ｍ２の位置は、最上位メタライゼーション層Ｍ３と基板との間の全ての垂直線形経路が第２のメタライゼーション層Ｍ２と交わるような位置である。これは、第２のメタライゼーション層Ｍ２の遮蔽プロパティを最大にする。
【００８０】
[0099]また、図５Ｃにより良好に例示されるように、第２のメタライゼーション層Ｍ２は、メタライズパッドとギャップとを含み得、ここにおいて、メタライズパッドは、メタライズビアホールＶ２を経由して最上位メタライゼーション層Ｍ３に電気的に結合され、別のメタライズビアホールＶ１、第１のメタライゼーション層Ｍ１内の対応するメタライズパッド、及びゲートコンタクトを経由してＮＭＯＳ Ｎ１のゲートに結合される。ギャップは、第２のメタライゼーション層Ｍ２のメタライズパッドを、第２のメタライゼーション層Ｍ２の遮蔽部分から電気的に絶縁するように構成される。第２のメタライゼーション層Ｍ２が、画素センサ５００によって必要とされ得るように、第２のメタライゼーション層Ｍ２の遮蔽部分を通る電気的接続を容易にするために１つ又は複数の追加のパッド／ギャップを含み得ることは理解されるものとする。
【００８１】
[0100]図５Ｂに戻り、前述したように、バッファ５３０は、最上位メタライゼーション層Ｍ３に結合された入力と、第２のメタライゼーション層Ｍ２に結合された出力とを含む。従って、バッファ５３０は、第２のメタライゼーション層Ｍ２の遮蔽部分における電圧が、最上位メタライゼーション層Ｍ３における電圧と略同じとなることを確実にする。これは、入力メタライゼーションパッドと接地基板との間に結合された同等の寄生容量を大幅に低減する。また、図５Ｂに例示されるように、第２のメタライゼーション層Ｍ２と接地基板との間の第２の寄生容量ＣＰ２は、最上位メタライゼーション層Ｍ３に結合されておらず、故に、最上位メタライゼーション層Ｍ３における入力画素電圧を大幅には低減しない。故に、画素センサ５００の感度は、バッファ５３０を用いて遮蔽体として第２のメタライゼーション層Ｍ２を構成することで高められる。
【００８２】
[0101]バッファ５３０は、最上位メタライゼーション層Ｍ３における電圧と略同じ電圧を第２のメタライゼーション層Ｍ２に印加するように構成されるが、第２のメタライゼーション層Ｍ２に印加される電圧が最上位メタライゼーション層Ｍ３における電圧と略同じではなく、それに基づいている場合、何らかの容量キャンセレーションが生じ得ることは理解されるものとする。例えば、最上位メタライゼーション層Ｍ３と接地基板との間の同等の容量ＣＰは、次の式により求められ得る：
ＣＰ＝ＣＰ１＊（１−Ｇ）
ここで、Ｇはバッファ利得であり、ＣＰ１は、メタライゼーション層Ｍ３とＭ２との間の容量である。バッファ利得が０．７５である場合、容量ＣＰはＣＰ１の２５％であり、これは、７５％の容量キャンセレーションである。バッファ利得が１である場合、ＣＰはゼロ（０）であり、これは、１００％の容量キャンセレーションである。
【００８３】
[0102]図６Ａは、本開示の別の態様に係る、例示的な超音波イメージング装置のための別の例示的な画素センサ６００の略図を例示する。画素センサ６００は、画素センサ６００の入力メタライゼーションパッドにおける電圧と略同じ電圧を遮蔽メタライゼーション層において発生させるのにいずれのバッファも必要とされない点を除き、画素センサ５００のものに類似する。代わりに、ＮＭＯＳ Ｎ１のソースは、遮蔽メタライゼーション層に結合される。前述したように、ＮＭＯＳ Ｎ１は、読出しサイクルにおいて実質的に１の利得を有するソースフォロア増幅器として構成される。従って、ＮＭＯＳ Ｎ１のソースにおける電圧は、ＮＭＯＳ Ｎ１のゲートにおける電圧と略同じである。ＮＭＯＳ Ｎ１のソースを遮蔽メタライゼーション層に結合することで、遮蔽メタライゼーション層における電圧は、最上位メタライゼーション層における電圧と略同じである。結果として、入力メタライゼーションパッドと接地基板との間に結合された同等の寄生容量は大幅に低減される。
【００８４】
[0103]具体的には、画素センサ６００は、ＮＭＯＳ ＦＥＴ Ｎ１のゲートに結合された入力メタライゼーションパッド６１０を備える。受信圧電層６４０は、入力メタライゼーションパッド６１０上に直接配設されるか、保護層を経由して入力メタライゼーションパッド６１０上に配設される。追加的に、電極６４２（メタライゼーション層）は、前述したように窓関数を提供するために、圧電層６４０上に配設され得る。更に、圧盤６４６は、電極６４２上に配設され得、これは、圧電層６４０および電極６４２のための保護層を設ける。圧盤６４６は、ユーザの指紋のようなイメージング対象アイテムが配設され得る表面としても機能し得る。
【００８５】
[0104]画素センサ６００は、ＮＭＯＳ Ｎ３及びダイオードＤ１を含むピーク検出器６２０を更に備える。ＮＭＯＳ Ｎ３は、ＮＭＯＳ Ｎ１のゲートに結合されたドレインと、クリア信号を受けるように構成されたゲートと、ダイオードバイアス電圧を受けるように構成されたソースとを含む。ダイオードＤ１は、ダイオードバイアス電圧を受けるように構成されたアノードと、ＮＭＯＳ Ｎ１のゲートに結合されたカソードとを含む。ＮＭＯＳ Ｎ１は、第１の電圧レール（例えば、Ｖｄｄ）に結合されたドレインを含む。
【００８６】
[0105]画素センサ６００は、ＮＭＯＳ Ｎ１のソースに結合されたドレインと、選択信号を受けるように構成されたゲートと、画素センサ６００のための出力画素電圧ＶＯＵＴを発生させるように構成されたソースとを含むＮＭＯＳ Ｎ２を更に備える。追加的に、画素センサ６００は、ＮＭＯＳ Ｎ２のソースと、第２の電圧レール（例えば、接地）との間に結合された電流源Ｉを備える。ＮＭＯＳ Ｎ１、ＮＭＯＳ Ｎ２、及び電流源Ｉは、略１の利得を有するソースフォロア増幅器として構成され、ここにおいて、ソースフォロア増幅器は、選択信号がアサートされることに応答してイネーブルにされる。
【００８７】
[0106]前述したように、画素センサ６００は、入力メタライゼーションパッド６１０（例えば、最上位メタライゼーション層Ｍ３）と、画素センサに関連付けられた接地基板との間の寄生容量ＣＰを低減するための回路を更に備える。要するに、そのような回路は、入力メタライゼーションパッド６１０と接地基板との間で遮蔽体として機能するように構成された中間メタライゼーション層（例えば、第２のメタライゼーション層Ｍ２）を含む。画素センサ６００は、ＮＭＯＳ Ｎ１のソースを中間メタライゼーション層に結合する電気的接続を更に備える。
【００８８】
[0107]このような構成では、２つの寄生容量ＣＰ１及びＣＰ２が形成され、第１の寄生容量ＣＰ１は、入力メタライゼーションパッド６１０と中間メタライゼーション層との間に結合されており、第２の寄生容量ＣＰ２は、中間メタライゼーション層と接地基板との間に結合されている。中間メタライゼーション層に結合されている、ＮＭＯＳ Ｎ１のソースは、入力メタライゼーションパッド６１０における電圧と略同じ、中間メタライゼーション層における電圧に帰着する。従って、入力メタライゼーションパッドと接地基板との間に結合された同等の寄生容量は、入力メタライゼーションパッド６１０及び中間のメタライゼーション層の両方が略同じ電位又は電圧であるため、大幅に低減される。第２の寄生容量ＣＰ２が入力メタライゼーションパッド６１０に有意には（significantly）結合されていないため、第２の寄生容量ＣＰ２は、画素センサ６００の感度に大きな影響は与えない。この容量キュンセレーション技法は、図６Ｂを参照して更に説明される。
【００８９】
[0108]図６Ｂは、本開示の別の態様に係る、例示的な画素センサ６００の一部の垂直断面図を例示する。例示されるように、受信圧電層６４０は、述べたように、ＩＣ基板（例えば、シリコン（Ｓｉ）基板）上に形成されたＣＭＯＳ受信器の画素センサのアレイの一部である例示的な画素センサ６００を含む画素受信器上に配設される。また、例示されるように、画素センサ６００は、ドレイン（Ｄ）、ゲート（Ｇ）、及びソース（Ｓ）を含むＮＭＯＳ Ｎ１を備える。慣例として、ゲートは、基板の上方に、具体的には、ドレイン（Ｄ）とソース（ｓ）との間に位置するチャネルの上方に形成され、それによって、ドレイン（Ｄ）、チャネル、及びソース（Ｓ）は、基板内に形成される。
【００９０】
[0109]画素センサ６００は、基板の上方に位置する複数のメタライゼーション層を更に備える。この例では、３つのメタライゼーション層Ｍ１、Ｍ２、及びＭ３が存在し、ここにおいて、メタライゼーション層Ｍ１の関連部分だけが示されている。画素センサ６００が任意の数のメタライゼーション層で構成され得ることは理解されるものとする。（基板に最も近い）最下位メタライゼーション層Ｍ１は、第１の絶縁層Ｉ１（例えば、酸化物）によって基板から電気的に絶縁される。同様に、（第１のメタライゼーション層Ｍ１の真上にある）第２のメタライゼーション層Ｍ２は、第２の絶縁層Ｉ２（例えば、酸化物）によって第１のメタライゼーション層Ｍ１から電気的に絶縁される。同じように、（第２のメタライゼーション層Ｍ２の真上にある）第３のメタライゼーション層Ｍ３は、第３の絶縁層Ｉ３（例えば、酸化物）によって第２のメタライゼーション層Ｍ２から電気的に絶縁される。保護層Ｉ４（例えば、酸化物）は、最上位メタライゼーション層Ｍ３を保護するために、このＭ３層の上に配設され得る。
【００９１】
[0110]最上位メタライゼーション層Ｍ３は、画素センサ６００のための入力メタライゼーションパッド６１０として機能する。画素センサ５００と同様に、最上位メタライゼーション層Ｍ３の面積は、比較的大きく構成される（例えば、画素センサの全画素領域の略８０％）。この場合も同様に、これの理由は、圧電層６４０の上面と最上位メタライゼーション層Ｍ３との間のセンサ容量を本質的に最大にすることである。センサ容量は、ユーザの指に反射した超音波に応答して最上位メタライゼーション層Ｍ３において出現する入力画素電圧を増加するために本質的に最大にされる。
【００９２】
[0111]この例示的な実施形態では、第２のメタライゼーション層Ｍ２は、入力メタライゼーションパッド６１０（例えば、最上位メタライゼーション層Ｍ３）と接地基板との間の寄生容量ＣＰを低減するために遮蔽体として構成される。画素センサ６００と同様に、第２のメタライゼーション層Ｍ２の面積は、最上位メタライゼーション層Ｍ３の面積より大きい。例えば、第２のメタライゼーション層Ｍ２の面積は、画素領域の９０％であり得るのに対して、最上位メタライゼーション層Ｍ３の面積は、画素領域の８０％であり得る。また、画素センサ５００と同様に、第２のメタライゼーション層Ｍ２の位置は、最上位メタライゼーション層Ｍ３と基板との間の全ての垂直線形経路が第２のメタライゼーション層Ｍ２と交わるような位置である。これは、第２のメタライゼーション層Ｍ２の遮蔽プロパティを最大にする。
【００９３】
[0112]また、画素センサと同様に、第２のメタライゼーション層Ｍ２は、メタライズパッドとギャップとを含み得、ここにおいて、メタライズパッドは、メタライズビアホールＶ２を経由して最上位メタライゼーション層Ｍ３に電気的に結合され、別のメタライズビアホールＶ１Ａ、第１のメタライゼーション層Ｍ１内の対応するメタライズパッド、及びゲートコンタクトを経由してＮＭＯＳ Ｎ１のゲートに結合される。ギャップは、第２のメタライゼーション層Ｍ２のメタライズパッドを、第２のメタライゼーション層Ｍ２の遮蔽部分から電気的に絶縁するように構成される。第２のメタライゼーション層Ｍ２が、画素センサ６００によって必要とされ得るように、第２のメタライゼーション層Ｍ２の遮蔽部分を通る電気的接続を容易にするために１つ又は複数の追加のパッド／ギャップを含み得ることは理解されるものとする。
【００９４】
[0113]図６Ｂに戻り、ＮＭＯＳ Ｎ１のソースは、ソースコンタクト、第１のメタライゼーション層Ｍ１、第１のメタライゼーション層Ｍ１と第２のメタライゼーション層Ｍ２との間のメタライズビアホールＶ１Ｂを経由して、第２のメタライゼーション層Ｍ２に結合される。従って、ＮＭＯＳ Ｎ１のソースと第２のメタライゼーション層Ｍ２との間のそのような電気的接続は、第２のメタライゼーション層Ｍ２の遮蔽部分における電圧が、最上位メタライゼーション層Ｍ３における電圧と略同じとなることを確実にする。これは、入力メタライゼーションパッドと接地基板との間に結合された同等の寄生容量を大幅に低減する。画素センサ５００にあるように、第２のメタライゼーション層Ｍ２における電圧は、何らかの容量キャンセレーションが発生するため、最上位メタライゼーション層Ｍ３における電圧と略同じである必要はない。そのようなケースでは、第２のメタライゼーション層Ｍ２における電圧は、最上位メタライゼーション層Ｍ３における電圧に基づくであろう。
【００９５】
[0114]また、図６Ｂに例示されるように、第２のメタライゼーション層Ｍ２と接地基板との間の第２の寄生容量ＣＰ２は、最上位メタライゼーション層Ｍ３に有意には結合されておらず、故に、最上位メタライゼーション層Ｍ３における入力画素電圧を大幅には低減しない。故に、画素センサ６００の感度は、第２のメタライゼーション層Ｍ２へのＮＭＯＳ Ｎ１のソースの電気的接続を用いて遮蔽体として第２のメタライゼーション層Ｍ２を構成することで高められる。
【００９６】
[0115]図６Ｃ−６Ｆは、本開示の別の態様に係る、画素センサ６００の例示的な動作に関連付けられたタイミング図を例示する。画素センサ６００の動作に関連付けられたタイミング図は、選択信号が第１の時間インターバル中は容量キャンセレーション目的で、第２の時間インターバル中は出力電圧読出し目的でアサートされている点を除き、図４Ｂ−４Ｅに描写された画素センサ４００に関連付けられたタイミング図に類似し得る。
【００９７】
[0116]具体的には、選択信号は、ＮＭＯＳ Ｎ１がソースフォロア増幅器として構成されるように時間インターバルｔ３−ｔ６中アサートされている。このように、ＮＭＯＳ Ｎ１のゲート電圧を追従する、ＮＭＯＳ Ｎ１のソース電圧は、前述したように寄生容量ＣＰを低減するための遮蔽メタライゼーション層Ｍ２に印加される。この時間インターバルｔ３−ｔ６は、画素受信器６００の感度が入力画素電圧のより良好な検出のためにこのインターバル中増加されるように、超音波バーストの発生と同時に起こる。時間ｔ６−ｔ７の間、選択信号はデアサートされ得る。次いで、時間インターバルｔ７−ｔ８中、選択信号は、出力画素電圧ＶＯＵＴの読出しを可能にするために再度アサートされる。
【００９８】
[0117]図７は、本開示の別の態様に係る、画素センサに関する寄生容量を低減する例示的な方法７００のフロー図を例示する。方法７００によれば、第１の電圧は、超音波がイメージング対象アイテムから反射して圧電層中を伝播することに応答して第１のメタライゼーション層において発生させられ、ここにおいて、第１のメタライゼーション層は、基板の上方に位置する（ブロック７１０）。更に、方法７００によれば、第２の電圧は、第１のメタライゼーション層と基板との間の寄生容量を低減するために第２のメタライゼーション層に印加され、ここにおいて、第２のメタライゼーション層は、第１のメタライゼーション層と基板との間に位置する（ブロック７２０）。
【００９９】
[0118]本開示の先の説明は、当業者による本開示の実行又は使用を可能にするために提供される。本開示に対する様々な修正は、当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱せずに、他の変形に適用され得る。故に、本開示は、本明細書で説明された例に制限されるよう意図されるのではなく、本明細書で開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
【図１】
2018533997.tif 000003
【図２】
2018533997.tif 000004
【図３】
2018533997.tif 000005
【図４Ａ】
2018533997.tif 000006
【図４Ｂ】
2018533997.tif 000007
【図４Ｃ】
2018533997.tif 000008
【図４Ｄ】
2018533997.tif 000009
【図４Ｅ】
2018533997.tif 000010
【図４Ｆ】
2018533997.tif 000011
【図４Ｇ】
2018533997.tif 000012
【図５Ａ】
2018533997.tif 000013
【図５Ｂ】
2018533997.tif 000014
【図５Ｃ】
2018533997.tif 000015
【図６Ａ】
2018533997.tif 000016
【図６Ｂ】
2018533997.tif 000017
【図６Ｃ】
2018533997.tif 000018
【図６Ｄ】
2018533997.tif 000019
【図６Ｅ】
2018533997.tif 000020
【図６Ｆ】
2018533997.tif 000021
【図７】
2018533997.tif 000022
【手続補正書】
【提出日】平成30年7月30日(2018.7.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
圧電層に結合された第１のメタライゼーション層と、ここにおいて、第１の電圧は、超音波がイメージング対象アイテムに反射して、前記圧電層中を伝播することに応答して前記第１のメタライゼーション層において生成され、前記第１のメタライゼーション層は、基板の上方に位置する、
前記第１のメタライゼーション層と前記基板との間に位置する第２のメタライゼーション層と、ここにおいて、前記第１のメタライゼーション層は、前記第２のメタライゼーション層の第２の面積より小さい第１の面積を有する、
前記第１のメタライゼーション層と前記基板との間の寄生容量を低減するために第２の電圧を前記第２のメタライゼーション層に印加するように構成されたデバイスと
を備える装置。
【請求項２】
前記デバイスは、前記基板と前記第１のメタライゼーション層及び前記第２のメタライゼーション層とを備えるＣＭＯＳ ＩＣ上に実施され、前記第１のメタライゼーション層及び前記第２のメタライゼーション層は、それぞれ、前記ＣＭＯＳ ＩＣの最上位メタライゼーション層と、最上位の１つ下位のメタライゼーション層とを備える、請求項１に記載の装置。
【請求項３】
前記デバイスは、前記第１のメタライゼーション層に結合された入力と、前記第２のメタライゼーション層に結合された出力とを含むバッファ増幅器を備える、請求項１に記載の装置。
【請求項４】
前記デバイスは、前記第１のメタライゼーション層に結合されたゲートと、前記第２のメタライゼーション層に結合されたソースとを有する電界効果トランジスタ（ＦＥＴ）を含むソースフォロア増幅器を備える、請求項１に記載の装置。
【請求項５】
前記ＦＥＴの前記ゲートは、前記第２のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第１のメタライゼーション層に結合され、前記メタライゼーションパッドは、前記第２のメタライゼーション層の別の部分から電気的に絶縁される、請求項４に記載の装置。
【請求項６】
前記ＦＥＴの前記ソースは、メタライズビアホールを経由して前記第２のメタライゼーション層に結合される、請求項４に記載の装置。
【請求項７】
前記ＦＥＴの前記ソースは、第３のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第２のメタライゼーション層に結合され、前記第３のメタライゼーション層は、前記第２のメタライゼーション層と前記基板との間に位置する、請求項４に記載の装置。
【請求項８】
前記第２の電圧は、前記第１の電圧と略同じである、請求項１に記載の装置。
【請求項９】
前記第２のメタライゼーション層は、前記第１のメタライゼーション層から前記基板への全ての垂直線形経路が前記第２のメタライゼーション層と交わるように構成される、請求項１に記載の装置。
【請求項１０】
方法であって、
超音波がイメージング対象アイテムに反射して圧電層中を伝播することに応答して第１のメタライゼーション層において第１の電圧を発生させることと、ここにおいて、前記第１のメタライゼーション層は、基板の上方に位置する、
前記第１の電圧から第２の電圧を発生させることと、
前記第１のメタライゼーション層と前記基板との間の寄生容量を低減するために前記第２の電圧を第２のメタライゼーション層に印加することと、ここにおいて、前記第２のメタライゼーション層は、前記第１のメタライゼーション層と前記基板との間に位置し、前記第１のメタライゼーション層は、前記第２のメタライゼーション層の第２の面積より小さい第１の面積を有する、
を備える方法。
【請求項１１】
ＣＭＯＳ ＩＣは、前記基板と前記第１のメタライゼーション層及び前記第２のメタライゼーション層とを備え、前記第１のメタライゼーション層及び前記第２のメタライゼーション層は、それぞれ、前記ＣＭＯＳ ＩＣの最上位メタライゼーション層と、最上位の１つ下位のメタライゼーション層とを備える、請求項１０に記載の方法。
【請求項１２】
前記第２の電圧を前記第２のメタライゼーション層に印加することは、前記第２の電圧を発生させるために、バッファ増幅器を使用して前記第１の電圧を増幅することを備える、請求項１０に記載の方法。
【請求項１３】
前記第２の電圧を前記第２のメタライゼーション層に印加することは、電界効果トランジスタ（ＦＥＴ）を含むソースフォロア増幅器を使用して前記第１の電圧を増幅することを備え、前記ＦＥＴは、前記第１の電圧を受けるゲートと、前記第２の電圧を発生させるソースとを含む、請求項１０に記載の方法。
【請求項１４】
前記ＦＥＴの前記ゲートは、前記第２のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第１のメタライゼーション層に結合され、前記メタライゼーションパッドは、前記第２のメタライゼーション層の別の部分から電気的に絶縁される、請求項１３に記載の方法。
【請求項１５】
前記ＦＥＴの前記ソースは、メタライズビアホールを経由して前記第２のメタライゼーション層に結合される、請求項１３に記載の方法。
【請求項１６】
前記ＦＥＴの前記ソースは、第３のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第２のメタライゼーション層に結合され、前記第３のメタライゼーション層は、前記第２のメタライゼーション層と前記基板との間に位置する、請求項１３に記載の方法。
【請求項１７】
前記第２の電圧は、前記第１の電圧と略同じである、請求項１０に記載の方法。
【請求項１８】
前記第２のメタライゼーション層は、前記第１のメタライゼーション層から前記基板への全ての垂直線形経路が前記第２のメタライゼーション層と交わるように構成される、請求項１０に記載の方法。
【請求項１９】
装置であって、
超音波がイメージング対象アイテムに反射して圧電層中を伝播することに応答して第１のメタライゼーション層において第１の電圧を発生させるための手段と、ここにおいて、前記第１のメタライゼーション層は、基板の上方に位置する、
前記第１のメタライゼーション層と前記基板との間の寄生容量を低減するために第２の電圧を第２のメタライゼーション層に印加するための手段と、ここにおいて、前記第２のメタライゼーション層は、前記第１のメタライゼーション層と前記基板との間に位置し、前記第１のメタライゼーション層は、前記第２のメタライゼーション層の第２の面積より小さい第１の面積を有する、
を備える装置。
【請求項２０】
ＣＭＯＳ ＩＣは、前記基板と前記第１のメタライゼーション層及び前記第２のメタライゼーション層とを備え、前記第１のメタライゼーション層及び前記第２のメタライゼーション層は、それぞれ、前記ＣＭＯＳ ＩＣの最上位メタライゼーション層と、最上位の１つ下位のメタライゼーション層とを備える、請求項１９に記載の装置。
【請求項２１】
前記第２の電圧を前記第２のメタライゼーション層に印加するための前記手段は、前記第２の電圧を発生させるために前記第１の電圧を増幅するための手段を備える、請求項１９に記載の装置。
【請求項２２】
前記第２の電圧を前記第２のメタライゼーション層に印加するための前記手段は、電界効果トランジスタ（ＦＥＴ）を含むソースフォロアを使用して前記第１の電圧を増幅するための手段を備え、前記ＦＥＴは、前記第１の電圧を受けるゲートと、前記第２の電圧を発生させるソースとを含む、請求項１９に記載の装置。
【請求項２３】
前記ＦＥＴの前記ゲートは、前記第２のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第１のメタライゼーション層に結合され、前記メタライゼーションパッドは、前記第２のメタライゼーション層の別の部分から電気的に絶縁される、請求項２２に記載の装置。
【請求項２４】
前記ＦＥＴの前記ソースは、メタライズビアホールを経由して前記第２のメタライゼーション層に結合される、請求項２２に記載の装置。
【請求項２５】
前記ＦＥＴの前記ソースは、第３のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第２のメタライゼーション層に結合され、前記第３のメタライゼーション層は、前記第２のメタライゼーション層と前記基板との間に位置する、請求項２２に記載の装置。
【請求項２６】
前記第２の電圧は、前記第１の電圧と略同じである、請求項１９に記載の装置。
【請求項２７】
前記第２のメタライゼーション層は、前記第１のメタライゼーション層から前記基板への全ての垂直線形経路が前記第２のメタライゼーション層と交わるように構成される、請求項１９に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
[0118]本開示の先の説明は、当業者による本開示の実行又は使用を可能にするために提供される。本開示に対する様々な修正は、当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱せずに、他の変形に適用され得る。故に、本開示は、本明細書で説明された例に制限されるよう意図されるのではなく、本明細書で開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
圧電層に結合された第１のメタライゼーション層と、ここにおいて、第１の電圧は、超音波がイメージング対象アイテムに反射して、前記圧電層中を伝播することに応答して前記第１のメタライゼーション層において生成され、前記第１のメタライゼーション層は、基板の上方に位置する、
前記第１のメタライゼーション層と前記基板との間に位置する第２のメタライゼーション層と、
前記第１のメタライゼーション層と前記基板との間の寄生容量を低減するために第２の電圧を前記第２のメタライゼーション層に印加するように構成されたデバイスと
を備える装置。
［Ｃ２］
前記デバイスは、前記基板と前記第１のメタライゼーション層及び前記第２のメタライゼーション層とを備えるＣＭＯＳ ＩＣ上に実施され、前記第１のメタライゼーション層及び前記第２のメタライゼーション層は、それぞれ、前記ＣＭＯＳ ＩＣの最上位メタライゼーション層と、最上位の１つ下位のメタライゼーション層とを備える、Ｃ１に記載の装置。
［Ｃ３］
前記デバイスは、前記第１のメタライゼーション層に結合された入力と、前記第２のメタライゼーション層に結合された出力とを含むバッファ増幅器を備える、Ｃ１に記載の装置。
［Ｃ４］
前記デバイスは、前記第１のメタライゼーション層に結合されたゲートと、前記第２のメタライゼーション層に結合されたソースとを有する電界効果トランジスタ（ＦＥＴ）を含むソースフォロア増幅器を備える、Ｃ１に記載の装置。
［Ｃ５］
前記ＦＥＴの前記ゲートは、前記第２のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第１のメタライゼーション層に結合され、前記メタライゼーションパッドは、前記第２のメタライゼーション層の別の部分から電気的に絶縁される、Ｃ４に記載の装置。
［Ｃ６］
前記ＦＥＴの前記ソースは、メタライズビアホールを経由して前記第２のメタライゼーション層に結合される、Ｃ４に記載の装置。
［Ｃ７］
前記ＦＥＴの前記ソースは、第３のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第２のメタライゼーション層に結合され、前記第３のメタライゼーション層は、前記第２のメタライゼーション層と前記基板との間に位置する、Ｃ４に記載の装置。
［Ｃ８］
前記第２の電圧は、前記第１の電圧と略同じである、Ｃ１に記載の装置。
［Ｃ９］
前記第１のメタライゼーション層は、前記第２のメタライゼーション層の第２の面積より小さい第１の面積を有する、Ｃ１に記載の装置。
［Ｃ１０］
前記第２のメタライゼーション層は、前記第１のメタライゼーション層から前記基板への全ての垂直線形経路が前記第２のメタライゼーション層と交わるように構成される、Ｃ１に記載の装置。
［Ｃ１１］
方法であって、
超音波がイメージング対象アイテムに反射して前記圧電層中を伝播することに応答して第１のメタライゼーション層において第１の電圧を発生させることと、ここにおいて、前記第１のメタライゼーション層は、基板の上方に位置する、
前記第１のメタライゼーション層と前記基板との間の寄生容量を低減するために第２の電圧を第２のメタライゼーション層に印加することと、ここにおいて、前記第２のメタライゼーション層は、前記第１のメタライゼーション層と前記基板との間に位置する、
を備える方法。
［Ｃ１２］
ＣＭＯＳ ＩＣは、前記基板と前記第１のメタライゼーション層及び前記第２のメタライゼーション層とを備え、前記第１のメタライゼーション層及び前記第２のメタライゼーション層は、それぞれ、前記ＣＭＯＳ ＩＣの最上位メタライゼーション層と、最上位の１つ下位のメタライゼーション層とを備える、Ｃ１１に記載の方法。
［Ｃ１３］
前記第２の電圧を前記第２のメタライゼーション層に印加することは、前記第２の電圧を発生させるために、バッファ増幅器を使用して前記第１の電圧を増幅することを備える、Ｃ１１に記載の方法。
［Ｃ１４］
前記第２の電圧を前記第２のメタライゼーション層に印加することは、電界効果トランジスタ（ＦＥＴ）を含むソースフォロア増幅器を使用して前記第１の電圧を増幅することを備え、前記ＦＥＴは、前記第１の電圧を受けるゲートと、前記第２の電圧を発生させるソースとを含む、Ｃ１１に記載の方法。
［Ｃ１５］
前記ＦＥＴの前記ゲートは、前記第２のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第１のメタライゼーション層に結合され、前記メタライゼーションパッドは、前記第２のメタライゼーション層の別の部分から電気的に絶縁される、Ｃ１４に記載の方法。
［Ｃ１６］
前記ＦＥＴの前記ソースは、メタライズビアホールを経由して前記第２のメタライゼーション層に結合される、Ｃ１４に記載の方法。
［Ｃ１７］
前記ＦＥＴの前記ソースは、第３のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第２のメタライゼーション層に結合され、前記第３のメタライゼーション層は、前記第２のメタライゼーション層と前記基板との間に位置する、Ｃ１４に記載の方法。
［Ｃ１８］
前記第２の電圧は、前記第１の電圧と略同じである、Ｃ１１に記載の方法。
［Ｃ１９］
前記第１のメタライゼーション層は、前記第２のメタライゼーション層の第２の面積より小さい第１の面積を有する、Ｃ１１に記載の方法。
［Ｃ２０］
前記第２のメタライゼーション層は、前記第１のメタライゼーション層から前記基板への全ての垂直線形経路が前記第２のメタライゼーション層と交わるように構成される、Ｃ１１に記載の方法。
［Ｃ２１］
装置であって、
超音波がイメージング対象アイテムに反射して前記圧電層中を伝播することに応答して第１のメタライゼーション層において第１の電圧を発生させるための手段と、ここにおいて、前記第１のメタライゼーション層は、基板の上方に位置する、
前記第１のメタライゼーション層と前記基板との間の寄生容量を低減するために第２の電圧を第２のメタライゼーション層に印加するための手段と、ここにおいて、前記第２のメタライゼーション層は、前記第１のメタライゼーション層と前記基板との間に位置する、
を備える装置。
［Ｃ２２］
ＣＭＯＳ ＩＣは、前記基板と前記第１のメタライゼーション層及び前記第２のメタライゼーション層とを備え、前記第１のメタライゼーション層及び前記第２のメタライゼーション層は、それぞれ、前記ＣＭＯＳ ＩＣの最上位メタライゼーション層と、最上位の１つ下位のメタライゼーション層とを備える、Ｃ２１に記載の装置。
［Ｃ２３］
前記第２の電圧を前記第２のメタライゼーション層に印加するための前記手段は、前記第２の電圧を発生させるために前記第１の電圧を増幅するための手段を備える、Ｃ２１に記載の装置。
［Ｃ２４］
前記第２の電圧を前記第２のメタライゼーション層に印加するための前記手段は、電界効果トランジスタ（ＦＥＴ）を含むソースフォロアを使用して前記第１の電圧を増幅するための手段を備え、前記ＦＥＴは、前記第１の電圧を受けるゲートと、前記第２の電圧を発生させるソースとを含む、Ｃ２１に記載の装置。
［Ｃ２５］
前記ＦＥＴの前記ゲートは、前記第２のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第１のメタライゼーション層に結合され、前記メタライゼーションパッドは、前記第２のメタライゼーション層の別の部分から電気的に絶縁される、Ｃ２４に記載の装置。
［Ｃ２６］
前記ＦＥＴの前記ソースは、メタライズビアホールを経由して前記第２のメタライゼーション層に結合される、Ｃ２４に記載の装置。
［Ｃ２７］
前記ＦＥＴの前記ソースは、第３のメタライゼーション層に形成されたメタライゼーションパッドを経由して前記第２のメタライゼーション層に結合され、前記第３のメタライゼーション層は、前記第２のメタライゼーション層と前記基板との間に位置する、Ｃ２４に記載の装置。
［Ｃ２８］
前記第２の電圧は、前記第１の電圧と略同じである、Ｃ２１に記載の装置。
［Ｃ２９］
前記第１のメタライゼーション層は、前記第２のメタライゼーション層の第２の面積より小さい第１の面積を有する、Ｃ２１に記載の装置。
［Ｃ３０］
前記第２のメタライゼーション層は、前記第１のメタライゼーション層から前記基板への全ての垂直線形経路が前記第２のメタライゼーション層と交わるように構成される、Ｃ２１に記載の装置。
【国際調査報告】
2018533997.tif 000023
2018533997.tif 000024
2018533997.tif 000025