(57)【要約】【解決手段】半導体集積回路および構成要素のエレクトロマイグレーションテストのためのパルス電流回路。その回路は、アナログ電圧パルスを出力し、両極性電圧パルスおよび単極性電圧パルスの両方を生成できる第１マルチプレクサを備える。少なくとも１つの演算増幅器および抵抗器が、マルチプレクサから電圧パルスを受信して、電圧パルスを電流パルスに変換する。テスト回路における電流レベル間の遷移中にオーバーシュートおよびアンダーシュートを最小化するために、電荷ブースタ回路が提供される。【選択図】図４
2018534570.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイス（ＤＵＴ）に電流パルスを印加するためのテスト回路であって、
アナログ電圧パルスを出力する第１マルチプレクサであって、両極性電圧パルスおよび単極性電圧パルスの両方を生成できる第１マルチプレクサと、
前記第１マルチプレクサから前記電圧パルスを受信し、前記電圧パルスを電流パルスに変換する少なくとも１つの演算増幅器および抵抗器と
を備え、
１つの演算増幅器が、電流パルスを出力し、前記電流パルスは、前記少なくとも１つの演算増幅器および抵抗器が両極性電圧パルスを受信したかまたは単極性電圧パルスを受信したかに応じて、両極性電流パルスまたは単極性電流パルスとされるテスト回路。
【請求項２】
請求項１に記載のテスト回路であって、さらに、電流レベル間の遷移中にオーバーシュートおよびアンダーシュートを最小化するための電荷ブースタ回路を備え、前記電荷ブースタ回路は、少なくとも１つの演算増幅器と、複数の抵抗器とを備えるテスト回路。
【請求項３】
請求項２に記載のテスト回路であって、前記電荷ブースタ回路は、第２マルチプレクサから電圧パルスを受信し、前記第２マルチプレクサからの前記電圧パルスは、前記第１マルチプレクサから受信された前記電圧パルスと同期されるが独立しており、前記電荷ブースタ回路は、その出力を前記ＤＵＴに供給し、前記ＤＵＴは、接地と、前記電流パルスの前記出力との間に配置されるテスト回路。
【請求項４】
請求項３に記載のテスト回路であって、前記第１および第２マルチプレクサは、同じ入力選択ラインを有するテスト回路。
【請求項５】
請求項１に記載のテスト回路であって、前記第１マルチプレクサは、その入力端子に供給される電圧レベルよりも１つ少ない入力選択ラインを有するテスト回路。
【請求項６】
請求項５に記載のテスト回路であって、前記第１マルチプレクサは、４つの入力端子に供給される３つの電圧レベルを有するテスト回路。
【請求項７】
請求項６に記載のテスト回路であって、中間の電圧レベルが、前記第１マルチプレクサの入力選択組み合わせのための遷移アドレスと共に選択され、前記入力選択組み合わせは、前記入力選択ラインに割り当てられたアドレス値を含むテスト回路。
【請求項８】
請求項５に記載のテスト回路であって、最大電圧から中間電圧への遷移または最小電圧から中間電圧への遷移中に、１つの入力選択アドレスラインのみが変化するテスト回路。
【請求項９】
請求項１に記載のテスト回路であって、前記マルチプレクサは、離散的な電圧からアナログ信号を生成するテスト回路。
【請求項１０】
請求項１に記載のテスト回路であって、少なくとも２つの演算増幅器および５つの抵抗器が、前記第１マルチプレクサから前記電圧パルスを受信して、前記電圧パルスを電流パルスに変換するテスト回路。
【請求項１１】
被試験デバイス（ＤＵＴ）にパルス電流を供給する方法であって、
複数の異なる電圧レベルを第１マルチプレクサの複数の入力端子に供給する工程と、
前記第１マルチプレクサの入力選択ラインの入力選択組み合わせを用いて、前記第１マルチプレクサの前記入力端末の内のどれが前記第１マルチプレクサの出力に接続されるのかを決定することにより、選択された電圧レベルから電圧パルスを生成する工程であって、前記第１マルチプレクサの入力選択組み合わせは、任意の遷移アドレス値が前記第１マルチプレクサの前記出力の単調変化につながるように前記第１マルチプレクサの入力選択ラインにアドレス値を割り当てることによって実行され、前記第１マルチプレクサの前記出力は、電圧パルスを含む工程と、
複数の抵抗器、演算増幅器、および、キャパシタを用いて、前記電圧パルスを電流パルスに変換する工程と
を備える方法。
【請求項１２】
請求項１１に記載の方法であって、前記変換する工程は、さらに、
電荷ブースタ回路を用いて、オーバーシュートおよびアンダーシュート最小化する工程を含み、前記電荷ブースタ回路は、演算増幅器、複数の抵抗器、および、キャパシタを備える方法。
【請求項１３】
請求項１２に記載の方法であって、前記電荷ブースタ回路を用いる工程は、前記第１マルチプレクサに供給される前記電圧レベルから独立した複数の電圧レベルを受信する第２マルチプレクサを提供する工程を含む方法。
【請求項１４】
請求項１３に記載の方法であって、前記電荷ブースタ回路を用いる工程は、さらに、電流が抵抗器のみに流れるように、前記キャパシタに蓄積された電荷が安定することを許容する工程を含む方法。
【請求項１５】
単極性電流パルスおよび両極性電流パルスの両方を供給できる単一の回路であって、
少なくとも１つの正電圧信号および少なくとも１つの負電圧信号を受信するマルチプレクサであって、受信した前記電圧信号から両極性電圧パルスおよび単極正電圧パルスの両方を生成できるマルチプレクサと、
前記マルチプレクサから前記電圧パルスを受信し、前記電圧パルスを電流パルスに変換する少なくとも１つの演算増幅器および抵抗器と
を備え、
前記少なくとも１つの演算増幅器および抵抗器が両極性電圧パルスを受信したかまたは単極性電圧パルスを受信したかに応じて、１つの演算増幅器が、両極性電流パルスまたは単極性電流パルスを出力する回路。
【請求項１６】
請求項１５に記載の回路であって、少なくとも２つの演算増幅器および５つの抵抗器が、前記マルチプレクサから前記電圧パルスを受信して、前記電圧パルスを電流パルスに変換する回路。
【請求項１７】
被試験デバイス（ＤＵＴ）に電流パルスを印加するためのテスト回路であって、
アナログ電圧パルスを出力する第１マルチプレクサであって、両極性電圧パルスおよび単極性電圧パルスの両方を生成できる第１マルチプレクサと、
前記第１マルチプレクサから前記電圧パルスを受信し、前記電圧パルスを電流パルスに変換する少なくとも１つの演算増幅器および抵抗器であって、１つの演算増幅器が、電流パルスを出力し、前記電流パルスは、前記少なくとも１つの演算増幅器および抵抗器が両極性電圧パルスを受信したかまたは単極性電圧パルスを受信したかに応じて、両極性電流パルスまたは単極性電流パルスになる少なくとも１つの演算増幅器および抵抗器と、
電流レベル間の遷移中にオーバーシュートおよびアンダーシュートを最小化するための電荷ブースタ回路であって、少なくとも１つの演算増幅器、複数の抵抗器、および、キャパシタを備える電荷ブースタ回路と
を備えるテスト回路。
【請求項１８】
請求項１７に記載のテスト回路であって、前記電荷ブースタ回路は、さらに、電圧信号を受信して、電圧パルスを出力する第２マルチプレクサを備え、前記第１および第２マルチプレクサは、同じ入力選択ラインを有するテスト回路。
【請求項１９】
請求項１７に記載のテスト回路であって、前記電荷ブースタ回路の出力は、前記ＤＵＴに供給されるテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
＜関連出願の相互参照＞
本願は、２０１５年１１月１０日出願の米国特許出願第１４／９３７，２９７号の一部継続出願であり、その全体が参照によって本明細書に組み込まれる。
【０００２】
本発明は、一般に、電気構成要素および回路をテストするための電気回路に関し、特に、半導体集積回路および構成要素のエレクトロマイグレーションテストに用いる電流パルス回路に関する。
【背景技術】
【０００３】
半導体信頼性テストは、通常は、特定のテストパラメータ（例えば、ホットキャリア、エレクトロマイグレーションなど）に基づいて−５０℃〜＋３５０℃の範囲に制御された温度で、電気刺激を連続的に印加することを必要とする。特に、エレクトロマイグレーションテストについては、ＤＣ電流を用いたテストが、その単純さ、固有の保守性、および、比較的低いコストゆえに、常に、好ましいアプローチであり続けてきた。しかしながら、処理の微細化が進んだことで、ＤＣテストでは不十分になり、したがって、パルス条件下での同様のテストが必要になっている。
【０００４】
したがって、電流パルスが、しばしば、電気構成要素および回路のテストで用いられている。理想的なパルス刺激は、パルス繰り返し率、ディーティサイクル、極性、および、強度（振幅）の柔軟な制御を可能にすることが好ましい。これらのパラメータは、図１Ａおよび図１Ｂに図示されており、ここで、Ｔは期間であり、周波数（ｆ）はパルス繰り返し率（Ｈｚ）であり、デューティサイクルは２ｔｐ／Ｔ；正の振幅はＡｐであり、負の振幅はＡｎ（ボルト、アンペア）である。例えば、パルスエレクトロマイグレーションテストで、高い繰り返し率の電流パルスが求められる場合、所望のパルスは、通例、長方形である。したがって、電流レベル間の遷移は、各レベルで意図した電流駆動を効果的に提供するために、最小限のオーバーシュートで急でなければならない。図１Ａおよび図１Ｂは、それぞれ、両極性電流パルスおよび単極性電流パルスについて電流レベル間の遷移を示している。理想的には、「ＤＣレベル」（しばしば「ＧＮＤ」）から、求められている電流（「Ａｐ」または「Ａｎ」もしくは一般的に簡単のために「Ａ」）への遷移は、図１Ａおよび図１Ｂに示すように、急である。
【０００５】
しかしながら、実際には、かかる遷移は、時間が掛かり、求められる最大電流レベルＡに到達するには遅すぎる場合がある。電流パルスに実現するのに有効な技術は、Krieger等による米国特許第６，２４９，１３７号「CIRCUIT AND METHOD FOR PULSED RELIABILITY TESTING」およびCuevas等による米国特許第７，０４９，７１３号「PULSED CURRENT GENERATOR CIRCUIT WITH CHARGE BOOSTER」に記載されるように、２つの定電流（ＤＣ）源および電荷ブースタ回路を用いて実施される。しかしながら、この技術を利用することは、個別かつ潜在的に旧式のトランジスタへの依存により、困難になった。さらに、急激な半導体のスケーリングが、パルス電流レベルを押し下げており、パルスのオーバーシュートを排除することを困難にしている。回路内の比較的多数の個別構成要素が、複雑な較正および調整と相まって、製造およびメンテナンスのコストを増大させる。したがって、所望の電流パルスを実現すると共に上述の制限を克服することができる高品質のパルス電流源を提供することが望ましい。
【発明の概要】
【０００６】
一実施形態によると、被試験デバイス（ＤＵＴ）に電流パルスを印加するためのテスト回路が提供されている。テスト回路は、マルチプレクサ、少なくとも１つの演算増幅器、および、抵抗器を備える。マルチプレクサは、アナログ電圧パルスを出力し、両極性電圧パルスおよび単極性電圧パルスの両方を生成できる。少なくとも１つの演算増幅器および抵抗器は、マルチプレクサから電圧パルスを受信して、電圧パルスを電流パルスに変換する。１つの演算増幅器が電流パルスを出力し、電流パルスは、演算増幅器および抵抗器が、両極性電圧パルスを受信したかまたは単極性電圧パルスを受信したかに応じて、両極性電流パルスまたは単極性電流パルスになる。
【０００７】
別の実施形態によると、被試験デバイス（ＤＵＴ）にパルス電流を供給するための方法が提供されている。複数の異なる電圧レベルが、第１マルチプレクサの複数の入力端子に供給される。マルチプレクサの入力選択ラインの入力選択組み合わせを用いて、マルチプレクサのどの入力端末がマルチプレクサの出力に接続されるのかを決定することにより、電圧パルスが、選択された電圧レベルから生成される。マルチプレクサの入力選択組み合わせは、任意の遷移アドレス値がマルチプレクサの出力の単調変化につながるようにマルチプレクサの入力選択ラインにアドレス値を割り当てることによって実行され、マルチプレクサの出力は、電圧パルスを含む。電圧パルスは、複数の抵抗器、演算増幅器、および、キャパシタを用いて、電流パルスに変換される。
【０００８】
さらに別の実施形態によると、単極性電流パルスおよび両極性電流パルスの両方を供給できる単一の回路が提供されている。その回路は、マルチプレクサ、少なくとも１つの演算増幅器、および、抵抗器を備える。マルチプレクサは、少なくとも１つの正電圧信号および少なくとも１つの負電圧信号を受信し、受信した電圧信号から両極性電圧パルスおよび単極正電圧パルスの両方を生成できる。演算増幅器および抵抗器は、マルチプレクサから電圧パルスを受信して、電圧パルスを電流パルスに変換する。少なくとも１つの演算増幅器および抵抗器が、両極性電圧パルスを受信したかまたは単極性電圧パルスを受信したかに応じて、１つの演算増幅器が、両極性電流パルスまたは単極性電流パルスを出力する。
【０００９】
別の実施形態によると、被試験デバイス（ＤＵＴ）に電流パルスを印加するためのテスト回路が提供されている。テスト回路は、マルチプレクサと、少なくとも１つの演算増幅器および抵抗器と、電流レベル間の遷移中にオーバーシュートおよびアンダーシュートを最小化するための電荷ブースタ回路とを備える。マルチプレクサは、アナログ電圧パルスを出力し、両極性電圧パルスおよび単極性電圧パルスの両方を生成できる。演算増幅器および抵抗器は、マルチプレクサから電圧パルスを受信して、電圧パルスを電流パルスに変換する。演算増幅器は、少なくとも１つの演算増幅器および抵抗器が両極性電圧パルスを受信したかまたは単極性電圧パルスを受信したかに応じて両極性電流パルスまたは単極性電流パルスである電流パルスを出力する。電荷ブースタ回路は、少なくとも１つの演算増幅器、複数の抵抗器、および、キャパシタを備える。
【図面の簡単な説明】
【００１０】
本発明、ならびに、そのさらなる目的および利点は、添付の図面に関連して行う以下の説明を参照することによって最も良く理解できる。
【００１１】
【図１Ａ】電子構成要素のテストに有用な両極性パルスを示す図。
【図１Ｂ】電子構成要素のテストに有用な単極性パルスを示す図。
【００１２】
【図２】一実施形態に従って、パルス電流回路を示す概念図。
【００１３】
【図３】一実施形態に従って、電荷ブースタ回路を示す概念図。
【００１４】
【図４】一実施形態に従って、パルス電流回路および電荷ブースタ回路を示す概念図。
【００１５】
【図５】被試験デバイス（ＤＵＴ）にパルス電流を供給する方法のフローチャート。
【発明を実施するための形態】
【００１６】
本発明は、一般に、電気構成要素および回路をテストすることに関する。本明細書の実施形態は、半導体集積回路および構成要素のエレクトロマイグレーションテストのためのパルス電流回路を記載する。
【００１７】
図２〜図５を参照して、パルス電流テスト回路の実施形態について説明する。図２は、一実施形態に従って、パルス電流テスト回路１００を示す概念図である。図の実施形態において、パルス電流テスト回路１００は、高速のアナログマルチプレクサ１１０を備える。マルチプレクサの一例は、ＡＤＶ３２２１／ＡＤＶ３２２２アナログマルチプレクサであり、これは、マサチューセッツ州ノーウッドのＡｎａｌｏｇ  Ｄｅｖｉｃｅｓ社が市販している。マルチプレクサ１１０は、１０ＭＨｚに達する繰り返し率の単極性または両極性のいずれかの電圧パルス（４０ｎＳパルス）を生成しうる。回路１００の残り部分は、これらの繰り返し率で適切に機能する高速演算増幅器を用いて、適切にこれらの電圧パルス（Ｖｉｎ）を電流パルス（ＩDUT）に変換する。
【００１８】
回路１００の共通モードエラーへの感度は、接地と電流源の出力との間に被試験デバイス（ＤＵＴ）を配置することによって最小化される。別の利点が、一般に高リーク電流に関連する差動増幅器を利用しないことで達成される。
【００１９】
ＤＡＣｐ１２０およびＤＡＣｎ１３０は、デジタル電圧信号をアナログ電圧信号に変換するデジタルアナログ変換器である。ＤＡＣｐ１２０およびＤＡＣｎ１３０は、必要な別個のアナログ電圧レベルＶｐおよびＶｎを、それぞれアナログマルチプレクサＭ１１１０の第２入力端子および第３入力端末に供給する。すなわち、ＶｐおよびＶｎは、ＲDUTを通して所望の電流を駆動するのに十分であることが好ましい。マルチプレクサＭ１１１０の第１入力端末は、電流パルスに追加される所望のＤＣ成分を制御するために、接地電圧ＧＮＤまたはさらなるデジタルアナログ変換器（ＤＡＣｇ）に接続される。３つの電圧レベルの以下の例１では、この例において両極性パルスに必要な電圧レベルが３つだけであっても、マルチプレクサＭ１１１０の第４入力が用いられ、出力の単調変化を達成するために第１入力に接続される。
【００２０】
一般に、マルチプレクサＭ１１１０は、以下の例に示すように、電圧レベルよりも１つ少ない入力選択ラインを有する。例１において、２つの入力選択ラインＡ０およびＡ１は、マルチプレクサＭ１１１０のどの入力がマルチプレクサＭ１１１０の出力（Ｖｉｎ）に接続されるのかを決定する。本明細書で説明するように、個々の接続性は、任意ではなく意図的であり、第２入力は最も高い最大電圧（この例ではＶｐ）に接続され、第１および第４入力は中間の電圧（該当する場合、ＧＮＤまたはＤＡＣｇ）に接続され、第３入力は最も低い電圧（Ｖｎ）に接続される。
【００２１】
アドレス値を入力選択ラインＡ０およびＡ１に割り当てることによるマルチプレクサＭ１１１０の入力選択組み合わせは、任意の遷移アドレス値が常に、出力の単調ひいてはシームレスな変化（例えば、高い＝＞低い＝＞より低い；低い＝＞高い＝＞より高い）につながるように実行され、以下の例でこれを詳細に示す：
【００２２】
【表１】
2018534570.tif 000003
【００２３】
上記の例に示すように、ＶｐからＶｇへおよびＶｎからＶｇへの遷移中に変化するアドレスラインは１つだけである。しかしながら、ＶｐからＶｎへの遷移が起こった場合、入力選択Ａ０＝１およびＡ１＝１をＶｇの遷移アドレスとして割り当てることにより、どのアドレスラインが最初に状態を変えても、ＭＵＸ  Ｍ１１１０の出力電圧が単調に所望の電圧遷移に従うことが保証される。別の実施形態において、上述の３電圧レベルのケースは、以下の例に示すように、それぞれ３および４つの入力選択ラインでの同様のアドレッシングアプローチを用いて、単調な遷移を保証しつつ、４および５電圧レベルのパルスに拡張されうることがわかる。
【００２４】
【表２】
2018534570.tif 000004
【００２５】
上記の例２において、Ｖ１からＶ４への遷移では、状態を変える２つの入力選択ラインがある：Ａ２が１から０へ、Ａ０が０から１へ変化する。Ａ２がＡ０の前に遷移する場合、結果として得られる遷移パターンは０００であり、これがＶ２に割り当てられる。一方、Ａ０がＡ２Ａ０の前に遷移する場合、結果として得られる遷移パターンは１０１であり、これがＶ３に割り当てられる。したがって、結果として得られる電圧変化は単調であるが、アドレスパターンが変化している。
【００２６】
【表３】
2018534570.tif 000005
【００２７】
したがって、上に示したように、単一のアドレスラインの変化ごとに、次の電圧が選択される。例えば、Ｖ２からＶ５へ遷移すると、電圧Ｖ３、Ｖ４、および、Ｖ５は、常に、その順番（すなわち、単調変化）で選択され、ギャップも電圧選択の重複もない。
【００２８】
寄生容量Ｃpar１６０およびキャパシタＣ１１７０が、非常に小さい（Ｒ５＊Ｃ１が、ＴｐまたはＴｎの１パーセント未満であり；Ｒnet＊Ｃparが、ＴｐまたはＴｎの１パーセント未満である）と仮定すると、それらの充電および放電に掛かる時間は、ｔｐおよびｔｎよりもはるかに短い（図１）。ＲDUT１８０を流れる電流ＩDUTが、Ｒnet１９０を流れる電流と同じであると仮定すると、以下の関係が成り立つ：
【数１】
2018534570.tif 000006
ここで、Ｖoff１およびＶoff２は、それぞれ、演算増幅器ＯＰＡ１１４０およびＯＰＡ２１５０のオフセット電圧である。入力バイアス電流は、回路１００へ有意な影響を持つには小さすぎるため、無視されることがわかる。
【００２９】
上記の式（１）の項を組み合わせて変形すると：
【数２】
2018534570.tif 000007
【００３０】
Ｒ１＝ＫＲ２およびＲ３＝ＫＲ４と設定することにより（Ｋは変更される定数）、ＶDUTを有する項が相殺されて、式（２）は、以下の式（３）のように単純化されうる：
【数３】
2018534570.tif 000008
および
【数４】
2018534570.tif 000009
ここで、Ｖｉｎ＝Ｖｐは、パルスの「ハイ」部分のためのものであり、Ｖｉｎ＝Ｖｐはパルスの「ロウ」部分のためのものである
および
【数５】
2018534570.tif 000010
【００３１】
オフセット電圧によって導入されるエラーは別として、必要とされる電流パルスは、ＤＡＣｐおよびＤＡＣｎをそれぞれＶｐ＝ＩｐＲnetおよびＶｎ＝ＩｎＲnetと設定することによって達成される。電流源の精度を評価するために、最悪の場合のエラーδmaxが以下のように定義される：
【数６】
2018534570.tif 000011
ここで、Ｖoff（ｍａｘ）は、全動作範囲（主に温度）での（Ｖoff１，Ｖoff２，）の可能な最大オフセット値である。最大エラーと所望の電流との間の比は、パルス電流源に対する保存的な精度の基準を提供する：
【数７】
2018534570.tif 000012
【００３２】
この相対的なエラーは、低い電流にとって制限になりうる。しかしながら、測定は、通例、制御された環境内で実行され、ここで、周囲温度は、設定室温に対して数度分だけ変化する。これにより、較正、テスト前オフセット測定、および、一般的な補正アルゴリズムを用いて、エラーをほぼ完全に排除することが可能になる。
【００３３】
回路は、キャパシタＣ１およびＣparが非常に低い値に制限されている限りは、完全ではない。高周波振動を抑制するために接続されたＣ１については、数ナノ秒だけパルス立ち上がり時間および立ち下がり時間を増加させることによって効果的に機能するので、実際の制限にはならない。
【００３４】
一方、Ｃparは、その全体の値が５０ｐＦ以上に到達しうるので、実際の課題をもたらす（パッケージングされたＤＵＴ、プリント回路基板静電容量、および、レイアウトの組み合わせ）。例えば、ＲDUT＝１ｋΩおよびＣpar＝５０ｐＦでは、結果として得られる時定数ＲDUTＣparは、５０ｎｓ（５×１０-8秒）であり、２５０ｎＳより短い低電流パルスを実際的に不可能にする。
【００３５】
解決法は、別個の電荷ブースタを含む。個別の（そして、潜在的に旧式の）トランジスタおよび比較的複雑な回路を用いた米国特許第６，２４９，１３７号と異なり、一実施形態によれば、電荷ブースタ回路２００が、図３に示すように提供される。このアプロウチは、「平衡減衰器」の概念に基づいており、これは、パルスの立ち上がりおよび立ち下がりなど、急激な変化中のオーバーシュートおよびアンダーシュートを排除することを目的とする。以下で詳述するように、電荷ブースタ回路２００は、入力電圧信号ＶbpおよびＶbnを有しており、これらの信号は、２つのＤＡＣ（ＤＡＣbp２２０およびＤＡＣbn２３０）によってデジタル信号からアナログ信号に変換され、電荷ブースタ回路２００は、その出力信号をＲDUTの上部（図２に「ＶDUT」で示す）に返す。ＯＰＡ１１４０およびＯＰＡ２１５０（図２）と同様に、電荷ブースタ回路２００の演算増幅器ＯＰＡ３２６０は、必要なパルス繰り返し率で適切に機能するのに十分に高速である。
【００３６】
図３に示すように、電荷ブースタ回路２００は、図２に示した概念的な電流源と同様の２つのＤＡＣ（ＤＡＣbp２２０およびＤＡＣbn２３０）および４入力アナログマルチプレクサ（Ｍ２）２１０の組み合わせによって駆動される。同じ入力選択ラインが、Ｍ１１１０およびＭ２２１０の両方に用いられるが、ＤＡＣの２つのペア（１２０、１３０および２２０、２３０）は独立しており、これは、ＯＰＡ１１４０の反転入力（Ｖｉｎ）への入力信号およびＯＰＡ３２６０の非反転入力（Ｖｉｎｂ）への入力信号が同期されているが、それらの電圧レベルが独立していることを意味する。電荷ブースタ回路２００の出力電圧（すなわち、ＯＰＡ３２６０の出力）は、図４に示すように、キャパシタＣ２２７０を介してＤＵＴ（ＶDUT）に接続される。
【００３７】
パルスの立ち上がりまたは立ち下がり（遷移）の直後の時間ｔ＝０＋を示し、ＯＰＡ２１５０およびＯＰＡ３２６０のオフセット電圧および入力電流を無視すると、遷移直後のキャパシタＣ２２７０およびＣpar１６０を通る電流は、以下の関係性を満たす：
【数８】
2018534570.tif 000013
【００３８】
遷移が完了（ｔ＞０＋）すると、電流は、上記の式（４）に従って、抵抗器を通してのみ流れる。オフセットを無視し、式（６）に従うＤＵＴ電圧の変化と、式（４）に従う２つの「定常な」ＤＵＴレベル間の差との間を等式で結ぶと、式（７ａ）は、ロウ（ｎ）からハイ（ｐ）への遷移を表し、式（７ｂ）は、ハイ（ｐ）からロウ（ｎ）への転移を表す：
【数９】
2018534570.tif 000014
【数１０】
2018534570.tif 000015
【００３９】
式（７ａ）および（７ｂ）は、基本的な（パッシブ）平衡減衰器条件と同様であり、ここで、遷移は、容量結合による電荷分布に支配されるが、「定常状態」は、電流源からＲDUTを通して流れる電流によって決定される。Ｋ、Ｒ６、Ｒ７、および、Ｃ２の値は、最大速度、最小ノイズ、および、最良安定性の点で最良の回路性能に向けて最適化される。複合回路３００（電流源１００およびブースタ２００）の一実施形態を図４に示す。
【００４０】
図５は、被試験デバイス（ＤＵＴ）にパルス電流を供給する方法５００のフロウチャートである。工程５１０で、複数の異なる電圧レベルが、ＤＡＣによってパルス電流テスト回路内のマルチプレクサの複数の入力端末に提供される。工程５２０で、マルチプレクサの入力選択ラインの入力選択組み合わせを用いて、マルチプレクサのどの入力端末がマルチプレクサの出力に接続されるのかを決定することにより、電圧パルスが、選択された電圧レベルから生成される。マルチプレクサの入力選択組み合わせは、マルチプレクサの任意の遷移アドレス値がマルチプレクサの出力の単調変化につながるように実行され、電圧パルスがマルチプレクサの出力になる。次いで、電圧パルスは、工程５３０において、複数の抵抗器、演算増幅器、および、キャパシタを用いて、電流パルスに変換される。方法５００は、さらに、工程５４０および５５０を備えうる。工程５４０で、パルス電流テスト回路に接続された電荷ブースタ回路が、電流レベル間の遷移中のオーバーシュートおよびアンダーシュートを最小化するために用いられる。電荷ブースタ回路は、２つのＤＡＣの組み合わせによって駆動され、それらのＤＡＣは、電荷ブースタ回路内のマルチプレクサの複数の入力端末に複数の異なる電圧レベルを提供し、電荷ブースタ回路は、さらに、演算増幅器、複数の抵抗器、および、キャパシタを備える。パルス電流テスト回路の演算増幅器の反転入力への信号および電荷ブースタ回路内の演算増幅器の非反転入力への入力信号は同期されるが、両方のマルチプレクサが同じ入力選択ラインから供給されるが、２つのペアのＤＡＣ（一方のペアはパルス電流テスト回路内にあり、もう一方は電荷ブースタ回路内にある）が独立しているため、それらの電圧レベルは独立している。工程５５０で、キャパシタに蓄積された電荷は、電流が抵抗器のみに流れるように安定することを許容される。
【００４１】
本明細書に記載の回路を制御するために、リアルタイムコンピュータを利用できる。一実施形態によると、第１工程では、ＤＡＣｐをＶｐに、そして、ＤＡＣｎをＶｎに設定して、それに従ってアナログマルチプレクサＭ１およびＭ２の入力選択端末を固定することによって、電流源をＤＣレベルＩｐおよびＩｎに設定し、その間中、ブースタスイッチは開いている（すなわち、ブースタをＤＵＴから切り離す）。次いで、結果として得られたＤＣ電圧レベル（ＶｐおよびＶｎによって駆動されたＶDUT）は、それぞれのピーク検出器から取得され、参照のために格納される（以降、「Ｖpdc」および「Ｖndc」とする）。次に、ＤＡＣbpは、必要とされるよりも十分に低いレベルに設定され、ＤＡＣbnは、必要とされるよりも十分に高いレベルに設定され、オーバーシュートよりもアンダーシュートになるようにする。次いで、Ｓ１が係合され、Ｍ１およびＭ２の入力選択端末は、必要な波形で作動される。その後、ピーク検出器の読み取り値が、それぞれ取得され（Ｖpp，Ｖnn）、ＶpdcおよびＶndcと比較される。｜Ｖpp＜｜Ｖpdc｜かつ｜Ｖnn＜｜Ｖndc｜という起こりうるケースでは、より多くのブーストが必要とされる。ブースト動作の増加は、結果として得られるピーク検出器読み取り値が、それぞれ、ＶpdcおよびＶndcをちょうど超えるまでＶbpおよびＶbnを変化させることによって達成される。この時点で、ブースト動作は、逓減され、処理は、任意のさらなる変化の影響が無視できるほどになる時点まで収束的に繰り返される。十分に長いパルスに対して、ＶDUTは、ブーストなしでも適切なレベルＶpdcおよびＶndcに徐々に「収束」するが、関連する時定数が短いパルス（通例、パルス幅＜５００ｎＳ）よりも長いので、かかる「収束」は、ほとんど助けにならず、したがって、効率的なブーストが必要である。上記の繰り返し（すなわち、ブースト動作の増減）に用いられる実際のアルゴリズムは、効率的な収束に関するものであるため、本発明には関係していないことに注意されたい。実際に、（適用可能な場合）バイナリ検索などの様々なアルゴリズムが有効であるが、本発明は、１つの特定のアルゴリズムにも別のアルゴリズムにも限定されない。
【００４２】
いくつかの実施形態だけを詳細に説明したが、本発明は、本発明の範囲から逸脱することなしに多くの他の形態で実施されうることを理解されたい。上記に鑑みて、本実施形態は例示であり、限定的ではなく、本発明は、本明細書に記載の詳細事項に限定されず、添付の特許請求の範囲および等価物の範囲内で変形されてよいことが明らかである。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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