(57)【要約】  低減された電源ノイズを有するように構成された電圧利得増幅器（ＶＧＡ）。ＶＧＡは、第１の電圧レールと第２の電圧レールとの間に結合された第１のレジスタ、第１のＦＥＴ、および第１の電流源を含む。ＶＧＡは、それら電圧レール間に結合された第２のレジスタ、第２のＦＥＴ、および第２の電流源を含む。可変レジスタは、第１および第２のＦＥＴのそれぞれのソース間に結合される。可変キャパシタは、それぞれ、第１または第３の電圧レールと第１および第２の入力ＦＥＴのソースとの間に結合される。キャパシタが第１の電圧レールに結合されている場合、ＦＥＴのゲートに印加される入力差動信号が第１の電圧レールにおける電源電圧から導出される場合にノイズ除去がＦＥＴのゲート・ソース間電圧にまたがって生じる。キャパシタが第３のレールに結合されている場合、よりクリーンなレギュレータによって第３のレールにおける電源電圧が生成される場合に電源ノイズが低減される。
2018533890.tif 000002
【特許請求の範囲】
【請求項１】
第１のゲート、第１のソース、および第１のドレインを含む第１の電界効果トランジスタ（ＦＥＴ）と、ここにおいて、前記第１のゲートは、第１の差動信号の正の成分を受け取るように構成され、前記第１のソースおよび前記第１のドレインは、第１の電圧レールと第２の電圧レールとの間に結合される、
第２のゲート、第２のソース、および第２のドレインを含む第２のＦＥＴと、ここにおいて、前記第２のゲートは、前記第１の差動信号の負の成分を受け取るように構成され、前記第２のソースおよび前記第２のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に結合される、
前記第１の電圧レールまたは第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間に結合された第１のキャパシタと、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間に結合された第２のキャパシタと
を備える、装置。
【請求項２】
前記第１の差動信号の前記正の成分および前記負の成分は、前記第１の電圧レールにおける電源電圧に基づく、請求項１に記載の装置。
【請求項３】
入力信号に基づいて、前記第１の差動信号の前記正の成分および前記負の成分を生成するように構成された前段回路をさらに備える、請求項２に記載の装置。
【請求項４】
前記第１および第２のキャパシタは、前記第３の電圧レールに結合され、前記第１の電圧レールにおける第１の電源電圧は、前記第３の電圧レールにおける第２の電源電圧よりも少ない電源ノイズを含む、請求項１に記載の装置。
【請求項５】
前記第１の電圧レールまたは前記第３の電圧レールと前記第２の電圧レールとの間に結合された分圧器をさらに備え、前記分圧器は、選択されたバイアス電圧を生成するように構成され、前記第１および第２のキャパシタは、それぞれ、前記選択されたバイアス電圧に基づく第１および第２の容量を備える、請求項１に記載の装置。
【請求項６】
前記第１および第２のキャパシタは、それぞれ、第１および第２の可変キャパシタを備える、請求項１に記載の装置。
【請求項７】
前記第１のキャパシタは、前記第１の電圧レールまたは前記第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間に選択的に結合されるように各々構成された容量経路の第１のセットを備え、前記第２のキャパシタは、前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間に選択的に結合されるように各々構成された容量経路の第２のセットを備える、請求項１に記載の装置。
【請求項８】
前記第１のＦＥＴの前記第１のソースと前記第２のＦＥＴの前記第２のソースとの間に結合されたレジスタをさらに備える、請求項１に記載の装置。
【請求項９】
前記第１の電圧レールと前記第１のＦＥＴの前記第１のドレインとの間に結合された第１のレジスタと、
前記第１の電圧レールと前記第２のＦＥＴの前記第２のドレインとの間に結合された第２のレジスタと
をさらに備え、
第２の差動信号の負の成分は、前記第１のレジスタと前記第１のＦＥＴの前記第１のドレインとの間の第１のノードにおいて生成され、
前記第２の差動信号の正の成分は、前記第２のレジスタと前記第２のＦＥＴの前記第２のドレインとの間の第２のノードにおいて生成される、
請求項１に記載の装置。
【請求項１０】
第３のゲート、第３のソース、および第３のドレインを含む第３のＦＥＴと、ここにおいて、前記第３のゲートは、前記第３のＦＥＴを通る第１の電流を設定するように構成されたバイアス電圧を受け取るように構成され、前記第３のソースおよび前記第３のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に前記第１のＦＥＴの前記第１のソースおよび前記第１のドレインと直列に結合される、
第４のゲート、第４のソース、および第４のドレインを含む第４のＦＥＴと、ここにおいて、前記第４のゲートは、前記第４のＦＥＴを通る第２の電流を設定するように構成された前記バイアス電圧を受け取るように構成され、前記第４のソースおよび前記第４のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に前記第２のＦＥＴの前記第２のソースおよび前記第２のドレインと直列に結合される、
をさらに備える、請求項１に記載の装置。
【請求項１１】
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加することと、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加することと、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加することと、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加することと
を備える、方法。
【請求項１２】
前記第１の電圧レールから前記第１のＦＥＴの前記第１のゲートにノイズを印加することと、
前記第１の電圧レールから前記第２のＦＥＴの前記第２のゲートにノイズを印加することと
をさらに備える、請求項１１に記載の方法。
【請求項１３】
前記第１の電圧レールから前記第１のＦＥＴの前記第１のゲートにノイズを印加することは、前記第１の差動信号の前記正の成分を生成するように構成された前段回路の第１の部分を介して前記ノイズを印加することを備え、前記第１の電圧レールから前記第２のＦＥＴの前記第２のゲートにノイズを印加することは、前記第１の差動信号の前記負の成分を生成するように構成された前記前段回路の第２の部分を介して前記ノイズを印加することを備える、請求項１２に記載の方法。
【請求項１４】
前記第１の電圧レールにおいて第１の電源電圧を生成することと、
前記第３の電圧レールにおいて第２の電源電圧を生成することと、ここにおいて、前記第１の電源電圧を生成することに関連するノイズは、前記第２の電源電圧を生成することに関連するノイズよりも少ない、
をさらに備える、請求項１１に記載の方法。
【請求項１５】
前記第１の電圧レールにおける第１の電源電圧または前記第３の電圧レールにおける第２の電源電圧に基づいて、選択されたバイアス電圧を生成することと、
前記第１および第２のキャパシタに前記選択されたバイアス電圧を印加することと、ここにおいて、前記第１および第２のキャパシタの第１および第２の容量は、それぞれ、前記選択されたバイアス電圧に基づく、
をさらに備える、請求項１１に記載の方法。
【請求項１６】
前記第１のキャパシタまたは前記第２のキャパシタのうちの１つまたは複数の容量を変更することをさらに備える、請求項１１に記載の方法。
【請求項１７】
前記第１の電圧レールまたは前記第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間の容量経路の第１のセットのうちの１つまたは複数を選択的に結合することによって、前記第１のキャパシタの第１の容量を変更することと、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間の容量経路の第２のセットのうちの１つまたは複数を選択的に結合することによって、前記第２のキャパシタの第２の容量を変更することと
をさらに備える、請求項１１に記載の方法。
【請求項１８】
前記第１のＦＥＴの前記第１のソースと前記第２のＦＥＴの前記第２のソースとの間に結合されたレジスタに電流を通すことをさらに備え、前記電流は、前記第１の差動信号の前記正の成分および前記負の成分に基づく、請求項１１に記載の方法。
【請求項１９】
前記第１の差動信号の前記正の成分に基づいて、前記第１の電圧レールと前記第１のＦＥＴの前記第１のドレインとの間に結合された第１のレジスタに第１の電流を通すことと、
前記第１の差動信号の前記負の成分に基づいて、前記第１の電圧レールと前記第２のＦＥＴの前記第２のドレインとの間に結合された第２のレジスタに第２の電流を通すことと、
前記第１の電流に基づいて前記第１のレジスタと前記第１のＦＥＴの前記第１のドレインとの間の第１のノードにおいて第２の差動信号の負の成分を生成することと、
前記第２の電流に基づいて前記第２のレジスタと前記第２のＦＥＴの前記第２のドレインとの間の第２のノードにおいて前記第２の差動信号の正の成分を生成することと
をさらに備える、請求項１１に記載の方法。
【請求項２０】
第３のＦＥＴの第３のゲートにバイアス電圧を印加することを含む前記第３のＦＥＴを通る第１の電流を設定することと、ここにおいて、前記第３のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間の前記第１のＦＥＴの前記第１のソースおよび前記第１のドレインと直列に結合された第３のソースおよび第３のドレインを備える、
第４のＦＥＴの第４のゲートに前記バイアス電圧を印加することを含む前記第４のＦＥＴを通る第２の電流を設定することと、ここにおいて、前記第４のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間の前記第２のＦＥＴの前記第２のソースおよび前記第２のドレインと直列に結合された第４のソースおよび第４のドレインを備える、
をさらに備える、請求項１１に記載の方法。
【請求項２１】
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加するための手段と、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加するための手段と、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加するための手段と、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加するための手段と
を備える、装置。
【請求項２２】
前記第１の電圧レールから前記第１のＦＥＴの前記第１のゲートにノイズを印加するための手段と、
前記第１の電圧レールから前記第２のＦＥＴの前記第２のゲートにノイズを印加するための手段と
をさらに備える、請求項２１に記載の装置。
【請求項２３】
前記第１の電圧レールから前記第１のＦＥＴの前記第１のゲートにノイズを印加するための前記手段は、前記第１の差動信号の前記正の成分を生成するように構成された前段回路の第１の部分を介して前記ノイズを印加するための手段を備え、前記第１の電圧レールから前記第２のＦＥＴの前記第２のゲートにノイズを印加するための前記手段は、前記第１の差動信号の前記負の成分を生成するように構成された前記前段回路の第２の部分を介して前記ノイズを印加するための手段を備える、請求項２２に記載の装置。
【請求項２４】
前記第１の電圧レールにおいて第１の電源電圧を生成するための手段と、
前記第３の電圧レールにおいて第２の電源電圧を生成するための手段と、ここにおいて、前記第１の電源電圧を生成することに関連するノイズは、前記第２の電源電圧を生成することに関連するノイズよりも少ない、
をさらに備える、請求項２１に記載の装置。
【請求項２５】
前記第１の電圧レールにおける第１の電源電圧または前記第３の電圧レールにおける第２の電源電圧に基づいて、選択されたバイアス電圧を生成するための手段と、
前記第１および第２のキャパシタに前記選択されたバイアス電圧を印加するための手段と、ここにおいて、前記第１および第２のキャパシタの第１および第２の容量は、それぞれ、前記選択されたバイアス電圧に基づく、
をさらに備える、請求項２１に記載の装置。
【請求項２６】
前記第１のキャパシタまたは前記第２のキャパシタのうちの１つまたは複数の容量を変更するための手段をさらに備える、請求項２１に記載の装置。
【請求項２７】
前記第１の電圧レールまたは前記第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間の容量経路の第１のセットのうちの１つまたは複数を選択的に結合するための手段を備える前記第１のキャパシタの第１の容量を変更するための手段と、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間の容量経路の第２のセットのうちの１つまたは複数を選択的に結合するための手段を備える前記第２のキャパシタの第２の容量を変更するための手段と
をさらに備える、請求項２１に記載の装置。
【請求項２８】
前記第１のＦＥＴの前記第１のソースと前記第２のＦＥＴの前記第２のソースとの間に結合されたレジスタに電流を通すための手段をさらに備え、前記電流は、前記第１の差動信号の前記正の成分および前記負の成分に基づく、請求項２１に記載の装置。
【請求項２９】
前記第１の差動信号の前記正の成分に基づいて、前記第１の電圧レールと前記第１のＦＥＴの前記第１のドレインとの間に結合された第１のレジスタに第１の電流を通すための手段と、
前記第１の差動信号の前記負の成分に基づいて、前記第１の電圧レールと前記第２のＦＥＴの前記第２のドレインとの間に結合された第２のレジスタに第２の電流を通すための手段と、
前記第１の電流に基づいて前記第１のレジスタと前記第１のＦＥＴの前記第１のドレインとの間の第１のノードにおいて第２の差動信号の負の成分を生成するための手段と、
前記第２の電流に基づいて前記第２のレジスタと前記第２のＦＥＴの前記第２のドレインとの間の第２のノードにおいて前記第２の差動信号の正の成分を生成するための手段と
をさらに備える、請求項２１に記載の装置。
【請求項３０】
第３のＦＥＴの第３のゲートにバイアス電圧を印加するための手段を含む前記第３のＦＥＴを通る第１の電流を設定するための手段と、ここにおいて、前記第３のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間の前記第１のＦＥＴの前記第１のソースおよび前記第１のドレインと直列に結合された第３のソースおよび第３のドレインを備える、
第４のＦＥＴの第４のゲートに前記バイアス電圧を印加するための手段を含む前記第４のＦＥＴを通る第２の電流を設定するための手段と、ここにおいて、前記第４のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間の前記第２のＦＥＴの前記第２のソースおよび前記第２のドレインと直列に結合された第４のソースおよび第４のドレインを備える、
をさらに備える、請求項２１に記載の装置。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]  本願は、２０１５年１１月１３日に米国特許商標庁に出願された特許出願第１４／９４１，３６６号の優先権および利益を主張し、その内容全体が参照によって本明細書に組み込まれている。
【技術分野】
【０００２】
[0002]  本開示の態様は、概して、可変利得増幅器に関し、より具体的には、改善された電源ノイズ排除（power supply noise rejection）を有する可変利得増幅器に関する。
【背景技術】
【０００３】
[0003]  可変利得増幅器（ＶＧＡ：variable gain amplifier）は、出力差動信号を生成するように、入力差動信号に利得−周波数応答（gain-frequency response）を適用するように構成され得る。利得−周波数応答は、典型的には、ＶＧＡの入力差動電界効果トランジスタ（ＦＥＴ：field effect transistors）のソース間に並列に結合された可変キャパシタおよび可変レジスタを介して設定または調整される。入力差動信号は、入力差動ＦＥＴのゲートそれぞれに印加される。出力差動信号は、入力差動ＦＥＴのドレインそれぞれにおいて生成される。
【０００４】
[0004]  このようなＶＧＡ構成では、電源電圧レール（supply voltage rail）から発出するノイズがＶＧＡの信号経路へと伝播することを低減することが望ましい。加えて、ＶＧＡの可変キャパシタをインプリメントするための集積回路（ＩＣ）上のエリアを低減することが望ましい。さらに、ＶＧＡのためのより良好な制御および望ましい利得−周波数応答を達成するために、入力差動ＦＥＴのソースに可変キャパシタを接続することに関連する配線寄生（wiring parasitic）を低減することが望ましい。
【発明の概要】
【０００５】
[0005]  以下に、１つまたは複数の実施形態の基本的な理解を提供するために、そのような実施形態の簡略化された概要を提示する。この概要は、企図されるすべての実施形態の広範な概観ではなく、また、すべての実施形態の主要または重要な要素を特定することも、任意またはすべての実施形態の範囲を定めることも意図されていない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、簡略化された形式で１つまたは複数の実施形態のいくつかの概念を提示することである。
【０００６】
[0006]  本開示の態様は、第１のゲート、第１のソース、および第１のドレインを有する第１の電界効果トランジスタ（ＦＥＴ）と、ここにおいて、前記第１のゲートは、第１の差動信号の正の成分を受け取るように構成され、前記第１のソースおよび前記第１のドレインは、第１の電圧レールと第２の電圧レールとの間に結合され、第２のゲート、第２のソース、および第２のドレインを含む第２のＦＥＴと、ここにおいて、前記第２のゲートは、前記第１の差動信号の負の成分を受け取るように構成され、前記第２のソースおよび前記第２のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に結合され、前記第１の電圧レールまたは第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間に結合された第１のキャパシタと、前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間に結合された第２のキャパシタと、を含む装置に関する。
【０００７】
[0007]  本開示の別の態様は、第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加することと、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含み、第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加することと、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含み、前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加することと、前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加することと、を含む方法に関する。
【０００８】
[0008]  本開示の別の態様は、第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加するための手段と、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含み、第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加するための手段と、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含み、前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加するための手段と、前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加するための手段と、を含む装置に関する。
【０００９】
[0009]  前述の目的および関連する目的の達成のために、１つまたは複数の実施形態は、以下に十分に説明され、また特許請求の範囲において具体的に指し示される特徴を含む。以下の説明および付属の図面に、１つまたは複数の実施形態のある特定の例示的な態様を詳細に述べる。しかしながら、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のごく一部を示すものであり、これらの説明実施形態は、そのような態様およびそれらの同等物をすべて含むことが意図されている。
【図面の簡単な説明】
【００１０】
【図１】[0010]  本開示のある態様にしたがった、実例的な可変利得増幅器（ＶＧＡ）の概略図を例示する図。
【図２】[0011]  本開示の別の態様にしたがった、別の実例的な可変利得増幅器（ＶＧＡ）の概略図を例示する図。
【図３】[0012]  本開示の別の態様にしたがった、可変利得増幅器（ＶＧＡ）を含む実例的な装置の概略図を例示する図。
【図４】[0013]  本開示の別の態様にしたがった、別の実例的な可変利得増幅器（ＶＧＡ）の概略図を例示する図。
【図５】[0014]  本開示の別の態様にしたがった、別の実例的な可変利得増幅器（ＶＧＡ）の概略図を例示する図。
【図６】[0015]  本開示の別の態様にしたがった、別の実例的な可変利得増幅器（ＶＧＡ）の概略図を例示する図。
【図７】[0016]  本開示の別の態様にしたがった、可変利得増幅器（ＶＧＡ）を含む別の実例的な装置の概略図を例示する図。
【図８】[0017]  本開示の別の態様にしたがった、別の実例的な可変利得増幅器（ＶＧＡ）の概略図を例示する図。
【図９】[0018]  本開示の別の態様にしたがった、別の実例的な可変利得増幅器（ＶＧＡ）の概略図を例示する図。
【図１０】[0019]  本開示の別の態様にしたがった、信号を増幅する実例的な方法のフロー図を例示する図。
【詳細な説明】
【００１１】
[0020]  添付の図面に関連して以下に述べられる詳細な説明は、様々な構成の説明として意図されており、本明細書で説明されている概念が実現されることができるそれら構成のみを表すように意図されたものではない。詳細な説明は、様々な概念の完全な理解を提供する目的で特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実現され得ることが当業者には明らかになるであろう。いくつかの事例において、周知の構造物および構成要素が、そのような概念を曖昧にすることを避けるためにブロック図の形態で示される。
【００１２】
[0021]  図１は、本開示のある態様にしたがった、実例的な可変利得増幅器（ＶＧＡ）１００の概略図を例示している。ＶＧＡ１００は、受信機において用いられ得るか、または集積回路（ＩＣ）の入力に近接していることもある。ＶＧＡ１００は、受信された信号の比較的低い周波数には指定された利得を、受信された信号の比較的高い周波数にはより高い利得プロファイル（例えば、ピーク）を提供して、チャネルを通る受信された信号の高周波損失（high frequency losses）を補償するために使用され得る。
【００１３】
[0022]  具体的には、ＶＧＡ１００は、第１の電圧レール（例えば、Ｖｄｄ）と第２の電圧レール（例えば、グラウンド）との間に直列に結合された第１の負荷レジスタＲＬ１と、第１の入力トランジスタＭ１１と、第１の電流源トランジスタ（current-source transistor）Ｍ１３とを含む。ＶＧＡ１００は、さらに、Ｖｄｄとグラウンドとの間に直列に結合された第２の負荷レジスタＲＬ２と、第２の入力トランジスタＭ１２と、第２の電流源トランジスタＭ１４とを含む。トランジスタＭ１１、Ｍ１２、Ｍ１３、およびＭ１４は、ｎチャネル金属酸化物半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）として構成され得、以下、「ＮＭＯＳ」と称される。加えて、ＶＧＡ１００は、ＮＭＯＳ Ｍ１１およびＭ１２のソース間に並列に結合された可変キャパシタＣＳおよび可変レジスタＲＳを含む。
【００１４】
[0023]  第１および第２の入力ＮＭＯＳ Ｍ１１およびＭ１２のゲートは、それぞれ、入力差動信号の正の成分および負の成分Ｖｉｎ＿ｐおよびＶｉｎ＿ｎを受け取るように構成される。ＶＧＡ１００は、入力ＮＭＯＳ Ｍ１２およびＭ１１のドレインにおいて、それぞれ、正および負の成分を含む出力差動信号Ｖｏｕｔ＿ｐおよびＶｏｕｔ＿ｎを生成するように構成される。電流源ＮＭＯＳ Ｍ１３およびＭ１４のゲートは、デバイスを通る電流Ｉを設定するためのバイアス電圧ＮＢＩＡＳを受け取るように構成される。
【００１５】
[0024]  動作中、入力差動信号（Ｖｉｎ＿ｐおよびＶｉｎ＿ｎ）は、並列キャパシタＣＳおよびレジスタＲＳを通る電流フローを生成する。例えば、入力差動信号が、Ｖｉｎ＿ｐおよびＶｉｎ＿ｎが論理ｈｉｇｈおよびｌｏｗ電圧（例えば、Ｖｄｄおよびグラウンド）にあるほどのものである場合、入力ＮＭＯＳ Ｍ１１およびＭ１２は、それぞれ、オンおよびオフにされる。これは、電流Ｉ（点線として図示）が、Ｍ１１のソースからＭ１２のソースに流れることを引き起こす。同様に、入力差動信号が、Ｖｉｎ＿ｐおよびＶｉｎ＿ｎが論理ｌｏｗおよびｈｉｇｈ電圧にあるほどのものである場合、入力ＮＭＯＳ Ｍ１１およびＭ１２は、それぞれ、オフおよびオンにされる。これは、電流Ｉ（実線として図示）が、Ｍ１２のソースからＭ１１のソースに流れることを引き起こす。
【００１６】
[0025]  入力差動信号に基づいて生成される電流Ｉは、幅広い範囲の周波数成分を含む。一般に、電流Ｉのより低い周波数成分Ｉlfは、主にレジスタＲＳを通って流れ、電流Ｉのより高い周波数成分Ｉhfは、主にキャパシタＣＳを通って流れる。電流Ｉのより低い周波数成分Ｉlfが、（ＩＲ損失が生じる）レジスタＲＳを通って流れ、電流Ｉの高周波数成分Ｉhfが、（高周波数成分Ｉhfに関してレジスタＲＳよりも低いインピーダンスを有する）キャパシタＣＳを通って流れるので、ＶＧＡ１００は、入力差動信号のより高い周波数成分にはより高い利得プロファイル（例えば、ピーク）を、より低い周波数成分にはより低い利得を有するものとして特徴付けられる。キャパシタＣＳおよびレジスタＲＳは、所望のようにＶＧＡ１００のための利得−周波数応答を構成する（例えば、利得−周波数応答の零点および極（the zero and pole）を設定する）ために可変とされる。
【００１７】
[0026]  図２は、本開示の別の態様にしたがった、別の実例的なＶＧＡ２００の概略図を例示している。ＶＧＡ２００は、ＶＧＡ１００のより詳細なインプリメンテーションであり得、同じコンポーネント識別子によって示されているものと同じ素子の多くを含む。より具体的には、ＶＧＡ２００は、それが可変キャパシタＣＳの実例的なより詳細なインプリメンテーションを含むという点でＶＧＡ１００とは異なる。
【００１８】
[0027]  すなわち、可変キャパシタＣＳは、入力ＮＭＯＳ Ｍ１１およびＭ１２のソース間に結合された離散的な数（discrete number）「ｎ」個の選択可能な容量経路（capacitance paths）を用いてインプリメントされ得る。選択可能な容量経路１〜ｎの各々は、第１のスイッチ（Ｍ１ａ〜Ｍｎａのうちの対応する１つ）と直列に結合された第１のキャパシタ（Ｃ１ａ〜Ｃｎａのうちの対応する１つ）と、第２のスイッチ（Ｍ１ｂ〜Ｍｎｂのうちの対応する１つ）と直列に結合された第２のキャパシタ（Ｃ１ｂ〜Ｃｎｂのうちの対応する１つ）とを含む。直列接続の第１のキャパシタと第１のレジスタとが、入力ＮＭＯＳ Ｍ１１およびＭ１２のソース間に、直列接続の第２のキャパシタと第２のレジスタと並列に結合される。スイッチＭ１ａ−ｂ〜Ｍｎａ−ｂは、それぞれ、スイッチのオン／オフ状態を制御するための制御信号Ｓ１〜Ｓｎを受け取るように構成されたゲートを有するＦＥＴとして構成され得る。
【００１９】
[0028]  出力差動信号Ｖｏｕｔ＿ｐおよびＶｏｕｔ＿ｎにおける非対称の歪みを低減するために、選択可能な容量経路１〜ｎの各々は、実質的に対称に構成される。すなわち、キャパシタＣ１ａ〜ＣｎａおよびスイッチＭ１ａ〜Ｍｎａは、それぞれ、Ｍ１１およびＭ１２のソースに結合される。これに対して、キャパシタＣ１ｂ〜ＣｎｂおよびスイッチＭ１ｂ〜Ｍｎｂは、それぞれ、Ｍ１２およびＭ１１のソースに結合される。さらに、これに関して、各キャパシタがダイオード接続ＦＥＴ（diode-connected FET）として構成され得る（例えば、ドレインとソースが共に短絡される）ので、キャパシタＣ１ａ〜Ｃｎａのゲートは、ＮＭＯＳ Ｍ１１のソースに結合され、キャパシタＣ１ｂ〜Ｃｎｂのゲートは、ＮＭＯＳ Ｍ１２のソースに結合される。したがって、このように、それぞれ、キャパシタＣ１ａ〜Ｃｎａの短絡されたドレイン・ソースは、対応するスイッチＭ１ａ〜Ｍｎａに結合され、キャパシタＣ１ｂ〜Ｃｎｂの短絡されたドレイン・ソースは、対応するスイッチＭ１ｂ〜Ｍｎｂに結合される。
【００２０】
[0029]  ＶＧＡ１００および２００にはいくつかの欠点がある。第１に、ＶＧＡ１００および２００の両方は、ＶＧＡの信号経路へと伝播する電源ノイズＶｎに影響されやすいこともある。すなわち、ＶＧＡ１００および２００は、電源電圧レールＶｄｄ上に存在するノイズＶｎがＶＧＡの信号経路（例えば、電流Ｉ、出力差動電圧、等）へと伝播することを低減する有効な技法をインプリメントしない。
【００２１】
[0030]  第２に、キャパシタＣ１ａ／ｂ〜Ｃｎａ／ｂがＭ１１およびＭ１２のソース間に結合されているので、それらは、電圧降下のほとんどが負荷レジスタＲＬ１およびＲＬ２にまたがって生じるとき、それらにまたがる比較的高い電圧を受けない。したがって、キャパシタＣ１ａ／ｂ〜Ｃｎａ／ｂは、低い容量密度（capacitance density）を有するようにバイアスされる（biased）。したがって、必要とされる容量のためのキャパシタＣ１〜Ｃｎをインプリメントするために、比較的大きいＩＣエリアが必要である。
【００２２】
[0031]  第３に、キャパシタＣ１ａ／ｂ〜Ｃｎａ／ｂをインプリメントするためのＩＣエリアが比較的大きいので、入力ＮＭＯＳ Ｍ１１およびＭ１２のソースにキャパシタＣ１〜Ｃｎを結合するために多くの配線が必要とされる。このような配線は寄生リアクタンス（parasitic reactance）を付加し、これは、ＶＧＡ１００および２００の利得−周波数応答が、高周波数において所望されていないピークを呈することを引き起こす。
【００２３】
[0032]  図３は、本開示の別の態様にしたがった、ＶＧＡ３２０を含む実例的な装置３００の概略図を例示している。ＶＧＡ３２０は、同じコンポーネント識別子によって示されているように、ＶＧＡ１００および２００にあるものと同じ素子のいくつかを含む。本明細書でさらに説明される電源ノイズ除去または排除（supply noise cancellation or rejection）の目的で、装置３００は、さらに、ＶＧＡ３２０のための入力差動信号Ｖｉｎｔ＿ｐおよびＶｉｎｔ＿ｎを生成するための前段回路（previous stage circuit）３１０を含む。加えて、本明細書でより詳細に説明されるＩＣエリアおよび配線寄生効果を低減するために、ＶＧＡ３２０は、電源レールＶｄｄと入力ＮＭＯＳ Ｍ１１およびＭ１２のソースとの間にそれぞれ結合された可変キャパシタＣ１およびＣ２を含む。
【００２４】
[0033]  具体的には、前段回路３１０は、ＶＧＡ３２０のための入力差動信号Ｖｉｎｔ＿ｐおよびＶｉｎｔ＿ｎを生成するための任意のタイプの回路の中に構成され得る。このようなタイプの回路は、固定利得増幅器、別のＶＧＡ、等化器（equalizer）、ラッチ、レベルシフタ（level shifter）、および他のものを含み得る。一般に、前段回路３１０は、入力差動信号Ｖｉｎ＿ｐおよびＶｉｎ＿ｎを受け取るように構成された入力回路３１２を含む。前段回路３１０は、さらに、入力差動信号Ｖｉｎｔ＿ｐおよびＶｉｎ＿ｎに基づいて、指定された処理を行うための処理回路３１４を含む。加えて、前段回路３１０は、さらに、処理回路３１４によって行われた処理に基づいて差動信号Ｖｉｎｔ＿ｐおよびＶｉｎｔ＿ｎを生成するための出力回路３１６を含む。差動信号Ｖｉｎｔ＿ｐおよびＶｉｎｔ＿ｎは、ＶＧＡ３２０のための入力差動信号としての役割をする。
【００２５】
[0034]  例として、前段回路３１０が固定利得増幅器、ＶＧＡ、または等化器として構成されている場合、ＶＧＡ１００、２００、および３２０の構成と同様に、入力回路３１２は、入力トランジスタを含み得、処理回路３１４は、入力トランジスタの端子にまたがって結合された固定または可変レジスタならびに／あるいは固定または可変キャパシタを含み得、出力回路３１６は、負荷レジスタのペアを含み得る。前段回路がラッチまたはレベルシフタとして構成されている場合、入力回路３１２は入力トランジスタを含み得、出力回路３１６は出力トランジスタを含み得、処理回路３１４は入力トランジスタの出力トランジスタへの交差結合を含み得る。
【００２６】
[0035]  例示されているように、出力回路３１６、処理回路３１４、および入力回路３１２が、第１の電圧レール（例えば、Ｖｄｄ）と第２の電圧レール（例えば、グラウンド）との間にその順序で直列に結合されているのが示されているが、それらがその順序で直列に結合される必要はないことが理解されるものとする。例えば、固定増幅器、ＶＧＡ、または等化器のケースでは、処理回路３１４は、Ｖｄｄとグラウンドとの間に入力回路３１２の後に配置され得る。
【００２７】
[0036]  前段回路３１０は、正の成分Ｖｉｎｔ＿ｐおよび負の成分Ｖｉｎｔ＿ｎを含む差動信号を生成するように構成され、それらは、それぞれ、入力ＮＭＯＳ Ｍ１１およびＭ１２のゲートに印加される。前段回路３１０によって生成された正および負の成分Ｖｉｎｔ＿ｐおよびＶｉｎｔ＿ｎは、また、Ｖｄｄ、つまりＶＧＡ３２０のための同じレール電圧Ｖｄｄにも基づく。したがって、電源レールＶｄｄからのノイズＶｎは、正および負の成分Ｖｉｎｔ＿ｐおよびＶｉｎｔ＿ｎと共に、それぞれ、入力ＮＭＯＳ Ｍ１１およびＭ１２のゲートに伝播する。
【００２８】
[0037]  キャパシタＣ１およびＣ２が電源電圧Ｖｄｄと入力ＮＭＯＳ Ｍ１１およびＭ１２のソースとの間に結合されるので、キャパシタＣ１およびＣ２は、電源ノイズＶｎを入力ＮＭＯＳ Ｍ１１およびＭ１２のソースに結合する。よって、電源ノイズＶｎは、入力ＮＭＯＳ Ｍ１１およびＭ１２のゲートおよびソースの両方にそれぞれある。ＶＧＡ３２０のための有効な入力信号が、Ｍ１１およびＭ１２のゲート・ソース間電圧（gate-to-source voltages）Ｖｇｓであるので、電源ノイズＶｎのノイズ除去は、ノイズＶｎがＮＭＯＳ Ｍ１１およびＭ１２のゲートおよびソースの両方にあるのでＶｇｓにまたがって生じる。
【００２９】
[0038]  また、この構成では、可変キャパシタＣ１およびＣ２は、電源レールＶｄｄに結合され、それにより、キャパシタＣ１およびＣ２にまたがる電圧は、ＶＧＡ１００および２００のキャパシタＣＳにまたがるものよりもさらに高い。したがって、キャパシタＣ１およびＣ２は、実質的により高い容量密度（例えば、ほぼ８倍高い）を呈するようにバイアスされる。よって、Ｃ１およびＣ２をインプリメントするためのＩＣエリアは、ＣＳをインプリメントするためのＩＣエリアよりも実質的に小さくなり得る。
【００３０】
[0039]  さらに、Ｃ１およびＣ２をインプリメントするためのＩＣエリアが比較的小さいので、電源レールＶｄｄとＮＭＯＳ Ｍ１１およびＭ１２のソースとにＣ１およびＣ２を結合するために必要とされる配線は、ＮＭＯＳ Ｍ１１およびＭ１２のソースにＣＳを結合するために必要とされる配線よりも実質的に少なくなり得る。結果として、配線による寄生リアクタンスは実質的により少なくなり、これは、高周波数における利得−周波数応答の所望されていないピーキング（peaking）を低減し得る。
【００３１】
[0040]  ＶＧＡ３００の利得−周波数応答が高周波数における所望されていないピーキングをより少なく有するように構成されることができることを除いて、ＶＧＡ３２０の利得−周波数応答は、ＶＧＡ１００および２００のそれと同様である。ＶＧＡ１００および２００と同様に、ＶＧＡ３２０は、電流Ｉの低周波数成分ＩlfがレジスタＲＳを通って流れるのでより低い低周波数利得を有し、高周波数成分ＩhfがキャパシタＣ１およびＣ２を通って流れるのでより高い高周波数利得を有する。
【００３２】
[0041]  図４は、本開示の別の態様にしたがった、実例的なＶＧＡ４００の概略図を例示している。ＶＧＡ４００は、ＶＧＡ３２０の実例的な詳細のインプリメンテーションであり得る。具体的には、可変キャパシタＣ１は、電源レールＶｄｄと入力ＮＭＯＳ Ｍ１１のソースとの間に結合された「ｎ」個の選択可能な容量経路の第１のセットとして、ならびに電源レールＶｄｄと入力ＮＭＯＳ Ｍ１２のソースとの間に結合された「ｎ」個の選択可能な容量経路の第２のセットとして、インプリメントされ得る。ＶｄｄとＮＭＯＳ Ｍ１１のソースとの間に結合されたｎ個の選択可能な容量経路の各々は、スイッチ（Ｎ１１〜Ｎ１ｎのうちの対応する１つ）と直列に結合されたキャパシタ（Ｃ１１〜Ｃ１ｎのうちの対応する１つ）を含む。同様に、ＶｄｄとＮＭＯＳ Ｍ１２のソースとの間に結合されたｎ個の選択可能な容量経路の各々は、スイッチ（Ｎ２１〜Ｎ２ｎ）と直列に結合されたキャパシタ（Ｃ２１〜Ｃ２ｎ）を含む。
【００３３】
[0042]  キャパシタＣ１１〜Ｃ１ｎおよびＣ２１〜Ｃ２ｎは、ドレインとソースが共に短絡されたＦＥＴ（例えば、ＮＭＯＳ）として各々構成され得、ここにおいて、ゲートが電源レールＶｄｄに結合され、短絡されたドレイン・ソースが、対応するスイッチに結合される。スイッチＮ１１〜Ｎ１ｎおよびＮ２１〜Ｎ２ｎは、対応するキャパシタとＭ１１またはＭ１２の対応するソースとの間に結合されたドレインおよびソースを含むＦＥＴ（例えば、ＮＭＯＳ）として各々構成され得る。制御信号Ｓ１１〜Ｓ１ｎおよびＳ２１〜Ｓ２ｎは、それぞれ、スイッチのオン／オフ状態を設定するためのスイッチＮ１１〜Ｎ１ｎおよびＮ２１〜Ｎ２ｎのゲートに印加される。
【００３４】
[0043]  図５は、本開示の別の態様にしたがった、別の実例的なＶＧＡ５００の概略図を例示している。ＶＧＡ５００は、ＶＧＡ３２０と同様であり、同じコンポーネント識別子によって示されているものと同じ素子の多くを含む。ＶＧＡは、可変キャパシタＣ１およびＣ２が、それぞれ、異なる電圧レールＶｒｅｇと入力ＮＭＯＳ Ｍ１１およびＭ１２のソースとの間に結合されている点で、ＶＧＡ３２０とは異なる。電圧レールＶｄｄにおける電源電圧は、別の電源電圧Ｖｃｃに基づいて電圧レギュレータ５０２によって生成され得る。電圧レールＶｒｅｇにおける電源電圧は、電圧レールＶｃｃに同様に基づいて、異なるレギュレータ５０４によって生成され得る。
【００３５】
[0044]  電圧レギュレータ５０４は、ノイズＶｎ２（例えば、二乗平均平方根（ＲＭＳ：root mean square）ノイズ）が電源電圧Ｖｄｄに存在するノイズＶｎ１（例えば、ＲＭＳノイズ）よりも少ない、より良好に調整された、よりクリーンな電源電圧Ｖｒｅｇを生成するように構成され得る。このインプリメンテーションは、前段の出力がＶｄｄに基づかない場合に有用であり得、そのケースでは、ノイズ除去は、ＶＧＡ３２０でしたような、入力ＮＭＯＳ Ｍ１１およびＭ１２のＶｇｓにまたがって生じなくてもよい。可変キャパシタＣ１およびＣ２は、ＶＧＡ４００にあるような選択可能な容量性経路を使用してインプリメントされ得る。
【００３６】
[0045]  図６は、本開示の別の態様にしたがった、別の実例的なＶＧＡ６００の概略図を例示している。ＶＧＡ６００は、ＶＧＡ３２０と同様であり、同じコンポーネント識別子によって示されているものと同じ素子の多くを含む。ＶＧＡ６００は、ＶＧＡ６００が電源レールＶｄｄとグラウンドとの間に結合された選択可能な分圧器６１０を含む点でＶＧＡ３２０とは異なる。選択信号（ＳＥＬ）に基づいて、分圧器６１０は、選択されたバイアス電圧ＶｒをキャパシタＣ１およびＣ２に印加する。バイアス電圧Ｖｒは、キャパシタＣ１およびＣ２をバイアスするように選択され得、その結果、それら各々が特定の容量密度を呈する。すなわち、言い換えると、バイアス電圧Ｖｒは、Ｃ１およびＣ２の容量を変更または設定するように選択され得る。このようなケースでは、Ｃ１およびＣ２は、（選択可能なスイッチを有さない）固定された容量経路としてインプリメントされ得るか、または、ＶＧＡ４００にあるような選択可能な容量経路としてインプリメントされ得る。
【００３７】
[0046]  ＶＧＡ６００では、分圧器６１０が第１の電圧レール(例えば、Ｖｄｄ）と第２の電圧レール（例えば、グラウンド）との間に結合されているが、分圧器が、ＶＧＡ５００にあるような異なる電圧レール(例えば、Ｖｒｅｇ）とグラウンドとの間に結合され得ることが理解されるものとする。そのような構成では、選択されたバイアス電圧Ｖｒは、Ｖｄｄではなく、より良好に調整された（よりノイズの少ない）電源電圧Ｖｒに基づく。
【００３８】
[0047]  図７は、本開示の別の態様にしたがった、ＶＧＡ７２０を含む実例的な装置７００の概略図を例示している。装置７００は、装置３００のそれと同様であるが、ｐバージョンのＶＧＡ３２０を含む。すなわち、ＶＧＡ７２０は、ＶＧＡ３２０にあるようなＮＭＯＳデバイスではなく、ｐチャネル金属酸化物半導体（ＰＭＯＳ）ＦＥＴ（以下、「ＰＭＯＳ」と称される）を用いてインプリメントされる。
【００３９】
[0048]  具体的には、ＶＧＡ７２０は、第１の電圧レール（例えば、Ｖｄｄ）と第２の電圧レール（例えば、グラウンド）との間に直列に結合された第１の電流源ＰＭＯＳ Ｐ１３と、第１の入力ＰＭＯＳ Ｐ１１と、第１の負荷レジスタＲＬ１とを含む。加えて、ＶＧＡ７２０は、Ｖｄｄとグラウンドとの間に直列に結合された第２の電流源ＰＭＯＳ Ｐ１４と、第２の入力ＰＭＯＳ Ｐ１２と、第２の負荷レジスタＲＬ１とを含む。第１および第２の電流源ＰＭＯＳ Ｍ１３およびＭ１４のゲートは共に結合され、デバイスを通る電流Ｉを設定するためのバイアス電圧ＰＢＩＡＳを受け取るように構成される。入力ＰＭＯＳ Ｐ１１およびＰ１２のゲートは、前段回路７１０によって生成される差動信号の正および負の成分Ｖｉｎｔ＿ｐおよびＶｉｎｔ＿ｎを受け取るように構成される。
【００４０】
[0049]  ＶＧＡ７２０は、さらに、入力ＰＭＯＳ Ｐ１１およびＰ１２のソース間に結合された可変レジスタＲＳを含む。レジスタＲＳが固定レジスタとして構成され得ることが理解されるものとする。加えて、ＶＧＡ７２０は、入力ＰＭＯＳ Ｐ１１およびＰ１２のソースとグラウンドとの間にそれぞれ結合された可変キャパシタＣ１およびＣ２を含む。キャパシタＣ１およびＣ２のうちの一方または両方が固定キャパシタとして構成され得ることが理解されるものとする。レジスタＲＳの抵抗とキャパシタＣ１およびＣ２の容量とは、ＶＧＡ７２０のための所望の利得−周波数応答を達成するように変更または選択され得る。
【００４１】
[0050]  前段回路３１０と同様に、装置７００の前段回路７１０は、ＶＧＡ７２０のための入力差動信号Ｖｉｎｔ＿ｐおよびＶｉｎｔ＿ｎを生成するための任意のタイプの回路の中に構成され得る。このようなタイプの回路は、固定利得増幅器、ＶＧＡ、等化器、ラッチ、レベルシフタ、および他のものを含み得る。一般に、前段回路７１０は、入力差動信号Ｖｉｎ＿ｐおよびＶｉｎ＿ｎを受け取るように構成された入力回路７１２を含む。前段回路７１０は、さらに、入力差動信号Ｖｉｎｔ＿ｐおよびＶｉｎ＿ｎに基づいて、指定された処理を行うための処理回路７１４を含む。加えて、前段回路７１０は、さらに、処理回路７１４によって行われた処理に基づいて差動信号Ｖｉｎｔ＿ｐおよびＶｉｎｔ＿ｎを生成するための出力回路７１６を含む。上述されたように、差動信号Ｖｉｎｔ＿ｐおよびＶｉｎｔ＿ｎは、ＶＧＡ７２０のための入力差動信号としての役割をする。
【００４２】
[0051]  例として、前段回路７１０が固定利得増幅器、ＶＧＡ、または等化器として構成されている場合、入力回路７１２は、入力トランジスタを含み得、処理回路７１４は、入力トランジスタの端子に結合された固定または可変レジスタならびに／あるいは固定または可変キャパシタを含み得、出力回路７１６は、負荷レジスタのペアを含み得る。前段回路７１０がラッチまたはレベルシフタとして構成されている場合、入力回路７１２は入力トランジスタを含み得、出力回路７１６は出力トランジスタを含み得、処理回路７１４は入力トランジスタの出力トランジスタへの交差結合を含み得る。
【００４３】
[0052]  例示されているように、入力回路７１２、処理回路７１４、および出力回路７１６が、第１の電圧レール（例えば、Ｖｄｄ）と第２の電圧レール（例えば、グラウンド）との間にその順序で直列に結合されているのが示されているが、それらがその順序で直列に結合される必要はないことが理解されるものとする。例えば、固定増幅器、ＶＧＡ、または等化器のケースでは、処理回路７１４は、Ｖｄｄとグラウンドとの間に入力回路７１２より上に配置され得る。
【００４４】
[0053]  前段回路７１０は、正の成分Ｖｉｎｔ＿ｐおよび負の成分Ｖｉｎｔ＿ｎを含む差動信号を生成するように構成され、それらは、それぞれ、入力ＰＭＯＳ Ｐ１１およびＰ１２のゲートに印加される。前段回路７１０によって生成される正および負の成分Ｖｉｎｔ＿ｐおよびＶｉｎｔ＿ｎは、また、第２の電圧レール（例えば、グラウンド）、つまりＶＧＡ７２０の同じ第２の電圧レール（例えば、グラウンド）の電位にも基づく。したがって、第２の電源レール(例えば、グラウンド）からのノイズＶｎ（例えば、グラウンドバウンス（ground bounce））は、正および負の成分Ｖｉｎｔ＿ｐおよびＶｉｎｔ＿ｎと共に、それぞれ入力ＰＭＯＳ Ｐ１１およびＰ１２のゲートに伝播する。
【００４５】
[0054]  キャパシタＣ１およびＣ２が入力ＰＭＯＳ Ｐ１１およびＰ１２のソースとグラウンドとの間に結合されるので、キャパシタＣ１およびＣ２は、グラウンドノイズＶｎを入力ＰＭＯＳ Ｐ１１およびＰ１２のソースに結合する。よって、グラウンドノイズＶｎは、入力ＰＭＯＳ Ｐ１１およびＰ１２のゲートおよびソースの両方にそれぞれある。ＶＧＡ７２０のための有効な入力信号が、ＰＭＯＳ Ｐ１１およびＰ１２のゲート・ソース間電圧Ｖｇｓであるので、グラウンドノイズ除去は、ノイズＶｎがＰＭＯＳ Ｐ１１およびＰ１２のゲートおよびソースの両方にあるのでＶｇｓにまたがって生じる。
【００４６】
[0055]  また、この構成では、可変キャパシタＣ１およびＣ２にまたがる電圧は、ＶＧＡ１００および２００のキャパシタＣＳにまたがる電圧よりもさらに高い。これは、電流Ｉによる負荷レジスタＲＬ１およびＲＬ２にまたがる著しい電圧降下があるためである。これは、入力ＰＭＯＳ Ｐ１１およびＰ１２のソースにおける電圧が比較的高くなることを引き起こす。可変キャパシタＣ１およびＣ２の他端がグラウンドに結合されるので、キャパシタＣ１およびＣ２は比較的高い電圧でバイアスされる。したがって、キャパシタＣ１およびＣ２は、実質的により高い容量密度（例えば、ほぼ８倍高い）を呈するようにバイアスされる。よって、Ｃ１およびＣ２をインプリメントするためのＩＣエリアは、ＣＳをインプリメントするためのＩＣエリアよりも実質的に小さくなり得る。
【００４７】
[0056]  さらに、Ｃ１およびＣ２をインプリメントするためのＩＣエリアが比較的小さいので、グラウンドとＰＭＯＳ Ｐ１１およびＰ１２のソースとにＣ１およびＣ２を結合するために必要とされる配線は、ＮＭＯＳ Ｍ１１およびＭ１２のソースにＣＳを結合するために必要とされる配線よりも実質的に少なくなり得る。結果として、配線による寄生リアクタンスは実質的により少なくなり得、これは、高周波数における利得−周波数応答の所望されていないピーキングを低減し得る。
【００４８】
[0057]  ＶＧＡ７２０の利得−周波数応答は、ＶＧＡ３２０のそれと同様である。すなわち、ＶＧＡ３２０と同様に、ＶＧＡ７２０は、電流Ｉの低周波数成分ＩlfがレジスタＲＳを通って流れるのでより低い低周波数利得を有し、高周波数成分ＩhfがキャパシタＣ１およびＣ２を通って流れるのでより高い高周波数利得を有する。レジスタＲＳの抵抗とキャパシタＣ１およびＣ２の容量とを調整することによって、ＶＧＡ７２０のための所望の利得−周波数応答が達成されることができる。
【００４９】
[0058]  図８は、本開示の別の態様にしたがった、別の実例的なＶＧＡ８００の概略図を例示している。ＶＧＡ８００は、ＶＧＡ７２０と同様であり、同じコンポーネント識別子によって示されているものと同じ素子の多くを含む。ＶＧＡ８００は、可変キャパシタＣ１およびＣ２が、それぞれ、異なる電圧レールＶｒｅｇと入力ＰＭＯＳ Ｐ１１およびＰ１２のソースとの間に結合されている点で、ＶＧＡ７２０とは異なる。ＶＧＡ５００と同様に、電圧レールＶｒｅｇは、第２のレール電位（rail potential）（例えば、グラウンド）よりも良好に調整された、よりクリーンな電源電圧であり得る。したがって、Ｖｒｅｇは、第２の電圧レール（例えば、グラウンド）に存在するノイズＶｎ（例えば、ＲＭＳノイズ）よりも実質的に少ないノイズ（例えば、ＲＭＳノイズ）を含み得る。このインプリメンテーションは、前段の出力がグラウンドに基づかない場合に有用であり得、そのケースでは、ノイズ除去は、入力ＰＭＯＳ Ｐ１１およびＰ１２のＶｇｓにまたがって生じなくてもよい。可変キャパシタＣ１およびＣ２は、前の実施形態に関して詳細に説明されたような選択可能な容量性経路を使用してインプリメントされ得る。
【００５０】
[0059]  図９は、本開示の別の態様にしたがった、別の実例的なＶＧＡ９００の概略図を例示している。ＶＧＡ９００は、ＶＧＡ７２０と同様であり、同じコンポーネント識別子によって示されているものと同じ素子の多くを含む。ＶＧＡ９００は、ＶＧＡ９００が第１の電圧レールＶｄｄとグラウンドとの間に結合された選択可能な分圧器９１０を含む点でＶＧＡ７２０とは異なる。選択信号（ＳＥＬ）に基づいて、分圧器９１０は、選択されたバイアス電圧ＶｒをキャパシタＣ１およびＣ２に印加する。バイアス電圧Ｖｒは、キャパシタＣ１およびＣ２をバイアスするように選択され得、その結果、それらが特定の容量密度を呈する。すなわち、言い換えると、選択されたバイアス電圧Ｖｒは、Ｃ１およびＣ２の容量を変更または設定するように選択され得る。このようなケースでは、Ｃ１およびＣ２は、（選択可能なスイッチを有さない）固定された容量経路としてインプリメントされ得るか、または、ＶＧＡ４００と同様の選択可能な容量経路としてインプリメントされ得る。
【００５１】
[0060]  ＶＧＡ９００では、分圧器９１０が第１の電圧レール(例えば、Ｖｄｄ）と第２の電圧レール（例えば、グラウンド）との間に結合されているが、分圧器９１０が、ＶＧＡ８００にあるような異なる電圧レール(例えば、Ｖｒｅｇ）とグラウンドとの間に結合され得ることが理解されるものとする。そのような構成では、選択されたバイアス電圧Ｖｒは、Ｖｄｄではなく、より良好に調整された（よりノイズの少ない）電源電圧Ｖｒに基づき得る。
【００５２】
[0061]  図１０は、本開示の別の態様にしたがった、信号を増幅する実例的な方法１０００のフロー図を例示している。方法１０００は、第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加することを含み、ここにおいて、第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む（ブロック１００２）。例として、前段回路３１０および７１０は、第１のＦＥＴの第１のゲートに第１の差動信号の正の成分を印加するための手段の例である。
【００５３】
[0062]  方法１０００は、さらに、第２のＦＥＴの第２のゲートに第１の差動信号の負の成分を印加することを含み、ここにおいて、第２のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む（ブロック１００４）。同様に、前段回路３１０および７１０は、第２のＦＥＴの第２のゲートに第１の差動信号の負の成分を印加するための手段の例である。
【００５４】
[0063]  方法１０００は、さらに、第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して第１のＦＥＴの第１のソースにノイズを印加することを含む（ブロック１００６）。例えば、キャパシタＣ１は、第１の電圧レールまたは第３の電圧レールから第１のＦＥＴの第１のソースにノイズを印加するための手段の例である。
【００５５】
[0064]  加えて、方法１０００は、第１の電圧レールまたは第３の電圧レールから第２のＦＥＴの第２のソースにノイズを印加することを含む（ブロック１００８）。例えば、キャパシタＣ２は、第１の電圧レールまたは第３の電圧レールから第２のＦＥＴの第２のソースにノイズを印加するための手段の例である。
【００５６】
[0065]  本開示の先の説明は、当業者が本開示を製造または使用することを可能にするために提供されている。本開示に対する様々な修正が、当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の範囲または趣旨から逸脱せずに、他の変形物に適用され得る。よって、本開示は、本明細書で説明されている例に限定されるようには意図されておらず、本明細書に開示されている原理および新規の特徴と矛盾しない最大範囲であると認められるべきである。
【図１】
2018533890.tif 000003
【図２】
2018533890.tif 000004
【図３】
2018533890.tif 000005
【図４】
2018533890.tif 000006
【図５】
2018533890.tif 000007
【図６】
2018533890.tif 000008
【図７】
2018533890.tif 000009
【図８】
2018533890.tif 000010
【図９】
2018533890.tif 000011
【図１０】
2018533890.tif 000012
【手続補正書】
【提出日】平成30年5月11日(2018.5.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のゲート、第１のソース、および第１のドレインを含む第１の電界効果トランジスタ（ＦＥＴ）と、ここにおいて、前記第１のゲートは、第１の差動信号の正の成分を受け取るように構成され、前記第１のソースおよび前記第１のドレインは、第１の電圧レールと第２の電圧レールとの間に結合される、
第２のゲート、第２のソース、および第２のドレインを含む第２のＦＥＴと、ここにおいて、前記第２のゲートは、前記第１の差動信号の負の成分を受け取るように構成され、前記第２のソースおよび前記第２のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に結合され、前記第１の差動信号の前記正の成分および前記負の成分は、前記第１の電圧レールにおける電源電圧に基づく、
前記第１の電圧レールまたは第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間に直接結合された第１のキャパシタと、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間に直接結合された第２のキャパシタと
を備える、装置。
【請求項２】
入力信号に基づいて、前記第１の差動信号の前記正の成分および前記負の成分を生成するように構成された前段回路をさらに備える、請求項１に記載の装置。
【請求項３】
前記第１および第２のキャパシタは、前記第３の電圧レールに結合され、前記第１の電圧レールにおける第１の電源電圧は、前記第３の電圧レールにおける第２の電源電圧よりも多くの電源ノイズを含む、請求項１に記載の装置。
【請求項４】
第１のゲート、第１のソース、および第１のドレインを含む第１の電界効果トランジスタ（ＦＥＴ）と、ここにおいて、前記第１のゲートは、第１の差動信号の正の成分を受け取るように構成され、前記第１のソースおよび前記第１のドレインは、第１の電圧レールと第２の電圧レールとの間に結合される、
第２のゲート、第２のソース、および第２のドレインを含む第２のＦＥＴと、ここにおいて、前記第２のゲートは、前記第１の差動信号の負の成分を受け取るように構成され、前記第２のソースおよび前記第２のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に結合される、
前記第１の電圧レールまたは第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間に結合された第１のキャパシタと、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間に結合された第２のキャパシタと、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２の電圧レールとの間に結合された分圧器と、ここにおいて、前記分圧器は、選択されたバイアス電圧を生成するように構成され、前記第１および第２のキャパシタは、それぞれ、前記選択されたバイアス電圧に基づく第１および第２の容量を備える、
を備える、装置。
【請求項５】
前記第１および第２のキャパシタは、それぞれ、第１および第２の可変キャパシタを備える、請求項１に記載の装置。
【請求項６】
第１のゲート、第１のソース、および第１のドレインを含む第１の電界効果トランジスタ（ＦＥＴ）と、ここにおいて、前記第１のゲートは、第１の差動信号の正の成分を受け取るように構成され、前記第１のソースおよび前記第１のドレインは、第１の電圧レールと第２の電圧レールとの間に結合される、
第２のゲート、第２のソース、および第２のドレインを含む第２のＦＥＴと、ここにおいて、前記第２のゲートは、前記第１の差動信号の負の成分を受け取るように構成され、前記第２のソースおよび前記第２のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に結合される、
前記第１の電圧レールまたは第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間に結合された第１のキャパシタと、ここにおいて、前記第１のキャパシタは、前記第１の電圧レールまたは前記第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間に選択的に結合されるように各々構成された容量経路の第１のセットを備える、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間に結合された第２のキャパシタと、ここにおいて、前記第２のキャパシタは、前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間に選択的に結合されるように各々構成された容量経路の第２のセットを備える、
を備える、装置。
【請求項７】
第１のゲート、第１のソース、および第１のドレインを含む第１の電界効果トランジスタ（ＦＥＴ）と、ここにおいて、前記第１のゲートは、第１の差動信号の正の成分を受け取るように構成され、前記第１のソースおよび前記第１のドレインは、第１の電圧レールと第２の電圧レールとの間に結合される、
第２のゲート、第２のソース、および第２のドレインを含む第２のＦＥＴと、ここにおいて、前記第２のゲートは、前記第１の差動信号の負の成分を受け取るように構成され、前記第２のソースおよび前記第２のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に結合される、
前記第１の電圧レールまたは第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間に結合された第１のキャパシタと、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間に結合された第２のキャパシタと、
前記第１のＦＥＴの前記第１のソースと前記第２のＦＥＴの前記第２のソースとの間に結合されたレジスタと
を備える、装置。
【請求項８】
第１のゲート、第１のソース、および第１のドレインを含む第１の電界効果トランジスタ（ＦＥＴ）と、ここにおいて、前記第１のゲートは、第１の差動信号の正の成分を受け取るように構成され、前記第１のソースおよび前記第１のドレインは、第１の電圧レールと第２の電圧レールとの間に結合される、
第２のゲート、第２のソース、および第２のドレインを含む第２のＦＥＴと、ここにおいて、前記第２のゲートは、前記第１の差動信号の負の成分を受け取るように構成され、前記第２のソースおよび前記第２のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に結合される、
前記第１の電圧レールまたは第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間に結合された第１のキャパシタと、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間に結合された第２のキャパシタと、
前記第１の電圧レールと前記第１のＦＥＴの前記第１のドレインとの間に結合された第１のレジスタと、
前記第１の電圧レールと前記第２のＦＥＴの前記第２のドレインとの間に結合された第２のレジスタと
を備え、
第２の差動信号の負の成分は、前記第１のレジスタと前記第１のＦＥＴの前記第１のドレインとの間の第１のノードにおいて生成され、
前記第２の差動信号の正の成分は、前記第２のレジスタと前記第２のＦＥＴの前記第２のドレインとの間の第２のノードにおいて生成される、装置。
【請求項９】
第３のゲート、第３のソース、および第３のドレインを含む第３のＦＥＴと、ここにおいて、前記第３のゲートは、前記第３のＦＥＴを通る第１の電流を設定するように構成されたバイアス電圧を受け取るように構成され、前記第３のソースおよび前記第３のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に前記第１のＦＥＴの前記第１のソースおよび前記第１のドレインと直列に結合される、
第４のゲート、第４のソース、および第４のドレインを含む第４のＦＥＴと、ここにおいて、前記第４のゲートは、前記第４のＦＥＴを通る第２の電流を設定するように構成された前記バイアス電圧を受け取るように構成され、前記第４のソースおよび前記第４のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に前記第２のＦＥＴの前記第２のソースおよび前記第２のドレインと直列に結合される、
をさらに備える、請求項１に記載の装置。
【請求項１０】
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加することと、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加することと、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースに直接ノイズを印加することと、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースに直接ノイズを印加することと、
前記第１の電圧レールから前記第１のＦＥＴの前記第１のゲートにノイズを印加することと、
前記第１の電圧レールから前記第２のＦＥＴの前記第２のゲートにノイズを印加することと
を備える、方法。
【請求項１１】
前記第１の電圧レールから前記第１のＦＥＴの前記第１のゲートにノイズを印加することは、前記第１の差動信号の前記正の成分を生成するように構成された前段回路の第１の部分を介して前記ノイズを印加することを備え、前記第１の電圧レールから前記第２のＦＥＴの前記第２のゲートにノイズを印加することは、前記第１の差動信号の前記負の成分を生成するように構成された前記前段回路の第２の部分を介して前記ノイズを印加することを備える、請求項１０に記載の方法。
【請求項１２】
前記第１の電圧レールにおいて第１の電源電圧を生成することと、
前記第３の電圧レールにおいて第２の電源電圧を生成することと、ここにおいて、前記第１の電源電圧を生成することに関連するノイズは、前記第２の電源電圧を生成することに関連するノイズよりも多い、
をさらに備える、請求項１０に記載の方法。
【請求項１３】
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加することと、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加することと、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加することと、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加することと、
前記第１の電圧レールにおける第１の電源電圧または前記第３の電圧レールにおける第２の電源電圧に基づいて、選択されたバイアス電圧を生成することと、
前記第１および第２のキャパシタに前記選択されたバイアス電圧を印加することと、ここにおいて、前記第１および第２のキャパシタの第１および第２の容量は、それぞれ、前記選択されたバイアス電圧に基づく、
を備える、方法。
【請求項１４】
前記第１のキャパシタまたは前記第２のキャパシタのうちの１つまたは複数の容量を変更することをさらに備える、請求項１０に記載の方法。
【請求項１５】
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加することと、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加することと、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加することと、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加することと、
前記第１の電圧レールまたは前記第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間の容量経路の第１のセットのうちの１つまたは複数を選択的に結合することによって、前記第１のキャパシタの第１の容量を変更することと、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間の容量経路の第２のセットのうちの１つまたは複数を選択的に結合することによって、前記第２のキャパシタの第２の容量を変更することと
を備える、方法。
【請求項１６】
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加することと、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加することと、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加することと、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加することと、
前記第１のＦＥＴの前記第１のソースと前記第２のＦＥＴの前記第２のソースとの間に結合されたレジスタに電流を通すことと、ここにおいて、前記電流は、前記第１の差動信号の前記正の成分および前記負の成分に基づく、
を備える、方法。
【請求項１７】
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加することと、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加することと、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加することと、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加することと、
前記第１の差動信号の前記正の成分に基づいて、前記第１の電圧レールと前記第１のＦＥＴの前記第１のドレインとの間に結合された第１のレジスタに第１の電流を通すことと、
前記第１の差動信号の前記負の成分に基づいて、前記第１の電圧レールと前記第２のＦＥＴの前記第２のドレインとの間に結合された第２のレジスタに第２の電流を通すことと、
前記第１の電流に基づいて前記第１のレジスタと前記第１のＦＥＴの前記第１のドレインとの間の第１のノードにおいて第２の差動信号の負の成分を生成することと、
前記第２の電流に基づいて前記第２のレジスタと前記第２のＦＥＴの前記第２のドレインとの間の第２のノードにおいて前記第２の差動信号の正の成分を生成することと
を備える、方法。
【請求項１８】
第３のＦＥＴの第３のゲートにバイアス電圧を印加することを含む前記第３のＦＥＴを通る第１の電流を設定することと、ここにおいて、前記第３のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間の前記第１のＦＥＴの前記第１のソースおよび前記第１のドレインと直列に結合された第３のソースおよび第３のドレインを備える、
第４のＦＥＴの第４のゲートに前記バイアス電圧を印加することを含む前記第４のＦＥＴを通る第２の電流を設定することと、ここにおいて、前記第４のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間の前記第２のＦＥＴの前記第２のソースおよび前記第２のドレインと直列に結合された第４のソースおよび第４のドレインを備える、
をさらに備える、請求項１０に記載の方法。
【請求項１９】
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加するための手段と、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加するための手段と、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースに直接ノイズを印加するための手段と、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースに直接ノイズを印加するための手段と、
前記第１の電圧レールから前記第１のＦＥＴの前記第１のゲートにノイズを印加するための手段と、
前記第１の電圧レールから前記第２のＦＥＴの前記第２のゲートにノイズを印加するための手段と
を備える、装置。
【請求項２０】
前記第１の電圧レールから前記第１のＦＥＴの前記第１のゲートにノイズを印加するための前記手段は、前記第１の差動信号の前記正の成分を生成するように構成された前段回路の第１の部分を介して前記ノイズを印加するための手段を備え、前記第１の電圧レールから前記第２のＦＥＴの前記第２のゲートにノイズを印加するための前記手段は、前記第１の差動信号の前記負の成分を生成するように構成された前記前段回路の第２の部分を介して前記ノイズを印加するための手段を備える、請求項１９に記載の装置。
【請求項２１】
前記第１の電圧レールにおいて第１の電源電圧を生成するための手段と、
前記第３の電圧レールにおいて第２の電源電圧を生成するための手段と、ここにおいて、前記第１の電源電圧を生成することに関連するノイズは、前記第２の電源電圧を生成することに関連するノイズよりも多い、
をさらに備える、請求項１９に記載の装置。
【請求項２２】
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加するための手段と、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加するための手段と、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加するための手段と、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加するための手段と、
前記第１の電圧レールにおける第１の電源電圧または前記第３の電圧レールにおける第２の電源電圧に基づいて、選択されたバイアス電圧を生成するための手段と、
前記第１および第２のキャパシタに前記選択されたバイアス電圧を印加するための手段と、ここにおいて、前記第１および第２のキャパシタの第１および第２の容量は、それぞれ、前記選択されたバイアス電圧に基づく、
を備える、装置。
【請求項２３】
前記第１のキャパシタまたは前記第２のキャパシタのうちの１つまたは複数の容量を変更するための手段をさらに備える、請求項１９に記載の装置。
【請求項２４】
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加するための手段と、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加するための手段と、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加するための手段と、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加するための手段と、
前記第１の電圧レールまたは前記第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間の容量経路の第１のセットのうちの１つまたは複数を選択的に結合するための手段を備える前記第１のキャパシタの第１の容量を変更するための手段と、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間の容量経路の第２のセットのうちの１つまたは複数を選択的に結合するための手段を備える前記第２のキャパシタの第２の容量を変更するための手段と
を備える、装置。
【請求項２５】
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加するための手段と、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加するための手段と、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加するための手段と、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加するための手段と、
前記第１のＦＥＴの前記第１のソースと前記第２のＦＥＴの前記第２のソースとの間に結合されたレジスタに電流を通すための手段と、前記電流は、前記第１の差動信号の前記正の成分および前記負の成分に基づく、
を備える、装置。
【請求項２６】
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加するための手段と、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加するための手段と、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加するための手段と、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加するための手段と、
前記第１の差動信号の前記正の成分に基づいて、前記第１の電圧レールと前記第１のＦＥＴの前記第１のドレインとの間に結合された第１のレジスタに第１の電流を通すための手段と、
前記第１の差動信号の前記負の成分に基づいて、前記第１の電圧レールと前記第２のＦＥＴの前記第２のドレインとの間に結合された第２のレジスタに第２の電流を通すための手段と、
前記第１の電流に基づいて前記第１のレジスタと前記第１のＦＥＴの前記第１のドレインとの間の第１のノードにおいて第２の差動信号の負の成分を生成するための手段と、
前記第２の電流に基づいて前記第２のレジスタと前記第２のＦＥＴの前記第２のドレインとの間の第２のノードにおいて前記第２の差動信号の正の成分を生成するための手段と
を備える、装置。
【請求項２７】
第３のＦＥＴの第３のゲートにバイアス電圧を印加するための手段を含む前記第３のＦＥＴを通る第１の電流を設定するための手段と、ここにおいて、前記第３のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間の前記第１のＦＥＴの前記第１のソースおよび前記第１のドレインと直列に結合された第３のソースおよび第３のドレインを備える、
第４のＦＥＴの第４のゲートに前記バイアス電圧を印加するための手段を含む前記第４のＦＥＴを通る第２の電流を設定するための手段と、ここにおいて、前記第４のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間の前記第２のＦＥＴの前記第２のソースおよび前記第２のドレインと直列に結合された第４のソースおよび第４のドレインを備える、
をさらに備える、請求項１９に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
[0065]  本開示の先の説明は、当業者が本開示を製造または使用することを可能にするために提供されている。本開示に対する様々な修正が、当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の範囲または趣旨から逸脱せずに、他の変形物に適用され得る。よって、本開示は、本明細書で説明されている例に限定されるようには意図されておらず、本明細書に開示されている原理および新規の特徴と矛盾しない最大範囲であると認められるべきである。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１のゲート、第１のソース、および第１のドレインを含む第１の電界効果トランジスタ（ＦＥＴ）と、ここにおいて、前記第１のゲートは、第１の差動信号の正の成分を受け取るように構成され、前記第１のソースおよび前記第１のドレインは、第１の電圧レールと第２の電圧レールとの間に結合される、
第２のゲート、第２のソース、および第２のドレインを含む第２のＦＥＴと、ここにおいて、前記第２のゲートは、前記第１の差動信号の負の成分を受け取るように構成され、前記第２のソースおよび前記第２のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に結合される、
前記第１の電圧レールまたは第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間に結合された第１のキャパシタと、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間に結合された第２のキャパシタと
を備える、装置。
［Ｃ２］
前記第１の差動信号の前記正の成分および前記負の成分は、前記第１の電圧レールにおける電源電圧に基づく、Ｃ１に記載の装置。
［Ｃ３］
入力信号に基づいて、前記第１の差動信号の前記正の成分および前記負の成分を生成するように構成された前段回路をさらに備える、Ｃ２に記載の装置。
［Ｃ４］
前記第１および第２のキャパシタは、前記第３の電圧レールに結合され、前記第１の電圧レールにおける第１の電源電圧は、前記第３の電圧レールにおける第２の電源電圧よりも少ない電源ノイズを含む、Ｃ１に記載の装置。
［Ｃ５］
前記第１の電圧レールまたは前記第３の電圧レールと前記第２の電圧レールとの間に結合された分圧器をさらに備え、前記分圧器は、選択されたバイアス電圧を生成するように構成され、前記第１および第２のキャパシタは、それぞれ、前記選択されたバイアス電圧に基づく第１および第２の容量を備える、Ｃ１に記載の装置。
［Ｃ６］
前記第１および第２のキャパシタは、それぞれ、第１および第２の可変キャパシタを備える、Ｃ１に記載の装置。
［Ｃ７］
前記第１のキャパシタは、前記第１の電圧レールまたは前記第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間に選択的に結合されるように各々構成された容量経路の第１のセットを備え、前記第２のキャパシタは、前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間に選択的に結合されるように各々構成された容量経路の第２のセットを備える、Ｃ１に記載の装置。
［Ｃ８］
前記第１のＦＥＴの前記第１のソースと前記第２のＦＥＴの前記第２のソースとの間に結合されたレジスタをさらに備える、Ｃ１に記載の装置。
［Ｃ９］
前記第１の電圧レールと前記第１のＦＥＴの前記第１のドレインとの間に結合された第１のレジスタと、
前記第１の電圧レールと前記第２のＦＥＴの前記第２のドレインとの間に結合された第２のレジスタと
をさらに備え、
第２の差動信号の負の成分は、前記第１のレジスタと前記第１のＦＥＴの前記第１のドレインとの間の第１のノードにおいて生成され、
前記第２の差動信号の正の成分は、前記第２のレジスタと前記第２のＦＥＴの前記第２のドレインとの間の第２のノードにおいて生成される、
Ｃ１に記載の装置。
［Ｃ１０］
第３のゲート、第３のソース、および第３のドレインを含む第３のＦＥＴと、ここにおいて、前記第３のゲートは、前記第３のＦＥＴを通る第１の電流を設定するように構成されたバイアス電圧を受け取るように構成され、前記第３のソースおよび前記第３のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に前記第１のＦＥＴの前記第１のソースおよび前記第１のドレインと直列に結合される、
第４のゲート、第４のソース、および第４のドレインを含む第４のＦＥＴと、ここにおいて、前記第４のゲートは、前記第４のＦＥＴを通る第２の電流を設定するように構成された前記バイアス電圧を受け取るように構成され、前記第４のソースおよび前記第４のドレインは、前記第１の電圧レールと前記第２の電圧レールとの間に前記第２のＦＥＴの前記第２のソースおよび前記第２のドレインと直列に結合される、
をさらに備える、Ｃ１に記載の装置。
［Ｃ１１］
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加することと、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加することと、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加することと、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加することと
を備える、方法。
［Ｃ１２］
前記第１の電圧レールから前記第１のＦＥＴの前記第１のゲートにノイズを印加することと、
前記第１の電圧レールから前記第２のＦＥＴの前記第２のゲートにノイズを印加することと
をさらに備える、Ｃ１１に記載の方法。
［Ｃ１３］
前記第１の電圧レールから前記第１のＦＥＴの前記第１のゲートにノイズを印加することは、前記第１の差動信号の前記正の成分を生成するように構成された前段回路の第１の部分を介して前記ノイズを印加することを備え、前記第１の電圧レールから前記第２のＦＥＴの前記第２のゲートにノイズを印加することは、前記第１の差動信号の前記負の成分を生成するように構成された前記前段回路の第２の部分を介して前記ノイズを印加することを備える、Ｃ１２に記載の方法。
［Ｃ１４］
前記第１の電圧レールにおいて第１の電源電圧を生成することと、
前記第３の電圧レールにおいて第２の電源電圧を生成することと、ここにおいて、前記第１の電源電圧を生成することに関連するノイズは、前記第２の電源電圧を生成することに関連するノイズよりも少ない、
をさらに備える、Ｃ１１に記載の方法。
［Ｃ１５］
前記第１の電圧レールにおける第１の電源電圧または前記第３の電圧レールにおける第２の電源電圧に基づいて、選択されたバイアス電圧を生成することと、
前記第１および第２のキャパシタに前記選択されたバイアス電圧を印加することと、ここにおいて、前記第１および第２のキャパシタの第１および第２の容量は、それぞれ、前記選択されたバイアス電圧に基づく、
をさらに備える、Ｃ１１に記載の方法。
［Ｃ１６］
前記第１のキャパシタまたは前記第２のキャパシタのうちの１つまたは複数の容量を変更することをさらに備える、Ｃ１１に記載の方法。
［Ｃ１７］
前記第１の電圧レールまたは前記第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間の容量経路の第１のセットのうちの１つまたは複数を選択的に結合することによって、前記第１のキャパシタの第１の容量を変更することと、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間の容量経路の第２のセットのうちの１つまたは複数を選択的に結合することによって、前記第２のキャパシタの第２の容量を変更することと
をさらに備える、Ｃ１１に記載の方法。
［Ｃ１８］
前記第１のＦＥＴの前記第１のソースと前記第２のＦＥＴの前記第２のソースとの間に結合されたレジスタに電流を通すことをさらに備え、前記電流は、前記第１の差動信号の前記正の成分および前記負の成分に基づく、Ｃ１１に記載の方法。
［Ｃ１９］
前記第１の差動信号の前記正の成分に基づいて、前記第１の電圧レールと前記第１のＦＥＴの前記第１のドレインとの間に結合された第１のレジスタに第１の電流を通すことと、
前記第１の差動信号の前記負の成分に基づいて、前記第１の電圧レールと前記第２のＦＥＴの前記第２のドレインとの間に結合された第２のレジスタに第２の電流を通すことと、
前記第１の電流に基づいて前記第１のレジスタと前記第１のＦＥＴの前記第１のドレインとの間の第１のノードにおいて第２の差動信号の負の成分を生成することと、
前記第２の電流に基づいて前記第２のレジスタと前記第２のＦＥＴの前記第２のドレインとの間の第２のノードにおいて前記第２の差動信号の正の成分を生成することと
をさらに備える、Ｃ１１に記載の方法。
［Ｃ２０］
第３のＦＥＴの第３のゲートにバイアス電圧を印加することを含む前記第３のＦＥＴを通る第１の電流を設定することと、ここにおいて、前記第３のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間の前記第１のＦＥＴの前記第１のソースおよび前記第１のドレインと直列に結合された第３のソースおよび第３のドレインを備える、
第４のＦＥＴの第４のゲートに前記バイアス電圧を印加することを含む前記第４のＦＥＴを通る第２の電流を設定することと、ここにおいて、前記第４のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間の前記第２のＦＥＴの前記第２のソースおよび前記第２のドレインと直列に結合された第４のソースおよび第４のドレインを備える、
をさらに備える、Ｃ１１に記載の方法。
［Ｃ２１］
第１の電界効果トランジスタ（ＦＥＴ）の第１のゲートに第１の差動信号の正の成分を印加するための手段と、ここにおいて、前記第１のＦＥＴは、第１の電圧レールと第２の電圧レールとの間に結合された第１のソースおよび第１のドレインを含む、
第２のＦＥＴの第２のゲートに前記第１の差動信号の負の成分を印加するための手段と、ここにおいて、前記第２のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間に結合された第２のソースおよび第２のドレインを含む、
前記第１の電圧レールまたは第３の電圧レールから第１のキャパシタを介して前記第１のＦＥＴの前記第１のソースにノイズを印加するための手段と、
前記第１の電圧レールまたは前記第３の電圧レールから第２のキャパシタを介して前記第２のＦＥＴの前記第２のソースにノイズを印加するための手段と
を備える、装置。
［Ｃ２２］
前記第１の電圧レールから前記第１のＦＥＴの前記第１のゲートにノイズを印加するための手段と、
前記第１の電圧レールから前記第２のＦＥＴの前記第２のゲートにノイズを印加するための手段と
をさらに備える、Ｃ２１に記載の装置。
［Ｃ２３］
前記第１の電圧レールから前記第１のＦＥＴの前記第１のゲートにノイズを印加するための前記手段は、前記第１の差動信号の前記正の成分を生成するように構成された前段回路の第１の部分を介して前記ノイズを印加するための手段を備え、前記第１の電圧レールから前記第２のＦＥＴの前記第２のゲートにノイズを印加するための前記手段は、前記第１の差動信号の前記負の成分を生成するように構成された前記前段回路の第２の部分を介して前記ノイズを印加するための手段を備える、Ｃ２２に記載の装置。
［Ｃ２４］
前記第１の電圧レールにおいて第１の電源電圧を生成するための手段と、
前記第３の電圧レールにおいて第２の電源電圧を生成するための手段と、ここにおいて、前記第１の電源電圧を生成することに関連するノイズは、前記第２の電源電圧を生成することに関連するノイズよりも少ない、
をさらに備える、Ｃ２１に記載の装置。
［Ｃ２５］
前記第１の電圧レールにおける第１の電源電圧または前記第３の電圧レールにおける第２の電源電圧に基づいて、選択されたバイアス電圧を生成するための手段と、
前記第１および第２のキャパシタに前記選択されたバイアス電圧を印加するための手段と、ここにおいて、前記第１および第２のキャパシタの第１および第２の容量は、それぞれ、前記選択されたバイアス電圧に基づく、
をさらに備える、Ｃ２１に記載の装置。
［Ｃ２６］
前記第１のキャパシタまたは前記第２のキャパシタのうちの１つまたは複数の容量を変更するための手段をさらに備える、Ｃ２１に記載の装置。
［Ｃ２７］
前記第１の電圧レールまたは前記第３の電圧レールと前記第１のＦＥＴの前記第１のソースとの間の容量経路の第１のセットのうちの１つまたは複数を選択的に結合するための手段を備える前記第１のキャパシタの第１の容量を変更するための手段と、
前記第１の電圧レールまたは前記第３の電圧レールと前記第２のＦＥＴの前記第２のソースとの間の容量経路の第２のセットのうちの１つまたは複数を選択的に結合するための手段を備える前記第２のキャパシタの第２の容量を変更するための手段と
をさらに備える、Ｃ２１に記載の装置。
［Ｃ２８］
前記第１のＦＥＴの前記第１のソースと前記第２のＦＥＴの前記第２のソースとの間に結合されたレジスタに電流を通すための手段をさらに備え、前記電流は、前記第１の差動信号の前記正の成分および前記負の成分に基づく、Ｃ２１に記載の装置。
［Ｃ２９］
前記第１の差動信号の前記正の成分に基づいて、前記第１の電圧レールと前記第１のＦＥＴの前記第１のドレインとの間に結合された第１のレジスタに第１の電流を通すための手段と、
前記第１の差動信号の前記負の成分に基づいて、前記第１の電圧レールと前記第２のＦＥＴの前記第２のドレインとの間に結合された第２のレジスタに第２の電流を通すための手段と、
前記第１の電流に基づいて前記第１のレジスタと前記第１のＦＥＴの前記第１のドレインとの間の第１のノードにおいて第２の差動信号の負の成分を生成するための手段と、
前記第２の電流に基づいて前記第２のレジスタと前記第２のＦＥＴの前記第２のドレインとの間の第２のノードにおいて前記第２の差動信号の正の成分を生成するための手段と
をさらに備える、Ｃ２１に記載の装置。
［Ｃ３０］
第３のＦＥＴの第３のゲートにバイアス電圧を印加するための手段を含む前記第３のＦＥＴを通る第１の電流を設定するための手段と、ここにおいて、前記第３のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間の前記第１のＦＥＴの前記第１のソースおよび前記第１のドレインと直列に結合された第３のソースおよび第３のドレインを備える、
第４のＦＥＴの第４のゲートに前記バイアス電圧を印加するための手段を含む前記第４のＦＥＴを通る第２の電流を設定するための手段と、ここにおいて、前記第４のＦＥＴは、前記第１の電圧レールと前記第２の電圧レールとの間の前記第２のＦＥＴの前記第２のソースおよび前記第２のドレインと直列に結合された第４のソースおよび第４のドレインを備える、
をさらに備える、Ｃ２１に記載の装置。
【国際調査報告】
2018533890.tif 000013
2018533890.tif 000014
2018533890.tif 000015
2018533890.tif 000016
2018533890.tif 000017
2018533890.tif 000018