(57)【要約】  装置であって、増幅器と、クロック信号に従い前記増幅器から出力されるデータをサンプリングする第１のサンプラセットであって、前記サンプラセットは出力を生成する、第１のサンプラセットと、前記第１のサンプラセットの前記出力を１ホット符号化データに変換する変換器と、を有する装置が記載される。
2018516469.tif 000002
【特許請求の範囲】
【請求項１】
増幅器と、
クロック信号に従い前記増幅器から出力されるデータをサンプリングする第１のサンプラセットであって、前記サンプラセットは出力を生成する、第１のサンプラセットと、
前記第１のサンプラセットの前記出力を１ホット符号化データに変換する変換器と、
を有する装置。
【請求項２】
前記１ホット符号化データ又は前記１ホット符号化データのサンプリングされたバージョンを受信する複数のパスゲート、を有する請求項１に記載の装置。
【請求項３】
前記１ホット符号化データのサンプリングされたバージョンを受信する複数のパスゲート、を有する請求項１に記載の装置。
【請求項４】
前記複数のパスゲートのうちの少なくとも１つのパスゲートは、前記複数のパスゲートのうちの別のパスゲートの出力により制御される、請求項３に記載の装置。
【請求項５】
前記複数のパスゲートの出力に直接に又は間接に結合される第２のサンプラセットであって、前記第２のサンプラセットは第２の出力を生成する、第２のサンプラセット、を有する請求項３に記載の装置。
【請求項６】
前記第２の出力を受信するマルチプレクサと、
前記マルチプレクサの出力を遅延させる遅延ユニットと、
を有する請求項４に記載の装置。
【請求項７】
前記遅延ユニットの前記出力を受信する位相検出器、を有する請求項６に記載の装置。
【請求項８】
前記位相検出器は、複数ビット位相検出器であり、前記位相検出器の出力は、クロック信号の位相調整の方向及び量を示し、前記クロック信号は、前記第１のサンプラセットに供給される、請求項７に記載の装置。
【請求項９】
クロックデータリカバリ（ＣＤＲ）ユニットを有し、前記ＣＤＲは、
前記位相検出器の前記出力に結合されるループフィルタと、
前記ループフィルタの出力を受信し前記クロック信号を前記第１のサンプラセットに供給するデジタル制御発振器（ＤＣＯ）と、
を有する、請求項７に記載の装置。
【請求項１０】
前記第１のサンプラセットの前記出力は、バイナリ出力であり、前記変換器はバイナリ−１ホットデータ変換器である、請求項１に記載の装置。
【請求項１１】
前記クロック信号の位相を調整して、前記サンプリングされたデータに関連する第１ポストカーソル信号の大きさが、前記サンプリングされたデータに関連する１次カーソルタップの大きさの実質的に半分になるようにする、クロックデータリカバリ（ＣＤＲ）を有する請求項１に記載の装置。
【請求項１２】
前記第１のサンプラセットは、前記データ出力をサンプリングする動作と、前記ＣＤＲの誤り信号を生成する動作との双対演算を実行する、請求項１１に記載の装置。
【請求項１３】
前記増幅器の入力に結合される連続時間線形等化器（ＣＴＬＥ）を有する請求項１に記載の装置。
【請求項１４】
送信側線形等化器（ＴＸＬＥ）は、前記増幅器にデータを提供する、請求項１に記載の装置。
【請求項１５】
メモリと、
前記メモリに結合されるプロセッサであって、前記プロセッサは、請求項１乃至１４のいずれか一項に記載の装置を有する受信機を備える、プロセッサと、
前記プロセッサが別の装置と通信することを可能にする無線インタフェースと、
を有するシステム。
【請求項１６】
増幅器と、
クロック信号に従い前記増幅器から出力されるデータをサンプリングする第１のサンプラセットであって、前記サンプラセットは出力を生成する、第１のサンプラセットと、
前記第１のサンプラセットの前記出力を１ホット符号化データに変換する変換器と、
前記１ホット符号化データをサンプリングして、サンプリングされた１ホット符号化データ及びその対応する補集合を生成する第２のサンプラセットと、
複数のパスゲートであって、前記パスゲートのうちの少なくとも１つは前記１ホット符号化データを受信し、前記パスゲートのうちの別の１つは、前記１ホット符号化データの前記対応する補集合を受信する、複数のパスゲートと、
を有する装置。
【請求項１７】
前記複数のパスゲートの出力に直接に又は間接に結合される第３のサンプラセットであって、前記第３のサンプラセットは第２の出力を生成する、第３のサンプラセットと、
前記第２の出力を受信するマルチプレクサと、
前記マルチプレクサの出力を遅延させる遅延ユニットと、
を有する請求項１６に記載の装置。
【請求項１８】
前記クロック信号の位相を調整して、前記サンプリングされたデータに関連する第１ポストカーソル信号の大きさが、前記サンプリングされたデータに関連する１次カーソルタップの大きさの実質的に半分になるようにする、クロックデータリカバリ（ＣＤＲ）を有する請求項１６に記載の装置。
【請求項１９】
第１のサンプラセットにより、クロック信号に従い増幅器から出力されるデータをサンプリングするステップであって、前記第１のサンプラセットは出力を生成する、ステップと、
前記第１のサンプラセットの前記出力を１ホット符号化データに変換するステップと、
を有する方法。
【請求項２０】
複数のパスゲートにより、前記１ホット符号化データ又は前記１ホット符号化データのサンプリングされたバージョンを受信するステップ、を有する請求項１９に記載の方法。
【請求項２１】
複数のパスゲートにより、前記１ホット符号化データのサンプリングされたバージョンを受信するステップ、を有する請求項１９に記載の方法。
【請求項２２】
前記複数のパスゲートのうちの少なくとも１つのパスゲートにより、前記複数のパスゲートのうちの別のパスゲートの出力を制御するステップ、を有する請求項２１に記載の方法。
【請求項２３】
第２のサンプラセットにより、前記複数のパスゲートの出力を直接に又は間接に結合するステップであって、前記第２のサンプラセットは第２の出力を生成する、ステップ、を有する請求項２２に記載の方法。
【請求項２４】
クロック信号に従い増幅器から出力されるデータをサンプリングする手段であって、前記サンプリングする手段は出力を生成する、手段と、
前記サンプリングする手段の前記出力を１ホット符号化データに変換する手段と、
を有する装置。
【請求項２５】
前記１ホット符号化データ又は前記１ホット符号化データのサンプリングされたバージョンを受信する手段、を有する請求項２４に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
［優先権の主張］
本願は、米国非仮特許出願番号第１４/６６０,７９９号、２０１５年３月１７日出願、名称「HIGH  SPEED  RECEIVER  WITH  ONE−HOT  DECISION  FEEDBACK  EQUALIZER」、の優先権を主張する。該出願は参照により全体が本願明細書に組み込まれる。
【背景技術】
【０００２】
受信機の複雑性及びその結果として生じる回路帯域幅制限は、電力及び領域効率の良い高データレートの入力−出力（ＩＯ）リンクを実現するための主な障害のうちの１つである。伝統的な判定帰還型等化器（Decision  Feedback  Equalizer：ＤＦＥ）は、ＩＯリンクの受信機において高データレートでシンボル間干渉（Inter−Symbol−Interference：ＩＳＩ）を除去するためには現実的ではない。なぜなら、伝統的なＤＦＥは、少なくとも合計器（又は加算器）、サンプラ、遅延ユニット、及び重み乗算器を有する閉ループの伝搬遅延により制限されるからである。６０ギガビット毎秒（Ｇｂ／ｓ）以上の超高データレートでは、ＩＯ通信機のデータレート及びチャネル損失耐性を改善するためのある技術は、タップ投機型（又は先回り）を備えるＤＦＥである。しかしながら、伝統的なＤＦＥタップ投機の指数関数的な電力及び面積コストは、電力及び面積効率を目標とするリンクにとっては、それを魅力的でなくす。
【図面の簡単な説明】
【０００３】
本開示の実施形態は、以下の詳細な説明から及び本開示の種々の実施形態の添付の図面からより完全に理解されるだろう。しかしながら、これらは、本開示を特定の実施形態に限定するものではなく、単に説明及び理解のためである。
【図１】本開示の幾つかの実施形態による、ワンホット（１ホット）判定帰還型等化器（ＤＦＥ）を有する低電力高速受信機を有する装置を備えるシステムを示す。
【図２Ａ】シンボル間干渉（ＩＳＩ）が存在しないとき、４レベルパルス振幅変調（ＰＡＭ）を解決するために３個のサンプラによりサンプリングされる３個のアイを示す。
【図２Ｂ】本開示の幾つかの実施形態による、クロックデータリカバリ（ＣＤＲ）タイミング関数がＰＡＭ信号の第１ポストカーソルをカーソルの大きさの半分に制約するとき（変更ＣＤＲタイミング関数）、データ閾数の３から１２への増大及び８に戻る減少を示す表を示す。
【図２Ｃ】本開示の幾つかの実施形態による、変更ＣＤＲタイミング関数のとき、誤り閾数の４から１６への増大及び８に戻る減少を示す表を示す。
【図３】本開示の幾つかの実施形態による、クロックリカバリ及びデータのエラー信号を生成する、重複するアイを示す。
【図４】幾つかの実施形態による、変更ＣＤＲタイミング関数のとき、複雑性の低減を示すインタリーブド受信機スライスを示す。
【図５】幾つかの実施形態による、１ホット投機型ＤＦＥタップを有する及び変更ＣＤＲタイミング関数を有する、インタリーブド受信機スライスを示す。
【図６】本開示の幾つかの実施形態による、１ホット投機型ＤＦＥタップを用いる第１タップのみが投機型である「ｎ」個のタップを有する及び変更ＣＤＲタイミング関数を有する、インタリーブド受信機スライスを示す。
【図７】本開示の幾つかの実施形態による、１ホット投機型ＤＦＥを実装する変更ＤＦＥ回路を示す。
【図８】本開示の幾つかの実施形態による、１ホットループ展開投機型ＤＦＥを実装する４ＰＡＭ変更ＤＦＥ回路を示す。
【図９】本開示の幾つかの実施形態による、静的１ホット直交レートＤＦＥの１スライスを示す。
【図１０】本開示の幾つかの実施形態による、静的１ホット直交レートＤＦＥの１スライスを示す。
【図１１Ａ】本開示の幾つかの実施形態による、４ウェイインタリーブド４ＰＡＭ１ホット静的ループ展開ＤＦＥを示す。
【図１１Ｂ】本開示の幾つかの実施形態による、４ウェイインタリーブド４ＰＡＭ１ホット静的ループ展開ＤＦＥを示す。
【図１１Ｃ】本開示の幾つかの実施形態による、４ウェイインタリーブド４ＰＡＭ１ホット静的ループ展開ＤＦＥを示す。
【図１１Ｄ】本開示の幾つかの実施形態による、４ウェイインタリーブド４ＰＡＭ１ホット静的ループ展開ＤＦＥを示す。
【図１２Ａ】本開示の幾つかの実施形態による、４ウェイインタリーブド４ＰＡＭ１ホット動的ループ展開ＤＦＥを示す。
【図１２Ｂ】本開示の幾つかの実施形態による、４ウェイインタリーブド４ＰＡＭ１ホット動的ループ展開ＤＦＥを示す。
【図１２Ｃ】本開示の幾つかの実施形態による、４ウェイインタリーブド４ＰＡＭ１ホット動的ループ展開ＤＦＥを示す。
【図１２Ｄ】本開示の幾つかの実施形態による、４ウェイインタリーブド４ＰＡＭ１ホット動的ループ展開ＤＦＥを示す。
【図１３】幾つかの実施形態による、１ホット投機型ＤＦＥ及び／又は変更ＣＤＲタイミング関数を有するスマートデバイス又はコンピュータシステム又はＳｏＣ（System−on−Chip）を示す。
【発明を実施するための形態】
【０００４】
判定帰還型等化器（Decision  Feedback  Equalizer：ＤＦＥ）の速度を向上するある方法は、投機型ＤＦＥを使用することである。投機型ＤＦＥでは、ＤＦＥは、ＤＦＥの重み乗算器により正又は負の重みが加算される必要があるかを先験的に知らずに、入力データからシンボル間干渉（Inter−Symbol−Interference：ＩＳＩ）を除去することを厭わない。したがって、入力データから第１カーソルＩＳＩを除去するために、少なくとも２つの合計器、２つのサンプラ、１つのマルチプレクサ、及び１つの遅延ユニットが使用される。
【０００５】
本例では、一方の合計器は、正重み係数を入力データに加算し、他方の合計器は、負重み係数を入力データに加算する。合計器の出力は、次に、サンプラによりサンプリングされる（又は比較器により比較される）。伝統的な投機型ＤＦＥの例を続けると、サンプラの出力は、マルチプレクサにより受信される。制御信号は、マルチプレクサのどの経路を選択すべきかを選択する（つまり、正重みから生成されるサンプリングされた出力を有するもの、又は負重みを乗算することから生成されるサンプリングされた出力を有するもの）。マルチプレクサの出力は、遅延ユニットにより遅延され、次にマルチプレクサにフィードバックされる。
【０００６】
同様のアーキテクチャは、クロックデータリカバリ（clock  data  recovery：ＣＤＲ）の誤り項を生成するために使用される。しかしながら、伝統的な投機型ＤＦＥは、サンプラ、合計器、及びＣＤＲの誤り項を生成するロジックの別のセットを使用する。例えば、２パルス振幅変調（Pulse  Amplitude  Modulation：ＰＡＭ）レベル方式（２−ＰＡＭとしても参照される）では、データのために２個及び誤りのために４個の６個のサンプラを使用する。４−ＰＡＭレベル方式では、投機型ＤＦＥは２８個のサンプラを使用する。８−ＰＡＭレベル方式では、投機型ＤＦＥは１２０個のサンプラを使用する、等である。４−ＰＡＭレベル方式を参考例として用いると、１個のＩＯ（入力−出力）受信機リンクについて２８個のサンプラ及び関連ロジックは、結果として、特にプロセッサ毎に数百ものリンクを考慮するとき、大きな面積及び電力を生じる。
【０００７】
ここに記載する幾つかの実施形態は、１タップワンホット（１ホット）投機型ＤＦＥ受信機アーキテクチャを使用する変更ミュラーマラー（modified  Mueller−Muller：ＭＭＭ）クロック及びデータリカバリを有するＮ−ＰＡＭシグナリング（Ｎは整数）を使用する。幾つかの実施形態では、任意のレベルのＰＡＭ信号の第１ポストカーソルＩＳＩをカーソルの大きさの半分に制約するためにＣＤＲタイミング関数を使用することにより、投機型ＤＦＥのサンプラ閾はオーバラップする。このオーバラップは、幾つかの実施形態によると、ＤＦＥにおいて要求される合計サンプラ数の有意な削減をもたらす。幾つかの実施形態では、ＤＦＥサンプラは、複数ビット適応及びタイミングリカバリを可能にするためにチャネル出力等化のために再利用される。
【０００８】
幾つかの実施形態では、１ホット符号化方式は、クリティカルループタイミングを（例えば、伝統的な投機型ＤＦＥループタイミングと比べて５０％だけ）削減するために、投機型ＤＦＥを実装するために使用される。伝統的な投機型ＤＦＥでは、クリティカルタイミングループは、遅延ユニットからのフィードバック経路とマルチプレクサの間に存在する。上述のように、伝統的な投機型ＤＦＥでは、サンプラの出力は、マルチプレクサにより受信され、次に、制御信号は、マルチプレクサのどの経路を選択すべきかを選択する（つまり、正重みから生成されるサンプリングされた出力を有するもの、又は負重みを乗算することから生成されるサンプリングされた出力を有するもの）。マルチプレクサの出力は、遅延ユニットにより遅延され、次にマルチプレクサにフィードバックされる。幾つかの実施形態は、サンプリングされた入力データに１ホット符号化を適用することにより、このクリティカルループタイミングを低減する。種々の実施形態は、４−ＰＡＭシグナリングを参照して本願明細書に記載される。しかしながら、実施形態は、他の種類のシグナリングにも適用可能である。例えば、実施形態は、２−ＰＡＭ、８−ＰＡＭ、１６−ＰＡＭシグナリングに拡張できる。
【０００９】
幾つかの実施形態は、４−ＰＡＭシグナリングの入力サンプラ（例えば、アナログ−デジタルコンバータ（ＡＤＣ））の出力であるバイナリ又はグレイ（ｇｒｅｙ）符号サンプリング信号を、１ホット信号に変換するメカニズムを提供する。これらの１ホット信号は、投機型ＤＦＥを実装する静的及び動的多重化技術を可能にする。幾つかの実施形態では、１ホットシグナリング方式は、２ビットバイナリ表現のための４ビットの中から１ビットアクティブ出力を提供する。幾つかの実施形態では、動的回路（例えば、ドミノ論理型回路）が、伝統的な投機型ＤＦＥの面積及び複雑性を低減するために、投機型ＤＦＥのクリティカルタイミング経路の中で使用される。
【００１０】
幾つかの実施形態の多くの技術的効果がある。例えば、幾つかの実施形態の４−ＰＡＭ投機型ＤＦＥを有する受信機は、クリティカルタイミング経路を低減して、受信機が最大９１Ｇｂ／ｓのＤＦＥ速度で動作できるようにする。幾つかの実施形態では、同じ比較器が使用され、送信データを解決し、及びＣＤＲのために及び自動利得制御（Automatic  Gain  Control：ＡＧＣ）のために誤り信号を生成する。幾つかの実施形態では、複数ビットの最小平均二乗（Least  Mean  Square：ＬＭＳ）位相検出が使用され、ボーレート設計では超えることが標準的であるＣＤＲループ利得／帯域幅を向上する。幾つかの実施形態では、ＣＤＲがカーソル及びポストカーソルＤＦＥタップの両方を追跡するので、ＤＦＥタップ適応が必要ない場合がある。
【００１１】
種々の実施形態は、受信機が高データレート（例えば、６０Ｇｂ／ｓ以上のレート）で動作できるように記載されるが、実施形態は高速受信機だけに限られない。幾つかの実施形態では、議論される種々のメカニズム及び実装は、より低速の受信機（例えば、６０Ｇｂ／ｓ以下のデータレートを処理するよう動作する受信機）に適用可能である。同様に、種々の実施形態は、任意のレベルのＰＡＭ信号の第１ポストカーソルＩＳＩをカーソルの大きさの半分に制約するＣＤＲタイミング関数の使用と連携して記載されるが、幾つかの実施形態は、このようなＣＤＲタイミング関数の使用に無関係に適用できる（つまり、本願明細書に記載の１ホット投機型ＤＦＥ技術は、幾つかの実施形態を参照して記載される制約ＣＤＲ関数と独立に使用できる）。
【００１２】
以下の記載では、本開示の実施形態のより完全な説明を提供するために多くの詳細事項が議論される。しかしながら、当業者は、本開示がそのような特定の詳細事項を有しないで実施できることを理解するだろう。他の例では、良く知られた構造及び装置が、本開示の実施形態を不明瞭することを回避するために、詳細にではなく、ブロック図で示される。
【００１３】
留意すべき事に、実施形態の対応する図面では、信号は線で表される。幾つかの線は、より多くの構成要素の信号経路を示すために太く、及び／又は主な情報フロー方向を示すために１又は複数の端子で矢印を有し得る。このような指示は、限定を意図しない。むしろ、線は、回路又は論理ユニットの容易な理解を助けるために、１又は複数の例示的な実施形態と組み合わせて用いられる。表された信号は、設計の必要又は選好により決定されるように、実際には、いずれかの方向に伝搬し得る１又は複数の信号を有しても良く、任意の適切な種類の信号スキームで実装されても良い。
【００１４】
明細書を通じて、及び請求の範囲の中で、用語「接続される（connected）」は、中間装置を有しない、接続される物の間の直接電気的又は無線接続を意味する。用語「結合される（coupled）」は、接続される要素間の直接的な電気的、物理的、又は無線接続、又は１又は複数の受動的若しくは能動的中間装置を通じた間接的な電気的、物理的、又は無線接続を意味する。用語「回路（circuit）」は、所望の機能を提供するために互いに協働するよう配置される１又は複数の受動的及び／又は能動的コンポーネントを意味する。用語「信号」は、少なくとも１つの電気信号、電圧信号、磁気信号、電磁気信号、又はデータ／クロック信号を意味する。単数を表す語（a、an、the）の意味は、複数の参照も含む。「中に（in）」の意味は、「中に（in）」及び「上に（on）」を含む。
【００１５】
用語「実質的に（substantially）」、「近い、約、ほぼ（close、approximately、near、about）」は、通常、目標値の＋／−２０％の範囲内にあることを表す。特に断らない限り、序数の形容詞「第１の」、「第２の」、「第３の」、等の共通の目的語を記述するための使用は、単に、同様の物の異なる存在が言及されていることを示し、記載されている物が時間的又は空間的に所与の順序に、順位付けに、又は任意の他の方法で存在しなければならないことを意味するものではない。
【００１６】
本開示の目的のために、フレーズ「Ａ及び／又はＢ」及び「Ａ又はＢ」は、「Ａ」、「Ｂ」、又は「Ａ及びＢ」を意味する。本開示の目的のために、表現「Ａ、Ｂ及び／又はＣ」は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）又は（Ａ、Ｂ及びＣ）を意味する。
【００１７】
実施形態の目的のために、本願明細書に記載の種々の回路及びロジックブロックの中のトランジスタは、ドレイン、ソース、ゲート及びバルク端子を有する金属酸化物半導体（ＭＯＳ）トランジスタである。トランジスタは、トリゲート及びＦｉｎＦＥＴトランジスタ、円筒形全周ゲートトランジスタ、トンネリングＦＥＴ（ＴＦＥＴ）、正方形ワイヤ、又は方形リボントランジスタ、又はカーボンナノチューブ若しくはスピントロニック素子のようなトランジスタ機能を実装する他の素子も含む。ＭＯＳＦＥＴの対照的なソース及びドレイン端子は、つまり、同一の端子であり、本願明細書では同義的に使用される。他方で、ＴＦＥＴ素子は、非対称のソース及びドレイン端子を有する。当業者は、他のトランジスタ、例えば、バイポーラ接合トランジスタ、ＢＪＴ  ＰＮＰ／ＮＰＮ、ＢｉＣＭＯＳ、ＣＭＯＳ、ｅＦＥＴ、等が本開示の範囲から逸脱することなく使用されて良いことを理解する。用語「ＭＮ」は、ｎ型トランジスタ（例えば、ＮＭＯＳ、ＮＰＮ  ＢＪＴ、等）を示し、用語「ＭＰ」は、ｐ型トランジスタ（例えば、ＰＭＯＳ、ＰＮＰ  ＢＪＴ、等）を示す。
【００１８】
図１は、本開示の幾つかの実施形態による、１ホットＤＦＥ及び／又は減少したＤＦＥサンプラを有する低電力高速受信機を有する装置を備えるシステム１００を示す。幾つかの実施形態では、システム１００は、プロセッサ１０１、プロセッサ１０２、及びチャネル１０３を有する。
【００１９】
幾つかの実施形態では、プロセッサ１０１は、入力として送信（ＴＸ）データを受信しチャネル１０３を介する送信のためにデータを生成する送信側線形等化器（ＴＸＬＥ）１０４を有する。幾つかの実施形態では、プロセッサ１０２内の受信機は、変更ミュラーマラー（ＭＭＭ）タイミング関数ｈｉ＝０．５＊ｈ０を有する。ここで、「ｈｉ」は、第１ポストカーソルタップであり、「ｈ０」は、主カーソルタップである。幾つかの実施形態では、ＴＸＬＥ１０４は、条件ｈ１＝０．５＊ｈ０が満たされるサンプリング点の発見が容易になるように、送信信号を予め歪ませるために使用される。
【００２０】
幾つかの実施形態はｈ１＝０．５＊ｈ０のＭＭＭタイミング関数と共に記載されるが、このタイミング関数に対する僅かな変更は、依然として幾つかの実施形態で所望の結果を達成できる。例えば、幾つかの実施形態では、ｈ１＝０．５５＊ｈ０のＭＭＭタイミング関数は、ＩＳＩをキャンセルし及び比較器の数を削減するという同じ結果を達成できる。別の例では、ｈ１＝０．４５＊ｈ０のＭＭＭタイミング関数は、ＩＳＩをキャンセルし及び比較器の数を削減するという同じ結果を達成できる。幾つかの実施形態では、受信機は、ＤＦＥのクリティカルループタイミングを減少するために１ホット投機型ＤＦＥを使用する。したがって、ＤＦＥの動作速度は、伝統的な投機型ＤＦＥよりも向上する。
【００２１】
幾つかの実施形態では、プロセッサ１０２は、ミュラーマラー回路１０２ａ及び連続時間線形等化器（Continuous  Time  Linear  Equalizer：ＣＴＬＥ）１０５を有する。幾つかの実施形態では、ＣＴＬＥ１０５は、高周波数及び低周波数等化器を有する。幾つかの実施形態では、高周波数等化器は、ソース縮退（source−degenerated）電流モードロジック（Current−Mode  Logic：ＣＭＬ）段を使用する。幾つかの実施形態では、低周波数等化器は、低周波数の極及びゼロを実施する帰還ループを有する。他の実施形態では、他の種類のＣＴＬＥがＣＴＬＥ１０５を実装するために使用されて良い。例えば、幾つかの実施形態では、ＣＴＬＥは、受動型素子により実装される受動型ＣＴＬＥである。幾つかの実施形態では、ＣＴＬＥ１０５は、ＤＦＥを支援する、より多くの等化及び利得を提供する。例えば、少ないＤＦＥタップが使用されるとき、ＣＴＬＥ１０５は、ロングテールＩＳＩをキャンセルするために有用である。幾つかの実施形態では、ＣＴＬＥ１０５は、可変利得増幅器（Variable  Gain  Amplifier：ＶＧＡ）に結合される。
【００２２】
幾つかの実施形態では、ミュラーマラー回路１０２ａは、入力データを閾電圧に従い種々のレベルに量子化するアナログ−デジタル変換器（ＡＤＣ）（例えば、比較器／サンプラ）１０６を有する。幾つかの実施形態では、閾電圧は、プログラム可能である（つまり、閾レベルは、ソフトウェア又はハードウェアにより調整できる）。幾つかの実施形態では、ＡＤＣ１０６は複数目的の使用を有する。例えば、ＡＤＣ１０６は、（図２〜３を参照して議論されるように種々の閾レベルを用いる）データ検出、及び複数ビット適応及びタイミング回復を可能にするためのチャネル出力量子化の両方のために、ＤＦＥサンプラとして実装される。幾つかの実施形態では、ＶＧＡの機能は、ＡＤＣ１０６に対する基準レベルを調整することにより実装される。入力信号に関して上に／下にＡＤＣ１０６の基準レベルをスケーリングすることにより、ＡＤＣ１０６の出力は、その入力の低い／高い利得バージョンを表すように見える。幾つかの実施形態では、ＤＦＥサンプラは、クロック供給される比較器である。他の実施形態では、他の知られているサンプラがＤＦＥサンプラとして使用されて良い。
【００２３】
幾つかの実施形態では、ミュラーマラー回路１０２ａは、互いに図示のように結合される、（図７〜１２を参照して記載される）１ホット投機型ＤＦＥロジック１０７、ＣＤＲ１０８、及び発振器１０９を有する。幾つかの実施形態では、１ホット投機型ＤＦＥロジック１０７の出力受信機（ＲＸ）データは、次に、ダウンストリームロジック（図示しない）により処理される。幾つかの実施形態では、発振器１０９はデジタル制御発振器（digitally  controlled  oscillator：ＤＣＯ）である。他の実施形態では、他の種類の発振器が発振器１０９のために使用されて良い。例えば、インダクタ−キャパシタ（Ｌ−Ｃ）発振器、電圧制御発振器（Voltage  Controlled  Oscillator：ＶＣＯ）、等が、発振器１０９を実装するために使用されて良い。幾つかの実施形態では、発振器１０９は、ＡＤＣ１０６の種々の設定について複数の位相（例えば、直交位相０度、９０度、１８０度、及び２７０度）を生成する。例えば、４ウェイインタリーブド受信機システムでは、特定の入力スライス（つまり、入力チャネル）に関連付けられる各サンプラセットは、該スライスからの入力データをサンプリングするために、特定の直交位相のクロック信号を使用する。幾つかの実施形態では、発振器１０９は、ＣＤＲループフィルタ（ここでは図示しない）内の累算器の代わりに使用される。
【００２４】
幾つかの実施形態では、ＣＤＲ１０８は、ＰＡＭ信号の第１ポストカーソルを主カーソルの大きさの半分に制約するＣＤＲタイミング関数（つまり、ＭＭＭタイミング関数）を有する（つまり、ｈ１＝０．５＊ｈ０）。幾つかの実施形態では、ＣＤＲ１０８は、ＰＡＭ信号の第１ポストカーソルが主カーソルの大きさの実質的に半分になるまでＡＤＣ１０６への発振器１０９のクロック信号の出力位相を変更するよう発振器１０９に指示する変更複数ビット位相検出器（Phase  Detector：ＰＤ）を使用することにより上述のタイミング関数を実装する。
【００２５】
幾つかの実施形態では、上述の条件が満たされると、入力データの中のＩＳＩの大部分はキャンセルされ、同時に、データサンプリング及びタイミング回復に必要なサンプラの数を有意に低減する（したがって、面積及び電力を削減する）。幾つかの実施形態では、残りのＩＳＩは、（例えば、プロセッサ１０２内で）受信機端で等化器ＣＴＬＥ１０５を及び／又は（例えば、プロセッサ１０１内で）送信機端でＴＸＬＥ１０４を使用することにより低減でき又はキャンセルできる。
【００２６】
図２Ａは、ＩＳＩを有しない４レベルＰＡＭ（４−ＰＡＭ）データの３個のアイを示すアイダイアグラム２００を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図２Ａのこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。
【００２７】
ここで、アイダイアグラム２００は、ＩＳＩを有しない４−ＰＡＭを表す３個のアイ２０１、２０２、２０３を有し、適応及びクロック回復のためにデータ及び誤りの両方を解決するために７個のサンプラを必要とするだろう。３個のアイからのデータを決定するために、３個の中央閾（つまり、ＶＣ＋１／−１＝０、ＶＣ＋１／−３＝−ｈ０／３、ＶＣ＋３／＋２＝＋ｈ０／３、ここで「ＶＣ」は中央閾であり、「ｈ０」は主カーソルである）が使用される。他の４個のレベル閾（アイ２０１についてＶＬ＋３＝＋ｈ０／２、アイ２０１／２０２についてＶＬ＋１＝＋ｈ０／６、アイ２０１／２０３についてＶＬ−１＝＋ｈ０／６、アイ２０３についてＶＬ−３＝＋ｈ０／２、）は、誤りを抽出するために使用される。第１ポストカーソルＩＳＩが存在する場合、必要なデータサンプラの数は、３から１２個に増大し、同時に、誤り抽出のために必要なデータサンプラの数は、４から１６個に増大する。こうして、投機型方法でＩＳＩをキャンセルするために及びクロックを普及するために必要な合計サンプラを２８個にする。
【００２８】
幾つかの実施形態では、発振器１０９からのクロック位相が揃えられて、ＰＡＭ信号の第１ポストカーソルｈｉが主カーソルの大きさの半分に制約されると（つまり、ｈ１＝０．５＊ｈ０）、入力データからの第１ポストカーソルＩＳＩは、２８個ではなく、８個のサンプラを用いて投機的にキャンセルされる。
【００２９】
図２Ｂは、本開示の幾つかの実施形態による、クロックデータリカバリ（ＣＤＲ）タイミング関数がＰＡＭ信号の第１ポストカーソルをカーソルの大きさの半分に制約するとき、３から１２へのデータ閾数（ＮＬＵＲ  Ｖｔｈｓ）の増大、及び８に戻る減少（１＋Ｄ／２  Ｖｔｈｓ）を示す表２２０を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図２Ｂのこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。
【００３０】
表２２０の左から第１列（「ＮＬＵＲ  Ｖｔｈｓ」とラベル付けされる）は、ＩＳＩが存在しないときのＰＡＭアイの元のデータ閾を示す。大きさＨ１（ｈ１と同じ）の第１ポストカーソルＩＳＩが存在するとき、各データ閾に追加されるＩＳＩ成分は、左から第２列（「ＬＵＲ  ｔａｐ  ｌｏｃｉ」とラベル付けされる）に示される。第１ポストカーソルが主カーソルの大きさの半分に制約されるときのＩＳＩの大きさの結果は、左から第３列（「１＋Ｄ／２  ｔａｐ  ｌｏｃｉ」とラベル付けされる）に示される。第１列及び第３列の内容の和は、新しい投機型ＤＦＥサンプラ閾を示し、第４列（「１＋Ｄ／２  Ｖｔｈｓ」とラベル付けされる）に含まれる。左から第５列は、第４列の対応するユニークな要素を列挙する。
【００３１】
図２Ｃは、本開示の幾つかの実施形態による、クロック及びデータ回復のために必要なタイミング誤りを抽出するために必要な閾の削減を示す表２３０を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図２Ｃのこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。
【００３２】
ＩＳＩを有しない元の閾は、第１列に含まれる。これらの４個の閾は、第２列に列挙されたＩＳＩ成分を有し、第１ポストカーソルＩＳＩの存在により１６個にまで増える。幾つかの実施形態によると、ＣＤＲ１０８がＨ１を０．５＊Ｈ０に制約するために使用されると、ＩＳＩ成分は、第３列に列挙される値にまで削減される。ここで、「Ｈ０」は「ｈ０」と同じであり、「Ｈ１」は「ｈ１」と同じである。タイミングを抽出するために使用される閾は、第１及び第３列の内容の和であり、第４列に含まれる。
【００３３】
図２Ｂと比較すると、図２Ｃは１０個のユニークな閾を有する。最高閾及び最低閾は、２つの連続するサンプルの間でデータが変化せず、したがって基本的に位相情報を伝達しないことの結果である。このように、幾つかの実施形態によると、中間の８個の閾が使用される。したがって、幾つかの実施形態では、４−ＰＡＭの伝統的な比較器の数と比べて、必要な比較の総数は、２８個からたったの８個に削減される。
【００３４】
図３は、本開示の幾つかの実施形態による、クロックリカバリ及びデータのエラー信号を生成する、重複するアイを有するアイダイアグラム３００を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図３のこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。
【００３５】
ここで、アイダイアグラム３００は、位相誤り決定（つまり、タイミング回復）及び１タップ１ホット投機型ＤＦＥ実現のためにＡＤＣ１０６により量子化される１２個の重なり合うアイ３０１ａ〜ｄ、３０２ａ〜ｄ、３０３ａ〜ｄを有する。アイダイアグラム３００は、表２２０及び２３０の中で導出されるデータ及び誤り閾のグラフィカル表現である。幾つかの実施形態によると、アイの中心の他のアイのレベルとの収束が視覚的に観察され、ＣＤＲ１０８の使用によりｈ１＝０．５＊ｈ０に設定することをもたらす。
【００３６】
図４は、本開示の幾つかの実施形態による、ＣＤＲタイミング関数がＰＡＭ信号の第１ポストカーソルをカーソルの大きさの半分に制約するとき、１ホット投機型ＤＦＥを実装し及び複雑性の低減を示すマルチプレクサ及びロジックを有する４ウェイインタリーブド受信機４００（例えば、１０２ａの部分）を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図４のこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。
【００３７】
幾つかの実施形態では、受信機４００は、ＶＧＡ４０１、４−ＰＡＭ  １ホット投機型ＤＦＥ４０２（例えば、ＡＤＣ１０６の部分）、ＣＤＲ４０３（例えば、１０８）、及びＤＣＯ４０４（例えば、発振器１０９）を有する。幾つかの実施形態では、チャネル１０３の出力は、入力信号を増幅し及び入力データＶｉｎを生成するＶＧＡ４０１により受信される。入力データＶｉｎはＩＳＩを有する。幾つかの実施形態では、ＤＦＥ４０２は、サンプラ又はクロック供給される比較器４２１ａ及び４２１ｂを有する。ここで、灰色又は黒色の影付きのコンポーネント（例えば、データサンプラ４２２、各セットが関連ロジックを有するマルチプレクサに結合される４個のサンプラを有する４個のサンプラセットを有する位相誤りロジック４２４）は、伝統的な非制約ＤＦＥの部分である。一方、黒色のみの影付きのコンポーネント（例えば、サンプラ４２１ａ及び４２１ｂ、マルチプレクサ及び関連ロジック４２３）は、種々の実施形態の制約ＤＦＥの部分である。
【００３８】
幾つかの実施形態では、ＤＦＥのＩＳＩを制約することは、結果として、互いにマージされる複数のデータレベルをもたらす。したがって、入力データＶｉｎを解決するために、より少数のサンプラを使用する。幾つかの実施形態では、第１ポストカーソルが主カーソルの半分であることを強制するＩＳＩ制約は、ＰＡＭレベルに関わらず、有意なサンプラ数の削減をもたらす。例えば、伝統的な投機型又は先回り型ＤＦＥのサンプラ４２２及びロジック４２４の中のサンプラは、種々の実施形態に従い実施されるＩＳＩ制約（ｈ１＝０．５＊ｈ０）により除去される。
【００３９】
幾つかの実施形態では、入力データＶｉｎ（つまり、ＶＧＡ４０１の出力）は、１ホット投機型ＤＦＥの４個のスライス４２５により受信される。ここで、各スライスは、８個のサンプラ（つまり、４２１ａ［３：０］及び４２１ｂ［３：０］）を有する。４個のスライスは、［３：０］としてラベル付けされる。幾つかの実施形態では、各ライス４２５は、ＤＣＯ４０４から直交クロックを受信する。例えば、スライス４２５［０］は０度位相の直交クロック位相を受信し、スライス４２５［１］は９０度位相の直交クロック位相を受信し、スライス４２５［２］は１８０度位相の直交クロック位相を受信し、スライス４２５［３］は２７０度位相の直交クロック位相を受信する。
【００４０】
幾つかの実施形態では、セット４２１ａの各サンプラは、上限閾電圧Ｖ＋２［３：０］を受信する。例えば、サンプラ４２１ａ［０］は上限閾Ｖ＋２［０］を受信し、サンプラ４２１ａ［１］は上限閾Ｖ＋２［１］を受信し、サンプラ４２１ａ［２］は上限閾Ｖ＋２［２］を受信し、サンプラ４２１ａ［３］は上限閾Ｖ＋２［３］を受信する。幾つかの実施形態では、サンプラセット４２１ａの出力は、種々のアイの入力データＶｉｎを解決するために、マルチプレクサ及び関連ロジック（ＭＵＸ＆ＬＯＧＩＧ）４２３により受信される。
【００４１】
幾つかの実施形態では、セット４２１ｂの各サンプラは、下限閾電圧Ｖ−２［３：０］を受信する。例えば、サンプラ４２１ｂ［０］は下限閾Ｖ−２［０］を受信し、サンプラ４２１ｂ［１］は下限閾Ｖ−２［１］を受信し、サンプラ４２１ｂ［２］は下限閾Ｖ−２［２］を受信し、サンプラ４２１ｂ［３］は下限閾Ｖ−２［３］を受信する。
【００４２】
幾つかの実施形態では、サンプラセット４２１ｂの出力は、ＭＵＸ＆ＬＯＧＩＧにより受信され、サンプラ４２１ａの出力と一緒に、フラッシュＡＤＣとして出力を提供する。幾つかの実施形態では、ＭＵＸ＆ＬＯＧＩＧ４２３は、伝統的な投機型ＤＦＥと比べてクリティカルループタイミングを低減する１ホット符号化方式を有する。幾つかの実施形態では、ＭＵＸ＆ＬＯＧＩＧ４２３の出力「ｏｕｔ」は、２ビットのＤａｔａ［１：０］、及び４個のバイナリビットのＡＤＣ［３：０］を有する。ここで、ＡＤＣ［３：０］ビットは、位相誤りを決定するために使用される。幾つかの実施形態では、ＡＤＣ［３：０］ビットは、サーモメータコードの８個のビットから生成される。ここで、サーモメータコードは、サンプラセット４２１ｂからの出力の４個のビットと結合されるとき、サンプラセット４２１ａからの出力の４個のビットである。ＭＵＸ＆ＬＯＧＩＧ４２３の種々の実施形態の部分は、図７〜１２を参照して記載される。
【００４３】
図４に戻ると、幾つかの実施形態によると、サンプラ４２１ａ及び４２１ｂへの閾がＶｉｎの種々のアイのデータを検出するための全ての組合せをカバーするので、サンプラ４２２は除去される。サンプラ４２２の除去は、電力及び面積を節約する。このような実施形態では、中央閾Ｖｏ［３：０］は必要ない。幾つかの実施形態では、サンプラセット４２１ａ及び４２１ｂは、共に、フラッシュＡＤＣを効率的に実現する不均一に分布する閾Ｖ＋２［３：０］及びＶ−２［３：０］を受信する。このように、サンプラ４２１ａ及び４２１ｂの出力が誤り計算のために使用できるので、ロジック４２４のサンプラは必要ない。４２４のサンプラ及びロジックを除去することは、受信機の電力及び面積を節約する。
【００４４】
図５は、本開示の幾つかの実施形態による、１ホット投機型ＤＦＥタップを有し及びＰＡＭ信号の第１ポストカーソルをカーソルの大きさの半分に制約するＣＤＲタイミング関数を有する、インタリーブド受信機スライス５００（例えば、１０２ａ）を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図５のこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。種々の実施形態を不明瞭にしないために、以前に説明したコンポーネントは再び詳細に議論されない。
【００４５】
幾つかの実施形態では、サンプラセット４２１ａ及び４２１ｂの出力は、マージされて、ＭＵＸ＆ＬＯＧＩＧ４２３により受信される８ビットバスを形成する。幾つかの実施形態では、ＭＵＸ＆ＬＯＧＩＧ４２３は、８ビットサーモメータコード（つまり、サンプラセット４２１ａ及び４２１ｂの組合せにより形成されるフラッシュＡＤＣの出力）を４ビットバイナリ出力ＡＤＣに変換するために、サーモメータコード−デジタル変換器４２３ａを有する。幾つかの実施形態では、４ビット出力ＡＤＣは、複数ビットＰＤ５０１により受信される。
【００４６】
幾つかの実施形態では、ＭＵＸ＆ＬＯＧＩＣ４２３は、サンプラ４２１ａ及び４２１ｂから受信される８個のビットに対して１ホット投機型ＤＦＥを実行するロジック４２３ｂを有する。幾つかの実施形態では、１ホット投機型ＤＦＥ４２３ｂの出力は、２ビット出力ＤＦＥである。４２３ｂの種々の実施形態は、図７〜１２を参照して記載される。
【００４７】
図５に戻ると、幾つかの実施形態では、ＣＤＲ４０３は、複数ビットＰＤ５０１及びＣＤＲループフィルタ５０２を有する。幾つかの実施形態では、ＰＤ５０１は、相関又は予想ユニット５０１ａ及び５０１ｃ、遅延ユニット（Ｚ−１）５０１ｂ、乗算バッファ５０１ｄ、及び合計器５０１ｅを有する。幾つかの実施形態では、ＡＤＣ出力は、相関又は予想ユニット５０１ａ及び５０１ｃにより受信される。任意の適切な相関又は予想ユニットが、相関又は予想ユニット５０１ａ及び５０１ｃを実装するために使用されて良い。
【００４８】
幾つかの実施形態では、ＤＦＥ出力は、相関又は予想ユニット５０１ａ及び遅延ユニット（Ｚ−１）５０１ｂにより受信される。幾つかの実施形態では、相関又は予想ユニット５０１ａの出力は、ｈ０であり、合計器５０１ｅにより受信される。幾つかの実施形態では、相関又は予想ユニット５０１ｃの出力は、（入力を２により乗算する）デジタル乗算器５０１ｄにより受信される。幾つかの実施形態では、出力５０１ｅの出力、信号ＰＤは、ＤＣＯ４０４がクロックの位相を前の位置から前方へ又は後方へ移動させるべきかを示す。
【００４９】
幾つかの実施形態では、複数ビットＰＤ信号は、クロックの位相が前の位置から前方へ又は後方へ移動すべき量も示す。幾つかの実施形態では、信号ＰＤの出力（ここでは６ビット信号として示される）は、ＣＤＲループフィルタ５０２によりフィルタリングされる。ＣＤＲループフィルタ５０２は、任意の適切なループフィルタ設計により実装できる。ＣＤＲループフィルタ５０２の出力は、次に、ＤＣＯ４０４により受信される。ＤＣＯ４０４は、サンプラセット４２１ａ及び４２１ｂのために直交クロックを生成する。幾つかの実施形態では、ＰＤ５０１は、ＣＤＲタイミング条件ｈ１＝０．５＊ｈ０が満たされるまで、ＤＣＯ４０４にその出力クロック位相を調整させ続ける。幾つかの実施形態では、この条件が満たされると、ＤＣＯ４０４は、クロック位相の調整を止める。ＣＤＲタイミング条件ｈ１＝０．５＊ｈ０が満たされると、ＩＳＩの大部分は、信号ＤＦＥ（４２３ｂの出力）からキャンセルされる。
【００５０】
図６は、本開示の幾つかの実施形態による、第１タップが１ホット投機型ＤＦＥを用いる投機型である、「ｎ」個のタップを有し及びＰＡＭ信号の第１ポストカーソルをカーソルの大きさの半分に制約するＣＤＲタイミング関数を有する、インタリーブド受信機スライス６００を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図６のこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。種々の実施形態を不明瞭にしないために、以前に説明したコンポーネントは再び詳細に議論されない。
【００５１】
図６は、「ｎ」個のタップが実装される点を除き、実質的に図５と同様である。ここで、「ｎ」は１より大きい整数である。幾つかの実施形態では、（４−ＰＡＭアーキテクチャでは）４個のスライスの各々のＭＵＸ＆ＬＯＧＩＣ４２３からのＤＦＥ信号（つまり、各スライスからの２個のビットが合計８個のビットを生じる）は、遅延ユニット６０２により遅延され、次に、合計器６０１において合計される。幾つかの実施形態では、各受信側スライスは、遅延６０２の出力を受信する合計器６０１を有する（つまり、ｎｔａｐｓ−１）。幾つかの実施形態では、各受信側スライスの合計器は、受信側スライス毎に１サンプルだけオフセットされるフィードバック信号と共に、遅延６０２の出力からｎｔａｐｓ−１信号を受信する。例えば、スライス［０］はフィードバック信号２：ｎｔａｐを受信し、スライス［１］は３：ｎｔａｐ＋１を受信し、スライス［２］は４：ｎｔａｐ＋２を受信し、スライス［３］は５：ｎｔａｐ＋３を受信する。幾つかの実施形態では、ＶＧＡ４０１の出力は、各受信側スライスの中の合計器６０１の入力を駆動する。
【００５２】
図７は、本開示の幾つかの実施形態による、１ホット投機型ＤＦＥを実装する変更ＤＦＥ回路７００（例えば、４２３ｂ）を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図７のこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。種々の実施形態を不明瞭にしないために、以前に説明したコンポーネントは再び詳細に議論されない。
【００５３】
幾つかの実施形態では、変更ＤＦＥ７０１は、バイナリ−１ホット（Ｂｉｎａｒｙ−ｔｏ−１−Ｈｏｔ）変換器７０２、及び投機型ＤＦＥ７０３を有する。幾つかの実施形態では、変更ＤＦＥ７０１は、１ホット−グレイ（１−Ｈｏｔ−ｔｏ−Ｇｒｅｙ）変換器７０４を有する。幾つかの実施形態では、変更ＤＦＥ７０１は、１ホット−グレイ変換器７０４の代わりに１ホット−バイナリ変換器を有する。４−ＰＡＭシグナリングを参照すると、幾つかの実施形態では、４個のチャネルからのサンプラ４２１ａ／ｂのバイナリ出力は、変換器７０２により１ホット−シグナリングに変換される。以下の表１は、変換器７０２により実行される１ホット符号化の一例を提供する。
【００５４】
［表１］バイナリ−１ホット変換
【００５５】
【表１】
2018516469.tif 000003
ここで、２ビットのバイナリ入力は、４ビットの１ホット符号化データに変換される。各バイナリ入力について、４ビットの符号化データのうちの１つのビットがアクティブである。表１に示すように、幾つかの実施形態では、１ホットシグナリングは、従来の２個の送信ゲートマルチプレクサ遅延の代わりに、単一の送信ゲートマルチプレクサ（ｍｕｘ）に２ビットバイナリ信号を伝搬させる。
【００５６】
例えば、幾つかの実施形態では、４個の独立した送信ゲートマルチプレクサ出力が、競合することなく一緒に結びつけられる。したがって、クリティカルループ遅延は低減し、これは１タップループ展開投機型ＤＦＥのクリティカルパスについて、高速静的組み合わせ理論回路を可能にする。幾つかの実施形態では、いつでも４個のビットのうちの１つがアクティブなので（１ホットシグナリング）、伝統的なＤＦＥよりも面積及び複雑性を低減するために、クリティカルタイミングパスのために動的論理回路が使用できる。幾つかの実施形態では、動的論理回路は、静的回路を用いて既に改善された５０％のタイミング遅延よりも更に、例えば３０％だけ、ＤＦＥ動作を高速化する。
【００５７】
幾つかの実施形態では、投機型ＤＦＥ７０３は、サンプラ、マルチプレクサ、及び（例えば、フリップフロップのようなシーケンシャルユニットとして実装される）を備える遅延ユニット４ウェイインタリーブド１ホット展開投機型ＤＦＥを有する。幾つかの実施形態では、６４ビットデータ（つまり、スライス当たりＣｈ０−３［１５：０］が、変換器７０２から投機型ＤＦＥ７０３により受信される。幾つかの実施形態では、投機型ＤＦＥ７０３は、図９〜１２を参照して記載されるように、静的又は動的回路を用いて入力データの中のＩＳＩをキャンセルする。
【００５８】
図７に戻ると、幾つかの実施形態では、投機型ＤＦＥ７０３の出力は、４個のスライスのための６４ビットバスである（つまり、ＤＦＥ０−４［３：０］）。幾つかの実施形態では、投機型ＤＦＥ７０３の出力は、１ホットシグナリングからバイナリデータに変換される。幾つかの実施形態では、投機型ＤＦＥ７０３の出力は、変換器７０４により１ホットシグナリングからグレイ符号化データに変換される。幾つかの実施形態によると、このバイナリデータは、次に、ＣＤＲ４０３の位相検出器５０１に供給される。
【００５９】
図８は、本開示の幾つかの実施形態による、１ホットループ展開投機型ＤＦＥを実装する４ＰＡＭ変更ＤＦＥ回路８００を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図８のこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。種々の実施形態を不明瞭にしないために、以前に説明したコンポーネントは再び詳細に議論されない。
【００６０】
幾つかの実施形態では、投機型ＤＦＥ回路８００（例えば、７０３）は、サンプラ８０１、マルチプレクサ及び遅延ユニット８０２を有する。幾つかの実施形態では、ＡＤＣ１０６は、４個の別個のチャネルからの４個のスライス（例えば、ラベル［３：０］）から入力データＶｉｎ［３：０］を受信する。幾つかの実施形態では、これらのチャネルは、互いに隣接する。幾つかの実施形態では、ＡＤＣ１０６は、スライス［０］乃至スライス［３］としてラベル付けされる４個のサンプラセットを有する。したがって、各スライスは、サンプラ４２１ａ［０：３］を有する（つまり、図４〜６を参照して記載したように、スライス当たり４個のサンプラセット）。図８に戻ると、幾つかの実施形態では、ＡＤＣ１０６の各スライスの中のサンプラは、直交クロック信号のうちの１つを用いてデータをサンプリング／比較する。
【００６１】
例えば、スライス［０］のサンプラ４２１ａ［０：３］は発振器１０９からの０度クロック位相のクロックエッジを用いてＶｉｎ［０］データをサンプリングし、スライス［１］のサンプラ４２１ａ［０：３］は発振器１０９からの９０度クロック位相のクロックエッジを用いてＶｉｎ［１］データをサンプリングし、スライス［２］のサンプラ４２１ａ［０：３］は発振器１０９からの１８０度クロック位相のクロックエッジを用いてＶｉｎ［２］データをサンプリングし、スライス［３］のサンプラ４２１ａ［０：３］は発振器１０９からの２７０度クロック位相のクロックエッジを用いてＶｉｎ［３］データをサンプリングする。
【００６２】
幾つかの実施形態では、ＡＤＣ１０６の出力は、変換器７０２により１ホットシグナリングに変換される。幾つかの実施形態では、ＡＤＣ１０６の中の各サンプラセットの出力は、Ｂ２１Ｈ［０］乃至Ｂ２１Ｈ［３］としてラベル付けされる対応するバイナリ−１ホット変換器（Ｂ２１Ｈ）により受信される。幾つかの実施形態では、各Ｂ２１Ｈ変換器は、４ビットバイナリ入力データを受信し、それを４ビット１ホット符号化データに変換する。このように、変換器７０２の中の各Ｂ２１Ｈ変換器は、４個のデータビットの４個のセットを提供する。例えば、Ｂ２１Ｈ［０］の出力はＣｈ００［３：０］、Ｃｈ０１［３：０］、Ｃｈ０２［３：０］、Ｃｈ０３［３：０］であり、Ｂ２１Ｈ［３］の出力はＣｈ３０［３：０］、Ｃｈ３１［３：０］、Ｃｈ３２［３：０］、Ｃｈ３３［３：０］である。
【００６３】
幾つかの実施形態では、変換器７０２の出力は、サンプラ８０１によりサンプリングされる。幾つかの実施形態では、サンプラ８０１は、発振器１０９により供給されるクロック信号の立ち上がり／立ち下がりエッジでデータをサンプリングするフリップフロップとして実装される。幾つかの実施形態では、サンプラ８０１の全部のサンプラは、１ホット入力をサンプリングするために同じ直交クロックの同じクロックエッジを用いる。幾つかの実施形態では、マルチプレクサ及び遅延ユニット８０２は、４個のマルチプレクサセットＭｕｘ−０、Ｍｕｘ−１、Ｍｕｘ−２、Ｍｕｘ−３と、少なくとも４個の遅延ユニットセットΔ０乃至Δ３と、を有する。幾つかの実施形態では、遅延ユニットは、クロック信号の全ての立ち上がり又は立ち下がりエッジで自信の入力をサンプリングするフリップフロップとして実装される。幾つかの実施形態では、サンプラ８０１により使用されるのと同じクロック信号が、遅延ユニットにより使用される。
【００６４】
幾つかの実施形態では、マルチプレクサは、リングフォーマットで共に結合される。したがって、１つのマルチプレクサセットの出力は、次のマルチプレクサセットのための選択信号として使用され、以後同様である。一方で、リングの中の最初のマルチプレクサセットは、リングの中の前のマルチプレクサセットの出力の遅延されたバージョンにより制御される。このように、前のマルチプレクサ出力は、所与の時間において現在のマルチプレクサの出力を選択するために使用される。
【００６５】
例えば、スライス０のサンプリングされたデータは、第２マルチプレクサセットＭｕｘ−１（例えば、４個のマルチプレクサ）への選択信号としてデータＧｒｐ０［３：０］を出力する第１マルチプレクサセットＭｕｘ−０（例えば、４個のマルチプレクサ）により受信される。幾つかの実施形態では、スライス−１のサンプリングされたデータは、第３マルチプレクサセットＭｕｘ−２（例えば、４個のマルチプレクサ）への選択信号としてデータＧｒｐ１［３：０］を出力する第２マルチプレクサセットＭｕｘ−１（例えば、４個のマルチプレクサ）により受信される。幾つかの実施形態では、スライス−１のサンプリングされたデータは、第３マルチプレクサセットＭｕｘ−２（例えば、４個のマルチプレクサ）への選択信号としてデータＧｒｐ１［３：０］を出力する第２マルチプレクサセットＭｕｘ−１（例えば、４個のマルチプレクサ）により受信される。幾つかの実施形態では、スライス−２のサンプリングされたデータは、第４マルチプレクサセットＭｕｘ−３（例えば、４個のマルチプレクサ）への選択信号としてデータＧｒｐ２［３：０］を出力する第３マルチプレクサセットＭｕｘ−２（例えば、４個のマルチプレクサ）により受信される。幾つかの実施形態では、第１マルチプレクサセットＭｕｘ−０の選択信号は、第４マルチプレクサセットＭｕｘ−３の遅延された出力Ｇｒｐ３［３：０］である。
【００６６】
幾つかの実施形態では、第１マルチプレクサセットＭｕｘ−０の出力Ｇｒｐ０［３：０］は、ＤＦＥデータＤＦＥ１［３：０］を生成するために、第１遅延ユニットΔ０により遅延される。幾つかの実施形態では、第２マルチプレクサセットＭｕｘ−１の出力Ｇｒｐ１［３：０］は、ＤＦＥデータＤＦＥ２［３：０］を生成するために、第２遅延ユニットΔ１により遅延される。幾つかの実施形態では、第３マルチプレクサセットＭｕｘ−２の出力Ｇｒｐ２［３：０］は、ＤＦＥデータＤＦＥ３［３：０］を生成するために、第３遅延ユニットΔ２により遅延される。幾つかの実施形態では、第４マルチプレクサセットＭｕｘ−３の出力Ｇｒｐ３［３：０］は、ＤＦＥデータＤＦＥ４［３：０］を生成するために、第４遅延ユニットΔ３により遅延される。
【００６７】
ここで、クリティカルタイミングパスは、点線で示されるパスにまで減少される。このパスは、伝統的なＤＦＥの伝統的なクリティカルタイミングパスより短い。このように、１ホットシグナリング方式は、静的及び動的マルチプレクサ実装に、１タップループ展開ＤＦＥのクリティカルループタイミングを（例えば、伝統的なＤＦＥよりも５０％だけ）減少させる。
【００６８】
図９は、本開示の幾つかの実施形態による、静的１ホット直交レートＤＦＥの１スライス９００を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図９のこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。
【００６９】
スライス９００は、（フリップフロップとして実装される）サンプラ８０１、（パスゲートとして実装される）マルチプレクサＭｕｘ−０、Ｍｕｘ−１、Ｍｕｘ−２、Ｍｕｘ−３、及び（フリップフロップとして実装される）遅延ユニットΔ０−３の一部を示す。幾つかの実施形態では、スライス９００は、各チャネルからの第１ビット（つまり、それぞれＣｈ００［０］、Ｃｈ１０［０］、Ｃｈ２０［０］、Ｃｈ３０［０］）を受信するサンプラＦＦ１、ＦＦ２、ＦＦ４、ＦＦ３を有する。幾つかの実施形態では、スライス９００は、それぞれマルチプレクサＭｕｘ−０、Ｍｕｘ−１、Ｍｕｘ−２、Ｍｕｘ−３のスライスの１６分の１を表す４個のパスゲートｔｇ１、ｔｇ２、ｔｇ３、ｔｇ４を有する。幾つかの実施形態では、各サンプラの出力は、パスゲートに結合される。
【００７０】
例えば、サンプラＦＦ１の出力ｎ１はパスゲートｔｇ１に結合され、サンプラＦＦ２の出力ｎ２はパスゲートｔｇ２に結合され、サンプラＦＦ３の出力ｎ３はパスゲートｔｇ３に結合され、サンプラＦＦ４の出力ｎ４はパスゲートｔｇ４に結合される。ここで、ノード及び信号のラベルは、同義的に使用される。例えば、用語ｎ２は、文脈に依存してノードｎ２又は信号ｎ２を表して良い。幾つかの実施形態では、４個のパスゲートは、リング方式で一緒に結合される。したがって、１つのパスゲートの出力は、リングの中の後続のパスゲートの制御信号として使用される。例えば、出力ｎ１ｔｇ及びｎ１ｔｇｂはパスゲートｔｇ２を制御するために使用され、出力ｎ２ｔｇ及びｎ２ｔｇｂはパスゲートｔｇ３を制御するために使用され、出力ｎ３ｔｇ及びｎ３ｔｇｂはパスゲートｔｇ４を制御するために使用され、出力ＤＦＥ４［０］及びＤＦＥｂ４［０］はパスゲートｔｇ１を制御するために使用される。パスゲートのゲート端子に正しい信号極性を供給するために、インバータｉｎｖ２、ｉｎｖ４、ｉｎｖ６、及びｉｎｖ９が図示のように使用される。
【００７１】
幾つかの実施形態では、８０２の遅延ユニットは、フリップフロップＦＦ５、ＦＦ６、ＦＦ７及びＦＦ（として実装される。幾つかの実施形態では、各パスゲートの出力は、ＤＦＥデータサンプルを生成するために、フリップフロップによりサンプリングされる。例えば、ＦＦ５は、ＤＦＥ１［０］を生成するために、パスゲートｔｇ１の出力ｎ１ｔｇをサンプリングする。幾つかの実施形態では、ＦＦ６は、ＤＦＥ２［０］を生成するために、パスゲートｔｇ２の出力ｎ２ｔｇをサンプリングする。幾つかの実施形態では、ＦＦ７は、ＤＦＥ３［０］を生成するために、パスゲートｔｇ３の出力ｎ３ｔｇをサンプリングする。幾つかの実施形態では、ＦＦ８は、ＤＦＥ４［０］を生成するために、パスゲートｔｇ４の出力ｎ４ｔｇをサンプリングする。ここで、クリティカルタイミングパスは、ＦＦ８から、ｉｎｖ９、ｔｇ１、ｉｎｖ２、ｔｇ２、ｉｎｖ４、ｔｇ３、ｉｎｖ６、ｔｇ４、そしてＦＦ８の入力に戻る電気経路により確立される。伝統的なＤＦＥのクリティカルタイミングパスは、図９を参照して図示したものの２倍のマルチプレクサを含むので、このクリティカルパスは、伝統的なＤＦＥのクリティカルタイミングパスよりも遙かに短い。
【００７２】
図１０は、本開示の幾つかの実施形態による、静的１ホット４分の１レートＤＦＥの１スライス１０００を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図１０のこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。種々の実施形態を曖昧にしないために、図９及び図１０の間の相違が記載される。
【００７３】
幾つかの実施形態では、スライス９００の電力を節約し及び動作速度を増大するために、後続のスライスの１ホット入力の反転が後に続く１つのスライスの１ホット入力が、パスゲートを通じて伝搬される。例えば、スライス２からの１ホット入力の出力ｎ２は、インバータｉｎｖ１により反転され、信号ｎ２ｂはパスゲートｔｇ２を通じて伝搬される。ここで、パスゲートｔｇ２は、図９のパスゲートｔｇ２と比べてひっくり返される（flipped）。
【００７４】
例えば、ｔｇ２のｐ型トランジスタＭＰがｎ１ｔｇに結合される代わりに、ｔｇ２のｎ型トランジスタＭＮがｎ１ｔｇに結合される。幾つかの実施形態では、パスゲートｔｇ３も、図９のパスゲートｔｇ３と比べてひっくり返される（flipped）。幾つかの実施形態では、出力ＤＦＥ信号の極性を正しくするために、ＦＦ６の出力は、インバータｉｎｖ５により反転されてＤＦＥ２［０］を生成し、ＦＦ８の出力はインバータｉｎｖ３により反転されてＤＦＥ４［０］を生成する。インバータｉｎｖ３及びｉｎｖ５がクリティカルタイミングパスの外部にあるので、インバータｉｎｖ３及びｉｎｖ５の追加は、クリティカルタイミングパスに影響を与えなくて良い。幾つかの実施形態では、スライス２の出力を反転し、次にパスゲートｔｇ２及びｔｇ３をひっくり返す（flipping）ことにより、クリティカルタイミングパスから追加遅延が減少され、これは１ホット投機型ＤＦＥ７０３の動作速度を更に（例えば、図９の１ホット投機型実装と比べて３０％だけ）向上する。
【００７５】
図１１Ａ〜Ｄは、本開示の幾つかの実施形態による、４ウェイインタリーブド４ＰＡＭ１ホット静的ループ展開ＤＦＥ１１００、１１２０、１１３０、１１４０を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図１１Ａ〜Ｄのこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。図１１Ａ〜Ｄは、共に、１ホット静的ループＤＦＥの、完全な４ウェイのインタリーブされた且つデシリアライズされたバージョンを示す。図の下にある凡例は、図１１の４つの図が、完全な４ウェイインタリーブドＤＦＥを形成するためにどのように共に組み立てられるかを示す。
【００７６】
幾つかの実施形態では、４ウェイインタリーブドＤＦＥ１１００は、セクション１１０１、１１０２、１１０３、１１０４を有する。ここで、各セクションは、ゼログループの１ビットを生成する（つまり、Ｇｒｐ０［０］、Ｇｒｐ０［１］、Ｇｒｐ０［２］、Ｇｒｐ０［３］）。幾つかの実施形態では、各セクションは、４個のフリップフロップ（集約されたフリップフロップＦＦ１として示す）、４個のパスゲート（つまり、ｔｇ１、ｔｇ２、ｔｇ３、ｔｇ４）、及び４個のインバータ（つまり、ｉｎｖ１、ｉｎｖ２、ｉｎｖ３、ｉｎｖ４）を有する。幾つかの実施形態では、各セクションのパスゲートは、選択信号により制御される。例えば、セクション１１０１は選択Ｓｅｌ［０］により制御され、セクション１１０２は選択Ｓｅｌ［１］により制御され、セクション１１０３は選択Ｓｅｌ［２］により制御され、セクション１１０４は選択Ｓｅｌ［３］により制御される。幾つかの実施形態では、前段のパスゲートセットにより提供されるＧｒｐ３［３：０］は、選択信号Ｓｅｌ［３：０］を生成するために、フリップフロップＦＦ５によりサンプリングされる。
【００７７】
幾つかの実施形態では、ここではそれぞれ４個のフリップフロップがある、各フリップフロップ（例えば、ＦＦ１）の出力は、１ホット符号化信号である。したがって、４個のパスゲート（つまり、ｔｇ１、ｔｇ２、ｔｇ３、ｔｇ４）の中からの１個のパスゲートが常にアクティブであり、したがって、１ビット出力において競合が存在しない。
【００７８】
ここで、セクション１１０１のＦＦ１は、１ホット符号化信号Ｃｈ００［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ００ｑ［３：０］を生成する。Ｃｈ００ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ０［０］を生成する。幾つかの実施形態では、セクション１１０２のＦＦ１は、１ホット符号化信号Ｃｈ０１［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ０１ｑ［３：０］を生成する。Ｃｈ０１ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ０［１］を生成する。幾つかの実施形態では、セクション１１０３のＦＦ１は、１ホット符号化信号Ｃｈ０２［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ０２ｑ［３：０］を生成する。Ｃｈ０２ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ０［２］を生成する。幾つかの実施形態では、セクション１１０４のＦＦ１は、１ホット符号化信号Ｃｈ０３［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ０３ｑ［３：０］を生成する。Ｃｈ０３ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ０［３］を生成する。
【００７９】
幾つかの実施形態では、４ウェイインタリーブドＤＦＥ１１２０は、セクション１１２１、１１２２、１１２３、１１２４を有する。ここで、各セクションは、ゼログループの１ビットを生成する（つまり、Ｇｒｐ１［０］、Ｇｒｐ１［１］、Ｇｒｐ１［２］、Ｇｒｐ１［３］）。幾つかの実施形態では、各セクションは、４個のフリップフロップ（集約されたフリップフロップＦＦ１として示す）、４個のパスゲート（つまり、ｔｇ１、ｔｇ２、ｔｇ３、ｔｇ４）、及び４個のインバータ（つまり、ｉｎｖ１、ｉｎｖ２、ｉｎｖ３、ｉｎｖ４）を有する。幾つかの実施形態では、各セクションのパスゲートは、選択信号により制御される。例えば、セクション１１２１は選択信号Ｇｒｐ０［０］により制御され、セクション１１２２は選択信号Ｇｒｐ０［１］により制御され、セクション１１２３は選択信号Ｇｒｐ０［２］により制御され、セクション１１２４は選択信号Ｇｒｐ０［３］により制御される。
【００８０】
幾つかの実施形態では、ここではそれぞれ４個のフリップフロップがある、各フリップフロップ（例えば、ＦＦ１）の出力は、１ホット符号化信号である。したがって、４個のパスゲート（つまり、ｔｇ１、ｔｇ２、ｔｇ３、ｔｇ４）の中からの１個のパスゲートが常にアクティブであり、したがって、１ビット出力において競合が存在しない。ここで、セクション１１２１のＦＦ１は、１ホット符号化信号Ｃｈ１０［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ１０ｑ［３：０］を生成する。Ｃｈ１０ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ１［０］を生成する。幾つかの実施形態では、セクション１１２２のＦＦ１は、１ホット符号化信号Ｃｈ１１［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ１１ｑ［３：０］を生成する。Ｃｈ１１ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ１［１］を生成する。幾つかの実施形態では、セクション１１２３のＦＦ１は、１ホット符号化信号Ｃｈ１２［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ１２ｑ［３：０］を生成する。Ｃｈ１２ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ１［２］を生成する。幾つかの実施形態では、セクション１１２４のＦＦ１は、１ホット符号化信号Ｃｈ１３［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ１３ｑ［３：０］を生成する。Ｃｈ１３ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ１［３］を生成する。
【００８１】
幾つかの実施形態では、４ウェイインタリーブドＤＦＥ１１３０は、セクション１１３１、１１３２、１１３３、１１３４を有する。ここで、各セクションは、ゼログループの１ビットを生成する（つまり、Ｇｒｐ２［０］、Ｇｒｐ２［１］、Ｇｒｐ２［２］、Ｇｒｐ２［３］）。幾つかの実施形態では、各セクションは、４個のフリップフロップ（集約されたフリップフロップＦＦ１として示す）、４個のパスゲート（つまり、ｔｇ１、ｔｇ２、ｔｇ３、ｔｇ４）、及び４個のインバータ（つまり、ｉｎｖ１、ｉｎｖ２、ｉｎｖ３、ｉｎｖ４）を有する。幾つかの実施形態では、各セクションのパスゲートは、選択信号により制御される。例えば、セクション１１３１は選択信号Ｇｒｐ１［０］により制御され、セクション１１３２は選択信号Ｇｒｐ１［１］により制御され、セクション１１３３は選択信号Ｇｒｐ１［２］により制御され、セクション１１３４は選択信号Ｇｒｐ１［３］により制御される。
【００８２】
幾つかの実施形態では、ここではそれぞれ４個のフリップフロップがある、各フリップフロップ（例えば、ＦＦ１）の出力は、１ホット符号化信号である。したがって、４個のパスゲート（つまり、ｔｇ１、ｔｇ２、ｔｇ３、ｔｇ４）の中からの１個のパスゲートが常にアクティブであり、したがって、１ビット出力において競合が存在しない。ここで、セクション１１３１のＦＦ１は、１ホット符号化信号Ｃｈ２０［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ２０ｑ［３：０］を生成する。Ｃｈ２０ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ２［０］を生成する。幾つかの実施形態では、セクション１１３２のＦＦ１は、１ホット符号化信号Ｃｈ２１［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ２１ｑ［３：０］を生成する。Ｃｈ２１ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ２［１］を生成する。幾つかの実施形態では、セクション１１３３のＦＦ１は、１ホット符号化信号Ｃｈ２２［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ２２ｑ［３：０］を生成する。Ｃｈ２２ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ２［２］を生成する。幾つかの実施形態では、セクション１１３４のＦＦ１は、１ホット符号化信号Ｃｈ２３［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ２３ｑ［３：０］を生成する。Ｃｈ２３ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ２［３］を生成する。
【００８３】
幾つかの実施形態では、４ウェイインタリーブドＤＦＥ１１４０は、セクション１１４１、１１４２、１１４３、１１４４を有する。ここで、各セクションは、ゼログループの１ビットを生成する（つまり、Ｇｒｐ３［０］、Ｇｒｐ３［１］、Ｇｒｐ３［２］、Ｇｒｐ３［３］）。幾つかの実施形態では、各セクションは、４個のフリップフロップ（集約されたフリップフロップＦＦ１として示す）、４個のパスゲート（つまり、ｔｇ１、ｔｇ２、ｔｇ３、ｔｇ４）、及び４個のインバータ（つまり、ｉｎｖ１、ｉｎｖ２、ｉｎｖ３、ｉｎｖ４）を有する。幾つかの実施形態では、各セクションのパスゲートは、選択信号により制御される。例えば、セクション１１４１は選択信号Ｇｒｐ２［０］により制御され、セクション１１４２は選択信号Ｇｒｐ２［１］により制御され、セクション１１４３は選択信号Ｇｒｐ２［２］により制御され、セクション１１４４は選択信号Ｇｒｐ３［３］により制御される。
【００８４】
幾つかの実施形態では、ここではそれぞれ４個のフリップフロップがある、各フリップフロップ（例えば、ＦＦ１）の出力は、１ホット符号化信号である。したがって、４個のパスゲート（つまり、ｔｇ１、ｔｇ２、ｔｇ３、ｔｇ４）の中からの１個のパスゲートが常にアクティブであり、したがって、１ビット出力において競合が存在しない。ここで、セクション１１４１のＦＦ１は、１ホット符号化信号Ｃｈ３０［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ３０ｑ［３：０］を生成する。Ｃｈ３０ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ３［０］を生成する。幾つかの実施形態では、セクション１１４２のＦＦ１は、１ホット符号化信号Ｃｈ３１［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ３１ｑ［３：０］を生成する。Ｃｈ３１ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ３［１］を生成する。幾つかの実施形態では、セクション１１４３のＦＦ１は、１ホット符号化信号Ｃｈ３２［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ３２ｑ［３：０］を生成する。Ｃｈ３２ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ３［３］を生成する。幾つかの実施形態では、セクション１１４４のＦＦ１は、１ホット符号化信号Ｃｈ３３［３：０］をサンプリングして、サンプリングされた１ホット符号化信号Ｃｈ３３ｑ［３：０］を生成する。Ｃｈ３３ｑ［３：０］は、次に、パスゲートにより選択されて、Ｇｒｐ３［３］を生成する。
【００８５】
幾つかの実施形態では、部分１１００からの出力Ｇｒｐ０［０］、Ｇｒｐ０［１］、Ｇｒｐ０［２］、Ｇｒｐ０［３］は、フリップフロップによりサンプリングされて（つまり、第１遅延ユニット遅延Δ０により遅延され）、ＤＦＥデータＤＦＥ１［０］、ＤＦＥ１［１］、ＤＦＥ１［２］、ＤＦＥ１［３］を生成する。幾つかの実施形態では、部分１１２０からの出力Ｇｒｐ１［０］、Ｇｒｐ１［１］、Ｇｒｐ１［２］、Ｇｒｐ１［３］は、フリップフロップによりサンプリングされて（つまり、第２遅延ユニット遅延Δ１により遅延され）、ＤＦＥデータＤＦＥ２［０］、ＤＦＥ２［１］、ＤＦＥ２［２］、ＤＦＥ２［３］を生成する。幾つかの実施形態では、部分１１３０からの出力Ｇｒｐ２［０］、Ｇｒｐ２［１］、Ｇｒｐ２［２］、Ｇｒｐ２［３］は、フリップフロップによりサンプリングされて（つまり、第３遅延ユニット遅延Δ２により遅延され）、ＤＦＥデータＤＦＥ３［０］、ＤＦＥ３［１］、ＤＦＥ３［２］、ＤＦＥ３［３］を生成する。幾つかの実施形態では、部分１１４０からの出力Ｇｒｐ３［０］、Ｇｒｐ３［１］、Ｇｒｐ３［２］、Ｇｒｐ３［３］は、フリップフロップによりサンプリングされて（つまり、第４遅延ユニット遅延Δ３により遅延され）、ＤＦＥデータＤＦＥ４［０］、ＤＦＥ４［１］、ＤＦＥ４［２］、ＤＦＥ４［３］を生成する。ＤＦＥデータは、次に、図５〜６を参照して記載したように、ＰＤ５０１により処理される。
【００８６】
図１２Ａ〜Ｄは、本開示の幾つかの実施形態による、４ウェイインタリーブド４ＰＡＭ１ホット動的ループ展開ＤＦＥ１２００、１２２０、１２３０、１２４０を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図１２Ａ〜Ｄのこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。図１２Ａ〜Ｄは、共に、１ホット動的ループＤＦＥの、完全な４ウェイのインタリーブされた且つデシリアライズされたバージョンを示す。図の下にある凡例は、図１２の４つの図が、完全な４ウェイインタリーブド動的ループ展開ＤＦＥを形成するためにどのように共に組み立てられるかを示す。
【００８７】
幾つかの実施形態では、動的ＤＦＥマルチプレクサは、図１１Ａ〜Ｄの静的ＤＦＥマルチプレクサにより示すようなｎ型及びｐ型トランジスタの両方を有するパスゲートの代わりに、ｎ型又はｐ型トランジスタのいずれかを使用する。したがって、信号パス負荷は、図１１Ａ〜Ｄの静的実装と比べて５０％だけ減少される。図１２Ａ〜Ｄに戻ると、幾つかの実施形態では、リセット信号Ｒｓｔ（及びその補信号Ｒｓｔｂ）は、各ビットグループ又はＤＦＥ部分（つまり、１２００、１２１０、１２２０、１２３０）に共通である。幾つかの実施形態では、リセット信号は、各インタリーブドチャネルの間でｎ型スイッチとｐ型スイッチとの間で交互に生じる。したがって、データは、各インタリーブドチャネルの間で１ホットと１ホットバー（つまり、１ホットの補信号）との間で交互に切り替わる。信号パス負荷を軽減し及び１ホットと１ホットバーとの間での交互方式を使用することにより、図１２Ａ〜Ｄの投機型ＤＦＥは、図１１Ａ〜Ｄの投機型ＤＦＥより（例えば３０％だけ）速く動作する。例えば、図１２Ａ〜Ｄの１ホット投機型動的ＤＦＥは、ＤＦＥを最大９１Ｇｂ／ｓで動作させる。
【００８８】
幾つかの実施形態では、１ホット動的投機型ＤＦＥ部分１２００は、図示のように一緒に結合されるセクション１２０１、１２０２、１２０３、１２０４を有する。幾つかの実施形態では、各セクションの出力は、リセット信号Ｒｓｔにより制御可能なｎ型トランジスタＭＮ１に結合される。幾つかの実施形態では、トランジスタＭＮ１は、有効にされると（つまり、オンにされると）、データを、パスゲートを通じて、最終的には出力に、伝搬させる。
【００８９】
幾つかの実施形態では、部分１２００の各セクションは、選択信号により制御されるｐ型トランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４を有する。例えば、セクション１２０１のｐ型トランジスタはＳｅｌ［３］信号により制御でき、セクション１２０２のｐ型トランジスタはＳｅｌ［２］信号により制御でき、セクション１２０３のｐ型トランジスタはＳｅｌ［１］信号により制御でき、セクション１２０４のｐ型トランジスタはＳｅｌ［０］信号により制御できる。
【００９０】
幾つかの実施形態では、（サンプリング後の）各スライスの１ホット符号化出力データは、各セクションに供給される。例えば、データＤ０［０］乃至Ｄ０［３］は、セクション１２０４の中のそれぞれｐ型トランジスタＭＰ１乃至ＭＰ４に提供される。幾つかの実施形態では、データＤ１［０］乃至Ｄ１［３］は、セクション１２０３の中のそれぞれｐ型トランジスタＭＰ１乃至ＭＰ４に提供される。幾つかの実施形態では、データＤ２［０］乃至Ｄ２［３］は、セクション１２０２の中のそれぞれｐ型トランジスタＭＰ１乃至ＭＰ４に提供される。幾つかの実施形態では、データＤ３［０］乃至Ｄ３［３］は、セクション１２０４の中のそれぞれｐ型トランジスタＭＰ１乃至ＭＰ４に提供される。幾つかの実施形態では、選択信号Ｓｅｌ［３：０］は、Ｇｒｐ３［３：０］の前のバージョンであり、サンプラＦＦにより生成される。
【００９１】
幾つかの実施形態では、ＲｓｔがトランジスタＭＮ１をオンにする前に、ノードＧｒｐ３［３：０］を論理ローにプリチャージ（ここでは、プリディスチャージ）するために、ロジック（図示しない）が設けられる。幾つかの実施形態では、出力Ｇｒｐ３［３：０］はＤＦＥ部分１２２０により受信される。幾つかの実施形態では、リセット信号Ｒｓｔは、インバータｉｎｖ１により反転され、ＲｓｔｂとしてＤＦＥ部分１２２０に供給される。
【００９２】
幾つかの実施形態では、各セクションの出力は、リセット信号Ｒｓｔにより制御可能なｎ型トランジスタＭＮ１に結合される。幾つかの実施形態では、トランジスタＭＮ１は、有効にされると（つまり、オンにされると）、データを、パスゲートを通じて、最終的には出力に、伝搬させる。
【００９３】
幾つかの実施形態では、ＤＦＥ部分１２２０の各セクションは、選択信号により制御可能なｎ型トランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４を有する。例えば、セクション１２２１のｎ型トランジスタはＳｅｌ［０］信号により制御可能であり、セクション１２２２のｎ型トランジスタはＳｅｌ［１］信号により制御可能であり、セクション１２２３のｎ型トランジスタはＳｅｌ［２］信号により制御可能であり、セクション１２２４のｎ型トランジスタはＳｅｌ［３］信号により制御可能である。
【００９４】
幾つかの実施形態では、（サンプリング後の）各スライスの１ホット符号化出力データは、各セクションに供給される。例えば、データＤ０［０］乃至Ｄ０［３］は、セクション１２２１の中のそれぞれｎ型トランジスタＭＮ１乃至ＭＮ４に提供される。幾つかの実施形態では、データＤ１［０］乃至Ｄ１［３］は、セクション１２２２の中のそれぞれｎ型トランジスタＭＮ１乃至ＭＮ４に提供される。幾つかの実施形態では、データＤ２［０］乃至Ｄ２［３］は、セクション１２２３の中のそれぞれｎ型トランジスタＭＮ１乃至ＭＮ４に提供される。幾つかの実施形態では、データＤ３［０］乃至Ｄ３［３］は、セクション１２２４の中のそれぞれｎ型トランジスタＭＮ１乃至ＭＮ４に提供される。幾つかの実施形態では、選択信号Ｓｅｌ［３：０］は、Ｇｒｐ０［３：０］と同じである。
【００９５】
幾つかの実施形態では、Ｒｓｔｂがｐ型トランジスタＭＰ１をオンにする前に、ノードＧｒｐ１［３：０］を論理ハイにプリチャージするために、ロジック（図示しない）が設けられる。幾つかの実施形態では、出力Ｇｒｐ１［３：０］はＤＦＥ部分１２３０により受信される。幾つかの実施形態では、リセットバー信号Ｒｓｔｂは、インバータｉｎｖ２により反転され、Ｒｓｔとして後段のＤＦＥ部分１２３０に供給される。
【００９６】
幾つかの実施形態では、部分１２３０の各セクションは、選択信号により制御可能なｐ型トランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４を有する。例えば、セクション１２３１のｐ型トランジスタはＳｅｌ［３］信号により制御でき、セクション１２３２のｐ型トランジスタはＳｅｌ［２］信号により制御でき、セクション１２３３のｐ型トランジスタはＳｅｌ［１］信号により制御でき、セクション１２３４のｐ型トランジスタはＳｅｌ［０］信号により制御できる。
【００９７】
幾つかの実施形態では、（サンプリング後の）各スライスの１ホット符号化出力データは、各セクションに供給される。例えば、データＤ０［０］乃至Ｄ０［３］は、セクション１２３４の中のそれぞれｐ型トランジスタＭＰ１乃至ＭＰ４に提供される。幾つかの実施形態では、データＤ１［０］乃至Ｄ１［３］は、セクション１２３３の中のそれぞれｐ型トランジスタＭＰ１乃至ＭＰ４に提供される。幾つかの実施形態では、データＤ２［０］乃至Ｄ２［３］は、セクション１２３２の中のそれぞれｐ型トランジスタＭＰ１乃至ＭＰ４に提供される。幾つかの実施形態では、データＤ３［０］乃至Ｄ３［３］は、セクション１２３４の中のそれぞれｐ型トランジスタＭＰ１乃至ＭＰ４に提供される。幾つかの実施形態では、選択信号Ｓｅｌ［３：０］は、Ｇｒｐ１［３：０］の前のバージョンである。幾つかの実施形態では、Ｒｓｔがｎ型トランジスタＭＮ２をオンにする前に、ノードＧｒｐ２［３：０］を論理ローにプリチャージ（ここでは、プリディスチャージ）するために、ロジック（図示しない）が設けられる。幾つかの実施形態では、出力Ｇｒｐ２［３：０］はＤＦＥ部分１２４０により受信される。幾つかの実施形態では、リセット信号Ｒｓｔは、インバータｉｎｖ３により反転され、ＲｓｔｂとしてＤＦＥ部分１２４０に供給される。
【００９８】
幾つかの実施形態では、各セクションの出力は、リセット信号Ｒｓｔにより制御可能なｎ型トランジスタＭＮ２に結合される。幾つかの実施形態では、トランジスタＭＮ２は、有効にされると（つまり、オンにされると）、データを、パスゲートを通じて、最終的には出力に、伝搬させる。
【００９９】
幾つかの実施形態では、ＤＦＥ部分１２４０の各セクションは、選択信号により制御可能なｎ型トランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４を有する。例えば、セクション１２４１のｎ型トランジスタはＳｅｌ［０］信号により制御可能であり、セクション１２４２のｎ型トランジスタはＳｅｌ［１］信号により制御可能であり、セクション１２４３のｎ型トランジスタはＳｅｌ［２］信号により制御可能であり、セクション１２４４のｎ型トランジスタはＳｅｌ［３］信号により制御可能である。
【０１００】
幾つかの実施形態では、（サンプリング後の）各スライスの１ホット符号化出力データは、各セクションに供給される。例えば、データＤ０［０］乃至Ｄ０［３］は、セクション１２４１の中のそれぞれｎ型トランジスタＭＮ１乃至ＭＮ４に提供される。幾つかの実施形態では、データＤ１［０］乃至Ｄ１［３］は、セクション１２４２の中のそれぞれｎ型トランジスタＭＮ１乃至ＭＮ４に提供される。幾つかの実施形態では、データＤ２［０］乃至Ｄ２［３］は、セクション１２４３の中のそれぞれｎ型トランジスタＭＮ１乃至ＭＮ４に提供される。幾つかの実施形態では、データＤ３［０］乃至Ｄ３［３］は、セクション１２４４の中のそれぞれｎ型トランジスタＭＮ１乃至ＭＮ４に提供される。幾つかの実施形態では、選択信号Ｓｅｌ［３：０］は、Ｇｒｐ２［３：０］と同じである。
【０１０１】
幾つかの実施形態では、ＲｓｔｂがトランジスタＭＰ２をオフにする前に、ノードＧｒｐ３［３：０］を論理ハイにプリチャージするために、ロジック（図示しない）が設けられる。幾つかの実施形態では、出力Ｇｒｐ３［３：０］はＤＦＥ部分１２００により受信される。幾つかの実施形態では、サンプリングされたデータＣｈ３３ｑ［３：０］は、プリチャージされたＧｒｐ３［３：０］を評価する。したがって、出力のうちの１つは論理ロー（ゼロ）に評価され、一方で、Ｇｒｐ３［３：０］の他の３個の信号は、１ホット論理符号化方式の特性のために、変化しない。論理ハイ又は論理ローへのＧｒｐｘ［３：０］のこのプリチャージは、サンプリングされたデータの符号化（１ホット又は１ホット反転）に基づき、選択的な駆動装置（つまり、トランジスタＭＰ又はＭＮ）を可能にする。
【０１０２】
幾つかの実施形態では、部分１２００からの出力Ｇｒｐ０［０］、Ｇｒｐ０［１］、Ｇｒｐ０［２］、Ｇｒｐ０［３］は、フリップフロップによりサンプリングされて（つまり、第１遅延ユニットΔ０により遅延され）、ＤＦＥデータＤＦＥ１［０］、ＤＦＥ１［１］、ＤＦＥ１［２］、ＤＦＥ１［３］を生成する。幾つかの実施形態では、部分１２２０からの出力Ｇｒｐ１［０］、Ｇｒｐ１［１］、Ｇｒｐ１［２］、Ｇｒｐ１［３］は、フリップフロップによりサンプリングされて（つまり、第２遅延ユニット遅延Δ１により遅延され）、ＤＦＥデータＤＦＥ２［０］、ＤＦＥ２［１］、ＤＦＥ２［２］、ＤＦＥ２［３］を生成する。幾つかの実施形態では、部分１２３０からの出力Ｇｒｐ２［０］、Ｇｒｐ２［１］、Ｇｒｐ２［２］、Ｇｒｐ２［３］は、フリップフロップによりサンプリングされて（つまり、第３遅延ユニット遅延Δ２により遅延され）、ＤＦＥデータＤＦＥ３［０］、ＤＦＥ３［１］、ＤＦＥ３［２］、ＤＦＥ３［３］を生成する。幾つかの実施形態では、部分１２４０からの出力Ｇｒｐ３［０］、Ｇｒｐ３［１］、Ｇｒｐ３［２］、Ｇｒｐ３［３］は、フリップフロップによりサンプリングされて（つまり、第４遅延ユニット遅延Δ３により遅延され）、ＤＦＥデータＤＦＥ４［０］、ＤＦＥ４［１］、ＤＦＥ４［２］、ＤＦＥ４［３］を生成する。ＤＦＥデータは、次に、図５〜６を参照して記載したように、ＰＤ５０１により処理される。
【０１０３】
図１３は、幾つかの実施形態による、１ホット投機型ＤＦＥを有するスマートデバイス又はコンピュータシステム又はＳｏＣ（System−on−Chip）を示す。任意の他の図の要素と同じ参照符号（又は名称）を有する図１３のこれらの要素は、記載されたものと同様の方法で動作し又は機能できるが、そのように限定されないことが指摘される。
【０１０４】
図１３は、平面インタフェースコネクタが用いられ得るモバイル装置の一実施形態のブロック図を示す。幾つかの実施形態では、コンピューティング装置１６００は、コンピューティングタブレット、携帯電話機若しくはスマートフォン、無線可能読み取り機、又は他の無線モバイル装置のようなモバイルコンピューティング装置を表す。コンポーネントが一般的に示されること、及びこのような装置の全てのコンポーネントがコンピューティング装置１６００内に示されないことが理解されるだろう。
【０１０５】
議論した幾つかの実施形態によると、幾つかの実施形態では、コンピューティング装置１６００は、１ホット投機型ＤＦＥを有する第１プロセッサ１６１０を有する。コンピューティング装置１６００の他のブロックも、幾つかの実施形態による１ホット投機型ＤＦＥを有して良い。本開示の種々の実施形態は、無線インタフェースのような１６７０内のネットワークインタフェースを有して良い。したがって、システムの実施形態は、無線装置、例えば携帯電話機又はパーソナルデジタルアシスタントに組み込まれて良い。
【０１０６】
幾つかの実施形態では、プロセッサ１６１０（及び／又はプロセッサ１６９０）は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブル論理装置、又は他の処理手段のような１又は複数の物理装置を含み得る。プロセッサ１６１０により実行される処理動作は、アプリケーション及び／又は装置機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。処理動作は、人間のユーザと又は他の装置とのＩ／Ｏ（入力／出力）に関連する動作、電力管理に関連する動作、及び／又はコンピューティング装置１６００の別の装置への接続に関連する動作を含む。処理動作は、オーディオＩ／Ｏ及び／又はディスプレイＩ／Ｏに関連する動作も含んで良い。
【０１０７】
幾つかの実施形態では、コンピューティング装置１６００は、コンピューティング装置へのオーディオ機能の提供に関連するハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェア（例えば、ドライバ、コーデック）コンポーネントを表すオーディオサブシステム１６２０を含む。オーディオ機能は、スピーカ及び／又はヘッドフォン出力、並びにマイクロフォン入力を含み得る。このような機能のための装置は、コンピューティング装置１６００に統合されるか、又はコンピューティング装置１６００に接続できる。一実施形態では、ユーザは、プロセッサ１６１０により受信され処理されるオーディオコマンドを提供することによりコンピューティング装置１６００と相互作用する。
【０１０８】
幾つかの実施形態では、コンピューティング装置１６００はディスプレイサブシステム１６３０を有する。ディスプレイサブシステム１６３０は、コンピューティング装置１６００と相互作用するために視覚及び／又は触覚ディスプレイをユーザに提供するハードウェア（例えば、ディスプレイ装置）及びソフトウェア（例えば、ドライバ）コンポーネントを表す。ディスプレイサブシステム１６３０は、ディスプレイインタフェース１６３２を含み、ユーザにディスプレイを提供するために用いられる特定のスクリーン又はハードウェア装置を含む。一実施形態では、ディスプレイインタフェース１６３２は、ディスプレイに関連する少なくとも特定の処理を実行するために、プロセッサ１６１０とは別個のロジックを含む。一実施形態では、ディスプレイサブシステム１６３０は、ユーザに出力及び入力の両方を提供するタッチスクリーン（又はタッチパッド）装置を含む。
【０１０９】
幾つかの実施形態では、コンピューティング装置１６００はＩ／Ｏ制御部１６４０を有する。Ｉ／Ｏ制御部１６４０は、ユーザとの相互作用に関連するハードウェア装置及びソフトウェアコンポーネントを表す。Ｉ／Ｏ制御部１６４０は、オーディオサブシステム１６２０及び／又はディスプレイサブシステム１６３０の一部であるハードウェアを管理するよう動作する。追加で、Ｉ／Ｏ制御部１６４０は、装置１６００に接続する追加装置の接続点を示す。この接続点を通じてユーザはシステムと相互作用し得る。例えば、コンピューティング装置１６００に取り付けることができる装置は、マイクロフォン装置、スピーカ若しくはステレオシステム、ビデオシステム若しくは他のディスプレイ装置、キーボード若しくはキーパッド装置、又はカードリーダ若しくは他の装置のような特定アプリケーションと共に使用する他のＩ／Ｏ装置を含み得る。
【０１１０】
上述のように、Ｉ／Ｏ制御部１６４０は、オーディオサブシステム１６２０及び／又はディスプレイサブシステム１６３０と相互作用できる。例えば、マイクロフォン又は他のオーディオ装置を通じた入力は、コンピューティング装置１６００の１又は複数のアプリケーション又は機能の入力又はコマンドを提供できる。追加で、オーディオ出力は、ディスプレイ出力の代わりに又はそれに追加で提供され得る。別の例では、ディスプレイサブシステム１６３０がタッチスクリーンを含む場合、ディスプレイ装置は、入力装置としても動作し、Ｉ／Ｏ制御部１６４０により少なくとも部分的に管理され得る。Ｉ／Ｏ制御部１６４０により管理されるＩ／Ｏ機能を提供するために、コンピューティング装置１６００に追加ボタン又はスイッチが存在して良い。
【０１１１】
幾つかの実施形態では、Ｉ／Ｏ制御部１６４０は、加速度計、カメラ、光センサ若しくは他の環境センサ、又はコンピューティング装置１６００に含まれ得る他のハードウェアのような装置を管理する。入力は、（ノイズのフィルタリング、明るさ検出のためのディスプレイ調整、カメラのフラッシュの適用、又は他の機能のような）システムの動作に影響を与えるために環境入力をシステムに提供すると共に、直接ユーザ相互作用の一部であり得る。
【０１１２】
幾つかの実施形態では、コンピューティング装置１６００は、バッテリ電力使用、バッテリ充電、及び省電力動作に関連する機能を管理する電力管理１６５０を含む。メモリサブシステム１６６０は、コンピューティング装置１６００に情報を格納するメモリ装置を有する。メモリは、不揮発性（メモリ装置への電力が中断された場合に状態が変化しない）及び／又は揮発性（メモリ装置への電力が中断された場合に状態が変化する）メモリ装置を含み得る。メモリサブシステム１６６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書又は他のデータ、並びにアプリケーション及びコンピューティング装置１６００の機能の実行に関連するシステムデータ（長期間又は一時的にかかわらず）を格納できる。
【０１１３】
実施形態の要素は、コンピュータ実行可能命令（例えば、本願明細書で議論する任意の他の処理を実施する命令）を格納する機械可読媒体（例えば、メモリ１６６０）として提供される。機械可読媒体（例えば、メモリ１６６０）は、限定ではないが、フラッシュメモリ、光ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光カード、相変化メモリ（phase  change  memory：ＰＣＭ）又は電子若しくはコンピュータ実行可能命令を格納するのに適する他の種類の機械可読媒体を含み得る。例えば、本開示の実施形態は、リモートコンピュータ（例えば、サーバ）から要求側コンピュータ（例えば、クライアント）へ、通信リンク（例えば、モデム又はネットワーク接続）を介したデータ信号により転送され得るコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされて良い。
【０１１４】
幾つかの実施形態では、コンピューティング装置１６００は接続１６７０を有する。接続１６７０は、コンピューティング装置１６００が外部装置と通信するのを可能にするハードウェア装置（例えば、無線及び／又は有線コネクタ、並びに通信ハードウェア）及びソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。コンピューティング装置１６００は、他のコンピューティング装置、無線アクセスポイント若しくは基地局、並びにヘッドセット、プリンタ又は他の装置のような周辺機器のような別個の装置であり得る。
【０１１５】
接続１６７０は、複数の異なる種類の接続を含むことができる。一般化するため、コンピューティング装置１６００は、セルラ接続１６７２及び無線接続１６７４とともに示される。セルラ接続１６７２は、概して、ＧＳＭ（登録商標）（global  system  for  mobile  communications）若しくは変形若しくは波生物、ＣＤＭＡ（code  division  multiple  access）若しくは変形若しくは波生物、ＴＤＭＡ（time  division  multiplexing）若しくは変形若しくは波生物、又は他のセルラサービス標準を介して提供されるような無線通信事業者により提供されるセルラネットワーク接続を表す。無線接続（又は無線インタフェース）１６７４は、セルラではない無線接続を表し、（Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｎｅａｒ  Ｆｉｅｌｄ、等のような）個人域ネットワーク、（Ｗｉ−Ｆｉのような）ローカルエリアネットワーク、及び／又は（ＷｉＭａｘのような）広域ネットワーク、又は他の無線通信を含み得る。
【０１１６】
幾つかの実施形態では、コンピューティング装置１６００は周辺機器接続１６８０を有する。周辺機器接続１６８０は、ハードウェアインタフェース及びコネクタ、並びに周辺機器接続を生成するソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。コンピューティング装置１６００は他のコンピューティング装置に対する周辺装置（１６８２「へ」）であり、並びに自身に接続される周辺装置（１６８４「から」）の両方であり得ることが理解される。コンピューティング装置１６００は、通常、コンピューティング装置１６００のコンテンツを管理する（例えば、ダウンロードし及び／又はアップロードし、変更し、同期化する）ような目的で他のコンピューティング装置に接続するための「ドッキング」コネクタを有する。追加で、ドッキングコネクタは、コンピューティング装置１６００を、コンピューティング装置１６００に例えばオーディオビジュアル若しくは他のシステムへのコンテンツ出力を制御させる特定の周辺機器に接続できるようにする。
【０１１７】
独自仕様のドッキングコネクタ又は他の独自仕様の接続ハードウェアに加えて、コンピューティング装置１６００は、共通若しくは標準に基づくコネクタを介して周辺機器接続１６８０を生成できる。一般的な種類は、（任意の数の異なるハードウェアインタフェースを含むことができる）ＵＳＢ（Universal  Serial  Bus）コネクタ、ＭＤＰ（MiniDisplayPort）を含むDisplayPort、ＨＤＭＩ（登録商標）（High  Definition  Multimedia  Interface）、Fire  wire、又は他の種類を含み得る。
【０１１８】
本願明細書において本発明の「一実施形態」又は「ある実施形態」、「幾つかの実施形態」、又は「他の実施形態」への言及は、実施形態と関連して記載された特定の機能、構造又は特徴が、必ずしも全部の実施形態ではなく少なくとも幾つかの実施形態に含まれることを意味する。「一実施形態」、「ある実施形態」、又は「幾つかの実施形態」の種々の表現は、必ずしも全て同じ実施形態を参照しない。本願明細書は、コンポーネント、機能、構造又は特徴が「しても良い」、「し得る」（may、might又はcould）と記述する場合、その特定のコンポーネント、機能、構造、又は特徴が含まれることを要求しない。本願明細書又は請求項は、単数（a又はan）の要素を参照する場合、複数の要素のうちの１つのみが存在することを意味しない。本願明細書又は請求項は、「追加の」（additional）要素に言及する場合、１より多い追加要素の存在を排除しない。
【０１１９】
さらに、特定の特徴、構造、機能又は特性は、１又は複数の実施形態において、任意の適切な方法で結合されて良い。例えば、２つの実施形態に関連する特定の特徴、構造、機能又は特性が相互に排他的でない限り、第１の実施形態は第２の実施形態と結合されて良い。
【０１２０】
本開示は本開示の特定の実施形態と関連して記載されたが、そのような実施形態の多くの代替、変更及び変形が、前述の記載を考慮に入れて当業者に明らかである。例えば、他のメモリアーキテクチャ、例えばダイナミックＲＡＭ（Dynamic  RAM）は議論した実施形態を使用して良い。本開示の実施形態は、全てのこのような代替、変更及び変形が添付の請求の範囲の広範な範囲内に包含されることを意図する。
【０１２１】
さらに、集積回路（ＩＣ）チップ及び他のコンポーネントとのよく知られている電力／グランド接続は、提示された図に示される場合もあり、説明及び議論を簡単にするため及び本開示を不明確にしないために図示されない場合がある。さらに、配置は、本開示を不明確にするのを回避するために、及びこのようなブロック図配置の実装に関する詳細が本開示の実施されるプラットフォームに大きく依存する、つまりこのような詳細は当業者の範囲内であるという事実の観点からブロック図の形式で示され得る。本開示の例示的な実施形態を説明するために固有の詳細（例えば、回路）が説明される場合、当業者には、本開示がこれら固有の詳細を有しないで又はそれらの変形を有して実施できることが明らかである。したがって、説明は、限定ではなく説明のためとして考えられるべきである。
【０１２２】
以下の例は、更なる実施形態に関連する。これらの例における詳細は、１又は複数の実施形態のどこでも使用できる。本願明細書に記載の装置の全ての任意的機能は、方法又は処理に関して実装されて良い。
【０１２３】
例えば、装置が提供され、当該装置は、増幅器と、クロック信号に従い前記増幅器から出力されるデータをサンプリングする第１のサンプラセットであって、前記サンプラセットは出力を生成する、第１のサンプラセットと、前記第１のサンプラセットの前記出力を１ホット符号化データに変換する変換器と、を有する。幾つかの実施形態では、当該装置は、前記１ホット符号化データ又は前記１ホット符号化データのサンプリングされたバージョンを受信する複数のパスゲート、を有する。幾つかの実施形態では、当該装置は、前記１ホット符号化データのサンプリングされたバージョンを受信する複数のパスゲートを有する。
【０１２４】
幾つかの実施形態では、前記複数のパスゲートのうちの少なくとも１つのパスゲートは、前記複数のパスゲートのうちの別のパスゲートの出力により制御される。幾つかの実施形態では、当該装置は、前記複数のパスゲートの出力に直接に又は間接に結合される第２のサンプラセットであって、前記第２のサンプラセットは第２の出力を生成する、第２のサンプラセット、を有する。幾つかの実施形態では、当該装置は、前記第２の出力を受信するマルチプレクサと、前記マルチプレクサの出力を遅延させる遅延ユニットと、を有する。
【０１２５】
幾つかの実施形態では、当該装置は、前記遅延ユニットの前記出力を受信する位相検出器、を有する。幾つかの実施形態では、当該装置は、前記位相検出器は、複数ビット位相検出器であり、前記位相検出器の出力は、クロック信号の位相調整の方向及び量を示し、前記クロック信号は、前記第１のサンプラセットに供給される。幾つかの実施形態では、当該装置は、ＣＤＲユニットを有し、前記ＣＤＲは、前記位相検出器の前記出力に結合されるループフィルタと、前記ループフィルタの出力を受信し前記クロック信号を前記第１のサンプラセットに供給するＤＣＯと、を有する。
【０１２６】
幾つかの実施形態では、前記第１のサンプラセットの前記出力は、バイナリ出力であり、前記変換器はバイナリ−１ホットデータ変換器である。幾つかの実施形態では、当該装置は、前記クロック信号の位相を調整して、前記サンプリングされたデータに関連する第１ポストカーソル信号の大きさが、前記サンプリングされたデータに関連する１次カーソルタップの大きさの実質的に半分になるようにする、ＣＤＲを有する。幾つかの実施形態では、前記第１のサンプラセットは、前記データ出力をサンプリングする動作と、前記ＣＤＲの誤り信号を生成する動作との双対演算を実行する。幾つかの実施形態では、当該装置は、前記増幅器の入力に結合される連続時間線形等化器（ＣＴＬＥ）を有する。幾つかの実施形態では、送信側線形等化器（ＴＸＬＥ）は、前記増幅器にデータを提供する。
【０１２７】
別の例では、システムが提供され、当該システムは、メモリと、前記メモリに結合され及び上述の装置による装置を備えるプロセッサと、前記プロセッサが別の装置と通信できるようにする無線インタフェースと、を有する。
【０１２８】
別の例では、装置が提供され、当該装置は、増幅器と、クロック信号に従い前記増幅器から出力されるデータをサンプリングする第１のサンプラセットであって、前記サンプラセットは出力を生成する、第１のサンプラセットと、前記第１のサンプラセットの前記出力を１ホット符号化データに変換する変換器と、前記１ホット符号化データをサンプリングして、サンプリングされた１ホット符号化データ及びその対応する補集合を生成する第２のサンプラセットと、複数のパスゲートであって、前記パスゲートのうちの少なくとも１つは前記１ホット符号化データを受信し、前記パスゲートのうちの別の１つは、前記１ホット符号化データの前記対応する補集合を受信する、複数のパスゲートと、を有する。
【０１２９】
幾つかの実施形態では、当該装置は、前記複数のパスゲートの出力に直接に又は間接に結合される第３のサンプラセットであって、前記第３のサンプラセットは第２の出力を生成する、第３のサンプラセットと、前記第２の出力を受信するマルチプレクサと、前記マルチプレクサの出力を遅延させる遅延ユニットと、を有する。幾つかの実施形態では、当該装置は、前記クロック信号の位相を調整して、前記サンプリングされたデータに関連する第１ポストカーソル信号の大きさが、前記サンプリングされたデータに関連する１次カーソルタップの大きさの実質的に半分になるようにする、ＣＤＲを有する。
【０１３０】
別の例では、システムが提供され、当該システムは、メモリと、前記メモリに結合され及び上述の装置による装置を備えるプロセッサと、前記プロセッサが別の装置と通信できるようにする無線インタフェースと、を有する。
【０１３１】
別の例では、方法が提供され、当該方法は、第１のサンプラセットにより、クロック信号に従い増幅器から出力されるデータをサンプリングするステップであって、前記第１のサンプラセットは出力を生成する、ステップと、前記第１のサンプラセットの前記出力を１ホット符号化データに変換するステップと、を有する。幾つかの実施形態では、当該方法は、複数のパスゲートにより、前記１ホット符号化データ又は前記１ホット符号化データのサンプリングされたバージョンを受信するステップ、を有する。幾つかの実施形態では、当該方法は、複数のパスゲートにより、前記１ホット符号化データのサンプリングされたバージョンを受信するステップ、を有する。幾つかの実施形態では、当該方法は、前記複数のパスゲートのうちの少なくとも１つのパスゲートにより、前記複数のパスゲートのうちの別のパスゲートの出力を制御するステップ、を有する。
【０１３２】
幾つかの実施形態では、当該方法は、第２のサンプラセットにより、前記複数のパスゲートの出力を直接に又は間接に結合するステップであって、前記第２のサンプラセットは第２の出力を生成する、ステップ、を有する。幾つかの実施形態では、当該方法は、マルチプレクサにより、前記第２の出力を受信するステップと、遅延ユニットにより、前記マルチプレクサの出力を遅延させるステップと、を有する。
【０１３３】
別の例では、装置が提供され、当該装置は、クロック信号に従い増幅器から出力されるデータをサンプリングする手段であって、前記サンプリングする手段は出力を生成する、手段と、前記サンプリングする手段の前記出力を１ホット符号化データに変換する手段と、を有する。幾つかの実施形態では、当該装置は、前記１ホット符号化データ又は前記１ホット符号化データのサンプリングされたバージョンを受信する手段、を有する。
【０１３４】
幾つかの実施形態では、当該装置は、前記１ホット符号化データのサンプリングされたバージョンを受信する手段を有する。幾つかの実施形態では、当該装置は、複数のパスゲートのうちの別のパスゲートの出力を制御する手段を有する。幾つかの実施形態では、当該装置は、前記複数のパスゲートの出力を直接に又は間接に結合する手段であって、前記結合する手段は第２の出力を生成する、手段、を有する。
【０１３５】
読者が技術的開示の特性及び主旨を解明できるように、要約が提供される。要旨は請求項の範囲又は意味を限定するために用いられるべきでないことが理解される。ここで、添付の請求項は、各請求項が別個の実施形態として存在するとして、詳細な説明に組み込まれる。
【図１】
2018516469.tif 000004
【図２Ａ】
2018516469.tif 000005
【図２Ｂ】
2018516469.tif 000006
【図２Ｃ】
2018516469.tif 000007
【図３】
2018516469.tif 000008
【図４】
2018516469.tif 000009
【図５】
2018516469.tif 000010
【図６】
2018516469.tif 000011
【図７】
2018516469.tif 000012
【図８】
2018516469.tif 000013
【図９】
2018516469.tif 000014
【図１０】
2018516469.tif 000015
【図１１Ａ】
2018516469.tif 000016
【図１１Ｂ】
2018516469.tif 000017
【図１１Ｃ】
2018516469.tif 000018
【図１１Ｄ】
2018516469.tif 000019
【図１２Ａ】
2018516469.tif 000020
【図１２Ｂ】
2018516469.tif 000021
【図１２Ｃ】
2018516469.tif 000022
【図１２Ｄ】
2018516469.tif 000023
【図１３】
2018516469.tif 000024
【手続補正書】
【提出日】平成29年11月14日(2017.11.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
増幅器と、
クロック信号に従い前記増幅器からのデータ出力をサンプリングする第１のサンプラセットであって、前記サンプラセットは出力を生成する、第１のサンプラセットと、
前記第１のサンプラセットの前記出力を１ホット符号化データに変換する変換器と、
を有する装置。
【請求項２】
前記１ホット符号化データ又は前記１ホット符号化データのサンプリングされたバージョンを受信する複数のパスゲート、を有する請求項１に記載の装置。
【請求項３】
前記１ホット符号化データのサンプリングされたバージョンを受信する複数のパスゲート、を有する請求項１に記載の装置。
【請求項４】
前記複数のパスゲートのうちの少なくとも１つのパスゲートは、前記複数のパスゲートのうちの別のパスゲートの出力により制御される、請求項３に記載の装置。
【請求項５】
前記複数のパスゲートの出力に直接に又は間接に結合される第２のサンプラセットであって、前記第２のサンプラセットは第２の出力を生成する、第２のサンプラセット、を有する請求項３に記載の装置。
【請求項６】
前記第２の出力を受信するマルチプレクサと、
前記マルチプレクサの出力を遅延させる遅延ユニットと、
を有する請求項５に記載の装置。
【請求項７】
前記遅延ユニットの前記出力を受信する位相検出器、を有する請求項６に記載の装置。
【請求項８】
前記位相検出器は、複数ビット位相検出器であり、前記位相検出器の出力は、クロック信号の位相調整の方向及び量を示し、前記クロック信号は、前記第１のサンプラセットに供給される、請求項７に記載の装置。
【請求項９】
クロックデータリカバリ（ＣＤＲ）ユニットを有し、前記ＣＤＲは、
前記位相検出器の前記出力に結合されるループフィルタと、
前記ループフィルタの出力を受信し前記クロック信号を前記第１のサンプラセットに供給するデジタル制御発振器（ＤＣＯ）と、
を有する、請求項７に記載の装置。
【請求項１０】
前記第１のサンプラセットの前記出力は、バイナリ出力であり、前記変換器はバイナリ−１ホットデータ変換器である、請求項１に記載の装置。
【請求項１１】
前記クロック信号の位相を調整して、前記サンプリングされたデータに関連する第１ポストカーソル信号の大きさが、前記サンプリングされたデータに関連する１次カーソルタップの大きさの実質的に半分になるようにする、クロックデータリカバリ（ＣＤＲ）を有する請求項１に記載の装置。
【請求項１２】
前記第１のサンプラセットは、前記データ出力をサンプリングする動作と、前記ＣＤＲの誤り信号を生成する動作との双対演算を実行する、請求項１１に記載の装置。
【請求項１３】
前記増幅器の入力に結合される連続時間線形等化器（ＣＴＬＥ）を有する請求項１に記載の装置。
【請求項１４】
送信側線形等化器（ＴＸＬＥ）は、前記増幅器にデータを提供する、請求項１に記載の装置。
【請求項１５】
メモリと、
前記メモリに結合されるプロセッサであって、前記プロセッサは、請求項１乃至１４のいずれか一項に記載の装置を有する受信機を備える、プロセッサと、
前記プロセッサが別の装置と通信することを可能にする無線インタフェースと、
を有するシステム。
【請求項１６】
増幅器と、
クロック信号に従い前記増幅器から出力されるデータをサンプリングする第１のサンプラセットであって、前記サンプラセットは出力を生成する、第１のサンプラセットと、
前記第１のサンプラセットの前記出力を１ホット符号化データに変換する変換器と、
前記１ホット符号化データをサンプリングして、サンプリングされた１ホット符号化データ及びその対応する補集合を生成する第２のサンプラセットと、
複数のパスゲートであって、前記パスゲートのうちの少なくとも１つは前記１ホット符号化データを受信し、前記パスゲートのうちの別の１つは、前記１ホット符号化データの前記対応する補集合を受信する、複数のパスゲートと、
を有する装置。
【請求項１７】
前記複数のパスゲートの出力に直接に又は間接に結合される第３のサンプラセットであって、前記第３のサンプラセットは第２の出力を生成する、第３のサンプラセットと、
前記第２の出力を受信するマルチプレクサと、
前記マルチプレクサの出力を遅延させる遅延ユニットと、
を有する請求項１６に記載の装置。
【請求項１８】
前記クロック信号の位相を調整して、前記サンプリングされたデータに関連する第１ポストカーソル信号の大きさが、前記サンプリングされたデータに関連する１次カーソルタップの大きさの実質的に半分になるようにする、クロックデータリカバリ（ＣＤＲ）を有する請求項１６に記載の装置。
【請求項１９】
第１のサンプラセットにより、クロック信号に従い増幅器から出力されるデータをサンプリングするステップであって、前記第１のサンプラセットは出力を生成する、ステップと、
前記第１のサンプラセットの前記出力を１ホット符号化データに変換するステップと、
を有する方法。
【請求項２０】
複数のパスゲートにより、前記１ホット符号化データ又は前記１ホット符号化データのサンプリングされたバージョンを受信するステップ、を有する請求項１９に記載の方法。
【請求項２１】
第１のサンプラセットにより、クロック信号に従い増幅器から出力されるデータをサンプリングする手段であって、前記第１のサンプラセットは出力を生成する、手段と、
前記第１のサンプラセットの前記出力を１ホット符号化データに変換する手段と、
を有する装置。
【請求項２２】
複数のパスゲートにより、前記１ホット符号化データ又は前記１ホット符号化データのサンプリングされたバージョンを受信する手段、を有する請求項２１に記載の装置。
【国際調査報告】
2018516469.tif 000025
2018516469.tif 000026