(57)【要約】  本発明は、デジタル化すべきアナログ入力信号（Ｖｉｎ）を表す一連の２値サンプル（ＢＳ（ｋ））を供給するのに適したシグマ−デルタ変調器を備えたシグマ−デルタ変換器であって、変調器の少なくとも１つの内部アナログ信号が第１の所定の法則（ｆ）に従って可変な係数で重み付けされる、シグマ−デルタ変換器に関する。
2018509829.tif 000002
【特許請求の範囲】
【請求項１】
デジタル化すべきアナログ入力信号（Ｖｉｎ）を表す一連の２値サンプル（ＢＳ（ｋ））を供給するのに適したシグマ−デルタ変調器を備えたシグマ−デルタ変換器であって、一連の２値サンプルの１つの２値サンプルの受渡は、変調器の動作のサイクルが完了した時に実行され、変換フェーズは、デジタル変換器出力値（Ｓｄ）を作り出すために必要な数（ＯＳＲ）のサイクルを含み、変調器は、アナログ入力信号（Ｖｉｎ）から導かれる内部アナログ信号を受け取る少なくとも１つのアナログフィルタ（Ｉａ１、Ｉａ２、Ｉａ３、Ｉａ４）を備え、所与のサイクル（ｋ）における内部アナログ信号のアナログフィルタへの寄与は、前のサイクル（ｋ−１）における内部アナログ信号のアナログフィルタへの寄与より小さく、異なるサイクルへの寄与は、変換フェーズにおけるサイクルのランク（ｋ）に応じて予め決定された第１の法則（ｆ（ｋ））によって支配される、シグマ−デルタ変換器。
【請求項２】
少なくとも１つのアナログフィルタは、積分器（Ｉａ１、Ｉａ２、Ｉａ３、Ｉａ４）である、請求項１に記載の変換器。
【請求項３】
変調器から出力された２値サンプル（ＢＳ（ｋ））を処理するのに適したデジタルフィルタをさらに備え、デジタルフィルタは、所与のサイクル（ｋ）における内部デジタル信号のデジタルフィルタへの寄与が前のサイクル（ｋ−１）における内部デジタル信号のデジタルフィルタへの寄与より小さい、内部デジタル信号を受け取り、異なるサイクルへの寄与は、サイクルのランク（ｋ）に応じて予め決定された第２の法則によって支配される、請求項１または２に記載の変換器。
【請求項４】
アナログフィルタおよびデジタルフィルタは、同じタイプである、請求項３に記載の変換器。
【請求項５】
第１の所定の法則（ｆ（ｋ））および第２の所定の法則は、同一である、請求項３または４に記載の変換器。
【請求項６】
シグマ−デルタ変調器は、アナログ積分回路（１０１）と、１ビットアナログ−デジタル変換器（１０３）と、フィードバックループとを備え、変調器の前記少なくとも１つの内部アナログ信号は、アナログ積分回路（１０１）の内部信号である、請求項１から５のいずれか一項に記載の変換器。
【請求項７】
アナログ積分回路（１０１）は、いくつかのカスケード接続されたアナログフィルタ（Ｉａ１、Ｉａ２、Ｉａ３、Ｉａ４）を備える、請求項６に記載の変換器。
【請求項８】
１ビットアナログ−デジタル変換器（１０３）は、比較器（２０１）を備え、
デジタル化すべきアナログ入力信号（Ｖｉｎ）は、アナログ積分回路（１０１）の入力ノード（Ａ１）に印加され、
定電位（Ｒ）は、比較器（２０１）の比較閾値電位の印加のノードに印加される、
請求項６または７に記載の変換器。
【請求項９】
１ビットアナログ−デジタル変換器（１０３）は、比較器（２０１）を備え、
デジタル化すべきアナログ入力信号（Ｖｉｎ）は、比較器（２０１）の比較閾値電位の印加のノードに印加され、
定電位（Ｒ）は、アナログ積分回路（１０１）の入力ノード（Ａ１）に印加される、
請求項６または７に記載の変換器。
【請求項１０】
第１の所定の法則（ｆ（ｋ））は、変調器で加算または減算されるアナログ信号のすべてが第１の法則（ｆ（ｋ））に関して同じスケールになるように、変調器の１つまたは複数の内部アナログ信号に適用され、すなわち、アナログ信号は、アナログ入力信号（Ｖｉｎ）の所与の振幅のランクに対してまったく同一の振幅のランクの中で変化することができる、請求項１から９のいずれか一項に記載の変換器。
【請求項１１】
デジタルフィルタは、少なくとも１つのデジタル積分器（Ｉｎ３）を備え、デジタルフィルタの前記少なくとも１つの内部デジタル信号は、少なくとも１つのデジタル積分器（Ｉｎ３）のうちの１つの入力信号である、請求項３または請求項３に従属する請求項４から１０のいずれか一項に記載の変換器。
【請求項１２】
デジタルフィルタは、いくつかのカスケード接続されたデジタル積分器（Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎ４）を備える、請求項３または請求項３に従属する請求項４から１１のいずれか一項に記載の変換器。
【請求項１３】
第１の法則（ｆ）は、サイクルのランク（ｋ）に応じて減少する指数法則である、請求項１から１２のいずれか一項に記載の変換器。
【請求項１４】
第１の法則（ｆ（ｋ））は、変換フェーズの第１の部分の間は定数であり、変換フェーズの第２の部分の間はサイクルのランク（ｋ）に応じて指数関数的に減少する、請求項１から１２のいずれか一項に記載の変換器。
【請求項１５】
第１の法則（ｆ（ｋ））は、変換フェーズの第３の部分の間は一定である、請求項１４に記載の変換器。
【請求項１６】
アナログ入力信号（Ｖｉｎ）は、変調器の入力において係数で重み付けされ、係数は、変換フェーズの第１の部分の間は非ゼロであり、係数がゼロである変換フェーズの第２の部分が後に続く、請求項１から１５のいずれか一項に記載の変換器。
【請求項１７】
第１の法則（ｆ）は、変換フェーズの間に所定の規則に従って動的に修正される、請求項１から１６のいずれか一項に記載の変換器。
【請求項１８】
第１の法則（ｆ）は、シグマ−デルタ変調器において、およびデジタルフィルタにおいて、サイクルの数を単位としたフェーズシフトで適用される、請求項４または請求項４に従属する請求項５から１７のいずれか一項に記載の変換器。
【請求項１９】
少なくとも２つの別個の法則（ｆ１、ｆ２）が変調器の別個の内部アナログ信号に適用される、請求項１から１８のいずれか一項に記載の変換器。
【請求項２０】
変調器において、第１の可変法則（ｆ）は、変換フェーズの間に可変静電容量（Ｃ）を変化させることによって適用される、請求項１から１９のいずれか一項に記載の変換器。
【請求項２１】
前記可変静電容量（Ｃ）は、並列に結合された複数の切替可能な静電容量（ＣＰ１、ＣＰ２、．．．、ＣＰ５）を備え、切替可能な静電容量の値は、基本静電容量値から二分法により取得される値にそれぞれ対応し、切替可能な静電容量の値の総和は、基本静電容量の値に等しい、請求項２０に記載の変換器。
【請求項２２】
サイクルのランクｋに応じている可変重み付け係数βｋを適用する、アナログフィルタが受け取る内部アナログ信号に対する重み付けデバイス（Ｃ１からＣ４、ＣＰ１からＣＰ７）を、フィルタの入力において備え、変換フェーズの間に、少なくとも２つの別個の係数βｋ−１およびβｋがランクｋ−１およびｋの２つの連続したサイクルに対してそれぞれ適用され、βｋ−１＞βｋである、請求項１から２１のいずれか一項に記載の変換器。
【請求項２３】
可変重み付け係数βｋは、サイクルのランクｋとともに減少する、請求項２２に記載の変換器。
【請求項２４】
前記少なくとも１つのアナログ積分フィルタは、サイクルｋにおいて受け取ったアナログ信号の値と、サイクルｋ−１において取得したアナログフィルタの出力信号の係数αによる乗算に対応するフィルタの内部信号との間に加算器を備えた理論的な回路と等価であり、変換フェーズの間に、１より厳密に大きい係数αの少なくとも１つの値が少なくとも１つのサイクルに対して適用される、請求項２に従属する請求項１から２３のいずれか一項に記載の変換器。
【請求項２５】
係数αは、サイクルのランクｋとともに増加する、請求項２４に記載の変換器。
【請求項２６】
変換フェーズの間に、動作の次のシーケンス、すなわち
Ｎは１より大きくかつ変換器からのデジタル出力値（Ｓｄ）を作り出すために必要なサイクルの数ＯＳＲより小さい、Ｎ個のサイクルに対して、初期サイクルの後に、漸減的可変重み付け係数βｋが内部アナログ信号に適用されることと、
Ｍ＋ＮがＯＳＲ以下であるようにＭは１以上でかつ数ＯＳＲより小さい、Ｍ個の後続のサイクルに対して、アナログフィルタの係数αは厳密に１より大きいことと、
が、少なくとも一度適用されるように構成された、請求項２２または２４に記載の変換器。
【請求項２７】
Ｍは１に等しく、アナログフィルタの係数αは、サイクルＮにおいて適用される重み付け係数βＮの逆数以上の値をとり、したがって、アナログフィルタの出力信号は、再び初期サイクルにおける変動の振幅に対応する変動の振幅を有し、係数αは、Ｎ＋１サイクルの終わりにリセットされて初期サイクルにおける係数αの値に戻る、請求項２６に記載の変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ−デジタル変換器の分野に関し、より具体的には、シグマ−デルタ変換器に関する。
【背景技術】
【０００２】
シグマ−デルタ変換器は、通常、シグマ−デルタ変調器およびデジタルフィルタを備える。デジタル化すべきアナログ信号は、変調器への入力として印加され、変調器によって、オーバサンプリング周波数と呼ばれる、（入力信号の最大周波数と比べて）比較的高い周波数でサンプリングされる。変調器は、オーバサンプリング周波数で、アナログ入力信号を表す２値サンプルを作り出す。シグマ−デルタ変調器からの出力ビットストリームは、デジタルフィルタによって処理され、デジタルフィルタは、入力信号を表すＮビットデジタル値（Ｎはシグマ−デルタ変換器の量子化分解能である）を出力ビットストリームから抽出する。Ｎビットデジタル出力値を作り出すために必要な２値サンプルの数（すなわちオーバサンプリング周期の数）は、頭字語「オーバサンプリング比（Ｏｖｅｒ  Ｓａｍｐｌｉｎｇ  Ｒａｔｉｏ）」から、頭字語ＯＳＲで指定される。
【０００３】
シグマ−デルタ変調器は、通常、少なくとも、アナログ積分回路、１ビットアナログ−デジタル変換器、１ビットデジタル−アナログ変換器、および減算器を備えたループからなる。アナログ入力信号は、積分回路の入力に印加され、積分回路はオーバサンプリング周波数でアナログ入力信号をサンプリングし、入力信号とアナログフィードバック信号との差分を表すアナログサンプルを、この同じ周波数で、供給する。積分回路からのアナログ出力サンプルは、１ビットアナログ−デジタル変換器（通常、比較器）によってデジタル化される。２値サンプルは、変調器の出力信号からこのように取得される。これらの２値サンプルは、別の場所で１ビットデジタル−アナログ変換器によってアナログサンプルに変換され、変調器のフィードバック信号を形成するアナログ信号がしたがって取得される。アナログ積分回路は、単一のアナログ積分器、またはいくつかのカスケード接続されたアナログ積分器を備えることができる。それは、１つまたは複数の減算器、１つまたは複数の加算器、および／または１つまたは複数の重み付け係数を同様に備えることができる。アナログ積分器の数ｐは、一般に、シグマ−デルタ変調器の次数を定義する。変調器の次数ｐが高いほど、（同一の量子化ノイズレベルであるとすると）Ｎビットのデジタル出力値を取得するために必要なサンプルの数ＯＳＲをより低減させることができる。他方、シグマ−デルタ変調器は、その次数が高い（安定化が難しい）とき、作り出すためにいっそう複雑である。
【０００４】
デジタルフィルタは、（一般に、少なくとも変調器に存在するアナログ積分器と同数の）１つまたは複数のデジタル積分器、例えばカウンタを、変調器の構造に応じて備え、シグマ−デルタ変調器によって作り出されたビットストリームから有用な情報を抽出するように意図されたフィルタリング機能を実行する。より具体的には、シグマ−デルタ変調器は、その信号伝達関数ＳＴＦを介して有用な信号をフォーマットし、そのノイズ伝達関数ＮＴＦを介して量子化ノイズをフォーマットする。ＳＴＦは、デジタル化すべきアナログ入力信号を変調器の出力信号に結合する伝達関数であり、ＮＴＦは、変調器の１ビットアナログ−デジタル変換器によってもたらされた量子化ノイズを変調器の出力信号に結合する伝達関数である。ＮＴＦは、量子化ノイズを（信号が位置している）目的の帯域の外側へ押しのけることを可能にする。デジタルフィルタは、ＮＴＦによる量子化ノイズの減衰が高い（すなわち、信号が位置している）周波数帯域の信号を抽出するように設計される。信号伝達関数ＳＴＦは、一般に、１に等しく、ノイズ伝達関数ＮＴＦは、例えば、次数ｐの変調器に対して、ＮＴＦ（ｚ）＝（１−ｚ−１）ｐで表現される。
【０００５】
既存のシグマ−デルタ変換器のある特定の実施態様を少なくとも部分的に改善する必要がある。
【発明の概要】
【課題を解決するための手段】
【０００６】
したがって、一実施形態は、デジタル化すべきアナログ入力信号を表す一連の２値サンプルを供給するのに適したシグマ−デルタ変調器を備えたシグマ−デルタ変換器であって、一連の２値サンプルの１つの２値サンプルの受渡は、変調器の動作のサイクルが完了した時に実行され、変換フェーズは、デジタル変換器出力値を作り出すために必要な数のサイクルを含み、変調器は、アナログ入力信号から導かれる内部アナログ信号を受け取る少なくとも１つのアナログフィルタを備え、所与のサイクルにおける内部アナログ信号のアナログフィルタへの寄与は、前のサイクルにおける内部アナログ信号のアナログフィルタへの寄与より小さく、異なるサイクルへの寄与は、変換フェーズにおけるサイクルのランクに応じて予め決定された第１の法則によって支配される、シグマ−デルタ変換器を提供する。
【０００７】
アナログフィルタは、異なるタイプ、例えば、高域通過、低域通過、帯域通過または積分器とすることができる。
【０００８】
一実施形態によれば、変換器は、変調器から出力された２値サンプルを処理するのに適したデジタルフィルタをさらに備え、デジタルフィルタは、所与のサイクルにおける内部デジタル信号のデジタルフィルタへの寄与が前のサイクルにおける内部デジタル信号のデジタルフィルタへの寄与より小さい、内部デジタル信号を受け取り、異なるサイクルへの寄与は、サイクルのランクに応じて予め決定された第２の法則によって支配される。
【０００９】
アナログフィルタおよびデジタルフィルタは、有利には同じタイプである。
【００１０】
一実施形態によれば、第１の所定の法則および第２の所定の法則は、同一である。
【００１１】
一実施形態によれば、シグマ−デルタ変調器は、アナログ積分回路と、１ビットアナログ−デジタル変換器と、フィードバックループとを備え、変調器の内部アナログ信号は、アナログ積分回路の内部信号である。
【００１２】
一実施形態によれば、アナログ積分回路は、いくつかのカスケード接続されたアナログフィルタを備える。
【００１３】
一実施形態によれば、１ビットアナログ−デジタル変換器は、比較器を備え、デジタル化すべきアナログ入力信号は、アナログ積分回路の入力ノードに印加され、定電位は、比較器の比較閾値電位の印加のノードに印加される。
【００１４】
一実施形態によれば、１ビットアナログ−デジタル変換器は、比較器を備え、デジタル化すべきアナログ入力信号は、比較器の比較閾値電位の印加のノードに印加され、定電位は、アナログ積分回路の入力ノードに印加される。
【００１５】
一実施形態によれば、第１の所定の可変法則は、変調器で加算または減算されるすべてのアナログ信号が第１の法則に関して同じスケールになるように、変調器の１つまたは複数の内部アナログ信号に適用される。換言すれば、アナログ信号は、アナログ入力信号の所与の振幅のランクに対してまったく同一の振幅のランクの中で変化することができる。
【００１６】
一実施形態によれば、デジタルフィルタは、少なくとも１つのデジタル積分器を備え、デジタルフィルタの内部デジタル信号は、少なくとも１つのデジタル積分器のうちの１つの入力信号である。
【００１７】
一実施形態によれば、デジタルフィルタは、いくつかのカスケード接続されたデジタル積分器を備える。
【００１８】
一実施形態によれば、第１の法則は、変換器によるアナログ入力信号のデジタル出力信号への変換のフェーズの間に、少なくとも１つの減少のフェーズを含む。
【００１９】
一実施形態によれば、第１の法則は、サイクルのランクに応じて減少する指数法則である。
【００２０】
一実施形態によれば、第１の法則は、変換フェーズの第１の部分の間は一定であり、変換フェーズの第２の部分の間はサイクルのランクに応じて指数関数的に減少する。
【００２１】
一実施形態によれば、第１の法則は、変換フェーズの第３の部分の間は一定である。
【００２２】
一実施形態によれば、アナログ入力信号は、変調器の入力において係数で重み付けされ、係数は、変換フェーズの第１の部分の間は非ゼロであり、係数がゼロである変換フェーズの第２の部分が後に続く。
【００２３】
一実施形態によれば、第１の法則は、変換フェーズの間に所定の規則に従って動的に修正される。
【００２４】
一実施形態によれば、第１の法則は、シグマ−デルタ変調器において、およびデジタルフィルタにおいて、サイクルの数を単位としたフェーズシフトで適用される。
【００２５】
一実施形態によれば、少なくとも２つの別個の法則が変調器の別個の内部アナログ信号に適用される。
【００２６】
一実施形態によれば、変調器において、第１の可変法則は、変換フェーズの間に可変静電容量を変化させることによって適用される。
【００２７】
一実施形態によれば、可変静電容量は、並列に結合された複数の切替可能な静電容量を備え、切替可能な静電容量の値は、基本静電容量値から二分法により取得される値にそれぞれ対応し、切替可能な静電容量の値の総和は、基本静電容量の値に等しい。
【００２８】
一実施形態によれば、変換器は、サイクルのランクｋに応じている可変重み付け係数βｋを適用する、アナログフィルタが受け取る内部アナログ信号に対する重み付けデバイスを、フィルタの入力において備える。変換フェーズの間に、少なくとも２つの別個の係数βｋ−１およびβｋがランクｋ−１およびｋの２つの連続したサイクルに対してそれぞれ適用され、βｋ−１＞βｋである。
【００２９】
一実施形態によれば、可変重み付け係数βｋは、サイクルのランクｋとともに減少する。
【００３０】
一実施形態によれば、前記少なくとも１つのアナログ積分フィルタは、サイクルｋにおいて受け取ったアナログ信号の値と、サイクルｋ−１において取得したアナログフィルタの出力信号の係数αによる乗算に対応するフィルタの内部信号との間に加算器を備えた理論的な回路と等価である。変換フェーズの間に、１より厳密に大きい係数αの少なくとも１つの値が少なくとも１つのサイクルに対して適用される。
【００３１】
一実施形態によれば、係数αは、サイクルのランクｋとともに増加する。
【００３２】
一実施形態によれば、変換器は、変換フェーズの間に、動作の次のシーケンス、すなわち
Ｎは１より大きくかつ変換器からのデジタル出力値を作り出すために必要なサイクルの数ＯＳＲより小さい、Ｎ個のサイクルに対して、初期サイクルの後に、漸減的可変重み付け係数βｋが内部アナログ信号に適用されることと、
Ｍ＋ＮがＯＳＲ以下であるようにＭは１以上でかつ数ＯＳＲより小さい、Ｍ個の後続のサイクルに対して、アナログフィルタの係数αは厳密に１より大きいことと、
が少なくとも一度適用されるように構成される。
【００３３】
一実施形態によれば、Ｍは１に等しく、アナログフィルタの係数αは、サイクルＮにおいて適用される重み付け係数βＮの逆数以上の値をとり、したがって、アナログフィルタの出力信号は、再び初期サイクルにおける変動の振幅に対応する変動の振幅を有し、係数αは、Ｎ＋１サイクルの終わりにリセットされて初期サイクルにおける係数αの値に戻る。
【００３４】
これらの特徴および利点、その他については、付属する図に関連して非限定的に与えられる特定の実施形態の以下の説明で詳細に解説する。
【図面の簡単な説明】
【００３５】
【図１Ａ】シグマ−デルタ変換器の例をブロック形式で例示する。
【図１Ｂ】シグマ−デルタ変換器の例をブロック形式で例示する。
【図２】図１Ａのシグマ−デルタ変調器の例示的な実施形態の詳細な電気回路図である。
【図３】図２の変調器の制御信号の、時間に応じての推移を例示するタイミング図である。
【図４】図１〜図３に関連して説明されるタイプのシグマ−デルタ変換器における、ＯＳＲに応じての、直線性およびノイズの推移を例示する図表である。
【図５Ａ】シグマ−デルタ変換器の一実施形態の例をブロック形式で例示する。
【図５Ｂ】シグマ−デルタ変換器の一実施形態の例をブロック形式で例示する。
【図６】図５Ａおよび図５Ｂに関連して説明されるタイプのシグマ−デルタ変換器における、ＯＳＲに応じての、直線性およびノイズの推移を例示する図表である。
【図７】図５Ａおよび図５Ｂに関連して説明されるタイプの別の例示的なシグマ−デルタ変換器における、ＯＳＲに応じての、直線性およびノイズの推移を例示する図表である。
【図８】図５Ａおよび図５Ｂに関連して説明されるタイプの別の例示的なシグマ−デルタ変換器における、ＯＳＲに応じての、直線性およびノイズの推移を例示する図表である。
【図９】シグマ−デルタ変換器の一実施形態の別の例をブロック形式で例示する。
【図１０】シグマ−デルタ変換器の一実施形態の別の例をブロック形式で例示する。
【図１１】図１０のシグマ−デルタ変換器の挙動を例示する図表である。
【図１２】シグマ−デルタ変調器の重み付け係数を動的に変化させることを可能にする回路の例示的な実施形態の電気回路図である。
【図１３】次数１のシグマ−デルタ変換器の一実施形態の別の例をブロック形式で例示する。
【図１４】図１３の例示的な実施形態で実装され得るアナログフィルタの例示的な実施形態を例示する。
【図１５ａ】図１３の変換器の変調器に適用される係数の、時間に応じての推移を、タイミング図の形式で例示する。
【図１５ｂ】図１３の変換器の変調器に適用される係数の、時間に応じての推移を、タイミング図の形式で例示する。
【図１６】図１３の例を１より大きい次数の変換器に一般化したものをブロック形式で例示する。
【発明を実施するための形態】
【００３６】
同じ要素は、異なる図において同じ参照符号で指定されている。明確化のために、説明される実施形態の理解のために有用な要素だけが図示され、詳述されている。特に、説明されるシグマ−デルタ変換器のデジタルフィルタの製造の詳細は図示されておらず、これらのフィルタの製造は、本明細書を読むにあたって当業者の範囲内である。
【００３７】
図１Ａおよび図１Ｂは、４次シグマ−デルタ変換器の例をブロック形式で例示する。より具体的には、図１Ａは変換器のシグマ−デルタ変調器を表し、図１Ｂは変換器のデジタルフィルタを表す。
【００３８】
図１Ａのシグマ−デルタ変調器は、デジタル化すべきアナログ入力信号Ｖｉｎを受け取るように意図された入力端子Ａ１と、信号Ｖｉｎを表す一連の２値サンプルＢＳを供給するように意図された出力端子Ａ２とを備える。簡略化のために、ここでは、デジタル化すべきアナログ入力信号は、Ｎビットのデジタル出力値を作り出すために必要とされる時間、すなわち、ＴＯＳＲを変換器のオーバサンプリング周期として、ＯＳＲ＊ＴＯＳＲを通じて一定であると考えられる。しかしながら、以下に説明される実施形態は、この特定の場合に限定せず、可変アナログ信号の変換に適合させることができる。
【００３９】
図１Ａの変調器は、信号Ｖｉｎの印加のための端子Ａ１に接続された第１の入力と、１ビットアナログ−デジタル変換回路１０３、例えば１ビット比較器の入力に結合された出力Ａ３とを備えた、アナログ積分回路１０１を備える。変換器１０３の出力は、変調器の出力Ａ２に接続され、フィードバックループによって積分回路１０１の第２の入力Ａ４に同様に結合されている。図示された例で、変調器の入力信号Ｖｉｎおよび出力信号ＢＳは正規化されていると考えられ、すなわち、２値信号ＢＳの値０は、アナログ信号Ｖｉｎがとり得る最小値に等しい電圧レベルに対応し、信号ＢＳの値１は、信号Ｖｉｎがとり得る最大値に等しい電圧レベルに対応する。したがって、図示された例で、フィードバックループは端子Ａ２を端子Ａ４に結合する単純な導電性トラックであり、フィードバック信号は直接的に信号ＢＳである。出力２値信号ＢＳが入力信号Ｖｉｎと同じスケールでない場合、フィードバックループは、端子Ａ２と端子Ａ４との間に１ビットデジタル−アナログ変換器を含むことができ、フィードバック信号は、そのとき１ビットデジタル−アナログ変換器の出力信号である。
【００４０】
ｋを１からＯＳＲまで動く整数として、入力信号Ｖｉｎをデジタル値へ変換するフェーズの持続時間ＴＯＳＲの各サイクルｋにおいて、積分回路１０１は、入力信号のアナログサンプルＶｉｎ（ｋ）をとり、変調器は、１ビットアナログ−デジタル変換器１０３の出力において、出力信号の２値サンプルＢＳ（ｋ）を供給する。
【００４１】
図１Ａの例で、積分回路１０１は、４個のカスケード接続されたアナログ積分器Ｉａ１、Ｉａ２、Ｉａ３およびＩａ４、ならびに加算回路Σを備える。各積分器は、入力および出力を備え、例えば、ｚ／（ｚ−１）伝達関数を有し、すなわち、各サイクルにおいて、積分された信号、または積分器の出力信号は、積分器の入力において印加される信号の値だけ増加される。
【００４２】
図示された例で、積分器Ｉａ１は、その入力で、係数ｂ１で重み付けされた入力信号Ｖｉｎ（ｋ）と、係数ａ１で重み付けされたフィードバック信号ＢＳ（ｋ−１）との差分に等しい信号を受け取る。積分器Ｉａ２は、その入力で、係数ｃ１で重み付けされた、積分器Ｉａ１の出力信号に等しい信号を受け取る。積分器Ｉａ３は、その入力で、係数ｃ２で重み付けされた、積分器Ｉａ２の出力信号に等しい信号を受け取る。積分器Ｉａ４は、その入力で、係数ｃ３で重み付けされた、積分器Ｉａ３の出力信号に等しい信号を受け取る。加算回路は、係数ｂ５で重み付けされた入力信号Ｖｉｎ（ｋ）と、係数ｃ７、ｃ６、ｃ５およびｃ４でそれぞれ重み付けされた、積分器Ｉａ１、Ｉａ２、Ｉａ３およびＩａ４の出力信号とを加算する。加算回路Σの出力は、回路１０１の出力端子Ａ３に接続されている。
【００４３】
シグマ−デルタ変調器の多数の変形アーキテクチャを想定することができる。一般に、説明される実施形態は、１以上の次数ｐのシグマ−デルタ変調器に適用され、このシグマ−デルタ変調器で、ｊを１からｐまで動く整数として、ｐ個のアナログ積分器Ｉａｊの各々は、係数ｂｊで重み付けされた入力信号Ｖｉｎ（ｋ）と係数ａｊで重み付けされたフィードバック信号ＢＳ（ｋ−１）との差分に等しい信号をアナログ積分器Ｉａｊの入力で受け取り、積分器Ｉａｊのランクｊが１より大きい場合には、係数ｃｊ−１で重み付けされた前のランクの変調器Ｉａｊ−１の出力信号がこの差分に加算される。加算回路Σは、係数ｂｐ＋１で重み付けされた入力信号Ｖｉｎ（ｋ）、係数ｃｐで重み付けされた、ランクｐの積分器Ｉａｐの出力信号、および、ｐが１より大きい場合、ｌを１からｐ−１まで動く整数として、係数ｃｐ＋ｌでそれぞれ重み付けされた、ランクｐ−ｌの積分器の１つまたは複数の出力信号を加算する。上述の係数の一部はゼロとすることができる。例えば、図１の４次変調器で、係数ｂ２、ｂ３、ｂ４、ａ２、ａ３およびａ４は、ゼロである。説明される実施形態は、具体的な重み付け係数を通して、アナログ積分器の出力から上流のアナログ積分器の入力への１つまたは複数のアナログ反転フィードバックをさらに含む、および／または、具体的な重み付け係数を通して、ランクｉの積分器の出力がｉ＋２以上のランクの下流の積分器の入力に加算される、変調器に同様に適用され得ることに留意されたい。さらに、回路１０１の異なる段階の間に、および／または回路１０１と変換器１０３との間に、遅延がもたらされることがある。
【００４４】
シグマ−デルタ変換器のデジタルフィルタは、一般に、１つのデジタル積分器、またはいくつかのカスケード接続されたデジタル積分器を備える。好ましくは、ｐ次のシグマ−デルタ変調器は、ｐ以上の数のデジタル積分器を備えたデジタルフィルタと関連付けられる。図１Ｂの例で、デジタルフィルタは、４個のカスケード接続されたデジタル積分器Ｉｎ１、Ｉｎ２、Ｉｎ３およびＩｎ４を備える。各デジタル積分器、例えばカウンタは、入力および出力を備え、各サイクルにおいて、積分された信号、または積分器の出力信号は、積分器の入力において印加される信号の値だけ増加される。第１の積分器Ｉｎ１は、その入力で図１Ａのシグマ−デルタ変調器の出力２値信号ＢＳを受け取り、第２の積分器Ｉｎ２は、その入力で積分器Ｉｎ１からの出力デジタル信号を受け取り、第３の積分器Ｉｎ３は、その入力で積分器Ｉｎ２からの出力デジタル信号を受け取り、第４の積分器Ｉｎ４は、その入力で積分器Ｉｎ３からの出力デジタル信号を受け取る。図１Ｂのフィルタは、シグマ−デルタ変調器によって作り出されたビットストリームから有用な情報を抽出するように意図された、低域通過型の機能を実行する。より一般的には、デジタルフィルタは、ＮＴＦの減衰が最も大きい周波数において信号を抽出する。このように、変調器の構造に応じて、デジタルフィルタは、低域通過機能、帯域通過機能、または高域通過機能を実行することができる。
【００４５】
シグマ−デルタ変調器のオーバサンプリング周波数でデジタル積分が実行される。図示された例で、４個のデジタル積分器Ｉｎｊは、周波数１／ＴＯＳＲの、同じ制御信号Φｃｏｍｐ＿ｄによって同時に制御される。最後のデジタル積分器Ｉｎ４の出力は、Ｎをシグマ−デルタ変換器の分解能に対応する１より大きい整数として、積分器Ｉｎ４によって供給される信号をＮビットのデジタル符号に変換することを機能とする、正規化ブロック１０５に結合されている。一例として、ブロック１０５は、受け取った信号を、例えばこの信号が信号Ｖｉｎに許容される最大値に対してとるはずである値に等しい、基準値で除算し、Ｎビットで量子化された除算の結果を表す出力値Ｓｄを変換器の出力端子Ａ５上に供給する。
【００４６】
デジタルフィルタの多岐にわたる変形アーキテクチャを想定することができる。特に、デジタルフィルタのトポロジは、シグマ−デルタ変調器のトポロジに近づくように修正することができる。例えば、図１Ｂの例のように正規化回路１０５の入力で最後のデジタル積分器Ｉｎ４からの出力信号だけを受け取る代わりに、正規化回路１０５は、４個の積分器Ｉｎ１、Ｉｎ２、Ｉｎ３およびＩｎ４からの出力信号の総和に等しい信号を受け取ることができる。さらに、シグマ−デルタ変調器のトポロジに、よりいっそう近づけるために、デジタルフィルタの内部デジタル信号は、変調器のものと同一の係数で重み付けすることができる。
【００４７】
図２は、図１Ａのシグマ−デルタ変調器の例示的な（非限定的な）実施形態を例示する、詳細な電気回路図である。
【００４８】
図２の例で、各積分器Ｉａｊは、積分器静電容量Ｃｉｊによって入力が出力に結合されている、演算増幅器ＡＯを備える。演算増幅器の入力および出力は、積分器の入力および出力をそれぞれ形成する。各積分器Ｉａｊは、その積分静電容量Ｃｉｊと並列に、信号Φｒによって制御されるリセットスイッチをさらに備える。以下、本説明において、簡潔にするために、変調器のスイッチは、それらのそれぞれの制御信号と同じ参照符号で指定される。
【００４９】
積分器Ｉａ１、Ｉａ２、Ｉａ３およびＩａ４の出力は、第１、第２、第３および第４のスイッチΦ１ｄによって、静電容量Ｃｏ１の第１の電極、静電容量Ｃｏ２の第１の電極、静電容量Ｃｏ３の第１の電極および静電容量Ｃｏ４の第１の電極にそれぞれ結合されている。加えて、コンデンサＣｏ１、Ｃｏ２、Ｃｏ３およびＣｏ４の第１の電極は、第１、第２、第３および第４のスイッチΦ２ｄによってそれぞれ、例えばフィードバックデジタル−アナログ変換器の高出力値ＤＡＣｕｐと低出力値ＤＡＣｄｎとの間の平均電位に等しい、基準電位の印加のためのノードＲに結合されている。コンデンサＣｏ１、Ｃｏ２およびＣｏ３の第２の電極は、第１、第２および第３のスイッチΦ１によって、それぞれノードＲに結合されている。さらに、コンデンサＣｏ１、Ｃｏ２およびＣｏ３の第２の電極は、第１、第２および第３のスイッチΦ２によって、積分器Ｉａ２の入力、積分器Ｉａ３の入力、および積分器Ｉａ４の入力にそれぞれ結合されている。静電容量Ｃｏ４の第２の電極は、第４のスイッチΦ２によってノードＲに結合され、アナログ−デジタル変換器１０３の入力Ａ３に同様に接続されている。
【００５０】
図２の変調器は、第１の電極が第５のスイッチΦ１ｄによって入力信号Ｖｉｎの印加のための端子Ａ１に結合され、第２の電極が第５のスイッチΦ２によって積分器Ｉａ１の入力に結合されている、静電容量Ｃｓ１をさらに備える。静電容量Ｃｓ１の第２の電極は、第４のスイッチΦ１によってノードＲに同様に接続されている。加えて、静電容量Ｃｓ１の第１の電極は、スイッチΦｄａｃによって電位ＤＡＣｕｐの印加のためのノードに結合され、スイッチΦｄａｃｂａｒによって電位ＤＡＣｕｐより低い電位ＤＡＣｄｎの印加のためのノードに結合されている。
【００５１】
入力信号Ｖｉｎの印加のための端子Ａ１は、第６のスイッチΦ１ｄによって静電容量Ｃｓ５の第１の電極に同様に結合されている。静電容量Ｃｓ５の第１の電極は、第５のスイッチΦ２ｄによってノードＲに同様に結合されている。静電容量Ｃｓ５の第２の電極は、アナログ−デジタル変換器１０３の入力ノードＡ３に接続されている。
【００５２】
加えて、コンデンサＣｏ１、Ｃｏ２およびＣｏ３の第１の電極は、コンデンサＣｆｆ１、Ｃｆｆ２およびＣｆｆ３によって、それぞれアナログ−デジタル変換器１０３の入力ノードに結合されている。
【００５３】
この例で、１ビットアナログ−デジタル変換器１０３は、比較器２０１およびフリップフロップ２０３を備える。比較器２０１の入力は、変換器１０３の入力を形成する。比較器２０１の出力は、フリップフロップ２０３の入力に接続されている。フリップフロップ２０３の出力は、変換器１０３の出力Ａ２を形成し、シグマ−デルタ変調器の出力信号ＢＳを供給する。動作において、比較器２０１の出力は、端子Ａ３に印加される信号が、例えばノードＲに印加される基準電位に等しい、閾値を上まわるか下まわるかどうかに応じて、ハイ状態からロー状態に切り替わる。フリップフロップ２０３は、制御信号Φｃｏｍｐの各立ち上がりまたは立ち下りエッジに、比較器２０１の出力信号をサンプリングし、それを変調器の出力にコピーする。
【００５４】
図２の変調器は、２つの２値入力および１つの２値出力を各々備えた、２つのＡＮＤゲートＡＮＤ１およびＡＮＤ２をさらに備える。ゲートＡＮＤ１の入力は、変換器１０３の出力Ａ２、および制御信号Φ２ｄにそれぞれ接続され、ゲートＡＮＤ２の入力は、変換器１０３の出力信号の補信号、および制御信号Φ２ｄをそれぞれ受け取る。ゲートＡＮＤ１の出力は、スイッチΦｄａｃの制御ノードに接続され、ゲートＡＮＤ２の出力は、スイッチΦｄａｃｂａｒの制御ノードに接続されている。
【００５５】
積分器Ｉａ１、Ｉａ２、Ｉａ３およびＩａ４、コンデンサＣｓ１、Ｃｏ１、Ｃｏ２、Ｃｏ３、Ｃｏ４、Ｃｓ５、Ｃｆｆ１、Ｃｆｆ２およびＣｆｆ３、ならびにスイッチΦ１、Φ２、Φ１ｄおよびΦ２ｄは、変調器のアナログ積分回路１０１を形成する。スイッチΦｄａｃおよびΦｄａｃｂａｒならびにゲートＡＮＤ１およびＡＮＤ２は、変調器のフィードバックループの１ビットデジタル−アナログ変換器を形成する。
【００５６】
図３は、この変調器を制御するための例示的な方法による、図２の変調器の制御信号Φ１、Φ１ｄ、Φ２、Φ２ｄおよびΦｃｏｍｐの、時間に応じての推移を例示するタイミング図である。より具体的には、図３は、変調器のオーバサンプリング周期に対応するサイクルＴＯＳＲの間の信号Φ１、Φ１ｄ、Φ２、Φ２ｄおよびΦｃｏｍｐの推移を例示する。一例として、入力信号Ｖｉｎを表すＮビットのデジタル値の取得は、アナログ積分器Ｉａ１、Ｉａ２、Ｉａ３およびＩａ４をリセットする初期フェーズを含むことができ、その間スイッチΦｒは、積分器コンデンサＣｉ１、Ｃｉ２、Ｃｉ３およびＣｉ４を放電させるように閉じられる。このリセットフェーズの終わりに、スイッチΦｒを開くことができ、それから図３に例示された持続時間ＴＯＳＲの制御シーケンスを（２つの連続したアナログ−デジタル変換の間でリセットされるインクリメンタルシグマ−デルタ変換器の場合）ＯＳＲ回、（またはインクリメンタル変換器でない場合ＯＳＲ回より多く、）繰り返すことができる。
【００５７】
変調器制御サイクルＴＯＳＲの開始の時点ｔ０において、スイッチΦ１およびΦ１ｄは、閉状態に制御され（制御信号は、この例で１状態に対応する）、スイッチΦ２およびΦ２ｄは、開状態に制御される（制御信号は、この例で０状態に対応する）。これは、積分器Ｉａ１の入力コンデンサＣｓ１での入力信号Ｖｉｎのサンプリング、ならびに積分器Ｉａ１、Ｉａ２およびＩａ３の入力コンデンサＣｏ１、Ｃｏ２およびＣｏ３でのそれぞれ積分器Ｉａ１、Ｉａ２、Ｉａ３の出力信号のサンプリングにつながる。サンプリングされた信号は電圧であるから、各コンデンサは、サンプリングされた電圧とサンプリングコンデンサの値との積に比例する量の電荷を蓄積する。このフェーズの間に、コンデンサＣｓ５、Ｃｆｆ１、Ｃｆｆ２、Ｃｆｆ３およびＣｏ４に蓄積された信号は、図１Ａの加算器Σを構成する、回路１０１の出力ノードＡ３上で合計される。したがって、これらのコンデンサに蓄積された信号の重み付け加算が実行され、適用される重み付けはコンデンサの値に起因する。
【００５８】
時点ｔ０の後の時点ｔ１において、信号Φｃｏｍｐはハイ状態にセットされる。アナログ−デジタル変換器１０３の入力信号（ノードＡ３の電圧）は、信号Φｃｏｍｐの立ち上がりエッジで、変換器１０３によって１ビットで量子化される。したがって、出力信号ＢＳの２進値が更新される。
【００５９】
時点ｔ１の後の時点ｔ２において、信号Φ１がロー状態にセットされ、それから、時点ｔ２の後の時点ｔ３において、信号Φ１ｄがロー状態にセットされる。
【００６０】
時点ｔ３の後の時点ｔ４において、信号Φ２およびΦ２ｄがハイ状態にセットされる。その結果、積分器Ｉａ１、Ｉａ２、Ｉａ３およびＩａ４の値が更新され、すなわち、コンデンサＣｓ１、Ｃｏ１、Ｃｏ２、Ｃｏ３の中のサンプリングされた電荷は、それぞれコンデンサＣｉ１、Ｃｉ２、Ｃｉ３、Ｃｉ４で積分される。さらに、反転フィードバックがアクティブ化し、すなわち、（信号ＢＳがハイ状態であるか、またはロー状態であるかどうかに応じて）信号ＤＡＣｕｐまたはＤＡＣｄｎが静電容量Ｃｓ１の入力信号から減算される。
【００６１】
この例で時点ｔ４の後の、時点ｔ５において、信号Φｃｏｍｐはロー状態にリセットされる。
【００６２】
時点ｔ４の後の時点ｔ６において、信号Φ２がロー状態にセットされ、それから、時点ｔ６の後の時点ｔ７において、信号Φ２ｄがロー状態にセットされる。
【００６３】
時点ｔ７の後に、上述のサイクルを再開することができる。
【００６４】
量子化は、フェーズΦ１＝１の間に実行され、新しい反転フィードバックの積分は、フェーズΦ２＝１の間に実行される。
【００６５】
各サイクルＴＯＳＲにおいて取得される、変調器の出力２値デジタル値ＢＳ（ｋ）は、例えば、（ＴＯＳＲより少ない遅延の）信号Φｃｏｍｐの遅延されたコピーとすることができる、信号Φｃｏｍｐ＿ｄの立ち上がりエッジで、変調器のオーバサンプリング周波数でデジタルフィルタによって積分される。
【００６６】
コンデンサＣｓ１、Ｃｓ５、Ｃｏ１、Ｃｏ２、Ｃｏ３、Ｃｏ４、Ｃｆｆ１、Ｃｆｆ２、Ｃｆｆ３の値は、例えば次の関係、Ｃｉ１＝２＊Ｃｓ１／ｃ１、Ｃｉ２＝Ｃｏ１／ｃ２、Ｃｉ３＝Ｃｏ２／ｃ３、Ｃｉ４＝Ｃｏ３／ｃ４、Ｃｆｆ１＝Ｃｓ５＊（ｃ７／（ｃ１＊ｂ５））、Ｃｆｆ２＝Ｃｓ５＊（ｃ６／（ｃ２＊ｂ５））、Ｃｆｆ３＝Ｃｓ５＊（ｃ５／（ｃ３＊ｂ５））、およびＣｏ４＝Ｃｓ５／ｂ５に従って、変調器の係数ｂ１、ｂ５、ａ１、ｃ１、ｃ２、ｃ３、ｃ４、ｃ５、ｃ６、ｃ７の値をセットする。
【００６７】
シグマ−デルタ変換器の重要な特徴は、その直線性である。頭字語ＩＮＬ（積分非直線性（Ｉｎｔｅｇｒａｌ  Ｎｏｎ  Ｌｉｎｅａｒｉｔｙ））により当技術分野で一般に言及される、非直線性誤差は、（デジタル出力符号をアナログ入力信号の各値と相関させる）変換器の伝達関数と、理想的な線形伝達関数との間の、変換器の動作の範囲にわたる、最大差分（ピーク間誤差）である。直線性誤差は、ＬＳＢ（最下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ））で表現することができ、ここで１ＬＳＢ＝（Ｖｉｎｍａｘ−Ｖｉｎｍｉｎ）／２Ｎであり、ＶｉｎｍａｘおよびＶｉｎｍａｎは、それぞれ、変換器の動作の範囲にわたるアナログ入力信号の最大値および最小値であり、Ｎは変換器の量子化分解能である。変換器の直線性Ｌは、次の数式、Ｌ＝ｌｏｇ２（（Ｖｉｎｍａｘ−Ｖｉｎｍｉｎ）／（ＩＮＬ＊ＬＳＢ）により定義することができる。
【００６８】
シグマ−デルタ変換器の別の重要な特徴は、その出力ノイズＢであり、出力ノイズＢは、アナログ入力信号の各レベルの変換器の出力デジタル符号の標準偏差の、変換器の動作の範囲［Ｖｉｎｍｉｎ，Ｖｉｎｍａｘ］にわたっての（入力ダイナミックレンジの各点に対するかなりの数の変換にわたっての）、平均であると定義することができる。
【００６９】
図４は、図１〜図３に関連して説明されるタイプのシグマ−デルタ変換器における、ＯＳＲに応じての、直線性ＬおよびノイズＢの推移を例示する図表である。より具体的には、曲線４０１は、直線性Ｌ（左側のｙ軸）の推移をＯＳＲ（ｘ軸）に応じて表し、曲線４０３は、ＬＳＢで表現されたノイズＢ（右側のｙ軸）の推移をＯＳＲに応じて表す。この例で、Ｎ＝１６ビットで量子化を実行するシグマ−デルタ変換器が考慮されている。
【００７０】
図４に現れるように、ＯＳＲが増加するほど、直線性Ｌが増加し、ノイズＢが減少する。一例として、１００に等しいＯＳＲは、１５に等しい直線性値Ｌおよび０．８５ＬＳＢに等しいノイズレベルＢを有することを可能にするのに対して、６０に等しいＯＳＲは、１２に等しい直線性Ｌおよび２．４ＬＳＢに等しいノイズレベルＢだけを与える。
【００７１】
所与のＯＳＲに対するシグマ−デルタ変換器の直線性を改善することができること、または、所与の直線性値に対して、変換器の出力ノイズを著しく劣化させることなく、ＯＳＲを低減させることができることが望ましい。
【００７２】
これから説明する、提案された解決策は、１より大きい次数のシグマ−デルタ変換器に対して最も特に有利であり、１より大きい次数のシグマ−デルタ変換器で、ＯＳＲ／直線性のトレードオフを著しく改善することを可能にする。しかしながら、この解決策は、１次シグマ−デルタ変換器に適合し、１次シグマ−デルタ変換器でＯＳＲ／直線性のトレードオフを改善すること（および同様に、例えば可変係数なしの１次変調器でｌｏｇ２（（（３＊ＯＳＲ３）／（π２／１２））１／２）により一般に定義される、量子化ノイズ比によって誘導される信号対ノイズに対して信号対ノイズ比を増加させることを同様に可能にする。
【００７３】
実施形態の１つの実施態様によれば、アナログ入力信号を表すＮビットのデジタル値の取得の間に、シグマ−デルタ変調器の少なくとも１つの重み付け係数が所定の法則ｆに従って動的に変化する、シグマ−デルタ変換器が提供される。好ましくは、デジタルフィルタの少なくとも１つの内部デジタル信号は、所定の可変法則で、例えば、必ずしもそうでないが、変調器で適用された法則と同じ法則ｆで、同様に重み付けされる。
【００７４】
これは、変調器の重み付け係数がセットされ、特に、入力信号のアナログ−デジタル変換のフェーズのＯＳＲ個のサンプリングサイクルの間に一定のままである、既知のシグマ−デルタ変換器と比較しての相違を構成する。さらに、既知のシグマ−デルタ変換器で、デジタルフィルタの内部信号は、入力信号のアナログ−デジタル変換のフェーズのＯＳＲ個のサンプリングサイクルの間に動的に可変の係数で重み付けされない。
【００７５】
法則ｆが適用される変調器の重み付け係数は、例えば、１に等しい（法則ｆによる調整前の）初期値を有し得る（例として、見かけ上の係数を持たない結合線が単位係数に対応し、この係数に法則ｆを適用することを選択することが可能である）ことに留意されたい。しかしながら、説明される実施形態は、この特定の場合に限定されない。
【００７６】
図５Ａおよび図５Ｂは、シグマ−デルタ変換器の一実施形態の例をブロック形式で例示する。図示された例で、変換器は、４次変換器である。図５Ａは変換器のシグマ−デルタ変調器を表し、図５Ｂは変換器のデジタルフィルタを表す。
【００７７】
図５Ａおよび図５Ｂのシグマ−デルタ変換器は、図１Ａおよび図１Ｂのシグマ−デルタ変換器と共通した要素を有する。これらの要素は、再び詳述しない。２つの変換器間の相違だけを以下に解説する。
【００７８】
図５Ａのシグマ−デルタ変調器は、図５Ａの変調器で、重み付け係数ｃ２、ｃ６、ｃ７およびｂ５が同じ所定の可変法則ｆによって調整されるという点において、本質的に図１Ａのシグマ−デルタ変調器と異なる。ｋを１からＯＳＲまで動く整数として、入力信号のアナログ−デジタル変換のフェーズの各サンプリングサイクルｋにおいて、法則ｆの値ｆ（ｋ）は、新しい値をとることができる。したがって、図１Ａの変調器の固定重み付け係数ｃ２、ｃ６、ｃ７およびｂ５は、可変係数ｃ２＊ｆ（ｋ）、ｃ６＊ｆ（ｋ）、ｃ７＊ｆ（ｋ）およびｂ５＊ｆ（ｋ）で置き換えられる。法則ｆ（ｋ）は、好ましくは２値でない。法則ｆのＯＳＲ個の値ｆ（ｋ）は、例えば、シグマ−デルタ変換器の（図示されない）制御回路のメモリに記憶される。変調器の係数に可変重み付け法則を適用することを可能にする回路の例を、図１２に関連して以下により詳細に説明する。係数ｃ２、ｃ６、ｃ７およびｂ５の（法則ｆによって調整されない）基本値は、固定係数ｂ１、ａ１、ｃ１、ｃ３、ｃ４およびｃ５の値のように、シグマ−デルタ変調器の係数を決定するための普通の方法によって、例えば、“Ａｕｔｏｍａｔｉｃ  ｃｏｅｆｆｉｃｉｅｎｔｓ  ｄｅｓｉｇｎ  ｆｏｒ  ｈｉｇｈ−ｏｒｄｅｒ  ｓｉｇｍａ−ｄｅｌｔａ  ｍｏｄｕｌａｔｏｒｓ”ｂｙ  Ｋｕｏ，Ｔ．Ｈ．，Ｃｈｅｎ，Ｋ．Ｄ．，ａｎｄ  Ｃｈｅｎ，Ｊ．Ｒ．（Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ  ＩＩ：Ａｎａｌｏｇ  ａｎｄ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ，Ｖｏｌｕｍｅ  ４６，Ｉｓｓｕｅ  １）と題された論文、または文献“Ｕｎｄｅｒｓｔａｎｄｉｎｇ  Ｄｅｌｔａ−Ｓｉｇｍａ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒｓ”（Ｊｏｈｎ  Ｗｉｌｅｙ＆Ｓｏｎｓ，Ｎｅｗ  Ｙｏｒｋ，２００４）で説明された設計規則に従って、決定することができる。
【００７９】
図５Ｂのデジタルフィルタは、図５Ｂのフィルタで、シグマ−デルタ変調器の係数ｃ２、ｃ６、ｃ７およびｂ５に適用される可変重み付け法則ｆがランク３のデジタル積分器Ｉｎ３のデジタル入力信号に同様に適用されるという点において、本質的に図１Ｂのデジタルフィルタと異なる。図示された例で、可変法則ｆは、変調器に対して先行するサイクルで、デジタルフィルタにおいて適用され、すなわち、シグマ−デルタ変換器のサンプリングサイクルＴＯＳＲの間に、重み付け値ｆ（ｋ）が変調器の係数ｃ２、ｃ６、ｃ７およびｂ５に適用される場合、重み付け値ｆ（ｋ＋１）がデジタル積分器Ｉｎ３の入力信号に適用される。発明者らは、実際に、１サイクルのこのオフセットが直線性に関して特に良好な性能レベルの取得を可能にすることを認めた。しかしながら、説明される実施形態は、この特定の場合に限定されない。変形形態として、法則ｆは、変調器およびデジタルフィルタにおいて同一フェーズで、またはデジタルフィルタにおいて１サイクルより大きく先行して、またはデジタルフィルタにおいて１サイクル以上遅延して、適用することができる。別の変形実施形態で、法則ｆは、変調器の別個の係数に、またはデジタルフィルタの別個の信号に、１サイクル以上のフェーズシフトで適用することができる。例えば、入力信号のアナログ−デジタル変換のフェーズのまったく同一のサイクルｋの間に、変調器の係数ａ１は、値ｆ（ｋ）で重み付けすることができ、係数ｂ１は、値ｆ（ｋ＋１）で重み付けすることができる。
【００８０】
説明された実施形態は、シグマ−デルタ変換器が４次変換器であり、重み付け法則ｆ（ｋ）が、変調器の係数ｃ２、ｃ６、ｃ７およびｂ５に適用され、そのうえデジタルフィルタのランク３のデジタル積分器に対する入力に適用される、図５Ａおよび図５Ｂの特定の例に限定されない。
【００８１】
より一般的には、変換器の次数にかかわらず、重み付け法則ｆ（ｋ）が適用される変調器の１つまたは複数の係数の選択は、好ましくは、変調器のアナログ積分器Ｉａｊの少なくとも１つの入力係数が法則ｆによって調整されるようなものである。さらに、好ましい実施形態で、好ましくはｊ＝ｋで、デジタルフィルタのデジタル積分器Ｉｎｋの少なくとも１つの入力係数が法則ｆによって調整される。
【００８２】
好ましくは、同様に、変調器で加算または減算されたアナログ信号が法則ｆ（ｋ）に関して同じスケールになるように準備され、すなわち、それらは、法則ｆ（ｋ）で同じ回数（場合によってはゼロ）乗算または除算されている。換言すれば、再スケーリングは、アナログ信号がアナログ入力信号（Ｖｉｎ）の所与の振幅の範囲に対して同じ振幅の範囲の中で変化することを可能にする。重み付け法則ｆ（ｋ）が適用される変調器の１つまたは複数の係数の選択は、例えば、アナログ積分回路１０１の積分された出力信号を作り上げるすべてのサンプルが法則ｆ（ｋ）に関して同じスケールになるようになされ得る。好ましくは、アナログ積分器Ｉａｉの少なくとも１つの入力係数が法則ｆによって調整されるように、および、重み付けされた信号に加算されるまたは重み付けされた信号から減算されるすべての信号が、積分器Ｉａｉの入力においてか（積分器Ｉａｉからの出力の後の）下流経路上においてかにかかわらず、好ましくは、法則ｆに関して同じスケールになるように準備される。信号は、法則ｆで重み付けされた上流の係数を有する積分器の下流の経路上に位置している場合、または、法則ｆで直接それ自体重み付けされる場合、法則ｆに関してスケールしていると考えられる。
【００８３】
例として、重み付け法則ｆ（ｋ）が適用される変調器の１つまたは複数の係数の選択は、回路１０１の積分された出力信号を作り上げるすべてのサンプルに法則ｆ（ｋ）を（直接、またはサンプルが法則ｆで重み付けされた上流の係数を有する積分器の出力サンプルである場合、間接的に）乗算するようになされる。この規則は特に、加算器Σの入力信号を作り上げるすべてのサンプルが法則ｆ（ｋ）で直接または間接的に（可変係数ｂ５＊ｆ（ｋ）、ｃ６＊ｆ（ｋ）およびｃ７＊ｆ（ｋ）を伴う信号に対して直接、ならびに固定係数ｃ４およびｃ５を伴う信号に対して、信号が上流に可変係数ｃ２＊ｆ（ｋ）を伴っているから、間接的に）乗算される、図５Ａの変調器で遵守される。変形形態として、およびこの同じ規則を遵守することによって、法則ｆ（ｋ）が適用される変調器の係数は、係数ｂ１、ａ１およびｂ５、または別の変形形態で係数ｃ１、ｂ５およびｃ７、または別の変形形態で係数ｃ３、ｂ５、ｃ５、ｃ６およびｃ７とすることができる。法則ｆによる係数ｃ４、ｃ５、ｃ６、ｃ７およびｃ５のセットの重み付けとしては、アナログ積分器の上流の係数が法則ｆによって調整されないから、それほど有利ではない。
【００８４】
デジタルフィルタにおいて、重み付け法則ｆ（ｋ）は、ランク３のデジタル積分器Ｉｎ３の入力信号以外の信号に適用することができる。より一般的に、および変調器と同様に、法則ｆ（ｋ）が適用されるデジタル信号の選択は、好ましくは、重み付け法則ｆ（ｋ）が少なくとも１つのデジタル積分器の入力として、好ましくは変調器で法則ｆ（ｋ）が入力において適用されるアナログ積分器Ｉａｊと同じランクｊの積分器の入力として適用されるようになされる。さらに、変調器と同様に、法則ｆ（ｋ）が適用されるデジタル信号の選択は、好ましくは、デジタルフィルタで加算または減算されるデジタル信号が法則ｆ（ｋ）に関して同じスケールになるようになされる。好ましくは、デジタルフィルタは、シグマ−デルタ変調器の次数ｐより多いまたはこれに等しい（好ましくは等しい）いくつかのカスケード接続されたデジタル積分器を備える。さらに、デジタルフィルタが変調器のトポロジと類似したトポロジを有する場合、法則ｆ（ｋ）は、変調器内およびデジタルフィルタ内で実質的に同じ点において適用することができる。
【００８５】
変形形態として、変調器のアナログ積分回路１０１の出力信号を形成するために合成される中間信号のスケーリングを遵守するために、いくつかの中間信号に法則ｆ（ｋ）を乗算することができ、他の中間信号を法則ｆ（ｋ）で除算することができる。例えば、加算器においてまったく同一のスケールを保つように、係数ｃ２に法則ｆ（ｋ）を乗算し、係数ｃ４およびｃ５を法則ｆ（ｋ）で除算することができ、変調器の他の係数は一定のままである。この場合、デジタルフィルタにおける法則ｆ（ｋ）による重み付けは、前述したもの（積分器Ｉｎ３の入力信号の法則ｆ（ｋ）による乗算）と同一とすることができる。
【００８６】
発明者らは、選択される法則ｆにかかわらず、法則ｆが、１からＯＳＲまで動くインデックスｋの範囲にわたって少なくとも１つの減少のフェーズを有する限りにおいて、シグマ−デルタ変調器の少なくとも１つの内部アナログ信号への、および有利にはデジタルフィルタの少なくとも１つの内部デジタル信号への可変重み付け係数の適用が、（所与のＯＳＲに対して）シグマ−デルタ変換器の直線性を著しく改善することを可能にするとわかった。減少のフェーズは、サイクルのランクｋに応じている。減少のフェーズは、前のサイクル（ｋ−１）における同じ内部アナログ信号のアナログフィルタへの寄与より小さい、所与のサイクル（ｋ）における内部アナログ信号のアナログフィルタへの寄与を生み出す。連続したランクの２つのサイクル間の少なくとも１つの減少する寄与は、すでに利点を提供する。一例として、法則ｆは、１からＯＳＲまで動くインデックスｋのすべての範囲にわたって減少する法則、例えば減少する指数法則とすることができる。変形形態として、法則ｆは、ｔを１とＯＳＲとの間に存在する整数として、１からｔまで動くインデックスｋの範囲にわたって、例えば１に等しい、定数法則とすることができ、ｔ＋１からＯＳＲまで動くインデックスｋの範囲にわたって（例えば指数関数に従って）減少することができる。
【００８７】
図６、図７および図８は、図５Ａおよび図５Ｂに関連して説明されるタイプのシグマ−デルタ変換器におけるＯＳＲに応じての直線性ＬおよびノイズＢの推移を、３つの別個の法則ｆに対して、例示する図表である。
【００８８】
図６の例で、シグマ−デルタ変換器に適用される動的重み付け法則は、式ｆ（ｋ）＝ｅ−ｋ／２５により与えられる。
【００８９】
図７の例で、シグマ−デルタ変換器に適用される動的重み付け法則は、次のように、
ｋ＜１００に対して、ｆ（ｋ）＝１、および
ｋ≧１００に対して、ｆ（ｋ）＝ｅ−（ｋ−１００）／２０
と定義される。
【００９０】
図８の例で、シグマ−デルタ変換器に適用される動的重み付け法則は、次のように、
ｋ＜６０に対して、ｆ（ｋ）＝１、
６０≦ｋ＜７５に対して、ｆ（ｋ）＝ｅ−（ｋ−４０）／２０、および
ｋ≧７５に対して、ｆ（ｋ）＝ｅ−（７５−４０）／２０
と定義される。
【００９１】
図６、図７および図８で、曲線６０１、それぞれ７０１、それぞれ８０１は、直線性Ｌ（左側のｙ軸）の推移をＯＳＲ（ｘ軸）に応じて表し、曲線６０３、それぞれ７０３、それぞれ８０３は、ＬＳＢで表現されたノイズＢ（右側のｙ軸）の推移をＯＳＲに応じて表す。この例で、Ｎ＝１６ビットで量子化を実行するシグマ−デルタ変換器が考慮されている。同じシグマ−デルタ変換器に対応するが信号の動的重み付けが実行されない、図４の直線性の曲線４０１およびノイズの曲線４０３は、比較目的で図６、図７および図８に同様にプロットされている。
【００９２】
図６で、７０に等しいＯＳＲに対して、ノイズは、図４の例と比べて実質的に不変であるが、直線性は、１３．５にほぼ等しい値から１５．５にほぼ等しい値に変わるので、明らかに改善されていることがわかる。より高いＯＳＲに対して、直線性は図４の例と比べて改善し続けるが、ノイズは著しく増加することが見いだされる。高いＯＳＲに対するこのノイズの増加は、法則ｆ（ｋ）による高いインデックスｋのサンプルの著しい減衰によって明白に解説され得る。
【００９３】
図７で、１４０に等しいＯＳＲに対して、直線性は、図４の例と比べて約０．８だけ増加され、ノイズは、図４の例と実質的に同じレベル、すなわち約０．７０ＬＳＢのままであることがわかる。
【００９４】
図８で、１００に等しいＯＳＲに対して、直線性は、図４の例と比べて約２だけ増加され、ノイズは、図４の例と実質的に同じレベルのままであることがわかる。
【００９５】
一般に、図７の例で使用されるタイプの法則、すなわち、入力信号のアナログ−デジタル変換のフェーズの開始時に単位定数フェーズを含み、変換フェーズの終わりに、例えば指数関数の、減少フェーズが続く法則、または図８の例で使用されるタイプの法則、すなわち、アナログ−デジタル変換フェーズの開始時に単位定数フェーズを含み、変換フェーズの中間段階に、例えば指数関数の、減少フェーズが続き、それから変換フェーズの終わりに低レベルの定数フェーズが続く法則は、ノイズおよび直線性に関して良好なトレードオフを取得することを可能にすることが認められる。
【００９６】
もちろん、目的の、すなわちノイズが著しく劣化することなく直線性利得が認められる、ＯＳＲ値の範囲は、多数のパラメータにそして特に変調器の次数に依存する。
【００９７】
直線性の利得は、法則ｆ（ｋ）による重み付けが適用される変調器の点によって異なる場合があることに、同様に留意されたい。特に、変調器で重み付けがより上流で適用されるほど、直線性の利得がより高くなるが、各ブロックが時間的ノイズを受ける変調器を考慮する場合、出力ノイズの増加がより著しくなることになる。
【００９８】
目標とされる用途に適した重み付け法則ｆ（ｋ）の選択を支援するために、次の考察を考慮に入れることができる。
【００９９】
飽和
変調器の係数の初期（重み付けされない）値は、シグマ−デルタ変調器の係数を決定するための普通の方法によって決定することができる。一般に、信号対ノイズ比を最大化するために、係数の値は、変調器の内部信号を最大化するように、しかし変調器の飽和閾値を超えないように注意することによって、選択される。１より大きい重み付け値ｆ（ｋ）を有する法則ｆの使用は、そのとき変調器の飽和を引き起こすリスクがある。この場合、すべての値が１以下である法則ｆが好ましいことになる。他方、変調器の内部信号が常に飽和閾値から離れているままであるように変調器の係数が選択される場合、法則ｆは１より大きい値を有することができ、それは特に、信号対ノイズ比を増加させることを可能にする。
【０１００】
法則ｆの変動
一般に、法則ｆは、信号のデジタル値の取得の２つの連続したフェーズの間でアナログ積分器およびデジタル積分器がリセットされない場合（例えば、可変信号をデジタル化するために使用されるシグマ−デルタ変換器の場合）、特にノイズおよび／または法則ｆの連続性もしくは周期性（周期的法則）に関して、シグマ−デルタ変換器のさまざまな制約条件を満たすために一定変動フェーズおよび／または増加変動フェーズを有し得る。しかしながら、求められた直線性利得を取得するために、法則ｆは、入力信号のデジタル値の取得のフェーズの間に少なくとも１つの減少変動フェーズを含む。
【０１０１】
加えて、所定の法則は、変調器の設計で、または変調器の構成のフェーズの間に定義される法則であると理解すべきであることに留意されたい。しかしながら、法則は、場合によっては、例えば変換されている信号の特性に法則を適合させるために、入力信号のデジタル値の取得のフェーズの間に、定義済みの規則に従って動的に調節することができる。
【０１０２】
変形形態として、いくつかの別個の所定の法則を使用してシグマ−デルタ変調器の係数を重み付けすることができる。一例として、係数ｃ１に第１の可変法則ｆ１（ｋ）を乗算することができ、係数ｃ２に法則ｆ１と異なる第２の可変法則ｆ２（ｋ）を乗算することができる。この場合、変調器の異なる信号のスケーリングの上述の規則を遵守するために、係数ｃ６に法則ｆ２を乗算し、係数ｃ７に法則ｆ１および法則ｆ２を乗算し、係数ｂ５に法則ｆ１および法則ｆ２を乗算する。デジタルフィルタにおいて、ランク２のデジタル積分器Ｉｎ２の入力信号に法則ｆ１を乗算することができ、ランク３のデジタル積分器Ｉｎ３の入力信号に法則ｆ２を乗算する。
【０１０３】
別の例で、係数ｃ２に第１の可変法則ｆ１（ｋ）を乗算することができる。この場合、変調器の異なる信号のスケーリングを遵守するために、係数ｃ６およびｃ７に法則ｆ１（ｋ）を乗算する。第２の法則ｆ２（ｋ）は、フィード係数ａ１に適用される。係数ｂ５は、ｆ１（ｋ）＊ｆ２（ｋ）で重み付けされる。最終的に、第３の法則ｆ３（ｋ）が入力信号Ｖｉｎの係数ｂ１に適用される。デジタルフィルタにおいて、ランク１のデジタル積分器Ｉｎ１の入力信号に反転フィードバック重み付け法則ｆ２（ｋ＋１）を乗算することができ、ランク３のデジタル積分器Ｉｎ３の入力信号に法則ｆ１（ｋ＋１）を乗算することができる。この例におけるスケーリング規則は、特に、２つの別個の法則ｆ２およびｆ３によってそれぞれ調整される、係数ｂ１とａ１との間で、すべての点において適用されるわけではないことに留意されたい。同様に、法則ｆ３の適用は、ここではデジタルフィルタに適用されない。フィルタの入力信号の重み付け法則は、この例で変調器の入力信号の重み付け法則と異なる。したがって、いくつかの重み付けは、下流の再スケーリングなしで、およびフィルタに適用されることなく、積分器の上流で、変調器の係数のうちの１つにだけ適用することができる。上述の例で、法則ｆ３は、最初のｊサイクルにわたってゼロと異なり、そして次に（１＜ｊ＜ｋ＜ＯＳＲとして）サイクルｋから０にセットされてもよい。したがって、量子化プロセスは、直線性の利得を低減させることなく、入力信号の重み付けをゼロにして続行することができる。実際において、提案された重み付けプロセスは、ｊ個の最初のサイクルにわたって非ゼロ方式でＶｉｎを重み付けした後、入力信号Ｖｉｎの変換の残余の量子化を続けることを可能にする。
【０１０４】
法則のこのような組合せは、特に、変調器の単一のアナログ積分器およびデジタルフィルタの単一のデジタル積分器の入力における単一の重み付け法則の使用から生じるおそれのある実装制約条件を緩和することを可能にし得る。
【０１０５】
図５Ａ、図５Ｂ、図６、図７および図８に関連して説明された実施形態は、１以上の次数ｐのシグマ−デルタ変換器のすべての既知のアーキテクチャに適合させることができる。
【０１０６】
図９は、別のタイプのシグマ−デルタ変換器アーキテクチャへの適用の例を例示する。図９で、変換器のシグマ−デルタ変調器だけが表されている。変換器のデジタルフィルタは、例えば、図５Ｂのデジタルフィルタと同一か、または類似している。
【０１０７】
図９のシグマ−デルタ変調器は、図５Ａのシグマ−デルタ変調器と共通した要素を備える。以下に、これらの２つの変調器間の相違だけを詳述する。図９の変調器は、図９の変調器では、重み付け係数ｂ２、ａ２、ｂ３、ａ３、ｂ４およびａ４がゼロでなく、係数ｃ５、ｃ６およびｃ７がゼロであるという点において、特に図５Ａの変調器と異なる。
【０１０８】
図９の例で、重み付け係数ｃ２、ｂ３、ａ３、ｂ４、ａ４およびｂ５は、同じ所定の可変法則ｆで乗算される。
【０１０９】
図５Ａおよび図５Ｂの例と同様に、一定のＯＳＲ範囲で、変調器のすべての係数が一定であった場合と比べて、直線性に関する著しい利得および実質的に維持されたノイズレベルが認められる。
【０１１０】
図１０は、シグマ−デルタ変換器の一実施形態の別の例をブロック形式で例示する。図１０の変換器は、１次シグマ−デルタ変調器、および１次デジタルフィルタを備えた、１次変換器である。
【０１１１】
図１０のシグマ−デルタ変調器は、デジタル化すべきアナログ入力信号Ｖｉｎを受け取るように意図された入力端子Ａ１と、信号Ｖｉｎを表す一連の２値サンプルＢＳを供給するように意図された出力端子Ａ２とを備える。図１０の変調器は、信号Ｖｉｎの印加のための端子Ａ１に接続された第１の入力と、１ビットアナログ−デジタル変換回路１０３、例えば１ビット比較器の入力に結合された出力Ａ３とを備えた、アナログ積分回路１０１を備える。変換器１０３の出力は、変調器の出力Ａ２に接続され、フィードバックループによって積分回路１０１の第２の入力Ａ４に同様に結合されている。図示された例で、フィードバックループは、入力が端子Ａ２に接続され出力が端子Ａ４に接続されている、１ビットデジタル−アナログ変換器１０７（ＤＡＣ）を備える。ｋを０からＯＳＲまで動く整数として、入力信号Ｖｉｎをデジタル値に変換するフェーズの持続時間ＴＯＳＲの各サイクルｋにおいて、積分回路１０１は、入力信号のアナログサンプルＶｉｎ（ｋ）をとり、変調器は、１ビットアナログ−デジタル変換器１０３の出力において、出力信号の２値サンプルＢＳ（ｋ）を供給する。図１０の例で、積分回路１０１は、単一のアナログ積分器Ｉａ１、例えば入力および出力を備えた単純なアナログ加算回路を備え、この回路は、各サイクルにおいて、積分器の入力において印加される信号の値によって出力信号（または積分された信号）の値を増加させるように適合される。図１０の例で、積分器Ｉａ１は、その入力で、所定の法則ｆに従った可変係数ｆ（ｋ−１）で重み付けされた、入力信号Ｖｉｎ（ｋ）と（信号ＢＳ（ｋ−１）のアナログ値に対応する）端子Ａ４に印加されるフィードバック信号との差分に等しい信号を受け取る。差分演算は、減算器１０８によって記号で表される。積分器Ｉａ１の出力は、回路１０１の出力端子Ａ３に接続されている。
【０１１２】
図１０のシグマ−デルタ変換器のデジタルフィルタは、法則ｆに従った可変重み付け係数ｆ（ｋ）の適用のためのデジタル回路を介して入力が変調器の出力Ａ２に結合されている、（図示されない）デジタル積分器、例えばカウンタを備える。この例で、可変法則ｆは、変調器に対して先行するサイクルで、デジタルフィルタにおいて適用される。
【０１１３】
デジタルフィルタの入力データは、シグマ−デルタ変調器の２値出力データであり、デジタルフィルタの内部データの分解能は、ＯＳＲに、および重み付け法則ｆの分解能に依存することに留意されたい。デジタルフィルタにおける重み付け法則ｆの分解能は、好ましくは変調器における法則ｆの分解能以上である。
【０１１４】
以下の式は、図１０に関連して説明されたタイプのシグマ−デルタ変換器の例に対して、変調器における可変重み付け法則の適用に関連付けられた性能レベルの改善を形式化する。
【０１１５】
ここでは、式ｆ（ｋ）＝ｑｋにより与えられる減少する指数法則ｆが考慮され、式中、ｑ∈］０．５；１］である。同様に、入力信号Ｖｉｎのダイナミックレンジは限定され、関係｜Ｖｉｎ｜≦ｑ−０．５を満たすと考えられる。同様に、シグマ−デルタ変調器の出力値ＢＳ（ｋ）は、ｋ≧１に対して値１または−１をとることができ、ｋ＝０に対して０に初期化されると考えられる。この例で、デジタル−アナログ変換器１０７は、端子Ａ４上に、０．５＊ＢＳ（ｋ−１）に等しいアナログ値を供給する。
【０１１６】
（ｍを１以上の整数として）ｍに等しいＯＳＲに対して、アナログ積分器の出力Ｉ（ｍ）は、次式、
【数１】
2018509829.tif 000003
のように書くことができ、式中、
ＢＳ（ｋ）＝ｓｉｇｎ（Ｉ（ｍ））                                  （２）
である。
【０１１７】
連続的な入力信号Ｖｉｎに由来する蓄積エネルギーとシグマ−デルタ変調器によって実行される反転フィードバックに由来する蓄積エネルギーとの差分を表すシーケンスＵ（ｍ）は、次のように定義される。このシーケンスＵ（ｍ）は、信号によってもたらされるエネルギーとその推定値との差分を表す。
【数２】
2018509829.tif 000004
【０１１８】
従来の１次シグマ−デルタ変調器と比較しての図１０のシグマ−デルタ変調器の利点を示すために、以下に、次の主張Ｐ（ｍ）が任意のｍ≧１に対して正当であることを論証する。
【数３】
2018509829.tif 000005
【０１１９】
まず初めに、ｍ＝１に対して、主張Ｐが実証されることを示す。
【０１２０】
０≦Ｖｉｎ≦ｑ−０．５に対して、ＢＳ（１）＝１である。そのとき−０．５ｑ≦Ｖｉｎ−０．５ｑ≦０．５（ｑ−１）となり、したがって−０．５ｑ≦Ｕ（１）≦０．５ｑである。負の入力Ｖｉｎに対して同じ結果が得られる。主張Ｐ（式（４））は、したがってｍ＝１に対して実証される。
【０１２１】
任意のｍ≧１に対して、Ｐ（ｍ）が実証されるならば、Ｐ（ｍ＋１）が実証されることを示すことが同様に可能である。
【０１２２】
Ｉ（ｍ＋１）＝Ｕ（ｍ）＋ｑｍＶｉｎ≧０に対して、ＢＳ（ｍ＋１）＝１である。そのとき０≦Ｕ（ｍ）＋ｑｍＶｉｎ≦０．５＊ｑｍ＋ｑｍＶｉｎ、すなわち−０．５＊ｑｍ＋１≦Ｕ（ｍ）＋ｑｍＶｉｎ−０．５＊ｑｍ＋１≦０．５＊ｑｍ＋ｑｍＶｉｎ−０．５＊ｑｍ＋１、すなわち−０．５＊ｑｍ＋１≦Ｕ（ｍ＋１）≦ｑｍ（０．５＋Ｖｉｎ−０．５＊ｑ）となる。０．５＋Ｖｉｎ−０．５＊ｑ≦０．５＊ｑであることを考えると、−０．５＊ｑｍ＋１≦Ｕ（ｍ＋１）≦０．５＊ｑｍ＋１である。同様に、Ｉ（ｍ＋１）＝Ｕ（ｍ）＋ｑｍＶｉｎ≦０の場合、Ｐ（ｍ）が実証されるならばＰ（ｍ＋１）が実証されることを示すことができる。
【０１２３】
上記から、主張Ｐ（式（４））が任意のｍ≧１に対して正当であることを演繹することができる。
【０１２４】
その結果は、
【数４】
2018509829.tif 000006
である。
【０１２５】
信号Ｖｉｎの推定値Ｖｉｎｑは、そのとき下の式（６）により定義され、推定誤差ｅｑは式（７）により定義される。
【数５】
2018509829.tif 000007
【０１２６】
標準的なシグマ−デルタ変換器（可変法則による係数の調整がない）に対応する、ｑ＝１に対して、誤差ｅｑは、値１／ｍを有する。
【０１２７】
ｍ≧１に対して、
【数６】
2018509829.tif 000008
なぜなら、ｑｍ（ｍ−ｍｑ＋１）≦１                            （９）
であるから、を示すことができる。
【０１２８】
実際において、項ｑｍ（ｍ−ｍｑ＋１）の最大値は、（ｑに関して）この項の微分係数が相殺されるとき、すなわちｑ＝１に対して、達せられる。
【０１２９】
上記の結果、所与のＯＳＲ値ｍに対して、図１の変調器は、ｑ＝１（可変法則による重み付けがない、標準的な変調器）の場合よりもｑ∈］０．５；１［の場合に、より急速に収束することになる。
【０１３０】
図１１は、
【数７】
2018509829.tif 000009
により定義される理論的な有効ビット数ＥＮＯＢの、ＯＳＲに応じての、推移を例示する図表である。
【０１３１】
より具体的には、図１１は、ｑ＝１（標準的な変換器の場合）に対する理論的な有効ビット数ＥＮＯＢの推移を例示する曲線９０１と、ｑ＝１／１．１（減少する指数法則により変調器の係数を重み付けする変換器の場合）に対する理論的な有効ビット数ＥＮＯＢの推移を例示する曲線９０３とを含む。考慮されるＯＳＲにかかわらず、理論的な有効ビット数ＥＮＯＢは、ｑ＝１に対するよりもｑ＝１／１．１に対してより高く、ＯＳＲが高いとき、差はよりいっそう高くなることが、図１１の図表で認められる。一例として、８０に等しいＯＳＲに対して、ｑ＝１／１．１の場合とｑ＝１の場合との間でほぼ８ビットの差が認められる。
【０１３２】
図１２は、可変法則ｆに従ってシグマ−デルタ変調器の重み付け係数を動的に変化させることを可能にする回路の例示的な実施形態の電気回路図である。
【０１３３】
この例で、法則ｆのＯＳＲ個の係数ｆ（ｋ）は、ｎ個のビット（図示された例でｎ＝６）で量子化されると考えられる。同様に、動的に調整すべき重み付け係数は、コンデンサＣの静電容量によりセットされると考えられる。
【０１３４】
図２に関連して説明されたタイプの変調器と同様に固定静電容量値を有する代わりに、コンデンサＣは、この例では、スイッチ式静電容量のテーブルを使用して実行される、デジタル方式で制御可能な可変静電容量を持つコンデンサである。
【０１３５】
より具体的には、図１２の例で、コンデンサＣは、ｎ＋１個の静電容量ＣＰ１からＣＰｎ＋１に分割される。静電容量ＣＰ１からＣＰｎの値は、基本（重み付けされない）係数に対応する静電容量Ｃｂａｓｅの値の二分法分割によって取得される。したがって、静電容量ＣＰ１、ＣＰ２、．．．ＣＰｎは、それぞれ、値Ｃｂａｓｅ／２、Ｃｂａｓｅ／４、．．．Ｃｂａｓｅ／２ｎを有する。静電容量ＣＰｎ＋１としては、静電容量ＣＰｎと同じ値を有する。したがって、静電容量ＣＰ１からＣＰｎ＋１までの値の総和はＣｂａｓｅに等しい。
【０１３６】
図１２の可変静電容量コンデンサＣは、導通端子Ｅ１およびＥ２間に、ｑを１からｎ＋１まで動く整数として、ｎ＋１個の静電容量ＣＰｑのうちの１つと、静電容量ＣＰｑの電極を端子Ｅ１および端子Ｅ２にそれぞれ結合する、同じ制御信号によって（または非常にわずかにずらされた、例えば０．１＊ＴＯＳＲより小さい時間的オフセットを呈する、制御信号によって）制御される２つのスイッチｓｑとを各々備えた、ｎ＋１個の並列分岐を備える。
【０１３７】
シグマ−デルタ変換器の入力信号のアナログ−デジタル変換のフェーズの間にコンデンサＣの静電容量を動的に変化させるようにスイッチｓｑを制御するために、図示されない制御回路を設けることができる。
【０１３８】
該当する係数を値ｆ（ｋ）＝１で重み付けするために、すべてのスイッチｓｑを閉じることができる。コンデンサＣの静電容量は、そのときＣｂａｓｅに等しい。
【０１３９】
法則ｆ（ｋ）の（この例では１より小さい）すべての他の値に対して、スイッチｓｎ＋１は開いており、法則ｆ（ｋ）のｎビットのデジタル値は、最上位ビットがスイッチｓ１に適用され、最下位ビットがスイッチｓｎに適用されて、スイッチｓ１からｓｎの制御信号に適用される。
【０１４０】
一例として、図５Ａに関連して説明されたタイプのシグマ−デルタ変調器を作り出すために、図２に関連して説明されたタイプの回路から始めることが可能であり、その中で、静電容量ｃｏ２、Ｃｓ５、ｃｆｆ１およびｃｆｆ２は、図１２に関連して説明されたタイプの可変コンデンサで置き換えられる。
【０１４１】
図１２の回路の１つの利点は、例えば適用の必要性が変わる場合、重み付け法則ｆ（ｋ）を容易に再構成することができるということである。
【０１４２】
しかしながら、説明された実施形態は、所定の法則に従ってシグマ−デルタ変調器の係数を動的に変化させるための図１２の例示的な回路に限定されない。より一般的には、任意の他の適当な回路、例えばアナログまたはデジタル制御を用いた可変静電容量を持つ回路を使用することができる。
【０１４３】
特定の実施形態が説明された。多岐にわたる変形形態および修正形態は、当業者に明らかになるであろう。
【０１４４】
特に、デジタル化すべきアナログ信号が電圧であり、シグマ−デルタ変調器（図２の例）の静電容量上でサンプリングされる、スイッチ式静電容量を持つ離散的な実装だけがここでは考慮された。説明される実施形態は、この特定の場合に限定されない。変形形態として、提案された解決策は、電流モードアナログ入力を持つシグマ−デルタ変調器に適合させることができる。この場合、可変法則による、変調器の内部信号の重み付けは、例えば、静電容量上で電流の積分時間を調整することによって実行することができる。連続時間変調器に対して、重み付け法則は、もはや離散的（ｆ（ｋ））ではなく、連続的（ｆ（ｔ））になる。
【０１４５】
加えて、提案された解決策は、ＭＡＳＨ（多段ノイズシェイピング（Ｍｕｌｔｉ−Ｓｔａｇｅ  Ｎｏｉｓｅ  Ｓｈａｐｉｎｇ））タイプのシグマ−デルタ変調器、すなわち、ｐより小さい次数のいくつかのシグマ−デルタ変調器の直列配置からなる１より大きい次数ｐの変調器であって、ｐより小さい次数の各変調器は、上述した変調器と同様に、アナログ積分回路、１ビットアナログ−デジタル変換器、ならびにデジタル−アナログ変換器および減算器を備え得るフィードバックループを備える、変調器に適合させることができることに留意されたい。ＭＡＳＨタイプのシグマ−デルタ変調器の動作の原理は、例えば、論文“Ｓｔｕｒｄｙ  ＭＡＳＨ  Δ−Σ  ｍｏｄｕｌａｔｏｒ”ｂｙ  Ｍａｇｈａｒｉ  ｅｔ  ａｌ．（ＥＬＥＣＴＲＯＮＩＣＳ  ＬＥＴＴＥＲＳ  ２６ｔｈ  Ｏｃｔｏｂｅｒ  ２００６  Ｖｏｌ．４２  Ｎｏ．２２）で説明されている。上述した例と同様に、重み付け法則ｆ（ｋ）が適用される信号は、法則ｆ（ｋ）による少なくとも１つの重み付けが変調器のアナログ積分器の上流で実行されるように、そして好ましくは、変換器の変調器および／またはデジタルフィルタで加算または減算される異なる信号が同じスケールになるように、選択される。
【０１４６】
上述した例では、アナログ入力信号が変調器のアナログ積分回路１０１の入力において印加され、変調器の１ビットアナログ−デジタル変換器１０３が回路１０１の出力信号を一定の基準信号と比較することに同様に留意されたい。変形形態として、入力信号および基準信号は逆にすることができる。この場合、発明者らは、変調器の係数が固定されていると、シグマ−デルタ変換器の出力ノイズが比較的高いことを見いだした。他方、変調器の係数への可変重み付け法則の適用は、変換器の精度を著しく改善することを可能にする。この変形実施形態の１つの利点は、比較器１０３の基準入力が高インピーダンス入力であるということである。したがって、変換すべき信号を比較器に直接印加することにより、デジタル化すべき信号から電力を引き出すのを回避することが可能になる。
【０１４７】
加えて、１つまたは複数のカスケード接続されたアナログ積分器を備えたシグマ−デルタ変調器の例示的な実施形態について上述した。説明された実施形態は、この特定の場合に限定されない。より一般的には、説明された実施形態で、シグマ−デルタ変調器のアナログ積分器は、他のタイプのアナログフィルタで置き換えることができる。
【０１４８】
図１３は、１次シグマ−デルタ変換器の一実施形態の別の例をブロック形式で例示する。図１３で、変換器のシグマ−デルタ変調器だけが表されている。図１０と同様に、アナログ積分回路１０１、１ビットアナログ−デジタル変換回路１０３ならびに１ビットデジタル−アナログ変換器１０７および減算器１０８がある。図９と異なり、図１３に表されたアナログ積分回路１０１のアナログフィルタ１０６は、加算器１０９、Ｚ−１で示される、単位利得遅延演算器１１１、および演算器１１１の出力信号に因数αを乗算することを可能にする乗算器１１３を備える。加算器１０９は、サイクルｋにおいて受け取ったアナログ信号と、係数αを乗算した、演算器１１１から導かれたアナログフィルタの内部信号とを加算する。加算器１０９の出力は、演算器１１１の入力を供給し、積分回路１０１の出力Ａ３を形成する。したがって、演算器１１１から導かれたアナログフィルタの内部信号は、サイクルｋ−１においてアナログフィルタの出力を形成する。１より厳密に大きい係数αの値を選択することにより、サイクルｋにおける減算器１０８から導かれる加算器１０９のアナログ入力信号の点Ａ３でのアナログフィルタの出力値への寄与は、前のサイクルｋ−１におけるアナログフィルタへのその寄与より小さくなる。寄与条件が遵守されるために、変換フェーズの間の少なくとも１つのサイクルの間に係数αが１より厳密に大きければ十分である。いくつかのサイクルに対して、変換フェーズのすべてのサイクルに対してでも、１より厳密に大きい係数αを設けることは、もちろん可能である。
【０１４９】
図１３に表された機能ブロックは、多くの方法で作り出すことができ、その１つが図１４で解説される。市場で入手可能な構成要素およびそれらの実装の容易さに基づいて他の形式で、加算器、１０９、演算器１１１および乗算器１１３を作り出すことは、もちろん可能である。
【０１５０】
図１４で、加算器、１０９、演算器１１１および乗算器１１３は、静電容量Ｃｉｎを介して減算器１０８から導かれる内部信号を、その演算増幅器１１５の反転入力で、受け取る演算増幅器１１５から作り出されている。スイッチΦ１およびΦ２は、静電容量Ｃｉｎを加算器１０８の出力に、または基準電圧Ｖｒｅｆにもしくは反転入力に接続することを可能にする。反転入力は、スイッチΦｒによって短絡化可能な静電容量Ｃｆｂを介して演算増幅器１１５の出力に接続されている。反転入力は、Φ１およびΦ２とも呼ばれるスイッチによって切り替え可能な静電容量Ｃｏｕｔを介して演算増幅器１１５の出力に同様に接続されている。静電容量ＣｉｎおよびＣｏｕｔを切り替えるスイッチは異なるが、同時に切り替えられるスイッチに対して同じ名称が使用される。スイッチΦ１、Φ２およびΦｒの３つの切替フェーズのサイクル毎のシーケンシングを示すために、図１４にタイミング図が表されている。理解を簡単にするために、３つのフェーズΦ１Φ２およびΦｒは、フェーズの各々の間に閉じられるスイッチの名称により言及される。
【０１５１】
フェーズΦ１の間に、静電容量ＣｉｎおよびＣｏｕｔに次の量の電荷、
Ｑｃｉｎ＝Ｃｉｎ＊（Ｖｒｅｆ−Ｖｉｎ（ｋ））
Ｑｃｏｕｔ＝Ｃｏｕｔ＊（０−Ｖｏｕｔ（ｋ−１））
がある。
【０１５２】
フェーズΦｒの間に、静電容量Ｃｆｂを伴う増幅器１１５で構成されている積分器は、Ｃｆｂを短絡化することによりリセットされる。その電荷Ｑｃｆｂは、ゼロになる。
【０１５３】
フェーズΦ２の間に、電荷ＱｃｉｎおよびＱｃｏｕｔのすべてが静電容量Ｃｆｂに転送される。そのとき、
Ｑｃｉｎ＋Ｑｃｏｕｔ＝Ｃｆｂ＊（Ｖｒｅｆ−Ｖｏｕｔ（ｋ））
である。
【０１５４】
この表現式をＣｉｎ＝Ｃｆｂ＝Ｃで解くことにより、およびＣｏｕｔ＝α＊Ｃとすることにより、次式、
Ｖｏｕｔ（ｋ）＝Ｖｉｎ（ｋ）＋α＊Ｖｏｕｔ（ｋ−１）
が得られる。
【０１５５】
一方の静電容量Ｃｏｕｔの値と他方の静電容量ＣｆｂおよびＣｉｎの値との比率は、係数αの値を与える。
【０１５６】
図１０の例から、本発明の恩恵は、サイクルのランクｋに応じて減少する指数法則の例、ｆ（ｋ）＝ｑｋから上に示された。図１３から説明される変形形態で同じ結果を取得するために、係数αには、１／ｑに等しい値を与えることができる。
【０１５７】
積分器の重み付けαは、一定、１／ｑであるが、積分器における積分器の入力信号の寄与は、法則ｆ（ｋ）＝ｑｋに従うことにより減少する。加えて、デジタルフィルタの出力の重み付けは、変調器とデジタルフィルタとの間の適用の理論的なオフセットを考えると、法則ｆ（ｋ）（またはｆ（ｋ＋１））に従うことができる。別の減少する法則をデジタルフィルタに対して同様に選択することができる。
【０１５８】
図１３および図１４から説明される変形実施形態は、積分回路１０１の出力において必ずしもスケールファクタをもたらさないという利点を提示する。それにもかかわらず、１より大きい利得に起因する積分器の飽和のリスクが存在する。
【０１５９】
図１０を使用して説明された変形形態で、各サイクルにおいて、積分器Ｉａ１の各入力信号の重み付けは、ｑｋにより与えられ、その結果、積分器の値への入力信号の寄与は、関係
【数８】
2018509829.tif 000010
に従う。
【０１６０】
図１３を使用して説明された変形形態で、各サイクルにおいて、積分器１０６の値への入力信号の寄与は、関係
【数９】
2018509829.tif 000011
に従う。
【０１６１】
これらの２つの関係は、完全に等価である。
【０１６２】
２つの重み付けの等価を表現する別の方法は、図１０によって例示される変形形態で、（ｋが１からＯＳＲまで可変である）βｋによる積分器の入力における重み付けおよびαｋによる図１３によって例示される変形形態でのランクｋの積分器の利得を定義することである。
【０１６３】
そのとき、
【数１０】
2018509829.tif 000012
である。
【０１６４】
積分器の入力における信号の寄与がＯＳＲサイクルの変換の間に減少フェーズを呈するために、少なくとも１つの所与のランクｋに対して条件βｋ＜βｋ−１（または、積分器で少なくとも１つのαｋ＞１）を満たすことが必要である。
【０１６５】
積分器（図１０）の入力における指数関数的な減少の１つの利点は、消費に関連付けられる。実際において、スイッチ式静電容量を用いた実施形態で、減少値の静電容量の電荷に関連付けられた消費は、動的消費を低減させることを可能にする。それにもかかわらず、利得のこの減衰は、時間的ノイズを増やす原因となり得る。しかしながら、例えばいくつかの画像処理応用では、変換器の出力において作り出されるデジタル値の直線性は、このデジタル値に対する時間的ノイズより大きい。実際において、一連の画像について、目は、時間的ノイズを平滑化または平均化する傾向があり、したがって直線性誤差により敏感であろう（まったく同一の静的アナログ入力値のいくつかの変換に関するデジタル出力値の母集団がここで考慮される場合、ノイズは、母集団の標準偏差に関連し、直線性誤差は、予想される理論的なデジタル値と母集団の平均との差分に関連する）。したがって、上で論証したように、提案された発明および特に図１０から解説されたその変形形態は、何を差し置いても直線性誤差を低減させる。
【０１６６】
積分器の利得が１／ｑで乗算される、図１３から提案された変形形態で、信号の振幅（またはより具体的には包絡線）が積分器の入力および出力において減衰されないので、ノイズへの影響をより少なくすると同時に直線性の利得がある。
【０１６７】
図１０を使用して解説された変形形態および図１３を使用して解説された変形形態は、積分器における飽和のリスクを回避するために組み合わせることができる。この組合せは、例えば、図１０の変形形態に従って、ｋが１からＯＳＲまで変化する、例えばｆ（ｋ）＝ｑｋタイプの重み付け法則を積分器Ｉａ１の入力信号に適用すること、および少なくとも一度、そして有利にはＯＳＲサイクルの中でＮサイクル毎に周期的に、図１３の変形形態に従って対応する利得を積分器に適用することにより重み付け法則をリセットすることにある。重み付け法則はそのとき、法則ｑの（ｋ−ｎ＊（ｋ／ｎ）の整数部）乗に従い、Ｎサイクル毎に利得（１／ｑ）Ｎが積分器に適用される。
【０１６８】
図１５ａは、時間軸がサイクルの数で表現されるタイミング図形式で、図１０の変形形態による積分器の入力における重み付けの推移を表す。この例で、法則ｆは、ｆ（ｋ）＝ｑｋの形式であり、式中ｑ＝０．８である。デジタル出力値を作り出すためのサイクルの総数ＯＳＲは１００であり、積分器の入力における重み付けがリセットされるまでのサイクルの数Ｎは１０である。変換フェーズの最初のサイクルにおいて、重み付けは０．８であり１０番目のサイクルまで関係０．８ｋに従い、それから１１番目のサイクルにおいて１にリセットされる。リセットが後に続くこの減少は、ＯＳＲ＝１００まで、１０サイクル毎に繰り返される。
【０１６９】
図１５ｂは、同じ時間軸を用いたタイミング図形式で、図１３の変形形態による積分器の利得に適用される重み付けを表す。図示された例では１０である、Ｎサイクル毎に、（初めは１に等しい）積分器の利得αは、（１／ｑ）Ｎで乗算され、すなわち（１／０．８）１０≒９．３１となり、それから次のサイクルにおいてその初期値にリセットされる。
【０１７０】
したがって、法則ｆ（ｋ）に従う積分器の入力値の寄与の特性は保たれる。この組合せでは、積分器の入力信号に影響を与える減衰がより小さいため、飽和のリスクが低減されノイズへのロバスト性が向上する。
【０１７１】
図１０および図１３の２つの変形形態の別の組合せは、少なくとも同じランクｋに対して、積分器入力における重み付けおよび積分器における利得を同時に実行することにある。
【０１７２】
上記で、図５ａの助けを借りて、図１０の変形形態は、いくつかのカスケード接続されたアナログフィルタを備えた１より大きい次数の変換器に一般化され得ることがわかった。同じことは、１より大きい次数の変換器に一般化され得る、図１３を使用して提示されている変形形態に適用される。この一般化は、図１ａの各積分器Ｉａ１からＩａ４が加算器１０９、演算器１１１および乗算器１１３で置き換えられている、図１６に提示されている。図１ａの積分器Ｉａ１からＩａ４のうち少なくとも１つだけを加算器１０９、演算器１１１および乗算器１１３で置き換えることはもちろん可能である。
【０１７３】
いくつかの乗算器１１３が存在している場合、各々の因数αは、アナログ積分フィルタの出力変動範囲を調節するために異なっていてもよい。デジタルフィルタは、そのとき、有利には異なる因数αに従って適合される。
【０１７４】
デジタルフィルタの多岐にわたる変形アーキテクチャが考慮され得ることは、上に明示した。特に、デジタルフィルタのトポロジは、シグマ−デルタ変調器のトポロジに近づくように修正することができる。カスケード接続されたアナログフィルタを持つ変調器の場合、同じタイプであって同じようにカスケード接続された基本フィルタを用いてデジタルフィルタを作り出すことが有利である。同じタイプのフィルタは、例えば、変調器ではアナログでありデジタルフィルタではデジタルである、高域通過、低域通過、帯域通過、積分および他のこのようなフィルタを意味すると理解すべきである。
【０１７５】
カスケード接続されたデジタル積分器の特定の場合に、異なる基本フィルタを等価な方式で実装することができる。例えば、基本フィルタの２つの変形形態を提供することが可能である。第１の変形形態で、図１０の変調器のように、単位利得積分器に乗算器が先行する。第２の変形形態で、基本フィルタは、図１３の変調器のように非単位利得積分器を備える。２つの変形形態による積分器のカスケードは、それにもかかわらず完全に等価であり、図１０による変調器の出力において、または図１３による変調器の出力において、ともに実装され得る。
【０１７６】
この等価を証明するために、以下の表は、係数ｑｋの乗算器が先行する２つの単位利得積分器のカスケードを提示する。この表で、フィルタの入力は、単位的（ユニタリ）であると考えられる。
【０１７７】
【表１】
2018509829.tif 000013
【０１７８】
第２の積分器の出力値は、
【数１１】
2018509829.tif 000014
に等しい。
【０１７９】
２つのランクｋの差に対する、第２の積分器の出力と第１の積分器の入力との比率は、
【数１２】
2018509829.tif 000015
に等しい。
【０１８０】
以下の表は、利得１／ｑを持つ２つの積分器のカスケードを提示する。
【０１８１】
【表２】
2018509829.tif 000016
【０１８２】
２つのランクｋの差に対する、積分器２の出力ならびに第２の積分器の出力と第１の積分器の入力との比率は、
【数１３】
2018509829.tif 000017
に等しい。
【０１８３】
２つの比率はほぼ同じであり、それは２つのデジタルフィルタ変形形態の等価を示す。この等価は２つのフィルタのカスケードに対して示された。明らかに、いかに多くの基本フィルタがカスケード接続されようとも、２つの変形形態間の等価が得られる。
【図１Ａ】
2018509829.tif 000018
【図１Ｂ】
2018509829.tif 000019
【図２】
2018509829.tif 000020
【図３】
2018509829.tif 000021
【図４】
2018509829.tif 000022
【図５Ａ】
2018509829.tif 000023
【図５Ｂ】
2018509829.tif 000024
【図６】
2018509829.tif 000025
【図７】
2018509829.tif 000026
【図８】
2018509829.tif 000027
【図９】
2018509829.tif 000028
【図１０】
2018509829.tif 000029
【図１１】
2018509829.tif 000030
【図１２】
2018509829.tif 000031
【図１３】
2018509829.tif 000032
【図１４】
2018509829.tif 000033
【図１５ａ】
2018509829.tif 000034
【図１５ｂ】
2018509829.tif 000035
【図１６】
2018509829.tif 000036
【国際調査報告】
2018509829.tif 000037
2018509829.tif 000038
2018509829.tif 000039
2018509829.tif 000040
2018509829.tif 000041
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