(57)【要約】  記載される例において、集積回路（１００）がフラッシュセル（１０６）を含み、感知トランジスタ（１０８）の頂部ゲート（１３６）が、浮遊ゲート（１３０）の上の金属感知ゲート（１０６）である。感知トランジスタ（１０８）のソース／ドレイン領域（１３８）が、ソース領域が、２００ナノメートル未満、感知チャネル長（１２６）によりドレイン領域から分離されるように、浮遊ゲート（１３０）の下に延在する。浮遊ゲート（１３０）は少なくとも４００ナノメートル幅であり、そのため、感知トランジスタ（１０８）のソース／ドレイン領域（１３８）は、浮遊ゲート（１３０）の下に各側で少なくとも１００ナノメートル延在する。集積回路（１００）は、浮遊ゲート（１３０）を形成する前に、感知トランジスタソース及びドレイン領域（１３８）を形成することにより形成される。
2018526821.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリを含む集積回路であって、
半導体材料を含む基板、及び
前記フラッシュメモリの感知トランジスタ、
を含み、前記感知トランジスタが、
前記基板の頂部表面において配置されるゲート誘電体層と、
前記ゲート誘電体層上に配置される少なくとも４００ナノメートル幅のポリシリコンの浮遊ゲートと、
前記基板において配置される第１及び第２のソース／ドレイン領域であって、前記浮遊ゲートの下に中途まで延在し、２００ナノメートル未満分離される、前記第１及び第２のソース／ドレイン領域と、
前記浮遊ゲートの上に配置される頂部ゲート誘電体層と、
前記頂部ゲート誘電体層上に配置される金属感知ゲートと、
を含む、
集積回路。
【請求項２】
請求項１に記載の集積回路であって、前記金属感知ゲートが、タンタル、窒化タンタル、チタン、及びチタン窒化物から成るグループから選択される金属を含む、集積回路。
【請求項３】
請求項１に記載の集積回路であって、前記頂部ゲート誘電体層が、二酸化シリコンのサブ層とシリコン窒化物のサブ層とを含む、層スタックである、集積回路。
【請求項４】
請求項１に記載の集積回路であって、前記頂部ゲート誘電体層が、前記浮遊ゲートの前記幅にわたって延在する、集積回路。
【請求項５】
請求項１に記載の集積回路であって、前記感知トランジスタの前記第１及び第２のソース／ドレイン領域が、前記浮遊ゲートの外方に配置されるディープソース／ドレイン部分を含む、集積回路。
【請求項６】
請求項５に記載の集積回路であって、前記第１及び第２のソース／ドレイン領域の前記ディープソース／ドレイン部分の上の前記基板の前記頂部表面において金属シリサイドを含む、集積回路。
【請求項７】
請求項１に記載の集積回路であって、前記金属感知ゲートが４０ナノメートル〜８０ナノメートルの厚みである、集積回路。
【請求項８】
請求項１に記載の集積回路であって、前記金属感知ゲートと同じ金属のトレンチライナーを含む銅ダマシン構造を備える金属相互接続を含む、集積回路。
【請求項９】
請求項１に記載の集積回路であって、前記感知トランジスタの前記ゲート誘電体層と同じ厚みのゲート誘電体層を有する論理ｎチャネル金属酸化物半導体（ＭＯＳ）トランジスタを含む、集積回路。
【請求項１０】
フラッシュメモリを含む集積回路を形成する方法であって、
半導体材料を含む基板を提供する工程、
感知ソース／ドレインマスクを前記基板の頂部表面の上に形成する工程であって、前記感知ソース／ドレインマスクが、前記フラッシュメモリの感知トランジスタの第１及び第２の感知ソース／ドレイン領域のためのエリアにおいて前記基板を露出させ、前記第１及び第２の感知ソース／ドレイン領域のための前記エリア間の前記基板を覆う、前記感知ソース／ドレインマスクを形成する工程、
前記感知ソース／ドレインマスクにより露出された前記エリアにおける前記基板にドーパントを注入する工程、
前記感知ソース／ドレインマスクを取り除く工程、
前記感知ソース／ドレインマスクを取り除いた後、前記基板の前記頂部表面上に前記感知トランジスタのゲート誘電体層を形成する工程、
前記ゲート誘電体層上に少なくとも４００ナノメートル幅のポリシリコンの浮遊ゲートを形成する工程、
前記浮遊ゲートの下に中途まで延在し、２００ナノメートル未満分離される、第１及び第２の感知ソース／ドレイン領域を形成するために、前記注入されたドーパントを活性化する工程、
前記浮遊ゲートの上に頂部ゲート誘電体層を形成する工程、
前記頂部ゲート誘電体層の上にゲート金属の層を形成する工程、
ゲート金属の前記層の上にマスクを形成する工程であって、前記マスクが前記浮遊ゲートの上の金属感知のゲートためのエリアを覆うように、前記マスクを形成する工程、及び
前記頂部ゲート誘電体層上に前記金属感知ゲートを形成するため、前記マスクにより露出された箇所のゲート金属の前記層を取り除く工程、
を含む、方法。
【請求項１１】
請求項１０に記載の方法であって、前記金属感知ゲートが、タンタル、窒化タンタル、チタン、及びチタン窒化物から成るグループから選択される金属を含む、方法。
【請求項１２】
請求項１０に記載の方法であって、前記第１及び第２の感知ソース／ドレイン領域のディープソース／ドレイン部分を形成するため、前記浮遊ゲートをマスクとして用いて、前記浮遊ゲートに近接する前記基板にドーパントを注入することを含み、前記ディープソース／ドレイン部分が、前記浮遊ゲートの外方に配置される、方法。
【請求項１３】
請求項１２に記載の方法であって、前記第１及び第２の感知ソース／ドレイン領域の前記ディープソース／ドレイン部分上に金属シリサイドを形成することを含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記浮遊ゲートの上、及び前記第１及び第２の感知ソース／ドレイン領域の前記ディープソース／ドレイン部分の上に、シリサイドブロック誘電体材料の層を形成する工程、
前記金属シリサイドを形成する前に、前記浮遊ゲートの上にシリサイドブロック誘電体材料の前記層を残すようにシリサイドブロック誘電体材料の前記層をパターニングし、前記第１及び第２の感知ソース／ドレイン領域の前記ディープソース／ドレイン部分の上のシリサイドブロック誘電体材料の前記層を取り除く工程、
ゲート金属の前記層を形成する前に、前記浮遊ゲート上のシリサイドブロック誘電体材料の前記層の上に及び前記金属シリサイドの上に誘電体障壁層を形成する工程、及び
前記金属感知ゲートを形成するためゲート金属の前記層を取り除いた後、前記金属シリサイドの上から前記誘電体障壁層を取り除く工程、
を含み、
シリサイドブロック誘電体材料の前記層と前記誘電体障壁層との組合せが、前記頂部ゲート誘電体層を提供する、
方法。
【請求項１５】
請求項１４に記載の方法であって、シリサイドブロック誘電体材料の前記層が二酸化シリコンを含み、前記誘電体障壁層が、二酸化シリコンのサブ層とシリコン窒化物のサブ層とを含む層スタックである、方法。
【請求項１６】
請求項１０に記載の方法であって、
誘電体層において相互接続トレンチを形成する工程、
前記相互接続トレンチの側壁及び底部上にトレンチライナーを形成する工程、及び
前記トレンチライナー上に銅を形成する工程、
を含み、
前記トレンチライナーが前記金属感知ゲートと同じ組成を有する、
方法。
【請求項１７】
請求項１０に記載の方法であって、前記金属感知ゲートを形成するため前記マスクにより露出された箇所のゲート金属の前記層を取り除く工程が、ウェットエッチングプロセスによって実施される、方法。
【請求項１８】
請求項１７に記載の方法であって、前記ウェットエッチングプロセスが、濃縮水酸化アンモニウム及び過酸化水素の水溶液を含む、方法。
【請求項１９】
請求項１０に記載の方法であって、前記感知トランジスタの前記ゲート誘電体層と同時に論理ＭＯＳトランジスタのゲート誘電体層を形成することを含む、方法。
【請求項２０】
フラッシュメモリを含む集積回路を形成する方法であって、
半導体材料を含む基板を提供する工程、
前記基板の頂部表面の上に感知ソース／ドレインマスクを形成する工程であって、前記感知ソース／ドレインマスクが、前記フラッシュメモリの感知トランジスタの感知ソースドレイン領域のためのエリアにおいて前記基板を露出させ、前記感知ソースドレイン領域のための前記エリア間で前記基板を覆う、前記感知ソース／ドレインマスクを形成する工程、
前記感知ソース／ドレインマスクにより露出された前記エリアにおける前記基板にドーパントを注入する工程、
前記感知ソース／ドレインマスクを取り除く工程、
前記感知ソース／ドレインマスクを取り除いた後、前記基板の前記頂部表面上に前記感知トランジスタのゲート誘電体層を形成する工程、
前記ゲート誘電体層上に少なくとも４００ナノメートル幅のポリシリコンの前記感知トランジスタの浮遊ゲートを形成する工程、
前記浮遊ゲートの下に中途まで延在し、２００ナノメートル未満分離される、前記感知トランジスタの感知ソース／ドレイン領域を形成するために、前記注入されたドーパントを活性化する工程、
前記感知ソース／ドレイン領域のディープソース／ドレイン部分を形成するために、前記浮遊ゲートをマスクとして用いて前記浮遊ゲートに近接する前記基板にドーパントを注入する工程であって、前記ディープソース／ドレイン部分が前記浮遊ゲートの外方に配置されている、前記ドーパントを注入する工程、
前記浮遊ゲートの上、及び前記感知ソース／ドレイン領域の前記ディープソース／ドレイン部分の上に、シリサイドブロック誘電体材料の層を形成する工程、
前記浮遊ゲートの上のシリサイドブロック誘電体材料の層を残すために、シリサイドブロック誘電体材料の前記層をパターニングし、前記感知ソース／ドレイン領域の前記ディープソース／ドレイン部分の上のシリサイドブロック誘電体材料の前記層を取り除く工程、
前記感知ソース／ドレイン領域の前記ディープソース／ドレイン部分上に耐火性金属の層を形成し、前記ディープソース／ドレイン部分上に金属シリサイド形成するために前記基板を加熱し、前記浮遊ゲート上のシリサイドブロック誘電体材料の前記パターニングされた層が、前記浮遊ゲート上に金属シリサイドが形成しないようにし、その後、反応しなかった金属を取り除く、工程、
前記浮遊ゲート上のシリサイドブロック誘電体材料の前記パターニングされた層の上及び前記金属シリサイドの上に、誘電体障壁層を形成する工程、
前記誘電体障壁層の上にゲート金属の層を形成する工程、
ゲート金属の前記層の上にハードマスク層を形成する工程、
前記浮遊ゲートの上にハードマスクを形成するため、前記金属シリサイドの上の前記ハードマスク層を取り除く工程、
前記浮遊ゲートの上に前記感知トランジスタの金属感知ゲートを形成するため、前記ハードマスクにより露出された箇所のゲート金属の前記層を取り除く工程、及び
前記金属感知ゲートを形成した後、前記金属シリサイドの上から前記誘電体障壁層を取り除く工程、
を含み、
シリサイドブロック誘電体材料の前記層と前記誘電体障壁層との組合せが、前記感知トランジスタの頂部ゲート誘電体層を提供する、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して集積回路に関し、更に特定して言えば、集積回路におけるフラッシュメモリセルに関連する。
【背景技術】
【０００２】
或る集積回路が、感知トランジスタの頂部ゲートが浮遊ゲートの上の金属プレートである、フラッシュメモリセルを含む。このフラッシュセルは、一つの余分のフォトリソグラフィオペレーションを付加することで、相補型金属酸化物半導体（ＣＭＯＳ）製造フローに統合され得る。頂部ゲートは、金属プレートをアンダーカットするウェットエッチングプロセスにより形成され、そのため浮遊ゲートが大型にされる必要がある。浮遊ゲートを大型にすることは、増大されるホットキャリア注入に起因して、フラッシュセルに対する信頼性の問題につながり得る。大型の浮遊ゲートは、効率的なホットキャリア注入プログラミングのために大きな横方向フィールドを要する。或るプロセスでは、必要とされる値を達成することが物理的に不可能である。６ボルト未満など、低ドレイン電圧での効率的なＨＣＩプログラミングを可能にするため、チャネル長が低減される必要がある。
【発明の概要】
【０００３】
記載される例において、集積回路がフラッシュセルを含み、感知トランジスタの頂部ゲートが、浮遊ゲートの上の金属感知ゲートである。感知トランジスタのソース／ドレイン領域は、ソース領域が、２００ナノメートル未満、感知チャネル長によりドレイン領域から分離されるように、浮遊ゲートの下に延在する。金属感知ゲートは、ソース及びドレイン領域の上を浮遊ゲートを超えて延在しない。浮遊ゲートは少なくとも４００ナノメートル幅であり、そのため、感知トランジスタのソース／ドレイン領域は、浮遊ゲートの下に各側で少なくとも１００ナノメートル延在する。集積回路は、浮遊ゲートを形成する前に、感知トランジスタソース及びドレイン領域を形成することにより形成される。
【図面の簡単な説明】
【０００４】
【図１】例示の集積回路の断面図である。
【０００５】
【図２Ａ】例示の製造シーケンスの連続的な段階において示される、図１の集積回路の断面図である。
【図２Ｂ】例示の製造シーケンスの連続的な段階において示される、図１の集積回路の断面図である。
【図２Ｃ】例示の製造シーケンスの連続的な段階において示される、図１の集積回路の断面図である。
【図２Ｄ】例示の製造シーケンスの連続的な段階において示される、図１の集積回路の断面図である。
【図２Ｅ】例示の製造シーケンスの連続的な段階において示される、図１の集積回路の断面図である。
【図２Ｆ】例示の製造シーケンスの連続的な段階において示される、図１の集積回路の断面図である。
【図２Ｇ】例示の製造シーケンスの連続的な段階において示される、図１の集積回路の断面図である。
【図２Ｈ】例示の製造シーケンスの連続的な段階において示される、図１の集積回路の断面図である。
【図２Ｉ】例示の製造シーケンスの連続的な段階において示される、図１の集積回路の断面図である。
【図２Ｊ】例示の製造シーケンスの連続的な段階において示される、図１の集積回路の断面図である。
【発明を実施するための形態】
【０００６】
図面は一定の縮尺で描いてはいない。幾つかの行為は、異なる順序で、及び／又は他の行為又は事象と同時に成されてもよい。また、全ての図示した行為又は事象が、例示の実施例に従った手法を実装する必要はない。
【０００７】
集積回路がフラッシュセルを含み、感知トランジスタの頂部ゲートが、浮遊ゲートの上の金属感知ゲートである。感知トランジスタのソース／ドレイン領域は、ソース領域が、２００ナノメートル未満、感知チャネル長によりドレイン領域から分離されるように、浮遊ゲートの下に途中まで延在する。金属感知ゲートは、ソース及びドレイン領域の上を浮遊ゲートを超えて延在しない。浮遊ゲートは、少なくとも４００ナノメートル幅であり、そのため、感知トランジスタのソース／ドレイン領域は、各側で少なくとも１００ナノメートル、浮遊ゲートの下に延在する。集積回路は、浮遊ゲートを形成する前に、感知トランジスタソース及びドレイン領域を形成することにより形成される。
【０００８】
図１は例示の集積回路の断面図である。集積回路１００は、半導体材料１０４を含む基板１０２上に形成される。例えば、基板１０２は単結晶シリコンであり得る。半導体材料１０４も単結晶シリコンであり得る。この例では、半導体材料１０４はｐ型である。集積回路１００はフラッシュメモリ１０６を含み、フラッシュメモリ１０６は、少なくとも一つの感知トランジスタ１０８を有し、アクセストランジスタ１１０を有し得る。この例では、感知トランジスタ１０８及びアクセストランジスタ１１０は、ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタである。集積回路１００はまた、フラッシュメモリ１０６から離れた、少なくとも一つの論理ＮＭＯＳトランジスタ１１２を含み得る。フィールド酸化物１１４が、集積回路１００の構成要素を横方向に隔離するように基板１０２の頂部表面１１６において配置される。感知トランジスタ１０８及びアクセストランジスタ１１０は、基板１０２における隔離されたｐ型ウェル１１８において配置される。隔離されたｐ型ウェル１１８は、隔離されたｐ型ウェル１１８の下の基板１０２に配置されるディープｎ型ウェル１２０と、隔離されたｐ型ウェル１１８を横方向に囲むｎ型ウェル１２２との組み合わせにより電気的に隔離される。論理ＮＭＯＳトランジスタ１１２は、基板１０２のｐ型半導体材料１０４に接するｐ型ウェル１２４に配置される。
【０００９】
感知トランジスタ１０８は、隔離されたｐ型ウェル１１８において基板１０２の頂部表面１１６上の厚み１２８を有するゲート誘電体層１２６、及びゲート誘電体層１２６上の幅１３２を有する浮遊ゲート１３０を含む。ゲート誘電体層１２６の厚み１２８は、３．０ナノメートル未満であり、１.５ナノメートル〜２．５ナノメートルであり得る。例えば、浮遊ゲート１３０は、本明細書においてポリシリコンと称する多結晶シリコンであり得る。幅１３２は少なくとも４００ナノメートルである。頂部ゲート誘電体層１３４が、浮遊ゲート１３０の幅１３２にわたって延在して、浮遊ゲート１３０の上に配置され、頂部ゲート誘電体層１３４の上に金属感知ゲート１３６が配置される。金属感知ゲート１３６は、感知トランジスタ１０８のソース及びドレイン側で浮遊ゲート１３０を超えて延在しない。例えば、金属感知ゲート１３６は、４０ナノメートル〜８０ナノメートルの厚みであり得る。ｎ型感知ソース／ドレイン領域１３８は、隔離されたｐ型ウェル１１８に配置され、浮遊ゲート１３０の下に途中まで延在する。感知ソース／ドレイン領域１３８は、浮遊ゲート１３０の下で感知チャネル長１４０により分離される。感知チャネル長１４０は２００ナノメートル未満であり、そのため、感知ソース／ドレイン領域１３８は、感知トランジスタ１０８の各ソース及びドレイン側で少なくとも１００ナノメートル、浮遊ゲート１３０の下に延在する。例えば、類似の論理トランジスタのソース／ドレイン領域が、各ソース及びドレイン側で、対応する論理ゲートの下に２５ナノメートル未満、延在し得る。感知ソース／ドレイン領域１３８は、浮遊ゲート１３０の外方に配置されるディープソース／ドレイン部分１４２を含み得る。オフセットスペーサ１４４が、浮遊ゲート１３０の側壁上に配置され、ソース／ドレイン側壁スペーサ１４６が、オフセットスペーサ１４４上に配置される。
【００１０】
アクセストランジスタ１１０は、隔離されたｐ型ウェル１１８における基板１０２の頂部表面１１６上に配置されるゲート誘電体層１４８と、ゲート誘電体層１４８上のゲート１５０とを含む。ゲート誘電体層１４８は、感知トランジスタ１０８のゲート誘電体層１２６と同じ組成及び厚みを有する。ゲート１５０は、感知トランジスタ１０８の浮遊ゲート１３０と同じ組成を有する。ｎ型アクセスソース／ドレイン領域１５２が、隔離されたｐ型ウェル１１８に配置され、ゲート１５０の下に途中まで延在する。アクセスソース／ドレイン領域１５２は、感知ソース／ドレイン領域１３８が浮遊ゲート１３０の下に延在するほど遠くまでゲート１５０の下に延在しない。例えば、アクセスソース／ドレイン領域１５２は、浮遊ゲート１３０の下に２５ナノメートル未満、延在し得る。アクセスソース／ドレイン領域１５２は、ゲート１５０の外方に配置されるディープソース／ドレイン部分１５４を含む。アクセストランジスタ１１０のディープソース／ドレイン部分１５４は、感知トランジスタ１０８のディープソース／ドレイン部分１４２と同様のドーピング分布を有する。感知トランジスタ１０８に近接するアクセスソース／ドレイン領域１５２は、想像線により図１に示すようにアクセストランジスタ１１０に近接する感知ソース／ドレイン領域１３８と連続的である。ゲート１５０の側壁上にオフセットスペーサ１５６が配置され、オフセットスペーサ１５６上にソース／ドレイン側壁スペーサ１５８が配置される。
【００１１】
感知トランジスタ１０８及びアクセストランジスタ１１０を囲むｎ型ウェル１２２における基板１０２の頂部表面１１６において、ｎ型コンタクト領域１６０が配置され得る。コンタクト領域１６０は、感知トランジスタ１０８のディープソース／ドレイン部分１４２及びアクセストランジスタ１１０のディープソース／ドレイン部分１５４と同様のドーピング分布を有し得る。
【００１２】
論理ＮＭＯＳトランジスタ１１２は、ｐ型ウェル１２４における基板１０２の頂部表面１１６上に配置されるゲート誘電体層１６２、及びゲート誘電体層１６２上のゲート１６４を含む。ゲート誘電体層１６２は、感知トランジスタ１０８のゲート誘電体層１２６と同じ組成及び厚みを有する。ゲート１６４は、感知トランジスタ１０８の浮遊ゲート１３０と同じ組成を有する。ｎ型論理ソース／ドレイン領域１６６が、ｐ型ウェル１２４に配置され、ゲート１６４の下に途中まで延在する。論理ソース／ドレイン領域１６６は、感知ソース／ドレイン領域１３８が浮遊ゲート１３０の下に延在するほど遠くまでゲート１６４の下に延在しない。論理ソース／ドレイン領域１６６は、ゲート１６４の外方に配置されるディープソース／ドレイン部分１６８を含む。論理ＮＭＯＳトランジスタ１１２のディープソース／ドレイン部分１６８は、感知トランジスタ１０８のディープソース／ドレイン部分１４２と同様のドーピング分布を有する。ゲート１６４の側壁上にオフセットスペーサ１７０が配置され、オフセットスペーサ１７０上にソース／ドレイン側壁スペーサ１７２が配置される。
【００１３】
金属シリサイド１７４が、感知トランジスタ１０８のディープソース／ドレイン部分１４２、アクセストランジスタ１１０のディープソース／ドレイン部分１５４、ｎ型ウェル１２２におけるコンタクト領域１６０、及び論理ＮＭＯＳトランジスタ１１２のディープソース／ドレイン部分１６８など、露出されたシリコン上の基板１０２の頂部表面１１６において、及び任意選択で、アクセストランジスタ１１０のゲート１５０及び論理ＮＭＯＳトランジスタ１１２のゲート１６４上に、配置され得る。金属シリサイド１７４は、感知トランジスタ１０８の浮遊ゲート１３０上に配置されない。
【００１４】
プレメタル誘電体（ＰＭＤ）層１７６が、基板１０２の頂部表面１１６の上、並びに、金属シリサイド１７４、感知トランジスタ１０８、アクセストランジスタ１１０、及び論理ＭＯＳトランジスタ１１２の上に配置される。ＰＭＤ層１７６は層スタックであり得、この層スタックは、シリコン窒化物のＰＭＤライナーと、ボロンリン珪酸ガラス（ＢＰＳＧ）又は二酸化シリコンのメイン層と、シリコン窒化物、シリコンカーバイド、シリコンカーバイド窒化物、又は、タングステン化学機械研磨（ＣＭＰ）プロセスのためのストップ層に適したその他のハード誘電体材料のキャップ層とを含み得る。金属シリサイド１７４を介する、感知トランジスタ１０８、アクセストランジスタ１１０、及び論理ＮＭＯＳトランジスタ１１２への電気的接続を提供するために、ＰＭＤ層１７６を通してコンタクト１７８が配置される。コンタクト１７８は、ＰＭＤ層１７６に接するチタン及びチタン窒化物のコンタクトライナー１８０と、コンタクトライナー１８０上のタングステンのコンタクト充填金属１８２とを含む。コンタクト１７８は、ＰＭＤ層１７６を通してコンタクトホールを形成すること、コンタクトホールの側壁及び底部上にコンタクトライナー１８０を形成すること、及びコンタクトライナー１８０上にコンタクト充填金属１８２の層を形成すること、及びその後、金属ＣＭＰプロセス又はエッチバックプロセスなどによって、ＰＭＤ層１７６の頂部表面からコンタクト充填金属１８２及びコンタクトライナー１８０を取り除くことによって形成され得る。
【００１５】
ＰＭＤ層１７６上に金属間誘電体（ＩＭＤ）層１８４が配置される。ＩＭＤ層１８４は、シリコンカーバイド又はシリコンカーバイド窒化物のエッチストップ層と、有機シリケートガラス（ＯＳＧ）などの二酸化シリコン又は低ｋ誘電体材料のメイン層と、シリコン窒化物、シリコンカーバイド、シリコンカーバイド窒化物、又は銅ＣＭＰプロセスのためのストップ層に適したその他のハード誘電体材料のキャップ層とを含み得る。コンタクト１７８への電気的接続を提供するために、金属相互接続１８６がＩＭＤ層１８４を通して配置される。金属相互接続１８６は銅ダマシン構造を有し、この銅ダマシン構造は、ＩＭＤ層１８４に接し、コンタクト１７８への接続を成す、タンタル窒化物のトレンチライナー１８８と、トレンチライナー１８８上の銅充填金属１９０とを備える。金属相互接続１８６は、銅ダマシンプロセスにより形成され得、銅ダマシンプロセスは、ＩＭＤ層１８４を通して相互接続トレンチを形成すること、相互接続トレンチの側壁及び底部上にトレンチライナー１８８を形成すること、スパッタリングによりトレンチライナー１８８上に銅充填金属１９０の第１の部分として銅シード層を形成すること、銅シード層上に銅充填金属１９０の第２の部分として電気めっきにより充填銅層を形成すること、及びその後、銅ＣＭＰプロセスにより銅充填金属１９０及びトレンチライナー１８８を取り除くことを含み得る。
【００１６】
感知トランジスタ１０８の金属感知ゲート１３６は、コンタクト１７８のコンタクトライナー１８０に類似する、又は金属相互接続１８６のトレンチライナー１８８に類似する組成を有し得、反応性スパッタツール又は原子層堆積ツールなど、同じツールにおいて形成され得る。コンタクトライナー１８０又はトレンチライナー１８８と同じツールにおいて金属感知ゲート１３６を形成することは、有利にも、集積回路１００の製造コストを低減し得る。
【００１７】
集積回路１００のオペレーションの間、感知トランジスタ１０８は、浮遊ゲート１３０の下の感知チャネル長１４０が２００ナノメートル未満であること起因して、所望のレベルの信頼性を示し得る。感知トランジスタ１０８は、浮遊ゲート１３０の幅１３２が少なくとも４００ナノメートルであるので、１ミリ秒よりずっと短いプログラム時間及び所望の低プログラム電圧を有し得、金属感知ゲート１３６を画定するためのウェットエッチングプロセスによるアンダーカットに因る幅低減の後の金属感知ゲート１３６のための充分な幅が可能となる。データ保持及び持続性もまた、浮遊ゲートの幅が３００ナノメートル未満である感知トランジスタよりも著しく優れたものとなり得る。
【００１８】
図２Ａ〜図２Ｊは、例示の製造シーケンスの連続的な段階において示される、図１の集積回路の断面図である。図２Ａを参照すると、集積回路１００が基板１０２内及び上に形成される。例えば、基板１０２はシリコンウェハであり得る。半導体材料１０４は、バルクシリコンウェハの頂部であり得、又は、バルクシリコンウェハ上に形成されるエピタキシャル層であり得る。例えば、フィールド酸化物１１４は、シャロートレンチアイソレーション（ＳＴＩ）プロセスにより形成される。その後、ディープｎ型ウェル１２０が、ｎ型ドーパント（リンなど）を基板１０２内に注入することによって形成され得る。例えば、１０００ｋｅＶ〜１５００ｋｅＶのエネルギーで２×１０１２ｃｍ−２〜５×１０１２ｃｍ−２のドーズ量での、フォトレジストを含む注入マスクを用いる注入が、基板１０２の頂部表面１１６の１ミクロン〜１.５ミクロン下に所望のピークドーパント分布を生成し得る。隔離されたｐ型ウェル１１８及びｐ型ウェル１２４が、２５０ｋｅＶ〜３５０ｋｅＶのエネルギーで５×１０１２ｃｍ−２〜１×１０１３ｃｍ−２のドーズ量で、フォトレジストを含む注入マスクを用いてボロンなどのｐ型ドーパントを基板１０２内に注入することにより形成され得、これにより、基板１０２の頂部表面１１６の０．６ミクロン〜０．９ミクロン下にピークドーパント分布が生成される。感知トランジスタ１０８、アクセストランジスタ１１０、及び論理ＭＯＳトランジスタ１１２のためのパンチスルー低減領域及び閾値調節領域を形成するために、付加的なｐ型ドーパントが同時に注入され得る。ｎ型ウェル１２２は、４００ｋｅＶ〜６００ｋｅＶのエネルギーで５×１０１２ｃｍ−２〜２×１０１３ｃｍ−２のドーズ量で、フォトレジストを含む注入マスクを用いてｎ型ドーパント（リンなど）を基板１０２内に注入することにより形成され得、これにより、基板１０２の頂部表面１１６の０．４ミクロン〜０．８ミクロン下にピークドーパント分布が生成される。その後、基板１０２は、注入されたドーパントを活性化するためにアニーリングされる。
【００１９】
感知ソース／ドレインマスク１９２が基板１０２の上に形成され、これは、図１の感知ソース／ドレイン領域１３８のためのエリアにおいて基板１０２を露出させる。感知ソース／ドレインマスク１９２は、感知ソース／ドレイン領域１３８のためのエリア間の基板１０２を覆う。感知ソース／ドレインマスク１９２は、任意選択で、ｎ型ソース／ドレインエリア又はコンタクト領域のための他のエリアを露出させ得る。ｎ型ドーパント１９４（リン及びヒ素など）が、３０ｋｅＶ〜７０ｋｅＶのエネルギーで５×１０１３ｃｍ−２〜３×１０１４ｃｍ−２の総ドーズなどで、感知ソース／ドレインマスク１９２により露出された基板１０２に注入されて、感知ソース／ドレイン領域１３８のためのエリアにおいて感知ソース／ドレイン注入された領域１９６を形成する。その後、アッシングプロセス及びその後続くウェット洗浄プロセスなどにより、感知ソース／ドレインマスク１９２が取り除かれる。
【００２０】
図２Ｂを参照すると、それぞれ、感知トランジスタ１０８、アクセストランジスタ１１０、及び論理ＮＭＯＳトランジスタ１１２の、ゲート誘電体層１２６、１４８、及び１６２が同時に形成される。ゲート誘電体層１２６、１４８、及び１６２は、熱酸化により形成され得、及び任意選択で、窒素含有プラズマへの暴露などにより窒化され得る。ゲート誘電体層１２６、１４８、及び１６２は、任意選択で、ハフニウム酸化物又はジルコニウム酸化物などの高ｋ誘電体材料を含み得る。図２Ａの感知ソース／ドレイン注入された領域１９６における注入されたドーパントは、感知ソース／ドレイン領域１３８を形成するため、ゲート誘電体層１２６、１４８、及び１６２の形成の間、少なくとも部分的にアクティブにされ得る。
【００２１】
その後、感知トランジスタ１０８の浮遊ゲート１３０、アクセストランジスタ１１０のゲート１５０、及び論理ＮＭＯＳトランジスタ１１２のゲート１６４が、それぞれ、ゲート誘電体層１２６、１４８、及び１６２上に同時に形成される。例えば、浮遊ゲート１３０、ゲート１５０、及びゲート１６４は、ゲート誘電体材料の共通層上にポリシリコンの層を１５０ナノメートル〜２００ナノメートルの厚みで形成すること、ｎチャネルトランジスタのゲートのためのエリアにおいてポリシリコンの層を１×１０１５ｃｍ−２〜６×１０１５ｃｍ−２の総ドーズ量でｎ型ドーパント（リン及び場合によってはヒ素など）で注入することによって形成され得る。その後、ゲートエッチングマスクが、浮遊ゲート１３０、ゲート１５０、及びゲート１６４を含む、ＮＭＯＳトランジスタのゲートのための、及びｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタのゲートのためのエリアを覆うために、ポリシリコンの層の上に形成される。ポリシリコンの層は、浮遊ゲート１３０、ゲート１５０、及びゲート１６４を形成するためにポリシリコンを残して、反応性イオンエッチング（ＲＩＥ）プロセスにより、ゲートエッチングマスクにより露出されたエリアにおいて取り除かれる。ゲート誘電体層１２６、１４８、及び１６２の外のゲート誘電体材料の共通層は、ＲＩＥプロセスにより低減され又は取り除かれ得る。
【００２２】
オフセットスペーサ１４４、１５６、及び１７０は、浮遊ゲート１３０、ゲート１５０、及びゲート１６４上に、場合によっては同時に、形成される。オフセットスペーサ１４４、１５６、及び１７０は、熱酸化物を、及び任意選択でプラズマエンハンス化学気相成長（ＰＥＣＶＤ）によって形成される二酸化シリコン及び／又はシリコン窒化物の一つ又は複数の層を、含み得る。
【００２３】
図２Ｃを参照すると、軽くドープされたドレインマスク１９８が、基板１０２の上に形成され、これは、浮遊ゲート１３０、ゲート１５０、及びゲート１６４に近接するエリア、及び任意選択でｎ型ウェル１２２におけるエリアを露出させる。ｎ型ドーパント２００（リン及び場合によってはヒ素など）が、３０ｋｅＶ〜６０ｋｅＶのエネルギーで２×１０１３ｃｍ−２〜１×１０１４ｃｍ−２の総ドーズなどで、ＬＤＤマスク１９８により露出された基板１０２に注入されて、浮遊ゲート１３０、ゲート１５０、及びゲート１６４に近接するドレイン拡張注入された領域２０２、並びに、ｎ型ウェル１２２におけるウェルタップ注入された領域２０４を形成する。浮遊ゲート１３０、ゲート１５０、及びゲート１６４は、ｎ型ドーパント２００をブロックする。その後、ＬＤＤマスク１９８は、例えば図２Ａを参照して説明されるように、取り除かれる。
【００２４】
図２Ｄを参照すると、ディープソース／ドレインマスク２０６が、基板１０２の上に形成され、これは、アクセストランジスタ１１０及び論理ＮＭＯＳトランジスタ１１２及びｎ型ウェル１２２を露出させ、及び任意選択で、図２Ｄに示されるように感知トランジスタ１０８を露出させ得る。ｎ型ドーパント２０８（リン及びヒ素など）が、４０ｋｅＶ〜７０ｋｅＶのエネルギーで１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２の総ドーズなどで、浮遊ゲート１３０、ゲート１５０、及びゲート１６４に近接する基板１０２内に、及びｎ型ウェル１２２において注入されて、浮遊ゲート１３０、ゲート１５０、及びゲート１６４に近接するディープソース／ドレイン注入された領域２１０を形成し、及びｎ型ウェル１２２におけるコンタクト注入された領域２１２を形成する。浮遊ゲート１３０、ゲート１５０、及びゲート１６４は、ｎ型ドーパント２０８をブロックする。その後、ディープソース／ドレインマスク２０６は、例えば図２Ａを参照して説明されるように、取り除かれる。
【００２５】
図２Ｅを参照すると、基板１０２は、図２Ｄのドレイン拡張注入された領域２０２、ウェルタップ注入された領域２０４、ディープソース／ドレイン注入された領域２１０、及びコンタクト注入された領域２１２において、注入されたドーパントを活性化するためにアニーリングされて、感知ソース／ドレイン領域１３８のディープソース／ドレイン部分１４２を形成し、アクセスソース／ドレイン領域１５２のディープソース／ドレイン部分１５４を形成し、論理ソース／ドレイン領域１６６のディープソース／ドレイン部分１６８を形成し、及び、ｎ型ウェル１２２においてコンタクト領域１６０を形成する。基板１０２は、例えば、高速熱的処理（ＲＴＰ）ツールにおけるスパイクアニールプロセスにより、又はフラッシュアニールプロセスにより、又はレーザーアニールプロセスなどによりアニーリングされ得る。
【００２６】
シリサイドブロック誘電体材料２１４の層が、集積回路１００の既存の頂部表面の上に形成される。例えば、シリサイドブロック誘電体材料２１４の層は、１０ナノメートル〜５０ナノメートルの総厚を有する、二酸化シリコン及び場合によってはシリコン窒化物の一つ又は複数のサブ層を含み得る。シリサイドブロック誘電体材料２１４の層において二酸化シリコンが、ＰＥＣＶＤプロセスにより形成され得る。
【００２７】
図２Ｆを参照すると、図２Ｅのシリサイドブロック誘電体材料２１４の層は、図１の頂部ゲート誘電体層１３４の第１の部分を形成するために感知トランジスタ１０８の浮遊ゲート１３０を覆うように、及び感知ソース／ドレイン領域１３８のディープソース／ドレイン部分１４２、アクセスソース／ドレイン領域１５２のディープソース／ドレイン部分１５４、論理ソース／ドレイン領域１６６のディープソース／ドレイン部分１６８、及びｎ型ウェル１２２におけるコンタクト領域１６０、アクセストランジスタ１１０のゲート１５０、及び論理ＮＭＯＳトランジスタ１１２のゲート１６４を露出させるように、パターニングされる。シリサイドブロック誘電体材料２１４の層は、フォトリソグラフィプロセスによりエッチングマスクを形成すること、及びエッチングマスクにより露出された箇所のシリサイドブロック誘電体材料２１４の層をウェットエッチングプロセス又はＲＩＥプロセスにより取り除くことによって、パターニングされ得る。
【００２８】
シリサイドブロック誘電体材料２１４のパターニングされた層によって露出されたシリコン上に、金属シリサイド１７４が形成される。例えば、金属シリサイド１７４は、露出されたシリコン上に、チタン、コバルト、又はニッケルなどの耐火性金属の層を形成すること、及び、金属シリサイド１７４を形成するため露出されたシリコンを耐火性金属と反応させるために基板１０２を加熱することよって形成され得る。反応しなかった金属は、その後、硫酸及び過酸化水素の水溶性混合物、又は水酸化アンモニウム及び過酸化水素の水溶性混合物などのウェットエッチングプロセスによって取り除かれる。
【００２９】
図２Ｇを参照すると、誘電体障壁層２１６が、金属シリサイド１７４の上に形成され、及び図１の頂部ゲート誘電体層１３４の上に部分的に形成される。誘電体障壁層２１６は、５ナノメートル〜２０ナノメートルの厚みの二酸化シリコンの第１のサブ層と、二酸化シリコンの第１のサブ層上の５ナノメートル〜２０ナノメートルの厚みのシリコン窒化物のサブ層と、シリコン窒化物のサブ層上の５ナノメートル〜２０ナノメートルの厚みの二酸化シリコンの第２のサブ層とを含む層スタックであり得る。誘電体障壁層２１６における二酸化シリコンが、テトラエトキシシラン（ＴＥＯＳ）を用いるＰＥＣＶＤにより形成され得る。誘電体障壁層２１６におけるシリコン窒化物が、ビスターシャリブチルアミノシラン（ＢＴＢＡＳ）を用いるＰＥＣＶＤにより形成され得る。誘電体障壁層２１６のための他の層構造又は組成も本例の範囲内にある。例えば、誘電体障壁層２１６の総厚は２０ナノメートル〜４０ナノメートルであり得る。
【００３０】
誘電体障壁層２１６上にゲート金属２１８の層が形成される。例えば、ゲート金属２１８の層は、４０ナノメートル〜８０ナノメートルの厚みであり得、窒化タンタル、タンタル、チタン窒化物、又はチタンを含み得る。ゲート金属２１８におけるチタン及びタンタルの層が、スパッタリングにより形成され得る。ゲート金属２１８におけるタンタル窒化物及びチタン窒化物の層が、窒素雰囲気における反応性スパッタリング、又は原子層堆積により形成され得る。
【００３１】
ゲート金属２１８の層上にハードマスク層２２０が形成される。ハードマスク層２２０は、ＰＥＣＶＤによって形成されるシリコン窒化物を含み得、２５ナノメートル〜５０ナノメートルの厚みであり得る。
【００３２】
図１の金属感知ゲート１３６のためのエリアを覆うハードマスク層２２０の上に、ゲートマスク２２２が形成される。ゲートマスク２２２は、感知トランジスタ１０８のディープソース／ドレイン部分１４２の上及びアクセストランジスタ１１０及び論理ＭＯＳトランジスタ１１２の上を含む、その他の箇所のハードマスク層２２０を露出させる。ゲートマスク２２２は、フォトリソグラフィプロセスによりフォトレジストで形成され得る。ゲートマスク２２２の幅が、ゲート金属２１８の層のウェットエッチングプロセスの間のアンダーカットを考慮して、金属感知ゲート１３６の所望の幅を提供するように選択される。図１を参照して説明されたように、少なくとも４００ナノメートルの幅を有するように浮遊ゲート１３０を形成することは、有利にも、所望の金属感知ゲート１３６の幅を提供するために充分な幅を有してゲートマスク２２２が形成され得るようにする。
【００３３】
図２Ｈを参照すると、ハードマスク２２４を形成するためにゲートマスク２２２の下のハードマスク層２２０を残して、ＲＩＥプロセスにより、ゲートマスク２２２により露出された箇所の図２Ｇのハードマスク層２２０が取り除かれる。ゲートマスク２２２は、後続の金属ゲートエッチプロセスの間、取り除かれ得、又は、その場に残り得る。
【００３４】
図２Ｉを参照すると、金属感知ゲート１３６を提供するためにハードマスク２２４の下のゲート金属２１８の層を残して、ハードマスク２２４により露出された箇所の図２Ｈのゲート金属２１８の層が取り除かれる。ゲート金属２１８の層は、濃縮水酸化アンモニウム及び過酸化水素の水溶性混合物を用いるウェットエッチングプロセスにより取り除かれ得る。ゲート金属２１８の層をエッチングするための他の方法も本例の範囲内である。図２Ｈのゲートマスク２２２は、ウェットエッチングプロセスにより腐食され得、又は、図２Ｉに示されるように完全に取り除かれ得る。ウェットエッチングプロセスは、ゲート金属２１８の層をアンダーカットし得る。誘電体障壁層２１６は、ゲート金属２１８の層の除去の間、金属シリサイド１７４を保護する。ハードマスク２２４が取り除かれ得る一方、誘電体障壁層２１６は、その場に残り、又は、後続の製造工程の間に取り除かれ得る。
【００３５】
図２Ｊを参照すると、金属感知ゲート１３６により露出された箇所の図２Ｉの誘電体障壁層２１６が取り除かれる。誘電体障壁層２１６は、金属シリサイド１７４に対して選択的なプラズマエッチングプロセスにより取り除かれ得る。誘電体障壁層２１６は、頂部ゲート誘電体層１３４の第２の部分を提供するため、金属感知ゲート１３６の下に残る。シリサイドブロック誘電体材料２１４のパターニングされた層と誘電体障壁層２１６の組み合わせが、頂部ゲート誘電体層１３４を提供する。
【００３６】
若し残っている場合、ハードマスク２２４が取り除かれる。集積回路１００の製造は、図１のＰＭＤ層１７６の形成で継続する。そのため、フラッシュメモリ１０６が、一つの余分のフォトリソグラフィオペレーションで形成され、図２Ｇのゲートマスク２２２により、３つの余分のフォトリソグラフィオペレーションを要する従来の埋め込みフラッシュメモリを備える等価の集積回路に比して、集積回路１００のコストが有利に低減される。
【００３７】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【国際調査報告】
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