(57)【要約】  共有ソース線を採用する逆相補型MTJビットセルが開示される。一態様では、共有ソース線を採用する2T2MTJ逆相補型ビットセルが提供される。ビットセルは、第1のMTJおよび第2のMTJを含む。第1のMTJの値は、第2のMTJの値の補数である。第1のビット線は、第1のMTJの上部層に結合され、第1のアクセストランジスタの第1の電極は、第1のMTJの下部層に結合される。第2のビット線は、第2のMTJの下部層に結合され、第2のアクセストランジスタの第1の電極は、第2のMTJの上部層に結合される。ワード線は、第1のアクセストランジスタおよび第2のアクセストランジスタの第2の電極に結合される。共有ソース線は、第1のアクセストランジスタおよび第2のアクセストランジスタの第3の電極に結合される。共有ソース線を採用することにより、低減された寄生抵抗値を伴ってビットセルを設計することが可能になる。
2018526761.tif 000002
【特許請求の範囲】
【請求項１】
逆相補型磁気トンネル接合(MTJ)ビットセルであって、
第1のMTJと、
第2のMTJと、
前記第1のMTJの下部層に結合された第1のアクセストランジスタの第1の電極と、
前記第2のMTJの上部層に結合された第2のアクセストランジスタの第1の電極と、
前記第1のアクセストランジスタの第2の電極および前記第2のアクセストランジスタの第2の電極に結合されたワード線と、
前記第1のMTJの上部層に結合された第1のビット線と、
前記第2のMTJの下部層に結合された第2のビット線と、
前記第1のアクセストランジスタの第3の電極および前記第2のアクセストランジスタの第3の電極に結合された共有ソース線と
を備える逆相補型MTJビットセル。
【請求項２】
2トランジスタ2MTJ(2T2MTJ)逆相補型ビットセルを備える、請求項1に記載の逆相補型MTJビットセル。
【請求項３】
前記第1のビット線が、第1の読取り電圧を受けるように構成され、
前記第2のビット線が、第2の読取り電圧を受けるように構成され、
前記共有ソース線が、共有読取り電圧を受けるように構成される、
請求項1に記載の逆相補型MTJビットセル。
【請求項４】
前記第1のビット線が、第1の書込み電圧を受けるように構成され、
前記第2のビット線が、第2の書込み電圧を受けるように構成され、
前記共有ソース線が、共有書込み電圧を受けるように構成される、
請求項1に記載の逆相補型MTJビットセル。
【請求項５】
前記第1のMTJの前記上部層が、前記第1のMTJの自由層を備え、
前記第1のMTJの前記下部層が、前記第1のMTJのピン層を備え、
前記第2のMTJの前記上部層が、前記第2のMTJの自由層を備え、
前記第2のMTJの前記下部層が、前記第2のMTJのピン層を備える、
請求項1に記載の逆相補型MTJビットセル。
【請求項６】
前記第1のMTJの前記上部層が、前記第1のMTJのピン層を備え、
前記第1のMTJの前記下部層が、前記第1のMTJの自由層を備え、
前記第2のMTJの前記上部層が、前記第2のMTJのピン層を備え、
前記第2のMTJの前記下部層が、前記第2のMTJの自由層を備える、
請求項1に記載の逆相補型MTJビットセル。
【請求項７】
前記第1のアクセストランジスタがn型金属酸化物半導体(NMOS)トランジスタを備え、
前記第1のアクセストランジスタの前記第1の電極がドレインを備え、
前記第1のアクセストランジスタの前記第2の電極がゲートを備え、
前記第1のアクセストランジスタの前記第3の電極がソースを備える、
請求項1に記載の逆相補型MTJビットセル。
【請求項８】
前記第2のアクセストランジスタがn型金属酸化物半導体(NMOS)トランジスタを備え、
前記第2のアクセストランジスタの前記第1の電極がドレインを備え、
前記第2のアクセストランジスタの前記第2の電極がゲートを備え、
前記第2のアクセストランジスタの前記第3の電極がソースを備える、
請求項1に記載の逆相補型MTJビットセル。
【請求項９】
前記第1のアクセストランジスタがp型金属酸化物半導体(PMOS)トランジスタを備え、
前記第1のアクセストランジスタの前記第1の電極がソースを備え、
前記第1のアクセストランジスタの前記第2の電極がゲートを備え、
前記第1のアクセストランジスタの前記第3の電極がドレインを備える、
請求項1に記載の逆相補型MTJビットセル。
【請求項１０】
前記第2のアクセストランジスタがp型金属酸化物半導体(PMOS)トランジスタを備え、
前記第2のアクセストランジスタの前記第1の電極がソースを備え、
前記第2のアクセストランジスタの前記第2の電極がゲートを備え、
前記第2のアクセストランジスタの前記第3の電極がドレインを備える、
請求項1に記載の逆相補型MTJビットセル。
【請求項１１】
集積回路(IC)の中に統合された、請求項1に記載の逆相補型MTJビットセル。
【請求項１２】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループの中から選択されるデバイスの中に統合された、請求項1に記載の逆相補型MTJビットセル。
【請求項１３】
逆相補型磁気トンネル接合(MTJ)ビットセルにアクセスするための方法であって、
第1のMTJの上部層に結合された第1のビット線に第1のアクセス電圧を供給するステップであって、前記第1のMTJが、第1のアクセストランジスタの第1の電極に結合された下部層をさらに備える、ステップと、
第2のMTJの下部層に結合された第2のビット線に第2のアクセス電圧を供給するステップであって、前記第2のMTJが、第2のアクセストランジスタの第1の電極に結合された上部層をさらに備える、ステップと、
前記第1のアクセストランジスタの第3の電極および前記第2のアクセストランジスタの第3の電極に結合された共有ソース線にソース電圧を供給するステップと、
前記第1のアクセストランジスタの第2の電極および前記第2のアクセストランジスタの第2の電極に結合されたワード線にイネーブル電圧を供給するステップと
を備える方法。
【請求項１４】
前記逆相補型MTJビットセルにアクセスするステップが、前記逆相補型MTJビットセルを読み取るステップを備え、
第1のアクセス電圧を供給するステップが、前記第1のビット線に第1の読取り電圧を供給するステップを備え、
第2のアクセス電圧を供給するステップが、前記第2のビット線に第2の読取り電圧を供給するステップを備え、
ソース電圧を供給するステップが、前記共有ソース線に共有読取り電圧を供給するステップを備える、
請求項13に記載の方法。
【請求項１５】
前記逆相補型MTJビットセルにアクセスするステップが、前記逆相補型MTJビットセルを書き込むステップを備え、
第1のアクセス電圧を供給するステップが、前記第1のビット線に第1の書込み電圧を供給するステップを備え、
第2のアクセス電圧を供給するステップが、前記第2のビット線に第2の書込み電圧を供給するステップを備え、
ソース電圧を供給するステップが、前記共有ソース線に共有書込み電圧を供給するステップを備える、
請求項13に記載の方法。
【請求項１６】
逆相補型磁気トンネル接合(MTJ)ビットセルであって、
第1のMTJと、
第2のMTJと、
基板上に形成された第1のアクセストランジスタであって、前記第1のMTJの下部層に電気的に結合された第1の電極を備える第1のアクセストランジスタと、
前記基板上に形成された第2のアクセストランジスタであって、前記第2のMTJの上部層に電気的に結合された第1の電極を備える第2のアクセストランジスタと、
前記第1のアクセストランジスタの第2の電極および前記第2のアクセストランジスタの第2の電極に電気的に結合されるように配設されたワード線と、
前記第1のMTJの上部層に電気的に結合されるように、第3の金属層に配設された第1のビット線と、
前記第2のMTJの下部層に電気的に結合されるように、第2の金属層に配設された第2のビット線と、
前記第1のアクセストランジスタの第3の電極および前記第2のアクセストランジスタの第3の電極に電気的に結合されるように、第1の金属層に配設された共有ソース線と
を備える逆相補型MTJビットセル。
【請求項１７】
2トランジスタ2MTJ(2T2MTJ)逆相補型ビットセルを備える、請求項16に記載の逆相補型MTJビットセル。
【請求項１８】
前記第1のMTJの前記上部層が、前記第1のMTJの自由層を備え、
前記第1のMTJの前記下部層が、前記第1のMTJのピン層を備え、
前記第2のMTJの前記上部層が、前記第2のMTJの自由層を備え、
前記第2のMTJの前記下部層が、前記第2のMTJのピン層を備える、
請求項16に記載の逆相補型MTJビットセル。
【請求項１９】
前記第1のMTJの前記上部層が、前記第1のMTJのピン層を備え、
前記第1のMTJの前記下部層が、前記第1のMTJの自由層を備え、
前記第2のMTJの前記上部層が、前記第2のMTJのピン層を備え、
前記第2のMTJの前記下部層が、前記第2のMTJの自由層を備える、
請求項16に記載の逆相補型MTJビットセル。
【請求項２０】
前記第1の金属層がメタル1(M1)からなる、請求項16に記載の逆相補型MTJビットセル。
【請求項２１】
前記第2の金属層がメタル2(M2)からなる、請求項16に記載の逆相補型MTJビットセル。
【請求項２２】
前記第3の金属層がメタル3(M3)からなる、請求項16に記載の逆相補型MTJビットセル。
【請求項２３】
前記第1のアクセストランジスタがn型金属酸化物半導体(NMOS)トランジスタを備え、
前記第1のアクセストランジスタの前記第1の電極がドレインを備え、
前記第1のアクセストランジスタの前記第2の電極がゲートを備え、
前記第1のアクセストランジスタの前記第3の電極がソースを備える、
請求項16に記載の逆相補型MTJビットセル。
【請求項２４】
前記第2のアクセストランジスタがn型金属酸化物半導体(NMOS)トランジスタを備え、
前記第2のアクセストランジスタの前記第1の電極がドレインを備え、
前記第2のアクセストランジスタの前記第2の電極がゲートを備え、
前記第2のアクセストランジスタの前記第3の電極がソースを備える、
請求項16に記載の逆相補型MTJビットセル。
【請求項２５】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループの中から選択されるデバイスの中に統合された、請求項16に記載の逆相補型MTJビットセル。
【請求項２６】
逆相補型磁気トンネル接合(MTJ)ビットセルを製造する方法であって、
基板上に第1のアクセストランジスタを形成するステップと、
前記基板上に第2のアクセストランジスタを形成するステップと、
前記第1のアクセストランジスタの第2の電極および前記第2のアクセストランジスタの第2の電極に電気的に結合されるようにワード線を配設するステップと、
共有ソース線が前記第1のアクセストランジスタの第3の電極および前記第2のアクセストランジスタの第3の電極に電気的に結合されるように、第1の金属層に前記共有ソース線を配設するステップと、
第3の金属層に第1のビット線を配設するステップと、
第2の金属層に第2のビット線を配設するステップと、
第1のMTJの上部層が前記第1のビット線に電気的に結合され、前記第1のMTJの下部層が前記第1のアクセストランジスタの第1の電極に電気的に結合されるように、前記第1のMTJを配設するステップと、
第2のMTJの上部層が前記第2のアクセストランジスタの第1の電極に電気的に結合され、前記第2のMTJの下部層が前記第2のビット線に電気的に結合されるように、前記第2のMTJを配設するステップと
を備える方法。
【請求項２７】
前記第1のMTJの前記上部層が自由層を備え、
前記第1のMTJの前記下部層がピン層を備え、
前記第2のMTJの前記上部層が自由層を備え、
前記第2のMTJの前記下部層がピン層を備える、
請求項26に記載の方法。
【請求項２８】
前記第1のMTJの前記上部層がピン層を備え、
前記第1のMTJの前記下部層が自由層を備え、
前記第2のMTJの前記上部層がピン層を備え、
前記第2のMTJの前記下部層が自由層を備える、
請求項26に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先出願
本出願は、その全体が参照により本明細書に組み込まれる、2015年8月26日に出願した「REVERSE COMPLEMENT MAGNETIC TUNNEL JUNCTION (MTJ) BIT CELLS EMPLOYING SHARED SOURCE LINES, AND RELATED METHODS」と題する米国特許出願第14/835,871号の優先権を主張する。
【０００２】
本開示の技術は、一般に、磁気トンネル接合(MTJ)に関し、詳細には、2トランジスタ2MTJ(2T2MTJ)ビットセルを含む磁気ランダムアクセスメモリ(MRAM)におけるMTJビットセルの使用に関する。
【背景技術】
【０００３】
プロセッサベースコンピュータシステムは、データ記憶用のメモリを含む。メモリシステムは、データを記憶することが可能な抵抗性メモリ要素から構成され、記憶されるデータの形態は、採用されるメモリのタイプによって決まる。具体的には、磁気ランダムアクセスメモリ(MRAM)は、MRAMビットセルの磁気トンネル接合(MTJ)をプログラムすることによってデータが記憶される不揮発性メモリの一例である。データは、磁性状態としてMTJに記憶され、記憶されているデータ値を保持するために電流は必要とされない。したがって、MTJは、電力がMTJに供給されていないときでもデータを記憶することができる(たとえば、MTJは不揮発性である)。反対に、スタティックランダムアクセスメモリ(SRAM)などの、電荷の形態でデータを記憶するメモリは、記憶されているデータ値を保持するために電力を必要とする(たとえば、そのようなメモリは揮発性である)。したがって、電力がオフにされているときでもMTJは情報を記憶し得るので、特定の回路およびシステムは、MRAMを採用することから恩恵を受けることがある。
【０００４】
この点について、図1は、不揮発性データを記憶するための、MTJ104と統合された金属酸化物半導体(MOS)(通常、n型MOS、すなわち、NMOS)アクセストランジスタ102を含む、例示的なMRAMビットセル100を示す。MRAMビットセル100は、例として、中央処理ユニット(CPU)またはプロセッサベースシステムなどの、電子メモリを必要とする任意のタイプのシステム用の記憶装置として使用されるMRAMメモリの中に設けられ得る。MTJ104は、薄い非磁性誘電体層によって形成されるトンネル障壁110の両側に配設されたピン層106および自由層108を含む。ピン層106および自由層108の磁気配向が互いに逆平行(AP:anti-parallel)であるとき、第1のメモリ状態が存在する(たとえば、論理「1」)。ピン層106および自由層108の磁気配向が互いに平行(P:parallel)であるとき、第2のメモリ状態が存在する(たとえば、論理「0」)。さらに、アクセストランジスタ102は、MTJ104に対してデータを読み取ることおよび書き込むことを制御する。アクセストランジスタ102のドレイン(D)は、MTJ104の下部電極112に結合され、下部電極112は、ピン層106に結合される。ワード線114が、アクセストランジスタ102のゲート(G)に結合される。アクセストランジスタ102のソース(S)が、ソース線116に結合される。ビット線118が、MTJ104の上部電極120に結合され、上部電極120は、自由層108に結合される。
【０００５】
MRAMビットセル100に記憶されているデータを読み取るために、MRAMビットセル100の抵抗値(R)が測定される。具体的には、電流(I)が下部電極112と上部電極120との間でMTJ104を通って流れることを可能にするために、ワード線114がアクセストランジスタ102を活動化させる。抵抗値(R)は、下部電極112と上部電極120との間に流れる電流(I)でビット線118の電圧(V)を除算することによって測定される。低い方の抵抗値(R)は、ピン層106と自由層108との間のP配向に関連する。高い方の抵抗値(R)は、ピン層106と自由層108との間のAP配向に関連する。このようにしてMRAMビットセル100を読み取ることは即時的でなく、むしろそのような読取り動作は抵抗値(R)を測定するためにいくらかの時間量を必要とする。非限定的な例として、MRAMビットセル100と類似のいくつかのMRAMビットセルは、読取り動作を実行するために、ほぼ5ナノ秒(ns)の読取り感知時間を必要とする。しかしながら、レベル2(L2)キャッシュメモリなどのいくつかの回路は、たとえば、3nsなどのもっと高速な読取り感知時間を必要とすることがある。したがって、MRAMビットセル100と比較して読取り感知時間が短縮されたMRAMビットセルを提供することができれば好都合なはずである。
【０００６】
この点について、図2は、例示的な2トランジスタ2MTJ(2T2MTJ)ビットセル200を示す。2T2MTJビットセル200は、図1における1トランジスタMRAMビットセル100の読取り感知時間と比較して短縮された読取り感知時間を達成する。2T2MTJビットセル200は、第1のMTJ202および第2のMTJ204を含み、第1のMTJ202に記憶される第1の値は、第2のMTJ204に記憶される第2の値の補数である。第1のビット線206は、第1のMTJ202の自由層208に結合され、第1のアクセストランジスタ210のドレイン(D)は、第1のMTJ202のピン層212に結合される。トンネル障壁213が、自由層208とピン層212との間に配設される。第1のソース線214が、第1のアクセストランジスタ210のソース(S)に結合される。同様に、第2のビット線216は、第1のビット線206の補数であり、第2のMTJ204の自由層218に結合され、第2のアクセストランジスタ220のドレイン(D)は、第2のMTJ204のピン層222に結合される。トンネル障壁223が、自由層218とピン層222との間に配設される。第2のソース線224が、第2のアクセストランジスタ220のソース(S)に結合される。第1のアクセストランジスタ210のゲート(G)および第2のアクセストランジスタ220のゲート(G)に結合されたワード線226が、第1のMTJ202および第2のMTJ204にアクセスするために活動化される。
【０００７】
引き続き図2を参照すると、2T2MTJビットセル200を読み取るために、ワード線226が、第1のアクセストランジスタ210および第2のアクセストランジスタ220を活動化させる。第1のソース線214から第1のMTJ202を通って第1のビット線206に流れる電流(I)が生成される。第2のソース線224から第2のMTJ204を通って第2のビット線216に流れる電流(I)も生成される。図1におけるMRAMビットセル100を読み取ることと同様に第1のMTJ202および第2のMTJ204の抵抗値(R)を測定するのではなく、第1のMTJ202の電圧(V)および第2のMTJ204の電圧(V)が、差動演算増幅器などの感知デバイス(図示せず)に供給される。そのような感知デバイスは、第1のMTJ202および第2のMTJ204の電圧(V)の差分に基づいて、第1のMTJ202に記憶されている論理値を決定する。このようにして2T2MTJビットセル200を読み取ることにより、MRAMビットセル100の読取り感知時間と比較して読取り感知時間が短縮される。しかしながら、第2のビット線216や第2のソース線224などの2T2MTJビットセル200の追加の回路要素が、より複雑な製作ルーティングをもたらすことがあり、したがって、より大きい寄生抵抗値をもたらすことがある。そのようなより大きい寄生抵抗値は、2T2MTJビットセル200の読取り感知時間の速度を制限することがある。したがって、より大きい寄生抵抗値を招くことなく2T2MTJビットセル200の短縮された読取り感知時間を達成することが好都合なはずである。
【発明の概要】
【課題を解決するための手段】
【０００８】
詳細な説明において開示する態様は、共有ソース線を採用する逆相補型磁気トンネル接合(MTJ)ビットセルおよび関連する方法を含む。本明細書で開示するいくつかの態様では、MTJごとに別個のソース線を採用するのではなく、共有ソース線を採用する2トランジスタ2MTJ(2T2MTJ)逆相補型ビットセルが提供される。2T2MTJ逆相補型ビットセルの中の2つのMTJに電気的に結合される単一の共有ソース線を採用することにより、従来の2T2MTJビットセルのために別個のソース線を製作することと比較して、ダイサイズを大きくすることなく、より広い幅を用いて共有ソース線を製作することが可能になる。2T2MTJビットセルの中で共有ソース線により広い幅を与えることは、従来の2T2MTJビットセルと比較してソース線の寄生抵抗値を低減し、その結果、読取り感知時間が短縮される。
【０００９】
この点について、一態様では、低減された寄生抵抗値を伴って短縮された読取り感知時間を達成するために、共有ソース線を採用する2T2MTJ逆相補型ビットセルが提供される。2T2MTJ逆相補型ビットセルは、第1のMTJおよび第2のMTJを含み、第1のMTJの中の磁気配向によって表される値は、第2のMTJの中の磁気配向によって表される値の補数である。第1のビット線は、第1のMTJの上部層に結合され、第1のアクセストランジスタの第1の電極は、第1のMTJの下部層に結合される。第2のビット線は、第1のビット線の補数であり、第2のMTJの下部層に結合され、第2のアクセストランジスタの第1の電極は、第2のMTJの上部層に結合される。したがって、第1のMTJが第1のビット線および第1のアクセストランジスタに結合される方法と比較して逆の方法で、第2のMTJは、第2のビット線および第2のアクセストランジスタに結合される。第1のアクセストランジスタの第2の電極および第2のアクセストランジスタの第2の電極に結合されたワード線が、第1のMTJおよび第2のMTJにアクセスするために活動化される。さらに、共有ソース線は、第1のアクセストランジスタの第3の電極および第2のアクセストランジスタの第3の電極に結合される。したがって、第1のMTJおよび第2のMTJの各々に対して別個のソース線を採用するのではなく、第1のMTJおよび第2のMTJは、単一のソース線を共有する。
【００１０】
一態様では、逆相補型MTJビットセルが開示される。逆相補型MTJビットセルは、第1のMTJおよび第2のMTJを備える。逆相補型MTJビットセルは、第1のMTJの下部層に結合された第1のアクセストランジスタの第1の電極、および第2のMTJの上部層に結合された第2のアクセストランジスタの第1の電極をさらに備える。逆相補型MTJビットセルは、第1のアクセストランジスタの第2の電極および第2のアクセストランジスタの第2の電極に結合されたワード線をさらに備える。逆相補型MTJビットセルは、第1のMTJの上部層に結合された第1のビット線をさらに備える。逆相補型MTJビットセルは、第2のMTJの下部層に結合された第2のビット線をさらに備える。逆相補型MTJビットセルは、第1のアクセストランジスタの第3の電極および第2のアクセストランジスタの第3の電極に結合された共有ソース線をさらに備える。
【００１１】
別の態様では、逆相補型MTJビットセルにアクセスするための方法が開示される。方法は、第1のMTJの上部層に結合された第1のビット線に第1のアクセス電圧を供給することを備え、第1のMTJは、第1のアクセストランジスタの第1の電極に結合された下部層をさらに備える。方法は、第2のMTJの下部層に結合された第2のビット線に第2のアクセス電圧を供給することをさらに備え、第2のMTJは、第2のアクセストランジスタの第1の電極に結合された上部層をさらに備える。方法は、第1のアクセストランジスタの第3の電極および第2のアクセストランジスタの第3の電極に結合された共有ソース線にソース電圧を供給することをさらに備える。方法は、第1のアクセストランジスタの第2の電極および第2のアクセストランジスタの第2の電極に結合されたワード線にイネーブル電圧を供給することをさらに備える。
【００１２】
別の態様では、逆相補型MTJビットセルが開示される。逆相補型MTJビットセルは、第1のMTJおよび第2のMTJを備える。逆相補型MTJビットセルは、基板上に形成された第1のアクセストランジスタをさらに備え、第1のアクセストランジスタは、第1のMTJの下部層に電気的に結合された第1の電極を備える。逆相補型MTJビットセルは、基板上に形成された第2のアクセストランジスタをさらに備え、第2のアクセストランジスタは、第2のMTJの上部層に電気的に結合された第1の電極を備える。逆相補型MTJビットセルは、第1のアクセストランジスタの第2の電極および第2のアクセストランジスタの第2の電極に電気的に結合されるように配設されたワード線をさらに備える。逆相補型MTJビットセルは、第1のMTJの上部層に電気的に結合されるように、第3の金属層に配設された第1のビット線をさらに備える。逆相補型MTJビットセルは、第2のMTJの下部層に電気的に結合されるように、第2の金属層に配設された第2のビット線をさらに備える。逆相補型MTJビットセルは、第1のアクセストランジスタの第3の電極および第2のアクセストランジスタの第3の電極に電気的に結合されるように、第1の金属層に配設された共有ソース線をさらに備える。
【００１３】
別の態様では、逆相補型MTJビットセルを製造する方法が開示される。方法は、基板上に第1のアクセストランジスタを形成することを備える。方法は、基板上に第2のアクセストランジスタを形成することをさらに備える。方法は、第1のアクセストランジスタの第2の電極および第2のアクセストランジスタの第2の電極に電気的に結合されるようにワード線を配設することをさらに備える。方法は、共有ソース線が第1のアクセストランジスタの第3の電極および第2のアクセストランジスタの第3の電極に電気的に結合されるように、第1の金属層に共有ソース線を配設することをさらに備える。方法は、第3の金属層に第1のビット線を配設することをさらに備える。方法は、第2の金属層に第2のビット線を配設することをさらに備える。方法は、第1のMTJの上部層が第1のビット線に電気的に結合され、第1のMTJの下部層が第1のアクセストランジスタの第1の電極に電気的に結合されるように、第1のMTJを配設することをさらに備える。方法は、第2のMTJの上部層が第2のアクセストランジスタの第1の電極に電気的に結合され、第2のMTJの下部層が第2のビット線に電気的に結合されるように、第2のMTJを配設することをさらに備える。
【図面の簡単な説明】
【００１４】
【図１】従来技術におけるビット線およびソース線に動作可能に結合された例示的な磁気トンネル接合(MTJ)の図である。
【図２】従来技術における2本のビット線および2本のソース線を採用する2トランジスタ2MTJ(2T2MTJ)ビットセルの回路図である。
【図３】低減された寄生抵抗値を達成し、したがって、より高速な読取り感知時間を達成するために、共有ソース線を採用する「下部ピン」2T2MTJ逆相補型ビットセルの形態で提供される例示的な逆相補型MTJビットセルの回路図である。
【図４】低減された寄生抵抗値を達成し、したがって、より高速な読取り感知時間を達成するために、共有ソース線を採用する例示的な「上部ピン」2T2MTJ逆相補型ビットセルの回路図である。
【図５】図3における逆相補型MTJビットセルにアクセスするための例示的なプロセスを示すフローチャートである。
【図６】図3における「下部ピン」2T2MTJ逆相補型ビットセルの断面図である。
【図７】図4における「上部ピン」2T2MTJ逆相補型ビットセルの断面図である。
【図８】逆相補型MTJビットセルが、それぞれ、図6および図7における「下部ピン」2T2MTJ逆相補型ビットセルまたは「上部ピン」2T2MTJ逆相補型ビットセルであり得る、図3における逆相補型MTJビットセルを製造するための例示的なプロセスを示すフローチャートである。
【図９】図3における「下部ピン」2T2MTJ逆相補型ビットセルを採用する例示的な磁気ランダムアクセスメモリ(MRAM)システムの回路図である。
【図１０】逆相補型MTJビットセルが、それぞれ、図3および図4における「下部ピン」2T2MTJ逆相補型ビットセルおよび「上部ピン」2T2MTJ逆相補型ビットセルであり得る、図3における逆相補型MTJビットセルを含むことができる例示的なプロセッサベースシステムのブロック図である。
【発明を実施するための形態】
【００１５】
次に図面を参照しながら、本開示のいくつかの例示的な態様が説明される。「例示的」という語は、「例、事例、または例示として機能すること」を意味するために本明細書で使用される。「例示的」として本明細書で説明するいかなる態様も、必ずしも他の態様よりも好ましいかまたは有利であると解釈されるべきでない。
【００１６】
発明を実施するための形態で開示する態様は、共有ソース線を採用する逆相補型磁気トンネル接合(MTJ)ビットセルおよび関連する方法を含む。本明細書で開示するいくつかの態様では、MTJごとに別個のソース線を採用するのではなく、共有ソース線を採用する2トランジスタ2MTJ(2T2MTJ)逆相補型ビットセルが提供される。2T2MTJ逆相補型ビットセルの中の2つのMTJに電気的に結合される単一の共有ソース線を採用することにより、従来の2T2MTJビットセルのために別個のソース線を製作することと比較して、ダイサイズを大きくすることなく、より広い幅を用いて共有ソース線を製作することが可能になる。2T2MTJビットセルの中で共有ソース線により広い幅を与えることは、従来の2T2MTJビットセルと比較してソース線の寄生抵抗値を低減し、その結果、読取り感知時間が短縮される。
【００１７】
この点について、一態様では、低減された寄生抵抗値を伴って短縮された読取り感知時間を達成するために、共有ソース線を採用する2T2MTJ逆相補型ビットセルが提供される。2T2MTJ逆相補型ビットセルは、第1のMTJおよび第2のMTJを含み、第1のMTJの中の磁気配向によって表される値は、第2のMTJの中の磁気配向によって表される値の補数である。第1のビット線は、第1のMTJの上部層(Top Layer)に結合され、第1のアクセストランジスタの第1の電極は、第1のMTJの下部層(Bottom Layer)に結合される。第2のビット線は、第1のビット線の補数であり、第2のMTJの下部層に結合され、第2のアクセストランジスタの第1の電極は、第2のMTJの上部層に結合される。したがって、第1のMTJが第1のビット線および第1のアクセストランジスタに結合される方法と比較して逆の方法で、第2のMTJは、第2のビット線および第2のアクセストランジスタに結合される。第1のアクセストランジスタの第2の電極および第2のアクセストランジスタの第2の電極に結合されたワード線が、第1のMTJおよび第2のMTJにアクセスするために活動化される。さらに、共有ソース線は、第1のアクセストランジスタの第3の電極および第2のアクセストランジスタの第3の電極に結合される。したがって、第1のMTJおよび第2のMTJの各々に対して別個のソース線を採用するのではなく、第1のMTJおよび第2のMTJは、単一のソース線を共有する。
【００１８】
この点について、図3は、共有ソース線302を採用する例示的な逆相補型MTJビットセル300を示す。逆相補型MTJビットセル300は、第1のMTJ304および第2のMTJ306を含み、第1のMTJ304の中の磁気配向によって表される値は、第2のMTJ306の中の磁気配向によって表される値の補数である。第1のビット線308は、第1のMTJ304の上部層310に結合され、第1のアクセストランジスタ312の第1の電極(D)は、第1のMTJ304の下部層314に結合される。トンネル障壁315が、上部層310と下部層314との間に配設される。第2のビット線316は、第2のMTJ306の下部層318に結合され、第2のビット線316は、第1のビット線308上の値の論理補数である値を有する。さらに、第2のアクセストランジスタ320の第1の電極(D)は、第2のMTJ306の上部層322に結合される。トンネル障壁323が、上部層322と下部層318との間に配設される。したがって、第1のMTJ304が第1のビット線308および第1のアクセストランジスタ312に結合される方法と比較して逆の方法で、第2のMTJ306は、第2のビット線316および第2のアクセストランジスタ320に結合される。
【００１９】
引き続き図3を参照すると、ワード線324が、第1のアクセストランジスタ312の第2の電極(G)および第2のアクセストランジスタ320の第2の電極(G)に結合される。ワード線324は、第1のMTJ304および第2のMTJ306にアクセスするために活動化される。さらに、共有ソース線302が、第1のアクセストランジスタ312の第3の電極(S)および第2のアクセストランジスタ320の第3の電極(S)に結合される。したがって、別個のソース線を採用するのではなく、第1のMTJ304および第2のMTJ306は、共有ソース線302を共有する。このようにして結合された共有ソース線302を採用することにより、MTJごとに別個のソース線を採用する2T2MTJビットセルと比較して、より広い幅を用いて共有ソース線302を設計することが可能になる。そのようなより広い幅は、寄生抵抗値が低減された共有ソース線302をもたらす。したがって、逆相補型MTJビットセル300は、従来の2T2MTJビットセルと比較して低減された寄生抵抗値をMRAMビットセルに与え、その結果、読取り感知時間が短縮される。追加として、逆相補型MTJビットセル300の構成はまた、第1のMTJ304および第2のMTJ306への同時書込み動作を可能にし、したがって、従来の2T2MTJビットセルと比較して向上した書込み性能をもたらす。
【００２０】
特に、第1のアクセストランジスタ312および第2のアクセストランジスタ320は、本明細書で開示する態様ではn型金属酸化物半導体(NMOS)トランジスタである。したがって、第1の電極はドレイン(D)であり、第2の電極はゲート(G)であり、第3の電極はソース(S)である。しかしながら、図3に示すように、他の態様は、類似の機能性を得るために、限定はしないが、p型金属酸化物半導体(PMOS)トランジスタなどの代わりのタイプのトランジスタを採用してもよい。第1のアクセストランジスタ312および第2のアクセストランジスタ320に対してPMOSトランジスタを採用する態様では、第1の電極がソース(S)であり、第2の電極がゲート(G)であり、第3の電極がドレイン(D)である。第1のアクセストランジスタ312および第2のアクセストランジスタ320に対してPMOSトランジスタを採用する態様では、ワード線324は論理「0」値によって活動化される。しかしながら、第1のアクセストランジスタ312および第2のアクセストランジスタ320に対してNMOSトランジスタを採用する態様では、ワード線324は論理「1」値によって活動化される。
【００２１】
引き続き図3を参照しながら、逆相補型MTJビットセル300の構成の詳細が次に説明される。この態様では、逆相補型MTJビットセル300は、「下部ピン」2T2MTJ逆相補型ビットセル300'である。特に、逆相補型MTJビットセル300に関連する要素は関連付けられた番号「X」を有するが、「下部ピン」2T2MTJ逆相補型ビットセル300'における類似の要素は関連付けられた番号「X'」を有し、したがって、本明細書で再び説明しない。「下部ピン」という表記は、それが第1のビット線308'および共有ソース線302'に関係するときの第1のMTJ304'の構成を表し、「下部ピン」構成は、MRAMビットセル内のMTJの従来の構成である。このようにして、第1のMTJ304'の上部層310'は自由層として採用され、第1のMTJ304'の下部層314'はピン層として採用される。前に説明したように、第1のMTJ304'の下部層314'(たとえば、ピン層)が第1のアクセストランジスタ312'の第1の電極(D)に結合されるので、第1のアクセストランジスタ312'がワード線324'を介して活動化されると、共有ソース線302'は下部層314'(たとえば、ピン層)に電気的に結合される。したがって、第1のビット線308'は、第1のMTJ304'の上部層310'(たとえば、自由層)に電気的に結合される。第1のMTJ304'に関連する構成は、MRAMビットセル内の「下部ピン」MTJにおける従来の構成であるので、「下部ピン」2T2MTJ逆相補型ビットセル300'における「通常接続」と呼ばれる。
【００２２】
引き続き図3を参照すると、第2のMTJ306'は、第1のMTJ304'の「通常接続」と比較して逆の方法で構成される。第1のMTJ304'と同様に、第2のMTJ306'の上部層322'は自由層として採用され、下部層318'はピン層として採用される。しかしながら、第2のMTJ306'の下部層318'(たとえば、ピン層)を第1のMTJ304'と同様に第2のアクセストランジスタ320'の第1の電極(D)に結合するのではなく、下部層318'は第2のビット線316'に結合される。第2のMTJ306'の上部層322'(たとえば、自由層)は、第2のアクセストランジスタ320'の第1の電極(D)に結合され、第2のアクセストランジスタ320'がワード線324'を介して活動化されると、上部層322'(たとえば、自由層)を共有ソース線302'に電気的に結合させる。したがって、共有ソース線302'は、第2のMTJ306'の上部層322'(たとえば、自由層)に電気的に結合される。第2のMTJ306'に関連する構成は、MRAMビットセル内の「下部ピン」MTJにおける「通常接続」とは反対であるので、「下部ピン」2T2MTJ逆相補型ビットセル300'における「逆接続」と呼ばれる。「逆接続」を伴う第2のMTJ306'を採用しながら「通常接続」を伴う第1のMTJ304'を採用することによって、「下部ピン」2T2MTJ逆相補型ビットセル300'は、幅がより広く、したがって、寄生抵抗値が低減された共有ソース線302'を採用し得る。したがって、「下部ピン」2T2MTJ逆相補型ビットセル300'は、従来の2T2MTJビットセルと比較して低減された寄生抵抗値をMRAMビットセルに与え、その結果、読取り感知時間が短縮される。
【００２３】
引き続き図3を参照すると、「下部ピン」2T2MTJ逆相補型ビットセル300'を読み取るために、ワード線324'は、第1のアクセストランジスタ312'および第2のアクセストランジスタ320'を活動化させるためにイネーブル信号(図示せず)を受けるように構成される。第1のビット線308'は、第1の読取り電圧(VR1)(図示せず)を受けるように構成され、第2のビット線316'は、第2の読取り電圧(VR2)(図示せず)を受けるように構成される。追加として、共有ソース線302'は、共有読取り電圧(VRS)(図示せず)を受けるように構成される。共有ソース線302'に共有読取り電圧(VRS)を印加しながら第1のビット線308'に第1の読取り電圧(VR1)を印加することは、第1のMTJ304'を通って第1のビット線308'から共有ソース線302'に流れる第1の読取り電流(IR1)(図示せず)を生成し、第1のMTJ電圧(VMTJ1)(図示せず)を生成する。同様に、共有ソース線302'に共有読取り電圧(VRS)を印加しながら第2のビット線316'に第2の読取り電圧(VR2)を印加することは、第2のMTJ306'を通って第2のビット線316'から共有ソース線302'に流れる第2の読取り電流(IR2)(図示せず)を生成し、第2のMTJ電圧(VMTJ2)(図示せず)を生成する。第1のMTJ電圧(VMTJ1)および第2のMTJ電圧(VMTJ2)は、差動演算増幅器(「オペアンプ」)(図示せず)などの感知デバイスに供給される。そのような感知デバイスは、第1のMTJ304'の上部層310'(自由層)および下部層314'(ピン層)の磁気配向によって表される論理値、ならびに第2のMTJ306'の上部層322'(自由層)および下部層318'(ピン層)の磁気配向によって表される論理値を決定する。このようにして、逆平行(AP)磁気配向は論理「1」値を表し、平行(P)磁気配向は論理「0」値を表す。
【００２４】
引き続き図3を参照すると、「下部ピン」2T2MTJ逆相補型ビットセル300'に書き込むために、ワード線324'は、第1のアクセストランジスタ312'および第2のアクセストランジスタ320'を活動化させるためにイネーブル信号を受けるように構成される。第1のビット線308'は、第1の書込み電圧(VW1)(図示せず)を受けるように構成され、第2のビット線316'は、第2の書込み電圧(VW2)(図示せず)を受けるように構成される。追加として、共有ソース線302'は、共有書込み電圧(VWS)(図示せず)を受けるように構成される。共有ソース線302'に共有書込み電圧(VWS)を印加しながら第1のビット線308'に第1の書込み電圧(VW1)を印加することは、第1のMTJ304'を通って流れる第1の書込み電流(IW1)(図示せず)を生成する。同様に、共有ソース線302'に共有書込み電圧(VWS)を印加しながら第2のビット線316'に第2の書込み電圧(VW2)を印加することは、第2のMTJ306'を通って流れる第2の書込み電流(IW2)(図示せず)を生成する。第1の書込み電流(IW1)の強さは、第1のMTJ304'の上部層310'(自由層)が第1のMTJ304'の下部層314'(ピン層)に対して、APの磁気配向を有するのかそれともPの磁気配向を有するのかを決定する。さらに、第2の書込み電流(IW2)は、第2のMTJ306'の上部層322'(自由層)が第2のMTJ306'の下部層318'(ピン層)に対して、APの磁気配向を有するのかそれともPの磁気配向を有するのかを決定する。このようにして、共有ソース線302'により、第1のMTJ304'および第2のMTJ306'が同時に書き込まれることが可能になり、したがって、複数のソース線を採用する従来の2T2MTJビットセルと比較して書込み性能を向上させる。
【００２５】
図3における「下部ピン」2T2MTJ逆相補型ビットセル300'に加えて、代替構成を採用する他の態様が類似の機能性を達成し得る。この点について、図4は、共有ソース線302''を採用する「上部ピン」2T2MTJ逆相補型ビットセル300''を示す。特に、「上部ピン」2T2MTJ逆相補型ビットセル300''は、図3における「下部ピン」2T2MTJ逆相補型ビットセル300'と類似のいくつかの構成要素および回路を含む。図3において関連付けられた番号「X'」を有するそのような構成要素は図4において番号「X''」によって示され、したがって、本明細書で再び説明しない。
【００２６】
引き続き図4を参照すると、「上部ピン」という表記は、それが第1のビット線308''および共有ソース線302''に関係するときの第1のMTJ304''の構成を表す。MRAMビットセルの「上部ピン」構成は、ピン層がトンネル障壁および自由層の上方に配設されたMTJを含む。対照的に、MRAMビットセルの「下部ピン」構成は、自由層がトンネル障壁およびピン層の上方に配設されたMTJを含む。対応するMTJの中のピン層の磁気配向に対して自由層の磁気配向を平行(P)から逆平行(AP)に切り替えるためにより多くの電流(I)が望まれるときに、「上部ピン」構成が採用される。このようにして、第1のMTJ304''の上部層310''はピン層として採用され、第1のMTJ304''の下部層314''は自由層として採用される。第1のMTJ304''の下部層314''(たとえば、自由層)は、第1のアクセストランジスタ312''の第1の電極(D)に結合される。したがって、第1のアクセストランジスタ312''がワード線324''を介して活動化されると、共有ソース線302''は、下部層314''(たとえば、自由層)に電気的に結合される。さらに、第1のビット線308''は、第1のMTJ304''の上部層310''(たとえば、ピン層)に電気的に結合される。第1のMTJ304''に関連する構成は、「上部ピン」2T2MTJ逆相補型ビットセル300''における「通常接続」と呼ばれ、図3における「下部ピン」2T2MTJ逆相補型ビットセル300'における「通常接続」とは反対である。
【００２７】
引き続き図4を参照すると、第2のMTJ306''は、第1のMTJ304''の「通常接続」と比較して逆の方法で構成される。第1のMTJ304''と同様に、第2のMTJ306''の上部層322''はピン層として採用され、下部層318''は自由層として採用される。しかしながら、第2のMTJ306''の下部層318''(たとえば、自由層)を第1のMTJ304''と同様に第2のアクセストランジスタ320''の第1の電極(D)に結合するのではなく、下部層318''は第2のビット線316''に結合される。第2のMTJ306''の上部層322''(たとえば、ピン層)は、第2のアクセストランジスタ320''の第1の電極(D)に結合され、第2のアクセストランジスタ320''がワード線324''を介して活動化されると、上部層322''(たとえば、ピン層)を共有ソース線302''に電気的に結合させる。したがって、共有ソース線302''は、第2のMTJ306''の上部層322''(たとえば、ピン層)に電気的に結合される。第2のMTJ306''に関連する構成は、MRAMビットセル内の「上部ピン」MTJにおける「通常接続」とは反対であるので、「上部ピン」2T2MTJ逆相補型ビットセル300''における「逆接続」と呼ばれる。「逆接続」を伴う第2のMTJ306''を採用しながら「通常接続」を伴う第1のMTJ304''を採用することによって、「上部ピン」2T2MTJ逆相補型ビットセル300''は、幅がより広く、したがって、寄生抵抗値が低減された共有ソース線302''を採用し得る。したがって、「上部ピン」2T2MTJ逆相補型ビットセル300''はまた、従来の2T2MTJビットセルと比較して低減された寄生抵抗値をMRAMビットセルに与え、その結果、読取り感知時間が短縮される。
【００２８】
引き続き図4を参照すると、「上部ピン」2T2MTJ逆相補型ビットセル300''を読み取るために、ワード線324''は、第1のアクセストランジスタ312''および第2のアクセストランジスタ320''を活動化させるためにイネーブル信号(図示せず)を受けるように構成される。第1のビット線308''は、第1の読取り電圧(VR1)を受けるように構成され、第2のビット線316''は、第2の読取り電圧(VR2)を受けるように構成される。追加として、共有ソース線302''は、共有読取り電圧(VRS)を受けるように構成される。共有ソース線302''に共有読取り電圧(VRS)を印加しながら第1のビット線308''に第1の読取り電圧(VR1)を印加することは、第1のMTJ304''を通って第1のビット線308''から共有ソース線302''に流れる第1の読取り電流(IR1)を生成し、第1のMTJ電圧(VMTJ1)を生成する。同様に、共有ソース線302''に共有読取り電圧(VRS)を印加しながら第2のビット線316''に第2の読取り電圧(VR2)を印加することは、第2のMTJ306''を通って第2のビット線316''から共有ソース線302''に流れる第2の読取り電流(IR2)を生成し、第2のMTJ電圧(VMTJ2)を生成する。第1のMTJ電圧(VMTJ1)および第2のMTJ電圧(VMTJ2)は、オペアンプ(図示せず)などの感知デバイスに供給される。そのような感知デバイスは、第1のMTJ304''の下部層314''(自由層)および上部層310''(ピン層)の磁気配向によって表される論理値、ならびに第2のMTJ306''の下部層318''(自由層)および上部層322''(ピン層)の磁気配向によって表される論理値を決定する。前に説明したように、AP磁気配向は論理「1」値を表し、P磁気配向は論理「0」値を表す。
【００２９】
引き続き図4を参照すると、「上部ピン」2T2MTJ逆相補型ビットセル300''に書き込むために、ワード線324''は、第1のアクセストランジスタ312''および第2のアクセストランジスタ320''を活動化させるためにイネーブル信号を受けるように構成される。第1のビット線308''は、第1の書込み電圧(VW1)を受けるように構成され、第2のビット線316''は、第2の書込み電圧(VW2)を受けるように構成される。追加として、共有ソース線302''は、共有書込み電圧(VWS)を受けるように構成される。共有ソース線302''に共有書込み電圧(VWS)を印加しながら第1のビット線308''に第1の書込み電圧(VW1)を印加することは、第1のMTJ304''を通って流れる第1の書込み電流(IW1)を生成する。同様に、共有ソース線302''に共有書込み電圧(VWS)を印加しながら第2のビット線316''に第2の書込み電圧(VW2)を印加することは、第2のMTJ306''を通って流れる第2の書込み電流(IW2)を生成する。第1の書込み電流(IW1)の強さは、第1のMTJ304''の下部層314''(自由層)が第1のMTJ304''の上部層310''(ピン層)に対して、APの磁気配向を有するのかそれともPの磁気配向を有するのかを決定する。さらに、第2の書込み電流(IW2)は、第2のMTJ306''の下部層318''(自由層)が第2のMTJ306''の上部層322''(ピン層)に対して、APの磁気配向を有するのかそれともPの磁気配向を有するのかを決定する。このようにして、共有ソース線302''により、第1のMTJ304''および第2のMTJ306''が同時に書き込まれることが可能になり、したがって、複数のソース線を採用する従来の2T2MTJビットセルと比較して書込み性能を向上させる。
【００３０】
この点について、図5は、図3における逆相補型MTJビットセル300にアクセスするための例示的なプロセス500を示す。プロセス500は、第1のMTJ304の上部層310に結合された第1のビット線308に第1のアクセス電圧を供給することを含み、第1のMTJ304はまた、第1のアクセストランジスタ312の第1の電極(D)に結合された下部層314を含む(ブロック502)。非限定的な例として、第1のアクセス電圧は、第1の読取り電圧または第1の書込み電圧であってよい。プロセス500はまた、第2のMTJ306の下部層318に結合された第2のビット線316に第2のアクセス電圧を供給することを含み、第2のMTJ306はまた、第2のアクセストランジスタ320の第1の電極(D)に結合された上部層322を含む(ブロック504)。非限定的な例として、第2のアクセス電圧は、第2の読取り電圧または第2の書込み電圧であってよい。プロセス500は、第1のアクセストランジスタ312の第3の電極(S)および第2のアクセストランジスタ320の第3の電極(S)に結合された共有ソース線302にソース電圧を供給することをさらに含む(ブロック506)。非限定的な例として、ソース電圧は、共有読取り電圧または共有書込み電圧であってよい。プロセス500は、第1のアクセストランジスタ312の第2の電極(G)および第2のアクセストランジスタ320の第2の電極(G)に結合されたワード線324にイネーブル電圧を供給することをさらに含む(ブロック508)。プロセス500を使用して逆相補型MTJビットセル300にアクセスすることは、共有ソース線302を使用して逆相補型MTJビットセル300を読み取ることおよび書き込むことを可能にし、共有ソース線302は、MTJごとに別個のソース線を採用する2T2MTJビットセルと比較して、より広い幅を用いて設計される。そのようなより広い幅は、寄生抵抗値が低減された共有ソース線302をもたらす。したがって、逆相補型MTJビットセル300は、従来の2T2MTJビットセルと比較して低減された寄生抵抗値をMRAMビットセルに与え、その結果、読取り感知時間が短縮される。特に、低減された寄生抵抗値は、従来の2T2MTJビットセルと比較して読取り感知時間のさらなる低減をもたらす。追加として、前に説明したように、逆相補型MTJビットセル300の構成はまた、第1のMTJ304および第2のMTJ306への同時書込み動作を可能にし、したがって、向上した書込み性能をもたらす。
【００３１】
さらなる明確化を行うために、図6は、図3における逆相補型MTJビットセル300の例示的な断面図を示す。この態様では、「下部ピン」2T2MTJ逆相補型ビットセル300'が逆相補型MTJビットセル300と並列に図示および説明され、「下部ピン」2T2MTJ逆相補型ビットセル300'に対する要素番号は、下の図6の説明において括弧の中に配置される。前に説明したように、「下部ピン」2T2MTJ逆相補型ビットセル300'において、第1のMTJ304'の上部層310'は自由層を採用し、第1のMTJ304'の下部層314'はピン層を採用する。さらに、第2のMTJ306'の上部層322'は自由層を採用し、第2のMTJ306'の下部層318'はピン層を採用する。
【００３２】
引き続き図6を参照すると、逆相補型MTJビットセル300(300')は、第1のMTJ304(304')および第2のMTJ306(306')を含む。第1のアクセストランジスタ312(312')および第2のアクセストランジスタ320(320')が、基板600上に形成される。ワード線324(324')は、第1のアクセストランジスタ312(312')の第2の電極(G)および第2のアクセストランジスタ320(320')の第2の電極(G)に電気的に結合されるように配設される。共有ソース線302(302')は、それぞれ、接点602(1)、602(2)を介して、第1のアクセストランジスタ312(312')の第3の電極(S)および第2のアクセストランジスタ320(320')の第3の電極(S)に電気的に結合されるように、第1の金属層(メタル1(M1))に配設される。第1のビット線308(308')は、第1のMTJ304(304')の上部層310(310')(たとえば、「下部ピン」2T2MTJ逆相補型ビットセル300'における自由層)に電気的に結合されるように、第3の金属層(メタル3(M3))に配設される。この態様では、第1のビット線308(308')は、ビア604(1)および第4の金属層(メタル4(M4))のセグメント606(1)を介して、上部層310(310')に結合される。さらに、第1のMTJ304(304')の下部層314(314')は、第1のアクセストランジスタ312(312')の第1の電極(D)に電気的に結合される。この態様では、そのような電気結合は、接点602(3)を介して第1のアクセストランジスタ312(312')の第1の電極(D)を第1の金属層(M1)のセグメント608(1)に結合すること、ビア612(1)を介してセグメント608(1)を第2の金属層(メタル2(M2))のセグメント610(1)に結合すること、ビア616(1)を介してセグメント610(1)を第3の金属層(M3)のセグメント614(1)に結合すること、およびセグメント614(1)を下部層314(314')に結合することによって達成される。
【００３３】
引き続き図6を参照すると、第2のビット線316(316')は、第2のMTJ306(306')の下部層318(318')に結合されるように、第2の金属層(M2)に配設される。この態様では、第2のビット線316(316')は、ビア616(2)および第3の金属層(M3)のセグメント614(2)を介して、下部層318(318')(たとえば、「下部ピン」2T2MTJ逆相補型ビットセル300'におけるピン層)に結合される。さらに、第2のMTJ306(306')の上部層322(322')は、第2のアクセストランジスタ320(320')の第1の電極(D)に電気的に結合される。この態様では、そのような電気結合は、接点602(4)を介して第2のアクセストランジスタ320(320')の第1の電極(D)を第1の金属層(M1)のセグメント608(2)に結合すること、ビア612(2)を介してセグメント608(2)を第2の金属層(M2)のセグメント610(2)に結合すること、ビア616(3)を介してセグメント610(2)を第3の金属層(M3)のセグメント614(3)に結合すること、ビア604(2)を介してセグメント614(3)をセグメント606(2)に結合すること、およびセグメント606(2)を第2のMTJ306(306')の上部層322(322')に結合することによって達成される。特に、この態様では、第1、第2、第3、および第4の金属層が、それぞれ、M1、M2、M3、およびM4において採用されるが、他の態様は、代わりの金属において第1、第2、第3、および第4の金属層を採用してよい。前に説明したように、このようにして結合された共有ソース線302(302')を採用することにより、MTJごとに別個のソース線を採用する2T2MTJビットセルと比較して、より広い幅を用いて共有ソース線302(302')を設計することが可能になる。そのようなより広い幅は、寄生抵抗値が低減された共有ソース線302(302')をもたらす。したがって、前に説明したように、逆相補型MTJビットセル300(300')は、従来の2T2MTJビットセルと比較して低減された寄生抵抗値をMRAMビットセルに与え、その結果、読取り感知時間が短縮される。
【００３４】
この点について、図7は、図4における「上部ピン」2T2MTJ逆相補型ビットセル300''の例示的な断面図を示す。「上部ピン」2T2MTJ逆相補型ビットセル300''は、第1のMTJ304''および第2のMTJ306''を含む。第1のアクセストランジスタ312''および第2のアクセストランジスタ320''が、基板700上に形成される。ワード線324''は、第1のアクセストランジスタ312''の第2の電極(G)および第2のアクセストランジスタ320''の第2の電極(G)に電気的に結合されるように配設される。共有ソース線302''は、それぞれ、接点702(1)、接点702(2)を介して、第1のアクセストランジスタ312''の第3の電極(S)および第2のアクセストランジスタ320''の第3の電極(S)に電気的に結合されるように、第1の金属層(M1)に配設される。第1のビット線308''は、第1のMTJ304''の上部層310''に電気的に結合されるように、第3の金属層(M3)に配設され、上部層310''はピン層である。この態様では、第1のビット線308''は、ビア704(1)および第4の金属層(M4)のセグメント706(1)を介して、上部層310''に結合される。さらに、第1のMTJ304''の下部層314''は、第1のアクセストランジスタ312''の第1の電極(D)に電気的に結合され、下部層314''は自由層である。この態様では、そのような電気結合は、接点702(3)を介して第1のアクセストランジスタ312''の第1の電極(D)を第1の金属層(M1)のセグメント708(1)に結合すること、ビア712(1)を介してセグメント708(1)を第2の金属層(M2)のセグメント710(1)に結合すること、ビア716(1)を介してセグメント710(1)を第3の金属層(M3)のセグメント714(1)に結合すること、およびセグメント714(1)を第1のMTJ304''の下部層314''に結合することによって達成される。
【００３５】
引き続き図7を参照すると、第2のビット線316''は、第2のMTJ306''の下部層318''に電気的に結合されるように、第2の金属層(M2)に配設され、下部層318''は自由層である。この態様では、第2のビット線316''は、ビア716(2)および第3の金属層(M3)のセグメント714(2)を介して、下部層318''に結合される。さらに、第2のMTJ306''の上部層322''は、第2のアクセストランジスタ320''の第1の電極(D)に電気的に結合され、上部層322''はピン層である。この態様では、そのような電気結合は、接点702(4)を介して第2のアクセストランジスタ320''の第1の電極(D)を第1の金属層(M1)のセグメント708(2)に結合すること、ビア712(2)を介してセグメント708(2)を第2の金属層(M2)のセグメント710(2)に結合すること、ビア716(3)を介してセグメント710(2)を第3の金属層(M3)のセグメント714(3)に結合すること、ビア704(2)を介してセグメント714(3)を第4の金属層(M4)のセグメント706(2)に結合すること、およびセグメント706(2)を第2のMTJ306''の上部層322''に結合することによって達成される。特に、この態様では、第1、第2、第3、および第4の金属層が、それぞれ、M1、M2、M3、およびM4において採用されるが、他の態様は、代わりの金属において第1、第2、第3、および第4の金属層を採用してよい。前に説明したように、このようにして結合された共有ソース線302''を採用することにより、MTJごとに別個のソース線を採用する2T2MTJビットセルと比較して、より広い幅を用いて共有ソース線302''を設計することが可能になる。そのようなより広い幅は、寄生抵抗値が低減された共有ソース線302''をもたらす。したがって、前に説明したように、「上部ピン」2T2MTJ逆相補型ビットセル300''は、従来の2T2MTJビットセルと比較して低減された寄生抵抗値をMRAMビットセルに与え、その結果、読取り感知時間が短縮される。
【００３６】
この点について、図8は、図6における逆相補型MTJビットセル300を製造するための例示的なプロセス800を示す。プロセス800は、基板600上に第1のアクセストランジスタ312を形成することを含む(ブロック802)。プロセス800はまた、基板600上に第2のアクセストランジスタ320を形成することを含む(ブロック804)。追加として、プロセス800は、第1のアクセストランジスタ312の第2の電極(G)および第2のアクセストランジスタ320の第2の電極(G)に電気的に結合されるように、ワード線324を配設することを含む(ブロック806)。プロセス800はまた、第1のアクセストランジスタ312の第3の電極(S)および第2のアクセストランジスタ320の第3の電極(S)に電気的に結合されるように、第1の金属層(M1)に共有ソース線302を配設することを含む(ブロック808)。さらに、プロセス800は、第3の金属層(M3)に第1のビット線308を配設することを含む(ブロック810)。プロセス800はまた、第2の金属層(M2)に第2のビット線316を配設することを含む(ブロック812)。プロセス800はまた、第1のMTJ304の上部層310が第1のビット線308に電気的に結合され、第1のMTJ304の下部層314が第1のアクセストランジスタ312の第1の電極(D)に電気的に結合されるように、第1のMTJ304を配設することを含む(ブロック814)。さらに、プロセス800は、第2のMTJ306の上部層322が第2のアクセストランジスタ320の第1の電極(D)に電気的に結合され、第2のMTJ306の下部層318が第2のビット線316に電気的に結合されるように、第2のMTJ306を配設することを含む(ブロック816)。プロセス800を使用して逆相補型MTJビットセル300を製造することにより、MTJごとに別個のソース線を採用する2T2MTJビットセルと比較して、より広い幅を用いて共有ソース線302を設計することが可能になる。そのようなより広い幅は、寄生抵抗値が低減された共有ソース線302をもたらす。したがって、逆相補型MTJビットセル300は、従来の2T2MTJビットセルと比較して低減された寄生抵抗値をMRAMビットセルに与え、その結果、読取り感知時間が短縮される。
【００３７】
引き続き図8を参照すると、前に説明したように、プロセス800を使用して図6における「下部ピン」2T2MTJ逆相補型ビットセル300'を提供するために、第1のMTJ304'の上部層310'は自由層を採用し、第1のMTJ304'の下部層314'はピン層を採用する。さらに、第2のMTJ306'の上部層322'は自由層を採用し、第2のMTJ306'の下部層318'はピン層を採用する。代替として、プロセス800を使用して図7における「上部ピン」2T2MTJ逆相補型ビットセル300''を提供するために、第1のMTJ304''の上部層310''はピン層を採用し、第1のMTJ304''の下部層314''は自由層を採用する。追加として、第2のMTJ306''の上部層322''はピン層を採用し、第2のMTJ306''の下部層318''は自由層を採用する。特に、「下部ピン」2T2MTJ逆相補型ビットセル300'および「上部ピン」2T2MTJ逆相補型ビットセル300''は構成が異なるが、逆相補型MTJビットセル300と類似の寄生抵抗値の低減が両方において達成され得る。
【００３８】
追加として、図3および図6における逆相補型MTJビットセル300が、メモリシステムにおいて採用され得る。この点について、図9は、MRAMアレイ902の中の複数の逆相補型MTJビットセル300(1)〜300(N)を採用する例示的なMRAMシステム900を示す。特に、逆相補型MTJビットセル300(1)〜300(N)の要素は、図3における逆相補型MTJビットセル300の要素と類似であり、したがって、本明細書で再び説明しない。さらに、逆相補型MTJビットセル300(1)〜300(N)は、「下部ピン」2T2MTJ逆相補型ビットセル300'(1)〜300'(N)または「上部ピン」2T2MTJ逆相補型ビットセル300''(1)〜300''(N)のいずれかを含んでよい。MRAMアレイ902の中の逆相補型MTJビットセル300(1)〜300(N)は、行904(1)〜904(X)および列906(1)〜906(Y)に分割される。MRAMシステム900はまた、書込みドライバ908およびマルチプレクサ910を含む。書込みドライバ908は、活動化されているワード線324(1)〜324(X)に対応する行904(1)〜904(X)のうちの1つに位置する逆相補型MTJビットセル300(1)〜300(N)を読み取りまたは書き込むために使用される書込み電流(IW)(図示せず)を供給するように構成される。読取り動作または書込み動作がそこで実行される、選択された行904(1)〜904(X)の中の特定の逆相補型MTJビットセル300は、マルチプレクサ910によって選択されている列906(1)〜906(Y)に対応する。したがって、書込みドライバ908は、完了されるべき読取り動作または書込み動作に従って、選択された逆相補型MTJビットセル300(1)〜300(N)の第1のビット線308(1)〜308(Y)、第2のビット線316(1)〜316(Y)、または共有ソース線302(1)〜302(Y)に書込み電流(IW)を供給するように構成される。
【００３９】
本明細書で開示する態様による共有ソース線を採用する逆相補型MTJビットセルは、任意のプロセッサベースデバイスの中に設けられるかまたは統合されてよい。例は、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤを含む。
【００４０】
この点について、図10は、図3および図6に示す「下部ピン」逆相補型ビットセル300'ならびに図4および図7に示す「上部ピン」逆相補型ビットセル300''などの、図3および図6に示す逆相補型MTJビットセル300を採用できるプロセッサベースシステム1000の一例を示す。この例では、プロセッサベースシステム1000は、各々が1つまたは複数のプロセッサ1004を含む、1つまたは複数の中央処理ユニット(CPU)1002を含む。CPU1002は、一時的に記憶されているデータに迅速にアクセスするために、プロセッサ1004に結合されたキャッシュメモリ1006を有し得る。CPU1002は、システムバス1008に結合され、プロセッサベースシステム1000の中に含まれるマスタデバイスおよびスレーブデバイスを相互結合することができる。よく知られているように、CPU1002は、システムバス1008を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、CPU1002は、スレーブデバイスの一例として、メモリコントローラ1010にバストランザクション要求を通信することができる。図10に示さないが、複数のシステムバス1008が設けられてよく、各システムバス1008が異なるファブリックを構成する。
【００４１】
他のマスタデバイスおよびスレーブデバイスが、システムバス1008に接続され得る。図10に示すように、これらのデバイスは、例として、メモリシステム1012、1つまたは複数の入力デバイス1014、1つまたは複数の出力デバイス1016、1つまたは複数のネットワークインターフェースデバイス1018、および1つまたは複数のディスプレイコントローラ1020を含むことができる。入力デバイス1014は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む任意のタイプの入力デバイスを含むことができる。出力デバイス1016は、限定はしないが、オーディオ、ビデオ、他の視覚的インジケータなどを含む任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス1018は、ネットワーク1022との間のデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク1022は、限定はしないが、有線ネットワークもしくはワイヤレスネットワーク、プライベートネットワークもしくは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイヤレスローカルエリアネットワーク(WLAN)、ワイドエリアネットワーク(WAN)、BLUETOOTH(登録商標)ネットワーク、またはインターネットを含む、任意のタイプのネットワークであり得る。ネットワークインターフェースデバイス1018は、任意のタイプの所望の通信プロトコルをサポートするように構成され得る。メモリシステム1012は、1つまたは複数のメモリユニット1024(1)〜1024(N)を含むことができる。
【００４２】
CPU1002はまた、1つまたは複数のディスプレイ1026へ送られる情報を制御するために、システムバス1008を介してディスプレイコントローラ1020にアクセスするように構成され得る。ディスプレイコントローラ1020は、1つまたは複数のビデオプロセッサ1028を介して、表示されるべき情報をディスプレイ1026へ送り、1つまたは複数のビデオプロセッサ1028は、表示されるべき情報を処理してディスプレイ1026にとって適したフォーマットにする。ディスプレイ1026は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、発光ダイオード(LED)ディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
【００４３】
本明細書で開示する態様に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリの中もしくは別のコンピュータ可読媒体の中に記憶されるとともにプロセッサもしくは他の処理デバイスによって実行される命令、または両方の組合せとして実装され得ることを、当業者はさらに諒解されよう。本明細書で説明したマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップにおいて採用され得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってよく、任意のタイプの所望の情報を記憶するように構成されてよい。この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、それらの機能に関して上記で概ね説明された。そのような機能がどのように実装されるのかは、特定の適用例、設計選択、および/またはシステム全体に課される設計制約によって決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装決定が本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００４４】
本明細書で開示する態様に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。プロセッサは、マイクロプロセッサであってよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装され得る。アクセストランジスタは、NMOSトランジスタ、PMOSトランジスタ、または任意の他のタイプのトランジスタであってよい。
【００４５】
本明細書で開示する態様は、ハードウェアとして、かつハードウェアに記憶される命令として具現化されてよく、そうした命令は、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態のコンピュータ可読媒体の中に存在してよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体はプロセッサに一体化されてもよい。プロセッサおよび記憶媒体は、ASICの中に存在してよい。ASICは、リモート局の中に存在してよい。代替として、プロセッサおよび記憶媒体は、リモート局、基地局、またはサーバの中に個別構成要素として存在してもよい。
【００４６】
本明細書の例示的な態様のいずれかにおいて説明した動作ステップが、例および説明を提供するために記載されることにも留意されたい。説明した動作は、図示したシーケンス以外の数多くの異なるシーケンスで実行されてよい。さらに、単一の動作ステップにおいて説明した動作は、実際にはいくつかの異なるステップにおいて実行されてよい。追加として、例示的な態様で説明した1つまたは複数の動作ステップは組み合わせられてよい。当業者にとって容易に明らかであるように、フローチャート図に示す動作ステップが数多くの異なる修正を受けてよいことを理解されたい。情報および信号が様々な異なる技術および技法のいずれを使用して表され得ることも当業者は理解されよう。たとえば、上記の説明全体にわたって参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表現されてよい。
【００４７】
本開示の前の説明は、いかなる当業者も本開示を作製または使用することが可能になるように提供される。本開示の様々な修正が、当業者に容易に明らかになり、本明細書で規定する一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例および設計に限定されるものでなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲が与えられるべきである。
【符号の説明】
【００４８】
300  逆相補型MTJビットセル
302  共有ソース線
304  第1のMTJ
306  第2のMTJ
308  第1のビット線
310  上部層
312  第1のアクセストランジスタ
314  下部層
315  トンネル障壁
316  第2のビット線
318  下部層
320  第2のアクセストランジスタ
322  上部層
323  トンネル障壁
324  ワード線
600  基板
602  接点
604  ビア
606  (第4の金属層の)セグメント
608  (第1の金属層の)セグメント
610  (第2の金属層の)セグメント
612  ビア
614  (第3の金属層の)セグメント
616  ビア
900  MRAMシステム
902  MRAMアレイ
908  書込みドライバ
910  マルチプレクサ
1000  プロセッサベースシステム
1002  中央処理ユニット(CPU)
1004  プロセッサ
1006  キャッシュメモリ
1008  システムバス
1010  メモリコントローラ
1012  メモリシステム
1014  入力デバイス
1016  出力デバイス
1018  ネットワークインターフェースデバイス
1020  ディスプレイコントローラ
1022  ネットワーク
1024  メモリユニット
1026  ディスプレイ
1028  ビデオプロセッサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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