(57)【要約】  少なくとも１つのオプトエレクトロニクス半導体チップ（４２）を含むデバイスであって、・実装面（４ａ）および電気コンタクト構造体を有する接続基板（４）と、・パターニングされた複数の半導体ユニット（２）とを含み、複数の半導体ユニット（２）は、それぞれ、動作中に光を放出する活性層をそれぞれ１つずつ有する、モノリシックに結合された複数のピクセル（２１）を含み、・半導体ユニット（２）は横方向で相互に離間して実装面（４ａ）上に設けられており、隣り合う各半導体ユニット（２）の間隔（ｄ）は、少なくとも５μｍ、最大で５５μｍであり、各ピクセル（２１）は電気的に別個に駆動可能である。本発明はさらに、こうしたデバイスの製造方法にも関する。
2018529234.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのオプトエレクトロニクス半導体チップ（４２）を含むデバイスであって、
・実装面（４ａ）および電気コンタクト構造体を有する接続基板（４）と、
・パターニングされた複数の半導体ユニット（２）と
を含み、前記複数の半導体ユニット（２）は、それぞれ、動作中に光を放出する活性層をそれぞれ１つずつ有する、モノリシックに結合された複数のピクセル（２１）を含み、
・前記半導体ユニット（２）は、横方向で相互に離間して前記実装面（４ａ）上に設けられており、
・各ピクセル（２１）は電気的に別個に駆動可能である、
デバイス。
【請求項２】
隣り合う各半導体ユニット（２）の間隔（ｄ）は、少なくとも５μｍ、最大で５５μｍである、
請求項１記載のデバイス。
【請求項３】
・前記ピクセル（２１）の前記活性層は、モノリシックに結合された状態で形成されており、
・前記ピクセル（２１）は、横方向で離間した複数の半導体コンタクト（２１０）により電気的に別個に駆動可能であり、
・隣り合う各半導体コンタクト（２１０）の間隔（ａ）は、少なくとも１μｍ、最大で２５μｍである、
請求項１または２記載のデバイス。
【請求項４】
隣り合う各ピクセル（２１）の前記活性層間に、少なくとも５μｍ、最大で２５μｍの幅（Ｂ）を有する分離溝（２２）がそれぞれ１つずつ設けられている、
請求項１から３までのいずれか１項記載のデバイス。
【請求項５】
前記ピクセル（２１）は、相互に光学的に分離されている、
請求項４記載のデバイス。
【請求項６】
前記半導体ユニット（２）のうち少なくとも２つが、それぞれ異なる数のピクセル（２１）を含む、
請求項１から５までのいずれか１項記載のデバイス。
【請求項７】
前記接続基板（４）は、少なくとも１つの集積回路を有する、
請求項１から６までのいずれか１項記載のデバイス。
【請求項８】
前記接続基板（４）は複数の電流源を含み、
各電流源は、前記ピクセル（２１）の１つに一義的に対応づけられており、かつ該１つのピクセル（２１）に導電接続されている、
請求項１から７までのいずれか１項記載のデバイス。
【請求項９】
隣り合う各半導体ユニット（２）の前記間隔は、前記分離溝（２２）の平均幅から最大で±１０％偏差している、
請求項１から８までのいずれか１項記載のデバイス。
【請求項１０】
隣り合う各半導体ユニット（２）の前記間隔は、隣り合う各半導体ユニット（２）の平均間隔（ｄ）から最大で±１０％偏差している、
請求項１から９までのいずれか１項記載のデバイス。
【請求項１１】
前記デバイスの発光面積は、少なくとも８ｍｍ２、好ましくは少なくとも４０ｍｍ２である、
請求項１から１０までのいずれか１項記載のデバイス。
【請求項１２】
前記デバイスの前記ピクセル（２１）の全数が、少なくとも１２８個、好ましくは少なくとも２５００個であり、かつ／または
全数の前記ピクセル（２１）から放出される光の光束が、少なくとも１６００ｌｍ、好ましくは少なくとも６４００ｌｍである、
請求項１から１１までのいずれか１項記載のデバイス。
【請求項１３】
前記デバイスは、回路板（５１）上に配置された少なくとも２つのオプトエレクトロニクス半導体チップ（４２）を含む、
請求項１から１２までのいずれか１項記載のデバイス。
【請求項１４】
デバイスの製造方法であって、
・動作中に光を放出する活性層をそれぞれ１つずつ有するモノリシックに形成された複数のピクセル（２１）をそれぞれ含む複数の半導体ユニット（２）を、各半導体ユニット（２）がそれぞれ１つずつの成長基板（１）上に設けられた状態で用意する、方法ステップと、
・実装面（４ａ）および電気コンタクト構造体を有する接続基板（４）を用意する、方法ステップと、
・前記半導体ユニット（２）が横方向で相互に離間して前記実装面（４ａ）上に設けられるように、前記半導体ユニット（２）を前記実装面（４ａ）上に被着する、方法ステップと
を含み、
・隣り合う各半導体ユニット（２）の間隔（ｄ）は、少なくとも５μｍ、最大で５５μｍであり、
・前記ピクセル（２１）は、電気的に別個に駆動可能であり、
・前記成長基板（１）が少なくとも部分的に剥離される、
方法。
【請求項１５】
複数のピクセル（２１）を含むウェハ複合体からの個別化により、前記半導体ユニット（２）を用意する、
請求項１４記載の方法。
【請求項１６】
前記半導体ユニット（２）を用意する前記方法ステップは、さらに、
・エラーを有するピクセル（２１）を含む半導体ユニットを求める、方法ステップと、
・製造許容差の範囲内で、欠陥のないピクセル（２１）を含む半導体ユニットのみが前記実装面（４ａ）上に設けられるように、前記エラーを有するピクセル（２１）を含む半導体ユニット（２）をスクリーニングする、方法ステップと
を含む、
請求項１５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
デバイスおよびデバイスの製造方法を提供する。
【０００２】
刊行物である独国特許出願公開第１０２０１１０５６８８８号明細書（ＤＥ１０２０１１０５６８８８Ａ１）には、デバイスおよびデバイスの製造方法が説明されている。
【０００３】
解決すべき課題は、製造コストが低減されるデバイスを提供することにある。さらに、製造コストが低減されるデバイスの製造方法も提供する。
【０００４】
デバイスを提供する。当該デバイスは、特に光を放出するように構成されている。例えば、当該デバイスは光源である。特には、このデバイスは、ヘッドランプ、特にアダプティブフロントライティングシステム（英語Adaptive Front-lighting System, AFS）であってよい。
【０００５】
デバイスの少なくとも１つの実施形態によれば、このデバイスは少なくとも１つのオプトエレクトロニクス半導体チップであり、以下では「半導体チップ」とも称する。半導体チップは、特に、光を放出するように構成されている。例えば、半導体チップは、ピクセル化された発光ダイオードチップである。この場合の「ピクセル化」とは、以下では、発光ダイオードチップが、特には電気的に別個に駆動可能な複数のピクセルを含むことを意味しうる。
【０００６】
少なくとも１つの実施形態によれば、半導体チップは接続基板を有する。接続基板は、実装面および電気コンタクト構造体を有する。電気コンタクト構造体は、半導体チップの電気的接続のために設けることができる。このために、電気コンタクト構造体は、導電性材料、例えば金属を含むことができるかまたはこうした材料から形成することができる。
【０００７】
接続基板は、水平方向に延在する主延在平面を有する。この主延在平面に対して垂直に、すなわち垂直方向において、接続基板は厚さを有する。接続基板の厚さは、接続基板が水平方向に延在する最大長さより小さい。接続基板の主平面は実装面を形成する。
【０００８】
接続基板は、半導体チップの機械的安定化を行う素子として構成可能である。この場合の「機械的安定化」とは、以下では、半導体チップの機械的な取り扱いがハウジングの安定化を行う部分によって改善され、これにより例えば、半導体チップの破壊なしに、より大きな外力をこの半導体チップに作用させうることを意味する。特に、半導体チップは、接続基板によって機械的に自己支持可能であり、つまり、この半導体チップは例えば製造方法の範囲内で、ワークツール、例えばピンセットにより取り扱い可能となり、その際に別の保護素子を設ける必要がない。
【０００９】
少なくとも１つの実施形態によれば、半導体チップは、パターニングされた複数の半導体ユニットを含む。各半導体ユニットは、モノリシックに結合された複数のピクセルを含み、これらのピクセルは、それぞれ１つずつ、動作中に光を放出する活性層を有する。ピクセルとは、特には画素であり、すなわち半導体ユニットの、相互に別個の放出領域である。各ピクセルは接続基板とは反対の側の光出射面を有することができる。この場合、活性層から放出された光を、光出射面を通してピクセルから出力することができる。
【００１０】
この場合の「モノリシックに結合された」とは、以下では、ピクセルが特には結合されて構成された唯一の半導体積層体から形成されることを意味しうる。特に、各ピクセルを、モノリシックな半導体積層体から形成可能である。例えば、ピクセル形成のために、まず半導体積層体を成長基板上に形成し、続いてこの半導体積層体を少なくとも部分的に個別化することによって、ピクセルを得ることができる。
【００１１】
例えば、ｎ導電型半導体層、活性半導体層およびｐ導電型半導体層を含む半導体積層体が形成される。ピクセルの活性層は、活性の半導体層から生成することができる。また、ピクセルが、それぞれ、ｐ導電型半導体層およびｎ導電型半導体層から生成されたｐ導電型層およびｎ導電型層を有してもよい。この場合、或る層が或る半導体層から「生成される」とは、以下では、当該層が当該半導体層の個別化によって形成されており、当該半導体層の一部であることを意味しうる。この場合、各ピクセルは、ｎ導電型半導体層またはｐ導電型半導体層でありうる少なくとも１つの共通の半導体層により、部分的に相互に接続することができる。特には、各ピクセルは、複数の半導体層、例えばｎ導電型半導体層、ｐ導電型半導体層および活性層によって、相互に接続することができる。
【００１２】
少なくとも１つの実施形態によれば、半導体ユニットは水平方向で相互に離間して実装面上に設けられる。言い換えれば、半導体ユニット間には溝が存在する。特に、隣り合う各半導体ユニットのピクセルどうしは、モノリシックに結合されず、かつ／または半導体材料によって相互に接続されない。
【００１３】
少なくとも１つの実施形態によれば、隣り合う各半導体ユニットの間隔は、少なくとも５μｍ、最大で５５μｍ、好ましくは少なくとも１０μｍ、最大で２０μｍである。この間隔は、特には、隣り合う２つの半導体ユニットの側面間の水平方向での最小距離である。半導体ユニットの側面とは、垂直方向に沿って延在する半導体ユニットの外面であってよい。
【００１４】
少なくとも１つの実施形態によれば、各ピクセルは電気的に別個に駆動可能である。特に、各ピクセルに少なくとも１つの電気コンタクト構造体を一義的に対応づけることができる。これにより、個々のピクセルの放出を意図的にオンオフすることができる。よって、２つ以上のピクセルを、同じ時点および異なる時点で駆動することができる。
【００１５】
デバイスの少なくとも１つの実施形態によれば、このデバイスは少なくとも１つのオプトエレクトロニクス半導体チップを含み、このオプトエレクトロニクス半導体チップは、実装面および電気コンタクト構造体を有する接続基板と、パターニングされた複数の半導体ユニットとを含む。複数の半導体ユニットは、それぞれ、動作中に光を放出する活性層をそれぞれ１つずつ有する、モノリシックに結合された複数のピクセルを含む。半導体チップの各半導体ユニットは、水平方向で相互に離間して実装面上に設けられる。隣り合う各半導体ユニットの間隔は、少なくとも５μｍ、最大で５５μｍである。また、各ピクセルは電気的に別個に駆動可能である。
【００１６】
デバイスの少なくとも１つの実施形態によれば、各ピクセルの活性層はモノリシックに結合されるように形成される。例えば、活性層は、唯一の活性半導体層の一部である。さらに、各ピクセルは、水平方向で相互に離間した複数の半導体コンタクトにより、電気的に別個に駆動可能である。隣り合う各半導体コンタクトの水平方向間隔は、少なくとも１μｍ、最大で２５μｍである。例えば、各ピクセルは、少なくとも１つの半導体コンタクトに導電接続される。さらに、ピクセルに対応する電気コンタクト構造体を、各ピクセルの半導体コンタクトに導電接続することができる。半導体コンタクトは、導電性材料、例えば金属によって形成可能であるかまたはこれを含むことができる。特に、デバイスは、それぞれ少なくとも１つのピクセルに対応づけられた複数の半導体コンタクトを含むことができる。例えば、半導体コンタクトは、水平方向で相互に離間して接続基板に面する底面かつ／またはピクセルの光透過面に配置される。
【００１７】
少なくとも１つの実施形態によれば、隣り合う各ピクセルの活性層間にそれぞれ１つずつ分離溝が配置される。ピクセルの活性層どうしを相互に接続しなくてもよい。特には、各ピクセルに活性層を一義的に対応づけることができる。活性層を、例えば、分離溝によってフレーム状に取り囲むこともできる。この場合の「フレーム状に」とは、以下では、各ピクセルおよび／または各活性層が、実装面を上から見たとき、横方向で分離溝によって完全に取り囲まれることを意味する。この場合、上から見ると、各分離溝が格子または網となり、各ピクセルが格子または網の個々のメッシュ点によって囲まれているように見える。分離溝は、例えばエッチングによって形成可能である。
【００１８】
少なくとも１つの実施形態によれば、分離溝の幅は、少なくとも１μｍ、最大で２５μｍ、好ましくは少なくとも５μｍ、最大で２０μｍである。分離溝の幅は、特には、分離溝の横方向での最小の広がりである。特には、分離溝の幅は、隣り合う２つのピクセルの側面間の横方向での最小距離である。ピクセルの側面とは、ピクセルの、垂直方向に沿って延在する外面であってよい。
【００１９】
少なくとも１つの実施形態によれば、ピクセルは相互に光学的に分離される。ピクセルの光学的分離は、例えば、分離溝によって行うことができる。また、隣り合う各ピクセル間に吸収性かつ／または反射性の材料を設けることもできる。この場合の材料は、以下では、活性層から放出される放射について、最大で０．４の透過率、好ましくは最大で０．３の透過率、または少なくとも０．５の反射率、好ましくは少なくとも０．７の反射率、特に好ましくは少なくとも０．８５の反射率を有する場合に、「吸収性」または「反射性」を有するものとする。別個の電気的駆動に関連したピクセルの光学的分離により、例えば、デバイスの個々の領域のみを所期の通りに発光させることができる。
【００２０】
少なくとも１つの実施形態によれば、少なくとも２つの半導体ユニットが種々の数のピクセルを含む。例えば、少なくとも１つの或る半導体ユニットが第１のグループの半導体ユニットに対応づけられ、少なくとも１つの別の半導体ユニットが第２のグループの半導体ユニットに対応づけられる。第１のグループの半導体ユニットは、それぞれ、第１の数のピクセルを含むことができ、第２のグループの半導体ユニットは、それぞれ、第１の数とは異なる第２の数のピクセルを含むことができる。
【００２１】
それぞれ異なる数のピクセルを含む半導体ユニットはそれぞれ異なる大きさを有することができる。この場合の半導体ユニットの大きさおよび／またはピクセルの大きさとは、以下では、半導体ユニットおよび／またはピクセルの横方向でのそれぞれの広がりである。ここでは、各ピクセルはそれぞれ異なる大きさを有することができる。これに代えて、それぞれ異なる半導体ユニットの各ピクセルが、製造許容差の範囲内で同じ大きさを有してもよい。
【００２２】
これに代えて、それぞれ異なる数のピクセルを含む各半導体ユニットが製造許容差の範囲内で同じ大きさを有してもよい。この場合、各ピクセルがそれぞれ異なる大きさを有してよい。
【００２３】
少なくとも１つの実施形態によれば、接続基板は、少なくとも１つの集積回路を有する。例えば、接続基板は、切換過程を可能にするドープ領域を有する。特に、集積回路とは、接続基板の電気コンタクト構造体であってよい。例えば、接続基板は、トランジスタ、キャパシタ、抵抗および／または集積回路としての別の電子部品を有する。接続基板は、ケイ素によって形成されるかまたはこれを含むことができる。特に、接続基板は、アクティブマトリクスケイ素基板であってよい。アクティブマトリクスケイ素基板は、個々のピクセルを駆動可能なトランジスタのマトリクスを含むことができる。トランジスタは、例えば、ＣＭＯＳ技術または薄膜技術によって製造可能である。
【００２４】
少なくとも１つの実施形態によれば、接続基板は複数の電流源を含む。各電流源は、各ピクセルに一義的に対応づけられる。さらに、各電流源は、対応するピクセルに導電接続される。特には、各ピクセルが各電流源に導電接続される。電流源とは例えば微細電流源であってよい。
【００２５】
少なくとも１つの実施形態によれば、隣り合う各半導体ユニットの間隔は、分離溝の平均幅に対して、最大で±１０％偏差する。隣り合う各半導体ユニットの間隔は、製造許容差の範囲内で、分離溝の平均幅に相当する。言い換えれば、隣り合う各半導体ユニットのピクセルどうしは、実質的に、同じ半導体ユニットのピクセルどうしと同じ間隔を有することができる。分離溝の平均幅は、分離溝の各幅の算術平均であってよい。特には、隣り合う各半導体ユニットの間隔も、各分離溝の幅も、少なくとも５μｍ、最大で５５μｍであってよい。
【００２６】
少なくとも１つの実施形態によれば、隣り合う各半導体ユニットの間隔は、隣り合う各半導体ユニットの平均間隔に対して、最大で±１０％偏差する。隣り合う各半導体ユニットの平均間隔は、半導体ユニットの各間隔の算術平均であってよい。言い換えれば、各半導体ユニットは、接続基板上に規則的な相互間隔で配置される。
【００２７】
少なくとも１つの実施形態によれば、デバイスの発光面積は、少なくとも８ｍｍ２、好ましくは少なくとも３２ｍｍ２である。デバイスの発光面積は、特に、デバイスのピクセルの全ての発光面積の和である。
【００２８】
少なくとも１つの実施形態によれば、ピクセルの全数は、少なくとも１２８個、好ましくは少なくとも２０４８個であり、かつ／または全数のピクセルから放出される光の光束は、少なくとも１６００ｌｍ、好ましくは少なくとも６４００ｌｍである。デバイスは、例えば、高分解能の光源および／または高い光密度を有する光源であってよい。特に、６４００ｌｍ超の光束を有するピクセル化された唯一の半導体ユニットの製造は、経済的に許容可能な効率では行えない。この場合、デバイスを、それぞれ複数のピクセルを含む個々の半導体ユニットに分割することにより、高分解能および／または高い光束を有するデバイスを低コストかつ経済的に許容可能に製造できる。
【００２９】
少なくとも１つの実施形態によれば、デバイスは少なくとも２つの半導体チップを含む。各半導体チップは上述したように形成可能である。特に、各半導体チップは、接続基板上に配置される複数の半導体ユニットを含む。
【００３０】
少なくとも１つの実施形態によれば、少なくとも２つの半導体チップが回路板上に配置される。回路板は、例えばメタルコアプレートまたはいわゆるサブマウントであってよい。回路板は、特に、電気的駆動のためにかつ／または回路板上に配置される半導体チップの冷却のために設けられる。
【００３１】
さらに、デバイスの製造方法を提供する。デバイスは、好ましくは、ここで説明する方法で製造可能である。すなわち、デバイスについて開示した特徴の全てが方法にも開示されているものとし、逆に方法について開示した特徴の全てもデバイスに開示されているものとする。
【００３２】
本方法の少なくとも１つの実施形態によれば、複数のピクセルを含む複数の半導体ユニットが形成される。各半導体ユニットは、成長基板上に形成される。成長基板は例えば、例えばサファイアによって形成可能な単結晶基板であってよい。この場合、各半導体ユニットのピクセルは、成長基板上にエピタキシャル成長された共通の半導体積層体から生成することができる。この場合、各ピクセルへの個別化は、エピタキシャル成長の後に行うことができる。
【００３３】
本方法の少なくとも１つの実施形態によれば、実装面および電気コンタクト構造体を有する接続基板が用意される。半導体ユニットは、接続基板の実装面上に被着される。半導体ユニットの被着は、各半導体ユニットが横方向で相互に離間して実装面上に設けられ、隣り合う各半導体ユニットの間隔が少なくとも５μｍ、最大で５５μｍ、好ましくは少なくとも１０μｍ、最大で２０μｍとなるように、行われる。また、各ピクセルは、電気的に相互に別個に駆動可能である。
【００３４】
本方法の少なくとも１つの実施形態によれば、成長基板は少なくとも部分的に剥離される。特に、成長基板は、例えばエッチングプロセスまたはレーザーリフトオフプロセスによって完全に剥離させることができる。この場合、ピクセルの発光半導体層のみが成長基板上に残る。これに代えて、例えばエッチングプロセスまたは研磨もしくポリシングなどの物理的剥離により、成長基板を薄膜化することもできる。この場合、成長基板の一部がピクセルに残る。
【００３５】
デバイスの製造方法の少なくとも１つの実施形態によれば、本方法は、
・動作中に光を放出する活性層をそれぞれ１つずつ含むモノリシックに結合された複数のピクセルをそれぞれ有する複数の半導体ユニットを、これらの半導体ユニットがそれぞれ１つずつの成長基板上に設けられた状態で用意する、方法ステップと、
・実装面および電気コンタクト構造体を有する接続基板を用意する、方法ステップと、
・半導体ユニットが横方向で相互に離間して実装面上に設けられるように、半導体ユニットを実装面に被着し、隣り合う各半導体ユニットの間隔を少なくとも５μｍ、最大で５５μｍとし、ピクセルを電気的に別個に駆動可能とする、方法ステップと、
・成長基板を少なくとも部分的に剥離させる、方法ステップと
を含む。
【００３６】
各方法ステップは、ここで示した順序で実行することができる。
【００３７】
本方法の少なくとも１つの実施形態によれば、半導体ユニットは、複数のピクセルを含むウェハ複合体からの個別化によって用意される。例えば、ソーカット、切削および破断またはレーザー分離を用いた個別化が行われる。
【００３８】
本方法の少なくとも１つの実施形態によれば、半導体ユニットを用意する方法ステップは、エラーを有するピクセルを含む半導体ユニットを求め、製造許容差の範囲内で、欠陥のないピクセルを含む半導体ユニットのみが実装面上に設けられるよう、エラーを有するピクセルを含む半導体ユニットをスクリーニングするステップを含む。言い換えれば、本方法は、欠陥のないピクセルを選択するステップを含む。これにより、完全に機能する半導体ユニットのみが接続基板上へ移行されることを保証できる。
【００３９】
エラーを有するピクセルは、例えば、欠陥のないピクセルに比べて少ない発光ダイオードおよび／または少ない光束または大きな電圧降下を有することによって特徴づけられる。例えば、エラーを有するピクセルは、光を放出しない。
【００４０】
例えば、ピクセルはウェハ複合体に形成され、エピタキシャル成長に続いて、各半導体ユニットへの個別化ステップが行われる。エラーを有するピクセルを含む半導体ユニットを求めるステップは、個別化の前または後に行うことができる。例えば、エラーを有するピクセルを個別化前に識別し、ウェハ複合体からの個別化の際にこれを除去することもできる。これに代えて、まず個々の半導体ユニットへの個別化を行い、続いてエラーを有するピクセルを含む半導体ユニットをスクリーニングしてもよい。
【００４１】
ここで説明しているデバイスの製造方法およびここで説明しているデバイスは、特に、各ピクセルのモノリシックな製造と接続基板上への半導体ユニットの個々の配設とを組み合わせるというアイデアにしたがっている。これにより、小さな相互間隔で接続基板上に配置される多数のピクセルを含むデバイスを提供できる。
【００４２】
専らモノリシックに製造される高度にピクセル化されたデバイスとは異なり、個々の半導体ユニットへの分割によって、エラーを有する半導体ユニットの選択が可能となる。これにより、エラーを有するピクセル、すなわち例えば半導体材料内または構造内に統計的に分散している欠陥を有するピクセルを、接続基板への移行前にスクリーニングすることができる。これにより、相応の大きさの発光面積を有しかつ完全に機能するデバイスの収量が著しく増大する。
【００４３】
さらに、ピクセルの個別の配設とは異なり、ピクセルの相互間隔を小さくすることもできる。これにより、別の光学系の使用を省略できるかまたは別の光学系の個数を大幅に低減できる。また、必要な発光面積全体を複数の半導体ユニットへかつ／または複数の半導体チップへ任意に分配することにより、デバイスの設計の自由度を得ることができる。この場合、１つの半導体ユニット内かつ／または１つの半導体チップ内のピクセルの個数および／または配置は、選択された接続プロセスに応じてかつ／またはピクセルの欠陥率に応じて、最適な収量ひいては最適な費用水準が得られるように、選定可能である。
【００４４】
以下に、ここで説明するデバイスおよびここで説明する方法を、実施例および添付の図に即して詳細に説明する。
【００４５】
図１のＡ，Ｂの概略図に即して、ここで説明するデバイスのここで説明する半導体ユニットの実施例を詳細に説明する。
【００４６】
図２Ａ，図２Ｂ，図２Ｃ，図２Ｄの概略図に即して、ここで説明するデバイスの製造方法およびここで説明するデバイスの実施例を詳細に説明する。
【００４７】
図３，図４のＡ，Ｂ，Ｃの概略図に即して、ここで説明するデバイスの実施例を詳細に説明する。
【図面の簡単な説明】
【００４８】
【図１】Ａ，Ｂは、半導体ユニットの実施例を示す図である。
【図２Ａ】デバイスの製造方法およびデバイスの実施例を示す図である。
【図２Ｂ】デバイスの製造方法およびデバイスの実施例を示す図である。
【図２Ｃ】デバイスの製造方法およびデバイスの実施例を示す図である。
【図２Ｄ】デバイスの製造方法およびデバイスの実施例を示す図である。
【図３】デバイスの実施例を示す図である。
【図４】デバイスの実施例を示す図である。
【００４９】
図中、同じ要素、類似の要素または同じ作用を有する要素には、同じ参照番号を付してある。図中に示した要素相互の図示および寸法比は縮尺通りであると想定されてはならない。むしろ、個々の要素は、表現しやすくするためかつ／または理解しやすくするために過度に拡大して示したところがある。
【００５０】
図１のＡ，Ｂの概略図に即して、ここで説明しているデバイスの半導体ユニットの実施例を詳細に説明する。この実施例は、図１のＢでは、図１のＡに対して１８０°回転された状態で示されている。
【００５１】
成長基板１には、半導体ユニット２（図では概略的にしか示されていない）が形成されている。半導体ユニット２は、複数のピクセル２１を含む。ピクセル２１は、分離溝２２によって相互に離間されている。分離溝２２の幅Ｂは、少なくとも５μｍ、最大で２５μｍである。
【００５２】
各ピクセル２１は、ｎ導電型層、ｐ導電型層および活性層を有することができる。例えば、ｎ導電型層およびｐ導電型層は、ｎ導電型半導体層およびｐ導電型半導体層から形成される。この場合、ｎ導電型層またはｐ導電型層をｎ導電型半導体層またはｐ導電型半導体層に対応させることができる。例えば、ｎ導電型半導体層およびｐ導電型半導体層は、（化合物）半導体材料から形成されるかまたはこうした材料を含む。
【００５３】
図２Ａ，図２Ｂ，図２Ｃ，図２Ｄの概略図に即して、ここで説明しているデバイスの製造方法の実施例を詳細に説明する。
【００５４】
図２Ａに示されている方法ステップでは、成長基板１上に形成される半導体ユニット２が用意され、はんだ金属によって形成可能な第１のはんだバンプ３１が設けられる。
【００５５】
図２Ｂに示されている方法ステップでは、実装面４ａを有する接続基板４が用意される。実装面４ａには、第１のはんだバンプ３１に対応するように配置可能な接続面３２を有する接続領域３３が設けられる。接続面３２は、金属によって形成可能であるかまたは金属を含むことができる。各接続領域３３には、半導体ユニット２が成長基板１とともに被着される。続いて、第１のはんだバンプ３１および接続面３２を加熱することができ、これにより、半導体ユニット２、特にピクセル２１を、接続基板４と機械的にかつ／または電気的に接続可能である。これに代えてまたはこれに加えて、半導体ユニット２、特にピクセル２１の機械的かつ／または電気的接続をボンディングにより行ってもよい。
【００５６】
図２Ｃに示されている方法ステップでは、複数の半導体ユニット２が、それぞれ設けられている成長基板１とともに、接続基板４の実装面４ａ上に被着される。
【００５７】
図２Ｄに示されている方法ステップでは、成長基板１が半導体ユニット２から剥離される。これに代えて、成長基板１を、部分的にのみ剥離または薄膜化してもよい。それぞれ複数のピクセル２１を含む複数の半導体ユニット２は、接続基板４とともに半導体チップ４２を形成している。半導体チップ４２の半導体ユニット２は、横方向で相互に離間して、接続基板４の実装面４ａ上に設けられている。隣り合う各半導体ユニットの２の間隔ｄは、少なくとも５μｍ、最大で５５μｍである。
【００５８】
図３の概略図に即して、ここで説明しているデバイスの実施例を詳細に説明する。デバイスは、回路板５１上に共通に設けられた複数の半導体チップ４２を含む。半導体チップ４２の半導体ユニット２の、回路板５１とは反対側の最上面には、それぞれ１つずつ変換素子５３が設けられる。変換素子５３は、波長変換粒子を含むセラミック小片またはポリマー層であってよい。
【００５９】
電気インタフェース５２により、半導体チップ４２の接続基板４、特に半導体ユニット２の個々のピクセル２１の電気的接続かつ／または電気的駆動を行うことができる。特に、接続基板４の電気的接続は、接続基板４を回路板５１に設けた後に、回路板５１とは反対側の上面から、例えば、この上面に設けられたボンディングバッドへ通じるボンディングワイヤによって、行うことができる。これに代えて、接続基板４にスルーコンタクトを設けることもできる。この場合、当該デバイスは、表面実装可能デバイス（英語：surface-mountable device, ＳＭＤ）であってよい。
【００６０】
図４のＡ，Ｂ，Ｃの概略図に即して、ここで説明しているデバイスのための半導体チップ４２の実施例を詳細に説明する。
【００６１】
図４のＡには、それぞれ複数のピクセル２１を含む複数の半導体ユニット２を有する半導体チップ４２が示されている。半導体ユニット２は、接続基板４上に設けられる。図４のＡに示されているように、半導体ユニット２は、それぞれ同数のピクセル２１を含むことができる。さらに、半導体ユニット２は、同様の大きさまたは同じ大きさを有することができる。半導体ユニット２の、接続基板４とは反対側の最上面には、変換素子５３を設けることができる。
【００６２】
図４のＢに示されている実施例では、半導体チップ４２は、複数のピクセル２１を含む唯一の半導体ユニット２のみを含む。半導体ユニット２は、その最上面に、任意の手段として変換素子５３を有することができる（図２のＢには示されていない）。
【００６３】
図４のＣに示されている実施例では、半導体チップ４２は複数の半導体ユニット２を含む。ここで、半導体ユニット２は、それぞれ異なる大きさを有する種々の数のピクセル２１を含む。
【００６４】
本願は、独国特許出願第１０２０１５１１５８１２．４号（deutsche Patentanmeldung １０２０１５１１５８１２．４）の優先権を主張し、その開示内容は引用により本願に含まれるものとする。
【００６５】
本発明は、実施例に則した説明によってこれらの実施例に限定されない。むしろ、本発明は、新規な特徴の全ておよびこうした特徴の組み合わせの全てを含む。これは、各特徴またはその組み合わせそのものが明示的に特許請求の範囲または実施例に示されていなくても、特に特許請求の範囲の特徴の組み合わせの全てを含む。
【符号の説明】
【００６６】
１  成長基板
２  半導体ユニット
２１  ピクセル
２２  分離溝
Ｂ  幅
ｄ  間隔
３１  第１のはんだバンプ
３２  接続面
３３  接続領域
４  接続基板
４ａ  実装面
４２  オプトエレクトロニクス半導体チップ
５１  回路板
５２  電気インタフェース
５３  変換素子
【図１Ａ】
2018529234.tif 000003
【図１Ｂ】
2018529234.tif 000004
【図２Ａ】
2018529234.tif 000005
【図２Ｂ】
2018529234.tif 000006
【図２Ｃ】
2018529234.tif 000007
【図２Ｄ】
2018529234.tif 000008
【図３】
2018529234.tif 000009
【図４Ａ】
2018529234.tif 000010
【図４Ｂ】
2018529234.tif 000011
【図４Ｃ】
2018529234.tif 000012
【手続補正書】
【提出日】平成30年3月15日(2018.3.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つのオプトエレクトロニクス半導体チップ（４２）を含むデバイスであって、
・実装面（４ａ）および電気コンタクト構造体を有する接続基板（４）と、
・パターニングされた複数の半導体ユニット（２）と
を含み、前記複数の半導体ユニット（２）は、それぞれ、動作中に光を放出する活性層をそれぞれ１つずつ有する、モノリシックに結合された複数のピクセル（２１）を含み、
・前記半導体ユニット（２）は、横方向で相互に離間して前記実装面（４ａ）上に設けられており、
・各ピクセル（２１）は電気的に別個に駆動可能であり、
・隣り合う各ピクセル（２１）の前記活性層間に、少なくとも５μｍ、最大で２５μｍの幅（Ｂ）を有する分離溝（２２）がそれぞれ１つずつ設けられており、
・隣り合う各半導体ユニット（２）の間隔（ｄ）は、前記分離溝（２２）の平均幅から最大で±１０％偏差している、
デバイス。
【請求項２】
隣り合う各半導体ユニット（２）の間隔（ｄ）は、少なくとも５μｍ、最大で５５μｍである、
請求項１記載のデバイス。
【請求項３】
・前記ピクセル（２１）の前記活性層は、モノリシックに結合された状態で形成されており、
・前記ピクセル（２１）は、横方向で離間した複数の半導体コンタクト（２１０）により電気的に別個に駆動可能であり、
・隣り合う各半導体コンタクト（２１０）の間隔（ａ）は、少なくとも１μｍ、最大で２５μｍである、
請求項１または２記載のデバイス。
【請求項４】
前記ピクセル（２１）は、相互に光学的に分離されている、
請求項１から３までのいずれか１項記載のデバイス。
【請求項５】
前記半導体ユニット（２）のうち少なくとも２つが、それぞれ異なる数のピクセル（２１）を含む、
請求項１から４までのいずれか１項記載のデバイス。
【請求項６】
前記接続基板（４）は、少なくとも１つの集積回路を有する、
請求項１から５までのいずれか１項記載のデバイス。
【請求項７】
前記接続基板（４）は複数の電流源を含み、
各電流源は、前記ピクセル（２１）の１つに一義的に対応づけられており、かつ該１つのピクセル（２１）に導電接続されている、
請求項１から６までのいずれか１項記載のデバイス。
【請求項８】
隣り合う各半導体ユニット（２）の前記間隔は、隣り合う各半導体ユニット（２）の平均間隔（ｄ）から最大で±１０％偏差している、
請求項１から７までのいずれか１項記載のデバイス。
【請求項９】
前記デバイスの発光面積は、少なくとも８ｍｍ２、好ましくは少なくとも４０ｍｍ２である、
請求項１から８までのいずれか１項記載のデバイス。
【請求項１０】
前記デバイスの前記ピクセル（２１）の全数が、少なくとも１２８個、好ましくは少なくとも２５００個であり、かつ／または
全数の前記ピクセル（２１）から放出される光の光束が、少なくとも１６００ｌｍ、好ましくは少なくとも６４００ｌｍである、
請求項１から９までのいずれか１項記載のデバイス。
【請求項１１】
前記デバイスは、回路板（５１）上に配置された少なくとも２つのオプトエレクトロニクス半導体チップ（４２）を含む、
請求項１から１０までのいずれか１項記載のデバイス。
【請求項１２】
デバイスの製造方法であって、
・動作中に光を放出する活性層をそれぞれ１つずつ有するモノリシックに形成された複数のピクセル（２１）をそれぞれ含む複数の半導体ユニット（２）を、各半導体ユニット（２）がそれぞれ１つずつの成長基板（１）上に設けられた状態で用意する、方法ステップと、
・実装面（４ａ）および電気コンタクト構造体を有する接続基板（４）を用意する、方法ステップと、
・前記半導体ユニット（２）が横方向で相互に離間して前記実装面（４ａ）上に設けられるように、前記半導体ユニット（２）を前記実装面（４ａ）上に被着する、方法ステップと
を含み、
・隣り合う各半導体ユニット（２）の間隔（ｄ）は、少なくとも５μｍ、最大で５５μｍであり、
・隣り合う各ピクセル（２１）の前記活性層間に、少なくとも５μｍ、最大で２５μｍの幅（Ｂ）を有する分離溝（２２）がそれぞれ１つずつ設けられており、
・隣り合う各半導体ユニット（２）の前記間隔（ｄ）は、前記分離溝（２２）の平均幅から最大で±１０％偏差しており、
・前記ピクセル（２１）は、電気的に別個に駆動可能であり、
・前記成長基板（１）が少なくとも部分的に剥離される、
方法。
【請求項１３】
複数のピクセル（２１）を含むウェハ複合体からの個別化により、前記半導体ユニット（２）を用意する、
請求項１２記載の方法。
【請求項１４】
前記半導体ユニット（２）を用意する前記方法ステップは、さらに、
・エラーを有するピクセル（２１）を含む半導体ユニットを求める方法ステップと、
・製造許容差の範囲内で、欠陥のないピクセル（２１）を含む半導体ユニットのみが前記実装面（４ａ）上に設けられるように、前記エラーを有するピクセル（２１）を含む半導体ユニット（２）をスクリーニングする方法ステップと
を含む、
請求項１３記載の方法。
【国際調査報告】
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