(57)【要約】デジタル・アナログ変換（ＤＡＣ）装置及び方法が提供され、偶数個のデジタル・アナログコンバータのアナログ信号が合成される。個々のコンバータは、同じデータに対して動作するが、１つ以上のコンバータによって受信される入力デジタル信号とコンバータのうちの他のものによって受信される入力デジタル信号との間には、相対的な時間遅延が存在し、遅延はデータサンプリング周期の一部である。更に、コンバータのうちの半分に供給されるデジタル信号は、コンバータのうちの他方の半分に供給されるデジタル信号に対して反転した関係にあり、それらのアナログ出力は減算される。ディザ及びフィルタリング技術も採用され得る。【選択図】図５
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【特許請求の範囲】
【請求項１】
デジタル・アナログコンバータ（ＤＡＣ）装置であって、
データサンプリングレートＦｓ及びサンプリング周期１／Ｆｓを有するデジタル信号を受信する入力部と、
前記デジタル信号を受信する前記入力部に結合されたＮ個（Ｎは偶数の整数であり、Ｎ≧２）のデジタル・アナログコンバータ（ＤＡＣ）と、
前記入力部及び前記Ｎ個のＤＡＣのうちの半分に結合されたインバータであって、それによって、前記Ｎ個のＤＡＣのうちの前記半分によって受信される入力デジタル信号が前記Ｎ個のＤＡＣのうちの他方の半分によって受信される前記入力デジタル信号に対して反転される、インバータと、
前記入力部に結合され、前記Ｎ個のＤＡＣのうちの１つ以上によって受信される前記入力デジタル信号と前記Ｎ個のＤＡＣのうちの他のものによって受信される前記入力デジタル信号との間に相対的な時間遅延を導入する、前記相対的な時間遅延が前記デジタル信号のサンプリング周期１／Ｆｓの部分である、遅延ユニットと、
前記Ｎ個のＤＡＣに結合され、前記Ｎ個のＤＡＣのうちの前記半分のアナログ出力を、前記Ｎ個のＤＡＣのうちの前記他方の半分のアナログ出力と減算されるように合成して、出力アナログ信号を提供する合成器と、
を備えるＤＡＣ装置。
【請求項２】
前記Ｎ個のＤＡＣのうちの前記半分によって受信される前記入力デジタル信号と前記Ｎ個のＤＡＣのうちの前記他方の半分によって受信される前記入力デジタル信号との間の相対的な時間遅延は、１／（２×Ｆｓ）である、
請求項１のＤＡＣ装置。
【請求項３】
前記Ｎ個のＤＡＣのうちの前記半分のそれぞれによって受信される前記入力デジタル信号間の前記相対的な時間遅延は、異なっており、前記Ｎ個のＤＡＣのうちの前記他方の半分における対応するＤＡＣによって受信される前記入力デジタル信号に対して１／（２×Ｆｓ）遅れている、
請求項１のＤＡＣ装置。
【請求項４】
前記Ｎ個のＤＡＣのうちの前記半分によって受信される前記入力デジタル信号と前記Ｎ個のＤＡＣのうちの前記他方の半分によって受信される前記入力デジタル信号との間の前記相対的な時間遅延は、１／（Ｎ×Ｆｓ）である、
請求項１のＤＡＣ装置。
【請求項５】
前記Ｎ個のＤＡＣのうちの前記半分のそれぞれによって受信される前記入力デジタル信号間の前記相対的な時間遅延は、異なっており、前記Ｎ個のＤＡＣのうちの前記他方の半分における対応するＤＡＣによって受信される前記入力デジタル信号に対して１／（Ｎ×Ｆｓ）遅れている、
請求項１のＤＡＣ装置。
【請求項６】
少なくとも１つのＤＡＣには、前記入力デジタル信号からの同じ時間遅延を有する他のＤＡＣが存在しない、
請求項１のＤＡＣ装置。
【請求項７】
前記入力部及び前記Ｎ個のＤＡＣに結合されたディザユニットを更に備え、
前記ディザユニットは、前記Ｎ個のＤＡＣのそれぞれによって受信される前記入力デジタル信号に加えるためのランダムなディザ信号を生成する、
請求項１〜６のいずれか１項のＤＡＣ装置。
【請求項８】
前記ディザ信号は、整形されたディザ信号である、
請求項７のＤＡＣ装置。
【請求項９】
前記ディザ信号は、２個以上の最下位ビット（ＬＳＢ）を有する、
請求項７又は８のＤＡＣ装置。
【請求項１０】
前記ディザ信号は、前記入力デジタル信号のサンプリングレートより高いレートで生成される、
請求項７〜９のいずれか１項のＤＡＣ装置。
【請求項１１】
前記ディザ信号は、より低いレートのディザシーケンスをアップサンプリングすることによって生成される、
請求項１０のＤＡＣ装置。
【請求項１２】
前記ディザ信号は、前記出力アナログ信号の復元レートで生成され、各ＤＡＣの組に連続して供給される、
請求項１０又は１１のＤＡＣ装置。
【請求項１３】
前記ディザ信号は、前記Ｎ個のＤＡＣの時間遅延毎に異なるフィルタでフィルタリングされる、
請求項７〜９のいずれか１項のＤＡＣ装置。
【請求項１４】
前記入力デジタル信号は、より高い周波数においてより少ないエネルギーを含むように、ノイズ整形されている、
請求項７〜９のいずれか１項のＤＡＣ装置。
【請求項１５】
前記合成器は、前記Ｎ個のＤＡＣのそれぞれのアナログ出力を、適用される重み付けをして合成する、
請求項１〜１４のいずれか１項のＤＡＣ装置。
【請求項１６】
前記適用される重み付けは、各アナログ出力について同じである、
請求項１５のＤＡＣ装置。
【請求項１７】
前記適用される重み付けは、前記Ｎ個のＤＡＣのうちの少なくとも２個について異なる、
請求項１５のＤＡＣ装置。
【請求項１８】
前記適用される重み付けは、各ＤＡＣによって受信される前記入力デジタル信号の相対的な時間遅延に依存する、
請求項１５のＤＡＣ装置。
【請求項１９】
前記デジタル信号は、デジタルオーディオ信号を含む、
請求項１〜１８のいずれか１項のＤＡＣ装置。
【請求項２０】
前記デジタルオーディオ信号は、パルス符号変調（ＰＣＭ）信号である、
請求項１９のＤＡＣ装置。
【請求項２１】
デジタル信号をアナログ信号に変換する方法であって、
データサンプリングレートＦｓ及びサンプリング周期１／Ｆｓを有するデジタル信号を受信するステップと、
前記デジタル信号をＮ個（Ｎは偶数の整数であり、Ｎ≧２）のデジタル・アナログコンバータ（ＤＡＣ）に、前記Ｎ個のＤＡＣのうちの半分によって受信される入力デジタル信号が前記Ｎ個のＤＡＣのうちの他方の半分によって受信される前記入力デジタル信号に対して反転されるように、かつ、前記Ｎ個のＤＡＣのうちの１つ以上によって受信される前記入力デジタル信号と前記Ｎ個のＤＡＣのうちの他のものによって受信される前記入力デジタル信号との間に相対的な時間遅延が存在するように、供給する、前記相対的な時間遅延が前記デジタル信号のサンプリング周期１／Ｆｓの部分である、ステップと、
前記Ｎ個のＤＡＣのうちの前記半分のアナログ出力を、前記Ｎ個のＤＡＣのうちの前記他方の半分のアナログ出力と減算されるように合成して、出力アナログ信号を提供するステップと、
を備える、デジタル信号をアナログ信号に変換する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル・アナログコンバータにおける改良に関し、特にそれらの高品質オーディオへの応用に関する。
【背景技術】
【０００２】
デジタル・アナログコンバータ（ＤＡＣ）は、電子機器において幅広く応用されており、デジタルデータをアナログ信号に変換する作用をする。これは、アナログ・デジタルコンバータ（ＡＤＣ）の逆の作用をする。典型的にはより複雑な装置を必要とするが、デジタルデータは、アナログ信号と比べて、最小限の劣化で記憶、送信、及び処理が行われ得る。よって、この利益を得るために、アナログ信号をデジタルデータに変換することは、普通のことである。しかし、多くの応用において、最終的な用途のためにデジタルデータは最後には変換されてアナログ信号に戻らなければならない。
【０００３】
詳細な例がオーディオ信号の送信及び処理にある。元の発生源からの音波がマイクロホン装置によって取得され、アナログ電気信号に変換され得る。ＡＤＣを用いて、次にこれはデジタルストリームに変換され得て、それは記憶、送信、又は処理され得る。しかし、次にＤＡＣは、実際の音（空気の圧力波）を発生させるために、デジタル信号をイヤホン又はスピーカーアンプを駆動するアナログ電気信号に変換する必要がある。
【０００４】
特定の応用によるデジタルデータの記憶及び送信のために、さまざまなフォーマットが存在する。例えば、映像及びオーディオデータを記憶するために使用される一般的なフォーマットはＭＰＥＧ−４であり、これはインターネット上でストリーミングを可能にするデジタルマルチメディアフォーマットである。
【０００５】
高品質オーディオ用の他の一般的なフォーマットは、パルス符号変調（ＰＣＭ）であり、それは、サンプリングされたアナログオーディオ信号をデジタル的に表現する方法に関する。このフォーマットでは、アナログ信号は均一な間隔でサンプリングされ、各サンプルはデジタルステップの範囲内で最も近い値に量子化される。
【０００６】
結果として生じるＰＣＭストリームは、サンプリングレート及びビット深度によって特徴付けられ、サンプリングレートは元のオーディオ信号がサンプリングされる１秒あたりの回数であり、ビット深さは各サンプルを表現するのに使用可能なデジタル値の数を決定する。
【０００７】
デジタル・アナログコンバータ（ＤＡＣ）は、多くのやり方で実現可能である。リニアＰＣＭ（ＬＰＣＭ）には、２つのアーキテクチャが一般に使用されて来た。すなわち、ａ）サンプリングレートでデジタルワードがアナログ出力に直接変換されるフラッシュ変換、及びｂ）オーバーサンプリングコンバータであり、それはオーディオ用の集積されたコンバータにおいて最も一般的になっている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１は、典型的なオーバーサンプリング集積回路デジタル・アナログコンバータ（ＤＡＣ）１０の内部ブロック図を示す。入力ＰＣＭストリーム１１は、最初にアップサンプリングフィルタ１２によってアップサンプリングされる。次に、変換が高速デルタ・シグマ変調器１３で行われ、ＤＡＣ１４に供給して出力アナログ信号１５を提供する。
【０００９】
変調器は、ナローワードの（３〜８ビット）アップサンプリングされたＰＣＭストリームに対して、多くの場合３〜１３ＭＨｚの間のレートで動作する。一般に、変調器１３は入力データレートの整数倍のレートで動作する。この変調器のアーキテクチャは、シリコン上に実装するのが効率的であるので選択されている。実際の装置では、変調器のアナログ出力は、シングルエンド又は平衡型の電流源又は電圧源であり得る。オーディオ用の入力リニアＰＣＭデータは、３２〜３８４ｋＨｚの範囲のサンプリングレートを１６〜３２ビットの範囲の精度で一般に使用し得る。
【００１０】
図１において、入力ＰＣＭ信号１１のレートを変調器１３のレートに適合させる補間アップサンプリングフィルタ構造１２が存在することがわかる。実装の効率のために、補間構造は、一連のステップにおいてアップサンプリング処理を行うフィルタの多段式カスケードの形式をとることが多い。この構造においてそのように補間されたサンプリングレートは、整数関係を有してもよいし、有しなくてもよい。
【００１１】
非常に高い性能を意図する設計にとっては、カスケードされた補間フィルタは制約を呈する。例えば、これらは以下の１つ以上を含み得る。すなわち、カスケードされたフィルタの畳込みインパルス応答の形状、ステップ応答のリップル、エイリアシング誤差、並びに、フィルタ又は変調器段階の不十分なディザリングによる量子化ノイズ及び量子化歪み。これらの理由で、ナイキスト周波数に対して相対的に高周波の成分が存在しない場合でさえ、９６，１９２，又は３８４ｋＨｚのようなより高いオーディオサンプリングレートによって、それは補間の段階の数を減少させるのであるが、質のよい音が結果として得られ得る。
【００１２】
高性能を意図するいくつかのコンバータは、変調器への直接の入力を可能にし、これらの場合は、既に適切にアップサンプリングされ、ディザされ、量子化された信号に依拠するが、これはかなり大きな計算リソースを必要とする。一般的に、経済上の考慮によって、大部分の応用が集積フィルタを使用する結果となる。
【００１３】
より高い音質を引き出したい製品設計者は、アップサンプリングフィルタ及び変調器のいくつかの特性を向上させる比較的簡単なステップを取り得る。そのような応用の改良は、過渡現象において前及び／又は後リンギングを防ぐために、サブナイキスト周波数伝達を零にするようにしたいわゆる「アポディゼーション」フィルタ（apodising filter）をコンバータの前に置くことを含む。このタイプのフィルタは、Craven, P.G., 「高サンプリングレートにおけるアンチエイリアスフィルタ及びシステム過渡応答（Antialias Filters and System Transient Response at High Sample Rates）」, J. Audio Eng. Soc., Vol. 52, No. 3, PP. 216-242（2004年3月）に記載されている。
【００１４】
再生回路の性能は、ＤＡＣ、そのアナログ及びデジタルフィルタを、アップサンプリング段階のいくつか又は全てが三角又はＢスプラインカーネルに基づいて単純な段階のカスケードにおいて行われ得る階層的な機構に組み入れることによっても、改善され得る。このアプローチは、Stuart, J.R., craven, P.G., 「アーカイブ及び分配への階層的アプローチ（A Hierarchical Approach to Archiving and Distribution）」, 137th AES Convention, Los Angeles（2014年10月）に記載されている。例えば、そのようなカスケードは、Pohl, V., Yang, F., Boche, H., 「整合性のある信号復元のための原因復元カーネル」, EUSIPCO, Bucharest, pp. 174-1178（2012年）に記載されているように、信号を１９２ｋＨｚから３８４ｋＨｚへアップサンプリングするフィルタのために単純な三角カーネルを使用し得る。
【００１５】
Ｂスプライン及び／又は三角カーネルの階層に基づいてシステムを実現することの１つの制約は、利用可能な集積デバイスが９６又は１９２ｋＨｚのような入力データレートに限定され得るので、Stuart, J.R. and Craven, P.G.によって「アーカイブ及び分配への階層的アプローチ（A Hierarchical Approach to Archiving and Distribution）」, 137th AES Convention, Los Angeles (2014年10月)において述べられているように、それによって回路の長さが限定されるということである。
【００１６】
高品質の音を得ようとする応用は、集積コンバータにおける量子化誤差の主観的効果を隠すために、最下位ビット（ＬＳＢ）よりいくらか高いレベルで、ディザを使用する、又は入力信号に低レベルの相関性のないノイズを加えることもし得る。そのようなノイズ信号は、その可聴性を最小限にするためにスペクトルが整形され得る。
【００１７】
ノイズ整形（noise shaping）及びディザの使用のいくつかの例が、Widrow, B., Kollar, I., 「量子化ノイズ：デジタル計算、信号処理、制御及び通信における丸め誤差（Quantization Noise: Roundoff Error in Digital Computation, Signal Processing, Control, and Communications）」, CUP, Cambridge, UK, ISBN: 0521886716 (2008年)、及びGerzon, M.A., Craven, P.G., Stuart, J.R., and Wilson, R.J., 「ＣＤ及び他の線形デジタルメディアにおける心理音響学的なノイズ整形がされた改善（Psychoacoustic Noise Shaped Improvements in CD and Other Linear Digital Media）」, AES 94th Convention, Berlin, preprint 3501 (1993年3月)、最後にStuart, J.R., and Wilson, R.J., 「４４．１、４８、及び９６ｋＨｚでのノイズ整形されたディザを使用したダイナミックレンジ向上（Dynamic Range Enhancement using Noise-Shaped Dither at 44.1, 48 and 96 kHz）」, AES 100th Convention, Copenhagen (1996年)に記載されている。
【００１８】
集積回路ＤＡＣにおける他の性能制約には、アナログ段階で生じる熱雑音及び非線形性が含まれる。信号雑音比は、出力がアナログ領域で合計される２個の同様に駆動されるＤＡＣを使用することによって（いわゆる「モノラルモード」）、３ｄＢまで改善され得る。更に洗練すると、反対の関係になる２個のコンバータへの入力信号、及び減算が行われるアナログ信号を用意することによって、偶数次の非線形歪みが部分的な相殺によって低減され得る。
【００１９】
しかし、上述の進展にもかかわらず、改良されたデジタル・アナログコンバータ装置への要求が残り、それはより普通のＤＡＣ装置において一般化している問題を扱う。これは、高品質の音を必要とする応用に特に当てはまる。
【課題を解決するための手段】
【００２０】
本発明の第１の局面によると、
データサンプリングレートＦｓ及びサンプリング周期１／Ｆｓを有するデジタル信号を受信する入力部と、
前記デジタル信号を受信する前記入力部に結合されたＮ個（Ｎは偶数の整数であり、Ｎ≧２）のデジタル・アナログコンバータ（ＤＡＣ）と、
前記入力部及び前記Ｎ個のＤＡＣのうちの半分に結合されたインバータであって、それによって、前記Ｎ個のＤＡＣのうちの前記半分によって受信される入力デジタル信号が前記Ｎ個のＤＡＣのうちの他方の半分によって受信される前記入力デジタル信号に対して反転される、インバータと、
前記入力部に結合され、前記Ｎ個のＤＡＣのうちの１つ以上によって受信される前記入力デジタル信号と前記Ｎ個のＤＡＣのうちの他のものによって受信される前記入力デジタル信号との間に相対的な時間遅延を導入する、前記相対的な時間遅延が前記デジタル信号のサンプリング周期１／Ｆｓの部分である、遅延ユニットと、
前記Ｎ個のＤＡＣに結合され、前記Ｎ個のＤＡＣのうちの前記半分のアナログ出力を、前記Ｎ個のＤＡＣのうちの前記他方の半分のアナログ出力と減算されるように合成して、出力アナログ信号を提供する合成器と、
を備えるＤＡＣ装置が提供される。
【００２１】
このように、装置全体の性能が、多数のＤＡＣ装置のアナログ出力を合成することによって向上され得る。個々のコンバータは、同じデータに対して動作するが、他のコンバータの少なくともいくつかに対して、データサンプリング周期の部分であって零ではない特定の時間オフセットを有する。Ｎ個のＤＡＣへの同じデジタル信号の相対的に遅延した入力は、それらからアナログ信号が復元される復元点の数を効果的に増加させるという点で有益である。更に、コンバータの半分に供給されるデータ信号は、コンバータの他方の半分に供給されるデータ信号とは反転した関係にあり、それらのアナログ信号は減算され、それによってアナログ非線形歪みが相殺によって低減され得る。
【００２２】
本装置は、ディスクリートのＤＡＣを採用してもよいし、そうでなければ単一の集積回路装置であってもよい。同様に、本装置は、応用に従って、フラッシュ又はオーバーサンプリングＤＡＣを使用して実現されてもよい。
【００２３】
好ましくは、Ｎ個のＤＡＣは実質的に互いに同じであり、それによってＤＡＣから整合した応答を提供し、それらの出力を所望のやり方で合成することをより容易にする。
【００２４】
いくつかの実施形態において、それぞれのＤＡＣによって受信される入力デジタル信号間の相対的な時間遅延は、装置に所定のインパルス応答を提供するように選ばれ得る。このように、ＤＡＣ装置は特定の所望のインパルス応答を提供するように構成され得る。
【００２５】
いくつかの好ましい実施形態において、前記Ｎ個のＤＡＣのうちの前記半分によって受信される前記入力デジタル信号と前記Ｎ個のＤＡＣのうちの前記他方の半分によって受信される前記入力デジタル信号との間の相対的な時間遅延は、１／（２×Ｆｓ）である。このように、ＤＡＣのうちの半分は、ＤＡＣのうちの他方の半分に対して、入力信号のサンプリング周期の半分、遅延しており、それによって復元点の数を効果的に２倍にする。
【００２６】
他の好ましい実施形態において、前記Ｎ個のＤＡＣのうちの前記半分のそれぞれによって受信される前記入力デジタル信号間の前記相対的な時間遅延は、異なっており、前記Ｎ個のＤＡＣのうちの前記他方の半分における対応するＤＡＣによって受信される前記入力デジタル信号に対して１／（２×Ｆｓ）遅れている。
【００２７】
他の好ましい実施形態において、前記Ｎ個のＤＡＣのうちの前記半分によって受信される前記入力デジタル信号と前記Ｎ個のＤＡＣのうちの前記他方の半分によって受信される前記入力デジタル信号との間の前記相対的な時間遅延は、１／（Ｎ×Ｆｓ）である。このように、ＤＡＣのうちの半分は、ＤＡＣのうちの他方の半分に対して、入力信号のサンプリング周期の１／Ｎ、遅延する。
【００２８】
他の好ましい実施形態において、前記Ｎ個のＤＡＣのうちの前記半分のそれぞれによって受信される前記入力デジタル信号間の前記相対的な時間遅延は、異なっており、前記Ｎ個のＤＡＣのうちの前記他方の半分における対応するＤＡＣによって受信される前記入力デジタル信号に対して１／（Ｎ×Ｆｓ）遅れている。
【００２９】
いくつかの実施形態において、少なくとも１つのＤＡＣには、前記入力デジタル信号からの同じ時間遅延を有する他のＤＡＣが存在しない。
【００３０】
更に、遅延したＤＡＣは、同じ信号位相で動作する必要はない。ＤＡＣの早い方の対と遅い方の対とが差動的に動作して高周波ノイズをより相殺することは、有利なことであり得るからである。
【００３１】
いくつかの更に好ましい実施形態において、ＤＡＣ装置は前記入力部及び前記Ｎ個のＤＡＣに結合されたディザユニットを更に備え、前記ディザユニットは、前記Ｎ個のＤＡＣのそれぞれによって受信される前記入力デジタル信号にコモンモードで加えるためのランダムなディザ信号を生成する。この振幅ディザ信号はアナログ領域において相殺しがちであるが、それが各ＤＡＣに存在することは、線形性を向上させ、全体的な結果に導入される変調ノイズ誤差を低減させる。
【００３２】
いくつかの実施形態において、前記ディザ信号は、整形されたディザ信号である。典型的には前記ディザ信号は２個以上の最下位ビット（ＬＳＢ）を含む。
【００３３】
いくつかの実施形態において、前記ディザ信号は、前記入力デジタル信号のサンプリングレートより高いレートで生成される。前記ディザ信号は、より低いレートのディザシーケンスをアップサンプリングすることによって生成され得る。これは、より高いレートで直接生成するより計算的には効率がよい。更に、前記ディザ信号は、前記出力アナログ信号の復元レートで生成され得て、ディザノイズのアナログ相殺が相対的な時間オフセットによって減少させられないように、各ＤＡＣの組に連続して供給される。
【００３４】
他の実施形態において、前記入力デジタル信号は、より高い周波数においてより少ないエネルギーを含むように、ノイズ整形されており、それは遅延した差分の計算に起因する高周波相殺の損失を改善し得る。
【００３５】
よって、本発明は、出力ノイズフロアを過度に不利にすることなく、線形性が最適化されるように、ディザが使用されることを可能にする。本発明は、これらのディザ信号が高レートストリームから導き出されること、又は高周波においてアナログ相殺を最大化する遅延方法を使用することも、可能にする。
【００３６】
ＤＡＣ装置のいくつかの実施形態において、前記合成器は、前記Ｎ個のＤＡＣのそれぞれのアナログ出力を、適用される重み付けをして合成し、それは、各アナログ出力について同じであり得る。代替として、前記適用される重み付けは、前記Ｎ個のＤＡＣのうちの少なくとも２個について異なり得る。いくつかの好ましい実施形態において、前記適用される重み付けは、各ＤＡＣによって受信される前記入力デジタル信号の相対的な時間遅延に依存し、前記装置の周波数応答を修正する。
【００３７】
本発明のＤＡＣ装置はさまざまなデータを伝達する広い範囲のデジタル信号とともに使用され得るが、デジタルオーディオ信号を含むデジタル信号に特に適用でき、それはパルス符号変調（ＰＣＭ）信号であり得る。前記装置は、高品質オーディオを含む応用によく適している。デジタル・アナログ変換に関連することが多いノイズ又は信号歪みが非常に軽減されるからである。
【００３８】
本発明の第２の局面によると、デジタル信号をアナログ信号に変換する方法が提供される。この方法は、
データサンプリングレートＦｓ及びサンプリング周期１／Ｆｓを有するデジタル信号を受信するステップと、
前記デジタル信号をＮ個（Ｎは偶数の整数であり、Ｎ≧２）のデジタル・アナログコンバータ（ＤＡＣ）に、前記Ｎ個のＤＡＣのうちの半分によって受信される入力デジタル信号が前記Ｎ個のＤＡＣのうちの他方の半分によって受信される前記入力デジタル信号に対して反転されるように、かつ、前記Ｎ個のＤＡＣのうちの１つ以上によって受信される前記入力デジタル信号と前記Ｎ個のＤＡＣのうちの他のものによって受信される前記入力デジタル信号との間に相対的な時間遅延が存在するように、供給する、Ｎが整数かつＮ≧２であり、前記相対的な時間遅延が前記デジタル信号のサンプリング周期１／Ｆｓの部分である、ステップと、
前記Ｎ個のＤＡＣのうちの前記半分のアナログ出力を、前記Ｎ個のＤＡＣのうちの前記他方の半分のアナログ出力と減算されるように合成して、前記出力アナログ信号を提供するステップと、
を有する。
【００３９】
種々の実施形態において、第２の局面の方法は、追加された方法ステップの観点からいえば、本発明の第１の局面の装置の実施形態の多くを反映し得る。
【００４０】
当業者によって理解されるように、本発明は新しいタイプのデジタル・アナログ変換装置を提供し、その厳密な実現は個々の設計及び応用に従って改変され得る。更なる変形及び修飾が、当業者にはこの開示に鑑みて明らかとなろう。
【図面の簡単な説明】
【００４１】
本発明の例が、添付の図面を参照してここに詳細に説明される。
【図１】図１は、典型的なオーバーサンプリング集積回路ＤＡＣにおける内部機能のブロック図を示す。
【図２】図２は、共通の入力に対して動作している２個のＤＡＣが相対的に遅延しており、それらの出力が加算されるように合成される、装置のブロック図を示す。
【図３】図３は、図２に示された構成のインパルス応答を示す。
【図４】図４は、入力サンプリングレートが１９２ｋＨｚであるときの、図３に示されたアナログ出力の畳込み周波数応答を示す。
【図５】図５は、２個のＤＡＣが、共通の入力に対して動作し、相対的に遅延し、それらの出力が減算されるように合成される、本発明の実施形態を示す。
【図６】図６は、共通の入力に対して動作する４個のＤＡＣが相対的に遅延させられ、それらの出力が加算されるように合成される装置のブロック図を示す。
【図７】図７は、ＤＡＣの２個の対が、対の間で異なる時間遅延を有して差動的に組み合わされる装置を示す。
【図８】図８は、図５の実施形態に類似する本発明の実施形態を示すが、これにおいてはコモンモードディザ信号が各ＤＡＣ用のデータ信号に遅延の前に加えられる。
【図９】図９は、図８に示されたタイプの構成におけるディザ信号の観点から、インパルス応答を示す。
【図１０】図１０は、入力サンプルレートが１９２ｋＨｚであるときの図８に示された構成におけるディザ信号について、アナログ周波数応答を示す。
【図１１】図１１は、図８の実施形態に類似する本発明の他の実施形態を示すが、これにおいてはディザ信号がフィルタによって整形される。
【図１２】図１２は、ディザを使用する本発明の他の実施形態を示し、それにおいて、濾波された高レートディザストリームが各ＤＡＣで交互に使用され、所与の出力ノイズスペクトラムによりよいＤＡＣ線形化が行われる。
【図１３】図１３は、高レートディザを使用する本発明の他の実施形態を示し、それにおいて、入力ＰＣＭサンプリングレートでサンプルされた単一のディザ源がＤＡＣの各相に異なるフィルタを通して供給される。
【発明を実施するための形態】
【００４２】
説明されるように、本発明は、新規な複合デジタル・アナログコンバータ（ＤＡＣ）装置を提供し、それにおいては、２個以上のＤＡＣが、変換されるデジタル信号のサンプリング周期の部分であって零ではない相対的な時間遅延を有するさまざまな構成で組み合わされる。遅延は、単一の遅延ユニット又は複数の遅延ユニットによって実現され得る。典型的には、データストリーム及びクレームが、所与のＤＡＣについて共に遅延させられる。
【００４３】
ＤＡＣ装置は、フラッシュＤＡＣ又は図１に示されているタイプのオーバーサンプリング集積回路ＤＡＣを含む、さまざまなアーキテクチャで実現され得る。複数のそのようなＤＡＣが、適切な時間遅延を有するアレイで、又はそのような集積回路ＤＡＣにおいて、組み合わせられ得る。
【００４４】
図２は、２個の類似するＤＡＣ２３ａ及び２３ｂが、それらのアナログ出力が加算されるように合成２４されて最終的なアナログ出力信号を発生させるように、単一の変換システムにおいて組み合わされる。両方のＤＡＣが、単一の入力データストリーム２１に対してＦｓレートで、時間１／Ｆｓ間隔のサンプルを用いて動作する。しかし、各ＤＡＣへの信号は、異なる量だけ遅延している。示されているように、入力データストリームは、リニアパルス符号変調（ＬＰＣＭ）信号であり得る。
【００４５】
いくつかの実装において、遅延１ ２２ａは、零であり得るのに対して、遅延２ ２２ｂは１／（２×Ｆｓ）であり得る。この場合、（遅延２−遅延１）＝１／（２×Ｆｓ）に等しい相対的な遅延、すなわち遅延の差が存在し、１つのＤＡＣ用のデータ及びクロックは、他方のＤＡＣに対してサンプリング周期の半分、遅延しており、それによって復元点（reconstruction point）の数を効果的に２倍にする。
【００４６】
図３に示されているように、２個のＤＡＣはレートＦｓで単位インパルス入力信号である入力信号に対して動作する。ＤＡＣ１ ２３ａがサンプル点において変換するのに対して、ＤＡＣ２ ２３ｂはサンプリング周期の半分、遅れる。もし各コンバータが等しく重み付けされていれば、それらの固有応答（natural response）は時間間隔１／（２×Ｆｓ）を有するダブルインパルスで畳み込まれ、その結果、復元レート（reconstruction rate）が効果的に２倍になる。合計された出力が図３の上方の曲線に示されている。この出力がアナログローパスフィルタに供給されると、図３の上方の曲線に点線で示されているように、三角の出力が結果として生じる。
【００４７】
よって、この組合せの効果は、中間の復元補間点を提供することであり、結果として生じるアナログ応答は、図３に示されているように、Ｆｓにおける２サンプルの幅の三角形の形状の関数に類似するインパルス応答を有するシステムに類似する。そうでなければ、この補間された応答は、Ｆｓレートの２倍で動作する単一のＤＡＣ、及びデジタル領域において三角形の形状の関数で畳み込まれたデータストリームによって獲得され得るのみである。
【００４８】
結果として、２個のＤＡＣの組合せに例えば１９２ｋＨｚでデータが供給されると、結果として得られるアナログ応答は、図４に示されているが、２０ｋＨｚにおける小さな０．１２ｄＢの応答低下がアナログポストフィルタにおいて簡単に補正され得る一方、有利なことに零点を１９２ｋＨｚに有する。
【００４９】
図５は、２個の類似するＤＡＣ５３ａ及び５３ｂが、それらのアナログ出力が減算されるように合成５４されて最終的なアナログ出力信号を発生させるように、単一の変換システム５０に組み合わされる、本発明の実施形態を示す。両方のＤＡＣは、Ｆｓレートで単一の入力データストリームに対して動作する。しかし、ＤＡＣ２ ５３ｂへの信号はインバータ５５によって反転され、各ＤＡＣは異なる量だけ遅延している。いくつかの実装において、遅延２ ５２ｂは１／（２×Ｆｓ）であり得るのに対して、遅延１ ５２ａは零であり得る。この場合、１つのＤＡＣ用のデータ及びクロックは、他方のＤＡＣに対してサンプリング周期の半分、遅延している。
【００５０】
この実施形態の時間及び周波数応答は、図２の示されている装置と同じであるが、差分モードの結果としての相殺によって、アナログ非線形歪みが低減され得る。
【００５１】
図２に示されている装置の代替としての装置においては、いかなる数のＤＡＣも、それらのアナログ出力が適切に合成されるように、単一の変換システムに組み合わされ得る。ＤＡＣはＦｓレートで単一の入力データストリームに対して動作するが、ＤＡＣ用のデータ及びクロックは、入力サンプリング周期の異なる部分だけ遅延しており、それによって、復元点の数にＤＡＣの数を効果的に乗算する。よって、Ｎ個のＤＡＣは、それぞれが１／（Ｎ×Ｆｓ）だけ時間が離れたサンプリング時点において動作するように、組み合わせられ得る。これらの場合において、アナログ合成は、ＤＡＣのそれぞれについて、それらの相対的な遅延に従って異なる重み付けを使用し得る。例えば、ＤＡＣのいくつかは、周波数応答を鋭くするために出力信号を低減し得る。
【００５２】
図６は、コンバータ装置６０全体において４個のＤＡＣ６３ａ〜６３ｄが組み合わされているような、装置を示す。４個のＤＡＣは、単一の入力データストリーム６１に対してそれぞれの遅延６２ａ〜６２ｄに従って動作する。４個の６３ａ〜６３ｄのアナログ出力は、加算されるように合成されて最終的なアナログ出力を発生させる。
【００５３】
よって、本発明のいくつかの実施形態においては、ＤＡＣの複数の対が用いられる。具体的には、もしＮ個のＤＡＣがＮ／２個の対に組み合わされると、Ｎ／２個のＤＡＣには反転した信号が供給され、それらのアナログ出力は、反転していない信号が供給されている他のＮ／２個のＤＡＣの出力と、減算されるように合成される。この実施形態において、ＤＡＣのうちの半分は、他のものに対して入力サンプリングレートの周期の半分、遅延もされ得るが、それによって復元点の数を効果的に２倍にする。遅延したＤＡＣは、同じ信号位相で動作する必要はないということが、更に注目される。例として、４個のＤＡＣが使用され、２個のＤＡＣが他の２個からサンプルの半分遅れて動作する。早い対と遅い対とが差動的に動作して高周波ノイズをより多く相殺することは、有利なことであり得る。
【００５４】
図７は、コンバータ装置７０全体において４個のＤＡＣ７３ａ〜７３ｄが組み合わされている装置を示す。４個のＤＡＣは、単一の入力データストリーム７１に対してＦｓレートで動作する。しかし、ＤＡＣ１ ７３ａ及びＤＡＣ２ ７３ｂへの信号は、ＤＡＣ３ ７３ｃ及びＤＡＣ４ ７３ｄへの信号が遅延させられる遅延量７２ｂとは異なる遅延量７２ａだけ遅延させられている。更に、ＤＡＣ２ ７３ｂ及びＤＡＣ４ ７３ｄへの遅延した信号は、インバータ７５ａ及び７５ｂによって反転されている。ＤＡＣ１ ７３ａ及びＤＡＣ３ ７３ｃからのアナログ出力は、ＤＡＣ２ ７３ｂ及びＤＡＣ４ ７３ｄからのアナログ出力と、減算するように合成７４され、最終的なアナログ出力信号を発生させる。
【００５５】
本発明の他の実施形態においては、ＤＡＣの２以上の対が差動的に組み合わされ、２個以上の最下位ビット（ＬＳＢ）のコモンモードの整形された又は整形されていないランダムなディザ信号が、各減算対に供給されるデータに加えられ得る。この信号がアナログ領域において相殺することが期待されるが、各ＤＡＣにそれが存在することは、線形性を向上させ、全体的な結果に導入される変調ノイズ誤差を低減させ得る。
【００５６】
図８は、２個の類似するＤＡＣ８３ａ及び８３ｂが、それらのアナログ出力が減算されるように合成８４されて最終的なアナログ出力信号を発生させるように、コンバータ装置８０全体において結合されているような、実施形態を示す。両方のＤＡＣは、Ｆｓレートで単一の入力データストリーム８１に対して動作する。しかし、ＤＡＣ２ ８３ｂへの信号は、インバータ８５によって反転され、時間遅延８２ｂによって遅延させられており、時間遅延８２ｂは、ＤＡＣ１ ８３ａへの信号に適用される時間遅延８２ａとは異なる。いくつかの実施形態において、遅延２ ８２ｂは１／（２×Ｆｓ）であり得るのに対して、遅延１ ８２ａは零であり得る。この場合、１つのＤＡＣ用のデータ及びクロックは、他方のＤＡＣに対してサンプリング周期の半分、遅延している。更に、振幅ディザ信号８６が、８７ａ及び８７ｂにおいて、遅延の前に各データ信号に加えられる。
【００５７】
図８は、ＤＡＣが差動的に組み合わされるときに、ディザ信号が、出力へのその影響が低周波におけるアナログ減算によって低減されるようにして、示されているように加えられ得る、ということを示している。この構成の有利な点は、遅延ユニットに供給される信号が時間的に同等である（co-temporal）ということである。
【００５８】
図９は、図８に示されている構成におけるディザ信号の観点からのインパルス応答を示しており、遅延差（遅延２−遅延１）＝１／（２×Ｆｓ）、すなわち、サンプリング周期の半分である。差信号が、点線で示されている結果として得られるアナログ信号とともに、上方の曲線で示されている。
【００５９】
図１０は、図８に示されている構成におけるディザ信号について、入力サンプリングレートが１９２ｋＨｚである場合の、アナログ周波数応答を示す。周波数領域における相殺の程度が明らかである。
【００６０】
この実施形態の改良において、含まれる高周波エネルギーがより小さくなり、よって遅延した差の導出に起因する高周波における相殺の損失が改善されるように、Ｆｓレートのストリームが整形され得る。図１１は、そのような装置１１０を示す。再び、２個の類似するＤＡＣ１１３ａ及び１１３ｂが、それらのアナログ出力が減算するように合成１１４されて最終的なアナログ出力信号を発生させるように、組み合わせられる。両方のＤＡＣが、Ｆｓレートで単一の入力データストリーム１１１に対して動作し、ＤＡＣ２ １１３ｂへの信号はインバータ１１５によって反転され、次に時間遅延１１２ｂによって遅延させられ、時間遅延１１２ｂはＤＡＣ１ １１３ａへの信号に適用される時間遅延１１２aとは異なる。しかし、この実施形態においては、Ｆｓでのディザ１１６は、フィルタ１１８によって整形される。
【００６１】
図１２は、２×Ｆｓでの高レートディザ１２６がフィルタ１２８によって整形される、この実施形態の代替としての改良１２０を示す。濾波されたディザは２×Ｆｓで生成されており、スイッチ１２０は、偶数番目のサンプルをＤＡＣ１ １２３ａに向けて、奇数番目のサンプルをＤＡＣ２ １２３ｂに向けて送る。進め動作１２９は、奇数番目のサンプル値を偶数番目のサンプルの時点に適用して、ＬＰＣＭ入力１２１のサンプルの時点に一致させることに対応する。半サンプル遅延動作１２２ｂは、ＤＡＣ１ １２３ａに対して反対のクロック位相で制御されているＤＡＣ２ １２３ｂに対応する。ＤＡＣ２ １２３ｂへの入力は、インバータ１２５によって反転され、２個のＤＡＣのアナログ出力は減算されるように合成されて最終的なアナログ出力信号を発生させる。
【００６２】
一般的に、この実施形態は、入力デジタル信号（高レートディザ）のサンプルレートより高いレートで、典型的には出力アナログ信号の復元レートで生成されたディザストリームを特徴とし、ディザストリームからのサンプルは、各相において交互に、ＤＡＣに順次分配される。フィルタ１２８（その設計については以下で述べられる）は、各ＤＡＣ位相に供給されるサブストリーム間の関係であって、アナログ出力の残留ノイズを許容限度に適合させながら、サブストリームにＤＡＣの線形性を向上させるために多くのノイズを含ませる関係を確立する。
【００６３】
濾波されたディザの奇数番目のサンプルを考えると、時間進みと遅延動作とは相殺し、反転１２５とアナログ平衡不平衡変換１２４の反転入力とも、相殺する。よって、もし両方のＤＡＣが同じであれば、偶数番目のサンプルと奇数番目のサンプルとの両方に同じ処理が起こり、濾波されたディザがアナログ出力においてＤＡＣインパルス応答によって畳み込まれて現れ、それにもかかわらず、それはどちらのＤＡＣもが受け入れ可能なものより高いサンプルレートを有する。０．５Ｆｓより下では、ＤＡＣの周波数応答は重要ではなく、フィルタの設計の主な制約は、アナログ出力における許容可能なノイズのレベルである。
【００６４】
０．５Ｆｓより上では、オーバーサンプリングＤＡＣは阻止帯域を有する。ノイズはＤＡＣの線形化に有益な影響を及ぼすが、アナログ出力の前にＤＡＣの阻止帯域によって減衰するので、好ましくは、フィルタはこの領域において余分なノイズを有することができるように設計される。フラッシュＤＡＣは、Ｆｓにおいて単一の零に向かってよりゆるやかな低下を有し、それは、小さいがこの領域において余分な有益なノイズを有する有用な能力を与える。
【００６５】
好ましくは、ＤＡＣ不整合の可能性についても考慮する。不整合のＤＡＣの影響は、ノイズスペクトラムを約０．５Ｆｓ反転させることである。よって、フィルタの設計は、周波数Ｆｓ−ｆにおけるノイズレベルを、周波数ｆにおけるものと比べて好ましくは制限すべきである。例えば、１％まで整合した１９２ｋＨｚＤＡＣでは、フィルタ設計は、１８２ｋＨｚにおけるノイズレベルが１０ｋＨｚにおけるノイズレベルを４０ｄＢより多く越えないことを確実にするべきである。
【００６６】
この実施形態において高レートディザを使用する利点は、アナログ出力における許容可能なノイズのあるレベルについて、より多くのノイズを各ＤＡＣに与えることができ、それぞれがその不都合な点のよりよい線形化を達成するということである。
【００６７】
図１３は、この実施形態の更なる発展１３０を示し、それにおいては、ディザ１３６が最初に１×Ｆｓで生成される。これは次に、フィルタ１３８ａを通ってＤＡＣ１ １３３ａに適用するために渡され、フィルタ１３８ｂを通ってＤＡＣ２ １３３ｂに適用するために渡される。ＤＡＣ２ １３３ｂへの入力は、インバータ１３５によって反転され、時間遅延１３２ｂによって遅延させられる。２個のＤＡＣのアナログ出力は、減算するように合成１３４され、最終的なアナログ出力信号を発生させる。
【００６８】
この動作は実際には図１２における動作に等しく、２×Ｆｓディザジェネレータ１２６は、１×ディザジェネレータ１３６をアップサンプリングし、サンプル値間に零を挿入することによって動作する。フィルタ１３８ａはフィルタ１２８のインパルス応答の偶数番目のタップを含み、フィルタ１３８ｂは奇数番目のタップを含む。根源的な密接な関係にもかかわらず、装置が全く異なっているように見えるので、それは別個の図として示されている。それにもかかわらず、それは上述の高レートディザの説明に適合する。
【００６９】
よってフィルタ１３８ａ及び１３８ｂの設計は、概要が上述された、フィルタ１２８を設計する方法によって行われることができ、結果として得られたフィルタを偶数及び奇数係数に分割する。
【００７０】
このアーキテクチャは、フィルタ１３８ａ及び１３８ｂを、同じ周波数応答を有するが周波数範囲にわたって群遅延が０．５／Ｆｓ異なるように設計するような、代替の設計方法を提案する。これは、フィルタ１２８をその範囲にわたって零応答を有するように設計することと同等である。
【００７１】
要約すると、本発明は、特定の応用に従って多くのさまざまな構成で実施され得る
新しいタイプのデジタル・アナログコンバータ装置を提供する。一般性を失うことなく、上述の実施形態の教示は任意の複雑なシステムに組み合わされ得る。更に、当業者によって理解されるように、本発明のさまざまな変更が、上述の教示に基づいて可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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