(57)【要約】  位相ノイズを最小化するように、周波数発振器をバイアスするシステムおよび方法が開示されている。システムは、インダクタを有するタンク回路、少なくとも第１の結合キャパシタおよび第２の結合キャパシタを備え得る。システムは、第１の結合キャパシタおよび第２の結合キャパシタに、電気的に接続されたバラクタ回路を、さらに備え得る。システムは、シャントで、タンク回路およびバイアス電圧に電気的に接続された、少なくとも１つの第１の金属酸化物半導体（ＭＯＳ）デバイスを、さらに備え得る。少なくとも１つの第１のＭＯＳデバイスは、少なくとも１つの第１のＭＯＳデバイスの第１のゲート−ソース電圧が、第１のしきい値電圧より低いままであるべく、少なくとも１つの第１のＭＯＳデバイスをバイアスするように構成された、第１のゲートバイアス電圧に電気的に接続され得る。【選択図】図２
2018506894.tif 000002
【特許請求の範囲】
【請求項１】
インダクタ、第１の結合キャパシタ、および第２の結合キャパシタを有するタンク回路と、
前記第１の結合キャパシタおよび前記第２の結合キャパシタに電気的に結合されたバラクタ回路と、
第１のゲート、第１のドレイン、および第１のソースを有する第１のＭＯＳデバイスと、前記第１のソースは、前記バラクタ回路に電気的に結合されており、
第２のゲート、第２のドレイン、および第２のソースを有する第２のＭＯＳデバイスと、前記第２のソースは、前記第１のソースとは反対側で前記バラクタ回路に電気的に結合されており、
第１のバイアス電圧を受けるために、前記第１のドレインおよび前記第２のドレインに電気的に結合された第１の入力と、
第１のゲートバイアス電圧を受けるために、前記第１のゲートおよび前記第２のゲートに電気的に結合された第２の入力とを備える、周波数発振器。
【請求項２】
前記第１の結合キャパシタおよび前記インダクタに、電気的に結合された第１の粗調節キャパシタと、
前記第２の結合キャパシタおよび前記インダクタに、電気的に結合された第２の粗調節キャパシタと、
第３のゲート、第３のドレイン、および第３のソースを有する第３のＭＯＳデバイスと、前記第３のドレインは、前記第１の粗調節キャパシタに電気的に結合されており、
第４のゲート、第４のドレイン、および第４のソースを有する第４のＭＯＳデバイスと、前記第４のドレインは、前記第２の粗調節キャパシタに電気的に結合されており、
前記第３のソースおよび前記第４のソースに、電気的に結合された帯域制御入力と、
第２のゲートバイアス電圧を受けるために、前記第３のゲートおよび前記第４のゲートに、電気的に結合された第３の入力とをさらに備える、請求項１に記載の周波数発振器。
【請求項３】
前記帯域制御入力は、前記第３の入力に電気的に結合されている、請求項２に記載の周波数発振器。
【請求項４】
前記帯域制御入力および前記第３の入力は、少なくとも１つのバイアス電圧を受けるように構成され、前記少なくとも１つのバイアス電圧は、前記第３のＭＯＳデバイスおよび前記第４のＭＯＳデバイスを負にバイアスするように選択される、請求項２に記載の周波数発振器。
【請求項５】
スイッチゲート、スイッチドレイン、スイッチソースを有するスイッチをさらに備え、前記スイッチゲートは、前記帯域制御入力に電気的に結合され、前記スイッチドレインは、前記第１の粗調節キャパシタおよび前記第３のＭＯＳデバイスに電気的に結合され、前記スイッチソースは、前記第２の粗調節キャパシタおよび前記第４のＭＯＳデバイスに電気的に結合される、請求項２に記載の周波数発振器。
【請求項６】
前記第１の入力は、前記第２の入力に電気的に結合され、前記第１のゲートバイアス電圧は、前記第１のバイアス電圧に等しい、請求項１に記載の周波数発振器。
【請求項７】
前記第１のゲートは、前記第１のドレインに電気的に結合され、前記第２のゲートは、前記第２のドレインに電気的に結合される、請求項１に記載の周波数発振器。
【請求項８】
前記第１の入力および前記第２の入力は、少なくとも１つのバイアス電圧を受けるように構成され、前記少なくとも１つのバイアス電圧は、前記第１のＭＯＳデバイスおよび前記第２のＭＯＳデバイスを負にバイアスするように選択される、請求項１に記載の周波数発振器。
【請求項９】
前記第１のＭＯＳデバイスおよび前記第２のＭＯＳデバイスは、前記バラクタ回路をバイアスし、前記第１のＭＯＳデバイスおよび前記第２のＭＯＳデバイスの位相ノイズの、前記周波数発振器の出力の発振ピークへの寄与を隔離するように構成される、請求項１に記載の周波数発振器。
【請求項１０】
可変容量回路と、
少なくとも１つのインダクタおよび少なくとも１つのキャパシタを有するタンク回路と、前記タンク回路は、前記可変容量回路に並列で電気的に結合され、
第１のゲート、第１のソース、および第１のドレインを有する第１のＭＯＳデバイスと、前記第１のソースは、前記タンク回路および前記可変容量回路に電気的に結合され、
第２のゲート、第２のソース、および第２のドレインを有する第２のＭＯＳデバイスと、前記第２のソースは、前記タンク回路および前記可変容量回路に電気的に結合され、
前記第１のドレインおよび前記第２のドレインに、電気的に結合され、第１のバイアス電圧を受けるように構成された第１の入力と、
前記第１のゲートおよび前記第２のゲートに電気的に結合された第２の入力と、前記第２の入力は、第１のゲートバイアス電圧を受けるように構成され、周波数発振器が動作中であるとき、前記第１のゲートバイアス電圧は、前記第１のＭＯＳデバイスの第１のゲート−ソース電圧が、第１のしきい値電圧より低いままであるべく、前記第１のＭＯＳデバイスをバイアスすることが可能であり、前記第２のＭＯＳデバイスの第２のゲート−ソース電圧が、第２のしきい値電圧よりも低いままであるべく、前記第２のＭＯＳデバイスをバイアスするように構成される、を備える周波数発振器。
【請求項１１】
前記タンク回路に電気的に結合された第１の粗調節キャパシタおよび第２の粗調節キャパシタと、
第３のゲート、第３のソース、および第３のドレインを有する第３のＭＯＳデバイスと、前記第３のソースは、前記第１の粗調節キャパシタに電気的に結合され、
第４のゲート、第４のソース、および第４のドレインを有する第４のＭＯＳデバイスと、前記第４のソースは、前記第２の粗調節キャパシタに電気的に結合され、
前記第３のドレインおよび前記第４のドレインに、電気的に結合された帯域制御入力と、
第２のゲートバイアス電圧を受けるために、前記第３のゲートおよび前記第４のゲートに電気的に結合された第３の入力とをさらに備え、前記第２のゲートバイアス電圧は、第３のゲート−ソース電圧が、第３のしきい値電圧よりも低いままであるべく、前記第３のＭＯＳデバイスをバイアスするように、また、第４のゲート−ソース電圧が、第４のしきい値電圧よりも低いままであるべく、前記第４のＭＯＳデバイスをバイアスするように構成される、請求項１０に記載の周波数発振器。
【請求項１２】
前記帯域制御入力は、前記第３の入力に電気的に結合される、請求項１１に記載の周波数発振器。
【請求項１３】
前記第１の入力は、前記第２の入力に電気的に結合され、前記第１のゲートバイアス電圧は、前記第１のバイアス電圧に等しい、請求項１０に記載の周波数発振器。
【請求項１４】
前記第１のゲートは、前記第１のドレインに電気的に結合され、前記第２のゲートは、前記第２のドレインに電気的に結合される、請求項１０に記載の周波数発振器。
【請求項１５】
前記第１の入力および前記第２の入力は、少なくとも１つのバイアス電圧を受けるように構成され、前記少なくとも１つのバイアス電圧は、前記第１のＭＯＳデバイスおよび前記第２のＭＯＳデバイスを負にバイアスするために選択される、請求項１０に記載の周波数発振器。
【請求項１６】
バラクタ回路に電気的に結合されたタンク回路を使用して、発振出力を生成することと、
第１のＭＯＳデバイスおよび第２のＭＯＳデバイスを使用して、前記バラクタ回路をバイアスすることと、前記バラクタ回路は、前記第１のＭＯＳデバイスの第１のソースに、および、前記第２のＭＯＳデバイスの第２のソースに、電気的に結合され、
前記第１のＭＯＳデバイスの第１のゲートにおいて、および、前記第２のＭＯＳデバイスの第２のゲートにおいて、第１のゲートバイアス電圧で、前記第１のＭＯＳデバイスおよび前記第２のＭＯＳデバイスをバイアスすることと、
前記第１のＭＯＳデバイスの第１の相互コンダクタンス、および前記第２のＭＯＳデバイスの第２の相互コンダクタンスを、前記第１のバイアス電圧および前記第１のゲートバイアス電圧で、制御することとを備える、発振器回路をバイアスするための方法。
【請求項１７】
前記タンク回路および帯域制御入力を使用してデジタルクロック信号を生成することと、前記タンク回路は、第１の粗調節キャパシタおよび第２の粗調節キャパシタに、電気的に結合され、
第３のＭＯＳデバイスの第３のゲートにおいて、および第４のＭＯＳデバイスの第４のゲートにおいて、第２のゲートバイアス電圧で、前記第３のＭＯＳデバイスおよび前記第４のＭＯＳデバイスをバイアスすることと、前記帯域制御入力は、前記第３のＭＯＳデバイスの第３のソース、および前記第４のＭＯＳデバイスの第４のソースに電気的に結合され、
前記帯域制御入力および前記第２のゲートバイアス電圧を使用して、前記第３のＭＯＳデバイスの第３の相互コンダクタンス、および前記第４のＭＯＳデバイスの第４の相互コンダクタンスを制御することとをさらに備える、請求項１６に記載の方法。
【請求項１８】
前記帯域制御入力を、前記第２のゲートバイアス電圧に、電気的に結合することをさらに備える、請求項１７に記載の方法。
【請求項１９】
前記第１のゲートバイアス電圧を、前記第１のバイアス電圧に、電気的に結合することをさらに備える、請求項１６に記載の方法。
【請求項２０】
前記第１のＭＯＳデバイスの前記第１のゲートを、前記第１のＭＯＳデバイスの第１のドレインに、電気的に結合することと、
前記第２のＭＯＳデバイスの前記第２のゲートを、前記第２のＭＯＳデバイスの第２のドレインに、電気的に結合することとをさらに備える、請求項１６に記載の方法。
【請求項２１】
共振周波数において、エネルギーを蓄積するための共振手段と、前記共振手段は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタを有し、
第１の末端部および第２の末端部を有する可変容量手段と、前記第１の末端部および前記第２の末端部は、前記共振手段に電気的に結合され、
第１のゲート、第１のドレイン、および第１のソースを有する第１のトランジスタ手段と、前記第１のソースは、前記第１の末端部に電気的に結合され、
第２のゲート、第２のドレイン、および第２のソースを有する第２のトランジスタ手段と、前記第２のソースは、前記第２の末端部に電気的に結合され、
前記第１のドレインおよび前記第２のドレインに、電気的に結合された第１のバイアス手段と、
前記第１のゲートおよび前記第２のゲートに、電気的に結合された第２のバイアス手段とを備える、発振周波数を生成するための装置。
【請求項２２】
前記可変容量手段は、前記第１の末端部および前記第２の末端部を有するバラクタ回路を備え、前記第１の末端部は、第１の結合キャパシタに電気的に結合され、前記第２の末端部は、第２の結合キャパシタに電気的に結合される、請求項２１に記載の装置。
【請求項２３】
第３のゲート、第３のソース、および第３のドレインを有する第３のトランジスタ手段と、前記第３のソースは、前記共振手段に電気的に結合され、
第４のゲート、第４のソース、および第４のドレインを有する第４のトランジスタ手段と、前記第４のソースは、前記共振手段に電気的に結合され、
前記第３のドレインおよび前記第４のドレインに、電気的に結合された帯域制御手段と、
第３のバイアス手段を受けるために、前記第３のゲートおよび前記第４のゲートに、電気的に結合された入力手段とをさらに備える、請求項２１に記載の装置。
【請求項２４】
前記第３のバイアス手段は、第３のゲート−ソース電圧が、第３のしきい値電圧よりも低いままであるべく、前記第３のトランジスタ手段をバイアスするように、また、第４のゲート−ソース電圧が、第４のしきい値電圧よりも低いままであるべく、前記第４のトランジスタ手段をバイアスするように構成される、請求項２３に記載の装置。
【請求項２５】
スイッチソース、スイッチドレイン、およびスイッチゲートを有するスイッチ手段をさらに備え、前記スイッチゲートは、前記帯域制御手段に電気的に結合され、前記スイッチドレインは、前記第３のトランジスタ手段および前記共振手段に電気的に結合され、前記スイッチソースは、前記第４のトランジスタ手段および前記共振手段に電気的に結合される、請求項２３に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本開示は、電圧制御発振器（ＶＣＯ）およびデジタル的に制御された発振器（ＤＣＯ）に関係する。より具体的には、本開示は、位相ノイズを最小化するために、発振器をバイアスするシステムおよび方法を呈示する。
【背景】
【０００２】
[0002]  デジタル的に制御された、または電圧制御発振器は、発振周波数の周辺で熱ノイズが位相ノイズに変換され得るところの、非常に敏感なノードを有し得る。これらのノードをバイアスすることは、タンク回路のＱファクターを低下させ、よって、発振器の位相ノイズを増加させることにより、発振器に負の影響を与え得る。あるシステムは、バラクタノイズの寄与を最小化する抵抗性回路を実装できる。
【概要】
【０００３】
[0003]  一般に、本開示は、周波数発振器における位相ノイズおよびジッターを最小化することに関係する技法を説明する。本開示のシステム、方法、デバイスは各々、いくつかの革新的な態様を有し、それらの何れの１つも、単独で本明細書で開示されている所望の属性に対して責任を負うわけではない。
【０００４】
[0004]  本開示の１つの態様は、周波数発振器を提供する。周波数発振器は、インダクタを有するタンク回路を有することができる。タンク回路は、第１の結合キャパシタ、および第２の結合キャパシタを有することができる。周波数発振器はまた、第１の結合キャパシタおよび第２の結合キャパシタに電気的に結合されたバラクタ回路を有することができる。周波数発振器はまた、第１のゲート、第１のドレイン、および第１のソースを有する第１の金属酸化物半導体（ＭＯＳ）デバイスを有することができる。第１のソースは、バラクタ回路に電気的に結合され得る。周波数発振器はまた、第２のゲート、第２のドレイン、および第２のソースを有する第２のＭＯＳデバイスを有することができる。第２のソースは、第１のソースとは反対側で、バラクタ回路に電気的に結合され得る。周波数発振器はまた、第１のバイアス電圧を受けるために、第１のドレインおよび第２のドレインに電気的に結合された第１の入力を有することができる。周波数発振器はまた、第１のゲートバイアス電圧を受けるために、第１のゲートおよび第２のゲートに電気的に結合された第２の入力を有することができる。
【０００５】
[0005]  本開示の別の態様は、タンク回路を有する周波数発振器を提供する。タンク回路は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタを有することができる。タンク回路はまた、可変容量回路に並列で電気的に結合され得る。周波数発振器はまた、第１のゲート、第１のソース、および第１のドレインを有する第１のＭＯＳデバイスを有することができる。第１のソースは、タンク回路および可変容量回路に電気的に結合することができる。周波数発振器はまた、第２のゲート、第２のソース、および第２のドレインを有する第２のＭＯＳデバイスを有することができる。第２のソースは、タンク回路および可変容量回路に電気的に結合することができる。周波数発振器はまた、第１のドレインおよび第２のドレインに電気的に結合され、第１のバイアス電圧を受けるように構成された第１の入力を有することができる。周波数発振器はまた、第１のゲートおよび第２のゲートに電気的に結合された第２の入力を有することができる。第２の入力は、第１のゲートバイアス電圧を受けるように構成され得る。周波数発振器が動作中であるとき、第１のゲートバイアス電圧は、第１のＭＯＳデバイスの第１のゲート−ソース電圧が、第１のしきい値電圧より下のままであるべく、第１のＭＯＳデバイスをバイアスし、また、第２のＭＯＳデバイスの第２のゲート−ソース電圧が、第２のしきい値電圧より下のままであるべく、第２のＭＯＳデバイスをバイアスするように選択できる。
【０００６】
[0006]  本開示の別の態様は、発振器回路をバイアスするための方法を提供する。方法は、バラクタ回路に電気的に結合されたタンク回路を使用して、発振出力を生成することを備え得る。方法はまた、第１のＭＯＳデバイスおよび第２のＭＯＳデバイスを使用して、バラクタ回路をバイアスすることを備え得る。バラクタ回路は、第１のＭＯＳデバイスの第１のソース、および第２のＭＯＳデバイスの第２のソースに電気的に結合され得る。方法はまた、第１のＭＯＳデバイスの第１のゲートにおいて、および第２のＭＯＳデバイスの第２のゲートにおいて、第１のゲートバイアス電圧により、第１のＭＯＳデバイスおよび第２のＭＯＳデバイスをバイアスすることを備え得る。方法はまた、第１のバイアス電圧および第１のゲートバイアス電圧により、第１のＭＯＳデバイスの第１の相互コンダクタンス、および第２のＭＯＳデバイスの第２の相互コンダクタンスを制御することを備え得る。
【０００７】
[0007]  本開示の別の態様は、発振周波数を発生するための装置を提供する。装置は、共振周波数においてエネルギーを蓄積するための共振手段を有し得る。共振手段は、少なくとも１つのインダクタ、および少なくとも１つのキャパシタを有し得る。装置はまた、第１の末端部および第２の末端部を有する可変容量手段を有し得、第１の末端部および第２の末端部は、共振手段に電気的に結合される。装置はまた、第１のゲート、第１のドレイン、および第１のソースを有する第１のトランジスタ手段を有し得る。第１のソースは、第１の末端部に電気的に結合され得る。装置はまた、第２のゲート、第２のドレイン、および第２のソースを有する第２のトランジスタ手段を有し得る。第２のソースは、第２の末端部に電気的に結合され得る。装置はまた、第１のドレインおよび第２のドレインに電気的に結合された第１のバイアス手段を有し得る。装置はまた、第１のゲートおよび第２のゲートに電気的に結合された第２のバイアス手段を有し得る。
【０００８】
[0008]  本開示の他の特徴および利点は、例として本開示の態様を例証する、以下の説明から明らかであろう。
【図面の簡単な説明】
【０００９】
[0009]  本開示の実施形態の詳細は、それらの構造と動作の両方に関して、添付図面の検討によって部分的に突き止められ得、そこにおいて同様の参照番号は同様の部分を指す。
【図１】[0010]  図１は、発振器回路の図式的図である。
【図２】[0011]  図２は、位相ノイズを低減するためにトランジスタを組み込んだ発振器回路の図式的図である。
【図３】[0012]  図３は、図２のＭＯＳデバイスの、ある期間にわたったゲート−ソース電圧のプロットである。
【図４Ａ】[0013]  図４Ａは、発振器回路の別の実施形態の回路図である。
【図４Ｂ】[0014]  図４Ｂは、ある期間にわたった、図４Ａの発振器回路の電圧、電流、およびインピーダンス値の、４つのプロット図の比較である。
【図５Ａ】[0015]  図５Ａは、図２についての発振器回路の別の実施形態の回路図である。
【図５Ｂ】[0016]  図５Ｂは、ある期間にわたった、図５Ａの発振器回路の電圧、電流、およびインピーダンス値の、４つのプロット図の比較である。
【発明の詳細な説明】
【００１０】
[0017]  添付の図面に関連して以下で述べられる詳細な説明は、様々な実施形態の説明として意図されるものであり、本開示が実施され得る、唯一の実施形態を表すように意図されるものではない。詳細な説明は、実施形態の完全な理解を提供することを目的とした特定の詳細を含む。いくつかの事例では、周知の構造および構成要素が、説明の簡潔化のために単純な形態で指し示されている。本明細書において使用されるように、書かれた説明の全体を通して、同様の参照番号は、同様の特徴を指す。
【００１１】
[0018]  図１は、発振器回路の回路図である。発振器回路（発振器）１００が指し示されている。発振器１００は、結合キャパシタＣ１１０４およびＣ２１０６のペアーに電気的に結合されたインダクタＬ１１０２を有し得る。ある実施形態において、結合キャパシタＣ１１０４およびＣ２１０６は、インダクタＬ１１０２を、バラクタ１１２のペアーとして指し示されたバラクタ回路に、電気的に「結合」する。バラクタ１１２は、電圧制御されたキャパシタとして動作し得る。インダクタＬ１１０２は、さらに、粗調節キャパシタのペアー：粗調節キャパシタＣ３１１４および粗調節キャパシタＣ４１１６（以下、「粗いキャパシタ」と呼ぶ）、に電気的に結合され得る。Ｌ１１０２、Ｃ１１０４、Ｃ２１０６、およびバラクタ１１２の組み合わせはまた、本明細書において、（破線中で示された）「タンク回路」、「タンク」または「ＬＣ回路」１１０と呼ばれ得る。ある実施形態において、タンク１１０は、回路の特性共振周波数において発振する、エネルギーを蓄積する電気的共振器として働くことができる。
【００１２】
[0019]  ある実施形態において、タンク１１０は、発振器１００の構成に依っては、図１で識別された、および本明細書で説明された全ての構成要素は有さないであろう。タンク１１０は、単一のキャパシタ、および単一のインダクタのみを有し得る。ある実施形態において、タンク１１０は、Ｃ１１０４およびＣ２１０６と共同するＬ１１０２を含み得、さらにＣ３１１４およびＣ４１１６を含む。別の実施形態において、タンク１１０は、Ｃ１１０４、Ｃ２１０６、Ｃ３１１４、およびＣ４１１６と共同するＬ１１０２、ならびにバラクタ１１２を含むように考えられ得る。さらに別の実施形態において、タンク１１０は、タンク１１０の共振周波数を変化または規制するために実装された、追加の誘導性、容量性、および抵抗性回路を有し得る。
【００１３】
[0020]  発振器１００は、入力Ｖｂｉａｓ１２０（以下、「Ｖｂｉａｓ１２０」）を、さらに有し得る。本明細書において使用されるように、入力は、一般的に、例えば電圧入力を受け得る電気的結合を指し得る。Ｖｂｉａｓ１２０は、タンク１１０のＣ１１０４およびＣ２１０６に印加される可変または一定の直流（ＤＣ）電圧である、または、それら電圧を受け得る。発振器１００は、さらに入力Ｖｔｕｎｅ１３０を有し得る。Ｖｔｕｎｅ１３０はまた、発振器１００の周波数を調節または調整するために、バラクタ１１２に印加される可変または一定のＤＣ電圧である、または、それら電圧を受け得る。バラクタ１１２の容量は、さらに、Ｖｂｉａｓ１２０およびＶｔｕｎｅ１３０間の差の関数であり得る。追加的に、バラクタ１１２の容量が変化されるにつれ、発振器１００の周波数もまた変化する。
【００１４】
[0021]  １つの実施形態において、タンク１１０およびバラクタ１１２と共同する入力Ｖｂｉａｓ１２０および入力Ｖｔｕｎｅ１３０は、ＶＣＯとして構成された発振器１００として統合できる。
【００１５】
[0022]  ある実施形態において、発振器１００は、粗いキャパシタ１１４、１１６に電気的に結合された、帯域制御入力１４０（以下、「帯域制御１４０」）をさらに備え得る。粗いキャパシタＣ３１１４およびＣ４１１６は、発振器１００（たとえば、ＶＣＯまたはＤＣＯ）での使用のための、スイッチ可能なキャパシタアレイの一部分を形成し得る。（以下、「スイッチ１４６」と呼ぶ）金属酸化物半導体（ＭＯＳ）デバイス１４６、およびインバータ１４４と共同する、粗いキャパシタＣ３１１４およびＣ４１１６は、そのようなスイッチ可能なアレイを備え得る。スイッチ１４６は、粗いキャパシタＣ３１１４に結合されたドレインと、他の粗いキャパシタＣ４１１６に結合されたソースと、帯域制御１４０として指し示された制御信号に結合されたゲートとを有する、ｎ型ＭＯＳ（ＮＭＯＳ）またはｐ型ＭＯＳ（ＰＭＯＳ）トランジスタであり得る。帯域制御１４０は、インバータ１４４を介して、スイッチ１４６に結合され得る。ある実施形態において、インバータ１４４は、存在しないかも知れない。
【００１６】
[0023]  帯域制御１４０は、例えば、クロック信号を生成するために、ＤＣＯのためのデジタル制御信号を提供できる。よって、図１の発振器１００自身から取り出した下部は、ＤＣＯを備え得る。帯域制御１４０は、タンク１１０への電圧を誘導するために、インバータ１４４およびスイッチ１４６にデジタル信号を供給し得る。インバータ１４４およびスイッチ１４６は、あるＶＣＯの実装には必要とされないであろう。
【００１７】
[0024]  ある実施形態において、バラクタ１１２によってもたらされる位相ノイズを最小化するために、発振器１００中に、多数の抵抗器が含まれ得る。例えば、抵抗器１２２ａ、１２２ｂ（集合的に、抵抗器１２２）が、Ｖｂｉａｓ１２０およびタンク１１０間にシャントで取り込まれ得る。抵抗器１２２の値は、バラクタ１１２が寄与するノイズを最小化するのに十分な高い値に、しかし、タンク回路が寄与する（タンク１１０のＱファクターに負の影響を与え得る）熱ノイズが増加しないようにするのに十分低い値に選択できる。従って、抵抗値は、キロオーム（ｋΩ）範囲（たとえば、１ｋΩ−１０００ｋΩ）であり得る。しかしながら、そのような実施形態において、抵抗器１２２自身が、熱ノイズのレベル変動に寄与し得、発振器１００の出力に位相ノイズおよびジッターが誘導される結果となる。
【００１８】
[0025]  同様に、スイッチ１４６をバイアスするために、抵抗器１４２ａ、１４２ｂ（集合的に、抵抗器１４２）がまた、発振器１００中に取り込まれ得る。スイッチ１４６のしきい値電圧（Ｖｔｈ）を使用して、帯域制御１４０によって供給された信号に基づいて、スイッチ１４６を、オンおよびオフにスイッチするように、抵抗器１４２の値は選択できる。よって、帯域制御１４０信号に従って、発振器１００が特定の高周波数信号を正確に生成するために、スイッチ１４６は、粗いキャパシタＣ３１１４およびＣ４１１６を、ＬＣタンク１１０から（または、中に、および、中から）、オンまたはオフに確実にスイッチするように、使用され得る。ある実施形態において、帯域制御１４０は、出力信号（たとえば、クロック信号）を生成するために、粗いキャパシタＣ３１１４およびＣ４１１６を、発振器１００回路に、および発振器１００回路から、二者択一的にスイッチするデジタル信号である。
【００１９】
[0026]  ある実施形態において、抵抗器１２２、１４２によって加えられた熱ノイズは、個々の抵抗器１２２、１４２内部の熱フラックスの結果であり得る。熱フラックスは、ノイズ成分をＶＣＯ周波数に加え得、究極的に、（例えば、ＶＣＯ中の）位相ノイズまたは（例えば、ＤＣＯ中の）ジッターとして、発現し得る。位相ノイズ／ジッターは、発振器１００のスペクトル純度（spectral purity）を劣化させ、Ｑファクターに負の影響を与え得る。
【００２０】
[0027]  図２は、位相ノイズを低減するために、トランジスタが取り込まれている発振器回路の回路図である。指し示されたように、発振器２００は、発振器１００に類似し得、いくつかの同様な構成要素を備え得る。従って、同様の番号は、同様の構成要素を示す。
【００２１】
[0028]  発振器２００は、上記で説明されたように、バラクタ１１２と関連したタンク１１０を有し得る。発振器２００は、発振器１００と同様に、特定の、または可変の共振周波数において、出力電圧Ｖｔａｎｋ２２０を発生するように構成され得る。Ｖｔａｎｋ２２０は、発振器２００の出力を表示する、Ｖｔａｎｋ＿１２２０ａおよびＶｔａｎｋ＿２２２０ｂとして指し示されている。Ｖｔａｎｋ＿１２２０ａおよびＶｔａｎｋ＿２２２０ｂにおける出力は、バラクタ１１２または他の可変容量回路の反対側の末端部（たとえば、第１の末端部および第２の末端部）に位置付けされ得る。
【００２２】
[0029]  発振器２００は、図１の抵抗器１２２、１４２の代わりのトランジスタを、さらに備え得る。上で注記したように、高い値または高い抵抗値／インピーダンスの抵抗器（たとえば、発振器１００の抵抗器１２２、１４２）は、発振器１００の出力に、位相ノイズまたはジッターを加える。これは、発振器１００のＱファクターの低減、またはＱファクターのスペクトル純度の破壊を発現できる。そのような高い値の抵抗器の、例えば、トランジスタによる置き換えは、抵抗器１２２に関連した位相ノイズまたはジッターをもたらすことなく、高いインピーダンスを呈し得る。
【００２３】
[0030]  ある実施形態において、発振器２００は、図１の抵抗器１２２の代わりに、ＭＯＳデバイス２０２ａ、２０２ｂ（集合的に、ＭＯＳデバイス２０２）を含む。ＭＯＳデバイス２０２は、所望の発振器回路内の要件および極性に依って、ＮＭＯＳまたはＰＭＯＳデバイスとして実装され得る。例えば、ＭＯＳデバイスは、同様の特性を有するＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）または他のトランジスタであり得る。ＭＯＳデバイス２０２のゲートは、ゲートバイアス電圧Ｖｇ＿ｂｉａｓ２１０を受ける入力に電気的に結合され得る。Ｖｇ＿ｂｉａｓ２１０は、ＭＯＳデバイス２０２のインピーダンスおよび相互コンダクタンスを制御するために、ＭＯＳデバイス２０２の動作をバイアスするように制御され得る。そのようにバイアスすると、ＭＯＳデバイス２０２のゲート−ソース電圧（Ｖｇｓ）が、ＭＯＳデバイスそれぞれのしきい値電圧を超えるのを防止できる。それぞれのＭＯＳデバイス２０２、２０４の特性しきい値電圧は、本明細書において「Ｖｔｈ」と呼ばれ得る。これは、以下に、より詳細に説明される。
【００２４】
[0031]  ある実施形態において、発振器２００は、ＭＯＳデバイス２０４ａ、２０４ｂ（集合的に、ＭＯＳデバイス２０４）をさらに有し得る。ＭＯＳデバイス２０４は、抵抗器１４２（図１）の代わりに、発振器２００に電気的に結合され得る。ＭＯＳデバイス２０４の各々のゲートは、第２のゲートバイアス電圧Ｖｇ＿ｂｉａｓ２２２２を受けるために、さらに、入力に電気的に結合され得る。Ｖｇ＿ｂｉａｓ２２２２は、ＭＯＳデバイス２０４の動作をバイアスするように設定され得る。従って、上記と同様に、ＭＯＳデバイス２０４のＶｇｓが、Ｖｔｈを超えるのを防止することによって、ＭＯＳデバイス２０４は、（ゲートからソースへの）高いインピーダンスおよび低いノイズを提供できる。
【００２５】
[0032]  ある実施形態において、ＭＯＳデバイス２０２の相互コンダクタンスをバイアスするために、Ｖｇ＿ｂｉａｓ２１０のための入力は、ＭＯＳデバイス２０２の各々のゲートに電気的に結合され得る。本明細書において使用されるように、「相互コンダクタンス」は、一般的に、ＭＯＳデバイスそれぞれのシンクからドレインに、ＭＯＳデバイス２０２内で誘導される電流、と呼ばれ得る。そのようなＭＯＳデバイス２０２は、発振器２００の高いスイングノードをバイアスするように実装され得る。
【００２６】
[0033]  Ｖｇ＿ｂｉａｓ２１０は、Ｖｇ＿ｂｉａｓ２１０が、ＭＯＳデバイス２０２のＶｂｉａｓおよびＶｔｈの和よりも小さいか等しいように設定され得る。言い換えれば、
Ｖｇ＿ｂｉａｓ  ≦  Ｖｂｉａｓ＋  Ｖｔｈ            （１）
【００２７】
[0034]  本明細書において使用されるように、Ｖｔｈは、一般的に、特定のＭＯＳデバイス２０２のソースおよびドレイン間の導電経路（相互コンダクタンス）を誘導するために要求される最小ゲート−ソース電圧（Ｖｇｓ）差異（differential）を説明する。よって、ＶｇｓがＶｔｈを超える場合、導電チャネルが、それぞれのソースおよびドレイン間で、徐々に開かれ、所与のＭＯＳデバイス（たとえば、ＭＯＳデバイス２０２、２０４）の相互コンダクタンスが増加する。ある実施形態において、そのようにＭＯＳデバイス２０２、２０４をバイアスすることは、結果的に、増加した相互コンダクタンスおよびピークＶｇｓに起因する、発振ピーク近辺のノイズとなり得る。しかしながら、発振器２００は、発振ピークにおけるノイズ（たとえば、位相ノイズ、またはジッター）に左程敏感ではなく、発振のピークにおいて誘導された、いかなるノイズも無視し得る。
【００２８】
[0035]  ＭＯＳデバイス２０２（またはＭＯＳデバイス２０４）のゲート−ソース電圧（Ｖｇｓ）が、Ｖｔｈに近づくか、超えるにつれ、それぞれの相互コンダクタンスは増加する。追加的に、ＭＯＳデバイス２０２において、ソース−ドレイン導電チャネルが開かれるにつれ、熱ノイズもまた増加し得る。増加したＶｇｓは、結果として、増加したノイズとなり得る。これは、抵抗器１２２と同様の影響を生じる。増加した相互コンダクタンスはまた、ＭＯＳデバイス２０２の、ソースからドレインへのインピーダンスを減少させ、さらにノイズを増加させ得る。反対に、相互コンダクタンスが非常に低いとき、ＭＯＳデバイス２０２のインピーダンスは非常に高く、ソースからドレインへの導電チャネルは閉じられる。ある実施形態において、そのような状況下で、インピーダンスは、メガオーム（ＭΩ）の領域まで増加し得る。さらにまた、相互コンダクタンスが非常に低いとき、ＭＯＳデバイス２０２によって加えられた熱ノイズも非常に低い。
【００２９】
[0036]  従って、ＭＯＳデバイス２０２が、上記式１に従ってバイアスされるとき、Ｖｇｓは、ＭＯＳデバイス２０２のＶｔｈを超えない。バラクタ１１２を、そのようにバイアスすることは、高いインピーダンスでない場合、抵抗器１２２（図１）の使用により存在し得る熱ノイズを最小化しながら、Ｑファクターの低減が防止できる高いインピーダンスを呈する。それゆえ、ＭＯＳデバイス２０２の使用は、発振ノードにおいて、ＭＯＳデバイス２０２の低いノイズ、その上、高いインピーダンスの結果となる。
[0037]  他の実施形態において、Ｖｇ＿ｂｉａｓ２２２２は、同様に調整され得る。ＤＣＯでの使用において、抵抗器１４２（図１）は、ＭＯＳデバイス２０４で置き換えられ得る。ＶｇｓがＶｔｈよりも低く維持されるべく、上記式１に従って、ＭＯＳデバイス２０４のゲートが適切にバイアスされるとき、ＭＯＳデバイス２０４のインピーダンスは、高いままであり、ＭＯＳデバイス２０２と同様に、システムにおいて誘導されるノイズの量を低減する。
【００３０】
[0038]  上で注記したように、調節可能なＬＣベースＤＣＯおよび多数のＶＣＯは、発振器１００、２００によって発生された周波数を調節するために使用される、スイッチ可能なキャパシタアレイ（たとえば、粗いキャパシタＣ３１１４およびＣ４１１６）を有し得る。粗いキャパシタＣ３１１４およびＣ４１１６が回路中にスイッチされたとき、それらのＱは、スイッチ１４６の抵抗によって制限され、極めて低い場合には、タンクのＱを低減でき、より高い、誘導された熱ノイズを導く。キャパシタＣ３１１４およびＣ４１１６がスイッチオフされたとき、即ち、回路から外れたとき、ＭＯＳデバイス２０４は、スイッチ１４６が、妥当な整定時間でターンオフすることを確実にするために、スイッチ１４６のソースおよびドレインをバイアスするように使用され得る。発振器１００での使用において、抵抗器１４２は、タンク１１０のＱを劣化させないように、大であるべきで、抵抗器は比較的大きな物理的領域を占め得る。反対に、ＭＯＳデバイス２０４の使用は、抵抗器１４２の関連したノイズ無しで、高いインピーダンスを呈する。ある実施形態において、ＭＯＳデバイス２０４はまた、匹敵するインピーダンスをもった抵抗器１４２よりも、より少ないスペースを占有する。
【００３１】
[0039]  図３は、図２のＭＯＳデバイスの、ある期間にわたったゲート−ソース電圧のプロットである。プロット３００は、垂直（ｙ）軸上でのＶｇｓ、対水平（ｘ）軸上での時間（ｔ）を描写する。ｙ軸上でのＶｇｓは、ＭＯＳデバイス２０２として実装された、例示的ＭＯＳデバイスのＶｇｓの典型例である。プロット３００のＶｇｓはまた、粗いキャパシタＣ３１１４、Ｃ４１１６がスイッチオンおよびオフされたときの、ＭＯＳデバイス２０４の典型例である。動作において、粗いキャパシタＣ３１１４、Ｃ４１１６の内の１つは、他方がスイッチオンされたとき、スイッチオフされ、プロット３００と同様の電圧応答の結果となるであろう。そのような実施形態において、出力は、方形波、またはクロック信号の他の変形であり得る。プロット３００は、破線３０２として、ＭＯＳデバイス２０２、２０４のＶｔｈをさらに描写する。
【００３２】
[0040]  ある実施形態において、プロット３００は、図２のゲート電圧Ｖｇ＿ｂｉａｓ２１０によってバイアスされたような、関連するＶＣＯ（たとえば、発振器２００）の発振周波数（たとえば、サイン波）の図式表示である。プロット３００はまた、ゲート電圧Ｖｇ＿ｂｉａｓ２２２２によってバイアスされたＤＣＯ（たとえば、発振器２００）の典型例である。１つの実施形態において、発振器の（ボルトでの）振幅は、ＭＯＳデバイス２０２、２０４の大きな相互コンダクタンス、および結果としてのノイズを防止するように、ＭＯＳデバイス２０２、２０４のＶｔｈより下に維持される。従って、Ｖｇｓがサブしきい値（sub-threshold）（Ｖｔｈ）のままであるとき、ＭＯＳデバイス２０２、２０４は、中くらい、または弱い反転状態のままである。
【００３３】
[0041]  指し示されるように、発振周波数は、「サブＶｔｈ」とラベルの付いた領域中の、Ｖｔｈのわずか下のピークＶｇｓ値を表示する点３１０の高さまで上昇し得る。点３１０において、ＭＯＳデバイス２０２、２０４は、相互コンダクタンスの小さな量を生成し、よって熱ノイズの中くらいの量より低い量を生成し得る。しかしながら、生成されたいかなるノイズの量も、発振ピークにおいて、依然として、小であり集中（centered）され得る。
【００３４】
[0042]  ある実施形態において、発振器２００は、出力電圧（たとえば、Ｖｔａｎｋ）が、ノードにおいてゼロの値ｔｐ交差するとき、ノイズ（たとえば、位相ノイズ、ジッター）に、きわめて敏感である。線３０４（破線）は、ノードにおけるＶｇｓ、即ち、発振器２００出力のゼロ交差を近似する。線３０４における電圧Ｖｇｓが負の値である結果、ＭＯＳデバイス２０２、２０４のソースおよびドレインにおいて、高インピーダンスとなり、相応して低いノイズがもたらされる。しかしながら、点３１０における熱ノイズは、ピーク電圧において起きるので、発振器出力への位相ノイズの寄与は無視し得る。
【００３５】
[0043]  ＭＯＳデバイス２０２として実装されたＮＭＯＳまたはＰＭＯＳ構成要素は、サブしきい値領域（たとえば、中くらいの反転）において、発振サイクルのおおよそ４分の１を、および、ＭＯＳデバイス２０２のノイズ出力がずっと低い、深いサブしきい値領域（たとえば、弱い反転）において、発振サイクルのおおよそ４分の３を費やすので、ノイズに非常に小さい寄与しか与えない。
【００３６】
[0044]  ある期間にわたって、Ｖｇｓレベルは、点３１０から点３２０に向かって減少するので、Ｖｇｓは、注記されたような「深いサブＶｔｈ」と呼ばれる、ゼロより下の、負（たとえば、負のＶｇｓ電圧）にバイアスされた領域中に減少する。負にバイアスされた領域において、相互コンダクタンスは、ゼロまたは負であり、非常に高いインピーダンスおよび非常に低い熱ノイズを生成する。
【００３７】
[0045]  図４Ａは、図２についての発振器の、別の実施形態の回路図である。指し示されたように、ＶＣＯ４００は、発振器２００（図２）の一部と同様であり得る。ＶＣＯ４００は、図２中のようなＭＯＳデバイス２０２を有し得るが、Ｖｇ＿ｂｉａｓ２１０およびＶｂｉａｓ１２０（図１）は、等しく（Ｖｂｉａｓ＝Ｖｇ＿ｂｉａｓ）あり得、よって、入力Ｖｂｉａｓ４１０において、単一の電圧源Ｖｂｉａｓに統合される。ある実施形態において、ＭＯＳデバイス２０２の各々のゲートおよびドレインを、同一の電圧源Ｖｂｉａｓ４１０に結合することが可能である。これは、追加のオプションを提供し、物理的発振器回路設計における、大いなる簡素化を提供し得る。ある実施形態において、ＶＣＯ４００は、発振器２００と同様の出力を提供し得る。
【００３８】
[0046]  ＶＣＯ４００のある実施形態において、バラクタ１１２のバイアスノードは、ＬＣタンク回路１１０とほぼ同等の電圧スイングを有する。この電圧スイングは、能動デバイス（たとえば、ＭＯＳデバイス２０２）が、中くらいの反転（サブしきい値）から弱い反転（深いサブしきい値）に、あるいは、オフ状態にすら、移動することを可能にし、インピーダンスを増加する。
【００３９】
[0047]  図４Ｂは、ある期間にわたった、図４Ａの発振器回路の電圧、電流、およびインピーダンス値の、４つのプロット図の比較である。プロット４５０は、ＶＣＯ４００（たとえば、ＭＯＳデバイス２０２）に実装されたＭＯＳデバイスの、ピコ秒（ｐｓ）での時間（ｔ）の関数として、ボルト（Ｖ）でのＶｇｓを描写する。プロット４５０は、垂直（ｙ）軸上での電圧、対水平（ｘ）軸上での時間（ｔ）を描写する。
【００４０】
[0048]  プロット４６０は、時間の関数として、マイクロアンペア（μＡ）での、ドレインからソースへの電流（Ｉｄｓ）を描写する。プロット４６０は、ｙ軸上での電流、対ｘ軸上での時間（ｔ）を描写する。
【００４１】
[0049]  プロット４７０は、時間（ｔ）の関数として、本明細書において、「Ｖｔａｎｋ」と呼ばれる、バラクタ１１２にかかる電圧の変動を描写する。Ｖｔａｎｋは、Ｖｔａｎｋ２２０（図２）と同様であり得る。プロット４７０は、ｙ軸上でのＶｔａｎｋ、対ｘ軸上での時間（ｔ）を描写する。
【００４２】
[0050]  プロット４８０は、バラクタをバイアスするために使用される、ＭＯＳデバイス（たとえば、ＭＯＳデバイス２０２、２０４）の内の１つの等価インピーダンス（Ｚｅｑ）を、時間（ｔ）の関数として描写する。プロット４８０は、ｙ軸上での、ＭＯＳデバイス２０２、２０４のオーム（Ω）でのインピーダンス（Ｚｅｑ）、対ｘ軸上での時間を指し示す。
【００４３】
[0051]  図４Ｂは、同一時間スケールでの４つのプロット図４５０、４６０、４７０、４８０の各々を指し示し、ここで、Ｖｇ＿ｂｉａsはＶｂｉａｓと等しい。一般に、図４Ｂは、ＶＣＯ４００（図４Ａ）から為された測定を、時間の関数として描写する。
【００４４】
[0052]  １つの実施形態において、Ｖｂｉａｓ４１０は、ＭＯＳデバイス２０２のＶｇｓが、Ｖｔｈより下に維持されるべく設定され得る。プロット４５０によって説明された実施形態において、実現された最大Ｖｇｓは、おおよそ０．２４Ｖである。例えば、指し示されたＭＯＳデバイス２０２のＶｔｈは、０．２５Ｖであり得、それゆえ、関連したソース−ドレイン電流経路は、決してフルには開かれない。これは、Ｉｄｓの並列プロット４６０によって、時間の関数として描写される。電流（Ｉｄｓ）は、測定されているＭＯＳデバイス２０２のＶｇｓに従って、ある期間にわたって、ＭＯＳデバイス２０２のドレインからソースに流れる電流（たとえば、相互コンダクタンス）である。Ｉｄｓは、Ｖｇｓがおおよそ−０．３Ｖであるとき、おおよそ−４４μＡの負の値（たとえば、ドレイン対ソース）から、Ｖｇｓが−０．２５Ｖであるとき、おおよそ＋３４μＡの高い値に変動する。Ｉｄｓ電流は、ＶｇｓがＶｔｈより低いままであるので、μＡでの非常に小さいままであり、相互コンダクタンスを最小化する。一般に、Ｉｄｓは、時間的に、Ｖｇｓの後の遅延または遅滞を有する。遅滞は、出力周波数およびＭＯＳデバイス２０２、２０４コンポジションにより変動し得、しかしながら、電流Ｉｄｓの時間遅滞は、また、等価インピーダンス（Ｚｅｑ）における、様々なスパイクを発生し得る。ＭＯＳデバイス２０２のＩｄｓが、プロット４６０の点４６２において反転する（たとえば、負の電流から正の電流）ときのＭＯＳデバイス２０２のＩｄｓに対応する、そのようなスパイクの１つが、プロット４８０の点４８８において、指し示されている。
【００４５】
[0053]  プロット４７０は、点４８２におけるＶｔａｎｋ２２０のゼロ交差を示すように指し示される。点４８２は、点４８４におけるおおよそ１０４オーム、即ち１０ｋΩの高いＺｅｑ値と一致する。これは、位相ノイズを最小化しながら、ＭＯＳデバイス２０２の相互コンダクタンスを防止する。以前に注記したように、ゼロ交差は、発振器（たとえば、ＶＣＯ４００）が、位相ノイズに最も敏感である点のことである。Ｖｔａｎｋのゼロ交差の近辺での位相ノイズの増加は、発振器周波数に悪影響を与え、それゆえ、Ｑファクターおよびスペクトル純度に悪影響を与え得る。従って、ゼロ交差の近辺で、位相ノイズは最小に保たれるべきである。これは、指し示されるように、ゼロ交差において高いＺｅｑを維持することによって実現され得る。追加的に、Ｖｇｓを、サブしきい値領域に維持することはまた、破線４８６によって近似されるような、比較的高い平均等価インピーダンス（Ｚｅｑ）の結果となる。
【００４６】
[0054]  図５Ａは、図２の発振器の、別の実施形態の回路図である。指し示されたように、ＤＣＯ５００は、発振器２００（図２）の部分と類似し得る。ＤＣＯ５００は、図２中のようなＭＯＳデバイス２０４を有し得るが、Ｖｇ＿ｂｉａｓ２２２２と帯域制御１４０（図１）は、等しく（Ｖｇ＿ｂｉａｓ２＝帯域＿制御）あり得、よって、帯域制御５１０とラベル付けされた単一の電圧源に統合される。ある実施形態において、ＭＯＳデバイス２０４の各々のゲートおよびドレインは、帯域制御５１０から、等価の電圧源を受けるために、同一の入力に結合され得る。これは、追加のオプションを提供し得、物理的な発振器回路設計の大いなる単純化を提供し得る。ある実施形態において、ＤＣＯ５００は、発振器２００と同様である。
【００４７】
[0055]  １つの実施形態において、ＤＣＯ５００は、集合的に「Ｖｔａｎｋ５２０」と呼ばれる、出力Ｖｔａｎｋ３５２０ａおよびＶｔａｎｋ５２０ｂを提供するように構成され得る。Ｖｔａｎｋ５２０は、デジタルクロック信号または同様のＤＣＯ５００出力であり得る。
【００４８】
[0056]  図５Ｂは、図５Ａの発振回路の、ある期間にわたる電圧、電流、およびインピーダンス値の４つのプロット図の比較である。プロット５５０は、ピコ秒（ｐｓ）での時間（ｔ）の関数として、ＤＣＯ５００において実装されたＭＯＳデバイス（たとえば、ＭＯＳデバイス２０４）の、ボルト（Ｖ）でのＶｇｓを描写する。プロット５５０は、垂直（ｙ）軸上での電圧、対水平（ｘ）軸上での時間（ｔ）を描写する。
【００４９】
[0057]  プロット５５０は、ピコ秒（ｐｓ）での時間（ｔ）の関数として、ＤＣＯ５００において実装されたＭＯＳデバイス（たとえば、ＭＯＳデバイス２０４）の、ボルト（Ｖ）でのＶｇｓを描写する。プロット５５０は、垂直（ｙ）軸上での電圧、対水平（ｘ）軸上での時間（ｔ）を描写する。
【００５０】
[0058]  プロット５６０は、時間の関数として、マイクロアンペア（μＡ）での、ドレインからソースへの電流（Ｉｄｓ）を描写する。プロット４６０は、ｙ軸上での電流、対ｘ軸上での時間（ｔ）を描写する。
【００５１】
[0059]  プロット５７０は、時間（ｔ）の関数として、ＤＣＯ５００をバイアスするために使用されるＭＯＳデバイス（たとえば、ＭＯＳデバイス２０４）の内の１つの等価インピーダンス（Ｚｅｑ）を描写する。プロット５７０は、ｙ軸上での、ＭＯＳデバイス２０４のオーム（Ω）でのインピーダンス（Ｚｅｑ）、対ｘ軸上での時間を指し示す。
【００５２】
[0060]  プロット５８０は、時間（ｔ）の関数として、本明細書において、「Ｖｔａｎｋ」と呼ばれる、ＤＣＯ５００の電圧出力pfの変動を描写する。Ｖｔａｎｋは、Ｖｔａｎｋ２２０（図２）と同様であり得るが、ＤＣＯ出力は、ＶＣＯ出力に対して反対であり得る。プロット５８０は、ｙ軸上でのＶｔａｎｋ、対ｘ軸上での時間（ｔ）を描写する。
【００５３】
[0061]  図５Ｂは、同一時間スケールでの４つのプロット図５５０、５６０、５７０、５８０の各々を指し示し、ここで、Ｖｇ＿ｂｉａｓ２２２２（図２）は、帯域制御１４０（図２）に等しい。一般に、図５Ｂは、ＤＣＯ５００（図５Ａ）出力から取られた発振器電圧を、時間の関数として描写する。
【００５４】
[0062]  １つの実施形態において、帯域制御５１０は、ＭＯＳデバイス２０４のＶｇｓが、Ｖｔｈより低く維持されるべく設定され得る。プロット５５０によって説明された実施形態において、実現された最大Ｖｇｓは、指し示されるように、おおよそ０．２４Ｖ、即ち２４０ミリボルト（ｍＶ）である。例えば、ＭＯＳデバイス２０２のＶｔｈは、２５０ｍＶであり得、それゆえ、ソース−ドレイン（Ｉｄｓ）電流経路は、決してフルには開かれず、最小の電流のみを許容する。これは、Ｉｄｓの並列プロット４６０によって、時間の関数として描写される。電流（Ｉｄｓ）は、同一のＭＯＳデバイス２０４のＶｇｓに従って、ある期間にわたって、ＭＯＳデバイス２０４のドレインからソースに流れる電流（たとえば、相互コンダクタンス）である。Ｉｄｓは、おおよそ＋３．５μＡの、正の値（たとえば、ドレインからソース）から、おおよそ−３μＡの値に変動する。図４Ｂと同様に、Ｉｄｓ電流は、ＶｇｓがＶｔｈより低いままであるので、μＡでの非常に小さいままであり、相互コンダクタンスを最小化し、高いインピーダンスを維持する。一般に、Ｉｄｓは、時間的に、Ｖｇｓの後に遅延する。遅滞は、ＤＣＯ５００出力周波数により変動し得るが、電流Ｉｄｓの時間遅滞はまた、ＭＯＳデバイス２０４のＩｄｓが、点５６２において反転するときに、（プロット５７０で指し示された）等価インピーダンスＺｅｑにおける様々なスパイクを発生し得る。よって、点５６２は、点５６２においてＩｄｓが反転するときの、点５８８におけるＺｅｑでのスパイクに対応する。これは、図４Ｂおよびプロット４８０に指し示されたものと同様の現象であり得る。
【００５５】
[0063]  プロット５８０は、点５８２におけるＶｔａｎｋ５２０のゼロ交差を示すように指し示される。点５８２は、プロット５７０上の点５８４におけるおおよそ１０５オーム、即ち１００ｋΩのＺｅｑ値と一致する。この高いインピーダンスは、位相ノイズまたはジッターを最小化しながら、ＭＯＳデバイス２０４の相互コンダクタンスを防止する。以前に注記したように、ゼロ交差は、デジタル的に制御された発振器（たとえば、５００）が、ジッターに最も敏感である点のことである。Ｖｔａｎｋ５２０のゼロ交差の近辺でのジッターの増加は、ＤＣＯ５００の周波数、正確度、精度に悪影響を与え得る。従って、ゼロ交差の近辺で、ジッターは最小に保たれるべきである。これは、指し示されるように、ゼロ交差において高いＺｅｑを維持することによって実現され得る。追加的に、Ｖｇｓを、サブしきい値領域に維持することはまた、破線５８６によって近似されるような、比較的高い平均等価インピーダンス（Ｚｅｑ）の結果となる。
【００５６】
[0064]  粗いキャパシタＣ３１１４、Ｃ４１１６の内の１つが、ＤＣＯ５００中にスイッチされたとき、ＭＯＳデバイス２０４における電圧スイングは、このノードにおいて非常に低い。長い／狭いＮＭＯＳバイアスは、プロット５７０によって示される高いインピーダンスを提供する。他の粗いキャパシタ（Ｃ３１１４、Ｃ４１１６）が、ＤＣＯ５００からスイッチされるとき、電圧スイングは、ハイに駆動し、プロット３００（図３）に指し示されるように、ＭＯＳデバイス２０４が、中くらいの反転（サブしきい値）から、弱い反転（深いサブしきい値）に、移動することを可能にする。深いサブしきい値領域はまた、「オフ」状態を発生し得、電流の流れ（Ｉｄｓ）を除去し、再び、所望の高インピーダンス（Ｚｅｑ）を提供する。
【００５７】
[0065]  開示された実施形態の上記説明は、いかなる当業者もが、本開示の製造または使用を可能とするように提供されている。これらの実施形態への様々な修正は当業者に容易に明らかになり、本明細書で説明されている包括的な原則は、本開示の精神もしくは範囲から逸脱することなく他の実施形態に適用され得る。よって、本明細書で提示されている説明および図面は、本開示の目下好まれている実装を提示しており、それゆえ、本開示によって広く熟考される主題の代表的なものであることが、理解されるものである。本開示の範囲は、当業者にとって明らかになり得る他の実施形態を十分に包含し、従って、本開示の範囲は、添付の請求項以外の何物によっても限定されないことが、さらに理解される。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【国際調査報告】
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