(57)【要約】  電流を生成するように構成された電流源と、電流がスイッチング電流源回路を介して第1のバイアスノードに流れることを可能にするように電流源および第1のバイアスノードに結合されたスイッチング電流源回路と、位相検出器からの第1の制御信号を受信するように構成された第1のバイアス回路であって、第1のバイアス回路が、第1の制御信号に応答してスイッチング電流源回路を通って流れる電流をミラーリングするように構成された、第1のバイアス回路と、出力ノードおよび第2のバイアスノードにおいて第1のバイアス回路に結合された第2のバイアス回路であって、第2のバイアス回路が、位相検出器からの第2の制御信号を受信するように構成された、第2のバイアス回路と、出力ノードからのフィードバック信号を受信し、第2のバイアスノードを制御するために出力電流を生成するように構成されたトランスコンダクタンス増幅器とを含む装置。
2018509795.tif 000002
【特許請求の範囲】
【請求項１】
電流を生成するように構成された電流源と、
前記電流がスイッチング電流源回路を介して第1のバイアスノードに流れることを可能にするように前記電流源および前記第1のバイアスノードに結合された前記スイッチング電流源回路と、
位相検出器からの第1の制御信号を受信するように構成された第1のバイアス回路であって、前記第1のバイアス回路が、前記第1の制御信号に応答して前記スイッチング電流源回路を通って流れる前記電流をミラーリングするように構成された、第1のバイアス回路と、
出力ノードおよび第2のバイアスノードにおいて前記第1のバイアス回路に結合された第2のバイアス回路であって、前記第2のバイアス回路が、前記位相検出器からの第2の制御信号を受信するように構成された、第2のバイアス回路と、
前記出力ノードからのフィードバック信号を受信し、前記第2のバイアスノードを制御するために出力電流を生成するように構成されたトランスコンダクタンス増幅器と
を備える装置。
【請求項２】
前記装置が位相ロックループのチャージポンプである、請求項1に記載の装置。
【請求項３】
前記第1の制御信号が、前記出力ノードから前記電流を引き出すためのダウン信号である、請求項1に記載の装置。
【請求項４】
前記第2の制御信号が、前記出力ノードに前記電流をポンピングするための相補アップ信号である、請求項1に記載の装置。
【請求項５】
前記スイッチング電流源回路が、前記第1のバイアスノードに結合されたゲート端子と、前記電流源および前記ゲート端子に結合されたドレイン端子と、接地電圧に結合されたソース端子とを有して構成された第1のトランジスタを備える、請求項1に記載の装置。
【請求項６】
前記第1のトランジスタの前記ゲート端子および前記接地電圧に結合された第1のキャパシタをさらに備える、請求項5に記載の装置。
【請求項７】
前記第1のバイアス回路が、第2のトランジスタと第3のトランジスタとを備え、前記第2および第3のトランジスタが、nチャネル金属酸化物半導体電界効果トランジスタ(MOSFET)を用いて構成された、請求項6に記載の装置。
【請求項８】
前記第2のトランジスタが、前記出力ノードに結合されたドレイン端子と、前記第1のバイアスノードに結合されたゲート端子とを有して構成された、請求項7に記載の装置。
【請求項９】
前記第3のトランジスタが、前記第1の制御信号を受信するゲート端子と、前記第2のトランジスタのソース端子に結合されたドレイン端子と、前記接地電圧に結合されたソース端子とを有して構成された、請求項8に記載の装置。
【請求項１０】
前記第2のバイアス回路が、第4のトランジスタと第5のトランジスタとを備え、前記第4および第5のトランジスタが、pチャネルMOSFETで構成された、請求項9に記載の装置。
【請求項１１】
前記第4のトランジスタが、前記第2のバイアスノードに結合されたゲート端子と、前記出力ノードに結合されたドレイン端子とを有して構成された、請求項10に記載の装置。
【請求項１２】
前記第5のトランジスタが、前記第2の制御信号を受信するゲート端子と、前記第4のトランジスタのソース端子に結合されたドレイン端子と、電源電圧に結合されたソース端子とを有して構成された、請求項11に記載の装置。
【請求項１３】
前記第2のバイアスノードと前記電源電圧とに結合された第2のキャパシタをさらに備える、請求項12に記載の装置。
【請求項１４】
電流を生成するように構成された電流源と、
前記電流がスイッチング電流源回路を介して第1のバイアスノードに流れることを可能にするように前記電流源および前記第1のバイアスノードに結合された前記スイッチング電流源回路と、
位相検出器からの第1の制御信号を受信するように構成された第1のバイアス回路であって、前記第1のバイアス回路が、前記第1の制御信号に応答して前記スイッチング電流源回路を通って流れる前記電流をミラーリングするように構成された、第1のバイアス回路と、
出力ノードおよび第2のバイアスノードにおいて前記第1のバイアス回路に結合された第2のバイアス回路であって、前記第2のバイアス回路が、前記位相検出器からの第2の制御信号を受信するように構成された、第2のバイアス回路と、
正入力端子、負入力端子、および出力端子を有する単位利得バッファであって、前記正入力端子が、入力信号を受信するように構成され、前記負入力端子が前記出力端子に結合された、単位利得バッファと
を備え、
前記出力端子が、前記出力ノードと、前記第1のバイアス回路と、前記第2のバイアス回路とに結合された、装置。
【請求項１５】
前記第1のバイアス回路が、第2のトランジスタと第3のトランジスタとを備え、前記第2および第3のトランジスタが、nチャネルMOSFETを用いて構成された、請求項14に記載の装置。
【請求項１６】
前記単位利得バッファの前記出力端子が、前記第2のトランジスタのソース端子と、前記第3のトランジスタのドレイン端子とに結合された、請求項15に記載の装置。
【請求項１７】
前記第2のバイアス回路が、第4のトランジスタと第5のトランジスタとを備え、前記第4および第5のトランジスタが、pチャネルMOSFETで構成された、請求項14に記載の装置。
【請求項１８】
前記単位利得バッファの前記出力端子が、前記第4のトランジスタのソース端子と、前記第5のトランジスタのドレイン端子とに結合された、請求項17に記載の装置。
【請求項１９】
基準信号および分周器出力信号を受信し、制御信号および相補制御信号を出力するように構成された位相検出器と、
チャージポンプであって、
電流を生成するように構成された電流源と、
前記電流がスイッチング電流源回路を介して第1のバイアスノードに流れることを可能にするように前記電流源および前記第1のバイアスノードに結合された前記スイッチング電流源回路と、
位相検出器からの第1の制御信号を受信するように構成された第1のバイアス回路であって、前記第1のバイアス回路が、前記第1の制御信号に応答して前記スイッチング電流源回路を通って流れる前記電流をミラーリングするように構成された、第1のバイアス回路と、
出力ノードおよび第2のバイアスノードにおいて前記第1のバイアス回路に結合された第2のバイアス回路であって、前記第2のバイアス回路が、前記位相検出器からの第2の制御信号を受信するように構成された、第2のバイアス回路と、
前記出力ノードからのフィードバック信号を受信し、前記第2のバイアスノードを制御するために出力電流を生成するように構成されたトランスコンダクタンス増幅器と
を備える、チャージポンプと、
電流パルス列信号を受信し、制御電圧を出力するように構成されたローパスフィルタと、
前記制御電圧を受信し、対応する周波数信号を出力するように構成された電圧制御発振器と、
前記対応する周波数信号を受信し、前記位相検出器へのフィードバックのための前記分周器出力信号を出力するように構成された分周器と
を備える、位相ロックループ。
【請求項２０】
前記第1のバイアス回路がDNバイアス回路であり、前記第2のバイアス回路がUPバイアス回路である、請求項19に記載の位相ロックループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体としてチャージポンプに関し、より具体的には、位相ロックループのための自己バイアスチャージポンプに関する。
【背景技術】
【０００２】
位相ロックループ(PLL)は、位相が入力信号の位相に関連する出力信号を生成する制御システムである。PLLは、ラジオ、電気通信、コンピュータ、および他の電子用途において広く使用される。それらは、信号を復調するため、ノイズの多い通信チャネルから信号を回復するため、入力周波数の倍数における安定した周波数を生成するため、または、マイクロプロセッサなどのデジタル論理回路において正確に計時されたクロックパルスを分配するために使用され得る。
【０００３】
PLLは、位相検出器と、チャージポンプと、ループフィルタと、電圧制御発振器(VCO)と、分周器とを含むことができる。VCOは、出力信号を生成する。位相検出器は、入力信号を受信し、VCO生成出力信号の位相を入力信号の位相と比較し、マッチングされた位相を保つようにVCOを調整する。位相検出器の出力は、チャージポンプを周期的にオンおよびオフにするためにチャージポンプにUP信号およびDN信号を送ることによってループフィルタの内外に電流をポンプする電流源としても機能する。チャージポンプにおけるUP/DN電流マッチングは、ノイズとスパーとを低減するために重要であるので、チャージポンプは、UP回路およびDN回路の各々のためのレプリカバイアスブランチを使用する。しかしながら、レプリカバイアスブランチは、チャージポンプに追加のノイズを加える。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、レプリカバイアスブランチを除去し、オフ状態の間にUP/DN電流を較正するためにメインブランチを使用することを提供する。
【課題を解決するための手段】
【０００５】
一実施形態では、装置が開示される。装置は、電流を生成するように構成された電流源と、電流がスイッチング電流源回路を介して第1のバイアスノードに流れることを可能にするように電流源および第1のバイアスノードに結合されたスイッチング電流源回路と、位相検出器からの第1の制御信号を受信するように構成された第1のバイアス回路であって、第1のバイアス回路が、第1の制御信号に応答してスイッチング電流源回路を通って流れる電流をミラーリングするように構成された、第1のバイアス回路と、出力ノードおよび第2のバイアスノードにおいて第1のバイアス回路に結合された第2のバイアス回路であって、第2のバイアス回路が、位相検出器からの第2の制御信号を受信するように構成された、第2のバイアス回路と、出力ノードからのフィードバック信号を受信し、第2のバイアスノードを制御するために出力電流を生成するように構成されたトランスコンダクタンス増幅器とを含む。
【０００６】
別の実施形態では、装置が開示される。装置は、電流を生成するように構成された電流源と、電流がスイッチング電流源回路を介して第1のバイアスノードに流れることを可能にするように電流源および第1のバイアスノードに結合されたスイッチング電流源回路と、位相検出器からの第1の制御信号を受信するように構成された第1のバイアス回路であって、第1のバイアス回路が、第1の制御信号に応答してスイッチング電流源回路を通って流れる電流をミラーリングするように構成された、第1のバイアス回路と、出力ノードおよび第2のバイアスノードにおいて第1のバイアス回路に結合された第2のバイアス回路であって、第2のバイアス回路が、位相検出器からの第2の制御信号を受信するように構成された、第2のバイアス回路と、正入力端子、負入力端子、および出力端子を有する単位利得バッファであって、正入力端子が、入力信号を受信するように構成され、負入力端子が出力端子に結合された、単位利得バッファとを含み、出力端子は、出力ノードと、第1のバイアス回路と、第2のバイアス回路とに結合される。
【０００７】
別の実施形態では、位相ロックループが開示される。位相ロックループは、基準信号および分周器出力信号を受信し、制御信号および相補制御信号を出力するように構成された位相検出器と、チャージポンプであって、電流を生成するように構成された電流源と、電流がスイッチング電流源回路を介して第1のバイアスノードに流れることを可能にするように電流源および第1のバイアスノードに結合されたスイッチング電流源回路と、位相検出器からの第1の制御信号を受信するように構成された第1のバイアス回路であって、第1のバイアス回路が、第1の制御信号に応答してスイッチング電流源回路を通って流れる電流をミラーリングするように構成された、第1のバイアス回路と、出力ノードおよび第2のバイアスノードにおいて第1のバイアス回路に結合された第2のバイアス回路であって、第2のバイアス回路が、位相検出器からの第2の制御信号を受信するように構成された、第2のバイアス回路と、出力ノードからのフィードバック信号を受信し、第2のバイアスノードを制御するために出力電流を生成するように構成されたトランスコンダクタンス増幅器とを備える、チャージポンプと、電流パルス列信号を受信し、制御電圧を出力するように構成されたローパスフィルタと、制御電圧を受信し、対応する周波数信号を出力するように構成された電圧制御発振器と、対応する周波数信号を受信し、位相検出器へのフィードバックのための分周器出力信号を出力するように構成された分周器とを含む。
【０００８】
本開示の他の特徴および利点は、本発明の態様を例として示す本明細書本文から明らかになるであろう。
【０００９】
本開示の詳細は、その構造と動作の両方に関して、同様の参照番号が同様の部分を指す添付のさらなる図面の検討によって部分的に収集され得る。
【図面の簡単な説明】
【００１０】
【図１】位相ロックループ(PLL)のブロック図である。
【図２】図1に示すチャージポンプの一実施形態であるチャージポンプの概略図である。
【図３】本開示の一実施形態によるチャージポンプの異なる構成のタイミング図である。
【図４】本開示の一実施形態によるループ利得を使用してレプリカブランチが除去され、UP/DN電流がマッチングされて構成されたチャージポンプの概略図である。
【図５Ａ】本開示の一実施形態による主モードに構成されたチャージポンプの概略図である。
【図５Ｂ】本開示の別の実施形態によるUP/DN電流較正モードに構成されたチャージポンプの概略図である。
【図５Ｃ】本開示の別の実施形態による、オフ状態の間にメインブランチを使用する電流較正モードに構成されたチャージポンプの概略図である。
【発明を実施するための形態】
【００１１】
本明細書で説明する特定の実施形態は、レプリカバイアスブランチを除去し、オフ状態の間にUP/DN電流を較正するためにメインブランチを使用することを提供する。チャージポンプは、PLLがロックされたとき、小さい位相誤差のため非常に短い時間期間の間オンにされるので、残りの時間は、電流を較正するためにメインブランチによって使用され得る。メインブランチは、電流較正のために使用されるので、レプリカブランチとメインブランチとの間にマッチングの問題は存在しない。電流マッチングは、ループ利得によってのみ決定される。さらに、電流を較正するためのメインブランチの使用は、メインブランチの低周波ノイズの減少をもたらし、より小さいサイズのトランジスタの使用を可能にする。以下に述べる詳細な説明は、本開示の例示的な設計の説明として意図されており、本開示が実施され得る唯一の設計を表すことを意図するものではない。「例示的」という用語は、本明細書では、「例、事例、または例示として役立つ」ことを意味するために使用される。「例示的」として本明細書において説明されるいずれの設計も、必ずしも他の設計よりも好ましいか、または有利であると解釈されるべきではない。詳細な説明は、本開示の例示的な設計の完全な理解を提供する目的のための特定の詳細を含む。本明細書で説明される例示的な設計は、これらの特定の詳細なしで実施され得ることが、当業者には明らかであろう。場合によっては、本明細書に提示される例示的な設計の新規性を曖昧にすることを回避するために、よく知られている構造およびデバイスがブロック図の形態で示されている。
【００１２】
図1は、位相検出器110と、チャージポンプ120と、ループフィルタ130と、VCO140と、分周器150と、デルタシグマ変調器(DSM)160とを含む位相ロックループ(PLL)100のブロック図である。VCO140は、出力信号を生成する。位相検出器110は、その第1の入力リードにおいて、水晶発振器などのソースから基準クロック信号(fref)を受信する。位相検出器110は、その第2の入力リードにおいて、分周器出力信号(fv)も受信する。これらの信号を使用して、位相検出器110は、比較し、マッチングされた位相を保つようにVCO140を調整する。位相検出器110は、さらに、アップチャージポンプ制御信号(UP)とダウンチャージポンプ制御信号(DN)とを生成する。UP信号およびDN信号は、チャージポンプ120に供給される。したがって、位相検出器110の出力は、チャージポンプを周期的にオンおよびオフにすることによって、チャージポンプ120を使用してループフィルタ130の内外に電流をポンプする電流源として機能する。分周器150は、シングルビットVCO出力信号(fvco)を、DSM160によって生成されたマルチビットデジタル除数値で除算し、結果として生じる分周されたシングルビットフィードバック信号(fv)を位相検出器110の第2の入力リードに出力する。
【００１３】
図2は、図1のチャージポンプ120の一実施形態であるチャージポンプ200の概略図である。図2では、チャージポンプ200は、DN電流ミラー回路240と、UP電流ミラー回路210と、DNレプリカバイアス回路260と、UPレプリカバイアス回路230と、DN電流源228と、UP電流源258とを含む。チャージポンプ出力ノード270は、電流パルス信号ICPを出力する。一般に、電流ミラーは、別の能動デバイス内に電流を複製することによって、ある能動デバイス内の電流のコピーを生成するように機能する回路ブロックである。電流ミラーの重要な特徴は、負荷状態にかかわらず出力電流を一定に保つのに役立つ比較的高い出力抵抗である。電流ミラーの別の特徴は、駆動状態にかかわらず入力電流を一定に保つのに役立つ比較的低い入力抵抗である。
【００１４】
DN電流ミラー回路240は、DNバイアス回路242と、DNスイッチング電流回路244と、キャパシタ246とを含む。DNバイアス回路242は、nチャネルミラートランジスタ250とnチャネルスイッチトランジスタ252とをさらに含む。ミラートランジスタ250のゲート端子は、DNバイアスノード256に結合される。スイッチトランジスタ252のゲート端子は、DN信号によって制御される。ミラートランジスタ250およびDNスイッチング電流回路244のミラートランジスタ254は、電流ミラーを形成する。スイッチトランジスタ252がオンにされたとき、供給ノード272から電流源228を通り、DNスイッチング電流回路244を通って流れる電流は、DNバイアス回路242にミラーリングされ、電流IDNが、出力ノード270からDNバイアス回路242を通って接地ノード274に流れる。
【００１５】
DNレプリカバイアス回路260は、第1のnチャネルトランジスタ262と第2のnチャネルトランジスタ264とをさらに含む。トランジスタ262、264は、それらの幾何学的形状およびレイアウトがNDバイアス回路242のトランジスタと実質的に同一であるので、レプリカバイアス回路を形成する。したがって、第1のトランジスタ262は、ミラートランジスタ250と同一の幅寸法および長さ寸法を有し、第2のトランジスタ(またはスイッチトランジスタ)264は、スイッチトランジスタ252と同一の幅寸法および長さ寸法を有する。第1のトランジスタ262のゲート端子は、電流ミラー回路240のバイアスノード256に結合される。第2のトランジスタ264のゲート端子は、信号DNと相補的な信号である信号DNBによって制御される。信号DNBがハイにアサートされ、バイアスノード256における電圧が第1のトランジスタ262をオンにするのに十分であるとき、レプリカ電流266が、供給ノード272から、第1のトランジスタ262を通り、第2のトランジスタ264を通り、接地ノード274に流れる。
【００１６】
UP電流ミラー回路210は、UPバイアス回路212と、UPスイッチング電流回路214と、キャパシタ216とを含む。UPバイアス回路212は、pチャネルミラートランジスタ222と、pチャネルスイッチトランジスタ220とをさらに含む。ミラートランジスタ222のゲート端子は、UPバイアスノード226に結合される。スイッチトランジスタ220のゲート端子は、UP信号の反転バージョンであるUPB信号によって制御される。UPスイッチング電流回路214は、pチャネルミラートランジスタ224をさらに含む。ミラートランジスタ224のゲート端子は、バイアスノード226に結合される。ミラートランジスタ222、224は、電流ミラーを形成する。スイッチトランジスタ220がオンにされたとき、供給ノード272からUPスイッチング電流回路214を通って流れる電流は、UPバイアス回路212にミラーリングされ、電流IUPが、供給ノード272からUPバイアス回路212を通ってチャージポンプ出力ノード270に流れ込む。
【００１７】
UPレプリカバイアス回路230は、第1のpチャネルトランジスタ234と第2のpチャネルトランジスタ232とをさらに含む。第1のトランジスタ234と第2のトランジスタ232は、それらの幾何学的形状およびレイアウトがUPバイアス回路212のトランジスタと実質的に同一であるので、レプリカバイアス回路を形成する。したがって、第1のトランジスタ234は、ミラートランジスタ222と同一の幅寸法および長さ寸法を有し、第2のトランジスタ(またはスイッチトランジスタ)232は、スイッチトランジスタ220と同一の幅寸法および長さ寸法を有する。第1のトランジスタ234のソース端子は、第2のトランジスタ232のドレイン端子に結合され、第1のトランジスタ234のドレイン端子は、接地ノード274に結合される。第1のトランジスタ234のゲート端子は、電流ミラー回路210のバイアスノード226に結合される。第2のトランジスタ232のソース端子は、供給ノード272に結合される。第2のトランジスタ232のゲート端子は、UP信号によって制御される。UP信号がハイデジタル論理レベルからローデジタル論理レベルに遷移し、バイアスノード226における電圧が第1のトランジスタ234をオンにするのに十分に低いとき、レプリカ電流236が、供給ノード272から、第2のトランジスタ232を通り、第1のトランジスタ234を通って接地ノード274に流れる。図2は、DN電流ミラー回路240およびDNレプリカバイアス回路260内のすべてのトランジスタをnチャネル金属酸化物半導体電界効果トランジスタ(MOSFET)として示し、UP電流ミラー回路210およびUPレプリカバイアス回路230内のすべてのトランジスタをpチャネルMOSFETとして示しているが、回路210、230、240、260は、nチャネルMOSFETおよびpチャネルMOSFETまたは他のタイプのトランジスタの任意の組合せを用いて構成され得る。
【００１８】
動作中、DN信号がハイになるとき、電流IDNは、DNバイアス回路242を通って流れるようにされる。電流IDNの大きさは、電流源228を通って流れる電流によって設定される。電流がDN電流ミラー回路240を通って流れるとき、DNバイアスノード256において摂動が存在し、電流がDN電流ミラー回路240を通って流れるのを止めたとき、他の摂動が存在する。DNレプリカバイアス回路260のトランジスタがDNバイアス回路242内の対応するトランジスタのレプリカである、DN電流ミラー回路240を逆に切り替えるDNレプリカバイアス回路260を設けることによって、DN電流ミラー回路240をオンにすることによって生じる電圧擾乱は、DNレプリカバイアス回路260がオフにされたとき、反対の電圧擾乱によって相殺される。同様に、UPレプリカバイアス回路230は、UP電流ミラー回路210を切り替えることによって生じるUPバイアスノード226における電圧擾乱を打ち消す傾向がある。したがって、レプリカバイアス回路260、230は、バイアスノード256、226におけるこれらの電圧擾乱の影響を低減するために設けられる。しかしながら、レプリカバイアスブランチは、チャージポンプにおいて追加のノイズを加える。
【００１９】
したがって、いくつかの実施形態では、レプリカバイアスブランチは、除去されてもよく、メインブランチは、UP/DN電流を較正するために使用される。チャージポンプは、PLLがロックされたとき、小さい位相誤差のため非常に短い時間期間の間オンにされるので、残りの時間は、電流を較正するためにメインブランチによって使用され得る。メインブランチは、電流較正のために使用されるので、レプリカブランチとメインブランチとの間にマッチングの問題は存在しない。電流マッチングは、ループ利得によってのみ決定される。さらに、電流を較正するためのメインブランチの使用は、メインブランチの低周波ノイズの減少をもたらし、より小さいサイズのトランジスタの使用を可能にする。
【００２０】
図3は、本開示の一実施形態によるチャージポンプの異なる構成に関するタイミング図300である。図3のタイミング図300は、UP/DN信号310がハイデジタル論理レベルからローデジタル論理レベルに遷移するとき、メインブランチを使用してチャージポンプを主モードに構成するためにΦ1信号320がアサートされる。UP/DN信号310がハイデジタル論理レベルにあり、Φ1信号320がアサートされていないとき、チャージポンプは、IUP/DN較正ブランチを使用してUP/DN電流較正モード(330参照)に構成される。さらに、チャージポンプが主モードまたはUP/DN電流較正モードにないとき、チャージポンプは、Φ2信号340によって示されるようにオフモードに置かれる。上記のように、チャージポンプは、UP/DN電流をさらに較正するために、(Φ2信号がアサートされた)このオフモードの間にメインブランチを使用することができる。
【００２１】
図4は、本開示の一実施形態による、レプリカブランチ(図2に示す)を除去し、ループ利得を使用してUP/DN電流をマッチングして構成されたチャージポンプ400の概略図である。様々な実施形態では、チャージポンプ400は、Vtune信号を使用する較正ループを有する動的較正回路に構成される。この構成では、電流マッチングは、ループ利得によってのみ決定される。さらに、電流を動的に較正することは、改善されたPLL基準スパーと、低減した帯域内チャージポンプノイズとを提供する。
【００２２】
図4において、図2に示すUPスイッチング電流回路214、UP電流源258、UPレプリカバイアス回路230、およびDNレプリカバイアス回路260は、除去される。したがって、図4の図示の実施形態では、演算トランスコンダクタンス増幅器(OTA)410は、UPバイアスノード226における電流を較正するために使用される。さらに、スイッチ450、452、420、426、428、430、キャパシタ422、および単位利得バッファ440が、OTA410に入力されるフィードバック信号Vtuneおよびfbを構成するために使用される。単位利得バッファ440は、入力として同調電圧(Vtune)を有する単位利得電圧フォロワとして構成される。スイッチ450、452は、それぞれ、UPB信号およびDNB信号によって制御される。スイッチ420、426は、それぞれ、2つの相補信号Φ1および
【００２３】
【数１】
2018509795.tif 000003
【００２４】
によって制御される。上述したように、UP/DN信号310がハイデジタル論理レベルからローデジタル論理レベルに遷移するとき、Φ1信号がアサートされる。スイッチ430、428は、2つの相補信号Φ2および
【００２５】
【数２】
2018509795.tif 000004
【００２６】
によって制御される。図3のタイミング図に示すように、チャージポンプが主モード(Φ1信号がアサートされる)でもUP/DN電流較正モードでもないとき、オフモードの間にUP/DN電流をさらに較正するためにΦ2信号がアサートされる。
【００２７】
図5Aは、本開示の一実施形態による、主モードに構成されたチャージポンプ500の概略図である。図4から、チャージポンプは、Φ1信号(および
【００２８】
【数３】
2018509795.tif 000005
【００２９】
信号)をアサートし、Φ2信号(および
【００３０】
【数４】
2018509795.tif 000006
【００３１】
信号)をデアサートすることによってこのモードに構成される。すなわち、スイッチ420および428は、閉じられ、スイッチ426および430は、開かれる。スイッチ450および452も開かれる。したがって、このモードでは、チャージポンプ500は、それぞれ、スイッチトランジスタ220および252において受信されたUPB信号およびDN信号を使用して電流IUPおよびIDNを制御することによって、出力ノード270において電流を出力する。
【００３２】
図5Bは、別の実施形態による、UP/DN電流較正モードに構成されたチャージポンプ520の概略図である。図4から、チャージポンプは、Φ1信号とΦ2信号の両方をデアサートすること(および、
【００３３】
【数５】
2018509795.tif 000007
【００３４】
信号と
【００３５】
【数６】
2018509795.tif 000008
【００３６】
信号の両方をアサートすること)によってこのモードに構成される。すなわち、スイッチ420および430は、開かれ、スイッチ426および428は、閉じられる。スイッチ450および452も開かれる。したがって、このモードでは、チャージポンプ520は、ノード270における出力電流のフィードバックを用いてOTA410を使用してUP/DN電流とUPバイアスノード226とを較正するように構成される。
【００３７】
図5Cは、本開示の別の実施形態による、オフ状態の間にメインブランチを使用する電流較正モードに構成されるチャージポンプ530の概略図である。図4から、チャージポンプは、Φ2信号(および
【００３８】
【数７】
2018509795.tif 000009
【００３９】
信号)をアサートし、Φ1信号(および
【００４０】
【数８】
2018509795.tif 000010
【００４１】
信号)をデアサートすることによってこのモードに構成される。すなわち、スイッチ420および428は、開かれ、スイッチ426および430は、閉じられる。スイッチ450および452も閉じられる。したがって、このモードでは、チャージポンプ530は、ミラートランジスタ222、250の漏れを補償するために、単位利得バッファ440を使用してUP/DN電流さらに較正するように構成される。
【００４２】
本開示のいくつかの実施形態について上記で説明したが、本開示の多くの変形が可能である。たとえば、上記で説明した例示的な実施形態は、トランジスタおよびキャパシタを用いてチャージポンプを構成するが、バッファ、演算増幅器、およびスイッチなどの他の要素が、チャージポンプを構成するために使用され得る。さらに、様々な実施形態の特徴は、上に記載されたものと異なる組合せで組み合わせることができる。さらに、明確かつ簡潔な説明のため、システムおよび方法の多くの説明は、単純化されている。多くの説明は、特定の規格の用語および構造を使用する。しかしながら、開示されたシステムおよび方法は、より広範に適用可能である。
【００４３】
当業者は、本明細書に開示された実施形態に関連して説明した様々な例示的なブロックおよびモジュールが様々な形態で実施され得ることを理解するであろう。いくつかのブロックおよびモジュールは、それらの機能性に関して上記に一般的に説明されている。どのようにしてそのような機能性が実装されるのかは、全体システムに課された設計制約に依存する。当業者は、記載された機能性を、各具体的な応用のために様々なやり方で実装できるが、そのような実装の判断は、本開示の範囲からの逸脱をもたらすと解釈されるべきでない。加えて、ブロック、モジュール、またはステップ内での機能のグループ分けは、記載を容易にするためである。特定の機能またはステップは、本開示から逸脱することなく、1つのモジュールまたはブロックから動かすことができる。
【００４４】
本明細書に開示された実施形態に関連して説明された様々な例示的な論理ブロック、ユニット、ステップ、構成要素、およびモジュールは、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、もしくは他のプログラマブル論理デバイス、ディスクリートゲート、もしくはトランジスタロジック、ディスクリートハードウェア構成要素、または、本明細書で説明した機能を実行するように設計されたそれらの任意の組合せ、などのプロセッサを用いて実装または実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替では、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサは、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアを伴う1つもしくは複数のマイクロプロセッサ、または、任意の他のそのような構成としても実装され得る。さらに、本明細書で説明する実施形態ならびに機能ブロックおよび機能モジュールを実装する回路は、様々なトランジスタタイプ、論理ファミリー、および設計方法論を使用して実現することができる。
【００４５】
開示された実施形態の上記の説明は、当業者が本開示で説明した発明を製作または使用することを可能にするために提供される。これらの実施形態に対する様々な変更は、当業者には容易に明らかであり、本明細書で説明した一般的な原理は、本開示の要旨または範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本明細書で提示した説明および図面は、本開示の現在好ましい実施形態を表し、したがって、本開示によって広く企図される主題の代表であることが理解されるべきである。本開示の範囲は、当業者に明らかとなり得る他の実施形態を完全に包含すること、および、本開示の範囲は、したがって、添付の特許請求の範囲以外のなにものによっても制限されないことがさらに理解されるべきである。
【符号の説明】
【００４６】
100  位相ロックループ(PLL)
110  位相検出器
120  チャージポンプ
130  ループフィルタ
140  VCO
150  分周器
160  デルタシグマ変調器(DSM)
210  チャージポンプ
210  UP電流ミラー回路
212  UPバイアス回路
214  UPスイッチング電流回路
216  キャパシタ
220  pチャネルスイッチトランジスタ
222  pチャネルミラートランジスタ
224  pチャネルミラートランジスタ
226  UPバイアスノード
228  DN電流源
230  UPレプリカバイアス回路
232  第2のpチャネルトランジスタ
234  第1のpチャネルトランジスタ
236  レプリカ電流
240  DN電流ミラー回路
242  DNバイアス回路
244  DNスイッチング電流回路
246  キャパシタ
250  nチャネルミラートランジスタ
252  nチャネルスイッチトランジスタ
254  ミラートランジスタ
256  DNバイアスノード
258  UP電流源
260  DNレプリカバイアス回路
262  第1のnチャネルトランジスタ
264  第2のnチャネルトランジスタ
266  レプリカ電流
270  チャージポンプ出力ノード
272  供給ノード
274  接地ノード
300  タイミング図
310  UP/DN信号
320  Φ1信号
340  Φ2信号
400  チャージポンプ
410  演算トランスコンダクタンス増幅器(OTA)
420  スイッチ
422  キャパシタ
426  スイッチ
428  スイッチ
430  スイッチ
440  単位利得バッファ
450  スイッチ
452  スイッチ
500  チャージポンプ
520  チャージポンプ
530  チャージポンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【国際調査報告】
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