(57)【要約】  ダイが、すでに作成されたパターン上に取り付けられ得る。その後で、基板内にダイを埋め込むように基板および他の金属層が設けられ得る。このことは、従来型ダイ埋込みプロセスで一般的な、ダイ配置のための基板内の空洞を形成する必要を回避する。その結果、ダイ埋込みプロセスが簡略化され得る。さらに、ダイ位置合せ不良が低減され、または解消され得る。
2018529235.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板内に埋め込まれた第１のダイと、
前記第１のダイに結合された第１のダイバンプと、
前記第１のダイバンプに結合された第１の接合部と、
前記第１の接合部に結合されたパターン形成された接点であって、前記第１のダイが前記第１のダイバンプおよび前記第１の接合部を通じて前記パターン形成された接点に電気的に結合される、パターン形成された接点と
を備え、
前記パターン形成された接点が前記基板の高さ以下である、半導体デバイス。
【請求項２】
第２のダイと、
前記第２のダイに結合された第２のダイバンプと、
前記第２のダイバンプに結合されるとともに前記パターン形成された接点に結合されている第２の接合部であって、前記第１のダイが前記第１のダイバンプ、前記第１の接合部、前記パターン形成された接点、第２の接合部、および前記第２のダイバンプを通じて前記第２のダイに電気的に結合される、第２の接合部と
をさらに備える請求項１に記載の半導体デバイス。
【請求項３】
前記第２のダイの少なくとも一部が前記基板の高さより上にある請求項２に記載の半導体デバイス。
【請求項４】
前記パターン形成された接点、前記第１のダイバンプ、および前記第１の接合部の周りに少なくとも部分的に配設されたアンダーフィル
をさらに備える請求項１に記載の半導体デバイス。
【請求項５】
前記基板の第１の表面の第１の導電層と、
前記基板の第２の表面の第２の導電層と
をさらに備え、
前記パターン形成された接点が前記第２の導電層と同一平面上にある請求項１に記載の半導体デバイス。
【請求項６】
前記第１の導電層を前記第２の導電層に電気的に結合する、前記基板内のビアをさらに備える請求項５に記載の半導体デバイス。
【請求項７】
前記半導体デバイスが、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、および自動車両内のデバイスからなるグループから選択されたデバイス内に組み込まれる請求項１に記載の半導体デバイス。
【請求項８】
半導体デバイスを形成する方法であって、
第１のダイを形成するステップと、
第１のダイバンプを形成し、前記第１のダイバンプを前記第１のダイに結合するステップと、
第１の接合部を形成し、前記第１の接合部を前記第１のダイバンプに結合するステップと、
パターン形成された接点を形成し、前記パターン形成された接点を前記第１の接合部に結合するステップであって、前記第１のダイが前記第１のダイバンプおよび前記第１の接合を通じて前記パターン形成された接点に電気的に結合されるようにする、ステップと、
基板を設けるステップであって、前記第１のダイが前記基板内に埋め込まれるとともに、前記パターン形成された接点が前記基板の高さ以下となるようにする、ステップと
を含む方法。
【請求項９】
前記基板は、前記第１のダイ、前記第１のダイバンプ、前記第１の接合部、および前記パターン形成された接点が形成された後に設けられる請求項８に記載の方法。
【請求項１０】
第２のダイを形成するステップと、
第２のダイバンプを形成し、前記第２のダイバンプを前記第２のダイに結合するステップと、
第２の接合部を形成し、前記第２の接合部を前記第２のダイバンプおよび前記パターン形成された接点に結合するステップであって、前記第１のダイが前記第１のダイバンプ、前記第１の接合部、前記パターン形成された接点、前記第２の接合部、および前記第２のダイバンプを通じて前記第２のダイに電気的に結合されるようにする、ステップと
をさらに備える請求項８に記載の方法。
【請求項１１】
前記第２のダイの少なくとも一部が前記基板の高さより上にある請求項１０に記載の方法。
【請求項１２】
前記パターン形成された接点、前記第１のダイバンプ、および前記第１の接合部の周りに少なくとも部分的に配設されるようにアンダーフィルを設けるステップをさらに備える請求項８に記載の方法。
【請求項１３】
前記アンダーフィルは、前記第１のダイ、前記第１のダイバンプ、前記第１の接合部、および前記パターン形成された接点が形成された後に設けられる請求項１２に記載の方法。
【請求項１４】
前記基板の第１の表面に第１の導電層を形成するステップと、
前記基板の第２の表面に第２の導電層を形成するステップであって、前記パターン形成された接点が前記第２の導電層と同一平面上にあるようにする、ステップと
をさらに含む請求項８に記載の方法。
【請求項１５】
前記第１の導電層を前記第２の導電層に電気的に結合させるためにビアを形成するステップをさらに含む請求項１４に記載の方法。
【請求項１６】
半導体デバイスを形成する方法であって、
キャリアを形成するステップと、
前記キャリア上に第１のダイアセンブリを形成するステップと、
前記キャリアから前記第１のダイアセンブリを分離するステップとを含み、
前記第１のダイアセンブリを形成するステップが、
前記キャリア上にパターン形成された接点を形成するステップと、
第１のダイを形成するステップと、
第１のダイバンプを形成し、前記第１のダイバンプを前記第１のダイに結合するステップと、
第１の接合部を形成し、前記第１の接合部を前記第１のダイバンプおよび前記パターン形成された接点に結合するステップであって、前記第１のダイが前記第１のダイバンプおよび前記第１の接合部を通じて前記パターン形成された接点に電気的に結合されるようにする、ステップと、
基板を設けるステップであって、前記第１のダイが前記基板内に埋め込まれるとともに、前記パターン形成された接点が前記基板の高さ以下となるようにする、ステップと
を含む方法。
【請求項１７】
前記基板は、前記第１のダイ、前記第１のダイバンプ、前記第１の接合部、および前記パターン形成された接点が形成された後に設けられる請求項１６に記載の方法。
【請求項１８】
第２のダイを形成するステップと、
第２のダイバンプを形成し、前記第２のダイバンプを前記第２のダイに結合するステップと、
第２の接合部を形成し、前記第２の接合部を前記第２のダイバンプおよび前記パターン形成された接点に結合するステップであって、前記第１のダイが前記第１のダイバンプ、前記第１の接合部、前記パターン形成された接点、前記第２の接合部、および前記第２のダイバンプを通じて前記第２のダイに電気的に結合されるようにする、ステップと
をさらに含む請求項１６に記載の方法。
【請求項１９】
前記第２のダイが、前記第２のダイの少なくとも一部が前記基板の高さより上となるように形成される請求項１８に記載の方法。
【請求項２０】
前記第２のダイ、前記第２のダイバンプ、および前記第２の接合部は、前記第１のダイアセンブリが前記キャリアから分離された後に形成される請求項１８に記載の方法。
【請求項２１】
前記第１のダイアセンブリを形成するステップが、
前記パターン形成された接点、前記第１のダイバンプ、および前記第１の接合部の周りに少なくとも部分的に配設されるようにアンダーフィルを設けるステップ
をさらに含む請求項１６に記載の方法。
【請求項２２】
前記アンダーフィルは、前記第１のダイ、前記第１のダイバンプ、前記第１の接合部、および前記パターン形成された接点が形成された後に設けられる請求項２１に記載の方法。
【請求項２３】
前記第１のダイアセンブリを形成するステップが、
前記基板の第１の表面に第１の導電層を形成するステップと、
前記基板の第２の表面に第２の導電層を形成するステップであって、前記パターン形成された接点が前記第２の導電層と同一平面上にあるようにする、ステップと
をさらに含む請求項１６に記載の方法。
【請求項２４】
前記第１のダイアセンブリを形成するステップが、
前記第１の導電層を前記第２の導電層に電気的に結合させるようにビアを形成するステップをさらに含む請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される主題の分野は一般には、半導体デバイス、および半導体デバイスを製造する方法に関する。詳細には、開示される主題の分野は、半導体デバイスの基板内に１つまたは複数のダイを埋め込むことに関する。
【背景技術】
【０００２】
従来型ダイ埋込みプロセスでは、まず空洞が誘電体内に作成される。次いで、ダイが空洞内に挿入される。その後に続いて、誘電体および金属層が積層される。しかしながら、従来型プロセスは、空洞の形成、ダイ配置のために被膜を取り付けること、および被膜を切り離すことなど、より多くのプロセスおよび材料を必要とする。さらに、従来型プロセスは、ダイ転位の問題を有する。さらに、ダイおよび金属層が位置合せ不良となり得る。
【発明の概要】
【課題を解決するための手段】
【０００３】
この概要は、いくつかの例示的態様の特徴を特定し、開示される主題の排他的または網羅的な説明ではない。特徴または態様がこの概要内に含まれるか、それともこの概要から省略されるかは、そのような特徴の相対的重要性を示すものではない。追加の特徴および態様が説明され、以下の詳細な説明を読み、その一部を形成する図面を検討するときに当業者にはそれが明らかとなるであろう。
【０００４】
例示的半導体デバイスが開示される。半導体デバイスは、基板、第１のダイ、第１のダイバンプ、第１の接合部、およびパターン形成された接点を備え得る。第１のダイは基板内に埋め込まれ得る。第１のダイバンプは第１のダイに結合され得、第１の接合部は第１のダイバンプに結合され得る。パターン形成された接点は、第１のダイが第１のダイバンプおよび第１の接合部を通じてパターン形成された接点に電気的に結合されるように、第１の接合部に結合され得る。パターン形成された接点は、基板の高さ以下であり得る。
【０００５】
半導体デバイスを製造する例示的方法が開示される。方法は第１のダイを形成することを含み得る。方法はまた、第１のダイバンプを形成し、第１のダイバンプを第１のダイに結合することをも含み得る。方法は、第１の接合部を形成し、第１の接合部を第１のダイバンプに結合することをさらに含み得る。方法は、パターン形成された接点を形成し、パターン形成された接点を第１の接合部に結合することをさらに含んでもよく、第１のダイが第１のダイバンプおよび第１の接合を通じてパターン形成された接点に電気的に結合されるようにする。方法は、第１のダイが基板内に埋め込まれ、パターン形成された接点が基板の高さ以下となるように基板を設けることをさらに含み得る。
【０００６】
半導体デバイスを製造する別の例示的方法が開示される。方法はキャリアを形成することを含み得る。方法はまた、キャリア上に第１のダイアセンブリを形成することをも含み得る。方法は、キャリアから第１のダイアセンブリを分離することをさらに含み得る。第１のダイアセンブリを形成するプロセスは、キャリア上にパターン形成された接点を形成することを含み得る。プロセスはまた、第１のダイを形成することをも含み得る。プロセスは、第１のダイバンプを形成し、第１のダイバンプを第１のダイに結合することをさらに含み得る。プロセスは、第１の接合部を形成し、第１の接合部を第１のダイバンプおよびパターン形成された接点に結合することをさらに含んでもよく、第１のダイが、第１のダイバンプおよび第１の接合部を通じてパターン形成された接点に電気的に結合されるようにする。プロセスは、第１のダイが基板内に埋め込まれ、パターン形成された接点が基板の高さ以下となるように基板を設けることをさらに含み得る。
【０００７】
添付の図面が、開示される主題の１つまたは複数の態様の実施形態の説明する助けとするために提示され、実施形態の限定ではなく、もっぱら実施形態の例示のために提供される。
【図面の簡単な説明】
【０００８】
【図１Ａ】半導体デバイスの例示的実施形態を示す図である。
【図１Ｂ】半導体デバイスの別の例示的実施形態を示す図である。
【図２Ａ】半導体デバイスを形成する相異なるステージの例を示す図である。
【図２Ｂ】半導体デバイスを形成する相異なるステージの例を示す図である。
【図２Ｃ】図１Ａの半導体デバイスを形成する相異なるステージの例を示す図である。
【図２Ｄ】図１Ａの半導体デバイスを形成する相異なるステージの例を示す図である。
【図２Ｅ】図１Ａの半導体デバイスを形成する相異なるステージの例を示す図である。
【図２Ｆ】図１Ａの半導体デバイスを形成する相異なるステージの例を示す図である。
【図２Ｇ】図１Ｂの半導体デバイスを形成する相異なるステージの例を示す図である。
【図２Ｈ】図１Ｂの半導体デバイスを形成する相異なるステージの例を示す図である。
【図２Ｉ】図１Ｂの半導体デバイスを形成する相異なるステージの例を示す図である。
【図２Ｊ】図１Ｂの半導体デバイスを形成する相異なるステージの例を示す図である。
【図３】半導体デバイスを形成する例示的方法の流れ図である。
【図４】半導体デバイスを形成する別の例示的方法の流れ図である。
【図５】ダイアセンブリを形成する例示的プロセスの流れ図である。
【図６】ダイアセンブリがその中に一体化されたデバイスの例を示す図である。
【発明を実施するための形態】
【０００９】
主題の態様が、開示される主題の特定の実施形態を対象とする以下の説明および関連する図面で与えられる。開示される主題の範囲から逸脱することなく、代替実施形態が考案され得る。さらに、重要な詳細を不明瞭にしないように、周知の要素は詳細には説明されず、または省略される。
【００１０】
「例示的」という語は、本明細書では「一例、事例、または例示としての働きをすること」を意味するために用いられる。本明細書で「例示的」と説明されるどんな実施形態も、必ずしも他の実施形態よりも好ましい、または有利なものと解釈されるべきではない。同様に、「実施形態」という用語は、開示される主題のすべての実施形態が、論じられる特徴、利点、または動作モードを含むことを必要とするわけではない。
【００１１】
本明細書で使用される用語は、特定の実施形態について説明するためだけのものであり、開示される主題の実施形態の限定となることは意図されない。本明細書では、文脈が明確に規定しない限り、単数形「ａ」、「ａｎ」、「ｔｈｅ」は複数形も含むものとする。「備える」および／または「含む」という用語は、本明細書で使用されるとき、記載の特徴、整数、プロセス、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の他の特徴、整数、プロセス、動作、要素、構成要素、および／またはそのグループの存在を除外しないことをさらに理解されよう。
【００１２】
さらに、多くの実施形態が、たとえばコンピューティングデバイスの要素によって実施されるべき動作のシーケンスの点で説明される。本明細書で説明される様々な動作が、特定の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））、１つまたは複数のプロセッサによって実行されるプログラム命令、またはその両方の組合せによって実行され得ることを理解されよう。さらに、本明細書で説明されるこれらの動作のシーケンスは、関連するプロセッサに本明細書で説明される機能を実行時に実施させる、対応するコンピュータ命令のセットが記憶された任意の形態のコンピュータ可読記憶媒体内で完全に実施されると見なされ得る。したがって、様々な態様が、いくつかの異なる形態で実施され得、そのすべては、特許請求される主題の範囲内にあることが企図されている。さらに、本明細書で説明される実施形態の各々について、任意のそのような実施形態の対応する形態が、たとえば、記載の動作を実施するように「構成された論理」として説明され得る。
【００１３】
上記で示されたように、従来型ダイ埋込みプロセスは通常、誘電体内に空洞を作成すること、空洞内にダイを挿入すること、その後に続いて誘電体および金属層を積層することを含む。やはり上記で示されたように、そのような従来型ダイ埋込みプロセスは、ダイを転位させ、かつ／または金属層を位置合せ不良にし得る。
【００１４】
しかしながら、一態様では、すでに作成された回路パターン上にダイを取り付けることが提案される。このことは、マスリフローや熱圧縮ボンディングなどのダイ取付けプロセスを通じて達成され得る。その後で、基板（たとえば、誘電体）および他の金属層が積層され得る。これは、少なくとも以下の利点を有する。第１に、ダイ配置のための空洞を形成する必要がない。したがって、従来型プロセスに特有の、空洞形成、空洞内にダイを配置し、保持するためのテープ積層、テープ切離しなどの活動はもはや不要である。第２に、従来型プロセスに関連するダイ転位およびダイと金属パターンとの間の位置合せ不良が防止され得る。第３に、より精密なピッチバンプ接続が可能である。
【００１５】
図１Ａは、開示される主題の一態様による半導体デバイスの例示的実施形態を示す。図１Ａの半導体デバイスは、以下でさらに詳細に説明される１つまたは複数の方法を通じて形成され得る。半導体デバイスは基板１３０を含み得、基板１３０は絶縁体および／または誘電体材料で形成され得る。半導体デバイスはまた、第１のダイ１１０、第１のダイバンプ１１５（たとえば、相互接続、ピラー、銅ピラー）、および第１の接合部１２０（たとえば、第１のダイバンプ１１５を別の導体に結合することを可能にするはんだ接合または他の材料）をも含み得る。論理回路および／またはメモリ回路あるいは他のタイプのダイを含み得る第１のダイ１１０は、基板１３０内に埋め込まれ得る。第１のダイバンプ１１５は、第１のダイ１１０に対する電気的接続を与え得、より具体的には、第１のダイ１１０の回路に対する接続を与え得る。第１のダイバンプ１１５は、銅などの導電性材料から形成され得る。第１の接合部１２０は第１のダイバンプ１１５に結合され得る。
【００１６】
半導体デバイスは、第１の接合部１２０上に形成された、パターン形成された接点１２５を含み得る。パターン形成された接点１２５は第１の接合部１２０に結合され得、したがって第１のダイ１１０が、第１のダイバンプ１１５および第１の接合部１２０を通じて、パターン形成された接点１２５に電気的に結合され得る。パターン形成された接点１２５は基板１３０の高さ以下であり得る。図１Ａでは、パターン形成された接点１２５が、基板１３０内にあり、基板１３０の頂面と同一平面上にある、すなわち基板１３０の高さとなるように示されている。
【００１７】
図１Ｂは、開示される主題の一態様による半導体デバイスの別の例示的実施形態を示す。図１Ｂの半導体デバイスは図１Ａのものと同様である。しかしながら、デバイスは以下の点で異なる。図１Ｂのデバイスは、パターン形成された接点１２５、第１のダイバンプ１１５、および第１の接合部１２０の周りに少なくとも部分的に配設されたアンダーフィル１８０を含み得る。図１Ｂのデバイスは、アンダーフィルプロセス（たとえば、アンダーフィル１８０）とともに形成され得るが、図１Ａのデバイスはアンダーフィルプロセスなしで形成され得る。
【００１８】
図１Ａと図１Ｂの両方からわかるように、任意選択で、半導体デバイスは、第２のダイ１５０、第２のダイバンプ１５５、および第２の接合部１６０を含み得る。第２のダイ１５０は論理回路および／またはメモリ回路を備え得る。第２のダイバンプ１５５は第２のダイ１５０に対する電気的接続を与え得、より具体的には、第２のダイ１５０の回路に対する接続を与え得る。第２のダイバンプ１５５は、銅などの導電性材料から形成され得る。
【００１９】
やはり、はんだ接合または他の導電性材料であり得る第２の接合部１６０は、第２のダイバンプ１５５およびパターン形成された接点１２５に結合され得る。たとえば、第２の接合部１６０は、一方の側で第２のダイバンプ１５５に結合され、他方の側でパターン形成された接点１２５に結合され得、したがって第１のダイ１１０が、第１のダイバンプ１１５、第１の接合部１２０、パターン形成された接点１２５、第２の接合部１６０、および第２のダイバンプ１５５を通じて第２のダイ１５０に電気的に結合され得る。
【００２０】
第１のダイ１１０とは異なり、第２のダイ１５０の少なくとも一部は、基板１３０の高さ以上であり得る。図１Ａおよび図１Ｂでは、第２のダイ１５０は、その全体が基板１３０の上にあるように示されている。パターン形成された接点１２５が基板１３０の頂面と同一平面上にあるとき、第２のダイバンプ１５５および第２の接合部１６０も基板の高さ以上であり得る。
【００２１】
半導体デバイスは、基板１３０の上および／または下に形成されたレジスト層１７５（たとえば、はんだレジスト層）を含み得る。デバイスはまた、下側レジスト層１７５内の、基板１３０の第１の表面（たとえば、下面）に形成された１つまたは複数の第１の導電層１３５をも含み得る。トレースを表し得る第１の導電層１３５は、銅などの導電性材料から形成され得る。
【００２２】
半導体デバイスは、基板１３０内に形成された１つまたは複数の第２の導電層１４０を含み得る。図１Ａおよび図１Ｂでは、第２の導電層１４０が、基板１３０の第２の表面（たとえば、上面）に形成されるように示されている。すなわち、第２の導電層１４０は、パターン形成された接点１２５と同一平面上にあり得る。これらの図には図示されていないが、第２の導電層１４０はトレースを表し得る。これらのトレースのうちのいくつかは、第１のダイ１１０および／または第２のダイ１５０の回路に電気的に結合し得る。
【００２３】
半導体デバイスは１つまたは複数のビア１４５を含み得る。基板貫通ビア（ＴＳＶ：  ｔｈｒｏｕｇｈ−ｓｕｂｓｔｒａｔｅ  ｖｉａ）はビア１４５の一例である。ビア１４５は、第１の導電層１３５を第２の導電層１４０に電気的に結合し得る。ビア１４５は、銅などの導電性材料から形成され得る。
【００２４】
半導体デバイスは、第１の導電層１３５に結合された１つまたは複数の第３のバンプ１７０を含み得る。第３のバンプ１７０ははんだバンプとして形成され得る。半導体デバイスへの（たとえば、第１のダイ１１０および／または第２のダイ１５０への）外部アクセスが、第３のバンプ１７０を通じて実現され得る。すなわち、外部デバイスと第１および／または第２のダイ１１０、１５０との電気的結合が、第３のバンプ１７０、第１の導電層１３５、ビア１４５、および第２の導電層１４０を通じて実現され得る。
【００２５】
図２Ａ〜２Ｊは、半導体デバイスを形成する相異なる処理ステージを示す。図２Ａおよび図２Ｂは、図１Ａと図１Ｂの両方の半導体デバイスを形成することに共通するステージの例を示す。図２Ｃ〜２Ｆは、図１Ａの半導体デバイスを形成するステージの例を示す。図２Ｇ〜２Ｊは、図１Ｂの半導体デバイスを形成するステージの例を示す。
【００２６】
これらの図からわかるように、半導体デバイスがその上に形成され得るキャリア２０５が存在し得る。具体的には、ダイを含むダイアセンブリが、キャリア２０５の両側に形成され得る。説明の都合上、キャリア２０５の下側に形成されたダイアセンブリが説明される。キャリア２０５に下側に形成されたダイアセンブリは、第１のダイアセンブリ２９０として参照され、第１のダイ１１０を含むと仮定される。
【００２７】
キャリア２０５の上側に同様のアセンブリが形成され得、まさに容易に使用され得ることに留意されたい。さらに、キャリア２０５の上および下の２つのアセンブリが、図に示されるように一緒に形成され得る。上側のアセンブリも形成される場合、別段に規定されていない限り、第１のダイアセンブリ２９０に関する議論の大部分が、上側のアセンブリに適用され得る。「上側」や「下側」などの用語は便宜のために使用され、別段に規定されていない限り、絶対的な方向を指すと理解されるべきではないことに留意されたい。
【００２８】
図２Ａは、半導体デバイスを形成する際のステージ、具体的には第１のダイアセンブリ２９０を形成する際のステージを示す。図からわかるように、パターン形成された接点１２５および第２の導電層１４０がキャリア２０５上に形成され得る。そうする際に、パターン形成された接点１２５および第２の導電層１４０が、同一平面上にあるように作成され得る。
【００２９】
図２Ｂは、第１のダイ１１０、第１のダイバンプ１１５、および第１の接合部１２０がその中に形成され得る第１のダイアセンブリ２９０を形成する際のステージを示す。第１のダイバンプ１１５は、第１のダイ１１０に結合するように形成され得る。さらに、第１の接合部１２０は、（たとえば、一方の側で）第１のダイバンプ１１５に結合し、（たとえば、他方の側で）パターン形成された接点１２５に結合するように形成され得る。このようにして、第１のダイ１１０は、第１のダイバンプ１１５および第１の接合部１２０を通じて、パターン形成された接点１２５に電気的に結合され得る。
【００３０】
図２Ｃは、基板１３０がその中に設けられ得る第１のダイアセンブリ２９０を形成するステージを示す。図からわかるように、基板１３０は、基板１３０内に第１のダイ１１０を埋め込むように設けられ得る。たとえば、基板１３０は、キャリア２０５上に設けられ、第１のダイ１１０を部分的に、または完全にカプセル化するように（図の下方に）成長し得る。基板１３０はまた、パターン形成された接点１２５が基板１３０の高さ以下となるように設けられ得る。この特定の例では、パターン形成された接点１２５および基板１３０が、同じ高さとなるように示される。一実施形態では、このことは、パターン形成された接点１２５と基板１３０の両方がキャリア２０５上に形成され得るので、研磨プロセスなしに達成され得る。
【００３１】
一態様では、第１のダイ１１０、第１のダイバンプ１１５、第１の接合部１２０、およびパターン形成された接点１２５が形成された後、基板１３０が設けられ得る。すなわち、図２Ｃに示されるステージは、図２Ａおよび図２Ｂに示されるステージの後に続く。後で基板１３０を設けることによって、第１のダイ１１０が、空洞を形成する必要なしに基板１３０内に埋め込まれ得る。
【００３２】
図２Ｃは、その中で基板１３０が、パターン形成された接点１２５、第１のダイバンプ１１５、および第１の接合部１２０の周りに少なくとも部分的に配設され得る、図１Ａに示される半導体デバイスを形成するステージに対応する。一方、図２Ｇは、アンダーフィル１８０がその中に設けられ得る、図１Ｂに示される半導体デバイスを形成するステージに対応する。
【００３３】
第１のダイアセンブリ２９０を形成するステージが、図２Ｇからわかるアンダーフィル１８０を設けることを含み得る。アンダーフィル１８０は、パターン形成された接点１２５、第１のダイバンプ１１５、および第１の接合部１２０の周りに少なくとも部分的に配設されるように設けられ得る。アンダーフィル１８０はアンダーフィルプロセスの部分として設けられ得る。基板１３０がやはり第１のダイ１１０を部分的に、または全体的に埋め込むように設けられ得ることに留意されたい。
【００３４】
一態様では、第１のダイ１１０、第１のダイバンプ１１５、第１の接合部１２０、およびパターン形成された接点１２５が形成された後、すなわち図２Ａおよび図２Ｂのステージに続いて、アンダーフィル１８０が設けられ得る。この場合も、後でアンダーフィル１８０を設けることによって、第１のダイ１１０が、空洞を形成する必要なしに埋め込まれ得る。
【００３５】
図２Ｃおよび図２Ｇはどちらも、第１のダイアセンブリ２９０を形成することが、１つまたは複数の第１の導電層１３５および１つまたは複数のビア１４５を形成することをも含み得ることを示す。第１の導電層１３５は基板１３０の第１の表面（たとえば、下面）に形成され得る。第２の導電層１４０は基板１３０の第２の表面（たとえば、上面）にあり得、したがってパターン形成された接点１２５が第２の導電層１４０と同一平面上にある。ビア１４５は、第１の導電層１３５と第２の導電層１４０とを電気的に結合するように形成され得る。第１導電層１３５および第２の導電層１４０ならびにビア１４５（たとえば、ＴＳＶ）は、銅などの導電性材料から形成され得る。さらに、第１導電層１３５および第２の導電層１４０はトレースを表し得る。
【００３６】
図２Ｄおよび図２Ｈは、第１のダイアセンブリ２９０がその中でキャリア２０５から分離され得る、半導体デバイスを形成するステージを示す。図２Ｅおよび図２Ｉは、キャリア２０５からの分離後に実施され得る、第１のダイアセンブリ２９０をさらに処理するステージを示す。たとえば、エッチングおよび／またははんだマスクプロセスが実施され、基板１３０の上面および／または下面にレジスト層１７５（たとえば、はんだレジスト層）が形成され得る。
【００３７】
図２Ｆおよび図２Ｊは、図１Ａおよび図１Ｂに示される半導体デバイスに到達するためのパッケージアセンブリステージを示す。図２Ｆおよび図２Ｊからわかるように、半導体デバイスを形成することは、第２のダイ１５０、第２のダイバンプ１５５、および第２の接合部１６０を形成することを含み得る。第２のダイバンプ１５５は第２のダイ１５０に結合され得る。第２の接合部１６０は（たとえば、一方の側で）第２のダイバンプ１５５に結合され、（たとえば、他方の側で）パターン形成された接点１２５に結合され得、したがって第１のダイ１１０が、第１のダイバンプ１１５、第１の接合部１２０、パターン形成された接点１２５、第２の接合部１６０、および第２のダイバンプ１５５を通じて第２のダイ１５０に電気的に結合され得る。さらに、第２のダイ１５０の少なくとも一部が基板１３０の高さより上にあり得る。さらに、１つまたは複数の第３のバンプ１７０が、第１の導電層１３５に結合するように形成され得る。
【００３８】
図３は、図１Ａおよび図１Ｂに示されるデバイスなどの半導体デバイスを形成する例示的方法３００の流れ図を示す。図３のすべての図示されるブロックを実施する必要があるわけではなく、すなわち、いくつかのブロックは任意選択であり得ることに留意されたい。さらに、図３のブロックに対する数値参照が、ブロックが一定の順序で実施されるべきであることを必要とすると理解されるべきではない。
【００３９】
ブロック３１０では、第１のダイ１１０、第１のダイバンプ１１５、および第１の接合部１２０が形成され得る。第１のダイバンプ１１５は第１のダイ１１０に結合され得、第１の接合部１２０は第１のダイバンプ１１５に結合され得る。ブロック３２０では、パターン形成された接点１２５が、第１の接合部１２０と結合するように形成され得る。このようにして、第１のダイ１１０は、第１のダイバンプ１１５および第１の接合部１２０を通じて、パターン形成された接点１２５に電気的に結合され得る。
【００４０】
任意選択で、ブロック３３０では、アンダーフィル１８０が設けられ得る。アンダーフィル１８０は、パターン形成された接点１２５、第１のダイバンプ１１５、および第１の接合部１２０の周りに少なくとも部分的に配設され得る。一態様では、ブロック３１０および３２０が実施された後、ブロック３３０が実施され得、すなわち、第１のダイ１１０、第１のダイバンプ１１５、第１の接合部１２０、およびパターン形成された接点１２５が形成された後、アンダーフィル１８０が設けられ得る。このようにして、第１のダイ１１０を埋め込むために空洞を形成する必要がない。
【００４１】
ブロック３３０が実施されるか否かに関わらず、ブロック３４０では基板１３０が設けられ得る。このブロックでは、第１のダイ１１０が基板１３０内に部分的に、または完全に埋め込まれるように基板１３０が設けられ得る。基板１３０はまた、パターン形成された接点１２５が基板１３０の高さ以下となるように設けられ得る。一態様では、ブロック３１０および３２０が実施された後、ブロック３４０が実施され得る。すなわち、第１のダイ１１０、第１のダイバンプ１１５、第１の接合部１２０、およびパターン形成された接点１２５が形成された後、基板１３０が設けられ得る。この場合も、これは空洞形成が不要となり得るという利点を有する。
【００４２】
ブロック３５０では、第１の導電層１３５が基板１３０の第１の表面に形成され得る。ブロック３６０では、第２の導電層１４０が基板１３０の第２の表面に形成され得、したがって、パターン形成された接点１２５は第２の導電層１４０と同一平面上にある。ブロック３７０では、ビア１４５が、第１の導電層１３５を第２の導電層１４０と電気的に結合するように形成され得る。
【００４３】
任意選択で、ブロック３８０では、第２のダイ１５０、第２のダイバンプ１５５、および第２の接合部１６０が形成され得る。第２のダイバンプ１５５は第２のダイ１５０に結合され得る。第２の接合部１６０は、（たとえば、一方の側で）第２のダイバンプ１５５に結合され、（たとえば、他方の側で）パターン形成された接点１２５に結合され得、したがって第１のダイ１１０が、第１のダイバンプ１１５、第１の接合部１２０、パターン形成された接点１２５、第２の接合部１６０、および第２のダイバンプ１５５を通じて第２のダイ１５０に電気的に結合され得る。
【００４４】
図４は、半導体デバイスを形成する別の例示的方法４００の流れ図を示す。この場合も、いくつかのブロックは任意選択であり得る。さらに、具体的に規定されていない限り、ブロックは数値順に実施する必要はない。ブロック４１０では、キャリア２０５が形成され得る。図２Ａはこのブロックを示す。
【００４５】
ブロック４２０では、第１のダイアセンブリ２９０がキャリア２０５上に形成され得る。図５は、ブロック４２０を実装するための例示的プロセスの流れ図を示す。ブロック５１０では、パターン形成された接点１２５がキャリア２０５上に形成され得る。図２Ａもこのブロックを示す。ブロック５２０では、第１のダイ１１０、第１のダイバンプ１１５、および第１の接合部１２０が形成され得る。図２Ｂはこのブロックを示す。図からわかるように、第１のダイバンプ１１５は、第１のダイ１１０に結合するように形成され得る。第１の接合部１２０は、（たとえば、一方の側で）第１のダイバンプ１１５に結合され、（たとえば、他方の側で）パターン形成された接点１２５にも結合されるように形成され得、したがって第１のダイ１１０は、第１のダイバンプ１１５および第１の接合部１２０を通じて、パターン形成された接点１２５に電気的に結合され得る。
【００４６】
任意選択で、ブロック５３０では、アンダーフィル１８０が、パターン形成された接点１２５、第１のダイバンプ１１５、および第１の接合部１２０の周りに少なくとも部分的に配設されるように設けられ得る。図２Ｇはこのブロックを示す。一態様では、ブロック５１０および５２０が実施された後、このブロックが実施され得、すなわち、第１のダイ１１０、第１のダイバンプ１１５、第１の接合部１２０、およびパターン形成された接点１２５が形成された後、アンダーフィル１８０が設けられ得る。
【００４７】
ブロック５４０では、第１のダイ１１０が基板１３０内に部分的に、または完全に埋め込まれるように基板１３０が設けられ得る。図２Ｃはこのブロックを示す。図２Ｇは、アンダーフィル１８０が設けられるときのこのブロックを示す。一態様では、ブロック５１０および５２０が実施された後、ブロック５４０が実施され得、すなわち、第１のダイ１１０、第１のダイバンプ１１５、第１の接合部１２０、およびパターン形成された接点１２５が形成された後、基板１３０が設けられ得る。
【００４８】
ブロック５５０では、第１の導電層１３５が基板１３０の第１の表面に形成され得る。ブロック５６０では、第２の導電層１４０がキャリア２０５上に形成され得る。一態様では、ブロック５１０および５６０は同時に実施され得、すなわち、パターン形成された接点１２５および第２の導電層１４０が一緒に形成され得る（たとえば、図２Ａ参照）。このようにして、第２の導電層１４０が基板１３０の第２の表面に形成され、第２の導電層１４０と同一平面上にあり得る。ブロック５７０では、ビア１４５が、第１の導電層１３５を第２の導電層１４０と電気的に結合するように形成され得る。図２Ｃおよび図２Ｇはこれらのブロックを示す。
【００４９】
図４に戻ると、ブロック４３０では、第１のダイアセンブリ２９０がキャリア２０５から分離され得る。図２Ｄおよび図２Ｈはこのブロックを示す。分離された第１のダイアセンブリ２９０は、図２Ｅおよび図２Ｉに示されるような追加の処理（たとえば、エッチング、はんだマスク処理）を受け得る。
【００５０】
任意選択で、ブロック４４０では、第２のダイ１５０、第２のダイバンプ１５５、および第２の接合部１６０が形成され得る。図２Ｆおよび図２Ｊはこのブロックを示す。図からわかるように、第２のダイバンプ１５５は、第２のダイ１５０に結合するように形成され得る。さらに、第２の接合部１６０は、（たとえば、一方の側で）第２のダイバンプ１５５に結合し、（たとえば、他方の側で）パターン形成された接点１２５に結合するように形成され得る。このようにして、第１のダイ１１０が、第１のダイバンプ１１５、第１の接合部１２０、パターン形成された接点１２５、第２の接合部１６０、および第２のダイバンプ１５５を通じて第２のダイ１５０に電気的に結合され得る。第２のダイ１５０の少なくとも一部が基板１３０の高さより上にあり得ることに留意されたい。
【００５１】
一態様では、ブロック４４０はブロック４３０の後に実施され得る。すなわち、第１のダイアセンブリ２９０がキャリア２０５から分離された後、第２のダイ１５０、第２のダイバンプ１５５、および第２の接合部１６０が形成され得る。具体的には、第１のダイ１１０、第１のダイバンプ１１５、第１の接合部１２０、およびパターン形成された接点１２５が形成され、キャリア２０５から分離された後、第２のダイ１５０、第２のダイバンプ１５５、および第２の接合部１６０が形成され得る。
【００５２】
図６は、前述の半導体デバイスのいずれかと一体化され得る様々な電子デバイスを示す。たとえば、携帯電話デバイス６０２、ラップトップコンピュータデバイス６０４、および固定位置端末デバイス６０６が、本明細書で説明されるような半導体デバイス６００を含み得る。半導体デバイス６００は、たとえば、本明細書で説明される集積回路、ダイ、集積デバイス、集積デバイスパッケージ、集積回路デバイス、デバイスパッケージ、集積回路（ＩＣ）パッケージ、パッケージオンパッケージデバイスのいずれかであり得る。図６に示されるデバイス６０２、６０４、６０６は例示的なものにすぎない。他の電子デバイスも、限定はしないが、モバイルデバイス、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、メータ読取り機器などの固定位置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、サーバ、ルータ、自動車両（たとえば、自律的車両）内に実装された電子デバイス、またはデータもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、あるいはそれらの任意の組合せを含む、デバイス（たとえば、電子デバイス）のグループを含む半導体デバイス６００も特徴とし得る。
【００５３】
様々な異なる技術および技法のいずれかを用いて情報および信号が表され得ることを当業者は理解されよう。たとえば、上記の説明全体にわたって参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップが、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光粒子、またはそれらの任意の組合せによって表され得る。
【００５４】
さらに、本明細書で開示される実施形態に関連して説明される様々な例示的論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェア、コンピュータソフトウェア、またはその両方の組合せとして実装され得ることを当業者は理解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的構成要素、ブロック、モジュール、回路、および方法が、その機能の点で上記において全般的に説明されている。そのような機能がハードウェアとして実装されるか、それともソフトウェアとして実装されるかは、特定の応用例、およびシステム全体に課される設計制約に依存する。当業者は、特定の応用例ごとに様々な方式で記載の機能を実装し得るが、そのような実装の決定が、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
【００５５】
本明細書で開示される実装に関連して説明された方法、シーケンス、またはアルゴリズムは、ハードウェアで直接的に、プロセッサによって実行されるソフトウェアモジュールで、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取外し可能ディスク、ＣＤ−ＲＯＭ、または当技術分野で周知の任意の他の形態の記憶媒体内に常駐し得る。例示的記憶媒体が、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。
【００５６】
したがって、一実施形態は、半導体デバイスを形成する方法を実施するコンピュータ可読媒体を含み得る。したがって、開示される主題の範囲は、示される例に限定されず、本明細書で説明される機能を実施するためのいずれの手段も含まれる。
【００５７】
上記の開示は例示的実施形態を示すが、本明細書では、添付の特許請求の範囲によって定義される開示される主題の範囲から逸脱することなく、様々な変更および修正が行われ得ることに留意されたい。本明細書で説明される、開示される主題の実施形態による方法クレームの機能、プロセス、および／または動作は、何らかの特定の順序で実施する必要はない。さらに、開示される主題の要素が単数で説明または特許請求され得るが、単数への限定が明示的に述べられるのでない限り、複数が企図される。
【符号の説明】
【００５８】
１１０  第１のダイ
１１５  第１のダイバンプ
１２０  第１の接合部
１２５  接点
１３０  基板
１３５  第１の導電層
１４０  第２の導電層
１４５  ビア
１５０  第２のダイ
１５５  第２のダイバンプ
１６０  第２の接合部
１７０  第３のバンプ
１７５  レジスト層
１８０  アンダーフィル
２０５  キャリア
２９０  第１のダイアセンブリ
６００  半導体デバイス
６０２  携帯電話デバイス
６０４  ラップトップコンピュータデバイス
６０６  固定位置端末デバイス
【図１Ａ】
2018529235.tif 000003
【図１Ｂ】
2018529235.tif 000004
【図２Ａ】
2018529235.tif 000005
【図２Ｂ】
2018529235.tif 000006
【図２Ｃ】
2018529235.tif 000007
【図２Ｄ】
2018529235.tif 000008
【図２Ｅ】
2018529235.tif 000009
【図２Ｆ】
2018529235.tif 000010
【図２Ｇ】
2018529235.tif 000011
【図２Ｈ】
2018529235.tif 000012
【図２Ｉ】
2018529235.tif 000013
【図２Ｊ】
2018529235.tif 000014
【図３】
2018529235.tif 000015
【図４】
2018529235.tif 000016
【図５】
2018529235.tif 000017
【図６】
2018529235.tif 000018
【国際調査報告】
2018529235.tif 000019
2018529235.tif 000020
2018529235.tif 000021