(57)【要約】  詳細な説明において開示される態様は、抵抗変化型ランダムアクセスメモリ(RAM)アレイのための書込みドライバ回路を含む。一態様では、書込みドライバ回路は、データをメモリシステム内の抵抗変化型RAMアレイに書き込むことを容易にするために設けられる。書込みドライバ回路は、書込み動作のために抵抗変化型RAMアレイ内のメモリビットセルを選択するように構成されるセレクタ回路に結合される。書込み動作中に書込み電圧を供給するために電流源をセレクタ回路に結合するため、および書込み動作においてセレクタ回路が係合されないとき、電流源をセレクタ回路から分離するために、分離回路が、書込みドライバ回路内に設けられる。セレクタ回路が待機しているときにセレクタ回路を電流源から分離することによって、セレクタ回路内のリーク電流を低減し、したがってメモリシステム内の待機電力消費を低減することが可能になる。
2018509727.tif 000002
【特許請求の範囲】
【請求項１】
データを抵抗変化型ランダムアクセスメモリ(RAM)アレイに書き込むための書込みドライバ回路であって、
電流源と、
書込み動作のために前記抵抗変化型RAMアレイ内の1つまたは複数の抵抗変化型RAMビットセルを選択するように構成されるセレクタ回路と
に結合された分離回路を備え、
前記分離回路が、
制御信号を受信することと、
前記制御信号が前記書込み動作に対する書込み状態を示す場合、前記セレクタ回路によって選択された前記1つまたは複数の抵抗変化型RAMビットセルに書込み電圧を供給するために、前記電流源を前記セレクタ回路に結合することと、
前記制御信号が前記書込み状態を示さない場合、前記電流源を前記セレクタ回路から切り離すことと
を行うように構成される、書込みドライバ回路。
【請求項２】
前記セレクタ回路が、複数の結合要素を備え、前記複数の結合要素の各々が、
前記抵抗変化型RAMアレイ内のそれぞれのビットライン(BL)に結合されるBLトランジスタと、
前記抵抗変化型RAMアレイ内のそれぞれのソースライン(SL)に結合されるSLトランジスタと
を備える、請求項1に記載の書込みドライバ回路。
【請求項３】
前記分離回路が、
前記制御信号が前記書込み状態を示す場合、前記セレクタ回路によって選択された前記1つまたは複数の抵抗変化型RAMビットセルに前記書込み電圧を供給するために、前記電流源を前記セレクタ回路内の1つまたは複数のBLトランジスタおよび1つまたは複数のSLトランジスタに結合することと、
前記制御信号が前記書込み状態を示さない場合、前記電流源を前記セレクタ回路内の前記1つまたは複数のBLトランジスタおよび前記1つまたは複数のSLトランジスタから切り離すことと
を行うようにさらに構成される、請求項2に記載の書込みドライバ回路。
【請求項４】
前記分離回路が、
前記制御信号が前記書込み状態を示す場合、前記セレクタ回路によって選択された前記1つまたは複数の抵抗変化型RAMビットセルに前記書込み電圧を供給するために、BL電流源およびSL電流源を、それぞれ、前記セレクタ回路内の1つまたは複数のBLトランジスタおよび1つまたは複数のSLトランジスタに結合することと、
前記制御信号が前記書込み状態を示さない場合、前記BL電流源および前記SL電流源を、それぞれ、前記セレクタ回路内の前記1つまたは複数のBLトランジスタおよび前記1つまたは複数のSLトランジスタから切り離すことと
を行うようにさらに構成される、請求項2に記載の書込みドライバ回路。
【請求項５】
プリチャージ電圧源および前記セレクタ回路に結合されるプリチャージ回路をさらに備え、前記プリチャージ回路が、
前記制御信号が前記セレクタ回路をプリチャージするためのプリチャージ状態を示す場合、プリチャージ電圧を前記セレクタ回路内の前記複数の結合要素に供給するために、前記プリチャージ電圧源を前記セレクタ回路に結合することと、
前記制御信号が前記セレクタ回路をプリチャージするための前記プリチャージ状態を示さない場合、前記プリチャージ電圧源を前記セレクタ回路内の前記複数の結合要素から切り離すことと
を行うように構成される、請求項2に記載の書込みドライバ回路。
【請求項６】
前記プリチャージ回路が、
前記制御信号が前記プリチャージ状態を示す場合、前記プリチャージ電圧源を前記セレクタ回路内の各BLトランジスタおよび各SLトランジスタに結合することと、
前記制御信号が前記プリチャージ状態を示さない場合、前記プリチャージ電圧源を前記セレクタ回路内の各BLトランジスタおよび各SLトランジスタから切り離すことと
を行うようにさらに構成される、請求項5に記載の書込みドライバ回路。
【請求項７】
前記書込み電圧が前記プリチャージ電圧よりも大きい、請求項5に記載の書込みドライバ回路。
【請求項８】
前記書込み状態を示す前記制御信号を受信することと、
前記プリチャージ回路を前記セレクタ回路から切り離すために反転された制御信号を生成することと
を行うように構成されるインバータをさらに備える、請求項5に記載の書込みドライバ回路。
【請求項９】
前記プリチャージ状態を示す前記制御信号を受信することと、
前記プリチャージ回路を前記セレクタ回路に結合するために反転された制御信号を生成することと
を行うように構成されるインバータをさらに備える、請求項5に記載の書込みドライバ回路。
【請求項１０】
前記抵抗変化型RAMアレイが、磁気抵抗RAM(MRAM)アレイである、請求項1に記載の書込みドライバ回路。
【請求項１１】
データを抵抗変化型ランダムアクセスメモリ(RAM)アレイに書き込むための手段であって、
電流源と、
書込み動作のために前記抵抗変化型RAMアレイ内の1つまたは複数の抵抗変化型RAMビットセルを選択するように構成されるセレクタ回路と
に結合される分離のための手段を備え、
前記分離のための手段が、
制御信号を受信することと、
前記制御信号が前記書込み動作に対する書込み状態を示す場合、前記セレクタ回路によって選択された前記1つまたは複数の抵抗変化型RAMビットセルに書込み電圧を供給するために、前記電流源を前記セレクタ回路に結合することと、
前記制御信号が前記書込み状態を示さない場合、前記電流源を前記セレクタ回路から切り離すことと
を行うように構成される、書込むための手段。
【請求項１２】
書込み動作中に書込み電圧を抵抗変化型ランダムアクセスメモリ(RAM)アレイに供給するための方法であって、
分離回路によって制御信号を受信するステップと、
前記制御信号が書込み状態を示す場合、電流源をセレクタ回路に結合するステップであって、前記電流源が、前記書込み動作のために前記セレクタ回路によって選択された1つまたは複数の抵抗変化型RAMビットセルに前記書込み電圧を供給するように構成される、ステップと、
前記制御信号が前記書込み状態を示さない場合、前記電流源を前記セレクタ回路から切り離すステップと
を含む、方法。
【請求項１３】
前記電流源を前記セレクタ回路に結合するステップが、前記セレクタ回路内の1つまたは複数のビットライン(BL)トランジスタおよび1つまたは複数のソースライン(SL)トランジスタに前記電流源を結合するステップを含み、
前記電流源を前記セレクタ回路から切り離すステップが、前記セレクタ回路内の前記1つまたは複数のBLトランジスタおよび前記1つまたは複数のSLトランジスタから前記電流源を切り離すステップを含む、
請求項12に記載の方法。
【請求項１４】
前記制御信号がプリチャージ状態を示す場合、プリチャージ電圧を前記セレクタ回路に供給するために、プリチャージ回路を前記セレクタ回路に結合するステップと、
前記制御信号が前記プリチャージ状態を示さない場合、前記プリチャージ回路を前記セレクタ回路から切り離すステップと
をさらに含む、請求項12に記載の方法。
【請求項１５】
前記プリチャージ状態を示す前記制御信号を受信したことに応答して、同時に、前記分離回路を前記セレクタ回路から切り離し、かつ前記プリチャージ回路を前記セレクタ回路に結合するステップをさらに含む、請求項14に記載の方法。
【請求項１６】
前記書込み状態を示す前記制御信号を受信したことに応答して、同時に、前記プリチャージ回路を前記セレクタ回路から切り離し、かつ前記分離回路を前記セレクタ回路に結合するステップをさらに含む、請求項14に記載の方法。
【請求項１７】
前記書込み状態を示す前記制御信号を受信したことに応答して、前記プリチャージ電圧より大きい前記書込み電圧を前記抵抗変化型RAMアレイに供給するステップをさらに含む、請求項14に記載の方法。
【請求項１８】
抵抗変化型ランダムアクセスメモリ(RAM)システムであって、
M行およびN列に配列された複数の抵抗変化型RAMビットセルを備える抵抗変化型RAMアレイであって、MおよびNは有限の整数であり、
前記M行の各々が、それぞれのワードライン(WL)に結合されるN個の抵抗変化型RAMビットセルを備え、
前記N列の各々が、それぞれのビットライン(BL)およびそれぞれのソースライン(SL)に結合されるM個の抵抗変化型RAMビットセルを備える、抵抗変化型RAMアレイと、
N個の結合要素を備えるセレクタ回路であって、前記N個の結合要素の各々が、書込み動作のために前記抵抗変化型RAMアレイ内の前記N列のうちのそれぞれの列に結合されるように構成される、セレクタ回路と、
前記セレクタ回路および電流源に結合される分離回路を備える書込みドライバ回路と
を備え、
前記分離回路が、
制御信号を受信することと、
前記制御信号が前記書込み動作に対する書込み状態を示す場合、前記セレクタ回路によって選択された1つまたは複数の抵抗変化型RAMビットセルに書込み電圧を供給するために、前記電流源を前記セレクタ回路に結合することと、
前記制御信号が前記書込み状態を示さない場合、前記電流源を前記セレクタ回路から切り離すことと
を行うように構成される、抵抗変化型RAMシステム。
【請求項１９】
前記セレクタ回路内の前記N個の結合要素に結合されるプリチャージ回路と、
前記プリチャージ回路に結合されるプリチャージ電圧源と、
インバータであって、
前記分離回路に結合される入力(I)端子と、
前記プリチャージ回路に結合される出力(O)端子と
を備えるインバータと
をさらに備える、請求項18に記載の抵抗変化型RAMシステム。
【請求項２０】
前記セレクタ回路内の前記N個の結合要素のうちの各結合要素が、
BLトランジスタであって、
BLトランジスタのゲート(G)端子と、
前記分離回路に結合されるBLトランジスタのソース(S)端子と、
前記抵抗変化型RAMアレイの前記それぞれの列内の前記それぞれのBLに結合されるBLトランジスタのドレイン(D)端子と
を備えるBLトランジスタと、
SLトランジスタであって、
SLトランジスタのG端子と、
前記分離回路に結合されるSLトランジスタのS端子と、
前記抵抗変化型RAMアレイの前記それぞれの列内の前記それぞれのSLに結合されるSLトランジスタのD端子と
を備えるSLトランジスタと
を備える、請求項19に記載の抵抗変化型RAMシステム。
【請求項２１】
前記BLトランジスタおよび前記SLトランジスタがコアトランジスタである、請求項20に記載の抵抗変化型RAMシステム。
【請求項２２】
前記プリチャージ回路が、
前記インバータの前記O端子に結合されるプリチャージトランジスタのG端子と、
前記プリチャージ電圧源に結合されるプリチャージトランジスタのS端子と、
前記セレクタ回路の前記N個の結合要素の各々の中の前記BLトランジスタのS端子および前記SLトランジスタのS端子に結合されるプリチャージトランジスタのD端子と
を備えるプリチャージトランジスタ
を備える、請求項20に記載の抵抗変化型RAMシステム。
【請求項２３】
前記分離回路が分離トランジスタを備え、前記分離トランジスタが、
前記インバータの前記I端子に結合される分離トランジスタのG端子と、
前記電流源に結合される分離トランジスタのS端子と、
前記セレクタ回路の前記N個の結合要素の各々の中の前記BLトランジスタのS端子および前記SLトランジスタのS端子に結合される分離トランジスタのD端子と
を備える、請求項22に記載の抵抗変化型RAMシステム。
【請求項２４】
前記プリチャージ回路が、
BLプリチャージトランジスタであって、
前記インバータの前記O端子に結合されるBLプリチャージトランジスタのゲート(G)端子と、
プリチャージ電圧を受信するように構成される、前記プリチャージ電圧源に結合されるBLプリチャージトランジスタのソース(S)端子と、
前記セレクタ回路の前記N個の結合要素の各々の中のBLトランジスタのS端子に結合されるBLプリチャージトランジスタのドレイン(D)端子と
を備えるBLプリチャージトランジスタと、
SLプリチャージトランジスタであって、
前記インバータの前記O端子に結合されるSLプリチャージトランジスタのG端子と、
前記プリチャージ電圧を受信するように構成される、前記プリチャージ電圧源に結合されるSLプリチャージトランジスタのS端子と、
前記セレクタ回路の前記N個の結合要素の各々の中のSLトランジスタのS端子に結合されるSLプリチャージトランジスタのD端子と
を備えるSLプリチャージトランジスタと
を備える、請求項19に記載の抵抗変化型RAMシステム。
【請求項２５】
前記電流源が、
電流ミラー回路と、
BL電流源トランジスタを備えるBL電流源であって、前記BL電流源トランジスタが、
前記電流ミラー回路に結合されるBL電流源トランジスタのゲート(G)端子と、
書込み電圧源に結合され、かつBL書込み電圧を受信するように構成される、BL電流源トランジスタのソース(S)端子と、
BL電流源トランジスタのドレイン(D)端子と
を備えるBL電流源と、
SL電流源トランジスタを備えるSL電流源であって、前記SL電流源トランジスタが、
前記電流ミラー回路に結合されるSL電流源トランジスタのG端子と、
前記書込み電圧源に結合され、かつSL書込み電圧を受信するように構成される、SL電流源トランジスタのS端子と、
SL電流源トランジスタのD端子と
を備えるSL電流源と
を備える、請求項19に記載の抵抗変化型RAMシステム。
【請求項２６】
前記分離回路が、
BL分離トランジスタであって、
前記インバータの前記I端子に結合されるBL分離トランジスタのG端子と、
前記BL電流源トランジスタのD端子に結合されるBL分離トランジスタのS端子と、
前記セレクタ回路の前記N個の結合要素の各々の中のBLトランジスタのS端子に結合されるBL分離トランジスタのD端子と
を備えるBL分離トランジスタと、
SL分離トランジスタであって、
前記インバータの前記I端子に結合されるSL分離トランジスタのG端子と、
前記SL電流源トランジスタのD端子に結合されるSL分離トランジスタのS端子と、
前記セレクタ回路の前記N個の結合要素の各々の中のSLトランジスタのS端子に結合されるSL分離トランジスタのD端子と
を備えるSL分離トランジスタと
を備える、請求項25に記載の抵抗変化型RAMシステム。
【請求項２７】
前記抵抗変化型RAMアレイが、それぞれ、前記抵抗変化型RAMアレイ内の前記N列の下部に結合されるN個の書込み電流シンクを備える、請求項18に記載の抵抗変化型RAMシステム。
【請求項２８】
前記N個の書込み電流シンクの各々が、
第1の書込み電流シンクトランジスタであって、
前記N列のうちの前記それぞれの列の前記それぞれのSLに結合される第1の書込み電流シンクトランジスタのゲート(G)端子と、
前記N列のうちの前記それぞれの列の前記それぞれのBLに結合される第1の書込み電流シンクトランジスタのソース(S)端子と、
グランド(GND)に結合される第1の書込み電流シンクトランジスタのドレイン(D)端子と
を備える第1の書込み電流シンクトランジスタと、
第2の書込み電流シンクトランジスタであって、
前記N列のうちの前記それぞれの列の前記それぞれのBLに結合される第2の書込み電流シンクトランジスタのG端子と、
前記N列のうちの前記それぞれの列の前記それぞれのSLに結合される第2の書込み電流シンクトランジスタのS端子と、
前記GNDに結合される第2の書込み電流シンクトランジスタのD端子と
を備える第2の書込み電流シンクトランジスタと
を備える、請求項27に記載の抵抗変化型RAMシステム。
【請求項２９】
前記セレクタ回路がマルチプレクサ(MUX)回路である、請求項18に記載の抵抗変化型RAMシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
本出願は、2015年3月11日に出願された"WRITE DRIVER CIRCUITS FOR RESISTIVE RANDOM ACCESS MEMORY (RAM) ARRAYS"という名称の米国特許出願第14/644,631号に対する優先権も主張するものであり、この特許出願の内容は、その全体が参照により本明細書に組み込まれる。
【０００２】
本開示の技術は、一般に抵抗変化型メモリに関し、詳細には抵抗変化型メモリアレイ内で書込み動作を実行するための書込みドライバ回路に関する。
【背景技術】
【０００３】
プロセッサベースのコンピュータシステムは、データ記憶用のメモリを含む。メモリシステムは、データを記憶可能なメモリビットセルから構成され、記憶されるデータの形態は、採用されるメモリのタイプに依存する。磁気抵抗ランダムアクセスメモリ(MRAM)は不揮発性メモリの一例であり、データは、MRAMビットセルの磁気トンネル接合(MTJ)をプログラムすることによって記憶される。データは、磁気状態としてMTJ内に記憶され、記憶されたデータ値を保存するために電気回路は不要である。したがって、MTJは、電力がMTJに供給されていないときでも、データを記憶することができる。反対に、スタティックランダムアクセスメモリ(SRAM)など、電荷の形態でデータを記憶するメモリは、記憶されたデータ値を保存するために電力を必要とする。したがって、MTJは、電力をオフにされたときでも情報を記憶し得るので、特定の回路およびシステムは、MRAMを採用することで恩恵を受ける場合がある。
【０００４】
この点について、図1は、不揮発性データを記憶するためにMTJ14に集積された金属酸化膜半導体(一般にnタイプMOS、すなわちNMOS)アクセストランジスタ12を含む例示的なMRAMビットセル10を示す。MRAMビットセル10は、例として、中央処理装置(CPU)またはプロセッサベースシステムなど、電子メモリを必要とする任意のタイプのシステムに対するメモリ記憶装置として使用されるMRAMメモリ内に設けられてよい。MTJ14は、薄膜非磁性誘電体層によって形成されたトンネル障壁20の両側に配置されたピンド(pinned)層16とフリー層18とを含む。ピンド層16およびフリー層18の磁性配向が互に逆平行(AP)であるとき、AP状態が存在する(たとえば、論理"1")。ピンド層16およびフリー層18の磁性配向が互に平行(P)であるとき、P状態が存在する(たとえば、論理"0")。さらに、アクセストランジスタ12は、MTJ14に対して読取りおよび書込みのデータを制御する。アクセストランジスタ12のドレイン(D)は、MTJ14の下部電極22に結合され、下部電極22はピンド層16に結合される。ワードライン24は、アクセストランジスタ12のゲート(G)に結合される。アクセストランジスタ12のソース(S)は、ソースライン26に結合され、ソースライン26は書込みドライバ回路28に結合される。ビットライン30は、書込みドライバ回路28とMTJ14の上部電極32とに結合され、上部電極32はフリー層18に結合される。
【０００５】
引き続き図1を参照すると、データをMTJ14に書き込むとき、アクセストランジスタ12のゲートGはワードライン24を活性化することによって活性化され、ゲートGは、ソースライン26上の書込みドライバ回路28からの書込みスイッチング電流(ISW)(「スイッチング電流(ISW)」)を下部電極22に結合する。書込みドライバ回路28によってMTJ14に供給されるISWは、フリー層18の磁性配向を変更するために十分に強くなければならない。磁性配向がAP状態からP状態に変更されるべきである場合、上部電極32から下部電極22に流れる電流は、フリー層18の磁性配向をピンド層16に対してPに変更し得る、フリー層18におけるスピントランスファートルク(STT)を誘導する。磁性配向がP状態からAP状態に変更されるべきである場合、下部電極22から上部電極32に流れる電流は、フリー層18の磁性配向をピンド層16に対してAPに変更するために、フリー層18におけるSTTを誘導する。
【０００６】
MTJ14は所与の抵抗(RMTJ)を有する抵抗変化型メモリ要素であるので、書込み動作中にISWをMTJ14に加えることで、MTJ14にわたる電圧(VMTJ)がVMTJ=ISW*RMTJに従って生成されることになる。しかしながら、MTJ14にわたって生成されたVMTJが一定の絶縁破壊電圧(VBD)を超える場合、MTJ14は電気的絶縁破壊を生じることになるので、ISWはMTJ14に対して規定された電流レベルを超えてはならない。引き続き図1を参照すると、MTJ14は、絶縁破壊状態にある間は抵抗変化型メモリ要素として機能することはできない。MTJ14のトンネル障壁20が薄くなるにつれて、MTJ14の絶縁破壊はより低いVBDにおいて生じる。したがって、書込みドライバ回路28は、MTJ14内でフリー層18の磁性配向を変更するために十分に強いISWを生成しなければならない。しかしながら、より高いISWは、MTJ14にわたるVMTJがMTJ14のVBDを超えることを引き起こし、したがってMTJ14内のフリー層18が適切に切り替わらなくなることを引き起こす場合がある。さらに、MTJ14の製造中に生じ得るプロセス、電圧および温度(PVT)の変動によって、いくつかのMTJ14のRMTJがより高くなり、したがって所与のISWに対してMTJ14にわたるVMTJが増加することを引き起こす可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
引き続き図1を参照すると、アクセストランジスタ12は、データをMTJ14に書き込まないときは、ワードライン24によって活性化されない。しかしながら、ソースライン26とビットライン30との間に電圧が印加されるとき、リーク電流(図示せず)がアクセストランジスタ12内で生じる。この望ましくないリーク電流は、データをMTJ14に対して読み込まないまたは書き込まないときの、MRAMビットセル10の待機電力消費を増加させる。
【課題を解決するための手段】
【０００８】
詳細な説明において開示される態様は、抵抗変化型ランダムアクセスメモリ(RAM)アレイのための書込みドライバ回路を含む。一態様では、書込みドライバ回路は、データをメモリシステム内の抵抗変化型RAMアレイに書き込むことを容易にするために設けられる。書込みドライバ回路は、書込み動作のために抵抗変化型RAMアレイ内のメモリビットセルを選択するように構成されたセレクタ回路に結合される。分離回路が、書込み動作中に書込み電圧を供給するために電流源をセレクタ回路に結合するために書込みドライバ回路内に設けられる。分離回路は、セレクタ回路が書込み動作中に係合されない(たとえば、待機している)とき、電流源をセレクタ回路から分離するようにさらに構成される。セレクタ回路が待機しているときにセレクタ回路を電流源から分離することによって、セレクタ回路内のリーク電流を低減し、したがってメモリシステム内の待機電力消費を低減することが可能になる。
【０００９】
さらなる非限定的な態様では、書込み動作を可能にするためにセレクタ回路が電流源に結合されるとき、プリチャージ回路が、セレクタ回路内の電圧変化を低減するために書込みドライバ回路内に設けられ得る。プリチャージ回路は、セレクタ回路をプリチャージ電圧にプリチャージするように制御され、プリチャージ電圧は、セレクタ回路が分離回路によって電流源から分離されるとき、書込み電圧より低い。その結果、セレクタ回路は、書込み動作を可能にするためにセレクタ回路が電流源に結合されたとき、低減された電圧変化を経験し、したがってセレクタ回路内に低減されたサイズの能動構成要素がもたらされる。
【００１０】
この点について、一態様では、データを抵抗変化型RAMアレイに書き込むための書込みドライバ回路が提供される。書込みドライバ回路は、分離回路を備える。分離回路は、電流源に結合される。また、分離回路は、書込み動作のために抵抗変化型RAMアレイ内の1つまたは複数の抵抗変化型RAMビットセルを選択するように構成されたセレクタ回路に結合される。分離回路は、制御信号を受信するように構成される。また、分離回路は、制御信号が書込み動作に対する書込み状態を示す場合、セレクタ回路によって選択された1つまたは複数の抵抗変化型RAMビットセルに書込み電圧を供給するために、電流源をセレクタ回路に結合するように構成される。また、分離回路は、制御信号が書込み状態を示さない場合、電流源をセレクタ回路から切り離すように構成される。
【００１１】
別の態様では、データを抵抗変化型RAMアレイに書き込むための手段が提供される。データを書き込むための手段は、分離のための手段を含む。分離のための手段は、電流源に結合される。また、分離のための手段は、書込み動作のために抵抗変化型RAMアレイ内の1つまたは複数の抵抗変化型RAMビットセルを選択するように構成されたセレクタ回路に結合される。分離のための手段は、制御信号を受信するように構成される。また、分離のための手段は、制御信号が書込み動作に対する書込み状態を示す場合、セレクタ回路によって選択された1つまたは複数の抵抗変化型RAMビットセルに書込み電圧を供給するために、電流源をセレクタ回路に結合するように構成される。また、分離のための手段は、制御信号が書込み状態を示さない場合、電流源をセレクタ回路から切り離すように構成される。
【００１２】
別の態様では、書込み動作中に書込み電圧を抵抗変化型RAMアレイに供給するための方法が提供される。本方法は、分離回路によって制御信号を受信するステップを含む。また、本方法は、制御信号が書込み状態を示す場合、電流源をセレクタ回路に結合するステップを含み、電流源は、書込み動作のためにセレクタ回路によって選択された1つまたは複数の抵抗変化型RAMビットセルに書込み電圧を供給するように構成される。また、本方法は、制御信号が書込み状態を示さない場合、電流源をセレクタ回路から切り離すステップを含む。
【００１３】
別の態様では、抵抗変化型RAMシステムが提供される。抵抗変化型RAMシステムは、M行およびN列に配列された複数の抵抗変化型RAMビットセルを備える抵抗変化型RAMアレイを備え、MおよびNは有限の整数である。M行の各々は、それぞれのワードライン(WL)に結合されたN個の抵抗変化型RAMビットセルを備える。N列の各々は、それぞれのビットライン(BL)およびそれぞれのソースライン(SL)に結合されたM個の抵抗変化型RAMビットセルを備える。また、抵抗変化型RAMシステムは、N個の結合要素を備えるセレクタ回路を備え、N個の結合要素の各々は、抵抗変化型RAMアレイ内のN列のうちのそれぞれの列に結合される。また、抵抗変化型RAMシステムは、書込みドライバ回路を備える。書込みドライバ回路は、セレクタ回路および電流源に結合された分離回路を備える。
【図面の簡単な説明】
【００１４】
【図１】磁気トンネル接合(MTJ)を採用する例示的な磁気抵抗ランダムアクセスメモリ(MRAM)ビットセルおよびデータをMRAMビットセルに書き込むように構成された書込みドライバ回路の図である。
【図２】MRAMアレイ内のそれぞれのMRAMビットセルの図1におけるMTJにデータを書き込むために、電流源をMRAMアレイに結合するための相補型金属酸化物半導体(CMOS)書込みドライバを備える例示的なMRAMの図である。
【図３Ａ】図2のMTJ内のプロセス、電圧および温度(PVT)変動に起因する例示的なスイッチング電圧分布曲線およびスイッチング電流変動の影響を示す電圧分布グラフである。
【図３Ｂ】図2のMTJ内のPVT変動に起因するスイッチング電流変動の影響が適切に含まれるときの、例示的なスイッチング電圧分布曲線を示す電圧分布グラフである。
【図４】書込み動作のためにMRAMアレイ内のMRAMビットセルを選択するように構成されたセレクタ回路内のリーク電流を低減するように構成された書込みドライバ回路を備える例示的なMRAMシステムの図である。
【図５】セレクタ回路が待機しているときに図4におけるセレクタ回路内のリーク電流を低減するための例示的な書込みドライバプロセスを示すフローチャートである。
【図６】分離回路が、ビットライン(BL)およびソースライン(SL)を異なる電流源に結合するように構成された書込みドライバ回路を備える例示的なMRAMシステムの図である。
【図７】書込み動作中に図4におけるセレクタ回路内の電圧変化を低減し、それによってセレクタ回路の占有面積を低減するように構成された書込みドライバ回路を備える例示的なMRAMシステムの図である。
【図８】図7におけるセレクタ回路の占有面積を低減するための例示的な書込みドライバプロセスを示すフローチャートである。
【図９】図6におけるBLスイッチング電流およびSLスイッチング電流をそれぞれ、図9におけるBLおよびSLに供給するように構成された書込みドライバ回路を備える例示的なMRAMシステムの図である。
【図１０】MRAM内のスイッチング電流変動を低減するために、図4、図6、図7および図9にそれぞれ示す書込みドライバ回路を採用し得るプロセッサベースシステムの一例を示す図である。
【発明を実施するための形態】
【００１５】
次に図面を参照しながら、本開示のいくつかの例示的な態様について述べる。本明細書において、「例示的」という語は、「例、実例、または例証としての働きをする」ことを意味するために使用される。本明細書で「例示的」として記述されるどんな態様も、他の態様よりも好ましいかまたは有利であると解釈されるべきとは必ずしも限らない。
【００１６】
詳細な説明において開示される態様は、抵抗変化型ランダムアクセスメモリ(RAM)アレイのための書込みドライバ回路を含む。一態様では、書込みドライバ回路は、データをメモリシステム内の抵抗変化型RAMアレイに書き込むことを容易にするために設けられる。書込みドライバ回路は、書込み動作のために抵抗変化型RAM内のメモリビットセルを選択するように構成されたセレクタ回路に結合される。分離回路が、書込み動作中に書込み電圧を供給するために電流源をセレクタ回路に結合するために書込みドライバ回路内に設けられる。分離回路は、セレクタ回路が書込み動作中に係合されない(たとえば、待機している)とき、電流源をセレクタ回路から分離するようにさらに構成される。セレクタ回路が待機しているときにセレクタ回路を電流源から分離することによって、セレクタ回路内のリーク電流を低減し、したがってメモリシステム内の待機電力消費を低減することが可能になる。
【００１７】
磁気抵抗RAM(MRAM)は、1つのタイプの抵抗変化型RAMであり、以後、本開示において非限定的な例として参照される。したがって、MRAMアレイ、MRAMビットセルおよびMRAMシステムは、それぞれ、抵抗変化型RAMアレイ、抵抗変化型RAMビットセルおよび抵抗変化型RAMシステムの非限定的な例である。
【００１８】
MRAMシステムのための書込みドライバ回路の態様を論じる前に、データをMRAMビットセルに書き込むための従来の手法、ならびにプロセス、電圧および温度(PVT)変動に起因するスイッチング電流変動の様々な態様に対する簡潔な概観が、図2〜図3Bに関して提供される。MRAMシステム内のリーク電流を低減するための書込みドライバ回路の具体的で例示的な態様が、図4〜図6に関して最初に説明される。MRAMシステム内のスイッチング電流変動を低減するための書込みドライバ回路の例示的な態様の説明が、図7において始まる。
【００１９】
この点について、図2は、MRAMアレイ44内のそれぞれのMRAMビットセルの図1におけるMTJ14にデータを書き込むために、電流源(図示せず)をMRAMアレイ44に結合するための相補型金属酸化物半導体(CMOS)書込みドライバ42を備える例示的なMRAM40の図である。
【００２０】
一般的なMRAMアレイは、M行およびN列を含むM掛けるN(M×N)マトリクスであり、ここでMおよびNは有限の整数である。M行の各々は、M本のWL46(0)〜46(M-1)のうちのそれぞれのワードライン(WL)と関連付けられる。この点について、M本のWL46(0)〜46(M-1)はそれぞれ、行0〜行(M-1)までをアドレス指定するように構成される。N列の各々は、N本のBL48(0)〜48(N-1)のうちのそれぞれのビットライン(BL)と、N本のSL50(0)〜50(N-1)のうちのそれぞれのソースライン(SL)とによって制御される。この点について、N本のBL48(0)〜48(N-1)およびN本のSL50(0)〜50(N-1)はそれぞれ、MRAMアレイ44の列0〜(N-1)までを制御するように構成される。したがって、MRAMビットセル52(0,0)は、MRAMアレイ44の行0および列0に位置する。MRAMビットセル52(0,0)は、WL46(0)によってアドレス指定され、BL48(0)およびSL50(0)によって制御される。
【００２１】
図2を参照すると、MRAM40はまた、マルチプレクサ(MUX)54を備える。MUX54は、N本のBL48(0)〜48(N-1)のそれぞれに交互に結合されるように構成されたN個のBLスイッチ56(0)〜56(N-1)を備える。また、MUX54は、N本のSL50(0)〜50(N-1)のそれぞれに交互に結合されるように構成されたN個のSLスイッチ58(0)〜58(N-1)を備える。非限定的な例では、N個のBLスイッチ56(0)〜56(N-1)およびN個のSLスイッチ58(0)〜58(N-1)は、トランジスタ(たとえば、入力/出力(I/O)トランジスタ)である。CMOS書込みドライバ42は、N個のBLスイッチ56(0)〜56(N-1)のうちの1つに結合されるように構成された第1の要素60を備える。また、CMOS書込みドライバ42は、N個のSLスイッチ58(0)〜58(N-1)のうちの1つに結合されるように構成された第2の要素62を備える。非限定的な例では、第1の要素60および第2の要素62は、それぞれ、直列配列に従って1つまたは複数の増幅器64によって実装される。並列(P)状態(たとえば、論理"0")をMRAMビットセル52(0,0)内に書き込むために、MUX54内のBLスイッチ56(0)およびSLスイッチ58(0)はともに閉じられ、したがって第1の要素60および第2の要素62をそれぞれ、BL48(0)およびSL50(0)に結合する。スイッチング電流66は、CMOS書込みドライバ42によって供給され、第1の要素60を通り、BL48(0)からSL50(0)までMRAMビットセル52(0,0)にわたって流れる。
【００２２】
図1において前に説明したように、図2のスイッチング電流66は、MRAMビットセル52(0,0)のMTJ14内のフリー層18を、逆平行(AP)状態からP状態に変更させる。MTJ14は所与の抵抗(RMTJ)(図示せず)を有する抵抗変化型メモリ要素であるので、書込み動作中にスイッチング電流66をMTJ14に加えることで、オームの法則に従って電圧(VMTJ)(図示せず)がMTJ14にわたって生成することになる。しかしながら、MTJ14にわたって生成されたVMTJ(図示せず)が一定の絶縁破壊電圧(VBD)を超える場合、MTJ14は電気的絶縁破壊を招くことになるので、スイッチング電流66はMTJ14に対して規定された電流レベルを超えてはならない。MTJ14は、絶縁破壊状態にある間は抵抗変化型メモリ要素として機能することはできない。MTJ14のトンネル障壁20がより薄くなるにつれて、MTJ14の絶縁破壊はより低い絶縁破壊電圧(VBD)において生じる。CMOS書込みドライバ42は、MRAMアレイ44に供給されるスイッチング電流66を適切に調整するように構成されていないので、スイッチング電流66は書込み動作中に変動し、それによってVMTJを同様に変動させる場合がある。さらに、MTJ14の製造中に生じ得るPVT変動によって、同じ設計および製造のプロセスの複数のMTJ14が、変動する電気インピーダンスを経験する場合がある。その結果、複数のMTJ14の中のスイッチング電流66は、たとえ同じスイッチング電圧(図示せず)が複数のMTJ14に印加されるときでも変動する場合がある。この点について、図3Aは、図2のMTJ14内のPVT変動に起因する例示的なスイッチング電圧分布曲線およびスイッチング電流変動の影響を示す電圧分布グラフ70である。
【００２３】
図3Aを参照すると、電圧分布グラフ70における水平軸(Vmtj)は、MTJ14(図示せず)に印加される異なる電圧を示す。読取り電圧分布曲線V(read)72は、Vmtj上の0.1ボルト(V)の電圧と関連付けられ、MRAMビットセル52(0,0)(図示せず)からデータを読み取るには、0.1Vの電圧がMTJ14にわたって印加されることが必要であることを示す。絶縁破壊電圧分布曲線V(bd)74は、Vmtj上の1Vの電圧と関連付けられ、MTJ14にわたって印加される電圧が1Vを超える場合、絶縁破壊がMTJ14内に生じることを示す。スイッチング電圧分布曲線V(sw)76は、Vmtj上の0.5Vの電圧と関連付けられ、スイッチング電流66(図示せず)を生成してMTJ14をAP状態からP状態に変更するために、0.5Vのスイッチング電圧がMTJ14にわたって印加される必要があることを示す。オームの法則によれば、スイッチング電流66は、スイッチング電圧に比例し、MTJ14の抵抗に逆比例する。MTJ14の抵抗がPVT変動によって増加すると、MTJ14にわたって印加されるスイッチング電圧は、MTJ14をAP状態からP状態に変更するのに必要なスイッチング電流66を供給するために比例的に増加させる必要があり、その逆も同様である。したがって、スイッチング電圧分布曲線V(sw)76は、スイッチング電圧分布76(1)、76(2)の方にシフトされる。スイッチング電圧が増加し続けると、MTJ14の絶縁破壊が最終的に生じる場合がある。
【００２４】
電圧分布グラフ70とは対照的に、図3Bは、図2のMTJ14内のPVT変動に起因するスイッチング電流変動の影響が適切に含まれるときの、スイッチング電圧分布曲線V(sw)76を示す電圧分布グラフ78である。図3Aと図3Bとの間で共通の要素は、共通の要素番号を用いて示されており、したがって、本明細書では再び説明しない。図3Aとは異なり、スイッチング電圧分布曲線V(sw)76は、PVT変動に起因するスイッチング電流変動が効果的に低減されるならば移動しない。
【００２５】
さらに、図2におけるCMOS書込みドライバ42がデータをMRAMビットセル52(0,0)に書き込まない間に電流源に結合されたままである場合、MUX54の静的電力消費は、BLスイッチ56(0)およびSLスイッチ58(0)内の望ましくないリーク電流(図示せず)の結果として増加する。したがって、MRAMビットセル52(0,0)が書込み動作のために選択されていないときに、MUX54内のこの望ましくないリーク電流を排除または低減することが望ましい。
【００２６】
この点について、図4は、書込み動作のためにMRAMアレイ86内のMRAMビットセルを選択するように構成されたセレクタ回路84内のリーク電流を低減するように構成された書込みドライバ回路82を備える例示的なMRAMシステム80の図である。書込みドライバ回路82は電流源88に結合され、電流源88は、書込み動作のためにセレクタ回路84によって選択された少なくとも1つのMRAMビットセルへのスイッチング電流90、92を生成するように構成される。非限定的な一例では、セレクタ回路84はMUX回路である。書込みドライバ回路82は、分離回路94を備える。制御信号96は、書込み動作中に書込み状態を示すために供給される。対照的に、制御信号96は、セレクタ回路84が書込み動作のためにMRAMビットセルを選択しない場合は書込み状態を示さない。セレクタ回路84が書込み動作のためにMRAMビットセルを選択しないとき、以後、セレクタ回路84は待機していると呼ばれる。書込み動作中、制御信号96は、分離回路94に、電流源88をセレクタ回路84に結合させる。電流源88は、書込み電圧98をセレクタ回路84に、したがってセレクタ回路84によって選択されたMRAMビットセルに供給する。非限定的な例では、書込み電圧98は電圧VIOに等しい。セレクタ回路84が待機しているとき、制御信号96は、分離回路94に、電流源88をセレクタ回路84から切り離させる。セレクタ回路84が待機しているときに電流源88を、したがって書込み電圧98をセレクタ回路84から切り離すことによって、リーク電流は、セレクタ回路84内で防止され得る。
【００２７】
引き続き図4を参照すると、MRAMアレイ86は、M行100(0)〜100(M-1)およびN列102(0)〜102(N-1)を含むM×Nマトリクスであり、ここでMおよびNは有限の整数である。この点について、MRAMアレイ86の列"0"は、M個のMRAMビットセル104(0,0)〜104((M-1),0)を含む。MRAMアレイ86のM行100(0)〜100(M-1)はそれぞれ、M本のWL106(0)〜106(M-1)によってアドレス指定されるので、M個のMRAMビットセル104(0,0)〜104(0,(N-1))は、したがってWL106(0)によってアドレス指定される。MRAMアレイ86のN列102(0)〜102(N-1)はそれぞれ、N本のBL108(0)〜108(N-1)およびN本のSL110(0)〜110(N-1)によって制御される。この点について、たとえば、データをMRAMビットセル104(0,0)に書き込むために、WL106(0)は、行100(0)を選択するために最初にアサートされなければならない。加えて、BL108(0)またはSL110(0)は、論理"0"または論理"1"をMRAMビットセル104(0,0)に書き込むためにアサートされる。MRAMアレイ86のN列102(0)〜102(N-1)は、N個の書込み電流シンク111(0)〜111(N-1)をさらに含む。図6において後で説明するように、N個の書込み電流シンク111(0)〜111(N-1)は、スイッチング電流90、92を接地するように構成される。
【００２８】
引き続き図4を参照すると、セレクタ回路84は、N個の結合要素112(0)〜112(N-1)を備え、Nは有限の整数である。N個の結合要素112(0)〜112(N-1)の各々は、MRAMアレイ86のN列102(0)〜102(N-1)のうちのそれぞれの列に結合される。非限定的な例では、結合要素112(0)は、MRAMアレイ86の列102(0)に結合される。N個の結合要素112(0)〜112(N-1)は、それぞれ、N個のBLトランジスタ114(0)〜114(N-1)およびN個のSLトランジスタ116(0)〜116(N-1)を備える。この点について、書込み動作中、制御信号96は、分離回路94に、電流源88をセレクタ回路84内のN個のBLトランジスタ114(0)〜114(N-1)およびN個のSLトランジスタ116(0)〜116(N-1)に結合させる。図7において後で説明するように、N個のBLトランジスタ114(0)〜114(N-1)およびN個のSLトランジスタ116(0)〜116(N-1)は、セレクタ回路84の占有面積を低減するのを助け得るコアトランジスタとすることができる。
【００２９】
例示の目的で、結合要素112(0)およびMRAMビットセル104(0,0)は、以後、本開示において非限定的な例として説明される。上記で説明される原理および構成は、セレクタ回路84内のN個の結合要素112(0)〜112(N-1)のすべておよびMRAMアレイ86内のMRAMビットセル104(0,0)〜104((M-1),(N-1))のすべてに適用可能である。
【００３０】
引き続き図4を参照すると、結合要素112(0)は、BLトランジスタ114(0)とSLトランジスタ116(0)とを備える。BLトランジスタ114(0)は、BLトランジスタのドレイン(D)端子118(0)によってBL108(0)に結合される。また、BLトランジスタ114(0)は、BL有効化信号122(0)を受信するように構成されたBLトランジスタのゲート(G)端子120(0)を備える。また、BLトランジスタ114(0)は、BLトランジスタのソース(S)端子124(0)を備える。同様に、SLトランジスタ116(0)は、SLトランジスタのD端子126(0)によってSL110(0)に結合される。また、SLトランジスタ116(0)は、SL有効化信号130(0)を受信するように構成されたSLトランジスタのG端子128(0)を備える。また、SLトランジスタ116(0)は、SLトランジスタのS端子132(0)を備える。
【００３１】
引き続き図4を参照すると、分離回路94は、分離のための手段を設けるように構成される。非限定的な例では、分離回路94は分離トランジスタ134を備える。分離トランジスタ134は、分離トランジスタのG端子136と、分離トランジスタのD端子138と、分離トランジスタのS端子140とを備える。分離トランジスタのD端子138は、BLトランジスタのS端子124(0)とSLトランジスタのS端子132(0)とに結合される。分離トランジスタのG端子136は、制御信号96を受信するように構成される。分離トランジスタのS端子140は、電流源88に結合される。電流源88は、書込み電圧98を分離回路94に供給するように構成される。非限定的な例では、書込み電圧98は電圧VIOに等しい。
【００３２】
図5は、セレクタ回路84が待機しているときに図4におけるセレクタ回路84内のリーク電流を低減するための例示的な書込みドライバプロセス150を示すフローチャートである。図5に関連して、図4の要素が参照されるが、本明細書では再び説明されない。書込みドライバプロセス150によれば、分離回路94は、制御信号96を受信する(ブロック152)。制御信号96が書込み状態を示す場合、分離回路94は、書込み動作のためにセレクタ回路84によって選択されたMRAMビットセル104(0,0)に書込み電圧98を供給するために、電流源88をセレクタ回路84に結合する(ブロック154)。制御信号96が書込み状態を示さない場合、分離回路94は、電流源88をセレクタ回路84から切り離す(ブロック156)。
【００３３】
図4に示すように、N本のBL108(0)〜108(N-1)およびN本のSL110(0)〜110(N-1)はともに、電流源88に結合される。しかしながら、MRAMシステム80内のN本のBL108(0)〜108(N-1)およびN本のSL110(0)〜110(N-1)はまた、個別の電流源に結合されてもよい。この点について、図6は、書込みドライバ回路82(1)を備える例示的なMRAMシステム80(1)の図であり、分離回路94(1)は、図4におけるN本のBL108(0)〜108(N-1)およびN本のSL110(0)〜110(N-1)を異なる電流源に結合するように構成される。図4と図6との間で共通の要素は、共通の要素番号を用いて示されており、したがって、本明細書では再び説明しない。
【００３４】
図6を参照すると、書込みドライバ回路82(1)は分離回路94(1)を備え、分離回路94(1)は電流源88(1)に結合される。電流源88(1)は、電流ミラー回路164と、BL電流源166と、SL電流源166(1)とを備える。非限定的な例では、BL電流源166はBL電流源トランジスタ168を備える。BL電流源トランジスタ168は、電流ミラー回路164に結合されたBL電流源トランジスタのG端子170と、BL電流源トランジスタのS端子172と、書込み電圧98(BL書込み電圧)を出力するように構成されたBL電流源トランジスタのD端子174とを備える。BL電流源トランジスタのS端子172は、BL書込み電圧源176に結合される。BL書込み電圧源176は、BLスイッチング電流178を供給する。SL電流源166(1)は、SL電流源トランジスタ168(1)を備える。SL電流源トランジスタ168(1)は、電流ミラー回路164に結合されたSL電流源トランジスタのG端子170(1)と、SL電流源トランジスタのS端子172(1)と、SL書込み電圧98(1)を出力するように構成されたSL電流源トランジスタのD端子174(1)とを備える。SL電流源トランジスタのS端子172(1)は、SL書込み電圧源176(1)に結合される。SL書込み電圧源176(1)は、SLスイッチング電流180を供給する。非限定的な例では、BL書込み電圧源176およびSL書込み電圧源176(1)はともに、電圧VIOを供給してよい。したがって、BL書込み電圧98およびSL書込み電圧98(1)はともに、電圧VIOに等しい。
【００３５】
引き続き図6を参照すると、分離回路94(1)は、BL分離トランジスタ134(1)とSL分離トランジスタ134(2)とを備える。BL分離トランジスタ134(1)は、BL分離トランジスタのG端子136(1)と、セレクタ回路84内のN個のBLトランジスタのS端子124(0)〜124(N-1)に結合されたBL分離トランジスタのD端子138(1)と、BL電流源トランジスタのD端子174に結合されたBL分離トランジスタのS端子140(1)とを備える。SL分離トランジスタ134(2)は、SL分離トランジスタのG端子136(2)と、セレクタ回路84内のN個のSLトランジスタのS端子132(0)〜132(N-1)に結合されたSL分離トランジスタのD端子138(2)と、SL電流源トランジスタのD端子174(1)に結合されたSL分離トランジスタのS端子140(2)とを備える。上記で説明した構成は、必要なとき、N本のBL108(0)〜108(N-1)およびN本のSL110(0)〜110(N-1)に、それぞれ、BLスイッチング電流178およびSLスイッチング電流180を供給することを可能にする。
【００３６】
引き続き図6を参照すると、制御信号96は、MRAMビットセル104(0,0)が、書込み動作のためにWL106(0)、BL108(0)、およびSL110(0)によって選択されたとき、書込み状態を示す。したがって、BL分離トランジスタ134(1)は、BLスイッチング電流178をBL108(0)に供給するために、BL電流源166をBLトランジスタ114(0)に結合する。同様に、SL分離トランジスタ134(2)は、SLスイッチング電流180をSL110(0)に供給するために、SL電流源166(1)をSLトランジスタ116(0)に結合する。対照的に、制御信号96は、MRAMビットセル104(0,0)が、書込み動作のためにWL106(0)、BL108(0)、およびSL110(0)によって選択されないとき、書込み状態を示さない。この点について、セレクタ回路84は待機している。したがって、BL分離トランジスタ134(1)およびSL分離トランジスタ134(2)は、セレクタ回路84内のリーク電流を低減するために、BL電流源166およびSL電流源166(1)を、それぞれ、BLトランジスタ114(0)およびSLトランジスタ116(0)から切り離す。
【００３７】
引き続き図6を参照すると、N個の書込み電流シンク111(0)〜111(N-1)は、それぞれ、MRAMアレイ86内のN列102(0)〜102(N-1)に結合される。非限定的な例では、書込み電流シンク111(0)は、列102(0)の下部に結合され、第1の書込み電流シンクトランジスタ182(0)と第2の書込み電流シンク184(0)とを備える。第1の書込み電流シンクトランジスタ182(0)は、SL110(0)に結合された第1の書込み電流シンクトランジスタのG端子186(0)を備える。また、第1の書込み電流シンクトランジスタ182(0)は、BL108(0)に結合された第1の書込み電流シンクトランジスタのS端子188(0)を備える。また、第1の書込み電流シンクトランジスタ182(0)は、グランド(GND)に結合された第1の書込み電流シンクトランジスタのD端子190(0)を備える。第2の書込み電流シンクトランジスタ184(0)は、BL108(0)に結合された第2の書込み電流シンクトランジスタのG端子192(0)を備える。また、第2の書込み電流シンクトランジスタ184(0)は、SL110(0)に結合された第2の書込み電流シンクトランジスタのS端子194(0)を備える。また、第2の書込み電流シンクトランジスタ184(0)は、GNDに結合された第2の書込み電流シンクトランジスタのD端子196(0)を備える。書込み電流シンク111(0)を列102(0)の下部に結合することによって、BLスイッチング電流178およびSLスイッチング電流180は、MRAMビットセル104(0,0)を通って流れた後、適切に終了されてよい。
【００３８】
図4で前に説明したように、分離回路94は、セレクタ回路84が待機しているとき、電流源88をセレクタ回路84から切り離す。書込み動作の間、制御信号96は、分離回路94に、電流源88をセレクタ回路84に結合させ、書込み電圧98をセレクタ回路84に供給させる。その結果、セレクタ回路84が電流源88に結合されたとき、セレクタ回路84は、比較的大きい電圧変化を受ける。したがって、セレクタ回路84内のN個のBLトランジスタ114(0)〜114(N-1)およびN個のSLトランジスタ116(0)〜116(N-1)は、比較的大きい電圧変化に耐えるために比較的厚い酸化物層を持たなければならず、したがってセレクタ回路84の占有面積の増加を招く。したがって、N個のBLトランジスタ114(0)〜114(N-1)およびN個のSLトランジスタ116(0)〜116(N-1)のサイズを低減することによってセレクタ回路84の占有面積を低減することが望ましい。この点について、図7は、書込み動作中に図4におけるセレクタ回路84内の電圧変化を低減し、それによってセレクタ回路84の占有面積を低減するように構成された書込みドライバ回路82(2)を備える例示的なMRAMシステム80(2)の図である。図4と図7との間で共通の要素は、共通の要素番号を用いて示されており、したがって、本明細書では再び説明しない。
【００３９】
書込みドライバ回路82(2)は、書込み動作の前にセレクタ回路84をプリチャージ電圧202にプリチャージするためにプリチャージ回路200を備える。書込み動作の間、制御信号96は、プリチャージ回路200をセレクタ回路84から切り離させる。また、制御信号96は、電流源88を、分離回路94を通してセレクタ回路84に結合させる。非限定的な例では、プリチャージ回路200の切り離しと電流源88の結合とが同時に発生する。書込み動作の間、書込み電圧98は、電流源88によってセレクタ回路84に供給される。非限定的な例では、書込み電圧98は、プリチャージ電圧202より大きい。セレクタ回路84をプリチャージ電圧202にプリチャージすることによって、より小さい電圧変動(たとえば、書込み電圧98とプリチャージ電圧202との差分)が、書込み動作のためにセレクタ回路84に供給される。その結果、N個のBLトランジスタ114(0)〜114(N-1)およびN個のSLトランジスタ116(0)〜116(N-1)は、より薄い酸化物層を有するより小さいトランジスタ(たとえば、コアトランジスタ)を設けられてよく、したがって、セレクタ回路84の低減された占有面積がもたらされる。プリチャージ電圧202は、セレクタ回路84をプリチャージすることだけを意図していることに留意されたい。この点について、プリチャージ電圧202を、MRAMビットセルにアクセスする(たとえば、読み取るまたは書き込む)前にMRAMビットセル104に印加されるMRAMビットセルプリチャージ電圧(図示せず)と混同してはいけない。
【００４０】
引き続き図7を参照すると、プリチャージ回路200は、たとえば、プリチャージトランジスタ204を備える。プリチャージトランジスタ204は、プリチャージトランジスタのG端子206と、プリチャージトランジスタのD端子208と、プリチャージトランジスタのS端子210とを備える。分離トランジスタのD端子138と同様に、プリチャージトランジスタのD端子208はまた、BLトランジスタのS端子124(0)とSLトランジスタのS端子132(0)とに結合される。プリチャージトランジスタのS端子210は、プリチャージ電圧源212に結合され、プリチャージ電圧源212は、プリチャージ電圧202をプリチャージ回路200に供給するように構成される。非限定的な例では、プリチャージ電圧202は電圧VDD(図示せず)に等しい。別の非限定的な例では、プリチャージ電圧202は、書込み電圧98より小さい。書込みドライバ回路82(2)は、インバータ214をさらに備える。インバータ214は、入力(I)端子216上で制御信号96を受信するように構成される。制御信号96はまた、分離トランジスタ134の分離トランジスタのG端子136、BL分離トランジスタ134(1)のBL分離トランジスタのG端子136(1)、およびSL分離トランジスタ134(2)のSL分離トランジスタのG端子136(2)によって受信されるので、I端子216はまた、分離トランジスタのG端子136、BL分離トランジスタのG端子136(1)、およびSL分離トランジスタのG端子136(2)と結合される。非限定的な例では、制御信号96は、プリチャージ状態(図示せず)または書込み状態(図示せず)のいずれかを示すように構成される。プリチャージ状態は、たとえば、制御信号96を論理ローにアサートすることによってもたらされ、書込み状態は、制御信号96を論理ハイにアサートすることによってもたらされてよい。この点について、制御信号96が論理ローにアサートされる場合、インバータ214は、制御信号96を論理ハイを表す反転された制御信号96'に反転する。次いで、インバータ214は、反転された制御信号96'を出力(O)端子218からプリチャージトランジスタのG端子206に供給する。この点について、制御信号96が論理ローとして供給されるとき、プリチャージ回路200はセレクタ回路84に結合される一方で、分離回路94はセレクタ回路84から切り離される。対照的に、制御信号96が論理ハイとして供給されるとき、分離回路94はセレクタ回路84に結合される一方で、プリチャージ回路200はセレクタ回路84から切り離される。言い換えれば、インバータ214は、分離回路94とプリチャージ回路200とは同時にセレクタ回路84に結合されることがないことを確実にすることができる。
【００４１】
引き続き図7を参照すると、セレクタ回路84が待機しているとき、分離回路94は、電流源88を結合要素112(0)から切り離し、したがって電流源88をMRAMビットセル104(0,0)から切り離す。その結果、結合要素112(0)内のBLトランジスタ114(0)またはSLトランジスタ116(0)を通って流れる電流はほとんどなく、したがってセレクタ回路84内に低減されたリーク電流がもたらされる。データをMRAMビットセル104(0,0)に書き込むとき、分離回路94は、電流源88を結合要素112(0)に結合して書込み電圧98を供給する。論理"0"がMRAMビットセル104(0,0)に書き込まれるべきである場合、BL有効化信号122(0)がアサートされ、スイッチング電流90が、電流源88からMRAMビットセル104(0,0)までBLトランジスタ114(0)を通って流れる。スイッチング電流90は、書込み電流シンク111(0)においてシンクする。論理"1"がMRAMビットセル104(0,0)に書き込まれるべきである場合、SL有効化信号130(0)がアサートされ、スイッチング電流92が、電流源88からMRAMビットセル104(0,0)までSLトランジスタ116(0)を通って流れる。同じく、スイッチング電流92は、書込み電流シンク111(0)においてシンクする。しかしながら、BLトランジスタ114(0)およびSLトランジスタ116(0)は、ゼロまたはほぼゼロのレベルから書込み電圧98のレベルまでの電圧スイングを瞬時に処理するように設計されなければならない。その結果、BLトランジスタ114(0)およびSLトランジスタ116(0)は、より厚い酸化物層を用いて作られたより大きいサイズのトランジスタでなければならず、したがってセレクタ回路84の占有面積の増加がもたらされる。
【００４２】
引き続き図7を参照すると、プリチャージ回路200は、セレクタ回路84の占有面積を低減するのを助けるために、書込みドライバ回路82(2)内に設けられる。データをMRAMビットセル104(0,0)に書き込む前に、プリチャージ回路200は結合要素112(0)に結合され、分離回路94は結合要素112(0)から切り離される。プリチャージ回路200を結合要素112(0)に結合することによって、プリチャージ電圧202は、BLトランジスタ114(0)およびSLトランジスタ116(0)に供給される。前に説明したように、プリチャージ電圧202は、この例では、電流源88によって供給される書込み電圧98より小さい。MRAMビットセル104(0,0)に対する書込み動作中、プリチャージ回路200は結合要素112(0)から切り離され、分離回路94は、書込み電圧98およびスイッチング電流90もしくは92をMRAMビットセル104(0,0)に供給するために結合要素112(0)に結合される。BLトランジスタ114(0)およびSLトランジスタ116(0)はプリチャージ電圧202にプリチャージされているので、BLトランジスタ114(0)およびSLトランジスタ116(0)における瞬時の電圧スイングは低減される。その結果、BLトランジスタ114(0)およびSLトランジスタ116(0)は、より薄い酸化物層を用いて作られたより小さいサイズのトランジスタ(たとえば、コアトランジスタ)として設けられてよく、したがって、セレクタ回路84の低減された占有面積がもたらされる。
【００４３】
図8は、図7におけるセレクタ回路84の占有面積を低減するための例示的な書込みドライバプロセス220を示すフローチャートである。図7の要素が図8に関連して参照されるが、本明細書では再び説明されない。書込みドライバプロセス220によれば、書込みドライバ回路82(2)は、セレクタ回路84のプリチャージ状態を示す制御信号96を受信する(ブロック222)。プリチャージ状態を示す制御信号96を受信したことに応答して、分離回路94は、電流源88をセレクタ回路84から切り離す(ブロック224)。同じく、プリチャージ状態を示す制御信号96を受信したことに応答して、プリチャージ回路200は、プリチャージ電圧202をセレクタ回路84に供給するためにセレクタ回路84に結合される(ブロック226)。その後、書込み状態を示す制御信号96を受信したことに応答して、プリチャージ回路200は、セレクタ回路84から切り離される(ブロック228)。同じく、書込み状態を示す制御信号96を受信したことに応答して、分離回路94は、書込み動作中に書込み電圧98をセレクタ回路84に供給するために電流源88をセレクタ回路84に結合する(ブロック230)。
【００４４】
図7によれば、N本のBL108(0)〜108(N-1)およびN本のSL110(0)〜110(N-1)はともに、電流源88に結合される。しかしながら、MRAMシステム80(2)内のN本のBL108(0)〜108(N-1)およびN本のSL110(0)〜110(N-1)はまた、個別の電流源に結合されてもよい。この点について、図9は、図6のBLスイッチング電流178およびSLスイッチング電流180を、それぞれ、図9のN本のBL108(0)〜108(N-1)およびN本のSL110(0)〜110(N-1)に供給するように構成された書込みドライバ回路82(3)を備える例示的なMRAMシステム80(3)の図である。図6、図7および図9の間で共通の要素は、共通の要素番号を用いて示されており、したがって、本明細書では再び説明しない。
【００４５】
図9を参照すると、書込みドライバ回路82(3)は、図6の分離回路94(1)と、プリチャージ回路200(1)と、図6の電流源88(1)と、プリチャージ電圧源212(1)とを備える。プリチャージ回路200(1)は、BLプリチャージトランジスタ204(1)とSLプリチャージトランジスタ204(2)とを備える。BLプリチャージトランジスタ204(1)は、インバータ214のO端子218に結合されたBLプリチャージトランジスタのG端子206(1)と、セレクタ回路84内のN個のBLトランジスタのS端子124(0)〜124(N-1)に結合されたBLプリチャージトランジスタのD端子208(1)と、プリチャージ電圧源212(1)に結合されたBLプリチャージトランジスタのS端子210(1)とを備える。SLプリチャージトランジスタ204(2)は、インバータ214のO端子218に結合されたSLプリチャージトランジスタのG端子206(2)と、セレクタ回路84内のN個のSLトランジスタのS端子132(0)〜132(N-1)に結合されたSLプリチャージトランジスタのD端子208(2)と、プリチャージ電圧源212(1)に結合されたSLプリチャージトランジスタのS端子210(2)とを備える。そのようなプリチャージ回路配列を用いて、必要なとき、N本のBL108(0)〜108(N-1)およびN本のSL110(0)〜110(N-1)を個別のプリチャージ電圧にプリチャージすることが可能である。
【００４６】
本明細書で開示する態様による、抵抗変化型RAMのリーク電流およびスイッチング電流の変動を低減するための書込みドライバ回路は、任意のプロセッサベースデバイス内に設けることができるか、またはその中に組み込むことができる。例としては、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤが含まれる。
【００４７】
この点について、図10は、それぞれ、図4、図6、図7および図9に示す書込みドライバ回路82、82(1)、82(2)および82(3)を採用し得るプロセッサベースシステム240の一例を示す。この例では、プロセッサベースのシステム240は、各々が1つまたは複数のプロセッサ244を含む、1つまたは複数の中央処理ユニット(CPU)242を含む。CPU242は、一時的に記憶されたデータに迅速にアクセスするために、プロセッサ244に結合されたキャッシュメモリ246を有し得る。キャッシュメモリ246は、それぞれ、図4、図6、図7および図9に示す書込みドライバ回路82、82(1)、82(2)および82(3)を採用し得る。CPU242は、システムバス248に結合され、プロセッサベースシステム240内に含まれるマスターデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、CPU242は、システムバス248を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、CPU242は、スレーブデバイスの一例として、メモリコントローラ250にバストランザクション要求を通信することができる。図10には示されていないが、複数のシステムバス248が設けられてもよく、各システムバス248が異なるファブリックを構成する。
【００４８】
他のマスターデバイスおよびスレーブデバイスがシステムバス248に接続され得る。図10に示すように、これらのデバイスは、例として、メモリシステム252、1つまたは複数の入力デバイス254、1つまたは複数の出力デバイス256、1つまたは複数のネットワークインターフェースデバイス258、ならびに1つまたは複数のディスプレイコントローラ260を含み得る。入力デバイス254は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。出力デバイス256は、限定はしないが、オーディオインジケータ、ビデオインジケータ、他の視覚インジケータなどを含む、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス258は、ネットワーク262への、またそこからのデータ交換を可能にするように構成された、任意のデバイスとすることができる。ネットワーク262は、有線もしくはワイヤレスネットワーク、プライベートもしくはパブリックネットワーク、ローカルエリアネットワーク(LAN)、ワイドローカルエリアネットワーク(WLAN)、またはインターネットを含むがそれらに限定されない、任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス258は、必要に応じて、任意のタイプの通信プロトコルをサポートするように構成されることが可能である。メモリシステム252は、それぞれ、図4、図6、図7および図9に示す書込みドライバ回路82、82(1)、82(2)および82(3)を採用し得る1つまたは複数のメモリユニット264(0)〜264(N)を含むことができる。
【００４９】
CPU242は、1つまたは複数のディスプレイ266に送信される情報を制御するために、システムバス248を介してディスプレイコントローラ260にアクセスするように構成される場合もある。ディスプレイコントローラ260は、1つまたは複数のビデオプロセッサ268を介して、表示されるべき情報をディスプレイ266に送り、ビデオプロセッサ268は、表示されるべき情報を、ディスプレイ266に適したフォーマットになるように処理する。ディスプレイ266は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイなどを含む任意のタイプのディスプレイを含み得る。
【００５０】
本明細書において開示される態様に関して説明される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェア、メモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、またはその両方の組合せとして実現できることを、当業者はさらに了解されよう。本明細書において説明するマスターデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップにおいて利用されてもよい。本明細書において開示するメモリは、任意のタイプおよびサイズのメモリであってもよく、所望の任意のタイプの情報を記憶するように構成されてもよい。この互換性を明確に説明するために、上記では、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップは、概してそれらの機能に関して説明した。そのような機能がどのように実現されるかは、特定の適用例、設計上の選択、および/またはシステム全体に課された設計制約によって決まる。当業者は、説明された機能を特定の適用例ごとに様々な方法において実現できるが、そのような実施態様の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００５１】
本明細書において開示される態様に関して説明される種々の例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタロジック、個別ハードウェア構成要素、または本明細書において説明される機能を実行するように設計されるそれらの任意の組合せを用いて実装または実行され得る。プロセッサは、マイクロプロセッサである場合があるが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンである場合がある。プロセッサは、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装される場合もある。
【００５２】
本明細書で開示する態様は、ハードウェアにおいて、また、ハードウェアに記憶された命令において具現される場合があり、命令は、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体内に存在する場合がある。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、ASICに存在する場合がある。ASICは、遠隔局内に存在してもよい。代替では、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバ内に個別構成要素として存在してもよい。
【００５３】
本明細書の例示的な態様のいずれかにおいて説明される動作ステップは、例および検討を提供するために説明されることにも留意されたい。説明される動作は、図示されるシーケンス以外の多数の異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明される動作は、実際には複数の異なるステップにおいて実行される場合がある。さらに、例示的な態様において論じられる1つまたは複数の動作ステップが組み合わせられる場合がある。フローチャート図に示された動作ステップは、当業者には容易に明らかであるように、多くの異なる修正を受けることがあることを理解されたい。当業者はまた、情報および信号が様々な異なる技術および技法のいずれかを使用して表されてもよいことを理解するであろう。たとえば、上記の説明全体を通じて参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場あるいは光粒子、またはそれらの任意の組合せによって表現されてもよい。
【００５４】
本開示の上記の説明は、いかなる当業者も本開示を作成または使用することが可能になるように提供される。本開示に対する様々な修正は、当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用されてもよい。したがって、本開示は、本明細書において説明される例および設計に限定されるものではなく、本明細書において開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００５５】
10  磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル
12  金属酸化膜半導体(NMOS)アクセストランジスタ
14  磁気トンネル接合(MTJ)
16  ピンド層
18  フリー層
20  トンネル障壁
22  下部電極
24  ワードライン(WL)
26  ソースライン(SL)
28  書込みドライバ回路
30  ビットライン(BL)
32  上部電極
40  MRAM
42  書込みドライバ
44  MRAMアレイ
46(0)  WL
46(M-1)  WL
48(0)  BL
48(N-1)  BL
50(0)  SL
50(N-1)  SL
52(0,0)  MRAMビットセル
54  マルチプレクサ(MUX)
56(0)  BLスイッチ
56(N-1)  BLスイッチ
58(0)  SLスイッチ
58(N-1)  SLスイッチ
60  第1の要素
62  第2の要素
64  増幅器
66  スイッチング電流
70  電圧分布グラフ
72  読取り電圧分布曲線V(read)
74  絶縁破壊電圧分布曲線V(bd)
76  スイッチング電圧分布曲線V(sw)
76(1)  スイッチング電圧分布
76(2)  スイッチング電圧分布
78  電圧分布グラフ
80  MRAMシステム
80(1)  MRAMシステム
80(2)  MRAMシステム
80(3)  MRAMシステム
80(4)  MRAMシステム
82  書込みドライバ回路
82(1)  書込みドライバ回路
82(2)  書込みドライバ回路
82(3)  書込みドライバ回路
84  セレクタ回路
86  MRAMアレイ
88  電流源
88(1)  電流源
90  スイッチング電流
92  スイッチング電流
94  分離回路
94(1)  分離回路
96  制御信号
96'  反転された制御信号
98  書込み電圧
98(1)  SL書込み電圧
100(0)  M行
100(M-1)  M行
102(0)  N列
102(N-1)  N列
104(0,0)  MRAMビットセル
104((M-1),0)  MRAMビットセル
106(0)  WL
106(M-1)  WL
108(0)  BL
108(N-1)  BL
110(0)  SL
110(N-1)  SL
111(0)  書込み電流シンク
111(N-1)  書込み電流シンク
112(0)  結合要素
112(N-1)  結合要素
114(0)  BLトランジスタ
114(N-1)  BLトランジスタ
116(0)  SLトランジスタ
116(N-1)  SLトランジスタ
118(0)  BLトランジスタのドレイン(D)端子
120(0)  BLトランジスタのゲート(G)端子
122(0)  BL有効化信号
124(0)  BLトランジスタのソース(S)端子
124(N-1)  BLトランジスタのS端子
126(0)  SLトランジスタのD端子
128(0)  SLトランジスタのG端子
130(0)  SL有効化信号
132(0)  SLトランジスタのS端子
132(N-1)  SLトランジスタのS端子
134  分離トランジスタ
134(1)  BL分離トランジスタ
134(2)  SL分離トランジスタ
136  分離トランジスタのG端子
136(1)  BL分離トランジスタのG端子
136(2)  SL分離トランジスタのG端子
138  分離トランジスタのD端子
138(1)  BL分離トランジスタのD端子
138(2)  SL分離トランジスタのD端子
140  分離トランジスタのS端子
140(1)  BL分離トランジスタのS端子
140(2)  SL分離トランジスタのS端子
164  電流ミラー回路
166  BL電流源
166(1)  SL電流源
168  BL電流源トランジスタ
168(1)  SL電流源トランジスタ
170  BL電流源トランジスタのG端子
170(1)  SL電流源トランジスタのG端子
172  BL電流源トランジスタのS端子
172(1)  SL電流源トランジスタのS端子
174  BL電流源トランジスタのD端子
174(1)  SL電流源トランジスタのD端子
176  BL書込み電圧源
176(1)  SL書込み電圧源
178  BLスイッチング電流
180  SLスイッチング電流
182(0)  第1の書込み電流シンクトランジスタ
184(0)  第2の書込み電流シンク
186(0)  第1の書込み電流シンクトランジスタのG端子
188(0)  第1の書込み電流シンクトランジスタのS端子
190(0)  第1の書込み電流シンクトランジスタのD端子
192(0)  第2の書込み電流シンクトランジスタのG端子
194(0)  第2の書込み電流シンクトランジスタのS端子
196(0)  第2の書込み電流シンクトランジスタのD端子
200  プリチャージ回路
200(1)  プリチャージ回路
202  プリチャージ電圧
204  プリチャージトランジスタ
204(1)  BLプリチャージトランジスタ
204(2)  SLプリチャージトランジスタ
206  プリチャージトランジスタのG端子
206(1)  BLプリチャージトランジスタのG端子
206(2)  SLプリチャージトランジスタのG端子
208  プリチャージトランジスタのD端子
208(1)  BLプリチャージトランジスタのD端子
208(2)  SLプリチャージトランジスタのD端子
210  プリチャージトランジスタのS端子
210(1)  BLプリチャージトランジスタのS端子
210(2)  SLプリチャージトランジスタのS端子
212  プリチャージ電圧源
212(1)  プリチャージ電圧源
214  インバータ
216  入力(I)端子
218  出力(O)端子
240  プロセッサベースシステム
242  中央処理ユニット(CPU)
244  プロセッサ
246  キャッシュメモリ
248  システムバス
250  メモリコントローラ
252  メモリシステム
254  入力デバイス
256  出力デバイス
258  ネットワークインターフェースデバイス
260  ディスプレイコントローラ
262  ネットワーク
264(0)  メモリユニット
264(N)  メモリユニット
266  ディスプレイ
268  ビデオプロセッサ
【図１】
2018509727.tif 000003
【図２】
2018509727.tif 000004
【図３Ａ】
2018509727.tif 000005
【図３Ｂ】
2018509727.tif 000006
【図４】
2018509727.tif 000007
【図５】
2018509727.tif 000008
【図６】
2018509727.tif 000009
【図７】
2018509727.tif 000010
【図８】
2018509727.tif 000011
【図９−１】
2018509727.tif 000012
【図９−２】
2018509727.tif 000013
【図１０】
2018509727.tif 000014
【国際調査報告】
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