(57)【要約】  本開示は、有限ステートマシン制御によるマルチレベルスイッチングレギュレータ回路および方法を含む。一実施形態では、回路は、スイッチングレギュレータと有限ステートマシンとを備える。スイッチングレギュレータは、ハイサイドスイッチと、ローサイドスイッチと、少なくとも1つのキャパシタとを備える。有限ステートマシンは、スイッチへのスイッチ制御信号を発生させるために、スイッチング信号およびデューティサイクル信号を受信する。スイッチは、スイッチング信号およびデューティサイクル信号の遷移に応答して、有限ステートマシンの制御下でオンおよびオフにされる。スイッチング信号は、エンベロープトラッキング信号から発生されてよく、スイッチングレギュレータは、エンベロープトラッキングシステムの一部であってもよい。
2018506955.tif 000002
【特許請求の範囲】
【請求項１】
複数のハイサイドスイッチと、複数のローサイドスイッチと、前記ハイサイドスイッチ間の第1のノードに結合される第1の端子および前記ローサイドスイッチ間の第2のノードに結合される第2の端子を有する、少なくとも1つのキャパシタとを備える、スイッチングレギュレータであって、前記ハイサイドスイッチおよび前記ローサイドスイッチがスイッチ制御信号を受信する、スイッチングレギュレータと、
前記スイッチ制御信号を発生させるために、スイッチング信号およびデューティサイクル信号を受信する、有限ステートマシンであって、前記スイッチング信号および前記デューティサイクル信号に基づいて、前記ハイサイドスイッチおよび前記ローサイドスイッチを制御する、有限ステートマシンと
を備え、
前記ハイサイドスイッチおよび前記ローサイドスイッチが、前記スイッチング信号および前記デューティサイクル信号の遷移に応答して、前記有限ステートマシンの制御下でオンおよびオフにされる、回路。
【請求項２】
デューティサイクルがしきい値よりも大きいとき、前記有限ステートマシンが、前記スイッチング信号における変化に応答して、所定の状態のシーケンスを通して遷移するように、前記ハイサイドスイッチおよび前記ローサイドスイッチを制御する、請求項1に記載の回路。
【請求項３】
前記所定の状態のシーケンスが、インダクタを電源電圧、および前記少なくとも1つのキャパシタ上に蓄積された前記電源電圧の一部分に、交互に結合する、請求項2に記載の回路。
【請求項４】
前記所定の状態のシーケンスが、
前記ハイサイドスイッチが、前記少なくとも1つのキャパシタを充電するように構成され、前記ローサイドスイッチが、前記少なくとも1つのキャパシタをインダクタに結合するように構成される、第1の状態と、
前記ハイサイドスイッチが、前記インダクタを電源電圧に結合する、第2の状態と、
前記ハイサイドスイッチが、前記少なくとも1つのキャパシタを前記インダクタに結合するように構成され、前記ローサイドスイッチが、前記少なくとも1つのキャパシタを放電するように構成される、第3の状態と、
前記ハイサイドスイッチが、前記インダクタを前記電源電圧に結合する、第4の状態と
を備える、請求項2に記載の回路。
【請求項５】
デューティサイクルがしきい値未満であるとき、前記有限ステートマシンが、前記スイッチング信号における変化に応答して、所定の状態のシーケンスを通して遷移するように、前記ハイサイドスイッチおよび前記ローサイドスイッチを制御する、請求項1に記載の回路。
【請求項６】
前記所定の状態のシーケンスが、インダクタを、前記少なくとも1つのキャパシタ上に蓄積された電源電圧の一部分、および基準電圧に交互に結合する、請求項5に記載の回路。
【請求項７】
前記所定の状態のシーケンスが、
前記ローサイドスイッチが、インダクタを基準電圧に結合する、第1の状態と、
前記ハイサイドスイッチが、前記少なくとも1つのキャパシタを充電するように構成され、前記ローサイドスイッチが、前記少なくとも1つのキャパシタを前記インダクタに結合するように構成される、第2の状態と、
前記ハイサイドスイッチが、前記インダクタを前記基準電圧に結合する、第3の状態と、
前記ハイサイドスイッチが、前記少なくとも1つのキャパシタを前記インダクタに結合するように構成され、前記ローサイドスイッチが、前記少なくとも1つのキャパシタを放電するように構成される、第4の状態と
を備える、請求項5に記載の回路。
【請求項８】
デューティサイクルがしきい値と交差するとき、前記有限ステートマシンが、前記スイッチング信号における変化に応答して、複数の状態のうちの特定の状態を通して遷移するように、前記ハイサイドスイッチおよび前記ローサイドスイッチを制御し、前記有限ステートマシンが前記特定の状態のうちの1つではない場合、前記デューティサイクルが前記しきい値と交差することに対応する、前記デューティサイクル信号における変化が、前記ハイサイドスイッチおよび前記ローサイドスイッチの前記状態を変化させない、請求項1に記載の回路。
【請求項９】
前記ハイサイドスイッチおよび前記ローサイドスイッチが、前記少なくとも1つのキャパシタを充電または放電する特定の状態において構成された後、前記ハイサイドスイッチおよび前記ローサイドスイッチが、前記デューティサイクル信号における変化に応答する、請求項8に記載の回路。
【請求項１０】
前記ハイサイドスイッチが、電源電圧を受信するように構成される第1のスイッチと、前記第1のスイッチとスイッチングノードとの間に構成される第2のスイッチとを備え、前記ローサイドスイッチが、前記スイッチングノードに結合される第3のスイッチと、前記スイッチングノードと基準電圧との間に構成される第4のスイッチとを備え、前記少なくとも1つのキャパシタが、前記第1のスイッチと前記第2のスイッチとの間の第1のノードに結合される第1の端子と、前記第3のスイッチと前記第4のスイッチとの間の第2のノードに結合される第2の端子とを有する、単一のキャパシタである、請求項1に記載の回路。
【請求項１１】
デューティサイクルが50%よりも大きいとき、前記有限ステートマシンが、複数の状態を通して遷移するように、前記第1のスイッチ、前記第2のスイッチ、前記第3のスイッチ、および前記第4のスイッチを制御し、
第1の状態で、前記第1のスイッチがオンにされ、前記第2のスイッチがオフにされ、前記第3のスイッチがオンにされ、前記第4のスイッチがオフにされ、
前記第1の状態に続く第2の状態で、前記第1のスイッチがオンにされ、前記第2のスイッチがオンにされ、前記第3のスイッチがオフにされ、前記第4のスイッチがオフにされ、
前記第2の状態に続く第3の状態で、前記第1のスイッチがオフにされ、前記第2のスイッチがオンにされ、前記第3のスイッチがオフにされ、前記第4のスイッチがオンにされ、
前記第3の状態に続く第4の状態で、前記第1のスイッチがオンにされ、前記第2のスイッチがオンにされ、前記第3のスイッチがオフにされ、前記第4のスイッチがオフにされる、
請求項10に記載の回路。
【請求項１２】
デューティサイクルが50%未満であるとき、前記有限ステートマシンが、複数の状態を通して遷移するように、前記第1のスイッチ、前記第2のスイッチ、前記第3のスイッチ、および前記第4のスイッチを制御し、
第1の状態で、前記第1のスイッチがオフにされ、前記第2のスイッチがオフにされ、前記第3のスイッチがオンにされ、前記第4のスイッチがオンにされ、
前記第1の状態に続く第2の状態で、前記第1のスイッチがオフにされ、前記第2のスイッチがオンにされ、前記第3のスイッチがオフにされ、前記第4のスイッチがオンにされ、
前記第2の状態に続く第3の状態で、前記第1のスイッチがオフにされ、前記第2のスイッチがオフにされ、前記第3のスイッチがオンにされ、前記第4のスイッチがオンにされ、
前記第3の状態に続く第4の状態で、前記第1のスイッチがオンにされ、前記第2のスイッチがオフにされ、前記第3のスイッチがオンにされ、前記第4のスイッチがオフにされる、
請求項10に記載の回路。
【請求項１３】
前記ハイサイドスイッチが、電源電圧とスイッチングノードとの間に直列に構成される第1のPMOSトランジスタと第2のPMOSトランジスタとを備え、前記ローサイドスイッチが、前記スイッチングノードと基準電圧との間に直列に構成される第1のNMOSトランジスタと第2のNMOSトランジスタとを備える、請求項1に記載の回路。
【請求項１４】
前記スイッチング信号が増幅器によって発生され、前記増幅器が、エンベロープトラッキング入力信号を受信し、かつ前記スイッチングレギュレータの出力上で電圧を生成する、請求項1に記載の回路。
【請求項１５】
前記スイッチングレギュレータの出力電圧に結合される第1の入力と、基準電圧に結合される第2の入力とを有する、コンパレータをさらに備える、請求項1に記載の回路。
【請求項１６】
第1の信号を生成するためにスイッチングレギュレータの検知された出力電圧を基準電圧と比較するステップと、
第2の信号を生成するために、制御信号に応答して、前記スイッチングレギュレータの制御増幅器からの電流を検知するステップと、
前記スイッチングレギュレータの出力段におけるスイッチの状態を制御するために、前記第1の信号および前記第2の信号を有限ステートマシンにおいて受信するステップと
を備え、
前記出力段が、供給電圧と基準電圧との間に直列に構成される複数のスイッチと、第1のスイッチと第2のスイッチとの間に構成される第1の端子、および第3のスイッチと第4のスイッチとの間に構成される第2の端子を有する、少なくとも1つのキャパシタとを備え、
前記複数のスイッチが、前記第1の信号および前記第2の信号における変化に応答して、オンおよびオフにされる、方法。
【請求項１７】
前記電流を検知するステップが、前記電流の極性を判定するステップを含む、請求項16に記載の方法。
【請求項１８】
デューティサイクルがしきい値よりも大きいとき、前記有限ステートマシンが、スイッチング信号における変化に応答して、第1の所定の状態のシーケンスを通して遷移するように、前記複数のスイッチを制御し、前記デューティサイクルが前記しきい値未満であるとき、前記有限ステートマシンが、前記スイッチング信号における変化に応答して、第2の所定の状態のシーケンスを通して遷移するように、前記複数のスイッチを制御する、請求項16に記載の方法。
【請求項１９】
スイッチングレギュレータであって、
電源電圧に結合される第1の端子を有する第1のスイッチと、
前記第1のスイッチとスイッチングノードとの間に構成される第2のスイッチと、
前記スイッチングノードに結合される第3のスイッチと、
前記第3のスイッチと基準電圧との間に構成される第4のスイッチと、
前記スイッチングノードに結合される第1の端子、および第2の端子を有する、インダクタと、
前記第1のスイッチと前記第2のスイッチとの間に構成される第1の端子、および前記第3のスイッチと前記第4のスイッチとの間に構成される第2の端子を有する、キャパシタと
を備える、スイッチングレギュレータと、
増幅器であって、前記増幅器が、時変電圧制御信号を受信するための入力と、出力電圧を生成するための出力とを有し、前記増幅器の前記出力が、前記インダクタの前記第2の端子に結合される、増幅器と、
前記増幅器からの出力電流を検知し、それに従って、前記スイッチングレギュレータへのスイッチング信号を発生させるための、電流検知ヒステリシスコントローラと
を備える、回路。
【請求項２０】
前記時変制御信号が、エンベロープトラッキング信号または平均電力トラッキング信号である、請求項19に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、2015年2月27日に出願した米国出願第14/634,412号の優先権を主張するものであり、その内容の全体がすべての目的のために参照により本明細書に組み込まれる。
【０００２】
本開示は、電子回路および方法に関し、詳細には、有限ステートマシン制御によるマルチレベルスイッチングレギュレータ回路および方法に関する。
【背景技術】
【０００３】
スイッチングレギュレータは、受動素子を異なる電気的構成に、および異なる電気的構成から切り替えることによって、調整された電圧または電流を生成する回路である。図1は、1つのスイッチングレギュレータトポロジーの一例を示す。この例示的なスイッチングレギュレータでは、入力電圧Vddがインダクタ(L)103を充電するように、スイッチ101および102がオンおよびオフにされる。スイッチ101が閉じており、スイッチ102が開いているとき、エネルギーがVddからインダクタ103に与えられて、インダクタ電流ILを発生させる。スイッチ102は周期的に閉じられ、スイッチ101は開いており、インダクタ内のエネルギーが放散するとき、インダクタ電流ILは出力"out"へと流れ続ける。スイッチ101および102は、スイッチ制御回路104によって制御され、各スイッチのオン/オフ時間は、いくつかの異なる適用例要件に従って変動し得る。スイッチングレギュレータは、電圧および電流を与えるための極めて効率的な回路であるが、いくつかの適用例では、いくつかの問題がある。たとえば、スイッチングレギュレータの1つの課題は、スイッチがオンおよびオフにされるときにスイッチによって発生される雑音である。これはスイッチング雑音と呼ばれる。スイッチング雑音は、より大きいインダクタを使用して有効に抑制され得る。しかしながら、より大きいインダクタを使用することには、特に出力上の電圧が変化する場合、効率を低下させる欠点がある。スイッチング雑音および効率の最適化は、バックトポロジーならびに他のトポロジー(たとえば、ブースト、フライバック、バックボストなど)のような、多数の既存のスイッチングレギュレータトポロジーでの制約である。
【０００４】
スイッチングレギュレータが採用されることがある1つの特定の適用例は、電力増幅器適用例におけるエンベロープトラッキングにおけるものである。線形電力増幅器において高効率を達成することは、特に、変調方式がより複雑になっており、それらのピーク対平均電力比が増加する、ワイヤレス適用例において困難である。エンベロープトラッキング(ET)は、送信中の効率を改善するために、その電源電圧を継続的に調節することによって、PAの効率を高めるための手法である。
【０００５】
図2は、エンベロープトラッキングシステムの1つのタイプのための例示的な構成を示す。この例では、入力信号Vinが電力増幅器(PA)203の入力において与えられて、電力増幅信号Voutが生成される。PA203は、線形増幅器201およびスイッチング段202の構成から、電源電圧Vddおよび電源電流Iddを受ける。線形段およびスイッチング段は、一緒に働いて、電力増幅器入力信号Vinのエンベロープに基づいてVddのレベルを調節して、電力増幅器203の効率を改善する。この例では、線形増幅器201は、たとえば、Vinのエンベロープを表すエンベロープトラッキング信号(ET)を受信する。線形増幅器201は、電圧Vddおよび電流Iampを生成することができる。スイッチング段202は、エンベロープ信号に基づくスイッチング信号SWを受信する。この例では、SWは、Iampを検知することによって発生される。スイッチング段202は、電圧Vddおよび電流Iswを生成する。電流IampおよびIswの和は、PA203によって引き込まれる電源電流Iddである。スイッチングレギュレータ段202は、ETの効率を高めるが、雑音が多い。線形レギュレータ段201は、より高速であり、PAのピーク効率を達成するために最適な電源電圧を保証するが、(電力の)損失がある。残念ながら、雑音および効率は、相反する性能要件である。エンベロープトラッキング適用例は、雑音および効率、ならびに、たとえば、帯域幅および出力電圧ダイナミックレンジなどの他の性能メトリックにおいて、極めて厳しい要件を有することがある。
【発明の概要】
【課題を解決するための手段】
【０００６】
本開示は、有限ステートマシン制御によるマルチレベルスイッチングレギュレータ回路および方法を含む。一実施形態では、回路は、スイッチングレギュレータと有限ステートマシンとを備える。スイッチングレギュレータは、ハイサイドスイッチと、ローサイドスイッチと、少なくとも1つのキャパシタとを備える。有限ステートマシンは、スイッチへのスイッチ制御信号を発生させるために、スイッチング信号およびデューティサイクル信号を受信する。スイッチは、スイッチング信号およびデューティサイクル信号の遷移に応答して、有限ステートマシンの制御下でオンおよびオフにされる。スイッチング信号は、エンベロープトラッキング信号から発生されてもよく、スイッチングレギュレータは、エンベロープトラッキングシステムの一部であってもよい。
【０００７】
以下の詳細な説明および添付の図面は、本開示の性質および利点のより深い理解を提供する。
【図面の簡単な説明】
【０００８】
【図１】1つのスイッチングレギュレータトポロジーの一例を示す図である。
【図２】エンベロープトラッキングシステムの1つのタイプのための例示的な構成を示す図である。
【図３】一実施形態によるスイッチングレギュレータ回路を示す図である。
【図４Ａ】一実施形態による、高デューティサイクルのための回路の動作を示す図である。
【図４Ｂ】図4Aの回路のための波形を示す図である。
【図５Ａ】一実施形態による、低デューティサイクルのための回路の動作を示す図である。
【図５Ｂ】図5Aの回路のための波形を示す図である。
【図６Ａ】一実施形態による、高デューティサイクルから低デューティサイクルに遷移する回路の動作を示す図である。
【図６Ｂ】図6Aの回路のための波形を示す図である。
【図７】一実施形態による例示的な有限ステートマシンを示す図である。
【図８】一実施形態による有限ステートマシンの第1の段を示す図である。
【図９】一実施形態による有限ステートマシンの第2の段を示す図である。
【図１０】一実施形態による方法を示す図である。
【図１１】一実施形態による、電流検知ヒステリシスコントローラを含む例示的な回路を示す図である。
【図１２】別の実施形態による、例示的なスイッチングレギュレータフィードバックループを示す図である。
【発明を実施するための形態】
【０００９】
本開示は、有限ステートマシン制御によるマルチレベルスイッチングレギュレータ回路および方法に関する。以下の説明において、本開示の完全な理解を提供するために、説明を目的として、多数の例および具体的な詳細が記載される。しかしながら、特許請求の範囲に示されている本開示は、単独で、または以下で説明する他の特徴と組み合わせて、これらの例における特徴の一部または全部を含み得ること、また、本明細書で説明する特徴および概念の変更形態および均等物をさらに含み得ることが当業者には明らかであろう。
【００１０】
本開示の特徴および利点について、スイッチングレギュレータにおいて有用な様々な発明的態様および技法を示す具体的な例に関して、本明細書で説明する。たとえば、具体的な実施形態は、3レベルバック段構成をもつ、低雑音、高効率のエンベロープトラッキング増幅器のための発明的なヒステリシス制御技法を含み得る。一例は、全デジタル制御実装形態を採用することができ、したがって、高速デバイスが利用可能であるが、電圧耐性がより低い、より高度な低コストCMOS技術をうまく利用することが可能である。いくつかの実施形態は、通常のバック段を使用する従来のエンベロープトラッキング技法に、雑音および効率性能に関する著しい改善を提供することができる。本明細書で開示するいくつかの制御方式について、エンベロープトラッキングとの関連で説明するが、本開示の特定の態様は、すべての他のスイッチングレギュレータトポロジーにより一般的に適用可能であり得る。
【００１１】
エンベロープトラッキング増幅器は、雑音、効率、帯域幅、および出力電圧ダイナミックレンジ性能のための厳しい要件を有することが多い。高電圧適用例のためのフライングキャパシタ3レベルバック変換器は、たとえば、供給電圧の半分だけ、各スイッチ上の電圧ストレスを低減するように構成され得る。マルチレベルトポロジーもまた、以下の例で説明するようにエンベロープトラッキングのために使用されてもよく、その理由は、マルチレベルトポロジーが、雑音と効率との間の好ましいトレードオフを達成することができ、たとえば、小型の構成要素を選択すること、およびしたがって、コストを低減することを可能にするからである。マルチレベルトポロジーをエンベロープトラッキングに適用することは困難であり、その理由は、典型的なPWM制御が高帯域幅要件を満たすには低速すぎるからである。本開示のいくつの実施形態は、たとえば、より高速な制御を提供するために全デジタル制御方式を含み、それによって、高度なCMOS技術をうまく利用することができる。
【００１２】
図3は、一実施形態によるスイッチングレギュレータ回路を示す。一実施形態では、スイッチングレギュレータは、ハイサイドスイッチと、ローサイドスイッチと、出力インダクタと、制御回路(ここでは、有限ステートマシン-FSM)とを含む。この例は、エンベロープトラッキングに適用される本開示の有利な特徴を示すが、本明細書で説明する特徴はまた、他のスイッチングレギュレータトポロジー(たとえば、バック、ブースト、バックブースト、フライバックなど)にも適用可能である。この例では、電力増幅器(PA)350は、増幅されるべき入力信号Vinを受信し、電力増幅器出力信号Voutを生成し、電力増幅器出力信号Voutは、いくつかの適用例(たとえば、ワイヤレス送信機)では、たとえば、アンテナに結合され得る。本開示によるマルチレベルスイッチングレギュレータは、複数のハイサイドスイッチ(たとえば、トランジスタM2およびM3)と、複数のローサイドスイッチ(たとえば、トランジスタM0およびM1)と、少なくとも1つのキャパシタ(C)390とを含み得る。この例では、キャパシタ390は、ハイサイドスイッチ(たとえば、M2およびM3)間の第1のノードに結合される第1の端子と、ローサイドスイッチ(たとえば、M0およびM1)間の第2のノードに結合される第2の端子とを有する。ハイサイドスイッチおよびローサイドスイッチは、有限ステートマシン304によって発生されたスイッチ制御信号φ3、φ2、φ1、およびφ0を受信して、スイッチをオンおよびオフにする。この例では、スイッチはMOSトランジスタであり、スイッチ制御信号は、ドライバ回路310〜313を通して受信され、ただし、回路310および311は非反転であり、回路312および313は反転である。
【００１３】
本開示の特徴および利点は、ドライバ回路に入力を与えることによって、スイッチ制御信号を発生させるために、スイッチング信号(たとえば、ETDRV)とデューティサイクル信号(たとえば、D)とを受信する、有限ステートマシン(FSM)304を含む。この例では、FSM304は、スイッチング信号およびデューティサイクル信号に基づいて、ハイサイドスイッチおよびローサイドスイッチを制御するために、スイッチ制御信号φ3、φ2、φ1、およびφ0を生成する。たとえば、デューティサイクル信号は、デューティサイクルがしきい値(たとえば、50%デューティサイクル)を上回るかまたは下回ることに対応してもよく、スイッチング信号は、増幅器入力における制御信号に応答して、増幅器によって発生されてもよく、増幅器からの電流の極性(たとえば、正または負)を示す。ハイサイドスイッチおよびローサイドスイッチは、スイッチング信号およびデューティサイクル信号の遷移に応答して、有限ステートマシンの制御下でオンおよびオフにされる。
【００１４】
様々な実施形態では、増幅器は、たとえば、誤差増幅器またはエンベロープトラッキング増幅器であってもよく、制御信号は、それぞれ、誤差信号または時変制御信号(たとえば、エンベロープトラッキング(ET)信号、もしくは平均電力トラッキング(APT)信号)であり得る。図3に示す例では、増幅器は、たとえば、デジタルアナログ変換器(図示せず)によって発生される差動エンベロープトラッキング信号(DACP/DACN)を受信する、エンベロープトラッキング増幅器301である。増幅器301からの電流Iampは、電流センサー302によって検知され、電流センサー302は、たとえば、抵抗または同様の電流検知方式であり得る。一実施形態では、電流センサー302は、増幅器からの出力電流を検知し、それに従って、スイッチングレギュレータへのスイッチング信号を発生させるために、電流検知ヒステリシスコントローラを備える。電流検知ヒステリシスコントローラの1つの例示的な実装形態を以下に示し、この実装形態は、たとえば、ヒステリシスコンパレータの入力端子間に構成される直列抵抗を含み得る。電流センサー302は、この例ではETDRVである、スイッチング信号を発生させる。この例では、ETDRVは、増幅器301からの正および負の電流を表す。スイッチング信号ETDRVは、FSM304に入力として与えられる。
【００１５】
FSM304はまた、スイッチングレギュレータのデューティサイクルに対応するデューティサイクル信号Dを受信することもできる。この例では、デューティサイクルを決定し、デューティサイクル信号Dを発生させるために、出力電圧VAMPが基準電圧と比較される。一実施形態では、コンパレータ303が、出力電圧を基準電圧と比較するために使用され得る。この例では、コンパレータ303は、ヒステリシスコンパレータであり、基準電圧は、電源電圧の1/2である。たとえば、電源端子は、電源電圧(ここでは、VBATT)を受けることができる。この例示的な回路は、VBATTを分割するために、直列抵抗306および307を備える抵抗分割器を使用する。バッファ305は、コンパレータ303の一方の入力に与えられる、VBATT/2を発生させるために使用される。コンパレータ303の第2の入力は、スイッチングレギュレータ出力電圧VAMPを受けるために、スイッチングレギュレータの出力端子に結合される。VBATTはまた、スイッチM3におけるスイッチングレギュレータへの電源電圧入力でもある。デューティサイクルは、スイッチングレギュレータ出力電圧(VAMP)の、スイッチングレギュレータ入力電圧(VBATT)に対する比である。50%デューティサイクルは、一例として、VAMP=VBATT/2(すなわち、VAMP/VBATT=.5)に対応し得る。
【００１６】
有限ステートマシン304は、デューティサイクル信号Dおよびスイッチング信号ETDRVにおける変化に基づいて、スイッチM0〜M3をオンおよびオフにすることができる。エンベロープトラッキング適用例では、電圧VAMPは、PA350への電源電圧である。
【００１７】
図4Aは、一実施形態による、高デューティサイクルのための回路の動作を示す。デューティサイクルが、50%などのしきい値よりも大きいとき、有限ステートマシンは、スイッチング信号における変化に応答して、所定の状態のシーケンスを通して遷移するように、ハイサイドスイッチおよびローサイドスイッチを制御する。この例では、所定の状態のシーケンスは、インダクタLを電源電圧、およびキャパシタ上に蓄積された電源電圧の一部分(たとえば、VBATT/2)に、交互に結合する。FSMにおける状態シーケンスについて、以下でより詳細に説明する。
【００１８】
この例では、スイッチングレギュレータスイッチが最初に(a)に示す状態であると仮定し、ここにおいて、M3がオンにされ、M2がオフにされ、M1がオンにされ、M0がオフにされる。この状態で、ハイサイドスイッチは、キャパシタCを充電するように構成され、ローサイドスイッチは、キャパシタをインダクタに結合するように構成される。具体的には、この状態で、VBATTがM3を通してキャパシタCの端子に結合され、したがって、キャパシタCを充電する。キャパシタCは、VBATT/2に等しい電圧を蓄積する。したがって、トランジスタM1がオンにされると、インダクタLの一方の端子が、キャパシタCの他方の端子上で電圧VBATT/2に結合され、それによって電荷を供給する。この状態で、インダクタ電流ILが減少(ランプダウン)することになる。
【００１９】
図4Bは、図4Aの回路のための波形を示す。図4Bに示すように、回路が状態(a)で構成される時間期間中のインダクタ電流ILは、ランプダウンする。したがって、増幅器電流Iampは、最初は低く、ランプアップしている。この例では、Iampが十分に増加するとき、電流検知回路302の出力は、スイッチング信号ETDRVの状態を変化させ、(たとえば、IampおよびILのゼロ交差において)Iampが負極性から正極性に遷移したことを示す。負から正に遷移するIampと、ETDRVの遷移との間の遅延は、たとえば、電流センサー302内のコンパレータにおけるヒステリシスによるものであり得る。FSM304は、状態における変化によって、ETDRVにおける変化に応答し、それによって、[1010](すなわち、M3オン、M2オフ、M1オン、M0オフ)から、(b)に示すように[1100](すなわち、M3オン、M2オン、M1オフ、M0オフ)への、出力信号φ3、φ2、φ1、およびφ0における変化を引き起こす。
【００２０】
この状態で、ハイサイドスイッチは、インダクタを電源電圧VBATTに結合し、ローサイドスイッチは開放される。したがって、電流ILは、図4Bの(b)に示すようにランプアップし始め、増幅器電流Iamp(以前は正であり増加する)は、ランプダウンする。
【００２１】
Iampが十分に減少するとき、電流検知回路302の出力は、スイッチング信号ETDRVの状態を変化させ、Iampが正極性から負極性に遷移したことを示す。FSM304は、状態における別の変化によって、ETDRVにおける変化に応答し、それによって、[1100](すなわち、M3オン、M2オン、M1オフ、M0オフ)から、(c)に示すように[0101](すなわち、M3オフ、M2オン、M1オフ、M0オン)への、出力信号φ3、φ2、φ1、およびφ0における変化を引き起こす。
【００２２】
この状態で、ローサイドスイッチは、キャパシタCを放電するように構成され、ハイサイドスイッチは、キャパシタをインダクタに結合するように構成される。具体的には、この状態で、基準電圧(ここでは、接地(GND))がM0を通してキャパシタCの端子に結合され、したがって、キャパシタCを放電する。キャパシタCは、VBATT/2に等しい電圧を蓄積する。したがって、トランジスタM2がオンにされると、インダクタLの一方の端子が、キャパシタC上で電圧VBATT/2に結合され、それによって電荷を供給し、インダクタ電流ILが減少(ランプダウン)することになる。インダクタ電流ILは、図4Bの(c)に示すようにランプダウンし、増幅器電流Iamp(以前は負であり減少する)は、ランプアップする。
【００２３】
Iampが十分に増加するとき、電流検知回路302の出力は、スイッチング信号ETDRVの状態を変化させ、Iampが負極性から正極性に遷移したことを示す。FSM304は、状態における別の変化によって、ETDRVにおける変化に応答し、それによって、[0101](すなわち、M3オフ、M2オン、M1オフ、M0オン)から、(d)に示すように[1100](すなわち、M3オン、M2オン、M1オフ、M0オフ)への、出力信号φ3、φ2、φ1、およびφ0における変化を引き起こす。状態(d)は、インダクタを電源電圧に結合することをハイサイドスイッチに行わせることによって、スイッチを状態(b)と同じに動作させるが、ETDRVが状態を変化させるとき、状態(a)([1010])に戻るように遷移する。したがって、デューティサイクル信号が不変である(たとえば、D=1、50%よりも大きい)とき、FSM304は、スイッチング信号における変化に応答して、上記で説明したように、4つの状態を備える全サイクルを通して遷移し得る。
【００２４】
スイッチングノード上の電圧VSWを、図4Bに示す。図4Bに示すように、50%の例示的なデューティサイクルでは、VSWは、電源電圧VBATTと、1/2の電源電圧VBATT/2との間で切り替わる。したがって、スイッチM0〜M3は、低減されたストレスとともにより低い電圧において動作する。図3を参照すると、追加のシャントレギュレータIsrc308およびIsnk309が、たとえば、充電と放電との間の不平衡によって引き起こされた電流損失を補うために使用され得る。
【００２５】
図5Aは、一実施形態による、低デューティサイクルのための回路の動作を示す。デューティサイクルが、50%などのしきい値未満であるとき、有限ステートマシンは、スイッチング信号における変化に応答して、所定の状態のシーケンスを通して遷移するように、ハイサイドスイッチおよびローサイドスイッチを制御する。この例では、所定の状態のシーケンスは、インダクタLを基準電圧(たとえば、接地)、およびキャパシタ上に蓄積された電源電圧の一部分(たとえば、VBATT/2)に、交互に結合する。このシーケンスのためのFSMにおける状態シーケンスについても、以下でより詳細に説明する。
【００２６】
この例では、スイッチングレギュレータスイッチが最初に(a)に示す状態[0011]であると仮定し、ここにおいて、M3がオフにされ、M2がオフにされ、M1がオンにされ、M0がオンにされる。この状態で、ローサイドスイッチは、インダクタを接地に結合するように構成され、ハイサイドスイッチは開放される。図5Bは、電流ILが状態(a)中にランプダウンすることを示す、図5Aの回路のための波形を示す。したがって、増幅器電流Iamp(以前は負であり、減少する)は、ランプアップする。
【００２７】
Iampが十分に増加するとき、電流検知回路302の出力は、スイッチング信号ETDRVの状態を変化させ、Iampが負極性から正極性に遷移したことを示す。FSM304は、状態における別の変化によって、ETDRVにおける変化に応答し、それによって、[0011](すなわち、M3オフ、M2オフ、M1オン、M0オン)から、図5Aの(b)に示すように[0101](すなわち、M3オフ、M2オン、M1オフ、M0オン)への、出力信号φ3、φ2、φ1、およびφ0における変化を引き起こす。
【００２８】
この状態で、ローサイドスイッチは、キャパシタCを放電するように構成され、ハイサイドスイッチは、キャパシタをインダクタに結合するように構成される。具体的には、この状態で、接地がM0を通してキャパシタCの端子に結合され、したがって、キャパシタCを放電する。キャパシタCは、VBATT/2に等しい電圧を蓄積する。したがって、トランジスタM2がオンにされると、インダクタLの一方の端子が、キャパシタCの他方の端子上で電圧VBATT/2に結合され、それによって電荷を供給する。この状態で、インダクタ電流ILが増加(ランプアップ)することになる。
【００２９】
図5Bに示すように、回路が状態(b)で構成される時間期間中のインダクタ電流ILは、ランプアップする。したがって、増幅器電流Iampは、最初は高く、ランプダウンしている。この例では、Iampが十分に減少するとき、電流検知回路302の出力は、スイッチング信号ETDRVの状態を変化させ、Iampが正極性から負極性に遷移したことを示す。FSM304は、状態における別の変化によって、ETDRVにおける変化に応答し、それによって、[0101](すなわち、M3オフ、M2オン、M1オフ、M0オン)から、図5Aの(c)に示すように[0011](すなわち、M3オフ、M2オフ、M1オン、M0オン)への、出力信号φ3、φ2、φ1、およびφ0における変化を引き起こす。
【００３０】
図5Aの状態(c)は、インダクタを接地に結合することをローサイドスイッチに行わせることによって、スイッチを図5Aの状態(a)と同じに動作させるが、ETDRVが状態を変化させるとき、状態(d)([1010])に遷移する。状態(c)で、インダクタ電流ILは減少し、Iampは増加する。Iampが十分に増加するとき、電流検知回路302の出力は、スイッチング信号ETDRVの状態を変化させ、Iampが負極性から正極性に遷移したことを示す。FSM304は、状態における別の変化によって、ETDRVにおける変化に応答し、それによって、[0011](すなわち、M3オフ、M2オフ、M1オン、M0オン)から、(d)に示すように[1010](すなわち、M3オン、M2オフ、M1オン、M0オフ)への、出力信号φ3、φ2、φ1、およびφ0における変化を引き起こす。
【００３１】
この状態で、ハイサイドスイッチは、キャパシタCを充電するように構成され、ローサイドスイッチは、キャパシタをインダクタに結合するように構成される。具体的には、この状態で、VBATTがM3を通してキャパシタCの端子に結合され、したがって、キャパシタCを充電する。キャパシタCは、VBATT/2に等しい電圧を蓄積する。したがって、トランジスタM1がオンにされると、インダクタLの一方の端子が、キャパシタC上で電圧VBATT/2に結合され、それによって電荷を供給し、インダクタ電流ILが増加(ランプアップ)することになる。インダクタ電流ILは、図5Bの(d)に示すようにランプアップし、増幅器電流Iamp(以前は正であり増加する)は、ランプダウンする。
【００３２】
Iampが十分に減少するとき、電流検知回路302の出力は、スイッチング信号ETDRVの状態を変化させ、Iampが正極性から負極性に遷移したことを示す。FSM304は、状態における別の変化によって、ETDRVにおける変化に応答し、それによって、[1010](すなわち、M3オン、M2オフ、M1オン、M0オフ)から、状態(a)[0011](すなわち、M3オフ、M2オフ、M1オン、M0オン)に戻る、出力信号φ3、φ2、φ1、およびφ0における変化を引き起こす。したがって、デューティサイクル信号が不変である(たとえば、D=0、50%未満である)とき、FSM304は、スイッチング信号における変化に応答して、図5Aに示したように、4つの状態を備える全サイクルを通して遷移し得る。図4Aと同様に、VSWは、1/2の電源電圧、VBATT/2と接地との間で切り替わる。したがって、スイッチM0〜M3は、低減されたストレスとともにより低い電圧において動作する。
【００３３】
図6Aは、一実施形態による、高デューティサイクルから低デューティサイクルに遷移する回路の動作を示す。様々な動作条件下で、スイッチングレギュレータの出力電圧(たとえば、図3のVAMP)が変化してもよく、それが次にデューティサイクルを変化させてもよい。本開示の実施形態は、デューティサイクルを監視し、デューティサイクル信号(たとえば、図3のD)の状態を変化させることができ、それによって、有限ステートマシンにおける状態遷移と、スイッチングレギュレータ内のハイサイドスイッチおよびローサイドスイッチの状態における対応する変化とを引き起こすことができる。しかしながら、本開示の特徴および利点は、FSMが1つまたは複数の特定の状態であるとき、FSMがデューティサイクル信号における変化に対して、ハイサイドスイッチおよび/またはローサイドスイッチにおける対応する変化のみで応答することができるように、デューティサイクル信号における変化に応答するFSM状態を制約することを含む。
【００３４】
図6によって示されるように、デューティサイクルがしきい値と交差するとき、有限ステートマシンは、スイッチング信号における変化に応答して、FSMにおける状態のうちの特定の状態を通して遷移するように、ハイサイドスイッチおよびローサイドスイッチを制御する。しかしながら、FSMにおけるすべての状態が、デューティサイクル信号における変化に応答するとは限らず、FSMは、デューティサイクルにおける変化に応答するハイサイドスイッチおよび/またはローサイドスイッチにおける変化を、特定の状態に制限することができる。したがって、有限ステートマシンがそのような変化に応答する特定の状態のうちの1つではない場合、デューティサイクルがしきい値と交差することに対応する、デューティサイクル信号における変化は、ハイサイドスイッチおよびローサイドスイッチの状態を変化させない。
【００３５】
このことを図6Aに示し、図6Aは、たとえば、デューティサイクル信号が論理1から論理0に遷移するときの、ハイサイドスイッチおよびローサイドスイッチのシーケンスを示す。Dは最初に論理1であるので、状態のシーケンスは、図4Aに示したものと同じである。しかしながら、Dが1から0に遷移するとき、FSMは、即時に応答するのではない。むしろ、FSMは、FSMが特定の状態であるときのみ、図4Aの状態シーケンスから図5Aの状態シーケンスに遷移し得る。この例では、状態(a)〜(b)はD=1状態であり、遷移は状態(c)で発生し、この状態は、しきい値(たとえば、50%)を上回るデューティサイクルのための状態シーケンスと、しきい値を下回るデューティサイクルのための状態シーケンスとの両方によって共有される、特定の状態である。状態(d)は、たとえば、図5AのD=0状態(c)に対応する。
【００３６】
図6Bは、図6Aの回路のための波形を示す。図6Bは、状態(c)で、システムが、図4Aの場合のようにVSWがVBATTとVBATT/2との間で切り替わる、高デューティサイクル動作から、図5Aの場合のようにVSWがVBATT/2と接地との間で切り替わる、低デューティサイクル動作に遷移することを示す。
【００３７】
概して、図6Aのシーケンスは、ハイサイドスイッチおよびローサイドスイッチが、フライングキャパシタを充電または放電する特定の状態において構成される後、ハイサイドスイッチおよびローサイドスイッチが、デューティサイクル信号における変化に応答することを示す。たとえば、図6Aでは、状態(c)は、低デューティサイクル動作に遷移するより前に、キャパシタCを放電する。
【００３８】
図7は、一実施形態による例示的な有限ステートマシンを示す。この例では、FSMは、第1の段のFSM(FSM1)701と、第2の段のFSM(FSM2)702とを備える。FSM1 701は、デューティサイクル信号Dとスイッチング信号ETDRVとを受信し、以下で説明する5つの状態を備える。FSM2 702は、FSM1 701の出力を受信し、同じく以下で説明する7つの状態を備える。FSM2 702は、上記で説明したように、ハイサイドスイッチおよびローサイドスイッチのオンおよびオフ状態を制御する、スイッチ制御信号φ3、φ2、φ1、およびφ0を発生させる。
【００３９】
図8は、一実施形態による有限ステートマシンの第1の段を示す。この図では、円は状態を表し、状態間の遷移が矢印によって表される。遷移を生じる入力を矢印の上に示し、出力を円の中に示す。たとえば、FSM1が状態0/00であり、01入力(すなわち、D=0およびETDRV=1)を受信する場合、FSM1は、状態1/01に遷移し、01を出力する。D=0であるとき、ETDRVの入力遷移が出力に反映され、Dの入力遷移は、出力における変化を引き起こさないことに留意されたい。Dにおける遷移は、状態1/01からD=1状態3/11のみに遷移し得る。同様に、D=1であるとき、ETDRVの入力遷移が出力に反映され、Dの入力遷移は、出力における変化を引き起こさない。Dにおける遷移は、状態2/10からD=0状態0/00のみに遷移し得る。したがって、D=1サイクルとD=0サイクルとの間の遷移は、たとえば、上述のような、遷移中のフライングキャパシタの充電および放電の完全なサイクルを保証するように制御され得る。FSM1は、入力DおよびETDRVを調整し、たとえば、FSM2への無効な遷移を防止することができる。4/00は、FSMの始めのスタンバイ状態であり、そこで、システムが有効にされるとき、終了が発生する。
【００４０】
図9は、一実施形態による有限ステートマシンの第2の段を示す。図9に示すように、FSM2は、ハイサイドスイッチおよびローサイドスイッチをオンおよびオフにするための複数の状態を有し得る。第1の複数の状態は、しきい値を上回るデューティサイクル(たとえば、D=1、>50%デューティサイクル)に対応し、第2の複数の状態は、しきい値を下回るデューティサイクル(たとえば、D=0、<50%デューティサイクル)に対応する。図4Aおよび図9を参照すると、D=1であるとき、ハイサイドトランジスタおよびローサイドトランジスタM0〜M3は、次のように遷移してもよく、すなわち、図4Aの状態(a)はA/1010に対応し、図4Aの状態(b)はD/1100に対応し、図4Aの状態(c)は5/0101に対応し、図4Aの状態(d)はC/1100に対応し、ここで、状態間の遷移は、FSM1を通過され、図9では状態間の矢印の隣に示される、スイッチング信号ETDRVにおける変化によって引き起こされる(たとえば、[D,ETDRV]=[11]、[10]、[11]、[10])。デューティサイクル信号Dが不変のままである限り、FSM2は、状態A/、D/、5/、およびC/のうちの1つのままになる。
【００４１】
しかしながら、しきい値を下回るデューティサイクルの低下に応答して、Dが0に遷移するとき、たとえば、FSM2は、状態3/および4/、ならびに状態5/およびA/を通して遷移し得る。しかしながら、FSM2は、D=1サイクルとD=0サイクルとの両方によって共有される状態、たとえば、状態5/およびA/においてのみ遷移し得る。したがって、FSM2が状態D/である間に、Dが0に遷移する場合、システムは、低デューティサイクル状態シーケンスを開始する前に、FSM2が5/になるまで待機する(たとえば、ETDRV遷移まで待機する)ことになる。言い換えれば、FSM2は、FSM2が、低デューティサイクルシーケンスおよび高デューティサイクルシーケンスによって共有される状態であるときのみ、異なるデューティサイクルシーケンスに入り得る。図5Aに示す低デューティサイクル(D=0)シーケンスでは、ハイサイドトランジスタおよびローサイドトランジスタM0〜M3は、次のように遷移してもよく、すなわち、図5Aの状態(a)は、4/0011に対応し、図5Aの状態(b)は、5/0101に対応し、図5Aの状態(c)は、3/0011に対応し、図5Aの状態(c)は、A/1010に対応する。
【００４２】
図10は、一実施形態による方法を示す。1001で、スイッチングレギュレータの検知された出力電圧が、1/2の電源電圧など、基準電圧と比較されてもよく、それに従って、1002で、第1の信号が生成される。第1の信号は、たとえば、ヒステリシスコンパレータによって発生されたデジタル信号であり得る。1003で、電流が、スイッチングレギュレータの制御増幅器から検知され、それに従って、1004で、第2の信号が生成される。第2の信号は、たとえば、制御増幅器からの電流の極性を検知するために、コンパレータの入力端子間に直列抵抗が構成される、別のヒステリシスコンパレータによって発生されたデジタル信号であり得る。一実施形態では、制御増幅器は、スイッチングレギュレータ内のフィードバックループの一部である。別の実施形態では、制御増幅器は、たとえば、エンベロープトラッキング信号ETを受信するエンベロープトラッキング増幅器である。1005で、第1の信号および第2の信号が、有限ステートマシンにおいて受信される。有限ステートマシンは、第1の信号および第2の信号における変化に応答して、出力段における複数の直列構成されるスイッチとキャパシタとをオンおよびオフにするために、スイッチ制御信号を発生させる。
【００４３】
図11は、一実施形態による、電流検知ヒステリシスコントローラを含む例示的な回路を示す。この例では、スイッチングレギュレータは、電源電圧Vddに結合される第1の端子を有する第1のスイッチ1101と、第1のスイッチ1101とスイッチングノードとの間に構成される第2のスイッチ1102と、スイッチングノードに結合される第3のスイッチ1103と、第3のスイッチ1103と基準電圧、接地との間に構成される第4のスイッチ1104とを備える。スイッチングレギュレータは、スイッチングノードに結合される第1の端子、および第2の端子を有する、インダクタLと、第1のスイッチ1101と第2のスイッチ1102との間に構成される第1の端子、および第3のスイッチ1103と第4のスイッチ1104との間に構成される第2の端子を有する、キャパシタ1150とをさらに含む。この例では、線形増幅器1106は、エンベロープトラッキング信号を受信する。増幅器1106は、時変電圧制御信号(たとえば、ET信号またはAPT信号)を受信するための入力と、この例では電力増幅器1105のための電源電圧である出力電圧Vampを生成するための出力とを有し得る。増幅器1105の出力は、インダクタLの第2の端子に結合される。電流検知ヒステリシスコントローラは、増幅器1106からの出力電流Iampを検知し、それに従って、スイッチングレギュレータへのスイッチング信号を発生させる。この例では、電流検知ヒステリシスコントローラは、ヒステリシスを有するコンパレータ1108の2入力間の増幅器出力電流Iampと直列に構成される抵抗1107を含む。コンパレータの出力は、スイッチング信号SWであり、スイッチング信号SWは、スイッチ1101〜1104をオンおよびオフにするために、スイッチ制御回路を駆動する。1つの例示的なスイッチ制御回路は、上記で説明した有限ステートマシンを含み得るが、他のETおよびAPT適用例は、マルチレベルスイッチングレギュレータの性能特性からの恩恵を受けることができる。
【００４４】
図12は、別の実施形態による、例示的なスイッチングレギュレータフィードバックループを示す。この例では、スイッチング信号が、誤差増幅器1201およびパルス幅変調(PWM)コンパレータ1202から発生される。誤差増幅器は、電圧または電流などのフィードバック信号fbと、基準信号とを受信し、誤差信号を生成することができる。誤差増幅器の出力は、たとえば、抵抗RcompとキャパシタCcompとを備える補償ネットワークに、および入力PWMコンパレータ1202に結合され得る。この例では、PWMコンパレータ1202の他の入力は、ランプ信号"RAMP"を受信し、出力上でスイッチング信号を生成する。
【００４５】
上記の説明は、本開示の様々な実施形態を、特定の実施形態の態様がどのように実装され得るかという例とともに示す。上の例は、それらの実施形態しかないと見なされるべきではなく、以下の特許請求の範囲によって規定される特定の実施形態の柔軟性および利点を示すために提示されている。上の開示および以下の特許請求の範囲に基づいて、特許請求の範囲によって規定される本開示の範囲から逸脱することなく、他の構成、実施形態、実装形態、および均等物が採用されてよい。
【符号の説明】
【００４６】
101、102  スイッチ
103  インダクタ(L)
104  スイッチ制御回路
201  線形増幅器、線形レギュレータ段
202  スイッチング段、スイッチングレギュレータ段
203、350  電力増幅器、PA
301  エンベロープトラッキング増幅器、増幅器
302  電流センサー、電流検知回路
303、1108  コンパレータ
304  有限ステートマシン、FSM
305  バッファ
306、307  直列抵抗
308  シャントレギュレータIsrc
309  シャントレギュレータIsnk
310〜313  ドライバ回路、回路
390  キャパシタ(C)
701  第1の段のFSM、FSM1
702  第2の段のFSM、FSM2
1101  第1のスイッチ、スイッチ
1102  第2のスイッチ、スイッチ
1103  第3のスイッチ、スイッチ
1104  第4のスイッチ、スイッチ
1105  電力増幅器、増幅器
1106  線形増幅器、増幅器
1107  抵抗
1150  キャパシタ
1201  誤差増幅器
1202  パルス幅変調(PWM)コンパレータ、入力PWMコンパレータ
【図１】
2018506955.tif 000003
【図２】
2018506955.tif 000004
【図３】
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【図４Ａ】
2018506955.tif 000006
【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
2018506955.tif 000010
【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
2018506955.tif 000018
2018506955.tif 000019
2018506955.tif 000020
2018506955.tif 000021