(57)【要約】  本発明は、その上面（１４）が２つの副層を含むパッシベーション層（１６）で覆われた半導体材料の積層を含む電界効果トランジスタであって、２つの副層は、  −低強度の第２の区域（Ｚ２）全体にわたって延伸し、電気的降伏電界Ｅｃｌ１を有する第１の材料（Ｍａｔ１）を含む第１の副層（１６ａ）であって、前記第１副層（１６ａ）の電荷が積層（Ｅｍｐ）の前記上面（１４）の電荷より厳密に少ない、第１の副層（１６ａ）と、  −高強度の第１の区域（Ｚ１）全体にわたって延伸し、第１の副層（１６ａ）を覆う第２の副層（１６ｂ）であって、Ｅｃｌ１より厳密に大きな電気的降伏電界Ｅｃｌ２を有する第２の材料（Ｍａｔ２）を含む第２の副層（１６ｂ）とである、電界効果トランジスタに関する。
2018506849.tif 000002
【特許請求の範囲】
【請求項１】
○２価、３価または４価の窒化化合物を含む軸ｚに沿った半導体材料の積層（Ｅｍｐ）と、
○ドレイン（Ｄ）、ソース（Ｓ）およびゲート（Ｇ）と、
○前記積層（Ｅｍｐ）の上面（１４）の上に配置され２つの副層（１６ａ；１６ｂ）を含むパッシベーション層（１６）と、を含む電界効果トランジスタであって、前記ドレイン（Ｄ）、前記ソース（Ｓ）および前記ゲート（Ｇ）は、
○電圧差（それぞれＶＤＳ、ＶＧＳ）が前記ドレイン（Ｄ）と前記ソース（Ｓ）間または前記ゲート（Ｇ）と前記ソース（Ｓ）間に印加されたときの前記ゲート（Ｇ）と前記ドレイン（Ｄ）間または前記ゲート（Ｇ）と前記ソース（Ｓ）間の前記ゲート（Ｇ）の基部における高電界強度の第１の区域（Ｚ１）と、
○低電界強度の第２の区域（Ｚ２）と、を画定するということと、
○前記第１の副層（１６ａ）は、前記第２の区域（Ｚ２）全体にわたって延伸し、電気的降伏電界Ｅｃｌ１を有する第１の材料（Ｍａｔ１）を含み、前記第１副層（１６ａ）の電荷は前記積層（Ｅｍｐ）の前記上面（１４）の電荷より厳密に少なく、
○前記第２の副層（１６ｂ）は前記第１の区域（Ｚ１）全体にわたって延伸し、前記第１の副層（１６ａ）を覆い、Ｅｃｌ１より厳密に大きな電気的降伏電界Ｅｃｌ２を有する第２の材料（Ｍａｔ２）を含むことと、を特徴とする電界効果トランジスタ。
【請求項２】
前記第１副層（１６ａ）の電荷は前記上面（１４）の電荷の１％以下である、請求項１に記載のトランジスタ。
【請求項３】
前記軸ｚの方向の前記第１の副層（１６ａ）の厚さは２０ｎｍ以上である、請求項１または２に記載のトランジスタ。
【請求項４】
前記第１の材料（Ｍａｔ１）は窒化珪素またはアルミナ（Ａｌ２Ｏ３）を含む、請求項１乃至３のいずれか一項に記載のトランジスタ。
【請求項５】
前記第１の材料（Ｍａｔ１）は誘導結合プラズマ化学気相堆積（ＩＣＰ−ＣＶＤ）または原子層堆積（ＡＬＤ）により生成される、請求項４に記載のトランジスタ。
【請求項６】
前記第２の材料（Ｍａｔ２）は窒化珪素（ＳｉＮ）または酸化珪素（ＳｉＯ２）または窒化アルミニウム（ＡｌＮ）を含む、請求項１乃至５のいずれか一項に記載のトランジスタ。
【請求項７】
前記第２の材料は、熱処理を伴う、プラズマ強化化学気相堆積（ＰＥＣＶＤ）により、または陰極スパッタにより、または原子層堆積（ＡＬＤ）により得られる、請求項６に記載のトランジスタ。
【請求項８】
前記軸ｚの方向の前記第２の副層（１６ｂ）の厚さは５０ｎｍ以上である、請求項１乃至７のいずれか一項に記載のトランジスタ。
【請求項９】
請求項１乃至８のいずれか一項に記載のトランジスタの積層（Ｅｍｐ）上にパッシベーション層（１６）を製作する方法であって、
−前記第１の材料（Ｍａｔ１）を含む前記第１の副層（１６ａ）を前記第２の区域（Ｚ２）上に合成する第１の工程と、
−前記第２の材料（Ｍａｔ２）を含む前記第２の副層（１６ｂ）を前記副層（１６ａ）および前記第１の区域（Ｚ１）上に合成する第２の工程と、を含む方法。
【請求項１０】
前記第１の材料（Ｍａｔ１）は前記積層（Ｅｍｐ）の前記上面（１４）の前記第１および第２の原子層だけを改質する方法により合成される、請求項９に記載の方法。
【請求項１１】
前記第１の材料（Ｍａｔ１）は誘導結合プラズマ化学気相堆積（ＩＣＰ−ＣＶＤ）または原子層堆積（ＡＬＤ）により合成される、請求項１０に記載の方法。
【請求項１２】
前記第２の材料（Ｍａｔ２）の合成温度（Ｔｓｙｎｔｈ）は前記トランジスタが作動しているときに前記第１の区域（Ｚ１）全体にわたって観測される最高温度より高い、請求項９乃至１１のいずれか一項に記載の方法。
【請求項１３】
前記第２の材料（Ｍａｔ２）は、熱処理を伴う、プラズマ強化化学気相堆積（ＰＥＣＶＤ）方法により、または陰極スパッタにより、または原子層堆積（ＡＬＤ）により合成される、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）型の電界効果トランジスタに関する。
【０００２】
本発明はより正確には、通常１ＭＨｚ〜１００ＧＨｚ（両端を含む）の周波数をカバーする低雑音増幅器または電力増幅器、スイッチまたは発振器として使用されるＨＥＭＴが製作される積層に関し、さらに具体的には「パッシベーション層」として知られる積層の上面を保護する層に関する。
【背景技術】
【０００３】
「パッシベーション層」により意味するのは、部品を腐食、機械的摩耗、化学的侵食から保護するとともに表面電荷の状態を調節するように意図された積層の上面上に配置される材料の層である。
【０００４】
図１は、基板１１上に生成された古典的基本ＨＥＭＴ系の構造の面ｘＯｚ上の断面図を示す。その上に面ｘＯｙの軸ｚに沿って延伸する少なくとも２つの半導体層の積層Ｅｍｐが生成される例えばシリコン（Ｓｉ）、炭化珪素（ＳｉＣ）またはサファイア（Ａｌ２Ｏ３）を含む絶縁または半導体基板１１が従来から使用されている。
【０００５】
第１の層または緩衝層１２は、広い禁止帯ギャップを有し、ワイドギャップ半導体材料として知られたもので構成される。緩衝層１２は例えば、ＧａＮなどの２価窒素化合物、またはＡｌＧａＮまたはより正確にはＡｌｘＧａ１−ｘＮなどＩＩＩ−Ｎと称されるＩＩＩ族元素の３価窒化物合成物を含む材料を含む。軸ｚに沿った緩衝層１２の厚さは通常０．２μｍ〜３μｍ（両端を含む）である。
【０００６】
障壁層と称される第２の層１３は緩衝層１２より広い禁止帯ギャップを有する。
【０００７】
この障壁層１３は、Ａｌ、Ｇａ、またはＢに基づくＩＩＩ−Ｎと称されるＩＩＩ族元素の４価、３価、または２価窒化化合物に基づく材料を含む。障壁層１３の厚さは通常５ｎｍ〜４０ｎｍ（両端を含む）である。
【０００８】
例えば、ＧａＮ緩衝層１２と共に、障壁層１３はＡｌｘＧａ１−ｘＮまたはＩｎ１−ｘＡｌｘＮまたは配列Ｉｎ１−ｘＡｌｘＮ／ＡｌＮまたはＡｌｘＧａ１−ｘＮ／ＡｌＮを含み得る。アルミニウムの含有量ｘに依存して、ＡｌｘＧａ１−ｘＮ、Ｉｎ１−ｘＡｌｘＮの禁止帯ギャップの幅はそれぞれ３．４ｅＶ（ＧａＮ）〜６．２ｅＶ（ＡｌＮ）、０．７ｅＶ（ＩｎＮ）〜６．２ｅＶ（ＡｌＮ）の範囲で変化する。ＡｌＧａＮまたはＩｎＡｌＮに基づく、より正確にはＡｌｘＧａ１−ｘＮまたはＩｎｚＡｌ１−ｚＮ（ｘは通常１５％〜３５％（両端を含む）でありｚは通常１５％〜２５％（両端を含む）である）に基づく障壁層を伴うＧａＮベース緩衝層１２が一例として挙げられ得る。
【０００９】
緩衝層１２と障壁層１３は、有機金属気相エピタキシー（ＭＯＣＶＤ：ｍｅｔａｌｏｒｇａｎｉｃ  ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ）または分子線エピタキシー（ＭＢＥ：ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）により慣習的に生成される。
【００１０】
追加層（特にはパッシベーション層１６）が層Ｅｍｐの上面１４上に存在し得る。
【００１１】
緩衝層１２と障壁層１３との接合は面ｘＯｙ内にも延伸するヘテロ接合１５を構成し、軸の系（Ｏ，ｘ，ｙ，ｚ）の原点Ｏは当該面内で選択される。
【００１２】
ＨＥＭＴは、積層Ｅｍｐの上面１４上に堆積されるソースＳ、ドレインＤ、およびゲートＧを慣習的に含む。ゲートＧはソースＳとドレインＤとの間に配置され、トランジスタを制御するために使用される。
【００１３】
ソースＳとドレインＤとの間の導電率は、通常はショットキーまたはＭＩＳ（金属／絶縁体／半導体）型のゲートＧの静電気作用により変調され、ゲートＧとソースＳ間に印可される電圧ＶＧＳがトランジスタを制御する。
【００１４】
２次元電子ガス（２ＤＥＧ：ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ）９がヘテロ接合１５の近傍に配置される。これらの電子は面ｘＯｙ内で可動であり、高電子移動度μｅを有する。電子移動度μｅは通常１，０００ｃｍ２／Ｖｓより大きい。
【００１５】
トランジスタの通常作動では、これらの電子は、ヘテロ接合１５の近傍の面ｘＯｙ内に形成された電位井戸内に閉じ込められるので方向ｚに流れ得ない。したがって、トランジスタのチャネルと呼ばれるものの中に閉じ込められる電子ガス９が、ドレインＤとソースＳ間に流れる電流ＩＤＳを輸送することができる。
【００１６】
電位差ＶＤＳは、ソースＳが通常接地された状態でソースＳとドレインＤ間に慣習的に印加され、電流ＩＤＳの値はゲートＧとソースＳ間に印可される電圧ＶＧＳに応じたものである。
【００１７】
トランジスタ効果は、制御電極Ｇの静電気作用によるソースＳのコンタクトとドレインＤのコンタクト間の導電率ｇｍの変調に基づく。この導電率の変動は、チャネル内の自由キャリアの数、したがってソースＳとドレインＤ間の電流に比例する。
【００１８】
ゲートＧへ印可される弱い信号をドレインＤにおいて回収される強い信号へ変換できるようにするのはトランジスタ増幅効果である。
【００１９】
図２は、ヘテロ接合１５の近傍の電荷の分布を示す。
【００２０】
ここで、緩衝層１２と障壁層１３はＩＩＩ−Ｎ族の強く負に帯電した材料を含む。この族の２つの異なる化合物を接触させると、図２に示すように正σ＋または負σ−のいずれかであり得る固定電荷がそれらの界面に出現する。この固定電荷は、図２のように正の場合は電子または負の場合は正孔である可動電荷を引き寄せる。電圧がドレインＤとソースＳ間に印可されると電流を生成するのはこれらの可動電荷ｅｍである。
【００２１】
実際、特にＧａＮ型の緩衝層１２を含むＨＥＭＴ構造は、積層Ｅｍｐの上面１４の近傍（通常は２〜３０ｎｍ（両端を含む）の距離）に２次元ガス９を有する特定の特徴を有する。
【００２２】
この２次元ガス９は積層Ｅｍｐ内の電荷の平衡状態により生成される。したがって、この２次元ガス９は積層Ｅｍｐの上面１４上に存在する電荷（より正確には積層Ｅｍｐの上面１４とパッシベーション層１６との間の界面１７に存在する電荷）に完全に依存する。
【００２３】
換言すれば、２次元ガス９は電荷（ここでは電子）を含み、これらの電荷は１つには、積層Ｅｍｐの表面上に存在する電荷の虚像である。ここで、２次元ガス９は、積層Ｅｍｐの上面の表面電荷密度にもまた対応する１０１３×個電子．ｃｍ−２の表面電荷密度を有する。
【００２４】
また、パッシベーション層１６の１つの機能は、トランジスタの作動の期間全体にわたって最大電流近傍の電流を得るように深準位電気的中心（ｄｅｅｐ  ｅｌｅｃｔｒｉｃａｌ  ｃｅｎｔｅｒ）におけるトラップを最小化する構成で、トランジスタの使用条件およびソースＳとゲートＧ間に印可される電圧にかかわらず、積層Ｅｍｐの上面１４の表面状態を固定することである。
【００２５】
深準位中心（ｄｅｅｐ  ｃｅｎｔｅｒ）は、そのエネルギーレベルがＮ型不純物の伝導帯の最小またはＰ型不純物の価電子帯の最大の熱活性化エネルギー（３／２ｋｂ×Ｔ）の２〜３倍を越える不純物である。室温で、熱活性化エネルギーは４０ｍｅＶ程度のものである。したがって、準位中心は、これらの極値のうちの１つから１００ｍｅＶ超（アクセプタ型不純物でドープされたＧａＮの場合）に位置する場合に深いと考えられる。これらの準位中心はトランジスタが給電されると負に充電される。これらの準位中心は深いので１メガヘルツより高い作動周波数では放電されない。この効果は、導電チャネル内に存在する可動電荷ｅｍの数を低減し電流を低減することである。
【００２６】
要するに、この手法もまた、分散を生成し、トランジスタの効率とそれが出力し得る電力とを低減するという主要欠点を有する。この性能劣化は、トランジスタの作動電圧ＶＤＳ（通常２０Ｖより高い）が増加すると増加する。
【００２７】
現在、パッシベーション層１６は、単一層の材料を含み（通常は窒化珪素（ＳｉＮ）または酸化珪素（ＳｉＯ２）を含み）、積層Ｅｍｐの上面１４とパッシベーション層１６との間の界面１７におけるトラップ効果を低減できるようにする。このパッシベーションは、６．１０６Ｖ／ｃｍより大きい高電界、３００°Ｃより高い作動温度などアグレッシブな作動条件の半導体材料の積層Ｅｍｐを保護する。
【００２８】
図３ａは積層Ｅｍｐの上面１４の表面上に単一パッシベーション層１６を含む従来技術のトランジスタのプロファイルを示し、図３ｂは図３ａ内のボックス内のゲート基部（ｇａｔｅ  ｂａｓｅ）としても知られるゲートＧの基部の拡大スケールの図である。
【００２９】
積層の上面１４はソースＳ、ゲートＧおよびドレインＤを含む。
【００３０】
ここで、積層Ｅｍｐの上面１４は、窒化珪素ＳｉＮを通常含む従来技術による連続的単一パッシベーション層１６で覆われる。
【００３１】
図４ａは、２０Ｖの電圧ＶＤＳが印加され２００ｍＡのドレイン電流ＩＤＳがゲート長Ｌｇの１ｍｍ当たりに測定されたときの（換言すれば、２次元ガス９が流れたときの）ゲート基部Ｇの近傍における図３ｂに示すプロファイルの上の電界の強度のマッピングに対応する。
【００３２】
ここで、電界の強度の値は灰色のレベルにより表され、電界の強度が高い区域は淡い灰色で表され、より低い電界の強さの区域は濃い灰色で表される。換言すれば、電界の強さが大きくなればなるほど当該区域は色が薄くなる。
【００３３】
ここで、２つの区域Ｚ１、Ｚ２をハイライトし得る：高電界強度の第１の区域Ｚ１はゲートＧの基部から約０．１５μｍの距離にわたってゲートＧとドレインＤ間のゲートＧの基部に配置され、高い電気的強度のこの第１の区域Ｚ１の上の電界の強度は３．７５×１０６Ｖ．ｃｍ−１〜５×１０６Ｖ．ｃｍ−１であり、低電界強度の第２の区域Ｚ２は、高強度の第１の区域Ｚ１から延伸し、その上の電界の強度が１×１０６Ｖ．ｃｍ−１未満である上面１４の残りにわたって延伸する。
【００３４】
図４ｂは、２次元ガス９が流れるのを防止する負バイアスがゲートＧへ印加されたときの電界の強度をハイライトする図３ｂのマッピングである。ここで、ゲートＧとソース間の電位差ＶＧＳは−６Ｖである。図４ａのように、高電界強度と低電界強度の第１の区域Ｚ１と第２の区域Ｚ２とをそれぞれ区別することも可能である。
【００３５】
高強度の第１の区域Ｚ１は、以前のものより広範であり、ゲートＧの基部から始まり、０．２５μｍの距離にわたって延伸する。ゲートＧと直接接触する高強度の第１の区域Ｚ１の部分は５×１０６Ｖ．ｃｍ−１を越える電界強度を有する。次に、電界の強度は、ゲートＧの基部から離れると次第に低下し、ゲートＧの基部から０．１２μｍの距離において２．５×１０６Ｖ．ｃｍ−１未満の値に達する。パッシベーション層１６の残りは２．５×１０６Ｖ．ｃｍ−１未満の電界強度を有する。
【００３６】
高電界強度のこの第１の区域Ｚ１はまた、４００°Ｃに達し得る温度上昇に晒される。
【００３７】
図５はゲート基部Ｇに対する距離に応じた電界の進展のシミュレーションである。
【００３８】
図５ａは、２次元ガス９の可動電荷が流れることを許容しないピンチされたトランジスタ（ｐｉｎｃｈｅｄ  ｔｒａｎｓｉｓｔｏｒ）と電子が流れることを許容する開放トランジスタ（ｏｐｅｎ  ｔｒａｎｓｉｓｔｏｒ）それぞれの、積層Ｅｍｐの表面から５ｎｍ（すなわち従来技術の単一パッシベーション層の内部）におけるゲートの基部に対する距離に応じたシミュレーション電界強度曲線３１、３２を示す。
【００３９】
曲線３１は、ゼロ電圧ＶＤＳと−５Ｖに等しい電圧ＶＧＳに対する、距離に応じた電界の強度のシミュレーショングラフ表示である。換言すれば、これは、トランジスタがピンチされたとき（すなわち２次元ガスがゲートの下で減らされたとき）の電界の推定の問題である。電界の強度（曲線３１）はゲートＧから離れた方向で低下する。電界の強度は、ゲート基部の近傍で急速に低下し、次に緩やかに低下する。実際、ゲートＧと接触時、電界の強度は、７．２×１０６Ｖ／ｃｍであり、ゲート基部Ｇに対して０．０２５μｍの距離で半分に減少する。ゲート基部から０．３μｍの距離では、電界の強度はわずか１０６Ｖ／ｃｍである。
【００４０】
曲線３２は、ゼロ電圧ＶＤＳとゼロ電圧ＶＧＳに対して距離に応じた電界の強度のシミュレーショングラフ表示であり、測定された電流ＩＤＳは２００ｍＡ／ｍｍである。換言すれば、２次元ガス９はチャネル内を流れる。曲線３２は曲線３１と同様である。ゲート基部と接触した場所で電界の強度は５×１０６Ｖ／ｃｍであり、次にゲート基部から離れる方向で急速に低下する。
【００４１】
図５ｂは、チャネル内部のゲート基部Ｇに対する距離に応じた電界の強度のシミュレーション曲線３３、３４を示す。
【００４２】
曲線３３は、チャネル内部の（すなわち図５ａの曲線３１、３２の状況とは対照的に積層内に埋め込まれた面内の）電界の強度のシミュレーショングラフ表示である。電界のこのシミュレーションは、ゼロ電圧ＶＤＳとトランジスタがピンチされたときの−５Ｖに等しい電圧ＶＧＳとに対してゲート基部Ｇからの距離に応じたものである。
【００４３】
ゲート基部に対向するチャネル内の電界の強度は３．５×１０６Ｖ／ｃｍの値に達する。この値は最表面における推測値（図５ａ）の半分である。この値は距離とともに急速に低下する。
【００４４】
前と同様に、曲線３３は２次元ガスが流れるときのチャネル内の電界強度の推定値である。ゲート基部に対向するチャネル内の電界の強度は２．５×１０６Ｖ／ｃｍの値に達する。
【００４５】
これらのシミュレーションは、ゲート基部の極近傍における（すなわち第１の区域Ｚ１の上の）電界強度が非常に高く、７×１０６Ｖ／ｃｍに達し得、ゲート基部から離れる方向で急速に低下し得るということを示す。積層Ｅｍｐの上面１４の残りが低強度の第２の区域Ｚ２を構成する。
【００４６】
７ＭＶ／ｃｍを越える高電界、３５０°Ｃを越える高温のこれらアグレッシブな条件は従来技術のパッシベーション層１６を劣化させ得る。このとき、積層Ｅｍｐの上面１４の表面状態は、周囲外気内に存在する水酸化物イオンにより特に改質され得る。
【００４７】
したがって、本発明の１つの目的はトランジスタの性能を特に改善できるようにするパッシベーション層を提案することである。
【発明の概要】
【課題を解決するための手段】
【００４８】
本発明の一態様によると、
○２価、３価または４価の窒化化合物を含む軸ｚに沿った半導体材料の積層（Ｅｍｐ）と、
○ドレイン（Ｄ）、ソース（Ｓ）およびゲート（Ｇ）と、
○前記積層（Ｅｍｐ）の上面（１４）の上に配置され２つの副層（１６ａ；１６ｂ）を含むパッシベーション層（１６）と、を含む電界効果トランジスタであって、前記ドレイン（Ｄ）、前記ソース（Ｓ）および前記ゲート（Ｇ）は、
○電圧差（それぞれＶＤＳ、ＶＧＳ）がドレイン（Ｄ）とソース（Ｓ）間またはゲート（Ｇ）とソース（Ｓ）間に印加されたときのゲート（Ｇ）とドレイン（Ｄ）間またはゲート（Ｇ）とソース（Ｓ）間のゲート（Ｇ）の基部における高電界強度の第１の区域（Ｚ１）と、
○低電界強度の第２の区域（Ｚ２）と、を定義するということと、
○前記第１の副層（１６ａ）は第２の区域（Ｚ２）全体にわたって延伸し、電気的降伏電界Ｅｃｌ１を有する第１の材料（Ｍａｔ１）を含み、前記第１副層（１６ａ）の電荷は積層（Ｅｍｐ）の前記上面（１４）の電荷より厳密に少なく、
○前記第２の副層（１６ｂ）は第１の区域（Ｚ１）全体にわたって延伸し、第１の副層（１６ａ）を覆い、Ｅｃｌ１より厳密に大きな電気的降伏電界Ｅｃｌ２を有する第２の材料（Ｍａｔ２）を含むことと、を特徴とする、電界効果トランジスタが提供される。
【００４９】
第２の材料Ｍａｔ２の電気的降伏電界は有利にはゲート基部の基部における最大電界より大きい。
【００５０】
第２の材料Ｍａｔ２の合成温度Ｔｓｙｎｔｈは有利にはトランジスタが作動中に第１の区域Ｚ１の上で達する最高温度ＴＺ１より高い。
【００５１】
トランジスタの前記第１副層１６ａの電荷は有利には前記上面１４の電荷の１％以下である。
【００５２】
第２の材料の合成温度により意味するのは、材料を生成する際に達する温度である。
【００５３】
少なくとも２つの副層を含むパッシベーション層の生成は、表面状態の安定化の機能と高電界または高温などのアグレッシブな使用条件に対する積層の表面の保護の機能とを実現できるようにする。
【００５４】
第１の材料の残留電荷密度は有利には上面の単位領域当たりの電荷密度の１％以下である。
【００５５】
軸ｚの方向の第１の副層の厚さは有利には２０ｎｍ以上である。
【００５６】
第１の材料は有利にはシコリンの窒化物（ＳｉＮ）またはアルミナ（Ａｌ２Ｏ３）を含む。第１の材料は好適には、誘導結合プラズマ化学気相堆積（ＩＣＰ−ＣＶＤ：ｉｎｄｕｃｔｉｏｎ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｐｈａｓｅ  ｄｅｐｏｓｉｔｉｏｎ）によりまたは原子層堆積（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）により生成される。
【００５７】
この製作方法は、第１の副層の表面反応性を制限する高純度の（特に、酸素に乏しい）材料の生成を可能にする原子層による窒化珪素原子層の堆積を可能にする。このようにして形成された第１の副層は長期にわたり安定する。
【００５８】
第２の材料は有利には、プラズマ強化化学気相成長法（ＰＥＣＶＤ：ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）により、または陰極スパッタにより、または原子層堆積（ＡＬＤ）により得られる窒化珪素ＳｉＮまたは酸化珪素または窒化アルミニウムを含む。
【００５９】
上記方法は、閾値１０５Ｖ．ｃｍ−１を越える高電界および３００°Ｃを越える温度に耐性のある材料の生成を可能にする。
【００６０】
第２の副層の軸ｚの方向の厚さは有利には、第１の副層をカプセル化するようにそして第１の副層の表面を周囲外気から距離を置くように５０ｎｍ以上である。
【００６１】
本発明の別の態様によると、先行請求項のいずれか一項に記載のトランジスタの積層上にパッシベーション層を製作する方法であって、
−第１の材料を含む第１の副層を第２の区域上に合成する第１の工程と、
−第２の材料を含む第２の副層を第１の副層および第１の区域上に合成する第２の工程と、を含む方法が提供される。
【００６２】
第１の材料は有利には、積層の上面の第１および第２の原子層だけを改質する方法により合成される。
【００６３】
第１の材料は有利には、誘導結合プラズマ化学気相堆積（ＩＣＰ−ＣＶＤ）または原子層堆積（ＡＬＤ）により合成される。
【００６４】
第２の材料の合成温度は有利には、トランジスタが作動しているときに第１の区域の上で観測される最高温度より高い。
【００６５】
第２の材料は有利にはプラズマ強化化学気相堆積（ＰＥＣＶＤ）方法により合成される。
【００６６】
本発明は、非限定的例として与えられる以下の説明を読むことにより、そして添付図面のおかげでさらに良く理解され他の利点が明らかになる。
【図面の簡単な説明】
【００６７】
【図１】既に引用されており、古典的ＨＥＭＴの構造の断面を図式的に表す。
【図２】既に引用されており、古典的ＨＥＭＴのヘテロ接合の近傍の電荷の分布を表す。
【図３ａ】積層Ｅｍｐのプロファイルを図式的に表す。
【図３ｂ】ゲートの基部に位置する図３ａ内の箱型区域を拡大スケールで示す。
【図４ａ】それぞれ、トランジスタが作動しているときのゲートの基部における電界強度のマッピング（曲線３２、３４）とトランジスタがピンチされたときのゲートの基部における電界強度のマッピング（曲線３１、３３）である。
【図４ｂ】それぞれ、トランジスタが作動しているときのゲートの基部における電界強度のマッピング（曲線３２、３４）とトランジスタがピンチされたときのゲートの基部における電界強度のマッピング（曲線３１、３３）である。
【図５ａ】距離に応じた電界の強度のシミュレーション曲線を表す。
【図５ｂ】距離に応じた電界の強度のシミュレーション曲線を表す。
【図６】本発明によるパッシベーション層の線図的表現である。
【図７ａ】従来技術のパッシベーションおよび本発明によるパッシベーション層を有するトランジスタの特性化（ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ）曲線をそれぞれ表す。
【図７ｂ】従来技術のパッシベーションおよび本発明によるパッシベーション層を有するトランジスタの特性化（ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ）曲線をそれぞれ表す。
【発明を実施するための形態】
【００６８】
図６は、本発明によるパッシベーション層を含む積層のプロファイルの線図的表現である。
【００６９】
積層Ｅｍｐは半導体材料の重畳層を含む。積層Ｅｍｐは基板１１、緩衝層１２および障壁層１３を特に含む。積層Ｅｍｐの上面１４上には、ソースＳ、ゲートＧおよびドレインＤが配置される。上面１４、ゲートＧ、ソースＳおよびドレインＤは本発明によるパッシベーション層１６により覆われる。ここで、障壁層１３はＩｎＡｌＧａＮ、ＡｌＧａＮまたはＡｌＮを含み得る。さて、インジウム、ガリウムおよび窒素の原子は、特に不安定であり、周囲外気の分子と容易に反応し得、積層Ｅｍｐの上面１４の表面状態を改質し、結果的にチャネル内の２次元ガス９の流れを修正する。実際、既に述べたように２次元ガス９は積層Ｅｍｐの上面１４の表面状態に特に依存する。
【００７０】
したがって、本発明の考えは上面１４の表面上にパッシベーション層を配置することにその本質がある。パッシベーション層１６はパッシベーション層の２つの異なる機能を実現するように２つの異なる材料を含む。
【００７１】
パッシベーション層１６は２つの副層１６ａ、１６ｂを含み、第１の副層１６ａは、表面状態を固定するように積層の表面をカプセル化するように意図された積層Ｅｍｐの上面１４の第２の区域Ｚ２上に配置された第１の材料Ｍａｔ１を含み、第２の副層１６ｂは積層Ｅｍｐの上面１４の第１の区域Ｚ１および第１の副層１６ａ上に配置され、第２の副層１６ｂは高電界強度から積層の上面１４を保護するように特に意図された第２の材料Ｍａｔ２を含む。
【００７２】
ここで、第１の材料Ｍａｔ１は、原子層堆積（ＡＬＤ）などの堆積方法により生成される窒化珪素ＳｉＮまたはＡｌ２Ｏ３の窒化物を含む。
【００７３】
この方法は特に、第１の材料Ｍａｔ１の高濃度かつ弱反応性堆積物を生成できるようにする原子層による堆積原子層の生成を可能にする。それにもかかわらず、ＡＬＤの使用は、高濃度かつ弱反応性材料の生成を意味せず、これらの特性は、高濃度かつ弱反応性材料の生成に適するように本発明の実施形態において選択される堆積パラメータに応じて変化し得る。
【００７４】
しかし、高濃度かつ弱反応性堆積物の生成を可能にする誘導結合プラズマ化学気相堆積（ＩＣＰ−ＣＶＤ）などの他の所謂「ソフト」堆積方法が想定され得る。
【００７５】
ソフト堆積方法により意味するのは、堆積物が生成される材料の最表面をせいぜい改質する方法である。最表面は通常、１つの原子層にまたは２つ原子層にすら対応する。ソフト堆積方法は好適には、堆積物が生成される材料の表面を改質しない。
【００７６】
上記方法は通常、堆積物が生成される表面の電子またはイオンボムバードメント（ｂｏｍｂａｒｄｍｅｎｔ）の工程を含まない。一例としてスピンコーティング堆積方法が挙げられ得る。
【００７７】
このようにして生成される副層１６ａは積層Ｅｍｐの上面１４の電荷（より正確には前記副層１６ａに接触する上面１４の電荷）より厳密に少ない電荷（すなわち単位領域当たりの電荷）を有する。副層１６ａの電荷は有利には、２次元ガス９の電荷の数％未満、より正確にはその１０％以下、そして好適にはその１％未満である。２次元ガス９の電荷は、上面１４の電荷に応じたものであり、上面１４の電荷にほぼ等しい。前記第１副層の電荷は有利には前記上面１４の電荷の１０％以下、好適には前記上面１４の電荷の１％以下である。したがって、表面と同様に副層１６ａを処理することにより、副層１６ａの表面電荷密度δｍａｔ１は好適には１０１０〜１０１２電荷．ｃｍ−２（両端を含む）である。
【００７８】
積層Ｅｍｐの方向の第１の副層１６ａの厚さは有利には、積層Ｅｍｐの上面１４の表面状態を固定するように２０ｎｍより厚い。
【００７９】
ここで、第２の副層１６ｂは高電界強度と２００°Ｃを越える高温とに対して耐性のある第２の材料Ｍａｔ２を含み、第２の副層１６ｂは高強度の第１の区域Ｚ１および第１の副層１６ａ上に配置される。
【００８０】
第２の材料Ｍａｔ２は有利には、プラズマ化学気相堆積（ＰＥＣＶＤ）により、陰極スパッタにより、または原子層堆積（ＡＬＤ）および熱処理により生成される窒化珪素ＳｉＮ、酸化珪素ＳｉＯ２または窒化アルミニウムＡｌＮを含む。材料の層Ｍａｔ２のＡＬＤ堆積物のパラメータは、材料Ｍａｔ１の層の堆積に恐らく使用されるものとは異なる。
【００８１】
このようにして生成されたこれらの材料は高温および高電界強度に対しより耐性がある。本発明の実施形態では、第２の副層１６ｂの降伏電界Ｅｃｌ２は第１の副層１６ａの降伏電界Ｅｃｌ１より厳密に大きい。副層１６を堆積する方法はとりわけこの不均衡を許容するように選択される。
【００８２】
積層Ｅｍｐの方向の第１の副層１６ａの上の第２の副層１６ｂの厚さは有利には、第１の副層１６ａの表面を周囲外気から距離を置くように５０ｎｍより厚い。
【００８３】
図７ａと図７ｂは、従来技術の単一パッシベーション層を含むトランジスタおよび本発明によるパッシベーション層を含むトランジスタそれぞれの様々なゲート電圧値に対するトランジスタ特性化曲線を表す。
【００８４】
図７ａは従来技術の単一パッシベーション層を含むトランジスタの特性曲線を表す。残りの様々な点に対し生成されたパルス測定結果は電荷効果の定量化を可能にする。
【００８５】
太線曲線４１ａ、４２ａ、４３ａ、４４ａ、４５ａ、４６ａ、４７ａは、静止点ＶＧＳ＝０Ｖ、ＶＤＳ＝０Ｖおよび＋１Ｖ〜−５Ｖの様々なゲート電圧に対するドレインとソース間に印可されるパルス電圧ＶＤＳに応じたドレイン電流ＩＤを表す。
【００８６】
これらの曲線は、トランジスタが最初に使用されるとき、換言すればいかなるバイアスもトランジスタへ前もって印加されなかったときの通常モードＶＧＳ＝０Ｖ、ＶＤＳ＝０Ｖに対応する。
【００８７】
単一線曲線４１ｂ、４２ｂ、４３ｂ、４４ｂ、４５ｂ、４６ｂ、４７ｂは、静止点ＶＧＳ＝−Ｖｐ、ＶＤＳ＝０Ｖの、および＋１Ｖ〜−５Ｖの様々なゲート電圧のドレインＤとソースＳ間に印可される電圧ＶＤＳに応じたドレイン電流ＩＤを表す。
【００８８】
破線曲線４１ｃ、４２ｃ、４３ｃ、４４ｃ、４５ｃ、４６ｃおよび４７ｃは、静止点ＶＧＳ＝−Ｖｐ、ＶＤＳ＝２５Ｖおよび＋１Ｖ〜−５Ｖの様々なゲート電圧に対するドレインＤとソースＳ間に印可されるパルス電圧に応じたドレイン電流ＩＤを表す。
【００８９】
残りの点に対応する条件ＶＧＳ＝−Ｖｐ、ＶＤＳ＝０ＶおよびＶＧＳ＝−Ｖｐ、ＶＤＳ＝２５Ｖはマイクロ波周波数で作動するときのトランジスタのバイアス条件と等価である。
【００９０】
最初の使用中、そして＋１Ｖのゲート電圧に対し（すなわち電子を通過できるようにする電圧に対し）、電流は、１．１Ａ／ｍｍの値において平坦域に達する前は線形なやり方で増加する。ＶＤＳ＝２５Ｖ、ＶＧＳ＝−Ｖｐ（曲線４１ｃ）のバイアスに続きそして＋１Ｖのゲート電圧に対し、電流の値は０．７５Ａ／ｍｍの値において平坦域に達する。
【００９１】
ここで、最大電流の大きな低下が、従来技術の単一パッシベーション層を含むトランジスタのドレイン電流ＩＤの測定結果間に観測される：すなはち、一方では静止点Ｖｇｓ＝０、Ｖｄｓ＝０（曲線４１ａ）による使用中にそして他方ではＶＧＳ＝−Ｖｐ、ＶＤＳ＝２５Ｖ（曲線４１ｃ）で作動するトランジスタをシミュレートする静止点での使用中に。電流のこの低下は、約３７％と見積もられ、深準位中心における電子ｅｍのトラップに起因し得る。
【００９２】
他の組の曲線（４２ａ；４２ｂ；４２ｃ）〜（４７ａ；４７ｂ；４７ｃ）に関し、最初に使用されたトランジスタの曲線４２ａ〜４７ａと作動中のトランジスタをシミュレートする曲線４２ｃ〜４７ｃ間の最大ドレイン電流ＩＤの低下も存在する。
【００９３】
さらに、ゲート電圧ＶＧＳがより高い絶対値を有する負値まで下がれば、最大ドレイン電流ＩＤは低下する。実際、このゲート電圧はチャネルのピンチ（すなわちチャネルの閉鎖）の電圧と同様であると見なされ得る。換言すれば、ゲート電圧の絶対値がピンチ電圧に等しいゲート電圧の零にほぼ等しい値に達するまで、ゲート電圧の絶対値が増加すればするほど、チャネル内の電子流はより小さくなりしたがってドレイン電流ＩＤはより低くなる。ここで、ゲート電圧ＶＧは−５Ｖである。
【００９４】
図７ｂは、本発明による多層パッシベーション層を含むトランジスタの特性曲線を表す。
【００９５】
曲線５１ａ、５２ａ、５３ａ、５４ａ、５５ａ、５６ａ、５７ａは、静止点ＶＧＳ＝０Ｖ、ＶＤＳ＝０Ｖおよび＋１Ｖ〜−５Ｖの様々なゲート電圧に対するドレインとソース間に印可されるパルス電圧ＶＤＳに応じたドレイン電流ＩＤを表す。
【００９６】
曲線５１ａ、５２ａ、５３ａ、５４ａ、５５ａ、５６ａ、５７ａは最初の使用ＶＧＳ＝０Ｖ、ＶＤＳ＝０Ｖ（トランジスタが最初に使用されるとき、換言すればいかなるバイアスもトランジスタへ前もって印加されなかったとき）に対応する。
【００９７】
曲線５１ｂ、５２ｂ、５３ｂ、５４ｂ、５５ｂ、５６ｂ、５７ｂは、静止点ＶＧＳ＝−Ｖｐ、ＶＤＳ＝０Ｖおよび＋１Ｖ〜−５Ｖの様々なゲート電圧に対するドレインとソース間に印可されるパルス電圧に応じたドレイン電流ＩＤを表す。
【００９８】
曲線５１ｃ、５２ｃ、５３ｃ、５４ｃ、５５ｃ、５６ｃ、５７ｃは、静止点ＶＧＳ＝−Ｖｐ、ＶＤＳ＝２５Ｖおよび＋１Ｖ〜−５Ｖの様々なゲート電圧に対するドレインとソース間に印可されるパルス電圧ＶＤＳに応じたドレイン電流ＩＤを表す。
【００９９】
残りの点に対応する条件ＶＧＳ＝−Ｖｐ、ＶＤＳ＝０ＶおよびＶＧＳ＝−Ｖｐ、ＶＤＳ＝２５Ｖはマイクロ波周波数で作動するときのトランジスタのバイアス条件と等価である。
【０１００】
通常モードでは、すなわちそれ以前のバイアスの無いその最初の使用中、そして＋１Ｖのゲート電圧（曲線５１ａ）に対して、すなわち電子を通過できるようにするゲート電圧ＶＧＳに対して、電流は、１．６Ａ／ｍｍの値において平坦域に達する前は線形なやり方で増加する。
【０１０１】
それ以前のバイアスの無い最初の使用中、本発明による多層パッシベーション層を含むトランジスタの最大ドレイン電流ＩＤは従来技術の単一パッシベーション層を含むトランジスタのドレイン電流より高い。
【０１０２】
したがって、通常モードにおいてさえ、電子ｅｍのいくつかは積層内にトラップされるということと、本発明による多層パッシベーション層１６の使用は電子のトラップが制限され得るようにするということとが結論付けられ得る。
【０１０３】
さらに、静止点ＶＧＳ＝Ｖｐ、ＶＤＳ＝２５Ｖに関し、そして＋１Ｖのゲート電圧に対して、電流ＩＤの値は１．５Ａ／ｍｍの値において平坦域に達する（すなわち約７％の電流低下）。
【０１０４】
したがって本発明によるパッシベーション層の生成は、積層の上面の表面状態を固定させ得、したがって、深準位中心における電子のトラップを回避することにより２次元ガスをチャネル内に閉じ込めさせ得る。
【０１０５】
さらに、本発明によるパッシベーション層は高電界強度および高温からの積層の保護を可能にする。したがって、本発明によるパッシベーション層を含むトランジスタの性能が改善される。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７ａ】
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【図７ｂ】
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【国際調査報告】
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