(57)【要約】  ＭＯＳデバイスが、第１のＭＯＳトランジスタソースと、第１のＭＯＳトランジスタドレインと、第１のＭＯＳトランジスタゲートとを有する第１のＭＯＳトランジスタを含む。ＭＯＳデバイスはまた、第２のＭＯＳトランジスタソースと、第２のＭＯＳトランジスタドレインと、第２のＭＯＳトランジスタゲートとを有する第２のＭＯＳトランジスタを含む。第２のＭＯＳトランジスタソースおよび第１のＭＯＳトランジスタソースは、第１の電圧ソースに結合される。ＭＯＳデバイスは、第３のＭＯＳトランジスタゲートを有する第３のＭＯＳトランジスタを含み、第３のＭＯＳトランジスタゲートは、第１のＭＯＳトランジスタソースと第３のＭＯＳトランジスタソースとの間にあり、第３のＭＯＳトランジスタは、第３のＭＯＳトランジスタソースおよび第３のＭＯＳトランジスタドレインをさらに有し、第３のＭＯＳトランジスタソースは、第１のＭＯＳトランジスタソースに結合されており、第３のＭＯＳトランジスタドレインは、第２のＭＯＳトランジスタソースに結合されており、第３のＭＯＳトランジスタゲートは、浮遊状態にある。
2018530155.tif 000002
【特許請求の範囲】
【請求項１】
金属酸化膜半導体（ＭＯＳ）デバイスであって、
第１のＭＯＳトランジスタソースと、第１のＭＯＳトランジスタドレインと、第１のＭＯＳトランジスタゲートとを有する第１のＭＯＳトランジスタと、
第２のＭＯＳトランジスタソースと、第２のＭＯＳトランジスタドレインと、第２のＭＯＳトランジスタゲートとを有する第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタソースおよび前記第１のＭＯＳトランジスタソースは、第１の電圧ソースに結合されている、
第３のＭＯＳトランジスタゲートを有する第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタゲートは、前記第１のＭＯＳトランジスタソースと前記第３のＭＯＳトランジスタソースとの間にあり、前記第３のＭＯＳトランジスタは、第３のＭＯＳトランジスタソースおよび第３のＭＯＳトランジスタドレインをさらに有し、前記第３のＭＯＳトランジスタソースは、前記第１のＭＯＳトランジスタソースに結合されており、前記第３のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタソースに結合されており、前記第３のＭＯＳトランジスタゲートは浮遊状態にある、
を備える、ＭＯＳデバイス。
【請求項２】
前記第１のＭＯＳトランジスタゲートは、前記第２のＭＯＳトランジスタゲートに接続されており、前記第１のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタドレインに接続されている、請求項１に記載のＭＯＳデバイス。
【請求項３】
前記ＭＯＳトランジスタは、１４ｎｍ未満の製造プロセス技術を使用して製造される、請求項１に記載のＭＯＳデバイス。
【請求項４】
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、フィン電界効果トランジスタ（フィンＦＥＴ）である、請求項１に記載のＭＯＳデバイス。
【請求項５】
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタまたはｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのいずれかである、請求項１に記載のＭＯＳデバイス。
【請求項６】
第４のＭＯＳトランジスタソースと、第４のＭＯＳトランジスタドレインと、第４のＭＯＳトランジスタゲートとを有する第４のＭＯＳトランジスタと、
第５のＭＯＳトランジスタソースと、第５のＭＯＳトランジスタドレインと、第５のＭＯＳトランジスタゲートとを有する第５のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタソースおよび前記第４のＭＯＳトランジスタソースは、第２の電圧ソースに結合されている、
第６のＭＯＳトランジスタソースと、第６のＭＯＳトランジスタドレインと、第６のＭＯＳトランジスタゲートとを有する第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタソースは、前記第４のＭＯＳトランジスタソースに結合されており、前記第６のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタソースに結合されており、前記第６のＭＯＳトランジスタゲートは浮遊状態にあり、前記第６のＭＯＳトランジスタゲートは、前記第４のＭＯＳトランジスタソースと前記第６のＭＯＳトランジスタソースとの間に位置する、
をさらに備える、請求項１に記載のＭＯＳデバイス。
【請求項７】
前記第４のＭＯＳトランジスタゲートは、前記第５のＭＯＳトランジスタゲートに接続されている、請求項６に記載のＭＯＳデバイス。
【請求項８】
前記第１のＭＯＳトランジスタゲート、前記第２のＭＯＳトランジスタゲート、前記第４のＭＯＳトランジスタゲート、および前記第５のＭＯＳトランジスタゲートは、共に接続されている、請求項６に記載のＭＯＳデバイス。
【請求項９】
前記第４のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタドレインに接続されている、請求項６に記載のＭＯＳデバイス。
【請求項１０】
前記第１のＭＯＳトランジスタドレイン、前記第２のＭＯＳトランジスタドレイン、前記第４のＭＯＳトランジスタドレイン、および前記第５のＭＯＳトランジスタドレインは、共に接続されている、請求項６に記載のＭＯＳデバイス。
【請求項１１】
前記第３のＭＯＳトランジスタゲートおよび前記第６のＭＯＳトランジスタゲートは、同じゲートインターコネクトから形成される、請求項６に記載のＭＯＳデバイス。
【請求項１２】
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタであり、前記第４のＭＯＳトランジスタ、前記第５のＭＯＳトランジスタ、および前記第６のＭＯＳトランジスタは、ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタであり、前記第１の電圧ソースは、前記第２の電圧ソースよりも大きい、請求項６に記載のＭＯＳデバイス。
【請求項１３】
金属酸化膜半導体（ＭＯＳ）デバイスの方法であって、
第１のＭＯＳトランジスタソースと、第１のＭＯＳトランジスタドレインと、第１のＭＯＳトランジスタゲートとを有する第１のＭＯＳトランジスタを通じて第１の信号を伝搬することと、
第２のＭＯＳトランジスタソースと、第２のＭＯＳトランジスタドレインと、第２のＭＯＳトランジスタゲートとを有する第２のＭＯＳトランジスタを通じて第２の信号を伝搬することと、前記第２のＭＯＳトランジスタソースおよび前記第１のＭＯＳトランジスタソースは、第１の電圧ソースに結合されている、
第３のＭＯＳトランジスタゲートを有する第３のＭＯＳトランジスタを浮遊状態にすることと、前記第３のＭＯＳトランジスタゲートは、前記第２のＭＯＳトランジスタソースと前記第３のＭＯＳトランジスタソースとの間にあり、前記第３のＭＯＳトランジスタは、第３のＭＯＳトランジスタソースおよび第３のＭＯＳトランジスタドレインをさらに有し、前記第３のＭＯＳトランジスタソースは、前記第１のＭＯＳトランジスタソースに結合されており、前記第３のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタソースに結合されている、
を備える、方法。
【請求項１４】
前記第１のＭＯＳトランジスタゲートは、前記第２のＭＯＳトランジスタゲートに接続されており、前記第１のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタドレインに接続されている、請求項１３に記載の方法。
【請求項１５】
前記ＭＯＳトランジスタは、１４ｎｍ未満の製造プロセス技術を使用して製造される、請求項１３に記載の方法。
【請求項１６】
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、フィン電界効果トランジスタ（フィンＦＥＴ）である、請求項１３に記載の方法。
【請求項１７】
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタまたはｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのいずれかである、請求項１３に記載の方法。
【請求項１８】
第４のＭＯＳトランジスタソースと、第４のＭＯＳトランジスタドレインと、第４のＭＯＳトランジスタゲートとを有する第４のＭＯＳトランジスタを通じて第３の信号を伝搬することと、
第５のＭＯＳトランジスタソースと、第５のＭＯＳトランジスタドレインと、第５のＭＯＳトランジスタゲートとを有する第５のＭＯＳトランジスタを通じて第４の信号を伝搬することと、前記第５のＭＯＳトランジスタソースおよび前記第４のＭＯＳトランジスタソースは、第２の電圧ソースに結合されている、
第６のＭＯＳトランジスタゲートを有する第６のＭＯＳトランジスタを浮遊状態にすることと、前記第６のＭＯＳトランジスタゲートは、前記第４のＭＯＳトランジスタソースと前記第６のＭＯＳトランジスタソースとの間に位置し、前記第６のＭＯＳトランジスタは、第６のＭＯＳトランジスタソース、第６のＭＯＳトランジスタドレイン、および第６のＭＯＳトランジスタゲートをさらに有し、前記第６のＭＯＳトランジスタソースは、前記第４のＭＯＳトランジスタソースに結合されており、前記第６のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタソースに結合されている、
をさらに備える、請求項１３に記載の方法。
【請求項１９】
前記第４のＭＯＳトランジスタゲートは、前記第５のＭＯＳトランジスタゲートに接続されている、請求項１８に記載の方法。
【請求項２０】
前記第１のＭＯＳトランジスタゲート、前記第２のＭＯＳトランジスタゲート、前記第４のＭＯＳトランジスタゲート、および前記第５のＭＯＳトランジスタゲートは、共に接続されている、請求項１８に記載の方法。
【請求項２１】
前記第４のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタドレインに接続されている、請求項１８に記載の方法。
【請求項２２】
前記第１のＭＯＳトランジスタドレイン、前記第２のＭＯＳトランジスタドレイン、前記第４のＭＯＳトランジスタドレイン、および前記第５のＭＯＳトランジスタドレインは、共に接続されている、請求項１８に記載の方法。
【請求項２３】
前記第３のＭＯＳトランジスタゲートおよび前記第６のＭＯＳトランジスタゲートは、同じゲートインターコネクトから形成される、請求項１８に記載の方法。
【請求項２４】
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタであり、前記第４のＭＯＳトランジスタ、前記第５のＭＯＳトランジスタ、および前記第６のＭＯＳトランジスタは、ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタであり、前記第１の電圧ソースは、前記第２の電圧ソースよりも大きい、請求項１８に記載の方法。
【請求項２５】
金属酸化膜半導体（ＭＯＳ）デバイスであって、
第１のＭＯＳトランジスタソースと、第１のＭＯＳトランジスタドレインと、第１のＭＯＳトランジスタゲートとを有する第１のＭＯＳトランジスタを通じて第１の信号を伝搬するための手段と、
第２のＭＯＳトランジスタソースと、第２のＭＯＳトランジスタドレインと、第２のＭＯＳトランジスタゲートとを有する第２のＭＯＳトランジスタを通じて第２の信号を伝搬するための手段と、前記第２のＭＯＳトランジスタソースおよび前記第１のＭＯＳトランジスタソースは、第１の電圧ソースに結合されている、
第３のＭＯＳトランジスタゲートを有する第３のＭＯＳトランジスタを浮遊状態にするための手段と、前記第３のＭＯＳトランジスタゲートは、前記第４のＭＯＳトランジスタソースと前記第３のＭＯＳトランジスタソースとの間に位置し、前記第３のＭＯＳトランジスタは、第３のＭＯＳトランジスタソース、第３のＭＯＳトランジスタドレイン、および第３のＭＯＳトランジスタゲートをさらに有し、前記第３のＭＯＳトランジスタソースは、前記第４のＭＯＳトランジスタソースに結合されており、前記第３のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタソースに結合されている、
を備える、ＭＯＳデバイス。
【請求項２６】
前記第１のＭＯＳトランジスタゲートは、前記第２のＭＯＳトランジスタゲートに接続されており、前記第１のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタドレインに接続されている、請求項２５に記載のＭＯＳデバイス。
【請求項２７】
前記ＭＯＳトランジスタは、１４ｎｍ未満の製造プロセス技術を使用して製造される、請求項２５に記載のＭＯＳデバイス。
【請求項２８】
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、フィン電界効果トランジスタ（フィンＦＥＴ）である、請求項２５に記載のＭＯＳデバイス。
【請求項２９】
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタまたはｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのいずれかである、請求項２５に記載のＭＯＳデバイス。
【請求項３０】
第４のＭＯＳトランジスタソースと、第４のＭＯＳトランジスタドレインと、第４のＭＯＳトランジスタゲートとを有する第４のＭＯＳトランジスタを通じて第３の信号を伝搬するための手段と、
第５のＭＯＳトランジスタソースと、第５のＭＯＳトランジスタドレインと、第５のＭＯＳトランジスタゲートとを有する第５のＭＯＳトランジスタを通じて第４の信号を伝搬するための手段と、前記第５のＭＯＳトランジスタソースおよび前記第４のＭＯＳトランジスタソースは、第２の電圧ソースに結合されている、
第６のＭＯＳトランジスタゲートを有する第６のＭＯＳトランジスタを浮遊状態にするための手段と、前記第６のＭＯＳトランジスタゲートは、前記第４のＭＯＳトランジスタソースと前記第６のＭＯＳトランジスタソースとの間にあり、前記第６のＭＯＳトランジスタは、第６のＭＯＳトランジスタソースおよび第６のＭＯＳトランジスタドレインをさらに有し、前記第６のＭＯＳトランジスタソースは、前記第４のＭＯＳトランジスタソースに結合されており、前記第６のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタソースに結合されている、
をさらに備える、請求項２５に記載のＭＯＳデバイス。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
[0001]本願は、２０１５年９月２４日に出願された「ソース分離型セル（SOURCE SEPARATED CELL）」と題する米国特許出願第１４／８６４，４８６号の利益を主張し、それは、その全体が参照により本明細書に明確に組み込まれる。
【技術分野】
【０００２】
[0002]本開示は、一般にレイアウト構造に関し、さらに詳細には、スタンダードセルライブラリ（standard cell library）の一部であり得るソース分離型セルに関する。
【背景技術】
【０００３】
[0003]スタンダードセルは、デジタルロジックでインプリメントされ得る集積回路である。システムオンチップ（ＳｏＣ）デバイスのような、特定用途向け集積回路（ＡＳＩＣ）は、何千から何百万ものスタンダードセルを含み得る。ＡＳＩＣのサイズ／設置面積（area footprint）を低減させることが有益である。プロセス技術のサイズを低減させることは、ＡＳＩＣのサイズ／設置面積が低減されることを可能にし得る。いくつかの事例では、ＡＳＩＣのサイズ／設置面積を低減させるとき、複数のスタンダードセルのうちの１つまたは複数を通る１つまたは複数の電流経路の抵抗は、増大され得る。現在、スタンダードセルにおいて、金属酸化膜半導体（ＭＯＳ）デバイス内の１つまたは複数の電流経路におけるこのような増大された抵抗に対処する必要性がある。
【発明の概要】
【０００４】
[0004]本開示のある態様では、ＭＯＳデバイスが、第１のＭＯＳトランジスタソースと、第１のＭＯＳトランジスタドレインと、第１のＭＯＳトランジスタゲートとを有する第１のＭＯＳトランジスタを含む。ＭＯＳデバイスはまた、第２のＭＯＳトランジスタソースと、第２のＭＯＳトランジスタドレインと、第２のＭＯＳトランジスタゲートとを有する第２のＭＯＳトランジスタを含む。第２のＭＯＳトランジスタソースおよび第１のＭＯＳトランジスタソースは、第１の電圧ソースに結合される。ＭＯＳデバイスは、第３のＭＯＳトランジスタゲートを有する第３のＭＯＳトランジスタを含み、第３のＭＯＳトランジスタゲートは、第１のＭＯＳトランジスタソースと第３のＭＯＳトランジスタソースとの間にあり、第３のＭＯＳトランジスタは、第３のＭＯＳトランジスタソースおよび第３のＭＯＳトランジスタドレインをさらに有し、第３のＭＯＳトランジスタソースは、第１のＭＯＳトランジスタソースに結合されており、第３のＭＯＳトランジスタドレインは、第２のＭＯＳトランジスタソースに結合されており、第３のＭＯＳトランジスタゲートは浮遊状態（floating）にある。
【図面の簡単な説明】
【０００５】
【図１】[0005]図１は、１４ｎｍの製造プロセス技術における可能なコンポーネントを例示する図である。
【図２】[0006]図２は、１０ｎｍの製造プロセス技術における可能なコンポーネントを例示する図である。
【図３】[0007]図３は、例となるレイアウト構造を例示する第１の図である。
【図４】[0008]図４は、図３のレイアウトに対応する回路図である。
【図５】[0009]図５は、分離されたソースを有する第１の例示的なレイアウト構造を例示する図である。
【図６】[0010]図６は、図５のレイアウトに対応する例示的な回路図である。
【図７】[0011]図７は、例となるレイアウト構造を例示する第２の図である。
【図８】[0012]図８は、第２の例示的なレイアウト構造を例示する図である。
【図９】[0013]図９は、例となるレイアウト構造を例示する第３の図である。
【図１０】[0014]図１０は、第３の例示的なレイアウト構造を例示する図である。
【図１１】[0015]図１１は、ＭＯＳデバイスの例示的な方法のフローチャートである。
【発明の詳細な説明】
【０００６】
[0016]添付された図面に関連して以下に示される詳細な説明は、様々な構成の説明として意図され、ここで説明される概念が実施され得る唯一の構成を表すようには意図されない。詳細な説明は、様々な概念の完全な理解を提供することを目的とした特定の詳細を含む。しかしながら、これらの概念が、これらの特定の詳細なしで実施され得ることは、当業者にとって明らかであろう。いくつかの事例では、周知の構造およびコンポーネントが、このような概念を曖昧にすることを避けるために、ブロック図形式で示される。装置および方法は、以下の詳細な説明において説明され、様々なブロック、モジュール、コンポーネント、回路、ステップ、プロセス、アルゴリズム、要素、等によって、添付の図面において例示され得る。
【０００７】
[0017]先に説明されたように、スタンダードセルは、デジタルロジックでインプリメントされ得る集積回路である。ＳｏＣデバイスのような、ＡＳＩＣは、何千から何百万ものスタンダードセルを含み得る。ＡＳＩＣのサイズ／設置面積を低減させることが有益である。プロセス技術のサイズを低減させることは、ＡＳＩＣのサイズ／設置面積が低減されることを可能にし得る。いくつかの事例では、図１および図２に関連して以下で説明されるように、ＡＳＩＣのサイズ／設置面積を低減させるとき、複数のスタンダードセルのうちの１つまたは複数を通る１つまたは複数の電流経路の抵抗は、増大され得る。
【０００８】
[0018]図１は、１４ｎｍの製造プロセス技術における可能なコンポーネントを例示する図１００である。図１００は、メタル２（Ｍ２）層インターコネクト１０４、１０６、ビア（Ｖ１）１０８、およびメタル１（Ｍ１）層インターコネクト１１２、１１４、１１６を例示する。Ｍ１層インターコネクト１１２にＭ２層インターコネクト１０６を接続しているビア１０８が例示される。図１００は、ビア（Ｖ０）１１８、１２２をさらに例示する。ビア１２２は、メタル拡散（ＭＤ：metal diffusion）インターコネクト１２０、１２６にＭ１層インターコネクト１１２、１１４を結合する。ＭＤインターコネクト１２６は、ＴＳインターコネクト／コンタクトと呼ばれ得る。ＭＤインターコネクト１２０、１２６は、フィン１２８に結合され、それは、ＭＯＳソースまたはドレインであり得る。フィン１２８は、ゲートインターコネクト１０２、１１０を通って伸びている。ゲートインターコネクト１０２、１１０は、ＰＯＬＹゲートインターコネクトと呼ばれ得る。ビア１１８は、メタルＰＯＬＹ（ＭＰ：metal POLY）インターコネクト１３０にＭ１層インターコネクト１１６を結合する。ＭＰインターコネクト１３０は、ゲートインターコネクト１０２に接触している。ＭＰインターコネクト１３０は、ＣＢインターコネクト／コンタクトと呼ばれ得る。図１００は、図１００中のコンポーネント（例えば、インターコネクト、フィン、ビア）内およびそれらの間の様々な抵抗および寄生容量を例示する。
【０００９】
[0019]図２は、１０ｎｍの製造プロセス技術における可能なコンポーネントを例示する図２００である。図２００は、Ｍ２層インターコネクト２０４、２０６、ビア（Ｖ１）２０８、およびＭ１層インターコネクト２１２、２１４、２１６を例示する。Ｍ１層インターコネクト２１２にＭ２層インターコネクト２０６を接続しているビア２０８が例示される。図２００は、ビア（Ｖ０）２１８、２２２をさらに例示する。ビア２２２は、ＭＤインターコネクト２２６にＭ１層インターコネクト２１２、２１４を結合する。ＭＤインターコネクト２２６は、ＣＡインターコネクト／コンタクトと呼ばれ得る。ＭＤインターコネクト２２６は、フィン２２８に接触しており、それは、ＭＯＳソースまたはドレインであり得る。フィン２２８は、ゲートインターコネクト２０２、２１０を通って伸びている。ゲートインターコネクト２０２、２１０は、ＰＯＬＹゲートインターコネクトと呼ばれ得る。ビア２１８は、ＭＰインターコネクト２３０にＭ１層インターコネクト２１６を結合する。ＭＰインターコネクト２３０は、ゲートインターコネクト２０２に接触している。図２００は、図２００中のコンポーネント（例えば、インターコネクト、フィン、ビア）内およびそれらの間の様々な抵抗および寄生容量を例示する。
【００１０】
[0020]図１および図２の両方を参照すると、直列のビア２２２とＭＤインターコネクト２２６の抵抗は、直列のビア１２２とＭＤインターコネクト１２０、１２６の抵抗よりも大きくなり得る。したがって、追加の変更なしでの１４ｎｍの製造プロセス技術から１０ｎｍの製造プロセス技術への低減は、例えば、フィン２２８におけるソースまたはドレイン接続（source or drain connections）を通じてのように、１つまたは複数の電流経路における抵抗の増大をもたらし得る。
【００１１】
[0021]図３は、例となるレイアウト構造を例示する第１の図３００である。図３００は、並列に結合された４つのインバータを含むスタンダードセルのためのレイアウトを含む。これらインバータは、ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタおよびｐ型（ｐＭＯＳ）トランジスタから構築される。これらトランジスタの各々は、ソース、ドレイン、およびゲートを含む。いくつかのケースでは、１つのドレインが、２つのトランジスタ間で共用され得る。いくつかのケースでは、１つのソースが、２つのトランジスタ間で共用され得る。
【００１２】
[0022]図３の例示される例では、（「ＦＩＧ．３」がページの下部を示している状態で）ｐＭＯＳトランジスタは、ページの上部にあり、一方、ｎＭＯＳトランジスタは、ページの下部にある。ここで図３００を参照して、トランジスタの様々なコンポーネントが説明される。ｐＭＯＳ回路を参照すると、図３００は、複数のトランジスタソース３０２、３０４、３０６を例示する。図３の例に例示されるように、トランジスタソース３０２、３０４、３０６は、正の電圧であり得る電力レール３０８にそれぞれ接続されている。トランジスタソース３０２、３０４、３０６上の電圧は、Ｖｄｄと呼ばれ得る。図３００中のｐＭＯＳ回路はまた、トランジスタドレイン３１０、３１２を含む。
【００１３】
[0023]ここでｎＭＯＳ回路を参照すると、図３００は、複数のトランジスタソース３１４、３１６、３１８を例示する。図３の例に例示されるように、トランジスタソース３１４、３１６、３１８は、負の電圧または接地電圧であり得る電力レール３２０にそれぞれ接続されている。トランジスタソース３１４、３１６、３１８上の電圧は、Ｖｓｓと呼ばれ得る。図３００中のｎＭＯＳ回路はまた、トランジスタドレイン３２２、３２４を含む。加えて、一連のフィン３２６が、図３００に例示される。
【００１４】
[0024]図３はまた、ｎＭＯＳ回路およびｐＭＯＳ回路の両方の間で共用される一連のゲートインターコネクト３４６、３４８、３５０、３５２を含む。フィン３２６は、共用ゲートインターコネクト（shared gate interconnects）３４６、３４８、３５０、３５２を通って伸びている。
【００１５】
[0025]ｐＭＯＳ回路では、第１のｐＭＯＳトランジスタが、ソース３０２、ドレイン３１０、およびゲート３４６によって形成される。第２のｐＭＯＳトランジスタが、ソース３０４、ドレイン３１０、およびゲート３４８によって形成される。第３のｐＭＯＳトランジスタが、ソース３０４、ドレイン３１２、およびゲート３５０によって形成される。第４のｐＭＯＳトランジスタが、ソース３０６、ドレイン３１２、およびゲート３５２によって形成される。図３に例示されるように、第２のｐＭＯＳトランジスタおよび第３のｐＭＯＳトランジスタは、同じソース３０４を共用する。ｎＭＯＳ回路では、第１のｎＭＯＳトランジスタが、ソース３１４、ドレイン３２２、およびゲート３４６によって形成される。第２のｎＭＯＳトランジスタが、ソース３１６、ドレイン３２２、およびゲート３４８によって形成される。第３のｎＭＯＳトランジスタが、ソース３１６、ドレイン３２４、およびゲート３５０によって形成される。第４のｎＭＯＳトランジスタが、ソース３１８、ドレイン３２４、およびゲート３５２によって形成される。図３に例示されるように、第２のｎＭＯＳトランジスタおよび第３のｎＭＯＳトランジスタは、同じソース３１６を共用する。
【００１６】
[0026]図３の例示される例では、ドレイン３１０、３１２、３２２、３２４は、インターコネクト３５４によって共に接続されている。ゲートインターコネクト３４６、３４８、３５０、３５２は、インターコネクト３６２によって共に接続されている。
【００１７】
[0027]図４は、図３のレイアウトに対応する回路図４００である。回路図４００は、図３の図３００に例示された４つのインバータを含むスタンダードセルのための例となるレイアウトの回路を概略的に例示する。
【００１８】
[0028]図３の第１のｐＭＯＳトランジスタ（ソース３０２、ドレイン３１０、ゲート３４６）は、ｐＭＯＳトランジスタ４０２によって表される。図３の第２のｐＭＯＳトランジスタ（ソース３０４、ドレイン３１０、ゲート３４８）は、ｐＭＯＳトランジスタ４０４によって表される。図３の第３のｐＭＯＳトランジスタ（ソース３０４、ドレイン３１２、ゲート３５０）は、ｐＭＯＳトランジスタ４０６によって表される。図３の第４のｐＭＯＳトランジスタ（ソース３０６、ドレイン３１２、ゲート３５２）は、ｐＭＯＳトランジスタ４０８によって表される。ｐＭＯＳトランジスタ４０２、４０４、４０６、４０８のソースは、Ｖｄｄ ４２０に接続されている。
【００１９】
[0029]図３の第１のｎＭＯＳトランジスタ（ソース３１４、ドレイン３２２、ゲート３４６）は、ｎＭＯＳトランジスタ４１２によって表される。図３の第２のｎＭＯＳトランジスタ（ソース３１６、ドレイン３２２、ゲート３４８）は、ｎＭＯＳトランジスタ４１４によって表される。図３の第３のｎＭＯＳトランジスタ（ソース３１６、ドレイン３２４、ゲート３５０）は、ｎＭＯＳトランジスタ４１６によって表される。図３の第４のｎＭＯＳトランジスタ（ソース３１８、ドレイン３２４、ゲート３５２）は、ｎＭＯＳトランジスタ４１８によって表される。ｎＭＯＳトランジスタ４１２、４１４、４１６、４１８のソースは、Ｖｓｓ ４２２に接続されている。
【００２０】
[0030]図４に例示されるように、第１のｐＭＯＳトランジスタ４０２と、第２のｐＭＯＳトランジスタ４０４と、第３のｐＭＯＳトランジスタ４０６と、第４のｐＭＯＳトランジスタ４０８と、第１のｎＭＯＳトランジスタ４１２と、第２のｎＭＯＳトランジスタ４１４と、第３のｎＭＯＳトランジスタ４１６と、第４のｎＭＯＳトランジスタ４１８とのドレインは、共に接続されている。さらに、ｐＭＯＳトランジスタ４０４、４０６は、同じソース接続を共用するように例示され、ｎＭＯＳトランジスタ４１４、４１６は、同じソース接続を共用するように例示される。
【００２１】
[0031]図２への参照とともに、図３および図４を参照すると、電圧Ｖｄｄは、ソース３０４に供給され、それは、ｐＭＯＳトランジスタ４０４、４０６によって共用され、電圧Ｖｓｓは、ソース３１６に供給され、それは、ｎＭＯＳトランジスタ４１４、４１６によって共用される。フィン２２８とＭ１層インターコネクト２１２との間のソース接続２２６の増大された抵抗により、より少ない電流が、電流−抵抗降下（current-resistance drop）（ＩＲドロップ）により、ｐＭＯＳトランジスタ４０４、４０６およびｎＭＯＳトランジスタ４１４、４１６の各々に供給されることができる。
【００２２】
[0032]先に説明されたように、ＡＳＩＣのサイズ／設置面積を低減させることは有益である。プロセス技術のサイズを低減させることは、ＡＳＩＣのサイズ／設置面積が低減されることを可能にし得る。いくつかの事例では、図１および図２に関連して以下で説明されるように、ＡＳＩＣのサイズ／設置面積を低減させるとき、複数のスタンダードセルのうちの１つまたは複数を通る１つまたは複数の電流経路の抵抗は、増大され得る。例えば、１４ｎｍから１０ｎｍにプロセス技術のサイズを低減させ、それによって、ＡＳＩＣのサイズ／設置面積を低減させるとき、複数のスタンダードセルのうちの１つまたは複数を通る１つまたは複数の電流経路の抵抗は、増大され得る。
【００２３】
[0033]いくつかの例では、ＡＳＩＣ設計は、図３の例となるレイアウト、または共用ソース接続を含む構造を組み込んだ他の回路、例えば、図７または図９と、図５の例となるレイアウト、またはソース分離型接続を含む構造を組み込んだ他の回路、例えば、図８または図１０との両方を含み得る。抵抗は、一部の回路におけるタイミングに影響を及ぼし得る。抵抗が増大するにつれて、例えば、回路における１つまたは複数の増大されたＲＣ時定数（RC time constants）により、回路における電圧変化のために必要とされる時間は増大し得る。したがって、いくつかの例では、タイミングがより重要な回路においては、抵抗、したがって、ＲＣ時定数、がより低くなり得るので、図５、図８、または図１０の例のような回路が使用され得る。逆に、いくつかの例では、タイミングがさほど重要でない回路においては、より高いＲＣ時定数がＡＳＩＣにおける特定の回路の機能に悪影響を及ぼさないことがあるので、図３、図７、または図９の例のような回路が使用され得る。図３、図７、または図９の例のような回路は、図５、図８、または図１０の例のような回路の回路と比較して、ＡＳＩＣ上のより少ない面積を占有し得る。
【００２４】
[0034]図５は、分離されたソース５０４、５０６を有する第１の例示的なレイアウト構造を例示する図５００である。図５００は、並列に結合された４つのインバータを含むスタンダードセルのためのレイアウトを含む。これらインバータは、ｎＭＯＳおよびｐＭＯＳトランジスタから構築される。これらトランジスタの各々は、ソース、ドレイン、およびゲートを含む。いくつかのケースでは、１つのドレインが、２つのトランジスタ間で共用され得る。
【００２５】
[0035]図５の例示される例では、（「ＦＩＧ．５」がページの下部を示している状態で）ｐＭＯＳトランジスタは、ページの上部にあり、一方、ｎＭＯＳトランジスタは、ページの下部にある。ここで図５００を参照して、トランジスタの様々なコンポーネントが説明される。ｐＭＯＳ回路を参照すると、図５００は、複数のトランジスタソース５０２、５０４、５０６、５０８を例示する。図５の例に例示されるように、トランジスタソース５０２、５０４、５０６、５０８は、正の電圧であり得る電力レール５１０にそれぞれ接続されている。トランジスタソース５０２、５０４、５０６、５０８上の電圧は、Ｖｄｄと呼ばれ得る。図５００中のｐＭＯＳ回路はまた、トランジスタドレイン５１２、５１４を含む。
【００２６】
[0036]ここでｎＭＯＳ回路を参照すると、図５００は、複数のトランジスタソース５２２、５２４、５２６、５２８を例示する。図５の例に例示されるように、トランジスタソース５２２、５２４、５２６、５２８は、負の電圧または接地電圧であり得る電力レール５３０にそれぞれ接続されている。トランジスタソース５２２、５２４、５２６、５２８上の電圧は、Ｖｓｓと呼ばれ得る。図５００中のｎＭＯＳ回路はまた、トランジスタドレイン５３２、５３４を含む。加えて、一連のフィン５５６が、図５００に例示される。
【００２７】
[0037]図５はまた、ｎＭＯＳ回路およびｐＭＯＳ回路の両方の間で共用される一連のゲートインターコネクト５４６、５４８、５５０、５５２、５５４を含む。フィン５５６は、共用ゲートインターコネクト５４６、５４８、５５０、５５２、５５４を通って伸びている。
【００２８】
[0038]ｐＭＯＳ回路では、第１のｐＭＯＳトランジスタが、ソース５０２、ドレイン５１２、およびゲート５４６によって形成される。第２のｐＭＯＳトランジスタが、ソース５０４、ドレイン５１２、およびゲート５４８によって形成される。第３のｐＭＯＳトランジスタが、ソース５０４、ドレイン５０６、およびゲート５５０によって形成される。代替として、第３のｐＭＯＳトランジスタについては、ソース５０４は、ドレインとみなされ得、ドレイン５０６は、ソースとみなされ得る。第４のｐＭＯＳトランジスタが、ソース５０６、ドレイン５１４、およびゲート５５２によって形成される。第５のｐＭＯＳトランジスタが、ソース５０８、ドレイン５１４、およびゲート５５４によって形成される。
【００２９】
[0039]ｎＭＯＳ回路では、第１のｎＭＯＳトランジスタが、ソース５２２、ドレイン５３２、およびゲート５４６によって形成される。第２のｎＭＯＳトランジスタが、ソース５２４、ドレイン５３２、およびゲート５４８によって形成される。第３のｎＭＯＳトランジスタが、ソース５２４、ドレイン５２６、およびゲート５５０によって形成される。代替として、第３のｎＭＯＳトランジスタについては、ソース５２４は、ドレインとみなされ得、ドレイン５２６は、ソースとみなされ得る。第４のｎＭＯＳトランジスタが、ソース５２６、ドレイン５３４、およびゲート５５２によって形成される。第５のｎＭＯＳトランジスタが、ソース５２８、ドレイン５３４、およびゲート５５４によって形成される。
【００３０】
[0040]図５の例示される例では、ドレイン５１２、５１４、５３２、５３４は、インターコネクト５５８によって共に接続されている。ゲートインターコネクト５４６、５４８、５５２、５５４は、インターコネクト５６２によって共に接続されている。
【００３１】
[0041]図６は、図５のレイアウトに対応する例示的な回路図６００である。回路図６００は、図５の図５００に例示された４つのインバータを含むスタンダードセルのための例となるレイアウトの回路を概略的に例示する。
【００３２】
[0042]図５の第１のｐＭＯＳトランジスタ（ソース５０２、ドレイン５１２、ゲート５４６）は、ｐＭＯＳトランジスタ６０２によって表される。図５の第２のｐＭＯＳトランジスタ（ソース５０４、ドレイン５１２、ゲート５４８）は、ｐＭＯＳトランジスタ６０４によって表される。図５の第３のｐＭＯＳトランジスタ（ソース５０４、ドレイン５０６、ゲート５５０；または、ソース５０６、ドレイン５０４、ゲート５５０）は、ｐＭＯＳトランジスタ６１０によって表される。図５の第４のｐＭＯＳトランジスタ（ソース５０６、ドレイン５１４、ゲート５５２）は、ｐＭＯＳトランジスタ６０６によって表される。図５の第５のｐＭＯＳトランジスタ（ソース５０８、ドレイン５１４、ゲート５５４）は、ｐＭＯＳトランジスタ６０８によって表される。ｐＭＯＳトランジスタ６０２、６０４、６０６、６０８、６１０のソースは、Ｖｄｄ ６２０に接続されている。
【００３３】
[0043]図５の第１のｎＭＯＳトランジスタ（ソース５２２、ドレイン５３２、ゲート５４６）は、ｎＭＯＳトランジスタ６１２によって表される。図５の第２のｎＭＯＳトランジスタ（ソース５２４、ドレイン５３２、ゲート５４８）は、ｎＭＯＳトランジスタ６１４によって表される。図５の第３のｎＭＯＳトランジスタ（ソース５２４、ドレイン５２６、ゲート５５０；または、ソース５２６、ドレイン５２４、ゲート５５０）は、ｎＭＯＳトランジスタ６２４によって表される。図５の第４のｎＭＯＳトランジスタ（ソース５２６、ドレイン５３４、ゲート５５２）は、ｎＭＯＳトランジスタ６１６によって表される。図５の第５のｎＭＯＳトランジスタ（ソース５２８、ドレイン５３４、ゲート５５４）は、ｎＭＯＳトランジスタ６１８によって表される。ｎＭＯＳトランジスタ６１２、６１４、６１６、６１８、６２４のソースは、Ｖｓｓ ６２２に接続されている。
【００３４】
[0044]図６に例示されるように、第１のｐＭＯＳトランジスタ６０２と、第２のｐＭＯＳトランジスタ６０４と、第４のｐＭＯＳトランジスタ６０６と、第５のｐＭＯＳトランジスタ６０８と、第１のｎＭＯＳトランジスタ６１２と、第２のｎＭＯＳトランジスタ６１４と、第４のｎＭＯＳトランジスタ６１６と、第５のｎＭＯＳトランジスタ６１８とのドレインは、共に接続されている。さらに、図４のｐＭＯＳトランジスタ４０４、４０６とは異なり、ｐＭＯＳトランジスタ６０４、６０６は、同じソース接続を共用せず、また、図４のｎＭＯＳトランジスタ４１４、４１６とは異なり、ｎＭＯＳトランジスタ６１４、６１６は、同じソース接続を共用しない。
【００３５】
[0045]図２への参照とともに、図５および図６を参照すると、電圧Ｖｄｄは、ｐＭＯＳトランジスタ６０４のソース５０４およびｐＭＯＳトランジスタ６０６のソース５０６に供給され、電圧Ｖｓｓは、ｎＭＯＳトランジスタ６１４のソース５２４およびｎＭＯＳトランジスタ６１６のソース５２６に供給される。したがって、図２−図４に関して説明された、ソースが共用されたトランジスタ４０４、４０６、４１４、４１６のためのソース接続の実効抵抗（effective resistance）は、図５および図６に例示される構成を使用して低減され得る。図３および図４の例では、抵抗、例えば、Ｒ、を有する、ビア２２２を通る（through）単一の接続２２６が、２つのｐＭＯＳトランジスタ６０４、６０６のために使用され、また、２つのｎＭＯＳトランジスタ６１４、６１６のためにも使用される。図５および図６に関して例示される例は、複数の電流経路、例えば、２つ、を有することによって、ビア２２２を通る単一の電流接続２２６による、より高い抵抗に対処し得る。図５および図６の例では、各トランジスタは、別個の電流経路を有する。２つのｐＭＯＳトランジスタ６０４、６０６、および２つのｎＭＯＳトランジスタ６１４、６１６に供給するために、２つの電流経路、１つのトランジスタにつき１つの電流経路、を使用することによって、実効抵抗は低減され得る。別個の電流経路を使用すると、ビア２２２を通る２つの電流経路／接続２２６（the two current paths / connections 226 through via 222）は並列であるので、実効抵抗は半減され得る、例えば、Ｒ／２。したがって、２つのトランジスタは共に、より低いＩＲドロップを有するであろう。
【００３６】
[0046]図３および図５を参照すると、ソース３０４接続は、２つのソース接続５０４、５０６に分割されている。同様に、ソース３１６接続は、２つのソース接続５２４、５２６に分割されている。ソース３０４接続を２つのソース接続５０４、５０６に、またはソース３１６接続を２つのソース接続５２４、５２６に分割することによって、ソースへの接続の抵抗は、低減され得る。例えば、２つのソース（例えば、ソース３０４またはソース３１６）への単一の接続の抵抗が、何らかの抵抗、Ｒ、である場合には、それぞれが抵抗Ｒを有する２つのソース（例えば、ソース５０４、５０６、またはソース接続５２４、５２６）への２つの別個の接続の抵抗は、２つの接続が、実質上、並列の２つの抵抗、Ｒ、であるので、概して、約Ｒ／２になり得る。追加のトランジスタ（ｐＭＯＳ）が、２つのソース５０４、５０６の間に位置する。追加のトランジスタ（ｎＭＯＳ）が、２つのソース５２４、５２６の間に位置する。追加のｐＭＯＳトランジスタは、ソース５０４、ドレイン５０６、およびゲート５５０；または、ソース５０６、ドレイン５０４、およびゲート５５０によって形成される。追加のｎＭＯＳトランジスタは、ソース５２４、ドレイン５２６、およびゲート５５０；または、ソース５１６、ドレイン５１４、およびゲート５５０によって形成される。加えて、ゲートインターコネクト５５０は、浮遊状態にある。
【００３７】
[0047]図７は、例となるレイアウト構造を例示する第２の図７００である。図７の例となるレイアウト構造は、ＮＤ２Ｘ３レギュラースタンダードセルを例示する。図７００に例示されるＭＯＳデバイスは、ソース７０２、７０４、７０６、７０８、７１０、７１２を含む。ソース７０４は、２つのｐＭＯＳトランジスタのためのソースである。同様に、ソース７１２は、２つのｎＭＯＳトランジスタのためのソースである。図７は、ＮＤ２Ｘ３レギュラースタンダードセルを形成する一連のトランジスタの一例を例示する。
【００３８】
[0048]図８は、第２の例示的なレイアウト構造を例示する図８００である。図８の例となるレイアウト構造は、ソース分離型ＮＤ２Ｘ３スタンダードセルを例示する。ＮＤ２Ｘ３は、ｎＭＯＳおよびｐＭＯＳトランジスタから構築される。これらトランジスタの各々は、ソース、ドレイン、およびゲートを含む。
【００３９】
[0049]図８の例示される例では、（「ＦＩＧ．８」がページの下部を示している状態で）ｐＭＯＳトランジスタは、ページの上部にあり、一方、ｎＭＯＳトランジスタは、ページの下部にある。ここで図８００を参照して、トランジスタの様々なコンポーネントが説明される。ｐＭＯＳ回路を参照すると、図８００は、複数のトランジスタソース８０４、８０６を例示する。図８の例に例示されるように、トランジスタソース８０４、８０６は、正の電圧であり得る電力レール８２０にそれぞれ接続されている。トランジスタソース８０４、８０６上の電圧は、Ｖｄｄと呼ばれ得る。図８００中のｐＭＯＳ回路はまた、トランジスタドレイン８１２、８１４を含む。
【００４０】
[0050]ここでｎＭＯＳ回路を参照すると、図８００は、複数のトランジスタソース８２４、８２６を例示する。図８の例に例示されるように、トランジスタソース８２４、８２６は、負の電圧または接地電圧であり得る電力レール８３０にそれぞれ接続されている。トランジスタソース８２４、８２６上の電圧は、Ｖｓｓと呼ばれ得る。図８００中のｎＭＯＳ回路はまた、トランジスタドレイン８３２、８３４を含む。
【００４１】
[0051]ｐＭＯＳ回路では、第１のｐＭＯＳトランジスタが、ソース８０４、ドレイン８１２、およびゲート８４８によって形成される。第２のｐＭＯＳトランジスタが、ソース８０６、ドレイン８１４、およびゲート８５２によって形成される。第３のｐＭＯＳトランジスタが、ソース８０４、ドレイン８０６、およびゲート８５０；または、ソース８０６、ドレイン８０４、およびゲートインターコネクト８５０によって形成される。図８はまた、ｎＭＯＳ回路およびｐＭＯＳ回路の両方の間で共用される一連のゲートインターコネクト８４８、８５０、８５２を含む。
【００４２】
[0052]ｎＭＯＳ回路では、第１のｎＭＯＳトランジスタが、ソース８２４、ドレイン８３２、およびゲート８４８によって形成される。第２のｎＭＯＳトランジスタが、ソース８２６、ドレイン８３４、およびゲート８５２によって形成される。第３のｎＭＯＳトランジスタが、ソース８２４、ドレイン８２６、およびゲート８５０；または、ソース８２６、ドレイン８２４、およびゲート８５０によって形成される。
【００４３】
[0053]図７および図８を参照すると、ソース接続７０４は、２つのソース接続８０４、８０６に分割されている。同様に、ソース接続７１２は、２つのソース接続８２４、８２６に分割されている。追加のトランジスタ（ｐＭＯＳ）が、２つのソース８０４、８０６の間に位置する。追加のトランジスタ（ｎＭＯＳ）が、２つのソース８２４、８２６の間に位置する。追加のｐＭＯＳトランジスタは、ソース８０４、ドレイン８０６、およびゲート８５０；または、ソース８０６、ドレイン８０４、およびゲート８５０によって形成される。追加のｎＭＯＳトランジスタは、ソース８２４、ドレイン８２６、およびゲート８５０；または、ソース８１６、ドレイン８１４、およびゲート８５０によって形成される。加えて、ゲートインターコネクト８５０は、浮遊状態にある。
【００４４】
[0054]図９は、例となるレイアウト構造を例示する第３の図９００である。図９の例となるレイアウト構造は、ＡＮＤ２Ｘ２レギュラースタンダードセルを例示する。図９００に例示されるＭＯＳデバイスは、ゲートインターコネクト９０２、９０４を含む。図９００に例示されるＭＯＳデバイスはまた、ソース９０６、９０８を含む。ソース９０６は、２つのｐＭＯＳトランジスタのためのソースである。同様に、ソース９０８は、２つのｎＭＯＳトランジスタのためのソースである。図９は、ＡＮＤ２Ｘ２レギュラースタンダードセルを形成する一連のトランジスタの一例を例示する。
【００４５】
[0055]図１０は、第２の例示的なレイアウト構造を例示する図１０００である。図１０の例となるレイアウト構造は、ソース分離型ＡＮＤ２Ｘ２スタンダードセルを例示する。ＡＮＤ２Ｘ２は、ｎＭＯＳおよびｐＭＯＳトランジスタから構築される。これらトランジスタの各々は、ソース、ドレイン、およびゲートを含む。
【００４６】
[0056]図１０の例示される例では、（「ＦＩＧ．１０」がページの下部を示している状態で）ｐＭＯＳトランジスタは、ページの上部にあり、一方、ｎＭＯＳトランジスタは、ページの下部にある。ここで図１０００を参照して、トランジスタの様々なコンポーネントが説明される。ｐＭＯＳ回路を参照すると、図１０００は、複数のトランジスタソース１００４、１００６を例示する。図１０の例に例示されるように、トランジスタソース１００４、１００６は、正の電圧であり得る電力レール１０２０にそれぞれ接続されている。トランジスタソース１００４、１００６上の電圧は、Ｖｄｄと呼ばれ得る。図１０００中のｐＭＯＳ回路はまた、トランジスタドレイン１０１２、１０１４を含む。
【００４７】
[0057]ここでｎＭＯＳ回路を参照すると、図１０００は、複数のトランジスタソース１０２４、１０２６を例示する。図１０の例に例示されるように、トランジスタソース１０２４、１０２６は、負の電圧または接地電圧であり得る電力レール１０３０にそれぞれ接続されている。トランジスタソース１０２４、１０２６上の電圧は、Ｖｓｓと呼ばれ得る。図１０００中のｎＭＯＳ回路はまた、トランジスタドレイン１０３２、１０３４を含む。
【００４８】
[0058]ｐＭＯＳ回路では、第１のｐＭＯＳトランジスタが、ソース１００４、ドレイン１０１２、およびゲート１０４８によって形成される。第２のｐＭＯＳトランジスタが、ソース１００６、ドレイン１０１４、およびゲート１０８２によって形成される。第３のｐＭＯＳトランジスタが、ソース１００４、ドレイン１００６、およびゲート１０５０；または、ソース１００６、ドレイン１００４、およびゲート１０５０によって形成される。図１０はまた、ｎＭＯＳ回路およびｐＭＯＳ回路の両方の間で共用される一連のゲートインターコネクト１０４８、１０５０、１０５２を含む。
【００４９】
[0059]ｎＭＯＳ回路では、第１のｎＭＯＳトランジスタが、ソース１０２４、ドレイン１０３２、およびゲート１０４８によって形成される。第２のｎＭＯＳトランジスタが、ソース１０２６、ドレイン１０３４、およびゲート１０５２によって形成される。第３のｎＭＯＳトランジスタが、ソース１０２４、ドレイン１０２６、およびゲート１０５０；または、ソース１０２６、ドレイン１０２４、およびゲート１０５０によって形成される。
【００５０】
[0060]図９および図１０を参照すると、ソース接続９０６は、２つのソース接続１００４、１００６に分割されている。同様に、ソース接続９０８は、２つのソース接続１０２４、１０２６に分割されている。追加のトランジスタ（ｐＭＯＳ）が、２つのソース１００４、１００６の間に位置する。追加のトランジスタ（ｎＭＯＳ）が、２つのソース１０２４、１０２６の間に位置する。追加のｐＭＯＳトランジスタは、ソース１００４、ドレイン１００６、およびゲート１０５０；または、ソース１００６、ドレイン１００４、およびゲート１０５０によって形成される。追加のｎＭＯＳトランジスタは、ソース１０２４、ドレイン１０２６、およびゲート１０５０；または、ソース１０２６、ドレイン１０２４、およびゲート１０５０によって形成される。ゲートインターコネクト１０５０は、浮遊状態にある。
【００５１】
[0061]一構成では、ＭＯＳデバイスは、第１のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）と、第１のＭＯＳトランジスタドレイン（５１２； ５３２； ８１２； ８３２； １０１２； １０３２）と、第１のＭＯＳトランジスタゲート（５４８； ８４８； １０４８）とを有する第１のＭＯＳトランジスタ（６０４； ６１４）を含み得る。
【００５２】
[0062]この構成では、ＭＯＳデバイスは、第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）と、第２のＭＯＳトランジスタドレイン（５１４； ５３４； ８１４； ８３４； １０１４； １０３４）と、第２のＭＯＳトランジスタゲート（５５２； ８５２； １０５２）とを有する第２のＭＯＳトランジスタ（６０６； ６１６）をさらに含み得る。第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）、および第１のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）は、第１の電圧ソース（５１０； ６２０； ８２０； １０２０）に結合され得る。
【００５３】
[0063]この構成では、ＭＯＳデバイスは、第３のＭＯＳトランジスタソース（５０４／５０６； ５２４／５２６； ８０４／８０６； ８２４／８２６； １００４／１００６； １０２４／１０２６）と、第３のＭＯＳトランジスタドレイン（５０６／５０４； ５２６／５２４； ８０６／８０４； ８２６／８２４； １００６／１００４； １０２６／１０２４）と、第３のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）とを有する第３のＭＯＳトランジスタ（６１０； ６２４）をさらに含み得る。第３のＭＯＳトランジスタソース（５０４／５０６； ５２４／５２６； ８０４／８０６； ８２４／８２６； １００４／１００６； １０２４／１０２６）は、第１のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）に結合され得る。第３のＭＯＳトランジスタドレイン（５０６／５０４； ５２６／５２４； ８０６／８０４； ８２６／８２４； １００６／１００４； １０２６／１０２４）は、第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）に結合され得る。第３のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、浮遊状態であり得る。第３のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、第２のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １００４）と、第３のＭＯＳトランジスタソース（５０４／５０６； ５２４／５２６； ８０４／８０６； ８２４／８２６； １００４／１００６； １０２４／１０２６）との間に位置し得る。
【００５４】
[0064]いくつかの例では、第１のＭＯＳトランジスタゲート（５４８； ８４８； １０４８）は、第２のＭＯＳトランジスタゲート（５５２； ８５２； １０５２）に接続されている。加えて、第１のＭＯＳトランジスタドレイン（５１２； ５３２； ８１２； ８３２； １０１２； １０３２）は、第２のＭＯＳトランジスタドレイン（５１４； ５３４； ８１４； ８３４； １０１４； １０３４）に接続され得る。第１のＭＯＳトランジスタ（６０４； ６１４）、第２のＭＯＳトランジスタ（６０６； ６１６）、および第３のＭＯＳトランジスタ（６１０； ６２４）は、フィン電界効果トランジスタ（フィンＦＥＴ）であり得る。いくつかの例では、第１のＭＯＳトランジスタ（６０４； ６１４）、第２のＭＯＳトランジスタ（６０６； ６１６）、および第３のＭＯＳトランジスタ（６１０； ６２４）は、ｐＭＯＳトランジスタ（６０４； ６０６； ６１０）またはｎＭＯＳトランジスタ（６１４； ６１６； ６２４）のうちの１つである。
【００５５】
[0065]ＭＯＳデバイスのいくつかの例は、第４のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）と、第４のＭＯＳトランジスタドレイン（５１２； ５３２； ８１２； ８３２； １０１２； １０３２）と、第４のＭＯＳトランジスタゲート（５４８； ８４８； １０４８）とを有する第４のＭＯＳトランジスタ（６０４； ６１４）を含み得る。
【００５６】
[0066]いくつかの例では、ＭＯＳデバイスは、第５のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）と、第５のＭＯＳトランジスタドレイン（５１４； ５３４； ８１４； ８３４； １０１４； １０３４）と、第５のＭＯＳトランジスタゲート（５５２； ８５２； １０５２）とを有する第５のＭＯＳトランジスタ（６０６； ６１６）をさらに含み得る。第５のＭＯＳトランジスタソース（５０６； ８０６； １００６）および第４のＭＯＳトランジスタソース（５０４； ８０４； １００４）は、第４の電圧ソース（５１０； ６２０； ８１０； １０２０）に結合され得る。
【００５７】
[0067]いくつかの例では、ＭＯＳデバイスは、第６のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）と、第６のＭＯＳトランジスタドレイン（５０６； ５２６； ８０６； ８２６； １００６； １０２６）と、第６のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）とを有する第６のＭＯＳトランジスタ（６１０； ６２４）をさらに含み得る。第６のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）は、第４のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）に結合され得る。第６のＭＯＳトランジスタドレイン（５０６； ５２６； ８０６； ８２６； １００６； １０２６）は、第５のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）に結合され得る。第６のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、浮遊状態であり得る。第６のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、第５のＭＯＳトランジスタドレイン（５０６； ５２６； ８０６； ８２６； １００６； １０２６）と、第６のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）との間に位置し得る。
【００５８】
[0068]いくつかの例では、第４のＭＯＳトランジスタゲート（５４８； ８４８； １０４８）は、第５のＭＯＳトランジスタゲート（５５２； ８５２； １０５２）に接続されている。加えて、第４のＭＯＳトランジスタドレイン（５１２； ５３２； ８１２； ８３２； １０１２； １０３２）は、第５のＭＯＳトランジスタドレイン（５１４； ５３４； ８１４； ８３４； １０１４； １０３４）に接続され得る。第４のＭＯＳトランジスタ（６０４； ６１４）、第５のＭＯＳトランジスタ（６０６； ６１６）、および第６のＭＯＳトランジスタ（６１０； ６２４）は、フィンＦＥＴであり得る。
【００５９】
[0069]いくつかの例では、第１のＭＯＳトランジスタゲート（５４８； ８４８； １０４８）、第２のＭＯＳトランジスタゲート（５５２； ８５２； １０５２）、第４のＭＯＳトランジスタゲート（５４８； ８４８； １０４８）、および第５のＭＯＳトランジスタゲート（５５２； ８５２； １０５２）は、共に接続されている。加えて、いくつかの例では、第１のＭＯＳトランジスタドレイン（５１２； ５３２； ８１２； ８３２； １０１２； １０３２）、第２のＭＯＳトランジスタドレイン（５１４； ５３４）、第４のＭＯＳトランジスタドレイン（５１２； ５３２； ８１２； ８３２； １０１２； １０３２）、および第５のＭＯＳトランジスタドレイン（５１４； ５３４； ８１４； ８３４； １０１４； １０３４）は、共に接続されている。加えて、いくつかの例では、第３のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）および第６のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、同じゲートインターコネクトから形成される。
【００６０】
[0070]いくつかの例では、第１のＭＯＳトランジスタ（６０４； ６１４）、第２のＭＯＳトランジスタ（６０６； ６１６）、および第３のＭＯＳトランジスタ（６１０； ６２４）は、ｐＭＯＳトランジスタ（６０４； ６０６； ６１０）またはｎＭＯＳトランジスタ（６１４； ６１６； ６２４）のうちの１つである。加えて、いくつかの例では、第１の電圧ソース、例えば、Ｖｄｄは、第２の電圧ソース、例えば、Ｖｓｓよりも大きい電圧を有し得る。
【００６１】
[0071]図１１は、ＭＯＳデバイスの例示的な方法のフローチャート１１００である。ブロック１１０２では、第１のＭＯＳトランジスタを通じて第１の信号を伝搬する。このＭＯＳトランジスタは、第１のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）、第１のＭＯＳトランジスタドレイン（５１２； ５３２； ８１２； ８３２； １０１２； １０３２）、および第１のＭＯＳトランジスタゲート（５４８； ８４８； １０４８）を有し得る。
【００６２】
[0072]ブロック１１０４では、第２のＭＯＳトランジスタを通じて第２の信号を伝搬する。第２のＭＯＳトランジスタは、第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）、第２のＭＯＳトランジスタドレイン（５１４； ５３４； ８１４； ８３４； １０１４； １０３４）、および第２のＭＯＳトランジスタゲート（５５２； ８５２； １０５２）を有し得る。第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）および第１のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）は、第１の電圧ソース（５１０； ６２０； ８２０； １０２０）に結合され得る。
【００６３】
[0073]ブロック１１０６では、第３のＭＯＳトランジスタソース（５０４／５０６； ５２４／５２６； ８０４／８０６； ８２４／８２６； １００４／１０２６； １０２４／１０２６）と、第３のＭＯＳトランジスタドレイン（５０６／５０４； ５２６／５２４； ８０６／８０４； ８２６／８２６； １００６／１００４； １０２６／１０２４）と、第３のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）とを有する第３のＭＯＳトランジスタ（６１０； ６２４）を浮遊状態にする。第３のＭＯＳトランジスタソース（５０４／５０６； ５２４／５２６； ８０４／８０６； ８２４／８２６； １００４／１０２６； １０２４／１０２６）は、第１のＭＯＳトランジスタソース（５０４； ５２４、 ８０４、 ８２４、 １００４、 １０２４）に結合され得る。第３のＭＯＳトランジスタドレイン（５０６／５０４； ５２６／５２４； ８０６／８０４； ８２６／８２６； １００６／１００４； １０２６／１０２４）は、第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）に結合され得る。第３のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、浮遊状態であり得る。第３のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）と、第３のＭＯＳトランジスタソース（５０４／５０６； ５２４／５２６； ８０４／８０６； ８２４／８２６； １００４／１０２６； １０２４／１０２６）との間に位置し得る。
【００６４】
[0074]ブロック１１０８では、第４のＭＯＳトランジスタを通じて第３の信号を伝搬する。このＭＯＳトランジスタは、第４のＭＯＳトランジスタソース（５０４、５２４、８０４、８２４、１００４、１０２４）、第４のＭＯＳトランジスタドレイン（５１２； ５３２； ８１２； ８３２； １０１２； １０３２）、および第４のＭＯＳトランジスタゲート（５４８； ８４８； １０４８）を有し得る。
【００６５】
[0075]ブロック１１１０では、第５のＭＯＳトランジスタを通じて第４の信号を伝搬する。第５のＭＯＳトランジスタは、第５のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）、第５のＭＯＳトランジスタドレイン（５１４； ５３４； ８１４； ８３４； １０１４； １０３４）、および第５のＭＯＳトランジスタゲート（５５２； ８５２； １０５２）を有し得る。第５のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）および第４のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）は、第４の電圧ソース（５１０； ６２０； ８２０； １０２０）に結合され得る。
【００６６】
[0076]ブロック１１０６では、第６のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）と、第６のＭＯＳトランジスタドレイン（５０６； ５２６； ８０６； ８２６； １００６； １０２６）と、第６のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）とを有する第６のＭＯＳトランジスタ（６１０； ６２４）を浮遊状態にする。第６のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）は、第４のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）に結合され得る。第６のＭＯＳトランジスタドレイン（５０６； ５２６； ８０６； ８２６； １００６； １０２６）は、第５のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）に結合され得る。第６のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、浮遊状態であり得る。第６のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、第５のＭＯＳトランジスタドレイン（５０６； ５２６； ８０６； ８２６； １００６； １０２６）と、第６のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）との間に位置し得る。
【００６７】
[0077]いくつかの例は、第１のＭＯＳトランジスタを通じて第１の信号を伝搬するための手段を含み得る。このＭＯＳトランジスタは、第１のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）、第１のＭＯＳトランジスタドレイン（５１２； ５３２； ８１２； ８３２； １０１２； １０３２）、および第１のＭＯＳトランジスタゲート（５４８； ８４８； １０４８）を有し得る。いくつかの例では、第１のＭＯＳトランジスタを通じて第１の信号を伝搬するための手段は、第１のＭＯＳトランジスタ自体であり得る。
【００６８】
[0078]加えて、いくつかの例は、第２のＭＯＳトランジスタを通じて第２の信号を伝搬するための手段を含み得る。第２のＭＯＳトランジスタは、第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）、第２のＭＯＳトランジスタドレイン（５１４； ５３４； ８１４； ８３４； １０１４； １０３４）、および第２のＭＯＳトランジスタゲート（５５２； ８５２； １０５２）を有し得る。第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）および第１のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）は、第１の電圧ソース（５１０； ６２０； ８２０； １０２０）に結合され得る。いくつかの例では、第２のＭＯＳトランジスタを通じて第２の信号を伝搬するための手段は、第２のＭＯＳトランジスタ自体であり得る。
【００６９】
[0079]ＭＯＳデバイスは、第３のＭＯＳトランジスタソース（５０４／５０６； ５２４／５２６； ８０４／８０６； ８２４／８２６； １００４／１００６； １０２４／１０２６）と、第３のＭＯＳトランジスタドレイン（５０６／５０４； ５２６／５２４； ８０６／８０４； ８２６／８２４； １００６／１００４； １０２６／１０２４）と、第３のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）とを有する第３のＭＯＳトランジスタ（６１０、６２４）をさらに含み得る。第３のＭＯＳトランジスタソース（５０４／５０６； ５２４／５２６； ８０４／８０６； ８２４／８２６； １００４／１００６； １０２４／１０２６）は、第１のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）に結合され得る。第３のＭＯＳトランジスタドレイン（５０６／５０４； ５２６／５２４； ８０６／８０４； ８２６／８２４； １００６／１００４； １０２６／１０２４）は、第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）に結合され得る。第３のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、浮遊状態であり得る。第３のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）と、第３のＭＯＳトランジスタソース（５０４／５０６； ５２４／５２６； ８０４／８０６； ８２４／８２６； １００４／１００６； １０２４／１０２６）との間に位置し得る。
【００７０】
[0080]加えて、いくつかの例は、第４のＭＯＳトランジスタを通じて第３の信号を伝搬するための手段を含み得る。このＭＯＳトランジスタは、第４のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）、第４のＭＯＳトランジスタドレイン（５１２； ５３２； ８１２； ８３２； １０１２； １０３２）、および第４のＭＯＳトランジスタゲート（５４８； ８４８； １０４８）を有し得る。いくつかの例では、第４のＭＯＳトランジスタを通じて第３の信号を伝搬するための手段は、第４のＭＯＳトランジスタ自体であり得る。
【００７１】
[0081]加えて、いくつかの例は、第５のＭＯＳトランジスタを通じて第４の信号を伝搬するための手段を含み得る。第５のＭＯＳトランジスタは、第５のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）、第５のＭＯＳトランジスタドレイン（５１４； ５３４； ８１４； ８３４； １０１４； １０３４）、および第５のＭＯＳトランジスタゲート（５５２； ８５２； １０５２）を有し得る。第５のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）および第４のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）は、第４の電圧ソース（５１０； ６２０； ８２０； １０２０）に結合され得る。いくつかの例では、第５のＭＯＳトランジスタを通じて第４の信号を伝搬するための手段は、第５のＭＯＳトランジスタ自体であり得る。
【００７２】
[0082]ＭＯＳデバイスは、第６のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）と、第６のＭＯＳトランジスタドレイン（５０６； ５２６； ８０６； ８２６； １００６； １０２６）と、第６のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）とを有する第６のＭＯＳトランジスタ（６１０； ６２４）をさらに含み得る。第６のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）は、第１のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）に結合され得る。第６のＭＯＳトランジスタドレイン（５０６； ５２６； ８０６； ８２６； １００６； １０２６）は、第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）に結合され得る。第６のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、浮遊状態であり得る。第６のＭＯＳトランジスタゲート（５５０； ８５０； １０５０）は、第２のＭＯＳトランジスタソース（５０６； ５２６； ８０６； ８２６； １００６； １０２６）と、第６のＭＯＳトランジスタソース（５０４； ５２４； ８０４； ８２４； １００４； １０２４）との間に位置し得る。
【００７３】
[0083]先に提供されたように、例示的なマルチプル分割電力レールスタンダードセルライブラリアーキテクチャ（multiple split power rail standard cell library architectures）が提供される。いくつかの例では、マルチプル分割電力レールスタンダードセルライブラリアーキテクチャは、共用電力レールが利用可能でないときに利用され得る。
【００７４】
[0084]他の例では、マルチプル分割電力レールスタンダードセルライブラリアーキテクチャは、共用電力レールが利用可能であるときに利用され得る。いくつかの例では、マルチプル分割電力レールスタンダードセルライブラリアーキテクチャは、ＩＲドロップ／ＥＭ要件をサポートするのに不十分である幅において、共用電力レールが利用可能であるときに利用され得る。
【００７５】
[0085]開示されたプロセスにおけるステップの特定の順序または階層は、例示的なアプローチの例示であることが理解される。設計の選択に基づいて、プロセスにおけるステップの特定の順序または階層は、再構成され得ることが理解される。さらに、いくつかのステップは、組み合わされ得るか、または省略され得る。添付の方法の請求項は、様々なステップの要素をサンプルの順序で提示したものであり、提示された特定の順序または階層に限定されるようには意図されない。
【００７６】
[0086]先の説明は、いかなる当業者であっても、ここで説明された様々な態様の実現を可能にするように提供される。これらの態様への様々な修正は、当業者には容易に明らかとなり、ここに定義された一般原理は、他の態様に適用され得る。したがって、特許請求の範囲は、ここに示された態様に限定されるようには意図されず、特許請求の範囲の文言と一致する全範囲が与えられるものとし、ここで、単数形の要素への参照は、別途明記されていない限り、「１つ、および１つのみ」を意味するようには意図されず、「１つまたは複数」を意味するように意図される。「例示的（exemplary）」という用語は、ここで「例、事例、または例示を提供する」という意味で使用される。「例示的」であるとしてここで説明された任意の態様は、必ずしも他の態様よりも好ましいまたは有利であるようには解釈されるべきでない。別段に明記されていない限り、「いくつかの（some）」という用語は、１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはこれらの任意の組合せ」のような組合せは、Ａ、Ｂ、および／またはＣの任意の組合せを含み、複数のＡ、複数のＢ、または複数のＣを含み得る。具体的には、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはこれらの任意の組合せ」のような組合せは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであり得、ここで、任意のこのような組合せは、Ａ、Ｂ、またはＣの１つまたは複数のメンバを含み得る。「接続されている（connected）」という用語は、「直接的に接続されている」ことを意味する。「結合された（coupled）」という用語は、他の要素を通じて「間接的に接続されている」または「接続されている」ことを意味する。当業者に知られているか、または後に知られることとなる、本開示全体を通して説明された様々な態様の要素に対する全ての構造的および機能的な同等物は、参照によってここに明確に組み込まれ、特許請求の範囲によって包含されるように意図される。さらに、ここで開示されたものはいずれも、そのような開示が特許請求の範囲において明記されているかどうかにかかわらず、公衆に放棄されるようには意図されない。いずれの請求項の要素も、その要素が「〜のための手段（means for）」という表現を使用して明確に記載されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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