(57)【要約】  任意の端子への信号の印加に基づいて、安定した動作を提供するように構成されたメモリスタデバイス及び動的補正モジュールの組み合わせから形成された自己組織化論理ゲートである。本発明のＳＯＬＧは、任意の端子から信号を受信することができ、且つ任意の他の端子からの信号の欠如を要求しない。端子信号は、重畳することができ、ゲートは、平衡が存在する場合には平衡を見つける。
2018530842.tif 000002
【特許請求の範囲】
【請求項１】
任意の端子への信号の印加に基づいて、安定した動作を提供するように構成されたメモリスタデバイス及び動的補正モジュールの組み合わせを含む自己組織化論理ゲート。
【請求項２】
前記メモリスタデバイスが、前記メモリスタ動作を提供するトランジスタベースの回路を含む、請求項１に記載の自己組織化ゲート。
【請求項３】
前記メモリスタデバイスが、メモリスタを含む、請求項１に記載の自己組織化ゲート。
【請求項４】
前記自己組織化論理ゲートが、複数の入力部を含み、前記動的補正モジュールが、前記複数の入力部の少なくとも１つへの信号がない状態で、前記出力部への信号の印加に基づいて、安定した動作を提供するように構成される、請求項１に記載の自己組織化ゲート。
【請求項５】
前記動的補正モジュールが、抵抗器、非線形コンダクタ、及び複数のメモリスタデバイスを含む、請求項１に記載の自己組織化ゲート。
【請求項６】
前記非線形コンダクタが、コンダクタンスＧ（ｖ）＝−（ｖ−ｃ）（ｖ＋ｃ）を有する、請求項５に記載の自己組織化ゲート。
【請求項７】
前記複数のメモリスタデバイスが、２つの同一メモリスタデバイスを含む、請求項５に記載の自己組織化ゲート。
【請求項８】
前記メモリスタデバイスが、相異なる極性を有し、それぞれが、線形駆動関数を備えた電圧駆動型電圧ジェネレータに接続される、請求項７に記載の自己組織化ゲート。
【請求項９】
前記抵抗Ｒ、非線形コンダクタ、及び複数のメモリスタデバイスＭのそれぞれが、線形駆動関数Ｌ１、Ｌ２、Ｌ３、Ｌ４を備えた電圧駆動型電圧ジェネレータに接続される、請求項５に記載の自己組織化ゲート。
【請求項１０】
前記線形駆動関数が、次の関係を満たすように選択され、
【表１】
2018530842.tif 000231
この表で、電圧ｃが印加され、且つ前記メモリスタがＲｏｎに切り替えられた場合に、ｉｅ＝ｃ／Ｒｏｎが、前記メモリスタデバイスに流れる電流である、請求項９に記載の自己
組織化ゲート。
【請求項１１】
請求項４に記載の複数の自己組織化論理ゲートを含む自己組織化回路であって、前記電流が、論理ゲート端子における電位を上昇又は低下させ得る動的補正信号として用いられるように、前記自己組織化回路における論理ゲート間の接続が構成される自己組織化回路。
【請求項１２】
ｍ個の入力部及びｎ個の出力部を有する自己組織化論理ゲートであって、前記自己組織化ゲートが、入力及び出力端子と各入力及び出力端子用の動的補正モジュールとの間に接続された複数のメモリスタデバイスを含み、前記動的補正モジュールが、前記ｎ個の出力部における所定の信号に応じて、前記ｍ個の入力部において一貫した値を生成する論理構成を含む安定論理構成の方へ論理ゲートの不安定条件を駆動するために電圧補正を適用し、逆も同様である自己組織化論理ゲート。
【請求項１３】
前記動的補正モジュールが、前記ｍ個の入力部及びｎ個の出力部におけるレベルにのみ依存する電圧を生成する電圧制御型電圧ジェネレータを含む、請求項１２に記載の自己組織化ゲート。
【請求項１４】
ｍ＝２及びｎ＝１に対して、
ｖＶＣＶＧ＝ａ１ｖ１＋ａ２ｖ２＋ａ０ｖ０＋ｄｃ
であり、この式でｖ１及びｖ２が、前記入力端子における電圧であり、ｖ０が、前記出力端子における電圧であり、ａ１、ａ２、ａ０及びｄｃが、特徴、即ち前記特徴が満たされた場合に安定平衡条件を生成し、且つそうでなければ前記特徴の方へ駆動する電流フローを生成する制約下で、ＡＮＤ、ＯＲ又はＸＯＲの１つにおける特徴を満たすように決定される、請求項１３に記載の自己組織化ゲート。
【請求項１５】
前記特徴が、以下のパラメータと一致し、
【表２】
2018530842.tif 000232
この表で、ＬＭ１、ＬＭ２、ＬＭ３、ＬＭ４が、線形発生関数を含み、ＬＲが、許容可能なゲート構成に対して、前記補正モジュールから所定の強度の電流を供給する補償抵抗を含む、請求項１４に記載の自己組織化ゲート。
【請求項１６】
請求項１２に記載の複数の自己組織化論理ゲートを含む自己組織化回路であって、各自己組織化ゲートの安定した論理構成が、任意の入力部又は出力部から流れる電流を含まない自己組織化回路。
【請求項１７】
前記安定した論理構成の外側で、各端子からの電流フローが、ｖｃ／Ｒｏｎに達し得る端子が存在し、ｖｃが、基準使用電圧であり、Ｒｏｎが、前記メモリスタデバイスの最小抵抗であり、誤差補正モジュールからの電流が、前記回路を安定構成へ駆動する、請求項１６に記載の自己組織化回路。
【請求項１８】
前記複数のゲートが、正確な論理構成を個別ゲートに満たさせるフィードバックを誘発する、請求項１６に記載の自己組織化回路。
【請求項１９】
印加された信号を有しない回路端子に接続する電圧制御型差動電流ジェネレータを更に含む、請求項１６に記載の自己組織化回路。
【請求項２０】
請求項１２に記載の自己組織化論理ゲートの回路を用いて複雑な問題を解く方法であって、出力を得るために論理ゲートの入力部に信号を印加する複数の標準論理演算を実行すること、及び入力を得るために前記論理ゲート出力部に信号を印加する複数の反転論理演
算を実行することを含む方法。
【請求項２１】
前記論理ゲートをモデル化する、コードによって実行される仮想回路シミュレーション実行において実行される、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１５年７月１３日に出願された先行する米国仮出願第６２／１９１，７０７号明細書からの、米国特許法第１１９条及び全ての準拠法、制定法及び条約下の優先権を主張する。
【０００２】
本発明の分野は、デジタル回路及びアーキテクチャ、混合アナログ／デジタル回路及びアーキテクチャ、並びにニューロモーフィック回路及びアーキテクチャを含む。実際的な用途は、コンピュータビジョン、人工知能、ＶＬＳＩツールなどの大規模シミュレーション、及び暗号化の例を含む、費用の掛かる近似に依存することが多い複雑な問題を伴う多くの分野を含む。
【背景技術】
【０００３】
長年、研究者は、ＮＰ完全及びＮＰ困難問題を含むＮＰ問題と名付けられるものを効率的に解決可能なコンピュータシステムを設計しようと試みてきた。ＮＰ困難問題は、大きな入力サイズに対して、合理的な時間量内で解決不能な問題である。しかしながら、近似解に達することは時には可能である。それらは、小さな入力サイズに対しては容易に解決できるが、しかしそれらは、より多くの変数が追加されると共に指数関数的に増大し、それらを現代のコンピュータには解決不能にする。その結果、多くの複雑な問題は、部分的に又は近似を用いて解決され、最終的な解は、計算上高価であり、不正確である。かかる問題を解決できる、本発明者らに知られているデジタルシステムは、相変わらず存在せず、従ってかかる問題は、高価な近似及び発見的方法を介して実際には扱われる。
【０００４】
標準ＣＭＯＳ技術は、初期入力ビットを与えられたとすると解ビットを出力できるだけなので、限界がある。結果として、標準論理ゲートで構成されたかかる回路は、単に連続して動作するだけである。
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の実施形態は、自己組織化論理ゲート、自己組織化論理ゲートのセット、及び自己組織化回路を含む。好ましい実施形態は、従来の論理チップのように前方論理（入力から出力へ）を提供する、且つまた反転論理（出力から入力へ）を提供するメムコンピューティングアーキテクチャである。好ましい方法は、前方及び反転論理を同時に用いて複雑な問題を解く。我々は、前方及び反転論理の同時実施形態を自己組織化（ＳＯ）論理と呼ぶ。ＳＯ論理の使用は、ＮＰ問題の解決を加速する。前方論理で解かれる場合に、入力長さに依存して（空間、時間及びエネルギにおける）指数関数的に増大する資源を要求するＮＰ問題は、ＳＯ論理で解かれる場合には、単に多項式的な資源だけで解くことができる。これは、ブール回路を介したＮＰ問題の定義の直接の結果である。
【０００６】
本発明の好ましい実施形態はまた、自己組織化論理ゲート及び回路エミュレータを提供する。エミュレータは、自己組織化論理ゲート及び回路をマシンにエミュレートさせるコードの形にすることができる。エミュレータは、従来の論理チップのように前方論理（入力から出力へ）を提供する、且つまた反転論理（出力から入力へ）を提供するメムコンピューティングアーキテクチャをエミュレートする。エミュレータは、ＳＯ論理を用いて、複雑な問題を解くことができる。ＳＯ論理の使用は、ＮＰ問題の解決を加速する。前方論理で解かれる場合に、入力長さに依存して指数関数的に増大する資源を要求するＮＰ問題
は、ＳＯ論理で解かれる場合には、単に多項式的な資源だけで解くことができる。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）及び１（ｂ）は、汎用メムコンピューティングマシン（ＵＭＭ）のテスト及び解モードをそれぞれ示す概略図である。
【図２】図２は、デジタルメムコンピューティングマシン（ＤＭＭ）用の複雑性クラスのオイラー図である。
【図３Ａ】図３Ａ（先行技術）は、ｍ個の入力部及びｎ−ｍ個の出力部を備えた標準ｎ端子論理ゲートの図である。
【図３Ｂ】図３Ｂは、入力又は出力として任意の端子を同時に使用できる本発明の自己組織化ｎ端子論理ゲート（ＳＯＬＧ）の図である。
【図４】図４（ａ）−４（ｃ）は、本発明のＳＯＬＧ  ＡＮＤ（ＳＯ−ＡＮＤ）ゲートの安定構成、ＳＯ−ＡＮＤゲート、及びＳＯ−ＡＮＤゲートの不安定構成をそれぞれ示す。
【図５】図５は、ＳＯ−ＡＮＤゲートのネットワークによって形成された自己組織化論理回路（ＳＯＬＣ）の図である。
【図６Ａ】図６Ａは、本発明の汎用ＳＯＬＧを示す。
【図６Ｂ】図６Ｂは、汎用ＳＯＬＧの動的補正モジュールを示す。
【図７】図７（Ａ）及び７（Ｂ）は、安定性をもたらすために、図５のＳＯＬＣにおいて用いられる電圧制御型差動電流ジェネレータを示す。
【図８】図８は、加算器ＳＯＬＣ回路動作における、図７（Ａ）及び７（Ｂ）の電圧制御型差動電流ジェネレータの使用を示す。
【図９】図９は、θ~r(y)の例を示す。
【図１０】図１０は、安定性グラフのプロットである。
【図１１】図１１は、６ビットの因数分解問題を解くための２ビット及び３ビット加算器を含む例示的なＳＯＬＣ回路である。
【図１２】図１２は、３数３ビットサブ集合和問題を解くための例示的な好ましいＳＯＬＣ回路である。
【図１３】図１３（ａ）−１３（ｄ）は、メモリスタ、各端子における動的補正モジュール、必要とされるエラーＳＯ−ＮＯＴゲート、及び補正論理で形成されたＳＯ  ＡＮＤ及びＯＲゲートをそれぞれ示す。
【図１４Ａ】図１４Ａは、図１３（ａ）〜１３（ｄ）のＳＯＬＧから形成された例示的なＳＯＬＣを示す。
【図１４Ｂ】図１４Ｂ−１４Ｃは、ＳＯＬＣの前方モード及び反転モードをそれぞれ示す。
【図１４Ｃ】図１４Ｂ−１４Ｃは、ＳＯＬＣの前方モード及び反転モードをそれぞれ示す。
【図１５】図１５は、必要精度で２つの仮数の商を１計算ステップで決定できる例示的なＳＯＬＣを示す。
【発明を実施するための形態】
【０００８】
本発明の実施形態は、自己組織化論理ゲート（ＳＯＬＧ）である。ＳＯＬＧは、任意の端子への信号の印加時に安定した動作を提供するように構成されたメモリスタデバイス及び動的補正モジュールの組み合わせを含む。本発明のＳＯＬＧは、任意の端子から信号を受信でき、且つどんな他の端子における信号の欠如も要求しない。平衡が存在する場合に、端子信号は、重畳することができ、ゲートは、平衡（どの端子からの電流フローもない）を見つける。
【０００９】
本明細書で用いられているように、メモリスタデバイスは、メモリスタ又はメモリスタ動作を提供するトランジスタベースの回路を含む。［Ｌ．Ｃｈｕａ，Ｓ．Ｍ．Ｋａｎｇ，
ｍｅｍｒｉｓｔｉｖｅｄｅｖｉｃｅｓ  ａｎｄ  ｓｙｓｔｅｍｓ，Ｐｒｏｃ．ｏｆ  ｔｈｅ  ＩＥＥＥ，ｖｏｌ．６４，ｉｓ．２，ｐｇ．２０９（１９７６）］。好ましい実施形態は、従来の半導体製造技術で製造された物理的回路を含む。追加の好ましい実施形態は、ＳＯＬＧ及びＳＯＬＧからの回路をモデル化するためにコードによってエミュレートされる仮想回路を含む。従って、当該技術分野の当業者は、本発明の仮想回路実施形態が、コンピュータプログラムプロダクトの形での実施に十分適応できることを理解されよう。従って、本発明の実施形態が、非一時的なコンピュータ可読媒体上に格納されたコンピュータ実行可能命令であって、実行された場合に、本発明による方法をコンピュータに着手させるコンピュータ実行可能命令を含むコンピュータプログラムプロダクト、又はかかる方法を実行するように構成されたコンピュータを含んでもよいことが理解されよう。実行可能命令は、機械可読フォーマットにコンパイルされたコンピュータプログラム言語命令を含んでもよい。非一時的なコンピュータ可読媒体は、例として、データを格納するのに役立つ磁気、光学、信号ベース及び／又は回路媒体を含んでもよい。命令は、ネットワークコンピュータから完全に又は部分的にダウンロードされてもよい。また、本明細書で用いられているように「コンピュータ」という用語が、記録された命令を読み出して実行できる任意のマシンを広範囲に指すように意図されることが理解されよう。また、本発明の方法の結果が、（例えばテキスト、グラフィックス、チャート、コード等として）１つ又は複数のモニタ又はディスプレイに表示され、適切な媒体上に印刷され、適切なメモリ又は記憶装置に格納されてもよい等が理解されよう。
【００１０】
本発明の実施形態は、自己組織化論理ゲート及び回路である。好ましい実施形態は、従来の論理チップのような前方論理（入力から出力へ）を提供する、且つまた反転（出力から入力へ）論理を提供するメムコンピューティングアーキテクチャである。ＳＯ論理の使用は、ＮＰ問題の解決を加速する。前方論理で解決される場合に、入力長さに依存して指数関数的に増大する資源を要求するＮＰ問題は、ＳＯ論理で解決される場合に、多項式的な資源だけで解決することができる。これは、ブール回路を介したＮＰ問題の定義の直接的結果である。
【００１１】
我々は、新しいクラスの非チューリングマシン（我々は、それらを汎用メムコンピューティングマシン（ＵＭＭ）と命名した）が、非決定性チューリングマシンと同じ計算能力を有し、且つかかるものとして、それらが、多項式的な資源を用いてＮＰ完全／困難問題を解決できることを最近示した。Ｆ．Ｌ．Ｔｒａｖｅｒｓａ  ａｎｄ  Ｍ．Ｄｉ  Ｖｅｎｔｒａ，“Ｕｎｉｖｅｒｓａｌ  ｍｅｍｃｏｍｐｕｔｉｎｇ  ｍａｃｈｉｎｅｓ，”ＩＥＥＥ  Ｔｒａｎｓ．Ｎｅｕｒａｌ  Ｎｅｔｗ．Ｌｅａｒｎ．Ｓｙｓｔ．ｖｏｌ．２６  ｉｓ．１１  ｐｇ．２７０２（２０１５）を参照されたい。ＵＭＭは、相互作用するメムプロセッサから構成されたマシンであり、メムプロセッサは、同じ物理的位置で情報を処理し且つ格納するためにメモリを用いる要素ユニットである。それらの計算能力は、それらの固有の並列性−（個別のメムプロセッサではなく）マシンの集団状態が計算する点において−及びそれらの情報オーバーヘッド（即ち、必ずしもマシンによって格納されるのではなく、マシンに埋め込まれタイプの情報）に依存する。
【００１２】
好ましい実施形態は、自己組織化論理ゲート（ＳＯＬＧ）を提供する。好ましい実施形態は、論理ゲートの完全なセットを提供する。本発明の好ましいＳＯＬＧは、メモリスタ及び標準トランジスタを含み、他のものは、メモリスタ動作を提供することによってメモリスタデバイスを形成するトランジスタ回路を含む。本発明のＳＯＬＧは、メモリスタ、メモリスタのエミュレータ、及びメモリスタ動作を提供するように構成された標準トランジスタを含む。本発明のゲートは、入力ビットの解決によって、通常の論理ゲートとして機能することができるが、しかし重要なことに、本発明のゲートはまた、出力ビットを固定すること、及びその出力を生じさせる入力ビットを見つけることによって、可逆的に働くことができる。本発明のゲートは、最終解へとそれ自体を自己組織化する。本発明の自
己組織化論理回路は、標準論理回路が実行できない多くの操作を可能にするためにＳＯＬＧを用いる。この理論によって縛られず、且つその理論は、本ゲート及び回路の基本的な発明的性質に不必要であるが、本発明者らは、本自己組織化論理ゲート及び回路が、技術エレクトロニクスの状態の全ての形態において用いられる標準論理ゲート及び回路からの基本的な概念的出発を表すと信じる。
【００１３】
本発明は、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＯＴ、ＮＯＲ  ＮＡＮＤ、及び入力を変更し出力を得ることによって標準ゲートとして働くことができる任意の他のゲートなどの全ての論理ゲートを提供する。しかしながら、本発明のゲートはまた、逆動作を提供し、出力を変更してその出力を生成する入力を得る操作を可能にする。
【００１４】
ｍ個の入力部及びｎ−ｍ個の出力部を備えた標準ｎ端子の論理ゲートは、入力端子が信号を受け取り、ゲートが、入力を処理して計算の出力を出力端子に送信するパラダイムに従う。本発明の自己組織化論理ゲートは、入力及び出力端子として同時に任意の端子を用いることができる。即ち、信号は、任意の端子において同時に入り且つ出ることができ、入力及び出力信号の重畳に帰着する。ゲートは、ゲートの論理関係を満たすことを目指した幾つかの規則に従い、着信成分に依存して信号の発信成分を動的に変更する。
【００１５】
好ましいＳＯＬＧは、安定構成、即ち（論理ＡＮＤ又はＯＲ関係などの）必要とされる論理関係を満たす、端子における信号の構成、且つ信号が経時的に一定のままである構成か、又は不安定構成、即ち端子における信号が、どんな従来の論理関係も満たさず、従ってＳＯＬＧが、安定構成を最終的に得るために、信号の発信成分を駆動する構成のどちらかを有することができる。
【００１６】
好ましい実施形態はまた、自己組織化論理回路（ＳＯＬＣ）を提供する。一群のＳＯＬＧは、好ましいＳＯＬＣを提供するために組み合わされる。自己組織化論理回路の例は、自己組織化のＡＮＤゲートのネットワークによって形成される。外部入力は、要求される計算タスクと関係する幾つかのノードに送信される。自己組織化回路は、論理命題を満たす安定構成を見つけることによって、それ自体を組織化し、次に解は、出力ノードにおいて読み出される。ＳＯＬＧの各ノードにおいて、外部入力信号が送信され得、出力は、ＳＯＬＣの他のノードにおいて読み出すことができる。回路の接続は、回路によって要求される特定の計算タスクと関連付けられる。接続及び用いられる特定の論理ゲートのトポロジは、必ずしもユニークでなく、標準ブール論理回路理論から導き出すことができる。
【００１７】
ＳＯＬＣは、メムコンピューティングマシンと呼ばれる非チューリングマシンのサブクラスとして見ることができる［Ｆ．Ｌ．Ｔｒａｖｅｒｓａ，Ｍ．Ｄｉ  Ｖｅｎｔｒａ，Ｕｎｉｖｅｒｓａｌ  Ｍｅｍｃｏｍｐｕｔｉｎｇ  Ｍａｃｈｉｎｅｓ，ＩＥＥＥ  Ｔｒａｎｓ．Ｎｅｕｒ．Ｎｅｔｓ．＆  Ｌｅａｒｎ．Ｓｙｓ．ｖｏｌ．２６  ｉｓ．１１  ｐｇ．２７０２（２０１５）ＤＯＩ：１０．１１０９／ＴＮＮＬＳ．２０１５．２３９１１８２］。しかしながら、設計目的から、ＳＯＬＧ及びＳＯＬＣは、動的システムと見ることができる［Ｌ．Ｐｅｒｋｏ，Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｅｑｕａｔｉｏｎｓ  ａｎｄ  Ｄｙｎａｍｉｃａｌ  Ｓｙｓｔｅｍｓ，Ｓｐｒｉｎｇｅｒ］。この観点は、どんな電子回路も動的システムによって説明できるので、より有用であり、従って適切に動作するために動的システムによって要求される特性は、電子回路に直接影響する。
【００１８】
この点で、ＳＯＬＣは、次のように数学的に定義することができる。解決されるべき問題Ｐが与えられ、且つブール回路Ｂにマッピングされたとすると、ＳＯＬＣは、Ｂによって定義されたトポロジを備えたＳＯＬＧのネットワークである。ＳＯＬＣの力学は、Ｐの解に関連する平衡点を有する動的システムによって説明される。ひとたびＳＯＬＣが、入力信号を提供されると、初期状態が、平衡点の引力圏に属する場合に、システムは、指数
関数的に高速に平衡点に収束し、次に問題の解が読み出され得る。
【００１９】
好ましい実施形態におけるＳＯＬＧは、メモリスタデバイス又はそれらのエミュレーション及び標準トランジスタの組み合わせから形成される。例は、自己組織化ＡＮＤ、ＯＲ、ＸＯＲ及びＮＯＴゲートを含む。論理０及び１は、ＳＯＬＧの端子において電位にコード化される。例えば、我々は、電圧ｃを備えた端子が、論理１をコード化し、電圧−ｖｃを備えた端子が、論理０をコード化するように、基準電圧ｖｃを選択することができる。自己組織化ＡＮＤ及びＯＲゲートは、メモリスタを用いて実現することができる。メモリスタ自体は、標準ＣＭＯＳ技術を用いてエミュレートするか、又は幾つかの方法で直接構築することができる。自己組織化ゲートは、各端子において特定の動的補正モジュールを追加することによって完成される。動的補正モジュールは、抵抗Ｒ、非線形コンダクタンスＧ（ｖ）＝−（ｖ−ｖｃ）（ｖ＋ｖｃ）、及び相異なる極性を備えた２つの同一メモリスタＭによって形成される。
【００２０】
自己組織化ＮＯＴは、ｖ１＝−ｖ２及びｉ１＝−ｉ２を満たさなければならない２ポート電子装置である。これは、標準マイクロ電子コンポーネントを用いて、幾つかの方法で達成することができる。ＳＯ  ＮＯＴは、メモリスタを含むか又は含まないことができる。１つの形態は、論理１によって供給される出力端子を備えたＳＯ  ＸＯＲゲートである。
【００２１】
ＳＯＬＧは、ブール代数の完全な基底系を形成し、従ってどんなブール関数も、自己組織化ＡＮＤ、ＯＲ及びＮＯＴ並びに任意の他のゲートの組み合わせとして表現することができる。本発明の自己組織化論理ゲートは、通常のブール論理を用いて指数関数的な資源で解かれる計算問題と同様に標準計算問題を多項式的な資源（空間、時間及びエネルギ）で解くことができる。
【００２２】
論理ゲート間の接続は、動的補正信号として用いられる電流が、ノードにおける電位を上昇又は降下させ得るように構成されるべきである。
【００２３】
本発明の自己組織化論理ゲート及び回路の電力の別の例として、浮動小数点数の除算用の標準アルゴリズムは、２つの数の仮数を除算するために数ステップを必要とする。対照的に、本発明のＳＯＬＣを用いることによって、１計算ステップで、必要精度で２つの仮数の商を決定することが可能になる。その問題を明確に示すために、我々は、数ａ及びｂを除算したい。即ち、我々は、ｃ＝ａ／ｂであるような数ｃを見つけたい。ＳＯＬＣは、実際にｃｂ＝ａを実施することができる。有限数のビットを用いた２進表現におけるこの実装形態は、計算の精度のために追加のビットを要求する（計算の精度の徹底的な処理は、はっきり示すことができ、且つ当業者によって理解されるであろうが、しかし本論理回路の強力な利点を理解するためには必要ではない）。ブール論理において積を実行するために、我々は、通常通り論理ゲートから構成された２及び３ビット加算器ゲートを必要とする。これらの自己組織化論理ゲートの広範囲な数値シミュレーションは、それらが予想通りに動作することを示した。
【００２４】
ここで、本発明の好ましい実施形態を図面に関連して説明する。図面は、概略表現を含む場合があるが、それらは、当該技術分野の一般知識及び続く説明の点から見て、当業者によって理解されよう。特徴は、強調のために図面において誇張される場合があり、特徴は、一定の率で縮尺されていない場合がある。
【００２５】
同僚との我々の以前の仕事は、線形数のメムプロセッサを用い、１計算ステップで、サブ集合和問題のＮＰ完全バージョンを解くマシンを提供し、このマシンは、標準電子コンポーネントを用いて構成された。Ｆ．Ｌ．Ｔｒａｖｅｒｓａ，Ｃ．Ｒａｍｅｌｌａ，Ｆ．
Ｂｏｎａｎｉ，ａｎｄ  Ｍ．Ｄｉ  Ｖｅｎｔｒａ，“Ｍｅｍｃｏｍｐｕｔｉｎｇ  ＮＰ−ｃｏｍｐｌｅｔｅ  ｐｒｏｂｌｅｍｓ  ｉｎ  ｐｏｌｙｎｏｍｉａｌ  ｔｉｍｅ  ｕｓｉｎｇ  ｐｏｌｙｎｏｍｉａｌ  ｒｅｓｏｕｒｃｅｓ  ａｎｄ  ｃｏｌｌｅｃｔｉｖｅ  ｓｔａｔｅｓ，”Ｓｃｉｅｎｃｅ  Ａｄｖａｎｃｅｓ，ｖｏｌ．１，ｎｏ．６，ｐ．ｅ１５０００３１（２０１５）。
【００２６】
そのマシンは、完全にアナログであり、かかるものとして、ノイズ制御なしには、任意の数のメムプロセッサに容易にはスケールアップすることができない。本発明は、入力サイズと共に多項式的にのみ増大する資源を用いて、非常に複雑な問題を解くことができる、スケーラブルなマシンであるデジタルモードＵＭＭを提供する。これらは、ＤＭＭ（デジタルメムコンピューティングマシン）と呼ばれる。本デジタルＵＭＭの機能性及び実用性を示すために、本デジタルＵＭＭは、典型的な例、素因数分解、及び即ちサブ集合和問題のＮＰ困難バージョンに適用される。しかしながら、当業者は、ＤＭＭのはるかに広い適用可能性を理解されよう。
【００２７】
ＤＭＭを定義する前に、我々は、解くべき例示的な問題を定義する。当業者は、ＤＭＭがより広い用途を有することを理解されようが、しかし例示的な問題は、ＤＭＭの有用性及び動作を示すのに有用である。
【００２８】
コンパクトブール問題
定義ＩＩ．１  コンパクトブール問題は、ブール関数の有限システムとして書くことができるステートメント（必ずしも独立していない）の集まりである。形式的には、
【数１】
2018530842.tif 000003
をブール関数系とし、
【数２】
2018530842.tif 000004
とし、次にＣＢ問題は、
【数３】
2018530842.tif 000005
【数４】
2018530842.tif 000006
である解
【数５】
2018530842.tif 000007
を見つけることを必要とする。
【００２９】
この定義は、非決定性多項式（ＮＰ−）時間問題、線形代数問題及び他の多くものなど、コンピュータサイエンスにおける多くの重要な問題を包含する。特定の例示的な問題は、因数分解及びサブ集合和問題を含む。
【００３０】
直接及び逆プロトコル
我々は、かかる問題の解を見つける２つの方法（プロトコル）を更に定義する。最初の方法は、標準ブール回路を介してチューリングマシンパラダイム内で実行することができる。第２の方法は、ＤＭＭでのみ実行することができる。
【００３１】
定義ＩＩ．２
ＳＢ＝｛ｇ１，．．．ｇｋ｝をｋブール関数
【数６】
2018530842.tif 000008
の集合とし、ＳＣＦＳ＝｛ｓ１，．．．ｓｈ｝をｈ制御フローステートメントの集合とし、ＣＦを評価される関数ｇｊ∈ＳＢのシーケンス及び実行されるステートメントＳｊ∈ＳＣＦＳを指定する制御フローとする。次に、我々は、ｆ（ｙ）＝ｂであるように、初期入力として
【数７】
2018530842.tif 000009
を取り、且つ最終出力として
【数８】
2018530842.tif 000010
を与える制御フローＣＦのＣＢ問題を解くための直接プロトコル（ＤＰ）を定義する。
【００３２】
一般的に言って、ＤＰは、ＣＢ問題を解くためにチューリングマシンが実行するべき命令（プログラム）の順序集合である。たとえＤＰが、チューリングマシンを用いて所与のＣＢ問題の解を見つけるユニークな方法でなくても、全ての他の周知の戦略（それらが、恐らくより適していてさえも）が、チューリングマシンの計算的な複雑性クラスを変更するわけではない。この理由で、我々は、ここで、ＣＢ問題を解くための幾つかの一般的なチューリング実行可能戦略としてＤＰだけを検討する。
【００３３】
ブール関数は、一般に、可逆的ではなく、ＣＢ問題の解を見つけることは、ベクトル関数ｆのゼロを見つけることと等しくはない。何故なら、解は、
【数９】
2018530842.tif 000011
に属し、
【数１０】
2018530842.tif 000012
にも
【数１１】
2018530842.tif 000013
にも属さないからである。しかしながら、我々は、やはり、特定のマシンで実行できるＣＢ問題の解を見つける戦略を考えることができる。これは、マシンが、かかるＣＢ問題だけを解くために特に設計されなければならないことを意味する。以下で提示される具体例は、因数分解、及びサブ集合和問題のＮＰ困難バージョンを解く。次に、我々は、次のこ
とを定義する。
【００３４】
定義ＩＩ．３  逆プロトコル（ＩＰ）は、入力としてｂを受信できるマシンにブールシステムｆをコード化すること、及びｆ（ｙ）＝ｂの解であるｙを出力として逆に与えることによって、所与のＣＢ問題の解を見つけるものである。ＩＰは、専用マシンを用いたｆの「反転」と見なすことができる。
【００３５】
アルゴリズム的ブール問題
定義ＩＩ．４  アルゴリズム的ブール（ＡＢ）問題は、ブール関数及び適切な制御フローステートメントを用いて、制御フローにより数学的に形式化されたステートメントの集まりによって説明される問題である。
【００３６】
ＣＢ問題は、明らかにＡＢ問題のサブクラスである。しかしながら、ＡＢ問題が、ＣＢ問題に縮小できるかどうかをアプリオリに言うのは簡単ではない。例えば、条件が満たされる場合にのみ終了するループを含む制御フローは、ブール関数の有限システムｆに常に変換できるわけではない。更に、ＣＢ又はＡＢのいずれかとして定式化できる同じ問題は、それぞれの定式化において同じ複雑さは有しない可能性がある。例えば、ｆをユニークなブールシステムに変換ために、我々が、ｎＢブール関数及びｎＣ条件分岐（即ち、制御フローステートメントの特定の場合である「ｉｆ−ｔｈｅｎ」ステートメント）の評価を要求する制御フローＣＦを検討する場合に、我々は、ｆの次元と共に増加する資源を必要とする可能性があり、今度はｆの次元が、ｎＣと共に増加する。資源と言う用語によって、我々が、特定の問題の解を見つけるためにマシンによって用いられる空間、時間、及びエネルギの量を示すことを我々は述べる。
【００３７】
デジタルメムコンピューティングマシン
ＤＭＭメムプロセッサ（メモリを備えたプロセッサ）は、遷移関δＳが適用された後で、有限数の可能な状態だけを有する。遷移関数は、例えば回路若しくは他のある物理機構を用いて実行することができ、又は仮想回路を形成するためにマシン上を走行するコードを介してエミュレートすることができる。重要な特性は、それらが、
【数１２】
2018530842.tif 000014
を
【数１３】
2018530842.tif 000015
にマッピングすることであり、ｎ及びｍは、任意の整数である。
【００３８】
形式的定義
我々は、ＵＭＭが、ｍ≦∞でｍの相互接続メモリセル（メムプロセッサ）のバンクによって形成された理想的なマシンであることを思い出す。これは、ＵＭＭのテスト及び解モードをそれぞれ示す図１（ａ）及び１（ｂ）に表されている。そのＤＭＭサブクラスは、制御ユニットによって制御されるデジタル（論理）動作を実行する。メモリを用いた及びメモリにおける計算は、以下の方法で略記することができる。２つ以上のメムプロセッサが、制御ユニットによって送信された信号を介して接続される場合に、メムプロセッサは、それらの初期状態及び信号の両方に従って、それらの内部状態を変化させ、従って固有の並列性（相互作用するメモリセルは、計算を実行する場合に、それらの状態を同時に且つ集団的に変化させる）、及び関数的な多型性（印加される信号に依存して、同じ相互作用するメモリセルは、相異なる関数を計算できる）を生じる。［Ｆ．Ｌ．Ｔｒａｖｅｒｓ
ａ  ａｎｄ  Ｍ．Ｄｉ  Ｖｅｎｔｒａ，“Ｕｎｉｖｅｒｓａｌ  ｍｅｍｃｏｍｐｕｔｉｎｇ  ｍａｃｈｉｎｅｓ，”ＩＥＥＥ  Ｔｒａｎｓ．Ｎｅｕｒａｌ  Ｎｅｔｗ．Ｌｅａｒｎ．Ｓｙｓｔ．，２０１５］。
【００３９】
定義ＩＩＩ．１  ＤＭＭは、８タプルである。
【数１４】
2018530842.tif 000016
【００４０】
一般性を失うことなく、我々は、範囲を
【数１５】
2018530842.tif 000017
に制限する。何故なら、任意の有限数の状態への一般化は、ささいなことであり、どんな大きな変更も理論に加えないからである。Δは、関数集合である。
【００４１】
【数１６】
2018530842.tif 000018
この式で、ｍα＜１は、関数δαの入力として用いられる（によって読み出される）メムプロセッサの数であり、且つｍ’α＜∞は、関数δα（によって書き込まれる）出力として用いられるメムプロセッサの数である。Ｐは、δαによって呼び出されるメムプロセッサを選択するポインタｐαの配列集合であり、Ｓは、インデックスαの集合である。Σは、入力装置によって計算メモリ上に書き込まれた初期状態の集合である。ｐ０∈Ｐは、ポインタの初期配列である。ｓ０は、初期インデックスαである。ある
【数１７】
2018530842.tif 000019
に対する
【数１８】
2018530842.tif 000020
は、最終状態の集合である。
【００４２】
計算的な複雑性クラス
我々は、ここで、ＤＭＭに対する最初の２つのクラスの計算的な複雑性を定義するために、上記で導入されたＡＢ及びＣＢ問題の概念を用いる。当業者は、ＤＭＭが、ＤＰにおいて実行された場合に、標準チューリングマシンとしてもまた使用され得ることを理解されよう。これは、問題のＡＢ定式化において問題を実行するようにＤＭＭ設計するのと同様に、問題のＣＢ定式化において問題を実行する他のＤＭＭを設計する能力を意味する。
【００４３】
定義ＩＩＩ．２  所与の
【数１９】
2018530842.tif 000021
に対して、ｙがｆ（ｙ）＝ｂを満たすかどうかを検証するために、ｆ（ｙ）を実行するＤＭＭ及び問題のＡＢ定式化からＣＦを実行するＤＭＭの両方が、ｎにおける多項式的な資源を要求する場合に、ＣＢ問題は、ＤＭＭ（ＰＣＭ）に対して多項式的にコンパクトであると言われる。
【００４４】
定義ＩＩＩ．３  所与の
【数２０】
2018530842.tif 000022
に対して、ｙがｆ（ｙ）＝ｂを満たすかどうかを検証するために、ｆ（ｙ）を実行するＤＭＭが、ｎにおける多項式的な資源より多くを要求し、一方で問題のＡＢ定式化からＣＦを実行するＤＭＭが、多項式的な資源だけを要求する場合に、ＣＢ問題は、ＤＭＭ（ＮＰＣＭ）に対して非多項式的にコンパクトであると言われる。
【００４５】
我々は、ＤＰ及びＩＰの複雑さに基づいて、他の３つの計算的な複雑性クラスを更に定義することができる。
【００４６】
定義ＩＩＩ．４  ＤＰ及びＩＰの両方を用いてｆ（ｙ）＝ｂの解ｙを見つけることが、ｎ＝ｄｉｍ（ｙ）において多項式的な資源を要求する場合に、ＣＢ問題は、ＤＭＭ（ＰＩＭ）に対して多項式的に可逆的であると言われる。
【００４７】
他方において、
定義ＩＩＩ．５  ＤＰを用いてｆ（ｙ）＝ｂの解ｙを見つけることが、ｎにおける多項式的な資源より多くを要求し、一方でＩＰが、多項式的な資源だけを要求する場合に、ＣＢ問題は、ＤＭＭ（ＭＰＩＭ）にとって多項式的に可逆的なメムコンピューティングであると言われる。
【００４８】
それとは逆に、
定義ＩＩＩ．６  ＤＰ及びＩＰの両方を用いてｆ（ｙ）＝ｂの解ｙを見つけることが、ｎ＝ｄｉｍ（ｙ）において多項式的な資源より多くを要求する場合に、ＣＢ問題は、ＤＭＭ（ＮＰＩＭ）にとって非多項式的に可逆的であると言われる。
【００４９】
最後に、ＩＰが、多項式的な資源より多くを要求し、一方でＤＰが、多項式的な資源だけを要求する場合は、ＮＰＣＩＭに属し、両方が、多項式的な資源より多くを要求する場合は、ＣＢ＼ＰＣＭに属すると我々は述べる。しかしながら、両方の例は、本研究にとって興味のあることではない。従って、我々は、ここではそれらを定義しない。
【００５０】
ＤＭＭに対する複雑性クラスのオイラー図が、図２に示されている。図２は、デジタルメムコンピューティングマシンに関する計算的な複雑性クラスのオイラー図である。ＡＢ＝アルゴリズム的ブールの全ての問題の中で、サブクラスＣＢ＝コンパクトブールは、ＰＣＭ＝多項式的にコンパクト、ＮＰＣＭ＝非多項式的にコンパクト、ＰＩＭ＝多項式的に可逆的、ＭＰＩＭ＝メムコンピューティング多項式的に可逆的、ＮＰＩＭ＝非多項式的に可逆的の時間で解くことができる。ＮＰＣＭ＝ＰＩＭ∪ＭＰＩＭ∪ＮＰＩＭであることに留意されたい。
【００５１】
ＤＭＭ内におけるＩＰのトポロジ実装形態
ＤＭＭは、ＤＰ又はＩＰを実行するように設計することができる。我々は、ＩＰの場合の実装形態だけを説明する。何故なら、ＤＰの実装形態が、チューリングマシン用と同じであり、従ってそれが、新しいものは何も加えないからである。
【００５２】
我々は、ブールシステムｆによって特徴付けられる所与のＣＢ問題に集中する。ｆが、ブール関数で構成されるので、我々は、論理ゲートから構成されたブール回路にｆをマッピングすることができる。次に、ＤＭＭにｆを実現することは、メムプロセッサの接続部にブール回路をマッピングすることによって形式的に行うことができる。次に、ＤＭＭは、図１（ａ）及び１（ｂ）に示されているような２つの相異なるモード、特にテストモード及び解モードで働くことができる。ＤＭＭは、複数のメムプロセッサ１０及び制御ユニット１４を含む。制御ユニット１４は、入力状態から出力状態までの接続トポロジをマッピングする。メムプロセッサ１０は、制御ユニット１４によって供給される外部信号及び他のメムプロセッサの接続部を介した他のメムプロセッサからの信号の両方に従って、自らの状態を変更する２状態相互接続要素である。δは、計算に含まれる全ての遷移関数の合成である。図１（ａ）は、ＣＢ問題の所与の解の検証用のテストモードを示し、一方で図１（ｂ）は、ＩＰ実装形態用の解モードを示す。
【００５３】
テストモード（図１（ａ））において、制御ユニット１４は、ｙをコード化した信号を適切なメムプロセッサ１０に供給する。このように、第１の遷移関数δαは、その入力を受信する。全ての遷移関数
【数２１】
2018530842.tif 000023
の合成を実行すると、我々は、ｙがＣＢ問題の解かどうかを判定するためにｂに対して比較される出力ｆ（ｙ）を得る。この場合に、遷移関数
【数２２】
2018530842.tif 000024
は、メムプロセッサの接続トポロジを介したｆのコード化を表す。
【００５４】
解モード（図１（ｂ））において、制御ユニットは、ｂをコード化した信号を適切なメムプロセッサに供給する。第１の遷移関数
【数２３】
2018530842.tif 000025
は、その入力を受信し、全ての遷移機能の合成
【数２４】
2018530842.tif 000026
は、出力ｙを生成する。
【００５５】
遷移関数
【数２５】
2018530842.tif 000027
は、やはり、メムプロセッサの接続トポロジを介したｆのコード化を表す。しかしながら、それは、ｇ（ｂ）＝ｙであるように、あるシステムｇとして働く。ｇがブールシステムとして存在しなくてもよいので、ｇが、厳密にはｆの逆数ではないことに留意されたい。
この理由で、我々は、ｇをｆのトポロジ反転と呼び、δ−１をδの逆遷移関数と呼ぶ。
【００５６】
ＤＭＭは、接続トポロジ上にブールシステムｆをコード化することによって働く。これは、所与の入力長さを備えた所与の問題を解くことが、多数のメムプロセッサ、並びにｆ及び入力長さに直接関係する接続トポロジによって形成された所与のＤＭＭを我々が利用することを意味する。
【００５７】
更に、我々は、ＣＢ問題を解くためにＤＭＭにＩＰを実現する可能性が、その固有の並列性と結局は関係があることに注目する。最後に、かかる特定のＤＭＭの実現が、たとえユニークでない場合であっても（かかる問題を解く相異なるタイプのメムプロセッサ及びトポロジがあり得る）、しかしながら、それは、特定の問題を解くために設計された専用マシンである。
【００５８】
反対に、所与の問題を解くために、我々が、計算される命令セットを提供しなければならないという意味で、チューリングマシンは、汎用マシンである。換言すれば、チューリングマシンは、ＤＰを用いる問題だけを解くことができる。ＤＭＭが、標準ニューラルネットワーク（たとえニューラルネットワークが、ＤＭＭの特殊な事例であっても）以上のものであると再び言う価値がある。実際に、人工ニューラルネットワークは、ニューロンの接続に問題を完全にマッピングするわけではない。これに反して、それらは、ある程度、所与の問題を解くように訓練される必要のある「汎用」マシンである。ＤＭＭは、ネットワーク訓練ステップをネットワークトポロジの選択に転送する。
【００５９】
我々はまた、暗号方式が、本ＤＭＭで解かれ得ることに注目する。因数分解又はサブ集合和問題などのＮＰ問題は、ＩＰを実行するＤＭＭで効率的に解くことができる。これは、一方向性関数の概念に基づいたＲＳＡ又はその他のような標準暗号システムが、ＤＭＭによって解読され得ることを意味する。例えば、ダイジェスト／ハッシュ用のＳＨＡ（暗号ハッシュ関数）は、ＮＰであると証明されないが、しかしそれは、技術状態では一方向性関数である。ＤＭＭはまた、かかる一方向性関数を効率的に解くことができる。好ましい実施形態はまた、チューリングマシンパラダイムを超えた新しい暗号システムを提供する。ガイドラインとして、我々は、ここで、ＤＭＭ用の暗号システムが、入力の長さにおいて多項式を超えるＤＰ及びＩＰスケーリングの両方を有するクラスＮＰＩＭ又はＮＰＣＭに属する問題に基づくべきであることに注目する。しかしながら、ＮＰＩＭ問題のクラスは、全てのＰＣＩＭ問題が、ＩＰを用いるＤＭＭによって多項式的時間で解決できる場合に、空であり得る。この場合に、我々は、代わりにＮＰＣＭ問題に集中するべきである。
【００６０】
情報オーバーヘッド
前のセクションで与えられた定義を用いて、我々は、今や形式的に概念：情報オーバーヘッドを定義することができる。我々は、この情報が、どんなメモリユニットにも格納されないことを最初に強調する。格納される情報は、チューリングマシン及びＵＭＭの両方にとって等しいシャノンの自己情報である。代わりに、それは、ＤＭＭの接続トポロジに埋め込まれる追加の情報を表す。従って、我々は、次のものを得る。
【００６１】
定義ＩＩＩ．７  情報オーバーヘッドは、次の比率である。
【００６２】
【数２６】
2018530842.tif 000028
この式で、
【数２７】
2018530842.tif 000029
は、ＣＢ問題に関連する接続トポロジを備えた相互接続メムプロセッサによって形成されたＤＭＭの遷移関数である遷移関数
【数２８】
2018530842.tif 000030
によって読み出され、書き込まれるメムプロセッサの数であり、一方で
【数２９】
2018530842.tif 000031
は、非接続メムプロセッサの結合によって形成されたＤＭＭの遷移関数である遷移関数
【数３０】
2018530842.tif 000032
によって読み出され、書き込まれるメムプロセッサの数である。和は、問題の解を見つけるために用いられる全ての遷移関数に及ぶ。
【００６３】
この定義から、上記で定義されたＩＰ
【数３１】
2018530842.tif 000033
を用いることができる。反対に、
【数３２】
2018530842.tif 000034
が、非接続メムプロセッサの遷移関数であるので、解を見つけるユニークな方法は、ＤＰを用いることによる。従って、クラスＭＰＩＭに属する問題は、多項式より多い情報オーバーヘッドを有する。即ち、トポロジは、問題に関してＤＰよりはるかに多い情報をコード化又は「圧縮」する。この情報が、マシンによって格納された幾らかの実データではなく、その問題に関係する、即ちｆの構造（メムプロセッサネットワークのトポロジ）に関係する何かであることに再び注目する価値がある。最後に、その相異なる性質故に、我々が定義した情報オーバーヘッドは、情報測度の標準数学的な特性を満たさない。代わりに、それは、所与のコンピューティングネットワークにおけるトポロジの重要性の実際的手段を提供する。
【００６４】
動的システム図
ＤＭＭを実行する実際的な物理的ルートを提供するために、我々は、ここで、動的システムの点からそれらを再び定式化する。この定式化はまた、アクセス可能な情報及び情報オーバーヘッドの形式的定義に、且つ同時にそれらのスケーラビリティ、及び並列チューリングマシンの最も一般的な定義との主な差異を明確に指摘するために有用である。
【００６５】
ＤＭＭの動的システム定式化
我々は、（２）において定義された遷移関数δαを検討する。ｐα、ｐ’α∈Ｐは、ポインタの配列
【数３３】
2018530842.tif 000035
である。更に、我々は、ベクトル
【数３４】
2018530842.tif 000036
を用いて、ＤＭＭの状態（即ちメムプロセッサのネットワークの状態）を説明する。従って、
【数３５】
2018530842.tif 000037
は、ｐαによって選択されたメムプロセッサの状態のベクトルである。次に、遷移関数δαは、次のように働く。
【数３６】
2018530842.tif 000038
【００６６】
換言すれば、δαは、状態
【数３７】
2018530842.tif 000039
を読み出し、新しい状態
【数３８】
2018530842.tif 000040
を書き込む。式（４）は、遷移関数δαが、メムプロセッサのセットに同時に作用することを指摘する（固有の並列性）。
【００６７】
これらのマシンの固有の並列性は、それらのパワーの核心にある特徴である。次に、その機構及びそれに由来するものを理解することが非常に重要である。それをより深く解析するために、我々は、δαが遷移を実行するために取る時間間隔
【数３９】
2018530842.tif 000041
を定義する。我々は、動的システムフレームワークを利用することによって、
【数４０】
2018530842.tif 000042
中に、力学を数学的に説明することができる。［Ｓｅｅ，Ｌ．Ｐｅｒｋｏ，Ｄｉｆｆｅｒｅｎｔｉａｌ  ｅｑｕａｔｉｏｎｓ  ａｎｄ  ｄｙｎａｍｉｃａｌ  ｓｙｓｔｅｍｓ，ｖｏｌ．７．Ｓｐｒｉｎｇｅｒ，Ｓｃｉｅｎｃｅ  ＆  Ｂｕｓｉｎｅｓｓ  Ｍｅｄｉａ，３ｎｄ  ｅｄ．，２００１］。瞬間ｔにおいて、制御ユニットは、ベクトルｘ（ｔ）によって状態が説明される計算メモリに信号を送信する。
【００６８】
制御ユニットによって送信された２つの信号間の間隔
【数４１】
2018530842.tif 000043
内のＤＭＭの力学は、フローφによって説明される（フローの定義は、動的システム定式化から得られる［Ｓｅｅ，Ｌ．Ｐｅｒｋｏ，Ｄｉｆｆｅｒｅｎｔｉａｌ  ｅｑｕａｔｉｏｎｓ  ａｎｄ  ｄｙｎａｍｉｃａｌ  ｓｙｓｔｅｍｓ，ｖｏｌ．７．Ｓｐｒｉｎｇｅｒ，Ｓｃｉｅｎｃｅ  ＆  Ｂｕｓｉｎｅｓｓ  Ｍｅｄｉａ，３ｎｄ  ｅｄ．，２００１］）。
【００６９】
【数４２】
2018530842.tif 000044
即ち、全てのメムプロセッサは、次のように、間隔Ｉαにおける時間の各瞬間に相互作用する。
【数４３】
2018530842.tif 000045
【００７０】
並列チューリングマシン
標準コンピューティングマシンにおける並列性は、２つの観点、即ち実際的及び理論的観点から見ることができる。理論的アプローチは、まだ十分に評価されてなく、並列チューリングマシン（ＰＴＭ）の形式的定義を与える相異なる試みが存在する。それにもかかわらず、ＰＴＭは、実際には構築できない理想的なマシンに帰着することが多い。従って、我々は、並列性への実際的なアプローチの説明に一層興味がある。
【００７１】
我々がここで与える定義は、幾つかのクラスのＰＴＭ、特にセルラオートマタ、非指数関数的に増大する並列ランダムアクセスマシンを含む。我々は、幾つかのタスクを並列に実行する固定数の（又はせいぜい多項式的に増加する数の）中央処理装置（ＣＰＵ）を検討する。この場合に、各ＣＰＵは、アーキテクチャに依存して、それ自体のメモリキャッシュを用いて働くことができるか、又は共有メモリにアクセスする。いずれにせよ、実際的な並列マシン（ＰＭ）において、全てのＣＰＵは、同期され、それらのそれぞれは、時間ＴＰＭ（ＣＰＵのシステムの同期されたクロック）においてタスクを実行し、クロックサイクルの終わりに、全てのＣＰＵは、それらの結果を共有し、後続のタスクを続ける。我々はまた、メムコンピューティングの固有の並列性との差異を指摘するために、動的システムフレームワーク内でこの図を数学的に説明することができる［Ｓｅｅ，Ｌ．Ｐｅｒｋｏ，Ｄｉｆｆｅｒｅｎｔｉａｌ  ｅｑｕａｔｉｏｎｓ  ａｎｄ  ｄｙｎａｍｉｃａｌ  ｓｙｓｔｅｍｓ，ｖｏｌ．７．Ｓｐｒｉｎｇｅｒ，Ｓｃｉｅｎｃｅ  ＆  Ｂｕｓｉｎｅｓｓ  Ｍｅｄｉａ，３ｎｄ  ｅｄ．，２００１］。
【００７２】
ｎｓＣＰＵの状態及びｎｋメモリユニットによって形成された総メモリに書き込まれたシンボルの状態をそれぞれ定義するベクトル関数
【数４４】
2018530842.tif 000046
を検討しよう。ＣＰＵが、それらの計算を実行する限り、各クロックサイクルにおいて、それらは、独立して動作し、その結果、形式
【数４５】
2018530842.tif 000047
の計算中に力学を説明するｎｓの独立したフローが存在し、この式で、
【数４６】
2018530842.tif 000048
は、ｊ番目のＣＰＵによって書き込まれるメモリユニットである。ｊ番目のＣＰＵが、間隔
【数４７】
2018530842.tif 000049
の間ではなく、単に時間ｔにのみメモリｋ（ｔ）を読み出すだけであり、且つそれは、ユニット
【数４８】
2018530842.tif 000050
の他はメモリユニットに対してどんな変更も行わないので、ＩＰＭ中の全状態の進展は、独立式の集合によって完全に決定される。
【数４９】
2018530842.tif 000051
【００７３】
式５との簡単な比較は、メムコンピューティングマシンとの基本的な差異を示す。各間隔
【数５０】
2018530842.tif 000052
において、ｎｓＣＰＵは、どんな方法でも相互作用せず、それらの力学は、独立している。
【００７４】
アクセス可能な情報
ここで、同数ｍのメムプロセッサ及び標準プロセッサをそれぞれ有する、且つ計算ステップを実行するために同じ時間ＴがかかるＤＭＭ及びＰＴＭを検討しよう。更に、我々はまた、時間ｔ及びｔ＋Ｔにおいて、コンピューティングマシン（ＤＭＭにせよＰＴＭにせ
よ）が、０又は１とし得るメモリユニットの状態を有すると仮定することができる。従って、ＤＭＭ及びＰＴＭ両方の全ての可能な初期又は最終構成の数は、２ｍであり、シャノンの自己情報は、両方にとって等しい。即ち、ＩＳ＝−ｌｏｇ２［２−ｍ］＝ｍである。
【００７５】
定義ＩＶ．１  アクセス可能な情報ＩＡは、計算中に、即ち間隔
【数５１】
2018530842.tif 000053
中に、マシンによって調査された構成空間の体積である。
【００７６】
アクセス可能な情報（及びまた上記で与えられた情報オーバーヘッド）の概念及び定義は、たとえそれが統計機構の原理に従う場合でさえ、それが情報測度の通常の特性を満たさないという意味で標準情報測度ではないと我々は述べる。他方で我々の定義は、ＤＭＭ（又は一般にＵＭＭ）とチューリングマシンとの間の差異を指摘するのに有用な関連する特徴を強調することができる。
【００７７】
情報オーバーヘッド対アクセス可能な情報
我々は、［Ｆ．Ｌ．Ｔｒａｖｅｒｓａ  ａｎｄ  Ｍ．Ｄｉ  Ｖｅｎｔｒａ，“Ｕｎｉｖｅｒｓａｌ  ｍｅｍｃｏｍｐｕｔｉｎｇ  ｍａｃｈｉｎｅｓ，”ＩＥＥＥ  Ｔｒａｎｓ．Ｎｅｕｒａｌ  Ｎｅｔｗ．Ｌｅａｒｎ．Ｓｙｓｔ．，２０１５］における情報オーバーヘッドの概念を導入し、それを上記で定式化した。我々は、次に、動的システム図を利用するアクセス可能な情報とのその関係を論じる。
【００７８】
上記のように、ＤＭＭは、各計算ステップにおいて、指数関数的に増大し得る構成空間にアクセスすることができる。従って、たとえＤＭＭが十分に定義された構成からスタートし、且つ別の十分に定義された構成で終了する場合でも（両方とも
【数５２】
2018530842.tif 000054
に属する）、計算中に、その集団状態（即ちメムプロセッサネットワークの状態）は、ＤＭＭによって可能にされた全ての構成の重畳に帰着する。
【００７９】
我々は、マシンによって調査された構成空間の体積とアクセス可能な情報との間の単位比例係数を検討する。さて、アクセス可能な情報は、常に、計算ステップに関係するメムプロセッサの数以上である。実際に、我々は、
【数５３】
2018530842.tif 000055
を得る。
【００８０】
従って、式（３）を用いて、我々は、次の式を得る。
【数５４】
2018530842.tif 000056
この式で、
【数５５】
2018530842.tif 000057
は、非接続メムプロセッサの結合によって形成されたＤＭＭの計算ステップｉのアクセス可能な情報である。
【００８１】
我々は、更に、
【数５６】
2018530842.tif 000058
に注目することができる。この式で、
【数５７】
2018530842.tif 000059
は、計算ステップｉに含まれるメムプロセッサの総数である。反対に、相互接続メムプロセッサによって形成されたＤＭＭの計算ステップｊのアクセス可能な情報は、
【数５８】
2018530842.tif 000060
である。
【００８２】
ここで、我々は、ｎ＝ｄｉｍ（ｙ）及び関連ブールシステムｆを備えたＰＣＭに属するＣＢ問題を検討する。上記の定義によって、（テスト又は解モードのいずれかにおける）計算に含まれるメムプロセッサの数は、ｎの多項式関数である。更に、ＭＰＩＭにおける問題を解くステップ数は、ＩＰの場合（即ち相互接続メムプロセッサが、接続トポロジにｆをコード化する場合）には多項式的であり、一方でそれは、ＤＰ（例えば、非接続メムプロセッサの結合）の場合には、多項式より多くなり得る。次に、
【数５９】
2018530842.tif 000061
であるように、２つ正の多項式関数Ｐ（ｎ）及びＱ（ｎ）が存在する。我々は、この関係を式（９）に代入し、次の式を得ることができる（何故なら、全ての量は、我々が上付きのＴを抑制できるのと同じマシンと関係するからである）。
【数６０】
2018530842.tif 000062
【００８３】
関係（１０）が、接続を備えていないトポロジを含む任意のタイプのトポロジに有効であることに注目する価値がある。実際に、（ＰＴＭと等しい）全てのメムプロセッサを含む非接続及び計算ステップの場合に、我々は、
【数６１】
2018530842.tif 000063
を得る。
即ち、情報は、マシンのトポロジにコード化（圧縮）されなかった。もう一方の限界事例は、（ニューラルネットワークにおけるように）問題と関係しない接続の事例である。この場合に、Ｐ又はＱの少なくとも１つは、多項式的になり得ないが、しかし比率Ｐ／Ｑは、ｎにおいて多項式より多くなければならず、Ｉ０は、ｎの多項式関数によって最大限にされる。
【００８４】
平衡点及びＩＰ。前のセクションで定義された情報オーバーヘッド及びアクセス可能な情報は、ＤＭＭの計算能力の動作手段として解釈することができる。しかしながら、これらのマシンの計算能力を特徴付ける別の重要な特徴は、その位相空間、即ちｘ（ｔ）が軌道であるｎ次元空間（構成空間と混同されるべきではない）の構成である。実際に、接続トポロジ上にｆをコード化することによってＤＭＭに埋め込まれた追加の情報は、ＤＭＭの力学及び特にそのグローバル位相図、即ち引力圏、セパラトリックスのような位相空間及びその領域に強く影響する。
【００８５】
これらの全ての概念を連結するために、ＤＭＭを説明する動的システムは、次の特性を有するべきである。
【００８６】
ｘ（ｔ）の各成分のｘｊ（ｔ）は、初期条件ｘｊ（０）∈Ｘを有し、この式で、Ｘは、位相空間及びまた距離空間である。
【００８７】
【数６２】
2018530842.tif 000064
に属する各構成に対して、１つ又は複数の平衡点ｘｓ∈Ｘが、関連付けられ得、システムは、指数関数的に高速にこれらの平衡に収束する。
【００８８】
安定平衡ｘｓ∈Ｘは、ＣＢ問題の解に関連付けられる。
【００８９】
デジタルマシンとしてＤＭＭを一貫して定義するために、ＤＭＭの入力及び出力（即ちテストモードにおけるｙ及びｂ、又は解モードにおけるｂ及びｙ）は、パラメータｐ＝｛ｐｊ｝（入力）及び平衡
【数６３】
2018530842.tif 000065
（出力）の集合にマッピングされて、（論理０及び１をコード化する）
【数６４】
2018530842.tif 000066
並びにｎ＝ｄｉｍ（ｙ）及びｎｂ＝ｄｉｍ（ｂ）から独立したあるｃｐ、ｃｘ＞０に対して
【数６５】
2018530842.tif 000067
であるようにしなければならない。更に、我々が、ｐｒ（ｎ）と共に最大次数ｒのｎの多項式関数を示す場合に、テストモードにおいて
【数６６】
2018530842.tif 000068
であるか、又は解モードにおいて
【数６７】
2018530842.tif 000069
であり、ｒｘ及びｒｐは、ｎｂ及びｎと無関係である。
【００９０】
問題の解（単複）と関連しない、我々が一般にｘｗ（ｔ）∈Ｘで示す他の安定平衡、周期軌道又はストレンジアトラクタは、存在してもよいが、しかしそれらの存在は、無関係か又は適切な初期条件で説明することができる。
【００９１】
システムは、コンパクトでグローバルな漸近的に安定したアトラクタを有し［Ｊ．Ｈａｌｅ，Ａｓｙｍｐｔｏｔｉｃ  Ｂｅｈａｖｉｏｒ  ｏｆ  Ｄｉｓｓｉｐａｔｉｖｅ  Ｓｙｓｔｅｍｓ，ｖｏｌ．２５  ｏｆ  Ｍａｔｈｅｍａｔｉｃａｌ  Ｓｕｒｖｅｙｓ  ａｎｄ
Ｍｏｎｏｇｒａｐｈｓ，Ｐｒｏｖｉｄｅｎｃｅ，ＲＩ，Ａｍｅｒｉｃａｎ  Ｍａｔｈｅｍａｔｉｃａｌ  Ｓｏｃｉｅｔｙ，２ｄ  Ｅｄｉｔｉｏｎ  ２０１０］、それは、全空間Ｘを引きつけるコンパクトＪ⊂Ｘが存在することを意味する。
【００９２】
システムは、寸法がゼロでなく、且つシステムのサイズと共にせいぜい多項式的に減少できる位相空間の領域から出発して、指数関数的に高速に平衡点に収束する。更に、収束時間は、入力サイズと共にせいぜい多項式的に増加することができる。
【００９３】
位相空間が、平衡点の引力圏及び恐らく周期軌道及びストレンジアトラクタ（それらが存在する場合に）である領域において完全にクラスタ化される場合に、最後の要件が満たされることに注目する価値がある。我々はまた、グローバルアトラクタを有するシステムのクラスが、散逸動的システムの１つであることを指摘する［Ｊ．Ｈａｌｅ，Ａｓｙｍｐｔｏｔｉｃ  Ｂｅｈａｖｉｏｒ  ｏｆ  Ｄｉｓｓｉｐａｔｉｖｅ  Ｓｙｓｔｅｍｓ，ｖｏｌ．２５  ｏｆ  Ｍａｔｈｅｍａｔｉｃａｌ  Ｓｕｒｖｅｙｓ  ａｎｄ  Ｍｏｎｏｇｒａｐｈｓ，Ｐｒｏｖｉｄｅｎｃｅ，ＲＩ，Ａｍｅｒｉｃａｎ  Ｍａｔｈｅｍａｔｉｃａｌ  Ｓｏｃｉｅｔｙ，２ｄ  Ｅｄｉｔｉｏｎ  ２０１０］。「散逸」によって我々は、必ずしも「受動」を意味するわけではない。能動システムは、機能解析的意味において同様に散逸になり得る［Ｊ．Ｈａｌｅ，Ａｓｙｍｐｔｏｔｉｃ  Ｂｅｈａｖｉｏｒ  ｏｆ  Ｄｉｓｓｉｐａｔｉｖｅ  Ｓｙｓｔｅｍｓ，ｖｏｌ．２５  ｏｆ  Ｍａｔｈｅｍａｔｉｃａｌ  Ｓｕｒｖｅｙｓ  ａｎｄ  Ｍｏｎｏｇｒａｐｈｓ，Ｐｒｏｖｉｄｅｎｃｅ，ＲＩ，Ａｍｅｒｉｃａｎ  Ｍａｔｈｅｍａｔｉｃａｌ  Ｓｏｃｉｅｔｙ，２ｄ  Ｅｄｉｔｉｏｎ  ２０１０］。我々が提供する例は、平衡点だけが、問題の解であるという付加利益を伴うこれらの特性を満たす。
【００９４】
我々は、更に、Ｖ＝ｖｏｌ（Ｘ）を、Ｘに関するあるルベーグ測度によって定義されたＶの超体積と定義し、Ｊｓ⊆Ｊを、全ての平衡ｘｓだけを含むグローバルアトラクタＪの
コンパクトサブ集合と定義し、且つＪｗ⊆Ｊを、全てのｘｗ（ｔ）だけを含むグローバルアトラクタＪのコンパクトサブ集合と定義する。
【００９５】
従って、我々は、Ｊ＝Ｊｓ∪Ｊｗ及びＪｓ∩Ｊｗを得る。我々はまた、Ｘｓ⊆ＸがＪｓによって引きつけられたＸのサブ集合であるサブ超体積Ｖｓ＝ｖｏｌ（Ｘｓ）を定義する。同様に、我々は、Ｘｗ⊆Ｘが、Ｊｗによって引きつけられたＪのサブ集合であるサブ超体積Ｖｗ＝ｖｏｌ（Ｘｗ）を得る。アトラクタＪｓ及びＪｗの定義によって、我々は、Ｘｓ∩Ｘｗ＝０を得る。何故なら、Ｊがグローバルアトラクタであるからである。
Ｖ＝Ｖｓ＋Ｖｗ  （１１）
【００９６】
これらの量を用い、我々は、ＤＭＭが、ＩＰを用いてＣＢの解を見つけるか、又はそれが、次のようにその解を見つけることができないと言う両方の確率を定義することができる。
【数６８】
2018530842.tif 000070
のそれぞれである。
【００９７】
明らかに、この解析は、１ステップのみでＣＢ問題の解ｙを見つけるＤＭＭを指す。この場合に、我々は、ある
【数６９】
2018530842.tif 000071
に対して、
【数７０】
2018530842.tif 000072
である場合に、ＤＭＭが、適切に働くことを述べる。
【００９８】
他方で、我々は、解を見つけるために幾つかの計算ステップを要求するＩＰを有する可能性がある。この場合に、計算の各ステップ後に、制御ユニットは、ｘｗに依存して、ある追加の入力を加えることができる。従って、我々は、次の式として成功又は失敗する確率のシーケンスを定義することができる。
【数７１】
2018530842.tif 000073
【００９９】
【数７２】
2018530842.tif 000074
であるように、解を見つけるために必要とされるステップ数ｈが、ｎの多項式関数である
場合に、我々は、ＤＭＭが適切に働くか、又はより正確には、それが、ｎにおける多項式的な資源を用いて、ＭＰＩＭにおける所与のＣＢ問題の解を見つけたと言う。
【０１００】
自己組織化論理ゲート
我々は、上記で数学的なエンティティとしてＤＭＭを特徴付ける主な定義及び特性を与えた。動的システムの理論内で、我々は、ＩＰを用いて計算を実行する可能な物理システムにそれらの定義及び特性を関連づけた。そうなら我々は、ＤＭＭの特性を備えたシステムの存在を予め仮定する際に、数学的な制限が存在しないと結論を下すことができる。ここで、数学的に定義されたＤＭＭの全ての要件を満たす物理システムが、回路に組み立てられ得る新しいタイプの論理ゲートの形で提供される。
【０１０１】
図３Ａは、従来の論理ゲートを示す。ゲートは、入力信号を受信する入力端子を含み、ゲートは、入力を処理し、最終的に計算の結果を出力端子に送信する。これは、順次動作に制限された順次論理ゲートである。
【０１０２】
図３Ｂは、本発明の自己組織化論理ゲートに２０（ＳＯＬＧ）を提示する。ＳＯＬＧ２０は、イン／アウト端子２２の第１のセット及びイン／アウト端子２４の第２のセットを含む。
【０１０３】
その代わりにＳＯＬＧ論理ゲート２０は、それらが、（第１のイン／アウトゲート２２における）入力を変えること、及び（第２のイン／アウトゲート２４における）出力を得ることによって、標準ゲートとして働くような方法で、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＯＴ、ＮＯＲ、ＮＡＮＤなどの全ての論理関数を提供し、一方でまた出力を変えることによって「逆に」動作し、それらは、その出力と一致する入力を動的に提供する。一般に、これらのゲートは、それらが自己組織化論理ゲート（ＳＯＬＧ）として命令され得るようにする特性を有する対象である。
【０１０４】
ＳＯＬＧ２０は、第１のセット２２及び第２のセット２４からの任意の端子を入力部又は出力部として同時に用いることができる。即ち、信号は、どの端子においても同時に入力及び出力し、入力及び出力信号の重畳に帰着し得る。ゲートは、ゲートの論理関係を満たすことを目指した幾つかの規則に従い、着信成分に依存して、信号の発信成分を動的に変更する。
【０１０５】
図４（ａ）〜４（ｃ）は、例示的な自己組織化ＡＮＤゲートが、安定構成（左パネル）又は不安定な（右パネル）構成を有し得ることを示す。前者の場合に、端子における信号の構成は、要求される論理関係（図４（ｂ）の場合において、論理ＡＮＤ関係）を満たし、次に信号は、やがては一定のままに留まることになろう。反対に、所与の時間における信号が、論理関係を満たさない場合に、我々は、不安定構成を有する。即ち、ＳＯＬＧは、最終的に安定構成を得るために、信号の発信成分を駆動する。下記の表Ｉは、第１のセット２２として２つの端子及び第２のセット２４として１つの端子を備えたＳＯＬＧの状態を提供する。端子２４においてそれぞれの通常の機能を得るために、２つの入力が端子２２に印加された場合に、ＡＮＤ、ＯＲ及びＸＯＲに対応する３つの別個の論理関数が提供される。表Ｉはまた、ＳＯＬＧ動作を達成するために必要な状態を指定する。
【０１０６】
表Ｉ
【表１】
2018530842.tif 000075
【０１０７】
回路は、ＳＯＬＧゲートを組み合わせることによって形成される。図５は、ＳＯ−ＡＮＤゲート３２のネットワークによって形成された自己組織化論理回路（ＳＯＬＣ）３０を示す。回路３０内におけるＳＯＬＧの各ノード３４において、外部入力信号が供給され得、出力は、ＳＯＬＣの他のノードにおいて読み出すことができる。外部入力は、目下の計算タスクと関係する幾つかのノードに送信される。自己組織化回路３０は、論理命題を満たす安定構成を見つけることによって、それ自体を組織化し、次に解は、出力ノード、即ち所与の問題の解をコード化するノードにおいて読み出される。回路の接続は、回路によって要求される特定の計算タスクと関連付けられる。用いられる接続トポロジ及び特定の論理ゲートは、必ずしもユニークではなく、標準ブール論理回路理論から導き出すことができ、それは、所与のＣＢ問題に対して、ｆを接続にマッピングすることが、標準ブール関係を用いることによって行われ得ることを意味する。このように、ＳＯＬＣ３０は、図１（ａ）及び１（ｂ）のテスト又は解モードのどちらかで働くことができるＤＭＭを表す。
【０１０８】
電子ベースのＳＯＬＧ
ＳＯＬＧは、利用可能な電子装置を用いて実際に実現することができる。図６Ａは、内部パラメータを変更することによって、ＡＮＤ、ＯＲ、又はＸＯＲ  ＳＯゲートとして働くことができる汎用ＳＯゲート４０を示す。それは、ＡＮＤ及びＸＯＲ、又はＯＲ及びＸ
ＯＲを用いて我々が完全なブール基底系を得るので、汎用である。図６Ａの汎用ゲート４０は、イン／アウト端子４２の第１のセット及びイン／アウト端子４４の第２のセット（このでは１つ）における電位ｖ１、ｖ２及びｖ０にコード化される論理０及び１を提供する。例えば、我々は、電圧ｖｃを備えた端子が論理１をコード化し、電圧−ｖｃを備えた端子が論理０をコード化するように、基準電圧ｖｃを選択することができる。基本回路素子は、抵抗器、メモリスタ（メモリを備えた抵抗器）４２、及び電圧制御型電圧ジェネレータ４４である。ゲート４０は、２つのメモリスタ４６、及び各端子に適用される動的補正モジュール４８を含む。図６Ｂは、動的補正モジュール４８を詳細に示す。メモリスタ４６は、最小及び最大抵抗Ｒｏｎ及びＲｏｆｆをそれぞれ有する。
【０１０９】
メモリスタ４６は、次の関係によって定義される。
【数７３】
2018530842.tif 000076
これらの式で、ｘは、システムの内部状態（単複）を説明する状態変数（単複）を示す（今後、我々は、単純化のために単一の内部変数を仮定する）。ｖＭ及びｉＭは、メモリスタにわたる電圧及び電流である。関数Ｍは、ｘの単調正関数である。例示的な実施形態は、次の関係を用いる。
Ｍ（ｘ）＝Ｒｏｎ（１−ｘ）＋Ｒｏｆｆｘ  （１８）
この式は、あるタイプのメモリスタの動作を説明するための優れた近似である。このモデルはまた、寄生静電容量効果（式（１５））を表す、メモリスタと並列の小さな静電容量Ｃを含む。ｆＭは、ｖＭ（ｉＭ）の単調関数であり、一方で他の状況ではｘ∈［０，１］及びヌルである。
【数７４】
2018530842.tif 000077
に対して単調条件及び無効を満たすどんな関数も、メモリスタを定義することになろう。代替実施形態において、メモリスタ機能は、トランジスタの適切な組み合わせと取り替えられる。
【０１１０】
電圧制御型電圧ジェネレータ（ＶＣＶＧ）は、電圧ｖ１、ｖ２及びｖ０によって操作される線形電圧ジェネレータである。出力電圧は、次の式によって与えられる。
ｖＶＣＶＧ＝ａ１ｖ１＋ａ２ｖ２＋ａ０ｖ０＋ｄｃ  （１９）
パラメータａ１、ａ２、ａ０及びｄｃは、表Ｉに報告されているように、各ゲート（ＡＮＤ、ＯＲ又はＸＯＲ）に特徴的である制約集合を満たすように決定される。これらの制約は、次の方式で要約することができる。
ゲートがネットワークに接続され、ゲート構成が正確な場合に、電流は、端子から流れない（ゲートは安定平衡にある）。
【０１１１】
そうでなければ、ｖｃ／Ｒｏｎ程度の電流が、端子における電圧の符号と反対の符号で流れる。
【０１１２】
我々がこれらのゲートを一緒に接続すると、それらの正確な構成が安定平衡点であるので、これらの単純な要件は、ネットワークにフィードバックを誘発し、それに全てのゲートをたちまち満足させる。電圧駆動型電圧ジェネレータを除く全て素子が、受動素子であるので、ゲートの平衡点が、安定し引力を持つことに注目する価値がある。
【０１１３】
これらの要件を満たすパラメータセットは、３つのＳＯゲートに対して表Ｉにおいて与えられる。最後に、我々は、表Ｉにおけるパラメータが、ユニークでなく、それらの選択が、ネットワークの力学に強く影響し得ることを述べる。一般に、ゲートの安定性を保証するために、式（２８）を満たさなければならない。
【０１１４】
ＳＯＬＣ用の補助回路
我々が、図６Ａ及び６ＢのＳＯＬＧを用いて、図５におけるようなＳＯＬＣを組み立てる場合に、我々は、問題と関係しないある安定解の存在を必ずしも防がなくてもよい。例えば、表Ｉを介して定義された動的補正モジュールが、ある構成において、安定値としてゼロ電圧、即ちｖｃでも−ｖｃでもないゼロ電圧もまた認めることが示され得る。確かに、我々が、ＳＯ−ＡＮＤの出力端子においてｖ０＝−ｖｃを課す場合に（我々が、ＳＯ−ＡＮＤの出力において論理０を課することを意味する）、可能な安定解は、（ｖ１，ｖ２）＝（０，０）である（唯一の許容可能な解は、（−ｖｃ，ｖｃ）、（ｖｃ，−ｖｃ）及び（−ｖｃ，−ｖｃ）である）。
【０１１５】
図７（Ａ）及び７（Ｂ）は、電圧制御型差動電流ジェネレータ５０、及び電圧制御型ジェネレータ及びその関数ｆＤＣＧの式を示す。
【０１１６】
電圧制御型ジェネレータは、入力を受信する端子を除いて、各ＳＯＬＧ端子において図５のＳＯＬＣに適用される。ＶＣＤＣＧ５０は、ユニークな安定解として、ｖ＝ｖｃ又はｖ＝−ｖｃを認める。ＶＣＤＣＧを管理する簡易式を検討する。
【数７５】
2018530842.tif 000078
この式で、関数ｆＤＣＧは、図７に略記されている。我々が、およそ０の電圧ｖを検討する場合に、式（２０）は、線形化することができ、且つ
【数７６】
2018530842.tif 000079
を与える。従って、それは、負インダクタと等しく、解０を不安定にするのに十分である。他方で、我々が、およそｖ＝±ｖｃ（所望の値）を線形化する場合に、我々は、
【数７７】
2018530842.tif 000080
で、
【数７８】
2018530842.tif 000081
を得る。この場合は、大きさ±ｖｃのＤＣ電圧ジェネレータを用いた直列インダクタと等
しい。それが、メモリスタ及び線形電圧ジェネレータで作製された回路に接続されるので、ｖ＝±ｖｃは、安定したポイントである。任意の他の電圧ｖは、電流の増加又は減少を誘発し、従って他の可能な安定したポイント存在しない。
【０１１７】
図８は、ＳＯ３ビット加算器を提供するＳＯＬＣにおけるＶＣＤＣＧ５０の適用を示す。印加される入力がない全てのゲート端子は、ＶＣＤＣＧ５０に接続し、一方で入力を受信するゲート端子は、接続しない。加算器の入力部は、電圧
【数７９】
2018530842.tif 000082
備えたＤＣジェネレータである。回路は、
【数８０】
2018530842.tif 000083
と一致するｖ１、ｖ２及びｖ３を与えるために自己組織化する。
【０１１８】
ＳＯＬＣの安定性解析
ＳＯＬＣは、漸近的に滑らかで散逸的であり、結果として、それらは、グローバルアトラクタを有する。可能な安定平衡に全ては、ＣＢ問題の解と関連付けられ、全ての軌道は、初期条件にかかわらず平衡に指数関数的に高速に収束する。この収束率は、ＳＯＬＣのサイズにせいぜい多項式的に依存する。
【０１１９】
ＳＯＬＣ力学は、標準回路式によって説明される。修正されたノード解析を用いて、標準回路式が、微分代数系（ＤＡＳ）を形成することが示された。しかしながら、常微分方程式（ＯＤＥ）の処理は、理論的観点から一般に一層単純である。何故なら、それは、我々が、動的システム理論に適用されるような機能解析の幾つかの結果を用いることができるようにするからである。もちろん、我々がＯＤＥに対して得る結果はまた、ＯＤＥが始まる基となる特定のＤＡＳに当てはまる。
【０１２０】
この理由で、我々は、最初に、我々のシステムの次数削減を実行し、線形部を削減した後で、我々は、ＯＤＥを得る。そうする際に、我々のＯＤＥを説明するために我々が必要とする変数は、メモリスタにわたる電圧
【数８１】
2018530842.tif 000084
（ｎＭは、メモリスタの数である）、メモリスタの内部変数
【数８２】
2018530842.tif 000085
、ＶＣＤＣＧに流れ込む電流
【数８３】
2018530842.tif 000086
（ｎＤＣＧは、ＶＣＤＣＧの数）、及びそれらの内部変数
【数８４】
2018530842.tif 000087
である。式は、次のように形式的に書くことができる。
【数８５】
2018530842.tif 000088
これらの式において、Ｄは、線形演算子Ｄ［・］＝ｄｉａｇ［・］である。コンパクト形式において、それは、次のように読める。
【数８６】
2018530842.tif 000089
この式で、ｘ≡｛ｖＭ，ｘ，ｉＤＣＧ，ｓ｝であり、Ｆは、式（２１）−（２４）の右辺から読み出すことができる。我々は、それらの各１つを別々に説明し、且つ我々は、次のセクションで全てのパラメータ及び関数の定義を与える。
【０１２１】
式（２１）
式（２１）において、Ｃは、メモリスタの寄生静電容量であり、
【数８７】
2018530842.tif 000090
は、ＯＤＥフォーマットへの回路式の換算から導き出される定数行列である［Ｋ．Ｅｓｈｒａｇｈｉａｎ，０．Ｋａｖｅｈｅｉ，Ｋ．−Ｒ．Ｃｈｏ，Ｊ．Ｃｈａｐｐｅｌｌ，Ａ．Ｉｑｂａｌ，Ｓ．Ａｌ，Ｓａｒａｗｉ，ａｎｄ  Ｄ．Ａｂｂｏｔｔ，“Ｍｅｍｒｉｓｔｉｖｅ  ｄｅｖｉｃｅ  ｆｕｎｄａｍｅｎｔａｌｓ  ａｎｄ  ｍｏｄｅｌｉｎｇ  Ａｐｐｌｉｃａｔｉｏｎｓ  ｔｏ  ｃｉｒｃｕｉｔｓ  ａｎｄ  ｓｙｓｔｅｍｓ  ｓｉｍｕｌａｔｉｏｎ，”Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ，ｖｏｌ．１００，ｎｏ．６，ｐｐ．１９９１−２００７，２０１２］。最後にベクトル関数
【数８８】
2018530842.tif 000091
は、（式（１８）との比較）として、その成分を通して定義されるメモリスタのコンダクタンスベクトルである。
Ｒ１＝Ｒｏｆｆ−Ｒｏｎで、
ｇｊ（ｘ）＝（Ｒ１ｘｊ＋Ｒｏｎ）−１  （２６）
である。我々は、
【数８９】
2018530842.tif 000092
に制限された変数ｘだけを検討する。この場合に、
【数９０】
2018530842.tif 000093
は、Ｒ１、Ｒｏｎ＞０なので、領域全体においてＣ∞に属する。
【０１２２】
定数ベクトルｂは、電圧ジェネレータ５０におけるＤＣ成分の線形変換である。従って、我々は、次の命題を得る。
【０１２３】
命題ＶＩ．１
Ｆ１（ｘ）＝Ｃ−１（Ａｖ＋ＢｖＤ［ｇ（ｘ）］）ｖｍ＋Ｃ−１ＡｉｉＤＣＧ＋Ｃ−１ｂ，（２７）
において定義される式（２１）の右辺におけるベクトル関数
【数９１】
2018530842.tif 000094
は、Ｃ∞に属する。更に、ＶＣＤＧＣＧのない（即ちｉＤＣＧ＝０）システムが、受動的なので、行列Ａｖ＋ＢｖＤ［ｇ（ｘ）］の固有値λｊ（ｘ）は、次の式を満たす。
【数９２】
2018530842.tif 000095
【０１２４】
式（２２）
我々は、最初に、式（２２）の右辺におけるｊ番目成分が、変数
【数９３】
2018530842.tif 000096
にのみ依存し、我々が、ｊ＝１、．．．、ｎＭに対して次の式を書くことができることを述べる。
【数９４】
2018530842.tif 000097
【０１２５】
従って、一般性を失うことなしに、我々は、式（２２）の代わりに、インデックスｊを抑える式（２９）を説明することができる。（２９）は、電流ｇ（ｘ）ｖＭがメモリスタを通って流れる電流である電流駆動型メモリスタ用の式である。電圧駆動型の場合は、我々の論述にどんな追加内容も加えず、全てのモデル及び結果は、同様に電圧駆動型の事例に対して導き出すことができる。係数α＞０は、メモリスタの物理的特性に連結すること
ができる［Ｍ．Ｄｉ  Ｖｅｎｔｒａ  ａｎｄ  Ｙ．Ｖ．Ｐｅｒｓｈｉｎ，“Ｏｎ  ｔｈｅ
ｐｈｙｓｉｃａｌ  ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ｍｅｍｒｉｓｔｉｖｅ，ｍｅｍｃａｐａｃｉｔｉｖｅ  ａｎｄ  ｍｅｍｉｎｄｕｃｔｉｖｅ  ｓｙｓｔｅｍｓ，Ｎａｎｏｔｅｃｈｎｏｌｏｇｙ，ｖｏｌ  ２４．ｐ  ２５５２０１，２０１３］。コンダクタンスｇ（ｘ）は、（２６）によって与えられる。
【０１２６】
ｈ（ｘ，ｖＭ）＝θ（ｘ）θ（ｖＭ）＋θ（１−ｘ）θ（−ｖＭ），（３０）
この式で、θは、ヘヴィサイドの階段関数である。しかしながら、この関数は、変数ｘ及びｖＭに対して（大多数の代替モデルのように）どんなクラスの連続性にも属さない。次に我々が、物理的に一貫している方法でそれを変更すると、それは、あるクラスの連続性に属する。これを行うために、我々は、次のように書くことができる。
【数９５】
2018530842.tif 000098
【０１２７】
関数
【数９６】
2018530842.tif 000099
の完全な説明を与える前に、我々は、今のところ次のことを要求するだけである。
【数９７】
2018530842.tif 000100
（３１）及び（３２）を用い、且つｋ＞＞１（物理的に一貫している限界である）に対して、関数
−αｈ（ｘ，ｖＭ）ｇ（ｘ）ｖＭ
は、次の方法で、およそｘ＝０及びｘ＝１で線形化することができる。
【数９８】
2018530842.tif 000101
【０１２８】
これらの式から、且つ（２９）を用いて、およそ０又は１のｘ（ｔ）の動作は、評価することができ、我々は、次の式を得る。
【数９９】
2018530842.tif 000102
【０１２９】
これは、次の命題を証明する。
【０１３０】
命題ＶＩ．２  ｈ（ｘ，ｖＭ）次にｈ（ｘ，ｖＭ）∈Ｃ∞（ｘ）を表すために、且つ任意の
【数１００】
2018530842.tif 000103
及び任意のｔ＞０に対して（３１）を用い、我々は、
【数１０１】
2018530842.tif 000104
が、変数ｘのみに制限された動的システム（２５）のフローであることを得る。次に、
【数１０２】
2018530842.tif 000105
は、
【数１０３】
2018530842.tif 000106
下の
【数１０４】
2018530842.tif 000107
の不変サブ集合である。更に、境界点０及び１は、極限点であり、
【数１０５】
2018530842.tif 000108
の任意の開球に対して、我々は、
【数１０６】
2018530842.tif 000109
が開球であることを得る。
【０１３１】
物理的に言うと、ｘは、
【数１０７】
2018530842.tif 000110
に制限されるべきである。この命題は、関数ｈ（ｘ，ｖＭ）∈Ｃ∞（ｘ）を用いることによって自然な方法で、我々が、ｘの値を
【数１０８】
2018530842.tif 000111
に制限できるようにする。
【０１３２】
ここで、我々は、次のセクションに対して条件（３２）及び他の有用な条件を満たす
【数１０９】
2018530842.tif 000112
の実際の式を説明する。目標は、次の条件を満たす
【数１１０】
2018530842.tif 000113
を見つけることである。
１）
【数１１１】
2018530842.tif 000114
は、（３２）を満たし、
２）
任意のｙ≦０に対して、
【数１１２】
2018530842.tif 000115
であり、
３）
任意のｙ≧０に対して、
【数１１３】
2018530842.tif 000116
であり、
【０１３３】
４）あるｒ≧０及びｌ＝１，．．．，ｒに対して導関数
【数１１４】
2018530842.tif 000117
である。条件２〜４が、次の式によって満たされることを証明するのは容易である。
【数１１５】
2018530842.tif 000118
この式で、ｉ＝ｒ＋１，．．．，２ｒ＋１で係数ａｉは、ｌ＝１，．．．，ｒに対して
【数１１６】
2018530842.tif 000119
を要求することによって評価することができる。条件２〜４から、多項式
【数１１７】
2018530842.tif 000120
もまた単調である。何故なら、定留点が、（条件４故に）０及び１に位置するだけだからである。従って、条件２〜４を満たす多項式
【数１１８】
2018530842.tif 000121
もまた（３２）を満たす。
【０１３４】
我々はまた、
【数１１９】
2018530842.tif 000122
であり、且つ
【数１２０】
2018530842.tif 000123
のコンパクト積分表現が存在して、次のように読めることを示すことが、簡単であることに注目することができる。
【数１２１】
2018530842.tif 000124
【０１３５】
例として、ｒ＝１、２及び３の事例は、図９にあり、図９は、ｒ＝１（黒い実線）、ｒ＝２（破線）及びｒ＝３（一点鎖線）に対して関数
【数１２２】
2018530842.tif 000125
［式３７］の例を示し、挿入図は、図９において、第１、第２及び第３の導関数をプロットする。
【０１３６】
結論として、式（３７）は、我々が、次の命題を書くことができるようにする。
【０１３７】
命題ＶＩ．３  ｈ（ｘ，ｖＭ）を表現する（３１）及び
【数１２３】
2018530842.tif 000126
を表現する（３７）を用い、次にｒの任意の特定の選択に対して、我々は、
【数１２４】
2018530842.tif 000127
において定義される（２２）の右辺における関数
【数１２５】
2018530842.tif 000128
が、クラスＣｒ（ｘ）であることを得る。
【０１３８】
我々は、
【数１２６】
2018530842.tif 000129
を用いて、ｈ（ｘ，ｖＭ）のモデル化の興味深い物理的影響を最後に簡潔に説明する。実際に、我々が、
【数１２７】
2018530842.tif 000130
を検討すると、我々はまた、メモリスタの閾値としてＶｔを解明することができる。従って、
【数１２８】
2018530842.tif 000131
は、メモリスタ式に閾値効果を含む自然で円滑な方法をイネーブルにすることができる。
【０１３９】
式（２３）
ここで我々は、ｒ＞０を有する。ベクトル関数
【数１２９】
2018530842.tif 000132
の各成分は、ＶＣＤＣＧが接続されるノードにおける電圧に実際に依存する。この電圧は、ｖＭ成分の線形結合として表現される。
【数１３０】
2018530842.tif 000133
この式で、
【数１３１】
2018530842.tif 000134
は、定数ベクトルである。従って、我々は、
【数１３２】
2018530842.tif 000135
と書くことができる。
【０１４０】
我々が、我々のＶＣＤＣＧを用いて再生したい関数は、図７に示されている。この形状は、我々が前のセクションで定義したｅｒｆ、ａｒｃｔａｎ、又は更にθｒのような幾つかの滑らかな階段関数を用いて幾つかの方法で得ることができる。従って、我々は、
【数１３３】
2018530842.tif 000136
が、少なくともＣｒ（ｖＤＣＧ）であると仮定することができる。
【０１４１】
最後に、関数ρはまた、次の式を満たし、
ρｊ（ｓ）＝ρｊ（ｓｊ）＝ρ（ｓｊ）  （４３）
且つ次の式として表現され、０＜δｓ＜＜１で、
【数１３４】
2018530842.tif 000137
である。従って、我々は、次の命題を得る。
【０１４２】
命題ＶＩ．４
Ｆ３（ｘ）Ｄ［ρ（ｓ）］ｆＤＣＧ（ｖＭ）−γＤ［ρ（１−ｓ）］ｉＤＣＧ  （４５）
において定義される（２３）の右辺におけるベクトル関数
【数１３５】
2018530842.tif 000138
は、少なくともＣｒ（ｘ）である。
【０１４３】
図１０は、式（２４）の安定性グラフを提供する。
【０１４４】
式（２４）
式（２４）右辺において、我々は、関数
【数１３６】
2018530842.tif 000139
を得る。それは、成分に関して次の式を満たす。
【数１３７】
2018530842.tif 000140
【０１４５】
次に、我々は、インデックスｊを無視する２つの変数のスカラ関数としてその関数を説明することができる。
【０１４６】
関数ｆｓ（ｉＤＣＧ，ｓ）は、ｋｓ、ｋｉ、δｉ、ｉｍｉｎ、ｉｍａｘ＞０及びｉｍｉｎ＜ｉｍａｘで、
【数１３８】
2018530842.tif 000141
である。ｋｉ＝０の場合に、式（４７）が、双安定系を表すことに留意されたい。変数ｓの役割を理解するために、（４７）のｓにおける項だけを検討することによって、それが、ｓ＝０、１における２つの安定平衡点及び
【数１３９】
2018530842.tif 000142
における不安定平衡を備えた双安定系を表すことに、我々は注目する。ここで我々は、再び、ｉＤＣＧ及びδｉ＜＜ｉｍｉｎにおける項を検討する。この場合に、少なくとも１つの
【数１４０】
2018530842.tif 000143
が、
【数１４１】
2018530842.tif 000144
を満たす場合に、
【数１４２】
2018530842.tif 000145
であり、そうでなければ積は、１である。
【０１４７】
従って、我々が、
【数１４３】
2018530842.tif 000146
を考えると、我々は、図１０に説明されている安定性図を得る。そこでは、ｋｉに位置するラインは、少なくとも１つの
【数１４４】
2018530842.tif 000147
が、
【数１４５】
2018530842.tif 000148
を満たす事例に対する、４７のｉＤＣＧにおける項を表す。従って、我々は、たった１つの安定平衡を得る。
【０１４８】
０に位置するラインは、少なくとも１つの
【数１４６】
2018530842.tif 000149
が、
【数１４７】
2018530842.tif 000150
を満たし、全ての
【数１４８】
2018530842.tif 000151
が、
【数１４９】
2018530842.tif 000152
を満たす事例に対する。従って、我々は、２つの可能な安定平衡、及び不安定平衡を得る。
【０１４９】
−ｋｉに位置するラインは、全ての
【数１５０】
2018530842.tif 000153
が、
【数１５１】
2018530842.tif 000154
を満たす事例に対する。従って、我々は、たった１つの安定平衡を有する。
【０１５０】
要約すると次のようになる。少なくとも１つの
【数１５２】
2018530842.tif 000155
の場合に、変数ｓは、
【数１５３】
2018530842.tif 000156
に対するユニークな安定点に近づき、一方で全ての
【数１５４】
2018530842.tif 000157
の場合に、変数ｓは、
【数１５５】
2018530842.tif 000158
に対するユニークな安定点に近づく。少なくとも１つの
【数１５６】
2018530842.tif 000159
であり、且つ全ての
【数１５７】
2018530842.tif 000160
である場合に、ｓは、
【数１５８】
2018530842.tif 000161
である。
【０１５１】
ここで、式（２３）及び定義（４４）から、我々は、少なくとも１つの
【数１５９】
2018530842.tif 000162
である場合に、ｓ＜０、ρ（ｓ）＝０及びρ（１−ｓ）＝１であり、
【数１６０】
2018530842.tif 000163
への換算が制限され、電流ｉＤＣＧが制限され、ｋｓ＞＞ｍａｘ（｜ｆＤＣＧ（ｖＭ）｜）の場合に、我々は、
【数１６１】
2018530842.tif 000164
を得る。
【０１５２】
従って、このセクションにおける解析を用いて、我々は、次の命題で終えることができる。
【０１５３】
命題ＶＩ．５
【数１６２】
2018530842.tif 000165
において定義される（２３）の右辺におけるベクトル関数
【数１６３】
2018530842.tif 000166
は、少なくともＣｒ（ｘ）である。更に、変数ｓ及びｉＤＣＧが、
【数１６４】
2018530842.tif 000167
に制限され得るように、ｉｍａｘ；ｓｍａｘ＜∞及びｓｍｉｎ＞−∞が存在する。特に、ｓｍａｘは、Ｆ４（ｓ，ｉＤＣＧ＝０）のユニークなゼロである。このサブ集合は、変数ｉＤＣＧ及びｓだけに制限された動的システム（２５）のフロー
【数１６５】
2018530842.tif 000168
下で不変である。更に、境界点は、極限点であり、任意の開いた
【数１６６】
2018530842.tif 000169
に対して、我々は、
【数１６７】
2018530842.tif 000170
が開球であることを得る。
【０１５４】
（２８）を用いることによって容易に証明できる最後の命題。
【０１５５】
命題ＶＩ．６  変数
【数１６８】
2018530842.tif 000171
である場合に、
【数１６９】
2018530842.tif 000172
が、変数ｖＭのみに制限された動的システム（２５）のフロー
【数１７０】
2018530842.tif 000173
下の不変サブ集合であるように、ｖｍａｘ＜∞及びｖｍｉｎ＞−∞が存在する。
【０１５６】
グローバルアトラクタの存在
（２１）〜（２４）によって与えられる、又は（２５）によるコンパクト形式におけるシステムを考える。我々の動的システム（２５）に対して、我々は、
【数１７１】
2018530842.tif 000174
であるように、半群Ｔ（ｔ）を形式的に定義するか、又は我々がより通じているｘ（ｔ）＝Ｔ（ｔ）ｘを定義することができる。
【数１７２】
2018530842.tif 000175
【０１５７】
我々が、完全でコンパクト距離空間
【数１７３】
2018530842.tif 000176
であるＸでＦ（ｘ）∈Ｃｒ（Ｘ）を前のセクションで証明したので、Ｔ（ｔ）は、Ｃｒ半群である。
【０１５８】
ここで、我々は、Ｔ（ｔ）Ｂ⊂Ｂである任意の空でない、閉じた有界集合Ｂ⊂Ｘに対して、ＪがＢを引きつけるようにコンパクト集合Ｂ⊂Ｘが存在する場合に、Ｃｒ半群が、漸近的に滑らかであることを思い出す。ここで、「引きつける」と言う用語は、次のように形式的に定義される。即ち、ｔ→∞としてｄｉｓｔ（Ｔ（ｔ）Ｃ，Ｂ）→０である場合に、集合Ｂ⊂Ｘが、Ｔ（ｔ）下で集合Ｃ⊂Ｘを引きつけると言われる。
【０１５９】
更に、Ｔ（ｔ）下で、Ｘ（Ｘの各コンパクト集合）（Ｘの各コンパクト集合の近傍）（Ｘの各有界集合）の各ポイントを引きつける有界集合Ｂ⊂Ｘが存在する場合に、我々は、半群Ｔ（ｔ）が散逸点（コンパクト散逸）（局所的なコンパクト散逸）（制限された散逸）であると言う。Ｔ（ｔ）が、点、コンパクト、ローカル、散逸、及び制限された散逸である場合に、我々は、単にＴ（ｔ）が散逸であると言う。ここで、我々は、次の補助定理を証明する準備ができている。
【０１６０】
補助定理ＶＩ．７  （５０）において定義されたＣｒ半群Ｔ（ｔ）は、漸近的に滑らかである。
【０１６１】
証明：この補助定理を証明するために、我々は、最初に和Ｔ（ｔ）＝Ｓ（ｔ）＋Ｕ（ｔ）としてＴ（ｔ）を分解する必要がある。我々は、最初に、次の式として、Ｓ（ｔ）及びＵ（ｔ）を得る。
【数１７４】
2018530842.tif 000177
これらの式で、ｋＤＣＧ＞０であり、ｖ０は、（４１）において成分が
【数１７５】
2018530842.tif 000178
である定数ベクトルであり、
【数１７６】
2018530842.tif 000179
は、（４１）において行がベクトル
【数１７７】
2018530842.tif 000180
であるマトリックス
【数１７８】
2018530842.tif 000181
の一般逆行列である。十分に定義されたＳＯＬＣに対して、ＵＵ＋＝Ｉ（逆数、即ちＵＵ＋＝Ｉは、一般に当てはまらない）を示すのは簡単であることに注目する価値がある。
【０１６２】
我々はまた、２つの変数シフトを実行する。
【数１７９】
2018530842.tif 000182
【０１６３】
それらが、単にシフトであるので、それらは、
【数１８０】
2018530842.tif 000183
及びｓｍａｘにおける追加の項を除いて、式（５１）及び（５２）において何も形式的には変更しない。また、それに応じて、距離空間は、
【数１８１】
2018530842.tif 000184
を変更する。表記の負担を増やさないように、以下において、我々は、変更（５３）及び（５４）を心に留めるながら、全ての変数及び演算子を前と同じシンボルで指す。
【０１６４】
ここで、定義により、
【数１８２】
2018530842.tif 000185
であり、それがシステムと等しいことを示すのは簡単である。
【数１８３】
2018530842.tif 000186
ｉＤＣＧ＝０  （５７）
ｓ＝−ｓｍａｘ  （５８）
【０１６５】
構成により、式（２８）、及び（４０）におけるｈ（ｘ，ｖＭ）の定義から、Ｕ（ｔ）は、グローバル受動回路を表す。次に、それは、漸近的に滑らかで、完全に連続的である［Ｊ．Ｈａｌｅ，Ａｓｙｍｐｔｏｔｉｃ  Ｂｅｈａｖｉｏｒ  ｏｆ  Ｄｉｓｓｉｐａｔｉｖｅ  Ｓｙｓｔｅｍｓ，ｖｏｌ．２５  ｏｆ  Ｍａｔｈｅｍａｔｉｃａｌ  Ｓｕｒｖｅｙｓ  ａｎｄ  Ｍｏｎｏｇｒａｐｈｓ．Ｐｒｏｖｉｄｅｎｃｅ，Ｒｈｏｄｅ  Ｉｓｌａｎｄ：Ａｍｅｒｉｃａｎ  Ｍａｔｈｅｍａｔｉｃａｌ  Ｓｏｃｉｅｔｙ，２ｎｄ  ｅｄ．，２０１０］。それが、コンパクト距離空間Ｘにおいて定義されるので、それは、散逸である。
【０１６６】
ここで、［４］の補助定理３．２．３に続いて、（ｔ）→∞としてｋ（ｔ，ｒ）→０、且つ｜ｘ｜＜ｒの場合に｜Ｓ（ｔ）ｘ｜＜ｋ（ｔ，ｒ）であるように、我々は、連続関数
【数１８４】
2018530842.tif 000187
が存在することを証明する必要があるだけである。このステートメントを証明するために、我々は、最初に、Ｓ（ｔ）がシステムと等しいと考える。
【数１８５】
2018530842.tif 000188
【０１６７】
【数１８６】
2018530842.tif 000189
なので、我々は、
【数１８７】
2018530842.tif 000190
を得る。上記で与えられたｆＤＣＧに関する定義及び説明から、変数は、（４１）及び
【数１８８】
2018530842.tif 000191
の定義を変更し、我々は、
【数１８９】
2018530842.tif 000192
を得る。ここで、上記の説明及び可変変更（５４）の上記の説明及び検討から、
【数１９０】
2018530842.tif 000193
であるように、我々がｋＤＣＧを検討するので、Ｓ（ｔ）に対するユニークな安定平衡点は、ｘ＝０であり、それはまた、Ｘにおけるグローバルアトラクタである。この平衡は、双曲線であり、次に｜Ｓ（ｔ）ｘ｜＜ｅ−ξｔであるように、定数ξ＞０が存在する。これで証明を終える。
【０１６８】
補助定理ＶＩ．８  （５０）において定義されたＣｒ半群Ｔ（ｔ）は、散逸である。
【０１６９】
証明：補助定理ＶＩ．７から、Ｔ（ｔ）は、漸近的に滑らかであり、次に［Ｊ．Ｈａｌ
ｅ，Ａｓｙｍｐｔｏｔｉｃ  Ｂｅｈａｖｉｏｒ  ｏｆ  Ｄｉｓｓｉｐａｔｉｖｅ  Ｓｙｓｔｅｍｓ，ｖｏｌ．２５  ｏｆ  Ｍａｔｈｅｍａｔｉｃａｌ  Ｓｕｒｖｅｙｓ  ａｎｄ  Ｍｏｎｏｇｒａｐｈｓ，Ｐｒｏｖｉｄｅｎｃｅ，ＲＩ，Ａｍｅｒｉｃａｎ  Ｍａｔｈｅｍａｔｉｃａｌ  Ｓｏｃｉｅｔｙ，２ｄ  Ｅｄｉｔｉｏｎ  ２０１０］の系３．４．３から、Ｘのコンパクト集合を引きつけるコンパクト集合が存在する。Ｘの各コンパクト集合の近傍を引きつけるコンパクト集合もまた存在する。従って、我々のＸが制限されるので、補助定理は続く。
【０１７０】
この点で、我々は、幾つかの他の定義、及び例えばＨａｌｅにおいて見つけることができる、且つ次の説明に役立つ動的システムのトポロジからの結果を思い出す。
【０１７１】
任意の集合Ｂ⊂Ｘに対して、我々は、ω（Ｂ）＝∩ｓ≧０Ｃｌ∪ｔ≧ｓＴ（ｔ）ＢとしてＢのω極限集合ω（Ｂ）を定義する。ｔ≧０に対してＴ（ｔ）Ｊ＝Ｊである場合に、集合Ｊ⊂Ｘは、不変であると言われる。半群Ｔ（ｔ）の全てのコンパクト不変集合がＪに属する場合に、コンパクト不変集合Ｊは、最大コンパクト不変集合であると言われる。不変集合Ｊは、ｔ≧０に対してＴ（ｔ）Ｖ’⊂Ｖ’であるように、Ｊの任意の近傍Ｖに対してＪの近傍Ｖ’⊆Ｖが存在する場合に、安定している。不変集合Ｊは、ＪがＷのポイントを引きつけるように、Ｊの近傍Ｗが存在する場合に、ポイントをローカルに引きつける。集合Ｊは、Ｊが安定していてポイントをローカルに引きつける場合に、漸近的に安定（ａ．ｓ．）している。集合Ｊは、Ｊが安定していてＪの近傍を引きつける場合に、均一に漸近的に安定（ｕ．ａ．ｓ．）している。不変集合Ｊは、Ｊが、各有界集合Ｂ⊂Ｘを引きつける最大コンパクト不変集合である場合に、グローバルアトラクタであると言われる。特に、ω（Ｂ）は、コンパクトでＪに属し、Ｊがｕ．ａ．ｓである場合に、Ｊ＝∪Ｂω（Ｂ）である。
【０１７２】
今や我々は、次の定理を証明する準備ができている。
【０１７３】
定理ＶＩ．９  （５０）において定義されたＣｒ半群Ｔ（ｔ）は、ｕ．ａ．ｓグローバルアトラクタＡを所有する。
【０１７４】
証明：補助定理ＶＩ．７及びＶＩ．８から、我々は、Ｔ（ｔ）が漸近的に滑らかで散逸であることを得る。更に、Ｘが制限されるので、有界集合の軌道は、制限され、次に定理は、Ｈａｌｅの定理３．４．２及び３．４．６から直接続く。
【０１７５】
平衡点
前の補助定理及び定理を用いて、我々は、Ｔ（ｔ）がｕ．ａ．ｓグローバルアトラクタを有することを証明した。大まかに言うと、これは、次のことを意味する。即ち、初期条件ｘ（０）∈Ｘの選択にかかわらず、Ｔ（ｔ）ｘ（０）が、コンパクト有界不変集合Ａに漸近的に収束することを意味する。我々の事例において、Ｘが、
【数１９１】
2018530842.tif 000194
のコンパクトサブ集合であるので、Ａは、平衡点、周期軌道及びストレンジアトラクタだけを含むことができ、それらの全ては、漸近安定である。我々は、最初に、力学が、平衡に指数関数的に高速に収束することを示す。次に我々は、周期軌道及びストレンジアトラクタの欠如を論じる。
【０１７６】
上記の解析から、平衡が、任意のｊに対して、
【数１９２】
2018530842.tif 000195
を満たさなければならないことになる。更に、
【数１９３】
2018530842.tif 000196
は、不安定平衡につながり、一方で
【数１９４】
2018530842.tif 000197
は、漸近的に安定な平衡につながる。しかしながら、これらの平衡は、必要な条件
【数１９５】
2018530842.tif 000198
が当てはまる場合に、達せられ得る。
【０１７７】
我々の目的のために、我々は、ｉＤＣＧ＝０を有する必要がある。実際に、平衡において、ＳＯＬＣは、−ｖｃ又はｖｃだけになり得る、ゲートノードにおける電圧を有する。電圧のかかる構成において、上記のように、ゲートは、適切又は非適切な構成に留まり得る。前者の場合において、動的補正モジュール故に、電流はゲート端子から流れず、その結果、ｉＤＣＧの対応する成分は、平衡において０でなければならない。他方で、ゲート構成が、不適切な場合に、平衡において我々は、ゲート端子から流れるｖｃ／Ｒｏｎ程度の電流を有する。これらの電流は、ｉＤＣＧの成分によってのみ補償することができる。従って、我々が、間違った構成において、Ｋｗｒｏｎｇ＝Ｏ（１）である場合に、ゲートの端子から流れる最小絶対値をＫｗｒｏｎｇｖｃ／Ｒｏｎで示し、且つ
【数１９６】
2018530842.tif 000199
を用いてＶＣＤＣＧを検討する場合に、我々は、ｉＤＣＧの非ゼロ成分を備えた平衡が消え、且つｉＤＣＧ＝０の平衡だけが生き残ることを得る。次に、この議論を用いて、次の定理を証明した。
【０１７８】
定理ＶＩ．１０  条件（６４）が当てはまる場合に、Ｔ（ｔ）に対するｕ．ａ．ｓ．安定平衡は、それらが存在するならば、
【数１９７】
2018530842.tif 000200
を任意のｊ＝１，．．．，ＮＤＣＧに対して満たす。更に、これは、ゲート関係が同時に全て満たされることを意味する。
【０１７９】
この定理は、以下と同じなので、非常に重要である。
【０１８０】
定理ＶＩ．１１  Ｔ（ｔ）は、ＳＯＬＣにおいて実行されるＣＢ問題が、所与の入力に対して解を有するとき且つそのときに限り平衡を有する。
【０１８１】
我々は、平衡の指数関数的な収束を証明するために平衡を更に解析することができる。この目標を念頭において、我々は、最初に、平衡における式（２２）を解析する。この場合に、各メモリスタに対して、我々は、２つの可能な事例を有することができる。即ち、
【数１９８】
2018530842.tif 000201
であり、
【数１９９】
2018530842.tif 000202
は、メモリスタを通って流れる絶対値であり、それは、整数＞１×ｖｃ／Ｒｏｆｆ（これは、ＳＯゲートを満たす、且つ表Ｉの係数を用いる式（１９）におけるｖ０、ｖ１及びｖ２の値を代用して証明することができる）であり、次にｘｊ＝１である。第２の事例において、我々は、
【数２００】
2018530842.tif 000203
を有し、ｘｊは、範囲［０，１］における任意の値を取ることができる。後者の事例は、平衡状態が、所与のｖＭにとってユニークではないが、しかし我々が、平衡の連続を有し、それらの全てが、同じｖＭ、ｓ及びｉＤＣＧであるが相異なるｘを備えていることを意味する。ｘの幾つかの成分（それらは０に等しい成分ｖＭに関係するものである）の不定は、平衡の近くの中心多様体を生成する。しかしながら、これらの中心多様体は、平衡安定性と無関係である。何故なら、それらが、ｘの成分の不定と直接関係があり、これらの成分が、それらの全体的範囲［０，１］において任意の値を取ることができるからである。従って、我々は、平衡の安定多様体だけを検討しなければならない。
【０１８２】
結論として、安定多様体において、ｒ≧１を備えたＣｒ半群が、指数関数的な収束を有し、我々の事例において、中心多様体が、収束率に影響しないので、これは、次の定理を証明する。
【０１８３】
定理ＶＩ．１２  Ｔ（ｔ）の平衡点は、それらの全ての引力圏において指数関数的に高
速な収束を有する。
【０１８４】
最後に、ＳＯＬＣのスケーラビリティをチェックするために、我々は、平衡の収束がどのようにそれらのサイズに依存するのかを研究したい。次に、我々は、平衡点近くのシステムのヤコビ行列式を書き留める。定理ＶＩ．１０及び上記の解析における条件に続いて、平衡において評価された式（２５）のＦ（ｘ）のヤコビ行列式が、次のように読めることを示すことができる。
【数２０１】
2018530842.tif 000204
【０１８５】
我々はまた、第２のブロック行において、我々が、
【数２０２】
2018530842.tif 000205
が当てはまる全ての式を消去したこと、及び第２のブロック列から、我々が、不定元ｘｊに関係する全ての列を消去したと仮定する。この消去は、我々がＪＦの固有値を研究したいので、我々の解析にとって安全である。実際に、我々は、非ヌル固有値と関係する固有ベクトルが、不定元ｘｊに対応するヌル成分を備えたベクトルであることに注目する。何故なら、それらが、ＪＦのゼロ行と関係するからである。
【０１８６】
我々は、（６８）から次のことが分かる。即ち、ＪＦの最後のブロックの列及び行が、最後のブロックを除いて全てのゼロブロックを有するので、ＪＦ（ｘ＝ｘｓ）の固有値が、単に、
【数２０３】
2018530842.tif 000206
の固有値及び次の式の固有値の結合であることが分かる。
【数２０４】
2018530842.tif 000207
【０１８７】
ここで、
【数２０５】
2018530842.tif 000208
が、恒等関数Ｉに比例する対角行列、より明確には
【数２０６】
2018530842.tif 000209
であるので、その関連固有値は、回路のサイズに依存しない。
【０１８８】
【数２０７】
2018530842.tif 000210
のスペクトルを研究するために、導関数が、平衡点に従って
【数２０８】
2018530842.tif 000211
において評価される
【数２０９】
2018530842.tif 000212
を我々が有することに我々は注目する。従って、
【数２１０】
2018530842.tif 000213
の固有値は、ＲＬＣメモリスタネットワークの時定数である。一般的なＲＬＣネットワークの時定数に関して何かを言うのは簡単ではないが、我々の事例において、行うことができる幾つかの考察がある。静電容量、インダクタンス、抵抗は、全て等しい（又はノイズが追加された場合には、互いに非常に近い）。更に、ネットワークは、少なからぬ周期性があり、且つノード当たりの接続数が制限され、サイズと無関係であるという意味で、規則正しい。これらの考察から、我々のネットワークは、その最小セル、即ち我々が検討する全ネットワークを形成するために繰り返される最小サブネットワークを介して実際に研究することができる。これは、ネットワークのより遅い時定数が、せいぜい、ネットワークにおけるセルの数×単一セルの時定数であることを意味する。これらの条件下で、次に我々は、次の定理を証明した。
【０１８９】
定理ＶＩ．１３  多項式的に増大するＳＯＬＣは、せいぜい多項式的に増大する時定数をサポートする。
【０１９０】
我々は、Ｔ（ｔ）が、ｕ．ａ．ｓグローバルアトラクタを与えられることを上記で証明した。我々はまた、全体的な安定多様体におけるそれらの指数関数的な収束を証明する平
衡の解析を提供し、且つシステムのサイズの関数としてそれらの収束率を論じ、それが、せいぜい多項式的であることを示した。従って、ＳＯＬＣを用いて物理的に実現されるＤＭＭの全体像を得るために、最後の特徴が論じられるべきである。即ち、グローバルアトラクタの構成である。
【０１９１】
グローバルアトラクタを解析するために、我々は、統計アプローチを用いる。我々は、次の仮定を行う。
【０１９２】
１）静電容量Ｃは、我々が、ネットワークのノードにおける電位を乱した場合に、乱れが時間τＣＣ＜＜τＭ（α）において伝播されるほど十分に小さく、この式でτＭ（α）は、メモリスタの切り替え時間（明らかにαの逆数の線形関数）である。我々のシステムにとって、時定数τＣは、メムリスタンス及びＣと関連付けられる。
【０１９３】
２）関数ｆＤＣＧのｑ（図７を参照）は、時間
【数２１１】
2018530842.tif 000214
が、ｒ−１＜＜τＤＣＧを満たすように、即ち電流ｉＤＣＧが
【数２１２】
2018530842.tif 000215
に達するために掛かる時間が、それが
【数２１３】
2018530842.tif 000216
に達するために掛かる時間よりはるかに小さいように、十分に小さい。
【０１９４】
３）メモリスタの切り替え時間は、ｒ−１＜＜τＭ（α）＜＜τＤＣＧを満たす。
【０１９５】
４）ｘの初期条件は、Ｘにおいてランダムに取られる。
【０１９６】
次に進む前に、我々は、キルヒホッフの電流法則によって引き起こされる非局所性及びＤＣＭがどのように働くかを見ることによって証明できる我々のＳＯＬＣの特有の振る舞いを説明する。我々が、「準瞬間的に」、即ち切り替え時間τＣ＜＜τ＜＜τＭ（α）内で、ネットワークのポイントにおいてδＶ程度の電位を変更した場合に、τＣ程度の時間において、δＶと同じ程度でノードにおける多くの電位の変更するサブネットワークＳ（切り替えられるポイントを含む）が存在する。この変更は、単に、τＣの時間スケールで残存するただ一つの成分である、ネットワークのＲＣ特性の結果である。τＭ（α）程度の時間後に、サブネットワークＳは、ＤＣＭの結果として安定構成に達する。従って、回路のノードにおける乱れδＶに対して、時間τＭ（α）において、ネットワークの全体領域Ｓの再構成が存在する。
【０１９７】
所与のノードｊにおいて、電流
【数２１４】
2018530842.tif 000217
が、
【数２１５】
2018530842.tif 000218
に達する場合に、ｉＤＣＧを管理する式は、ｄｉＤＣＧ＝−ｒｉＤＣＧになり、その結果、電流は、ｒ−１程度の時間でｉｍｉｎに減少する。我々が、ネットワークの特有の電流と比較して、ｉｍｉｎを非常に小さく設定した場合に、ｒ−１程度の時間で、ノードｊにおける電位は、ｉｍａｘが十分に大きければ、Ｒｏｎｉｍａｘ程度の電位変動δＶを経験する。
【０１９８】
更にτＭ（α）＜＜τＤＣＧなので、ネットワークは、電流
【数２１６】
2018530842.tif 000219
が再び増加し始める前に、領域Ｓを再構成する。
【０１９９】
これを念頭に置き、且つ上記の条件１〜４を用いて、我々は、我々のネットワークの統計的解釈を行うことができる。我々は、十分に大規模なシステムを検討する。それが基本的セルの組み合わせから作られるので、我々は、ノードの密度がサブネットワークＳにおいて均一であるように、τＣが、十分に小さいことを仮定する。Ｘにおいて初期ｘ（０）をランダムポイントと考えると、我々は、
【数２１７】
2018530842.tif 000220
のレートで、ＶＣＤＣＧの部分ｍＤＣＧ／ｎＤＣＧが、ｉｍａｘに達し、結果として切り替わることを得る。これは、
【数２１８】
2018530842.tif 000221
のレートで、
【数２１９】
2018530842.tif 000222
によってキックされるノードの部分があることを意味する。
【０２００】
我々の上記の説明に続き、ｘ−が、キック前のシステムの構成であり、ｘ＋が、後である場合に（それらの一時的な距離は、ｒ−１程度である）、我々は、距離ｄｉｓｔ（ｘ−，ｘ＋）が、ｉｎｆｙ∈ｘｓｕｐｘ∈Ｘｄｉｓ（ｘ，ｙ）として定義されたＸの半径程度であることを得る。これは、これらのキックが、互いに遠く離れたＸのポイントにおけるシステムをもたらすことを意味する。我々が、Ｘにおいて初期ｘ（０）をランダムに選択したので、同様にキックは、時間及び空間において（即ちネットワークノードにおいて）で起こる。これは、システムが、Ｘ全体を調査することを意味する。モンテカルロシミュレーションの場合のように、我々が、Ｎ次元において積分を推定する場合に［Ｆ．Ｒｏｓｓｉ，Ｔｈｅｏｒｙ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｑｕａｎｔｕｍ  Ｄｅｖｉｃ
ｅｓ，Ｍａｃｒｏｓｃｏｐｉｃ  Ｍｏｄｅｌｉｎｇ  ａｎｄ  Ｓｉｍｕｌａｔｉｏｎ  Ｓｔｒａｔｅｇｉｅｓ．Ｂｅｒｌｉｎ：Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ，２０１６］、ここでＳＯＬＣが、変数の数において線形である方法で（即ちそれは、システムの寸法と共にせいぜい線形的に増大する多くのキックを必要とする）、Ｘを調査することに注目する価値がある。
【０２０１】
この全ての解析は、我々のＳＯＬＣにおいて、周期軌道もストレンジアトラクタも、平衡で共存できないと我々が結論を下すことができるようにする。実際に、周期軌道及び／又はストレンジアトラクタの両方は（それらが存在する場合に）、ＳＯＬＣの電位の大きな変動を生成する。これらの変動は、ｖｃ／Ｒｏｎ程度であり局地化されず、かえってＶＣＤＣＧ及びＤＣＭの組み合わせ故に、全ネットワークに分配される。従って、前の解析から、周期軌道及び／又はストレンジアトラクタが存在する場合に、それらは、全体空間Ｘをシステムに調査させるべきである。しかしながら、平衡点が存在する場合に、Ｘを調査することによって、システムは、τＤＣＧ程度の時間×システムのサイズと共に線形的にのみ増大する数内で、Ｘの安定多様体及び平衡点における崩壊を解明するべきである。従って、グローバルアトラクタは、平衡点だけによって、又は周期軌道及び／又はストレンジアトラクタだけによって形成される。
【０２０２】
Ｉ．多項式的エネルギ消費
我々は、ＳＯＬＣが、入力サイズと共に多項式的に増大し、各ゲートの各ノードが、有限電圧（静電容量Ｃによってカットオフされる）だけをサポートすることができ、安定において、電圧が、システムのサイズに依存しないことに最後に注目する。電流もまた制限され、それらの境界は、ＳＯＬＣのサイズに依存しない。解は、ＳＯＬＣのサイズに多項式的に依存する有限時間において見つかる。従って、エネルギ消費は、ＳＯＬＣサイズと共に単に多項式的に増大し得る。
【０２０３】
これはまた、次のように、より数学的な方法で見ることができる。距離空間
【数２２０】
2018530842.tif 000223
は、ＳＯＬＣサイズに依存しないその範囲のサポートを伴う制限されたコンパクト空間であり、従って結果としてエネルギ消費は、ＳＯＬＣサイズと共に単に多項式的に増大し得る。
【０２０４】
ここで、我々は、２つの相異なるＮＰ問題（１つは困難）を解くことによって、これらの全てのステートメントの数値的証拠を提供する。
【０２０５】
ＤＭＭを用いたＶＮＰ問題の解決
素因数分解
ｐ及びｑが２つの素数である整数ｎ＝ｐｑを検討しよう。更に、我々は、
【数２２１】
2018530842.tif 000224
であるように且つ同様にｑ及びｎに対して、ｐｊ、ｑｊ及びｎｊをｐ、ｑ及びｎの２進係数と定義する。従って、ｎｐ、ｎｑ及びｎｎは、それぞれｐ、ｑ及びｎのビット数である。ＮＰ問題は、ｎ＝ｐｑであるように、２つのユニークな素数ｐ及びｑを見つけること存する。
【０２０６】
ｆ（ｙ）＝ｂから出発して、我々は、ｎｎ＝６に対して図１１に示されているようなＳＯＬＣ６０を構築することができる。ＳＯＬＣの入力部は、ｎｊによって示されたジェネレータである。これらのジェネレータは、ｎｊの論理値に従って電圧ｖｃ又は−ｖｃを課する。従って、このジェネレータセットは、ＤＭＭの制御ユニットであり、ｂをコード化する。ｐｊ及びｑｊによって示された同じ電位のラインは、我々の問題の出力である。即ち、それらは、係数ｐｊ及びｑｊ（即ちｙ）を（電圧を介して）コード化する。従って、ＳＯＬＣの出力を読み出すために、これらのラインにおける電位を測定することで十分である。ひとたびゲートが自己組織化すると、全てのラインにおける電位の値が、ｖｃ又は−ｖｃであることに注目する価値がある。従って、出力を読み出す際に、精度に関する問題はなく、それは、回路の頑強性及びスケーラビリティを意味する。
【０２０７】
スケーラビリティ解析−−図１１は、６ビットの因数分解問題を解くための好ましいＳＯＬＣを示す。回路は、２つの整数の積を計算し、次にＳＯＬＧによって標準論理ゲートの代用をするために、標準論理ゲートを用いて容易に設計することができる。回路は、上記のＳＯＬＧから構成される。特にＳＯ  ＡＮＤ６０、ＳＯ  ＸＯＲ６２及びＳＯ  ＯＲ６４である。図１１における回路は、ｂの任意のサイズに対して構築することができ、ＳＯＬＧの数は、ｎ２として増大し、その結果、ＳＯＬＧは、入力と共に二次式的にスケーリングする。上記の解析から、このＳＯＬＣの平衡は、因数分解問題の解であり、それらは、ｎｎにおいてせいぜい多項式的な時間で指数関数的に達せられ得る。最後に、この回路のエネルギが、回路が平衡を見つけるために掛かる時間及びゲートの数に線形的に依存するので、エネルギもまた制限される。従って、我々は、かかる回路が、ハードウェアにおいて実現された場合もまた多項式的な資源で因数分解を解くことができると結論を下す。
【０２０８】
他方で、この回路をシミュレートするために、即ちＯＤＥ（２５）を解くために、我々は、回路のサイズと無関係な、且つ上記の時間スケールに関連付けられ得る最も速い時定数にのみ依存する制限された小さな時間増分ｄｔを必要とする。ｎが既に素数であるか、又はＳＯＬＣを構築するために用いられるｎｐ又はｎｑの少なくとも１つが、因数分解問題を解くために用いられるｐ又はｑの実際の長さより小さい場合に、問題が、このＳＯＬＣ内で解を有しないことに注目する価値がある。この最後のシナリオは、
【数２２２】
2018530842.tif 000225
（又は逆）を単に選択することによって常に回避することができ、この式で
【数２２３】
2018530842.tif 000226
は、フロア演算子を表す。即ち、それは、負の無限大への最も近い整数へと引数を丸める。この選択はまた、ｐ及びｑが素数である場合に、解がユニークであり、自明な解ｎ＝ｎ×１が禁止されることを保証する。
【０２０９】
表ＩＩ
【表２】
2018530842.tif 000227
【０２１０】
我々は、回路シミュレータに回路を実現した。単純にするために、我々は、せいぜいｎｎ＝ｎｐ＋ｎｑの長さでｎｐ＝ｎｑを備えたＳＯＬＣを実現した。この場合に、対称性故に可能な解は、２つである。
【０２１１】
数値シミュレーション−−シミュレーションは、メモリスタ内部変数ｘのランダム構成からスタートし、且つ徐々にジェネレータのスイッチを入れることによって実行された。必要でないが、我々は、ｎｎにおいて二次式的であるジェネレータに対して切り替え時間を用いた。我々は、ｖｃ＝１を選択した。過渡現象の後で、全ての端子は、±ｖｃに接近し、それは、論理１及び０である。ＤＣＭのおかげで、それらの全てが±ｖｃに収束する場合に、それらは、全てのゲート関係を必ず満たしており、次にＳＯＬＣは、解を見つけた。プロットは、ｈｔｔｐｓ：／／ａｒｘｉｖ．ｏｒｇ／ｐｄｆ／１５１２．０５０６４で利用可能な、且つ“Ｐｏｌｙｎｏｍｉａｌ−ｔｉｍｅ  ｓｏｌｕｔｉｏｎ  ｏｆ  ｐｒｉｍｅ  ｆａｃｔｏｒｉｚａｔｉｏｎ  ａｎｄ  ＮＰ−ｈａｒｄ  ｐｒｏｂｌｅｍｓ  ｗｉｔｈ  ｄｉｇｉｔａｌ  ｍｅｍｃｏｍｐｕｔｉｎｇ  ｍａｃｈｉｎｅｓ”なる名称の、本発明に関する出版物（２０１６年４月２２日）（図１２及び１３）で提供される。
【０２１２】
我々は、７２ＣＰＵクラスタを用いて、何百ものシミュレーションを実行し、ＳＯＬＣが平衡に収束しなかった単一の事例も見つけなかった。我々が対処した一層大きな事例（１８ビットの事例）が、約１１，０００の独立した動的変数（即ちｖＭ、ｘ、ｉＤＣＧ及びｓ）を用いた動的システムのシミュレーションを要求することもまた注目する価値がある。従って、我々は、巨大な位相空間に対処しているが、しかしまだ我々は、平衡以外に何も見つけなかった。明らかに、これは、全ての可能なサイズに対してはストレンジアトラクタ又はリミットサイクルの欠如を証明していないが、しかし少なくとも我々が用いたパラメータに対しては証明した（表ＩＩを参照）。
【０２１３】
サブ集合和問題。ここで、我々は、ＳＯＬＣ内で多項式的な資源を用いて、ほぼ間違いなく複雑性理論における最も重要な問題の１つであるサブ集合和問題（ＳＳＰ）のＮＰ困難バージョンを解く方法を示す［Ｍ．Ｒ．Ｇａｒｅｙ  ａｎｄ  Ｄ．Ｓ．Ｊｏｈｎｓｏｎ，Ｃｏｍｐｕｔｅｒｓ  ａｎｄ  Ｉｎｔｒａｃｔａｂｉｌｉｔｙ；Ａ  Ｇｕｉｄｅ  ｔｏ
ｔｈｅ  Ｔｈｅｏｒｙ  ｏｆ  ＮＰ−Ｃｏｍｐｌｅｔｅｎｅｓｓ．Ｎｅｗ  Ｙｏｒｋ，ＮＹ，ＵＳＡ：Ｗ．Ｈ．Ｆｒｅｅｍａｎ  ＆  Ｃｏ．，１９９０．］。その問題は、次のように定義される。我々が、濃度ｎの有限集合
【数２２４】
2018530842.tif 000228
を検討する場合に、我々は、和が所与の番号ｓである非空サブ集合Ｋ⊆Ｇが存在するかどうかを知りたい（ＮＰ完全バージョン）。加えて、我々は、問題を解く少なくとも１つのサブ集合（それが存在する場合に）を見つけだそうとする（ＮＰ困難バージョン）。ＳＳＰの複雑さは、その濃度（ｎ）、及びＧの任意の要素を表すために用いられる最小ビット数（即ち精度ｐ）の両方の点で定式化される。問題は、それを解く周知のアルゴリズムが、ｎ又はｐのいずれかで指数関数的であるので、ｎ及びｐが同じ程度である場合に解くのが難しくなる。
【０２１４】
ここで、我々は、Ｇの全て要素が正であるＳＳＰのＮＰ困難バージョンを検討する。それらが違う事例は、ＳＯＬＣにおいて等しく実行できるが、しかしわずかに一層複雑なトポロジを要求し、且つ他のところで報告される。ＳＳＰを解くために、我々は、次の式のようにｃｊ∈Ｚ２の集まりを見つけようとする。
Σｊｃｊｑｊ＝ｓ  （７０）
この式において、ｑｊ∈Ｇ且つｊ＝１，．．．，ｎである。従って、我々の未知数は、ｃｊであり、ｙは、ｃｊの集まりである。式（７０）は、ブールシステムｆ（ｙ）＝ｂを介してブール式で容易に表すことができ、ｂは、Σｊｑｊを表現するために用いられる最小数の２進係数Ｐと等しくなるように、多数のゼロで埋められた２進係数によって構成される。ｄｉｍ（ｂ）＜ｌｏｇ２（ｎ−１）＋ｐを示すのは簡単である。このブールシステムは、図１２に示されているようにＳＯＬＣにおいて実現され得る。図１２は、３数字３ビットサブ集合和問題を解くための例示的なＳＯＬＣを示す。それは、未知のビットによってそれぞれを掛けられた整数の和を計算し、次にＳＯＬＧによって標準論理ゲートを代用するために、標準論理ゲートを用いて設計することができる。回路は、上記のＳＯＬＧで構成される。特にＳＯ  ＡＮＤ６０、ＳＯ  ＸＯＲ６２及びＳＯ  ＯＲ６４である。ここで、制御ユニットは、ｓの２進係数を実現するジェネレータによって構成され、出力は、図１２におけるｃｊによって指し示されたラインにおける電圧を測定することによって読み取ることができる。
【０２１５】
スケーラビリティ解析−−この回路は、ｐにおいて線形的に、且つｎにおいてｎ＋ｌｏｇ２（ｎ−１）として増大する。最後の項は、（７０）における和の間の連続的な残りによる。これは、図１２においてＳＯＬＣの左における追加の加算器によって表されている。またこの場合に、因数分解のように、我々は、ｐ及びｑの両方と共に多項式的に増大するＳＯＬＣを有し、その結果、ＳＳＰは、ＭＰＩＭクラスに属し、それは、チューリング例と異なり、因数分解及びサブ集合和問題が、メムコンピューティングパラダイム内で同じ複雑さを共有することを示す。
【０２１６】
数値シミュレーション−−我々は、因数分解と同じ方法でＳＯＬＣのシミュレーションを実行した。因数分解の場合におけるように、解は、全てのゲート電圧が１又は−１（それぞれ論理１及び０）である場合に見つけられる。我々は、この場合も同様に広範囲な解析を実行した。ｎ＝９及びｐ＝９まで、周期軌道もストレンジアトラクタも、ランダム初期条件から開始することによっては見つけられなかった。最後に、サブ集合和問題に対してもまた、解が存在しない場合に、システムは、どんな平衡にも収束しない。
【０２１７】
ＮＰ＝Ｐ問題に関する説明
ＤＭＭ及び特にＳＯＬＣをシミュレートするために用いられる資源は、それらをシミュレートするためにＣＰＵが行う浮動小数点演算の数において定量化することができる。我々が、ＯＤＥ、
【数２２５】
2018530842.tif 000229
（式（２５））を実際に積分しているので、浮動小数点演算の数は、ｉ）（我々が、前方オイラー若しくはルンゲクッタのような前方積分方法を用いる場合に［Ｊ．Ｓｔｏｅｒ  ａｎｄ  Ｒ．Ｂｕｌｉｒｓｃｈ，Ｉｎｔｒｏｄｕｃｔｉｏｎ  ｔｏ  ｎｕｍｅｒｉｃａｌ
ａｎａｌｙｓｉｓ．Ｓｐｒｉｎｇｅｒ  Ｖｅｒｌａｇ，２００２］）線形的に、又は（我々が、後方オイラー若しくは台形規則［ｉｄ］）のような後方方法を用いる場合に、せいぜい二次式的に依存し、且つｉｉ）シミュレーションの合計期間に関して積分するために、我々が用いる最小時間増分に依存するか、又は換言すれば、時間ステップＮｔの数に線形的に依存する。我々は、それらを別々に論じる。我々は、上記で次のことを理解した。即ち、ＮＰ問題に対して、ｄｉｍ（ｘ）が、（因数分解に対するビット数において二次式的に、且つＳＳＰに対する集合Ｇの精度及び濃度の両方において線形的に）問題の入力で多項式的にスケーリングすることを我々が得ることである。これらのＮＰ問題をより一般的なＮＰ完全問題、即ちブール充足可能性（ＳＡＴ）問題にマッピングすることによって、我々がこれらのＮＰ問題を解くこと、及び次に我々が、特定の問題を表すＳＡＴ（このＳＡＴは、我々がｆ（ｙ）＝ｂで示すコンパクトブール式である）を直接コード化することによってＳＯＬＣを構築することに留意されたい。これは、ｄｉｍ（ｘ）が、ＳＡＴを表すために用いられる基本論理ゲート（即ちＡＮＤ、ＯＲ、ＸＯＲ）の数に線形的に依存することを意味する。
【０２１８】
シミュレーションを実行する時間ステップの数Ｎｔは、二重の制限を有する。最初の制限は、シミュレーションＴｓの最小時間増分Δｔに依存し、第２の制限は、最小期間に依存する。前者は、ＳＯＬＣの最小時定数に依存する。結局、この時定数は、回路のサイズに依存せず、我々がシミュレートしている単一デバイスの性質に依存する。他方で、Ｔｓは、システムのサイズに依存し得る。実際に、それは、システムの平衡を明確に見つけるために我々が必要とする最小時間である。従って、それは、システムの最大時定数と関係する。しかしながら、Ｔｓが、問題のサイズと共にせいぜい多項式的に増大することが上記で示された。次に、この全てから、我々が、チューリングマシンを用いて、ＤＭＭを多項式的にシミュレートできると推論し、ＮＰ＝Ｐを示唆することができる。本マシンは、（メモリスタなどの）メモリ及び／又は標準ＭＯＳ技術を備えた回路素子で製造することができる。それらは、極低温も、動作するために量子コヒーレンスを維持することも要求しない。何故なら、それらが、本質的に古典的な物体であり、且つ整数に整数をマッピングするからである。従って、それらは、フォンノイマンアーキテクチャ内に実現される我々の本デジタルチューリングマシンのようにノイズに対して極めて堅牢である。
【０２１９】
メモリスタＳＯＬＧゲート
好ましい実施形態において、ＳＯＬＧメモリスタデバイスは、メモリスタで実現される。図１３（ａ）〜１３（ｄ）は、メモリスタ７０、各端子における動的補正モジュール７２、ＳＯ−ＮＯＴゲート、及び必要とされる動的補正論理で形成されたＳＯ  ＡＮＤ及びＯＲゲートをそれぞれ示す。メモリスタ７０は、標準ＣＭＯＳ技術を用いてエミュレートするか、又は従来の技術を介して製造することができる。動的補正モジュールは、抵抗Ｒ、非線形コンダクタンスＧ（ｖ）＝−（ｖ−ｃ）（ｖ＋ｃ）、及び相異なる極性を備えた２つの同一のメモリスタＭによって形成される。それらのそれぞれは、線形駆動関数Ｌ１、Ｌ２、Ｌ３、Ｌ４を備えた電圧駆動型電圧ジェネレータに接続される。続く表において定義されるように、線形関数は、ユニークではない。
【０２２０】
動的補正モジュール７２は、線形駆動関数Ｌ１、Ｌ２、Ｌ３、Ｌ４を備えた電圧駆動型電圧ジェネレータで実現される。線形関数は、ユニークでなく、例えば次の関係を満たす
ように選択することができる。
【０２２１】
【表３】
2018530842.tif 000230
ここでｉｅ＝ｖｃ／Ｒｏｎは、電圧ｖｃが印加され、メモリスタがＲｏｎに切り替えられた場合に、メモリスタに流れる電流である。
【０２２２】
電圧と電流との間の最初の４つの関係（最初の４つの行）は、自己組織化ゲートの正確な構成が、安定している（電流が、端子から流れず、従って信号が、論理ゲートの状態を変更しようとしない）ことを保証する関係である。他方で、最後の４つの関係（最後の４つの行）は、ある安定構成へ論理ゲートを駆動する電流を保証する。
【０２２３】
図１３（ｃ）のＳＯ  ＮＯＴは、ｖ１＝−ｖ２及びｉ１＝ｉ２を満たさなければならない２ポート電子装置である。これは、標準マイクロ電子コンポーネントを用いて、幾つかの方法で構成することができる。ＳＯ  ＮＯＴは、メモリスタを含んでもよく、又は設計に依存しなくてもよい。ＳＯ  ＮＯＴの１つの形態は、論理１によって供給される出力端子を備えたＳＯ  ＸＯＲゲートである。
【０２２４】
図１４Ａは、図１３（ａ）−１３（ｄ）のＳＯＬＧから形成された例示的なＳＯＬＣを示す。論理ゲート間の接続は、動的補正信号によって用いられる電流が、ノードにおける電位を上昇又は低下させ得るように構成されるべきである。これは、ＳＯ  ＡＮＤ８２、ＳＯ  ＸＯＲ８４及びＳＯ  ＮＯＴ８６ゲートの接続において、各ノードに小さな静電容量８０（メモリスタの典型的な切り替え時間と比較して小さな）を含んで達成することができる。動的補正モジュールは、例を単純にするために示されていない。
【０２２５】
図１４ＡのＳＯＬＣは、標準モード、即ち、図１４Ｂに示されているように、上部端子において入力を投ずる前方モードにおいて、又は１４Ｃに示されている反転モードにおいて動作することができる。即ち、出力部（下部端子）に値を印加し、且つまた上部端子に入力を供給する（又は供給しない）ことができる。第１の場合に、我々は、ゲートを抑制し、結果が、図１４Ｂ及び１４Ｃに（シミュレーションによって）示されており、一方で後者の場合に、我々は、追加の自由度をゲートに与え、最終結果は、初期条件に依存する。反転モードは、本ＳＯ回路を用いてのみ可能であり、発明者らに周知の標準論理回路を用いては不可能である。
【０２２６】
浮動小数点数の除算用の標準アルゴリズムは、２つの数の仮数を除算するために幾つか
のステップを必要とする。対照的に、本発明のＳＯＬＣを用いることによって、要求される精度で２つの仮数の商を決定することが、１計算ステップで可能にされる。問題を明確に示すために、我々は、数ａ及びｂを除算したい。即ち、我々は、ｃ＝ａ／ｂであるように数ｃを見つけたい。ＳＯＬＣを用いて、我々は、実際にｃｂ＝ａを実行する。有限数のビットを備えた２進表現におけるこの実装形態は、計算の精度のために追加のビットを必要とする（計算の精度の徹底的な処理は、はっきり示すことができ、当業者によって理解されるであろうが、本論理回路の強力な利点を理解するためには必要ではない）。ブール論理において積を行うために、我々は、従来通り論理ゲートから構成された２及び３ビット和ポートを必要とする。この方法で図１５における回路は、構成することができる。我々は、これらの自身組織化可能な論理ゲートの広範囲な数値シミュレーションを実行し、それらが期待通りに動作することを示した。
【０２２７】
本発明の特定の実施形態が、図示され説明されたが、他の修正、置き換え及び代替が、当業者に明白であることを理解されたい。かかる修正、置き換え及び代替は、本発明の趣旨及び範囲から逸脱せずに行うことができ、本発明の趣旨及び範囲は、添付の特許請求の範囲から決定されるべきである。
【０２２８】
本発明の様々な特徴は、添付の特許請求の範囲において明らかにされる。
【図１】
2018530842.tif 000233
【図２】
2018530842.tif 000234
【図３Ａ】
2018530842.tif 000235
【図３Ｂ】
2018530842.tif 000236
【図４】
2018530842.tif 000237
【図５】
2018530842.tif 000238
【図６Ａ】
2018530842.tif 000239
【図６Ｂ】
2018530842.tif 000240
【図７】
2018530842.tif 000241
【図８】
2018530842.tif 000242
【図９】
2018530842.tif 000243
【図１０】
2018530842.tif 000244
【図１１】
2018530842.tif 000245
【図１２】
2018530842.tif 000246
【図１３】
2018530842.tif 000247
【図１４Ａ】
2018530842.tif 000248
【図１４Ｂ】
2018530842.tif 000249
【図１４Ｃ】
2018530842.tif 000250
【図１５】
2018530842.tif 000251
【手続補正書】
【提出日】平成30年7月3日(2018.7.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力端子及び出力端子の両方として機能できるように構成された少なくとも１つの端子と、
１つ又は複数のメモリ素子であって、そのそれぞれが、前記少なくとも１つの端子における少なくとも幾つかと結合される１つ又は複数のメモリ素子と、
前記少なくとも１つの端子と結合された少なくとも１つの動的補正モジュールであって、前記少なくとも１つの端子のいずれかに印加された信号に応じて、不安定構成から安定構成へと自己組織化論理ゲートを駆動するように構成された少なくとも１つの動的補正モジュールと、
を含む自己組織化論理ゲート。
【請求項２】
前記入力端子及び前記出力端子の両方として働く前記少なくとも１つの端子における１つの端子に対して、入力及び出力信号が、その端子上に重畳される、請求項１に記載の自己組織化論理ゲート。
【請求項３】
前記自己組織化論理ゲートが、前方論理及び反転論理を同時に実行するように構成される、請求項１に記載の自己組織化論理ゲート。
【請求項４】
前記安定構成が、前記少なくとも１つの端子における１つ又は複数の出力端子に印加された出力信号に応じ、前記少なくとも１つの端子における入力端子において反転論理を介して入力値が生成される論理状態を含む、請求項３に記載の自己組織化論理ゲート。
【請求項５】
前記安定構成が、前記少なくとも１つの端子における１つ又は複数の入力端子に印加された出力信号に応じ、前記少なくとも１つの端子における出力端子において前方論理を介して出力値が生成される論理状態を含む、請求項３に記載の自己組織化論理ゲート。
【請求項６】
前記１つ又は複数のメモリ素子における少なくとも幾つかが、メモリスタデバイスに基づいて実現される、請求項１に記載の自己組織化論理ゲート。
【請求項７】
前記少なくとも１つの動的補正モジュールのそれぞれが、前記安定構成に進むために、前記少なくとも１つの端子における対応する１つの端子に電圧補正を印加する、請求項１
に記載の自己組織化論理ゲート。
【請求項８】
前記電圧補正が、前記対応する端子における信号に基づいて生成される、請求項７に記載の自己組織化論理ゲート。
【請求項９】
互いに結合された自己組織化論理ゲートであって、
前記自己組織化論理ゲートのそれぞれが、前方論理及び反転論理を同時に実行することによって自己組織化するように構成される自己組織化論理ゲートを含む自己組織化回路。
【請求項１０】
前記自己組織化論理ゲートのそれぞれが、端子を含む、請求項９に記載の自己組織化回路。
【請求項１１】
前記端子の少なくとも１つが、入力端子及び出力端子の両方として機能するように構成される、請求項１０に記載の自己組織化回路。
【請求項１２】
前記自己組織化論理ゲートのそれぞれが、前記端子に存在する信号に対して論理関数を実行するように構成される、請求項１０に記載の自己組織化回路。
【請求項１３】
前記自己組織化論理ゲートのそれぞれにおける前記端子が、第１のセットの端子及び第２のセットの端子を含み、前記前方論理が、前記第１のセットの端子から前記第２のセットの端子までであり、前記反転論理が、前記第２のセットの端子から前記第１のセットの端子までである、請求項１０に記載の自己組織化回路。
【請求項１４】
前記自己組織化論理ゲートのそれぞれが、前記端子と結合されたメモリ素子を更に含む、請求項１０に記載の自己組織化回路。
【請求項１５】
前記メモリ素子のそれぞれが、１つ又は複数のメモリスタデバイスを含む、請求項１４に記載の自己組織化回路。
【請求項１６】
前記自己組織化論理ゲートのそれぞれが、前記端子のいずれかで受信された信号に応じて状態を変更するように構成される、請求項１０に記載の自己組織化回路。
【請求項１７】
前記自己組織化論理ゲートのそれぞれが、前記端子のいずれかに印加された信号に応じて、不安定構成を安定構成へ動的に駆動するように構成された動的補正モジュールを更に含み、
前記自己組織化論理ゲートによって実行される論理関数が、前記安定構成において満たされる、請求項１０に記載の自己組織化回路。
【請求項１８】
動的補正モジュールのそれぞれが、メモリスタデバイスを含む、請求項１７に記載の自己組織化回路。
【請求項１９】
前記自己組織化論理ゲートの１つ又は複数における少なくとも１つの端子を０又は１のそれぞれの論理値へ駆動するように構成された補助回路を更に含む、請求項１０に記載の自己組織化回路。
【請求項２０】
前記自己組織化回路が、入力信号を受信するように指定された少なくとも１つの端子を含み、前記自己組織化論理ゲートのそれぞれが、それぞれの論理関数を満たすために前記入力信号に応じて、前方論理及び反転論理を実行する、請求項９に記載の自己組織化回路。
【請求項２１】
前記自己組織化論理ゲートの少なくとも幾つかが、対応するそれぞれの論理関数を満たす場合に、前記自己組織化回路が平衡に達する、請求項９に記載の自己組織化回路。
【請求項２２】
自己組織化論理ゲートが、前記自己組織化論理ゲートからのフィードバックに基づいて、自らのそれぞれの論理関数を満たす、請求項９に記載の自己組織化回路。
【請求項２３】
自らに情報を記録したマシン可読の非一時的な媒体であって、前記情報が、マシンによって読み出された場合に、前記マシンに自己組織化回路をシミュレートさせ、
前記自己組織化回路が、互いに結合された自己組織化論理ゲートを含み、前記自己組織化論理ゲートのそれぞれが、前方論理及び反転論理を同時に実行することによって自己組織化するように構成されるマシン可読の非一時的な媒体。
【請求項２４】
前記自己組織化論理ゲートのそれぞれが、端子を含む、請求項２３に記載の媒体。
【請求項２５】
前記端子の少なくとも１つが、入力端子及び出力端子の両方として機能するように構成される、請求項２４に記載の媒体。
【請求項２６】
前記自己組織化論理ゲートのそれぞれが、前記端子に存在する信号に対して論理関数を実行するように構成される、請求項２４に記載の媒体。
【請求項２７】
前記自己組織化回路が、入力信号を受信するように指定された少なくとも１つの端子を更に含み、前記自己組織化論理ゲートのそれぞれが、そのそれぞれの論理関数を満たすために前記入力信号に応じて、前方論理及び反転論理を実行する、請求項２６に記載の媒体。
【請求項２８】
前記自己組織化論理ゲートのそれぞれにおける前記端子が、第１のセットの端子及び第２のセットの端子を含み、前記前方論理が、前記第１のセットの端子から前記第２のセットの端子までであり、前記反転論理が、前記第２のセットの端子から前記第１のセットの端子までである、請求項２４に記載の媒体。
【請求項２９】
前記自己組織化論理ゲートのそれぞれが、前記端子と結合されたメモリ素子を更に含む、請求項２４に記載の媒体。
【請求項３０】
前記自己組織化論理ゲートのそれぞれが、前記端子のいずれかで受信された信号に応じて状態を変更する、請求項２４に記載の媒体。
【請求項３１】
自己組織化論理ゲートを含む自己組織化論理回路であって、前記自己組織化論理ゲートのそれぞれが、
第１のセットの端子及び第２のセットの端子を含む端子と、
前記第１のセットの前記端子と前記第２のセットの前記端子との間に接続されるメモリスタデバイスと、
前記端子のいずれかに印加された信号に応じて、前記自己組織化論理ゲートの前記不安定構成を前記自己組織化論理ゲートの安定構成へと駆動するように構成された動的補正モジュールと、を含み、
前記自己組織化論理ゲートが、前記端子における信号に基づいて論理関数を実行するように構成され、前記論理関数が、前記安定構成において満たされる自己組織化論理回路。
【請求項３２】
前記自己組織化論理回路が、前記自己組織化論理ゲートをモデル化するために、非一時的なコンピュータ可読媒体に格納されたコードによってシミュレートされる、請求項３１に記載の自己組織化論理回路。
【請求項３３】
前記動的補正モジュールが、前記メモリスタデバイスを含む、請求項３１に記載の自己組織化論理回路。
【請求項３４】
前記動的補正モジュールのそれぞれが、抵抗素子、非線形コンダクタンス素子、及び追加のメモリスタデバイスを含む、請求項３１に記載の自己組織化論理回路。
【請求項３５】
前記自己組織化論理回路が、物理的回路である、請求項３１に記載の自己組織化論理回路。
【請求項３６】
前記メモリスタデバイスが、メモリスタ動作を達成するように構成されたトランジスタを含む、請求項３５に記載の自己組織化論理回路。
【請求項３７】
アクセスされた場合に、自己組織化論理ゲートを含む自己組織化論理回路をコンピュータにシミュレートさせるコードを格納する非一時的なコンピュータ可読媒体上に常駐するコンピュータプログラムプロダクトであって、前記自己組織化論理ゲートのそれぞれが、
第１のセットの端子及び第２のセットの端子を含む端子と、
前記第１のセットの前記端子と前記第２のセットの前記端子との間に接続されたメモリスタデバイスと、
前記端子のいずれかに印加された信号に応じて、前記自己組織化論理ゲートの不安定構成を前記自己組織化論理ゲートの安定構成へ駆動するように構成された動的補正モジュールと、を含み、
前記自己組織化論理ゲートが、前記端子における信号に基づいて論理関数を実行するように構成され、前記論理関数が、前記安定構成において満たされるコンピュータプログラムプロダクト。
【請求項３８】
前記動的補正モジュールのそれぞれが、抵抗素子、非線形コンダクタンス素子、及び追加のメモリスタデバイスを含み、前記非線形コンダクタンス素子が、Ｇ（ｖ）＝−（ｖ−ｃ）（ｖ＋ｃ）によって表される電圧関数ｖである非線形コンダクタンスを提供するように構成され、電圧ｃが、論理１をコード化し、電圧−ｃが、論理０をコード化する、請求項３７に記載のコンピュータプログラムプロダクト。
【請求項３９】
前記動的補正モジュールが、前記メモリスタデバイスを含む、請求項３７に記載のコンピュータプログラムプロダクト。
【請求項４０】
前記端子のそれぞれが、少なくとも１つの動的補正モジュールと結合される、請求項３７に記載のコンピュータプログラムプロダクト。
【請求項４１】
前記論理関数が、ＡＮＤ論理関数、ＯＲ論理関数、及びＸＯＲ論理関数の１つを含む、請求項３７に記載のコンピュータプログラムプロダクト。
【請求項４２】
前記自己組織化論理ゲートが、誘発されたフィードバックを介して前記論理関数を満たすようにされる、請求項３７に記載のコンピュータプログラムプロダクト。
【請求項４３】
自己組織化論理回路が、外部から前記自己組織化論理回路への印加信号を受信しない、前記自己組織化論理ゲートの前記端子における少なくとも１つに接続された補助回路を含み、前記補助回路が、前記自己組織化論理ゲートの安定構成を維持するように構成される、請求項３７に記載のコンピュータプログラムプロダクト。
【請求項４４】
前記自己組織化論理ゲートの前記安定構成において、前記第１のセットの前記端子と前
記第２のセットの前記端子との間で電流が、ほぼ流れない、請求項３７に記載のコンピュータプログラムプロダクト。
【請求項４５】
前記第１のセットの前記端子が、第１の端子及び第２の端子を含み、前記第２のセットの前記端子が、第３の端子を含み、前記メモリスタデバイスが、前記第１の端子と前記第３の端子との間に接続された第１のメモリスタデバイスと、前記第２の端子と前記第３の端子との間に接続された第２のメモリスタデバイスと、を含む、請求項３７に記載のコンピュータプログラムプロダクト。
【請求項４６】
自己組織化論理ゲートを含む自己組織化論理回路をエミュレートするための命令を格納する非一時的なコンピュータ可読媒体であって、前記自己組織化論理ゲートのそれぞれが、
第１のセットの端子及び第２のセットの端子を含む端子と、
前記第１のセットの前記端子と前記第２のセットの前記端子との間に接続されたメモリスタデバイスと、
前記端子のいずれかに印加された信号に応じて、前記自己組織化論理ゲートの安定構成へ前記自己組織化論理ゲートの不安定構成を動的に駆動するように構成された動的補正モジュールと、を含むようにエミュレートされ、
前記自己組織化論理ゲートが、前記端子における信号に基づいて論理関数を実行するように構成され、前記論理関数が、前記安定構成において満たされる非一時的なコンピュータ可読媒体と、
前記自己組織化論理回路をエミュレートする前記命令を実行するように構成されたプロセッサであって、前記エミュレーションが、少なくともある入力信号によって表される所与の問題の解に対応する前記自己組織化論理回路の状態に達するために、前記少なくともある入力信号に基づくプロセッサと、
を含むコンピュータシステム。
【請求項４７】
前記自己組織化論理ゲートが、前記第１のセットの前記端子から前記第２のセットの前記端子への前方論理、及び前記第２のセットの前記端子から前記第１のセットの前記端子への反転論理を実行するように構成される、請求項４６に記載のコンピュータシステム。
【請求項４８】
前記論理関数が、ＡＮＤ論理関数、ＯＲ論理関数、及びＸＯＲ論理関数のいずれか１つである、請求項４６に記載のコンピュータシステム。
【請求項４９】
前記自己組織化論理ゲートが、誘発されたフィードバックを介して前記論理関数を満たすようにされる、請求項４６に記載のコンピュータシステム。
【請求項５０】
前記自己組織化論理回路が、前記端子における端子に接続された、且つ前記自己組織化論理ゲートの前記安定構成を維持するように構成された補助回路を含む、請求項４６に記載のコンピュータシステム。
【国際調査報告】
2018530842.tif 000252
2018530842.tif 000253