(57)【要約】  ＴＦＴデバイスは、半導体材料の相互に絶縁された細長いストリップを備えた基板から始めることで製造される。基板上のストリップの上を層のスタックで覆い、このスタックはゲート電極層を備えている。マルチレベルのレジスト層がゲート電極層の上に提供される。マルチレベルのレジスト層はゲート領域とソースドレイン領域とを画定し、チャネルがストリップの方向と平行に配置される。レジスト層におけるゲート箇所は、レジスト層におけるソースドレイン領域と交差し、両側の上のソースドレイン領域を、少なくともストリップのピッチに対応する距離ほど延出する。【選択図】図８
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【特許請求の範囲】
【請求項１】
薄膜トランジスタを備えた半導体デバイスを製造する方法であって、
半導体材料の相互に絶縁された細長いストリップをその上に備えた基板を用意するステップであって、前記ストリップは第１の方向に延長する、ステップと、
前記基板における前記ストリップの上に層のスタックを積層するステップであって、前記スタックは、ゲート電極層、および前記ゲート電極層と前記ストリップとの間のゲート絶縁層を備える、ステップと、
前記スタックの上に第１および第２のゼロではないレジスト高さレベルをそれぞれ有する第１および第２の部分を備えたマルチレベルのレジスト層を提供するステップであって、前記第１のレジスト高さレベルは、前記第２のレジスト高さレベルよりも小さく、前記第２の部分は、前記第１の方向を横断する第２の方向に前記第１の部分と交差する箇所を備え、少なくとも前記ストリップのピッチに対応する距離だけ、両側において前記第１の部分を延出する、ステップと、
前記第１および第２の部分にて被覆されない前記基板の領域の上の前記スタックと前記ストリップとを、前記マルチレベルのレジスト層をマスクとして用いてエッチングするステップと、
前記マルチレベルのレジスト層からのレジストにて被覆されている前記第２の部分の下にある前記基板を残すように、少なくとも前記第１のレジスト高さレベルから下の前記マルチレベルのレジスト層をエッチングするステップと、
前記トランジスタのゲート電極として用いるために、前記マルチレベルのレジスト層の前記第２の部分の下の前記ゲート電極層の部分を残すように、前記ストリップのうちの前記マルチレベルのレジスト層の前記第１の部分が除去されている部分を露出させるように前記スタックをエッチングするステップと、
前記ストリップの前記露出された部分から、前記トランジスタのソース接点およびドレイン接点を形成するステップと、
を備える方法。
【請求項２】
前記スタックの上にレジストの層を積層し、前記第１および第２のレジスト高さレベルを備えた高さレベルパターンを画定するスタンプを用いて前記レジストをインプリンティングすることによって、前記マルチレベルのレジスト層が設けられる、請求項１に記載の方法。
【請求項３】
前記スタックの上にレジストの層を積層することと、グレイレベルの照射パターンを用いて前記レジストを照射することとによって、前記マルチレベルのレジスト層が設けられ、第１および第２の強度レベルが前記第１および第２のレジスト高さレベルに対応する、請求項１に記載の方法。
【請求項４】
少なくとも前記第１のレジスト高さレベルから下の前記マルチレベルのレジスト層の前記エッチングの後に、導電率上昇処理を前記ストリップに行うステップを備える、請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記導電率上昇処理は、シリコン窒化物を前記ストリップの上に積層するステップを備える、請求項４に記載の方法。
【請求項６】
少なくとも前記第１のレジスト高さレベルから下の前記マルチレベルのレジスト層の前記エッチングの後に、前記スタックにて被覆されていない前記ストリップの部分に、ソース接点およびドレイン接点を形成する金属を積層するステップを備える、請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記第１の部分と交差する前記箇所が、前記ストリップの少なくとも２つの上を交差し、前記ストリップの前記少なくとも２つのすべてと接触するソース接点金属領域を形成し、前記ストリップの前記少なくとも２つのすべてと接触するドレイン接点金属領域を形成する、請求項１から６のいずれか一項に記載の方法。
【請求項８】
薄膜トランジスタを備えた半導体デバイスであって、
基板と、
前記基板上の半導体材料の複数の細長いストリップであって、前記ストリップはそれぞれが第１の方向に延長しているストリップと、
前記複数のストリップの上で、前記第１の方向を横断する第２の方向に延長するゲート領域における前記ストリップの上方のゲート電極であって、前記ストリップは、前記ゲート領域のそれぞれの側において前記第１の方向に沿って延長する第１の部分を有し、前記ストリップの前記第１の部分の導電率は、前記ゲート領域の下に存在する前記ストリップの第２の部分に比べ大きな導電率を有し、前記ゲート領域は、前記複数のストリップの両側において、少なくとも前記ストリップのピッチに対応する距離だけ、前記ストリップを前記第２の方向に延出している、ゲート電極と、
前記ストリップと前記ゲート領域における前記ゲート電極との間に存在し、前記ゲート領域とアライメントがとれているゲート絶縁領域と、
前記第１の方向に沿った前記ゲート領域のそれぞれの側の上にある前記ストリップの前記第１の部分の上のソース接点およびドレイン接点と、
を備える半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ）を備えたデバイスを製造する方法、および表示デバイスを製造する方法に関する。
【背景技術】
【０００２】
ＴＦＴは、ＬＣＤ表示パネル等のデバイスに用いられる。ＴＦＴは、基板上のチャネル領域となる半導体材料の薄膜という形のチャネルと、絶縁層にて半導体材料から分離された導電性のゲートとを備えている。ゲートと基板との間に半導体材料が存在するトップゲート、又は半導体材料と基板との間にゲートが存在するボトムゲートが用いられる。ゲートは、チャネル領域を交差し、ゲートの両側に存在するチャネル領域においてソース及びドレイン領域を画定する。
【０００３】
米国特許第７３４１８９３号明細書には、ＳＡＩＬ（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｉｍｐｒｉｎｔ  ｌｉｔｈｏｇｒａｐｈｙ＝自己アライメントのとれたインプリントリソグラフィ）プロセスと称されるインプリンティングによるトランジスタを備えたデバイスを製造する方法が記載されている。ＳＡＩＬプロセスでは、高さが可変な単一のレジスト層が、異なるプロセスのステップを用いて処理される基板の上の異なる領域を画定するために用いられる。レジストは、スタンピング、すなわちグレイレベルの光露出パターンによって異なる領域の上に異なる高さレベルを有するように作成される。
【０００４】
その原理は、各ステップがレジストの最低の（残存している）高さレベルからレジストの底部までのレジストを除去する期間の間である継続的なステップにおいて、より高い高さレベルを有するレジストを完全に除去することなく、レジストがエッチングされることである。その後、残存しているレジストにて形成されたマスクを通じて露出された領域にプロセスのステップが適用される。これが、より高いレベルに対して断続的に反復される。ＳＡＩＬプロセスは、すべての領域の相対位置が、単一のレジスト層の３Ｄパターンにて画定される長所を有する。異なるレジスト層の異なるパターニングのステップのアライメントは必要とされない。
【０００５】
レジストの下には、トランジスタを形成するために用いられる複数の薄膜層のスタックが設けられている。これは、半導体材料の層と、（ゲート）分離層と、金属層等とを含む。それぞれの高さレベルからレジストを除去した後の異なるプロセスのステップは、レジストにて形成されたマスクを通じてスタックにおける複数の層の一部又は全部の除去を、それぞれの高さレベルからのエッチング及び／又はそのマスクを通過しての追加的材料の積層の後で提供される。
【０００６】
米国特許第７３４１８９３号明細書には、ボトムゲートＴＦＴの製造へのＳＡＩＬプロセスの適用が記載されている。このプロセスでは、薄膜層のスタックが平行な導電性ストリップを備えた基板の上に提供される。ゲート電極は、そのような平行な複数のストリップの断面にて形成される。チャネルは、ソースからドレインへストリップの長軸方向に分離して横断するように走査される。薄膜層のスタックは、ゲート絶縁層と、半導体層と、上部金属層とを含む。ＳＡＩＬプロセスでは、異なる高さレベルが、ゲート電極を形成する断面を分離するために必要とされる場所でストリップをエッチングし、ゲート接点を積層し、異なるチャネルを分離し、ソース接点とドレイン接点とを分離するための上部金属を除去するために用いられる。半導体層がゲート電極上に存在するため、半導体層におけるチャネルをエッチングして、ゲート電極がそれを越えて延長することで、ゲートの周囲でのソースドレイン間の電流リークを回避することは容易である。
【０００７】
トップゲートＴＦＴに適用されるときは、ＳＡＩＬプロセスにおいて、このタイプの電流リークを避けることはより困難である。（ＳＡＩＬではない）マルチマスクのプロセスでは、半導体層が、ゲート電極層が積層される前に第１のマスクを用いてパターニングされ、第２のマスクを用いて画定されることが可能であり、ゲート電極がそれを越えて延長することがマスクにて保証される。ＳＡＩＬプロセスに付随する問題は、ゲート電極が半導体層上に存在するために、ゲート電極がその上に存在する間に半導体層がエッチングされなければならないことである。そうしなければ、ゲートの周囲でソースドレイン間の電流リークを生じさせる、すなわちゲート電極のエッジの下に存在する半導体層を除去するためには、アンダーカットエッチングプロセスを用いることが知られている。別の解決策としては、ソースドレイン領域を十分に越えるようにゲート電極を延長することであり、これにより、どのようなリーク電流もリーク経路における抵抗値を上昇させる大きな回り道をすることが強制される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第７３４１８９３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特に、薄膜トランジスタを備えた電流リークを低減させるデバイスを製造するための、より簡単なプロセスを提供することが目的である。
【課題を解決するための手段】
【００１０】
薄膜トランジスタを備えた半導体デバイスを製造する方法であって、
−  半導体材料の相互に絶縁された細長いストリップをその上に備えた基板を用意するステップであって、前記ストリップは第１の方向に延長する、ステップと、
−  前記基板における前記ストリップの上に層のスタックを積層するステップであって、前記スタックは、ゲート電極層、および前記ゲート電極層と前記ストリップとの間のゲート絶縁層を備える、ステップと、
−  前記スタックの上に第１および第２のゼロではないレジスト高さレベルをそれぞれ有する第１および第２の部分を備えたマルチレベルのレジスト層を提供するステップであって、前記第１のレジスト高さレベルは、前記第２のレジスト高さレベルよりも小さく、前記第２の部分は、前記第１の方向を横断する第２の方向に前記第１の部分と交差する箇所を備え、少なくとも前記ストリップのピッチに対応する距離だけ、両側において前記第１の部分を延出する、ステップと、
−  前記第１および第２の部分にて被覆されない前記基板の領域の上の前記スタックと前記ストリップとを、前記マルチレベルのレジスト層をマスクとして用いてエッチングするステップと、
−  前記マルチレベルのレジスト層からのレジストにて被覆されている前記第２の部分の下にある前記基板を残すように、少なくとも前記第１のレジスト高さレベルから下の前記マルチレベルのレジスト層をエッチングするステップと、
−  前記トランジスタのゲート電極として用いるために、前記マルチレベルのレジスト層の前記第２の部分の下の前記ゲート電極層の部分を残すように、前記ストリップのうちの前記マルチレベルのレジスト層の前記第１の部分が除去されている部分を露出させるように前記スタックをエッチングするステップと、
−  前記ストリップの前記露出された部分から、前記トランジスタのソース接点およびドレイン接点を形成するステップと、を備える方法である。
【００１１】
この場合に、デバイスは、半導体材料の相互に絶縁され平行で細長く第１の方向に延長するストリップが設けられた基板の上に作成される。薄膜トランジスタのチャネルは、複数のそのように平行なストリップから形成される。ストリップを備えた基板の上には、ゲート電極材料とゲート絶縁材料との層を備えたスタックが積層される。その上には、マルチレベルのレジストが提供されるが、このレジストは、少なくとも第１および第２のゼロではないレジスト高さレベルを備えた領域を含んでいる。これらの領域の外部には、スタックとストリップとが基板からエッチングにて除去される。第２の（より大きな）レジスト高さレベルが存在する領域は、複数のストリップの上を第２の方向に延長し、ストリップに垂直である、すなわち、より一般的には、ストリップを横断するゲート領域を含んでいる。第１の（より小さな）レジスト高さレベルが存在する第１の領域は、ゲート領域の両側においてストリップのソース及びドレイン領域を画定するように機能する。ゲート領域は、第２の方向に、少なくともストリップのピッチと等しい距離ほど第１の領域を延出する。
【００１２】
マルチレベルのレジストは、まず、レジストを第１のレジストレベルまで除去するためにエッチングされ、ゲート領域にレジストが残る。その後、ストリップはスタックを選択的にエッチングすることで露出される。ストリップが露出する領域にはソース接点およびドレイン接点が作成される。
【００１３】
各延出箇所（overreach）の下では、さらなるストリップの一部が、ゲート領域とアライメントがとれたエッチングに起因してエッジとともに残る。そのようなストリップは、ソース接点及びドレイン接点まで延長しないため、それらがチャネルの一部を形成することはない。チャネルの一部を形成する第１のストリップは、少なくとも継続的なストリップ間の距離によって、ゲートの横方向エッジから分離される。これが、リークチャネルの形成を回避させる。この２つのパターニングのステップは、リークチャネルの危険を冒すことなく直ちに達成され、２つのパターニングのステップのアライメントの必要性も消している。
【００１４】
以上及びその他の目的と有利な態様とは、以下の図面を参照してなされる例示的な実施形態の記載から明らかになる。
【図面の簡単な説明】
【００１５】
【図１】ＴＦＴデバイスの製造プロセスのフローチャートである。
【図２】半導体膜のストリップを備えた基板の平面図である。
【図３】半導体膜のストリップを備えた基板の側面図である。
【図４ａ】スタックとマルチレベルのレジストとを備えた基板の側面図である。
【図４ｂ】スタックとマルチレベルのレジストとを備えた基板の側面図である。
【図５】マルチレベルのレジストの平面図である。
【図６ａ】第１のエッチング段階の後のスタックを備えた基板の側面図である。
【図６ｂ】第１のエッチング段階の後のスタックを備えた基板の側面図である。
【図７】第２のエッチング段階の後のスタックを備えた基板の側面図である。
【図８】さらなる処理の後の側面図である。
【発明を実施するための形態】
【００１６】
図１は、ＴＦＴデバイスの製造プロセスのフローチャートを示す。このプロセスの第１のステップ１１では、半導体膜の平行なストリップをその基板の上に備えた基板が提供される。図２は、ストリップ２２を備えたその基板の一部の平面図を示す。図３は、基板の上に半導体のストリップ２２を備えたその基板２０の側面図を示す。ストリップ２２と接触する基板２０の表面は、ストリップ２２を互いに電気的に絶縁する材料で構成されている。基準とするために、ｘ及びｙ座標軸が、基板２０の表面と平行である垂直な水平方向を特定するために用いられ、ｚ座標軸が、表面と垂直な垂直方向の軸を特定するために用いられている。ストリップ２２は、それらの長軸方向がｙ方向に延長する細長いストリップである。
【００１７】
図示する実施形態では、すべてのストリップ２２は、ｘ方向において同じ幅とピッチとを有する（ピッチ「ｐ」とは、ストリップ２２の幅と次のストリップ２２までの距離との和である）。例示的な実施形態において、ストリップ２２の幅は０．１〜２μｍの範囲に、ストリップ２２間の間隔は０．０５〜２μｍの範囲に、幅と間隔との和に等しいピッチは０．１５〜４μｍの範囲である。すべてのストリップ２２は、基板２０上のどの場所においても同じ幅と同じピッチ「ｐ」とを有することが好ましく、ストリップ２２のセットは基板２０の表面の全体に亘って延出している。しかしながら、これは必須ではなく、必ずしも基板２０表面のすべてがストリップ２２で被覆される必要はなく、ピッチｐと幅と距離とは、表面全体で変動するからである。図２及び図３は、ストリップ２２の幅と連続するストリップ２２間の距離とが相互に等しいことを示しているが、これは必須ではない。ストリップ２２が電気的に分離している限り、幅は距離よりも大きい（例えば、ピッチの５０％〜９０％）方が好ましい。他の実施形態では、幅が距離よりも小さい（ピッチの１０％〜５０％）ことがある。基板２０は単一の構造として示しているが、基板２０が複数の層を含む場合もある。
【００１８】
ストリップ２２を備えた基板２０は予め製造される。ストリップ２２を備えたその基板２０を提供するいずれかの適切な方法が用いられる。例えば、インジウムガリウム酸化物半導体膜が、基板２０表面の上にスパッタリングされた後にフォトリソグラフィにてストリップ２２にパターニングされる。しかしながら、ＣＶＤ、スピンコーティング、印刷等の他の積層技術も用いることもできる。インプリンティング、ＩＪＰ、断続的スロットダイコーティング等の他のパターニング技術を用いることもできる。他の半導体材料を用いることもできる。
【００１９】
図１のプロセスの第２のステップ１２では、複数の層のスタックが、基板２０とストリップ２２との上に積層される。一例として、ゲート絶縁体層とゲート電極層とをゲート酸化物層の上に備えるスタックが積層される。いずれかの適切な積層プロセスと材料とが用いる。例えば、二酸化ケイ素ゲート絶縁体がＰＥＣＶＤにて積層され、モリブデン層がゲート電極層の上部にスパッタリングされる。スタックが基板２０の全体を連続的に被覆することが好ましいが、これは必須ではない。スタックは、この段階でパターニングされる必要はない。
【００２０】
図１のプロセスの第３のステップ１３では、マルチレベルのレジストがスタック上に提供される。その方法自体はＳＡＩＬプロセスにて知られている。例えば、マルチレベルのスタンプを用いてレジスト層をインプリンティング又はグレイレベルのフォトリソグラフィにて異なる複数のレベルが作成される。
【００２１】
図４ａ及び図４ｂは、ゲート絶縁材料の層３０とゲート電極材料の層３２とスタックの上部にあるマルチレベルのレジスト層３４とから構成されるスタックを備えた基板２０のｘｚ平面およびｙｚ平面の断面を示している。これらの層は正確に縮尺されたものではない。図５は、ｘｙ平面におけるマルチレベルのレジスト層３４を示す平面図を示しているが、これも同様に正確に縮尺されたものではない。
【００２２】
マルチレベルのレジスト層３４は、ゼロではない第１の高さレベルを有する第１の部分３６と、第１の高さレベルよりも大きな第２の高さレベルを有する第２の部分３８とを有する。第１の部分３６は、最終デバイスにおける薄膜トランジスタのソース接点及びドレイン接点の位置を画定する。第２の部分３８は、最終デバイスにおける薄膜トランジスタのゲート電極の位置とその接続用のワイヤとを画定する。第２の部分３８の矩形箇所は、第１の部分３６をｘ方向に交差し、第１の部分３６を少なくともストリップ２２のピッチｐと同じ距離ｄ１，ｄ２ほど延出している。第１の部分３６は、ｙ方向で第２の部分３８を第２の部分３８の前記箇所の両側を越えて延長している。
【００２３】
図４ａのｘｚ断面は、第２の部分３８を通過しており、第１の部分３６は、第２の部分３８のｙ方向における前面に位置している。参照のために、第１の部分３６の位置を破線で示している。確認できるように、第１の部分３６は、複数のストリップ２２を越えてｘ方向（すなわち、ストリップ２２の長軸方向（ｙ方向）と垂直な方向）に延長している。最終デバイスにおいて、これらのストリップ２２は、薄膜トランジスタのチャネルとソース／ドレイン接点とを形成する。図示のように、図４ａにおける第１の部分３６はｘ方向に９本のストリップ２２に亘って延長しているが、実際には少なくとも複数のストリップ２２を含む異なる個数のストリップ２２が用いられるため、例えば９本よりも多いこともあれば、８本のこともあれば、少なくとも４本のこともある。
【００２４】
上述のように、第２の部分３８は、ゲート電極の位置を画定する。ゲート電極は、例えばソースからドレインに向かう方向の０．１〜２０μｍの範囲の長さと、その方向とは垂直な方向の１〜１００μｍの範囲の幅とを有する矩形である。マルチレベルのレジスト層３４の第２の部分３８は、第１の部分３６の両側で第１の部分３６をｘ方向に越えて延長する矩形箇所を含んでいる。図４ａ及び図５に示すように、延出箇所は左側がｄ１で右側がｄ２である。延出箇所ｄ１，ｄ２は、少なくともストリップ２２のピッチｐに等しい（ピッチｐが場所と共に変動する場合は第１の部分３６のエッジと第２の部分３８のエッジとの間の位置において少なくともｐである）。後述のように、これは最終デバイスにおいて、薄膜トランジスタにおけるソースドレイン間のリーク電流を防止するように機能する。第２の部分３８がｙ方向、すなわちストリップ２２の長軸方向と垂直に延長する矩形のゲート箇所を有する好適な実施形態を示しているが、より一般的に、ゲート箇所は、ｙ方向を横断する方向、すなわちｙ方向と垂直、又はｙ方向に対して別の交差する角度であることが理解される。ｘ方向（ｙ方向と垂直）の延出箇所は、少なくともピッチｐであるべきである。また、ゲート箇所は、必ずしも矩形である必要がない。
【００２５】
一例として、図５は、また第２の部分３８が２つの相互に直交するトラック部分を含む、すなわちチャネルと交差して実際のゲートを形成する第１のブランチと、チャネルと平行な第２のブランチとを含む可能性を示す。上記は第１のブランチに関するものである。存在する場合は、関連する基準が第２のブランチにも適用される。第２のブランチが半導体と近接しているときは、半導体が第２のブランチの下に延長し、リーク経路を形成する危険がある。これを回避するためには、第２の部分３８の第２のブランチと第１の部分３６との間のギャップが、少なくともストリップ２２のピッチｐに等しいことが好ましい。
【００２６】
マルチレベルのレジスト層３４を提供する方法自体は知られている。あるパターンの高さレベルを有するマルチレベルのレジスト層３４は、例えばレジスト層を積層し、高さレベルのパターンを画定する金型を用いてこの層をスタンピングすることで提供される。別例として、グレイレベルのフォトリソグラフィが用いられ、その場合は異なる光強度を有する領域を含む２ｄの照射パターンが、異なる高さを有する対応の領域を画定するために用いられる。
【００２７】
ゼロではない２つの異なる高さレベルを有する高さパターンを示しているが、例えば以下の説明でどのような役割も果たすことがない構造を画定するために、さらに異なる高さレベルが用いられることもある。ある実施形態では、マルチレベルのレジスト層３４が最初にパターニングされるときに、マルチレベルのレジスト層３４は第１の高さレベルよりも低い、ゼロではないさらなる高さレベルを有するさらなる部分を備える。この実施形態では、第３のステップ１３は、第１及び第２の部分３６，３８の外側ではゲート電極材料３２の層の上にはレジストが存在しない図４ａ及び図４ｂに示された断面まで到達する前に、第１及び第２の高さレベルには及ばないが、このさらなる高さレベルまでレジストを除去するために十分な長さの時間間隔の間、マルチレベルのレジスト層３４をエッチングすることを含む。
【００２８】
図１のプロセスの第４のステップ１４では、スタック３０，３２とストリップ２２とが、それより上にレジストが存在しない、すなわち第１及び第２の部分３６，３８の外側である基板２０の領域において、エッチングにて基板２０から除去される。このステップ１４では、マルチレベルのレジスト層３４が、スタック３０，３２とストリップ２２とを、それより下にある残りの領域におけるエッチングから保護する。ある実施形態では、ウェットエッチングプロセスが用いられるが、いずれかの適切なエッチングプロセス又は複数のエッチングプロセスの組合せが用いられる。例えば、第４のステップ１４が、スタック３０，３２とストリップ２２とをそれぞれエッチングするサブステップを含む。
【００２９】
図６ａ及び図６ｂは、第４のステップ１４の結果を図示している。確認できるように、ストリップ２２と、ゲート絶縁材料の層３０と、ゲート電極材料の層３２とは、マルチレベルのレジスト層３４が存在する基板２０の残りの領域の上にのみ残存している。
【００３０】
図１のプロセスの第５のステップ１５は、第２の高さレベルには及ばないが第１の高さレベルまでレジストを除去するために十分な長さの時間間隔の間、マルチレベルのレジスト層３４が、マルチレベルのレジスト層３４の第２の部分３８の位置にのみレジストが残存するようにエッチングされるサブステップを含む。その後、選択的なエッチングを含むサブステップが行われるが、このサブステップでは、残りのスタック３０，３２はエッチングされ、マルチレベルのレジスト層３４の第１の部分３６にて元々被覆されていた基板２０の上の領域におけるストリップ２２はエッチングされない。エッチングは、ゲート絶縁材料の層３０とゲート電極材料の層３２とをエッチングするが、ストリップ２２の半導体材料はエッチングしないエッチング液を用いることによって、選択的なものとできる。例えば、ドライな異方性エッチングプロセスが用いられる。
【００３１】
図７は、第５のステップ１５の結果を図示している。確認できるように、マルチレベルのレジスト層３４の第１の高さレベルを元々備えていた第１の部分３６が存在していた基板２０の第１の領域の上にあるゲート絶縁材料の上側の層３０とゲート電極材料の上側の層３２とが除去されていることで、ストリップ２２の一部が露出している。ゲート絶縁材料の層３０とゲート電極材料の層３２とは、マルチレベルのレジスト層３４の第２の高さレベルを元々備えていた第２の部分３８が存在していた基板２０の第２の領域の上にのみ残されている。
【００３２】
図１のプロセスの第６のステップ１６は、ソース接点及びドレイン接点の作成を含む。これは、半導体材料の露出されたストリップ２２に導電率上昇処理を適用するサブステップと、それに続くソース／ドレイン接点の金属を積層するサブステップと、ソース／ドレイン接点の金属をパターニングするサブステップとを含む。インジウムガリウム酸化物半導体の導電率上昇処理の一例は、露出された半導体の上にシリコン窒化物を積層することである（すなわち、ストリップ２２）。シリコン窒化物の層は、たとえばＰＣＶＤにて積層される。導電率上昇処理の別の例としては、ＳｉＮＸパッシベーション層からの半導体（例えば、ＩＧＺＯ）のＨ２ドーピング、又は表面の損傷を経由したドーピングを導くアルゴンスパッタリング処理、又はＩＧＺＯからの酸素と反応させるために表面にカルシウムを加え、それを層から除去することがある。ソース／ドレイン接点の金属は、例えばストリップ２２のうちの少なくともスタック３０，３２にて被覆されていない部分からシリコン窒化物をエッチングにて除去することによりストリップを再度露出させた後に積層される。ソース／ドレイン接点の金属は、フォトリソグラフィや印刷などにてパターニングされる。図８は、ソース／ドレイン接点の金属８２が積層されパターニングされた後における第６のステップ１６の結果を図示している。この図は、ｚｙ平面、すなわちストリップ２２の長さ方向と平行な平面における断面を示している。したがって、１つのストリップ２２のみを確認できる。確認できるように、薄膜トランジスタを備えたデバイスが形成されており、平行な複数のストリップ２２（１つのみ図示している）がトランジスタのチャネルを形成し、ゲートはゲート電極材料の層３２の残存している部分からゲート電極にて形成され、ゲート絶縁材料の層３０の残存している部分にてチャネルから分離されている。
【００３３】
このデバイスは、基板２０と、基板２０の上にある半導体材料の複数の細長いストリップ２２とを備え、ストリップ２２のそれぞれはｙ方向に延長している。ゲート電極は、ゲート領域においてストリップ２２の上方に提供されるが、このゲート領域は、ｘ方向、又はより一般的にはｙ方向を横断する第２の方向において複数のストリップ２２上に延長している。デバイスは、第１の方向に沿ってゲート領域のそれぞれの側に延長する第１の部分３６を有するストリップ２２にて形成されたトランジスタチャネルを備え、ストリップ２２の第１の部分３６は、ゲート領域の下方に存在するストリップ２２の第２の部分３８に比べ導電率が高くなっている。これらの第１の部分３６と第２の部分３８との間の境界は、ゲート領域とアライメントがとれている。ここで「アライメントがとれている」ことは、強化のためのマスクとしてゲートスタックを用いた強化の結果に対応する。
【００３４】
ゲート領域は、複数のストリップ２２の両側で、少なくともストリップ２２のピッチに対応する距離ほど第２の方向にストリップ２２を延出している。各延出箇所の下には、さらなるストリップ２２が存在する場合があり、又はチャネルの最も外側のストリップ２２が延出箇所の中にまで延長する突出部を有する場合がある。デバイスは、ストリップ２２とゲート領域にありそのゲート領域とアライメントがとれているゲート電極との間に、ゲート絶縁領域を備えている（ここで「アライメントがとれている」とは、ゲート領域をエッチングした結果と、同じエッチングマスクを用いたさらなるストリップとに対応することを意味する）。デバイスは、第１の方向に沿ったゲート領域のそれぞれの側におけるストリップの第１の部分においてソース接点とドレイン接点とを備えている。
【００３５】
さらなるストリップ２２が延出箇所の下方に存在する場合、それは（同じエッチングマスクを用いて、ゲート領域とさらなるストリップとをエッチングした結果に対応する）ゲート領域とアライメントがとれたエッジを有し、このさらなるストリップ２２は、チャネルを形成するストリップ２２から分離されている。チャネルの最も外側のストリップ２２が延出箇所の中まで延長する突出部を有する場合には、その突出部は、ｘ方向にはそれほど遠くまで到達しないため、ゲートの横方向のエッジに到達する。図８の例では、シリコン窒化物の層８０はゲートを孤立させるために用いられている。さらに、マルチレベルのレジスト層の残存部分は、このシリコン窒化物の層８０が積層される前に、例えばエッチングにて除去されている。
【００３６】
ｙ方向におけるこのデバイスのチャネルのゲートと位置とは、全体がマルチレベルのレジスト層３４にて画定、すなわち、この位置の画定のために他のレジスト層とのどのようなアライメントも必要とされない。半導体材料のストリップ２２が露出されている第１の領域と、ゲートが形成されている第２の領域との間の境界は、マルチレベルのレジスト層３４の第２の部分３８の位置にて画定される。伝導率上昇処理は、ストリップ２２の露出した部分に適用され、ストリップ２２の処理された部分の境界はゲートとアライメントがとれている。この処理された部分の端部は、ｙ方向におけるチャネルの境界を効果的に画定し、よってこの境界はゲートともアライメントがとれている。
【００３７】
これは、ｘ方向には異なる。ｘ方向に進むことで、チャネルの境界は、連続する平行なストリップ２２の間の分離にて画定される。これらの分離の位置は、マルチレベルのレジスト層３４のパターニングとは別個であり、よって、それとは自己アライメントがとれていないパターニングステップにて画定される。
【００３８】
もちろん、自己アライメントを準備するのは、単純な事柄であるので、すなわち、ストリップ２２の代わりに連続的な半導体層が用いられる場合は、ｘ方向に進むように低下する場合にマルチレベルのレジストの高さがゼロまで低下する図５に示す高さレベルのどのパターンも、結果的に自己アライメントを生じさせる。しかしながら、そのような自己アライメントは、チャネルのエッジに沿ったソースドレイン間の電流リークに至る可能性があることが発見されている。これは、半導体材料のストリップ２２の使用と、ストリップ２２のピッチｐよりも大きい延出箇所ｄ１，ｄ２とを組み合わせて、ｘ方向の自己アライメントを回避することで防止される。延出箇所が、ストリップ２２をエッチングするステップ（第４のステップ１４）が１つまたは複数のストリップ２２をそれらが延出箇所の下に存在する程度まで切断することを保証する。これが、ソース又はドレイン領域（マルチレベルのレジスト層３４の第１の部分３６の下にある「第１の領域」）のエッジに沿って延長する最も外側のストリップ２２は、ｘ方向である横方向においてはそれほど遠くまで延長できないため、ストリップ２２とマルチレベルのレジスト層３４とのアライメントがどのようなものであっても、それらもまた延出箇所の端部においてゲート電極のエッジの下に存在することを保証している。結果的に、リークチャネルが回避される。
【００３９】
導電率上昇処理は、たとえ存在するとしても、ゲート電極の延出箇所の側方エッジのエッジ下に存在するストリップ２２には到達しない。ソース／ドレインの金属が例えゲートとの関係で自己アライメントがとれなくても、それはゲート電極の延出箇所の側方エッジの下に存在するストリップ２２に接触できないものの、その理由は、そのようなストリップ２２は、マルチレベルのレジスト層３４にてアライメントがとれるように第４のステップ１４にて切断されているからである。
【００４０】
ある実施形態において、第６のステップ１６におけるソース接点及びドレイン接点の実際の作成の前には、マルチレベルのレジスト層３４の残存部のエッチングが行われる。ソース接点及びドレイン接点の作成自体は、少なくともストリップ２２の露出した部分の上に、例えばＰＣＶＤプロセスにてシリコン窒化物層を積層するサブステップを含む。この後、ストリップ２２の前に露出していた部分の一部の上のシリコン窒化物層を再度露出させるための選択的なエッチングと、ストリップ２２のうちの再度露出された場所に接触するソース／ドレイン接点の金属の積層とが続く。それ自体は知られているように、インジウムガリウム酸化物半導体の上へのシリコン窒化物の積層は、結果的に伝導率上昇処理を生じさせる。
【００４１】
しかしながら、国際公開第２０１５／０１０８２５号などの、他の実施形態では、他のタイプの導電率上昇処理が用いられる。必要とされる場合には、別個の分離層がゲート電極の上に積層され、ソース／ドレインの金属が積層される前にパターニングされる。
【００４２】
図１に示すステップの後に、デバイスを完成するためのさらなるステップが実行される。例えば、１つ又は複数の保護層が積層される。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８】
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【国際調査報告】
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