(57)【要約】  ＰＣＢ上の出力ドライバおよびＰＣＢ上の多数のチップを含み、チップは第１のチップと第２のチップを含む装置。ＰＣＢは、出力ドライバに接続された第１の送信ラインと、前記第１の送信ラインおよび前記第１のチップに接続された第２の送信ラインと、ここで、前記第２の送信ラインは、前記第１の送信ラインの長さの１０倍以上の長さを有する、および前記第１の送信ラインと前記第２の送信ラインに接続された第３の送信ラインと、ここで、前記第３の送信ラインは、前記第１の送信ラインの長さの１０倍以上の長さを有する、を含む。第２の送信ラインはＰＣＢ上で終端抵抗に結合されることなく第１のチップに接続し、第３の送信ラインは、ＰＣＢ上で終端抵抗に結合されることなく第２のチップに接続する。
2018506897.tif 000002
【特許請求の範囲】
【請求項１】
プリント基板（ＰＣＢ）上の出力ドライバと、および
前記ＰＣＢ上の複数のチップと、ここにおいて、前記チップは第１のチップと第２のチップを含む、
を備え、前記ＰＣＢは、
前記出力ドライバに接続された第１の送信ラインと、
前記第１の送信ラインおよび前記第１のチップに接続された第２の送信ラインと、ここにおいて、前記第２の送信ラインは前記第１の送信ラインの長さの１０倍以上の長さを有する、および
前記第１の送信ラインと前記第２のチップに接続された第３の送信ラインと、ここにおいて、前記第３の送信ラインは前記第１の送信ラインの長さの１０倍以上の長さを有する、
を備えた、装置。
【請求項２】
前記第２の送信ラインは前記ＰＣＢ上で終端抵抗に結合されることなく前記第１のチップに接続し、前記第３の送信ラインは、前記ＰＣＢ上で終端抵抗に結合されることなく前記第２のチップに接続する、請求項１の装置。
【請求項３】
前記出力ドライバは同じ信号を前記複数のチップに送信するように構成される、請求項１の装置。
【請求項４】
前記出力ドライバは前記第１の送信ライン上の前記信号を前記第２および第３の送信ラインを介して前記複数のチップに送信するように構成され、前記信号は、制御信号、クロック信号またはアドレス信号の１つである、請求項３の装置。
【請求項５】
前記第１の送信ラインの前記長さは、前記信号を、前記信号の立ち上がり時間の１／５未満遅延させるように構成される、請求項３の装置。
【請求項６】
前記第２の送信ラインと前記第３の送信ラインの特性インピーダンスは前記第１の送信ラインの特性インピーダンスに等しい、請求項１の装置。
【請求項７】
前記出力ドライバの出力インピーダンスは並列の前記第２および第３の送信ラインの特性インピーダンスにほぼ等しい、請求項１の装置。
【請求項８】
前記出力ドライバの出力インピーダンスは前記第２の送信ラインまたは前記第３の送信ラインの特性インピーダンスの１／２にほぼ等しい、請求項１の装置。
【請求項９】
プリント基板（ＰＣＢ）上の出力ドライバからの信号を前記ＰＣＢ上の複数のチップに伝搬する方法において、
前記出力ドライバからの信号を前記出力ドライバに接続された第１の送信ラインを介して伝搬することと、
前記第１の送信ラインからの前記信号を前記複数のチップの第１のチップおよび前記第１の送信ラインに接続された第２の送信ラインに伝搬することと、ここにおいて、前記第２の送信ラインは、前記第１の送信ラインの長さの１０倍以上の長さを有する、
前記第１の送信ラインからの前記信号を前記複数のチップの第２のチップおよび前記第１の送信ラインに接続された第３の送信ラインに伝搬することと、ここにおいて、前記第３の送信ラインは、前記第１の送信ラインの長さの１０倍以上の長さを有する、
を備えた方法。
【請求項１０】
前記第２の送信ラインは、前記ＰＣＢ上で終端抵抗に結合されることなしに前記第１のチップに接続し、前記第３の送信ラインは、前記ＰＣＢ上で終端抵抗に結合されることなしに前記第２のチップに接続する、請求項９の方法。
【請求項１１】
前記第２の送信ラインを介した前記信号および前記第３の送信ラインを介した前記信号は前記第１の送信ラインを介した前記信号と同じ情報を運ぶ、請求項９の方法。
【請求項１２】
前記信号は、制御信号、クロック信号またはアドレス信号の１つである、請求項１１の方法。
【請求項１３】
前記信号は前記信号の立ち上がり時間の１／５未満だけ前記第１の送信ラインを介して遅延される、請求項１１の方法。
【請求項１４】
前記第２の送信ラインと前記第３の送信ラインの特性インピーダンスは、前記第１の送信ラインの特性インピーダンスに等しい、請求項９の方法。
【請求項１５】
前記出力ドライバの出力インピーダンスは、並列の前記第１および第２の送信ラインの特性インピーダンスにほぼ等しい、請求項９の方法。
【請求項１６】
前記出力ドライバの出力インピーダンスは、前記第１の送信ラインまたは前記第２の送信ラインの前記特性インピーダンスの１／２にほぼ等しい、請求項９の方法。
【請求項１７】
プリント基板（ＰＣＢ）上の信号を伝搬するための装置において、
信号を複数のチップに駆動する手段と、
前記信号を駆動する前記手段からの前記信号を伝搬する第１の手段と、ここにおいて、前記第１の手段は前記信号を駆動する前記手段に接続される、
前記第１の手段からの前記信号を伝搬する第２の手段と、ここにおいて、前記第２の手段は、前記複数のチップの第１のチップと前記第１の手段に接続される、ここにおいて、前記第２の手段は、前記第１の手段の長さの１０倍以上の長さを有する、
前記第１の手段から前記信号を伝搬する第３の手段と、ここにおいて、前記第３の手段は、前記複数のチップの第２のチップと前記第１の手段に接続され、前記第３の手段は、前記第１の手段の長さの１０倍以上の長さを有する、
を備えた装置。
【請求項１８】
前記第２の手段は、前記ＰＣＢ上で終端抵抗に結合されることなく前記第１のチップに接続し、前記第３の手段は、前記ＰＣＢ上で終端抵抗に結合されることなしに前記第２のチップに接続する、請求項１７の装置。
【請求項１９】
前記第２の手段を介した前記信号および前記第３の手段を介した前記信号は前記第１の手段を介した前記信号と同じ情報を搬送する、請求項１７の装置。
【請求項２０】
前記信号は、制御信号、クロック信号またはアドレス信号の１つである、請求項１９の装置。
【請求項２１】
前記信号は前記信号の立ち上がり時間の１／５未満だけ前記第１の手段を介して遅延される、請求項１９の装置。
【請求項２２】
前記第２の手段と前記第３の手段の特性インピーダンスは、前記第１の手段の特性インピーダンスに等しい、請求項１７の装置。
【請求項２３】
前記信号を駆動する前記手段の出力インピーダンスは、並列の前記第１および第２の手段の特性インピーダンスにほぼ等しい、請求項１７の装置。
【請求項２４】
前記信号を駆動する前記手段の出力インピーダンスは、前記第１の手段または前記第２の手段の前記特性インピーダンスの１／２にほぼ等しい、請求項１７の装置。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]本願は、２０１５年１月１２日に出願された「A NOVEL HIGH SPEED SIGNAL ROUTING TOPOLOGY FOR BETTER SIGNAL QUALITY」と題された米国特許出願第１４／５９５、１７５号の利益を主張し、それは、その全体が本明細書に参照によって明確に組み込まれる。
【背景技術】
【０００２】
[0002]本開示は、一般にプリント基板（ＰＣＢ）上の信号トレースルーティングに関連し、特に、よりよい信号品質に関する高速信号ルーティングトポロジに関する。
【０００３】
[0003]複雑で高性能な消費家電製品（例えば、スマートフォン）に対する需要が増え続けるにつれ、そのような製品の製造業者は、低い製品コストを維持しながらそのような需要に適合させることが課題であることに気付いた。それゆえ、これらの課題を克服するためにそのような消費家電製品の改良された設計の必要性がある。
【発明の概要】
【０００４】
[0004]本開示の一態様において、装置はＰＣＢ上の出力ドライバとＰＣＢ上の多数のチップを含む。チップは第１のチップと第２のチップを含む。ＰＣＢは出力ドライバに接続された第１の送信ラインと、第１の送信ラインおよび第１のチップに接続された第２の送信ラインを含む。第２の送信ラインは、第１の送信ラインの長さの１０倍以上の長さを有する。ＰＣＢはさらに第１の送信ラインおよび第２のチップに接続された第３の送信ラインをさらに含む。第３の送信ラインは第１の送信ラインの長さの１０倍以上の長さを有する。
【０００５】
[0005]本開示の一態様において、装置はＰＣＢを含む。ＰＣＢは出力ドライバと複数のチップを含む。装置は、出力ドライバからの信号を出力ドライバに接続された第１の送信ラインを介して伝搬する。装置は、第１の送信ラインからの信号を第１の送信ラインおよび複数のチップの第１のチップに接続された第２の送信ラインに伝搬する。第２の送信ラインは、第１の送信ラインの長さの１０倍以上の長さを有する。装置は、第１の送信ラインからの信号を第１の送信ラインと複数のチップの第２のチップに接続された第３の送信ラインに伝搬する。第３の送信ラインは第１の送信ラインの長さの１０倍以上の長さを有する。
【図面の簡単な説明】
【０００６】
【図１】[0006]図１は本開示のさまざまな態様に従う信号トレースルーティングを例示する。
【図２】[0007]図２は、本開示のさまざまな態様に従う例示信号トレースルーティングを例示する図である。
【図３】[0008]図３は本開示のさまざまな態様に従う例示信号トレースルーティングを例示する図である。
【図４】[0009]図４は、本開示のさまざまな態様に従う信号ルーティングを例示するＰＣＢの図である。
【図５】[0010]図５はＰＣＢ上の出力ドライバからの信号をＰＣＢ上の複数のチップに伝搬する方法のフローチャートである。
【発明の詳細な説明】
【０００７】
[0011]添付された図面に関連して、以下に記載の詳細な説明は、様々な構成の説明として意図され、本明細書において説明される概念が実現されうる唯一の構成を表すようには意図されない。詳細な説明は、様々な概念の完全な理解を提供することを目的とした特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施されうることは当業者にとって明らかであろう。いくつかの事例において、よく知られている構造およびコンポーネントは、そのような概念を曖昧にすることを避けるために、ブロック図形式で示される。これらの装置および方法は、以下の詳細な説明において記述され、添付の図面において、様々なブロック、モジュール、コンポーネント、回路、ステップ、処理、アルゴリズム等（集合的には「要素」と称される）により例示されることになる。
【０００８】
[0012]消費家電製品は典型的に多数の層を有するＰＣＢをインプリメントする。たとえば、消費家電製品は典型的に４層ＰＣＢをインプリメントする。ここで、４層のうちの２つは電源およびグラウンドのために使用され、残りの２つの層は信号トレースをルーティング(routing)するために使用される。信号トレースをルーティングするために使用される２つの層は一般的にＰＣＢの最上位面および最下位面に設置される。しかしながら、ＰＣＢの最上位面および最下位面上の電子コンポーネントの数および／またはサイズが増大するにつれ、ＰＣＢ上の信号トレースをルーティングするための使用可能なエリアが減少する。このため、ＰＣＢ上にエリアの適正量が得られない場合、より割高のＰＣＢ（例えば、６つまたはそれ以上の層）を使用する必要があるかもしれない。
【０００９】
[0013]１つのシナリオにおいて、複数の電子コンポーネント（例えば、メモリチップ）に信号を供給するために、ＰＣＢ上の１つまたは複数の信号トレース（例えば、メモリアドレスライン）が分岐する(branch out)する必要があるとき、平衡木(balanced tree)ルーティングおよびフライバイルーティング(fly-by routing)のようなルーティング技術が使用されることができる。これらの技術は典型的に信号品質を維持するために分岐された信号トレースに電圧終端（ＶＴＴとも呼ばれる）を必要とする。これらの電圧終端の各々は、１つまたは複数の抵抗とさらなる信号トレースルーティングを含み、それは実質的にＰＣＢ上の使用可能エリアを減少させる。このため、製造業者は、特定の設計に関する必要な信号トレースルーティングのすべてに適合させるために６つまたはそれ以上の層を有するＰＣＢをインプリメントする必要があるかもしれない、それは実質的に消費家電製品の製造コストを増加させる。
【００１０】
[0014]図１は本開示のさまざまな態様に従う信号トレースルーティングを例示するＰＣＢ１００の図である。図１に示されるように、ＰＣＢ１００はチップ１０２、１０４、および１０６を含む。図１にさらに示されるように、チップ１０２は出力ドライバ１０８を含み、チップ１０４および１０６はそれぞれ入力１１０および１１２を含む。例えば、チップ１０２はシステムオンチップ（ＳＯＣ）であり得、チップ１０４および１０６は各々ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップのようなメモリチップであり得る。そのような例において、チップ１０２の出力ドライバ１０８はアドレス信号をチップ１０４、１０６の両方の入力１１０、１１２に供給するように構成されたアドレスライン出力であり得る。したがって、および図１に示されるように、同じ出力信号をチップ１０４と１０６の両方に供給するために、信号トレース１１４の第１の分岐（例えば、信号トレース部１１８ａおよび１２０ａ）は入力１１０にルーティングされ信号トレース１１４の第２の分岐（例えば、信号トレース部１１８ｂおよび１２０ｂ）は入力１１２にルーティングされるように、出力ドライバ１０８からの出力信号を搬送するための信号トレース１１４は、接合部１１６で分岐するように構成される。例えば、信号トレース１１４と第１および第２の分岐は各々ほぼ６０オームの特性インピーダンスを持つことができる。平衡負荷を得るために、第１の分岐の長さは、第２の分岐の長さに等しくすることができる。
【００１１】
[0015]図１に示されるように、接合部１１６は、信号トレース１１４の長さＬ１１３０が各分岐の長さ（例えば、部位１１８ａの長さＬ２１３２と部位１２０ａの長さＬ３１３４の合計）にほぼ等しくなるように、チップ１０２とチップ１０４、１０６間のほぼ中間点に設置される。信号トレース１１４と第１および第２分岐の各々を介した適正信号品質を維持するために、分岐は各々それぞれのチップ近くに電圧終端を含むことができる。たとえば、図１の構成において、第１の電圧は、第１のＶＴＴを形成するために第１の抵抗を介して信号トレース部１２０ａ（例えば領域１２６において）に結合されることができ、第２の電圧は第２のＶＴＴを形成するために第２の抵抗を介して（例えば領域１２８において）信号トレース部１２０ｂに結合されることができる。他の例において、第３の電圧は、上述したＶＴＴＳに加えてまたは代わりに第３のＶＴＴを形成するために第３の抵抗を介して信号トレース１１４に（例えば接合部１１６において）結合されることができる。たとえば、上述した例における第１、第２および第３の電圧は同じ電圧であるかまたは異なる電圧であり得る。
【００１２】
[0016]電圧終端は第１および第２の分岐および／または信号トレース１１４で生じる可能性がある信号反射および共鳴(ringing)を低減することができる。電圧終端は、適正信号品質を得るために使用されることができるけれども、チップ１０２はチップ１０４および１０６内のさらなる対応する入力を駆動するための多くのさらなる出力ドライバを有することができることに留意されたい。例えば、チップ１０２は１５の別個のアドレス信号に関する１５の出力ドライバを含むことができおよび／または８つの別個の制御信号に関する８つの出力ドライバを含むことができる。それゆえ、電圧終端が、チップ１０２の出力ドライバからチップ１０４および１０６の対応する入力へそのようなアドレスおよび／または制御信号を搬送する信号トレースの各々に適用されるとき、ＰＣＢ１００上の実質的なエリアの量は電圧終端に使用される抵抗により消費される可能性がある。
【００１３】
[0017]図２は、本開示のさまざまな態様に従う例示信号トレースルーティング２００を例示する図である。図２は少なくとも第１および第２の入力２１８、２２０を駆動するように構成された出力ドライバ２０２を含むＰＣＢ２０１を示す。一態様において、出力ドライバ２０２は、チップ（例えば、ＳＯＣ）のアドレスライン出力であり得、第１および第２の入力２１８、２２０はそれぞれメモリチップ（例えば、ＤＲＡＭチップ）のアドレス入力であり得る。他の態様において、出力ドライバ２０２は、制御信号の送信に関する制御ライン出力、クロック信号の送信に関するクロックライン出力、またはＰＣＢ上の他のタイプの信号の送信に関する出力であり得る。
【００１４】
[0018]図２に示されるように、出力ドライバ２０２に結合された信号トレース２０４は接合部２０８において、第１の信号トレース分岐２１０と第２の信号トレース分岐２１２に分岐する。第１の信号トレース分岐２０１は第１の入力２１８に結合され、第２の信号トレース分岐２１２は第２の入力２２０に結合される。それゆえ、信号トレース２０４は、出力ドライバ２０２と第１および第２の信号トレース分岐２１０、２１２の間の相互接続として機能する送信ラインであり得る。第１および第２の信号トレース分岐２１０、２１２はまた送信ラインとも呼ばれることができる。したがって、出力ドライバ２０２からの出力信号は信号トレース２０４および第１および第２の信号トレース分岐２１０、２１２を介して第１および第２の入力２１８、２２０に送信され得る。図２の構成はいかなる電圧終端も含まないことに留意する必要がある。
【００１５】
[0019]図２において、インピーダンスＺ１  ２０６は信号トレース２０４の特性インピーダンスを表し、インピーダンスＺ２  ２１４は、第１の信号トレース分岐２１０の特性インピーダンスを表し、インピーダンスＺ３  ２１６は第２の信号トレース分岐２１２の特性インピーダンスを表す。一態様において、インピーダンスＺ１  ２０６、Ｚ２  ２１４、およびＺ３  ２１６は同じ値であり得る。他の態様において、インピーダンスＺ１  ２０６、Ｚ２  ２１４、およびＺ３  ２１６は異なる値であり得る。図２において、長さＬ１  ２２２は信号トレース２０４の長さを表し、長さＬ２  ２２４は第１および第２の信号トレース分岐２１０、２１２の長さを表す。
【００１６】
[0020]一態様において、および図２に示される信号トレース長に関するインピーダンスのグラフィカル表示を参照すると、インピーダンスＺ１  ２０６、Ｚ２  ２１４およびＺ３  ２１６は６０オームであり得、第１および第２の入力２１８、２２０の入力インピーダンスは各々１００Ｋ  オームであり得る。そのような態様において、第１および第２の信号トレース分岐２１０、２１２の等価インピーダンスは３０オーム（例えば、等価インピーダンス＝（６０オーム×６０オーム）／（６０オーム＋６０オーム））であると考えることができる。それゆえ、図２に示されるように、出力ドライバ２０２から第１および第２の入力２１８、２２０への信号経路に沿ったインピーダンスは接合部２０８において６０オームから３０オームに降下する。
【００１７】
[0021]図２の態様において、接合部２０８におけるインピーダンスの変化による第１および第２の信号トレース分岐２１０、２１２または信号トレース２０４を生じる可能性がある信号反射は、接合部２０８より前の信号トレース２０４の長さＬ１  ２２２をできるだけ短くするように構成することにより実質的に低減されることができる。一態様において、第１および第２の信号トレース分岐２１０、２１２の長さＬ２  ２２４は、信号トレース２０４の長さＬ１  ２２２の１０倍以上であるように構成されることができる。
【００１８】
[0022]一態様において、出力ドライバ２０２の出力インピーダンスは第１および第２の信号トレース分岐２１０および２１２の等価インピーダンス（例えば、並列構成の実効インピーダンス）にマッチングするように構成されることができる。例えば、第１および第２の信号トレース分岐２１０および２１２の等価インピーダンスが３０オームである場合、出力ドライバ２０２の出力インピーダンスはほぼ３０オームであるように構成されることができる。一態様において、出力ドライバ２０２の出力インピーダンスは並列の第１及び第２の信号トレース分岐２１０、２１２の特性インピーダンスの１／２にほぼ等しいように構成されることができる。
【００１９】
[0023]一態様において、信号トレース２０４の長さＬ１  ２２２は出力ドライバ２０２からの出力信号を出力信号の立ち上がり時間の１／５未満に遅延させるように構成されることができる。出力信号の遅延時間（例えば、ＰＣＢ上の信号トレースを介した信号の伝搬時間）は、式（１）を用いて決定されることができる。
信号遅延時間＝（信号トレースの長さ）／（信号の速度）      （式１）
ＰＣＢ上の信号トレースを介した信号の速度は式（２）を用いて決定されることができる。
信号の速度＝（光の速度）／√誘電率      （式２）
式２の誘電率はＰＣＢの相対誘電率(relative permittivity)（絶縁乗数(dielectric constant)とも呼ばれる）であり得る。例えば、ＰＣＢの相対誘電率は４．４であり得る。それゆえ、式２を適用することにより、ＰＣＢ上の信号の速度は、(3.0×108 m/s)/(√4.4) = 1.43 × 108 m/s であるように決定されることができる。
【００２０】
[0024]式３に示されるように信号トレースの長さに関する式１を解くことにより特定の遅延時間を有した信号トレースの長さを決定するために式１が適用可能であることが理解できる。
信号トレースの長さ＝（信号遅延時間）×（信号の速度）      （式３）
［0025］それ故、一例に置いて、出力ドライバ２０２からの出力信号の立ち上がり時間が１００ピコ秒（ｐｓ）であり、出力ドライバ２０２からの出力信号の遅延時間が立ち上がり時間の１／５（例えば（１００ｐｓ）／５＝２０ｐｓ）未満である場合、信号トレースの長さは、(2.0×１０-１１ｓ)×(1.43×108 m/s) = 2.9×10-3 mであるように決定されることができ、それは約０．１インチである。
【００２１】
[0026]一態様において、信号トレース２０４の長さＬ１  ２２２は、約０．１インチの最小長さを有することができる。他の態様において、信号トレース２０４の長さＬ１  ２２２は最小長さを持つ必要がないかもしれない。そのような態様において、例えば、信号トレース２０４の長さＬ１  ２２２は約ゼロであり得る。
【００２２】
[0027]上述した態様は、出力ドライバが３つ以上の入力を駆動する構成に適用可能である。従って、図３は本開示のさまざまな態様に従う例示信号トレースルーティング３００を例示する図である。図３は、第１入力３１８、第２入力３２０、および第Ｎ入力３２１のような３つ以上の入力を駆動するように構成された出力ドライバ３０２を含むＰＣＢ３０１を示す。一態様において、出力ドライバ３０２はチップ（例えば、ＳＯＣ）のアドレスライン出力であり得、第１、第２、および第Ｎ入力３１８、３２０、および３２１はそれぞれメモリチップ（例えば、ＤＲＡＭチップ）のアドレス入力であり得る。他の態様において、出力ドライバ３０２は、ＰＣＢ上の、制御信号の送信に関する制御ライン出力、クロック信号の送信に関するクロックライン出力、または他のタイプの信号の送信に関する出力であり得る。
【００２３】
[0028]図３に示されるように、出力ドライバ３０２に結合された信号トレース３０４は、接合部３０８において、第１の信号トレース分岐３１０、第２の信号トレース分岐３１２、および第Ｎの信号トレース分岐３１３に分岐する。第１の信号トレース分岐３１０は第１の入力３１８に結合され、第２の信号トレース分岐３１２は第２の入力３２０に結合され、第３の信号トレース分岐３１３は第Ｎの入力３２１に結合される。それゆえ、信号トレース３０４は、出力ドライバ３０２と第１、第２、および第Ｎ信号トレース分岐３１０、３１２、３１３の間の相互接続として機能する送信ラインであり得る。第１、第２、および第Ｎ信号トレース分岐３１０、３１２、３１３はまた送信ラインとも呼ばれることができる。従って、出力ドライバ３０２からの出力信号は、信号トレース３０４および第１、第２、および第Ｎ信号トレース分岐３０１、３１２、３１３を介して第１、第２、および第Ｎ入力３１８、３２０、３２１に送信されることができる。図３の構成は、ＰＣＢ上またはＤＲＡＭＳ３１８、３２０、３２１内のいずれにおいてもいかなる電圧終端も含まない。
【００２４】
[0029]図３において、インピーダンスＺ１  ３０６は、信号トレース３０４の特性インピーダンスを表し、インピーダンスＺ２  ３１４は、第１の信号トレース分岐３１０の特性インピーダンスを表し、インピーダンスＺ３  ３１６は第２の信号分岐３１２の特性インピーダンスを表し、およびインピーダンスＺＮ  ３１７は第Ｎの信号トレース分岐３１３の特性インピーダンスを表す。一態様において、インピーダンスＺ１  ３０６、Ｚ２  ３１４、Ｚ３  ３１６およびＺＮ  ３１７は等価な値であり得る。他の態様において、インピーダンスＺ１  ３０６、Ｚ２  ３１４、Ｚ３  ３１６およびＺＮ  ３１７は異なる値であり得る。図３において、長さＬ１  ３２２は信号トレース３０４の長さを表し、長さＬ２  ３２４は第１、第２、および第Ｎの信号トレース分岐３１０、３１２、３１３の長さを表す。
【００２５】
[0030]一態様において、インピーダンスＺ１  ３０６、Ｚ２  ３１４、Ｚ３  ３１６おおよびＺＮ  ３１７は６０オームであり得、入力３１８、３２０、および３２１の入力インピーダンスはおのおの１００Ｋオームであり得る。したがって、そのような態様において、第１、第２、および第Ｎの信号トレース分岐３１０、３１２、および３１３は信号トレース３０４のインピーダンスＺ１  ３０６未満であり得る。図３の態様において、接合部３０８のインピーダンスの降下により第１、第２、および第Ｎの信号トレース分岐３１０、３１２、３１３または信号トレース３０４を生じる可能性がある信号反射は、接合部３０８より前の信号トレース３０４の長さＬ１  ３２２を可能な限り短いように構成することにより実質的に低減されることができる。一態様において、第１、第２および第Ｎの信号トレース分岐３１０、３１２、および３１３の長さＬ２  ３２４は信号トレース３０４の長さＬ１  ３２２の１０倍以上であるように構成される。
【００２６】
[0031]図４は本開示のさまざまな態様に従う信号ルーティングを例示するＰＣＢ４００の図である。図４に示されるように、ＰＣＢ４００はチップ４０２、４０４および４０６を含む。図４にさらに示されるように、チップ４０２は出力ドライバ４０８を含み、およびチップ４０４および４０６はそれぞれ入力４１０および４１２を含む。例えば、チップ４０２はＳＯＣであり得、チップ４０４および４０６は各々ＤＲＡＭチップのようなメモリチップであり得る。そのような例において、チップ４０２の出力ドライバ４０８はチップ４０４および４０６の両方の入力４１０、４１２にアドレス信号を供給するように構成されたアドレスライン出力（例えば、アドレスラインＡ０）であり得る。従って、図４に示されるように、出力ドライバ４０８から出力信号を搬送するための信号トレース４１４は、両方のチップ４０４および４０６に出力信号を供給するために信号トレース４１４の第１の信号トレース分岐（例えば、信号トレース部４１８ａと４２０ａ）が入力４１０にルーティングされ、信号トレース４１４の第２の信号トレース分岐（例えば、信号トレース部４１８ａと４２０ｂ）は入力４１２にルーティングされるように、接合部４１６において分岐するように構成される。例えば、信号トレース４１４と第１および第２の信号トレース分岐は各々約６０オームの特性インピーダンスを有し、第１および第２の信号トレース分岐の等価インピーダンスは３０オームであると考えることができる。それゆえ、図４の例示構成において、出力ドライバ４０８から入力４１０、４１２への信号経路に沿ったインピーダンスは接合部４１６において６０オームから３０オームに降下する。
【００２７】
[0032]一態様において、接合部４１６におけるインピーダンスの変化によって生じるかもしれない信号反射は接合部４１６より前の信号トレース４１４の長さＬ１  ４２２を可能な限り短いように構成することにより低減されることができる。一態様において、第１および第２の信号トレース分岐の長さは、信号トレース４１４（相互接続とも呼ばれる）の長さＬ１  ４２２の１０倍以上であり得る。例えば、第１の信号トレース分岐の長さ（例えば、信号トレース部４１８ａの長さＬ２  ４２４と、信号トレース部４２０ａの長さＬ３  ４２６の合計）は信号トレース４１４の長さＬ１  ４２２の１０倍以上であり得る。一態様において、信号トレース４１４の長さＬ１  ４２２は出力ドライバ４０２からの出力信号を出力信号の立ち上がり時間の１／５未満遅延させるように構成されることができる。
【００２８】
[0033]図４の例示構成において、出力信号の適正な品質は電圧終端を使用せずに維持されることができる。それゆえ、信号トレースに関する電圧終端において典型的に使用されていたであろう抵抗はＰＣＢから省略されることができ、ＰＣＢ上のかなりのエリアを節約することができる。さらに、そのような抵抗のコストおよびそのような抵抗をＰＣＢに取り付けることに関連するコストも回避されることができる。さらに、第１の信号トレース分岐（例えば、信号トレース部４１８ａおよび４２０ａ）の長さおよび／または第２の信号トレース分岐（例えば、信号トレース部４１８ｂおよび４２０ｂ）の長さが相互接続（例えば、信号トレース４１４）の長さの１０倍以上であるとき、相互接続の相対的に短い長さがＰＣＢ上の信号トレースルーティング輻輳を低減することができる。最後に、電圧終端で使用される抵抗を省略し、したがって、従前に述べたＰＣＢ上のエリアを節約することにより、ＰＣＢ上の信号トレースルーティング復号は格段に低減される。このため、よりコスト高のＰＣＢ（例えば、６つ以上の層を有するＰＣＢ）よりもむしろより低いコストのＰＣＢ（例えば、４つの層を有するＰＣＢ）が使用されることができる。
【００２９】
[0034]一態様において、装置はＰＣＢ上に出力ドライバと複数のチップを含む。たとえば、図４を参照すると、ＰＣＢ４００は出力ドライバ４０８とチップ４０２、４０４、４０６を含む。チップはチップ４０４のような第１のチップと、チップ４０６のような第２のチップを含む。ＰＣＢは出力ドライバに接続された第１の送信ラインを含む。例えば、図２を参照すると、第１の送信ラインは出力ドライバ４０８に結合された信号トレース４１４であり得る。ＰＣＢはさらに第１の送信ラインと第１のチップに接続された第２の送信ラインを含む。例えば、図２を参照すると、第２の送信ラインは第１の信号トレース分岐（例えば、信号トレース部４１８ａと４２０ａ）であり得る。第２の送信ラインは、第１の送信ラインの長さの１０倍以上の長さを有する。ＰＣＢはさらに第１の送信ラインと第２のチップに接続された第３の送信ラインを含む。例えば、図２を参照すると、第３の送信ラインは第２の信号トレース分岐（例えば、信号トレース部４１８ｂおよび４２０ｂ）であり得る。第３の送信ラインは、第１の送信ラインの１０倍以上の長さを有する。一態様において、第２の送信ラインはＰＣＢ上で終端抵抗に結合されることなく第１のチップに接続し、第３の送信ラインは、ＰＣＢ上で終端抵抗に結合されることなく第２のチップに接続する。一態様において、出力ドライバは同じ信号をチップに送信するように構成される。一態様において、出力ドライバは第２および第３送信ラインを介して第１送信ライン上の信号をチップに送信するように構成され、信号は、制御信号、クロック信号またはアドレス信号の１つである。一態様において、第１の送信ラインの長さは、信号の立ち上がり時間の１／５未満の信号を遅延させるように構成される。一態様において、第２の送信ラインと第３の送信ラインの特性インピーダンスは第１の送信ラインの特性インピーダンスに等しい。一態様において、出力ドライバの出力インピーダンスは並列の第２および第３の送信ラインの特性インピーダンスにほぼ等しい。一態様において、出力ドライバの出力インピーダンスは第２の送信ラインまたは第３の送信ラインの特性インピーダンスの１／２にほぼ等しい。
【００３０】
[0035]図５はＰＣＢ上の出力ドライバからＰＣＢ上の複数のチップに信号を伝搬する方法のフローチャート５００である。ステップ５０２において、信号は出力ドライバに接続された第１の送信ラインを介して出力ドライバから伝搬される。たとえば、図２を参照すると、出力ドライバは、出力ドライバ２０２であり得、第１の送信ラインは信号トレース２０４であり得る。例えば、信号は制御信号、クロック信号またはアドレス信号であり得る。一態様において、信号は信号の立ち上がり時間の１／５未満だけ第１の送信ラインを介して遅延される。
【００３１】
[0036]ステップ５０４において、信号は、第１の送信ラインから、第１の送信ラインと複数のチップの第１のチップに接続された第２の送信ラインに伝搬され、第２の送信ラインは第１の送信ラインの長さの１０倍以上の長さを有する。例えば、図２を参照すると、第２の送信ラインは信号トレース分岐２１０であり第１のチップは第１の入力２１８を含む第１のメモリチップ（たとえば、ＤＲＡＭチップ）であり得る。従って、信号トレース分岐２１０の長さＬ２  ２２４は信号トレース２０４の長さＬ１  ２２２の１０倍以上であり得る。一態様において、第２の送信ラインはＰＣＢ上で終端抵抗に結合されることなく第１のチップに接続する。
【００３２】
[0037]ステップ５０６において信号は、第１の送信ラインおよび複数のチップの第２のチップに接続された第３の送信ラインに伝搬され、第３送信ラインは第１の送信ラインの長さの１０倍以上の長さを有する。例えば、図２を参照すると、第３の送信ラインは信号トレース分岐２１２であり得、第２のチップは第２の入力２２０を含む第２のメモリチップ（例えば、ＤＲＡＭチップ）であり得る。したがって、信号トレース分岐２１２の長さＬ２  ２２４は信号トレース２０４の長さＬ１  ２２２の１０倍以上であり得る。一態様において、第３の送信ラインはＰＣＢ上で終端抵抗に結合されることなく第２のチップに接続する。一態様において、第２の送信ラインを介した信号および第３の送信ラインを介した信号は第１の送信ラインを介して信号と同じ情報を搬送する。たとえば、第１の送信ラインを介した信号はメモリアドレス情報を搬送するように構成されることができる。そのような例において、第２の送信ラインを介した信号と第３の送信ラインを介した信号は各々第１の送信ラインを介した信号と同じメモリアドレス情報を搬送することができる。一態様において、第２の送信ラインと第３の送信ラインの特性インピーダンスは第１の送信ラインの特性インピーダンスに等しい。一態様において出力ドライバの出力インピーダンスは並列の第１および第２の送信ラインの特性インピーダンスとほぼ等しい。
【００３３】
[0038]１つの構成において、ＰＣＢ上の信号を伝搬するための装置は信号を複数のチップに駆動するための手段を含む。例えば、図２を参照すると、信号を駆動するための手段は、出力ドライバ２０２であり得る。装置はさらに信号を駆動するための手段から信号を伝搬するための第１の手段を含み、第１の手段は信号を駆動するための手段に接続される。例えば、信号を伝搬するための第１の手段は出力ドライバ２０２に結合された信号トレース２０４のような第１の送信ラインであり得る。装置はさらに第１の手段から信号を伝搬するための第２の手段を含み、第２の手段は、第１の手段および複数のチップの第１のチップに接続され、第２の手段は、第１の手段の長さの１０倍以上の長さを有する。例えば、信号を伝搬する第２の手段は信号トレース分岐２１０のような第２の送信ラインであり得る。そのような例において、信号トレース分岐２１０の長さＬ２  ２２４は、信号トレース２０４の長さＬ１  ２２２の１０倍以上であり得る。装置はさらに第１の手段から信号を伝搬するための第３の手段を含み、第３の手段は第１の手段と、複数のチップの第２のチップと接続され、第３の手段は第１の手段の１０倍以上の長さを有する。たとえば、信号を伝搬する第３の手段は信号トレース分岐２１２のような第３の送信ラインであり得る。そのような例において、信号トレース分岐２１２の長さＬ２  ２２４は、信号トレース２０４の長さＬ１  ２２２の１０倍以上であり得る。例えば、信号は制御信号、クロック信号またはアドレス信号であり得る。
【００３４】
[0039]第２の手段は、ＰＣＢ上の終端抵抗に結合されることなく第１のチップに接続し、第３の手段はＰＣＢ上の終端抵抗に接続されることなく第２のチップに接続する。第２の手段を介した信号および第３の手段を介した信号は第１の手段を介した信号と同じ情報を搬送することができる。たとえば、第１の手段を介した信号はメモリアドレス情報を搬送するように構成されることができる。そのような例において、第２の手段を介した信号および第３の手段を介した信号は各々第１の手段を介した信号と同じメモリアドレス情報を搬送することができる。信号は信号の立ち上がり時間の１／５未満だけ第１の手段を介して遅延されることができる。第２の手段および第３の手段の特性インピーダンスは第１の手段の特性インピーダンスと同じであり得る。１つの態様において、信号を駆動する手段の出力インピーダンスは並列な第１および第２の手段の特性インピーダンスにほぼ等しくなることができる。他の態様において、信号を駆動する手段の出力インピーダンスは第１の手段または第２の手段の特性インピーダンスのほぼ１／２である。
【００３５】
[0040]開示された処理におけるステップの特定の順序または階層は、例示的なアプローチの一例であるということが理解されるべきである。設計の好みに基づいて、処理におけるステップの特定の順序または階層は再配置され得ることが理解される。さらに、いくつかのステップは、組み合わされうるか、または省略されうる。添付の方法の請求項は、サンプルの順序で様々なステップの要素を提示しており、提示された特定の順序または階層に限定されるようには意図されない。
【００３６】
[0041]以前の説明は、いかなる当業者であっても、本明細書で説明された様々な態様を実施することを可能にするために提供される。これらの態様への様々な変更は当業者には容易に明らかになり、本明細書で説明されている包括的な本質は他の態様に適用されうる。このように、請求項は、ここに示される態様に限定されるように意図されたものではなく、請求項の文言と一貫する最大範囲であると認められるべきであり、ここにおいて、単数におけるエレメントの参照は、そのように明確に述べられていない限りは「１つおよび１つのみ」を意味するのではなく、むしろ「１つまたは複数」を意味するように意図される。「例示的（exemplary）」という用語は、「実例、事例、または例証として提供される」を意味するために本明細書で使用される。「例示的」なものとしてここに説明される任意の態様は、必ずしも、他の態様よりも好ましいまたは有利であるようには解釈されるべきでない。別段に明記されていない限り、「いくつかの」という用語は、１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはそれらの任意の組み合わせ」のような組み合わせは、Ａ、Ｂ、および／またはＣの任意の組み合わせを含み、複数のＡ、複数のＢ、または複数のＣを含むことができる。特に、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはそれらの任意の組み合わせ」のような組み合わせは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであることができ、ここで、任意のこのような組み合わせは、Ａ、Ｂ、またはＣの１つまたは複数のメンバーを含むことができる。当業者に知られている、あるいは後に知られることになる本開示全体にわたって説明された様々な態様の要素に対するすべての構造的および機能的な同等物は、参照によってここに明確に組み込まれ、特許請求の範囲に包含されるように意図される。さらに、ここに開示されたものは何れも、このような開示が特許請求の範囲において明記されているかどうかにかかわらず、公衆に放棄されるようには意図されていない。要素が「〜のための手段」というフレーズを使用して明確に記載されていない限り、どの請求項の要素もミーンズ
プラスファンクションとして解釈されるべきではない。
【図１】
2018506897.tif 000003
【図２】
2018506897.tif 000004
【図３】
2018506897.tif 000005
【図４】
2018506897.tif 000006
【図５】
2018506897.tif 000007
【手続補正書】
【提出日】平成29年9月15日(2017.9.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プリント基板（ＰＣＢ）上の出力ドライバと、および
前記ＰＣＢ上の複数のチップと、ここにおいて、前記チップは第１のチップと第２のチップを含む、
を備え、前記ＰＣＢは、
前記出力ドライバに接続された第１の送信ラインと、
前記第１の送信ラインおよび前記第１のチップに接続された第２の送信ラインと、ここにおいて、前記第２の送信ラインは前記第１の送信ラインの長さの１０倍以上の長さを有する、および
前記第１の送信ラインと前記第２のチップに接続された第３の送信ラインと、ここにおいて、前記第３の送信ラインは前記第１の送信ラインの長さの１０倍以上の長さを有する、ここにおいて、前記第２の送信ラインおよび前記第３の送信ラインの等価特性インピーダンスは前記第１の送信ラインの特性インピーダンスから降下する、
を備えた、装置。
【請求項２】
前記第２の送信ラインは前記ＰＣＢ上で終端抵抗に結合されることなく前記第１のチップに接続し、前記第３の送信ラインは、前記ＰＣＢ上で終端抵抗に結合されることなく前記第２のチップに接続する、請求項１の装置。
【請求項３】
前記出力ドライバは同じ信号を前記複数のチップに送信するように構成される、請求項１の装置。
【請求項４】
前記出力ドライバは前記第１の送信ライン上の前記信号を前記第２および第３の送信ラインを介して前記複数のチップに送信するように構成され、前記信号は、制御信号、クロック信号またはアドレス信号の１つである、請求項３の装置。
【請求項５】
前記第１の送信ラインの前記長さは、前記信号を、前記信号の立ち上がり時間の１／５未満遅延させるように構成される、請求項３の装置。
【請求項６】
前記第２の送信ラインまたは前記第３の送信ラインの特性インピーダンスは前記第１の送信ラインの前記特性インピーダンスに等しい、請求項１の装置。
【請求項７】
前記出力ドライバの出力インピーダンスは並列の前記第２および第３の送信ラインの特性インピーダンスにほぼ等しい、請求項１の装置。
【請求項８】
前記出力ドライバの出力インピーダンスは前記第１の送信ラインの特性インピーダンスの１／２にほぼ等しい、請求項１の装置。
【請求項９】
プリント基板（ＰＣＢ）上の出力ドライバからの信号を前記ＰＣＢ上の複数のチップに伝搬する方法において、
前記出力ドライバからの信号を前記出力ドライバに接続された第１の送信ラインを介して伝搬することと、
前記第１の送信ラインからの前記信号を前記複数のチップの第１のチップおよび前記第１の送信ラインに接続された第２の送信ラインに伝搬することと、ここにおいて、前記第２の送信ラインは、前記第１の送信ラインの長さの１０倍以上の長さを有する、
前記第１の送信ラインからの前記信号を前記複数のチップの第２のチップおよび前記第１の送信ラインに接続された第３の送信ラインに伝搬することと、ここにおいて、前記第３の送信ラインは、前記第１の送信ラインの長さの１０倍以上の長さを有する、ここにおいて、前記第２の送信ラインおよび前記第３の送信ラインの等価特性インピーダンスは前記第１の送信ラインの特性インピーダンスから降下する、
を備えた方法。
【請求項１０】
前記第２の送信ラインは、前記ＰＣＢ上で終端抵抗に結合されることなしに前記第１のチップに接続し、前記第３の送信ラインは、前記ＰＣＢ上で終端抵抗に結合されることなしに前記第２のチップに接続する、請求項９の方法。
【請求項１１】
前記第２の送信ラインを介した前記信号および前記第３の送信ラインを介した前記信号は前記第１の送信ラインを介した前記信号と同じ情報を搬送する、請求項９の方法。
【請求項１２】
前記信号は、制御信号、クロック信号またはアドレス信号の１つである、請求項１１の方法。
【請求項１３】
前記信号は前記信号の立ち上がり時間の１／５未満だけ前記第１の送信ラインを介して遅延される、請求項１１の方法。
【請求項１４】
前記第２の送信ラインまたは前記第３の送信ラインの特性インピーダンスは、前記第１の送信ラインの前記特性インピーダンスに等しい、請求項９の方法。
【請求項１５】
前記出力ドライバの出力インピーダンスは、並列の前記第１および第２の送信ラインの特性インピーダンスにほぼ等しい、請求項９の方法。
【請求項１６】
前記出力ドライバの出力インピーダンスは、前記第１の送信ラインの前記特性インピーダンスの１／２にほぼ等しい、請求項９の方法。
【請求項１７】
プリント基板（ＰＣＢ）上の信号を伝搬するための装置において、
信号を複数のチップに駆動する手段と、
前記信号を駆動する前記手段からの前記信号を伝搬する第１の手段と、ここにおいて、前記第１の手段は前記信号を駆動する前記手段に接続される、
前記第１の手段からの前記信号を伝搬する第２の手段と、ここにおいて、前記第２の手段は、前記複数のチップの第１のチップと前記第１の手段に接続される、ここにおいて、前記第２の手段は、前記第１の手段の長さの１０倍以上の長さを有する、
前記第１の手段から前記信号を伝搬する第３の手段と、ここにおいて、前記第３の手段は、前記複数のチップの第２のチップと前記第１の手段に接続され、前記第３の手段は、前記第１の手段の長さの１０倍以上の長さを有する、ここにおいて前記第２の手段および前記第３の手段の等価特性インピーダンスは前記第１の手段の特性インピーダンスから降下する、
を備えた装置。
【請求項１８】
前記第２の手段は、前記ＰＣＢ上で終端抵抗に結合されることなく前記第１のチップに接続し、前記第３の手段は、前記ＰＣＢ上で終端抵抗に結合されることなしに前記第２のチップに接続する、請求項１７の装置。
【請求項１９】
前記第２の手段を介した前記信号および前記第３の手段を介した前記信号は前記第１の手段を介した前記信号と同じ情報を搬送する、請求項１７の装置。
【請求項２０】
前記信号は、制御信号、クロック信号またはアドレス信号の１つである、請求項１９の装置。
【請求項２１】
前記信号は前記信号の立ち上がり時間の１／５未満だけ前記第１の手段を介して遅延される、請求項１９の装置。
【請求項２２】
前記第２の手段または前記第３の手段の特性インピーダンスは、前記第１の手段の前記特性インピーダンスに等しい、請求項１７の装置。
【請求項２３】
前記信号を駆動する前記手段の出力インピーダンスは、並列の前記第１および第２の手段の特性インピーダンスにほぼ等しい、請求項１７の装置。
【請求項２４】
前記信号を駆動する前記手段の出力インピーダンスは、前記第１の手段の前記特性インピーダンスの１／２にほぼ等しい、請求項１７の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
[0041]以前の説明は、いかなる当業者であっても、本明細書で説明された様々な態様を実施することを可能にするために提供される。これらの態様への様々な変更は当業者には容易に明らかになり、本明細書で説明されている包括的な本質は他の態様に適用されうる。このように、請求項は、ここに示される態様に限定されるように意図されたものではなく、請求項の文言と一貫する最大範囲であると認められるべきであり、ここにおいて、単数におけるエレメントの参照は、そのように明確に述べられていない限りは「１つおよび１つのみ」を意味するのではなく、むしろ「１つまたは複数」を意味するように意図される。「例示的（exemplary）」という用語は、「実例、事例、または例証として提供される」を意味するために本明細書で使用される。「例示的」なものとしてここに説明される任意の態様は、必ずしも、他の態様よりも好ましいまたは有利であるようには解釈されるべきでない。別段に明記されていない限り、「いくつかの」という用語は、１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはそれらの任意の組み合わせ」のような組み合わせは、Ａ、Ｂ、および／またはＣの任意の組み合わせを含み、複数のＡ、複数のＢ、または複数のＣを含むことができる。特に、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはそれらの任意の組み合わせ」のような組み合わせは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであることができ、ここで、任意のこのような組み合わせは、Ａ、Ｂ、またはＣの１つまたは複数のメンバーを含むことができる。当業者に知られている、あるいは後に知られることになる本開示全体にわたって説明された様々な態様の要素に対するすべての構造的および機能的な同等物は、参照によってここに明確に組み込まれ、特許請求の範囲に包含されるように意図される。さらに、ここに開示されたものは何れも、このような開示が特許請求の範囲において明記されているかどうかにかかわらず、公衆に放棄されるようには意図されていない。要素が「〜のための手段」というフレーズを使用して明確に記載されていない限り、どの請求項の要素もミーンズプラスファンクションとして解釈されるべきではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
プリント基板（ＰＣＢ）上の出力ドライバと、および
前記ＰＣＢ上の複数のチップと、ここにおいて、前記チップは第１のチップと第２のチップを含む、
を備え、前記ＰＣＢは、
前記出力ドライバに接続された第１の送信ラインと、
前記第１の送信ラインおよび前記第１のチップに接続された第２の送信ラインと、ここにおいて、前記第２の送信ラインは前記第１の送信ラインの長さの１０倍以上の長さを有する、および
前記第１の送信ラインと前記第２のチップに接続された第３の送信ラインと、ここにおいて、前記第３の送信ラインは前記第１の送信ラインの長さの１０倍以上の長さを有する、
を備えた、装置。
［Ｃ２］
前記第２の送信ラインは前記ＰＣＢ上で終端抵抗に結合されることなく前記第１のチップに接続し、前記第３の送信ラインは、前記ＰＣＢ上で終端抵抗に結合されることなく前記第２のチップに接続する、Ｃ１の装置。
［Ｃ３］
前記出力ドライバは同じ信号を前記複数のチップに送信するように構成される、Ｃ１の装置。
［Ｃ４］
前記出力ドライバは前記第１の送信ライン上の前記信号を前記第２および第３の送信ラインを介して前記複数のチップに送信するように構成され、前記信号は、制御信号、クロック信号またはアドレス信号の１つである、Ｃ３の装置。
［Ｃ５］
前記第１の送信ラインの前記長さは、前記信号を、前記信号の立ち上がり時間の１／５未満遅延させるように構成される、Ｃ３の装置。
［Ｃ６］
前記第２の送信ラインと前記第３の送信ラインの特性インピーダンスは前記第１の送信ラインの特性インピーダンスに等しい、Ｃ１の装置。
［Ｃ７］
前記出力ドライバの出力インピーダンスは並列の前記第２および第３の送信ラインの特性インピーダンスにほぼ等しい、Ｃ１の装置。
［Ｃ８］
前記出力ドライバの出力インピーダンスは前記第２の送信ラインまたは前記第３の送信ラインの特性インピーダンスの１／２にほぼ等しい、Ｃ１の装置。
［Ｃ９］
プリント基板（ＰＣＢ）上の出力ドライバからの信号を前記ＰＣＢ上の複数のチップに伝搬する方法において、
前記出力ドライバからの信号を前記出力ドライバに接続された第１の送信ラインを介して伝搬することと、
前記第１の送信ラインからの前記信号を前記複数のチップの第１のチップおよび前記第１の送信ラインに接続された第２の送信ラインに伝搬することと、ここにおいて、前記第２の送信ラインは、前記第１の送信ラインの長さの１０倍以上の長さを有する、
前記第１の送信ラインからの前記信号を前記複数のチップの第２のチップおよび前記第１の送信ラインに接続された第３の送信ラインに伝搬することと、ここにおいて、前記第３の送信ラインは、前記第１の送信ラインの長さの１０倍以上の長さを有する、
を備えた方法。
［Ｃ１０］
前記第２の送信ラインは、前記ＰＣＢ上で終端抵抗に結合されることなしに前記第１のチップに接続し、前記第３の送信ラインは、前記ＰＣＢ上で終端抵抗に結合されることなしに前記第２のチップに接続する、Ｃ９の方法。
［Ｃ１１］
前記第２の送信ラインを介した前記信号および前記第３の送信ラインを介した前記信号は前記第１の送信ラインを介した前記信号と同じ情報を搬送する、Ｃ９の方法。
［Ｃ１２］
前記信号は、制御信号、クロック信号またはアドレス信号の１つである、Ｃ１１の方法。
［Ｃ１３］
前記信号は前記信号の立ち上がり時間の１／５未満だけ前記第１の送信ラインを介して遅延される、Ｃ１１の方法。
［Ｃ１４］
前記第２の送信ラインと前記第３の送信ラインの特性インピーダンスは、前記第１の送信ラインの特性インピーダンスに等しい、Ｃ９の方法。
［Ｃ１５］
前記出力ドライバの出力インピーダンスは、並列の前記第１および第２の送信ラインの特性インピーダンスにほぼ等しい、Ｃ９の方法。
［Ｃ１６］
前記出力ドライバの出力インピーダンスは、前記第１の送信ラインまたは前記第２の送信ラインの前記特性インピーダンスの１／２にほぼ等しい、Ｃ９の方法。
［Ｃ１７］
プリント基板（ＰＣＢ）上の信号を伝搬するための装置において、
信号を複数のチップに駆動する手段と、
前記信号を駆動する前記手段からの前記信号を伝搬する第１の手段と、ここにおいて、前記第１の手段は前記信号を駆動する前記手段に接続される、
前記第１の手段からの前記信号を伝搬する第２の手段と、ここにおいて、前記第２の手段は、前記複数のチップの第１のチップと前記第１の手段に接続される、ここにおいて、前記第２の手段は、前記第１の手段の長さの１０倍以上の長さを有する、
前記第１の手段から前記信号を伝搬する第３の手段と、ここにおいて、前記第３の手段は、前記複数のチップの第２のチップと前記第１の手段に接続され、前記第３の手段は、前記第１の手段の長さの１０倍以上の長さを有する、
を備えた装置。
［Ｃ１８］
前記第２の手段は、前記ＰＣＢ上で終端抵抗に結合されることなく前記第１のチップに接続し、前記第３の手段は、前記ＰＣＢ上で終端抵抗に結合されることなしに前記第２のチップに接続する、Ｃ１７の装置。
［Ｃ１９］
前記第２の手段を介した前記信号および前記第３の手段を介した前記信号は前記第１の手段を介した前記信号と同じ情報を搬送する、Ｃ１７の装置。
［Ｃ２０］
前記信号は、制御信号、クロック信号またはアドレス信号の１つである、Ｃ１９の装置。
［Ｃ２１］
前記信号は前記信号の立ち上がり時間の１／５未満だけ前記第１の手段を介して遅延される、Ｃ１９の装置。
［Ｃ２２］
前記第２の手段と前記第３の手段の特性インピーダンスは、前記第１の手段の特性インピーダンスに等しい、Ｃ１７の装置。
［Ｃ２３］
前記信号を駆動する前記手段の出力インピーダンスは、並列の前記第１および第２の手段の特性インピーダンスにほぼ等しい、Ｃ１７の装置。
［Ｃ２４］
前記信号を駆動する前記手段の出力インピーダンスは、前記第１の手段または前記第２の手段の前記特性インピーダンスの１／２にほぼ等しい、Ｃ１７の装置。
【国際調査報告】
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