(57)【要約】  基板（２０２）を被膜する方法（２００）が開示されている。この方法では、基板には、少なくともＣＭＯＳデバイス層（２０４）と、シリコンとは異なる第一の半導体材料層（２０６）と、第二の半導体材料層（２０８）とを備えている。第一の半導体材料層はＣＭＯＳデバイス層と第二の半導体材料層との間の配置されている。この方法は、（ｉ）基板のエッジの一部を円周方向に沿って取り除く（２５２）ことと、（ｉｉ）ステップ（ｉ）で取り除かれた部分に置き換えて基板に誘電体を積層し、少なくともＣＭＯＳデバイス層および第一の半導体材料層を被膜する（２５４）こととを含んでいる。また、関連する基板についても開示されている。【選択図】図２−１
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【特許請求の範囲】
【請求項１】
少なくともＣＭＯＳデバイス層、シリコンとは異なる第一の半導体材料層と、第二の半導体材料層とを含み、前記第一の半導体材料層が前記ＣＭＯＳデバイス層と前記第二の半導体材料層との間に配置される基板を被膜する方法であって、
（ｉ）前記基板のエッジの一部を円周方向に沿って取り除くことと、
（ｉｉ）ステップ（ｉ）で取り除かれた部分に置き換えて前記基板に誘電体を積層し、少なくとも前記ＣＭＯＳデバイス層および前記第一の半導体材料層を被膜することと
を含む、方法。
【請求項２】
前記第一の半導体材料がＩＩＩ−Ｖ族半導体材料または互いに異なる複数のＩＩＩ−Ｖ族半導体材料を組み合わせて形成される材料を含む、請求項１に記載の方法。
【請求項３】
前記ＩＩＩ−Ｖ族半導体材料がＧａＮ、ＩｎＧａＰ、ＡｌＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＡｓ、ＧｅまたはＩｎＧａＡｓを含む、請求項２に記載の方法。
【請求項４】
前記第二の半導体材料がシリコンまたはＣＭＯＳ互換性材料を含む、請求項１乃至３のうちのいずれか一項に記載の方法。
【請求項５】
前記ＣＭＯＳデバイス層がシリコンオンインシュレータをベースにしたデバイスを含む、請求項１乃至４のうちのいずれか一項に記載の方法。
【請求項６】
前記基板の一部を円周方向に沿って取り除くことが、反応性イオンエッチングまたは誘導結合型プラズマ反応性イオンエッチングを用いて取り除くことを含む、請求項１乃至５のうちのいずれか一項に記載の方法。
【請求項７】
反応性イオンエッチングまたは誘導結合型プラズマ反応性イオンエッチングが用いられる場合、ステップ（ｉ）に先立って、カプトンテープを用いて前記ＣＭＯＳデバイス層にウエハーマスクを着脱可能に取り付けることをさらに含む、請求項６に記載の方法。
【請求項８】
前記ウエハーマスクがシリコンから形成される、請求項７に記載の方法。
【請求項９】
前記基板の一部を円周方向に沿って取り除くことが、エッジトリミングを用いて取り除くことを含む、請求項１乃至５のうちのいずれか一項に記載の方法。
【請求項１０】
前記基板に誘電体を積層することが、前記ＣＭＯＳデバイス層において、前記第一の半導体材料の層とは反対側に位置し、前記基板の水平軸と実質的に平行な面に前記誘電体の層を積層することを含み、さらに、前記方法は、（ｉｉｉ）前記ＣＭＯＳデバイス層の前記面に積層された前記誘電体の層を少なくとも部分的に取り除いて前記基板を平面化することを含む、請求項１乃至９のうちのいずれか一項に記載の方法。
【請求項１１】
前記基板を平面化することが、化学機械研磨を用いて前記平面化を行うことを含む、請求項１０に記載の方法。
【請求項１２】
前記誘電体が、酸化アルミニウム、窒化アルミニウム、二酸化ケイ素、窒化ケイ素、合成ダイヤモンドおよび窒化ホウ素から成る群から選択される、請求項１乃至１１のうちのいずれか一項に記載の方法。
【請求項１３】
前記基板に誘電体を積層することが、プラズマ化学気相成長を用いて前記積層を行うことを含む、請求項１乃至１２のうちのいずれか一項に記載の方法。
【請求項１４】
ステップ（ｉｉｉ）の後に、
（ｉｖ）前記第二の半導体材料層において、前記第一の半導体材料層とは反対側に位置する面に誘電体を積層することをさらに含む、請求項１０に記載の方法。
【請求項１５】
ステップ（ｉｉｉ）またはステップ（ｉｖ）の後に、（ｖ）積層された前記誘電体の密度を高めるために前記基板をアニール処理することをさらに含む、請求項１０または１４に記載の方法。
【請求項１６】
前記基板の一部を円周方向に沿って取り除くことが、前記第二の半導体材料層のエッジの一部を部分的に取り除くことを含む、請求項１乃至１５のうちのいずれか一項に記載の方法。
【請求項１７】
ステップ（ｉｉ）の実行中、前記ＣＭＯＳデバイス層の前記ウエハーマスクが取り付けられたままであることをさらに含む、請求項７に記載の方法。
【請求項１８】
ステップ（ｉ）の後かつステップ（ｉｉ）の前に前記ウエハーマスクを取り除きくこと、および
ステップ（ｉｉ）において前記基板上の前記誘電体としてスピンオングラス材料を積層することをさらに含む、請求項１７に記載の方法。
【請求項１９】
少なくともＣＭＯＳデバイス層と、
シリコンとは異なる第一の半導体材料層と、
第二の半導体材料層とを備え、
前記第一の半導体材料層が前記ＣＭＯＳデバイス層と前記第二の半導体材料層との間に配置され、
少なくとも前記ＣＭＯＳデバイス層および前記第一の半導体材料層が誘電体により円周方向に沿って被膜されるように構成されてなる、基板。
【請求項２０】
前記第一の半導体材料がＩＩＩ−Ｖ族半導体材料または互いに異なる複数のＩＩＩ−Ｖ族半導体材料を組み合わせて形成される材料を含む、請求項１９に記載の基板。
【請求項２１】
前記第二の半導体材料がシリコンまたはＣＭＯＳ互換性材料を含む、請求項１９または２０に記載の基板。
【請求項２２】
前記ＣＭＯＳデバイス層がシリコンオンインシュレーターをベースにするデバイスを含む、請求項１９乃至２１のうちのいずれか一項に記載の基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板を被膜（ｅｎｃａｐｓｕｌａｔｅ）する方法に関するものであり、とくにＣＭＯＳ互換性基板を被膜する方法に関するものである。
【背景技術】
【０００２】
シリコン相補性金属酸化膜半導体（Ｓｉ−ＣＭＯＳ）は、最近の５０年間半導体産業を支配しており、集積回路（ＩＣ）およびマイクロエレクトロニクスにおいて、ＣＭＯＳトランジスタデバイスのムーアの法則に従ったスケールで持続的な著しい技術的進歩をもたらしている。しかしながら、今日において最も高度なＣＭＯＳデバイスは、そのサイズがたった数個の原子の程度であるというところまで縮小してきており、さらなる意味のある縮小をなそうとした場合に物理学および経済学の観点から妨げられてしまうところまで急速に接近しつつある。したがって、ＩＣ性能の将来の向上は違ったアプローチを用いて達成する必要がある可能性が大である。そのなかで最も有望なものの一つは、新しい半導体材料を用いてシリコンよりも電気的および光学的な特性が優れた化合物半導体の如きハイブリッドデバイスを提供するアプローチである（たとえばＩＩＩ−Ｖ族の半導体など）。新素材を利用する最も有益な方法は、それらとシリコン全体と交換するのではなく各材料を集積回路の特定の機能部を製造するために採用することである。たとえば、高集積密度のＳｉ−ＣＭＯＳは、デジタル処理およびロジックの用途を意図した機能部を製造するのに理想的であり、様々なＩＩＩ−Ｖ族材料はオプトエレクトロニクスおよびＲＦ／無線通信の用途を意図した機能部分を製造するのに最適であり、また、Ｌｉをベースにした高エネルギー貯蔵密度材料は集積化されたマイクロ電池の生産に最適化されている。したがって、解決すべき課題は、回路の異なる機能部を相互にシームレスに効率的に働かせるとともに、最小のチップ占有面積を必要とするように異なるタイプの材料をモノリシックに集積化させることにある。
【０００３】
現実的な問題として、モノリシックに集積化させるということは、商用ＣＭＯＳ組立て設備において標準的なＣＭＯＳ製造工程を危険にさらすことなく（すなわち、汚染させることなく）ＣＭＯＳ回路内の異なる材料を加工することが必要となる。この理由は、過去数十年間にわたる大規模な投資により、ＣＭＯＳ産業およびそのインフラストラクチャが他のタイプの電子材料用のものと比較して最も発展し、進んでいるからである。したがって、このことは一般的に、ＣＭＯＳ汚染物質として通常認識され（場合によっては特定の状況において現実に考えられる）非ＣＭＯＳ材料が、エッチングされたり、ＣＭＯＳ互換性ツールによる加工中に露出されたりしないことを必要とする。
【０００４】
この点において、ＣＭＯＳ材料とＩＩＩ−Ｖ族材料との間の交差汚染の予防についての報告書が最近提出されている。この報告書では、解決策として、（ＬＥＤの）ＩＩＩ−Ｖ族材料の層を選択的に成長させ、その後、ＩＩＩ−Ｖ族材料をシリコンの薄層で覆うことが提案されている。図１を参照。図１に示されているように、ＬＥＤの底側接触部は、人工格子基板上のシリコン（ＳＯＬＥＳ）ウエハー１００の１００％ゲルマニウム（Ｇｅ）製キャップを通じてアクセスされるようになっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、完成した非ＣＭＯＳ層がＳｉ−ＣＭＯＳ層の上下に配置される場合、（この層の）非ＣＭＯＳ材料は依然としてそれに付随するウエハーのエッジに露出される恐れがある。というのは、非ＣＭＯＳ領域が、ＳＯＬＥＳウエハー１００の場合と同様に、酸化物井戸に封じ込められるようにはなっていないからである。
【０００６】
したがって、本発明の１つの目的は、先行技術の問題うちの少なくとも１つに対処し、かつ／または、当該技術分野において有益な選択肢を提供することにある。
【課題を解決するための手段】
【０００７】
第一の態様によれば、少なくともＣＭＯＳデバイス層、シリコンとは異なる第一の半導体材料層と、第二の半導体材料層とを含み、第一の半導体材料層がＣＭＯＳデバイス層と第二の半導体材料層との間に配置される基板を被膜する方法を提供する。本方法は、（ｉ）基板のエッジの一部を円周方向に沿って取り除くことと、（ｉｉ）ステップ（ｉ）で取り除かれた部分に置き換えて基板に誘電体を積層し、少なくともＣＭＯＳデバイス層および第一の半導体材料層を被膜することとを含んでいる。
【０００８】
有益なことには、提案されている方法を用いることにより、基板のＣＭＯＳデバイス層および第一の半導体材料層（非ＣＭＯＳであり、シリコンとは異なる）が被膜され、その結果、その後、基板がバックエンド処理のために半導体ファウンドリに戻された時に第一の半導体材料層が半導体ファウンドリにおいて汚染されたＣＭＯＳ互換性ツールに露出されないようにすることができる。
【０００９】
好ましくは、第一の半導体材料はＩＩＩ−Ｖ族半導体材料または互いに異なる複数のＩＩＩ−Ｖ族半導体材料を組み合わせて形成される材料を含む。
【００１０】
具体的にいえば、ＩＩＩ−Ｖ族半導体材料はＧａＮ、ＩｎＧａＰ、ＡＩＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＡｓ、ＧｅまたはＩｎＧａＡｓを含みうる。
【００１１】
好ましくは、第二の半導体材料はシリコンまたはＣＭＯＳ互換性材料を含みうる。
【００１２】
好ましくは、ＣＭＯＳデバイス層はシリコンオンインシュレーターをベースにするデバイスを含みうる。
【００１３】
好ましくは、基板の一部を円周方向に沿って取り除くことは、反応性イオンエッチングまたは誘導結合型プラズマ反応性イオンエッチングを用いて取り除くことを含みうる。
【００１４】
好ましくは、かかる方法は、反応性イオンエッチングまたは誘導結合型プラズマ反応性イオンエッチングが用いられる場合、ステップ（ｉ）に先立って、カプトンテープを用いてＣＭＯＳデバイス層にウエハーマスクを着脱可能に取り付けることをさらに含みうる。
【００１５】
好ましくは、ウエハーマスクはシリコンから形成されうる。
【００１６】
好ましくは、基板の一部を円周方向に沿って取り除くことはエッジトリミングを用いて取り除くことを含みうる。
【００１７】
好ましくは、基板に誘電体を積層することは、ＣＭＯＳデバイス層において、第一の半導体材料層とは反対側に位置し、基板の水平軸と実質的に平行な面に誘電体の層を積層することを含み、かかる方法は、（ｉｉｉ）基板を平面化して、ＣＭＯＳデバイス層の面に積層された誘電体の層を少なくとも部分的に取り除くことをさらに含みうる。
【００１８】
好ましくは、基板を平面化することは、化学機械研磨を用いて平面化することを含みうる。
【００１９】
好ましくは、誘電体は、酸化アルミニウム、窒化アルミニウム、二酸化ケイ素、窒化ケイ素、合成ダイヤモンドおよび窒化ホウ素から成る群から選択されうる。
【００２０】
好ましくは、基板に誘電体を積層することは、プラズマ化学気相成長を用いて積層することを含みうる。
【００２１】
好ましくは、かかる方法は、ステップ（ｉｉｉ）の後に、（ｉｖ）第二の半導体材料層において、第一の半導体材料層とは反対側に位置する面に誘電体を積層することをさらに含みうる。
【００２２】
好ましくは、かかる方法は、ステップ（ｉｉｉ）またはステップ（ｉｖ）の後に、（ｖ）積層された誘電体の密度を高めるために基板をアニール処理することをさらに含みうる。
【００２３】
好ましくは、基板の一部を円周方向に沿って取り除くことは、第二の半導体材料の層のエッジの一部を部分的に取り除くことを含みうる。
【００２４】
好ましくは、かかる方法は、ステップ（ｉｉ）の実行中、ＣＭＯＳデバイス層のウエハーマスクが取り付けられたままであることをさらに含みうる。
【００２５】
好ましくは、かかる方法は、ステップ（ｉ）の後かつステップ（ｉｉ）の前にウエハーマスクを取り除くこと、および、ステップ（ｉｉ）において基板上の誘電体としてスピンオングラス材料を積層することをさらに含みうる。
【００２６】
第二の態様によれば、基板は、少なくともＣＭＯＳデバイス層と、シリコンとは異なる第一の半導体材料層と、 第二の半導体材料層とを備え、第一の半導体材料層がＣＭＯＳデバイス層と第二の半導体材料層との間に配置される。少なくともＣＭＯＳデバイス層および第一の半導体材料層は、誘電体により円周方向に沿って被膜されるように構成されている。
【００２７】
好ましくは、第一の半導体材料はＩＩＩ−Ｖ族半導体材料または互いに異なる複数のＩＩＩ−Ｖ族半導体材料を組み合わせて形成される材料を含みうる。
【００２８】
好ましくは、第二の半導体材料はシリコンまたはＣＭＯＳ互換性材料を含みうる。
【００２９】
好ましくは、ＣＭＯＳデバイス層はシリコンオンインシュレーターをベースにしたデバイスを含みうる。
【００３０】
特筆すべき点は、本発明の１つの態様に関連する構成要素が本発明の他の態様にも適用可能でありうるということである。
【００３１】
本発明のこれらおよび他の態様は下記の実施形態から明白であり、また、下記の実施形態を参照して明瞭にされる。
【００３２】
以下に、添付の図面を参照して本発明の実施形態が説明されている。
【図面の簡単な説明】
【００３３】
【図１】図１は、従来技術における人工格子基板上のシリコン（ＳＯＬＥＳ）に実現されたモノリシック集積化を概略的に示す図である。
【図２−１】図２−１に示す図２ａ−２ｃは、一実施形態に係る基板を被膜する方法を示す図である。
【図２−２】図２−２に示す図２ｄ−２ｅは、一実施形態に係る基板を被膜する方法を示す図である。
【図３】図３は、反応性イオンエッチングまたは誘導結合型プラズマ反応性イオンエッチングを受けた後の図２に記載の基板のエッジのまわりのプロフィールに関する測定結果を示す図である。
【図４】図４は、誘電体の層の積層後の図２に記載の基板のバウプロフィールに関する測定結果を示す図である。
【図５】図５ａ−５ｂは、化学機械研磨（ＣＭＰ）を受けた後の図２に記載の基板のエッジのまわりのプロフィールに関する拡大図である。
【図６】図６は、化学機械研磨（ＣＭＰ）処理後の図２に記載の基板のバウプロフィールに関する測定結果を示す図である。
【図７】図７ａ−７ｂは、基板が図２に記載の方法を用いて被膜された前後のＳＯＩ−ＩＩＩ−Ｖ／Ｓｉ基板の２つの選択位置において測定されたガリウム（Ｇａ）、インジウム（Ｉｎ）およびヒ素（Ａｓ）による汚染を示すグラフである。
【発明を実施するための形態】
【００３４】
図２には、一実施形態に係るＣＭＯＳ互換性基板２０２を被膜する方法２００が示されている。基板２０２は、少なくともＣＭＯＳデバイス層２０４と、第一の半導体材料層２０６（この層は、シリコンとは異なり、非ＣＭＯＳ互換性である）と、第二の半導体材料層２０８とを有している。第一の半導体材料層２０６はＣＭＯＳデバイス層２０４と第二の半導体材料層２０８との間に配置されている。基板２０２の層は、上側から下側に向けて、ＣＭＯＳデバイス層２０４、第一の半導体材料層２０６および第二の半導体材料層２０８（基板２０２の底側に配置されている）の順番で配置されている。
【００３５】
ＣＭＯＳデバイス層２０４はシリコンオンインシュレータ（ＳＯＩ）をベースにしたデバイスを有していてもよい。いうまでもなく実施形態によっては、（方法２００のステップ２５０で提供される）ＣＭＯＳデバイス層２０４は、その頂面がＣＭＯＳデバイス層２０４の保護のためにたとえばホウリンケイ酸ガラス（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ、図２ａには示されていない）から形成される誘電体キャップ層により前もって覆われていてもよいが必ずしも常にそうでなければならないわけではない。用途によっては、この誘電体キャップ層の材料はステップ２５４で用いられる誘電体と同じものであってもよい（しかしながら、必ずしも常にそうである必要はない）。さらに、理解しておくべきことは、ＳＯＩ基板のうちの単結晶Ｓｉ部分のみをＣＭＯＳデバイス層２０４と呼んでいる点である。ＳＯＩ基板の大部分が取り除かれ、第二の半導体材料層２０８と置き換えられている。特筆すべきことは、ＳＯＩ基板とは、標準的に、薄い（すなわち、１０ｎｍから数μｍ）シリコン単結晶層が「埋め込み酸化膜」（ＢＯＸ）層上に取り付けられ、「埋め込み酸化膜」（ＢＯＸ）層がバルクシリコン基板（数百μｍの厚み）にさらに設けられたものである。したがって誤解を避けるために、ＣＭＯＳデバイス層２０４は、（ＳＯＩ基板上に）形成されるすべてのＣＭＯＳデバイスと、ＢＯＸ層の一部分／全部とを含むと定義される。また、第一の半導体材料は、ＩＩＩ−Ｖ族半導体材料または互いに異なる複数のＩＩＩ−Ｖ族半導体材料を組み合わせたものから形成される材料を含んでいる。詳細にいえば、ＩＩＩ−Ｖ族半導体材料としては、ＧａＮ、ＩｎＧａＰ、ＡｌＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＡｓ、Ｇｅ、ＩｎＧａＡｓ、ＧａＡｓ、ＩｎＳｂ、ＡｌＳｂ、ＡｌＰ、ＧａＰ、ＡｌＡｓ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＧａＡｂ、ＡｌＳｂ、ＩｎＳｂ、ＧａＮ、ＩｎＮ、ＡｌＮ、それらの組成物などが挙げられる。しかしながら、このことは限定として解釈されるべきではない。他のＩＩＩ−Ｖ族以外の材料（すなわち、非ＣＭＯＳまたはシリコンとは異なる材料）が用いられてもよい。第一の半導体材料として、ＣＭＯＳデバイス層２０４の近くに積層されうるいなかる他の非ＣＭＯＳ材料が用いられてもよい。実施形態によっては、第一の半導体材料層２０６は完成したデバイス、たとえば高電子移動度トランジスター（ＨＥＭＴ）として提供されるようになっていてもよい。
【００３６】
一方、第二の半導体材料はシリコンまたはＣＭＯＳ互換性材料を含んでいる。したがって、（実施形態によっては）、基板２０２は、集積化およびパターン加工されたＳＯＩ−ＩｎＧａＡｓ／ＧａＡｓ／Ｇｅ／Ｓｉ基板であってもよいし、または、パターン化されたＳＯＩ−ＧａＮ／Ｓｉ基板であってもよい（いずれの場合であっても、総称してＳＯＩ−ＩＩＩ−Ｖ／Ｓｉ基板と呼ぶ）。また、ＰＣＴ公開公報ＷＯ２０１６／００７０８８には、基板２０２の特定の構造および基板２０２を製造する方法について既に開示されており、さらなる詳細について興味のある読者は所望なら上述の文献を参照されたい。ＰＣＴ公開公報ＷＯ２０１６／００７０８８の内容は参照することによりその全体を援用するものとする。簡潔に要約すれば、（本明細書に記載のステップ２５０で提供される）基板２０２は、ＷＯ２０１６／００７０８８に開示されている図２ｅの最終製品である基板２７０と等価である。しかしながら分かりやすいように、ＷＯ２０１６／００７０８８の図２ｅに記載のＢＯＸ層２５４および誘電体２６２の層は本明細書の図２ａに記載の基板２０２には示されていない。念のためにいっておけば、図２に記載のＣＭＯＳデバイス層２０４、第一の半導体材料層２０６および第二の半導体材料層２０８の相対的な寸法は分かりやすいように誇張されており、実際のサイズを可能な限り表したものであるとして解釈されるべきではない。
【００３７】
方法２００は、ステップ２５０（すなわち、図２ａを参照）においてまず基板２０２を提供することにより始まる。次のステップ２５２（すなわち、図２ｂを参照）では、基板２０２のエッジの一部が円周方向に沿って取り除かれる。具体的にいえば、この実施形態では、元のエッジから約３ｍｍ〜７ｍｍの材料が除去されることを意味するエッジ除去プロセスのことを考慮しておく必要性を考えると、ＣＭＯＳデバイス層２０４および第一の半導体材料層２０６の取り除かれる材料の量はできるだけ少量に留めておかれる。一方、図２ｂに示されているように、第二の半導体材料層２０８の円周方向のエッジの一部のみが同じ厚みだけ取り除かれるようになっている。このことは、第二の半導体材料層２０８のうちのステップ２５２で加工された部分が、第二の半導体材料層２０８のうちの円周方向に沿って取り除く加工を受けない隣接する部分と比較して小さな円周を有することを意味する。その後、第二の半導体材料層２０８のうちのステップ２５２で取り除かれなかった残りの部分は、ステップ２５４で積層される誘電体２１０の層を支える基礎として役に立つ。このことについては以下を参照されたい。また、明らかなように、ステップ２５０は方法２００の任意選択的なステップである。基板２０２の一部を円周方向に取り除くことは、所望ならば、反応性イオンエッチング（ＲＩＥ）、誘導結合型プラズマ（ＩＣＰ）ＲＩＥまたはエッジトリミングを用いることを含んでいる。いうまでもなく、基板２０２のエッジの一部を取り除くと、少なくともＣＭＯＳデバイス層２０４および第一の半導体材料層２０６の元の円周方向の寸法がある程度削減されることになる。また、ＲＩＥまたはＩＣＰ−ＲＩＥが用いられる場合、ステップ２５２の実行に先立って、ＣＭＯＳデバイス層２０４の頂面にウエハーマスク（図示せず）がカプトンテープを用いて着脱可能に取り付けられる。用いられるウエハーマスクは、その直径が僅かに小さく（たとえば、１９０ｍｍ）、シリコンから形成される。ウエハーマスクは、エッチングが行なわれている時にはＣＭＯＳデバイス層２０４の頂面を保護し、エッチングが完成すると取り除かれる。
【００３８】
さらなるステップ２５４（すなわち、２ｃ図を参照）では、誘電体２１０の層が、ステップ２５２で取り除かれた部分に置き換えられて（たとえば、プラズマ化学気相成長（ＰＥＣＶＤ）、他の適切なＣＶＤ技術またはスパッタリング技術を用いて）基板２０２に積層され、少なくともＣＭＯＳデバイス層２０４および第一の半導体材料層２０６を被膜する。積層される誘電体２１０の厚みは、意図される用途における要件に依存し、基板２０２のうちのステップ２５２で取り除かれた部分の厚みと比べてさらに大きく／さらに小さく柔軟に積層されてもよい。ＣＭＯＳデバイス層２０４の誘電体キャップ層（もし設けられていれば）の元から存在する厚みを維持する場合、大きな厚みの誘電体２１０が積層される必要がある。というのは、誘電体２１０の一部が平面化（ｐｌａｎａｒｉｚａｔｉｏｎ）により失われる可能性があるからである。一方、場合によっては、元から存在する誘電体キャップ層（もし設けられていれば）が平面化に起因する「消失」を考慮に入れるように構成されている場合もあるため、少量の誘電体２１０が積層されるようになっていてもよい。したがって、ステップ２５４において積層される誘電体２１０の量については柔軟である。また、円周についていえば、このようにして基板２０２が元の寸法に回復されるようになっている。円周方向に沿って取り除く加工中、ＣＭＯＳデバイス層２０４の頂面自体にも誘電体２１０の層が同様に積層される。誘電体２１０は、（たとえば）酸化アルミニウム（Ａｌ２０３）、窒化アルミニウム（ＡｌＮ）、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、合成ダイヤモンドまたは窒化ホウ素（ＢＮ）であってもよい。その後、ステップ２５６（すなわち、図２ｄを参照）では、ステップ２５４が実行された時にＣＭＯＳデバイス層２０４の頂面に積層された誘電体２１０を少なくとも部分的に取り除くために基板２０２が（たとえば、化学機械研磨（ＣＭＰ）を用いて）平坦化される。さらに詳細にいえば、ステップ２５６では、ＣＭＯＳデバイス層２０４の頂面が露出させられる。この場合の頂面とは、ＣＭＯＳデバイス層２０４の面であって、第一の半導体材料層２０６とは反対側にあり、基板２０２の水平軸と実質的に平行な面のことであると定義することができる。
【００３９】
任意選択的なステップ２５８（すなわち、図２ｅを参照）では、第二の半導体材料層２０８において、第一の半導体材料層２０６とは反対側にある底面にも誘電体２１０が積層される。ステップ２５８は、「底面」処理とも呼ばれ、（ステップ２５８の処理行程の後に続く）いくつかのＣＭＯＳ加工行程に対して基板２０２の適合性を確保するために誘電体の層が底面側に存在する必要がある場合があるために行われる。さらに、ステップ２５６またはステップ２５８の後、基板２０２は、基板２０２に積層された誘電体２１０の密度を上げて次に続く工程で実行されうる湿式化学エッチングに対する抵抗性を向上させるためにアニーリング処理されてもよい。
【００４０】
図３には、ステップ２５２においてＲＩＥまたはＩＣＰ−ＲＩＥを受けた後の基板２０２のエッジのまわりのプロフィールに関する測定結果３００が示されている。図示されているように、本実施形態にかかる基板２０２のエッジでは、垂直方向に約６μｍの深さの材料がエッチング処理されている（ＣＭＯＳデバイス層２０４、第一の半導体材料層２０６および第二の半導体材料層２０８を合わせて）。重要なことは、測定結果３００を得るために実験で用いられた基板２０２の厚みが約７３０μｍであり、いかなる態様も方法２００の適用を制限しないという点にある。したがって上述のように、（ステップ２５４で）約６μｍの誘電体２１０が置き換え材料として基板２０２に積層されるようになっている。
【００４１】
図４には、ステップ２５４で誘電体２１０を積層した後の基板２０２のバウ（Ｂｏｗ）プロフィールに関する測定結果４００が示されている。この測定結果によれば、（加工後の）基板２０２のバウは図４に示されているように約１４μｍである。上述のように、ステップ２５６で基板２０２を平面化するためにＣＭＰが用いられてもよいが、この場合、ＣＭＰのレシピーは、（ＣＭＯＳデバイス層２０４に関して）基板２０２のエッジよりも基板２０２のセンターの材料をより多く取り除くようにチューニングされている。ＣＭＰを行った後に基板２０２のエッジのまわりに得られたステッププロフィールが図５ａおよび図５ｂにおいてそれぞれ拡大された拡大部５００および拡大部５５０で示されている。図５ｂから観察できることは、ウエハーマスクのエッジの位置にディップが存在していることである。考えられる理由としては、この領域においてエッチング速度が大きいからなのかもしれない。この問題に対処するためにスピンオングラス（ＳＯＧ）を用いることができる。というのは、スピンオングラスグラスは充填能力が優れているからである。加えて、ＣＭＰを受けた後の基板２０２のバウプロフィールが図６の測定結果６００に示されている。図６から判断できることは、基板２０２が（以前に図４の測定結果４００に示された）１４μｍの値からあまり変わっていない点である。この数値は、次に続く工程のすべての加工ツールにとって受け入れ可能な数値であると考えられる。
【００４２】
提案されている方法２００を用いて被膜を実行した前後の基板２０２のＩＩＩ−Ｖ族材料の汚染のレベルを測定するために全反射蛍光Ｘ線（ＴＸＲＦ）分光法が用いられている。この点に関し、図７ａおよび図７ｂには、それぞれ、グラフ７００およびグラフ７０２が示されている。グラフ７００およびグラフ７０２には、それぞれ、方法２００を用いて加工された前後において基板２０２の２つの異なる位置で測定されたガリウム（Ｇａ）、インジウム（Ｉｎ）およびヒ素（Ａｓ）による汚染レベルが示されている。図７ａおよび図７ｂに示されているように、被膜を行なった後でＩＩＩ−Ｖ族材料による汚染レベルが２桁減少して約１０１０原子／ｃｍ２と１０１１原子／ｃｍ２との間のレベルになっている。それとは別に、処理後の基板２０２には複数のピンホールや未接続領域が観察されている。このことにより汚染レベルが高いという観察結果を説明することができる。これらの問題（すなわち、ピンホールおよび未接続領域）に正しく対処することによって、ＩＩＩ−Ｖ族材料による汚染レベルをさらに低減させることができると考えられる。ＩＭＥＣ仕様書によれば、望ましい汚染レベルは理想的には１０１１原子／ｃｍ２未満である必要があり、またこの点において、提案されている処理方法２００を用いることによりこの基準を達成することができると考えられる。
【００４３】
上述のように、ＰＣＴ公開番号ＷＯ２０１６／００７０８８には、ＣＭＯＳ材料および非ＣＭＯＳ材料（たとえばそれぞれ、Ｓｉ−ＣＭＯＳおよびＩＩＩ−Ｖ族材料）を別々に加工してから二重層転送（ＤＬＴ）技術を用いて集積基板を形成することが可能であることが開示されている。しかしながら、このアプローチは（デバイス内のＣＭＯＳ材料および非ＣＭＯＳ材料の）問題を部分的にしか解決していない。というのは、この集積基板は、（たとえばＳｉ−ＣＭＯＳとＨＥＭＴとを接続するために）それを半導体ファウンドリに戻してバックエンド処理する必要が依然としてある。バックエンド処理中、半導体ファウンドリにおいて、集積ウエハーのエッジからのＩＩＩ−Ｖ族材料がＣＭＯＳ互換性ツールに露出され、汚染をもたらしてしまう可能性が依然としてある。これは望ましくないことである。したがって、交差汚染問題を防止するために集積基板のエッジをさらい保護する必要である。有利なことには、この問題は提案されている方法２００により解決される。具体的にいえば、提案されている方法２００は集積基板のエッジをエッジエッチング／エッジトリミングし（たとえば端から約５〜７ｍｍ）、次いで、エッチングされたエッジに置き換えて誘電体２１０の層を積層し、次に、集積基板に対してＣＭＰを実行して平面化することを含んでいる。次いで任意選択的に、加工後の集積基板に対してバックサイド処理が必要ならば実行されるようになっていてもよい。
【００４４】
図面および先の記載には本発明が詳細に例示、説明されているが、これらは例示および説明のみを意図したものであり、限定することを意図したものではない。すなわち、本発明は開示されている実施形態に限定されない。本願発明を実施するにあたって、当業者は開示されている実施形態以外の複数の変形例を考え、実施してもよい。
【００４５】
たとえば、ステップ２５２では、第二の半導体材料層２０８は、その一部だけしか取り除かないのではなく、（ＣＭＯＳデバイス層２０４および第一の半導体材料層２０６のエッジの取り除きと同様に）円周方向のすべての必要なエッジが取り除かれるようになっていてもよい。またステップ２５８では、第二の半導体材料層２０８の下面に積層される誘電体２１０はステップ２５４で用いられる誘電体のタイプとは異なるものであってもよい。さらに、ステップ２５６は状況によっては必要であるとは限らない。したがって、本実施の形態における方法２００にとってステップ２５６は任意選択的なものである。加えて、いうまでもなく、異なる実施形態では、第一の半導体材料層２０６が複数のＩＩＩ−Ｖ族の半導体層または他の半導体層（これらは非ＣＭＯＳ互換性である）と置き換えられてもよい。それに代えて、さまざまな半導体材料層（非ＣＭＯＳ互換性である）が、第一の半導体材料層２０６（の上下）にさらに一緒に配置されるようになっていてもよいが、そのような場合であっても、ＣＭＯＳデバイス層２０４と第二の半導体材料層２０８との間に挟まれるようになっている。またこのような場合、これらのさらなる層はステップ２５４で第一の半導体材料層２０６と一緒に誘電体２１０によりすべて被膜されるようになっている。
【００４６】
さらに、ステップ２５２では、第一の半導体材料層２０６のエッジを円周方向に沿ってエッチングするにあたって選択エッチングが代わりに採用されてもよい。選択エッチングを採用する場合でも、後続の被膜が完全に確実に実施されるようにステップ２５４をそれに対応して協調的に最適化（ｃｏｏｐｅｒａｔｉｖｅ  ｏｐｔｉｍｉｚａｔｉｏｎ）する必要がある。
【００４７】
さらに、（ＲＩＥまたはＩＣＰ−ＲＩＥが用いられる場合に）ステップ２５２の実行に先立ってＣＭＯＳデバイス層２０４の頂面に着脱可能に取り付けられたウエハーマスクは、ステップ２５４の実行中、ＣＭＯＳデバイス層に維持されるようになっていてもよい。従って、積層工程の間、誘電体２１０がＣＭＯＳデバイス層２０４の頂面に積層されることはない。ステップ２５４が完了すれば、その後、ウエハーマスクが取り除かれてもよい。いうまでもなく、このアプローチでは、必要条件に応じて平面化が必要とされてもよいしまたは必要とされなくてもよい。
【００４８】
またさらに他の変形例では、（ＲＩＥまたはＩＣＰ−ＲＩＥが用いられる場合に）ステップ２５２の実行に先立ってＣＭＯＳデバイス層２０４の頂面に着脱可能に取り付けられるウエハーマスクは、ステップ２５２の完了後かつステップ２５４の実行前に取り除かれるようになっていてもよい。その後、ステップ２５４については、スピンオングラス（ＳＯＧ）材料がステップ２５４で基板２０２に誘電体２１０として積層されてもよい。いうまでもなく、このアプローチでは、必要条件に応じて平面化が必要とされてもよいしまたは必要とされなくともよい。
【図１】
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【図２−１】
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【図２−２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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