(57)【要約】  ＣＰＵ（中央処理ユニット）又は一般的に任意の計算要素がアクティブであるときにシステム低電力消費状態を許可する方法及び装置が説明される。一実施形態において、ファブリック及びメモリコントローラが、該ファブリック及びメモリコントローラがアイドルであるとの決定に少なくとも部分的に応答して低電力消費状態に入らされる。低電力消費状態へのエントリは、ファブリック及びメモリコントローラに結合された計算要素がアクティブ状態にある間、発生する。他の実施形態がさらに開示され、請求される。
2018506111.tif 000002
【特許請求の範囲】
【請求項１】
ロジックであって、その少なくとも一部がハードウェアであり、ファブリック及びメモリコントローラに、前記ファブリック及び前記メモリコントローラがアイドルであるとの決定に少なくとも部分的に応答して、及び、前記ファブリック及び前記メモリコントローラに結合された計算要素がアクティブ状態にある間、低電力消費状態に入らせる、ロジック
を備えた装置。
【請求項２】
前記アクティブ状態は、前記計算要素がメインメモリにアクセスすることに代わって前記計算要素のローカルメモリ又はキャッシュにアクセスすることにより１つ以上の動作を実行する動作状態を含む、請求項１に記載の装置。
【請求項３】
システムオンチップ（ＳＯＣ）集積回路が前記ロジック、前記ファブリック、及び前記メモリコントローラを含み、前記メインメモリは前記ＳＯＣ集積回路に対して外部にある、請求項２に記載の装置。
【請求項４】
前記ロジックは、前記ファブリック及び前記メモリコントローラに、前記メインメモリがセルフリフレッシュ動作に入ることに少なくとも部分的に応答して前記低電力消費状態に入らせる、請求項２に記載の装置。
【請求項５】
システムオンチップ集積回路が、前記ロジック、前記ファブリック、及び前記メモリコントローラを含む、請求項１に記載の装置。
【請求項６】
前記計算要素は、１つ以上のプロセッサコアを有するプロセッサ、グラフィックス処理ユニット、イメージ処理ロジック、又はメディア処理ロジック、のうち１つ以上を含む、請求項１に記載の装置。
【請求項７】
ＳＯＣ集積回路上のメモリサブシステムが、前記メモリコントローラ及び物理的入力／出力インターフェースを含む、請求項１に記載の装置。
【請求項８】
前記ロジックは、前記ファブリック及び前記メモリコントローラに、ＳＯＣ集積回路における１つ以上のハードウェアイベントの発生に少なくとも部分的に応答して前記低電力消費状態に入らせる、請求項１に記載の装置。
【請求項９】
前記ロジックは、前記ファブリック及び前記メモリコントローラに、ＳＯＣ集積回路における１つ以上のソフトウェアヒントの発生に少なくとも部分的に応答して前記低電力消費状態に入らせる、請求項１に記載の装置。
【請求項１０】
ファブリック及びメモリコントローラに、前記ファブリック及び前記メモリコントローラがアイドルであるとの決定に少なくとも部分的に応答して、及び、前記ファブリック及び前記メモリコントローラに結合された計算要素がアクティブ状態にある間、低電力消費状態に入らせること
を含む方法。
【請求項１１】
前記アクティブ状態は、前記計算要素がメインメモリにアクセスすることに代わって前記計算要素のローカルメモリ又はキャッシュにアクセスすることにより１つ以上の動作を実行する動作状態を含む、請求項１０に記載の方法。
【請求項１２】
前記ファブリック及び前記メモリコントローラに、前記メインメモリがセルフリフレッシュ動作に入ることに少なくとも部分的に応答して前記低電力消費状態に入らせること、をさらに含む請求項１１に記載の方法。
【請求項１３】
前記メモリコントローラを物理的入力／出力インターフェースを介して前記メインメモリに結合すること、をさらに含む請求項１１に記載の方法。
【請求項１４】
前記ファブリック及び前記メモリコントローラに、ＳＯＣ集積回路における１つ以上のハードウェアイベントの発生に少なくとも部分的に応答して前記低電力消費状態に入らせること、をさらに含む請求項１０に記載の方法。
【請求項１５】
前記ファブリック及び前記メモリコントローラに、ＳＯＣ集積回路における１つ以上のソフトウェアヒントの発生に少なくとも部分的に応答して前記低電力消費状態に入らせること、をさらに含む請求項１０に記載の方法。
【請求項１６】
ＳＯＣ集積回路デバイスの１つ以上のプロセッサコアによりアクセスされるデータを記憶するメモリであって、前記メモリは前記ＳＯＣ集積回路デバイスに対して外部にある、メモリと、
ファブリックと、前記メモリに結合されたメモリコントローラと、ロジックであって、その少なくとも一部がハードウェアであり、前記ファブリック及び前記メモリコントローラに、前記ファブリック及び前記メモリコントローラがアイドルであるとの決定に少なくとも部分的に応答して、及び、前記１つ以上のプロセッサコアのうち１つ以上がアクティブ状態にある間、低電力消費状態に入らせる、ロジックと、を含む前記ＳＯＣ集積回路デバイスと、
を備えたコンピューティングシステム。
【請求項１７】
前記アクティブ状態は、前記１つ以上のプロセッサコアのうち少なくとも１つが前記メモリにアクセスすることに代わって前記１つ以上のプロセッサコアのうち前記少なくとも１つのローカルメモリ又はキャッシュにアクセスすることにより１つ以上の動作を実行する動作状態を含む、請求項１６に記載のシステム。
【請求項１８】
前記ロジックは、前記ファブリック及び前記メモリコントローラに、前記メモリがセルフリフレッシュ動作に入ることに少なくとも部分的に応答して前記低電力消費状態に入らせる、請求項１６に記載のシステム。
【請求項１９】
前記ＳＯＣ集積回路デバイス上のメモリサブシステムが、前記メモリコントローラ及び物理的入力／出力インターフェースを含む、請求項１６に記載のシステム。
【請求項２０】
前記ロジックは、前記ファブリック及び前記メモリコントローラに、ＳＯＣ集積回路における１つ以上のハードウェアイベントの発生、又は、ＳＯＣ集積回路における１つ以上のソフトウェアヒントの発生、の１つ以上に少なくとも部分的に応答して前記低電力消費状態に入らせる、請求項１６に記載のシステム。
【請求項２１】
プロセッサに請求項１０乃至１５のうちいずれか１項に記載の方法を実行させるコンピュータプログラム。
【請求項２２】
請求項１０乃至１５のうちいずれか１項に記載の方法を実行する手段を備えた装置。
【請求項２３】
請求項２１に記載のコンピュータプログラムを記憶したコンピュータ読取可能記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、エレクトロニクスの分野に関する。より詳細には、いくつかの実施形態が、概して、計算要素がアクティブであるときにシステム低電力消費状態を有効にすることに関する。
【背景技術】
【０００２】
電力消費を低減させるために、いくつかのコンピューティングデバイスは、様々な低電力（Ｃｘ）状態で実行する能力を有するプロセッサを含む。各々のＣ状態は、あるレベルの機能性及び対応する電力状態を示すことができる。例えば、Ｃ０は、プロセッサが通常レベルで動作していることを示すことができ、Ｃ１は、プロセッサが命令を実行しておらず、しかし迅速に実行状態に戻れることを示すことができ、Ｃ２は、プロセッサがすべてのソフトウェア可視情報を維持し、しかしフルの実行状態に戻るのにより長くかかり得ることを示すことができ、Ｃ３は、プロセッサが休止しており、しかしそのキャッシュコヒーレントを保つことを示すことができ、Ｃ６は、キャッシュがフラッシュされるところの、大分より深いスリープ状態を示すことができる、等である。
【０００３】
しかしながら、上記コンピューティングデバイスは、プロセッサだけでなくそれ以上を一般に含み、これら他のコンポーネントは、コンピューティングデバイスの全体的性能及び／又は電力消費に対して直接の影響を有する可能性がある。
【図面の簡単な説明】
【０００４】
詳細な説明が、添付図面を参照して提供される。図面において、参照番号の最左の（１つ以上の）桁は、その参照番号が最初に現れる図を識別する。異なる図における同じ参照番号の使用は、同様の又は同一のアイテムを示す。
【図１】いくつかの実施形態に従う、様々なコンピューティングシステムのブロック図を示す。
【図２】いくつかの実施形態に従う、様々なコンピューティングシステムのブロック図を示す。
【図３】一実施形態に従うフロー図を示す。
【図４】いくつかの実施形態に従う、様々なコンピューティングシステムのブロック図を示す。
【図５】いくつかの実施形態に従う、様々なコンピューティングシステムのブロック図を示す。
【図６】いくつかの実施形態に従う、様々なコンピューティングシステムのブロック図を示す。
【発明を実施するための形態】
【０００５】
下記の説明において、様々な実施形態の完全な理解を提供するように多くの具体的詳細が説明される。しかしながら、様々な実施形態は上記具体的詳細なしに実践され得る。他の例において、良く知られる方法、手順、コンポーネント、及び回路は、特定の実施形態を分かりにくくしないように、詳細には説明されていない。さらに、実施形態の様々な態様は、様々な手段を用いて実行することができ、上記手段は、例えば、集積半導体回路（「ハードウェア」）、１つ以上のプログラムへ編成されたコンピュータ読取可能命令（「ソフトウェア」）、又はハードウェアとソフトウェアとの何らかの組み合わせなどである。本開示を目的として、「ロジック」に対する参照は、ハードウェア、ソフトウェア、又はこれらの何らかの組み合わせを意味するものとする。
【０００６】
上記で論じられたとおり、プロセッサ以外のコンポーネントは、コンピューティングデバイスの全体的性能及び／又は電力消費に対して直接の影響を有する可能性がある。例えば、システムオンチップ（ＳＯＣ又はＳｏＣ）コンピューティングシステムにおいて、共有又は共通ファブリック（すなわち、コンピューティングシステムの様々なコンポーネントを結合するファブリック又は相互接続）及びメモリコントローラ（例えば、ＳＯＣの様々なコンポーネントをＳＯＣの外側のメインメモリに結合する物理的レイヤを含む）などのコンポーネントは、全体的ＳＯＣパワーバジェット（power  budget）のうち相当な部分を使用することがある（時に、最大約４５％）。上記コンポーネントによる相当な量の電力消費は、いくつかのＳＯＣ上のファブリック及び／又はメモリコントローラにおける低電力消費状態の欠如に部分的に起因する。
【０００７】
上記目的のために、いくつかの実施形態が低電力消費状態を可能にし、上記低電力消費状態は、プロセッサ（例えば、ＳＯＣ内の）がアクティブ電力状態で動作している間でさえ入ることができる。低電力消費は、低電力消費状態に入るべきコンポーネントについての低められた動作クロック周波数及び／又はパワーゲーティング（又は、動作電圧の修正）をとおして、コンピューティングシステムの１つ以上のコンポーネントに適用されることができる。一実施形態は、ＳＯＣのための新しい低電力消費状態を導入し、これにおいて、ＳＯＣ上の（例えば、共有された）メモリコントローラ及び／又は（例えば、共通の又は共有された）ファブリックは、ＳＯＣ上のプロセッサがアクティブ状態（例えば、Ｃ０状態）にある間、低電力消費状態にとどまる（あるいは、入る）。プロセッサは、それから、そのローカルメモリ又はキャッシュ階層（例えば、Ｌ１（レベル１）、Ｌ２（レベル２）、Ｌ３（レベル３）のキャッシュ等）内のデータを処理することができる。さらに、上記コンポーネントが低電力消費状態に入る（又は、該状態のままである）ことを可能にするために、プロセッサは、（例えば、共通の又は共有された）ファブリック及び／又は（例えば、共有された）メモリコントローラにアクセスしない。
【０００８】
さらに、いくつかの実施形態は、計算要素（compute  elements）などの他のコンピューティングシステム（又は、ＳＯＣ）コンポーネントにさらに拡張されることができ、上記計算要素には、例えば、ＧＰＵ（グラフィックス処理ユニット）、メディア処理（例えば、ＤＳＰ（デジタルシグナル処理）コンポーネントによる、例えば、オーディオ又はビデオメディア処理）、イメージング等が含まれる。上記でプロセッサに関して言及されたケースと同様に、他のコンポーネントは、そのタスクをそのそれぞれのローカルメモリ（又は、キャッシュ）を用いて実行して、（例えば、共有された）メモリコントローラ及び／又は（例えば、共通の又は共有された）ファブリックが、上記他のコンポーネントがアクティブ状態にあるときでさえ、低電力消費状態に入り又はとどまることを可能にすることができる。
【０００９】
本明細書に論じられるとおり、電力消費状態のいくつかは、アドバンストコンフィグレーションアンドパワーインターフェース（Advanced  Configuration  and  Power  Interface）（ＡＣＰＩ）仕様（例えば、リビジョン5.0a、2013年11月13日）及び／又はユニファイドエクステンシブルファームウェアインターフェース（Unified  Extensible  Firmware  Interface）（ＵＥＦＩ）仕様（例えば、バージョン2.4、2013年7月発行）のもとで定義された状態に従うことができる。さらに、複数のＣ状態が使用されてもよい。例えば、Ｃ０は、プロセッサが通常レベルで動作していることを示すことができ、Ｃ１は、プロセッサが命令を実行しておらず、しかし迅速に実行状態に戻れることを示すことができ、Ｃ２は、プロセッサがすべてのソフトウェア可視情報を維持すべきであり、しかしフルの実行状態に戻るのにより長くかかり得ることを示すことができ、Ｃ３は、プロセッサが休止して（asleep）おり、しかしそのキャッシュコヒーレントを保つことを示すことができ、Ｃ６は、キャッシュがフラッシュされるところの、大分より深いスリープ状態を示すことができる、等である。さらに、ＡＣＰＩのＣ２及びＣ３状態のバリエーションが、「ディープスリープ（deep  sleep）」状態（例えば、Ｃ６）、「ディーパースリープ（deeper  sleep）」状態（例えば、Ｃ７）等を含むことができる。
【００１０】
さらに、本明細書に論じられる手法は、図１〜６を参照して論じられるものなどの様々なコンピューティングシステム（例えば、モバイルコンピューティングデバイス、例えば、スマートフォン、タブレット、ＵＭＰＣ（ウルトラモバイルパーソナルコンピュータ）、ラップトップコンピュータ、Ｕｌｔｒａｂｏｏｋ（登録商標）ＴＭ、コンピューティングデバイス、スマートウォッチ、スマートグラス等を含む）において提供されることができる。より具体的に、図１は、一実施形態に従うコンピューティングシステム１００のブロック図を示す。システム１００は、１つ以上のプロセッサ１０２−１乃至１０２−Ｎ（一般に、本明細書において「複数プロセッサ１０２」又は「プロセッサ１０２」と呼ばれる）を含む。プロセッサ１０２は、相互接続（又は、ファブリック）１０４を介して通信することができる。各プロセッサは様々なコンポーネントを含むことができ、該コンポーネントのうちいくつかが、明りょうさのためにプロセッサ１０２−１を参照してのみ論じられる。したがって、残りのプロセッサ１０２−２乃至１０２−Ｎの各々は、プロセッサ１０２−１を参照して論じられるのと同一の又は同様のコンポーネントを含むことができる。
【００１１】
一実施形態において、プロセッサ１０２−１は、１つ以上のプロセッサコア１０６−１乃至１０６−Ｍ（本明細書において、「複数コア１０６」、又はより一般に「コア１０６」と呼ばれる）、キャッシュ１０８（キャッシュ１０８は様々な実施形態において共有キャッシュ又はプライベートキャッシュであり得る）、及び／又はルータ１１０を含むことができる。プロセッサコア１０６は、単一の集積回路（ＩＣ）チップ上に実装されることができる。さらに、チップは、１つ以上の共有及び／又はプライベートキャッシュ（例えば、キャッシュ１０８など）、バス又は相互接続（例えば、バス又は相互接続１１２）、ロジック１６０、（ＮＶＭ（不揮発メモリ）、例えばフラッシュメモリ、ＳＳＤ（又は、ソリッドステートドライブ）等を含む）図４〜６を参照して論じられるものなどのメモリコントローラ、又は他のコンポーネントを含むことができる。
【００１２】
一実施形態において、ルータ１１０は、プロセッサ１０２−１及び／又はシステム１００の様々なコンポーネント間で通信するように使用されることができる。さらに、プロセッサ１０２−１は、１つより多くのルータ１１０を含むことができる。さらに、多数のルータ１１０が、プロセッサ１０２−１の内側又は外側の様々なコンポーネント間におけるデータルーティングを可能にするように通信することができる。
【００１３】
キャッシュ１０８は、コア１０６などのプロセッサ１０２−１の１つ以上のコンポーネントにより利用されるデータ（例えば、命令を含む）を記憶することができる。例えば、キャッシュ１０８は、プロセッサ１０２のコンポーネントによるより高速なアクセスのために、（揮発性及び／又は不揮発性）メモリ１１４（さらに、本明細書において互換可能に「メインメモリ」と呼ばれる）内に記憶されたデータをローカルにキャッシュすることができる。図１に示されるとおり、メモリ１１４は、相互接続１０４を介してプロセッサ１０２と通信することができる。一実施形態において、（共有されることがある）キャッシュ１０８は、様々なレベルを有することができ、例えば、キャッシュ１０８は、ミッドレベル（mid-level）キャッシュ及び／又はラストレベルキャッシュ（ＬＬＣ）（例えば、Ｌ１及び／又はＬ２キャッシュなど）であり得る。さらに、コア１０６の各々は、レベル１（Ｌ１）キャッシュ（１１６−１）（一般に、本明細書において「Ｌ１キャッシュ１１６」と呼ばれる）を含むことができる。プロセッサ１０２−１の様々なコンポーネントが、バス若しくはファブリック（例えば、バス１１２）及び／又はメモリコントローラ若しくはハブをとおして、キャッシュ１０８と直接通信することができる。
【００１４】
システム１００は、（例えば、プラットフォーム）電源１２５（例えば、直流（ＤＣ）電源又は交流（ＡＣ）電源）をさらに含んで、システム１００の１つ以上のコンポーネントに電力を提供することができる。電源１２５は、ＰＶ（光起電性（Photo  Voltaic））パネル、風力発電機、熱発電機ウォーター／水力タービン等を含むことができる。いくつかの実施形態において、電源１２５は、１つ以上のバッテリパック（例えば、ＰＶパネル、風力発電機、熱発電機ウォーター／水力タービン、プラグイン電力供給（例えば、ＡＣ電力グリッドに結合される）等のうち１つ以上により充電される）、及び／又はプラグイン電力供給を含むことができる。
【００１５】
電源１２５は、電圧レギュレータ（ＶＲ）１３０をとおしてシステム１００のコンポーネントに結合されることができる。さらに、図１が１つの電源１２５及び単一の電圧レギュレータ１３０を例示するとしても、さらなる電源及び／又は電圧レギュレータが利用されてもよい。例えば、プロセッサ１０２のうち１つ以上が、対応する（１つ以上の）電圧レギュレータ及び／又は電源を有することができる。さらに、電圧レギュレータ１３０は、単一のパワープレーン（power  plane）（例えば、すべてのコア１０６に電力を供給する）、又は複数のパワープレーン（例えば、各パワープレーンがシステム１００の異なるコア若しくはコアグループ及び／又は他のコンポーネントに電力を供給することができる場合）を介して、プロセッサ１０２に結合されることができる。さらに、図１は電源１２５と電圧レギュレータ１３０とを別個のコンポーネントとして例示するが、電源１２５及び電圧レギュレータ１３０はシステム１００の他のコンポーネントに組み込まれてもよい。例えば、ＶＲ１３０のすべて又は部分が、電源１２５、ＳＯＣ（例えば、図２及び／又は６を参照して論じられるものなど）、及び／又はプロセッサ１０２に組み込まれることができる。
【００１６】
図１に示されるとおり、メモリ１１４は、メモリコントローラ１２０を介してシステム１００の他のコンポーネントに結合されることができる。システム１００は、本明細書において残りの図を参照してさらに論じられるように、ロジック１６０をさらに含んで、システム１００の１つ以上のコンポーネント（例えば、メモリコントローラ１２０、及び／又は、相互接続又はファブリック１０４及び／又は１１２を含む）の電力管理を容易にする。ロジック１６０がシステム１００内のいくつかの任意的な場所に示されるとしても、ロジック１６０はシステム１００内で他の場所に位置してもよい。一実施形態において、ロジック１６０、メモリコントローラ１２０、及びキャッシュ１１６−１及び／又は１０８はＳＯＣコンピューティングシステムに対して内部にあり（例えば、図２及び／又は６を参照して論じられるものなど）、メインメモリ１１４はＳＯＣコンピューティングシステムに対して外部にある。
【００１７】
上記で論じられたとおり、いくつかの実施形態は、プロセッサ（例えば、ＳＯＣ内の）がアクティブ電力状態において動作している間でさえ入れられることができる低電力消費状態を可能にする。低電力消費は、低電力消費状態に入るべきであるコンポーネントの低められた動作クロック周波数及び／又はパワーゲーティング（又は、動作電圧を修正すること）をとおして、コンピューティングシステムの１つ以上のコンポーネントに適用されることができる。一実施形態が、ＳＯＣのための新しい低電力消費状態を導入し、これにおいて、ＳＯＣ上の（例えば、共有の）メモリコントローラ及び／又は（例えば、共通の又は共有の）ファブリックは、ＳＯＣ上のプロセッサがアクティブ状態（例えば、Ｃ０状態）にある間、低電力消費状態にとどまる（あるいは、入る）。プロセッサは、それから、そのローカルメモリ又はキャッシュ階層（例えば、Ｌ１（レベル１）、Ｌ２（レベル２）、Ｌ３（レベル３）キャッシュ等）内でデータを処理することができる。さらに、上記コンポーネントが低電力消費状態に入る（又は、該状態のままである）ことを可能にするために、プロセッサは、（例えば、共通の又は共有の）ファブリック及び／又は（例えば、共有の）メモリコントローラにアクセスしない。
【００１８】
さらに、いくつかの実施形態は、例えば計算要素などの他のコンピューティングシステム（又は、ＳＯＣ）コンポーネントにさらに拡張されることができ、該コンポーネントには、例えば、ＧＰＵ（グラフィックス処理ユニット）、メディア処理ロジック（例えばＤＳＰ（デジタルシグナル処理）コンポーネントによる、例えばオーディオ又はビデオメディア処理ロジック）、イメージング（又は、イメージ処理）ロジック等が含まれる。上記でプロセッサに関して言及された場合と同様に、他のコンポーネントがそのタスクをそのそれぞれのローカルメモリ（又は、キャッシュ）を用いて実行して、（例えば、共有の）メモリコントローラ及び／又は（例えば、共通の又は共有の）ファブリックが、他コンポーネントがアクティブ状態にあるときでさえ低電力消費状態に入り又はとどまることを可能にすることができる。
【００１９】
さらに、いくつかの解決策は、プロセッサが最も深い低電力消費状態（例えば、Ｃ６又はＣ７）のうち１つにある間のみ、ファブリック又はメモリコントローラの低電力消費状態を使用することができる。しかしながら、プロセッサがアクティブ（例えば、Ｃ０状態）状態にあり、しかしプロセッサが、例えばローカルメモリ又はローカルキャッシュ階層内における十分なキャッシングに起因して、ファブリック及び／又はメモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＭＡ）など）アクセスを必要としない状況が存在する。したがって、いくつかの実施形態は、下記の状況のうち１つ以上の間に適用されることができる。（ａ）プロセッサがアクティブ（例えば、Ｃ０状態）であり、その内部／ローカルメモリ階層にアクセスすることにより動作しており、例えば、プロセッサがオーディオコンテンツをデコードしている間である。この場合、ファブリック及び／又はメモリコントローラをアクティブ状態に保つ必要がない。かつ／あるいは（ｂ）プロセッサがアクティブ（例えば、Ｃ０状態）であり、１つ以上の計算要素（例えば、メディア、グラフィックス、イメージング等）がアクティブであり、双方がそのそれぞれの内部／ローカルメモリから処理しており、例えば、ビデオ再生の間である。再びになるが、この場合、ファブリック及び／又はメモリコントローラをアクティブ状態に保つ必要がない。
【００２０】
ゆえに、いくつかの実施形態は、下記の適用のうち１つ以上において適用されることができる。（１）オーディオコンテンツ、例えばＭＰ３（ムービングピクチャエキスパーツグループレイヤ３オーディオ（Moving  Picture  Experts  Group  Layer-3  Audio））の、例えばオーディオ後処理を用いた、再生、（２）ビデオコンテンツ再生及び／又はストリーミング、及び／又は（３）ビデオコンテンツ記録。いくつかの実施形態は、オーディオ及びビデオコンテンツ再生／記録の適用について、ＳＯＣレベルで２５〜４０％のレンジにおいて電力利益（power  benefits）を提供することができる。
【００２１】
図２は、一実施形態に従うコンピューティングシステム２００のブロック図を示す。システム２００は、ＳＯＣコンピューティングシステム上に存在する様々なコンポーネントの結合を例示し、上記コンポーネントには、１つ以上のプロセッサ１０２、グラフィックスロジック２０２（例えば、ＧＰＵ、又はグラフィックスコンテンツに対応する命令／動作を実行する他のロジック）、ファブリック２０４（ファブリック２０４は、相互接続１０４及び／又は１１２と同一又は同様であり得、１つ以上のＳＯＣコンポーネントとメインメモリ１１４などのＳＯＣに対して外部の（１つ以上の）コンポーネントとの間のデータ交換を調停する制御ロジックを有するブリッジ又はネットワークオンチップを含むことができる）、メモリサブシステムロジック２０６（メモリサブシステムロジック２０６は、図２のメモリコントローラ１２０と同一又は同様であり得、一実施形態において、メモリサブシステム２０６はＩ／Ｏ（入力／出力）インターフェース又は物理レイヤ（ＰＨＹ）をさらに含んで、１つ以上の外部Ｉ／Ｏデバイスと通信することができる）、及び／又はロジック複合体２０８（例えば、比較的低周波数のコンテンツ（例えば、オーディオコンテンツ）を有する通信のためのロジック、及び／又は比較的高周波数のコンテンツ（例えば、ビデオコンテンツ）を有する通信のためのロジックを含む）が含まれる。
【００２２】
図２を参照すると、ＳＯＣアーキテクチャが例示され、これにおいて、複数の計算要素（例えば、プロセッサ１０２、グラフィックスロジック２０２、イメージングロジック、メディアエンジン等）とペリフェラルデバイスとが、（例えば、共通の又は共有の）ファブリック／ネットワーク２０４及びメモリコントローラ／サブシステム２０６をとおして、メインメモリ１１４に結合される。一実施形態において、上記計算要素（及び／又は他のＩＰロジックブロック）は、ファブリック２０４及びメモリコントローラ／サブシステム２０６上における活動なく、適用可能な場合に上記計算要素の個々のローカルメモリ／キャッシュにアクセスする。したがって、ファブリック２０４及び／又はメモリコントローラ／サブシステム２０６は、（ロジック１６０により）非アクティブ又は低電力消費状態に置かれて、電力消費及び／又は熱生成効率を向上させることができる。
【００２３】
さらに、いくつかの実装において、ファブリック及びメモリコントローラ／サブシステムは、上記コンポーネントが活動を有さないときでさえアクティブ状態に保たれて、例えば、メモリアクセスに対するレイテンシを低く保ち、高感度の作業負荷の性能を減少させない。しかしながら、前に言及されたとおり、上記アプローチは、ファブリック及びメモリコントローラ／サブシステム上のアクティブ状態に起因して、ＳＯＣ電力において最大４５％のオーバーヘッドを結果としてもたらす。
【００２４】
図３は、一実施形態に従う、低電力消費状態に入る方法３００のフロー図を示す。方法３００は、例えば図１〜２を参照して論じられたように、プロセッサ（例えば、ＳＯＣの）がアクティブ電力状態で動作している間でさえ低電力消費状態に入るように使用されることができる。一実施形態において、図１〜２及び４〜６を参照して論じられる様々なコンポーネントが利用されて、図３を参照して論じられる動作のうち１つ以上を実行することができる。一実施形態において、図３の１つ以上の動作が、ロジック（例えば、ロジック１６０など）に実装される。
【００２５】
図１〜３を参照し、動作３０２において、低電力消費に入るための１つ以上の条件が検出されたかどうかが判定される。いくつかの実施形態において、下記の条件のうち１つ以上が（動作３０２において）満たされて、ファブリック２０４及び／又はメモリコントローラ／サブシステム２０６が（例えば、ロジック１６０により決定され又は引き起こされるとおり）低電力消費状態に入ることを可能にする。（ａ）アイドルであること（idleness）：ファブリック２０４及び／又はメモリコントローラ２０６において（例えば、ＤＲＡＭセルフリフレッシュに入るアルゴリズムを用いて、あるいはその他の方法でメインメモリ１１４がセルフリフレッシュ動作に入ることに少なくとも部分的に応答して）アイドルであることを検出する。（ｂ）低性能デマンド：プロセッサ１０２（及び／又は他の計算要素、例えばグラフィックスロジック２０２、イメージングロジック、メディアエンジン等）が低性能状態、又は通常の状態よりもより低い電力消費状態（例えば、Ｃ０よりもより低い電力消費状態）で動作しており、このことは、ＬＦＭ（低周波数モード、例えば、プロセッサの最も低い動作周波数ポイント又は電圧レベルなど）により示されることができる。（ｃ）ＳＯＣにわたり１つ以上の異なるハードウェアイベントを使用して、低メモリアクセスのフェーズを検出し、上記（ａ）及び（ｂ）条件を補足する。及び／又は（ｄ）上記の条件（ａ）及び（ｂ）を補足するソフトウェアヒントを使用し、例えば、電力管理フレームワークをとおして性能又は電力の必要のヒントを提供する。
【００２６】
動作３０４において、計算要素（例えば、プロセッサ１０２、グラフィックスロジック２０２、イメージングロジック、メディアエンジン等）は、そのローカルメモリ及び／又はキャッシュ階層を用いて動作する。動作３０６において、ファブリック２０４及び／又はメモリコントローラ／サブシステム２０６はアイドルである。動作３０８において、動作３０２の条件のうち１つ以上が満たされたかどうか（例えば、プロセッサ１０２（又は、別の計算要素））が低電力消費状態を出た、及び／又は、ファブリック及び／又はメモリコントローラ／サブシステム上でアイドルから出た）が判定される。そうである場合、動作３１０において、ファブリック及び／又はメモリコントローラ／サブシステムはそのそれぞれの低電力消費状態を出て、方法３００は動作３０２を再開する。そうでない場合、方法３００は動作３０８に戻り、上記条件の１つ以上の逆転を待つ。
【００２７】
さらに、モバイルコンピューティングデバイス（例えば、スマートフォン、タブレット、ＵＭＰＣ（ウルトラモバイルパーソナルコンピュータ）、ラップトップコンピュータ、ＵｌｔｒａｂｏｏｋＴＭコンピューティングデバイス、スマートウォッチ、スマートグラス等）において、高性能ユースケースはターボ周波数境界であり、これに対し、低性能ユースケースは低周波数モード（ＬＦＭ）境界である。下記の表１は、モバイルコンピューティングデバイスセグメント内で追跡されるいくつかの例示的な作業負荷の周波数及びメモリ帯域幅特性を示す。
【００２８】
【表１】
2018506111.tif 000003
上記特性から、ＳＯＣ上におけるオーディオ及びビデオ再生／記録のようなハードウェアアクセラレートされたケースは、ＬＦＭ周波数で、低いプロセッサ‐メモリ帯域幅（例えば、約１５０ＭＢ／ｓ）の状態で実行され得ることが明らかである。ゆえに、ファブリックをとおしたメモリアクセスのない長い間隔が存在し、例えば、ファブリック及び／又はメモリコントローラ／サブシステム上の十分なアイドル時間が、ファブリック／メモリコントローラ／サブシステムが低電力状態に入る機会を許容することを可能にする。上記目的のために、一実施形態のプロセッサの、ＬＦＭにおける周波数は、（例えば、共通の又は共有の）ファブリック及び／又はメモリサブシステム／コントローラの低電力状態エントリのための条件をトリガするように使用される。
【００２９】
下記の表２は、いくつかの実施形態に従う、他の例示的な計算要素に関連したファブリック及びメモリコントローラ／サブシステム状態を要約する。
【００３０】
【表２】
2018506111.tif 000004
一般に、「Ｓ０ｉｘ」又は「Ｓ０ｉＸ」は、ユーザによってか又はプラットフォームがかなり長い間アイドルであり続けているとの決定に基づいて（例えば、予めプログラムされた時間に基づいて）かで駆動され得る従来のアイドル電力状態に代わって、（例えば、ロジック１６０、ＯＳ（オペレーティングシステム）、及び／又はソフトウェアアプリケーション入力に基づいて）イベント駆動されるプラットフォームレベル電力管理によって達成される向上した（１つ以上の）アイドル電力状態を参照する。いくつかの実施形態において、本明細書に論じられる電力消費状態のうち少なくともいくつかは、ＡＣＰＩ仕様（例えば、リビジョン5.0a、2013年11月13日）及び／又はＵＥＦＩ仕様（例えば、バージョン2.4、2013年7月発行）のもとに定義される状態に従い、又は該状態と同様であり得る。
【００３１】
高性能ユースケースについて、例えば、プロセッサがターボ周波数において動作する場合、一実施形態が部分的に適用されることができ、ファブリック及び／又はメモリコントローラ／サブシステムクロックゲーティング（及び／又は、周波数又は電圧修正）の潜在的な機会が、アプリケーションの性能の必要に依存して活用されることができる。上述された低い帯域幅の状況を所与として、スヌープトラフィックからのいかなる影響も、同様に最小であり得る。しかしながら、スヌープトラフィックが重要になる場合、システム設計は、プロセッサ処理がモジュール遮蔽をとおして１つのプロセッサコアに限定されることにより、上記問題に（例えば、オーディオ再生において）対処することができる。
【００３２】
一例として、いくつかの実施形態が、Ｄｏｌｂｙ（登録商標）サウンド（ＤＳ１又はデジタルシグナル１）効果を有するＭＰ３再生に適用される。オーディオコード／データフェッチフェーズは、このユースケースのクリティカルな電力大量消費（power  hungry）フェーズであり、上記フェーズの間、オーディオ後処理コード（すなわち、ＤＳ１）がメインメモリ１１４（さらに、本明細書においてシステムＤＲＡＭと呼ばれる）からフェッチされ、プロセッサ内部メモリ（例えば、Ｌ２キャッシュ）内に完全に存在する。同様に、オーディオデータがバッチにおいてフェッチされ、ローカルバッファ内に記憶されて、ＤＲＡＭアクセスの数を低減させる。コード及びデータがプロセッサのＬ１／Ｌ２キャッシュ内に存在すると、バッファ長全体が処理されるまで（例えば、Ｄｏｌｂｙ  ＤＳ１効果について約３００ＫＢ、及びＭｐ３／ＡＡＣデコーダについて約３５ＫＢ未満）、さらなるＤＲＡＭアクセスは必要とされない。ゆえに、上記フェーズの間、ファブリック及び／又はメモリコントローラ／サブシステムは、低電力状態に切り替えられる。
【００３３】
一実施形態において、プロセッサベースのデコードを用いたＤｏｌｂｙ  ＤＳ１後処理を有するＭＰ３再生についてのＳＯＣ電力消費（ｍＷ単位）の電力利益は、３５％に到達する可能性がある。モバイルコンピューティングデバイス（上記で論じられたものなど）において、電力利益は、製造業者の設計勝利又は敗北に影響し得る、顧客による厳しい電力要件が存在するとき、パーセンテージにおいてだけでなくさらに絶対的電力消費においても実質的な向上である。さらに、いくつかの実施形態は、他のＩＰロジックブロック（例えば、ＧＰＵ、イメージングロジック、メディアロジック等）がそのローカルメモリ／キャッシュ階層からデータを処理しているとき、上記ロジックブロックに拡張されることができる。さらに、上記で論じられた条件内に例示されたのと同様の手法が、ターゲットにされた製品セグメント及び計算要素の必要に基づいて調節可能な他の条件と共に使用されてもよい。
【００３４】
図４は、一実施形態に従う、コンピューティングシステム４００のブロック図を示す。コンピューティングシステム４００は、相互接続ネットワーク（又は、バス）４０４を介して通信する１つ以上の中央処理ユニット（ＣＰＵ）４０２又はプロセッサを含むことができる。プロセッサ４０２には、汎用目的プロセッサ、ネットワークプロセッサ（コンピュータネットワーク４０３を通じて通信されるデータを処理する）、アプリケーションプロセッサ（例えば、セルフォン、スマートフォン等において使用されるものなど）、又は他タイプのプロセッサ（縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサ又は複合命令セットコンピュータ（ＣＩＳＣ）を含む）が含まれ得る。様々なタイプのコンピュータネットワーク４０３が利用されてよく、有線（例えば、イーサネット（登録商標）、ギガビット、ファイバ等）又は無線ネットワーク（例えば、セルラー、３Ｇ（第３世代セルフォンテクノロジー又は第３世代無線フォーマット（ＵＷＣＣ））、４Ｇ（第４世代（無線／モバイル通信））、ローパワーエンジン（ＬＰＥ）等）が含まれる。さらに、プロセッサ４０２は、単一又は複数コア設計を有することができる。複数コア設計を有するプロセッサ４０２は、同じ集積回路（ＩＣ）ダイ上に異なるタイプのプロセッサコアを統合することができる。さらに、複数コア設計を有するプロセッサ４０２は、対称的又は非対称的マルチプロセッサとして実装されてもよい。
【００３５】
一実施形態において、プロセッサ４０２の１つ以上が、図１のプロセッサ１０２と同一又は同様であり得る。例えば、プロセッサ４０２の１つ以上が、コア１０６及び／又はキャッシュ１０８の１つ以上を含むことができる。さらに、図１〜３を参照して論じられた動作は、システム４００の１つ以上のコンポーネントにより実行されてもよい。
【００３６】
チップセット４０６は、相互接続ネットワーク４０４とさらに通信することができる。チップセット４０６は、グラフィックス及びメモリ制御ハブ（graphics  and  memory  control  hub）（ＧＭＣＨ）４０８を含むことができる。ＧＭＣＨ４０８は、メモリ１１４と通信するメモリコントローラ４１０（メモリコントローラ４１０は、様々な実施形態において図１のメモリコントローラ１２０及び／又は図２のメモリサブシステム２０６と同一又は同様であり得る）を含むことができる。システム４００は、様々な場所（例えば、図４に示される場所などであるが、（図示されない）システム４００内の他の場所にあってもよい）にロジック１６０をさらに含むことができる。メモリ１１４はデータを記憶することができ、上記データには、ＣＰＵ４０２又はコンピューティングシステム４００内に含まれる任意の他のデバイスにより実行される命令のシーケンスが含まれる。一実施形態において、メモリ１１４は、１つ以上の揮発性／不揮発性記憶（又は、メモリ）デバイスを含むことができ、上記デバイスは、例えば、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、又は他タイプの記憶デバイス、例えばハードディスク、ナノワイヤメモリ、強誘電性トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、フラッシュメモリ、スピントルクトランスファー（Spin  Torque  Transfer）ランダムアクセスメモリ（ＳＴＴＲＡＭ）、抵抗ランダムアクセスメモリ、３Ｄクロスポイントメモリ、例えばＰＣＭ（相変化メモリ）、ＮＡＮＤ／ＮＯＲメモリを有するソリッドステートドライブ（ＳＳＤ）等である。さらなるデバイスが相互接続ネットワーク４０４を介して通信することができ、例えば、複数のＣＰＵ及び／又は複数のシステムメモリなどである。
【００３７】
ＧＭＣＨ４０８は、グラフィックスアクセラレータ４１６と通信するグラフィックスインターフェース４１４をさらに含むことができる。一実施形態において、グラフィックスインターフェース４１４は、アクセラレーテッドグラフィックスポート（ＡＧＰ）又はペリフェラルコンポーネントインターコネクト（ＰＣＩ）（又は、ＰＣＩエクスプレス（ＰＣＩｅ）インターフェース）を介してグラフィックスアクセラレータ４１６と通信することができる。一実施形態において、ディスプレイデバイス４１７（例えば、フラットパネルディスプレイ、タッチスクリーン等）が、例えば、ビデオメモリ又はシステムメモリなどの記憶デバイスに記憶されたイメージのデジタル表現をディスプレイにより解釈され及び表示されるディスプレイ信号に変換する信号コンバータをとおして、グラフィックスインターフェース４１４と通信することができる。ディスプレイデバイスにより作り出されるディスプレイ信号は、ディスプレイデバイス４１７により解釈されてその後ディスプレイデバイス４１７上に表示される前に、様々な制御デバイスを通過することができる。
【００３８】
ハブインターフェース４１８は、ＧＭＣＨ４０８及び入力／出力制御ハブ（ＩＣＨ）４２０が通信することを可能にすることができる。ＩＣＨ４２０は、コンピューティングシステム４００と通信するＩ／Ｏデバイスに対するインターフェースを提供することができる。ＩＣＨ４２０は、ペリフェラルブリッジ（又は、コントローラ）４２４、例えば、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）ブリッジ、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、又は他タイプのペリフェラルブリッジ若しくはコントローラなどをとおして、バス４２２と通信することができる。ブリッジ４２４は、ＣＰＵ４０２とペリフェラルデバイスとの間のデータパスを提供することができる。他タイプのトポロジが利用されてもよい。さらに、複数のバスが、例えば複数のブリッジ又はコントローラをとおして、ＩＣＨ４２０と通信することができる。さらに、ＩＣＨ４２０と通信する他のペリフェラルには、様々な実施形態において、統合ドライブエレクトロニクス（integrated  drive  electronics）（ＩＤＥ）又はスモールコンピュータシステムインターフェース（ＳＣＳＩ）ハードドライブ、ＵＳＢポート、キーボード、マウス、パラレルポート、シリアルポート、フロッピーディスクドライブ、デジタル出力サポート（例えば、デジタルビデオインターフェース（ＤＶＩ））、又は他のデバイスを含むことができる。
【００３９】
バス４２２は、オーディオデバイス４２６、１つ以上のディスクドライブ４２８、及びネットワークインターフェースデバイス４３０（これは、例えば有線又は無線インターフェースを介して、コンピュータネットワーク４０３と通信する）と通信することができる。図示されるとおり、ネットワークインターフェース４３０は、アンテナ４３１に結合されて、ネットワーク４０３と無線で（例えば、電気電子技術者協会（ＩＥＥＥ）８０２．１１インターフェース（ＩＥＥＥ８０２．１１ａ／ｂ／ｇ／ｎ等を含む）、セルラーインターフェース、３Ｇ、４Ｇ、ＬＰＥ等を介して）通信することができる。他のデバイスが、バス４２２を介して通信してもよい。さらに、様々なコンポーネント（例えば、ネットワークインターフェースデバイス４３０など）が、いくつかの実施形態においてＧＭＣＨ４０８と通信することができる。さらに、プロセッサ４０２及びＧＭＣＨ４０８が組み合わせられて、単一チップを形成してもよい。さらに、グラフィックスアクセラレータ４１６が、他の実施形態においてＧＭＣＨ４０８内に含まれてもよい。
【００４０】
さらに、コンピューティングシステム４００は、揮発性及び／又は不揮発性メモリ（又は、記憶装置）を含むことができる。例えば、不揮発メモリには、下記のうち１つ以上を含むことができる。読取専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、電気的ＥＰＲＯＭ（ＥＥＰＲＯＭ）、ディスクドライブ（例えば、４２８）、フロッピーディスク、コンパクトディスクＲＯＭ（ＣＤ−ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、フラッシュメモリ、磁気光ディスク、又は、（例えば、命令を含む）電子データを記憶することができる他タイプの不揮発マシン読取可能媒体。
【００４１】
図５は、一実施形態に従う、ポイントツーポイント（ＰｔＰ）構成において配置されたコンピューティングシステム５００を例示する。具体的に、図５は、プロセッサ、メモリ、及び入力／出力デバイスが複数のポイントツーポイントインターフェースにより相互接続される、システムを示す。図１〜４を参照して論じられた動作は、システム５００の１つ以上のコンポーネントにより実行されることができる。
【００４２】
図５に例示されるとおり、システム５００はいくつかのプロセッサを含むことができ、そのうちの２つ、プロセッサ５０２及び５０４のみが明瞭さのために示される。プロセッサ５０２及び５０４は各々、ローカルメモリコントローラハブ（ＭＣＨ）５０６及び５０８を含んで、メモリ５１０及び５１２との通信を可能にすることができる。メモリ５１０及び／又は５１２は、様々なデータ、例えば、図１及び／又は図４のメモリ１１４を参照して論じられたものなどを記憶することができる。さらに、ＭＣＨ５０６及び５０８は、いくつかの実施形態において図１〜３のメモリコントローラ１２０（及び／又は、メモリサブシステム２０６）及び／又はロジック１６０を含むことができる。
【００４３】
一実施形態において、プロセッサ５０２及び５０４は、図４を参照して論じられたプロセッサ４０２の１つであり得る。プロセッサ５０２及び５０４は、ポイントツーポイント（ＰｔＰ）インターフェース５１４を介して、ＰｔＰインターフェース回路５１６及び５１８をそれぞれ用いて、データを交換することができる。さらに、プロセッサ５０２及び５０４は各々、個々のＰｔＰインターフェース５２２及び５２４を介して、ポイントツーポイントインターフェース回路５２６、５２８、５３０、及び５３２を用いて、チップセット５２０との間でデータを交換することができる。チップセット５２０は、高性能グラフィックスインターフェース５３６を介して、例えばＰｔＰインターフェース回路５３７を用いて、高性能グラフィックス回路５３４との間でデータをさらに交換することができる。図４を参照して論じられたとおり、グラフィックスインターフェース５３６は、いくつかの実施形態においてディスプレイデバイス（例えば、ディスプレイ４１７）に結合されることができる。
【００４４】
図５に示されるとおり、図１のコア１０６及び／又はキャッシュ１０８の１つ以上が、プロセッサ５０２及び５０４内に位置してもよい。しかしながら、他の実施形態が、図５のシステム５００内の他の回路、ロジックユニット、又はデバイスに存在してもよい。さらに、他の実施形態が、図５に例示されるいくつかの回路、ロジックユニット又はデバイスのあらゆる場所に分散されてもよい。
【００４５】
チップセット５２０は、ＰｔＰインターフェース回路５４１を用いてバス５４０と通信することができる。バス５４０は、該バス５４０と通信する１つ以上のデバイス、例えば、バスブリッジ５４２及びＩ／Ｏデバイス５４３などを有することができる。バス５４４を介して、バスブリッジ５４２は他のデバイスと通信することができ、上記他のデバイスは、例えば、キーボード／マウス５４５、通信デバイス５４６（例えば、アンテナ４３１を介してを含め、ネットワークインターフェースデバイス４３０を参照して論じられたような、例えば、モデム、ネットワークインターフェースデバイス、又はコンピュータネットワーク４０３と通信することができる他の通信デバイスなど）、オーディオＩ／Ｏデバイス、及び／又はデータ記憶デバイス５４８などである。データ記憶デバイス５４８はコード５４９を記憶することができ、コード５４９はプロセッサ５０２及び／又は５０４により実行されることができる。
【００４６】
いくつかの実施形態において、本明細書に論じられたコンポーネントの１つ以上が、システムオンチップ（ＳＯＣ）デバイス上で具現化されることができる。図６は、一実施形態に従うＳＯＣパッケージのブロック図を示す。図６に示されるとおり、ＳＯＣ６０２が、１つ以上の中央処理ユニット（ＣＰＵ）コア６２０、１つ以上のグラフィックス処理ユニット（ＧＰＵ）コア６３０、入力／出力（Ｉ／Ｏ）インターフェース６４０、及びメモリコントローラ／サブシステム２０６を含む。ＳＯＣパッケージ６０２の様々なコンポーネントが、本明細書において他図を参照して論じられたファブリック２０４などのインターコネクト又はバスに結合されることができる。さらに、ＳＯＣパッケージ６０２は、より多くの又はより少ないコンポーネント、例えば、本明細書において他図を参照して論じられたものなどを含むことができる。さらに、ＳＯＣパッケージ６０２の各コンポーネントが、例えば本明細書において他図を参照して論じられたような、１つ以上の他のコンポーネントを含むことができる。一実施形態において、ＳＯＣパッケージ６０２（及び、そのコンポーネント）は１つ以上の集積回路（ＩＣ）ダイ上に提供され、例えば、上記ダイは単一の半導体デバイス上にパッケージ化される。
【００４７】
図６に示されるとおり、ＳＯＣパッケージ６０２は、メモリコントローラ／サブシステム２０６のインターフェース（又は、ＰＨＹ）を介して、メインメモリ１１４（メインメモリ１１４は、ＳＯＣパッケージ６０２に対して外部にある）に結合される。一実施形態において、メモリ１１４（又は、その一部分）は、ＳＯＣパッケージ６０２上に統合されることができる。
【００４８】
Ｉ／Ｏインターフェース６４０は、例えば、インターコネクト及び／又はバス、例えば本明細書において他図を参照して論じられたものなどを介して、１つ以上のＩ／Ｏデバイス６７０に結合されることができる。Ｉ／Ｏデバイス６７０は、キーボード、マウス、タッチパッド、ディスプレイ、イメージ／ビデオ捕捉デバイス（例えば、カメラ、又はカムコーダ／ビデオレコーダなど）、タッチスクリーン、スピーカー、又は同様のもののうち、１つ以上を含むことができる。さらに、ＳＯＣパッケージ６０２は、一実施形態においてロジック１６０を含む／統合することができる。別法として、ロジック１６０は、ＳＯＣパッケージ６０２の外側に（すなわち、ディスクリートロジックとして）提供されてもよい。
【００４９】
下記の例は、さらなる実施形態に関連する。例１は、ロジックであって、その少なくとも一部がハードウェアであり、ファブリック及びメモリコントローラに、上記ファブリック及び上記メモリコントローラがアイドルであるとの決定に少なくとも部分的に応答して、及び、上記ファブリック及び上記メモリコントローラに結合された計算要素がアクティブ状態にある間、低電力消費状態に入らせる、ロジック、を備えた装置を含む。例２は、例１に記載の装置を含み、上記アクティブ状態は、上記計算要素がメインメモリにアクセスすることに代わって上記計算要素のローカルメモリ又はキャッシュにアクセスすることにより１つ以上の動作を実行する動作状態を含む。例３は、例２に記載の装置を含み、システムオンチップ（ＳＯＣ）集積回路が上記ロジック、上記ファブリック、及び上記メモリコントローラを含み、上記メインメモリは上記ＳＯＣに対して外部にある。例４は、例２に記載の装置を含み、上記ロジックは、上記ファブリック及び上記メモリコントローラに、上記メインメモリがセルフリフレッシュ動作に入ることに少なくとも部分的に応答して上記低電力消費状態に入らせる。例５は、例１に記載の装置を含み、システムオンチップ集積回路が、上記ロジック、上記ファブリック、及び上記メモリコントローラを含む。例６は、例１に記載の装置を含み、上記計算要素は、１つ以上のプロセッサコアを有するプロセッサ、グラフィックス処理ユニット、イメージ処理ロジック、又はメディア処理ロジック、のうち１つ以上を含む。例７は、例１に記載の装置を含み、ＳＯＣ集積回路上のメモリサブシステムが、上記メモリコントローラ及び物理的入力／出力インターフェースを含む。例８は、例１に記載の装置を含み、上記ロジックは、上記ファブリック及び上記メモリコントローラに、ＳＯＣ集積回路における１つ以上のハードウェアイベントの発生に少なくとも部分的に応答して上記低電力消費状態に入らせる。例９は、例１に記載の装置を含み、上記ロジックは、上記ファブリック及び上記メモリコントローラに、ＳＯＣ集積回路における１つ以上のソフトウェアヒントの発生に少なくとも部分的に応答して上記低電力消費状態に入らせる。
【００５０】
例１０は、ファブリック及びメモリコントローラに、上記ファブリック及び上記メモリコントローラがアイドルであるとの決定に少なくとも部分的に応答して、及び、上記ファブリック及び上記メモリコントローラに結合された計算要素がアクティブ状態にある間、低電力消費状態に入らせること、を含む方法を含む。例１１は、例１０に記載の方法を含み、上記アクティブ状態は、上記計算要素がメインメモリにアクセスすることに代わって上記計算要素のローカルメモリ又はキャッシュにアクセスすることにより１つ以上の動作を実行する動作状態を含む。例１２は、例１１に記載の方法を含み、上記ファブリック及び上記メモリコントローラに、上記メインメモリがセルフリフレッシュ動作に入ることに少なくとも部分的に応答して上記低電力消費状態に入らせること、をさらに含む。例１３は、例１１に記載の方法を含み、上記メモリコントローラを物理的入力／出力インターフェースを介して上記メインメモリに結合すること、をさらに含む。例１４は、例１０に記載の方法を含み、上記ファブリック及び上記メモリコントローラに、ＳＯＣ集積回路における１つ以上のハードウェアイベントの発生に少なくとも部分的に応答して上記低電力消費状態に入らせること、をさらに含む。例１５は、例１０に記載の方法を含み、上記ファブリック及び上記メモリコントローラに、ＳＯＣ集積回路における１つ以上のソフトウェアヒントの発生に少なくとも部分的に応答して上記低電力消費状態に入らせること、をさらに含む。
【００５１】
例１６は、１つ以上の命令を含むコンピュータ読取可能媒体を含み、上記命令は、プロセッサ上で実行されると、１つ以上の動作を実行するように上記プロセッサを構成して、ファブリック及びメモリコントローラに、上記ファブリック及び上記メモリコントローラがアイドルであるとの決定に少なくとも部分的に応答して、及び、上記ファブリック及び上記メモリコントローラに結合された計算要素がアクティブ状態にある間、低電力消費状態に入らせる。例１７は、例１６に記載のコンピュータ読取可能媒体を含み、上記アクティブ状態は、上記計算要素がメインメモリにアクセスすることに代わって上記計算要素のローカルメモリ又はキャッシュにアクセスすることにより１つ以上の動作を実行する動作状態を含む。例１８は、例１６に記載のコンピュータ読取可能媒体を含み、１つ以上の命令、をさらに含み、上記１つ以上の命令は、上記プロセッサ上で実行されると１つ以上の動作を実行するように上記プロセッサを構成して、上記ファブリック及び上記メモリコントローラに、上記メインメモリがセルフリフレッシュ動作に入ることに少なくとも部分的に応答して上記低電力消費状態に入らせる。例１９は、例１６に記載のコンピュータ読取可能媒体を含み、１つ以上の命令、をさらに含み、上記１つ以上の命令は、上記プロセッサ上で実行されると１つ以上の動作を実行するように上記プロセッサを構成して、上記ファブリック及び上記メモリコントローラに、ＳＯＣ集積回路における１つ以上のハードウェアイベントの発生に少なくとも部分的に応答して上記低電力消費状態に入らせる。例１９は、例１６に記載のコンピュータ読取可能媒体を含み、１つ以上の命令、をさらに含み、上記１つ以上の命令は、上記プロセッサ上で実行されると１つ以上の動作を実行するように上記プロセッサを構成して、上記ファブリック及び上記メモリコントローラに、ＳＯＣ集積回路における１つ以上のソフトウェアヒントの発生に少なくとも部分的に応答して上記低電力消費状態に入らせる。
【００５２】
例２１は、ＳＯＣ集積回路デバイス上の１つ以上のプロセッサコアによりアクセスされるデータを記憶するメモリであって、上記メモリは上記ＳＯＣ集積回路デバイスに対して外部にある、メモリと；ファブリックと、上記メモリに結合されたメモリコントローラと、ロジックであって、その少なくとも一部がハードウェアであり、上記ファブリック及び上記メモリコントローラに、上記ファブリック及び上記メモリコントローラがアイドルであるとの決定に少なくとも部分的に応答して、及び、上記１つ以上のプロセッサコアのうち１つ以上がアクティブ状態にある間、低電力消費状態に入らせる、ロジックと、を含む上記ＳＯＣ集積回路デバイスと；を備えたコンピューティングシステムを含む。例２２は、例２１のシステムを含み、上記アクティブ状態は、上記１つ以上のプロセッサコアのうち少なくとも１つが上記メモリにアクセスすることに代わって上記計算要素のローカルメモリ又はキャッシュにアクセスすることにより１つ以上の動作を実行する動作状態を含む。例２３は、例２１のシステムを含み、上記ロジックは、上記ファブリック及び上記メモリコントローラに、上記メモリがセルフリフレッシュ動作に入ることに少なくとも部分的に応答して上記低電力消費状態に入らせる。例２４は、例２１のシステムを含み、上記ＳＯＣ集積回路上のメモリサブシステムが、上記メモリコントローラ及び物理的入力／出力インターフェースを含む。例２５は、例２１のシステムを含み、上記ロジックは、上記ファブリック及び上記メモリコントローラに、ＳＯＣ集積回路における１つ以上のハードウェアイベントの発生、又は、ＳＯＣ集積回路における１つ以上のソフトウェアヒントの発生、の１つ以上に少なくとも部分的に応答して上記低電力消費状態に入らせる。
【００５３】
例２６は、いずれかの前述の例に記載の方法を実行する手段を備えた装置を含む。
【００５４】
例２７は、マシン読取可能命令を含むマシン読取可能記憶装置を含み、上記命令は実行されると、いずれかの前述の例に記載の方法を実施し、あるいは装置を具現化する。
【００５５】
様々な実施形態において、例えば図１〜６を参照して、本明細書に論じられた動作は、ハードウェア（例えば、回路）、ソフトウェア、ファームウェア、マイクロコード、又はこれらの組み合わせとして実装されることができ、上記は、コンピュータプログラム製品として提供されてもよく、コンピュータプログラム製品には、例えば、コンピュータをプログラムして本明細書に論じられた処理を実行するように使用される命令（又は、ソフトウェアプロシージャ）を記憶させた有形（例えば、非一時的）マシン読取可能又はコンピュータ読取可能媒体が含まれる。さらに、用語「ロジック」は、例として、ソフトウェア、ハードウェア、又はソフトウェアとハードウェアとの組み合わせを含むことができる。マシン読取可能媒体には、記憶デバイス、例えば図１〜６を参照して論じられたものなどを含むことができる。
【００５６】
さらに、上記有形コンピュータ読取可能媒体はコンピュータプログラム製品としてダウンロードされてもよく、これにおいて、プログラムは、通信リンク（例えば、バス、モデム、又はネットワーク接続）を介して、データ信号によって（例えば、搬送波又は他の伝搬媒体において）、リモートコンピュータ（例えば、サーバ）から要求元コンピュータ（例えば、クライアント）に転送されることができる。
【００５７】
本明細書において「１つの実施形態」又は「一実施形態」に対する参照は、実施形態に関連して説明される特定の特徴、構造、又は特性が少なくとも一実装に含まれ得ることを意味する。本明細書中の様々な場所における表現「１つの実施形態において」の出現は、すべて同一の実施形態を参照することがあり、あるいはそうでないことがある。
【００５８】
さらに、本説明及び請求項において、用語「結合される」及び「接続される」がその派生形と共に用いられることがある。いくつかの実施形態において、「接続される」は、２つ以上の要素が互いに直接の物理的又は電気的接触にあることを示すように用いられることがある。「結合される」は、２つ以上の要素が直接の物理的又は電気的接触にあることを意味することがある。しかしながら、「結合される」は、２つ以上の要素が互いに直接の接触にないことがあり、しかし依然として互いに協働し又は相互作用し得ることをさらに意味することがある。
【００５９】
ゆえに、実施形態が構造的特徴及び／又は方法論的動作に固有の言語において説明されたが、請求される対象事項は説明された特定の特徴又は動作に限定されなくてよいことが理解されるべきである。むしろ、特定の特徴及び動作は、請求される対象事項を実装する例示的な形式として開示される。
【図１】
2018506111.tif 000005
【図２】
2018506111.tif 000006
【図３】
2018506111.tif 000007
【図４】
2018506111.tif 000008
【図５】
2018506111.tif 000009
【図６】
2018506111.tif 000010
【国際調査報告】
2018506111.tif 000011
2018506111.tif 000012