(57)【要約】  本開示の実施形態では、スナップバックディスターブを低減するための、相変化メモリにおける読み出し動作及び書き込み動作を説明する。一実施形態において、装置は、読み出し電圧を相変化メモリ（ＰＣＭ）セルに印加するための読み出し回路と、読み出し電圧の印加に応答してセットバックパルスをＰＣＭセルに印加するためのセットバック回路（セットバックパルスは、ＰＣＭセルをアモルファス状態から結晶状態へ遷移させるよう構成されている通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである）と、セットバックパルスの印加と共に、ＰＣＭセルがアモルファス状態か、又は、結晶状態かをセンスするためのセンス回路とを備え得る。他の実施形態も説明及び／又は特許請求され得る。
2018509725.tif 000002
【特許請求の範囲】
【請求項１】
読み出し電圧を相変化メモリセル（ＰＣＭセル）に印加するための読み出し回路と、
前記読み出し電圧の前記印加に応答してセットバックパルスを前記ＰＣＭセルに印加するためのセットバック回路であって、前記セットバックパルスは、通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである、セットバック回路と、
前記セットバックパルスの前記印加と共に、前記ＰＣＭセルの状態をセンスするためのセンス回路と、
を備える、
装置。
【請求項２】
前記第１の期間は、前記第２の期間の１００分の１であるか、又は、それより長い、請求項１に記載の装置。
【請求項３】
前記第１の期間は、前記第２の期間の２０分の１か、それより短い、請求項２に記載の装置。
【請求項４】
前記セットバック回路は、前記読み出し電圧の前記印加に応答して前記ＰＣＭセルがオンになることに基づいて、前記セットバックパルスを前記ＰＣＭセルに印加する、請求項１に記載の装置。
【請求項５】
前記ＰＣＭセルは結晶状態にあり、前記センス回路は、前記読み出し電圧の前記印加に応答して前記ＰＣＭセルがオンになった後、又は、それと同時に、及び、前記ＰＣＭセルがオフになる前に、前記ＰＣＭセルがアモルファス状態にあるか、又は、前記結晶状態にあるかをセンスする、請求項４に記載の装置。
【請求項６】
前記ＰＣＭセルが結晶状態にあり、前記セットバック回路は、前記読み出し電圧の前記印加に応答して前記ＰＣＭセルがオンになった後、又は、それと同時に、及び、前記ＰＣＭセルがオフになる前に、前記セットバックパルスを実行する、請求項１から５のいずれか一項に記載の装置。
【請求項７】
前記セットバックパルスが実行されるときに、前記ＰＣＭセルを通るセットバック電流を制限又は制御するための電流制限回路を更に備える、請求項１から５のいずれか一項に記載の装置。
【請求項８】
前記読み出し電圧の前記印加に応答して前記ＰＣＭセルがオンになるときに、前記ＰＣＭセルのディスターブからのキャパシタンス放電を低減又は隔離するための、前記ＰＣＭセルに結合されているトランジスタを更に備える、請求項１から５のいずれか一項に記載の装置。
【請求項９】
読み出し電圧を相変化メモリセル（ＰＣＭセル）に印加する段階と、
前記読み出し電圧の前記印加に応答してセットバックパルスを前記ＰＣＭセルに印加する段階であって、前記セットバックパルスは、通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである、段階と、
前記セットバックパルスの印加と共に、前記ＰＣＭセルの状態をセンスする段階と
を備える、
方法。
【請求項１０】
前記第１の期間は、前記第２の期間の１００分の１か、それより長い、請求項９に記載の方法。
【請求項１１】
前記第１の期間は、前記第２の期間の２０分の１か、それより短い、請求項１０に記載の方法。
【請求項１２】
前記セットバックパルスを前記ＰＣＭセルに印加する段階は、前記読み出し電圧の前記印加に基づいて、前記ＰＣＭセルをオンにすることに応答して実行される、請求項９に記載の方法。
【請求項１３】
前記ＰＣＭセルは結晶状態にあり、前記センスする段階は、前記読み出し電圧の前記印加に応答して前記ＰＣＭセルがオンになった後、又は、それと同時に、及び、前記ＰＣＭセルがオフになる前に実行される、請求項１２に記載の方法。
【請求項１４】
前記ＰＣＭセルは結晶状態にあり、前記セットバックパルスは、前記読み出し電圧の前記印加に応答して前記ＰＣＭセルがオンになった後、又は、それと同時に、及び、前記ＰＣＭセルがオフになる前に印加される、請求項９から１３のいずれか一項に記載の方法。
【請求項１５】
前記セットバックパルスが実行されるときに、前記ＰＣＭセルを通るセットバック電流を制限又は制御する段階を更に備える、請求項９から１３のいずれか一項に記載の方法。
【請求項１６】
命令を格納するコンピュータ可読媒体であって、前記命令は、プロセッサによって実行されるときに、
読み出し電圧を相変化メモリセル（ＰＣＭセル）に印加すること、
前記読み出し電圧の前記印加に応答してセットバックパルスを前記ＰＣＭセルに印加することであって、前記セットバックパルスは、通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである、こと、並びに、
前記セットバックパルスの前記印加と共に、前記ＰＣＭセルの状態をセンスすること
を回路に実行させる、
コンピュータ可読媒体。
【請求項１７】
前記第１の期間は前記第２の期間の１００分の１か、又はそれより長い、請求項１６に記載のコンピュータ可読媒体。
【請求項１８】
前記第１の期間は、前記第２の期間の２０分の１か、又はそれより短い、請求項１７に記載のコンピュータ可読媒体。
【請求項１９】
前記命令がプロセッサによって実行されるときに、更に、前記読み出し電圧の印加中に前記セットバックパルスを印加することを回路に実行させる、請求項１６から１８のいずれか一項に記載のコンピュータ可読媒体。
【請求項２０】
回路基板と、
前記回路基板に結合されているダイと
を備え、
前記ダイは、
読み出し電圧を相変化メモリセル（ＰＣＭセル）に印加するための読み出し回路と、
前記読み出し電圧の前記印加に応答してセットバックパルスを前記ＰＣＭセルに印加するためのセットバック回路であって、前記セットバックパルスは、通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである、セットバック回路と、
前記セットバックパルスの印加と共に、前記ＰＣＭセルの状態をセンスするためのセンス回路と
を備える、コンピューティングデバイス。
【請求項２１】
前記コンピューティングデバイスはモバイルコンピューティングデバイスである、請求項２０に記載のコンピューティングデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本出願は、２０１５年３月２７日に出願された、「スナップバックディスターブを低減させた統合セットバック読み出し」と題される米国特許出願第１４／６７１，４７１号への優先権を主張する。これは、本明細書によって、全ての目的で、引用によってその全体が本明細書に組み込まれる。本開示の実施形態は一般的に、集積回路の分野に関し、より具体的には、スナップバックディスターブを低減させるための、相変化メモリにおける読み出し動作、及び書き込み動作に関する。
【背景技術】
【０００２】
多層クロスポイントＰＣＭなどの相変化メモリ（ＰＣＭ）技術は、他の不揮発性（ＮＶ）メモリ技術に代わる有望な代替手段である。現在、スナップバック放電効果に起因する、読み出し動作中のセルの読み出しディスターブ（又は、弱いプログラミング（ｗｅａｋ  ｐｒｏｇｒａｍｍｉｎｇ））は、ＰＣＭデバイスにとって根源的なリスクである。例えば、セルの状態を区別するべく読み出し動作が実行され得る。しかしながら、読み出し中のスナップバック放電効果に起因して、セルの第１状態はディスターブ、又は、弱いプログラミングが行われて第２状態になり得る。新しい解決策には、読み出し中にセルを流れる電流が短く流れるように制限し、それにより、セルの加熱を制限するべく、読み出し中のセルキャパシタンスを低減することによって、読み出しディスターブを緩和することが含まれる。しかしながら、そのような技法において、実効セルキャパシタンスは、センスマージンを定義し得て、その結果、読み出しディスターブとセンスマージンとの間のトレードオフが生じる。更に、より小さい寸法へのセルのスケーリングに起因して、熱の遅延がスケーリングすることが予想され、その結果、同一のアレイ効率を有するための、より大きいタイルに起因して、及び、セルピッチの減少に起因して、アレイキャパシタンスが増加する。
【０００３】
本明細書に提供される背景の説明は、本開示の文脈を一般的に提示することを目的としている。本明細書に別段の記載が無い限り、本項において説明される題材は、本出願における特許請求の範囲に対する従来技術ではなく、本項に含めることによって従来技術となることは認められない。
【図面の簡単な説明】
【０００４】
以下の詳細な説明に、添付図面を組み合わせることで、実施形態は容易に理解されるであろう。この説明を容易にすべく、同様の参照番号は、同様の構造的要素を示す。実施形態は、添付図面の図において、限定目的で示されるものではなく、例示目的で示される。
【図１】いくつかの実施形態に係る、相変化メモリ（ＰＣＭ）デバイスの例示的な回路を模式的に示す。
【図２】いくつかの実施形態に係る、ＰＣＭデバイスのＰＣＭセルに対応する例示的な回路を模式的に示す。
【図３】いくつかの実施形態に係る、統合セットバック読み出しの場合、及び、統合セットバックなしの読み出しの場合のメモリセル読み出しの電流プロファイルを示すグラフである。
【図４】いくつかの実施形態に係る、読み出し動作中の様々なノードについての電圧プロファイル及びタイミングを示すグラフである。
【図５Ａ】いくつかの実施形態に係る、ある長さのセットバックパルスについての、読み出しディスターブの影響を示すグラフである。
【図５Ｂ】いくつかの実施形態に係る、ある長さのセットバックパルスについての、読み出しディスターブの影響を示すグラフである。
【図５Ｃ】いくつかの実施形態に係る、ある長さのセットバックパルスについての、読み出しディスターブの影響を示すグラフである。
【図６Ａ】いくつかの実施形態に係る、セットバックパルスの閾値下ストレスに起因するディスターブを示すグラフである。
【図６Ｂ】いくつかの実施形態に係る、セットバックパルスの閾値下ストレスに起因するディスターブを示すグラフである。
【図７】いくつかの実施形態に係る、通常の読み出し、統合セットバック読み出し、及び、通常の書き込みパルスについての電流プロファイルを示すグラフである。
【図８】いくつかの実施形態に係る、スナップバックディスターブを低減させるための統合セットバック読み出しを実行するための方法のフロー図である。
【図９】本明細書に記載の様々な実施形態に係るアクションを実行するよう構成される回路を有するＰＣＭデバイスを備える例示的なシステムを模式的に示す。
【発明を実施するための形態】
【０００５】
本開示の実施形態では、スナップバックディスターブを低減させるための、相変化メモリにおける読み出し動作及び書き込み動作を説明する。以下の詳細な説明において、その一部を形成する複数の添付図面が参照されるが、ここで、全体を通して同様の番号は同様の部分を示し、本開示の主題が実施可能である複数の実施形態が例示として示される。複数の他の実施形態が利用可能であり、構造的又は論理的変更が本開示の範囲から逸脱することなくなされ得ることを理解されたい。従って、以下の詳細な説明は、限定的な意味でとられるべきではなく、複数の実施形態の範囲は、添付された特許請求の範囲及びこれらの均等物によって定義される。
【０００６】
様々な動作は、特許請求された主題の理解に最も有用である手法で、順に、複数の個別の動作として説明される。しかしながら、説明の順序は、これらの動作が必ず順序に依存することを暗示していると解釈されるべきではない。特に、これらの動作は、提示の順序で実行されなくてもよい。記載された複数の動作は、記載された実施形態とは異なる順序で実行され得る。更なる実施形態では、様々な動作が追加的に実行され得て、及び／又は、記載されている動作が省略され得る。
【０００７】
本開示の目的のため、「Ａ及び／又はＢ」の文言は、（Ａ）、（Ｂ）又は（Ａ及びＢ）を意味する。本開示の目的のため、「Ａ、Ｂ、及び／又はＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ、及びＣ）を意味している。
【０００８】
詳細な説明は、「一実施形態において」又は「複数の実施形態において」という文言を使用し得、それらは各々、同一又は異なる実施形態のうちの１つ又は複数を指してよい。さらに、本開示の実施形態に関して用いられる「備える」、「含む」、「有する」などの用語は、同義語である。「結合」という用語は、直接的な接続、間接的な接続、又は間接的な通信のことを意味し得る。
【０００９】
本明細書において使用される「モジュール」という用語は、特定用途向け集積回路（ＡＳＩＣ）、電子回路、１つ又は複数のソフトウェア又はファームウェアプログラムを実行するプロセッサ（共有、専用、又はグループ）及び／又は、メモリ（共有、専用、又はグループ）、組み合わせ論理回路、状態マシン、及び／又は、記載される機能を提供するその他の適切なコンポーネントを意味しても、これらの一部であっても、これらを含んでもよい。
【００１０】
図１は、いくつかの実施形態に係る相変化メモリ（ＰＣＭ）デバイスの例示的な回路１００を模式的に示す。様々な実施形態によれば、回路１００は、１つ又は複数の相変化メモリ（ＰＣＭ）セル１０２を含み得て、これらは、示されているようにアレイ状に構成され得る。ＰＣＭセル１０２は、例えば、電流によって生じる熱が加えられることによって結晶状態とアモルファス状態との間で切り替わることができるカルコゲナイドガラスなどの相変化材料を含み得る。相変化材料の状態（例えば、結晶／アモルファス）は、ＰＣＭセル１０２の論理値又は論理状態（例えば、１又は０）に対応し得る。いくつかの実施形態において、回路１００は、相変化メモリ及びスイッチ（ＰＣＭＳ）デバイスの一部であり得る。ＰＣＭセル１０２は、例えば、ＰＣＭセル１０２の選択／プログラミング動作において使用されるように構成されたオボニック閾値スイッチ（ＯＴＳ）などのスイッチを含み得る。回路１００は、本明細書に説明されている原理から恩恵を受ける、他の適切な種類のメモリデバイスの一部であり得る。
【００１１】
回路１００は更に、見て分かるように、ＰＣＭセル１０２に結合されている、１つ又は複数のビット線（以後、「ビット線１０４」）及び１つ又は複数のワード線（以後、「ワード線１０６」）を含み得る。ビット線１０４及びワード線１０６は、各個別のビット線及びワード線の交差点にＰＣＭセル１０２の各々が配置されるように構成されている。読み出し又は書き込み動作のための標的セルを選択するべく、ワード線１０６及びビット線１０４を使用することで、電圧又はバイアスをＰＣＭセル１０２の標的メモリセルに印加できる。１つ又は複数のＰＣＭセル１０２のデコード／選択を容易にするべく、示されているように、ビット線ドライバ１２８は、ビット線１０４と結合され得て、ワード線ドライバ１２６は、ワード線１０６と結合され得る。見て分かるように、コンデンサ１３０及び抵抗器（図示せず）は、ビット線１０４及びワード線１０６と結合され得る。１つ又は複数の実施形態において、コンデンサ１３０は、寄生素子を表し得る。 
【００１２】
回路１００は、１つ又は複数のタイル１２４を含み得る。１つ又は複数のタイル１２４は、標的メモリセルの選択動作中に個別の単位として扱われる、１つ又は複数のワード線１０６、ビット線１０４、及び、ＰＣＭセル１０２のアレイの一部を含み得る。すなわち、いくつかの実施形態において、１つ又は複数のタイル１２４の各々は、アレイ内の標的メモリセル（例えば、ビット）を選択するべくバイアスをかけられるアレイの単位である。示される実施形態において、１つ又は複数のタイル１２４は、４本のワード線及び４本のビット線のアレイ（４ＷＬ×４ＢＬ）を含む。しかしながら、他の実施形態において、例えば、千本のワード線と千本のビット線のタイルサイズ（１０００ＷＬ×１０００ＢＬ）を含む、他のタイルサイズを使用することもできる。１つ又は複数のタイル１２４は、いくつかの実施形態において、積層されたメモリ構成の任意のメモリ層の一部であり得る。例えば、いくつかの実施形態において、１つ又は複数のタイル１２４は、別のメモリ層の上に形成されたメモリ層の一部であり得る。
【００１３】
ビット線１０４は、ビット線電極１０８と結合され得て、ビット線電極１０８は更に、ビット線１０４に電気供給を提供するよう構成されているビット線給電源１３２と結合され得る。ワード線１０６は、ワード線電極１１０と結合され得て、ワード線電極１１０は更に、ワード線１０６に電気供給を提供するよう構成されているワード線給電源１３４と結合され得る。ビット線電極１０８及びワード線電極１１０は各々、ＰＣＭセル１０２への電流経路であり得る。様々な実施形態によれば、ワード線ドライバ１２６及びビット線ドライバ１２８は各々、電極ごとに単一又は複数のトランジスタを含み得る。複数のトランジスタがワード線ドライバ１２６及びビット線ドライバ１２８の各々に使用される実施形態において、複数のトランジスタは、本明細書に記載の実施形態に同様に適合し得る追加のワード線及び／又はビット線電極を使用することで、追加の電圧供給源に結合され得る。 
【００１４】
回路１００は、ワード線電極１１０に結合されている、（「読み出し回路」とも称され得るか、その一部であり得る）センス回路１１２を有し得る。センス回路１１２は、ＰＣＭセル１０２の、センス動作などの読み出し動作を実行するべく、電気ノードとしてワード線電極１１０を使用し得る。一実施形態において、センス回路１１２は、電圧比較部１１４を含む。例えば、センス回路１１２は、ワード線電極１１０上の電流を、電圧比較部１１４への第１入力である電圧へ変換するべく、ワード線電極１１０に接続されているワード線負荷を含み得る。電圧比較部１１４への第２入力である電圧を提供するべく、均等なワード線負荷が基準電流（図示せず）に接続され得る。特定のワード線及びビット線がアレイ内において選択されるとき、ワード線電極１１０上のワード線負荷は、選択されたビット線上の電流を電圧へ変換し得る。リークを低減する、又は最小限に抑える、全ての他の未選択のワード線及びビット線についてのバイアスをそれぞれ選択することによって、電流のリーク成分を緩和できる。電流の容量性成分（ｃａｐａｃｉｔｉｖｅ  ｃｏｍｐｏｎｅｎｔ）を消散させるのに十分な時間をとることで、容量性成分を緩和できる。電圧比較部１１４への第１入力へ変換される電流は、標的メモリセルの電流に対応し得る。標的メモリセルの電流が、標的メモリセルのスナップバックの前に、基準電流より低くなるように、及び、標的メモリセルのスナップバックの後に、基準電流より高くなるように、基準電流が選択され得る。このようにして、電圧比較部１１４の出力は、標的メモリセルの状態を示し得る。読み出し動作に関連する情報を格納するべく、ラッチ（図示せず）が電圧比較部１１４に結合され得る。
【００１５】
回路１００は更に、ビット線電極１０８に結合された書き込み回路１１６有し得る。書き込み回路１１６は、ＰＣＭセル１０２の、セット動作又はリセット動作などの書き込み動作を実行するべく、電気ノードとしてビット線電極１０８を使用し得る。書き込み回路１１６は、書き込み動作を実行するための電流（例えば、電流パルス）を生成する電流プロファイル生成部１１８を含み得る。様々な実施形態によれば、過渡／寄生電流、及び／又は、メモリセルのオン状態とオフ状態との間の振動と合わせた電流が、メモリセルをセット又はリセットするよう構成されるように、電流プロファイルが生成され得る。
【００１６】
回路１００は更に、ワード線電極１１０に結合される選択モジュール１２０のコンポーネントを有し得る。選択モジュール１２０の電流制限回路１２２は、ワード線電極１１０を使用するＰＣＭセル１０２の選択動作を容易にするべく、ワード線電極１１０と結合され得る。選択動作は、読み出し／書き込み動作に先行し得て、標的メモリセルを、読み出し／書き込み動作を受けるための状態に置き得る。選択中、標的メモリセルに電圧／バイアスを印加することによって、標的メモリセルは、動作の閾値下領域から、動作の閾値領域より上の動作の領域へ移行され得る。標的セルの選択を実現するための電圧バイアスは、電流制限回路１２２と併せて、標的ワード線及び標的ビット線それぞれの（例えば、いくつかの実施形態において、選択モジュール１２０の一部であり得る）ワード線ドライバ回路及びビット線ドライバ回路によって提供される。標的ワード線バイアス及び標的ビット線バイアスは、組み合わせられて、標的メモリセルに閾値電圧を超えさせるのに十分な総バイアスが標的セルに印加されるように設計又は選択され得る。この例において、「閾値電圧の上」は、書き込み動作に十分な電流を伝達できる、標的メモリセルの動作の領域を指し得るが、より小さい電流でも、標的セルを動作の当該領域に維持し得る。閾値下から閾値領域、又は、閾値より上の領域への遷移は、「スナップバック」現象を伴い得る。これは、セルを通る所与の電流に対して標的セルによって維持される電圧が突然に低減する現象である。電流制限回路１２２は、過剰な電流によって標的メモリセルを損傷させることを防止するべく、ワード線電極１１０の電流を制限又は制御し得る。すなわち、ワード線電極１１０の最大電流を制限することは、また、１つ又は複数のＰＣＭセル１０２を通る最大電流を制限し得る。
【００１７】
一実施形態において、電流制限回路１２２は、電流ミラー回路を含み得る。電流制限回路１２２は、ワード線電極１１０の電流を最大電流レベルに制限するよう構成されているトランジスタゲートを含み得る。例えばトランジスタは、ｎ型トランジスタであり得て、そのゲートは、トランジスタが所望される上限までの電流を供給するように、アナログのレベルまで制御されている。電流制限回路１２２は、ゲート電圧がトランジスタに印加されることによって、イネーブル状態にされ得る。選択モジュール１２０は、１つ又は複数のＰＣＭセル１０２の標的メモリセルのデコードを容易にするための追加の制御回路を含み得て、これにより、標的メモリセルは、動作の閾値下領域から動作の閾値領域より上の動作の領域へ移行される。ここで、閾値は電流の関数である。
【００１８】
いくつかの実施形態において、回路１００は、例えばセットバックモジュールなどのセットバック回路１３６を有する。セットバック回路１３６は、本明細書に記載されているようなセットバックパルスを印加するなどのセットバック動作を実行するべく、例えば、電流（例えば、電流パルス）を生成する電流プロファイル生成部１３８を含み得る。示される実施形態において、セットバック回路１３６は、ワード線電極１１０と結合される。他の実施形態において、セットバック回路１３６は、電流をＰＣＭセルへ供給するべく、センス／読み出し回路１１２、又は、書き込み回路１１６と統合され得る。
【００１９】
様々な実施形態によれば、センス／読み出し回路１１２、書き込み回路１１６、選択モジュール１２０、及び／又は、セットバック回路１３６は、記載されているもの以外の、他の適切な回路又はモジュールの一部であり得る。例えば、いくつかの実施形態において、特徴１１２、１１６、１２０、及び／又は１３６は、１つ又は複数のモジュール内に適切に組み合わされ得るか、又は、示されているもの以外の、ビット線電極１０８及び／又はワード線電極１１０の他の電極と結合され得る。様々な実施形態によれば、回路１００は、本明細書に記載のアクションを実行するよう構成され得る。本明細書に記載の実施形態によれば、例えば、回路１００（例えば、１つ又は複数の制御モジュール）は、統合セットバック読み出しのアクションを実行するよう構成され得る。
【００２０】
図２は、いくつかの実施形態に係る、ＰＣＭデバイスのＰＣＭセル２０２（例えば、図１のＰＣＭセル１０２の１つ）に対応する例示的な回路２００を模式的に示す。見て分かるように、ＰＣＭセル２０２は、ＰＣＭＳセルを提供するべく、相変化材料と、ローカルワード線（ＬＷＬ）ノード及びローカルビット線（ＬＢＬ）ノードに結合されたオボニック閾値スイッチ（ＯＴＳ）などのセルセレクタとを含み得る。ＬＷＬノード及びＬＢＬノードは、それぞれ、図１のワード線１０６の個別のワード線、及び、図１のビット線１０４の個別のビット線を表し得る。
【００２１】
いくつかの実施形態において、１つ又は複数のトランジスタ及び／又はコンデンサは、ＬＷＬノードと結合され得る。例えば、示される実施形態において、見て分かるように、トランジスタ２０４はＬＷＬノード及びＬＷＬ選択（ＬＷＬＳＥＬ）ノードに結合され得る。グローバルワード線（ＧＷＬ）は、トランジスタ２０４と結合され得て、トランジスタ２０６は、ＧＷＬノードと結合され得る。グローバルワード線選択（ＧＷＬＳＥＬ）ノードは、トランジスタ２０６と結合され得る。負制御供給ノード（ＨＮＲＥＧノード）は、トランジスタ２０６と結合され得て、トランジスタ２０８は、ＨＮＲＥＧノードと結合され得る。ＨＮＲＥＧノードは、いくつかの実施形態において、センスノードとして使用され得る。例えば、ＨＮＲＥＧノードは、センスアンプ比較部のための入力として使用され得る。電流ミラーイネーブルノード（ＭＩＲＲＥＮノード）は、電流ミラーイネーブルトランジスタであり得るトランジスタ２０８と結合され得る。ＭＩＲＲＥＮノードは、ＰＣＭセルを電流ミラーに接続し得る。電流源ノード（ＩＲＥＦ＿ＲＤＨＮＲＥＧノード）は、トランジスタ２０８と結合され得る。ＩＲＥＦ＿ＲＤＨＮＲＥＧノードは、セットバック動作中にＰＣＭセルを通るセットバック電流を提供又は制御（例えば、制限）するべく、電流源２１８に接続し得る。キャパシタンスがＣであるコンデンサ２１０は、ＧＷＬノードと結合され得て、キャパシタンスが約２Ｃであるコンデンサ２１２は、ＨＮＲＥＧノードと結合され得て、キャパシタンスが約１０Ｃであるコンデンサ２１４は、ＩＲＥＦ＿ＲＤＨＮＲＥＧと結合され得る。キャパシタンスがＣであるコンデンサ２１６は、ＬＷＬノードと結合され得る。電流源２１８は、ＩＲＥＦ＿ＲＤＨＮＲＥＧノードと結合され得る。
【００２２】
統合セットバックによる読み出し動作中、ＬＷＬＳＥＬトランジスタ２０４は、読み出しパルス中のスナップバック放電を制御し得て、電流源２１８は、ＰＣＭセルを結晶状態へセットバックするように構成される電流で、統合セットバックパルス中の電流を提供／制御し得る。ＨＮＲＥＧノードの測定電圧は、センス回路へ供給され得る。センス回路は、ＰＣＭセルが結晶状態にあるか、又は、アモルファス状態にあるかを判定し得る。いくつかの実施形態において、ＰＣＭセルからのＧＷＬ及びＨＮＲＥＧノード上のキャパシタンスを低減、及び／又は隔離することによってコンデンサ（例えばコンデンサ２１０、２１２、２１４）の放電を低減するべく、ＬＷＬＳＥＬノードは、読み出し動作のスナップバック現象中に、（見て分かるように、ＰＣＭセルと結合され得る）トランジスタ２０４のゲートをプルダウンすることによって制限され得る。
【００２３】
図３は、いくつかの実施形態に係る、統合セットバック読み出し、及び、統合セットバックなしの読み出しの場合のメモリセル読み出し電流プロファイルを示すグラフ３００である。統合セットバック読み出しについての、時間の経過に伴う、標的ＰＣＭセルを通る電流を３０２に示す。統合セットバックなしの読み出し（例えば、浮動読み出し）についての、標的ＰＣＭセルを通る経時的な電流を３０４に対数スケールで示す。見て分かるように、スナップバック電流プロファイルは最初、３０２での統合セットバック読み出しと、３０４での統合セットバックなしの読み出しとの間で類似し得る。しかしながら、統合セットバックなしの読み出しについての、３０４での比較的高速の消失とは異なり、３０２での統合セットバック読み出しは、電流がＰＣＭセルを通過し、ＰＣＭセルを再結晶化するための追加的な時間を与える。いくつかの実施形態において、３０２での統合セットバック読み出しは、３０４での統合セットバックなしの読み出しと比較して約１０倍長い時間にわたって、ＰＣＭセルを通る低電流を提供し得る。いくつかの実施形態において、低電流は、約２０マイクロアンペア（μＡ）から４０μＡまでの範囲に及び得る。ＰＣＭセルのサイズ、及び／又は、技術ノードに基づいて、低電流は異なり得て、他の値を有し得る。 
【００２４】
図４は、いくつかの実施形態に係る、読み出し動作中の様々なノードについての電圧プロファイル及びタイミングを示すグラフ４００である。読み出し動作中、ＬＷＬＳＥＬノード（例えば、図２のＬＷＬＳＥＬノード）は、トランジスタ（例えば、図２のトランジスタ２０４）をオンにして、ＰＣＭセル（例えば、図２のＰＣＭセル２０２）の電圧バイアスを増大させるべく、電圧でバイアスをかけられ得る。４０２を見て分かるように、ＨＮＲＥＧノード（例えば、図２のＨＮＲＥＧノード）の電圧は、最初に低下して、その後、ＰＣＭセルが結晶状態にある場合、ＰＣＭセルがオンになる（「スナップされる」）ときに上昇し得る。ＬＷＬノードの電圧（Ｖ（ＬＢＬ））は、やはり低下し得るか、そうでない場合、ＨＮＲＥＧに従い得て、ＬＢＬノードの電圧（Ｖ（ＬＷＬ））はプルアップされ得て、それにより、Ｖ（ＬＢＬ）−Ｖ（ＬＷＬ）は、読み出し動作中に印加される限界読み出し電圧（ＶＤＭ）であり得る、ＰＣＭセル上の総バイアスと等しくなる。しかしながら、４０４を見て分かるように、ＰＣＭセルがアモルファス状態にある場合、ＨＮＲＥＧノードの電圧は、ＨＮＲＥＧノードがオフ状態になるまで、低いままであり得て、その後、電圧は再度、最初の電圧まで上昇する。いくつかの実施形態において、読み出しパルスのＶＤＭなどの、印加されるバイアスは、結晶状態にあるＰＣＭセルをオンにすることについてのみ十分に高くなり得る。結晶状態にあるＰＣＭセルは、アモルファス状態にあるＰＣＭセルより低い閾値電圧（Ｖｔ）を有し得る。いくつかの実施形態において、ＶＤＭは、負制御ノード及び／又は正制御ノードを通して供給され得る。例えば、図１のビット線電極１０８は、正制御ノードであり得て、（いくつかの実施形態においてＨＮＲＥＧノードとして機能し得る）ワード線電極１１０は、ＶＤＭのためのバイアスを供給し得る。
【００２５】
４０２における、結晶状態にあるＰＣＭセルがオンになるとき（例えば、影付きの領域４０６内、又は、矢印４０８で示される時間の間）、ＰＣＭセルがオフになる前にセンスが実行され得る。これは、セルのシャットオフと関係なく、遅延を生じさせ得る。センスは、ＰＣＭセルが結晶状態（例えば、４０２）にあるか、又は、アモルファス状態（例えば、４０４）にあるかを判定するべく実行され得る。センス回路は、ＨＮＲＥＧノードの測定電圧に基づいて、ＰＣＭセルが結晶状態か、又は、アモルファス状態かを判定し得る。センスマージンは、バックグラウンドのリークに関係なく、実質的に固定され得る。これにより、読み出し動作のロバスト性を増大させ得て、状態０のビットが状態１として読み出される誤検出を防止し得る。例えば、センスマージンは、ＬＷＬＳＥＬ  ＮＭＯＳトランジスタ（例えば、図２のトランジスタ２０４）の閾値電圧によって決定され得る。電圧ＶＴｎは、４０２における、結晶状態にあるＰＣＭセルがオンになるとき（例えば、影付きの領域４０６）の、ＬＷＬＳＥＬノードとＨＮＲＥＧノードとの間の差を表し得る。すなわち、いくつかの実施形態において、ＨＮＲＥＧノードの電圧（ＶＨＮＲＥＧ１）は、ＬＷＬＳＥＬノードの電圧（ＶＷＬＳＥＬ）から電圧ＶＴｎを引いた値と一致し得る。いくつかの実施形態において、ＰＣＭセルがアモルファス状態にあるときのＨＮＲＥＧノードの電圧（ＶＨＮＲＥＧ２）は、ＷＬＶＤＭノードの電圧（ＶＷＬＶＤＭ）と一致し得る。ＶＷＬＶＤＭは、負のレギュレータを通して図２のＬＷＬに印加される負のバイアス電圧であり得る。 
【００２６】
４０２における、結晶状態にあるＰＣＭセルがオンになるとき（例えば、影付きの領域４０６）、セットバックパルス（例えば、より短い書き込みパルス）がＰＣＭセルに印加され得る。例えば、ＰＣＭセルのセットバックを助けるべく、制御された低電流がＰＣＭセルに印加され得る。ＬＷＬＳＥＬノードの電圧が再び低下するとき、セットバックパルスはオフにされ得る。いくつかの実施形態において、アモルファス状態にあるＰＣＭセルは、読み出しパルス（例えば、印加されるバイアスＶＤＭ）中にオンにならないことがあり得て、したがって、セットバックパルスを受けないことがあり得る。
【００２７】
図５Ａ−Ｃは、いくつかの実施形態に係る、様々な長さのセットバックパルスについての、読み出しディスターブの影響を示すグラフである。読み出しディスターブがミリボルト（ｍＶ）単位で縦軸上に示されている。１００ｍＶは、それより上のときに、容認できないレベルの読み出しディスターブが発生し、それより下のときに、容認できるレベルの読み出しディスターブが発生する、例示的なレベルを表す。減少するプログラムスパイクが０（もっとも良くない）から１００（もっとも良い）までのパーセンテージ（％）で横軸上に示されている。グラフ上の各点は、ＰＣＭデバイスの異なるＰＣＭセルの読み出しディスターブを表す。 
【００２８】
図５Ａは、セットバックパルスなしの読み出し動作についての読み出しディスターブの影響を示すグラフ５００Ａを含む。グラフ５００ＡのＰＣＭセルの約５０％では、１００ｍＶより低い読み出しディスターブを有する。
【００２９】
図５Ｂは、ＰＣＭセルをアモルファス状態から結晶状態へ遷移させるように構成されている通常の書き込みパルス（例えば、セット動作）の１００分の１であるセットバックパルス（例えば、より短い書き込みパルス）による読み出し動作についての読み出しディスターブの影響を示すグラフ５００Ｂを含む。グラフ５００ＢのＰＣＭセルの約９０％は、１００ｍＶより低い読み出しディスターブを有する。
【００３０】
図５Ｃは、ＰＣＭセルをアモルファス状態から結晶状態へ遷移させるように構成されている通常の書き込みパルス（例えば、セット動作）の２０分の１であるセットバックパルス（例えば、より短い書き込みパルス）による読み出し動作についての読み出しディスターブの影響を示すグラフ５００Ｃを含む。グラフ５００ＣのＰＣＭセルの約１００％は、１００ｍＶより低い読み出しディスターブを有する。
【００３１】
図６Ａ−Ｂは、いくつかの実施形態に係る、セットバックパルスの閾値下ストレスに起因するディスターブを示すグラフである。ＰＣＭセルの例示的な正規分位点が縦軸上に示され、セルのスナップバック電圧（Ｖｔｈ）が横軸上に示されている。結晶状態（状態１）にあるＰＣＭセルを、アモルファス状態（状態０）にあるセルから区別するための限界読み出し電圧ＶＤＭが示されている。
【００３２】
グラフ６００Ａは、結晶状態（状態１）及びアモルファス状態（状態０）にあるＰＣＭセルについてのＶＤＭに明確な描写が存在する事例を示す。アモルファス状態における分布の下端にあるＰＣＭセル６０２は、アモルファス状態（状態０）にあるものとして、適切に読み出される。グラフ６００Ｂを参照すると、いくつかの場合において、アモルファス状態における分布の下端にあるＰＣＭセル６０２（例えば、ＰＣＭセル６０２）は、複数の読み出しの後、ＶＤＭより下にディスターブされ得て（例えば、閾値下ディスターブ）、結晶状態（状態１）へセットバックされる。この影響を抑制するべく、セットバックパルスには、より短い（例えば、通常の書き込みパルスの２０分の１より短い）パルス幅（例えば、より短い時間）が使用され得る。セットバックパルスのより長いパルス幅は、分布の下端におけるＰＣＭセル６０２についての閾値下ディスターブの望ましくない効果を増大させ得る。
【００３３】
図７は、いくつかの実施形態に係る、通常の読み出しパルス７０２、統合セットバック読み出しパルス７０４、及び、通常の書き込みパルス７０６についての電流プロファイルを示すグラフ７００である。ＰＣＭセルを通る電流が縦軸上に示され、時間が対数スケールで横軸上に示されている。
【００３４】
見て分かるように、統合セットバック読み出し７０４についてのプロファイルのパルス幅は、通常の読み出しパルス７０２についてのプロファイルのパルス幅より大きく、通常の書き込みパルス７０６についてのプロファイルのパルス幅より小さい。見て分かるように、統合セットバック読み出し７０４のプロファイルは、定電流の期間を含み得る。
【００３５】
図８は、いくつかの実施形態に係る、スナップバックディスターブを低減するための統合セットバック読み出しを実行するための方法８００のフロー図である。例えば、方法８００は、ＰＣＭセルをセットバックするべく、読み出し動作中に短い書き込みパルス（例えば、セットバックパルス）を実行する段階を含み得る。方法８００は、図１−７に関連して説明される実施形態に適合し得て、その逆も同様である。
【００３６】
８０２において、方法８００は、読み出し電圧をＰＣＭセルに印加する段階を含み得る。読み出し電圧の印加は、図４に関連して説明される実施形態に適合し得る。例えば、いくつかの実施形態において、読み出し動作は、読み出し電圧（例えば、図６ＡのＶＤＭ）をＰＣＭセルに印加することによって実行され得る。ＰＣＭセルが結晶状態にある場合、読み出し電圧は、ＰＣＭセルをオンにする（例えば、スナップバックが発生する）のに十分である。ＰＣＭセルがアモルファス状態にある場合、読み出し電圧は、ＰＣＭセルをオンにするのに十分でなく、そのようなＰＣＭセルは、セットバックパルスに遭遇しない、又は、それを受けないことがあり得る。読み出し電圧の印加に応答してＰＣＭセルがオンになるときに、ＰＣＭセルのディスターブからのキャパシタンス放電を低減又は隔離するための、ＰＣＭセルに結合されたトランジスタ（例えば、図２のトランジスタ２０４）を使用することによって、ＰＣＭセルに対するスナップバック放電の効果は、８０２又は８０４におけるアクションの間に低減され得る。
【００３７】
８０４において、方法８００は、読み出し電圧の印加に基づいて、セットバックパルスをＰＣＭセルに印加する段階であって、セットバックパルスは、アモルファス状態から結晶状態へＰＣＭセルを遷移させるよう構成されている通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いパルスである、段階を備える。例えば、ＰＣＭセルの通常の書き込みパルスは、ＰＣＭセルを結晶状態（状態１）からアモルファス状態（状態０）へ遷移させるための通常のリセットパルス（これは、通常のセットパルスより比較的短いパルスであり得るが、溶融電流より大きい電流でＰＣＭセルを加熱し、クエンチしてＰＣＭセルをアモルファス化するための、より大きい電流を有する）か、又は、ＰＣＭセルをアモルファス状態（状態０）から結晶状態（状態１）へ遷移させるための通常のセットパルス（これは、通常のリセットパルスより比較的長いパルスであり得るが、ＰＣＭセルに結晶化する時間を与えるべく、より小さい電流を有する）を含み得る。セットバックパルスは、ＰＣＭセルをセットバックする（例えば、結晶状態からＰＣＭセルをディスターブし得る、短くて大きい電流の現象であるスナップバック放電によって生じる不要なプログラミングを消去する）ための、通常のセットパルスの、より短いバージョンであり得る。 
【００３８】
いくつかの実施形態において、第１の期間は第２の期間の１００分の１か、それより長いことがあり得る。様々な実施形態によれば、第１の期間は、第２の期間の１００分の１より長いか、又は、短いことがあり得る。いくつかの実施形態において、図６Ａ−Ｂに関連して説明されたように、セットバック時間を増加させ、従って、アモルファス状態（状態０）におけるＰＣＭセルのディスターブを低減するべく、第１の期間は、第２の期間の２０分の１、又は、それより短いことがあり得る。 
【００３９】
いくつかの実施形態によれば、セットバックパルスは、読み出し動作中に実行され得る。例えば、セットバックパルスは、ＰＣＭセルをオンにするための、読み出し電圧の印加中に印加され得る。いくつかの実施形態において、セットバックパルスは、読み出し電圧の印加に基づいて、ＰＣＭセルがオンになることに応答して印加され得る。セットバックパルスは、読み出し電圧の印加に応答してＰＣＭセルがオンになる後、又は、それと同時に、及び、ＰＣＭセルがオフになる前に印加され得る。いくつかの実施形態において、セットバックパルスは、読み出しパルスの印加中に、閾値に到達した（スナップした）全てのＰＣＭセル（例えば、結晶状態にある、ＶＤＭより低い閾値電圧を有するＰＣＭセル）に自動的に印加され得る。いくつかの実施形態において、セットバックパルスは、電流ミラーを使用して図２の電流源２１８からＰＣＭセルに印加される電流を制御することによって印加され得る。いくつかの実施形態において、セットバックパルスは、図４に示されている影付きの領域４０６に対応する全期間中に印加され得る。
【００４０】
いくつかの実施形態において、書き込みパルスが実行されるときに、ＰＣＭセルを通るセットバック電流は、制限又は制御（例えば、低減）され得る。セットバック電流は、例えば図２に関連して説明された技法に従って制御され得る。
【００４１】
８０６において、方法８００は、セットバックパルスの印加と共に、ＰＣＭセルがアモルファス状態か、又は、結晶状態かセンスする段階を含み得る。いくつかの実施形態において、センスする段階は、読み出し動作を実行する段階の一部であり得る。いくつかの実施形態において、センスする段階は、読み出し電圧の印加に応答してＰＣＭセルがオンになる後、又は、それと同時に、及び、ＰＣＭセルがオフになる前に実行され得る。例えば、ＰＣＭセルは、影付き部分４０６の開始時にオンになり得て、図４の影付き部分４０６の最後にオフになり得る。センスする段階は、図２のＨＮＲＥＧノードをセンスすることによって実行され得る。いくつかの実施形態において、センスする段階は、標的ＰＣＭセルが結晶状態にあるか、又は、アモルファス状態にあるかを検出するべく、増幅部によってＨＮＲＥＧノードの電圧をセンスする段階を含み得る。
【００４２】
短い書き込パルス（セットバックパルス）を読み出しパルスに統合することには、様々な利点があり得る。セットバックパルスは、回路のキャパシタンスの大部分を隔離することによって、スナップバック放電に起因する電流スパイクを低減させつつ、ＰＣＭのデータを状態１（結晶状態）にライトバックし得る。そうでない場合、電流スパイクが悪化し得て、より大きなディスターブが発生し得る。セットバックパルスを読み出しパルスへ統合するという構想では、放電スパイクによって部分的にプログラミングされるＰＣＭセルをセットバックし得る。読み出しパルスの終了後にセンスを実行するのではなく、読み出し動作の遅延を低減するべく、センスする段階は、読み出しパルス中に実行され得る。統合セットバック読み出しのゆっくりとした電流の消失は、更に遅延を低減させるべく、セットバックパルスのパルス幅を低減させることを可能にし得る。セットバックパルスを印加すると共に、ＰＣＭセルが閾値に到達してすぐにＰＣＭセルから外部へデータを転送することによって、読み出し遅延は更に低減され得る。
【００４３】
本開示の実施形態は、所望のように構成するべく、任意の適切なハードウェア及び／又はソフトウェアを使用して、システム内に実装され得る。図９は、本明細書において説明されている様々な実施形態に係るアクションを実行するよう構成されている回路（例えば、図１又は２の回路１００又は２００）を含むＰＣＭ９０８を有する例示的なシステム（例えば、コンピューティングデバイス９００）を模式的に示す。ＰＣＭ９０８は、例えば、ダイの中に具現化され得る。コンピューティングデバイス９００は、マザーボード９０２などのボードを収容し得る。マザーボード９０２は、プロセッサ９０４及び少なくとも１つの通信チップ９０６を含むがこれらに限定されない複数のコンポーネントを含み得る。プロセッサ９０４は、物理的かつ電気的にマザーボード９０２と結合され得る。いくつかの実装において、少なくとも１つの通信チップ９０６も、物理的かつ電気的にマザーボード９０２に結合され得る。更なる実装において、通信チップ９０６は、プロセッサ９０４の一部であり得る。
【００４４】
その適用に応じて、コンピューティングデバイス９００は、物理的かつ電気的にマザーボード９０２に結合されていてもされていなくても良い他のコンポーネントを備え得る。これらの他のコンポーネントには、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、相変化メモリ（ＰＣＭ９０８）又はＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、カメラ、及び、マスストレージデバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）など）を含み得るが、これらに限定されない。
【００４５】
様々な実施形態によれば、ＰＣＭ９０８は、本明細書に説明されているアクション（例えば、図８の方法８００）を実行するように構成されている回路（例えば、図１又は２の回路１００又は２００）を含み得る。例えば、ＰＣＭ９０８は、スナップバックディスターブを低減させるべく、読み出し動作中に、読み出し動作及び統合セットバックパルスを実行するよう構成され得る。 
【００４６】
通信チップ９０６は、コンピューティングデバイス９００との間のデータ転送のための無線通信を可能にし得る。「無線」という用語、及び、その派生語は、非固体媒体を通る変調された電磁放射の使用を通してデータを通信し得る、回路、デバイス、システム、方法、技法、通信チャネルなどを説明するのに使用され得る。この用語は、関連するデバイスが、いずれのワイヤも含まないことを意味するものではない。ただし、いくつかの実施形態では、含まないこともあり得る。通信チップ９０６は、任意の数の無線規格又はプロトコルを実装し得る。これらには、Ｗｉ−Ｆｉ（登録商標）を含む米国電気電子学会（ＩＥＥＥ）規格（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６‐２００５修正版）、任意の修正、更新、及び／又は、改訂が加えられたロングタームエボリューション（ＬＴＥ）プロジェクト（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも称される）など）が含まれるが、これらに限定されない。ＢＷＡネットワークに適合するＩＥＥＥ８０２．１６は、一般的に、ＷｉＭＡＸ（登録商標）ネットワークと称される。これは、ＩＥＥＥ８０２．１６規格についての適合性及び相互運用性試験に合格している製品のための認証マークであるＷｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓ（マイクロ波アクセスのための全世界相互運用性）の頭文字を表す。通信チップ９０６は、移動体通信用グローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ（登録商標））、汎用移動体遠距離通信システム（ＵＭＴＳ（登録商標））、高速パケットアクセス（ＨＳＰＡ（登録商標））、次世代型ＨＳＰＡ（Ｅ−ＨＳＰＡ（登録商標））、又は、ＬＴＥネットワークに従って動作し得る。通信チップ９０６は、次世代型ＧＳＭ用強化データ（ＥＤＧＥ（登録商標））、ＧＳＭ  ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ（登録商標））、汎用地上無線アクセスネットワーク（ＵＴＲＡＮ（登録商標））、又は、次世代型ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ（登録商標））に従って動作し得る。通信チップ９０６は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタル強化型コードレス遠距離通信（ＤＥＣＴ）、最適化次世代型データ（ＥＶ−ＤＯ）、それらの派生物、ならびに、３Ｇ、４Ｇ、５Ｇ、及び、それ以降の規格として指定されている任意の他の無線プロトコルに従って動作し得る。通信チップ９０６は、他の実施形態において、他の無線プロトコルに従って動作し得る。
【００４７】
コンピューティングデバイス９００は複数の通信チップ９０６を備え得る。例えば、第１通信チップ９０６は、Ｗｉ−Ｆｉ（登録商標）及びＢｌｕｅｔｏｏｔｈ（登録商標）などの、より短い範囲の無線通信に特化し得て、第２通信チップ９０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、及び、ＥＶ−ＤＯなどの、より長い範囲の無線通信に特化し得る。
【００４８】
様々な実装において、コンピューティングデバイス９００は、モバイルコンピューティングデバイス、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテイメント制御ユニット、デジタルカメラ、ポータブル音楽プレイヤー、又は、デジタルビデオレコーダであり得る。更なる実装において、コンピューティングデバイス９００は、データを処理するための任意の他の電子デバイスであり得る。
［実施例］
【００４９】
本開示では、様々な実施形態に係る装置を説明する。装置の例１は、読み出し電圧を相変化メモリ（ＰＣＭ）セルに印加するための読み出し回路と、読み出し電圧の印加に応答してセットバックパルスをＰＣＭセルに印加するためのセットバック回路（セットバックパルスは、ＰＣＭセルをアモルファス状態から結晶状態へ遷移させるよう構成されている通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである）と、セットバックパルスの印加と共に、ＰＣＭセルがアモルファス状態か、又は、結晶状態かをセンスするためのセンス回路とを備え得る。例２は、例１の装置を備え得て、第１の期間は、第２の期間の１００分の１か、それより長い。例３は、例２の装置を備え得て、第１の期間は、第２の期間の２０分の１か、それより短い。例４は、例１の装置を備え得て、セットバック回路は、読み出し電圧の印加に応答してＰＣＭセルがオンになることに基づいて、セットバックパルスをＰＣＭセルに印加するように構成される。例５は、例４の装置を備え得て、ＰＣＭセルは結晶状態にあり、センス回路は、読み出し電圧の印加に応答してＰＣＭセルがオンになる後、又は、それと同時に、及び、ＰＣＭセルがオフになる前に、ＰＣＭセルがアモルファス状態か、又は、結晶状態かをセンスする。例６は、例１から５のいずれかの装置を備え得て、ＰＣＭセルは結晶状態であり、セットバック回路は、読み出し電圧の印加に応答してＰＣＭセルがオンになる後、又は、それと同時に、及び、ＰＣＭセルがオフになる前に、セットバックパルスを実行する。例７は、例１から５のいずれかの装置を備え得て、更に、セットバックパルスが実行されるときに、ＰＣＭセルを通るセットバック電流を制限又は制御するための電流制限回路を備え得る。例８は、例１から５のいずれかの装置を備え得て、更に、読み出し電圧の印加に応答してＰＣＭセルがオンになるときに、ＰＣＭセルのディスターブからのキャパシタンス放電を低減又は隔離するための、ＰＣＭセルに結合されているトランジスタを備える。 
【００５０】
本開示では、様々な実施形態に係る方法を説明する。方法の例９は、読み出し電圧を相変化メモリ（ＰＣＭ）セルに印加する段階と、読み出し電圧の印加に応答してセットバックパルスをＰＣＭセルに印加する段階（セットバックパルスは、ＰＣＭセルをアモルファス状態から結晶状態へ遷移させるよう構成されている通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである）と、セットバックパルスの印加と共に、ＰＣＭセルがアモルファス状態か、又は、結晶状態かをセンスする段階とを備え得る。例１０は、例９の方法を備え得て、第１の期間は、第２の期間の１００分の１か、それより長い。例１１は、例１０の方法を備え得て、第１の期間は、第２の期間の２０分の１か、それより短い。例１２は、例９の方法を備え得て、セットバックパルスをＰＣＭセルに印加する段階は、読み出し電圧の印加に基づいてＰＣＭセルがオンになることに応答して実行される。例１３は、例１２の方法を備え得て、ＰＣＭセルは結晶状態にあり、センスする段階は、読み出し電圧の印加に応答してＰＣＭセルがオンになる後、又は、それと同時に、及び、ＰＣＭセルがオフになる前に実行される。例１４は、例９から１３のいずれかの方法を備え得て、ＰＣＭセルは結晶状態であり、セットバックパルスは、読み出し電圧の印加に応答してＰＣＭセルがオンになる後、又は、それと同時に、及び、ＰＣＭセルがオフになる前に印加される。例１５は、例９から１３のいずれかの方法を備え得て、更に、セットバックパルスが実行されるときにＰＣＭセルを通るセットバック電流を制限又は制御する段階を備える。
【００５１】
本開示では、様々な実施形態に係る、命令をそれに格納するコンピュータ可読媒体を説明する。例１６は、命令をそれに格納するコンピュータ可読媒体を備え、当該命令がプロセッサによって実行されるとき、読み出し電圧を相変化メモリ（ＰＣＭ）セルに印加することと、読み出し電圧の印加に応答してセットバックパルスをＰＣＭセルに印加すること（セットバックパルスは、ＰＣＭセルをアモルファス状態から結晶状態へ遷移させるよう構成されている通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである）と、セットバックパルスの印加と共に、ＰＣＭセルがアモルファス状態か、又は、結晶状態かをセンスすることとを回路に実行させる。例１７は、例１６のコンピュータ可読媒体を備え得て、第１の期間は、第２の期間の１００分の１か、それより長い。例１８は、例１７のコンピュータ可読媒体を備え得て、第１の期間は、第２の期間の２０分の１か、それより短い。例１９は、例１６から１８のいずれかのコンピュータ可読媒体を備え得て、命令は、プロセッサによって実行されるとき、更に、読み出し電圧の印加中にセットバックパルスを印加することを回路に実行させる。
【００５２】
本開示では、様々な実施形態に係るコンピューティングデバイスを説明する。コンピューティングデバイスの例２０は、回路基板と、回路基板に結合されているダイとを備え、ダイは、読み出し電圧を相変化メモリ（ＰＣＭ）セルに印加するための読み出し回路と、読み出し電圧の印加に応答してセットバックパルスをＰＣＭセルに印加するためのセットバック回路（セットバックパルスは、ＰＣＭセルをアモルファス状態から結晶状態へ遷移させるよう構成されている通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである）と、セットバックパルスの印加と共に、ＰＣＭセルがアモルファス状態か、又は、結晶状態かをセンスするためのセンス回路とを有する。例２１は、例２０のコンピューティングデバイスを備え得て、コンピューティングデバイスはモバイルコンピューティングデバイスである。
【００５３】
様々な実施形態は、論理積形（ＡＮＤ）で記載された、上述の実施形態の代替的な（ＯＲ）実施形態を含む、上述の実施形態の任意の適切な組み合わせを含み得る（例えば、「及び」は「及び／又は」であり得る）。更に、いくつかの実施形態は、実行されるときに上述の実施形態のいずれかのアクションにつながる命令をその中に格納する１つ又は複数の工業製品（例えば、不揮発性コンピュータ可読媒体）を含み得る。更に、いくつかの実施形態は、上述の実施形態の様々な動作を実行するための任意の適切な手段を有する装置又はシステムを備え得る。
【００５４】
要約に記載されているものを含む、示されている実装についての上の説明は、網羅的であること、又は、本開示の実施形態を、開示されている厳密な形態に限定することを意図するものではない。本明細書には、説明の目的で、具体的な実装及び例が記載されているが、当業者であれば、本開示の範囲内で様々な均等な修正が可能であることを理解するであろう。
【００５５】
これらの修正は、上の詳細な説明を考慮して、本開示の実施形態に加えられ得る。以下の特許請求の範囲において使用される用語は、本開示の様々な実施形態を、明細書及び特許請求の範囲に開示されている具体的な実装に限定するものと解釈されるべきではない。むしろ、当該範囲は、以下の特許請求の範囲によってすべて決定される。このことは、請求項の解釈についての確立された原則と合致すると理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成29年10月3日(2017.10.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
読み出し電圧を相変化メモリセル（ＰＣＭセル）に印加するための読み出し回路と、
前記読み出し電圧の前記印加に応答してセットバックパルスを前記ＰＣＭセルに印加するためのセットバック回路であって、前記セットバックパルスは、通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである、セットバック回路と、
前記セットバックパルスの前記印加と共に、前記ＰＣＭセルの状態をセンスするためのセンス回路と、
を備える、
装置。
【請求項２】
前記第１の期間は、前記第２の期間の１００分の１であるか、又は、それより長い、請求項１に記載の装置。
【請求項３】
前記第１の期間は、前記第２の期間の２０分の１か、それより短い、請求項２に記載の装置。
【請求項４】
前記セットバック回路は、前記読み出し電圧の前記印加に応答して前記ＰＣＭセルがオンになることに基づいて、前記セットバックパルスを前記ＰＣＭセルに印加する、請求項１に記載の装置。
【請求項５】
前記ＰＣＭセルは結晶状態にあり、前記センス回路は、前記読み出し電圧の前記印加に応答して前記ＰＣＭセルがオンになった後、又は、それと同時に、及び、前記ＰＣＭセルがオフになる前に、前記ＰＣＭセルがアモルファス状態にあるか、又は、前記結晶状態にあるかをセンスする、請求項４に記載の装置。
【請求項６】
前記ＰＣＭセルが結晶状態にあり、前記セットバック回路は、前記読み出し電圧の前記印加に応答して前記ＰＣＭセルがオンになった後、又は、それと同時に、及び、前記ＰＣＭセルがオフになる前に、前記セットバックパルスを実行する、請求項１から５のいずれか一項に記載の装置。
【請求項７】
前記セットバックパルスが実行されるときに、前記ＰＣＭセルを通るセットバック電流を制限又は制御するための電流制限回路を更に備える、請求項１から５のいずれか一項に記載の装置。
【請求項８】
前記読み出し電圧の前記印加に応答して前記ＰＣＭセルがオンになるときに、前記ＰＣＭセルのディスターブからのキャパシタンス放電を低減又は隔離するための、前記ＰＣＭセルに結合されているトランジスタを更に備える、請求項１から５のいずれか一項に記載の装置。
【請求項９】
読み出し電圧を相変化メモリセル（ＰＣＭセル）に印加する段階と、
前記読み出し電圧の前記印加に応答してセットバックパルスを前記ＰＣＭセルに印加する段階であって、前記セットバックパルスは、通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである、段階と、
前記セットバックパルスの印加と共に、前記ＰＣＭセルの状態をセンスする段階と
を備える、
方法。
【請求項１０】
前記第１の期間は、前記第２の期間の１００分の１か、それより長い、請求項９に記載の方法。
【請求項１１】
前記第１の期間は、前記第２の期間の２０分の１か、それより短い、請求項１０に記載の方法。
【請求項１２】
前記セットバックパルスを前記ＰＣＭセルに印加する段階は、前記読み出し電圧の前記印加に基づいて、前記ＰＣＭセルをオンにすることに応答して実行される、請求項９に記載の方法。
【請求項１３】
前記ＰＣＭセルは結晶状態にあり、前記センスする段階は、前記読み出し電圧の前記印加に応答して前記ＰＣＭセルがオンになった後、又は、それと同時に、及び、前記ＰＣＭセルがオフになる前に実行される、請求項１２に記載の方法。
【請求項１４】
前記ＰＣＭセルは結晶状態にあり、前記セットバックパルスは、前記読み出し電圧の前記印加に応答して前記ＰＣＭセルがオンになった後、又は、それと同時に、及び、前記ＰＣＭセルがオフになる前に印加される、請求項９から１３のいずれか一項に記載の方法。
【請求項１５】
前記セットバックパルスが実行されるときに、前記ＰＣＭセルを通るセットバック電流を制限又は制御する段階を更に備える、請求項９から１３のいずれか一項に記載の方法。
【請求項１６】
プロセッサによって実行されるときに、
読み出し電圧を相変化メモリセル（ＰＣＭセル）に印加すること、
前記読み出し電圧の前記印加に応答してセットバックパルスを前記ＰＣＭセルに印加することであって、前記セットバックパルスは、通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである、こと、並びに、
前記セットバックパルスの前記印加と共に、前記ＰＣＭセルの状態をセンスすること
を回路に実行させる命令を含むプログラム。
【請求項１７】
前記第１の期間は前記第２の期間の１００分の１か、又はそれより長い、請求項１６に記載のプログラム。
【請求項１８】
前記第１の期間は、前記第２の期間の２０分の１か、又はそれより短い、請求項１７に記載のプログラム。
【請求項１９】
前記命令がプロセッサによって実行されるときに、更に、前記読み出し電圧の印加中に前記セットバックパルスを印加することを回路に実行させる、請求項１６から１８のいずれか一項に記載のプログラム。
【請求項２０】
回路基板と、
前記回路基板に結合されているダイと
を備え、
前記ダイは、
読み出し電圧を相変化メモリセル（ＰＣＭセル）に印加するための読み出し回路と、
前記読み出し電圧の前記印加に応答してセットバックパルスを前記ＰＣＭセルに印加するためのセットバック回路であって、前記セットバックパルスは、通常のセットパルスについての第２の期間より短い第１の期間にわたって実行される、より短いセットパルスである、セットバック回路と、
前記セットバックパルスの印加と共に、前記ＰＣＭセルの状態をセンスするためのセンス回路と
を備える、コンピューティングデバイス。
【請求項２１】
前記コンピューティングデバイスはモバイルコンピューティングデバイスである、請求項２０に記載のコンピューティングデバイス。
【請求項２２】
請求項１６から１９のいずれか一項に記載のプログラムを含むコンピュータ可読媒体。
【国際調査報告】
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