(57)【要約】  薄いケイ素（Ｓｉ）ウェハをベースとする半導体材料中の応力を制御するための方法。処理パラメータ（例えば、温度、反応物質の供給、時間）の特定の相互関係によって、薄いＳｉ基板上に形成される後続の層内の応力（引張および圧縮）を緩和および／または良好に制御する非常に均一な核生成層がＳｉ基板上に形成される。
2018538686.tif 000002
【特許請求の範囲】
【請求項１】
厚さ１ｍｍ以下の基板上に半導体素子を形成する方法であって、
第１の反応物質のフローを開始し、第１の反応物質のプラトー流速を得ることと、
前記第１の反応物質のプラトー流速の後に、第２の反応物質のフローを開始し、第２の反応物質のプラトー流速を得ることと、
前記第２の反応物質のプラトー流速の後に、少なくとも１０００℃の温度を有することと
を含む方法。
【請求項２】
前記第１の反応物質はアルミニウム（Ａｌ）含有反応種であり、前記第２の反応物質は窒素（Ｎ）含有反応種である、請求項１に記載の方法。
【請求項３】
前記第１の反応物質はトリメチルアルミニウム（ＴＭＡｌ）である、請求項２に記載の方法。
【請求項４】
前記第１の反応物質のプラトー流速は１００〜１５０マイクロモル／分である、請求項３に記載の方法。
【請求項５】
前記第２の反応物質はアンモニア（ＮＨ３）である、請求項２〜４のいずれか一項に記載の方法。
【請求項６】
前記第１の反応物質のプラトー流速で少なくとも５秒の後に、前記第２の反応物質のフローを開始し、前記第２の反応物質のプラトー流速を得る、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
前記第２の反応物質のフローは、前記第１の反応物質のプラトー流速の後５〜１５秒の間に開始される、請求項６に記載の方法。
【請求項８】
前記第２の反応物質のプラトー流速で少なくとも３分の後に、少なくとも１０００℃の前記温度を有する、請求項１〜７のいずれか一項に記載の方法。
【請求項９】
前記第２の反応物質のプラトー流速で少なくとも３分の後に、前記温度は１０１０℃〜１０５０℃である、請求項８に記載の方法。
【請求項１０】
前記第１の反応物質のプラトー流速を得ることは、ステップ関数によって行われる、請求項１〜９のいずれか一項に記載の方法。
【請求項１１】
前記第２の反応物質のプラトー流速を得ることは、単調増加関数によって行われる、請求項１〜１０のいずれか一項に記載の方法。
【請求項１２】
前記第２の反応物質のプラトー流速を得ることは、ステップ関数によって行われる、請求項１〜１０のいずれか一項に記載の方法。
【請求項１３】
前記第２の反応物質のプラトー流速で３〜５分の後に、前記温度は、少なくとも１０００℃まで単調増加する、請求項１〜１２のいずれか一項に記載の方法。
【請求項１４】
前記第１の反応物質のフローを開始する間および前記第２の反応物質のフローを開始する間、前記温度は少なくとも１０００℃である、請求項１〜１３のいずれか一項に記載の方法。
【請求項１５】
厚さ１ｍｍ以下の基板上に半導体素子を形成する方法であって、
プリフロー期間中にアルミニウム（Ａｌ）含有反応種のフローをプラトーまで供給することと、
前記プリフロー期間後に窒素（Ｎ）含有反応種のフローをプラトーまで供給することであり、前記プリフロー期間中にＮ含有反応種のフローが存在しない、ことと、
前記Ａｌ含有反応種のフローのプラトーおよび前記Ｎ含有反応種のフローのプラトーの後に、１０００℃超の温度を維持することと
を含む方法。
【請求項１６】
前記プリフロー期間中に前記Ａｌ含有反応種の前記フローを５５０〜１０５０℃の温度で前記プラトーまで供給することを含む、請求項１５に記載の方法。
【請求項１７】
前記Ａｌ含有反応種のフローのプラトーおよび前記Ｎ含有反応種のフローのプラトーの後に、１０１０〜１０５０℃の温度を維持することをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記Ｎ含有反応種のフローを前記プラトーまで供給することは、前記Ｎ含有反応種のフローを前記プラトーまで単調増加させることを含む、請求項１５〜１７のいずれか一項に記載の方法。
【請求項１９】
前記プリフロー期間は５〜１５秒である、請求項１５〜１８のいずれか一項に記載の方法。
【請求項２０】
前記プリフロー期間中に前記温度は５５０〜７５０℃である、請求項１５〜１９のいずれか一項に記載の方法。
【請求項２１】
半導体素子であって、
厚さ１ｍｍ以下のケイ素（Ｓｉ）基板と、
前記基板上の核生成層と、
前記核生成層上の応力制御構造と、
前記応力制御構造上の高電子移動度トランジスタ（ＨＥＭＴ）と、
前記ＨＥＭＴ上の不活性化キャップ層と
を備え、
前記素子全体で２０マイクロメートル以下の反りを有する、半導体素子。
【請求項２２】
前記核生成層はＡｌＮを含み、
前記ＨＥＭＴは、ＡｌＧａＮブロック層、ＧａＮチャネル層、およびＡｌｘＧａ１−ｘＮバリア層を含み、ここで０≦ｘ≦１である、請求項２１に記載の素子。
【請求項２３】
前記応力制御構造は、窒化ガリウム（ＧａＮ）の複数の超格子層、ならびに窒化アルミニウム（ＡｌＮ）、ＡｌｙＧａ１−ｙＮ、ここで０＜ｙ＜１である、およびそれらの混合物から成る群から選択される層を含む超格子構造であり、前記超格子層は、任意の順序で配列されている、請求項２１に記載の素子。
【請求項２４】
前記応力制御構造は、ＡｌｘＧａ１−ｘＮのｎ段の層を備え、ここで、ｎ≧１および０．０５＜ｘ＜０．９５である、請求項２１に記載の素子。
【請求項２５】
前記ＨＥＭＴはダブルヘテロ構造電界効果トランジスタ（ＤＨＦＥＴ）である、請求項２１〜２４のいずれか一項に記載の素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、「Ｓｔｒｅｓｓ  Ｃｏｎｔｒｏｌ  ｏｎ  Ｔｈｉｎ  Ｓｉｌｉｃｏｎ  Ｓｕｂｓｔｒａｔｅｓ」と題し、２０１５年１１月３０日に出願された米国通常特許出願第１４／９５３，７９２号の優先権の利益を主張し、同出願の開示または教示の全てが、参照により本明細書に具体的に組み込まれる。
【０００２】
本開示は、ケイ素（Ｓｉ）ウェハをベースとする半導体材料中の応力制御技法に向けられる。
【背景技術】
【０００３】
半導体素子内の機械的応力、例えば、圧縮応力および／または引張応力が、半導体素子のパフォーマンスに好ましくない影響を及ぼすことがある。よって、望ましくない特性を緩和するように、半導体素子内の機械的応力レベルを制御できることが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、薄いケイ素（Ｓｉ）ウェハをベースとする半導体材料中の応力制御に向けられる。処理パラメータ（例えば、温度、ガス供給、時間）の特定の相互関係を用いて、薄いＳｉ基板上に形成される後続の層内の応力（引張および圧縮）を緩和する非常に均一なシード層または核生成層をＳｉ基板上に形成することができる。
【課題を解決するための手段】
【０００５】
つまり、本開示の処理は、核生成を良好に制御し、積層体のクールダウン後の基板の反り（凹状および凸状）を制御するかまたは制御可能にする精密な応力制御（引張および圧縮）をもたらす処理パラメータ（例えば、ガス反応物質のフローまたはフラックス、温度、時間）の特定の相互関係に関係する。これは、ｓｅｍｉ規格厚さのＳｉ（１１１）基板上のＡｌＧａＮ  ＨＥＭＴ積層体に特に適している。
【０００６】
特定の一実施では、本開示は、厚さ１ｍｍ以下の基板上に半導体素子を形成する方法について説明する。方法は、第１の反応物質のフローを開始し、プラトー流速を得ることと、第１の反応物質のプラトー流速に達した後に、第２の反応物質のフローを開始し、プラトー流速を得ることとを含む。第２の反応物質のプラトー流速の後に、温度は少なくとも１０００℃である。
【０００７】
別の特定の実施では、本開示は、厚さ１ｍｍ以下の基板上に半導体素子を形成する別の方法について説明する。方法は、プリフロー期間中に５５０〜１０５０℃の温度でアルミニウム（Ａｌ）含有反応種のソースをフローのプラトーまで供給することと、プリフロー期間後にソース窒素（Ｎ）含有反応種をプラトーまで供給し、ここで、プリフロー期間中にＮ含有反応種のフローが存在しないこととを含む。Ａｌ含有反応種のプラトーおよびＮ含有反応種のプラトーの後に、温度は、１０００℃超、例えば、１０１０〜１０５０℃に維持される。
【０００８】
別の特定の実施では、本開示は、厚さ１ｍｍ以下のケイ素（Ｓｉ）基板上の半導体について説明する。素子は、基板上の核生成層と、核生成層上の応力制御構造と、応力制御構造上の高電子移動度トランジスタ（ＨＥＭＴ）と、ＨＥＭＴ上の不活性化キャップ層とを有する。半導体素子は、素子全体で２０マイクロメートル以下の反りを有する。
【０００９】
これらおよび各種の他の特徴および利点は、以下の詳細な説明を読むことにより明らかになるであろう。
【００１０】
本概要は、以下の詳細な説明でさらに説明される選ばれた発想を簡単な形で紹介するために提示される。本概要は、特許請求される主題の主要な特徴または必須の特徴を特定することを意図するものでも、特許請求される主題の範囲を限定するために用いられることを意図するものでもない。
【００１１】
本明細書には、他の実施も説明され記載される。
【図面の簡単な説明】
【００１２】
【図１】ケイ素（Ｓｉ）基板と、構造内の応力を制御するための核生成層とを有する半導体構造の例の概略側面図である。
【図２】構造内の応力を制御するための核生成層を有する半導体構造の実施の概略側面図である。
【図３】構造内の応力を制御するための核生成層を有する半導体構造の別の実施の概略側面図である。
【図４】核生成層を形成するための処理パラメータのグラフ表示である。
【図５】核生成層を形成するための処理パラメータの別のグラフ表示である。
【発明を実施するための形態】
【００１３】
ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）または変調ドープＦＥＴ（ＭＯＤＦＥＴ）としても知られる高電子移動度トランジスタ（ＨＥＭＴ）は、異なるバンドギャップを有する２つの材料間の接合（すなわちヘテロ接合）をチャネルとして有する電界効果トランジスタである。ＨＥＭＴ内のブロック層がＡｌＧａＮであると、素子は、シングルヘテロ構造電界効果トランジスタ（ＳＨＦＥＴ）と比較してダブルヘテロ構造電界効果トランジスタ（ＤＨＦＥＴ）となる。
【００１４】
厚い（例えば＞２μｍ）ＡｌＧａＮブロック層を有するＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ  ＤＨＦＥＴなどのＤＨＦＥＴは、ＳＨＦＥＴと比較して非常に高い絶縁破壊強度および高いチャネルキャリア閉じ込め性を有する。ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ  ＤＨＦＥＴでは、絶縁破壊電圧およびキャリア閉じ込め性は、ＡｌのレベルおよびＡｌＧａＮブロック層の厚さとともに高まる（このことが望まれる）。しかし、Ｓｉ（１１１）基板上のＡｌＧａＮブロック層を有するＤＨＦＥＴのヘテロエピタキシは、ＧａＮブロック層を有するＳＨＦＥＴと比較して難易度が高い。ＡｌＧａＮ堆積中に十分な圧縮応力が形成されないと、クールダウン後の構造の凹状の反りの増加およびエピ層のエッジクラックの伸展がもたらされる。
【００１５】
ＡｌＧａＮ系のＤＨＦＥＴを電子用途で広範に採用するために、既存の標準Ｓｉ系ＣＭＯＳ製造の設備、処理および機器との互換性のためにｓｅｍｉ規格厚さのＳｉ（１１１）基板が使用される。一般的なｓｅｍｉ規格厚さは、１５０ｍｍ（６インチ）ウェハの場合に６７５マイクロメートル、２００ｍｍ（８インチ）ウェハの場合に７２５マイクロメートル、３００ｍｍ（１２インチ）ウェハの場合に７７５マイクロメートルである。加えて、ｓｅｍｉ規格厚さの薄いＳｉ基板は、成長後のＳｉウェハを薄型化する必要性を無くす。しかし、ｓｅｍｉ規格厚さのＳｉ基板上でのＡｌＧａＮ系ＤＨＦＥＴのエピタキシは、成長中およびクールダウン後のウェハの大きな反りに起因して極めて難易度が高い。
【００１６】
本開示は、Ｓｉ基板上の非常に均一な核生成層を含むことによって、これらのｓｅｍｉ規格厚さの薄いＳｉ（１１１）基板など、特に、ケイ素（Ｓｉ）基板またはウェハなどのウェハ内の応力を制御することに向けられる。核生成層は、特定の処理パラメータを用いて形成される。非常に均一な核生成層は、特に、基板が厚さ１ｍｍ（１０００マイクロメートル）以下の薄いＳｉ基板であるときに、基板上の任意の応力制御（例えばバッファ）構造による応力（引張および圧縮）の緩和を容易にする。本開示の方法は、ＨＥＭＴおよびＳＨＦＥＴの形成に使用することができ、ＤＨＦＥＴの形成に特に適している。
【００１７】
以下の説明では、本明細書の一部を成し、少なくとも１つの特定の実施を実例として示す添付の図面が参照される。以下の説明は、さらなる特定の実施を提示する。他の実施が想起され、本開示の範囲または趣旨から逸脱せずに行われることが理解されるべきである。したがって、以下の詳細な説明は、限定する意味で捉えられるべきではない。例えば、以下の詳細な説明がＤＨＦＥＴについて言及しているが、説明は、ＨＥＭＴおよびＳＨＦＥＴなどの他の素子にも適用可能である。本開示を限定するものではないが、以下に提示される例の説明を通して本開示の各種態様が理解されるであろう。
【００１８】
図１は、核生成層１０４を上部に有するベース基板１０２を含む半導体材料１００を示している。核生成層１０４の上にあるのは、バッファまたは応力制御構造１０６、ダブルヘテロ構造電界効果トランジスタ（ＤＨＦＥＴ）１１０および受動キャップ層１２０である。
【００１９】
図１は、仮想的に、凸状の半導体材料１００Ａおよび凹状の半導体材料１００Ｂも示している。基板１０２の格子定数と整合しない格子定数の応力制御構造１０６が、基板１０２および核生成層１０４の上に形成されると、応力制御構造１０６は、付随する引張応力を有することになり、このことは、応力制御構造１０６および基板１０２／核生成層１０４を凸状に歪ませ曲げ、凸状の半導体材料１００Ａをもたらす。応力制御構造１０６よりも大きな格子定数を有するキャップ層１２０が、応力制御構造１０６の上に形成されると、キャップ層１２０は、付随する圧縮応力を有することになり、このことは、構造全体を凹状に歪ませ曲げ、凹状の半導体材料１００Ｂをもたらす。
【００２０】
凹状の材料１００Ｂと凸状の材料１００Ａとの両方の曲げおよび歪みを抑制するために、層（例えば、応力制御構造１０６、ＤＨＦＥＴ１１０、キャップ層１２０など）が上に形成される後続の核生成層１０４は、非常に均一な厚さ、組成、および表面粗度で形成される。
【００２１】
図２は、Ｓｉ基板上の応力緩和用核生成層を有する半導体素子の実施を例示している。図２では、半導体素子２００が薄い（すなわち、厚さ１ｍｍ以下）Ｓｉ基板２０２を有する。基板２０２のすぐ上に接するのは核生成層２０４であり、この核生成層２０４は、以下で説明される処理により形成されており、非常に均一である。
【００２２】
核生成層２０４の上には、バッファまたは応力制御構造２０６、この特定の実施では、例えば、異なる格子定数を有する材料の交互層２０８、２０９から構成された超格子構造が存在する。超格子構造の交互層２０８、２０９は、交互する圧縮応力の層および引張応力の層をもたらす。一部の実施では、層２０８の数は、層２０９の数と同じであるが、他の実施では、層２０８または層２０９の一方が１層多くある。少なくとも１対の交互層２０８、２０９が存在する。一部の実施では、少なくとも５０対の層、例えば、約５０〜１００対の層が存在する。他の実施では、より多い対またはより少ない対の層が存在する。層２０８、２０９の厚さの例としては、３ｎｍ〜３０ｎｍが挙げられるが、より薄い層および／またはより厚い層を使用してもよい。一部の実施形態では、層２０８と層２０９は同じ厚さであるが、他の実施形態では、層２０８、２０９の一方が他方よりも厚い。
【００２３】
この超格子応力制御構造２０６は、ＤＨＦＥＴ構造２１０および後続の不活性化キャップ層２２０のためのベースを提供する。特に、ｓｅｍｉ規格厚さ（すなわち、１ｍｍ以下）のＳｉ（１１１）基板上にある、ＤＨＦＥＴ構造２１０のエピタキシの応力制御のために、Ａｌ（Ｇａ）Ｎ／（Ａｌ）ＧａＮなどの超格子構造が含まれる。ＤＨＦＥＴ構造２１０は、ブロック層２１２、チャネル層２１４、およびバリア層２１６を含む。応力制御構造２０６（例えば超格子構造）、ＤＨＦＥＴ２１０およびキャップ層２２０はともに、Ｓｉ基板２０２への層の適用に起因する内部応力を打ち消し、平坦な半導体素子２００をもたらす。
【００２４】
ブロック層２１２内に十分な圧縮応力を形成するために、超格子構造は、エピタキシ中のブロック層２１２内の圧縮応力またはウェハの最大反りを調節するように、超格子の対または層２０８、２０９の増加によるポジティブな／平坦な／ネガティブな傾斜を伴って成長する。室温でのウェハの反りは、クールダウン中の引張応力による補償後の残留応力に依存する。一実施形態では、構成層２０８、２０９の厚さまたは組成を調節することによって、超格子構造の平均組成が、処理時間／積層体厚さの関数として調整される。
【００２５】
半導体素子２００の特定の一実施では、窒化アルミニウム（ＡｌＮ）核生成層２０４が、１００ｎｍ以下の変動を伴う約２００ｎｍの厚さを有し、応力制御構造２０６は、窒化ガリウム（ＧａＮ）層２０８および窒化アルミニウム（ＡｌＮ）層２０９から構成された１〜５μｍの厚さの超格子構造であり、ブロック層２１２は、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）であり、少なくとも２マイクロメートルの厚さであり、チャネル層２１４は、ＧａＮであり、０．３〜０．５マイクロメートルの厚さであり、バリア層２１６は、約２０ｎｍの厚さのＡｌ０．２５Ｇａ０．７５Ｎであり、不活性化キャップ層２２０は、ｉｎ  ｓｉｔｕで成長したＧａＮまたはＳｉＮｘ層である。他の実施では、超格子応力制御構造２０６は、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）層２０８から構成され、層２０９は、ＡｌＮ、ＡｌｙＧａ１−ｙＮ、ここで０＜ｙ＜１である、およびそれらの混合物から選択され、超格子層２０８、２０９は、超格子構造を形成するように任意の順序で配置される。
【００２６】
一部の実施では、ブロック層２１２、特にＡｌＧａＮブロック層は、ＧａＮ層などの任意の他の層内に意図せずにドープされた不純物を補償することによって抵抗を高めるために、炭素（Ｃ）、マグネシウム（Ｍｇ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、または他のドーパントでドープすることができる。
【００２７】
図３は、Ｓｉ基板上の応力緩和用核生成層を有する半導体素子の別の実施を例示している。図３では、半導体素子３００が薄い（すなわち、厚さ１ｍｍ以下）Ｓｉ基板３０２を有する。薄いＳｉ基板３０２のすぐ上に接するのは核生成層３０４であり、この核生成層３０４は、以下で説明される処理により形成されており、非常に均一である。
【００２８】
核生成層３０４の上に存在するのは、バッファまたは応力制御構造３０６であり、この特定の実施では、「ｎ」段（ｎ≧１）のＡｌｘＧａ１−ｘＮ層であり、０．０５＜ｘ＜０．９５（例えば、Ａｌ０．７５Ｇａ０．２５Ｎ、Ａｌ０．５０Ｇａ０．５０ＮおよびＡｌ０．２５Ｇａ０．７５Ｎ、または、Ａｌ０．７Ｇａ０．３Ｎ、Ａｌ０．４５Ｇａ０．５５ＮおよびＡｌ０．２Ｇａ０．８Ｎ、またはＡｌ０．７Ｇａ０．３Ｎ、Ａｌ０．４２Ｇａ０．５８ＮおよびＡｌ０．２Ｇａ０．８Ｎ）である。応力制御構造３０６は、ＤＨＦＥＴ構造３１０および後続の不活性化キャップ層３２０のためのベースを提供する。ＤＨＦＥＴ構造３１０は、ブロック層３１２、チャネル層３１４、およびバリア層３１６を含む。応力制御構造３０６、ＤＨＦＥＴ３１０およびキャップ層３２０はともに、Ｓｉ基板３０２への層の適用に起因する内部応力を打ち消し、平坦な半導体素子３００をもたらす。核生成層３０４は、層３０６、３１０、および３２０のための均一なベースを提供する。
【００２９】
半導体素子３００の特定の一実施では、ＡｌＮ核生成層３０４が、約２００ｎｍの厚さを有し、応力制御構造３０６は、少なくとも１つのＡｌｘＧａ１−ｘＮ層、ここで０．０５＜ｘ＜０．９５である、から構成された凡そ１マイクロメートルの厚さのｎ段の構造であり、ブロック層３１２は、ＡｌＧａＮであり、少なくとも２マイクロメートルの厚さであり、チャネル層３１４は、ＧａＮであり、０．３〜０．５マイクロメートルの厚さであり、バリア層３１６は、約２０ｎｍの厚さのＡｌ０．２５Ｇａ０．７５Ｎであり、不活性化キャップ層３２０は、ｉｎ  ｓｉｔｕで成長したＧａＮまたはＳｉＮｘ層である。例示的な実施では、応力制御構造３０６は、Ａｌ０．７５Ｇａ０．２５Ｎ、Ａｌ０．５０Ｇａ０．５０Ｎ、およびＡｌ０．２５Ｇａ０．７５Ｎの規則層から構成されるが、他の実施では、より多くの層（例えば５層、例えば、Ａｌ０．８Ｇａ０．２Ｎ、Ａｌ０．６Ｇａ０．４Ｎ、Ａｌ０．４Ｇａ０．６Ｎ、Ａｌ０．２Ｇａ０．８Ｎ、およびＡｌ０．１Ｇａ０．９Ｎ）が存在することがあり、および／または元素配分が異なることがある。例えば、応力制御構造３０６は、応力が互い違いになるように、非規則層またはスタガ型層（例えば、Ａｌ０．７５Ｇａ０．２５Ｎ、Ａｌ０．２５Ｇａ０．７５Ｎ、およびＡｌ０．５０Ｇａ０．５０Ｎ）から構成することができる。Ａｌの割合およびＡｌＧａＮ層の厚さを変えることによって、エピタキシ中およびクールダウン後の室温でのウェハの最大反りを制御するために使用されるブロック層３１２の開始曲率を調節することができる。
【００３０】
一部の実施では、ブロック層３１２、特にＡｌＧａＮブロック層は、ＧａＮ層などの任意の他の層内に意図せずにドープされた不純物を補償することによって抵抗を高めるために、Ｃ、Ｍｇ、Ｆｅ、Ｎｉ、または他のドーパントでドープすることができる。
【００３１】
半導体素子２００の実施例が、３つの層Ａｌ０．７５Ｇａ０．２５Ｎ、Ａｌ０．５０Ｇａ０．５０Ｎ、およびＡｌ０．２５Ｇａ０．７５Ｎから構成されたｎ段の応力制御構造３０６、ならびにＣ−ＡｌＧａＮから構成された２マイクロメートルの厚さのブロック層３１２を有し、Ｃは、１×１０１９／ｃｍ３のレベルで存在し、そのような構造を有する例示的な素子が、約３．５マイクロメートル、一部の実施では約４〜５マイクロメートルの、Ｓｉ基板を含まない全体厚さを有する。ブロック層３１２に適したＣ−ＡｌＧａＮの特定の例がＣ−Ａｌ０．１Ｇａ０．９Ｎである。＞０％〜１００％（すなわち、Ｃ−Ａｌ＞０Ｇａ＜１００Ｎ〜Ｃ−ＡｌＮ）のＡｌ割合を有することができるＣ−ＡｌＧａＮブロック層が、同等の厚さのＣ−ＧａＮブロック層よりも高い絶縁破壊強度（ＶＢＤ／マイクロメートル）を有する。
【００３２】
核生成層２０４、３０４は、本明細書で説明される処理により形成される。Ｓｉ基板上のＡｌＮ核生成層が、上で説明され、さらに以下で説明されるが、核生成層は、窒化ホウ素（ＢＮ）または窒化アルミニウムホウ素（ＡｌＢＮ）、または炭化ケイ素（ＳｉＣ）などの別の窒素（Ｎ）含有材料とすることができる。同様に、ブロック層２１２、３１２は、ＡｌＧａＮとして上で説明されたが、例えば、ＧａＮ、ＡｌＢＮ、またはＡｌ（Ｇａ）Ｎ／（Ａｌ）ＧａＮの超格子構造とすることができる。上で示されたように、ブロック層は加えて、任意選択的に、Ｃまたは他の不純物でドープされることができ、このドープは、本質的なものでもよく、または付帯的なものでもよい。さらに、チャネル層２１４、３１４がＧａＮとして上で説明されたが、低レベルの不純物を伴うＡｌＧａＮを代わりに使用することができる。バリア層２１６、３１６は、ＡｌＮ、または２５％以上のＡｌが存在する任意のＡｌＧａＮとすることができる。加えて、キャップ層２２０、３２０は、ＧａＮまたはＳｉＮｘとして上で説明されたが、ＳｉＯ、ＡｌＮ、Ａｌ２Ｏ３、ＨｆＯなどの別の誘電材料とすることができる。
【００３３】
図２および図３で上に示されたように、半導体素子は応力制御構造を含み、図２の素子２００は超格子応力制御構造２０６を含み、図３の素子３００はｎ段の応力制御構造３０６を含む。超格子応力制御構造２０６とｎ段の応力制御構造３０６の両方は、Ｓｉ（１１１）基板上のＤＨＦＥＴ構造のエピタキシのための応力制御をもたらす。非常に均一な核生成層によって、これらの応力制御構造２０６、３０６は、特に、ｓｅｍｉ規格の薄い厚さ（すなわち、１ｍｍ以下）のＳｉ基板上の、素子内の応力を容易に補償する。
【００３４】
応力制御構造（例えば、応力制御構造２０６、３０６）により制御不能または補償不能な応力の緩和をもたらす非常に均一な核生成層（例えば、核生成層２０４、３０４）を形成するために、反応物質のプリフロー処理を含む核生成層形成処理が慎重に制御される。プリフロー処理中およびその後の反応物質のフローまたはフラックス、時間、および温度の相互関係を慎重に制御することによって、非常に均一な核生成層、特に、表面のピットおよびクラックが最小のＡｌＮ核生成層を形成し、ウェハの反りが最小の素子をもたらせることが分かった。反応物質のフロー、時間および温度の慎重な制御によって、非常に均一であり、よって、隣りのブロック層により後に補償される、隣りの応力制御構造内の圧縮応力を高める核生成層が生じる。
【００３５】
核生成層および半導体素子の任意の層を形成する処理を任意の好適な堆積反応器、単一ウェハ反応器または複数ウェハ反応器またはバッチ反応器（単一ウェハまたは複数ウェハのいずれかについて）のいずれかで行うことができるが、単一ウェハ、回転ディスク、有機金属気相堆積（ＭＯＣＶＤ）反応器が良好な処理制御を可能にすることが分かった。回転ディスクＭＯＣＶＤ反応器が、エピ層（核生成層）の厚さおよび合金組成における優れた均一性および同心対称性につながる均質なフロー分布および均一な温度プロファイルをもたらし、このことは、Ｓｉ基板全体でエピ層内に均一で制御可能な応力をもたらす。
【００３６】
核生成層のエピタキシャル成長は、ｉｎ  ｓｉｔｕの基板加熱、ガス供給の精密な制御、排液の完全な除去、ガスフローの精密な監視および制御、ならびに圧力および温度の厳格な監視および制御のための適切なサブシステムを備えた反応器（例えばＭＯＣＶＤ反応器）内で行われる。反応器はクラスタツールの一部とすることができ、そのような実施では、特定の処理工程および層のためにそれぞれ最適化された、クラスタツールの異なるチャンバ内でエピヘテロ構造（すなわち半導体素子）の異なる層を成長させることができる。
【００３７】
好適なＭＯＣＶＤ反応器システムの例が、Ｂａｒｒｉｓｓ  ｅｔ  ａｌ．による米国特許出願公開第２０１５／００７５４３１号に記載されており、そのようにすることが可能な法域では、この文献の開示全体が参照により本明細書に組み込まれる。そのようなＭＯＣＶＤ反応器は、ガス供給の精密な制御、排液の完全な除去、ガスフローの精密な監視および制御、ならびに圧力および温度の厳格な監視および制御のためのハードウェアを含むので、本開示の処理に特に適している。このＭＯＣＶＤ反応器は、本開示の処理に特に適した他のものに加えて、反応物質のフローフランジ（「シャワーヘッド」とも呼ばれる）と、ＭＯＣＶＤ反応器の上部に近接する非常に精確なマスフローコントローラとを有し、それらは、反応器チャンバを通じて下側に反応物質（１または複数）を供給し分散させる。反応器チャンバの下部で、処理中にウェハが配置される場所の近くに、排液除去機器（例えば、ポンプ（１または複数））が近接してもよい。好適なＭＯＣＶＤ反応器システムの他の例が、米国特許第５，８５５，６８１号に記載されており、そのようにすることが可能な法域では、この文献の開示全体が参照により本明細書に組み込まれる。好適なＭＯＣＶＤ反応器の他の例が、米国特許第９，０１８，１０５号、同第８，９８６，４５３号、同第８，９０６，４５６号、同第８，０６２，４２６号、同第６，８９９，７６４号、同第６，８３７，９４０号および同第６，３０９，４６５号ならびに米国特許出願公開第２０１４／０２８７１４２号、同第２０１４／００３０４３４号、同第２０１３／０１６７７７１号、同第２０１２／０１６０１７０号、同第２０１２／０１５６３９６号、同第２０１２／０１４９２１２号および同第２０１２／０１０３２６５号に記載されており、そのようにすることが可能な法域では、これらの文献の開示全体が参照により本明細書に組み込まれる。
【００３８】
図４は、薄いＳｉ基板上に核生成層を形成する（例えば堆積させる）時間にわたる２つの反応物質のフラックスまたはフローおよび温度を例示している。
【００３９】
図４が、特に、ｓｅｍｉ規格厚さのＳｉ基板を含む薄いＳｉ基板上にＡｌＮ核生成層を形成するための処理に向けられているが、図４による一般的な教示をＢＮ、ＡｌＢＮ、およびＳｉＣなどの他の核生成層について実施することができる。ＡｌＮ層を形成する場合、Ａｌ含有反応種のソースおよびＮ含有反応種のソースが反応器に供給され、トリメチルアルミニウム（ＴＭＡｌ）ガスが、Ａｌ含有反応種のソースであり、アンモニア（ＮＨ３）が、Ｎ含有反応種のソースである。
【００４０】
ＴＭＡｌフローは、その流速が曲線４１０として特定され、核生成層の堆積中に実質的に一定のままであるステップ関数である。曲線４１０の「ステップ」は、後続の曲線の開始タイミングの指標である。
【００４１】
ステップの後のＴＭＡｌ流速４１０は、反応器の温度によって５０マイクロモル／分〜１７５マイクロモル／分であり、一部の実施では、流速４１０は、１００マイクロモル／分〜１５０マイクロモル／分である。以下でさらに説明される図５は、ＴＭＡｌ流速４１０と処理温度の間の関係を示している。ＴＭＡｌ流速は、核生成層の堆積の残りの間、実質的に一定のままである。
【００４２】
図４を用いて続けると、曲線４２０として特定されるＮＨ３流速は、単調増加関数であり、その始まりは、ＴＭＡｌ曲線４１０のステップから５〜１５秒遅れる。ＮＨ３フローの始まりの前のこの時間は、Ａｌプリフローまたはプリフローと呼ばれる。単調増加の開始前（ＴＭＡｌのステップから５〜１５秒）には、ＮＨ３フローはなく、つまり、プリフロー中、ＮＨ３フローがない。ＮＨ３フローの単調増加は、約６秒にわたって生じるが、他の実施では、単調増加は、より急激でも、より緩慢でもよい。単調増加後の最終またはプラトーＮＨ３流速４２０は、１〜２０，０００マイクロモル／分、例えば、１〜１，０００マイクロモル／分、１，０００〜２０，０００マイクロモル／分であり、核生成層の堆積の残りの間、実質的に一定のままである。他の実施では、流速の測定値はｓｃｃｍ（標準立方センチメートル／分）で表される。
【００４３】
図４は、ＴＭＡｌフロー中およびＮＨ３フロー中の反応器温度も示している。温度曲線４３０として特定される第１の実施では、反応器の温度は、ＴＭＡｌ曲線４１０のステップおよびＮＨ３曲線４２０の単調増加の時点で５５０〜７５０℃の範囲内である。ＮＨ３フローが一定になった後、温度は、３〜５分にわたって１０００℃超まで、例えば１０１０〜１０５０℃まで上昇し、核生成層の堆積の残りの間、実質的に一定のままである。温度曲線４３０’として特定される代替的な実施では、反応器の温度は、ＴＭＡｌ曲線のステップ４１０およびＮＨ３曲線４２０の単調増加の時点で、１０００℃超、例えば１０１０〜１０５０℃の範囲内であり、核生成層の堆積の残りの間、実質的に一定のままである。温度について２つの曲線４３０、４３０’のみが示されるが、温度は、プリフロー処理中、５５０℃〜１０５０℃のどこかであることができる。
【００４４】
反応器内のハードウェアの特性によって、ＴＭＡｌ曲線４１０の真に理想的なステップが実現可能でなかったり、実現困難であったりすることがあると理解されるが、ＴＭＡｌフロー制御が良好であるほど、核生成層がより均一になることが分かった。反応器の性能によって、ＴＭＡｌフローが所望の流速に達する後まで、ＮＨ３フロー４２０および温度変化の開始を待つことが一解決策である。よって、ＴＭＡｌフローがそのプラトーであることが、ＮＨ３フロー曲線４２０および温度曲線４３０、４３０’の開始タイミングの指標である。
【００４５】
図５は、ＴＭＡｌフローと温度の関係例、および薄いＳｉ基板上に得られたＡｌＮ核生成層を示しており、この特定の例は、ＴＭＡｌフローがプラトーへステップ形成した後であり（図４を参照）、ＮＨ３がまだ流れていない、プリフロー処理に入って５秒時である。図５は、反応器温度と関連する所望のＴＭＡｌフロー（グラフ上のＡｌフローとして特定される）を示している。
【００４６】
領域５００内では、ＡｌＮ核生成層は、ピットがなく、非常に均一である。領域５１０では、核生成層の表面のピットが明らかであり、核生成層を有する薄いＳｉ基板は、核生成層内の圧縮応力に起因して概ね凸形状を有する。反対に、領域５２０では、核生成層の表面にクラックが見られ、核生成層を有する薄いＳｉ基板は、核生成層内の引張応力に起因して概ね凹形状を有する。
【００４７】
反応器の温度が凡そ７５０℃であるときに、制御可能な反りを伴う実質的にピットがない層のための所望のＴＭＡｌ流速は、１００〜１５０マイクロモル／分であり、１５０マイクロモル／分よりも高いと、核生成層にピットがあり、均一ではなくなり、１００マイクロモル／分未満では、見られた層にクラックがある。反応器の温度が上昇すると、均一な核生成層を得るために必要なＴＭＡｌ流速が低下し、許容可能なＴＭＡｌ流速のウィンドウまたは範囲も狭くなる。よって、温度が低いほど、ＴＭＡｌの範囲または処理ウィンドウが広くなる。
【００４８】
示されるように、図５は、プリフロー処理に入って５秒時の特定の処理についてのものである。他の時間（例えば、プリフロー処理に入って１０秒）の時では、許容可能な処理領域（６００）は、シフトし、一部の実施では、より低いＴＭＡｌフローに下がる。
【００４９】
前のグラフ、すなわち図４および図５は、２００ｍｍ（８インチ）、７２５マイクロメートルの厚さの単一のＳｉウェハを用いて、最新のＶｅｅｃｏ  Ｐｒｏｐｅｌ（商標）Ｐｏｗｅｒ  ＧａＮ  ＭＯＣＶＤシステムにおいて行われた各種エピタキシ処理実験により得られた。システムは、温度、反射率およびウェハ曲率測定用のＤＲＴ−２１０  ｉｎ−ｓｉｔｕ  処理モニタ（高温計−反射計−たわみ計の統合ユニット）を備えていた。たわみ計を用いてウェハ曲率の変化を通して成長応力の変化をリアルタイムで監視した。
【００５０】
図４および図５に報告された処理パラメータを用いることによって、素子の反りを素子全体で２０マイクロメートル未満、一部の実施では、１５マイクロメートル未満に維持しながら、２００ｍｍ（８インチ）、７２５マイクロメートルの厚さのＳｉ基板上に、ＡｌＧａＮブロック層を伴うＤＨＦＥＴを有する完全な半導体素子を形成できることが実験的に示された。処理パラメータを用いることによって、素子の反りを４０マイクロメートル未満、２５マイクロメートルほど小さく維持しながら、１５０ｍｍ（６インチ）、１ｍｍの厚さのＳｉ基板上に、Ｃ−ＡｌＧａＮブロック層および３段のＡｌＧａＮの応力制御構造を伴うＤＨＦＥＴを有する完全な半導体素子を形成できることも実験的に示された。特定の一実験では、２００ｍｍ（８インチ）、７２５マイクロメートルの厚さのＳｉ基板上に、４マイクロメートルの厚さの、３段のＡｌＧａＮの  ＨＥＭＴを形成し、得られたブレは、約８マイクロメートル、具体的には、８．１１マイクロメートルの反りを有していた。処理パラメータは、他のｓｅｍｉ規格または薄い（すなわち、厚さ１ｍｍ以下）Ｓｉ（１１１）基板にも適用可能である。
【００５１】
前述の記載は、本発明の例示的な実施の構造および使用の完全な説明を提示する。前述の説明は特定の実施を提示する。他の実施が想起され、本開示の範囲または趣旨から逸脱せずに行われることが理解されるべきである。したがって、前述の詳細な説明は、限定する意味で捉えられるべきではない。本開示を限定するものではないが、提示される例の説明を通して本開示の各種態様を理解できるであろう。
【００５２】
特に指定しない限り、特徴の大きさ、量、および物理的特性を表現する数値は全て、「約」という用語により修飾されているものと理解されるべきである。このため、反対の指定がない限り、述べられた数値パラメータはいずれも、本明細書に開示される教示を利用する当業者が得ようとする所望の特性によって変化しうる概数である。
【００５３】
本明細書で用いる場合、単数形「１つの（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」は、文脈上、他の場合が明確に要求されていない限り、複数の指示対象を有する実施を包含する。本明細書および添付の請求項で用いる場合、用語「または（ｏｒ）」は、文脈上、他の場合が明確に要求されていない限り、概して「および／または」を含む意味で用いられる。
【００５４】
非限定的に、「下部（ｂｏｔｔｏｍ）、」「下側（ｌｏｗｅｒ）」、「上部（ｔｏｐ）」、「上側（ｕｐｐｅｒ）」、「真下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「上方（ａｂｏｖｅ）」、「頂部（ｏｎ  ｔｏｐ）」、「上（ｏｎ）」などの空間関連用語は、本明細書で用いる場合、ある要素（１または複数）と別の要素との空間的な関係を記述する説明を容易にするために利用される。そのような空間関連用語は、図に示され本明細書で説明される特定の向きに加えて、素子の様々な向きを包含する。例えば、図に示される構造を上下反転したり、裏返したりした場合、従前に他の要素の下方または真下と説明された部分が、他の要素の上方または上となる。
【００５５】
本発明の範囲または趣旨から逸脱せずに本発明の多くの実施を行うことができるので、本発明は、以下に添付された請求項に帰する。さらに、記載された請求項から逸脱せずに、異なる実施の構造的特徴を、また別の実施に組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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