(57)【要約】  ダイからダイへの相互接続のための相互接続ダイ（１０６）を有する半導体アセンブリと、ＩＣパッケージ（１００）と、製造のための方法と、ＩＣパッケージ中で信号をルーティングするための方法とを提供するための技術が記載される。１つの実現例では、ダイ間接続部（１０８）によって第１の集積回路（ＩＣ）ダイ（１０２）および第２のＩＣダイ（１０２）に結合される第１の相互接続ダイ（１０６）を含む半導体アセンブリが設けられる。第１の相互接続ダイは、ＩＣダイ同士の間に信号伝送経路を設ける固体回路構成（１２２）を含む。
2018530923.tif 000002
【特許請求の範囲】
【請求項１】
相互接続ダイであって、
対向側に第１の表面および第２の表面が規定される本体と、
前記本体の前記第１の表面上に形成される第１の複数の導電パッドと、
前記本体の前記第１の表面上に形成される第２の複数の導電パッドとを備え、前記第２の複数の導電パッドは、グループ化されて、別個の集積回路（ＩＣ）ダイと前記相互接続ダイとの間で信号を渡すために電気的ダイ間接続部を介して前記ＩＣダイが前記相互接続ダイに物理的かつ電気的に接続するのを可能にするように構成される向きに前記第１の複数の導電パッドから物理的に離間され、さらに
前記第２の複数の導電パッドのうち選択される１つとの接続のために前記第１の複数の導電パッドのうち１つを選択するように動作可能な固体回路構成を備える相互接続回路を備える、相互接続ダイ。
【請求項２】
前記固体回路構成は、前記相互接続ダイを通してデータをパイプライン化することと、前記相互接続ダイ上にプログラマブルポイントツーポイントネットワークを形成することとのうち少なくとも１つを行なうように動作可能なプログラマブル素子を備える、請求項１に記載の相互接続ダイ。
【請求項３】
電気的ダイ間接続部を介して前記第１の複数の導電パッドに結合される第１のＩＣダイと、
電気的ダイ間接続部を介して前記第２の複数の導電パッドに結合される第２のＩＣダイとをさらに備え、前記第１および第２のＩＣダイは同じ種類のダイではない、請求項１に記載の相互接続ダイ。
【請求項４】
前記本体は、前記第１の表面と前記第２の表面との間に規定される２５０ミクロン未満の厚みを備える、請求項１に記載の相互接続ダイ。
【請求項５】
前記本体の前記第１の表面上に形成される第３の複数の導電パッドをさらに備え、前記第３の複数の導電パッドは、グループ化されて、１つ以上の別個の集積回路（ＩＣ）ダイと前記相互接続ダイとの間で信号を渡すために電気的ダイ間接続部を介して前記ＩＣダイが前記相互接続ダイに物理的かつ電気的に接続するのを可能にするように構成される向きに前記第１および第２の複数の導電パッドから物理的に離間され、前記相互接続回路は、前記第３の複数の導電パッドのうち選択される１つとの接続のために前記第１または第２の複数の導電パッドのうち１つを選択するよう動作可能である、請求項１に記載の相互接続ダイ。
【請求項６】
前記本体の前記第１の表面と前記第２の表面との間に延在する複数のビアをさらに備え、前記ビアは、１つ以上の第２の別々の領域とは別のかつ異なる１つ以上の第１の別々の領域に配置され、前記複数の導電パッドは、前記１つ以上の第２の別々の領域の中に閉じ込められる前記固体回路構成に選択的に結合され、前記本体の前記第１の表面と前記第２の表面との間に延在するビアは前記１つ以上の第２の別々の領域の中には存在しない、請求項１に記載の相互接続ダイ。
【請求項７】
前記相互接続ダイは、前記ＩＣダイのうち少なくとも１つよりも小さな計画面積を有する、請求項１に記載の相互接続ダイ。
【請求項８】
半導体アセンブリであって、
第１の集積回路（ＩＣ）ダイと、
第２のＩＣダイと、
ダイ間接続によって前記ＩＣダイに結合される第１の相互接続ダイとを備え、前記第１の相互接続ダイは、前記第１の相互接続ダイを通して前記ＩＣダイ同士の間に信号伝送経路を設ける固体回路構成を有する、半導体アセンブリ。
【請求項９】
前記第１のＩＣダイから延在する複数の導電性ピラーと、
前記導電性ピラーの遠端と実質的に同一平面上にある表面とをさらに備える、請求項８に記載の半導体アセンブリ。
【請求項１０】
ダイ間接続部によって前記ＩＣダイのうち少なくとも１つに結合される第２の相互接続ダイをさらに備える、請求項８に記載の半導体アセンブリ。
【請求項１１】
前記第１の相互接続ダイの前記固体回路構成は、前記第１の相互接続ダイを通してデータをパイプライン化することと、前記第１の相互接続ダイ上にプログラマブルポイントツーポイントネットワークを形成することとのうち少なくとも１つを行なうように動作可能なプログラマブル素子を備える、請求項８に記載の半導体アセンブリ。
【請求項１２】
複数の電気的相互接続部によって前記ＩＣダイに結合されるパッケージ基板をさらに備え、前記パッケージ基板は、複数の電気的相互接続部によって前記第１の相互接続ダイに結合される、請求項８に記載の半導体アセンブリ。
【請求項１３】
前記第１の相互接続ダイは、前記ＩＣダイのうち少なくとも１つよりも小さな計画面積を有する、請求項８に記載の半導体アセンブリ。
【請求項１４】
ダイ間接続部によって前記第１の相互接続ダイに結合される少なくとも第３のＩＣダイをさらに備え、前記固体回路構成は、前記第１の相互接続ダイを通して、前記第１、第２、および少なくとも第３のＩＣダイの間にプログラマブルポイントツーポイント信号伝送経路を設けるように構成される、請求項８に記載の半導体アセンブリ。
【請求項１５】
第１の相互接続ダイは８０ミクロン未満の厚みをさらに備える、請求項８に記載の半導体アセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の例は概して半導体装置に関し、特に、チップパッケージにおけるダイからダイへの相互接続のための相互接続ダイを有する半導体アセンブリに関する。
【背景技術】
【０００２】
背景
集積回路（ＩＣ）アーキテクチャは、単一のパッケージ中に複数の異種機能を組入れるように進化した。その場合、各々の機能は、別個のＩＣダイまたはチップスケールパッケージ（ＣＳＰ）によって果たされる。そのようなアーキテクチャは、システムインパッケージ（ＳｉＰ）と称されることがある。ある種類のＳｉＰアーキテクチャは、複数のＩＣダイをインターポーザに搭載することに係り、その上でインターポーザがパッケージ基板に搭載される。インターポーザは、シリコン貫通ビア（ＴＳＶ）とも称されるダイ貫通ビア（ＴＤＶ）を含み、その上面および下面の両方でメタライゼーション層を接続する。メタライゼーション層を用いて、複数のＩＣダイの相互の間のおよび複数のＩＣダイの各々の間の電気信号をパッケージ基板に搬送する。この種類のＳｉＰアーキテクチャは、２．５次元（２．５Ｄ）パッケージと称されることがある。しかしながら、ＳｉＰパッケージのために２．５Ｄアーキテクチャを用いるとコストが大幅に増大する。というのも、別個のインターポーザを設計し、製造し、かつ試験しなければならないからである。
【発明の概要】
【課題を解決するための手段】
【０００３】
要約
ダイからダイへの相互接続のための相互接続ダイを有する半導体アセンブリ、ＩＣパッケージ、製造のための方法、およびＩＣパッケージ中で信号をルーティングするための方法を提供するための技術が記載される。１つの実現例では、対向する側に第１の表面および第２の表面が規定される本体を含む相互接続ダイが設けられる。本体の第１の表面上に第１の複数の導電パッドと第２の複数の導電パッドとが形成される。第２の複数の導電パッドは、グループ化され、別個の集積回路（ＩＣ）ダイと相互接続ダイとの間で信号を渡すために電気的ダイ間接続部を介してＩＣダイが相互接続ダイに物理的かつ電気的に接続するのを可能にするように構成される向きに第１の複数の導電パッドから物理的に離間される。本体は、第２の複数の導電パッドのうちの選択されるものとの接続のために第１の複数の導電パッドのうち１つを選択するように動作可能な固体回路構成を備える相互接続回路を含む。
【０００４】
任意に、固体回路構成は、相互接続ダイを通してデータをパイプライン化することと、相互接続ダイ上にプログラマブルポイントツーポイントネットワークを形成することとのうち少なくとも１つを行なうように動作可能なプログラマブル素子を含んでもよい。
【０００５】
任意に、相互接続ダイは、電気的ダイ間接続部を介して第１の複数の導電パッドに結合される第１のＩＣダイと、電気的ダイ間接続部を介して第２の複数の導電パッドに結合される第２のＩＣダイとをさらに含んでもよい。第１および第２のＩＣダイは、同じ種類のダイでなくてもよい。
【０００６】
任意に、本体は、第１の表面と第２の表面との間に規定される２５０ミクロン未満の厚みを含んでもよい。
【０００７】
任意に、相互接続ダイは、本体の第１の表面上に形成される第３の複数の導電パッドを含んでもよく、第３の複数の導電パッドは、グループ化されて、１つ以上の別個の集積回路（ＩＣ）ダイと相互接続ダイとの間で信号を渡すために電気的ダイ間接続部を介してＩＣダイが相互接続ダイに物理的かつ電気的に接続するのを可能にするように構成される向きに第１および第２の複数の導電パッドから物理的に離間される。相互接続回路は、第３の複数の導電パッドのうち選択される１つとの接続のために第１または第２の複数の導電パッドのうち１つを選択するように動作可能であってもよい。
【０００８】
任意に、相互接続ダイは、本体の第１の表面と第２の表面との間に延在する複数のビアをさらに含んでもよく、ビアは、１つ以上の第２の別々の領域とは別のかつ異なる１つ以上の第１の別々の領域に配置される。複数の導電パッドは、１つ以上の第２の別々の領域の中に閉じ込められる固体回路構成に選択的に結合されてもよく、本体の第１の表面と第２の表面との間に延在するビアは、１つ以上の第２の別々の領域の中には存在しない。
【０００９】
任意に、ビアは、電力を伝送するように構成されてもよい。
任意に、相互接続ダイは、ＩＣダイのうち少なくとも１つよりも小さな計画面積（plan area）を有してもよい。
【００１０】
任意に、固体回路構成は、メモリ装置、論理装置、光信号伝送装置、およびＭＥＭＳ装置のうち少なくとも１つ以上を含んでもよい。
【００１１】
別の実現例では、ダイ間接続部によって第１の集積回路（ＩＣ）ダイおよび第２のＩＣダイに結合される第１の相互接続ダイを含む半導体アセンブリが設けられる。第１の相互接続ダイは、ＩＣダイ同士の間の信号伝送経路を設ける固体回路構成を含む。
【００１２】
任意に、半導体アセンブリは、第１のＩＣダイから延在する複数の導電性ピラーと、導電性ピラーの遠端と実質的に同一平面上にある表面とをさらに含んでもよい。
【００１３】
任意に、導電性ピラーは、第１のＩＣダイから約６０〜８０μｍ延在してもよい。
任意に、半導体アセンブリは、ダイ間接続部によってＩＣダイのうち少なくとも１つに結合される第２の相互接続ダイをさらに含んでもよい。
【００１４】
任意に、第１の相互接続ダイは、固体回路構成に結合されるメモリをさらに含んでもよい。
【００１５】
任意に、第１の相互接続ダイの固体回路構成は、第１の相互接続ダイを通してデータをパイプライン化することと、第１の相互接続ダイ上にプログラマブルポイントツーポイントネットワークを形成することとのうち少なくとも１つを行なうように動作可能なプログラマブル素子を含んでもよい。
【００１６】
任意に、半導体アセンブリは、複数の電気的相互接続部によってＩＣダイに結合されるパッケージ基板をさらに含んでもよく、パッケージ基板は、複数の電気的相互接続部によって第１の相互接続ダイに結合される。
【００１７】
任意に、第１の相互接続ダイは２５０ミクロン未満の厚みを含んでもよい。
任意に、第１の相互接続ダイは、ＩＣダイのうち少なくとも１つよりも小さな計画面積を有してもよい。
【００１８】
任意に、半導体アセンブリは、ダイ間相互接続部によって第１の相互接続ダイに結合される少なくとも第３のＩＣダイをさらに含んでもよく、固体回路構成は、第１の相互接続ダイを通して第１、第２、および少なくとも第３のＩＣダイ間のプログラマブルポイントツーポイント信号伝送経路を設けるように構成される。
【００１９】
任意に、第１の相互接続ダイは、８０ミクロン未満の厚みをさらに含んでもよい。
別の実現例では、集積回路（ＩＣ）パッケージが設けられる。ＩＣパッケージは、パッケージ基板と、第１の相互接続ダイと、第１の集積回路（ＩＣ）ダイおよび第２のＩＣダイとを含む。第１の相互接続ダイは、ダイ間接続部によってＩＣダイに結合される。パッケージ基板は、複数の電気的相互接続部によってＩＣダイおよび第１の相互接続ダイに結合される。
【００２０】
別の実現例では、半導体アセンブリを製造する方法が提供される。方法は、少なくとも２つの集積回路（ＩＣ）ダイを担体基板に固着することを含み、ＩＣダイは、ＩＣダイ自身から延在する複数の導電性ピラーを有し、方法はさらに、相互接続ダイをＩＣダイに接続することを含み、相互接続ダイとＩＣダイとの間の接続はその間で信号を伝送するのに好適であり、方法はさらに、オーバーモールドを用いて相互接続ダイおよびＩＣダイを被覆することと、相互接続ダイの一部およびオーバーモールドを除去して導電性ピラーを露出することと、導電性ピラーおよび相互接続ダイの上に電気的相互接続部を形成することと、担体基板を除去することと、電気的相互接続部を利用して相互接続ダイおよびＩＣダイをパッケージ基板に接続することとを含む。
【００２１】
また別の実現例では、ＩＣパッケージ中で信号をルーティングするための方法が提供される。方法は、ダイ間接続部によって集積回路（ＩＣ）ダイに直接に結合される第１の相互接続ダイを通して第１のＩＣダイから第２のＩＣダイへ信号を伝送することと、電気的相互接続部によってＩＣダイによってパッケージ基板に直接に結合される第１の相互接続ダイの間で信号を伝送することとを含む。
【００２２】
以下の詳細な説明を参照してこれらおよび他の局面が理解され得る。
以上記載した特徴を詳細に理解することができる態様のために、例示的な実現例を参照することによって、以上で簡単に要約した説明のより特定的な説明を有し得、その一部を添付の図面で示す。しかしながら、添付の図面は典型的な例示的な実現例を示すにすぎず、したがってその範囲を限定するものと考えるべきではないことに留意すべきである。
【図面の簡単な説明】
【００２３】
【図１】少なくとも２つのダイを結合する相互接続ダイを有する集積回路（ＩＣ）パッケージの例の概略断面図である。
【図２】図１に描かれるダイを結合する相互接続ダイの一部の拡大概略部分断面図である。
【図３Ａ】半導体アセンブリおよび究極的にはＩＣパッケージを製造するためのプロセスの一例を示す簡略化概略断面図である。
【図３Ｂ】半導体アセンブリおよび究極的にはＩＣパッケージを製造するためのプロセスの一例を示す簡略化概略断面図である。
【図３Ｃ】半導体アセンブリおよび究極的にはＩＣパッケージを製造するためのプロセスの一例を示す簡略化概略断面図である。
【図３Ｄ】半導体アセンブリおよび究極的にはＩＣパッケージを製造するためのプロセスの一例を示す簡略化概略断面図である。
【図３Ｅ】半導体アセンブリおよび究極的にはＩＣパッケージを製造するためのプロセスの一例を示す簡略化概略断面図である。
【図３Ｆ】半導体アセンブリおよび究極的にはＩＣパッケージを製造するためのプロセスの一例を示す簡略化概略断面図である。
【図３Ｇ】半導体アセンブリおよび究極的にはＩＣパッケージを製造するためのプロセスの一例を示す簡略化概略断面図である。
【図３Ｈ】半導体アセンブリおよび究極的にはＩＣパッケージを製造するためのプロセスの一例を示す簡略化概略断面図である。
【図３Ｉ】半導体アセンブリおよび究極的にはＩＣパッケージを製造するためのプロセスの一例を示す簡略化概略断面図である。
【図３Ｊ】半導体アセンブリおよび究極的にはＩＣパッケージを製造するためのプロセスの一例を示す簡略化概略断面図である。
【図４】少なくとも２つのダイを結合する少なくとも１つの相互接続ダイを有するＩＣパッケージの異なる実現例の簡略化概略上面図である。
【図５】少なくとも２つのダイを結合する少なくとも１つの相互接続ダイを有するＩＣパッケージの異なる実現例の簡略化概略上面図である。
【図６】少なくとも２つのダイを結合する少なくとも１つの相互接続ダイを有するＩＣパッケージの異なる実現例の簡略化概略上面図である。
【図７】プログラマブル素子を有する相互接続ダイの１つの実現例の概略図である。
【図８】図７の実現例に描かれるプログラマブル素子の機能的実現例の一実施形態の概略図である。
【図９】プログラマブル素子を有する相互接続ダイの別の実現例の概略図である。
【図１０】図９の実現例に描かれるプログラマブル素子の機能的実現例の一実施形態の概略図である。
【図１１】図１０に示されるプログラマブル素子の機能的実現例のための論理表である。
【図１２】パッケージ基板を通して直接に電力を供給される相互接続ダイを有する半導体アセンブリの例の概略断面図である。
【図１３】ダイを通して直接に電力を供給される相互接続ダイを有する半導体アセンブリの別の例の概略断面図である。
【図１４】相互接続ダイを有するチップパッケージ中の電力送達方式の概略図である。
【発明を実施するための形態】
【００２４】
詳細な説明
理解を容易にするため、可能な場合は、図同士で共通の同一要素を指定するのに同一の参照番号を用いた。有益な場合は１つの例の中の要素を他の例に組入れることがあることが企図される。
【００２５】
図を参照してさまざまな特徴を以下に説明する。図は縮尺どおりに描かれていることもいないこともあり、かつ同様の構造または機能を有する要素は、図を通して同じ参照番号で表されることに留意すべきである。図は特徴の説明を容易にすることを意図するにすぎないことに留意すべきである。それらは請求される発明の網羅的な説明または請求される発明の範囲に対する限定として意図されるものではない。さらに、示される実施形態は、示されるすべての局面または利点を有する必要はない。特定の実施形態に関連して説明される局面または利点は必ずしもその実施形態に限定されるのではなく、そのように示されていなくてもまたはそのように明示的に説明されていなくても、任意の他の実施形態で実践可能である。
【００２６】
ダイからダイへの相互接続のための相互接続ダイを有する半導体アセンブリ、集積回路（ＩＣ）パッケージ、製造のための方法、およびＩＣパッケージ中で信号をルーティングするための方法を提供するための技術が記載される。ある例では、半導体アセンブリは、少なくとも２つのＩＣダイを電気的に接続するように構成される相互接続ダイを含む。相互接続ダイは、ＩＣダイ上のダイ間接点への機械的かつ電気的な結合のために構成される回路構成を含む。ある実現例では、相互接続ダイの回路構成は、プログラマブル素子などの固体回路素子を含んでもよい。ある実現例では、相互接続ダイの回路構成は、パッケージ基板に対する機械的かつ電気的な結合のために構成されてもよい。インターポーザを利用する従来の設計と比較した、本明細書中に記載する実現例を通して実現し得る１つ以上の利点は、ダイを結合するのに従来必要であった面積の削減、向上したプログラミング柔軟性、相互接続ダイを通して信号をパイプライン化可能であること、低減された配線長さおよび容量、電力削減、向上した供給ロジスティクス（というのも、多くの現在のファブを利用して相互接続ダイを作製し得るからである）、ならびに向上した欠陥および故障許容度を含む。
【００２７】
図１は、パッケージ基板１０４に搭載される最小の２つの集積回路（ＩＣ）ダイ１０２を接続する１つ以上の相互接続ダイ１０６を有するＩＣパッケージ１００の例を示す概略断面図である。一例として、２つの相互接続ダイ１０６によって接続される３つのＩＣダイ１０２を図１に示すが、利用可能な面積による制約下で任意の数のＩＣダイを利用し得、ＩＣダイのうち１つ以上が１つ以上の相互接続ダイを利用して接続され得ることが企図される。
【００２８】
ＩＣダイ１０２は、相互接続ダイ１０６および任意にパッケージ基板１０４に搭載される。ＩＣダイ１０２は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、メモリ装置、光学装置、プロセッサ、または他のＩＣ論理構造などのプログラマブル論理装置であり得る。光学装置は、光検出器、レーザー、光源などを含む。
【００２９】
ＩＣダイ１０２は、はんだ、マイクロバンプ、または信号伝送に好適な他の接続部などの複数の電気的ダイ間接続部１０８によって相互接続ダイ１０６に搭載される。ＩＣダイ１０２は、はんだ、Ｃ４（controlled collapse chip connection）バンプ、または信号伝送に好適な他の接続などの複数の電気的相互接続部１１０によってパッケージ基板１０４の頂面１１２にも搭載される。相互接続ダイ１０６がＩＣダイ１０２とパッケージ基板１０４との間に存在することによってその間に加わる離間を補うために、導電性ピラー１１６がＩＣダイ１０２から相互接続ダイ１０６に実質的に等しい距離へ延在してもよく、これにより、同じ大きさの電気的相互接続部１１０を利用して、ＩＣダイ１０２と相互接続ダイ１０６との両方をパッケージ基板１０４に結合し得る。
【００３０】
ＩＣパッケージ１００を電子装置（図示せず）内に搭載した後に、はんだボール１１８または他の配線技術を利用してパッケージ基板１０４の底面１１４をプリント回路基板（ＰＣＢ）ボード１２０に結合してもよい。図１では、はんだボール１１８およびＰＣＢボード１２０の両者を想像線で示す。
【００３１】
このように、以下の技術のうち少なくとも１つ以上において、信号をＩＣパッケージ１００を通してルーティングして、ＩＣパッケージ１００の構成要素同士（すなわちダイ１０２，１０６およびパッケージ基板１０４）の間の通信を可能にし得る。たとえば、信号は、相互接続ダイ１０６のうち１つを通して直接にＩＣダイ１０２同士の間でやり取りされてもよい。信号は、パッケージ基板１０４を通して直接にＩＣダイ１０２同士の間でやり取りされてもよい。信号は、相互接続ダイ１０６およびパッケージ基板１０４の両方を通してＩＣダイ１０２同士の間でやり取りされてもよい。信号は、相互接続ダイ１０６のうち１つを通しておよび／またはパッケージ基板１０４へ直接に、ＩＣダイ１０２のうち１つとパッケージ基板１０４（および究極的にＰＣＢボード１２０）との間でやり取りされてもよい。このように、相互接続ダイ１０６を用いることにより、従来の２．５Ｄおよび３Ｄ  ＩＣパッケージで利用されるようなインターポーザの必要性がなくなる。
【００３２】
ＩＣパッケージ１００は、電気的相互接続部１１０同士の間の空間を充填するアンダーモールド１２４も含んでもよい。アンダーモールド１２４は、ダイ１０２，１０６をパッケージ基板１０４に機械的に固着する。ＩＣパッケージ１００は、電気的ダイ間接続部１０８と、導電性ピラー１１６と、ダイ１０２との間の空間を充填するオーバーモールド１２２も含んでもよい。アンダーモールド１２４およびオーバーモールド１２２は、エポキシ成形化合物などの、そのような目的に好適な任意の種類の材料を備えることができる。オーバーモールド１２２は、ダイ１０２を相互接続ダイ１０６に機械的に固着する。
【００３３】
図２は、図１に描かれるダイ１０２のうち１つに結合される相互接続ダイ１０６の一部の拡大概略部分断面図である。相互接続ダイ１０６は、ダイ１０６の第１の表面２０４上に配設される複数の導電パッド２０２と、ダイ１０６の第２の表面２０８上に配設される複数の導電パッド２０６とを含む本体２９０を有する。導電パッド２０２は、ダイ１０２と相互接続ダイ１０６との間で信号を渡すために電気的ダイ間接続部１０８に物理的かつ電気的に接続するのに利用される。導電パッド２０６は、相互接続ダイ１０６とパッケージ基板１０４との間で信号を渡すために電気的相互接続部１１０に物理的かつ電気的に接続するのに利用される。
【００３４】
相互接続ダイ１０６の本体２９０は、ダイ１０６内に相互接続回路２１４を形成するように作製される複数の導電層２１０および誘電体層２１２を含む。相互接続ダイ１０６の導電層２１０および誘電体層２１２は、セラミック基板、有機基板、または半導体基板などの基板上に形成されてもよい。一例として、伝統的なまたは他の好適な半導体装置または相互接続処理技術を利用して、相互接続回路２１４をシリコン基板上に形成してもよい。相互接続回路２１４とパッド２０６との間の接続部は、当該技術分野で公知のようなビアを用いてまたは他の好適な技術によって形成されてもよい。
【００３５】
相互接続回路２１４は一般的に、ダイ同士を相互接続するのにインターポーザを利用するＩＣパッケージと比較して、配線長さおよび合計容量が大幅に削減されており、これにより、性能を向上させつつＲＣ負荷および電力消費を低減している。実現例に応じて、相互接続回路２１４は、所望により、２つの別個のパッド２０２同士を、２つの別個のパッド２０６同士を、パッド２０２の１つをパッド２０６の１つに、または他の組合せを接続してもよい。１つの実現例では、相互接続回路２１４は、さまざまなパッド２０２，２０６を接続する配線しか有しない受動回路であってもよい。別の実現例では、相互接続回路２１４は、抵抗器、コンデンサ、インダクタ、静電放電ウェル、変圧器などの１つ以上の受動回路素子を含んでもよい。別の実現例では、相互接続回路２１４は、１つ以上の能動回路素子を含んでもよい。別の実現例では、相互接続回路２１４は、メモリおよび／または論理装置のうち１つ以上などの固体回路構成を含んでもよい。また別の実現例では、相互接続回路２１４は、１つ以上のＭＥＭＳ装置または光信号伝送素子を含んでもよい。相互接続回路２１４は、上述のさまざまな実現例のうち１つ以上からの１つ以上の要素を含んでもよいことが企図される。相互接続ダイ１０６の第１の表面２０４上に配設される複数の導電パッド２０２は、集積回路（ＩＣ）ダイと相互接続ダイとの間で信号を渡すために電気的ダイ間接続部を介して別々のＩＣダイが物理的かつ電気的に相互接続ダイ１０６に接続するのを可能にするように、別個のかつ物理的に離間されるグループに配置され得る。たとえば、第１の複数の導電パッド２０２および第２の複数の導電パッド２０２を本体２９０の第１の表面２０４上に形成してもよい。第２の複数の導電パッドは、グループ化されて、集積回路（ＩＣ）ダイ１０２と相互接続ダイ１０６との間で信号を渡すために電気的ダイ間接続部を介して別個のＩＣダイ１０２が相互接続ダイ１０６に物理的かつ電気的に接続するのを可能にするように構成される向きに第１の複数の導電パッドから物理的に離間される。
【００３６】
任意に、相互接続ダイ１０６の第１の表面２０４上に第３の複数の導電パッド２０２を形成してもよい。第３の複数の導電パッド２０２は、グループ化され、集積回路（ＩＣ）ダイ１０２と相互接続ダイ１０６との間で信号を渡すために電気的ダイ間接続部を介して１つ以上の別個のＩＣダイが相互接続ダイ１０６に物理的かつ電気的に接続するのを可能にするように構成される向きに第１および第２の複数の導電パッド２０２から物理的に離間される。相互接続回路２１４は、第３の複数の導電パッド２０２のうち選択される１つとの接続のために第１または第２の複数の導電パッド２０２のうち１つを選択するように動作可能である。
【００３７】
図３Ａ−図３Ｊは、半導体アセンブリおよび究極的には相互接続ダイ１０６を含む、図１に描かれるＩＣパッケージ１００などのＩＣパッケージを製造するためのプロセスの一例を示す簡略化概略断面図である。半導体アセンブリおよび究極的に相互接続ダイ１０６を有するＩＣパッケージに対して他のプロセスを利用してもよいことが企図される。
【００３８】
まず図３Ａを参照して、好適な作製技術を利用して半導体ウェハ３００を加工して、（図３Ｂに後に示すような）複数のダイ１０２を形成する。図３Ａにパッド２０２は示されていないが、図２に示されるように存在する。導電性ピラー１１６は、たとえば、とりわけ、電気めっき、物理蒸着、スクリーン印刷、またはインクジェット印刷などの好適な堆積技術によってウェハ３００の頂面上に形成される。導電性ピラー１１６の遠端は、均一な平面を設けるように平坦化され得る、または他のやり方で加工され得る。導電性ピラー１１６は、ウェハ３００から約６０〜８０μｍ（および究極的にはダイ１０２から約６０〜８０μｍ）延在し得る。
【００３９】
ここで図３Ｂを参照して、ウェハ３００をダイシングしてダイ１０２を切り離す。切り離しの後、図３Ｃに示すように個別のダイ１０２を担体ウェハ３０２に搭載し、図３Ｄおよび図３Ｅに示すように、電気的ダイ間接続部１０８を利用して相互接続ダイ１０６をダイ１０２に搭載する。担体ウェハ３０２に搭載される個別のダイ１０２は、異なるウェハ３００からのものであってもよいことが企図される。
【００４０】
次に図３Ｆに示すように、ダイ１０２，１０６の上にオーバーモールド３０４が塗布される。オーバーモールド３０４は、エポキシ成形化合物などの、そのような目的に好適な任意の種類の材料を備えることができる。オーバーモールド３０４の頂面３０６は相互接続ダイ１０６の上方に延在し、相互接続ダイ１０６を効果的に封入する。オーバーモールド３０４の頂面３０６は導電性ピラー１１６を被覆する。オーバーモールド３０４は、より一層の加工のために、ダイ１０２，１０６をともに固着する機械的相互接続部を設ける。
【００４１】
オーバーモールド３０４の頂面３０６は、図３Ｇに示すように、裏面研削、化学機械研磨、エッチング、フライス削り、または相互接続ダイ１０６を薄肉化する他の好適な除去プロセスなどの材料除去プロセスの際に除去される。裏面研削の後、オーバーモールド３０４の新頂面３０８は、相互接続ダイ１０６の接地面３１２（図２では２０８）と実質的に同一平面にある。裏面研削プロセスは、相互接続ダイ１０６上に形成される（図２に示される）パッド２０６も露出する。加えて、現在オーバーモールド３０４から露出している導電性ピラー１１６の遠端３１０も、露出したパッド２０６を有する相互接続ダイ１０６の接地面３１２およびオーバーモールドの頂面３０８と実質的に同一平面にある。この平面により、図３Ｈに示すように、相互接続ダイ１０６のパッド２０６と導電性ピラー１１６との両方の上で大きさが均一の電気的相互接続部１１０を使用できるようになる。
【００４２】
図３Ｉに示すように、担体ウェハ３０２を除去して、電気的相互接続部１１０によって電気的かつ機械的に相互接続ダイ１０６に直接に結合されるダイ１０２を本質的に備える半導体アセンブリ３１４を残す。有利には、半導体アセンブリ３１４を試験して、付加的な時間および材料を投資することなくこの製造の段階でダイ１０２および相互接続ダイ１０６の機能性を確認して、完全なパッケージ基板を生成してもよい。たとえば、テスト機器は、プローブを利用して、半導体アセンブリ３１４を備えるＩＣダイ１０２の導電性ピラー１１６および相互接続ダイ１０６のパッド２０６上に形成される相互接続部１１０に触れ、こうしてテスト機器がＩＣダイ１０２および相互接続ダイ１０６の両方を調べられるようにし、これにより試験ルーチンを行なってダイ１０２，１０６の機能性を確認し得る。半導体アセンブリ３１４を洗浄し、梱包して、別の製造者に出荷してもよく、または図３Ｊに示すように、半導体アセンブリ３１４を、パッケージ基板１０４に直接に、電気的かつ機械的に結合してもよい。半導体アセンブリ３１４が一旦パッケージ基板１０４に搭載されると、図１を参照して示しかつ記載したようにアンダーモールド１２４を塗布して、完成ＩＣパッケージ１００を形成する。
【００４３】
以上で論じたように、単一の相互接続ダイ１０６を利用して２つ以上のダイ１０２を接続してもよい。加えて、２つ以上の相互接続ダイ１０６を利用して２つのダイ１０２を直接に接続してもよい。他の実現例では、２つ以上の相互接続ダイ１０６を利用して２つ以上のダイ１０２を接続してもよい。図４−図６は３つの非限定的例を提供し、これらは少なくとも２つのダイを結合する少なくとも１つの相互接続ダイを有するＩＣパッケージの異なる実現例の簡略化概略上面図を描く。
【００４４】
最初に図４を参照して、図１および図２に示す態様と同様のパッケージ基板１０４に搭載される少なくとも２つのダイ１０２を結合する少なくとも１つの相互接続ダイ１０６を有するＩＣパッケージ４００を示す。相互接続ダイ１０６は、本明細書中に記載されるようにまたは２つのダイ１０２の間の通信を提供するのに好適な別の態様で構成されてもよい。図４に描く実現例では、３つのダイ１０２がパッケージ基板１０４に搭載され、各々の隣接する対のダイ１０２は、対のダイ１０２間の通信を提供する２つの相互接続ダイ１０６を有する。図２を参照して論じたように、相互接続ダイ１０６のうち１つ以上は、任意に、ダイ１０２のうち少なくとも１つとパッケージ基板１０４との間の直接通信のための信号経路を設けてもよい。
【００４５】
図５に描く実現例は、図１および図２に示す態様と同様のパッケージ基板１０４に搭載される複数のダイ１０２を結合する単一の相互接続ダイ１０６を有するＩＣパッケージ５００を示す。相互接続ダイ１０６は、本明細書中に記載のようにまたは２つのダイ１０２間の通信を提供するのに好適な別の態様で構成されてもよい。図５に描く実現例では、４つのダイ１０２がパッケージ基板１０４に搭載される一方で、各々のダイ１０２は、ダイ１０２の各々の間の通信を提供するために相互接続ダイ１０６に結合される。図２を参照して論じたように、相互接続ダイ１０６は、任意に、ダイ１０２のうち少なくとも１つとパッケージ基板１０４との間の直接通信を提供してもよい。
【００４６】
図６に描く実現例では、図１および図２に示す態様と同様のパッケージ基板１０４に搭載される少なくとも３つのダイ１０２を結合する少なくとも２つの相互接続ダイ１０６を有するＩＣパッケージ６００を示す。相互接続ダイ１０６は、本明細書中に記載のようにまたは２つのダイ１０２の間の通信を提供するのに好適な別の態様で構成されてもよい。図６に描く実現例では、４つのダイ１０２がパッケージ基板１０４に搭載される一方で、各々のダイ１０２は、ダイ１０２同士の間の通信を提供するために少なくとも１つの相互接続ダイ１０６によってその横方向に隣接するダイ１０２に結合される。図２を参照して論じたように、相互接続ダイ１０６は、任意に、ダイ１０２の少なくとも１つとパッケージ基板１０４との間の直接通信を提供してもよい。
【００４７】
図４−図６は、少なくとも、ＩＣパッケージの２つのダイ１０２間の通信を提供するのに相互接続ダイ１０６を利用し得るＩＣパッケージの２，３の可能な実現例に過ぎない。他の構成が企図される。インターポーザを利用する従来のＩＣパッケージと比較した、１つ以上の相互接続ダイ１０６を用いることによって与えられるいくつかの利点は、単位面積あたりにより多くのＩＣダイが許容されること、高価なインターポーザの排除、より短い配線ルートおよび低減された容量による向上した性能およびより低い電力消費、多くのファブがより小さな相互接続ダイを生産する技術を有する一方でより大きなインターポーザを生産することができるファブはごくわずかであることによるより大きな供給チェーンの柔軟性、ならびにダイ１０２への搭載前に相互接続ダイを試験することができ、かつ一度でもダイ１０２に搭載されると相互接続ダイ内で回路欠陥をバイパスするように特定の配線経路を変更し得るというより十分な欠陥および故障に対する許容度を含む。
【００４８】
以上で論じたように、相互接続ダイ１０６内の相互接続回路２１４のある実現例は、メモリ装置および論理装置のうち１つ以上などの固体回路構成を含んでもよい。固体回路構成に代えてまたはこれに加えて、相互接続ダイ１０６は、光信号伝送装置およびＭＥＭＳ装置のうち１つ以上を含んでもよい。そのような固体回路構成は、ＩＣパッケージ１００の機能性を大きく向上させる。固体回路構成のいくつかの例は、とりわけ、相互接続ダイ１０６内の単一の導体上の双方向通信、相互接続ダイ１０６を通したデータのパイプライン化を可能にするプログラマブル素子、相互接続ダイ１０６を通したデータ同期化クロック遅延を可能にするプログラマブル素子、および相互接続ダイ１０６内のプログラマブル入力パッド−出力パッド選択を可能にするプログラマブル素子を含む。
【００４９】
たとえば、図７は、ネットワーク７１２を形成する複数のプログラマブル素子７０２を有する相互接続ダイ１０６の１つの実現例７００の概略図である。ネットワーク７１２の各々のプログラマブル素子７０２は、相互接続ダイ１０６内に形成される論理回路構成を含む。プログラマブル素子７０２のための制御信号は、相互接続ダイ１０６上に配設される制御論理７０８によって与えられてもよい。他の実現例では、制御論理は、外部ソースから相互接続ダイ１０６へ設けられてもよい。プログラマブル素子７０２のネットワーク７１２を用いる利点は、出力ドライバの配線負荷の低減およびより低電力でのより高いデータレートを含む。
【００５０】
図７に示す相互接続ダイ１０６は、相互接続１０６の第１の表面２０４上に形成されるパッド２０２を含む。図７の概略図では、プログラマブル素子７０２のネットワーク７１２の一方側のパッド２０２は、１つのＩＣダイ１０２に結合され得る一方で、プログラマブル素子７０２のネットワーク７１２の反対側のパッド２０２は異なるＩＣダイ１０２に結合され得る。これに代えて、図７に示すパッド２０２のうちあるものは、パッケージ基板１０４への結合のためのパッド２０６であってもよい。ルーティング７１０は一般的に、１組のパッド２０２の間を通って相互接続ダイ１０６を通してクロック信号を与える。別の組のパッド２０２の間に１つ以上のプログラマブル素子７０２を配置して双方向データ経路を設けて、相互接続ダイ１０６を通して伝送され得るデータの容量を増大させ、これによりＩＣパッケージ１００の速度および帯域幅を大きくする。双方向データ経路は、チャネルあたり単一のトラックも許容し、これにより、必要な導体の数が低減され、対応して容量および製造の複雑さが低減される。
【００５１】
図７に示す実現例では、プログラマブル素子７０２の複数の直列のストリングがパッド２０２の予め規定された対の間にルーティングされる。プログラマブル素子７０２の直列のストリングの中の各々のプログラマブル素子７０２は双方向導体７０４によって結合され、プログラマブル素子７０２の各々の直列のストリングの端にあるプログラマブル素子７０２も、双方向導体７０４によってそれぞれのパッド２０２に結合される。プログラマブル素子７０２はバイパス機能も含み、これはバイパス論理７０６によって制御される。プログラマブル素子７０２のためのバイパス制御信号は、相互接続ダイ１０６上に配設されるバイパス論理７０６によって与えられてもよい。他の実現例では、バイパス論理は、外部ソースから相互接続ダイ１０６へ設けられてもよい。
【００５２】
図８は、図７に示す実現例７００に描かれるプログラマブル素子７０２の機能的実現例の一実施形態の概略図であり、これは、相互接続ダイ１０６上に形成される２つのパッド２０２，２０６の間での双方向信号伝送を可能にする。プログラマブル素子７０２は、第１のノード８１０および第２のノード８１２を含む。第１のノード８１０および第２のノード８１２は各々、素子７０２の外部の双方向導体７０４に結合する。導体７０４を用いて、パッド２０２，２０６または他の素子７０２に接続することができる。
【００５３】
第１のノード８１０は、第１のマルチプレクサ８０２の一方の入力に結合される。第１のノード８１０は、第１のスリーステートバッファ８０６の出力にも結合される。第２のノード８１２は、第１のスリーステートバッファ８０６の入力に結合される。以上で論じた制御論理７０８は、第１のスリーステートバッファ８０６のその状態を制御する。
【００５４】
第２のノード８１２は、第１のマルチプレクサ８０２の他方の入力に結合される。第１のマルチプレクサ８０２の状態は制御論理７０８によって制御される。第１のマルチプレクサ８０２の出力は、第２のマルチプレクサ８０４およびフリップフロップ８００の両方に結合される。フリップフロップ８００は、導体７１０上に与えられるクロック信号によって制御される。フリップフロップ８００の出力は第２のマルチプレクサ８０４に結合される。
【００５５】
第２のマルチプレクサ８０４の出力は、スリーステートバッファ８０６の入力およびスリーステートバッファ８０８の入力の両方に結合される。以上で論じた制御論理７０８は、スリーステートバッファ８０６，８０８をともに、制御論理７０８の出力をマルチプレクサの選択入力として有するマルチプレクサとして考えることができるような態様でスリーステートバッファ８０８の状態を制御する。スリーステートバッファ８０８の出力は、第２のノード８１２に結合される。
【００５６】
動作の際、制御論理７０８およびバイパス論理７０６は、スリーステートバッファおよびマルチプレクサの状態を選択する。制御論理７０８の状態は、プログラマブル素子７０２が備える相互接続回路構成２１４を通る信号伝送の方向を設定する。バイパス論理の状態によって、ノード８１０からノード８１２へまたはその逆の信号伝送においてフリップフロップ８００がバイパスされるか否かが決まる。
【００５７】
図９は、相互接続ダイ１０６上のプログラマブルポイントツーポイントネットワーク９１２を形成する複数のプログラマブル素子９０４を備える相互接続回路２１４を有する相互接続ダイ１０６の別の実現例９００の概略図である。各々のプログラマブル素子９０４は、相互接続ダイ１０６内に形成される論理回路構成を含む。プログラマブル素子９０４のための制御信号は、相互接続ダイ１０６上に配設される（図７に示すものなどの）制御論理によって与えられてもよい。他の実現例では、制御論理は、外部ソースから相互接続ダイ１０６へ設けられてもよい。
【００５８】
図９に示す相互接続ダイ１０６は、相互接続１０６の第１の表面２０４上に形成されるパッド２０２を含む。図９の概略図では、プログラマブル素子９０４のネットワーク９１２の一方側のパッド２０２は１つのＩＣダイ１０２に結合され得る一方で、プログラマブル素子９０４のネットワーク９１２の反対側のパッド２０２は異なるＩＣダイ１０２に結合され得る。これに代えて、図９に示すパッド２０２のうちあるものは、パッケージ基板１０４への結合のためのパッド２０６であってもよい。複数のプログラマブル素子９０４は、双方向導電経路９０２を用いて複数のパッド２０２の間に配置される。制御論理は、プログラマブル素子９０４を通るデータの流れの方向およびどのプログラマブル素子９０４にデータがルーティングされるかを制御する態様で、各々のプログラマブル素子９０４の状態が設定されるようにする。このように、制御論理によって各々のプログラマブル素子９０４の状態が設定されるようになるので、各々のパッド２０２は、予め定められた方向の通信のために、パッド２０２のうち選択される別の１つに選択的に接続され得る。相互接続回路２１４のプログラマブルパッド２０２からパッド２０２への構成により、相互接続ダイ１０６によって接続されるダイ１０２同士の間の相互接続ルーティングの真にプログラミング可能な選択が可能になり、これにより、ＩＣパッケージ１００の機能的能力および設計の柔軟性が大きく高まる。
【００５９】
図９に描く実現例では、相互接続ダイ１０６の相互接続回路２１４は、双方向導電経路９０２によってパッド２０２間に接続されるプログラマブル素子９０４のネットワーク９１２を含む。プログラマブル素子９０４のネットワーク９１２の外側のプログラマブル素子９０４も双方向導電経路９０２によってパッド２０２に結合される。各々のプログラマブル素子９０４は、以上で論じたような制御論理によって制御される。各々のプログラマブル素子９０４は、状態を変更して、プログラマブル素子９０４を通したデータの方向を、たとえば左から右へまたは右から左へ設定し、かつどの隣接するプログラマブル素子９０４がプログラマブル素子９０４を出る信号を受けるかを設定し得る。
【００６０】
図１０は、図９に示す実現例９００に描かれるプログラマブル素子９０４のネットワーク９１２の機能的実現例の一実施形態の概略図であり、これは、相互接続ダイ１０６上に形成される２つのパッド２０２の間での信号の双方向伝送を可能にする。プログラマブル素子９０４は、第１のノード１００２、第２のノード１００４、第３のノード１００６、および第４のノード１００８を含み、各々は、図１０に示すように、双方向導通経路９０２を通して他の構成要素に接続される。導体９０２を用いてパッド２０２，２０６または他の素子９０４に接続することができる。
【００６１】
第１のスリーステートバッファ１０１０および第２のスリーステートバッファ１０１２の出力は第１のノード１００２に結合される。第１のマルチプレクサ１０３０への入力は第１のノード１００２に結合される。第１のノード１００２は、双方向導電経路９０２によって、プログラマブル素子９０４の次の列の中のプログラマブル素子９０４のうち１つまたは相互接続ネットワーク９１２の一方側に形成されるパッド２０２，２０６に接続されてもよい。
【００６２】
第３のスリーステートバッファ１０１４および第４のスリーステートバッファ１０１６の出力は第２のノード１００４に結合される。第２のマルチプレクサ１０３２への入力は第２のノード１００４に結合される。第２のノード１００４は、双方向導電経路９０２によって、プログラマブル素子９０４の次の列の中のプログラマブル素子９０４のうちの１つまたは相互接続ネットワーク９１２の一方側に形成されるパッド２０２，２０６に接続されてもよい。
【００６３】
第５のスリーステートバッファ１０２０および第６のスリーステートバッファ１０２２の出力は第３のノード１００６に結合される。第１のマルチプレクサ１０３０への入力は第３のノード１００６に結合される。第３のノード１００６は、双方向導電経路９０２によって、プログラマブル素子９０４の次の列の中のプログラマブル素子９０４のうち１つまたは相互接続ネットワーク９１２の一方側に形成されるパッド２０２，２０６に接続されてもよい。
【００６４】
第７のスリーステートバッファ１０２４および第８のスリーステートバッファ１０２６の出力は第４のノード１００８に結合される。第２のマルチプレクサ１０３２への入力は第４のノード１００８に結合される。第４のノード１００８は、双方向導電経路９０２によって、プログラマブル素子９０４の次の列の中のプログラマブル素子９０４のうち１つまたは相互接続ネットワーク９１２の一方側に形成されるパッド２０２，２０６に接続されてもよい。
【００６５】
第１のマルチプレクサ１０３０からの出力は、第１のフリップフロップ１０４０の入力および第３のマルチプレクサ１０５０の入力に結合される。第１のフリップフロップ１０４０からの出力は第３のマルチプレクサ１０５０の入力に結合される。
【００６６】
第２のマルチプレクサ１０３２からの出力は、第２のフリップフロップ１０４２の入力および第４のマルチプレクサ１０５２の入力に結合される。第２のフリップフロップ１０４２からの出力は第４のマルチプレクサ１０５２の入力に結合される。
【００６７】
第３のマルチプレクサ１０５０からの出力は、第２のスリーステートバッファ１０１２、第３のスリーステートバッファ１０１４、第６のスリーステートバッファ１０２２、および第７のスリーステートバッファ１０２４の入力に結合される。
【００６８】
第４のマルチプレクサ１０５２からの出力は、第１のスリーステートバッファ１０１０、第４のスリーステートバッファ１０１６、第５のスリーステートバッファ１０２０、および第８のスリーステートバッファ１０２６の入力に結合される。
【００６９】
プログラマブル素子９０４のさまざまなマルチプレクサ、フリップフロップ、およびバッファのための制御信号は、相互接続ダイ１０６上に配設される（たとえば図７に示すような）制御論理によって与えられてもよい。他の実現例では、制御論理は、外部ソースから相互接続ダイ１０６へ設けられてもよい。
【００７０】
図１１は、図１０に示すプログラマブル素子９０４の機能的実現例のための論理表１１００である。表１１００の見出し「コンフィギュレーション」下の列は、プログラマブル素子９０４の方向、経路、およびバイパス状況を与える。経路は、２つの付加的なモードである、（１）下からのブロードキャストおよび（２）上からのブロードキャストで設けられ得る。マルチプレクサおよびバッファの各々への「制御信号」を「コンフィギュレーション」の右側に列挙する。接続は、単一のプログラマブル素子９０４のどのノードが接続されるかの観点で設けられるが、図９に描くプログラマブル素子９０４のすべてにわたって分散されると、接続は、究極的に、ネットワーク９１２の一方側のパッド２０２，２０６とネットワーク９１２の反対側のパッド２０２，２０６との間の１対１マッピングまたは並べ換えである態様で、ネットワーク９１２の一方側のパッド２０２，２０６とネットワーク９１２の反対側のパッド２０２，２０６との間でなされる。ネットワーク９１２のプログラマブル素子９０４は、ネットワーク９１２の一方側のパッド２０２，２０６とネットワーク９１２の反対側のパッド２０２，２０６との間でのすべての可能な並べ換えを実現するように制御論理を用いてプログラミング可能である。テーブル１１００の第１の行では、制御信号は、左から右への信号方向で、バイパスされていないフリップフロップ１０４０およびノード１００４を通してノード１００２およびノード１００６を、バイパスされていないフリップフロップ１０４２を通してノード１００８に接続する態様で設定される。表１１００の第２の行では、制御信号は、フリップフロップ１０４０，１０４２がバイパスされることを除いて、表１１００の第１の行と同じ態様で設定される。表１１００の第３の行では、制御信号は、左から右への信号方向で、バイパスされていないフリップフロップ１０４０およびノード１００４を通してノード１００２およびノード１００８を、バイパスされていないフリップフロップ１０４２を通してノード１００６に接続する態様で設定される。表１１００の第４の行では、制御信号は、フリップフロップ１０４０，１０４２がバイパスされることを除いて表１１００の第３の行と同じ態様で設定される。テーブル１１００の第５の行では、制御信号は、右から左への信号方向で、バイパスされていないフリップフロップ１０４０およびノード１００８を通してノード１００６およびノード１００２を、バイパスされていないフリップフロップ１０４２を通してノード１００４に接続する態様で設定される。表１１００の第６の行では、制御信号は、フリップフロップ１０４０，１０４２がバイパスされることを除いて、表１１００の第５の行と同じ態様で設定される。表１１００の第７の行では、制御信号は、右から左への信号方向で、バイパスされていないフリップフロップ１０４０およびノード１００８を通してノード１００６およびノード１００４を、バイパスされていないフリップフロップ１０４２を通してノード１００２に接続する態様で設定される。表１１００の第８の行では、制御信号は、フリップフロップ１０４０，１０４２がバイパスされることを除いて、表１１００の第７の行と同様に設定される。このように、相互接続ダイ１０６の相互接続回路２１４内にアレイに配設されると、プログラマブル素子９０４は、異なるＩＣダイ１０２に結合されるすべてのパッド２０２の間で、かつある実施形態では、１つ以上のＩＣダイ１０２とパッケージ基板１０４に結合されるパッド２０６との間で、完全にアドレス指定可能なかつ双方向の信号伝送を可能にする。
【００７１】
図１２は、相互接続ダイ１０６を通して直接に電力を供給される、相互接続ダイ１０６を有する半導体アセンブリ１２００の例の概略断面図である。半導体アセンブリ１２００は一般的に、図１および図２を参照して記載したように同様に構築される。相互接続ダイ１０６は、能動固体素子を含む相互接続回路２１４を含み、したがって、相互接続ダイ１０６の相互接続回路２１４に電力を与える必要性が存在する。図１２に描く実施形態では、電力は、相互接続ダイ１０６を（図１および図２に示す）パッケージ基板１０４に結合する電気的相互接続部１１０のうち１つを通して相互接続ダイ１０６に与えられる。たとえば、相互接続回路２１４への電力供給経路１２０２を、相互接続ダイ１０６をパッケージ基板１０４に結合する電気的相互接続部１１０のうち１つを通して設けてもよい一方で、電力帰還経路１２０４を、相互接続ダイ１０６をパッケージ基板１０４に結合する電気的相互接続部１１０の別の１つを通して設けてもよい。図１２の構成の１つの利点は、ダイ１０２から分離される、相互接続ダイ１０６を通って延在するビアの形態であり得る電力供給および帰還経路１２０２，１２０４による、作製および動作の際にＩＣパッケージ１００に誘導される応力に対する寄与が最小限であるということである。図１２に描く構成の別の利点は、電力供給ダイ１０２を相互接続ダイ１０６の電力供給設計とは独立して設計できることである。さらに、相互接続回路２１４のプログラマブル素子からの電力伝送をデータ伝送用に構成される相互接続回路２１４の一部から切り離す態様で、相互接続ダイ１０６にわたって複数の電力供給および帰還経路１２０２，１２０４を分散させてもよく、これは、相互接続ダイ１０６の相互接続回路２１４の性能を潜在的に低下させる可能性があるプログラマブル素子７０２および９０４を備える装置に影響を及ぼす、プログラマブル素子７０２および９０４の望まれない加熱および望まれない機械的応力を小さくしかつデータの潜在的な破壊を低減するように働く。
【００７２】
これに代えて、電力供給および帰還経路は、ダイ１０２を通して相互接続ダイ１０６へ設けられてもよい。たとえば図１３の半導体アセンブリ１３００の別の例の概略断面図に描くように、電力供給経路１３０２を、（図１および図２に示す）パッケージ基板１０４から相互接続ダイ１０６の相互接続回路構成２１４へダイ１０２を通してルーティングする。同様に、電力帰還経路１３０４を、相互接続ダイ１０６の相互接続回路構成２１４からダイ１０２を通ってパッケージ基板１０４へルーティングする。図１３の構成は、電力供給および帰還経路１３０２，１３０４が両方のダイ１０２，１０６に共有電力を与え得る場合に有利であり得る。加えて、相互接続ダイ１０６は、電力供給および帰還経路１３０２，１３０４用のビアを要件としない。
【００７３】
図１４は、相互接続ダイを有するチップパッケージ中の電力送達方式１４００の概略図である。電力送達方式１４００を、上述のチップパッケージおよび相互接続ダイまたは他の好適なチップパッケージとともに利用してもよい。
【００７４】
電力送達方式１４００は、図１２に示す電力供給および帰還経路１２０２，１２０４ならびに図１３に示す電力供給および帰還経路１３０２，１３０４などの相互接続ダイ１０６に電力を供給するための電力供給および帰還経路が、ダイ１０２またはダイ１０６のいずれかと通信するための非電力信号経路から切り離される別々のグループにグループ化することを含む。たとえば、相互接続ダイ１０６に電力供給するための電力供給および帰還経路を、ダイ１０２またはダイ１０６のいずれかと通信するためのデータ伝送経路のために利用される領域１４０４とは別のかつ異なる別々の領域１４０２にグループ化し得る。ある実施形態では、電力を伝送するために利用される領域１４０２はビアを含み得る一方で、データ伝送に利用される領域１４０４はビアを含有しないことがある。
【００７５】
電力供給および帰還経路のための別々の領域１４０２は、ダイ１０２から分離されるデータ伝送領域１４０４からの分離の手段を提供し、したがって、作製および動作の間にＩＣパッケージ１００に誘導される応力に対する寄与が最小限である。図１４に描く構成の別の利点は、電力供給および帰還経路の複数の領域１４０２を、相互接続回路２１４のプログラマブル素子からの電力伝送をデータ伝送用に構成される相互接続回路２１４の部分から切り離す態様で相互接続ダイ１０６にわたって分散し得ることであり、このことが、相互接続ダイ１０６の相互接続回路２１４の性能を潜在的に低下させる可能がある、プログラマブル素子を備える装置および構成要素に対する所望されない機械的応力およびプログラマブル素子の所望されない加熱を小さくし、かつデータの潜在的な破壊を小さくするように働くことである。
【００７６】
上述した実現例では、半導体アセンブリおよびＩＣパッケージを改良する相互接続ダイの使用を示した。相互接続ダイは、より小さな設置面積でより高速の動作を可能にしつつ、電力消費およびＲＣ負荷を低減するダイからダイへの相互接続を可能にする。ある実現例では、相互接続ダイは、ＩＣパッケージの高められた機能性を可能にする固体相互接続回路構成を含む。たとえば、相互接続ダイの固体相互接続回路構成は、向上したプログラミング柔軟性と、相互接続ダイを通して信号をパイプライン化できることと、相互接続ダイを通して接続を多重化できることと、相互接続ダイ内で信号を再ルーティングして、後の使用で明らかになる現在の複数の欠陥または欠陥を回避できるようにすることによって欠陥および故障に対する許容度を向上できることとを可能にし得る。
【００７７】
本技術のある実施形態を方法として表現してもよい。第１の例では、半導体アセンブリを製造する方法が提供され、方法は、少なくとも２つの集積回路（ＩＣ）ダイを担体基板に固着することを含み、ＩＣダイはＩＣダイ自身から延在する複数の導電性ピラーを有し、方法はさらに、相互接続ダイをＩＣダイに接続することを含み、相互接続ダイとＩＣダイとの間の接続はその間で信号を伝送するのに好適であり、方法はさらに、オーバーモールドで相互接続ダイおよびＩＣダイを被覆することと、相互接続ダイの一部およびオーバーモールドを除去して導電性ピラーを露出させることと、導電性ピラーおよび相互接続ダイ上に電気的相互接続部を形成することと、担体基板を除去することとを含む。
【００７８】
第２の例では、第１の例の方法は、電気的相互接続部を利用して相互接続ダイおよびＩＣダイをパッケージ基板に接続することをさらに備えてもよい。
【００７９】
第３の例では、ＩＣパッケージ中で信号をルーティングするための方法が提供され、方法は、第１の集積回路（ＩＣ）ダイから第２のＩＣダイへ、ダイ間接続部によってＩＣダイに直接に結合される第１の相互接続ダイを通して信号を伝送することと、電気的相互接続部によってＩＣダイによってパッケージ基板に直接に結合される第１の相互接続ダイの間に信号を伝送することとをさらに含む。
【００８０】
第４の例では、第３の例の方法は、第１のＩＣダイから第２のＩＣダイへ信号を伝送することは、伝送された信号を、第１の相互接続ダイ中に形成される固体回路構成を通してルーティングすることをさらに含んでもよい。
【００８１】
第５の例では、第３の例の方法は、伝送された信号を固体回路構成を通してルーティングすることは、伝送された信号を第１の相互接続ダイを通してパイプライン化することと、第１の相互接続ダイを通過するクロック信号を遅延させることと、伝送された信号を第１の相互接続ダイ中のプログラマブルネットワーク形態を通して渡すこととのうち少なくとも１つをさらに含んでもよい。
【００８２】
第６の例では、第３の例の方法は、ダイ間接続部によって集積回路（ＩＣ）ダイに直接に結合される第２の相互接続ダイを通して第１のＩＣダイから第２のＩＣダイへ信号を伝送することをさらに含んでもよい。
【００８３】
第７の例では、第３の例の方法は、ダイ間接続部によって第１および第３の集積回路（ＩＣ）ダイに直接に結合される第２の相互接続ダイを通して第１のＩＣダイから第３のＩＣダイへ信号を伝送することをさらに含んでもよい。
【００８４】
第８の例では、２つ以上のＩＣダイに結合される相互接続ダイを試験するための方法が提供され、方法は、相互接続ダイおよびＩＣダイをパッケージング基板に結合する前にＩＣダイおよび相互接続ダイ中に形成される回路構成にプローブを電気的に接触させることと、相互接続ダイの機能性を試験することとを含む。
【００８５】
第９の例では、第８の例の方法は、相互接続ダイの機能性を試験する際に、２つ以上のＩＣダイのうち第１のＩＣダイを相互接続ダイに接続する第１の複数の導電パッドの各々１つが、２つ以上のＩＣダイのうちの第２のＩＣダイを相互接続ダイに接続する第２の複数の導電パッドのうち選択される１つに選択的に接続され得ることを確認することをさらに含んでもよい。
【００８６】
第１０の例では、第８の例の方法は、相互接続ダイの機能性を試験する際に、信号が相互接続ダイを通してＩＣダイ同士の間でパイプライン化され得ることを確認することをさらに含んでもよい。
【００８７】
理解を容易にするため、可能な場合は、図同士で共通の同一要素を指定するのに同一の参照番号を用いた。有益な場合には１つの例の要素を他の例で組入れることがあることが企図される。
【００８８】
以上は具体例に向けられたが、その基本的範囲から逸脱することなく、他のおよびさらなる例を工夫してもよく、その範囲は以下の請求項によって定められる。
【図１】
2018530923.tif 000003
【図２】
2018530923.tif 000004
【図３Ａ】
2018530923.tif 000005
【図３Ｂ】
2018530923.tif 000006
【図３Ｃ】
2018530923.tif 000007
【図３Ｄ】
2018530923.tif 000008
【図３Ｅ】
2018530923.tif 000009
【図３Ｆ】
2018530923.tif 000010
【図３Ｇ】
2018530923.tif 000011
【図３Ｈ】
2018530923.tif 000012
【図３Ｉ】
2018530923.tif 000013
【図３Ｊ】
2018530923.tif 000014
【図４】
2018530923.tif 000015
【図５】
2018530923.tif 000016
【図６】
2018530923.tif 000017
【図７】
2018530923.tif 000018
【図８】
2018530923.tif 000019
【図９】
2018530923.tif 000020
【図１０】
2018530923.tif 000021
【図１１】
2018530923.tif 000022
【図１２】
2018530923.tif 000023
【図１３】
2018530923.tif 000024
【図１４】
2018530923.tif 000025
【手続補正書】
【提出日】平成29年11月16日(2017.11.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
相互接続ダイであって、
対向側に第１の表面および第２の表面が規定されるダイ本体と、
前記ダイ本体の前記第１の表面上に形成される第１の複数の導電パッドと、
前記ダイ本体の前記第１の表面上に形成される第２の複数の導電パッドとを備え、前記第２の複数の導電パッドは、グループ化されて、別個の集積回路（ＩＣ）ダイと前記相互接続ダイとの間で信号を渡すために電気的ダイ間接続部を介して前記ＩＣダイが前記相互接続ダイに物理的かつ電気的に接続するのを可能にするように構成される向きに前記第１の複数の導電パッドから物理的に離間され、さらに
前記ダイ本体の中に配設され、かつ前記第２の複数の導電パッドのうち選択される１つとの双方向接続のために前記第１の複数の導電パッドのうち１つを選択するように動作可能な固体回路構成を備える相互接続回路を備え、
前記固体回路構成は、前記相互接続ダイを通してデータをパイプライン化することと、前記相互接続ダイ上にプログラマブルポイントツーポイントネットワークを形成することとのうち少なくとも１つを行なうように動作可能なプログラマブル素子を備える、相互接続ダイ。
【請求項２】
電気的ダイ間接続部を介して前記第１の複数の導電パッドに結合される第１のＩＣダイと、
電気的ダイ間接続部を介して前記第２の複数の導電パッドに結合される第２のＩＣダイとをさらに備え、前記第１および第２のＩＣダイは同じ種類のダイではない、請求項１に記載の相互接続ダイ。
【請求項３】
前記ダイ本体は、前記第１の表面と前記第２の表面との間に規定される２５０ミクロン未満の厚みを備える、請求項１に記載の相互接続ダイ。
【請求項４】
前記ダイ本体の前記第１の表面上に形成される第３の複数の導電パッドをさらに備え、前記第３の複数の導電パッドは、グループ化されて、１つ以上の別個の集積回路（ＩＣ）ダイと前記相互接続ダイとの間で信号を渡すために電気的ダイ間接続部を介して前記ＩＣダイが前記相互接続ダイに物理的かつ電気的に接続するのを可能にするように構成される向きに前記第１および第２の複数の導電パッドから物理的に離間され、前記相互接続回路は、前記第３の複数の導電パッドのうち選択される１つとの接続のために前記第１または第２の複数の導電パッドのうち１つを選択するよう動作可能である、請求項１に記載の相互接続ダイ。
【請求項５】
前記ダイ本体の前記第１の表面と前記第２の表面との間に延在する複数のビアをさらに備え、前記ビアは、１つ以上の第２の別々の領域とは別のかつ異なる１つ以上の第１の別々の領域に配置され、前記複数の導電パッドは、前記１つ以上の第２の別々の領域の中に閉じ込められる前記固体回路構成に選択的に結合され、前記ダイ本体の前記第１の表面と前記第２の表面との間に延在するビアは前記１つ以上の第２の別々の領域の中には存在しない、請求項１に記載の相互接続ダイ。
【請求項６】
前記相互接続ダイは、前記ＩＣダイのうち少なくとも１つよりも小さな計画面積を有する、請求項１に記載の相互接続ダイ。
【請求項７】
半導体アセンブリであって、
第１の集積回路（ＩＣ）ダイと、
第２のＩＣダイと、
ダイ間接続によって前記ＩＣダイに結合される第１の相互接続ダイとを備え、前記第１の相互接続ダイは、前記第１の相互接続ダイを通して前記ＩＣダイ同士の間にプログラマブル双方向信号伝送経路を設ける固体回路構成を有し、前記固体回路構成は、前記第１の相互接続ダイ上に形成される第２の複数の導電パッドのうち任意の１つとの接続のために、前記第１の相互接続ダイ上に形成される第１の複数の導電パッドのうち任意の１つとの間の前記双方向信号伝送経路のルーティングを選択するように動作可能である、半導体アセンブリ。
【請求項８】
前記第１のＩＣダイから延在する複数の導電性ピラーと、
前記導電性ピラーの遠端と実質的に同一平面上にあるオーバーモールドの表面とをさらに備える、請求項７に記載の半導体アセンブリ。
【請求項９】
ダイ間接続部によって前記ＩＣダイのうち少なくとも１つに結合される第２の相互接続ダイをさらに備える、請求項７に記載の半導体アセンブリ。
【請求項１０】
前記第１の相互接続ダイの前記固体回路構成は、前記第１の相互接続ダイを通してデータをパイプライン化することと、前記第１の相互接続ダイ上にプログラマブルポイントツーポイントネットワークを形成することとのうち少なくとも１つを行なうように動作可能なプログラマブル素子を備える、請求項７に記載の半導体アセンブリ。
【請求項１１】
複数の電気的相互接続部によって前記ＩＣダイに結合されるパッケージ基板をさらに備え、前記パッケージ基板は、複数の電気的相互接続部によって前記第１の相互接続ダイに結合される、請求項７に記載の半導体アセンブリ。
【請求項１２】
前記第１の相互接続ダイは、前記ＩＣダイのうち少なくとも１つよりも小さな計画面積を有する、請求項７に記載の半導体アセンブリ。
【請求項１３】
ダイ間接続部によって前記第１の相互接続ダイに結合される少なくとも第３のＩＣダイをさらに備え、前記固体回路構成は、前記第１の相互接続ダイを通して、前記第１、第２、および少なくとも第３のＩＣダイの間にプログラマブルポイントツーポイント信号伝送経路を設けるように構成される、請求項７に記載の半導体アセンブリ。
【請求項１４】
第１の相互接続ダイは８０ミクロン未満の厚みをさらに備える、請求項７に記載の半導体アセンブリ。
【請求項１５】
第１の側を有するパッケージ基板をさらに備え、前記ＩＣダイの各々の底面は第１の複数の電気的相互接続部によって前記パッケージ基板の前記第１の側に直接に結合され、前記第１の側は、第２の複数の電気的相互接続部によって前記第１の相互接続ダイの底面に直接に結合され、前記第１の相互接続ダイの頂面は、前記ダイ間接続部によって前記ＩＣダイの各々の前記底面に結合される、請求項７に記載の半導体アセンブリ。
【国際調査報告】
2018530923.tif 000026
2018530923.tif 000027