【事件の表示】
　平成１０年特許願第３３０４７３号「マイクロコンピュータ」拒絶査定不服審判事件〔平成１１年１０月１９日出願公開、特開平１１−２８８４１０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成４年３月１７日に出願した特願平４−９１９１９号の一部を平成１０年１１月２０日に新たな特許出願としたものであって、平成１５年１１月１３日付で拒絶査定がなされ、これに対し、同年１２月２５日に審判請求がなされるとともに平成１６年１月２６日付で手続補正がなされたものである。
２．平成１６年１月２６日付の手続補正についての補正却下の決定
［補正却下の決定］
　平成１６年１月２６日付の手続補正を却下する。
［理由］
（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、
　
「単一の半導体チップ上に、中央処理装置と、電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリと、レジスタとを備えたマイクロコンピュータであって、
　前記中央処理装置と前記フラッシュメモリは、内部データバス及び内部アドレスバスを
介して接続され、
　前記フラッシュメモリは、一括消去可能な単位としてのメモリブロックを複数有し、前記レジスタは、一括消去作用を受けるべき前記メモリブロックの指定情報を書き換え可能に保持するものであり、前記中央処理装置から前記アドレスバスに出力されるアドレス信号により指定され、前記中央処理装置から前記データバスに出力されるデータ信号により書換えられることを特徴とするマイクロコンピュータ。」
　
 と補正された。
　
　上記補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項１に記載された「マイクロコンピュータ」の構成に、「前記中央処理装置と前記フラッシュメモリは、内部データバス及び内部アドレスバスを介して接続され、」という構成を付加して特許請求の範囲を減縮するとともに、「レジスタ」に関して、「アドレス信号により指定されデータバスを経由して書き替えられる」という構成を「前記中央処理装置から前記アドレスバスに出力されるアドレス信号により指定され、前記中央処理装置から前記データバスに出力されるデータ信号により書換えられる」と限定したものであり、特許法１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
（２）引用例
　これに対して、原査定の拒絶の理由に引用されたRussell Clayton，“Block structures in flash memory”，   Electronic Engineering，Vol.63, No.775，p.49, (1991)（以下、「引用例」という。）には以下の事項が記載されている。
　イ．「One of the problems with flash memory has been the lack of any block erase capability. A blocked flash device storing updatable configuration data may offer a way forward.」（標題下の要約）（和訳：フラッシュメモリの問題の一つは、ある特定のブロックを消去する能力の欠如であった。複数のブロックからなるフラッシュデバイスは、更新可能なコンフィギュレーションデータを格納し、今後の道を提供する。）
　
　ロ．「Programming and erasure of flash can be achieved in-system by the processor or microcontroller running a simple algorithm which writes a series of commands to an on-chip command register.」（左欄１９行目〜２４行目）（和訳：フラッシュの消去とプログラミングとはシステム内で、オンチップコマンドレジスタにコマンド列を書く単純なアルゴリズムをプロセッサまたはマイクロコントローラによって走らせることで実現される。）
　
　ハ．「Intel's flash memory in-system erasure is achieved by the local CPU preconditioning the device by programming all locations to 00 and then writing a 2 byte sequence to the command register.・・・（中略）・・・The limitation of using the local CPU for the erase operation is that the algorithms must be stored outside of the flash device being erased. This can be achieved by downloading the algorithms into system RAM and then executing RAM, ・・・（後略）・・・」（左欄下から１２行目〜中欄１３行目）（和訳：インテルのフラッシュメモリのシステム内における消去は、ローカル中央処理装置によって、デバイスを予めすべてのロケーションに００とするように整えて、その後に２バイトシーケンスをコマンドレジスタに書くことで達成される。・・・（中略）・・・ローカルＣＰＵによる消去オペレーションの限界はアルゴリズムをフラッシュメモリの外に置く必要があることである。これは、アルゴリズムをシステムRAMにダウンロードすることで解決できる）
　
　ニ．「The 28F001BX is a 1 Mbit device with an asymmetrically blocked architecture comprised of four separately and individually erasable blocks (figure 3). These are the boot block (8K bytes) , parameter blocks (2 x 4Kbyte blocks) and main block(112K bytes). Typically ,stable initialization and programme/erase code would be kept in the boot area of the device ・・・（中略）・・・The main block can be used to store application code to allow for periodic updating. Finally the two parameter blocks can be used to store system configuration data. These allow a working dataset to be stored in one block, whilst a new dataset is being created in the second block.」（右欄２６行目〜４７行目）（和訳：２８Ｆ００１ＢＸは４つの分割され、独立して消去可能なブロックからなる非対称なブロックアーキテクチャを備えた１メガビットのデバイスである。これらは、ブートブロック（８Ｋバイト）、パラメータブロック（２ｘ　４Ｋバイトのブロック）、メインブロック（１１２Ｋバイト）からなる。典型的にはイニシャリゼーションと消去のためのプログラムコードがデバイスのブートブロックに格納される　・・・（中略）・・・　メインブロックは、アプリケーションコードの格納に利用でき、そうすることで周期的なアップデイトが可能となる。最後に、２つのパラメータブロックは、システムコンフィギュレーションデータの格納に利用できる。そうすることで、稼働中のデータセットを一つのブロックに格納し、新しいデータセットを２番目のブロックに格納できる。）
　
　ホ．「The increased flexibility provided by the block device is particularly suited to applications such as BIOS storage in personal computers - new extensions and bug fixes can be added simply by installing the update from floppy disc.」（右欄４８行目〜５４行目）（和訳：ブロック分割されたデバイスにより、柔軟性が向上し、例えばパーソナルコンピュータのＢＩＯＳのストレッジとして、利用することが適しており、機能拡張版やバグ修正版がフロッピーディスクからアップデート版をインストールすることで簡単に追加できる。）
　
　ここで、上記引用例ニ．の記載によると、引用例の「フラッシュメモリ」は、独立して消去可能な複数のブロックからなり、それぞれのブロックの用途として、ブートプログラム、アプリケーションプログラム、及びシステムコンフィギュレーションデータをそのブロックに格納する利用形態が挙げられており、こうすることで、例えば、バージョンアップやプログラムのバグ等への対応において、対応するブロックのみを更新すればよく、運用の柔軟性が向上することが記載されている。
　さらに、ハ．には上記フラッシュメモリのシステム内におけるデータ消去は、ＲＡＭに消去用プログラムをダウンロードして、中央処理装置で当該プログラムを実行する旨の利用形態が記載されており、またロ．には、プログラムで２バイトシーケンスをコマンドレジスタに書くことで、フラッシュメモリの消去を行う旨記載されている。そして、上記ニ．の記載を勘案すると、この消去は、フラッシュメモリのブロックを特定して、該ブロックのデータを消去するものである。
　したがって、引用発明は、フラッシュメモリのブロックデータ消去を行う機能を有していることから、その機能を実現するためのブロックデータ消去手段を有していると認められる。同様に、個々のブロックを特定して消去する機能を有することから、その機能を実現するためのブロックを指定するブロック指定手段を備えていると認められる。また、ブロックデータをプログラムによって消去するということから、上記ブロックデータ消去手段及びブロック指定手段は、プログラムにより制御できるものであり、したがって中央処理装置から制御できる手段であると認められる。なお、中央処理装置と上記フラッシュメモリとはコンピュータシステム上、接続されていることは自明である。
　
　したがって、引用例には、
　
　中央処理装置と、電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリと、ブロック指定手段とを備えたコンピュータシステムであって、
　前記中央処理装置と前記フラッシュメモリは接続され、
前記フラッシュメモリは、一括消去可能な単位としてのブロックを複数有し、前記ブロック指定手段は、一括消去作用を受けるべき前記ブロックを指定するものであり、前記中央処理装置から指定されることを特徴とするコンピュータシステム
　
という発明（以下、「引用発明」という。）が記載されている。
　
３．対比
　ここで、本願補正発明と引用発明とを比較する。
　引用発明の「ブロック」は、本願補正発明の「メモリブロック」に相当する。
　
　そして、引用発明の上記ブロック指定手段が一括消去作用を受けるべきブロックを指定するものであり、本願補正発明の「レジスタ」が一括消去作用を受けるべきメモリブロックを指定するものであることから、両者はともに、「メモリブロック指定手段」である点で一致する。
　
　また、引用発明の「コンピュータシステム」と本願補正発明の「マイクロコンピュータ」は、両者とも、中央処理装置と、電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリと、メモリブロック指定手段とを備えた「コンピュータ」である点で一致する。
　よって、本願補正発明と引用発明とは、以下の点で一致し、また、相違している。
　
（一致点）
　
　中央処理装置と、電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリと、メモリブロック指定手段とを備えたコンピュータであって、
　前記中央処理装置と前記フラッシュメモリは、接続され、
前記フラッシュメモリは、一括消去可能な単位として、複数個のメモリブロックを有し、前記メモリブロック指定手段は、一括消去作用を受けるべき前記メモリブロックを指定するものであり、前記中央処理装置から指定されることを特徴とするコンピュータ。
　
（相違点１）
　「コンピュータ」に関し、本願補正発明においては、単一の半導体チップ上に形成されたマイクロコンピュータであり、中央処理装置とフラッシュメモリが、内部データバス及び内部アドレスバスを介して接続されている、のに対して、引用発明においては、単一の半導体チップ上に形成されたマイクロコンピュータかどうか、及び中央処理装置とフラッシュメモリが内部データバス及び内部アドレスバスを介して接続されているかどうか、明らかではない点。
　
（相違点２）
　「メモリブロック指定手段」に関し、本願補正発明においては、レジスタであって一括消去作用を受けるべき前記メモリブロックの指定情報を書き換え可能に保持するものであり、前記中央処理装置から前記アドレスバスに出力されるアドレス信号により指定され、前記中央処理装置から前記データバスに出力されるデータ信号により書換えられる、のに対して、引用発明においては、一括消去作用を受けるべき前記メモリブロックの指定情報を書き換え可能に保持するレジスタであるかどうか、明らかではなく、また、前記中央処理装置から前記アドレスバスに出力されるアドレス信号により指定され、前記中央処理装置から前記データバスに出力されるデータ信号により書換えられる、かどうか、明らかではない点。
　
（４）判断
　まず、相違点１について検討する。
　本願の基礎となる原出願の出願日以前である１９９１年に頒布された「Ko-Min Chang, et al.，“A MODULAR FLASH EEPROM TECHNOLOGY FOR  0.8μｍ HIGH SPEED LOGIC CIRCUITS”，IEEE Custom Integrated Circuits Conference,　1991」（Figure 11　参照）に開示されているように、中央処理装置とフラッシュメモリとを単一の半導体チップ上に搭載してマイクロコンピュータを形成することは当業者にとって周知の技術である。
　また、特開平４−３６０４８号公報に「上記ワンチップマイクロコンピュータ２は、ＣＰＵ６、マスクＲＯＭ７、ＲＡＭ８、タイマ９、電気的にデータを書換え可能なＰＲＯＭ（ＥＥＰＲＯＭ）１０、カウンタ１１、及び、Ｉ／Ｏポート１２などを１つのチップ内に集積しており、これらの各要素がデータバス１３、アドレスバス１４により互いに接続されている。」（３頁左上欄８行目〜１４行目参照。）と記載されているように、
　単一の半導体チップ上に形成するマイクロコンピュータにおいて、当該チップ内に集積させる各要素がアドレスバス、データバスを介して接続されることは、当業者にとって周知の技術である。
　
　したがって、引用発明の「コンピュータシステム」を、本願補正発明のように「単一の半導体チップ上に形成しているマイクロコンピュータであり、中央処理装置とフラッシュメモリが、内部データバス及び内部アドレスバスを介して接続されている」ように構成することは、当業者であれば適宜なしえることである。
　
　次に、上記相違点２について検討する。
　例えば、特開平２−２９２７９８号公報に、「（１）フラッシュＥＥｐｒｏｍシステムで、それぞれはフラッシュＥＥｐｒｏｍセルのアレイをもち、そのアレイは複数のセクタに分けられており、各セクタはその中に含まれている全てのセルを同時に消去できるようにアドレス可能である１以上の集積回路チップと、消去動作のために１または２以上のチップから複数のセクタを選択する手段と、そして選択された前記セクタに対してのみ、同時消去を実行する手段と、からなるフラッシュＥＥｐｒｏｍシステム。・・・（中略）・・・
（６）請求項１記載のフラッシュＥＥｐｒｏｍシステムであって、前記選択手段は、各々のセクタに関連してステータスを保持するために設けられ、そのセクタが選択されたか、されないかを指示するための個々のレジスタをさらに含むフラッシュＥＥｐｒｏｍシステム。
（７）請求項６記載のフラッシュＥＥｐｒｏｍシステムであって、前記同時消去手段は、前記個々のレジスタの各々のステータスに応答し、選ばれたセクタのみが消去に含まれるようにするフラッシュＥＥｐｒｏｍシステム。」（１頁左下欄５行目〜２頁左上欄１２行目参照。）と記載されており、
　複数のセクタに分けられ、各々のセクタ単位で消去可能なフラッシュＥＥｐｒｏｍについて、一括消去作用を受けるべきセクタの指定情報をレジスタで保持する旨の技術思想が開示されている。
　また特開平１−２９８６００号公報に「【特許請求の範囲】
１．電気的に書込み及び消去可能な不揮発性内部記憶素子を有する半導体記憶装置において、前記内部記憶素子は、互いに独立的に書込み及び消去可能な複数のブロックに分割されたものであり、さらに、前記ブロックのうちの消去すべき任意数のブロックを選択するブロック選択信号を出力するブロック選択回路と、前記ブロック選択信号を記憶して、前記消去すべき任意数のブロックを選択する記憶回路と、前記選択されたブロックに対してブロック消去信号を加えるブロック消去回路と、を備えることを特徴とする半導体記憶装置。」（１頁左下欄）、及び
「記憶回路１６は、ブロック選択回路１５から加えられる信号を記憶し、その信号に応じて第１出力線１６１〜１６ｎの任意の１又は複数のものに第１出力を出力する。第１出力は次段のＡＮＤゲート１７１〜１７ｎの任意のものの一方の入力端子に加えられる。それらのＡＮＤゲート１７１〜１７ｎの他方の入力端子には、ブロック消去回路１８からのブロック消去信号が加えられる。これにより、ＡＮＤゲート１７１〜１７ｎのうちの第１出力が加えられているものの第２出力線１９１〜１９ｎに第２出力（消去電圧）、が出力される。第２出力は第２出力線１９１〜１９ｎを通じてブロック１１１〜１１ｎに加えられる。ブロック１１１〜１１ｎのうちの第２出力の加えられた任意数のブロックの内容が一括的に消去される。」（２頁左下欄下から５行目〜３ページ左上欄１１行目参照。）と記載されており、レジスタがビットデータを保持するための記憶回路であることに留意すれば、複数のブロックに分割され、各々のブロック単位で電気的に書込み及び消去可能な不揮発性内部記憶素子を有する半導体記憶装置について、一括消去作用を受けるべきブロックの指定情報をビットデータを保持する記憶回路（すなわちレジスタ）で保持する旨の技術思想が開示されている。
　このように、ブロック分割され、各々のブロック単位で消去可能な電気的な消去・書込みによって書換え可能な不揮発性のメモリについて、一括消去作用を受けるべきブロックの指定情報をレジスタで保持することは、当業者にとって周知の技術である。
　また、レジスタへの書込みについて、特開平２−２７７１１１号公報に「第１図を参照すると、標準コンピユータシステムのコンポーネントが示される。共通のシステムアドレス／データバス１１はマイクロプロセッサ１３、リードオンリメモリ（ＲＯＭ）１５、メモリコントローラ１７、システムメモリ１９、および拡張メモリ２１を接続する。」（３頁左下欄８行目〜１３行目参照。）、及び「電力制御レジスタ４９はシステムバス１１に接続され、メモリアドレスを指定される。マイクロプロセッサ１３がレジスタ４９をアドレスするように命令されると、データとしてシステムバス１１に置かれる電力制御ワードは、ライン３９における書込制御信号に応答してレジスタ４９に書込まれることができる。・・・（中略）・・・電力制御レジスタ４９はメモリコントローラ１７と同じ集積回路チップに物理的に配列されることができる。」（５頁右上欄下から５行目〜左下欄３行目参照。）と記載されているように、レジスタについて中央処理装置からアドレスバスに出力されるアドレス信号により指定され、前記中央処理装置からデータバスに出力されるデータ信号により書込むように構成する旨の技術思想が開示されている。
　このように、レジスタに関して、中央処理装置から前記アドレスバスに出力されるアドレス信号により指定され、前記中央処理装置から前記データバスに出力されるデータ信号により書込むことは、当業者にとって周知の技術である。
　
　したがって、「メモリブロック指定手段」に関し、引用発明の「ブロック指定手段」を本願補正発明のように、一括消去作用を受けるべき前記メモリブロックの指定情報を書き換え可能に保持するレジスタであって、前記中央処理装置から前記アドレスバスに出力されるアドレス信号により指定され、前記中央処理装置から前記データバスに出力されるデータ信号により書換えられるように構成することは、当業者であれば適宜なしえることである。
　
　また、上記で検討したごとく、相違点１〜２はいずれも格別のものではなく、そして、本願補正発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。
　
（５）むすび
　以上のとおり、本件補正は、平成１５年改正前特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
　平成１６年１月２６日付の手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１４年９月１７日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
　「単一の半導体チップ上に、中央処理装置と、電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリと、レジスタとを備えたマイクロコンピュータであって、　前記フラッシュメモリは、一括消去可能な単位としてのメモリブロックを複数有し、
　前記レジスタは、一括消去作用を受けるべき前記メモリブロックの指定情報を書き換え可能に保持するものであり、アドレス信号により指定されデータバスを経由して書換えられることを特徴とするマイクロコンピュータ。」
　
（１）引用例
  原査定の拒絶の理由に引用された、引用例、およびその記載事項は、前記「２．（２）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２．で検討した本願補正発明から請求項１に記載した発明を特定するために必要な事項である「マイクロコンピュータ」に関し、「前記中央処理装置と前記フラッシュメモリは、内部データバス及び内部アドレスバスを介して接続され」という構成を省き、「レジスタの書換え」に関して、アドレス信号が「中央処理装置から前記アドレスバスに出力される」構成、及び「中央処理装置から出力されるデータ信号により」書換えられるという構成を省いたものである。
　そうすると、本願発明の構成要件を全て含み、さらに特定の構成要件に限定要件を付加したものに相当する本願補正発明が、前記「２．（４）」に記載したとおり、引用発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明は、引用発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。