(57)【要約】  デバイスは、第1の読出しマージンを有する第1の磁気トンネル接合(MTJ)素子と、第2の読出しマージンを有する第2のMTJ素子とを含む。第1の読出しマージンは、第2の読出しマージンの2倍よりも大きい。デバイスは、第1のMTJ素子と第2のMTJ素子との間に結合されたアクセストランジスタも含む。アクセストランジスタのゲートは、ワードラインに結合される。第1のMTJ素子、第2のMTJ素子、およびアクセストランジスタは、マルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM)メモリセルを形成する。
2018513517.tif 000002
【特許請求の範囲】
【請求項１】
第1の読出しマージンを有する第1の磁気トンネル接合(MTJ)素子と、
第2の読出しマージンを有する第2のMTJ素子であって、前記第1の読出しマージンが前記第2の読出しマージンの2倍よりも大きい、第2のMTJ素子と、
前記第1のMTJ素子と前記第2のMTJ素子との間に結合されたアクセストランジスタであって、前記アクセストランジスタのゲートがワードラインに結合される、アクセストランジスタと
を備えるデバイスであって、
前記第1のMTJ素子、前記第2のMTJ素子、および前記アクセストランジスタがマルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM)メモリセルを形成する、デバイス。
【請求項２】
前記第1のMTJ素子に結合されたビットラインと、前記第2のMTJ素子に結合されたソースラインとをさらに備える、請求項1に記載のデバイス。
【請求項３】
前記アクセストランジスタが、ワードライン信号に応答して前記第1のMTJ素子を前記第2のMTJ素子に結合するように構成された、請求項1に記載のデバイス。
【請求項４】
前記アクセストランジスタがn型金属酸化物半導体(NMOS)トランジスタである、請求項1に記載のデバイス。
【請求項５】
前記アクセストランジスタがp型金属酸化物半導体(PMOS)トランジスタである、請求項1に記載のデバイス。
【請求項６】
前記第1のMTJ素子が第1のデータ保持時間を有し、前記第2のMTJ素子が前記第1のデータ保持時間よりも長い第2のデータ保持時間を有する、請求項1に記載のデバイス。
【請求項７】
前記第1のMTJ素子が第1のサイズを有し、前記第2のMTJ素子が前記第1のサイズの2倍よりも大きい第2のサイズを有する、請求項1に記載のデバイス。
【請求項８】
前記第2のMTJ素子が2つの基準レベルに関連付けられ、前記第1のMTJ素子が1つの基準レベルに関連付けられる、請求項1に記載のデバイス。
【請求項９】
前記第1のMTJ素子と、前記第2のMTJ素子と、前記アクセストランジスタとが組み込まれた、モバイルフォン、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータから選択された装置をさらに備える、請求項1に記載のデバイス。
【請求項１０】
アクセストランジスタと、第1の磁気トンネル接合(MTJ)素子と、第2のMTJ素子とを含むデバイスの動作の方法であって、前記方法が、
前記アクセストランジスタを活性化するステップであって、前記第1のMTJ素子および前記第2のMTJ素子が前記アクセストランジスタに応答し、前記第1のMTJ素子が第1のサイズを有し、前記第2のMTJ素子が前記第1のサイズの2倍よりも大きい第2のサイズを有する、ステップと、
第1の基準値と感知された値との第1の比較を実行し、
第2の基準値と前記感知された値との2の比較を実行することによって、
前記第2のMTJ素子の抵抗状態を決定するステップであって、前記第2の基準値が前記第1の比較の結果に基づく、ステップと
を備える、方法。
【請求項１１】
前記第1のMTJ素子に結合されたビットラインにおいて特定の電流を印加するステップをさらに備え、前記アクセストランジスタが前記アクセストランジスタのゲートに印加されたワードライン信号を介して活性化され、前記特定の電流を印加するステップが前記抵抗状態を決定するステップの前に生じる、請求項10に記載の方法。
【請求項１２】
前記第1のMTJ素子、前記第2のMTJ素子、および前記アクセストランジスタがマルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM)メモリセルを形成する、請求項10に記載の方法。
【請求項１３】
前記第1のMTJ素子の抵抗状態および前記第2のMTJ素子の前記抵抗状態が、前記第1のMTJ素子の平行状態または逆平行状態と、前記第2のMTJ素子の平行状態または逆平行状態との1つまたは複数の組合せに基づく、請求項12に記載の方法。
【請求項１４】
第1の磁気状態を記憶するための第1の手段であって、前記記憶するための第1の手段が第1のサイズを有する、記憶するための第1の手段と、
第2の磁気状態を記憶するための第2の手段であって、前記記憶するための第2の手段が前記第1のサイズの2倍よりも大きい第2のサイズを有する、記憶するための第2の手段と、
前記記憶するための第1の手段と前記記憶するための第2の手段とを結合するための手段であって、前記結合するための手段がワードラインに結合され、前記記憶するための第1の手段、前記記憶するための第2の手段、および前記結合するための手段がマルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM)メモリセルを形成する、結合するための手段と
を備える装置。
【請求項１５】
前記記憶するための第1の手段に結合されたビットラインと、前記記憶するための第2の手段に結合されたソースラインとをさらに備え、前記結合するための手段が、ワードライン信号に応答して前記記憶するための第1の手段を前記記憶するための第2の手段に結合するように構成された、請求項14に記載の装置。
【請求項１６】
メモリアレイの複数の第1の磁気トンネル接合(MTJ)素子によって形成された第1のMTJサブアレイと、
前記メモリアレイの複数の第2のMTJ素子によって形成された第2のMTJサブアレイと
を備える装置であって、
前記第1のMTJサブアレイが第1のメモリ用途のためのパラメータの第1のセットに基づいて動作するように構成され、前記第2のMTJサブアレイが前記第1のメモリ用途とは異なる第2のメモリ用途のためのパラメータの第2のセットに基づいて動作するように構成された、装置。
【請求項１７】
前記複数の第1のMTJ素子の各MTJ素子が第1のサイズを有し、前記複数の第2のMTJ素子の各MTJ素子が第1のサイズの2倍よりも大きい第2のサイズを有する、請求項16に記載の装置。
【請求項１８】
前記第1のMTJサブアレイの前記複数の第1のMTJ素子の各々と、前記第2のMTJサブアレイの前記複数の第2のMTJ素子の各々とをアドレス指定するように構成されたメモリコントローラをさらに備える、請求項16に記載の装置。
【請求項１９】
前記メモリコントローラが、前記メモリコントローラにおいて受信された優先度インジケータに基づいて前記第1のMTJサブアレイまたは前記第2のMTJサブアレイにおいてデータを記憶するようにさらに構成された、請求項18に記載の装置。
【請求項２０】
前記優先度インジケータが中央処理装置(CPU)から受信される、請求項19に記載の装置。
【請求項２１】
前記優先度インジケータが記憶されるべき前記データに関連する優先度レベルを示す、請求項19に記載の装置。
【請求項２２】
前記第2のMTJサブアレイが、前記第1のMTJサブアレイにおいて記憶された対応するデータの複製値であるデータ値を記憶するように構成された、請求項16に記載の装置。
【請求項２３】
前記第1のMTJサブアレイがデータキャッシュとして動作するように構成された、請求項16に記載の装置。
【請求項２４】
前記第2のMTJサブアレイが前記第1のMTJサブアレイのための一時記憶アレイとして動作するように構成された、請求項16に記載の装置。
【請求項２５】
前記第2のMTJサブアレイが電子デバイスのスリープモード動作の一部として使用されるデータを記憶するように構成された、請求項16に記載の装置。
【請求項２６】
前記第2のMTJサブアレイが電子デバイスの初期化動作の一部として使用されるデータを記憶するように構成された、請求項16に記載の装置。
【請求項２７】
前記パラメータの第1のセットが前記複数の第1のMTJ素子の各々の物理的特性に基づき、前記パラメータの第2のセットが前記複数の第2のMTJ素子の各々の物理的特性に基づく、請求項16に記載の装置。
【請求項２８】
前記第1のMTJ素子の前記物理的特性が第1のサイズを含み、前記第2のMTJ素子の前記物理的特性が前記第1のサイズの2倍よりも大きい第2のサイズを含む、請求項27に記載の装置。
【請求項２９】
前記第1のMTJサブアレイおよび前記第2のMTJサブアレイが少なくとも1つのダイに集積された、請求項16に記載の装置。
【請求項３０】
前記第1のMTJサブアレイと、前記第2のMTJサブアレイとが組み込まれた、モバイルフォン、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータから選択されたデバイスをさらに備える、請求項16に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本出願は、参照によりその内容全体が本明細書に明確に組み込まれる、本願の譲受人が所有する2015年3月11日出願の米国非仮特許出願第14/645,213号の優先権を主張する。
【０００２】
本開示は、全体的に、サブアレイを有するマルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM:Spin Torque Transfer Magnetoresistive Random Access Memory)に関する。
【背景技術】
【０００３】
技術の進歩は、より小さくより強力なコンピューティングデバイスをもたらした。たとえば、モバイルフォンおよびスマートフォンなどのワイヤレス電話と、タブレットと、ラップトップコンピュータとを含む様々なポータブルパーソナルコンピューティングデバイスは、小さく、軽量で、ユーザによって容易に持ち運ばれる。これらのデバイスは、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。さらに、多くのそのようなデバイスは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤなどの追加の機能を組み込む。また、そのようなデバイスは、インターネットにアクセスするために使用され得る、ウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理することができる。したがって、これらのデバイスは、かなりのコンピューティング能力を含み得る。
【０００４】
モバイルフォンなどの電子デバイスは、各々が異なる用途を有する別個のタイプのメモリアレイを含むことができる。たとえば、モバイルフォンは、高速短期データ記憶のためのキャッシュメモリ(たとえば、スタティックランダムアクセスメモリ(SRAM))として動作する別個のメモリアレイ、および長期データ記憶のためのメインメモリ(たとえば、ダイナミックランダムアクセスメモリ(DRAM))として動作する別の別個のメモリアレイ、ならびに/またはオフチップ不揮発性メモリ(NVM)として動作する他の別個のメモリアレイを有することができる。異なるタイプのメモリを有する別個のメモリアレイを管理することは、追加のチップ領域および電力使用を必要とする場合がある。
【発明の概要】
【課題を解決するための手段】
【０００５】
マルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM)は、電子デバイス(たとえば、モバイルフォン)上の複数のメモリアプリケーション(たとえば、キャッシュ、メインメモリ、またはNVM)のために構成され得る。たとえば、マルチビットSTT-MRAMセルの磁気トンネル接合(MTJ: magnetic tunnel junction)素子は、特定のメモリ用途に合わせた異なる読出しマージンおよび他の識別可能な動作パラメータを有するように構成され得る。たとえば、マルチビットSTT-MRAMセルのメモリアレイは、MTJ素子のサブアレイを含むことができ、各サブアレイは、特定のメモリ用途のために構成されている。
【０００６】
特定の態様では、デバイスは、第1の読出しマージンを有する第1のMTJ素子を含む。デバイスは、第2の読出しマージンを有する第2のMTJ素子も含む。第1の読出しマージンは、第2の読出しマージンの2倍よりも大きい。デバイスは、第1のMTJ素子と第2のMTJ素子との間に結合されたアクセストランジスタも含む。アクセストランジスタは、ワードラインに結合されたゲートを有する。第1のMTJ素子、第2のMTJ素子、およびアクセストランジスタは、マルチビットSTT-MRAMメモリセルを形成する。
【０００７】
別の特定の態様では、アクセストランジスタと、第1のMTJ素子と、第2のMTJ素子とを含むデバイスの動作の方法は、アクセストランジスタを活性化するステップを含む。第1のMTJ素子および第2のMTJ素子は、アクセストランジスタに応答する。第1のMTJ素子は、第1のサイズを有し、第2のMTJ素子は、第1のサイズの2倍よりも大きい第2のサイズを有する。方法はまた、第1の基準値と感知された値との第1の比較を実行し、第2の基準値と感知された値との第2の比較を実行することによって、第2のMTJ素子の抵抗状態を決定するステップを含む。第2の基準値は、第1の比較の結果に基づく。
【０００８】
別の特定の態様では、装置は、第1の磁気状態を記憶するための第1の手段を含む。記憶するための第1の手段は、第1のサイズを有する。装置は、第2の磁気状態を記憶するための第2の手段も含む。記憶するための第2の手段は、第1のサイズの2倍よりも大きい第2のサイズを有する。装置は、記憶するための第1の手段と記憶するための第2の手段とを結合するための手段も含む。結合するための手段は、ワードラインに結合される。記憶するための第1の手段、記憶するための第2の手段、および結合するための手段は、マルチビットSTT-MRAMメモリセルを形成する。
【０００９】
別の特定の態様では、装置は、メモリアレイの複数の第1のMTJ素子によって形成された第1のMTJサブアレイを含む。装置は、メモリアレイの複数の第2のMTJ素子によって形成された第2のMTJサブアレイも含む。第1のMTJサブアレイは、第1のメモリ用途のためのパラメータの第1のセットに基づいて動作するように構成され、第2のMTJサブアレイは、第1のメモリ用途とは異なる第2のメモリ用途のためのパラメータの第2のセットに基づいて動作するように構成される。
【００１０】
開示される態様の少なくとも1つによって提供される1つの特定の利点は、別個のメモリ用途のために別個のメモリアレイを使用することと比較したチップサイズおよび電力消費の低減である。マルチビットSTT-MRAMメモリセルは、特定のメモリ用途に合わせた動作パラメータを区別するサブアレイを含むことができる。メモリセルのアレイは、アレイ内のサブアレイを含むことができ、サブアレイは、各々、特定のメモリ用途を有する。特定のメモリ用途を有するメモリサブアレイを有する単一のメモリアレイの使用は、複数の別個のメモリデバイスの使用よりも少ないチップ領域を消費することができ、データアクセス動作および記憶動作のためにより少ない電力を利用することができる。
【００１１】
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、詳細な説明、および特許請求の範囲を含む本出願全体の検討後に明らかになるであろう。
【図面の簡単な説明】
【００１２】
【図１】デバイスの特定の態様を示すブロック図である。
【図２】メモリアレイの一部を示すブロック図である。
【図３Ａ】メモリサブアレイを有するシステムを示すブロック図である。
【図３Ｂ】サブアレイを有するメモリアレイを示すブロック図である。
【図４】デバイスを動作させる方法の特定の態様を示すフローチャートである。
【図５Ａ】デバイスの平行状態および逆平行状態への論理状態の特定のマッピングを示すチャートである。
【図５Ｂ】図5Aを参照して説明するデバイスなどのデバイスを読み取る方法を示す図である。
【図５Ｃ】デバイスの平行状態および逆平行状態への論理状態の別のマッピングを示すチャートである。
【図５Ｄ】図5Cを参照して説明するデバイスなどのデバイスを読み取る方法を示す図である。
【図６】ワイヤレス通信デバイスの特定の態様を示すブロック図である。
【発明を実施するための形態】
【００１３】
図1を参照すると、デバイス100の特定の例示的な態様が示されている。デバイス100は、マルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM)メモリセルであり得る。デバイス100は、ダイ(たとえば、半導体ダイ)内に組み込まれ得る。
【００１４】
デバイス100は、第1の磁気トンネル接合(MTJ)素子102と、第2のMTJ素子104と、ワードライン(WL:Word Line)108と、ビットライン(BL:Bit Line)110と、ソースライン(SL:Source Line)112と、アクセストランジスタ106とを含む。第1のMTJ素子102は、ビットライン110に結合され、第2のMTJ素子104は、ソースライン112に結合される。
【００１５】
第1のMTJ素子102は、第2のMTJ素子104の第2の読出しマージンの2倍よりも大きい第1の読出しマージン(ΔR)を有することができる。たとえば、第1および第2のMTJ素子102、104のサイズは、特定の読出しマージンに関連付けられ得る。MTJ素子102、104のサイズの違いに基づいて、MTJ素子102、104は、互いに異なる動作パラメータまたは特性(たとえば、読出しマージン、読出し/書込み速度、データ保持)を有することができる。たとえば、第2のMTJ素子104は、第1のMTJ素子102のサイズの2倍よりも大きいサイズを有することができる。MTJ素子102、104のサイズの違いは、第2のMTJ素子104の第2の読出しマージンの2倍よりも大きい第1の読出しマージンを第1のMTJ素子102に持たせることができる。
【００１６】
本明細書で使用する場合、別のMTJ素子に対するMTJ素子の「サイズ」は、MTJ素子が他のMTJ素子の読出しマージンよりも大きい読出しマージンを有するようなMTJ素子の1つまたは複数の寸法を指す場合がある。たとえば、第2のMTJ素子104は、第1のMTJ素子102の長さの2倍よりも大きい長さ、第1のMTJ素子102の高さの2倍よりも大きい高さ、第1のMTJ素子102の幅の2倍よりも大きい幅、またはそれらの組合せを有することができる。上記の例の各々において、第2のMTJ素子104のサイズは、第1のMTJ素子102のサイズよりも大きく、第2のMTJ素子104の読出しマージンは、第1のMTJ素子102の読出しマージンの2倍よりも大きい。
【００１７】
アクセストランジスタ106は、第1のMTJ素子102と第2のMTJ素子104との間に直列に結合されたn型金属酸化物半導体(NMOS)トランジスタであり得る。代替的には、アクセストランジスタ106は、p型金属酸化物半導体(PMOS)トランジスタであり得る。アクセストランジスタ106は、ワードライン108に結合されたゲートを含むことができる。アクセストランジスタ106は、アクセストランジスタ106のゲートに印加されるワードライン108からのワードライン信号によって活性化され得る。ワードライン108からのワードライン信号に応答して、アクセストランジスタ106は、読出し動作および書込み動作のために第1のMTJ素子102を第2のMTJ素子104に選択的に結合するように構成され得る。第1のMTJ素子102に関連する特定の読出し電流(または特定の書込み電流)がビットライン110またはソースライン112を通過するとき、読出し(または書込み)動作が、第1のMTJ素子102において実行され得る。第2のMTJ素子104に関連する特定の読出し電流(または特定の書込み電流)がビットライン110またはソースライン112を通過するとき、読出し(または書込み)動作が、第2のMTJ素子104において実行され得る。
【００１８】
第1のMTJ素子102、第2のMTJ素子104、およびアクセストランジスタ106は、データが第1および第2のMTJ素子102、104の抵抗状態(たとえば、論理状態)の形態で記憶され得るマルチビットSTT-MRAMメモリセルを形成することができる。たとえば、アクセストランジスタ106は、4つの論理状態(たとえば、論理状態「00」、「01」、「10」、および「11」)に対応する4つの可能な抵抗状態を有する2ビットSTT-MRAMメモリセルを提供するために、第1のMTJ素子102と第2のMTJ素子104とを結合するように構成され得る。
【００１９】
アクセストランジスタ106がワードライン108において印加されるワードライン信号によって活性化される間、1つの抵抗状態から別の抵抗状態への変化が起こり得る。たとえば、第1のMTJ素子102の磁気極性の変化を誘起するために、ビットライン110またはソースライン112において第1のMTJ素子102に対応する特定の書込み電流(たとえば、しきい値の大きさを有する書込み電流)を印加することによって、第1のMTJ素子102の抵抗状態の変化が起こり得る。第2のMTJ素子104の磁気極性の変化を誘起するために、ビットライン110またはソースライン112において第2のMTJ素子104に対応する第2の特定の書込み電流(たとえば、しきい値の大きさを有する書込み電流)を印加することによって、第2のMTJ素子104の抵抗状態の変化が起こり得る。
【００２０】
第1のMTJ素子102および第2のMTJ素子104は、各々、異なる動作パラメータを有するように構成され得る。たとえば、MTJ素子の磁気極性を変化させるためのしきい値電流は、MTJ素子のサイズ(たとえば、1つまたは複数の寸法)に明確に依存し得る。第2のMTJ素子104は、第1のMTJ素子102のサイズの2倍よりも大きいサイズを有するので、第2のMTJ素子104の磁気極性を変化させるためのしきい値電流は、第1のMTJ素子102の磁気極性を変化させるためのしきい値電流よりも大きい場合がある。
【００２１】
サイズの違いに基づいて、第1および第2のMTJ素子102、104は、互いに異なる他の動作パラメータまたは特性を有することができる。たとえば、第2のMTJ素子104は、第1のMTJ素子102のデータ保持パラメータよりも大きいデータ保持パラメータ(たとえば、エネルギー障壁(Eb))を有することができる。この例では、第2のMTJ素子104のより大きいデータ保持パラメータは、第1のMTJ素子102データ保持時間よりも長い第2のMTJ素子104のデータ保持時間を提供する。
【００２２】
第1および第2のMTJ素子102、104の異なる動作パラメータまたは特性は、第1および第2のMTJ素子102、104が異なるメモリ用途にカスタマイズされることを可能にし得る。たとえば、第1のMTJ素子102よりも大きいデータ保持を有する第2のMTJ素子104は、第1のMTJ素子102よりも長い持続時間の間、データを保持することができ、長期データ記憶素子として動作するように構成される。別の例として、第2のMTJ素子104よりも大きい読出しマージン(ΔR)を有する第1のMTJ素子102は、より短い読出し/書込み持続時間を提供することができ、高速アクセス記憶素子として動作するように構成される。
【００２３】
サイズに加えて、第1および第2のMTJ素子102、104は、上記で説明した異なる動作パラメータまたは特性を達成するために、他の構成を別々にまたは組み合わせて用いることができる。たとえば、第1MTJ素子102は、第2のMTJ素子104とは異なる材料を含むことができる。別の例として、第1および第2のMTJ素子102、104は、異なる物理的配置(たとえば、平面または多次元であり得る配置)を有することができる。
【００２４】
第1のMTJ素子102および第2のMTJ素子104は、各々、「固定層」と「自由層」とを含むことができる。固定層に対する自由層の特定の磁気配向は、MTJ素子の平行状態または逆平行状態をもたらす。第1および第2のMTJ素子102、104の平行状態および逆平行状態の特定の組合せは、特定の抵抗状態(たとえば、4つの論理状態「00」、「01」、「10」、および「11」を表す抵抗状態)に対応することができる。
【００２５】
動作中、アクセストランジスタ106がワードライン108において印加されたワードライン信号によって活性化される間、第1または第2のMTJ素子102、104の磁気極性の変化を誘起するために、ビットライン110またはソースライン112において特定の書込み電流を印加することによって、第1のMTJ素子102または第2のMTJ素子104のいずれかにデータが記憶され得る。たとえば、第1のMTJ素子102にデータを記憶するとき、第1のMTJ素子102の磁気極性を変化させるために、特定の書込み電流(たとえば、第1のMTJ素子102に関連するしきい値電流を超える電流)が、ビットライン110、第1および第2のMTJ素子102、104、ならびにソースライン112を通過することができる。第1のMTJ素子102のサイズに基づいて、第1のMTJ素子102に書き込むための特定の書込み電流は、第2のMTJ素子104の磁気極性を変化させるために必要な第2の書込み電流(たとえば、第2のMTJ素子104に関連するしきい値電流を超える電流)よりも小さい場合がある。第1のMTJ素子102に書き込むとき、第1のMTJ素子102にデータを書き込むためのより小さい書込み電流は、第2のMTJ素子104の抵抗状態(たとえば、論理状態)を変化させない。
【００２６】
第1および第2のMTJ素子102、104は、異なるサイズまたは異なる特性を有するので、第2のMTJ素子104への書込みは、第1のMTJ素子102に書き込むための電流よりも大きい書込み電流を必要とする場合がある。第2のMTJ素子104に書き込むために使用されるより大きい電流は、第1のMTJ素子102の抵抗状態を変化させる(たとえば、論理状態を乱す)場合がある。第1のMTJ素子102の可能な「乱れ」を説明するために、第2のMTJ素子104にデータを記憶すること(たとえば、第2のMTJ素子104への書込み動作)は、第2のMTJ素子104に書き込む前に「書戻しを伴う読出し(read with write-back)」プロセスを開始することを含むことができる。たとえば、第2のMTJ素子104に書き込む前に、第1のMTJ素子102の値を読み出すために、第1のMTJ素子102の読出し動作が実行され得る(たとえば、読出し値は、メモリコントローラにおいて、またはメモリコントローラにアクセス可能な別の記憶領域において記憶され得る)。第2のMTJ素子104に書き込んだ後、乱されている可能性がある第1のMTJ素子102の抵抗状態(たとえば、論理状態)は、第1のMTJ素子102の以前の読出し値を書き戻すこと(たとえば、メモリコントローラによって制御される「書戻し」動作)によって再記憶され得る。
【００２７】
ビットライン110またはソースライン112を介して特定の読出し電流を印加し、第1のMTJ素子102に関連する電流値を感知することによって、第1のMTJ素子102からデータが読み出され得る。感知された電流値を第1のMTJ素子102に関連する特定の基準レベルと比較することによって、第1のMTJ素子102の特定の抵抗状態(たとえば、論理状態)が決定され得る。たとえば、第1のMTJ素子102から読み出すとき、第1のMTJ素子102に関連する特定の読出し電流が、ビットライン110、第1および第2のMTJ素子102、104、ならびにソースライン112に通され得る。第1のMTJ素子102の電流値が(たとえば、第1のMTJ素子102の周囲のセンス増幅器または他の感知回路によって)感知され得る。感知された値は、第1のMTJ素子102の抵抗状態(たとえば、論理状態)を決定するために、第1のMTJ素子102に関連する特定の基準値と比較され得る。この場合、第1のMTJ素子102は、読み出され、第2のMTJ素子104は、読み出されない。
【００２８】
第1のMTJ素子102に関連する抵抗状態(たとえば、論理状態)の変化は、論理状態の変化に対応することができる。例示的な非限定的な例では、第1のMTJ素子102の抵抗状態の変化は、「01」から「11」もしくは「00」から「10」、またはその逆の論理状態の変化に対応することができる(すなわち、第1のMTJ素子102の抵抗状態は、ビットシーケンスの最上位ビット(MSB)を示すことができる)。別の例示的な非限定的な例では、第1のMTJ素子102の抵抗状態の変化は、「00」から「01」もしくは「10」から「11」、またはその逆の論理状態の変化に対応することができる(すなわち、第1のMTJ素子102の抵抗状態は、ビットシーケンスの最下位ビット(LSB)を示すことができる)。第1のMTJ素子102の抵抗状態を決定することは、第1のMTJ素子102に関連する感知された値を第1のMTJ素子102に関連する基準レベルと比較するために、1つまたは複数の比較デバイス(たとえば、1つまたは複数の比較器またはセンス増幅器)を用いることができる。
【００２９】
特定の態様では、ビットライン110またはソースライン112を介して特定の読出し電流を印加し、第2のMTJ素子104に関連する電流値を感知することによって、第2のMTJ素子104からデータが読み出され得る。第2のMTJ素子104から読み出すために使用される特定の読出し電流は、第1のMTJ素子102から読み出すために使用される読出し電流よりも大きい場合がある。第2のMTJ素子104から読み出すことは、第2のMTJ素子104の抵抗状態(たとえば、論理状態)を決定するために、二重比較方法を利用することができる。第2のMTJ素子104の感知された電流値を第2のMTJ素子104に関連する特定の基準レベルと比較することによって、第2のMTJ素子104の特定の抵抗状態(たとえば、論理状態)が決定され得る。
【００３０】
たとえば、第2のMTJ素子104に関連する特定の読出し電流は、ビットライン110、第1および第2のMTJ素子102、104、ならびにソースライン112に通され得る。第2のMTJ素子104の電流値が感知され得、感知された電流値は、第2のMTJ素子104に関連する第1の基準値との第1の比較の一部として使用され得る。第1の比較の結果は、第2のMTJ素子104の可能な抵抗状態を示すことができる。第1の比較の結果に基づいて、感知された電流値は、第1の比較によって示される可能な抵抗状態から第2のMTJ素子104の抵抗状態(たとえば、論理状態)を決定するために、第2のMTJ素子104に関連する第2の基準値との第2の比較の一部として使用され得る。第2のMTJ素子104に関連する抵抗状態(たとえば、論理状態)の変化は、論理状態の変化に対応することができる。例示的な非限定的な例では、第2のMTJ素子104の抵抗状態の変化は、「00」から「01」または「10」から「11」への論理状態の変化に対応することができる。
【００３１】
第2のMTJ素子104の抵抗状態を決定することは、第2のMTJ素子104に関連する少なくとも2つの異なる基準レベル値を使用することができる二重比較動作を用いることができる。第2の基準レベル値は、第1の基準レベル値よりも大きくてもよい。第2のMTJ素子104の抵抗状態を決定する際、二重比較動作は、図5A、図5B、図5C、および図5Dを参照して説明するように、第2のMTJ素子104に関連する2つの基準レベル値と第1のMTJ素子102に関連する1つの基準レベル値との組合せを使用する他の「オプション」を用いることができる。
【００３２】
第1および第2のMTJ素子102、104に関連する基準レベル値は、デバイス100の周辺に記憶され得る(たとえば、デバイス100の周辺のメモリコントローラに記憶され得る)。別の態様では、基準レベル値は、「初期化」デバイス(たとえば、特定の試験デバイス100)から決定された平均基準レベル値から導出され得る。代替的には、基準レベルは、他のメモリセルまたは他のMTJ構造(図示せず)によって決定され得る。
【００３３】
第1および第2のMTJ素子102、104の読出しおよび書込み動作は、第1および第2のMTJ素子102、104の周辺にあり得る回路(図示せず)によって実行され得る。たとえば、周辺回路は、限定はしないが、任意の数のメモリコントローラ、デコーダ、センス増幅器、レジスタ、または、メモリ素子の読出しおよび書込み動作のために使用され得る他のデバイスを含むことができる。たとえば、第1および第2のMTJ素子102、104の感知動作は、センス増幅器、またはMTJ素子の電流値を感知することができる他のデバイスによって実行され得る。第1および第2のMTJ素子102、104の比較動作は、感知された値をMTJ素子102、104に関連する基準値と比較することができる1つまたは複数のデバイス(たとえば、第1および第2のMTJ素子102、104の周辺の比較器)によって実行され得る。非限定的な例では、第1および第2のMTJ素子102、104に関連する比較動作は、感知動作と比較動作の両方を実行するように構成された1つまたは複数のセンス増幅器によって実行され得る。
【００３４】
第1のMTJ素子102のサイズの2倍よりも大きいサイズを有するように第2のMTJ素子104を構成することによって、第1および第2のMTJ素子は、異なるメモリ用途に役立つ異なる動作パラメータを有することができる。図2を参照して説明したように、複数のデュアルメモリ使用デバイス(たとえば、デバイス100)によって形成されたデュアルメモリアレイが提供され得る。
【００３５】
図2を参照すると、メモリアレイの一部の詳細が示され、全体として200で示されている。メモリアレイは、1つまたは複数のメモリデバイス(たとえば、メモリデバイス203、205、207、および209)を含むことができる。メモリデバイス203、205、207、および209は、各々、図1のメモリデバイス100に対応することができる。たとえば、メモリデバイス203、205、207、および209は、各々、マルチビットSTT-MRAMメモリセルに対応することができる。
【００３６】
メモリアレイの第1の行201は、メモリデバイス205を含むことができる。メモリデバイス205は、メモリアレイの第1の行201の他のメモリデバイス(たとえば、メモリデバイス203)とワードライン(WL)210を共有することができる。メモリデバイス205はまた、メモリアレイのメモリデバイスの列の他のメモリデバイス(たとえば、メモリデバイス209)と、ビットライン(BL)224およびソースライン(SL)226を共有することができる。メモリアレイの第2の行202は、メモリデバイス209を含むことができる。メモリデバイス209は、メモリアレイの第2の行202の他のメモリデバイス(たとえば、メモリデバイス207)とワードライン212を共有することができる。メモリデバイス207はまた、メモリアレイのメモリデバイスの列の他のメモリデバイス(たとえば、メモリデバイス203)と、ビットライン220およびソースライン222を共有することができる。ワードライン210、212、ビットライン220、224、およびソースライン222、226のいずれの構造および動作も、それぞれのワードライン対ワードライン、ビットライン対ビットライン、ソースライン対ソースラインの対応関係を有する図1のワードライン108、ビットライン110、およびソースライン112を参照して説明した通りであり得る。
【００３７】
メモリデバイス203、205、207、および209の各々は、メモリアレイの第1および第2のMTJサブアレイ内に含まれるそれぞれの第1のMTJ素子および第2のMTJ素子を含むことができる。たとえば、メモリデバイス203、205、207、および209の複数の第1のMTJ素子230、250、270、および290(たとえば、しまのあるボックス)は、各々、ほぼ第1のサイズを有することができ、メモリアレイの第1のMTJサブアレイの一部を形成することができる。第1のMTJ素子230、250、270、および290は、各々、図1の第1のMTJ素子102に対応することができる。メモリデバイス203、205、207、および209の複数の第2のMTJ素子232、252、272、および292(たとえば、黒一色のボックス)は、各々、第1のサイズの2倍よりも大きいほぼ第2のサイズを有することができ、メモリアレイの第2のMTJサブアレイの一部を形成することができる。第2のMTJ素子232、252、272、および292は、各々、図1の第2のMTJ素子104に対応することができる。複数の第1のMTJ素子および第1のMTJサブアレイは、第1のサイズに関連する動作パラメータを有することができる。複数の第2のMTJ素子および第2のMTJサブアレイは、第2のサイズに関連する動作パラメータを有することができる。
【００３８】
第1および第2のMTJサブアレイの動作パラメータに基づいて、第1および第2のMTJサブアレイは、特定のメモリ用途のために構成され得る。たとえば、第1のMTJサブアレイに関連する特定の読出しマージン(ΔR)パラメータは、第1のMTJサブアレイが高速/頻繁アクセスアレイとして動作することを可能にする、より短い読出し/書込み持続時間を提供することができる。別の例として、第2のMTJサブアレイに関連するデータ保持パラメータは、第2のMTJサブアレイが長期記憶アレイとして動作することを可能にする、より長いデータ保持持続時間を提供することができる。長期記憶アレイとして動作する場合、第2のMTJサブアレイは、長期データ記憶(たとえば、パッケージング用途のための冗長/トリミングデータ)または長期コード記憶(たとえば、ブートコード記憶)のために使用され得る。長期記憶アレイとして、第2のMTJサブアレイは、第1のMTJサブアレイよりも少ないエラー検査および訂正(ECC)を利用することができ、または、第1のMTJサブアレイよりも少ないデータ冗長性の必要性を有することができる。
【００３９】
第1のMTJサブアレイおよび第2のMTJサブアレイは、他のメモリ用途に対応することができる。たとえば、高速アクセスアレイとして構成されたとき、第1のMTJサブアレイは、データキャッシュ(たとえば、レベル1キャッシュ)として使用され得る。長期記憶アレイとして構成されたとき、第2のMTJサブアレイは、第1のMTJサブアレイのための一時記憶アレイとして使用され得る。第2のMTJサブアレイはまた、電子デバイスのスリープモード動作の一部として使用されるデータ、または、電子デバイスの初期化動作の一部として使用されるデータ(たとえば、キャッシュアレイ状態またはプロセッサ状態を初期化するためのデータ)を記憶するために使用され得る。
【００４０】
動作中、書込み動作は、メモリデバイスの選択された行の1つまたは複数のメモリデバイスにおいて実行され得る。書込み動作は、選択された行の1つまたは複数のメモリデバイスの第1または第2のMTJ素子に書き込むことを含むことができる。たとえば、メモリアレイの第1の行201のメモリデバイス(たとえば、メモリデバイス203および205)に対応する書込み要求を示す信号(たとえば、電圧)が、ワードライン210において提供され得る。ワードライン210において提供される信号は、第1の行201のメモリデバイス(たとえば、メモリデバイス203および205)の各々のアクセストランジスタ(図示せず)のゲートを活性化することができる。メモリデバイス205への書込みの例として、第1のMTJ素子250に書き込むための特定の書込み電流を提供することによって、データ値がメモリデバイス205の第1のMTJ素子250において記憶され得る。特定の書込み電流は、ビットライン224と、第1および第2のMTJ素子250、252と、ソースライン226とを通過することができる。第1のMTJ素子250に書き込むための特定の書込み電流は、第2のMTJ素子252に書き込むための書込み電流よりも小さい場合がある。
【００４１】
メモリデバイス203への書込みの例として、ビットライン220と、第1および第2のMTJ素子230、232と、ソースライン222とを通過するように、第2のMTJ素子232に書き込むための書込み電流を提供することによって、メモリデバイス203の第2のMTJ素子232においてデータ値が記憶され得る第2のMTJ素子232に書き込むための書込み電流は、第1のMTJ素子230と第2のMTJ素子232の両方に書き込むために十分に大きい場合があり、第1のMTJ素子230において記憶された値を乱す場合がある。したがって、第2のMTJ素子232に書き込む前に、第1のMTJ素子230において読出し動作が実行され得る。第2のMTJ素子232に書き込んだ後、以前に読み出された第1のMTJ素子230の抵抗状態(たとえば、論理状態)は、(たとえば、第2のMTJ素子232に書き込むことによって生じた乱れの影響を補償するために、第1のMTJ素子230に値を再書込みすることによって)再記憶され得る。
【００４２】
読出し動作は、メモリデバイスの選択された行の1つまたは複数のメモリデバイスにおいて実行され得る。読出し動作は、選択された行の1つまたは複数のメモリデバイスの第1または第2のMTJ素子から読み出すことを含むことができる。たとえば、メモリアレイの第2の行202のメモリデバイス(たとえば、メモリデバイス207および209)に対応する読出し要求を示すことができる信号(たとえば、電圧)が、ワードライン212において提供され得る。ワードライン212において提供される信号は、第2の行202のメモリデバイス(たとえば、メモリデバイス207および209)の各々のアクセストランジスタ(図示せず)のゲートを活性化することができる。
【００４３】
メモリデバイス209からの読出しの例として、メモリデバイス209の第1のMTJ素子290において記憶されたデータ値は、ビットライン224と、第1および第2のMTJ素子290、292と、ソースライン226とを通過するように第1のMTJ素子290に関連する読出し電流を提供することによって読み出され得る。第1のMTJ素子290の電流値が感知され得、感知された電流値は、第1のMTJ素子290に関連する基準値との比較の一部として使用され得る。比較に基づいて、第1のMTJ素子290の抵抗状態(たとえば、論理状態)が決定され得る。第1のMTJ素子290に関連する読出し電流は、第2のMTJ素子292から読み出すために利用される読出し電流よりも小さい場合がある。
【００４４】
メモリデバイス207からの読出しの例として、メモリデバイス207の第2のMTJ素子272において記憶されたデータ値は、ビットライン220と、第1および第2のMTJ素子270、272と、ソースライン222とを通過するように第2のMTJ素子272に関連する読出し電流を提供することによって読み出され得る。第2のMTJ素子272に関連する読出し電流は、第1のMTJ素子270から読み出すために利用される読出し電流よりも大きい場合がある。第2のMTJ素子272の電流値が感知され得、感知された電流値は、第2のMTJ素子272に関連する第1の基準値と比較され得る(第1の比較)。第1の比較の結果に基づいて、感知された電流値は、第2のMTJ素子272の抵抗状態(たとえば、論理状態)を決定するために、第2のMTJ素子272に関連する第2の基準値と比較され得る(第2の比較)。
【００４５】
第1および第2のMTJサブアレイの読出しおよび書込み動作は、メモリアレイの周辺にあり得る回路(図示せず)によって実行され得る。たとえば、周辺回路は、限定はしないが、任意の数のメモリコントローラ、デコーダ、センス増幅器、レジスタ、または、メモリ素子の読出し/書込み動作のために使用され得る他のデバイスを含むことができる。たとえば、第1および第2のMTJサブアレイの1つまたは複数のメモリデバイス(たとえば、メモリデバイス203、205、207、および209)の感知動作は、第1および第2のMTJサブアレイの複数の第1および第2のMTJ素子の電流値を感知することができるセンス増幅器または他のデバイスによって実行され得る。1つまたは複数のメモリデバイスの比較動作は、感知された値を第1および第2のMTJサブアレイの複数の第1および第2のMTJ素子に関連する基準値と比較することができる比較器または他のデバイスによって実行され得る。
【００４６】
第1および第2のMTJ素子は、特定のメモリ用途に役立つ異なる動作パラメータを有するように構成され得る。第1および第2のMTJサブアレイを形成するために第1および第2のMTJ素子を選択することによって、単一のメモリアレイは、複数のMTJサブアレイを含むことができ、各サブアレイは、特定のメモリ用途(たとえば、高速アクセスアレイまたは長期記憶アレイ)に役立つ異なる動作パラメータを有し、結果として、単一のメモリアレイ内で二重(または複数)メモリ用途をもたらす。一例として、単一のメモリアレイは、図3Aおよび図3Bに関して説明したように、高速データ記憶および長期高データ保持記憶のメモリ用途に対応することができる。
【００４７】
図3Aを参照すると、メモリサブアレイを有するシステムを示すブロック図が示されており、全体として300で示されている。システム300は、単一のメモリアレイ318を含む。メモリアレイ318は、第1のMTJサブアレイ(たとえば、高速(HS)サブアレイ)312を形成するように構成された複数の第1のMTJ素子(たとえば、図2の第1のMTJ素子230、250、270、および290)を含む。メモリアレイ318はまた、第2のMTJサブアレイ(たとえば、高データ保持(HDR)サブアレイ)314を形成する複数の第2のMTJ素子(たとえば、図2の第2のMTJ素子232、252、272、および292)を含む。第1および第2のMTJサブアレイは、ダイ(たとえば、半導体ダイ)内に集積され得る。
【００４８】
第1のMTJサブアレイは、(たとえば、高速/頻繁アクセスアレイとして、またはデータキャッシュとしての)第1のメモリ用途のための動作パラメータの第1のセットを有するように構成され得、第2のMTJサブアレイは、第1のメモリ用途とは異なる(たとえば、長期記憶アレイとしての)第2のメモリ用途のための動作パラメータの第2のセットを有するように構成され得る。動作パラメータの第1のセットは、動作パラメータの第2のセットとは異なる場合がある。動作パラメータの第1のセットは、複数の第1のMTJ素子の各第1のMTJ素子の物理的特性に基づくことができる。動作パラメータの第2のセットは、複数の第2のMTJ素子の各第2のMTJ素子の物理的特性に基づくことができる。たとえば、第1のMTJ素子の物理的特性は、第1のサイズを含むことができ、第2のMTJ素子の物理的特性は、第1のサイズの2倍よりも大きい第2のサイズを含むことができる。
【００４９】
第1のMTJ素子および第2のMTJ素子の他の物理的特性は、第1および第2のMTJサブアレイの異なる動作パラメータのための基礎として機能することができる。たとえば、第1のMTJ素子は、第1の材料タイプの材料を有することができ、第2のMTJ素子は、第1の材料タイプとは異なる第2の材料タイプの材料を有することができる。別の例として、第1および第2のMTJサブアレイの第1および第2のMTJ素子は、異なる物理的配置(たとえば、平面または多次元であり得る配置)を有するように構成され得る。
【００５０】
HSサブアレイ312およびHDRサブアレイ314は、各々、特定のメモリ用途に役立つ動作パラメータを有することができる。たとえば、複数の第2のMTJ素子(たとえば、高データ保持)に関連する動作パラメータは、HDRサブアレイ314に関連付けられ得る。複数の第1のMTJ素子(たとえば、より短い読出し/書込み持続時間のための、より大きい読出しマージン)に関連する動作パラメータは、HSサブアレイ312に関連付けられ得る。一例として、HDRサブアレイ314は、HSサブアレイ312のデータ保持時間よりも長いデータ保持時間を有することができる。別の例として、HSサブアレイ312は、HDRサブアレイ314の読出し/書込み持続時間よりも短い読出し/書込み持続時間(たとえば、高速読出し/書込み持続時間)を有することができる。HSおよびHDRサブアレイ312、314は、例示的な例として、モバイルフォン、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータなどのデバイス内に組み込まれ得る。
【００５１】
システム300は、メモリコントローラ304と、中央処理装置(CPU)302とをさらに含む。メモリコントローラ304は、第1のMTJサブアレイ(たとえば、HSサブアレイ312)の複数の第1のMTJ素子の各々と、第2のMTJサブアレイ(たとえば、HDRサブアレイ314)の複数の第2のMTJ素子の各々とをアドレスするように構成され得る。メモリコントローラ304は、メモリコントローラ304によって受信されたデータに関連する優先度インジケータに基づいて、特定のMTJサブアレイ(たとえばHSサブアレイ312またはHDRサブアレイ314)にデータを記憶するように構成され得る。
【００５２】
HSサブアレイ312およびHDRサブアレイ314は、単一のメモリアレイ318(たとえば、図2のメモリアレイ200)の一部であり得る。HSサブアレイ312およびHDRサブアレイ314は、各々、メモリコントローラ304に結合され、メモリコントローラ304と通信する。メモリコントローラ304は、CPU302に結合され得、CPU302と通信することができる。メモリコントローラ304は、CPU302から、データ読出し/書込み要求と、要求に関連する命令とを受信することができる。メモリコントローラ304はまた、単一のメモリアレイ318のHSサブアレイ312またはHDRサブアレイ314のいずれかに対して読み書きされるべきデータに関連する優先度レベルを示す、CPU302からの優先度インジケータ316を受信することができる。
【００５３】
メモリコントローラ304は、CPU302からのデータ読出し/書込み要求を処理することの一部として利用されるマッピングレジストリ306を含むことができる。マッピングレジストリ306は、データの優先度レベルに基づいて特定のMTJサブアレイからデータを読出し/特定のMTJサブアレイにデータを書き込み、特定のMTJサブアレイにおいて記憶されたデータをCPU302からのデータ要求にマッピングするためにメモリコントローラ304によって利用されるデータパラメータ(たとえば、データ識別子、CPU論理アドレス指定、メモリ物理アドレス指定、データ優先度レベル、サブアレイ割り振り)を含むことができる。
【００５４】
特定のMTJサブアレイへのデータの記憶は、CPU302からの他のインジケータに基づいてメモリコントローラ304によって決定され得る。たとえば、特定のMTJサブアレイへのデータ割り振りは、データ(たとえば、頻繁にアクセスされるデータ)のアクセス頻度を示すことができるデータアクセスインジケータに基づき得る。別の例では、特定のMTJサブアレイへのデータ割り振りは、データ(たとえば、プロセッサキャッシュ動作のために使用されるデータ、またはブートコード動作のために使用されるデータ)の特定の用途を示すことができるデータ使用インジケータに基づき得る。
【００５５】
メモリコントローラ304は、メモリコントローラ304によって処理される読出し/書込み動作の一部としHSおよびHDRサブアレイ312、314を活性化するための活性化回路308を含むことができる。活性化回路308は、HSおよびHDRサブアレイ312、314を形成する複数の第1および第2のMTJ素子に関連するアクセストランジスタ(図示せず)の活性化のための信号を提供することができる。特定の例では、活性化回路308は、HSおよびHDRサブアレイ312、314の周辺の回路の一部であり得る。たとえば、周辺回路は、限定はしないが、他のメモリコントローラ、デコーダ、センス増幅器、レジスタ、または、メモリアレイのメモリ素子の書込み/読出し動作のために使用され得る他のデバイスであり得る。
【００５６】
メモリコントローラ304は、メモリコントローラ304によって処理される読出し/書込み動作の一部として特定の基準値と感知された値との比較を実行するための比較回路310を含むことができる。たとえば、HSサブアレイ312の特定の第1のMTJ素子の読出し動作の一部として、比較回路310は、特定の第1のMTJ素子の抵抗状態(たとえば、論理状態)を決定するために、特定の第1のMTJ素子の感知された値を、第1のMTJ素子に関連する特定の基準値と比較することができる。
【００５７】
比較回路310は、HDRサブアレイ314の特定の第2のMTJ素子の抵抗状態(たとえば、論理状態)を決定するために二重比較方法を実行することもできる。たとえば、HDRサブアレイ314の特定の第2のMTJ素子の読出し動作の一部として、比較回路310は、特定の第2のMTJ素子の抵抗状態(たとえば、論理状態)を決定するために、第2のMTJ素子に関連する特定の基準値と特定の第2のMTJ素子の感知された値との第1の比較を実行することができる。第1の比較の結果に基づいて、比較回路310は、第2のMTJ素子の抵抗状態(たとえば、論理状態)を決定するために、第2のMTJ素子に関連する第2の基準値と感知された値との第2の比較を実行することができる。特定の態様では、比較回路310は、HSおよびHDRサブアレイ312、314の周辺の回路の一部であり得る。たとえば、周辺回路は、限定はしないが、他のメモリコントローラ、デコーダ、センス増幅器、レジスタ、または、メモリアレイのメモリ素子の読出し/書込み動作のために使用され得る他のデバイスを含むことができる。
【００５８】
動作中、メモリコントローラ304は、CPU302から、データ読出し要求および書込み要求と、要求に関連するデータの優先度レベルを示す関連する優先度インジケータとを受信することができる。メモリコントローラ304は、データの優先度レベルに基づいて、HSサブアレイ312またはHDRサブアレイ314いずれかに対してデータを読み書きすることができる。たとえば、CPU302は、特定のデータが高速データアクセスまたは一時的データ記憶のために構成されたメモリアレイ(たとえば、メモリアレイ318のHSサブアレイ312)に記憶されるべきであることを示す優先度インジケータ316を書込み要求の一部として提供することができる。メモリコントローラ304は、CPU302から受信された書込み要求と優先度インジケータとを処理することの一部として、マッピングレジストリ306を利用することができる。優先度インジケータ316に基づいて、メモリコントローラ304は、特定のデータがHSサブアレイ312に記憶されるべきであり、HDRサブアレイ314に記憶されるべきではないことを決定することができる。メモリコントローラ304は、HSサブアレイ312を活性化するために活性化回路308を利用することができ、HSサブアレイ312への特定のデータの書込み動作を実行することができる。
【００５９】
別の例として、メモリコントローラ304は、特定のデータを取り出すためにCPU302から読出し要求を受信することができる。メモリコントローラ304は、CPU302から受信された読出し要求を処理することの一部としてマッピングレジストリ306を利用することができる。HSサブアレイ312が読み出されるべきであることを決定すると、メモリコントローラ304は、HSサブアレイ312を活性化するために活性化回路308を利用することができ、特定のデータが記憶されたHSサブアレイ312の第1のMTJ素子に関連する感知された値の比較を実行するために比較回路310を利用することができる。特定の態様では、マッピングレジストリ306、活性化回路308、および比較回路310は、メモリコントローラ304とは別個であり得る。比較の結果に基づいて、比較回路310は、特定のデータが記憶されたHSサブアレイ312の第1のMTJ素子の抵抗状態(たとえば、論理状態)を決定することができ、読出し要求を満たすために読出し動作を完了することができる。
【００６０】
特定のデータがHDRサブアレイ314から読み出されるべき場合には、メモリコントローラ304は、特定のデータが記憶されたHDRサブアレイ314の第2のMTJ素子の抵抗状態(たとえば、論理状態)を決定するために二重比較方法を実行するために比較回路310を利用することができる。特定の態様では、メモリコントローラ304は、HDRサブアレイ314から読み出すための別個の活性化回路308と比較回路310とを利用することができ、HSサブアレイ312から読み出すための別個の活性化回路308と比較回路310とを利用することができる。特定の態様では、活性化回路308および比較回路310は、メモリコントローラ304とは別個であり得る。
【００６１】
たとえば、比較回路310は、HDRサブアレイ314の第2のMTJ素子に関連する基準値と、HDRサブアレイ314の第2のMTJ素子に関連する感知された値との第1の比較を実行することができる。第1の比較の結果に基づいて、比較回路310は、HDRサブアレイ314の第2のMTJ素子に関連する基準値と感知された値との第2の比較を実行することができる。第2の比較に基づいて、比較回路310は、HDRサブアレイ314の第2のMTJ素子の抵抗状態(たとえば、論理状態)を決定することができ、読出し要求を満たすために読出し動作を完了することができる。
【００６２】
それぞれ、複数の第1および第2のMTJ素子によって形成されたHSサブアレイ312およびHDRサブアレイ314は、異なるメモリ要求に対応することができる。非限定的な例では、HDRサブアレイ314は、図3Bを参照してさらに説明するように、HSサブアレイ312のためのバックアップ記憶アレイとして使用され得る。
【００６３】
図3Bは、図3Aのメモリアレイ318の一例を示す。典型的な第1のMTJ素子320は、第1のサイズを有することができ、ほぼ第1のサイズを有する複数の第1のMTJ素子の一部であり得る(たとえば、しまのあるボックス)。典型的な第2のMTJ素子322は、第1のサイズの2倍よりも大きい第2のサイズを有することができ、複数の第2のMTJ素子の一部であり得る(たとえば、黒一色のボックス)。複数の第1のMTJ素子および複数の第2のMTJ素子は、それぞれ第1および第2のMTJサブアレイを形成し、第1および第2のMTJサブアレイは、各々、特定のメモリ用途のために、それぞれのパラメータの第1および第2のセットに基づいて動作するように構成され得る。非限定的な例では、第2のMTJサブアレイ(たとえば、図3Aの高データ保持サブアレイ314)は、第1のMTJサブアレイ(たとえば、図3Aの高速サブアレイ312)に記憶された対応するデータの複製値であるデータ値を記憶するように構成され得る。したがって、第2のMTJサブアレイは、第1のMTJサブアレイのためのバックアップストレージとして動作するように構成され得る。
【００６４】
たとえば、第1のMTJ素子320は、「1」の論理値に対応するデータ値を記憶することができる。第2のMTJ素子322は、特定の第1のMTJ素子320において記憶されたデータ値の複製データ値である「1」の論理値に対応するデータ値を記憶することができる。同様に、複数の第1のMTJ素子の各第1のMTJ素子における論理データ値は、複数の第2のMTJ素子の対応する第2のMTJ素子の各々において複製される。
【００６５】
メモリアレイ318の第1および第2のMTJサブアレイは、図1のデバイス100または図2のメモリアレイ200のデバイスによって利用される読出しおよび書込み動作を利用することができる。メモリアレイ318の第2のMTJサブアレイに関連する読出し動作は、図4を参照してさらに説明するように、第2のMTJサブアレイを形成する第2のMTJ素子の抵抗状態(たとえば、論理状態)を決定するために二重比較方法を利用することができる。
【００６６】
図4を参照すると、デバイスを動作させる方法の特定の態様を示すフローチャートが示され、全体として400で示されている。方法400は、アクセストランジスタと、第1の磁気トンネル接合(MTJ)素子と、第2のMTJ素子とを含むデバイスにおいて実行され得る。方法400は、たとえば、図1のデバイス100、図2のメモリアレイ200の一部を形成するメモリデバイス(たとえば、メモリデバイス203、205、207、または209)、図3Aのシステム300、またはそれらの組合せにおいて実行され得る。
【００６７】
方法400は、402において、アクセストランジスタを活性化するステップを含むことができ、第1の磁気トンネル接合(MTJ)素子および第2のMTJ素子は、アクセストランジスタに応答する。一例では、第1のMTJ素子は、第1のサイズを有し、第2のMTJ素子は、第1のサイズの2倍よりも大きい第2のサイズを有する。たとえば、アクセストランジスタは、アクセストランジスタ106に対応することができ、第1のMTJ素子は、第1のMTJ素子102に対応することができ、第2のMTJ素子は、第2のMTJ素子104に対応することができる。第1のMTJ素子、第2のMTJ素子、およびアクセストランジスタは、マルチビットSTT-MRAMメモリセルを形成することができる。
【００６８】
アクセストランジスタを活性化するステップは、第2のMTJ素子に対応する読出し要求を示すことができる信号(たとえば、電圧)を、ワードライン(たとえば、図1のワードライン108または図2のワードライン210および212)を介して、アクセストランジスタ106のゲートに提供するステップを含むことができる。ワードラインからの信号に基づいて、アクセストランジスタは、第1のMTJ素子を第2のMTJ素子に選択的に結合することができる。読出し要素の一部として、第2のMTJ素子に関連する特定の電流が、第1のMTJ素子に結合されたビットラインまたは第2のMTJ素子に結合されたソースラインにおいて印加され得、第2のMTJ素子に関連する電流値が感知され得る。
【００６９】
方法400はまた、404において、第2のMTJ素子の抵抗状態を決定するステップを含む。たとえば、2ビットSTT-MRAMメモリセルの第1および第2のMTJ素子の抵抗状態(たとえば、論理状態)は、第1のMTJ素子の平行状態または逆平行状態と第2のMTJ素子の平行状態または逆平行状態との1つまたは複数の組合せに基づき得る。たとえば、MTJ素子の平行状態は、「固定層」磁気配向と平行な「自由層」磁気配向を有するMTJ素子に対応することができる。MTJ素子の逆平行状態は、「固定層」磁気配向と平行でない「自由層」磁気配向を有するMTJ素子に対応することができる。第1および第2のMTJ素子の抵抗状態(たとえば、論理状態)は、4つの論理状態(たとえば、論理状態「00」、「01」、「10」、および「11」)に対応する平行状態および逆平行状態の組合せを含むことができる。
【００７０】
404において第2のMTJ素子の抵抗状態を決定するステップの一部として、方法400は、406において、第1の基準値と感知された値との第1の比較を実行するステップも含む。たとえば、第1の比較は、第2のMTJ素子に関連する感知された値を利用することができ、感知された値を第1の基準値と比較することができる。第1の基準値は、第2のMTJ素子に関連する第1の基準レベルであり得る。
【００７１】
404において第2のMTJ素子の抵抗状態を決定するステップの一部として、方法400は、408において、第2の基準値と感知された値との第2の比較を実行するステップも含み、第2の基準値は、第1の比較の結果に基づいて選択される。たとえば、第1の比較の結果(たとえば、「1」の比較結果)が、感知された値が第1の基準レベル(たとえば、第2のMTJ素子に関連する第1の基準レベル)よりも大きいことを示す場合、第2の基準レベル(たとえば、第2のMTJ素子に関連する第2の基準レベル)が、感知された値が第2の比較中に比較される基準レベルとして使用され得る。
【００７２】
感知された値が第2のMTJ素子に関連する第2の基準レベルよりも大きいことを示す第2の比較の結果は、第2のMTJ素子が特定の論理状態(たとえば、第1のMTJ素子の逆平行状態と第2のMTJ素子の逆平行状態とに対応する論理状態「11」)に関連付けられることを示すことができる。第2のMTJ素子の他の可能な抵抗状態(たとえば、論理状態)は、図5A、図5B、図5C、および図5Dを参照してさらに説明するように、第1および第2の比較からの異なる結果に基づいて決定され得る。
【００７３】
図4の方法400について図1に関連して説明したが、方法400はまた、図2のメモリアレイによって実行され得る。たとえば、方法400は、第1および第2のMTJ素子を含む別のデバイスによって実行、開始、または制御され得る。第1および第2のMTJ素子を含むことができるデバイスの例は、フィールドプログラマブルゲートアレイ(FPGA)デバイス、特定用途向け集積回路(ASIC)、中央処理装置(CPU)などの処理ユニット、デジタル信号プロセッサ(DSP)、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはそれらの任意の組合せを含む。一例として、図4の方法400は、図3Aまたは図6を参照して説明するように、命令を実行するメモリコントローラまたはプロセッサによって実行され得る。命令は、第2のMTJ素子から読み出すためのオプションを提供することができる。命令はまた、図5A、図5B、図5C、および図5Dを参照してさらに説明するように、第2のMTJ素子の基準状態を決定する際に使用されるべき基準レベルを示すことができる。
【００７４】
図5Aを参照すると、デバイスの平行状態および逆平行状態に対する論理状態の特定のマッピングの詳細が示され、全体としてチャート501によって示されている。チャート501は、第1および第2のMTJ素子(たとえば、図1の第1および第2のMTJ素子102、104、または、図2の第1および第2のMTJ素子230、232、250、252、270、272、290、292)の抵抗状態を示す。たとえば、第1のMTJ素子と第2のMTJ素子とを含む2ビットSTT-MRAMメモリセルは、4つの論理状態(たとえば、論理状態「00」、「01」、「10」、および「11」)のうちの1つを示す直列抵抗にプログラムされ得る。
【００７５】
チャート501は、第1および第2のMTJ素子の平行状態および逆平行状態(たとえば、Res1p、Res2p、Res1ap、およびRes2ap)に対する論理状態の特定のマッピングを示す。図5Aの例では、論理状態「00」に対応する抵抗状態は、第1のMTJ素子の平行状態(たとえば、Res1p)と、第2のMTJ素子の平行状態(たとえば、Res2p)とを示すことができる。論理状態「01」に対応する抵抗状態は、第1のMTJ素子の平行状態(たとえば、Res1p)と、第2のMTJ素子の逆平行状態(たとえば、Res2ap)とを示すことができる。論理状態「10」に対応する抵抗状態は、第1のMTJ素子の逆平行状態(たとえば、Res1ap)と、第2のMTJ素子の平行状態(たとえば、Res2p)とを示すことができる。論理状態「11」に対応する抵抗状態は、第1のMTJ素子の逆平行状態(たとえば、Res1ap)と、第2のMTJ素子の逆平行状態(たとえば、Res2ap)とを示すことができる。
【００７６】
第1および第2のMTJ素子に関する抵抗状態を決定することは、第1および第2のMTJ素子に関連する1つまたは複数の基準レベル値に対して、感知された値を比較することを含むことができる。たとえば、第1のMTJ素子は、基準レベル509に関連付けられ得、第2のMTJ素子は、第1の基準レベル511および第2の基準レベル507に関連付けられ得る。第1のMTJ素子(たとえば、図1の第1のMTJ素子102)に関連する単一の基準レベル509は、第2のMTJ素子(たとえば、図1の第2のMTJ素子104)に関連する第1の基準レベル511よりも大きく、第2のMTJ素子に関連する第2の基準レベル507よりも小さくてもよい。
【００７７】
第1および第2のMTJ素子は、(たとえば、第1のMTJ素子のサイズの2倍よりも大きいサイズを有する第2のMTJ素子の結果として)異なる動作パラメータを有することができる。たとえば、第1の読出しマージン(ΔR1)505が第1のMTJ素子(たとえば、図1の第1のMTJ素子102)に関連付けられ得、第2の読出しマージン(ΔR2)503が第2のMTJ素子(たとえば、図1の第2のMTJ素子104)に関連付けられ得る。第2のMTJ素子のΔR2は、第1のMTJ素子のΔR1よりも小さい場合がある。
【００７８】
第1および第2のMTJ素子の読出しマージンの違いは、1つのMTJ素子を他のMTJ素子よりも特定のメモリ用途に合わせられるようにすることができる。たとえば、第1のMTJ素子のより大きいΔR1は、高速または頻繁な読出し動作(たとえば、キャッシュメモリの高速および/または頻繁な読出し動作)のためのより大きいエラーマージンを提供することができる。第2のMTJ素子のより小さいΔR2は、より低速またはまれな読出し動作(たとえば、長期記憶メモリのより低速でより少ない読出し動作)により役立つことができる。
【００７９】
第1および第2のMTJ素子の抵抗状態は、第1および第2のMTJ素子に関連する基準値と第1および第2のMTJ素子の感知された値との比較によって決定され得る。たとえば、第1のMTJ素子(たとえば、図1の第1のMTJ素子102)の読出し動作中、感知された値は、第1のMTJ素子に関連する基準レベル509と比較され得る。比較が、感知された値が基準レベル509よりも大きいことを示す場合、第1のMTJ素子は、第1のMTJ素子が論理「1」ビットを記憶することを示す逆平行状態(たとえば、Res1ap)を有する。比較が、感知された値が基準レベル509よりも小さいことを示す場合、第1のMTJ素子は、第1のMTJ素子が論理「0」ビットを記憶することを示す平行状態(たとえば、Res1p)を有する。
【００８０】
第2のMTJ素子(たとえば、図1の第2のMTJ素子104)の抵抗状態(たとえば、論理状態)を決定することは、第1および第2のMTJ素子に関連する2つ以上の基準レベル(たとえば、基準レベル値507、509、および511)を使用することができる二重比較方法を利用することができる。
【００８１】
図5Bを参照すると、デバイスから読み出す方法が示され、全体として502で示されている。たとえば、方法502は、図5Aを参照して説明したデバイスに関連する論理状態を決定するように実行され得る。第2のMTJ素子(たとえば、図1の第2のMTJ素子104または図2の232、252、272、292)からデータを読み出すことは、第2のMTJ素子の論理状態を決定するために二重比較方法を利用することができる。二重比較方法は、第1の基準値と感知された値との第1の比較を実行するために第2のMTJ素子に関連する感知された値を利用することと、第1の比較の結果に基づいて、第2の基準値と感知された値との第2の比較を実行するために第2の基準値を選択することとを含むことができる。
【００８２】
二重比較方法は、第2のMTJ素子から読み出すための第1のオプションを含むことができる。たとえば、第1のオプションでは感知された値が504において実行される第1の比較の一部として比較される基準レベルとして、第1のMTJ素子に関連する基準レベル(たとえば、図5Aの基準レベル509)が使用され得る。
【００８３】
第1の比較の結果(たとえば、「1」の結果)が、感知された値が基準レベル(たとえば、図5Aの基準レベル509)よりも大きいことを示す場合、感知された値が512において実行される第2の比較中に比較される基準レベルとして、第2のMTJ素子に関連する第2の基準レベル(たとえば、図5AのRef2レベル507)が使用され得る。第2の比較が、感知された値が第2のMTJ素子に関連する第2の基準レベル(たとえば、図5AのRef2レベル507)よりも大きいことを示す場合、第2のMTJ素子が論理「1」ビットを記憶するという決定がなされ得る。第2の比較が、感知された値が第2のMTJ素子に関連する第2の基準レベル(たとえば、図5AのRef2レベル507)よりも小さいことを示す場合、第2のMTJ素子が論理「0」ビットを記憶するという決定がなされ得る。
【００８４】
第1の比較の結果(たとえば、「0」の結果)が、感知された値が基準レベル(たとえば、図5Aの基準レベル509)よりも小さいことを示す場合、感知された値が510において実行される第2の比較中に比較される基準レベルとして、第2のMTJ素子に関連する第1の基準レベル(たとえば、図5AのRef1レベル511)が使用され得る。感知された値が第2のMTJ素子に関連する第1の基準レベル(たとえば、図5AのRef1レベル511)よりも大きいことを示す第2の比較の結果は、第2のMTJ素子が論理「1」ビットを記憶することを示すことができる。感知された値が第2のMTJ素子に関連する第1の基準レベル(たとえば、図5AのRef1レベル511)よりも小さいことを示す第2の比較の結果は、第2のMTJ素子が論理「0」ビットを記憶することを示すことができる。
【００８５】
図5Aが第1および第2のMTJ素子の平行状態および逆平行状態(たとえば、Res1p、Res2p、Res1ap、およびRes2ap)に対する論理状態(たとえば、「00」、「01」、「10」、および「11」)の特定のマッピングを示すことは明らかであろう。図5Aに示す特定のマッピングは、第1のMTJ素子と第2のMTJ素子の両方について、平行状態が論理「0」状態に対応し、逆平行状態が論理「1」に対応する場合を表す。第1および第2のMTJ素子の平行状態および逆平行に対する論理状態の他のマッピングが実施され得る。たとえば、別の特定のマッピングでは、第2のMTJ素子の抵抗状態によって示される論理状態は、図5Cおよび図5Dを参照してさらに説明するように、第1のMTJ素子の抵抗状態に依存することができる。
【００８６】
図5Cを参照すると、デバイスの平行状態および逆平行状態に対する論理状態の別のマッピングの詳細が示され、全体としてチャート550によって示されている。チャート550は、第1および第2のMTJ素子(たとえば、図1の第1および第2のMTJ素子102、104、または、図2の第1および第2のMTJ素子230、232、250、252、270、272、290、292)の抵抗状態を示す。たとえば、第1のMTJ素子と第2のMTJ素子とを含む2ビットSTT-MRAMメモリセルは、4つの論理状態(たとえば、論理状態「00」、「01」、「10」、および「11」)のうちの1つを示す直列抵抗にプログラムされ得る。図5Cにおいて、論理状態「10」は、(図5Aの例におけるように、論理状態「11」よりも低い直列抵抗に対応する論理状態「10」の代わりに)論理状態「11」よりも大きい直列抵抗に対応する。
【００８７】
たとえば、論理状態「00」に対応する抵抗状態は、第1のMTJ素子の平行状態(たとえば、Res1p)と第2のMTJ素子の平行状態(たとえば、Res2p)とを示すことができる。論理状態「01」に対応する抵抗状態は、第1のMTJ素子の平行状態(たとえば、Res1p)と第2のMTJ素子の逆平行状態(たとえば、Res2ap)とを示すことができる。論理状態「11」に対応する抵抗状態は、第1のMTJ素子の逆平行状態(たとえば、Res1ap)と第2のMTJ素子の平行状態(たとえば、Res2p)とを示すことができる。論理状態「10」に対応する抵抗状態は、第1のMTJ素子の逆平行状態(たとえば、Res1ap)と第2のMTJ素子の逆平行状態(たとえば、Res2ap)とを示すことができる。したがって、図5Cにおいて、論理状態「10」および「11」は、図5Aの例と比較して、異なる直列抵抗と、異なる平行状態および逆平行状態とに対応する。
【００８８】
図5Dを参照すると、デバイスの第2のMTJ素子を読み出す方法が示され、全体としてそれぞれ552および554で示されている。たとえば、方法552および554は、図5Cを参照した説明したデバイスに関連する論理状態を決定するために実行され得る。二重比較方法は、第2のMTJ素子から読み出すための第2のオプションを含むことができる。たとえば、第2のオプションの間、506において第1の比較が実行される。第1の比較506の一部として、感知された値は、第2のMTJ素子に関連する第1の基準レベル(たとえば、図5Cの基準レベル511)と比較され得る。
【００８９】
第1の比較の結果(たとえば、「1」の結果)が、感知された値が基準レベル(たとえば、図5Cの基準レベル511)よりも大きいことを示す場合、感知された値が516において実行される第2の比較中に比較される基準レベルとして、第2のMTJ素子に関連する第2の基準レベル(たとえば、図5CのRef2レベル507)が使用され得る。感知された値が第2のMTJ素子に関連する第2の基準レベル(たとえば、図5CのRef2レベル507)よりも大きいことを示す第2の比較の結果は、第2のMTJ素子が論理「0」ビットを記憶することを示すことができる。感知された値が第2のMTJ素子に関連する第2の基準レベル(たとえば、図5CのRef2レベル507)よりも小さいことを示す第2の比較の結果は、第2のMTJ素子が論理「1」ビットを記憶することを示すことができる。
【００９０】
第1の比較の結果(たとえば、「0」の結果)が、感知された値が基準レベル(たとえば、図5Cの基準レベル511)よりも小さいことを示す場合、第2の比較は、実行されず、方法は、514において終了し、結果は、第2のMTJ素子が論理「0」ビットを記憶することを示すことができる。
【００９１】
二重比較方法は、第2のMTJ素子から読み出すための第3のオプションを含むことができる。たとえば、第3のオプションでは、508において第1の比較が実行される。第1の比較508の一部として、感知された値は、第2のMTJ素子に関連する第2の基準レベル(たとえば、図5Cの基準レベル507)と比較され得る。
【００９２】
第1の比較の結果(たとえば、「0」の結果)が、感知された値が基準レベル(たとえば、図5Cの基準レベル507)よりも小さいことを示す場合、感知された値が518において実行される第2の比較中に比較される基準レベルとして、第2のMTJ素子に関連する第1の基準レベル(たとえば、図5CのRef1レベル511)が使用され得る。感知された値が第2のMTJ素子に関連する第1の基準レベル(たとえば、図5CのRef1レベル511)よりも大きいことを示す第2の比較の結果は、第2のMTJ素子が論理「1」ビットを記憶することを示すことができる。感知された値が第2のMTJ素子に関連する第1の基準レベル(たとえば、図5CのRef1レベル511)よりも小さいことを示す第2の比較の結果は、第2のMTJ素子が論理「0」ビットを記憶することを示すことができる。
【００９３】
第1の比較の結果(たとえば、「1」の結果)が、感知された値が基準レベル(たとえば、図5Cの基準レベル507)よりも大きいことを示す場合、第2の比較は、実行されず、方法は、520において終了し、結果は、第2のMTJ素子が論理「0」ビットを記憶することを示すことができる。
【００９４】
図5Aおよび図5Bの例は、2つの読出し動作と、平行状態および逆平行状態に対する論理状態の特定のマッピングとを使用して第2のMTJ素子から読み出すための第1のオプションを示す。図5Cおよび図5Dの例は、1つまたは2つの読出し動作と、平行状態および逆平行状態に対する論理状態の別のマッピングとを使用して第2のMTJ素子から読み出すための第2および第3のオプションを示す。
【００９５】
図5Aおよび図5Bが、図5Cおよび図5Dの例と比較して特定の実装形態においてより少ない処理ステップを伴うが、第2のMTJ素子の2つの読出し動作を使用することができる論理マッピングの場合を表すことができることは明らかであろう。例示するために、図5Aおよび図5Bの場合には、第1のMTJ素子と第2のMTJ素子の両方について、平行状態は、論理「0」状態に対応し、逆平行状態は、論理「1」に対応する。図5Cおよび図5Dの場合には、第2のMTJ素子について、平行状態は、(それぞれ、第1のMTJ素子が平行状態または逆平行状態のいずれを有しているのかに依存して)論理「0」状態または論理「1」状態のいずれかに対応することができる。さらに、図5Cおよび図5Dにおいて、第2のMTJ素子の逆平行は、それぞれ、第1のMTJ素子が平行状態または逆平行状態のいずれを有しているのかに依存して、論理「1」状態または論理「0」状態を示すことができる。図5Cおよび図5Dの場合には、図5Aおよび図5Bの場合における論理マッピングと比較して、第2のMTJ素子の代替マッピングを説明するために、第2のMTJ素子の書込み動作中、より多くの処理動作が利用され得る。たとえば、図5Cのマッピングを使用して論理状態「0」または論理状態「1」を第2のMTJ素子に書き込むことは、第1のMTJ素子の状態を決定するために(および、第2のMTJ素子が第1のMTJ素子の状態に基づいて平行状態または逆平行状態のいずれにプログラムされるべきかを決定するために)、感知動作を実行することを含むことができる。図5Cを参照して説明したデバイスは、第2のMTJ素子への書込み動作の開始に応答して第1のMTJ素子の状態を感知するように構成された回路を含むことができる。図5Cを参照して説明したデバイスは、第2のMTJ素子を平行状態または逆平行状態のいずれにプログラムするのかを書込み回路が決定することを可能にするために、第1のMTJ素子の状態を示す信号を書込み回路に提供するように構成された回路をさらに含むことができる。
【００９６】
場合によっては、図5Cおよび図5Dによるデバイスは、図5Aおよび図5Bによる論理マッピングよりも少ない読出し動作(平均で)(たとえば、平均1.5の読出し動作)を使用することができる。したがって、図5Aおよび図5Bは、(たとえば、第2のMTJ素子にプログラムされるべき平行状態および逆平行状態が第1のMTJ素子に関連する状態に依存しない場合があるので)(第2のMTJ素子に対する)書込み動作速度が増加されるべき場合に有利であり得る場合を示す。図5Cおよび図5Dの例は、(たとえば、図5Dに示すように、第2のMTJ素子の状態が場合によっては単一の読出し動作を使用して決定され得るので)(第2のMTJ素子に関する)読出し動作速度が増加されるべき場合に有利であり得る場合を示す。デバイスは、図5Cおよび図5Dの例の代わりに、またはそれに加えて、図5Aおよび図5Bの例を使用することができることが理解されるべきである。たとえば、いくつかの実装形態では、デバイスは、(たとえば、書込み動作速度を増加させる)図5Aおよび図5Bの例による動作と、(たとえば、読出し動作速度を増加させる)図5Cおよび図5Dの例による動作との間を動的に行き来することができる。
【００９７】
図5A、図5B、図5C、および図5Dを参照して説明した動作は、フィールドプログラマブルゲートアレイ(FPGA)デバイス、特定用途向け集積回路(ASIC)、中央処理装置(CPU)などの処理ユニット、デジタル信号プロセッサ(DSP)、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはそれらの任意の組合せによって実行され得る。一例として、図5A、図5B、図5C、および図5Dを参照して説明した動作は、図3Aおよび図6を参照して説明したように、命令を実行するプロセッサによって実行され得る。
【００９８】
図6を参照すると、ワイヤレス通信デバイスの特定の態様のブロック図が示され、全体として600で示されている。デバイス600は、メモリ632に結合されたプロセッサ612(たとえば、デジタル信号プロセッサ(DSP))を含む。プロセッサ612は、命令を処理することができる任意のプロセッサまたは電子デバイスであり得る。メモリ632は、メモリアレイ(たとえば、図3のメモリアレイ318)のメモリサブアレイの一部として第2のMTJ素子と第1のMTJ素子とを有する1つまたは複数のマルチビットSTT-MRAMメモリセル602を含む。例示的な例では、マルチビットSTT-MRAMメモリセル602は、図1のデバイス100に対応することができる。別の例示的な例では、メモリ632は、図2のマルチビットSTT-MRAMメモリセル203、205、207、および209などのマルチビットSTT-MRAMメモリセルのアレイを含むことができる。別の例示的な例では、メモリ632は、図3Aおよび図3Bのメモリアレイ318を含むことができる。メモリ632は、図3または図4の方法に従って動作することができ、先に説明したメモリ用途に従って動作することができる。
【００９９】
メモリ632は、アクセストランジスタ(たとえば、図1のアクセストランジスタ106)と、第1のMTJ素子(たとえば、図1の第1のMTJ素子102)と、第2のMTJ素子(たとえば、図1の第2のMTJ素子104)とを含むデバイスの非一時的コンピュータ可読媒体であり得る。メモリ632は、プロセッサ612にアクセストランジスタを活性化させるために、プロセッサ612によって実行可能なコンピュータ可読命令604を記憶する。アクセストランジスタは、第1のMTJ素子と第2のMTJ素子との間に結合される。プロセッサ612はさらに、第1のMTJ素子および第2のMTJ素子の抵抗状態を決定することができる。
【０１００】
コンピュータ可読命令604は、プロセッサ612に、第1の基準値(たとえば、図5Aまたは図5Cの基準レベル507、509、511のうちのいずれか1つ)と感知された値との第1の比較を実行し、第2の基準値(たとえば、図5Aまたは図5Cの基準レベル507、509、511のうちのいずれか1つ)と感知された値との第2の比較を実行することによって、第2のMTJ素子の抵抗状態を決定させるために、プロセッサ612によって実行可能な命令をさらに含むことができ、第2の基準値は、第1の比較の結果に基づいて選択される。たとえば、第2の基準値は、感知された値が第1の比較の一部として使用される基準値よりも大きいかまたは小さいかを示す第1の比較に基づいて選択され得る。メモリ632は、例示的な例として、モバイルフォン、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータなどのデバイス内に組み込まれ得る。
【０１０１】
図6は、デジタル信号プロセッサ612とディスプレイ628とに結合されたディスプレイコントローラ626も示す。コーダ/デコーダ(コーデック)634も、デジタル信号プロセッサ612に結合され得る。スピーカ636およびマイクロフォン638が、コーデック634に結合され得る。
【０１０２】
図6は、ワイヤレスコントローラ640がデジタル信号プロセッサ612およびアンテナ642に結合され得ることも示す。特定の態様では、プロセッサ612、ディスプレイコントローラ626、メモリ632、コーデック634およびワイヤレスコントローラ640は、システムインパッケージデバイスまたはシステムオンチップデバイス622に含まれる。特定の態様では、入力デバイス630および電源644は、システムオンチップデバイス622に結合される。さらに、特定の態様では、図6に示されるように、ディスプレイ628、入力デバイス630、スピーカ636、マイクロフォン638、アンテナ642、および電源644は、システムオンチップデバイス622の外部にある。しかしながら、ディスプレイ628、入力デバイス630、スピーカ636、マイクロフォン638、アンテナ642、および電源644は、インターフェースまたはコントローラなどのシステムオンチップデバイス622の構成要素に結合され得る。
【０１０３】
システムは、図1の第1のMTJ素子102などの第1の磁気状態を記憶するための第1の手段、第1の抵抗状態を記憶するように構成された1つもしくは複数のデバイスもしくは回路、またはそれらの任意の組合せを含むことができる。第1の磁気状態を記憶するための第1の手段は、第1のサイズを有することができる。システムはまた、図1の第2のMTJ素子104などの第2の磁気状態を記憶するための第2の手段、第2の抵抗状態を記憶するように構成された1つもしくは複数の他のデバイスもしくは回路、またはそれらの任意の組合せを含むことができる。第2の磁気状態を記憶するための第2の手段は、第1のサイズの2倍よりも大きい第2のサイズを有することができる。システムはまた、図1のアクセストランジスタ106などの記憶するための第1の手段と記憶するための第2の手段とを結合するための手段、記憶するための第1の手段と記憶するための第2の手段とを結合するように構成された1つもしくは複数の他のデバイスもしくは回路、またはそれらの任意の組合せを含むことができる。結合するための手段は、ワードラインに結合され得る。結合するための手段、第1の磁気状態を記憶するための第1の手段、および第2の磁気状態を記憶するための第2の手段は、図1のデバイス100などのマルチビットSTT-MRAMメモリセルを形成することができる。
【０１０４】
システムはまた、記憶するための第1の手段に結合されたビットラインと、記憶するための第2の手段に結合されたソースラインとを含むことができる。結合するための手段は、ワードライン信号に応答して、記憶するための第1の手段と記憶するための第2の手段とを結合するように構成され得る。システムはまた、記憶するための第1の手段と、記憶するための第2の手段と、結合するための手段とを含むメモリアレイ(たとえば、図2のメモリデバイス203、205、207、または209を含むメモリアレイ200)を含むことができる。システムは、結合するための手段と、記憶するための第1の手段と、記憶するための第2の手段とを活性化し、記憶するための第1および第2の手段の抵抗状態を決定するように構成され得るメモリアレイの周辺の他のデバイスまたは回路を利用することができる。
【０１０５】
装置は、図3Bの第1のMTJ素子320を含む複数の第1のMTJ素子(たとえば、図3Bの複数のしまのあるボックス)などの、メモリアレイの複数の第1のMTJ素子によって形成された第1のMTJサブアレイ(たとえば、図3Aの高速サブアレイ312)を含むことができる。装置はまた、図3Bの第2のMTJ素子322を含む複数の第2のMTJ素子(たとえば、図3Bの複数の黒一色のボックス)などの、メモリアレイの複数の第2のMTJ素子によって形成された第2のMTJサブアレイ(たとえば、図3Aの高データ保持サブアレイ314)を含むことができる。第1のMTJサブアレイは、第1のメモリ用途のためのパラメータの第1のセットに基づいて動作するように構成され得、第2のMTJサブアレイは、第1のメモリ用途とは異なる第2のメモリ用途のためのパラメータの第2のセットに基づいて動作するように構成され得る。
【０１０６】
装置はまた、図3Aのメモリコントローラ304などのメモリコントローラを含むことができる。メモリコントローラは、第1のMTJサブアレイ(たとえば、図3Aの高速サブアレイ312)の複数の第1のMTJ素子(たとえば、図3Bの複数のしまのあるボックス)の各々と、第2のMTJサブアレイ(たとえば、図3Aの高データ保持サブアレイ314)の複数の第2のMTJ素子(たとえば、図3Bの複数の黒一色のボックス)の各々とをアドレス指定するように構成され得る。装置は、第1および第2のMTJサブアレイを活性化するように構成され得る、メモリコントローラ、第1のMTJサブアレイ、および第2のMTJサブアレイの周辺の他のデバイスまたは回路を利用することができる。
【０１０７】
当業者は、本明細書で開示した態様に関連して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装され得ることをさらに理解するであろう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、上記ではそれらの機能に関して概略的に説明した。そのような機能がハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【０１０８】
本明細書で開示した態様に関連して説明した方法またはアルゴリズムのステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはそれら2つの組合せにおいて実行され得る。ソフトウェアモジュールは、磁気抵抗ランダムアクセスメモリ(MRAM)、ランダムアクセスメモリ(RAM)、フラッシュメモリ、リードオンリーメモリ(ROM)、プラグラマブルリードオンリーメモリ(PROM)、消去可能プログラマブルリードオンリーメモリ(EPROM)、電気的消去可能プログラマブルリードオンリーメモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスクリードオンリーメモリ(CD-ROM)、または、当該技術分野において知られている任意の他の形態の非過渡的記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記録媒体に情報を書き込むことができるように、プロセッサに結合される。代替において、記憶媒体は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)の中に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末内に存在し得る。代替において、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に個別の構成要素として存在し得る。
【０１０９】
開示した態様のこれまでの説明は、当業者が開示した態様を製作または使用することを可能にするために提供される。これらの態様への様々な修正は当業者には容易に明らかになり、本明細書で定義された原理は、本開示の範囲から逸脱することなく、他の態様に適用され得る。したがって、本開示は、本明細書に示す態様に限定されることを意図するものではなく、以下の特許請求の範囲によって定義される原理および新規な特徴と可能な限り一致する最も広い範囲が与えられるべきである。
【符号の説明】
【０１１０】
100  デバイス
102  第1の磁気トンネル接合(MTJ)素子
104  第2のMTJ素子
106  アクセストランジスタ
108  ワードライン
110  ビットライン
112  ソースライン
200  メモリアレイ
201  メモリアレイの第1の行
202  メモリアレイの第2の行
203  メモリデバイス
205  メモリデバイス
207  メモリデバイス
209  メモリデバイス
210  ワードライン
212  ワードライン
220  ビットライン
222  ソースライン
224  ビットライン
226  ソースライン
230  第1のMTJ素子
232  第2のMTJ素子
250  第1のMTJ素子
252  第2のMTJ素子
270  第1のMTJ素子
272  第2のMTJ素子
290  第1のMTJ素子
292  第2のMTJ素子
300  システム
302  中央処理装置(CPU)
304  メモリコントローラ
306  マッピングレジストリ
308  活性化回路
310  比較回路
312  第1のMTJサブアレイ、HSサブアレイ
314  第2のMTJサブアレイ、HDRサブアレイ
316  優先度インジケータ
318  メモリアレイ
320  第1のMTJ素子
322  第2のMTJ素子
501  チャート
503  第2の読出しマージン(ΔR2)
505  第1の読出しマージン(ΔR1)
507  第2の基準レベル、基準レベル値
509  基準レベル、基準レベル値
511  第1の基準レベル、基準レベル値
550  チャート
600  ワイヤレス通信デバイス
602  マルチビットSTT-MRAMメモリセル
604  コンピュータ可読命令
612  プロセッサ
622  システムオンチップデバイス
626  ディスプレイコントローラ
628  ディスプレイ
630  入力デバイス
632  メモリ
634  コーダ/デコーダ(コーデック)
636  スピーカ
638  マイクロフォン
640  ワイヤレスコントローラ
642  アンテナ
644  電源
【図１】
2018513517.tif 000003
【図２】
2018513517.tif 000004
【図３Ａ】
2018513517.tif 000005
【図３Ｂ】
2018513517.tif 000006
【図４】
2018513517.tif 000007
【図５Ａ】
2018513517.tif 000008
【図５Ｂ】
2018513517.tif 000009
【図５Ｃ】
2018513517.tif 000010
【図５Ｄ】
2018513517.tif 000011
【図６】
2018513517.tif 000012
【手続補正書】
【提出日】平成29年9月12日(2017.9.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第1の読出しマージンを有する第1の磁気トンネル接合(MTJ)素子と、
第2の読出しマージンを有する第2のMTJ素子であって、前記第1の読出しマージンが前記第2の読出しマージンの2倍よりも大きい、第2のMTJ素子と、
前記第1のMTJ素子と前記第2のMTJ素子との間に結合されたアクセストランジスタであって、前記アクセストランジスタのゲートがワードラインに結合され、前記第1のMTJ素子、前記第2のMTJ素子、および前記アクセストランジスタがマルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM)メモリセルを形成する、アクセストランジスタと、
前記STT-MRAMメモリセルの感知された値を第2の値と比較するように構成された回路であって、前記第2の値が第1の値に対する前記感知された値の比較に基づく、回路と
を備えるデバイス。
【請求項２】
前記第1のMTJ素子に結合されたビットラインと、前記第2のMTJ素子に結合されたソースラインとをさらに備え、前記回路が前記第2の値に対する前記感知された値の関係に基づいて前記第2のMTJ素子の抵抗状態を決定するようにさらに構成された、請求項1に記載のデバイス。
【請求項３】
前記アクセストランジスタが、ワードライン信号に応答して前記第1のMTJ素子を前記第2のMTJ素子に結合するように構成された、請求項1に記載のデバイス。
【請求項４】
前記アクセストランジスタがn型金属酸化物半導体(NMOS)トランジスタである、請求項1に記載のデバイス。
【請求項５】
前記アクセストランジスタがp型金属酸化物半導体(PMOS)トランジスタである、請求項1に記載のデバイス。
【請求項６】
前記第1のMTJ素子が第1のデータ保持時間を有し、前記第2のMTJ素子が前記第1のデータ保持時間よりも長い第2のデータ保持時間を有する、請求項1に記載のデバイス。
【請求項７】
前記第1のMTJ素子が第1のサイズを有し、前記第2のMTJ素子が前記第1のサイズの2倍よりも大きい第2のサイズを有する、請求項1に記載のデバイス。
【請求項８】
前記第2のMTJ素子が前記第1の値によって示される第1の基準レベルおよび前記第2の値によって示される第2の基準レベルに関連付けられ、前記第1のMTJ素子が1つの基準レベルに関連付けられる、請求項1に記載のデバイス。
【請求項９】
前記第1のMTJ素子と、前記第2のMTJ素子と、前記アクセストランジスタとが組み込まれた、モバイルフォン、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータから選択された装置をさらに備える、請求項1に記載のデバイス。
【請求項１０】
アクセストランジスタと、第1の磁気トンネル接合(MTJ)素子と、第2のMTJ素子とを含むデバイスの動作の方法であって、前記方法が、
前記アクセストランジスタを活性化するステップであって、前記第1のMTJ素子および前記第2のMTJ素子が前記アクセストランジスタに応答し、前記第1のMTJ素子が第1のサイズを有し、前記第2のMTJ素子が前記第1のサイズの2倍よりも大きい第2のサイズを有する、ステップと、
第1の基準値と感知された値との第1の比較を実行し、
第2の基準値と前記感知された値との2の比較を実行することによって、
前記第2のMTJ素子の抵抗状態を決定するステップであって、前記第2の基準値が前記第1の比較の結果に基づく、ステップと
を備える、方法。
【請求項１１】
前記第1のMTJ素子に結合されたビットラインにおいて特定の電流を印加するステップをさらに備え、前記アクセストランジスタが前記アクセストランジスタのゲートに印加されたワードライン信号を介して活性化され、前記特定の電流を印加するステップが前記抵抗状態を決定するステップの前に生じる、請求項10に記載の方法。
【請求項１２】
前記第1のMTJ素子、前記第2のMTJ素子、および前記アクセストランジスタがマルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM)メモリセルを形成する、請求項10に記載の方法。
【請求項１３】
前記第1のMTJ素子の抵抗状態および前記第2のMTJ素子の前記抵抗状態が、前記第1のMTJ素子の平行状態または逆平行状態と、前記第2のMTJ素子の平行状態または逆平行状態との1つまたは複数の組合せに基づく、請求項12に記載の方法。
【請求項１４】
第1の磁気状態を記憶するための第1の手段であって、前記記憶するための第1の手段が第1のサイズを有する、記憶するための第1の手段と、
第2の磁気状態を記憶するための第2の手段であって、前記記憶するための第2の手段が前記第1のサイズの2倍よりも大きい第2のサイズを有する、記憶するための第2の手段と、
前記記憶するための第1の手段と前記記憶するための第2の手段とを結合するための手段であって、前記結合するための手段がワードラインに結合され、前記記憶するための第1の手段、前記記憶するための第2の手段、および前記結合するための手段がマルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM)メモリセルを形成する、結合するための手段と、
前記STT-MRAMメモリセルの感知された値を第2の値と比較するための手段であって、前記第2の値が第1の値に対する前記感知された値の比較に基づく、比較するための手段と
を備える装置。
【請求項１５】
前記記憶するための第1の手段に結合されたビットラインと、前記記憶するための第2の手段に結合されたソースラインとをさらに備え、前記結合するための手段が、ワードライン信号に応答して前記記憶するための第1の手段を前記記憶するための第2の手段に結合するように構成され、前記第1の値が前記記憶するための第2の手段に関連する第1の基準レベルを示し、前記第2の値が前記記憶するための第2の手段に関連する第2の基準レベルを示し、前記比較するための手段が前記第2の値に対する前記感知された値の関係に基づいて前記記憶するための第2の手段の抵抗状態を決定するようにさらに構成された、請求項14に記載の装置。
【請求項１６】
メモリアレイの複数の第1の磁気トンネル接合(MTJ)素子によって形成された第1のMTJサブアレイと、
前記メモリアレイの複数の第2のMTJ素子によって形成された第2のMTJサブアレイであって、前記第1のMTJサブアレイが第1のメモリ用途のためのパラメータの第1のセットに基づいて動作するように構成され、前記第2のMTJサブアレイが前記第1のメモリ用途とは異なる第2のメモリ用途のためのパラメータの第2のセットに基づいて動作するように構成された、第2のMTJサブアレイと、
前記複数の第2のMTJ素子のMTJ素子に関連する感知された値を第2の値と比較するように構成された回路であって、前記第2の値が第1の値に対する前記感知された値の比較に基づき、前記複数の第1のMTJ素子の各MTJ素子が第1の読出しマージンを有し、前記複数の第2のMTJ素子の各MTJ素子が第2の読出しマージンを有し、前記第1の読出しマージンが前記第2の読出しマージンの2倍よりも大きい、回路と
を備える装置。
【請求項１７】
前記回路が前記第2の値に対する前記感知された値の関係に基づいて前記MTJ素子の抵抗状態を決定するようにさらに構成され、前記複数の第1のMTJ素子の各MTJ素子が第1のサイズを有し、前記複数の第2のMTJ素子の各MTJ素子が第1のサイズの2倍よりも大きい第2のサイズを有する、請求項16に記載の装置。
【請求項１８】
前記第1のMTJサブアレイの前記複数の第1のMTJ素子の各々と、前記第2のMTJサブアレイの前記複数の第2のMTJ素子の各々とをアドレス指定するように構成されたメモリコントローラをさらに備える、請求項16に記載の装置。
【請求項１９】
中央処理装置(CPU)からメモリコントローラにおいて受信された優先度インジケータに基づいて前記第1のMTJサブアレイまたは前記第2のMTJサブアレイにおいてデータを記憶するように構成されたメモリコントローラをさらに備え、前記優先度インジケータが記憶されるべき前記データに関連する優先度レベルを示す、請求項16に記載の装置。
【請求項２０】
前記第2のMTJサブアレイが、前記第1のMTJサブアレイにおいて記憶された対応するデータの複製値であるデータ値を記憶するように構成された、請求項16に記載の装置。
【請求項２１】
前記第1のMTJサブアレイがデータキャッシュとして動作するように構成された、請求項16に記載の装置。
【請求項２２】
前記第2のMTJサブアレイが前記第1のMTJサブアレイのための一時記憶アレイとして動作するように構成された、請求項16に記載の装置。
【請求項２３】
前記第2のMTJサブアレイが電子デバイスのスリープモード動作の一部として使用されるデータを記憶するように構成された、請求項16に記載の装置。
【請求項２４】
前記第2のMTJサブアレイが電子デバイスの初期化動作の一部として使用されるデータを記憶するように構成された、請求項16に記載の装置。
【請求項２５】
前記パラメータの第1のセットが前記複数の第1のMTJ素子の各々の物理的特性に基づき、前記パラメータの第2のセットが前記複数の第2のMTJ素子の各々の物理的特性に基づく、請求項16に記載の装置。
【請求項２６】
前記第1のMTJ素子の前記物理的特性が第1のサイズを含み、前記第2のMTJ素子の前記物理的特性が前記第1のサイズの2倍よりも大きい第2のサイズを含む、請求項25に記載の装置。
【請求項２７】
前記第1のMTJサブアレイおよび前記第2のMTJサブアレイが少なくとも1つのダイに集積された、請求項16に記載の装置。
【請求項２８】
前記第1のMTJサブアレイと、前記第2のMTJサブアレイとが組み込まれた、モバイルフォン、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータから選択されたデバイスをさらに備える、請求項16に記載の装置。
【請求項２９】
装置のプロセッサによって実行されたとき、前記プロセッサに動作を実行させる命令を記憶するコンピュータ可読記憶媒体であって、前記動作が、
アクセストランジスタを活性化する動作であって、前記装置における第1のMTJ素子および第2のMTJ素子が前記アクセストランジスタに応答し、前記第1のMTJ素子が第1のサイズを有し、前記第2のMTJ素子が前記第1のサイズの2倍よりも大きい第2のサイズを有する、動作と、
第1の基準値と感知された値との第1の比較を実行し、
第2の基準値と前記感知された値との第2の比較を実行することによって、
前記第2のMTJ素子の抵抗状態を決定する動作であって、前記第2の基準値が前記第1の比較の結果に基づく、動作と
を備える、コンピュータ可読記憶媒体。
【請求項３０】
前記動作が、記憶されるべきデータに関連する優先度レベルを示す優先度インジケータに基づいて前記第1のMTJ素子または前記第2のMTJ素子において前記データを記憶する動作をさらに備える、請求項29に記載のコンピュータ可読記憶媒体。
【国際調査報告】
2018513517.tif 000013
2018513517.tif 000014
2018513517.tif 000015
2018513517.tif 000016
2018513517.tif 000017