(57)【要約】ソース端子、ゲート端子、ドレイン端子およびバルク端子の両端に高い電圧振幅を観測するスイッチを動作するための回路が開示される。回路は、入力電圧振幅に比例した１つまたは複数のバイアス電圧を発生する。１つまたは複数のバイアス電圧はスイッチ内に信頼性のある改良されたターンオフ性能を提供するようにゲート端子およびバルク端子をバイアスするために使用されることができる。
2018505609.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の入力電圧のソースへの接続のための第１および第２の入力端子と、ここにおいて、前記第１および第２の入力電圧は事実上差動である、
負荷への接続に関する出力端子を有する出力回路と、ここにおいて、前記出力回路は少なくとも１つのトランジスタデバイスを備え、前記少なくとも１つのトランジスタデバイスはゲート端子およびバルク端子を有する、および
前記第１および第２の入力端子と電気的に接続された第１および第２の入力を有するサンプリング回路と、ここにおいて、前記サンプリング回路はさらに前記少なくとも１つのトランジスタデバイスの前記ゲート端子および前記バルク端子に接続された出力を有する、ここにおいて、前記サンプリング回路は、前記第１および第２の入力端子における電圧レベルに応答してその出力に電圧レベルを生成するように動作する、
を備えた回路。
【請求項２】
前記サンプリング回路はさらに前記第１および第２の入力端子間の電圧振幅に比例する電圧レベルをその出力に生成するように動作する、請求項１の回路。
【請求項３】
前記サンプリング回路は整流器回路を備える、請求項１の回路。
【請求項４】
前記サンプリング回路はピーク検出器を備える、請求項１の回路。
【請求項５】
前記サンプリング回路は自己混合局部発振器を備える請求項１の回路。
【請求項６】
前記出力回路はさらにゲート端子およびバルク端子を有する第２のトランジスタデバイスを備える、ここにおいて前記サンプリング回路の出力はさらに前記第２のトランジスタデバイスの前記ゲート端子および前記バルク端子に接続される、請求項１の回路。
【請求項７】
前記少なくとも１つのトランジスタは電界効果トランジスタ（ＦＥＴ）である、請求項１の回路。
【請求項８】
第１および第２の入力端子と、
第１および第２の出力端子と、
前記入力端子と前記出力端子との間に接続されたネットワークと、
ソース端子と、ドレイン端子と、少なくとも１つのゲート端子と、および少なくとも１つのバルク端子を有し、前記入力端子が前記ソース端子および前記ドレイン端子に接続されたスイッチング回路と、
前記入力端子と電気的に接続されている入力を有するサンプリング回路と、ここにおいて前記サンプリング回路は少なくとも１つの出力を有する、
を備え、前記サンプリング回路の前記少なくとも１つの出力は前記スイッチング回路の前記少なくとも１つのゲート端子と前記少なくとも１つのバルク端子に接続され、前記サンプリング回路は、前記入力端子における入力信号に基づいて前記少なくとも１つの出力に電圧レベルを発生するように動作する、
を備えた、回路。
【請求項９】
前記サンプリング回路は前記第１の入力端子と前記第２の入力端子との間の電圧振幅に比例した電圧レベルを発生するように動作する、請求項８の回路。
【請求項１０】
前記サンプリング回路は前記ネットワーク内のサンプリングポイントに接続される、請求項８の回路。
【請求項１１】
前記ネットワークは第１のインダクタおよび第２のインダクタを備える、請求項１０の回路。
【請求項１２】
前記スイッチング回路は第１のトランジスタデバイスと第２のトランジスタデバイスを備え、前記第１のトランジスタデバイスのソースは前記第２のトランジスタデバイスの前記ドレインに接続される、請求項８の回路。
【請求項１３】
前記サンプリング回路は前記第１および第２のトランジスタデバイスのゲート端子およびバルク端子に接続される、請求項１２の回路。
【請求項１４】
前記スイッチング回路は単一のトランジスタデバイスを備える、請求項８の回路。
【請求項１５】
第１および第２の入力端子と、
ソース端子と、ドレイン端子と、少なくとも１つのゲート端子と、及び少なくとも１つのバルク端子を有し、前記入力端子が前記ソース端子および前記ドレイン端子に接続されたスイッチング回路と、
前記第１および第２の入力端子における電圧振幅に応答して電圧レベルを発生する手段と、ここにおいて前記発生する手段は、前記少なくとも１つのゲート端子と前記少なくとも１つのバルク端子に接続された少なくとも１つの出力を有し、前記発生する手段は、前記ソース端子および前記ドレイン端子における電圧レベルよりも高い電圧レベルで前記少なくとも１つのバルク端子および前記少なくとも１つのゲート端子をバイアスするように動作する、
を備えた、回路。
【請求項１６】
前記発生する手段は、整流器回路を備える、請求項１５の回路。
【請求項１７】
前記発生する手段はピーク検出器を備える、請求項１５の回路。
【請求項１８】
前記発生する手段は自己混合局部発振器を備える、請求項１５の回路。
【請求項１９】
前記スイッチング回路は第１のトランジスタデバイスと第２のトランジスタデバイスを備え、前記第１のトランジスタデバイスのソースは前記第２のトランジスタデバイスの前記ドレインに接続される、請求項１５の回路。
【請求項２０】
前記第１のトランジスタデバイスのドレインは前記スイッチング回路の前記ドレイン端子に接続され、前記第２のトランジスタデバイスのソースは前記スイッチング回路の前記ソース端子に接続される、請求項１９の回路。
【発明の詳細な説明】
【関連出願】
【０００１】
[0001]本願は、２０１５年１月２９日に出願された米国特許出願第１４／６０８，６４３号に対する優先権を主張し、その内容は、あらゆる目的のためにその全文が参照により本明細書に組み込まれている。
【背景技術】
【０００２】
[0002]別段の表示がない限り、前述のものはここに記載された請求項に対する従来技術であると認めるものではなくそのように理解されるべきでない。
【０００３】
[0003]無線周波数（ＲＦ）回路は典型的に電力制御、マルチバンド同調等に関する受動素子の高電力スイッチングを必要とする。ＲＦアプリケーション（例えば、モバイル通信デバイス等）はしばしば設計者に利用可能なシリコン領域の量を制限する空間制約を有する。
【０００４】
[0004]高電力でスイッチを動作させることはそのソース、ゲート、ドレインおよびバルク端子にわたってスイッチを高電圧振幅にさらす。高電圧振幅はＯＦＦ状態にスイッチを維持する上で課題を提起し、したがって高電圧スイッチングの信頼性に影響を及ぼす。
【図面の簡単な説明】
【０００５】
[0005]以下に続く論述および特に図面に関して、示される詳細は、例示的な論述の目的のために例を描写し、本開示の原理の説明および概念的な態様を提供するために提示されることが強調される。この点に関して、本開示の根本的な理解のために必要とされるものを超えるインプリメンテーションの詳細を示すための試みは行われない。図面と連動した、以下に続く論述は、本開示にしたがった実施形態がどのように実施されうるかを当業者に明らかにする。添付の図面は以下の通りである。
【図１】[0006]図１は本開示にしたがった回路の概略図を示す。
【図１Ａ】[0007]図１Ａは本開示に従う回路の代替実施形態に関する概略図である。
【図２】[0008]図２は本開示の回路の特定の実施形態の一例を例示する。
【図２Ａ】[0009]図２Ａは図２に示される回路の代替実施形態を例示する。
【図３】[0010]図３は本開示の代替回路の一実施形態を例示する。
【発明を実施するための形態】
【０００６】
[0011]以下の説明において、説明の目的ために、本開示の完全な理解を提供するために数多くの例および特定の詳細が記載される。しかしながら、特許請求の範囲内において表される本開示が、これらの例における特徴のうちのいくつかまたは全てを、単独でまたは下記において説明される他の特徴と組み合わせて含み、本願明細書において説明される特徴および概念の修正および同等物をさらに含みうることは、当業者にとって明らかとなるであろう。
【０００７】
[0012]図１は本開示に従って負荷１０を駆動する回路１００の高レベルブロック図を示す。回路１００は差動入力端末ＩＮＰおよびＩＮＭ、および出力端子ＯＵＴ１およびＯＵＴ２を含む。図は回路１００に入力されることができる入力信号１２ａ、１２ｂの一例を例示する。図示される例において、入力信号１２ａ、１２ｂは互いに１８０度位相がずれている。ＶＤＤの中心電圧と２ＶＤＤのピーク電圧と０ボルトについて、ピークツーピークの電圧振幅は２ＶＤＤになり得る。
【０００８】
[0013]いくつかの実施形態において、回路１００は直列に接続された第１および第２のトランジスタデバイスＭ１、Ｍ２を備えた出力回路であり得る。特定の実施形態において、Ｍ１およびＭ２は電界効果トランジスタ（ＦＥＴｓ）であり、特に、ＰＭＯＳタイプＦＥＴデバイスである。しかしながら、他の実施形態において、Ｍ１とＭ２はＮＭＯＳデバイスであり得ることが理解されるであろう。トランジスタＭ１とＭ２はエンハンスメントトランジスタまたはデプレッションタイプトランジスタであり得る。
【０００９】
[0014]図１に示される実施形態においてＭ１のソース端子とＭ２のドレイン端子は電源ＶＤＤに対する共通接続を有する。入力端子ＩＮＰ、ＩＮＭはトランジスタＭ１およびＭ２の両端に接続されることができる。例えば、入力端子ＩＮＰはＭ１のドレイン端子に接続されることができ、入力端子ＩＮＭはＭ２のソース端子に接続されることができる。
【００１０】
[0015]回路１００は入力端子ＩＮＰ、ＩＮＭを出力端子ＯＵＴ１、ＯＵＴ２に結合するために第１および第２のインダクタ素子Ｌを含むことができる。図１に示される実施形態において、たとえば、各インダクタ素子Ｌは入力端子ＩＮＰ、ＩＮＭをそれぞれの出力端子ＯＵＴ１、ＯＵＴ２に接続することができる。
【００１１】
[0016]本開示に従って、回路１００はサンプリング回路１０２を含むことができる。サンプリング回路１０２への入力は入力信号（例えば、１２ａ、１２ｂ）を検出するために接続されることができる。サンプリング回路１０２への入力は、例えば検出ポイント１０４、１０６に接続されることができる。本開示に従って、検出ポイント１０４、１０６はサンプリング回路１０２が入力信号を検出可能にするいかなる接続であってもよい。例えば、図１Ａを参照すると、一般に、入力端子ＩＮＰ、ＩＮＭはインピーダンスＺにより図中に表された一般的なネットワーク１１４、１１６により出力に結合されることができる。サンプリング回路１０２は、入力端子ＩＮＰ、ＩＮＭとの電子通信においてネットワーク１１４、１１６内の信号経路に沿った検出ポイントにその入力を接続することができる。
【００１２】
[0017]図１を参照すると、サンプリング回路１０２は１つまたは複数の電圧ＶＧ１、ＶＧ２、ＶＢ１、ＶＢ２を生成することができる。いくつかの実施形態において、電圧ＶＧ１、ＶＧ２、ＶＢ１、ＶＢ２は同じ電圧であり得、すなわち、ＶＧ１＝ＶＧ２＝ＶＢ１＝ＶＢ２であり得る。他の実施形態において、ＶＧ１、ＶＧ２、ＶＢ１、ＶＢ２は異なる電圧であってもよい。さらに他の実施形態において、電圧ＶＧ１、ＶＧ２、ＶＢ１、ＶＢ２のいくつかが同じであり、いくつかが異なっていてもよい。
【００１３】
[0018]本開示に従って、サンプリング１０２は入力端子ＩＮＰ、ＩＮＭにおける電圧振幅Vsigに比例する電圧VG1、VG2、VB1、VB2を発生することができる。いくつかの実施形態において、電圧VG1、VG2、VB1、VB2のレベルは以下の関係に従って生成されることができる。
バイアス電圧＝α×Vｓｉｇ＋ｋ
ここで、αは実数定数であり、ｋは実数定数であり、Ｖｓｉｇは入力端子における電圧振幅（例えば、ピークツーピーク値）であるり、ＶＤＤはパワーレール電圧である。
【００１４】
[0019]いくつかの実施形態において、電圧ＶＧ１とＶＧ２はそれぞれＭ１およびＭ２のゲート端子に接続されることができる。さらに、いくつかの実施形態において、電圧ＶＢ１とＶＢ２はそれぞれＭ１およびＭ２のバルク端子(bulk terminals)に接続されることができる。「バルク端子」という用語は、ボディー端子(body terminal)、ベース端子、基板端子、「第４の」端子等種々に呼ばれることができる。
【００１５】
[0020]次に本開示に従う特定の回路の実施形態の記載に関する図２を参照する。図２に示される特定の実施形態において、回路２００はトランジスタＭ１およびＭ２の（抵抗ＲＢを介した）バルク端子Ｂおよび（抵抗ＲＧを介した）ゲート端子Ｇに接続された出力２１２を有するサンプリング回路２０２を含む。サンプリング回路２０２への入力はセンスポイント２０４および２０６に接続される。図２Ａはサンプリング回路２０２の入力が直接入力端子ＩＮＰ、ＩＮＭに接続される回路２００‘の一例を示す。
【００１６】
[0021]図２に戻ると、いくつかの実施形態において、サンプリング回路２０２は全波整流回路であり得る。入力信号１２ａ、１２ｂは図２に示される出力波形２１４を生成するためにサンプリング回路２０２により全波整流されることができる。当業者により知られるように、出力波形２１４の等価ＤＣレベルＶＤＣはＶＤＣ＝２Ｖｐｅａｋ／πである。図２に示される実施形態において、Ｖｐｅａｋ＝（２ＶＤＤ−ＶＤＤ）＝ＶＤＤである。それゆえ、計算された等価ＤＣレベルＶＤＣは０．６４ＶＤＤである。しかしながら、出力はＶＤＤによりＤＣシフトされるので実際のＶＤＣは（ＶＤＤ＋０．６４ＶＤＤ）である。
【００１７】
[0022]本開示に従って、出力２１２は、たとえば、抵抗ＲＧおよびＲＢを用いてゲート端子およびバルク端子をバイアスするためにトランジスタＭ１、Ｍ２のゲート端子Ｇおよびバルク端子Ｂに提供されることができる。したがって、トランジスタＭ１およびＭ２のゲート端子Ｇおよびバルク端子Ｂは電圧レベル（ＶＤＤ＋０．６４ＶＤＤ）でバイアスされることができる。したがって、トランジスタＭ１の場合、ゲート端子Ｇの電位おおよびバルク端子Ｂの電位は常にＭ１のドレイン端子Ｄを上回る０．６４ＶＤＤであろう。これはバルクダイオードの適切なリバースバイアスを保証し、Ｍ１のターンオフ(turn ＯＦＦ)を保証する。同様に、トランジスタＭ２のゲート端子Ｇにおける電位とバルク端子Ｂにおける電位はバルクダイオードの適切なリバースバイアスを保証し、Ｍ２のターンオフ(turn ＯＦＦ)を保証するために常にＭ２のソース端子Ｓの電位を上回る０．６４ＶＤＤであろう。
【００１８】
[0023]本開示に従う回路はオフモードにおいて任意の２つの端子両端の電圧はＶＤＤ未満であるので信頼性を保証する。本開示に従う回路は同じ、またはより良いターンオフ性能を達成するために一般的な解決方法よりも少ないスイッチを必要とする。ゲートおよびバルクは常にソース／ドレインよりも高い電圧で維持されるので、本開示に従う回路で使用されるスイッチは、一般的な解決方法で使用されるよりもオフ状態においてより良い歪性能を提示する。
【００１９】
[0024]図２に示されるように、いくつかの実施形態において、サンプリング回路２０２は全波整流器を備える。他の実施形態においてサンプリング回路２０２は代替回路を備えることができることが理解される。たとえば、サンプリング回路２０２はピーク検出回路を備えることができる。さらに他の実施形態において、サンプリング回路は自己混合局部発振器設計(a self-mixing local oscillator design)等を備えることができる。これらの回路の設計は当業者に知られている。いくつかの実施形態において、入力が検出される場合に応じて、サンプリング回路２０２は適切なレベルを有する出力を発生するために増幅回路を含むことができる。一般に、図１に関連して説明されるように、サンプリング回路１０２は、入力端子における電圧振幅に比例した１つまたは複数の出力電圧を提供するように動作可能である。
【００２０】
[0025]図３は本開示に従う他の回路の実施形態を例示する。いくつかの実施形態において、回路３００は単一のトランジスタデバイスＭを備えることができる。回路３００の回路動作は図２の回路２００に関連して説明されたのと実質的に同じである。サンプリング回路３０２は全波整流器、ピーク検出器、自己混合局部発振器等を含むことができる。サンプリング回路３１２が全波整流器を備える一実施形態において、出力波形３１４は上述したようにトランジスタＭのゲート端子Ｇおよびバルク端子Ｂに使用されることができる等価ＤＣレベルＶＤＣを有する。
【００２１】
[0026]上記の説明は、どのように特定の実施形態の態様がインプリメントされうるかの例とともに、本開示の様々な実施形態を例示する。上記の例は、唯一の実施形態であると見なされるべきではなく、以下の特許請求の範囲によって定義される特定の実施形態の柔軟性および利点を例示するために提示された。上記の開示および以下の特許請求の範囲に基づいて、他の配置、実施形態、インプリメンテーションおよび同等物が、特許請求の範囲によって定義される本開示の範囲から逸脱することなしに用いられうる。
【００２２】
[0027]特許請求の範囲は以下の通りである。
【図１】
2018505609.tif 000003
【図１Ａ】
2018505609.tif 000004
【図２】
2018505609.tif 000005
【図２Ａ】
2018505609.tif 000006
【図３】
2018505609.tif 000007
【国際調査報告】
2018505609.tif 000008
2018505609.tif 000009