【事件の表示】
　平成　５年特許願第２６１９３４号「集積半導体回路の接触孔形成方法」拒絶査定不服審判事件〔平成　６年　７月１５日出願公開、特開平　６−１９６５６９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成５年９月２４日（パリ優先権主張、平成４年９月２９日、ドイツ連邦共和国）に出願された特許出願であって、平成１５年８月１９日付けで拒絶査定がなされ、これに対して平成１５年１１月１８日付けで拒絶査定に対する審判請求がなされたものであり、本願の請求項１ないし６に係る発明の要旨は、平成１４年７月３１日付けの手続補正書により補正された明細書および図面の記載からみて、その特許請求の範囲の請求項１ないし６に記載されたとおりのものであるところ、請求項５に記載された発明は以下のとおりのものである。
「半導体基板（１）上に露出する表面を有する軌道形パターン（３）と、軌道形パターン（３）間に配設されている深部にある導電領域（２）と、導電領域（２）を少なくとも部分的に露出する拡大された間隔（Ｄ1）内にある接触孔（５）と、接触孔（５）と軌道形パターン（３）の側壁との間にある絶縁スペーサ（４′）と、隣接する軌道形パターン（３）の側壁間にある絶縁充填物（４″）とを有し、導電領域（２）上の２つの軌道形パターン（３）間の間隔（Ｄ1）が隣接する半導体基板（１）上の２つの軌道形パターンの間隔（Ｄ0）よりも広い幅を有し、しかも軌道形パターン（３）として絶縁されて半導体基板（１）上に施されている酸化物封入部（３ｂ）を有するワード線（３ａ）と、導電領域として半導体基板（１）内に配置されているドープ領域（２）とを有することを特徴とする半導体デバイス。」
　
２．先願明細書等に記載の発明
　本願の優先権主張日前に出願された特許出願であって、本願の優先権主張日後で本願の出願前に出願公開された特願平３−１０８７５６号（特開平４−３１５４５４号公報参照）の願書に最初に添付された明細書又は図面（以下、「先願明細書等」という。）には、図１及び２とともに、以下の事項が記載されている。
「　　【００１１】
　　【実施例】
　以下、積み上げキャパシタ型ＤＲＡＭの製造に適用した本発明の一実施例を、図１、２を参照しながら説明する。
　　　【００１２】
　本実施例では、図１（ａ）に示す様に、Ｓｉ基板２３の素子分離領域にＬＯＣＯＳ法によってＳｉＯ2 膜２４を形成し、活性領域２５の表面にゲート酸化膜であるＳｉＯ2 膜２６を形成する。そして、ＣＶＤ法によって、ポリサイド膜１６とＳｉＯ2 膜２１とを続けて全面に堆積させる。なお、ポリサイド膜１６の代りに単層の多結晶Ｓｉ膜を用いてもよい。
　　　【００１３】
　その後、ＳｉＯ2 膜２１とポリサイド膜１６とを同時にパターニングしてワード線を形成し、このワード線とＳｉＯ2 膜２４とをマスクにして、ソース・ドレイン拡散層を形成するためのＮ型の不純物２７を活性領域２５にイオン注入する。
　　　【００１４】
　次に、図１（ｂ）に示す様に、ＣＶＤ法によってＳｉＯ2 膜１７を１０００〜３０００Å程度の厚さに堆積させ、続けてＣＶＤ法によってＢＰＳＧ膜３１を１０００〜３０００Å程度の厚さに堆積させる。なお、ＢＰＳＧ膜３１の代りにＡｓＳＧ膜を用いてもよい。
　　　【００１５】
　次に、ＢＰＳＧ膜３１とＳｉＯ2 膜１７との全面をＲＩＥすることによって、図１（ｃ）に示す様に、ポリサイド膜１６及びＳｉＯ2 膜２１の側部に、ＳｉＯ2 膜１７及びＢＰＳＧ膜３１から成る側壁を形成する。
　　　【００１６】
　この時、活性領域２５上ではポリサイド膜１６間の間隔が広いので、ＳｉＯ2 膜１７及びＢＰＳＧ膜３１から成る側壁の形成と同時に、活性領域２５の表面が露出して、コンタクト孔１５ａ、１５ｂが自己整合的に形成される。
　　　【００１７】
　しかし、ＳｉＯ2 膜２４上ではポリサイド膜１６間の間隔が狭いので、ＳｉＯ2 膜１７及びＢＰＳＧ膜３１はこの間隔を埋める様に堆積し、これらのＳｉＯ2 膜１７及びＢＰＳＧ膜３１の膜厚が厚い。このため、コンタクト孔１５ａ、１５ｂが形成された時点では、ＳｉＯ2 膜２４の表面は露出していない。
　　　【００１８】
　次に、８５０〜９００℃程度の温度の熱処理を行って、ＢＰＳＧ膜３１をフローさせる。この結果、図１（ｄ）及び図２に示す様に、ポリサイド膜１６間の間隔が狭い領域３２、３３では、ポリサイド膜１６間の段差部が平坦化される。しかし、コンタクト孔１５ａ、１５ｂが形成されている領域では、ポリサイド膜１６間の間隔が広いので、フローしたＢＰＳＧ膜３１によってコンタクト孔１５ａ、１５ｂが埋められることはない。
　　　【００１９】
　その後、ＣＶＤ法によって層間絶縁膜３４を堆積させ、レジストマスク（図示せず）を用いて、層間絶縁膜３４のうちでコンタクト孔１５ａ上の部分にのみコンタクト孔３５を開孔すると、記憶ノード用のコンタクト孔１５ａのみが再び自己整合的に形成される。
　　　【００２０】
　この状態で、ＣＶＤ法によって多結晶Ｓｉ膜１４を堆積させ、この多結晶Ｓｉ膜１４にＮ型の不純物を高濃度にドープした後、多結晶Ｓｉ膜１４を記憶ノードのパターンに加工する。なお、活性領域２５にイオン注入された不純物２７がその後の熱処理を受けて、活性領域２５にソース・ドレイン拡散層１３ａ、１３ｂが形成される。
　　　【００２１】
　その後、キャパシタ１２のキャパシタ絶縁膜及び対向電極やビット線等を形成して、積み上げキャパシタ型ＤＲＡＭを完成させる。なお、層間絶縁膜３４を用いたのは、記憶ノードの平面的な面積を広くするために、多結晶Ｓｉ膜１４の堆積時にビット線用のコンタクト孔１５ｂを閉塞しておくためである。従って、多結晶Ｓｉ膜１４をビット線のコンタクト用の配線としても用いる場合は、層間絶縁膜３４は不要である。
　　　【００２２】
　以上の様な本実施例によれば、領域３２、３３では、ポリサイド膜１６間の段差部がＢＰＳＧ膜３１によって平坦化される。このため、多結晶Ｓｉ膜１４の膜厚を厚くして且つこの多結晶Ｓｉ膜１４を異方性エッチングのみでパターニングしても、多結晶Ｓｉ膜１４のストリンガを介して記憶ノード同士が短絡することがない。従って、小さなメモリセル面積で大きなメモリセル容量を確保することができ、集積度の高いＤＲＡＭを製造することができる。
　　　【００２３】
　なお、ポリサイド膜１６間の間隔が広い領域３６では、ポリサイド膜１６間の段差部がＢＰＳＧ膜３１によっても平坦化されない。このため、多結晶Ｓｉ膜１４のストリンガが残るが、対向電極の形成やビット線用のコンタクト孔の開孔やビット線の形成等の後工程に影響を与えることはない。
　　　【００２４】
　　【発明の効果】
　本発明による半導体装置の製造方法では、配線間の間隔が広い領域では自己整合的に形成したコンタクト孔をフロー後の低融点ガラス膜で埋めない様にすることができ、配線間の間隔が狭い領域では配線間の段差部をフロー後の低融点ガラス膜で平坦化することができるので、自己整合コンタクトと上層配線の微細加工との両方が同時に可能である。
【図面の簡単な説明】
　　【図１】
　本発明の一実施例を順次に示しており、図２のＩ−Ｉ線に沿う部分の側断面図である。
　　【図２】
　一実施例によって製造したＤＲＡＭの平面図である。」
　
　また、「ソース・ドレイン拡散層１３ａ」の形成は、図１（ａ）の段階で「ＳｉＯ2 膜２１とポリサイド膜１６とを同時にパターニングしてワード線を形成し、このワード線とＳｉＯ2 膜２４とをマスクにして、ソース・ドレイン拡散層を形成するためのＮ型の不純物２７を活性領域２５にイオン注入」（００１３段落）した後、「図１（ｃ）に示す様に、ポリサイド膜１６及びＳｉＯ2 膜２１の側部に、ＳｉＯ2 膜１７及びＢＰＳＧ膜３１から成る側壁を形成」（００１５段落）し、「次に、８５０〜９００℃程度の熱処理を行」（００１８段落）うことにより形成されており、上記「熱処理」については「活性領域２５にイオン注入された不純物２７がその後の熱処理を受けて、活性領域２５にソース・ドレイン拡散層１３ａ、１３ｂが形成される」（００２０段落）と記載されているから、図１（ｃ）の後で上記「熱処理」が施された段階において、「コンタクト孔１５ａ」で「ソース・ドレイン領域１３ａ」の表面が部分的に露出していることは明らかであり、
　上記段階において、「ポリサイド膜１６」と「ＳｉＯ2 膜２１」とが順次積層されてパターニング形成された「活性領域２５」上の「ワード線」及び「ＳｉＯ2 膜２４」上の一対の「ワード線」の上面がともに露出していることも図１（ｃ）から明らかである。
　さらに、図１（ｃ）以降の段階においては、「活性領域２５上ではポリサイド膜１６間の間隔が広いので、ＳｉＯ2 膜１７及びＢＰＳＧ膜３１から成る側壁の形成と同時に、活性領域２５の表面が露出して、コンタクト孔１５ａ、１５ｂが自己整合的に形成される」（００１６段落）一方で、「ＳｉＯ2 膜２４上ではポリサイド膜１６間の間隔が狭いので、ＳｉＯ2 膜１７及びＢＰＳＧ膜３１はこの間隔を埋める様に堆積し、これらのＳｉＯ2 膜１７及びＢＰＳＧ膜３１の膜厚が厚い。このため、コンタクト孔１５ａ、１５ｂが形成された時点では、ＳｉＯ2 膜２４の表面は露出していない」（００１７段落）から、「活性領域２５」上に形成された「ワード線」と当該「ワード線」に隣接して形成された「素子分離領域」上の「ワード線」との間隔は、「素子分離領域」上に隣接して形成された一対の「ワード線」の間隔よりも広いことも明らかである。
　したがって、先願明細書等には、図１（ｃ）の後で「８５０〜９００℃程度の熱処理」（００１８段落）が施された段階における積み上げキャパシタ型ＤＲＡＭとして、以下の発明が記載されている。
「Ｓｉ基板２３の活性領域２５の表面に形成されたゲート酸化膜であるＳｉＯ2 膜２６上に形成され、順次積層されたポリサイド膜１６とＳｉＯ2 膜２１とからなり、上面が露出したワード線と、
　上記Ｓｉ基板２３の素子分離領域にＬＯＣＯＳ法によって形成されたＳｉＯ2 膜２４上に形成され、順次積層されたポリサイド膜１６とＳｉＯ2 膜２１とからなり、上面が露出した一対のワード線と、
　上記活性領域２５上に形成されたワード線と当該ワード線に隣接して形成された上記素子分離領域上のワード線との間のＳｉ基板２３の表面に形成され、Ｎ型の不純物２７を含むソース・ドレイン拡散層１３ａと、
　上記ソース・ドレイン拡散層１３ａの表面を部分的に露出させたコンタクト孔１５ａと、
　コンタクト孔１５ａと上記活性領域２５上に形成されたワード線の側壁との間、及びコンタクト孔１５ａと当該ワード線に隣接して形成された上記素子分離領域上のワード線の側壁との間に形成されたＳｉＯ2 膜１７と、
　上記素子分離領域上に隣接して形成された一対のワード線の対向する側壁の間隔を埋める様に形成されたＳｉＯ2 膜１７とを有し、
　上記活性領域２５上に形成されたワード線と当該ワード線に隣接して形成された上記素子分離領域上のワード線との間隔は、上記素子分離領域上に隣接して形成された一対のワード線の間隔よりも広いことを特徴とする積み上げキャパシタ型ＤＲＡＭ。」
　
３．対比・判断
　本願の請求項５に記載された発明（以下、「本願発明」という。）と先願明細書等に記載された発明（以下、「先願発明」という。）とを対比する。
　先願発明の「Ｓｉ基板２３」及び「コンタクト孔１５ａ」は、それぞれ、本願発明の「半導体基板（１）」及び「接触孔（５）」に相当し、先願発明の「積み上げキャパシタ型ＤＲＡＭ」が、本願発明の「半導体デバイス」に相当することは技術的に明らかである。
　また、本願発明では、「軌道形パターン（３）として」「ワード線（３ａ）と、導電領域として半導体基板（１）内に配置されているドープ領域（２）とを有する」から、先願発明の「ソース・ドレイン拡散層１３ａ」及び「ワード線」は、本願発明の「導電領域（２）」及び「ドープ領域（２）」、並びに「軌道形パターン（３）」及び「ワード線（３ａ）」にそれぞれ相当し、
　先願発明の「コンタクト孔１５ａと上記活性領域２５上に形成されたワード線の側壁との間、及びコンタクト孔１５ａと当該ワード線に隣接して形成された上記素子分離領域上のワード線の側壁との間に形成されたＳｉＯ2 膜１７」及び「素子分離領域上に隣接して形成された一対のワード線の対向する側壁の間隔を埋める様に形成されたＳｉＯ2 膜１７」は、本願発明の「接触孔（５）と軌道形パターン（３）の側壁との間にある絶縁スペーサ（４′）」及び「隣接する軌道形パターン（３）の側壁間にある絶縁充填物（４″）」にそれぞれ相当する。
　さらに、先願明細書等には、図１（ｃ）以降の段階において、「活性領域２５上ではポリサイド膜１６間の間隔が広いので、ＳｉＯ2 膜１７及びＢＰＳＧ膜３１から成る側壁の形成と同時に、活性領域２５の表面が露出して、コンタクト孔１５ａ、１５ｂが自己整合的に形成される」（００１６段落）一方で、「ＳｉＯ2 膜２４上ではポリサイド膜１６間の間隔が狭いので、ＳｉＯ2 膜１７及びＢＰＳＧ膜３１はこの間隔を埋める様に堆積し、これらのＳｉＯ2 膜１７及びＢＰＳＧ膜３１の膜厚が厚い。このため、コンタクト孔１５ａ、１５ｂが形成された時点では、ＳｉＯ2 膜２４の表面は露出していない」（００１７段落）と記載されているから、先願発明の「活性領域２５上に形成されたワード線と当該ワード線に隣接して形成された上記素子分離領域上のワード線との間隔」は「素子分離領域上に隣接して形成された一対のワード線の間隔」よりも広く、一方、本願発明では「２つの軌道形パターン（３）間の間隔（Ｄ1）が隣接する半導体基板（１）上の２つの軌道形パターンの間隔（Ｄ0）よりも広い幅を有し」ているから、先願発明の「活性領域２５上に形成されたワード線と当該ワード線に隣接して形成された上記素子分離領域上のワード線との間隔」及び「素子分離領域上に隣接して形成された一対のワード線の間隔」は、本願発明の「２つの軌道形パターン（３）間の間隔（Ｄ1）」及び「隣接する半導体基板（１）上の２つの軌道形パターンの間隔（Ｄ0）」にそれぞれ相当し、
　先願発明の「ワード線」は、ともに「Ｓｉ基板２３の活性領域２５の表面に形成されたゲート酸化膜であるＳｉＯ2 膜２６」又は「ＬＯＣＯＳ法によって形成されたＳｉＯ2 膜２４」により「Ｓｉ基板」と絶縁されている。
　また、本願発明の「露出する表面を有する軌道形パターン（３）」の「表面」がいかなる範囲を意味するのかは不明りょうであるが、本願の願書に最初に添付した明細書又は図面の図２において、本願発明の「ワード線（３ａ）」と「酸化物封入部（３ｂ）」とからなる「軌道形パターン（３）」の上面のみが露出していることを勘案すると、上記「表面」は上面を意味するものと解釈され、一方、先願発明においても「ワード線」は上面が露出している。
　
　したがって、両者は、
「半導体基板上に露出する表面を有する軌道形パターンと、軌道形パターン間に配設されている深部にある導電領域と、導電領域を部分的に露出する間隔内にある接触孔と、接触孔と軌道形パターンの側壁との間にある絶縁スペーサと、隣接する軌道形パターンの側壁間にある絶縁充填物とを有し、２つの軌道形パターン間の間隔が隣接する半導体基板上の２つの軌道形パターンの間隔よりも広い幅を有し、しかも軌道形パターンとして絶縁されて半導体基板上に施されているワード線と、導電領域として半導体基板内に配設されているドープ領域とを有することを特徴とする半導体デバイス。」である点で一致し、以下の点で相違する。
（相違点１）
　本願発明は、「導電領域（２）上の２つの軌道形パターン（３）」を有するのに対して、
　先願発明は、「活性領域２５上のワード線」「に隣接して形成された」「素子分離領域上のワード線」が、「素子分離領域にＬＯＣＯＳ法によって形成されたＳｉＯ2 膜２６上」に形成されている点。
（相違点２）
　本願発明は、「酸化物封入部（３ｂ）を有するワード線（３ａ）」を有するのに対して、
　先願発明は、「ワード線」が、「順次積層されたポリサイド膜１６とＳｉＯ2 膜２１とからな」る点。
　
　上記相違点について検討する。
（相違点１について）
　ＤＲＡＭの隣接するワード線間に露出した半導体基板表面の不純物領域にビット線を接続する場合に、当該隣接するワード線をともに当該不純物領域上にゲート絶縁膜を介して形成することは、特開平３−２０９８７０号公報（特に、第１図（ｂ）に記載の「ワード線８−１」及び「８−２」と「ｎ-層１０」との位置関係を参照。）に記載されるように当業者にとって周知技術であり、先願発明において、「活性領域２５上に形成されたワード線」「に隣接して形成された」「ワード線」をゲート絶縁膜を介して「ソース・ドレイン拡散層１３ａ」上に形成することは、当該周知技術の転用による単なる設計変更であって、新たな効果を奏するものではないから、課題解決のための具体化手段における微差に過ぎない。
　よって、相違点１は実質的なものとはいえない。
（相違点２について）
　ＤＲＡＭのワード線の側壁に絶縁膜を形成するのに先立って、当該ワード線の上面に加えて側面をも覆う酸化シリコン膜を形成することは、特開平３−２０９８７０号公報（特に、第１図（ｂ）に記載の「第２酸化シリコン膜９」並びに「サイドウォール酸化シリコン膜１２ａ」、及び第３ページ右上欄第１行ないし同第７行の記載、並びに第３ページ右下欄第３行ないし第２０行の記載を参照。）や、特開平３−２７４７２６号公報（特に、第１図（ｂ）に記載の「ＳｉＯ2のスペーサ５及び６」、及び第４ページ右上欄第１８行ないし同右下欄第６行の記載、並びに第４ページ右下欄第１７行ないし第５ページ左上欄第１９行の記載を参照。）に記載されるように当業者にとって周知技術であり、先願発明において、「ＳｉＯ2 膜１７」の形成に先だって「ワード線」の上面に加えて側面をも覆う酸化シリコン膜を形成することは、当該周知技術の付加による単なる設計変更であって、新たな効果を奏するものではないから、課題解決のための具体化手段における微差に過ぎない。
　よって、相違点２は実質的なものとはいえない。
　
　したがって、本願発明は、先願発明と実質的に同一であり、しかも、本願の発明者がその出願の優先権主張日前の特許出願に係る先願発明をした者と同一ではなく、また本願の出願の時において、その出願人が上記特許出願の出願人と同一でもないので、特許法第２９条の２の規定により特許を受けることができない。
　
４．むすび
　以上のとおりであるから、本願は、請求項１ないし４及び６に記載された発明について判断するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。