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　平成　６年特許願第３１３４９２号「冗長論理システム及びフェールセーフシステム及び誤り検出機能付き論理システム」拒絶査定不服審判事件〔平成　８年　７月　２日出願公開、特開平　８−１７１５８１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成６年１２月１６日の出願であって、平成１４年２月５日付けで拒絶査定がされ、これに対して、同年４月４日に拒絶査定に対する審判請求がなされ、平成１７年１２月５日付けの手続補正書によって補正された明細書及び図面の記載からみて、請求項２に係る発明は、その特許請求の範囲の請求項２に記載された次のとおりのものと認める。（以下、「本願発明」という。）。
　
「【請求項２】同一の機能を有する機能ブロックを少なくとも２重化して持つ冗長論理システムであって、前記各機能ブロックのうち第一の機能ブロックへの入力信号またはクロック信号を一定時間Ｔｄｅｌａｙだけ遅延させて入力する手段と、第二の機能ブロックの出力信号を一定時間Ｔｄｅｌａｙだけ遅延させてから前記第一の機能ブロックの出力と比較する手段とを備えることを特徴とする冗長論理システム。」
　
２．引用例
　当審の拒絶理由に引用した、特開平４−１４９７４３号公報（以下、「引用例１」という。）には、図面とともに次の事項アないしウが記載されている。
ア．
　「同一構成、同一機能を有する複数のデータ処理構成要素に同一の処理を実行させ、それぞれのデータ処理構成要素の出力結果を比較し、比較結果の一致が得られたときのみ処理結果が正統であると保証するよう構成したデータ処理装置において、上記データ処理構成要素のそれぞれに供給される基本クロックの位相又は電源電圧の大きさ又は放熱温度の高さ等の動作環境条件を、動作保証範囲内で異ならせるようにしたことを特徴とするデータ処理装置の駆動方式。」（第１頁左下欄５〜１４行）
　
イ．
　「第１図において、１はデータ処理構成要素としてのマイクロプロセッサ、２はもう一方のデータ処理構成要素としてのマイクロプロセッサ、３はマイクロプロセッサ１とマイクロプロセッサ２の出力を比較する比較器、４は比較器３からの不一致信号８を受けてマイクロプロセッサ１とマイクロプロセッサ２に対して誤動作割込を発生する割込制御装置、５はマイクロプロセッサの入力バス、６はマイクロプロセッサ１で処理した結果を出力する出力バス、７はマイクロプロセッサ２出力バス、８は比較器３からの不一致信号、９は割込制御装置４からマイクロプロセッサ１に対して誤動作割込を発生するマイクロプロセッサ１誤動作割込線、１０は割込制御装置４からマイクロプロセッサ２に対して誤動作割込を発生するマイクロプロセッサ２誤動作割込線、１１は基本クロック供給線、１２は電源供給線、１３はマイクロプロセッサ２への供給電源電圧を降下させる手段としての抵抗器、１４はマイクロプロセッサ２への供給電源電圧の安定化を目的とするコンデンサ、１５はマイクロプロセッサ２への供給基本クロック位相をシフトする手段としての遅延線である。」（第３頁左上欄１４行〜右上欄１５行）
　
ウ．
　「第３図は外来ノイズによる一方のマイクロブロセッサの誤動作が処理結果比較により検出されることを示しており、マイクロプロセッサ１に供給される基本クロックをＭＰＵ１基本クロック、マイクロプロセッサ２に供給される基本クロックをＭＰＵ２基本クロック、静電気放電やＡＣラインに重畳するパルス状の外来ノイズを外来ノイズ、マイクロプロセッサｌ出力をＭＰＵ１出力、マイクロプロセッサ２出力をＭＰＵ２出力、両マイクロプロセッサ１，２の出力を比較する比較器３の不一致検出信号を比較不一致信号８としてそれぞれ記載している。外来ノイズが丁度ＭＰＵ１基本クロックＴ２の先頭部分で発生し、マイクロプロセッサ１が誤動作した場合でも、ＭＰＵ２基本クロックＴ２の先頭部分では遅延線１５による位相遅れの為、外来ノイズを検知することなく、正常な処理結果を出力できる。」（第４頁左上欄３〜１９行）
　
　上記アないしウから、引用例１には、
「マイクロプロセッサとして同一構成、同一機能を有する複数のデータ処理構成要素に同一の処理を実行させ、それぞれのデータ処理構成要素の出力結果を比較し、比較結果の一致が得られたときのみ処理結果が正統であると保証するよう構成したデータ処理装置であって、一方のデータ処理構成要素への供給基本クロックの位相を動作保証範囲内でシフトする手段と、データ処理構成要素ともう一方のデータ処理構成要素の出力を比較する比較器とを備えたデータ処理装置」の発明（以下、「引用発明１」という。）が記載されている。
　当審の拒絶理由に引用した、特開昭５８−１８７５６号公報（以下、「引用例２」という。）には、図面とともに次の事項エないしキが記載されている。
　
エ．
「第１の処理装置への入力データをラッチする第１のレジスタと、第１の処理装置への入力制御信号を遅延する遅延手段と、第１の処理装置の出力をラッチする第２のレジスタと、前記第１のレジスタの出力及び遅延手段の出力を第２の処理装置に与えて得られる出力と前記第２のレジスタの出力とを比較する比較手段とから成ることを特徴とする比較検査回路。」（第１頁左下欄第４〜１１行）
　
オ．
「マイクロプロセッサの一部１２は、入力クロックに対して制御信号、アドレス、データ等のタイミング規定が十分でないものがあり、２個のマイクロプロセッサに同一入力クロックを与えた場合でも、最悪の場合、動き方に大きな時間的差な生ずることが考えられる。」（第１頁左下欄第１５〜２０行）
　
カ．
「この発明の目的とするところは、上記の如き従来の問題点を除去するものであり、一方の処理装置を他方の処理装置よりある一定時間遅延させて動作させ、両者の出力を比較検査することを特徴とするものである。」（第１頁右下欄第９〜１０行）
　
キ．
「図は本発明の一実施例であるマイクロプロセッサの比較検査回路である。主マイクロプロセッサＭＰＡへ入力される制御信号（リセット、ホールド、レディ、割込み等）は、遅延回路Ｄにより、１クロックサイクル（マイクロプロセッサのマシンサイクルを構成する１ステート）遅れて比較検査用マイクロプロセッサＭＰＢに入力されることにより、ある一定時関連れた動作をするようにする。またＭＰＡへの読み出しデータＲＤは、ＭＰＡのリード信号により読み出しデータレジスタＲＤＲにラッチされ、ＭＰＢのリード信号によりＭＰＢにも同一の読み込みデータが与えられる。このようにして、ＭＰＢはＭＰＡより一定時間（１マシンサイクルより小）遅れて同一入力条件を与えられる。ＭＰＡの出力するアドレスはアドレスレジスタＡＲに、ライトデータはライトデータレジスタＷＤＲに、又、ステータス信号はステータスレジスタＳＲにそれぞれＭＰＡの出力するストローブ信号ＳＴＢＡによりラッチしておく。そして、各レジスタＡＲ，ＷＤＲ、ＳＲの出力とＭＰＢが出力するアドレス、ライトデータ、ステータス信号をそれぞれ比較回路ＣＭＰに通し、ＭＰＢが出力するストローブ信号ＳＴＢＢにより、ＭＰＢの各出力が確定した時点で比較結果をエラーラッチＥＲにセットする。以上の装置により、マイクロプロセッサ等の処理装置の比較検査（コンベアチエック）が実現され、処理装置の信頼性が向上する。」（第１頁右下欄第１２行〜第２頁左上欄第１９行）
　
３．対比
　そこで、本願発明と引用発明１とを対比する。
　引用発明１の複数のデータ処理構成要素に同一の処理を実行させ、それぞれのデータ処理構成要素の出力を比較する「データ処理装置」は、機能ブロックを少なくとも２重化して持つ論理システムといえることから、本願発明の「同一の機能を有する機能ブロックを少なくとも２重化して持つ論理システム」に相当する。
　
　引用発明１の「一方のデータ処理構成要素への供給基本クロックの位相をシフトする手段」は、本願発明の「各機能ブロックのうち第一の機能ブロックへの入力信号またはクロック信号を一定時間Ｔｄｅｌａｙだけ遅延させて入力する手段」に相当する。
　
　引用発明１の「データ処理構成要素ともう一方のデータ処理構成要素の出力を比較する比較器」は、本願発明の「第二の機能ブロックの出力信号を第一の機能ブロックの出力と比較する手段」に相当する。
　
　したがって、両者は、「同一の機能を有する機能ブロックを少なくとも２重化して持つ論理システムであって、前記各機能ブロックのうち第一の機能ブロックへの入力信号またはクロック信号を一定時間Ｔｄｅｌａｙだけ遅延させて入力する手段と、第二の機能ブロックの出力信号を前記第一の機能ブロックの出力と比較する手段とを備えることを特徴とするシステム。」
で一致し、以下の点において相違する。
　
（相違点）
（相違点１）
　本願発明は、「冗長論理システム」であるのに対し、引用例１には、「冗長」という用語が用いられていない点。
　
（相違点２）
　本願発明の入力する手段は第一の機能ブロックに入力信号またはクロック入力信号を一定時間Ｔｄｅｌａｙだけ遅延させて入力するのに対し、引用発明１の一方のデータ処理構成要素に入力する手段は基本クロックの位相を動作保証範囲内でシフトする点、及び、本願発明の比較する手段は、第二の機能ブロックの出力信号を一定時間Ｔｄｅｌａｙだけ遅延させてから前記第一の機能ブロックの出力と比較するのに対し、引用発明１の比較する手段は、データ処理構成要素の出力を一定時間だけ遅延させてから前記一方のデータ処理構成要素の出力と比較していない点。
　
４．当審の判断
　上記相違点１について
　一般に、システムにおいて「冗長」とは、電源やスイッチ、通信回路、さらにはシステムそのものを二重もしくは多層にすることである。万一の障害に備えて冗長化を図ることにより、運用やサービス提供時のシステムダウンを未然に防ぎ、システムの信頼性を向上させることができる。こうした基本的な意味から変じて、チェック機構、バックアップ機構などを回路やシステムに持つ場合も、これを「冗長化」と呼ぶ場合がある。
　出願当初の本願の明細書には、「本発明は、・・・高信頼性のシステムの構築に好適な論理システムに関する。」（【０００１】【産業上の利用分野】）と記載されている。
　したがって、本願発明の「冗長論理システム」は、機能ブロックを少なくとも二重化している論理システムと解釈され、引用発明１の「データ処理装置」は、機能ブロックを少なくとも二重化したものであり、機能ブロックを比較器により誤りを検知するチェック機構という冗長を有する論理システムといえる。
　してみると、引用発明１を冗長論理システムと表現することは当業者が適宜なし得ることである。
　
　上記相違点２について
　引用例２は、同一機能を有する機能ブロックを２重化して持つ機能ブロックの出力の比較を行う論理システムを用いたものであり、引用発明１と同じ技術分野に属している。
　
　引用例２は、上述２．オ、カの記載から、２個のマイクロプロセッサの処理装置の出力を同時に比較検査した信頼性の高い結果を得ることを課題としているといえ、上述２．エ、キの記載から、第１のレジスタは第２の処理装置への入力データをラッチして遅延させ、第２のレジスタは第１の処理装置の出力をラッチして該第１の処理装置の出力を第２の処理装置の出力が確定する時点まで遅延させて該第２の処理装置の出力と比較し、第１の処理装置の出力と第２の処理装置の出力とを同時に比較した結果を得ることが記載されているといえ、遅延させる時間を処理装置の動作保証範囲内とする条件をクリアした技術が記載されている。
　引用発明１においても、出力を同時に比較検査した信頼性の高い結果を得ることが期待されることは当業者にとって明らかである。
　してみると、引用発明１のデータ処理装置に、引用例２に記載の第１レジスタ及び第２レジスタのように、一方のデータ処理構成要素への入力情報を遅延させる手段と、他方のデータ処理構成要素の出力を一方のデータ処理構成要素の出力が確定する時点まで遅延する手段とを設け、他方のデータ処理構成要素の出力と一方のデータ処理構成要素の出力とを同時に比較した結果を得ること、すなわち引用発明１のデータ処理装置に、一方のデータ処理構成要素への入力信号を一定時間だけ遅延させて入力する手段を設け、比較器に、他方のデータ処理構成要素の出力を一定時間だけ遅延させてから一方のデータ処理構成要素の出力と比較させることは当業者が容易に想到し得るものと認められる。
　
５．むすび
　以上のとおり、本願発明は、引用発明１及び引用例２に記載の技術事項に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができないから、本願は、他の請求項に係る発明について論ずるまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。