【事件の表示】
　平成１１年特許願第２６９５３２号「プロセッサコア及びこれを用いたプロセッサ」拒絶査定不服審判事件〔平成１３年　４月　６日出願公開、特開２００１−　９２６６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年９月２２日の出願であって、平成１５年１１月１９日付けで最後の拒絶理由通知がなされ、これに対し、平成１６年１月２６日付けで意見書が提出されるとともに同日付けで手続補正がなされたところ、当該手続補正は同年２月１３日付けで却下されるとともに同日付けで本願の拒絶査定がなされ、これに対し、同年３月１８日に拒絶査定に対する審判請求がなされるとともに、同年４月１９日付けで手続補正がなされたものである。
　
２．平成１６年４月１９日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１６年４月１９日付けの手続補正を却下する。
　
［理由］
（１）補正の目的の適否について
　本件手続補正の目的が特許法第１７条の２第４項の規定に適合するか否かを検討する。
　上記本件手続補正の特許請求の範囲についての補正内容は、
「【請求項１】外部に接続される拡張演算ユニットを制御するための命令である拡張演算ユニット制御命令を実装したプロセッサコアであって、
　命令をデコードする機能を有し、そのデコードした命令が前記拡張演算ユニット制御命令であった場合には、前記拡張演算ユニットに対して、演算データ、拡張演算コードの動作を規定する命令コード、及び該命令コードが有効であることを示す情報を出力する命令デコード部と、
　パイプライン停止要求が発生した場合、パイプライン停止信号を前記拡張演算ユニットへ出力して、前記拡張演算ユニットの実行を一時停止する手段と、を備えたことを特徴とするプロセッサコア。
【請求項２】前記拡張演算ユニットに対して出力する前記演算データは、該拡張演算ユニットを制御する命令の一部で指定されたレジスタ番号に従って、プロセッサ内部のレジスタファイルから読み出された値であることを特徴とする請求項１記載のプロセッサコア。
【請求項３】パイプラインフラッシュ信号を前記拡張演算ユニットへ出力して、該パイプラインフラッシュ信号が有効なときに、前記拡張演算ユニットへ出力した命令の実行を破棄する手段を有することを特徴とする請求項１記載のプロセッサコア。
【請求項４】前記拡張演算ユニットからパイプライン停止信号を入力し、該パイプライン停止信号が有効なときに、命令の実行を一時停止する手段を有することを特徴とする請求項１記載のプロセッサコア。
【請求項５】複数の演算器を有し、前段の演算器の処理結果を次のクロックの立上りで格納する第１のパイプラインレジスタと、後段の演算器の処理結果を次のクロックの立上りで格納する第２のパイプラインレジスタとを有する拡張演算ユニットと、
　命令をデコードする機能を有し、デコードした命令が前記拡張演算ユニットを制御する命令であった場合には、前記拡張演算ユニットに対して、演算データ、拡張演算コードの動作を規定する命令コード、及び該命令コードが有効であることを示す情報を出力する命令デコード部と、パイプライン停止要求が発生した場合、パイプライン停止信号を前記拡張演算ユニットへ出力して、前記拡張演算ユニットの実行を一時停止する手段とを有するプロセッサコアと、を備えたことを特徴とするプロセッサ。
【請求項６】前記拡張演算ユニットから、アドレス、データ、データ書き込みを制御する書き込み制御信号、及びデータ読み出しを制御する読み出し制御信号を入力し、前記読み出し制御信号が有効でデータ読み出しを行う時には、前記アドレスで指定された領域からデータを読み出して前記拡張演算ユニットへ出力し、前記書き込み制御信号が有効でデータ書き込みを行う場合には、前記アドレスで指定された領域に、前記拡張演算ユニットからのデータを書き込むメモリを有することを特徴とする請求項５記載のプロセッサ。
【請求項７】前記メモリは、前記プロセッサコア及び前記拡張演算ユニットからアクセス可能に構成したことを特徴とする請求項６記載のプロセッサ。」
というものを、
「【請求項１】外部に接続される拡張演算ユニットを制御するための命令である拡張演算ユニット制御命令を実装すると共に、命令をデコードする機能を有し、デコードした命令が前記拡張演算ユニットを制御する命令であった場合には、前記拡張演算ユニットに対して、演算データ、拡張演算コードの動作を規定する命令コード、及び該命令コードが有効であることを示す情報を出力する命令デコード部と、パイプライン停止要求が発生した場合、パイプライン停止信号を前記拡張演算ユニットへ出力して、前記拡張演算ユニットの実行を一時停止する手段とを有すると共に、
　前記拡張演算ユニットから、アドレス、データ、データ書き込みと読み出しを制御する制御信号群を入力し、前記書き込み読み出し制御信号群がデータ読み出しが有効であることを示し、データ読み出しを行う時には、前記アドレスで指定された領域からデータを読み出して前記拡張演算ユニットへ出力し、前記書き込み読み出し制御信号群がデータ書き込みが有効であることを示し、データ書き込みを行う場合には、前記アドレスで指定された領域に、前記拡張演算ユニットからのデータを書き込み、プロセッサコアがロード命令によってデータ読み出し、ストア命令によってデータ書き込むデータメモリを有し、前記データメモリは、前記プロセッサコア及び前記拡張演算ユニットからアクセス可能に構成したことを特徴とするプロセッサコア。
【請求項２】プロセッサコアから入力される命令コードに従って演算を行う複数の演算器を有し、演算器の出力結果がデータメモリへのアドレスとなる請求項１記載のプロセッサコア。
【請求項３】プロセッサコアから入力される命令コードに従って演算を行う複数の演算器を有し、データメモリから読み出した値を演算器の入力データとする請求項１記載のプロセッサコア。
【請求項４】前記拡張演算ユニットは、プロセッサコアから入力される命令コードと命令コード有効信号の値を格納するレジスタを持ち、
　プロセッサコアは、パイプライン停止信号を前記拡張演算ユニットへ出力して、前記拡張演算演算ユニットは、パイプライン停止信号が有効なときにプロセッサコアから入力される命令コード有効信号の値を前記レジスタに書き込まないことで、前記拡張演算ユニットの実行を一時停止する請求項１記載のプロセッサコア。
【請求項５】前記拡張演算ユニットに対して出力する前記演算データは、該拡張演算ユニットを制御する命令の一部で指定されたレジスタ番号に従って、プロセッサ内部のレジスタファイルから読み出された値であることを特徴とする請求項１記載のプロセッサコア。
【請求項６】前記プロセッサコアが、さらに、パイプラインフラッシュ信号を前記拡張演算ユニットへ出力して、該パイプラインフラッシュ信号が有効なときに、前記拡張演算ユニットへ出力した命令の実行を破棄する手段を有することを特徴とする請求項１記載のプロセッサコア。
【請求項７】前記プロセッサコアが、さらに、前記拡張演算ユニットからパイプライン停止信号を入力し、該パイプライン停止信号が有効なときに、命令の実行を一時停止する手段を有することを特徴とする請求項１記載のプロセッサコア。」
というものに補正しようとするものであるが、まず、補正後の請求項１に記載された発明が補正前の請求項１乃至４に記載された発明を特定するために必要な事項を限定したものであるか否かについて検討する。
　すると、補正後の請求項１に記載された発明において、プロセッサコア及び拡張演算ユニットからアクセス可能なものとして構成された「データメモリ」は、補正前の請求項１乃至４に記載された発明を特定するために必要な事項として存在した構成要件ではなく、補正後の請求項１に記載された発明は、補正前の請求項１乃至４に記載された発明を特定するために必要な事項を限定したものではない。
　次に、補正後の請求項１に記載された発明が補正前の請求項５乃至７に記載された発明を特定するために必要な事項を限定したものであるか否かについて検討すると、補正前の請求項５乃至７に記載された発明は、「第１のパイプラインレジスタ」と「第２のパイプラインレジスタ」を有する「拡張演算ユニット」と、「プロセッサコア」とを備えた「プロセッサ」に係るものであり、少なくとも、「第１のパイプラインレジスタ」と「第２のパイプラインレジスタ」を有する「拡張演算ユニット」を構成要件として備えない補正後の請求項１に記載された発明は、補正前の請求項５乃至７に記載された発明を特定するために必要な事項を限定したものではない。
　また、補正後の請求項１乃至７に記載された「プロセッサコア」に係る発明は、補正前の請求項５乃至７に記載された「拡張演算ユニット」と「プロセッサコア」とを備えた「プロセッサ」に係る発明に対応するものではなく、本件手続補正は、補正前の請求項１乃至４に記載された「プロセッサコア」に係る発明を補正後の請求項１乃至７に記載された「プロセッサコア」に係る発明に補正したものであり、請求項を増加するものである。
　よって、補正後の請求項１乃至７に係る発明は、補正前の請求項１乃至７に係る発明を特定するために必要な事項を限定して特許請求の範囲の減縮をしたものとは認められず、特許法第１７条の２第４項第２号の規定に適合しない。
　また、上記補正が、特許法第１７条の２第４項第１号の請求項の削除、第３号の誤記の訂正、第４号の明りょうでない記載の釈明に該当するものとも認められない。
　
（２）むすび
　よって、本件手続補正は、特許法第１７条の２第４項に違反するものであり、特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．補正却下の決定を踏まえた検討
（１）本願発明
　平成１６年４月１９日付けの手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明は、平成１５年１０月２７日付け手続補正書の特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「外部に接続される拡張演算ユニットを制御するための命令である拡張演算ユニット制御命令を実装したプロセッサコアであって、
　命令をデコードする機能を有し、そのデコードした命令が前記拡張演算ユニット制御命令であった場合には、前記拡張演算ユニットに対して、演算データ、拡張演算コードの動作を規定する命令コード、及び該命令コードが有効であることを示す情報を出力する命令デコード部と、
　パイプライン停止要求が発生した場合、パイプライン停止信号を前記拡張演算ユニットへ出力して、前記拡張演算ユニットの実行を一時停止する手段と、を備えたことを特徴とするプロセッサコア。」　
　
（２）引用例
　これに対して、原査定の拒絶の理由に引用された特開平９−１６３９８号公報（以下、「引用例１」という。）、特開昭５７−１０５０７０号公報（以下、「引用例２」という。）、特開平８−６９３７７号公報（以下、「引用例３」という。）、及び特開平９−２１２３５９号公報（以下、「引用例４」という。）には、それぞれ、図面とともに次の事項が記載されている。
　
（引用例１）
Ａ．「【産業上の利用分野】本発明は情報処理装置に関し、特に、複数のデータの同時読み出し／書き込み（複数オペランドロード／ストア）を可能とする情報処理装置に関する。」（第３頁左欄第２３〜２６行）
　
Ｂ．「【実施例】以下に本発明に係る情報処理装置について図面を参照しながら詳細に説明する。
【００２９】以下の実施例では、下記に示すような特徴を持った情報処理装置についての説明を行う。ここで、基本的にはこの情報処理装置は下記のように５段（５ステージ）パイプラインの構成を有し、一般的なＲＩＳＣプロセッサにて用いられるパイプライン構成である。
【００３０】ＩＦステージ：命令をメモリからフェッチしてＩＲにセットする命令を入力するステージである
ＩＤステージ：ＩＲ上の命令をデコードする。レジスタ番号、ディスプレースメント（disp）等を生成するステージである
ＥＸステージ：演算を実行する。又はメモリアクセスのアドレスを生成するステージである
ＭＡステージ：メモリアクセスを行なうステージである
ＷＢステージ：レジスタへのデータの書き込みを行なうステージである
次に、本発明に係る情報処理装置のブロック図を図１に示す。この情報処理装置１０１は、命令コードを入力する命令入力部１０３と、命令入力部１０３に入力された命令のデコードを行い、オペランド及び制御信号を生成して出力する命令デコード部１０５と、命令デコード部１０５で生成された分割制御信号により命令分割信号を出力する命令分割制御部１０７と、命令分割制御部が出力する命令分割信号により、命令デコード部１０５もしくは演算結果保持部１１３より入力したオペランドを所定のビット幅で出力するオペランド選択部１０７と、オペランド選択部１０７より入力したオペランドを命令分割信号により所定のビット幅に分割して演算を行い、この演算結果を出力する演算部１１１と、演算部１１１で出力されたデータ及びメモリアクセス制御部１１５から出力されたデータを保持し、オペランド選択部１０７へ出力する演算結果保持部１１３と、演算部１１１よりメモリへアクセスするアドレスを入力し、このメモリアドレス、及び命令分割信号を出力し、メモリから得られたデータを前記演算結果保持部１１３へ出力を行うメモリアクセス制御部１１５とを具備している。
【００３１】次に、本発明に係る情報処理装置の動作について説明する。まず、ＩＦ（命令フェッチブロック）で複数オペランドロードを実行させる命令をフェッチし、その命令が命令入力部１０３に入力され、この命令入力部１０３内に備えられたレジスタ等に入力される。この入力された命令は命令デコード部１０５にて命令のデコードがされ、このデコートにより命令分割制御部１０９では、分割制御信号を生成して各部に出力する。ここで、この分割制御信号は、分割／非分割のみを示す命令であってもよいし、この信号を出力する各部の制御を伴った信号、すなわち、各部に出力する信号は異なった性質を持つものであっても良い。この分割制御信号はオペランド選択部１０７、演算部１０９、及びメモリアクセス制御部１１５にそれぞれ入力される。オペランド選択部１０７では、命令デコード部１０５にてデコードされたオペランドや演算結果保持部１１３にて保持されたオペランドのうち、演算部１１１にて演算を行う所望のオペランドを選択して演算部１１１へ出力する。ここで、本実施例では、オペランド選択部１０７に入力されるオペランドは命令デコード部１０５にてデコードされたものや演算結果保持部１１３にて保持されたものを用いているが、これに限られるものではない。例えば、メモリアクセス制御部からのデータ（オペランド）を直接入力してもよいし、その他の各部から出力されるオペランドを入力してもよい。
【００３２】次に、演算部１１１では、オペランド選択部１０７で選択されたオペランド及びオペランド選択部１０７で選択された命令中のディスプレースメント等を入力として複数のアドレスを生成（演算）する。演算部１１１から出力される複数のアドレスはメモリアクセス制御部１１５に入力され、このメモリアクセス制御部１１５に備えられたＭＡＲ（メモリアドレスレジスタ）でラッチして、アドレスバスに出力する。」（第５頁右欄第４４行〜第６頁右欄第１３行）
　
Ｃ．「【００４８】実施例２
図４に本実施例に係る情報処理装置のブロック図を示す。本実施例は実施例１と同様に特定の命令（積和演算）において２つのメモリアクセスを同時に行なう。ここで、本実施例では積和演算器を脱着が可能となるように、積和演算器（ＭＡＣ）はコアプロセッサの外に配置されている。即ち、コアプロセッサの扱うデータ巾（ここでは３２ビット）と、ＭＡＣが扱うデータ巾（ここでは３２ビット×２）を独立して決めることができる。ＭＡステージでオペランドフェッチを行なうと共に、ＭＡＣに対してコマンド（演算の種別）を転送する。ここで、アドレス発生の方法は実施例１と同様なので、その説明は省略する。
【００４９】積和演算を行なう場合、データバス（オペランドバスのＤ部）は６４ビット巾として、ＭＡＣは２つの３２ビットデータを取り込み、演算を開始する。また、積和演算によるメモリアクセスを実行中には、アドレスバス上の値を、上下１６ビットずつ別個のアドレスとして処理するように指示する分割制御信号（１６bitADRS ）を発生する。この信号は命令のＯＰコードから生成され、積和演算命令がＭＡステージにある時に他のバス制御信号（ＡＳ，ＲＷ等）と共に発生される。
【００５０】基本的な積和演算命令の動作は次のようになる。１６ビットのdispを持った３２ビット長の命令フォーマットを考える。
【００５１】ＭＡＣ：reg1，reg2，disp
reg1は、メモリアクセスのポインタ
reg2は、読み出したデータをロードするレジスタ
dispは、reg1の下位と加算する
ＥＸステージ：２つのアドレスを生成
ＭＡステージ：メモリアクセスを行なう
：ＭＡＣに対してコマンドを送る
ＷＢステージ：コアは、データをreg2にロードする
：ＭＡＣはフェッチしたデータの上位１６ビット、下位１６ビットの間で乗算を行なう。乗算結果とＡＣＣの加算を行なう
ＷＢステージ以降、コアとＭＡＣの動作は無関係である。ＭＡＣの動作もパイプライン化して、１クロックに１回のＭＡＣ演算が可能にするその他に次のような命令が必要である。
【００５２】
ＳＴＡＣＣ：Src ，Dest
特殊レジスタをストアする命令、Src（ＡＣＣである）をDestで指定されるＧＲまたはメモリに書き込む。
【００５３】上記の命令を用いて、３回のＭＡＣ演算を行ない、結果をＧＲに書き込む場合のパイプライン実行例を図７に示す。（ただし、ＭＡＣユニットはパイプライン的に動作しており、ＭＡＣ演算における加算ステージをＡＣステージとする。）図７に示す通り、最初のＭＡＣの実行開始（ＥＸステージ）から、結果がレジスタに書き込まれるまでの時間は８クロックである。」（第８頁左欄第２１行〜右欄第２０行）
　
　上記Ａ〜Ｃの記載及び関連する図面を参照すると、引用例１には、次の発明が記載されているものと認められる。（以下、「引用例１記載の発明」という。）
「外部に接続される積和演算器を制御するための命令である積和演算命令を実装したコアプロセッサであって、
　命令をデコードする機能を有し、そのデコードした命令が前記積和演算命令であった場合には、前記積和演算器に対して、コマンドを出力する命令デコード部を備えたコアプロセッサ。」　
　
（引用例２）
Ｄ．「図において、１は主処理装置、２は主処理装置１と各信号、データ、および命令の送受信を行なうとともに、これらに応じた演算を行なう従属処理装置、３は主記憶装置をそれぞれ示す。・・・（中略）・・・一方、主処理装置１は主記憶装置３から読出された命令を解読し、それが従属処理装置２専用の命令である場合には、それらの命令コード、オペランドアドレス、あるいは演算レジスタ（データ）の内容と共に、それらの命令の実行開始を示す起動信号を従属処理装置２へ送り出す。」（第２頁右上欄第６行〜左下欄第９行）
　
　上記Ｄの記載及び関連する図面を参照すると、引用例２には、次の発明が記載されているものと認められる。（以下、「引用例２記載の発明」という。）
「主処理装置から従属処理装置に対して命令コードを送る場合、演算データをも送ること。」
　
（引用例３）
Ｅ．「【実施例】図１は、本発明による電子回路を図示している。この電子回路は、プロセッサ１とコプロセッサ２とを具備している。・・・（中略）・・・
【００１６】プロセッサ１は、標準的な命令レジスタ６を有しており、その命令レジスタ６は、その入力がバス４に接続され、その出力が命令デコーダ７に接続されている。データメモリＸまたはＹからのデータは、プロセッサ１の入出力データレジスタ８に送られる。プロセッサ１のプログラマブル処理回路９は、データレジスタ８に格納されたデータに対して、プログラムされた処理動作を実行する。このプログラムされた処理動作は、命令レジスタ６に格納された２進データによって、その動作パラメータを設定する。処理動作の終了で、プロセッサ１が接続されている様々な周辺機器に分配されるデータが、入出力データレジスタ８において利用できる。上述したアーキテクチャは、プロセッサの全く一般的なアーキテクチャである。シーケンサ10は、それら回路６〜９を制御する。
【００１７】本発明の特別な特徴の１つは、命令デコーダ７が、命令の実行中に使用される制御信号だけでなく、接続線11（１本以上の線）を介してコプロセッサ２に送られる“ＶＣＩ”として知られている認識信号も生成することである。信号ＶＣＩは、命令デコーダ７によってデコードされた命令が、コプロセッサ２によって実行されるべき命令であることを指示する信号である。」（第６頁右欄第４６行〜第７頁左欄第５０行）
　
　上記Ｅの記載及び関連する図面を参照すると、引用例３には、次の発明が記載されているものと認められる。（以下、「引用例３記載の発明」という。）
「プロセッサからコプロセッサに対して命令を送る場合、命令がコプロセッサによって実行されるべき命令であることを指示する信号（ＶＣＩ）をも送ること。」
　
（引用例４）
Ｆ．「【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】すなわち、マイクロプロセッサ（１１０）は、浮動小数点処理を実行する浮動小数点パイプライン（ＦＰＵパイプライン）、そして、整数計算及びメモリアドレス操作を実行する整数パイプライン（ＣＰＵパイプライン）を利用して命令を実行する。すなわち、命令実行に際して、ＦＰＵパイプラインとＣＰＵパイプラインを並列的に進めていく。浮動小数点パイプライン（２１０）とＣＰＵパイプライン（２１４）とのパイプライン段数（パイプラインの長さ）を基本的に同一とすることによって、ＣＰＵパイプラインとＦＰＵパイプラインのフロー制御などのパイプライン制御のためのリソースの共有化を図る。これによって、浮動小数点パイプラインと整数パイプラインとを同期化し易くする。パイプラインに対してフリーズやストールを必要とする場合、双方のパイプラインにストールとフリーズの効果をもたらすようにパイプラインの一方がストール又はフリーズを制御することによってＦＰＵパイプラインとＣＰＵパイプラインの同期化を達成する。」（第４頁左欄第２９〜４９行）
　
Ｇ．「【００３３】図２にはＦＰＵ１１４とＣＰＵ１１８が命令を実行するのに利用するパイプラインを例示する。ＦＰＵパイプライン２１０とCPUパイプライン２１４は、単一の命令フェッチステージ２１８を共有する。更にＦＰＵパイプライン２１０は、デコードステージ（Ｄｆ）２２２、第１実行ステージ（Ｅ１）２２６，第２実行ステージ（Ｅ２）２３０、及びライトバックステージ（Ｓｆ）２１０の４ステージを更に持つ。ＣＰＵパイプライン２１４は、デコードステージ（Ｄｉ）２３８、実行ステージ（Ｅ）２４２、メモリアクセスステージ（Ａ２４６）及びライトバックステージ（Ｓｉ）２５０の、更に４ステージを持つ。Ｄｉステージ２３８は、図２の矢印２５５によって示されるようなＦＰＵパイプラインステージに対してバイパス、ストール及びキャンセルのための信号を生成する。Ｄｉステージ２３８は、信号パス２５５を介して、Ｅ１，Ｅ２ステージ２２６，２３０にバイパス信号を供給し、全てのＦＰＵステージ２２２，２２６，２３０，２３４と共有Ｉステージ２１８にキャンセル信号を供給し、ストールに関連する信号をＤｆステージに供給し、そしてストール信号をＥ１ステージに供給する。」（第６頁右欄第４１行〜第７頁左欄第１１行）
　
Ｈ．「【００４８】主に、ＦＰＵパイプライン２１０とＣＰＵパイプライン２１４の同期化は、双方のパイプラインでストールとフリーズの効果をもたらすこれらパイプライン２１０，２１４の何れか一方がストールとフリーズの制御機能を持つことによって達成される。図２に示されるように、ＣＰＵパイプラインのデコードステージ（Ｄｉ）２３８は、矢印２５５によって示されるストール信号データ経路を介してＦＰＵパイプラインをストールする。」（第１０頁左欄第９〜１７行）
　
Ｉ．「【００５１】一つのパイプラインにおけるストールは、両方のパイプライン（ＣＰＵパイプライン及びＦＰＵパイプライン）でストールを引き起こすので、浮動小数点命令である第３の命令６１８は、第２の命令６１４とともにストールされることになる。ＣＰＵパイプライン２１４のＤステージ２３８は、双方のパイプライン２１０、２１４をストールするためのストール信号６２２を生成する。追加のストールを防止するために、Ａステージ２４６の内容はＣＰＵパイプライン２１４のＥステージ６４２にバイパスされている。このバイパスが行われないなら、命令６１０のライトバックステージＳが完了されるまで、ストールされなければならない。」（第１０頁右欄第１７〜２８行）
　
　上記Ｆ〜Ｉの記載及び関連する図面を参照すると、引用例４には、次の発明が記載されているものと認められる。（以下、「引用例４記載の発明」という。）
「整数計算及びメモリアドレス操作を実行する整数パイプライン（ＣＰＵパイプライン）と、浮動小数点処理を実行する浮動小数点パイプライン（ＦＰＵパイプライン）を並列的に進める際に、ストールを必要とする場合に、ＣＰＵパイプラインからＦＰＵパイプラインに対してストール信号を供給し、ＦＰＵパイプラインをストールさせること。」
　
（３）対比
　本願発明と引用例１記載の発明とを対比すると、引用例１記載の発明における「積和演算器」、「積和演算命令」、「コアプロセッサ」、「コマンド」は、それぞれ、本願発明における「拡張演算ユニット」、「拡張演算ユニット制御命令」、「プロセッサコア」、「拡張演算コードの動作を規定する命令コード」に相当するから、両者は、
「外部に接続される拡張演算ユニットを制御するための命令である拡張演算ユニット制御命令を実装したプロセッサコアであって、
　命令をデコードする機能を有し、そのデコードした命令が前記拡張演算ユニット制御命令であった場合には、前記拡張演算ユニットに対して、拡張演算コードの動作を規定する命令コードを出力する命令デコード部を備えたプロセッサコア。」
である点で一致し、次の点で相違する。
　相違点１：本願発明においては、「命令デコード部」が拡張演算ユニットに対して「演算データ」をも出力しているのに対し、引用例１記載の発明は、そのようなものではない点。
　相違点２：本願発明においては、「命令デコード部」が拡張演算ユニットに対して「命令コードが有効であることを示す情報」をも出力しているのに対し、引用例１記載の発明は、そのようなものではない点。
　相違点３：本願発明は、「パイプライン停止要求が発生した場合、パイプライン停止信号を拡張演算ユニットへ出力して、前記拡張演算ユニットの実行を一時停止する手段」を備えているのに対し、引用例１記載の発明は、そのようなものを備えていない点。
　
（４）判断
　そこで、上記相違点１〜３について検討する。
　
（相違点１について）
　引用例２記載の発明に見られるように、主処理装置（「プロセッサコア」に対応する構成）から従属処理装置（「拡張演算ユニット」に対応する構成）に対して命令コードを送る場合、演算データをも送ることは、公知の技術である。
　してみれば、引用例１記載の発明に対して引用例２記載の発明の技術を適用し、「命令デコード部」が拡張演算ユニットに対して「演算データ」をも出力するような構成とすることは、当業者が適宜に設計できる事項にすぎないものと認められる。
　
（相違点２について）
　引用例３記載の発明に見られるように、プロセッサ（「プロセッサコア」に対応する構成）からコプロセッサ（「拡張演算ユニット」に対応する構成）に対して命令を送る場合、命令がコプロセッサによって実行されるべき命令であることを指示する信号（「命令コードが有効であることを示す情報」に対応する信号）をも送ることは、公知の技術である。
　してみれば、引用例１記載の発明に対して引用例３記載の発明の技術を適用し、「命令デコード部」が拡張演算ユニットに対して「命令コードが有効であることを示す情報」をも出力するような構成とすることは、当業者が適宜に設計できる事項にすぎないものと認められる。
　
（相違点３について）
　引用例４記載の発明に見られるように、ＣＰＵ（「プロセッサコア」に対応する構成）パイプラインと、ＦＰＵ（「拡張演算ユニット」に対応する構成）パイプラインを並列的に進める際に、ストールを必要とする場合（「パイプライン停止要求が発生した場合」に相当）に、ＣＰＵパイプラインからＦＰＵパイプラインに対してストール信号（「パイプライン停止信号」に対応する信号）を供給し、ＦＰＵパイプラインをストールさせることは、公知の技術である。
　してみれば、引用例１記載の発明に対して引用例４記載の発明の技術を適用し、
「パイプライン停止要求が発生した場合、パイプライン停止信号を拡張演算ユニットへ出力して、前記拡張演算ユニットの実行を一時停止する手段」を備えるようにすることは、当業者が適宜に設計できる事項にすぎないものと認められる。
　
　そして、本願発明の構成によってもたらされる効果も、引用例１〜４に記載の発明から当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。
　
（５）むすび
　したがって、本願発明は、引用例１〜４に記載の発明に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。