【事件の表示】
　平成　７年特許願第　３４７３０号「パチンコ機」拒絶査定不服審判事件〔平成　８年　８月２０日出願公開、特開平　８−２１４０２５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本件出願は、平成７年２月１日の出願であって、平成１５年１１月１４日付けで拒絶査定され、平成１６年１月８日に審判請求がなされるとともに、同年２月９日に手続補正がされたものであり、当審において、平成１８年２月２８日付けで上記手続補正が補正却下されるとともに、同年３月８日付けで拒絶理由が通知され、指定された期間内である同年５月１５日に意見書及び手続補正書が提出されたものである。
　
２．本願発明
　本件出願の請求項１に係る発明（以下、「本願発明」という。）は、平成１８年５月１５日付けで補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものである。
　「パチンコ遊技全体に関わる制御を行うためのメイン制御部と、前記メイン制御部からの制御データに応じて液晶表示装置を表示駆動制御するための表示制御部とを有するパチンコ機において、前記メイン制御部と前記表示制御部との間に、４ビット単位で数ワードに分割された制御データを一時記憶可能なレジスタファイルを設け、前記レジスタファイルは、前記メイン制御部と接続される４ビットパラレル入力端子と、前記表示制御部と接続される４ビットパラレル出力端子とを有し、前記メイン制御部から前記レジスタファイルの入力端子に４ビット単位で数ワード入力された制御データを、前記レジスタファイルの出力端子から非同期的に前記表示制御部が４ビット単位で数ワード入力可能なことを特徴とするパチンコ機。」
　
３．引用発明
ア．当審で通知した拒絶の理由に引用した特開平６−２４６０４３号公報（以下、「引用例１」という。）には、「パチンコ遊技機」の発明について、図面とともに次の記載がある。
　（ａ）「【００２５】図４は、パチンコ遊技機に用いられる制御回路を示すブロック図である。パチンコ遊技機に取付けられたメイン基板８０に設けられた制御回路は、各種機器を制御するためのプログラムに従って遊技制御を行なうためのゲーム制御用マイクロコンピュータ８１と、始動入賞玉検出器１１ａ，１１ｂ，１１ｃと、特定入賞玉検出器８と、入賞個数検出器９とからの検出信号をマイクロコンピュータ８１のＩ／Ｏポート８９に与えるための検出回路９１と、マイクロコンピュータ８１の命令に従ってソレノイド１３を駆動するためのソレノイド駆動回路９２と、マイクロコンピュータ８１から与えられるデータに従って装飾ランプ１７，１８，２０を駆動するためのランプ駆動回路９３と、マイクロコンピュータ８１から与えられるデータに従って始動入賞記憶表示器１６と装飾ＬＥＤ２２と入賞個数表示器１２とを駆動するためのセグメント・ＬＥＤ駆動回路９４と、マイクロコンピュータ８１から与えられる音データに従ってスピーカ２１を駆動し、効果音を発生させるためのアンプ９５とを含む。
【００２６】さらに、Ｉ／Ｏポート８９からＣＲＴユニット３０にＣＲＴユニット表示制御用の信号が与えられる。」（６欄３５行〜７欄６行）
　（ｂ）「【００３１】図５は、メイン基板８０の機能とＣＲＴユニット３０を実際に表示制御する表示用サブ基板１５０の機能を説明するための機能ブロック図である。
【００３２】メインＣＰＵは、図４に示したＣＰＵ８２やＲＡＭ８４等の種々の回路（ＲＯＭ８３を除く）がワンチップ化されたワンチップマイコンで構成されており、メイン基板８０に実装されている。同じメイン基板８０に実装されている外付のＲＯＭ８３からメインＣＰＵ制御コードがメインＣＰＵ８２，８４に入力され、ＲＯＭ８３に記憶されている制御用のプログラムに従ってメインＣＰＵ８２，８４が動作する。そして、メイン基板８０に実装されているデータラッチ回路９７にメインＣＰＵ８２，８４からサブＣＰＵ制御データが与えられる。データラッチ回路９７は、このメインＣＰＵ８２，８４から送られてきたサブＣＰＵ制御データをラッチし、そのラッチしたデータである表示データを表示用サブ基板１５０に実装されているＣＲＴ用サブＣＰＵ１５１に出力する。このデータラッチ回路９７からＣＲＴ用サブＣＰＵ１５１に送信されるデータは、８ビットデータとトリガ信号１ビットの計９ビットからなるデータであり、たとえば、表示画面７０をＯＦＦにするための指令信号，図柄を可変表示する以前のゲームとは無関係な表示を行なう状態であるデモモードデータ，図柄を可変表示する状態であるゲームモードデータ，遊技状態が大当りとなっている大当りモードデータ，前記事前決定された可変表示装置の停止図柄の図柄コード等のデータから構成されている。なお、トリガ信号は、メインＣＰＵ側とＣＲＴ用サブＣＰＵ側とで同期を取るための信号である。なお、データラッチ回路９７にラッチされているデータはメインＣＰＵ８２，８４から与えられる制御データが変化してない限り同じデータをＣＲＴ用サブＣＰＵ１５１に送信し続ける状態となる。このデータラッチ回路９７とＣＲＴ用サブＣＰＵ１５１との間のデータの送信は、データラッチ回路９７からＣＲＴ用サブＣＰＵ１５１のみへの片方向通信である。」（８欄２４行〜９欄８行）
　（ｃ）「【００１２】なお、本実施例においては、可変表示装置３は、ＣＲＴを用いて複数種類の図柄を可変表示するものを示すが、その他に、たとえば、液晶表示やプラズマやＬＥＤや蛍光表示管やエレクトロルミネセンスを用いてセグメント表示やドットマトリクス表示を行なうもの、あるいは画面表示を行なうもの、回転ドラム式の可変表示装置等、種々のものが含まれる。」（３欄３４〜４０行）
　
　上記記載事項（ａ）によれば、引用例１のパチンコ遊技機は、各種機器を制御するためのプログラムに従って遊技制御を行なうためのゲーム制御用マイクロコンピュータを有するものである。
　また、上記記載事項（ｂ）によれば、引用例１のパチンコ遊技機は、表示用サブ基板に実装されているＣＲＴ用サブＣＰＵを有し、メインＣＰＵから表示用の制御データがデータラッチ回路に入力され、データラッチ回路からメインＣＰＵ側とサブＣＰＵ側で同期をとってサブＣＰＵに入力されるものであり、上記記載事項（ｃ）によれば、実施例のパチンコ遊技機の表示装置には、ＣＲＴを用いて表示するものに他に、液晶表示を用いて表示するものが含まれる。
　上記ゲーム制御用マイクロコンピュータ又は上記メインＣＰＵはメイン制御部であり、上記サブＣＰＵは表示制御部であるといえるから、引用例１には、「パチンコ遊技全体に関わる制御を行うためのメイン制御部と、前記メイン制御部からの制御データに応じて液晶表示装置を表示駆動制御するための表示制御部とを有するパチンコ遊技機において、前記メイン制御部と前記表示制御部との間に、制御データを一時記憶可能なデータラッチ回路を設け、前記データラッチ回路は、前記メイン制御部と接続される入力端子と、前記表示制御部と接続される出力端子とを有し、前記メイン制御部から前記データラッチ回路の入力端子に入力された制御データを、前記データラッチ回路の出力端子から前記メイン制御部と前記表示制御部とで同期を取って前記表示制御部が入力可能なことを特徴とするパチンコ遊技機。」の発明（以下、「引用発明１」という。）が記載されている。
　
イ．当審で通知した拒絶の理由に引用した特開平３−１２５５４０号公報（以下、「引用例２」という。）には、図面とともに次の記載がある。
　「従来の中小容量データの転送方式は、第４図（ａ）に示す如く、非同期のＣＰＵ　Ａ１１とＣＰＵ　Ｂ１２を並列のバスで接続できる場合は、その中間にバッファとして例えばアクセスとデータの直列読出を併行して行えるデュアルポートメモリＤｕａ１　Ｐｏｒｔ　ＲＡＭ　１３を用いて、ＣＰＵ　Ａ、ＣＰＵ　Ｂの各ソフトウェアデータを相互に、はぼ無手順で送受信していた。」（２頁上段左１２〜１８行）
　すなわち、引用例２には、「非同期に動作する２つのＣＰＵ間に、並行してアクセス可能なデュアルポートメモリを配置することにより、ＣＰＵ間のデータの転送を無手順で行う」こと（以下、「周知技術１」という。）が記載されている。
　
ウ．当審で通知した拒絶の理由に引用した特開昭６１−９１７５９号公報（以下、「引用例３」という。）には、図面とともに次の記載がある。
　「この発明は、真の２つの読出ポートおよび２つの書込ポートのレジスタファイルを提供しており、各ポートには、読出または書込ポートの双方から同時的なデュアル読出／書込アクセスを許容する専用された単方向バスが供給されている。この発明は、オンチップ周辺エレメントと、シングルアレイオンチップデュアルアクセス読出／書込ランダムアクセスメモリ（ＲＡＭ）とを有する単一の集積回路として具体化されている。この発明の４−ポートレジスタファイルは、たとえば、並列のアドレスおよびデータ計算を実行するために要求されるような、２つの書込ポートおよび４つの読出ポートのレジスタファイルを形成するように拡張可能である。
　レジスタファイルは、“Ａ”サイドおよび“Ｂ”サイドを通じてデュアル読出／書込アクセスを許容しかつデュアルオンチップアドレスマルチプレクサを用いて“Ａ”および“Ｂ”サイドにおける読出から書込への独立した切換を実行している。これらのオンチップマルチプレクサの存在は、アクセスタイムを改善しかつ第２の別の書込クロックに対する要求を取除きかつ付随するタイミングの臨界性の関係を取除いている。さらに、この発明に用いられるＲＡＭは、そのすべてが４つのポートのすべてと直接通信する記憶セルを用いる新規な設計のものであるので、この発明のレジスタファイルに用いられる新規な単一アレイオンチップデュアルアクセスＲＡＭは、入力ポート上のメモリスイッチングマルチプレクサの必要性を除去している。したがって、いずれの入力ポートにおけるデータも、ＲＡＭにおけるどのレジスタにも書込むことができ、またはいずれの出力ポートを介してもどのレジスタからも読出すことができる。」（６頁上段左１行〜同右１３行）
　
エ．当審で通知した拒絶の理由に引用した特開平５−３１３８５４号公報（以下、「引用例４」という。）には、図面とともに次の記載がある。
　「【請求項１】独立に、リード, 又は、ライトするｎ個のポートを備えたレジスタファイル(1) において、ライトデータをバスより取り込むテンポラリレジスタ(2) を備え、該テンポラリレジスタ(2) より、該レジスタファイル(1) 本体にライトするように構成し、
外部からのバイパス指示(BP)がないリード時には、リードポートより指定されたレジスタ番号のデータを、選択信号(NB)によって、高インピーダンス，又は、低インピーダンスに切り替えるゲート回路(30)を介して読み出し、外部からのバイパス指示(BP)があった場合には、上記リードポートで指示されたレジスタ番号のデータに代わって、上記テンポラリレジスタ(2) のデータを、上記バイパス指示(BP)で選択される他のゲート回路(31)を介して読み出すことを特徴とするレジスタファイル。」（１欄２〜１５行）
　
オ．当審で通知した拒絶の理由に引用した特開平６−３４２４０４号公報（以下、「引用例５」という。）には、図面とともに次の記載がある。
　「【請求項１】  入力データを格納データとして格納するためのラッチ手段と、書き込み許可信号に応答して動作し書き込みアドレス信号を受けデータ格納位置信号を生成するデコーダ手段と、リセット信号に応答して前記入力データを前記データ格納位置信号で指定される格納アドレスで前記ラッチ手段に格納する書き込み手段と、読み出しアドレス信号で指定されるアドレスで前記ラッチ手段から前記格納データを読み出して出力データとして送出する読み出し手段とを有するレジスタファイルであって、前記書き込み手段はテストモード信号を受けた際前記データ格納位置信号に関係なく前記ラッチ手段の全アドレスに対応して前記入力データを前記ラッチ手段に格納するようにしたことを特徴とするレジスタファイル。」（１欄２〜１５行）
　
４．対比・判断　
　本願発明と引用発明１とを対比すると、引用発明１の「パチンコ遊技機」は本願発明の「パチンコ機」に相当し、引用発明１の「データラッチ回路」と本願発明の「レジスタファイル」とは、制御データを一時記憶可能な記憶手段である点で共通するから、両者は、「パチンコ遊技全体に関わる制御を行うためのメイン制御部と、前記メイン制御部からの制御データに応じて液晶表示装置を表示駆動制御するための表示制御部とを有するパチンコ機において、前記メイン制御部と前記表示制御部との間に、制御データを一時記憶可能な記憶手段を設け、前記記憶手段は、前記メイン制御部と接続される入力端子と、前記表示制御部と接続される出力端子とを有し、前記メイン制御部から前記記憶手段の入力端子に入力された制御データを、前記記憶手段の出力端子から前記表示制御部が入力可能なことを特徴とするパチンコ機。」である点で一致し、次の点で相違する。
（相違点）
　前記記憶手段は、本願発明では、４ビット単位で数ワードに分割された制御データを一時記憶可能なレジスタファイルであって、前記メイン制御部と接続される４ビットパラレル入力端子と、前記表示制御部と接続される４ビットパラレル出力端子とを有し、前記メイン制御部から４ビット単位で数ワード入力された制御データを、出力端子から非同期的に前記表示制御部が４ビット単位で数ワード入力可能なものであるのに対し、引用発明１では、制御データを一時記憶可能なデータラッチ回路であって、前記メイン制御部と接続される入力端子と、前記表示制御部と接続される出力端子とを有し、前記メイン制御部から入力された制御データを、前記出力端子から前記メイン制御部と前記表示制御部とで同期を取って前記表示制御部が入力可能なものである点。
　上記相違点について検討する。引用例２には上記のように、「非同期に動作する２つのＣＰＵ間に、並行してアクセス可能なデュアルポートメモリを配置することにより、ＣＰＵ間のデータの転送を無手順で行う」こと（周知技術１）が記載されており、該周知技術１は、引用発明１のようなメイン制御部から表示制御部にデータを片方向に通信する装置にも適用可能なものである。
　本願発明は、メイン制御部から非同期的に表示制御部に制御データを転送するに際して、４ビット単位で数ワードに分割された制御データを一時記憶可能なレジスタファイルを設け、前記メイン制御部から４ビット単位で数ワード入力された制御データを、出力端子から非同期的に前記表示制御部が４ビット単位で数ワード入力可能としているが、デュアルポートメモリとしてのレジスタファイルは引用例３ないし５に記載されるように周知であって、その記憶容量をどの程度のものとするか、また、データ転送に際しての転送データのビット幅をどの程度のものとするかは、必要に応じて当業者が適宜なし得る事項であり、４ビット単位でデータをパラレルに転送することも、特開平２−２３６８９２号公報、特開平４−１４４３２４号公報、実願平４−４８４号（実開平５−５９５３６号）のＣＤ−ＲＯＭに記載されるように一般的に行われていることであるから、上記相違点に係る本願発明の構成を得ることは当業者が容易に想到し得ることである。
　また、本願発明の効果も、引用発明１及び周知技術から当業者が予測可能な範囲のものである。
　
５．むすび
　以上のとおり、本願発明は、引用発明１及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。