(57)【要約】  位相検出のための技術とともに、広帯域デジタル位相計が記述される。装置は、２信号間の位相差を測定し、単一のＭＭＩＣへの一体化に対して適切である。入力信号は、２つのＥＸＯＲゲートを使用することによってデジタルに比較され、位相比較期間に渡って一体化される。結果として生じるアナログ信号は、アナログ・デジタル変換器を使用してデジタル化される。さらに、ＥＸＯＲ位相計の（０°から１８０°）又は（１８０°から３６０°）の曖昧さを解決するために、２×Ｄタイプのレジスタが使用される。
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【特許請求の範囲】
【請求項１】
適切な結合手段によるＡとＢチャネルの結合が、結果として実質的に歪みのない出力信号になるように、第２のＩＰバッファＸ、第２の位相検出器Ａ及び第２の曖昧さリゾルバＸと水平面においてミラーイメージで配置された、第１のＩＰバッファＹ、第１の位相検出器Ｂ及び第１の曖昧さリゾルバＹと、を備える広帯域位相計。
【請求項２】
前記第１の位相検出器Ａと前記第２の位相検出器Ｂは、２つのディファレンシャルＥＸＯＲクロスカップルゲートを備え、前記ＥＸＯＲゲートの出力は、前記位相検出器におけるエラーを低減するように結合される、請求項１に記載の広帯域位相計。
【請求項３】
２つのＤタイプレジスタをさらに備え、両方のレジスタが同じ状態にある場合、その後結果として生じる位相角出力が強いられるように、前記レジスタは、前記位相計の前記出力信号における任意の位相検出器の曖昧さを解決するために作動する曖昧さ解決手段を備える、請求項１又は２に記載の広帯域位相計。
【請求項４】
広帯域位相計における位相測定エラーを低減する方法であって、位相測定エラーを低減するために、ＥＸＯＲゲートをクロスカップリングして、Ｄフリップフロップするステップを備える、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル位相計に関連する。さらに詳細には、排他的にではないが、これは、電子戦争受信機（Electronic Warfare Receivers）、及び又は、デジタルマイクロ波モノリシックマイクロ波集積回路（ＭＭＩＣｓ）における使用のための、デジタル位相計に関連する。
【背景技術】
【０００２】
位相検出器又は位相比較器は、２つの信号入力間の位相における差を表わす電圧信号を発生する、周波数混合器、アナログ乗算器、又は論理回路である。これは、位相同期ループ（ＰＬＬ）（phase-locked loop）回路において普通に使用される。
【０００３】
位相差を検出することは、モータ制御、レーダ、電子戦争及び電気通信システム、サーボメカニズム、及び復調器のような多くのアプリケーションにおいても非常に重要である。
【０００４】
位相検出器の２つの主なタイプとして、アナログとデジタルがある。
【０００５】
デジタル位相検出器は、主に、ＰＬＬ（位相同期ループ（Phase Locked Loops））のために設計されている。それらは通常、ＥＸＯＲ（排他的論理和）ゲートと、フリップフロップから作成される。周期パルスが発生されるが、周期パルスの幅は、２つの入力信号間の位相差に比例している。
【０００６】
第２のタイプの位相検出器は、アナログ位相検出器であり、例えば、Ｓｔｅｐｈｅｎ  ＥＬｉｐｓｋｙによる、「Microwave Passive Direction Finding」２００３、ＩＳＢＮ：１８９１１２１２３５（「広帯域分類ＩＩＩ位相相関器」参照）において記述される。
【０００７】
ここにおいて記述されたようなアナログ位相検出器は、普通、位相干渉法による周波数測定、及び、到来角（ＡｏＡ）（Angle of Arrival）決定において使用される。このタイプのアナログ位相検出器は、例えば、１８０°ハイブリッド、３×９０°ハイブリッド、電力コンバイナ、及び、４×検出器を使用して構築される。
【０００８】
このような位相検出器は、ｓｉｎφ、−ｓｉｎφ、ｃｏｓφ、及び、−ｃｏｓφ出力を発生する。これらの出力は、その後デジタルフォーマットにおいて、サインとコサインに変換される。２つの入力信号間の位相差は、その後、サイン／コサイン信号のアーク・タンジェントによって決定される。
【０００９】
ＥＷアプリケーションについて、これらのタイプの位相検出器に関係付けられた問題がある。
【００１０】
デジタル位相検出器は、ＥＷアプリケーションに対して要求される正確さが達成され得ないので、一般的に、ＥＷ位相干渉法のようなＥＷアプリケーションにおいて使用されない。
【００１１】
アナログ位相検出器に関して、このような検出器は、現在、ＥＷ位相干渉法において使用される一方、使用される装置及び方法に関係付けられた問題がある。
【００１２】
ＥＷアプリケーションで使用されている広帯域「９０°ハイブリッド」位相検出器の最もコンパクトな形態は、「ランゲ・カプラー（Lange coupler）」である。これらは、低周波数に対して、物理的に広く、扱いにくいものである。さらに、３：１帯域幅（例えば、２ＧＨｚ対６ＧＨｚ、又は、６ＧＨｚ対１８ＧＨｚ）よりもはるかに超えて、正確なアナログ設計を達成することは困難である。したがって、完全なＲＡＤＡＲ帯域幅が要求されるＥＷアプリケーションについて、２つの装置が使用されなければならない。
【００１３】
さらに、このアナログ方法を使用して、完全なモノリシック集積回路を構築することは不可能である。したがって、高集積度の欠乏により、完全な回路のコスト、電力消費、及びサイズは、大きくなり得る。
【発明の概要】
【００１４】
本発明は、既存のシステムによるこれらの問題、又は、他の問題を克服することを目的とする。
【００１５】
本発明は、クロスカップルＥＸＯＲゲート及びＤフリップフロップの技術を使用して、位相測定エラーを低減するための、広帯域幅デジタル位相計を提供する。
【００１６】
本発明にしたがうと、適切な結合手段によるＡとＢチャネルの結合が、結果として実質的に歪みのない出力信号を生ずるように、第２のＩＰバッファＸ、第２の位相検出器Ａ及び第２の曖昧さリゾルバＸと水平面においてミラーイメージで配置された、第１のＩＰバッファＹ、第１の位相検出器Ｂ及び第１の曖昧さリゾルバＹと、を備える広帯域位相計が提供される。
【００１７】
本発明にしたがうと、広帯域位相計における位相測定エラーを低減する方法であって、位相測定エラーを低減するために、ＥＸＯＲゲートとＤフリップフロップをクロスカップリングするステップを備える、方法がさらに提供される。
【００１８】
装置は、２信号間の位相差を測定し、単一のＭＭＩＣに一体化するのに適切である。これは、シリコンゲルマニウム高遷移周波数（Silicon Germanium high transition frequency）（Ｆｔ）高最大振動周波数(high maximum oscillation frequency)（Ｆｍａｘ）処理を使用して説明される。
【００１９】
本発明による装置及び方法は、高精度を有するＲＡＤＡＲ帯域における、２０：１周波数範囲からの信号での使用に適用可能である。入力信号は、２つのＥＸＯＲゲートを使用することによってデジタル的に比較され、位相比較期間に渡って一体化される。結果として生じるアナログ信号は、アナログ・デジタル変換器を使用してデジタル化される。さらに、２×Ｄタイプレジスタは、ＥＸＯＲ位相検出器の（０°から１８０°）又は（１８０°から３６０°）の曖昧さを解決するのに使用される。ＥＸＯＲ及びＤタイプの複製及びミラーリング、これらの入力のクロスカップリング、及びこれらの出力の後続の処理は、本発明の主題事項である。
【００２０】
本発明による位相検出器は、従来のデジタル位相検出器と非常に類似するが、２つのディファレンシャルＥＸＯＲクロスカップルゲート（differential EXOR cross-coupled gate）とともに、位相検出器におけるエラーを低減するための結合されたこれらの出力を利用する。
【００２１】
さらに、位相検出器の曖昧さを解決するのに使用される２つのＤタイプレジスタがあり、それらが両方同じ状態にある場合、その後結果として生じる所定の位相角は、位相検出器によって与えられる値に依存して、０°又は１８０°いずれかに強いられる。
【００２２】
この方法で、デジタル位相計の正確さは、従来のタイプを超えて改善される。
【００２３】
本発明は、ＰＬＬシステムにおける使用のためではなく、ＲＡＤＡＲ帯域におけるＥＷ位相測定のためのものであることは留意されるべきである。
【００２４】
さらに、本発明による装置及び方法は、多数のやり方においてアナログ位相検出器とは異なる。例えば、機能は今や、ある周波数範囲で単一のＭＭＩＣにおいて実現されるので、ＲＡＤＡＲ帯域における２０：１周波数範囲に渡って使用され得る。ダウンコンバージョン又はミキサの使用は、２０：１周波数範囲に対して要求されない。そしてこれは、９０°ハイブリッドも１８０°ハイブリッドも使用せず、したがって、ＭＭＩＣ一体化のためにさらに適切である。９０°ハイブリッドは、２つの出力を有することが認識される。１つは入力に対して＋４５°位相シフトされ、他のものは、−４５°位相シフトされる。同様に、１８０°ハイブリッドからこれを引くと、±９０°を有する。これらの装置を作成するために、信号は、長い追跡長（track length）を使用して遅延され、これらは、信号波長の一部分でなければならず、これらは低周波数に対して長くなくてならない。
【００２５】
本発明は、パルス又はＣＷ信号とともに使用するのに適切である。
【００２６】
本発明は、付随するダイヤグラムの図面を参照して、ここで記述される。図面において、以下のように示される。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明の１つの形態による、帯域幅位相計の概略的なブロックダイヤグラムである。
【図２】図２は、図１において示された位相検出器に対する低パスフィルタリングを有する、ＥＸＯＲゲートについての概略的な回路ダイヤグラムである。
【図３ａ】図３ａは、図１及び図２の回路についての、Ａ及びＢチャネルＥＸＯＲ出力を示すグラフである。各独立ＥＸＯＲ出力は、位相検出器エラーに対して発生する歪みを有することに留意されたい。
【図３ｂ】図３ｂは、２つの出力の平均をとった結果を示し、これを理想的な出力と比較する。チャネルＡとＢの平均の１０ＧＨｚにおける「位相」ＯＰは、出力信号のわずかな歪みを示す。図３ｂは、どの位相角領域（０°から１８０°、又は、１８０°から３６０°）に解答があるか曖昧であるので、「位相」出力単独では、位相検出器にとって不十分であることを示していることに留意されたい。例えば、０．１Ｖの出力電圧は、位相角が１１４°又は２４６°であることを示し得る。
【図４】図４は、この曖昧さを解決するために使用される２つのＤタイプからの出力を示す。１つは、出力「ＬＴ１８０」（すなわち、信号があるのは、１８０°よりも小さい）を有し、他のものは、出力「ＧＴ１８０」（すなわち、１８０°よりも大きい）を有する。わかりにくいことに、０°と１８０°辺りの位相角領域において、両方の出力が論理的に真（ＴＲＵＥ）であり得る可能性がある。これは、信号が、１８０°よりも大きく、かつ、小さいことを示す。これは、理想的には起こるべきでないが、トランジスタ帯域幅とパス遅延マッチングによる設計における不完全さに起因して、角の小さな範囲の間で実際に生じる。これが実際に生じた場合、その後、「位相」出力が０ボルトよりも大きいか、小さいかに依存して、位相角は、正確に０°又は１８０°の値を与えるように強いられる。
【発明を実施するための形態】
【００２８】
これは発明の一部である。
【００２９】
明確さのために、本記述において、ＸとＹのＲＦ入力ポート間で主にデジタル回路を使用して位相差を測定するので、ＭＭＩＣ全体が「デジタル位相計」と名付けられる。
【００３０】
図１は、完全なＤＰＭ  ＭＭＩＣのブロックダイヤグラムを示す。ＩＰバッファＹ、位相検出器Ｂ、及び、曖昧さリゾルバＹは、それぞれ、ＩＰバッファＸ、位相検出器Ａ、及び、曖昧さリゾルバＸの（水平軸における）鏡映（reflection）として、回路における物理レイアウトを有する。位相検出器は、ＥＸＯＲゲートから形成され、このようなＥＸＯＲゲートのヘテロ接合バイポーラトランジスタ（ＨＢＴ）インプリメンテーションが、図２において示される。
【００３１】
第１のステージは、ＳｉＧｅに対して適切なレベルにおいて、ＲＦ入力をディファレンシャルデジタル信号に変換する。
【００３２】
デジタル化されたＲＦ信号４方法を、さまざまな処理ブロックに分割するための付加的なバッファもある。
【００３３】
ＥＸＯＲゲートは、入力が異なるとき論理１出力を有し、同じとき論理０を有する。ＤＰＭは、２つの信号がどのくらい同相かを比較するために、これを使用する。信号が１°だけ離れているとき、結果として生じる論理１パルスは、０．１４ｐｓ（５０ｐｓ／３６０）長だけであることに留意されたい。これは、ＳＧ２５Ｈ１プロセスの２００ＧＨｚ  Ｆｔ／Ｆｍａｘスピードがなぜ必要かを強調する。
【００３４】
本発明において、Ｃ１は、積分器キャパシタとして付加される。このキャパシタは、ディファレンシャルデジタル出力Ｑを、多数のＲＦサイクルにおけるＩＰ１  ＥＸＯＲ  ＩＰ２の、ＭＡＲＫ／ＳＰＡＣＥ比に比例したアナログ信号に変える。
【００３５】
ＥＸＯＲゲートからの出力は、一体化されなければならない。これは、高周波数マーク／スペース比デジタル信号を、（０°から１８０°領域において）位相に比例したアナログ電圧に変える。
【００３６】
これは、信号対ノイズ比（signal to noise ratio）を改善する低パスフィルタとしてもアクトする。
【００３７】
望ましくないことに、このＥＸＯＲ積分器は曖昧である。積分器単独で使用して、信号が、０°から１８０°領域、又は、１８０°から３６０°領域における位相差を有するか否かを区別することは不可能である。
【００３８】
回路の２セットがあることと、それは対称的な設計であることが、図１において見られ得る。
【００３９】
ＥＸＯＲゲートは、２レベルの論理を有する。上半分は、下半分とはわずかに異なって挙動する。図２と、ＩＰ１とＩＰ２に関係付けられた回路を参照されたい。この非対称は、図３ａの三角形でない形状を引き起こし、ここにおいて、Ａチャネル（Ｘ  ＥＸＯＲ  Ｙ）とＢチャネル（Ｙ  ＥＸＯＲ  Ｘ）出力が示される。
【００４０】
本発明の１つの態様によるこの技術は、顕著な効果を有する。ＡとＢチャネルがともに平均されるとき、事実上、すべての歪みが消失する。（さらなる出力バッファリングの後の）結果は、図３ｂのグラフである。
【００４１】
ＸとＹ入力が位相整列される場合を考慮する。入力が異なる場合ＥＸＯＲゲートが１の論理出力を有し、それらが同じとき０を有するので、これは、最小限でＱを与えるべきである。
【００４２】
このタイプのＥＸＯＲは、より低いペア（ｑ３／ｑ４）が位相エラーなしのために切り替えられた後、上部のディファレンシャルペア（ｑ１／ｑ２、及び、ｑ７／ｑ１３）が切り替えられるように要求する。
【００４３】
ＩＰ２パスにおいて余分なトランジスタ遅延を付加することによって、この要求された付加的な遅延を、部分的に訂正することが可能である。室温及び設計センターにおける遅延の残りは、ディファレンシャル追跡パス遅延の注意深い設計によって低減され得る。しかしながら、温度とプロセス変動により、これは理想的ではあり得ない。
【００４４】
この余分な追跡パス遅延を位相検出器Ａ、Ｂの出力へ付加することの効果は、図４において示される。位相検出器Ａの山（peak）と、位相検出器Ｂの谷（trough）は、０°エラーに対して１８０°で生じるべきである。
【００４５】
位相検出器Ａについて、付加的な遅延（ダイヤグラム中の緑のトレース／点線のライン）は、増加する遅延により山を右にスキューし（skew）、これに対して、位相検出器Ｂ（赤のトレース／破線のライン）について、左にスキューする。
【００４６】
減算Ａ−Ｂを行うことによって、それは約１８０°の対称を強いて、これは位相測定エラーを低減する。
【００４７】
しかしながら、位相検出器Ａ、Ｂにおいてスキューエラーがある場合、その後、０°から１８０°において小さな平坦域が生じる。これは、この技術で取り除くことが不可能である。
【００４８】
位相検出器（Ａ−Ｂ）出力は、ＭＭＩＣオン又はオフのいずれかのＡＤＣを使用して、デジタルに変換される。
【００４９】
同様の技術は、「位相の曖昧さ」、すなわち、検出器出力の（０°から１８０°）又は（１８０°から３６０°）部分に信号があるか否かを解決する回路とともに使用される。このような位相の曖昧さは、Ｄタイプラッチを使用して解決される。
【００５０】
曖昧さリゾルバＸは、ＸとＹの間の位相差が０°から１８０°である場合、論理１出力を与え、そうでなければ論理０を与える。曖昧さリゾルバＸのＤ入力は、Ｘ入力から来て、クロック信号は、Ｙ入力から来る。
【００５１】
逆に、曖昧さリゾルバＹは、ＸとＹの間の位相差が１８０°から３６０°である場合、論理１出力を与え、そうでなければ論理０を与える。曖昧さリゾルバのＹのＤ入力は、Ｙ入力から来て、クロック信号はＸ入力から来る。
【００５２】
理想的には、ＸとＹの曖昧さ検出器は、常に反対の状態を与えるべきである。再び、論理遅延を取り消すことにおける不完全さのために、それらは両方、同じ出力を与え得る。
【００５３】
これが生じ得る領域は、０°と１８０°の辺りであるが、位相検出器は、０°又は１８０°において誤りが生じているか否かを容易に区別できる。そして、これらの出力が同じ状態にある事象において、最後に報告された位相角が、適宜、正確に０°又は１８０°に強いられる。
【００５４】
曖昧さを解決するさらに詳細な例を次に示す。
【００５５】
Ｄタイプラッチは、ＹチャネルＲＦである入力されたデータとともに、Ｘ  ＲＦ入力によってクロックされる。そして、これは、Ｘが、Ｙ  ＲＦに先行するか、又は遅れるかを見る能力を与える。これは、図１において「位相」＜１８０°ブロックであることで示される。再び、対称的な設計が使用される。
【００５６】
１°エラーは、２０ＧＨｚにおける１４０ｆｓタイミングエラーによって引き起こされる。モノリシック回路により、設計の両半分は、非常に良くマッチされる。ＳｉＧｅは、近接近におけるトランジスタとレジスタ間の優れた追跡正確さを有する。そして、任意の追跡を行う２つのＤタイプのラッチ（ひとつはクロック上にＸチャネルを有するもの、他のひとつはＹチャネルを有するもの）によって、トランジスタ遅延変動は取り消される。
【００５７】
各Ｄタイプは、ノイズ影響を低減するために、後に続く平均回路を有する。これらの２つの平均回路は、アナログ出力を有し、２ビットのアナログ・デジタル変換器（ＡＤＣ）と結合される。２ビットは、ＧＴ１８０とＬＴ１８０でラベル付けされる。
【００５８】
このＡＤＣは、位相差が０°又は１８０°辺りであるとき、振動を避けるためのビルトイン・ヒステリシスを有する。これらの領域において、ＧＴ１８０＝ＬＴ１８０である。領域は狭い（＜５°）が、これは、検出された位相を（「位相」＜０Ｖの場合）０°に、又は、（「位相」＞０Ｖの場合）１８０°のいずれかに強いるのに使用される。これは、０°と１８０°の辺りで生じる、位相三角形波形の平坦域によって引き起こされるエラーを低減するのを助ける。
【００５９】
この技術は、単一のＤタイプでエラーが存在するのを半減する。
【００６０】
ＰＬＬにおいて普通使用される従来のデジタル位相検出器は、（曖昧さを解決するために）単一のＥＸＯＲとＤタイプレジスタのみを有する。
【００６１】
ＥＸＯＲとＤタイプの複製及びミラーリング、これらの入力のクロスカップリング、及び、これらの出力の後続処理が、本発明の主題事項である。
【図１】
2018503812.tif 000003
【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【国際調査報告】
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2018503812.tif 000009