(57)【要約】  メモリ素子の分岐メモリ管理の技法が開示される。一態様では、メモリ素子は、自己管理部分、およびリモートホストによって管理される部分を含む。低遅延のアクセスを必要とするソフトウェアは、メモリ素子の、リモートホストによって管理される部分に記憶することができ、他のソフトウェアは、メモリ素子の、メモリ素子によって管理される部分に記憶することができる。メモリ素子のそのような分岐メモリ管理を提供することによって、比較的安価なメモリ素子を、ソフトウェアを記憶するために使用することができる一方で、同時に、最低限のバスロジックを使用した、影響されやすいソフトウェア要素への(低スループットではあるが)低遅延のアクセスを可能にする。
2018505490.tif 000002
【特許請求の範囲】
【請求項１】
メモリ素子を制御する方法であって、
ホストにおいて、第1の命令を、メモリ素子の管理部分に対して生成するステップと、
前記第1の命令を前記メモリ素子の論理アドレスと関連付けるステップと、
前記第1の命令を、前記メモリ素子の前記管理部分に、バスプロトコルを使用する通信バスを通じて送信するステップと、
前記ホストにおいて、第2の命令を、前記メモリ素子の非管理部分に対して生成するステップと、
前記第2の命令を前記メモリ素子の物理アドレスと関連付けるステップと、
前記第2の命令を、前記メモリ素子の前記非管理部分に、前記バスプロトコルを使用する前記通信バスを通じて送信するステップと
を含む方法。
【請求項２】
前記ホストにおいて、フラッシュ変換レイヤ(FTL)を前記メモリ素子の前記非管理部分に対して実行するステップをさらに含む、請求項1に記載の方法。
【請求項３】
前記メモリ素子がFTLを前記メモリ素子の前記管理部分に対して実行することを可能にするステップをさらに含む、請求項1に記載の方法。
【請求項４】
前記第1の命令を前記メモリ素子の前記管理部分に対して生成するステップが、前記第1の命令を、否定論理積(NAND)フラッシュメモリ素子に対して生成するステップを含む、請求項1に記載の方法。
【請求項５】
前記ホストにおいて、前記メモリ素子の前記非管理部分の物理アドレスの範囲を記憶するステップをさらに含む、請求項1に記載の方法。
【請求項６】
前記ホストにおいて、前記メモリ素子の前記管理部分の論理アドレスの範囲を記憶するステップをさらに含む、請求項1に記載の方法。
【請求項７】
前記ホストにおいて前記第1の命令を生成するステップが、読取りまたは書込みアクセス命令を生成するステップを含む、請求項1に記載の方法。
【請求項８】
メモリ素子の動作の方法であって、
バスプロトコルを使用する通信バスから、ホストからの第1の命令を受信するステップであって、前記第1の命令が、メモリ素子の管理部分の論理アドレスを含む、ステップと、
前記バスプロトコルを使用する前記通信バスから、前記ホストからの第2の命令を受信するステップであって、前記第2の命令が、前記メモリ素子の非管理部分の物理アドレスを含む、ステップと
を含む方法。
【請求項９】
前記メモリ素子が、否定論理積(NAND)フラッシュメモリ素子を含む、請求項8に記載の方法。
【請求項１０】
前記メモリ素子において、フラッシュ変換レイヤ(FTL)を実行するステップをさらに含む、請求項8に記載の方法。
【請求項１１】
前記第2の命令を受信するステップが、前記メモリ素子の前記非管理部分に対する、前記ホストからのFTLコマンドを受信するステップを含む、請求項8に記載の方法。
【請求項１２】
前記第1の命令が、読取りまたは書込みアクセス命令を含む、請求項8に記載の方法。
【請求項１３】
メモリ素子であって、
コントローラと、
前記コントローラによって管理されるように構成された第1の記憶領域と、
メモリ素子から離れてリモートで、ホストによって管理されるように構成された第2の記憶領域と
を備えるメモリ素子。
【請求項１４】
前記メモリ素子が、否定論理積(NAND)フラッシュメモリ素子である、請求項13に記載のメモリ素子。
【請求項１５】
通信バスに結合されるように構成されたバスインターフェースをさらに備える、請求項13に記載のメモリ素子。
【請求項１６】
前記バスインターフェースが、命令を、前記ホストから前記第2の記憶領域に直接に送るように構成された、請求項15に記載のメモリ素子。
【請求項１７】
前記コントローラが、バスプロトコルを使用する通信バスから、前記ホストからの第1の命令を受信するように構成され、前記第1の命令が、前記第1の記憶領域の論理アドレスを含む、請求項13に記載のメモリ素子。
【請求項１８】
前記コントローラが、フラッシュ変換レイヤ(FTL)を前記第1の記憶領域に対して実行するようにさらに構成された、請求項17に記載のメモリ素子。
【請求項１９】
前記コントローラが、前記論理アドレスを、前記メモリ素子の前記第1の記憶領域の物理アドレスに変換するようにさらに構成された、請求項17に記載のメモリ素子。
【請求項２０】
通信バスに結合されるように構成されたバスインターフェースと、
前記バスインターフェースに動作可能に結合された送受信器と、
前記送受信器に動作可能に結合されたコントローラであって、
第1の命令を、メモリ素子の管理部分に対して生成し、
前記第1の命令を前記メモリ素子の論理アドレスと関連付け、
前記送受信器に、前記第1の命令を、前記メモリ素子の前記管理部分に、バスプロトコルを使用する前記通信バスを通じて送信するように指示し、
第2の命令を、前記メモリ素子の非管理部分に対して生成し、
前記第2の命令を前記メモリ素子の物理アドレスと関連付け、
前記送受信器に、前記第2の命令を、前記メモリ素子の前記非管理部分に、前記バスプロトコルを使用する前記通信バスを通じて送信するように指示するように構成されたコントローラと
を備える、ホスト。
【請求項２１】
前記コントローラが、フラッシュ変換レイヤ(FTL)を前記第2の命令に対して実行するようにさらに構成された、請求項20に記載のホスト。
【請求項２２】
前記第1の命令が、読取りまたは書込みアクセス命令の1つを含む、請求項20に記載のホスト。
【請求項２３】
前記コントローラが、前記メモリ素子がFTLを前記メモリ素子の前記管理部分に対して実行することを可能にするようにさらに構成された、請求項20に記載のホスト。
【請求項２４】
前記メモリ素子の前記管理部分に対する前記第1の命令が、否定論理積(NAND)フラッシュメモリ素子に対する命令を含む、請求項20に記載のホスト。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
本出願は、その全体が参照によって本明細書に組み込まれている、2015年2月13日に出願した「BIFURCATED MEMORY MANAGEMENT FOR MEMORY ELEMENTS」と題する米国特許出願第14/621,874号の優先権を主張するものである。
【０００２】
本開示の技術は、一般に、メモリ素子に関し、詳細には、メモリ素子の管理に関する。
【背景技術】
【０００３】
コンピューティングデバイスは、メモリ、およびその中に記憶された、多くの機能を使用可能にするためのソフトウェアに依存する。スマートフォンなどのモバイルコンピューティングデバイスは、メモリに記憶された、多くの機能を使用可能にするためのソフトウェアを使用するコンピューティングデバイスの一例である。そのような一機能は、ワイヤレス通信を可能にする、ワイヤレスモデムの制御である。そのような機能性は厳密にハードウェアにおいて使用可能にされ得るが、そのような実装形態は、必要以上に複雑であり、アップグレードが難しく、テストが困難であり、また大きい空間を占める恐れがある。したがって、ある量の機能性は、ソフトウェアを通じてインスタンス化されることになり、またそのデバイスは、ソフトウェアを記憶するために適切なメモリを備えなければならない。
【０００４】
前述したように、通常ソフトウェアを通じて使用可能とされるそのような一機能は、モバイルコンピューティングデバイスのワイヤレスモデムの機能性である。産業界の様々な領域が、本明細書で使用されるように様々な用語を用いてそのようなソフトウェアを意味する場合があるが、そのようなソフトウェアは、モデムサブシステム(MSS)コードと呼ばれる。MSSコードは、比較的大きく、一定の規則性をもって低遅延でアクセスされなければならない。一部のデバイスでは、MSSコードは、ダイレクトランダムアクセスメモリ(DRAM)内に記憶され得る。しかしながら、DRAMは、比較的高額であり、そのような費用は、極めて競争の激しいモバイルコンピューティングデバイス市場において、デバイスを商業的に魅力のないものにする恐れがある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一部の設計者は、MSSコードを、否定論理積(NAND)ストレージ素子などのリモートのメモリ素子に移行する可能性がある。しかしながら、NANDストレージ素子は通常、実用的であるためには、多大な遅延を伴う。したがって、設計者は、低遅延と、MSSコードなどのソフトウェアへの比較的安価なアクセスを可能にする、改良された技術を必要とする。
【課題を解決するための手段】
【０００６】
詳細な説明において開示される態様は、メモリ素子の分岐メモリ管理を含む。具体的には、本開示の例示的な態様は、自己管理部分、およびリモートホストによって管理される部分を含むメモリ素子を提案する。低遅延のアクセスを必要とするソフトウェアは、メモリ素子の、リモートホストによって管理される部分に記憶することができ、他のソフトウェアおよび/または追加ファイル(たとえば、メディアファイルやユーザ設定)は、メモリ素子の、メモリ素子によって管理される部分に記憶することができる。メモリ素子のそのような分岐メモリ管理を提供することによって、比較的安価なメモリ素子を、ソフトウェアを記憶するために使用することができる一方で、同時に、最低限のバスロジックを使用した、影響されやすいソフトウェア要素への(低スループットではあるが)低遅延のアクセスを可能にする。
【０００７】
この点に関連して、一態様では、メモリ素子を制御する方法が開示される。方法は、ホストにおいて、第1の命令を、メモリ素子の管理部分に対して生成するステップを含む。方法はまた、第1の命令をメモリ素子の論理アドレスと関連付けるステップを含む。方法はまた、第1の命令を、メモリ素子の管理部分に、バスプロトコルを使用する通信バスを通じて送信するステップを含む。方法はまた、ホストにおいて、第2の命令を、メモリ素子の非管理部分に対して生成するステップを含む。方法はまた、第2の命令をメモリ素子の物理アドレスと関連付けるステップを含む。方法はまた、第2の命令を、メモリ素子の非管理部分に、バスプロトコルを使用する通信バスを通じて送信するステップを含む。
【０００８】
別の態様では、メモリ素子の動作の方法が開示される。方法は、バスプロトコルを使用する通信バスから、ホストからの第1の命令を受信するステップであって、第1の命令が、メモリ素子の管理部分の論理アドレスを含む、ステップを含む。方法はまた、バスプロトコルを使用する通信バスから、ホストからの第2の命令を受信するステップであって、第2の命令が、メモリ素子の非管理部分の物理アドレスを含む、ステップを含む。
【０００９】
別の態様では、メモリ素子が開示される。メモリ素子は、コントローラを備える。メモリ素子はまた、コントローラによって管理されるように構成された第1の記憶領域を備える。メモリ素子はまた、メモリ素子から離れてリモートで、ホストによって管理されるように構成された第2の記憶領域を備える。
【００１０】
別の態様では、ホストが開示される。ホストは、通信バスに結合されるように構成されたバスインターフェースを備える。ホストはまた、バスインターフェースに動作可能に結合された送受信器を備える。ホストはまた、送受信器に動作可能に結合されたコントローラを備える。コントローラは、第1の命令を、メモリ素子の管理部分に対して生成するように構成される。コントローラはまた、第1の命令をメモリ素子の論理アドレスと関連付けるように構成される。コントローラはまた、送受信器に、第1の命令を、メモリ素子の管理部分に、バスプロトコルを使用する通信バスを通じて送信するように指示するように構成される。コントローラはまた、第2の命令を、メモリ素子の非管理部分に対して生成するように構成される。コントローラはまた、第2の命令をメモリ素子の物理アドレスと関連付けるように構成される。コントローラはまた、送受信器に、第2の命令を、メモリ素子の非管理部分に、バスプロトコルを使用する通信バスを通じて送信するように指示するように構成される。
【図面の簡単な説明】
【００１１】
【図１】本開示の例示的な一態様による、ホストおよびメモリシステムを有するシステムのブロック図である。
【図２】図1のホストとメモリシステムとの間の信号流れ図である。
【図３】本開示の例示的な一態様による、メモリシステムの管理部分を使用するための例示的プロセスを示す流れ図である。
【図４】本開示の例示的な一態様による、メモリシステムの非管理部分を使用するための例示的プロセスを示す流れ図である。
【図５】図1のホストおよびメモリシステムを含むことができる例示的なプロセッサベースのシステムのブロック図である。
【発明を実施するための形態】
【００１２】
次に、描画図を参照しながら、本開示のいくつかの例示的な態様について説明する。「例示的」という語は、本明細書では、「例、事例、または例示の働きをすること」を意味するために使用される。本明細書で「例示的」と説明するいかなる態様も、必ずしも、他の態様よりも好ましいまたは有利であると解釈されるものではない。
【００１３】
発明を実施するための形態において開示される態様は、メモリ素子の分岐メモリ管理を含む。具体的には、本開示の例示的な態様は、自己管理部分、およびリモートホストによって管理される部分を含むメモリ素子を提案する。低遅延のアクセスを必要とするソフトウェアは、メモリ素子の、リモートホストによって管理される部分に記憶することができ、他のソフトウェアおよび/または追加ファイル(たとえば、メディアファイルやユーザ設定)は、メモリ素子の、メモリ素子によって管理される部分に記憶することができる。メモリ素子のそのような分岐メモリ管理を提供することによって、比較的安価なメモリ素子を、ソフトウェアを記憶するために使用することができる一方で、同時に、最低限のバスロジックを使用した、影響されやすいソフトウェア要素への(低スループットではあるが)低遅延のアクセスを可能にする。
【００１４】
この点に関連して、図1は、本開示の例示的な一態様による、ホスト12およびメモリシステム14を有するシステム10のブロック図である。ホスト12は、通信バス16を通じて、メモリシステム14と通信することができる。例示的な一態様では、メモリシステム14は、フラッシュデバイスである。メモリシステム14は、ランダムアクセスメモリ(RAM)部分18ならびにメモリ素子20を含むことができる。例示的な一態様では、メモリ素子20は、否定論理積(NAND)型メモリ素子であり、2つの部分を有する。第1の部分は管理部分22であり、第2の部分は非管理部分24(図1上ではunMともラベル表示されている)である。管理部分22は、メモリシステム14内のマイクロプロセッサ(μP)26によって管理され、非管理部分24は、ホスト12によって管理される。内部で完全に管理されるメモリシステムと対照的に、本開示の例示的な態様は、非管理部分24に対して低遅延をもたらす。同様に、ホストによって完全に管理されるメモリシステムと対照的に、本開示の例示的な態様は、大容量記憶領域に対して高スループットおよびデバイス管理をもたらす。さらに、非管理部分24を割り当てることのみによって、ホスト12上の負荷が限定される。
【００１５】
引き続き図1を参照すると、例示的な一態様では、メモリシステム14が、ホスト12およびメモリシステム14を含むデバイス(たとえば、モバイルフォン)に組み込まれると、非管理部分24のサイズおよびパラメータが設定される。例示的な一態様では、管理部分22は、非管理部分24よりも大きい。別の例示的な態様では、非管理部分24は、モデムシステムソフトウェア(MSS)コードを収容するだけの大きさである。したがって、メモリシステム14の大部分は、マイクロプロセッサ26によって管理され、非管理部分24による影響を受けない。さらに、ホスト12は、フラッシュ変換レイヤ(FTL)ソフトウェアをホスト上で実行することによって非管理部分24を管理する責任を負う。使用時には、2つのタイプの読取り/書込みアクセスコマンドがある。ホスト12が非管理部分24から読み取りたい、または非管理部分24に書き込みたいとき、ホスト12は、物理アドレスを使用し、物理アドレスは、低遅延の保証を支援する。ホスト12が管理部分22から読み取りたい、または管理部分22に書き込みたいとき、ホスト12は、論理アドレスを使用し、マイクロプロセッサ26は、ホスト12から受信された論理アドレスを管理部分22の物理アドレスに変換するためにアドレス変換を提供する。例示的な一態様では、ホスト12は、コマンドが論理アドレスを使用するか、物理アドレスを使用するかをメモリシステム14に伝える方法で、通信バス16上のコマンドを符号化することができる。さらに、マイクロプロセッサ26は、FTLを管理部分22に対して実行する。
【００１６】
図2は、図1のホスト12とメモリシステム14との間の信号流れ図である。この点に関連して、ホスト12は、論理アドレスを伴う第1の命令30を生成し、それをメモリシステム14に、バスプロトコルを使用する通信バス16を介して送る。第1の命令30および論理アドレスは、マイクロプロセッサ26によって受信される。マイクロプロセッサ26は、論理アドレスの変換を必要とし、そのためアドレス照会32を変換テーブル28に送り、変換テーブルは、物理アドレス34によってマイクロプロセッサ26に応答する。マイクロプロセッサ26は、取得した物理アドレスによって管理部分22に命令36を与える。この命令は、命令からの読取り、または命令への書込みであり得ることに留意されたい。管理部分22は、出力38をマイクロプロセッサ26に提供し、マイクロプロセッサ26は、出力40を、第1の命令30と同じバスプロトコルを使用する通信バス16を使用してホスト12に返す。マイクロプロセッサ26および管理部分22が読取り/書込み要求の供給でふさがっていないとき、マイクロプロセッサ26は、FTL機能(FUNC)42を管理部分22に既知の物理アドレスを使用して送ることができる。管理部分は、FTL FUNC応答(RES)44によって応答する。
【００１７】
引き続き図2を参照すると、ホスト12は、物理アドレスを伴う第2の命令を生成する。「第1の」および「第2の」は、本明細書では、命令を区別するのに役立つように使用され、特定の時間的順序を意味することを意図するものではないことに留意されたい。第1の命令30と同じく、第2の命令は、メモリシステム14からの読取り、またはメモリシステム14への書込みであり得るが、第2の命令は、管理部分22ではなく、非管理部分24からの読取り、または非管理部分24への書込みが可能である。ホスト12は、命令46を非管理部分24に送り、非管理部分24は、出力48によって応答する。命令46は、第1の命令30と同じバスプロトコルを使用する同じ通信バス16を介して送られることに留意されたい。ホスト12および非管理部分24が読取り/書込み要求の供給でふさがっていないとき、ホスト12は、FTL FUNC50を非管理部分24に送ることができる。非管理部分24は、FTL FUNC RES52によって応答する。
【００１８】
図3は、本開示の例示的な一態様による、図1のメモリシステム14の管理部分22を使用するための例示的プロセス60を示す流れ図である。プロセス60は、ホスト12が管理部分22の論理アドレスを記憶することから始まる(ブロック62)。この記憶は、デバイス組込み時に実施され得ることに留意されたい。次に、ホスト12は、命令(たとえば、第1の命令)を、メモリ素子20の管理部分22に対して生成する(ブロック64)。ホスト12は、命令を適切な論理アドレスと関連付ける(ブロック66)。ホスト12は、次いで、命令を、バスプロトコルを使用する通信バス16を使用して、マイクロプロセッサ26に送信する(ブロック68)。メモリ素子20、また特にマイクロプロセッサ26は、管理部分22に対する、論理アドレスを伴う命令を受信する(ブロック70)。マイクロプロセッサ26は、図1の変換テーブル28を参照することによって、論理アドレスを物理アドレスに変換する(ブロック72)。マイクロプロセッサ26は、次いで、第1の命令を、取得した物理アドレスを使用して管理部分22に送り、命令が実行される(ブロック74)。マイクロプロセッサ26および管理部分22が読取り/書込み命令の実行でふさがっていないとき、マイクロプロセッサは、FTLを必要に応じて実行する(ブロック76)。プロセス60は、比較的小さい管理要件をホスト12に課す一方で、大容量記憶領域に対して高スループットおよびデバイス管理を可能にする。ただし、これらの利点は、比較的大きい遅延という犠牲のもとにある。
【００１９】
同様に、図4は、本開示の例示的な一態様による、図1のメモリシステム14の非管理部分24を使用するための例示的プロセス80を示す流れ図である。プロセス80は、ホスト12において非管理部分24の物理アドレスを記憶することによって始まる(ブロック82)。この記憶は、デバイス組込み時に実施され得ることに留意されたい。ホスト12は、命令(たとえば、第2の命令)を、メモリ素子20の非管理部分24に対して生成する(ブロック84)。ホスト12は、非管理部分24の物理アドレスを命令に関連付ける(ブロック86)。ホスト12は、命令を、非管理部分24に、管理部分22に送られる命令に使用されるのと同じバスプロトコルを使用する同じ通信バス16を使用して送信する(ブロック88)。メモリ素子20は、非管理部分24の物理アドレスを伴う命令を受信する(ブロック90)。非管理部分24は、命令を実行する(ブロック92)。ホスト12および非管理部分24が命令を実行していないとき、ホスト12は、FTLを必要に応じて実行することができる(ブロック94)。
【００２０】
本明細書に開示される態様による、メモリ素子の分岐メモリ管理は、任意のプロセッサベースのデバイスに提供または統合され得る。例としては、限定するものではないが、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤを含む。
【００２１】
この点に関連して、図5は、図1に示されているホスト12およびメモリシステム14を利用できるプロセッサベースのシステム100の例を示す。この例では、プロセッサベースのシステム100は、1つまたは複数の中央処理装置(CPU)102を含み、各々は、1つまたは複数のプロセッサ104を含む。CPU102は、ホスト12であってもよい。CPU102は、一時的に記憶されたデータ、ならびに/または論理アドレスおよび物理アドレスの記憶装置への迅速なアクセスのためにプロセッサ104に結合されたキャッシュメモリ106を有することができる。CPU102は、システムバス108に結合され、プロセッサベースのシステム100に含まれるデバイスを相互に連結することができる。システムバス108は、図1に示されている通信バス16であってもよく、また通信バス16を含んでもよい。よく知られているように、CPU102は、システムバス108を介してアドレス、制御、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、CPU102は、命令をメモリシステム110に通信することができ、メモリシステム110は、図1のメモリシステム14であってもよい。
【００２２】
他のデバイスは、システムバス108または他のバスに接続され得る。図5に示されているように、これらのデバイスは、例として、メモリシステム110、1つまたは複数の入力デバイス112、1つまたは複数の出力デバイス114、1つまたは複数のネットワークインターフェースデバイス116、および1つまたは複数のディスプレイコントローラ118を含むことができる。入力デバイス112は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。出力デバイス114は、限定はしないが、音声、ビデオ、他の視覚インジケータなどを含む、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス116は、ネットワーク120への、またはネットワーク120からのデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク120は、限定はしないが、ワイヤードネットワークまたはワイヤレスネットワーク、プライベートネットワークまたはパブリックネットワーク、ローカルエリアネットワーク(LAN)、ワイヤレスローカルエリアネットワーク(WLAN)、ワイドエリアネットワーク(WAN)、BLUETOOTH(登録商標)ネットワーク、およびインターネットを含む、任意のタイプのネットワークであり得る。ネットワークインターフェースデバイス116は、任意のタイプの所望の通信プロトコルをサポートするように構成され得る。
【００２３】
CPU102はまた、1つまたは複数のディスプレイ122に送られた情報を制御するために、システムバス108を介してディスプレイコントローラ118にアクセスするように構成され得る。ディスプレイコントローラ118は、1つまたは複数のビデオプロセッサ124を介して表示されるべき情報をディスプレイ122に送り、ビデオプロセッサ124は、ディスプレイ122に適した形式に表示されるように情報を処理する。ディスプレイ122は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、発光ダイオード(LED)ディスプレイなどを含む任意のタイプのディスプレイを含むことができる。
【００２４】
当業者は、本明細書に開示された態様に関連して説明される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェア、メモリまたは別のコンピュータ可読媒体に記憶された命令として実装可能であり、プロセッサもしくは他の処理デバイス、またはその両方の組合せによって実行されることをさらに理解するであろう。本明細書に記載されたデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップにおいて採用され得る。本明細書に開示されるメモリは、任意のタイプおよびサイズのメモリとすることができ、所望の任意のタイプの情報を記憶するように構成され得る。この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、上記では概してそれらの機能に関して説明されてきた。そのような機能がどのように実装されるかは、特定の適用例、設計上の選択、および/または、システム全体に課された設計上の制約によって決まる。当業者は、説明された機能を特定の適用例ごとに様々な方法で実装することができるが、そのような実装の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００２５】
本明細書に開示された態様に関連して説明される様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書に記載された機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来型プロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組合せ(たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携する1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成)として実装され得る。
【００２６】
本明細書に開示された態様は、ハードウェアにおいて、またハードウェアに記憶された命令において具体化可能であり、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られているコンピュータ可読媒体の任意の他の形態に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体構成であってもよい。プロセッサおよび記憶媒体はASIC内に存在し得る。ASICは遠隔局に存在し得る。代替として、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバにおける個別構成要素として存在し得る。
【００２７】
また、本明細書の例示的な態様のいずれかに記載の動作ステップは、例および説明を提供するために記載されていることに留意されたい。説明した動作は、図示した順序以外の多数の異なる順序で実行され得る。さらに、単一の動作ステップで説明した動作は、実際にはいくつかの異なるステップで実行され得る。さらに、例示的な態様において説明した1つまたは複数の動作ステップは、組合せ可能である。当業者には容易に明らかになるように、流れ図に示す動作ステップは、多数の異なる修正を受ける場合があることを理解されたい。また、情報および信号は、様々な異なる技術および技法のいずれかを使用して表すことができることを、当業者なら理解するであろう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表すことができる。
【００２８】
本開示の前の説明は、当業者が本開示を作成または使用することができるように提供されている。本開示に対する様々な修正は当業者には容易に明らかになり、本明細書で定義された一般原理は、本開示の趣旨または範囲から逸脱することなしに他の変形形態に適用され得る。したがって、本開示は、本明細書で説明する例および設計に限定されるものではなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００２９】
10  システム
12  ホスト
14  メモリシステム
16  通信バス
18  ランダムアクセスメモリ
20  メモリ素子
22  管理部分
24  非管理部分
26  マイクロプロセッサ
28  変換テーブル
30  第1の命令
32  アドレス照会
34  物理アドレス
36  命令
38  出力
40  出力
42  FTL機能(FUNC)
44  FTL FUNC応答(RES)
46  命令
48  出力
50  FTL FUNC
52  FTL FUNC RES
100  プロセッサベースのシステム
102  中央処理装置(CPU)、CPU
104  プロセッサ
106  キャッシュメモリ
108  システムバス
110  メモリシステム
112  入力デバイス
114  出力デバイス
116  ネットワークインターフェースデバイス
118  ディスプレイコントローラ
120  ネットワーク
122  ディスプレイ
124  ビデオプロセッサ
【図１】
2018505490.tif 000003
【図２】
2018505490.tif 000004
【図３】
2018505490.tif 000005
【図４】
2018505490.tif 000006
【図５】
2018505490.tif 000007
【国際調査報告】
2018505490.tif 000008
2018505490.tif 000009