(57)【要約】  制御発振器１０２と、制御発振器１０２からの信号を取得し、可変量で分周して低周波信号を出力する可変分周器１０８、１１０と、前記可変分周器１０８、１１０に制御入力を出力するシグマデルタ変調器１１２と、前記低周波信号と基準クロックによってトリガされる位相検出器１０４と、を有する位相ロックループであって、前記位相ロックループは、制御発振器１０２が位相検出器１０４からの電圧によって制御される通常モードと、制御発振器１０２が可変分周器１０８、１１０から入力を受信する較正モジュール１１４からの信号によってデジタル的に制御される較正モードとで動作可能であることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御発振器と、
前記制御発振器から信号を取得し、可変量で分周して低周波信号を出力する可変分周器と、
前記可変分周器に制御入力を提供するシグマデルタ変調器と、 
前記低周波信号と基準クロックとによってトリガされる位相検出器と、
を備える位相ロックループであって、
前記制御発振器が、前記位相検出器から出力される電圧によって制御される通常モードと、前記制御発振器が、前記可変分周器からの入力を受信する較正モジュールから出力される信号によってデジタル制御される較正モードとで動作可能である、
ことを特徴とする、位相ロックループ。
【請求項２】
前記シグマデルタ変調器が、前記較正モードの時と前記通常モードの時とでは異なるモードで動作する
ことを特徴とする、請求項１に記載の位相ロックループ。
【請求項３】
前記シグマデルタ変調器が、前記較正モードでは二次多段ノイズシェーピングで動作し、前記通常モードでは三次多段ノイズシェーピングで動作する
ことを特徴とする、請求項２に記載の位相ロックループ。
【請求項４】
前記可変分周器が、前記制御発振器から出力されるパルスをカウントし、前記制御発振器の動作が高速すぎる、あるいは低速すぎることを示す信号を前記較正モジュールに出力する
ことを特徴とする、請求項１、２、または３に記載の位相ロックループ。
【請求項５】
前記可変分周器がカウンタを内部に有し、次の遷移エッジが前記基準クロックから受信されるときに前記カウンタの状態を判定し、前記カウンタの状態に基づき、前記制御発振器の周波数が高すぎる、あるいは低すぎるかを判定する
ことを特徴とする、請求項４に記載の位相ロックループ。
【請求項６】
フラクショナルＮ−位相ロックループである
ことを特徴とする、請求項１から５のいずれかに記載の位相ロックループ。
【請求項７】
前記可変分周器が可変係数プリスケーラを有する
ことを特徴とする、請求項１から６のいずれかに記載の位相ロックループ。
【請求項８】
前記可変分周器が次段分周器を有する
ことを特徴とする、請求項７に記載の位相ロックループ。
【請求項９】
異なるループ周波数に変わるように前記次段分周器を変更することができる
ことを特徴とする、請求項８に記載の位相ロックループ。 
【請求項１０】
リセットが必要とされるときは常に前記較正モードに入る
ことを特徴とする、請求項１から９のいずれかに記載の位相ロックループ。 
【請求項１１】
新たなデータパケットを送信または受信するときには常に、また、送信機または受信機が異なる周波数チャネルで動作するように構成されるとき、またはシステムが動作モードを受信から送信に、若しくはその逆に変更するとき、前記較正モードに入る
ことを特徴とする、請求項１０に記載の位相ロックループ。 
【請求項１２】
前記較正モジュールが、デジタル的に最適化された較正のために二分探索を実行する
ことを特徴とする、請求項１から１１のいずれかに記載の位相ロックループ。 
【請求項１３】
前記較正モジュールが有限状態機械を有する
ことを特徴とする、請求項１から１２のいずれかに記載の位相ロックループ。
【請求項１４】
請求項１から１２のいずれかに記載の位相ロックループを有する
ことを特徴とする、周波数シンセサイザ。 
【請求項１５】
請求項１４に記載の周波数シンセサイザを備える
ことを特徴とする、デジタル無線送信機または受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器の較正、特に、周波数シンセサイザで使用される位相ロックループの電圧制御発振器たとえば、デジタル無線送信機および受信機で使用される電圧制御発信器をチューニングするための較正に関するが、この用途に限定されるものではない。
【背景技術】
【０００２】
一般的に、電圧制御発振器（ＶＣＯ）は、位相ロックループ（ＰＬＬ）で使用される。出願人が認識しているＶＣＯが抱える問題は、ＶＣＯがデジタル無線用途の周波数シンセサイザの一部になるＰＬＬで使用されるとき、比較的広い周波数範囲、たとえば、約数百ＭＨｚにわたって動作しなければならないことである。この周波数チューニング範囲は、わずか０．６Ｖの電圧変動の範囲内に収める必要がある。つまり、ＶＣＯが非常に高い利得を有する必要があるため、ループフィルタノイズに対して高感度になる。
【０００３】
このような雑音高感度に対しては、集積回路面積の点でコストが嵩む大きなキャパシタンスを必要とする大型フィルタが必要になる。また、標準的なＶＣＯでは大きな変動が発生する。たとえば、キャパシタンスは１５％も変動し、中心周波数の変化を引き起こす可能性がある。
【発明の概要】
【０００４】
本発明は、別の解決策を提供することを目的とする。
【０００５】
本発明によって提供される、第１の態様の位相ロックループは、
制御発振器と、
前記制御発振器から信号を取得し、該信号を可変量で分周して低周波の信号を出力する可変分周器と、
前記可変分周器に制御入力を出力するシグマデルタ変調器と、
前記低周波の信号と基準クロックとによってトリガされる位相検出器と、を備え、
前記位相ロックループは、前記制御発振器が、前記位相検出器から出力される電圧によって制御される通常モードと、前記制御発振器が、前記可変分周器から入力を受信する較正モジュールが出力する信号によってデジタル的に制御される較正モードとで動作可能なように構成される。
【０００６】
よって、当業者が理解するように、本発明によると、前記制御発振器は、前記較正モードにおいて前記較正モジュールによりデジタル的に制御することができる。これにより粗いチューニングが可能であるため、出力周波数の電圧制御が、全周波数範囲のうちの狭い範囲内での精密なチューニングのためだけに必要になる。つまり、前記制御発振器の感度を大幅に下げて、ノイズの問題を緩和することができる。
【０００７】
前記較正モード中に前記シグマデルタ変調器を動作させることによって、前記制御発振器に対して行うことができる制御において十分な分解能が確実に得られるが、実施形態の一つの組では、前記シグマデルタ変調器は、較正モード中に前記通常モード中とは異なるモードで動作するように構成される。このような実施形態の代表的な組では、前記シグマデルタ変調器は、前記較正モードでは二次多段ノイズシェーピング（ＭＡＳＨ（登録商標））、たとえばＭＡＳＨ１−１で動作し、前記通常モードでは三次多段ノイズシェーピング、たとえばＭＡＳＨ１−１−１で動作するように構成される。これは、三次シェーピングは、低周波帯域ノイズを発生するが、較正に大きく影響する超高周波帯域外量子化ノイズも発生するという出願人の認識を反映している。
【０００８】
前記較正モジュールは、較正中の所与の時点で前記制御発振器の動作が高速すぎるか低速すぎるかを判定し、それにより、前記制御発振器の周波数を増加または減少させるために自モジュールからのデジタル較正信号の出力が必要か否かを判定することができる。しかしながら、出願人は、このような構成は前記分周器と前記較正モジュール間に延びるデータバスを必要とするため、両者間に異なる複数のクロック体系を分配する必要があることを認識した。実施形態の一つの組では、出願人は、前記制御発振器からのパルスをカウントし、前記制御発振器の動作が高速すぎるか低速すぎるかを示す信号を較正モジュールに出力するように分周器を構成することによってこれに対応した。これにより、データバスではなく単独ラインインタフェースが可能になるので、複数のクロック領域を分配する必要が回避される。実施形態の一つの組では、前記分周器は、次の遷移エッジが基準クロックから受信されるときに該分周器自体に備えられたカウンタの状態を判定し、該カウンタの状態に基づき、前記制御発振器の周波数が高すぎるか低すぎるかを判定するように構成される。
【０００９】
実施形態の一つの組では、ＰＬＬは、フラクショナルＮ−ＰＬＬ、すなわち、正確な所望の周波数を生成するために分周係数を変化させるＰＬＬにすることができる。実施形態の代表的な組では、前記分周器は可変係数プリスケーラ（ＶＭＰ）を備える。前記分周器は単に前記ＶＭＰに基づいて作動することができるが、実施形態の一つの組では、次段分周器も設けられる。前記次段分周器は特定の周波数に固定してもよいが、実施形態の一つの組では、異なるループ周波数に変わるように変形することもできる。
【００１０】
実施形態の一つの組では、前記ＰＬＬは、リセットが必要なときはいつでも上記較正モードに入るように構成される、たとえば、新たなデータパケットを送信または受信するときにはいつでも、また、送信機または受信機が異なる周波数チャネルで動作するように構成されるとき、または、システムが動作モードを受信から送信に、またはその逆に変更するとき、前記ＰＬＬが常に較正モードに入るようにすることができる。
【００１１】
実施形態の一つの組では、前記較正モジュールは、デジタル的に最適化された較正のために二分探索を実行する。つまり、たとえば、有意性が低い複数ビットが設けられる。実施形態の代表的な組では、５ビットのワードが使用される。つまり、ＰＬＬに関して３２のデジタルチューニングによる較正が可能であるため、周波数の電圧制御は全体領域の１／３２にわたって周波数を変動させるだけでよく、前記制御発振器の雑音感度を大幅に低下させる（しかし一般的に、帯域は実質上重複する）。
【００１２】
前記較正モジュールは好ましくは有限状態機械を有する。
【００１３】
実施形態の一つの組では、前記位相ロックループは、デジタル無線送信機または受信機の周波数シンセサイザで使用される。
【００１４】
本発明の特定の実施形態を、以下、添付図面を参照して例示のためにのみ説明する。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態における位相ロックループの概略図である。
【発明を実施するための形態】
【００１６】
本発明の実施形態におけるフラクショナルＮ−位相ロックループ（ＰＬＬ）を図１に示す。任意のＰＬＬと同様、このＰＬＬも、低域通過フィルタ１０６を介して位相検出器１０４によって制御される電圧制御発振器（ＶＣＯ）１０２に基づいて動作する。通常使用中、位相検出器１０４は、フィードバック信号の位相（したがって周波数）を基準クロック ＣＫ＿ＲＥＦと整合させるため、ＶＣＯ１０２の周波数を微調節する。
【００１７】
可変係数プリスケーラ（ＶＭＰ）回路１０８を使用して、次段分周器モジュール１１０から受信する制御信号に応じてＰまたはＰ＋１で周波数を分周し、分周器モジュール１１０は、追加の整数Ｎで分周してから位相検出器１０４に供給する。したがって、ＶＣＯ１０２の周波数はＦｒｅｆ＊Ｎ＊（ｎＰ＋ｍ（Ｐ＋１））となるように制御される。ここで、Ｆｒｅｆは基準水晶周波数であり、ｎおよびｍは所与の期間におけるカウントＰおよびＰ＋１のそれぞれの発生回数の相対比である。
【００１８】
分周器モジュール１１０はシグマデルタ変調器（ＳＤＭ）１１２によって制御されて、上記Ｎ、並びにカウントＰおよびＰ＋１の出現回数の相対比を決定することによって正確な周波数を決定する。
【００１９】
正確に分周された平均周波数信号が、位相検出器１０４に供給されて、分周器１１０からの信号と基準クロック入力信号ＣＫ＿ＲＥＦとの差異に応じてＶＣＯ１０２を制御する出力信号を生成する。
【００２０】
また、図１は有限状態機械（ＦＳＭ）１１４も示している。この有限状態機械は、ＤＩＶＮ分周器モジュール１１０からの入力を受け取り、出力信号を電圧制御発振器１０２、位相検出器１０４、ＳＤＭ１１２、およびＤＩＶＮモジュール１１０に供給する。
【００２１】
通常使用時、ＶＣＯ１０２の周波数は、低域通過フィルタ１０６を介して、位相検出器１０４からの電圧信号の変化によって制御される。次いで、ＶＣＯ１０２の周波数は、可変変調器プリスケーラ１０８とＤＩＶＮモジュール１１０に影響を及ぼすシグマデルタ変調器１１２からの出力によって制御される。このように、全体の分周は、２つのモジュール間で分割して行われる。プリスケーラ１０８は、ＤＩＶＮモジュール１１０からの制御信号に応じてＰまたはＰ＋１で分周することができるように、フラクショナルカウントの全範囲に対応する可変係数を有する。プリスケーラ１０８は、非同期カウンタまたはリップルカウンタとすることができるが、これは必須ではない。ＤＩＶＮモジュール１１０はカウンタであり、被分割クロックに作用し、制御入力によって決定される量Ｎで分周する同期カウンタとすることができる。したがって、結果として分周発生回数はＮ＊Ｐ＋Ａと表すことができる。ただし、Ａは１出力サイクル中にＶＭＰ１０８がＰ＋１で分周した回数を表す。
【００２２】
ＶＭＰ１０８に対する入力クロックはＶＣＯ１０２の出力によって供給される。ＶＭＰ１０８は、ＤＩＶＮモジュール１１０に送られる中間クロックを生成する。ＤＩＶＮモジュール１１０からの出力は、位相検出器１０４に送られるクロック信号ＣＫ＿０１である。
【００２３】
しかし、本発明によると、前記ＶＣＯは、前記ＰＬＬが生成できる周波数範囲全体にわたっては制御されない。逆に、比較的狭い周波数帯域内で、前記ＶＣＯに印加される電圧によって周波数を変動させることができる。
【００２４】
ＶＣＯ１０２が動作する帯域を決定するため、デジタルチューニングが較正モード中に適用される。本モードでは、前記ＦＳＭによって始動され、該ＦＳＭが制御信号を発して、位相検出器１０３の出力信号電圧を固定することによって、ＶＣＯ１０２の周波数が位相検出器１０３の出力信号電圧により制御されなくなるようにする。さらに、本モードでは、電圧制御発振器１０２はＦＳＭ１１４によって直接制御され、ＦＳＭ１１４は、ＶＣＯ１０２の周波数を設定するための適切なバイナリの制御ワードを生成することができる。ＶＣＯ１０２のベースライン周波数を変更するため、前記制御ワード信号を使用して、ＶＣＯ１０２の回路内または外にあるコンデンサを切り替える。
【００２５】
代表的な一実施形態では、ＦＳＭ１１４は、ＶＣＯ１０２に対して５ビットの制御ワードを生成し、最上位ビットから最下位ビットまで、所望の周波数に最も合致する制御ワードを求めて５サイクルの二分探索を実行する。各サイクル中、前記制御ワードの１ビットは、基準クロック入力ＣＫ＿ＲＥＦの遷移エッジを受信するときに、自身のカウンタの状態を所定の目標状態と比較、監視するＤＩＶＮモジュール１１０によって決定される。前記カウンタの値が大きすぎる場合、前記ＶＣＯの動作が高速すぎると判定され、前記カウンタの値が小さすぎる場合、ＶＣＯの動作が低速すぎると判定される。ＤＩＶＮモジュール１１０はＦＳＭ１１４に１ビットの出力を送り、ＦＳＭ１１４は、この１ビットの出力を利用して、ＶＣＯ１０２の周波数帯域を設定するための前記制御ワードのビットを適切に設定し。
【００２６】
前記カウンタの値の判定はＦＳＭ１１４ではなく分周器モジュール１１０自体によって実行されるため、それぞれのクロック領域にまたがるデータバスを設ける必要がなく、回路を大幅に簡略化できる。
【００２７】
前記較正中、分周器１０８、１１０に適用される分周係数（すなわち、上述のＮとＡの値）を変更して十分な周波数分解能を確実に提供することができるように、シグマデルタ変調器１１２を継続的に動作させる必要がある。これがなければ、較正対象は基準クロック周波数の倍数に限定される。標準的な例では、基準クロック周波数は３２ＭＨｚとすることができるが、較正プロセスの対象精度は約５ＭＨｚである。ＳＤＭ１１２は、較正中、異なるフラクショナルＮモードで動作して、高レベルの量子化ノイズを抑止し、較正プロセスを加速する。具体的には、前記フラクショナルモードはＭＡＳＨ１−１−１からＭＡＳＨ１−１に変更される。これにより、「極端な」カウント値が排除される、つまり、分周器１１０は、正確な結論に達する（すなわち、ＶＣＯ１０２が高速すぎるか低速すぎるかを決定する）ために何サイクルも作動する必要はない。分周器１１０は、通常モードの−３〜＋４サイクルではなく、たとえば、−１〜＋２サイクルまで作動すればよい。
【００２８】
いったん適切な帯域がＶＣＯ１０２に対して設定されると、システムは前記バイナリの制御ワードが固定される通常モードに戻ることができる。ＶＣＯ１０２は位相検出器１０４の出力変化によって制御され、ＳＤＭはＭＡＳＨ１−１−１に復帰する。したがって、本モードでは、ＶＣＯ１０２の周波数は、電圧によって、狭い周波数帯域（たとえば、数百ＭＨｚにわたる場合があるシンセサイザの全範囲ではなく約７０ＭＨｚ程度の周波数範囲）においてのみ制御される。つまり、ＶＣＯ１０２は、全周波数範囲にわたって周波数を変更するための電圧変動に必要とされる場合よりもずっと低い利得を有するだけでよい。このため、使用時のノイズに対する感度が大幅に低下する。
【００２９】
前記較正は、たとえば、新たなパケットが送信または受信される度毎に繰り返すことができる。
【図１】
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【国際調査報告】
2018503309.tif 000004
2018503309.tif 000005