【事件の表示】
　平成１０年特許願第１２３号「双方向シリアルインターフェイス通信装置」拒絶査定不服審判事件〔平成１１年７月２１日出願公開、特開平１１−１９４９９７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は、平成１０年１月５日の出願であって、平成１５年６月１３日付けで拒絶査定がなされ、これに対し、同年７月１７日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
２　平成１５年７月１７日付けの手続補正（以下、「本件補正」という。）についての補正却下の決定
［補正却下の決定］平成１５年７月１７日付けの手続補正を却下する。
［理由］
（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項１ないし２は、「【請求項１】データおよび接続される周辺ＬＳＩの必要に応じて制御信号やアドレスを伝送する１本の通信線とクロック信号を伝送する１本のクロック線とでＤＳＰまたはＣＰＵと周辺ＬＳＩを接続し、制御信号、アドレス、データを各周辺ＬＳＩについて定められたフォーマットのビット列に変換し、クロック信号に応じて送受信し、双方向シリアル通信を行う双方向シリアルインターフェース通信装置であって、前記ＤＳＰまたは前記ＣＰＵは、その中心部を構成するコア部と、送信データバッファと、受信データバッファとを備え、送信用のアドレスバス、制御線およびデータ線は前記コア部から前記送信データバッファに向かい、一方、受信用のアドレスバスおよび制御線の信号の向きは前記コア部から前記受信データバッファに向かうと共に受信用のデータ線は前記受信データバッファから前記コア部に向かうように構成したことを特徴とする双方向シリアルインターフェース通信装置。
　　【請求項２】　前記制御信号、アドレス、データの少なくとも１つは構成するビット数を各周辺ＬＳＩについて定められたフェーマットに応じて可変とすることができることを特徴とする請求項１記載の双方向シリアルインターフェース通信装置。」から、
特許請求の範囲の請求項１の「【請求項１】データおよび接続される周辺ＬＳＩの必要に応じて制御信号やアドレスを伝送する１本の通信線とクロック信号を伝送する１本のクロック線とでＤＳＰまたはＣＰＵと周辺ＬＳＩを接続し、制御信号、アドレス、データを各周辺ＬＳＩにクロック信号に応じて送受信し、双方向シリアル通信を行う双方向シリアルインタフェース通信装置であって、前記制御信号、アドレス、データから構成されるビット列は通信対象の各周辺ＬＳＩにおいて定められた異なるフォーマットのビット列に可変に設定可能であり、該フォーマットはスタートビット、アドレスビット、ＲＮＷビット、ハイインピーダンスビット、データビット、ハイインピーダンスビット及びストップビットにそれぞれ可変に何ビットを割当てるかによって決定されることを特徴とする双方向シリアルインタフェース通信装置。」へと補正された。
　
（２）補正の適否
　補正後の特許請求の範囲の請求項１は、補正前の特許請求の範囲の請求項１ないし２に係る発明を特定する事項である「ＤＳＰまたはＣＰＵ」について、「その中心部を構成するコア部と、送信データバッファと、受信データバッファとを備え、送信用のアドレスバス、制御線およびデータ線は前記コア部から前記送信データバッファに向かい、一方、受信用のアドレスバスおよび制御線の信号の向きは前記コア部から前記受信データバッファに向かうと共に受信用のデータ線は前記受信データバッファから前記コア部に向かうように構成した」との限定を削除するものであり、「ＤＳＰまたはＣＰＵ」を概念的に下位にしたものとはいえず、補正前の発明特定事項のいずれの限定とも認められない。
　また、「制御信号、アドレス、データ」から構成される「ビット列」に、「通信対象の各周辺ＬＳＩにおいて定められた異なるフォーマットのビット列に可変に設定可能であり、該フォーマットはスタートビット、アドレスビット、ＲＮＷビット、ハイインピーダンスビット、データビット、ハイインピーダンスビット及びストップビットにそれぞれ可変に何ビットを割当てるかによって決定される」ことを追加するものであるが、当該追加された事項は、「制御信号、アドレス、データ」から構成される「ビット列」を概念的に下位にしたものとはいえず、補正前の発明特定事項のいずれの限定とも認められない。
　したがって、本件補正は、発明を特定するために必要な事項を限定したものとはなっておらず、特許請求の範囲の減縮を目的とするものとはいえない。
　しかも、審査官が拒絶理由で記載が明りょうでない旨指摘した事項ではないので、明りょうでない記載の釈明を目的とするものともいえない。
　さらに、該補正が、誤記の訂正又は請求項の削除を目的とするものとも認められない。
　
　以上のとおり、上記請求項１に係る発明についての補正を含む本件補正は、特許法第１７条の２第４項の規定に違反するものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下すべきものである。
　
３　本願発明
　平成１５年７月１７日付けの手続補正は上記のとおり却下されたので、本願の特許請求の範囲の請求項１、２に係る各発明は、平成１５年４月１８日付けの手続補正書により補正された明細書及び図面の記載からみて、それぞれ上記各請求項にそれぞれ記載されたものと認められるところ、これらの発明のうち、請求項１に係る発明は次のとおりのものである。（以下、「本願発明」という。）
「【請求項１】データおよび接続される周辺ＬＳＩの必要に応じて制御信号やアドレスを伝送する１本の通信線とクロック信号を伝送する１本のクロック線とでＤＳＰまたはＣＰＵと周辺ＬＳＩを接続し、制御信号、アドレス、データを各周辺ＬＳＩについて定められたフォーマットのビット列に変換し、クロック信号に応じて送受信し、双方向シリアル通信を行う双方向シリアルインターフェース通信装置であって、前記ＤＳＰまたは前記ＣＰＵは、その中心部を構成するコア部と、送信データバッファと、受信データバッファとを備え、送信用のアドレスバス、制御線およびデータ線は前記コア部から前記送信データバッファに向かい、一方、受信用のアドレスバスおよび制御線の信号の向きは前記コア部から前記受信データバッファに向かうと共に受信用のデータ線は前記受信データバッファから前記コア部に向かうように構成したことを特徴とする双方向シリアルインターフェース通信装置。」
　
（１）引用刊行物記載の発明
　これに対して、原査定の拒絶の理由に引用された、本願の出願の日前である昭和６３年３月１７日に頒布された「特開昭６３−６１３５６号公報」（以下、「引用例」という。）には、図面とともに、次の事項が記載されている。
　(1)　「２．特許請求の範囲
　マスター処理装置とスレーブ処理装置とを１本のクロックラインおよび１本のデータラインで接続し、前記マスター処理装置にはクロックと非同期に前記データラインに立上りエッジを有する第１の信号と立下りエッジを有する第２の信号とを出力する回路を設け、前記スレーブ処理装置には前記第１および第２の信号を検出する回路を設け、前記第１および第２の信号に続いて転送される情報をアドレスとし、該アドレスの次に前記第２の信号が存在する場合は、これに続く情報をコマンドとし、前記アドレスの次に前記第２の信号が存在しない場合は前記アドレスに続く情報をデータとして認識することを特徴とするシリアルデータ転送装置。」（第１頁左下欄第４〜１８行）
　(2)　「次に第２図のブロック図を用いてシリアルデータ処理装置の内部構成を説明する。シリアルデータ処理装置１００はシリアルデータ送受信部１１０、立上りエッジ検出回路１２０、立下りエッジ検出回路１３０、立上りエッジをもつ信号の出力回路１４０、立下りエッジをもつ信号の出力回路１５０および中央処理装置１６０を含み、外部へはシリアルデータライン１０１とシリアルクロックライン１０２とが導出されている。なお、内部には複数ビットからなる周辺バス１０３が配線され、パラレルビット処理ができるようになっている。
　シリアルデータ送受信部１１０はシフトレジスタ１１１、送受信バッファ１２１、受信許可フラグ１１３を有し、さらに中央処理装置１６０に対して受信終了を示す割込信号１１０−１を供給する機能を有する。立上りエッジ検出回路１２０はＰフラグ１２１を有し、その出力は受信許可フラグ１１３を周辺バス１０３を通して制御する。一方、立下りエッジ検出回路１３０はフラグ１３１を有する。フラグ１２１はデータライン１０１が解放された時セットされ、フラグ１３１はアドレスおよびコマンドの転送前にセットされる。すなわち、立上りエッジ検出回路１２０は、シリアルクロックライン１０２がハイレベル時、シリアルデータライン１０１上の立上りエッジを有する第１の信号を検出するとフラグ１２１をセットして信号１２０−１をアクティブにする。この結果、受信許可フラグ１１３がセットされ、シリアルデータ送受信部１１０が受信許可状態となる。立下りエッジ検出回路１３０は、シリアルクロックライン１０２がハイレベルの時シリアルデータライン１０１上の立下りエッジを有する第２の信号を検出するとフラグ１３１をセットする。フラグ１２１とフラグ１３１とはいずれもソフトウェアにより読み書きができるが、ハードウェア的に制御してもよい。
　立上りエッジを有する第１の信号の出力回路１４０は中央処理装置１６０の制御のもとで、クロックラインがハイレベルの時シリアルデータライン１０１上に立上りエッジを有する第１の信号を出力する。一方、立下りエッジ出力回路１５０は中央処理装置１６０の制御のもとで、クロックラインがハイレベルの時シリアルデータライン１０１上に立下りエッジを有する第２の信号を出力する。とくに、アドレスを送る前には第１および第２の信号が出力され、コマンドを送る前には第２の信号のみが出力される。
　中央処理装置１６０は周辺バス１０３を経由して、送受信バッファ１１２の読み出し処理と書込み処理、受信許可フラグ１１３のクリア処理、フラグ１２１のクリア処理と読み出し処理、フラグ１３１のクリア処理と読み出し処理、立上りエッジ出力回路１４０、立下りエッジ出力回路１５０の起動処理を行う。
　シリアルデータライン１０１はシフトレジスタ１１１、立上りエッジ検出回路１２０、立下りエッジ検出回路１３０、立上りエッジ出力回路１４０および立下りエッジ出力回路１５０に夫々接続され、シリアルクロックライン１０２はシリアルデータ送受信部１１０、立上りエッジ検出回路１２０および立下りエッジ検出回路１３０に夫々接続される。」（第２頁左下欄第３行〜第３頁右上欄第５行）
　(3)　「続いてマスタ局である第１のシリアルデータ処理装置１００の中央処理装置１６０は、周辺バス１０３を介してデータ転送の相手となるべきスレーブ局（第２のシリアルデータ処理装置）のアドレスコードを送受信バッファ１１２にセットする。第１のシリアルデータ処理装置１００−１のシリアルデータ送受信部１１０は、このセット処理によりシリアルクロックライン１０２上にｔ１１１のタイミングよリシリアルクロックの送出を開始すると共に、同ｔ１１１のタイミングに同期してシフトレジスタ１１１からアドレスコードの送出を開始する。アドレスコードはクロックの立下りに同期してビット直列にデータライン１０１を通して転送される。スレーブ局（第２のシリアルデータ処理装置）２００はそれぞれシリアルクロックライン１０２から送られるシリアルクロックの立上りに同期してシリアルデータライン１０１上のアドレスコードを各シフトレジスタに１ビットづつシフト入力する。最後のｔ１２８のタイミングで各シリアルデータ処理装置内のシリアルデータ送受信部１１０がアドレスコードの受信を終了すると、シリアル送受信部１１０はシフトレジスタ１１１内の内容を送受信バッファ１１２に並列に転送すると共に、同ｔ１２８のタイミングに同期して受信終了割込み信号１１０−１をアクティブにする。ｔ１２８のタイミングで受信終了割込み信号１１０−１がアクティブである事を検出すると、各スレーブ局は割込み処理を起動し、割込みサービスルーチンの実行に移る。
　割込みサービスルーチンでは各スレーブ局の中央処理装置１６０はまず周辺バス１０３を経由してフラグ１２１とフラグ１３１との内容を読み出す。この時、フラグ１２１とフラグ１３１が共に１であるので、送受信バッファ１１２内の受信データ（アドレスコード）と自分のアドレスコードとを比較する。これとともに、各中央処理装置１６０はフラグ１２１とフラグ１３１をｔ１２９のタイミングでクリアする。比較の結果、一致がとれたスレーブ局（この場合は２００−１）のみが受信許可状態を保ち、一致のとれない他のスレーブ局は受信許可フラグ１１３をクリアし、シリアルデータ送受信部１１０を受信禁止状態にする。かくして割込み処理は終了される。この処理によってアドレスコードにより選択されたスレーブ局のみが受信許可状態となる。以上の処理をウェイクアップ処理と呼ぶ。
　ウェイクアップ処理によって、第２のシリアルデータ処理装置２００−１のシリアル送受信部１１０は受信許可状態になり、以降シリアルクロックライン１０２上のシリアルクロックに同期してシリアルデータの送受信を行なうが、他のデータ処理装置２００−２〜２００−ｎのシリアルデータ送受信部１１０は受信禁止状態で、以降シリアルクロックライン１０２を通して送られてくるシリアルクロックを無視し、送受信処理は行なわない。
　上記ウェイクアップ処理によって、マスター局と１つのスレーブ局との接続関係が成立する。」（第３頁右下欄第５行〜第４頁左下欄第１行）
　(4)　「スレーブ局２００−１のシリアルデータ送受信部１１０はシリアルクロックライン１０２上のシリアルクロックの立上りエッジｔ１５２に同期してシリアルデータライン１０１上のシリアルデータの第１ビット目をシフトレジスタ１１１にシフト入力する。引き続き、シリアルデータ送受信部１１０はシリアルクロックの立上りエッジであるｔ１５４、ｔ１５０、ｔ１５８、ｔ１６０、ｔ１５２、ｔ１５４、ｔ１５５に同期して順次シリアルデータライン１０１上のシリアルデータをシフトレジスタ１１１にシフト入力する。最後のｔ１６６のタイミングで８ビットシリアルデータの受信を終了すると、シリアルデータ送受信部１１０はシフトレジスタ１１１の内容を送受信バッファ１１２に転送すると共に、受信終了割込み信号１１０−１をアクティブにする。スレーブ局の中央処理装置１６０は受信終了割込み信号１１０−１がアクティブであることを検出すると、割込み処理を起動し、割込みサービスルーチンを実行する。中央処理装置１６０は周辺バス１０３を経由してフラグ１２１とフラグ１３１の内容読み出す。この時、フラグ１２１が０、フラグ１３１が１であるから、コマンドであることが確認される。さらにｔ１６７のタイミングでフラグ１３１はクリアされる。バッファ１１２内の受信データは送信データ個数の指定やスレーブ局からのシリアルデータ送信の要求等、シリアル通信における制御情報として取り扱われ、それに対応した処理を行い、割込み処理を終了する。」（第５頁右上欄第４行〜同頁左下欄第１１行）
　
　この記載事項によると、引用例には、「データおよび接続される第２のシリアルデータ処理装置の必要に応じてコマンドやアドレスを伝送する１本のデータラインとシリアルクロックを伝送する１本のクロックラインとで第１のシリアルデータ処理装置と第２のシリアルデータ処理装置を接続し、コマンド、アドレス、データを第２のシリアルデータ処理装置について定められたビット直列に変換し、シリアルクロックに応じて送受信し、シリアル通信を行うシリアルデータ転送装置であって、前記第１のシリアルデータ処理装置は、その中心部を構成する中央処理装置と、送受信バッファとを備え、送信用の周辺バスは前記中央処理装置から前記送受信バッファに向かうシリアルデータ転送装置。」の発明（以下、「引用発明」という。）が記載されていると認められる。
　
（２）対比
　ここで、引用発明でいう「送受信し、シリアル通信を行う」は、本願発明でいう「双方向シリアル通信を行う」に対応していることは当業者において明らかである。
　また、引用発明でいう「周辺バス」は、本願発明でいう「送信用のアドレスバス、制御線およびデータ線」に対応していること、及び、引用発明でいう「第２のシリアルデータ処理装置」「第１のシリアルデータ処理装置」は、本願発明でいう「周辺ＬＳＩ」「ＤＳＰまたはＣＰＵ」に対応していることは当業者において明らかである。
　そして、本願発明と引用発明を対比すると、引用発明における「コマンド」「１本のデータライン」「シリアルクロック」「１本のクロックライン」「ビット直列」「シリアルデータ転送装置」「中央処理装置」「バッファ」「周辺バス」は、それぞれ本願発明における「制御信号」「１本の通信線」「クロック信号」「１本のクロック線」「ビット列」「双方向シリアルインターフェース通信装置」「コア部」「データバッファ」「アドレスバス、制御線およびデータ線」に相当するものと認める。
　
　したがって、両者は、以下のとおりの一致点及び相違点を有するものと認められる。
　（一致点）
「データおよび接続される第２のシリアルデータ処理装置の必要に応じて制御信号やアドレスを伝送する１本の通信線とクロック信号を伝送する１本のクロック線とで第１のシリアルデータ処理装置と第２のシリアルデータ処理装置を接続し、制御信号、アドレス、データを第２のシリアルデータ処理装置について定められたビット列に変換し、クロック信号に応じて送受信し、双方向シリアル通信を行う双方向シリアルインターフェース通信装置であって、前記第１のシリアルデータ処理装置は、その中心部を構成するコア部と、バッファとを備え、送信用のアドレスバス、制御線およびデータ線は前記コア部から前記バッファに向かう双方向シリアルインターフェース通信装置。」
　
　（相違点）
　(1)　本願発明では、上記第１のシリアルデータ処理装置と第２のシリアルデータ処理装置が、ＤＳＰまたはＣＰＵと周辺ＬＳＩであり、また上記ビット列が、周辺ＬＳＩについて定められたフォーマットのビット列であるのに対して、引用発明では、そのような点についての開示はない点。
　(2)　上記バッファが、本願発明では、送信データバッファ及び受信データバッファであるのに対して、引用発明では、送受信バッファである点。
　(3)　本願発明では、受信用のアドレスバスおよび制御線の信号の向きはコア部から受信データバッファに向かうと共に受信用のデータ線は前記受信データバッファから前記コア部に向かうのに対して、引用発明では、受信用の周辺バスの信号の向きについての開示はない点。
　
（３）判断
　上記相違点について検討する。
　相違点(1)
　ＤＳＰまたはＣＰＵと周辺ＬＳＩを、データおよび制御信号やアドレスを伝送する通信線で接続し双方向シリアル通信を行うことは、特開昭５９−７１５２６号公報等で開示されるように周知の事項であることから、引用発明において、第１のシリアルデータ処理装置及び第２のシリアルデータ処理装置として、ＤＳＰまたはＣＰＵと周辺ＬＳＩを適用することは当業者が適宜なし得ることと認められ、また、その適用に際し、双方向シリアル通信において、制御信号、アドレス、データを各々の周辺ＬＳＩについて定められた各々のフォーマットのビット列に変換することは周知の事項であることからすると（この点、特開平６−２９５２５９号公報等を参照）、送受信される制御信号、アドレス、データを各々の周辺ＬＳＩについて定められた各々のフォーマットのビット列に変換することは当業者が適宜なし得ることと認める。
　
　相違点(2)
　双方向シリアル通信を行う双方向シリアルインターフェース通信装置において、バッファとして、送信データ用のバッファと、受信データ用のバッファとを備えることは常套手段であることから、引用発明におけるバッファとして、送受信バッファにかえて、送信データバッファと、受信データバッファとを備えることは当業者が適宜なし得ることと認める。
　
　相違点(3)
　本願発明でいう「受信用のアドレスバスおよび制御線の信号の向きはコア部から受信データバッファに向かうと共に受信用のデータ線は前記受信データバッファから前記コア部に向かう」は、明細書の段落【００２６】の記載に照らすと、ＤＳＰ１０が周辺ＬＳＩからデータを受信する場合、制御信号やアドレスはＤＳＰ１０から周辺ＬＳＩへ送信しデータのみ周辺ＬＳＩからＤＳＰ１０へ送信する。すなわち、ＤＳＰ１０と周辺ＬＳＩとの通信は常にＤＳＰ１０主導で行われ、周辺ＬＳＩは受動的に動作するといえるところ、双方向シリアル通信を行う双方向シリアルインターフェース通信装置において、プロセッサと周辺ＬＳＩとの通信を常にプロセッサ主導で行い、周辺ＬＳＩを受動的に動作させること、すなわち、受信用のアドレスバスおよび制御線の信号の向きをコア部から送信データ用のバッファに向かわせると共に受信用のデータ線の信号の向きを受信データ用のバッファから前記コア部に向かわせることは周知の事項であることから（この点、特開昭５９−７１５２６号公報等を参照）、引用発明において、ＤＳＰと周辺ＬＳＩとの通信を常にＤＳＰ主導で行い、周辺ＬＳＩを受動的に動作させること、すなわち、相違点(3)に係る構成とすることは当業者が適宜なし得ることと認める。
　
　また、本願発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
　
（４）むすび
　したがって、本願発明は、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。