(57)【要約】  プッシュプル抵抗ランダムアクセスメモリセル回路は、出力ノード、ワード線、第１及び第２のビット線を含む。第１の抵抗ランダムアクセスメモリデバイスは、第１のビット線と出力ノードとの間で接続され、第２の抵抗ランダムアクセスメモリデバイスは、出力ノードと第２のビット線との間で接続される。第１のプログラミングトランジスタは、ワード線に接続されたゲートと、出力ノードに接続されたドレインと、ソースとを有する。第２のプログラミングトランジスタは、ワード線に接続されたゲートと、第１のプログラミングトランジスタのソースに接続されたドレインと、ソースとを有する。第１及び第２のプログラミングトランジスタは、同じピッチ、同じチャンネル長及び同じゲート誘電体厚さを有し、ゲート誘電体厚さは、プッシュプルＲｅＲＡＭセル回路の動作の間に遭遇するプログラミング及び消去電位に耐えるように選択される。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力ノードと、
ワード線と、
第１のビット線と、
第２のビット線と、
前記第１のビット線と前記出力ノードとの間で接続された第１の抵抗ランダムアクセスメモリデバイスと、
前記出力ノードと前記第２のビット線との間で接続された第２の抵抗ランダムアクセスメモリデバイスと、
前記ワード線に接続されたゲートと、前記出力ノードに接続されたドレインと、ソースとを有する第１のプログラミングトランジスタと、
前記ワード線に接続されたゲートと、前記第１のプログラミングトランジスタの前記ソースに接続されたドレインと、ソースとを有する第２のプログラミングトランジスタと
を含むプッシュプル抵抗ランダムアクセスメモリセル回路であって、
前記第１及び第２のプログラミングトランジスタは、同じピッチ、同じチャンネル長及び同じゲート誘電体厚さを有し、前記第１及び第２のプログラミングトランジスタの前記ゲート誘電体厚さは、プッシュプルＲｅＲＡＭセル回路の動作の間に遭遇するプログラミング及び消去電位に耐えるように選択される、プッシュプル抵抗ランダムアクセスメモリセル回路。
【請求項２】
前記プッシュプル抵抗ランダムアクセスメモリセル回路は、入出力トランジスタを有する集積回路上に製造され、
前記第１及び第２のプログラミングトランジスタの前記ゲート誘電体の前記厚さは、前記入出力トランジスタの前記ゲート誘電体の前記厚さと同じである、請求項１に記載のプッシュプル抵抗ランダムアクセスメモリセル回路。
【請求項３】
前記出力ノードに接続されたゲートと、第１の論理ネットノードに接続されたドレインと、第２の論理ネットノードに接続されたソースとを有する少なくとも１つのスイッチトランジスタをさらに含み、
前記スイッチトランジスタは、前記第１及び第２のプログラミングトランジスタと同じピッチ、チャンネル長及びゲート誘電体厚さを有する、請求項２に記載のプッシュプル抵抗ランダムアクセスメモリセル回路。
【請求項４】
前記プッシュプル抵抗ランダムアクセスメモリセル回路は、論理トランジスタを有する集積回路上に製造され、
前記第１及び第２のプログラミングトランジスタの前記ゲート誘電体の前記厚さは、前記論理トランジスタの前記ゲート誘電体の前記厚さより大きい、請求項１に記載のプッシュプル抵抗ランダムアクセスメモリセル回路。
【請求項５】
前記出力ノードに接続されたゲートと、第１の論理ネットノードに接続されたドレインと、第２の論理ネットノードに接続されたソースとを有する少なくとも１つのスイッチトランジスタをさらに含み、
前記スイッチトランジスタは、前記第１及び第２のプログラミングトランジスタと同じピッチ、チャンネル長及びゲート誘電体厚さを有する、請求項４に記載のプッシュプル抵抗ランダムアクセスメモリセル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
この国際出願は、２０１５年３月１２日に出願された「Ｃｏｍｐａｃｔ  ＲｅＲＡＭ  Ｂａｓｅｄ  ＦＰＧＡ」と称する米国仮特許出願第６２／１３２，３３３号明細書の利益を主張する、２０１６年１月２９日に出願された「Ｃｏｍｐａｃｔ  ＲｅＲＡＭ  Ｂａｓｅｄ  ＦＰＧＡ」と称する米国特許出願第１５／０１０，２２２号明細書から優先権を主張し、同特許の内容は、その全体が参照によりこの開示に組み込まれる。
【背景技術】
【０００２】
米国特許第８，４１５，６５０号明細書で開示されているものなど、プッシュプル抵抗ランダムアクセスメモリ（ＲｅＲＡＭ）セルは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの構成可能論理集積回路の構成メモリにおける使用にとって魅力的である。
【０００３】
ディープサブミクロン（１４ｎＭ以上）トランジスタを使用して回路を設計する際、パターンのフォトリソグラフィ生産を可能にするために、トランジスタピッチのいかなる変化も大きな遷移領域の使用を設計者に強要する。この遷移領域は、０．２μｍから１μｍ以上に及び、コンパクトな効率的なレイアウトを有するＲｅＲＡＭプッシュプル構成メモリセル回路を採用する構成可能論理集積回路の設計においてはるかに不利なものであり得る。
【０００４】
ＦＰＧＡは、論理、ルーティングスイッチ及びプログラミングトランジスタが混在している必要がある。フォトリソグラフィ処理要件に必要な遷移領域を排除するため、上記でリストされるすべてのデバイスは、チャンネル長ピッチを含めて、同じピッチを有さなければならない。通常は、この要件は、異なる電圧で動作するデバイスには適合しない。
【０００５】
ＲｅＲＡＭメモリセルの場合、それらをプログラムするために使用されるトランジスタデバイスは、より高いドレイン及びゲートバイアスを受け、集積回路で採用される他のトランジスタと比べると、プログラミング及び動作の間、より高いゲートバイアスでスイッチする。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、これらの不利と関連付けられないＲｅＲＡＭ構成メモリセルの設計が必要とされる。本発明の目的は、この遷移領域を排除するＲｅＲＡＭプッシュプル構成メモリセル回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明によれば、プッシュプルＲｅＲＡＭセル回路は、２つのプログラミングトランジスタを採用し、２つのプログラミングトランジスタは、直列にカスケード接続され、同じピッチ及びチャンネル長を有する。プッシュプルＲｅＲＡＭセル回路で使用されるスイッチトランジスタは、論理セルの構成及び／又は接続に使用されるプログラミングデバイスとスイッチトランジスタの両方に対して同じピッチ及びチャンネル長を維持するために、２つのプログラミングトランジスタと同じピッチ及びチャンネル長を有する。
【０００８】
本発明によれば、ＲｅＲＡＭによって状態が構成されるスイッチトランジスタは、プログラミングの間のゲートストレスの上昇を緩和するために、プログラミングトランジスタで使用されるものと同じ厚さの誘電体を使用する。また、より厚い誘電体の使用は、動作の間、より高いＶCCでの構成スイッチのゲートのオーバードライブを可能にし、従って、フルＶCC論理信号の通過を可能にする。
【０００９】
本発明の一態様によれば、プッシュプル抵抗ランダムアクセスメモリセル回路は、出力ノード、ワード線、第１のビット線及び第２のビット線を含む。第１の抵抗ランダムアクセスメモリデバイスは、第１のビット線と出力ノードとの間で接続され、第２の抵抗ランダムアクセスメモリデバイスは、出力ノードと第２のビット線との間で接続される。第１のプログラミングトランジスタは、ワード線に接続されたゲートと、出力ノードに接続されたドレインと、ソースとを有する。第２のプログラミングトランジスタは、ワード線に接続されたゲートと、第１のプログラミングトランジスタのソースに接続されたドレインと、ソースとを有する。第１及び第２のプログラミングトランジスタは、同じピッチ、同じチャンネル長及び同じゲート誘電体厚さを有し、ゲート誘電体厚さは、プッシュプルＲｅＲＡＭセル回路の動作の間に遭遇するプログラミング及び消去電位に耐えるように選択される。
【００１０】
本発明の別の態様によれば、少なくとも１つのスイッチトランジスタは、出力ノードに接続されたゲートと、第１の論理ネットノードに接続されたドレインと、第２の論理ネットノードに接続されたソースとを有する。スイッチトランジスタは、第１及び第２のプログラミングトランジスタと同じピッチ、チャンネル長及びゲート誘電体厚さを有する。
【００１１】
本発明のこれらの及び他の特徴、態様及び利点は、以下の説明、添付の請求項及び添付の図面に関して、より良く理解されよう。
【００１２】
【００１３】
【図面の簡単な説明】
【００１４】
【図１】本発明の一態様によるプッシュプルＲｅＲＡＭセルの概略図である。
【図２】本発明のプッシュプルＲｅＲＡＭセルの例示的なレイアウトの断面図である。
【図３】本発明のプッシュプルＲｅＲＡＭセルの例示的なレイアウトの上面図である。
【発明を実施するための形態】
【００１５】
当業者は、本発明の以下の説明が単なる例示であり、いかなる方法でも制限されないことを理解するであろう。そのような当業者は、本発明の他の実施形態のそれら自体の提案を受け入れることは、容易であろう。
【００１６】
最初に図１を参照すると、概略図は、本発明の一態様による例示的なプッシュプルＲｅＲＡＭセル回路１０を示す。第１のＲｅＲＡＭデバイス１２は、第２のＲｅＲＡＭデバイス１４と直列に結合され、ＲｅＲＡＭ  セル１６を形成する。直列接続されたＲｅＲＡＭデバイス１２、１４の第１の端部は、ＲｅＲＡＭデバイス１２の一方の端子において、第１のビット線（ＢＬ）１８に結合され、直列接続されたＲｅＲＡＭデバイス１２、１４の第２の端部は、ＲｅＲＡＭデバイス１４の一方の端子において、第２のビット線（Ｂｌ＿ｂａｒ）２０に結合される。図１で描写されるＲｅＲＡＭセル１６は、示されるように、特にスイッチにバイアスをかける上で役立つフロントツーバックＲｅＲＡＭセルであるが、当業者は、本発明において、バックツーバックＲｅＲＡＭセルも採用できることを理解するであろう。
【００１７】
上記で説明されるように、ＲｅＲＡＭデバイス１２及び１４は共に、プッシュプルＲｅＲＡＭセル１６を含む。ＲｅＲＡＭデバイス１２とＲｅＲＡＭデバイス１４との間の共通の出力ノード２２は、１つ又は複数のスイッチトランジスタのゲートに接続される。図１は、２つのスイッチトランジスタ２４ａ及び２４ｂのゲートに接続された共通の出力ノード２２を示す。スイッチトランジスタ２４ａは、２つの論理ネットノード２６ａ、２８ａ間で接続されて示されている。同様に、スイッチトランジスタ２４ｂは、２つの論理ネットノード２６ｂ、２８ｂ間で接続されて示されている。当業者は、論理ネットノード２６ａ、２６ｂ、２８ａ及び２８ｂが、スイッチトランジスタ２４ａ及び２４ｂによってそれぞれ共に接続されたプログラマブル集積回路における論理ゲート又は他のデバイスを表し得、また、論理デバイスの機能を定義するそのような集積回路における単一の論理デバイスの回路ネットも、プログラマブル集積回路における配線接続も表し得ることを理解するであろう。
【００１８】
図１は、単一のプッシュプルＲｅＲＡＭセル１６によって複数の論理回路ネットを起動できるように、複数のスイッチトランジスタ２４ａ及び２４ｂを示しているが、当業者は、単一のスイッチトランジスタを共通の出力ノード２２に接続できることを理解するであろう。
【００１９】
本発明の一態様によれば、プッシュプルＲｅＲＡＭセル１６は、直列にカスケード接続された一対のｎチャンネルプログラミングトランジスタ３０及び３２を使用してプログラムされる。ｎチャンネルプログラミングトランジスタ３０は、プッシュプルＲｅＲＡＭセル１６の共通の出力ノード２２に接続されたそのドレインと、ｎチャンネルプログラミングトランジスタ３２のドレインに接続されたそのソースとを有する。実際の実施形態では、単一のｎ＋領域は、ｎチャンネルプログラミングトランジスタ３０のソース及びｎチャンネルプログラミングトランジスタ３２のドレインとして機能する。ｎチャンネルプログラミングトランジスタ３２のソースは、ワード線ＷＬＳに接続される。２つのｎチャンネルプログラミングトランジスタ３０及び３２を直列に接続することにより、両方のｎチャンネルプログラミングトランジスタ３０及び３２は、ｎチャンネルスイッチトランジスタ２４ａ及び２４ｂと同じピッチ及びチャンネル長を有するように設計することができる。スイッチトランジスタ２４ａ及び２４ｂに対して使用される同じピッチ及びチャンネル長は、集積回路の論理デバイスに対して使用される。
【００２０】
本発明の別の態様によれば、ｎチャンネルプログラミングトランジスタ３０及び３２、並びに、ｎチャンネルスイッチトランジスタ２４ａ及び２４ｂは、同じゲート誘電体厚さを有するように製造される。ｎチャンネルプログラミングトランジスタ３０及び３２は、その動作の間にＲｅＲＡＭプッシュプルメモリセルに課されるプログラミング及び消去電位に耐えるように選択されたゲート誘電体厚さを有する。ほとんどの集積回路は、集積回路と外部のコンポーネントとのインタフェースを取るために使用される入出力（Ｉ／Ｏ）トランジスタを含む。これらのトランジスタは、集積回路の内部で通常見られる電圧より高い電圧で動作する場合が多いコンポーネントとインタフェースを取るため、Ｉ／Ｏトランジスタは、一般に、集積回路の内部で使用される他のトランジスタより大きいゲート誘電体厚さを有するように製造される。従って、Ｉ／Ｏトランジスタと同じゲート誘電体厚さを有するｎチャンネルプログラミングトランジスタ３０及び３２を採用することが便利であり得る。
【００２１】
トランジスタ２４ａ及び２４ｂに対してより大きな同じゲート誘電体厚さを使用することにより、そのゲートはプッシュプルＲｅＲＡＭメモリセル１６の共通ノード２２に接続され、そのノードはメモリセル１６の消去及びプログラミングの間にプログラミング電圧がかかるため、プログラミングの間にスイッチトランジスタ２４ａ及び２４ｂが受け得るゲートストレスの上昇が緩和される。また、スイッチトランジスタ２４ａ及び２４ｂに対するより厚い誘電体の使用は、動作の間、より高いＶCC値でのスイッチトランジスタ２４ａ及び２４ｂのゲートのオーバードライブを可能にし、従って、スイッチトランジスタ２４ａ及び２４ｂによるフルＶCC論理信号の通過を可能にする。代替の実施形態として、スイッチトランジスタ２４ａ及び２４ｂに対して薄いゲート酸化物を使用することができるが、プログラミング及び消去動作の間にストレスを回避するように気を付けなければならない。このことは、プログラミングの間にＶCC論理までソース／ドレインバイアスを上げることによって行うことができる。
【００２２】
プログラマブル集積回路の通常の動作では、ビット線ＢＬ  １８は、電圧ソースＶCCに接続され、ＢＬ＿ｂａｒ  ２０は、接地などの電位に接続される。ＷＬＳ線は、ｎチャンネルプログラミングトランジスタ３０及び３２における漏れを制限するために、接地することも、０．９Ｖなどのわずかに正の電位に接続することもできる。プッシュプルＲｅＲＡＭセル１６は、ＲｅＲＡＭデバイス１２及び１４のうちの１つのみが常にオンであるようにプログラムされ、従って、共通ノード２２はビット線ＢＬ  １８の電圧まで引き上げられるか、又は、共通ノード２２はビット線ＢＬ＿ｂａｒ  ２０の電圧まで引き下げられる（通常は、接地）。プッシュプルＲｅＲＡＭセル１６は、図１では、ＲｅＲＡＭデバイス１２がオンの状態で、そして、ＲｅＲＡＭデバイス１４がオフの状態で示されている。従って、共通ノード２２は、ビット線ＢＬ  １８の電圧（ＶCC）まで引き上げられており、従って、スイッチトランジスタ２４ａ及び２４ｂ（図１では、ｎチャンネルトランジスタとして示されている）をオンにする。
【００２３】
ここで、図２及び図３を参照すると、本発明のプッシュプルＲｅＲＡＭセルの例示的なレイアウトが示されている。図２は、本発明のプッシュプルＲｅＲＡＭセル回路１０の例示的なレイアウト４０の断面図である。図３は、本発明のプッシュプルＲｅＲＡＭセル回路１０の例示的なレイアウト４０の上面図である。当業者は、図２及び３に示されるレイアウトが単なる例示であり、非限定的なものであることに気付くであろう。
【００２４】
プッシュプルＲｅＲＡＭセル回路１０（図１）は、集積回路のｐ型基板又は井戸４２で形成される。ｎ＋領域４４は、ｎチャンネルプログラミングトランジスタ３０のドレインを形成し、ｎ＋領域４６は、そのソースを形成するばかりでなく、ｎチャンネルプログラミングトランジスタ３２のドレインとしての機能も果たす。ポリシリコン又は金属線４８は、ｎチャンネルプログラミングトランジスタ３０のゲートを形成する。ｎ＋領域５０は、ｎチャンネルプログラミングトランジスタ３２のソースを形成し、ポリシリコン又は金属線５２は、そのゲートを形成する。接点５４は、ｎチャンネルプログラミングトランジスタ３０及び３２のポリシリコンゲート４８及び５２を、第１の金属接続層（Ｍ１）から形成されるものとして示されているワード線３４に接続する。当業者は、本発明の他の実施形態では、ｐチャンネルトランジスタも使用できることを理解するであろう。
【００２５】
図３に示されるスイッチトランジスタは、ゲート６０によって分離されたソース領域５６及びドレイン領域５８を含む。図２の断面図は、スイッチトランジスタ２４ａ及び２４ｂのうちの１つのソース領域から部分的に取り入れられていることが述べられている。スイッチトランジスタは、ｎチャンネルデバイスでもｐチャンネルデバイスでもあり得る。
【００２６】
ＲｅＲＡＭデバイス１２は、集積回路上の金属接続層間（例えば、第１の金属層Ｍ１と第２の金属層Ｍ２との間）で形成される。図２及び３では、ＲｅＲＡＭデバイス１２は、Ｍ１金属セグメント６２とＭ２金属セグメント６４との間で形成されるものとして示されている。ＲｅＲＡＭデバイス１２は、金属セグメント６２上に形成され、接点６６を通じてＭ２金属セグメント６４に接続される。ＲｅＲＡＭデバイス１２は、接点６８を通じてビット線ＢＬ  １８に接続される。
【００２７】
共通ノード２２との接触は、接点７２を通じてＭ２セグメント６４からＭ１金属セグメント７０で行われる。接点７４は、Ｍ１金属セグメント７０をスイッチトランジスタのポリシリコンゲート６０に接続する。ＲｅＲＡＭデバイス１４は、Ｍ１金属セグメント７０と第２のビット線Ｂｌ＿ｂａｒ  ２０を形成するＭ２金属セグメントとの間で形成されるものとして示されている。接点７６は、Ｍ１  ＲｅＲＡＭデバイス１４を第２のビット線Ｂｌ＿ｂａｒ  ２０に接続する。接点７８は、Ｍ１金属セグメント７０をｎチャンネルプログラミングトランジスタ３０のドレインを形成するｎ＋領域４４に接続する。金属セグメント８０は、ワード線ＷＬＳを形成し、接点８２を通じてプログラミングトランジスタ３２のソースを形成するｎ＋領域５０に接続される。
【００２８】
プッシュプルＲｅＲＡＭセル１６は、スイッチトランジスタ２４ａ及び２４ｂをオフにするか又はオンにするために、ＲｅＲＡＭデバイス１２及び１４のうちの所望の１つをオンにすることによってプログラムされる。最初に、両方のＲｅＲＡＭデバイス１２及び１４が消去される。ＲｅＲＡＭデバイスを消去するということは、ＲｅＲＡＭデバイスが電流を流さないようにＲｅＲＡＭデバイスをオフにすることを意味する。ＲｅＲＡＭデバイス１２を消去するため、ビット線ＢＬ  １８は、高い電圧（例えば、１．８Ｖ）まで導かれ、共通ノード２２は接地まで導かれる。ＲｅＲＡＭデバイス１４へのストレスを回避するため、第２のビット線Ｂｌ＿ｂａｒ  ２０も接地まで導かれ、その結果、ＲｅＲＡＭデバイス１４の両端間に印加される電位は存在しない。ＲｅＲＡＭデバイス１４を消去するため、共通ノード２２は、高い電圧（例えば、１．８Ｖ）まで導かれ、第２のビット線Ｂｌ＿ｂａｒ  ２０は接地まで導かれる。ＲｅＲＡＭデバイス１２へのストレスを回避するため、ビット線ＢＬ  １８も高い電圧まで導かれ、その結果、ＲｅＲＡＭデバイス１２の両端間に印加される電位は存在しない。
【００２９】
両方のＲｅＲＡＭセル１２及び１４が消去された後、２つのＲｅＲＡＭデバイス１２及び１４のうちの選択されたものがプログラムされる。ＲｅＲＡＭデバイス１２をプログラムするため、ビット線ＢＬ  １８は接地まで導かれ、共通ノード２２は高い電圧（例えば、１．８Ｖ）まで導かれる。ＲｅＲＡＭデバイス１２をプログラムしている間にＲｅＲＡＭデバイス１４へのストレスを回避するため、第２のビット線Ｂｌ＿ｂａｒ  ２０も高い電圧まで導かれ、その結果、ＲｅＲＡＭデバイス１４の両端間に印加される電位は存在しない。ＲｅＲＡＭデバイス１４をプログラムするため、共通ノード２２は接地まで導かれ、第２のビット線Ｂｌ＿ｂａｒ  ２０は高い電圧まで導かれる。ＲｅＲＡＭデバイス１２へのストレスを回避するため、ビット線ＢＬ  １８も接地まで導かれ、その結果、ＲｅＲＡＭデバイス１２の両端間に印加される電位は存在しない。
【００３０】
本発明の別の態様によれば、２つの直列接続されたｎチャンネルプログラミングトランジスタ３０及び３２は、共通ノード２２とワード線ＷＬＳとの間で結合される。ｎチャンネルトランジスタ３０及び３２のゲートは、ワード線ＷＬ  ３４に共に接続される。
【００３１】
本開示は、論理が第１の電圧でスイッチし、ＲｅＲＡＭセルのプログラミング及び消去が第２の電圧で実行されるＲｅＲＡＭメモリデバイスの適用を対象とするが、当業者は、異なる動作モードにおいて２つの異なる電圧をスイッチすることが望ましい他のデバイスにも適用可能であることを理解するであろう。
【００３２】
ある特定の好ましい実施形態を参照して本発明についてかなり詳細に論じてきたが、他の実施形態も可能である。従って、添付の請求項の範囲は、この開示に含まれる好ましい実施形態の説明に制限されるべきではない。
【図１】
2018513569.tif 000003
【図２】
2018513569.tif 000004
【図３】
2018513569.tif 000005
【国際調査報告】
2018513569.tif 000006
2018513569.tif 000007