(57)【要約】  いくつかの実施形態は、接合電界効果トランジスタ（ＪＦＥＴ）と、ＪＦＥＴのゲートとして機能するように構成された浮遊拡散とを含むイメージセンサ画素を提供する。イメージセンサが、複数の画素を含むことができ、少なくとも１つの画素は、半導体基板内に形成された浮遊拡散領域と、画素に蓄積された光電荷の浮遊拡散への移動を選択的に引き起こすように構成された移送ゲートと、（ｉ）チャネル領域によって結合されたソース及びドレインと、（ｉｉ）浮遊拡散領域を含むゲートとを有するＪＦＥＴと、を含む。【選択図】図１Ａ
2018513570.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を備えたイメージセンサであって、少なくとも１つの画素が、
半導体基板内に形成された浮遊拡散領域と、
前記画素に蓄積された光電荷の前記浮遊拡散への移動を選択的に引き起こすように構成された移送ゲートと、
（ｉ）チャネル領域によって結合されたソース及びドレインと、（ｉｉ）前記浮遊拡散領域を含むゲートとを有するＪＦＥＴと、
を含むことを特徴とするイメージセンサ。
【請求項２】
前記チャネル領域は、前記基板の表面に実質的に平行な横方向に沿って前記ソースと前記ドレインとの間を導通するように構成された第１の導電型の第１のドープ領域を含み、前記浮遊拡散領域は、前記第１の導電型とは反対の第２の導電型の第２のドープ領域を含み、前記浮遊拡散の前記第２のドープ領域は、前記ソースと前記ドレインとの間の前記横方向に沿って前記第１のドープ領域に隣接して該第１のドープ領域の下方に配置される、
請求項１に記載のイメージセンサ。
【請求項３】
前記浮遊拡散及び前記チャネル領域は、前記移送ゲートの動作によって前記浮遊拡散へ選択的に移動した電荷が、前記チャネル領域を介して前記ソースと前記ドレインとの間の電流を変化させるように構成される、
請求項１又は２に記載のイメージセンサ。
【請求項４】
前記浮遊拡散及び前記チャネル領域は、前記移送ゲートの動作によって前記浮遊拡散へ選択的に移動した電荷が、前記ゲートの電位に変化を引き起こした後に前記ソースの電位に変化を引き起こすように構成される、
請求項１又は２に記載のイメージセンサ。
【請求項５】
前記浮遊拡散の容量は、少なくとも５００μＶ／ｅ−の変換利得をもたらすほど十分に小さく、前記イメージセンサは、ＱＩＳとして構成される、
請求項１又は２に記載のイメージセンサ。
【請求項６】
前記チャネルは、埋め込みチャネルとして構成される、
請求項１又は２に記載のイメージセンサ。
【請求項７】
前記イメージセンサは、裏面照射型デバイスとして構成される、
請求項１又は２に記載のイメージセンサ。
【請求項８】
前記移送ゲートは、前記浮遊拡散から離間して重ならない、
請求項１又は２に記載のイメージセンサ。
【請求項９】
前記浮遊拡散は、リセットゲートを使用せずにリセットドレインを使用してリセットされるように構成される、
請求項１又は２に記載のイメージセンサ。
【請求項１０】
前記移送ゲートは、前記浮遊拡散から離間して重ならない、
請求項９に記載のイメージセンサ。
【請求項１１】
前記画素は、前記移送ゲートの実質的に下方に配置されて、前記移送ゲートを用いて前記浮遊拡散へ選択的に移動した前記光電荷を蓄えるように構成された電荷保存／蓄積領域を有するフォトダイオードを含む、
請求項１又は２に記載のイメージセンサ。
【請求項１２】
前記画素は、共有画素として構成される、
請求項１又は２に記載のイメージセンサ。
【請求項１３】
前記チャネルは、ｐ型チャネルである、
請求項１又は２に記載のイメージセンサ。
【請求項１４】
複数の画素を備えたイメージセンサを提供する方法であって、
半導体基板内に浮遊拡散を形成するステップと、
前記画素に蓄積された光電荷の前記浮遊拡散への移動を選択的に引き起こすように構成された移送ゲートを形成するステップと、
前記半導体基板内に、（ｉ）チャネル領域によって結合されたソース及びドレインと、（ｉｉ）前記浮遊拡散領域を含むゲートとを有するＪＦＥＴを形成するステップと、
を含むことを特徴とする方法。
【請求項１５】
前記チャネル領域は、前記基板の表面に実質的に平行な横方向に沿って前記ソースと前記ドレインとの間を導通するように構成された第１の導電型の第１のドープ領域を含み、前記浮遊拡散領域は、前記第１の導電型とは反対の第２の導電型の第２のドープ領域を含み、前記浮遊拡散の前記第２のドープ領域は、前記ソースと前記ドレインとの間の前記横方向に沿って前記第１のドープ領域に隣接して該第１のドープ領域の下方に配置される、
請求項１４に記載の方法。
【請求項１６】
前記浮遊拡散及び前記チャネル領域は、前記移送ゲートの動作によって前記浮遊拡散へ選択的に移動した電荷が、前記チャネル領域を介して前記ソースと前記ドレインとの間の電流を変化させるように構成される、
請求項１４又は１５に記載の方法。
【請求項１７】
前記浮遊拡散及び前記チャネル領域は、前記移送ゲートの動作によって前記浮遊拡散へ選択的に移動した電荷が、前記ゲートの電位に変化を引き起こした後に前記ソースの電位に変化を引き起こすように構成される、
請求項１４又は１５に記載の方法。
【請求項１８】
前記浮遊拡散の容量は、少なくとも５００μＶ／ｅ−の変換利得をもたらすほど十分に小さく、前記イメージセンサは、ＱＩＳとして構成される、
請求項１４又は１５に記載の方法。
【請求項１９】
前記チャネルは、埋め込みチャネルとして構成される、
請求項１４又は１５に記載の方法。
【請求項２０】
前記移送ゲートは、前記浮遊拡散から離間して重ならない、
請求項１４又は１５に記載の方法。
【請求項２１】
前記浮遊拡散は、リセットゲートを使用せずにリセットドレインを使用してリセットされるように構成される、
請求項１４又は１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＪＦＥＴソースフォロアを有するイメージセンサ及びイメージセンサ画素に関する。
【０００２】
〔関連出願の相互参照〕
本出願は、２０１５年３月３１日に出願された米国仮特許出願第６２／１４１，２２２号の利益を主張するものであり、この文献は、引用による組み入れが許可されている、又は禁止されていない各ＰＣＴ加盟国及び加盟地域のために、その全体が引用により本明細書に組み入れられる。
【背景技術】
【０００３】
次世代イメージセンサの可能性として、量子イメージセンサ（ＱＩＳ）が提案されている。シングルビットＱＩＳでは、単一の光電子を感知する特殊なサブ回折限界サイズのバイナリ出力光素子を「ｊｏｔ」と呼ぶ。シングルビットＱＩＳ及びマルチビットＱＩＳの実装の中核を成すのは、例えば１０００μＶ／ｅ−超などの高画素内変換利得から取得できる単一電子感度（〜０．１５ｅ−ｒ．ｍ．ｓ．）である。必要な高変換利得のためには、浮遊拡散（ＦＤ）ノードの静電容量を最小化する必要がある。本発明者らのこれまでのＱＩＳ研究によれば、ＦＤノードの容量は大幅に減少したが、さらなるＦＤノード容量の低減、及び／又はＦＤノード容量を低減する付加的方法又は代替方法が依然として有利／又は望ましいと考えられる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一例として、本発明者らのこれまでのＱＩＳ研究によれば、遠位ＦＤ及びゲートレスリセットを含むポンプゲート電荷移動を組み込んだいくつかのＱＩＳ画素設計は、ＦＤの総容量が大幅に低いことにより、ＦＤ容量の残り部分が、主にＭＯＳＦＥＴソースフォロア（ＳＦ）に起因するようになる。このようなＱＩＳ設計例のための計算によれば、１０００μＶ／ｅ−の変換利得を達成するために、全ＦＤ容量を０．１６ｆＦよりも小さくする必要がある。６５ｎｍ  ＣＭＯＳプロセスでは、ＭＯＳＦＥＴ  ＳＦがＦＤ容量に約０．３ｆＦの寄与を行い、従ってこのテクノロジーノードにおいてこのような設計で１０００μＶ／ｅ−の変換利得を達成することを事実上さらに困難にしている。
【課題を解決するための手段】
【０００５】
いくつかの実施形態は、接合電界効果トランジスタ（ＪＦＥＴ）と、ＪＦＥＴのゲートとして機能するように構成された浮遊拡散とを含むイメージセンサ画素を提供する。いくつかの実施形態では、イメージセンサが複数の画素を含むことができ、少なくとも１つの画素が、半導体基板内に形成された浮遊拡散領域と、画素に蓄積された光電荷の浮遊拡散への移動を選択的に引き起こすように構成された移送ゲートと、（ｉ）チャネル領域によって結合されたソース及びドレインと、（ｉｉ）浮遊拡散領域を含むゲートとを有するＪＦＥＴと、を含む。
【０００６】
いくつかの実施形態では、チャネル領域が、基板の表面に実質的に平行な横方向に沿ってソースとドレインとの間を導通するように構成された第１の導電型の第１のドープ領域を含み、浮遊拡散領域が、第１の導電型とは反対の第２の導電型の第２のドープ領域を含み、浮遊拡散の第２のドープ領域が、ソースとドレインとの間の横方向に沿って第１のドープ領域に隣接して第１のドープ領域の下方に配置される。
【０００７】
いくつかの実施形態では、浮遊拡散及びチャネル領域を、移送ゲートの動作によって浮遊拡散へ選択的に移動した電荷が、チャネル領域を介してソースとドレインとの間の電流を変化させるように構成することができる。
【０００８】
また、いくつかの実施形態では、浮遊拡散及びチャネル領域を、移送ゲートの動作によって浮遊拡散へ選択的に移動した電荷が、ゲートの電位に変化を引き起こした後にＪＦＥＴのソースの電位に変化を引き起こすように構成することができる。
【０００９】
いくつかの実施形態では、浮遊拡散の容量が、少なくとも５００μＶ／ｅ−の変換利得をもたらすほど十分に小さく、イメージセンサがＱＩＳとして構成される。
【００１０】
いくつかの実施形態では、チャネルを埋め込みチャネルとして構成することができる。
【００１１】
本発明のいくつかの実施形態による画素は、超高変換利得を必要とするイメージセンサ（例えば、ＱＩＳ、ｑＤＩＳ、或いはその他のシングルビット又はマルチビット光電子計数センサ）での使用に適しているが、以下の開示を考慮すれば、本発明のいくつかの実施形態は、従来のＣＭＯＳイメージセンサ（例えば、民生用途、製造用途及び／又は科学用途のために現在市販されているＣＭＯＳイメージセンサ）にも適用可能であると理解されるであろう。
【００１２】
本明細書及び特許請求の範囲全体を通じ、以下の用語は、文脈で別途指示していない限り、少なくとも本明細書において明示的に関連する意味を取る。以下で特定する意味は、必ずしも用語を限定するものではなく、用語の説明例を示すものにすぎない。本明細書で使用する「ある実施形態」という表現は、同じ実施形態を示すこともあるが、必ずしもそうとは限らない。また、「ａ、ａｎ（英文不定冠詞）」及び「ｔｈｅ（英文定冠詞）」の意味は複数形の照応を含み、従って、例えば「ある実施形態」は単一の実施形態に限定されず、１又は２以上の実施形態を意味する。同様に、「１つの実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」という表現も、必ずしも同じ実施形態を意味するものではなく、単一の実施形態に限定されない。本明細書で使用する「又は（ｏｒ）」という用語は、包括的「ｏｒ」演算子であり、文脈で別途明示していない限り「及び／又は（ａｎｄ／ｏｒ）」という用語に相当する。「〜に基づく（ｂａｓｅｄ  ｏｎ）」という用語は排他的なものではなく、文脈で別途明示していない限り、記載していない付加的因子に基づくことができる。
【００１３】
また、本明細書では、電子キャリア及び正孔キャリアをそれぞれ多数キャリアとして推進するドナー型及びアクセプタ型の不純物を指定するために、「ｎ」及び「ｐ」という記号表示（例えば、「ｎ型」、「ｐ型」、「ｎ型ウェル」など）を通常の慣習的な形で使用する。「基板」という用語は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコン・オン・サファイア（ＳＯＳ）技術、ドープ半導体及び非ドープ半導体、ベースとなる半導体の基礎によって支持されたシリコンのエピタキシャル層、及びその他の半導体構造などの半導体ベースの材料として理解されたい。さらに、以下の説明において「基板」に言及する場合、前の工程段階を利用して、ベースとなる半導体構造又は基礎に領域又は接合部を形成しておくことができる。また、半導体はシリコン系である必要はなく、例えばシリコン−ゲルマニウム、ゲルマニウム又は砒化ガリウムに基づくこともできる。
【００１４】
また、本明細書で使用する「結合される（ｃｏｕｐｌｅｄ）」という用語は、文脈で別途明示していない限り、直接的に接続されること、或いは１又は２以上の中間要素を介して間接的に接続されることを意味し、文脈によっては、導電的に結合されること、容量的に結合されること及び／又は誘導的に結合されることなどの電気的に結合されることを意味し、又は含むこともできる。さらに、「導電的に結合される」とは、直流及び交流を含むことができる伝導電流を通じたエネルギー伝達を可能にする１又は２以上の中間要素を介して結合されることを意味し、「容量的に結合される」とは、直流電流ではなく変位電流を通じたエネルギー伝達を可能にする１又は２以上の誘電体媒質を介して、場合によっては１又は２以上の介在導体を介して（例えば、一連の容量成分を介して）静電的に結合されることを意味する。さらに、当業者であれば、要素は意図的に容量的に結合されることも、又は意図せずに（例えば、寄生的に）容量的に結合されることもあり、文脈によっては、容量的に結合されたとされる要素が意図的な容量結合を意味することもできると理解するであろう。また、当業者であれば、文脈によっては、「結合される」という用語が、直接的及び／又は間接的な接続を介した動作可能な結合を意味することもできると理解するであろう。例えば、導体（例えば、制御線）がトランジスタのゲートに結合されていると言う場合には、この導体がゲートに（例えば、別のトランジスタなどを介して）間接的に及び／又は直接的にのいずれで接続されているかに関わらず、導体がトランジスタの動作（例えば、「オン」状態と「オフ」状態の間におけるトランジスタの切り換え）を制御するようにゲート電位を制御できることを意味することができる。
【００１５】
層、接合部、ドープ領域又はその他の構造に関連する「上側の（ｕｐｐｅｒ）」、「頂部の（ｔｏｐ）」、「下側の（ｌｏｗｅｒ）」、「底部の（ｂｏｔｔｏｍ）」、「上にある（ｏｖｅｒｌｙｉｎｇ）」、「下にある（ｕｎｄｅｒｌｙｉｎｇ）」、「上方の（ａｂｏｖｅ）」及び「下方の（ｂｅｌｏｗ）」などの用語は、図面に示す画素の断面図を説明することに関して単に参照を容易にして説明を明確にするために、図の視点に関する相対的な空間位置を意味するものであり、好ましい又は必要な配向を示すものではないと理解されるであろう。この点に関し、このような用語が、照射されるように構成されたイメージセンサのウェハ／基板の表面に関する「前面（ｆｒｏｎｔｓｉｄｅ）」又は「裏面（ｂａｃｋｓｉｄｅ）」などの用語とは関連性がないことも理解されるであろう。例えば、見ている視点に応じて、第１のドープ領域は、たとえウェハ／基板の「裏側」の近くに配置されているとしても（また、イメージセンサを裏面照射のために構成できるとしても）、第２のドープ領域の上又は上部に存在すると言うことができる。従って、上述したように、本明細書で使用する「頂部の」、「上側の」、「底部の」、「下側の」などの用語は、異なる層を参照することに関する単なる便宜上の、参照を容易にするための慣例であり、本開示によるイメージセンサ又は画素の全体的な設計及び／又は配向に対して別様に制限を加えるものではない。
【００１６】
この点、参照を容易にするために、本明細書では、２つの層、領域又はその他の構造／要素が１又は２以上の介在層、領域（例えば、ドープ領域）、又はその他の構造／要素を含まない場合、これらを「隣接して」いると言うことができる。換言すれば、互いに空間的に（例えば、「〜の上」、「〜の上方」、「〜の上にある」、「〜の下方」、「〜の下にある」などで）参照される２つの層、領域又はその他の構造／要素は、１又は２以上の介在層、領域又はその他の構造／要素を有することができる一方で、「隣接する（ａｄｊａｃｅｎｔ）」（又は同様に「〜の直接上に（ｄｉｒｅｃｔｌｙ  ｏｎ）」、「直接〜の上にある（ｄｉｒｅｃｔｌｙ  ｏｖｅｒｌｙｉｎｇ）」などの「直接的に（ｄｉｒｅｃｔｌｙ）」）という用語の使用は、介在層、領域又はその他の構造／要素が存在しないことを意味する。
【００１７】
当業者であれば、上記の簡単な説明、及び以下の図面に関する説明は、本発明のいくつかの実施形態を図示し説明するためのものであり、本発明の範囲に含まれる全ての主題及び実施形態を代表又は包括するものではなく、本発明を制限するように、又は特徴付けるように、或いは本発明の実施形態によって達成できる利点を限定するように意図したものでもなく、いくつかの実施形態について本明細書に示す利点のうちの１つ又は２つ以上を本発明が必然的に提供することを必要とするように意図したものでもないと理解するであろう。従って、本明細書で参照する、本明細書の一部を構成する添付図面は、本発明のいくつかの実施形態を示すものであり、詳細な説明と共に本発明のいくつかの実施形態の原理を説明する役割を果たす。
【００１８】
様々な図全体を通じて同一又は同様の部分を同じ参照番号によって示す添付図面と共に以下の非限定的かつ非排他的な実施形態の説明を考慮すれば、本発明のいくつかの実施形態の態様、特徴及び利点が構造と動作の両方に関して理解され、容易に明らかになるであろう。
【図面の簡単な説明】
【００１９】
【図１Ａ】本開示のいくつかの実施形態によるイメージセンサの例示的な画素の概略的平面図である。
【図１Ｂ】本開示のいくつかの実施形態による、図１Ａの実施形態による例示的な画素の概略的直交断面図である。
【図１Ｃ】本開示のいくつかの実施形態による、図１Ａの実施形態による例示的な画素の概略的直交断面図である。
【図２Ａ】本開示のいくつかの実施形態による、画素の別の実施形態による例示的な画素の概略的直交断面図である。
【図２Ｂ】本開示のいくつかの実施形態による、画素の別の実施形態による例示的な画素の概略的直交断面図である。
【図３】本開示の例示的な実施形態による、画素構造のＴＣＡＤシミュレーションを実行することによって取得された結果を示す図である。
【図４】本開示の例示的な実施形態による、画素構造のＴＣＡＤシミュレーションを実行することによって取得された結果を示す図である。
【図５】本開示の例示的な実施形態による、画素構造のＴＣＡＤシミュレーションを実行することによって取得された結果を示す図である。
【図６】本開示の例示的な実施形態による、画素構造のＴＣＡＤシミュレーションを実行することによって取得された結果を示す図である。
【図７】本開示の例示的な実施形態による、画素構造のＴＣＡＤシミュレーションを実行することによって取得された結果を示す図である。
【図８】本開示の例示的な実施形態による、画素構造のＴＣＡＤシミュレーションを実行することによって取得された結果を示す図である。
【図９】本開示の例示的な実施形態による、画素構造のＴＣＡＤシミュレーションを実行することによって取得された結果を示す図である。
【図１０】工業用６５ｎｍ  ＣＭＯＳ  ＣＩＳプロセスを用いて本開示のいくつかの実施形態による例示的なレイアウト設計を示す図である。
【図１１】工業用６５ｎｍ  ＣＭＯＳ  ＣＩＳプロセスを用いて本開示のいくつかの実施形態による例示的なレイアウト設計を示す図である。
【図１２】本開示によるいくつかの実施形態を実装するために使用できる例示的なイメージセンサアーキテクチャのブロック図である。
【発明を実施するための形態】
【００２０】
ＪＦＥＴソースフォロアを有するイメージセンサ画素の例示的な実施形態を開示する。当業者であれば本開示を考慮して理解するように、本開示による実施形態は、ＱＩＳ（例えば、２n−１個（通常、ｎは６又は７以下の整数）の光キャリアのフルウェルキャパシティ（ＦＷＣ）を有するシングルビット又はマルチビットＱＩＳ）、及びその他のｊｏｔベースのイメージセンサの実装にとりわけ適している。
【００２１】
簡潔に言えば、いくつかの実施形態では、画素が、ＪＦＥＴソースフォロアのゲートとして構成された浮遊拡散（ＦＤ）を含む。このような実施形態では、ＦＤが、第１の導電型（例えば、ｎ型）の第１の半導体領域を含み、この第１の半導体領域は、ＪＦＥＴのチャネル領域として構成された、第１の導電型（例えば、ｐ型）とは反対の第２の導電型を有する第２の半導体領域のコンダクタンスを、画素のフォトダイオードからＦＤに移動した光電荷の量に基づいて制御するように構成される。
【００２２】
このような実施形態は、例えば（例えば、ＭＯＳＦＥＴ  ＳＦを含む画素／ｊｏｔに比べて）ＳＦ容量を低減することによってＦＤ容量を低減するのに適しており、遠位ＦＤ及び／又はゲートレスリセットを有するポンプゲート型電荷移動ゲートと共に有利に実装して、ＱＩＳの実装に適した非常に小さなＦＤ容量と、これに付随して非常に高い変換利得とを有する画素を提供することができる。
【００２３】
また、いくつかの実施形態によるＪＦＥＴ  ＳＦは、一般にＭＯＳＦＥＴ  ＳＦよりも優れたノイズ性能を有し、従って（例えば、ＱＩＳ画素の）所与の実装に必要な又は望ましい最小高変換利得を低減する。また、ＪＦＥＴ  ＳＦにおけるゲート−ソース間容量は接合容量であり、これは通常、ＭＯＳＦＥＴの酸化物容量よりもかなり小さいので、ＪＦＥＴ  ＳＦを使用する画素の全ＦＤ容量が、ＭＯＳＦＥＴ  ＳＦを使用する画素に比べて大きく減少するようになる。後述する例示的な実施形態による設計を用いたＴＣＡＤシミュレーションでは、金属線を含めない場合に２ｍＶ／ｅ−の変換利得が検出され、金属線を含めた場合に１．７ｍＶ／ｅ−の変換効率が検出された。
【００２４】
以下の様々な例示的な実施形態の説明に照らせば、本発明のいくつかの実施形態のさらなる態様、特徴及び利点がさらに理解されるであろう。
【００２５】
図１Ａは、本開示のいくつかの実施形態によるイメージセンサの例示的な画素１００の一部の概略的平面図である。図１Ｂ及び図１Ｃには、図１Ａの断面基準線ＸＸ’及びＹＹ’によって示すそれぞれの直交方向に沿った、画素の例示的な断面ドーピング概略図を示すとともに、画素の読み出しＭＯＳＦＥＴ  Ｍｒｓ（例えば、画素内の行選択トランジスタ）及び列バス３２も概略的に示す。（理解されるように、Ｍｒｓは、読み出し信号ＲＳに応答して、電流源Ｉｓによってバイアスを掛けられてさらなる画素外読み出し回路に結合された列バス３２にＪＦＥＴのソースを選択的に結合させる。）当業者であれば理解するように、図１Ａ、図１Ｂ及び図１Ｃ（同様に、図２Ａ及び図２Ｂ）には、説明を明確にするために例示的な理想化／簡略化した形で特徴を示しており、画素内に存在する又は含めることができる全ての特徴又は要素を示しているわけではなく、例えばメタライゼーション、層間絶縁膜及びビア／コンタクトなどは示していない。また、本開示を考慮すれば、この例示的な実施形態は裏面照射（ＢＳＩ）用に構成されているが、本開示による実施形態はＢＳＩ構成に限定されず、ＪＦＥＴ  ＳＦのゲートとしても機能するＦＤを用いて前面照射の実施形態を実装することもできると理解されるであろう。
【００２６】
図１Ａ〜図１Ｃに示すように、ｐ型基板１７内に形成され、ＪＦＥＴ  ＳＦのゲートとして機能する浮遊拡散を含むように構成されたｊｏｔ画素の例示的な実施形態は、（ｉ）積分期間中に画素領域で生成された光キャリア（光電子）を蓄積／保存するｎ型蓄積ウェル（ＳＷ）領域を含むフォトダイオード領域を実質的に又は完全に覆うポンプゲート型移送ゲートと、（ｉｉ）ＴＧよりも横方向に遠位に（例えば、間隔を空けて重なり合わずに）存在する、低ドープのｎ型領域（例えば、ｎ−）１８内に配置されたｎ型ドープ領域１６を含む浮遊拡散ＦＤと、（ｉｉｉ）ＦＤから横方向に変位して、ＦＤのゲートレスリセットのために構成されたｎ＋ドープ領域１１を含むリセットドレイン（ＲＤ）と、（ｉｖ）ＦＤのｎ型領域１６を覆うとともにＦＤのｎ−ドープ領域によって横方向に境界された、間に配置されたｐ型領域２０に接触するｐ＋ドープ領域１２及び１４とを含む。
【００２７】
また、（ｉ）ＴＧゲートスタックの一部（例えば、ゲート誘電体）を形成し、画素を覆って広がる（例えば、表面パッシベーションを提供する）誘電体層１９、及び（ｉｉ）蓄積ウェル（ＳＷ）領域の下方に配置された低ドープ（ｎ−）ｎ型領域２７（例えば、ＳＷ領域２５のｎ型ドーピングに比べて低濃度にドーピングすると、生成された光キャリアが蓄積ウェル（ＳＷ）領域２５に向かってドリフトするようになる）も概略的に示す。また、図示のように、誘電体１９を貫通してドレインコンタクト２４及びソースコンタクト２６を形成し、浅いトレンチ分離（ＳＴＩ）によって電気的分離を行うこともできる。
【００２８】
従って、当業者であれば本開示を考慮して理解するように、ｐ＋領域１２及び１４、ｐ型領域２０及びＦＤは、それぞれＪＦＥＴ  ＳＦのドレイン領域、ソース領域、チャネル領域及びゲート領域として構成される。そして、構成上、ＪＦＥＴチャネル領域は、ＪＦＥＴチャネルを調整／制御するように動作するＦＤ／ゲート領域を覆い、従ってＱＩＳ実装に適したコンパクトで専有面積の小さな設計を提供する。図１Ａ〜図１Ｃの実施形態などのいくつかの実施形態によるこの構成では、ソースとドレインとの間のＪＦＥＴチャネルの導通方向が、フォトダイオードの電荷蓄積ウェルからＦＤへの電荷移動の方向と概ね直交するようになる。
【００２９】
図１Ａ〜図１Ｃの例示的な実施形態によれば、ポンプゲートの構造及び動作は、（ｉ）２０１４年４月１日に出願された「ポンプゲート及び超高変換利得を有するＣＭＯＳイメージセンサ（ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  ｗｉｔｈ  Ｐｕｍｐ  Ｇａｔｅ  ａｎｄ  Ｅｘｔｒｅｍｅｌｙ  Ｈｉｇｈ  Ｃｏｎｖｅｒｓｉｏｎ  Ｇａｉｎ）」という名称の米国仮特許出願第６１／９７３，８２５号、及び（ｉｉ）「量子イメージセンサのための高変換利得を有するポンプゲートＪｏｔデバイス（Ａ  Ｐｕｍｐ−ｇａｔｅ  Ｊｏｔ  Ｄｅｖｉｃｅ  ｗｉｔｈ  Ｈｉｇｈ  Ｃｏｎｖｅｒｓｉｏｎ  Ｇａｉｎ  ｆｏｒ  ａ  Ｑｕａｎｔａ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）」、ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  ｔｈｅ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｓｏｃｉｅｔｙ、３（２）、２０１５年２月、に開示されているような低フルウェルキャパシティ垂直ポンプゲート画素に従って実装することができ、これらの各文献はその全体が引用により本明細書に組み入れられる。例えば、図１Ｃには明示していないが、このような垂直ポンプゲート画素は、例えば上述の米国仮特許出願及びＩＥＥＥ  Ｊｏｕｒｎａｌの論文に開示されるように、埋め込まれたｎ型電荷蓄積領域と横方向に隣接するｐ＋ドープされたピニング領域を含むことができる。しかしながら、本開示による様々な実施形態は、移送ゲートの実質的に下方に配置されたポンプ移送ゲートを使用することにも、フォトダイオードを使用することにも限定されず、所与の実装の設計要件を満たすのに適した（例えば、移送ゲートに対して横方向に配置された埋め込みフォトダイオードを有する構成を含む）あらゆるフォトダイオード及び移送ゲート構成を用いて実装することができると理解されるであろう。
【００３０】
ゲートレスリセットは、２０１５年３月５日に出願された「イメージセンサ画素のゲートレスリセット（Ｇａｔｅｌｅｓｓ  Ｒｅｓｅｔ  ｆｏｒ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ｐｉｘｅｌｓ）」という名称の米国仮特許出願第６２／１２８，８９３号に記載される実施形態に従って実装することができ、この文献はその全体が引用により本明細書に組み入れられる。当業者であれば理解するように、図１Ａ〜図１Ｃに示す例示的なゲートレスリセットの実施形態は、ＦＤ領域とリセットドレイン（ＲＤ）領域との間に形成されたリセットトランジスタのゲートを含まない（例えば、図示のように、ＦＤ及びＲＤの上方の表面、並びにこれらの間の表面にゲート電極スタックが配置されていない）。動作時には、ＦＤとＲＤの間のトランジスタゲート制御の（例えば、反転層電荷を含む）導電チャネルを使用せずに、導電線１８（例えば、相互接続メタライゼーション）を介してＲＤに電圧パルスを選択的に付与してＦＤ領域からＲＤ領域への電荷移動を制御することによってＦＤの電位がリセットされる。いくつかの実施形態では、ＲＤが、領域１１に隣接してＦＤの方向に横向きに配置された、（例えば、領域１１のｎ＋ドーピングに比べて）それほど高ドープされていないｎ型領域を含むこともできる。しかしながら、本開示による様々な実施形態は、ＦＤのゲートレスリセットを使用することに限定されず、例えば、様々な実施形態では、場合によっては（例えば、ＦＤ領域に重ならない）ポンプゲートとして実装されるリセットゲートトランジスタを使用することもできると理解されるであろう。
【００３１】
上述した図１Ａ〜図１Ｃの例示的な実施形態の説明によれば、ＪＦＥＴソースフォロア内では、ソース及びドレインがｐ＋ドーピングのウェル１２及び１４上に形成され、ｎ−ドープのウェルによって取り囲まれたｐ型チャネル２０によって接続される。具体的には、図１Ｂに示すように、ｐ型チャネル２０の下方にｎ型ドープ領域１６が存在し、浮遊拡散（ＦＤ）の電荷蓄積ノード及びＪＦＥＴのゲートとしての機能を果たす。
【００３２】
簡潔に言えば、この例示的な実施形態の動作時には、光子生成電子が、領域２５のＳＷポテンシャル井戸内に収集／蓄積され、移送ゲートＴＧの選択的動作による電荷移動動作時に選択的にＦＤに移動する。移動したＦＤ内の電子はｎ型領域１６内に蓄積し、従って領域１６及びｎ−ウェル１８の電位が変化する。領域１６の電位は、上にあるｐ型チャネル内の空乏領域、ひいては抵抗率を変化させ、従ってｐ型チャネルの抵抗率は、ＦＤの領域１６に移動した電荷に従って変化する。また、読み出し中にはＪＦＥＴソースフォロアのソースが選択的に電流源（例えば、Ｉｓ）に接続されるので、ＪＦＥＴソースの電圧が変化してｎ−ウェルの電位に従うようになる。従って、ソースノードの電圧変化を測定することによって（列バス３２に接続されたオフ画素読み出し回路（図示せず）を用いて）光子生成電子を検出することができる。当業者であれば理解するように、図１Ａ〜図１Ｃの例示的な画素の動作は、適切な読み出し制御信号タイミング及びオフ画素配列読み出し回路を設けることによって相関二重サンプリングを採用することができる。
【００３３】
当業者であれば本開示を考慮して理解するように、また図１Ａ〜図１Ｃの実施形態によれば、ＪＦＥＴソースフォロアの性能を向上させるには、ＪＦＥＴソース領域をｎ−ドーピングのウェルによって取り囲むことにより、ソースからドレインへの電流がｐ型チャネル２０を通る流れに制限されるようにすべきである。ソースとドレインとの間に電流漏れ経路が存在すると、ソースフォロアの利得が減少する。ＦＤ電荷蓄積領域及びＪＦＥＴのゲートとして機能するｎ型ドーピングのウェル１６は、移動した電子がｎ領域１６のみに蓄積するように、近傍のｎ−ドーピングのウェル１８よりも高濃度にドープすべきである。ｎ−ウェルの他の場所に蓄積したあらゆる電子は、ｐチャネル（２０）の抵抗率を変化させるのに有効ではない。裏面照射型（ＢＳＩ）イメージセンサでは、ＪＦＥＴのドレインが、基板コンタクトとして機能することもできる。従って、バルクとの良好な接続を確保するために、ドレイン領域１２の下方に深いｐウェル２２を形成することができる。いくつかの実施形態では、基板１７が、（図１Ａ〜図１Ｃの例示的なＢＳＩの実施形態には示していない）裏面コンタクトに備えるように裏面に形成されたｐ＋領域を含むことができる。
【００３４】
ＪＦＥＴソースフォロアは、Ｓｉ−ＳｉＯ2界面トラップを有するＭＯＳＦＥＴソースフォロアに比べて良好なノイズ性能を有するが、電位変化に対するｐチャネルの感度が極めて高いので、依然として表面の界面トラップが不要な読み出しノイズを生じることもある。従って、いくつかの実施形態は、ノイズ性能をさらに改善するように埋め込みチャネル型ソースフォロアを用いて実装することができる。例えば、図２Ａ及び図２Ｂは、図１Ａ〜図１Ｃの例示的な実施形態と同様の、ただし埋め込みｐ型チャネル３０を形成してｎ−ドーピングのウェル１８によって取り囲んだ例示的な実施形態の概略的直交断面図である。図示のように、ＦＤの電荷蓄積領域及びＪＦＥＴのゲートとして機能するＦＤのｎ型領域１６は、チャネル３０の下方に配置されている。
【００３５】
いくつかの実施形態の態様を単にさらに説明するための非限定的な例として、ポンプゲートＴＧと、ゲートレスリセットと、ＪＦＥＴソースフォロアとを含む図１Ａ〜図１Ｃの例示的な実施形態と同様のｊｏｔデバイスをＳｙｎｏｐｓｙｓ  ＴＣＡＤにおいてシミュレートした。この例では、フォトダイオードＳＷが３５０ｅ−のフルウェルキャパシティを有し、２μＡの電流源によってＪＦＥＴにバイアスを掛けた。この例示的なシミュレーションの結果について、図３〜図８を参照しながらさらに説明する。
【００３６】
図３に、デバイスのリセット段階の電位プロファイルを示す。この例では、リセットドレインのバイアス電圧が、５Ｖ〜２．３Ｖの間で変化する。バイアス電圧が高い時には、フリンジング効果に基づいてＦＤ内の電子がＲＤに移動し、ＦＤの電位が２．８Ｖに上昇する。リセット後には、ＲＤのバイアス電圧が２．３Ｖに保たれてＦＤとＲＤの間の電位障壁を維持し、電荷漏れを防ぐようになる。
【００３７】
図４に、電荷移動段階（ＳＷからＦＤへ）の電位プロファイルを示す。この例では、電荷移動中にＴＧに２，５Ｖのバイアスが掛かり、米国仮特許出願第６１／９７３，８２５号にさらに詳細に記載されているように、ＳＷからｐ型ウェル領域ＰＷへの単調な電位上昇が存在し、この電荷が一時的にＰＷ領域に移動する。ＴＧのバイアス電圧が−０．５Ｖの低電圧に戻り、ＰＷの電位が仮想障壁（ＶＢ）領域の電位よりも低くなると、電子が仮想電位障壁を越えてＦＤに流れて２段階電荷移動が完了する。
【００３８】
移動した電子はＦＤに蓄積されて、ＪＦＥＴソースフォロアのゲート電位を変化させる。このＴＣＡＤシミュレーションでは、電荷移動後にＦＤの電位が変化し、これによってｐチャネル内の空乏領域幅が変化することを示すＪＦＥＴソースフォロアの電位プロファイルも実証された。
【００３９】
図５に示す過渡シミュレーション結果では、電荷集積中にＳＷに２８０個の電子が蓄積されていることが分かる。電荷移動後にはＳＷが完全に空乏化し、２８０個の電子はＦＤに移動する。図６では、電荷移動後のＦＤ電位の変化が８５０ｍＶであり、これによって５６０ｍＶの出力電圧変化が生じていることが分かる。ソースフォロアの利得は０．６５であり、電荷−電圧変換利得は２ｍＶ／ｅ−である。
【００４０】
ＪＦＥＴソースフォロアの線形性についても試験した。図７に示すように、リセット後にはＦＤ内の電子数が３３５個に達し、７６０個で飽和する。ＦＤ及びソースフォロアの出力は、電子数が約６８８個未満の場合に、蓄積された電子に比例する線形応答を有する。
【００４１】
このシミュレーション例では、２μＡの列バイアス電流を使用し、この設計では、バイアス電流を１００ｎＡから５μＡまで変更することができる。バイアス電流は、ＦＤ及びｐチャネルのドーズ量を変化させることによってさらに増加させることができる。ＪＦＥＴ  ＳＦの電流駆動能力は、チャネルの抵抗率によって決まり、電流の大きさは、ゲート−ソース間の漏れ電流を回避するように、ソース電圧をＦＤの電位よりも低く保つのに適したものとすべきである。図８に示すように、シミュレーションでは、５０μＡの電流駆動能力をもたらすＪＦＥＴ  ＳＦの別の変形例も実証される。
【００４２】
図９Ａ、図９Ｂ及び図９Ｃに、本開示の例示的な実施形態による画素について行ったさらに別のＴＣＡＤシミュレーションの結果を示す。具体的には、図９Ａには、付与したＴＧ信号及びＲＤ信号を示し、図９Ｂには、ＳＷに蓄えられた（ＦＤに移動する）対応する電荷を示し、図９Ｃには、対応するＦＤ電圧及びソースフォロアのソース電圧（ＳＦ  ＳＲＣ）と、電荷移動前後に測定したＦＤ及びＳＦ  ＳＲＣの電圧値とを示す。
【００４３】
いくつかの実施形態によれば、電圧変調モードの代わりに電流変調を用いてＪＦＥＴを読み出すこともできる。この場合、ＦＤ（ＪＦＥＴのゲート）電位の変化は、当業者であればよく理解している読み出し回路によって検出される出力電流の変化を引き起こす。例えば、全体が引用によって本明細書に組み入れられる、「電流モード型アクティブ画素センサのためのオンフォーカルプレーン信号処理（Ｏｎ−Ｆｏｃａｌ−Ｐｌａｎｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  Ｃｕｒｒｅｎｔ−Ｍｏｄｅ  Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒｓ）」、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  Ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、１９９７年１０月、第４４巻、第１０号、ｐｐ．１７４７−１７５８、を参照されたい。
【００４４】
図１０及び図１１に、工業用６５ｎｍ  ＣＭＯＳ  ＣＩＳプロセスに基づくいくつかの実施形態による２つの考えられるレイアウト設計を示す。このデバイスの製造では、基準工程のマスク総数が増加することはない。第１のレイアウトは、図１０に示すように１．３μｍのピッチを有する。このレイアウトでは、１つの行内の２つの隣接するｊｏｔが１つのリセットドレインを共有し、これがサイズの縮小に役立つ。第２のレイアウト設計は、図１１に示すように１μｍのピッチを有する。このレイアウトは、双方向共有読み出しとして構成され、この場合、１つの行内の４つのｊｏｔが１つのリセットドレインを共有する。しかしながら、所与のテクノロジーノード及びプロセスについて無数のレイアウト変形例が可能であると理解されるであろう。
【００４５】
図１２は、図１Ａ〜図１Ｃ及び図２Ａ〜図２Ｂに関連して上述した開示によるＪＦＥＴ  ＳＦのゲートとして機能するＦＤを使用する画素を含む実施形態などの、本開示による実施形態を実装するために使用できる例示的なＣＭＯＳイメージセンサ４０のアーキテクチャのブロック図である。周知のように、画素アレイ４２は、典型的にはＭ×Ｎの配列で配置された多くの画素を含むが、図示のＣＭＯＳイメージセンサ４０は、画素６４の３×３の配列を含む単純化した画素アレイ４２を含み、画素アレイ４２は、説明を容易にするために上述の実施形態のいずれかによる画素回路であるが、本開示によるＪＦＥＴのゲートとして機能するＦＤを含むＪＦＥＴ  ＳＦを実装するように構成された様々な画素回路タイプのいずれかとすることもできる。また、例えばいくつかの実施形態では、画素を（例えば、ＦＤ及びＲＤと、場合によってはさらなる読み出し回路とを共有する）共有画素とすることもでき、画素内ビニングのためにさらに構成することもできる。
【００４６】
行アドレス指定及び行ドライバ回路４４は、ライン５１上に移送ゲート（ＴＧ）制御信号を生成し、ライン５５上に行選択（ＲＳ）信号を生成し、ライン５２上にリセットドレイン（ＲＤ）制御信号を生成する。列読み出し回路４６は、画素アレイ４２から読み出した出力値をサンプリングしてデジタル化するアナログ−デジタル回路４３を含む。とりわけ、回路４３は、列の並列読み出しを実行するように構成された複数のＡ／Ｄ変換器を含むように実装することができる。いくつかの実施形態では、回路４３を、各列バス３２に関連する読み出し回路がそれぞれのアナログ−デジタル変換器（ＡＤＣ）を有するように構成することができるが、実施形態によっては、複数対の列がＡＤＣを共有することもできる。
【００４７】
タイミング及び制御回路４８は、行アドレス指定及び行ドライバ回路４４と列読み出し回路４３の両方を制御する。例えば、タイミング及び制御回路は、適切な行を読み出しのために選択するように行アドレス指定及び行ドライバ回路４４を制御し、例えばローリングシャッタ式の読み出し又はグローバルシャッタ式の読み出しに応じてタイミング制御信号を供給することができる。図１２に示すように、タイミング及び制御回路４８は、ホスト（例えば、イメージセンサを含むシステムに関連するプロセッサ）と通信可能に相互連結することができ、これによって、例えば一部の実装では、様々な制御情報を指定することができる。
【００４８】
概略的に示すように、回路４３は、列バス３２上の信号をサンプリングしてデジタル化し、ＡＤＣによって提供されたデジタル化された画素値をラインバッファ４５に供給し、このラインバッファ４５を用いて、回路４３からのデジタル信号を画像プロセッサ４７が使用できるように一時的に記憶することができる。一般に、あらゆる数のラインバッファ４５を含めることができ、例えば各ラインバッファは、画素アレイ４２内の所与の画素の行の各画素から読み取ることができる電荷信号を表すデジタル信号を記憶することができる。画像プロセッサ４７を用いて、ラインバッファ４５に保持されたデジタル信号を処理して出力画像データを生成し、これをイメージセンサ４０の外部デバイスに提供することができる。
【００４９】
理解できるように、本開示のいくつかの実施形態によるＦＤと、ＪＦＥＴのゲートとして機能するＦＤを含むＪＦＥＴ  ＳＤとを有する画素を具体化できるイメージセンサアーキテクチャには、多くの別の実装が考えられる。一例として、回路４６を、画素アレイの上部及び下部に設けられた２つの部分に分割することもできると理解されるであろう。
【００５０】
上記の内容を考慮すれば、開示した画素のいくつかの実施形態は、共有画素、すなわち少なくとも浮遊拡散とリセットドレイン／拡散とを共有する（また、例えばソースフォロワなどを共有することもできる）共有画素アーキテクチャに適していると理解されるであろう。（当業者には周知のように、このような共有アーキテクチャは、画素内電荷領域ビニングに使用することができる。）一例として、いくつかの実施形態では、（例えば、場合によっては共有画素単位当たり７つのトランジスタを含む）４方向共有画素構造／単位を使用することによって、各画素（例えば、ＱＩＳの各ｊｏｔ）のサイズをさらに縮小することもできる。また、このようないくつかの共有画素の実施形態では、共通のＦＤを共有する４つのｊｏｔを単一のカラーフィルタ及びマイクロレンズで覆うことによって、ｊｏｔ間のクロストークの影響を緩和することができる。さらに、このようないくつかの実施形態では、４つのｊｏｔを含む（また、例えば単一のカラーフィルタ及びマイクロレンズを有する）各共有画素単位を、４つのｊｏｔの組の周囲の単一のディープトレンチアイソレーション（ＤＴＩ）によって分離することもできる。すなわち、ＦＤを共有する４つのｊｏｔは、ＤＴＩによって互いに分離されるのではなく、むしろＤＴＩによって他の共有画素単位（すなわち、ＦＤを共有する他の４つのｊｏｔの単位）からまとめて分離される。このようなＤＴＩは、それぞれのカラーフィルタに関連する共有画素単位間のクロストークをさらに低減する。これに応じて、共有画素単位の他の構成（例えば、共通ＦＤを共有する異なる数のｊｏｔ）を実装することもできると理解されるであろう。
【００５１】
また、本発明の様々な実施形態によるイメージセンサ画素のＪＦＥＴ  ＳＦのゲートとして機能するＦＤは、裏面照射型（ＢＳＩ）イメージセンサ又は前面照射型イメージセンサに実装することもできると理解されるであろう。換言すれば、本開示の実施形態は、裏面照射型イメージセンサ及び前面照射型イメージセンサの一方のみに排他的に限定されるものではない。
【００５２】
さらに、例えば、本発明のいくつかの実施形態による画素は、超高変換利得を必要とするイメージセンサ（例えば、ＱＩＳ、ｑＤＩＳ、或いはその他のシングルビット又はマルチビット光電子計数センサ）での使用に適しているが、以下の開示を考慮すれば、本発明の１又は２以上の特徴及び／又は実施形態は、従来のＣＭＯＳイメージセンサ（例えば、民生用途、製造用途及び／又は科学用途のために現在市販されているＣＭＯＳイメージセンサ）にも適用可能であると理解されるであろう。同様に、例えば、本開示によるＪＦＥＴのゲートとして構成されたＦＤは、画素がＱＩＳ型画素であるかどうかに関わらず、ポンプゲート及び遠位ＦＤと併用されることにも、必ずしもゲートレスリセットと併用されることにも限定されるものではないと理解されるであろう。
【００５３】
本発明の様々な実施形態は、カラーフィルタアレイ及びマイクロレンズを含む構成で使用することができ、この場合、最新のイメージセンサでよく見られる浅い又は深いトレンチ技術を用いて個々の光素子を分離することができる。さらに、光検出器アレイと同じチップ上に、量子イメージセンサに関連するさらなる信号処理を組み込むこともできる。この画像信号処理は、最新の積層型ＣＭＯＳイメージセンサアレイと同様にスタック層に組み込むことができ、この場合、スタック層間の相互接続を用いて、スタック内の１つのチップが光検出素子デバイスのために最適化され、別のチップが混合信号回路のために最適化される。
【００５４】
いくつかの特定の例示的な実施形態に関して本発明を図示し説明したが、これらの実施形態は、本発明のいくつかの実施形態の原理の一部を示すものにすぎず、排他的であることや、或いは実施形態を限定することを意図するものではない。従って、上記の本発明の例示的な実施形態についての説明、並びにその様々な例示的な修正及び特徴は多くの特殊性をもたらすが、これらの実施可能な詳細を、本発明の範囲を限定するものとして解釈すべきではなく、当業者であれば、本発明は、この範囲から逸脱することなく、また付随する利点を損なうことなく、多くの修正、適合、変形、省略、追加及び同等の実装が可能であると容易に理解するであろう。例えば、本開示において説明した方法又は工程のステップ又は段階に対しては、工程自体に必要な又は内在する範囲を除き、図面を含めて特定の順序を暗示していない。多くの場合、工程段階の順序は変更することができ、説明した方法の目的、効果又は趣旨を変更することなく、様々な例示的な段階の組み合わせ、変更又は省略を行うことができる。同様に、要素の構造及び／又は機能を単一の要素に組み合わせることも、或いは２又は３以上の要素に分割することもできる。さらに、用語及び表現については、限定的用語ではなく説明的用語として使用した。これらの用語又は表現を、図示し説明した特徴又はその一部のいずれかの同等物を排除するために使用する意図はない。また、本発明は、必ずしも本明細書で説明した、又は本開示に照らして理解される、及び／又はそのいくつかの実施形態において実現できる利点のうちの１つ又は２つ以上をもたらすことなく実施することもできる。従って、本明細書では、及び／又は本開示に対する優先権を主張する、本開示に基づく、及び／又は本開示に対応するあらゆる特許出願では、本開示に基づく特許請求の範囲を提示することができるので、本発明は、開示した実施形態に限定されるものではなく、このような特許請求の範囲に従って定められるべきものである。
【符号の説明】
【００５５】
１００  画素
１１  ｎ＋ドープ領域
１２  ｐ＋ドープ領域
１４  ｐ＋ドープ領域
１８  ｎ型領域
２０  ｐ型領域
【図１Ａ】
2018513570.tif 000003
【図１Ｂ】
2018513570.tif 000004
【図１Ｃ】
2018513570.tif 000005
【図２Ａ】
2018513570.tif 000006
【図２Ｂ】
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【図３】
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【図４】
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【図５】
2018513570.tif 000010
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2018513570.tif 000016
【図１２】
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【国際調査報告】
2018513570.tif 000018