【事件の表示】
　平成　９年特許願第３３００３８号「メモリ・セル」拒絶査定不服審判事件〔平成１０年　７月２１日出願公開、特開平１０−１８８５７０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯
　本願は、平成９年１２月１日（パリ条約による優先権主張１９９６年１２月１７日、米国）の出願であって、平成１４年４月１６日付で拒絶査定がなされ、これに対し、同年６月１４日に拒絶査定に対する審判請求が成されるとともに、同日付で手続補正がなされたものである。
　
２．平成１４年６月１４日付の手続補正（以下「本件補正」という。）についての補正却下の決定
［補正却下の決定の結論］平成１４年６月１４日付の手続補正を却下する。
［理由］本件補正により、特許請求の範囲の請求項５は、
「【請求項５】
　それぞれが高基準電位および低基準電位間に直列接続される相補型の２つのトランジスタから成る２つのインバータを交差結合してフリップ・フロップ回路を構成し、前記２つの一方のインバータの出力ノードをパス・ゲートを介してビット線に接続して成るメモリ・セルを行列に配置して成る記憶アレイにおいて、
　ワードまたはバイトを構成する１行（または列）またはそのセグメント行（または列）に属する全ての前記メモリ・セルのグループの各前記出力ノードに接続の各前記トランジスタの低基準電位側をすべて共通接続しこの共通接続と前記低基準電位との間に、メモリ・セルへのワードまたはバイトの同時書込み動作時に該ワードまたはバイトの行（または列）書込み信号に応答して低インピーダンス状態から高インピーダンス状態へスイッチする前記メモリ・セル・グループに共通のインピーダンス制御回路を設けて成る、
　ことを特徴とする記憶アレイ。」
と補正された。
　上記補正は、請求項５に記載した発明を特定するために必要な事項である「インピーダンス制御回路」において、メモリ・セルに「グループ」との限定を付加し、書き込み動作時について「ワードまたはバイトの同時」との限定を付加し、スイッチするについて「該ワードまたはバイトの行（または列）書き込み信号に応答して」との限定を付加し、共通について「前記メモリ・セル・グループに」との限定を付加するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項５に記載された発明（以下「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
（１）引用例
　原査定の拒絶理由に引用された特開昭５７−２０９９２号公報（昭和５７年２月３日公開、以下「引用例」という。）には、次のことが記載されている。
（ａ）ＰチャネルＭＩＳトランジスタ及びＮチャネルＭＩＳトランジスタよりなる第１及び第２のＣ・ＭＩＳインバータの一方の入力を他方の出力にそれぞれクロス接続してなるフリップフロップに、該第１のＣ・ＭＩＳインバータの出力よりトランスファーゲートを介して情報の書き込み及び読み出しを行なうメモリセルを有する記憶装置において、前記第１のＣ・ＭＩＳインバータの低電源側のＭＩＳトランジスタと低電源との間に、情報の書き込み時にインピーダンスが大きくなるインピーダンス制御回路を設けてなることを特徴とする記憶装置（特許請求の範囲の請求項１）。
（ｂ）本発明は５トランジスタ・セルからなるメモリセルを用いたスタティック型のＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関するものである（第１頁右欄第１０行ないし第１２行）。
（ｃ）第２図は本発明の一実施例で、ＭＯＳトランジスタＱ１、Ｑ３よりなる第１のＣ・ＭＯＳインバータの低電源側のＭＯＳトランジスタＱ１と低電源（本実施例では接地されている）との間にインピーダンス制御回路ＩＭＣを設けたメモリセルの回路図である。図中の記号等は従来例の第１図と対応している。本実施例のインピーダンス制御回路ＩＭＣはＱ１と接地点との間に直列接続したＭＯＳトランジスタＴｒよりなり、制御信号ＷＥをＴｒのゲートに入力することにより、メモリセルＭＣへの情報の書き込み時にＴｒのコンダクタンスｇｍが小さくなるように、つまり端子１と接地点との間のインピーダンスが大きくなるようにしている。以下本実施例の読み出し及び書き込み動作を説明する。インピーダンス制御回路ＩＭＣは、情報の読み出し時及び記憶を保持している時は、制御信号ＷＥによりＴｒのｇｍを大にして、そのインピーダンスを小にし、情報の書き込み時だけのみ、制御信号ＷＥによりＴｒのｇｍを小にしてそのインピーダンスを大に、あるいはＴｒをカットオフしてそのインピーダンスを無限大にするようにする（第３頁右上欄第７行ないし左下欄第８行、第２図）。
　
（２）対比
　本願補正発明と引用例に記載された発明（以下「引用発明」という。）とを対比すると次のことが認められる。
（イ）本願補正発明は、メモリ・セルを行列に配置してなる記憶アレイを対象とするものであるところ、引用発明も、引用例の前記記載（ａ）、（ｂ）によれば、本願補正発明と同様に、メモリ・セルを行列に配置してなる記憶アレイを対象としていることは明らかである。
（ロ）引用例の前記記載（ａ）によれば、引用発明は、ＰチャネルＭＩＳトランジスタ及びＮチャネルＭＩＳトランジスタよりなる第１及び第２のＣ・ＭＩＳインバータの一方の入力を他方の出力にそれぞれクロス接続してなるフリップフロップに、該第１のＣ・ＭＩＳインバータの出力よりトランスファーゲートを介して情報の書込み及び読み出しを行なうメモリセルを有する記憶装置であることから、本願補正発明と同様に、それぞれが高基準電位および低基準電位間に直列接続される相補型の２つのトランジスタから成る２つのインバータを交差結合してフリップ・フロップ回路を構成し、前記２つの一方のインバータの出力ノードをパス・ゲートを介してビット線に接続して成るメモリ・セルを配置して成る記憶アレイといえる。
（ハ）本願補正発明では、ワードまたはバイトを構成する１行（または列）またはそのセグメント行（または列）に属する全てのメモリ・セルのグループの各出力ノードに接続の各トランジスタの低基準電位側をすべて共通接続しこの共通接続と低基準電位との間に、メモリ・セルへのワードまたはバイトの同時書込み動作時に該ワードまたはバイトの行（または列）書込み信号に応答して低インピーダンス状態から高インピーダンス状態へスイッチする前記メモリ・セル・グループに共通のインピーダンス制御回路を設けているところ、引用発明では、引用例の前記記載（ｃ）によれば、ＭＯＳトランジスタＱ１、Ｑ３よりなる第１のＣ・ＭＯＳインバータの低電源側のＭＯＳトランジスタＱ１と低電源との間にインピーダンス制御回路ＩＭＣ（Ｑ１と接地点との間に直列接続したＭＯＳトランジスタＴｒ）を設け、制御信号ＷＥをＴｒのゲートに入力することにより、メモリセルＭＣへの情報の書込み時にＴｒのコンダクタンスｇｍを小にしてそのインピーダンスを大に、あるいはＴｒをカットオフしてそのインピーダンスを無限大にしていることから、本願補正発明と引用発明はいずれも、メモリ・セルの出力ノードに接続のトランジスタの低基準電位側と低基準電位との間に、メモリ・セルへの書込み動作時に書込み信号に応答して低インピーダンス状態から高インピーダンス状態へスイッチするメモリ・セルのインピーダンス制御回路を設けているといえることは明らかであり、この点で共通するものである。
（ニ）もっとも、本願補正発明では、上記インピーダンス制御回路を「ワードまたはバイトを構成する１行（または列）またはそのセグメント行（または列）に属する全てのメモリ・セルのグループの各出力ノードに接続の各トランジスタの低基準電位側をすべて共通接続しこの共通接続と低基準電位との間に」設け、「メモリ・セルへのワードまたはバイトの同時書込み動作時に該ワードまたはバイトの行（または列）書込み信号に応答して」スイッチするメモリ・セル・グループに共通のものとしているのに対し、引用発明では、上記インピーダンス制御回路をワードまたはバイトを構成する１行（または列）またはそのセグメント行（または列）に属する全てのメモリ・セルのグループに共通のものとしていない。
　
　以上の対比結果によれば、本願補正発明と引用発明とは、
「それぞれが高基準電位および低基準電位間に直列接続される相補型の２つのトランジスタから成る２つのインバータを交差結合してフリップ・フロップ回路を構成し、前記２つの一方のインバータの出力ノードをパス・ゲートを介してビット線に接続して成るメモリ・セルを行列に配置して成る記憶アレイにおいて、
　前記メモリ・セルの前記出力ノードに接続の前記トランジスタの低基準電位側と前記低基準電位との間に、メモリ・セルへの書込み動作時に書込み信号に応答して低インピーダンス状態から高インピーダンス状態へスイッチする前記メモリ・セルのインピーダンス制御回路を設けて成る、
　ことを特徴とする記憶アレイ」である点で一致し、次の点で相違しているものと認められる。
　
　相違点
　上記インピーダンス制御回路を、本願補正発明では、「ワードまたはバイトを構成する１行（または列）またはそのセグメント行（または列）に属する全てのメモリ・セルのグループの各出力ノードに接続の各トランジスタの低基準電位側をすべて共通接続しこの共通接続と低基準電位との間に」設け、「メモリ・セルへのワードまたはバイトの同時書込み動作時に該ワードまたはバイトの行（または列）書込み信号に応答して」スイッチするメモリ・セル・グループに共通のものとしているのに対し、引用発明では、メモリ・セル毎に設け、メモリ・セルへの書込み動作時に書込み信号に応答してスイッチしている点。
　
（３）判断
　そこで以下、上記相違点について検討すると、引用発明では、上記のとおり、インピーダンス制御回路をメモリ・セルに設け、メモリ・セルへの書込み動作時に書込み信号に応答してスイッチしているところ、本願補正発明や引用発明が対象とするメモリ・セルを行列に配置して成る記憶アレイ（スタティック型のＲＡＭ）で、同時に書込むビット数を複数としてバイト単位で書き込むことは慣用技術であり、また、このような記憶アレイにおいて、高集積化、低消費電力化は当業者が常に希求することであることからすると、引用発明において、データをバイト単位で同時に書込むようにし、前記インピーダンス制御回路を前記バイトを構成する全てのメモリセルグループに共通のものとすること、すなわち、インピーダンス制御回路を、バイトを構成する１行（または列）またはそのセグメント行（または列）に属する全てのメモリ・セルのグループの各出力ノードに接続の各トランジスタの低基準電位側をすべて共通接続しこの共通接続と低基準電位との間に設け、メモリ・セルへのバイトの同時書込み動作時に該バイトの行（または列）書込み信号に応答してスイッチするメモリ・セル・グループに共通のものとすることは、当業者が格別の困難性なくなし得たことと認められる。したがって、本願補正発明が上記相違点において格別のものであるとすることはできない。
　また、本願補正発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
　したがって、本願補正発明は、引用例に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（４）むすび
　以上のとおり、本件補正は、平成１５年改正前特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成１４年６月１４日付の手続補正は上記のとおり却下されたので、本願の請求項１ないし８に係る発明は、平成１４年３月１３日付けの手続補正書で補正された明細書の特許請求の範囲の請求項１ないし８に記載されたとおりのものであるところ、請求項５に係る発明（以下「本願発明」という。）は次のとおりのものである。
「【請求項５】
　それぞれが高基準電位および低基準電位間に直列接続される相補型の２つのトランジスタから成る２つのインバータを交差結合してフリップ・フロップ回路を構成し、前記２つの一方のインバータの出力ノードをパス・ゲートを介してビット線に接続して成るメモリ・セルを行列に配置して成る記憶アレイにおいて、
　ワードまたはバイトを構成する１行（または列）またはそのセグメント行（または列）に属する全ての前記メモリ・セルの各前記出力ノードに接続の各前記トランジスタの低基準電位側をすべて共通接続しこの共通接続と前記低基準電位との間に、メモリ・セルへの書込み動作時に低インピーダンス状態から高インピーダンス状態へスイッチする共通のインピーダンス制御回路を設けて成る、
　ことを特徴とする記憶アレイ。」
　
（１）引用例
　原査定の拒絶の理由に引用された引用例及びその記載事項は、前記「２．（１）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２．で検討した本願補正発明から「インピーダンス制御回路」において、メモリ・セルの限定事項である「グループの」との構成、書き込み動作時についての限定事項である「ワードまたはバイトの同時」との構成、スイッチするについての限定事項である「該ワードまたはバイトの行（または列）書き込み信号に応答して」との構成、及び共通についての限定事項である「前記メモリ・セル・グループに」との構成を省いたものである。
　そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「２．（３）」に記載したとおり、引用例に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願の請求項５に係る発明は、引用例に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願の他の請求項について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。