【事件の表示】
　平成１０年特許願第１４２４１８号「液晶表示装置」拒絶査定不服審判事件〔平成１１年　６月１８日出願公開、特開平１１−１６１２４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本件は、平成１０年５月２５日（優先権主張平成９年９月２６日）にされた特許出願（平成１０年特許願第１４２４１８号。以下「本件出願」という。）につき、拒絶査定が平成１５年６月２日付けでされ、同月１０日に発送されたところ、拒絶査定に対する審判が同年７月１０日に請求されるとともに同月２４日付けで手続補正書が提出されたものである。
　　
第２　平成１５年７月２４日付けの手続補正についての補正却下の決定
　１　補正却下の決定の結論
　平成１５年７月２４日付けの手続補正を却下する。
　　
　２　補正却下の決定の理由
　（１）平成１５年７月２４日付けの手続補正書による手続補正（以下「本件補正」という。）の内容
　　本件補正は、本件出願明細書の特許請求の範囲の請求項１を以下のとおり補正することを含むものである。
　　ア　本件補正前の特許請求の範囲の請求項１
「【請求項１】少なくともゲートバスラインと、ソースバスラインと、それらの交差点の近傍にスイッチィング素子がマトリクス状に配設されたスイッチィング素子アレイと、該スイッチィング素子に接続される画素電極と、該スイッチィング素子を動作させるためのソースドライバ及びゲートドライバとを備えた第１の基板及び対向電極が形成された第２の基板を備え、該第１及び第２の基板間に液晶材料を挟持してなる液晶表示装置において、
　前記ゲートドライバは、隣接する２本のゲートバスラインに同時に走査信号を印加して２本同時走査を行うものであって、前記ソースドライバは、隣接するそれぞれのソースバスラインに互いに逆極性の映像信号を印加し、該映像信号の極性を垂直走査期間毎に反転するものであり、
　かつ、前記ゲートドライバは、スタートパルスをクロック信号に同期して１段につき半パルスずつ順次シフトさせるシフトレジスタと、該シフトレジスタの各段の出力信号とこれらに隣り合う段の出力信号とを対にして入力信号とする第１の論理ゲート回路と、該第１の論理ゲート回路の各出力信号と４つの制御信号とを入力信号とする、２本同時走査のための走査信号の発生に寄与するマルチプレクサとを有することを特徴とする液晶表示装置。」
　　イ　本件補正後の特許請求の範囲の請求項１
「【請求項１】少なくともゲートバスラインと、ソースバスラインと、それらの交差点の近傍にスイッチィング素子がマトリクス状に配設されたスイッチィング素子アレイと、該スイッチィング素子に接続される画素電極と、該スイッチィング素子を動作させるためのソースドライバ及びゲートドライバとを備えた第１の基板及び対向電極が形成された第２の基板を備え、該第１及び第２の基板間に液晶材料を挟持してなる液晶表示装置において、
　前記ゲートドライバは、隣接する２本のゲートバスラインに同時に走査信号を印加して２本同時走査を行うものであって、前記ソースドライバは、隣接するそれぞれのソースバスラインに互いに逆極性の映像信号を印加し、該映像信号の極性を垂直走査期間毎に反転するものであり、
　かつ、前記ゲートドライバは、スタートパルスをクロック信号に同期して１段につき半パルスずつ順次シフトさせるシフトレジスタと、該シフトレジスタの各段の出力信号とこれらに隣り合う段の出力信号とを
そのまま
　　
　（２）　本件補正の適否について
　本件補正は、本件補正前の請求項１に係る発明について「該シフトレジスタの各段の出力信号とこれらに隣り合う段の出力信号とを対にして入力信号とする第１の論理ゲート回路」を「該シフトレジスタの各段の出力信号とこれらに隣り合う段の出力信号とを
そのまま
　
　（３）　独立特許要件について
　本件補正後の請求項１に係る発明（以下「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるかについて以下に検討する。
　
　（ア）引用刊行物記載の発明
　原査定の拒絶の理由に引用された特開平８−１２２７４７号公報（以下、「引用刊行物Ａ」という。）には、
（Ａ−１）「【特許請求の範囲】【請求項１】複数の走査線と複数の信号線との交点にスイッチング素子が配置されたアクティブマトリクスアレイと、前記走査線を駆動する垂直駆動回路と、前記信号線を駆動する水平駆動回路とからなる液晶表示装置において、前記垂直駆動回路が、パルス信号をクロック信号の半周期分ずつ順次シフトして出力するＮ段（Ｎは正の整数）走査回路と、Ｍ個（Ｍは２以上の整数）毎にそれぞれの第１の制御端子が共通接続され、その共通接続された第１の制御端子が前記走査回路のＮ個の出力端子にそれぞれ接続され、（２×Ｍ−１）個おきにそれぞれの第２の制御端子が共通接続された（Ｎ×Ｍ）個の論理ゲート回路と、前記論理ゲート回路の出力信号を入力信号とする出力バッファ回路とで構成されていることを特徴とする液晶表示装置。」、
（Ａ−２）「【０００１】【産業上の利用分野】本発明は、ディスプレイ，プロジェクタ，テレビジョン等に用いられる、アクティブマトリクス型液晶表示装置・・・に関するものである。」こと、
（Ａ−３）「【０００２】【従来の技術】マルチメディア時代に向けて、映像周波数，画素数，走査方式の異なる、さまざまなパーソナルコンピュータ（以下、ＰＣと記す）、ワークステーション（以下、ＷＳと記す）、テレビジョン等に対応可能な液晶表示装置が要求されるようになってきている。・・・【０００７】以上説明したような、走査方式，拡大表示，移動，黒表示書き込み，双方向走査をすべて包括できる液晶表示装置が、来るマルチメディア時代の液晶表示装置として強く望まれている。以下、このような液晶表示装置をマルチシンク液晶表示装置と記す。【０００８】一方、液晶表示装置の小型化，低コスト化を狙って、液晶表示装置と同じ基板上に周辺駆動回路を集積化する技術の開発が進んでいる。周辺駆動回路は、アクティブマトリクスアレイを形成する薄膜トランジスタのゲートを走査する垂直駆動回路と、画像信号を画素に供給する水平駆動回路に分けられる。」こと、
（Ａ−４）「【００１３】【発明が解決しようとする課題】図１２に示したように、従来のマルチシンク液晶表示装置には、その垂直駆動回路にアドレスデコーダが用いられている。しかしながら、アドレスデコーダの場合、走査線の数が増大するとともに、制御線の数が増大するため、液晶ディスプレイモジュールが大きくなる、コスト高となる等の問題が生じる。例えば、走査線の数が１０２４本の場合には、２０個の制御端子が必要となる。さらに走査線の数が１０２４本を越える場合には、２２個の制御端子が必要となる。・・・【００１６】本発明の目的は、上記問題点を解決するために、垂直駆動回路を駆動するための制御信号端子の数を、アドレスデコーダに比べて大幅に削減でき、出力信号にノイズが発生しない、小型，低コストのマルチシンク液晶表示装置とその駆動方法を提供することにある。」こと、
（Ａ−５）「【００３１】図１は本発明の液晶表示装置の一実施例を示す図である。液晶表示装置は、走査線と信号線の交点に薄膜トランジスタを配置して構成されたアクティブマトリクスアレイ１０１と、走査線を駆動する垂直駆動回路１０２と、信号線を駆動する水平駆動回路１０３とで構成されている。・・・本実施例の液晶表示装置の垂直駆動回路１０２は、図に示すように、入力端子ａ１０７または入力端子ｂ１０８から入力されたパルス信号をクロック信号に同期して順次シフトするハーフビット構成の２５６段走査回路１０４−１〜１０４−２５７と、そのハーフビット構成走査回路１０４−１〜１０４−２５７の各出力信号Ｐ１，Ｐ２，・・・，Ｐ２５６と、制御信号Ｇ１，Ｇ２，・・・，Ｇ８を入力信号とするＮＡＮＤゲート回路１０５−１〜１０５−１０２４と、そのＮＡＮＤゲート回路の各出力信号を入力信号とする出力バッファ回路１０６とで構成されている。ハーフビット構成走査回路１０４−１〜１０４−２５７の各出力に対し、４個のＮＡＮＤゲート回路が接続されており、隣接する８個のＮＡＮＤゲート回路の制御信号はすべて異なっていることが特徴となっている。・・・【００３３】ハーフビット構成走査回路１０４−１〜１０４−２５７は、２相のクロック信号で駆動される回路を用いている。従って、ハーフビット構成走査回路１０４−１〜１０４−２５７を駆動するのに必要な駆動信号の数は、逆方向に走査する時に入力するパルス信号も含めて、クロック信号２個、入力信号２個の合計４個となる。さらに、ＮＡＮＤゲート回路１０５−１〜１０５−１０２４の制御信号Ｇ１〜Ｇ８を加えて、垂直駆動回路に入力する駆動信号の数は、合計１２個となっている。この駆動信号の数は、信号線の数が１０２４本を越えた場合でも変わらない。一方、従来用いられてきたアドレスデコーダを垂直駆動回路に適用した場合には、先に述べたように、制御信号の数は２０個となる。すなわち、本実施例の液晶表示装置では、垂直駆動回路の駆動信号端子の数が、従来の３／５となっている。また、走査線の数が１０２４本を越える場合には、アドレスデコーダの制御信号の数は２２個となり、本実施例の垂直駆動回路の駆動信号端子の数は、従来の約半分となる。【００３４】本実施例では、ハーフビット構成走査回路の段数を２５６段とし、その各出力を４個のＮＡＮＤゲート回路に入力して、１０２４本の走査線を駆動する構成になっているが、ハーフビット構成走査回路の段数を５１２段として、その各出力を２個のＮＡＮＤゲート回路に入力して、１０２４本の走査線を駆動する構成にしても良い。その場合、ＮＡＮＤゲート回路の制御信号の数は、８個のままでも良いが、４個にすることも可能である。」こと、
（Ａ−６）「【００４１】図４は、本発明の液晶表示装置の駆動方法の第３の実施例を示す図である。本実施例は、図１に示した液晶表示装置を用いて、映像を縦・横それぞれ２倍に拡大する場合の駆動方法の一例を示したものである。映像の縦方向，横方向を２倍にして拡大表示するためには、走査線を２ラインずつ走査することと、同じ映像信号を、隣接する２本の信号線に供給することが必要である。図４を用いて、そのための駆動方法について説明する。【００４２】まず、ハーフビット構成走査回路１０４−１〜１０４−２５７に、クロック周期が（４×Ｔ）の（Ｔは走査線選択期間）クロック信号ＣＬＫ、および入力端子ａ１０７からのパルス幅が（４×Ｔ）の入力パルス信号ＶＳＴａを図４に示すタイミングで入力し、その入力パルス信号をクロック信号に同期させて順次シフトする。これにより、ハーフビット構成走査回路１０４−１〜１０４−２５７の各出力信号Ｐ１〜Ｐ２５６として、図に示すように、パルス幅が（４×Ｔ）で、位相が（２×Ｔ）ずつ順次シフトしたパルス信号が出力される。走査回路は、通常、２相のクロック信号で駆動されるため、クロック信号として、ＣＬＫと逆相の関係にあるクロック信号を外部から入力しても良い。一方、ＮＡＮＤゲート回路１０５−１〜１０５−１０２４の制御信号として、パルス幅がＴ、パルス周期が（４×Ｔ）、位相がＴずつ順次シフトした４種類のパルス信号を、Ｇ１とＧ２，Ｇ３とＧ４，Ｇ５とＧ６，Ｇ７とＧ８をそれぞれ共通にして、図に示すタイミングで入力する。その結果、出力バッファ回路１０６の出力信号ＧＰ１〜ＧＰ１０２４として、２ラインずつ順次走査するパルス信号が得られる。一方、本実施例で用いた水平駆動回路には、同じ映像信号を隣接する２ラインに供給する機能が設けられている。以上説明した駆動方法を用いて、映像を縦・横それぞれ２倍に拡大表示することができる。【００４３】　また、本実施例を応用することにより、奇数フィールドにおいて、奇数ラインと同時に次の偶数ラインも走査して、同じ信号を書き込み、偶数フィールドにおいて、偶数ラインと同時に次の奇数ラインも同時に走査して、同じ信号を書き込む２ライン同時駆動を容易に行うことが可能である。」こと、
（Ａ−７）「【００７４】【発明の効果】以上説明したように本発明の液晶表示装置およびその駆動方法を適用すれば、マルチシンク液晶表示装置の垂直駆動回路に入力する制御端子の数を３／５から半分程度まで削減することができるので、マルチシンク液晶表示装置の小型化，低コスト化を図る上で極めて有効である。」ことが記載されている。
（Ａ−８）また図１及び図４を参考にすると、出力信号Ｐ１とＰ２が高レベルで重なる期間において、制御信号Ｇ３とＧ４は該期間の前半で出力信号Ｐ１に制御されるＮＡＮＤゲート１０５−３、１０５−４に、制御信号Ｇ５とＧ６は該期間の後半で出力信号Ｐ１に制御されるＮＡＮＤゲート１０５−５、１０５−６にそれぞれ入力され、出力信号ＧＰ３、ＧＰ４、出力信号ＧＰ５、ＧＰ６としてそれぞれ走査線に出力され、また、出力信号Ｐ２とＰ３が高レベルで重なる期間において、制御信号Ｇ７とＧ８は該期間の前半で出力信号Ｐ２に制御されるＮＡＮＤゲート１０５−７、１０５−８に、制御信号Ｇ１とＧ２は該期間の後半で出力信号Ｐ３に制御されるＮＡＮＤゲート１０５−９、１０５−１０にそれぞれ入力され、出力信号ＧＰ７、ＧＰ８、出力信号ＧＰ９、ＧＰ１０・・・としてそれぞれ走査線に出力されることが描かれている。
　上記（Ａ−１）〜（Ａ−８）の記載を参照すると、上記引用刊行物Ａには、
「複数の走査線と、複数の信号線と、複数の走査線と複数の信号線との交点にスイッチング素子が配置されたアクティブマトリクスアレイと、前記走査線を駆動する垂直駆動回路と、前記信号線を駆動する水平駆動回路とからなる液晶表示装置において、
　前記垂直駆動回路が、
　奇数フィールドにおいて、奇数ラインと同時に次の偶数ラインも走査して、同じ信号を書き込み、偶数フィールドにおいて、偶数ラインと同時に次の奇数ラインも同時に走査して、同じ信号を書き込む２ライン同時駆動するものであって、
　かつ、前記垂直駆動回路は、入力端子ａ１０７又はｂ１０８から入力された周期（４×Ｔ）の（Ｔは走査線選択期間）パルス信号ＶＳＴａをクロック信号ＣＬＫに同期させて、パルス幅が（４×Ｔ）で位相が（２×Ｔ）ずつ順次シフトした出力信号Ｐ１〜Ｐ２５６を各段から出力するハーフビット構成走査回路１０４−１〜１０４−２５７と、
　該ハーフビット構成走査回路１０４−１〜１０４−２５７の各段の出力信号Ｐ１〜Ｐ２５６と、Ｇ１とＧ２、Ｇ３とＧ４、Ｇ５とＧ６、Ｇ７とＧ８をそれぞれ共通とし位相がＴずつ順次シフトした４種類で８つの制御信号Ｇ１〜Ｇ８とを入力信号とする、２ラインずつ順次走査するパルス信号を得ることができるＮＡＮＤゲート１０５−１〜１０５−１０２４とを有することを特徴とするアクティブマトリクス型のマルチシンク液晶表示装置。」の発明（以下「引用発明」という。）が記載されている。　　　　　　　　　                                                                     
　同じく、原査定の拒絶の理由に引用された特開平８−１２９３６３号公報（以下、「引用刊行物Ｂ」という。）には、
（Ｂ−１）「【特許請求の範囲】【請求項１】基板上に互いに交差するように配列された複数の走査配線と複数の信号配線と該走査配線および該信号配線の交差部ごとに形成され該走査配線および該信号配線に接続されたスイッチング素子と該スイッチング素子ごとに接続された画素電極と保持容量電極とが形成されたスイッチング素子アレイ基板と、前記スイッチング素子アレイ基板に間隙を有して対向配置される対向電極が形成された対向基板と、前記スイッチング素子アレイ基板と前記対向基板との間に封入された液晶組成物とを有する液晶表示装置であって、前記スイッチング素子に接続された画素電極と前記画素電極に対向する対向電極とによって構成される表示画素の配列により複数本の水平画素ラインが形成されており、隣り合う 1組の前記水平画素ラインにおける前記保持容量電極どうしに共通の画素電位保持容量線が誘電体を介して対向配置されて画素電位保持容量がそれぞれ形成されたアクティブマトリックス型液晶表示素子と、画像信号に基づいて前記アクティブマトリックス型液晶表示素子に駆動電圧を印加して表示画像を表示させる駆動回路とを備えたアクティブマトリックス型表示装置において、前記対向電極よりも高い電位の画像信号電圧と、前記対向電極よりも低い電位の画像信号電圧とを、隣り合う前記信号配線に交互に印加する駆動回路を具備することを特徴とするアクティブマトリックス型表示装置。」こと、
（Ｂ−２）「【０００１】【産業上の利用分野】本発明は各表示画素ごとにスイッチング素子が設けられたアクティブマトリックス型表示装置およびその駆動方法に関する。」こと、
（Ｂ−３）「【００２９】図１、図３に示すように、マトリックスアレイ基板１０１は、透明な石英基板１０３上に、表示領域２８１と、その表示領域２８１を囲む周辺部分には映像信号線駆動回路２９１および走査線駆動回路２９３とを備えている。対向電極駆動回路２９５は、マトリックスアレイ基板１０１の外部に設置されている。【００３０】　表示領域２８１には、映像信号線駆動回路２９１に接続され互いにほぼ平行に所定の間隔を隔てて配置されたｍ本の映像信号線Ｘｉ（i=1,2,…,m）、走査線駆動回路に接続され 2本ずつを 1組として近接して配置され、映像信号線１１１とほぼ直交するｎ本の走査線Ｙｊ（j=1,2,…,n）１１３ａ、１１３ｂが配置されている。【００３１】 1組の走査線１１３のうちの一方の走査線１１３ａと映像信号線１１１との各交差部分ごとにそれぞれｎチャネルのＴＦＴ１２１ａが配置され、このＴＦＴ１２１ａに走査線１１３ａが接続されている。そして前記の各交差部分ごとにＩＴＯ（Indium Tin Oxide）から形成された第１の画素電極１５１ａが配置されており、映像信号線１１１はＴＦＴ１２１ａを介してこの第１の画素電極１５１ａに接続されている。【００３２】　他方、走査線１１３ｂと映像信号線１１１との各交差部分にもｎチャネルのＴＦＴ１２１ｂが配置され、このＴＦＴ１２１ｂに走査線１１３ｂが接続されている。そしてＴＦＴ１２１ｂを介して映像信号線１１１に接続するようにＩＴＯからなる第２の画素電極１５１ｂが配置されている。ここで、隣り合う 1組のＴＦＴ１２１ａ、１２１ｂは、共通に形成されたコンタクトホール１１２を介して同じ一本の映像信号線１１１に接続されている。」
（Ｂ−４）「【００３８】走査線駆動回路２９３は、ハイビジョン放送の映像信号Ｓｍに基づき画素表示を行なう場合、図６に示すように、第１フィールドでは走査線Ｙ１、走査線Ｙ２と走査線Ｙ３、走査線Ｙ４と走査線Ｙ５、…、走査線Ｙｎ−２と走査線Ｙｎ−１、走査線Ｙｎに、順次にゲートＯＮ電圧Ｖｇを出力し、第２フィールドでは走査線Ｙ１と走査線Ｙ２、走査線Ｙ３と走査線Ｙ４、…、走査線Ｙｎ−１と走査線Ｙｎに、各々 2本を 1組として、それぞれ順次にゲートＯＮ電圧Ｖｇを出力する。【００３９】このゲートＯＮ電圧（つまり各ＴＦＴ１２１のしきい値電圧以上のゲート電圧）Ｖｇを受けて、各ＴＦＴ１２１ａ、１２１ｂのドレイン・ソース間が導通して、映像信号線１１１からの画像信号電圧ＶｓがＴＦＴ１２１ａ、１２１ｂを介して各画素電極１５１ａ、１５１ｂに導かれる。」こと、
（Ｂ−５）「【００４２】図７、８における（ａ）は、走査線Ｙ１によって制御される 1表示画素の各電極電位を、図中（ｂ）は、走査線Ｙ２によって制御される 1表示画素の各電極電位を、図中（ｃ）は、走査線Ｙ３によって制御される 1表示画素の各電極電位を、図中（ｄ）は、走査線Ｙ４によって制御される 1表示画素の各電極電位を、図中（ｅ）は、走査線Ｙ５によって制御される 1表示画素の各電極電位を、それぞれ示している。【００４３】・・・なお、ここではＴＦＴ１２１ａ、１２１ｂのしきい値電圧Ｖthは 0Ｖとしている。また、図７、８に示す各電極電位は、全て映像信号線１１１を共通とした同一列におけるものとし、第１フィールドにおいては対向電極３２１に対して負極性の映像信号Ｖｓ1 を、第２フィールドにおいては対向電極３２１に対して正極性の映像信号Ｖｓ2 を、それぞれ書き込むものとする。【００４４】図７中（ａ）及び（ｂ）に示されるように、まず走査線Ｙ１と走査線Ｙ２とに同時にゲート電圧Ｖｇが印加されることに伴ない、図中タイミングｔ1 でＴＦＴ１２１ａがＯＮとなり図中タイミングｔ3 でＯＦＦとなるまでのＴＦＴ１２１ａがＯＮの期間中に、画素電極１５１ａに対して画像電圧Ｖｓ1 の書き込みが行なわれる。【００４５】次の走査期間では、同図中（ｃ）及び（ｄ）に示すように、走査線Ｙ３と走査線Ｙ４とに同時にゲート電圧Ｖｇが印加されることにより、図中タイミングＴ2 でＴＦＴ１２１ｂ、１２１ａがＯＮとなり、図中タイミングｔ5 でＯＦＦとなるまでのＴＦＴ１２１ｂ、１２１ａのＯＮ期間の間に画素電極１５１ｂ、１５１ａに画像電圧Ｖｓ1 の書き込みが行なわれる。・・・【００４８】第２フィールドでは、図８中（ａ）に示すように、まず走査線Ｙ１にゲートＯＮ電圧Ｖｇが印加されることにより、図中タイミングｔ1 でＴＦＴ１２１ａがＯＮとなり、図中タイミングｔ3 でＯＦＦとなるまでのＴＦＴ１２１ａのＯＮ期間の間に画素電極１５１ａに画像電圧Ｖｓ2 が書き込まれる。次の走査期間では、同図中（ｂ）及び（ｃ）に示されるように、走査線Ｙ２と走査線Ｙ３とに同時にゲート電圧Ｖｇが印加されることにより、図中タイミングｔ2 でＴＦＴ１２１ｂ、１２１ａがＯＮとなり図中タイミングｔ5 でＯＦＦとなるまでのＴＦＴ１２１ｂ、１２１ａのＯＮ期間の間に画素電極１５１ｂ、１５１ａに画像電圧Ｖｓ2 の書き込みが行なわれる。・・・【００５０】次の走査期間では、図中（ｄ）、（ｅ）に示されるように、走査線Ｙ３及びＹ４にゲートＯＮ電圧Ｖｇが印加されることにより、図中タイミングｔ4 でＴＦＴ１２１ａ、１２１ｂがＯＮとなり、図中タイミングｔ6 でＯＦＦとなるまでのＴＦＴ１２１ａ、１２１ｂのＯＮ期間の間に画素電極１５１ｂ、１５１ａの電位Ｖpix は画像電圧Ｖｓ2 の電位に保持される。」ことが記載されている。
（Ｂ−６）また、図４には第１フィールドでは表示画素への書き込み電圧の対向電極電圧に対する極性が奇数列が＋、偶数列が−、第２フィールドでは表示画素への書き込み電圧の対向電極電圧の極性が奇数列が−、偶数列が＋であること、図６には映像信号線Ｘ1、Ｘ2、Ｘ3・・・に印加される電圧が第１フィールドでは＋、−、＋・・・、第２フィールドでは−、＋、−・・・であり、隣り合う映像信号線には互いに異なる極性の電圧が印加され、さらに、フィールド毎に同じ映像信号線に異なる極性の電圧が交互に印加されることが記載されている。
　　　
　（イ）本願補正発明についての対比・判断
　（イ−１）　本願補正発明と引用発明とを対比する。
　引用発明の「複数の走査線」、「複数の信号線」、「アクティブマトリクスアレイ」、「水平駆動回路」、「垂直駆動回路」、「パルス信号ＶＳＴａ」、「ハーフビット構成走査回路１０４−１〜１０４−２５７」、「制御信号Ｇ１〜Ｇ８」、「ＮＡＮＤゲート１０５−１〜１０５−１０２４」、「アクティブマトリックス型のマルチシンク液晶表示装置」がそれぞれ本願補正発明の「ゲートバスライン」、「ソースバスライン」、「スイッチィング素子アレイ」、「ソースドライバ」、「ゲートドライバ」、「スタートパルス」、「シフトレジスタ」、「制御信号」、「マルチプレクサ」、「液晶表示装置」に相当する。
　また、引用発明は「複数の走査線と複数の信号線との交点にスイッチング素子が配置されたアクティブマトリクスアレイ」に関するものであるから、引用発明のスイッチング素子はマトリクス状に配置されるものである。
　さらに、引用発明のハーフビット構成走査回路１０４−１〜１０４−２５７はパルス幅が（４×Ｔ）で位相が（２×Ｔ）ずつ順次シフトした出力信号Ｐ１〜Ｐ２５６を各段から出力するから、引用発明のハーフビット構成走査回路１０４−１〜１０４−２５７は本願補正発明のシフトレジスタと同様に１段につき半パルスずつ順次シフトさせるものである。
　そして、引用刊行物Ａの（Ａ−３）にはアクティブマトリクス型のマルチシンク液晶表示装置の従来の技術として、液晶表示装置と同じ基板上にアクティブマトリクスアレイを形成する薄膜トランジスタのゲートを走査する垂直駆動回路と、画像信号を画素に供給する水平駆動回路とを形成することが記載されており、引用発明も引用刊行物Ａに記載された従来の技術のアクティブマトリックス型のマルチシンク液晶表示装置の構成を踏まえたアクティブマトリクス型のマルチシンク液晶表示装置であると解されるから、引用発明も液晶表示装置と同じ基板上にアクティブマトリクスアレイを形成する薄膜トランジスタのゲートを走査する垂直駆動回路と、画像信号を画素に供給する水平駆動回路とを形成するものであり、さらに、アクティブマトリクス型液晶表示装置は上記引用刊行物Ｂの（Ａ−３）に記載されているように、複数の走査線と複数の信号線と、走査線と信号線の交点に配置されたスイッチング素子と、スイッチング素子ごとに接続された画素電極とが１つの基板上に形成され、この基板と間隙を有して対向配置される対向電極が形成された対向基板と、２つの基板の間に封入された液晶組成物とを有する液晶表示装置であるから、引用発明も本願補正発明と同様に「ゲートバスラインと、ソースバスラインと、スイッチィング素子がマトリクス状に配設されたスイッチィング素子アレイと、該スイッチィング素子に接続される画素電極と、該スイッチィング素子を動作させるためのソースドライバ及びゲートドライバとを備えた第１の基板及び対向電極が形成された第２の基板を備え、該第１及び第２の基板間に液晶材料を挟持してなる液晶表示装置」を構成するものである。
　そうすると、本願補正発明と引用発明とは、
　「少なくともゲートバスラインと、ソースバスラインと、スイッチィング素子がマトリクス状に配設されたスイッチィング素子アレイと、該スイッチィング素子に接続される画素電極と、該スイッチィング素子を動作させるためのソースドライバ及びゲートドライバとを備えた第１の基板及び対向電極が形成された第２の基板を備え、該第１及び第２の基板間に液晶材料を挟持してなる液晶表示装置において、
　前記ゲートドライバは、隣接する２本のゲートバスラインに同時に走査信号を印加して２本同時走査を行うものであって、
　かつ、前記ゲートドライバは、スタートパルスをクロック信号に同期して１段につき半パルスずつ順次シフトさせるシフトレジスタと、制御信号を入力信号とする、２本同時走査のための走査信号の発生に寄与するマルチプレクサとを有することを特徴とする液晶表示装置。」である点で一致し、次の相違点（あ）〜相違点（う）で相違している。
・相違点（あ）
　本願補正発明では「ゲートバスラインと、ソースバスラインとの交差点の近傍にスイッチィング素子が配設されている」のに対して引用発明ではそのような構成を備えていない点。
・相違点（い）
　本願補正発明では、「ソースドライバは、隣接するそれぞれのソースバスラインに互いに逆極性の映像信号を印加し、映像信号の極性を垂直走査期間毎に反転する」のに対して、引用発明ではそのような構成を備えていない点。
・相違点（う）
　本願補正発明では「シフトレジスタの各段の出力信号とこれらに隣り合う段の出力信号とをそのまま対にして入力信号とする第１の論理ゲート回路」を設け、マルチプレクサが「第１の論理ゲート回路の各出力信号と４つの制御信号とを入力信号」として、２本同時走査のための走査信号の発生に寄与しているのに対して、引用発明ではＮＡＮＤゲート１０５−１〜１０５−１０２４が、ハーフビット構成走査回路１０４−１〜１０４−２５７の各段の出力信号Ｐ１〜Ｐ２５６と、Ｇ１とＧ２、Ｇ３とＧ４、Ｇ５とＧ６、Ｇ７とＧ８をそれぞれ共通とし位相がＴずつ順次シフトした４種類で８つの制御信号Ｇ１〜Ｇ８とを入力信号として、２ラインずつ順次走査するパルス信号を得ている点。
　　　　　　　　
　（イ−２）そこで、上記相違点（あ）〜相違点（う）について判断する。
・相違点（あ）について
　アクテイブマトリックス型の液晶表示装置において、走査線と信号線の交差点の近傍にスイッチング素子を設けることは周知（例えば、原査定の拒絶の理由に引用された特開昭６１−２７５８２５号公報の第６図参照）であり、引用発明においても走査線と信号線の交差点の近傍にスイッチング素子を設けること、すなわちゲートバスラインと、ソースバスラインとの交差点の近傍にスイッチング素子を配設することは当業者が容易になし得る事項である。
・相違点（い）について
　上記引用刊行物Ｂには、隣り合う２つの走査線を同時に走査するアクティブマトリクス型液晶表示装置において、隣接する映像信号線に異なる極性の映像信号を印加し、フィールド毎に映像信号の極性を反転することが記載されており、引用発明のアクティブマトリクス型のマルチシンク液晶表示装置も上記引用刊行物Ｂに記載された発明のアクティブマトリクス型液晶表示装置もともに隣り合う２つの走査線を同時に走査するアクティブマトリクス型液晶表示装置であることから、引用発明の隣り合う２つの走査線を同時に走査するアクティブマトリクス型のマルチシンク液晶表示装置において、隣接する映像信号線に異なる極性の映像信号を印加し、フィールド毎に映像信号の極性を反転する、すなわちソースドライバは、隣接するそれぞれのソースバスラインに互いに逆極性の映像信号を印加し、映像信号の極性を垂直走査期間毎に反転することは当業者であれば容易になし得るものである。
・相違点（う）について
　引用発明ではハーフビット構成走査回路１０４−１〜１０４−２５７の各段が出力する出力信号Ｐ１〜Ｐ２５６はパルス幅が（４×Ｔ）で位相が（２×Ｔ）ずつ順次シフトした出力信号であり、隣り合う段が出力する出力信号ＰｎとＰｎ＋１では（２×Ｔ）の期間出力信号が重なり合うため必ず異なる制御信号を用いる必要がある（上記引用刊行物Ａの（Ａ−８）参照）のに対して、走査回路の各段の出力信号が重ならないで順次シフトする周知の走査回路の場合は、例えば特開昭６３−８８５２５号公報の第２図、第４図に記載されているように、異なる制御信号を用いる必要がなく各段の出力信号に対して共通の制御信号を用いることができることから、制御信号を少なくできることは明らかである。一方、クロック信号に同期して１段につき半パルスずつ順次シフトさせるシフトレジスタを用いて走査パルス信号を出力する際に、シフトレジスタの各段の出力信号とこれに隣り合う段の出力信号とをそのまま論理ゲートに入力して、各論理ゲートからシフトして出力される出力信号が重ならないようにし、各論理ゲートからの出力信号と各論理ゲートの出力に対して共通して用いられる唯一の制御信号とを異なる各論理ゲートに入力して走査パルスを出力することは周知であり（例えば、原査定の理由に引用された特開平３−２９６７１２号公報〔第１図、第２図〕、特開平８−２３４７０３号公報〔図１、図２〕参照）、さらに、上記引用刊行物Ａの上記（Ａ−４）には、走査線の数が増大するとともに、制御線の数が増大する問題点が生じ、この問題点を解決するために、垂直駆動回路を駆動するための制御信号端子の数を削減しようとすることが記載されていることから、引用発明においても制御信号の端子を削減するために上記周知の構成を採用し、ハーフビット構成走査回路１０４−１〜１０４−２５７の各段の出力信号Ｐ１〜Ｐ２５６とこれに隣り合う段の出力信号とをそのまま論理ゲートに入力して、各論理ゲートからシフトして出力される出力信号が重ならないようにし、各論理ゲートからの出力信号と各論理ゲートの出力に対して共通して用いられる制御信号とを異なる各論理ゲートとしてのＮＡＮＤゲート１０５−１〜１０５−１０２４に入力して、２ラインずつ順次走査するパルス信号を出力すること、すなわち、シフトレジスタの各段の出力信号とこれらに隣り合う段の出力信号とをそのまま対にして入力信号とする第１の論理ゲート回路」を設け、マルチプレクサが「第１の論理ゲート回路の各出力信号と複数の制御信号とを入力信号」として、２本同時走査のための走査信号の発生に寄与する構成とすることは当業者であれば容易になし得るものである。そして、周知の構成を採用した際に、ハーフビット構成走査回路１０４−１〜１０４−２５７の各段の出力信号Ｐ１〜Ｐ２５６とこれに隣り合う段の出力信号とをそのまま論理ゲートに入力して、各論理ゲートからシフトして出力される出力信号が重ならないようにした場合には、論理ゲートからはＰ１とＰ２の高レベルで重なる出力信号、Ｐ２とＰ３の高レベルで重なる出力信号、Ｐ３とＰ４の高レベルで重なる出力信号、・・・とシフトする出力信号が得られ、各シフトする出力信号で用いられる制御信号ＧＰｎは、例えばＰ１とＰ２の高レベルで重なる出力信号に対して用いられているＧＰ３、ＧＰ４，ＧＰ５，ＧＰ６の４つの制御信号を用いるだけでよいことは上記引用刊行物Ａの図１及び図４を参照すれば明らかである。
　なお、審判請求人は、審判請求の理由のなかで上記特開平３−２９６７１２号公報（以下、「引用文献８」という。）について、「（ｃ）引用文献８には、本願発明の構成・・・における、ゲートドライバに備えられた、シフトレジスタの各段の出力信号とこれらに隣り合う段の出力信号とをそのまま対にして入力信号とする第１の論理ゲート回路については記載されているものの、そのシフトレジスタは、スタートパルスをクロック信号に同期してクロック信号の半周期で順次シフトさせる構成であって、本願発明のスタートパルスをクロック信号に同期して１段につき半パルスずつ順次シフトさせる構成とは異なります。」旨の主張をしているが、上記引用文献８でスタートパルスをクロック信号に同期してクロック信号の半周期で順次シフトさせているのは各ＮＡＮＤゲートの出力２６であり、シフトレジスタの各段の出力は本願補正発明と同様のスタートパルスをクロック信号に同期して１段につき半パルスずつ順次シフトさせる構成である（なお上記引用文献８の第１図ではシフトレジスタのＹ側クロック２５、２５−（当審注：２５−は２５の上に−を意味する）と各インバータとの接続が誤記と見られ、正しくは例えば原査定の拒絶の理由で引用された特開平５−２４１５３６号公報の図１のシフトレジスタＳ／Ｒと同様の接続と認められる。）から、審判請求人の主張は採用できないものである。
　そして、本願補正発明によってもたらされる効果は、上記引用発明、引用刊行物Ｂに記載された発明及び周知の技術事項から予測される範囲内のものであって、格別のものではない。
　したがって、本願補正発明は、引用発明、引用刊行物Ｂに記載された発明及び周知の技術事項に基づき当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　　　　　　　　　　　
　（４）　補正却下の決定についてのむすび
　以上のとおりであるから、本件補正は、平成１５年法律４７号による改正前の特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に違反するものであり、同法第１５９条第１項において読み替えて準用する同法第５３条の規定により却下しなければならないものである。
　
第３　本件出願に係る発明
　平成１５年７月２４日付け手続補正は上記のとおり却下したので、本件出願の請求項１〜５に係る発明は、本件補正前の、平成１５年５月１２日付け手続補正書で補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されたとおりのものであって、その請求項１に係る発明（以下、「本願発明」という。）は、上記のとおりのものと認める。
　　
第４　引用刊行物に記載された発明
　原査定の拒絶の理由に引用された引用刊行物の記載事項は上記第２「２　（３）（ア）」記載のとおりである。
　
第５　対比・判断
　本願発明を限定したものである本願補正発明が、前述のとおり、上記引用発明、引用刊行物Ｂに記載された発明及び周知の技術事項に基づき当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により引用発明、引用刊行物Ｂに記載された発明及び周知の技術事項に基づき当業者が容易に発明をすることができたものである。
　　
第６　むすび
　以上のとおりであるから、本願発明は特許法第２９条第２項の規定により特許を受けることができないものであるので、その余の請求項に係る発明について検討するまでもなく、本件出願は、拒絶をすべきものである。
  よって、結論のとおり審決する。