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　平成　９年特許願第　５０３１６号「記憶装置」拒絶査定不服審判事件〔平成１０年　９月１４日出願公開、特開平１０−２４７３８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年３月５日の出願であって、平成１３年１０月４日付けで拒絶の査定がされ、この査定を不服として、平成１３年１１月１５日付けで審判が請求され、当審において、平成１７年１１月２９日付けで、平成１３年１１月２９日付の手続補正書に対する補正却下の決定及び拒絶の理由の通知がされ、拒絶の理由の通知において指定された期間内である平成１８年２月６日付けで手続補正及び意見書が提出されたものである。
　
２．本願の請求項１に係る発明（以下、「本願発明１」という。）は、平成１８年２月６日付けの手続補正書により補正された明細書及び図面からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
「【請求項１】　記憶装置の外部との入出力データのやり取りを外部クロックに同期して所定の外部ビット幅で行う外部入出力部と、
　前記外部クロックを逓倍して内部クロックを発生する逓倍回路と、
　前記記憶装置のメモリセルアレイへの書き込み及び読み出し動作を所定の内部ビット幅で行う内部入出力部とを具備し、
　前記メモリセルアレイへの書き込み及び読み出し動作は前記内部クロックにより制御され、
　かつ前記内部ビット幅は前記外部ビット幅よりも小さくされており、
　前記記憶装置はバーストモード機能を有し、前記外部クロックに同期してバーストカウンタにカラム入力アドレス信号が入力され、前記カラム入力アドレス信号に対して前記内部クロックに同期して一定の規則に従う演算が加えられることにより、逓倍数に等しい数の新しいカラム内部アドレスが時系列的に発生されることを特徴とする記憶装置。」
　
３．当審の拒絶理由
　一方、当審において平成１７年１１月２９日付けで通知した拒絶の理由の概要は、本願発明は、本願の出願日前の平成７年３月３１日に頒布された特開平０７−０８４９８７号公報（以下、「刊行物１」という。）に記載された発明と、本願の出願日前の平成７年３月２０日に頒布された特開平０７−０７８４９５号公報（以下、「刊行物２」という。）に記載された技術事項及び周知技術により当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない、というものである。
　
４．刊行物に記載された発明
４−１．刊行物１に記載された発明
　上記刊行物１には、半導体集積回路に関して、図面と共に、以下の事項が記載されている。
　
　本発明の目的は、相互に異なる周波数のクロック信号に同期動作される複数の回路領域相互間において一方の回路領域からの並列的なアクセス指示とこれを受ける他方の回路領域における直列的なアクセス動作とを同期的に行うことができる半導体集積回路を提供することにある。本発明の別の目的は、同一半導体基板に敷き詰めゲート領域と共に実装されたマクロセルの動作性能を充分に引き出すことができる半導体集積回路を提供することにある。本発明の更に別の目的は、相対的に高速動作可能なＲＡＭの一つのポートを相対的に動作速度の遅い回路領域からはマルチポートとしてアクセスできる半導体集積回路を提供することにある。（段落【０００７】）
　
　【実施例】図１には本発明に係る半導体集積回路の一実施例がチップイメージで示される。この半導体集積回路は、ＡＳＩＣ例えばゲートアレイの手法を部分的に採用して構成されるものであり、チップ１の周辺部には多数のボンディングパッド２と入出力バッファ３が配置され、その中央部分には敷き詰めゲート領域４と複合マクロセル５が配置される。
　上記敷き詰めゲート領域４は、繰り返し的に多数配置された基本回路の接続態様によって所要の機能が実現される。例えばゲートアレイの相補型ＭＯＳ基本セルが多数配置されて構成される。６はクロックパルスジェネレータ（ＣＰＧ）であり、例えば外部から供給されるシステムクロック信号φを分周または単に整形して第１のクロック信号ＣＬＫを生成する。敷き詰めゲート領域４の回路は当該第１のクロック信号ＣＬＫに同期動作される。本実施例において第１のクロック信号ＣＬＫの周波数はｆとされる。
　上記複合マクロセル５は、ＲＡＭコア７と速度変換回路領域８を含み、夫々はマクロセルとされ、所要の機能を実現するために夫々選択されて合体された複合的なマクロセルである。マクロセルは、上記敷詰めゲート領域４よりも回路素子の集積密度が高くされ、その機能が予め決定されている機能ブロックである。また複合マクロセルの構造にしておけば、コアと周辺部分との組合わせにより、多様な機能を持った複合マクロセルを提供できることになり、マクロセル機能の充実化を図ることができる。（段落【００１４】〜【００１６】）
　
　図２には上記ＲＡＭコア７の一例ブロック図が示される。メモリアレイ１０は、リード・ライト可能なメモリセルＭＣがマトリクス配置され、メモリセルＭＣの選択端子が対応する行のワード線ＷＬに結合され、そのデータ入出力端子が対応する列のデータ線ＤＬに結合される。メモリセルＭＣを選択するためのアドレス信号はアドレス入力端子ａｉからアドレスバッファ１１に供給され、これがデコーダ１２にて解読されることにより、ワード線選択信号とデータ線選択信号が形成される。ワード線選択信号はワードドライバ１３に供給され、選択されるべきワード線がそれによって選択レベルに駆動される。データ線選択信号はカラムスイッチ回路１４に供給され、それによって選択されるべきデータ線をコモンデータ線１５に結合する。コモンデータ線１５はリード・ライト制御回路１６に結合される。リード・ライト制御回路１６は上記コモンデータ線１５に結合されたメモリセルＭＣに対して読み出しを行うか書き込みを行うかを選択する。その動作はリード・ライト信号ｒ／ｗによって指示される。外部からの書き込みデータはデータ入力端子ｄｉｎｊからデータ入力バッファ１７に供給され、所定のタイミングを以ってリード・ライト制御回路１６に供給される。メモリセルＭＣからコモンデータ線１５に読み出されたデータは所定のタイミングでリード・ライト制御回路１６を介してセンスアンプ１８に供給され、これによって増幅された読出しデータはその後段のデータ出力バッファ１９から所定のタイミングでデータ出力端子ｄｏｊに出力される。２０はＲＡＭコア７のタイミング発生回路であり、クロック信号ｃｋに同期して内部の各種動作タイミング信号を発生する。以上より明らかなように上記ＲＡＭコア７は書き込み及び読み出しが可能なシングルポートのＲＡＭとされ、クロック信号ｃｋに同期してダイナミックに動作される。（段落【００２０】）
　
　図３には上記速度変換回路領域８の一実施例ブロック図が示される。同図に示される速度変換回路領域８は、敷き詰めゲート領域４の回路がＲＡＭコア７を見掛け上デュアルポートＲＡＭとしてアクセスできるようにするものである。特に、同図に示される構成は、敷き詰めゲート領域４の回路がメモリアクセスの単位動作サイクル期間に並列的な書き込みアクセス又は並列的な読み出しアクセスをＲＡＭコア７に対して行えるようにする。そのアクセスを受けるＲＡＭコア７は実際には直列的に動作し、高速処理される。
　すなわち、速度変換回路８は、敷き詰めゲート領域４から並列的に供給される２種類のアドレス信号Ａ（Ａ）ｉ、Ａ（Ｂ）ｉを直列に変換してＲＡＭコア７のアドレス入力端子ａｉに供給するアドレス並列・直列変換回路３０と、敷き詰めゲート領域４から並列的に供給される２種類の書き込みデータＤｉｎ（Ａ）ｊ、Ｄｉｎ（Ｂ）ｊを直列に変換してＲＡＭコア７のデータ入力端子ｄｉｎｊに供給するライトデータ並列・直列変換回路３１と、ＲＡＭコア７のデータ出力端子ｄｏｊから直列的に出力された読み出しデータを並列に変換してデータＤｏ（Ａ）ｊ、Ｄｏ（Ｂ）ｊを出力するリードデータ直列・並列変換回路３２と、上記第１のクロック信号ＣＬＫに基づいて当該第１のクロック信号ＣＬＫの周波数（ｆ）に対して逓倍例えば２倍された周波数（２ｆ）の第２のクロック信号ｃｋを形成してＲＡＭコア７に供給する逓倍クロック発生回路３３とを備える。上記ライトデータ並列・直列変換回路３１はリード・ライト信号Ｒ／Ｗ（Ａ）、Ｒ／Ｗ（Ｂ）によってリード動作が指示されるときその出力は高インピーダンス状態に制御される。上記リードデータ直列・並列変換回路３２はリード・ライト信号Ｒ／Ｗ（Ａ）、Ｒ／Ｗ（Ｂ）によってライト動作が指示されるときその出力は高インピーダンス状態に制御される。尚、同図において３４はＲＡＭコア７のテスト回路であり、ＴＥＳＴＤｉｎはテストデータ入力、ＴＥＳＴＤｏはテストデータ出力である。
　アドレス並列・直列変換回路３０はクロック信号ＣＬＫに同期してアドレス信号Ａ（Ａ）ｉ、Ａ（Ｂ）ｉを並列的に取り込む。クロック信号ＣＬＫのサイクルで規定される敷き詰めゲート領域側４のメモリアクセスサイクルにおいてリード・ライト信号Ｒ／Ｗ（Ａ）、Ｒ／Ｗ（Ｂ）で示される動作モードがライト動作の時、ライトデータ並列・直列変換回路３１はクロック信号ＣＬＫに同期して書き込みデータＤｉｎ（Ａ）ｊ、Ｄｉｎ（Ｂ）ｊを並列的に取り込む。このようにして並列的に取り込まれたアドレス信号及び書き込みデータは、クロック信号ｃｋに同期して直列的にＲＡＭコア７に供給される。リード・ライト信号Ｒ／Ｗ（Ａ）、Ｒ／Ｗ（Ｂ）によって書き込み動作が指示されたＲＡＭコア７において、クロック信号ＣＬＫの１サイクルに２サイクル変化されるクロック信号ｃｋの最初のサイクルではＡ系のアドレス信号Ａ（Ａ）ｉによって選択されたメモリセルにＡ系の書き込みデータＤｉｎ（Ａ）ｊが書き込まれ、クロック信号ｃｋの次のサイクルではＢ系のアドレス信号Ａ（Ｂ）ｉによって選択されたメモリセルにＢ系の書き込みデータＤｉｎ（Ｂ）ｊが書き込まれる。一方、クロック信号ＣＬＫのサイクルで示されるメモリアクセスサイクルにおいてリード・ライト信号Ｒ／Ｗ（Ａ）、Ｒ／Ｗ（Ｂ）で示される動作モードがリード動作の時は、クロック信号ｃｋの最初のサイクルではＡ系のアドレス信号Ａ（Ａ）ｉによって選択されたメモリセルからの読み出しデータがＲＡＭコア７のデータ出力端子ｄｏｊからリードデータ直列・並列変換回路３２に供給されてラッチされ、これに続くクロック信号ｃｋの次のサイクルではＢ系のアドレス信号Ａ（Ｂ）ｉによって選択されたメモリセルからの読み出しデータがリードデータ直列・並列変換回路３２にラッチされ、所定のタイミングを以ってデータ直列・並列変換回路３２から双方の読み出しデータＤｏ（Ａ）ｊ、Ｄｏ（Ｂｊ）が並列的に読み出される。（段落【００２１】〜【００２３】）
　
　そして、上記摘記事項【００２１】〜【００２３】の記載から、書き込みデータ（Ｄｉｎ（Ａ）ｊ、Ｄｉｎ（Ｂ）ｊ）は、第１のクロック信号（ＣＫＬ）に同期して、取り込まれ、読み出しデータ（Ｄｏ（Ａ）ｊ、Ｄｏ（Ｂ）ｊ）は、第１のクロック信号（ＣＫＬ）に同期して、外部へ出力されているので、上記刊行物１には、
　「複合マクロセル（５）の外部から入力される書き込みデータ（Ｄｉｎ（Ａ）ｊ、Ｄｉｎ（Ｂ）ｊ）及び外部へ出力される読み出しデータ（Ｄｏ（Ａ）ｊ、Ｄｏ（Ｂ）ｊ）を第１のクロック信号（ＣＬＫ）に同期して所定の外部ビット幅で行うライトデータ並列・直列変換回路（３１）及びリードデータ直列・並列変換回路（３２）と、
　前記第１のクロック信号（ＣＬＫ）を逓倍して第２のクロック信号（ｃｋ）を発生する逓倍クロック発生回路（３３）と、
　前記複合マクロセル（５）のメモリセルアレイ（１０）への書き込み及び読み出し動作を所定の内部ビット幅で行うデータ入力バッファ（１７）及びデータ出力バッファ（１９）とを具備し、
　前記メモリセルアレイ（１０）への書き込み及び読み出し動作は前記第２のクロック信号（ｃｋ）により制御され、
　アドレス並列・直列変換回路（３０）はクロック信号ＣＬＫに同期してアドレス信号（Ａ（Ａ）ｉ、Ａ（Ｂ）ｉ）を並列的に取り込み、アドレス信号は、クロック信号（ｃｋ）に同期して直列的にＲＡＭコア（７）に供給され、
　前記アドレス信号はアドレス入力端子（ａｉ）からアドレスバッファ（１１）に供給され、これがデコーダ（１２）にて解読されることにより、データ線選択信号が形成される。
　データ線選択信号はカラムスイッチ回路（１４）に供給され、それによって選択されるべきデータ線をコモンデータ線（１５）に結合するものである複合マクロセル。」に関する発明（以下。「刊行物１記載発明」という。）が記載されている。
　
４−２．刊行物２に記載された発明
　上記刊行物２には、高速自己テスト回路内蔵半導体記憶装置に関して、図面と共に、以下の記載がなされている。
　
　【作用】本発明によれば、ＬＳＩの大規模化・高速化が、さらに進展した場合でも、テストコストの増大を抑制することができる。（段落【０００８】）
　
　【実施例】次に、図１を参照して、本発明の実施例について説明する。図１は、内部回路としてスタティックメモリ（ＳＲＡＭ）を持つＬＳＩをテストする場合の回路構成図である。図２に動作タイミング図を示す。外部クロック（ＣＬＫ）、アドレス入力データ入力は周波数（ｆ）で与えられる。クロックはＬＳＩ内部の位相同期ループ回路（ＰＬＬ）回路により、逓倍（本実施例では４倍）する。また、アドレスの一部（本実施例では、ＬＳＩ内部で４倍のクロックを使用するため、下位２ビット分）が内部のアドレス自動インクリメンタ（ＡＧＵ）により、内部クロック周波数でインクリメントされる。（段落【０００９】）
　
　上記摘記事項の記載から、刊行物２には、
　外部クロック（外部ＣＬＫ）を逓倍して内部のクロック信号（ＣＬＫ）として利用する同期型の半導体記憶装置において、上記外部クロック（外部ＣＬＫ）に同期したアドレスの下位２ビット分が内部アドレスインクリメンタ（ＡＧＵ）により、内部クロック周波数でインクリメントされる発明が記載されている。
　
５．対比
　本願発明と刊行物１記載発明とを比較すると、
　刊行物１記載発明の「複合マクロセル（５）」は、データを記憶保持する機能を有しているから、本願発明の「記憶装置」に相当している。
　
　また、刊行物１記載発明の「第１のクロック信号（ＣＬＫ）」及び「第２のクロック信号（ｃｋ）」は、その機能からみて、それぞれ、本願発明の「外部クロック」及び「内部クロック」に相当している。
　
　また、刊行物１記載発明の「書き込みデータ（Ｄｉｎ（Ａ）ｊ、Ｄｉｎ（Ｂ）ｊ）」は、「複合マクロセル（５）」の外部から入力されるものであるので、入力データに相当するものであり、また、刊行物１記載発明の「外部へ出力される読み出しデータ（Ｄｏ（Ａ）ｊ、Ｄｏ（Ｂ）ｊ）」は、「複合マクロセル（５）」外部へ出力されるものであるので、出力データに相当するものである。したがって、刊行物１記載発明の「書き込みデータ（Ｄｉｎ（Ａ）ｊ、Ｄｉｎ（Ｂ）ｊ）及び外部へ出力される読み出しデータ（Ｄｏ（Ａ）ｊ、Ｄｏ（Ｂ）ｊ）」は、本願発明の「入出力データ」に相当している。
　
　また、本願発明の「外部入出力部」は、本願の明細書の段落【００２７】の「…外部入出力部１２からなっている。」の記載から、本願発明の「Ｉ／Ｏ多重化回路（１０）」と外部とを接続する接続ラインを指しているので、刊行物１記載発明の「ライトデータ並列・直列変換回路（３１）」と外部との間及び「リードデータ直列・並列変換回路（３２）」と外部との間に当然存在する接続ラインが、本願発明の「外部入出力部」に相当している。
　
　また、刊行物１記載発明の「逓倍クロック発生回路（３３）」は、「第１のクロック信号（ＣＬＫ）」の周波数を逓倍しているので、本願発明の「逓倍回路」に相当している。
　
　また、刊行物１記載発明の「データ入力バッファ（１７）及びデータ出力バッファ（１９）」は、本願発明の「内部入出力部」に相当している。
　
　また、刊行物１記載発明は、「ライトデータ並列・直列変換回路（３１）」によって、並列信号として、「外部から入力される書き込みデータ（Ｄｉｎ（Ａ）ｊ、Ｄｉｎ（Ｂ）ｊ）」を直列の書き込みデータ（Ｄｉｎｊ）に変換して内部に取り込むと共に、「リードデータ直列・並列変換回路（３２）」によって、内部の直列の読み出しデータ（Ｄｏｊ）を並列の「読み出しデータ（Ｄｏ（Ａ）ｊ、Ｄｏ（Ｂ）ｊ」に変換して「外部」へ出力しているので、引用例記載発明において、「内部ビット幅」は「外部ビット幅」よりも小さくなっている。　
　
　また、刊行物１記載発明の「データ選択線信号」は、クロック信号（ｃｋ）に同期して供給されたアドレス信号がデコーダ（１２）によって解読されたものであるので、本願発明の「カラム内部アドレス」に相当するものである。
　また、刊行物１記載の「アドレス信号（Ａ（Ａ）ｉ、Ａ（Ｂ）ｉ）」は、本願の入力アドレスに相当するものであり、内部にカラムアドレスを含むものであることは明らかである。
　
　したがって、両者の発明は
　「記憶装置の外部との入出力データのやり取りを外部クロックに同期して所定の外部ビット幅で行う外部入出力部と、
　前記外部クロックを逓倍して内部クロックを発生する逓倍回路と、
　前記記憶装置のメモリセルアレイへの書き込み及び読み出し動作を所定の内部ビット幅で行う内部入出力部とを具備し、
　前記メモリセルアレイへの書き込み及び読み出し動作は前記内部クロックにより制御され、
　かつ前記内部ビット幅は前記外部ビット幅よりも小さくされており、
　前記記憶装置は、前記外部クロックに同期して入力アドレス信号が入力され、内部クロックに同期してカラム出力アドレスが発生される記憶装置。」
で一致し、
　
　本願発明の記憶装置は、バーストモード機能を有し、外部クロックに同期してバーストカウンタにカラム入力アドレス信号が入力され、カラム入力アドレス信号に対して内部クロックに同期して一定の規則に従う演算が加えられることにより、逓倍数に等しい数の新しいカラム内部アドレスが時系列的に発生されるものであるのに対して
　刊行物１記載発明の記憶装置は、バーストモード機能と一定の規則に従う演算を有するものではない点で相違する。
　
５．当審の判断
　上記相違点について検討すると、 
　刊行物２に記載された発明のアドレス自動インクリメンタは逓倍数に等しい数の新しい内部アドレスを時系列的に発生しており、インクリメントすることも一定の規則に従う演算であるものと認められる。
　そうすると、刊行物１記載発明における、カラム内部アドレスを刊行物２に記載された発明のような、アドレス自動インクリメントで発生させることは当業者が容易になし得ることである。
　また、記憶装置において、外部クロックに同期してバーストカウンタにカラム入力アドレス信号が入力され、前記カラム入力アドレス信号に対して、内部クロックに同期してカラム内部アドレスを発生することをバーストモード機能と呼ぶことは周知（特開平０９−０２７１９２号公報　段落【００５５】、特開平０８−２８７６７８号公報　段落【００１０】−【００１１】　図１等を参照されたい）であるから、刊行物２に記載された発明のようなアドレス自動インクリメントをバーストモード機能と呼ぶことに格別の技術的意義は認められない。
　
　本願発明１の効果についても上記構成の採用に伴って当然予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
　
６．むすび
　以上のとおりであるので、本願発明１は、刊行物１に記載された発明と刊行物２に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、当審で通知した拒絶の理由により、拒絶をすべきものである。
　よって、結論のとおり審決する。