(57)【要約】  マルチポート物理レイヤ(PHY)のための位相ロックループ(PLL)の共有制御のための方法およびシステムについて開示する。一態様では、調停論理回路が、位相ロックループ(PLL)を共有する、マルチポートPHYのポートに結合される。共有PLLがリセットされるべきであるという指示を受信すると、調停論理回路は、PLLを共有するポートに、共有PLLのいかなるリセットも、ポートの動作に最小限の影響を有するか、または影響をもたない状態に入るよう指令する。このように、マルチポートPHYを含む集積回路(IC)は、ただ1つのPLL、およびそのポートの一部または全部にクロック信号を提供するための関連クロック生成論理で構成されてもよく、したがって、その半導体面積および電力消費を削減する。さらに、マルチポートPHYのポートは、互いに依存せずに動作してもよく、共有PLLを有することに関連した、いかなる構成および/または相互運用性問題もなくす。
2018517961.tif 000002
【特許請求の範囲】
【請求項１】
マルチポート物理レイヤ(PHY)を制御するための方法であって、
マルチポートPHYの複数のポートコントローラに、かつ前記マルチポートPHYの位相ロックループ(PLL)に結合される調停論理回路によって、前記複数のポートコントローラのうちの第2のポートコントローラからのPLLリセット要求に応答して、前記複数のポートコントローラのうちの第1のポートコントローラに、低電力モードに入るためのコマンドを提供するステップと、
前記第1のポートコントローラが前記低電力モードに入ったという指示に応答して、前記調停論理回路によって、前記PLLにPLLリセットコマンドを提供するステップと
を含む、方法。
【請求項２】
前記第1のポートコントローラは前記第2のポートコントローラに依存しない、請求項1に記載の方法。
【請求項３】
前記複数のポートコントローラの各ポートコントローラは、前記複数のポートコントローラのすべての他のポートコントローラに依存しない、請求項1に記載の方法。
【請求項４】
前記第1のポートコントローラおよび前記第2のポートコントローラは前記PLLに結合される、請求項1に記載の方法。
【請求項５】
前記複数のポートコントローラは前記PLLに結合される、請求項1に記載の方法。
【請求項６】
前記第1のポートコントローラおよび前記第2のポートコントローラは、別個のペリフェラルコンポーネントインターフェースエクスプレス(PCIe)リンクレーンに対応する、請求項1に記載の方法。
【請求項７】
前記PLLがリセットされたという指示に応答して、前記調停論理回路によって、前記第1のポートコントローラに、および前記第2のポートコントローラに、前記低電力モードを出るためのコマンドを提供するステップをさらに含む、請求項1に記載の方法。
【請求項８】
前記複数のポートコントローラは、対応する複数のクロック信号を生成するために前記PLLに結合され、前記複数のポートコントローラの各ポートコントローラは、前記複数のポートコントローラのすべての他のポートコントローラに依存せず、前記方法は、
前記第2のポートコントローラからの前記PLLリセット要求に応答して、前記調停論理回路によって、前記第1のポートコントローラ以外の前記複数のポートコントローラに、前記低電力モードに入るための前記コマンドを提供するステップをさらに含む、請求項1に記載の方法。
【請求項９】
前記PLLがリセットされたという指示に応答して、前記調停論理回路によって、前記複数のポートコントローラに前記低電力モードを出るためのコマンドを提供するステップをさらに含む、請求項8に記載の方法。
【請求項１０】
前記調停論理回路からポートPHYに、前記低電力モードに入るためのPHYコマンドを提供するステップをさらに含む、請求項1に記載の方法。
【請求項１１】
前記調停論理回路からポートPHYに、前記低電力モードを出るためのPHYコマンドを提供するステップをさらに含む、請求項1に記載の方法。
【請求項１２】
集積回路(IC)であって、
調停論理回路と、
前記調停論理回路に結合される位相ロックループ(PLL)と、
マルチポート物理レイヤ(PHY)の複数のポートコントローラであって、前記複数のポートコントローラのうちの少なくとも第1のポートコントローラおよび第2のポートコントローラが前記PLLに結合される、複数のポートコントローラと
を備え、
前記調停論理回路は、
前記第2のポートコントローラからのPLLリセット要求に応答して、低電力モードに入るためのコマンドを前記第1のポートコントローラに提供し、
前記第1のポートコントローラが前記低電力モードに入ったという指示に応答して、前記PLLにPLLリセットコマンドを提供する
ように構成される、IC。
【請求項１３】
前記第1のポートコントローラは、前記第2のポートコントローラに依存せずに動作するように構成される、請求項12に記載のIC。
【請求項１４】
前記第1のポートコントローラおよび前記第2のポートコントローラは前記PLLに結合される、請求項12に記載のIC。
【請求項１５】
前記第1のポートコントローラおよび前記第2のポートコントローラは、別個のペリフェラルコンポーネントインターフェースエクスプレス(PCIe)リンクレーンとして動作するように構成される、請求項12に記載のIC。
【請求項１６】
前記調停論理回路は、前記PLLがリセットされたという指示に応答して、前記低電力モードを出るためのコマンドを、前記第1のポートコントローラに、および前記第2のポートコントローラに提供するようにさらに構成される、請求項12に記載のIC。
【請求項１７】
前記複数のポートコントローラのうちの第1のポートコントローラに関連付けられた第1のポートPHYをさらに備える、請求項12に記載のIC。
【請求項１８】
前記調停論理回路は、前記第1のポートPHYに、前記低電力モードに入るよう命令するようにさらに構成される、請求項17に記載のIC。
【請求項１９】
前記調停論理回路は、前記第1のポートPHYに、前記低電力モードを出るよう命令するようにさらに構成される、請求項18に記載のIC。
【請求項２０】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイスに組み込まれる、請求項12に記載のIC。
【請求項２１】
集積回路(IC)であって、
クロック信号を生成するための手段のリセットを調停するための手段であって、前記クロック信号を前記生成するための手段は、前記リセットを前記調停するための手段に結合される、手段と、
マルチポート物理レイヤ(PHY)のポートを制御するための複数の手段であって、ポートを前記制御するための複数の手段のうちの、少なくとも、第1のポートを制御するための第1の手段および第2のポートを制御するための第2の手段は、前記クロック信号を前記生成するための手段に結合される、手段と
を備え、
前記リセットを前記調停するための手段は、
前記第2のポートを前記制御するための第2の手段からの位相ロックループ(PLL)リセット要求に応答して、前記第1のポートを前記制御するための第1の手段に、低電力モードに入るためのコマンドを提供し、
前記第1のポートを前記制御するための第1の手段が前記低電力モードに入ったという指示に応答して、前記クロック信号を前記生成するための手段にPLLリセットコマンドを提供する
ように構成される、IC。
【請求項２２】
前記第1のポートを前記制御するための第1の手段は、前記第2のポートを前記制御するための第2の手段に依存せずに動作するように構成される、請求項21に記載のIC。
【請求項２３】
前記第1のポートを前記制御するための第1の手段および前記第2のポートを前記制御するための第2の手段は前記PLLに結合される、請求項21に記載のIC。
【請求項２４】
前記第1のポートを前記制御するための第1の手段および前記第2のポートを前記制御するための第2の手段は、別個のペリフェラルコンポーネントインターフェースエクスプレス(PCIe)リンクレーンとして動作するように構成される、請求項21に記載のIC。
【請求項２５】
前記リセットを前記調停するための手段は、前記PLLがリセットされたという指示に応答して、前記第1のポートを前記制御するための第1の手段および前記第2のポートを前記制御するための第2の手段に、前記低電力モードを出るためのコマンドを提供するようにさらに構成される、請求項21に記載のIC。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
本出願は、全体が参照により本明細書に組み込まれる、2015年4月6日に出願された、"SHARED CONTROL OF A PHASE LOCKED LOOP (PLL) FOR A MULTI-PORT PHYSICAL LAYER (PHY)"という名称の米国特許出願第14/679,436号の優先権を主張する。
【０００２】
本開示の技術は概して、複数のデバイスによって共有される位相ロックループ(PLL)に関する。
【背景技術】
【０００３】
コンピューティングデバイス内の回路は概して、特定のバス規格(たとえば、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)、ユニバーサルシリアルバス(USB)バージョン3(USB3)など)によるバスを通して通信する。回路とバスとの間のインターフェースは概して、回路によって通信するのに使用される通信プロトコルスタックの物理レイヤ(PHY)として知られている。PHYは、開放型システム間インターコネクトモデル(OSIモデル)の第1のレイヤである。PHYは、異なるデバイスの間のビットレベル伝送を取り扱い、同期通信のために物理媒体に接続する電気または機械的インターフェースをサポートする。
【０００４】
特定のバス規格に従って動作するバスは、システムの集積回路(IC)(たとえば中央処理装置(CPU)、メモリ、通信モジュールなど)を接続するための複数のリンクを有する場合がある。第1のIC上のPHYポートは、たとえば、第2のIC上のPHYポートに、および/またはそこから、対応するリンクを通してデータパケットを送信および/または受信する。通信リンクを備える2つのポートは、1つまたは複数のレーンを有する場合があり、各レーンは、第1および第2のICの間の全二重通信チャネルとして使用される。第1および第2のICの間のスループットは、対応するリンクのレーンの数を増加させることによって増加される場合がある。複数のレーンを使用するとき、マルチレーンリンクを通して送信されるデータパケットは、送信要素によって複数のレーンにわたってインターリーブされ、受信要素において再アセンブルされる場合がある。
【０００５】
いくつかの事例では、バスを使用するICのPHYは、マルチポートPHYであってもよい。マルチポートPHYの各ポートは、マルチポートPHYの他のポートに依存せずに動作するように構成される。各ポートが同時に、ただしマルチポートPHYの他のポートに依存せずに作用してもよいように、各ポートは、バスの別個のリンクに接続される。多くの事例において、マルチポートPHYの複数のポートは、それらの対応するリンクを通して通信するためのクロック信号を必要とする。したがって、各ポートは、対応するクロック信号を生成するための、位相ロックループ(PLL)および他のクロック論理を含むことになる。ただし、各ポート用にPLLおよび他のクロック論理を有すると、ICの面積および電力消費が増加する。したがって、面積および電力消費が限られている適用では、ICのマルチポートPHYの一部または全部のポートは、単一のPLLを共有するように構成されてもよく、そうすることによって、半導体面積および電力消費が削減される。
【０００６】
ただし、PLLを共有すると、共有PLLの予期せぬ変化が、PLLを共有するポートのうちの1つまたは複数に影響する場合があるので、問題につながる場合がある。たとえば、マルチポートPHYのポートが、共有PLLのリセットまたは再初期化を引き起こした場合、PLLを共有する他のポートの一部または全部が、通信エラーおよび/またはデータ紛失を受ける場合がある。
【発明の概要】
【課題を解決するための手段】
【０００７】
発明を実施するための形態において開示する態様は、マルチポート物理レイヤ(PHY)のための位相ロックループ(PLL)の共有制御を含む。具体的には、本開示の例示的な態様による調停論理回路は、PLLを共有する、マルチポートPHYのポートに結合される。ポートのうちの1つによって共有PLLがリセットまたは再初期化されるべきであるという指示を受信すると、調停論理回路は、PLLを共有する他のポートに、共有PLLのリセットがポートの動作に最小限の影響をもつか、または悪影響をまったくもたない状態に入るよう指令する。このように、マルチポートPHYを含む集積回路(IC)は、ただ1つのPLL、およびそのポートの一部または全部にクロック信号を提供するための関連クロック論理で構成されてもよく、したがって、システムの半導体面積および電力消費を削減する。さらに、マルチポートPHYのポートは、場合によっては互いに依存せずに動作してもよく、共有PLLを有することに関連した、いかなる構成および/または相互運用性問題もなくす。
【０００８】
この点について、一態様では、マルチポートPHYを制御するための方法が提供される。本方法は、マルチポートPHYの複数のポートコントローラに、およびマルチポートPHYのPLLに結合された調停論理回路によって、複数のポートコントローラのうちの第2のポートコントローラからのPLLリセット要求に応答して、複数のポートコントローラのうちの第1のポートコントローラに、低電力モードに入るためのコマンドを提供するステップを含む。本方法は、第1のポートコントローラが低電力モードに入ったという指示に応答して、調停論理回路によって、PLLにPLLリセットコマンドを提供するステップをさらに含む。
【０００９】
別の態様では、ICが提供される。ICは、調停論理回路と、調停論理回路に結合されたPLLと、マルチポートPHYの複数のポートコントローラとを備え、複数のポートコントローラのうちの少なくとも第1のポートコントローラおよび第2のポートコントローラはPLLに結合される。調停論理回路は、第2のポートコントローラからのPLLリセット要求に応答して、低電力モードに入るためのコマンドを第1のポートコントローラに提供し、第1のポートコントローラが低電力モードに入ったという指示に応答して、PLLにPLLリセットコマンドを提供するように構成される。
【００１０】
別の態様では、ICが提供される。ICは、クロック信号を生成するための手段のリセットを調停するための手段を備え、クロック信号を生成するための手段は、リセットを調停するための手段に結合される。ICは、マルチポートPHYのポートを制御するための複数の手段も備え、ポートを制御するための複数の手段のうちの、少なくとも、第1のポートを制御するための第1の手段および第2のポートを制御するための第2の手段は、クロック信号を生成するための手段に結合される。リセットを調停するための手段は、第2のポートを制御するための第2の手段からのPLLリセット要求に応答して、第1のポートを制御するための第1の手段に、低電力モードに入るためのコマンドを提供し、第1のポートを制御するための第1の手段が低電力モードに入ったという指示に応答して、クロック信号を生成するための手段にPLLリセットコマンドを提供するように構成される。
【図面の簡単な説明】
【００１１】
【図１】例示的なマルチポート物理レイヤ(PHY)を含む例示的な集積回路(IC)のブロック図である。
【図２】位相ロックループ(PLL)をリセットするための例示的なプロセスを示すフローチャートである。
【図３】例示的なPHY通信を示すメッセージシーケンスチャートである。
【図４】PLLをリセットするための別の例示的なプロセスを示すフローチャートである。
【図５】別の例示的なPHY通信を示すメッセージシーケンスチャートである。
【図６】図1の例示的なマルチポートPHYを含む例示的なICを含むことができる、例示的なプロセッサベースシステムのブロック図である。
【発明を実施するための形態】
【００１２】
次に図面を参照しながら、本開示のいくつかの例示的な態様について述べる。本明細書において、「例示的」という単語は、「例、事例、または例示としての働きをする」ことを意味するために使用される。「例示的」として本明細書において説明されるいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるとは限らない。
【００１３】
発明を実施するための形態において開示する態様は、マルチポート物理レイヤ(PHY)のための位相ロックループ(PLL)の共有制御を含む。具体的には、本開示の例示的な態様による調停論理回路は、PLLを共有する、マルチポートPHYのポートに結合される。ポートのうちの1つによって共有PLLがリセットまたは再初期化されるべきであるという指示を受信すると、調停論理回路は、PLLを共有する他のポートに、共有PLLのリセットがポートの動作に最小限の影響をもつか、または悪影響をまったくもたない状態に入るよう指令する。このように、マルチポートPHYを含む集積回路(IC)は、ただ1つのPLL、およびそのポートの一部または全部にクロック信号を提供するための関連クロック論理で構成されてもよく、したがって、システムの半導体面積および電力消費を削減する。さらに、マルチポートPHYのポートは、場合によっては互いに依存せずに動作してもよく、共有PLLを有することに関連した、いかなる構成および/または相互運用性問題もなくす。
【００１４】
本開示の例示的な態様を扱う前に、ポートの定義が、この非標準的用語が正しく解釈されるように提供される。本明細書で使用する限り、ポートとは、システムの他のICと通信するのにバスリンクを使用するICの構成要素である。例示的な態様において、リンクは単一レーンリンクであってもよい。ただし、本開示はそのように限定されるのではなく、リンクは、本開示の趣旨から逸脱することなく、マルチレーンリンクであってもよい。さらに、ICの各ポートは、同じIC内の他のポートに依存せずにデータを送信/受信し、したがって、異なるポートに属するレーン上のデータは、相互に関係しない。
【００１５】
この点について、図1は、例示的なマルチポートPHYシステム102を含むIC100のブロック図である。マルチポートPHYシステム102は、各々が関連ポート(図示せず)をもつマルチポートPHY104、第1のポートコントローラ106、第2のポートコントローラ108、および第3のポートコントローラ110を含む。これらのポートコントローラは、これ以降、マルチポートPHY104のポートを制御するための手段と呼ばれる場合がある。3つのポートが企図されるが、本開示の例示的な態様は、2つ以上のポートを有するマルチポートPHYシステムとの使用に適していることを了解されたい。図1に戻ると、IC100は、たとえば、限定はしないが、米国電気電子技術者協会(IEEE)802.3またはイーサネット(登録商標)、IEEE802.11またはWi-Fi、およびBluetooth(登録商標)を含む1つまたは複数の物理レイヤ伝送技術を通して他のデバイスと通信するように構成されたデバイスの中に統合されてもよい。この点について、第1のポートコントローラ106、第2のポートコントローラ108、および第3のポートコントローラ110の各々は、そのような物理レイヤ伝送技術のうちの1つまたは複数に従って、デバイスの間の、物理レイヤレベルでの通信を容易にする場合がある。
【００１６】
引き続き、図1を参照すると、マルチポートPHY104は、調停論理回路112、PLL114、およびクロック論理116を含む。調停論理回路112は、本開示では、PLL114のリセットを調停するための手段と呼ばれる場合があり、PLL114は、本開示では、クロック信号を生成するための手段と呼ばれる場合がある。マルチポートPHY104は、第1のポートPHY118、第2のポートPHY120、および第3のポートPHY122をさらに含む。調停論理回路112は、PLL114のリセットまたは再初期化を調停するために、PLL114、第1のポートPHY118、第2のポートPHY120、および第3のポートPHY122に結合される。第1のポートPHY118は、第1のポートコントローラ106と通信するように構成され、第2のポートPHY120は、第2のポートコントローラ108と通信するように構成され、第3のポートPHY122は、第3のポートコントローラ110と通信するように構成される。
【００１７】
引き続き図1を参照すると、例示的な態様において、ポートコントローラ106、108、および110は、別個のペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)リンクレーンであるポートに対応する。PCIeは、ハードウェアデバイスを接続するためのコンピュータバスまたは拡張カード規格である。PCIeはポイントツーポイントトポロジーに基づき、別々のシリアルリンクが、あらゆるデバイスをルートコンプレックス(ホスト)に接続する。2つのハードウェアデバイスの間のPCIeリンクは、1〜32個のレーンのどこからでもなることが可能であり、各レーンは全二重バイトストリームとして使用され、リンクのエンドポイントの間の両方向において同時に、8ビットの「バイト」形式でデータパケットをトランスポートする。例示的な態様において、ポートコントローラ106、108、および110のうちの1つに対応する各ポートは、対応する単一レーンリンクに関連付けられる。ただし、本開示はそのように限定されるのではなく、ポートコントローラ106、108、および110のうちの1つに対応するポートの一部または全部が、本開示の趣旨から逸脱することなく、マルチレーンリンクに関連付けられてもよい。さらに、リンクの一部または全部(単一レーンであっても、マルチレーンであっても)は、本開示の趣旨から逸脱することなく、単一のリモートICのマルチポートPHY104と別個のポートとの間、または複数の別個のリモートICのマルチポートPHY104と別個のポートとの間にあってもよい。さらに、本議論は、PCIe適合環境に関するが、本開示はそのように限定されるのではなく、本明細書で開示する原理は、本開示の趣旨から逸脱することなく、ユニバーサルシリアルバス(USB)バージョン3(USB3)など、他のバス規格に適合する環境に適用されてもよい。
【００１８】
引き続き図1を参照すると、PLL114は、クロック信号(CLK)を生成するために、クロック論理116にPLL信号124を提供する。マルチポートPHY104は、PLL114が、クロック信号CLKを生成するためのPLL信号をポートコントローラ106、108、および110ならびにポートPHY118、120、および122に提供するのに使用される唯一のPLLであるように構成され、したがって、ポートコントローラ106、108、および110ならびにポートPHY118、120、および122の各々のための単独のPLLおよび任意の関連クロック論理回路の必要性をなくす。こうすることにより、マルチポートPHYシステム102の半導体面積および電力消費が削減される。ポートコントローラ106、108、および110のうちの1つがPLL114のリセットを要求するとき、他のポートについての問題を避けるために、調停論理回路112は、PLL114の共有を調整するように構成される。様々な信号が、図1に示されている。これらの信号についてのさらなる詳細は、図3および図5を参照して以下で提供される。
【００１９】
この点について、図2は、図1に示されるPLL114をリセットするための例示的なプロセス200を示すフローチャートである。プロセス200では始めに、第1のポートコントローラ106がPLL114をリセットする必要があると判断する(ブロック202)。そのような判断は、たとえば、第1のポートコントローラ106におけるクロック信号(本明細書では、CLKと呼ばれることがある)がもはやリモート要素と同期されず、関連ポートのリセットが失敗し、関連リンクがダウンしている、などの理由で行われる場合がある。第1のポートコントローラ106は次いで、PLL114がリセットされることを要求するメッセージを調停論理回路112に送信する(ブロック204)。調停論理回路112は次いで、ポートコントローラ106、108、および110にリセット要求コマンドをブロードキャストする(ブロック206)。リセット要求コマンドは、ポートコントローラ106、108、および110に、どの進行中のトランザクションも終えさせ、どの関連データもフラッシュさせ、低電力モードに入らせる。さらに、本開示の趣旨から逸脱することなく、調停論理回路112は、ポートPHY118、120、および122にパワーダウンコマンドをブロードキャストしてもよく、またはポートコントローラ106、108、および110は、それらのそれぞれのPHYに、低電力モードに入るためのメッセージを送信してもよい。
【００２０】
引き続き図2を参照すると、調停論理回路112は、ポートコントローラ106、108、および110が低電力モードに入ったという確認を受信する(ブロック208)。調停論理回路112は次いで、PLL114をリセットするためのコマンドを送信する(ブロック210)。調停論理回路112は、PLL114のリセットを確認する信号をPLL114から受信する(ブロック212)。PLL114が安定すると、調停論理回路112は、ポートコントローラ106、108、および110すべてにウェイクアップコマンドを送信する(ブロック214)。
【００２１】
したがって、ポートコントローラ106、108、および110は、互いに依存せずに動作してもよく、PLL114および任意の関連クロック論理回路を共有することに関連した、いかなる構成および/または相互運用性問題もなくす。具体的には、第2のポートコントローラ108によって要求されるPLLリセットは、第1のポートコントローラ106上で、PLL信号124(図1参照)の予期せぬ中断を引き起こさない。そうではなく、調停論理回路112は、PLL114のリセット中に第1のポートコントローラ106がPLL信号124に依存しないように、ポートコントローラ106、108、および110が低電力モードに入ることを要求し、第1のポートコントローラ106を、PLL114のリセットの後で低電力モードを出るように設定する。
【００２２】
たとえば、第1のポートPHY118は、IEEE802.11/Wi-Fiによる通信に向けられてもよく、第2のポートPHY120は、第1のポートPHY118による通信とは別個であるとともにそれに関連しない、Bluetooth(登録商標)による通信に向けられてもよく、第3のポートPHY122は、記憶用の固体状態デバイスとの通信に向けられてもよい。この例では、IC100は、それ自体が、3つの完全に異なる、完全に無関係の高性能デバイスに接続することができる、3つの非依存PCIe PHYを有することを示す。さらに、ポートコントローラ106、108、または110のうちの1つからの、共有PLL114へのリセットは、マルチポートPHY104の他のポートにおける通信エラーおよび/またはデータの紛失を引き起こさない。
【００２３】
図3は、図2にフローチャートの形で示される例示的なプロセス200と整合する、図1に示されるマルチポートPHYシステム102のための例示的なPHY通信を示す例示的なメッセージシーケンスチャート300である。例示的なメッセージシーケンスチャート300を説明する目的のために、第1のポートコントローラ106および第2のポートコントローラ108はPLL114を共有し、第3のポートコントローラ110は、限定としてではなく明快のために省かれる。302において、第2のポートコントローラ108は、メッセージphy_com_reset_bを調停論理回路112に送信する。これは、たとえば、第2のポートコントローラ108がそのクロックに関する、またはリンクに関する問題に遭遇し、問題から回復するためにPLL114をリセットする必要があるので、起こる場合がある。304において、調停論理回路112は、低電力モードに入ることを第1のポートコントローラ106に要求するために、phy_com_reset_req_aコマンドを含むメッセージを第1のポートコントローラ106に送信する。306において、調停論理回路112は、低電力モードに入ることを第2のポートコントローラ108に要求するために、phy_com_reset_req_bコマンドを含むメッセージを第2のポートコントローラ108に送信する。
【００２４】
308において、第1のポートコントローラ106は、第1のポートPHY118を低電力モードに設定するために、メッセージphy_powerdown_aを第1のポートPHY118に送信する。310において、第2のポートコントローラ108は、第2のポートPHY120を低電力モードに設定するために、メッセージphy_powerdown_bを第2のポートPHY120に送信する。
【００２５】
引き続き図3を参照すると、312において、第1のポートコントローラ106は、リセット要求に肯定応答するとともに第1のポートコントローラ106が低電力モードに入ったことを示すために、メッセージphy_com_reset_ack_aを調停論理回路112に送信する。314において、第2のポートコントローラ108は、リセット要求に肯定応答するとともに第2のポートコントローラ108が低電力モードに入ったことを示すために、メッセージphy_com_reset_ack_bを調停論理回路112に送信する。
【００２６】
316において、調停論理回路112は、PLL114をリセットするために、PLL114にメッセージc_resetを送信する。318において、PLL114は、PLL114がリセットを完了し、CLK信号を生成するためにクロック論理116にPLL信号124を提供する準備ができていることを示すために、調停論理回路112にメッセージc_readyを送信する。第2のポートPHY120および第1のポートPHY118をパワーアップするために、それぞれ、320において、調停論理回路112は、第2のポートPHY120にメッセージc_ready_bを送信し、322において、調停論理回路112は、第1のポートPHY118にメッセージc_ready_aを送信する。PLL114のリセットが完了したことをポートコントローラ106および108に指示するために、324において、調停論理回路112は、第2のポートコントローラ108へのメッセージphy_com_reset_req_bをアサート解除し、326において、調停論理回路112は、第1のポートコントローラ106へのメッセージphy_com_reset_req_aをアサート解除する。こうすることにより、ポートコントローラ106および108は、PLL信号124に基づいてクロック論理116によって生成されたCLK信号を使用して動作することができる。
【００２７】
図2の例示的なプロセス200に、および図3の例示的なメッセージシーケンスチャート300に示される本開示の態様において、調停論理回路112は、ポートコントローラ106、108、および110にリセット要求コマンドをブロードキャストする(ブロック206、および304、306において)が、パワーダウンするためのコマンドをポートPHY118、120、および122に提供しない。本開示のこの態様において、ポートコントローラ106、108、および110は、それらのそれぞれのポートPHY118、120、および122に、図3の308および310において示すように、phy_powerdown_xコマンドを提供するように構成される。ただし、ポートPHY118、120、および122をパワーダウンするプロセスは、本開示の趣旨から逸脱することなく、調停論理回路112によって実施されてもよい。
【００２８】
その点について、図4は、図1に示されるPLL114をリセットするための例示的なプロセス400を示すフローチャートであり、ポートPHY118、120、および122をパワーダウンするプロセスは、調停論理回路112によって実施される。プロセス400では始めに、第1のポートコントローラ106がPLL114をリセットする必要があると判断する(ブロック402)。そのような判断は、たとえば、第1のポートコントローラ106におけるクロック信号がもはやリモート要素と同期されず、関連ポートのリセットが失敗し、関連リンクがダウンしている、などの理由で行われる場合がある。第1のポートコントローラ106は次いで、PLL114がリセットされることを要求するメッセージを調停論理回路112に送信する(ブロック404)。調停論理回路112は次いで、ポートコントローラ106、108、および110にリセット要求コマンドをブロードキャストする(ブロック406)。リセット要求コマンドは、ポートコントローラ106、108、および110に、どの進行中のトランザクションも終えさせ、どの関連データもフラッシュさせ、低電力モードに入らせる。調停論理回路112は次いで、ポートコントローラ106、108、および110が低電力モードに入ったという確認を受信する(ブロック408)。
【００２９】
調停論理回路112は次いで、パワーダウンするよう、ポートPHY118、120、および122に強制するために、ポートPHY118、120、および122にコマンドをブロードキャストする(ブロック410)。調停論理回路112は、ポートPHY118、120、および122が低電力モードに入ったという確認を受信する(ブロック412)。
【００３０】
調停論理回路112は次いで、PLL114をリセットするためのコマンドを送信する(ブロック414)。調停論理回路112は、PLL114のリセットを確認する信号をPLL114から受信する(ブロック416)。PLL114が安定すると、調停論理回路112は、ポートコントローラ106、108、および110すべてに、ならびにポートPHY118、120、および122にウェイクアップコマンドを送信する(ブロック418)。
【００３１】
したがって、ポートコントローラ106、108、および110は、互いに依存せずに動作してもよく、PLL114および任意の関連クロック論理回路を共有することに関連した、いかなる構成および/または相互運用性問題もなくす。具体的には、第2のポートコントローラ108によって要求されるPLLリセットは、第1のポートコントローラ106上で、PLL信号124(図1参照)の予期せぬ中断を引き起こさない。そうではなく、調停論理回路112は、PLL114のリセット中に第1のポートコントローラ106がPLL信号124に依存しないように、ポートコントローラ106、108、および110、ならびにポートPHY118、120、および122が低電力モードに入ることを要求し、第1のポートコントローラ106を、PLL114のリセットの後で低電力モードを出るように設定する。したがって、たとえば、第1のポートPHY118は、第2のポートPHY120を通した通信に依存せずに、IEEE802.11またはWi-Fiによる通信に向けられてもよく、第2のポートPHY120は、第1のポートPHY118を通した通信とは別個であるとともにそれに関連しない、Bluetooth(登録商標)による通信に向けられてもよい。したがって、第2のポートコントローラからの共有PLLへのリセットは、マルチポートPHYの他のポートにおける通信エラーおよび/またはデータの紛失を引き起こさない。
【００３２】
図5は、図4にフローチャートの形で示される例示的なプロセス400と整合する、図1に示されるマルチポートPHYシステム102のための例示的なPHY通信を示す例示的なメッセージシーケンスチャート500である。例示的なメッセージシーケンスチャート500を説明する目的のために、第1のポートコントローラ106および第2のポートコントローラ108はPLL114を共有し、第3のポートコントローラ110は、限定としてではなく明快のために省かれる。502において、第2のポートコントローラ108は、メッセージphy_com_reset_bを調停論理回路112に送信する。これは、たとえば、第2のポートコントローラ108がそのクロックに関する、またはリンクに関する問題に遭遇し、問題から回復するためにPLL114をリセットする必要があるので、起こる場合がある。504において、調停論理回路112は、低電力モードに入ることを第1のポートコントローラ106に要求するために、phy_com_reset_req_aコマンドを含むメッセージを第1のポートコントローラ106に送信する。506において、調停論理回路112は、低電力モードに入ることを第2のポートコントローラ108に要求するために、phy_com_reset_req_bコマンドを含むメッセージを第2のポートコントローラ108に送信する。
【００３３】
508において、第1のポートコントローラ106は、リセット要求に肯定応答するとともに第1のポートコントローラ106が低電力モードに入ったことを示すために、メッセージphy_com_reset_ack_aを調停論理回路112に送信する。510において、第2のポートコントローラ108は、リセット要求に肯定応答するとともに第2のポートコントローラ108が低電力モードに入ったことを示すために、メッセージphy_com_reset_ack_bを調停論理回路112に送信する。
【００３４】
この場合、第1のポートコントローラ106および第2のポートコントローラ108は、それらのそれぞれのPHYをパワーダウンするようには構成されない。この点について、512において、調停論理回路112は、第2のポートPHY120を低電力モードに設定するために、第2のポートPHY120にメッセージforce_powerdown_bを送信する。514において、調停論理回路112は、第1のポートPHY118を低電力モードに設定するために、第1のポートPHY118にメッセージforce_powerdown_aを送信する。したがって、ポートコントローラ106および108、ならびにポートPHY118および120は、通信エラーおよび/またはデータの紛失なしでPLL114がリセットされることが可能であるように、低電力モードにある。
【００３５】
516において、調停論理回路112は、PLL114をリセットするために、PLL114にメッセージc_resetを送信する。518において、PLL114は、PLL114がリセットを完了し、CLK信号を生成するためにクロック論理116にPLL信号124を提供する準備ができていることを示すために、調停論理回路112にメッセージc_readyを送信する。第2のポートPHY120および第1のポートPHY118をパワーアップするために、それぞれ、520において、調停論理回路112は、第2のポートPHY120にメッセージc_ready_bを送信し、522において、調停論理回路112は、第1のポートPHY118にメッセージc_ready_aを送信する。PLL114のリセットが完了したことをポートコントローラ106および108に指示するために、524において、調停論理回路112は、第2のポートコントローラ108へのphy_com_reset_req_bをアサート解除し、526において、調停論理回路112は、第1のポートコントローラ106へのphy_com_reset_req_aをアサート解除する。こうすることにより、ポートコントローラ106および108は、PLL信号124に基づいてクロック論理116によって生成されたCLK信号を使用して動作することができる。
【００３６】
本明細書で開示した態様による、マルチポートPHYのためのPLLの共有制御は、任意のプロセッサベースデバイス内に設けられるか、またはその中に組み込まれてもよい。例としては、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤがある。
【００３７】
この点について、図6は、図1に示される例示的なマルチポートPHYシステム102を含むIC100を利用することができるプロセッサベースシステム600の例を示す。この例では、プロセッサベースシステム600は、それぞれ、1つまたは複数のプロセッサ604を含む、1つまたは複数の中央処理装置(CPU)602を含む。CPU602はマスタデバイスであってもよい。CPU602は、一時的に記憶されたデータへの高速アクセスのためにプロセッサ604に結合されたキャッシュメモリ606を有してもよい。CPU602は、システムバス608に結合され、プロセッサベースシステム600内に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、CPU602は、システムバス608を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、CPU602は、スレーブデバイスの一例として、メモリコントローラ610にバストランザクション要求を通信することができる。図6には示さないが、システムバス608と同様の複数のシステムバスが設けられてよく、複数のシステムバスの各々は、異なる構造を構成する。
【００３８】
マスタおよびスレーブデバイスがシステムバス608に接続されることが可能である。図6に示されるように、これらのデバイスは、例として、メモリシステム612、1つまたは複数の入力デバイス614、1つまたは複数の出力デバイス616、1つまたは複数のネットワークインターフェースデバイス618、および1つまたは複数のディスプレイコントローラ620を含むことができる。入力デバイス614は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。出力デバイス616は、限定はしないが、オーディオインジケータ、ビデオインジケータ、他の視覚インジケータなどを含む、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス618は、ネットワーク622との間のデータの交換を可能にするように構成された、任意のデバイスとすることができる。ネットワーク622は、限定はしないが、ワイヤードネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイヤレスローカルエリアネットワーク(WLAN)、ワイドエリアネットワーク(WAN)、Bluetooth(登録商標)ネットワーク、およびインターネットを含む、任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス618は、任意のタイプの所望の通信プロトコルをサポートするように構成することが可能である。メモリシステム612は、1つまたは複数のメモリユニット623(0〜N)を含むことができる。
【００３９】
CPU602は、1つまたは複数のディスプレイ624に送信される情報を制御するために、システムバス608を介してディスプレイコントローラ620にアクセスするように構成される場合もある。ディスプレイコントローラ620は、表示されるべき情報を1つまたは複数のビデオプロセッサ626を介してディスプレイ624へ送信し、1つまたは複数のビデオプロセッサ626は、表示されるべき情報をディスプレイ624にとって適切なフォーマットに処理する。ディスプレイ624は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、発光ダイオード(LED)ディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
【００４０】
本開示はPCIe適合環境に関して記載されたが、本開示はそのように限定されるのではなく、本明細書で開示した原理は、本開示の趣旨から逸脱することなく、ユニバーサルシリアルバス(USB)バージョン3(USB3)など、他のバス規格に適合する環境に適用されてもよいことが、当業者には理解されよう。
【００４１】
本明細書において開示される態様に関して説明される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、またはメモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、またはその両方の組合せとして実現される場合があることを、当業者はさらに理解されよう。本明細書で説明するマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、IC、またはICチップにおいて採用されてもよい。本明細書において開示するメモリは、任意のタイプおよびサイズのメモリであってもよく、所望の任意のタイプの情報を記憶するように構成されてもよい。この互換性について明確に説明するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能性に関して説明してきた。そのような機能性がどのように実装されるかは、特定の適用例、設計選択、および/または全体的なシステムに課される設計制約によって決まる。当業者は、説明した機能性を特定の適用例ごとに様々な方法で実現してもよいがが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００４２】
本明細書で開示される態様とともに説明した様々な例示的論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明した機能を実施するように設計されたそれらの任意の組合せで実装または実施されてもよい。プロセッサは、マイクロプロセッサであってもよいが、代替としてプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ(たとえば、DSPおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成)として実現される場合もある。
【００４３】
本明細書で開示する態様は、ハードウェアにおいて具現され、また、ハードウェアに記憶された命令において具現される場合があり、命令は、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体内に存在する場合がある。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサに一体化される場合がある。プロセッサおよび記憶媒体は、ASICに存在する場合がある。ASICは、リモート局内に存在してもよい。代替として、プロセッサおよび記憶媒体は、リモート局、基地局、またはサーバの中で個別構成要素として存在してもよい。
【００４４】
本明細書の例示的な態様のいずれかにおいて説明した動作ステップは、例について説明するためのものであることにも留意されたい。述べた動作は、示されたシーケンス以外の多くの異なるシーケンスで実施されてもよい。さらに、単一の動作ステップで説明される動作は、実際にはいくつかの異なるステップで実施されてもよい。さらに、例示的な態様において説明した1つまたは複数の動作ステップが組み合わされる場合がある。フローチャート図に示された動作ステップは、当業者には容易に明らかであるように、多数の異なる変更を受ける場合があることが理解されるべきである。当業者にはまた、情報および信号が様々な異なる技術および技法のいずれを使用して表されてもよいことが理解されよう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表される場合がある。
【００４５】
本開示の上記の説明は、あらゆる当業者が本開示を作成または使用することを可能にするように構成されている。本開示に対する様々な変更は、当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用されてもよい。したがって、本開示は、本明細書において説明した例および設計に限定されるものではなく、本明細書において開示した原理および新規の特徴と一致する最も広い範囲を提供されるべきである。
【符号の説明】
【００４６】
100  IC
102  マルチポートPHYシステム
104  マルチポートPHY
106  第1のポートコントローラ、ポートコントローラ
108  第2のポートコントローラ、ポートコントローラ
110  第3のポートコントローラ、ポートコントローラ
112  調停論理回路
114  PLL
116  クロック論理
118  第1のポートPHY、ポートPHY
120  第2のポートPHY、ポートPHY
122  第3のポートPHY、ポートPHY
600  プロセッサベースシステム
602  中央処理装置(CPU)
604  プロセッサ
606  キャッシュメモリ
608  システムバス
610  メモリコントローラ
612  メモリシステム
614  入力デバイス
616  出力デバイス
618  ネットワークインターフェースデバイス
620  ディスプレイコントローラ
622  ネットワーク
623  メモリユニット
624  ディスプレイ
626  ビデオプロセッサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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