【事件の表示】
　平成　８年特許願第３１７３８６号「強誘電体メモリ装置」拒絶査定不服審判事件〔平成１０年　６月１９日出願公開、特開平１０−１６２５８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年１１月２８日の出願であって、平成１４年１０月８日付けの拒絶の理由の通知に対して、その指定された期間内である、同年１２月１２日付けで意見書及び手続補正書が提出され、平成１５年１０月１５日付けで拒絶の査定がなされ、この査定を不服として、同年１１月２０日付けで審判を請求し、同年１１月２８日付けで手続補正がなされたものである。
　
２．手続補正について
　平成１５年１１月２８日付けの手続補正（以下、「本件手続補正」という。）について、以下のとおり決定する。
　
［補正却下の決定の結論］
　平成１５年１１月２８日付けの手続補正を却下する。
　
［理由］
２−１．本件手続補正の内容
　本件補正により、特許請求の範囲について、以下のとおり補正するものである。
「【請求項１】第１のワード線駆動回路から出力される第１のワード線信号、第１のセルプレート駆動回路から出力される第１のセルプレート線信号、第２のセルプレート駆動回路から出力される第２のセルプレート線信号、
第１のグループの複数のメモリセル、第２のグループの複数のメモリセルを備え、
前記第１のグループの複数のメモリセルの各々は、
第１の
号と
第１の
　
前記第２のグループの複数のメモリセルの各々は、前記第１のワード線信号をゲートとした第２のメモリセルトランジスタ、前記第２のメモリセルトランジスタのドレインと前記第２のセルプレート線信号との間に接続された第２の強誘電体キャパシタで構成され、
　前記第２のセルプレート駆動回路は、前記第１のワード線信号と第２のセルプレート駆動信号を入力信号とし、前記第１のワード線信号の選択期間のうちの第２の期間で前記第２のセルプレート線信号が選択され、前記第２の期間以外の時は非選択となるＣＭＯＳ論理回路で構成される回路であ
り、
前記第１のグループの複数のメモリセルのうちの一方の端から前記第１のワード線信号が駆動され、前記第１のグループの複数のメモリセルのうちの他方の端から前記第１のセルプレート線が駆動され、　前記第２のグループの複数のメモリセルのうちの一方の端から前記第１のワード線信号が駆動され、前記第２のグループの複数のメモリセルのうちの他方の端から前記第２のセルプレート線が駆動され
　
　「前記第１のセルプレート線が駆動され」及び「前記第２のセルプレート線が駆動される」の記載における「セルプレート線」の記載は、「前記」の記載との矛盾を無くすために、それぞれ「セルプレート線信号」の明らかな誤記と認める。
　また、アンダーラインは、補正箇所を明示するために付したものである。
　
２−２．本件手続補正の適否の検討
　請求項１の「
号と
第１のグループの複数のメモリセル、第２のグループの複数のメモリセルを備え、前記第１のグループの複数のメモリセルの各々は、
前記第２のグループの複数のメモリセルの各々は、前記第１のワード線信号をゲートとした第２のメモリセルトランジスタ、前記第２のメモリセルトランジスタのドレインと前記第２のセルプレート線信号との間に接続された第２の強誘電体キャパシタで構成され、
　
　また、請求項１の「
前記第１のグループの複数のメモリセルのうちの一方の端から前記第１のワード線信号が駆動され、前記第１のグループの複数のメモリセルのうちの他方の端から前記第１のセルプレート線が駆動され、　前記第２のグループの複数のメモリセルのうちの一方の端から前記第１のワード線信号が駆動され、前記第２のグループの複数のメモリセルのうちの他方の端から前記第２のセルプレート線が駆動され
　
　したがって、上記手続補正は、特許請求の範囲の減縮を目的とするものに該当するから、本件手続補正に係る上記請求項１に記載された発明（以下、「本願補正発明」という。）が、特許出願の際に独立して特許を受けることができるものであるか（特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
２−３．独立特許要件についての検討
２−３−１．刊行物に記載された発明
　特開平７−２２０４８２号公報（平成７年８月１８日出願公開。以下、「刊行物」という。）には、半導体記憶装置に関して、図面と共に、以下の事項が記載されている。
　
【００１７】本発明は上記に鑑みなされたものであって、セルプレート信号の負荷容量を軽減し、消費電流、レイアウト面積の低減を図ることを目的とする。　
　
【００２５】始めに、本実施例の構成を説明する。図１は本実施例の半導体記憶装置５０を示す回路図である。図１において、半導体記憶装置５０は１ビットのデータを記憶するメモリセル５１，５２，５３，５４と、各メモリセルにデータをそれぞれ書き込み、各メモリセルからそれぞれデータを読み出すためのビット線ＢＬ１，ＢＬ２，ＢＬ７，ＢＬ８と、各メモリセルをそれぞれ選択するためのワード線ＷＬ１，ＷＬ２と、選択されるメモリセルの強誘電体キャパシタの一方の電極に共通につながる分割セルプレート線ＤＣＰ１，ＤＣＰ２と、セルプレート線ＣＰと、セルプレート線と各分割セルプレート線を選択的に接続する転送トランジスタＴ１，Ｔ２と、センスアンプとを備えている。メモリセル５１，５２，５３，５４はそれぞれ強誘電体膜を持つメモリキャパシタＣ１１，Ｃ１２，Ｃ４１，Ｃ４２とＭＯＳトランジスタＴ１１，Ｔ１２，Ｔ４１，Ｔ４２を有している。メモリキャパシタＣ１１，Ｃ４１のそれぞれの一方の電極は分割セルプレート線ＤＣＰ１に接続されており、メモリキャパシタＣ１２，Ｃ４２のそれぞれの一方の電極は分割セルプレート線ＤＣＰ２に接続されている。ＭＯＳトランジスタＴ１１，Ｔ１２，Ｔ４１，Ｔ４２はメモリセルキャパシタＣ１１，Ｃ１２，Ｃ４１，Ｃ４２とビット線ＢＬ１，ＢＬ２，ＢＬ７，ＢＬ８とを選択時にそれぞれ接続する。
　
【００２６】なお、図１ではワード線ＷＬ１に対して、トランジスタＴ１で制御される分割セルプレート線ＤＣＰ１の１本が配置している例を示しているが、実際の半導体記憶装置のレイアウトの一例を図２に示す。図２において、１１，１Ｎ、Ｋ１，ＫＮ、はそれぞれ一時に選択されるメモリセル群を示す。各メモリセル群はＭ個の強誘電体キャパシタを有するメモリセルと、各メモリセルの強誘電体キャパシタの一方の電極に共通につながる分割セルプレート線からなり、たとえばメモリセル群１１はＣ１１１〜Ｃ１１ＭのＭ個のメモリセルと、分割セルプレート線ＤＣＰ１１とからなる。ＷＬ１〜ＷＬＮは複数Ｎ本のワード線を示し、ＢＬ１１〜ＢＬ１Ｍ、およびＢＬＫ１〜ＢＬＫＭはそれぞれ複数Ｍ本のビット線を示す。このように１本のワード線に対して複数のセルプレート線と複数の分割セルプレート線が配置され、セルプレート線は適切な信号によりデコードされ選択的に活性化し所定のメモリセルを選択する。
　
【００２７】次に、メモリセル５１にデータ“１”を書き込み、メモリセル５１にデータ“０”を書き込む場合の半導体記憶装置５０の動作を説明する。以下の動作説明では高レベルはＶｃｃレベル、低レベルはＧＮＤレベルであるとして説明する。ワード線ＷＬ１，ＷＬ２、およびビット線ＢＬ１，ＢＬ２，ＢＬ７，ＢＬ８、およびセルプレート線ＣＰ、および分割セルプレート線ＤＣＰ１，ＤＣＰ２、はすべてＧＮＤレベルにあるとする。まず、“１”データを書き込むメモリセル５１につながるビット線ＢＬ１にＶｃｃレベルを印加し、“０”データを書き込むメモリセル５３につながったビット線ＢＬ７にＧＮＤレベルを印加する。つぎに、ワード線ＷＬ１をＶｃｃにすることによりメモリセル５１，５３のトランジスタＴ１１，Ｔ４１を活性化して、ビット線ＢＬ１，ＢＬ７と強誘電キャパシタＣ１１，Ｃ４１とをそれぞれ接続する。これによりキャパシタＣ１１には正方向の電界がかかり、図８のＳ１の状態に遷移し、キャパシタＣ４１には電界が印加されず、状態の遷移がない。また、ワード線ＷＬ１がＶｃｃレベルとなることにより、セルプレート線ＣＰと分割セルプレート線ＤＣＰ１とを接続する転送トランジスタＴ１はオン状態となる。次に、セルプレート線ＣＰをＶｃｃレベルとすることにより、転送トランジスタを通じて分割セルプレート線ＤＣＰ１もＶｃｃレベルに持ち上げられる。これによりメモリセルキャパシタＣ１１の両電極はＶｃｃレベルとなり、図８のＳ２の状態に遷移し、メモリセルキャパシタＣ４１には逆方向電界が印加されて、図８のＳ３の状態に遷移する。次に、セルプレート線をＧＮＤレベルに戻すと、転送トランジスタＴ１を通じて分割セルプレート線ＤＣＰ１もＧＮＤレベルとなり、メモリセルキャパシタＣ１１には正方向電界が印加されて、図８のＳ１の状態に戻る。同時にメモリセルキャパシタＣ４１の両電極はＧＮＤレベルとなり、両極間の電界はゼロとなって、図８のＳ４の状態に遷移する。次に、ワード線ＷＬ１をＧＮＤレベルに戻してビット線ＢＬ１，ＢＬ７とメモリセル５１，５３とのそれぞれの接続を解除した後、ビット線ＢＬ１，ＢＬ７をＧＮＤレベルに戻すことにより、書き込み動作が完了する。書き込み動作完了直後、メモリセル５１のキャパシタＣ１１は図８のＳ１の状態にあるが、トランジスタＴ１１にリーク電流成分が存在するために時間経過とともにキャパシタ電極間の電位は低下して、図８のＳ２の状態で安定する。こうしてメモリセル５１のキャパシタＣ１１は図８のＳ２状態に設定され、メモリセル５３のキャパシタＣ４１は図８のＳ４の状態に設定されデータが書き込まれた。
　
【００２８】次にメモリセル５１，５３からデータを読み出す時の読み出し動作について説明する。書き込み時と同様にワード線ＷＬ１，ＷＬ２と、ビット線ＢＬ１，ＢＬ２，ＢＬ７，ＢＬ８と、セルプレート線ＣＰと、分割セルプレート線ＤＣＰ１，ＤＣＰ２はすべてＧＮＤレベルにある。また、メモリセルのキャパシタＣ１１は図８のＳ２の状態にあり、キャパシタＣ４１は図８のＳ４の状態にあるものとする。
　
【００２９】まずワード線ＷＬ１をＶｃｃレベルに上げることにより、メモリセル５１，５３のトランジスタＴ１１，Ｔ４１と、ビット線ＢＬ１，ＢＬ７とをそれぞれ接続する。また、同時に転送トランジスタＴ１によりセルプレート線ＣＰと分割セルプレート線ＤＣＰ１とが接続される。次に、セルプレート線ＣＰをＶｃｃレベルに上げると、転送トランジスタＴ１を通して分割セルプレート線ＤＣＰ１がＶｃｃレベルに上げられる。メモリセル５１，５３のキャパシタＣ１１，Ｃ４１にはそれぞれ負方向に電界が印加され、キャパシタＣ１１は図８のＳ２の状態からＳ３の状態に遷移し、キャパシタＣ４１は図３のＳ４の状態からＳ３の状態に遷移する。　
　
　また、図１ではワード線ＷＬ１に対して、トランジスタＴ１で制御される分割セルプレート線ＤＣＰ１の１本が配置している例を示しているが、実際の半導体記憶装置のレイアウトの一例を図２に示されていることより、図２において、ワード線ＷＬ１〜ＷＬＮがゲートに接続され、セルプレート線ＣＰと分割セルプレート線ＤＣＰとを接続するトランジスタが、第１図の説明における転送トランジスタＴ１、Ｔ２に当たること、メモリセルの各々Ｃ１１１〜ＣＫＮＭが、図１のメモリセルのごとく、ワード線にゲートが接続されたＭＯＳトランジスタＴ１１〜Ｔ４２及びこのＭＯＳトランジスタの電極と前記分割セルプレート線ＤＣＰ１，ＤＣＰ２との間に接続された強誘電体キャパシタＣ１１〜Ｃ４２で構成されていることは、明らかである。
　
　また、図２よりメモリセルＣ１１１〜ＣＫ１Ｍ、Ｃ１Ｎ１〜ＣＫＮＭの端よりワード線ＷＬ１，ＷＬＮが駆動され、メモリセルＣ１１１〜Ｃ１１Ｍ、Ｃ１Ｎ１〜Ｃ１ＮＭの端から分割セルプレート線ＤＣＰ１１、ＤＣＰ１Ｎが駆動され、メモリセルＣＫ１１〜ＣＫ１Ｍ、ＣＫＮ１〜ＣＫＮＭの端から分割セルプレート線ＤＣＰＫ１、ＤＣＰＫＮが駆動されていることは明らかである。
　
　したがって、刊行物には、
「強誘電体キャパシタを有するメモリセルＣ１１１〜ＣＫＮＭと各メモリセルの強誘電体キャパシタの一方の電極に共通につながる分割セルプレート線ＤＣＰ１１〜ＤＣＰＫＮとからなるそれぞれ一時に選択されるメモリセル群１１〜ＫＮと、複数本のワード線ＷＬ１〜ＷＬＮと、複数本のビット線ＢＬ１１〜ＢＬ１Ｍ、ＢＬＫ１〜ＢＬＫＭと、前記ワード線にゲートが接続されて前記セルプレート線と前記分割セルプレート線とを接続するトランジスタとを備え
　メモリセルＣ１１１〜ＣＫＮＭの各々は、ワード線にゲートが接続されたＭＯＳトランジスタ及びこのトランジスタの電極と前記分割セルプレート線との間に接続された強誘電体キャパシタで構成され、
　セルプレート線ＣＰ１と分割セルプレート線ＤＣＰ１１とを接続するトランジスタは、前記ワード線ＷＬ１がＶｃｃレベルとなることによりオン状態となり、次に前記セルプレート線ＣＰ１をＶｃｃレベルとすることにより前記分割セルプレート線ＤＣＰ１１もＶｃｃレベルに持ち上げられ、
　セルプレート線ＣＰＫと分割セルプレート線ＤＣＰＫ１とを接続するトランジスタは、前記ワード線ＷＬ１がＶｃｃレベルとなることによりオン状態となり、次に前記セルプレート線ＣＰＫをＶｃｃレベルとすることにより前記分割セルプレート線ＤＣＰＫ１もＶｃｃレベルに持ち上げられ、
　１本のワード線に対して複数のセルプレート線と複数の分割セルプレート線が配置され、セルプレート線は適切な信号によりデコードされ選択的に活性化し所定のメモリセルを選択し、
　メモリセルＣ１１１〜Ｃ１１Ｍの端より前記ワード線ＷＬ１が駆動され、前記複数のメモリセルＣ１１１〜Ｃ１１Ｍの端から前記分割セルプレート線ＤＣＰ１１が駆動され、
　メモリセルＣＫ１１〜ＣＫ１Ｍの端より前記ワード線ＷＬ１が駆動され、前記複数のメモリセルＣＫ１１〜ＣＫ１Ｍの端から前記分割セルプレート線ＤＣＰＫ１が駆動される　半導体記憶装置。」に関する発明（以下、「刊行物記載発明」という。）が記載されている。
　
２−３−２．対比
　本願補正発明と刊行物記載発明とを対比すると、　
　刊行物記載発明の「メモリセルＣ１１１〜Ｃ１１Ｍからなるメモリセル群１１」、「メモリセルＣＫ１１〜ＣＫ１Ｍからなるメモリセル群Ｋ１」、「メモリセルＣ１１１〜Ｃ１１ＭのＭＯＳトランジスタ」、「メモリセルＣＫ１１〜ＣＫ１ＭのＭＯＳトランジスタ」、「メモリセルＣ１１１〜Ｃ１１Ｍの強誘電体キャパシタ」、「メモリセルＣＫ１１〜ＣＫ１Ｍの強誘電体キャパシタ」は、
　本願補正発明の「第１のグループの複数のメモリセル」、「第２のグループの複数のメモリセル」、「第１のメモリセルトランジスタ」、「第２のメモリセルトランジスタ」、「第１の強誘電体キャパシタ」、「第２の強誘電体キャパシタ」に相当する。
　
　また、刊行物記載発明の「ワード線ＷＬ１」、「セルプレート線ＣＰ１」、「セルプレート線ＣＰＫ」、「分割セルプレート線ＤＣＰ１１」、「分割セルプレート線ＤＣＰＫ１」において印可されるＶｃｃレベル、ＧＮＤレベルは、本願補正発明の「第１のワード線信号」、「第１のセルプレート駆動信号」、「第２のセルプレート駆動信号」、「第１のセルプレート線信号」、「第２のセルプレート線信号」に相当し、刊行物記載発明の「ワード線ＷＬ１」は、明示されていないワード線駆動回路によって駆動されることは、メモリの動作として当然のことである。
　
　また、刊行物記載発明の「半導体記憶装置」は、メモリセルが、強誘電体キャパシタから構成されているので、本願補正発明の「強誘電体メモリ装置」に相当する。
　
　また、刊行物記載発明の「セルプレート線ＣＰ１と分割セルプレート線ＤＣＰ１１とを接続するトランジスタ」は、ワード線ＷＬ１がＶｃｃレベルとなることによりオン状態となり、次に前記セルプレート線ＣＰ１をＶｃｃレベルとすることにより前記分割セルプレート線ＤＣＰ１１もＶｃｃレベルに持ち上げられる機能を有しているので、本願補正発明の「第１のワード線信号と第１のセルプレート駆動信号を入力信号とし」「第１のセルプレート信号」を出力する「第１のセルプレート駆動回路」に相当するものであり、
　また、「ワード線ＷＬ１」がＶｃｃレベルに上げられている間は、本願補正発明の「第１のワード線信号の選択期間」に相当するものであり、「セルプレート線ＣＰ１」をＶｃｃレベルに上げ、「分割セルプレート線ＤＣＰ１１」をＶｃｃレベルに上げている期間は、本願補正発明の「第１の期間」に相当するものであり、刊行物記載発明の「セルプレート線ＣＰ１と分割セルプレート線ＤＣＰ１１とを接続するトランジスタ」は、メモリセル群１１を選択している回路であり、メモリセル群１１が選択されている以外の期間は非選択とする回路であることも明らかである。
　
　また、刊行物記載発明の「セルプレート線ＣＰＫと分割セルプレート線ＤＣＰＫ１とを接続するトランジスタ」は、ワード線ＷＬ１がＶｃｃレベルとなることによりオン状態となり、次に前記セルプレート線ＣＰＫをＶｃｃレベルとすることにより前記分割セルプレート線ＤＣＰＫ１もＶｃｃレベルに持ち上げられる機能を有しているので、本願補正発明の「第１のワード線信号と第２のセルプレート駆動信号を入力信号とし」「第２のセルプレート信号」を出力する「第２のセルプレート駆動回路」に相当するものであり、
　また、「ワード線ＷＬ１」がＶｃｃレベルに上げられている間は、本願補正発明の「第１のワード線信号の選択期間」に相当するものであり、「セルプレート線ＣＰＫ」をＶｃｃレベルに上げ、「分割セルプレート線ＤＣＰＫ１」をＶｃｃレベルに上げている期間は、本願補正発明の「第２の期間」に相当するものであり、刊行物記載発明の「セルプレート線ＣＰＫと分割セルプレート線ＤＣＰＫ１とを接続するトランジスタ」は、メモリセル群Ｋ１を選択している回路であり、メモリセル群Ｋ１が選択されている以外の期間は非選択とする回路であることも明らかである。
　
　　したがって、両者の発明の一致点、相違点は以下のとおりである。
［一致点］
「第１のワード線駆動回路から出力される第１のワード線信号、第１のセルプレート駆動回路から出力される第１のセルプレート線信号、第２のセルプレート駆動回路から出力される第２のセルプレート線信号、第１のグループの複数のメモリセル、第２のグループの複数のメモリセルを備え、
　前記第１のグループの複数のメモリセルの各々は、前記第１のワード線信号をゲートとした第１のメモリセルトランジスタ、前記第１のメモリセルトランジスタの電極と前記第１のセルプレート線信号との間に接続された第１の強誘電体キャパシタで構成され、
　前記第２のグループの複数のメモリセルの各々は、前記第１のワード線信号をゲートとした第２のメモリセルトランジスタ、前記第２のメモリセルトランジスタのソースまたはドレイン電極の一方の電極と前記第２のセルプレート線信号との間に接続された第２の強誘電体キャパシタで構成され、
　前記第１のセルプレート駆動回路は、前記第１のワード線信号と第１のセルプレート駆動信号を入力信号とし、前記第１のワード線信号の選択期間のうちの第１の期間で前記第１のセルプレート線信号が選択され、前記第１の期間以外の時は非選択となる回路であり、
　前記第２のセルプレート駆動回路は、前記第１のワード線信号と第２のセルプレート駆動信号を入力信号とし、前記第１のワード線信号の選択期間のうちの第２の期間で前記第２のセルプレート線信号が選択され、前記第２の期間以外の時は非選択となる回路であり、
　前記第１のグループの複数のメモリセルのうちの一方から前記第１のワード線信号が駆動され、前記第１のグループの複数のメモリセルのうちの端から前記第１のセルプレート線信号が駆動され、
　前記第２のグループの複数のメモリセルのうちの一方から前記第１のワード線信号が駆動され、前記第２のグループの複数のメモリセルのうちの端から前記第２のセルプレート線信号が駆動されることを特徴とする強誘電体メモリ装置。」
　
［相違点１］
　本願補正発明では、メモリセルトランジスタのドレインとセルプレート線信号との間に強誘電体キャパシタが接続されているのに対して、刊行物記載発明では、ＭＯＳトランジスタのドレイン又はソースのどちらと、セルプレート線信号との間に強誘電体キャパシタが接続されているものか明確ではない点。
　
［相違点２］
　セルプレート駆動回路が、本願補正発明では、ＣＭＯＳ論理回路で構成されているのに対して、刊行物記載発明では、トランジスタで構成されている点。
　
［相違点３］
　本願補正発明では、一方の端からワード線が駆動され、他方の端からセルプレート線が駆動されているのに対して、刊行物記載発明では、ワード線がどちらの端から駆動されるのかが明確ではない点。
　
２−３−３．判断　　　　　　　　　　　　　　　　　　　　　　　　　　
　相違点１について検討すると、従来、強誘電体メモリにおいて、強誘電体キャパシタをメモリセルトランジスタのドレインとセルプレート線との間に設けるか、又はメモリセルトランジスタのソースとセルプレート線との間に設けるかは、当業者がその必要に応じて選択し得る程度の設計手段に過ぎないものであるから（特開平７−８６５２８号公報の段落【０００４】の「ソース電極又はドレイン電極の一方が強誘電体キャパシタ４３の一方の電極に接続され」の記載、又は特開平７−９３９７８号公報の段落【００３１】の「セルトランジスタＴＲ１のソース・ドレイン端子の一方は強誘電体キャパシタＣＦ１の一方の端子に」の記載等を参照）、刊行物記載発明において、第１及び第２のメモリセルトランジスタのドレイン電極と第１及び第２のセルプレート線信号との間に第１及び第２の強誘電体キャパシタを接続して、本願補正発明のように構成することは、当業者が容易に想到し得る程度のことと認める。
　
　相違点２について検討すると、ＣＭＯＳ論理回路でワード線等の駆動回路を構成することは、従来周知の技術事項であるから（特開平５−１６７４２９号公報の段落【００１４】の「このワード線Ｗは、前記図１等により構成されたＢｉＣＭＯＳ回路により構成されたワード線駆動回路ＮＯＲ１により選択される。」の記載、又は特開平８−１３９２０４号公報の図４の記載等を参照）、刊行物記載発明のセルプレート駆動回路を構成しているトランジスタに代えて、ＣＭＯＳ論理回路を採用して、本願補正発明のように構成することは、当業者がその必要に応じて適宜為し得る程度のことと認める。
　
　相違点３について検討すると、ワード線信号とセルプレート線を互いに他方の端から駆動することは、従来より周知であるから（特開平０５−２３４３６０号公報の図１や図６、特開平０８−０５５４８４号公報の図５等を参照）、本願補正発明のように構成することは、当業者が容易に想到し得る程度のことと認める。
　
　そして、本願補正発明の奏し得る作用効果は、刊行物記載発明及び従来周知の技術事項から容易に予測し得る程度のものと認める。
　
　なお、審判請求人は、審判請求の理由補充書（第３頁第９行〜第２８行）において、「本願発明は、一例として図５に示すように、ワード線駆動回路ＷＤ００とセルプレート線駆動回路ＣＰＤ００がメモリセルブロックＭＣ０００、ＭＣ００１とからなる第１のメモリセルグループをはさんでその両端に位置し、ワード線駆動回路ＷＤ００とセルプレート線駆動回路ＣＰＤ１０がメモリセルブロックＭＣ１００、ＭＣ１０１とからなる第２のメモリセルグループをはさんでその両端に位置しており、セルプレート線駆動回路ＣＰＤ００、ＣＰＤ１０の各論理回路の一方の入力としてワード線信号ＷＬ００が入力される構成になっております。
　このような構成を採ることにより、補正の根拠において説明したように、ワード線信号ＷＬ００とセルプレート線信号ＣＰ００が図８に示す動作タイミングチャートに従って動作するときに、図５において、例えばワード線駆動信号とローアドレス選択信号とを入力とした論理回路であるワード線駆動回路ＷＤ００から出力されたワード線信号ＷＬ００が、ワード線駆動回路ＷＤ００に最も近い一方の端に位置するメモリセルブロックＭＣ０００から、ワード線駆動回路ＷＤ００から最も遠い他方の端に位置するメモリセルブロックＭＣ００１に向かって、それぞれのメモリセルブロックに含まれるメモリセルを順に駆動していき、一方、ワード線信号ＷＬ００とセルプレート線駆動信号ＣＰＳ０とを入力とした論理回路であるセルプレート線駆動回路ＣＰＤ００から出力されたセルプレート線信号ＣＰ００が、ワード線駆動回路ＷＤ００から最も遠い他方の端に位置するメモリセルブロックＭＣ００１から、ワード線駆動回路ＷＤ００に最も近い一方の端に位置するメモリセルブロックＭＣ０００に向かって、それぞれのメモリセルブロックに含まれるメモリセルを順に駆動していくことになります。」と述べているが、本願補正発明は、上記のように「ワード線駆動回路ＷＤ００とセルプレート線駆動回路ＣＰＤ００がメモリセルブロックＭＣ０００、ＭＣ００１とからなる第１のメモリセルグループをはさんでその両端に位置し、ワード線駆動回路ＷＤ００とセルプレート線駆動回路ＣＰＤ１０がメモリセルブロックＭＣ１００、ＭＣ１０１とからなる第２のメモリセルグループをはさんでその両端に位置しており、セルプレート線駆動回路ＣＰＤ００、ＣＰＤ１０の各論理回路の一方の入力としてワード線信号ＷＬ００が入力される構成」とはなっておらず、上記審判請求の理由補充書での審判請求人の主張は、採用することができない。
　また、各メモリセルアレイの中央にワード線駆動回路を設けることは、周知な技術的手段にすぎないものである。（特開平０３−１９８２９４号公報、第１図〜第４図を参照されたい）
　
２−３−４．まとめ
　したがって、本願補正発明は、刊行物記載発明及び従来周知の技術事項から、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、出願の際独立して特許を受けることができない。
　
２−４．むすび
　以上のとおり、本願補正発明は、特許法第１７条の２第５項の規定により準用する特許法第１２６条第４項の規定に違反するから、特許法１５９条第１項において準用する特許法第５３条第１項の規定に基づき却下すべきものである。
  
　
３．本願発明について
３−１．本願発明
　平成１５年１１月２８日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１４年１２月１２日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「第１のワード線駆動回路から出力される第１のワード線信号、第１のセルプレート駆動回路から出力される第１のセルプレート線信号、第２のセルプレート駆動回路から出力される第２のセルプレート線信号、前記第１のワード線信号をゲートとしたメモリセルトランジスタ、前記メモリセルトランジスタのドレインと前記第１のセルプレート線信号または前記第２のセルプレート線信号との間に接続された強誘電体キャパシタで構成され、
　前記第１のセルプレート駆動回路は、前記第１のワード線信号と第１のセルプレート駆動信号を入力信号とし、前記第１のワード線信号の選択期間のうちの第１の期間で前記第１のセルプレート線信号が選択され、前記第１の期間以外の時は非選択となるＣＭＯＳ論理回路で構成される回路であり、
　前記第２のセルプレート駆動回路は、前記第１のワード線信号と第２のセルプレート駆動信号を入力信号とし、前記第１のワード線信号の選択期間のうちの第２の期間で前記第２のセルプレート線信号が選択され、前記第２の期間以外の時は非選択となるＣＭＯＳ論理回路で構成される回路であることを特徴とする強誘電体メモリ装置。」
　
４．引用刊行物に記載された発明
　原査定の拒絶の理由に引用された特開平６−３１４４９４号公報（平成６年１１月８日出願公開。以下、「引用刊行物」という。）には、ワードオリエンテッドプロセッシングシステムに関して、図面と共に、以下の記載がなされている。
　
【００１５】【実施例】以下、図面を参照して本発明によるワードオリエンテッドプロセッシングシステムの実施例を詳細に説明する。図１は本発明によるワードオリエンテッドプロセッシングシステムの一実施例を示す。本システムはプロセッシングユニット４０及び強誘電体メモリ４１を具えている。プロセッシングユニット４０はアドレス出力端子Ａｘ，Ａｙ、データ入／出力端子４２及び読出及び書込信号ライン４８７，４８８を有している。
　
【００１６】強誘電体メモリ４１は行及び列に配置された複数個のメモリユニット４１０ａ，４１０ｂ，４１０ｃ，４１０ｄを含んでいる。各列には一つのプレートライン４５０ａ，４５０ｂ及び複数のビットライン４５２ａ，ｂ，４５４ａ，ｂ，４５６ａ，ｂ，４５８ａ，ｂがある。各ユニット４１０ａ，ｂ，ｃ，ｄはプレートライン接続点４１２ａ，ｂ，ｃ，ｄ及び複数のビットライン接続点４１６ａ，ｂ，ｃ，ｄ，４１８ａ，ｂ，ｃ，ｄ，４２０ａ，ｂ，ｃ，ｄ，４２２ａ，ｂ，ｃ，ｄを有する。各ユニット４１０ａ，ｂ，ｃ，ｄのビットライン接続点は、第１ビットライン接続点４１６ａ，ｂ，ｃ，ｄ，４１８ａ，ｂ，ｃ，ｄ，４２０ａ，ｂ，ｃ，ｄ，４２２ａ，ｂ，ｃ，ｄと、各別の第１スイッチ４３２ａ，ｂ，ｃ，ｄ，４３４ａ，ｂ，ｃ，ｄ，４３６ａ，ｂ，ｃ，ｄ，４３８ａ，ｂ，ｃ，ｄと、各別の強誘電体キャパシタ４２４ａ，ｂ，ｃ，ｄ，４２６ａ，ｂ，ｃ，ｄ，４２８ａ，ｂ，ｃ，ｄ，４３０ａ，ｂ，ｃ，ｄとを含む各別の直列接続を経て各ユニット内の共通ノード４１４ａ，ｂ，ｃ，ｄにそれぞれ結合する。共通ノード４１４ａ，ｂ，ｃ，ｄは同様に各ユニット４１０ａ，ｂ，ｃ，ｄの一部である第２スイッチ４４０ａ，ｂ，ｃ，ｄを経てプレートライン接続点４１２ａ，ｂ，ｃ，ｄにそれぞれ結合する。
　
【００１７】第１スイッチ４３２ａ，ｂ，ｃ，ｄ，４３４ａ，ｂ，ｃ，ｄ，４３６ａ，ｂ，ｃ，ｄ，４３８ａ，ｂ，ｃ，ｄ及び第２スイッチ４４０ａ，ｂ，ｃ，ｄは絶縁ゲート電界効果トランジスタ４３２ａ，ｂ，ｃ，ｄ，４３４ａ，ｂ，ｃ，ｄ，４３６ａ，ｂ，ｃ，ｄ，４３８ａ，ｂ，ｃ，ｄ，４４０ａ，ｂ，ｃ，ｄのチャネルを用いて実現する。これらトランジスタ４３２ａ，ｂ，ｃ，ｄ，４３４ａ，ｂ，ｃ，ｄ，４３６ａ，ｂ，ｃ，ｄ，４３８ａ，ｂ，ｃ，ｄ，４４０ａ，ｂ，ｃ，ｄのゲートを互いに接続すると共にユニット４１０ａ，ｂ，ｃ，ｄの駆動入力端子に接続する。
　
【００１８】メモリ４１は行選択回路４９６を含んでいる。行選択回路４９６は行アドレスを受信すアドレス入力端子４９８を有している。行選択回路は複数の行ライン４１３ａ，４１３ｂも有している。各行ライン４１３ａ，４１３ｂは一行のメモリユニット（４１０ａ，４１０ｂ），（４１０ｃ，４１０ｄ）の駆動入力端子に接続する。
　
【００１９】各列のプレートライン４５０ａ，４５０ｂを各別のスイッチ４６０ａ，４６０ｂを経て共通のプートライン４８０に結合する。各列の各別のビットライン４５２ａ，ｂ，４５４ａ，ｂ，４５６ａ，ｂ，４５８ａ，ｂを格別のスイッチ４６２ａ，ｂ，４６４ａ，ｂ，４６６ａ，ｂ，４６８ａ，ｂを経て各別のデータライン４８１，４８２，４８３，４８４に接続する。各列のビットライン４５２ａ，ｂ，４５４ａ，ｂ，４５６ａ，ｂ，４５８ａ，ｂ及びプレートライン４５０ａ，ｂを各別の等化スイッチ４７２ａ，ｂ，４７４ａ，ｂ，４７６ａ，ｂ，４７８ａ，ｂ，４７０ａ，ｂを経て大地に結合する。スイッチ４６０ａ，ｂ，４６２ａ，ｂ，４６４ａ，ｂ，４６６ａ，ｂ，４６８ａ，ｂ，４９０ａ，ｂ，４７２ａ，ｂ，４７４ａ，ｂ，４７６ａ，ｂ，４７８ａ，ｂは絶縁ゲート電界効果トランジスタで実現する。
　
【００２０】メモリ回路４１は列アドレス入力端子４９２を有する列選択回路４９０を含む。列選択回路４９０は、プレートライン４５０ａ，４５０ｂ及びビットライン４５２ａ，４５２ｂ，４５４ａ，４５４ｂ，４５６ａ，４５６ｂ，４５８ａ，４５８ｂを共通プレートライン４８０及びデータライン４８１，４８２，４８３，４８４に結合するトランジスタ４６０ａ，４６０ｂ，４６２ａ，４６２ｂ，４６４ａ，４６４ｂ，４６６ａ，４６６ｂ，４６８ａ，４６８ｂのゲートに結合された複数の列選択出力４９３ａ，４９３ｂを有している。各列選択出力４９３ａ，４９３ｂは更にインバータ４９１ａ，４９１ｂを経て、プレートライン４５０ａ，４５０ｂ及びビットライン４５２ａ，４５２ｂ，４５４ａ，４５４ｂ，４５６ａ，４５６ｂ，４５８ａ，４５８ｂを大地に結合するトランジスタ４７０ａ，４７０ｂ，４７２ａ，４７２ｂ，４７４ａ，４７４ｂ，４７６ａ，４７６ｂ，４７８ａ，４７８ｂのゲートに結合する。
　
【００２１】共通プレートライン４８０はプレートラインパルス回路４８５に結合する。プレートラインパルス回路４８５は読出及び書込信号ラインに接続する。データライン４８１，４８２，４８３，４８４は各別の読出／書込増幅器４８６ａ，４８６ｂ，４８６ｃ，４８６ｄに結合する。読出／書込増幅器４８６ａ，４８６ｂ，４８６ｃ，４８６ｄは読出／書込信号ライン４８７，４８８に接続する。
　
【００２３】ワードの読出し又は書込みのために、アドレスデータの行アドレス部分Ａｙを用いて行選択回路４９６を制御する。この回路はアドレス入力端子４９８に受信された行アドレス部分Ａｙの制御の下で複数の行ライン４１３ａ，４１３ｂから選択された一つの行ライン、例えば４１３ａに駆動信号を供給する。この駆動信号はアドサスされた一行内のメモリユニットの第１及び第２スイッチ４３２ａ，４３２ｂ，４３４ａ，４３４ｂ，４３６ａ，４３６ｂ，４３８ａ，４３８ｂ，４４０ａ，４４０ｂを導通させる。アドレスされない行の第１及び第２スイッチ４３２ｃ，４３２ｄ，４３４ｃ，４３４ｄ，４３６ｃ，４３６ｄ，４３８ｃ，４３８ｄ，４４０ｃ，４４０ｄは非導通のままである。列選択回路４９０はアドレス入力端子４９２に受信されるプロセッシングユニット４０からの列アドレスＡｘに対応する一列のプレートラインスイッチ４６０ａ及びビットラインスイッチ４６２ａ，４６４ａ，４６６ａ，４６８ａを導通させる。アドレスされない列のプレートラインスイッチ４６０ｂ及びビットラインスイッチ４６２ｂ，４６４ｂ，４６６ｂ，４６８ｂは非導通のままである。従って、プレートラインパルス回路４８５から、
・共通プレートライン４８０、
・プレートラインスイッチング素子４６０ａ、
・アドレスされた列のプレートライン４５０ａ、
・アドレスされた行内の一つのメモリユニット４１０ａの第２スイッチ４４０ａ、
・このメモリユニット内の各別の強誘電体キャパシタ４２４ａ，４２６ａ，４２８ａ，４３０ａ、
・各別の第１スイッチ４３２ａ，４３４ａ，４３６ａ，４３８ａ，
・アドレスされた列のビットライン４５２ａ，４５４ａ，４５６ａ，４５８ａ，
・ビットラインスイッチング素子４６２ａ，４６４ａ，４６６ａ，４６８ａ，
・データライン４８１，４８２，４８３，４８４
を経て読出／書込増幅器４８６ａ，４８６ｂ，４８６ｃ，４８６ｄに至る電荷転送路が生ずる。読出／書込増幅器４８６ａ，４８６ｂ，４８６ｃ，４８６ｄは各列毎に１セットづつ設けてもよい。この場合には読出／書込回路はビットライン４５２ａ，ｂ，４５４ａ，ｂ，４５６ａ，ｂ，４５８ａ，ｂとデータライン４８１，４８２，４８３，４８４との間に、ビートラインスイッチ４６２ａ，ｂ，４６４ａ，ｂ，４６６ａ，ｂ，４６８ａ，ｂの代りに配置する。
　
【００２８】１つのメモリユニットへの種々の情報ビット列（ワード）の個々のビットの書込みは例えば図２につき述べるパルス法により行われる。図２では、一例として論理レベル０，１，０，０をキャパシタ４２４ａ，４２６ａ，４２８ａ，４３０ａにそれぞれ書込む。
　
【００２９】図２はいくつかの信号波形：
２１０　　制御ライン４８７上の書込制御信号
２００　　行ライン４１３ａ上の行選択信号
２２０　　等化スイッチ４７０ａ，４７２ａ，４７４ａ，４７６ａ，４７８ａのゲートの信号
２３０　　共通プレートライン４８０上の電圧
２４０ａ，ｂ，ｃ，ｄデータライン４８１，４８２，４８３，４８４上の電圧を示している。
　
【００３０】
図２の説明において、１つのユニット４１０ａがアドレッシングにより選択されているものとする。行選択信号が能動状態へ遷移後にスイッチ４４０ａ，ｂ，４３２ａ，ｂ，４３４ａ，ｂ，４３６ａ，ｂ，４３８ａ，ｂを導通させる。列選択信号（等化信号２２０の反転信号）がスイッチ４６０ａ，４６２ａ，４６４ａ，４６６ａ，４６８ａを導通させる。このとき他のユニット４１０ｃ，ｄのスイッチ４４０ｃ，ｄ，４３２ｃ，ｄ，４３４ｃ，ｄ，４３６ｃ，ｄ，４３８ｃ，ｄは非導通である。スイッチ４６０ｂ，４６２ｂ，４６４ｂ，４６６ｂ，４６８ｂも非導通である。
　図２には「共通ノード４１４ｂから延在するライン」上の信号の波形が、共通プレートライン４８０上の信号（図２の２３０）の波形とほぼ等しい波形であることが示されている。
　
　したがって、引用刊行物には、
「行選択回路４９６に接続された行選択信号２００の行選択ライン４１３ａ、プレートライン４５０ａ、プレートライン４５０ｂ、共通ノード４１４ａから延在するライン、共通ノード４１４ｂから延在するライン、前記行選択ライン４１３ａにゲートが接続されて、前記プレートライン４５０ａと前記共通ノード４１４ａから延在するラインとを接続する第２のスイッチング素子４４０ａ、前記行選択ライン４１３ａにゲートが接続されて、前記プレートライン４５０ｂと前記共通ノード４１４ｂから延在するラインとを接続する第２のスイッチング素子４４０ｂ、前記行選択ライン４１３ａにゲートが接続された絶縁ゲート電界効果トランジスタからなる第１スイッチ４３２ａ〜４３８ａ、前記絶縁ゲート電界効果トランジスタからなる第１スイッチ４３２ａ〜４３８ａのドレインあるいはソース電極のいずれかの電極と前記共通ノード４１４ａから延在するラインとの間に接続された強誘電体キャパシタ４２４ａ〜４３０ａ、及び前記行選択ライン４１３ａにゲートが接続された絶縁ゲート電界効果トランジスタからなる第１スイッチ４３２ｂ〜４３８ｂ、前記絶縁ゲート電界効果トランジスタからなる第１スイッチ４３２ｂ〜４３８ｂの電極と前記共通ノード４１４ｂから延在するラインとの間に接続された強誘電体キャパシタ４２４ｂ〜４３０ｂで構成され、
　前記第２のスイッチング素子４４０ａは、前記行選択ライン４１３ａ上の行選択信号をゲートに受けて、前記プレートライン４５０ａ上の信号を前記共通ノード４１４ａから延在するライン上に送出し、
　前記第２のスイッチング素子４４０ｂは、前記行選択ライン４１３ａ上の行選択信号をゲートに受けて、前記プレートライン４５０ｂ上の信号を前記共通ノード４１４ｂから延在するライン上に送出し、
　１つのユニット４１０ａがアドレッシングにより選択されている場合、行選択信号が能動状態へ遷移後にスイッチ４４０ａ，ｂ，４３２ａ，ｂ，４３４ａ，ｂ，４３６ａ，ｂ，４３８ａ，ｂを導通させ、列選択信号（等化信号２２０の反転信号）がスイッチ４６０ａ，４６２ａ，４６４ａ，４６６ａ，４６８ａを導通させると、他のユニット４１０ｃ，ｄのスイッチ４４０ｃ，ｄ，４３２ｃ，ｄ，４３４ｃ，ｄ，４３６ｃ，ｄ，４３８ｃ，ｄ、スイッチ４６０ｂ，４６２ｂ，４６４ｂ，４６６ｂ，４６８ｂが非導通であり、
　共通ノード４１４ｂから延在するライン上の信号の波形が、共通プレートライン４８０上の信号（図２の２３０）の波形とほぼ等しい波形である強誘電体メモリ４１。」に関する発明（以下、「引用刊行物記載発明」という。）が記載されている。
　
５．対比
　本願発明と引用刊行物記載発明とを対比すると、引用刊行物記載発明の「強誘電体メモリ」は、メモリセルが、強誘電体キャパシタから構成されているので、本願発明の「強誘電体メモリ装置」に相当する。
　
　また、引用刊行物記載発明の「行選択ライン４１３ａにゲートが接続された絶縁ゲート電界効果トランジスタからなる第１スイッチ４３２ａ〜４３８ａ」及び「行選択ライン４１３ａにゲートが接続された絶縁ゲート電界効果トランジスタからなる第１スイッチ４３２ｂ〜４３８ｂ」は、本願発明の「第１のワード線信号をゲートとしたメモリセルトランジスタ」に相当し、引用刊行物記載発明の「強誘電体キャパシタ４２４ａ〜４３０ａ」及び「強誘電体キャパシタ４２４ｂ〜４３０ｂ」は、本願発明の「強誘電体キャパシタ」に相当しているものと認める。
　また、引用刊行物記載発明の「行選択ライン４１３ａ」は、本願発明の「ワード線」に相当し、引用刊行物記載発明の「行選択回路４９６」及び「行選択信号」は、本願発明の「第１のワード線駆動回路」及び「第１のワード線信号」にそれぞれ相当している。
　
　また、引用刊行物記載発明において、第２のスイッチング素子４４０ａは、前記行選択ライン４１３ａ上の行選択信号をゲートに受けて、前記プレートライン４５０ａ上の信号を前記共通ノード４１４ａから延在するライン上に送出しているから、引用刊行物記載発明の「共通ノード４１４ａ」は、本願発明の「第１のセルプレート線」に相当し、引用刊行物記載発明の「第２のスイッチング素子４４０ａ」は、本願発明の「第１のセルプレート駆動回路」に相当しているものと認める。
　
　また、引用刊行物記載発明において、第２のスイッチング素子４４０ｂは、前記行選択ライン４１３ａ上の行選択信号をゲートに受けて、前記プレートライン４５０ｂ上の信号を前記共通ノード４１４ｂから延在するライン上に送出しているから、引用刊行物記載発明の「共通ノード４１４ｂ」は、本願発明の「第２のセルプレート線」に相当し、引用刊行物記載発明の「第２のスイッチング素子４４０ｂ」は、本願発明の「第２のセルプレート駆動回路」に相当しているものと認める。
　　
　また、引用刊行物記載発明は、「１つのユニット４１０ａがアドレッシングにより選択されている場合、行選択信号が能動状態へ遷移後にスイッチ４４０ａ，ｂ，４３２ａ，ｂ，４３４ａ，ｂ，４３６ａ，ｂ，４３８ａ，ｂを導通させ、列選択信号（等化信号２２０の反転信号）がスイッチ４６０ａ，４６２ａ，４６４ａ，４６６ａ，４６８ａを導通させると、他のユニット４１０ｃ，ｄのスイッチ４４０ｃ，ｄ，４３２ｃ，ｄ，４３４ｃ，ｄ，４３６ｃ，ｄ，４３８ｃ，ｄ、スイッチ４６０ｂ，４６２ｂ，４６４ｂ，４６６ｂ，４６８ｂが非導通であり、
　共通ノード４１４ｂから延在するライン上の信号の波形が、共通プレートライン４８０上の信号（図２の２３０）の波形とほぼ等しい波形である」から、引用刊行物記載発明の「第２のスイッチング素子４４０ａ」からなる第１のセルプレート駆動回路は、「行選択ライン４１３ａ上の行選択信号」の選択期間の内の第１の期間で「共通ノード４１４ａから延在するライン」上の信号を選択し（図２の２００と２３０が共にハイレベルの期間）、前記第１の期間以外の時（図２の２００がハイレベルで２３０がローレベルの期間）では非選択としていることは明らかである。同様にして、引用刊行物記載発明の「第２のスイッチング素子４４０ｂ」からなる第２のセルプレート駆動回路は、「行選択ライン４１３ａ上の行選択信号」の選択期間の内の第１の期間で「共通ノード４１４ｂから延在するライン」上の信号を選択し（図２の２００と２３０が共にハイレベルの期間）、前記第１の期間以外の時（図２の２００がハイレベルで２３０がローレベルの期間）では非選択としていることは明らかである。
　
　また、引用刊行物記載発明の「強誘電体メモリ４１」は、本願発明の「強誘電体メモリ装置」に相当している。
　
　したがって、両者の発明の一致点、相違点は以下のとおりである。
［一致点］　
「第１のワード線駆動回路から出力される第１のワード線信号、第１のセルプレート駆動回路から出力される第１のセルプレート線信号、第２のセルプレート駆動回路から出力される第２のセルプレート線信号、前記第１のワード線信号をゲートとしたメモリセルトランジスタ、前記メモリセルトランジスタのソース又はドレイン電極の一方の電極と前記第１のセルプレート線信号または前記第２のセルプレート線信号との間に接続された強誘電体キャパシタで構成され、
　前記第１のセルプレート駆動回路は、前記第１のワード線信号と第１のセルプレート駆動信号を入力信号とし、前記第１のワード線信号の選択期間のうちの第１の期間で前記第１のセルプレート線信号が選択され、前記第１の期間以外の時は非選択となる回路であり、
　前記第２のセルプレート駆動回路は、前記第１のワード線信号と第２のセルプレート駆動信号を入力信号とし、前記第１のワード線信号の選択期間のうちの第２の期間で前記第２のセルプレート線信号が選択され、前記第２の期間以外の時は非選択となる回路であることを特徴とする強誘電体メモリ装置。」
　
［相違点１］
　本願発明では、メモリセルトランジスタのドレインとセルプレート線信号との間に強誘電体キャパシタが接続されているのに対して、引用刊行物記載発明では、メモリセルトランジスタのドレインとセルプレート線信号との間に強誘電体キャパシタが接続されているか明確ではない点。
　
［相違点２］
　セルプレート駆動回路が、本願発明では、ＣＭＯＳ論理回路で構成されているのに対して、引用刊行物記載発明では、スイッチング素子で構成されている点。
　
６．判断　　　　　　　　　　　　　　　　　　　　　　　　　　
　相違点１について検討すると、強誘電体メモリにおいて、強誘電体キャパシタをメモリセルトランジスタのドレインとセルプレート線との間に設けるか、又はメモリセルトランジスタのソースとセルプレート線との間に設けるかは、当業者がその必要に応じて適宜為し得る程度の技術事項に過ぎないものであるから（特開平７−８６５２８号公報の段落【０００４】の「ソース電極又はドレイン電極の一方が強誘電体キャパシタ４３の一方の電極に接続され」の記載、又は特開平７−９３９７８号公報の段落【００３１】の「セルトランジスタＴＲ１のソース・ドレイン端子の一方は強誘電体キャパシタＣＦ１の一方の端子に」の記載等を参照）、引用刊行物記載発明において、第１及び第２のメモリセルトランジスタのドレイン電極とセルプレート線信号との間に強誘電体キャパシタを接続して、本願発明のように構成することは、当業者がその必要に応じて適宜為し得る程度のものと認める。
　
　相違点２について検討すると、ＣＭＯＳ論理回路でワード線等の駆動回路を構成することは、従来周知の技術事項であるから（特開平５−１６７４２９号公報の段落【００１４】の「このワード線Ｗは、前記図１等により構成されたＢｉＣＭＯＳ回路により構成されたワード線駆動回路ＮＯＲ１により選択される。」の記載、又は特開平８−１３９２０４号公報の図４の記載等を参照）、引用刊行物記載発明の第１及び第２のセルプレート駆動回路を構成しているスイッチング素子に代えて、ＣＭＯＳ論理回路を採用して、本願発明のように構成することは、当業者が容易に想到し得る程度のものと認める。
　
　そして、本願発明の奏し得る作用効果は、引用刊行物記載発明及び従来周知の技術事項から容易に予測し得る程度のものと認める。
　
７．むすび
　以上のとおり、本願発明は、引用刊行物記載発明及び従来周知の技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。