(57)【要約】  要素アレイのグループに結合され、複数の受信ラインを形成するために要素グループを部分的にビームフォーミングするマイクロビームフォーマが提供される。マイクロビームフォーマでは、複数の信号ストリームを出力するように遅延ラインが構成され、複数の信号ストリームは、マイクロビームフォーマにおけるマルチライン受信をサポートするように様々な量で遅延される。ビームフォーミング中の読み込みプロセスは非破壊的であり、これにより、マルチライン受信ビームが単一の遅延ラインから生成されることを許容する。
2018503459.tif 000002
【特許請求の範囲】
【請求項１】
アナログ・ランダム・アクセス・メモリ（ＡＲＡＭ）を含む遅延要素を有する受信ビームフォーマであって、前記遅延要素は：
トランスデューサ要素のアレイから受信されるアコースティック信号から生成される入力アナログ電気信号を受信するように構成される入力ライン；
前記入力ラインに接続される複数の書き込みスイッチを作動させるように構成される書き込みシフト・レジスタ；
電荷を保存するように構成される複数の容量要素であって、前記電荷は複数の出力から異なる遅延時間で読み出されることが可能である、複数の容量要素；
前記電荷が、異なる出力から異なる遅延時間で読み出されるように、前記複数の出力に接続される複数の読み込みスイッチを作動させるように構成される複数の読み込みシフト・レジスタ；及び
複数の加算要素であって、各々の加算要素は、前記容量要素の出力各々からの出力信号を加算するように構成される、複数の加算要素；
を有する、受信ビームフォーマ。
【請求項２】
保存された電荷が、前記複数の出力から、異なる遅延時間で並列的に読み込まれることが可能である、請求項１に記載の受信ビームフォーマ。
【請求項３】
前記複数の容量要素のうち少なくとも１つの容量要素が、書き込み動作の間に前記入力ライン及びＤＣ電源に結合されるキャパシタを含み、前記キャパシタは、複数の増幅器に結合され、前記キャパシタに保存される電荷のインテロゲーションを許容するように構成され、前記電荷は異なる遅延時間で読み込まれることが可能である、請求項１に記載の受信ビームフォーマ。
【請求項４】
少なくとも１つの容量要素が複数のキャパシタを含み、前記複数のキャパシタは、前記複数のキャパシタのうち個々のキャパシタに電荷が書き込まれることが可能であるように、前記書き込みスイッチに結合される、請求項１に記載の受信ビームフォーマ。
【請求項５】
複数のキャパシタは、前記キャパシタに保存された電荷のインテロゲーションを許容するように構成される複数の増幅器に結合される、請求項３に記載の受信ビームフォーマ。
【請求項６】
前記キャパシタに保存された電荷を同一又は相違する時間に読み込むように構成される請求項４に記載の受信ビームフォーマ。
【請求項７】
前記受信ビームフォーマにおける加算ノード数は、マルチライン受信ビームフォーミング中にビームフォーミングされるライン数に対応する、請求項１に記載の受信ビームフォーマ。
【請求項８】
マルチライン受信ビームフォーミングが、２Ｘ以上のマルチライン受信ビームフォーミングを含む、請求項４に記載の受信ビームフォーマ。
【請求項９】
前記トランスデューサ要素のアレイは、トランスデューサ要素の一次元アレイ又は二次元アレイを含む、請求項１に記載の受信ビームフォーマ。
【請求項１０】
受信される前記アコースティック信号は、前記アレイのトランスデューサ要素のパッチから生成される、請求項１に記載の受信ビームフォーマ。
【請求項１１】
前記加算要素は、加算ノード、共通バス及び/又は加算回路を有する、請求項１に記載の受信ビームフォーマ。
【請求項１２】
前記書き込み及び読み込みシフト・レジスタは、プログラム可能な遅延時間のために、デコーダ、入力カウンタ、及び出力カウンタを有する、請求項１に記載の受信ビームフォーマ。
【請求項１３】
前記書き込み及び読み込みシフト・レジスタは、巡回式ワン・ホット・シフト・レジスタを有する、請求項１に記載の受信ビームフォーマ。
【請求項１４】
請求項１に記載の受信ビームフォーマを有する超音波プローブ。
【請求項１５】
前記受信ビームフォーマは、超音波システムにおけるシステム・ビームフォーマに結合される、請求項１１に記載の超音波プローブ。
【請求項１６】
マルチライン受信ビームフォーミングのための方法であって：
トランスデューサ要素のアレイから受信されるアコースティック信号から生成される入力アナログ電気信号を、入力ラインにおいて受信するステップ；
書き込みシフト・レジスタを利用して、前記入力ラインに接続される複数の書き込みスイッチを作動させるステップ；
各々が複数の出力を有する複数の容量要素に電荷を保存するステップ；
複数の読み込みシフト・レジスタを利用して、前記複数の出力に接続される複数の読み込みスイッチを、異なる出力から異なる遅延時間で電荷が読み込まれるように作動させるステップ；及び
複数の加算要素において、前記容量要素の出力各々からの出力信号を加算するステップ；
を有する方法。
【請求項１７】
前記複数の容量要素のうち少なくとも１つの容量要素が、書き込み動作の間に前記入力ライン及びＤＣ電源に結合されるキャパシタを含み、前記キャパシタは、複数の増幅器に結合され、前記キャパシタに保存される電荷のインテロゲーションを許容するように構成され、前記電荷は異なる遅延時間で読み込まれることが可能である、請求項１６に記載の方法。
【請求項１８】
少なくとも１つの容量要素が複数のキャパシタを含み、前記複数のキャパシタは、前記複数のキャパシタのうち個々のキャパシタに電荷が書き込まれることが可能であるように、前記書き込みスイッチに結合される、請求項１６に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
超音波アレイ・トランスデューサは、1行のトランスデューサ要素、すなわち、2次元(2D)画像平面を撮像するための1次元(1D)アレイとして、あるいは、3次元領域を撮像するためのトランスデューサ要素の2次元(2D)アレイとして構成される。2Dアレイは、アジマス(方位角)及びエレベーション(仰角)方向の双方に延びる要素を有し、それらの要素は、アジマス及びエレベーション方向にビームをフォーカシング及びステアリングすることの双方のために、完全に独立して操作されることが可能である。これらのアレイは平坦に又は湾曲した向きに構成されることが可能である。
【０００２】
多数の要素を有する2次元アレイ・トランスデューサだけでなく1Dアレイは、その多数のトランスデューサ要素に起因して問題を提起する。これらの要素の各々は送信及び受信時に個別的に制御されなければならないので、各々の要素について個別的な信号ラインが提供されなければならない。1Dアレイは、100-200個の要素による行を含み、100-200個の信号ラインを必要とし、信号ラインは比較的小型で軽量のケーブルに収容されることが可能であるが、比較的少数のチャネルのシステム・ビームフォーマとともに動作する必要があるかもしれない。2Dアレイは、ある方向に100-200要素の行と、別の方向に100-200要素の列とを有し、合計で何千もの個別的な要素を有する。何千もの信号ラインのケーブルは、プローブには実用的ではなく、プローブは手で握られ、ソノグラファーにより操作されなければならない。この問題に対処するため、マイクロビームフォーマ集積回路がトランスデューサ・アレイに取り付けられることが可能であり、トランスデューサ・アレイは、パッチと呼ばれる要素のグループによる部分的なビームフォーミングを実行する。各パッチの個々に遅延して加算される信号は、標準サイズのケーブルにより超音波システム・ビームフォーマに導かれ、各パッチからの合成信号がシステム・ビームフォーマのチャネルに印加され、ビームフォーミング動作を完了する。
【０００３】
不都合なことに、部分的に合計するパッチ要素によるマイクロビームフォーミング方式は、マルチライン受信ビームフォーミングにより制限される。マルチライン受信ビームフォーミングは、1つの送信ビームから複数の受信ビームを生成することにより、フレーム・レートを改善するメインフレーム・ビームフォーミングで頻繁に使用される。しかしながら、マイクロビームフォーミングは、メインフレーム・ビームフォーマの前に部分ビームを形成することを含む。これは、メインフレームが、部分和に対して、異なる受信ビームフォーミング遅延しか適用できないという欠点を有し、場合によっては、この欠点はマルチライン受信ビームが形成される度合いを制限する。(マイクロビームフォーマ出力である)部分和の中の要素のグループが大きくなればなるほど、高品質のマルチライン受信を達成することは困難になる。マトリクス・アレイは、小さな又は大きな要素グループからの部分和の形成を含むことが可能であり、この場合、メインフレームのマルチライン受信能力は、それらの合計信号を「再ステアリング(resteer)」できないことに起因して、劣化してしまう。従って、マルチライン受信パフォーマンスは損なわれてしまう。1Dアレイのパッチは、超音波波長に対して非常に長く、従って、高品質なマルチライン受信を行うことができない。
【０００４】
従って、部分和(マイクロビームフォーミング)が使用される場合のマルチライン受信ビームフォーミングに対する改善されたアーキテクチャ及び方法が必要とされている。
【発明の概要】
【０００５】
一実施形態において、本発明は、アナログ・ランダム・アクセス・メモリ(ARAM)を含む遅延要素を有する受信ビームフォーマを提供し、遅延要素は、トランスデューサ要素のアレイから受信されるアコースティック信号から生成される入力アナログ電気信号を受信するように構成される入力ラインと、入力ラインに接続される複数の書き込みスイッチを作動させるように構成される書き込みシフト・レジスタと、電荷を保存するように構成される複数の容量要素であって、その電荷は複数の出力から異なる遅延時間で読み出されることが可能である、複数の容量要素と、電荷が、異なる出力から異なる遅延時間で読み出されるように、複数の出力に接続される複数の読み込みスイッチを作動させるように構成される複数の読み込みシフト・レジスタと、複数の加算要素であって、各々の加算要素は、前記容量要素の出力各々からの出力信号を加算するように構成される、複数の加算要素とを有することが可能である。
【０００６】
一実施形態において、受信ビームフォーマは、複数の出力から保存される電荷が異なる遅延時間で並列的に読み込まれることが可能であるように構成される。例えば、複数の容量要素の各々における第1出力は第1遅延時間で読み込まれることが可能であり、複数の容量要素の各々における第2出力は異なる遅延時間で読み込まれることが可能である。
【０００７】
一実施形態では、複数の容量要素のうち少なくとも1つの容量要素が、書き込み動作の間に入力ライン及びDC電源に結合されるキャパシタを含む。キャパシタは、複数の増幅器に結合され、キャパシタに保存される電荷のインテロゲーションを許容するように構成され、電荷は異なる遅延時間で読み込まれることが可能である。一実施形態では、少なくとも1つの容量要素が複数のキャパシタを含み、複数のキャパシタは、複数のキャパシタのうち個々のキャパシタに電荷が書き込まれることが可能であるように、書き込みスイッチに結合される。複数のキャパシタは、キャパシタに保存された電荷のインテロゲーションを許容するように構成される複数の増幅器に結合されることが可能である。受信ビームフォーマは、キャパシタに保存された電荷を同一又は相違する時間に読み込むように構成されることが可能である。
【０００８】
一実施形態では、受信ビームフォーマにおける加算ノード数は、マルチライン受信ビームフォーミング中にビームフォーミングされるライン数に対応していてもよい。マルチライン受信ビームフォーミングが、NX個のマルチラインを含むことが可能であり、例えば、2X以上のマルチライン受信ビームフォーミングを行ってもよい。ビームフォーマは、例えば、トランスデューサ要素の一次元アレイ又は二次元アレイ等のようなトランスデューサ要素のアレイに結合されることが可能である。ビームフォーマから受信されるアコースティック信号は、アレイのトランスデューサ要素のパッチから生成されることも可能であり、ビームフォーマにおける加算要素は、加算ノード、共通バス及び/又は加算回路を含むことが可能である。  書き込み及び読み込みシフト・レジスタは、プログラム可能な遅延時間のために、デコーダ、入力カウンタ、及び出力カウンタを含むことが可能である。一実施形態では、書き込み及び読み込みシフト・レジスタは、巡回式ワン・ホット・シフト・レジスタ(cyclized  one  hot  shift  registers)を有する。本発明のビームフォーマは、超音波システムに結合されることが可能な超音波プローブに含まれることが可能である。
【０００９】
本発明はマルチライン受信ビームフォーミングのための方法を更に含む。例えば、本発明が含むマルチライン受信ビームフォーミングのための方法は、トランスデューサ要素のアレイから受信されるアコースティック信号から生成される入力アナログ電気信号を、入力ラインにおいて受信するステップと、書き込みシフト・レジスタを利用して、入力ラインに接続される複数の書き込みスイッチを作動させるステップと、各々が複数の出力を有する複数の容量要素に電荷を保存するステップと、複数の読み込みシフト・レジスタを利用して、複数の出力に接続される複数の読み込みスイッチを、異なる出力から異なる遅延時間で電荷が読み込まれるように作動させるステップと、複数の加算要素において、前記容量要素の出力各々からの出力信号を加算するステップとを含むことが可能である。本方法において、複数の容量要素のうち少なくとも1つの容量要素は、書き込み動作の間に入力ライン及びDC電源に結合されるキャパシタを含む。キャパシタは、複数の増幅器に結合されキャパシタに保存される電荷のインテロゲーションを許容するように構成され、電荷は異なる遅延時間で読み込まれることが可能である。一実施形態では、本方法における少なくとも1つの容量要素が複数のキャパシタを含み、複数のキャパシタは、複数のキャパシタのうち個々のキャパシタに電荷が書き込まれることが可能であるように、書き込みスイッチに結合される。
【図面の簡単な説明】
【００１０】
【図１】本発明の例示的な実施形態による超音波撮像システムの一実施形態の概略図。
【００１１】
【図２】本発明の例示的な実施形態によるマイクロビームフォーマ及びシステム・ビームフォーマを示すブロック図。
【００１２】
【図３】本発明の例示的な実施形態によるビームフォーミング・アーキテクチャのブロック図。
【００１３】
【図４】本発明の例示的な実施形態によるプログラム可能な遅延ラインとして使用されるアナログ・ランダム・アクセス・メモリを示す図。
【００１４】
【図５】本発明の例示的な実施形態によるアナログ・ランダム・アクセス・メモリに含まれる回路を示す図。
【００１５】
【図６】本発明の例示的な実施形態によるアナログ・ランダム・アクセス・メモリに含まれる回路を示す図。
【発明を実施するための形態】
【００１６】
以下の詳細な説明では、限定ではなく説明のために、本教示による実施形態の十分な理解をもたらすように、具体的な詳細を示す例示的な実施形態が説明される。しかしながら、本願で開示される具体的な詳細から逸脱した本教示による他の実施形態も、特許請求の範囲内に属することは、本開示の恩恵を享受した当業者には明らかであろう。更に、例示の実施形態の説明を不明瞭にするかもしれないことに配慮して、良く知られた装置及び方法の説明は省略されている。そのような方法及び装置も本教示の範囲内にある。
【００１７】
従って、以下の詳細な説明は限定的な意味に解釈されるべきではなく、本システムの範囲は添付の特許請求の範囲によってのみ規定される。本願の図中の参照番号のうち先頭の桁(1つ以上の桁)は一般的には図番号に対応するが、例外的に、複数の図面に登場する同じコンポーネントは同じ参照番号で識別される。更に、簡明化のため、所定の図面についての詳細な説明は、それらが当業者にとって明らかである場合には、本システムの説明を曖昧にしてしまうかもしれないことに配慮して、議論されていない。
【００１８】
本発明は、アレイ要素のグループに結合されるマイクロビームフォーマを利用するアレイ・トランスデューサに関連し、マイクロビームフォーマは、複数の受信ラインを形成するために要素のグループを部分的にビームフォーミングする。マイクロビームフォーミングは、スイッチトキャパシタ・ストレージ・アレイであるアナログRAMを利用することが可能であり、そのストレージ・アレイは、全てのマイクロチャネルで到来RF信号をサンプリングし、何らかの時間の後でサンプリングを読み込むことにより遅延を適用する。特定のキャパシタへの書き込みイベントから、その電荷が読み込まれるまでの時間は、有効遅延(the  effective  delay)である。書き込みイベントは、サンプリング期間中に、(VMIDとして言及される一定の電圧に対して)1つのキャパシタを充電するようにパスゲートをストロボするサイクリング・ワンホット・シフト・レジスタ(a  cycling  one-hot  shift  register)により制御されることが可能である。読み込みイベントは、出力バッファにわたってキャパシタの両端を接続する別のワンホット・シフト・レジスタにより制御されることが可能である。出力バッファは、キャパシタに保存される電圧を模したステップ状電圧(a  step-wise  voltage)を出力で生成する。別のサンプリング期間の後に、別のキャパシタがその出力バッファを介してスイッチングされることが可能である。このように、出力電圧は、入力RF信号の遅延したステップ状の表現になる。
【００１９】
マルチラインは、改善されたフレーム・レートを提供するために頻繁に使用されるが、現在のところマイクロビームフォーマは、シングルリード機能(a  single-read  capability)しか提供しない。特定の形態において、本発明は、出力バッファを介してストレージ・キャパシタをスイッチングするリード・プロセスに関連し、そのプロセスは、非破壊的(non-destructive)であり、複数の読み込み動作を許容する。例えば、本発明は、固有に遅延した出力の各々について、同じARAM遅延ラインを使用してサンプルを読み込み直すだけである。特に、本発明は、遅延ラインが複数の出力ストリームを出力することを許容するアナログ回路を提供し、複数の出力ストリームは、マイクロビームフォーマでマルチライン受信をサポートするように異なる量だけ遅延させられる。遅延ラインからの各出力は、マルチライン受信ビームフォーミングのビームのための構成要素とすることが可能である。例えば、2つの出力が2Xマルチライン受信ビームフォーミングに対応し、4つの出力が4Xマルチライン受信ビームフォーミングに対応し、等々であってもよい。本発明は、例えば、同じキャパシタから、(第2、第3又は第4シフト・レジスタにより制御される)何らかの後の時点で再び読み込む機能を許容し、読み込んだものを、第2、第3又は第4出力バッファを介して接続する。これは、多くのステップ状出力サンプルが、同じ単独の入力から導出されることを許容し、その場合において、各々の出力ストリームは固有の遅延を有することが可能である。書き込み制御及びARAMストレージ・キャップ(cap)構造は、これら固有の出力の各々の間で共有されることが可能であり、それにより、スペース及び電力効率の増加をもたらす。増加したスペース及び電力効率は、超音波プローブに対する多くの利点をもたらすことが可能であり、プローブ中の他のコンポーネントのために、そのようなスペースが更に利用可能であるだけでなく、スキャニング中に生じる熱を少なくする。
【００２０】
マイクロビームフォーミングは、多くの要素(グループ又はパッチ)からの情報を単独の出力に統合することを含み、その単独の出力は、以後、メインフレームによりディジタル化される。典型的にはメインフレームにおいて(マルチポートRAMを利用して)実行されるマルチライン受信は、A/Dに先行して要素グループが一緒に加算される規模の大きさに依存して、実行することが困難又は不可能になる。すなわち、メインフレームでマルチライン受信に必要な遅延差は、(マイクロビームフォーミングされる)グループ全体についてしか適用できないからである。この制約において、マイクロビームフォーマは、単独のA/Dに先行してビームフォーミングの全てを実行することが可能であるが、その時点でメインフレームに基づく受信マルチラインは不可能になる(ビームは既に完全に形成されているからである−1x)。本発明は、例えば、様々な操作される受信マルチラインを形成するために、各々のマイクロチャネルに異なる遅延を適用する。本発明は、高ファンネリング率のマイクロビームフォーマ(high-funneling-ratio  microbeamformers)(すなわち、大きなグループ)が、それでも、フレーム・レートを改善する高次のマルチラインを適切に実効できることを許容する。
【００２１】
一形態において、本発明は、マルチライン受信ビームフォーミングのための複数の出力を有する遅延ラインを含む超音波トランスデューサ・プローブ及び超音波システムを提供する。先ず図1を参照すると、本発明原理に従って構成される超音波システムが、ブロック図形式で示されている。プローブ10は、2次元アレイ・トランスデューサ12のようなトランスデューサを有する。アレイの要素は、トランスデューサ・アレイの後方でプローブの中に配置されるマイクロビームフォーマ14に結合される。マイクロビームフォーマは、アレイの要素に、タイミング制御された送信パルスを印加し、アレイの前方にある3次元画像フィールドにおける所望の方向及び所望の焦点ポイントへビームを送信する。送信されたビームからのエコーは、アレイ要素により受信され、マイクロビームフォーマ14の遅延部に与えられ、そこでそれらは個別的に遅延させられる。ここで更に図示されているように、アレイから受信された信号はマイクロビームフォーマに入力されることが可能であり、蓄積された電荷の非破壊的な読み込みを行う本発明のアーキテクチャにより、複数の出力が様々な遅延時間に読み込まれることが可能である。何らかの実施形態では、パッチを構成するトランスデューサ要素のグループの遅延信号は、そのパッチに対する部分的な合計信号を形成するように統合される。この実施形態におけるパッチの要素(群)は、一緒に操作され、それらの信号を、リファレンスに対して個々に遅延させ、その後に、マイクロビームフォーマにより統合され、パッチからプローブ導体へ又は超音波システム・ビームフォーマ・チャネルへの1つの信号を形成する。遅延ラインからの複数の出力は異なる時間に読み込まれることが可能であるので、個々の出力各々について異なる遅延を利用しながら1つの遅延ラインにより、異なるビームの形成が可能である。異なる信号の統合は、パッチの要素から共通バス又は加算ノードへの遅延信号を結合することにより、実行されることが可能である。加算回路又はその他の回路の使用も可能である。各パッチの加算ノードはケーブル16の導体に結合され、その導体は部分的なビーム合計パッチ信号をシステム・メインフレームへ導く。システム・メインフレームでは、パッチ信号がディジタル化されてシステム・ビームフォーマ22のチャネルに与えられ、システム・ビームフォーマ22は各々のパッチ信号を適切に遅延させる。遅延したパッチ信号は、その後に、コヒーレントなステアリング及びフォーカスされる受信ビームを形成するように統合される。3D画像フィールドからのビーム信号は、システム画像プロセッサ24により処理され、画像ディスプレイ30における表示用の2D又は3D画像を生成する。プローブ選択、ビーム・ステアリング及びフォーカシング、並びに、信号及び画像の処理などのような超音波システム・パラメータの制御は、コントローラ26の制御の下で実行され、コントローラ26はシステムの様々なモジュールに結合されている。プローブ10の場合、ケーブル16のデータ・ラインにより、何らかの制御情報がシステム・メインフレームからマイクロビームフォーマに提供される。ユーザは、制御パネル20を利用することで、これらの動作パラメータの多くを制御する。
【００２２】
図2は、本発明の遅延ライン要素を含む部分的に加算するマイクロビームフォーマの概念を示す。図2に描かれているものは、破線34及び36により3つのエリアに区分けされる。プローブ10のコンポーネントは、破線34の左側に示され、システム・メインフレームのコンポーネントは破線36の右側に示され、ケーブル16は2つの破線の間に示されている。プローブのトランスデューサ・アレイの要素は、隣接するトランスデューサ要素のパッチに分割される。アレイ12の5つのパッチが図示されており、各々のパッチは9個の隣接する要素を含む。パッチ12a，12c及び12eに対するマイクロビームフォーマ・チャネルが図示されている。パッチ12aの9個の要素は、DL1として示されるマイクロビームフォーマの9本の遅延ラインに結合される。同様に、パッチ12c及び12eの9個の要素が、DL2及びDL3で示される遅延ラインに結合される。これらの遅延ラインにより与えられる遅延は、アレイのサイズ、要素ピッチ、パッチの間隔及びディメンジョン、ビーム・ステアリングのレンジ(又は範囲)及びフォーカシングのレンジなどのような多くの変数の関数である。遅延ライン・グループDL1，DL2，DL3の各々は、各自のパッチの要素からの信号を、共通時間又は位相リファレンスまで遅延させる。図示されるように、DL1，DL2，DL3の遅延ラインの各々は、信号に異なる遅延を適用する2つの出力を有する。2つの出力は例示的に示されているにすぎない。例えば、2X，4X，8X，16X及び32Xマルチライン・ビームフォーミングのために、4，8，16及び32個の出力が使用可能であることを含む多数の出力も想定されている。遅延ラインの各グループの各出力からの遅延信号は、それぞれ、各自の加算器Σ1，Σ2，Σ3，Σ4，Σ5，Σ6により合成され、要素群のパッチから、アレイの部分和信号を形成する。各々の部分和信号は個々のバス15に与えられ、各々のバスはケーブル16の導体に結合され、その導体は部分和信号をシステム・メインフレームに案内する。システム・メインフレームでは、各々の部分和信号は、A/Dコンバータ25に印加され、その後にシステム・ビームフォーマ22のチャネルの遅延ライン28に印加される。これらの遅延ラインは、システム・ビームフォーマ加算器30及び31(EA及びEBとして示されている)により、部分和信号を、複数の出力ビームにステアリング及びフォーカシングする。最終的に形成されたビームは視野内の2つの異なるラインに沿う信号強度を表現し、そのビームは、更なる信号処理及び表示のためにシステム画像プロセッサに転送されることが可能である。メインフレーム・ビームフォーミング遅延28は、より多くの受信ビームを形成するために、標準的な受信マルチライン・ビームフォーミングの方式で更に分岐されることが可能である(ここでは30及び31として2つが示されている)。
【００２３】
図2の例は9要素のパッチとともに示されているが、構成されるマイクロビームフォーマ・システムは、例えば16，32，48又は70要素以上のような多数の要素のパッチをしばしば有することが、理解されるであろう。パッチの要素は、互いに隣接させること、間隔を空けること、あるいは、チェッカーボード・パターンで混じり合うことさえ可能であり、チェッカーボード・パターンでは、「奇数」番号の要素が或るパッチに結び付けられ、「偶数」番号の要素が別のものに結び付けられてもよい。パッチは、直線状、正方形状、四角形状、菱形形状、6角形状とすることが可能であり、あるいは、その他の所望の任意の形状にすることが可能である。トランスデューサ10のハンドル内のマイクロビームフォーマ14の位置は、ケーブルの複雑さを軽減するように配慮されているが、一実施形態では、マイクロビームフォーマは、メインフレーム・ビームフォーマとともに密接に統合されることが可能であり、例えば、従来のケーブルが従来のアレイをコネクタに結合し、或いは、システムがマイクロビームフォーマ及びメインフレーム・ビームフォーマを含んでもよいことが、理解されるであろう。
【００２４】
図3は、本発明の一実施形態による、ビームフォーマの遅延要素についての更に詳細な図を示す。図3に関連して示されるように、アレイ12に結合される受信ビームフォーマ40のチャネル441,442,443,...44Nは、複数の出力を有するプログラム可能な遅延要素461,462,463,...46Nに結合され、その複数の出力は、遅延要素に蓄積される電荷についての様々な遅延した読み出しに対応する。ここでは、2つの出力が例示的に示されている。各々の遅延ラインからの第1出力は第1加算要素481に結合される一方、各々の遅延ラインからの第2出力は第2加算要素482に結合される。加算要素は、個々の出力からの遅延信号を加算し、加算された信号を、受信ビームフォーマ40のチャネル出力501及び502に提供する。
【００２５】
一実施形態において、ビームフォーマ40はシステム・コントローラを用いて動作させられ、システム・コントローラはマイクロプロセッサ及び関連するメモリを含む。システム・コントローラは、超音波撮像システムの動作を制御するように構成されることが可能である。例えば、システム・コントローラは、バスを介して、送信ビームフォーマ・チャネルに、遅延コマンドを提供する。遅延データは、V字状の送信パターン(a  wedge-shaped  transmit  pattern)、平行四辺形状の送信パターン又はその他のパターンによる送信スキャン・ラインで、生成された送信ビームをステアリング及びフォーカシングする。システム・コントローラは、バスを介して、受信ビームフォーマのチャネルに、遅延コマンドを提供する。適用される相対遅延は、合成された受信ビームのステアリング及びフォーカシングを制御する。図示されるように、各々の受信ビームフォーマ・チャネル44Nは、受信信号の深度の関数としてゲインを制御する可変ゲイン増幅器(PREAMP)と、遅延要素46Nとを含み、遅延要素46Nは、合成されたビームのビーム・ステアリング及びダイナミック・フォーカシングを達成するように、アコースティック・データを遅延させる。ビームフォーマ信号は、受信スキャン・ラインに沿って合成され受信超音波ビームを表現する。
【００２６】
更に図3に関し、各々のアナログ遅延ライン46NはアナログRAMを含み、この点については図4に関連して説明される。図4においては、アナログ・ランダム・アクセス・メモリ(RAM)デバイス60は、プログラム可能な遅延要素として構成されることが可能である。アナログRAMデバイス60はM個のストレージ容量要素(例えば、キャパシタを含む)のグループを含み、そのグループは、入力スイッチ651，652,...,65Mに接続されるデコーダ661を利用して入力信号をサンプリングする。アナログRAMデバイス60は第1及び第2リード機能部も含み、そこでは、デコーダ662及び663が、潜在的に異なる遅延とともに保存された信号を読み出すように、第1出力スイッチ671，672，...，67M及び第2出力スイッチ681，682，...，68Mをそれぞれ制御する。入力バッファ64はトランスデューサ信号を受信し、以後、トランスデューサ信号は、デコーダ661により制御される入力スイッチ65Nにより、ストレージ容量要素62Nへ送られる。本願で更に説明されるように、本発明の容量要素は、非破壊的な読み込み(non-destructive  reads)に備えて構成され、それにより、1つの読み込みが為される場合に、保存されている電荷は留まり、別の時点で再び読み込まれることが可能である。ここでは容量要素からの2つの出力が示されている。出力スイッチ67Mに結合されるデコーダ662は、入力カウンタ70と第1出力カウンタ721との間のタイミング差により決定される遅延時間で、個々のキャパシタ電荷をサンプリングする。従って、トランスデューサ信号は、入力バッファ64から第1出力バッファ741へ転送される場合に、選択された遅延時間の分だけ遅延させられる。出力スイッチ68Mに結合されるデコーダ663は、入力カウンタ70と第2出力カウンタ722との間のタイミング差により決定される遅延時間で、個々のキャパシタ電荷をサンプリングする。従って、トランスデューサ信号は、入力バッファ64から第2出力バッファ742へ転送される場合に、選択された遅延時間の分だけ遅延させられる。容量要素から第2出力に適用される異なる遅延時間に関連して第2デコーダ及び出力カウンタに容量要素が結合することを察するように、第2出力に対する破線が示されている点に留意を要する。容量要素の電荷を読み書きするために他の構成も使用可能であることが考えられる。例えば、サイクリックに構成されたシフト・レジスタが、カウンタ及びデコーダの代わりに使用されることも可能である。
【００２７】
図5は本発明のARAMストレージ・キャパシタ構造の一例を示す。この例は2xマルチラインARAM構造を示し、2つの加算ノードは2つの異なる要素からのものである。図示されるように、左側の書き込み側パスゲート(80a，80b，80c，80d)は、VMID82a，82b(例えば、一定の1.25V)と、アレイ12の要素に結合される前置増幅器84a，84b(図4の前置増幅器64に類似している)の出力とにつながっている。パスゲートはディジタル回路により制御され(ディジタル回路は図示されていないが、見方によってはカウンタ70及びデコーダ661として既に議論されている)、ディジタル回路は、(例えば、20-50nsecのような)サンプル・レートに依存して所与の期間の間に順に各々のストレージ・キャパシタを動作可能にする。プレアンプ(preamp)からの電圧は、キャパシタ62においてサンプリングされて保存される。キャパシタからのそれぞれ対応する出力のリード・ポート(第1出力のための86a及び87a、及び、第2出力のための86b及び87b)は、異なる時間でイネーブルにされ、2つの異なる出力バッファ88a及び88bにつながり、それらの出力バッファは異なる加算要素89a及び89bを動作させる。例えば、リード・ポート86a及び87aは第1遅延をもたらす第1時間で読み出されることが可能であり、リード・ポート86b及び87bは第2遅延をもたらす後の第2時間で読み出されることが可能である。反転増幅器88a及び88bは、それぞれ、キャパシタに保存されている電荷を非破壊的に読み出すために、キャパシタの異なる端子に結合され、それにより、バッファ88a及び88bの出力における電圧は概ね等しい。
【００２８】
この構造についての可能な端お実現手段は、容量要素を2つの等しい半分(例えば、2つの別個のキャパシタ)に本質的に分岐させ、その2つは、書き込み期間の間にスイッチにより共に短絡され、その後に、同一又は相違する時間に別々に読み出される。この実現手段は図6に示されており、図6は図5に類似しているが、相違点は、書き込み側のパスゲート80a,80b及びストレージ・キャパシタ62a,62bが分割され、読み出し側のパスゲート86a/87a及び86b/87bは、2つの異なるキャパシタ62a及び62bから読み出される点である。この構造は、マイクロチャネル毎に2つの完全な遅延構造を有し、各々の部分和のために読み出されるストレージ・キャパシタは、書き込まれたサイズの半分である。この構造は、2つのリード・ポートが、同じ全体遅延を適用することを許容する反面、図5に示される共有される構造は、同時に同じキャパシタに接続される86a/87a及び86b/87bパスゲートを有しない(それらの増幅器は互いに競うことになる)。図6は反転増幅器88a及び88bを含むが；所定の実施形態は、反転増幅器が使用されない選択肢を有する。後者の場合、読み出しは破壊的になり、前者の場合、読み出しは非破壊的になる。
【００２９】
本発明の何らかの追加的な利点及び特徴は、本開示を学んだ当業者にとって明らかであり、或いは、本発明による新規なシステム及び方法を者により実施されてもよく、その主なものは、同時に2倍多い受信ビームが形成され、それにより撮像フレーム・レートを劇的に改善することである。
【００３０】
当然に、上記の実施形態又はプロセスのうちの任意の何れかが、1つ以上の他の実施形態及び/又はプロセスと組み合わせられてもよく、或いは、本願のシステム、デバイス及び方法による個々のデバイス又はデバイスの部分の中で分離及び/又は実行されてもよいことが、理解されるべきである。
【００３１】
上記の説明は、本システムの単なる例示であるように意図されており、従って、何らかの特定の実施形態又は一群の実施形態に、添付の特許請求の範囲を限定するようには解釈されるべきでない。本システムは例示的な実施形態を参照しながら特に詳細に説明されてきたが、多くの修正及び代替的な実施形態が、特許請求の範囲に述べられている本システムの広範囲に及ぶ意図されている精神及び範囲から逸脱することなく、当業者によって実施されてよいことが、理解されるべきである。従って、明細書及び図面は、例示的な仕方で解釈されるべきであり、従って、添付の特許請求の範囲を限定するようには位とされていない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成29年8月1日(2017.8.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ・ランダム・アクセス・メモリを含む遅延要素を有する受信ビームフォーマであって、前記遅延要素は：
トランスデューサ要素のアレイにより受信されるアコースティック信号から生成される入力アナログ電気信号を受信するように構成される入力ライン；
前記入力ラインに接続される複数の書き込みスイッチを作動させるように構成される書き込みシフト・レジスタ；
電荷を保存するように構成される複数の容量要素であって、前記電荷は、各々の容量要素の複数の出力から異なる遅延時間で読み出されることが可能である、複数の容量要素；
各々の容量要素における電荷が、各々の容量要素の異なる出力から異なる遅延時間で読み出されるように、各々の容量要素の前記複数の出力に接続される複数の読み込みスイッチを作動させるように構成される複数の読み込みシフト・レジスタ；及び
複数の加算要素であって、各々の加算要素は、前記容量要素各々の１つについての複数の出力のうちの１つからの出力信号を加算するように構成される、複数の加算要素；
を有する、受信ビームフォーマ。
【請求項２】
保存された電荷が、容量要素各々の複数の出力から、異なる遅延時間で並列的に読み込まれることが可能である、請求項１に記載の受信ビームフォーマ。
【請求項３】
前記複数の容量要素のうち少なくとも１つの容量要素が、書き込み動作の間に前記入力ライン及びＤＣ電源に結合されるキャパシタを含み、前記キャパシタは、複数の増幅器に結合され、前記キャパシタに保存される電荷のインテロゲーションを異なる遅延時間で許容するように構成される、請求項１に記載の受信ビームフォーマ。
【請求項４】
少なくとも１つの容量要素が複数のキャパシタを含み、前記複数のキャパシタの各々は、前記少なくとも１つの容量要素のうちの前記複数のキャパシタのうち個々のキャパシタに電荷が書き込まれることが可能であるように、個々の書き込みスイッチに結合される、請求項１に記載の受信ビームフォーマ。
【請求項５】
前記少なくとも１つの容量要素のうちの複数のキャパシタは、前記キャパシタに保存された電荷のインテロゲーションを許容するように構成される複数の増幅器に結合される、請求項４に記載の受信ビームフォーマ。
【請求項６】
前記少なくとも１つの容量要素のうちのキャパシタに保存された電荷が、同一又は相違する時間に読み込まれるように構成される請求項４に記載の受信ビームフォーマ。
【請求項７】
前記受信ビームフォーマにおける加算要素の数は、マルチライン受信ビームフォーミング中にビームフォーミングされるライン数に対応する、請求項１に記載の受信ビームフォーマ。
【請求項８】
マルチライン受信ビームフォーミングが、２Ｘ以上のマルチライン受信ビームフォーミングを含む、請求項７に記載の受信ビームフォーマ。
【請求項９】
前記トランスデューサ要素のアレイは、トランスデューサ要素の一次元アレイ又は二次元アレイを含み、前記受信されるアコースティック信号はアレイのトランスデューサ要素のパッチから生成される、請求項１に記載の受信ビームフォーマ。
【請求項１０】
前記加算要素は、加算ノード、共通バス及び/又は加算回路を有し、前記書き込み及び読み込みシフト・レジスタは、プログラム可能な遅延時間のために、デコーダ、入力カウンタ、及び出力カウンタを有する、請求項１に記載の受信ビームフォーマ。
【請求項１１】
請求項１に記載の受信ビームフォーマを有する超音波プローブ。
【請求項１２】
前記受信ビームフォーマは、超音波システムにおけるシステム・ビームフォーマに結合される、請求項１１に記載の超音波プローブ。
【請求項１３】
マルチライン受信ビームフォーミングのための方法であって：
トランスデューサ要素のアレイにより受信されるアコースティック信号から生成される入力アナログ電気信号を、入力ラインにおいて受信するステップ；
書き込みシフト・レジスタにより、前記入力ラインに接続される複数の書き込みスイッチを作動させるステップ；
各々が複数の出力を有する複数の容量要素に電荷を保存するステップ；
複数の読み込みシフト・レジスタにより、各々の容量要素の前記複数の出力に接続される複数の読み込みスイッチを、各々の容量要素の異なる出力から異なる遅延時間で、各々の容量要素の電荷が読み込まれるように作動させるステップ；及び
複数の加算要素において、前記容量要素の出力各々からの出力信号を加算するステップであって、加算要素の各々は、各々の容量要素の複数の出力のうちの１つからの出力信号を加算する、ステップ；
を有する方法。
【請求項１４】
前記複数の容量要素のうち少なくとも１つの容量要素が、書き込み動作の間に前記入力ライン及びＤＣ電源に結合されるキャパシタを含み、前記キャパシタは、複数の増幅器に結合され、前記キャパシタに保存される電荷のインテロゲーションを、異なる遅延時間で許容するように構成される、請求項１３に記載の方法。
【請求項１５】
少なくとも１つの容量要素が複数のキャパシタを含み、前記複数のキャパシタの各々は、前記少なくとも１つの容量要素の前記複数のキャパシタのうち個々のキャパシタに電荷が書き込まれることが可能であるように、個々の書き込みスイッチに結合される、請求項１３に記載の方法。
【国際調査報告】
2018503459.tif 000009
2018503459.tif 000010