(57)【要約】様々な態様が、オンチップハードウェアエラー生成器コンポーネントを説明する。いくつかのケースでは、ハードウェアエラー生成器コンポーネントは、同じチップ内に含まれる２つのコンポーネント間のデータパスに接続する。エラーシミュレーション入力を受信すると、ハードウェアエラー生成器コンポーネントは、エラー状態をシミュレートするデータパターンを挿入することによってデータパス上で伝送されているデータを変更する。代わりに、または追加で、ハードウェアエラー生成器は、伝送されるデータビットの１つまたは複数をランダムに改変する。【選択図】図３ａ
2018535580.tif 000002
【特許請求の範囲】
【請求項１】
エラーハンドリングをテストするためのデバイスであって、
少なくとも１つのエラーインサーション回路と、
前記デバイス中の２つのサブコンポーネント間の少なくとも１つのデータ線に、前記少なくとも１つのエラーインサーション回路を介して結合されたオンチップハードウェアエラー生成器コンポーネントと、
を備え、前記オンチップハードウェアエラー生成器コンポーネントは、
エラーシミュレーション入力を受信し、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、データエラーパターンを決定し、
エラー状態を生成するために有効な前記少なくとも１つのデータ線上に、前記少なくとも１つのエラーインサーション回路を介して、前記データエラーパターンを挿入する、
ように構成される、デバイス。
【請求項２】
前記データエラーパターンは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、または、
前記データ線上の強制エラービット、
のうちの少なくとも１つに関連付けられたデータエラーパターンを備える、請求項１に記載のデバイス。
【請求項３】
前記オンチップハードウェアエラー生成器コンポーネントに関連付けられ、前記少なくとも１つのデータ線上に前記オンチップハードウェアエラー生成器によって挿入された前記データエラーパターンを制御するように構成された少なくとも１つの構成レジスタをさらに備える、請求項１に記載のデバイス。
【請求項４】
前記オンチップハードウェアエラー生成器コンポーネントは、前記少なくとも１つのデータ線上で伝送されるデータパケットのデータパケットヘッダを変更するように構成される、請求項１に記載のデバイス。
【請求項５】
前記オンチップハードウェアエラー生成器コンポーネントは、前記少なくとも１つのデータ線上に前記データエラーパターンをランダムに挿入するようにさらに構成される、請求項１に記載のデバイス。
【請求項６】
前記オンチップハードウェアエラー生成器コンポーネントは、集積回路（ＩＣ）のサブコンポーネントである、請求項１に記載のデバイス。
【請求項７】
前記少なくとも１つのエラーインサーション回路は、ハードウェアマルチプレクサ（ＭＵＸ）を備える、請求項１に記載のデバイス。
【請求項８】
エラーハンドリングをテストするための方法であって、
ハードウェアエラー生成器コンポーネントを使用して、エラーシミュレーション入力を受信することと、
前記ハードウェアエラー生成器コンポーネントを使用して、前記ハードウェアエラー生成器コンポーネントに結合された少なくとも１つのデジタルデータ線上に挿入すべきデータエラーパターンを決定することと、
前記ハードウェアエラー生成器コンポーネントを使用して、エラー状態を生成するために有効な前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することと、
を備える、方法。
【請求項９】
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、クロックカウントに少なくとも部分的に基づく、請求項８に記載の方法。
【請求項１０】
構造化されたデータパケットの各データフィールドを特定するために有効な前記少なくとも１つのデジタルデータ線上で伝送している前記構造化されたデータパケットのフェーズを、それが前記少なくとも１つのデジタルデータ線上で伝送されているときにトラッキングすることと、
前記トラッキングされるフェーズに少なくとも部分的に基づいて、前記構造化されたデータパケットの少なくとも１つのフィールドに前記データエラーパターンを挿入することと、
をさらに備える、請求項８に記載の方法。
【請求項１１】
前記少なくとも１つの制約は、トレーニングフィールドを備える、請求項１０に記載の方法。
【請求項１２】
前記データエラーパターンを挿入することは、物理（ＰＨＹ）レイヤサブコンポーネントとＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ（ＳＥＲＤＥＳ）サブコンポーネントとの間の通信に関連付けられたデータエラーパターンを挿入することを備える、請求項８に記載の方法。
【請求項１３】
前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、周期的時間インターバルで前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することをさらに備える、請求項８に記載の方法。
【請求項１４】
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、前記少なくとも１つのデジタルデータ線上で伝送された元のデータを前記データエラーパターンに散在させることをさらに備える、請求項８に記載の方法。
【請求項１５】
エラーハンドリングをテストするための装置であって、
データパスに動作可能に結合された前記装置のオンチップサブコンポーネントと、
前記データパスに動作可能に結合されたオンチップハードウェアエラー生成器コンポーネントと、
を備え、前記オンチップハードウェアエラー生成器コンポーネントは、
エラーシミュレーション入力を受信するための手段と、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、少なくとも１つのデータエラーパターンを決定するための手段と、
前記装置の前記オンチップサブコンポーネントにエラー状態を生成するために有効な前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための手段と、
を備える、装置。
【請求項１６】
前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための手段は、前記装置の第２のオンチップサブコンポーネントから起きるデータを前記データエラーパターンに散在させるための手段を備える、請求項１５に記載の装置。
【請求項１７】
前記少なくとも１つのデータエラーパターンを決定するための手段は、いつ前記データパス上に前記少なくとも１つのデータエラーパターンを挿入すべきかに関連付けられたタイミングインサーション情報を決定するための手段をさらに備える、請求項１５に記載の装置。
【請求項１８】
前記オンチップサブコンポーネントは、通信プロトコルに関連付けられた物理（ＰＨＹ）レイヤサブコンポーネントを備える、請求項１５に記載の装置。
【請求項１９】
前記装置は、ワイヤレスモデムに関連付けられた無線周波数（ＲＦ）集積回路（ＩＣ）を備える、請求項１５に記載の装置。
【請求項２０】
前記少なくとも１つのデータエラーパターンは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、
前記データパス上の強制エラービット、
巡回冗長検査（ＣＲＣ）フィールドエラー、
データパケットヘッダエラー、または、
トレーニングシーケンスデータエラー、
のうちの少なくとも１つに関連付けられたデータエラーパターンを備える、請求項１５に記載の装置。
【請求項２１】
エラーシミュレーション入力を受信するための手段は、前記少なくとも１つのデータエラーパターンを生成するための手段に関連付けられた少なくとも１つの構成レジスタをさらに備える、請求項１５に記載の装置。
【請求項２２】
前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための手段は、
マルチプレクサ（ＭＵＸ）、または、
排他的ＯＲ（ＸＯＲ）ゲート、
のうちの少なくとも１つを備える、請求項１５に記載の装置。
【請求項２３】
プロセッサ実行可能な命令を備える１つまたは複数のコンピュータ可読メモリデバイスであって、前記命令は、少なくとも１つのプロセッサによる実行に応答して、エミュレートされた集積回路（ＩＣ）の１つまたは複数のコンポーネントを使用してオンチップエラー生成をシミュレートするための動作を行い、前記動作は、
前記エミュレートされたＩＣのオンチップハードウェアエラー生成器コンポーネントでエラーシミュレーション入力を受信することと、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、データエラーパターンを決定することと、
前記少なくとも１つのデータ線に結合されている前記エミュレートされたＩＣのサブコンポーネントにエラー状態を生成するために有効な前記オンチップハードウェアエラー生成器に結合された少なくとも１つのデータ線上に前記データエラーパターンを挿入することと、
を備える、１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２４】
前記データエラーパターンを決定することは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、または、
前記データ線上の強制エラービット、
のうちの少なくとも１つに関連付けられたデータエラーパターンを決定することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２５】
前記エラーシミュレーション入力を受信することは、前記エミュレートされたＩＣの前記オンチップハードウェアエラー生成器コンポーネントに関連付けられた構成レジスタを介して前記エラーシミュレーション入力を受信することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２６】
前記オンチップハードウェアエラー生成器に結合された前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、前記エミュレートされたＩＣの前記サブコンポーネントに前記少なくとも１つのデータ線上で伝送されるデータパケットのデータパケットヘッダを変更することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２７】
エミュレートされたＩＣの１つまたは複数のコンポーネントを使用してオンチップエラー生成をシミュレートするための前記動作は、エミュレートされたベースバンド回路ＩＣの１つまたは複数のコンポーネントを使用することを備える、請求項２６に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２８】
前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、周期的時間インターバルで前記少なくとも１つのデータ線上に前記データパターンを挿入することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２９】
前記エミュレートされたＩＣのエラーハンドラコンポーネントでデータ入力を受信することと、
前記エラーハンドラコンポーネントを使用して前記データ入力における少なくともいくらかの破損されたデータを確認することと、
前記エミュレートされたＩＣが動作を中断することを防ぐのに効果的な前記エラーハンドラコンポーネントを使用して、前記少なくともいくらかの破損されたデータに応答することと、
を備える動作を行うようにさらに構成された、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項３０】
前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、いつ前記少なくとも１つのデータ線上に前記データエラーパターンを挿入すべきかを決定するために有効な前記少なくとも１つのデータ線を通じて伝送されているデータパケットのフェーズをトラッキングすることを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]  本出願は、２０１５年９月２３日に米国特許商標庁において出願された仮特許出願第６２／２２２，７２６号、および２０１６年３月２４日に米国特許商標庁において出願された非仮出願第１５／０８０，４５０号に基づく優先権および利益を主張し、それらの全体の内容は、参照により本明細書に組み込まれている。
【技術分野】
【０００２】
[0002]  本開示は一般に、エラーインジェクション制御に関し、より具体的には、オンチップエラー生成器コンポーネント(on-chip error-generator components)に関する。
【背景技術】
【０００３】
[0003]  今日のコンピューティングデバイスは従来、データ線を通って互いに相互接続されている複数のコンポーネントを含む。各コンポーネントは、それぞれの機能を行い、結果をリクエストまたは共有するために互いに相互接続する。従って、データ線は、全目的を実現するためにデータまたは情報をあちこちへ（back and forth）通信するようにこれらコンポーネントによって使用される。理論的に言えば、データ線は、エラーなくデータを成功裏に伝送および受信する。しかしながら、現実世界の実施形態では、物理的特性（physical properties）がデータ線にエラーをもたらし、転送中のデータを破損する。現実世界の影響が完全に根絶され得ないので、存立可能な代替手段が、エラーが適切に処理される(handled)ことを保証する。エラーが様々な仕方で現れ得るので、考えられるエラー全てが適切に処理されることを保証することは、特にマルチコンポーネントデバイス（multiple-component devices）で、困難であり得る。これは、マルチコンポーネントデバイスをテストすることに利用可能な制限された数のインターフェースに起因するものである。
【発明の概要】
【０００４】
[0004]  本発明の概要は、以下詳細な説明においてさらに説明される概念の選定を簡略化形式で紹介するために提供される。本発明の概要は、本願請求項の主題の主要または本質的な特徴を特定することを意図されていない。
【０００５】
[0005]  本開示の一態様は、エラーハンドリングをテストするためのデバイスを説明するもので、このデバイスは、少なくとも１つのエラーインサーション回路と、少なくとも１つのエラーインサーション回路を介してデバイス中の２つのサブコンポーネント間の少なくとも１つのデータ線に結合されたオンチップハードウェアエラー生成器コンポーネントと、を備え、オンチップハードウェアエラー生成器コンポーネントは、エラーシミュレーション入力を受信し、エラーシミュレーション入力に少なくとも部分的に基づいてデータエラーパターンを決定し、少なくとも１つのエラーインサーション回路を介して、エラー状態を生成するために有効な少なくとも１つのデータ線上にデータエラーパターンを挿入(insert)するように構成される。
【０００６】
[0006]  本開示の一態様は、エラーハンドリングをテストするための方法を説明するもので、この方法は、ハードウェアエラー生成器コンポーネントを使用して、エラーシミュレーション入力を受信することと、ハードウェアエラー生成器コンポーネントを使用して、ハードウェアエラー生成器コンポーネントに結合された少なくとも１つのデジタルデータ線上に挿入すべきデータエラーパターンを決定することと、ハードウェアエラー生成器コンポーネントを使用して、エラー状態を生成するために有効な少なくとも１つのデジタルデータ線上にデータエラーパターンを挿入することと、を備える。
【０００７】
[0007]  本開示の一態様は、エラーハンドリングをテストするための装置を説明するもので、この装置は、データパスに動作可能に結合された装置のオンチップサブコンポーネントと、データパスに動作可能に結合され、かつエラーシミュレーション入力を受信するための手段と、エラーシミュレーション入力に少なくとも部分的に基づいて少なくとも１つのデータエラーパターンを決定するための手段と、装置のオンチップサブコンポーネント内にエラー状態を生成するために有効なデータパス上に少なくとも１つのデータエラーパターンを挿入するための手段と、を備えるオンチップハードウェアエラー生成器コンポーネントと、を備える。
【０００８】
[0008]  本開示の一態様は、プロセッサ実行可能命令を備える１つまたは複数のコンピュータ可読メモリデバイスを説明するもので、これら命令は、少なくとも１つのプロセッサによる実行に応答して、エミュレートされた集積回路（ＩＣ）の１つまたは複数のコンポーネントを使用してオンチップエラー生成をシミュレートする動作を行い、この動作は、エミュレートされたＩＣのオンチップハードウェアエラー生成器コンポーネントでエラーシミュレーション入力を受信することと、エラーシミュレーション入力に少なくとも部分的に基づいて、データエラーパターンを決定することと、少なくとも１つのデータ線に結合されているエミュレートされたＩＣのサブコンポーネント内にエラー状態を生成するために有効なオンチップハードウェアエラー生成器に結合された少なくとも１つのデータ線上にデータエラーパターンを挿入することと、を備える。
【図面の簡単な説明】
【０００９】
[0009]  詳細な説明は、添付の図を参照する。これらの図では、参照番号の最も左の数字（複数を含む）が、参照番号が最初に登場する図を特定する。説明および図中の異なる事例における同じ参照番号の使用は、類似または同一の項目を示し得る。
【図１】ハードウェアエラー生成器コンポーネントが採用され得る例となる環境の例示である。
【図２】例となる理想的なデータ信号および歪められたデータ信号の例示である。
【図３ａ】ハードウェアエラー生成器コンポーネントがエラーハンドリング機能をテストするために採用されるシステムオンチップ回路の例示である。
【図３ｂ】ハードウェアエラー生成器コンポーネントがエラーハンドリング機能をテストするために採用されるシステムオンチップ回路の例示である。
【図４】ハードウェアエラー生成器コンポーネントを採用する方法を説明するフロー図である。
【図５】テストの目的でハードウェアエラー生成器コンポーネントを採用するオンチップサブコンポーネント相互接続を例示する例となるシステムである。
【詳細な説明】
【００１０】
［概要]
[0015]  ロバストな製品を確保するために、エラーハンドリング機能が、データ破損またはデータの損失によって引き起こされるエラーのような可能性のあるエラー状態に対処する（account for）よう追加され得る。ワイヤレスモデムにおける相互接続されたコンポーネントが、デジタルデータ線を通じて互いにデータを共有する例を考える。１つの可能性のあるエラーシナリオでは、受信コンポーネントが、第１のセットのデータを受信すると予期するが、その代わりに破損されたデータを含む第２のセットのデータを受信する。破損されたデータに起因して受信コンポーネントのアクション（またはワイヤレスモデム自体の全機能）をハングまたは中断する代わりに、エラーハンドリング機能はいつ破損されたデータが受信されたかを確認するために使用され得る。破損されたデータを確認する際、エラーハンドリング機能は、例えば、破損されたデータが受信されたことを示す情報を送信コンポーネントに返すこと、破損されたデータを復元する試みとしてビット復元技法を使用すること、等によって、エラーをハンドリングするための応答を生成または実行する。エラーハンドリング機能を含めることによって、破損されたデータを提示されるときでさえ、１つのコンポーネントは信頼できる結果を依然として生み出し、それにより、全機能がハングすることを防ぐであろう。そしてまたこのことが、よりロバストな製品を生み出す。しかしながら、エラーハンドリングでさえ、エラーに陥りやすくあり得る。従って、製品は、それに関連付けられたエラーハンドリング程にロバストであるに過ぎず（only as robust as）、エラーハンドリングが期待どおりに機能することを検証することが望ましい。
【００１１】
[0016]  エラーについて複雑な製品（a complex product）をテストして適切なエラー処理をすることは、ある難題を投げかける。データ線を通って相互接続された複数のサブコンポーネントを含む集積回路（ＩＣ）の例を考える。ＩＣは、ＩＣにアクセスするために使用される有限の入力端(inputs)および出力端(outputs)を有し、それらは、ＩＣの全ての機能をテストするために使用され得る。ＩＣの「ブラックボックス」テストは、対応する入力端を通る既知のデータを入力し、予期される結果を求めて出力端をモニタする。ここで、ＩＣの内部構造は暴露されていない。ＩＣが予期されない結果を返すことによって欠陥のある動き（faulty behavior）を見せた場合、相互接続されたサブコンポーネントのどこに問題が起きたかを特定することは問題をはらみ得る。さらに、「ブラックボックス」テストの特質は、全てのエラーケース、特に「コーナーケース」と称されるもの、が働かされまたはテストされたこと保証することを難しくし得る。コーナーケースはシステムごとに異なり得るが、滅多に生じないケースを従来において含む。
【００１２】
[0017]  いわゆる「コーナーケース」を含む幅広い種類のテストカバレッジシナリオを確保するため、オンチップハードウェアエラー生成器コンポーネントが、エラー投入(injection)およびそのタイミングを正確に制御するために利用される。ハードウェアエラー生成器コンポーネントは、プレシリコンプラットホームおよびポストシリコンプラットホーム、それに加えて消費者サンプルシステムにおいて行われるべきテストを可能にする柔軟性および拡張性を提供する。少なくとも１つの態様において、ハードウェアエラー生成器コンポーネントは、シリコンチップのようなＩＣ上のコンポーネントである。ハードウェアエラー生成器コンポーネントは、チップ内に含まれる２つのサブコンポーネント間のデータパスに接続し、エラーシミュレーション入力を受信すると、データパス上で伝送されているデータを変更(modify)し得る。いくつかのケースにおいて、データはランダムに変更されるのに対し、他のケースでは、エラーシミュレーション入力に基づいて既知のデータパターンが選択される。データパターンはその後、エラー状態を生成するために有効なデータパス上に挿入される。別のエラーシミュレーション入力が、データパスを、その元の伝送状態（例えば、改変されていない(unaltered)）に戻すために使用され得る。
【００１３】
[0018]  以下の検討では、本明細書で説明される技法を採用し得る例となる環境がまず説明される。例となる環境、それに加えて他の環境において行われ得る例となるプロシージャがその後説明される。従って、例となるプロシージャのパフォーマンスは例となる環境に限定されず、例となる環境は例となるプロシージャのパフォーマンスに限定されない。
【００１４】
［例となる環境]
[0019]  図１は、ユーザデバイス１０２を備える例となる環境１００を例示する。ここでは、ユーザデバイス１０２がセルラモバイルデバイスとして図示されるが、タブレット、ラップトップコンピュータ、セットトップボックス、衛星受信機、ケーブルテレビ受信機、ＷｉＦｉアクセスポインと、デスクトップコンピュータ、ゲームデバイス、ディスプレイデバイス、または同様のもののような、任意の適切なタイプのコンピューティングデバイスも使用され得る。この例において、ユーザデバイス１０２は、ワイヤレス通信能力を含み、セルタワー１０４−１〜１０４−ｎのいずれかまたは全てと通信するように構成され、ここで「ｎ」は任意の数を表す。これらのセルタワーは、ユーザデバイス１０２と通信し、ユーザデバイス１０２が通信リンクを失うことなくロケーションからロケーションに移動することを可能にするよう連携して機能する。ここで、ユーザデバイス１０２は、これらの通信の少なくとも一部を行うためのモデム１０６を含む。
【００１５】
[0020]  モデム１０６は、ワイヤレス信号および／またはデータを伝送および受信する。いくつかの態様において、モデム１０６は、所望の機能を実現するために様々な電子コンポーネントを電気的に接続させる回路基板である。いくつかの回路基板は、複数コンポーネントを接続し、信号をルーティングするために複数のレイヤを使用する。回路基板上のコンポーネントは、シンプルな電気コンポーネント（例えば、レジスタ、コンデンサ等）から、より複雑なコンポーネント（例えば、ＩＣ、システムオンチップ（ＳｏＣ：system-on-chip）、等）まで及び得る。とりわけ、ＳｏＣは、システムの機能を行うために共に機能する複数のコンポーネントを含む集積回路である。システム内の様々なタスクは、より小さいタスクに区分され得、それらの各々は、ＳｏＣのそれぞれのサブコンポーネントによって行われ得る。これらのサブコンポーネントは、全システム機能を実現するために互いに通信する。ここで、モデム１０６は、２つの複雑なコンポーネント：無線周波数（ＲＦ）回路１０８およびベースバンド回路１１０を含む。簡略化のため、モデム１０６の検討(discussion)は、これらのコンポーネントに対して差し控えられる。しかしながら、モデム１０６は、本願請求項の主題の範囲から逸脱することなく、追加または代替のコンポーネント、ハードウェア、ソフトウェア、および／またはファームウェアを含み得る。いくつかの態様において、ＲＦ回路１０８および／またはベースバンド回路が、ＩＣおよび／またはＳｏＣとして実施され得る。
【００１６】
[0021]  ＲＦ回路１０８が、１つまたは複数のアンテナを介してワイヤレス通信リンクを通じてワイヤレス信号および／またはデータを送信および受信するのに対し、ベースバンド回路１１０は、ワイヤレス信号および／またはデータのリアルタイムベースバンド処理を行う。モデム１０６のワイヤレス通信能力を現実化するために、ＲＦ回路１０８およびベースバンド回路１１０は、データを交換するよう互いに相互接続する。上記および下記でさらに説明されるように、これらの相互接続は、データを、それが転送されているときに破損する現実世界の作用を被りやすい（susceptible）ことがある。破損されたデータのロバストなハンドリングを確実にするために、ＲＦ回路１０８は、エラー生成器（複数を含む）１１２およびエラーハンドラ（複数を含む）１１４を含む。同様に、ベースバンド回路１１０は、エラー生成器（複数を含む）１１６およびエラーハンドラ（複数を含む）１１８を含む。図１は、ＲＦ回路１０８およびベースバンド回路１１０を、各々が１つのエラー生成器および１つのエラーハンドラのみを含むように例示するものの、これが単に、検討を目的としているだけであることは理解されることとなる。すなわち、本願請求項の主題の範囲から逸脱することなく、任意の適切な数のエラー生成器コンポーネントおよび／またはエラーハンドラコンポーネントも、ＲＦ回路１０８およびベースバンド回路１１０上に含まれ得る。
【００１７】
[0022]  下記でさらに説明されるように、エラー生成器（複数を含む）１１２およびエラー生成器（複数を含む）１１６は、少なくとも２つのサブコンポーネントを接続するデータ線上にデータエラーパターンをもたらすオンチップハードウェアエラー生成器コンポーネントを表す。とりわけ、エラー生成器コンポーネントは、それぞれのデータパス上で第１（発信元（originating））のサブコンポーネントから入来するデータ伝送をオーバーライドし、第２（受信側（recipient））のサブコンポーネントにデータパス上で、指定されたデータエラーパターンを出力する。エラー生成器コンポーネントに対する動的構成および／または改変は、データ線上にデータエラーパターンが置かれるタイミング、および／またはデータエラーパターンのコンテンツを制御し得る。
【００１８】
[0023]  エラーハンドラ（複数を含む）１１４およびエラーハンドラ（複数を含む）１１８は、入力データを受信し、受信されたデータに対する既知の応答を行うオンチップエラーハンドラコンポーネントを表す。例えば、エラーハンドラコンポーネントは、エラー生成器コンポーネントに結合されているデータ線の「下流(downstream)」であり得、ここでエラーハンドラコンポーネントは、エラー生成器コンポーネントによって生成された直接的データ入力か、またはエラー生成器コンポーネントによって生成された間接的データ入力のどちらかを受信する。受信されたデータがエラーを含むとき、エラーハンドラコンポーネントは、「破損されたデータ」を認識し、対応するシステムがハングおよび／または中断することを防ぐ（例えば、対応するシステムが破損されたデータから回復し得る）形でそれをハンドリングする。
【００１９】
[0024]  様々な態様が利用され得る例となるオペレーティング環境を説明してきたが、今度は、１つまたは複数の態様に従ったポイントツーポイント接続における自己エラーインジェクションの検討を考える。
【００２０】
［ポイントツーポイント接続における自己エラーインジェクション］
[0025]  デバイスの複雑さは時折、デバイス内に含まれるハードウェアおよび／またはソフトウェアコンポーネントの数の増加と換言できる。時に、デバイスによって行われる様々な機能が、それぞれのコンポーネントによって区分され実行され得る。そして次に、コンポーネントは、全目標（objective）をかなえるために、機能をリクエストし、結果を返し、イベントが生じたときを示す、等のために互いに通信する。ハードウェアでは、通信が、情報またはデータを表すために様々な波形および／またはパターンをもつ電子信号（複数を含む）を伝送することによってデータ線を通じて生じ得る。
【００２１】
[0026]  さらに例示するために、例２００ａおよび例２００ｂを含む図２を考える。例２００ａは、コンポーネント２０２およびコンポーネント２０４がデータ線２０８を通じて電子信号２０６を介して互いに通信することを例示する。ここで、電子信号２０６は、それぞれのコンポーネント間のデータ線２０８上を流れる理想的な電子信号を表す。電子信号が理想的であるため、それは、まさにコンポーネント２０２によって送信された通りにコンポーネント２０４によって受信される。任意の適切なタイプの情報も表すように、任意の適切なタイプの電子信号も、コンポーネント間で送信され得る。簡略化の目的で、コンポーネント２０２とコンポーネント２０４との間のデータ線２０８は、２つの間を流れる単一の電子信号を用いた単一のデータ線接続として例示される。しかしながらデータ線２０８は、本願請求項の主題の範囲から逸脱することなく、各々がそれぞれの電子信号を用いる複数のデータ線接続を含み得る。デジタルリンクでは、電子信号が、デジタル情報を伝達するために伝送される。電子信号２０６を受信すると、コンポーネント２０４は、例えば、対応するデータビットが「０」または「１」であるかどうかを識別するために、時間的に（in time）一瞬のポイントにおけるしきい値と電子信号２０６の電圧を比較することによって、コンポーネント間で合意された通りの形で情報を抽出する。このシンプルな例は、検討のみを目的としている。このように、他の適したタイプの電子信号および／または情報抽出プロセスが、本願請求項の主題の範囲から逸脱することなく、使用され得る。電子信号が、電子信号２０６の理想的な信号フローのように、クリーンに送信されるとき、コンポーネント２０４は、エラーなく、コンポーネント２０２によって伝送されたデータの全てを受信する。しかしながら現実世界の環境では、様々なファクタが信号を歪ませ得、結果的に送信されているデータを破損する。
【００２２】
[0027]  例２００ｂは、コンポーネント２０２およびコンポーネント２０４が電子信号２１０を介してデータ線２０８を通じて通信することを例示し、ここで電子信号２１０は、物理的ファクタに基づく歪みを含む。ここでは、電磁干渉（ＥＭＩ）、ノイズ、不完全なデータ線材料、温度変動、等のような物理的ファクタが、結果として得られる電圧のような、信号の物理的特性を変更し得る。結果的に、情報が「０」であるか「１」であるかに関する決定をコンポーネント２０４が下すとき、理想的な信号に対してなされる改変は、間違ったデータ（例えば、伝送された「１」が「０」と解釈される）を生み出し得る。従って、第１のコンポーネントが正しい情報を送信したとしても、第２のコンポーネントは、歪みに起因して情報を適切に受信しないことがある。
【００２３】
[0028]  オンチップハードウェアエラー生成器コンポーネントが、システムのサブコンポーネント間の様々なエラー状態、例えば、破損されたデータに関連付けられたもの、をシミュレートするために使用され得る。結果的に、データエラーシミュレーションは、受信サブコンポーネントのエラーハンドリング機能をテストするために使用され得る。どのエラー状態がシミュレートされるか、およびいつそれらがシミュレートされるかの精確な制御を有することは、それぞれのエラーハンドリング機能を実施することによってよりロバストな製品を確保する。
【００２４】
[0029]  ワイヤレスモデムの上記例を引き続き用いながら、今度は図３ａおよび図３ｂを考える。図３ａおよび図３ｂは、図１のＲＦ回路１０８およびベースバンド回路１１０それぞれのより詳細な例となる実施形態を含む。上記ケースにあったように、これらの例の検討は、例示されるコンポーネントに対して差し控えられる。他の態様が、本願請求項の主題の範囲から逸脱することなく、追加の、またはより少ない機能／回路を組み込み得ることは理解されることとなる。
【００２５】
[0030]  この例において、ＲＦ回路１０８は、ＳｏＣとして実施される。ＲＦ回路１０８のサブコンポーネントは、アナログデジタルコンバータ（ＡＤＣ）３０２、デジタルアナログコンバータ（ＤＡＣ）３０４、リンクレイヤサブコンポーネント３０６、物理（ＰＨＹ）レイヤサブコンポーネント３０８、およびＳＥＲＤＥＳサブコンポーネント３１０を含む。一般的に言えば、ＡＤＣ３０２は、それぞれのアンテナから入来するＲＦ信号を受信し、信号からデジタルサンプルを生成する。ＤＡＣ３０４は、デジタルサンプルを受信し、サンプルをアナログ信号にコンバートし、アナログ信号をそれぞれのアンテナから伝送する。リンクレイヤサブコンポーネント３０６が、通信プロトコルを使用して他のコンポーネントにＲＦ回路１０８を相互接続させるために使用される論理回路を含むのに対し、ＰＨＹレイヤサブコンポーネント３０８は、リンクレイヤサブコンポーネント３０６によって管理される通信プロトコル（複数を含む）に関連付けられたデータ信号を生成するようにハードウェアを構成する機能を代表する。ＳＥＲＤＥＳサブコンポーネント３１０は、オフチップでデータを送信および受信するアビリティを代表する。とりわけ、ＳＥＲＤＥＳサブコンポーネント３１０は、直列および並列フォーマット間でデータ伝送をコンバートする論理回路を含む。
【００２６】
[0031]  ＲＦ回路１０８と、外部または内部コンポーネントとの間の相互接続を維持するのを助けるために、リンクレイヤサブコンポーネント３０６は、データ線３１２を使用してＰＨＹレイヤサブコンポーネント３０８にデータを送信する。同様に、ＰＨＹレイヤサブコンポーネント３０８は、データ線３１４を使用してＳＥＲＤＥＳサブコンポーネント３１０にデータを送信する。データ線３１２およびデータ線３１４は、異なるコンポーネント間でデジタル情報を転送するために使用されるデジタルリンクであり得る。上記で論じられたように、データ線３１２およびデータ線３１４を通じて情報を転送するために使用される電子信号は、物理的ファクタに起因した変更(modification)を受ける。結果として、リンクレイヤサブコンポーネント３０６またはＰＨＹレイヤサブコンポーネント３０８から下流のコンポーネントが、破損されたデータを受信し得ることは潜在的にある。システム中にエラーハンドラコンポーネントを挿入することによって、下流のコンポーネントは、全システムの動作を危険にさらすことなく破損されたデータに応答し得る。しかしながら、エラーハンドリングをさらにテストすることが、それが適切に機能していることを確実にするのに役立つ。いくつかの態様は、命令によって（on command）各潜在的なデータ破損シナリオを生成する方法としてオンチップハードウェアエラー生成器コンポーネントを使用してこれらのデータパス上にデータエラーパターンを挿入する。
【００２７】
[0032]  ＲＦ回路１０８は、ハードウェアマルチプレクサ（ＭＵＸ）３１８の形態のエラーインサーション回路を介してデータパス３１２に結合されているエラー生成器コンポーネント３１６と、ＭＵＸ３２２の形態のエラーインサーション回路を介してデータパス３１４に結合されているエラー生成器コンポーネント３２０と、を含む。エラーインサーション回路は各々、ＭＵＸとして本明細書で例示されるものの、他のタイプの回路、制御論理コンポーネント、ゲート、および／またはハードウェア（すなわち、演算論理ユニット（ＡＬＵ）、排他的ＯＲ（ＸＯＲ：eXclusive OR）ゲート、ＡＮＤゲート、ＯＲゲート、インバータ（ＮＯＴ）ゲート、等）が、本願請求項の主題の範囲から逸脱することなく、利用され得ることは理解されることとなる。インサーション回路および／または制御論理回路を介したデータ線へのエラー生成器コンポーネントの結合は、それぞれのデータパス上でのデータ伝送をオーバーライドし、加えてデータ伝送がそれらのそれぞれの改変されていないデータパスに沿って伝わることを可能にし得る構成可能なハードウェアコンポーネントを生み出す。この例の観点から、データパス３１２上で伝送されるデータは、エラー生成器コンポーネント３１６がディセーブルされるときに変更なくＭＵＸ３１８を通り得るか、またはエラー生成器コンポーネント３１６がイネーブルされるときにデータエラーパターンで改変され(altered)得る。同様に、データパス３１４上で伝送されるデータは、変更なくＭＵＸ３２２を通り得るか、またはエラー生成器コンポーネント３２０によって生成されたデータエラーパターンで改変され得る。従って、下記でさらに説明されるように、データ伝送は、様々な選択されたデータエラーパターンに従って、および様々な形で、変更され得る。さらに、エラー生成器コンポーネントによって生成されたデータ変更は、元の伝送されたデータの一部分と取って代わり得るか、元の伝送されたデータが散在し得るか、または元の伝送されたデータの全てと取って代わり得る。結果として得られたデータはその後、さらなる処理のために「下流に」伝送される。ここでは、エラー生成器コンポーネント３１６およびエラー生成器コンポーネント３２０のうちのいずれか１つ、またはその両方の蓄積効果（cumulative effect）が、ＳＥＲＤＥＳサブコンポーネント３１０を通ってベースバンド回路１１０のような受信側に送信される。複数のエラー生成器コンポーネントが同じチップ上に存在するとき、エラー生成器コンポーネント（ｓ）は、同時に、または互いに独立してイネーブルされ得ることは理解されることとなる。
【００２８】
[0033]  図３ｂは、図３ａのＲＦ回路１０８中に接続するベースバンド回路１１０の例となる実施形態を例示する。ＲＦ回路１０８のケースにあったように、ベースバンド回路１１０は、類似のサブコンポーネント（例えば、ＳＥＲＤＥＳサブコンポーネント３２４、ＰＨＹレイヤサブコンポーネント３２６、およびリンクレイヤサブコンポーネント３２８）をもつＳｏＣとして例示される。入来する（オフチップ）データは、ＳＥＲＤＥＳサブコンポーネント３２４を通って受信され、データ線３３０を通じてＰＨＹレイヤサブコンポーネント３２６に送られる。とりわけ、データ線３３０を通じて受信されたデータは、処理のためにエラーハンドラコンポーネント３３２に渡される。エラーハンドラコンポーネント３３２はＰＨＹレイヤサブコンポーネント３２６に存在するオンチップエラーハンドリング機能を代表し、ＰＨＹレイヤ機能に関するコンテクストで入来するデータを処理する（例えば、ＰＨＹレイヤ機能に関連付けられたフォーマットでデータを認識および／または処理する）ように構成される。同様に、サブコンポーネント３２８のリンクレイヤは、データ線３３４を通じてデータを受信し、それはその後、オンチップエラーハンドラコンポーネント３３６によって処理される。エラーハンドラコンポーネント３３２とエラーハンドラコンポーネント３３６の両方とも、エラー生成器コンポーネント３１６およびエラー生成器コンポーネント３２０から「下流にある」と、各エラーハンドラコンポーネントが、エラー生成器コンポーネントによって、またはエラー生成器コンポーネントに基づいて生成されたデータを（間接的に）受信するために、考えられ得る。従って、ベースバンド回路１１０のエラーハンドリング機能は、データエラーパターンを「上流に」挿入することによってテストされ得る。
【００２９】
[0034]  この例において、ベースバンド回路１１０の各エラーハンドラコンポーネントは、エラー生成器コンポーネント３１６および／またはエラー生成器コンポーネント３２０のいずれの組合せによっても生成される１つまたは複数のデータエラーシミュレーションの対象の受信側である。エラー生成器コンポーネントのケースにあったように、エラーハンドラコンポーネントは、ベースバンド回路１１０の任意の適切なサブコンポーネント上にも、および/または任意の適切なロケーションにも、置かれ得る。様々なデータエラーシミュレーションシナリオを繰り返すこと（cycling through）によって、ベースバンド回路１１０のオンチップエラーハンドラコンポーネントが、ロバストな製品を確保にするためにテストされ得る。上記検討は、ベースバンド回路１１０上のエラーハンドラコンポーネントのテストの目的でＲＦ回路１０８上にオンチップで置かれたエラー生成器コンポーネントのコンテクストを使用しているものの、説明される様々な技法は、他の態様に適用可能であることは理解されることとなる。例えば、いくつかのケースにおいて、ベースバンド回路１１０は、ＲＦ回路１０８に向かって出て行く（outgoing）データパス全域に１つまたは複数のオンチップエラー生成器コンポーネントを含む。同様に、ＲＦ回路１０８は、そのそれぞれのサブコンポーネント上に１つまたは複数のエラーハンドラコンポーネントを含み得る。
【００３０】
[0035]  データパスに沿ってハードウェアエラー生成器コンポーネントを挿入することによって、テストルーチンは、どのエラー状態が生じるか、およびいつエラー状態が生じるかをより精確に制御できる。いくつかのケースにおいて、ハードウェアエラー生成器コンポーネントによって生成されたデータパターンは、パターンが挿入されるデータパスを介して伝送されているデータのタイプに合わせられ得る。リンクレイヤサブコンポーネント３０６とＰＨＹレイヤサブコンポーネント３０８との間に挿入されるエラー生成器コンポーネント３１６を考える。いくつかの態様において、リンクレイヤサブコンポーネント３０６およびＰＨＹレイヤサブコンポーネント３０８は、構造化されたデータパケットを使用して互いに通信する。とりわけ、構造化されたデータパケットは、通信相手同士でデータ分割に関して事前合意（a pre-agreed）を有する。例えば、いくつかのデータパケットは、プリアンブルまたはトレーニングシーケンスで始まり、同期ワード、エラー検査のためのチェックサム、データパケットヘッダ、メッセージタイプフィールド、識別フィールド、ペイロードデータ、巡回冗長検査（ＣＲＣ）フィールド、等を含む。構造に関する事前合意に基づいて、伝送および受信エンティティは、異なる意味を有するデータのあるグループ分けを解釈する。従って、いくつかの態様において、エラー生成器コンポーネント３１６は、データパケットのフェーズを、それが伝送されているときにトラッキングし（例えば、構造化されたデータパケットのどのフェーズおよび／またはフィールドがデータ線を通じて現在伝送されているかの経過を追う）、データパケット内のある特定のロケーションにデータエラーシミュレーションを挿入する。データパケットヘッダ変更、ＣＲＣフィールドエラー、ペイロードデータエラー、データレーン上の強制エラービット（a forced error bit）のような、任意の適切なフィールドもトラッキングおよび/または変更され得る。いくつかのケースでは、エラー生成器コンポーネントが、現在のフィールドを特定するために、データパケットのフェーズを、それが伝送されているときにトラッキングするためのステートマシンを含む。
【００３１】
[0036]  データエラーシミュレーションは、構造化されたデータパケットの指定のフィールドを改変することに基づき得るものの、それらはタイミングベースでもあり得る。例えば、コンポーネント間で転送されているデータのフェーズをトラッキングする代わりに、代替として周期的な時間インターバルで、指定されたインターバルウィンドウにわたって、および／またはランダムなインターバルで、エラーを挿入することが望ましいことがある。これらのインターバルは、クロックカウント、ビットカウント、指定された時間のウィンドウ、等のような、任意の適切な時間および／または単位の測定に基づき得る。特定されたインターバルが生じるとき、エラー生成器コンポーネントは、高スタックビット（stuck-high bit）、低スタックビット（stuck-low bit）、ランダムビットパターン、ランダムビットフリップ、ビットシフト、等のような指定されたエラー状態をシミュレートするために、データ線にデータを挿入する。
【００３２】
[0037]  時間的にランダムなポイントでデータエラーシミュレーションを挿入することに加えて、いくつかの態様は、ランダムエラーを挿入する。例えば、上記でさらに論じられたようにデータパケットのチェックサム値を変更するとき、データエラーシミュレーションは、現在伝送されているチェックサム値に基づき得る。しかしながら、他の態様において、データは単に、時間的に指定のポイントまたは時間的にランダムなポイントのどちらかにおけるランダムビットフリッピング、時間的に指定されたポイントで指定されたエラー状態、またはそれらの任意の組合せなどでランダムに改変され得る。従って、エラー生成器は、フェーズ（例えば、データフィールド）レベルエラー、タイミングレベルエラー、ランダムエラー、またはそれらのいずれの組合せもシミュレートするように構成され得る。
【００３３】
[0038]  データ線上にデータエラーシミュレーションの精確な制御を行うことによって、製品は、コーナーケースシナリオを含む多くのシナリオについてより徹底的にテストされ得る。エラーの精確な生成は、エラーが受信コンポーネントによって適切にハンドリングされるかどうかを観測者が検証することを可能にする。さらに、上記で論じられたエラーハンドラコンポーネントと同様に、エラー生成器コンポーネントのオンチップ本質が、プレシリコン／成形前（prefabrication）プロセス中のシリコンチップ設計のシミュレーションおよびエミュレーション中の動きの検証を可能にする。例えば、オンチップ構成レジスタは、エラー生成器コンポーネントを構成するために様々な開発フェーズ全体にわたって使用され得る。
【００３４】
[0039]  ＩＣおよび／またはＳｏＣのオンチップ構成レジスタは、オンチップハードウェアエラー生成器コンポーネントのような様々なオンチップコンポーネントの動きを制御するために使用され得る。例えば、構成レジスタへの異なる入力値は、エラー生成器コンポーネントが、対応するデータパス上に対してデータエラーシミュレーション挿入する仕方および／またはとき（how and/or when）を改変し得る。これは、様々なデータフィールドを特定するために効果的な、伝送されているデータのフェーズをモニタするエラー生成器コンポーネントにおけるデータエラーシミュレーションステートマシンをイネーブルまたはディセーブルすることによるような、任意の適切な形式でも実現され得る。データ入力はまた、データエラーがシミュレートされるタイミング、データが本質的にランダムであるかどうか、等を構成するためにも使用され得る。従って、エラー生成器コンポーネントの異なる構成は、構成レジスタに書き込まれている異なるデータに対応する。（各オンチップエラー生成器コンポーネントが、それぞれの構成レジスタを有する場合）エラー生成器コンポーネントと構成レジスタとの間には１対１の対応が存在し得るか、または（マスタ構成レジスタが複数のエラー生成器コンポーネントを構成するために使用されるか、もしくは複数の構成レジスタが１つのエラー生成器コンポーネントを構成するために使用される場合）１対多数の対応が存在し得る。それに関係なく、エラー生成器コンポーネントの動きは、適切なレジスタ中に対応する構成データまたはコマンドを書き込むことによって変更、イネーブル、またはディセーブルされ得る。これらの構成レジスタのオンチップ本質は、開発過程のどこでエラー生成器コンポーネントがアクセスされているかに関わらず、エラー生成器コンポーネントへの一意アクセスを開発者に与える。
【００３５】
[0040]  オンチップエラー生成器コンポーネントの１つの利点は、既存の開発ツールを使用する開発サイクルの様々なフェーズ全体にわたって、様々なエラーシナリオ、そしてその対応するエラーハンドリング技法を精確にテストするアビリティである。いくつかのケースでは、同じテストシーケンスが使用され得る。上記で論じられたエラーハンドラコンポーネントと同様に、エラー生成器コンポーネントのオンチップ本質が、プレシリコン／成形前プロセス中のシリコンチップ設計のシミュレーションおよびエミュレーション中の動きの検証を可能にする。例えば、ＩＣの成形前開発段階において、エラー生成器コンポーネント構成レジスタは、ＩＣおよび／またはＩＣの様々なコンポーネントをシミュレートする（例えば、オンチップハードウェアエラー生成器のエミュレーション、ＩＣの１つまたは複数のサブコンポーネントのエミュレーション、ＩＣのエラーハンドラコンポーネントのエミュレーション、等）エミュレーションソフトウェアと連携して稼働されるテストスクリプトを使用してアクセスおよび／または設定され得る。これは、エミュレートされたＩＣのオンチップハードウェアエラー生成器コンポーネントだけでなく、その対応するエラーハンドラコンポーネントも同様に成形前テストすることを可能にする。これらと同じテストルーチンが、ＩＣが設計または製品中に含められているときと同様に、構成レジスタおよび／またはエラー生成器コンポーネントのハードウェア態様を評価するためにポスト製造でも利用され得る。従って、数多くのプラットフォームが、オンチップエラー生成器コンポーネントを採用するものと同じテストプロシージャのうちの少なくともいくつかを使用し得る。
【００３６】
[0041]  図４は、１つまたは複数の態様に従った例となる方法を例示する。この方法は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の適切な組合せで行われ得る。いくつかの態様において、この方法は、上記および下記で、下記でさらに説明されるように、システムオンチップ上の１つまたは複数のサブコンポーネントを介してハードウェアで実施され得る。
【００３７】
[0042]  ブロック４０２で、エラー生成器コンポーネントは、エラーシミュレーション入力を受信する。エラーシミュレーション入力は、任意の適切な形式でも受信され得る。例えば、いくつかのケースにおいて、エラーシミュレーション入力は、エラー生成器コンポーネントに関連付けられた構成レジスタへのレジスタ書き込みを介して受信される。時に、エラー生成器コンポーネントは、ＩＣのサブコンポーネントである。エラーシミュレーション入力は、１つまたは複数のデータ線を通じたデータ、コンピュータ可読メモリハードウェアに１つまたは複数のアドレスで記憶されたデータビット、等のような任意の適切なタイプの入力でもあり得る。代わりとして、または加えて、エラー生成器コンポーネントは、データエラーシミュレーション入力が利用可能であると示すイベント、例えばハードウェアまたはソフトウェア割り込みを受信し得る。
【００３８】
[0043]  ブロック４０４で、エラーシミュレーション入力を受信したことに応答して、エラー生成器コンポーネントは、データエラーパターンを決定する。時に、データエラーパターンは、ビットのランダムフリップのような、バイナリ「０」または「１」ビットに対する変更である。データエラーパターンの別の例は、データパケットにおける特定のフィールドに対する変更である。高スタックビットをシミュレートするデータパターン、低スタックビットをシミュレートするデータパターン、ランダムビットフリップをシミュレートするデータパターン、データ線上の強制エラービットをシミュレートするデータパターン、ＣＲＣフィールドエラーをシミュレートするデータパターン、データパケットヘッダエラーをシミュレートするデータパターン、トレーニングシーケンスデータエラーをシミュレートするデータパターン、等のような、任意の適切なタイプのデータエラーパターンも決定され得る。
【００３９】
[0044]  代わりとして、または加えて、エラー生成器コンポーネントは、エラーシミュレーション入力からタイミングインサーション情報、例えば、データ線上にデータエラーパターンを周期的に挿入するためのインジケーション、データ線上にデータエラーパターンをランダムに挿入するためのインジケーション、挿入すべきデータエラーパターンの数についてのカウントメトリックのインジケーション、データエラーパターンを挿入すべきタイミングウィンドウのインジケーション、等を決定し得る。いくつかのケースにおいて、データエラーパターンの選択は、ハードウェアにおける１つまたは複数の論理ゲートによって行われ得る。
【００４０】
[0045]  ブロック４０６で、データエラーパターンを選択したことに応答して、エラー生成器は、データパス上にデータエラーパターンを挿入する。例えば、上記および下記で説明されるように、エラー生成器コンポーネントは、デジタルデータ線を管理する１つまたは複数のエラーインサーション回路に結合され得る。エラーインサーション回路およびエラー生成器コンポーネントがイネーブルされるとき、デジタルデータ線上を伝わる電子信号は、選択されたデータエラーパターンをシミュレートするよう変更され得る。いくつかの態様では、ハードウェアエラー生成器コンポーネントが、データ線上で伝送されている構造化されたデータパケットのフェーズをトラッキングし、パケットを検出するためまたは信号にチューニングするために受信機によって使用されるトレーニングフィールド、データパケットヘッダ、等のような構造化されたデータパケットの少なくとも１つのフィールドにデータエラーパターンを挿入する。データエラーパターンを挿入することは、ランダムまたは周期的なインターバルにおけるクロックカウントのようなタイミングデータに基づき得る。データエラーパターンは、例えば、デジタルデータ線上で第１のサブコンポーネントから起こるデータの一部分と取って代わることによって、デジタルデータ線を介して第１のサブコンポーネントから第２のサブコンポーネントに向かって生じるデータが散在し得るか、またはデジタルデータ線上で第１のサブコンポーネントから生じるデータの全てに取って代わり得る。
【００４１】
[0046]  従って、オンチップハードウェアエラー生成器コンポーネントは、エラー生成器コンポーネントがテストを受けている機能と同じ形で成形されているので、制御可能な結果を伴う低コストテストソリューションを提供する。データエラーをシミュレートする予測可能な制御は、追加のハードウェアまたはテスト機器を求める必要なく（without a need for）、複数のプラットフォームにおけるエラーハンドリング機能の徹底的なテストを可能にする。オンチップハードウェアエラー生成器コンポーネントの様々な実施形態を説明してきたが、今度は上記で説明された実施形態のうちの１つまたは複数を実施するために利用され得る例となるシステムを考える。
【００４２】
［例となるシステムおよびデバイス］
[0047]  図５は、例となるシステムオンチップ（ＳｏＣ）５００を例示し、これは、ハードウェアエラー生成器コンポーネントを介した自己エラーインジェクションの態様を実施する能力を有するコンポーネントを含む。いくつかの態様において、システムオンチップ５００は、シリコン、ゲルマニウム、ガリウムヒ素、等のような半導体材料の１つまたは複数の基板上に電子回路のセットを備えるＩＣである。さらに、システムオンチップ５００は、モデム、ブロードバンドルータ、アクセスポイント、セルラ電話、スマートフォン、ゲームデバイス、ラップトップコンピュータ、ネットブック、スマートフォン、ネットワーク接続ストレージ（ＮＡＳ：network-attached storage）デバイス、または自己エラーインジェクションを実施し得る何かの他のデバイス、のような任意の適切な電子デバイスとして、または任意の適切な電子デバイスとして実施され得る。システムオンチップ５００は、任意の適切なタイプの機能を行うように構成され得る。例えば、いくつかの態様において、システムオンチップ５００は、図１のＲＦ回路１０８のようなＲＦ信号処理システムを実施する。代わりに、または追加で、システムオンチップ５００は、図１のベースバンド回路１１０によって提供されるもののような、ベースバンド信号処理システム機能を実施する。
【００４３】
[0048]  システムオンチップ５００は、サブコンポーネント５０２およびサブコンポーネント５０４を含む。これらのサブコンポーネントは一般に、システムオンチップ５００内に含まれる区分された機能を表すために使用される。いくつかのケースにおいて、これらサブコンポーネントは区分された回路であって、それらのそれぞれの区分された機能を行うためにトランジスタ、論理ゲート、フリップフロップ、ＭＵＸ、コンピュータ可読メモリストレージ、等の変化する組合せを含んだものである。時に、これらサブコンポーネントは、アナログおよび／またはデジタル信号を処理可能な回路を含むように構成される。例えば、いくつかの態様において、サブコンポーネント５０２は、図３ａおよび図３ｂのリンクレイヤサブコンポーネント３０６によって行われるもののような、リンクレイヤ機能を行う。代わりとして、または加えて、サブコンポーネント５０４は、図３ａおよび図３ｂのＰＨＹレイヤ３０８によって行われるもののような、ＰＨＹレイヤ機能を行う。
【００４４】
[0049]  システムオンチップ５００はまた、エラー生成器コンポーネント５０６、エラーインサーションコンポーネント５０８、および構成レジスタ５１０も含み、それらは、サブコンポーネント５０２とサブコンポーネント５０４を結合するデータ線上に１つまたは複数のデータエラーシミュレーションをインジェクトするために共に使用され得る。いくつかの態様において、エラー生成器コンポーネント５０６および／またはエラーインサーションコンポーネント５０８の機能は、構成レジスタ５１０中にデータを書き込むことによって制御され得る。例えば、エラー生成器コンポーネント５０６および／またはエラーインサーションコンポーネント５０８は、構成レジスタ５１０を通じてアクセス可能な事前に割り当てられたアドレスを通じて構成データを受信し得る。いくつかの実施形態において、さらに上述されたように、構成レジスタ５１０へのデータ入力は、変更されているデータのフェーズおよび／または状況をモニタするし、および／またはデータエラーがシミュレートされるタイミングを構成するエラー生成器コンポーネント５０６におけるデータエラーシミュレーションステートマシンをイネーブルまたはディセーブルする。簡略化の目的で、システムオンチップ５００は、１つのエラー生成器コンポーネント、１つの結合論理コンポーネント、および１つの構成レジスタを含むように例示される。しかしながら、システムオンチップ５００は、本願請求項の主題の範囲から逸脱することなく、数の上で、これらのコンポーネントおよびレジスタの任意の適切な組合せも含み得る。
【００４５】
[0050]  データ線５１２は、サブコンポーネント５０４に電子信号を介してデータおよび／または情報を伝送するためにサブコンポーネント５０２によって使用され得るデジタルデータ線を表す。ここでは、データ線５１２がエラーインサーションコンポーネント５０８への入力であるのに対し、データ線５１４は、エラーインサーションコンポーネント５０８からの出力デジタルデータ線である。エラー生成器コンポーネント５０６がディセーブルされる（例えば、データエラーシミュレーションを生成しない）とき、データ線５１２上で伝送するデータは、エラーインサーションコンポーネント５０８を通ってデータ線５１４経由でサブコンポーネント５０４に向かう。エラー生成器コンポーネント５０６がイネーブルされる（例えば、データエラーをシミュレートする）とき、エラーインサーションコンポーネント５０８は、データ線５１４上にシミュレートされたエラーをインジェクトする。いくつかの実施形態では、データ線５１２上で伝送されるデータの全て（例えば、全データパケット）が置き換えられる一方、他の実施形態で、データエラーが、様々なロケーションおよび／または時間的ポイントにおいて、データ線５１４上で伝送されるデータが散在している。従って、エラーインサーションコンポーネント５０８は、データ線５１４を通じて結果として得られるデータ信号を出力するために、エラー生成器コンポーネント５０６とデータ線５１２を結合する回路および／または論理回路を含む。エラーインサーションコンポーネント５０８は、ＭＵＸ、ＸＯＲ、論理ゲート、等の使用を通じるなどの、任意の適切な形式で実施され得る。
【００４６】
[0051]  様々な技法が、ハードウェアコンポーネント、ソフトウェアコンポーネント、ファームウェアコンポーネント、またはそれらの任意の組合せの一般的なコンテクストで本明細書において説明され得る。一般に、ハードウェアコンポーネントは、入力された電子信号および／または電力に基づいて、アナログおよび／またはデジタル動作を行う相互接続された電子コンポーネントを含み得る。相互接続された電子コンポーネントは、例えば、ディスクリートコンポーネント（例えば、レジスタ、コンデンサ、トランジスタ、等）、集積回路（ＩＣ）、半導体ベースのコンポーネント、光学ベースのコンポーネント、中央処理ユニット（ＣＰＵ）、入力／出力（Ｉ／Ｏ）ポート、コンピュータ可読メモリデバイス、またはそれらのあらゆる組合せのように、様々に及び得る。代わりとして、または加えて、電子コンポーネントは、受動または能動電子コンポーネントのいずれの組合せでもあり得る。これらの例は、単に検討を目的としているに過ぎず、本願請求項の主題の範囲を限定するようには意図されていない。
【００４７】
[0052]  一般に、ソフトウェアコンポーネントは、特定のタスクを行うか、または特定のアブストラクトデータタイプ(abstract data types)を実施する、ルーチン、プログラム、オブジェクト、データ構造、等を含む。ソフトウェアコンポーネントによって行われるタスクは、レジスタ読み書きを行うプロセッサ実行可能命令のような低レベルハードウェアアクセスから、コンピュータハードウェアへのアクセスを管理し、共通のサービスおよび／またはプログラムを提供するオペレーティングシステムコンポーネント、ユーザと対話するためにオペレーティングシステムによって提供されるサービスを利用するアプリケーションコンポーネントにまで及び得る。これらの様々なコンポーネントおよび技法は、何らかの形態のコンピュータ可読媒体上に記録されるか、または何らかの形態のコンピュータ可読媒体を渡って伝送され得、時に１つまたは複数のプロセッサによって実行可能である。
【００４８】
[0053]  「コンピュータ可読記憶媒体」および／またはコンピュータ可読メモリデバイスは、情報の記憶のための任意の方法または技術で実施される揮発性および非揮発性の、取り外し可能および取り外し不可能な媒体を含む。さらに、媒体および／またはメモリデバイス内に含まれるコンテンツは、コンピュータまたはプロセッサによってアクセスされ得る。記憶媒体および／またはメモリデバイスは、限定でなく例として、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、フラッシュメモリもしくは他のメモリ技術、ＣＤ−ＲＯＭ、デジタル多用途ディスク（ＤＶＤ）もしくは他の光学ストレージ、磁気カセット、磁気テープ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または所望の情報を記憶するために使用され得る何か他の媒体のような、任意の適切なタイプのデバイスで実施され得る。情報は、コンピュータ可読命令、サンプリングされた信号値、データ構造、プログラムコンポーネント、または他のデータのような、任意の適切なタイプのデータを含み得る。これらの例、並びに記憶媒体および／またはメモリデバイスの任意の組合せが、非一時的なコンピュータ可読媒体の範囲内に収まることを意図されている。
【００４９】
[0054]  ファームウェアコンポーネントは、電子コンポーネントにどのようにオペレートすべきか指示する実行可能命令を記憶するように構成されたプログラム可能なメモリをもつ電子コンポーネントを含む。いくつかのケースでは、電子コンポーネント上に記憶された実行可能命令が恒久的であるのに対し、他のケースにおいて、実行可能命令は、更新および／または改変され得る。時に、ファームウェアコンポーネントは、ハードウェアコンポーネントおよび／またはソフトウェアコンポーネントと組み合わせて使用され得る。
【００５０】
[0055]  「コンポーネント」、「モジュール」、および「システム」という用語は、上記でさらに説明されたように、ハードウェア、ファームウェア、ソフトウェア、またはそれらのあらゆる組合せのような１つまたは複数のコンピュータ関連エンティティを指すように意図されている。１つまたは複数のコンポーネント。時に、コンポーネントは、プロセッサ実行可能命令によって定義されるプロセスおよび／または実行スレッドを指し得る。代わりとして、または加えて、コンポーネントは、様々な電子および／またはハードウェアエンティティを指し得る。
【００５１】
［結論]
[0056]  様々な態様が、オンチップハードウェアエラー生成器コンポーネントを説明する。いくつかのケースにおいて、ハードウェアエラー生成器コンポーネントは、同じチップ内に含まれる２つのコンポーネント間のデータパスに接続する。エラーシミュレーション入力を受信すると、ハードウェアエラー生成器コンポーネントは、エラー状態をシミュレートするデータパターンを挿入することによってデータパス上で伝送されているデータを改変する。代わりとして、または加えて、ハードウェアエラー生成器は、伝送されるデータビットの１つまたは複数をランダムに改変する。
【００５２】
[0057]  態様が、構造上の特徴および／または方法論的動作（acts）に特有の表現で説明されてきたものの、添付の請求項において定義される様々な態様は、説明された指定の特徴または動作に必ずしも限定されない。むしろ、指定の特徴および動作は、様々な態様を実施する例となる形態として開示される。
【図１】
2018535580.tif 000003
【図２】
2018535580.tif 000004
【図３ａ】
2018535580.tif 000005
【図３ｂ】
2018535580.tif 000006
【図４】
2018535580.tif 000007
【図５】
2018535580.tif 000008
【手続補正書】
【提出日】平成30年6月1日(2018.6.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
エラーハンドリングをテストするためのデバイスであって、
少なくとも１つのエラーインサーション回路と、
前記デバイス中の２つのサブコンポーネント間の少なくとも１つのデータ線に、前記少なくとも１つのエラーインサーション回路を介して結合されたオンチップハードウェアエラー生成器コンポーネントと、
を備え、前記オンチップハードウェアエラー生成器コンポーネントは、
エラーシミュレーション入力を受信し、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、データエラーパターンを決定し、
エラー状態を生成するために有効な前記少なくとも１つのデータ線上に、前記少なくとも１つのエラーインサーション回路を介して、前記データエラーパターンを挿入し、ここにおいて、前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、いつ前記少なくとも１つのデータ線上に前記データエラーパターンを挿入すべきかを決定するために有効な前記少なくとも１つのデータ線を通じて伝送されているデータパケットのフェーズをトラッキングすることを含む、
ように構成される、デバイス。
【請求項２】
前記データエラーパターンは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、または、
前記データ線上の強制エラービット、
のうちの少なくとも１つに関連付けられたデータエラーパターンを備える、請求項１に記載のデバイス。
【請求項３】
前記オンチップハードウェアエラー生成器コンポーネントに関連付けられ、前記少なくとも１つのデータ線上に前記オンチップハードウェアエラー生成器によって挿入された前記データエラーパターンを制御するように構成された少なくとも１つの構成レジスタをさらに備える、請求項１に記載のデバイス。
【請求項４】
前記オンチップハードウェアエラー生成器コンポーネントは、前記少なくとも１つのデータ線上で伝送されるデータパケットのデータパケットヘッダを変更するように構成される、請求項１に記載のデバイス。
【請求項５】
前記オンチップハードウェアエラー生成器コンポーネントは、伝送されているデータパケットの前記フェーズをトラッキングする代わりに、前記少なくとも１つのデータ線上に前記データエラーパターンをランダムに挿入するようにさらに構成される、請求項１に記載のデバイス。
【請求項６】
前記オンチップハードウェアエラー生成器コンポーネントは、集積回路（ＩＣ）のサブコンポーネントである、請求項１に記載のデバイス。
【請求項７】
前記少なくとも１つのエラーインサーション回路は、ハードウェアマルチプレクサ（ＭＵＸ）を備える、請求項１に記載のデバイス。
【請求項８】
エラーハンドリングをテストするための方法であって、
ハードウェアエラー生成器コンポーネントを使用して、エラーシミュレーション入力を受信することと、
前記ハードウェアエラー生成器コンポーネントを使用して、前記ハードウェアエラー生成器コンポーネントに結合された少なくとも１つのデジタルデータ線上に挿入すべきデータエラーパターンを決定することと、
構造化されたデータパケットの各データフィールドを特定するために有効な前記少なくとも１つのデジタルデータ線上で伝送している前記構造化されたデータパケットのフェーズを、それが前記少なくとも１つのデジタルデータ線上で伝送されているときにトラッキングすることを含む、前記ハードウェアエラー生成器コンポーネントを使用して、エラー状態を生成するために有効な前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することと、
を備える、方法。
【請求項９】
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、クロックカウントに少なくとも部分的に基づく、請求項８に記載の方法。
【請求項１０】
前記トラッキングされるフェーズに少なくとも部分的に基づいて、前記構造化されたデータパケットの少なくとも１つのフィールドに前記データエラーパターンを挿入することと、
をさらに備える、請求項８に記載の方法。
【請求項１１】
前記少なくとも１つのフィールドは、トレーニングフィールドを備える、請求項１０に記載の方法。
【請求項１２】
前記データエラーパターンを挿入することは、物理（ＰＨＹ）レイヤサブコンポーネントとＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ（ＳＥＲＤＥＳ）サブコンポーネントとの間の通信に関連付けられたデータエラーパターンを挿入することを備える、請求項８に記載の方法。
【請求項１３】
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、伝送されている前記構造化されたデータパケットの前記フェーズをトラッキングする代わりに、周期的時間インターバルで前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することをさらに備える、請求項８に記載の方法。
【請求項１４】
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、前記少なくとも１つのデジタルデータ線上で伝送された元のデータを前記データエラーパターンに散在させることをさらに備える、請求項８に記載の方法。
【請求項１５】
エラーハンドリングをテストするための装置であって、
データパスに動作可能に結合された前記装置のオンチップサブコンポーネントと、
前記データパスに動作可能に結合されたオンチップハードウェアエラー生成器コンポーネントと、
を備え、前記オンチップハードウェアエラー生成器コンポーネントは、
エラーシミュレーション入力を受信するための手段と、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、少なくとも１つのデータエラーパターンを決定するための手段と、
前記装置の前記オンチップサブコンポーネントにエラー状態を生成するために有効な前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための手段と、ここにおいて、前記データパス上に前記データエラーパターンを挿入することは、いつ前記データパス上に前記データエラーパターンを挿入すべきかを決定するために有効な前記データパスを通じて伝送されているデータパケットのフェーズをトラッキングすることを含む
を備える、装置。
【請求項１６】
前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための前記手段は、前記装置の第２のオンチップサブコンポーネントから起きるデータを前記データエラーパターンに散在させるための手段をさらに備える、請求項１５に記載の装置。
【請求項１７】
前記少なくとも１つのデータエラーパターンを決定するための前記手段は、いつ前記データパス上に前記少なくとも１つのデータエラーパターンを挿入すべきかに関連付けられたタイミングインサーション情報を決定するための手段をさらに備える、請求項１５に記載の装置。
【請求項１８】
前記オンチップサブコンポーネントは、通信プロトコルに関連付けられた物理（ＰＨＹ）レイヤサブコンポーネントを備える、請求項１５に記載の装置。
【請求項１９】
前記装置は、ワイヤレスモデムに関連付けられた無線周波数（ＲＦ）集積回路（ＩＣ）を備える、請求項１５に記載の装置。
【請求項２０】
前記少なくとも１つのデータエラーパターンは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、
前記データパス上の強制エラービット、
巡回冗長検査（ＣＲＣ）フィールドエラー、
データパケットヘッダエラー、または、
トレーニングシーケンスデータエラー、
のうちの少なくとも１つに関連付けられたデータエラーパターンを備える、請求項１５に記載の装置。
【請求項２１】
エラーシミュレーション入力を受信するための前記手段は、前記少なくとも１つのデータエラーパターンを生成するための前記手段に関連付けられた少なくとも１つの構成レジスタをさらに備える、請求項１５に記載の装置。
【請求項２２】
前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための前記手段は、
マルチプレクサ（ＭＵＸ）、または、
排他的ＯＲ（ＸＯＲ）ゲート、
のうちの少なくとも１つを備える、請求項１５に記載の装置。
【請求項２３】
プロセッサ実行可能な命令を備える１つまたは複数のコンピュータ可読メモリデバイスであって、前記命令は、少なくとも１つのプロセッサによる実行に応答して、エミュレートされた集積回路（ＩＣ）の１つまたは複数のコンポーネントを使用してオンチップエラー生成をシミュレートするための動作を行い、前記動作は、
前記エミュレートされたＩＣのオンチップハードウェアエラー生成器コンポーネントでエラーシミュレーション入力を受信することと、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、データエラーパターンを決定することと、
前記少なくとも１つのデータ線に結合されている前記エミュレートされたＩＣのサブコンポーネントにエラー状態を生成するために有効な前記オンチップハードウェアエラー生成器に結合された少なくとも１つのデータ線上に前記データエラーパターンを挿入することと、ここにおいて、前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、いつ前記少なくとも１つのデータ線上に前記データエラーパターンを挿入すべきかを決定するために有効な前記少なくとも１つのデータ線を通じて伝送されているデータパケットのフェーズをトラッキングすることを備える、
を備える、１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２４】
前記データエラーパターンを決定することは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、または、
前記データ線上の強制エラービット、
のうちの少なくとも１つに関連付けられたデータエラーパターンを決定することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２５】
前記エラーシミュレーション入力を受信することは、前記エミュレートされたＩＣの前記オンチップハードウェアエラー生成器コンポーネントに関連付けられた構成レジスタを介して前記エラーシミュレーション入力を受信することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２６】
前記オンチップハードウェアエラー生成器に結合された前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、前記エミュレートされたＩＣの前記サブコンポーネントに前記少なくとも１つのデータ線上で伝送されるデータパケットのデータパケットヘッダを変更することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２７】
エミュレートされたＩＣの１つまたは複数のコンポーネントを使用してオンチップエラー生成をシミュレートするための前記動作は、エミュレートされたベースバンド回路ＩＣの１つまたは複数のコンポーネントを使用することを備える、請求項２６に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２８】
前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、伝送されている前記データパケットの前記フェーズをトラッキングする代わりに、周期的時間インターバルで前記少なくとも１つのデータ線上に前記データパターンを挿入することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２９】
前記エミュレートされたＩＣのエラーハンドラコンポーネントでデータ入力を受信することと、
前記エラーハンドラコンポーネントを使用して前記データ入力における少なくともいくらかの破損されたデータを確認することと、
前記エミュレートされたＩＣが動作を中断することを防ぐのに効果的な前記エラーハンドラコンポーネントを使用して、前記少なくともいくらかの破損されたデータに応答することと、
を備える動作を行うようにさらに構成された、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
[0057]  態様が、構造上の特徴および／または方法論的動作（acts）に特有の表現で説明されてきたものの、添付の請求項において定義される様々な態様は、説明された指定の特徴または動作に必ずしも限定されない。むしろ、指定の特徴および動作は、様々な態様を実施する例となる形態として開示される。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
エラーハンドリングをテストするためのデバイスであって、
少なくとも１つのエラーインサーション回路と、
前記デバイス中の２つのサブコンポーネント間の少なくとも１つのデータ線に、前記少なくとも１つのエラーインサーション回路を介して結合されたオンチップハードウェアエラー生成器コンポーネントと、
を備え、前記オンチップハードウェアエラー生成器コンポーネントは、
エラーシミュレーション入力を受信し、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、データエラーパターンを決定し、
エラー状態を生成するために有効な前記少なくとも１つのデータ線上に、前記少なくとも１つのエラーインサーション回路を介して、前記データエラーパターンを挿入する、
ように構成される、デバイス。
［Ｃ２］
前記データエラーパターンは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、または、
前記データ線上の強制エラービット、
のうちの少なくとも１つに関連付けられたデータエラーパターンを備える、Ｃ１に記載のデバイス。
［Ｃ３］
前記オンチップハードウェアエラー生成器コンポーネントに関連付けられ、前記少なくとも１つのデータ線上に前記オンチップハードウェアエラー生成器によって挿入された前記データエラーパターンを制御するように構成された少なくとも１つの構成レジスタをさらに備える、Ｃ１に記載のデバイス。
［Ｃ４］
前記オンチップハードウェアエラー生成器コンポーネントは、前記少なくとも１つのデータ線上で伝送されるデータパケットのデータパケットヘッダを変更するように構成される、Ｃ１に記載のデバイス。
［Ｃ５］
前記オンチップハードウェアエラー生成器コンポーネントは、前記少なくとも１つのデータ線上に前記データエラーパターンをランダムに挿入するようにさらに構成される、Ｃ１に記載のデバイス。
［Ｃ６］
前記オンチップハードウェアエラー生成器コンポーネントは、集積回路（ＩＣ）のサブコンポーネントである、Ｃ１に記載のデバイス。
［Ｃ７］
前記少なくとも１つのエラーインサーション回路は、ハードウェアマルチプレクサ（ＭＵＸ）を備える、Ｃ１に記載のデバイス。
［Ｃ８］
エラーハンドリングをテストするための方法であって、
ハードウェアエラー生成器コンポーネントを使用して、エラーシミュレーション入力を受信することと、
前記ハードウェアエラー生成器コンポーネントを使用して、前記ハードウェアエラー生成器コンポーネントに結合された少なくとも１つのデジタルデータ線上に挿入すべきデータエラーパターンを決定することと、
前記ハードウェアエラー生成器コンポーネントを使用して、エラー状態を生成するために有効な前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することと、
を備える、方法。
［Ｃ９］
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、クロックカウントに少なくとも部分的に基づく、Ｃ８に記載の方法。
［Ｃ１０］
構造化されたデータパケットの各データフィールドを特定するために有効な前記少なくとも１つのデジタルデータ線上で伝送している前記構造化されたデータパケットのフェーズを、それが前記少なくとも１つのデジタルデータ線上で伝送されているときにトラッキングすることと、
前記トラッキングされるフェーズに少なくとも部分的に基づいて、前記構造化されたデータパケットの少なくとも１つのフィールドに前記データエラーパターンを挿入することと、
をさらに備える、Ｃ８に記載の方法。
［Ｃ１１］
前記少なくとも１つの制約は、トレーニングフィールドを備える、Ｃ１０に記載の方法。
［Ｃ１２］
前記データエラーパターンを挿入することは、物理（ＰＨＹ）レイヤサブコンポーネントとＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ（ＳＥＲＤＥＳ）サブコンポーネントとの間の通信に関連付けられたデータエラーパターンを挿入することを備える、Ｃ８に記載の方法。
［Ｃ１３］
前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、周期的時間インターバルで前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することをさらに備える、Ｃ８に記載の方法。
［Ｃ１４］
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、前記少なくとも１つのデジタルデータ線上で伝送された元のデータを前記データエラーパターンに散在させることをさらに備える、Ｃ８に記載の方法。
［Ｃ１５］
エラーハンドリングをテストするための装置であって、
データパスに動作可能に結合された前記装置のオンチップサブコンポーネントと、
前記データパスに動作可能に結合されたオンチップハードウェアエラー生成器コンポーネントと、
を備え、前記オンチップハードウェアエラー生成器コンポーネントは、
エラーシミュレーション入力を受信するための手段と、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、少なくとも１つのデータエラーパターンを決定するための手段と、
前記装置の前記オンチップサブコンポーネントにエラー状態を生成するために有効な前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための手段と、
を備える、装置。
［Ｃ１６］
前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための手段は、前記装置の第２のオンチップサブコンポーネントから起きるデータを前記データエラーパターンに散在させるための手段を備える、Ｃ１５に記載の装置。
［Ｃ１７］
前記少なくとも１つのデータエラーパターンを決定するための手段は、いつ前記データパス上に前記少なくとも１つのデータエラーパターンを挿入すべきかに関連付けられたタイミングインサーション情報を決定するための手段をさらに備える、Ｃ１５に記載の装置。
［Ｃ１８］
前記オンチップサブコンポーネントは、通信プロトコルに関連付けられた物理（ＰＨＹ）レイヤサブコンポーネントを備える、Ｃ１５に記載の装置。
［Ｃ１９］
前記装置は、ワイヤレスモデムに関連付けられた無線周波数（ＲＦ）集積回路（ＩＣ）を備える、Ｃ１５に記載の装置。
［Ｃ２０］
前記少なくとも１つのデータエラーパターンは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、
前記データパス上の強制エラービット、
巡回冗長検査（ＣＲＣ）フィールドエラー、
データパケットヘッダエラー、または、
トレーニングシーケンスデータエラー、
のうちの少なくとも１つに関連付けられたデータエラーパターンを備える、Ｃ１５に記載の装置。
［Ｃ２１］
エラーシミュレーション入力を受信するための手段は、前記少なくとも１つのデータエラーパターンを生成するための手段に関連付けられた少なくとも１つの構成レジスタをさらに備える、Ｃ１５に記載の装置。
［Ｃ２２］
前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための手段は、
マルチプレクサ（ＭＵＸ）、または、
排他的ＯＲ（ＸＯＲ）ゲート、
のうちの少なくとも１つを備える、Ｃ１５に記載の装置。
［Ｃ２３］
プロセッサ実行可能な命令を備える１つまたは複数のコンピュータ可読メモリデバイスであって、前記命令は、少なくとも１つのプロセッサによる実行に応答して、エミュレートされた集積回路（ＩＣ）の１つまたは複数のコンポーネントを使用してオンチップエラー生成をシミュレートするための動作を行い、前記動作は、
前記エミュレートされたＩＣのオンチップハードウェアエラー生成器コンポーネントでエラーシミュレーション入力を受信することと、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、データエラーパターンを決定することと、
前記少なくとも１つのデータ線に結合されている前記エミュレートされたＩＣのサブコンポーネントにエラー状態を生成するために有効な前記オンチップハードウェアエラー生成器に結合された少なくとも１つのデータ線上に前記データエラーパターンを挿入することと、
を備える、１つまたは複数のコンピュータ可読メモリデバイス。
［Ｃ２４］
前記データエラーパターンを決定することは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、または、
前記データ線上の強制エラービット、
のうちの少なくとも１つに関連付けられたデータエラーパターンを決定することを備える、Ｃ２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
［Ｃ２５］
前記エラーシミュレーション入力を受信することは、前記エミュレートされたＩＣの前記オンチップハードウェアエラー生成器コンポーネントに関連付けられた構成レジスタを介して前記エラーシミュレーション入力を受信することを備える、Ｃ２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
［Ｃ２６］
前記オンチップハードウェアエラー生成器に結合された前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、前記エミュレートされたＩＣの前記サブコンポーネントに前記少なくとも１つのデータ線上で伝送されるデータパケットのデータパケットヘッダを変更することを備える、Ｃ２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
［Ｃ２７］
エミュレートされたＩＣの１つまたは複数のコンポーネントを使用してオンチップエラー生成をシミュレートするための前記動作は、エミュレートされたベースバンド回路ＩＣの１つまたは複数のコンポーネントを使用することを備える、Ｃ２６に記載の１つまたは複数のコンピュータ可読メモリデバイス。
［Ｃ２８］
前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、周期的時間インターバルで前記少なくとも１つのデータ線上に前記データパターンを挿入することを備える、Ｃ２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
［Ｃ２９］
前記エミュレートされたＩＣのエラーハンドラコンポーネントでデータ入力を受信することと、
前記エラーハンドラコンポーネントを使用して前記データ入力における少なくともいくらかの破損されたデータを確認することと、
前記エミュレートされたＩＣが動作を中断することを防ぐのに効果的な前記エラーハンドラコンポーネントを使用して、前記少なくともいくらかの破損されたデータに応答することと、
を備える動作を行うようにさらに構成された、Ｃ２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
［Ｃ３０］
前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、いつ前記少なくとも１つのデータ線上に前記データエラーパターンを挿入すべきかを決定するために有効な前記少なくとも１つのデータ線を通じて伝送されているデータパケットのフェーズをトラッキングすることを備える、Ｃ２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【手続補正書】
【提出日】平成30年7月2日(2018.7.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
エラーハンドリングをテストするためのデバイスであって、
少なくとも１つのエラーインサーション回路と、
前記デバイス中の２つのサブコンポーネント間の少なくとも１つのデータ線に、前記少なくとも１つのエラーインサーション回路を介して結合されたオンチップハードウェアエラー生成器コンポーネントと、
を備え、前記オンチップハードウェアエラー生成器コンポーネントは、
エラーシミュレーション入力を受信し、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、データエラーパターンを決定し、
エラー状態を生成するために有効な前記少なくとも１つのデータ線上に、前記少なくとも１つのエラーインサーション回路を介して、前記データエラーパターンを挿入し、ここにおいて、前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、いつ前記少なくとも１つのデータ線上に前記データエラーパターンを挿入すべきかを決定するために有効な前記少なくとも１つのデータ線を通じて伝送されているデータパケットのフェーズをトラッキングすることを含む、
ように構成される、デバイス。
【請求項２】
前記データエラーパターンは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、または、
前記データ線上の強制エラービット、
のうちの少なくとも１つに関連付けられたデータエラーパターンを備える、請求項１に記載のデバイス。
【請求項３】
前記オンチップハードウェアエラー生成器コンポーネントに関連付けられ、前記少なくとも１つのデータ線上に前記オンチップハードウェアエラー生成器によって挿入された前記データエラーパターンを制御するように構成された少なくとも１つの構成レジスタをさらに備える、請求項１に記載のデバイス。
【請求項４】
前記オンチップハードウェアエラー生成器コンポーネントは、前記少なくとも１つのデータ線上で伝送されるデータパケットのデータパケットヘッダを変更するように構成される、請求項１に記載のデバイス。
【請求項５】
前記オンチップハードウェアエラー生成器コンポーネントは、伝送されている前記データパケットの前記フェーズをトラッキングする代わりに、前記少なくとも１つのデータ線上に前記データエラーパターンをランダムに挿入するようにさらに構成される、請求項１に記載のデバイス。
【請求項６】
前記オンチップハードウェアエラー生成器コンポーネントは、集積回路（ＩＣ）のサブコンポーネントである、請求項１に記載のデバイス。
【請求項７】
前記少なくとも１つのエラーインサーション回路は、ハードウェアマルチプレクサ（ＭＵＸ）を備える、請求項１に記載のデバイス。
【請求項８】
エラーハンドリングをテストするための方法であって、
ハードウェアエラー生成器コンポーネントを使用して、エラーシミュレーション入力を受信することと、
前記ハードウェアエラー生成器コンポーネントを使用して、前記ハードウェアエラー生成器コンポーネントに結合された少なくとも１つのデジタルデータ線上に挿入すべきデータエラーパターンを決定することと、
いつ前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入すべきかを決定するために有効な前記少なくとも１つのデジタルデータ線上で伝送している構造化されたデータパケットのフェーズをトラッキングすることを含む、前記ハードウェアエラー生成器コンポーネントを使用して、エラー状態を生成するために有効な前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することと、
を備える、方法。
【請求項９】
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、クロックカウントに少なくとも部分的に基づく、請求項８に記載の方法。
【請求項１０】
前記構造化されたデータパケットの各データフィールドを特定するために有効な前記少なくとも１つのデジタルデータ線上で伝送している前記構造化されたデータパケットの前記フェーズを、それが前記少なくとも１つのデジタルデータ線上で伝送されているときにトラッキングすることをさらに備える、請求項８に記載の方法。
【請求項１１】
前記少なくとも１つのフィールドは、トレーニングフィールドを備える、請求項１０に記載の方法。
【請求項１２】
前記データエラーパターンを挿入することは、物理（ＰＨＹ）レイヤサブコンポーネントとＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ（ＳＥＲＤＥＳ）サブコンポーネントとの間の通信に関連付けられたデータエラーパターンを挿入することを備える、請求項８に記載の方法。
【請求項１３】
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、伝送されている前記構造化されたデータパケットの前記フェーズをトラッキングする代わりに、周期的時間インターバルで前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することをさらに備える、請求項８に記載の方法。
【請求項１４】
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、前記少なくとも１つのデジタルデータ線上で伝送された元のデータを前記データエラーパターンに散在させることをさらに備える、請求項８に記載の方法。
【請求項１５】
エラーハンドリングをテストするための装置であって、
データパスに動作可能に結合された前記装置のオンチップサブコンポーネントと、
前記データパスに動作可能に結合されたオンチップハードウェアエラー生成器コンポーネントと、
を備え、前記オンチップハードウェアエラー生成器コンポーネントは、
エラーシミュレーション入力を受信するための手段と、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、少なくとも１つのデータエラーパターンを決定するための手段と、
前記装置の前記オンチップサブコンポーネントにエラー状態を生成するために有効な前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための手段と、ここにおいて、前記データパス上に前記データエラーパターンを挿入することは、いつ前記データパス上に前記データエラーパターンを挿入すべきかを決定するために有効な前記データパスを通じて伝送されているデータパケットのフェーズをトラッキングすることを備える
を備える、装置。
【請求項１６】
前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための前記手段は、前記装置の第２のオンチップサブコンポーネントから起きるデータを前記データエラーパターンに散在させるための手段をさらに備える、請求項１５に記載の装置。
【請求項１７】
前記少なくとも１つのデータエラーパターンを決定するための前記手段は、いつ前記データパス上に前記少なくとも１つのデータエラーパターンを挿入すべきかに関連付けられたタイミングインサーション情報を決定するための手段をさらに備える、請求項１５に記載の装置。
【請求項１８】
前記オンチップサブコンポーネントは、通信プロトコルに関連付けられた物理（ＰＨＹ）レイヤサブコンポーネントを備える、請求項１５に記載の装置。
【請求項１９】
前記装置は、ワイヤレスモデムに関連付けられた無線周波数（ＲＦ）集積回路（ＩＣ）を備える、請求項１５に記載の装置。
【請求項２０】
前記少なくとも１つのデータエラーパターンは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、
前記データパス上の強制エラービット、
巡回冗長検査（ＣＲＣ）フィールドエラー、
データパケットヘッダエラー、または、
トレーニングシーケンスデータエラー、
のうちの少なくとも１つに関連付けられたデータエラーパターンを備える、請求項１５に記載の装置。
【請求項２１】
エラーシミュレーション入力を受信するための前記手段は、前記少なくとも１つのデータエラーパターンを生成するための前記手段に関連付けられた少なくとも１つの構成レジスタをさらに備える、請求項１５に記載の装置。
【請求項２２】
前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための前記手段は、
マルチプレクサ（ＭＵＸ）、または、
排他的ＯＲ（ＸＯＲ）ゲート、
のうちの少なくとも１つを備える、請求項１５に記載の装置。
【請求項２３】
プロセッサ実行可能な命令を備える１つまたは複数のコンピュータ可読メモリデバイスであって、前記命令は、少なくとも１つのプロセッサによる実行に応答して、エミュレートされた集積回路（ＩＣ）の１つまたは複数のコンポーネントを使用してオンチップエラー生成をシミュレートするための動作を行い、前記動作は、
前記エミュレートされたＩＣのオンチップハードウェアエラー生成器コンポーネントでエラーシミュレーション入力を受信することと、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、データエラーパターンを決定することと、
前記少なくとも１つのデータ線に結合されている前記エミュレートされたＩＣのサブコンポーネントにエラー状態を生成するために有効な前記オンチップハードウェアエラー生成器に結合された少なくとも１つのデータ線上に前記データエラーパターンを挿入することと、ここにおいて、前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、いつ前記少なくとも１つのデータ線上に前記データエラーパターンを挿入すべきかを決定するために有効な前記少なくとも１つのデータ線を通じて伝送されているデータパケットのフェーズをトラッキングすることを備える、
を備える、１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２４】
前記データエラーパターンを決定することは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、または、
前記データ線上の強制エラービット、
のうちの少なくとも１つに関連付けられたデータエラーパターンを決定することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２５】
前記エラーシミュレーション入力を受信することは、前記エミュレートされたＩＣの前記オンチップハードウェアエラー生成器コンポーネントに関連付けられた構成レジスタを介して前記エラーシミュレーション入力を受信することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２６】
前記オンチップハードウェアエラー生成器に結合された前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、前記エミュレートされたＩＣの前記サブコンポーネントに前記少なくとも１つのデータ線上で伝送されるデータパケットのデータパケットヘッダを変更することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２７】
エミュレートされたＩＣの１つまたは複数のコンポーネントを使用してオンチップエラー生成をシミュレートするための前記動作は、エミュレートされたベースバンド回路ＩＣの１つまたは複数のコンポーネントを使用することを備える、請求項２６に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２８】
前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、伝送されている前記データパケットの前記フェーズをトラッキングする代わりに、周期的時間インターバルで前記少なくとも１つのデータ線上に前記データパターンを挿入することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２９】
前記エミュレートされたＩＣのエラーハンドラコンポーネントでデータ入力を受信することと、
前記エラーハンドラコンポーネントを使用して前記データ入力における少なくともいくらかの破損されたデータを確認することと、
前記エミュレートされたＩＣが動作を中断することを防ぐのに有効な前記エラーハンドラコンポーネントを使用して、前記少なくともいくらかの破損されたデータに応答することと、
を備える動作を行うようにさらに構成された、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【手続補正書】
【提出日】平成30年9月5日(2018.9.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
エラーハンドリングをテストするためのデバイスであって、
少なくとも１つのエラーインサーション回路と、
前記デバイス中の２つのサブコンポーネント間の少なくとも１つのデータ線に、前記少なくとも１つのエラーインサーション回路を介して結合されたオンチップハードウェアエラー生成器コンポーネントと、
を備え、前記オンチップハードウェアエラー生成器コンポーネントは、
エラーシミュレーション入力を受信し、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、データパケット内のフィールドに挿入すべきデータエラーパターンを決定し、
エラー状態を生成するために有効な前記少なくとも１つのデータ線上に、前記少なくとも１つのエラーインサーション回路を介して、前記データエラーパターンを挿入し、ここにおいて、前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、前記データパケット内の前記フィールドを決定するために、前記少なくとも１つのデータ線を通じて伝送されているデータパケットのフェーズをトラッキングすることと、を含む、
ように構成される、デバイス。
【請求項２】
前記データエラーパターンは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、または、
前記データ線上の強制エラービット、
のうちの少なくとも１つに関連付けられたデータエラーパターンを備える、請求項１に記載のデバイス。
【請求項３】
前記オンチップハードウェアエラー生成器コンポーネントに関連付けられ、前記少なくとも１つのデータ線上に前記オンチップハードウェアエラー生成器コンポーネントによって挿入された前記データエラーパターンを制御するように構成された少なくとも１つの構成レジスタをさらに備える、請求項１に記載のデバイス。
【請求項４】
前記オンチップハードウェアエラー生成器コンポーネントは、前記少なくとも１つのデータ線上で伝送されるデータパケットのデータパケットヘッダに、前記データパケットヘッダに挿入すべき前記データエラーパターンを挿入することにより、前記データパケットヘッダを変更するように構成される、請求項１に記載のデバイス。
【請求項５】
前記オンチップハードウェアエラー生成器コンポーネントは、前記少なくとも１つのデータ線上に前記データエラーパターンをランダムに挿入するようにさらに構成される、請求項１に記載のデバイス。
【請求項６】
前記オンチップハードウェアエラー生成器コンポーネントは、集積回路（ＩＣ）のサブコンポーネントである、請求項１に記載のデバイス。
【請求項７】
前記少なくとも１つのエラーインサーション回路は、ハードウェアマルチプレクサ（ＭＵＸ）を備える、請求項１に記載のデバイス。
【請求項８】
エラーハンドリングをテストするための方法であって、
ハードウェアエラー生成器コンポーネントを使用して、エラーシミュレーション入力を受信することと、
前記ハードウェアエラー生成器コンポーネントを使用して、前記ハードウェアエラー生成器コンポーネントに結合された少なくとも１つのデジタルデータ線を通じて伝送されている構造化されたデータパケット内のフィールドに挿入すべきデータエラーパターンを決定することと、
前記ハードウェアエラー生成器コンポーネントを使用して、エラー状態を生成するために有効な前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することと、前記挿入することは、前記構造化されたデータパケット内の前記フィールドを決定するために、前記少なくとも１つのデジタルデータ線上で伝送している前記構造化されたデータパケットのフェーズをトラッキングすることを含む、
を備える、方法。
【請求項９】
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、クロックカウントに少なくとも部分的に基づく、請求項８に記載の方法。
【請求項１０】
前記構造化されたデータパケットの各データフィールドを特定するために有効な前記少なくとも１つのデジタルデータ線上で伝送している前記構造化されたデータパケットの前記フェーズを、それが前記少なくとも１つのデジタルデータ線上で伝送されているときにトラッキングすることをさらに備える、請求項８に記載の方法。
【請求項１１】
前記少なくとも１つのフィールドは、トレーニングフィールドを備える、請求項１０に記載の方法。
【請求項１２】
前記データエラーパターンを挿入することは、物理（ＰＨＹ）レイヤサブコンポーネントとＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ（ＳＥＲＤＥＳ）サブコンポーネントとの間の通信に関連付けられたデータエラーパターンを挿入することを備える、請求項８に記載の方法。
【請求項１３】
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、周期的時間インターバルで前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することをさらに備える、請求項８に記載の方法。
【請求項１４】
前記少なくとも１つのデジタルデータ線上に前記データエラーパターンを挿入することは、前記少なくとも１つのデジタルデータ線上で伝送された元のデータの一部分を前記データエラーパターンで置き換えることをさらに備える、請求項８に記載の方法。
【請求項１５】
エラーハンドリングをテストするための装置であって、
データパスに動作可能に結合された前記装置のオンチップサブコンポーネントと、
前記データパスに動作可能に結合されたオンチップハードウェアエラー生成器コンポーネントと、
を備え、前記オンチップハードウェアエラー生成器コンポーネントは、
エラーシミュレーション入力を受信するための手段と、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、データパケット内のフィールドに挿入すべき少なくとも１つのデータエラーパターンを決定するための手段と、
前記装置の前記オンチップサブコンポーネントにエラー状態を生成するために有効な前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための手段と、ここにおいて、前記データパス上に前記データエラーパターンを挿入することは、前記データパケット内の前記フィールドを決定するために、前記データパスを通じて伝送されている前記データパケットのフェーズをトラッキングすることを備える
を備える、装置。
【請求項１６】
前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための前記手段は、前記装置の第２のオンチップサブコンポーネントから生じるデータの一部分を前記データエラーパターンで置き換えるための手段をさらに備える、請求項１５に記載の装置。
【請求項１７】
前記少なくとも１つのデータエラーパターンを決定するための前記手段は、いつ前記データパス上に前記少なくとも１つのデータエラーパターンを挿入すべきかに関連付けられたタイミングインサーション情報を決定するための手段をさらに備える、請求項１５に記載の装置。
【請求項１８】
前記オンチップサブコンポーネントは、通信プロトコルに関連付けられた物理（ＰＨＹ）レイヤサブコンポーネントを備える、請求項１５に記載の装置。
【請求項１９】
前記装置は、ワイヤレスモデムに関連付けられた無線周波数（ＲＦ）集積回路（ＩＣ）を備える、請求項１５に記載の装置。
【請求項２０】
前記少なくとも１つのデータエラーパターンは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、
前記データパス上の強制エラービット、
巡回冗長検査（ＣＲＣ）フィールドエラー、
データパケットヘッダエラー、または、
トレーニングシーケンスデータエラー、
のうちの少なくとも１つに関連付けられたデータエラーパターンを備える、請求項１５に記載の装置。
【請求項２１】
エラーシミュレーション入力を受信するための前記手段は、前記少なくとも１つのデータエラーパターンを生成するための前記手段に関連付けられた少なくとも１つの構成レジスタをさらに備える、請求項１５に記載の装置。
【請求項２２】
前記データパス上に前記少なくとも１つのデータエラーパターンを挿入するための前記手段は、
マルチプレクサ（ＭＵＸ）、または、
排他的ＯＲ（ＸＯＲ）ゲート、
のうちの少なくとも１つを備える、請求項１５に記載の装置。
【請求項２３】
プロセッサ実行可能な命令を備える１つまたは複数のコンピュータ可読メモリデバイスであって、前記命令は、少なくとも１つのプロセッサによる実行に応答して、エミュレートされた集積回路（ＩＣ）の１つまたは複数のコンポーネントを使用してオンチップエラー生成をシミュレートするための動作を行い、前記動作は、
前記エミュレートされたＩＣのオンチップハードウェアエラー生成器コンポーネントでエラーシミュレーション入力を受信することと、
前記エラーシミュレーション入力に少なくとも部分的に基づいて、データパケット内のフィールドに挿入すべきデータエラーパターンを決定することと、
前記少なくとも１つのデータ線に結合されている前記エミュレートされたＩＣのサブコンポーネントにエラー状態を生成するために有効な前記オンチップハードウェアエラー生成器コンポーネントに結合された少なくとも１つのデータ線上に前記データエラーパターンを挿入することと、ここにおいて、前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、前記データパケット内の前記フィールドを決定するために、前記少なくとも１つのデータ線を通じて伝送されているデータパケットのフェーズをトラッキングすることを備える、
を備える、１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２４】
前記データエラーパターンを決定することは、
高スタックビット、
低スタックビット、
ランダムビットフリップ、または、
前記データ線上の強制エラービット、
のうちの少なくとも１つに関連付けられたデータエラーパターンを決定することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２５】
前記エラーシミュレーション入力を受信することは、前記エミュレートされたＩＣの前記オンチップハードウェアエラー生成器コンポーネントに関連付けられた構成レジスタを介して前記エラーシミュレーション入力を受信することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２６】
前記オンチップハードウェアエラー生成器コンポーネントに結合された前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、前記エミュレートされたＩＣの前記サブコンポーネントに前記少なくとも１つのデータ線上で伝送されるデータパケットのデータパケットヘッダを変更することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２７】
エミュレートされたＩＣの１つまたは複数のコンポーネントを使用してオンチップエラー生成をシミュレートするための前記動作は、エミュレートされたベースバンド回路ＩＣの１つまたは複数のコンポーネントを使用することを備える、請求項２６に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２８】
前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することは、周期的時間インターバルで前記少なくとも１つのデータ線上に前記データエラーパターンを挿入することを備える、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【請求項２９】
前記エミュレートされたＩＣのエラーハンドラコンポーネントでデータ入力を受信することと、
前記エラーハンドラコンポーネントを使用して前記データ入力における少なくともいくらかの破損されたデータを確認することと、
前記エミュレートされたＩＣが動作を中断することを防ぐのに有効な前記エラーハンドラコンポーネントを使用して、前記少なくともいくらかの破損されたデータに応答することと、
を備える動作を行うようにさらに構成された、請求項２３に記載の１つまたは複数のコンピュータ可読メモリデバイス。
【国際調査報告】
2018535580.tif 000009
2018535580.tif 000010
2018535580.tif 000011