(57)【要約】スペーサエッチングプロセスは、複数の半導体ダイ内に極細導電性ラインを産生する。トレンチが、第１の誘電体（２１２）内に形成され、次いで、犠牲フィルム（２２２）が、第１の誘電体上に堆積され、トレンチ表面が、その中に形成される。平面犠牲フィルムが、第１の誘電体の面およびトレンチの底部から除去され、トレンチ壁上の犠牲フィルム（２２２ａ）のみを残す。トレンチ壁上の犠牲フィルム間の間隙は、第２の誘電体（２１２ａ）で充填される。第２の誘電体の一部分は、除去され、犠牲フィルムの上部を暴露させる。犠牲フィルムは、除去され、導電性材料で充填された極細間隙を残す。間隙内の導電性材料の上部は、暴露され、「フェンス導体」（２１８ａ）を作成する。フェンス導体および周囲絶縁材料の一部分は、適切な場所において除去され、隔離されたフェンス導体を備える、所望の導体パターンを産生する。
2018515933.tif 000002
【特許請求の範囲】
【請求項１】
フェンス導体を半導体集積回路ダイ内に形成するための方法であって、
第１の誘電体を半導体基板の面上に堆積するステップと、
少なくとも１つのトレンチを前記第１の誘電体内に作成するステップと、
犠牲フィルムを、前記少なくとも１つのトレンチの壁および底部を含め、前記第１の誘電体上に堆積するステップと、
前記犠牲フィルムの一部分を前記第１の誘電体の面および前記少なくとも１つのトレンチの底部から除去するステップであって、犠牲フィルムが前記少なくとも１つのトレンチの壁上のみに残る、ステップと、
第２の誘電体を前記少なくとも１つのトレンチの壁上の犠牲フィルム間に堆積するステップと、
前記犠牲フィルムの上部部分が前記第１および第２の誘電体間に暴露されるまで、前記第１および第２の誘電体を除去するステップと、
前記第１および第２の誘電体間の犠牲フィルムを除去し、少なくとも２つの細いチャネルをその中に残すステップと、
導電性材料を前記第１および第２の誘電体の面上ならびに前記少なくとも２つの細いチャネルの中に堆積するステップと、
前記導電性材料の上部のみが前記少なくとも２つの細いチャネル内で暴露されるまで、前記第１および第２の誘電体の面上の導電性材料の一部分を除去するステップと、
を含む、方法。
【請求項２】
第１および第２の誘電体の面上の導電性材料の一部分を除去するステップ後、前記少なくとも２つの細いチャネル内の導電性材料の一部分を独立フェンス導体に分離するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記犠牲フィルムの一部分を前記第１の誘電体の面および前記少なくとも１つのトレンチの底部から除去するステップ後、前記犠牲フィルムを前記少なくとも１つのトレンチの壁の一部分から除去するステップをさらに含む、請求項１または請求項２に記載の方法。
【請求項４】
前記第１の誘電体を堆積するステップは、前記第１の誘電体を約１ナノメートル〜約２，０００ナノメートルの厚さまで前記半導体基板の面上に堆積するステップを含む、前記請求項のいずれか１項に記載の方法。
【請求項５】
前記第１の誘電体を堆積するステップは、前記第１の誘電体を約１ナノメートル〜約１００ナノメートルの厚さまで前記半導体基板の面上に堆積するステップを含む、前記請求項のいずれか１項に記載の方法。
【請求項６】
前記少なくとも１つのトレンチを作成するステップは、前記少なくとも１つのトレンチを約１ナノメートル〜約２，０００ナノメートルの深度まで前記第１の誘電体内に作成するステップを含む、前記請求項のいずれか１項に記載の方法。
【請求項７】
前記少なくとも１つのトレンチを作成するステップは、前記少なくとも１つのトレンチを約１ナノメートル〜約１００ナノメートルの深度まで前記第１の誘電体内に作成するステップを含む、前記請求項のいずれか１項に記載の方法。
【請求項８】
前記少なくとも１つのトレンチを作成するステップは、前記少なくとも１つのトレンチを約１ナノメートル〜約２，０００ナノメートルの幅を有するように前記第１の誘電体内に作成するステップを含む、前記請求項のいずれか１項に記載の方法。
【請求項９】
前記少なくとも１つのトレンチを作成するステップは、前記少なくとも１つのトレンチを約１ナノメートル〜約１００ナノメートルの幅を有するように前記第１の誘電体内に作成するステップを含む、前記請求項のいずれか１項に記載の方法。
【請求項１０】
前記犠牲フィルムを堆積するステップは、約１ナノメートル〜約２，０００ナノメートルの厚さまで前記犠牲フィルムを堆積するステップを含む、前記請求項のいずれか１項に記載の方法。
【請求項１１】
前記犠牲フィルムを堆積するステップは、約１ナノメートル〜約１００ナノメートルの厚さまで前記犠牲フィルムを堆積するステップを含む、前記請求項のいずれか１項に記載の方法。
【請求項１２】
前記第２の誘電体を堆積するステップは、約１ナノメートル〜約２，０００ナノメートルの厚さまで前記第２の誘電体を堆積するステップを含む、前記請求項のいずれか１項に記載の方法。
【請求項１３】
前記第２の誘電体を堆積するステップは、約１ナノメートル〜約１００ナノメートルの厚さまで前記第２の誘電体を堆積するステップを含む、前記請求項のいずれか１項に記載の方法。
【請求項１４】
原子層堆積（ＡＬＤ）プロセスを使用して、前記第１の誘電体、前記第２の誘電体、または前記犠牲フィルムのうちの少なくとも１つを堆積するステップを含む、前記請求項のいずれか１項に記載の方法。
【請求項１５】
前記犠牲フィルムは、ＳｉＮ、ＳｉＯ２、およびＳｉＯｘＮｙから成る群から選択される、前記請求項のいずれか１項に記載の方法。
【請求項１６】
前記導電性材料は、Ａｌ、Ａｇ、Ａｕ、Ｆｅ、Ｔａ、ＴａＮ、Ｔｉ、およびＴｉＮから成る群から選択される、前記請求項のいずれか１項に記載の方法。
【請求項１７】
前記導電性材料をその中に堆積するステップの前に、障壁層を前記少なくとも１つの細いチャネル内に堆積するステップをさらに含む、前記請求項のいずれか１項に記載の方法。
【請求項１８】
前記導電性材料の一部分を分離するステップは、反応性イオンエッチング（ＲＩＥ）を用いて前記導電性材料の一部分を分離するステップを含む、前記請求項のいずれか１項に記載の方法。
【請求項１９】
前記ＲＩＥによって作成される間隙を誘電体で充填し、それを化学機械平坦化（ＣＭＰ）研磨するステップをさらに含む、請求項１８に記載の方法。
【請求項２０】
半導体ダイであって、
半導体基板と、
前記半導体基板の面上の第１の誘電体と、
前記第１の誘電体内の少なくとも１つのトレンチと、
前記少なくとも１つのトレンチの壁上の犠牲フィルムおよび第２の誘電体を用いて形成される前記少なくとも１つのトレンチ内の少なくとも２つの細いチャネルであって、前記第２の誘電体は、前記少なくとも１つのトレンチの壁上の犠牲フィルム間の空間を充填し、前記犠牲フィルムが、除去され、それによって、前記少なくとも２つの細いチャネルを形成する、少なくとも２つの細いチャネルと、
前記少なくとも２つの細いチャネルを充填する導電性材料と、
を備え、前記少なくとも２つの細いチャネル内の導電性材料は、分離され、前記半導体ダイのアクティブ要素を接続するためのフェンス導体として使用される、半導体ダイ。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連特許出願）
本願は、２０１３年３月１５日に出願された米国特許出願第１３／８３６，６４７号の一部継続出願であり、その全内容は、あらゆる目的のために参照により本明細書中に援用される。
【０００２】
（技術分野）
本開示は、半導体集積回路（ＩＣ）加工に関し、より具体的には、その加工の間の半導体ダイ（例えば、集積回路ダイ）内の導電性ラインのサブリソグラフィパターンの形成に関する。
【背景技術】
【０００３】
半導体ダイ内のアクティブ要素、例えば、トランジスタの相互接続のために使用されるパターン化された導電性ラインのサイズの縮小は、利用可能なリソグラフィプロセスによって限定されている。トランジスタの数が、これらのトランジスタを形成するリソグラフィマスキングプロセスにおける改良の結果、半導体ダイ上で増加しているが、これらのかつてないほどサイズが縮小しているトランジスタを相互接続しなければならない導電性ラインは、より小さいトランジスタに伴って比例してサイズを減少することが可能になっていない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、半導体集積回路を製造するために利用可能なリソグラフィプロセスの限界を伴わずに、パターン化された導電性ラインのサイズを縮小する方法の必要性がある。
【課題を解決するための手段】
【０００５】
ある実施形態によると、フェンス導体を半導体集積回路ダイ内に形成するための方法は、第１の誘電体を半導体基板の面上に堆積するステップと、少なくとも１つのトレンチを第１の誘電体内に作成するステップと、犠牲フィルムを、少なくとも１つのトレンチの壁および底部を含め、第１の誘電体上に堆積するステップと、犠牲フィルムの一部分を第１の誘電体の面および少なくとも１つのトレンチの底部から除去するステップであって、犠牲フィルムが少なくとも１つのトレンチの壁上のみに残る、ステップと、第２の誘電体を少なくとも１つのトレンチの壁上の犠牲フィルム間に堆積するステップと、犠牲フィルムの上部部分が第１および第２の誘電体間で暴露され得るまで、第１および第２の誘電体を除去するステップと、第１および第２の誘電体間の犠牲フィルムを除去し、少なくとも２つの細いチャネルをその中に残すステップと、導電性材料を第１および第２の誘電体の面上ならびに少なくとも２つの細いチャネルの中に堆積するステップと、導電性材料の上部のみが少なくとも２つの細いチャネル内に暴露され得るまで、第１および第２の誘電体の面上の導電性材料の部分を除去するステップとを含んでもよい。
【０００６】
本方法のさらなる実施形態によると、第１および第２の誘電体の面上の導電性材料の部分を除去するステップ後、少なくとも２つの細いチャネル内の導電性材料の部分を独立フェンス導体に分離するステップをさらに含んでもよい。本方法のさらなる実施形態によると、犠牲フィルムの一部分を第１の誘電体の面および少なくとも１つのトレンチの底部から除去するステップ後、犠牲フィルムを少なくとも１つのトレンチの壁の一部分から除去するステップをさらに含んでもよい。
【０００７】
本方法のさらなる実施形態によると、第１の誘電体を堆積するステップは、第１の誘電体を約１ナノメートル〜約２，０００ナノメートル、例えば、約１ナノメートル〜約１００ナノメートルの厚さまで半導体基板の面上に堆積するステップを含んでもよい。本方法のさらなる実施形態によると、少なくとも１つのトレンチを作成するステップは、少なくとも１つのトレンチを約１ナノメートル〜約２，０００ナノメートル、例えば、約１ナノメートル〜約１００ナノメートルの深度まで第１の誘電体内に作成するステップを含む。本方法のさらなる実施形態によると、少なくとも１つのトレンチを作成するステップは、少なくとも１つのトレンチを約１ナノメートル〜約２，０００ナノメートル、例えば、約１ナノメートル〜約１００ナノメートルの幅を有するように第１の誘電体内に作成するステップを含む。本方法のさらなる実施形態によると、犠牲フィルムを堆積するステップは、約１ナノメートル〜約２，０００ナノメートル、例えば、約１ナノメートル〜約１００ナノメートルの厚さまで犠牲フィルムを堆積するステップを含む。本方法のさらなる実施形態によると、第２の誘電体を堆積するステップは、約１ナノメートル〜約２，０００ナノメートル、例えば、約１ナノメートル〜約１００ナノメートルの厚さまで第２の誘電体を堆積するステップを含む。
【０００８】
本方法のさらなる実施形態によると、犠牲フィルムは、ＳｉＮ、ＳｉＯ２、およびＳｉＯｘＮｙから成る群から選択されてもよい。本方法のさらなる実施形態によると、導電性材料は、Ａｌ、Ａｇ、Ａｕ、Ｆｅ、Ｔａ、ＴａＮ、Ｔｉ、およびＴｉＮから成る群から選択されてもよい。本方法のさらなる実施形態によると、導電性材料は、銅（Ｃｕ）を含む。
【０００９】
本方法のさらなる実施形態によると、障壁層を少なくとも１つの細いチャネル内に堆積するステップは、導電性材料をその中に堆積するステップの前であってもよい。本方法のさらなる実施形態によると、導電性材料の一部分を分離するステップは、反応性イオンエッチング（ＲＩＥ）を用いて導電性材料の一部分を分離するステップを含んでもよい。本方法のさらなる実施形態によると、ＲＩＥは、浸食性であってもよい。本方法のさらなる実施形態によると、ＲＩＥによって作成される間隙を誘電体で充填し、それを化学機械平坦化（ＣＭＰ）研磨するステップを含んでもよい。
【００１０】
別の実施形態によると、半導体ダイは、半導体基板と、半導体基板の面上の第１の誘電体と、第１の誘電体内の少なくとも１つのトレンチと、少なくとも１つのトレンチの壁上の犠牲フィルムおよび第２の誘電体を用いて形成される少なくとも１つのトレンチ内の少なくとも２つの細いチャネルであって、第２の誘電体は、少なくとも１つのトレンチの壁上の犠牲フィルム間の空間を充填し、犠牲フィルムが、除去され、それによって、少なくとも２つの細いチャネルを形成し得る、少なくとも２つの細いチャネルと、少なくとも２つの細いチャネルを充填する導電性材料とを備えてもよく、少なくとも２つの細いチャネル内の導電性材料は、分離され、該半導体ダイのアクティブ要素を接続するためのフェンス導体として使用されてもよい。
【００１１】
さらなる実施形態によると、複数のフェンス導体は、少なくとも２つの細いチャネル内の導電性材料を所望の長さに分離することによって作製されてもよい。さらなる実施形態によると、第１の誘電体は、約１ナノメートル〜約２，０００ナノメートル、例えば、約１ナノメートル〜約１００ナノメートルの厚さを有してもよい。さらなる実施形態によると、少なくとも１つのトレンチは、約１ナノメートル〜約２，０００ナノメートル、例えば、約１ナノメートル〜約１００ナノメートルの深度と、約１ナノメートル〜約２，０００ナノメートル、例えば、約１ナノメートル〜約１００ナノメートルの幅とを有してもよい。さらなる実施形態によると、犠牲フィルムは、約１ナノメートル〜約２，０００ナノメートル、例えば、約１ナノメートル〜約１００ナノメートルの厚さを有する。さらなる実施形態によると、第２の誘電体は、約１ナノメートル〜約２，０００ナノメートル、例えば、約１ナノメートル〜約１００ナノメートルの厚さを有してもよい。さらなる実施形態によると、障壁層が、少なくとも１つの細いチャネルの壁と導電性材料との間にあってもよい。さらなる実施形態によると、導電性材料は、銅であってもよい。
【図面の簡単な説明】
【００１２】
本開示のより完全な理解は、添付の図面と併せて検討される以下の説明を参照することによって取得され得る。
【００１３】
【図１】図１は、複数の半導体ダイを備える、半導体集積回路ウエハの概略平面図を図示する。
【図２】図２、３、３Ａ、および３Ｂは、本開示の具体的例示的実施形態による、半導体ダイ内の導電性ラインのサブリソグラフィパターンを形成するための半導体加工ステップの概略立面図を図示する。
【図３】図２、３、３Ａ、および３Ｂは、本開示の具体的例示的実施形態による、半導体ダイ内の導電性ラインのサブリソグラフィパターンを形成するための半導体加工ステップの概略立面図を図示する。
【図３Ａ】図２、３、３Ａ、および３Ｂは、本開示の具体的例示的実施形態による、半導体ダイ内の導電性ラインのサブリソグラフィパターンを形成するための半導体加工ステップの概略立面図を図示する。
【図３Ｂ】図２、３、３Ａ、および３Ｂは、本開示の具体的例示的実施形態による、半導体ダイ内の導電性ラインのサブリソグラフィパターンを形成するための半導体加工ステップの概略立面図を図示する。
【図４】図４は、本開示の具体的例示的実施形態による、半導体ダイ内に形成される導電性ラインの複数のサブリソグラフィパターンの概略平面図を図示する。
【図５】図５は、本開示の具体的例示的実施形態による、半導体ダイ内に形成される導電性ラインの複数のサブリソグラフィパターンの概略平面図を図示する。
【図６】図６は、本開示の具体的例示的実施形態による、導電性ラインを相互から分離するために調製されている、図５に示される導電性ラインの複数のサブリソグラフィパターンの概略平面図を図示する。
【図７】図７は、本開示の具体的例示的実施形態による、導電性ラインの一部分が導電性ラインを相互から分離するために除去されている、図５および６に示される導電性ラインの複数のサブリソグラフィパターンの概略平面図を図示する。
【図８】図８は、本開示の別の具体的例示的実施形態による、半導体ダイ内に形成される種々のルーティング経路を有する導電性ラインの複数のサブリソグラフィパターンの概略平面図を図示する。
【図９】図９は、本開示の別の具体的例示的実施形態による、半導体内の独立導体への分離のために調製されている、図８に示されるような種々のルーティング経路を有する導電性ラインの複数のサブリソグラフィパターンの概略平面図を図示する。
【図１０】図１０は、本開示の別の具体的例示的実施形態による、半導体ダイ内の独立導体に分離された後の図８および９に示されるような種々のルーティング経路を有する導電性ラインの複数のサブリソグラフィパターンの概略平面図を図示する。
【図１１】図１１は、本開示の具体的例示的実施形態による、半導体ダイ内の導電性ラインの複数のサブリソグラフィパターンを形成するための概略プロセスフローを図示する。
【図１２】図１２は、本開示の他の具体的例示的実施形態による、半導体ダイ内の導電性ラインの複数のサブリソグラフィパターンを形成するための概略プロセスフローを図示する。
【発明を実施するための形態】
【００１４】
本開示は、種々の修正および代替形態を被るが、その具体的例示的実施形態が、図中に示され、本明細書に詳細に説明される。しかしながら、具体的例示的実施形態の本明細書における説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではなく、対照的に、本開示は、添付の請求項によって定義される全ての修正および均等物を網羅するものであることを理解されたい。
【００１５】
本開示の教示によると、スペーサエッチングプロセスが、少なくとも１つのトレンチを半導体ダイの面上に堆積された第１の誘電体内に産生するために使用されてもよい。犠牲フィルムが、次いで、少なくとも１つのトレンチの壁および底部を含め、第１の誘電体の面上に所望の厚さまで堆積される。次いで、犠牲フィルムは、第１の誘電体の面および少なくとも１つのトレンチの底部から除去され、少なくとも１つのトレンチの壁上の犠牲フィルムのみを残す。これは、例えば、限定ではないが、犠牲フィルムを第１の誘電体の面および少なくとも１つのトレンチの底部表面からエッチングすることによって遂行されてもよい。犠牲フィルムの選択された部分もまた、前述のステップの間に、選択的に「破壊」、例えば、除去されてもよく、間隙充填ステップは、導体内に断続を作成し得る。次に、第２の誘電体が、第１の誘電体の面およびトレンチの壁上の犠牲フィルムにわたって堆積され、少なくとも１つのトレンチの壁上の犠牲フィルム間の間隙は、第２の誘電体で充填される。次いで、第２の誘電体は、例えば、限定ではないが、少なくとも１つのトレンチの壁上の犠牲フィルムの上部が再び暴露されるまで、研磨によって除去される。
【００１６】
次に、犠牲フィルムが、例えば、限定ではないが、ディップアウトによって除去されてもよく、ディップアウトプロセスは、誘電体材料を除去しないが、前のプロセスステップから形成される第１の誘電体壁と第２の誘電体壁との間に残っている犠牲フィルムの全てを非常に細いチャネルから効果的に除去するように、良好な選択性を有する。しかしながら、誘電体材料の若干のエッチングは、これらの細いチャネルの上部角を丸くし得、その充填を改良し得る。次に、導電性材料が、これらの非常に細いチャネルを充填し、極薄フェンス導体を産生する。次いで、誘電体の面および極薄フェンス導体の上部が、例えば、限定ではないが、化学機械平坦化（ＣＭＰ）プロセスを用いて平坦化されてもよい。
【００１７】
導電性ラインの本サブリソグラフィパターン化は、既存のアルミニウムおよび銅バックエンド処理と互換性がある、加工プロセスにおいて産生されてもよい。フェンス導体および周囲絶縁材料の一部分は、適切な場所において除去（例えば、「破壊」）され、フェンス導体を備える所望の導体パターンを産生してもよい。トレンチ深度は、フェンス導体の１つの寸法、例えば、導体高さを決定する際に役立ち、堆積される犠牲フィルムの厚さは、第２の寸法、例えば、導体幅を決定する。フェンス導体の長さは、連続フェンス導体が「破壊」、例えば、相互から分離される場所、その間に作製される断続等によって決定される。
【００１８】
ここで図面を参照すると、具体的例示的実施形態の詳細が、図式的に図示される。図面中の同様の要素は、同様の番号によって表され、類似要素は、異なる小文字文字の添え字を伴う同様の番号によって表されるであろう。
【００１９】
図１を参照すると、描写されるのは、複数の半導体ダイを備える、半導体集積回路ウエハの基本構想図である。シリコンウエハ１０２は、さらなる処理のために、複数の半導体ダイ１０４へとスクライブされ、平面トランジスタ、ダイオード、および導体を複数の半導体ダイ１０４のそれぞれに作成してもよい。全回路が複数の半導体ダイ１０４上に加工された後、ダイ１０４は、単体化（分離）され、集積回路（図示せず）へとパッケージ化される。
【００２０】
図２、３、３Ａ、および３Ｂを参照すると、描写されるのは、本開示の具体的例示的実施形態による、導電性ラインのサブリソグラフィパターンを半導体ダイ内に形成するための半導体加工ステップの概略立面図である。フェンス導体を形成する際の第１のステップ（ａ）は、図２に示されており、第１の誘電体２１２は、複数の半導体ダイ１０４毎に半導体基板２１０の表面上に堆積されてもよい。次のステップ（ｂ）では、第１の誘電体２１２は、所望のフェンス導体の寸法、例えば、深度を決定することに役立つ深度までその中にエッチングされた少なくとも１つのトレンチ２１４を有してもよい。少なくとも１つのトレンチ２１４は、壁２１６と、底部とを備える。ステップ（ｃ）では、犠牲フィルム２２２が、暴露された第１の誘電体２１２の表面および少なくとも１つのトレンチ２１４にわたって堆積されてもよい。ステップ（ｄ）では、犠牲フィルム２２２は、第１の誘電体２１２の上部表面および少なくとも１つのトレンチ２１４の底部から選択的にエッチングされ、犠牲フィルム２２２ａを少なくとも１つのトレンチ２１４の壁２１６上にのみ残してもよい。犠牲フィルム２２２ａの上部を丸くするステップは、エッチングプロセスの間に生じてもよい。
【００２１】
ステップ（ｅ）では、第２の誘電体２１２ａが、暴露された第１の誘電体の表面２１２および少なくとも１つのトレンチ２１４の垂直壁１１６上の犠牲フィルム２２２ａにわたって、犠牲フィルム２２２ａ間の間隙を充填するために十分であるように、十分な厚さまで堆積されてもよい。ステップ（ｆ）では、第２の誘電体２１２ａの一部分は、犠牲フィルム２２２ａの丸くされた上部を過ぎて、それを除去するために十分であるように、十分に深く除去、例えば、研磨されてもよく、そうでなければ、充填が非常に困難になり得る、凹角外形が存在し得る。ステップ（ｇ）では、犠牲フィルム２２２ａは、例えば、限定ではないが、ディップアウトエッチングによって、第１および第２の誘電体２１２および２１２ａ間から除去され、それによって、極薄チャネル、例えば、トレンチ、筋、または溝をその中に残してもよい。ディップアウトエッチングはまた、これらの非常に細いチャネルの上部角を丸くしてもよく、これは、その中への材料の充填を改良し得る。ステップ（ｈ）では、導電性材料２１８が、第１および第２の誘電体２１２および２１２ａ上に、これらの極薄チャネルを充填するために十分な厚さまで堆積されてもよい。ステップ（ｉ）では、堆積された導電性材料２１８は、第１および第２の誘電体２１２および２１２ａの上部面から除去され、極薄フェンス導体２１８ａの上部を暴露してもよい。トレンチ２１４の深度は、高さを決定し得、堆積された犠牲フィルム２２２の厚さは、フェンス導体２１８ａの厚さを決定し得る。
【００２２】
導電性材料２１８は、半導体集積回路加工の当業者に、そしてまた本開示の利益を有する者に容易に明白となるであろうように、本明細書に開示される導電性フェンスのために好適であろう、金属、金属合金、および非金属であるが導電性である化合物を含む、多くの異なるタイプの導電性材料から選択されてもよい。
【００２３】
銅が導電性材料２１８ｂ（図３Ｂ）のために使用されるとき、銅原子が、周囲材料の中に拡散し、それによって、その特性を劣化させ得るので、障壁層２２０が、銅材料２１８ｂと第１および第２の誘電体２１２および２１２ａの表面との間に使用されてもよい。したがって、ステップ（ｈ１）における障壁層２２０（図３Ｂ）は、銅導電性材料２１８ａがステップ（ｈ２）において堆積される前に、第１および第２の誘電体２１２および２１２ａの暴露された表面にわたって堆積されてもよい。
【００２４】
第１の誘電体層２１２は、例えば、限定ではないが、ＳｉＮ、ＳｉＯ２、ＳｉＯｘＮｙ等であってもよい。第２の誘電体層２１２ａは、例えば、限定ではないが、ＳｉＮ、ＳｉＯ２、ＳｉＯｘＮｙ等であってもよい。犠牲フィルム２２２は、例えば、限定ではないが、ＳｉＮ、ＳｉＯ２、ＳｉＯｘＮｙ等であってもよい。導電性材料２１８は、例えば、限定ではないが、Ａｌ、Ａｇ、Ａｕ、Ｆｅ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｃｕ等であってもよい。障壁層２２０は、例えば、限定ではないが、Ｔａ、ＴａＮ等であってもよい。構造の種々の層またはフィルムは、例えば、とりわけ、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシャル成長法（ＭＢＥ）、および原子層堆積（ＡＬＤ）等、材料をウエハまたはスタック上に成長、コーティング、もしくは別様に移送する、任意の好適な技法を使用して堆積または別様に形成されてもよい。
【００２５】
第１の誘電体層２１２の厚さは、約１ナノメートル〜約２，０００ナノメートルであってもよい。特定の実施形態では、例えば、原子層堆積（ＡＬＤ）が、構造の関連層／フィルムを形成するために使用される場合、第１の誘電体層２１２の厚さは、約１ナノメートル〜約１００ナノメートルであってもよい。
【００２６】
第２の誘電体層２１２ａの厚さは、約１ナノメートル〜約２，０００ナノメートルであってもよい。特定の実施形態では、例えば、構造の関連層／フィルムが、ＡＬＤによって形成される場合、第２の誘電体層２１２ａの厚さは、約１ナノメートル〜約１００ナノメートルであってもよい。
【００２７】
犠牲フィルム２２２の厚さは、約１ナノメートル〜約２，０００ナノメートルであってもよい。特定の実施形態では、例えば、構造の関連層／フィルムが、ＡＬＤによって形成される場合、犠牲フィルム２２２の厚さは、約１ナノメートル〜約１００ナノメートルであってもよい。
【００２８】
障壁層２２０の厚さは、約１ナノメートル〜約１００ナノメートルであってもよい。特定の実施形態では、例えば、構造の関連層／フィルムが、ＡＬＤによって形成される場合、障壁層２２０の厚さは、約１ナノメートル〜約５ナノメートルであってもよい。
【００２９】
少なくとも１つのトレンチ２１４の深度は、約１ナノメートル〜約２，０００ナノメートルであってもよい。特定の実施形態では、例えば、構造の関連層／フィルムが、ＡＬＤによって形成される場合、少なくとも１つのトレンチ２１４の深度は、約１ナノメートル〜約１００ナノメートルであってもよい。少なくとも１つのトレンチ２１４の幅は、約１ナノメートル〜約２，０００ナノメートルであってもよい。特定の実施形態では、例えば、構造の関連層／フィルムが、ＡＬＤによって形成される場合、少なくとも１つのトレンチ２１４の幅は、約１ナノメートル〜約１００ナノメートルであってもよい。いくつかの実施形態では、少なくとも１つのトレンチ２１４は、約１ナノメートル〜約１００ナノメートルの深度と、約１ナノメートル〜約１００ナノメートルの幅とを有する。
【００３０】
フェンス導体２１８ａの幅または厚さは、約１ナノメートル〜約１，０００ナノメートルであってもよい。特定の実施形態では、例えば、構造の関連層／フィルムが、ＡＬＤによって形成される場合、フェンス導体２１８ａの幅または厚さは、約１ナノメートル〜約１０ナノメートルであってもよい。
【００３１】
図４および５を参照すると、描写されるのは、本開示の具体的例示的実施形態による、半導体ダイ内に形成される複数の導電性ラインのサブリソグラフィパターンの基本構想図である。フェンス導体２１８ａの上部が図３Ａおよび３Ｂステップ（ｉ）に示されるように暴露される場所まで、連続導電性材料２１８の除去後、フェンス導体２１８ａは、さらなる処理の準備ができる。フェンス導体２１８ａは、有用独立回路導体を形成するために、分離されてもよい。図５に示される複数のフェンス導体２１８ａは、半導体トランジスタアレイのために使用される導体を表し得る。
【００３２】
図６を参照すると、描写されるのは、本開示の具体的例示的実施形態による、導電性ラインを相互から分離するために調製されている、図５に示される複数の導電性ラインのサブリソグラフィパターンの基本構想図である。数字６２０によって表される、フェンス導体２１８ａの端部は、破壊、例えば、分離されることになり、その間に断続等が作製される。端部６２０は、ダイ１０４上の「安全」面積にルーティングされてもよく、例えば、限定ではないが、浸食性反応性イオンエッチング（ＲＩＥ）等の除去プロセスを用いて「切り離され」（切断され）てもよく、端部６２０は、暴露され、複数のフェンス導体２１８ａの残りは、ＲＩＥから保護、例えば、マスクされる。
【００３３】
図７を参照すると、描写されるのは、本開示の具体的例示的実施形態による、導電性ラインの一部分が導電性ラインを相互から分離するために除去されている、複数のサブリソグラフィパターンの基本構想図である。端部６２０が除去された後、第３の誘電体充填（図示せず）が、ＲＩＥプロセスによって作成される間隙を充填するために要求され得る。いったん本第３の誘電体充填が完了されると、化学機械平坦化（ＣＭＰ）プロセスが、ダイ１０４の面上で行われてもよい。ＲＩＥマスクはまた、ビア様に行われ、ダイ１０４上の任意の場所のフェンス導体２１８ａを選択的に破壊してもよい。
【００３４】
図８を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、半導体ダイ内に形成される種々のルーティング経路を有する複数の導電性ラインのサブリソグラフィパターンの基本構想図である。示されるようなフェンス導体２１８ａについては、前述でより完全に説明された通りである。フェンス導体８２０は、所望に応じて、多くの異なる経路としてルーティングされ、半導体ダイ１０４上のアクティブ要素、例えば、トランジスタ間の導体として構成され得ることも検討され、本開示の範囲内である。本パターンのトレンチを作成し、フェンス導体８２０を作成するためのステップは、適切なマスク（図示せず）と、本明細書により完全に前述されたような図２、３、および３Ａ、ならびにその付随の説明に示されるプロセスステップと同一または類似プロセスとを通して形成されてもよい。
【００３５】
図９を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、半導体ダイ内における独立導体への分離のために調製されている、図８に示されるような種々のルーティング経路を有する複数の導電性ラインのサブリソグラフィパターンの基本構想図である。フェンス導体８２０は、概して、半導体ダイ１０４上の数字８２２によって表される種々の場所において、分離されてもよく、例えば、断続がその間に作製される。これらの分離場所８２２は、半導体製造の当業者および本開示の利益を有する者に周知であるようなビア式プロセスを使用して遂行されてもよい。
【００３６】
図１０を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、半導体ダイ内において独立導体に分離された後の図８および９に示されるような種々のルーティング経路を有する複数の導電性ラインのサブリソグラフィパターンの基本構想図である。ビア式フェンス分離は、別の誘電体プロセス堆積を用いて充填されてもよく、次いで、完全に分離されたフェンス導体１０２０は、アクティブ要素、例えば、トランジスタと、半導体ダイ１０４内の他の接続ノード（図示せず）とにさらに接続されてもよい。
【００３７】
図１１を参照すると、描写されるのは、本開示の具体的例示的実施形態による、複数の導電性ラインのサブリソグラフィパターンを半導体ダイ内に形成するための概略プロセスフロー図である。ステップ１１０２では、第１の誘電体２１２が、半導体基板（ダイ）２１０の面上に堆積されてもよい。ステップ１１０４では、少なくとも１つのトレンチ２１４が、誘電体２１２の中にエッチングされてもよい。ステップ１１０６では、犠牲フィルム２２２が、所望の厚さまで第１の誘電体２１２ならびに少なくとも１つのトレンチの壁および底部２１４上に堆積されてもよい。ステップ１１０８では、犠牲フィルム２２２が、第１の誘電体２１２の上部および少なくとも１つのトレンチ２１４の底部から選択的にエッチングされてもよい。
【００３８】
ステップ１１１０では、第２の誘電体２１２ａが、その間の間隙を充填するように、第１の誘電体２１２および少なくとも１つのトレンチ２１４の壁上の残りの犠牲フィルム２２２にわたって堆積されてもよい。ステップ１１１２では、第２の誘電体２１２ａの一部分が、犠牲フィルム２２２の上部が暴露されるまで、除去、例えば、研磨されてもよい。ステップ１１１４では、犠牲フィルム２２２が、除去され、それによって、少なくとも２つの細いチャネルを第１および第２の誘電体２１２および２１２ａの垂直部分間に残してもよい。ステップ１１１６では、導電性材料２１８が、第１および第２の誘電体の面上ならびに少なくとも２つの細いチャネルの中に堆積されてもよい。ステップ１１１８では、第１および第２の誘電体２１２および２１２ａの面上の導電性材料２１８の一部分は、残りの導電性材料２１８ａの上部のみが少なくとも２つの細いチャネル内で暴露されるまで、除去されてもよい。ステップ１１２０では、導電性材料２１８ａの一部分は、半導体ダイ１０４内のアクティブデバイス（図示せず）を相互接続するために使用され得る、独立フェンス導体１０２０を作成するように、分離されてもよく、例えば、断続がその間に作製される。
【００３９】
図１２を参照すると、描写されるのは、本開示の他の具体的例示的実施形態による、複数の導電性ラインのサブリソグラフィパターンを半導体ダイ内に形成するための概略プロセスフロー図である。ステップ１１０２では、第１の誘電体２１２が、半導体基板（ダイ）２１０の面上に堆積されてもよい。ステップ１１０４では、少なくとも１つのトレンチ２１４が、誘電体２１２の中にエッチングされてもよい。ステップ１１０６では、犠牲フィルム２２２が、所望の厚さまで第１の誘電体２１２ならびに少なくとも１つのトレンチ２１４の壁および底部上に堆積されてもよい。ステップ１１０８では、犠牲フィルム２２２が、第１の誘電体２１２の上部および少なくとも１つのトレンチ２１４の底部から選択的にエッチングされてもよい。ステップ１２０９では、犠牲フィルムが、少なくとも１つのトレンチの壁の一部分から除去されてもよい。ステップ１２０９は、半導体ダイ１０４内のアクティブデバイス（図示せず）を相互接続するために使用され得る独立フェンス導体１０２０を作成するための図１１におけるステップ１１２０を事実上排除し得る。
【００４０】
ステップ１１１０では、第２の誘電体２１２ａが、その間の間隙を充填するように、第１の誘電体２１２および少なくとも１つのトレンチ２１４の壁上の残りの犠牲フィルム２２２にわたって堆積されてもよい。ステップ１１１２では、第２の誘電体２１２ａの一部分が、犠牲フィルム２２２の上部が暴露されるまで、除去、例えば、研磨されてもよい。ステップ１１１４では、犠牲フィルム２２２が、除去され、それによって、少なくとも２つの細いチャネルを第１および第２の誘電体２１２および２１２ａの垂直部分間に残してもよい。ステップ１１１６では、導電性材料２１８が、第１および第２の誘電体の面上ならびに少なくとも２つの細いチャネルの中に堆積されてもよい。ステップ１１１８では、第１および第２の誘電体２１２および２１２ａの面上の導電性材料２１８の一部分は、残りの導電性材料２１８ａの上部のみが少なくとも２つの細いチャネル内で暴露されるまで、除去されてもよい。
【００４１】
本開示の実施形態が、本開示の例示的実施形態を参照することによって、描写、説明、および定義されたが、そのような参照は、本開示における限定を含意するものではなく、いかようなそのような限定も、推測されないものとする。開示される主題は、当業者および本開示の利益を有する者に想起されるであろうように、形態および機能において、かなりの修正、改変、ならびに均等物が可能である。本開示の描写および説明される実施形態は、実施例にすぎず、本開示の範囲の包括的なものではない。
【図１】
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【図２】
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【図３】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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