【事件の表示】
　平成　９年特許願第　１６５１６号「半導体集積回路装置」拒絶査定不服審判事件〔平成　９年１０月１４日出願公開、特開平　９−２７０１９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、特許法第４１条に基づく優先権主張を伴う平成９年１月３０日（優先日、平成８年１月３１日）の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１８年３月２７日付けの手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次の事項により特定されるものと認める。
　
「【請求項１】　信号を入出力するための複数の端子と、
　これら端子に対応して配置された複数のバッファ回路と、
　これらバッファ回路がそれぞれ接続され、信号を伝送する複数の伝送路と、
　前記各伝送路にそれぞれ複数個ずつ接続され、選択されたメモリセルにデータを書き込む複数の書き込み回路と、
　前記端子の少なくとも１つと前記複数のバッファ回路とを接続し、前記メモリセルのビット構成に応じて変更される複数の配線とを具備し、
　前記各バッファ回路の電流駆動能力は、最大のビット構成とした場合の電流駆動能力に設定されていることを特徴とする半導体集積回路装置。」
　
２．刊行物に記載されている発明
　当審の拒絶の理由Ａに引用された、特開平２−２８２９９０号公報（以下、「刊行物１」という。）には、半導体記憶装置に関して、図面と共に以下の記載がなされている。
　
（ａ）「本発明の目的は、使用時に同一チップ上でビット構成を選択することができ、設計開発期間を短縮できるとともにコストの低減を達成でき、更に、使用者が必要に応じて所望のビット構成を使い分けることができる半導体記憶装置を提供することにある。」（公報第３頁左上欄第７行〜同欄第１２行）　
　
（ｂ）「第１図には、本発明の半導体記憶装置の原理が示され、第１図は、例として、４ビット構成あるいは１ビット構成に切り換え可能なＲＡＭを示す。　
　第１図において、符号１０−１〜１０−４は、データ入力端子を示し、該データ入力端子１０−１〜１０−４は、それぞれ、データ入力バッファ１２−１〜１２−４に接続されている。データ入力端子１０−１〜１０−４にそれぞれ対応して、メモリセルアレイ１４−１〜１４−４が配置され、該メモリセルアレイ１４−１〜１４−４には、それぞれ、書き込み回路１６−１〜１６−４が接続されている。　
　前記データ入力バッファ１２−１〜１２〜４と書き込み回路１６−１〜１６−４との間には、切換回路１８が配置されている。この切換回路１８は、各データ入力バッファ１２−１〜１２−４が対応する書き込み回路１６−１〜１６−４に接続される全選択状態（実線の状態）と、あるいは、データ入力バッファ１２−１〜１２−４のうち１つ例えば１２−１が書き込み回路１６−１〜１６−４のうち１つ例えば１６−３に接続される一部選択状態（破線の状態）と、に切り換わり可能である。　
　また、符号２０は、制御入力端子を示し、該制御入力端子２０は、制御回路２２に接続されている。この制御回路２２は、制御入力端子２０からの制御信号１００に基づいて、前記切換回路１８に切換信号１０２を供給し、該切換回路１８を実線の全選択状態あるいは破線の一部選択状態に切り換える。なお、切換信号１０２は、後述するアドレスデコーダ２４にも供給される。　
　また、データ入力端子１０−１〜１０−４のうち２つ例えば１０−３及び１０−４には、アドレスデコーダ２４が接続されている。このアドレスデコーダ２４は、切換回路１８が一部選択状態であるときに、該切換回路１８に選択信号１０４を供給し、該切換回路１８が選択すべき１つの書き込み回路、例えば１６−３を決定する。　
　上記の構成において、制御回路２２からの切換信号１０２により、切換回路１８が実線の全選択状態であるときには、各データ入力バッファ１２−１〜１２−４は、対応する書き込み回路１６−１〜１６−４に接続され、このときには、４ビット構成になる。　
　一方、制御回路２２からの切換信号１０２により、切換回路１８が破線の一部選択状態であるときには、アドレスデコーダ２４からの選択信号１０４により選択された１つの書き込み回路１６−３に、１つのデータ入力バッファ１２−１が接続され、このときには、１ビット構成になる。　
　以上のように、第１図の半導体記憶装置においては、外部入力信号により４ビット構成あるいは１ビット構成に切り換えることができる。」（公報第３頁右下欄第９行〜第４頁左下欄第２行）　
　
（ｃ）「なお、図中には示さないが、メモリセルアレイ１４−１〜１４−４中の一個のメモリセルを選択するためのアドレスデコーダとメモリセルのデータの読み出しを行う読み出し回路が設けられることは、一般の半導体記憶装置と同様である。」（公報第５頁右上欄第７行〜同欄第１１行）　
　
　以上の記載から、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されているものと認める。　
　　　
　データ入力端子１０−１〜１０−４と、　
　該データ入力端子１０−１〜１０−４にそれぞれ接続されているデータ入力バッファ１２−１〜１２−４と、　
　データ入力端子１０−１〜１０−４にそれぞれ対応して配置されているメモリセルアレイ１４−１〜１４−４と、　
　該メモリセルアレイ１４−１〜１４−４にそれぞれ接続されている書き込み回路１６−１〜１６−４と、　
　前記データ入力バッファ１２−１〜１２〜４と書き込み回路１６−１〜１６−４との間に配置されている切換回路１８と、　
　メモリセルアレイ１４−１〜１４−４中の一個のメモリセルを選択するためのアドレスデコーダと、　
　メモリセルのデータの読み出しを行う読み出し回路とを具備し、　
　制御入力端子２０からの制御信号１００に基づいて、前記切換回路１８に切換信号１０２を供給し、該切換回路１８を各データ入力バッファ１２−１〜１２−４が対応する書き込み回路１６−１〜１６−４に接続される全選択状態（実線の状態）と、あるいは、データ入力バッファ１２−１〜１２−４のうち１つ例えば１２−１が書き込み回路１６−１〜１６−４のうち１つ例えば１６−３に接続される一部選択状態（破線の状態）とに切り換え、全選択状態であるときには４ビット構成になり、一部選択状態であるときには１ビット構成になるので、使用時に同一チップ上でビット構成を選択することができ、設計開発期間を短縮できるとともにコストの低減を達成でき、更に、使用者が必要に応じて所望のビット構成を使い分けることができる半導体記憶装置。　
　
　また、当審の拒絶の理由Ａに引用された、特開昭６３−２５０１４９号公報（以下、「刊行物２」という。）には、半導体装置に関して、図面と共に、以下の記載がなされている。　
　
（ａ）「第１図はこの発明の第１実施例による半導体装置、即ち４ビットデータ並列入出力共通端子方式の回路構成と、１ビットデータ入出力分離端子方式の回路構成とを備え、マスタスライス工程にていずれかを選択して形成される半導体装置のデータ入力回路部を示すブロック図である。図において、１はアルミマスタスライス工程で回路構成の選択を決める入出力選択スイッチ、２は入力端子より入力されたデータを内部信号に変換するデータインバッファ、３は入力されたデータをラッチする入力データラッチである。本実施例は製造段階のアルミマスタスライス工程で入出力選択スイッチ１を決定することにより、いずれかの回路構成を選択することができるものであり、端子Ｄｉｎ、とＤＱ２を共通端子として設け、この端子は、４ビットデータ並列入出力共通端子方式の場合は端子Ｅｘｔ．ＤＱ２、１ビットデータ入出力分離端子方式の場合は端子Ｅｘｔ．Ｄｉｎとなるように構成している。」（公報第２頁右下欄第１２行〜第３頁左上欄第１０行）　
　
（ｂ）第１図には、データを入力するための端子Ｅｘｔ．ＤＱ１、Ｅｘｔ．Ｄｉｎ／ＤＱ２、Ｅｘｔ．ＤＱ３、Ｅｘｔ．ＤＱ４と、これらの端子Ｅｘｔ．ＤＱ１、Ｅｘｔ．Ｄｉｎ／ＤＱ２、Ｅｘｔ．ＤＱ３、Ｅｘｔ．ＤＱ４に対応して配置された複数のデータインバッファ２とを具備する半導体装置が示されている。　
　　　
　以上の記載から、刊行物２には、次の発明（以下、「刊行物２記載発明」という。）が記載されているものと認める。　
　　　
　データを入力するための端子Ｅｘｔ．ＤＱ１、Ｅｘｔ．Ｄｉｎ／ＤＱ２、Ｅｘｔ．ＤＱ３、Ｅｘｔ．ＤＱ４と、これらの端子Ｅｘｔ．ＤＱ１、Ｅｘｔ．Ｄｉｎ／ＤＱ２、Ｅｘｔ．ＤＱ３、Ｅｘｔ．ＤＱ４に対応して配置された複数のデータインバッファ２と、　
　アルミマスタスライス工程で回路構成の選択を決める入出力選択スイッチ１とを具備し、　
　製造段階のアルミマスタスライス工程で入出力選択スイッチ１を決定することにより、４ビットデータ並列入出力共通端子方式と１ビットデータ入出力端子分離方式のいずれかの回路構成を選択することができるものであり、端子Ｄｉｎ、とＤＱ２を共通端子として設け、この端子は、４ビットデータ並列入出力共通端子方式の場合は端子Ｅｘｔ．ＤＱ２、１ビットデータ入出力分離端子分離方式の場合は端子Ｅｘｔ．Ｄｉｎとなる半導体装置。　
　
３．対比　
　刊行物１記載発明の「データ入力端子１０−１〜１０−４」、「データ入力バッファ１２−１〜１２−４」、「書き込み回路１６−１〜１６−４」、「半導体記憶装置」は、それぞれ、本願発明の「複数の端子」、「複数のバッファ回路」、「選択されたメモリセルにデータを書き込む複数の書き込み回路」、「半導体集積回路装置」に相当している。　
　また、刊行物１記載発明において、データ入力バッファ１２−１〜１２−４から書き込み回路１６−１〜１６−４にデータが伝送されているから、データ入力バッファ１２−１〜１２−４と書き込み回路１６−１〜１６−４が各伝送路に一つずつ接続されてデータを伝送していることは明らかであって、これらの複数の伝送路が「切換回路１８」を介して接続されている。　
　また、刊行物１記載発明において、データ入力端子１０−１〜１０−４とデータ入力バッファ１２−１〜１２−４とがそれぞれ接続されているから、それらの接続のために複数の配線があることは明らかである。　
　また、刊行物１記載発明は、ビット構成を選択することができるものであり、本願発明は、本件明細書の段落【００４０】の【発明の効果】の欄に記載されているように、ビット構成を変えることができるものであるから、刊行物１記載発明と本願発明とは、いずれも、メモリセルのビット構成を変えることができる半導体集積回路装置である点で一致している。　
　
　したがって、両者の一致点、相違点は、以下のとおりである。　
　　
［一致点］　
　複数の端子と、　
　これら端子に対応して配置された複数のバッファ回路と、　
　これらバッファ回路がそれぞれ接続され、信号を伝送する複数の伝送路と、　
　前記各伝送路にそれぞれ接続され、選択されたメモリセルにデータを書き込む複数の書き込み回路と、　
　前記端子の少なくとも１つと前記複数のバッファ回路とを接続する配線とを具備し、メモリセルのビット構成を変えることができる半導体集積回路装置である点。　
　　　
［相違点１］　
　複数の端子が、本願発明では、信号を入出力するためのものであるのに対して、刊行物１記載発明では、信号を入力するためのものであるが信号を出力するためのものではない点。　
　　　
［相違点２］　
　メモリセルのビット構成を変えるために、本願発明では、前記端子の少なくとも１つと前記複数のバッファ回路とを接続し、前記メモリセルのビット構成に応じて変更される複数の配線を具備しているのに対して、刊行物１記載発明では、切換回路１８を全選択状態（実線の状態）と一部選択状態（破線の状態）とに切り換える点。　
　　　
［相違点３］　
　書き込み回路が、本願発明では、各伝送路にそれぞれ複数個ずつ接続されるのに対して、刊行物１記載発明では、各伝送路に一つずつ接続されている点。
　
［相違点４］　
　本願発明では、前記各バッファ回路の電流駆動能力は、最大のビット構成とした場合の電流駆動能力に設定されるのに対して、刊行物１記載発明では、各バッファ回路の電流駆動能力について明らかでない点。　
　　　
４．判断　
［相違点１］について　
　特開平４−１２３３８４号公報（第１図の「データ入出力端子２１〜２４」参照）、特開平６−２６７２９４号公報（第２図の「データ入出力端子Ｄ１〜Ｄ８」参照）等により、半導体記憶装置において、信号を入出力するための端子は周知であるから、刊行物１記載発明の「データ入力端子１０−１〜１０−４」を上記周知の信号を入出力するための端子とすることは、当業者が適宜なし得る設計事項にすぎない。　　
　　　
［相違点２、４］について　
　刊行物２記載発明の「データを入力するための端子Ｅｘｔ．ＤＱ１、Ｅｘｔ．Ｄｉｎ／ＤＱ２、Ｅｘｔ．ＤＱ３、Ｅｘｔ．ＤＱ４」、「複数のデータインバッファ２」、「アルミマスタスライス工程で回路構成の選択を決める入出力選択スイッチ１」は、それぞれ、本願発明の「複数の端子」、「複数のバッファ回路」、「ビット構成に応じて変更される複数の配線」に対応している。　
　また、刊行物２記載発明の「入出力選択スイッチ１」は、アルミマスタスライス工程で４ビットデータ並列入出力共通端子方式と１ビットデータ入出力分離端子方式のいずれかの回路構成を選択しており、本願発明の「メモリセルのビット構成に応じて変更される複数の配線」に対応していることは、明らかであるから、刊行物２記載発明は、本願発明の用語を用いて表現すると次のようなものと認められる。　
　　　
　複数の端子と、　
　これら端子に対応して配置された複数のバッファ回路と、　
　前記端子の少なくとも１つと前記複数のバッファ回路とを接続し、メモリセルのビット構成に応じて変更される複数の配線とを具備する半導体装置。　
　　　
　そうすると、刊行物１記載発明において、メモリセルのビット構成を変えるために、「切換回路１８」の代わりとして、刊行物２記載発明の「前記端子の少なくとも１つと前記複数のバッファ回路とを接続し、メモリセルのビット構成に応じて変更される複数の配線」を具備するようにすることは、当業者が容易に想到し得る程度のことである。　
　そして、このようにしても、最大ビット構成とした場合のバッファの負荷と他のビット構成とした場合のバッファの負荷には変更がなく、各バッファ回路の電流駆動能力は、最大のビット構成とした場合の電流駆動能力があればよいことは、当業者にとって自明の事項であるから、そのようにすることは、当業者が適宜なし得る設計事項にすぎない。
　
［相違点３］について　
　特開平１−１２５８００号公報（第１図の「入出力データバス８に複数の書き込み回路５ａ〜５ｄが接続されている回路構成」参照）、特開平６−２０３５９７号公報（図１の「リードライトバスＲＷＢ０、ＲＷＢ１に複数のデータアンプＤＡ０、ＤＡ１が接続されている回路構成」参照）等により、半導体記憶装置において、一つの伝送路に、選択されたメモリセルにデータを書き込む複数の書き込み回路が接続されることは、周知であるから、刊行物１記載発明において、各伝送路にそれぞれ書き込み回路が複数個ずつ接続されるようにすることは、当業者が適宜なし得る設計事項にすぎない。
　
　なお、請求人は、平成１８年３月２７日付けの意見書の第４頁第２２行〜第２６行において、本願発明の効果について、「各バッファ回路の電流駆動能力が、最大のビット構成とした場合の電流駆動能力に設定されているため、伝送路にバッファ回路より多くの書き込み回路が接続された場合においても、サイズの小さなトランジスタにより各書き込み回路を駆動できるという、これら刊行物１，２を単に組み合わせた程度では得ることができない格段に優れた効果を得ることができます」と主張している。
　しかし、上記「［相違点２、４］について」の項で述べたように、刊行物１記載発明において、メモリセルのビット構成を変えるために、「切換回路１８」の代わりとして、刊行物２記載発明の「複数の配線」を具備するようにしても、最大ビット構成とした場合のバッファの負荷と他のビット構成とした場合のバッファの負荷には変更がなく、どちらの場合でも、各バッファ回路の電流駆動能力は、最大のビット構成とした場合の電流駆動能力に設定されればよく、ビット構成に応じて電流駆動能力を大きくする必要はないから、サイズの小さなトランジスタにより各書き込み回路を駆動できるという上記請求人の主張する効果は、当業者にとって自明である。
　また、伝送路にバッファ回路より多くの書き込み回路が接続された場合においても、このような効果は同じであるから、上記出願人の主張する効果は、格段に優れた効果と認められない。
　
５．むすび　
　以上のとおりであるから、本願発明は、刊行物１記載発明、刊行物２記載発明及び上記各周知技術に基づき、当業者が容易に想到し得たものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。