(57)【要約】【課題】  半導体フィンを組み込んだ半導体構造体及びこれを形成する方法を提供する。【解決手段】  端壁を有し且つ基板から上方に伸びた半導体フィン部分を含む半導体構造体が提供される。ゲート構造体は、半導体フィン部分の一部にまたがる。第１の組のゲートスペーサは、ゲート構造体の対向する側壁上に位置し、第２の組のゲートスペーサは、第１の組のゲートスペーサの側壁上に位置する。第２の組のゲートスペーサの片方のゲートスペーサは、半導体フィン部分の端壁に直接接触する下部分を有する。【選択図】  図１５
2018515912.tif 000002
【特許請求の範囲】
【請求項１】
端壁を有し且つ基板から上方に延びた半導体フィン部分と、
前記半導体フィン部分にまたがるゲート構造体と、
前記ゲート構造体の対向する側壁上に位置する第１の組のゲートスペーサと、
前記第１のゲートスペーサの側壁上に位置する第２の組のゲートスペーサであって、前記第２の組のゲートスペーサの片方のゲートスペーサは、前記半導体フィン部分の前記端壁に直接接触する下部分を有する、第２の組のゲートスペーサと、
を含む、半導体構造体。
【請求項２】
前記ゲート構造体は、機能ゲート構造体である、請求項１に記載の半導体構造体。
【請求項３】
前記第１の組のゲートスペーサの各ゲートスペーサは、前記半導体フィン部分の最上面上にのみ位置し、前記第１の組のゲートスペーサの片方のゲートスペーサは、前記半導体フィン部分の前記端壁に垂直方向に位置合わせされた外縁を有する、請求項２に記載の半導体構造体。
【請求項４】
前記第２の組のゲートスペーサのもう片方のゲートスペーサは、前記半導体フィン部分の前記最上面の上にまたがる、請求項３に記載の半導体構造体。
【請求項５】
前記第１の組のゲートスペーサの各ゲートスペーサは、前記半導体フィン部分の上にまたがる、請求項２に記載の半導体構造体。
【請求項６】
前記第２の組のゲートスペーサのもう片方のゲートスペーサは、前記半導体フィン部分の別の部分の上にまたがる、請求項５に記載の半導体構造体。
【請求項７】
前記基板は、絶縁体層である、請求項１に記載の半導体構造体。
【請求項８】
前記第１の組のゲートスペーサは、前記第２の組のゲートスペーサと同じ誘電体材料を含む、請求項１に記載の半導体構造体。
【請求項９】
前記第１の組のゲートスペーサは、前記第２の組のゲートスペーサとは異なる誘電体材料を含む、請求項１に記載の半導体構造体。
【請求項１０】
前記第１の組のゲートスペーサ又は前記第２の組のゲートスペーサのうちの少なくとも１つのゲートスペーサがＳｉＢＣＮ又はＳｉＯＣＮ材料で構成された、請求項１に記載の半導体構造体。
【請求項１１】
半導体構造体を形成する方法であって、
半導体フィンにまたがるゲート構造体を形成することと、
前記半導体フィン、及び前記ゲート構造体の少なくとも片方の側壁表面の上に誘電体材料を形成することと、
前記誘電体材料の上に、開口部を有するパターン付き材料スタックを形成することと、
前記半導体フィンを、前記パターン付き材料スタック及び前記開口部内の前記誘電体材料の一部をエッチマスクとして利用して切削して、前記ゲート構造体を含み且つ露出した端壁を有する半導体フィン部分を設けることと、
外側ゲートスペーサを、前記外側ゲートスペーサの片方が前記半導体フィン部分の前記露出した端壁に直接接触する下部分を含むように、形成することと、
を含む、方法。
【請求項１２】
前記開口部の一部分が、前記半導体フィンの上の前記誘電体材料の一部分を露出させる、請求項１１に記載の方法。
【請求項１３】
前記半導体フィンを切削する前に、エッチングを行って、前記半導体フィンの上の前記誘電体材料の前記露出した部分を除去する、請求項１２に記載の方法。
【請求項１４】
前記誘電体材料は、内側ゲートスペーサを設け、前記内側ゲートスペーサの各々は、前記半導体フィン部分の表面の上にまたがり、前記内側ゲートスペーサの片方は、前記半導体フィン部分の前記端壁に垂直方向に位置合わせされた外縁を有する、請求項１１に記載の方法。
【請求項１５】
前記外側ゲートスペーサのもう片方は、前記半導体フィン部分の表面の上にまたがる、請求項１４に記載の方法。
【請求項１６】
前記ゲート構造体は、機能ゲート構造体である、請求項１１に記載の方法。
【請求項１７】
前記ゲート構造体は、犠牲ゲート構造体であり、前記犠牲ゲート構造体は、前記外側ゲートスペーサを形成した後、機能ゲート構造体で置き換えられる、請求項１１に記載の方法。
【請求項１８】
半導体構造体を形成する方法であって、
半導体フィンの一部分にまたがるゲート構造体を形成することと、
前記ゲート構造体の対向する側壁上に、前記半導体フィンの別の部分にまたがる第１の組のゲートスペーサを設けることと、
前記第１の組のゲートスペーサ及び前記ゲート構造体の上に、前記半導体フィンの残りの部分にまたがる犠牲誘電体ライナを形成することと、
開口部を有するパターン付き材料スタックを形成することと、
前記半導体フィンを、前記パターン付き材料スタック、前記開口部内の犠牲誘電体ライナの一部分及び前記第１の組のゲートスペーサの片方のゲートスペーサをエッチマスクとして利用して切削して、前記ゲート構造体を含み且つ露出した端壁を有する半導体フィン部分を設けることと、
横方向エッチングを行って、前記半導体フィン部分の前記露出した端壁を、前記開口部内の前記第１の組のゲートスペーサの前記片方のゲートスペーサの側壁の下に又はこれに位置合わせして後退させることと、
第２の組のゲートスペーサを、前記第２の組のゲートスペーサの片方のゲートスペーサが前記半導体フィン部分の前記露出した端壁に直接接触する下部分を含むように、形成することと、
を含む、方法。
【請求項１９】
前記開口部の一部分が、前記半導体フィンの上の前記犠牲誘電体ライナの一部分を露出させる、請求項１８に記載の方法。
【請求項２０】
前記半導体フィンを切削する前に、エッチングを行って、前記半導体フィンの上の前記犠牲誘電体ライナの前記露出した部分を除去する、請求項１９に記載の方法。
【請求項２１】
前記第１の組のゲートスペーサの各ゲートスペーサは、前記半導体フィン部分の上にまたがり、前記第２の組のゲートスペーサのもう片方のゲートスペーサは、前記半導体フィン部分の別の部分にまたがる、請求項１８に記載の方法。
【請求項２２】
前記ゲート構造体は、機能ゲート構造体である、請求項１８に記載の方法。
【請求項２３】
前記ゲート構造体は、犠牲ゲート構造体であり、前記犠牲ゲート構造体は、前記第１及び第２の組のゲートスペーサを形成した後、機能ゲート構造体で置き換えられる、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、半導体フィンを組み込んだ半導体構造体及びこれを形成する方法に関する。本発明の実施形態は、ゲート構造体の内側に自己整合式に包み込まれた（ｔｕｃｋｅｄ）半導体フィン先端（すなわち端部）を含む半導体構造体、及びそれを形成する方法に関する。
【背景技術】
【０００２】
３０年以上にわたって、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の継続的な小型化が全世界の半導体産業を駆動してきた。数十年にわたって、継続するスケーリングを中断させる種々の要因が取りざたされてきたが、革新の歴史は、多くの課題にもかかわらずムーアの法則を維持し続けてきた。しかしながら、今日、金属酸化膜半導体トランジスタがその伝統的なスケーリングの限界に達し始めているという徴候が増大している。継続的なスケーリングによりＭＯＳＦＥＴ及びそれ故に相補型金属酸化膜半導体（ＣＭＯＳ）の性能を改善することがますます困難になってきているので、スケーリングに加えて、性能を改善するためのさらなる方法が重要になってきている。
【０００３】
非プレーナ型半導体デバイス、例えば半導体フィン電界効果トランジスタ（ＦｉｎＦＥＴ）などの使用は、ＣＭＯＳデバイスの進化の次のステップである。ＦｉｎＦＥＴは、基板の表面から突出した少なくとも１つの半導体フィンを含む、非プレーナ型半導体デバイスである。ＦｉｎＦＥＴは、プレーナ型電界効果トランジスタに比べて単位面積当たりのオン電流を増大することができる。
【０００４】
従来技術のプロセスにおいては、最初に半導体フィンを設け、次いでパターン形成プロセスを用いて、半導体フィンを切削する。次いで、切削された各半導体フィンをまたいでゲート構造体が形成され、その後、ゲートスペーサが形成される。このような処理において、半導体フィン先端（すなわち切削された半導体フィンの端部）は、ゲート構造体の１つの下に包み込まれ、典型的には、半導体フィン先端を物理的に包み込まない１つのゲートスペーサが存在し、フィン先端に対するゲートの相対的な位置決めに何らかの誤りがあれば、その結果、半導体フィン先端を物理的に包み込まないゲートスペーサが生じ得る。このような場合、エピタキシャル成長によるソース／ドレイン領域の形成中に、包み込まれていない半導体フィン先端から「不良（ｒｏｇｕｅ）エピタキシャル半導体材料部分」が形成されることがある。この問題は、ゲート構造体の臨界寸法（ＣＤ）及びゲートピッチが小さくなるにつれて大きくなる。
【０００５】
上記のことに加えて、半導体フィンをゲート構造体の下に包み込む従来技術の処理は、自由表面を生じさせ得るものであり、この自由表面は、事前応力状態にある基板の緩和を引き起こし、ひいては移動度増強を緩める。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体フィン先端をゲート構造体の下に包み込む従来技術のプロセスに伴う上記課題に鑑みて、半導体フィンをゲート構造体の下に包み込むことが可能であると同時に、従来技術の処理に付随する問題を回避し又は軽減する、新規方法を提供することが必要とされている。
【課題を解決するための手段】
【０００７】
本出願の１つの態様において、半導体構造体が提供される。本出願の１つの実施形態において、半導体構造体は、端壁を有し且つ基板から上方に延びた半導体フィン部分を含む。ゲート構造体は、半導体フィン部分の一部にまたがる。第１の組のゲートスペーサ（すなわち内側ゲートスペーサ）は、ゲート構造体の対向する側壁上に位置し、第２の組のゲートスペーサ（すなわち外側スペーサ）は、第１のゲートスペーサの側壁上に位置する。第２の組のゲートスペーサの片方のゲートスペーサは、半導体フィン部分の端壁に直接接触する下部分を有する。
【０００８】
本出願の別の態様において、半導体構造体を形成する方法が提供される。１つの実施形態において、該方法は、半導体フィンにまたがるゲート構造体を形成することを含むことができる。次に、半導体フィン上及びゲート構造体の少なくとも側壁上に誘電体材料が形成され、その後、誘電体材料の上に、開口部を有するパターン付き材料スタックが形成される。次いで、パターン付き材料スタック及び開口部内の誘電体材料の一部をエッチマスクとして利用して半導体フィンを切削して、ゲート構造体を含み且つ露出した端壁を有する半導体フィン部分を設ける。次にゲートスペーサが形成され、該ゲートスペーサの片方は、半導体フィン部分の露出した端壁に直接接触する下部分を含む。
【０００９】
別の実施形態において、該方法は、半導体フィンの一部分にまたがるゲート構造体を形成することを含むことができる。次に、第１の組のゲートスペーサが、ゲート構造体の対向する側壁上に、半導体フィンの別の部分にまたがって形成され、その後、犠牲誘電体ライナが、第１の組のゲートスペーサ及びゲート構造体の上に、半導体フィンの残りの部分にまたがって形成される。開口部を有するパターン付き材料スタックが、犠牲誘電体ライナの上に形成される。次いで、パターン付き材料スタック、開口部内の犠牲誘電体ライナの一部及び第１の組のゲートスペーサの片方のゲートスペーサをエッチマスクとして利用して半導体フィンを切削して、ゲート構造体を含み且つ端壁を有する半導体フィン部分を設ける。次いで、横方向エッチングを行って、半導体フィン部分の端壁を、開口部内の第１の組のゲートスペーサの片方のゲートスペーサの下に又はこれに垂直方向に位置合わせして後退させる。次に、第２の組のゲートスペーサが形成され、第２の組のゲートスペーサの片方のゲートスペーサは、半導体フィン部分の露出した端壁に直接接触する下部分を含む。
【００１０】
本発明の実施形態を、ここで例示のみの目的で、添付の図面を参照して説明する。
【図面の簡単な説明】
【００１１】
【図１】本出願の実施形態による基板の表面に半導体フィンを形成した後の、例示的な半導体構造体の平面図である。
【図２】図１の垂直面Ｂ−Ｂに沿った例示的な半導体構造体の垂直断面図である。
【図３】半導体フィンの異なる部分の上にまたがるゲート構造体を形成した後の、図１の例示的な半導体構造体の平面図である。
【図４】図３の垂直面Ｂ−Ｂに沿った例示的な半導体構造体の垂直断面図である。
【図５】誘電体材料ライナを形成した後の、図３〜図４の例示的な半導体構造体の断面図である。
【図６】パターン付き材料スタックを形成した後の、図５の例示的な半導体構造体の断面図である。
【図７】パターン付き材料スタック及び誘電体材料ライナの一部をエッチマスクとして利用して半導体フィンを切削した後の、図６の例的な半導体構造体の断面図である。
【図８】パターン付き材料スタックを除去した後の、図７の例示的な半導体構造体の断面図である。
【図９】ゲートスペーサ堆積及びエッチングの後の、図８の例示的な半導体構造体の断面図である。
【図１０】本出願の別の実施形態により、第１の組のゲートスペーサを形成し、エッチングし、犠牲誘電体ライナを堆積した後の、図４の例示的な半導体構造体の断面図である。
【図１１】パターン付き材料スタックを形成し、犠牲誘電体ライナのパンチスルーエッチングを行った後の、図１０の例示的な半導体構造体の断面図である。
【図１２】パターン付き材料スタック、第１の組のゲートスペーサの片方のゲートスペーサ及び犠牲誘電体ライナの残りの部分をエッチマスクとして利用して半導体フィンを切削した後の、図１１の例示的な半導体構造体の断面図である。
【図１３】各々の切削された半導体フィンの端壁を後退させる横方向エッチングを行った後の、図１２の例示的な半導体構造体の断面図である。
【図１４】パターン付き材料スタック及び犠牲誘電体ライナの残りの部分を除去した後の、図１３の例示的な半導体構造体の断面図である。
【図１５】第２の組のゲートスペーサを形成した後の、図１４の例示的な半導体構造体の断面図である。
【発明を実施するための形態】
【００１２】
以下の説明において、図面は例証目的のみのために提示したものであり、そのため図面は縮尺通りではないことに留意されたい。同様の且つ対応する要素は、同様の符号で示されることにもまた留意されたい。
【００１３】
以下の説明において、本出願の種々の実施形態の理解をもたらすために、特定の構造、構成要素、材料、寸法、処理ステップ及び技術などの多数の具体的な詳細を示す。しかしながら、本出願の種々の実施形態は、これらの具体的な詳細なしで実施することができることが当業者には認識されるであろう。他の例において、本出願を不明瞭にすることを避けるために、周知の構造又は処理ステップは詳細に説明していない。
【００１４】
ここで図１〜図２を参照すると、本出願の実施形態による、半導体フィン１４Ｐを基板の表面上に形成した後の例示的な半導体構造体の種々の図を示す。単一の半導体フィン１４Ｐが説明され且つ図示されているが、本出願は、基板の異なる部分上に複数の半導体フィン１４Ｐを形成することができる実施形態を企図する。そのような実施形態では、各半導体フィンは、互いに平行に配向される。
【００１５】
本出願の１つの実施形態において、図示したように、基板は、下から上に向かって、ハンドル基板１０及び絶縁体層１２を含む。さらに別の実施形態（図示せず）において、基板は、バルク半導体基板の残り部分を含む。「バルク」という用語は、「半導体基板」という語句との関連で用いる場合、基板全体が少なくとも１種の半導体材料で構成されることを表す。
【００１６】
図１〜図２に示す例示的な半導体構造体は、最初にバルク半導体基板又は半導体オン・インシュレータ（ＳＯＩ）基板を準備することによって形成することができる。本出願においてバルク半導体基板が使用される場合、バルク半導体基板を提供する少なくとも１種の半導体材料は、限定はしないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、例えばＩｎＡｓ、ＩｎＰ、ＩｎＡｓＰ及びＧａＡｓなどのＩＩＩ／Ｖ族化合物半導体、並びにＩＩ／ＶＩ族化合物半導体材料を含むことができる。このような実施形態において、バルク半導体基板の最上部の半導体材料層部分は、各半導体フィン１４Ｐとして用いることができ、他方、バルク半導体基板の残りの部分は、基板として用いることができる。本出願の幾つかの実施形態において、バルク半導体基板は、単結晶半導体材料とすることができる。本出願の他の実施形態において、バルク半導体基板は、多結晶半導体材料又はアモルファス半導体材料とすることができる。バルク半導体基板の結晶方位は、｛１００｝、｛１１０｝、又は｛１１１｝であり得る。これらの具体的に言及した以外の他の結晶学的方位もまた、本出願において用いることができる。
【００１７】
ＳＯＩ基板が使用される場合、ＳＯＩ基板は、下から上に向かって、ハンドル基板１０、絶縁体層１２、及び最上部半導体層を含む。ＳＯＩ基板の最上部半導体層が、図１〜図２に示す構造体の半導体フィン１４Ｐを設けることになる。本出願の幾つかの実施形態において、ＳＯＩ基板のハンドル基板１０及び最上部半導体層は、同じ半導体材料を含むことができる。本出願の他の実施形態において、ＳＯＩ基板のハンドル基板１０及び最上部半導体層は、異なる半導体材料を含むことができる。ハンドル基板１０及び最上部半導体層として用いることができる半導体材料は、バルク半導体基板に関して上述した半導体材料のうちの１種を含む。１つの実施形態において、ＳＯＩ基板のハンドル基板１０及び最上部半導体層は、両方ともシリコンを含む。幾つかの実施形態において、ハンドル基板１０は、例えば誘電体材料及び／又は導電性材料を含む、非半導体材料である。
【００１８】
ＳＯＩ基板のハンドル基板１０及び最上部半導体層は、バルク半導体基板に関して上述した結晶方位のいずれかを含む、同じ又は異なる結晶方位を有することができる。ＳＯＩ基板のハンドル基板１０及び／又は最上部半導体層は、単結晶半導体材料、多結晶材料、又はアモルファス材料とすることができる。典型的には、ＳＯＩ基板の少なくとも最上部半導体層は、単結晶半導体材料である。
【００１９】
ＳＯＩ基板の絶縁体層１２は、結晶性又は非結晶性酸化物又は窒化物とすることができる。１つの実施形態において、絶縁体層１２は、例えば二酸化シリコンのような、酸化物である。
【００２０】
ＳＯＩ基板は、例えばＳＩＭＯＸ（酸素のイオン注入による分離）又は層転写を含む、標準的なプロセスを利用して形成することができる。層転写プロセスを使用する場合、２枚の半導体ウェハを互いに接合した後に、随意的な薄化ステップを続けることができる。随意的な薄化ステップは、半導体層の厚さをより望ましい厚さを有する層まで低減する。
【００２１】
ＳＯＩ基板の最上部半導体層の厚さは、典型的には１０ｎｍから１００ｎｍまでであるが、上記厚さ範囲より小さい又は大きい他の厚さをＳＯＩ基板の最上部半導体層の厚さとして用いることもできる。ＳＯＩ基板の絶縁体層１２は、典型的には１ｎｍから２００ｎｍまでの厚さを有するが、ＳＯＩ基板の絶縁体層１２についての上記厚さ範囲より小さい又は大きい他の厚さを用いることができる。ＳＯＩ基板のハンドル基板１０の厚さは、本出願にとっては重要ではない。
【００２２】
本出願の幾つかの実施形態において、バルク半導体基板又はＳＯＩ基板のいずれかの最上面の上にハードマスク層（図示せず）を形成することができる。使用することができるハードマスク層は、バルク半導体基板又はＳＯＩ基板の最上面の全体を覆う連続層である。本出願において使用することができるハードマスク層は、酸化物半導体、窒化物半導体及び／又は酸窒化物半導体を含むことができる。１つの実施形態において、ハードマスク層を設けるのに使用することができるハードマスク材料は、二酸化シリコンで成るものとすることができる。別の実施形態において、ハードマスク層を設けるのに使用することができるハードマスク材料は、窒化シリコンで成るものとすることができる。さらに別の実施形態において、ハードマスク層を設けるのに使用することができるハードマスク材料は、任意の順序で、二酸化シリコン及び窒化シリコンで成るスタックとすることができる。
【００２３】
本出願の幾つかの実施形態において、ハードマスク層を設けるのに使用することができるハードマスク材料は、例えば化学気相堆積（ＣＶＤ）又はプラズマ支援化学気相堆積（ＰＥＣＶＤ）などの堆積プロセスによって形成することができる。他の実施形態において、ハードマスク層を設けるのに使用することができるハードマスク材料は、例えば熱酸化及び／又は熱窒化などの熱的プロセスによって形成することができる。さらに他の実施形態において、ハードマスク層を設けるのに使用することができるハードマスク材料は、堆積プロセスと熱的プロセスとの組合せによって形成することができる。ハードマスク層を設けるのに使用することができるハードマスク材料の厚さは、５ｎｍから５０ｎｍまでの範囲とすることができるが、上記厚さ範囲より小さい又は大きい他の厚さを、ハードマスク層に対して用いることができる。
【００２４】
次に、ハードマスク層を有する又は有さないバルク半導体基板又はＳＯＩ基板をパターン形成して、図１〜図２に示す半導体フィン１４Ｐを設ける。１つの実施形態において、半導体フィン１４Ｐを定めるために用いられるパターン形成プロセスは、側壁像転写（ＳＩＴ）プロセスを含むことができる。ＳＩＴプロセスは、ハードマスク層、バルク半導体基板又はＳＯＩ基板の最上面の上に連続マンドレル材料層（図示せず）を形成することを含む。連続マンドレル材料層（図示せず）は、その後で行われるエッチングプロセス中に構造体から選択的に除去することができる任意の材料（半導体、誘電体、導電体又は有機）を含むことができる。１つの実施形態において、連続マンドレル材料層（図示せず）は、アモルファスシリコン、アモルファス炭素又はポリシリコンで構成することができる。別の実施形態において、連続マンドレル材料層（図示せず）は、例えばＡｌ、Ｗ又はＣｕなどの金属で構成することができる。連続マンドレル材料層（図示せず）は、例えば、化学気相堆積又はプラズマ支援化学気相堆積によって形成することができる。連続マンドレル材料層（図示せず）の厚さは、５０ｎｍから３００ｎｍまでとすることができるが、これより薄い又は厚い厚さを使用することもできる。連続マンドレル材料層（図示せず）の堆積に続いて、連続マンドレル材料層（図示せず）をリソグラフィ及びエッチングによってパターン形成して、複数のマンドレル構造体（これらもまた図示せず）を形成することができる。
【００２５】
ＳＩＴプロセスは、各マンドレル構造体の各側壁上に誘電体スペーサを形成することによって続行する。誘電体スペーサは、誘電体スペーサ材料を堆積し、次いで堆積した誘電体スペーサ材料をエッチングすることによって形成することができる。誘電体スペーサ材料は、例えば、二酸化シリコン、窒化シリコン又は誘電性金属酸化物などの任意の誘電体スペーサ材料を含むことができる。誘電体スペーサ材料を設けるのに使用することができる堆積プロセスの例は、例えば、化学気相堆積（ＣＶＤ）、プラズマ支援化学気相堆積（ＰＥＣＶＤ）、又は原子層堆積（ＡＬＤ）を含む。誘電体スペーサ材料を設けるのに使用されるエッチングの例は、例えば反応性イオンエッチングなどの、任意のエッチングプロセスを含む。誘電体スペーサは、ＳＩＴプロセスにおいてエッチマスクとして使用されるので、各誘電体スペーサの幅を用いて、各半導体フィン１４Ｐの幅を定めることができる。
【００２６】
誘電体スペーサの形成後、ＳＩＴプロセスは、各マンドレル構造体を除去することによって続行する。各マンドレル構造体は、マンドレル材料を除去することに対して選択的なエッチングプロセスによって除去することができる。マンドレル構造体の除去に続いて、ＳＩＴプロセスは、誘電体スペーサによって設けたパターンを、半導体フィン１４Ｐを設ける半導体材料に転写することによって続行する。パターン転写は、エッチングプロセスによって達成することができる。パターンを転写するのに用いることができるエッチングプロセスの例は、乾式エッチング（すなわち、反応性イオンエッチング、プラズマエッチング、イオンビームエッチング又はレーザアブレーション）及び／又は化学的湿式エッチングプロセスを含むことができる。一例において、パターンを転写するのに用いられるエッチングプロセスは、１つ又は複数の反応性イオンエッチングステップを含むことができる。パターン転写が完了すると、ＳＩＴプロセスは、構造体から誘電体スペーサを除去することによって完了する。各誘電体スペーサは、エッチング又は平坦化プロセスによって除去することができる。
【００２７】
幾つかの実施形態において、リソグラフィ及びエッチングを用いて、半導体フィンを定めることができる。リソグラフィは、フォトレジスト材料（図示せず）をバルク半導体基板又はＳＯＩ基板の上に堆積することと、フォトレジスト材料を所望のパターンの照射に露光することによってフォトレジスト材料をパターン形成することと、従来のレジスト現像液を利用して、露光したフォトレジスト材料を現像することとを含む。エッチングは、乾式エッチング（すなわち、反応性イオンエッチング、イオンビームエッチング、プラズマエッチング、又はレーザアブレーション）又は化学的湿式エッングプロセスを含むことができる。半導体フィン１４Ｐの形成に続いて、パターン形成されたフォトレジスト材料を、例えばアッシングなどのレジスト剥離プロセスを利用して除去することができる。
【００２８】
幾つかの実施形態において、半導体フィン１４Ｐの形成に続いて、平坦化プロセス又はエッチングによって、半導体フィン１４Ｐの上からハードマスク材料を除去することができる。他の実施形態（図示せず）において、ハードマスク材料は、形成された各半導体フィン１４Ｐの上に残したままにすることができる。
【００２９】
本明細書において用いる場合、「半導体フィン」は、基板の表面から上方に延びた連続的な半導体構造体を意味する。１つの実施形態において、基板は、絶縁体層１２及びハンドル基板１０を含む。他の実施形態において、基板は、バルク半導体基板の残りの部分である。形成された各フィン構造体は、互いに平行な一対の垂直な側壁を含む。本明細書において用いる場合、ある表面は、該表面がそこから該表面の二乗平均平方根表面粗度の３倍を超えて逸脱しない垂直面が存在するとき、「垂直」である。
【００３０】
ここで図３〜図４を参照すると、半導体フィン１４Ｐの異なる部分の上にまたがるゲート構造体１６Ｌ、１６Ｒを形成した後の、図１〜図２の例示的な半導体構造体の種々の図を示す。「またがる（ｓｔｒａｄｄｌｉｎｇ）」という用語は、各ゲート構造体１６Ｌ、１６Ｒが、半導体フィン１４Ｐを横断して、各ゲート構造体１６Ｌ、１６Ｒの第１の部分が半導体フィン１４Ｐの一方の側に存在し、各ゲート構造体１６Ｌ、１６Ｒの第２の部分が半導体フィン１４Ｐのもう一方の側に存在するように形成されることを表す。各ゲート構造体１６Ｌ、１６Ｒの部分はまた、基板の露出部分の上にも位置する（図示した実施形態において、ゲート構造体１６Ｌ、１６Ｒは、絶縁体層１２上に存在する部分を含む）。
【００３１】
本出願の幾つかの実施形態において、図示したように、ゲート構造体１６Ｌ、１６Ｒは、機能ゲート構造体である。「機能ゲート構造体」とは、電場又は磁場を通して半導体デバイスの出力電流（すなわち、チャネル内のキャリアの流れ）を制御するのに用いられる恒久的ゲート構造体を意味する。形成された各機能ゲート構造体１６Ｌ、１６Ｒは、下から上に向かって、ゲート誘電体部分１８Ｌ、１８Ｒと、ゲート導電体部分２０Ｌ、２０Ｒと、ゲートキャップ部分（図示せず）とのゲート材料スタックを含む。幾つかの実施形態において、ゲートキャップ部分は、省くことができる。
【００３２】
各ゲート誘電体部分１８Ｌ、１８Ｒは、ゲート誘電体材料を含む。各ゲート誘電体部分１８Ｌ、１８Ｒを設けるゲート誘電体材料は、酸化物、窒化物、及び／又は酸窒化物とすることができる。一例において、各ゲート誘電体部分１８Ｌ、１８Ｒを設けるゲート誘電体材料は、二酸化シリコンより高い誘電率を有する高ｋ材料とすることができる。例示的な高ｋ誘電体は、限定されないが、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、ＳｉＯＮ、ＳｉＮｘ、それらのシリケート、及びそれらの合金を含む。ｘの各値は、独立して０．５から３までであり、ｙの各値は、独立して０から２までである。幾つかの実施形態において、異なるゲート誘電体材料、例えば、二酸化シリコン、及び高ｋゲート誘電体を含む多層ゲート誘電体構造体を形成して、各ゲート誘電体部分１８Ｌ、１８Ｒとして用いることができる。
【００３３】
各ゲート誘電体部分１８Ｌ、１８Ｒを設けるのに用いられるゲート誘電体材料は、例えば化学気相堆積（ＣＶＤ）、プラズマ支援化学気相堆積（ＰＥＣＶＤ）、物理気相堆積（ＰＶＤ）、スパッタリング、又は原子層堆積を含む任意の堆積プロセスによって形成することができる。幾つかの実施形態において、例えば熱酸化及び／又は熱窒化を含む熱的プロセスを、各ゲート誘電体部分１８Ｌ、１８Ｒのゲート誘電体材料の形成に用いることができる。幾つかの実施形態において、各ゲート誘電体部分１８Ｌ、１８Ｒは、同じゲート誘電体材料を含む。他の実施形態において、ゲート誘電体部分１８Ｌは、第１のゲート誘電体材料を含むことができ、他方、ゲート誘電体部分１８Ｒは、第１のゲート誘電体材料とは組成が異なる第２のゲート誘電体材料を含むことができる。異なるゲート誘電体材料がゲート誘電体部分１８Ｌ、１８Ｒに用いられる場合、ブロックマスク技術を用いることができる。本出願の１つの実施形態において、各ゲート誘電体部分１８Ｌ、１８Ｒを設けるのに用いられるゲート誘電体材料は、１ｎｍから１０ｎｍまでの範囲内の厚さを有することができる。上記厚さ範囲より小さい又は大きい他の厚さを、ゲート誘電体材料に対して使用することもできる。
【００３４】
各ゲート導電体部分２０Ｌ、２０Ｒは、ゲート導電体材料を含む。各ゲート導電体部分２０Ｌ、２０Ｒを設けるのに用いるゲート導電体材料は、例えば、ドープされたポリシリコン、元素金属（例えば、タングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウム及び白金）、少なくとも２種の元素金属の合金、元素金属窒化物（例えば、窒化タングステン、窒化アルミニウム及び窒化チタン）、元素金属シリサイド（例えば、タングステンシリサイド、ニッケルシリサイド、及びチタンシリサイド）又は多層化されたこれらの組合せを含む、任意の導電性材料を含むことができる。幾つかの実施形態において、各ゲート導電体部分２０Ｌ、２０Ｒは、ｎＦＥＴゲート金属を含むことができる。他の実施形態において、各ゲート導電体部分２０Ｌ、２０Ｒは、ｐＦＥＴゲート金属を含むことができる。さらに他の実施形態において、ゲート導電体部分２０Ｌは、ｎＦＥＴゲート金属を含み、他方、ゲート導電体部分２０Ｒは、ｐＦＥＴ金属を含む。さらに別の実施形態において、ゲート導電体部分２０Ｌは、ｐＦＥＴゲート金属を含み、他方、ゲート導電体部分２０Ｒは、ｎＦＥＴゲート金属を含む。
【００３５】
各ゲート導電体部分２０Ｌ、２０Ｒを設けるのに用いられるゲート導電体材料は、例えば化学気相堆積（ＣＶＤ）、プラズマ支援化学気相堆積（ＰＥＣＶＤ）、物理気相堆積（ＰＶＤ）、スパッタリング、原子層堆積（ＡＬＤ）又は他の同様の堆積プロセスを含む堆積プロセスを利用して形成することができる。金属シリサイドが形成される場合、従来のシリサイド化プロセスが使用される。異なるゲート導電体材料がゲート導電体部分２０Ｌ、２０Ｒに用いられる場合、ブロックマスク技術を用いることができる。１つの実施形態において、各ゲート導電体部分２０Ｌ、２０Ｒを設けるのに用いられるゲート導電体材料は、１ｎｍから１００ｎｍまでの範囲内の厚さを有する。上記厚さ範囲より小さい又は大きい他の厚さを、各ゲート導電体部分２０Ｌ、２０Ｒを設けるのに用いられるゲート導電体材料に対して使用することもできる。
【００３６】
各ゲートキャップ部分は、ゲートキャップ材料を含む。各ゲートキャップ部分を設けるゲートキャップ材料は、ハードマスク材料に関して上述した誘電体材料のうちの１種を含むことができる。１つの実施形態において、各ゲートキャップ部分は、二酸化シリコン、窒化シリコン、及び／又は酸窒化シリコンを含む。各ゲートキャップ部分を設ける誘電体材料は、例えば、化学気相堆積又はプラズマ支援化学気相堆積のような従来の堆積プロセスを利用して形成することができる。各ゲートキャップ部分を設ける誘電体材料は、５ｎｍから２０ｎｍまでの厚さを有することができる。上記厚さ範囲より小さい又は大きい他の厚さを、各ゲートキャップ部分を設ける誘電体材料の厚さとして使用することもできる。
【００３７】
各機能ゲート構造体は、下から上に向かって、ゲート誘電体材料、ゲート導電体材料、及び存在する場合にはゲートキャップ材料の、機能ゲート材料スタックを設けることによって形成することができる。次いで、機能ゲート材料スタックをパターン形成することができる。本出願の１つの実施形態において、機能ゲート材料スタックのパターン形成は、リソグラフィ及びエッチングを利用して行うことができる。
【００３８】
本出願の他の実施形態において、ゲート構造体１６Ｌ、１６Ｒは、犠牲ゲート構造体である。「犠牲ゲート構造体」とは、その後に形成される機能ゲート構造体のためのプレースホルダとしての役割を果たす材料又は材料スタックを意味する。このようなプロセスにおいて、機能ゲート構造体は、半導体フィン切削の後に、犠牲ゲート構造体を上記定義のような機能ゲート構造体で置き換えることによって形成される。このような実施形態において、機能ゲート構造体のゲート誘電体部分は、Ｕ字形にすることができる。「Ｕ字形」とは、底部水平表面と、底部水平表面から上方に延びた側壁表面とを含む材料を意味する。使用される場合、犠牲ゲート構造体は、犠牲ゲート誘電体部分と、犠牲ゲート材料部分と、犠牲ゲートキャップ部分とを含むことができる。幾つかの実施形態において、犠牲ゲート誘電体部分及び／又は犠牲ゲートキャップ部分は、省くことができる。犠牲ゲート誘電体部分は、ゲート誘電体部分１８Ｌ、１８Ｒに関して上述した誘電体材料のうちの１種を含む。犠牲ゲート材料部分は、ゲート導電体部分２０Ｌ、２０Ｒに関して上述したゲーと導電体材料のうちの１種を含む。犠牲ゲートキャップ部分は、ゲートキャップ部分に関して上述したゲートキャップ材料のうちの１種を含む。犠牲ゲート構造体は、種々の材料層を堆積し、次いで得られた犠牲材料スタックを、例えばリソグラフィ及びエッチングを利用してパターン形成することによって形成することができる。
【００３９】
以後の図面においては、例示的な半導体構造体、垂直面Ｂ−Ｂに沿った縦断面のみを示す。垂直面Ｂ−Ｂは、半導体フィン１４Ｐを貫通して存在する面である。ここで図５を参照すると、誘電体材料ライナ２４を形成した後の図３〜図４の例示的な半導体構造体を示す。図示したように、誘電体材料ライナ２４は、半導体フィン１４Ｐ及び各ゲート構造体１６Ｌ、１６Ｒの露出表面を覆う共形層である。誘電体材料ライナ２４は、例えば、誘電体材料酸化物、誘電体材料窒化物及び／又は誘電体材料酸窒化物を含む任意の誘電体材料を含むことができる。１つの実施形態において、誘電体材料ライナ２４は、二酸化シリコンで成るものとすることができる。別の実施形態において、誘電体材料ライナ２４は、窒化シリコンで成るものとすることができる。さらに別の実施形態において、誘電体材料ライナ２４は、任意の順序で、二酸化シリコン及び窒化シリコンで成るスタックとすることができる。さらなる実施形態において、誘電体材料ライナ２４は、ＳｉＢＣＮ又はＳｉＯＣＮ材料を含むことができる。
【００４０】
本出願の幾つかの実施形態において、誘電体材料ライナ２４は、例えば、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）又はプラズマ支援化学気相堆積（ＰＥＣＶＤ）などの堆積プロセスによって形成することができる。誘電体材料ライナ２４の厚さは、２ｎｍから１０ｎｍまでの範囲とすることができるが、上記厚さ範囲より小さい又は大きい他の厚さを、誘電体材料ライナ２４に対して用いることができる。
【００４１】
幾つかの実施形態（図示せず）において、誘電体材料ライナ２４を本出願のこの時点てエッチングして、ゲートスペーサ（すなわち、後述の第１の組のゲートスペーサ）を各ゲート構造体１６Ｌ、１６Ｒの垂直側壁上に形成することができる。１つの実施形態において、第１の組のゲートスペーサを設けるのに用いるエッチングは、反応性イオンエッチングを含むことができる。このような実施形態において、誘電体材料ライナ２４は、各ゲート構造体１６Ｌ、１６Ｒの最上面から、並びに、半導体フィン１４Ｐの最上部水平表面から除去されることになる。
【００４２】
図６を参照すると、パターン付き材料スタックを形成した後の、図５の例示的な半導体構造体を示す。パターン付き材料スタックは、ゲート構造体１６Ｌとゲート構造体１６Ｒとの間に位置する開口部３０を含む。開口部３０は、半導体フィン１４Ｐがその後で切削される領域を定める。本出願によれば、開口部３０の一部は、各ゲート構造体１６Ｌ、１６Ｒの上に位置する。
【００４３】
本出願の１つの実施形態において、パターン付き材料スタックは、下から上に向かって、光学的平坦化層部分２６Ｐ及び反射防止コーティング部分２８Ｐを含む。各反射防止コーティング部分２８Ｐの上にフォトレジスト材料部分（図示せず）が存在してもよい。
【００４４】
本出願で使用することができるパターン付き材料スタックの光学的平坦化層（ＯＰＬ）部分２６Ｐは、自己平坦化材料を含む。一例において、光学的平坦化層部分２６Ｐは、Ｃ、Ｏ、及びＨを含み且つ随意にＳｉ及び／又はＦを含む有機材料とすることができる。別の例において、光学的平坦化層部分２６Ｐは、アモルファス炭素とすることができる。光学的平坦化層部分２６Ｐを設けることができる自己平坦化材料は、スピンオンコーティング、化学気相堆積、プラズマ支援化学気相堆積、蒸発又は化学溶液堆積によって形成することができる。光学的平坦化層部分２６Ｐの厚さは、１０ｎｍから３００ｎｍまでとすることができるが、これより薄い及び厚い厚さを使用することもできる。
【００４５】
パターン付き材料スタックの反射防止コーティング部分２８Ｐは、その下の構造体の表面の反射に関連した像の歪みを低減することができる任意の反射防止コーティングを含む。一例において、パターン付き材料スタックの反射防止コーティング部分２８Ｐは、シリコン（Ｓｉ）含有反射防止コーティング材料を含む。反射防止コーティング部分２８Ｐを設ける反射防止コーティング材料は、スピンオンコーティング、化学気相堆積、プラズマ支援化学気相堆積、蒸発又は化学溶液堆積によって形成することができる。反射防止コーティング部分２８Ｐの厚さは、１０ｎｍから１５０ｎｍまでとすることができるが、これより薄い及び厚い厚さを使用することもできる。
【００４６】
図６に示す例示的な半導体構造体は、最初に、下から上に向かって、自己平坦化材料（上記定義の通り）のブランケット層、反射防止コーティング材料（上記定義の通り）のブランケット層及びフォトレジスト材料のブランケット層の材料スタックを設けることによって形成することができる。自己平坦化材料のブランケット層及び反射防止コーティング材料のブランケット層は、上述の堆積プロセスのうちの１つを利用して形成することができる。フォトレジスト材料のブランケット層を設けることができるフォトレジスト材料は、ポジ階調フォトレジスト、ネガ階調レジスト又はハイブリッドフォトレジスト材料を含むことができる。フォトレジスト材料のブランケット層は、反射防止コーティング材料を設ける際に上述した堆積プロセスのうちの１つを利用して堆積することができる。このような材料スタックを設けた後、材料スタックは、次に、リソグラフィ及びエッチングによってパターン形成され、これらは両方とも、半導体フィン１４Ｐを設けるために半導体材料をパターン形成する際に上述した。エッチングプロセスに続いて、残りのフォトレジスト材料部分を、例えばアッシングのようなレジスト剥離プロセスを利用して剥離する。
【００４７】
図７を参照すると、パターン付き材料スタック（２６Ｐ、２８Ｐ）及び開口部３０内に位置する誘電体材料ライナ２４の一部をエッチマスクとして利用して半導体フィン１４Ｐを切削した後の、図６の例示的な半導体構造体を示す。半導体フィン１４Ｐの切削部分は、以後、半導体フィン部分１４Ｌ、１４Ｒと称する。
【００４８】
本出願の実施形態によれば、図７に示す例示的な半導体構造体は、１つ又は複数の異方性エッチングプロセスを利用して形成することができる。一例において、１つ又は複数の反応性イオンエッチングプロセスを用いることができる。典型的には、異方性エッチングは、最初に、パターン付き材料スタック（２６Ｐ、２８Ｐ）によって保護されていない誘電体材料ライナ２４の露出部分をブレークスルーして各ゲート構造体１６Ｌ、１６Ｒの水平最上面を露出し、次いで、エッチングを続けて（又は別個のエッチングを用いて）半導体フィン１４Ｐを切削する。「ブレークスルー」エッチングは、各ゲート構造体１６Ｌ、１６Ｒの側壁表面の片方に沿って第１の組のゲートスペーサ２４Ｐの片方のゲートスペーサを形成する。開口部内に形成された第１の組のゲートスペーサ２４Ｐの片方のゲートスペーサは、各半導体フィン部分１４Ｌ、１４Ｒの端壁１５Ｗに垂直方向に位置合わせされる。誘電体材料ライナが予めゲートスペーサに形成される幾つかの実施形態においては、「ブレークスルー」エッチングは省略される。図７に示すように、開口部３０内に形成された第１の組のゲートスペーサ２４Ｐの第１のゲートスペーサの下に位置する各半導体フィン部分１４Ｌ、１４Ｒの端壁１５Ｗは、露出される。本出願によれば、半導体フィン部分１４Ｌの端壁１５Ｗは、半導体フィン部分１４Ｒの端壁１５Ｗに面している。
【００４９】
ここで図８を参照すると、パターン付き材料スタック（２６Ｐ、２８Ｐ）を除去した後の、図７の例示的な半導体構造体を示す。パターン付き材料スタック（２６Ｐ、２８Ｐ）は、最初に反射防止コーティング部分２８Ｐを平坦化プロセス（例えば化学機械平坦化及び／又は研削）又はエッチングのいずれかによって除去することによって、除去することができる。露出したＯＰＬ部分２６Ｐは、次に、ＯＰＬ部分２６Ｐを設ける自己平坦化材料の除去において選択的なエッチバックプロセス又は剥離プロセスを利用して除去することができる。
【００５０】
パターン付き材料スタックを除去した後、誘電体材料ライナ２４の残りの部分をエッチングして、第１の組のゲートスペーサ２４Ｐのもう片方のゲートスペーサを、各ゲート構造体１６Ｌ、１６Ｒの、フィン切削を行った領域の反対側に形成する。このステップを、ここで詳細に示す。
【００５１】
ここで図９を参照すると、第２の組のゲートスペーサ３２Ｐの形成後の、図８の例示的な半導体構造体を示す。図示したように、第２の組のゲートスペーサ３２Ｐの各ゲートスペーサは、第１の組のゲートスペーサ２４Ｐの片方のゲートスペーサの側壁上に存在する。さらに示すように、第２の組のゲートスペーサ３２Ｐの片方のゲートスペーサは、半導体フィン部分１４Ｌ、１４Ｒの各々の露出した端壁１５Ｗを覆う。ゲート構造体１６Ｌ、１６Ｒの、フィン切削を行った側の反対側に形成された第１の組のゲートスペーサ２４Ｐの片方のゲートスペーサ及び第２の組のゲートスペーサ３２Ｐの片方のゲートスペーサは、各半導体フィン部分１４Ｌ、１４Ｒの表面をまたいでいる。フィン切削を行った領域において、第１の組のゲートスペーサ２４Ｐのゲートスペーサは、半導体フィン部分１４Ｌ、１４Ｒの表面をまたいでおり、他方、第２の組のゲートスペーサ３２Ｐのゲートスペーサは、半導体フィン部分１４Ｌ、１４Ｒの露出した端壁１５Ｗを覆っている。
【００５２】
第２の組のゲートスペーサ３２Ｐは、最初に誘電体材料の層を形成し、次いでスペーサエッチングを行うことによって形成される。スペーサエッチング中に、予め形成されていない場合には第１の組のゲートスペーサ２４Ｐのうちのもう片方のゲートスペーサが形成される。第２の組のゲートスペーサ３２Ｐを設けるのに用いる誘電体材料は、誘電体材料ライナ２４に関して上述した誘電体材料のうちの１種を含むことができる。１つの実施形態において、第２の組のゲートスペーサ３２Ｐを設ける誘電体材料は、誘電体材料ライナ２４を設けるのに用いたのと同じ誘電体材料を含むことができる。一例において、第２の組のゲートスペーサ３２Ｐを設けるのに用いる誘電体材料及び誘電体材料ライナ２４を設ける誘電体材料は、両方とも二酸化シリコンを含む。別の実施形態において、第２の組のゲートスペーサ３２Ｐを設ける誘電体材料は、誘電体材料ライナ２４を設けるのに用いるものと異なる誘電体材料を含むことができる。一例において、第２の組のゲートスペーサ３２Ｐを設けるのに用いる誘電体材料は、窒化シリコンを含み、他方、誘電体材料ライナ２４を設ける誘電体材料は、双方、ＳｉＢＣＮ又はＳｉＣＯＮ材料を含む。第２の組のゲートスペーサ３２Ｐを設ける誘電体材料は、誘電体材料ライナ２４の形成に関して上述した堆積プロセスのうちの１つを利用して形成することができる。スペーサエッチングは、例えば反応性イオンエッチングなどの、異方性エッチングを含む。
【００５３】
ソース／ドレイン領域（図示せず）は、ゲート構造体１６Ｌ、１６Ｒで覆われていない半導体フィン部分１４Ｌ、１４Ｒの露出した部分上に形成される。ソース／ドレイン領域は、例えばエピタキシャル成長などの、当業者に周知の従来の技法を利用して形成することができる。知られているように、ソース領域は、機能ゲート構造体の一方の側に位置し、ドレイン領域は、機能ゲート構造体のもう一方の側に位置することになる。幾つかの実施形態において、ソース／ドレイン領域は、非併合（ｕｎｍｅｒｇｅｄ）とすることができる。さらに他の実施形態において、ソース／ドレイン領域は、併合（ｍｅｒｇｅｄ）することができる。ソース／ドレイン領域は、半導体材料及びｎ型又はｐ型ドーパントを含む。幾つかの実施形態において、ソース／ドレイン領域は、半導体フィン部分１４Ｌ、１４Ｒと同じ半導体材料を含むことができる。幾つかの実施形態において、ソース／ドレイン領域は、半導体フィン部分１４Ｌ、１４Ｒとは異なる半導体材料を含むことができる。幾つかの実施形態において、犠牲ゲート構造体が形成される場合、犠牲ゲート構造体は、ここで、機能ゲート構造体で置き換えることができる。
【００５４】
ここで図１０を参照すると、本出願の別の実施形態により、第１の組のゲートスペーサ５０Ｐ及び犠牲誘電体ライナ５２を形成した後の、図４の例示的な半導体構造体を示す。
【００５５】
第１の組のゲートスペーサ５０Ｐの各ゲートスペーサは、各ゲート構造体１６Ｌ、１６Ｒの側壁上に形成される。さらに、第１の組のゲートスペーサ５０Ｐは、半導体フィン１４Ｐの一部をまたいで形成される。第１の組のゲートスペーサ５０Ｐは、誘電体材料を堆積し、次いでスペーサエッチングを行うことによって形成することができる。第１の組のゲートスペーサ５０Ｐを設けるのに用いることができる誘電体材料は、誘電体材料ライナ２４を設ける際に上述した誘電体材料のうちの１種を含むことができる。一例において、第１の組のゲートスペーサ５０Ｐを設ける誘電体材料は、ＳｉＢＣＮ又はＳｉＯＣＮ誘電体材料とすることができる。第１の組のゲートスペーサ５０Ｐを設ける誘電体材料の堆積は、化学気相堆積、プラズマ支援化学気相堆積又は原子層堆積を含むことができる。スペーサエッチングは、例えば反応性イオンエッチングなどの、異方性エッチングを含むことができる。
【００５６】
犠牲誘電体ライナ５２は、犠牲誘電体ライナ５２を設けるのに使用する選択された誘電体材料が第１の組のゲートスペーサ５０Ｐを設けるのに用いる誘電体材料とは異なるエッチング速度を有する限りにおいて、誘電体材料ライナ２４を設けるために上述した誘電体材料のうちの１種を含むことができる。一例において、第１のゲートスペーサがＳｉＢＣＮを含む場合、犠牲誘電体ライナ５２は、二酸化シリコン及び／又は窒化シリコンを含むことができる。犠牲誘電体ライナ５２は、第１のゲートスペーサ５０Ｐの全ての露出表面、各ゲート構造体１６Ｌ、１６Ｒの最上面、及び半導体フィン１４Ｐの全ての露出表面（図示した断面図では詳細には示されていない）を覆うことになる。犠牲誘電体ライナ５２は、例えば、化学気相堆積、プラズマ支援化学気相堆積又は原子層堆積などの堆積プロセスを利用して形成することができる。犠牲誘電体ライナ５２は、１ｎｍから２０ｎｍまでの厚さを有することができる。上記厚さ範囲より小さい又は大きい他の厚さを、犠牲誘電体ライナ５２の厚さとして用いることもできる。
【００５７】
ここで図１１を参照すると、パターン付き材料スタック（２６Ｐ、２８Ｐ）を形成し、犠牲誘電体ライナ５２のパンチスルーを行った後の、図１０の例示的な半導体構造体を示す。図示したように、パンチスルーエッチングを行った後、各ゲート構造体１６Ｌ、１６Ｒの最上面の一部が、ゲート構造体１６Ｌ、１６Ｒの間に位置する半導体フィン１４Ｐの全ての表面と同様に露出される。パンチスルーエッチングを行った後に残る犠牲誘電体ライナ５２を、ここでは犠牲誘電体ライナ部分５２Ｐと称することができる。
【００５８】
本出願のこの実施形態で用いるパターン付き材料スタック（２６Ｐ、２８Ｐ）は、本出願の前述の実施形態で言及したパターン付き材料スタックと同じものである。したがって、本出願のこの実施形態のパターン付き材料スタック（２６Ｐ、２８Ｐ）は、本出願の前述の実施形態で上述した通りの材料を含み、且つ形成することができる。要素３０は、パターン付き材料スタック（２６Ｐ、２８Ｐ）の形成中にその中に形成される開口部を表す。パンチスルーエッチングは、犠牲誘電体ライナ５２を設ける誘電体材料の除去において選択的な異方性エッチングを含む。
【００５９】
ここで図１２を参照すると、パターン付き材料スタック（２６Ｐ、２８Ｐ）、第１のゲートスペーサ５０Ｐの片方（開口部３０内）、及び犠牲誘電体ライナの残りの部分（すなわち犠牲誘電体ライナ部分５２Ｐ）をエッチマスクとして利用して半導体フィン１４Ｐを切削した後の、図１１の例示的な半導体構造体を示す。半導体フィン部分１４Ｌ、１４Ｒを設ける半導体フィン１４Ｐの切削は、半導体フィン１４Ｐを設ける半導体材料の除去において選択的な異方性エッチングを利用して行うことができる。半導体フィン１４Ｐの切削は、各々の残った半導体フィン部分１４Ｌ、１４Ｒの端壁１５Ｗを露出させる。幾つかの実施形態において、各端壁１５Ｗは、開口部３０内に位置する犠牲誘電体ライナ部分５２Ｐの側壁に垂直方向に位置合わせされる。本出願によれば、半導体フィン部分１４Ｌの端壁１５Ｗは、半導体フィン部分１４Ｒの端壁１５Ｗに面している。
【００６０】
ここで図１３を参照すると、各半導体フィン部分１４Ｌ、１４Ｒの端壁を後退させる横方向エッチングを行った後の、図１２の例示的な半導体構造体を示す。横方向エッチングは、犠牲誘電体ライナ部分５２Ｐの片方の下にアンダーカット領域を設けて、端壁１５Ｗが、第１のゲートスペーサ５０Ｐの片方の下にあるか、又は第１の組のゲートスペーサ５０Ｐのうちの開口部３０内に位置する片方のゲートスペーサの側壁に垂直方向に位置合わせされるか、そのいずれかになるようにする。横方向エッチングは、湿式又は乾式等方性化学エッチングを含む。
【００６１】
ここで図１４を参照すると、パターン付き材料スタック（２６Ｐ、２８Ｐ）を除去し、次いで犠牲誘電体ライナの残りの部分（すなわち犠牲誘電体ライナ部分５２Ｐ）を除去した後の、図１３の例示的な半導体構造体を示す。パターン付き材料スタック（２６Ｐ、２８Ｐ）は、本出願の前述の実施形態において上述したようにして除去することができる。各犠牲誘電体ライナ部分５２Ｐは、各犠牲誘電体ライナ部分５２Ｐを設ける誘電体材料の除去において選択的なエッチングを利用して除去することができる。
【００６２】
ここで図１５を参照すると、第２の組のゲートスペーサ３２Ｐを形成した後の、図１４の例示的な半導体構造体を示す。本出願のこの実施形態で用いる第２の組のゲートスペーサ３２Ｐは、本出願の前述の実施形態において第２の組のゲートスペーサ３２Ｐを設けるために上述した誘電体材料のうちの１種を含む。第２の組のゲートスペーサ３２Ｐは、堆積と、それに続くスペーサエッチングとによって形成することができる。第２の組のゲートスペーサ３２Ｐは、第１の組のゲートスペーサ５０Ｐの露出した側壁及び各半導体フィン部分１４Ｌ、１４Ｒの一部の上に形成される。図示したように、第２の組のゲートスペーサ３２Ｐのゲートスペーサのうちの半導体フィン部分１４Ｌ、１４Ｒの端に位置する片方は、半導体フィン部分１４Ｌ、１４Ｒの露出した側壁を覆う。ゲート構造体１６Ｌ、１６Ｒの、半導体フィンが切削された側とは反対側に位置する第２の組のゲートスペーサ３２Ｐの他方のゲートスペーサは、半導体フィン部分１４Ｌ、１４Ｒをまたいでいる。
【００６３】
ソース／ドレイン領域（図示せず）は、ゲート構造体１６Ｌ、１６Ｒで覆われていない半導体フィン部分１４Ｌ、１４Ｒの露出した部分上に形成される。ソース／ドレイン領域は、例えばエピタキシャル成長などの、当業者に周知の従来の技法を利用して形成することができる。知られているように、ソース領域は、機能ゲート構造体の一方の側に位置し、ドレイン領域は、機能ゲート構造体のもう一方の側に位置することになる。幾つかの実施形態において、ソース／ドレイン領域は、非併合とすることができる。さらに他の実施形態において、ソース／ドレイン領域は、併合することができる。ソース／ドレイン領域は、半導体材料及びｎ型又はｐ型ドーパントを含む。幾つかの実施形態において、ソース／ドレイン領域は、半導体フィン部分１４Ｌ、１４Ｒと同じ半導体材料を含むことができる。幾つかの実施形態において、ソース／ドレイン領域は、半導体フィン部分１４Ｌ、１４Ｒとは異なる半導体材料を含むことができる。幾つかの実施形態において、犠牲ゲート構造体が形成される場合、犠牲ゲート構造体は、ここで、機能ゲート構造体で置き換えることができる。
【００６４】
本出願を、その好ましい実施形態に関して具体的に示し且つ説明したが、形態及び詳細における上記及び他の変更は、本出願の思想及び範囲から逸脱することなく行うことができることが当業者には理解されるであろう。したがって、本出願は、説明し且つ示したまさにそのままの形態及び詳細に限定されることを意図せず、添付の特許請求の範囲内に入ることが意図される。
【符号の説明】
【００６５】
１０：ハンドル基板
１２：絶縁層
１４Ｐ：半導体フィン
１４Ｌ、１４Ｒ：半導体フィン部分
１５Ｗ：端壁
１６Ｌ、１６Ｒ：ゲート構造体
１８Ｌ、１８Ｒ：ゲート誘電体部分
２０Ｌ、２０Ｒ：ゲート導電体部分
２４：誘電体材料ライナ
２４Ｐ、５０Ｐ：第１の組のゲートスペーサ
２６Ｐ：光学的平坦化層部分
２８Ｐ：反射防止コーティング部分
（２６Ｐ、２８Ｐ）：パターン付き材料スタック
３０：開口部
３２Ｐ：第２の組のゲートスペーサ
５２：犠牲誘電体ライナ
５２Ｐ：犠牲誘電体ライナ部分
【図１】
2018515912.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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