(57)【要約】  いろいろな実施例により、薄膜トランジスタ（ＴＦＴ）デバイス、該ＴＦＴデバイスの製造方法、及び該ＴＦＴデバイスを備える表示装置を提供する。エッチストップ層（ＥＳＬ）材料を基板にある活性層に形成する。ソース電極とドレイン電極を形成するために、電気導電層材料をＥＳＬ材料に形成する。電気導電層材料をパターニングして、ソース電極を貫通する第１のビアホールを備えるソース電極の第１部分を形成するとともに、ドレイン電極を貫通する第２のビアホールを備えるドレイン電極の第１部分を形成する。ＥＳＬ材料をパターニングして、ソース電極を貫通する第１のビアホールに連通される第１のＥＳＬビアホールと、ドレイン電極を貫通する第２のビアホールに連通される第２のＥＳＬビアホールを備えるエッチストップ層（ＥＳＬ）パターンを形成する。
2018503964.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタ（ＴＦＴ）デバイスを形成する方法であって、
エッチストップ層（ＥＳＬ）材料を基板にある活性層に形成する手順と、
ソース電極とドレイン電極を形成するために、電気導電層材料を前記ＥＳＬ材料に形成する手順と、
前記電気導電層材料をパターニングして、前記ソース電極を貫通する第１のビアホールを備える前記ソース電極の第１部分を形成するとともに、前記ドレイン電極を貫通する第２のビアホールを備える前記ドレイン電極の第１部分を形成する手順と、
前記ＥＳＬ材料をパターニングして、前記ソース電極を貫通する前記第１のビアホールに連通される第１のＥＳＬビアホールと、前記ドレイン電極を貫通する前記第２のビアホールに連通される第２のＥＳＬビアホールとを備えるエッチストップ層（ＥＳＬ）パターンを形成する手順と、
を含むことを特徴とする薄膜トランジスタデバイスを形成する方法。
【請求項２】
前記ＥＳＬをパターニングするためのマスクは、前記電気導電層材料と前記ソース電極及び前記ドレイン電極の上に形成されたパッシベーション層とをパターニングするためのマスクの１つであることを特徴とする請求項１に記載の薄膜トランジスタデバイスを形成する方法。
【請求項３】
前記電気導電層材料と前記ＥＳＬ材料のパターニングは、
第１のフォトレジスト層を前記電気導電層材料に形成する手順と、
前記電気導電層材料をパターニングするための前記マスクを使用して前記第１のフォトレジスト層を露光させる手順と、
露光された前記第１のフォトレジスト層を現像して第１のフォトレジストパターンを形成する手順と、
前記電気導電層材料をエッチングして、前記ソース電極を貫通する前記第１のビアホールを備える前記ソース電極の第１部分を形成するとともに、前記ドレイン電極を貫通する前記第２のビアホールを備える前記ドレイン電極の第１部分を形成する手順と、
前記パッシベーション層材料を前記ソース電極と前記ドレイン電極を備える前記基板の上に形成する手順と、
前記パッシベーション層材料をパターニングしてパッシベーション層を形成する手順と、
を含むことを特徴とする請求項２に記載の薄膜トランジスタデバイスを形成する方法。
【請求項４】
第２のフォトレジスト層を前記パッシベーション層材料に形成する手順と、
前記パッシベーション層材料をパターニングするための他のマスクを使用して前記第２のフォトレジスト層を露光させる手順と、
前記第２のフォトレジスト層を現像して第２のフォトレジストパターンを形成する手順と、
前記パッシベーション層材料をエッチングして、前記ソース電極の第１部分と前記ドレイン電極の第１部分の間に前記パッシベーション層を形成して、前記ソース電極を貫通する前記第１のビアホールを露出させ、前記ドレイン電極を貫通する前記第２のビアホールを露出させる手順と、
前記マスクを使用して前記ＥＳＬ材料をパターニングし、前記ソース電極を貫通する前記第１のビアホールに連通し前記ＥＳＬ材料を貫通する前記第１のＥＳＬビアホールと、前記ドレイン電極を貫通する前記第２のビアホールに連通し前記ＥＳＬ材料を貫通する前記第２のＥＳＬビアホールを備える前記ＥＳＬパターンを形成する手順と、
を更に含むことを特徴とする請求項３に記載の薄膜トランジスタデバイスを形成する方法。
【請求項５】
前記電気導電層材料をウエットエッチングによってエッチングすることを特徴とする請求項３に記載の薄膜トランジスタデバイスを形成する方法。
【請求項６】
前記パッシベーション層材料と前記ＥＳＬ材料をドライエッチングによってエッチングすることを特徴とする請求項４に記載の薄膜トランジスタデバイスを形成する方法。
【請求項７】
前記電気導電層材料と前記ＥＳＬ材料のパターニングは、
単一のパターニング処理により、
前記電気導電層材料をパターニングして、前記ソース電極を貫通する前記第１のビアホールを備える前記ソース電極の第１部分と、前記ドレイン電極を貫通する前記第２のビアホールを備える前記ドレイン電極の第１部分とを形成するとともに、
前記ＥＳＬ材料をパターニングして、前記ソース電極を貫通する前記第１のビアホールに連通する前記第１のＥＳＬビアホールと、前記ドレイン電極を貫通する前記第２のビアホールに連通する前記第２のＥＳＬビアホールとを備える前記ＥＳＬパターンを形成する手順
を含むことを特徴とする請求項２に記載の薄膜トランジスタデバイスを形成する方法。
【請求項８】
単一のパターニング処理により前記電気導電層材料と前記ＥＳＬ材料とをパターニングする手順は、
第３フォトレジスト層を前記電気導電層材料に形成する手順と、
前記電気導電層材料をパターニングするためのマスクを使用して、第３フォトレジストパターンを形成するために現像される前記第３フォトレジスト層を露光させる手順と、
前記第３フォトレジストパターンを使用して前記電気導電層材料をエッチングし、前記ソース電極を貫通する前記第１のビアホールを備える前記ソース電極の第１部分を形成するとともに、前記ドレイン電極を貫通する前記第２のビアホールを備える前記ドレイン電極の第１部分を形成する手順と、
次に、前記第３フォトレジストパターンを使用して前記ＥＳＬ材料をエッチングし、前記ソース電極を貫通する前記第１のビアホールに連通する前記第１のＥＳＬビアホールを形成するとともに、前記ドレイン電極を貫通する前記第２のＥＳＬビアホールに連通する前記第２のＥＳＬビアホールを形成する手順と、
を含むことを特徴とする請求項７に記載の薄膜トランジスタデバイスを形成する方法。
【請求項９】
前記電気導電層材料をウエットエッチングによってエッチングし、
前記ＥＳＬ材料をドライエッチングによってエッチングすることを特徴とする請求項７に記載の薄膜トランジスタデバイスを形成する方法。
【請求項１０】
前記ソース電極を貫通する前記第１のビアホールの形成と前記ドレイン電極を貫通する前記第２のビアホールの形成の後に、
透明導電層が、前記ソース電極を貫通する前記第１のビアホールの表面と、前記ドレイン電極を貫通する前記第２のビアホールの表面と、前記第１のＥＳＬビアホールの表面と、前記第２のＥＳＬビアホールの表面とに設けられることによって、前記活性層を前記ソース電極の第１部分と前記ドレイン電極の第１部分の各々に接続するように、パターニング処理により前記透明導電層を形成する手順
を更に含むことを特徴とする請求項１から９のいずれか一項に記載の薄膜トランジスタデバイスを形成する方法。
【請求項１１】
前記透明導電層は共通電極又は画素電極を備えることを特徴とする請求項１０に記載の薄膜トランジスタデバイスを形成する方法。
【請求項１２】
前記単一のパターニング処理後に、
パッシベーション層材料を形成する手順と、
前記パッシベーション層材料をパターニングして前記パッシベーション層を形成する手順と、
を更に含み、
前記パッシベーション層材料をパターニングする手順では、前記パッシベーション層材料をエッチングして、前記ソース電極を貫通する前記第１のビアホールと前記ドレイン電極を貫通する前記第２のビアホールに対応する部分を除去し、前記ソース電極の第１部分と前記ドレイン電極の第１部分にある前記パッシベーション層材料の部分を除去することを特徴とする請求項７に記載の薄膜トランジスタデバイスを形成する方法。
【請求項１３】
前記パッシベーション層は、前記ソース電極の第１部分と前記ドレイン電極の第１部分の間に形成され、前記ソース電極を貫通する前記第１のビアホールと、前記ドレイン電極を貫通する前記第２のビアホールとを露出することを特徴とする請求項１２に記載の薄膜トランジスタデバイスを形成する方法。
【請求項１４】
前記パッシベーション層を形成した後に、
透明導電層が、前記ソース電極を貫通する前記第１のビアホールの表面と、前記ドレイン電極を貫通する前記第２のビアホールの表面と、前記第１のＥＳＬビアホールの表面と、前記第２のＥＳＬビアホールの表面とに設けられることによって、前記活性層を前記ソース電極の第１部分と前記ドレイン電極の第１部分の各々に接続するように、パターニング処理により前記透明導電層を形成する手順
を更に含むことを特徴とする請求項１２又は１３に記載の薄膜トランジスタデバイスを形成する方法。
【請求項１５】
前記透明導電層は共通電極又は画素電極を備えることを特徴とする請求項１４に記載の薄膜トランジスタデバイスを形成する方法。
【請求項１６】
前記ＥＳＬ材料を前記活性層に形成する前に、
ゲート電極を前記基板に形成する手順と、
ゲート絶縁層を前記ゲート電極に形成する手順と、
前記活性層を前記ゲート絶縁層に形成する手順と、
を更に含むことを特徴とする請求項１に記載の薄膜トランジスタデバイスを形成する方法。
【請求項１７】
基板の上にある活性層と、
前記活性層に配置されるエッチストップ層（ＥＳＬ）パターンであって、前記ＥＳＬパターンを貫通する第１のＥＳＬビアホールと第２のＥＳＬビアホールを備える前記ＥＳＬパターンと、
前記ＥＳＬパターンに配置されるソース電極であって、第１部分を備え、前記ソース電極の第１部分が、前記第１のＥＳＬビアホールに連通し且つ前記ソース電極の第１部分を貫通する第１のビアホールを備える前記ソース電極と、
前記ＥＳＬパターンに配置されるドレイン電極であって、第１部分を備え、前記ドレイン電極の第１部分が、前記第２のＥＳＬビアホールに連通し且つ前記ドレイン電極の第１部分を貫通する第２のビアホールを備える前記ドレイン電極と、
前記ソース電極の第１部分と前記ドレイン電極の第１部分に配置される透明導電層であって、前記ソース電極を貫通する前記第１のビアホールの表面と、前記ドレイン電極を貫通する前記第２のビアホールの表面と、前記第１のＥＳＬビアホールの表面と、前記第２のＥＳＬビアホールの表面とに設けられることによって、前記活性層を前記ソース電極の第１部分と前記ドレイン電極の第１部分の各々に接続するように構成される前記透明導電層と
を備え、
前記透明導電層は、表示装置におけるアレイ基板の共通電極又は画素電極として利用される他の部分を更に備えることを特徴とする薄膜トランジスタデバイス。
【請求項１８】
前記ソース電極は、前記透明導電層の一部により形成される第２部分を更に備え、
前記ドレイン電極は、前記透明導電層の一部により形成される第２部分を更に備えることを特徴とする請求項１７に記載の薄膜トランジスタデバイス。
【請求項１９】
前記活性層は、ゲート絶縁層に配置され、
前記ゲート絶縁層は、ゲート電極に配置され、
前記ゲート電極は、前記基板に配置されることを特徴とする請求項１７に記載の薄膜トランジスタデバイス。
【請求項２０】
前記ソース電極と前記ドレイン電極の各々は、金属、インジウム酸化亜鉛（ＩＺＯ）、酸化インジウムスズ（ＩＴＯ）、ポリシリコンやそれらの組合せを含む電気導電材料を含むことを特徴とする請求項１７に記載の薄膜トランジスタデバイス。
【請求項２１】
前記基板はガラス基板を備えることを特徴とする請求項１７に記載の薄膜トランジスタデバイス。
【請求項２２】
請求項１７から２１のいずれか一項に記載の薄膜トランジスタデバイスを備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
1本出願は、２０１４年１２月０３日に提出した中国特許出願Ｎｏ．２０１４１０７２９８０３．０の優先権を主張し、その全体が参照により本出願に援用される。
【０００２】
本開示は、全体的には表示技術の分野に関し、特に薄膜トランジスタ（ＴＦＴ）デバイス、該ＴＦＴデバイスの製造方法、及び該ＴＦＴデバイスを備える表示装置に関する。
【背景技術】
【０００３】
アモルファスシリコン薄膜トランジスタは薄膜トランジスタ（ＴＦＴ）ディスプレイの製造によく利用される。しかし、電子移動度が低く（例えば、１ｃｍ２／Ｖ．Ｓ未満）、アモルファスシリコンの可視光範囲に不透明な特性があり感光性が強いため、そのようなディスプレイの応用は限定されている。有機発光ダイオード（ＯＬＥＤ）表示技術、トランスペアレントな液晶ディスプレイ（ＬＣＤ）技術及びゲートドライバオンアレイ（ＧＯＡ）グラス技術といった先端技術と比べて、薄膜半導体材料に、より高い電子移動度、より優れたアモルファスの均一性、及び低減された閾値電圧（Ｖｔｈ）シフトを有することが求められる。
【０００４】
金属酸化物半導体薄膜トランジスタ（酸化物ＴＦＴ）における金属酸化物半導体薄膜は、堆積温度が低く、電子移動度及び可視光透過率が高いなどの利点を示すことができる。さらに、酸化物ＴＦＴの電子移動度は、膜の粒径に対する依存度がより低く、すなわち、閾値電圧（Ｖｔｈ）において高い均質性又は均一性を有する。
【０００５】
図１は、従来の金属酸化物薄膜トランジスタアレイ基板を示す概略図である。そのようなアレイ基板は、基板０１に形成された第１の酸化インジウムスズ（ＩＴＯ）層（図１の断面図に示さず）を備える基板０１を備える。
【０００６】
図１のアレイ基板は、第１のＩＴＯ層に形成されたゲート電極０２と、ゲート電極０２に形成されたゲート絶縁層０３と、ゲート絶縁層０３に形成された金属酸化物活性層０４と、金属酸化物活性層０４にソース／ドレイン電極０６とともに形成されたエッチストップ層（ＥＳＬ）０５と、ソース／ドレイン電極０６に形成されたパッシベーション層０７と、パッシベーション層０７に形成された第２のＩＴＯ層（図１の断面図に示さず）を更に備える。
【０００７】
図１の上記酸化物ＴＦＴアレイ基板を形成するために、いくつかのパターニング処理によって基板０１に所望の層を順に形成することができる。各パターニング処理は、フォトレジスト層を塗布する処理と、マスクを使用してフォトレジスト層を露光させる処理と、露光させたフォトレジスト層を現像する処理と、フォトレジスト層の下方にある所望の層をエッチングする処理と、エッチングした後にフォトレジスト層を除去する処理のうち、一つ以上の処理を含むことできる。第１のＩＴＯ層、ゲート電極、活性層、エッチストップ層、ソース／ドレイン電極、パッシベーション層及び第２のＩＴＯ層を形成する際、いろいろな異なるマスクを使用していろいろなパターニング処理を実施することができる。このように、図１の酸化物ＴＦＴアレイ基板を形成する際には、少なくともおよそ７回のパターニング処理が行われ、各パターニング処理では異なるマスクを使用しなければならない。その結果、アレイ基板の製造コストが増加する。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
開示した薄膜トランジスタデバイス、製造方法、及び表示装置は、上記課題の一つ以上とこの分野における他の課題を解決することを目的とする。
【課題を解決するための手段】
【０００９】
本開示の一つの方面又は実施例は、薄膜トランジスタ（ＴＦＴ）デバイスを形成する方法を提供する。エッチストップ層（ＥＳＬ）材料を基板にある活性層に形成する。ソース電極とドレイン電極を形成するために、電気導電層材料をＥＳＬ材料に形成する。電気導電層材料をパターニングして、ソース電極を貫通する第１のビアホールを備えるソース電極の第１部分を形成するとともに、ドレイン電極を貫通する第２のビアホールを備えるドレイン電極の第１部分を形成する。ＥＳＬ材料をパターニングして、ソース電極を貫通する第１のビアホールに連通される第１のＥＳＬビアホールと、ドレイン電極を貫通する第２のビアホールに連通される第２のＥＳＬビアホールとを備えるエッチストップ層（ＥＳＬ）パターンを形成する。
【００１０】
ＥＳＬをパターニングするためのマスクは、電気導電層材料と、前記ソース電極及び前記ドレイン電極の上に形成されたパッシベーション層とをパターニングするためのマスクの１つであってもよい。
【００１１】
電気導電層材料とＥＳＬ材料とをパターニングするために、第１のフォトレジスト層を電気導電層材料に形成して、電気導電層材料をパターニングするためのマスクを使用して第１のフォトレジスト層を露光させてもよい。その後、露光させた第１のフォトレジスト層を現像して第１のフォトレジストパターンを形成する。電気導電層材料をエッチングして、ソース電極を貫通する第１のビアホールを備えるソース電極の第１部分を形成するとともに、ドレイン電極を貫通する第２のビアホールを備えるドレイン電極の第１部分を形成する。ソース電極とドレイン電極を備える基板の上にパッシベーション層材料を形成しパターニングしてパッシベーション層を形成する。
【００１２】
第２のフォトレジスト層をパッシベーション層材料に形成し、パッシベーション層材料をパターニングするための他のマスクを使用して第２のフォトレジスト層を露光させてもよい。第２のフォトレジスト層を現像して第２のフォトレジストパターンを形成する。パッシベーション層材料をエッチングして、ソース電極の第１部分とドレイン電極の第１部分の間にパッシベーション層を形成して、ソース電極を貫通する第１のビアホールを露出させ、ドレイン電極を貫通する第２のビアホールを露出させる。マスクを使用してＥＳＬ材料をパターニングし、ソース電極を貫通する第１のビアホールに連通しＥＳＬパターンを貫通する第１のＥＳＬビアホールと、ドレイン電極を貫通する第２のビアホールに連通しＥＳＬパターンを貫通する第２のＥＳＬビアホールを備えるＥＳＬパターンを形成する。
【００１３】
電気導電層材料をウエットエッチングによってエッチングしてもよい。パッシベーション層材料とＥＳＬ材料をドライエッチングによってエッチングしてもよい。
【００１４】
電気導電層材料とＥＳＬ材料とをパターニングするために、単一のパターニング処理により、電気導電層材料をパターニングして、ソース電極を貫通する第１のビアホールを備えるソース電極の第１部分と、ドレイン電極を貫通する第２のビアホールを備えるドレイン電極の第１部分とを形成するとともに、ＥＳＬ材料をパターニングして、ソース電極を貫通する第１のビアホールに連通する第１のＥＳＬビアホールと、ドレイン電極を貫通する第２のビアホールに連通する第２のＥＳＬビアホールを備えるＥＳＬパターンを形成してもよい。
【００１５】
電気導電層材料とＥＳＬ材料とをパターニングするために使用される単一のパターニング処理は、第３フォトレジスト層を電気導電層材料に形成する手順と、電気導電層材料をパターニングするためのマスクを使用して、第３フォトレジストパターンを形成するために現像される第３フォトレジスト層を露光させる手順と、第３フォトレジストパターンを使用して電気導電層材料をエッチングし、ソース電極を貫通する第１のビアホールを備えるソース電極の第１部分を形成するとともに、ドレイン電極を貫通する第２のビアホールを備えるドレイン電極の第１部分を形成する手順と、次に、第３フォトレジストパターンを使用してＥＳＬ材料をエッチングし、ソース電極を貫通する第１のビアホールに連通する第１のＥＳＬビアホールを形成するとともに、ドレイン電極を貫通する第２のＥＳＬビアホールに連通する第２のＥＳＬビアホールを形成する手順を含んでもよい。
【００１６】
電気導電層材料をウエットエッチングによってエッチングし、ＥＳＬ材料をドライエッチングによってエッチングしてもよい。
【００１７】
ソース電極を貫通する第１のビアホールの形成とドレイン電極を貫通する第２のビアホールの形成との後に、透明導電層が、ソース電極を貫通する第１のビアホールの表面と、ドレイン電極を貫通する第２のビアホールの表面と、第１のＥＳＬビアホールの表面と、第２のＥＳＬビアホールの表面とに設けられることによって、活性層をソース電極の第１部分とドレイン電極の第１部分の各々に接続するように、パターニング処理により透明導電層を形成してもよい。
【００１８】
透明導電層は共通電極又は画素電極を備えてもよい。
【００１９】
単一のパターニング処理後に、パッシベーション層材料を形成しパターニングしてパッシベーション層を形成してもよい。パッシベーション層材料をエッチングして、ドレイン電極を貫通する第１のビアホールとドレイン電極を貫通する第２のビアホールに対応する部分を除去し、ソース電極の第１部分とドレイン電極の第１部分にあるパッシベーション層材料の部分を除去する。
【００２０】
パッシベーション層は、ソース電極の第１部分とドレイン電極の第１部分の間に形成され、ソース電極を貫通する第１のビアホールと、ドレイン電極を貫通する第２のビアホールを露出してもよい。
【００２１】
パッシベーション層を形成した後に、透明導電層が、ソース電極を貫通する第１のビアホールの表面と、ドレイン電極を貫通する第２のビアホールの表面と、第１のＥＳＬビアホールの表面と、第２のＥＳＬビアホールの表面とに設けられることによって、活性層をソース電極の第１部分とドレイン電極の第１部分の各々に接続するように、パターニング処理により透明導電層を形成してもよい。
【００２２】
透明導電層は共通電極又は画素電極を備えてもよい。
【００２３】
ＥＳＬ材料を活性層に形成する前に、ゲート電極を基板に形成し、ゲート絶縁層をゲート電極に形成し、活性層をゲート絶縁層に形成してもよい。
【００２４】
本開示の他の方面又は実施例は、薄膜トランジスタデバイスを提供する。該薄膜トランジスタデバイスは、基板の上にある活性層と該活性層に配置されたエッチストップ層（ＥＳＬ）パターンとを備える。該ＥＳＬパターンは、ＥＳＬパターンを貫通する第１のＥＳＬビアホールと第２のＥＳＬビアホールを備える。ソース電極は、ＥＳＬパターンに配置され、第１部分を備え、ソース電極の第１部分が、第１のＥＳＬビアホールに連通し且つソース電極の第１部分を貫通する第１のビアホールを備える。ドレイン電極は、ＥＳＬパターンに配置され、第１部分を備え、ドレイン電極の第１部分が、前記第２のＥＳＬビアホールに連通し且つ前記ドレイン電極の第１部分を貫通する第２のビアホールを備える。透明導電層は、ソース電極の第１部分とドレイン電極の第１部分に配置され、ソース電極を貫通する第１のビアホールの表面と、ドレイン電極を貫通する第２のビアホールの表面と、第１のＥＳＬビアホールの表面と、第２のＥＳＬビアホールの表面とに設けることによって、活性層をソース電極の第１部分とドレイン電極の第１部分の各々に接続するように構成される。透明導電層は、表示装置におけるアレイ基板の共通電極又は画素電極として利用される他の部分を更に備える。
【００２５】
ソース電極は、透明導電層の一部により形成される第２部分を更に備え、ドレイン電極は、透明導電層の一部により形成される第２部分を更に備えてもよい。
【００２６】
活性層は、ゲート絶縁層に配置され、ゲート絶縁層は、ゲート電極に配置され、ゲート電極は、基板に配置されてもよい。
【００２７】
ソース電極とドレイン電極の各々は、金属、インジウム酸化亜鉛（ＩＺＯ）、酸化インジウムスズ（ＩＴＯ）、ポリシリコンやそれらの組合せを含む電気導電材料を含んでもよい。基板はガラス基板を含んでもよい。
【００２８】
本開示の他の方面又は実施例は、開示した薄膜トランジスタデバイスを備える表示装置を提供する。
【００２９】
本開示の他の方面又は実施例は、本開示の明細書、請求の範囲及び図面から当業者が理解できるであろう。
【００３０】
以下の図面は、さまざまな開示実施例を例示するものに過ぎず、本開示の範囲を制限する意図はない。
【図面の簡単な説明】
【００３１】
【図１】従来の金属酸化物薄膜トランジスタ（ＴＦＴ）アレイ基板を示す概略図である。
【図２】いろいろな開示した実施例による、ゲート電極形成後の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図３】いろいろな開示した実施例による、ゲート絶縁層形成後の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図４】いろいろな開示した実施例による、活性層形成後の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図５】いろいろな開示した実施例による、エッチストップ層堆積後の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図６】いろいろな開示した実施例による、ソース／ドレイン電極形成後の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図７】いろいろな開示した実施例による、エッチストップ層形成後の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図８】いろいろな開示した実施例による、パッシベーション層形成後の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図９】いろいろな開示した実施例による、第２透明導電層形成後の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図１０】いろいろな開示した実施例による、ソース／ドレイン電極形成後の他の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図１１】いろいろな開示した実施例による、パッシベーション層形成後の他の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図１２】いろいろな開示した実施例による、エッチストップ層形成後の他の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図１３】いろいろな開示した実施例による、第２の透明導電層形成後の他の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図１４】いろいろな開示した実施例による、ソース／ドレイン電極形成後の別の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図１５】いろいろな開示した実施例による、エッチストップ層形成後の別の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図１６】いろいろな開示した実施例による、第２の透明導電層形成後の別の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図１７】いろいろな開示した実施例による、パッシベーション層形成後の別の例示的なＴＦＴデバイスの形成過程におけるある段階の構造を示す概略図である。
【図１８】いろいろな開示した実施例によるＴＦＴデバイスを形成するための例示的な方法を示す概略図である。
【図１９】いろいろな開示した実施例によるＴＦＴデバイスを形成するための他の例示的な方法を示す概略図である。
【発明を実施するための形態】
【００３２】
添付図面に示す本開示の例示的な実施例を詳細に参照する。可能な限り、全ての図面に同一の参照番号を使用して同一もしくは同等の部品を指すこととする。
【００３３】
例示的な実施例１
例示的な一実施例では、薄膜トランジスタ（ＴＦＴ）デバイスを形成する方法を提供する。ＴＦＴデバイスをアレイ基板に使用することができる。アレイ基板を表示装置に使用することができる。いろいろな例示的なステップによってＴＦＴを形成することができる。
【００３４】
第１のステップにおいて、パターニング処理によって活性層を基板に形成する。第２のステップにおいて、活性層を備える基板の上にＥＳＬ材料を形成する。
【００３５】
第３のステップにおいて、電気導電層材料をＥＳＬ材料に形成、例えば堆積する。電気導電層材料（ソース電極）をパターニングすることによって、例えばソース電極の第１及び第２部分を備えるソース電極と、例えば第１及び第２部分を備えるドレイン電極を形成する。ソース電極は第１のビアホールを更に備えることができ、ドレイン電極は第２のビアホールを更に備えることができる。
【００３６】
さらに、ＥＳＬ材料をパターニングすることによってエッチストップ層パターンを形成することができる。ＥＳＬパターンは、それを貫通する第１と第２のＥＳＬビアホールを備えることができ、第１と第２のＥＳＬビアホールはそれぞれ、ソース電極を貫通する第１のビアホールとドレイン電極を貫通する第２のビアホールに連通される。これにより、第１の貫通孔は、第１のＥＳＬビアホールとソース電極を貫通する第１のビアホールによって、ＥＳＬパターンとソース電極を貫通して形成され、第２の貫通孔は、第２のＥＳＬビアホールとドレイン電極を貫通する第２のビアホールによって、ＥＳＬパターンとドレイン電極を貫通して形成される。
【００３７】
具体的には、例示的な第３のステップにおいて、フォトレジスト層を電気導電層材料に形成することができる。ソース／ドレイン電極マスク、すなわちソース／ドレイン電極を形成するためのマスクがフォトレジスト層を露光させるために利用することができる。その後、露光させたフォトレジスト層を現像する。その後、ソース／ドレイン電極マスクを使用し電気導電層材料をエッチングしてソース電極の第１部分と第１のビアホールを形成し、ドレイン電極の第１部分と第２のビアホールを形成する。次に、ＥＳＬ材料をエッチングし、ソース電極を貫通する第１のビアホールとドレイン電極を貫通する第２のビアホールに対応する、ＥＳＬ材料を貫通する第１と第２のＥＳＬビアホールをそれぞれ形成する。
【００３８】
このように、同一のマスクを使用して、ＥＳＬ材料をエッチングし、且つ、電気導電層材料をエッチングしてＥＳＬパターンとソース／ドレイン電極を形成することができる。よって、従来必要であった、写真製版処理でＥＳＬパターンを形成するために使用されるマスクを省くことができる。ＴＦＴデバイスの製造コストを低減することができる。
【００３９】
図１８はＴＦＴデバイスを形成するための例示的な方法を示すのに対して、図２〜７はＴＦＴデバイスを製造するための製造処理のいろいろな段階に対応する例示的な構造を示す。
【００４０】
図１８に示すように、製造処理の始めに、パターニング処理を利用して基板に第１の透明導電層とゲート電極層を形成することができる（Ｓ１８０１）。図２は対応する構造を示す。
【００４１】
図２に示すように、第１の透明導電層（図示せず）を基板１に形成することができる。基板１は、例えばガラス基板であってよい。その後、第１の透明導電層を備える基板１にゲート電極２を形成することができる。一実施例では、ゲート電極２を、基板１の表面部分にある第１の透明導電層、及び基板１の露出させた表面に形成することができる。
【００４２】
いろいろな実施例では、他の機能層を形成した後に第１の透明導電層を形成することができる。一例では、ねじれネマチック（ＴＮ）型を使用する場合、一つの透明導電層のみが必要とされ、そしてこの第１の透明導電層を省くことができる。例示のために、開示した方法／デバイス／装置について、一例として、二つの透明導電層を備えるフリンジフィールド型を用いて記述する。
【００４３】
第１の透明導電層を形成するために、例えば、マグネトロンスパッタリング、熱蒸着又は他の適当な成膜方法を含む方法を用いて基板１に透明導電材料を形成することができる。例示的な透明導電材料は、酸化インジウムスズ（ＩＴＯ）、インジウム酸化亜鉛（ＩＺＯ）、アルミニウム酸化亜鉛（ＡＺＯ）及び／又は他の適当な透明導電材料を含むことができる。フォトレジスト層を透明導電材料に形成することができる。フォトレジスト層を露光させるためにマスクを使用することができ、そして、フォトレジスト層を現像してフォトレジストパターンを形成する。フォトレジストパターンをエッチングマスクとして使用して透明導電材料をエッチングし、基板０１にパターンを備える第１の透明導電層を形成することができる。その後、フォトレジストマスクを剥がすか、又は除去する。
【００４４】
表示モードによって、第１の透明導電層は、例えば高度超次元フィールド転換モード（ａｄｖａｎｃｅｄ  ｕｌｔｒａ−ｄｉｍｅｎｓｉｏｎａｌ  ｆｉｅｌｄ  ｃｏｎｖｅｒｓｉｏｎ  ｍｏｄｅ）用の共通電極であり得、例えば超次元フィールド転換モード（ｕｌｔｒａ−ｄｉｍｅｎｓｉｏｎａｌ  ｆｉｅｌｄ  ｃｏｎｖｅｒｓｉｏｎ  ｍｏｄｅ）用の画素電極であってもよい。第１の透明導電層は、周辺配線に接続される部分（図示せず）を備え、周辺配線との間で対応する信号を送信する。
【００４５】
ゲート電極２を形成するために、例えば、スパッタリング、熱蒸着及び／又は他の適当な成膜方法を含む方法によって、上に第１の透明導電層を備える基板１にゲート層材料を形成することができる。ゲート層材料は、例えば、クロミウム（Ｃｒ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、インジウム酸化亜鉛（ＩＺＯ）、酸化インジウムスズ（ＩＴＯ）およびその任意の組合せ、例えば合金を含むことができる。いろいろな実施例では、ゲート層材料は、所望の材料を含む、単一の層又は複数のサブ層を備えることができる。
【００４６】
フォトレジスト層は、ゲート層材料で形成することができ、フォトレジスト材の露光と現像後にフォトレジストパターンを形成することができる。フォトレジストパターンをエッチングマスクとして使用しゲート層材料をエッチングしてゲート電極２を形成することができる。その後、フォトレジストパターンを剥がすか、又は除去する。
【００４７】
図１８に戻って参照すると、ゲート絶縁層を形成することができる（Ｓ１８０２）。図３は対応する構造を示す。
【００４８】
図３に示すように、プラズマ化学蒸着（ＰＥＣＶＤ）方法又は他の適当な方法を採用してゲート電極２にゲート絶縁層３を堆積することができる。ゲート絶縁層３は、酸化物（例えばＳｉＯｘ）又は／及び窒化物（例えばＳｉＮｘ）を含む材料からなることができる。
【００４９】
図１８に戻って参照すると、パターニング処理を使用して活性層を形成できる（Ｓ１８０３）。図４は対応する構造を示す。
【００５０】
図４に示すように、活性層を形成するために、例えばスパッタリング又は他の適当な方法を利用して、半導体層材料を基板１上のゲート絶縁層３に形成する。半導体層は、例えばＺｎＯベースの材料及び／又はインジウムガリウム酸化亜鉛（ＩＧＺＯ）ベースの材料を含む材料からなる金属酸化物半導体層とすることができる。半導体層にフォトレジスト層を形成する。フォトレジスト層をパターニングするためにマスクを使用する。フォトレジスト材料の露光と現像後にフォトレジストパターンが形成される。その後、フォトレジストパターンをエッチングマスクとして使用し半導体層材料をエッチングし、パターニングされた半導体層材料を活性層４として形成することができる。その後、フォトレジストパターンを除去することができる。
【００５１】
図１８に戻って参照すると、その後、ＥＳＬ材料を堆積する（Ｓ１８０４）。図５は対応する構造を示す。
【００５２】
図５に示すように、活性層４と、基板１上の活性層４によって露出させたゲート絶縁層３の表面とに、例えばＰＥＣＶＤ及び／又は他の任意の適当な方法によって、ＥＳＬ材料５を形成する。ＥＳＬ材料５は、例えばＳｉＮｘ及び／又はＳｉＯｘを含む材料からなることができる。
【００５３】
図１８に戻って参照すると、ソース／ドレイン電極を形成することができる（Ｓ１８０５）。例えば、ソース電極は第１部分と第１のビアホールを備えることができる。ドレイン電極は第１部分と第２のビアホールを備えることができる。図６は対応する構造を示す。
【００５４】
図６に示すように、ソース電極はソース電極の第１部分６１を備え、ドレイン電極はドレイン電極の第１部分６２を備えることができる。さらに、ソース／ドレイン電極は、続いて形成される第２の透明導電層の部分を備える第２部分を備えることができる。
【００５５】
図６に示すように、ソース／ドレイン電極を形成するために、例えば、スパッタリング、熱蒸着及び／又は他の適当な成膜方法を含む処理によって、電気導電層材料を基板１上のＥＳＬ材料５に形成することができる。導電層材料は、例えば、クロミウム（Ｃｒ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、インジウム酸化亜鉛（ＩＺＯ）、酸化インジウムスズ（ＩＴＯ）、ポリシリコン及び／又はそれらの組合せ（例えば合金）を含む材料を含む。導電層材料は単層であってもよいし、複数のサブ層を備えてもよい。フォトレジスト層を、導電層材料に形成することができる。その後、フォトレジスト層を露光し現像してフォトレジストパターンを形成することができる。その後、フォトレジストパターンをエッチングマスクとして使用し、例えばウエットエッチングによって電気導電層材料をエッチングしてソース電極の第１部分６１と、ドレイン電極の第１部分６２と、ソース電極における第１のビアホール９１ａと、ドレイン電極における第２のビアホール９２ａを形成する。
【００５６】
なお、この段階では、ソース電極又はドレイン電極の第１部分だけを形成し、ソース電極又はドレイン電極の他の部分は後で形成できる点に注意されたい。ただし、ソース電極における第１のビアホール９１ａとドレイン電極における第２のビアホール９２ａはこの段階で完全に形成されている。いろいろな実施例では、第１のビアホール９１ａをソース電極の第１部分６１に形成するのに対し、第２のビアホール９２ａをドレイン電極の第１部分６２に形成する。続いてソースとドレイン電極の第２部分のような他の部分を形成するとき、第１のビアホール９１ａと第２のビアホール９２ａはそのまま維持される。よって、最終的に形成されるソース電極が第１のビアホール９１ａを、最終的に形成されるドレイン電極が第２のビアホール９２ａを備えたままとなる。
【００５７】
本開示では主にビアホールを例として説明するが、いろいろな実施例では、第１と第２のビアホール９１ａ／９２ａは、通常、貫通孔、ギャップ、開口、溝及び／又はそれに類するものであってよい。
【００５８】
例示的なウエットエッチングは金属又は金属酸化物のみにエッチング効果を有し、非金属酸化物にエッチング効果がないので、電気導電層材料のエッチングにウエットエッチングを用いても、ソース／ドレイン電極の第１部分６１／６２の下にあるＥＳＬ材料５はエッチングされない。従って、ＥＳＬ材料５は、ソース／ドレイン電極を形成するための導電層材料の当該ウエットエッチングの間、下にある活性層４を保護する。
【００５９】
図７に示すように、ドライエッチングによってＥＳＬ材料５をエッチングし、第１及び第２のＥＳＬビアホール９１ｂと９２ｂを備えるＥＳＬパターン５１を形成することができる。第１及び第２のＥＳＬビアホール９１ｂと９２ｂは、それぞれソース電極の第１のビアホール９１ａとドレイン電極の第２のビアホール９２ａに連通される。いくつかの実施例では、図７のＥＳＬパターン５は、下にあるゲート絶縁層３の表面部分を露出させることができる。その後、ＥＳＬ材料をドライエッチングするために使用されたエッチングマスク、例えばフォトレジストパターンを除去することができる。
【００６０】
いろいろな実施例では、図６のソース／ドレイン電極における第１部分６１／６２を形成するエッチング処理と、図７のＥＳＬ材料をエッチングするエッチング処理に同じマスクを使用することができる。すなわち、従来のＥＳＬマスクを製造処理から省くことができ、開示したＴＦＴの製造コストを低減できる。
【００６１】
図１８に戻って参照すると、パッシベーション層を形成できる（Ｓ１８０６）。図８は対応する構造を示す。
【００６２】
図８では、パッシベーション層７を形成するために、例えばＰＥＣＶＤと他の適当な方法によって、パッシベーション層材料を図７に示す構造の露出させた表面に形成することができる。パッシベーション層材料はＳｉＮｘ及び／又はＳｉＯｘを含む材料を含むことができる。その後、フォトレジスト層をパッシベーション層材料に形成することができる。フォトレジスト層を露光し現像してフォトレジストパターンを形成することができる。その後、フォトレジストパターンをエッチングマスクとして使用し、例えばドライエッチングによって図７の構造の全表面を覆うパッシベーション層材料をエッチングしてパッシベーション層７を形成することができる。図８に示すように、パターニングによって形成されたパッシベーション層７は、ゲート絶縁層３の露出させた表面部分と、ソース／ドレイン電極間の活性層１４の露出させた表面とにあり、一方、第１のビアホール９１ａと第２のビアホール９２ａそれぞれが活性層４の表面の部分を露出させることができる。パターニングによってパッシベーション層７を形成した後、フォトレジストパターンを除去することができる。
【００６３】
いろいろな実施例では、活性層４がソース電極における第１のビアホール９１ａとＥＳＬ５を貫通する対応する第１のビアホールによって露出され、ドレイン電極における第２のビアホール９２ａとＥＳＬ５を貫通する対応する第２のビアホールによって露出される限り、パッシベーション層の他の部分、例えばソース／ドレイン電極領域と対応する部分もエッチングされることができる。
【００６４】
図１８に戻って参照すると、第２の透明導電層を形成することができる（Ｓ１８０７）。図９は対応する構造を示す。
【００６５】
図９において、第２の透明導電層８を形成するために、例えば、マグネトロンスパッタリング、熱蒸着及び／又は他の成膜方法を含む方法によって、透明導電層材料を図８の構造の全表面に形成することができる。透明導電層材料は、酸化インジウムスズ（ＩＴＯ）、インジウム酸化亜鉛（ＩＺＯ）、アルミニウム酸化亜鉛（ＡＺＯ）及び／又は他の適当な材料を含む材料を含むことができる。フォトレジスト層を、透明導電層材料に形成することができる。フォトレジスト層を露光して現像しフォトレジストパターンを形成することができる。その後、写真製版処理においてフォトレジストパターンをエッチングマスクとして使用し、透明導電層材料をエッチングして、パターニングされた透明導電層材料を第２の透明導電層８として形成することができる。
【００６６】
図９に示すように、第２の透明導電層８を、ソース電極の第１部分６１の表面と、ドレイン電極の第１部分６２の表面と、第１のビアホール９１ａの側壁及びＥＳＬパターン５１を貫通する第１のＥＳＬビアホール９１ｂの側壁と、第２のビアホール９２ａの側壁及びＥＳＬパターン５１を貫通する第２のＥＳＬビアホール９２ｂの側壁と、第１のビアホール９１ａと第２のビアホール９２ａによって露出させた活性層４とに形成することができる。その後、第２の透明導電層８を形成した後にフォトレジストパターンを除去することができる。
【００６７】
いろいろな実施例では、図９の第２の透明導電層８の一部をソース／ドレイン電極の第２部分として使用し、ソース／ドレイン電極の第１部分６１／６２を活性層４に接続することができる。
【００６８】
いろいろな実施例では、ソース／ドレイン電極の第１のビアホール９１ａと第２のビアホール９２ａ間にある第２の透明導電層８の部分を除去することができる。よって、ソース／ドレイン電極を、その間に形成されるパッシベーション層７の部分によって互いから分離させることができる。この場合、第１のビアホール９１ａと第２のビアホール９２ａ間にパッシベーション層７が形成されるので、第１のビアホール９１ａを備えるソース電極と第２のビアホール９２ａを備えるドレイン電極の間にある第２の透明導電層８の部分をエッチングするとき、パッシベーション層７は下にある活性層４を保護することができる。この場合、活性層４に影響を及ぼさずに、製造処理を単純化することができる。
【００６９】
表示モードによって、第２の透明導電層８は、例えば高度超次元フィールド転換モード用の共通電極、又は例えば超次元フィールド転換モード用の画素電極として使用される他の部分を備えることができる。第２の透明導電層８のこれらの他の部分は、周辺配線と接続されて対応する信号を送信することができる。
【００７０】
例示的な実施例２
例示的な一実施例では、薄膜トランジスタ（ＴＦＴ）デバイスを形成するための方法は、パターニング処理によって基板に活性層を形成するための第１のステップを含むことができる。第２のステップにおいて、上に活性層を備える基板の上にＥＳＬ材料を形成する。
【００７１】
第３のステップにおいて、電気導電層材料をＥＳＬ材料に形成する。電気導電層材料をパターニングすることによって、例えばソース電極の第１及び第２部分を備えるソース電極と、例えばドレイン電極の第１及び第２部分を備えるドレイン電極を形成する。ソース電極は第１のビアホールを更に備えることができ、ドレイン電極は第２のビアホールを更に備えることができる。
【００７２】
次に、パッシベーション層材料が、堆積又は他の方法によって形成される。フォトレジスト層をパッシベーション層材料に塗布する。マスクを使用してフォトレジスト層を露光させる。その後、露光させたフォトレジスト層を現像してフォトレジストパターンを形成することができる。フォトレジストパターンをエッチングマスクとして使用してパッシベーション層材料とＥＳＬ材料をドライエッチングし、エッチストップ層にそれぞれソース電極を貫通する第１のビアホール及びドレイン電極を貫通する第２のビアホールに連通するＥＳＬビアホールを形成する。
【００７３】
このように、写真製版処理においては、ＥＳＬパターンを形成するために従来必要とされるマスクを使用するのではなく、同一のマスクを使用してＥＳＬ材料、パッシベーション層材料及び／又は電気導電層材料をパターニングすることができる。ＴＦＴデバイスを形成するための製造コストを低減することができる。
【００７４】
図１８にも示すように、図１０〜１３は例示的な方法に対応する構造を示す。すでに示したように、図１８のステップＳ１８０１〜Ｓ１８０５は図２〜６の構造に対応できる。
【００７５】
例えば、製造処理の始めに、図１８のステップＳ１８０１において、パターニング処理を利用して基板に第１の透明導電層形成し、第１の透明導電層と基板にゲート電極層を形成することができる。対応する構造を図２に示す。
【００７６】
図１８のステップＳ１８０２において、ゲート絶縁層を形成することができる。対応する構造を図３に示す。
【００７７】
図１８のステップＳ１８０３において、パターニング処理を使用して活性層を形成することができる。対応する構造を図４に示す。
【００７８】
図１８のステップＳ１８０４において、次に、ＥＳＬ材料を堆積することができる。対応する構造を図５に示す。
【００７９】
図１８のステップＳ１８０５において、ソース／ドレイン電極を形成することができる。例えば、ソース領域は第１部分と第１のビアホールを備えることができる。ドレイン領域は第２部分と第２のビアホールを備えることができる。対応する構造を図６に示す。例えば、図１０は、図６に図示した構造と類似する又は同一の構造を示す。
【００８０】
図１８のステップＳ１８０６において、パターニング処理によってパッシベーション層を形成する。図１１は対応する構造を示す。
【００８１】
図１１に示すように、パッシベーション層７を形成するために、図１０に示す構造の露出させた表面にパッシベーション層材料を形成することができる。例えば、ＰＥＣＶＤや他の適当な方法によってパッシベーション層材料を形成することができる。パッシベーション層材料は、ＳｉＮｘ及び／又はＳｉＯｘを含む材料を含むことができる。その後、パッシベーション層材料にフォトレジスト層を形成することができる。フォトレジスト層を露光し現像してフォトレジストパターンを形成することができる。フォトレジストパターンをエッチングマスクとして使用して、例えばドライエッチングによって図１０の構造の全表面を覆うパッシベーション層材料をエッチングし、パターニング処理によってパッシベーション層７を形成することができる。図１１に示すように、ソース／ドレイン電極の間にあり、且つソース電極とドレイン電極の外側にあるＥＳＬ材料５の露出させた表面部分にパッシベーション層７を形成することができる。ソース電極における第１のビアホール９１ａとドレイン電極における第２のビアホール９２ａは、依然として、下にあるＥＳＬ材料５の表面部分を露出させることができる。ソース／ドレイン電極の第１部分６１／６２に対応するパッシベーション層の部分をエッチアウトしてソース／ドレイン電極の第１部分６１／６２を露出させてもよい。
【００８２】
図１２に示すように、第１のビアホール９１ａと第２のビアホール９２ａによって露出させたＥＳＬ材料５を、例えばドライエッチングによってエッチングし、パターニングされたＥＳＬ材料と活性層４上とにＥＳＬビアホール９１ｂと９２ｂを形成する。その後、ここで使用されたフォトレジストパターンを除去することができる。
【００８３】
この場合、同一のマスク（例えば第１と第２のビアホール９１ａ／９２ａを露出させるために使用されるマスク）を使用して図１２に示すパッシベーション層７、ソース／ドレイン電極６１／６２及び／又はＥＳＬパターン５１を形成でき、これによりＴＦＴデバイスを形成するための製造コストが低下する。
【００８４】
図１８のステップＳ１８０７において、パターニング処理によって第２の透明導電層を形成する。図１３は対応する構造を示す。
【００８５】
図１３では、第２の透明導電層８を形成するために、例えばマグネトロンスパッタリング、熱蒸着及び／又は他の成膜方法を含む方法によって、透明導電層材料を図１２の構造の全表面に形成することができる。透明導電層材料は、酸化インジウムスズ（ＩＴＯ）、インジウム酸化亜鉛（ＩＺＯ）、アルミニウム酸化亜鉛（ＡＺＯ）及び／又は他の適当な材料を含む材料を含むことができる。透明導電層材料にフォトレジスト層を形成することができる。フォトレジスト層を露光し現像してフォトレジストパターンを形成することができる。その後、写真製版処理においてフォトレジストパターンをエッチングマスクとして使用し、透明導電層材料をエッチングして、パターニングされた透明導電層を第２の透明導電層８として形成することができる。
【００８６】
図１３に示すように、第２の透明導電層８を、ソース電極の第１部分６１の表面と、ドレイン電極の第１部分６２の表面と、第１のビアホール９１ａの側壁及びＥＳＬパターン５１を貫通する第１のＥＳＬビアホール９１ｂの側壁と、第２のビアホール９２ａの側壁及びＥＳＬパターン５１を貫通する第２のＥＳＬビアホール９２ｂの側壁と、第１のビアホール９１ａと第２のビアホール９２ａによって露出させた活性層４とに形成することができる。その後、第２の透明導電層８を形成した後にフォトレジストパターンを除去することができる。
【００８７】
いろいろな実施例において、第２の透明導電層８の一部をソース／ドレイン電極の第２部分として使用してソース／ドレイン電極の第１部分６１／６２を活性層４に接続することができる。
【００８８】
図１３に示すように、第２の透明導電層８は、ソース電極の第１部分６１の第１のビアホール９１ａとドレイン電極の第１部分６２の第２のビアホール９２ａの間のパッシベーション層７を覆わない。その後、ソース／ドレイン電極を、その間のパッシベーション層７によって互いに分離させることができる。
【００８９】
図１０に戻って参照すると、導電層材料をエッチングして第１のビアホール９１ａと第２のビアホール９２ａを形成するとき、ソース／ドレイン間の導電層材料がエッチングアウトされない一方、後で、一旦第２の透明導電層８がパターニング処理によって形成された後ソース／ドレイン間の導電層材料を除去するようにしてもよい。こうすることで、活性層４がエッチング処理に影響されずに、製造ステップを単純化することができる。
【００９０】
表示モードによって、第２の透明導電層８は、例えば高度超次元フィールド転換モード用の共通電極、又は例えば超次元フィールド転換モード用の画素電極として使用される他の部分を備えることができる。第２の透明導電層８のこれらの他の部分は、周辺配線と接続されて対応する信号を送信することができる。
【００９１】
例示的な実施例３
例示的な一実施例において、薄膜トランジスタ（ＴＦＴ）デバイスを形成する方法を提供する。ＴＦＴデバイスをアレイ基板に使用することができる。アレイ基板を表示装置において使用することができる。いろいろな例示的なステップを利用してＴＦＴを形成することができる。
【００９２】
第１のステップにおいて、パターニング処理によって活性層を基板に形成する。第２のステップにおいて、上に活性層を備える基板の上にＥＳＬ材料を形成する。
【００９３】
第３のステップにおいて、電気導電層材料をＥＳＬ材料に形成する。写真製版処理によって電気導電層材料をパターニングすることによって、例えばソース電極の第１及び第２部分を備えるソース電極と、例えばドレイン電極の第１及び第２部分を備えるドレイン電極を形成する。ソース電極は第１のビアホールを更に備えることができ、ドレイン電極は第２のビアホールを更に備えることができる。
【００９４】
次に、ＥＳＬ材料をエッチングしてそれを貫通する第１／第２のＥＳＬビアホールを形成し、それぞれソース電極を貫通する第１のビアホールとドレイン電極を貫通する第２のビアホールとに連通する。このように、同一のマスクを使用してＥＳＬ材料をパターニングし、且つ、導電層材料をパターニングしてソース／ドレイン電極を形成することができる。従って、写真製版処理においてＥＳＬを形成するために使用される、従来必要とされるマスクを省くことができる。アレイ基板の製造コストを低減することができる。
【００９５】
例えば、図１９はＴＦＴデバイスを形成するための他の例示的な方法を示すのに対して、図１４〜１７は図１９に示す例示的な方法に対応する構造を示す。一実施例において、図１９の例示的なステップＳ１９０１〜Ｓ１９０４は、図２〜５で既に図示された構造に対応できる。
【００９６】
ステップＳ１９０１において、製造処理の始めに、パターニング処理を利用して基板に第１の透明導電層とゲート電極層を形成することができる。対応する構造を図２に示す。
【００９７】
ステップＳ１９０２において、ゲート絶縁層を形成することができる。対応する構造を図３に示す。
【００９８】
ステップＳ１９０３において、パターニング処理を利用して活性層を形成することができる。対応する構造を図４に示す。
【００９９】
ステップＳ１９０４において、次に、ＥＳＬ材料を堆積することができる。対応する構造を図５に示す。
【０１００】
ステップＳ１９０５において、第１部分と第１のビアホールを備えるソース電極と、第１部分と第２のビアホールを備えるドレイン電極を形成することができる。図１４は対応する構造を示す。
【０１０１】
図１４に示すように、ソース／ドレイン電極を形成するために、例えば、スパッタリング、熱蒸着及び／又は他の適当な成膜方法を含む処理によって、基板１の上のＥＳＬ材料５に電気導電層材料を形成することができる。電気導電層材料は、例えば、クロミウム（Ｃｒ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、インジウム酸化亜鉛（ＩＺＯ）、酸化インジウムスズ（ＩＴＯ）及び／又はそれらの組合せ、例えば合金を含む材料を含むことができる。導電層材料は、単一の層であり得、複数のサブ層を備えるものであってもよい。フォトレジスト層を電気導電層材料に形成することができる。その後、フォトレジスト層を露光し現像してフォトレジストパターンを形成することができる。その後、フォトレジストパターンをエッチングマスクとして使用し、電気導電層材料を例えばウエットエッチングによってエッチングして、ソース電極の第１部分６１と、ドレイン電極の第１部分６２と、ソース電極における第１のビアホール９１ａと、ドレイン電極における第２のビアホール９２ａを形成することができる。
【０１０２】
例示的なウエットエッチングは金属又は金属酸化物のみにエッチング効果を有し、非金属酸化物にエッチング効果がないので、導電層材料のエッチングにウエットエッチングを用いても、ソース／ドレイン電極の第１部分６１／６２の下にあるＥＳＬ材料５はエッチングされない。従って、導電層材料の当該ウエットエッチングの間、ＥＳＬ材料５は下にある活性層４を保護することができる。
【０１０３】
図１５では、例えばドライエッチングによって、第１のビアホール９１ａと第２のビアホール９２ａによって露出させたＥＳＬ材料５をエッチングして、ＥＳＬ材料を貫通し且つソース電極の第１のビアホール９１ａに連通する第１のＥＳＬビアホール９１ｂと、ＥＳＬ材料を貫通し且つソース電極の第２のＥＳＬビアホール９２に連通する第２のＥＳＬビアホール９２ｂとを形成することができる。その後、活性層４を、ＥＳＬ５を貫通するように形成された第１／第２のＥＳＬビアホールによって露出させる。その後、ここで使用されたフォトレジストパターンを除去することができる。
【０１０４】
この場合、図１４のソース／ドレイン電極における第１部分６１／６２を形成するエッチング処理と、図１５のＥＳＬ材料５をエッチングするためのエッチング処理は、同一のマスクを使用することができる。すなわち、従来使用されるマスクの１つを製造処理から省くことができ、開示したアレイ基板の製造コストを低減することができる。
【０１０５】
図１９のステップＳ１９０６において、パターニング処理によって第２の透明導電層を形成することができる。図１６は対応する構造を示す。
【０１０６】
図１６に示すように、第２の透明導電層８を形成するために、例えば、マグネトロンスパッタリング、熱蒸着及び／又は他の成膜方法を含む方法によって、図１５の構造の全表面の上に透明導電層材料を形成することができる。透明導電層材料は、酸化インジウムスズ（ＩＴＯ）、インジウム酸化亜鉛（ＩＺＯ）、アルミニウム酸化亜鉛（ＡＺＯ）及び／又は他の適当な材料を含む材料を含むことができる。フォトレジスト層を透明導電層に形成することができる。フォトレジスト層を露光して現像してフォトレジストパターンを形成する。その後、写真製版処理においてフォトレジストパターンをエッチングマスクとして使用して透明導電層材料をエッチング（例えばウェットエッチング）し、パターニングされた透明導電層材料を第２の透明導電層８として形成することができる。
【０１０７】
図１６に示すように、第２の透明導電層８を、ソース電極の第１部分６１の表面、ドレイン電極の第１部分６２の表面、第１のビアホール９１ａの側壁とＥＳＬパターン５１を貫通する第１のＥＳＬビアホール９１ｂの側壁、第２のビアホール９２ａの側壁とＥＳＬパターン５１を貫通する第２のＥＳＬビアホール９２ｂの側壁、及び／又は第１のビアホール９１ａと第２のビアホール９２ａによって露出させた活性層４に形成することができる。
【０１０８】
いろいろな実施例では、第２の透明導電層８の一部をソース／ドレイン電極の第２部分として使用し、ソース電極における第１のビアホール９１ａとＥＳＬにおける第１のＥＳＬビアホール９１ｂを介するとともに、ドレイン電極における第２のビアホール９２ａとＥＳＬにおける第２のＥＳＬビアホール９２ｂを介して、ソース／ドレイン電極の第１部分６１／６２を活性層４に接続することができる。
【０１０９】
図１４に戻って参照すると、いろいろな実施例において電気導電層材料をエッチングしてソース／ドレイン電極のビアホール９１ａ／９２ａを形成するとき、このステップにおいては、形成されるソース／ドレイン電極がエッチング（例えば、ウェットエッチング）されないまま２つのビアホール９１／９２を跨がって連続することができる。逆に、形成されるソース／ドレイン電極は、（パターニングによって第２の透明導電層８を形成するための）透明導電層材料を堆積した後に分離される。すなわち、図１６に示すように、第１のビアホール９１ａと第２のビアホール９２ａ間の、堆積された透明導電層材料およびその下に位置する導電層材料の各々の一部は、ともにエッチアウトして活性層４の表面の部分を露出させることができる。その後、ソース／ドレイン電極が分離されて電気的に隔離される。
【０１１０】
その後、第２の透明導電層８を形成した後にフォトレジストパターンを除去することができる。いろいろな実施例では、第２の透明導電層８の一部をソース／ドレイン電極の第２部分として使用し、ソース／ドレイン電極の第１部分６１／６２を活性層４に接続することができる。
【０１１１】
図１９のステップＳ１９０７において、パターニング処理によってパッシベーション層を形成することができる。図１７は対応する構造を示す。
【０１１２】
図１７には、パッシベーション層７を形成するために、図１６に示す構造の露出させた表面にパッシベーション層材料を形成することができる。例えば、ＰＥＣＶＤ又は他の適当な方法によってパッシベーション層材料を形成することができる。パッシベーション層材料は、ＳｉＮｘ及び／又はＳｉＯｘを含む材料からなることができる。その後、フォトレジスト層を、パッシベーション層材料に形成することができる。フォトレジスト層を露光し現像してフォトレジストパターンを形成することができる。フォトレジストパターンをエッチングマスクとして使用して、図１０の構造の全表面を覆うパッシベーション層材料を、例えば、ドライエッチングによってエッチングしてパッシベーション層７を形成することができる。図１７に示すように、パッシベーション層７を、ＥＳＬ５を囲むゲート絶縁層３の露出させた表面の部分に形成し、またソース／ドレイン電極間の露出させた活性層に形成することができる。このエッチング処理において、第２の透明導電層８上のパッシベーション層材料を除去することができる。その後、フォトレジストパターンを除去することができる。
【０１１３】
表示モードによって、第２の透明導電層８は、例えば高度超次元フィールド転換モード用の共通電極、又は例えば超次元フィールド転換モード用の画素電極として使用される他の部分を備えることができる。第２の透明導電層８のこれらの他の部分は、周辺配線と接続されて対応する信号を送信することができる。
【０１１４】
開示したＴＦＴは、ボトムゲートタイプ又はトップゲートタイプのいずれかであることができる。
【０１１５】
例示的な実施例４
いろいろな実施例では、アレイ基板に適したＴＦＴも提供する。例えば、図９、１３及び図１７に示すように、例示的なＴＦＴは、活性層４と、活性層４にあるエッチストップ層（ＥＳＬ）５と、ＥＳＬ５にあるソース／ドレイン電極（例えば第１部分６１／６２）と、ソース／ドレイン電極の第１部分６１／６２にある透明導電層８を備えることができる。ソース／ドレイン電極（例えば、第１部分６１／６２）は、ソース電極における第１のビアホール９１ａの表面と、ＥＳＬパターン５１を貫通し且つ第１のビアホール９１ａに連通された第１のＥＳＬビアホール９１ｂの表面と、ドレイン電極における第２のビアホール９２ａの表面と、ＥＳＬパターン５１を貫通し且つ第２のビアホール９２ａに連通された第２のＥＳＬビアホール９２ｂの表面と、活性層４とに配置される透明導電層８によって活性層４に接続される。
【０１１６】
透明導電層８は、ソース／ドレイン電極の第２部分として使用される一方の部分と、共通電極又は画素電極として使用される他方の部分を備える。例示的な一実施例では、ソース／ドレイン電極は、少なくとも第１部分６１／６２を備え、ソース／ドレイン電極（例えば第１部分６１／６２）を活性層４に接続するように透明導電層８の一部で形成される第２部分を更に備えることができる。
【０１１７】
アレイ基板の例示的な一実施例では、活性層をゲート絶縁層に形成することができる。ゲート絶縁層をゲート電極に配置する。なお、開示したアレイ基板をボトムゲートタイプとして使用することができ、トップゲートタイプとして使用することもできる。
【０１１８】
例示的な実施例５
いろいろな実施例は、少なくとも開示したＴＦＴを備える開示したアレイ基板を備える表示装置を更に備える。
【０１１９】
ここで開示した実施例は例示に過ぎない。他の応用、効果、変形、変更、又は開示した実施例の同等物は当業者にとって明らかであり、本開示の範囲に含むことを意図する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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