【事件の表示】
　平成　７年特許願第３０３１８２号「レベル変換回路」拒絶査定不服審判事件〔平成　９年　６月　６日出願公開、特開平　９−１４８９１４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本件出願は、平成７年１１月２１日の出願であって、平成１４年１０月４日に手続補正がされたが、平成１５年１２月１０日付けで拒絶査定され、平成１６年１月１４日に審判請求がなされるとともに、同年２月１３日に手続補正がされたものである。
　
２．平成１６年２月１３日付け手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成１６年２月１３日付け手続補正を却下する。
　
［理由］　
（１）本件補正
　本件補正により、特許請求の範囲の請求項１が次のように補正された。
（補正前）
　「【請求項１】　クロック信号に同期して、基準電位と第１の電位との間で遷移する入力信号を上記基準電位と第２の電位との間で遷移する出力信号に変換するレベル変換回路であって、
　前記基準電位を有する基準電位ノードと、
　前記第２の電位を有する電源ノードと、
　前記クロック信号が第１の論理レベルであるときに、所定のノードと前記電源ノードとを導通状態にし、前記クロック信号が第２の論理レベルであるときは、前記所定のノードと前記電源ノードとを非導通状態とする第１のスイッチング手段と、
　前記クロック信号が前記第２の論理レベルであるときに、前記入力信号のレベルに応じて前記所定のノードと前記基準電位ノードとを導通させる第２のスイッチング手段と、
　前記クロック信号が前記第２の論理レベルであるとき、前記所定のノードの電位に応じて前記出力信号を出力する出力手段と
　を備えたレベル変換回路。」
（補正後）
　「【請求項１】　クロック信号に同期して、基準電位と第１の電位との間で遷移する入力信号を上記基準電位と第２の電位との間で遷移する出力信号に変換するレベル変換回路であって、
　前記基準電位を有する基準電位ノードと、
　前記第２の電位を有する電源ノードと、
　前記クロック信号が第１の論理レベルであるときに、所定のノードと前記電源ノードとを導通状態にし、前記クロック信号が第２の論理レベルであるときは、前記所定のノードと前記電源ノードとを非導通状態とする第１のスイッチング手段と、
　前記クロック信号が前記第２の論理レベルであるときに、前記入力信号のレベルに応じて前記所定のノードと前記基準電位ノードとを導通させる第２のスイッチング手段と、
　前記クロック信号が前記第２の論理レベルであるとき、前記所定のノードの電位に応じて前記出力信号を出力する出力手段と、を備え、
　前記クロック信号が前記第２の論理レベルに切り換わったとき、入力信号に応じて、前記第２のスイッチ手段が導通状態となる場合、前記所定のノードを前記基準電位に保持し、前記第２のスイッチ手段が非被導通状態となる場合、前記所定のノードを前記第２の電位に保持する
　レベル変換回路。」
　請求項１の補正は、発明を特定するために必要な事項である「第２のスイッチング手段」について、「前記クロック信号が前記第２の論理レベルに切り換わったとき、入力信号に応じて、前記第２のスイッチ手段が導通状態となる場合、前記所定のノードを前記基準電位に保持し、前記第２のスイッチ手段が非被導通状態となる場合、前記所定のノードを前記第２の電位に保持する」との事項を付加するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する（なお、該記載事項の「第２のスイッチ手段」、「非被導通状態」は、それぞれ、「第２のスイッチング手段」、「非導通状態」の誤記であると認められる）。
　そこで、補正後の請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際に独立して特許を受けることができるものであるかについて検討する。
　
（２）引用例等
　原査定の拒絶の理由に引用された刊行物である特開昭５８−１５７２２４号公報（以下、「引用例１」という。）には、図面と共に次の記載がある。
　「本発明は、プリチャージ用のＭＯＳトランジスタの一端を電源に接続し、そのゲートにプリチャージ用のクロックパルスを印加し、信号入力用のＭＯＳトランジスタのゲートに入力信号を入力し、その一端を上記プリチャージ用トランジスタの他端に接続し、上記信号入力用トランジスタの他端と接地端との間に放電用のＭＯＳトランジスタを挿入し、このトランジスタを前記プリチャージ用トランジスタとはオン・オフ状態が逆になるようにゲート制御するものである。これによって、回路閾値電圧がほぼ信号入力用トランジスタの閾値電圧で決まり、入力信号の論理振幅が小さくても上記回路閾値電圧以上であれば、前記プリチャージ用トランジスタと信号入力用トランジスタとの接続点に前記電源の電圧にほぼ等しい論理振幅の信号出力が得られる。
〔発明の実施例〕
　以下、図面を参照して本発明の一実施例を詳細に説明する。第２図において、信号入力端子２１はＮチャンネルのエンハンスメント形ＭＯＳトランジスタＴ１のゲートに接続され、このトランジスタＴ１のソースはＮチャンネルのエンハンスメント形ＭＯＳトランジスタＴ２のドレインに接続される。このトランジスタＴ２のソースは接地され、ゲートはクロック入力端子２２に接続される。また、前記トランジスタＴ１のドレインはＰチャンネルのエンハンスメント形ＭＯＳトランジスタＴ３のドレインに接続され、このトランジスタＴ３のゲートは前記クロック入力端子２２に接続され、ソースは電源ＶＤＤに接続される。さらに、上記トランジスタＴ１，Ｔ３の各ドレイン接続点（ノードＮ）はラッチ回路２３のデータ入力端子Ｄに接続され、このラッチ回路２３のクロック入力端Ｔはクロック入力端子２４に接続されている。上記ラッチ回路２３はたとえばフリップフロップ回路よりなり、電源ＶＤＤが供給されており、その出力Ｑ（バー）の論理振幅は０〜ＶＤＤであって、信号出力端子２５に導き出される。なお、２６は前記ノードＮと接地点との間の浮遊容量である。
　次に、上記構成における動作を第３図を参照して説明する。信号入力端子２１には論理振幅の小さい（０〜１／２ＶＤＤ）入力信号ａが入力されるものであり、クロック入力端子２２，２４には論理振幅が０〜ＶＤＤのクロックパルスφ１，φ２が各対応して印加される。いま、φ１が０レベルのときにはトランジスタＴ３がオン、トランジスタＴ２がオフであり、ノードＮはプリチャージされてＶＤＤレベルとなる。φ１がＶＤＤレベルになると、トランジスタＴ３がオフ、トランジスタＴ２がオンになる。したがって、このとき入力信号ａが０レベルであれば、トランジスタＴ１はオフであるのでノードＮはＶＤＤレベルを保持する。これに対して入力信号ａが１／２ＶＤＤレベル（たとえば２．５Ｖ）になると、このレベルはトランジスタＴ１の閾値電圧ＶＴＨ１（通常１Ｖ前後）以上であるのでトランジスタＴ１がオンになり、トランジスタＴ２も既にオンになっているのでノードＮの電荷が放電し、ノードＮは０レベルとなる。このようにノードＮは、φ１がＶＤＤレベルの区間で見ると入力信号ａの反転信号が現われ、かつこの反転信号は入力信号ａの論理振幅０〜１／２ＶＤＤに比べて論理振幅がＶＤＤ〜０にレベル変換されている。そして、上記φ１がＶＤＤレベルの区間（非プリチャージ区間）の中間でφ２がＶＤＤレベルになって、ノードＮの信号がラッチ回路２３によりラッチされ、このラッチ出力Ｑ（バー）は入力信号ａの論理振幅０〜１／２ＶＤＤを論理振幅０〜ＶＤＤがレベル変換されたものとして信号出力端子２６に出力される。」（２頁上段右１７行〜３頁上段右７行。なお表記上、アッパーラインを（バー）とした。）
　
　また、本件出願の出願当時の技術水準を示す文献として、次の文献がある。
（ア）特開昭６２−１１９７８７号公報（以下、「文献１」という。）
　「従来の半導体記憶装置は、第３図に一例の回路図を示すようになっている。第３図に示す半導体記憶装置は、ｎ行ｍ列に配置されたメモリセルＭｉｊ（１≦ｉ≦ｎ、ｌ≦ｊ≦ｍ）と、それぞれのメモリセルＭｉｊに接続された１本の行線Ｘｉと第１及び第２の列線Ｙｊ、Ｙ（バー）ｊとを含んで構成される。メモリセルＭｉｊは第４図に回路図を示すよりなＣ−ＭＯＳ型のスタティックＲＡＭセルである。
　以下に、第３図の半導体記憶装置の動作について第４図及び第５図を参照して説明する。第５図は第３図に示す半導体記憶装置の動作を説明するためのタイム図である。
　第３図において、クロックφＰが高レベルのとき、Ｐチャネル型のＭＩＳトランジスタＱＰｊ、Ｑ’Ｐｊによって列線Ｙｊ、Ｙ（バー）ｊを、Ｐチャネル型のＭＩＳトランジスタＱＹ１、ＱＹ２によって節点Ｎ１、Ｎ２をそれぞれ高レベルにプリチャージする。この期間、行線Ｘｉはすべて非選択で低レベルになっている。
　次に、クロックφＰが低レベルになると、行線Ｘｉのうち選択された１本（例えば、行線Ｘｉ）が高レベルになる。また、ＮＯＲ回路１、２が活性状態となり、入力情報ＤＴによって選ばれている列線対の一方（例えば列線Ｙバー）ｊ）を低レベルにする。
　従って、行線Ｘｉと列線Ｙｊとによって選択されたメモリセルＭｉｊにおいて、第４図に示す節点Ｎ４のレベルが、Ｐチャネル型のＭＩＳトランジスタＱＭＰ１とＮチャネル型のＭＩＳトランシスタＱＭＮ２とからなるインバータのしきい電圧ＶＩＮＶより下ると、節点Ｎ３のレベルを高レベルに上げる。更に、節点Ｎ４が低レベル、節点Ｎ３が高レベルになると、Ｐチャネル型のＭＩＳトランジスタＱＭＰ１、ＱＭＰ２とＮチャネル型のＭＩＳトランジスタＱＭＮ２、ＱＭＮ３とからなる回路は安定状態となり、書込み動作が終了する。」（１頁下段右３行〜２頁上段左１６行。なお、表記上、アッパーラインを（バー）とした。）
　第３図を参照すれば、上記文献１には、「クロックφｐが高レベルであるときに、ノードＮ１、Ｎ２と電源ノードとを導通状態にし、前記クロックφＰが低レベルであるときは、前記ノードＮ１、Ｎ２と電源ノードとを非導通状態とするＰチャネル型トランジスタＱＹ１、ＱＹ２と、前記クロックφＰが低レベルであるときに、入力情報ＤＴに応じて前記ノードＮ１、Ｎ２と基準電位とを導通させるＮチャネル型トランジスタとを備え、前記クロックφＰが低レベルに切り換わったとき、入力情報ＤＴに応じて、前記Ｎチャネル型トランジスタが導通状態となる場合、前記ノードＮ１、Ｎ２を前記基準電位に保持し、前記Ｎチャネル型トランジスタが非導通状態となる場合、前記ノードＮ１、Ｎ２を前記電源の電位に保持するデータ入力回路。」が記載されている。
　
（イ）特開平６−３３３４００号公報（以下、「文献２」という。）
　「【０１９１】［縮退回路の構成］図２２は図１７に示す縮退回路の構成を示す図である。図２２に示すように、このデータ縮退回路は２つの回路部分（図２２（Ａ）および図２２（Ｂ））を含む。図２２（Ａ）において、データ縮退回路はプリチャージ信号ＰＲＣとリードレジスタに読込まれたメモリセルデータＲＤＦ＜０〜ｎ＞を受ける２入力ＮＯＲ回路３１０と、プリチャージ信号ＰＲＣを反転するインバータ回路３１１と、メモリセルデータＲＤＦ＜０〜ｎ＞とインバータ回路３１１の出力とを受ける２入力ＮＡＮＤ回路３１２を含む。
【０１９２】ＮＯＲ回路３１０からデータ／ＲＤＴｎ＜０〜ｎ＞が出力される。ＮＡＮＤ回路３１２からデータＲＤＴｐ＜０〜ｎ＞が出力される。ここで、信号ＲＤＦ＜０〜ｎ＞は、メモリセルデータＲＤＦ０〜ＲＤＦｎのうちのいずれか１ビットを示す。ｎビットのメモリセルデータの各ビットに対してこの図２２（Ａ）に示す回路が設けられる。他の信号ＲＤＴｐ＜０〜ｎ＞および／ＲＤＴｎ＜０〜ｎ＞および／ＲＤＴｐ＜０〜ｎ＞についても同様の表示が適用される。
【０１９３】図２２（Ｂ）において、縮退回路はさらに、ＮＯＲ回路３１０からのメモリセルデータ／ＲＤＴｎ０〜／ＲＤＴｎｎをそれぞれのゲートに受けるｎチャネルＭＯＳトランジスタＮＴ０〜ＮＴｎを含む第１のワイヤードＮＯＲ回路と、ＮＡＮＤ回路３１２からのデータ／ＲＤＴｐ０〜ＲＤＴｐｎをそれぞれのゲートに受けるｐチャネルＭＯＳトランジスタＰＴ０〜ＰＴｎを含む第２のワイヤードＮＯＲ回路３３０と、この第１および第２のワイヤードＮＯＲ回路３２０および３３０の出力に所定の論理演算を施して１ビット縮退データＤＤＦＴを出力する論理回路３４０を含む。
【０１９４】第１のワイヤードＮＯＲ回路３２０においては、ノードＮＯ１と接地電位との間にトランジスタＮＴ０〜ＮＴｎが並列に接続される。この第１のワイヤードＮＯＲ回路３２０はさらに、プリチャージ指示信号／ＰＲＣに応答してノードＮＯＲ１を電源電位レベルにプリチャージするためのｐチャネルＭＯＳトランジスタＰＴＰを含む。プリチャージ状態ではノードＮＯ１は“Ｈ”レベルに保持される。
【０１９５】第２のワイヤードＮＯＲ回路３３０においては、ノードＮＯ２と電源電位との間に互いに並列にトランジスタＰＴ１〜ＰＴｎが接続される。この第２のワイヤードＮＯＲ回路３３０はさらに、プリチャージ信号ＰＲＣに応答してノードＮＯ２を接地電位にプリチャージするためのｎチャネルＭＯＳトランジスタＰＴＮを含む。プリチャージ時にはノードＮＯ２は“Ｌ”に保持される。
　・・・（中略）・・・
【０１９８】スタンバイ状態においては、プリチャージ信号ＰＲＣは“Ｈ”にある。このとき、ＮＯＲ回路３１０の出力／ＲＤＴｎ＜０〜ｎ＞は“Ｌ”である。一方、ＮＡＮＤ回路３１２の出力するデータ信号／ＲＤＴｐ＜０〜ｎ＞は“Ｈ”にある。この状態では、第１および第２のワイヤードＮＯＲ回路３２０および３３０においては、トランジスタＮＴ０〜ＮＴｎおよびＰＴ０〜ＰＴｎがすべてオフ状態であり、プリチャージ用のトランジスタＰＴＰおよびＰＴＮがオン状態である。したがって、ノードＮＯ１およびＮＯ２は、それぞれ、“Ｈ”および“Ｌ”にプリチャージされている。
【０１９９】リードコマンドが与えられると選択されたメモリセルのデータが読出されてリードレジスタへ伝達される。読出されたデータが確定すると、プリチャージ信号ＰＲＣが“Ｌ”に立下がり、その反転信号／ＰＲＣが“Ｈ”に立上がる。これにより、ＮＯＲ回路３１０およびＮＡＮＤ回路３１２がインバータ回路として動作し、データ信号／ＲＤＴｎ＜０〜ｎ＞および／ＲＤＴｐ＜０〜ｎ＞はメモリセルの読出データＲＤＦ＜０〜ｎ＞の反転信号となる。
【０２００】ワイヤードＮＯＲ回路３２０および３３０においては、トランジスタＰＴＰおよびＰＴＮがそれぞれオフ状態となる。また、トランジスタＮＴ０〜ＮＴｎおよびＰＴ０〜ＰＴｎはこの読出されたデータ信号に応じてオンおよび／またはオフ状態となる。
【０２０１】論理回路３４０においては、インバータバッファ３４１ａおよび３４１ｂが出力ハイインピーダンス状態から解放され、それぞれノードＮＯ１およびＮＯ２への信号電位を判定し、ラッチ回路３４２ａおよび３４２ｂのラッチデータをこのノードＮＯ１およびＮＯ２上の信号電位に対応した電位レベルに設定する。」（３２欄２０行〜３４欄１７行）
　上記によれば、該文献２には、「プリチャージ信号ＰＲＣが論理レベルＨであるときに、ノードＮＯ１と電源ノードとを導通状態にし、前記プリチャージ信号ＰＲＣが論理レベルＬであるときは、前記ノードＮＯ１と前記電源ノードとを非導通状態とするトランジスタＰＴＰと、前記プリチャージ信号ＰＲＣが論理レベルＬであるときに、読み出されたデータに応じて前記ノードＮＯ１と基準電位ノードとを導通させるトランジスタＮＴ０〜ＮＴｎを備え、前記プリチャージ信号ＰＲＣが論理レベルＬに切り換わったとき、読み出されたデータに応じて、前記トランジスタＮＴ０〜ＮＴｎが導通状態となる場合、前記ノードＮＯ１を前記基準電位に保持し、前記トランジスタＮＴ０〜ＮＴｎが非導通状態となる場合、前記ノードＮＯ１を前記電源の電位に保持するデータ出力回路。」が記載されている。
　
（ウ）特開平７−６５８５号公報（以下、「文献３」という。）
　「【０００６】データ線ＤＱ，＊ＤＱのデータは、スイッチ回路３０７を介してデータ線Ｄ，＊Ｄに転送される。このスイッチ回路３０７は制御信号Ｓにより導通・非導通が制御される。３０８はデータ線Ｄ，＊Ｄのイコライズ回路であり、上記制御信号＊Ｅによりそのトランジスタの導通・非導通が制御され、制御信号＊Ｅが“Ｌ”のとき導通状態となってデータ線Ｄ，＊Ｄをプリチャージする。」（２欄４４行〜３欄１行）
　「【０００７】データ線Ｄ，＊Ｄのデータは各線に対応して設けられた電位転送回路３１０，３１１を通じてデータ線Ｒ，＊Ｒに転送される。電位転送回路３１０，３１１は制御信号ＱＳＥによってその活性・不活性状態が制御されるもので、制御信号＊Ｅが“Ｈ”のとき各データ線Ｄ，＊Ｄの電位を各データ線Ｒ，＊Ｒに転送する。出力回路３１２はこれらのデータ線Ｒ，＊Ｒの電位に基づくデータを読出しデータＤOUT として半導体集積回路の外部へ出力するようになっている。」（３欄１０〜１８行）
　「【００１１】次に、データ線ＤＱ，＊ＤＱ；Ｄ，＊Ｄ；Ｒ，＊Ｒを電源電位に保持するイコライズ回路３０４を制御する信号＊Ｅを立上げ、データ線ＤＱ，＊ＤＱ；Ｄ，＊Ｄ；Ｒ，＊Ｒをハイインピーダンス状態にした後、ビット線ＢＬ１，＊ＢＬ１とデータ線ＤＱ，＊ＤＱとを接続するスイッチ３０３及びデータ線ＤＱ，＊ＤＱとデータ線Ｄ，＊Ｄとを接続するスイッチ３０７の制御信号ＣＳＬ１，Ｓをそれぞれ立上げ立下げる。スイッチ３０３，３０７を導通状態にしてビット線の電荷がデータ線ＤＱ，＊ＤＱ、そしてデータ線Ｄ，＊Ｄに転送された後、信号Ｓを立上げてスイッチ回路３０７を非導通状態にし、これとほぼ同時に信号ＱＳＥを立上げてデータ線Ｄ，＊Ｄの差動増幅回路３０９を活性化し、データ線Ｄ，＊Ｄの微小電位差を増幅する（図７の期間Ｔｂ，Ｔｃ，Ｔｄ）。増幅されたデータ線Ｄ，＊Ｄのデータは、前述したように転送回路３１０，３１１に入力され、この出力がデータ線Ｒ，＊Ｒ並びに出力回路３１２を介して半導体集積回路の出力データＤOUT となって外部へ送出されることとなる。
【００１２】次にチップに入力されるアドレスが切替わり、半導体集積回路内の図示しない制御回路がアドレスの変化を受付けると、ビット線ＢＬ１，＊ＢＬ１とデータ線ＤＱ，＊ＤＱとを接続する信号ＣＳＬ１が立下がり、スイッチ３０３を非導通状態にする。これとほぼ同時に、制御信号＊Ｅ，Ｓが立下がり、データ線ＤＱ，＊ＤＱ；Ｄ，＊Ｄ；Ｒ，＊Ｒを“Ｈ”に引上げ、やがて各データ線が同電位に引上げられるころ制御信号＊Ｅは“Ｈ”に切替わり、充電回路３０４，３０８，３１０，３１１がオフする。これとほぼ同時に、制御信号ＣＳＬ２が立上がり、スイッチ３０３が導通状態になり、ビット線ＢＬ２，＊ＢＬ２のデータがデータ線ＤＱ，＊ＤＱに転送される。データ線ＤＱ，＊ＤＱの電位差は、スイッチ３０７を介してデータ線Ｄ，＊Ｄに転送され、データ線Ｄ，＊Ｄ間に微小電位差がついた時点で、制御信号Ｓ，ＱＳＥが立上がり、差動増幅回路３０９を活性化させ、データ線Ｄ，＊Ｄの電位差を増幅する。この電位は、電位転送回路３１０，３１１を介してデータ線Ｒ，＊Ｒに転送され、更に出力回路３１２に転送されて、データ読出し用半導体集積回路の出力ＤOUT が送出される。」（３欄３９行〜４欄２８行）
　上記によれば、該文献３には、「制御信号＊Ｅが論理レベルＬであるときに、データ線Ｒ、＊Ｒと電源ノードとを導通状態にし、前記制御信号＊Ｅが論理レベルＨであるときは、前記データ線Ｒ、＊Ｒと前記電源ノードとを非導通状態とする第１のトランジスタと、前記制御信号＊Ｅが論理レベルＨであるときに、データ線Ｄ、＊Ｄのレベルに応じて前記データ線Ｒ、＊Ｒと基準電位ノードとを導通させる第２のトランジスタを備え、前記制御信号＊Ｅが論理レベルＨに切り換わったとき、データ線Ｄ、＊Ｄのレベルに応じて、前記第２のトランジスタが導通状態となる場合、前記データ線Ｒ、＊Ｒを前記基準電位に保持し、前記第２のトランジスタが非導通状態となる場合、前記データ線Ｒ、＊Ｒを前記電源の電位に保持する電位転送回路。」が記載されている。
　
（３）引用発明等
　上記に摘記した引用例１の記載によれば、引用例１には、「第１及び第２のクロックパルスφ１、φ２に同期して、論理振幅の小さい（０〜１／２ＶＤＤ）入力信号ａを論理振幅（０〜ＶＤＤ）の出力信号Ｑに変換するレベルシフト回路であって、接地端と、電位ＶＤＤを有する電源と、前記第１のクロックパルスφ１が０レベルであるときに、ノードＮと前記電源とを導通状態にし、前記第１のクロックパルスφ１がＶＤＤレベルであるときは、前記ノードＮと前記電源とを非導通状態にとするトランジスタＴ３と、ゲートが入力端子２１に接続されたトランジスタＴ１とゲートがクロック入力端子２２に接続されたトランジスタＴ２とが直列接続され、前記第１のクロックパルスφ１がＶＤＤレベルであるときに、前記入力信号ａのレベルに応じて前記ノードＮと接地端との間を導通させるトランジスタ対と、前記第１のクロックパルスφ１がＶＤＤレベルである区間の中間で、第２のクロックパルスφ２がＶＤＤレベルになったときに前記ノードＮの電位に応じて前記出力信号Ｑを出力するラッチ回路２３とを備え、前記第１のクロックパルスφ１がＶＤＤレベルに切り換わったとき、入力信号ａに応じて、前記トランジスタ対Ｔ１、Ｔ２が導通状態となる場合、前記ノードＮを０レベルに保持し、前記トランジスタ対Ｔ１、Ｔ２が非導通状態となる場合、前記ノードＮをＶＤＤレベルに保持するレベルシフト回路。」の発明（以下、「引用発明」という。）が記載されている。
　
　また、文献１のデータ入力回路、文献２のデータ出力回路、文献３の電位転送回路は、広義のデータ転送回路であるから、文献１乃至３によれば、「制御信号が第１の論理レベルであるときに、所定のノードと電源ノードとを導通状態にし、前記制御信号が第２の論理レベルであるときは、前記所定のノードと前記電源ノードとを非導通状態とする第１のトランジスタと、制御信号が前記第２の論理レベルであるときに、データ信号のレベルに応じて前記所定のノードと前記基準電位ノードとを導通させる第２のトランジスタとを備え、前記制御信号が前記第２の論理レベルに切り換わったとき、データ信号に応じて、前記第２のトランジスタが導通状態となる場合、前記所定のノードを前記基準電位に保持し、前記第２のトランジスタが非導通状態となる場合、前記所定のノードを前記第２の電位に保持するデータ転送回路。」は、慣用技術である。
　
（４）対比・判断
　本願補正発明と引用発明とを対比する。引用発明の「第１及び第２のクロックパルスφ１、φ２に同期して、論理振幅の小さい（０〜１／２ＶＤＤ）入力信号ａを論理振幅（０〜ＶＤＤ）の出力信号Ｑに変換するレベルシフト回路」と、本願補正発明の「クロック信号に同期して、基準電位と第１の電位との間で遷移する入力信号を上記基準電位と第２の電位との間で遷移する出力信号に変換するレベル変換回路」とは、「クロックに同期して、基準電位と第１の電位との間で遷移する入力信号を上記基準電位と第２の電位との間で遷移する出力信号に変換するレベル変換回路」である点で共通しており、引用発明の「接地端」、「電位ＶＤＤを有する電源」、「トランジスタＴ３」及び「ノードＮ」は、それぞれ、本願補正発明の「基準電位を有する基準電位ノード」、「第２の電位を有する電源ノード」、「第１のスイッチング手段」及び「所定のノード」に相当する。また、引用発明の「直列接続されたトランジスタ対Ｔ１、Ｔ２」、「ラッチ回路２３」は、それぞれ本願補正発明の「第２のスイッチング手段」、「出力手段」に対応し、それぞれ、「接続手段」、「出力手段」である点で共通する。
　したがって、引用発明の「第１のクロックパルスφ１」及びその「０レベル」、「ＶＤＤレベル」を、本願補正発明の「クロック信号」及びその「第１の論理レベル」、「第２の論理レベル」に、それぞれ対応させれば、両者は、「クロックに同期して、基準電位と第１の電位との間で遷移する入力信号を上記基準電位と第２の電位との間で遷移する出力信号に変換するレベル変換回路であって、前記基準電位を有する基準電位ノードと、前記第２の電位を有する電源ノードと、クロック信号が第１の論理レベルであるときに、所定のノードと前記電源ノードとを導通状態にし、前記クロック信号が第２の論理レベルであるときは、前記所定のノードと前記電源ノードとを非導通状態とする第１のスイッチング手段と、前記クロック信号が前記第２の論理レベルであるときに、前記入力信号のレベルに応じて前記所定のノードと前記基準電位ノードとを導通させる接続手段と、前記所定のノードの電位に応じて前記出力信号を出力する出力手段と、を備え、前記クロック信号が前記第２の論理レベルに切り換わったとき、入力信号に応じて、前記接続手段が導通状態となる場合、前記所定のノードを前記基準電位に保持し、前記接続手段が非導通状態となる場合、前記所定のノードを前記第２の電位に保持するレベル変換回路。」である点で一致し、次の点で相違する。
（相違点１）
　クロックに関し、本願補正発明は、単一のクロック信号を用いるものであって、出力手段は、前記クロック信号が前記第２の論理レベルであるとき、前記出力信号を出力するものであるのに対し、引用発明は、第１及び第２の（２相の）クロックパルスφ１，φ２を用いるものであって、出力手段であるラッチ回路２３は、第１のクロックパルスφ１が第２の論理レベル（ＶＤＤレベル）である区間の中間で、第２のクロックパルスがＶＤＤレベルになったときに、前記出力信号Ｑを出力するものである点。
（相違点２）
　接続手段が、本願補正発明では第２のスイッチング手段であるのに対し、引用発明では、ゲートが入力端子２１に接続されたトランジスタＴ１とゲートがクロック入力端子２２に接続されたトランジスタＴ２とが直列接続されたトランジスタ対である点。
　
　なお、上記のように、本願補正発明の「第２のスイッチ手段」、「非被導通状態」は、それぞれ、「第２のスイッチング手段」、「非導通状態」の誤記であると認められるので、一致点及び相違点を上記のように認定した。
　
　上記相違点１について検討する。クロックで制御される回路において単一のクロックを用いるか２相のクロックを用いるかは、回路動作に応じて適宜採用しうる事項であるから、引用発明において、入力側のスイッチング手段の動作を制御するクロックパルスと出力手段の動作を制御するクロックパルスとを同一のものとすることは設計事項にすぎず、また、入力側のスイッチング手段と出力手段とを単一のクロックで制御するレベル変換回路も、例えば、特開昭６２−８４６１８号公報に記載されるように周知である。したがって、相違点１に係る本願補正発明の構成を得ることは当業者が容易になし得ることである。
　上記相違点２について検討する。本願補正発明における第２のスイッチングの具体的構成は何ら特定されるものではないので、引用発明１の直列接続されたトランジスタＴ１、Ｔ２を一つのスイッチング手段であると考えれば、該スイッチング手段は、「前記クロック信号が前記第２の論理レベルであるときに、前記入力信号のレベルに応じて前記所定のノードと前記基準電位ノードとを導通させ」、「前記クロック信号が前記第２の論理レベルに切り換わったとき、入力信号に応じて、該スイッチング手段が導通状態となる場合、前記所定のノードを前記基準電位に保持し、該スイッチング手段が非導通状態となる場合、前記所定のノードを前記第２の電位に保持する」から、相違点２は実質的な差異とはならない。
　また、本願補正発明の第２のスイッチング手段が、その実施例に記載される「ｎＭＯＳトランジスタ３２」を含むものであるとしても、データ転送回路のおいてそのようなトランジスタを設けることは上記（３）のように慣用技術であり、これをレベル変換回路に適用することに何ら困難性はない。
　したがって、相違点２に係る本願補正発明の構成を得ることは当業者が容易になし得ることである。
　また、本願補正発明の効果も引用発明及び周知・慣用技術から当業者が予測し得る範囲のものである。
　したがって、本願補正発明は、引用発明及び周知・慣用技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項に規定により特許を受けることができないものである。
　
（５）むすび
　以上のとおりであるから、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
（１）本願発明
　平成１６年２月１３日付けの手続補正は上記のとおり却下されたので、本件出願の請求項１に係る発明（以下、「本願発明１」という。）は、平成１４年１０月４日付けで補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたとおりのものである（上記「２．（１）」参照）。
　
（２）引用例、引用発明等
　原査定の拒絶の理由に引用した引用例及び引用発明等は、上記「２．（２）」、「２．（３）」のとおりである。
　
（３）対比・判断
　本願発明１は、上記２．で検討した本願補正発明から「第２のスイッチング手段」の限定事項である「前記クロック信号が前記第２の論理レベルに切り換わったとき、入力信号に応じて、前記第２のスイッチ手段が導通状態となる場合、前記所定のノードを前記基準電位に保持し、前記第２のスイッチ手段が非被導通状態となる場合、前記所定のノードを前記第２の電位に保持する」との構成を省いたものである。そうすると、本願発明１の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、上記「２．（４）」に説示したとおり引用発明及び周知・慣用技術に基づいて当業者が容易に発明をすることができたものであるから、同様の理由により、本願発明１も引用発明及び周知・慣用技術に基づいて当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明１は、引用発明及び周知・慣用技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。