(57)【要約】  記載される例は、基板（２２）と、基板（２２）に対して固定位置に形成される低欠陥層（３２）と、低欠陥層（３２）上に形成されるＩＩＩ−Ｎ半導体材料を含み、低欠陥層（３２）において電子ガスを形成する、障壁層（３４）とを備える半導体デバイスを含む。また、半導体デバイスは、ソースコンタクト（５２）、ドレインコンタクト（５４）、及び、電位を受け取るためのゲートコンタクト（５６）を有し、電位は、ソースコンタクトとドレインコンタクトとの間の電子ガスにおける導電性経路を調節するためである。最後に、半導体デバイスは、障壁層（３４）と基板（２２）との間の片側ＰＮ接合（２２／２４）を有する。
2018536290.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
基板、
前記基板に対して固定位置に形成される低欠陥層、
前記低欠陥層上に形成されるＩＩＩ−Ｎ半導体材料を含み、前記低欠陥層において電子ガスを形成する、障壁層、
ソースコンタクト、
ドレインコンタクト、
電位を受け取るためのゲートコンタクトであって、前記電位が、前記電子ガスと、前記ソースコンタクト及び前記ドレインコンタクト間で、前記電子ガスに応答して及び前記電子ガスによって形成される導電性経路とを調節するためである、前記ゲートコンタクト、及び
前記障壁層と前記基板との間の片側ＰＮ接合、
を含む、半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスであって、更に、
前記低欠陥層の第１の端部及び前記障壁層の第１の端部に沿った第１の誘電体障壁であって、前記第１の誘電体障壁が更に、前記低欠陥層から前記基板に向かう方向に及び前記片側ＰＮ接合の下まで延在する、前記第１の誘電体障壁、及び
前記低欠陥層の第１の端部及び前記障壁層の第２の端部に沿った第２の誘電体障壁であって、前記第２の誘電体障壁が更に、前記低欠陥層から前記基板に向かう方向に及び前記片側ＰＮ接合の下まで延在する、前記第２の誘電体障壁、
を含む、半導体デバイス。
【請求項３】
請求項２に記載の半導体デバイスであって、前記第１の誘電体障壁と前記第２の誘電体障壁との間に単一トランジスタが形成され、前記単一トランジスタが、前記ソースコンタクト、前記ドレインコンタクト、前記ゲートコンタクト、及び前記電子ガスを含む、半導体デバイス。
【請求項４】
請求項３に記載の半導体デバイスであって、更に、前記基板に関連して及び前記第１のトランジスタの近隣に形成される第２のトランジスタを含み、前記第２のトランジスタが、前記第１の誘電体層により前記第１のトランジスタから隔離される、半導体デバイス。
【請求項５】
請求項４に記載の半導体デバイスであって、前記第２のトランジスタが第２の片側ＰＮ接合を含み、前記第２の片側ＰＮ接合が、前記第１の誘電体層により前記第１のトランジスタの前記片側ＰＮ接合から隔離される、半導体デバイス。
【請求項６】
請求項５に記載の半導体デバイスであって、前記第２の片側ＰＮ接合がｎ型領域を含み、前記第２のトランジスタが更に、
第２のソースコンタクトと、
前記第２のソースコンタクトと前記ｎ型領域との間の導電性部材と、
を含む、半導体デバイス。
【請求項７】
請求項６に記載の半導体デバイスであって、ハーフブリッジ回路を形成するために前記第１のトランジスタと前記第２のトランジスタとの間の電気的接続を更に含む、半導体デバイス。
【請求項８】
請求項２に記載の半導体デバイスであって、前記片側ＰＮ接合がｎ型領域を含み、前記半導体デバイスが更に、前記ソースコンタクトと前記ｎ型領域との間に導電性部材を含む、半導体デバイス。
【請求項９】
請求項８に記載の半導体デバイスであって、前記片側ＰＮ接合が、前記ｎ型領域より低いドーピング濃度を有するｐ型領域を更に含む、半導体デバイス。
【請求項１０】
請求項２に記載の半導体デバイスであって、前記半導体デバイスが隔離電圧を有し、前記第１の誘電体障壁及び前記第２の誘電体障壁の各々が、２０Ｖミクロン幅で除した前記隔離電圧の１〜３倍の範囲の幅を有する、半導体デバイス。
【請求項１１】
請求項２に記載の半導体デバイスであって、前記半導体デバイスが隔離電圧を有し、前記第１の誘電体障壁及び前記第２の誘電体障壁の各々が、２０Ｖミクロン幅で除した前記隔離電圧の１〜３倍の範囲の前記片側ＰＮ接合より下の深さを有する、半導体デバイス。
【請求項１２】
請求項２に記載の半導体デバイスであって、前記第１の誘電体障壁及び前記第２の誘電体障壁の各々が、複数の誘電体障壁部材を含む、半導体デバイス。
【請求項１３】
請求項１２に記載の半導体デバイスであって、前記複数の誘電体部材の各々が、１μｍ〜１０μｍの範囲の幅を有する、半導体デバイス。
【請求項１４】
請求項１２に記載の半導体デバイスであって、前記半導体デバイスが隔離電圧を有し、前記複数の誘電体部材の各々が、２０Ｖミクロン幅で除した前記隔離電圧の１〜３倍の範囲の前記片側ＰＮ接合より下の深さを有する、半導体デバイス。
【請求項１５】
請求項１に記載の半導体デバイスであって、前記基板がｐ型材料を含み、前記半導体デバイスが更に、前記基板の近隣のｎ型層を含み、前記基板及び前記ｎ型層が前記片側ＰＮ接合を形成する、半導体デバイス。
【請求項１６】
請求項１５に記載の半導体デバイスであって、前記ｎ型層の近隣のミスマッチ隔離層を更に含む、半導体デバイス。
【請求項１７】
請求項１６に記載の半導体デバイスであって、前記ミスマッチ隔離層の近隣のバッファ層を更に含み、
前記バッファ層が、前記ミスマッチ隔離層の近隣の第１の層と、前記ミスマッチ隔離層から離れており、前記第１の層の近隣にある第２の層とを含み、
前記第１の層及び第２の層がアルミニウム及びガリウムを含み、前記第１の層が、前記第２の層よりも多いアルミニウム及び少ないガリウムを含む、
半導体デバイス。
【請求項１８】
請求項１７に記載の半導体デバイスであって、前記バッファ層の近隣の電気的隔離層を更に含む、半導体デバイス。
【請求項１９】
請求項１８に記載の半導体デバイスであって、前記電気的隔離層が半絶縁性ガリウム窒化物を含む、半導体デバイス。
【請求項２０】
請求項１９に記載の半導体デバイスであって、前記障壁層が前記電気的隔離層の近隣にある、半導体デバイス。
【請求項２１】
請求項１に記載の半導体デバイスであって、前記片側ＰＮ接合が、ｐ型ガリウム窒化物を含む第１の層と、前記第１の層の近隣にあり、ｎ型ガリウム窒化物を含む第２の層とを含む、半導体デバイス。
【請求項２２】
請求項１に記載の半導体デバイスであって、前記片側ＰＮ接合がｎ型領域を含む、半導体デバイス。
【請求項２３】
請求項２２に記載の半導体デバイスであって、前記ｎ型領域が、前記基板の長さに沿った平面に実質的に平行な第１の部分と、前記第１の部分から前記障壁層まで延在する第２の部分とを含む、半導体デバイス。
【請求項２４】
請求項２２に記載の半導体デバイスであって、前記ソースコンタクトが前記第２の部分に接する、半導体デバイス。
【請求項２５】
基板に関連して半導体デバイスを形成する方法であって、
前記基板に対して固定位置に形成される低欠陥層を形成すること、
前記低欠陥層上に形成されるＩＩＩ−Ｎ半導体材料を含み、前記低欠陥層において電子ガスを形成する、障壁層を形成すること、
ソースコンタクトを形成すること、
ドレインコンタクトを形成すること、
電位を受け取るためのゲートコンタクトを形成することであって、前記電位が、前記ソースコンタクト及び前記ドレインコンタクト間で、前記電子ガスと、前記電子ガスに応答し及び前記電子ガスによって形成される、導電性経路とを調節するためであること、及び
前記障壁層と前記基板との間の片側ＰＮ接合を形成すること、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して半導体デバイスに関し、更に特定して言えば、隔離されたＩＩＩ−Ｎ半導体デバイスに関連する。
【背景技術】
【０００２】
集積回路デバイスは、典型的に、種々の半導体材料に関連して形成される。幾つかの応用例では、これらの材料は、既知のＩＩＩ−Ｎ半導体などの化合物材料を含み、これらは、周期表のＩＩＩ族からの要素の組み合わせを含むことが知られている。このような要素は、アルミニウム、ガリウム、インジウム、及び場合によってはボロンを含み、ＩＩＩ族−Ｎ半導体として、それらは、各要素が全体的な半導体材料に寄与するように、窒素と組み合わされる。ＩＩＩ−Ｎ半導体材料の例は、ガリウム窒化物、アルミニウムガリウム窒化物、インジウム窒化物、及びインジウムアルミニウムガリウム窒化物である。また、ＩＩＩ−Ｎ半導体デバイスは、共通のシリコン基板又はウェハを共有することによってその他のシリコンベースのデバイスと共に含まれ得、化合物半導体と下にあるシリコン基板と間の差に起因して、ＩＩＩ−Ｎ半導体デバイスに対して調整が成される。
【０００３】
上記アプローチは、ガリウム窒化物（ＧａＮ）デバイスとの関連などにおいて、種々の利点を有する。例えば、このようなデバイスは、発光ダイオード（ＬＥＤ）、ソーラーセル、放射耐性デバイス、及び、トランジスタを通常含む、高温又は高電圧デバイスを含み得る。しかし、これらのデバイスは、構造又は機能性に基づいて異なるデバイスと組み合わされる場合に起こり得る不安定性を含む、何らかの欠点を伴い得る。
【０００４】
図１（従来技術）は、ＧａＮトランジスタを用いて実装され得る従来のハーフブリッジ１０の概略、及びこのような実装が欠点を伴い得ることを図示する。具体的には、ハーフブリッジ１０は、２つのＧａＮトランジスタＴ１及びＴ２を含む。よく知られているように、トランジスタＴ１のドレインＤ（Ｔ１）が第１のレール電圧（Ｖｌｉｎｅとして示される）に接続され、トランジスタＴ２のソースＳ（Ｔ２）が第２のレール電圧（接地として示される）に接続される。従って、トランジスタＴ１はハイサイドと称され、トランジスタＴ２はローサイドと称される。トランジスタＴ１のソースＳ（Ｔ１）及びトランジスタＴ２のドレインＤ（Ｔ２）は接続され、ハーフブリッジ１０のための出力Ｖｏｕｔを提供する。トランジスタのゲートは、一般的な入力ブロック１２と共に図で示されるように種々の信号に接続され得る。これらの特定の信号は、本説明にとってさほど重要ではないが、これらの特定の信号により、トランジスタＴ１及びＴ２が、一方がオンで他方がオフであるように、及びその逆であるように、相補的に動作し得る。最後に、種々のトランジスタ構成において典型的であるように、トランジスタＴ１及びＴ２の各々は、それぞれのトランジスタの基板に接続されるソースを有し、このような接続はバックゲートと称されることもある。
【０００５】
オペレーションにおいて、トランジスタＴ１及びＴ２は、一度に一つ、及び典型的に５０パーセントデューティサイクルで、オンになるため、ハイサイドトランジスタＴ１がオンであるときＶｏｕｔがＶｌｉｎｅに向かい、ローサイドトランジスタＴ２がオンであるとき接地に向かう。負荷及び入力電圧に基づいて、このような回路は、例えば、コンバータ、スイッチングなどにおけるパワーエレクトロニクスなどを含む、種々の用途を有し得る。ハーフブリッジ１０は、種々の用途を有し、周知であるが、ＧａＮ技術を用いるブリッジを理想的に実装する際に問題が起こり得る。具体的には、ソース・バックゲート接続は、漏れ、不安定性、又は、異なる電圧が同じ基板に接続されることに起因するその他の性能低減の問題を起こし得る。例えば、Ｖｌｉｎｅが４００ボルトである高電圧応用例を考える。ハイサイドトランジスタＴ１がオンであるとき、ＶｌｉｎｅからトランジスタＴ１両端の電圧降下を減じたものがＶｏｕｔに接続される。例えば、その電圧降下が１ボルトである場合、トランジスタＴ１がオンであるとき、Ｖｏｕｔ＝３９９ボルトである。従って、トランジスタＴ１のソース・バックゲート接続は、バックゲートを３９９ボルトに接続し、同時にトランジスタＴ２のソース・バックゲート接続は、バックゲートを接地に接続し、それにより、これら２つのトランジスタ間にかなりのリーク経路がつくられる。代替として、各トランジスタのドレインをバックゲートに接続することによって、バックゲート接続が代わりに実装され得る。この代替例は、ハイサイドトランジスタＴ１及びローサイドトランジスタＴ２がオフであるときリークの問題を漸進的に低減するが、バックゲート上の高電圧が、所与の設計に対して一層高い表面電界となり得、寿命の低下につながり得、それにより、トランジスタ信頼性が低下する。このアプローチに関する付加的な課題には、絶縁ダイ取り付けの必要性など、パッケージング技術のニーズに付加される複雑性が含まれ得る。
【発明の概要】
【０００６】
記載される例において、半導体デバイスが、基板と、基板に対して固定位置に形成される低欠陥層と、低欠陥層上に形成されるＩＩＩ−Ｎ半導体材料を含み、低欠陥層において電子ガスを形成する障壁層とを含む。また、半導体デバイスは、ソースコンタクト、ドレインコンタクト、及び電位を受け取るためのゲートコンタクトを含み、この電位は、電子ガスと、ソースコンタクト及びドレインコンタクト間の電子ガスに応答して、電子ガスによって形成される導電性経路とを調節するためである。最後に、デバイスは、障壁層と基板との間の片側ＰＮ接合を含む。
【０００７】
別の態様において、第１の誘電体障壁及び第２の誘電体障壁の各々が、低欠陥層及び障壁層のそれぞれの端部に沿って整列され、更に、低欠陥層から基板に向かう方向に、及び片側ＰＮ接合の下の或る範囲まで延在する。
【図面の簡単な説明】
【０００８】
【図１】（従来技術）従来のハーフブリッジの概略を図示する。
【０００９】
【図２】基板及びｎ＋ドープされた層を含む、例示の実施例に従ったトランジスタ対の形成の断面図を図示する。
【００１０】
【図３】ミスマッチ隔離層及びバッファ層を付加した、図２のトランジスタ対の形成の断面図を図示する。
【００１１】
【図４】電気的隔離層を付加した、図３のトランジスタ対の形成の断面図を図示する。
【００１２】
【図５】低欠陥層、障壁層、キャップ層、及びゲート誘電体層を付加した、図４のトランジスタ対の形成の断面図を図示する。
【００１３】
【図６】トレンチ及びビアを付加した、図５のトランジスタ対の形成の断面図を図示する。
【００１４】
【図７】誘電体障壁、ソースコンタクト、ドレインコンタクト、ゲートコンタクト、及びソースから片側ＰＮ接合のｎ＋層までの電気的接続の形成後の、図６のトランジスタ対の形成の断面図を図示する。
【００１５】
【図８】ハーフブリッジとして電気的に接続される場合の図７のトランジスタ対の断面図を図示する。
【００１６】
【図９】誘電体障壁が複数の誘電体部材を用いて形成されるトランジスタ対のための、代替の例示の実施例の断面図を図示する。
【００１７】
【図１０】エッチングされた領域を備える基板を含む、代替の例示の実施例に従ったトランジスタ対の形成の断面図を図示する。
【００１８】
【図１１】エッチングされた領域表面に沿って形成されるｎ＋領域を付加した、図１０のトランジスタ対の形成の断面図を図示する。
【００１９】
【図１２】ｎ＋領域内部のエリア内に形成される種々のＧａＮトランジスタ層を付加した、図１１のトランジスタ対の形成の断面図を図示する。
【００２０】
【図１３】ソース、ドレイン、及びゲートコンタクトを付加した、図１２のトランジスタ対の形成の断面図を図示する。
【００２１】
【図１４】表面電界を拡散するための電気的に浮遊する領域を付加した、図１３のトランジスタ対の形成の断面図を図示する。
【発明を実施するための形態】
【００２２】
図２〜図９は、例示の実施例に従ったトランジスタ対２０の形成の断面図を図示し、トランジスタ対２０は、２つのＧａＮ電界効果トランジスタ（ＦＥＴ）を含む。幾つかの材料、プロセス細部、及び寸法は、それらが別の状況において既知であり、例示の実施例の範囲を示すために必要とされないため、省かれている。
【００２３】
図２を参照すると、シリコンウェハ、又はＧａＮ  ＦＥＴの製造に適切なその他の基板などの、半導体基板２２に関連して、トランジスタ対２０が形成される。例示の実施例において、基板２２は、軽くドープされたｐ−型半導体材料を意味するｐ半導体材料である。例えば、そのようなドーピング濃度は、１ｅ１３／ｃｍ３〜３ｅ２０／ｃｍ３の範囲であり得る。基板２２に相補的な、半導体材料の領域又は層２４が、基板２２の上側表面に沿って形成される（例えば、成長又は注入される）。図示する例において、基板２２がｐ−型材料であるので、層２４はｎ−型材料である。また、層２４は、基板２２に対して重くドープされることが好ましく、そのため、図２は、層２４がドーピングレベルにおいてｎ＋であることを図示する。例えば、そのようなドーピング濃度は、１ｅ１８／ｃｍ３〜１ｅ２１／ｃｍ３の範囲であり得る。従って、前述を仮定すると、より少なくドープされた基板２２及びより多くドープされた層２４の組み合わせは、本明細書においてこれ以降に記載するような、片側ＰＮ接合を提供する。また、この又は類似の片側ＰＮ接合は、高度にドープされたｐ＋基板（１ｅ１８／ｃｍ３〜３ｅ２１／ｃｍ３）上に低ドープされたｎ−型シリコン（１ｅ１３／ｃｍ３〜１ｅ１８／ｃｍ３）層を成長させること、又は高度にドープされたｐ＋基板（１ｅ１８／ｃｍ３〜３ｅ２１／ｃｍ３）上に低ドープされた（１ｅ１３／ｃｍ３〜１ｅ１８／ｃｍ３）ｐ−型シリコン層を成長させること、及びその後、成長された低ドープされたシリコン層の頂部上にｎ＋領域（１ｅ１８／ｃｍ３〜３ｅ２１／ｃｍ３）を形成することによって形成され得る。
【００２４】
図３を参照すると、付加的な製造工程及び項目が表わされている。具体的には、ミスマッチ隔離層２６が層２４上に形成され、そのため、ミスマッチ隔離層２６は、格子構造などにおいて、層２４の半導体材料と層２４の上のＩＩＩ−Ｎ層を含む層となるものとの間で、隔離を確立しミスマッチに対処するような名称とされる。例えば、ミスマッチ隔離層２６は、１０〜１５００ナノメートルのアルミニウム窒化物であり得る。ミスマッチ隔離層２６上にバッファ層２８が形成される。例えば、バッファ層２８は、１〜７ミクロンの厚みであり得、幾つかの層のスタックを含み得、幾つかの層のスタックは、より少ないガリウムを有するアルミニウムリッチ化合物のスタックの底部層で始まり、より大量のガリウム及びより少量のアルミニウムを有するスタックの頂部に向かって一つ又は複数の層まで推移する。そのため、要素の特定のストイキオメトリーに対する制限なしに、これらの材料は、ＡｌｘＧａ１−ｘＮとして示され得、ここで、ｘは、バッファ層２８の上側表面に向かって低減する。
【００２５】
図４を参照すると、付加的な製造工程及び対応する項目が表わされている。具体的には、バッファ層２８上に電気的隔離層３０が形成される。例えば、電気的隔離層３０は、５０〜４０００ナノメートルの半絶縁性ガリウム窒化物であり得る。電気的隔離層３０の半絶縁性の態様は、電気的隔離層３０の下の層と電気的隔離層３０の上の層との間の所望のレベルの電気的隔離を提供し得る。代替として、トランジスタ対２０における電流密度に対する電荷トラップの望ましくない影響を低減するために、電気的隔離層３０はｎ型又はｐ型ドーパントでドープされ得る。
【００２６】
図５を参照すると、付加的な製造工程及び対応する項目が表わされている。電気的隔離層３０上に低欠陥層３２が形成される。例えば、低欠陥層３２は、２５〜２０００ナノメートルのガリウム窒化物であり得る。低欠陥層３２は、電子移動度に対する悪影響を有し得る結晶欠陥を最小化するように形成され得る。低欠陥層３２の形成のこの方法は、炭素、鉄、又は、１ｅ１７／ｃｍ３未満のドーピング密度を有するなどのその他のドーパント種でドープされた低欠陥層３２となり得る。
【００２７】
引き続き図５を参照し、低欠陥層３２上に障壁層３４が形成される。例えば、障壁層３４は、２〜３０ナノメートルの、ＡｌｘＧａ１−ｘＮ、又はインジウムを含むことによるＩｎｘＡｌｙＧａ１−ｘ−ｙＮであり得る。例えば、障壁層３４におけるＩＩＩ族要素の組成は、１５〜３５パーセントのアルミニウム窒化物及び８５〜６５パーセントのガリウム窒化物であり得る。低欠陥層３２上に障壁層３４を形成することで、障壁層３４のすぐ下の低欠陥層３２において、例えば、１（１０）１２〜２（１０）１３／ｃｍ２の電子密度、つまり、シート電荷キャリア密度、の二次元電子ガスが生成される。電気的隔離層３０及び／又は低欠陥層３２の形成の間、電気的隔離層３０及び低欠陥層３２のシート電荷キャリア密度が、二次元電子ガスの下のトラップされた電荷及び鏡像電荷（image charges）のためのスクリーンを提供するように、ｎ型ドーパントが付加される。例えば、付加されるｎ型ドーパントは、主にシリコン及び／又はゲルマニウムドーパントを含み得る。付加されるｎ型ドーパントは、電気的隔離層３０及び／又は低欠陥層３２のエピタキシャル成長の間付加され得る。代替として、付加されるｎ型ドーパントは、電気的隔離層３０及び／又は低欠陥層３２が形成された後、イオン注入により付加され得る。例えば、付加されるｎ型ドーパントの平均ドーピング密度は１ｅ１６／ｃｍ３〜１ｅ１７／ｃｍ３であり得る。付加されたｎ型ドーパントの分布は、実質的に均一であり得、又は、ドーピング密度が、ドープされた領域の頂部よりもドープされた領域の底部において高くなるように徐々に変わり得る。
【００２８】
図５の締めくくりとして、障壁層３４上に任意選択のキャップ層３６が形成され得る。例えば、キャップ層３６は、１〜５ナノメートルのガリウム窒化物であり得る。最後に、所望の閾値電圧を提供するため、障壁層３４及び存在する場合はキャップ層３６の上に、ゲート誘電体層３８が形成され得る。例えば、ゲート誘電体層３８はシリコン窒化物を含み得る。
【００２９】
図６を参照すると、付加的な構造を形成することを予期して付加的な製造工程が表されている。具体的には、図６において、上述の層の全てを介して、及び基板２２内に部分的に、アパーチャをエッチングすることによって、隔離トレンチ４０が形成される。トレンチ４０の寸法は、下記の考察を考慮して選択され得る。トレンチ４０は、近隣のＧａＮＦＥＴトランジスタ間の隔離を提供するように動作する。また、図６において、２つの最上層、即ちキャップ層３６及びゲート誘電体３８を介して、及び更に、所望に低いコンタクト抵抗を達成するような量の障壁層３４を残して障壁層３４の厚みの大半を介してアパーチャをエッチングすることによって、ソースエッチ４２が形成される。ソースエッチ４２を形成する同じエッチ工程の一部として、又は別個のエッチとして、エッチ４２から層２４の少なくとも上側表面まで下方にビア４４が形成され、これは、更にｐ基板２２と共に形成されるような片側ＰＮ接合のｎ＋部分を想起させる。例示のため、このようなビア４４が断面で円錐状に示されているが、許容可能な代替物が、垂直の側壁を備えてそれらを形成し得る。最後に、ソースエッチ４２を形成する同じエッチ工程の一部として、又は別個のエッチとして、２つの最上層、即ちキャップ層３６及びゲート誘電体３８を介して、及び更に障壁層３４の厚みの大半を介してアパーチャをエッチングすることによって、ドレインエッチ４６が、好ましくはソースエッチ４２と同じ深さまで、形成される。
【００３０】
図７を参照すると、付加的な構造を形成することを予期して付加的な製造工程が表されている。図７において、図６のトレンチ４０は、二酸化シリコン、シリコン窒化物、又はポリアミドなどを誘電性材料として用いて、誘電体障壁４８を形成するために誘電性材料で充填される。また、図６のビア４４は、金属又はドープされた半導体などのそれぞれの導体５０で充填されて、層２４への電気的コンタクトを提供する。また、図６のソースエッチ４２は、ソースコンタクト５２を形成するため、導体、好ましくは金属で充填される。各ソースコンタクト５２の底部は、低欠陥層３２における２次元電子ガスへのトンネリング接続を形成するように、障壁層３４内に延在するが、障壁層３４を完全には通過しない。同様に、図６のドレインエッチ４６は、低欠陥層３２において二次元電子ガスへのトンネリング接続を形成するように、障壁層３４内に延在するが障壁層３４を完全には通過しないドレインコンタクト５４を形成するため、同様に導体、好ましくは金属で充填される。最終的に、ソースコンタクト５２とドレインコンタクト５４の各それぞれのセット間にゲート導体５６が形成され、各このようなゲート導体５６はゲート誘電体層３８に接する。例えば、ゲート導体５６の各々は、デプリーションモードＦＥＴを提供するためにＩＩＩ−Ｎ半導体材料を含み得、他の種類のゲートもこの例の範囲内にある。
【００３１】
図７の付加された要素があるとして、トランジスタ対２０は、概してＴ１及びＴ２として示される２つのＧａＮＦＥＴを含む。また、各このようなＦＥＴに対し、ゲート導体５６は、それぞれのソースコンタクト５２から、例えば５００〜５０００ナノメートル、横方向に分離され得、一方、各ゲート５６とそれぞれのドレインコンタクト５４との間の横方向間隔の距離は、ＦＥＴの最大動作電圧に依存する距離である。例えば、２００ボルトの最大動作電圧に対して設計されるＧａＮＦＥＴにおいて、そのドレインコンタクト５４は、そのゲート導体５６から１〜８ミクロン横方向に分離され得る。６００ボルトの最大動作電圧に対して設計されるＧａＮＦＥＴにおいて、そのドレインコンタクト５４は、そのゲート導体５６から８〜３０ミクロン横方向に分離され得る。
【００３２】
図７はまた、誘電体障壁４８の例示の実施例の隔離効果を図示する。トランジスタＴ１に対する例で見ると、ページの中央にある誘電体障壁４８は、トランジスタＴ１の左端部に沿った第１の誘電体障壁を表し、その端部は、障壁層３４、低欠陥層３２、電気的隔離層３０、バッファ層２８、ミスマッチ隔離層２６、ｎ＋ドープされた層２４を含む複数の異なる層にわたって、及び、基板２２に向かう方向で基板２２と層２４との間に形成される片側ＰＮ接合より下の深さまで、垂直に生じる。同様に、ページの右の誘電体障壁４８は、これら同じ層の第２の端部に沿った第２の誘電体障壁を表す。従って、これらの障壁は、層の連続性を遮断すること、また、片側ＰＮ接合の下に延在することにより、トランジスタＴ１と、トランジスタＴ２のような他の同等に隔離されたデバイスとを隔離するように働く。このような隔離の利点は、これ以降で更に説明する。
【００３３】
図８は、図７のトランジスタ対２０の例示を繰り返すが、トランジスタＴ１及びＴ２を用いてハーフブリッジ６０が形成されるような概略的な接続が付加的に示されている。概して、ハーフブリッジ６０からのソース／ドレイン及びゲート接続は、図１のハーフブリッジ１０のものに類似し、図８を図１と区別するため、図８における参照識別子にアポストロフィーが付加されている。とはいうものの、概して、ハーフブリッジ構成は理解しやすい。しかし、これらの接続以外にも、図７及び図８の例示の実施例の構造には更なる種々の態様がある。具体的には、図８において、各ソースコンタクト５２は層２４に電気的に接続され、これは、基板２２との組み合わせで、片側ＰＮ接合を提供するｎ＋ドープされた層を想起させる。種々の半導体ウェハにはよくあることだが、基板２２は接地に接続される。また、各誘電体障壁４８は、トランジスタと任意の横方向に近接する構造との間の隔離を提供し、図８の中央に示される誘電体障壁４８は、トランジスタＴ’１を形成する層を、トランジスタＴ’２を形成する層から分離する。このような分離される層には層２４が含まれる。絶縁性分離の結果、また、各それぞれのソースコンタクト５２から下方に延在する導体５０により提供される接続に起因して、各それぞれのトランジスタにおける片側ＰＮ接合に対する、異なるＰＮバイアスが達成される。より具体的には、トランジスタＴ’１では、層２４のそれぞれのセグメントは、（そのソースＳ（Ｔ’１）から）Ｖｏｕｔのバイアスを受け取り、一方、トランジスタＴ’１のための誘電体障壁４８間の半導体基板２２の部分が接地される。これに対し、トランジスタＴ’２では、層２４のそれぞれのセグメントは、（そのソースＳ（Ｔ’２）から）接地のバイアスを受け取り、一方、トランジスタＴ’２のための誘電体障壁４８間の半導体基板２２の部分も接地される。従って、ハーフブリッジ６０におけるハイサイドとして作用するときなど、トランジスタＴ’１がオンであるとき、層２４のそのセグメントと基板２２との間の片側ＰＮ接合は非常に強く逆バイアスされ、それにより、生じる及び上述したリークの懸念からトランジスタを隔離する。一方、トランジスタＴ’２では、それは、例示の実施例の構造により隔離され、隔離された片側ＰＮ接合の両側に接続される接地を有し、それにより、適切なオペレーションが促進される。
【００３４】
各それぞれのトランジスタに対するそれぞれの隔離された片側ＰＮ接合を含む、例示の実施例の構造によって達成される隔離の利点は、各誘電体障壁４８に対する寸法及び変動も示唆し得る。従って、このような寸法は、予期される又は特定の電圧レベルを想定して、片側ＰＮ接合における接合破壊を防止するように選ばれる。例えば、図８のアプローチにおいて、各このような障壁４８は、Ｖisolation／２０Ｖミクロン幅の１倍から３倍であり得、ここで、Ｖisolationは必要とされる隔離の量である。また、各このような障壁４８は、好ましくは、層２４より下にＶisolation／２０Ｖミクロンの１倍から３倍の範囲の距離まで延在する。実際、これらの考慮及び寸法は、その他の方式で近接するＧａＮトランジスタ間の垂直隔離を達成するために例示の実施例内で他の構造が実装され得ることを実証する。この点で、図９も図７のトランジスタ対２０の断面図を図示するが、図７の各誘電体障壁４８は複数の誘電体障壁４８’で置換されており、図９の例における各複数は４つの垂直の誘電体障壁４８’で構成される。ここでも、誘電性材料は、ポリアミド、二酸化シリコン、又はシリコン窒化物であり得るが、各誘電体障壁４８’が、１μｍからＶisolation／２０Ｖミクロン幅の１倍から３倍の深さなど、図７における誘電体障壁４８に対して与えられる深さに比して、より小さい幅（１μｍ〜１０μｍなど）及びより少ない深さを基板２２内に有し得る点で、寸法が異なる。
【００３５】
図１０〜図１４は、同じく２つのＧａＮＦＥＴを含み得る、付加的な代替の例示の実施例のトランジスタ対２０の形成の断面図を図示する。
【００３６】
図１０を参照すると、シリコンウェハ、又はＧａＮＦＥＴの製造に適切なその他の基板などの半導体基板１２２に関連して、トランジスタ対２０が形成される。例示の実施例において、基板１２２は、ｐ半導体材料（軽くドープされたｐ型半導体材料）である。また、部分的に基板１２２内に２つのトレンチ１２４を形成するように、適切なマスキング及びエッチング（例えば、＜１１１＞ウェハのドライエッチ又は＜１００＞ウェハのウェットエッチ）が実施される。トレンチ１２４の寸法は、下記を考慮して選択され得るが、トレンチ１２４は、本明細書において後述するように、各トレンチに形成されるＧａＮＦＥＴトランジスタ間に、能動エリア及び何等かの隔離を提供するように動作する。また、トレンチ１２４の側壁は、エッチ条件に応じて、垂直であり得、又は傾斜し得る。
【００３７】
図１１は、付加的な製造工程及び項目を図示する。具体的には、基板１２２に相補的な、半導体材料の領域又は層１２６が、各トレンチ１２４の上側表面に沿って（即ち、基板１２２の平面に平行に）、また、各トレンチ１２４の各側壁に沿って形成される（例えば、成長されるか又は注入される）。例えば、基板１２２におけるこれらの露出されたトレンチ表面に沿って層１２６を注入するように基板１２２の位置を交互にするためにクワッド（quad）注入が用いられ得、それにより、層１２６は、トレンチの底部に沿って、及び基板１２２の上側表面に向かう上方へ、の両方に延在する。図示する例において、基板１２２はｐ型材料であるため、層１２６はｎ型材料である。また、層１２６は好ましくは、基板１２２に比して重くドープされ、そのため、図１１は、層１２６がドーピングレベルにおいてｎ＋である（例えば、１ｅ１８／ｃｍ３〜１ｅ２１／ｃｍ３）ことを図示する。また、従って、本明細書における教示から更に理解されるように、より少なくドープされた基板１２２とより多くドープされた層１２６との組み合わせは、片側ＰＮ接合を提供する。他の例示の実施例と同様に、この又は類似の片側ＰＮ接合は、高度にドープされたｐ＋基板（１ｅ１８／ｃｍ３〜３ｅ２１／ｃｍ３）上に低ドープされたｎ型シリコン（１ｅ１３／ｃｍ３〜１ｅ１８／ｃｍ３）層を成長させること、又は、高度にドープされたｐ＋基板（１ｅ１８／ｃｍ３〜３ｅ２１／ｃｍ３）上に低ドープされた（１ｅ１３／ｃｍ３〜１ｅ１８／ｃｍ３）ｐ型シリコン層を成長させること、及びその後、成長された低ドープされたシリコン膜の頂部上にｎ＋領域（１ｅ１８／ｃｍ３〜３ｅ２１／ｃｍ３）を形成することによって形成され得る。
【００３８】
図１２を参照すると、付加的な製造工程及び項目が表わされている。具体的には、図１２において、トレンチ１２４からの残っているオープン領域（図１０参照）は、既に形成された層１２６に沿って、各トレンチにおけるそれぞれのＧａＮ  ＦＥＴの最終的形成に向けて付加的な層で充填され、このような層が詳述された図５の実施例の参照番号が、図１２において再現されている。そのため、図１２において、このような層は、ミスマッチ隔離層２６、バッファ層２８、電気的隔離層３０、低欠陥層３２、障壁層３４、任意選択のキャップ層３６、及びゲート誘電体層３８を含む。
【００３９】
図１３を参照すると、付加的な製造工程が表わされている。具体的には、トレンチ（図示せず）が、図１２に図示された上側表面から形成され、ソースコンタクト１２８を形成するために、導体、好ましくは金属で充填される。各ソースコンタクト１２８の底部は、低欠陥層３２における二次元電子ガスへのトンネリング接続を形成するように、障壁層３４内に延在するが、障壁層３４を完全には通過しない。しかし、各ソースコンタクト１２８はまた、層１２６に接し、又は、任意選択で中間導体（図示せず）を介して、層１２６と、及び好ましくはその層の基板１２２の表面に向かって上方に延在する部分に、電気的に通信する。しかし、電気的観点から、この接続は、図１３の実施例はまた、ソース電位をＧａＮトランジスタの底部において片側ＰＮ接合に接続する点で、図７の実施例において示されるようなソースコンタクト５２及び導体５０の組み合わせのようになる。また図１３に関連して、ソースコンタクト１２８を形成する同じ（又は類似の）プロセスにおいて、ドレインエッチ（図示せず）が同様に、導体、好ましくは金属で充填されて、ドレインコンタクト１３０を形成し、ドレインコンタクト１３０は、低欠陥層３２において二次元電子ガスへのトンネリング接続を形成するように、障壁層３４内に延在するが、障壁層３４を完全には通過しない。最終的に、ソースコンタクト１２８とドレインコンタクト１３０の各それぞれのセットの間にゲート導体１３２が形成され、各このようなゲート導体１３２はゲート誘電体層３８に接する。
【００４０】
図１４は、図１３において図示されたものに付加される最終的な例示の実施例の構造を図示する。具体的には、図１３において、付加的な電気的に浮遊するｎ＋領域１３４が、適切なマスキング（図示せず）を用いて基板１２２の上側表面を介して形成され、図示する例において３つのこのような領域が、概してＴ’１及びＴ’２として示される２つのＧａＮ  ＦＥＴを含むトランジスタ対２０として概して示されるものの間、及びそれらの外側端部の外、に形成される。電気的に浮遊するｎ＋領域１３４は、各領域が、各トランジスタの両端に印加される電位間に幾らかの電圧（例えば、０〜６００ボルト）を獲得し得るように、表面において、デプリーションが生じ、拡張し始めるように電界を拡げるように動作する。このようにして、表面電界が、デバイス信頼性に対して所望なレベルを下回るように低減される。
【００４１】
上記から、種々の実施例が、ＧａＮ  ＦＥＴなどのＩＩＩ−Ｎ半導体トランジスタに対して改善を提供する。種々の寸法を提供してきたが、このような手段は、応用例及びその他の考慮に従って調節され得る。一例として、例示の一実施例のハーフブリッジを説明してきたが、個々のＦＥＴ、他の構成におけるＦＥＴ、及び同じ基板に関連して形成されるＦＥＴ以外のデバイスと組み合わされるＦＥＴを備えるが、例示の実施例の教示を用いてこのようなＦＥＴをこのようなデバイスから隔離する、例示の実施例の構造が用いられ得る。実際、本明細書に記載される種々のトランジスタ構成要素は、参照により本願に組み込まれる、２０１４年６月２４日に登録された米国特許番号第８，７５９，８７９号においても見ることができる。この参照された米国特許は、同じく本明細書の教示とも容易に組み合わされ得る、その他のトランジスタ構成を含む。更に別の例として、例示の一実施例の片側ＰＮ接合を、接合の一部として基板に関連して説明してきたが、別の例示の実施例においてその接合は、基板から離れたＧａＮ層を用いて達成され得る。例えば、ｐ型／ＳｉＧａＮ又はＡｌＧａＮ層が、ｐ＋シリコン又は適切な基板の頂部上に成長され、その後、エピタキシー又は注入によりそのｐ型又はＳｉＧａＮの表面上にｎ＋層が形成される。これに従い、全てのその他の層が、上述のものに類似し得、この代替例において、ビアは、ｎ＋ＩＩＩ窒化物層に接するように形成され得る。
【特許文献１】米国特許番号第８，７５９，８７９号
【００４２】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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