【事件の表示】
　平成１０年特許願第２３２１０８号「共有メモリ型情報処理システム」拒絶査定不服審判事件〔平成１２年　３月　３日出願公開、特開２０００−　６６９５９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年８月１８日の出願であって、平成１５年１０月１４日付けで拒絶査定がなされた。
　その後、同年１１月２０日に拒絶査定不服審判請求がなされ、平成１７年１１月２９日付けで当審より拒絶理由の通知がなされ、平成１８年２月１日付けで手続補正がなされたものである。
　本願特許請求の範囲の請求項１に係る発明は、補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたとおりの次の事項により特定されるものである。（以下、「本願発明」という。）
　
「【請求項１】　プログラムに従いデータの演算処理を行うＣＰＵと、
　第１の記憶装置と、
　前記第１の記憶装置と同一のアドレス領域を有し、前記第１の記憶装置と二重化された第２の記憶装置と、
　前記第１の記憶装置とは異なるアドレス領域を有し、二重化されない第３の記憶装置と
を具備し、
　前記第１の記憶装置と前記第２の記憶装置とがオペレーティングシステムの制限された使用可能領域であり、前記第１の記憶装置が故障した場合、ＣＰＵが前記第２の記憶装置に記憶されているプログラムおよびデータを利用して演算処理を行い、また前記第２の記憶装置が故障した場合、ＣＰＵが前記第１の記憶装置に記憶されているプログラムおよびデータを利用して演算処理を行うことを特徴とする共有メモリ型情報処理システム。」
　
２．　引用刊行物
　当審からの拒絶の理由に引用された、本願の出願日前に頒布された刊行物である特開平５−１０８４９３号公報（以下、「刊行物１」という。）、特開平５−８８９８９号公報（以下、「刊行物２」という。）には、次の事項が図面と共に記載されている。
　
［刊行物１］
Ａ．「　【０００９】
　図１において、１はＣＰＵ、２１及び２２はメモリ、３０はメモリ制御装置、４１及び４２はそれぞれメモリ２１，２２に対応したエラー検出装置である。５はメモリバス、７０はアクノレッジ信号８をＣＰＵ１に送出するアクノレッジ信号作成装置、９はエラー検出装置４１，４２の出力をエラー信号６としてＣＰＵ１に出力するか否を制御するエラー信号出力装置である。１０はメモリ２１及び２２の領域分割数に対応したビット数を有し、各ビットの状態により対応するメモリ領域を２重化するかどうかを決定するレジスタで、ソフトウェアにより設定可能である。１１はＣＰＵ１からアクセス要求のあった対象がメモリ２重化領域であるか否かをレジスタ１０を参照して判定し、メモリ制御装置３０，エラー信号出力装置９及びアクノレッジ信号作成装置７０に指示を与える機能を有するセレクタ手段である。」
　
Ｂ．「【００１２】
　そしてＯＳは、これらｎ分割された任意の物理アドレス領域をメモリ２重化領域（ＯＳ常駐エリア等）に指定できるようになっており（この指定はダイナミックに変更できる）、このとき、レジスタ１０の指定した物理アドレス領域に対応するビットを“１”に設定する。　」
　
　以上の記載から、刊行物１には、メモリ２重化領域をＯＳ常駐エリアとして使用することが記載されている。
　
［刊行物２］
　
Ｃ．「　【０００５】
　　【作用】
　二重化メモリとして機能させることが可能のように構成したメモリ部において、内部の複数のブロックにはデータやプログラムが格納されるが、それらのデータやプログラムの中には、重要な内容で、一度格納すればその後書換えられる機会が極めて少ないものや、エラーがあっても信号処理にはあまり影響のないものなど各種のものがある。
・・・・・・・・・・・・・」
　
Ｄ．「　【０００６】
　　【実施例】
　以下、図面を用いて本発明の実施例を詳細に説明する。
　図１は、本発明の一実施例を示す構成ブロック図である。この図において、図７，図８の各部分と同じものには同一の符号を付して示す。１０はマスターとしてのＣＰＵ部、２１，２２はこのＣＰＵ部１０からアクセスされる第１，第２のメモリ部で、いずれも内部が複数のブロックに分かれていて、これらの複数のブロックの中の２つのブロックを二重化メモリとして機能させることが可能のような構成となっている。
　３０はデータバスの切替器である。このバス切替器３内において、３１，３２は書き込みデータ用のバッファゲート、３３は第１のメモリ部２１からの読出しデータのパリティチェックを行うパリティチェッカー、３４は２つのメモリ部２１，２２につながるデータバスのいずれかを、パリティチェッカー３３でのチェック結果に基づいて選択するマルチプレクサ、３５は読出しデータ用のバッファゲートで、マルチプレクサ３５で選択したデータをＣＰＵ１０側に出力する。
　　　【０００７】
　４はＣＰＵ部１０からアドレスと制御信号とを入力し、データバスの切替え等を制御するマスターアクセス・制御手段、５はメモリ部２１，２２において複数のブロックに対応し、２つの対応するブロックを二重化構成とするかしないかの情報（例えば二重化構成とする場合は「１」，二重化構成としない場合は「０」のステータス情報）が格納されたブロック・ステータスレジスタ、６はブロック・ステータスレジスタ５に格納されたステータス情報が二重化構成を指示する場合、ＣＰＵ部１０からのアドレスを変換して第２のメモリ部２２に与えるアドレス変換手段、７はブロック・ステータスレジスタ５に格納されたステータス情報に基づいて、２つのメモリ部２１，２２のいずれか、あるいは双方を選択するメモリチップ選択手段である。８は二重化メモリ制御手段で、ブロック・ステータスレジスタ５に格納された情報が、二重化を指示する場合、マスターアクセス・制御手段４からの制御信号を受けて、データバス切替器３０に対して二重化構成としての動作を行うように制御信号を出力するようになっている。すなわち、バス切替器３０は、二重化メモリ制御手段８からの指示を受けて、二重化構成となっているメモリ部２１，２２の対応する２つのブロック部分からデータを読み出すと共に、メモリ部２１側から読出したデータについてパリティチェックを行い、その結果に基づいて二重化したブロック部分のいずれかのブロックから読出した正しい方のデータをＣＰＵ部１０側に送るようにバスの切替え、具体的にはバッファゲート３１，３２，３４の切替えを行う。」
　
Ｅ．「　【０００９】
　図４は、２つのメモリ部２１，２２に構成した複数のブロックのうちで、第１のメモリ部２１のブロック１２と、第２のメモリ部２２のブロック２２を二重化構成として用いる場合の構成概念図である。この場合、メモリ部２のブロック２２部分は、メモリ部２１のブロック１２のミラーとして機能するように、ブロック１２と共通のアドレス「＄１０１」〜「＄２００」が割り付けられる。この様なアドレスの割り付けは、アドレス変換手段６がブロックステータスレジスタ５からのステータス情報に基づいて行う。
　図５は、メモリ部２１のプロック１２とメモリ部２２のブロック２２を二重化構成とする場合、ブロック・ステータスレジスタ５に格納するステータス情報を示す図である。この例では、プロック１２（２２）に、二重化構成を指示する「１」が設定してあり、他の各ブロックには、二重化構成としないことを指示する「０」が設定してある。
　　　【００１０】
　このように構成した装置の動作を次に説明する。はじめに、メモリ部２１，２２において、各ブロックにどの様な種類のデータやプログラムを格納するかの割り付けをソフトウェアによって行う。この場合、信頼性を高く維持する必要のある例えば動作プログラムや重要なデータなどの記憶領域は、メモリ部２１，２２において対応する２つのブロックに割り付けると共に、ブロック・ステータスレジスタ５において、対応するブロックを二重化構成とする指示を行うステータス情報（「１」）を設定しておく。また、例えばアナログ信号をディジタル信号に変換したデータなど、読出したデータに１ビットのエラーが存在したとしても、処理を継続できるようデータの記憶領域は、二重化構成としないブロックに割り付けると共に、ブロック・ステータスレジスタ５において、対応するブロックを二重化構成としない指示を行うステータス情報（「０」）を設定しておく。」
　
Ｆ．「　【００１２】
　ＣＰＵ部１０がメモリ部に対して、例えばリードアクセス（リードアドレスを出力）を行うと、ブロック・ステータスレジスタ５は、与えられたアドレスに応じて、その領域が二重化構成の指定があるか、否かを示すステータス情報を二重化メモリ制御部８，アドレス変換手段６，メモリチップ選択手段７にそれぞれ与える。二重化構成の指定がない場合、二重化メモリ制御部８は、該当のアドレスから読み出されたデータをマルチプレクサ３４で選択させ、ＣＰＵ部１０に出力する。」
　
 Ｇ．  「【００１３】
　すなわち、二重化構成部分へのリードアクセスであれば、２つのメモリ部２１，２２の対応するブロックに同じアドレスが与えられ、該当するアドレスからデータがそれぞれ読み出される。ここでメモリ部２１側から読み出されたデータは、パリティチェッカー３３でチェックされ、正しければマルチプレクサ３４でメモリ部２１からのデータを選択し、ＣＰＵ部１０に転送する。また、エラーが検出されれば、メモリ部２２側からのデータを選択し、それをＣＰＵ部１０に転送する。」
　
Ｈ．「【００１４】
　図６は、本発明の他の実施例を示す構成ブロック図である。この実施例では、第２のメモリ部２２側から読み出されるデータについて、パリティ・チェックを行うパリティチェッカー３６を設けたものである。
　２つのメモリ部の二重化構成とした各ブロックから読み出されるデータは、それぞれ対応するパリティチェッカー３３，３６でチェックが行われる。各パリティチェッカー３３，３６のチェック結果は、二重化メモリ制御手段８に加えられ、マルチプレクサ３４は、二重化メモリ制御手段８からの制御信号に基づいて、正しい方のデータを選択して、ＣＰＵ部１０側に送ると共に、エラーが検出された側のメモリ部につながるバッファゲート３１または３２を開き、エラー領域を正しいデータに修復するための書き込み動作を行うようにしている。」
　
　以上より、刊行物２には、次の発明（以下、「刊行物２発明」という。）が記載されている。
　
　プログラムに従いデータの演算処理を行うＣＰＵと、
　二重化構成の指定のされた第１のメモリブロックと第２のメモリブロックと、
　前記二重化構成の指定のされた第１のメモリブロックと第２のメモリブロックとは異なるアドレス領域を有し、二重化構成の指定のされない第３のメモリブロックと
を具備し、
　前記二重化構成の指定のされた第１のメモリブロックと第２のメモリブロックとがプログラムやデータの重要な内容のものを記憶する領域であり、前記第１のメモリブロックからの読み出しデータにエラーを検出した場合、ＣＰＵが前記第２のメモリブロックに記憶されているプログラムおよびデータを利用して演算処理を行い、また前記第２のメモリブロックからの読み出しデータにエラーを検出した場合、ＣＰＵが前記第１のメモリブロックに記憶されているプログラムおよびデータを利用して演算処理を行うことを特徴とするメモリ装置
　
３．　対比
　本願発明と刊行物２発明とを比較する。
　刊行物２発明において、第１のメモリブロックと第２のメモリブロックとは二重化構成されているから、同一のアドレス領域を有していることになる。
  刊行物２発明の「第１，２，３のメモリブロック」と本願発明の「第１，２，３の記憶装置」とは、記憶手段のうちで二重されたりされない部分を取り扱う際の記憶単位である点で一致している。
　
　一方、本願発明と刊行物２発明とは、次の点で相違するが、その他の点では一致している。
　
相違点１
　記憶手段のうちで二重されたりされない部分を取り扱う際の記憶単位が、本願発明では、記憶装置であるのに対し、刊行物２発明ではメモリブロックである点
　
相違点２
　二重化された記憶領域が、刊行物２発明ではプログラムやデータの重要な内容のものを記臆する領域であるのに対し、本願発明ではオペレーティングシステムの制限された使用可能な領域である点
　
相違点３
  どちらの記憶単位のプログラムおよびデータを利用して演算処理を行うかが、刊行物２発明では、記憶単位から読み出されるデータのエラー検出に基づくものであるのに対し、本願発明では、記憶単位の故障に基づくものである点
　
相異点４
　刊行物２発明がメモリ装置を対象とするものであるのに対し、本願発明は共有メモリ型情報処理システムを対象としている点
　
４．判断
相違点１について
　メモリを冗長構成とし、障害部分を切り離したり、予備のものと置換したりして障害を回復する技術は周知のものである。例えば、特開平４−３６１３４４号公報には、従来技術して「同一の記憶回路を二つ用いて２重化構成をとり、冗長性を持たせていた。（中略）また、同一の記憶回路を二つ用いて２重化構成をとっている場合には、記憶回路に必要とされる物量が多くなりコスト高になるという欠点がある。」（明細書【０００２】【０００３】段落）と記載され、この課題を解決するために障害部分をメモリチップ単位で予備のメモリチップと置換する技術が示されている。従って、二重化したり、切り換えたり単位を記憶装置単位とするか、メモリブロック単位とするかは記憶回路に必要とされる物量やコストを勘案して適宜決定されるべき事項であり、記憶装置単位で二重化したりしなかったりすることは当業者が容易に為し得ることである。
　
　なお、請求人は、平成１８年２月１日付け意見書で「本願発明では、二重化された記憶装置のいずれかに固定障害が生じて障害の発生した記憶装置を切り離したとしても、システムの継続使用が可能であり、さらに、第３の記憶装置が切り離しの影響を受けないため、ＯＳ使用可能領域以外のメモリ使用可能領域の容量は障害発生前後で変わらないという顕著な効果を有します。」と主張している。しかしながら、請求項１には、「固定障害」や「切り離し」は発明を規定する要件になっていない。更に、刊行物２発明においても、第１、第２のいずれのメモリブロックを利用しても第３のメモリブロックの使用可能領域の容量は変わらないから、いずれにしても請求人の主張は失当であり、採用できない。
　
相違点２について
　刊行物２には、二重化された領域には、プログラムやデータの内で重要なものが格納されると記載され、刊行物１には、メモリ２重化領域をＯＳ常駐エリアに指定することが記載されているから、刊行物２発明において、プログラムやデータの重要な内容のものを記憶する領域をオペレーティングシステムの制限された使用可能領域とすることは格別のことではない。
　
相違点３について
　この分野において、エラーと故障との間に厳密な差異はなく、強いて言えば、エラーとは対象の異常な状態に対する観測者側の知見のことであり、故障とは前記知見に基づく対象に対する判断のことを言う程度である。従って、どちらの記憶単位のプログラムおよびデータを利用するかをエラー検出に基づくか故障という判断に基づくかは格別の相違ではない。
　
相異点４について
　共有メモリを介してデータのやり取りを行うマルチプロセッサシステムは周知のものであり、このようなマルチプロセッサシステムに用いる共有メモリに２重化技術を適用するシステムを構成することは必要に応じてに為し得ることである。
　
５．　むすび
　以上のとおり、本願発明は、刊行物１、２に記載された発明及び本願出願前周知の技術的事項に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。