【事件の表示】
　平成１１年特許願第　９６０２９号「様々な周波数動作をサポートする複数の周辺構成要素相互接続バスをサポートする方法およびシステム」拒絶査定不服審判事件〔平成１２年　３月２１日出願公開、特開２０００−　８２０３５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年４月２日（パリ条約による優先権主張１９９８年４月６日、米国）の出願であって、平成１４年８月２７日付で拒絶査定がなされ（発送日同年９月２日）、これに対し、同年１１月２２日に拒絶査定に対する審判請求がなされるとともに、同日付で手続補正がなされたものである。
　
２．平成１４年１１月２２日付の手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１４年１１月２２日付の手続補正を却下する。
［理由］
（１）平成１４年１１月２２日付の手続補正書により補正された本願発明
　本件補正により、特許請求の範囲の請求項１は、
「複数のローカル・バスを有するコンピュータ・システムであって、
　プロセッサおよびシステム・メモリに接続されたシステム・バスと、
　一つのホスト・ブリッジを介して前記システム・バスに接続された前記複数のローカル・バス
であって、第１組と第２組のインライン電子スイッチを含む前記複数のローカル・バスと、ここで前記第１組のインライン電子スイッチが前記複数のローカル・バスの一つの第１のローカル・バス・セグメントを定義し、かつ前記第２組のインライン電子スイッチが前記複数のローカル・バスの前記一つの第２のローカル・バス・セグメントを定義し、前記第１のローカル・バス・セグメントは前記第１組のインライン電子スイッチを介して前記ホスト・ブリッジに接続され、前記第２のローカル・バス・セグメントは前記第２組のインライン電子スイッチを介して前記ホスト・ブリッジに接続される、
　前記複数のローカル・バスに接続された複数の周辺構成要素スロットと、ここで少なくとも１つの前記周辺構成要素スロットが、前記プロセッサおよび前記システム・メモリとデータを共用する、
　を含む、前記コンピュータ・システム。」と補正された。
　
　上記補正は，請求項１に記載した発明を特定するために必要な事項である「ローカル・バス」について「
第１組と第２組のインライン電子スイッチを含む前記複数のローカル・バスと、ここで前記第１組のインライン電子スイッチが前記複数のローカル・バスの一つの第１のローカル・バス・セグメントを定義し、かつ前記第２組のインライン電子スイッチが前記複数のローカル・バスの前記一つの第２のローカル・バス・セグメントを定義し、前記第１のローカル・バス・セグメントは前記第１組のインライン電子スイッチを介して前記ホスト・ブリッジに接続され、前記第２のローカル・バス・セグメントは前記第２組のインライン電子スイッチを介して前記ホスト・ブリッジに接続される
　そこで，本件補正後の前記請求項１に記載された発明（以下，「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法１７条の２第５項において準用する同法１２６条４項の規定に適合するか）について以下に検討する。
　
（２）引用例
　原査定の拒絶の理由に引用された特開平１０−４９４８２号公報（以下、「引用例１」という。）には、図面とともに、以下の事項が記載されている。
　　　
（ア）（公報第３頁第４欄１８〜３３行）
「【０００３】また、現在のバス−バス・ブリッジ・アーキテクチャは、通常、１つの１次インタフェースと１つの２次インタフェースを提供する。そのためＰＣＩバス・アーキテクチャは、僅か１０本のバス・ロードに限定されたバス・ロード能力となる。はんだ付けされたデバイス（アダプタ）は１本のロード、及びスロット・タイプのアダプタは２本のロードと見なされる。従ってＰＣＩホスト・ブリッジは自らの２次バスに直接接続された最大４個だけのスロットを有することができる。取り付けられたスロット数が少なければ、多くのはんだ付けされたデバイスが接続できる。また、ホスト・ブリッジは２次バスで１０本のロードの１つとして数えられる。これにより、複数のスロットを必要とするシステム内で、複数のホスト・ブリッジ、または複数のＰＣＩ−ＰＣＩブリッジのどちらかまたは両方を提供して、スロットを生成する必要性が生じる。」
　
（イ）（公報第４頁第６欄１５〜２１行）
「【００１５】本発明は２つの２次バス・インタフェースを生成する２重ホスト・ブリッジを提供することによって、ホスト・ブリッジの２次バス・インタフェースのスロット・ファンアウト能力をかなり高めることができる。例えば、ＰＣＩバスの場合では、通常は１０本のバス・ロードの代わりに１つのＰＣＩホスト・ブリッジで２０本のバス・ロードを提供する。」
　
（ウ）（公報第４頁第６欄２８〜３２行）
「【００１８】更に、本発明は２重ホスト・ブリッジの上部（１次システム・バス・インタフェースの下）に僅か１つのホスト・ブリッジ機能を提供して簡略化し、バスステア論理と他の制御機能を加えた２重２次バス・インタフェースを生成する。」
　
（エ）（公報第４頁第６欄４５行から第５頁第７欄２行）
「【００２１】データ処理システムはホスト・プロセッサ及び多数の周辺装置を有し、更に１つ以上のホスト・プロセッサと、周辺装置、及びネットワークのような相互接続された周辺装置を有する他のホスト・プロセッサとを連結する１つ以上のブリッジを有する。ホスト・バス−バス・ブリッジは、１次バス（例えばシステム・バス）と２重２次バス（例、ＰＣＩバスのようなＩ／Ｏバス）とを接続する。」
　
（オ）（公報第５頁第７欄４３〜４８行）
「ホスト・プロセッサはデータをＩ／Ｏバスの周辺装置に要求し得る。データは宛先バスの周辺装置から取り出され、トランザクションが終了したとみなされる前にホスト・ブリッジを介して開始バスのホスト・プロセッサに渡さなければならない。」
　
（カ）（公報第５頁第８欄１４〜２０行）
「本発明では性能改良及び実施形態の簡素化のためにロード・オペレーション（ホスト・プロセッサに対する読取りオペレーション）・パスとストア（ホスト・プロセッサに対する書込みオペレーション）・パスは、周辺装置とシステム・メモリ間の直接記憶アクセス（ＤＭＡ）・パスから独立させなければならない。」
　
（キ）（公報第５頁第８欄５０行から第６頁第９欄９行）
「【００２９】本発明は、２つのＰＣＩ２次バス・インタフェースを生成するＰＣＩ２重ホスト・ブリッジ（図５参照）を提供することにより、ＰＣＩホスト・ブリッジの２次バス・インタフェースのスロット・ファンアウト能力が非常に高まる手段を提供する。これは、１つのＰＣＩホスト・ブリッジでは通常は１０本のバス・ロードであるが、代わって２０本のバス・ロードを提供する。適切な内部制御ロジックが２つの２次ＰＣＩバスを１つの論理バス（アービトレーション観点から）として処理するために提供される。」
　
（ク）（公報第６頁第９欄１５〜１９行）
「【００３１】本発明はシステムを簡素化し、２重ホスト・ブリッジの上部（１次システム・バス・インタフェースの下）に唯一１つのＰＣＩホスト・ブリッジ機能を含めさせ、本質的にバス・ステア論理と他の制御機能を有する２重２次ＰＣＩバス・インタフェースを生成する。」
　
（ケ）（公報第６頁第１０欄９〜２６行）
「【００３７】図６は本発明の構成を詳細に示すブロック図である。少なくとも１つのＣＰＵ１２が第１のバス１４によってシステム・メモリ１５に接続されている。２重ホスト・ブリッジ４００は、第１のバス１４（図５参照）に接続されている。ホスト・ブリッジ４００は制御ロジック４０６を有する。制御ロジック４０６は２つの２次バス４０２及び４０４がホスト・ブリッジ４００によって制御できる機能（透過的なピア・ツー・ピア・サポート、及びトランザクション・ステアなど）を提供する。Ｉ／Ｏデバイス４０１及び４０３はバス４０２及び４０４にそれぞれ接続されている。好適な実施例では２次バス４０２及び４０４はＰＣＩバスである。前述のように従来のＰＣＩバスに接続できるデバイス（スロット、或いははんだ付けされた構成装置）の数には制限がある。本発明は、単一のホスト・ブリッジ４００によってサポートできる周辺装置の数を増すために、区別可能なバス４０２及び４０４を単一の論理バス（アービトレーション観点から）として処理できる。」
　
（コ）（公報第９頁第１６欄６〜３５行）
「【００６２】ここで図５を参照すると、２つの２次ＰＣＩバス・インタフェース４０８及び４１０を提供する能力を有する本発明の２重ＰＣＩホスト・ブリッジ４００と、改良されたピア・ツー・ピア・サポートが述べられている。
【００６３】ＰＣＩローカル・バス仕様はＰＣＩバスの電気特性を定義する。ＰＣＩ電気定義の容量性負荷ではタイミング予算が可能であり、バス・タイミング定義では最悪な場合の１０本のロードのバス・ローディングが可能である。本発明はＰＣＩバスのスロット・ファンアウト能力を非常に高める。これはシステム・インタフェース４２０によりシステム・バスの第１のバス１４に接続されたＰＣＩ２重ホスト・ブリッジ４００（図５参照）を提供し、実施される様々なバス・プロトコルにもとづくデータ及びアドレス情報などの制御情報をやりとりするためである。ホスト・ブリッジ４００は２つのＰＣＩバス・インタフェース４０８及び４１０を生成し、ＰＣＩバス・インタフェース４０８及び４１０（最大合計８スロット）において全体で２０本のバス・ロードを使用可能にする。」
　
（サ）（公報第９頁第１６欄４０行から第１０頁第１７欄８行）
「【００６４】図５は本発明で述べられる能力を示す。２つの２次ＰＣＩバス４０２及び４０４を生成するＰＣＩ２重ホスト・ブリッジ４００が示されている。この２重バス・チップ内の内部データ・パスは、方向制御ロジック（制御ロジック４０６内）によって制御され、ＰＣＩ２次インタフェース４０８及び４１０、並びに制御モジュール４０６に内蔵された制御の要となる中央ホストブリッジ間のトランザクションをステアし、その結果、２重チップはアウトバウンド・トランザクション・バッファ４１２とインバウンド・トランザクション・バッファ４１４の１組のホスト・ブリッジとなり、基本的に１つのホスト・ブリッジとして機能する。制御ロジック４０６は、コンフィグレーションに必要な構成レジスタと同様に、必要な制御を、アドレス・デコード、バッファ制御、トランザクション順序規則、方向制御（一定の方向にステアする）、アービトレーション、インタフェース制御、ピア・ツー・ピア制御、及びシステム・クロックに提供し、トランザクションがピア・ツー・ピアだと考えられるときを判断する。」
　
（シ）（公報第１０頁第１７欄３８行から第１８欄２行）
「【００６７】制御ロジック４０６の方向制御は、最後のアービトレーション・サイクルを獲得する制御マスタ・デバイスの位置にもとづき、情報を適切な内部データ・バス４２２、４２４及び４２６において正しい方向にステアするために必要である。トランザクションが内部データ・バス４２２でプロセッサからアウトバウンドされる場合、トランザクション制御情報が内部データ・バス４２４及び４２６に置かれ、情報を内部データ・バス４２４及び４２６を介して２次ＰＣＩバス・インタフェース４０８及び４１０の両方のそれぞれに送ることにより両方のＰＣＩバス（１つの論理バスとして動作する）に提供できる。更にトランザクションは、ターゲット・デバイスのアドレスにもとづいて、適切なＰＣＩバス４０２または４０４へステアされる。」
　
（ス）（公報第１０頁第１８欄１５〜２３行）
「内部データ・バス４２４または４２６の１つの物理ＰＣＩバスからシステムへのインバウンド・トランザクションは、内部データ・バス４２４を介してシステム・バス１４に送られるだけで、他の物理的なＰＣＩバスへのアウトバウンド・パスをとらない。例えば、バス４０４からのインバウンドＰＣＩトランザクションは、内部データ・バス４２６及び４２２を介してシステムにステアされるが、内部データ・バス４２４を介してＰＣＩバス４０２にはステアされない。」
　
　以上の引用例１の記載によれば、引用例１には以下の事項を含む発明（以下「引用例１発明」という。）が開示されていると認められる。
　
（ａ） 引用例１の上記（エ）の「データ処理システムはホスト・プロセッサ及び多数の周辺装置を有し、更に１つ以上のホスト・プロセッサと、周辺装置、及びネットワークのような相互接続された周辺装置を有する他のホスト・プロセッサとを連結する１つ以上のブリッジを有する。ホスト・バス−バス・ブリッジは、１次バス（例えばシステム・バス）と２重２次バス（例、ＰＣＩバスのようなＩ／Ｏバス）とを接続する。」という記載及び上記（ク）の「本発明はシステムを簡素化し、２重ホスト・ブリッジの上部（１次システム・バス・インタフェースの下）に唯一１つのＰＣＩホスト・ブリッジ機能を含めさせ、本質的にバス・ステア論理と他の制御機能を有する２重２次ＰＣＩバス・インタフェースを生成する。」という記載、上記（ケ）の「図６は本発明の構成を詳細に示すブロック図である。少なくとも１つのＣＰＵ１２が第１のバス１４によってシステム・メモリ１５に接続されている。２重ホスト・ブリッジ４００は、第１のバス１４（図５参照）に接続されている。」及び「好適な実施例では２次バス４０２及び４０４はＰＣＩバスである。」という記載並びに図６から（ここで、（エ）の「ホスト・プロセッサ」は（ケ）の「ＣＰＵ１２」に対応しており、以下、「ホスト・プロセッサ」という表現に統一する。同様に、（エ）の「ホスト・バス−バス・ブリッジ」は、（ク）（ケ）の「２重ホスト・ブリッジ」に対応しており、以下、「２重ホスト・ブリッジ」という表現に統一する。（エ）の「１次バス」あるいは「システム・バス」は、（ケ）の「第１のバス１４」に対応しており、以下、「システム・バス」という表現に統一する。）、引用例１には、複数のＰＣＩバスを有するデータ処理システムであって、ホスト・プロセッサおよびシステム・メモリに接続されたシステム・バスと、一つの２重ホスト・ブリッジを介してシステム・バスに接続された複数のＰＣＩバスと、システム・バスに複数のＰＣＩバス接続するための２重ホスト・ブリッジと、を備えたデータ処理システムが開示されていると認められる。
　
（ｂ）上記（シ）の「制御ロジック４０６の方向制御は、最後のアービトレーション・サイクルを獲得する制御マスタ・デバイスの位置にもとづき、情報を適切な内部データ・バス４２２、４２４及び４２６において正しい方向にステアするために必要である。トランザクションが内部データ・バス４２２でプロセッサからアウトバウンドされる場合、トランザクション制御情報が内部データ・バス４２４及び４２６に置かれ、情報を内部データ・バス４２４及び４２６を介して２次ＰＣＩバス・インタフェース４０８及び４１０の両方のそれぞれに送ることにより両方のＰＣＩバス（１つの論理バスとして動作する）に提供できる。更にトランザクションは、ターゲット・デバイスのアドレスにもとづいて、適切なＰＣＩバス４０２または４０４へステアされる。」という記載、及び、上記（ス）の「内部データ・バス４２４または４２６の１つの物理ＰＣＩバスからシステムへのインバウンド・トランザクションは、内部データ・バス４２４を介してシステム・バス１４に送られるだけで、他の物理的なＰＣＩバスへのアウトバウンド・パスをとらない。例えば、バス４０４からのインバウンドＰＣＩトランザクションは、内部データ・バス４２６及び４２２を介してシステムにステアされるが、内部データ・バス４２４を介してＰＣＩバス４０２にはステアされない。」という記載、並びに図５から、引用例１発明のＰＣＩバス４０２及び４０４は、ＰＣＩインターフェース４０８及び４１０と内部データバス４２４及び４２６を介して相互に接続されているから、ＰＣＩバス４０２は、ＰＣＩインターフェース４０８と内部データバス４２４によりバス・セグメントとして定義され、同様に、ＰＣＩバス４０４は、ＰＣＩインターフェース４１０と内部データバス４２６によりバス・セグメントとして定義されていると言える。さらに、内部データバス４２４及び４２６は、内部データ・バス４２６及びシステム・インタフェース等を介してシステム・バスに接続されている。また、３つの内部データ・バス４２２，４２４及び４２６を介したトランザクションの方向を正しい方向にステアする制御ロジック４０６の方向制御を備えており、３つの内部データ・バス４２２，４２４及び４２６の間で何らかの接続制御を行っているものと認められる。
　
（ｃ）引用例１の図５の２重ホスト・ブリッジ４００内の制御モジュール４０６内には「システム・クロック」という記載があり、さらに、制御モジュール４０６とピア・ツー・ピア・ブリッジ機能及び制御（パス・スルー）４１６とを結ぶ２つの配線の傍には「クロックＡ」及び「クロックＢ」という記載があるから、引用例１発明の２重ホスト・ブリッジは、システム・クロックを備えており、２種類の異なるクロックを生成していることを示唆しているものと認められる。
　
（ｄ）引用例１の上記（ケ）の「好適な実施例では２次バス４０２及び４０４はＰＣＩバスである。前述のように従来のＰＣＩバスに接続できるデバイス（スロット、或いははんだ付けされた構成装置）の数には制限がある。」という記載、上記（コ）の「ホスト・ブリッジ４００は２つのＰＣＩバス・インタフェース４０８及び４１０を生成し、ＰＣＩバス・インタフェース４０８及び４１０（最大合計８スロット）において全体で２０本のバス・ロードを使用可能にする。」という記載、及び、図６のＰＣＩバス４０２及び４０４にそれぞれ接続されているＰＣＩデバイス４０１及び４０３という記載から、引用例１発明のＰＣＩバスには、複数のスロットが接続されているものと認められる。
　
（ｅ）引用例１の上記（オ）の「ホスト・プロセッサはデータをＩ／Ｏバスの周辺装置に要求し得る。データは宛先バスの周辺装置から取り出され、トランザクションが終了したとみなされる前にホスト・ブリッジを介して開始バスのホスト・プロセッサに渡さなければならない。」という記載、及び、上記（カ）の「本発明では性能改良及び実施形態の簡素化のためにロード・オペレーション（ホスト・プロセッサに対する読取りオペレーション）・パスとストア（ホスト・プロセッサに対する書込みオペレーション）・パスは、周辺装置とシステム・メモリ間の直接記憶アクセス（ＤＭＡ）・パスから独立させなければならない。」という記載、上記（ケ）の「好適な実施例では２次バス４０２及び４０４はＰＣＩバスである。前述のように従来のＰＣＩバスに接続できるデバイス（スロット、或いははんだ付けされた構成装置）の数には制限がある。」という記載から、引用例１発明のホスト・プロセッサはデータをＰＣＩバスの周辺装置に要求し得えて、データは宛先バスの周辺装置から取り出されて、ホスト・ブリッジを介してシステム・バスのホスト・プロセッサに渡されること、及び、周辺装置とシステム・メモリ間に直接記憶アクセス（ＤＭＡ）・パスが存在していることが認められる。つまり、ホスト・ブリッジ及びシステム・メモリは、ＰＣＩバスのスロット等で接続された周辺装置とデータを共用していると言える。
　
　したがって、引用例１発明は、複数のＰＣＩバスを有するデータ処理システムであって、ホスト・プロセッサおよびシステム・メモリに接続されたシステム・バスと、一つの２重ホスト・ブリッジを介してシステム・バスに接続された複数のＰＣＩバスと、システム・バスに複数のＰＣＩバス接続するための２重ホスト・ブリッジと、を備え、
ＰＣＩバスには、複数のスロットが接続されており、
ホスト・ブリッジ及びシステム・メモリは、ＰＣＩバスのスロット等で接続された周辺装置とデータを共用している、
データ処理システムであると認められる。
　
　同じく、原査定の拒絶の理由に引用された特開平６−２９９９７号公報（以下，「引用例２」という。）には，図面と共に，
「【０００９】以上の構成となっているため、バスラインに多くの負荷、即ち、スレーブをバスにつなげれば、規定されるバス容量を越えてしまい、バスに流れる信号が図７に示すように波形が鈍ってしまい、データの送受信ができなくなると言う問題が発生する。
【００１０】
【発明が解決しようとする課題】本発明は、上述した点を解決するために、規定されるバス容量以上の負荷を接続でき、バスラインで多くのスレーブにデータを送受信するような双方向シリアルバスシステムを構成することを目的とする。
【００１１】
【課題を解決するための手段】
  本発明は、データの送受信が可能な双方向シリアルデータバスシステムにおいて、データの転送を可能にし、データの転送開始と終了を制御する制御部と、該制御部から指定され、データを送受信する被制御部と、前記制御部と前記被制御部との間を結びデータが伝送されるバスラインと、前記バスラインを少なくとも２系統以上に分割し、かつ各分割された前記バスラインに対し、前記制御部と前記被制御部との間に直列に設けられたスイッチ手段と、前記制御部がデータの転送を行う被制御部とのバスライン系統のみが接続されるように前記スイッチ手段をオンする制御手段とからなる双方向シリアルデータバスシステムである。」（公報第２頁第２欄４４行から第３頁第３欄１７行）と記載されており、さらに、図１の記載から、引用例２には、バスラインに多くの負荷、即ち、スレーブをバスにつなげれば、規定されるバス容量を越えてしまい、多くのスレーブをつなげることができないという課題を解決するために、バスラインにスイッチ手段を設けて、バスラインを複数に分割するバス管理技術が開示されていると認められる。
　
（３）対比
　そこで、本願補正発明と引用例１発明とを対比すると、引用例１発明の「ＰＣＩバス」は、本願発明の「ローカル・バス」に相当し、以下同様に、「データ処理システム」は「コンピュータ・システム」に、「ホスト・プロセッサ」は「プロセッサ」に、「２重ホスト・ブリッジ」は「ホスト・ブリッジ」に、「スロット」は、「周辺構成要素スロット」に、それぞれ相当するから、両者は、
「複数のローカル・バスを有するコンピュータ・システムであって、
　プロセッサおよびシステム・メモリに接続されたシステム・バスと、
　一つのホスト・ブリッジを介して前記システム・バスに接続された前記複数のローカル・バスと、　前記システム・バスに前記複数のローカル・バスを接続するための前記一つのホスト・ブリッジと、ここで前記ホスト・ブリッジは、異なる周波数を有する複数のクロックとを含む、及び
　前記複数のローカル・バスに接続された複数の周辺構成要素スロットと、ここで少なくとも１つの前記周辺構成要素スロットが、前記プロセッサおよび前記システム・メモリとデータを共用する、
　を含む、前記コンピュータ・システム。」の点で一致し、以下の点で一応相違している。
　
［相違点１］本願補正発明の「ローカル・バス」は、「第１組と第２組のインライン電子スイッチを含」み、「前記第１組のインライン電子スイッチが前記複数のローカル・バスの一つの第１のローカル・バス・セグメントを定義し、かつ前記第２組のインライン電子スイッチが前記複数のローカル・バスの前記一つの第２のローカル・バス・セグメントを定義し、前記第１のローカル・バス・セグメントは前記第１組のインライン電子スイッチを介して前記ホスト・ブリッジに接続され、前記第２のローカル・バス・セグメントは前記第２組のインライン電子スイッチを介して前記ホスト・ブリッジに接続され」ているのに対し、引用例１発明の２つの「ローカル・バス」（引用例１のＰＣＩバス４０２及び４０４）は、（ｂ）で上述したように、内部データ・バス４２４及び４２６とＰＣＩインターフェース４０８及び４１０によりローカル・バス・セグメントとして定義され、３つの内部データ・バス４２２，４２４及び４２６とＰＣＩインターフェースさらにシステム・インターフェースを介して、システム・バスと接続されており、トランザクションの方向を正しい方向にステアする制御ロジック４０６の方向制御により、３つの内部データ・バス４２２，４２４及び４２６の間で何らかの接続制御を行っているものと認められるが、「第１組と第２組のインライン電子スイッチを含」んでいることや、「前記第１組のインライン電子スイッチが前記複数のローカル・バスの一つの第１のローカル・バス・セグメントを定義し、かつ前記第２組のインライン電子スイッチが前記複数のローカル・バスの前記一つの第２のローカル・バス・セグメントを定義し、前記第１のローカル・バス・セグメントは前記第１組のインライン電子スイッチを介して前記ホスト・ブリッジに接続され、前記第２のローカル・バス・セグメントは前記第２組のインライン電子スイッチを介して前記ホスト・ブリッジに接続され」ていることが明記されていない点。
　
［相違点２］本願補正発明の「ホスト・ブリッジ」は、「異なる周波数を有する前記複数のバス・クロックから前記複数のローカル・バスのそれぞれのバス・クロックを選択するための前記周波数制御論理機構と複数のバス・クロックとを含む」に対し、引用例１発明では、「異なる周波数を有する」クロックＡとクロックＢとを含んでいることが認められるものの、これらのクロックＡ及びＢを複数のローカル・バスに与えることや、複数のローカル・バスのそれぞれのバス・クロックとして選択するための前記周波数制御論理機構を備えることが明記されていない点。
　
（４）判断
［相違点１］について
　前記引用例２の記載には、上述したように、バスラインに多くの負荷をつなげれば、規定されるバス容量を越えてしまい、多くの負荷をつなげることができないという課題を解決するために、バスラインにスイッチ手段を設けて、バスラインを複数に分割するバス管理技術が開示されており、引用例１発明と引用例２の技術分野は、バス管理技術という点で共通しており、さらに、解決すべき課題も、バスに接続可能な負荷数の制限を緩和するために、分離された複数のバスを備えて、全体として、バスに接続可能な負荷数を増加させるという点で一致しているから、引用例１発明の内部データ・バスによりローカル・バス・セグメントを定義して方向制御による内部バス間の接続制御を行う構成に代えて、引用例２に記載のスイッチ手段によりローカル・バス・セグメントを定義し、スイッチ手段を介してシステムバスと接続する構成を採用することは、当業者が容易に想到し得る範囲内に過ぎない。
　
［相違点２］について
　引用例１発明の属するＰＣＩバスを備えたパーソナルコンピュータシステムの技術分野において、ＰＣＩバスに接続されたＰＣＩスロットに差し込まれているＰＣＩデバイスの動作可能な周波数の上限を検出して、すべて６６ＭＨｚで動作可能である場合に、６６ＭＨｚのバスクロックをＰＣＩバスに提供し、ひとつでも、そのＰＣＩバスに接続されているＰＣＩデバイスの動作周波数が３３ＭＨｚである場合に、３３ＭＨｚのバスクロックをＰＣＩバスに提供するＰＣＩバスインタフェースは、本願出願前に周知の技術に過ぎず（例えば、原査定の拒絶の理由に引用された特開平８−１８００１３号公報、あるいは、同じく特開平６−３１４２５５号公報を参照されたい。）、また、複数のＰＣＩバスクロックを得るために、３３ＭＨｚのシステムクロックを２倍速のＰＬＬに入力して６６ＭＨｚクロックを生成し、複数のＰＣＩバスクロックを適宜選択してＰＣＩバスに与える技術についても、本願出願前に周知の技術に過ぎないから、引用例１発明のホスト・ブリッジ内のＰＣＩインタフェース４０８及び４１０に、当該ＰＣＩバスインタフェース技術を採用して、３３ＭＨｚのシステムクロックそのもの、あるいは、システムクロックからＰＬＬで生成した６６ＭＨｚクロックを、ＰＣＩバススロットに接続されているＰＣＩデバイスの動作可能周波数に応じて選択して、バスクロックとしてＰＣＩバス４０２および４０４に与える構成、すなわち、ホスト・ブリッジ内に、複数の周波数を有するクロックを備えて、複数のローカル・バスのそれぞれに適切な周波数のバスクロックを選択して与える構成とすることは、当業者が設計上適宜なし得た程度の事項に過ぎない。
　
　また、本願補正発明の効果についてみても、上記構成の採用に伴って、当然に予測される程度のものに過ぎず、格別顕著なものがあるとは認められない。
　
　したがって、本願補正発明は、引用例１及び引用例２に記載された発明及び周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　以上のとおり、本件補正は、平成１５年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に違反するので、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成１４年１１月２２日日付の手続補正は上記のとおり却下されたので，本願の請求項１に係る発明（以下，「本願発明」という。）は，平成１４年６月２５日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりのものである。
「ローカル・バスを有するコンピュータ・システムであって、
　プロセッサおよびシステム・メモリに接続されたシステム・バスと、
　ホスト・ブリッジを介して前記システム・バスに接続された複数の前記ローカル・バスと、
　周波数制御論理機構と複数のバス・クロックとを含む前記ホスト・ブリッジと、ここで前記周波数制御論理機構は、異なる周波数を有する前記複数のバス・クロックから前記複数のローカル・バスのそれぞれのバス・クロックを選択する、及び
　前記複数のローカル・バスに接続された複数の周辺構成要素スロットと、ここで少なくとも１つの前記周辺構成要素スロットが、前記プロセッサおよび前記システム・メモリとデータを共用する、
　を含む、前記コンピュータ・システム。」
　
　（１）引用例
　原査定の拒絶の理由に引用された引用例、及びその記載事項は、前記「２．（２）」に記載したとおりである。　
　
　（２）対比・判断
　本願発明は、前記２．で検討した本願補正発明から「ローカル・バス」の限定事項である「
第１組と第２組のインライン電子スイッチを含む前記複数のローカル・バスと、ここで前記第１組のインライン電子スイッチが前記複数のローカル・バスの一つの第１のローカル・バス・セグメントを定義し、かつ前記第２組のインライン電子スイッチが前記複数のローカル・バスの前記一つの第２のローカル・バス・セグメントを定義し、前記第１のローカル・バス・セグメントは前記第１組のインライン電子スイッチを介して前記ホスト・ブリッジに接続され、前記第２のローカル・バス・セグメントは前記第２組のインライン電子スイッチを介して前記ホスト・ブリッジに接続される
　
　（３）むすび
　以上のとおり、本願発明は、引用例１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって，結論のとおり審決する。