【事件の表示】
　平成　５年特許願第　　３０１１号「半導体装置」拒絶査定不服審判事件〔平成　６年　７月２６日出願公開、特開平　６−２０８７９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯、本願発明
　本願は、平成５年１月１２日の出願であって、その特許請求の範囲の請求項３に係る発明は、平成１１年１２月１日付け、平成１４年２月２７日付け、および平成１４年７月１０日付けの各手続補正書により補正された明細書および図面の記載からみて、請求項３に記載された次のとおりのものと認めることができる。
「複数の並列接続されたｐＭＯＳトランジスタと、複数の直列接続されたｎＭＯＳトランジスタと、を直列接続した複数のＮＡＮＤゲート回路を含むＣＭＯＳ型半導体装置において、
　前記複数のＮＡＮＤゲート回路のうち、少なくとも１つのＮＡＮＤゲート回路においては、複数のｎＭＯＳトランジスタで、ゲート電圧がスタンドバイ時に“Ｌ”となるものの複数のうち、少なくとも一つは他よりもしきい値電圧が高いトランジスタで構成されることを特徴とする半導体装置。」
　
２．引用例
　これに対して、原査定の拒絶理由に引用された特開平２−１２２７２６号公報（平成２年５月１０日公開、以下「引用例」という）には、次のとおりの記載がなされている。
  名称を「半導体集積回路装置」とする発明について、
（ａ）従来の半導体集積回路の一例として、第３図にＣＭＯＳで構成された４段のインバータ回路を示す。・・・半導体集積回路装置、特にメモリ装置においては低消費電力化のためパワーダウンモード（スタンバイモード）という機能を有しており、半導体集積回路装置を使用しない時は電力を少なくするような回路構成になっている。図において、“Ｌ”あるいは“Ｈ”の論理レベルはパワーダウン時のレベルであり、この場合、トランジスタＮ２０、Ｐ２１、Ｎ２２、Ｐ２３がＯＦＦ状態になりパワーカットする役割をしている。また、トランジスタＰ２０、Ｎ２１、Ｐ２２、Ｎ２３はパワーダウン時ＯＮ状態になっており、パワーカットの役割はしていない。そして、製造工程を容易にするためＰチャネルトランジスタＰ２０、Ｐ２１、Ｐ２２、Ｐ２３の閾値は同一であり、ＮチャネルトランジスタＮ２０、Ｎ２１、Ｎ２２、Ｎ２３の閾値も同一にすることが一般的である。・・・従来の半導体集積回路に使用しているトランジスタは、ＯＦＦ時のリーク電流を防止するということで閾値の絶対値を大きくしていた。例えばＰチャネルトランジスタの閾値Ｖｔｈｐ＝−１．０Ｖ、Ｎチャネルトランジスタの閾値Ｖｔｈｎ＝−１．０Ｖといった閾値を用いており、リーク電流による消費電力の増加を防いでいた。この場合、トランジスタがＯＮ状態になったときは当然のことながらトランジスタのＯＮ抵抗が大きくなり、回路の高速化つまり半導体装置の高速化が容易にできないという問題点があった（第１頁左下欄下から４行ないし第２頁左上欄１２行、第３図）。
（ｂ）この発明に係る半導体集積回路装置はパワーダウン時においてＯＮ状態になるトランジスタの閾値の絶対値をＯＦＦ状態になるトランジスタの閾値の絶対値に比べて小さくしたものである。この発明に係る半導体集積回路装置は半導体装置の低消費電力を維持しながら高速化することが可能になる（第２頁左上欄下から３行ないし右上欄５行）。
（ｃ）第１図はこの発明の一実施例であるＣＭＯＳで構成された４段のインバータ回路を示す。図において、Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３はＰチャネルトランジスタ、Ｎ１０、Ｎ１１、Ｎ１２、Ｎ１３はＮチャネルトランジスタである。また、図において、“Ｌ”あるいは“Ｈ”の論理レベルはパワーダウン時のレベルであり、トランジスタＮ１０、Ｐ１１、Ｎ１２、Ｐ１３はＯＦＦ状態になり、トランジスタＰ１０、Ｎ１１、Ｐ１２、Ｎ１３はＯＮ状態になっている。ここで、Ｐチャネルトランジスタとして閾値の異なる２種類のトランジスタを設け、その閾値をＶｔｈｐ１、Ｖｔｈｐ２とする。両閾値は｜Ｖｔｈｐ１｜＞｜Ｖｔｈｐ２｜という関係にあり、パワーダウン時ＯＦＦ状態にあるトランジスタＰ１１、Ｐ１３の閾値はＶｔｈｐ１とし、ＯＮ状態にあるトランジスタＰ１０、Ｐ１２の閾値はＶｔｈｐ２とする。同様にＮチャネルトランジスタとしてＶｔｈｎ１、Ｖｔｈｎ２という２種類の閾値を持つトランジスタを設ける。両閾値は｜Ｖｔｈｎ１｜＞｜Ｖｔｈｎ２｜という関係にあり、パワーダウン時ＯＦＦ状態にあるトランジスタＮ１０、Ｎ１２の閾値はＶｔｈｎ１とし、ＯＮ状態にあるトランジスタＮ１１、Ｎ１３の閾値はＶｔｈｎ２とする（第２頁右上欄９行ないし左下欄９行、第１図）。
（ｄ）また、第２図にＰチャネルトランジスタとＮチャネルトランジスタのゲート電圧Ｖｇに対するソース・ドレイン電流Ｉｄｓの関係を示す。例えば、Ｎチャネルトランジスタの場合、トランジスタをＯＮ状態にさせるためゲート電圧Ｖｇ１を加えると、Ｖｔｈｎ１という閾値を持つトランジスタとＶｔｈｎ２という閾値を持つトランジスタのソース・ドレイン電流はそれぞれＩｄｓ１、Ｉｄｓ２となる。図から明らかなように閾値の低いトランジスタのソース・ドレイン電流Ｉｄｓが大きくなり（Ｉｄｓ２＞Ｉｄｓ１）、閾値の低いトランジスタを集積回路に用いたとき高速化が可能になる。逆に、トランジスタをＯＦＦ状態にするためにゲート電圧を０Ｖとしたとき、閾値が大きいトランジスタの方がゲート電圧との差が大きくなり、リーク電流を防止することが可能になる（第２頁左下欄１０行ないし右下欄５行）。
（ｅ）以上のようにこの発明によれば、半導体集積回路において、パワーダウン時ＯＮ状態になるトランジスタの閾値の絶対値を小さくし、ＯＦＦ状態になるトランジスタの閾値の絶対値を大きくしているために、消費電力を小さく維持したまま半導体集積回路装置を高速動作させることができる（第２頁右下欄９行ないし１４行）。
　
３．対比
　本願の前記請求項３に係る発明（以下「本願発明」という。）と引用例に記載された発明（以下「引用発明」という。）とを対比すると次のことが認められる。
（ア）本願発明は、「複数の並列接続されたｐＭＯＳトランジスタと、複数の直列接続されたｎＭＯＳトランジスタと、を直列接続した複数のＮＡＮＤゲート回路を含むＣＭＯＳ型半導体装置」を対象とするところ、引用発明は、引用例の前記記載（ａ）ないし（ｃ）によれば、ＣＭＯＳで構成された４段のインバータ回路を含む半導体集積回路に関するものであることから、本願発明と引用発明は、ともに、複数のｐＭＯＳトランジスタと複数のｎＭＯＳトランジスタとを接続したゲート回路を含むＣＭＯＳ型半導体装置を対象とするものであるといえる。
（イ）もっとも、本願発明では、上記ゲート回路が、複数の並列接続されたｐＭＯＳトランジスタと、複数の直列接続されたｎＭＯＳトランジスタと、を直列接続したＮＡＮＤゲート回路であって、複数のゲート回路を含むのに対し、引用発明では、複数のｐＭＯＳトランジスタと、複数のｎＭＯＳトランジスタとを接続した４段のインバータ回路であって、複数のゲート回路を含むことは開示されていない。
（ウ）また、引用例の前記記載（ａ）、（ｃ）ないし（ｅ）によれば、引用発明は、半導体集積回路装置のインバータ回路において、複数のｎＭＯＳトランジスタで、ゲート電圧が、パワーダウン時（スタンバイ時）に“Ｌ”となるもの（トランジスタＮ１０、Ｎ１２）を他のトランジスタ（Ｎ１１、Ｎ１３）よりも閾値が高いトランジスタで構成することにより、リーク電流を防止し低消費電力とするとともに、高速化するというのであるから、引用発明は、本願発明と同様、ゲート回路（引用発明でいう４段のインバータ回路）においては、複数のｎＭＯＳトランジスタで、ゲート電圧がスタンドバイ時に“Ｌ”となるものの複数は他よりもしきい値電圧が高いトランジスタで構成されているといえる。
（エ）もっとも、上記他よりもしきい値電圧が高いトランジスタが、本願発明では、ゲート電圧がスタンドバイ時に“Ｌ”となるものの複数のうち、少なくとも一つであるのに対し、引用発明では、ゲート電圧がスタンドバイ時に“Ｌ”となるものの複数のうち、少なくとも一つとはしていない。
　
　以上の対比結果によれば、本願発明と引用発明との一致点、相違点は次のとおりであると認めることができる。
［一致点］
　両者はいずれも、
「複数のｐＭＯＳトランジスタと、複数のｎＭＯＳトランジスタと、を接続したゲート回路を含むＣＭＯＳ型半導体装置において、
　前記ゲート回路においては、複数のｎＭＯＳトランジスタで、ゲート電圧がスタンドバイ時に“Ｌ”となるものは他よりもしきい値電圧が高いトランジスタで構成されることを特徴とする半導体装置。」であるといえる点。
　
［相違点］
　相違点（１）
　本願発明では、上記ゲート回路を複数含み、そのうち少なくとも１つのゲート回路において、複数のｎＭＯＳトランジスタで、ゲート電圧がスタンドバイ時に“Ｌ”となるものは他よりもしきい値電圧が高いトランジスタで構成しているのに対し、引用発明では、ゲート回路を複数含むことについての開示はない点。
　相違点（２）
　本願発明では、上記ゲート回路が、「複数の並列接続されたｐＭＯＳトランジスタと、複数の直列接続されたｎＭＯＳトランジスタと、を直列接続した複数のＮＡＮＤゲート回路」であり、ゲート電圧がスタンドバイ時に“Ｌ”となる複数のｎＭＯＳトランジスタのうち、少なくとも一つのしきい値電圧を他より高くするのに対し、引用発明では、上記ゲート回路が４段のインバータ回路であり、ゲート電圧がスタンドバイ時に“Ｌ”となる複数のｎＭＯＳトランジスタの全てのしきい値電圧を他より高くしている点。
　
４．判断
　そこで以下、上記相違点について判断する。
　相違点（１）について
　半導体集積回路の技術分野において、複数のゲート回路を含む半導体集積回路装置は当業者に周知のものであり、引用発明においてゲート回路を複数含むようにすることは当業者が適宜想到し得ることであり、上記相違点（１）が格別なものとは認められない。
　
　相違点（２）について
　引用発明は、上記のとおり、インバータ回路を含むＣＭＯＳ型半導体装置において、スタンドバイ時にゲート電圧が“Ｌ”となる複数のｎＭＯＳトランジスタ、すなわちスタンドバイ時にＯＦＦとなる複数のｎＭＯＳトランジスタのしきい値電圧を他のｎＭＯＳトランジスタのしきい値電圧よりも高くすることにより、スタンドバイ時のリーク電流を防止して低消費電力とするとともに、高速動作させようとするものであるところ、複数の並列接続されたｐＭＯＳトランジスタと、複数の直列接続されたｎＭＯＳトランジスタと、を直列接続した複数のＮＡＮＤゲート回路を含むＣＭＯＳ型半導体装置は周知のもの（例えば、特開平４−３４０７４７号公報等参照）であり、また、このような半導体装置が引用発明と同様の課題を有することは明らかであることからすると、引用発明に開示される技術事項を上記のような周知のＮＡＮＤゲート回路を含むＣＭＯＳ型半導体装置に適用することは、当業者が必要に応じて適宜なし得たことと認められる。また、上記適用に際して、ＮＡＮＤゲート回路の直列接続されたｎＭＯＳトランジスタの少なくとも一つのトランジスタのしきい値電圧を他よりも高くすることでスタンドバイ時のリーク電流を防止することができることは当業者において自明のことであるから、装置の低消費電力化を図るとともに、高速化を図るため、ゲート電圧がスタンドバイ時に“Ｌ”となる複数のｎＭＯＳトランジスタのうち、少なくとも一つのしきい値電圧を他より高くする様に構成することは、当業者が格別の困難性なくなし得たことと認められ、上記相違点（２）において本願発明が引用発明に比し格別のものであるとすることはできない。
　
　以上判断したとおり、本願発明における上記各相違点に係る構成は、当業者に想到し難い格別のものであるとはいえず、また本願発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
　
５．むすび
　以上のとおりであるから、本願発明は、引用例及び周知の事項に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願の他の請求項について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。