【事件の表示】
　平成　７年特許願第３１７９２６号「ＤＲＡＭシステム、ＤＲＡＭシステムの動作方法」拒絶査定不服審判事件〔平成　９年　６月２０日出願公開、特開平　９−１６１４７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成７年１２月６日に出願されたものであって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１２年４月２８日付けの手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次の事項により特定されるものと認める。
　
【請求項１】
　チップと、
　前記チップ上に実装され、メモリセルのセンシング、ライトバックおよびプリチャージを含むその全体に対する操作が複数のパイプラインステージでパイプライン化されたＤＲＡＭアレイと、
　前記チップ上に実装され、前記複数のパイプラインステージを制御するための信号を生成し、前記ＤＲＡＭアレイを制御する制御論理と、
　前記チップ上に実装され、前記ＤＲＡＭアレイからフェッチしたデータを格納し、バーストモードで前記データを入出力するバッファ手段と、
　を備えたＤＲＡＭシステムであって、
　前記制御論理は、前記パイプラインステージと前記バッファ手段との間の双方向データ転送を制御し、
　前記複数のパイプラインステージは、ＤＲＡＭアレイからフェッチすべきデータのアドレスを設定する第１ステージと、前記ＤＲＡＭアレイの内部メモリ動作を行う第２ステージとを有するＤＲＡＭシステム。
　　　
２．刊行物に記載されている発明
　これに対し、原査定の拒絶の理由に引用された、特開平６−７６５６６号公報（以下、「刊行物１」という。）には、半導体メモリ装置に関して、図１、図３、図６と共に以下の記載がなされている。
　
【０００２】
【従来の技術】従来技術のダイナミック・ランダム・アクセス・メモリ（以下ＤＲＡＭという）の代表的な構成を示す図６を参照すると、従来技術のＤＲＡＭは、アドレス信号ＡＤＤｉの供給を受ける入力端子１と外部クロック信号ＣＬＫの供給を受ける入力端子２と上記アドレス信号ＡＤＤｉを行および列の選択信号ＮＲＡＳおよびＮＣＡＳのそれぞれに同期して時分割的に行アドレス信号８１と列アドレス信号９１に分離してそれぞれを行アドレスラッチ１１および列アドレスラッチ２１にラッチする。これら行アドレス信号８１および列アドレス信号９１のそれぞれは行アドレスバッファ１２の出力信号８３および列アドレスバッファの出力信号９２として行アドレスデコーダ１３および列アドレスデコーダ２３でデコーダされ行アドレスデコーダ信号８３および列アドレスデコーダ信号９３として出力される。上記行アドレスデコーダ信号８３は行選択ドライバー１５を通り行選択線８４が上記行線択ドライバー１５により駆動されメモリセルアレイ７１の一本のワード線ＷＬが選択される。また上記列アドレスデコーダ信号９３は列線択ドライバー２５を通り列選択線９４が上記列選択ドライバー２５に駆動され列セレクタ回路６１を通して複数のセンスアンプ回路６２のうち選択されるセンスアンプ回路６３のみがビット線対ＢＬａおよびＢＬｂを経由してメモリセルＭＣに接続され、メモリセルＭＣがアクセスされる。上記センスアンプ回路６３は内部バスＢＵＳ１およびＢＵＳ２と電気的に接続され、リード動作の場合は上記センスアンプ回路６３の出力をリードアンプ４１により増巾し、リードアウトバッファ４２により出力端子４を経由し外部へ出力データＯＵＴｉとして出力される。
　
【０００３】一方、ライト動作の場合は、データ入力ＩＮｉの供給を受ける入力端子３より上記データ入力ＩＮｉが上述の外部クロック信号ＣＬＫに同期して制御回路Ｇ３より出力された内部クロック信号φＬ１でラッチするデータラッチ５３を通してライトインバッファ５２に伝達される。この信号はライトアンプ５１により上記内部バスＢＵＳ１およびＢＵＳ２がそれぞれ駆動され選択されたセンスアンプ回路６３を経由しメモリセルＭＣへデータの書込みが行われる。
　
【０００９】
【実施例】本発明の第１の実施例の半導体メモリ装置のブロック図を示す図１を参照すると、本発明の第１の実施例の半導体メモリ装置は、行アドレスデコーダ１３の行アドレスデコーダ信号８３をラッチする行選択ラッチ回路１４と、列アドレスデコーダ２３の列アドレスデコーダ信号９３をラッチする列選択ラッチ回路２４と、上記行および列選択ラッチ回路１４および２４のそれぞれを制御する制御回路３４および３５と、リードアンプ４１の出力信号をラッチするリードラッチ回路４３と、ライトインバッファ５２の出力信号をラッチするライトラッチ回路５４と、上記リードラッチ回路４３を制御する制御回路３７ならびに上記ライトラッチ回路５４を制御する制御回路３６とが追加された以外は従来技術の半導体メモリ装置と同一構成であり、同じ構成要素には同一参照符号が付してある。
　
【００１１】次に本発明の第１の実施例の半導体メモリ装置の動作について説明する。外部入力クロックＣＬＫのクロック周波数ｆがｆ＝３３．３ＭＨｚの場合、３つの異るクロックＣＬＫ（１ｆ）＝３３．３ＭＨｚ，ＣＬＫ（２ｆ）＝６６．６ＭＨｚおよびＣＬＫ（３ｆ）＝１００ＭＨｚとなり上記クロックＣＬＫ（１ｆ），ＣＬＫ（２ｆ）およびＣＬＫ（３ｆ）のそれぞれに対応する上記ＤＲＡＭの内部動作状態を示すタイミングチャートである図３を参照すると、ＯＰ（３ｆ），ＯＰ（２ｆ）およびＯＰ（１ｆ）は上記周波数ｆに対応する上記ＤＲＡＭの内部動作段階をそれぞれ示し、ＭＯＤＥ（３ｆ）はレジスタ２０２の出力信号でクロック周波数ｆが３ｆの時“１”状態を出力する様に設定される。同様に、ＭＯＤＥ（２ｆ）はレジスタ２０２の出力信号でクロック周波数ｆが２ｆの時“１”状態を出力し、ＭＯＤＥ（１ｆ）はクロック周波数ｆが１ｆの時“１”状態を出力するように設定される。従って、ＭＯＤＥ（３ｆ）＝“１”の時、ラッチ信号φＬ１，φＬ２およびφＬ３のそれぞれは最も速い周波数の外部入力クロックＣＬＫ（３ｆ）と同期して動作する。ＭＯＤＥ（２ｆ）＝“１”の時はラッチ信号φＬ１およびφＬ３が動作し、ＭＯＤＥ（１ｆ）＝１の時はφＬ１のみが動作する。
　
【００１２】次に、本実施例のＤＲＡＭの内部回路動作について詳しく説明する。まずＯＰ（１ｆ）の場合については、従来技術のＤＲＡＭの動作と全く同等であり、行および列アドレス入力信号８１および９１のそれぞれのみをラッチ信号ＮＲＡＳおよびＮＣＡＳによりラッチされる。ＡＤＤはアドレス入力信号８１および９１からアドレスデコーダ出力信号８３および９３までの内部動作を示し、ＲＡＭＰは列選択ドライバー２５からリードアンプ４１の出力までの内部動作を示し、ＲＯＵＴは、リードラッチ回路４３からリードアウトバッファ４１によるデータ出力までの内部動作を示す。ＯＰ（１ｆ）のリード動作では、ＡＤＤ，ＲＡＭＰおよびＲＯＵＴがシーケンシャルに動作する。
　
【００１３】（ＡＤＤ＋ＤＬ）は、上記ＡＤＤの他に、ライトデータのデータラッチ５３の動作を含む内部動作を示し、ＷＡＭＰは、ライトインバッファ５２の出力までの段を示し、ＷＩＮはライトアンプ５１によるメモリセルＭＣへのライト動作完了までの段を示す。ＯＰ（１ｆ）のライト動作では、（ＡＤＤ＋ＤＬ），ＷＡＭＰおよびＷＩＮの段が連続して動作する。次にＯＰ（３ｆ）の場合について説明する。図３のＯＰ（３ｆ）に示した様に、上述の３つの段は、それぞれ、外部入力クロックＣＬＫに従って発生するラッチ信号φＬ１，φＬ２およびφＬ３によって、分離される。また、ＯＰ（２ｆ）の場合についても、ＯＰ（３ｆ）の場合同様に、ラッチ信号φＬ１およびφＬ３によって２段に分離される。ＯＰ（２ｆ）およびＯＰ（３ｆ）の場合、メモリ動作完了までに外部入力クロックＣＬＫ（２ｆ）およびＣＬＫ（３ｆ）のそれぞれのクロックサイクルが２サイクルおよび３サイクルを必要とするが、同一サイクル内で異なったアドレス入力データに従ったメモリ動作が実行できるため、システムのパフォーマンスを２倍３倍までに向上できる。
　
　上記記載から、刊行物１には、次の発明（以下「刊行物１記載発明」という。）が記載されていると認められる。
　
　アドレス信号ＡＤＤｉの供給を受ける入力端子１と外部クロック信号ＣＬＫの供給を受ける入力端子２と上記アドレス信号ＡＤＤｉを行および列の選択信号ＮＲＡＳおよびＮＣＡＳのそれぞれに同期して時分割的に行アドレス信号８１と列アドレス信号９１に分離してそれぞれを行アドレスラッチ１１および列アドレスラッチ２１にラッチし、
　行アドレス信号８１および列アドレス信号９１のそれぞれは行アドレスバッファ１２の出力信号８３および列アドレスバッファ２２の出力信号９２として行アドレスデコーダ１３および列アドレスデコーダ２３でデコーダされ行アドレスデコーダ信号８３および列アドレスデコーダ信号９３として出力され、
　上記行アドレスデコーダ信号８３は行選択ドライバー１５を通り行選択線８４が上記行線択ドライバー１５により駆動されメモリセルアレイ７１の一本のワード線ＷＬが選択され、
　上記列アドレスデコーダ信号９３は列線択ドライバー２５を通り列選択線９４が上記列選択ドライバー２５に駆動され列セレクタ回路６１を通して複数のセンスアンプ回路６２のうち選択されるセンスアンプ回路６３のみがビット線対ＢＬａおよびＢＬｂを経由してメモリセルＭＣに接続され、メモリセルＭＣがアクセスされ、
　上記センスアンプ回路６３は内部バスＢＵＳ１およびＢＵＳ２と電気的に接続され、リード動作の場合は上記センスアンプ回路６３の出力をリードアンプ４１により増巾し、リードアウトバッファ４２により出力端子４を経由し外部へ出力データＯＵＴｉとして出力され、一方、ライト動作の場合は、データ入力ＩＮｉの供給を受ける入力端子３より上記データ入力ＩＮｉが上述の外部クロック信号ＣＬＫに同期して制御回路Ｇ３より出力された内部クロック信号φＬ１でラッチするデータラッチ５３を通してライトインバッファ５２に伝達され、ライトアンプ５１により上記内部バスＢＵＳ１およびＢＵＳ２がそれぞれ駆動され選択されたセンスアンプ回路６３を経由しメモリセルＭＣへデータの書込みが行われるＤＲＡＭにおいて、
　行アドレスデコーダ１３の行アドレスデコーダ信号８３をラッチする行選択ラッチ回路１４と、列アドレスデコーダ２３の列アドレスデコーダ信号９３をラッチする列選択ラッチ回路２４と、上記行および列選択ラッチ回路１４および２４のそれぞれを制御する制御回路３４および３５と、リードアンプ４１の出力信号をラッチするリードラッチ回路４３と、ライトインバッファ５２の出力信号をラッチするライトラッチ回路５４と、上記リードラッチ回路４３を制御する制御回路３７ならびに上記ライトラッチ回路５４を制御する制御回路３６とを有し、
　ＯＰ（１ｆ）のリード動作では、ＡＤＤ（アドレス入力信号８１および９１からアドレスデコーダ出力信号８３および９３までの内部動作）、ＲＡＭＰ（列選択ドライバー２５からリードアンプ４１の出力までの内部動作）およびＲＯＵＴ（リードラッチ回路４３からリードアウトバッファ４１によるデータ出力までの内部動作）がシーケンシャルに動作し、
　ＯＰ（１ｆ）のライト動作では、（ＡＤＤ＋ＤＬ）（上記ＡＤＤの他に、ライトデータのデータラッチ５３の動作を含む内部動作）、ＷＡＭＰ（ライトインバッファ５２の出力までの段）およびＷＩＮ（ライトアンプ５１によるメモリセルＭＣへのライト動作完了までの段）の段が連続して動作し、
　ＯＰ（２ｆ）およびＯＰ（３ｆ）の場合、メモリ動作完了までに外部入力クロックＣＬＫ（２ｆ）およびＣＬＫ（３ｆ）のそれぞれのクロックサイクルが２サイクルおよび３サイクルを必要とするが、同一サイクル内で異なったアドレス入力データに従ったメモリ動作が実行できるため、システムのパフォーマンスを２倍３倍までに向上できるＤＲＡＭ。
　
　また、原査定の拒絶の理由に引用された、特開平５−１２０１１４号公報（以下、「刊行物２」という。）には、ランダムアクセスメモリ（ＲＡＭ）に関して、図１〜図３、図５と共に以下の記載がなされている。
　
【０００１】
【産業上の利用分野】この発明はデータプロセシングシステムで動作するランダムアクセスメモリ（ＲＡＭ）に関する。
　
【００１８】同期ランダムアクセス読み出し動作を示す図３および図２で、Ｎビット幅の行アドレスおよび行アドレス制御信号ＲＥ（バー）がアドレスバス４５およびリード線４６に送られる。信号ＲＥ（バー）などの制御信号はアクティブ低位信号である。リード線４７の書き込み信号ＷＥ（バー）はクロックサイクルタイム２では高位で、読み出し動作を指定する。
　
【００２６】データビットはＭ個の記憶セルのグループから読み出される。このＭ個の記憶セルは、デコードされた列アドレスの一部、すなわち列アドレスのデコードされた最上位数ビットによって決定される。これらのＭ個のデータビットはメモリ配列７５からリード線のグループ５５を通って出力マルチプレクサＯＭＵＸに並列に伝送され、ここでラッチされ出力される。
　
【００２７】Ｍから１の選択は、列アドレスカウンタ５２の下位カウント部５９から出力マルチプレクサに制御信号が送られたとき、出力マルチプレクサＯＭＵＸによって行われる。下位カウント部５９にある開始列アドレスの最下位数ビットは、出力マルチプレクサＯＭＵＸにラッチされているビットのどれが、出力マルチプレクサを通ってデータバス２５のリード線にゲートされるＭから１のビットであるかを決定する。
　
【００３４】同期ランダムアクセス読み出しおよび書き込み動作に加えて、図１および図２の実施態様では同期バースト読み出し動作および同期バースト書き込み動作を実行できる。
　
【００３８】次に図５は、図２の同期メモリ装置３０の同期バースト昇順読み出し動作のタイミング図を示す。行アドレス制御信号ＲＥ（バー）とバースト選択信号ＢＴ（バー）は、クロックサイクルタイム１でアクティブ低位になり、動作を開始する。バースト方向信号＋／−は高位で、一連の列アドレスが増分のシーケンスであることを示す。
　
【００３９】クロックサイクルタイム１で、行アドレスが行アドレスバッファ４８にラッチされる。クロックサイクルタイム２で、開始列アドレスが列アドレスバッファ４９にラッチされる。書き込み信号ＷＥ（バー）は高位で、これは読み出し動作を示す。行アドレスは行アドレスデコーダ５０でデコードされ、メモリ配列７５中の記憶セルの行を選択する。ロード開始アドレス信号ＬＩＡが来ると、開始列アドレスの最上位数ビットはゲート５１を通って列アドレスカウンタ５２の上位カウント部５８にゲートされ、また同じアドレスの最下位数ビットは列アドレスカウンタ５２の下位カウント部５９にゲートされる。
　
【００４０】最上位数ビットは列アドレスデコーダ５４でデコードされ、Ｍ列を２ブロック選択してメモリ配列７５から読み出す。これらの列から１つが選択され、データバス２５の所望の一連のビットの開始ビットとして、そのビットは出力マルチプレクサＯＭＵＸを通して送られる。
　
３．本願発明と刊行物１記載発明との対比　
　本願発明と刊行物１記載発明とを対比すると、刊行物１記載発明の「メモリセルＭＣ」、「ＡＤＤ（アドレス入力信号８１および９１からアドレスデコーダ出力信号８３および９３までの内部動作）、ＲＡＭＰ（列選択ドライバー２５からリードアンプ４１の出力までの内部動作）およびＲＯＵＴ（リードラッチ回路４３からリードアウトバッファ４１によるデータ出力までの内部動作）、（ＡＤＤ＋ＤＬ）（上記ＡＤＤの他に、ライトデータのデータラッチ５３の動作を含む内部動作）、ＷＡＭＰ（ライトインバッファ５２の出力までの段）およびＷＩＮ（ライトアンプ５１によるメモリセルＭＣへのライト動作完了までの段）」、「ＤＲＡＭ」、「リードアウトバッファ４２及びライトインバッファ５２」は、それぞれ、本願発明の「メモリセル」、「その全体に対する操作」、「ＤＲＡＭシステム」、「データを入出力するバッファ手段」に相当している。
　また、刊行物１記載発明は、ＯＰ（３ｆ）の場合、メモリ動作完了までにＣＬＫ（３ｆ）のクロックサイクルが３サイクルを必要とするが、同一サイクル内で異なったアドレス入力データに従ったメモリ動作が実行できるため、システムのパフォーマンスを３倍までに向上できるから、刊行物１記載発明において、ＯＰ（３ｆ）のリード動作では、ＡＤＤ、ＲＡＭＰおよびＲＯＵＴが複数のパイプラインステージでパイプライン化され、ＯＰ（３ｆ）のライト動作では、（ＡＤＤ＋ＤＬ）、ＷＡＭＰおよびＷＩＮが複数のパイプラインステージでパイプライン化されていることは明らかである。
　また、刊行物１記載発明の「ＡＤＤ（アドレス入力信号８１および９１からアドレスデコーダ出力信号８３および９３までの内部動作）」を行う「行アドレスラッチ１１および列アドレスラッチ２１から行アドレスデコーダ１３および列アドレスデコーダ２３」が本願発明の「ＤＲＡＭアレイからフェッチすべきデータのアドレスを設定する第１ステージ」に相当し、刊行物１記載発明の「ＲＡＭＰ（列選択ドライバー２５からリードアンプ４１の出力までの内部動作）」を行う「列選択ドライバー２５からリードアンプ４１」が本願発明の「ＤＲＡＭアレイの内部メモリ動作を行う第２ステージ」に相当していることは明らかである。
　また、刊行物１記載発明の「行および列選択ラッチ回路１４および２４のそれぞれを制御する制御回路３４および３５と、リードラッチ回路４３を制御する制御回路３７ならびにライトラッチ回路５４を制御する制御回路３６」は、同一サイクル内で異なったアドレス入力データに従ったメモリ動作が実行できるように制御しているから、複数のパイプラインステージを制御するための信号を生成し、ＤＲＡＭアレイを制御する制御論理を有していることは明らかである。
　また、刊行物１記載発明の「制御回路３６」、「制御回路３７」は、それぞれ、ライトインバッファ５２の出力信号をラッチするライトラッチ回路５４を制御し、リードアンプ４１の出力信号をラッチするリードラッチ回路４３を制御するので、刊行物１記載発明の「制御回路３６、３７」は、パイプラインステージとバッファ手段との間の双方向データ転送を制御していることは明らかである。
　
　したがって、両者の発明の一致点及び相違点は次のとおりである。
　
［一致点］
　メモリセルの全体に対する操作が複数のパイプラインステージでパイプライン化されたＤＲＡＭアレイと、
　前記複数のパイプラインステージを制御するための信号を生成し、前記ＤＲＡＭアレイを制御する制御論理と、
　前記ＤＲＡＭアレイからフェッチしたデータを格納し、前記データの入出力を行うバッファ手段と、
　を備えたＤＲＡＭシステムであって、
　前記制御論理は、前記パイプラインステージと前記バッファ手段との間の双方向データ転送を制御し、
　前記複数のパイプラインステージは、ＤＲＡＭアレイからフェッチすべきデータのアドレスを設定する第１ステージと、前記ＤＲＡＭアレイの内部メモリ動作を行う第２ステージとを有するＤＲＡＭシステムである点。
　
［相違点（１）］
　本願発明では、パイプライン化されたＤＲＡＭアレイ、制御論理、バッファ手段を全て同一チップ上に設けているのに対して、刊行物１記載発明では、チップについて明記されていない点。
　
［相違点（２）］
　複数のパイプラインステージでパイプライン化された、メモリセルの全体に対する操作が、本願発明では、センシング、ライトバックおよびプリチャージを含むのに対して、刊行物１記載発明では、センシング、ライトバックおよびプリチャージについて明らかでない点。
　
［相違点（３）］
　バッファ手段が、本願発明では、バーストモードでデータを入出力するのに対して、刊行物１記載発明では、バーストモードでない点。
　
４．相違点についての当審の判断　
［相違点（１）］について
　特開平５−２１７３６５号公報（図１の「ダイナミックＲＡＭ１００ａ、メモリアレイ１、Ｄｉｎバッファ１３、出力回路１７」、段落【００５８】の「このダイナミックＲＡＭ１００ａは１チップ上に形成される。」、段落【０１０６】の「パイプライン動作が可能となり、アクセスタイムを短縮することができる。」参照）、特開平６−２６７２７９号公報（図８の「半導体メモリ、メモリセルアレイ１８、２０、データレジスタ４０、出力レジスタ２６、２８」、段落【０００１】の「本発明は半導体記憶装置に係り、特に、ＳＲＡＭとしてＬＳＩに適用するに好適な半導体記憶装置に関する。」、段落【０００５】の「パイプライン方式を適用した半導体メモリにおいては、デコーダ、センスアンプなどの内部回路として、高速な外部信号と同様な速度で動作することができるものが必要とされる。しかもＬＳＩチップの内部回路にデータラッチ回路を設けなければならず、回路規模の増大に伴なってチップサイズが増加する。チップサイズが増加すると、同一のチップサイズではメモリ容量が減少することになる。」参照）等にも記載されているように、ＤＲＡＭアレイ、バッファ手段等を同一チップ上に設けることは周知であるから、刊行物１記載発明においても本願発明のようにパイプライン化されたＤＲＡＭアレイ、制御論理、バッファ手段を全て同一チップ上に設けることは、当業者が適宜なし得る設計事項にすぎない。
　
［相違点（２）］について
　特開平６−２９０５８２号公報（段落【０００８】の「クロックサイクルＣ１３のＰｒｅｃｈａｒｇｅコマンドは、汎用ＤＲＡＭでＲＡＳをＬからＨにすることに相当し、これによりメモリセルにデータがリストアされ、選択されていたワード線が非選択となり、各部の節点がプリチャージされる。」、段落【００１９】の「クロックサイクルＣ１において内部クロック１５１によってＡｃｔｉｖｅコマンドがラッチされると…（中略）…メモリセル１０６に蓄えられていたデータがディジット線１６３に伝達され、センスアンプ１０７によりディジット線対１６３，１６４の差電位が増幅される。」参照）、特開昭６２−２２３８９１号公報（第３頁左上欄第２０行〜同頁右上欄第４行の「上記のアドレッシングの際、一旦破壊されかかったメモリセルＭＣの記憶情報は、このセンス動作によって得られたハイレベル若しくはロウレベルの電位をそのまま受は取ることによって回復する。」、第４頁左下欄第３行〜同欄第１９行の「４番目のクロック信号ＣＬＫ’の立ち下がりエツジに同期してハイレベルにされるビット出力を受けて、センスアンプの動作タイミング信号φｐａ１が形成される。これによって、センスアンプＳＡの第１段階での増幅動作が行われる。…（中略）…５番目のクロック信号ＣＬＫ’の立ち下がりエツジに同期して…（中略）…タイミング信号φｒｓを発生させて、アクティブリストア回路ＡＲを動作状態にする。」、第５頁左上欄第８行〜同欄第１３行の「以後、チップ選択信号／ＣＥがハイレベルにされてチップ非選択状態になると、上記シフトレジスタはリセットされ、全ビットが論理“０”にされることにより、上記各周辺回路がダイナミック型回路によって構成されている場合、プリチャージ動作に移行する。」参照）等にも記載されているように、センシング、ライトバックおよびプリチャージもＤＲＡＭのメモリセルの全体に対する操作であることは周知であるから、刊行物１記載発明のＤＲＡＭにおいても、上記周知のセンシング、ライトバックおよびプリチャージの操作が行われているはずであり、このような操作も複数のパイプラインステージでパイプライン化された操作に含めることは、当業者が適宜なし得る設計事項にすぎない。
　
［相違点（３）］について
　刊行物２、特開平６−２９０５８２号公報（図７の「データ出力バッファ１３４」、図８の「外部データ入出力Ｑｋ」、段落【０００７】の「外部システムクロックに同期したダイナミックＲＡＭ（以下ＤＲＡＭと略記する）を想定する」、段落【００１３】の「連続する読出しや書込みはバーストと呼ばれるがその長さ、すなわちバースト長もモード設定できる。」、段落【００２０】の「クロックサイクルＣ４でＲｅａｄコマンドがラッチされるとそれに従って内部アドレスＩｊはカラムアドレスバッファ１４８，１９７にラッチされる。…（中略）…選択されたアドレスはカラムデコーダ１１４でデコードされ、カラムスイッチ１１６をＨにし、センスアンプ１０７で増幅されているデータをリードバス１６７，１６８に読出す。これはデータアンプ１２９で増幅され、スイッチ回路１３１を介してリードライトバス１７５／１７６に出力される。リードライトバスはメモリセルアレイ部とデータ入出力部を接続するためのものである。Ｙ０，Ｙ１のみ異なるアドレスについても、同様にメモリセルデータはリードライトバス１７７／１７８，１７９／１８０，１８１／１８２に読出される。」、段落【００２１】の「バースト動作を実現するために、リードライトバスに読出された４デーアをセレクタ１９３，１９４によって順に選択し、Ｄ−フリップフロップ１３２，１３３のラッチを介してデータ出力バッファ１３４に伝達し、外部出力される。」参照）等に記載されているように、ＤＲＡＭアレイからフェッチしたデータを格納し、バーストモードで前記データを入出力するバッファ手段は周知であるから、刊行物１記載発明の「リードアウトバッファ４２」においても、本願発明のようにＤＲＡＭアレイからフェッチしたデータを格納し、バーストモードで前記データを入出力することは、当業者が容易に為し得る程度のことである。
　
　そして、本願発明の奏し得る作用効果は、刊行物１記載発明及び上記各周知技術から、当業者が容易に予測し得る程度のものと認める。
　
５．むすび　
　以上のとおりであるから、本願発明は、刊行物１記載発明及び上記各周知技術に基づき当業者が容易に発明することができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。