【事件の表示】
　特願２０００−　１２５０６「表示装置」拒絶査定不服審判事件〔平成１３年　７月２７日出願公開、特開２００１−２０２０５５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明 
 　本願は、平成１２年１月２１日に出願されたものであって、本願の請求項１〜４に係る発明は、平成１５年２月２１日付け手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１〜４に記載された事項により特定されるとおりのものであって、その請求項１に係る発明（以下、「本願発明」という。）は次のとおりのものと認める。 
 【本願発明】「入力映像信号の水平同期信号に基づいてサンプリングクロックを発生させ、かつ所与の周波数制御値に基づいてサンプリングクロックの周波数が制御されるクロック発生回路、
　入力映像信号をクロック発生回路から発生したサンプリングクロックに基づいてサンプリングするＡ／Ｄ変換器、
　Ａ／Ｄ変換器から出力される映像データの水平映像開始位置と水平映像終了位置までの距離に相当するサンプリングクロック数を算出するための算出手段、　
　算出手段による算出結果と、所与の基準値とが一致するか否かを判別する判別手段、
　算出手段による算出結果と基準値とが一致しないと判別されたときには、算出手段による算出結果と、基準値と、クロック発生回路に現在設定されている周波数制御値とに基づいて、新たな周波数制御値を算出してクロック発生回路に与える周波数制御値調整手段、ならびに
　算出手段による算出結果と基準値とが一致すると判別されたときには、クロック発生回路から発生しているサンプリングクロックの位相を、単位ディレイ量ずつ予め定められたディレイ回数に達するまで、所定時間毎にディレイさせていく微調整手段を備えており、
　単位ディレイ量は、ディレイ回数をＮとし、サンプリングクロックの周期をＴとすると、Ｔ／Ｎに設定されることを特徴とする表示装置。」
 　 
２．引用刊行物記載の発明 
　原査定の拒絶の理由に引用された特開平１１−３１１９６７号公報（以下、「引用刊行物Ａ」という。）には、 
（Ａ−１）「【特許請求の範囲】【請求項１】入力映像信号の水平同期信号に基づいてサンプリングクロックを発生させるための周波数可変のクロック発生回路、
　入力映像信号をクロック発生回路から発生したサンプリングクロックに基づいてサンプリングするＡ／Ｄ変換器、
　Ａ／Ｄ変換器から出力される映像データの水平映像開始位置から水平映像終了位置までに出力されたサンプリングクロック数を算出するための算出手段、
　算出手段によって算出されたサンプリングクロック数と、予め設定された値とを比較する比較手段、および　比較手段の比較結果に基づいて、クロック発生回路から出力されるサンプリングクロックの周波数を制御する制御手段、
　を備えている表示装置。」、
（Ａ−２）「【０００１】【発明の属する技術分野】この発明は、表示装置に関し、特に、入力映像信号の水平総ドット数に係わらず映像を適切に表示することができる液晶表示装置に関する。」こと、
（Ａ−３）「【００１３】図１は、液晶表示装置の全体的な構成を示している。【００１４】コンピュータから送られてきたＸＧＡ映像信号Ｒ、Ｇ、Ｂは、レベル調整部１Ｒ、１Ｇ、１Ｂによって、後段のＡ／Ｄ変換器２Ｒ、２Ｇ、２Ｂの入力条件に合うようにレベル調整される。レベル調整が行われた映像信号Ｒ、Ｇ、Ｂは、Ａ／Ｄ変換器２Ｒ、２Ｇ、２Ｂによってデジタルの映像データＲ、Ｇ、Ｂに変換された後、走査変換回路３Ｒ、３Ｇ、３Ｂに送られる。【００１５】走査変換回路３Ｒ、３Ｇ、３Ｂでは、液晶パネル７Ｒ、７Ｇ、７Ｂに適合するように、映像データＲ、Ｇ、Ｂが走査変換される。走査変換回路３Ｒ、３Ｇ、３Ｂの出力は、Ｄ／Ａ変換器４Ｒ、４Ｇ、４Ｂによってアナログの映像信号Ｒ、Ｇ、Ｂに変換される。【００１６】　Ｄ／Ａ変換器４Ｒ、４Ｇ、４Ｂから出力される映像信号Ｒ、Ｇ、Ｂは、色信号ドライバ５およびサンプルホールド回路６Ｒ、６Ｇ、６Ｂを介して液晶パネル７Ｒ、７Ｇ、７Ｂに送られる。【００１７】　走査変換回路３Ｒ、３Ｇ、３Ｂ、色信号ドライバ５、サンプルホールド回路６Ｒ、６Ｇ、６Ｂおよび液晶パネル７Ｒ、７Ｇ、７Ｂには、タイミングコントローラ２０からタイミング信号が送られる。Ａ／Ｄ変換器２Ｒ、２Ｇ、２ＢおよびＤ／Ａ変換器４Ｒ、４Ｇ、４Ｂに送られるサンプリングクロックは、サンプリングクロック制御回路３０によって生成される。タイミングコントローラ２０およびサンプリングクロック制御回路３０は、ＣＰＵ１０によって制御される。【００１８】まず、図３に示された２種類のＸＧＡ映像信号を例にとって、サンプリングクロック制御回路３０の動作原理について説明する。【００１９】水平同期信号の出力位置から水平映像開始位置ＨＳまでのサンプリングクロックのカウント値（水平映像開始カウント値）と、水平同期信号の出力位置から水平映像終了位置ＨＥまでのサンプリングクロックのカウント値（水平映像終了カウント値）との差を測定する。【００２０】水平映像開始カウント値と水平映像終了カウント値との差が１０２４より多い場合には、サンプリングクロックの周波数が適切な周波数より高いと考えられるので、サンプリングクロックの周波数を低くする方向に制御する。【００２１】反対に、水平映像開始カウント値と水平映像終了カウント値との差が１０２４より少ない場合には、サンプリングクロックの周波数が適切な周波数より低いと考えられるので、サンプリングクロックの周波数を高くする方向に制御する。」こと、
（Ａ−４）「【００２２】ところで、映像信号をサンプリング（Ａ／Ｄ変換）する前のアナログ信号は波形なまり等があるため、水平映像開始カウント値と水平映像終了カウント値との差が、実際の１０２４ドットより若干多くなる傾向がある。そうすると、図４に示すように、サンプリングクロックの周波数が適切であっても、水平同期信号を基準としたサンプリングクロックの位相によっては、水平映像開始カウント値と水平映像終了カウント値との差が、１０２４となる場合と１０２５となる場合があると考えられる。【００２３】そこで、この実施の形態では、水平映像開始カウント値と水平映像終了カウント値との差が１０２４または１０２５のときにサンプリングクロックの周波数が適切であるとみなしている。しかしながら、水平映像開始カウント値と水平映像終了カウント値との差が１０２５である場合にサンプリングクロックの位相を変化させると、水平映像開始カウント値と水平映像終了カウント値との差が１０２６となる可能性がある。そこで、サンプリングクロックの位相にかかわらず水平映像開始カウント値と水平映像終了カウント値との差が１０２４または１０２５となるように、微調整を行っている。この微調整は、水平映像開始カウント値と水平映像終了カウント値との差が１０２４または１０２５となった後に、サンプリングクロックの位相を数ナノ単位で少なくとも１サンプリングクロック分ディレイさせることにより行われる。【００２４】 図２は、サンプリングクロック制御回路３０の構成を示している。【００２５】このサンプリングクロック制御回路３０は、パソコンから送られてくる全画面白のＸＧＡ映像信号からなるテスト信号に基づいて、ＸＧＡ映像信号の水平総ドット数を検出してサンプリングクロックの周波数を制御する。【００２６】サンプリングクロック制御回路３０は、入力映像信号の水平同期信号に基づいてサンプリングクロックを出力するＰＬＬ回路４０、ＰＬＬ回路４０から出力されるサンプリングクロックの周波数を制御する水平総ドット数検出回路５０およびＰＬＬ回路４０から出力されるサンプリングクロックの位相を制御するための位相制御回路６０によって制御される。【００２７】　位相制御回路６０は、入力映像信号の水平同期信号が入力するディレイ回路６１およびディレイ回路６１を制御するディレイデータ作成部６２を備えている。」こと、
（Ａ−５）「００２８】ＰＬＬ回路４０は、よく知られているように、位相検波部４１、ＬＰＦ４２、ＶＣＯ４３および分周回路４４を備えている。位相検波部４１には、ディレイ回路６１を介して送られてきた水平同期信号と、分周回路４４の出力とが入力する。ＬＰＦ４２には、位相検波部４１の出力が入力する。ＶＣＯ４３には、ＬＰＦ４２の出力が入力する。分周回路４４には、ＶＣＯ４３から出力されるサンプリングクロックと水平総ドット数検出回路５０からの分周値データ（水平総ドット数検出データ）とが入力する。【００２９】水平総ドット数検出回路５０は、水平映像開始終了検出回路５１、Ｈカウンタ５２、減算器５３、コンパレータ５４およびアップダウンカウンタ５５を備えている。【００３０】水平映像開始終了検出回路５１は、Ａ／Ｄ変換器２Ｒ、２Ｇ、２Ｂの出力データに基づいて、水平映像開始位置と水平映像終了位置とを検出する。つまり、水平映像開始終了検出回路５１は、入力された映像データＲ、Ｇ、Ｂが所定のしきい値より大きくなったときに、サンプリングクロック１個分のパルス信号からなる水平映像開始信号を出力する。また、水平映像開始終了検出回路５１は、入力された映像データＲ、Ｇ、Ｂが所定のしきい値より小さくなったときにサンプリングクロック１個分のパルス信号からなる水平映像終了信号を出力する。・・・【００３２】水平映像開始終了検出回路５１からの水平映像開始信号および水平映像終了信号は、Ｈカウンタ５２に送られる。Ｈカウンタ５２は、ディレイ回路６１から出力される水平同期信号の出力タイミングを基準時点として、基準時点から水平映像開始信号が出力されるまでの間のサンプリングクロックの出力数をカウントし、そのカウント値（以下、水平映像開始カウント値という）を減算器５３に送る。また、Ｈカウンタ５２は、基準時点から水平映像終了信号が出力されるまでの間のサンプリングクロックの出力数をカウントし、そのカウント値（以下、水平映像終了カウント値という）を減算器５３に送る。【００３３】減算器５３は、水平映像終了カウント値から水平映像開始カウント値を減算する。この減算結果は、コンパレータ５４に送られる。コンパレータ５４は、減算器５３から送られてきた減算結果が、ＸＧＡ映像信号の水平有効ドット数１０２４または１０２５と一致するか、１０２４より小さいか、または１０２５より大きいかを判別する。【００３４】減算結果が１０２４または１０２５と一致している場合には、コンパレータ５４は第１判別信号（一致・不一致判別信号）をＬレベルにし、減算結果が１０２４または１０２５と一致していない場合には、コンパレータ５４は第１判別信号をＨレベルにする。【００３５】減算結果が１０２５より大きい場合には第２判別信号（大小判別信号）をＬレベルにし、減算結果が１０２４より小さい場合には第２判別信号をＨレベルにする。【００３６】第１判別信号はアップダウンカウンタ５５のイネーブル信号入力端子に入力する。第２判別信号は、アップダウンカウンタ５５のアップダウン入力端子に入力する。また、入力映像信号の垂直同期信号は、アップダウンカウンタ５５のクロック入力端子に入力する。アップダウンカウンタ５５は、垂直同期信号が入力されたときに、第１判別信号がＬレベルである場合（減算結果が１０２４または１０２５と一致している場合）には、垂直同期信号をカウントしない。アップダウンカウンタ５５は、垂直同期信号が入力されたときに、第１判別信号がＨレベルであり、第２判別信号がＬレベルである場合（減算結果が１０２５より大きい場合）には、垂直同期信号をダウンカウントする。アップダウンカウンタ５５は、垂直同期信号が入力されたときに、第１判別信号がＨレベルであり、第２判別信号がＨレベルである場合（減算結果が１０２４より小さい場合）には、垂直同期信号をアップカウントする。【００３７】アップダウンカウンタ５５のカウント値は、分周値データ（水平総ドット数検出データ）として、分周回路４４に入力される。アップダウンカウンタ５５のカウント値（分周値データ）のデフォルト値は、初期設定時にアップダウンカウンタ５５に設定される。このデフォルト値としては、ＸＧＡ映像信号の一般的な水平総ドット数に近い値が設定される。【００３８】第２判別信号がＬレベルである場合（減算器５３の減算結果が１０２５より大きい場合）に垂直同期信号がアップダウンカウンタ５５に入力すると、アップダウンカウンタ５５のカウント値は１だけ小さくなり、分周回路４４の分周値データも１だけ小さくなる。この結果、ＶＣＯ４３から出力されるサンプリングクロックの周波数は小さくなる。【００３９】反対に、第２判別信号がＨレベルである場合（減算器５３の減算結果が１０２４より小さい場合）に垂直同期信号がアップダウンカウンタ５５に入力すると、アップダウンカウンタ５５のカウント値は１だけ大きくなり、分周回路４４の分周値データも１だけ大きくなる。この結果、ＶＣＯ４３から出力されるサンプリングクロックの周波数は大きくなる。【００４０】減算器５３の減算結果が１０２４または１０２５と一致したときには、第１判別信号がＬレベルにされるので、アップダウンカウンタ５５のカウント値は変化しない。このＬレベルの第１判別信号はディレイデータ作成部６２にも送られている。ディレイデータ作成部６２は、第１判別信号がＬレベルになると、垂直同期信号が入力される毎に数ナノ単位で水平同期信号をディレイさせるようにディレイ回路６１を制御する。【００４１】そして、ディレイ値のトータルが、１サンプリングクロック分以上の所定値となったときに、ディレイデータ作成部６２は、ディレイ制御を停止させるとともに、トータルドット検出終了命令をアップダウンカウンタ５５に送る。アップダウンカウンタ５５は、トータルドット検出終了命令が入力されると、その時点でイネーブル信号を強制的にＬレベルにしてカウンタ値が変化しないようにする。」こと、
（Ａ−６）「【００４２】このように、減算器５３の減算結果が１０２４または１０２５と一致した後に、ディレイ制御を行っているのは、次のような理由による。・・・しかしながら、水平映像開始カウント値と水平映像終了カウント値との差が１０２５であると判別されたときにおいて、サンプリングクロックの位相を変化させると、水平映像開始カウント値と水平映像終了カウント値との差が１０２６となる可能性がある。【００４５】そこで、水平映像開始カウント値と水平映像終了カウント値との差が１０２４または１０２５であると判別された後において、サンプリングクロックの位相を一定範囲内で変化させ、水平映像開始カウント値と水平映像終了カウント値との差が仮に１０２６となったとしても、サンプリングクロックの周波数が小さくなるように微調整を行っているのである。」ことが記載されている。
　上記（Ａ−１）〜（Ａ−６）の記載を参照すると、上記引用刊行物Ａには、
「コンピュータからの例えばＸＧＡ映像信号の入力映像信号の水平同期信号に基づいてサンプリングクロックを発生させ、アップダウンカウンタ５５からの分周値データを分周回路に入力してサンプリングクロックの周波数を可変するＰＬＬ回路４０からなるクロック発生回路、
　入力映像信号をクロック発生回路から発生したサンプリングクロックに基づいてサンプリングするＡ／Ｄ変換器、
　Ａ／Ｄ変換器から出力される映像データの水平映像開始位置から水平映像終了位置までに出力されたサンプリングクロック数を算出するための算出手段、
　算出手段によって算出されたサンプリングクロック数と、予め設定された値とを比較し、予め設定された値と一致するか、小さいか、または大きいかを判別し、一致・不一致判別信号と大小判別信号を出力するコンパレータ５４、
　算出手段によって算出されたサンプリングクロック数と予め設定された値とが一致していない場合には、コンパレータ５４からの大小判別信号に応じてカウント値を１だけアップダウンさせるとともにカウント値を分周値データとしてクロック発生回路に出力するアップダウンカウンタ５５、
　算出手段によって算出されたサンプリングクロック数と予め設定された値とが一致している場合には、水平同期信号が入力されＰＬＬ回路からなるクロック発生回路に出力するディレイ回路６１を制御して、クロック発生回路から発生しているサンプリングクロックの位相を、垂直同期信号が入力される毎に数ナノ単位で少なくとも１サンプリングクロック分ディレイさせるディレイデータ作成部６２、
　を備えている表示装置。」の発明（以下、「引用発明」という。）が記載されている。
　また、原査定の拒絶の理由に引用された特開平１１−３０６５号公報（以下、「引用刊行物Ｂ」という。）には、
（Ｂ−１）「【特許請求の範囲】【請求項１】 外部から入力されるアナログ映像信号に基づいて、画像を表示する液晶ディスプレイ装置において、
　外部から入力される水平同期信号に同期するクロック信号を生成するＰＬＬ回路と、前記ＰＬＬ回路からのクロック信号が入力され、前記アナログ映像信号を
デジタル映像信号に変換するアナログ・デジタル変換回路と、前記ＰＬＬ回路からのクロック信号を遅延する遅延制御手段と、前記水平同期信号の周期に応じて
前記遅延制御手段の１ステップ当たりの遅延時間を可変する遅延時間調整手段とを備えることを特徴とする液晶ディスプレイ装置。」
（Ｂ−２）「【０００１】【発明の属する技術分野】 本発明は、液晶ディスプレイ装置に係わり、特に、デスクトップ形パーソナルコンピュータ等のディスプレイ装置として使用される液晶モニター装置に適用して有効な技術に関するものである。」こと、
（Ｂ−３）「【００１３】しかしながら、従来の遅延回路では、１ステップ当たりの遅延時間および最大遅延時間は固定されているため、液晶表示装置に表示される表示画像の解像度が、例えば、ＶＧＡ表示モードの６４０×４８０画素からＳＶＧＡ表示モードの８００×６００画素へ、あるいは、ＳＶＧＡ表示モードの８００×６００画素からＸＧＡ表示モードの１０２４×７６８画素へと変化、即ち、アナログ映像信号の周期（あるいは水平同期信号の周期）が変動すると、当該遅延回路により遅延されたクロック信号が供給されるＡ／Ｄ変換回路においては、最適サンプリングタイミングでＡ／Ｄ変換することができず、液晶表示装置に静止画像を表示した場合に滲み、揺らぎ、または、ちらつきが生じるという問題点があった。【００１４】本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶ディスプレイ装置において、アナログ映像信号の周期が変更された場合でも、常に最適なアナログ・デジタル変換タイミングで、アナログ映像信号をデジタル映像信号に変換することが可能となる技術を提供することにある。」こと、
（Ｂ−４）「【００２２】［発明の実施の形態１］  図１は、本発明の一実施の形態である液晶ディスプレイ装置の概略構成を示すブロック図である。【００２３】 本実施の形態の液晶ディスプレイ装置は、例えば、ＴＦＴ方式の液晶表示モジュール等の液晶表示装置１６と、例えば、デスクトップ形パーソナルコンピュータやワークステーション等のコンピュータ本体側から送信されるＲ・Ｇ・Ｂ用のアナログ映像信号をＲ・Ｇ・Ｂ用のデジタル映像信号に変換するインタフェース回路とを備える。【００２４】このインタフェース回路は、コンピュータ本体側から送信されるＲ・Ｇ・Ｂ用のアナログ映像信号をＲ・Ｇ・Ｂ用のデジタル映像信号（表示データ）に変換するアナログ・デジタル変換回路（以下、Ａ／Ｄ変換回路と称す。）１４と、コンピュータ本体側から送信される水平同期信号（Ｈｓｙｎｃ）に同期したクロック信号（ドットクロック）を生成するＰＬＬ回路１０と、当該ＰＬＬ回路１０で生成されたクロック信号を所定時間遅延する可変遅延回路１１とを備える。【００２５】この可変遅延回路１１は、前記ＰＬＬ回路１０で生成されたクロック信号の反転に応じて充放電され、それにより、ＰＬＬ回路１０で生成されたクロック信号の遅延時間を決定するコンデンサ（Ｃｄ）を有する。【００２６】マイコン１１は、外部から送信される水平同期信号（Ｈｓｙｎｃ）の周期（即ち、矩形波のアナログ映像信号の周波数あるいは周期）に応じて、８ビットの最大遅延時間制御信号（ＭＤＴ）をデジタル制御可変抵抗回路１３に出力する。【００２７】デジタル制御可変抵抗回路１３は、マイコン１１からの最大遅延時間制御信号（ＭＤＴ）によりその抵抗値（Ｒ１）が可変され、それにより、コンデンサ（Ｃｄ）の充放電電流の大きさが可変される。このコンデンサ（Ｃｄ）の充放電電流の大きさにより、可変遅延回路１１の最大遅延時間が決定される。【００２８】また、マイコン１１は、ユーザ指示入力に基づいて、６ビットの１ステップ遅延時間制御信号（ＳＤＴ）を可変遅延回路１１に出力する。可変遅延回路１１は、マイコン１１からの１ステップ遅延時間制御信号（ＳＤＴ）により、前記コンデンサ（Ｃｄ）の充放電開始時の電圧、および、充放電終了時の電圧を可変する。このコンデンサ（Ｃｄ）の充放電開始時の電圧、および、充放電終了時の電圧により、可変遅延回路１１の遅延時間が１ステップ毎に可変される。」こと、
（Ｂ−５）「【００５６】ここで、コンデンサ（Ｃｄ１，Ｃｄ２）の容量をＣ０とする時、図２に示す遅延回路の遅延時間（ｔＤ）は、下記（４）式で定義される。
【００５７】【数４】
　　ｔＤ＝Ｃ０×（ｅ１−ｅ２）／（２×Ｉａ）　・・・・・・・・・（４）
　また、ＮＰＮ（ＴＲ１０）のコレクタ・エミッタ間の電圧は無視できるものとして、抵抗（Ｒａ）および抵抗（Ｒｂ）を用いて前記式（４）を変形すると下記
（５）式の通りとなる。
【００５８】【数５】
　　ｔＤ＝Ｃ０×Ｒ２×Ｉｂ×Ｒ１／（２×ＶCC）　・・・・・・・・（５）
　　　　　但し、Ｒ１は可変抵抗（Ｒａ）の抵抗値
　　　　　　　　Ｒ２は抵抗（Ｒｂ）の抵抗値
　この場合に、最大遅延時間（ｔＤｍａｘ）は、可変抵抗（Ｒａ）の抵抗値（Ｒａ）が最大抵抗値（Ｒ１ｍａｘ）、可変電流源（ＣＳ）の電流（Ｉｂ）が最大電流（Ｉｂｍａｘ）の時で、最大遅延時間（ｔＤｍａｘ）は、下記（６）式の通りとなる。
【００５９】【数６】
　　ｔＤｍａｘ＝Ｃ０×Ｒ２×（Ｉｂｍａｘ）×（Ｒ１ｍａｘ）／（２×ＶCC）
　　　　　　　　　　　　　　　　　　　・・・・・・・・・・・・・（６）
　また、可変抵抗（Ｒａ）の最大可変ステップ数をＭ、可変電流源（ＣＳ）の最大可変ステップ数をＮとして、任意のステップ数（Ｍ１）および任意のステップ数（Ｎ１）における遅延時間（ｔＤ）および１ステップ当たりの遅延時間（△ｔＤ）は、下記（７）式の通りとなる。
【００６０】【数７】
　　ｔＤ＝Ｃ０×Ｒ２×ＦＩａ×ＦＲ／（２×ＶCC）
　△ｔＤ＝Ｃ０×Ｒ２×ＦＩｂ×ＦＲ／（２×ＶCC）　・・・・・・・（７）
　　　　　但し、ＦＲ＝（Ｒ１ｍａｘ）×Ｍ１／Ｍ
　　　　　　　ＦＩａ＝（Ｉｂｍａｘ）×Ｎ１／Ｎ
　　　　　　　ＦＩｂ＝（Ｉｂｍａｘ）／Ｎ
　前記（６）式、あるいは、（７）式から明らかなように、本実施の形態の可変遅延回路１２では、最大遅延時間（ｔＤｍａｘ）は、可変抵抗（Ｒａ）の抵抗値（Ｒ１）（即ち、ＮＰＮ（ＴＲ１０）を流れる電流（Ｉａ））によって決定され、また、１ステップ当たりの遅延時間（△ｔＤ）は、可変抵抗（Ｒａ）の抵抗値（Ｒ１）によって決定される遅延時間の１／Ｍに設定される。」こと、
（Ｂ−６）「【００７０】図７は、本実施の形態の可変遅延回路１２、および、従来の可変遅延回路２２を用いて遅延されたクロック信号に基づく、Ａ／Ｄ変換回路１４でのサンプリングタイミングを説明する図である。なお、図７において、サンプリング・クロックは可変遅延回路で遅延されたクロック信号を示している。【００７１】今、図７（ａ）に示すように、周期（ｔ１）の矩形波のアナログ映像信号をＡ／Ｄ変換する場合に、制御回路２１からのセレクト信号により、図７（ａ）に示す（Ｂ），（Ｃ）のサンプリングタイミング位置になるように、可変遅延回路２２の遅延時間を調整することにより、アナログ映像信号を正確にデジタル映像信号に変換することができる。【００７２】しかしながら、図７（ｂ）に示すように、矩形波のアナログ映像信号の周期が（ｔ２；ｔ２＝ｔ１／２））、即ち、矩形波のアナログ映像信号の周波数が２倍になった場合には、最大遅延時間（ｔＤｍａｘ）、１ステップ当たりの遅延時間（△ｔＤ）は固定されているため、サンプリングタイミング位置が４ヵ所あった図７（ａ）の場合と比して、サンプリングタイミング位置が２ヵ所になるので、可変遅延回路２２の遅延時間を調整しても、最適サンプリングタイミング位置に調整することができない。・・・【００７６】これに対して、本実施の形態の形態では、前記（７）式に示す（Ｎ１）の値を、矩形波のアナログ映像信号の周期から算出される値に設定することにより、最大遅延時間（ｔＤｍａｘ）は矩形波のアナログ映像信号の周期に応じて決定され、１ステップ当たりの遅延時間（△ｔＤ）は、当該最大遅延時間（ｔＤｍａｘ）の１／Ｎ（ここで、Ｎは可変電流源（ＣＳ）の最大可変ステップ数）に設定されるので、例えば、図７（ｃ）に示すように、矩形波のアナログ映像信号の周期が２倍になった場合にも、サンプリングタイミング位置は４ヵ所となるので、最適サンプリングタイミング位置になるように、可変遅延回路２２の遅延時間を調整することでき、アナログ映像信号を正確にデジタル映像信号に変換することができる。」こと、
（Ｂ−７）「【００８８】［発明の実施の形態２］ 図１１は、本発明の他の実施の形態である液晶ディスプレイ装置の概略構成を示すブロック図である。【００８９】本実施の形態は、可変遅延回路１２をＰＬＬ回路１０の前段に設けるようにした点で、前記実施の形態１と相違する。【００９０】本実施の形態でも、前記（７）式に示す（Ｎ１）の値を、矩形波のアナログ映像信号の周波数から算出される値に設定することにより、例えば、図７（ｃ）に示すように、矩形波のアナログ映像信号の周波数が２倍になった場合にも、最適サンプリングタイミング位置になるように、可変遅延回路１２の遅延時間を調整することでき、アナログ映像信号を正確にデジタル映像信号に変換することができる。・・・【００９２】図１２は、前記各実施の形態のＰＬＬ回路１０の概略構成を示すブロック図である。【００９３】同図に示すように、一般に、ＰＬＬ回路１０は、位相比較器４０と、ローパスフィルタ（ＬＰＦ）４１と、電圧制御発振器（ＶＣＯ）４２と、水平同期信号（Ｈｓｙｎｃ）の周期に応じてマイコン１１からの指示によりその分周比が可変される分周器４３とで構成されるが、前記各実施の形態の可変遅延回路１２を、前記位相比較器４０の前段あるいは電圧制御発振器４２の後段に設けるようにしてもよい。」ことが記載されている。
　　　　　　
３．対比・判断 
（３ａ−１）本願発明と引用発明とを対比する。 
　引用発明の「分周値データ」、「サンプリングクロックの周波数を可変する」、「水平映像開始位置から水平映像終了位置までに出力されたサンプリングクロック数」、「算出手段によって算出されたサンプリングクロック数」、「予め設定された値」、「コンパレータ５４」、「アップダウンカウンタ５５」、「垂直同期信号が入力される毎」、「ディレイデータ作成部６２」は、それぞれ本願発明の「所与の周波数制御値」、「サンプリングクロックの周波数が制御される」、「水平映像開始位置と水平映像終了位置までの距離に相当するサンプリングクロック数」、「算出手段による算出結果」、「基準値」、「判別手段」、「周波数制御値調整手段」、「所定時間毎」、「微調整手段」に相当する。
　また、引用発明の「コンパレータ５４」は、算出手段によって算出されたサンプリングクロック数と、予め設定された値とを比較し、予め設定された値と一致するか、小さいか、または大きいかを判別しているから、本願発明の「判別手段」と同様に「算出手段による算出結果と、所与の基準値とが一致するか否かを判別する」ものである。
　さらに、引用発明の「アップダウンカウンタ５５」は、算出手段によって算出されたサンプリングクロック数と予め設定された値とが一致していない場合には、コンパレータ５４からの大小判別信号に応じてカウント値をアップダウンさせるとともにカウント値を分周値データとしてクロック発生回路に出力していることから、引用発明の「アップダウンカウンタ５５」と本願発明の「周波数制御値調整手段」とは「算出手段による算出結果と基準値とが一致しないと判別されたときには、算出手段による算出結果に基づいて、新たな周波数制御値をクロック発生回路に与える周波数制御値調整手段」で共通するものである。
　そして、上記引用刊行物Ａの（Ａ−３）〜（Ａ−５）の「【００１８】まず、図３に示された２種類のＸＧＡ映像信号を例にとって、サンプリングクロック制御回路３０の動作原理について説明する。」、「【００２３】・・・この微調整は、水平映像開始カウント値と水平映像終了カウント値との差が１０２４または１０２５となった後に、サンプリングクロックの位相を数ナノ単位で少なくとも１サンプリングクロック分ディレイさせることにより行われる。」記載、及び「【００４２】・・・ディレイデータ作成部６２は、第１判別信号がＬレベルになると、垂直同期信号が入力される毎に数ナノ単位で水平同期信号をディレイさせるようにディレイ回路６１を制御する。【００４１】そして、ディレイ値のトータルが、１サンプリングクロック分以上の所定値となったときに、ディレイデータ作成部６２は、ディレイ制御を停止させるとともに、トータルドット検出終了命令をアップダウンカウンタ５５に送る。」という記載を参照すると、引用発明の「数ナノ単位」は本願発明の「単位ディレイ量」に相当し、さらに、引用発明の「少なくとも１サンプリングクロック分ディレイさせる」ことは、数ナノ単位のディレイを少なくとも１サンプリングクロック分ディレイさせるために必要な回数だけ繰り返して行うことになるから、引用発明の「少なくとも１サンプリングクロック分ディレイさせる」ことと本願発明の「予め定められたディレイ回数に達するまで・・・ディレイさせていく」こととは、「所望のディレイ回数に達するまでディレイすることで」共通するものであり、さらに、引用発明の「ディレイデータ作成部６２」と本願発明の「微調整手段」とは、「算出手段による算出結果と基準値とのが一致すると判別されたときには、クロック発生回路から発生しているサンプリングクロックの位相を、単位ディレイ量ずつ所望のディレイ回数に達するまで、所定時間毎にディレイさせていく微調整手段」で共通するものである。
　そうすると、本願発明と引用発明とは、
「入力映像信号の水平同期信号に基づいてサンプリングクロックを発生させ、かつ所与の周波数制御値に基づいてサンプリングクロックの周波数が制御されるクロック発生回路、
　入力映像信号をクロック発生回路から発生したサンプリングクロックに基づいてサンプリングするＡ／Ｄ変換器、
　Ａ／Ｄ変換器から出力される映像データの水平映像開始位置と水平映像終了位置までの距離に相当するサンプリングクロック数を算出するための算出手段、　
　算出手段による算出結果と、所与の基準値とが一致するか否かを判別する判別手段、
　算出手段による算出結果と基準値とが一致しないと判別されたときには、算出手段による算出結果に基づいて、新たな周波数制御値をクロック発生回路に与える周波数制御値調整手段、ならびに
　算出手段による算出結果と基準値とが一致すると判別されたときには、クロック発生回路から発生しているサンプリングクロックの位相を、単位ディレイ量ずつ所望のディレイ回数に達するまで、所定時間毎にディレイさせていく微調整手段を備えたことを特徴とする表示装置。」である点で一致し、次の相違点（ア）及び相違点（イ）で相違している。
・相違点（ア）
　算出手段による算出結果と基準値とが一致しないと判別されたときに周波数制御値調整手段がクロック発生回路に与える新たな周波数制御値を、本願発明では「算出手段による算出結果と、基準値と、クロック発生回路に現在設定されている周波数制御値とに基づいて算出」するのに対して、引用発明では「コンパレータ５４からの大小判別信号に応じてカウント値を１だけアップダウンさせたカウント値の分周値データ」とする点。
・相違点（イ）
　本願発明では「所望のディレイ回数」が「予め定められたディレイ回数」であり、「単位ディレイ量」は、「ディレイ回数をＮとし、サンプリングクロックの周期をＴとすると、Ｔ／Ｎに設定される」のに対して、引用発明では「所望のディレイ回数」が「少なくとも１サンプリングクロック分ディレイ」させる「回数」であり、「単位ディレイ量」が「数ナノ単位」である点。
　　　　　
（３ａ−２）当審の判断 
　そこで、上記相違点（ア）及び相違点（イ）について判断する。
・相違点（ア）について、
　引用発明のアップダウンカウンタ５５は、コンパレータ５４からの大小判別信号に応じてカウント値を１だけアップダウンさせるとともにカウント値を分周値データとしてクロック発生回路に出力するものであり、コンパレータ５４からの大小判別信号は、算出手段によって算出されたサンプリングクロック数と予め設定された値とを比較して出力されるものであるから、引用発明のアップダウンカウンタ５５は算出手段による算出結果と基準値とに基づいて分周値データをクロック発生回路に出力していることになる。さらにアップダウンカウンタ５５が大小判別信号に応じてカウント値を１だけアップダウンさせる際、算出結果が予め設定された値より大きい場合には、クロック発生器からのサンプリングクロックの周波数が大きいとしてカウント値を１だけ小さくした分周値データをクロック発生回路に出力し、クロック発生回路の分周回路の分周値を１だけ小さくすることによりクロック発生回路からのサンプリングクロックの周波数を小さくし、反対に算出結果が予め設定された値より小さい場合には、クロック発生器からのサンプリングクロックの周波数が小さいとしてカウント値を１だけ大きくした分周値データをクロック発生回路に出力し、クロック発生回路の分周回路の分周値を１だけ大きくすることによりクロック発生回路からのサンプリングクロックの周波数を大きくするものである（上記引用刊行物Ａの（Ａ−３）の段落番号【００３８】、【００３９】の記載参照）から、アップダウンカウンタ５５のカウント値を１だけアップダウンすることは現在設定されているクロック発生回路の分周回路の分周値データに基づいて新たな分周値データを出力しており、結局のところ引用発明は、算出手段による算出結果と基準値とが一致しないと判別されたときには、算出手段による算出結果と、基準値と、クロック発生回路に現在設定されている周波数制御値とに基づいて、新たな周波数制御値をクロック発生回路に与えていることになる。
　そして、周波数制御値を形成するために、算出手段による算出結果と、基準値と、クロック発生回路に現在設定されている分周値データとに基づいて、新たな分周値データ（周波数制御値）を算出してクロック発生回路の分周値データとすることは周知（例えば、特開平１０−９１１２７号公報の段落番号【００１４】、【００２７】、原査定の理由に引用された特開平１１−１７５０３３号公報の段落番号【００１２】参照）であり、引用発明においても、算出手段による算出結果と、基準値と、クロック発生回路に現在設定されている分周値データとに基づいてクロック発生回路に出力する新たな分周値データを、算出手段による算出結果と、基準値と、クロック発生回路に現在設定されている分周値データとに基づいて、新たな分周値データを算出してクロック発生回路の分周値データとすること、すなわち、新たな周波数制御値を「算出手段による算出結果と、基準値と、クロック発生回路に現在設定されている周波数制御値とに基づいて算出」することは当業者であれば容易になし得るものである。
・相違点（イ）について
　引用発明のディレイデータ作成部６２は、算出手段によって算出されたサンプリングクロック数と予め設定された値とが一致している場合には、コンパレータ５４からの一致・不一致判別信号の一致レベルの信号を受けクロック発生回路から発生しているサンプリングクロックの位相を、垂直同期信号が入力される毎に数ナノ単位で少なくとも１サンプリングクロック分ディレイさせるようにディレイ回路６１を制御することにより、少なくとも１サンプリングクロックの１周期をディレイさせており、さらに、引用発明ではコンピュータから入力される映像信号としてＸＧＡ映像画像に適用した例が記載されているが、コンピュータから入力される映像信号としてＸＧＡ映像信号だけでなく、水平同期信号の周波数が異なる周知のＶＧＡ映像信号やＳＶＧＡ映像信号においてもディレイデータ作成部６２により少なくとも１サンプリングクロックの１周期をディレイさせる構成が適用できることは明らかである。
　一方、コンピュータから出力される水平同期信号が異なる周波数のＸＧＡ映像信号、ＶＧＡ映像信号あるいはＳＶＧＡ映像信号等の映像信号が入力されるＡ／Ｄ変換器と、水平同期信号に同期してサンプリングクロックをＡ／Ｄ変換器に出力するＰＬＬ回路を有する液晶表示装置において、水平同期信号の周期に応じて最大遅延時間を変更するとともに、サンプリングクロックを遅延して映像信号の周期内の映像信号をサンプリングするためのサンプリングタイミングの回数を予め定められた回数Ｎだけの遅延回数になるように設定することで水平同期信号の周期に応じて１ステップ当たりの遅延時間を最大遅延時間の１／Ｎにすることが上記引用刊行物Ｂに記載（特に上記【請求項１】、段落番号【０００１】、【００１３】、【００２６】、【００７２】、【００７６】、【００９２】参照）されており、さらに引用発明のディレイデータ作成部６２も上記引用刊行物Ｂに記載された発明の遅延回路もともにコンピュータから出力される水平同期信号が異なる周波数のＸＧＡ映像信号、ＶＧＡ映像信号あるいはＳＶＧＡ映像信号等の入力映像信号の水平同期信号を遅延してＰＬＬ回路に入力し、Ａ／Ｄ変換器に出力するＰＬＬ回路からのサンプリングクロックを遅延する際に用いられる遅延回路として共通するものであることから、引用発明のディレイデータ作成部に６２に上記引用刊行物Ｂに記載された技術手段を適用し、１ステップ当たりの遅延時間である単位ディレイ量をサンプリングクロックの周期Ｔの１／Ｎにすることは当業者であれば容易になし得るものである。
　そして、本願発明によってもたらされる効果は、上記引用発明、上記引用刊行物Ｂに記載された発明及び周知の技術事項から予測される範囲内のものであって、格別のものではない。 
　したがって、本願発明は、引用発明、上記引用刊行物Ｂに記載された発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものである。
　　 
 ４．むすび 
　以上のとおりであるから、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものであり、その余の請求項に係る発明について検討するまでもなく、本願は、拒絶をすべきものである。