【事件の表示】
　特願２００３−１８７８４４「液晶表示装置」拒絶査定不服審判事件〔平成１６年　１月２９日出願公開、特開２００４−　２９８２５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
平成１５年　６月３０日　特許出願
（原出願　特願平９−７４２２０号、平成９年３月２６日）
平成１５年　７月２９日　手続補正
平成１６年　５月２４日　拒絶理由通知
平成１６年　７月２９日　手続補正
平成１６年　８月３１日　拒絶査定
平成１６年１０月　７日　審判請求
平成１６年１１月　１日　手続補正
　
第２．補正の却下の決定
［補正の結果の決定の結論］
　平成１６年１１月１日付けの手続補正を却下する。
　
［理由］
１．補正後の発明
　平成１６年１１月１日付けの手続補正（以下「本件補正」という）により特許請求の範囲の請求項１は下記のとおり補正された。
　
　　　　　　　　　　　　　　　　記
　
【請求項１】一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、複数のデータ線とゲート線が交差して配設され、チャネル領域の両側にオフセット領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるオフセットゲート構造の薄膜トランジスタを用いてデータ側または走査側の駆動回路が構成されてなる液晶表示装置において、
　前記駆動回路のＣＭＯＳ回路を構成する逆導電型の薄膜トランジスタはＮ型のオフセットゲート構造の薄膜トランジスタとＰ型のオフセットゲート構造の薄膜トランジスタとからなり、
　前記Ｎ型のオフセットゲート構造の薄膜トランジスタは、前記Ｐ型のオフセットゲート構造の薄膜トランジスタのオフセット長より長いオフセット長を有していることを特徴とする液晶表示装置。
　
　上記補正は、補正前の請求項１に係る発明の駆動回路の薄膜トランジスタに対して「ＣＭＯＳ回路を構成する逆導電型の薄膜トランジスタ」という限定を付加するものであるから、特許法第１７条の２第４項第２号の特許請求の範囲の減縮に相当する。
　そこで、本件補正後の請求項１に記載された発明（以下「補正発明」という）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
２．引用例の記載等
　本願出願前に頒布された特開平８−２２０５０５号公報（以下「引用例」という）には各図とともに以下の事項が記載されている。
　
（１）「【発明の詳細な説明】【０００１】【産業上の利用分野】本発明は、液晶表示装置（ＬＣＤ：Liquid Crystal Display）に関し、特に、駆動回路部を表示画素部と同様に基板上に一体形成した、駆動回路内蔵型ＬＣＤに関する。」
　
（２）「【０００２】【従来の技術】ＬＣＤは小型、薄型、低消費電力などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が進んでいる。特に、スイッチング素子として、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いたアクティブマトリクス型は、原理的にデューティ比１００％のスタティック駆動をマルチプレクス的に行うことができ、大画面、高精細な動画ディスプレイに使用されている。
【０００３】アクティブマトリクスＬＣＤは、マトリクス状に配置された表示電極にＴＦＴを接続形成した基板（ＴＦＦ基板）と共通電極を有する基板（対向基板）が、液晶を挟んで貼り合わされて構成されている。表示電極と共通電極の対向部分は液晶を誘電層とした画素容量となっており、ＴＦＴにより選択された電圧が印加される。液晶は電気光学的に異方性を有しており、画素容量により形成された電界に反応して光を変調する。
【０００４】近年、ＴＦＴのチャンネル層としてｐ−Ｓｉを用いることによって、マトリクス画素部と周辺駆動回路部を同一基板上に形成した駆動回路内蔵型のＬＣＤが開発されている。一般に、ｐ−Ｓｉはａ−Ｓｉに比べて移動度が高く、また、ゲートセルフアライン構造による微細化、寄生容量の縮小による高速化が達成され、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴの相補構造を形成することにより、高速駆動回路を構成することができる。このように、駆動回路部をマトリクス画素部と一体形成することにより、製造コストの削減、ＬＣＤモジュールの小型化が実現される。
【０００５】図１１にこのようなＬＣＤの構成を示す。中央部の点線で囲まれた部分はマトリクス画素部であり、ＴＦＴのＯＮ／ＯＦＦを制御するゲートライン（Ｇ１〜Ｇｍ）と画素信号用のドレインライン（Ｄ１〜Ｄｎ）が交差して配置されている。各交点にはＴＦＴとこれに接続する表示電極（いずれも不図示）が形成されている。画素部の左右にはゲートライン（Ｇ１〜Ｇｍ）を選択するゲートドライバー（ＧＤ）が配置され、画素部の上下には、映像信号をサンプリングして、更に、ゲートドライバ（ＧＤ）の走査に同期して各ドレインライン（Ｄ１〜Ｄｎ）に画素信号電圧を印加するドレインドライバー（ＤＤ）が配置されている。これらのドライバー（ＧＤ，ＤＤ）は主としてシフトレジスタと、シフトレジスタの出力を昇圧するレベルコンバータなどからなり、これらは、ｐ−ＳｉＴＦＴのｎ−ｃｈとｐ−ｃｈの相補構造により構成されている。
【０００６】図１２に、このようなｐ−ＳｉＴＦＴの構造を示す。高耐熱性の石英ガラスなどの基板（１０）上に、６００℃程度の常圧ＣＶＤによりｐ−Ｓｉ（１１）が形成され島状にパターニングされている。ｐ−Ｓｉ（１１）上には、ＳｉＯ2などのゲート絶縁膜（１２）が被覆されている。ゲート絶縁膜（１２）上には、常圧ＣＶＤにより成膜したｐ−Ｓｉをｎ型の高濃度にドーピングして低抵抗化し、これをパターニングして得られたゲート電極（１３）がある。ゲート電極（１３）上には、他の導電型の不純物の注入を阻止する絶縁膜が積層され注入ストッパー（１４）が形成されている。また、ｐ−Ｓｉ（１１）は、ゲート電極（１３）をマスクとしたセルフアライン構造で、ｎ型あるいはｐ型にドーピングされたソース・ドレイン領域（１１Ｓ，１１Ｄ）と、ノンドープのチャンネル領域（１１Ｎ）が形成されている。全面にはＳｉＮxなどの層間絶縁膜（１５）が被覆され、層間絶縁膜（１５）上には、Ａｌなどからなるソース及びドレイン電極（１６Ｓ，１６Ｄ）が設けられ、コンタクトホール（ＣＴ）を介して各々ソース・ドレイン領域（１１Ｓ，１１Ｄ）に接続されている。更に図示は省いたが、画素部ではＩＴＯからなる表示電極が形成されてソース電極（１６Ｓ）へ接続され、駆動回路部では層間絶縁膜と所定の結線が形成される。」
　
（３）「【００１９】【実施例】続いて、本発明を実施例に基づいて詳細に説明する。図１に、ドレイン側の駆動回路部の構成を示す。入力映像信号をサンプリングし画素部のドレインラインへ印加するサンプル・ホールド回路（ＳＨ）、サンプル・ホールド回路（ＳＨ）のサンプリング動作を制御するシフトレジスタ（ＲＤ）、及び、シフトレジスタ（ＲＤ）の出力を増幅するレベルコンバータ（ＣＤ）により構成されている。シフトレジスタ（ＲＤ）とレベルコンバータ（ＣＤ）は、別系統の電源系で駆動され、シフトレジスタ（ＲＤ）の電源電圧ＶddＬは、レベルコンバータ（ＣＤ）の電源電圧ＶＤddＨよりも小さい。
【００２０】一方、ゲート側の駆動回路部の構成は図２に示す如く、画素部のゲートラインへ走査信号を印加するシフトレジスタ（ＲＧ）、及び、シフトレジスタ（ＲＧ）の出力を増幅するレベルコンバータ（ＣＧ）により構成されている。ここでも、シフトレジスタ（ＲＧ）とレベルコンバータ（ＣＧ）は、別系統の電源系で駆動され、シフトレジスタ（ＲＧ）の電源電圧ＶddＬは、レベルコンバータ（ＣＧ）の電源電圧ＶddＨよりも小さい。
【００２１】シフトレジスタ（ＲＤ，ＲＧ）はｐ−ＳｉＴＦＴのｎ−ｃｈとｐ−ｃｈの相補構造により構成されるが、低電圧による駆動のため、特性劣化が防がれている。更に、スケーリングを行って駆動能力を高めるとともに、微細化により駆動回路部の小型化がなされている。一方、レベルコンバータ（ＣＤ，ＣＧ）もまたｐ−ＳｉＴＦＴのｎ−ｃｈとｐ−ｃｈの相補構造により構成されるが、高電圧駆動において、耐圧を向上するために、ｎ−ｃｈＴＦＴに関しては、不純物を高濃度にドーピングすることにより形成されたソース及びドレイン領域とノンドープのチャンネル領域の間に低濃度領域を介在させた、いわゆる低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造を採用している。即ち、低濃度領域（ＬＤ）を介在させて、ソース・チャンネル間及びドレイン・チャンネル間の界面付近の強電界を緩和させることにより、ホットキャリア現象などを防止し、耐圧を向上している。
【００２２】これにより、液晶へ印加されるドレイン信号電圧域の上限を十分に高くし、かつ、これに対応してドレイン信号電圧を選択するＴＦＴのＯＮ／ＯＦＦを制御するゲート信号電圧の振幅を大きくした構成が可能となる。画素部への印加電圧域を広げることにより、コントラスト比を向上することができる。図３に、図１及び図２に示したシフトレジスタ（ＲＤ，ＲＧ）の各段の出力を昇圧するレベルコンバータ（ＣＤ，ＣＧ）の等価回路図を示す。ソースをＧＮＤに接続し、シフトレジスタからの反転入力信号によりＯＮされてＬレベルを出力する第２のｎ−ｃｈＴＦＴ（２）、ソースを高電源電圧ＶddＨに接続してＨレベルの出力にかかわる第２のｐ−ｃｈＴＦＴ（４）、ソースをＧＮＤに接続し、シフトレジスタからの入力信号によりＯＮされて第２のｐ−ｃｈＴＦＴ（４）のゲートにＬレベルを印加してＨレベルを出力させる第１のｎ−ｃｈＴＦＴ（１）、及び、ソースを高電源電圧ＶddＨに接続し第２のｎ−ｃｈＴＦＴ（２）からのＬレベル出力によりＯＮされ第２のｐ−ｃｈＴＦＴ（４）のゲートにＨレベルを印加する第２のｐ−ｃｈＴＦＴ（４）からなっている。
【００２３】シフトレジスタからの入力（ｉｎ）は、デューティ比数百分の１の期間を除いて、Ｌレベルにある。即ち、駆動期間の大部分はＨレベルの反転入力信号により、第２のｎ−ｃｈＴＦＴ（２）はＯＮされ、Ｌレベルを出力する。このＬレベルは更に第１のｐ−ｃｈＴＦＴ（３）のゲートに入力されて第１のｐ−ｃｈＴＦＴ（３）がＯＮされ、高電源電圧ＶddＨより第１のｎ−ｃｈＴＦＴ（１）と共通のドレインへＨレベルか導かれ、更に第２のｐ−ｃｈＴＦＴ（４）のゲートへ印加され、これをＯＦＦする。この時、第１のｎ−ｃｈＴＦＴ（１）はＬレベルの入力信号によりＯＦＦであり、ソース・ドレイン間に大きな電圧がかかった状態にあり、チャンネル内に強い電界が存在している。このような素子は、相互コンダクタンスの低下、閾値電圧の変化など素子特性の劣化を招きやすい状態にある。
【００２４】特に、レベルコンバータの電源電圧ＶddＨは、シフトレジスタの電源電圧ＶddＬよりも高く、図１で示したドレイン側のサンプルホールド回路（ＳＨ）もまた、ｎ−ｃｈのｐ−ＳｉＴＦＴにより構成されているが、映像信号のサンプリング・ホールド動作においては、上述の相補構造にみられる程には大きな静電界が長期間にわたって生じることは少ない。即ち、ｐ−ＳｉＴＦＴを用いた駆動回路内蔵型ＬＣＤにおいて、最も劣化しやすい素子は、レベルコンバータを構成する第１のｎ−ｃｈＴＦＴ（１）である。
【００２５】従って、本発明では、第１のｎ−ｃｈＴＦＴ（１）を高耐圧化することにより、効率的に駆動回路部全体の耐圧を高め、装置の信頼性を向上するものである。図４と図５にｎ−ｃｈＴＦＴ素子の特性が印加電圧時間に依存して劣化する様子を示した。図４はバイアス印加時間に対する閾値電圧Ｖthの初期値Ｖthoからのシフト量ΔＶth［ｖ］を示す特性図であり、図５はバイアス印加時間に対する相互コンダクタンスｇｍの初期値ｇｍoからの劣化量Δｇｍの割合Δｇｍ／ｇｍoを示す特性図である。それぞれの図において、実線（Ａ）は、ＬＤＤ構造を採用した素子について、ゲート電圧Ｖｇ＝０［ｖ］、ドレイン電圧Ｖｄ＝２０［ｖ］の場合のシフト量ΔＶthあるいは変化量Δｇｍ／ｇｍoであり、比較例として、破線（Ｂ）は、Ｖｇ＝Ｖｄ＝２０［ｖ］の場合のΔＶth値あるいはΔｇｍ／ｇｍo値、一点鎖線（Ｃ）は、Ｖｇ＝０［ｖ］、Ｖｄ＝２０［ｖ］の場合のΔＶth値あるいはΔｇｍ／ｇｍo値である。図４において、一点鎖線（Ｃ）に着目すると、ＴＦＴがＯＦＦで、かつ、ドレイン電圧が印加された状態では６［ｖ］以上の閾値の変化があり、破線（Ｂ）を見ると、ＴＦＴがＯＮでソース・ドレイン間が導通の場合は、時間がたつにつれて２〜４［Ｖ］と比較的小さい。また、実線（Ａ）を見ると、閾値電圧のシフト量は、ＴＦＴがＯＦＦで、かつ、ドレイン電圧が印加された状態であっても、ＬＤＤ構造を採用することにより０．４［ｖ］以下にまで小さくなっている。
【００２６】また、図５より、一点鎖線（Ｃ）に着目すると、ＴＦＴがＯＦＦで、かつ、ドレイン電圧が印加された状態では、ｇｍの劣化量は６０％程度以上であり、破線（Ｂ）を見ると、時間がたつにつれて１〜数％と小さい。また、実線（Ａ）を見ると、ｇｍの劣化量は、ＴＦＴがＯＦＦで、かつ、ドレイン電圧が印加された状態であっても、ＬＤＤ構造を採用することにより４％以下にまで小さくなっている。即ち、ＬＤＤ構造の素子は、ＯＦＦ中に高電圧が印加されて負荷がかかった状態においても、ＬＤＤを採らない素子と比べて特性の変化量が大幅に低減されることがわかる。
【００２７】従って、前述の図３を用いた考察より、通常のＬＣＤの駆動においては、レベルコンバータを構成する第１のｎ−ｃｈＴＦＴ（１）にかかる負荷が大きく、劣化しやすい状態にあるため、第１のｎ−ｃｈＴＦＴ（１）のみに、耐圧を重視してＬＤＤ構造を採用することにより、効率的に駆動回路部全体の耐圧を高め信頼性を向上することができる。
【００２８】また、図１に示したシフトレジスタ（ＲＤ）、レベルコンバータ（ＣＤ）、及び、サンプル・ホールド回路（ＳＨ）からなるドレイン側駆動回路部、図２に示したシフトレジスタ（ＲＧ）及びレベルコンバータ（ＣＧ）からなるゲート側駆動回路部の各段において、各々を構成するＴＦＴ素子のうち、ＬＤＤ構造を採用するのは、図３に示したレベルコンバータ（ＣＤ，ＣＧ）を構成する第１のｎ−ｃｈＴＦＴ（１）の１個のみである。ＬＤＤ構造は、駆動能力及び駆動速度の低下、素子形成面積の増大をもたらすため、表示品位、装置の小型化の点で不利であるが、本発明では、最も劣化しやすい第１のｎ−ｃｈＴＦＴ（１）にＬＤＤ構造を採用するのみとしているので、この点での問題は最小限に抑えられる。」
　
　したがって、引用例には以下の発明が記載されている（以下「引用発明」という）。
　
「マトリクス状に配置された表示電極にＴＦＴを接続形成した基板（ＴＦＦ基板）と共通電極を有する基板（対向基板）が液晶を挟んで貼り合わされて構成され、マトリクス画素部にはＴＦＴのＯＮ／ＯＦＦを制御するゲートラインと画素信号用のドレインラインが交差して配置され、ドレイン側の駆動回路部及びゲート側の駆動回路部はレベルコンバータを有し、レベルコンバータはＬＤＤ構造（不純物を高濃度にドーピングすることにより形成されたソース及びドレイン領域とノンドープのチャンネル領域の間に低濃度領域を介在させて、ソース・チャンネル間及びドレイン・チャンネル間の界面付近の強電界を緩和させることにより、ホットキャリア現象などを防止し、耐圧を向上させるための構造）のｎ−ｃｈＴＦＴと、ｐ−ｃｈＴＦＴとの相補構造により構成されてなる液晶表示装置。」
　
３．対比
　補正発明と引用発明を比較すると以下のとおりである。
（１）引用発明の「液晶」「ＴＦＴ基板」「ドレインライン」「ゲートライン」「チャンネル領域」「ソース及びドレイン領域」「ＴＦＴ」「ドレイン側の駆動回路部」「ゲート側の駆動回路部」及び「液晶表示装置」は、それぞれ、本願発明の「液晶」「一方の基板」「データ線」「ゲート線」「チャネル領域」「ソース・ドレイン領域」「薄膜トランジスタ」「データ側の駆動回路」「走査側の駆動回路」及び「液晶表示装置」に相当する。
（２）一般に、「ＬＤＤ構造」と「オフセットゲート構造」とは製造プロセスやオフセット領域における不純物の有無などの点において異なるものであるが、（補正発明が意図する範疇では）実質同一視して良いものであり、本願明細書においても同様のものとして説明されているから、引用発明の「低濃度領域」及び「ＬＤＤ構造」は、それぞれ、本願発明の「オフセット領域」及び「オフセットゲート構造」に相当する。
（３）引用発明は「マトリクス状に配置された表示電極にＴＦＴを接続形成した基板（ＴＦＦ基板）と共通電極を有する基板（対向基板）が液晶を挟んで貼り合わされて構成され」たものであるから、引用発明は、補正発明の「一対の基板間に液晶が封入されてなり」に相当する構成を有する。
（４）引用発明は「マトリクス画素部にはＴＦＴのＯＮ／ＯＦＦを制御するゲートラインと画素信号用のドレインラインが交差して配置され」たものであるから、引用発明は、補正発明の「複数のデータ線とゲート線が交差して配設され」に相当する構成を有する。
（５）引用発明は「ドレイン側の駆動回路部及びゲート側の駆動回路部はレベルコンバータを有し、レベルコンバータはＬＤＤ構造（不純物を高濃度にドーピングすることにより形成されたソース及びドレイン領域とノンドープのチャンネル領域の間に低濃度領域を介在させて、ソース・チャンネル間及びドレイン・チャンネル間の界面付近の強電界を緩和させることにより、ホットキャリア現象などを防止し、耐圧を向上させるための構造）のｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴの相補構造により構成されてなる」ものであるから、引用発明は、本願発明の「チャネル領域の両側にオフセット領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるオフセットゲート構造の薄膜トランジスタを用いてデータ側または走査側の駆動回路が構成されてなる」に相当する構成を有する。
（６）引用発明はｎ−ｃｈＴＦＴについてＬＤＤ構造を有し、ｐ−ｃｈＴＦＴについてＬＤＤ構造を有さないものであるから、引用発明は、補正発明の「前記駆動回路のＣＭＯＳ回路を構成する逆導電型の薄膜トランジスタはＮ型のオフセットゲート構造の薄膜トランジスタとＰ型のオフセットゲート構造の薄膜トランジスタとからなり」の構成において、Ｐ型について「オフセットゲート構造の」の構成を除いた「前記駆動回路のＣＭＯＳ回路を構成する逆導電型の薄膜トランジスタはＮ型のオフセットゲート構造の薄膜トランジスタとＰ型の薄膜トランジスタとからなり」に相当する構成を有する。
　
　したがって、補正発明と引用発明は、
「一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、複数のデータ線とゲート線が交差して配設され、チャネル領域の両側にオフセット領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるオフセットゲート構造の薄膜トランジスタを用いてデータ側または走査側の駆動回路が構成されてなる液晶表示装置において、
　前記駆動回路のＣＭＯＳ回路を構成する逆導電型の薄膜トランジスタはＮ型のオフセットゲート構造の薄膜トランジスタとＰ型の薄膜トランジスタとからなる液晶表示装置。」の点で一致し、以下の点で相違する。
　
（相違点）
　補正発明の薄膜トランジスタは、Ｎ型とＰ型の双方にオフセットゲート構造を有し「前記Ｎ型のオフセットゲート構造の薄膜トランジスタは、前記Ｐ型のオフセットゲート構造の薄膜トランジスタのオフセット長より長いオフセット長を有している」関係を有するのに対し、引用発明は、Ｐ型の薄膜トランジスタはオフセットゲート構造ではなく、したがって、「前記Ｎ型のオフセットゲート構造の薄膜トランジスタは、前記Ｐ型のオフセットゲート構造の薄膜トランジスタのオフセット長より長いオフセット長を有している」関係にはない点。
　
４．判断
　引用発明のオフセットゲート構造（ＬＤＤ構造）は「不純物を高濃度にドーピングすることにより形成されたソース及びドレイン領域とノンドープのチャンネル領域の間に低濃度領域を介在させて、ソース・チャンネル間及びドレイン・チャンネル間の界面付近の強電界を緩和させることにより、ホットキャリア現象などを防止し、耐圧を向上させるための構造」であり、（レベルコンバータの）Ｎ型薄膜トランジスタのみにオフセットゲート構造を採用した理由は、引用例に「【００２３】シフトレジスタからの入力（ｉｎ）は、デューティ比数百分の１の期間を除いて、Ｌレベルにある。・・・この時、第１のｎ−ｃｈＴＦＴ（１）は・・・ソース・ドレイン間に大きな電圧がかかった状態にあり、チャンネル内に強い電界が存在している。・・・即ち、ｐ−ＳｉＴＦＴを用いた駆動回路内蔵型ＬＣＤにおいて、最も劣化しやすい素子は、レベルコンバータを構成する第１のｎ−ｃｈＴＦＴ（１）である。【００２５】従って、本発明では、第１のｎ−ｃｈＴＦＴ（１）を高耐圧化することにより、効率的に駆動回路部全体の耐圧を高め、装置の信頼性を向上するものである。」と記載されているとおり、引用発明の回路構成及び回路動作を考慮した結果のものであるから、他の回路部分についても、その回路構成及び回路動作を考慮して個々のＴＦＴに必要とされる特性に応じてオフセット長（ＬＤＤ長）を変化させることは、引用発明が示唆する範囲内のものである。
　また、相違点に係る具体的な構成（ＣＭＯＳ回路を構成する逆導電型の薄膜トランジスタはＮ型のオフセットゲート構造の薄膜トランジスタとＰ型のオフセットゲート構造の薄膜トランジスタとからなり、前記Ｎ型のオフセットゲート構造の薄膜トランジスタは、前記Ｐ型のオフセットゲート構造の薄膜トランジスタのオフセット長より長いオフセット長を有している）についても周知であって、例えば、特開平６−３３８６１２号公報（以下「周知例１」という）には「【００４０】・・・ＴＦＴの必要とされる特性に応じてオフセット領域あるいはＬＤＤ領域の幅ｘを変化させるとより都合がよい。・・・【００４２】・・・ドライバーにおいては、Ｎチャネル型ＴＦＴで、チャネル長８μｍ、チャネル幅２００μｍとし、ＬＤＤ領域の幅は０．２〜０．３μｍ、例えば、０．２５μｍ。同じくＰチャネル型ＴＦＴにおいては、チャネル長５μｍ、チャネル幅５００μｍとし、ＬＤＤ領域の幅は０〜０．２μｍ、例えば、０．１μｍ。」と記載され、特開平７−１３５３２３号公報（以下「周知例２」という）には「【請求項６】同一基板上にＮチャネル型の薄膜トランジスタとＰチャネル型の薄膜トランジスタとをそれぞれ少なくとも１つ有する半導体集積回路において、Ｎチャネル型の薄膜トランジスタの高抵抗領域の幅はＰチャネル型の薄膜トランジスタの高抵抗領域の幅よりも常に大きいことを特徴とする半導体集積回路。」及び「【０００８】・・・同じドライバーもしくはデコーダーにおいて、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで高抵抗領域の幅を変えることは以下の理由による。【０００９】特にＮチャネル型ＴＦＴにおいて、弱いＮ型の高抵抗領域を設けると、ドレイン近傍の電界を緩和させて、ホットキャリヤ効果による劣化を抑制することができる。したがって、この場合のＮチャネル型ＴＦＴの高抵抗領域は弱いＮ型であることが望まれる。一方、Ｐチャネル型ＴＦＴにおいては、ホットキャリヤによる劣化は少ないので、特にこのような高抵抗領域を設けなくともよい。逆に、高抵抗領域の存在はＴＦＴの動作速度の低下をもたらす。Ｐチャネル型ＴＦＴの移動度はＮチャネル型ＴＦＴよりも劣るので可能な限り、高抵抗領域の幅は小さい方が好ましい。その結果、上述のようにＮチャネル型ＴＦＴの高抵抗領域の幅がＰチャネル型ＴＦＴのものよりも大きくなるのである。」と記載され、特開平７−２０２２１３号公報（以下「周知例３」という）では「【００４７】・・・ホットキャリヤによる劣化が少ないＰＭＯＳは通常の構造とし、移動度は高いがホットキャリヤによる劣化が問題なるＮＭＯＳにのみ高抵抗領域を形成すると、ＮＭＯＳの実際のドレイン電流とＰＭＯＳのそれとでバランスが取れて好ましい。もちろん、ＰＭＯＳでもホットキャリヤによる劣化の無視できない、サブミクロン以下のデザインルールのＴＦＴの場合にはこの限りではない。」と記載され、特開平９−１８００９号公報（以下「周知例４」という）では「【００９５】〔実施例３〕本実施例は、図３及び図４に示す構成において、緻密な陽極酸化膜をより厚く（例えば図３の場合は陽極酸化膜３１４の厚さは２００Åである）することによって、ＯＦＦ電流特性の改善に効果を及ぼすようなオフセットゲイ��領域を形成することを特徴とする。・・・【００９８】緻密な陽極酸化膜をこのように厚い膜厚とすることによって、図６（Ａ）に示すＢイオンの注入工程において、陽極酸化膜５０２の膜厚に従ってオフセットゲイト領域５０５を形成することができる。この５０５で示されるオフセットゲイト領域も低濃度不純物領域と同様に高抵抗領域として機能し、ＯＦＦ電流特性の改善に寄与する。・・・【０１０１】そして図６（Ｄ）に示すように、ＮＴＦＴにおいてはＸで示される幅を有する低濃度不純物領域（この場合はその幅は６０００Å）とＹで示される幅を有するオフセットゲイト領域（この場合はその幅は２５００Å）とを有する構成を得ることができる。このような構成とすることで、ＯＦＦ電流特性をさらに改善することができる。【０１０２】従って、図３及び図４に示す作製工程で得られるＮＴＦＴのＯＦＦ電流特性が不満足な場合は、本実施例に示す構成を採用することによって、さらにＮＴＦＴのＯＦＦ電流特性を改善することができる。・・・【０１０３】しかし、オフセットゲイト領域を配置することは、ＰＴＦＴにおいてソース／ドレイン間の抵抗を増大させることになる・・・【０１０４】従って、Ｙで示されるオフセット長は、ＮＴＦＴのＯＦＦ電流値の低下とＰＴＦＴの移動度の低下との兼ね合いを見て決める必要がある。」と記載されている。
　そうしてみれば、引用発明において、Ｐ型及びＮ型の双方の薄膜トランジスタをオフセットゲート構造とするとともに、Ｎ型のオフセットゲート構造の薄膜トランジスタのオフセット長をＰ型のものより長くし、本願発明の構成とすることは、引用例に記載された発明及び周知技術に基づいて当業者が容易にできることである。
　また、このようにしてなる効果は、引用例及び周知技術から予測される範囲内のものである。
　
　なお、この点に関し審判請求人は補正された審判請求書において以下のとおり主張している。
「本願第１及び第２発明は、補正により、オフセット長の異なるＮ型及びＰ型ＴＦＴが「駆動回路のＣＭＯＳ回路を構成する逆導電型の薄膜トランジスタ」と限定されました。そして、補正後の本願第１及び第２発明においては、液晶表示装置の駆動回路を構成する『ＣＭＯＳ回路の逆導電型ＴＦＴ』のＮ型のオフセットゲート構造の薄膜トランジスタのオフセット長をＰ型のオフセットゲート構造の薄膜トランジスタのオフセット長より長いオフセット長を有するものとすることにより、Ｎ型ＴＦＴとＰ型ＴＦＴとの間でオン電流のバランスをとることができ、誤作動が防止できるという効果が奏されるものです。」
　しかしながら、ＣＭＯＳ回路を構成するＮ型ＴＦＴとＰ型ＴＦＴとの間のオン電流のバランスは、両者のオフセット長をどのように設定するかに加えて、チャネルサイズなどにも依存するものであるから、補正発明はＮ型ＴＦＴとＰ型ＴＦＴとの間でオン電流のバランスを取っていない発明をも包含するものであり、結局、審判請求人の主張は特許請求の範囲の記載に基づいたものとは言えない。なお、仮にＮ型ＴＦＴとＰ型ＴＦＴとの間でオン電流のバランスをとるという目的効果を参酌するとしても、そのような事項は上記周知例３に記載されているとおり設計的な事項に過ぎない。
　
　したがって、補正発明は、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
５．補正の却下の決定の結び
　本件補正は、特許法等の一部を改正する法律（平成15年法第律47号）附則第２条第７項の規定によりなお従前の例によるものとされた同法第１条の規定による改正前の特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に違反するので、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明
１．本願発明
　平成１６年１１月１日付けの手続補正は上記「第２．補正の却下の決定」のとおり却下されたので、本願の請求項に係る発明は平成１６年７月２９日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１２に記載された事項により特定されるとおりのものと認められるところ、その請求項１に係る発明は下記のものである（以下「本願発明」という）。
　
　　　　　　　　　　　　　　　記
　
【請求項１】一対の基板間に液晶が封入されてなり、該一対の基板のうちの一方の基板上に、複数のデータ線とゲート線が交差して配設され、チャネル領域の両側にオフセット領域を挟んでソース・ドレイン領域を有し、ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を備えるオフセットゲート構造の薄膜トランジスタを用いてデータ側または走査側の駆動回路が構成されてなる液晶表示装置において、
　前記駆動回路はＮ型のオフセットゲート構造の薄膜トランジスタとＰ型のオフセットゲート構造の薄膜トランジスタとからなり、
　前記Ｎ型のオフセットゲート構造の薄膜トランジスタは、前記Ｐ型のオフセットゲート構造の薄膜トランジスタのオフセット長より長いオフセット長を有していることを特徴とする液晶表示装置。
　
２．引用例の記載等
　原査定の拒絶の理由に引用された引用例及びその記載事項は、上記「第２．補正の却下の決定」の「２．引用例の記載等」に記載したとおりである。
　
３．対比及び判断
　本願発明は「第２．補正の却下の決定」で検討した補正発明から「ＣＭＯＳ回路を構成する逆導電型の薄膜トランジスタ」という事項を省いたものである。
　そうすると、本願発明の特定事項を全て含み、さらに他の事項を付加したものに相当する補正発明が、「第２．補正の却下の決定」に記載したとおり引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により引用例及び周知技術に基づいて当業者が容易に発明することができたものである。
　
４．むすび
　以上のとおり、本願発明は引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって結論のとおり審決する。