(57)【要約】プログラマブル遅延回路が本開示の実施形態にしたがって本明細書で説明される。一実施形態では、遅延回路は、直列に結合された複数の遅延ステージを備える。遅延ステージの各々は、遅延回路の順方向経路上に遅延ゲートを備え、ここにおいて、遅延ゲートは、それぞれの選択信号の論理状態に依存して、順方向経路上で信号を送るまたはブロックするように構成される。遅延ステージの各々はまた、遅延回路の逆方向経路上にマルチプレクサを備え、ここにおいて、マルチプレクサは、それぞれの選択信号の論理状態に依存して、逆方向経路上で信号を送るようにまたは順方向経路上の信号を逆方向経路にルーティングするように構成される。遅延ゲートおよびマルチプレクサの出力論理状態は、グリッチを低減するために、遅延回路の遅延セッティングの変更中、静的なままである。【選択図】図１
2018520541.tif 000002
【特許請求の範囲】
【請求項１】
遅延回路であって、
直列に結合された複数の遅延ステージを備え、
前記複数の遅延ステージの各々は、
前記遅延回路の順方向経路上の遅延ゲート、ここにおいて、前記遅延ゲートは、それぞれの選択信号の論理状態に依存して、前記順方向経路上で信号を送るようにまたは前記順方向経路上で前記信号をブロックするように構成される、と、
前記遅延回路の逆方向経路上のマルチプレクサ、ここにおいて、前記マルチプレクサは、前記それぞれの選択信号の前記論理状態に依存して、前記逆方向経路上で信号を送るようにまたは前記順方向経路上の前記信号を前記逆方向経路にルーティングするように構成される、と
を備え、
前記遅延ゲートおよび前記マルチプレクサは、前記遅延回路の遅延セッティングの変更中に前記選択信号のうちの１つまたは複数の論理状態が変更されるとき、静的な出力論理状態を維持するように構成される、
遅延回路。
【請求項２】
前記遅延ゲートは反転型であり、前記マルチプレクサは反転型である、
請求項１に記載の遅延回路。
【請求項３】
前記遅延ステージは、前記順方向経路上に交互のＮＡＮＤゲートおよびＮＯＲゲートを備える、
請求項１に記載の遅延回路。
【請求項４】
前記ＮＡＮＤゲートのうちの１つは、
前記順方向経路上の前記ＮＯＲゲートのうちの第１のＮＯＲゲートの出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＯＲゲートのうちの第２のＮＯＲゲートの入力に結合された出力とを有する第１の３状態インバータと、
供給レールに結合されたソースと、前記それぞれの選択信号を受け取るように構成されたゲートと、前記第１の３状態インバータの前記出力に結合されたドレインとを有するプルアップトランジスタと
を備える、請求項３に記載の遅延回路。
【請求項５】
前記ＮＡＮＤゲートのうちの前記１つは、前記第１の３状態インバータの前記出力に結合されたドレインと、接地に共に繋がれたゲートおよびソースとを有するダミートランジスタをさらに備える、
請求項４に記載の遅延回路。
【請求項６】
前記ＮＯＲゲートのうちの前記第２のＮＯＲゲートは、
前記順方向経路上のＮＡＮＤゲートのうちの前記１つの前記出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＡＮＤゲートのうちの別のＮＡＮＤゲートの入力に結合された出力とを有する第２の３状態インバータと、
前記第２の３状態インバータの前記出力に結合されたドレインと、前記それぞれの選択信号の反転を受け取るように構成されたゲートと、接地に結合されたソースとを有するプルダウントランジスタと
を備える、請求項４に記載の遅延回路。
【請求項７】
前記第１の３状態インバータは、
前記順方向経路上の前記ＮＯＲゲートの前記第１のＮＯＲゲートの前記出力と、出力とに結合されたインバータと、
前記インバータの前記出力と、前記順方向経路上の前記ＮＯＲゲートのうちの前記第２のＮＯＲゲートの前記入力との間に結合された送信ゲート、ここにおいて、前記送信ゲートは、前記それぞれの選択信号の前記論理状態に依存して、前記インバータの前記出力において信号を送るまたはブロックするように構成される、と
を備える、請求項４に記載の遅延回路。
【請求項８】
前記ＮＯＲゲートのうちの１つは、
前記順方向経路上の前記ＮＡＮＤゲートのうちの第１のＮＡＮＤゲートの前記出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＡＮＤゲートのうちの第２のＮＡＮＤゲートの入力に結合された出力とを有する３状態インバータと、
前記３状態インバータの前記出力に結合されたドレインと、前記それぞれの選択信号の反転を受け取るように構成されたゲートと、接地に結合されたソースとを有するプルダウントランジスタと
を備える、請求項３に記載の遅延回路。
【請求項９】
前記ＮＯＲゲートのうちの前記１つは、前記３状態インバータの前記出力に結合されたドレインと、供給レールに共に繋がれたゲートおよびソースとを有するダミートランジスタをさらに備える、
請求項８に記載の遅延回路。
【請求項１０】
前記マルチプレクサのうちの１つは、
前記逆方向経路上の前記マルチプレクサのうちの別のマルチプレクサの出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、第１の出力とを有する第１の３状態インバータと、
前記順方向経路上の前記遅延ゲートのうちの１つの出力に結合された第３の入力と、前記それぞれの選択信号の反転を受け取るように構成された第４の入力と、前記第１の３ステージインバータの前記第１の出力に結合された第２の出力とを有する第２の３状態反転と
を備える、請求項２に記載の遅延回路。
【請求項１１】
遅延システムであって、
直列に結合された複数の遅延ステージを備える遅延回路、ここにおいて、前記遅延ステージの各々は、
前記遅延回路の順方向経路上の遅延ゲート、ここにおいて、前記遅延ゲートは、それぞれの選択信号の論理状態に依存して、前記順方向経路上で信号を送るようにまたは前記順方向経路上で前記信号をブロックするように構成される、と、
前記遅延回路の逆方向経路上のマルチプレクサ、ここにおいて、前記マルチプレクサは、前記それぞれの選択信号の前記論理状態に依存して、前記逆方向経路上で信号を送るようにまたは前記順方向経路上の前記信号を前記逆方向経路にルーティングするように構成される、と
を備える、と、
前記遅延回路の遅延セッティングを変更するために、前記選択信号のうちの１つまたは複数の論理状態を変更するように構成されたコントローラ、ここにおいて、前記遅延ゲートおよび前記マルチプレクサは、前記コントローラが前記選択信号のうちの前記１つまたは複数の前記論理状態を変更するとき、静的な出力論理状態を維持するように構成される、と
を備える遅延システム。
【請求項１２】
前記遅延ゲートは反転型であり、前記マルチプレクサは反転型である、
請求項１１に記載の遅延システム。
【請求項１３】
前記遅延ステージは、前記順方向経路上に交互のＮＡＮＤゲートおよびＮＯＲゲートを備える、請求項１１に記載の遅延システム。
【請求項１４】
前記ＮＡＮＤゲートのうちの１つは、
前記順方向経路上の前記ＮＯＲゲートのうちの第１のＮＯＲゲートの出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＯＲゲートのうちの第２のＮＯＲゲートの入力に結合された出力とを有する３状態インバータと、
供給レールに結合されたソースと、前記それぞれの選択信号を受け取るように構成されたゲートと、前記３状態インバータの前記出力に結合されたドレインとを有するプルアップトランジスタと
を備える、請求項１３に記載の遅延システム。
【請求項１５】
前記ＮＯＲゲートのうちの１つは、
前記順方向経路上の前記ＮＡＮＤゲートのうちの第１のＮＡＮＤゲートの前記出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＡＮＤゲートのうちの第２のＮＡＮＤゲートの入力に結合された出力とを有する３状態インバータと、
前記３状態インバータの前記出力に結合されたドレインと、前記それぞれの選択信号の反転を受け取るように構成されたゲートと、接地に結合されたソースとを有するプルダウントランジスタと
を備える、請求項１３に記載の遅延システム。
【請求項１６】
前記マルチプレクサのうちの１つは、
前記逆方向経路上の前記マルチプレクサのうちの別のマルチプレクサの出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、第１の出力とを有する第１の３状態インバータと、
前記順方向経路上の前記遅延ゲートのうちの１つの出力に結合された第３の入力と、前記それぞれの選択信号の反転を受け取るように構成された第４の入力と、前記第１の３ステージインバータの前記第１の出力に結合された第２の出力とを有する第２の３状態反転と
を備える、請求項１２に記載の遅延システム。
【請求項１７】
前記コントローラの制御下で前記遅延回路の入力を選択的にゲートするように構成されたゲート回路をさらに備え、前記コントローラは、前記遅延回路の前記入力をゲートすることと、前記遅延回路の前記入力がゲートされている間、前記遅延回路中のデータ信号またはクロック信号が前記遅延回路から送出するのを待機することと、前記信号が送出された後に、前記遅延回路の前記遅延セッティングを変更するために前記選択信号のうちの前記１つまたは複数の前記論理状態を変更することとを行うよう前記ゲート回路にコマンドするように構成される、
請求項１１に記載の遅延システム。
【請求項１８】
前記コントローラの制御下で前記遅延回路の出力を選択的にゲートするように構成されたゲート回路をさらに備え、前記コントローラは、前記遅延回路の前記出力をゲートすることと、前記遅延回路の前記遅延セッティングを第１の遅延に設定することと、前記遅延回路の前記遅延セッティングが前記第１の遅延に設定された後に、前記遅延回路の前記遅延セッティングを第２の遅延に変更するために前記選択信号のうちの前記１つまたは複数の前記論理状態を変更することとを行うよう前記ゲート回路にコマンドするように構成される、
請求項１１に記載の遅延システム。
【請求項１９】
前記第１の遅延は、前記遅延回路の最短遅延である、
請求項１８に記載の遅延システム。
【請求項２０】
遅延回路の遅延セッティングを変更するための方法であって、前記遅延セッティングは、複数の選択信号の論理状態によって制御され、前記方法は、
前記遅延回路の入力を一定の論理状態に保つことと、
前記遅延回路の前記入力が前記一定の論理状態に保たれている間に、前記遅延回路中の信号を送出することと、
前記信号が送出された後に、前記遅延回路の前記遅延セッティングを変更するために前記複数の選択信号のうちの１つまたは複数の論理状態を変更することと
を備える、方法。
【請求項２１】
前記信号は、データ信号またはクロック信号である、
請求項２０に記載の方法。
【請求項２２】
前記遅延回路の前記入力をゲートすることをさらに備え、前記遅延回路の前記入力は、前記遅延回路中の前記信号が前記遅延回路から送出されている間、ゲートされる、
請求項２１に記載の方法。
【請求項２３】
前記遅延回路は、前記遅延回路の順方向経路上に交互のＮＡＮＤゲートおよびＮＯＲゲートを備え、前記ＮＡＮＤゲートおよび前記ＮＯＲゲートの出力論理状態は、前記複数の選択信号のうちの前記１つまたは複数の前記論理状態が変更されるとき、静的なままである、
請求項２２に記載の方法。
【請求項２４】
遅延回路の遅延セッティングを変更するための装置であって、前記遅延セッティングは、複数の選択信号の論理状態によって構成され、前記装置は、
前記遅延回路の入力を一定の論理状態に保つための手段と、
前記遅延回路の前記入力が前記一定の論理状態に保たれている間に、前記遅延回路中の信号を送出するための手段と、
前記信号が送出された後に、前記遅延回路の前記遅延セッティングを変更するために前記複数の選択信号のうちの１つまたは複数の論理状態を変更するための手段と
を備える、装置。
【請求項２５】
前記信号は、データ信号またはクロック信号である、
請求項２４に記載の装置。
【請求項２６】
前記遅延回路の前記入力をゲートするための手段をさらに備え、前記遅延回路の前記入力は、前記遅延回路中の前記信号が前記遅延回路から送出されている間、ゲートされる、
請求項２４に記載の装置。
【請求項２７】
前記遅延回路は、前記遅延回路の順方向経路上に交互のＮＡＮＤゲートおよびＮＯＲゲートを備え、前記ＮＡＮＤゲートおよび前記ＮＯＲゲートの出力論理状態は、前記複数の選択信号のうちの前記１つまたは複数の前記論理状態が変更されるとき、静的なままである、
請求項２４に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示の態様は一般に、遅延回路に関し、より具体的には、プログラマブル遅延回路に関する。
【背景技術】
【０００２】
[0002]プログラマブル遅延回路は、ダブルデータデート（ＤＤＲ）システムを含む、広範囲の低電力かつ低レイテンシのアプリケーションにおいて、ますます用いられている。たとえば、プログラマブル遅延回路は、データ信号のタイミングを調整して、これらのデータ信号間の（たとえば、これらの信号経路の長さの不一致による）スキューを補償するために、ＤＤＲシステムにおいて使用され得る。別の例では、プログラマブル遅延回路は、データストリーブ信号のタイミングを調整して、このデータストローブ信号をデータ信号のデータアイにおいて中心に置くためにするために使用され得る。
【発明の概要】
【０００３】
[0003]１つまたは複数の実施形態の基本的な理解を与えるために、そのような実施形態の簡略化された概要を以下に提示する。この概要は、意図されるすべての実施形態の広範な概観というわけではなく、また、すべての実施形態の主要または重要な要素を識別することも、任意またはすべての実施形態の範囲を定めることも意図されない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、１つまたは複数の実施形態のいくつかの概念を簡略化された形式で提示することである。
【０００４】
[0004]ある態様によれば、遅延回路が本明細書で説明される。遅延回路は、直列に結合された複数の遅延ステージを備える。遅延ステージの各々は、遅延回路の順方向経路上に遅延ゲートを備え、ここにおいて、遅延ゲートは、それぞれの選択信号の論理状態に依存して、順方向経路上で信号を送るようにまたは順方向経路上で信号をブロックするように構成される。遅延ステージの各々はまた、遅延回路の逆方向経路上にマルチプレクサを備え、ここにおいて、マルチプレクサは、それぞれの選択信号の論理状態に依存して、逆方向経路上で信号を送るようにまたは順方向経路上の信号を逆方向経路にルーティングするように構成される。遅延ゲートおよびマルチプレクサは、遅延回路の遅延セッティングの変更中に選択信号のうちの１つまたは複数の論理状態が変更されるとき、静的な出力論理状態を維持するように構成される。
【０００５】
[0005]第２の態様は、遅延回路とコントローラとを備える遅延システムに関する。遅延回路は、直列に結合された複数の遅延ステージを備える。遅延ステージの各々は、遅延回路の順方向経路上に遅延ゲートを備え、ここにおいて、遅延ゲートは、それぞれの選択信号の論理状態に依存して、順方向経路上で信号を送るようにまたは順方向経路上で信号をブロックするように構成される。遅延ステージの各々はまた、遅延回路の逆方向経路上にマルチプレクサを備え、ここにおいて、マルチプレクサは、それぞれの選択信号の論理状態に依存して、逆方向経路上で信号を送るようにまたは順方向経路上の信号を逆方向経路にルーティングするように構成される。コントローラは、遅延回路の遅延セッティングを変更するために、選択信号のうちの１つまたは複数の論理状態を変更するように構成され、ここにおいて、遅延ゲートおよびマルチプレクサは、コントローラが選択信号のうちの１つまたは複数の論理状態を変更するとき、静的な出力論理状態を維持するように構成される。
【０００６】
[0006]第３の態様は、遅延回路の遅延セッティングを変更するための方法に関し、ここにおいて、遅延セッティングは、複数の選択信号の論理状態によって制御される。方法は、遅延回路の入力を一定の論理状態に保つことと、遅延回路の入力が一定の論理状態に保たれている間に、遅延回路中の信号を送出する（flush out）こととを備える。方法はまた、信号が送出された後に、遅延回路の遅延セッティングを変更するために複数の選択信号のうちの１つまたは複数の論理状態を変更することを備える。
【０００７】
[0007]第４の態様は、遅延回路の遅延セッティングを変更するための装置に関し、ここにおいて、遅延セッティングは、複数の選択信号の論理状態によって制御される。装置は、遅延回路の入力を一定の論理状態に保つための手段と、遅延回路の入力が一定の論理状態に保たれている間に、遅延回路中の信号を送出するための手段とを備える。装置はまた、信号が送出された後に、遅延回路の遅延セッティングを変更するために複数の選択信号のうちの１つまたは複数の論理状態を変更するための手段を備える。
【０００８】
[0008]前述の目的および関連する目的を達成するために、１つまたは複数の実施形態は、以下に十分に説明され、特許請求の範囲において具体的に示される特徴を備える。以下の説明および添付の図面は、１つまたは複数の実施形態の実例となる特定の態様を詳細に示す。しかしながら、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のほんの一部しか示さず、説明される実施形態は、そのような態様およびそれらの等化物のすべてを含むことが意図される。
【図面の簡単な説明】
【０００９】
【図１】図１は、本開示の実施形態に係る、プログラマブル遅延回路を示す。
【図２】図２は、本開示の実施形態に係る、プログラマブル遅延回路が第１の遅延に設定されている例を示す。
【図３】図３は、本開示の実施形態に係る、プログラマブル遅延回路が第２の遅延に設定されている例を示す。
【図４】図４は、本開示の実施形態に係る、第１の遅延についてのプログラマブル遅延回路における例示的な出力論理状態を示す。
【図５】図５は、本開示の実施形態に係る、第２の遅延についてのプログラマブル遅延回路における例示的な出力論理状態を示す。
【図６】図６は、本開示の実施形態に係る、遅延回路の遅延を変更するための方法を示すフローチャートである。
【図７】図７は、本開示の実施形態に係る、ＮＡＮＤゲートの例示的な実現を示す。
【図８】図８は、本開示の実施形態に係る、ＮＯＲゲートの例示的な実現を示す。
【図９】図９は、本開示の実施形態に係る、反転マルチプレクサの例示的な実現を示す。
【図１０】図１０は、本開示の実施形態に係る、３状態インバータの例示的な実現を示す。
【図１１】図１１は、本開示の実施形態に係る、プログラマブル遅延回路の例示的な実現を示す。
【図１２】図１２は、本開示の実施形態に係る、プログラマブル遅延回路における例示的な出力論理状態を示す。
【図１３】図１３は、本開示の実施形態が使用され得る例示的なシステムを示す。
【図１４】図１４は、本開示の別の実施形態に係る、遅延回路の遅延を変更するための方法を示すフローチャートである。
【発明の詳細な説明】
【００１０】
[0023]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明を意図するものであり、本明細書で説明される概念が実施され得る唯一の構成を表すことを意図するものではない。詳細な説明は、様々な概念の完全な理解を与えることを目的とした特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることは当業者には明らかであろう。いくつかの事例では、そのような概念を曖昧にしないために、周知の構造および構成要素はブロック図の形式で示される。
【００１１】
[0024]プログラマブル遅延回路は、ダブルデータデート（ＤＤＲ）システムを含む、広範囲の低電力かつ低レイテンシのアプリケーションにおいて、ますます用いられている。たとえば、プログラマブル遅延回路は、データ信号のタイミングを調整して、これらのデータ信号間の（たとえば、これらの信号経路の長さの不一致による）スキューを補償するために、ＤＤＲシステムにおいて使用され得る。別の例では、プログラマブル遅延回路は、データストリーブ信号のタイミングを調整して、このデータストローブ信号をデータ信号のデータアイにおいて中心に置くためにするために使用され得る。
【００１２】
[0025]プログラマブル遅延回路は典型的に、遅延回路の遅延セッティングが変更されるときに、グリッチを出力するが、これは、ＤＤＲシステムでは許容されない。この問題を解決する１つのアプローチは、グリッチをマスクする（mask out）ために、遅延セッティングが変更されるとき遅延回路の出力をゲートすることである。このアプローチでは、出力は、遅延回路の最大遅延セッティングを超える比較的長い時間期間の間、ゲートされる。このアプローチの欠点は、出力がゲートされるこの長い時間期間中、トラフィックが立ち往生（stall）する必要があることであり、これは、システムダウンタイムの観点から莫大なペナルティをもたらす。
【００１３】
[0026]別のアプローチは、信号を遅延させるためにプログラマブルＮＡＮＤベース遅延回路を使用する。このアプローチでは、遅延回路の遅延セッティングが変更されるときのグリッチを防ぐために複雑な制御回路が使用される。このアプローチの欠点は、複雑な制御回路が消費電力を増加させることである。加えて、このアプローチは、１つずつ（in steps of one）遅延セッティングを変更することに制限される。
【００１４】
[0027]図１は、本開示の実施形態に係る、プログラマブル遅延回路１１０を示す。遅延回路１１０は、以下でさらに説明されるように、複雑な制御回路を用いることなくグリッチを防ぎ、１クロック周期に、任意の遅延セッティング間で変更されることができる。プログラマブル遅延回路１１０は、プログラマブル遅延ラインまたは他の専門用語でも呼ばれ得る。
【００１５】
[0028]プログラマブル遅延回路１１０は、直列に結合された複数の遅延ステージ１２５（１）−１２５（Ｎ）を備える。遅延ステージ１２５（１）−１２５（Ｎ）の各々は、反転マルチプレクサ１４０（１）−１４０（Ｎ）を備える。奇数の遅延ステージ１２５（１），１２５（３），…，１２５（Ｎ−１）の各々は、ＮＡＮＤゲート１３０（１）−１３０（ｍ）を備え、偶数の遅延ステージ１２５（２），１２５（４），…，１２５（Ｎ）の各々は、ＮＯＲゲート１３５（１）−１３５（ｎ）を備える。ＮＡＮＤゲート１３０（１）−１３０（ｍ）およびＮＯＲゲート１３５（１）−１３５（ｎ）は、遅延回路１１０の順方向経路１２０に沿って配列され、ここでは、順方向経路１２０上の信号は、図１に示される方向１５０に伝播する。反転マルチプレクサ１４０（１）−１４０（Ｎ）は、遅延回路１１０の逆方向経路１２２に沿って配列され、ここでは、逆方向経路１２２上の信号は、図１に示される方向１５２に伝播する。遅延回路１１０は、最後の遅延ステージ１２５（Ｎ）におけるＮＯＲゲート１３５（ｎ）の出力と最後の遅延ステージ１２５（Ｎ）における反転マルチプレクサ１４０（Ｎ）と間に結合されたインバータ１５５をさらに備え得る。インバータ（図示されない）は、遅延回路１１０の出力を反転させるために、遅延回路１１０の出力に結合され得る。
【００１６】
[0029]遅延ステージ１２５（１）−１２５（Ｎ）の各々は、遅延コントローラ１６０から、それぞれの選択信号（「ｓｅｌ」と表される）および／またはその反転
【数１】
2018520541.tif 000003
を受け取る。選択信号ｓｅｌ＿１からｓｅｌ＿Ｎは、以下でさらに説明されるように、遅延回路１１０を通して信号の伝播経路を制御することで、遅延回路１１０の遅延セッティングを制御するために使用される。
【００１７】
[0030]奇数の遅延ステージ１２５（１），１２５（３），…，１２５（Ｎ−１）の各々では、それぞれのＮＡＮＤゲートは、前の遅延ステージにおけるＮＯＲゲートの出力または遅延回路１１０の入力（「ＩＮＰＵＴ」と表される）に結合された第１の入力と、それぞれの選択信号に結合された第２の入力と、次の遅延ステージに結合された出力とを有する。それぞれの選択信号が論理１であるとき、それぞれのＮＡＮＤゲートは、順方向経路１２０上で信号を反転させ、反転信号を次の遅延ステージに送る。それぞれの選択信号が論理ゼロであるとき、それぞれのＮＡＮＤゲートは、順方向経路１２０上の信号が次の遅延ステージに伝播することをブロックする。ゆえに、各ＮＡＮＤゲート１３０（１）−１３０（ｍ）は、それぞれの選択信号が論理１であるときにイネーブルにされ、それぞれの選択信号が論理ゼロであるときにディセーブルにされる反転遅延ゲートとみなされ得る。
【００１８】
[0031]奇数の遅延ステージ１２５（１），１２５（３），…，１２５（Ｎ−１）の各々では、それぞれの反転マルチプレクサの第１の入力（「１」と表される）は、次の遅延ステージにおける反転マルチプレクサの出力に結合され、それぞれの反転マルチプレクサの第２の入力（「０」と表される）は、前の遅延ステージにおけるＮＯＲゲートの出力または遅延回路１１０の入力に結合される。それぞれの反転マルチプレクサの出力は、前の遅延ステージにおける反転マルチプレクサの第１の入力（１）または遅延回路１１０の出力（「ＯＵＴＰＵＴ」と表される）に結合される。それぞれの反転マルチプレクサはまた、それぞれの選択信号を受け取る。それぞれの選択信号が論理１であるとき、それぞれのマルチプレクサは、第１の入力（１）を選択し、それぞれの選択信号が論理ゼロであるとき、それぞれのマルチプレクサは、第２の入力（０）を選択する。
【００１９】
[0032]偶数の遅延ステージ１２５（２），１２５（４），…，１２５（Ｎ）の各々では、それぞれのＮＯＲゲートは、前の遅延ステージにおけるＮＡＮＤゲートの出力に結合された第１の入力と、それぞれの選択信号の反転に結合された第２の入力と、次の遅延ステージまたはインバータ１５５に結合された出力とを有する。それぞれの選択信号が論理１（すなわち、それぞれの選択信号の反転が論理ゼロ）であるとき、それぞれのＮＯＲゲートは、順方向経路１２０上で信号を反転させ、反転信号を次の遅延ステージまたはインバータ１５５に送る。それぞれの選択信号が論理ゼロである（すなわち、それぞれの選択信号の反転が論理１である）とき、それぞれのＮＯＲゲートは、順方向経路１２０上の信号が、次の遅延ステージに伝播することをブロックする。ゆえに、各ＮＯＲゲート１３５（１）−１３５（ｎ）は、それぞれの選択信号が論理１であるときにイネーブルにされ、それぞれの選択信号が論理ゼロであるときにディセーブルにされる反転遅延ゲートとみなされ得る。
【００２０】
[0033]偶数の遅延ステージ１２５（２），１２５（４），…，１２５（Ｎ）の各々では、それぞれの反転マルチプレクサの第１の入力（１）は、次の遅延ステージにおける反転マルチプレクサの出力またはインバータ１５５の出力に結合され、それぞれの反転マルチプレクサの第２の入力（０）は、前の遅延ステージにおけるＮＡＮＤゲートの出力に結合される。それぞれの反転マルチプレクサの出力は、前の遅延ステージにおける反転マルチプレクサの第１の入力（１）に結合される。それぞれの反転マルチプレクサはまた、それぞれの選択信号を受け取る。それぞれの選択信号が論理１であるとき、それぞれのマルチプレクサは、第１の入力（１）を選択し、それぞれの選択信号が論理ゼロであるとき、それぞれのマルチプレクサは、第２の入力（０）を選択する。
【００２１】
[0034]上述したように、コントローラ１６０は、遅延ステージ１２５（１）−１２５（Ｎ）の選択信号ｓｅｌ＿１からｓｅｌ＿Ｎの論理状態を設定することで、遅延回路１１０の遅延を設定する。選択信号ｓｅｌ＿１からｓｅｌ＿Ｎの論理状態は、遅延回路１１０を通して信号の伝播経路を制御することで、遅延回路１１０の遅延を制御する。この点で、各選択信号は、それぞれの遅延ステージが順方向経路上の信号を次の遅延ステージに送るか、順方向経路上の信号を逆方向経路にルーティングするかを制御する。より具体的には、選択信号が論理１であるとき、それぞれの遅延ステージのＮＡＮＤまたはＮＯＲゲートは、順方向経路１２０上の信号を次の遅延ステージに送る。また、それぞれの反転マルチプレクサは、逆方向経路上で信号を送る。選択信号が論理ゼロであるとき、それぞれの反転マルチプレクサは、順方向経路１２０上の信号を逆方向経路１２２にルーティングする。また、それぞれのＮＡＮＤまたはＮＯＲゲートは、順方向経路１２０上の信号が次の遅延ステージに伝播することをブロックする。本開示では、信号を送ることまたはルーティングすることが反転または非反転（non-inverting）であり得ることは理解されるべきである。図１の例では、信号は、マルチプレクサ、ＮＡＮＤゲート、またはＮＯＲゲートを通過するとき反転される。
【００２２】
[0035]図２は、コントローラ１６０が、第１の遅延ステージ１２５（１）についての選択信号ｓｅｌ＿１を論理１に設定し、その他すべての遅延ステージ１２５（１）−１２５（Ｎ）についての選択信号ｓｅｌ＿２からｓｅｌ＿Ｎの各々を論理ゼロに設定する例を示す。この例では、遅延回路１１０に入力された信号は、ＮＡＮＤゲート１３０（１）を通過し、反転マルチプレクサ１４０（２）によって逆方向経路１２２にルーティングされる。この遅延セッティングについての信号経路２１０が図２に示される。コントローラ１６０における選択信号の論理状態もまた図２に示される。
【００２３】
[0036]図３は、コントローラ１６０が、第１、第２、および第３の遅延ステージ１２５（１）−１２５（３）についての選択信号ｓｅｌ＿１からｓｅｌ＿３の各々を論理１に設定し、その他すべての遅延ステージ１２５（４）−１２５（Ｎ）についての選択信号ｓｅｌ＿４〜ｓｅｌ＿Ｎの各々を論理ゼロに設定する別の例を示す。この例では、遅延回路２１０に入力された信号は、ＮＡＮＤゲート１３０（１）、ＮＯＲゲート１３５（１）、およびＮＡＮＤゲート１３０（２）を通過し、反転マルチプレクサ１４０（４）によって逆方向経路１２２にルーティングされる。この遅延セッティングについての信号経路３１０が図３に示される。コントローラ１６０にける選択信号の論理状態もまた図３に示される。
【００２４】
[0037]ゆえに、コントローラ１６０は、遅延回路１１０の遅延を複数の遅延のうちの任意の１つに設定（プログラム）し得る。最短遅延は、選択信号ｓｅｌ＿１からｓｅｌ＿Ｎのすべてがゼロの論理状態を有することに対応し得、最長遅延は、選択信号ｓｅｌ＿１からｓｅｌ＿Ｎのすべてが１の論理状態を有することに対応し得る。コントローラ１６０は、選択信号ｓｅｌ＿１から開始して、対応する数の連続した選択信号を１の論理状態に設定することで、遅延回路の遅延を最短遅延と最長遅延との間の遅延に設定することができる。例示を容易にするために、コントローラ１６０と遅延回路１１０の選択入力との間の接続が図１−３に明示的には示されていないことは認識されるべきである。コントローラ１６０がまた、選択信号のうちの１つまたは複数の反転を遅延回路１１０に出力し得ることも認識されるべきである。
【００２５】
[0038]上述したように、遅延回路１１０は、遅延回路１１０の遅延セッティングが変更されるときのグリッチを防ぐ。これは、遅延回路１１０が図２の遅延セッティングから図３の遅延セッティングに変わる例を使用して説明され得る。
【００２６】
[0039]遅延セッティングが変更される前に、コントローラ１６０は、遅延回路１１０の入力をゲートし、遅延回路１１０の入力をロー（すなわち、論理ゼロ）に保ち得る。たとえば、コントローラ１６０は、以下でさらに説明されるように、ゲート回路を使用して入力をゲートし得る。入力がゲートされた時点で依然として遅延回路１１０中を伝播している信号（たとえば、データ信号またはクロック信号）は、遅延回路１１０の出力に伝播することが許可される。換言すると、信号は、遅延回路１１０から送出することが許可される。信号が送出するための時間は、遅延回路１１０の現在の遅延セッティングに依存する。
【００２７】
[0040]遅延回路１１０中の信号が送出されると、ＮＡＮＤゲート１３０（１）−１３０（ｍ）の出力、ＮＯＲゲート１３５（１）−１３５（ｎ）の出力、および反転マルチプレクサ１４０（１）−１４０（Ｎ）の出力は、図４に示される論理状態を有する。コントローラ１６０にける選択信号の論理状態もまた図４に示される。図４に示されるように、各ＮＡＮＤゲート１３０（１）−１３０（ｍ）の出力は、それぞれの選択信号の論理状態にかかわらず、１の論理状態を有し、各ＮＯＲゲート１３５（１）−１３５（ｎ）の出力は、それぞれの選択信号の論理状態にかかわらず、０の論理状態を有する。これは、ＮＡＮＤゲート１３０（１）−１３０（ｍ）およびＮＯＲゲート１３５（１）−１３５（ｎ）が、順方向経路１２０に沿って交互に配列され、順方向経路１２０上の第１のＮＡＮＤゲート１３０（１）への入力が論理ゼロである、という事実のためである。結果として、ＮＡＮＤおよびＮＯＲゲートの出力論理状態は、コントローラ１６０が、遅延回路１１０の遅延セッティングを変更するために１つまたは複数の選択信号の論理状態を変更するとき、変わらない（すなわち、静的なままである）。
【００２８】
[0041]図４に示されるように、奇数の遅延ステージ１２５（１），１２５（３），…，１２５（Ｎ−１）における各反転マルチプレクサの出力論理状態は、それぞれの選択信号の論理状態にかかわらず、論理１であり、偶数の遅延ステージ１２５（２），１２５（４），…，１２５（Ｎ）における各反転マルチプレクサの出力論理状態は、それぞれの選択信号の出力論理状態にかかわらず、論理ゼロである。ゆえに、反転マルチプレクサ１４０（１）−１４０（Ｎ）の出力論理状態は、コントローラ１６０が、遅延回路１１０の遅延セッティングを変更するために１つまたは複数の選択信号の論理状態を変更するとき、変わらない（すなわち、静的なままである）。
【００２９】
[0042]したがって、ＮＡＮＤゲート１３０（１）−１３０（ｍ）の出力論理状態、ＮＯＲゲート１３５（１）−１３５（ｎ）の出力論理状態、および反転マルチプレクサ１４０（１）−１４０（Ｎ）の出力論理状態は、遅延回路１１０の遅延セッティングの変更中、静的なままである。これは、遅延セッティングが変更されるときに遅延回路の順方向および／または逆方向経路における論理状態を変更することによるグリッチの発生を防ぐ。この点で、図５は、遅延セッティングが図２の遅延から図３の遅延に変更された後の、ＮＡＮＤゲート１３０（１）−１３０（ｍ）の出力論理状態、ＮＯＲゲート１３５（１）−１３５（ｎ）の出力論理状態、および反転マルチプレクサ１４０（１）−１４０（Ｎ）の出力論理状態を示す。コントローラ１６０にける選択信号の論理状態もまた図５に示される。図４および５を比較することでわかるように、ＮＡＮＤゲート１３０（１）−１３０（ｍ）の出力論理状態、ＮＯＲゲート１３５（１）−１３５（ｎ）の出力論理状態、および反転マルチプレクサ１４０（１）−１４０（Ｎ）の出力論理状態は、遅延セッティング変更の前後で同じである。
【００３０】
[0043]遅延セッティングが変更された後に、遅延回路１１０への入力はゲート解除される（ungate）。この時点で、遅延回路１１０は、新しい遅延セッティングによって、信号（たとえば、データ信号またはクロック信号）を遅延させる準備ができている。遅延回路１１０の遅延セッティングは、相応して選択信号の論理状態を変更することで、遅延回路１１０によってサポートされる任意の遅延から、遅延回路１１０によってサポートされる任意の他の遅延へと変更され得、したがって、１つずつの変更に制限されない。
【００３１】
[0044]図６は、遅延回路１１０の遅延を変更するためのプロシージャ６００を示す。ステップ６１０では、遅延回路１１０への入力がゲートされる。遅延回路１１０の入力は、ゲートされている間、論理ゼロに保たれ得る。ステップ６２０では、遅延回路１１０中の信号が送出される（すなわち、入力がゲートされた時点で依然として遅延回路１１０中にある信号（たとえば、データ信号またはクロック信号）は、遅延回路１１０から伝播することが許可される）。ステップ６３０では、信号が遅延回路から送出された後に、遅延回路の遅延が変更される。たとえば、遅延回路１１０の遅延セッティングは、相応して選択信号の論理状態を変更することで、遅延回路によってサポートされる任意の遅延に変更され得る。ステップ６４０では、遅延セッティングが変更された後に、入力がゲート解除される。この時点で、遅延回路１１０は、新しい遅延セッティングしたがって、信号（たとえば、データ信号またはクロック信号）を遅延させる準備ができている。
【００３２】
[0045]本開示の実施形態が上述した例に限定されないことは認識されるべきである。たとえば、奇数の遅延ステージでＮＡＮＤゲートを、偶数の遅延ステージでＮＯＲゲートを使用する代わりに、ＮＯＲゲートが奇数の遅延ステージで使用され得、ＮＡＮＤゲートが偶数の遅延ステージで使用され得る。この例では、遅延回路への入力がゲートされているとき、この例では、第１の遅延ゲートがＮＯＲゲートであるため、入力は、論理ゼロではなく論理１に一定に保たれ得る。遅延回路が送出された後、遅延回路の遅延セッティングの変更中、奇数の遅延ステージの出力論理状態は、０で静的なままであり得、奇数の遅延ステージの出力論理状態は、１で静的なままであり得る。
【００３３】
[0046]図７は、本開示の実施形態に係る、ＮＡＮＤゲート１３０の例示的な実現を示す。ＮＡＮＤゲート１３０は、第１の入力（「ｉｎ」と表される）と、選択信号ｓｅｌに結合された第２の入力と、出力（「ｏｕｔ」と表される）とを有する３状態インバータ７１０を備える。ＮＡＮＤゲート１３０はまた、電源電圧Ｖｄｄに結合されたソースと、選択信号ｓｅｌに結合されたゲートと、３状態インバータ７１０の出力（ｏｕｔ）に結合されたドレインとを有するプルアップＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ７１５を備える。ＮＡＮＤゲート１３０は、３状態インバータ７１０の出力（ｏｕｔ）に結合されたドレインと、接地に共に繋がれたゲートおよびソースとを有するダミーｎ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ７２０をさらに備える。ダミーＮＭＯＳトランジスタ７２０のゲートおよびソースが共に試されているため、ダミーＮＭＯＳトランジスタ７２０はオフにされる。以下でより詳細に説明するように、ダミーＮＭＯＳトランジスタ７２０は、遅延回路１１０においてＮＡＮＤゲートとＮＯＲゲートとの間の負荷バランシングを提供するために使用される。
【００３４】
[0047]動作中、選択信号ｓｅｌが論理１であるとき、３状態インバータ７１０は、第１の入力（ｉｎ）において信号の論理状態を反転させ、出力（ｏｕｔ）において反転信号を出力する２状態インバータとして機能する。また、プルアップＰＭＯＳトランジスタ７１５は、オフにされる。ゆえに、選択信号ｓｅｌが論理１であるとき、ＮＡＮＤゲート１３０は、インバータとしての役割を果たす。
【００３５】
[0048]それぞれの選択信号ｓｅｌが論理ゼロであるとき、３状態インバータ７１０は、高出力インピーダンスを有し、プルアップＰＭＯＳトランジスタ７１５はオンにされる。結果として、プルアップＰＭＯＳトランジスタ７１５は、３状態インバータ７１０の出力を電源電圧ｖｄｄ（論理１）にプルアップする。ゆえに、それぞれの選択信号ｓｅｌが論理ゼロであるとき、ＮＡＮＤゲート１３０の出力は、第１の入力（ｉｎ）の論理状態にかかわらず、論理１である。
【００３６】
[0049]ＮＡＮＤゲート１３０は、図１のＮＡＮＤゲート１３０（１）−１３０（ｍ）のうちの任意の１つを実現するために使用され得、ここでは、３状態インバータ７１０の第１の入力（ｉｎ）は、前の遅延ステージにおけるＮＯＲゲートの出力または遅延回路１１０の入力（ＩＮ）に結合され、３状態インバータ７１０の第２の入力は、それぞれの選択信号に結合され、３状態インバータ７１０の出力は、次の遅延ステージに結合される。
【００３７】
[0050]図８は、本開示の実施形態に係る、ＮＯＲゲート１３５の例示的な実現を示す。ＮＯＲゲート１３５は、第１の入力（「ｉｎ」と表される）と、選択信号ｓｅｌに結合された第２の入力と、出力（「ｏｕｔｐｕｔ」と表される）とを有する３状態インバータ８１０を備える。ＮＯＲゲート１３５はまた、３状態インバータ８１０の出力（ｏｕｔ）に結合されたドレインと、選択信号の反転
【数２】
2018520541.tif 000004
に結合されたゲートと、接地に結合されたソースとを有するプルダウン（ＮＭＯＳ）トランジスタ８２０を備える。ＮＯＲゲート１３５は、３状態インバータ７１０の出力（ｏｕｔ）に結合されたドレインと、Ｖｄｄに共に繋がれたゲートおよびソースとを有するダミーＰＭＯＳトランジスタ８１５をさらに備える。ダミーＰＭＯＳトランジスタ８１５のゲートおよびソースが共に試されているため、ダミーＰＭＯＳトランジスタ８１５は、オフにされる。以下でより詳細に説明するように、ダミーＰＭＯＳトランジスタ８１５は、遅延回路１１０においてＮＡＮＤゲートとＮＯＲゲートとの間の負荷バランシングを提供するために使用される。
【００３８】
[0051]動作中、選択信号ｓｅｌが論理１であるとき、３状態インバータ８１０は、第１の入力（ｉｎ）において信号の論理状態を反転させ、出力（ｏｕｔ）において反転信号を出力する２状態インバータとして機能する。また、プルダウンＮＭＯＳトランジスタ８２０は、（プルダウンＮＭＯＳトランジスタ８２０のゲートに入力される）それぞれの選択信号の反転
【数３】
2018520541.tif 000005
が論理ゼロであるため、オフにされる。ゆえに、それぞれの選択信号ｓｅｌが論理１であるとき、ＮＯＲゲート１３５は、インバータとしての役割を果たす。
【００３９】
[0052]選択信号ｓｅｌが論理ゼロであるとき、３状態インバータ８１０は、高出力インピーダンスを有する。また、プルダウンＮＭＯＳトランジスタ８２０は、（プルダウンＮＭＯＳトランジスタ８２０のゲートに入力される）それぞれの選択信号の反転
【数４】
2018520541.tif 000006
が論理１であるため、オンにされる。結果として、プルダウンＮＭＯＳトランジスタ８２０は、３状態インバータ８１０の出力を接地（論理ゼロ）にプルダウンする。ゆえに、それぞれの選択信号ｓｅｌが論理ゼロであるとき（すなわち、それぞれの選択信号の反転
【数５】
2018520541.tif 000007
が論理１であるとき）、ＮＯＲゲート１３０の出力は、第１の入力（ｉｎ）における論理状態にかかわらず、論理ゼロである。
【００４０】
[0053]ＮＯＲゲート１３５は、ＮＯＲゲート１３５（１）−１３５（ｎ）のうちの任意の１つを実現するために使用され得、ここでは、３状態インバータ８１０の第１の入力（ｉｎ）は、前の遅延ステージにおけるＮＡＮＤゲートの出力に結合され、３状態インバータ８１０の第２の入力は、それぞれの選択信号に結合され、３状態インバータ８１０の出力は、次の遅延ステージまたはインバータ１５５に結合される。
【００４１】
[0054]上述したように、ダミーＰＭＯＳトランジスタ８１５およびダミーＮＭＯＳトランジスタ７２０は、ＮＡＮＤゲート１３０とＮＯＲゲート１３５との間の負荷バランシングを提供するために使用される。ＮＡＮＤゲート１３０の選択信号ｓｅｌが論理１であるとき、プルアップＰＭＯＳトランジスタ７１５はオフにされる。結果として、それぞれの３状態インバータ７１０の出力における負荷は、両方ともオフにされているＰＭＯＳトランジスタ７１５およびＮＭＯＳトランジスタ７２０を備える。同様に、ＮＯＲゲート１３５の選択信号ｓｅｌが論理１であるとき、プルダウンＮＭＯＳトランジスタ８２０はオフにされる。結果として、それぞれの３状態インバータ７１０の出力における負荷は、両方ともオフにされているＰＭＯＳトランジスタ８１５およびＮＭＯＳトランジスタ８２０を備える。ゆえに、ＮＡＮＤゲート１３０およびＮＯＲゲート１３５の選択信号が論理１であるとき、それらの３状態インバータ７１０および８１０の出力における負荷は、略同じであり得る。
【００４２】
[0055]さらに、ＮＡＮＤゲート１３０の３状態インバータ７１０は、ＮＯＲゲート１３５の３状態インバータ８１０と実質的に同じ構造を有し得る。ゆえに、３状態インバータ７１０および８１０は、同様の駆動能力（driving capability）を有し得る。同様の駆動機能を有するＮＡＮＤゲート１３０およびＮＯＲゲート１３５の３状態インバータが、同様の負荷を駆動するため、それらの伝播遅延は同様であり得る。
【００４３】
[0056]図９は、本開示の実施形態に係る、反転マルチプレクサ１４０の例示的な実現を示す。この例では、マルチプレクサ１４０は、第１の入力（「ｉｎ１」と表される）と、第２の入力（「ｉｎ２」と表される）とを有する。以下でより詳細に説明されるように、反転マルチプレクサ１４０は、選択信号ｓｅｌの論理状態にしたがって、第１の入力（ｉｎ１）または第２の入力（ｉｎ２）の何れかにおいて、信号を選択および反転させる。
【００４４】
[0057]反転マルチプレクサ１４０は、第１の３状態インバータ９１０と、第２の３状態インバータ９２０とを備える。第１の３状態インバータ９１０は、選択信号ｓｅｌに結合された１つの入力と、反転マルチプレクサ１４０の第１の入力（ｉｎ１）に対応する別の入力とを有する。第２の３状態インバータ９２０は、選択信号の反転
【数６】
2018520541.tif 000008
に結合された１つの入力と、反転マルチプレクサ１４０の第２の入力（ｉｎ２）に対応する別の入力とを有する。第１の３状態インバータ９１０および第２の３状態インバータ９２０の出力は、共に結合され得、反転マルチプレクサ１４０の出力を形成する。
【００４５】
[0058]動作中、選択信号ｓｅｌが論理１であるとき、第１の３状態インバータ９１０は、反転マルチプレクサ１４０の第１の入力（ｉｎ１）において信号を反転させ、反転マルチプレクサ１４０の出力において反転信号を出力する。第２の３状態インバータ９２０は、反転マルチプレクサ１４０の第２の入力（ｉｎ２）において信号をブロックする。ゆえに、選択信号ｓｅｌが論理１であるとき、反転マルチプレクサ１４０は、第１の入力（ｉｎ１）において信号を選択する。
【００４６】
[0059]選択信号ｓｅｌが論理ゼロである（すなわち、選択信号の反転
【数７】
2018520541.tif 000009
が論理１である）とき、第２の３状態インバータ９２０は、反転マルチプレクサ１４０の第２の入力（ｉｎ２）において信号を反転させ、反転マルチプレクサ１４０の出力において反転信号を出力する。第１の３状態インバータ９１０は、反転マルチプレクサ１４０の第１の入力（ｉｎ１）において信号をブロックする。ゆえに、選択信号ｓｅｌが論理ゼロであるとき、反転マルチプレクサ１４０は、第２の入力（ｉｎ２）において信号を選択する。
【００４７】
[0060]反転マルチプレクサ１４０は、図１の反転マルチプレクサ１４０（１）−１４０（Ｎ）のうちの任意の１つを実現するために使用され得る。たとえば、反転マルチプレクサ１４０は、奇数の遅延ステージ１２５（１），１２５（３），…，１２５（Ｎ−１）における反転マルチプレクサのうちの任意の１つを実現するために使用され得、ここでは、反転マルチプレクサ１４０の第１の入力（ｉｎ１）は、次の遅延ステージにおける反転マルチプレクサの出力に結合され、反転マルチプレクサ１４０の第２の入力（ｉｎ２）は、前の遅延ステージにおけるＮＯＲゲートの出力または遅延回路１１０の入力に結合され、反転マルチプレクサ１４０の出力は、前の遅延ステージにおけるマルチプレクサの第１の入力（ｉｎ１）または遅延回路の出力に結合され、反転マルチプレクサは、それぞれの選択信号とその反転とを受け取る。それぞれの選択信号の反転は、それぞれの選択信号を、インバータ（図示されない）を通して送ることで生成され得る。さらに、反転マルチプレクサ１４０は、偶数の遅延ステージ１２５（２），１２５（４），…，１２５（Ｎ）における反転マルチプレクサのうちの任意の１つを実現するために使用され得、ここでは、反転マルチプレクサ１４０の第１の入力（ｉｎ１）は、次の遅延ステージにおける反転マルチプレクサの出力またはインバータ１５５の出力に結合され、反転マルチプレクサ１４０の第２の入力（ｉｎ２）は、前の遅延ステージにおけるＮＡＮＤゲートの出力に結合され、反転マルチプレクサ１４０の出力は、前の遅延ステージにおけるマルチプレクサの第１の入力（ｉｎ１）に結合され、反転マルチプレクサは、それぞれの選択信号とその反転とを受け取る。
【００４８】
[0061]図１０は、本開示の実施形態に係る、３状態インバータ１０１０の例示的な実現を示す。この例では、３状態インバータ１０１０は、インバータ１０１５と、インバータ１０１５の出力に結合された送信ゲート１０２０とを備える。インバータ１０１５は、ＣＭＯＳインバータ、電流枯渇型ＣＭＯＳインバータ、または別のタイプのインバータを使用して実現され得る。電流枯渇型ＣＭＯＳインバータの例について、このインバータの遅延は、このインバータへの１つまたは複数のバイアス電圧を調整することで調整され得る。
【００４９】
[0062]（パスゲートとも呼ばれる）送信ゲート１０２０は、並列に結合されたＮＭＯＳトランジスタ１０２４およびＰＭＯＳトランジスタ１０２２を備える。一態様では、ＮＭＯＳトランジスタ１０２４は、選択信号ｓｅｌによって駆動され、ＰＭＯＳトランジスタ１０２２は、選択信号の反転
【数８】
2018520541.tif 000010
によって駆動される。選択信号の反転は、インバータ（図示されない）を通して選択信号を送ることで生成され得る。
【００５０】
[0063]動作中、選択信号ｓｅｌが論理１であるとき、送信ゲート１０２０におけるＰＭＯＳトランジスタ１０２２およびＮＭＯＳトランジスタ１０２４はオンにされる。結果として、送信ゲート１０２０は、インバータ１０１５の出力と３状態インバータ１０１０の出力（「ｏｕｔ」と表される）との間の信号経路を提供する。このケースでは、３状態インバータ１０１０は、入力（ｉｎ）において信号を反転させ、出力（ｏｕｔ）において反転信号を出力する。それぞれの選択信号ｓｅｌが論理ゼロであるとき、送信ゲート１０２０におけるＰＭＯＳトランジスタ１０２２およびＮＭＯＳトランジスタ１０２４はオフにされ、それによって、３状態インバータ１０１０の出力からの信号を、インバータ１０１５の出力においてブロックする。
【００５１】
[0064]３状態インバータ１０１０は、ＮＡＮＤゲート１３０およびＮＯＲ１３５における３状態インバータ７１０および８１０のうちの任意の１つを実現するために使用され得る。３サテインバータ１０１０はまた、反転マルチプレクサ１４０における第１の３状態インバータ９１０を実現するために使用され得る。３状態インバータ１０１０はまた、選択信号の反転
【数９】
2018520541.tif 000011
を送信ゲート１０２０におけるＮＭＯＳトランジスタ１０２４に結合し、選択信号を送信ゲート１０２０におけるＰＭＯＳトランジスタ１０２４に結合することで、反転マルチプレクサ１４０における第２の３状態インバータ９２０を実現するために使用され得る。これは、反転マルチプレクサ１４０における第２の３状態インバータ９２０が選択信号の反転
【数１０】
2018520541.tif 000012
を受け取るためである。
【００５２】
[0065]図１１は、本開示の実施形態に係る、プログラマブル遅延回路１１１０の例示的な実現を示す。例示を容易にするために、最初の４つの遅延状態１２５（１）−１２５（４）だけが図１１には示されている。この例では、遅延ステージ１２５（１）−１２５（Ｎ）の各々における反転マルチプレクサ１４０（１）−１４０（Ｎ）は、図９に示される反転マルチプレクサを使用して実現される。奇数の遅延ステージの各々におけるＮＡＮＤゲート１３０（１）−１３０（ｍ）は、図７に示されるＮＡＮＤゲートを使用して実現される。最後に、偶数の遅延ステージの各々におけるＮＯＲゲート１３５（１）−１３５（ｎ）は、図８のＮＯＲゲートを使用して実現される。ゆえに、この例では、遅延ステージ１２５（１）−１２５（Ｎ）の各々は、３つの３状態インバータを備え、ここでは、３状態インバータのうちの１つは、順方向経路１２０上にあり、３状態インバータのうちの１つは、逆方向経路１２２上にあり、３状態インバータのうちの１つは、順方向および逆方向経路１１５、１２０、および１２２間で結合される。
【００５３】
[0066]上述したように、遅延回路１１１０の遅延セッティングを変更するために、遅延回路１１１０の入力は、ゲートされ、ゲートされている間、論理ゼロに保たれ得る。また、遅延回路１１１０中の信号は、送出され得る（すなわち、入力がゲートされた時点で依然として遅延回路１１１０中にある信号（たとえば、データ信号またはクロック信号）は、遅延回路１１１０から伝播することが許可される）。信号が送出されると、遅延回路１１１０における３状態インバータの出力は、図１２に示される論理状態を有する。図１２に示されるように、各奇数の遅延ステージ１２５（１），１２５（３），…，１２５（Ｎ−１）について、それぞれの３状態インバータの出力論理状態は、それぞれの選択信号の論理状態にかかわらず、論理１である。各偶数の遅延ステージ１２５（２），１２５（４），…，１２５（Ｎ）について、それぞれの３状態インバータの出力論理状態は、それぞれの選択信号の論理状態にかかわらず、論理ゼロである。結果として、遅延回路１１１０における３状態インバータの出力論理状態は、遅延回路１１１０の遅延セッティングを変更するために１つまたは複数の選択信号の論理状態が変更されるとき、変わらない。換言すると、３状態インバータの出力論理状態は、遅延回路１１０の遅延セッティングの変更中、静的なままであり、それによってグリッチを防ぐ。
【００５４】
[0067]この例では、インバータ１５５（図１１には図示されない）は、イネーブルにされた３状態インバータを使用して実現され得る。これにより、インバータ１５５の遅延が、遅延回路１１１０におけるその他すべての３状態インバータの遅延に略一致するようにし得る。
【００５５】
[0068]図１３は、本開示の実施形態にしたがって遅延回路１１０が使用され得る例示的なシステム１３１０を示す。システム１３１０は、信号ソース１３２０と、信号ソース１３２０と遅延回路１１０の入力との間の第１のゲート回路１３３０と、遅延回路１１０の出力に結合された第２のゲート回路１３４０とを含み得る。この例では、システム１３１０は、ＤＤＲメモリインターフェースまたは信号の遅延を制御することが望ましい他のシステムの一部であり得る。
【００５６】
[0069]信号ソース１３２０は、遅延回路１１０によって制御可能に遅延されるべき信号を作り出すように構成される。たとえば、信号がクロック信号である場合、信号ソース１３２０は、クロックジェンレータ（たとえば、フェーズロックドループ、遅延ロックドループ、水晶発振器、等）を備え得る。別の例では、信号がデータ信号である場合、信号ソース１３２０は、データソースを備え得る。第１のゲート回路１３３０は、コントローラ１６０の制御下で遅延回路１１０の入力をゲートするように構成され、第２のゲート回路１３４０は、コントローラ１６０の制御下で遅延回路１１０の出力をゲートするように構成される。第１のゲート回路１３３０および／または第２のゲート回路１３４０は、特定の実現では省略され得る。システム１３１０の出力１３５０は、遅延信号を受け取るデバイス（図示されない）に結合され得る。たとえば、システム１３１０が、システムオンチップを外部のメモリデバイス（たとえば、外部のＤＤＲ ＳＤＲＡＭメモリデバイス）にインターフェース接続するメモリインターフェースの一部である場合、出力１３５０は、このメモリデバイスに結合され得る。
【００５７】
[0070]一例では、遅延回路１１０の遅延セッティングを変更するために、コントローラ１６０は、遅延回路１１０の入力をゲートするよう第１のゲート回路１３３０にコマンドし得る。それに応答して、第１のゲート回路１３３０は、入力をゲートし、入力を一定の論理状態（たとえば、図１に示される例示的な実現の場合には論理ゼロ）に保ち得る。次に、コントローラ１６０は、遅延回路１１０中の信号が送出することを許可する。これを行うために、コントローラ１６０は、遅延回路１１０の現在の遅延セッティングに基づいて、信号を送出するのに要する時間を決定し得る。信号を送出するのに要する時間は、現在の遅延セッティングに対応する遅延に略等しいであろう。信号を送出するのに要する時間を決定した後、コントローラ１６０は、遅延セッティングを変更する前に、遅延に略等しい時間期間の間、待機し得る。コントローラ１６０は、相応して１つまたは複数の選択信号の論理状態を変更することで、遅延回路１１０の遅延セッティングを変更し得る。遅延セッティングが変更された後に、コントローラ１６０は、遅延回路１１０の入力をゲート解除するよう第１のゲート回路１３３０に命令し得る。この例では、第２のゲート回路１３４０は、省略され得る。
【００５８】
[0071]別の例では、信号ソース１３２０は、コントローラ１６０の制御下で遅延回路１１０に一定の論理状態を出力することができ得る。この例では、遅延回路１１０の遅延セッティングを変更するために、コントローラ１６０は、一定の論理状態（たとえば、論理ゼロ）を出力するよう信号ソース１３２０にコマンドし得る。次に、コントローラ１６０は、遅延回路１１０中の信号（たとえば、データ信号）が送出することを許可する。遅延回路１１０が送出された後に、コントローラ１６０は、相応して１つまたは複数の選択信号の論理状態を変更することで、遅延回路１１０の遅延セッティングを変更し得る。遅延セッティングが変更された後に、コントローラ１６０は、新しい遅延セッティングの準備ができていることを信号ソース１３２０に知らせ得、信号ソース１３２０は、信号（たとえば、データ信号）を出力することを再開し得る。この例では、第２のゲート回路１３４０は、省略され得る。
【００５９】
[0072]さらに別の例では、遅延回路１１０の遅延セッティングを変更するために、コントローラ１６０は、遅延回路１１０の出力をゲートするよう第２のゲート回路１３４０にコマンドし得る。出力がゲートされた後に、コントローラ１６０は、コントローラ１６０の遅延を、遅延回路の最短遅延（最速セッティング）に設定し得る。たとえば、コントローラ１６０は、選択信号のすべての論理状態をゼロに設定することで、遅延回路１１０を最短遅延に設定し得る。これは、遅延回路１１０におけるＮＡＮＤゲート、ＮＯＲゲート、および反転マルチプレクサの出力論理状態を、遅延変更中、静的なままである状態（たとえば、図４または図１２に示された出力論理状態）に強制的にし得る。遅延１６０が最短遅延に設定された後に、コントローラ１６０は、遅延回路の遅延セッティングを所望の遅延（たとえば、遅延回路１１０によってサポートされる任意の遅延）に変更し得る。遅延セッティングが所望の遅延に変更された後に、コントローラ１６０は、遅延回路１１０の出力をゲート解除するよう第２のゲート回路１３４０にコマンドし得る。
【００６０】
[0073]この例では、遅延回路１１０の出力がゲートされた時点で遅延回路１１０中を依然として伝播している信号（たとえば、データ信号またはクロック信号）の一部が失われ得る。反対に、上述したその他の例では、遅延回路１１０中の信号は、遅延セッティングが変更される前に送出することが許可される。また、この例では、コントローラ１３３０は、第２のゲート回路１３４０が遅延回路１１０の出力をゲートする時間の間、遅延回路１１０の入力をゲートするよう第１のゲート回路１３３０に命令し得る。第１のゲート回路１３３０はまた、遅延回路の入力における論理状態を一定（たとえば、論理ゼロ）に保ち得る。
【００６１】
[0074]図１４は、遅延回路の遅延セッティングを変更するための方法１４００のフローチャートであり、ここにおいて、遅延セッティングは、複数の選択信号（たとえば、選択信号ｓｅｌ＿１からｓｅｌ＿Ｎ）の論理状態によって制御される。方法は、コントローラ１６０によって実行され得る。  
ステップ１４１０では、遅延回路の入力は、一定の論理状態に保たれる。図１に示される例示的な遅延回路１１０について、遅延回路１１０の入力は、論理ゼロに一定に保たれ得る。これは、たとえば、遅延回路１１０の入力をゲートし、入力をローに保つことで達成され得る。別の例では、これは、信号ソース（たとえば、データソース）に、０の一定の論理値を遅延回路１１０に出力させることで達成され得る。  
ステップ１４２０では、遅延回路中の信号は、遅延回路の入力が一定の論理状態に保たれている間に、遅延回路から送出される。たとえば、信号は、信号が遅延回路から伝播するのを許可することで送出され得る。遅延回路中の信号（たとえば、データ信号またはクロック信号）を送出するのに要する時間は、遅延回路の現在の遅延セッティングに対応する遅延に略等しいであろう。  
ステップ１４３０では、遅延回路が送出された後に、複数の選択信号のうちの１つまたは複数の論理状態は、遅延回路の遅延セッティングを変更するために変更される。たとえば、遅延コントローラ（たとえば、コントローラ１６０）は、遅延回路の遅延セッティングを、遅延回路によってサポートされる任意の遅延に変更するために、１つまたは複数の選択信号（たとえば、選択信号ｓｅｌ＿１からｓｅｌ＿Ｎ）の論理状態を変更し得る。
【００６２】
[0075]上述した実施形態のうちの任意のものに係る遅延コントローラが、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェア構成要素、あるいは本明細書で説明された機能を実行するように設計されたこれらの任意の組み合わせで実現され得ることは認識されるべきである。汎用プロセッサは、マイクロプロセッサであり得るが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサは、機能を実行するためのコードを備えるソフトウェアを実行することで、本明細書で説明された遅延コントローラの機能を実行し得る。ソフトウェアは、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、光ディスク、および／または磁気ディスクのようなコンピュータ読取可能な記憶媒体に記憶され得る。
【００６３】
[0076]本開示の先の説明は、当業者が本開示を実行または使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神または範囲から逸脱することなく、他の変形に適用され得る。ゆえに、本開示は、本明細書で説明された例に制限されることは意図されず、本明細書に開示された原理および新規な特徴に合致する最も広い範囲が与えられるべきである。
【図１】
2018520541.tif 000013
【図２】
2018520541.tif 000014
【図３】
2018520541.tif 000015
【図４】
2018520541.tif 000016
【図５】
2018520541.tif 000017
【図６】
2018520541.tif 000018
【図７】
2018520541.tif 000019
【図８】
2018520541.tif 000020
【図９】
2018520541.tif 000021
【図１０】
2018520541.tif 000022
【図１１】
2018520541.tif 000023
【図１２】
2018520541.tif 000024
【図１３】
2018520541.tif 000025
【図１４】
2018520541.tif 000026
【手続補正書】
【提出日】平成29年11月2日(2017.11.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
遅延回路であって、
直列に結合された複数の遅延ステージを備え、
前記複数の遅延ステージの各々は、
前記遅延回路の順方向経路上の遅延ゲート、ここにおいて、前記遅延ゲートは、それぞれの選択信号の論理状態に依存して、前記順方向経路上で信号を送るようにまたは前記順方向経路上で前記信号をブロックするように構成される、と、
前記遅延回路の逆方向経路上のマルチプレクサ、ここにおいて、前記マルチプレクサは、前記それぞれの選択信号の前記論理状態に依存して、前記逆方向経路上で信号を送るようにまたは前記順方向経路上の前記信号を前記逆方向経路にルーティングするように構成される、と
を備え、
前記複数の遅延ステージのすべてにおける前記遅延ゲートおよび前記マルチプレクサは、前記遅延回路の遅延セッティングの変更中での前記選択信号のうちの１つまたは複数の論理状態に対する変更にかかわらず、静的な出力論理状態を維持するように構成される、
遅延回路。
【請求項２】
前記遅延ゲートは反転型であり、前記マルチプレクサは反転型である、
請求項１に記載の遅延回路。
【請求項３】
前記マルチプレクサのうちの１つは、
前記逆方向経路上の前記マルチプレクサのうちの別のマルチプレクサの出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、第１の出力とを有する第１の３状態インバータと、
前記順方向経路上の前記遅延ゲートのうちの１つの出力に結合された第３の入力と、前記それぞれの選択信号の反転を受け取るように構成された第４の入力と、前記第１の３状態インバータの前記第１の出力に結合された第２の出力とを有する第２の３状態反転と
を備える、請求項２に記載の遅延回路。
【請求項４】
遅延回路であって、
直列に結合された複数の遅延ステージを備え、
前記複数の遅延ステージの各々は、
前記遅延回路の順方向経路上の遅延ゲート、ここにおいて、前記遅延ゲートは、それぞれの選択信号の論理状態に依存して、前記順方向経路上で信号を送るようにまたは前記順方向経路上で前記信号をブロックするように構成される、と、
前記遅延回路の逆方向経路上のマルチプレクサ、ここにおいて、前記マルチプレクサは、前記それぞれの選択信号の前記論理状態に依存して、前記逆方向経路上で信号を送るようにまたは前記順方向経路上の前記信号を前記逆方向経路にルーティングするように構成される、と
を備え、
前記遅延ステージの前記遅延ゲートは、前記順方向経路上に交互のＮＡＮＤゲートおよびＮＯＲゲートを備える、
遅延回路。
【請求項５】
前記ＮＡＮＤゲートのうちの１つは、
前記順方向経路上の前記ＮＯＲゲートのうちの第１のＮＯＲゲートの出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＯＲゲートのうちの第２のＮＯＲゲートの入力に結合された出力とを有する第１の３状態インバータと、
供給レールに結合されたソースと、前記それぞれの選択信号を受け取るように構成されたゲートと、前記第１の３状態インバータの前記出力に結合されたドレインとを有するプルアップトランジスタと
を備える、請求項４に記載の遅延回路。
【請求項６】
前記ＮＡＮＤゲートのうちの前記１つは、前記第１の３状態インバータの前記出力に結合されたドレインと、接地に共に繋がれたゲートおよびソースとを有するダミートランジスタをさらに備える、
請求項５に記載の遅延回路。
【請求項７】
前記ＮＯＲゲートのうちの前記第２のＮＯＲゲートは、
前記順方向経路上のＮＡＮＤゲートのうちの前記１つの前記出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＡＮＤゲートのうちの別のＮＡＮＤゲートの入力に結合された出力とを有する第２の３状態インバータと、
前記第２の３状態インバータの前記出力に結合されたドレインと、前記それぞれの選択信号の反転を受け取るように構成されたゲートと、接地に結合されたソースとを有するプルダウントランジスタと
を備える、請求項５に記載の遅延回路。
【請求項８】
前記第１の３状態インバータは、
前記順方向経路上の前記ＮＯＲゲートの前記第１のＮＯＲゲートの前記出力と、出力とに結合されたインバータと、
前記インバータの前記出力と、前記順方向経路上の前記ＮＯＲゲートのうちの前記第２のＮＯＲゲートの前記入力との間に結合された送信ゲート、ここにおいて、前記送信ゲートは、前記それぞれの選択信号の前記論理状態に依存して、前記インバータの前記出力において信号を送るまたはブロックするように構成される、と
を備える、請求項５に記載の遅延回路。
【請求項９】
前記ＮＯＲゲートのうちの１つは、
前記順方向経路上の前記ＮＡＮＤゲートのうちの第１のＮＡＮＤゲートの前記出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＡＮＤゲートのうちの第２のＮＡＮＤゲートの入力に結合された出力とを有する３状態インバータと、
前記３状態インバータの前記出力に結合されたドレインと、前記それぞれの選択信号の反転を受け取るように構成されたゲートと、接地に結合されたソースとを有するプルダウントランジスタと
を備える、請求項４に記載の遅延回路。
【請求項１０】
前記ＮＯＲゲートのうちの前記１つは、前記３状態インバータの前記出力に結合されたドレインと、供給レールに共に繋がれたゲートおよびソースとを有するダミートランジスタをさらに備える、
請求項９に記載の遅延回路。
【請求項１１】
遅延システムであって、
直列に結合された複数の遅延ステージを備える遅延回路、ここにおいて、前記遅延ステージの各々は、
前記遅延回路の順方向経路上の遅延ゲート、ここにおいて、前記遅延ゲートは、それぞれの選択信号の論理状態に依存して、前記順方向経路上で信号を送るようにまたは前記順方向経路上で前記信号をブロックするように構成される、と、
前記遅延回路の逆方向経路上のマルチプレクサ、ここにおいて、前記マルチプレクサは、前記それぞれの選択信号の前記論理状態に依存して、前記逆方向経路上で信号を送るようにまたは前記順方向経路上の前記信号を前記逆方向経路にルーティングするように構成される、と
を備える、と、
前記遅延回路の遅延セッティングを変更するために、前記選択信号のうちの１つまたは複数の論理状態を変更するように構成されたコントローラ、ここにおいて、前記複数の遅延ステージのすべてにおける前記遅延ゲートおよび前記マルチプレクサは、前記コントローラによる、前記選択信号のうちの前記１つまたは複数の前記論理状態に対する変更にかかわらず、静的な出力論理状態を維持するように構成される、と
を備える遅延システム。
【請求項１２】
前記遅延ゲートは反転型であり、前記マルチプレクサは反転型である、
請求項１１に記載の遅延システム。
【請求項１３】
前記マルチプレクサのうちの１つは、
前記逆方向経路上の前記マルチプレクサのうちの別のマルチプレクサの出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、第１の出力とを有する第１の３状態インバータと、
前記順方向経路上の前記遅延ゲートのうちの１つの出力に結合された第３の入力と、前記それぞれの選択信号の反転を受け取るように構成された第４の入力と、前記第１の３状態インバータの前記第１の出力に結合された第２の出力とを有する第２の３状態反転と
を備える、請求項１２に記載の遅延システム。
【請求項１４】
前記コントローラの制御下で前記遅延回路の入力を選択的にゲートするように構成されたゲート回路をさらに備え、前記コントローラは、前記遅延回路の前記入力をゲートすることと、前記遅延回路の前記入力がゲートされている間、前記遅延回路中のデータ信号またはクロック信号が前記遅延回路から送出するのを待機することと、前記信号が送出された後に、前記遅延回路の前記遅延セッティングを変更するために前記選択信号のうちの前記１つまたは複数の前記論理状態を変更することとを行うよう前記ゲート回路にコマンドするように構成される、
請求項１１に記載の遅延システム。
【請求項１５】
前記コントローラの制御下で前記遅延回路の出力を選択的にゲートするように構成されたゲート回路をさらに備え、前記コントローラは、前記遅延回路の前記出力をゲートすることと、前記遅延回路の前記遅延セッティングを第１の遅延に設定することと、前記遅延回路の前記遅延セッティングが前記第１の遅延に設定された後に、前記遅延回路の前記遅延セッティングを第２の遅延に変更するために前記選択信号のうちの前記１つまたは複数の前記論理状態を変更することとを行うよう前記ゲート回路にコマンドするように構成される、
請求項１１に記載の遅延システム。
【請求項１６】
前記第１の遅延は、前記遅延回路の最短遅延である、
請求項１５に記載の遅延システム。
【請求項１７】
遅延システムであって、
直列に結合された複数の遅延ステージを備える遅延回路、ここにおいて、前記遅延ステージの各々は、
前記遅延回路の順方向経路上の遅延ゲート、ここにおいて、前記遅延ゲートは、それぞれの選択信号の論理状態に依存して、前記順方向経路上で信号を送るようにまたは前記順方向経路上で前記信号をブロックするように構成される、と、
前記遅延回路の逆方向経路上のマルチプレクサ、ここにおいて、前記マルチプレクサは、前記それぞれの選択信号の前記論理状態に依存して、前記逆方向経路上で信号を送るようにまたは前記順方向経路上の前記信号を前記逆方向経路にルーティングするように構成される、と
を備える、と、
前記遅延回路の遅延セッティングを変更するために、前記選択信号のうちの１つまたは複数の論理状態を変更するように構成されたコントローラと
を備え、
前記遅延ステージの前記遅延ゲートは、前記順方向経路上に交互のＮＡＮＤゲートおよびＮＯＲゲートを備える、
遅延システム。
【請求項１８】
前記ＮＡＮＤゲートのうちの１つは、
前記順方向経路上の前記ＮＯＲゲートのうちの第１のＮＯＲゲートの出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＯＲゲートのうちの第２のＮＯＲゲートの入力に結合された出力とを有する３状態インバータと、
供給レールに結合されたソースと、前記それぞれの選択信号を受け取るように構成されたゲートと、前記３状態インバータの前記出力に結合されたドレインとを有するプルアップトランジスタと
を備える、請求項１７に記載の遅延システム。
【請求項１９】
前記ＮＯＲゲートのうちの１つは、
前記順方向経路上の前記ＮＡＮＤゲートのうちの第１のＮＡＮＤゲートの前記出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＡＮＤゲートのうちの第２のＮＡＮＤゲートの入力に結合された出力とを有する３状態インバータと、
前記３状態インバータの前記出力に結合されたドレインと、前記それぞれの選択信号の反転を受け取るように構成されたゲートと、接地に結合されたソースとを有するプルダウントランジスタと
を備える、請求項１７に記載の遅延システム。
【請求項２０】
遅延回路の遅延セッティングを変更するための方法であって、前記遅延セッティングは、複数の選択信号の論理状態によって制御され、前記方法は、
前記遅延回路の入力を一定の論理状態に保つことと、
前記遅延回路の前記入力が前記一定の論理状態に保たれている間に、前記遅延回路中の信号を送出することと、
前記信号が送出された後に、前記遅延回路の前記遅延セッティングを変更するために前記複数の選択信号のうちの１つまたは複数の論理状態を変更することと
を備え、
前記遅延回路は、直列に結合された複数の遅延ステージを備え、各遅延ステージは、それぞれの１つまたは複数の遅延ゲートを含み、ここで、前記複数の遅延ステージのすべてにおける前記遅延ゲートは、前記遅延回路の遅延セッティングの変更中での前記選択信号のうちの１つまたは複数の論理状態に対する変更にかかわらず、静的な出力論理状態を維持するように構成される、
方法。
【請求項２１】
前記信号は、データ信号またはクロック信号である、
請求項２０に記載の方法。
【請求項２２】
前記遅延回路の前記入力をゲートすることをさらに備え、前記遅延回路の前記入力は、前記遅延回路中の前記信号が前記遅延回路から送出されている間、ゲートされる、
請求項２０に記載の方法。
【請求項２３】
遅延回路の遅延セッティングを変更するための方法であって、前記遅延セッティングは、複数の選択信号の論理状態によって制御され、前記方法は、
前記遅延回路の入力を一定の論理状態に保つことと、
前記遅延回路の前記入力が前記一定の論理状態に保たれている間に、前記遅延回路中の信号を送出することと、
前記信号が送出された後に、前記遅延回路の前記遅延セッティングを変更するために前記複数の選択信号のうちの１つまたは複数の論理状態を変更することと
を備え、
前記遅延回路は、前記遅延回路の順方向経路上に交互のＮＡＮＤゲートおよびＮＯＲゲートを備え、前記ＮＡＮＤゲートおよび前記ＮＯＲゲートの出力論理状態は、前記複数の選択信号のうちの前記１つまたは複数の前記論理状態が変更されるとき、静的なままである、
方法。
【請求項２４】
遅延回路の遅延セッティングを変更するための装置であって、前記遅延セッティングは、複数の選択信号の論理状態によって構成され、前記装置は、
前記遅延回路の入力を一定の論理状態に保つための手段と、
前記遅延回路の前記入力が前記一定の論理状態に保たれている間に、前記遅延回路中の信号を送出するための手段と、
前記信号が送出された後に、前記遅延回路の前記遅延セッティングを変更するために前記複数の選択信号のうちの１つまたは複数の論理状態を変更するための手段と
を備え、
前記遅延回路は、直列に結合された複数の遅延ステージを備え、各遅延ステージは、それぞれの１つまたは複数の遅延ゲートを含み、ここで、前記複数の遅延ステージのすべてにおける前記遅延ゲートは、前記遅延回路の遅延セッティングの変更中での前記選択信号のうちの１つまたは複数の論理状態に対する変更にかかわらず、静的な出力論理状態を維持するように構成される、
装置。
【請求項２５】
前記信号は、データ信号またはクロック信号である、
請求項２４に記載の装置。
【請求項２６】
前記遅延回路の前記入力をゲートするための手段をさらに備え、前記遅延回路の前記入力は、前記遅延回路中の前記信号が前記遅延回路から送出されている間、ゲートされる、
請求項２４に記載の装置。
【請求項２７】
遅延回路の遅延セッティングを変更するための装置であって、前記遅延セッティングは、複数の選択信号の論理状態によって構成され、前記装置は、
前記遅延回路の入力を一定の論理状態に保つための手段と、
前記遅延回路の前記入力が前記一定の論理状態に保たれている間に、前記遅延回路中の信号を送出するための手段と、
前記信号が送出された後に、前記遅延回路の前記遅延セッティングを変更するために前記複数の選択信号のうちの１つまたは複数の論理状態を変更するための手段と
を備え、
前記遅延回路は、前記遅延回路の順方向経路上に交互のＮＡＮＤゲートおよびＮＯＲゲートを備え、前記ＮＡＮＤゲートおよび前記ＮＯＲゲートの出力論理状態は、前記複数の選択信号のうちの前記１つまたは複数の前記論理状態が変更されるとき、静的なままである、
装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
[0076]本開示の先の説明は、当業者が本開示を実行または使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神または範囲から逸脱することなく、他の変形に適用され得る。ゆえに、本開示は、本明細書で説明された例に制限されることは意図されず、本明細書に開示された原理および新規な特徴に合致する最も広い範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
遅延回路であって、
直列に結合された複数の遅延ステージを備え、
前記複数の遅延ステージの各々は、
前記遅延回路の順方向経路上の遅延ゲート、ここにおいて、前記遅延ゲートは、それぞれの選択信号の論理状態に依存して、前記順方向経路上で信号を送るようにまたは前記順方向経路上で前記信号をブロックするように構成される、と、
前記遅延回路の逆方向経路上のマルチプレクサ、ここにおいて、前記マルチプレクサは、前記それぞれの選択信号の前記論理状態に依存して、前記逆方向経路上で信号を送るようにまたは前記順方向経路上の前記信号を前記逆方向経路にルーティングするように構成される、と
を備え、
前記遅延ゲートおよび前記マルチプレクサは、前記遅延回路の遅延セッティングの変更中に前記選択信号のうちの１つまたは複数の論理状態が変更されるとき、静的な出力論理状態を維持するように構成される、
遅延回路。
［Ｃ２］
前記遅延ゲートは反転型であり、前記マルチプレクサは反転型である、
Ｃ１に記載の遅延回路。
［Ｃ３］
前記遅延ステージは、前記順方向経路上に交互のＮＡＮＤゲートおよびＮＯＲゲートを備える、
Ｃ１に記載の遅延回路。
［Ｃ４］
前記ＮＡＮＤゲートのうちの１つは、
前記順方向経路上の前記ＮＯＲゲートのうちの第１のＮＯＲゲートの出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＯＲゲートのうちの第２のＮＯＲゲートの入力に結合された出力とを有する第１の３状態インバータと、
供給レールに結合されたソースと、前記それぞれの選択信号を受け取るように構成されたゲートと、前記第１の３状態インバータの前記出力に結合されたドレインとを有するプルアップトランジスタと
を備える、Ｃ３に記載の遅延回路。
［Ｃ５］
前記ＮＡＮＤゲートのうちの前記１つは、前記第１の３状態インバータの前記出力に結合されたドレインと、接地に共に繋がれたゲートおよびソースとを有するダミートランジスタをさらに備える、
Ｃ４に記載の遅延回路。
［Ｃ６］
前記ＮＯＲゲートのうちの前記第２のＮＯＲゲートは、
前記順方向経路上のＮＡＮＤゲートのうちの前記１つの前記出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＡＮＤゲートのうちの別のＮＡＮＤゲートの入力に結合された出力とを有する第２の３状態インバータと、
前記第２の３状態インバータの前記出力に結合されたドレインと、前記それぞれの選択信号の反転を受け取るように構成されたゲートと、接地に結合されたソースとを有するプルダウントランジスタと
を備える、Ｃ４に記載の遅延回路。
［Ｃ７］
前記第１の３状態インバータは、
前記順方向経路上の前記ＮＯＲゲートの前記第１のＮＯＲゲートの前記出力と、出力とに結合されたインバータと、
前記インバータの前記出力と、前記順方向経路上の前記ＮＯＲゲートのうちの前記第２のＮＯＲゲートの前記入力との間に結合された送信ゲート、ここにおいて、前記送信ゲートは、前記それぞれの選択信号の前記論理状態に依存して、前記インバータの前記出力において信号を送るまたはブロックするように構成される、と
を備える、Ｃ４に記載の遅延回路。
［Ｃ８］
前記ＮＯＲゲートのうちの１つは、
前記順方向経路上の前記ＮＡＮＤゲートのうちの第１のＮＡＮＤゲートの前記出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＡＮＤゲートのうちの第２のＮＡＮＤゲートの入力に結合された出力とを有する３状態インバータと、
前記３状態インバータの前記出力に結合されたドレインと、前記それぞれの選択信号の反転を受け取るように構成されたゲートと、接地に結合されたソースとを有するプルダウントランジスタと
を備える、Ｃ３に記載の遅延回路。
［Ｃ９］
前記ＮＯＲゲートのうちの前記１つは、前記３状態インバータの前記出力に結合されたドレインと、供給レールに共に繋がれたゲートおよびソースとを有するダミートランジスタをさらに備える、
Ｃ８に記載の遅延回路。
［Ｃ１０］
前記マルチプレクサのうちの１つは、
前記逆方向経路上の前記マルチプレクサのうちの別のマルチプレクサの出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、第１の出力とを有する第１の３状態インバータと、
前記順方向経路上の前記遅延ゲートのうちの１つの出力に結合された第３の入力と、前記それぞれの選択信号の反転を受け取るように構成された第４の入力と、前記第１の３ステージインバータの前記第１の出力に結合された第２の出力とを有する第２の３状態反転と
を備える、Ｃ２に記載の遅延回路。
［Ｃ１１］
遅延システムであって、
直列に結合された複数の遅延ステージを備える遅延回路、ここにおいて、前記遅延ステージの各々は、
前記遅延回路の順方向経路上の遅延ゲート、ここにおいて、前記遅延ゲートは、それぞれの選択信号の論理状態に依存して、前記順方向経路上で信号を送るようにまたは前記順方向経路上で前記信号をブロックするように構成される、と、
前記遅延回路の逆方向経路上のマルチプレクサ、ここにおいて、前記マルチプレクサは、前記それぞれの選択信号の前記論理状態に依存して、前記逆方向経路上で信号を送るようにまたは前記順方向経路上の前記信号を前記逆方向経路にルーティングするように構成される、と
を備える、と、
前記遅延回路の遅延セッティングを変更するために、前記選択信号のうちの１つまたは複数の論理状態を変更するように構成されたコントローラ、ここにおいて、前記遅延ゲートおよび前記マルチプレクサは、前記コントローラが前記選択信号のうちの前記１つまたは複数の前記論理状態を変更するとき、静的な出力論理状態を維持するように構成される、と
を備える遅延システム。
［Ｃ１２］
前記遅延ゲートは反転型であり、前記マルチプレクサは反転型である、
Ｃ１１に記載の遅延システム。
［Ｃ１３］
前記遅延ステージは、前記順方向経路上に交互のＮＡＮＤゲートおよびＮＯＲゲートを備える、Ｃ１１に記載の遅延システム。
［Ｃ１４］
前記ＮＡＮＤゲートのうちの１つは、
前記順方向経路上の前記ＮＯＲゲートのうちの第１のＮＯＲゲートの出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＯＲゲートのうちの第２のＮＯＲゲートの入力に結合された出力とを有する３状態インバータと、
供給レールに結合されたソースと、前記それぞれの選択信号を受け取るように構成されたゲートと、前記３状態インバータの前記出力に結合されたドレインとを有するプルアップトランジスタと
を備える、Ｃ１３に記載の遅延システム。
［Ｃ１５］
前記ＮＯＲゲートのうちの１つは、
前記順方向経路上の前記ＮＡＮＤゲートのうちの第１のＮＡＮＤゲートの前記出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、前記順方向経路上の前記ＮＡＮＤゲートのうちの第２のＮＡＮＤゲートの入力に結合された出力とを有する３状態インバータと、
前記３状態インバータの前記出力に結合されたドレインと、前記それぞれの選択信号の反転を受け取るように構成されたゲートと、接地に結合されたソースとを有するプルダウントランジスタと
を備える、Ｃ１３に記載の遅延システム。
［Ｃ１６］
前記マルチプレクサのうちの１つは、
前記逆方向経路上の前記マルチプレクサのうちの別のマルチプレクサの出力に結合された第１の入力と、前記それぞれの選択信号を受け取るように構成された第２の入力と、第１の出力とを有する第１の３状態インバータと、
前記順方向経路上の前記遅延ゲートのうちの１つの出力に結合された第３の入力と、前記それぞれの選択信号の反転を受け取るように構成された第４の入力と、前記第１の３ステージインバータの前記第１の出力に結合された第２の出力とを有する第２の３状態反転と
を備える、Ｃ１２に記載の遅延システム。
［Ｃ１７］
前記コントローラの制御下で前記遅延回路の入力を選択的にゲートするように構成されたゲート回路をさらに備え、前記コントローラは、前記遅延回路の前記入力をゲートすることと、前記遅延回路の前記入力がゲートされている間、前記遅延回路中のデータ信号またはクロック信号が前記遅延回路から送出するのを待機することと、前記信号が送出された後に、前記遅延回路の前記遅延セッティングを変更するために前記選択信号のうちの前記１つまたは複数の前記論理状態を変更することとを行うよう前記ゲート回路にコマンドするように構成される、
Ｃ１１に記載の遅延システム。
［Ｃ１８］
前記コントローラの制御下で前記遅延回路の出力を選択的にゲートするように構成されたゲート回路をさらに備え、前記コントローラは、前記遅延回路の前記出力をゲートすることと、前記遅延回路の前記遅延セッティングを第１の遅延に設定することと、前記遅延回路の前記遅延セッティングが前記第１の遅延に設定された後に、前記遅延回路の前記遅延セッティングを第２の遅延に変更するために前記選択信号のうちの前記１つまたは複数の前記論理状態を変更することとを行うよう前記ゲート回路にコマンドするように構成される、
Ｃ１１に記載の遅延システム。
［Ｃ１９］
前記第１の遅延は、前記遅延回路の最短遅延である、
Ｃ１８に記載の遅延システム。
［Ｃ２０］
遅延回路の遅延セッティングを変更するための方法であって、前記遅延セッティングは、複数の選択信号の論理状態によって制御され、前記方法は、
前記遅延回路の入力を一定の論理状態に保つことと、
前記遅延回路の前記入力が前記一定の論理状態に保たれている間に、前記遅延回路中の信号を送出することと、
前記信号が送出された後に、前記遅延回路の前記遅延セッティングを変更するために前記複数の選択信号のうちの１つまたは複数の論理状態を変更することと
を備える、方法。
［Ｃ２１］
前記信号は、データ信号またはクロック信号である、
Ｃ２０に記載の方法。
［Ｃ２２］
前記遅延回路の前記入力をゲートすることをさらに備え、前記遅延回路の前記入力は、前記遅延回路中の前記信号が前記遅延回路から送出されている間、ゲートされる、
Ｃ２１に記載の方法。
［Ｃ２３］
前記遅延回路は、前記遅延回路の順方向経路上に交互のＮＡＮＤゲートおよびＮＯＲゲートを備え、前記ＮＡＮＤゲートおよび前記ＮＯＲゲートの出力論理状態は、前記複数の選択信号のうちの前記１つまたは複数の前記論理状態が変更されるとき、静的なままである、
Ｃ２２に記載の方法。
［Ｃ２４］
遅延回路の遅延セッティングを変更するための装置であって、前記遅延セッティングは、複数の選択信号の論理状態によって構成され、前記装置は、
前記遅延回路の入力を一定の論理状態に保つための手段と、
前記遅延回路の前記入力が前記一定の論理状態に保たれている間に、前記遅延回路中の信号を送出するための手段と、
前記信号が送出された後に、前記遅延回路の前記遅延セッティングを変更するために前記複数の選択信号のうちの１つまたは複数の論理状態を変更するための手段と
を備える、装置。
［Ｃ２５］
前記信号は、データ信号またはクロック信号である、
Ｃ２４に記載の装置。
［Ｃ２６］
前記遅延回路の前記入力をゲートするための手段をさらに備え、前記遅延回路の前記入力は、前記遅延回路中の前記信号が前記遅延回路から送出されている間、ゲートされる、
Ｃ２４に記載の装置。
［Ｃ２７］
前記遅延回路は、前記遅延回路の順方向経路上に交互のＮＡＮＤゲートおよびＮＯＲゲートを備え、前記ＮＡＮＤゲートおよび前記ＮＯＲゲートの出力論理状態は、前記複数の選択信号のうちの前記１つまたは複数の前記論理状態が変更されるとき、静的なままである、
Ｃ２４に記載の装置。
【国際調査報告】
2018520541.tif 000027
2018520541.tif 000028
2018520541.tif 000029
2018520541.tif 000030
2018520541.tif 000031