【事件の表示】
　平成１１年特許願第　　　１９７号「データ処理システムにおけるメモリ・コントローラ」拒絶査定不服審判事件〔平成１１年１２月１０日出願公開、特開平１１−３３８７６０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、優先権主張を伴う平成６年４月２８日（第１国：米国、優先日：１９９３年４月３０日、出願番号：特願平６−５２４６１７号）の出願の一部を平成１１年１月４日に新たな特許出願としたものであって、その請求項１に係る発明は、補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次の事項により特定されるものである。
　
「コンピュータ・システムにおける複数のパーティションにされたメモリを制御するメモリ・コントローラ。」
　
２．これに対し、当審において、平成１８年１月１６日付けで通知した拒絶の理由は次のとおりである。
「（一）．この出願は、特許請求の範囲の記載が下記の点で不備であり、特許法第３６条第４項及び第６項に規定する要件を満たしていない。
　　　　　　　　　　　記
３６条第４項
（１）図７と、【００８０】段落の記載を参照すると、ＳＩＭＭ回路が特定のＳＩＭＭ回路の少なくともサイズと速度とを示す何らかのピン出力に符号化された値を提供することは周知であり、前記符号化された値はメモリ制御回路ＭＣに利用可能にされる旨説明されている。
　実施例では、図７と、【００８０】〜【００８１】段落に記載されているように、ＳＩＭＭ回路とメモリ制御回路ＭＣの間に、プロフィール記憶装置を介在させているが、上述した周知技術をかんがみれば、これを介在させる理由が明確でない。つまり、ＳＩＭＭを特定する符号化された値を直接メモリ制御ＭＣに入力してタイミング信号を生成せずに、該メモリ制御ＭＣとは別のプロフィール記憶装置を介在させることにより、どのような技術的課題が解決されるのか不明である。
　請求人は、審判請求書の請求の理由（Ｉ−ｉｉｉ−ａ）において、本願発明は、メモリ・エレメントに対するタイミング制御値をメモリ・エレメントから直接検知したデータに基づいてメモリ・コントローラで決定及び生成する構成に特徴がある旨主張しているが、本願発明の実施例では、前記のようにピン出力を直接ＭＣに受け取らずにプロフィール記憶装置を介在させてＭＣに間接的に検知されるものであり、この間接的なものと前記メモリ・エレメントから直接検知したデータに基づく旨の主張の内容が矛盾している。
　また、前記請求の理由（Ｉ−ｉｉｉ−ａ）において、本願発明は、プラグ・アンド・プレイのシステムである旨主張しているが、詳細な説明のどの記載に基づいているのか根拠が不明であり、プラグ・インされて差し替えられる単位が、ＳＩＭＭ単位なのか、メモリ記憶素子ＭＳＥ３６なのか、メモリ・モジュール１４なのか、そして差し替えとプロファイルの内容との整合のためのプロファイルの変更が、いつ、どのようにされるかといった、プラグ・インと、プロフィール記憶装置のプロファイル内容との整合についても開示がない。（仮に、想定される全てのプロファイルを事前に予測してプロフィール記憶装置に格納しておき、差し込まれたものに対応するプロファイルが前記全ての中から選択的に読み出されるとしても、具体的記載はなく、課題の開示もない。）
　３６条第６項（１）請求項１に対してＡ．「複数のメモリ・エレメントに接続されるように適用される複数のポートを有し、コンピュータ・システムにおける複数のパーティションにされたメモリ・エレメント」における、「メモリ・エレメント」「複数のポート」は、詳細な説明にその明示的な記載がなく対応が不明である。また、「接続されるように適用される」とは、文言自体どのような内容なのか明確でない。
Ｂ．詳細な説明の【００６５】、【００８８】段落の記載と請求項３の記載を参照すると、前記メモリ・エレメントがＳＩＭＭに対応し、複数のパーティションがＳＩＭＭ内部の２つのコラム（偶数アドレスのコラムと奇数アドレスのコラム）に対応すると解すことができるが、それ以外に解すること、例えば、インターリーブされる部分（各ＳＩＭＭ）をパーティションといっているのかどうか明確でない。また、「複数のパーティション」が請求項１において構成に欠くことができない事項として他の事項とどのように関係しているのか不明である。
Ｃ．前記「複数のパーティション」とは、２つ以上のパーティションを意味するが、前記【００６５】、【００８８】段落には、ＭＳＥ３６のメモリ要素は偶数アドレスと奇数アドレスの２つのコラムとして構成され、あるいは、２つのパーティションとして構成されたものしか説明されておらず、３つ以上の複数のパーティションにおける構成の開示がなく、詳細な説明との対応が明確でない。
Ｄ．「タイミング信号を適合的に生成する」は、何に基づいて適合的に生成するのか因果関係が明確でない。
Ｅ．「複数のタイミング特性値を決定および生成するための決定手段」は、詳細な説明に明示的な記載がなく、詳細な説明との対応が不明である。【００８３】段落には「決定すなわち計算」とあるから、「決定」を計算と同義と解してもタイミング特性値を計算することは記載されておらず、計算に関してタイミング計算装置１０８で計算するのはタイミング制御値であるから、これもタイミング特性値を計算するものではない。該決定手段は、例えば図７でいえばどの部分なのか不明である。
　図７と【００８０】〜【００８２】段落の記載を参照すると、メモリ記憶素子ＭＳＥのＳＩＭＭからのピン出力は符号化されたタイミング特性値であり、プロフィール記憶装置１０４から選択的に読み出される情報は、ＳＩＭＭモジュールの対応するタイプのタイミング特性を表す値の組（例えば、最大ゲート遅延、再充電時間、ＳＩＭＭモジュール内部回路のタイミング・イベント間隔）、即ちタイミング特性値であると認められるが、ここで、前記複数のタイミング特性値（タイミング制御値ではない）を決定（計算）および生成するための決定手段は、符号化されたタイミング特性値を出力するメモリ記憶素子ＭＳＥと、この符号化されたタイミング特性値が入力されタイミング特性値を出力するプロフィール記憶装置１０４の部分が対応すると解すことができるが、そうすると、次の点が不明である。
　該生成するとは、何を基に何を生成するのか、そして、詳細な説明のどの記載が対応するのか不明である。
Ｆ．タイミング特性の発生に関して、「前記決定手段が、・・・タイプを検知し、検知された前記メモリ・エレメントに対するタイミング特性を発生する手段を更に備える」とあるが、「タイプを検知」に対応する詳細な説明及び図面の部分は具体的にどこなのか不明である。少なくとも詳細な説明には、タイプを検知する明示的な記載はない（【００８０】段落には、ＭＳＥ３６に現れるＳＩＭＭグループの各タイプに対してプロフィール１０６を含み得ることが記載され、【００８６】段落には、ＤＲＡＭコントローラ７２が、現にアクセスされているＳＩＭＭモジュールのタイプに依存するタイミング値の組を選択する旨記載されているが、「決定手段が、検知し、検知された・・・タイミング信号を発生する手段」は記載されていない。
（２）請求項７についてＡ．「メモリ・エレメント」については、請求項１の場合と同様に詳細な説明との対応が不明である。
Ｂ．「タイミング制御値を決定および生成する決定手段」は、図７と関連する詳細な説明とを参照すると、タイミング計算装置１０８からタイミング制御値が出力されることから、プロフィール記憶装置やタイミング計算装置が対応すると解されるが、少なくとも、詳細な説明には前記決定および生成の明示的記載はなく、対応が明確でない。
Ｃ．請求項７には、「複数のメモリ・エレメント」が複数のパーティションにされたメモリ・エレメントであることが記載されていない。
　
（二）．この出願の請求項１乃至請求項８に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　記
刊行物１；特開昭６４−６２７４１号公報
刊行物２；欧州特許出願公開第５２２６９６号明細書（１９９３年１月１３日公開）（パテントファミリー；特開平５−１５１０７０号公報参照）
刊行物３；特開平４−２３０５４４号公報
　刊行物１には、アクセス速度の異なる主記憶カードを混在して実装し制御できる主記憶装置を得ることを目的とした（〔発明が解決しようとする問題点〕の項から抜粋）、次の発明が記載されている。
　メモリ素子から成る主記憶カードが複数実装可能に構成されるとともに、アドレス情報により特定される主記憶カードの領域に対するアクセス時にアクセスの種別毎に必要となる各種タイミング制御信号をアクセス種別を示すオペレーション識別信号に基づき出力するタイミング制御部を備えた主記憶装置において、
　各主記憶カード毎にそのアクセス速度を示すアクセス速度識別信号を発生させるとともに、タイミング制御部に、各種タイミング制御信号毎に複数種のタイミング信号を発生するタイミング発生部と、このタイミング発生部で発生されるタイミング信号の中から、アドレス情報とオペレーション識別信号とアクセス速度識別信号とに基づき所要のタイミング信号を選択しタイミング制御信号として出力するタイミング選択部を備えた主記憶装置（特許請求の範囲（１）を要約）
　また、刊行物１には、前記発明に関連した次の記載がある。
（Ａ）「主記憶カード毎のアクセス速度に応じてそのアクセスの都度、ダイナミックに所要のタイミング制御信号を発生する・・・」（〔作用〕の項から抜粋）
（Ｂ）第１図には、主記憶カード１ｂ、２ｂとタイミング制御部６ｂとが接続され、アクセス速度識別信号２２、２３を直接送ることができる様子が示されている。
　刊行物２は、刊行物１と同様な発明として示したものであり、特に、ＳＩＭＭ、ソケット、ポート（図２、図３、図５参照）の明示的記載があり、ＳＩＭＭとポートとの接続が示されている。
　刊行物３には次の事項が記載されている。
（ａ）「この発明の目的は、サイズ、メモリ機構、及びタイミング要求が異なる複数のメモリモジュールを含むことができるメモリへのアクセスを動的に制御するための方法及び装置を提供することにある。」（【０００８】段落）
（ｂ）「【請求項１】
　複数のアドレス可能な記憶位置を有する少なくとも１つのメモリモジュールを含むダイナミック読み出し／書き込みメモリと、上記メモリの動作を制御するためのメモリコントローラと、上記メモリからデータを読み出し及び上記メモリにデータを書き込むようにメモリアクセスサイクルを始動するためのプロセッサと、上記プロセッサ、上記メモリ、及び上記メモリコントローラを相互接続し、データを転送し、それら間で信号をアクセスするバス手段とを備え、上記プロセッサは、メモリアクセスを開始するようにサイクル規定を含むアクセス信号及びアドレス信号を選択的に発生するように作動可能で、上記メモリモジュールは、サイクル規定、行アドレスストローブ、及び列アドレスストローブ信号を含むモジュール動作信号の受信に応答して動作可能で、上記サイクル規定に従ってデータを読み出し、書き込み、上記メモリコントローラは、メモリアクセスサイクルを開始するように前記プロセッサからのアクセス信号の受信に応答して上記モジュール動作信号を上記メモリモジュールに送信するように動作可能であり、上記モジュール動作信号のタイミングを制御するパルスコントロール信号を記憶するための定義レジスタと、その長さが前記パルス制御信号によって動的に制御される信号を前記メモリがアクセスされる毎に前記メモリモジュールに送信するように前記パルス制御信号に応動するシーケンサとからなることを特徴とするデータ処理システム。
　【請求項２】
　上記メモリは、複数のメモリモジュールを含み、上記メモリコントローラは、各々異なる１つの上記メモリモジュールに関連し、関連する１つの上記メモリモジュールを特定するパルス信号を記憶する複数のプログラム可能な定義レジスタを含み、上記メモリコントローラは、アクセスされるべきモジュールを選択し、選択された上記メモリモジュールの１つに関連する上記定義レジスタの１つから読み出されたパルス制御信号を前記シーケンサに送信するように前記アクセス信号に応答して動作可能である手段を含むことを特徴とする請求項１記載のデータ処理システム。
　【請求項３】
　上記メモリモジュールの一方は第１のタイミング要求セットに従ってアクセス可能とされ、上記メモリモジュールの他方は、上記第１のセットとは異なる第２のタイミング要求セットに従ってアクセス可能とされ、上記定義レジスタは、上記メモリモジュールの双方のタイミング要求を満たすパルス制御信号を与えるようにプログラムされることを特徴とする請求項２記載のデータ処理システム。」（特許請求の範囲から抜粋）
（ｃ）「【００２３】メモリコントローラ１２は、図３〜図５を参照するように…（中略）…、複数のＳＩＭＭ定義レジスタ（ＳＤＲ）４０−１〜４０−ｎを備え、このシステムでは、各ＳＩＭＭに１つのレジスタがある。各ＳＤＲレジスタ４０は、以下の情報を記憶するための８ビットのレジスタである。
【００２４】ビットＭＳ１，２−ＳＩＭＭ或いはメモリサイズ及びＲＡＳ及びＣＡＳアドレス構成、すなわち、列アドレスビット及び行アドレスビット数
　　　　　　…（中略）…ビットＣＡＳ１，２−ＣＡＳパルス幅、すなわち、ＣＡＳがアクティブに保持されている時のクロックパルス数或いはクロック数
　　　　…（中略）…ビットＲＴＣ１，２−ＲＡＳからＣＡＳへの、すなわち、ページミスサイクル中のＲＡＳの立ち下がりエッジからＣＡＳの立ち下がりエッジまでのクロック数或いはページヒットサイクル中のサイクルの開始からＣＡＳの立ち下がりエッジまでのクロック数
　　　　　…（中略）…ビットＲＡＳ１，２−ＲＡＳプリチャージ、すなわち、ページミスサイクル中ＲＡＳが非アクティブに保持されている時のクロック数」（【００２３】〜【００２４】段落から抜粋）
（ｄ）「適当なクロックサイクル数に従って、ＲＡＳプリチャージ時間、ＲＡＳからＣＡＳへの時間、及びＣＡＳパルス幅を設定することによって、異なるＳＩＭＭの多数のタイミング要求が容易に満たされることができる。」（【００２１】段落から抜粋）
「ＳＩＭＭ１６は、異なるタイミングを有することができ、コントローラ１２は、ＳＩＭＭを動作させるためにクロックパルスで測定された適切なパルス幅を有する信号を与えるようにプログラムされる。このマイクロプロセッサをより高速動作をさせるように改良する場合のように、基本的な動作周波数が変わる場合には、プログラムタイミングは、クロックパルス幅の変化を補償するように変化されることができる。」（【００２２】段落から抜粋）
（ｅ）「【００２９】ＳＩＭＭ選択回路４４からの出力の任意の１つがアクティブルになると、論理回路４７は、下記のように出力信号を生成する。第１に、ＲＡＳ１，２、ＲＴＣ１，２、及びＣＡＳ１，２信号を選択されたＳＩＭＭに関連するＳＤＲからシーケンサ８０に渡すようにＭＵＸをゲートするために、出力がライン７４上で生成される。このシーケンサは、このような信号を受信し、ＲＡＳ１，２、ＲＴＣ１，２及びＣＡＳ１，２で特定されたクロックに従って、ＲＡＳプリチャージ、ＲＡＳからＣＡＳへの、及びＣＡＳパルス幅を発生するための３つのカウンタ（図示せず）を含んでいる。」（【００２９】段落から抜粋）
（ｆ）「メモリコントローラレジスタＳＤＲ４０、ＢＡＲ４２及びリフレッシュレジスタ９０は、Ｉ／Ｏポートとしてアクセス可能で、下記の方法でプログラムされる。データ処理システムがセットアップされ構成されると、この情報がセットアップディスクから読み出され、及び／又はユーザにより入力され、不揮発性ＣＭＯＳＲＡＭ２２に記憶される。その後、このシステムがパワーオンされると、ＲＯＭ１８のＢＩＯＳはこの情報をメモリコントローラ１２のレジスタにコピーする。」（【００３１】段落）
（ｇ）「多くのパーソナルコンピュータは、ＳＩＭＭがプラグ装着できる複数のソケットを持つように構成される。多くの場合、このソケットは最初ふさがれていないが、ユーザの要求が増加するのに伴い、付属ＳＩＭＭが付加される。」（【０００２】段落から抜粋）
（ｈ）「コントローラ１２はまた、複数のベースアドレスレジスタ（ＢＡＲ）４２−１〜４２−２ｎを含み、関連するＳＩＭＭには各メモリバンクにこのようなレジスタが１つある。各ＳＩＭＭは２つのバンクを有しているので、各ＳＩＭＭにそれぞれ２つのＢＡＲがある。各ＢＡＲ４２は、対応するバンクのベース或いは開始アドレスを記憶する８ビットレジスタである。」（【００２５】段落）
　
　刊行物３には、（ａ）（ｃ）の記載を参照すると、異なる各ＳＩＭＭに対応した、ＣＡＳパルス幅（クロック数）やＲＡＳプリチャージ（クロック数）などのタイミング特性値が複数のＳＩＭＭ定義レジスタ（ＳＤＲ）４０−１〜４０−ｎに格納されており、このＳＩＭＭ定義レジスタＳＤＲに格納された特性値は、（ｄ）の記載を参照すると、適当なクロックサイクル数に従って、ＲＡＳプリチャージ時間、ＲＡＳからＣＡＳへの時間、及びＣＡＳパルス幅が設定されているので、前記設定はタイミング特性値がクロックサイクル数に変換（変換は計算と実質的に等価）されたもので、（ｅ）の記載を参照すると、パルス幅を発生するための値であると解されるので、これらの事項から、決定および生成するための対象が、タイミング特性を表す複数のタイミング特性値である技術が読み取れる。
　
　刊行物１の発明と本願請求項１の発明（以下、「請求項１の発明」という。）とを対比する。
（１）刊行物１の発明の、メモリ素子から成る主記憶カードが複数実装可能に構成されるとともに、アドレス情報により特定される主記憶カードの領域に対するアクセス時にアクセスの種別毎に必要となる各種タイミング制御信号をアクセス種別を示すオペレーション識別信号に基づき出力するタイミング制御部を備えた主記憶装置は、
　前記メモリ素子が請求項１発明の「メモリ・エレメント」に相当し、前記主記憶カードは複数実装可能であることから、当然、実装されたものを識別するポートの存在（例えば、本願優先権主張日前に周知の実装技術として刊行物２の図２、図５のポート９４、ポート１０３参照）が読み取れ、「複数のポートを有する」ことは記載されているに等しいことであり、また、各メモリ素子は、少なくとも主記憶を構成する部分（パーティション）であるから、「パーティションにされたメモリ・エレメント」に相当し、さらに、Ａ．の記載を参照すると、アクセスの都度、ダイナミックに所要のタイミング制御信号を発生するので、「タイミング信号を適合的に生成」する作用を有するものである。
　これらの点を加味すると、前記の主記憶装置は、請求項１の発明の「複数のメモリ・エレメントに接続されるように適用される複数のポートを有し、コンピュータ・システムにおける複数のパーティションにされたメモリ・エレメントを制御するためのタイミング信号を適合的に生成するメモリ・コントローラ」と実質的な差異はない。
（２）刊行物１の発明の、タイミング発生部で発生されるタイミング信号の中から、アドレス情報とオペレーション識別信号とアクセス速度識別信号とに基づき所要のタイミング信号を選択しタイミング制御信号として出力するタイミング選択部は、
　前記アクセス速度識別信号（符号化タイミング特性値に相当）に基づき、タイミング信号の中から所要のタイミング信号を選択するのに用いるので、この選択は「決定」と同義であり、前記タイミング選択部は、その出力がタイミング信号であることから、さらにタイミング信号を生成するため、といえることは自明であり、よって、前記タイミング選択部は「タイミング信号を決定および生成するための決定手段」とみることができる。
　これらの点を加味すると、前記タイミング選択部を備える点は、請求項１の発明の「少なくとも２つの異なるメモリ・エレメントのタイミング特性を表す複数のタイミング特性値を決定および生成するための決定手段を備え」と実質的な差異はない。
（３）刊行物１の発明は、メモリ素子から成る主記憶カードが複数実装可能に構成されている。この実装は、前記発明の目的、つまり、アクセス速度の異なる主記憶カードを混在して実装し制御できる主記憶装置を得ることを目的とすることから異なる主記憶カードの場合を含むことは自明であり、よって、刊行物１の発明は、請求項１の発明の「複数のポートが前記少なくとも２つの異なるメモリ・エレメントを受け入れるものであり、」に相当する構成を有すると認められる。
（４）刊行物１の発明は、タイミング制御部に、タイミング発生部と、タイミング発生部で発生されるタイミング信号の中から、アドレス情報とオペレーション識別信号とアクセス速度識別信号とに基づき所要のタイミング信号を選択しタイミング制御信号として出力するタイミング選択部を備え、ここで、前記オペレーション識別信号は、第３図を参照するとフェッチや全ストアや部分ストアといったタイプを示しており、また、前記アドレス情報が主記憶カードを指定しオペレーション識別信号が選択されてタイミング選択部に受け入れられることは、タイミング選択部が当該指定された主記憶カードのタイプを検知することと技術的に同じことである点をふまえると、前記タイミング制御部を備え、の構成は、請求項１の発明の「前記決定手段が、前記複数のポートの少なくとも１つへ接続されたメモリ・エレメントのタイプを検知し、検知された前記メモリ・エレメントに対するタイミング特性を発生する手段を更に備える」と実質的な差異はない。
（５）刊行物１の発明の主記憶装置は、請求項１の発明の「メモリ・コントローラ」に相当する。
　したがって、刊行物１の発明と請求項１の発明とは、次の構成を備えた発明である点では一致し、そして、請求項１の発明が次の構成を備えた点で刊行物１の発明とは相違している。
〔一致点〕
　複数のメモリ・エレメントに接続されるように適用される複数のポートを有し、コンピュータ・システムにおける複数のパーティションにされたメモリ・エレメントを制御するためのタイミング信号を適合的に生成するメモリ・コントローラであって、
　少なくとも２つの異なるメモリ・エレメントのタイミング特性を決定および生成するための決定手段を備え、複数のポートが前記少なくとも２つの異なるメモリ・エレメントを受け入れるものであり、前記決定手段が、前記複数のポートの少なくとも１つへ接続されたメモリ・エレメントのタイプを検知し、検知された前記メモリ・エレメントに対するタイミング特性を発生する手段を更に備える、
　メモリ・コントローラ。
〔相違点〕
　決定および生成するための対象が、請求項１の発明は、タイミング特性を表す複数のタイミング特性値であるのに対し、刊行物１の発明は、タイミング特性である点。
〔相違点についての判断〕　
　決定および生成するための対象が、タイミング特性を表す複数のタイミング特性値であるものは、刊行物３にみられるように本願優先権主張日前に周知の技術であり、この技術は、サイズ、メモリ機構、及びタイミング要求が異なる複数のメモリモジュールを含むことができるメモリへのアクセスを動的に制御するための技術であるから、これと同様の課題を解決することを目的とする刊行物１の発明において、決定および生成するための対象を、タイミング特性に代えて、タイミングを表す複数のタイミング特性値とすることは、前記周知の技術を参酌することにより当業者が容易になし得ることである。
　請求項２に係る発明について
　刊行物１の発明は、（Ａ）の記載を参照すると、主記憶カード毎のアクセス速度に応じてそのアクセスの都度、ダイナミックに所要のタイミング制御信号を発生することから、「前記タイミング特性はシステム初期設定の後に決定される」ものである。
　請求項３に係る発明について
　刊行物１には、図３を参照すると、部分ストアに対してタイミング信号が選択される技術が示されており、部分（パーティション）毎にタイミング信号を生成する技術が読み取れる。
　請求項１の発明の場合において、さらに、前記メモリ・エレメントの少なくとも１つが複数のパーティションに分けられ、前記メモリ・コントローラが、１つのパーティションに対するタイミング特性値を生成するように構成される、とすることは、前記部分（パーティション）毎にタイミング信号を生成する技術を参酌することにより、当業者が容易になし得ることである。
　請求項４、５に係る発明について　
　刊行物３には、メモリ・エレメントの予め定められた特性を検知することに相当する技術が示されており、システム初期設定のときに前記メモリ・エレメントから直接に前記予め定められた特性を検知することは、刊行物１の第１図のアクセス速度識別信号２２、２３が主記憶カードからタイミング制御部に接続線を介して検知できるように接続されていることから読み取れ、これらは、単なる設計的事項にすぎず、当業者が容易になし得ることである。」
　請求項６に係る発明について
　刊行物３には、（ｄ）の記載を参照すると、予め定められた特性から前記タイミング特性値を計算する技術が読み取れる。
　請求項５に係る発明の場合において、さらに、予め定められた特性から前記タイミング特性値を計算する、は、前記技術を参酌することにより当業者が容易になし得ることである。
　請求項７に係る発明について
　刊行物３の（ｂ）の【請求項３】に記載された発明（以下、「刊行物３の発明」という。）と、請求項７に係る発明（以下「請求項３の発明」という。）とを比較すると、
　刊行物３の発明の、「メモリモジュール」「メモリ・コントローラ」「各々異なる１つの上記メモリモジュールに関連し、関連する１つの上記メモリモジュールを特定するパルス信号を記憶する複数のプログラム可能な定義レジスタ」「上記メモリモジュールの一方は第１のタイミング要求セットに従ってアクセス可能とされ、上記メモリモジュールの他方は、上記第１のセットとは異なる第２のタイミング要求セットに従ってアクセス可能とされ、上記定義レジスタは、上記メモリモジュールの双方のタイミング要求を満たすパルス制御信号を与えるようにプログラムされ」は、
　それぞれ請求項７の発明の、「メモリ・エレメント」「メモリコントローラ」「１つ以上のメモリ・エレメントの各々に対応する１つ以上のプロフィールを記憶」「前記タイミング制御値は、メモリ動作サイクルの開始に対するタイミング・イベントを表す第１のタイミング制御値と、その他のタイミング・イベントに対するタイミング・イベントを表す第２のタイミング制御値とを含むものである、決定手段」に相当し、
　また、刊行物３の発明は、（ｇ）の記載を参照すると、プラグ装着できる複数のソケットを持つように構成されているので、通常の複数のポートを有し、このポートによりメモリモジュールを直接検知できる構成（例えば、刊行物２の記載を参照すると、複数のポートを有することや、メモリモジュールを直接検知する構成が示されている。）を備えていると解され、この構成は刊行物３の発明において備えているに等しいものである。
　これらの点をふまえると、刊行物３の発明と請求項７の発明とは、次の点で相違が認められるが、その余の構成においては実質的な相違はないと認められる。
〔相違点１〕
　タイミング制御値を決定および生成するのが、請求項７の発明は、メモリ・エレメントから検知したデータに基づいてタイミング制御値を計算することによるのに対し、刊行物３の発明では、モジュール動作信号のタイミングを制御するパルスコントロール信号を記憶するためのＳＩＭＭ定義レジスタの情報は、ユーザにより入力され、ＳＩＭＭ定義レジスタにコピーされる点（（ｆ）の記載を参照。）。
〔相違点２〕メモリ・エレメントの制御手段について、請求項７の発明が、第１のタイミング制御値及び前記第２のタイミング制御値に応答して、前記メモリ・エレメントの第１のパーティションの動作を制御するためのタイミング信号を発生する、第１のパーティションを制御する手段と、
　前記第１のタイミング制御値及び前記第２のタイミング制御値に応答して、前記メモリ・エレメントの第２のパーティションの動作を制御するためのタイミング信号を発生する、第２のパーティションを制御する手段とを備えるのに対し、刊行物３の発明は、バンクを有する（（ｇ）の記載を参照。）ものの、パーティションの動作を制御するためのタイミング制御手段については具体的に記載されていない点。
〔相違点３〕メモリ・エレメントのメモリ・サイクルについて、請求項７の発明が、前記メモリ・エレメントはインターリーブされたメモリ・サイクルで動作し、タイミング制御値はメモリ・サイクルのインターリーブに対するタイミング・イベントを更に表すように構成されるのに対し、刊行物３の発明は、インターリーブについて記載されていない点。
　相違点についての判断〔相違点１〕について
　刊行物１には、（Ａ）と（Ｂ）の記載を参照すると、主記憶カード毎のアクセス速度に応じてそのアクセスの都度、ダイナミックに所要のタイミング制御信号を発生するために、主記憶カード１ｂ、２ｂとタイミング制御部６ｂとが接続され、アクセス速度識別信号２２、２３を直接タイミング制御部へ送る技術が示されており、このアクセス速度識別信号はタイミング制御部で前記アクセス速度識別信号からタイミング制御信号に変換されてタイミング制御信号を発生するのが読み取れる。この変換は計算と技術的に等価なものであるから、刊行物１には、主記憶カードから検知したデータに基づいてタイミング制御値を計算することに相当する技術が示されている。
　刊行物３の発明において、ＳＩＭＭ定義レジスタの情報は、ユーザにより入力され、ＳＩＭＭ定義レジスタにコピーされるものであるが、自動的に入力し、変換することは適宜採用される常套手段であるから、前記ユーザにより入力するものに代えて、メモリ・エレメントから検知したデータに基づいてタイミング制御値を計算するように成すことは、前記刊行物１に示された技術を参酌することにより、当業者が容易になし得ることである。
〔相違点２〕について
　刊行物３の発明は、（ａ）の記載を参照すると、サイズ、メモリ機構、及びタイミング要求が異なる複数のメモリモジュールを含むことができるメモリへのアクセスを動的に制御するための装置を提供するすることを目的としており、（ｈ）の記載を参照すると、刊行物３の発明のバンクは、各ＳＩＭＭ内に２つのバンクを有し、ここで、バンク０に偶数アドレスをバンク１に奇数アドレスを割り当てるところの、２ウェイインターリーブ方式（例えば特開平４−２９３１３５号公報【０００５】段落、【要約】の項参照）が常套手段である点をもふまえれば、少なくとも２つのＳＩＭＭ（第１のＳＩＭＭ、第２のＳＩＭＭ）の２つのバンクからそれそれ１つずつのバンクを組み合わせて成るある部分（パーティション）と他の部分（パーティション）を認定でき、これらのある部分と他の部分とは、メモリ・エレメントの第１のパーティションと第２のパーティションに相当し、これらのある部分と他の部分は、それぞれ、２つのＳＩＭＭの各ＳＩＭＭ定義レジスタに応じてタイミング信号が生成されるので、前記ある部分についてのタイミング信号の生成（制御）は、第１のタイミング制御値（第１のＳＩＭＭに係るもの）及び前記第２のタイミング制御値（第２のＳＩＭＭに係るもの）に応答して、前記メモリ・エレメントの第１のパーティションの動作を制御するためのタイミング信号を発生する、第１のパーティションを制御することに相当し、同様に、他の部分についてのタイミング信号の生成（制御）は、前記第１のタイミング制御値及び前記第２のタイミング制御値に応答して、前記メモリ・エレメントの第２のパーティションの動作を制御するためのタイミング信号を発生する、第２のパーティションを制御する手段に相当する。
　刊行物３の発明において、各ＳＩＭＭの各バンク単位にタイミング制御できる構成に関し、部分（パーティション）の決定は常套手段である２ウェイインターリーブ方式をふまえれば任意に可能であるから、少なくとも２つのＳＩＭＭの２つのバンクからそれそれ１つずつのバンクを組み合わせて成る部分（パーティション）と他の部分（パーティション）は通常想到できる範囲内のものであり、前記２ウェイインターリーブ方式を参酌した場合のタイミング制御について、第１のタイミング制御値及び前記第２のタイミング制御値に応答して、前記メモリ・エレメントの第１のパーティションの動作を制御するためのタイミング信号を発生する、第１のパーティションを制御する手段と、
　前記第１のタイミング制御値及び前記第２のタイミング制御値に応答して、前記メモリ・エレメントの第２のパーティションの動作を制御するためのタイミング信号を発生する、第２のパーティションを制御する手段とすることは、刊行物３の発明のバンクごとのＳＩＭＭ定義レジスタを用いる制御からして必然といえるものであり、当業者が容易になし得ることである。
〔相違点３〕について
　メモリ・エレメントのメモリ・サイクルについて、メモリ・エレメントはインターリーブされたメモリ・サイクルで動作するものは、本願優先権主張日前に周知の技術である。（例えば、特開平４−２９３１３５号公報【０００５】段落には、メモリバンク０に偶数アドレスを、メモリバンク１には奇数アドレスを付与し、連続したアドレスに対するアクセスは２つのメモリバンクに交互に振り分ける旨説明されている。また、特開平４−１３８５３８号公報［発明を解決するための手段］と［発明の効果］の項には、アドレスを制御する信号をメモリバンク毎にもたせたページインターリーブ方式が記載されている。）
　刊行物３の発明において、メモリ・エレメントはインターリーブされたメモリ・サイクルで動作するように成すことは、前記周知技術を参酌することにより適宜決定し得ることであり、該インターリーブを参酌した際に、刊行物３の発明のＳＩＭＭ定義レジスタを用いる全体の設計と整合するように、タイミング制御値はメモリ・サイクルのインターリーブに対するタイミング・イベント（例えば、書き込み要求、読み出し要求に基づくイベント）を更に表すように構成されるようにすることは単なる設計的事項にすぎず、当業者が容易になし得ることである。」
　
３．請求人に対し、前記拒絶理由を通知し、期間を指定して意見書を提出する機会を与えたが、請求人からは意見書は提出されず、平成１８年３月２０日付で手続補正書のみが提出され、特許請求の範囲の請求項１に係る発明（「本願発明」という。）は、前記１．で示したとおり補正された。
　
４．当審判断
　前記拒絶理由の理由（一）で指摘した、特許請求の範囲の記載が特許法第３６条第４項及び第６項に規定する要件を満たしていない点については、請求人は何らの応答もしておらず、そして、前記理由（一）で指摘した拒絶理由は妥当なものと認められる。
　前記拒絶理由の理由（二）で指摘した、特許法第２９条第２項の規定により特許を受けることができない点については、
　拒絶理由通知書第７頁の対比の段落の（１）において、各メモリ素子は、少なくとも主記憶を構成する部分（パーティション）であるから、「パーティションにされたメモリ・エレメント」に相当するとしており、
　たとえ、本願発明（請求項１に係る発明）が「コンピュータ・システムにおける複数のパーティションにされたメモリを制御するメモリ・コントローラ」と補正されても、前記拒絶理由の理由（二）は回避されるものでなく、依然として、本願発明は刊行物１乃至刊行物３に記載された発明に基いて当業者が容易に発明をすることができたものであるとした前記理由（二）の拒絶理由は妥当なものと認められる。
　したがって、本願は、前記拒絶理由によって拒絶すべきものである。
　よって、結論のとおり審決する。