【事件の表示】
　平成　５年特許願第５０３３３１号「並列構造を有するプロセッサボードのシステムアーキテクチャ」拒絶査定不服審判事件〔平成　５年　２月１８日国際公開、ＷＯ９３／０３４４１、平成　６年１０月２７日国内公表、特表平　６−５０９６７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、１９９２年７月３０日（パリ条約による優先権主張外国庁受理１９９１年７月３０日、フランス国）を国際出願日とする出願であって、平成１３年１２月２０日付で拒絶査定がなされ、これに対し、平成１４年４月８日に拒絶査定に対する審判請求がなされるとともに、同年５月７日付で手続補正がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は、平成１４年５月７日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「並列構造によって編成されたＳＩＭＤ基本プロセッサボードのシステムであって、基本プロセッサにそれぞれ接続されたメモリと、前記基本プロセッサを相互接続する手段とを含み、前記基本プロセッサのそれぞれは、ボードにおける近傍の基本プロセッサとデータの同期交換を含む低水準処理を実行し、前記基本プロセッサのそれぞれは、非同期アドレッシングモジュールを含みかつ前記基本プロセッサ相互接続手段は、それぞれがボードにおいて基本プロセッサに割り当てられかつ接続されそして隣接している基本プロセッサのセルに接続されたセルを含み、最後の基本プロセッサのセルは、そのように接続されたセルがメッセージが循環して少なくとも二つの基本プロセッサとそれらの対応する関連メモリとの間のデータの非同期交換を許容する環状ネットワークを形成するように、ボードの最初の基本プロセッサのセルに接続され、前記編成されたプロセッサは、データの非同期交換を含む平均水準処理を実行するように構成されたことを特徴とするシステム。」
　
３．引用例
（１）引用例１
　拒絶の理由で引用した『D.Houzet et al, Le processeur de l'architecture parallele de traitement d'images GFLOPS 「3jeme Syposium Architectures nouvelles de machines」PRC ANM，CNRS，MRT，AFCET，(１９９１年６月１９日）』（以下「引用例１」という。）には、図面とともに、以下の事項が記載されている。
（ａ）摘記箇所ａ（第１頁第２４行−同頁第３８行）
「ABSTRACT
　This paper presents a processor structure designed for an Image 
Processing multiprocessor,and gives some results for an evaluation. 
This architecture has been conceived in order to be used in both 
SIMD and MIMD modes or their derivatives. Thus a great variety of 
algorithms may be implemented on a unique structure,from low level 
algorithms used for pixel operations to high level algorithms used 
for performing region treatments or eventually for symboric 
processing. The processors of this structure are connected to the 
different memory banks through a one stage interconnection 
network that is linearly expandable. The processor have been 
designed in such a way that they can operate in diffrent modes. 
Therefore they can manege various memory organisations through 
memory address calculation capabilities. In order to satisfy these 
requirements,each prosessor is structured around several general 
purpose processing units. The optimal number of these units is 
discussed．」
（仮訳：
要約
　この論文では映像処理用マルチプロセッサアーキテクチャ向けに設計されたプロセッサのストラクチャを紹介する。このアーキテクチャはＳＩＭＤモードとＭＩＭＤモードで使用されるように考案された。従って、極めて多様なアルゴリズムをこのアーキテクチャに配置することができる。アルゴリズムは、直接映像ピクセルを処理する低レベルアルゴリズムから、映像から抽出する特徴を処理する高レベルアルゴリズム、または場合により記号処理にまで及ぶ。このアーキテクチャのプロセッサは、アーキテクチャの線拡張性を可能にする相互接続ネットワークで、異なる記憶装置に接続する。プロセッサは複数のモードで機能できるよう明確にした。さらに、計算能力により、プロセッサはメモリの異なるデータ内容を受容することができる。このため、各プロセッサは複数個の一般的な処理ユニットで構成する。このユニットの最適な数量の検討は後で紹介する。）
　
（ｂ）摘記箇所ｂ（第４頁第２３行−第６頁第１3行）
」
（仮訳：
　映像処理でのローカルコミュニケーションを考慮するため、我々はプロセッサのｐ連続記憶装置のサブアセンブリへのアクセス能力を固定する選択をした。
　　―ＳＩＭＤモードでは、映像処理の低レベルアルゴリズムが大部分近接記憶装置にあるピクセル付近で動作する。
　　―Pipelineモードでは、プロセッサがPipelineの異なるステージに割り当てられ、このステージが付近の記憶装置にアクセスし、Pipelineの前と後のステージとコミュニケーションをとる。
　　―純粋なＭＩＭＤモードでは、異なる映像領域をプロセッサと対応させることができる。このように、映像領域の回復に良く適合するプロセッサのアクセス能力間の回復をはかることができる。
　従って、ローカルコミュニケーションを重視するのは有利である。そこで我々は各プロセッサがｐ連続記憶装置のサブアセンブリに直接アクセスできるようにする〔第１図〕。
　我々の目的は、幾つかのストラクチャ「ＤＵＣＣＬ８８」「ＷＥＥＭ８９」[ＨＷＡＮ９０][ＫＡＰＵ８０]の場合のように、ＳＩＭＤモードやＭＩＭＤモードで我々のアーキテクチャを機能させることを可能にすることである。ＭＩＭＤタイプの機能という観点から、我々はネットワークにメモリアクセス競合管理システムを連結した。事実、ルーティングの競合が無いと、複数個のプロセッサの同じ記憶装置への同時アクセス要求を回避することができない。メモリアクセス競合管理システムの役割は、複数個のプロセッサの同じ記憶装置への同時アクセス要求を有効または無効にすることである。我々には各記憶装置に関する競合管理アルゴリズムがある。
３−プロセッサの説明
　３．1 ＳＩＭＤ／ＭＩＭＤの機能
　我々のプロセッサのアーキテクチャの目的は、ＳＩＭＤモードの機能とＭＩＭＤモードの機能の利点をマッチさせることである。従って我々は、これらＰＥ(Processing Element)が、ＭＩＭＤモードで機能できるように固有の制御と固有のプログラムメモリを備える真のプロセッサとなるようにした。この２つのモードの相違はメモリアクセスのみにある。
　一般に、プロセッサはＭＩＭＤモードで機能する。記憶装置にアクセスするには、ある要求が要求プロセッサの特殊レジスタ(ＤＯ)に記憶される。この要求は宛先記憶装置の番号である。ネットワークのメモリアクセス競合管理システムは、利用可能な情報を差し戻す。要求プロセッサｉに関する装置ｊのこの利用可能な情報は、要求プロセッサｉのAckmemインジケータに記憶される。この情報は条件ブランチのコマンドによって、記憶装置にアクセスしたりしなかったりするために使用される。所定の記憶装置へのアクセス要求後、唯１つの要求プロセッサがAckmemインジケータで肯定的レスポンスを受け取る。このレスポンスを受け取るプロセッサは、要求をＤＯレジスタに保持してこの装置にメモリアクセスを行うことができる。この時、この記憶装置は他のプロセッサのためにブロックされる。この要求を変更することで、プロセッサは他のプロセッサに使用できる記憶装置を開放する。メモリアクセスのこのステップは決定的な部分と考えることができる。
　各プロセッサが固有の制御ユニットを備えているので、ＳＩＭＤモードは同期ＭＩＭＤと呼ばれる。非同期ＭＩＭＤモードから同期ＭＩＭＤモードに移行するには、コマンドレベルでプロセッサが同期することが必要である。このため、各プロセッサはＷＡＩＴコマンドを実行する。このコマンドは１同期化ビットを発生し異なるプロセッサの同期化ビット全体のケーブルオア(ou-cable)を待機する。このケーブルオアは各プロセッサのＳＹＮＣインジケータに記憶される。このように、プロセッサでランするプログラム全体を同期し、よって同期ＭＩＭＤステップを開始することができる。）
　してみれば、引用例１には、
「並列構造によって編成されたＳＩＭＤ機能を有する複数のプロセッサのシステムにおいて、プロセッサにネットワークを介して接続された記憶装置と、前記プロセッサを相互に接続する手段を備え、前記プロセッサのそれぞれは、他のプロセッサとデータの同期交換を行う処理や低レベルアルゴリズムの処理を行い、前記プロセッサは、非同期モードで非同期でメモリアクセスし、データの非同期交換の処理や記号処理を実行する。」との発明（以下「引用例発明」という。）が記載されている。
　
（２）引用例２
　同じく拒絶の理由で引用した『「情報処理学会研究報告」Ｖｏｌ．８９，Ｎｏ．９９（８９−ＡＲＣ−７９−１４）（１９８９年１１月２１日），ｐ．１０７−１１４』（以下「引用例２」という。）には、図面及び表とともに、以下の事項が記載されている。
（ｃ）摘記箇所ｃ（第１０８頁左欄第１２行−同頁同欄第１８行）
「
２．システムアーキテクチャー
　図１にリング結合型並列計算機のシステム全体の構成を示す。隣接する要素プロセッサ（ＰＥ）はストリーム・コントローラ（ＳＣ）とよぶ通信専用ハードウェアによってリング状に結合されている。ＰＥ間はＳＣにより、高速にパケット通信が行われ、負荷分散やいろいろなメッセージ通信に用いられる。」
（ｄ）摘記箇所ｄ（第１１１頁右欄第１５行−同頁同欄第第２５行）
「（１）データパケット
　通常のメッセージあるいは制御情報を含むパケットで、通常１個のパーミットを有し、転送先のノードでそのパーミットを提供する。本システムでは、データパケットをさらにエンドツーエンド（end-to-end）・データパケットとブロードキャスト（broadcast）・データパケットの２つに分類する。前者はＰＥ間における１対１通信に用いられ、後者は１対多通信に用いられる。このブロードキャスト・データバスケットを用いることで、すべてのＰＥは他のＰＥへ放送を行うことができる。）」
　してみると、引用例２には、
『「ＤＲＡＭ」がそれぞれ接続された「要素プロセッサ（ＰＥ）」を、その要素プロセッサがそれぞれ接続された「ストリーム・コントローラ（ＳＣ）」及びそれらの「ストリーム・コントローラ（ＳＣ）」を接続する通信線によってリング状に結合し、それらの「要素プロセッサ（ＰＥ）」間でメッセージや制御情報等のデータの通信を行う』
との事項（以下「引用例２記載事項」という。）が記載されている。
　
４．対比
　本願発明と引用例発明を比較すると、引用例発明の「プロセッサ」、「記憶装置」「データの同期交換の処理や低レベルアルゴリズムの処理」、「データの非同期交換の処理や記号処理」は、本願発明の「基本プロセッサ」、「メモリ」、「データの同期交換を含む低水準処理」、「データの非同期交換を含む平均水準処理」に相当するので、両者は、
「並列構造によって編成されたＳＩＭＤ基本プロセッサのシステムであって、基本プロセッサに接続されたメモリと、前記基本プロセッサを相互接続する手段とを含み、前記基本プロセッサのそれぞれは、近傍の基本プロセッサとデータの同期交換を含む低水準処理を実行し、前記編成されたプロセッサは、データの非同期交換を含む平均水準処理を実行するように構成されたことを特徴とするシステム。」
の点で一致し、以下の点で相違する。
（相違点１）
　本願発明では、システムがプロセッサボードのシステムであるのに対し、引用例発明では、システムがプロセッサボードのシステムであるかどうかが明記されていない点。
（相違点２）
　本願発明では、基本プロセッサのそれぞれにメモリが接続されているのに対し、引用例発明では、基本プロセッサにネットワークを介してメモリが接続されている点。
（相違点３）
　本願発明では、基本プロセッサ相互接続手段は、それぞれがボードにおいて基本プロセッサに割り当てられかつ接続されそして隣接している基本プロセッサのセルに接続されたセルを含み、最後の基本プロセッサのセルは、そのように接続されたセルがメッセージが循環して少なくとも二つの基本プロセッサとそれらの対応する関連メモリとの間のデータの非同期交換を許容する環状ネットワークを形成するように、ボードの最初の基本プロセッサのセルに接続されているのに対し、引用例発明では、そのような構成でない点。
（相違点４）
　本願発明では、非同期アドレッシングモジュールを含んでいるのに対し、引用例発明では、非同期の制御を行っているものの非同期アドレッシングモジュールを含んでいるかどうか明記されていない点。
　
５．判断
（相違点１について）
　プロセッサ等の部品・装置等をボードに設けることは周知技術であるので、引用例発明において、基本プロセッサをボードに設けてシステムをプロセッサボードのシステムにすることは当業者が容易に考えられる事項である。
　したがって、相違点１は引用例発明及び周知技術に基づいて当業者が容易に考えられる事項である。
　
（相違点２について）
　引用例２には「要素プロセッサ」のそれぞれに「ＤＲＡＭ」を接続することが記載されており、引用例２記載事項の「要素プロセッサ（ＰＥ）」、「ＤＲＡＭ」は本願発明の「基本プロセッサ」、「メモリ」に相当するので、引用例発明において、メモリを基本プロセッサのそれぞれに接続する構成とすることは当業者が容易に考えられる事項である。
　したがって、相違点２は引用例発明及び引用例２記載事項に基づいて当業者が容易に考えられる事項である。
　
（相違点３について）
　引用例２の記載からみて、引用例２記載事項において、要素プロセッサとＤＲＡＭメモリの間のデータの非同期交換を許容することは明らかであり、引用例２記載事項の「要素プロセッサ（ＰＥ）」、「ストリーム・コントローラ（ＳＣ）」、「ストリーム・コントローラ（ＳＣ）を接続する通信線」は、本願発明の「基本プロセッサ」、「セル」、「環状ネットワーク」に相当するので、引用例発明において、基本プロセッサ相互接続手段は、それぞれがボードにおいて基本プロセッサに割り当てられかつ接続されそして隣接している基本プロセッサのセルに接続されたセルを含み、最後の基本プロセッサのセルは、そのように接続されたセルがメッセージが循環して少なくとも二つの基本プロセッサとそれらの対応する関連メモリとの間のデータの非同期交換を許容する環状ネットワークを形成するように、ボードの最初の基本プロセッサのセルに接続されるよう構成することは当業者が容易に考えられる事項である。
　したがって、相違点３は引用例発明、及び引用例２記載事項に基づいて当業者が容易に考えられる事項である。
　
（相違点４）
　引用例１の摘記事項からみて、引用例発明では、基本プロセッサは、他の基本プロセッサとデータの非同期交換を行っているので、非同期のアドレッシングを実行していると認められ、また、所定の処理を実行するためにモジュールを設けることは一般的に行われている事項であるので、引用例発明において、基本プロセッサに非同期アドレッシングモジュールを含ませることは当業者が容易に考えられる事項である。
　したがって、相違点４は引用例発明及び周知技術に基づいて当業者が容易に考えられる事項である。
　そして、本願発明の作用効果も、引用例１、引用例２及び周知技術から当業者が予測できる範囲のものである。
　したがって、本願発明は、引用例１に記載された発明、引用例２に記載された発明、及び、周知技術に基づいて、当業者が容易に発明をすることができたものである
　
６．むすび
　以上のとおり、本願発明は、引用例１に記載された発明、引用例２に記載された発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない 。
 
　よって、結論のとおり審決する。