(57)【要約】  パワー電界効果トランジスタ（ＦＥＴ）、プリドライバ、コントローラ、及び／又はレジスタを、多相ブリッジ回路を実装するために共通マルチチップパッケージ内に統合するための技法の説明する例において、この技法は、マルチチップパッケージ（６２）に、少なくとも２つのハイサイド（ＨＳ）ＦＥＴ（８０）及び少なくとも２つのローサイド（ＬＳ）ＦＥＴ（８２,８４,８６）を提供し得、少なくとも２つのＨＳ  ＦＥＴ又は少なくとも２つのＬＳ  ＦＥＴを共通ダイ上に配置し得る。少なくとも２つのＦＥＴを共通ダイ上に置くことで、パワーＦＥＴのセットを実装するために必要とされる、ダイの数及び熱パッド（即ちダイパッド）の数が低減され得、それにより、回路の熱パワー散逸を大幅に増加させることなく、多相ブリッジ回路の構成要素数が低減され、及び／又は、よりコンパクトでより高電流密度の多相ブリッジ回路が得られる。
2018503250.tif 000002
【特許請求の範囲】
【請求項１】
マルチチップパッケージであって、
少なくとも２つのローサイド（ＬＳ）電界効果トランジスタ（ＦＥＴ）、
少なくとも２つのハイサイド（ＨＳ）ＦＥＴ、及び、
前記少なくとも２つのＨＳ  ＦＥＴ又は前記少なくとも２つのＬＳ  ＦＥＴを含むダイ、
を含む、マルチチップパッケージ。
【請求項２】
請求項１に記載のマルチチップパッケージであって、
前記ダイが、前記少なくとも２つのＨＳ  ＦＥＴを含む第１のダイであり、
前記マルチチップパッケージがさらに、
前記少なくとも２つのＬＳ  ＦＥＴのうちの第１のＬＳ  ＦＥＴを含む第２のダイ、及び、
前記少なくとも２つのＬＳ  ＦＥＴのうちの第２のＬＳ  ＦＥＴを含む第３のダイ、
を含む、マルチチップパッケージ。
【請求項３】
請求項２に記載のマルチチップパッケージであって、さらに、
コントローラ回路又はドライバ回路の少なくとも一方を含む第４のダイ、
を含む、マルチチップパッケージ。
【請求項４】
請求項３に記載のマルチチップパッケージであって、さらに、
前記第１のＬＳ  ＦＥＴのソース電極に結合される第１のレジスタ、及び、
前記第２のＬＳ  ＦＥＴのソース電極に結合される第２のレジスタ、
を含む、マルチチップパッケージ。
【請求項５】
請求項１に記載のマルチチップパッケージであって、
前記ダイが、前記少なくとも２つのＨＳ  ＦＥＴを含む第１のダイであり、
前記マルチチップパッケージが、さらに、
前記２つのＬＳ  ＦＥＴの少なくとも１つを含む第２のダイ、
を含む、マルチチップパッケージ。
【請求項６】
請求項５に記載のマルチチップパッケージであって、さらに、
熱パッドと、
コントローラ回路又はドライバ回路の少なくとも一方を含む第３のダイと、
を含み、
前記第２のダイ及び前記第３のダイが、前記熱パッド上に配置される、
マルチチップパッケージ。
【請求項７】
請求項６に記載のマルチチップパッケージであって、前記第２のダイが前記ＬＳ  ＦＥＴのうちの少なくとも２つを含む、マルチチップパッケージ。
【請求項８】
請求項６に記載のマルチチップパッケージであって、前記少なくとも２つのＨＳ  ＦＥＴがドレイン基板ＨＳ  ＦＥＴであり、前記少なくとも２つのＬＳ  ＦＥＴがソース基板ＬＳ  ＦＥＴである、マルチチップパッケージ。
【請求項９】
請求項１に記載のマルチチップパッケージであって、前記ダイが前記少なくとも２つのＨＳ  ＦＥＴを含む第１のダイであり、前記少なくとも２つのＨＳ  ＦＥＴがドレイン基板ＨＳ  ＦＥＴである、マルチチップパッケージ。
【請求項１０】
請求項１に記載のマルチチップパッケージであって、
前記ダイが、前記少なくとも２つのＬＳ  ＦＥＴを含む第１のダイであり、
前記マルチチップパッケージが、さらに、
前記少なくとも２つのＨＳ  ＦＥＴのうちの第１のＨＳ  ＦＥＴを含む第２のダイ、及び、
前記少なくとも２つのＨＳ  ＦＥＴのうちの第２のＨＳ  ＦＥＴを含む第３のダイ、
を含み、
前記第２及び第３のダイが、前記第１のダイの頂部上に垂直にスタックされる、
マルチチップパッケージ。
【請求項１１】
請求項１０に記載のマルチチップパッケージであって、さらに、
前記第１のダイと前記第２のダイとの間に位置決めされる第１のクリップであって、前記少なくとも２つのＬＳ  ＦＥＴのうちの前記第１のＬＳ  ＦＥＴのドレイン電極と、前記第１のＨＳ  ＦＥＴのソース電極とに結合される、前記第１のクリップ、及び、
前記第１のダイと前記第３のダイとの間に位置決めされる第２のクリップであって、前記少なくとも２つのＬＳ  ＦＥＴのうちの前記第２のＬＳ  ＦＥＴのドレイン電極と、前記第２のＨＳ  ＦＥＴのソース電極とに結合される、前記第２のクリップ、
を含む、マルチチップパッケージ。
【請求項１２】
請求項１０に記載のマルチチップパッケージであって、さらに、
コントローラ回路又はドライバ回路の少なくとも一方を含む第４のダイ、
を含む、マルチチップパッケージ。
【請求項１３】
請求項１０に記載のマルチチップパッケージであって、さらに、
前記第１のＨＳ  ＦＥＴのドレイン電極に結合される第１のレジスタ、及び、
前記第２のＨＳ  ＦＥＴのドレイン電極に結合される第２のレジスタ、
を含む、マルチチップパッケージ。
【請求項１４】
請求項１に記載のマルチチップパッケージであって、
前記ダイが、前記少なくとも２つのＬＳ  ＦＥＴを含む第１のダイであり、
前記マルチチップパッケージが、さらに、前記少なくとも２つのＨＳ  ＦＥＴを含む第２のダイを含み、前記第２のダイが、前記第１のダイの頂部上に垂直にスタックされる、
マルチチップパッケージ。
【請求項１５】
請求項１４に記載のマルチチップパッケージであって、さらに、
コントローラ回路又はドライバ回路の少なくとも一方を含む第３のダイ、
を含む、マルチチップパッケージ。
【請求項１６】
請求項１４に記載のマルチチップパッケージであって、さらに、
前記第１及び第２のＨＳ  ＦＥＴのドレイン電極に結合されるレジスタ、
を含む、マルチチップパッケージ。
【請求項１７】
請求項１に記載のマルチチップパッケージであって、
前記ダイが、前記少なくとも２つのＬＳ  ＦＥＴを含む第１のダイであり、
前記マルチチップパッケージが、さらに、
熱パッド、
前記少なくとも２つのＨＳ  ＦＥＴの少なくとも１つを含む第２のダイであって、前記第１のダイの頂部上に垂直にスタックされる、前記第２のダイ、及び、
コントローラ回路又はドライバ回路の少なくとも一方を含む第３のダイ、
を含み、
前記第１のダイ及び前記第３のダイが、前記熱パッド上に配置される、
マルチチップパッケージ。
【請求項１８】
請求項１７に記載のマルチチップパッケージであって、前記第２のダイが前記少なくとも２つのＨＳ  ＦＥＴを含む、マルチチップパッケージ。
【請求項１９】
マルチチップパッケージであって、
少なくとも２つのローサイド（ＬＳ）電界効果トランジスタ（ＦＥＴ）、
少なくとも２つのハイサイド（ＨＳ）ＦＥＴ、
前記少なくとも２つのＨＳ  ＦＥＴ又は前記少なくとも２つのＬＳ  ＦＥＴを含む第１のダイ、及び、
コントローラ回路又はドライバ回路の少なくとも一方を含む第２のダイ、
を含む、マルチチップパッケージ。
【請求項２０】
マルチチップパッケージであって、
少なくとも２つのローサイド（ＬＳ）電界効果トランジスタ（ＦＥＴ）、
少なくとも２つのハイサイド（ＨＳ）ＦＥＴ、
前記少なくとも２つのＨＳ  ＦＥＴ又は前記少なくとも２つのＬＳ  ＦＥＴを含む第１のダイ、
コントローラ回路又はドライバ回路の少なくとも一方を含む第２のダイ、
前記少なくとも２つのＨＳ  ＦＥＴ又は前記少なくとも２つのＬＳ  ＦＥＴの第１の１つに結合される第１のレジスタ、及び
前記少なくとも２つのＨＳ  ＦＥＴ又は前記少なくとも２つのＬＳ  ＦＥＴの第２の１つに結合される第２のレジスタ、
を含む、マルチチップパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は集積回路に関し、より具体的には、電界効果トランジスタ（ＦＥＴ）集積回路のパッケージングに関する。
【背景技術】
【０００２】
モータドライバ及び多相パワーコンバータなどの様々なパワー用途において、多相ブリッジ回路が用いられ得る。多相ブリッジ回路は、フルブリッジ回路（Ｈブリッジ）、３相ブリッジ回路、デュアルブリッジ回路、及び、トランジスタの２つ以上のハーフブリッジ構成を含む他の回路を含み得る。多くのパワー用途（例えば、モータドライバ及びパワーコンバータ）において、デバイス内のパワーエレクトロニクスのための空間が制限されている可能性がある。パワーコンバータの場合、パワー密度は大きな問題である。また、パワーエレクトロニクスを実装するために複数のパワー電界効果トランジスタ（ＦＥＴ）が用いられるとき、オンボード寄生が性能限界を提示し得る。また、多層ブリッジ回路を設計するために複数のディスクリート構成要素を得る必要があり得、それによってシステムコストが増大する。ブリッジ回路において相の数又は電圧出力の数が増加するにつれて、問題は著しく悪化し得る。相対的に少ない熱パワー散逸を有し、オンボード寄生による過度な負担がなく、少ない構成要素数を有する、コンパクトで高電流密度の多相ブリッジ回路を設計することは、かなりの設計課題を提示し得る。
【発明の概要】
【０００３】
説明する例において、マルチチップパッケージが、少なくとも２つのローサイド（ＬＳ）電界効果トランジスタ（ＦＥＴ）を含む。マルチチップパッケージはさらに、少なくとも２つのハイサイド（ＨＳ）ＦＥＴを含む。マルチチップパッケージはさらに、少なくとも２つのＨＳ  ＦＥＴ又は少なくとも２つのＬＳ  ＦＥＴを含むダイを含む。
【０００４】
他の例において、マルチチップパッケージが、少なくとも２つのローサイド（ＬＳ）電界効果トランジスタ（ＦＥＴ）を含む。マルチチップパッケージはさらに、少なくとも２つのハイサイド（ＨＳ）ＦＥＴを含む。マルチチップパッケージはさらに、少なくとも２つのＨＳ  ＦＥＴ又は少なくとも２つのＬＳ  ＦＥＴを含む、第１のダイを含む。マルチチップパッケージはさらに、コントローラ回路及びドライバ回路のうちの少なくとも１つを含む、第２のダイを含む。
【０００５】
付加的な例において、マルチチップパッケージが、少なくとも２つのローサイド（ＬＳ）電界効果トランジスタ（ＦＥＴ）を含む。マルチチップパッケージはさらに、少なくとも２つのハイサイド（ＨＳ）ＦＥＴを含む。マルチチップパッケージはさらに、少なくとも２つのＨＳ  ＦＥＴ又は少なくとも２つのＬＳ  ＦＥＴを含む、第１のダイを含む。マルチチップパッケージはさらに、コントローラ回路又はドライバ回路のうちの少なくとも１つを含む、第２のダイを含む。マルチチップパッケージはさらに第１のレジスタを含み、第１のレジスタは、少なくとも２つのＨＳ  ＦＥＴ又は少なくとも２つのＬＳ  ＦＥＴのうちの第１の１つに結合される。マルチチップパッケージはさらに第２のレジスタを含み、第２のレジスタは、少なくとも２つのＨＳ  ＦＥＴ又は少なくとも２つのＬＳ  ＦＥＴのうちの第２の１つに結合される。
【図面の簡単な説明】
【０００６】
【図１】本開示に従った、マルチチップパッケージを用い得る例示的なパワードシステムを示すブロック図である。
【０００７】
【図２】本開示に従った例示のフルブリッジ回路（又はＨブリッジ回路）の概略図である。
【０００８】
【図３】本開示に従った例示の３相ブリッジ回路の概略図である。
【０００９】
【図４】本開示に従った、様々な例示のブリッジ構成回路を含む、例示のマルチチップパッケージの概念図である。
【図５】本開示に従った、様々な例示のブリッジ構成回路を含む、例示のマルチチップパッケージの概念図である。
【図６】本開示に従った、様々な例示のブリッジ構成回路を含む、例示のマルチチップパッケージの概念図である。
【図７】本開示に従った、様々な例示のブリッジ構成回路を含む、例示のマルチチップパッケージの概念図である。
【００１０】
【図８】本開示に従った、垂直積層ＦＥＴダイ構造を含む、例示のマルチチップパッケージの斜視図である。
【００１１】
【図９】図８の例示のマルチチップパッケージの断面図である。
【００１２】
【図１０】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図１１】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図１２】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図１３】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図１４】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図１５】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図１６】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図１７】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図１８】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図１９】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図２０】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図２１】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図２２】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図２３】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図２４】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図２５】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図２６】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図２７】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図２８】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図２９】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図３０】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図３１】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図３２】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図３３】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【図３４】本開示に従った、様々な例示のブリッジ回路を含む、付加的な例示のマルチチップパッケージの概念図である。
【発明を実施するための形態】
【００１３】
本明細書には、米国仮出願番号ＵＳ６２／０９０，１９７が参照により組み込まれる。
【特許文献１】米国仮出願番号ＵＳ６２／０９０，１９７
【００１４】
本開示は、多相ブリッジ回路を実装するために、パワー電界効果トランジスタ（ＦＥＴ）、プリドライバ、コントローラ、及び／又はレジスタを、共通のマルチチップパッケージに統合するための技法を説明する。この技法は、少なくとも２つのハイサイド（ＨＳ）ＦＥＴ及び少なくとも２つのローサイド（ＬＳ）ＦＥＴを備えるマルチチップパッケージを提供すること、並びに、少なくとも２つのＨＳ  ＦＥＴ又は少なくとも２つのＬＳ  ＦＥＴを共通のダイ上に置くことを含み得る。少なくとも２つのＦＥＴを共通ダイ上に置くことは、パワーＦＥＴのセットを実装するために必要とされるダイの数及び熱パッド（即ち、ダイパッド）の数を低減し得る。このようにして、多相ブリッジ回路をサポートするマルチチップパッケージの構成要素数は削減され得る。
【００１５】
また、共通ダイ上にＨＳ  ＦＥＴを実装することで、ＨＳ  ＦＥＴが別個のダイ上に実装される場合には必要とされるダイと熱パッドの間隔を無くすことにより、同じサイズのＦＥＴをより小さな面積内に実装することが可能になる。ＨＳ  ＦＥＴの統合によって生成される追加面積によって、組み合わされたＦＥＴダイのサイズを増大させることが可能であり、その結果、熱パワー散逸は少なくなり得る。このようにして、回路の熱パワー散逸を大幅に増加させることなく、よりコンパクトで電流密度の高い多相回路を得ることができる。
【００１６】
いくつかの例において、２つ以上のＨＳ  ＦＥＴが共通ダイ上に実装され得、ＨＳ  ＦＥＴの基板は、ＨＳ  ＦＥＴのための共通ドレインとして作用し得る。共通ダイを備える組み合わされたＨＳ  ＦＥＴダイを用いることで、別個のＨＳ  ＦＥＴダイと共に実装される同様の回路に対して面積が低減された、共通ドレイン電圧を共有する多相ブリッジ回路を実装することが可能となり得る。
【００１７】
さらなる例において、２つ以上のＨＳ  ＦＥＴが第１の共通ダイ上に実装され得、２つ以上のＬＳ  ＦＥＴが第２の共通ダイ上に実装され得る。ＨＳ  ＦＥＴの基板は、ＨＳ  ＦＥＴのための共通ドレインとして作用し得、ＬＳ  ＦＥＴの基板は、ＬＳ  ＦＥＴのための共通ソースとして作用し得る。ＬＳ及びＨＳの両方のＦＥＴについて組み合わされたＦＥＴダイを用いることで、別個のＨＳ及びＬＳのＦＥＴダイと共に実装される同様の回路に対して面積が低減された、共通ドレイン及びソース電圧を共有し、ＬＳ感知レジスタを含まない多相ブリッジ回路を実装することが可能となり得る。
【００１８】
いくつかの例において、ＬＳ  ＦＥＴの共通ソースが接地供給電圧に結合されるとき、コントローラ及び／又はプリドライバダイは、ＬＳ  ＦＥＴと同じ熱パッド上に実装され得る。これによって、マルチチップパッケージの構成要素数をさらに低減し得、また消費される面積量をさらに低減し得る。
【００１９】
付加的な例において、２つ以上のＬＳ  ＦＥＴが共通ダイ上に実装され得、垂直積層ＦＥＴダイ構造を生成するためにこの共通のＬＳ  ＦＥＴダイの頂部上に２つ以上のＨＳ  ＦＥＴがスタックされ得る。ＬＳ  ＦＥＴの基板は、ＬＳ  ＦＥＴのための共通ソースとして作用し得る。組み合わされたＬＳ  ＦＥＴダイの頂部上にＨＳダイをスタックすることによって、マルチチップパッケージにおいてＬＳ及びＨＳ  ＦＥＴによって占有される面積量を低減し得る。組み合わされたＬＳ  ＦＥＴダイ上にＨＳ  ＦＥＴをスタックすることによって生成される追加面積により、組み合わされたＬＳ  ＦＥＴダイのサイズを増大させることが可能となり得、その結果、より低い電流密度及びより少ない熱パワー散逸が生じ得る。このようにして、回路の熱パワー散逸を大幅に増加させることなく、よりコンパクトなパワー回路を得ることができる。
【００２０】
付加的な例において、２つ以上のＬＳ  ＦＥＴが共通ダイ上に実装され得、垂直積層ＦＥＴダイ構造を生成するためにこの共通のＬＳ  ＦＥＴダイの頂部上に２つ以上のＨＳ  ＦＥＴがスタックされ得、これらのＨＳ  ＦＥＴのうちの１つ又は複数に１つ又は複数の感知レジスタが結合され得る。ＬＳ  ＦＥＴの基板は、ＬＳ  ＦＥＴのための共通ソースとして作用し得る。感知レジスタをＬＳ  ＦＥＴの代わりにＨＳ  ＦＥＴに結合することによって、組み合わされたＬＳ  ＦＥＴダイと同じ熱パッド上にコントローラ及び／又はプリドライバダイが実装され得る。これによって、マルチチップパッケージの構成要素数をさらに低減し得、消費される面積をさらに低減し得る。
【００２１】
いくつかの例において、本開示に従って設計されるマルチチップパッケージが、少なくとも２つのＨＳ  ＦＥＴ及び少なくとも２つのＬＳ  ＦＥＴに加えて、コントローラ及び／又はプリドライバを含み得る。さらなる例において、本開示に従って設計されるマルチチップパッケージが、少なくとも２つのＨＳ  ＦＥＴ、少なくとも２つのＬＳ  ＦＥＴ、コントローラ及び／又はプリドライバ、並びに１つ又は複数の感知レジスタを含み得る。
【００２２】
本開示の技法は、多相ブリッジ回路を実装するマルチチップパッケージの構成要素数を減少させ得る。この技法により、顧客が、多相ブリッジ回路を実装するために、単一のベンダーから単一のマルチチップパッケージソリューションを取得し得る。また、この技法は、モータドライバ及びパワーコンバータなどのパワー回路に対する性能限界であり得る、オンボード寄生を低減し得る。
【００２３】
図１は、本開示に従った、マルチチップパッケージを用い得る例示的なパワードシステム１０を示すブロック図である。パワードシステム１０は、コントローラ１２、ドライバ１４、パワースイッチ１６、負荷１８、及び接続２０、２２、２４を含む。コントローラ１２及びドライバ１４は、代替として、それぞれ、コントローラ回路及びドライバ回路とも呼ばれ得る。
【００２４】
コントローラ１２の出力が、接続２０を介してドライバ１４の入力に結合される。ドライバ１４の出力が、接続２２を介してパワースイッチ１６の入力に結合される。パワースイッチ１６の出力が、接続２４を介して負荷１８の入力に結合される。
【００２５】
パワースイッチ１６は、１つ又は複数のハイサイド（ＨＳ）パワースイッチ及び１つ又は複数のローサイド（ＬＳ）パワースイッチを含み得る。それぞれのＬＳパワースイッチは、多相ブリッジ回路を形成するためにそれぞれのＨＳパワースイッチに結合され得る。ドライバ１４は、パワースイッチ１６のゲートを駆動させるために十分な電流及び／又は電圧を提供するように構成される、１つ又は複数のドライバを含み得る。コントローラ１２は、パワースイッチ１６の動作を制御する（パワースイッチ１６が、オンになる、及び／又はオフになるタイミングを決定する）制御信号を生成し得る。いくつかの例において、コントローラ１２は、パルス幅変調（ＰＷＭ）コントローラであり得、パワースイッチ１６を制御するＰＷＭパルスを生成し得る。負荷１８は、パワースイッチ１６によって駆動される、及び／又は、パワースイッチ１６の出力によって電力供給される、任意の構成要素であり得る。例えば、負荷１８は、パワースイッチ１６によって駆動されるパワーコンバータ内のモータ又はインダクタであり得る。
【００２６】
いくつかの例において、コントローラ１２は、１つ又は複数の接続（図示せず）を介して、ドライバ１４、パワースイッチ１６、及び負荷１８のうちの１つ又は複数からフィードバックを受信し得、また、コントローラ１２は、フィードバックに基づいてパワースイッチ１６の動作を制御し得る。例えば、パワースイッチ１６は、１つ又は複数の電流感知レジスタを含み得、コントローラ１２は、電流感知レジスタの両端間の電圧を示すフィードバック情報、及び／又は、パワースイッチ１６内のブリッジ回路を介して流れる電流の量を示し得る、電流感知レジスタを介して流れる電流の量を示すフィードバック情報を受信し得る。
【００２７】
図２は、本開示に従った、例示のフルブリッジ回路３０（又はＨブリッジ回路）の概略図である。フルブリッジ回路３０は、ハイサイド（ＨＳ）ＦＥＴ３２、３４、及びローサイド（ＬＳ）ＦＥＴ３６、３８を含む。ＨＳ  ＦＥＴ３２のソース電極がＬＳ  ＦＥＴ３６のドレイン電極に結合されて、ハーフブリッジ構成（又は、トーテムポール構成）を形成する。ＨＳ  ＦＥＴ３４のソース電極がＬＳ  ＦＥＴ３８のドレイン電極に結合されて、別のハーフブリッジ構成を形成する。
【００２８】
いくつかの例において、ＨＳ  ＦＥＴ３２、３４のドレイン電極が、互いに、並びに、高パワー供給電圧（ＶＣＣ）及び／又は入力電圧に結合され得る。さらなる例において、ＨＳ  ＦＥＴ３２、３４のドレイン電極は、各々、それぞれの電流感知レジスタに結合され得る。
【００２９】
いくつかの例において、ＬＳ  ＦＥＴ３６、３８のソース電極が、互いに、及び、低パワー供給電圧（例えば、接地電圧（ＧＮＤ））に結合され得る。さらなる例において、ＬＳ  ＦＥＴ３６、３８のソース電極は、各々、それぞれの電流感知レジスタに結合され得る。
【００３０】
ＦＥＴ３２、３４、３６、３８の各々のゲート電極が、それぞれのゲートドライバ回路（例えば、図１のドライバ１４に含まれるゲートドライバ回路）の出力に結合され得、これらは、コントローラ（例えば、図１のコントローラ１２）に結合される。したがって、ＦＥＴ３２、３４、３６、３８のゲート電極は、コントローラ（例えば、ＰＷＭコントローラ）に効果的に結合され得る。
【００３１】
ＨＳ  ＦＥＴ３２のソース電極及びＬＳ  ＦＥＴ３６のドレイン電極は、フルブリッジ回路３０のための第１の出力（ＳＷ１）を形成し得る。ＨＳ  ＦＥＴ３４のソース電極及びＬＳ  ＦＥＴ３８のドレイン電極は、フルブリッジ回路３０のための第２の出力（ＳＷ２）を形成し得る。
【００３２】
ＦＥＴ３２、３４、３６、３８はパワーＦＥＴトランジスタであり得る。いくつかの例において、ＦＥＴ３２、３４、３６、３８のうちの１つ又は複数のＦＥＴの電流導通端子（即ち、ソース端子又はドレイン端子）の一方が、トランジスタの基板（例えば、バルク基板）によって形成され得、電流導通端子の他方が、トランジスタの頂部半導体表面上に形成され得る。基板がトランジスタのドレイン端子を形成する場合において、トランジスタは本明細書では「ドレイン基板」トランジスタ又は「ドレインダウン」トランジスタと呼ばれ得る。基板がトランジスタのソース端子を形成する場合において、トランジスタは本明細書では「ソース基板」トランジスタ又は「ソースダウン」トランジスタと呼ばれ得る。
【００３３】
さらなる例において、ＦＥＴ３２、３４、３６、３８のうちの１つ又は複数は、電流が、頂部半導体表面の少なくとも一部とトランジスタの基板との間で垂直に流れることを可能にし得る。垂直電流フローは、半導体基板の平坦な表面に対して実質的に垂直である方向に流れる電流を指し得る。垂直電流フローを可能にするトランジスタ、及び／又は、基板を電流導通端子として用いるトランジスタは、本明細書では垂直トランジスタ又は垂直パワートランジスタと呼ばれ得る。付加的な例において、ＦＥＴ３２、３４、３６、３８のうちの１つ又は複数が、軽くドープされたドレイン（ＬＤＤ）領域を含み得る。
【００３４】
図３は、本開示に従った、例示の３相ブリッジ回路４０の概略図である。３相ブリッジ回路４０は、ＨＳ  ＦＥＴ４２、４４、４６及びＬＳ  ＦＥＴ４８、５０、５２を含む。３相ブリッジ回路４０は、３相ブリッジ回路４０が、２つではなく３つのハーフブリッジトランジスタ構成を含むこと、及び、２つではなく３つの出力（ＳＷ１、ＳＷ２、ＳＷ３）を含むことを除いて、図２のフルブリッジ回路３０と同様である。図３は、ＨＳ  ＦＥＴ４２、４４、４６のドレイン端子が、互いに及び共通の高供給電圧（ＶＣＣ）に直接的に結合されているように示しているが、他の例において、ＨＳ  ＦＥＴ４２、４４、４６のドレイン端子は、互いに直接的に結合されない可能性がある。例えば、ＨＳ  ＦＥＴ４２、４４、４６のドレイン端子は、それぞれの感知レジスタ（すなわち、電流感知レジスタ）に別々に結合され得る。同様に、付加的な例において、ＬＳ  ＦＥＴ４８、５０、５２のソース端子は、それぞれの感知レジスタに別々に結合され得る。
【００３５】
図４は、本開示に従った、例示の３相ブリッジ回路を含む、例示のシステム６０の概念図である。システム６０は、マルチチップパッケージ６２、及び感知レジスタ６４、６６、６８を含む。マルチチップパッケージ６２は、ＬＳ電流感知機能を備える３相ブリッジ回路を実装し得る。
【００３６】
マルチチップパッケージ６２は、熱パッド７０、７２、７４、７６、７８、組み合わされたＨＳ  ＦＥＴダイ８０、ＬＳ  ＦＥＴダイ８２、８４、８６、コントローラダイ８８、及び導体９０、９２、９４、９６、９８、１００、１０２、１０４を含む。組み合わされたＨＳ  ＦＥＴダイ８０は、熱パッド７０上に配置される。マルチチップパッケージ６２はさらにリードフレームを含み得、リードフレームの上に熱パッド７０、７２、７４、７６、７８が形成される。いくつかの例において、熱パッド７０、７２、７４、７６、７８は、マルチチップパッケージ６２の外部表面に露出され得る。
【００３７】
組み合わされたＨＳ  ＦＥＴダイ８０は、組み合わされたＨＳ  ＦＥＴダイ８０の基板が、熱パッド７０に、直接的に接続され、電気的に結合され、及び／又は熱的に結合されるように、熱パッド７０の頂部上に置かれる。ＬＳ  ＦＥＴダイ８２、８４、８６は、ＬＳ  ＦＥＴダイ８２、８４、８６のそれぞれの基板が、それぞれの熱パッド７２、７４、７６に、直接的に接続され、電気的に結合され、及び／又は熱的に結合されるように、それぞれ、熱パッド７２、７４、７６の頂部上に置かれる。コントローラダイ８８は、コントローラダイ８８の基板が、熱パッド７８に、直接的に接続され、電気的に結合され、及び／又は熱的に結合されるように、熱パッド７８の頂部上に置かれる。
【００３８】
組み合わされたＨＳ  ＦＥＴダイ８０は、共通基板を共有する３つの異なるＨＳ  ＦＥＴを含む単一ダイである。共通基板は、ＦＥＴに対する共通ドレインとして作用する。したがって、組み合わされたＨＳ  ＦＥＴダイ８０に含まれるＦＥＴは、「ドレイン基板」ＦＥＴ又は「ドレインダウン」ＦＥＴと呼ばれ得る。いくつかの例において、組み合わされたＨＳ  ＦＥＴダイ８０の基板上（例えば、組み合わされたＨＳ  ＦＥＴダイ８０の背面上）にドレイン電極が形成され得、ドレイン電極は、熱パッド７０に、機械的、熱的、及び／又は電気的に結合され得る。さらなる例において、熱パッド７０は、組み合わされたＨＳ  ＦＥＴダイ８０の基板に直接的に接続され得、それによって、組み合わされたＨＳ  ＦＥＴダイ８０のドレイン電極が形成される。
【００３９】
組み合わされたＨＳ  ＦＥＴダイ８０は３つのソース電極を有し得、その各々は、組み合わされたＨＳ  ＦＥＴダイ８０に含まれる３つの異なるＦＥＴのそれぞれのＦＥＴのためのソース電極に対応する。ソース電極は、ダイ上で互いから電気的に絶縁され得る。いくつかの例において、組み合わされたＨＳ  ＦＥＴダイ８０の第１の平坦表面（これは、組み合わされたＨＳ  ＦＥＴダイ８０の基板表面であり得る）が、熱パッド７０上に置かれ得、３つのソース電極は、第１の平坦表面に対向する組み合わされたＨＳ  ＦＥＴダイ８０の第２の平坦表面上に形成され得る。さらなる例において、ソース電極の各々についてのメタライゼーションが、組み合わされたＨＳ  ＦＥＴダイ８０の第２の平坦表面上に形成され得、ソース電極の各々についてのメタライゼーションは、ＦＥＴの各々についてのそれぞれのゲート電極の頂部上に形成され得、そのゲート電極周辺を少なくとも部分的にラップし得る。
【００４０】
ＬＳ  ＦＥＴダイ８２、８４、８６は、ドレイン基板ＦＥＴ（即ち、各ＦＥＴの基板がそれぞれのＦＥＴのドレイン端子として作用する）又はソース基板ＦＥＴ（各ＦＥＴの基板がそれぞれのＦＥＴのソース端子として作用する）を含み得る。いくつかの例において、それぞれのソース電極又はドレイン電極が、ＬＳ  ＦＥＴダイ８２、８４、８６の基板上に形成され得、ソース電極又はドレイン電極は、それぞれの熱パッド７２、７４、７６に、機械的、熱的、及び／又は電気的に結合され得る。さらなる例において、それぞれの熱パッド７２、７４、７６は、ＬＳ  ＦＥＴダイ８２、８４、８６のそれぞれの基板に直接的に接続され得、それにより、ＬＳ  ＦＥＴダイ８２、８４、８６についてそれぞれのソース電極又はドレイン電極が形成される。ＬＳ  ＦＥＴダイ８２、８４、８６は各々、それぞれのソース端子を有し得る。いくつかの例において、それぞれのソース端子は、それぞれの熱パッド７２、７４、７６上に配置されたＬＳ  ＦＥＴダイ８２、８４、８６のそれぞれの平坦表面に対向するＬＳ  ＦＥＴダイ８２、８４、８６のそれぞれの平坦表面上に形成され得る。
【００４１】
ＬＳ  ＦＥＴダイ８２、８４、８６のそれぞれのドレイン電極は、それぞれ、導体９２、９４、９６を介して、組み合わされたＨＳ  ＦＥＴダイ８０のそれぞれのソース電極に結合される。導体９２、９４、９６は、マルチチップパッケージ６２のそれぞれの出力端子（ＳＷ１、ＳＷ２、ＳＷ３）に結合される。導体９０は、マルチチップパッケージ６２の高電圧供給（ＶＣＣ）端子と、組み合わされたＨＳ  ＦＥＴダイ８０のドレイン電極及び熱パッド７０のうちの一方又は両方との間に結合される。組み合わされたＨＳ  ＦＥＴダイのドレイン端子は、熱パッド７０に電気的に結合される。
【００４２】
導体９８、１００、１０２は、ＬＳ  ＦＥＴダイ８２、８４、８６のそれぞれのソース電極と、マルチチップパッケージ６２のそれぞれの感知レジスタ端子（又は低電圧供給端子）との間に結合される。各感知レジスタ６４、６６、６８のそれぞれの第１の端子が、マルチチップパッケージ６２のそれぞれの感知レジスタ端子に結合される（したがって、コントローラダイ８８のそれぞれのソース端子に結合される）。各感知レジスタ６４、６６、６８のそれぞれの第２の端子が、低供給電圧（ＧＮＤ）に結合される。
【００４３】
コントローラダイ８８は、コントローラ及びゲートドライバのうちの一方又は両方（例えば、図１のコントローラ１２及びドライバ１４のうちの一方又は両方）を含み得る。導体１０４は、コントローラダイ８８の低電圧供給入力と、マルチチップパッケージ６２の低電圧供給端子との間に結合される。
【００４４】
組み合わされたＨＳ  ＦＥＴダイ８０に含まれるＨＳ  ＦＥＴの各々のため、及び、ＬＳ  ＦＥＴダイ８２、８４、８６の各々のための、ゲート電極は、１つ又は複数の導体（図示せず）を介してコントローラダイ８８に、及び／又は、マルチチップパッケージ６２の１つ又は複数の端子に、結合され得る。
【００４５】
図４に示されるように、ＨＳ  ＦＥＴは共通ダイ内に組み合わされる。ＨＳ  ＦＥＴのドレインは単一供給（ＶＣＣ）に共に接続され得るため、ＨＳ  ＦＥＴを単一ダイ内に組み合わせるためにドレイン基板ＦＥＴが用いられ得る。ＨＳ  ＦＥＴを単一ダイ内に組み合わせることで、熱パッドの数を低減することが可能となり得、それによって、よりコスト効率がよく、面積効率及び熱効率のよいパッケージを、多相ブリッジ回路に対して提供する。例えば、図４のマルチチップパッケージ６２は５つの熱パッドを用い得、これは、３つのＨＳ  ＦＥＴが別個のダイ及び別個の熱パッド上で実装された場合に必要となるよりもパッドが２つ少ない。
【００４６】
所与のサイズのＨＳ  ＦＥＴの場合、ＨＳ  ＦＥＴを単一ダイに組み合わせることで、マルチチップパッケージ６２におけるパワー密度が増大し得、それによって熱散逸が問題となる。熱問題は、ＦＥＴサイズを増大させることによって緩和又は削減され得る。ＦＥＴが組み合わされるとより多くの空間が利用可能となり得るのでＦＥＴサイズは増加され得、パッケージングコストの節約の一部をＦＥＴサイズの増大に割り当てることが可能である。ＦＥＴサイズが増大されると、ＦＥＴの対応するオン抵抗は減少され得る。ＦＥＴのオン抵抗を低減することがパワー散逸を低減し得、それによって熱散逸の問題が削減される。このようにして、よりコンパクトでコスト効率がよく面積効率のよい、多相ブリッジ回路が得られ得る。
【００４７】
図５は、本開示に従った、別の例示のマルチチップパッケージ１０６の概念図である。マルチチップパッケージ１０６は、ＬＳ又はＨＳ電流感知レジスタなしで３相ブリッジ回路を実装し得る。マルチチップパッケージ１０６は、（ａ）ＬＳ  ＦＥＴダイ８２、８４、８６が、単一の組み合わされたＬＳ  ＦＥＴダイ１０８に組み合わされており、単一の熱パッド１１０上に配置されていること、（ｂ）コントローラダイ８８が、組み合わされたＬＳ  ＦＥＴダイ１０８と共に共通熱パッド１１０上に配置されていること、及び、（ｃ）単一導体１１２が、組み合わされたＬＳ  ＦＥＴダイ１０８上のＬＳ  ＦＥＴのソース電極と、マルチチップパッケージ１０６の低供給電圧端子との間に結合されることを除いて、図４のマルチチップパッケージ６２と同様である。
【００４８】
組み合わされたＬＳ  ＦＥＴダイ１０８は、ＦＥＴのための共通ソース端子として作用する、共通基板を共有する３つの異なるＬＳ  ＦＥＴを含む単一ダイである。したがって、組み合わされたＬＳ  ＦＥＴダイ１０８上のＦＥＴは、「ソース基板」ＦＥＴ又は「ソースダウン」ＦＥＴと呼ばれ得る。いくつかの例において、ソース電極が、組み合わされたＬＳ  ＦＥＴダイ１０８の基板上（例えば、組み合わされたＬＳ  ＦＥＴダイ１０８の背面上）に形成され得、ソース電極は、熱パッド１１０に、機械的、熱的、及び／又は電気的に結合され得る。さらなる例において、熱パッド１１０は、組み合わされたＬＳ  ＦＥＴダイ１０８の基板に直接的に接続され得、それによって、組み合わされたＬＳ  ＦＥＴダイ１０８のソース電極が形成される。
【００４９】
組み合わされたＬＳ  ＦＥＴダイ１０８は、３つのドレイン電極を有し得、その各々は、組み合わされたＬＳ  ＦＥＴダイ１０８に含まれる３つの異なるＦＥＴのそれぞれのＦＥＴについてのドレイン電極に対応する。ドレイン電極は、ダイ上で互いから電気的に絶縁され得る。いくつかの例において、組み合わされたＬＳ  ＦＥＴダイ１０８の第１の平坦表面（これは、組み合わされたＬＳ  ＦＥＴダイ１０８の基板表面であり得る）が、熱パッド１１０上に配置され得、３つのドレイン電極は、第１の平坦表面に対向する、組み合わされたＬＳ  ＦＥＴダイ１０８の第２の平坦表面上に形成され得る。さらなる例において、ドレイン電極の各々についてのメタライゼーションが、組み合わされたＬＳ  ＦＥＴダイ１０８の第２の平坦表面上に形成され得、各ドレイン電極についてのメタライゼーションは、ＦＥＴの各々についてのそれぞれのゲート電極の頂部上に形成され得、それぞれのゲート電極周辺を少なくとも部分的にラップし得る。
【００５０】
導体９２、９４、９６は、組み合わされたＬＳ  ＦＥＴダイ１０８のそれぞれのドレイン電極と、組み合わされたＨＳ  ＦＥＴダイ８０のそれぞれのソース電極と、マルチチップパッケージ１０６のそれぞれの出力端子（ＳＷ１、ＳＷ２、ＳＷ３）との間に結合される。導体１１２は、組み合わされたＬＳ  ＦＥＴダイ１０８のソース電極、コントローラダイ８８の接地入力、熱パッド１１０、及び組み合わされたＬＳ  ＦＥＴダイ１０８の低電圧供給端子に結合される。
【００５１】
図４において、出力端子及び感知レジスタが、ＬＳ  ＦＥＴのソース端子及びドレイン端子を異なる電位とするので、ＬＳ  ＦＥＴは組み合わされなかった。しかしながら、図５では、ローサイド上で感知レジスタは用いられない。したがって、ＬＳ  ＦＥＴを実装するためにソース基板ＦＥＴが用いられ得る。これによって、ＬＳ  ＦＥＴを単一ダイに組み合わせることが可能となり得、さらに、ソースを共に及び共通接地電位（ＧＮＤ）に接続することが可能となり得る。これによって、ＬＳ  ＦＥＴ及びプリドライバ基板のすべてが、共通熱パッド上に実装され得、及び接地電位に接続され得る。これにより、パッド数をさらに低減し得、コスト、面積、及び熱効率においてさらなる改善を提供し得る。
【００５２】
図６は、本開示に従った、例示のマルチチップパッケージ１１４の概念図である。マルチチップパッケージ１１４は、ＬＳ又はＨＳ電流感知レジスタなしに、フルブリッジ回路を実装し得る。マルチチップパッケージ１１４は、（ａ）組み合わされたＨＳ  ＦＥＴダイ８０が、組み合わされたＨＳ  ＦＥＴダイ１１６に置き換えられていること、（ｂ）組み合わされたＬＳ  ＦＥＴダイ１０８が、組み合わされたＬＳ  ＦＥＴダイ１１８に置き換えられていること、及び、（ｃ）導体９６が省かれていることを除いて、図５のマルチチップパッケージ１０６と同様である。
【００５３】
組み合わされたＨＳ  ＦＥＴダイ１１６は、組み合わされたＨＳ  ＦＥＴダイ１１６が３つのＨＳ  ＦＥＴではなく２つのＨＳ  ＦＥＴを含むことを除いて、図５の組み合わされたＨＳ  ＦＥＴダイ８０と同様である。組み合わされたＬＳ  ＦＥＴダイ１１８は、組み合わされたＬＳ  ＦＥＴダイ１１８が３つのＬＳ  ＦＥＴではなく２つのＬＳ  ＦＥＴを含むことを除いて、図５の組み合わされたＬＳ  ＦＥＴダイ１０８と同様である。組み合わされたＨＳ  ＦＥＴダイ１１６内の２つのＨＳ  ＦＥＴはドレイン基板ＦＥＴであり、組み合わされたＬＳ  ＦＥＴダイ１１８内の２つのＬＳ  ＦＥＴはソース基板ＬＳ  ＦＥＴである。それぞれの導体９２、９４は、組み合わされたＬＳ  ＦＥＴダイ１１８のそれぞれのドレイン端子と、組み合わされたＨＳ  ＦＥＴダイ１１６のそれぞれのソース端子と、マルチチップパッケージ１１４のそれぞれの出力端子（ＳＷ１、ＳＷ２）との間に結合される。
【００５４】
図７は、本開示に従った、例示のシステム１２２の概念図である。システム１２２は、マルチチップパッケージ１２４及び感知レジスタ６４、６６を含む。システム１２２は、ＬＳ電流感知レジスタと共にデュアルブリッジ回路を実装し得る。デュアルブリッジ回路は、ステッパモータを制御するために好適であり得る。マルチチップパッケージ１２４は、（ａ）組み合わされたＨＳ  ＦＥＴダイ８０が、組み合わされたＨＳ  ＦＥＴダイ１２６に置き換えられていること、（ｂ）ＬＳ  ＦＥＴダイ８２、８４が、それぞれ、組み合わされたＬＳ  ＦＥＴダイ１２８に置き換えられていること、（ｃ）導体１３２、１３４が追加されていること、及び、（ｄ）熱パッド７６及びＬＳ  ＦＥＴダイ８６が省かれていることを除いて、図４のマルチチップパッケージ６２と同様である。
【００５５】
組み合わされたＨＳ  ＦＥＴダイ１２６は、組み合わされたＨＳ  ＦＥＴダイ１２６が、３つのＨＳ  ＦＥＴではなく４つのＨＳ  ＦＥＴを含むことを除いて、図４の組み合わされたＨＳ  ＦＥＴダイ８０と同様である。組み合わされたＬＳ  ＦＥＴダイ１２８、１３０は、各々、図６に示された組み合わされたＬＳ  ＦＥＴダイ１１８と同様である。組み合わされたＨＳ  ＦＥＴダイ１２６内の４つのＨＳ  ＦＥＴはドレイン基板ＦＥＴであり、組み合わされたＬＳ  ＦＥＴダイ１２８、１３０の各々における２つのＬＳ  ＦＥＴはソース基板ＬＳ  ＦＥＴである。
【００５６】
それぞれの導体９２、１３２は、組み合わされたＬＳ  ＦＥＴダイ１２８のそれぞれのドレイン端子と、組み合わされたＨＳ  ＦＥＴダイ１２６のそれぞれのソース端子と、マルチチップパッケージ１２４のそれぞれの出力端子との間に結合される。それぞれの導体９４、１３４は、組み合わされたＬＳ  ＦＥＴダイ１３０のそれぞれのドレイン端子と、組み合わされたＨＳ  ＦＥＴダイ１２６のそれぞれのソース端子と、マルチチップパッケージ１２４のそれぞれの出力端子との間に結合される。
【００５７】
図８は、本開示に従った、例示のマルチチップパッケージ１４０の斜視図である。マルチチップパッケージ１４０は、垂直積層ＦＥＴダイ構造１４４及びコントローラダイ１４６を含む。垂直積層ＦＥＴダイ構造１４４は、ＬＳ  ＦＥＴダイ１４８、ＨＳ  ＦＥＴダイ１５０、中央クリップ１５２、及び上部クリップ１５４を含む。垂直積層ＦＥＴダイ構造１４４及びコントローラダイ１４６は、どちらも、リードフレーム１４２上に配置される熱パッド（図示せず）上に配置され、熱パッドに、取り付けられ、機械的に結合され、電気的に結合され、及び／又は、熱的に結合される。ＬＳ  ＦＥＴダイ１４８の基板上に形成されるコンタクトが、熱パッドに電気的に結合され得及び／又は熱的に結合され得る。ＬＳ  ＦＥＴダイ１４８の電流導通電極（例えば、ソース電極又はドレイン電極）が、中央クリップ１５２に結合される。中央クリップ１５２は、垂直積層ＦＥＴダイ構造１４４内の適所に、ＬＳ  ＦＥＴダイ１４８を機械的に保持し得る。中央クリップ１５２の第１の部分が、ＬＳ  ＦＥＴダイ１４８の平坦表面にわたって横方向に延在し得、中央クリップ１５２の第２の部分が、リードフレーム１４２の１つ又は複数の端子の第１のセットに向かって垂直に及び／又は斜めに延在し得る。
【００５８】
ＨＳ  ＦＥＴダイ１５０は、中央クリップ１５２の頂部上に置かれ得、こうしたＨＳ  ＦＥＴダイ１５０は、ＬＳ  ＦＥＴダイ１４８及び／又は中央クリップ１５２の頂部上に垂直にスタックされると言える。上部クリップ１５４は、垂直積層ＦＥＴダイ構造１４４内の適所に、ＨＳ  ＦＥＴダイ１５０を機械的に保持し得る。ＨＳ  ＦＥＴダイ１５０の基板上に形成されるコンタクトが、上部クリップ１５４に電気的に結合及び／又は熱的に結合され得る。ＨＳ  ＦＥＴダイ１５０の電流導通電極（例えば、ソース電極又はドレイン電極）が、中央クリップ１５２に結合される。上部クリップ１５４の第１の部分が、ＨＳ  ＦＥＴダイ１５０の平坦表面にわたって横方向に延在し得、上部クリップ１５４の第２の部分が、リードフレーム１４２の１つ又は複数の端子の第２のセットに向かって垂直及び／又は斜めに延在し得る。
【００５９】
クリップ１５２、１５４は、銅又はマンガニン合金などの導体からつくられ得る。クリップ１５２、１５４は、代替として、タップクリップと呼ばれ得る。
【００６０】
図９は、垂直積層ＦＥＴダイ構造１４４を横切る面での、図８の例示のマルチチップパッケージ１４０の断面図である。図９は、マルチチップパッケージ１４０の下部平坦表面上に配置され得る熱パッド１５６（図８には図示せず）を示す。いくつかの例において、熱パッド１５６はマルチチップパッケージ１４０の外部表面に露出され得る。図９は、マルチチップパッケージ１４０をパッキングするために用いられ得るモールディング材料１５８（図８には図示せず）も示す。
【００６１】
図９に示されるように、ＬＳ  ＦＥＴダイ１４８は熱パッド１５６と中央クリップ１５２との間に配置され、ＨＳ  ＦＥＴダイ１５０は中央クリップ１５２と上部クリップ１５４との間に配置される。一般に、垂直積層ＦＥＴダイ構造１４４は、複数のレベル及び層を含み得る。例えば、熱パッド１５６は垂直積層ＦＥＴダイ構造１４４の底部層（又はレベル）を形成し得、ＬＳ  ＦＥＴダイ１４８は垂直積層ＦＥＴダイ構造１４４の下部ダイ層を形成し得、中央クリップ１５２は下部又は中央のクリップ層を形成し得、ＨＳ  ＦＥＴダイ１５０は上部ダイ層を形成し得、上部クリップ１５４は上部クリップ層を形成し得る。いくつかの場合において、コントローラダイ１４６も、垂直積層ＦＥＴダイ構造１４４の下部ダイ層の考慮される部分となり得る。本開示における実施形態のいくつかは、垂直積層ＦＥＴダイ構造において、層毎に複数のダイ及び／又は複数のクリップを用い得る。
【００６２】
図１０は、本開示に従った例示のシステム１６０の概念図である。システム１６０は、マルチチップパッケージ１６２及び感知レジスタ１６４を含む。システム１６０は、ＬＳ電流感知を備えるフルブリッジ回路を実装し得る。システム１６０は、熱パッド１６６、１６８、組み合わされたＬＳ  ＦＥＴダイ１７０、ＨＳ  ＦＥＴダイ１７２、１７４、コントローラダイ１７６、及び導体１７８、１８０、１８２、１８４、１８６を含む。システム１６０はさらに、上に熱パッド１６６、１６８が形成される、リードフレームを含み得る。いくつかの例において、熱パッド１６６、１６８は、マルチチップパッケージ１６２の外部表面に露出され得る。
【００６３】
組み合わされたＬＳ  ＦＥＴダイ１７０は、組み合わされたＬＳ  ＦＥＴダイ１７０の基板が、熱パッド１６６に、直接的に接続され、電気的に結合され、及び／又は熱的に結合されるように、熱パッド１６６の頂部上に置かれる。ＨＳ  ＦＥＴダイ１７２、１７４は、組み合わされたＬＳ  ＦＥＴダイ１７０の頂部上にスタックされる。コントローラダイ１７６は、コントローラダイ１７６の基板が、熱パッド１６８に、直接的に接続され、電気的に結合され、及び／又は熱的に結合されるように、熱パッド１６８の頂部上に置かれる。
【００６４】
組み合わされたＬＳ  ＦＥＴダイ１７０は、図６の組み合わされたＬＳ  ＦＥＴダイ１１８と同様である。組み合わされたＬＳ  ＦＥＴダイ１７０は、２つのソース基板ＬＳ  ＦＥＴを含み得る。ＨＳ  ＦＥＴダイ１７２、１７４は、ＨＳ  ＦＥＴダイがハイサイドＦＥＴとして作用するように構成されることを除いて、図４のＦＥＴダイ８２、８４、８６と同様である。ＨＳ  ＦＥＴダイ１７２、１７４は、ドレイン基板ＨＳ  ＦＥＴ又はソース基板ＨＳ  ＦＥＴであり得る。コントローラダイ１７６は図４のコントローラダイ８８と同様である。
【００６５】
コンダクタ１７８は、組み合わされたＬＳ  ＦＥＴダイ１７０のドレイン電極のうちの１つと、ＨＳ  ＦＥＴダイ１７２のソース電極と、マルチチップパッケージ１６２の第１の出力（ＳＷ１）との間に結合される。導体１８０は、組み合わされたＬＳ  ＦＥＴダイ１７０のドレイン電極のうちの１つと、ＨＳ  ＦＥＴダイ１７４のソース電極と、マルチチップパッケージ１６２の第２の出力（ＳＷ２）との間に結合される。それぞれの導体１８２、１８４は、ＨＳ  ＦＥＴダイ１７２、１７４のそれぞれのドレイン電極と、マルチチップパッケージ１６２のそれぞれの高供給電圧端子との間に結合される。
【００６６】
感知レジスタ１６４は、マルチチップパッケージ１６２の低供給電圧端子と、低供給電圧（ＧＮＤ）との間に結合される。導体１８６は、組み合わされたＬＳ  ＦＥＴダイ１７０のソース端子と、熱パッド１６６と、マルチチップパッケージ１６２の感知レジスタ（又は低供給電圧端子）との間に結合される。
【００６７】
ＦＥＴダイ１７０、１７２、１７４は垂直積層ＦＥＴダイ構造を形成し得、組み合わされたＬＳ  ＦＥＴダイ１７０が、垂直積層ＦＥＴダイ構造の下部ダイ層を形成し、ＨＳ  ＦＥＴダイ１７２、１７４が、垂直積層ＦＥＴダイ構造の上部層を形成する。垂直積層ＦＥＴダイ構造の下部層と上部層との間に２つの中央層クリップが配置され得る。２つの中央層クリップは、組み合わされたＬＳ  ＦＥＴダイ１７０を熱パッド１６６上の適所に機械的に保持し得る。２つの中央層クリップは、それぞれ、導体１７８、１８０に対応し得る。言い換えれば、クリップの各々は、マルチチップパッケージ１６２のそれぞれの出力（ＳＷ１、ＳＷ２）を形成し得る。
【００６８】
図１０に示されるように、ＬＳ  ＦＥＴ及びＨＳ  ＦＥＴは、これらのＦＥＴ間のクリップを用いてスタックされ得る。クリップは、それぞれのスイッチノードを実装し得る。ダイをより大きくし、熱問題を削減するために、共通ダイ内に複数のＬＳソース基板ＦＥＴが組み合わされ得る。その後、ドレイン基板ＨＳ  ＦＥＴが、組み合わされたＬＳ  ＦＥＴダイの頂部上にスタックされ得、それによって、コンパクトでコスト効率のよい熱パッドソリューションが達成される。図１０において、感知レジスタが底部にあることに起因して、ＬＳダイ基板は接地にない可能性があるため、２つの熱パッドが用いられ得る。ＬＳダイ基板はそれ自体のパッドを用いることが可能であり、プリドライバパッドが接地に接続され得る。
【００６９】
図１１は、本開示に従った例示のシステム１８８の概念図である。システム１８８は、ＬＳ電流感知を備える３相ブリッジ回路を実装し得る。システム１８８は、マルチチップパッケージ１９０及び感知レジスタ１６４を含む。マルチチップパッケージ１９０は、（ａ）組み合わされたＬＳ  ＦＥＴダイ１７０が、組み合わされたＬＳ  ＦＥＴダイ１９２に置き換えられていること、（ｂ）付加的なＨＳ  ＦＥＴダイ１９４が、組み合わされたＬＳ  ＦＥＴダイ１９２の頂部上にスタックされていること、及び、（ｃ）付加的なＦＥＴを収容するために付加的な導体１９６、１９８が含まれることを除いて、図１０のマルチチップパッケージ１６２と同様である。
【００７０】
組み合わされたＬＳ  ＦＥＴダイ１９２は、組み合わされたＬＳ  ＦＥＴダイ１９２が２つのＬＳ  ＦＥＴではなく３つのＬＳ  ＦＥＴを含むことを除いて、図１０の組み合わされたＬＳ  ＦＥＴダイ１７０と同様である。ＨＳ  ＦＥＴダイ１９４は、ＨＳ  ＦＥＴダイ１７２、１７４と同様である。組み合わされたＬＳ  ＦＥＴダイ１９２内の３つのＬＳ  ＦＥＴはソース基板ＬＳ  ＦＥＴである。ＨＳ  ＦＥＴダイ１７２、１７４、１９４は、各々、ソース基板又はドレイン基板ＨＳ  ＦＥＴを含み得る。
【００７１】
導体１９６は、組み合わされたＬＳ  ＦＥＴダイ１９２のドレイン電極のうちの１つと、ＨＳ  ＦＥＴダイ１９４のソース電極と、マルチチップパッケージ１９０の第３の出力（ＳＷ３）との間に結合される。導体１９８は、ＨＳ  ＦＥＴダイ１９４のドレイン電極と、マルチチップパッケージ１９０の高供給電圧端子との間に結合される。
【００７２】
ＦＥＴダイ１７２、１７４、１９２、１９４は、垂直積層ＦＥＴダイ構造を形成し得、組み合わされたＬＳ  ＦＥＴダイ１９２が垂直積層ＦＥＴダイ構造の下部ダイ層を形成し、ＨＳ  ＦＥＴダイ１７２、１７４、１９４が垂直積層ＦＥＴダイ構造の上部層を形成する。垂直積層ＦＥＴダイ構造の下部層と上部層との間に３つの中央層クリップが配置され得る。３つの中央層クリップは、熱パッド１６６上の適所に、ＨＳ  ＦＥＴダイ１７２、１７４、１９４を機械的に保持し得る。３つの中央層クリップは、それぞれ、導体１７８、１８０、１９６に対応し得る。言い換えれば、クリップの各々が、マルチチップパッケージ１９０のそれぞれの出力（ＳＷ１、ＳＷ２、ＳＷ３）を形成し得る。
【００７３】
図１２は、本開示に従った例示のシステム２００の概念図である。システム２００は、相の各々についてＬＳ電流感知を備える３相ブリッジ回路を実装し得る。システム２００は、マルチチップパッケージ２０２及び感知レジスタ２０４、２０６、２０８を含む。マルチチップパッケージ２０２は、熱パッド２１０、２１２、２１４、２１６、ＬＳ  ＦＥＴダイ２１８、２２０、２２２、ＨＳ  ＦＥＴダイ２２４、２２６、２２８、コントローラダイ２３０、及び導体２３２、２３４、２３６、２３８、２４０、２４２、２４４、２４６、２４８を含む。マルチチップパッケージ２０２はさらに、上に熱パッド２１０、２１２、２１４、２１６が形成される、リードフレームを含み得る。いくつかの例において、熱パッド２１０、２１２、２１４、２１６は、マルチチップパッケージ２０２の外部表面に露出され得る。
【００７４】
それぞれのＬＳ  ＦＥＴダイ２１８、２２０、２２２は、ＬＳ  ＦＥＴダイ２１８、２２０、２２２のそれぞれの基板が、熱パッド２１０、２１２、２１４に、直接的に接続され、電気的に結合され、及び／又は熱的に結合されるように、それぞれの熱パッド２１０、２１２、２１４の頂部上に置かれる。それぞれのＨＳ  ＦＥＴダイ２２４、２２６、２２８は、それぞれのＬＳ  ＦＥＴダイ２１８、２２０、２２２の頂部上にスタックされる。コントローラダイ２３０は、コントローラダイ２３０の基板が、熱パッド２１６に、直接的に接続され、電気的に結合され、及び／又は熱的に結合されるように、熱パッド２１６の頂部上に置かれる。
【００７５】
ＬＳ  ＦＥＴダイ２１８、２２０、２２２は、図４のＬＳ  ＦＥＴダイ８２、８４、８６と同様である。ＨＳ  ＦＥＴダイ２２４、２２６、２２８は、図１０のＨＳ  ＦＥＴダイ１７２、１７４、１９４と同様である。ＬＳ  ＦＥＴダイ２１８、２２０、２２２、及びＨＳ  ＦＥＴダイ２２４、２２６、２２８は、ドレイン基板ＦＥＴ又はソース基板ＦＥＴを含み得る。コントローラダイ１７６は、図４のコントローラダイ８８と同様である。
【００７６】
それぞれの導体２３２、２３４、２３６は、ＬＳ  ＦＥＴダイ２１８、２２０、２２２のそれぞれのドレイン電極と、ＨＳ  ＦＥＴダイ２２４、２２６、２２８のそれぞれのソース電極と、マルチチップパッケージ２０２のそれぞれの出力端子（ＳＷ１、ＳＷ２、ＳＷ３）との間に結合される。それぞれの導体２３８、２４０、２４２は、ＨＳ  ＦＥＴダイ２２４、２２６、２２８のそれぞれのドレイン端子と、マルチチップパッケージ２０２の１つ又は複数の高供給電圧端子との間に結合される。それぞれの導体２４４、２４６、２４８は、ＬＳ  ＦＥＴダイ２１８、２２０、２２２のそれぞれのソース端子と、マルチチップパッケージ２０２のそれぞれのＬＳ感知レジスタ端子との間に結合される。
【００７７】
感知レジスタ２０４、２０６、２０８のそれぞれの第１の端子が、マルチチップパッケージ２０２のそれぞれの感知レジスタ端子（したがって、ＬＳ  ＦＥＴダイ２１８、２２０、２２２のそれぞれのソース端子）に結合される。感知レジスタ２０４、２０６、２０８のそれぞれの第２の端子が、低供給電圧（例えば、接地（ＧＮＤ））に結合される。
【００７８】
ＦＥＴダイ２１８、２２０、２２２、２２４、２２６、２２８は垂直積層ＦＥＴダイ構造を形成し得、ＬＳ  ＦＥＴダイ２１８、２２０、２２２が垂直積層ＦＥＴダイ構造の下部ダイ層を形成し、ＨＳ  ＦＥＴダイ２２４、２２６、２２８が垂直積層ＦＥＴダイ構造の上部層を形成する。垂直積層ＦＥＴダイ構造の下部層と上部層との間に３つの中央層クリップが配置され得る。３つの中央層クリップは、それぞれ、熱パッド２１０、２１２、２１４上の適所に、ＬＳ  ＦＥＴダイ２１８、２２０、２２２を機械的に保持し得る。３つの中央層クリップは、それぞれ、導体２３２、２３４、２３６に対応し得る。いくつかの例において、スタックされたＬＳ  ＦＥＴ及びＨＳ  ＦＥＴダイペアの各々が、別個の垂直積層ＦＥＴダイ構造を形成し得る。
【００７９】
図１３は、本開示に従った例示のシステム２５０の概念図である。システム２５０は、ＬＳ電流感知を備えるデュアルブリッジ回路を実装し得る。システム２５０は、（ａ）マルチチップパッケージ１６２がマルチチップパッケージ２５２に置き換えられていること、及び（ｂ）第２の感知レジスタ１６４が追加されていることを除いて、図１０のシステム１６０と同様である。図１３のマルチチップパッケージ２５２は、（ａ）第２の垂直積層ＦＥＴダイ構造が追加されていることを除いて、図１０のマルチチップパッケージ１６２と同様である。第２の垂直積層ＦＥＴダイ構造は、図１０に示された垂直積層ＦＥＴダイ構造と実質的に同様である。
【００８０】
図１４は、本開示に従った例示のシステム２５４の概念図である。システム２５４は、ＨＳ電流感知を備えるフルブリッジ回路を実装し得る。システム２５４は、（ａ）マルチチップパッケージ１６２がマルチチップパッケージ２５６に置き換えられていること、（ｂ）感知レジスタ１６４が省かれていること、及び、（ｃ）ＨＳ電流感知をサポートするために感知レジスタ２５８、２６０が追加されていることを除いて、図１０のシステム１６０と同様である。図１４のマルチチップパッケージ２５６は、（ａ）コントローラダイ１７６が、熱パッド１６８ではなく熱パッド１６６の頂部上に置かれていること、及び（ｂ）熱パッド１６８が省かれていることを除いて、図１０のマルチチップパッケージ１６２と同様である。
【００８１】
感知レジスタ２５８、２６０のそれぞれの第１の端子が、マルチチップパッケージ２５６のそれぞれのＨＳ感知レジスタ端子に、及び、ＨＳ  ＦＥＴダイ１７２、１７４のそれぞれのドレイン電極に結合される。感知レジスタ２５８、２６０のそれぞれの第２の端子が、高供給電圧に結合される。組み合わされたＬＳ  ＦＥＴダイ１７０のソース端子、熱パッド１６６、及びマルチチップパッケージ２５６の低供給電圧端子に、導体１８６が結合される。
【００８２】
図１４に示されるように、ソース基板ＬＳ  ＦＥＴが共通ダイ内に組み合わされ、ＨＳ  ＦＥＴがクリップを用いてスタックされる。電流感知レジスタはハイサイドに移動される。これが成されるとき、ＬＳ  ＦＥＴソースは接地に接続され得る。ソース基板ＬＳ  ＦＥＴの頂部上にドレイン基板ＨＳ  ＦＥＴをスタックすることによって、多相ブリッジ回路が単一のダイパッドを用いて実装され得、それにより、低コストで、構成要素数が少なく、コンパクトで、熱効率のよいソリューションが提供される。
【００８３】
図１５は、本開示に従った例示のシステム２６２の概念図である。システム２６２は、ＨＳ電流感知を備える３相ブリッジ回路を実装し得る。システム２６２は、（ａ）マルチチップパッケージ１９０がマルチチップパッケージ２６４に置き換えられていること、（ｂ）感知レジスタ１６４が省かれていること、及び、（ｃ）ＨＳ電流感知をサポートするために感知レジスタ２６６、２６８、２７０が追加されていることを除いて、図１１のシステム１８８と同様である。図１５のマルチチップパッケージ２６４は、（ａ）コントローラダイ１７６が、熱パッド１６８ではなく熱パッド１６６の頂部上に置かれること、及び（ｂ）熱パッド１６８が省かれていることを除いて、図１１のマルチチップパッケージ１９０と同様である。これによって単一熱パッド１６６の使用が可能となり得、それにより、低コストで、構成要素数が少なく、コンパクトで、熱効率のよいソリューションが提供される。
【００８４】
感知レジスタ２６６、２６８、２７０のそれぞれの第１の端子が、マルチチップパッケージ２６４のそれぞれのＨＳ感知レジスタ端子に、及び、ＨＳ  ＦＥＴダイ１７２、１７４、１９４のそれぞれのドレイン電極に結合される。感知レジスタ２６６、２６８、２７０のそれぞれの第２の端子が、高供給電圧に結合される。組み合わされたＬＳ  ＦＥＴダイ１９２のソース端子、熱パッド１６６、及びマルチチップパッケージ２６４の低供給電圧端子に導体１８６が結合される。
【００８５】
図１６は、本開示に従った例示のシステム２７２の概念図である。システム２７２は、ＨＳ電流感知を備える３相ブリッジ回路を実装し得る。システム２７２は、（ａ）マルチチップパッケージ２６４がマルチチップパッケージ２７４に置き換えられていること、及び（ｂ）感知レジスタ２６８、２７０が省かれていることを除いて、図１５のシステム２６２と同様である。図１６のマルチチップパッケージ２７４は、ＨＳ  ＦＥＴダイ１７２、１７４、１９４が、組み合わされたＨＳ  ＦＥＴダイ２７６に置き換えられていることを除いて、図１５のマルチチップパッケージ２６４と同様である。組み合わされたＨＳ  ＦＥＴダイ２７６は、図４の組み合わされたＨＳ  ＦＥＴダイ８０と同様である。ＦＥＴダイ１９２、２７６は、垂直積層ＦＥＴダイ構造を形成し得、ドレイン基板の組み合わされたＨＳ  ＦＥＴダイ２７６が、ソース基板の組み合わされたＬＳ  ＦＥＴダイ１９２の頂部上にスタックされる。感知レジスタ２６６の第１の端子が、組み合わされたＨＳ  ＦＥＴダイ２７６のドレイン端子に結合され、感知レジスタ２６６の第２の端子が、高供給電圧に結合される。これによって単一熱パッド１６６の使用が可能となり得、それにより、低コストで、構成要素数が少なく、コンパクトで、熱効率のよいソリューションが提供される。
【００８６】
図１７は、本開示に従った例示のシステム２７８の概念図である。システム２７８は、ＨＳ電流感知を備えるデュアルブリッジ回路を実装し得る。システム２７８は、マルチチップパッケージ２８０、及び感知レジスタ２８２、２８４を含む。マルチチップパッケージ２８０は、熱パッド２８６、組み合わされたＬＳ  ＦＥＴダイ２８８、組み合わされたＨＳ  ＦＥＴダイ２９０、２９２、コントローラダイ２９４、及び導体２９６、２９８、３００を含む。
【００８７】
組み合わされたＬＳ  ＦＥＴダイ２８８は、組み合わされたＬＳ  ＦＥＴダイ２８８の基板が、熱パッド２８６に、直接的に接続され、電気的に結合され、及び／又は熱的に結合されるように、熱パッド２８６の頂部上に置かれる。それぞれの組み合わされたＨＳ  ＦＥＴダイ２９０、２９２は、組み合わされたＬＳ  ＦＥＴダイ２８８の頂部上にスタックされる。コントローラダイ２９４は、コントローラダイ２９４の基板が、熱パッド２８６に、直接的に接続され、電気的に結合され、及び／又は熱的に結合されるように、熱パッド２８６の頂部上に置かれる。
【００８８】
組み合わされたＬＳ  ＦＥＴダイ２８８は、組み合わされたＬＳ  ＦＥＴダイ２８８が３つのＬＳ  ＦＥＴではなく４つのＬＳ  ＦＥＴを有することを除いて、図１６の組み合わされたＬＳ  ＦＥＴダイ１９２と同様である。組み合わされたＨＳ  ＦＥＴダイ２９０、２９２は各々、図６の組み合わされたＨＳ  ＦＥＴダイ１１６と同様である。コントローラダイ２９４は、図１のコントローラダイ８８と同様である。
【００８９】
それぞれの導体２９６、２９８は、マルチチップパッケージ２８０のそれぞれのＨＳ電流感知端子と、組み合わされたＨＳ  ＦＥＴダイ２９０、２９２のそれぞれのドレイン端子との間に結合される。感知レジスタ２８２、２８４のそれぞれの第１の端子が、マルチチップパッケージ２８０のそれぞれのＨＳ電流感知端子に結合される。感知レジスタ２８２、２８４のそれぞれの第２の端子が、高供給電圧に結合される。組み合わされたＬＳ  ＦＥＴダイ２８８のソース端子、熱パッド２８６、及びマルチチップパッケージ２８０の低供給電圧端子に、導体３００が結合される。
【００９０】
ＦＥＴダイ２８８、２９０、２９２は、垂直積層ＦＥＴダイ構造を形成し得、２つのドレイン基板の組み合わされたＨＳ  ＦＥＴダイ２９０、２９２が、ソース基板の組み合わされたＬＳ  ＦＥＴダイ２８８の頂部上にスタックされる。組み合わされたＬＳ  ＦＥＴダイ２８８は垂直積層ＦＥＴダイ構造の下部ダイ層を形成し、組み合わされたＨＳ  ＦＥＴダイ２９０、２９２は垂直積層ＦＥＴダイ構造の上部層を形成する。垂直積層ＦＥＴダイ構造の下部層と上部層との間に４つの中央層クリップが配置され得る。４つの中央層クリップは、熱パッド２８６上の適所に、組み合わされたＬＳ  ＦＥＴダイ２８８を機械的に保持し得る。
【００９１】
図１８は、本開示に従った例示のマルチチップパッケージ３０２の概念図である。マルチチップパッケージ３０２は、ＬＳ電流感知を備えるフルブリッジ回路を実装し得る。マルチチップパッケージ３０２は、（ａ）コントローラダイ８８が省かれていること、及び（ｂ）感知レジスタ３０４が追加されていることを除いて、図６のマルチチップパッケージ１１４と同様である。感知レジスタ３０４は、組み合わされたＬＳ  ＦＥＴダイ１１８のソース電極と、マルチチップパッケージ３０２の低供給電圧端子との間に結合される。
【００９２】
図１９は、本開示に従った例示のマルチチップパッケージ３０６の概念図である。マルチチップパッケージ３０６は、ＬＳ電流感知を備える３相ブリッジ回路を実装し得る。マルチチップパッケージ３０６は、感知レジスタ６４、６６、６８が外部にあるのではなくマルチチップパッケージ３０６に含まれることを除いて、図４のマルチチップパッケージ６２と同様である。感知レジスタ６４、６６、６８は、ＬＳ  ＦＥＴダイ８２、８４、８６のそれぞれのソース電極と、マルチチップパッケージ３０６の共通の低供給電圧端子との間に結合される。
【００９３】
図２０は、本開示に従った例示のマルチチップパッケージ３０８の概念図である。マルチチップパッケージ３０８は、ＨＳ電流感知を備える３相ブリッジ回路を実装し得る。マルチチップパッケージ３０８は、（ａ）熱パッド７０及び組み合わされたＨＳ  ＦＥＴダイ８０が、３つの別個の熱パッド３１０、３１２、３１４上の３つの別個のＨＳ  ＦＥＴダイ３１６、３１８、３２０に置き換えられること、及び、（ｂ）感知レジスタ３２２、３２４、３２６が、ＨＳ  ＦＥＴダイ３１６、３１８、３２０のそれぞれのドレイン端子と、マルチチップパッケージ３０８の高供給電圧端子との間に結合されることを除いて、図５のマルチチップパッケージ１０６と同様である。組み合わされたＬＳ  ＦＥＴダイ１０８が、３つのソース基板ＬＳ  ＦＥＴを含む。ＨＳ  ＦＥＴダイ３１６、３１８、３２０は、ソース基板又はドレイン基板ＨＳ  ＦＥＴを含み得る。
【００９４】
図２１は、本開示に従った例示のマルチチップパッケージ３２８の概念図である。マルチチップパッケージ３２８は、ＬＳ電流感知を備えるデュアルブリッジ回路を実装し得る。マルチチップパッケージ３２８は、（ａ）熱パッド７２及び組み合わされたＬＳ  ＦＥＴダイ１２８が、２つの別個の熱パッド３３０、３３２上の２つの別個のＬＳ  ＦＥＴダイ３３８、３４０に置き換えられていること、（ｂ）熱パッド７４及び組み合わされたＬＳ  ＦＥＴダイ１３０が、２つの別個の熱パッド３３４、３３６上の２つの別個のＬＳ  ＦＥＴダイ３４２、３４４に置き換えられていること、及び、（ｃ）感知レジスタ６４、６６がマルチチップパッケージ３２８に含まれることを除いて、図７のマルチチップパッケージ１２４と同様である。感知レジスタ６４は、ＬＳ  ＦＥＴダイ３３８、３４０のそれぞれのソース端子と、マルチチップパッケージ３２８の低供給電圧端子との間に結合される。感知レジスタ６６は、ＬＳ  ＦＥＴダイ３４２、３４４のそれぞれのソース端子と、マルチチップパッケージ３２８の低供給端子との間に結合される。組み合わされたＨＳ  ＦＥＴダイ１２６が、４つのドレイン基板ＨＳ  ＦＥＴを含む。ＬＳ  ＦＥＴダイ３３８、３４０、３４２、３４４は、ソース基板又はドレイン基板ＬＳ  ＦＥＴを含み得る。
【００９５】
図２２は、本開示に従った例示のマルチチップパッケージ３４６の概念図である。マルチチップパッケージ３４６は、ＬＳ電流感知を備えるフルブリッジ回路を実装し得る。マルチチップパッケージ３４６は、感知レジスタ１６４が、パッケージの外部にあるのではなく、マルチチップパッケージ３４６の内部に移動されていることを除いて、図１０のマルチチップパッケージ１６２と同様である。感知レジスタ１６４は、組み合わされたＬＳ  ＦＥＴダイ１７０のソース電極と、マルチチップパッケージ３４６の低供給電圧端子との間に結合される。
【００９６】
図２３は、本開示に従った例示のマルチチップパッケージ３４８の概念図である。マルチチップパッケージ３４８は、ＬＳ電流感知を備える３相ブリッジ回路を実装し得る。マルチチップパッケージ３４８は、感知レジスタ１６４が、パッケージの外部にあるのではなく、マルチチップパッケージ３４８の内部に移動されていることを除いて、図１１のマルチチップパッケージ１９０と同様である。感知レジスタ１６４は、組み合わされたＬＳ  ＦＥＴダイ１９２のソース電極と、マルチチップパッケージ３４８の低供給電圧端子との間に結合される。
【００９７】
図２４は、本開示に従った例示のマルチチップパッケージ３５０の概念図である。マルチチップパッケージ３５０は、各相についてＬＳ電流感知を備える３相ブリッジ回路を実装し得る。マルチチップパッケージ３５０は、感知レジスタ２０４、２０６、２０８が、パッケージの外部にあるのではなく、マルチチップパッケージ３５０の内部に移動されていることを除いて、図１２のマルチチップパッケージ２０２と同様である。感知レジスタ２０４、２０６、２０８は、ＬＳ  ＦＥＴダイ２２４、２２６、２２８のそれぞれのソース電極と、マルチチップパッケージ３５０の低供給電圧端子との間に結合される。
【００９８】
図２５は、本開示に従った例示のマルチチップパッケージ３５２の概念図である。マルチチップパッケージ３５２は、ＬＳ電流感知を備えるデュアルブリッジ回路を実装し得る。マルチチップパッケージ３５２は、感知レジスタ１６４が、パッケージの外部にあるのではなく、マルチチップパッケージ３５２の内部に移動されていることを除いて、図１３のマルチチップパッケージ２５２と同様である。それぞれの感知レジスタ１６４が、ＬＳ  ＦＥＴダイ１７０のそれぞれのソース電極と、マルチチップパッケージ３５２の低供給電圧端子との間に結合される。
【００９９】
図２６は、本開示に従った例示のマルチチップパッケージ３５４の概念図である。マルチチップパッケージ３５４は、ＨＳ電流感知を備えるフルブリッジ回路を実装し得る。マルチチップパッケージ３５４は、感知レジスタ２５８、２６０が、パッケージの外部にあるのではなく、マルチチップパッケージ３５４の内部に移動されていることを除いて、図１４のマルチチップパッケージ２５６と同様である。それぞれの感知レジスタ２５８、２６０は、ＨＳ  ＦＥＴダイ１７２、１７４のそれぞれのドレイン電極と、マルチチップパッケージ３５４の高供給電圧端子との間に結合される。
【０１００】
図２７は、本開示に従った例示のマルチチップパッケージ３５６の概念図である。マルチチップパッケージ３５６は、ＨＳ電流感知を備える３相ブリッジ回路を実装し得る。マルチチップパッケージ３５６は、感知レジスタ２６６、２６８、２７０が、パッケージの外部にあるのではなく、マルチチップパッケージ３５６の内部に移動されていることを除いて、図１５のマルチチップパッケージ２６４と同様である。それぞれの感知レジスタ２６６、２６８、２７０は、ＨＳ  ＦＥＴダイ１７２、１７４、１９４のそれぞれのドレイン電極と、マルチチップパッケージ３５６の高供給電圧端子との間に結合される。
【０１０１】
図２８は、本開示に従った例示のマルチチップパッケージ３５８の概念図である。マルチチップパッケージ３５８は、ＨＳ電流感知を備えるデュアルブリッジ回路を実装し得る。マルチチップパッケージ３５８は、（ａ）組み合わされたＨＳ  ＦＥＴダイ２９０が、２つの別個のＨＳ  ＦＥＴダイ３６０、３６２に置き換えられていること、（ｂ）組み合わされたＨＳ  ＦＥＴダイ２９２が、２つの別個のＨＳ  ＦＥＴダイ３６４、３６６に置き換えられていること、及び、（ｃ）感知レジスタ２８２、２８４が、パッケージの外部にあるのではなく、マルチチップパッケージ３５８の内部に移動されていることを除いて、図１７のマルチチップパッケージ２８０と同様である。それぞれの感知レジスタ２８２、２８４は、ＨＳ  ＦＥＴダイ３６０、３６２、３６４、３６６のそれぞれのドレイン電極と、マルチチップパッケージ３５８の高供給電圧端子との間に結合される。組み合わされたＬＳ  ＦＥＴダイ２８８が、４つのソース基板ＬＳ  ＦＥＴを含む。ＨＳ  ＦＥＴダイ３６０、３６２、３６４、３６６は、ソース基板又はドレイン基板ＨＳ  ＦＥＴを含み得る。
【０１０２】
ＦＥＴダイ２８８、３６０、３６２、３６４、３６６は、垂直積層ＦＥＴダイ構造を形成し得、組み合わされたＬＳ  ＦＥＴダイ２８８が垂直積層ＦＥＴダイ構造の下部ダイ層を形成し、ＨＳ  ＦＥＴダイ３６０、３６２、３６４、３６６が垂直積層ＦＥＴダイ構造の上部層を形成する。垂直積層ＦＥＴダイ構造の下部層と上部層との間に４つの中央層クリップが配置され得る。４つの中央層クリップは、熱パッド２８６上の適所に、組み合わされたＬＳ  ＦＥＴダイ２８８を機械的に保持し得る。
【０１０３】
図２９は、本開示に従った例示のマルチチップパッケージ３６８の概念図である。マルチチップパッケージ３６８はフルブリッジ回路を実装し得る。マルチチップパッケージ３６８は、感知レジスタ３０４が省かれていることを除いて、図１８のマルチチップパッケージ３０２と同様である。導体１１２が、マルチチップパッケージ３６８の低供給電圧端子（ＧＮＤ）又はＬＳ感知レジスタ端子（Ｒｓｅｎｓｅ）に結合され得る。
【０１０４】
図３０は、本開示に従った例示のマルチチップパッケージ３７０の概念図である。マルチチップパッケージ３７０は３相ブリッジ回路を実装し得る。マルチチップパッケージ３７０は、コントローラダイ８８が省かれていることを除いて、図５のマルチチップパッケージ１０６と同様である。導体１１２が、マルチチップパッケージ３７０の低供給電圧端子（ＧＮＤ）又はＬＳ感知レジスタ端子（Ｒｓｅｎｓｅ）に結合され得る。
【０１０５】
図３１は、本開示に従った例示のマルチチップパッケージ３７２の概念図である。マルチチップパッケージ３７２はデュアルブリッジ回路を実装し得る。マルチチップパッケージ３７２は、熱パッド７８、コントローラダイ８８、及び感知レジスタ６４、６６が省かれていることを除いて、図７のマルチチップパッケージ１２４と同様である。マルチチップパッケージ３７０の低供給電圧端子（ＧＮＤ）又はＬＳ感知レジスタ端子（Ｒｓｅｎｓｅ）に、導体９８、１００が結合され得る。
【０１０６】
図３２は、本開示に従った例示のマルチチップパッケージ３７４の概念図である。マルチチップパッケージ３７４はフルブリッジ回路を実装し得る。マルチチップパッケージ３７４は、感知レジスタ１６４が省かれていることを除いて、図１０のマルチチップパッケージ１６２と同様である。導体１８６が、マルチチップパッケージ３７４の低供給電圧端子（ＧＮＤ）又はＬＳ感知レジスタ端子（Ｒｓｅｎｓｅ）に結合され得る。
【０１０７】
図３３は、本開示に従った例示のマルチチップパッケージ３７６の概念図である。マルチチップパッケージ３７６は３相ブリッジ回路を実装し得る。マルチチップパッケージ３７６は、感知レジスタ１６４が省かれていることを除いて、図１１のマルチチップパッケージ１９０と同様である。導体１８６が、マルチチップパッケージ３７６の低供給電圧端子（ＧＮＤ）又はＬＳ感知レジスタ端子（Ｒｓｅｎｓｅ）に結合され得る。
【０１０８】
図３４は、本開示に従った例示のマルチチップパッケージ３７８の概念図である。マルチチップパッケージ３７８はデュアルブリッジ回路を実装し得る。マルチチップパッケージ３７８は、感知レジスタ１６４、１６４が省かれていることを除いて、図１３のマルチチップパッケージ２５２と同様である。導体１８６、１８６が、マルチチップパッケージ３７８のそれぞれの低供給電圧端子（ＧＮＤ）又はそれぞれのＬＳ感知レジスタ端子（Ｒｓｅｎｓｅ）に結合され得る。
【０１０９】
本開示は、多相及び他出力のパワーアプリケーションに関するパワーＦＥＴ及びコントローラ統合技法を説明した。パワーコンバータ及びモータドライバにおいて、本開示の技法は、いくつかの例において、パワーエレクトロニクスを統合する際に大幅な利益を提供し得る。本開示の技法は、いくつかの例において、物理的サイズ又は面積の縮小、パワー密度の増加、顧客に対する単一パッケージソリューションの提供、寄生の減少、及び／又はシステムコストの削減を成し得る。こういった利点は、相又は出力の数が増加するにつれて、益々重要になり得る。
【０１１０】
本開示の第１の技法に従い、ＨＳ  ＦＥＴは共通ダイ内に組み合わされ得、ＬＳ  ＦＥＴは任意選択で別の共通ダイ内に組み合わされ得る。ＨＳ  ＦＥＴ及び任意選択でＬＳ  ＦＥＴを共通ダイ上に組み合わせることで、熱パッドの数が低減され得、それによって、一層コスト効率がよく面積効率及び熱効率のよいソリューションが提供される。
【０１１１】
所与のサイズのＨＳ  ＦＥＴについて、ＨＳ  ＦＥＴを単一ダイに組み合わせることでパッケージにおけるパワー密度が増加し得、熱散逸が問題となる。熱の問題は、ＦＥＴサイズを増大させることによって緩和又は削減され得る。ＦＥＴが組み合わされるとより多くの空間が利用可能となるためＦＥＴサイズは増大され得、パッケージングコストの節約の一部をＦＥＴサイズの増大に割り当てることが可能である。ＦＥＴサイズが増大されると、対応するオン抵抗は減少され得る。オン抵抗を低減することでパワー散逸が低減され得、それによって熱散逸の問題が削減される。
【０１１２】
多相アーキテクチャにおいて、ＨＳ  ＦＥＴドレインは共に単一供給に接続され得るため、基板ＦＥＴとしてのドレインは、ＨＳ  ＦＥＴを組み合わせるために用いられ得る。いくつかの例において、ＬＳ  ＦＥＴのドレインが異なる電位にある場合、基板ＦＥＴとしてのドレインは、ＬＳ  ＦＥＴのために用いられない可能性がある。
【０１１３】
しかしながら、ローサイドに感知レジスタがないアプリケーションの場合、基板ＦＥＴとしてのソースは、ＬＳ  ＦＥＴを実装するために用いられ得る。これによって、ＬＳ  ＦＥＴを単一ダイに組み合わせることが可能となり得、さらに、ソースを共に及び共通接地電位（ＧＮＤ）に接続することが可能となり得る。これによって、すべてのＬＳ  ＦＥＴ及びプリドライバ基板が、共通熱パッド上に実装され得、接地電位に接続され得る。これは、パッド数を更に低減し得、コスト、面積、及び熱効率におけるさらなる改善を提供し得る。
【０１１４】
本開示の第２の技法に従い、ＬＳ  ＦＥＴ及びＨＳ  ＦＥＴは、スイッチノードを実装するためにＦＥＴ間のクリップを用いてスタックされ得る。いくつかの例において、ダイをより大きくし、熱問題を削減するために、複数のＬＳソース基板ＦＥＴが共通ダイ内に組み合わされ得る。その後、ＨＳドレイン基板ＦＥＴは、組み合わされたＬＳ  ＦＥＴダイの頂部上にスタックされ得、それによって、コンパクトでコスト効率のよい熱パッドソリューションが達成される。いくつかの例において、感知レジスタが底部にあることに起因して、ローサイド基板は接地にない可能性があるため、２つの熱パッドが用いられ得る。ＬＳ基板はそれ自体のパッドを用いることが可能であり、プリドライバパッドは接地に接続され得る。
【０１１５】
本開示の第３の技法に従い、ソース基板ＬＳ  ＦＥＴは共通ダイ内に組み合わされ、ＨＳ  ＦＥＴはクリップを用いてスタックされる。この技法により、多相ブリッジ回路が単一の熱パッドを用いてつくられ得る。電流感知レジスタは、ハイサイドに移動され得る。これが成されるとき、ＬＳ  ＦＥＴソースは、接地に接続され得る。ソース基板を伴うＬＳ  ＦＥＴが用いられ、ＨＳドレイン基板ＦＥＴがその頂部上にスタックされる場合、多相ブリッジ回路は単一のダイパッドを用いて実装され得、それにより、低コストで構成要素数が少なくコンパクトで熱効率のよいソリューションが提供される。
【０１１６】
本開示における技法は、多相アプリケーションのためのハイサイド及びローサイドのＦＥＴを単一パッケージ内に統合することができる。これらの技法は、パッケージ内のダイの数を低減し得、いくつかの例では単一の接地パッドまでダイパッドの数を低減し得、単一の接地パッドは、優れた熱散逸のために金属性ボディに接続され得る。これにより、パッケージサイズが減少し、パワー密度が増加した、多相コンバータ及びモータドライバなどのアプリケーションが実装可能となる。
【０１１７】
いくつかの例において、本開示の技法は、パワーＦＥＴ及びプリドライバ／コントローラを１つのパッケージ内に統合することができる。いくつかの場合において、パッケージは感知レジスタを含まない場合がある。さらなる例において、本開示の技法は、パワーＦＥＴ、プリドライバ／コントローラ、及び感知レジスタを、１つのパッケージ内に統合することができる。付加的な例において、本開示の技法は、コントローラ又は感知レジスタのない１つのパッケージ内にパワーＦＥＴを統合することができる。
【０１１８】
コントローラダイを含む例において、コントローラダイは、いくつかの場合で、コントローラ回路とドライバ回路の両方を含み得る。こうした場合において、コントローラダイは、代替としてコントローラ／ドライバダイと呼ばれ得る。いくつかの例において、コントローラダイをドライバダイに置き換えることができる。
【０１１９】
いくつかの例において、マルチチップパッケージが、少なくとも１つのＬＳ  ＦＥＴを含む第１のダイと、制御回路又はドライバ回路の少なくとも一方を含む第２のダイとを含み得る。こうした例において、第１のダイ及び第２のダイは共通の熱パッド上に配置され得る。
【０１２０】
本開示において説明される技法及び回路は、いくつかの例において、１つ又は複数の集積回路或いはその他のデバイスの任意の組み合わせ上で実装され得る。特許請求の範囲内で、説明される実施形態における改変が可能であり、他の実施形態が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【国際調査報告】
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