【事件の表示】
　平成　５年特許願第３２３３６１号「しきい値制御された集積回路用入力回路」拒絶査定不服審判事件〔平成　６年　８月１９日出願公開、特開平　６−２３２７０７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯 
　 
　本願は、平成５年１１月３０日（パリ条約による優先権主張１９９２年１２月７日、米国）の出願であって、平成１６年１月３０日付けで拒絶査定がなされ、これに対して、平成１６年５月１０日に拒絶査定に対する審判請求がなされるとともに同年６月８日付けで手続補正がなされ、さらに、平成１６年１１月９日付けで拒絶の理由が通知され、平成１７年５月１６日付けで手続補正がされたが、同手続補正が平成１７年７月１４日付けの補正却下の決定により却下されたものである。 
　 
第２．本願発明  
　 
　平成１７年５月１６付けの手続補正は補正却下されたため、本願の請求項１に係る発明は、平成１６年６月８日付けで補正された明細書及び図面からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下、「本願発明」という。） 
　  
「第一の２進入力回路と、  
　第二の２進入力回路と、  
　前記第一の２進入力回路の出力端に接続されたインバータと、  
　前記インバータの出力をＳＥＴ入力端子に入力し、前記第二の２進入力回路の出力をＲＥＳＥＴ入力端子に入力するＳＥＴ−ＲＥＳＥＴフリップフロップ回路と、から構成された２進集積回路であって、  
　前記第一の２進入力回路と前記第二の２進入力回路の夫々は、  
　第一のｐチャンネルＦＥＴと，第二のｐチャンネルＦＥＴと、第一のｎチャンネルＦＥＴ及び第二のｎチャンネルＦＥＴが直列接続された第一の直列加算増幅器を有し、  
　前記第一のｐチャンネルＦＥＴのゲートは、前記第一のｎチャンネルＦＥＴのゲートに接続されて第一の反転入力端を形成し、  
　前記第二のｐチャンネルＦＥＴのゲートは、前記第二のｎチャンネルＦＥＴのゲートに接続されて第二の反転入力端を形成し、  
　前記第一の直列加算増幅器の出力ノードは、前記第一のｐチャンネルＦＥＴと前記第一のｎチャンネルを直列に接続するラインに設けられ、 
 　前記第一の反転入力端における入力電圧が前記第二の反転入力端における入力電圧よりも所定のしきい値電圧を越えて高い場合には、前記第一の直列加算増幅器の出力ノードから論理値「低」の２進出力電圧が供給され、それ以外の場合には、前記第一の直列加算増幅器の出力ノードから論理値「高」の２進出力電圧が供給されるものであり、  
　第一の反転入力端と第二の反転入力端及び出力端を有する第二の直列加算増幅器と、入力端と出力端を有する第一の相補型直列インバータ段と、入力端と出力端を有する第二の相補型直列インバータ段とを備え、前記第二の相補型直列インバータ段の出力が前記第一の反転入力端に接続された第一の基準電圧を提供し、  
　前記第二の直列加算増幅器は、電源電圧と接地電位の間に接続され、  
　前記第一の相補型直列インバータ段の入力端は、前記第二の直列加算増幅器の出力端に接続され、  
　前記第二の相補型直列インバータ段の入力端は、前記第一の相補型直列インバータの出力端に接続され、  
　前記第二の直列加算増幅器の前記第二の反転入力端は、第二の基準電圧に接続され、前記第二の相補型直列インバータ段の出力電圧は前記第一の基準電圧を提供することを特徴とする、しきい値制御された２進集積回路。」 
　
　なお、平成１６年６月８付け手続補正書の請求項１には「前記第一の直列加算増幅器の出力ノードは、前記第二のｐチャンネルＦＥＴと前記第二のｎチャンネルを直列に接続するラインに設けられ、」と記載されている。
　しかしながら、同請求項１には、「第一のｐチャンネルＦＥＴのゲートは、前記第一のｎチャンネルＦＥＴのゲートに接続されて第一の反転入力端を形成し、前記第二のｐチャンネルＦＥＴのゲートは、前記第二のｎチャンネルＦＥＴのゲートに接続されて第二の反転入力端を形成し」及び「前記第一の反転入力端における入力電圧が前記第二の反転入力端における入力電圧よりも所定のしきい値電圧を越えて高い場合には、前記第一の直列加算増幅器の出力ノードから論理値「低」の２進出力電圧が供給され」と記載されており、さらに、本願明細書には、「ＦＥＴ５１1および５４1のゲートの共通接続線はこの直列加算増幅器段の第一反転入力端であり、ＦＥＴ５０1および５５1のゲートの共通接続線がこの直列加算増幅器段の第二反転入力端である。この直列加算増幅器段の出力端はＦＥＴ５１1の第二ＣＴＥとＦＥＴ５４1の第一ＣＴＥの共通接続線である。」（段落１８）、「基準制御電圧源１４が２進入力回路１２1の第二反転入力端に接続されている」（段落２１）、「パッド１６1上の入力電圧が基準電圧源１４によって設定された基準電圧以上になると、・・・・中略・・・・２進入力回路１２1の出力を論理値高に増幅する。」（段落２２）とそれぞれ記載されているので、請求項１の上記「前記第一の直列加算増幅器の出力ノードは、前記第二のｐチャンネルＦＥＴと前記第二のｎチャンネルを直列に接続するラインに設けられ、」の記載は、「前記第一の直列加算増幅器の出力ノードは、前記第一のｐチャンネルＦＥＴと前記第一のｎチャンネルを直列に接続するラインに設けられ、」の誤記と認め、上記のように認定した。
　 
第３．引用例  
　 
　これに対して、当審の拒絶の理由に引用された特開昭６２−２４３４２２号公報（以下、「引用例」という。）には次の事項が記載されている。 
 　
（１）「イ.産業上の利用分野  
　本発明はインバ−タ回路に関するものである。  
ロ．従来技術  
　従来、ロジックＩＣ（Integrated Circuit）等においては、ＴＴＬ（Transistor Transistor Logic）がその高集積性及び高速性のために多用されている。こうしたＴＴＬデバイスで、低消費電力のＣＭＯＳ（Complementary Metal Oxide Filed Effect Transistor）を使用する場合、ＴＴＬとＣＭＯＳとはスレショルドレベル（しきい値電圧：論理が変化する入力電圧）が大幅に異なつている。具体的には、ＴＴＬレベルは電源電圧（Ｖｃｃ）＝５Ｖのときにロウレベル“Ｌ”＝０．８Ｖ、ハイレベル“Ｈ”＝２．０Ｖ程度であるが、ＣＭＯＳはＬレベル＝０Ｖ、Ｈレベル＝５Ｖである。従って、一般には、ＣＭＯＳ回路においてもＴＴＬレベルを入力として内部のＣＭＯＳ回路に適合する出力に変換する入力回路を設ける必要がある。
ＣＯＭＳ　ＩＣにおいてＴＴＬレベルの信号を受けてＣＭＯＳに出力する手段として、第４図に示すインバータが知られている。」（第１ページ左下欄第１５行〜右下欄第１６行）  
　  
（２）「他方、上記した製造条件のばらつきの影響を効果的に解消する対策として、第６図に示す如きＣＭＯＳインバータ回路がある。これは、補正電流を加えることによって、インバータのスイッチングポイントを常にＶＲＥＦとなるようにしたものである。このＣＭＯＳインバータ回路を詳細に説明する。
　まず、トランジスタＭ１及びＭ２は、基本的なインバータを形成する。インバータ入力は相互接続されたＭｌ−Ｍ２ゲートに共通に供給され、またインバータ出力は相互接続されたＭｌ−Ｍ２ドレインから共通に得られる。・・・中略・・・。
Ｍ５及びＭ７のゲ−ト上の電圧はインバ−タのスイッチングポイント（切り換え電圧）（ＶREF）であり、インバ−タ入力電圧がこの電圧点を超過する時にインバ−タの出力における電圧は状態を変化する。即ち、インバ−タ入力電圧が最初は高電位レベルにあって、その後に切り換え点より低い電圧まで下がると、インバ−タ出力は低レベルから高レベルに切り換わる。反対に、インバ−タ入力電圧が低レベルから高レベルへ変化する間に切り換え点を通過する場合、インバ−タ出力は高レベルから低レベルに切り換わる。」（第２ページ左上欄第２０行〜右下欄第３行）  
　  
（３）「ホ．実施例  
　以下、本発明の実施例を詳細に説明する。  
　第１図は、第１の実施例によるＣＭＯＳインバ−タ回路を示すものである。  
　この実施例によるＣＭＯＳインバ−タ回路では、基準電圧（ＶREF）を発生させる回路部が電源Ｖと接地レベルとの間に直列接続された各ＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ２３、Ｍ２４によって構成されている。そして、この基準電圧発生回路部の後段には、基準電圧（ＶREF）が共通に各ゲ−トに印加されて共通に出力（ＶCOMP）が取出され、かつ電源Ｖと接地レベルとの間に直列接続されたＣＭＯＳからなる基準電圧補正回路部が接続されている。この補正回路部のＣＭＯＳは、各トランジスタＭ１７、Ｍ１５、Ｍ１９、Ｍ１３からなっているが、このうちＭ１７は既述のＭ７に、Ｍ１５はＭ５に、Ｍ１９はＭ９に、Ｍ１３はＭ３に夫々対応するものである。この補正回路部の出力電圧（ＶCOMP）は更に、比較信号としてシリ−ズ・コンパレ−タ（比較回路部）に供給される。このコンパレ−タは、ＴＴＬレベルの入力信号（ＩＮ）が共通に各ゲ−トに供給されて共通にＣＭＯＳレベルの出力信号を生ぜしめ、かつ電源Ｖと接地レベルとの間に直列接続されたＣＭＯＳからなっている。このＣＭＯＳは、各トランジスタＭ１１、Ｍ１２、Ｍ１４、Ｍ２０からなっているが、このうちＭ１１は既述のＭ１に、Ｍ１２はＭ２に、Ｍ１４はＭ４に、Ｍ２０はＭ１０に夫々対応している。・・・中略・・・。
　このＣＭＯＳインバータ回路においては、基準電圧（ＶREF）はＴＴＬレベルのVＩＨとＶＩＬとの中間に設定されるが、上記補正回路部では、コンパレータへの出力をＶCOMPをしたときに製造条件のばらつきでＮチャネルＭＯＳトランジスタＭ１５、Ｍ１３のコンダクタンスが上ると、ＶCOMPはΔＶ低下する。逆に、ＰチャネルＭＯＳトランジスタＭ１７、Ｍ１９のコンダクタンスが上ると、ＶCOMPはΔＶ上昇する。他方、この補正回路部とシリーズ・コンパレータとは同じ回路構成からなっているので、それらを同一サイズで形成することによって、上記した製造条件（プロセス）のばらつきは補正回路部とコンパレータとの双方に同一に現われるはずであるから、ＴＴＬレベルの入力（ＩＮ）電圧がＶREFと等しくなったときに、出力（ＯＵＴ）電圧はＶCOMP（±ΔＶ）となる。プロセスのばらつきがＶCOMPによってコンパレータの各トランジスタのコンダクタンスを相殺することになり、このために常に一定の比較電圧がコンパレータに供給されているのと等価となる。従って、ＴＴＬレベルの入力に対して常に所望の基準電圧を付与することができる。」（第３ページ左下欄第６行〜第４ページ左上欄第１７行）  
　  
（４）当該引用例の第１図には、ＣＭＯＳインバータ回路が、ＰチャネルＭＯＳトランジスタＭ１４と、ＰチャネルＭＯＳトランジスタＭ１１と、ＮチャネルＭＯＳトランジスタＭ２０及びＮチャネルＭＯＳトランジスタＭ１２が直列接続されたシリーズ・コンパレータを有し、  
　前記ＰチャネルＭＯＳトランジスタＭ１１のゲートは、前記ＮチャネルＭＯＳトランジスタＭ１２のゲートに接続され、該各ゲートに入力電圧（ＩＮ）が入力され、 
　前記第ＰチャネルＭＯＳトランジスタＭ１４のゲートは、ＮチャネルＭＯＳトランジスタＭ２０のゲートに接続され、該各ゲートに補正回路部の出力電圧（ＶCOMP）が入力され、
前記ＰチャネルＭＯＳトランジスタＭ１１と前記ＮチャネルＭＯＳトランジスタＭ１２を直列に接続するラインから、出力電圧（OUT）が出力されること、
　ＰチャネルＭＯＳトランジスタＭ１９と、ＰチャネルＭＯＳトランジスタＭ１７と、ＮチャネルＭＯＳトランジスタＭ１５及びＮチャネルＭＯＳトランジスタＭ１３が、電源電圧と接地電位の間に直列接続された補正回路部を有し、
　前記ＰチャネルＭＯＳトランジスタＭ１７のゲートは、ＮチャネルＭＯＳトランジスタＭ１５のゲートに接続され、該各ゲートに基準電圧（ＶREF）が入力され、
　前記ＰチャネルＭＯＳトランジスタＭ１７と前記ＮチャネルＭＯＳトランジスタＭ１５を直列に接続するラインから、補正回路部の出力電圧（ＶCOMP）が出力され、
　前記ＰチャネルＭＯＳトランジスタＭ１９のゲートは、ＮチャネルＭＯＳトランジスタＭ１３のゲートに接続され、該各ゲートは、ＰチャネルＭＯＳトランジスタＭ１７と前記ＮチャネルＭＯＳトランジスタＭ１５を直列に接続するラインと接続され、補正回路部の出力電圧（ＶCOMP）が入力されること、が図示されている。
　
　上記事項（１）の記載から、引用例は、「ＣＭＯＳインバータからなる入力回路及び内部のＣＭＯＳ回路を含むロジックＩＣ」に係るものである。
　また、上記（４）の「ＰチャネルＭＯＳトランジスタＭ１１のゲートは、前記ＮチャネルＭＯＳトランジスタＭ１２のゲートに接続され、該各ゲートに入力電圧（ＩＮ）が入力され、前記第ＰチャネルＭＯＳトランジスタＭ１４のゲートは、ＮチャネルＭＯＳトランジスタＭ２０のゲートに接続され、該各ゲートに補正回路部の出力電圧（ＶCOMP）が入力され、前記ＰチャネルＭＯＳトランジスタＭ１１と前記ＮチャネルＭＯＳトランジスタＭ１２を直列に接続するラインから、出力電圧（OUT）が出力され」るとの構成から、「ＰチャネルＭＯＳトランジスタＭ１１のゲートは、前記ＮチャネルＭＯＳトランジスタＭ１２のゲートに接続されて第一の入力端(IN)を形成し、ＰチャネルＭＯＳトランジスタＭ１４のゲートは、前記ＮチャネルＭＯＳトランジスタＭ２０のゲートに接続されて第二の入力端（ＶCOMP）を形成し、前記シリーズ・コンパレータの出力ノード（OUT）は、前記ＰチャネルＭＯＳトランジスタＭ１１と前記ＮチャネルＭＯＳトランジスタＭ１２を直列に接続するラインに設けられ」ているといえる。
　また、上記（４）の「ＰチャネルＭＯＳトランジスタＭ１９と、ＰチャネルＭＯＳトランジスタＭ１７と、ＮチャネルＭＯＳトランジスタＭ１５及びＮチャネルＭＯＳトランジスタＭ１３が、電源電圧と接地電位の間に直列接続された補正回路部を有し、前記ＰチャネルＭＯＳトランジスタＭ１７のゲートは、ＮチャネルＭＯＳトランジスタＭ１５のゲートに接続され、該各ゲートに基準電圧（ＶREF）が入力され、前記ＰチャネルＭＯＳトランジスタＭ１７と前記ＮチャネルＭＯＳトランジスタＭ１５を直列に接続するラインから、補正回路部の出力電圧（ＶCOMP）が出力され、前記ＰチャネルＭＯＳトランジスタＭ１９のゲートは、ＮチャネルＭＯＳトランジスタＭ１３のゲートに接続され、該各ゲートは、ＰチャネルＭＯＳトランジスタＭ１７と前記ＮチャネルＭＯＳトランジスタＭ１５を直列に接続するラインと接続され、補正回路部の出力電圧（ＶCOMP）が入力される」との構成から、「補正回路部は、電源電圧と接地電位の間に直列接続され、第一の入力端（ＰチャネルＭＯＳトランジスタＭ１９のゲート及びＮチャネルＭＯＳトランジスタＭ１３のゲート）と第二の入力端（ＰチャネルＭＯＳトランジスタＭ１７のゲート及びＮチャネルＭＯＳトランジスタＭ１５のゲート）及び出力端（ＰチャネルＭＯＳトランジスタＭ１７とＮチャネルＭＯＳトランジスタＭ１５を直列に接続するライン）を有し、前記補正回路部の出力が前記第一の入力端に接続された第一の電圧（ＶCOMP）を提供し、前記補正回路部の前記第二の入力端は、第二の電圧（ＶREF）に接続され」ているといえる。
　また、上記（３）には、補正回路部の出力電圧ＶCOMP  にＭＯＳトランジスタのコンダクタンスの変化に対応する電圧変化分（ΔＶ）を加えたものを、「シリーズ・コンパレータ」に比較信号として入力することも記載されているから、引用例記載の「シリーズ・コンパレータ」が、「第一の入力端(IN)に入力された入力電圧が前記第二の入力端（ＶCOMP）における入力電圧よりもＭＯＳトランジスタのコンダクタンスの変化に対応する電圧変化分（ΔＶ）を越えて高い場合には、前記シリーズ・コンパレータの出力ノード（OUT）から低レベルの出力電圧を供給し、それ以外の場合には、前記シリーズ・コンパレータの出力ノード（OUT）から高レベルの出力電圧を供給されるもの」であることは明らかである。
　
　よって、上記引用例記載の各事項、関連する図面ならびにこの分野における技術常識を考慮すると、上記引用例には以下の発明（以下、「引用発明」という。）が開示されていると認められる。  
　
「ＣＭＯＳインバータからなる入力回路及び内部のＣＭＯＳ回路を含むロジックＩＣ(Integrated Circuit)であって、  
　前記ＣＭＯＳインバータからなる入力回路は、  
　ＰチャネルＭＯＳトランジスタＭ１４と、ＰチャネルＭＯＳトランジスタＭ１１と、第ＮチャネルＭＯＳトランジスタＭ２０及びＮチャネルＭＯＳトランジスタＭ１２が直列接続されたシリーズ・コンパレータを有し、  
　前記ＰチャネルＭＯＳトランジスタＭ１１のゲートは、前記ＮチャネルＭＯＳトランジスタＭ１２のゲートに接続されて第一の入力端(IN)を形成し、  ＰチャネルＭＯＳトランジスタＭ１４のゲートは、前記ＮチャネルＭＯＳトランジスタＭ２０のゲートに接続されて第二の入力端（ＶCOMP）を形成し、
　前記シリーズ・コンパレータの出力ノード（OUT）は、前記ＰチャネルＭＯＳトランジスタＭ１１と前記ＮチャネルＭＯＳトランジスタＭ１２を直列に接続するラインに設けられ、
　前記第一の入力端(IN)に入力された入力電圧が前記第二の入力端（ＶCOMP）における入力電圧よりもＭＯＳトランジスタのコンダクタンスの変化に対応する電圧変化分（ΔＶ）を越えて高い場合には、前記シリーズ・コンパレータの出力ノード（OUT）から低レベルの出力電圧を供給し、それ以外の場合には、前記シリーズ・コンパレータの出力ノード（OUT）から高レベルの出力電圧を供給されるものであり、  
　第一の入力端と第二の入力端及び出力端を有する補正回路部と、補正回路部の出力が前記第一の入力端に接続された第一の電圧（ＶCOMP）を提供し、
　前記補正回路部は、電源電圧と接地電位の間に接続され、
　前記補正回路部の前記第二の入力端は、第二の電圧（ＶREF )に接続され、前記補正回路部の出力電圧は前記第一の電圧（ＶCOMP）を提供することを特徴とする、ロジックＩＣ (Integrated Circuit)。」  
　
第４．周知例 
　
　特開平１−２４３６１５号公報（以下「周知例１」という）には、図面と共に次の記載がある。
　
（５）「〔産業上の利用分野〕
　本発明はヒステリシス回路もしくはシュミットトリガ回路に関し、例えばＬＳＩの非同期信号入力部やＴＴＬ信号の入力部に適用して有効な技術に関するものである。」（１ページ右下欄４〜８行）
　
（６）「〔実　施　例〕
　第１図は本発明に係るヒステリシス回路の一実施例を示す論理回路図である。・・・中略・・・・。
本実施例のヒステリシス回路はセット、リセット２つの状態を採り得るフリップフロップとしてＲＳフリップフロップ１０を備える。・・・中略・・・。
　ＲＳフリップフロップ１０をセット状態に変化させる制御は、外部から供給される入力信号Ｖｉｎを受けると共に論理しきい値電圧Ｖｔｈ１を持つインバータ１３と、このインバータ１３の出力を反転して出力するための極性反転インバータ１４とを直列接続して成る第１ゲート手段１５が行う。また、ＲＳフリップフロップ１０をリセット状態に変化させる制御は、上記入力電圧Ｖｉｎを外部から受けると共に上記インバータ１３とは異なる論理しきい値電圧Ｖｔｈ２、を持つインバータ１６によって構成される第２ゲート手段１７が行う。」（３ページ左上欄１８行〜左下欄１７行）
　
　上記周知例１の記載によれば、
「第一の入力回路と、
第二の入力回路と、
第二の入力回路の出力端に接続されたインバータと、
インバータの出力をＳＥＴ入力端子に入力し、第二の入力回路の出力をＲＥＳＥＴ入力端子に入力するＳＥＴ−ＲＥＳＥＴフリップフロップ回路とから構成された集積回路」は周知であるといえる。
　
　また、特開昭６３−３０４７１８号公報（以下「周知例２」という）には、図面と共に次の記載がある。
　
（７）「第１０図は、制御電圧発生回路に他の実現手段を用いる実施例を示したものである。第１０図において、制御電圧発生回路６００の出力は、第９図と同一構成の出力インターフェース回路５０１の制御端子３へ制御電圧線１３で接続される。制御電圧発生回路６００において、１７５は第１の電源ＶＤＤＩとｐチャネル型ＭＯＳトランジスタ１１０のソース１７０の間に接続された基準電圧発生手段であり、１３０は１１０のドレイン１５１と第２の電源Ｖｓｓ1の間に接続された抵抗手段であり、１５１はｐチャネル型ＭＯＳトランジスタ１２０とＮチャネル型ＭＯＳトランジスタ１３１で構成される第１のＣＭＯＳインバータの入力（１２０，１３１のゲート）に接続され、該インバータの出力１５２はさらに第２のインバータ１４０に入力され、１４０の出力１５３は、１１０のゲート１５０に帰遷され、また、１５３は制御電圧線１３に接続される。
　ｐチャネル型ＭＯＳトランジスタ１１０は、出力インターフェース回路５０１の制御用ｐチャネル型ＭＯＳトランジスタ１０と略同一形状のものを使用し、抵抗手段１３０は等価的に高抵抗として動作する様に用いる。（本実施例を半導体基板上の同一チップ内に集積化した場合、１１０と１０は略同−特性となる。）
　・・・中略・・・。従って、第１０図の制御電圧発生回路は、素子特性のチップ間のバラツキがあっても、１０１に発生する信号振幅を常に１７５で発生する基準電圧に略等しい値とすることができる。」（６ページ右下欄１５行〜７ページ左下欄４行）
　
　上記周知例２の記載によれば、
「制御電圧発生回路において、安定した制御電圧を生成するために、制御電圧を生成する素子の出力を複数のインバータを介して該素子の入力側へ帰還させること」は周知であるといえる。
　
第５．対比・判断 
　本願発明と引用発明とを対比すると、引用発明の「ＣＭＯＳインバータからなる入力回路」は、本願発明の「２進入力回路」に相当する。
　また、引用発明の「ＰチャネルＭＯＳトランジスタＭ１１」、「ＮチャネルＭＯＳトランジスタＭ１２」、「ＰチャネルＭＯＳトランジスタＭ１４」、「ＮチャネルＭＯＳトランジスタＭ２０」は、本願発明の「第一のｐチャンネルＦＥＴ」、「第一のｎチャンネルＦＥＴ」、「第二のｐチャンネルＦＥＴ」、「第二のｎチャンネルＦＥＴ」に相当する。
　また、引用発明の「シリーズ・コンパレータ」は、本願発明の「第一の直列加算増幅器」に、相当し、さらに、引用発明の「シリーズ・コンパレータ」の「第一の入力端」及び「第二の入力端」は、本願発明の「第一の直列加算増幅器」の「第一の反転入力端」及び「第二の反転入力端」に相当する。
　また、引用発明の「補正回路部」は、本願発明の「第二の直列加算増幅器」に相当し、さらに、引用発明の「補正回路部」の「第一の入力端」及び「第二の入力端」は、それぞれ、本願発明の「第二の直列加算増幅器」の「第一の反転入力端」及び「第二の反転入力端」に相当する。
　また、引用発明の「第一の電圧」、「第二の電圧」は、本願発明の「第一の基準電圧」、「第二の基準電圧」相当する。
　また、上記「第３．」の「（３）」及び「（４）」の各事項から、引用発明の「ロジックＩＣ (Integrated Circuit)。」において、補正回路部によりしきい値が制御されるのは明らかであるから、引用発明の「ロジックＩＣ (Integrated Circuit)。」は、「しきい値制御された２進集積回路。」に相当する。
　また、引用発明の「ＭＯＳトランジスタのコンダクタンスの変化に対応する電圧変化分ΔＶ」と、本願発明の「所定のしきい値電圧」との間に実質的な差異は認められない。
　従って、本願発明と引用発明とは、次の点で一致及び相違する。  
　  
［一致点］  
「２進入力回路を含む２進集積回路であって、  
　前記２進入力回路は、  
　第一のｐチャンネルＦＥＴと、第二のｐチャンネルＦＥＴと、第一のｎチャンネルＦＥＴ及び第二のｎチャンネルＦＥＴが直列接続された第一の直列加算増幅器を有し、  
　前記第一のｐチャンネルＦＥＴのゲートは、前記第一のｎチャンネルＦＥＴのゲートに接続されて第一の反転入力端を形成し、  
　前記第二のｐチャンネルＦＥＴのゲートは、前記第二のｎチャンネルＦＥＴのゲートに接続されて第二の反転入力端を形成し、  
　前記第一の直列加算増幅器の出力ノードは、前記第一のｐチャンネルＦＥＴと前記第一のｎチャンネルを直列に接続するラインに設けられ、
  前記第一の反転入力端における入力電圧が前記第二の反転入力端における入力電圧よりも所定のしきい値電圧を超えて高い場合には、前記第一の直列加算増幅器の出力ノードから論理値「低」の２進出力電圧が供給され、それ以外の場合には、前記第一の直列加算増幅器の出力ノードから論理値「高」の２進出力電圧が供給されるものであり、
　第一の反転入力端と第二の反転入力端及び出力端を有する第二の直列加算増幅器と、第二の直列加算増幅器の出力が前記第一の反転入力端に接続された第一の基準電圧を提供し、  
　前記第二の直列加算増幅器は、電源電圧と接地電位の間に接続され、  
　前記第二の直列加算増幅器の前記第二の反転入力端は、第二の基準電圧に接続され、前記第二の直列加算増幅器の出力電圧は前記第一の基準電圧を提供することを特徴とする、しきい値制御された２進集積回路。」  
　  
［相違点］  
　相違点１：本願発明の「２進集積回路」は、「第一の２進入力回路と、第二の２進入力回路と、前記第一の２進入力回路の出力端に接続されたインバータと、前記インバータの出力をＳＥＴ入力端子に入力し、前記第二の２進入力回路の出力をＲＥＳＥＴ入力端子に入力するＳＥＴ−ＲＥＳＥＴフリップフロップ回路と、」から構成されるのに対して、引用発明の「２進集積回路」は、「ＣＭＯＳインバータからなる入力回路」及び「内部のＣＭＯＳ回路」から構成される点。  
　  
　相違点２：「第一の基準電圧」に関して、本願発明では「入力端と出力端を有する第一の相補型直列インバータ段と、入力端と出力端を有する第二の相補型直列インバータ段とを備え、前記第一の相補型直列インバータ段の入力端は、前記第二の直列加算増幅器の出力端に接続され、 前記第二の相補型直列インバータ段の入力端は、前記第一の相補型直列インバータの出力端に接続され、前記第二の相補型直列インバータ段の出力は、第二の直列加算増幅器の第一の反転入力端電圧に接続された第一の基準電圧を提供する」のに対し、引用発明では、「第二の直列加算増幅器の出力が、前記第二の直列加算増幅器の第一の反転入力端電圧に接続された第一の基準電圧を提供」している点。
　  
　次に、前記相違点１〜２について検討する。  
 　
相違点１に関して  
　上記「第４．」で示したように、「第一の入力回路と、第二の入力回路と、第二の入力回路の出力端に接続されたインバータと、インバータの出力をＳＥＴ入力端子に入力し、第二の入力回路の出力をＲＥＳＥＴ入力端子に入力するＳＥＴ−ＲＥＳＥＴフリップフロップ回路と」から構成された集積回路は周知であって、該周知のものに引用発明を適用することを阻害する格別な要因も見あたらないから、引用発明の「２進集積回路」を、「第一の２進入力回路と、第二の２進入力回路と、前記第一の２進入力回路の出力端に接続されたインバータと、前記インバータの出力をＳＥＴ入力端子に入力し、前記第二の２進入力回路の出力をＲＥＳＥＴ入力端子に入力するＳＥＴ−ＲＥＳＥＴフリップフロップ回路」から構成することに格別な困難性はない。
　
相違点２に関して、  
　上記「第４．」で示したように、電子回路の分野において、安定した制御電圧を生成するために、制御電圧を生成する素子の出力を複数のインバータを介して該素子の入力側へ帰還させることは、周知であるから、引用発明においても、「入力端と出力端を有する第一の相補型直列インバータ段と、入力端と出力端を有する第二の相補型直列インバータ段とを備え、前記第一の相補型直列インバータ段の入力端は、前記第二の直列加算増幅器の出力端に接続され、 前記第二の相補型直列インバータ段の入力端は、前記第一の相補型直列インバータの出力端に接続され、前記第二の相補型直列インバータ段の出力は、第二の直列加算増幅器の第一の反転入力端電圧に接続された第一の基準電圧を提供する」ような構成とすることは当業者が容易になし得たものである。 
　 
　そして、本願発明の効果は、上記引用発明及び周知技術から当業者が予測しうる範囲内のものである。 
　 
第５．むすび  
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。  
　 
　よって、結論のとおり審決する。