(57)【要約】  開示する態様は、複数の動作モードにわたって実質的に一定の動作歩留りを有するスタティックランダムアクセスメモリ(SRAM)アレイを含む。一態様では、複数の動作モードを有するSRAMアレイを設計する方法が提供される。本方法は、各動作モードに関連する性能特性を決定するステップを含む。各動作モードにおいて動作するように構成されるSRAMビットセルが、SRAMアレイに提供される。SRAMビットセルは、動的適応アシスト技法を使用してある動作モードにおいて動作するようにバイアスされ、SRAMビットセルは、複数のモードにわたって実質的に一定の動作歩留りを達成する。SRAMビットセルは、対応するタイプを有し、本方法におけるSRAMビットセルタイプの数は、動作モードの数よりも少ない。したがって、各SRAMアレイは、各モードに関する別個のSRAMビットセルタイプを必要とすることなく特定の動作モードを達成し、それによってコストを低減する場合がある。
2018513519.tif 000002
【特許請求の範囲】
【請求項１】
複数の動作モードにわたって実質的に一定の動作歩留りを有するスタティックランダムアクセスメモリ(SRAM)アレイを設計するための方法であって、
SRAMアレイに関する複数の動作モードの各動作モードに関する性能特性を決定するステップと、
1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで前記複数の動作モードにおいて動作するように構成される複数のSRAMビットセルを前記SRAMアレイに提供するステップであって、前記複数のSRAMビットセルが対応するタイプを有し、SRAMビットセルのタイプの数が動作モードの数よりも少ない、ステップと、
前記1つまたは複数の動的適応アシスト技法を使用して前記複数の動作モードのうちの1つまたは複数の対応する動作モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップと
を備える、方法。
【請求項２】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記1つまたは複数の動的適応アシスト技法を使用して高性能モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップを備える、請求項1に記載の方法。
【請求項３】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記1つまたは複数の動的適応アシスト技法を使用して公称性能モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップを備える、請求項1に記載の方法。
【請求項４】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記1つまたは複数の動的適応アシスト技法を使用して低電力モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップを備える、請求項1に記載の方法。
【請求項５】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記複数のSRAMビットセルの各SRAMビットセルに対応するワード線をオーバードライブするステップを備える、請求項1に記載の方法。
【請求項６】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記複数のSRAMビットセルの各SRAMビットセルに対応するワード線をアンダードライブするステップを備える、請求項1に記載の方法。
【請求項７】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記複数のSRAMビットセルの各SRAMビットセルに対応するビット線にバイアス電圧を与えるステップを備える、請求項1に記載の方法。
【請求項８】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記複数のSRAMビットセルの各SRAMビットセルの複数のトランジスタのうちの1つまたは複数のトランジスタに対応するバックゲートにバイアス電圧を印加するステップを備える、請求項1に記載の方法。
【請求項９】
スタティックランダムアクセスメモリ(SRAM)アレイであって、
バイアス回路と、
複数のSRAMビットセルであって、
前記複数のSRAMビットセルの各SRAMビットセルが、1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで複数の動作モードにおいて動作するように構成され、
前記複数のSRAMビットセルが、対応するタイプを有し、SRAMビットセルのタイプの数が、動作モードの数よりも少なく、
前記複数のSRAMビットセルの各SRAMビットセルが、前記1つまたは複数の動的適応アシスト技法を使用して前記複数の動作モードのうちの1つまたは複数の対応する動作モードにおいて動作するように前記バイアス回路によってバイアスされるように構成される、
複数のSRAMビットセルと
を備える、SRAMアレイ。
【請求項１０】
前記複数のSRAMビットセルの各SRAMビットセルが、前記1つまたは複数の動的適応アシスト技法を使用して高性能モードにおいて動作するようにバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１１】
前記複数のSRAMビットセルの各SRAMビットセルが、前記1つまたは複数の動的適応アシスト技法を使用して公称性能モードにおいて動作するようにバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１２】
前記複数のSRAMビットセルの各SRAMビットセルが、前記1つまたは複数の動的適応アシスト技法を使用して低電力モードにおいて動作するようにバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１３】
前記複数のSRAMビットセルの各SRAMビットセルが、前記複数のSRAMビットセルの各SRAMビットセルに対応するワード線をオーバードライブすることによってバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１４】
前記複数のSRAMビットセルの各SRAMビットセルが、前記複数のSRAMビットセルの各SRAMビットセルに対応するワード線をアンダードライブすることによってバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１５】
前記複数のSRAMビットセルの各SRAMビットセルが、前記複数のSRAMビットセルの各SRAMビットセルに対応するビット線にバイアス電圧を与えることによってバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１６】
前記複数のSRAMビットセルの各SRAMビットセルが、前記複数のSRAMビットセルの各SRAMビットセルの複数のトランジスタのうちの1つまたは複数のトランジスタに対応するバックゲートにバイアス電圧を印加することによってバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１７】
集積回路(IC)に組み込まれる、請求項9に記載のSRAMアレイ。
【請求項１８】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイスに組み込まれる、請求項9に記載のSRAMアレイ。
【請求項１９】
スタティックランダムアクセスメモリ(SRAM)アレイであって、
SRAMアレイに関する複数の動作モードの各動作モードに関する性能特性を決定するための手段と、
1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで前記複数の動作モードにおいて動作するように構成される複数のSRAMビットセルを前記SRAMアレイに提供するための手段であって、前記複数のSRAMビットセルが対応するタイプを有し、SRAMビットセルのタイプの数が動作モードの数よりも少ない、手段と、
前記1つまたは複数の動的適応アシスト技法を使用して前記複数の動作モードのうちの1つまたは複数の対応する動作モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするための手段と
を備える、SRAMアレイ。
【請求項２０】
前記複数のSRAMビットセルの各SRAMビットセルを前記バイアスするための手段が、前記1つまたは複数の動的適応アシスト技法を使用して高性能モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするための手段を備える、請求項19に記載のSRAMアレイ。
【請求項２１】
前記複数のSRAMビットセルの各SRAMビットセルを前記バイアスするための手段が、前記1つまたは複数の動的適応アシスト技法を使用して公称性能モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするための手段を備える、請求項19に記載のSRAMアレイ。
【請求項２２】
前記複数のSRAMビットセルの各SRAMビットセルを前記バイアスするための手段が、前記1つまたは複数の動的適応アシスト技法を使用して低電力モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするための手段を備える、請求項19に記載のSRAMアレイ。
【請求項２３】
プロセッサによって実行されたとき、前記プロセッサに、
スタティックランダムアクセスメモリ(SRAM)アレイに関する複数の動作モードの各動作モードに関する性能特性を決定することと、
1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで前記複数の動作モードにおいて動作するように構成される複数のSRAMビットセルを前記SRAMアレイに提供することであって、前記複数のSRAMビットセルが対応するタイプを有し、SRAMビットセルのタイプの数が動作モードの数よりも少ない、提供することと、
前記1つまたは複数の動的適応アシスト技法を使用して前記複数の動作モードのうちの1つまたは複数の対応する動作モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスすることと
を行わせるコンピュータ実行可能命令を記憶する、非一時的コンピュータ可読記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
本出願は、参照により内容全体が本明細書に組み込まれる、2015年3月17日に出願した"STATIC RANDOM ACCESS MEMORY (SRAM) ARRAYS HAVING SUBSTANTIALLY CONSTANT OPERATIONAL YIELDS ACROSS MULTIPLE MODES OF OPERATION"と題する、米国特許出願第14/659,937号の優先権を主張する。
【０００２】
本開示の技術は、一般にスタティックランダムアクセスメモリ(SRAM)アレイに関し、詳細には低電力高性能SRAMアレイを設計することに関する。
【背景技術】
【０００３】
モバイル通信デバイスは、現代社会において一般的になってきた。これらのモバイルデバイスの普及は、一部、そのようなデバイスによって提供される広範囲の機能によって推進される。この広範囲の機能を達成するために、モバイルデバイスは、バッテリ寿命の延長のために低電力動作を達成する一方で、高性能で高電力の動作もサポートするように設計される。そのようなデバイス内で使用されるメモリは、低電力と高性能の両方の動作の達成の成功を決定する際に重要な役割を果たす。
【０００４】
この点について、様々なタイプのメモリが存在し、各々が一定の固有の機能を保有する。たとえば、スタティックランダムアクセスメモリ(SRAM)は、モバイル通信デバイスにおいて使用することができるタイプのメモリである。SRAMは、たとえば、ダイナミック読取りアクセスメモリ(DRAM)とは異なり、メモリを周期的にリフレッシュする必要なしにデータを記憶することができる。SRAMアレイは、行および列として編成された複数のSRAMビットセル(「ビットセル」とも呼ばれる)を含む。SRAMアレイ内の所与の行について、SRAMアレイの各列は、単一のデータ値が記憶されるSRAMビットセルを含む。所望のSRAMビットセル行を読み取るか、または書き込むためのアクセスは、ワード線によって制御されるが、データ値は、対応するビット線を使用して特定のSRAMビットセルから読み取られるか、または特定のSRAMビットセルに書き込まれる。SRAMアレイは、低電力消費で動作するように設計することができるが、そのような設計はまた、低い性能で動作する。あるいは、SRAMアレイは、高性能動作を達成するために設計することができ、したがって、高電力消費を必要とする。
【０００５】
特定の性能測定基準に対して設計されたSRAMアレイは、対応する設計のSRAMビットセルを使用する。たとえば、高性能SRAMアレイは、より高い性能レベルで動作するように特に設計されたSRAMビットセルを使用する。さらに、低電力SRAMアレイは、より低い電力レベルで動作するように特に設計されたSRAMビットセルを使用する。SRAMビットセルにおいて様々な電力レベルおよび性能レベルを達成するために、SRAMアレイに含まれるSRAMビットセルは、特定のしきい値電圧、ピンの数、ピンの配置、および金属面積などの固有のパラメータの下で動作するように設計することができる。このようにして、低電力SRAMアレイに使用されるSRAMビットセルは、高性能SRAMアレイに使用されるSRAMビットセルに関連するパラメータとは異なる特定の設計パラメータに従って動作する。しかしながら、SRAMアレイの各タイプに対して異なるSRAMビットセル設計を要求することは、設計および製造に関連する高いコストをもたらす場合がある。したがって、低減されたコストで広範囲の機能を達成するSRAMアレイを提供することが有利である。
【発明の概要】
【課題を解決するための手段】
【０００６】
発明を実施するための形態で開示する態様は、複数の動作モードにわたって実質的に一定の動作歩留りを有するスタティックランダムアクセスメモリ(SRAM)アレイを含む。一態様では、SRAMアレイを設計する例示的な方法が提供され、SRAMアレイは、複数の動作モードにわたって実質的に一定の動作歩留り(たとえば、読取り/書込み限定の歩留り)を達成する。そのようなSRAMアレイを設計するために、1つの例示的な方法は、SRAMアレイの各動作モードに関連する性能特性のセットを決定するステップを含む。これらの性能特性に基づいて、各動作モードにおいて動作するように構成されるSRAMビットセルが、SRAMアレイに提供される。SRAMビットセルは、動的適応アシスト技法(たとえば、ワード線をオーバードライブまたはアンダードライブする、ビット線にバイアス電圧を与える、など)を使用して所望の動作モードにおいて動作するようにバイアスされる場合があり、SRAMビットセルは、各動作モードにわたって実質的に一定の動作歩留りを達成する。言い換えれば、動的適応アシスト技法は、SRAMアレイが動作する動作モード(たとえば、低電力、高性能など)を決定し、動的適応アシスト技法は、各動作モードにおいて実質的に一定の動作歩留りをもたらす。さらに、SRAMビットセルは、対応するタイプを有し、そのタイプは、SRAMビットセルが動的適応アシスト技法を使用することなく動作するように設計された動作モードに基づいて決定される。本方法によって提供されるSRAMビットセルタイプの数は、SRAMアレイの動作モードの数よりも少ない。言い換えれば、本方法は、複数の動作モードにわたって実質的に一定の動作歩留りを有するSRAMアレイを提供し、特定の動作モードは、各動作モードに対する様々なタイプのSRAMビットセルを必要とすることなく達成される場合がある。そのような設計方法を使用することによって、SRAMアレイは、1つの動作モードにおいて動作するように設計されたSRAMビットセルを使用するSRAMアレイと比較して、より低いコストで提供される場合がある。
【０００７】
この点について、一態様では、複数の動作モードにわたって実質的に一定の動作歩留りを有するSRAMアレイを設計するための方法が提供される。本方法は、SRAMアレイに関する複数の動作モードの各動作モードに関する性能特性を決定するステップを備える。本方法は、1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで複数の動作モードにおいて動作するように構成される複数のSRAMビットセルをSRAMアレイに提供するステップであって、これらの複数のSRAMビットセルが対応するタイプを有し、SRAMビットセルタイプの数が動作モードの数よりも少ない、ステップをさらに備える。本方法は、1つまたは複数の動的適応アシスト技法を使用して複数の動作モードのうちの1つまたは複数の対応する動作モードにおいて動作するように複数のSRAMビットセルの各SRAMビットセルをバイアスするステップをさらに備える。
【０００８】
別の態様では、SRAMアレイが提供される。SRAMアレイは、バイアス回路を備える。SRAMアレイは、複数のSRAMビットセルをさらに備える。複数のSRAMビットセルの各SRAMビットセルは、1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで複数の動作モードにおいて動作するように構成される。複数のSRAMビットセルは、対応するタイプを有し、SRAMビットセルタイプの数は、動作モードの数よりも少ない。複数のSRAMビットセルの各SRAMビットセルは、1つまたは複数の動的適応アシスト技法を使用して複数の動作モードのうちの1つまたは複数の対応する動作モードにおいて動作するようにバイアス回路によってバイアスされるように構成される。
【０００９】
別の態様では、SRAMアレイが提供される。SRAMアレイは、SRAMアレイに関する複数の動作モードの各動作モードに関する性能特性を決定するための手段を備える。SRAMアレイは、1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで複数の動作モードにおいて動作するように構成される複数のSRAMビットセルをSRAMアレイに提供するための手段であって、これらの複数のSRAMビットセルが対応するタイプを有し、SRAMビットセルタイプの数が動作モードの数よりも少ない、手段をさらに備える。SRAMアレイは、1つまたは複数の動的適応アシスト技法を使用して複数の動作モードのうちの1つまたは複数の対応する動作モードにおいて動作するように複数のSRAMビットセルの各SRAMビットセルをバイアスするための手段をさらに備える。
【００１０】
別の態様では、プロセッサによって実行されたとき、プロセッサに、SRAMアレイに関する複数の動作モードの各動作モードに関する性能特性を決定させる、コンピュータ実行可能命令を記憶した非一時的コンピュータ可読媒体が提供される。コンピュータ実行可能命令は、プロセッサに、1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで複数の動作モードにおいて動作するように構成される複数のSRAMビットセルをSRAMアレイにさらに提供させ、これらの複数のSRAMビットセルは対応するタイプを有し、SRAMビットセルタイプの数は動作モードの数よりも少ない。コンピュータ実行可能命令は、プロセッサに、1つまたは複数の動的適応アシスト技法を使用して複数の動作モードのうちの1つまたは複数の対応する動作モードにおいて動作するように複数のSRAMビットセルの各SRAMビットセルをさらにバイアスさせる。
【図面の簡単な説明】
【００１１】
【図１】最小電圧(VMIN)設計方法を使用してスタティックランダムアクセスメモリ(SRAM)アレイを設計するための例示的なプロセスを示す図である。
【図２】VMIN設計方法を使用して設計された例示的な公称性能SRAMアレイの利用されない動作歩留りを示すグラフである。
【図３】SRAMアレイが複数の動作モードにわたって実質的に一定の動作歩留りを有する、複数の動作モードを達成するために動的適応アシスト技法を使用するSRAMアレイを設計するための例示的なプロセスを示すフローチャートである。
【図４】図3のSRAMアレイを設計するためのプロセスの例示的な態様を示す図である。
【図５】図3のSRAMアレイを設計するためのプロセスを使用する際の動作歩留りの利用率の改善を示すグラフである。
【図６】図3のSRAMアレイを設計するためのプロセスを使用する際のSRAMアレイ内の各SRAMビットセルをバイアスする例示的なプロセスを示すフローチャートである。
【図７】図3のプロセスを使用して設計された例示的なSRAMアレイおよび例示的なSRAMビットセルの回路図である。
【図８】図7のSRAMアレイを含むことができる例示的なプロセッサベースのシステムのブロック図である。
【発明を実施するための形態】
【００１２】
次に図面を参照しながら、本開示のいくつかの例示的な態様について説明する。本明細書において、「例示的」という語は、「例、実例、または例証としての働きをする」ことを意味するために使用される。本明細書で「例示的」として記述されるどんな態様も、他の態様よりも好ましいかまたは有利であると解釈されるべきとは必ずしも限らない。
【００１３】
発明を実施するための形態で開示する態様は、複数の動作モードにわたって実質的に一定の動作歩留りを有するスタティックランダムアクセスメモリ(SRAM)アレイを含む。一態様では、SRAMアレイを設計する例示的な方法が提供され、SRAMアレイは、複数の動作モードにわたって実質的に一定の動作歩留り(たとえば、読取り/書込み限定の歩留り)を達成する。そのようなSRAMアレイを設計するために、1つの例示的な方法は、SRAMアレイの各動作モードに関連する性能特性のセットを決定するステップを含む。これらの性能特性に基づいて、各動作モードにおいて動作するように構成されるSRAMビットセルが、SRAMアレイに提供される。SRAMビットセルは、動的適応アシスト技法(たとえば、ワード線をオーバードライブまたはアンダードライブする、ビット線にバイアス電圧を与える、など)を使用して所望の動作モードにおいて動作するようにバイアスされる場合があり、SRAMビットセルは、各動作モードにわたって実質的に一定の動作歩留りを達成する。言い換えれば、動的適応アシスト技法は、SRAMアレイが動作する動作モード(たとえば、低電力、高性能など)を決定し、動的適応アシスト技法は、各動作モードにおいて実質的に一定の動作歩留りをもたらす。さらに、SRAMビットセルは、対応するタイプを有し、そのタイプは、SRAMビットセルが動的適応アシスト技法を使用することなく動作するように設計された動作モードに基づいて決定される。本方法によって提供されるSRAMビットセルタイプの数は、SRAMアレイの動作モードの数よりも少ない。言い換えれば、本方法は、複数の動作モードにわたって実質的に一定の動作歩留りを有するSRAMアレイを提供し、特定の動作モードは、各動作モードに対する様々なタイプのSRAMビットセルを必要とすることなく達成される場合がある。そのような設計方法を使用することによって、SRAMアレイは、1つの動作モードにおいて動作するように設計されたSRAMビットセルを使用するSRAMアレイと比較して、より低いコストで提供される場合がある。
【００１４】
図3において開始する、複数の動作モードにわたって実質的に一定の動作歩留りを有するSRAMアレイを設計する詳細を扱う前に、最小電圧(VMIN)SRAMアレイ設計方法について最初に説明する。この点について、図1は、SRAMアレイを設計するための例示的なVMIN設計プロセス100の図を示す。VMIN設計プロセス100は、SRAMビットセルタイプに応じて、対応する動作電圧において特定の動作モードを達成するように設計されたSRAMビットセルを使用するSRAMアレイを提供する。さらに、各動作モードは、固有の電力レベルおよび/または性能レベルに関連付けられる。以下でより詳細に説明するように、SRAMアレイは、動作電圧がVMINに設定されるとき、特定の動作歩留りを達成するように構成され、SRAMアレイは、VMIN以上で動作するように設計される。特に、本開示では、動作歩留りは、読取り/書込み限定の動作歩留りを指し、動作歩留りは、設計されたSRAMアレイの複数の事例において実行される読取り/書込み動作の成功率に基づいて決定される。
【００１５】
引き続き図1を参照すると、VMIN設計プロセス100は、SRAMアレイが動作するように設計される場合がある3つの動作モード、すなわち、低電力(供給電圧スーパーバイザ(SVS)とも呼ばれる)、公称性能(「中間」とも呼ばれる)、および高性能(「ターボ」とも呼ばれる)を含む(ブロック102)。VMIN設計プロセス100は、SRAMアレイが動作するように設計された動作モードを決定し、所望のモードにおいて動作するように設計された対応するタイプのSRAMビットセルを使用する。たとえば、VMIN設計プロセス100は、SRAMアレイが低電力(SVS)動作モードにおいて機能することを要求されるか(ブロック104)、公称性能(中間)動作モードにおいて機能することを要求されるか(ブロック106)、または高性能(ターボ)動作モードにおいて機能することを要求されるか(ブロック108)を決定する。SRAMアレイが低電力(SVS)動作モードにおいて動作するように設計される場合、VMIN設計プロセス100は、SRAMアレイに低電力SRAMビットセルを提供する(ブロック110)。あるいは、SRAMアレイが公称性能(中間)動作モードにおいて動作するように設計される場合、VMIN設計プロセス100は、SRAMアレイに公称性能SRAMビットセルを提供する(ブロック112)。さらに、SRAMアレイが高性能(ターボ)動作モードにおいて動作するように設計される場合、VMIN設計プロセス100は、SRAMアレイに高性能SRAMビットセルを提供する(ブロック114)。したがって、VMIN設計プロセス100は、対応するタイプのSRAMビットセルを含むSRAMアレイを設計し、これらのSRAMビットセルは、SRAMアレイの所望の動作モードを特に達成するように設計される。このように、VMIN設計プロセス100を使用してSRAMアレイを設計することは、各別個のタイプのSRAMビットセルを設計および製造することに関連するコストを招く。
【００１６】
各タイプが特定の動作モードを満足するように特に設計された様々なタイプのSRAMビットセルを設計および製造するのに招いたコストに加えて、図1のVMIN設計プロセス100は、SRAMアレイに余分の動作歩留りを提供する場合がある。この点について、図2は、印加された動作電圧の関数として、VMIN設計プロセス100を使用して設計された例示的な公称性能SRAMアレイ(図示せず)の利用されない動作歩留りを示すグラフ200である。特に、公称性能SRAMアレイは、VMIN設計プロセス100を使用して設計されるので、公称性能SRAMビットセル(図示せず)を使用する。グラフ200に示すように、公称性能SRAMアレイは、動作電圧がVMIN(矢印204)に等しいとき、6シグマ(6σ)にほぼ等しい最小必要動作歩留り(矢印202)を達成するように構成される。言い換えれば、公称性能SRAMビットセルの設計パラメータは、公称性能SRAMアレイが動作電圧VMINにおいて6σの動作歩留りを達成するように構成される。特に、VMINが低電力動作モードに対応する低電力電圧(VSVS)(矢印206)よりも大きいので、公称性能SRAMアレイは、動作電圧がVMINよりも小さいとき、不十分な動作歩留り208を有する。したがって、公称性能SRAMアレイは、低電力動作モードにおいて動作するように使用することができない。
【００１７】
引き続き図2を参照すると、公称性能動作モードにおいて動作するために、公称性能SRAMアレイの動作電圧は、公称電圧(VNOMINAL)(矢印210)に設定される。しかしながら、公称性能SRAMビットセルの設計パラメータのせいで、公称性能SRAMアレイは、動作電圧がVNOMINALに等しいとき、約7.4σの動作歩留りを達成するように構成される(矢印212)。公称性能SRAMアレイは、動作電圧がVMINを超えるとき、6σの最小必要動作歩留りを超える利用されない動作歩留り214を有する。したがって、関連の設計コストおよび製造コストに加えて、SRAMアレイを設計するためにVMIN設計プロセス100を使用することは、所望の性能レベルを達成するのには必要ない余分の動作歩留りをもたらす場合がある。
【００１８】
この点について、図3は、複数の動作モードにわたって実質的に一定の動作歩留りを有するSRAMアレイを設計するためのプロセス300を示し、プロセス300によって提供されるSRAMビットセルタイプの数は、SRAMアレイの動作モードの数よりも少ない。言い換えれば、プロセス300は、各モードに対する様々なSRAMビットセルタイプを必要とすることなく特定の動作モードを提供するSRAMアレイを提供する。本明細書で説明する態様では、SRAMアレイは、SRAMアレイの各動作モードにわたって実質的に一定の動作歩留りを有し、各動作モードにおいて達成される動作歩留りは、互いにプラス/マイナス5パーセント(5%)の範囲内である。
【００１９】
引き続き図3を参照すると、プロセス300は、SRAMアレイの各動作モードに関する性能特性を決定することを含む(ブロック302)。非限定的な例として、性能特性は、図1のVMIN設計プロセス100において説明した動作モードと同様の低電力モード、公称性能モード、および高性能モードに関して決定される場合がある。プロセス300は、複数のSRAMビットセルをSRAMアレイに提供することをさらに含み、SRAMビットセルは、1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで複数の動作モードにおいて動作する場合がある(ブロック304)。たとえば、SRAMビットセルは、低電力モード、公称性能モード、および高性能モードにおいて動作する場合があり、そのような1つのモードのみにおいて動作するのではない。特に、SRAMビットセルは、対応するタイプを有し、プロセス300によって提供されるSRAMビットセルのタイプの数は、SRAMアレイの動作モードの数よりも少ない。さらに、プロセス300は、1つまたは複数の動的適応アシスト技法を使用して対応する動作モードにおいて動作するように各SRAMビットセルをバイアスすることを含む(ブロック306)。言い換えれば、動的適応アシスト技法は、各動作モードに対する別個のタイプのSRAMビットセルを必要とすることなく、特定の動作モードにおいて動作するようにSRAMビットセルをバイアスするように使用される場合がある。以下でさらに詳細に説明するように、動的適応アシスト技法の非限定的な例は、ワード線をアンダードライブまたはオーバードライブすること、ビット線にバイアス電圧を与えること、またはSRAMビットセル内のトランジスタのバックゲートにバイアス電圧を与えることを含んでもよい。プロセス300が動作モードの数よりも少ないタイプのSRAMビットセルを必要とするので、SRAMアレイは、図1のVMIN設計プロセス100と同様に、1つの動作モードにおいて動作するように設計された別個のSRAMビットセルタイプを使用するSRAMアレイと比較してより低コストで提供される場合がある。
【００２０】
この点について、図4は、SRAMアレイを設計するためのプロセス400を示す図を提供し、プロセス400は、図3のプロセス300の例示的な態様である。プロセス400は、各モードに対する様々なSRAMビットセルタイプを必要とすることなく特定の動作モードを提供するSRAMアレイ(図示せず)を提供する。以下でより詳細に説明するように、SRAMアレイは、すべての動作モードにわたって実質的に一定の動作歩留りを達成するように構成される。このように、プロセス400は、SRAMアレイが動作するように設計される場合がある3つの動作モード、すなわち、低電力(SVS)、公称性能(中間)、および高性能(ターボ)を含む(ブロック402)。プロセス400は、ターゲット動作歩留りにおいて各動作モードに関する性能特性を決定する。プロセス400は、動的適応アシスト技法を使用して各モードにおいて動作するように構成されるSRAMビットセル404を提供する。この態様では、SRAMビットセル404は、公称性能モードに対応するタイプを有する。しかしながら、代替態様は、低電力または高性能などの様々なタイプのSRAMビットセルを使用する場合がある。SRAMアレイの所望の動作モードに基づいて、プロセス400は、SRAMビットセル404に所望の動作モードにおいて動作させるために動的適応アシスト技法を使用するようにSRAMビットセル404をバイアスする。
【００２１】
引き続き図4を参照すると、この態様では、SRAMアレイに低電力(SVS)動作モードにおいて機能するように要求する(ブロック406)ことをプロセス400が決定する場合、プロセス400は、ワード線をアンダードライブするアシストを提供する(ブロック408)。SRAMアレイに公称性能(中間)動作モードにおいて機能するように要求する(ブロック410)ことをプロセス400が決定する場合、プロセス400は、ワード線をオーバードライブするアシストを提供する(ブロック412)。さらに、SRAMアレイに高性能(ターボ)動作モードおいて機能するように要求する(ブロック414)ことをプロセス400が決定する場合、プロセス400は、ワード線をオーバードライブするアシストを提供し(ブロック412)、高性能モードにおいてワード線をオーバードライブするのに使用される電圧は、公称性能モードにおいて使用される電圧よりも大きい。したがって、プロセス400が動作モードの数よりも少ないタイプのSRAMビットセルを必要とするので、SRAMアレイは、図1のVMIN設計プロセス100と同様に、1つの動作モードにおいて動作するように設計された別個のSRAMビットセルタイプを使用するSRAMアレイと比較してより低コストで提供される場合がある。
【００２２】
この点について、図5は、印加された動作電圧の関数として、図4のプロセス400を使用して設計されたSRAMアレイの動作歩留りの利用率の改善を示すグラフ500である。グラフ500に示すように、SRAMアレイは、各動作モードに対する動作電圧にわたって、6シグマ(6σ)にほぼ等しい動作歩留りを達成する(矢印502)。特に、この態様では、プロセス400は、6σのプラス/マイナス5パーセント(5%)内の動作歩留りを達成する。したがって、各モード動作に関連する動作歩留りは、動作モード全体にわたって実質的に一定である。この態様では、プロセス400においてSRAMアレイに提供されるSRAMビットセルは、図1および図2において先に説明した公称性能SRAMビットセルと同様である。しかしながら、図2の公称性能SRAMビットセルと同様にVSVSよりも大きいVMINを有するのではなく、図5に関連する公称性能SRAMビットセルは、ほぼVSVS(矢印504)に等しいVMINを有する。図2の公称性能SRAMビットセルのVMINと比較したVMINのそのような変化は、SRAMアレイに適用される動的適応アシスト技法によってもたらされる。したがって、SRAMアレイは、約6σの動作歩留りで低電力モードにおいて動作することができるが、その理由は、この態様では、ワード線をアンダードライブすることが、VMINをVSVSとほぼ等しいところまで低下させるからである。
【００２３】
低電力モードに加えて、SRAMアレイは、6σにほぼ等しい動作歩留りで公称性能動作モードも達成する。公称性能モードは、VNOMINALに等しい動作電圧を使用し、図4において説明したようにワード線をオーバードライブすることによって達成される(矢印506)。したがって、プロセス400に関連するSRAMアレイは、VMIN設計プロセス100を使用する際に招かれる図2の利用されない動作歩留り214を有するのとは対照的に、公称性能モードにおける約6σの動作歩留りを達成する。このように、公称性能モードを達成するように公称性能SRAMビットセルをバイアスするためにワード線をオーバードライブすることによって、プロセス400は性能の向上と引き換えに利用されない動作歩留り214を犠牲にする。非限定的な例として、ワード線をオーバードライブすることによって、公称性能SRAMビットセルの余分の電圧によってもたらされるビットエラーのせいで、読取り動作および書込み動作が成功することがより少なくなり、より低い動作歩留りをもたらす。しかしながら、ワード線をオーバードライブすることは、より速い読取り動作および書込み動作をもたらし、公称性能SRAMビットセルの性能に公称性能動作モードを達成させる。
【００２４】
引き続き図5を参照すると、SRAMアレイは、約6σの動作歩留りで高性能動作モードも達成する。高性能モードは、VTURBOに等しい動作電圧を使用し、先に説明したようにワード線をオーバードライブすることによって達成される(矢印508)。先に説明した公称性能モードと同様に、高性能モードを達成するように公称性能SRAMビットセルをバイアスするためにワード線をオーバードライブすることによって、プロセス400は性能の向上と引き換えに6σの余分の図2の利用されない動作歩留り214を犠牲にする。したがって、非限定的な例として、ワード線をオーバードライブすることによって、公称性能SRAMビットセルの余分の電圧によってもたらされるビットエラーのせいで、読取り動作および書込み動作が成功することがより少なくなり、より低い動作歩留りをもたらす。しかしながら、ワード線をオーバードライブすることは、より速い読取り動作および書込み動作をもたらし、公称性能SRAMビットセルの性能を高性能動作モードに向上させる。特に、この態様では、高性能モードでは、公称性能モードと比較してより大きい量の利用されない動作歩留り214が犠牲になるが、その理由は、高性能レベルを達成するためにワード線をオーバードライブするのにより高い電圧が使用され、したがって、より大きい量の動作歩留りを低減するからである。したがって、図5に示すように、プロセス400により、1タイプのSRAMビットセルを使用する際にSRAMアレイが複数の動作モードを達成することが可能になる。したがって、SRAMアレイは、図1のVMIN設計プロセス100と同様に、1つの動作モードにおいて動作するように設計された別個のSRAMビットセルタイプを使用するSRAMアレイと比較してより低コストで提供される場合がある。
【００２５】
前記のように、図3のプロセス300を使用して設計されたSRAMアレイ内のSRAMビットセルは、様々な動的適応アシスト技法を使用して複数の動作モードにおいて動作するようにバイアスされる。この点について、図6は、図3のプロセス300を使用する際のSRAMアレイ内のSRAMビットセルをバイアスする例示的なプロセス600を示す。したがって、プロセス600は、動的適応アシスト技法のうちの1つまたは複数を使用して高性能モードにおいて動作するようにSRAMアレイ内の各SRAMビットセルをバイアスすることを含む場合がある(ブロック602)。さらに、プロセス600は、1つまたは複数の動的適応アシスト技法を使用して公称性能モードにおいて動作するようにSRAMアレイ内の各SRAMビットセルをバイアスすることを含む場合がある(ブロック604)。プロセス600は、動的適応アシスト技法のうちの1つまたは複数を使用して低電力モードにおいて動作するようにSRAMアレイ内の各SRAMビットセルをバイアスすることを含む場合もある(ブロック606)。特に、上記の動作モードの各々は、様々な動的適応アシスト技法を使用して達成される場合がある。
【００２６】
この点について、引き続き図6を参照すると、プロセス600は、SRAMアレイ内の各SRAMビットセルに対応するワード線をオーバードライブすることによってそのようなバイアスを実行する場合がある(ブロック608)。ワード線をオーバードライブすることは、読取り動作または書込み動作の速度を増加させるようにワード線に高電圧を与えることを含むが、そのようなオーバードライブは、特定の動作電圧においてSRAMアレイの動作歩留りを低減させる場合もある。さらに、プロセス600は、各SRAMビットセルに対応するワード線をアンダードライブすることによって所望のバイアスを達成する場合があり、特定の動作電圧において、読取り動作または書込み動作の速度を低減し、SRAMアレイの動作歩留りを増加させるように、より低い電圧がワード線に与えられる(ブロック610)。プロセス600は、SRAMアレイ内の各SRAMビットセルに対応するビット線にバイアス電圧を与えることによって(「ビット線昇圧」とも呼ばれる)そのようなバイアスを実行する場合もある(ブロック612)。ワード線をオーバードライブするのと同様に、ビット線にバイアス電圧を印加することは、書込み動作の速度を増加させ、動作歩留りを低減する場合がある。さらに、プロセス600は、各SRAMビットセル内の1つまたは複数のトランジスタに対応するバックゲートにバイアス電圧を印加することによって各SRAMビットセルをバイアスすることを含む場合がある(ブロック614)。他の動的適応アシスト技法と同様に、バックゲートにバイアス電圧を印加することは、バイアス電圧の強度に応じて読取り動作または書込み動作の速度を増加または減少させ、それによって、動作歩留りをそれぞれ低減または改善する場合がある。
【００２７】
この点について、図7は、図3のプロセス300を使用して設計された例示的なSRAMアレイ700を示す。SRAMアレイ700は、複数のSRAMビットセル702(1)〜702(M)(全体で「SRAMビットセル702」と呼ばれる)を含み、SRAMビットセル702(1)〜702(M)は、行704(1)〜704(N)および列706(1)〜706(P)内に編成される。SRAMアレイ700は、SRAMビットセル702(1)〜702(M)にバイアスを与えるように構成されるバイアス回路707も含む。例示的なSRAMビットセル702の回路図も、図7に提供される。SRAMビットセル702は、第1のインバータ708および第2のインバータ710を含む。第1のアクセストランジスタ712は第1のインバータ708にアクセスするために使用され、第2のアクセストランジスタ714は第2のインバータ710にアクセスするために使用される。ワード線716は、第1のアクセストランジスタ712のゲート(G)と第2のアクセストランジスタ714のゲート(G)とに結合するように構成される。ビット線718は、第1のアクセストランジスタ712のドレイン(D)に結合するように構成される。ビット線バー720は、第2のアクセストランジスタ714のソース(S)に結合するように構成される。第1のインバータ708は、第1のプルアップトランジスタ722および第1のプルダウントランジスタ724を含む。第2のインバータ710は、第2のプルアップトランジスタ726および第2のプルダウントランジスタ728を含む。電圧源730は第1および第2のプルアップトランジスタ722、726に結合するように構成されるが、第1および第2のプルダウントランジスタ724、728はグランド732に結合するように構成される。特に、この態様では、SRAMビットセル702は標準的な6トランジスタ(6T)SRAMビットセルであるが、他の態様は、限定はしないが、8トランジスタ(8T)または10トランジスタ(10T)のSRAMビットセルなどの、SRAMビットセル702の代替の設計を使用する場合がある。
【００２８】
引き続き図7を参照すると、SRAMビットセル702は、ビット線718を介して読み取られ書き込まれるように構成されるが、ワード線716は、読取り動作および書込み動作のためにSRAMビットセル702にアクセスするために使用される。さらに、SRAMビットセル702は、第1および第2のインバータ708、710内に単一のビットを記憶するように構成され、第1および第2のインバータ708、710は、ビットのデータ値を表す電荷を保持するように交差結合される。このように、SRAMビットセル702を読み取るために、ビット線718は論理"1"値にプリチャージされ、ビット線バー720は論理"0"値にプリチャージされ、ワード線716は第1および第2のアクセストランジスタ712、714を起動するように構成される。記憶されるビットが論理"1"値を有する場合、第1のインバータ708は、ビット線718上で論理"1"値を維持するように構成される。逆に、記憶されるビットが論理"0"値を有する場合、第1のインバータ708は、ビット線718に論理"0"値を維持するように構成される。
【００２９】
引き続き図7を参照すると、SRAMビットセル702にビットを書き込む場合、SRAMビットセル702に書き込まれるべき値は、ビット線718によって提供されるが、補完値がビット線バー720によって提供される。したがって、論理"1"値を書き込む場合、ワード線716は第1および第2のアクセストランジスタ712、714を起動するが、ビット線718は論理"1"値を提供し、ビット線バー720は論理"0"値を提供する。論理値のそのような設定により、第1および第2のインバータ708、710は、論理"1"値を記憶する。逆に、論理"0"値を書き込む場合、ビット線718およびビット線バー720は、それぞれ、論理"0"値および論理"1"値を提供する。さらに、ワード線716は第1および第2のアクセストランジスタ712、714を起動し、第1および第2のインバータ708、710の設定により、第1および第2のインバータ708、710は、論理"0"値を記憶する。
【００３０】
引き続き図7を参照すると、SRAMアレイ700が図3のプロセス300を使用して設計されるので、SRAMビットセル702(1)〜702(M)の各々は、SRAMアレイ700をバイアスするためにバイアス回路707によってどの動的適応アシスト技法が使用されるかに基づいて対応する動作モードにおいて動作するように構成される。この態様では、SRAMビットセル702(1)〜702(M)の各々は、低電力(SVS)動作モード、公称性能(中間)動作モード、および高性能(ターボ)動作モードにおいて動作するように構成される。特に、代替態様において、SRAMビットセル702(1)〜702(M)は、他の動作モードにおいて動作するように構成される場合がある。さらに、様々な動的適応アシスト技法は、各動作モードを達成するために使用される場合がある。
【００３１】
この点について、ワード線716は、第1および第2のアクセストランジスタ712、714の起動速度を増加させるようにオーバードライブされ、それによって、ワード線716に印加されるオーバードライブ電圧に応じて公称性能モードまたは高性能モードにおいて動作するようにSRAMビットセル702をバイアスする場合がある。加えて、ワード線716は、第1および第2のアクセストランジスタ712、714の起動速度を低減するようにアンダードライブされ、それによって、低電力モードにおいて動作するようにSRAMビットセル702をバイアスする場合がある。SRAMビットセル702は、ビット線718にバイアス電圧を印加することによって特定の動作モードにおいて動作するようにバイアスされる場合もある。この態様では、ビット線718により高いバイアス電圧を印加することによって、SRAMビットセル702は、バイアス電圧に応じて公称性能モードまたは高性能モードにおいて動作することが可能になる場合がある。あるいは、ビット線718により低いバイアス電圧を印加することによって、SRAMビットセル702は、低電力モードにおいて動作することが可能になる場合がある。さらに、SRAMビットセル702は、第1のアクセストランジスタ712のバックゲート(BG)または第2のアクセストランジスタ714のバックゲート(BG)にバイアス電圧を印加することによって特定の動作モードにおいて動作するようにバイアスされる場合もある。特に、SRAMビットセル702(1)〜702(M)は、所望のモードを達成するためにどの動的適応アシスト技法が使用されるかにかかわらず、各動作モードにおいて実質的に一定の動作歩留りを達成するように構成される。したがって、SRAMアレイ700が動作モードの数よりも少ないタイプのSRAMビットセルを必要とするので、SRAMアレイ700は、図1のVMIN設計プロセス100と同様に、1つの動作モードにおいて動作するように設計された別個のSRAMビットセルタイプを使用するSRAMアレイと比較してより低コストで提供される場合がある。
【００３２】
本明細書で開示する態様による、動的適応アシスト技法を使用するSRAMアレイは、任意のプロセッサベースのデバイス内に設けられるか、またはその中に組み込まれてもよい。例としては、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤが含まれる。
【００３３】
この点について、図8は、図7に示すSRAMアレイ700を使用することができるプロセッサベースのシステム800の一例を示す。この例では、プロセッサベースのシステム800は、各々が1つまたは複数のプロセッサ804を含む、1つまたは複数の中央処理ユニット(CPU)802を含む。CPU802は、マスタデバイスである場合がある。CPU802は、一時的に記憶されたデータへの高速アクセスのためにプロセッサ804に結合されたキャッシュメモリ806を有する場合がある。CPU802は、システムバス808に結合され、プロセッサベースのシステム800に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、CPU802は、システムバス808を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、CPU802は、スレーブデバイスの一例として、メモリコントローラ810にバストランザクション要求を通信することができる。図8には示されていないが、複数のシステムバス808を設けることができ、各システムバス808は異なるファブリックを構成する。
【００３４】
他のマスタデバイスおよびスレーブデバイスをシステムバス808に接続することができる。図8に示すように、これらのデバイスは、例として、メモリシステム812、1つまたは複数の入力デバイス814、1つまたは複数の出力デバイス816、1つまたは複数のネットワークインターフェースデバイス818、ならびに1つまたは複数のディスプレイコントローラ820を含むことができる。入力デバイス814は、限定はしないが、入力キー、スイッチ、音声プロセッサ等を含む、任意のタイプの入力デバイスを含むことができる。出力デバイス816は、限定はしないが、音声、ビデオ、他の視覚インジケータ等を含む、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス818は、ネットワーク822との間のデータ交換を可能にするように構成される、任意のデバイスとすることができる。ネットワーク822は、限定はしないが、有線もしくはワイヤレスネットワーク、プライベートもしくはパブリックネットワーク、ローカルエリアネットワーク(LAN)、ワイドローカルエリアネットワーク(WLAN)、またはインターネットを含む、任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス818は、必要に応じて、任意のタイプの通信プロトコルをサポートするように構成することができる。メモリシステム812は、1つまたは複数のメモリユニット824(1)〜824(N)を含むことができる。
【００３５】
CPU802は、1つまたは複数のディスプレイ826に送られる情報を制御するために、システムバス808を介してディスプレイコントローラ820にアクセスするように構成される場合もある。ディスプレイコントローラ820は、1つまたは複数のビデオプロセッサ828を介して、表示されるべき情報をディスプレイ826に送り、ビデオプロセッサ828は、表示されるべき情報を、ディスプレイ826に適したフォーマットになるように処理する。ディスプレイ826は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイなどを含む任意のタイプのディスプレイを含むことができる。
【００３６】
本明細書において開示される態様に関して説明される種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェア、メモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、またはその両方の組合せとして実施される場合があることは、当業者はさらに理解されよう。本明細書において説明するマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップにおいて利用されてもよい。本明細書において開示するメモリは、任意のタイプおよびサイズのメモリであってもよく、所望の任意のタイプの情報を記憶するように構成されてもよい。この互換性を明確に説明するために、上記では、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップは、概してそれらの機能に関して説明してきた。そのような機能がどのように実施されるかは、特定の適用例、設計上の選択、および/またはシステム全体に課された設計制約によって決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実施してもよいが、そのような実施の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００３７】
本明細書において開示される態様に関して説明される種々の例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタロジック、個別ハードウェア構成要素、または本明細書において説明される機能を実行するように設計されるそれらの任意の組合せを用いて実施または実行される場合がある。プロセッサは、マイクロプロセッサである場合があるが、代替としてプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実施される場合もある。
【００３８】
本明細書で開示する態様は、ハードウェアにおいて、また、ハードウェアに記憶された命令において具現される場合があり、また、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態の非一時的コンピュータ可読媒体内に存在する場合がある。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体は、プロセッサに一体化される場合がある。プロセッサおよび記憶媒体は、ASICに存在する場合がある。ASICは、遠隔局内に存在してもよい。代替では、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバ内に個別構成要素として存在してもよい。
【００３９】
本明細書の例示的な態様のいずれかにおいて説明される動作ステップは、例および検討を提供するために説明されることにも留意されたい。説明される動作は、図示されるシーケンス以外の多数の異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明される動作は、実際には複数の異なるステップにおいて実行される場合がある。さらに、例示的な態様において論じられる1つまたは複数の動作ステップが組み合わせられる場合がある。フローチャート図に示された動作ステップは、当業者には容易に明らかであるように、多くの異なる修正を受けることがあることを理解されたい。当業者はまた、情報および信号が様々な異なる技術および技法のいずれかを使用して表されてもよいことを理解するであろう。たとえば、上記の説明全体を通して参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表される場合がある。
【００４０】
本開示の上記の説明は、当業者が本開示を実施するかまたは使用することを可能にするために与えられている。本開示に対する様々な修正は、当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用されてもよい。したがって、本開示は、本明細書に記載の例および設計に限定されることを意図するものではなく、本明細書で開示される原理および新規の特徴と一致する最も広い範囲が与えられるべきである。
【符号の説明】
【００４１】
100  VMIN設計プロセス
300  プロセス
400  SRAMアレイを設計するためのプロセス
600  プロセス
700  SRAMアレイ
702  SRAMビットセル
702(1)〜702(M)  SRAMビットセル
704(1)〜704(N)  行
706(1)〜706(P)  列
707  バイアス回路
708  第1のインバータ
710  第2のインバータ
712  第1のアクセストランジスタ
714  第2のアクセストランジスタ
716  ワード線
718  ビット線
720  ビット線バー
722  第1のプルアップトランジスタ
724  第1のプルダウントランジスタ
726  第2のプルアップトランジスタ
728  第2のプルダウントランジスタ
730  電圧源
732  グランド
800  プロセッサベースのシステム
802  中央処理ユニット、CPU
804  プロセッサ
806  キャッシュメモリ
808  システムバス
810  メモリコントローラ
812  メモリシステム
814  入力デバイス
816  出力デバイス
818  ネットワークインターフェースデバイス
820  ディスプレイコントローラ
822  ネットワーク
824(1)〜824(N)  メモリユニット
826  ディスプレイ
828  ビデオプロセッサ
【図１】
2018513519.tif 000003
【図２】
2018513519.tif 000004
【図３】
2018513519.tif 000005
【図４】
2018513519.tif 000006
【図５】
2018513519.tif 000007
【図６】
2018513519.tif 000008
【図７】
2018513519.tif 000009
【図８】
2018513519.tif 000010
【手続補正書】
【提出日】平成29年9月20日(2017.9.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の動作モードにわたって実質的に一定の動作歩留りを有するスタティックランダムアクセスメモリ(SRAM)アレイを設計するための方法であって、
SRAMアレイに関する複数の動作モードの各動作モードに関する性能特性を決定するステップであって、前記複数の動作モードの各動作モードが対応する電力レベルおよび性能レベルを含む、ステップと、
1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで前記複数の動作モードにおいて動作するように構成される複数のSRAMビットセルを前記SRAMアレイに提供するステップであって、前記複数のSRAMビットセルが対応するタイプを有し、SRAMビットセルのタイプの数が動作モードの数よりも少ない、ステップと、
前記1つまたは複数の動的適応アシスト技法を使用して前記複数の動作モードのうちの1つまたは複数の対応する動作モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップと
を備える、方法。
【請求項２】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記1つまたは複数の動的適応アシスト技法を使用して高性能モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスすることを備える、請求項1に記載の方法。
【請求項３】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記1つまたは複数の動的適応アシスト技法を使用して公称性能モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスすることを備える、請求項1に記載の方法。
【請求項４】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記1つまたは複数の動的適応アシスト技法を使用して低電力モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスすることを備える、請求項1に記載の方法。
【請求項５】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記複数のSRAMビットセルの各SRAMビットセルに対応するワード線をオーバードライブすることを備える、請求項1に記載の方法。
【請求項６】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記複数のSRAMビットセルの各SRAMビットセルに対応するワード線をアンダードライブすることを備える、請求項1に記載の方法。
【請求項７】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記複数のSRAMビットセルの各SRAMビットセルに対応するビット線にバイアス電圧を与えることを備える、請求項1に記載の方法。
【請求項８】
前記複数のSRAMビットセルの各SRAMビットセルをバイアスするステップが、前記複数のSRAMビットセルの各SRAMビットセルの複数のトランジスタのうちの1つまたは複数のトランジスタに対応するバックゲートにバイアス電圧を印加することを備える、請求項1に記載の方法。
【請求項９】
スタティックランダムアクセスメモリ(SRAM)アレイであって、
バイアス回路と、
複数のSRAMビットセルであって、
前記複数のSRAMビットセルの各SRAMビットセルが、1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで複数の動作モードにおいて動作するように構成され、前記複数の動作モードの各動作モードが対応する電力レベルおよび性能レベルを含み、
前記複数のSRAMビットセルが、対応するタイプを有し、SRAMビットセルのタイプの数が、動作モードの数よりも少なく、
前記複数のSRAMビットセルの各SRAMビットセルが、前記1つまたは複数の動的適応アシスト技法を使用して前記複数の動作モードのうちの1つまたは複数の対応する動作モードにおいて動作するように前記バイアス回路によってバイアスされるように構成される、
複数のSRAMビットセルと
を備える、SRAMアレイ。
【請求項１０】
前記複数のSRAMビットセルの各SRAMビットセルが、前記1つまたは複数の動的適応アシスト技法を使用して高性能モードにおいて動作するようにバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１１】
前記複数のSRAMビットセルの各SRAMビットセルが、前記1つまたは複数の動的適応アシスト技法を使用して公称性能モードにおいて動作するようにバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１２】
前記複数のSRAMビットセルの各SRAMビットセルが、前記1つまたは複数の動的適応アシスト技法を使用して低電力モードにおいて動作するようにバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１３】
前記複数のSRAMビットセルの各SRAMビットセルが、前記複数のSRAMビットセルの各SRAMビットセルに対応するワード線をオーバードライブすることによってバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１４】
前記複数のSRAMビットセルの各SRAMビットセルが、前記複数のSRAMビットセルの各SRAMビットセルに対応するワード線をアンダードライブすることによってバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１５】
前記複数のSRAMビットセルの各SRAMビットセルが、前記複数のSRAMビットセルの各SRAMビットセルに対応するビット線にバイアス電圧を与えることによってバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１６】
前記複数のSRAMビットセルの各SRAMビットセルが、前記複数のSRAMビットセルの各SRAMビットセルの複数のトランジスタのうちの1つまたは複数のトランジスタに対応するバックゲートにバイアス電圧を印加することによってバイアスされるようにさらに構成される、請求項9に記載のSRAMアレイ。
【請求項１７】
集積回路(IC)に組み込まれる、請求項9に記載のSRAMアレイ。
【請求項１８】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイスに組み込まれる、請求項9に記載のSRAMアレイ。
【請求項１９】
スタティックランダムアクセスメモリ(SRAM)アレイであって、
SRAMアレイに関する複数の動作モードの各動作モードに関する性能特性を決定するための手段であって、前記複数の動作モードの各動作モードが対応する電力レベルおよび性能レベルを含む、手段と、
1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで前記複数の動作モードにおいて動作するように構成される複数のSRAMビットセルを前記SRAMアレイに提供するための手段であって、前記複数のSRAMビットセルが対応するタイプを有し、SRAMビットセルのタイプの数が動作モードの数よりも少ない、手段と、
前記1つまたは複数の動的適応アシスト技法を使用して前記複数の動作モードのうちの1つまたは複数の対応する動作モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするための手段と
を備える、SRAMアレイ。
【請求項２０】
前記複数のSRAMビットセルの各SRAMビットセルを前記バイアスするための手段が、前記1つまたは複数の動的適応アシスト技法を使用して高性能モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするための手段を備える、請求項19に記載のSRAMアレイ。
【請求項２１】
前記複数のSRAMビットセルの各SRAMビットセルを前記バイアスするための手段が、前記1つまたは複数の動的適応アシスト技法を使用して公称性能モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするための手段を備える、請求項19に記載のSRAMアレイ。
【請求項２２】
前記複数のSRAMビットセルの各SRAMビットセルを前記バイアスするための手段が、前記1つまたは複数の動的適応アシスト技法を使用して低電力モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスするための手段を備える、請求項19に記載のSRAMアレイ。
【請求項２３】
プロセッサによって実行されたとき、前記プロセッサに、
スタティックランダムアクセスメモリ(SRAM)アレイに関する複数の動作モードの各動作モードに関する性能特性を決定することであって、前記複数の動作モードの各動作モードが対応する電力レベルおよび性能レベルを含む、ことと、
1つまたは複数の動的適応アシスト技法に基づいて実質的に一定の動作歩留りで前記複数の動作モードにおいて動作するように構成される複数のSRAMビットセルを前記SRAMアレイに提供することであって、前記複数のSRAMビットセルが対応するタイプを有し、SRAMビットセルのタイプの数が動作モードの数よりも少ない、ことと、
前記1つまたは複数の動的適応アシスト技法を使用して前記複数の動作モードのうちの1つまたは複数の対応する動作モードにおいて動作するように前記複数のSRAMビットセルの各SRAMビットセルをバイアスすることと
を行わせるコンピュータ実行可能命令を記憶した、非一時的コンピュータ可読記録媒体。
【国際調査報告】
2018513519.tif 000011
2018513519.tif 000012
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