(57)【要約】  半導体材料のヘテロ接合構造（ヘテロ構造とも称される）であって、特に、高電子移動度トランジスタ（ＨＥＭＴ）のためのヘテロ接合構造であり、基板（４）と、広いバンドギャップＥＧ１を有する３族窒化物系の同じ半導体材料でできた層を、少なくとも３層のバッファ層の積層であって、すなわち、非意図的にドープされている第１バッファ層（６）、第２バッファ層（８）、非意図的にドープされている第３バッファ層（１０）、非意図的にドープされた中間層（１１）と、前記中間層（１１）上に配置され、広いバンドギャップＥｇ２を有する３族窒化物系の半導体材料からなるバリア層（１２）と、を備え、前記第２バッファ層（８）は、膜厚のある部分または全てにおいて、実質的に一定のＰ＋ドーピングがされており、前記第３バッファ層（１０）は、全膜厚にわたって非意図的にドープされている第１領域（１６）と、前記第１領域（１６）に周囲のＮ＋ドーピングがされた前記第１領域に隣接する、少なくとも１つの第２領域（１８）と、を備える。
2018503252.tif 000002
【特許請求の範囲】
【請求項１】
特に、高電子移動度トランジスタ（ＨＥＭＴ）のためのヘテロ接合構造であって、
平面基板（４）と、
広いバンドギャップＥｇ１を有する３族窒化物系の同じ半導体材料でできた層を、少なくとも３層有するバッファ層の積層であって、
前記基板（４）上に配置された、非意図的にドープされている第１バッファ層（６）と、
前記第１層（６）上に配置されており、かつ前記基板の平面に直交する方向に沿って予め規定された厚みを有する第２バッファ層（８）と、
前記第２バッファ層（８）上に配置されており、かつ前記基板の平面に直交する方向に沿って予め規定された厚みを有する、非意図的にドープされている第３バッファ層（１０）と、を備えているバッファ層の積層と、
前記第３層（１０）上に配置されており、前記バッファ層の積層の材料と同一である、広いバンドギャップＥｇ１を有する３族窒化物系の半導体材料からなる、非意図的にドープされた中間層（１１）と、
前記中間層（１１）上に配置されており、広いバンドギャップＥｇ２を有する３族窒化物系の半導体材料からなるバリア層（１２）と、を備え、
前記第２バッファ層（８）は、膜厚の一部または全てにわたって、実質的に一定のＰ＋ドーピングがされており、
前記第３バッファ層（１０）は、全膜厚にわたって非意図的にドープされている第１領域（１６）と、前記第１領域（１６）に隣接しており、かつＮ＋ドーピングでドープされている少なくとも１つの第２領域（１８）と、を備えることを特徴とするヘテロ接合構造。
【請求項２】
前記第３バッファ層（１０）の前記第１領域（１６）に隣接する前記第２領域（１８）は、前記第３バッファ層（１０）の前記全膜厚にわたって一定のドーピングがされていることを特徴とする、請求項１に記載のヘテロ接合構造。
【請求項３】
前記第３バッファ層（１０）の前記第１領域（１６）に隣接する前記第２領域（１８）は、前記第３バッファ層（１０）の厚みに沿ったガウシアン形状のドーピングがされているなることを特徴とする、請求項１に記載のヘテロ接合構造。
【請求項４】
前記第２バッファ層（８）と、前記中間層（１１）と前記バリア層（１２）との間の境界と、の間の前記基板の平面に直交する方向に沿った距離は、２０ｎｍ未満であることを特徴とする、請求項１〜３のいずれか１項に記載のヘテロ接合構造。
【請求項５】
前記第１バッファ層（６）、前記第２バッファ層（８）、前記第３バッファ層（１０）、前記中間層（１１）、および前記バリア層（１２）を形成する、３族窒化物系の半導体材料は、ＧａＮを含むことを特徴とする、請求項１〜４のいずれか１項に記載のヘテロ接合構造。
【請求項６】
前記Ｎ＋ドーパントはシリコンであることを特徴とする、請求項１〜５のいずれか１項に記載のヘテロ接合構造。
【請求項７】
前記基板（４）と前記第１バッファ層（６）との間に挿入された、少なくとも１つの遷移層（１４）を含むことを特徴とする、請求項１〜６のいずれか１項に記載のヘテロ接合構造。
【請求項８】
請求項１〜７のいずれか１項に記載のヘテロ接合構造と、前記基板の平面に平行な第１平面内の、予め決められた表面領域のゲート電極（Ｇ）と、それぞれ前記ヘテロ接合構造（２）の前記バリア層（１２）の上部の第２平面内に配置された、ドレイン電極（Ｄ）およびソース電極（Ｓ）と、を含むことを特徴とする高電子移動度トランジスタ（ＨＥＭＴ）。
【請求項９】
前記ヘテロ接合構造の前記第３バッファ層（８）の前記第１領域（１６）は、
前記ゲート電極の下に配置されており、かつ前記基板の平面に平行な面内に、前記ゲート電極（Ｇ）の前記表面領域と同等またはそれより小さい、表面領域があることを特徴とする、請求項８に記載のトランジスタ。
【請求項１０】
前記ゲート電極の下に位置し、前記バリア層（１２）の上に位置する酸化物系絶縁層（２４）をさらに備え、前記第１面および前記第２面は一致する、またはオフセットされていることを特徴とする、請求項８および９のいずれか１項に記載のトランジスタ。
【請求項１１】
前記絶縁層（２４）は、前記ゲート電極（Ｇ）の前記表面領域と同一の前記基板の平面に平行な面内に表面領域を有することを特徴とする、請求項１０に記載のトランジスタ。
【請求項１２】
Ｐ＋ドープされている前記第２バッファ層（８）は、前記トランジスタの前記電極（Ｖ、Ｇ、Ｓ）の一つに直接に接続されていないことを特徴とする、請求項８〜１１のいずれか１項に記載のトランジスタ。
【請求項１３】
請求項８〜１２のいずれか１項に記載の少なくとも１つの高電子移動度トランジスタ（ＨＥＭＴ）を備える、半導体を含む電子デバイス。
【請求項１４】
特に、高電子移動度トランジスタ（ＨＥＭＴ）のための半導体材料からなるヘテロ接合構造の製造方法であって、
平面基板（４）を準備する工程と、
広いバンドギャップＥｇ１を有する３族窒化物系の同一の半導体材料からなるバッファ層の積層を前記基板（４）上に連続して堆積する工程であって、
非意図的にドープされた、前記半導体材料からなる第１バッファ層（６）を前記基板（４）上に堆積する工程と、
前記基板の平面に対して垂直な方向に沿って予め規定された厚みを有し、かつ全膜厚にわたってＰ＋ドーパントで前記ドーピングが実施された、第２バッファ層（８）を前記第１バッファ層（６）上に堆積する工程と、
前記基板の平面に対して垂直な方向に沿って予め規定された厚みを有し、非意図的にドープされた、前記半導体材料からなる第３バッファ層（１０）を、前記第２バッファ層（８）上に堆積する工程と、を含む工程と、
全膜厚にわたって非意図的にドープされた前記第３バッファ層の第１領域（１６）に隣接する、前記第３バッファ層（１０）の少なくとも領域（１８）の一つを、Ｎ＋型のドーパントを使用してドーピングする工程と、
前記バッファ層の積層の材料と同一の、広いバンドギャップＥｇ１を有する３族窒化物系の半導体材料からなる、非意図的にドープされた中間層（１１）を、前記第３バッファ層（１０）上に堆積する工程と、
広いバンドギャップを有する３族窒化物系の半導体材料からなる第２バリア層（１２）を、前記第３中間層（１１）上に堆積する工程と、を含むことを特徴とする製造方法。
【請求項１５】
前記バッファ層の積層における連続堆積は、介在物のないエピタキシー成長によって実施されることを特徴とする、請求項１４に記載のヘテロ接合構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、高電子移動度トランジスタ（ＨＥＭＴトランジスタ）を実施するための技術に関する。より具体的には、本発明は、そのようなトランジスタを実施することができるヘテロ構造に関する。
【０００２】
本発明は、パワーエレクトロニクスの分野に特に適用性がある。このパワーエレクトロニクスの適用例として、風力または太陽エネルギー等の再生可能エネルギーを生産、変換、および／または管理するための装置だけでなく、生態学的影響が低い輸送手段が挙げられる。
【背景技術】
【０００３】
最近では、風力または太陽エネルギー等の再生可能エネルギー源は、化石エネルギー源の減少や地球温暖化に対処するための実行可能な代替策となった。また、路面電車や電車、さらに自動車等の生態学的影響が低い輸送機関の開発によって、適切なパワーエレクトロニクス、より具体的にはパワースイッチの開発が求められている。
【０００４】
特に、例えばパワートランジスタのような、集積回路形態における半導体型部品の改良は、前記半導体型部品の動作可能な電圧および／または最大スイッチング周波数を増加するため、前記半導体型部品に固有の性質に関係する。前記の半導体型部品の改良は、生産コストを削減するために、大量生産を可能とする完全な集積化のための解決策を提案することも目的としている。
【０００５】
現在、例えば、ＭＯＳ（金属酸化物半導体）トランジスタまたはＩＧＢＴトランジスタ（絶縁ゲートバイポーラトランジスタ）等のシリコン（Ｓｉ）系パワー部品のみが、この種の機能を果たしている。しかしながら、Ｓｉの使用に伴う物理的な性質が、この種の部品の技術的な発展を難しくしている。
【０００６】
近年、多くの研究プロジェクトが、バンドギャップが広い材料を使用することによって、代替的な解決策を発見してきた。このバンドギャップが広い材料は、高電子移動度トランジスタ（ＨＥＭＴトランジスタとも称される）等の新たなパワー部品を実施することを可能にする。
【０００７】
炭化ケイ素（ＳｉＣ）および窒化ガリウム（ＧａＮ）は、高臨界電界および広範な動作温度範囲のため、最も有望な素材の２つであると考えられていた。しかしながら、非常に優れた結果にもかかわらず、ＳｉＣ系パワー部品は、ＳｉＣウエハの大きさが限られている（現在のところ、最大直径が１００〜１５０ｍｍ）ため、大量販売市場に進出するうえでの困難に直面している。さらに、この種の部品には、欠陥管理だけでなく、製造方法の再現性に関する問題も依然として存在している。
【０００８】
ＧａＮは、パワー部品の設計に関して、ＳｉＣの非常に魅力的な代替品と考えられる。ＧａＮは、オン抵抗／ブレークダウン電圧比についての妥協点に関して、ＳｉまたはＳｉＣよりも効果的な半導体材料である。前記の比は、性能指数とも称され、パワースイッチの静的性能を特徴付けるものである。
【０００９】
図１は、ＨＥＭＴトランジスタにおいて使用されるヘテロ接合電子構造の例を示している。このヘテロ接合電子構造は、制御された固有の特徴をそれぞれ有し、互いに積層された複数のＧａＮ系層を備え、
基板１と、
そのバンドギャップ、またはギャップＥｇ１によって特徴付けられる材料Ｍ１から成り、基板１上のバッファ層と称される第１の層３と、
そのバンドギャップ、またはギャップＥｇ２（Ｅｇ１はＥｇ２より小さい）によって特徴付けられる材料Ｍ２から成り、第１の層３上のバリア層と称される第２の層５とを有している。
【００１０】
多くの研究プロジェクトが、様々な解決方法を研究することによって、ＡｌＧａＮ／ＧａＮヘテロ接合付近への二次元電子ガスの閉じ込めの制御および改善に焦点を当てている。このような解決方法は、スイッチング速度が比較的早く、比較的損失が少ないＨＥＭＴトランジスタが得られるように、ヘテロ構造のいくつかの固有の性質を修正するためにＧａＮ層を堆積することを含んでいる場合がある。このような解決方法は、新規なＭＯＳ−ＨＥＭＴ型構造を形成することから成ることもできる。
【００１１】
このようにして、例えば、C. Hongwei et alによる、Enhanced device performance of AlGaN/GaN HEMTs using thermal oxidation of electron-beam deposited aluminum for gate oxide（2008年、IEEE出版）において、ＭＯＳ−ＨＥＭＴトランジスタ構造が提案された。この出版物では、ゲート電極付近に酸化層を追加することによって得られる、従来のＨＥＭＴトランジスタ構造の性能の向上を示している。このようにして得られるＭＯＳ−ＨＥＭＴ構造は、従来のＨＥＭＴ構造よりも漏れ電流が小さく、ドレイン電流幅が大きいが、トランジスタをオフ状態にするためには、０Ｖより小さい閾値電圧が必要となる。
【００１２】
現在、他の非常に大きな研究傾向は、この種の構造の休止状態（ＨＥＭＴトランジスタのゲート電極に電圧が印加されていない時のトランジスタの状態を意味する）に関係している。実際、多くのパワー用途において、スイッチとして使用されるトランジスタは、デフォルトで開状態（「ノーマリオフ」機能とも称される）でなければならない。実際、この開状態は、例えば、車や鉄道輸送機関などでの利用において、安全および省エネ上の理由から不可欠である。
【００１３】
最近、ＨＥＭＴトランジスタのノーマリオフ機能を満たすために、いくつかのＧａＮ系構造が提案された。出版物Self-aligned enhancement-mode AlGaN/GaN HEMTs Using 25keV fluorine Ion implantation（２０１０年、ＩＥＥＥジャーナルに公開）におけるC. Hongwei et alのチームによる研究は、ノーマリオフＨＥＭＴトランジスタを得るために、フッ素イオン処理を利用することによって、閾値電圧を変更できる可能性を示した。この変更を行うためには、フッ素がドープされている領域が、ＨＥＭＴトランジスタのＡｌＧａＮ／ＧａＮ構造のバリア層に挿入され、ゲート電極の下に配置される。フッ素イオンの量は、トランジスタのＶｇｓ電圧の十分な差分を有するように設定された。
【００１４】
米国特許出願２００７／０２７８５１８Ａ１（Enhancement Mode III-N Devices and Circuits）は、ＨＥＭＴトランジスタ構造の製造方法についての別の利用促進を提案している。この利用促進においては、ヘテロ構造のバリア層に対してフッ素プラズマに基づく処理方法を用いる。この方法によって、ノーマリオフトランジスタを得るために、比較的簡潔な方法（フッ素プラズマの使用）によって、ヘテロ構造の固有の特徴を変更することができる。
【００１５】
上述したような設計、そして製造技術における進歩は、未だに比較的漏れ電流が大きいため、特定のエネルギー変換市場のみに対応可能なノーマリオフＨＥＭＴトランジスタを得ることを可能としている。
【００１６】
米国特許出願２０１３／０２５６６８５Ａ１（Compound semiconductor device and method for manufacturing the same）は、２次元電子ガスが生成されるＨＥＭＴベースの構造を提案し、さらに電極はＨＥＭＴベースの構造で形成されている。この構造はさらに、２次元電子ガスが生成される下の領域にＰ型の半導体層を構成している。２次元ガスの電子濃度を制御するため、Ｐ型の半導体層は、Ｐ型の半導体層以外の多様のイオン化したアクセプターを含有する部分を含む。
【発明の概要】
【００１７】
本発明は、上述した先行技術の欠点を克服することを目的としており、より具体的には、ゲートの漏れ電流が小さく、スイッチング速度が速く、ノーマリオフ機能をもたらすための閾値電圧が０Ｖより高いＨＥＭＴトランジスタの実施を可能とすることを目的としている。
【００１８】
この目的のために、本発明の第１の態様は、ヘテロ接合構造であって、特に、高電子移動度トランジスタへの適用を提案している。前記構造は、
平面基板と、
広いバンド広いバンドギャップＥｇ１を有する３族窒化物系の同じ半導体材料でできた層を、少なくとも３層有するバッファ層の積層であって、
前記基板上に配置された、非意図的にドープされている第１バッファ層と、
前記第１層上に配置されており、かつ前記基板の平面に直交する方向に沿って予め規定された厚みを有する第２バッファ層と、
前記第２バッファ層上に配置されており、かつ前記基板の平面に直交する方向に沿って予め規定された厚みを有する、非意図的にドープされている第３バッファ層と、を備えているバッファ層の積層と、
前記第３バッファ層上に配置された、前記バッファ層の積層の材料と同一である、広いバンドギャップＥｇ１を有する３族窒化物系の半導体材料からなる、非意図的にドープされた中間層と、
前記中間層上に配置され、広いバンドギャップＥｇ２を有する３族窒化物系の半導体材料からなるバリア層と、を備え、
前記第２バッファ層は、膜厚の一部または全てにわたって、実質的に一定のＰ＋ドーピングがされており、
前記第３バッファ層は、全膜厚にわたって非意図的にドープされている第１領域と、
前記第１領域に隣接、かつＮ＋ドーピングでドープされている少なくとも１つの第２領域と、を備える。その結果、２つの領域の存在によりＰ＋ドープされている第２バッファ層による２次元電子ガスへ影響は低減される。
【００１９】
ある例示的実施形態では、第３バッファ層の第１領域に隣接する第２領域は、前記第３バッファ層の全膜厚にわたって一定のドーピングがされており、その結果、２次元ガス２ＤＥＧの形成を制御する。
【００２０】
別の方法では、第３バッファ層の第１領域に隣接する第２領域は、前記第３バッファ層の膜の厚みに沿ってガウシアン形状のドーピングがされている。
【００２１】
本発明の実施形態によると、前記第２バッファ層と、前記中間層とバリア層との境界と、の間の前記基板の平面に直交する方向に沿った距離は、２０ｎｍ未満であり、該距離は、ヘテロ接合のフェルミ準位と伝導帯とを局所的に増加させることに寄与する。
【００２２】
本発明の種々の実施形態では、第１バッファ層、第２バッファ層、第３バッファ層、第３バッファ層上に配置される層およびバリア層を形成する、３族窒化物系の半導体材料は、ＧａＮを含む。
【００２３】
Ｎ＋ドーピングは、前記第３バリア層の第１領域に隣接する領域をドープさせるために使用してもよく、そのドーパントはシリコンが好ましい。
【００２４】
好適なことに、この問題だけでなく、起こり得る転移の問題を改善するために、本発明の実施形態においては、前記基板と前記第１バッファ層との間に遷移層が配置される。
【００２５】
本発明の第２の態様は、上述したようなヘテロ構造から実施されるＨＥＭＴ型トランジスタに関する。前記トランジスタは、基板平面に平行な第１平面内の、予め決められた表面領域にゲート電極と、ヘテロ接合構造のバリア層の上部の第２平面内に配置されたでドレイン電極およびソース電極と、を備える。第１および第２平面は一致しているか、またはオフセットされていてもよい。
【００２６】
ある例示的実施形態では、ヘテロ接合構造の第３バッファ層の第１領域は、ゲート電極の下に配置され、かつゲート電極の前記表面領域と同等以下の、基板の平面に平行な面内の表面領域にある。
【００２７】
ある実施形態では、前記トランジスタは、リーク電流制御のため、バリア層の上部であって、ゲート電極の下部に酸化物をベースとする絶縁層を備えていてもよい。
【００２８】
本発明の第３の態様によると、半導体製品は提供された第２の態様に係る少なくとも１つのトランジスタを備える。このことは、例えば、パワースイッチや、例えば電源電圧レギュレーター等のその他の任意のパワー部品を含んでもよい。
【００２９】
第４の態様によると、本発明は、前記のヘテロ構造を製造する方法に関するものである。前記方法は、
平面基板を準備する工程と、
広いバンドギャップＥｇ１を有する３族窒化物系の同一の半導体材料からなるバッファ層の積層を前記基板上に連続して堆積する工程であって、
非意図的にドープされた、前記半導体材料からなる第１バッファ層を前記基板上に堆積する工程と、
前記基板の平面に対して垂直な方向に沿って予め規定された厚みを有し、かつ全膜厚にわたってＰ＋ドーパントで前記ドーピングが実施された、第２バッファ層を前記第１バッファ層上に堆積する工程と、
前記基板の平面に対して垂直な方向に沿って予め規定された厚みを有し、非意図的にドープされた、前記半導体材料からなる第３バッファ層を、前記第２バッファ層上に堆積する工程と、を含む工程と、
全膜厚にわたって非意図的にドープされた前記第３バッファ層の第１領域に隣接する、前記第３バッファ層の少なくとも領域の一つを、Ｎ＋型のドーパントを使用してドーピングする工程と、
前記バッファ層の積層の材料と同一の、広いバンドギャップＥｇ１を有する３族窒化物系の半導体材料からなる、非意図的にドープされた中間層を、前記第３バッファ層上に堆積する工程と、
広いバンドギャップＥｇ２を有する３族窒化物系の半導体材料からなる第２バリア層を、前記第３バッファ層上に堆積する工程と、を備える。
【００３０】
好ましくは、中間層及びバリア層は、バッファ層全体を覆い、その結果、それらの層の上に実装されるトランジスタの電極は、Ｐ＋ドープされている層と直接的に接触することがなくなることに注意したい。
【００３１】
好適には、この製造方法は、例えば、従来のＨＥＭＴトランジスタを実施するために、従来のヘテロ構造の製造と比較すると、簡潔であり、極めて少ない追加工程しか必要としない。
【００３２】
前記構造の性能の最適化として、本製造方法の別の実施形態では、エピタキシー成長を妨げることのない、積層における連続した堆積を提案する。
【図面の簡単な説明】
【００３３】
本発明の他の特徴および利点は、下記の説明を読むことで明らかになるだろう。下記の説明は単なる例にすぎず、添付の図面を参照して理解されなければならない。
【図１】既に説明した先行技術によるヘテロ接合構造の断面図である。
【図２】本発明の実施形態に係るヘテロ接合構造の積層例の断面図である。
【図３】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図４】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図５】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図６】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図７】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図８】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図９ａ】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図９ｂ】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図１０】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図１１】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図１２】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図１３】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図１４】図２のヘテロ接合構造を形成するための主な技術工程を示す断面図である。
【図１５】ある実施形態に係るＨＥＭＴトランジスタの断面図である。
【図１６】バッファ層の下にある非意図的にドープされている第１領域に対するトランジスタのゲート電極の位置を示す上面図である。
【図１７】バッファ層の下にある非意図的にドープされている第１領域に対するトランジスタのゲート電極の位置を示す側面図である。
【図１８】バッファ層の下にある非意図的にドープされている第１領域に対するトランジスタのゲート電極の位置を示す側面図である。
【図１９】ゲート−ソース電圧を関数とする、図１５のトランジスタの閾値電圧と電流を示すグラフである。
【図２０】他の実施形態に係る例示的なＨＥＭＴトランジスタの断面図である。
【発明を実施するための形態】
【００３４】
最初に、ヘテロ接合構造の断面図を示す全ての図面、積層を示す全ての図面、およびヘテロ接合構造およびＨＥＭＴトランジスタの製造方法の工程を示す全ての図面は、正確な縮尺率になっていないことを明示したい。様々な厚みは現実と一致する比率で示されていない。下記の説明および図面においては、簡略化のために、全ての構造に共通する要素は同一の部材番号を有している。
【００３５】
本発明は、ＨＥＭＴトランジスタのためのヘテロ接合構造２への、非限定的な適用例においてより明確に説明される。下記に説明されるヘテロ接合構造２の例は、メンデレーエフ表とも称される元素周期表の３族窒化物素子に基づいており、より具体的には、前記の例は、ＡｌＧａＮ／ＧａＮ窒化物材料に基づくヘテロ接合構造を含んでいる。好適なことに、ＧａＮは、バンドギャップＥｇ１を有する半導体材料であり、バンドギャップＥｇ１は、ＡｌＧａＮ材料のバンドギャップＥｇ２より小さい。しかしながら、本発明はこれらの例に限定されないことも当然明白である。例えば、ＧａＡｌＡ型の広いギャップ材料と、ＧａＡｓ型の小さなギャップ材料との間の境界を作る他の種類の材料の性質を利用するヘテロ接合構造も実施可能である。
【００３６】
図２は、ヘテロ接合構造２を構成するバッファ層の積層の第１実施例である。第１実施例では、積層は以下の昇順になっている。前記構造は、
平面基板４と、
広いバンドギャップＥｇ１を有する３族窒化物系の同じ半導体材料でできた層を、少なくとも３層有するバッファ層の積層であって、
前記基板４上に配置された、非意図的にドープされている第１バッファ層６と、
前記第１層６上に配置され、かつ前記基板の平面に直交する方向に沿って予め規定された厚みを有する第２バッファ層８と、
前記第２バッファ層８上に配置されており、かつ前記基板の平面に直交する方向に沿って予め規定された厚みを有する、非意図的にドープされている第３バッファ層１０と、を備えているバッファ層の積層と、
前記第３バッファ層１０上に配置されており、前記バッファ層の積層の材料と同一である、広いバンドギャップＥｇ１を有する３族窒化物系の半導体材料からなる、非意図的にドープされた中間層１１と、
前記中間層１１上に配置され、広いバンドギャップＥｇ２を有する３族窒化物系の半導体材料からなるバリア層１２と、を備え、
前記第２バッファ層８は、膜厚のある部分または全てにわたって、実質的に一定のＰ＋ドーピングがされており、
前記第３バッファ層１０は、全膜厚にわたって非意図的にドープされている第１領域１６と、前記第１領域１６に隣接しており、かつＮ＋ドーピングでドープされている少なくとも１つの第２領域１８と、を備える。
【００３７】
バッファ層６、８、１０、中間層１１と、バリア層１２は、前記構造の全表面にわたって連続した積層で延在しており、第２  ８は、第１  ６を完全かつ連続して覆っており、第３  １０は、第２  ８を完全かつ連続して覆っており、中間層１１は、第３  １０を完全かつ連続して覆っており、バリア層１２は、中間層１１を完全かつ連続して覆っていることに注意が必要である。
【００３８】
本明細書で記載したＰ＋ドーピングは、１０１７〜１０１８ｃｍ−３の間の密度に対応し、１０１８〜１０１９ｃｍ−３の間の密度が好ましい。
【００３９】
前記ヘテロ構造のある例示的実施形態における、製造方法は、
平面基板４を準備する工程と、
広いバンドギャップＥｇ１を有する３族窒化物系の同一の半導体材料からなるバッファ層の積層を前記基板４上に連続して堆積する工程であって、
非意図的にドープされた、前記半導体材料からなる第１バッファ層６を前記基板４上に堆積する工程と、
前記基板の平面に対して垂直な方向に沿って予め規定された厚みを有し、かつ全膜厚にわたってＰ＋ドーパントで前記ドーピングが実施された、第２バッファ層８を前記第１バッファ層６上に堆積する工程と、
前記基板の平面に対して垂直な方向に沿って予め規定された厚みを有し、非意図的にドープされた、前記半導体材料からなる第３バッファ層１０を、前記第２バッファ層８上に堆積する工程と、を含む工程と、
全膜厚にわたって非意図的にドープされた前記第３バッファ層１０の第１領域１６に隣接する、前記第３バッファ層１０の少なくとも領域１８の一つを、Ｎ＋型のドーパントを使用してドーピングする工程と、
前記バッファ層の積層の材料と同一の、広いバンドギャップＥｇ１を有する３族窒化物系の半導体材料からなる、非意図的にドープされた中間層１１を堆積する工程と、
広いバンドギャップＥｇ２を有する３族窒化物系の半導体材料からなるバリア層１２を、層１１上に堆積する工程と、を備える。
【００４０】
積層のヘテロ接合構造の性能は、特に、使用されるエピタキシャル材料の結晶品質に依存する。
【００４１】
ＧａＮは、ヘテロ構造を形成する材料との部分的な格子不整合を制限するように寄与するエピタキシャル材料である。本効果を達成するために、ＧａＮは、基板４からの結晶成長によって得られる。
【００４２】
ＧａＮ用のエピタキシャル基板として、基板４を作るために、数種類の基板材料を使用することができる。ある実施形態においては、例えば、僅か３．４％のオーダーの格子不整合を発生させる炭化ケイ素（ＳｉＣ）や、サファイア（Ａｌ２Ｏ３）が使用される。例えば、ＧａＡｓやＺｎＯ系基板、または「自立」基板と称されるその他の基板等の他の基板例も使用可能である。
【００４３】
変形例としては、ケイ素（Ｓｉ）も使用可能である。Ｓｉは、通常の電子部品、および特にＨＥＭＴトランジスタの構成要素を製造するために一般的に使用される材料である。電子部品ではＳｉの使用が幅広く、長い間使用されているため、ＳｉＣより格子不整合が大きいにも関わらず、Ｓｉ固有の性質は、非常に低い生産コストで非常によく制御されている。
【００４４】
ＳｉＣやＳｉ、またはＳｉ基板の結晶配向などの基板の性質によって、エピタキシャル成長によって得られるＧａＮ層の品質が変化し得る。この変化によって、ヘテロ接合構造２の性能が変化し得る。このため、実施例においては、ヘテロ接合構造２は、予め規定された結晶配向（例えば、本明細書において（１１１）で示す配向）のＳｉ基板上に作製可能である。
【００４５】
図３に図示されるように、必要ならば遷移層１４を堆積させる場合があり、より一般的には核生成層と称され、電位のミスマッチの問題を改善する。この遷移層１４は、層間の膜破れの発生を低減できる。このような膜の破れは、通常層間の界面で内部機械的応力が異なることが原因である。図３で示されるように、例えば遷移層１４は、バッファ層の積層内部の第１バッファ層６と基板４との間に設けてもよい。
【００４６】
変形例として（図示はしない）複数の遷移層を２つの層間に堆積させてもよい。
【００４７】
多層の核生成層（または遷移層）の場合では、例えば、連続する堆積操作で、窒化化合物の別の層上にエピタキシー成長させることで堆積させてもよい。好適なこととして、前記のエピタキシー成長によって、制御不能なリーク電流の原因となる、例えば膜破れ、またはギャップの生成を回避するように、第１バッファ層６の品質を改善および／または制御することとなる。
【００４８】
Ｓｉ基板は、（００１）結晶配向または（１００）結晶配向でさえも有することが可能であり、必要であれば、前記に開示されているように、適用する仕様に適合するＧａＮ膜を得るために、中間層を利用することが可能であることにも留意されたい。上述の基板は、本明細書において、単に例として記載されており、本発明を限定することは全くない。
【００４９】
ヘテロ接合構造２の種々の層の成長は、例えば、ＧａＣｌ３／ＮＨ３型のガス混合物から、例えば、ＨＶＰＥ型反応器での気相エピタキシーのようなマイクロ電子技術を利用して行うことができる。この技術は、成長速度が速いため、比較的大きな厚みと、優れた品質とを得ることに寄与する。
【００５０】
例えば、ＭＢＥ（分子線エピタキシー）法、およびＭＯＣＶＤ（有機金属気相成長）法等の他の堆積技術も使用可能である。これらの方法は例示するために記載されており、ＨＥＭＴトランジスタの設計に使用可能な前記のような窒化物層の設計技術に限定されることは全くない。
【００５１】
ある実施形態においては、図４に示すように、積層中の第１バッファ層６の成長は、ＭＯＣＶＤ法による堆積によって得られ、例えば、３族の元素を用いることによって、特に、反応チャンバ内で送ることによって、得られる。例えば、前記のバッファ層１１の成長は、分子状水素と、化学前駆体との混合を伴い得る。このようにして、遷移層１４の表面上にＧａＮが形成され、第１バッファ層６が形成される。
【００５２】
好適には、第１バッファ層６は非意図的にドープされる。当業者であれば、このような、ＧａＮに非意図的にドープされている層は、ＵＩＤ−ＧａＮ（Ｕｎｉｎｔｅｎｔｉｏｎａｌｌｙ  Ｄｏｐｅｄ  ＧａＮ（非意図的にドープされている）ＧａＮ）、ＧａＮ−ＮＩＤ（ＧａＮ  Ｎｏｔ  Ｉｎｔｅｎｔｉｏｎａｌｌｙ  Ｄｏｐｅｄ（非意図的にドープされている））、またはｉ−ＧａＮ（ｉｎｔｒｉｎｓｉｃ（真性）ＧａＮ）と称することができる。このようなエピタキシャル成長は、数μｍ／ｈの成長が可能となる。そうして、第１バッファ層６を、数時間しか掛けずに１〜３μｍのオーダーの厚さにすることができる。
【００５３】
第２バッファ層８（図５）は、その後、第１バッファ層６に堆積される。好適には、第２バッファ層８は、エピタキシー成長を妨害することなく作成され、このことは、基板がエピタキシーチャンバーから取り除かれることない、または他の技術工程を介することがない事を意味する。種々の層間の界面の品質は、このようにして著しく改善する。同時に積層における連続した堆積により、処理時間を低減でき、ヘテロ接合構造２の生産コストが著しく下がることになる。
【００５４】
エピキタシーによる第２バッファ層８の成長過程は、第１バッファ層６に関する先の段落で記載した同じ方法に実質的に基づく。第２バッファ層８をドープするために、Ｐ型ドーパントが、前記層の成長過程において使用される。例えばマグネシウム（Ｍｇ）等のＩＩ−Ａ族からのＰ型ドーパントを利用することができる。しかし、例えば、ベリリウム等の、メンデレーエフの周期表の同族の他のドーパントを使用可能である。
【００５５】
好適には、第２バッファ層８の成長過程においてドーパントの注入量は、用途に対して正確な仕様に対応するよう、予め決められたドーピングの層を得るように調節してもよい。
【００５６】
第２バッファ層８は、正の値にシフトした閾値電圧を得るために４００ｎｍの最小膜厚を有する。
【００５７】
ある実施形態では、ヘテロ接合構造２は、さらに図６に図示されたＧａＮからなる第３バッファ層１０を備える。第３バッファ層１０とその固有の特性は、積層内の第１バッファ層６の固有の性質と同一であることが好ましい。第３バッファ層１０は好ましくは、非意図的にドープされている、ＵＩＤ−ＧａＮであることが好ましい。この第３バッファ層１０を得るための方法は、第１バッファ層６を得るために前記で掲げた方法と同一である。第３バッファ層１０は、膜厚が約１０ｎｍであり、そのためＨＥＭＴの閾値電圧は、正の値にシフトが可能になる。
【００５８】
前記に掲げた製造方法によれば、好適には、ヘテロ構造２は、種々の層を構成する膜が破れる恐れが少ない。さらに、積層における連続堆積によれば、技術工程の数を削減する一方で、種々の層内の不純物の量を制御することが可能となる。そのため、ヘテロ構造２のような製造工程の費用は、従来技術の構造と比較して格段に低減する。
【００５９】
２次元電子ガスのキャリア密度を制御するため、好ましい実施形態では、第１領域１６と前記領域１６に隣接する少なくとも１つの領域は、第３バッファ層１０内で画定される。当該領域１６に隣接する少なくとも１つの領域の一例は、図７の層の外観図における領域１６のどちらかの側面に配置された前記隣接する領域１８である。上部から見た場合は、図７の２つの領域１８は、領域１６を囲む単一の領域１８となる場合があることに注意されたい。
【００６０】
これらの複数の領域を得るために、保護的な層、つまりマスク層２０は、第１領域１６を正確に画定するために、図８における説明として、初めて用いられる。
【００６１】
このマスク２０は、例えば、従来のフォトリソグラフィ技術を使用することで、第１領域１６の範囲を定めることができる感光性ポリマーを利用して作製することができる。このような、ポリマーを使用した画定工程は、当業者に公知であり、本明細書ではさらなる説明はしないこととする。
【００６２】
第１領域１６が定められ、かつマスク２０が第３バッファ層１０を保護するために配置されると、マスク２０で保護されていない第３バッファ層１０の全表面において、イオン注入処理が実行される。ＳｉのようなＮ型ドーパントを使用するのが好ましい。
【００６３】
ＧａＮ層の局所的注入、言い換えればＧａＮ層の局所的ドーピングでは、ドーパントのために比較的高いエネルギーが必要となる。ドーパントがＧａＮ層を数ｎｍ進入するために、数十、または、さらには数百ｋｅＶ程度のエネルギーが必要となる。例えば、シリコンの原子密度と比較して、ＧａＮが比較的高い原子密度のため、前記エネルギーが要求される。イオン注入の方法は、現在、公知で、かつよく制御されたもののため、本明細書では説明を省くこととする。
【００６４】
注入工程を終了するため、焼結が実行され、ドーパント種が、置換場所（substitutional sites）に配置される（活性化）。焼結は、注入により損傷が生じた後ＧａＮを再結晶化させるために用いられることもある。例えば、焼結温度は１０００℃程度である。
【００６５】
この注入工程は、好適には、Ｐ型ドープされている第２バッファ層８の存在による２つの領域１８内の２次元電子ガスへの影響を打ち消すために使用される。ある実施形態では、第３バッファ層１０内のＮ＋ドーピングは、図９ａに概略的に図示されるように、ガウシアン形状のドーピングがされている。
【００６６】
第１領域１６の寸法、および第３バッファ層１０の厚みは、ヘテロ構造の性質に重要な役割を果たす。そのため注入領域を正確に限定することが好ましい。
【００６７】
マスク層２０を作るために使用可能ないくつかの材料は、２つの領域１８のドーピング法における例としてのみ挙げられていることに留意されたい。さらに、前記のような方法に必要な、例えば、感光性樹脂気相、フォトリソグラフィ工程、および洗浄工程等の前記の技術方法の様々な工程の全体は、説明の妨げにならないように記載されていないことが理解される。
【００６８】
本発明の変形例として、第３バッファ層１０内のＮ＋ドーピングにより、図９ｂに概略的に図示されるように、第２バッファ層８のＰ型ドープされている領域内に後者が侵入することが可能になる。従って、第２バッファ層８は、その膜厚が全体で一定でないドーピングプロファイルであってもよい。
【００６９】
図１０を参照すると、その後、非意図的にドープされている中間層１１が、第３バッファ層１０上に堆積される。中間層１１を構成する材料は、前記バッファ層の積層と同一を有する３族窒化物系の、広いバンドギャップＥｇ１を有する半導体材料で形成されていてもよい。好ましくは、中間層１１は、非意図的にドープされているＵＩＤ−ＧａＮである。この層を得るための工程は、第１バッファ層６を製造するために上記に掲げた工程と同一である。さらには、中間層１１は、ＨＥＭＴの閾値電圧を正の値にシフトするために膜厚が１０〜３０ｎｍの間であって、好ましくは、約１０ｎｍである。
【００７０】
図１０を参照すると、バリア層１２は、非意図的にドープされている中間層１１上に堆積される。バリア層１２を構成する材料は、大きいバンドギャップＥｇ２を有する半導体材料から形成することができる。ここで検討されている例においては、前記の層は、ＡｌＧａ（１−ｘ）Ｎ等のＡｌＧａＮから構成することができ、ｘは０〜１の間に含まれるモル分率であり、バリア層１２の厚みは、１μｍ未満である。
【００７１】
図面に示されない実施形態においては、バリア層１２は、例えば、２次元電子ガスの形成に関与する電子を供給するドナー層と称されるドープ層等の、それぞれ制御された特徴を有する複数の層から構成することができる。
【００７２】
前記に示したヘテロ接合構造２は、例えば、ノーマリオフトランジスタを得るための、ＨＥＭＴトランジスタの閾値電圧の制御における改善を可能とする。さらに、前記の構造によって、信頼性が改善されたトランジスタを得ることが可能となる。
【００７３】
別の実施形態では、第３バッファ層１０は、前記層の成長過程の間、Ｎ型のドーパントでドープされる。Ｎ型のドーパントは、Ｓｉであってもよい。第１領域１６（図１１）を決定するため、第３バッファ層１０は、局所的にエッチングされ、例えば、エッチングでは、ドライエッチャントを用いるのが好ましい。
【００７４】
その後、非意図的にドープされているＧａＮ層１０．１が第１領域１６（図１２）内に形成される。そして、第３バッファ層１０の部分１０．１の下部における、Ｐ＋ドープされている第２層８の存在は、ガスである２次元電子ガスに影響を及ぼすこととなる。有利には、この工程は、第３バッファ層１０の容積内の荷電欠陥を低減することができる。
【００７５】
図１３に図示する別の変形例では、Ｎ＋ドープされている第３バッファ層１０が、従来の堆積工程であるリフトオフ工程によって形成され、これにより第３バッファ層１０をエッチングすることなく、第１領域１６の範囲を決めることとなる。その後、ＧａＮ−ＮＩＤ１０．１層が堆積される（図１４）。
【００７６】
好適なこととして、第１バッファ層６、層１１および第１領域１６は、領域１８のＮ＋ドーピング（１０１９〜１０２０ｃｍ−３）よりも十分に少ない軽度のＮ型ドーピング（１０１6〜１０１７ｃｍ−３）であってもよい。好適には、軽度のＮ型ドーピングは、少し下の１０１５〜１０１６ｃｍ−３の間の密度／濃度であってもよい。
【００７７】
「非意図的にドープされている」との用語は、例えば、前記でちょうど言及した軽度なＮ型ドーピングのような軽度なドーピングである場合を含む点に注意すべきである。
【００７８】
ＨＥＭＴトランジスタの例示的実施形態では、図１５で例示されているように、
平面基板４と、
広いバンドギャップＥｇ１を有する３族窒化物系の同じ半導体材料でできた層を、少なくとも３層有するバッファ層の積層であって、
前記基板４上に配置された、非意図的にドープされている第１バッファ層６と、
前記第１層６上に配置され、かつ前記基板の平面に直交する方向に沿って予め規定された厚みを有する第２バッファ層８と、
前記第２バッファ層８上に配置された、かつ前記基板の平面に直交する方向に沿って予め規定された厚みを有する、非意図的にドープされている第３バッファ層１０と、を備え、
前記第３層１０上に配置された、前記バッファ層の積層の材料と同一である、広いバンドギャップＥｇ１を有する３族窒化物系の半導体材料からなる、非意図的にドープされた中間層１１と、
前記中間層１１上に配置され、広いバンドギャップＥｇ２を有する３族窒化物系の半導体材料からなるバリア層１２と、
ソース（Ｓ）電極、ドレイン（Ｄ）電極およびゲート（Ｇ）電極と、を備える。
【００７９】
第２層は、好ましくは、トランジスタの全表面にわたって延在する一方で、Ｐ＋ドープされている第２バッファ層８は、トランジスタのいかなる電極、ソース、ドレイン、ゲートのいずれにも接続されていないことに注意すべきである。別の言い方では、Ｐ＋ドープされた第２バッファ層８はフローティングである。
【００８０】
さらに、ゲート電極Ｇは、第１領域１６の真上に同じ大きさで配置されている点に注意すべきである。
【００８１】
上記ヘテロ構造を用いた（ＨＥＭＴ）トランジスタの例示的実施形態における製造方法は、以下の、
平面基板４を準備する工程と、
広いバンドギャップＥｇ１を有する３族窒化物系の同一の半導体材料からなるバッファ層の積層を前記基板４上に連続して堆積する工程であって、
非意図的にドープされた、前記半導体材料からなる第１バッファ層６を前記基板４上に堆積する工程と、
前記基板の平面に対して垂直な方向に沿って予め規定された厚みを有し、かつ全膜厚にわたってＰ＋ドーパントで前記ドーピングが実施された、第２バッファ層８を前記第１バッファ層６上に堆積する工程と、
前記基板の平面に対して垂直な方向に沿って予め規定された厚みを有し、非意図的にドープされた、前記半導体材料からなる第３バッファ層１０を、前記第２バッファ層８上に堆積する工程と、を含む工程と、
全膜厚にわたって非意図的にドープされた前記第３バッファ層１０の第１領域１６に隣接する、前記第３バッファ層１０の少なくとも領域１８の一つを、Ｎ＋型のドーパントを使用してドーピングする工程と、
前記バッファ層の積層の材料と同一の、広いバンドギャップＥｇ１を有する３族窒化物系の半導体材料からなる、非意図的にドープされた中間層１１を、前記第３バッファ層（１０）上に堆積する工程と、
広いバンドギャップＥｇ２を有する３族窒化物系の半導体材料からなる第２バリア層（１２）を、前記第３中間層（１１）上に堆積する工程と、
導電材料の１つまたは複数の層を使用して、ゲート（Ｇ）電極、ドレイン（Ｄ）電極、およびソース（Ｓ）電極を形成する工程と、を備える。
【００８２】
フォトリソグラフィ工程、洗浄工程、および、例えば感光性樹脂の堆積工程である、前記のような方法に関連する全ての中間工程は、本明細書の記載が複雑にならないよう、ここでは詳細に説明しないことに留意されたい。
【００８３】
ドレインＤ電極およびソースＳ電極は「オーム接触」と称される接触であり、これによって、低抵抗の金属／半導体接触が作られ、ゲートＧ電極はショットキーと称される金属／半導体接触である。前記のような電極の製造方法は当業者に公知であるため、本明細書においては詳細に記載しない。
【００８４】
本発明において説明されるＨＥＭＴトランジスタ用のこれらの接触パッドを作るために利用される金属は、接触の所望の特性に応じた種々の種類のものとすることができる。
【００８５】
前記電極は、例えば、Ｔｉ、Ａｌまたはその他の金属の単一金属層、あるいは金属二重層や三重層からでさえも構成することができる。
【００８６】
これらの金属は、マイクロ電子工学において利用される金属を堆積するための従来の方法（例えば、リフトオフ法や、ＬＩＧＡ（「リソグラフィ」、「電界めっき」、および「鋳造」法等））によって堆積することができる。別の方法では、前記電極は、所望の接触抵抗に適応するためにその電気的特性が予め修正されたその他の材料からも作ることもできる。
【００８７】
すでに上述したように、本発明は、ノーマリオフＨＥＭＴトランジスタを得るために、ゼロまたは正の閾値電圧を有するＨＥＭＴトランジスタを得ることに寄与する。そのために、この方法の実施例において、例えば、非意図的にドープされている第１領域１６は、Ｐ＋型元素でドープされている層が、電子ガス２ＤＥＧに影響を及ぼす前記領域の下に位置するように形成される。第１領域１６は、トランジスタのゲート電極（Ｇ）の下に設置され、ある実施形態では、厚みが１０ｎｍで、幅が１μｍである。これらのパラメーターによって、ＨＥＭＴトランジスタの閾値電圧を制御することができる。
【００８８】
ゲート電圧に制御されていない区域における導電チャネルを空にしないために、基板の平面に対して平行な平面における長さＬｏ１６および幅Ｌａ１６によって特徴付けられる第１領域１６は、前記基板の平面に対して平行な平面において、ゲートＧ電極のサイズより小さいまたは同じサイズを有していることが好ましい。
【００８９】
図１６を参照すると、下記の関係が適用される。
Ｌｏ１６≦ＬｏＧ                                                          （１）
Ｌａ１６≦ＬａＧ                                                          （２）
ここで、
Ｌｏ１６は、第１領域１６の長さであり、
Ｌａ１６は、第１領域１６の幅であり、
ＬｏＧは、ゲート電極（Ｇ）の長さであり、
ＬａＧは、ゲート電極（Ｇ）の幅である。
【００９０】
これらの寸法は、基板の平面に対して平行な平面で測定される。
【００９１】
さらに、ゲート電流が遮断されないためには、ゲートＧ電極に対する第１領域１６の配置が重要である。このためには、ゲートＧ電極に対する第１領域１６の位置は、以下でなければならない（図１７および図１８）。
【００９２】
【数１】
2018503252.tif 000003
【００９３】
ここで、
【００９４】
【数２】
2018503252.tif 000004
【００９５】
であって、
Ｂ１＝ｐ１−ｐ２                                                        （５）
Ｂ２＝ｐ３−ｐ４                                                        （６）
ここで、
ｐ１は、ｘ軸上のゲート電極（Ｇ）の位置であり、
ｐ２は、ｘ軸上の第１領域１６の位置であり、
ｐ３は、ｚ軸上のゲート電極（Ｇ）の位置であり、
ｐ４は、ｚ軸上の第１領域１６の位置であり、
Ｂ１は、ｘ軸に沿った、ゲート電極（Ｇ）と第１領域１６との間の距離であり、Ｂ２は、ｚ軸に沿った、ゲート（Ｇ）電極と第１領域１６との間の距離であり、
Ｌｏ１６は、第１領域１６の長さであり、
Ｌａ１６は、第１領域１６の幅であり、
ＬｏＧは、ゲート電極（Ｇ）の長さであり、
ＬａＧは、ゲート電極（Ｇ）の幅である。
【００９６】
Ｐ＋型ドープされている第２バッファ層８に配置される非意図的なドープ領域１６の存在は、フェルミ準位差の増加に寄与し、それによって、ＡｌＧａＮ／ＧａＮヘテロ接合の伝導帯の増加に寄与する。
【００９７】
他の実施例によると、本発明は、層１１とバリア層１２との間の界面の（Ｐ＋ドープされている）第２バッファ層８と、ＡｌＧａＮ／ＧａＮとの間の距離を変えることによって、トランジスタの閾値電圧を制御することを提案している。実際、フェルミ準位と伝導帯との間のギャップ、そしてトランジスタの閾値電圧は第２バッファ層８と、バリア層１２との間の距離を減らしたり増やしたりすることによって調整可能である。
【００９８】
図１９のグラフは、本発明の実施例に係るトランジスタの閾値電圧と、従来のノーマリオンＨＥＭＴの閾値電圧とを比較している。この従来のノーマリオンＨＥＭＴは、第１領域１６以外、同じ物理的および幾何学パラメーターを有する。例として示されているこの構造において、構造パラメーターは以下の通りである。
‐上部層８と、層１１とバリア層１２との間の境界との距離＝１０ｎｍ、
‐横方向の開口（幅）＝１μｍ、
‐層８の厚み＝５００ｎｍ、
これらのシミュレーション結果は、従来のＨＥＭＴトランジスタと対照的に、ＨＥＭＴトランジスタの閾値電圧が正であることを示している。これは、特に、第２バッファ層８と、中間層１１とバリア層１２との境界との間の距離の調整によるものである。しかしながら、このような構造の漏れ電流は、ゲートＧ電極とバリア層１２との間のショットキー接触の存在によって、比較的高いままである。
【００９９】
これらの不都合を改善するために、他の実施例は、ゲートＧ電極と、Ａｌ（１−ｘ）ＧａＮ層との間に酸化物層を一体化させる。図２０に示すように、前記の構造は、
平面基板４と、
広いバンドギャップＥｇ１を有する３族窒化物系の同じ半導体材料でできた層を、少なくとも３層有するバッファ層の積層であって、
前記基板４上に配置された、非意図的にドープされている第１バッファ層６と、
前記第１層６上に配置されており、かつ前記基板の平面に直交する方向に沿って予め規定された厚みを有する第２バッファ層８と、
前記第２バッファ層８上に配置されており、かつ前記基板の平面に直交する方向に沿って予め規定された厚みを有する、非意図的にドープされている第３バッファ層１０と、を備えているバッファ層の積層と、
前記第３バッファ層１０上に配置された、前記バッファ層の積層の材料と同一である、広いバンドギャップＥｇ１を有する３族窒化物系の半導体材料からなる、非意図的にドープされた中間層１１と、
前記中間層１１上に配置されており、広いバンドギャップＥｇ２を有する３族窒化物系の半導体材料からなるバリア層１２と、を備え、
前記バリア層１２上に配置されたソースＳ電極およびドレインＤ電極と、
熱酸化型電気絶縁層２４と、
前記電気絶縁層２４上に配置されたゲートＧ電極と、を備える。
【０１００】
当業者であれば、前記絶縁層を堆積するために利用可能な技術は上述されていることを認識するであろう。
【０１０１】
この電気絶縁層２４の存在は、ゲートＧ接触とバリア層１２との間のＭＯＳ（金属酸化物半導体）接触を得ることに寄与する。
【０１０２】
酸化物層２４は、例えば、数ナノメートル〜数ミクロンの厚みを得るために、例えば、ＰＥＣＶＤ（プラズマ援用型化学気相成長）型酸化オーブンを使用した熱酸化によって得ることができる。
【０１０３】
前記酸化物層の存在、およびショットキー接触の排除は、例えば、２０倍のオーダーで漏れ電流を減少させることに寄与し、このようにして、ＨＥＭＴトランジスタの性能を非常に大きく改善することに寄与している。
【０１０４】
上述したパラメーターの関数として得られた閾値電圧は、４Ｖの閾値電圧を有するＨＥＭＴトランジスタを得ることに寄与する。そのため、提示された種々の実施形態によると、この正の閾値電圧は、ノーマリオフ機能を満たすＨＥＭＴトランジスタを得ることに寄与する。前記のような構成要素によって新たな適用分野が可能となる。実際、このように閾値電圧が高いことは、この種の構成要素が、ゲート電圧におけるノイズ（特に電磁ノイズ）等の外部の障害から影響を受けにくくすることに寄与する。
【０１０５】
前記の説明は単に例を示すためのものであって、本発明の範囲を制限するものではない。何れの技術的に考えられ得る実施の変形は、説明した実施形態よりも好まれ得る。例えば、前記説明において使用された材料であるＧａＮは、ＧａＡｓに替えることが可能である。そのため、そのような材料を使用することは、使用されるドーパントのタイプおよび濃度、ならびに層８の寸法および位置は、ＧａＡｓ材料を使用したＨＥＭＴトランジスタの全体的な性質が、本発明に説明されたトランジスタに対応するように選択されることを意味する。
【０１０６】
同様に、本発明で説明された技術方法の工程は、例を示すためのものであって、本明細書で示された例に限定されるものでは全くない。
【０１０７】
最後に、説明された種々の改善点を、本構造を用いて実施されるＨＥＭＴトランジスタに求められる品質や性能に応じて、別々に、または組み合わせて利用してもよいことが十分に理解される。
【０１０８】
本発明は、提示された実施形態に限定されない。本明細書および添付の図面を読むことによって、当業者であれば、その他の変形や実施形態を推定および実施することが可能である。参照番号は、本発明の範囲、または説明の範囲を限定するものと理解することはできない。
【０１０９】
前記の説明においては、ある要素（例えば、層、領域、または基板等）が、他の要素の「上に（above、on）」あるように記載されている場合、前記の要素は、直接的に前記他
の要素の上にあってもよく、あるいは中間要素が存在してもよいことが想定される。
【０１１０】
「第１」、「第２」、「第３」等の用語は、本明細書においては、種々の要素、構成要素、領域、層および／または部分を説明するために使用可能であるということも想定される。これらの要素、領域、層、および／または部分は、これらの用語に限定されてはならない。これらの用語は、ある要素、構成要素、領域、層または部分と、他の領域、層または部分とを区別するためだけに使用されている。したがって、上述された第１の要素、領域、層または部分は、発明の概念の教示から離れることなく、第２の要素、領域、層または部分と称することが可能である。
【０１１１】
さらに、「下に（under、below、lower）」又は「上に（above、upper）」等の相対的
位置に関する用語は、本明細書においては、説明を容易にするため、およびある要素の他の要素に対する位置を図面に示されているように説明するために使用されている。
【０１１２】
相対的位置に関する用語は、本発明に係る素子の、図面に示されている位置に加え、使用または動作中の種々の位置を包含することを意図していることが理解されるだろう。例えば、本発明に係る素子が反転した場合、他の要素の「下に（below、under）」あるとして説明されている要素は、他の要素の「上に（above）」位置することになる。そのため、用語「下に（below）」は、「上に（above）」および「下に（below）」という位置の両方を含み得る。前記素子は、異なる向きに（９０°回転や他の向き）に位置することも可能であり、本明細書で使用される比較位置に関する用語は、結果として解釈されるだろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成29年8月15日(2017.8.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
特に、高電子移動度トランジスタ（ＨＥＭＴ）のためのヘテロ接合構造であって、
平面基板と、
広いバンドギャップＥｇ１を有する３族窒化物系の同じ半導体材料でできた層を、少なくとも３層有するバッファ層の積層であって、
前記基板上に配置された、非意図的にドープされている第１バッファ層と、
前記第１層上に配置されており、かつ前記基板の平面に直交する方向に沿って予め規定された厚みを有する第２バッファ層と、
前記第２バッファ層上に配置されており、かつ前記基板の平面に直交する方向に沿って予め規定された厚みを有する、非意図的にドープされている第３バッファ層と、を備えているバッファ層の積層と、
前記第３バッファ層上に配置されており、前記バッファ層の積層の材料と同一である、広いバンドギャップＥｇ１を有する３族窒化物系の半導体材料からなる、非意図的にドープされた中間層と、
前記中間層上に配置されており、広いバンドギャップＥｇ２を有する３族窒化物系の半導体材料からなるバリア層と、を備え、
前記第２バッファ層は、膜厚のある一部または全てにわたって、実質的に一定のＰ＋ドーピングがされており、
前記第３バッファ層は、全膜厚にわたって非意図的にドープされている第１領域と、前記第１領域に隣接しており、かつＮ＋ドーピングでドープされている少なくとも１つの第２領域と、を備えることを特徴とするヘテロ接合構造。
【請求項２】
前記第３バッファ層の前記第１領域に隣接する前記第２領域は、前記第３バッファ層の前記全膜厚にわたって一定のドーピングがされていることを特徴とする、請求項１に記載のヘテロ接合構造。
【請求項３】
前記第３バッファ層の前記第１領域に隣接する前記第２領域は、前記第３バッファ層の厚みに沿ったガウシアン形状のドーピングがされていることを特徴とする、請求項１に記載のヘテロ接合構造。
【請求項４】
前記第２バッファ層と、前記中間層と前記バリア層との間の境界と、の間の前記基板の平面に直交する方向に沿った距離は、２０ｎｍ未満であることを特徴とする、請求項１に記載のヘテロ接合構造。
【請求項５】
前記第１バッファ層、前記第２バッファ層、前記第３バッファ層、前記中間層および前記バリア層を形成する、３族窒化物系の半導体材料は、ＧａＮを含むことを特徴とする、請求項１に記載のヘテロ接合構造。
【請求項６】
前記Ｎ＋ドーパントはシリコンであることを特徴とする、請求項１に記載のヘテロ接合構造。
【請求項７】
前記基板と前記第１バッファ層との間に挿入された、少なくとも１つの遷移層を含むことを特徴とする、請求項１に記載のヘテロ接合構造。
【請求項８】
請求項１〜７のいずれか１項に記載のヘテロ接合構造と、
前記基板の平面に平行な第１平面内の、予め決められた表面領域のゲート電極と、
それぞれ前記ヘテロ接合構造の前記バリア層の上部の第２平面内に配置された、ドレイン電極およびソース電極と、を含むことを特徴とする高電子移動度トランジスタ。
【請求項９】
前記ヘテロ接合構造の前記第３バッファ層の前記第１領域は、
前記ゲート電極の下に配置されており、かつ前記基板の平面に平行な面内に、前記ゲート電極の前記表面領域と同等またはそれより小さい、表面領域があることを特徴とする、請求項８に記載のトランジスタ。
【請求項１０】
前記ゲート電極の下に位置し、前記バリア層の上に位置する酸化物系絶縁層をさらに備え、前記第１面および前記第２面は一致する、またはオフセットされていることを特徴とする、請求項８に記載のトランジスタ。
【請求項１１】
前記絶縁層は、前記ゲート電極の前記表面領域と同一の前記基板の平面に平行な面内に表面領域を有することを特徴とする、請求項１０に記載のトランジスタ。
【請求項１２】
Ｐ＋ドープされている前記第２バッファ層は、前記トランジスタの前記電極の一つに直接に接続されていないことを特徴とする、請求項８に記載のトランジスタ。
【請求項１３】
請求項８〜１２のいずれか１項に記載の少なくとも１つの高電子移動度トランジスタを備える、半導体を含む電子デバイス。
【請求項１４】
特に、高電子移動度トランジスタのための半導体材料からなるヘテロ接合構造の製造方法であって、
平面基板を準備する工程と、
広いバンドギャップＥｇ１を有する３族窒化物系の同一の半導体材料からなるバッファ層の積層を前記基板上に連続して堆積する工程であって、
非意図的にドープされた、前記半導体材料からなる第１バッファ層を前記基板上に堆積する工程と、
前記基板の平面に対して垂直な方向に沿って予め規定された厚みを有し、かつ全膜厚にわたってＰ＋ドーパントで前記ドーピングが実施された、第２バッファ層を前記第１バッファ層上に堆積する工程と、
前記基板の平面に対して垂直な方向に沿って予め規定された厚みを有し、非意図的にドープされた、前記半導体材料からなる第３バッファ層を、前記第２バッファ層上に堆積する工程と、を含む工程と、
全膜厚にわたって非意図的にドープされた前記第３バッファ層の第１領域に隣接する、前記第３バッファ層の少なくとも領域の一つを、Ｎ＋型のドーパントを使用してドーピングする工程と、
前記バッファ層の積層の材料と同一の、広いバンドギャップＥｇ１を有する３族窒化物系の半導体材料からなる、非意図的にドープされた中間層を、前記第３バッファ層上に堆積する工程と、
広いバンドギャップを有する３族窒化物系の半導体材料からなるバリア層（１２）を、前記中間層（１１）上に堆積する工程と、を含むことを特徴とする製造方法。
【請求項１５】
前記バッファ層の積層における連続堆積は、介在物のないエピタキシー成長によって実施されることを特徴とする、請求項１４に記載のヘテロ接合構造の製造方法。
【国際調査報告】
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