【事件の表示】
　平成　８年特許願第１６４３４３号「不揮発性半導体メモリとその駆動方法及び製造方法」拒絶査定不服審判事件〔平成　９年　４月　４日出願公開、特開平　９−　９２７３９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年６月２５日の出願（国内優先権主張　特願平７−１６３７２７号（平成７年６月２９日）及び特願平７−１７７２８６号（平成７年７月１３日））であって、平成１５年１０月３０日付けで拒絶査定がなされ、これに対して同年１２月３日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成１７年８月９日付けで審尋がなされ、その後同年１０月１１日に回答書が提出されたものである。
　　
２．平成１５年１２月３日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１５年１２月３日付けの手続補正を却下する。
　［理由］
（１）本件補正の内容      　
　本件補正は、特許請求の範囲を補正すると共に、明細書の００２２段落、００３０段落、００３１段落、００３３段落及び００３７段落を補正するものであって、補正後の特許請求の範囲の請求項１ないし４及び請求項８（以下、「補正後請求項１」ないし「補正後請求項４」及び「補正後請求項８」という。）に係る発明は以下のとおりである。
「　【請求項１】　半導体基板と、
　該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第１の絶縁膜と、該第１の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセルと、
　第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と、
　該第１の方向に沿って隣接する２つのメモリセルの各制御ゲート同士を接続して形成されたワードラインと、
　該第１の方向に実質的に直交する第２の方向に沿って隣接する各拡散層同士を接続して形成された第１のビットラインと、を有する不揮発性半導体メモリにおいて、
　前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く、かつ、該ドレイン拡散層上の第１の絶縁膜の膜厚は、該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第１絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第１絶縁膜の膜厚の膜厚よりも薄く形成されており、
　該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第１の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されていることを特徴とする、不揮発性半導体メモリ。
　　【請求項２】　第１の導電型の半導体基板上に第１の絶縁膜を形成する工程と、
　第１の開口を有する第１のレジストパターンをマスクとして、該半導体基板に第２の導電型の第１のドーズ量の不純物を注入し、該第１のレジストパターンを除去してドレイン拡散層を形成する工程と、
　形成されるメモリセルのトンネル領域に対応する第２の開口を有する第２のレジストパターンをマスクとして、該ドレイン拡散層上のトンネル領域となる領域上においてのみ該第１の絶縁膜を除去する工程と、
　該第２のレジストパターンを除去した後、該半導体基板上における該第１の絶縁膜が除去された該トンネル領域に、第１の絶縁膜の膜厚よりも薄い第２の絶縁膜を形成することにより、トンネル絶縁膜を形成する工程と、
　該トンネル絶縁膜が形成された該トンネル領域および各メモリセルにおいて後に形成されるソース拡散層と該ドレイン拡散層との間に形成された第１の絶縁膜を覆うように、所定の幅を有する第１の導電層をパターン形成する工程と、
　該第１の導電層をマスクとして該半導体基板に第２の導電型の第１のドーズ量よりも少ない第２のドーズ量の不純物を注入し、該ドレイン拡散層と接続したソース拡散層を形成する工程と、
　該第１の導電層を覆うように該半導体基板上に第３の絶縁膜を形成し、その上に第２の導電層を所定方向に沿って配置された前記第１の導電層上に位置するようにパターン形成する工程と、
を含み、
　前記第１の絶縁膜を形成する工程において、前記ソース拡散層と該ドレイン拡散層との間にわたって形成される該第１の絶縁膜の膜厚を、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定することを特徴とする不揮発性半導体メモリの製造方法。
　　【請求項３】　第１の導電型の半導体基板上に第１の絶縁膜を形成する工程と、
　形成されるメモリセルのトンネル領域に対応する開口を有するレジストパターンをマスクとして、該半導体基板に第２の導電型の第１のドーズ量の不純物を注入し、ドレイン拡散層を形成する工程と、
　該レジストパターンをマスクとして該ドレイン拡散層上のトンネル領域となる領域上においてのみ該第１の絶縁膜を除去する工程と、
　該レジストパターンを除去した後、該半導体基板上における該第１の絶縁膜が除去された該トンネル領域に第１の絶縁膜の膜厚よりも薄い第２の絶縁膜を形成することにより、トンネル絶縁膜を形成する工程と、
　該トンネル絶縁膜が形成された該トンネル領域および各メモリセルにおいて後に形成されるソース拡散層と該ドレイン拡散層との間に形成された領域を覆うように、所定の幅を有する第１の導電層をパターン形成する工程と、
　該第１の導電層をマスクとして、該半導体基板に所定の角度で第２の導電型の第１のドーズ量よりも少ない第２のドーズ量の不純物を注入し、該ドレイン拡散層と接続したソース拡散層を形成する工程と、
　該第１の導電層を覆うように半導体基板上に第３の絶縁膜を形成し、その上に第２の導電層を所定方向に沿って配置された前記第１の導電層上に位置するようにパターン形成する工程と、
を含み、
　前記第１の絶縁膜を形成する工程において、前記ソース拡散層と該ドレイン拡散層との間にわたって形成される該第１の絶縁膜の膜厚を、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されていることを特徴とする不揮発性半導体メモリの製造方法。
　　【請求項４】　所定の本数の前記第１ビットラインに対して１本の割合でそれぞれ設けられた第２ビットラインと、
　該第２ビットラインに対応する各第１ビットラインを該第２ビットラインにそれぞれ選択的に電気的に接続するように各第１ビットラインに対応してそれぞれ設けられた選択トランジスタとをさらに備え、
　前記メモリセルを所定数毎に複数のブロックに分割して構成された１つのブロックに含まれる全てのメモリセルに接続された全ての第１ビットラインが、対応する第２ビットラインにそれぞれ電気的に接続されるように、対応する選択トランジスタがそれぞれ制御されるとともに、該ブロック以外のブロックに含まれる全てのメモリセルに接続された全ての第１ビットラインがそれぞれフローティング状態になるように、対応する第２ビットラインにそれぞれ接続された選択トランジスタがそれぞれ制御されるように構成されている、請求項１に記載の不揮発性半導体メモリ。」
「【請求項８】　請求項４に記載の不揮発性半導体メモリの駆動方法であって、
　読み出しを行うメモリセルに接続するワードラインに所定の電圧を印加するステップと、
　読み出しを行うメモリセルの拡散層におけるソース領域に接続する第１のビットラインに所定の電圧を印加し、かつ該第１のビットラインに隣接する他の第１のビットラインをフローティング状態とし、さらに、フローティング状態になった該他の第１のビットラインに隣接するさらに他の第１のビットラインに、前記第１のビットラインと同じ電圧を印加するステップと
　を含む不揮発性半導体メモリの駆動方法。」
（２）補正事項の整理
　［補正事項１］
　補正前の請求項１の「該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板との間に形成された第１の絶縁膜と、該第１の絶縁膜上に形成された浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセルと」を、
　補正後請求項１の「該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第１の絶縁膜と、該第１の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセルと」と補正する。
　［補正事項２］
　補正前の請求項１の「前記拡散層におけるドレイン拡散層の濃度は、該拡散層におけるソース拡散層の濃度より高く、かつ、該ドレイン拡散層上の第１の絶縁膜の膜厚は、該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第１絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第１絶縁膜の膜厚の膜厚よりも薄く形成されている」を、
　補正後請求項１の「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く、かつ、該ドレイン拡散層上の第１の絶縁膜の膜厚は、該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第１絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第１絶縁膜の膜厚の膜厚よりも薄く形成されており、」と補正する。
［補正事項３］
　補正前の請求項１の「ことを特徴とする、不揮発性半導体メモリ」を、
　補正後請求項１の「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第１の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されていることを特徴とする、不揮発性半導体メモリ」と補正する。
［補正事項４］
　補正前の請求項２の「該トンネル絶縁膜が形成された該トンネル領域および各メモリセルの該ソース拡散層と該ドレイン拡散層との間に形成された第１の絶縁膜を覆うように、所定の幅を有する第１の導電層をパターン形成する工程」を、
　補正後請求項２の「該トンネル絶縁膜が形成された該トンネル領域および各メモリセルにおいて後に形成されるソース拡散層と該ドレイン拡散層との間に形成された第１の絶縁膜を覆うように、所定の幅を有する第１の導電層をパターン形成する工程」と補正する。
［補正事項５］
　補正前の請求項２の「第３の絶縁膜を形成し、その上に第２の導電層をパターン形成する工程」を、
　補正後請求項２の「該第１の導電層を覆うように該半導体基板上に第３の絶縁膜を形成し、その上に第２の導電層を所定方向に沿って配置された前記第１の導電層上に位置するようにパターン形成する工程」と補正する。
［補正事項６］
　補正前の請求項２の「を含む、不揮発性半導体メモリの製造方法」を、
　補正後請求項２の「を含み、
　前記第１の絶縁膜を形成する工程において、前記ソース拡散層と該ドレイン拡散層との間にわたって形成される該第１の絶縁膜の膜厚を、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定することを特徴とする不揮発性半導体メモリの製造方法」と補正する。
［補正事項７］
　補正前の請求項３の「該トンネル絶縁膜が形成された該トンネル領域および各メモリセルの該ソース拡散層と該ドレイン拡散層との間に形成された領域を覆うように、所定の幅を有する第１の導電層をパターン形成する工程」を、
　補正後請求項３の「該トンネル絶縁膜が形成された該トンネル領域および各メモリセルにおいて後に形成されるソース拡散層と該ドレイン拡散層との間に形成された領域を覆うように、所定の幅を有する第１の導電層をパターン形成する工程」と補正する。
［補正事項８］
　補正前の請求項３の「該第１の導電層を覆うように半導体基板上に第３の絶縁膜を形成し、その上に第２の導電層をパターン形成する工程」を、
　補正後請求項３の「該第１の導電層を覆うように半導体基板上に第３の絶縁膜を形成し、その上に第２の導電層を所定方向に沿って配置された前記第１の導電層上に位置するようにパターン形成する工程」と補正する。
  ［補正事項９］
　補正前の請求項３の「を含む、不揮発性半導体メモリの製造方法」を、
　補正後請求項３の「を含み、
　前記第１の絶縁膜を形成する工程において、前記ソース拡散層と該ドレイン拡散層との間にわたって形成される該第１の絶縁膜の膜厚を、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されていることを特徴とする不揮発性半導体メモリの製造方法」と補正する。
［補正事項１０］
　補正前の請求項４の「前記メモリセルを複数のブロックに分割して構成された１つのブロックに含まれる全てのメモリセルに接続された全ての第１ビットラインが、対応する第２ビットラインにそれぞれ電気的に接続されるように、対応する選択トランジスタがそれぞれ制御される」を、
　補正後請求項４の「前記メモリセルを所定数毎に複数のブロックに分割して構成された１つのブロックに含まれる全てのメモリセルに接続された全ての第１ビットラインが、対応する第２ビットラインにそれぞれ電気的に接続されるように、対応する選択トランジスタがそれぞれ制御される」と補正する。
［補正事項１１］
　補正前の請求項８の「読み出しを行うメモリセルの拡散層におけるソース領域に接続する第１のビットラインに所定の電圧を印加し、かつ該第１のビットラインに隣接する他の第１のビットラインをフローティング状態とし、さらに、フローティング状態になった該他の第１のビットラインに隣接するさのに他の第１のビットラインに、前記第１のビットラインと同じ電圧を印加するステップと」を、
　補正後請求項８の「読み出しを行うメモリセルの拡散層におけるソース領域に接続する第１のビットラインに所定の電圧を印加し、かつ該第１のビットラインに隣接する他の第１のビットラインをフローティング状態とし、さらに、フローティング状態になった該他の第１のビットラインに隣接するさらに他の第１のビットラインに、前記第１のビットラインと同じ電圧を印加するステップと」と補正する。
［補正事項１２］
　補正前の請求項９を削除する。
［補正事項１３］
　明細書の００２２段落、００３０段落、００３１段落、００３３段落及び００３７段落を補正する。
　
（３）本件補正についての検討
（３−１）補正の目的の適否及び新規事項の追加について
［補正事項１について］
　補正事項１についての補正は、「半導体基板」及び「浮遊ゲート」と、「第１の絶縁膜」との位置関係を明りょうにするためのものであって、明りょうでない記載の釈明を目的とするものである。また、「半導体基板」、「浮遊ゲート」及び「第１の絶縁膜」との相互の位置関係は、願書に最初に添付した明細書又は図面（以下、「当初明細書等」という。）の図１５、その説明である００７３段落（「各メモリセルＣ’においては、半導体基板３１上に絶縁膜を介して浮遊ゲート３５が形成されている。」）及び００７４段落に記載されており、補正事項１についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
［補正事項２について］
　補正事項２についての補正は、「拡散層におけるドレイン拡散層の濃度」及び「拡散層におけるソース拡散層の濃度」の「濃度」が「不純物濃度」であることを明確にするためであって、半導体分野において、不純物が拡散された「拡散層」である「ドレイン拡散層」及び「ソース拡散層」の「濃度」が、一般的に「不純物濃度」を意味するのは明らかであるから、明りょうでない記載の釈明を目的とするものである。
　また、「第１絶縁膜の膜厚の膜厚よりも薄く形成されている」の後に、「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第１の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されている」を追加するために、「第１絶縁膜の膜厚の膜厚よりも薄く形成されている」を、「第１絶縁膜の膜厚の膜厚よりも薄く形成されており、」と補正することは、明りょうでない記載の釈明を目的とするものである。
　さらに、補正事項２についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
［補正事項３について］
　補正事項３についての補正は、「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第１の絶縁膜の膜厚」について、「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されている」と技術的に限定するものであって、特許請求の範囲の減縮を目的とするものである。
　また、当初明細書等の図１７及び００８４段落には、「書き込み時に浮遊ゲート３５に所定の電圧を印加した場合において、半導体基板３１に流れる電流のゲート絶縁膜３４の膜厚に対する依存性について説明する。図１７は、書き込み電流（即ち、ドレイン拡散層９と浮遊ゲート３５間に流れるトンネル電流）に対するリーク電流（即ち、半導体基板３１に流れる電流）の比を、ゲート絶縁膜３４の膜厚に対してプロットしたものである。トンネル絶縁膜３３の厚さは１１ｎｍ（１１０Å）で、ドレイン拡散層への印加電圧は１１Ｖとしている。図１７から分かるように、ゲート絶縁膜３４を１７ｎｍ以上とすると、半導体基板３１に流れるリーク電流をトンネル電流より小さくすることができる。」と記載されており、補正事項３についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
［補正事項４について］
　補正事項４についての補正は、「各メモリセルの該ソース拡散層と該ドレイン拡散層」が「第１の導電層をパターン形成する工程」より後の工程において形成されるものであることを明確にするために、「各メモリセルの該ソース拡散層と該ドレイン拡散層」を「各メモリセルにおいて後に形成されるソース拡散層と該ドレイン拡散層」と補正するものであって、明りょうでない記載の釈明を目的とするものである。
　また、補正事項４についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
［補正事項５について］
　補正事項５についての補正は、「第３の絶縁膜」の形成個所及び「第２の導電層」と第１の導電層との位置関係を明りょうにするとともに、特許請求の範囲の減縮を目的とするものである。
　また、補正事項５についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
［補正事項６について］
　補正事項６についての補正において、「を含む、」の後に「前記第１の絶縁膜を形成する工程において、前記ソース拡散層と該ドレイン拡散層との間にわたって形成される該第１の絶縁膜の膜厚を、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定することを特徴とする」を補正により追加するために、「を含む、」を「を含み、」とすることは、明りょうでない記載の釈明を目的とするものであり、また、補正事項６についての補正は、「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第１の絶縁膜の膜厚」について、「前記第１の絶縁膜を形成する工程において」、「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されている」と技術的に限定することにより、特許請求の範囲の減縮を目的とするものである。
　また、当初明細書等の図１７及び００８４段落には、「書き込み時に浮遊ゲート３５に所定の電圧を印加した場合において、半導体基板３１に流れる電流のゲート絶縁膜３４の膜厚に対する依存性について説明する。図１７は、書き込み電流（即ち、ドレイン拡散層９と浮遊ゲート３５間に流れるトンネル電流）に対するリーク電流（即ち、半導体基板３１に流れる電流）の比を、ゲート絶縁膜３４の膜厚に対してプロットしたものである。トンネル絶縁膜３３の厚さは１１ｎｍ（１１０Å）で、ドレイン拡散層への印加電圧は１１Ｖとしている。図１７から分かるように、ゲート絶縁膜３４を１７ｎｍ以上とすると、半導体基板３１に流れるリーク電流をトンネル電流より小さくすることができる。」と記載されており、補正事項６についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
［補正事項７について］
　［補正事項４について］における検討と同様の理由により、補正事項７についての補正は、明りょうでない記載の釈明を目的とするものであり、また、補正事項７についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
［補正事項８について］
　補正事項８についての補正は、「第２の導電層」と第１導電層との位置関係を明りょうにするものであって、明りょうでない記載の釈明を目的とすると共に、特許請求の範囲の減縮を目的とするものであり、また、補正事項８についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
［補正事項９について］
　［補正事項６について］における検討と同様の理由により、補正事項９についての補正は、特許請求の範囲の減縮を目的とするものであり、また、補正事項９についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
［補正事項１０について］
　補正事項１０についての補正は、メモリセルを「複数のブロックに分割して構成された１つのブロック」を構成する際に、「メモリセルを所定数毎に」「複数にブロックを分割」すると技術的に限定するものであって、特許請求の範囲の減縮を目的とするものである。
　また、当初明細書等の図３９及び０１２２段落には、「（実施例６）図３９は、本発明の非対称メモリセルアレイを複数のブロック４１０に分割した場合の不揮発性半導体メモリ４００の構成を示す。このように、メモリセルアレイを所定のブロックに分割することにより、配線の寄生容量及び抵抗が低減され、動作の高速化を図ることができる。」と記載されており、補正事項１０についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
［補正事項１１について］　　
　補正事項１１についての補正は、実質的に、「さのに」を「さらに」と補正するものであって、誤記の訂正を目的とするものである。
　また、補正事項１１についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。　
［補正事項１２について］
　請求項の削除を目的とするものである。　
　
［補正事項１３について］
　補正事項１３についての補正は、特許請求の範囲の請求項の補正に明細書の記載を整合させるためのものであって、明りょうでない記載の釈明を目的とするものである。
　また、補正事項１３についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
　　　
　したがって、本件補正は、請求項の削除、特許請求の範囲の減縮、誤記の訂正及び明りょうでない記載の釈明を目的とするものであって、且つ、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第４項第１号、第２号、第３号及び第４号に規定された要件を満たすと共に、同法同条第３項に規定された要件をも満足するものである。
　　
（３−２）独立特許要件について
　本件補正後の発明の独立特許要件について検討する。
　本件補正後の請求項１に係る発明は、請求項１に記載される「第１絶縁膜の膜厚の膜厚」が「第１絶縁膜の膜厚」の誤記であると認定し、その特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのものである。
　「半導体基板と、
　該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第１の絶縁膜と、該第１の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセルと、
　第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と、
　該第１の方向に沿って隣接する２つのメモリセルの各制御ゲート同士を接続して形成されたワードラインと、
　該第１の方向に実質的に直交する第２の方向に沿って隣接する各拡散層同士を接続して形成された第１のビットラインと、を有する不揮発性半導体メモリにおいて、
　前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く、かつ、該ドレイン拡散層上の第１の絶縁膜の膜厚は、該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第１絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第１絶縁膜の膜厚よりも薄く形成されており、
　該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第１の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されていることを特徴とする、不揮発性半導体メモリ。」（以下、「補正発明１」という。）
　　
（３−３）刊行物に記載された発明
　刊行物１：特開平６−１９６７１１号公報
　刊行物１は、本願の国内優先権主張日前に日本国内で頒布されたものであって、図１ないし図３及び図９とともに、以下の事項が記載されている。
「【請求項２】　第１導電型の半導体基板の一主面に第１ゲート絶縁膜を介して設けられたフローティングゲートと、このフローティングゲートの上部に第２ゲート絶縁膜を介して設けられたコントロールゲートと、上記フローティングゲートを挟むように半導体基板上に形成され、低濃度の第２導電型の半導体領域中に高濃度の第２導電型の半導体領域が形成されてなり、一方において高濃度の半導体領域まで延びて上記フローティングゲートの一端側とオーバーラップし、他方において低濃度の半導体領域のみが上記フローティングゲートの他端側とオーバーラップするような一対のソース，ドレインを構成する半導体領域と備え、フローティングゲートから第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって上記一対のソース，ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース，ドレインに電子を引き抜くという書き込み動作と、上記一対のソース，ドレイン又は半導体基板から第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によってフローティングゲートに電子を注入するという消去動作と、上記コントロールゲートの電位を高くして一方のソース，ドレイン領域から他方のソース，ドレイン領域にメモリ電流が流れるか否かをセンスするという読み出し動作を行わせることを特徴とする不揮発性記憶装置。
【請求項３】　上記複数のメモリセルのコントロールゲートが接続されてなるワード線に対して直交する方向に延長されるよう上記一対のソース，ドレインを構成する半導体領域が形成されてデータ線方向に並ぶ複数のメモリセルに対して共通に設けられるものであり、１つのソース，ドレインを構成する半導体領域を上記フローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する２つのメモリセルにおいて共通に用いることを特徴とする請求項１又は請求項２の不揮発性記憶装置。」（請求項２及び請求項３）
「【作用】上記した手段によれば、１つのソース，ドレインをワード線方向に隣接する２つのメモリセルに対して、データ線又はソース線として互いに共用できるからメモリセルサイズの実質的な小型化が可能となり、トンネル電流によって書き込み動作と消去動作を行うものである・・・。
【００１５】
【実施例】図１には、この発明に係る不揮発性記憶装置の一実施例のメモリアレイ部の回路図が示されている。同図には、代表としてワード線Ｗ０〜Ｗ２、データ線Ｄ０〜Ｄ３と、メモリセルＱ００〜Ｑ２２が例示的に示されている。
【００１６】メモリセルは、Ｑ０２により例示的に示されているように、黒く示した一方のソース，ドレインは埋め込みＮ+ 層からなり、フローティングゲートと第１ゲート絶縁膜を介してオーバーラップする部分を持つ。これに対して、線で示された他方のソース，ドレインは、埋め込みＮ- 層からなり、フローティングゲートと第１ゲート絶縁膜を介してオーバーラップする部分を持つ。
【００１７】メモリセルＱ０１について説明すると、データ線Ｄ２に接続されるソース，ドレインは、上記のように埋め込みＮ+ 層であるが、同じデータ線Ｄ２に接続される隣接するメモリセルＱ０２においては、上記のように埋め込みＮ- 層からなるものである。それ故、１つのデータ線Ｄ２は、埋め込みＮ+ 層が同図において縦方向に延長されて構成され、その右端にＮ- 層が並んで配置される。このことは、次に説明するレイアウト図及び断面構造図から明らかになるであろう。
【００１８】ワード線Ｗ０〜Ｗ２は、上記データ線Ｄ０〜Ｄ３と交差するよう同図において横方向に延長される。ワード線Ｗ０は、同じ行に配置されるメモリセルＱ００〜Ｑ０２のコントロールゲートに接続される。実際には、後述するようにコントロールゲートとワード線と一体的に形成される。
【００１９】上記のようなメモリアレイの構成では、データ線Ｄ１は、その左側に配置されるメモリセルＱ００〜Ｑ２０に対してはソース線とし、右側に配置されるメモリセルＱ０１〜Ｑ２１に対してドレイン線として共通に用いられる。同様に、データ線Ｄ２は、その左側に配置されるメモリセルＱ０１〜Ｑ２１に対してはソース線とし、右側に配置されるメモリセルＱ０２〜Ｑ２２に対してドレイン線として共通に用いられる。・・・
【００２０】図２には、上記メモリアレイ部の一実施例のレイアウト図が示されている。同図において、細い実線で示されたようにコントロールゲートと一体的に形成されるワード線Ｗ０〜Ｗ２が横方向に延長されている。これに対して、一点鎖線で示されたデータ線Ｄ０〜Ｄ３は、上記ワード線と交差するように縦方向に延長される。データ線Ｄ０について説明すると、比較的大きな幅をもって形成された埋め込みＮ+ 層に対して、その右側にそって比較的細い幅をもって形成される埋め込みＮ- 層が設けられる。他のデータ線Ｄ１〜Ｄ３においても同様である。
【００２１】上記２つのデータ線Ｄ０，Ｄ１の間には、実線で示されたフローティングゲートが設けられる。・・・
【００２２】図３の（Ａ）には、図２の矢印Ａ方向の概略構造断面図が示され、（Ｂ）には、図２の矢印Ｂ方向の概略構造断面図が示されている。（Ａ）においては、ワード線に沿った断面図であり、データ線Ｄ０〜Ｄ３は埋め込みＮ+ 層に対して右側に埋め込みＮ- 層が形成されるよう左右非対称に構成される。上記Ｎ- 層とＮ+ 層間の基板表面には、トンネル絶縁膜を構成する薄い厚さの第１ゲート絶縁膜を介して、フローティングゲートＦＧが形成される。このフローティングゲートＦＧの両端は、上記第１ゲート絶縁膜を介してＮ- 層とＮ+ 層にオーバーラップしていてる。コントロールゲートＣＧと一体的に構成されるワード線Ｗ０は、上記フローティングゲートＦＧの上部に第２ゲート絶縁膜を介して形成される。」（００１４段落ないし００２２段落）
「【００４１】図９には、上記図１の実施例に対応したメモリアレイの書き込み動作の一例を説明するための回路図が示されている。この実施例では、メモリセルのフローティングゲートＦＧから電子をＦ−Ｎ（ファウラー・ノルトハイス）トンネル電流によってソース線側に引き抜くことを書き込み動作という。同図には、メモリアレイの選択回路がスイッチの形態で示されている。すなわち、ワード線の選択は、ワード線選択スイッチＳＷＷにより行われ、データ線とソース線の選択はデータ線選択スイッチＳＷＤにより行われる。
【００４２】例示的に示されたワード線Ｗ０とＷｊのうち、ワード線Ｗ０を選択し、例示的に示されたデータ線Ｄ１〜Ｄ４のうち、データ線Ｄ１とＤ２を選択してメモリセルＱ０１を選択ビットとして書き込み動作を行う場合、選択ワード線Ｗ０にはワード線スイッチＳＷＷのスイッチＳ６により−ＶＰＰＷのような負の高電圧が供給される。この電圧−ＶＰＰＷは、例えば−７Ｖのような電圧にされる。・・・
【００４３】データ線Ｄ１は、データ線スイッチＳＷＤのスイッチＳ２によりフローティング（ＯＰＥＮ）状態又は回路の接地電位ＧＮＤが与えられる。これに対して、データ線Ｄ２には、スイッチＳ３により電源電圧ＶＣＣに対応した約５Ｖの書き込み電圧ＶＤＷが供給される。・・・
【００４４】この状態により、メモリセルＱ０１のフローティングゲートの電位は、・・・上記コントロールゲートの電位−ＶＰＰＷ（−７Ｖ）、データ線Ｄ２の電位ＶＤＷ（５Ｖ）及び基板電位０Ｖにより決められ、上記電圧ＶＤＷより低い電位ＶＦとなる。そして、ＶＤＷ−ＶＦなる電圧が第１ゲート絶縁膜に加わる結果、Ｆ−Ｎトンネル電流が流れてフローティングゲート中の電子がデータ線Ｄ２を構成する埋め込みＮ+ に放出される。この結果、消去状態のおいて約５Ｖ程度の高いしきい値電圧を持つメモリセルＱ０１が、上記電子の放出により１Ｖ程度に低くされる。
【００４５】上記埋め込みＮ+ を共有する非選択のメモリセルＱ０２において、第１ゲート絶縁膜を介してフローティングゲートとオーバーラップするのは、上記のような高不純物濃度のＮ+ 層ではなく、低不純物濃度のＮ- 層である。このような低濃度のＮ- 層においては、フローティングゲートとオーバーラップする部分に空乏層又はＰ型反転層が形成される。このような空乏層が形成されると、Ｎ- 層とフローティンクゲート間に加わる電圧ＶＤＷ−ＶＦ’の一部が上記空乏層形成に使用されるので、第１ゲート絶縁膜に加わる電圧がその分小さくなり、上記のようなＦ−Ｎトンネル電流が流れない。」（００４１段落ないし００４５段落）
　
　そして、図１，００１６段落の「メモリセルは、Ｑ０２により例示的に示されているように、黒く示した一方のソース，ドレインは埋め込みＮ+ 層からなり・・・。これに対して、線で示された他方のソース，ドレインは、埋め込みＮ- 層からなり・・・。」、図３及び００２２段落の「図３の（Ａ）には、図２の矢印Ａ方向の概略構造断面図が示され・・・ている。（Ａ）においては、ワード線に沿った断面図であり、データ線Ｄ０〜Ｄ３は埋め込みＮ+ 層に対して右側に埋め込みＮ- 層が形成されるよう左右非対称に構成される。上記Ｎ- 層とＮ+ 層間の基板表面には、トンネル絶縁膜を構成する薄い厚さの第１ゲート絶縁膜を介して、フローティングゲートＦＧが形成される。」との記載より、データ線がソース、ドレイン埋め込みＮ＋層又はソース、ドレインＮ−層、言い換えると、高濃度の半導体領域からなるソース、ドレイン領域又は低濃度の半導体領域からなるソース、ドレイン領域から形成されるものであることは明らかである。
　
　したがって、刊行物１には、以下の発明が記載されている。
　
 　「複数のメモリセルのコントロールゲートが接続されてなるワード線に対して直交する方向に延長されるよう一対のソース，ドレインを構成する半導体領域が形成されてデータ線方向に並ぶ複数のメモリセルに対して共通に設けられるものであり、１つのソース，ドレインを構成する半導体領域をフローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する２つのメモリセルにおいて共通に用いることを特徴とする不揮発性記憶装置において、
　第１導電型の半導体基板の一主面に第１ゲート絶縁膜を介して設けられた前記フローティングゲートと、前記フローティングゲートの上部に第２ゲート絶縁膜を介して設けられた前記コントロールゲートと、前記フローティングゲートを挟むように前記半導体基板上に形成され、低濃度の第２導電型の半導体領域中に高濃度の第２導電型の半導体領域が形成されてなり、一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース，ドレインを構成する半導体領域と、
　前記高濃度の半導体領域からなるソース、ドレイン領域又は前記低濃度の半導体領域からなるソース、ドレイン領域から形成され、前記ワード線に対して直交する方向に延長されたデータ線とを備え、
　前記フローティングゲートから前記第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって前記一対のソース，ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース，ドレインに電子を引き抜くという書き込み動作を行わせることを特徴とする不揮発性記憶装置。」
　
（３−４）対比・判断
　補正発明１と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明の、「コントロールゲート」、「フロ−ティングゲート」、「ワード線」、「第１ゲート絶縁膜」、「第２ゲート絶縁膜」及び「不揮発性記憶装置」は、それぞれ、補正発明１の、「制御ゲート」、「浮遊ゲート」、「ワードライン」、「第１の絶縁膜」、「第２の絶縁膜」及び「不揮発性半導体メモリ」に相当する。
（ｂ）刊行物発明の「データ線」が補正発明１の「第１のビットライン」に相当し、刊行物発明の「半導体領域からなるソース、ドレイン領域から形成され」た「データ線」において、データ線の延長方向において隣接する「半導体領域からなるソース、ドレイン領域」が相互に接続されていることは明らかであり、また、補正発明１の「ワードライン」は「第１の方向」に沿って形成されている。
　したがって、刊行物発明の「半導体領域からなるソース、ドレイン領域から形成され、前記ワード線に対して直交する方向に延長されたデータ線」は、補正発明１の「該第１の方向に実質的に直交する第２の方向に沿って隣接する各拡散層同士を接続して形成された第１のビットライン」に相当する。
（ｃ）刊行物発明の「複数のメモリセルのコントロールゲートが接続されてなるワード線」は、補正発明１の「該第１の方向に沿って隣接する２つのメモリセルの各制御ゲート同士を接続して形成されたワードライン」に相当する。
（ｄ）刊行物発明の「第１導電型の半導体基板の一主面に第１ゲート絶縁膜を介して設けられた前記フローティングゲートと、前記フローティングゲートの上部に第２ゲート絶縁膜を介して設けられた前記コントロールゲートと」を備えたメモリセルは、補正発明１の「該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第１の絶縁膜と、該第１の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセル」に相当する。
（ｅ）刊行物発明においては、ワード線の延長する方向に複数のメモリセルが配列されるとともに、前記ワード線に対して直交する方向に延長されたデータ線方向においても複数のメモリセルが並んでおり、刊行物発明において、複数のメモリセルがマトリクス状に形成されていることは明らかであるので、刊行物発明の「複数のメモリセルのコントロールゲートが接続されてなるワード線に対して直交する方向に延長されるよう一対のソース，ドレインを構成する半導体領域が形成されてデータ線方向に並ぶ複数のメモリセルに対して共通に設けられるもの」は、補正発明１の「該半導体基板上にマトリクス状に形成された複数のメモリセル」に相当する。
（ｆ）補正発明１において、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高」いから、「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流」とは、前記拡散層においてソース拡散層より不純物濃度の高いドレイン拡散層と「浮遊ゲートとの間に流れるトンネル電流」を意味しており、刊行物発明の「一対のソース，ドレインのうちの高濃度半導体領域」が、補正発明１のソース拡散層より不純物濃度が高い「ドレイン拡散層」に相当するから、刊行物発明の「前記フローティングゲートから前記第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって前記一対のソース，ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース，ドレインに電子を引き抜くという書き込み動作」は、補正発明１の「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う」ことに相当する。
（ｇ）補正発明１において、「ワードライン」は「該第１の方向に沿って隣接する２つのメモリセルの各制御ゲート同士を接続して形成され」、「該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第１の絶縁膜と、該第１の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセル」を備えるから、補正発明１においては、浮遊ゲートが第１の方向に配列されている。
　したがって、刊行物発明の「第２導電型の半導体領域」であって、「前記フローティングゲートを挟むように前記半導体基板上に形成され」た「一対のソース、ドレインを構成する半導体領域」は、補正発明１の「第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層」に相当する。
（ｈ）上記（ｆ）で検討したように、刊行物発明の「一対のソース，ドレインのうちの高濃度半導体領域」が、補正発明１のソース拡散層より不純物濃度が高い「ドレイン拡散層」に相当し、刊行物発明の「一対のソース，ドレインのうち」の「低濃度」の「半導体領域」が、補正発明１の「前記拡散層におけるドレイン拡散層」より「不純物濃度」が高くない「該拡散層におけるソース拡散層」に相当するから、刊行物発明が「前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース，ドレインを構成する半導体領域」を備えることは、補正発明１が「ソース拡散層」と「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く」なっている「ドレイン拡散層」とを備えることに相当する。
　
　したがって、補正発明１と刊行物発明は、
「半導体基板と、
　該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第１の絶縁膜と、該第１の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセルと、
　第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と、
　該第１の方向に沿って隣接する２つのメモリセルの各制御ゲート同士を接続して形成されたワードラインと、
　該第１の方向に実質的に直交する第２の方向に沿って隣接する各拡散層同士を接続して形成された第１のビットラインと、を有する不揮発性半導体メモリにおいて、
　前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く形成されており、
　該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行うことを特徴とする、不揮発性半導体メモリ。」の点で一致し、以下の各点で相違する。
　
　相違点１
　補正発明１は、「第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と」を備えるとともに、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く、かつ、該ドレイン拡散層上の第１の絶縁膜の膜厚は、該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第１絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第１絶縁膜の膜厚よりも薄く形成されて」いるのに対して、
　刊行物発明は、「１つのソース，ドレインを構成する半導体領域をフローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する２つのメモリセルにおいて共通に用いる」とともに、「前記フローティングゲートを挟むように前記半導体基板上に形成され、低濃度の第２導電型の半導体領域中に高濃度の第２導電型の半導体領域が形成されてなり、一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース，ドレインを構成する半導体領域」を備えている点。
　相違点２
　補正発明１は、「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第１の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されている」のに対して、
　刊行物発明は、「前記フローティングゲートから前記第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって前記一対のソース，ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース，ドレインに電子を引き抜くという書き込み動作を行わせる」ものである点。
　
　各相違点について以下で検討する。
［相違点１について］
　相違点１については、補正発明１が「第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と」を備えるとともに、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高」いのに対して、刊行物発明は、「１つのソース，ドレインを構成する半導体領域をフローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する２つのメモリセルにおいて共通に用いる」とともに、「前記フローティングゲートを挟むように前記半導体基板上に形成され、低濃度の第２導電型の半導体領域中に高濃度の第２導電型の半導体領域が形成されてなり、一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース，ドレインを構成する半導体領域」を備えている点（相違点１−１）と、補正発明１が、「該ドレイン拡散層上の第１の絶縁膜の膜厚は、該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第１絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第１絶縁膜の膜厚よりも薄く形成されて」いるのに対して、刊行物発明は、上記構成を備えていない点（相違点１−２）に区分して検討する。
　
　（相違点１−１について）
　（ｉ）前記（ｇ）で検討したように、刊行物発明の「第２導電型の半導体領域」であって、「前記フローティングゲートを挟むように前記半導体基板上に形成され」た「一対のソース、ドレインを構成する半導体領域」は、補正発明１の「第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層」に相当する。
　（ｊ）前記（ｆ）及び（ｈ）において検討したように、刊行物発明の「一対のソース，ドレインのうちの高濃度半導体領域」が、補正発明１のソース拡散層より不純物濃度が高い「ドレイン拡散層」に相当し、刊行物発明の「一対のソース，ドレインのうち」の「低濃度」の「半導体領域」が、補正発明１の「前記拡散層におけるドレイン拡散層」より「不純物濃度」が高くない「該拡散層におけるソース拡散層」に相当する。
　（ｋ）刊行物発明は、「前記フローティングゲートを挟むように前記半導体基板上に形成され」、「一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース，ドレインを構成する半導体領域」を備え、言い換えると、刊行物発明においては、「一対のソース、ドレインを構成する半導体領域」の「ソース」及び「ドレイン」のいずれもが、「前記フローティングゲートの一端側とオーバーラップし」ており、一方、補正発明１は、「該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第１の絶縁膜と、該第１の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセル」であって、「該ドレイン拡散層と前記浮遊ゲートとの間に」トンネル電流が流れる構成を備えるものであり、「ドレイン拡散層」と「浮遊ゲート」が重なり部分を備えることは明らかであるから、補正発明１において、「ソース拡散層」と「浮遊ゲート」が重なり部分を備えるようにするか否かは明らかでないとしても、「ソース拡散層」と「浮遊ゲート」が重なり部分を備えるようにするか否かはメモリセルの特性に応じて当業者が適宜設定し得る程度の技術的事項にすぎない。
　（ｌ）刊行物発明において、「一つのソース、ドレインを構成する半導体領域」において、高濃度の「ドレイン」と低濃度の「ソース」の形成位置について、「低濃度の第２導電型の半導体領域中に高濃度の第２導電型の半導体領域が形成されて」いると限定しており、一方、補正発明１の「第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層」は、「第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され」た「１つ」の拡散層であって、「該２つのメモリセルの一方のメモリセルに対」しては「ドレイン拡散層」として働き、「該２つのメモリセル」の「他方のメモリセルに対」しては「ソース拡散層」として働いており、前記「含む拡散層」は、「ソース拡散層の不純物濃度より高」い「ドレイン拡散層」と、「ドレイン拡散層の不純物濃度」より高くない「ソース拡散層」を含んでいるので、不揮発性半導体メモリにおける、高濃度の半導体領域の「ドレイン」と低濃度の半導体領域の「ソース」の形成位置については、メモリセルの特性に応じて当業者が適宜設定し得る程度の技術的事項にすぎない。
　よって、相違点１−１については、当業者が必要に応じて適宜設定できたものである。
　
　（相違点１−２について）
　（ｍ）不揮発性半導体メモリにおいて、ドレイン領域上のゲート酸化膜の一部をソース領域側のゲート酸化膜より薄く形成することは、例えば、特開昭６１−１８２２６７号公報（特に、第２図（ａ）ないし（ｄ）及び第１頁右下欄〜第２頁左上欄参照。第１のゲート酸化膜７の一部で、ドレイン領域となるＮ型拡散層５上に形成された薄いシリコン酸化膜６を備え、薄いシリコン酸化膜６は、第１のゲート酸化膜７のソース領域１１ａ側の酸化膜の厚さより薄く形成したＥＥＰＲＯＭが記載されている）及び、特開平３−２６８３６５号公報（特に、第１図（ｆ）、（ｇ）、第２図及び第３頁左下欄〜同頁右下欄参照。ゲート絶縁膜５のドレイン領域上にトンネル絶縁膜のＳｉＯ２膜６を備え、ＳｉＯ２膜６は、ゲート絶縁膜のソース領域上での厚さより薄く形成したＥＥＰＲＯＭが記載されている）に記載されるように従来周知である。
　（ｎ）刊行物発明において、「前記フローティングゲートから前記第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって前記一対のソース，ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース，ドレインに電子を引き抜くという書き込み動作」において、「ドレイン」上の第１ゲート絶縁膜がトンネル絶縁膜であることは明らかであるから、刊行物発明において、トンネル電流を流す必要がない「第１ゲート絶縁膜」の部分、言い換えると、ソース上の「第１ゲート絶縁膜」の部分及び、ドレイン上でトンネル電流を流さない「第１ゲート絶縁膜」の部分を、ドレインでトンネル電流を流す「第１ゲート絶縁膜」の部分より膜厚とすることは、前記（ｍ）に記載した従来周知の技術のように「ドレイン領域上のゲート酸化膜の一部をソース領域側のゲート酸化膜より薄く形成すること」により、当業者が容易になし得たものであって、刊行物発明において、前記（ｍ）に記載した従来周知の技術のように「ドレイン領域上のゲート酸化膜の一部をソース領域側のゲート酸化膜より薄く形成すること」によって得られる構成は、補正発明１の「該ドレイン拡散層上の第１の絶縁膜の膜厚は、該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第１絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第１絶縁膜の膜厚よりも薄く形成」したものと、同等であることは、当業者にとって明らかである。
　
　したがって、相違点１は、当業者が刊行物１に記載された発明及び従来周知の技術に基づいて容易になし得たものである。
　
［相違点２について］
　相違点２については、補正発明１は、「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う」のに対して、刊行物発明は、「前記フローティングゲートから前記第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって前記一対のソース，ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース，ドレインに電子を引き抜くという書き込み動作を行わせる」ものである点（相違点２−１）と、補正発明１が、「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第１の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されている」のに対して、刊行物発明において、上記構成を備えているか否か明らかでない点（相違点２−２）に区分して検討する。
　
　（相違点２−１について）
　相違点２−１については、前記（ｆ）で検討したとおり、実質的な相違点ではない。
　（相違点２−２について）
　（ｏ）不揮発性半導体装置において、トンネル絶縁膜を薄くするとデータ書込時において、ゲート絶縁膜とドレイン拡散層との間でバンド間リークが生ずることは、例えば、特開平４−３５６９６９号公報に「薄いゲート酸化膜の下にＮ型拡散層の端が位置するから、いわゆるゲート制御型のband-to-band接合リークを生じるため、Ｎ型拡散層に高電圧を印加できない。」（０００３段落）及び「この発明によれば、フローティングゲートの側壁側に、フローティングゲートと電気的に接続する導電性側壁スペースを設け、それによってゲート酸化膜の膜厚とそれ以外の膜厚を異ならすことができるようにし、ソース又は／及びドレインと導電性側壁スペーサのオーバーラップ部を薄くできてこれをトンネル領域とし、書込み／消去特性を向上できる。また、ソース又は／及びドレインの端が位置するゲート酸化膜を従来より厚くできるので、接合リークの発生を防止できる。」（０００６段落）と記載されるように従来周知である。
　（ｐ）前記（ｍ）で検討したとおり、ドレイン拡散層上のゲート絶縁膜を他のゲート絶縁膜より膜厚を薄く形成することは、不揮発性半導体メモリの分野において従来周知であり、前記（ｏ）で検討したように、不揮発性半導体装置において、トンネル絶縁膜を薄くするとデータ書込時において、ゲート絶縁膜とドレイン拡散層との間でバンド間リークが生ずることは従来周知であって、刊行物発明に、「前記フローティングゲートから前記第１ゲート絶縁膜を通して」高濃度半導体領域のドレインに「Ｆ−Ｎトンネル電流」が流れる構成において、従来周知の如く、ドレイン拡散層上のゲート絶縁膜を他のゲート絶縁膜より膜厚を薄く形成する構成とすることにより、結果として、前記周知文献の特開平４−３５６９６９号公報の０００６段落に記載される「接合リークの発生を防止できる。」という作用効果が奏せられることは明らかである。
　（ｑ）不揮発性半導体装置において、ゲート絶縁膜を介して浮遊ゲートからドレイン領域へトンネル電流を流すことによりメモリセルへの書き込みを行う際に、浮遊ゲートからドレイン領域へのトンネル電流と比較して、浮遊ゲートから半導体基板へ流れるリーク電流を小さくすることにより、トンネル電流により書き込み効率を向上させることができることは、例えば、特開平４−３５６９６９号公報にも記載されるように従来周知である。
　（ｒ）したがって、刊行物発明に前記（ｍ）に記載した周知技術を用いて、ドレイン拡散層上のゲート絶縁膜を他のゲート絶縁膜より膜厚を薄く形成することにより、補正発明１の如く、「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第１の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されている」ようにすることは、当業者が容易になし得たものである。
　
　よって、補正発明１は、刊行物１に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、補正発明１は、特許出願の際独立して特許を受けることができるものではない。
　　
（３−５）むすび
　よって、補正発明１を含む本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１５年１２月３日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし９に係る発明は、平成１５年３月２６日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ない９に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明１」という。）は、請求項１に記載される「第１絶縁膜の膜厚の膜厚」が「第１絶縁膜の膜厚」の誤記であると認定し、その請求項１に記載されている事項により特定される以下のとおりのものである。　
「【請求項１】　半導体基板と、
　該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板との間に形成された第１の絶縁膜と、該第１の絶縁膜上に形成された浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセルと、
　第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と、
　該第１の方向に沿って隣接する２つのメモリセルの各制御ゲート同士を接続して形成されたワードラインと、
　該第１の方向に実質的に直交する第２の方向に沿って隣接する各拡散層同士を接続して形成された第１のビットラインと、を有する不揮発性半導体メモリにおいて、
　前記拡散層におけるドレイン拡散層の濃度は、該拡散層におけるソース拡散層の濃度より高く、かつ、該ドレイン拡散層上の第１の絶縁膜の膜厚は、該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第１絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第１絶縁膜の膜厚よりも薄く形成されていることを特徴とする、不揮発性半導体メモリ。」　
　
４．刊行物に記載された発明
　刊行物１の特開平６−１９６７１１号公報に記載された事項は、「２．（３−３）刊行物に記載された発明」の「刊行物１：特開平６−１９６７１１号公報」に記載されるとおりである。
　そして、図１，００１６段落の「メモリセルは、Ｑ０２により例示的に示されているように、黒く示した一方のソース，ドレインは埋め込みＮ+ 層からなり・・・。これに対して、線で示された他方のソース，ドレインは、埋め込みＮ- 層からなり・・・。」、図３及び００２２段落の「図３の（Ａ）には、図２の矢印Ａ方向の概略構造断面図が示され・・・ている。（Ａ）においては、ワード線に沿った断面図であり、データ線Ｄ０〜Ｄ３は埋め込みＮ+ 層に対して右側に埋め込みＮ- 層が形成されるよう左右非対称に構成される。上記Ｎ- 層とＮ+ 層間の基板表面には、トンネル絶縁膜を構成する薄い厚さの第１ゲート絶縁膜を介して、フローティングゲートＦＧが形成される。」との記載より、データ線がソース、ドレイン埋め込みＮ＋層又はソース、ドレインＮ−層、言い換えると、高濃度の半導体領域からなるソース、ドレイン領域又は低濃度の半導体領域からなるソース、ドレイン領域から形成されるものであることは明らかである。
　
　したがって、刊行物１には、以下の発明が記載されている。
　
 　「複数のメモリセルのコントロールゲートが接続されてなるワード線に対して直交する方向に延長されるよう一対のソース，ドレインを構成する半導体領域が形成されてデータ線方向に並ぶ複数のメモリセルに対して共通に設けられるものであり、１つのソース，ドレインを構成する半導体領域をフローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する２つのメモリセルにおいて共通に用いることを特徴とする不揮発性記憶装置において、
　第１導電型の半導体基板の一主面に第１ゲート絶縁膜を介して設けられた前記フローティングゲートと、前記フローティングゲートの上部に第２ゲート絶縁膜を介して設けられた前記コントロールゲートと、前記フローティングゲートを挟むように前記半導体基板上に形成され、低濃度の第２導電型の半導体領域中に高濃度の第２導電型の半導体領域が形成されてなり、一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース，ドレインを構成する半導体領域と、
　前記高濃度の半導体領域からなるソース、ドレイン領域又は前記低濃度の半導体領域からなるソース、ドレイン領域から形成され、前記ワード線に対して直交する方向に延長されたデータ線とを備え、
　前記フローティングゲートから前記第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって前記一対のソース，ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース，ドレインに電子を引き抜くという書き込み動作を行わせることを特徴とする不揮発性記憶装置。」
　
５．対比・判断
　本願発明１と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明の、「コントロールゲート」、「フロ−ティングゲート」、「ワード線」、「第１ゲート絶縁膜」、「第２ゲート絶縁膜」及び「不揮発性記憶装置」は、それぞれ、本願発明１の、「制御ゲート」、「浮遊ゲート」、「ワードライン」、「第１の絶縁膜」、「第２の絶縁膜」及び「不揮発性半導体メモリ」に相当する。
（ｂ）刊行物発明の「データ線」が本願発明１の「第１のビットライン」に相当し、刊行物発明の「半導体領域からなるソース、ドレイン領域から形成され」た「データ線」において、データ線の延長方向において隣接する「半導体領域からなるソース、ドレイン領域」が相互に接続されていることは明らかであり、また、本願発明１の「ワードライン」は「第１の方向」に沿って形成されている。
　したがって、刊行物発明の「半導体領域からなるソース、ドレイン領域から形成され、前記ワード線に対して直交する方向に延長されたデータ線」は、本願発明１の「該第１の方向に実質的に直交する第２の方向に沿って隣接する各拡散層同士を接続して形成された第１のビットライン」に相当する。
（ｃ）刊行物発明の「複数のメモリセルのコントロールゲートが接続されてなるワード線」は、本願発明１の「該第１の方向に沿って隣接する２つのメモリセルの各制御ゲート同士を接続して形成されたワードライン」に相当する。
（ｄ）刊行物発明の「第１導電型の半導体基板の一主面に第１ゲート絶縁膜を介して設けられた前記フローティングゲートと、前記フローティングゲートの上部に第２ゲート絶縁膜を介して設けられた前記コントロールゲートと」を備えたメモリセルは、本願発明１の「該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第１の絶縁膜と、該第１の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセル」に相当する。
（ｅ）刊行物発明においては、ワード線の延長する方向に複数のメモリセルが配列されるとともに、前記ワード線に対して直交する方向に延長されたデータ線方向においても複数のメモリセルが並んでおり、刊行物発明において、複数のメモリセルがマトリクス状に形成されていることは明らかであるので、刊行物発明の「複数のメモリセルのコントロールゲートが接続されてなるワード線に対して直交する方向に延長されるよう一対のソース，ドレインを構成する半導体領域が形成されてデータ線方向に並ぶ複数のメモリセルに対して共通に設けられるもの」は、本願発明１の「該半導体基板上にマトリクス状に形成された複数のメモリセル」に相当する。
（ｆ）本願発明１において、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高」いから、「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流」とは、前記拡散層においてソース拡散層より不純物濃度の高いドレイン拡散層と「浮遊ゲートとの間に流れるトンネル電流」を意味しており、刊行物発明の「一対のソース，ドレインのうちの高濃度半導体領域」が、本願発明１のソース拡散層より不純物濃度が高い「ドレイン拡散層」に相当するから、刊行物発明の「前記フローティングゲートから前記第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって前記一対のソース，ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース，ドレインに電子を引き抜くという書き込み動作」は、本願発明１の「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う」ことに相当する。
（ｇ）本願発明１において、「ワードライン」は「該第１の方向に沿って隣接する２つのメモリセルの各制御ゲート同士を接続して形成され」、「該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第１の絶縁膜と、該第１の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセル」を備えるから、本願発明１においては、浮遊ゲートが第１の方向に配列されている。
　したがって、刊行物発明の「第２導電型の半導体領域」であって、「前記フローティングゲートを挟むように前記半導体基板上に形成され」た「一対のソース、ドレインを構成する半導体領域」は、本願発明１の「第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層」に相当する。
（ｈ）上記（ｆ）で検討したように、刊行物発明の「一対のソース，ドレインのうちの高濃度半導体領域」が、本願発明１のソース拡散層より不純物濃度が高い「ドレイン拡散層」に相当し、刊行物発明の「一対のソース，ドレインのうち」の「低濃度」の「半導体領域」が、本願発明１の「前記拡散層におけるドレイン拡散層」より「不純物濃度」が高くない「該拡散層におけるソース拡散層」に相当するから、刊行物発明が「前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース，ドレインを構成する半導体領域」を備えることは、本願発明１が「ソース拡散層」と「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く」なっている「ドレイン拡散層」とを備えることに相当する。
　　
　したがって、本願発明１と刊行物発明は、
「半導体基板と、
　該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第１の絶縁膜と、該第１の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセルと、
　第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と、
　該第１の方向に沿って隣接する２つのメモリセルの各制御ゲート同士を接続して形成されたワードラインと、
　該第１の方向に実質的に直交する第２の方向に沿って隣接する各拡散層同士を接続して形成された第１のビットラインと、を有する不揮発性半導体メモリにおいて、
　前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く形成されていることを特徴とする、不揮発性半導体メモリ。」の点で一致し、以下の各点で相違する。
　
　以下の各点で相違する。
　相違点１
　本願発明１は、「第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と」を備えるとともに、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く、かつ、該ドレイン拡散層上の第１の絶縁膜の膜厚は、該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第１絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第１絶縁膜の膜厚よりも薄く形成されている」のに対して、
　刊行物発明は、「１つのソース，ドレインを構成する半導体領域をフローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する２つのメモリセルにおいて共通に用いる」とともに、「前記フローティングゲートを挟むように前記半導体基板上に形成され、低濃度の第２導電型の半導体領域中に高濃度の第２導電型の半導体領域が形成されてなり、一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース，ドレインを構成する半導体領域」を備えている点。
　相違点２
　刊行物発明は、「前記フローティングゲートから前記第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって前記一対のソース，ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース，ドレインに電子を引き抜くという書き込み動作を行わせる」ものであるのに対して、本願発明１が上記書き込み動作を行わせるものであるか否か明らかでない点。
　
　各相違点について以下で検討する。
［相違点１について］
　相違点１については、本願発明１が「第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と」を備えるとともに、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高」いのに対して、刊行物発明は、「１つのソース，ドレインを構成する半導体領域をフローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する２つのメモリセルにおいて共通に用いる」とともに、「前記フローティングゲートを挟むように前記半導体基板上に形成され、低濃度の第２導電型の半導体領域中に高濃度の第２導電型の半導体領域が形成されてなり、一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース，ドレインを構成する半導体領域」を備えている点（相違点１−１）と、本願発明１が、「該ドレイン拡散層上の第１の絶縁膜の膜厚は、該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第１絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第１絶縁膜の膜厚よりも薄く形成されて」いるのに対して、刊行物発明は、上記構成を備えていない点（相違点１−２）に区分して検討する。
　
　（相違点１−１について）
　（ｉ）前記（ｇ）で検討したように、刊行物発明の「第２導電型の半導体領域」であって、「前記フローティングゲートを挟むように前記半導体基板上に形成され」た「一対のソース、ドレインを構成する半導体領域」は、本願発明１の「第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層」に相当する。
　（ｊ）前記（ｆ）及び（ｈ）において検討したように、刊行物発明の「一対のソース，ドレインのうちの高濃度半導体領域」が、本願発明１のソース拡散層より不純物濃度が高い「ドレイン拡散層」に相当し、刊行物発明の「一対のソース，ドレインのうち」の「低濃度」の「半導体領域」が、本願発明１の「前記拡散層におけるドレイン拡散層」より「不純物濃度」が高くない「該拡散層におけるソース拡散層」に相当する。
　（ｋ）刊行物発明は、「前記フローティングゲートを挟むように前記半導体基板上に形成され」、「一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース，ドレインを構成する半導体領域」を備え、言い換えると、刊行物発明においては、「一対のソース、ドレインを構成する半導体領域」の「ソース」及び「ドレイン」のいずれもが、「前記フローティングゲートの一端側とオーバーラップし」ており、一方、本願発明１は、「該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第１の絶縁膜と、該第１の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形成された制御ゲートとを含むメモリセル」であって、「該ドレイン拡散層と前記浮遊ゲートとの間に」トンネル電流が流れる構成を備えるものであり、「ドレイン拡散層」と「浮遊ゲート」が重なり部分を備えることは明らかであるから、本願発明１において、「ソース拡散層」と「浮遊ゲート」が重なり部分をそなえるようにするか否かは明らかでないとしても、「ソース拡散層」と「浮遊ゲート」が重なり部分をそなえるようにするか否かはメモリセルの特性に応じて当業者が適宜設定し得る程度の技術的事項にすぎない。
　（ｌ）刊行物発明において、「一つのソース、ドレインを構成する半導体領域」において、高濃度の「ドレイン」と低濃度の「ソース」の形成位置について、「低濃度の第２導電型の半導体領域中に高濃度の第２導電型の半導体領域が形成されて」いると限定しており、一方、本願発明１の「第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され、該２つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層」は、「第１の方向に沿って隣接する２つメモリセルの間にわたって該半導体基板に形成され」た「１つ」の拡散層であって、「該２つのメモリセルの一方のメモリセルに対」しては「ドレイン拡散層」として働き、「該２つのメモリセル」の「他方のメモリセルに対」しては「ソース拡散層」として働いており、前記「含む拡散層」は、「ソース拡散層の不純物濃度より高」い「ドレイン拡散層」と、「ドレイン拡散層の不純物濃度」より高くない「ソース拡散層」を含んでいるので、不揮発性半導体メモリにおける、高濃度の半導体領域の「ドレイン」と低濃度の半導体領域の「ソース」の形成位置については、メモリセルの特性に応じて当業者が適宜設定し得る程度の技術的事項にすぎない。
　よって、相違点１−１については、当業者が必要に応じて適宜設定できたものである。　
　
　（相違点１−２について）
　（ｍ）不揮発性半導体メモリにおいて、ドレイン領域上のゲート酸化膜の一部をソース領域側のゲート酸化膜より薄く形成することは、例えば、特開昭６１−１８２２６７号公報（特に、第２図（ａ）ないし（ｄ）及び第１頁右下欄〜第２頁左上欄参照。第１のゲート酸化膜７の一部で、ドレイン領域となるＮ型拡散層５上に形成された薄いシリコン酸化膜６を備え、薄いシリコン酸化膜６は、第１のゲート酸化膜７のソース領域１１ａ側の酸化膜の厚さより薄く形成したＥＥＰＲＯＭが記載されている）及び、特開平３−２６８３６５号公報（特に、第１図（ｆ）、（ｇ）、第２図及び第３頁左下欄〜同頁右下欄参照。ゲート絶縁膜５のドレイン領域上にトンネル絶縁膜のＳｉＯ２膜６を備え、ＳｉＯ２膜６は、ゲート絶縁膜のソース領域上での厚さより薄く形成したＥＥＰＲＯＭが記載されている）に記載されるように従来周知である。
　（ｎ）刊行物発明において、「前記フローティングゲートから前記第１ゲート絶縁膜を通して流れるＦ−Ｎトンネル電流によって前記一対のソース，ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース，ドレインに電子を引き抜くという書き込み動作」において、「ドレイン」上の第１ゲート絶縁膜がトンネル絶縁膜であることは明らかであるから、刊行物発明において、トンネル電流を流す必要がない「第１ゲート絶縁膜」の部分、言い換えると、ソース上の「第１ゲート絶縁膜」の部分及び、ドレイン上でトンネル電流を流さない「第１ゲート絶縁膜」の部分を、ドレインでトンネル電流を流す「第１ゲート絶縁膜」の部分より膜厚とすることは、前記（ｍ）に記載した従来周知の技術のように「ドレイン領域上のゲート酸化膜の一部をソース領域側のゲート酸化膜より薄く形成すること」により、当業者が容易になし得たものであって、刊行物発明において、前記（ｍ）に記載した従来周知の技術のように「ドレイン領域上のゲート酸化膜の一部をソース領域側のゲート酸化膜より薄く形成すること」によって得られる構成は、本願発明１の「該ドレイン拡散層上の第１の絶縁膜の膜厚は、該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第１絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第１絶縁膜の膜厚よりも薄く形成」したものと、同等であることは、当業者にとって明らかである。
　
　したがって、相違点１は、当業者が刊行物１に記載された発明及び従来周知の技術に基づいて容易になし得たものである。
　
［相違点２について］
　本願発明１は、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く、かつ、該ドレイン拡散層上の第１の絶縁膜の膜厚は、該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第１絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第１絶縁膜の膜厚よりも薄く形成されている」との構成、言い換えると、「該ドレイン拡散層上の第１の絶縁膜の膜厚は、「該ソース拡散層上の第１の絶縁膜の膜厚よりも薄く」、且つ、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高」という構成を備えているから、本願発明１の「不揮発性半導体メモリ」において、データ書込時には、浮遊ゲートから前記「ソース拡散層の不純物濃度より高」い不純物濃度の「ドレイン拡散層」へ、「該ソース拡散層上の第１の絶縁膜の膜厚よりも薄」い「該ドレイン拡散層上の第１の絶縁膜」を介してトンネル電流が流れることは、本願明細書の図１４、図１５、００７４段落の「図１４及び１５（ａ）に示すように、浮遊ゲート３５の下には、ゲート絶縁膜３４及びトンネル絶縁膜３３が配置されている。トンネル絶縁膜３４は、ドレイン拡散層９上に配置されている。トンネル絶縁膜３４はゲート絶縁膜３４よりも薄く形成されているため、浮遊ゲート３５と半導体基板３１との間に所定の電圧が印加された場合、トンネル絶縁膜３３にはトンネル電流が流れるが、ゲート絶縁膜３４にはトンネル電流が流れない。」及び００８０段落の「書き込み動作においては、まず、メモリセルＣ12’の制御ゲート３７に接続するワードラインＷＬ1に負の高電圧ＶH1（例えば−６Ｖ）を印加・・・する。メモリセルＣ12’のドレインにつながるビツトラインＢＬ2には正の所定の電圧Ｖcc（例えば３Ｖ）を印加・・・する。メモリセルＣ12’においては、浮遊ゲート３５とドレイン拡散層９との間に印加される電界により、ドレイン拡散層９からトンネル絶縁膜３３を介してトンネル電流が流れ、メモリセルＣ12’へのデータの書き込みが行なわれる。」との記載より明らかである。
　また、不揮発性半導体メモリにおいて、トンネル電流が、浮遊ゲートからドレイン拡散層に電子を引き抜くことにより流れることも、明らかである。
　したがって、この点は、実質的な相違点ではない。
　　
　よって、本願発明１は、刊行物１に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし９について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。　よって、結論のとおり審決する。