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　平成　７年特許願第５１６１６２号「位相ロックドループにおける発振器制御用のＤ／Ａ変換器」拒絶査定不服審判事件〔平成　７年　６月１５日国際公開、ＷＯ９５／１６３０９、平成　９年　６月２４日国内公表、特表平　９−５０６４８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成５年１２月８日を国際出願日とする出願であって、平成１６年４月９日付けで拒絶査定がされ、これに対し、平成１６年７月１５日に拒絶査定に対する審判請求がされるとともに、同日に手続補正書が提出されたものである。
　
２．本願発明
　本願の特許請求の範囲（請求項数９）の請求項１に記載された発明（以下、「本願発明」という。）の要旨は、以下のとおりである。
　
「【請求項１】
　入力信号の同期信号成分（カラーバースト）に位相をロックされた発振信号（ＣＫ）を発生する位相ロックドループ回路であって：
　該発振信号を発生する制御可能な発振器（３５）と；
　該同期信号成分及び発振信号に応答し、該発振信号の位相誤差を表わす位相誤差信号（ＰＨＥＲ）を発生する手段（３２）と；
　該位相誤差信号に応答し、該位相誤差信号の大きさに従って変化する可変周波数のパルスを有する第１の制御信号（ＢＲＭ）を発生する手段（６２，６３，６０，６１）と；
　該第１の制御信号に応答し、該発振信号の位相を変える該発振器に与えられフィルタリングされた制御信号（１３３ａ）を発生するフィルタ（Ｃ）とからなる位相ロックドループ回路。」
　
３．引用例とその内容
　これに対し、原審の拒絶の理由に引用された、本願の国際出願日前に頒布された刊行物である特開平３−４５００８号公報（以下、「引用例」という。）には、第１図、第２図とともに、次の記載がある。
　
（ア）「第１図には本発明の基本的な実施例のブロック図が示されている。」（引用例の４頁右上欄４行から５行）
（イ）「デジタル制御回路1 内の中央制御機能は、すべてのサブ回路の制御命令st及びマスタクロックclを生成するタイミング及び制御ユニット7 によって実行される。デジタル制御回路1 にはさらに、回路の基本的な機能部となる同調電圧vtを生成するための装置2 が備えられている。良く知られているように、同調電圧vtの分解能は０．５Ｖと３３Ｖの間でたとえば１６ビットと非常に高くなければならない。これは機能制御電圧を生成するのに必要なコンバータとは全く異なるデジタル・アナログコンバータが必要となる。従ってこのような高分解能のデジタル・アナログコンバータを単調特性の静的コンバータとして用いることは困難であり、第２図に原理が示されているようなダイナミックコンバータが、デジタル同調データからアナログ平滑フイルタによって平滑にされるパルス密度変調信号（ＰＤＭ信号）を導出することによって用いられるのが通常である。」（引用例の４頁左下欄１行から１９行）
（ウ）「第１図に示された周波数合成システムには、チューナ22及び同調電圧vtを生成するための装置2 を具備する位相ロックループ13が備えられている。チューナ22は概略が第１図に示されているように電圧制御発振器（ＶＣＯ）14を備え、この発振器の制御入力には同調電圧vtが供給され、出力からは望ましい局部発振周波数の高周波数の信号ｆo が与えられる。チューナ22にはまたＲＦアンテナ信号h が供給される。発振器の信号ｆo はプログラム可能な周波数分割器15に供給され、この分割器15の制御入力にはデジタルメモリ装置6 から除数信号tzが供給される。プログラム可能な周波数分割器15の出力は位相比較器16の信号入力に接続され、この位相比較器16の基準入力には固定周波数基準信号frが供給される。基準信号frはたとえばシステムクロックclから引き出すことができる。除数信号tzはまた整数でなくても良い。
　位相比較器16の出力は上方あるいは下方信号を供給し、デジタル積分器10の対応する増分／減分入力10b に接続される。デジタル積分器10からは各々の積分値、たとえば２進表記の１６デジットデータ値が第２の高分解能のデジタル・アナログコンバータ9 に供給され、このコンバータ9 の出力からは同調電圧vtが出力される。位相ロックループ13はこのようにして完結している。」（引用例の４頁右下欄９行から５頁左上欄１３行）
（エ）「必要ならば増分／減分入力10b においてわずかな増分／減分を与えることによって若干の修正が行われる。
　プリセッテイング装置10a がないと、最終積分値i は非常に多くの増分あるいは減分の後にのみ現われる。応答時間も同調電圧vtの段階の大きさに依存する。」（引用例の５頁右上欄１６行から同頁左下欄２行）
（オ）「比較的低速の自動的ステーションサーチでは、積分値i が減分の増分によってのみ変化するために、デジタル積分器10のプリセッテイングは必要でない。さらに受信機が第１にプログラム化されるとき、すなわちデジタルメモリ装置6 がまだ任意のプリセットデータ値idを有しないときは、一般的に自動ステーションサーチが行われる。
　第２のデジタル・アナログコンバータ9 は、単調で差動エラーが１ＬＳＢ（最下位ビット）より小さな静的コンバータであるのが理想的である。このようなデジタル・アナログコンバータはアナログ平滑フイルタがなくとも直接に電圧制御発振器（ＶＣＯ）14を駆動することができる。この場合コンバータは線状的特性を備えていなくても良い。
　第２図はダイナミックデジタル・アナログコンバータ、すなわち従来のパルス密度モジュレータ20　のブロックダイヤグラムであり、基本的に加算器26， 27 から構成され、オーバーフロー出力26a のみを保持している。たとえば積分値i が２進表記のｍデジットデータワードを表わし、それがｍビット加算器26の第１のデータ入力に送られるとする。この加算器26のｍビット出力は累算器27の入力に接続され、累算器27の出力は加算器26のｍビットの第２の入力に接続されている。パルス密度モジュレータ20の加算器26， 27 はシステムクロックclによってクロックされる。加算器26のオーバーフロー出力26a からはパルス密度変調信号（ＰＤＭ信号）plが与えられる。
　ｍビット加算器26に供給されたデータの合計が２進表記のｍデジットデータ値よりも大きい場合は、常にオーバーフロー出力26a に論理１が与えられる。上述のように、平均ではこの論理１はビットｍの数によって決まる最大データ値に対する与えられた積分値i の比に対応する程度に頻繁に起こる。複数の直列接続ＬＣセクションから構成されるローパスフイルタ19はＰＤＭ信号plを滑らかにするように動作する。平滑ローパスフイルタ19の出力からは一定の同調電圧vtが与えられる。平滑ローパスフイルタ19の時定数はＰＤＭ信号plの期間に直接左右される。ダイナミックデジタル・アナログコンバータの分解能が高ければ高いほど、加算器26のビットカウントｍも大きくなり、ＰＤＭ信号plの期間も長くすることができる。」（引用例の５頁左下欄５行から６頁左上欄８行）
　
　以上の記載事項からみて、引用例には、
「基準信号（fr）に位相をロックされた発振器の信号（ｆo ）を発生する位相ロックループ（13）であって、
　該発振器の信号（ｆo ）を発生する制御可能な電圧制御発振器（ＶＣＯ）（14）と、
　該基準信号（fr）及び発振器の信号（ｆo ）に応答し、該電圧制御発振器の信号（ｆo ）の位相誤差を表わす上方あるいは下方信号を発生する位相比較器（16）と、
　該上方あるいは下方信号にそれぞれ対応する増分／減分を積分し、２進表記のｍデジットデータワードで表される積分値（i）を発生するデジタル積分器（10）と、
　該積分値（i）に応答し、該積分値（i）の大きさに従って変化するパルス密度変調信号（ＰＤＭ信号）（pl）を発生するパルス密度モジュレータ（20）と、
　該パルス密度変調信号（ＰＤＭ信号）（pl）に応答し、該発振器の信号（ｆo ）の位相を変える該電圧制御発振器（ＶＣＯ）（14）に与えられ滑らかにされた同調電圧（vt）を発生するローパスフイルタ（19）とからなる位相ロックループ（13）。」
の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
４．対比
　引用発明における「発振器の信号（ｆo）」、「位相ロックループ（13）」、「電圧制御発振器（ＶＣＯ）（14）」、「ローパスフイルタ（19）」は、それぞれ、本願発明の「発振信号（ＣＫ）」、「位相ロックドループ回路」、「発振器（３５）」、「フィルタ（Ｃ）」に対応する。
　また、引用発明において、位相誤差を表わす上方あるいは下方信号にそれぞれ対応する増分／減分を積分した結果が積分値（i）であるから、積分値（i）は位相誤差を表わすものといえるので、引用発明における「積分値（i）」は、本願発明の「位相誤差信号（ＰＨＥＲ）」に対応すると認められ、当該「積分値（i）」を出力するための、「位相比較器（16）」及び「デジタル積分器（10）」は、本願発明の「手段（３２）」に対応する。そして、引用発明において、「パルス密度変調信号（ＰＤＭ信号）（pl）」は、位相誤差を表わす積分値（i）の大きさに従ってパルス密度、言い換えると、パルスの周波数が変化するものであるから、引用発明における「パルス密度変調信号（ＰＤＭ信号）（pl）」は、本願発明の「可変周波数のパルスを有する第１の制御信号（ＢＲＭ）」に対応する。さらに、引用発明の「同調信号（vt）」は、パルス密度変調信号（ＰＤＭ信号）（pl）をローパスフィルタを介して電圧制御発振器（ＶＣＯ）（14）に供給するものであるから、本願発明の「制御信号（１３３ａ）」に対応する。また、引用発明における「パルス密度モジュレータ（20）」は、本願発明の「手段（６２，６３，６０，６１）」に対応する。
　
　そうすると、本願発明と引用発明とは、
「発振信号（ＣＫ）を発生する位相ロックドループ回路であって：
　該発振信号を発生する制御可能な発振器（３５）と；
　該発振信号に応答し、該発振信号の位相誤差を表わす位相誤差信号（ＰＨＥＲ）を発生する手段（３２）と；
　位相誤差信号に応答し、該位相誤差信号の大きさに従って変化する可変周波数のパルスを有する第１の制御信号（ＢＲＭ）を発生する手段（６２，６３，６０，６１）と；
　該第１の制御信号に応答し、該発振信号の位相を変える該発振器に与えられフィルタリングされた制御信号（１３３ａ）を発生するフィルタ（Ｃ）とからなる位相ロックドループ回路。」
である点で一致し、以下の点で相違するものと認められる。
　
　本願発明では、位相ロックドループ回路は「入力信号の同期信号成分（カラーバースト）」に位相をロックされた発振信号（ＣＫ）を発生するものであるのに対し、引用発明では、位相ロックドループ回路は「基準信号（fr）」に位相をロックされた発振信号（ＣＫ）を発生するものである点。
　
５．判断
　上記相違点について検討する。
　一般に、位相ロックドループ回路は、様々な用途に用いられるものであり、カラービデオ信号のような、入力信号の同期信号成分（カラーバースト）に位相をロックされた発振信号を発生するよう位相ロックドループ回路を用いることは周知である（例えば、特開昭６１−１７２４９８号公報、特開昭６１−１８９０９３号公報）から、引用発明において、位相ロックドループ回路を、入力信号の同期信号成分（カラーバースト）に位相をロックされた発振信号（ＣＫ）を発生するものとすることは、当業者が容易に想到し得たことといえる。
　そして、本願発明の作用効果も、引用例及び周知技術から当業者が予測できる範囲のものである。
　
６．むすび
　以上のとおり、本願発明は、引用例に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、他の請求項について検討するまでもなく、本願は、特許法第２９条第２項の規定により、特許を受けることができない。
　よって、結論のとおり審決する。