【事件の表示】
　平成１０年特許願第３５１９８２号「ダイナミック型半導体記憶装置」拒絶査定不服審判事件〔平成１２年　６月２３日出願公開、特開２０００−１７３２６８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯　
　本願は、平成１０年１２月１０日に出願されたもので、平成１３年８月２８日付で拒絶査定がされ、これに対して平成１３年１０月１１日に審判請求がされ、当審において平成１７年１０月２１日付で拒絶の理由が通知され、平成１７年１２月９日に手続補正書が提出されたものである
　
２．本願発明 
　本願の請求項１に係る発明（以下、「本願発明１」という。）は、平成１７年１２月９日に、当審で提出された手続補正書により補正された明細書及び図面からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
「キャパシタにスイッチング素子を介してデータ線を接続するメモリセルを有するダイナミック型半導体記憶装置であって、
　前記メモリセルに対して複数のデータ線を備え、
　前記メモリセルは、前記スイッチング素子を介して前記キャパシタと前記複数のデータ線における各々のデータ線を接続する複数のラインを有し、
　前記複数のデータ線における各データ線は、当該データ線を選択するためのデータ線選択用スイッチング素子を有し、
　前記複数のデータ線は、前記データ線選択用スイッチング素子を介して単一のセンスアンプと接続されており、
同一のメモリセルにおいて前記複数のラインにおける各々のラインを交互に選択して前記キャパシタに対してデータアクセスを実行することを特徴とするダイナミック型半導体記憶装置。」 
　
３．当審の拒絶理由
　一方，当審において平成１７年１０月２１日付けで通知した拒絶の理由の概要は，本願発明は，本願の出願日前の平成４年１２月１５日に頒布された特開平４−３６２５９５号公報（以下，「引用例１」という。）に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。
　
４．引用例に記載された発明
　上記引用例１には、半導体メモリに関して、図面と共に、以下の事項が記載されている。
　
【０００３】
【発明が解決しようとする課題】上述した半導体メモリは、メモリアクセスが連続する場合、１つのメモリアクセスを完了した後、次のメモリアクセスに対するビット線のプリチャージ動作を完了するまで次のアクセスを行うことができない。このため、プリチャージを必要とする半導体メモリは連続してメモリをアクセスすることのできる最小間隔としてのサイクルタイムがアドレスを入力してデータが確定するまでのアクセスタイムよりも長くなる。つまり、従来の半導体メモリでは、単位時間当りにメモリに読み書きできるデータ量としてのデータスループットが低いといった欠点がある。
　
【０００４】本発明の目的は、かかるデータスループットを向上させることのできる半導体メモリを提供することにある。
　
【０００８】図２は図１に示すビット線制御回路とワード線制御回路およびメモリセルの接続回路図である。図２に示すように、かかる接続回路におけるメモリプレーン１は格子状のメモリセル１１から構成され、個々のメモリセル１１は１つのコンデンサ１２と２つのＭＯＳトランジスタからなるスイッチ１３とから構成されている。これらのスイッチ１３はワード線１０の電位によってオン／オフし、オン状態の場合はコンデンサ１２がビット線９に接続される。このメモリセル１１は２系統（０系と１系）のビット線９を有しており、各系統のビット線９とコンデンサ１２を結ぶスイッチ１３を独立してオン／オフできるように、各スイッチ１３は独立したワード線１０に接続されている。また、横方向に隣会うメモリセル１１の対応するワード線１０は互いに接続され、縦方向に隣会うメモリセル１１の対応する系統のビット線９も互いに接続されている。この横方向に隣会うメモリセル１１が共有するワード線１０は行アドレスで選択され、また縦方向のメモリセル１１の共有するビット線９は列アドレスで選択されるようになっている。
　
【０００９】一方、ビット線制御回路２は各系統のビット線９に対応して２つのセンスアンプ１４とセレクタ１５とを含み、ワード線制御回路３は行アドレスデコーダ１６と出力制御ゲート１７とを含んでいる。しかるに、上述した横方向のメモリセル１１が共用するワード線１０の選択は、行アドレスデコーダ１６で行い、また縦方向のメモリセル１１が共用する２系統のビット線９の選択は、列セレクタ４から行うようになっている。さらに、メモリセル１１をアクセスするために使用するビット線９の系統を切り替えるのは、出力制御ゲート１７とセレクタ１５であるが、メモリセルアクセスのために使用するビット線９の系統はインターリーブ制御部５が決定する。従って、ワード線制御回路３はインターリーブ制御部５の制御に基づき出力制御ゲート１７により２本有するワード線１０のいずれか一方を選択し、対応する系統のビット線９にのみコンデンサ１２を接続するようになっている。これに対応して、ビット線制御回路２はインターリーブ制御部５の制御に基づきコンデンサ１２に接続された系統のビット線９をセレクタ１５によって選択するようになっている。
　
【００１０】行アドレスが入力されると、ワード線制御回路３は行アドレスで指定される一群のメモリセル１１をビット線９に接続する。また、インターリーブ制御部５の指示、すなわち、０系ビット線選択信号Ｓ０あるいは１系ビット線選択信号Ｓ１に基ずき出力制御ゲート１７によってこのアクセスに使用するビット線９の系統を選択する。このワード線制御回路３によりメモリセル１１とビット線９が接続されることが確定した時点で、列セレクタ４は列アドレスによるビット線９の選択を開始する。列アドレスによるビット線９の選択が完了した時点で、行アドレスと列アドレスで指定されるメモリセル１１からデータが読み出され、データ入出力端子８から出力される。次に、このメモリセル１１からのデータの読み出しが完了した時点で、インターリーブ制御部５の指示に基ずきビット線９を切り替える。しかるに、新たに用意されたビット線９は既にプリチャージが完了しているので、このビット線９の切り替えにより後続するアクセスを直ちに起動することができる。更に、後続するメモリアクセスの起動に平行して、前のメモリアクセスに用いた系統のビット線９のプリチャージが行われる。
　
　図１には、メモリセル（１１）は、スイッチ（１３）を介して、コンデンサ（１２）と２系統のビット線（９）における各々のビット線を接続する、複数のラインを有することが示されている。
　
　上記摘記事項【０００９】−【００１０】の記載から、０系のビット線（９）と１系のビット線（９）とは、交互に選択されコンデンサ（１２）に対してデータアクセスしていることは明らかである。
　
　したがって、引用例１には、
「コンデンサ（１２）にＭＯＳトランジスタからなるスイッチ（１３）を介してビット線（９）を接続するメモリセル（１１）を有する半導体メモリであって、
　前記メモリセル（１１）に対して２系統（０系と１系）のビット線（９）を備え、
　メモリセル（１１）は、スイッチ（１３）を介して、コンデンサ（１２）と２系統のビット線（９）における各々のビット線を接続する、複数のラインを有し、
　前記２系統（０系と１系）の各ビット線（９）は、対応する２つのセンスアンプ（１９）と接続され、セレクタ（１５）によって選択され、
　同一のメモリセル（１１）において２系統（０系と１系）のビット線（９）を交互に選択して、前記コンデンサ（１２）に対してデータアクセスを行う半導体メモリ。」に関する発明（以下、「引用例１記載発明」という。）が記載されている。
　
５．対比
　本願発明１と引用例１記載発明を対比すると，
引用例１記載発明の「コンデンサ（１２）」は、本願発明１の「キャパシタ」に相当している。
　
　また、引用例１記載発明の「ＭＯＳトランジスタからなるスイッチ（１３）」、２系統（０系と１系）の「ビット線」は、本願発明１の「スイッチング素子」、「複数のデータ線」に相当している。
　
　また、引用例１記載発明の「半導体メモリ」は、「コンデンサ（１２）」に、情報を記憶しているので、ダイナミック型の半導体メモリであるものといえるから、引用例１記載発明の「半導体メモリ」は、本願発明１の「ダイナミック型半導体記憶装置」に相当している。
　
　また、引用例１記載発明の「センスアンプ」は、本願発明１の「センスアンプ」に相当し、引用例１記載発明の「セレクタ（１５）」と、本願発明１の「データ線選択用スイッチング素子」とは、データ線を選択するための構成という点で一致している。
　
　したがって、両者の発明は、
「キャパシタにスイッチング素子を介してデータ線を接続するメモリセルを有するダイナミック型半導体記憶装置であって、
　前記メモリセルに対して複数のデータ線を備え、
　前記メモリセルは、前記スイッチング素子を介して前記キャパシタと前記複数のデータ線における各々のデータ線を接続する複数のラインを有し、
　データ線を選択するための構成を有し、
　前記複数のデータ線は、センスアンプと接続されており、
　同一のメモリセルにおいて、前記複数のラインにおける各々のラインを交互に選択して、前記キャパシタに対してデータアクセスを実行するダイナミック型半導体記憶装置。」である点で一致し、
　
　データ線の選択とセンスアンプとの接続について、
　本願発明１では、
　複数のデータ線における各データ線は、当該データ線を選択するためのデータ線選択用スイッチング素子を有し、
　複数のデータ線は、データ線選択用スイッチング素子を介して単一のセンスアンプと接続されるのに対して
　引用例１記載発明では、
　２系統（０系と１系）の各ビット線（９）（本願発明の「複数のデータ線」に相当）は、対応する２つのセンスアンプ（１９）と接続され、セレクタ（１５）によって選択される点で相違しているものと認められる。（以下、相違点という。）
　
６．当審の判断
　
　上記相違点について検討すると、
　設置面積を減少させるために、
複数のデータ線における各データ線に、当該データ線を選択するためのデータ線選択用スイッチング素子を設け、複数のデータ線は、データ線選択用スイッチング素子を介して単一のセンスアンプと接続する構成とすることは、周知な技術的手段にすぎないものであり（特開昭６２−０９９９８２号公報（第１図の「Ｙ選択スイッチ３１，３２　センスアンプ４１」）、特開平１０−０９７７９６号公報（第１図の「スイッチＳＳ１１１〜ＳＳ２２４　センスアンプＳ１１〜Ｓ２２」）、特開平０５−１５９５８６号公報（第１図の「Ｙゲートトランジスタ２ａ〜２ｃ　センスアンプ８」）等を参照されたい。）、また、半導体記憶装置において、設置面積を減少させるという課題は至極一般的な課題であるので、前記周知な技術的手段を、前記引用例１記載発明に適用することに格別の困難性があるものとは認められない。
　
７．むすび
　したがって，本願発明１は，当審で通知した上記拒絶の理由によって拒絶をすべきものである。
　よって，結論のとおり審決する。