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　平成　８年特許願第１２９７２０号「半導体メモリ装置のレベルコンバータ」拒絶査定不服審判事件〔平成　８年１２月２４日出願公開、特開平　８−３３９６９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明の要旨
　本願は、平成８年５月２４日（パリ条約による優先権主張平成７年５月２５日、韓国）の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１７年１０月１８日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　
「半導体メモリ装置のレベルコンバータにおいて、
　ソースが共通接続され、感知された第１及び第２の各感知電圧をそれぞれのゲートに受信する一対の第１導電型トランジスタと、それぞれのソースが接地に共通接続され、またそれぞれのドレインが前記一対の第１導電型トランジスタの各ドレインに接続され、印加される制御クロックを各ゲートに共通受信する一対の第２導電型トランジスタと、前記制御クロックの所定の論理状態に応じた第１のタイム区間で前記各トランジスタにおけるドレイン接続点で前記第１及び第２の各感知電圧に対応してレベル変換された第１及び第２の各出力電圧を提供する第１及び第２の各出力ノードと、を含むレベル変換部、前記制御クロックに制御されて電源電圧を前記第１のタイム区間で前記一対の第１導電型トランジスタの各ソースに印加する第１導電型の第１のトランジスタと、前記制御クロックを遅延させた信号により制御され、前記第１のタイム区間を遅らせた第２のタイム区間で前記電源電圧を提供する第１導電型の第２のトランジスタと、を含むブロッキング手段、
　前記電源電圧が流れることによって発生する電流消耗を減少させ且つ高速の動作を得るために、前記ブロッキング手段における第２のトランジスタから提供された電源電圧に応じて前記第１及び第２の各出力ノード間に発生する前記第１及び第２の各出力電圧間の差を前記電源電圧のレベルと実質的に同等であるように前記第２タイム区間の間にブースティングするラッチ手段、を備え、
　前記ラッチ手段は、前記第１導電型の第２のトランジスタから出力される電源電圧を共通受信するソースをそれぞれ有する第１導電型の第３及び第４のトランジスタと、
　前記第１導電型の第３及び第４のトランジスタの各ドレインに接続されたドレインと接地に共通接続されたソースとをそれぞれ有する第２導電型の第５及び第６のトランジスタと、を含み、
　前記第１導電型の第３のトランジスタのゲートが前記第２導電型の第５のトランジスタのゲートと前記第２の出力ノードに共通接続され、
　前記第１導電型の第４のトランジスタのゲートが前記第２導電型の第６のトランジスタのゲートと前記第１の出力ノードに共通接続されていることを特徴とするレベルコンバータ。」
　
２．引用例
　当審において平成１４年８月３日付けで通知した拒絶の理由に引用した、本願の優先権主張の日前の平成４年６月１７日に頒布された特開平４−１６８８０５号公報（以下、「引用例」という。）には、第１図，第２図（ａ），（ｂ），第３図とともに以下のような記載がある。
　
（イ）「集積回路内部において異なった電圧で動作している回路が混在していることが多々ある。そしてそれらの回路は互いに信号が往き来していることが一般的であるが、低い電圧系の回路の信号で高い電圧系の回路を動かす場合にはそれらを結合する回路が必要になる。そのような結合用の回路をレベルシフト回路と呼ぶ。」（第２頁左上欄第１行〜第７行）
（ロ）「一対のｐチャネルＭＯＳＦＥＴ５０２、５０２’は上記入力信号５１０と反転信号５１０’をそれぞれのゲートに入力する。また、上記一対のｐチャネルＭＯＳＦＥＴ５０２、５０２’と第２の電源５０７（電圧はＥｓ、ただしＥｓ＞Ｅ１）との間には、クロック信号φでゲートを制御される一対のｐチャネルＭＯＳＦＥＴ５０１、５０１’が接続されている。また、上記一対のｐチャネルＭＯＳＦＥＴ５０２、５０２’の他端と接地間には、一対のキャパシタ５０３、５０３’と、その放電用の一対のＭＯＳＦＥＴ５０４、５０４’と、クロス・カップルされた共通ソースの一対のＭＯＳＦＥＴ５０５、５０５’とが接続され、かつｐチャネルＭＯＳＦＥＴ５０２’側から出力信号５１１が取り出される。さらに上記一対のＭＯＳＦＥＴ５０５、５０５’の他端と第２の電源５０７との間には、その共通ソースからダイナミックに電流を流すためのＭＯＳＦＥＴ５０６（クロック信号φｓで制御される）が接続されている。」（第４頁左下欄第１７行〜右下欄第１６行）
（ハ）「第２図は、第１図の回路の信号波形図であり、（ａ）はクロック信号φおよびφｓの信号波形、（ｂ）は上記クロック信号と入力信号５１０、出力信号５１１の信号波形を示す。
　まず、φ＝Ｈｉｇｈ、φｓ＝Ｌｏｗの状態（リセット状態、〜ｔ１の範囲）では、ｐチャネルＭＯＳＦＥＴ５０１、５０１’はＯＦＦし、ｎチャネルＭＯＳＦＥＴ５０４、５０４’はＯＮして、キャパシタ５０３、５０３’の電位は接地電位になる。
　次に、φ＝Ｌｏｗ、φｓ＝Ｌｏｗ（充電状態、ｔ１〜ｔ２の範囲）にすると、ｐチャネルＭＯＳＦＥＴ５０１、５０１’がＯＮし、入力信号５１０とその反転信号５１０’がゲート入力されている一対のｐチャネルＭＯＳＦＥＴ５０２、５０２’を通じて、一対のキャパシタ５０３、５０３’に充電される。この際、充電電流の大きさは、ｐチャネルＭＯＳＦＥＴ５０２と５０２’のゲートにかかる電圧に応じて変化し、入力信号５１０の論理レベルによって大小関係が変化する。従って、キャパシタ５０３と５０３’の電位には、入力信号５１０の論理レベルに応じた差が生じる。
　次に、φ＝Ｌｏｗ、φｓ＝Ｈｉｇｈ（ｔ２〜ｔ３の範囲）にしてｎチャネルＭＯＳＦＥＴ５０６をＯＮにする。すると、クロス・カップルした一対のＭＯＳＦＥＴ５０５、５０５’がセンス動作を始め、一対のキャパシタ５０３と５０３’の電位差をさらに拡大する。なお、ｎチャネルＭＯＳＦＥＴ５０６はｐチャネル型を用いてもよいが、その場合にはφｓのＨｉｇｈとＬｏｗの関係が第２図の反対になる。
　上記のセンス動作が終わると、レベル変換（第２の電源電圧Ｅ２による論理に変換）された出力信号５１１が出力される。」（第５頁左上欄第２行〜右上欄第１３行）
（ニ）「この実施例は、第１図に示したレベルシフト回路のクロック信号φ、φｓのサイクル・タイムを入力信号の周波数に応じて制御するものである。
　第３図において、７０１は前記第１図に示したレベルシフト回路である。また、入力信号５１０のパルス幅をパルス幅測定器７０２で測定し、その出力（ここでは２ビット）をＤ／Ａ変換器７０３でアナログ信号に変換し、そのアナログ信号でＭＯＳＦＥＴ７０８の実効抵抗値をアナログ的に制御する。また、発振器７０７の発信周波数はＭＯＳＦＥＴ７０８の実効抵抗値に応じて可変である。この発振器７０７の出力は、分周器７０６およびワンショット・パルス発生器７０５を介してクロック信号φとφｓとなる。」（第５頁右下欄第６行〜第１９行）
（ホ）「また、さらに論理レベルを良くするためには、一対のＭＯＳＦＥＴ５０５、５０５’とＭＯＳＦＥＴ５０６の回路を、第２の電源５０７側にｐチャネル型を、接地側にｎチャネル型を相補的に接続した回路を用いることによって達成される。しかし、動作の基本的特徴は第１図に示されているものである。」（第５頁左下欄第８行〜第１４行）　
　
　そうすると、上記引用例には、
「集積回路のレベルシフト回路において、
　ソースがｐチャネルＭＯＳＦＥＴ５０１、５０１’を介して共通接続され、入力信号５１０及びその反転信号５１０’をそれぞれのゲートに入力する一対のｐチャネルＭＯＳＦＥＴ５０２、５０２’と、それぞれのソースが接地に共通接続され、またそれぞれのドレインが前記一対のｐチャネルＭＯＳＦＥＴ５０２、５０２’の各ドレインに接続され、クロック信号φを各ゲートに入力する一対のｎチャネルＭＯＳＦＥＴ５０４、５０４’と、前記クロック信号φのＬｏｗ状態に応じたｔ１〜ｔ３で前記ＭＯＳＦＥＴ５０２と５０４のドレイン接続点（第１のノード）と前記ＭＯＳＦＥＴ５０２’と５０４’のドレイン接続点（第２のノード）において、前記入力信号５１０及びその反転信号５１０’に対応してレベルシフトされた各電圧をそれぞれ提供する一対のキャパシタ５０３、５０３’とを含み、前記第２のノードから出力信号５１１を取り出す回路部、前記クロック信号φに制御されて電源５０７の電圧Ｅ２を前記ｔ１〜ｔ３で前記一対のｐチャネルＭＯＳＦＥＴ５０２、５０２’の各ソースに印加する前記ｐチャネルＭＯＳＦＥＴ５０１、５０１’と、クロック信号φｓにより制御され、クロック信号φｓのＨｉｇｈ状態（ＭＯＳＦＥＴ５０６をｐチャネル型にした場合はＬｏｗ状態）に応じたｔ２〜ｔ３で前記電源５０７の電圧Ｅ２を提供するｎチャネルＭＯＳＦＥＴ５０６（ｐチャネル型でもよい）と、を含む手段、
　前記ｎチャネルＭＯＳＦＥＴ５０６から提供された電源５０７の電圧Ｅ２に応じて前記ＭＯＳＦＥＴ５０２とＭＯＳＦＥＴ５０４、ＭＯＳＦＥＴ５０２’とＭＯＳＦＥＴ５０４’のドレイン接続点間に発生する電圧差を前記電源５０７の電圧Ｅ２のレベルと実質的に同等であるように前記ｔ２〜ｔ３の間に電圧差を拡大する手段、を備え、
　前記電圧差を拡大する手段は、前記ｎチャネルＭＯＳＦＥＴ５０６（ｐチャネル型でもよい）から出力される電源５０７の電圧Ｅ２を共通受信するソースをそれぞれ有するＭＯＳＦＥＴ５０５、５０５’を含み、
　前記のＭＯＳＦＥＴ５０５ゲートが前記第２のノードに接続され、
　前記ＭＯＳＦＥＴ５０５’のゲートが前記第１のノードに接続されているレベルシフト回路。」の発明（以下、「引用例記載の発明」という。）が記載されていると認められる。
　
３．対　比
  本願発明と上記引用例記載の発明とを対比すると、引用例記載の発明の「レベルシフト回路」、「入力信号５１０及びその反転信号５１０’」、「一対のｐチャネルＭＯＳＦＥＴ５０２、５０２’」、「一対のｎチャネルＭＯＳＦＥＴ５０４、５０４’」、「クロック信号φ」、「ｔ１〜ｔ３」、「電源５０７の電圧Ｅ２」、「ｐチャネルＭＯＳＦＥＴ５０１、５０１’」、 「ｔ２〜ｔ３」、「ｎチャネルＭＯＳＦＥＴ５０６（ｐチャネル型でもよい）」、「電圧差を拡大する」及び「ＭＯＳＦＥＴ５０５、５０５’」は、本願発明の「レベルコンバータ」、「感知された第１及び第２の各感知電圧」、「一対の第１導電型トランジスタ」、「一対の第２導電型トランジスタ」、「制御クロック」、「第１のタイム区間」、「電源電圧」、「第１導電型の第１のトランジスタ」、「第２のタイム区間」、「第１導電型の第２のトランジスタ」、「ブースティング」及び「第１導電型の第３及び第４のトランジスタ」に相当するものである。
　そして、引用例記載の発明の「ソースが共通接続され、入力信号５１０及びその反転信号５１０’をそれぞれのゲートに入力する一対のｐチャネルＭＯＳＦＥＴ５０２、５０２’と、それぞれのソースが接地に共通接続され、またそれぞれのドレインが前記一対のｐチャネルＭＯＳＦＥＴ５０２、５０２’の各ドレインに接続され、クロック信号φを各ゲートに入力する一対のｎチャネルＭＯＳＦＥＴ５０４、５０４’と、前記クロック信号φのＬｏｗ状態に応じたｔ１〜ｔ３で前記ＭＯＳＦＥＴ５０２と５０４のドレイン接続点（第１のノード）と前記ＭＯＳＦＥＴ５０２’と５０４’のドレイン接続点（第２のノード）において、前記入力信号５１０及びその反転信号５１０’に対応してレベルシフトされた各電圧をそれぞれ提供する一対のキャパシタ５０３、５０３’とを含み、前記第２のノードから出力信号５１１を取り出す回路部」及び「クロック信号φに制御されて電源５０７の電圧Ｅ２を前記ｔ１〜ｔ３で前記一対のｐチャネルＭＯＳＦＥＴ５０２、５０２’の各ソースに印加する前記ｐチャネルＭＯＳＦＥＴ５０１、５０１’と、クロック信号φｓにより制御され、クロック信号φｓのＨｉｇｈ状態（ＭＯＳＦＥＴ５０６をｐチャネル型にした場合はＬｏｗ状態）に応じたｔ２〜ｔ３で前記電源５０７の電圧Ｅ２を提供するｎチャネルＭＯＳＦＥＴ５０６（ｐチャネル型でもよい）と、を含む手段」は、それぞれ「レベル変換部」及び「ブロッキング手段」と呼称できるものである。
　
　したがって、両者は、
「ソースが共通接続され、感知された第１及び第２の各感知電圧をそれぞれのゲートに受信する一対の第１導電型トランジスタと、それぞれのソースが接地に共通接続され、またそれぞれのドレインが前記一対の第１導電型トランジスタの各ドレインに接続され、印加される制御クロックを各ゲートに共通受信する一対の第２導電型トランジスタと、前記制御クロックの所定の論理状態に応じた第１のタイム区間で前記各トランジスタにおけるドレイン接続点で前記第１及び第２の各感知電圧に対応してレベル変換された第１及び第２の各電圧を提供する第１及び第２の各ノードと、を含むレベル変換部、前記制御クロックに制御されて電源電圧を前記第１のタイム区間で前記一対の第１導電型トランジスタの各ソースに印加する第１導電型の第１のトランジスタと、第２のタイム区間で前記電源電圧を提供する第１導電型の第２のトランジスタと、を含むブロッキング手段、
　前記電源電圧が流れることによって発生する電流の消耗を減少させ且つ高速の動作を得るために、前記ブロッキング手段における第２のトランジスタから提供された電源電圧に応じて前記第１及び第２の各ノード間に発生する前記第１及び第２の各電圧間の差を前記電源電圧のレベルと実質的に同等であるように前記第２タイム区間にブースティングする手段、を備え、
　前記ブースティングする手段は、前記第１導電型の第２のトランジスタから出力される電源電圧を共通受信するソースをそれぞれ有する第１導電型の第３及び第４のトランジスタを含み、
　前記第１導電型の第３のトランジスタのゲートが前記第２のノードに接続され、
　前記第１導電型の第４のトランジスタのゲートが前記第１のノードに接続されているレベルコンバータ。」で一致するものであり、次の（１）〜（４）の点で相違している。
　
（１）本願発明は、「半導体メモリ装置のレベルコンバータ」であるのに対し、引用例記載の発明は、集積回路のレベルコンバータである点。
（２）第２のタイム区間が、本願発明では、制御クロックを遅延させた信号の制御クロックの所定の論理状態に応じた第１のタイム区間を遅らせたタイム区間であるのに対し、引用例記載の発明ではクロック信号φｓのＨｉｇｈ状態（ＭＯＳＦＥＴ５０６をｐチャネル型にした場合はＬｏｗ状態）に応じたｔ２〜ｔ３である点。
（３）レベル変換部が、本願発明では、第１及び第２のノードをレベル変換された第１及び第２の電圧を直接提供する第１及び第２の出力ノードとしているのに対し、引用例記載の発明では、第１及び第２のノードに接続されたキャパシタ５０３、５０３’の電位をレベル変換された第１及び第２の電圧とし、第２のノードのみを第２の電圧を提供する出力ノードとしている点。
（４）ブースティングする手段が、本願発明では、ラッチ手段であり、前記第１導電型の第２のトランジスタから出力される電源電圧を共通受信するソースをそれぞれ有する第１導電型の第３及び第４のトランジスタと、前記第１導電型の第３及び第４のトランジスタの各ドレインに接続されたドレインと接地に共通接続されたソースとをそれぞれ有する第２導電型の第５及び第６のトランジスタと、を含み、前記第１導電型の第３のトランジスタのゲートが前記第２導電型の第５のトランジスタのゲートと前記第２の出力ノードに共通接続され、前記第１導電型の第４のトランジスタのゲートが前記第２導電型の第６のトランジスタのゲートと前記第１の出力ノードに共通接続されているものであるのに対し、引用例記載の発明では、第１導電型の第２のトランジスタから出力される電源電圧を共通受信するソースをそれぞれ有する第１導電型の第３及び第４のトランジスタを含み、前記第１導電型の第３のトランジスタのゲートが前記第２のノードに接続され、前記第１導電型の第４のトランジスタのゲートが前記第１のノードに接続されているものである点。
　
４．当審の判断
　そこで、上記相違点について検討する。
　
相違点（１）について
　半導体メモリ装置内にＥＣＬレベルをフルスイングのレベルに変換する変換回路（レベルコンバータ）が設けられていることは、本願の優先権主張の日前に周知（特開平４−４８８２０号公報参照）であり、引用例記載の発明のレベルコンバータを半導体メモリ装置のレベルコンバータとすることは、当業者にとって何ら困難性は認められない。
　
相違点（２）について
　引用例の第３図及び「発振器７０７の出力は、分周器７０６およびワンショット・パルス発生器７０５を介してクロック信号φとφｓとなる。」（記載事項（ニ））を参照すれば、引用例記載の発明におけるクロック信号φｓは、クロック信号φ（制御クロック）をインバータ７０４で反転した信号であって、第２図（ａ）を参照すればクロック信号φｓのｔ２〜ｔ３（第２のタイム区間）は、クロック信号φの所定の論理状態に応じたタイム区間を遅らせたタイム区間であるといえる。
　したがって、この点に実質的な差異は認めなれない。
　
相違点（３）について
　レベルコンバータにおいて、レベル変換された電圧を出力するのに、充電されたキャパシタの電位を出力として用いるか、出力ノードの電位を直接出力として用いるかを選択すること、及び、第１及び第２のノードを相補出力の出力ノードとすることは当業者が必要に応じてなし得る設計変更にすぎない。
　
相違点（４）について
　レベルコンバータにおいて、ブースティングする手段として、電源電圧を共通受信するソースをそれぞれ有する第１導電型の第１及び第２のトランジスタと、前記第１導電型の第１及び第２のトランジスタの各ドレインに接続されたドレインと接地に共通接続されたソースとをそれぞれ有する第２導電型の第３及び第４のトランジスタと、を含み、前記第１導電型の第１のトランジスタのゲートが前記第２導電型の第３のトランジスタのゲートと第２の出力ノードに共通接続され、前記第１導電型の第２のトランジスタのゲートが前記第２導電型の第５のトランジスタのゲートと前記第１の出力ノードに共通接続されているラッチ回路を用いることは、本願の優先権主張の日前に周知である。（特開平７−１０６９４６号公報参照）
　そして、上記引用例には、「論理レベルを良くするためには、一対のＭＯＳＦＥＴ５０５、５０５’とＭＯＳＦＥＴ５０６の回路を、第２の電源５０７側にｐチャネル型を、接地側にｎチャネル型を相補的に接続した回路を用いる」（記載事項（ホ））ことも記載されている。
　そうすると、引用例記載の発明において、ブースティングする手段を本願発明のラッチ手段の回路構成にすることは、当業者であれば容易になし得ることである。
　
　また、上記の相違点に基づく本願発明の作用効果も引用例に記載された発明及び周知技術に基づいて当業者であれば予想できる範囲内のものである。
　
５．むすび
　したがって、本願発明は、上記引用例記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。