(57)【要約】  【解決手段】  低ドロップアウト電圧調整器（２）は以下、すなわち：差動増幅器部分（４）であって、基準電圧（１６）に接続された第一増幅器入力と、第二増幅器入力と、上記基準電圧と第二増幅器入力の電圧との差によって決定される差動出力とを含む差動増幅器部分と；増幅器部分の差動出力によって制御される調整器出力電圧（６２）を提供するように配列された出力部分（１０）であって、上記第二増幅器入力は調整器出力電圧（７０）に接続されているまたはそれから導かれる出力部分と；外部負荷電流を測定し負荷電流に依存する差動増幅器部分にバイアス電流を提供するように配列されているバイアス部分（８）とを有する。  【選択図】  図１
2018517991.tif 000002
【特許請求の範囲】
【請求項１】
電圧調整器であって、
基準電圧に接続された第一増幅器入力と、第二増幅器入力と、前記基準電圧と前記第二増幅器入力の電圧との差によって決定される差動出力とを含む差動増幅器部分と、
前記差動増幅器部分の差動出力によって制御される調整器出力電圧を提供するように配列された出力部分であって、前記第二増幅器入力が前記調整器出力電圧に接続されているまたはそれから導かれる出力部分と、
外部負荷電流を測定し、前記外部負荷電流に依存する前記差動増幅器部分にバイアス電流を提供するように配列されているバイアス部分とを有するものである電圧調整器。
【請求項２】
請求項１記載の電圧調整器において、出力コンデンサが前記出力部分に並列に接続されている電圧調整器。
【請求項３】
請求項２記載の電圧調整器において、前記出力コンデンサが、電圧調整器を備える集積回路装置の外側に提供されている電圧調整器。
【請求項４】
請求項１〜３のいずれか一項に記載の電圧調整器において、前記バイアス部分が、バイアス抵抗器とバイアスコンデンサとを有するものである電圧調整器。
【請求項５】
請求項１〜４のいずれか一項に記載の電圧調整器において、バイアス部分が、ミラー電流を提供するように配列されたミラートランジスタを有するものである電圧調整器。
【請求項６】
請求項１〜５のいずれか一項記載の電圧調整器において、前記出力部分は、調整器出力電力が供給電圧の小部分であるように配列された、第一インピーダンスを有する第一分圧トランジスタと第二インピーダンスを有する第二分圧トランジスタとを有しており、前記小部分は前記第一および第二インピーダンスの比率によって決定され、前記第一および第二インピーダンスのうちの少なくとも１つが前記増幅器部分の差動出力によって制御されているものである電圧調整器。
【請求項７】
請求項６記載の電圧調整器において、前記バイアス部分はミラー電流を提供するように配列されたミラートランジスタを有しており、前記ミラートランジスタは前記第一分圧トランジスタよりも物理的に小さいものである電圧調整器。
【請求項８】
請求項１〜７のいずれか一項記載の電圧調整器において、前記差動増幅器部分は、第一差動トランジスタのゲート端子が前記第一増幅器入力に接続され、第二差動トランジスタのゲート端子が前記第二増幅器入力に接続されるように配列されているロングテールペアを有しており、前記第一および第二差動トランジスタのソース端子は互いに接続されているものである電圧調整器。
【請求項９】
請求項８記載の電圧調整器において、前記第一および第二差動トランジスタのソース端子はテールトランジスタに接続されているものである電圧調整器。
【請求項１０】
請求項９記載の電圧調整器において、前記テールトランジスタは電流源として配列されているものである電圧調整器。
【請求項１１】
請求項８〜１１のいずれか一項記載の電圧調整器において、前記差動増幅器は、前記第一差動トランジスタのドレイン端子に接続されている第一増幅器カレントミラーと、前記第二差動トランジスタのドレイン端子に接続されている第二増幅器カレントミラーとを更に有するものである電圧調整器。
【請求項１２】
請求項８〜１０のいずれか一項記載の電圧調整器において、前記差動増幅器は前記第一差動トランジスタのドレイン端子に接続されている第一増幅器カレントミラーを有しており、前記第一増幅器カレントミラーは、
前記供給電圧に接続されたソース端子と前記第一差動トランジスタのドレイン端子に接続されたゲートおよびドレイン端子とを有する第一トランジスタと、
前記供給電圧に接続されたソース端子と前記第一差動トランジスタのドレイン端子および前記第一トランジスタのゲート端子の両方に接続されたゲート端子とを有する第二トランジスタとを有するものである電圧調整器。
【請求項１３】
請求項１２記載の電圧調整器において、前記差動増幅器は前記第二差動トランジスタのドレイン端子に接続されている第二増幅器カレントミラーを有しており、前記第二増幅器カレントミラーは、
前記供給電圧に接続されたソース端子と前記第二差動トランジスタのドレイン端子に接続されたゲートおよびドレイン端子とを有する第三トランジスタと、
前記供給電圧に接続されたソース端子と前記第二差動トランジスタのドレイン端子および前記第三トランジスタのゲート端子の両方に接続されたゲート端子とを有する第四トランジスタとを有するものである電圧調整器。
【請求項１４】
請求項１３記載の電圧調整器において、前記差動増幅器は第三増幅器カレントミラーを有しており、前記第三増幅器カレントミラーは、
前記第二トランジスタのドレイン端子に接続されたドレイン端子とグラウンドに接続されたソース端子とを有する第五トランジスタと、
前記第四トランジスタのドレイン端子に接続されたドレイン端子とグラウンドに接続されたソース端子とを有する第六トランジスタ、
前記第五および第六トランジスタのゲート端子は互いに接続されているものである電圧調整器。
【請求項１５】
請求項１４記載の電圧調整器において、前記第一、第二、第三および第四トランジスタはｐチャネル金属酸化物半導体電界効果トランジスタであり、前記第五および第六トランジスタはｎチャネル金属酸化物半導体電界効果トランジスタである電圧調整器。
【請求項１６】
請求項１〜１５のいずれか一項記載の電圧調整器において、前記バイアス部分は、前記差動増幅器部分へ制御可能なバイアス電流を提供するように配列されたアダプティブバイアストランジスタを有するものである電圧調整器。
【請求項１７】
請求項１〜１６のいずれか一項記載の電圧調整器において、バッファ部分を有するものである電圧調整器。
【請求項１８】
請求項１７記載の電圧調整器において、前記バッファ部分はソースフォロワとして配列されたバッファトランジスタを有するものである電圧調整器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧調整器、特に低ドロップアウト電圧調整器に関する。
【背景技術】
【０００２】
低ドロップアウト（ＬＤＯ）電圧調整器は、極めて低い入出力差動電圧で作動可能なリニアＤＣ電圧調整器である。斯かる調整器は、通常、低い最小動作電圧、高い電力効率および低い放熱を有するので選択される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、典型的なＬＤＯ電圧調整器においては、静止電流は最大負荷により決められるので、調整器が最大設計負荷電流に近い電流で作動しない限り、高い電力効率は達成されないことを本出願者は理解している。ほとんどのアプリケーションにおいて、ＬＤＯ調整器が最大負荷電流またはその近くで要求されるのは実際には極めて僅かな時間的割合であることも本出願者は理解している。従って、実際に達成される効率は理論値よりもはるかに低い。
【課題を解決するための手段】
【０００４】
本発明は改善された方法を提供するものである。すなわち、差動増幅器部分であって、基準電圧に接続された第一増幅器入力と、第二増幅器入力と、上記基準電圧と第二増幅器入力の電圧との差によって決定される差動出力とを含む差動増幅器部分と、増幅器部分の差動出力によって制御される調整器出力電圧を提供するように配列された出力部分（上記第二増幅器入力は上記調整器出力電圧に接続されているまたはそれから導かれる）と、外部負荷電流を測定し、上記負荷電流に依存する差動増幅器部分にバイアス電流を提供するように配列されているバイアス部分と、を有する低ドロップアウト電圧調整器を提供する。
【０００５】
従って、本発明によれば、負荷に起因する電流に基づいて差動増幅器に提供されるバイアス電流のレベルに調整可能な低ドロップアウト（ＬＤＯ）電圧調整器が提供されることを当業者は理解するであろう。小さい負荷電流を提供する場合にはＬＤＯ調整器は大きい静止電流を必要とせず、従って低負荷においては電流の電力消費を大幅に減少させ、しかも大きい負荷電流が必要な場合でも、安定性を維持するため、バイアス電流を「増大」させることができることをこれは意味する。斯かる方法でＬＤＯ調整器に最適にバイアスをかけることにより、当該回路は、従来のＬＤＯ調整器と比較して、改善された帯域幅および過渡応答も達成できる。
【０００６】
本発明は数多くのアプリケーションにとって有益であるが、出力コンデンサがＬＤＯ調整器の出力部分全体（すなわち出力部分に対して並列的）に接続されている場合、特に有利であることを本出願者は理解している。斯かるいくつかの実施形態では、出力コンデンサは、ＬＤＯ調整器を備える集積回路装置の外側に提供される。出力コンデンサは、ＬＤＯ調整器によって駆動される負荷との関連で、周波数依存伝達関数をＬＤＯ調整器に与える。
【０００７】
いずれの回路においても、ＬＤＯ調整器の差動増幅器は回路の周波数応答を記述する関連伝達関数を有している。伝達関数は、通常、コーナー周波数として知られる特定の周波数に位置するポールを有している。最低周波数すなわち「ドミナント」ポールの周波数に達すると、回路のゲインは２０ｄＢ／ｄｅｃａｄｅ減衰し始める（周波数が１０倍増大する毎にゲインは２０ｄＢ減衰）。その後のポールはこの速度を更に２０ｄＢ／ｄｅｃａｄｅずつ増大させる。各ポールは９０度の位相シフトも導入する。従って、２つのポールでは、出力は入力の逆位相（位相が１８０度異なる）となり、その結果、回路は不安定になる。従って、回路が安定であるためには、ゲインは第二ポール（すなわち第一「ノンドミナント」ポール）の周波数よりも低い周波数でユニティに減衰すべきである。
【０００８】
出力コンデンサと負荷が１次ローパスフィルタを形成するので、ＬＤＯ調整器のドミナントポールに対応するコーナー周波数ｆｃは、以下の式（１）によって計算できる。
【０００９】
【数１】
2018517991.tif 000003
（ここで、Ｃは出力コンデンサのキャパシタンスであり、Ｒは、以下の式（２）で示されるように、負荷の抵抗Ｒｌｏａｄと増幅器の出力抵抗Ｒｏｕｔとの並列組み合わせである。）
【００１０】
【数２】
2018517991.tif 000004
【００１１】
かかる実施形態においては、負荷電流が大きい場合、負荷抵抗は小さく、その結果、ドミナントポールの周波数は増大する。負荷電流が大きいと増幅器の出力抵抗も小さくなり、従って、負荷電流の増大に合わせてドミナントポールが高周波数にシフトするのを防げない。
【００１２】
かかるドミナントポールのシフトは安定性の問題を惹起し得る。それはノンドミナントポールをシフトさせないからであり、ゲインがユニティに減衰する周波数よりも低い周波数で第二ポールが存在することを意味している。この状態は、差動増幅器に比較的高いバイアス電流をかけることにより中和できる。しかし、従来の実施形態では、斯かるバイアス電流は固定されており、従って、調整器は、低負荷のときすなわち必要ないときに高いバイアスをかけることにより電力を無駄にしている。しかし、本発明によれば、バイアス電流は必要なとき（すなわち高い負荷電流のとき）だけ増大するので、本発明の実施形態では、安定性を維持しつつ、幅広い負荷電流に関して高い電力効率が達成される。
【００１３】
いくつかの実施形態では、バイアス部分はバイアス抵抗器とバイアスコンデンサを有している。斯かる実施形態は、負荷電流に応答する追加のノンドミナントポールを導入する。その結果、高い負荷電流が提供されドミナントポールが高い周波数にシフトすると、第一ノンドミナントポールも高い周波数にシフトされるので、ユニティゲインには、第二ポールよりも前に確実に到達する。
【００１４】
いくつかの実施形態では、出力部分は、調整器の出力電圧が供給電圧の小部分になるように配列された、第一インピーダンスを有する第一分圧トランジスタと第二インピーダンスを有する第二分圧トランジスタとを有する。上記小部分は上記第一および第二インピーダンスの比率により決定され、上記第一および第二インピーダンスのうち少なくともいずれかは増幅器部分の差動出力によって制御されている。
【００１５】
従来技術で周知の数多くの差動増幅器構成が存在し、それらは本発明に従って容易に実施可能である。しかし、いくつかの実施形態において、差動増幅器部分は、第一差動トランジスタのゲート端子が第一増幅器入力に接続され第二差動トランジスタのゲート端子が第二増幅器入力に接続されるように配列されたロングテールペアを有しており、その場合、第一および第二差動トランジスタのソース端子は互いに接続されている。斯かる配列により、差動トランジスタの１つのドレイン端子から得られる出力に差動電圧が生じる。その場合、差動電圧は、第一および第二入力における電圧の差に依存する。
【００１６】
いくつかの実施形態において、第一および第二差動トランジスタのソース端子はテールトランジスタに接続されている。斯かる実施形態においては、テールトランジスタは電流源として機能し、作動に必要な電流の一部を差動増幅器部分に提供してもよい。
【００１７】
いくつかの実施形態において、差動増幅器は、第一差動トランジスタのドレイン端子に接続された第一増幅器カレントミラーと第二差動トランジスタのドレイン端子に接続された第二増幅器カレントミラーとを更に有する。斯かるカレントミラーは、出力を単一端電圧に変換するため能動負荷として機能し、受動（抵抗）負荷を通して電源レールに接続されている差動ペア増幅器に一般的に生じやすい損失を軽減する。
【００１８】
いくつかの実施形態において、差動増幅器は第一差動トランジスタのドレイン端子に接続された第一増幅器カレントミラーを有し、該第一増幅器カレントミラーは、ソース端子が供給電圧に接続されゲートおよびドレイン端子が第一差動トランジスタのドレイン端子に接続されている第一トランジスタと、ソース端子が供給電圧に接続されゲート端子が第一差動トランジスタのドレイン端子と第一トランジスタのゲート端子の両方に接続されている第二トランジスタとを有する。
【００１９】
いくつかの実施形態において、差動増幅器は第二差動トランジスタのドレイン端子に接続された第二増幅器カレントミラーを有し、該第二増幅器カレントミラーは、ソース端子が供給電圧に接続されゲートおよびドレイン端子が第二差動トランジスタのドレイン端子に接続されている第三トランジスタと、ソース端子が供給電圧に接続されゲート端子が第二差動トランジスタのドレイン端子と第三トランジスタのゲート端子の両方に接続されている第四トランジスタとを有する。
【００２０】
いくつかの実施形態において、差動増幅器は第三増幅器カレントミラーを有し、該第三増幅器カレントミラーは、ドレイン端子が第二トランジスタのドレイン端子に接続されソース端子がグラウンドに接続されている第五トランジスタと、ドレイン端子が第四トランジスタのドレイン端子に接続されソース端子がグラウンドに接続されている第六トランジスタとを有しており、この場合、第五および第六トランジスタのゲート端子は互いに接続されている。従って、第三カレントミラーは第一ミラーと縦続接続されている。
【００２１】
いくつかの実施形態において、第一、第二、第三および第四トランジスタはｐチャネル金属酸化物半導体電界効果トランジスタであり、第五および第六トランジスタはｎチャネル金属酸化物半導体電界効果トランジスタである。斯かる有利な配列により、第三電流増幅器カレントミラーは、同じ大きさの電流を第一カレントミラーでソースされた電流にシンクすることが可能となる。
【００２２】
上述のように、バイアス部分はバイアス電流を差動増幅器部分へ提供するように配列されている。これを達成する方法はいくつかあるが、いくつかの実施形態においては、バイアス部分は差動増幅器部分に制御可能なバイアス電流を提供するように配列されたアダプティブバイアストランジスタを有する。ダプティブバイアストランジスタの導電率を変化させることにより、差動増幅器に提供されるバイアス電流の量が直接制御可能である。
【００２３】
差動増幅器は出力部分に直接接続してもよいが、いくつかの実施形態では、ＬＤＯ調整器はバッファ部分を有している。バッファ部分は、出力部分から見た差動増幅器の実効出力インピーダンスを減少させるのに使用してもよい。いくつかの実施形態において、バッファ部分はソースフォロワとして配列されたバッファトランジスタを有している。バッファ部分は電圧フォロワとして機能するのが好ましく、その場合、バッファ部分の出力電圧は印加される入力電圧に従う。バーファー部分は、出力部分が差動増幅器の出力において不整合負荷になるのを効果的に防止する。
【００２４】
アダプティブバイアスは出力部分から電流を直接測定することにより達成できる。しかしバイアス電流は通常出力電流よりも数桁小さいので、効率が悪い可能性がある。いくつかの実施形態において、バイアス部分はミラー電流を提供するように配列されたミラートランジスタを有している。いくつかの実施形態において、ミラートランジスタは通常第一分圧トランジスタよりも小さい。ミラー電流は出力電流の縮小レプリカであり、例えば、出力電流の１０００分の１であってもよく、その結果、電力消費が大幅に削減される。
【００２５】
例示目的のみであるが、本発明の実施形態を添付の図面を参照して以下に記載する。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の実施形態による低ドロップアウト電圧調整器の回路図である。
【図２】図２は、図１の実施形態におけるバイアス電流と負荷電流の関係を示すグラフである。
【図３】図３は、図１の実施形態における電流効率と負荷電流の関係を示すグラフである。
【発明を実施するための形態】
【００２７】
図１は本発明の実施形態による低ドロップアウト（ＬＤＯ）電圧調整器２の回路図である。ＬＤＯ調整器２は、差動増幅器段４、バッファ段６、アダプティブバイアス段８および出力段１０を有する。
【００２８】
差動増幅器段４は２つのｎチャネル金属酸化物半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴすなわちＭＯＳＦＥＴ）２０、２２を含むロングテールペア配列を有する。斯かる２つのトランジスタ２０、２２は差動ペアを形成し、以下に記載されるように、バッファ段６に渡すことのできる差動出力を生成するように配列されている。
【００２９】
第一差動トランジスタ２０のゲート端子は基準電圧１６に接続されている。第二差動トランジスタ２２のゲート端子は接続点７０に接続されており、ＬＤＯ調整器２からの主要出力電圧６２がその接続点から得られる。この接続点７０は、以下に記載されるように、出力段１０内の分圧器の中心点である。
【００３０】
第一および第二差動トランジスタ２０、２２のゲート端子は互いに接続されている。第一および第二差動トランジスタ２０、２２のソース端子はＮＭＯＳテールトランジスタ３６に接続されている。テールトランジスタ３６は電流源として機能し、差動増幅器段４にその作動に必要な最少量の電流を提供する。テールトランジスタ３６は、電流供給トランジスタ５８を通過する電流をミラーしており、該電流供給トランジスタは外部バイアス電流源１８が供給する電流をミラーしたものである。
【００３１】
差動増幅器４内には、差動トランジスタ２０、２２にそれぞれ対応付けられた第一および第二カレントミラーも含まれている。第一カレントミラーは第一および第二トランジスタ２４、２６を有している。第一トランジスタ２４はｐチャネル金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタであり、そのソース端子は供給電圧１２に接続されており、ゲートおよびドレイン端子は第一差動トランジスタ２０のドレイン端子に接続されている。第二トランジスタ２６もＰＭＯＳトランジスタ２６であり、そのソース端子は供給電圧１２に接続されており、ゲート端子は第一差動トランジスタ２０のドレイン端子および第一トランジスタ２４のゲート端子の両方に接続されている。
【００３２】
同様に、第二カレントミラーは第三および第四トランジスタ３０、３２を有している。第三ＰＭＯＳトランジスタ３０は。供給電圧１２に接続されたソース端子と、第二差動トランジスタ２２のドレイン端子に接続されたゲートおよびドレイン端子とを有している。第四ＰＭＯＳトランジスタ３２は、供給電圧１２に接続されたソース端子と、第二差動トランジスタ２２のドレイン端子および第三トランジスタ３０のゲート端子の両方に接続されたゲート端子とを有している。
【００３３】
第五および第六トランジスタ２８、３０は第三カレントミラーを形成する。第五ＮＭＯＳトランジスタ２８は、第二トランジスタ２６のドレイン端子に接続されたドレイン端子と、グラウンド１４に接続されたソース端子を有している。第五トランジスタ２８および第六トランジスタ３４のゲートは互いに接続されている。第一および第二カレントミラーは電流をソースするように機能するＰＭＯＳを有しているが、第三カレントミラーは電流をシンクするように配列されたＮＭＯＳを代わりに有している。その結果、第三カレントミラーを流れる電流は、第一カレントミラーを流れる電流の「裏返し」版になっている。
【００３４】
斯かる３つのカレントミラーは、接続点７２に提供される出力を単一端電圧に変換するための能動負荷として機能する。接続点７２における電圧は、第一および第二差動トランジスタ２０、２２のゲート端子間における電圧の差に依存する。
【００３５】
バッファ段６は、第一ＮＭＯＳバッファトランジスタ３８と第二ＮＭＯＳバッファトランジスタ４０とを有する。第一バッファトランジスタ３８のドレイン端子は供給電圧１２に接続されており、ソース端子は第二バッファトランジスタ４０のドレイン端子に接続されている。第二バッファトランジスタ４０のソース端子はグラウンド１４に接続されている。
【００３６】
第二バッファトランジスタ４０のゲート端子は電流供給トランジスタ５８に接続されており、該電流供給トランジスタは、テールトランジスタ３６と同様の方法で、外部バイアス電流源１８が供給する電流をミラーする。
【００３７】
第一バッファトランジスタ３８のゲート端子は、接続点７２を通して差動増幅器段４からの出力に接続されている。第一バッファトランジスタ３８はソースフォロワとして配列されているので、そのソース端子の電圧（すなわち接続点７４の電圧）はゲート端子の電圧（すなわち接続点７２の電圧）に従う。その結果、差動増幅器段４の出力インピーダンスと比較して、出力インピーダンスの大幅な減少が達成される。
【００３８】
出力段１０は、供給電圧１２の小部分である調整器出力電圧６２を接続点７０で提供するように配列された、第一ＰＭＯＳ分圧トランジスタ５２と第二ＮＭＯＳ分圧トランジスタ５４とを有している。上記小部分は、バッファ段６からの出力電圧（すなわち接続点７４の電圧）によって制御される、第一および第二分圧トランジスタ５２、５４のインピーダンス比に依存する。
【００３９】
出力段１０全体に接続されているのは、負荷５６および補償コンデンサ５８である。補償コンデンサ５８は、変動負荷に対して調整器がより迅速に応答するのを可能にする。負荷５６および補償コンデンサ５８は、ＬＤＯ調整器２に周波数依存伝達関数を与える。負荷５６および補償コンデンサ５８は１次ローパスフィルタを形成するので、ＬＤＯ調整器のドミナントポールに対応するコーナー周波数ｆｃは、以下の式（３）によって計算できる。その場合、Ｒｌｏａｄは負荷５６の抵抗、Ｒｏｕｔは出力段８の出力インピーダンス（すなわち第一および第二分圧トランジスタ５２、５４のインピーダンスの並列組み合わせ）であり、Ｃは補償コンデンサ５８のキャパシタンスである。  
【００４０】
【数３】
2018517991.tif 000005
【００４１】
アダプティブバイアス段８は共通ソース配列に構成されたＰＭＯＳレプリカトランジスタ４２を含み、そのソース端子は供給電圧１２に接続されている。レプリカトランジスタ４２は第一分圧トランジスタ５２の物理的縮小版であり、１つの特定の例では、第一分圧トランジスタ５２の１０００分の１になっている。すなわち、レプリカトランジスタ４２を流れる電流は、第一分圧トランジスタ５２を流れる電流すなわち負荷５６を流れる負荷電流６０に対応する電流の縮小版である。
【００４２】
レプリカトランジスタ４２のゲート端子は接続点７４に接続されており、そのドレイン端子はＮＭＯＳダイオード接続トランジスタ４４のドレインおよびゲート端子に接続されている。上記ドレインおよびゲート端子は固定バイアス抵抗器４６に接続されており、該固定バイアス抵抗器はＮＭＯＳバイアス制御トランジスタ５０のゲート端子に接続されている。バイアス制御トランジスタ５０はテールトランジスタ３６に並列に接続されており、グラウンド１４に接続されたソース端子と、テールトランジスタ３６のドレイン端子および差動トランジスタ２０、２２のソース端子の両方に接続されたドレイン端子とを有している。バイアス制御トランジスタ５０は、レプリカトランジスタ４２を流れる電流に応答して、それ自身を流れる電流６４を制御する。
【００４３】
バイアスコンデンサ４８は固定バイアス抵抗器４６に接続されており、バイアス制御トランジスタ５０には並列に接続されている。バイアス抵抗器４６およびコンデンサ４８は、制御可能な追加のノンドミナントポールをＬＤＯ調整器２に導入する。バイアスコンデンサ４８とバイアス抵抗器４６は１次ローパスフィルタを形成するので、ＬＤＯ調整器の制御可能ノンドミナントポールに対応するｆｃは上述の数式３に従って計算できる（この場合、Ｒはバイアス抵抗器４６の抵抗で置き換え、Ｃはバイアスコンデンサ４８のキャパシタンスで置き換える）。
【００４４】
バイアス制御トランジスタ５０が生成する電流５４は、テールトランジスタ３６が生成する最小バイアス電流に加算され、誤差増幅器段４内の差動増幅器を駆動する全バイアス電流６６を形成する。負荷電流６０が増大すると、レプリカトランジスタ４２を流れる電流も増大し、その結果、アダプティブバイアス段８の存在故に、差動増幅器４に供給されるバイアス電流６６も増大する。すなわち、小さい負荷電流においては小さいバイアス（または「静止」）電流６６が供給されるが、ＬＤＯは、バイアス電流６６を同じ割合で増大することにより、安定性を維持しつつ、より大きい負荷電流を扱うことができる。
【００４５】
図２は、図１の実施形態による増幅器の負荷電流６０とバイアス電流６６の関係を示す対数表である。表が示すように、小さい負荷電流６０に関しては最小バイアス電流６６がＬＤＯ調整器２によって引き出される。負荷電流６０が増大すると、バイアス電流６６は、全体を通じて安定性を維持するため、斯かる増大に追従する。
【００４６】
図３は、図１の実施形態における増幅器の負荷電流６０（対数）と電流効率６８（線形的割合）との関係を示すグラフである。
【００４７】
電流効率６８は、以下の式（４）に示されるように、電力供給から得られる全電流に対する負荷電流６０の割合として計算される。
【００４８】
【数４】
2018517991.tif 000006
【００４９】
表に見られるように、負荷電流が増大すると電流効率も増大する。５００ｎＡを超える負荷電流６０の電流効率は９０％を超えている。
【００５０】
従って、本明細書に記載されているのは、低負荷電流で改善された電力効率を有し、幅広い負荷電流で安定性を維持することができる低ドロップアウト電力調整器であるのが理解されるであろう。特定の実施態様が詳細に記載されているが、本明細書に記載された本発明の原理を用いて数多くの変形並びに修正が可能であることは、当業者には理解されるであろう。
【図１】
2018517991.tif 000007
【図２】
2018517991.tif 000008
【図３】
2018517991.tif 000009
【国際調査報告】
2018517991.tif 000010
2018517991.tif 000011
2018517991.tif 000012